(57)【要約】【課題】絶縁層のクラックや配線パターンの段差等に由来する断線のない、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。【解決手段】絶縁層を介して配線パターンが積層されてなるパッケージ２６内に、半導体素子２７ａ、２７ｂが絶縁層中に埋没して形成される半導体装置１０であって、半導体素子２７ａ、２７ｂより薄い厚さで、半導体素子の上面２７ｃ、２７ｄと略同一平面上に位置する上面１２ｃ、１２ｄを有する配線パターン１２ａ、１２ｂが形成されていることを特徴とする。【選択図】図１
2006179673.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層を介して配線パターンが積層されてなるパッケージ内に、半導体素子が絶縁層中に埋没して形成される半導体装置であって、半導体素子より薄い厚さで、半導体素子の上面と略同一平面上に位置する上面を有する配線パターンが形成されていることを特徴とする半導体装置。
【請求項２】
半導体素子の埋没している絶縁層内に、２層以上の配線パターンが形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
絶縁層を介して配線パターンが積層されてなるパッケージ内に、半導体素子が絶縁層中に埋没して形成される半導体装置の製造方法において、
（ａ）コア基板上或いはコア基板上に形成された絶縁層上に、第１の配線パターンを形成すると共に、半導体素子を載せる搭載エリアに第１のダミー金属層を形成する工程と、
（ｂ）コア基板の、前記第１のダミー金属層以外の部位を覆うめっきマスクを形成する工程と、
（ｃ）めっきにより、前記第１のダミー金属層上に所要厚さの第２のダミー金属層を形成する工程と、
（ｄ）前記めっきマスクを除去する工程と、
（ｅ）前記第１の配線パターン及び前記第２のダミー金属層を含む前記コア基板の表面を覆って第１の絶縁層を形成する工程と、
（ｆ）研磨により、前記第２のダミー金属層を露出させると共に前記第１の絶縁層と前記第２のダミー金属層を連続して平坦化する工程と、  
（ｇ）前記第１の絶縁層に前記第１の配線パターンが露出するビア孔を形成する工程と、
（ｈ）めっきマスクを介しためっきにより、ビア孔内に導電体を充填してビアを形成し、前記第１の絶縁層上に第２の配線パターンを形成すると共に、前記第２のダミー金属層上に第３のダミー金属層を形成する工程と、
（ｉ）第１、第２及び第３のダミー金属層を除去する工程と、
（ｊ）第１、第２及び第３のダミー金属層を除去した跡のホール内に、前記第２の配線パターンの上面と略同一の上面となるように前記半導体素子を搭載する工程と、
（ｋ）該半導体素子と略面一になった前記第２の配線パターン上に、ビアによって電気的に接続する配線パターンを絶縁層を介して形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
絶縁層を介して配線パターンが積層されてなるパッケージ内に、半導体素子が絶縁層中に埋没して形成される半導体装置の製造方法において、
（ａ）コア基板上或いはコア基板上に形成された絶縁層上に、第１の配線パターンを形成すると共に、半導体素子を載せる搭載エリアに第１のダミー金属層を形成する工程と、
（ｂ）コア基板の、前記第１のダミー金属層以外の部位を覆うめっきマスクを形成する工程と、
（ｃ）めっきにより、前記第１のダミー金属層上に所要厚さの第２のダミー金属層を形成する工程と、
（ｄ）前記めっきマスクを除去する工程と、
（ｅ）前記第１の配線パターン及び前記第２のダミー金属層を含む前記コア基板の表面を覆って第１の絶縁層を形成する工程と、
（ｆ）研磨により、前記第２のダミー金属層を露出させると共に前記第１の絶縁層と前記第２のダミー金属層を連続して平坦化する工程と、  
（ｇ）前記第１の絶縁層に前記第１の配線パターンが露出するビア孔を形成する工程と、
（ｈ）めっきマスクを介しためっきにより、ビア孔内に導電体を充填してビアを形成し、前記第１の絶縁層上に第２の配線パターンを形成すると共に、前記第２のダミー金属層上に第３のダミー金属層を形成する工程と、
（ｉ）前記（ｂ）〜（ｈ）の工程を繰り返し、前記第３のダミー金属層上にさらに１または複数のダミー金属層を形成すると共に、絶縁層を介して、下層の配線パターンとビアを介して電気的に接続する１または複数の配線パターンを形成する工程と、
（ｊ）積層された前記ダミー金属層を除去する工程と、
（ｋ）前記ダミー金属層を除去した跡のホール内に、最上層の前記配線パターンの上面とほぼ同一の上面となるように前記半導体素子を搭載する工程と、
（ｌ）該半導体素子と略面一になった前記配線パターン上に、ビアによって電気的に接続する配線パターンを絶縁層を介して形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、図１０（ａ）に示すような、配線基板の形態を有したパッケージ５３内に半導体素子５１が埋設されて構成されている半導体装置５２がある（例えば、特許文献１）。
パッケージ５３はコア基板５０を有し、その上面に半導体素子５１が接着されて搭載されている。コア基板５０の上面には、半導体素子５１を覆うように絶縁層５５ａが設けられ、絶縁層５５ａ上には、所要形状の配線パターン５４ａが形成されている。配線パターン５４ａと、半導体素子５１の上面に配設された電極パッド（図示せず）は、絶縁層５５ａを貫通するビア孔６１の内壁面に形成された導体層６２によって接続されている。
また、コア基板５０の下面には、所要形状の配線パターン５４ｂが形成され、配線パターン５４ｂは、上面側の配線パターン５４ａとスルーホール５９の内壁面に形成された導体層６０によって電気的に接続されている。
【０００３】
さらに、コア基板５０上に形成された配線パターン５４ａ、５４ｂは、それぞれソルダーレジスト層６３、６３によって覆われている。ソルダーレジスト層６３、６３は、配線パターン５４ａ、５４ｂのパッド部に対応する部位が開口しており、開口部を介して外部接続端子としてのはんだバンプ６４がパッド部に接合されている。
上記構成からなる半導体装置５２は、半導体素子５１がパッケージ５３内に埋設されているので、高集積化、小型化に有利であり、商品価値が高いものである。
【０００４】
ところで、前記半導体装置５２は、半導体素子５１より外側の絶縁層５５ａにクラック５７が発生しやすいという不具合がある。また、半導体素子５１の外側に設けられた配線パターン５４ａに段差５８が発生しやすいという不具合もある。
【０００５】
これら不具合は、半導体装置の製造方法に原因がある。
図１０（ｂ）に示されるように、半導体装置５２の製造では、まず、コア基板５０の上面に半導体素子５１を接着剤を介して搭載する。その後、絶縁層５５ａを形成するにあたって、コア基板５０に搭載された半導体素子５１を覆うように、絶縁層５５ａとしての樹脂フィルムを重ね合わせる。このとき、半導体素子５１の厚さ分、半導体素子５１上の絶縁層５５ｃが周囲よりも突出して形成されてしまう。この突出部分５５ｃが影響して、配線パターン５４ａの段差５８や絶縁層５５ａのクラック５７が発生していた。
絶縁層のクラック５７や配線パターンの段差５８は断線等を引き起こし、半導体装置の動作不良の原因となる。
【０００６】
上記不具合を解決する半導体装置としては、特許文献２に記載されるものがある。これは、半導体素子と同じ厚みの配線パターンを形成して、半導体素子の上面と配線パターンの上面とを略同一高さにするものである。
これによれば、半導体素子の厚さが比較的厚い場合、配線パターンの厚さも厚く形成しなければならない。厚い配線パターンを得るためには、めっき時間がかかり、上記製造方法は効率が悪いという不具合がある。さらに、厚い配線パターンは亀裂等が入りやすく、耐久性に乏しいという欠点もある。
【特許文献１】特開２００１−２１７３３７号公報
【特許文献２】特開２００４−１６５２７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は上記課題を解決すべくなされたものであり、その目的とするところは、絶縁層のクラックや配線パターンの段差等に由来する断線のない、信頼性の高い半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は上記目的を達成するため次の構成を備える。
すなわち、本発明の半導体装置は、絶縁層を介して配線パターンが積層されてなるパッケージ内に、半導体素子が絶縁層中に埋没して形成される半導体装置であって、半導体素子より薄い厚さで、半導体素子の上面と略同一平面上に位置する上面を有する配線パターンが形成されていることを特徴とする。
これによれば、絶縁層のクラックや配線パターンの段差のない、信頼性の高い半導体装置となる。
また、半導体素子の埋没している絶縁層内に、２層以上の配線パターンが形成されていることを特徴とする。
これによれば、半導体素子が比較的厚い場合であっても、配線パターンやビアの亀裂等に由来する断線が防止された、信頼性の高い半導体装置となる。
【０００９】
また、本発明の半導体装置の製造方法は、絶縁層を介して配線パターンが積層されてなるパッケージ内に、半導体素子が絶縁層中に埋没して形成される半導体装置の製造方法において、（ａ）コア基板上或いはコア基板上に形成された絶縁層上に、第１の配線パターンを形成すると共に、半導体素子を載せる搭載エリアに第１のダミー金属層を形成する工程と、（ｂ）コア基板の、前記第１のダミー金属層以外の部位を覆うめっきマスクを形成する工程と、（ｃ）めっきにより、前記第１のダミー金属層上に所要厚さの第２のダミー金属層を形成する工程と、（ｄ）前記めっきマスクを除去する工程と、（ｅ）前記第１の配線パターン及び前記第２のダミー金属層を含む前記コア基板の表面を覆って第１の絶縁層を形成する工程と、（ｆ）研磨により、前記第２のダミー金属層を露出させると共に前記第１の絶縁層と前記第２のダミー金属層を連続して平坦化する工程と、（ｇ）前記第１の絶縁層に前記第１の配線パターンが露出するビア孔を形成する工程と、（ｈ）めっきマスクを介しためっきにより、ビア孔内に導電体を充填してビアを形成し、前記第１の絶縁層上に第２の配線パターンを形成すると共に、前記第２のダミー金属層上に第３のダミー金属層を形成する工程と、（ｉ）第１、第２及び第３のダミー金属層を除去する工程と、
（ｊ）第１、第２及び第３のダミー金属層を除去した跡のホール内に、前記第２の配線パターンの上面と略同一の上面となるように前記半導体素子を搭載する工程と、（ｋ）該半導体素子と略面一になった前記第２の配線パターン上に、ビアによって電気的に接続する配線パターンを絶縁層を介して形成する工程とを含むことを特徴とする。
これによれば、半導体素子を傷つけることなく絶縁層を平坦化させて形成することができる。また、半導体素子の上面と配線パターンの上面が揃っているので、その上に積層される絶縁層や配線パターンを平坦化して形成でき、絶縁層のクラックや配線パターンの段差に由来する断線のない、信頼性の高い半導体装置を製造できる。
【００１０】
また、絶縁層を介して配線パターンが積層されてなるパッケージ内に、半導体素子が絶縁層中に埋没して形成される半導体装置の製造方法において、（ａ）コア基板上或いはコア基板上に形成された絶縁層上に、第１の配線パターンを形成すると共に、半導体素子を載せる搭載エリアに第１のダミー金属層を形成する工程と、（ｂ）コア基板の、前記第１のダミー金属層以外の部位を覆うめっきマスクを形成する工程と、（ｃ）めっきにより、前記第１のダミー金属層上に所要厚さの第２のダミー金属層を形成する工程と、（ｄ）前記めっきマスクを除去する工程と、（ｅ）前記第１の配線パターン及び前記第２のダミー金属層を含む前記コア基板の表面を覆って第１の絶縁層を形成する工程と、（ｆ）研磨により、前記第２のダミー金属層を露出させると共に前記第１の絶縁層と前記第２のダミー金属層を連続して平坦化する工程と、（ｇ）前記第１の絶縁層に前記第１の配線パターンが露出するビア孔を形成する工程と、（ｈ）めっきマスクを介しためっきにより、ビア孔内に導電体を充填してビアを形成し、前記第１の絶縁層上に第２の配線パターンを形成すると共に、前記第２のダミー金属層上に第３のダミー金属層を形成する工程と、（ｉ）前記（ｂ）〜（ｈ）の工程を繰り返し、前記第３のダミー金属層上にさらに１または複数のダミー金属層を形成すると共に、絶縁層を介して、下層の配線パターンとビアを介して電気的に接続する１または複数の配線パターンを形成する工程と、（ｊ）積層された前記ダミー金属層を除去する工程と、（ｋ）前記ダミー金属層を除去した跡のホール内に、最上層の前記配線パターンの上面とほぼ同一の上面となるように前記半導体素子を搭載する工程と、（ｌ）該半導体素子と略面一になった前記配線パターン上に、ビアによって電気的に接続する配線パターンを絶縁層を介して形成する工程とを含むことを特徴とする。
これによれば、半導体素子が比較的厚い場合であっても、絶縁層のクラックや配線パターンの段差に由来する断線のない、信頼性の高い半導体装置を製造することができる。
【発明の効果】
【００１１】
本発明によれば、絶縁層のクラックや配線パターンの段差に由来する断線等がなく、信頼性の高い半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。
（第１実施形態）
図１は、本発明による半導体装置の構成を示す断面図である。
半導体装置１０は、配線基板の形態に形成されたパッケージ２６と、パッケージ２６内に埋設して実装された２個の半導体素子２７ａ、２７ｂから成る。
パッケージ２６はコア基板２８を有し、その両面側にそれぞれ多層配線構造が設けられて配線基板の形態に形成されている。多層配線構造とは、配線パターンが絶縁層を介して多層に積層され、各配線パターンは絶縁層を貫通して形成されたビアによって電気的に接続される構造である。半導体素子２７ａ、２７ｂは、コア基板２８の両面側に形成された多層配線構造の絶縁層中にそれぞれ埋没されている。
【００１３】
半導体装置１０では、コア基板２８の両面側にそれぞれ第１〜第３の３層の配線パターンが形成されている。第１の配線パターン１１ａ、１１ｂは、コア基板２８上に直接形成されており、第２の配線パターン１２ａ、１２ｂは第１の絶縁層２１ａ、２１ｂを介して第１の配線パターン１１ａ、１１ｂ上に形成されている。また、第３の配線パターン１３ａ、１３ｂは、第２の絶縁層２２ａ、２２ｂを介して第２の配線パターン１２ａ、１２ｂ上に形成されている。
【００１４】
そして、第１の配線パターン１１ａ、１１ｂは第２の配線パターン１２ａ、１２ｂと、第１の絶縁層２１ａ、２１ｂを貫通して設けられた第１のビア３１ａ、３１ｂを介して電気的に接続されている。第２の配線パターン１２ａ、１２ｂは第３の配線パターン１３ａ、１３ｂと、第２の絶縁層２２ａ、２２ｂを貫通して設けられた第２のビア３２ａ、３２ｂを介して電気的に接続されている。各ビアは、絶縁層を貫通して設けられたビア孔内に導電体が充填されて形成されている。
さらに、コア基板２８には、貫通するスルーホール１６が形成されており、スルーホール１６の内壁面に設けられた導体層１６ａによって、コア基板２８の一方の面側の第１の配線パターン１１ａと他方の面側の第１の配線パターン１１ｂが電気的に接続されている。尚、スルーホール１６内には、絶縁性樹脂１６ｂが充填されている。
【００１５】
半導体素子２７ａ、２７ｂは、コア基板２８の両面にそれぞれ接着されて、パッケージ２６内に埋設されるように実装されている。
詳しくは、半導体素子２７ａ、２７ｂはそれぞれ、第１の配線パターン１１ａ、１１ｂ、第１の絶縁層２１ａ、２１ｂ及び第２の配線パターン１２ ａ、１２ｂの層内に配置されて、埋設されている。
そして、第２の配線パターン１２ａ、１２ｂの上面１２ｃ、１２ｄと半導体素子２７ａ、２７ｂの上面２７ｃ、２７ｄは、それぞれ略同一平面上に位置して揃っている。つまり、半導体素子２７ａ、２７ｂの厚さＨ１、Ｈ２はそれぞれ、第１の配線パターン１１ａ、１１ｂの厚さを含む第１の絶縁層２１ａ、２１ｂの厚さＣ１、Ｃ２と、第２の配線パターン１２ａ、１２ｂの厚さＢ１、Ｂ２を足した値に略等しい。
【００１６】
また、半導体素子の上面２７ｃ、２７ｄに設けられた電極（図示せず）は、第２のビア３２ｄ、３２ｅを介して第３の配線パターン１３ａ、１３ｂに接続されている。
さらに、半導体装置１０の両側には、第３の配線パターン１３ａ、１３ｂ及び第２の絶縁層２２ａ、２２ｂを外側から覆って保護するソルダーレジスト層（絶縁層）２９ａ、２９ｂが設けられている。ソルダーレジスト層２９ａ、２９ｂには、第３の配線パターン１３ａ、１３ｂのパッド部（図示せず）に対応する位置に開口部が形成されており、開口部を介して露出するパッド部に外部接続端子としてのはんだバンプ３０ａ、３０ｂが接合されている。
【００１７】
次に上記構成から成る半導体装置１０の製造方法について説明する。
図２〜６は、半導体装置１０の製造工程を説明する部分断面図である。尚、半導体装置１０は、コア基板２８の両面側に対して同時に同様の工程が施されることにより、両面側に半導体素子２７ａ、２７ｂが搭載されると共に、多層配線構造が形成されるので、図では片面側のみを示して説明を省略する。
まず、コア基板２８の両面に銅箔が被着されている両面銅張り積層板を用意する。コア基板２８としては、ガラス・エポキシ基板やＢＴ（ビスマレイミドトリアジン）基板等の樹脂基板が使用できる。この両面銅張り積層板に、ドリル加工やレーザ加工によって複数の貫通穴を形成した後、貫通穴の内壁面を含むコア基板２８の全面に無電解銅めっきを施し、これによって形成された銅めっき層を給電層として、さらに銅の電解めっきを施す。こうして内壁面に導体層１６ａが形成された貫通穴内に、絶縁性樹脂１６ｂを充填してスルーホール１６とする。
次に、スルーホール１６を形成したコア基板２８の表面全体に、再び無電解銅めっきによって銅めっき層を形成し、これを給電層として銅の電解めっきを施すことにより、両面に導体層としての銅層（金属層）７１が形成されたコア基板２８（図２（ａ）参照）を得ることができる。
【００１８】
次に、コア基板２８上の銅層７１をエッチングして、第１の配線パターン１１ａと第１のダミー金属層４１を形成する（図２（ｄ）参照）。第１のダミー金属層４１は、コア基板２８の、この後に搭載される半導体素子２７ａの搭載エリア７３上に形成し、第１の配線パターン１１ａは搭載エリア７３を避けるようにコア基板２８上に形成する。
これらの形成にあたっては、まず図２（ｂ）に示されるように所定パターンのレジスト層７２を銅層７１上に形成する。レジスト層７２は、銅層７１の表面に塗布した感光性レジストに露光、現像を施して形成できる。そして、レジスト層７２をマスクとして、露出している銅層７１をエッチングによって除去し（図２（ｃ）参照）、さらにレジスト層７２を薬液によって除去して第１の配線パターン１１ａ及び第１のダミー金属層４１が形成される（図２（ｄ）参照）。
【００１９】
次に、半導体素子を載せる搭載エリア７３に設けられた第１のダミー金属層４１上に、第１の配線パターン１１ａの上面１１ｃよりも上方へ突出する、所要厚さの第２のダミー金属層４２を形成する（図４（ａ）参照）。第２のダミー金属層４２の形成にあたっては、まず、図３（ａ）に示されるように、第１のダミー金属層４１及び第１の配線パターン１１ａの表面を含むコア基板２８の上面全面に、無電解銅めっきによって銅めっき層７４を形成する。そして、コア基板２８の、第１のダミー金属層４１以外の部位を覆うパターン形状のレジスト層７５を、銅めっき層７４上に形成する（図３（ｂ）参照）。めっきマスクとしてのレジスト層７５は、銅めっき層７４の表面に塗布した感光性レジストに露光、現像を施して形成できる。
次いで、銅めっき層７４を給電層とする銅の電解めっきによって第１のダミー金属層４１上に第２のダミー金属層４２を形成した（図３（ｃ）参照）後、レジスト層７５を薬液によって除去し（図３（ｄ）参照）、さらに薄い銅めっき層７４をエッチングにより除去する（図４（ａ）参照）。このとき、第１のダミー金属層４１と第２のダミー金属層４２を合わせた厚さが、前記厚さＣ１よりも若干大きい値となるように形成する。
【００２０】
次に、第２のダミー金属層４２及び第１の配線パターン１１ａを含むコア基板２８の表面を覆うように第１の絶縁層２１ａとしての樹脂フィルムをコア基板２８上に張り合せる（図４（ｂ）参照）。樹脂フィルムとしては、エポキシ系樹脂、ポリイミド系樹脂、ポリフェニレンエーテル系樹脂等の絶縁性の熱硬化性樹脂が使用でき、第２のダミー金属層４２及び第１の配線パターン１１ａ上を被覆するように樹脂フィルムをコア基板２８上にラミネートしてから、８０〜１４０℃の温度で熱硬化させる。
【００２１】
その後、熱硬化した樹脂フィルムの上面と第２のダミー金属層４２の上面を同時に研磨して、第２のダミー金属層４２の上面が樹脂フィルムから露出し、かつ第２のダミー金属層４２の上面及び樹脂フィルムの上面が略同一平面上に位置するように平坦化させる。
こうして、樹脂フィルムからなる厚さＣ１（第１配線パターン１１ａの厚さを含む）の第１の絶縁層２１ａが形成される（図４（ｃ）参照）。従って、第１の絶縁層２１ａの層内に第２のダミー金属層４２が埋没した状態で形成される。
【００２２】
次に、第１の絶縁層２１ａの所定位置で、第１配線パターン１１ａが露出するように、第１の絶縁層２１ａを貫通するビア孔３１ｃを設ける（図４（ｄ）参照）。ビア孔３１ｃは、レーザー等により第１の絶縁層２１ａの所定部位を除去することにより形成できる。
そして、第２のダミー金属層４２の形成方法と同様の方法により、第２の配線パターン１２ａ、第１のビア３１ａ及び第３のダミー金属層４３を形成する。即ち、ビア孔３１ｃ内を含めた第１の絶縁層２１ａ及び第２のダミー金属層４２の上面全面に、無電解銅めっきを施して銅めっき層を形成する。そして、銅めっき層上に所定パターンのレジスト層を形成し、これをめっきマスクとして銅の電解めっきを行う。レジスト層は、ビア孔の開口部、第２のダミー金属層４２の上面及び第２の配線パターン１２ａを形成する部位以外を被覆する形状のパターンに形成する。
【００２３】
これにより、ビア孔３１ｃ内に導電体である銅を充填して第１のビア３１ａを形成すると共に、第２の配線パターン１２ａ、第３のダミー金属層４３を形成することができる（図５（ａ）参照）。このとき、第２の配線パターン１２ａの厚さが前述の厚さＢ１となるように電解めっきを行う。また、第３のダミー金属層４３は、第２のダミー金属層４２上に形成し、第１、第２及び第３のダミー金属層４１、４２、４３が積層されたものは、この後搭載される半導体素子２７ａと略同一厚さ（厚さＨ１）で、略同一形状となるように柱状に積層され、第３のダミー金属層４３の上面と第２配線パターン１２ａの上面１２ｃは、略同一平面上に位置して揃っている。
レジスト層と銅めっき層は、電解めっき後に除去する。
【００２４】
次に、第１、第２及び第３のダミー金属層４１、４２、４３をコア基板２８上から除去する（図５（ｃ）参照）。除去方法としては、第３のダミー金属層４３の上面が露出するような開口部を有するレジスト層７６を、第２の配線パターン１２ａ及び第１の絶縁層２１ａを覆うように形成し（図５（ｂ）参照）、レジスト層７６をマスクとするエッチングによって第１、第２、第３のダミー金属層４１、４２、４３を１度に除去する方法が採用できる。
これらダミー金属層４１、４２、４３を除去し、さらにレジスト層７６を除去したら（図５（ｃ）参照）、ダミー金属層を除去した跡のホール内に半導体素子２７ａを搭載する（図５（ｄ）参照）。半導体素子２７ａは、その下面に接着剤を塗布し、接着剤によって搭載エリア７３に固定する。
これによりコア基板２８上に搭載された半導体素子２７ａの上面２７ｃと、第２配線パターン１２ａの上面１２ｃは、略同一平面上に位置して揃うようになる。
【００２５】
この後は、通常の多層配線構造の形成方法が採用できる。
即ち、まず半導体素子２７ａ、第２の配線パターン１２ａ及び第１の絶縁層２１ａを被覆するように、前記同様の方法によってこれらの上に樹脂フィルムを重ね合わせて第２の絶縁層２２ａを形成する（図６（ａ）参照）。このとき、半導体素子２７ａの上面２７ｃと第２の配線パターン１２ａの上面１２ｃは、略同一平面上に位置して揃っているので、半導体素子２７ａの上方に第２の絶縁層２２ａの突出部分を生じさせることなく、第２の絶縁層２２ａの上面２２ｃを平坦化して形成できる。
【００２６】
次いで、第２の絶縁層２２ａ上に第３の配線パターン１３ａを形成すると共に、第２の絶縁層２２ａを貫通する第２のビア３２ａを形成する。これらの形成は、第２の配線パターン１２ａと第１のビア３１ａの形成方法と同様の方法が採用できる。つまり、ビア孔の形成、無電解銅めっきによる銅めっき層の形成、レジスト層による被覆、レジスト層をめっきマスクとする電解めっき、レジスト層と銅めっき層の除去工程からなる方法である。こうして、第３の配線パターン１３ａと、この第３の配線パターン１３ａと第２の配線パターン１２ａを接続する第２のビア３２ａが形成される（図６（ｂ）参照）。
このとき形成される第２のビア３２ａの中には、第３の配線パターン１３ａと半導体素子２７ａの上面２７ｃに設けられた電極とを接続するビア３２ｄも含まれる。このビア３２ｄは、半導体素子２７ａの電極が露出するようにビア孔を形成し、そのビア孔内に電解めっきによる銅が充填されて形成される。
【００２７】
その後、第３の配線パターン１３ａのパッド部に対応する位置に開口部が形成されたソルダーレジスト層２９ａを、第３の配線パターン１３ａ及び第２の絶縁層２２ａを被覆するように形成する。そして、開口部を介して露出するパッド部に、はんだバンプ３０ａをリフローして接合し、外部接続端子とする。このとき、はんだバンプ３０ａとパッド部との接着性向上のため、パッド部上に設けたＮｉ／Ａｕ等の導体膜７７を介してはんだバンプ３０ａを接合させる（図６（ｂ）参照）。
この後、２個の半導体素子２７ａ、２７ｂの実装された個々の半導体装置に分割されて、半導体装置１０が製造される。
【００２８】
この実施形態では次のような効果を得ることができる。
半導体装置１０は、コア基板２８の両面側にそれぞれ半導体素子２７ａ、２７ｂを搭載すると共に、多層配線構造を形成してパッケージ２６が構成されているので、高集積化、小型化に有利である。
また、半導体素子の代わりにダミー金属層を設けることで、半導体素子を破壊することなく絶縁層を研磨によって平坦化することができ、簡単に半導体素子の上面と揃う上面を有した配線パターンを形成することができる。
これにより、半導体素子の上方の絶縁層の突出を無くして、絶縁層のクラックや配線パターンの段差の発生を防止でき、信頼性の高い半導体装置を提供できる。
【００２９】
また、特許文献２に記載の半導体装置では、半導体素子と同じ厚みの配線パターンを形成して、半導体素子の上面と配線パターンの上面とを平坦化させていた。これに対して、上記実施形態では、半導体素子２７ａは第１の配線パターン１１ａ、第１の絶縁層２１ａ及び第２の配線パターン１２ａの層内に配置されて埋設されている。従って、半導体素子２７ａが比較的厚い場合であっても、その厚さを２層の配線パターン１１ａ、１２ａと第１のビア３１ａの厚さで分担することができ、各々を極端に厚くする必要がないのでこれらに亀裂等が発生し難く、耐久性、信頼性のある半導体装置となる。
【００３０】
（第２実施形態）
図７は、第２実施形態の半導体装置８０の構成を示す断面図である。
半導体装置８０は、多層配線構造を有する配線基板の形態に形成されたパッケージ７８と、パッケージ７８内に埋設して実装された半導体素子２７ａ、２７ｂから成り、第１実施形態と同様の構造を有する。第２実施形態の半導体装置８０の第１実施形態と異なる点は、パッケージ７８において半導体素子２７ａ、２７ｂの埋設されている層（Ｋ１、Ｋ２）内で、配線パターンが３層（第１〜第３の配線パターン１１、１２、１３）設けられ、これら各配線パターンを接続するビアが２層（第１のビア３１ａ、３１ｂと第２のビア３２ａ、３２ｂ）形成されていることである。
【００３１】
そして、第３の配線パターン１３ａ、１３ｂの上面１３ｃ、１３ｄと半導体素子の上面２７ｃ、２７ｄは、それぞれ略同一平面上に位置して揃っている。つまり、半導体素子２７ａ、２７ｂの厚さＨ１、Ｈ２はそれぞれ、第１の絶縁層２１ａ、２１ｂの厚さＣ１、Ｃ２、（第１の配線パターン１１ａ、１１ｂの厚さを含む）、第２の絶縁層２２ａ、２２ｂの厚さＪ１、Ｊ２（第２の配線パターン１２ａ、１２ｂの厚さを含む）、第３の配線パターン１３ａ、１３ｂの厚さＬ１、Ｌ２の３つを足した値に略等しい。
【００３２】
次に上記構成から成る半導体装置８０の製造方法について説明する。
図８、図９は、半導体装置８０の製造工程を説明する部分断面図である。尚、半導体装置８０は、コア基板２８の両面側に対して同時に同様の工程が施されることにより、両面側に半導体素子２７ａ、２７ｂが搭載されると共に、多層配線構造が設けられてパッケージ７８が形成されるので、図では片面側のみを示して説明を省略する。
半導体装置８０の製造では、まずコア基板２８に対して図２〜図４、図５（ａ）を用いて説明した第１実施形態と同様の工程が施される。これにより、搭載エリア７３に第１のダミー金属層４１、第２のダミー金属層４２及び第３のダミー金属層４３が積層されると共に、第２の配線パターン１２ａと第１の配線パターン１１ａが第１の絶縁層２１ａを介して積層されたコア基板２８を得ることができる（図８（ａ）参照）。尚、第３のダミー金属層４３の上面４３ｃと第２の配線パターン１２ａの上面１２ｃは、略同一平面上に位置して平坦化されている。また、第２の配線パターン１２ａと第１の配線パターン１１ａは、第１の絶縁層２１ａに貫通して設けられた第１のビア３１ａによって電気的に接続されている。
【００３３】
次いで、図８（ｂ）に示されるように、第３のダミー金属層４３上に、第２の配線パターン１２ａよりも上方に突出する、所要厚さの第４のダミー金属層４４を形成する。第４のダミー金属層４４の形成方法は、図３（ａ）〜図３（ｄ）、図４（ａ）を用いて説明した第１実施形態での第２のダミー金属層４２の形成方法と同様の工程が用いられる。
第４のダミー金属層４４を形成したら、図４（ｂ）、図４（ｃ）で示して説明した方法と同様に、第１の絶縁層２１ａ、第４のダミー金属層４４及び第２の配線パターン１２ａを覆うように、これらの上に第２の絶縁層２２ａとしての樹脂フィルムを重ね合わせる。そして、樹脂フィルムと第４のダミー金属層４４の上面を同時に研磨して、第４のダミー金属層４４を露出させると共に、第４のダミー金属層４４の上面と第２の絶縁層２２ａの上面２２ｃを略同一平面上に位置するように平坦化する（図８（ｃ）参照）。こうして、前記厚さＪ１の第２の絶縁層２２ａが形成されると共に、第２の絶縁層２２ａ内に第４のダミー金属層４４が埋設されて形成される。
【００３４】
そして、図４（ｄ）、図５（ａ）を用いて説明した方法と同様の方法により、第２の絶縁層２２ａ上に第３の配線パターン１３ａを、第２の絶縁層２２ａ内には第２のビア３２ａを形成する。また同時に、第４のダミー金属層４４上には第５のダミー金属層４５を形成する（図８（ｄ）参照）。
こうして、第１〜第５のダミー金属層４１、４２、４３、４４、４５を、この後搭載される半導体素子２７ａと略同一厚さ（厚さＨ１）で、略同一形状となるように柱状に積層する。さらに、第５のダミー金属層４５の上面と揃う上面１３ｃを有した第３の配線パターン１３ａを形成する。
【００３５】
次に、第１〜第５のダミー金属層４１、４２、４３、４４、４５をコア基板２８上から除去する。除去にあたっては前述の方法と同様に、第５のダミー金属層４５の上面が露出するパターン形状のレジスト層７６を形成し（図９（ａ）参照）、レジスト層７６をマスクとして上記ダミー金属層をエッチングにより除去する方法が使用できる。レジスト層７６は、その後薬液により取り除く（図９（ｂ）参照）。
次に、ダミー金属層を除去した跡のホール内に半導体素子２７ａを搭載する。半導体素子２７ａは接着剤を介して搭載エリア７３に固定する（図９（ｃ）参照）。
この後は、第１実施形態で図６（ａ）、図６（ｂ）を用いて説明した方法と同様の方法により、第３の絶縁層２３ａ、第４の配線パターン１４ａ及び第３のビア３３ａを形成する。このとき、半導体素子２７ａの上面２７ｃと第３の配線パターン１３ａの上面１３ｃは、略同一平面上に位置して平坦化され、揃っているので、半導体素子２７ａの上方に第３の絶縁層２３ａの突出部分を生じさせることなく、第３の絶縁層２３ａの上面を平坦化して積層できる（図９（ｄ）参照）。
【００３６】
こうして、第４の配線パターン１４ａは、第３の絶縁層２３ａを介して第３の配線パターン１３ａ上に形成され、両者は第３のビア３３ａを介して電気的に接続される。第３のビア３３ａの中には、第４の配線パターン１４ａと半導体素子２７ａの上面２７ｃに設けられた電極とを接続するビアも含まれる。
引き続き、第１実施形態と同様の方法により、ソルダーレジスト層２９ａが設けられ、さらに外部接続端子としてのはんだバンプ３０ａが第４の配線パターン１４ａのパッド部に接合される。その後、個々の半導体装置８０に分割される。
【００３７】
第２実施形態によれば、第１実施形態と同様の効果が得られるのは勿論のこと、次の効果も得られる。
半導体装置８０は、半導体素子２７ａ、２７ｂの埋設されている層（Ｋ１、Ｋ２）内で３層の配線パターンが設けられて、ビアが複数層に分割されて形成されている。これによれば、半導体素子２７ａが比較的厚い場合でも、配線パターンやビアを薄く形成でき、ビアや配線パターンの亀裂等による断線をより確実に防止できる。
【００３８】
以上、本発明につき好適な実施例を挙げて種々説明したが、本発明はこの実施例に限定されるものではなく、発明の精神を逸脱しない範囲内で多くの改変を施し得るのは勿論である。
例えば、第１、第２実施形態のようにコア基板２８上に直接、半導体素子が搭載されるものではなく、図１１に示されるように、コア基板２８上に形成された１層、或いは複数層の絶縁層を介して半導体素子２７ａがコア基板２８上に固定される半導体装置７９でもよい。すなわち、半導体素子２７ａが埋没される層より下層（コア基板側）で、複数の配線パターンが絶縁層を介して積層されている半導体装置であってもよい。
この場合は、コア基板２８上に配線パターンを絶縁層を介して積層し、半導体素子２７ａの搭載される搭載エリア７３を有する絶縁層２１ｈを形成したら、第１、第２実施形態と同様の方法によってその搭載エリア７３にダミー金属層を積層しながら、配線パターンを絶縁層を介して積層していく。こうして、その後搭載される半導体素子２７ａの上面２７ｃと略同一平面上に位置して揃う上面１４ｓを有する配線パターン１４ｈを形成した後、ダミー金属層を除去して代わりに半導体素子２７ａを搭載する。その後は第１、第２実施形態と同様の方法によって配線パターン、はんだバンプ等が形成されて半導体装置７９が製造される。
【００３９】
また、第１実施形態では、半導体素子の埋没される絶縁層内に配線パターンが２層（第１、第２の配線パターン１１ａ、１２ａ）設けられた半導体装置１０について説明した。第２実施形態では、半導体素子の埋没される絶縁層（Ｋ１、Ｋ２）内に配線パターンが３層設けられ、これに応じてビアが２層形成されている半導体装置８０について説明したが、これらに限定されず、半導体素子の埋没される絶縁層内に配線パターンが４層以上設けられ、これに対応してビアの数も３層以上設けられてもよい。実施形態で図３（ａ）〜図３（ｄ）、図４（ａ）〜図４（ｄ）、図５（ａ）を用いて説明した工程を繰り返すことで、半導体素子の埋没される絶縁層内に配線パターンを所望数形成できる。
また、半導体素子の埋没されている絶縁層よりも外側に設けられる配線パターンは、１層に限定されず複数層であってもよい。
また、コア基板の両面側に半導体素子が搭載され、多層配線構造が設けられた半導体装置について説明したが、これに限定されず、片面側のみに半導体素子が搭載されるものでもよいし、これに応じて半導体素子が搭載される片面側のみに多層配線構造が設けられていてもよい。さらに、半導体装置１個につき、搭載される半導体素子の数は１個でも、複数個でもよい。
また、複数の半導体素子が、コア基板の同じ側の異なる層内に埋没される構成であってもよい。
【００４０】
また、実施形態では、配線パターン、ビア及びダミー金属層を形成するにあたって、セミアディティブ法を用いたが、これに限定されるものではない。ベタパターン状の導体層上に形成されたレジスト層をマスクとするエッチングによって、これらを形成するサブトラクティブ法であってもよい。さらに、めっきマスクを介して無電解めっきを施すことでこれらを形成するフルアディティブ法であってもよい。
【図面の簡単な説明】
【００４１】
【図１】本発明による半導体装置の第１実施形態の断面図である。
【図２】半導体装置の製造工程を説明する部分断面図である。
【図３】半導体装置の製造工程を説明する部分断面図である。
【図４】半導体装置の製造工程を説明する部分断面図である。
【図５】半導体装置の製造工程を説明する部分断面図である。
【図６】半導体装置の製造工程を説明する部分断面図である。
【図７】本発明による半導体装置の第２実施形態の断面図である。
【図８】半導体装置の製造工程を説明する部分断面図である。
【図９】半導体装置の製造工程を説明する部分断面図である。
【図１０】従来の半導体装置の構成を示す断面図である。
【図１１】本発明による半導体装置の他の実施形態の断面図である。
【符号の説明】
【００４２】
１０  半導体装置
１１  第１配線パターン
１２  第２配線パターン
１３  第３配線パターン
２１  第１絶縁層
２２  第２絶縁層
２７  半導体素子
３１  第１ビア
３２  第２ビア
７３  搭載エリア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2006179673.tif 000010
【図９】
2006179673.tif 000011
【図１０】
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【図１１】
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