(57)【要約】【課題】  トランジスタ回路の形成することができる範囲を広くするために設けられた評価用素子の電気的特性データの信頼性を向上させることが可能な半導体装置を提供する。【解決手段】  半導体装置１１は、フィルム基板１２と、半導体チップ１３とを有する。フィルム基板１２には、製品用素子２４に接続された第１リード線１６と、評価用素子２５に接続された第２リード線１７（ダミーリード線）とが形成されている。半導体チップ１３には、製品用素子２４に接続された第１パッド電極２２と、評価用素子２５に接続された第２パッド電極２３とを有する。評価用素子２５は、第２パッド電極２３の下方に形成されている。評価用素子２５が第２パッド電極の下方に形成されていることにより、実装によって圧力を受けた後の、評価用素子２５の電気的特性の変動量をみることができる。【選択図】      図１
2006253257.tif 000002
【特許請求の範囲】
【請求項１】
圧力を受けることにより変化する電気的特性を有する第１素子であって、圧着のための圧力の印加により、基板上に形成された第１リード線と接続されるべき、前記基板上に実装されている半導体チップ内における一の場所に形成されている前記第１素子と、
前記第１素子の前記電気的特性と同一な電気的特性を有する第２素子であって、前記半導体チップ内における前記圧着のための圧力の影響を受けるおそれが前記一の場所より大きい他の場所に形成されている前記第２素子とを含むことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記基板は、前記圧力の印加により、前記第２素子と接続されるべき第２リード線が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記半導体チップは、前記第１素子と電気的に接続された第１パッド電極と、前記第２素子と電気的に接続された第２パッド電極とが設けられており、
前記第１素子は、前記第１パッド電極を介して前記第１リード線と接続されており、
前記第２素子は、前記第２パッド電極を介して前記第２リード線と接続されていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記第２素子は、前記半導体チップのうち前記第２パッド電極を含む領域の下方の場所に形成されていることを特徴とする半導体装置。
【請求項５】
請求項３に記載の半導体装置であって、
前記第１素子は、前記半導体チップのうち前記第１パッド電極及び前記第２パッド電極を含む領域の下方でない場所に形成されていることを特徴とする半導体装置。
【請求項６】
請求項３に記載の半導体装置であって、
前記第２リード線及び前記第２パッド電極は、前記第１リード線を保護するために形成されていることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置であって、
前記第２素子は、圧力が加わったあとの前記電気的特性が評価されるＴＥＧであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧力の影響により電気的特性が変化する半導体装置に関する。
【背景技術】
【０００２】
上記の半導体装置では、例えば、特許文献１に記載のように、フィルム基板に半導体チップが実装されている。前記半導体チップには、例えば、トランジスタ回路と、前記トランジスタ回路と電気的に接続されたパッド電極が形成されている。前記フィルム基板には、前記パッド電極と電気的に接続されたリード線が形成されている。
【０００３】
パッド電極とリード線とは、パッド電極及びリード線とともに前記パッド電極を有する半導体チップを挟み、熱及び圧力の印加によって電気的に接続される。前記圧力を加えることにより、突出したパッド電極の下方に形成されたトランジスタ回路に応力が加わり、その結果、電気的特性が大きく変化し、トランジスタ回路に悪影響を及ぼすことがあった。そこで、トランジスタ回路に及ぼす悪影響を回避するために、パッド電極の下方にトランジスタ回路を設けることが避けられていた。
【０００４】
一方、トランジスタ回路の形成することができる範囲を広くしたいという要求から、パッド電極の下方にトランジスタ回路を設ける必要性が高まってきた。そこで、パッド電極の下方に設けられたトランジスタ回路の電気的特性が、実装後（圧力が加えられたあと）にどの程度変動するかを調査するために、製品用のトランジスタ回路を有する半導体装置とは別に、評価用のトランジスタ回路を有する半導体装置を製造して、実装後のトランジスタ回路の電気的特性データを収集している。
【０００５】
【特許文献１】特開２０００−１５６３８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、評価用のトランジスタ回路を有する半導体装置は、製品用のトランジスタ回路を有する半導体装置とは別に製造しなければならず、製造時間を多く必要とすることから、前記製品用の半導体装置の数量と比較して少なく、これにより、得られた電気的特性データの信頼性が低いという問題があった。
【０００７】
本発明は、トランジスタ回路の形成することができる範囲を広くするために設けられた評価用素子の電気的特性データの信頼性を向上させることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体装置は、圧力を受けることにより変化する電気的特性を有する第１素子であって、圧着のための圧力の印加により、基板上に形成された第１リード線と接続されるべき、前記基板上に実装されている半導体チップ内における一の場所に形成されている前記第１素子と、前記第１素子の前記電気的特性と同一な電気的特性を有する第２素子であって、前記半導体チップ内における前記圧着のための圧力の影響を受けるおそれが前記一の場所より大きい他の場所に形成されている前記第２素子とを含む。
【０００９】
この構成によれば、第１素子に付属する第２素子によって、第１素子が現在設けられている領域よりも危険な領域（圧力が加わる領域）における、圧力により電気的特性が変動（変化）する状況を、評価用の半導体装置を別個に製造することなく、従来に比して高精度に把握することができる。
【００１０】
本発明に係る半導体装置は、前記基板は、前記圧力の印加により、前記第２素子と接続されるべき第２リード線が形成されていることが望ましい。
【００１１】
この構成によれば、第２リード線によって、第２素子と電気的に接続することが可能となっていることから、圧力を加えて実装したあとの第２素子の電気的特性の変動量を、第２リード線を用いて把握することができる。
【００１２】
本発明に係る半導体装置は、前記半導体チップは、前記第１素子と電気的に接続された第１パッド電極と、前記第２素子と電気的に接続された第２パッド電極とが設けられており、前記第１素子は、前記第１パッド電極を介して前記第１リード線と接続されており、前記第２素子は、前記第２パッド電極を介して前記第２リード線と接続されていることが望ましい。
【００１３】
この構成によれば、第１パッド電極及び第２パッド電極を介しているので、圧力を加えたときに、第１及び第２パッド電極に集中して圧力を加え易くすることが可能となる。よって、圧力による影響を集中させたいところと、影響を与えたくないところを分けることができる。
【００１４】
本発明に係る半導体装置は、前記第２素子は、前記半導体チップのうち前記第２パッド電極を含む領域の下方の場所に形成されていることが望ましい。
【００１５】
この構成によれば、圧力を加えたときに、第１及び第２パッド電極に集中して圧力が加わり易くなることから、第２パッド電極を含む領域の下方に形成された第２素子に応力を加え易くすることが可能となる。よって、圧力を加えて実装したときに、第２素子の電気的特性がどの位変化するかをみることができる。
【００１６】
本発明に係る半導体装置は、前記第１素子は、前記半導体チップのうち前記第１パッド電極及び前記第２パッド電極を含む領域の下方でない場所に形成されていることが望ましい。
【００１７】
この構成によれば、圧力を加えたときに、第１及び第２パッド電極に集中して圧力が加わったとしても、第１及び第２パッド電極の下方でない部分に第１素子が形成されているので、第１素子に加わる圧力を抑制することが可能となる。よって、第１素子の電気的特性を維持することができる。
【００１８】
本発明に係る半導体装置は、前記第２リード線及び前記第２パッド電極は、前記第１リード線を保護するために形成されている。
【００１９】
この構成によれば、第１リード線を保護（補強）するために設けられている第２リード線及び第２パッド電極を使用するので、第２素子の電気的特性の変動量を調査するために、第２リード線及び第２パッド電極を新たに形成しなくても、第２素子の電気的特性評価を行うことが可能となる。よって、かかるコストを抑制することができる。
【００２０】
本発明に係る半導体装置は、前記第２素子は、圧力が加わったあとの前記電気的特性が評価されるＴＥＧである。
【発明を実施するための最良の形態】
【００２１】
以下、本発明に係る半導体装置の実施形態について図面を参照しながら説明する。
【００２２】
図１は、半導体装置の構成を模式的に示す平面図である。図１（ａ）は、半導体装置全体の構成を模式的に示す平面図である。図１（ｂ）は、半導体装置のＡ部を拡大して示す拡大平面図である。以下、半導体装置の構成を、図１を参照しながら説明する。
【００２３】
図１（ａ）に示すように、半導体装置１１は、基板としてのフィルム基板１２と、半導体チップ１３とを有する。
【００２４】
フィルム基板１２には、例えば、ポリイミド系のフィルムからなり、テープ状に形成されている。フィルム基板１２は、等間隔でフィルム基板１２を搬送するためのスプロケットホール１４が、長手方向の端部に沿って形成されている。フィルム基板１２は、前記スプロケットホール１４に、図示しない供給リールの案内ピンが入り込むことで案内され、所定ピッチで搬送される。半導体装置１１は、実装処理が終わったあと、供給リールに収納される。
【００２５】
また、フィルム基板１２には、リード線１５が形成されている。リード線１５は、半導体チップ１３に形成された製品として用いられる素子（以下、「製品用素子」という（図１（ｂ）参照。）２４と電気的に接続された第１リード線１６と、半導体チップ１３に形成された評価するために用いられる第２素子としての評価用素子（ＴＥＧ：Test Element Group）と電気的に接続された第２リード線１７とを有する。
第１リード線１６は、例えば、入出力リード線として用いられる。第２リード線１７は、製品として使用されず、ダミーリード線として用いられる。
【００２６】
第２リード線１７は、例えば、フィルム基板１２を搬送するときに撓み、これにより、第１リード線１６が引っ張られて切れてしまうことを避ける（第１リード線１６を保護する）ために形成されている。第２リード線１７は、第１リード線１６を保護するように、例えば、第１リード線１６の両端側に形成されている。
【００２７】
フィルム基板１２の中央には、所定の間隔をおいてデバイスホール１８が形成されており、このデバイスホール１８の中に半導体チップ１３が実装（配置）される。
【００２８】
図１（ｂ）に示すように、半導体チップ１３には、リード線１５と製品用素子２４及び評価用素子２５と電気的に接続するためのパッド電極２１が形成されている。詳しくは、パッド電極２１は、バンプ電極３２（図２参照）を介してリード線１５と電気的に接続されている。
【００２９】
パッド電極２１は、第１パッド電極２２と、第２パッド電極２３とを有する。
第１パッド電極２２は、第１素子としての製品用素子２４と電気的に接続されている。第１パッド電極２２の下方には、例えば、第１リード線１６及び第１パッド電極２２に圧力を加えて電気的に接続する熱圧着接続を行ったとしても比較的影響を受けにくい、静電気保護回路（図示せず）が形成されている。第１パッド電極２２は、静電気保護回路を介して、製品用素子２４と電気的に接続されている。
【００３０】
第２パッド電極２３は、評価用素子２５と電気的に接続されている。
以上のように、リード線１５とパッド電極２１とが接続されることにより、半導体チップ１３がデバイスホール１８の中に支持される。
【００３１】
製品用素子２４は、所定のプロセス工程を終了したあとに製品として使用される。製品用素子２４は、例えば、ＭＯＳトランジスタ回路である。
【００３２】
評価用素子２５は、製品として使用されない評価用に形成された素子であり、新しい製造プロセスの立ち上げや、プロセス変更前、製造プロセス最適化条件の確立などに、回路特性評価やプロセス特性評価などの評価用に用いられる。
評価用素子２５は、第２パッド電極２３の下方に形成される。評価用素子２５は、例えば、半導体チップ１３の中の四隅に形成され（図１（ｂ）においては２個所）、それぞれ評価する条件を変えて形成される。例えば、第２パッド電極２３の位置に対して、評価用素子２５の位置をずらして配置される。つまり、１つの半導体チップ１３を用いて、第２パッド電極２３を含む領域の下方に配置された評価用素子２５の配置バリエーションを４種類つくることができる。この評価用素子２５が、第２パッド電極２３の下方に配置されることにより、圧力を受けたあと（実装後）の評価用素子２５の電気的特性をモニタリングすることができる。
【００３３】
図２は、第２リード線と第２パッド電極とを接続する接続部の構造を模式的に示す断面図である。以下、接続部の構造を、図２を参照しながら説明する。
【００３４】
接続部３１は、第２リード線１７と、第２パッド電極２３と、バンプ電極３２と、保護膜３３とを有する。
【００３５】
第２リード線１７は、例えば銅（Ｃｕ）からなり、フィルム基板１２に形成されている。第２リード線１７は、例えば、２０〜３０μｍの厚みに形成されている。第２リード線１７は、例えば、フィルム基板１２上に銅箔を設け、この銅箔をエッチング処理することにより形成される。
【００３６】
第２パッド電極２３は、例えば、アルミニウムからなる。第２パッド電極２３は、上記したように、評価用素子２５（図１（ｂ）参照）と電気的に接続されている。
【００３７】
バンプ電極（「能動面バンプ電極」ともいう。）３２は、例えば、金（Ａｕ）からなり、第２リード線１７と、第２パッド電極２３とを圧着接続するために用いられる。バンプ電極３２と第２パッド電極２３との間には、バリアメタル３４が設けられている。
【００３８】
バリアメタル３４は、例えば、タングステン（Ｗ）からなる。バリアメタル３４は、例えば、アルミニウムからなる第２パッド電極２３と、金からなるバンプ電極３２との反応により、第２リード線１７が断線することを防止するために用いられる。
【００３９】
第２リード線１７と第２パッド電極２３とは、バリアメタル３４が設けられたバンプ電極３２を挟み込んで熱と圧力を加えることによって電気的に接続される。これにより、第２リード線１７を用いて、実装後の評価用素子２５の電気的特性を測定することが可能となる。
【００４０】
保護膜（パッシベーション膜）３３は、第２パッド電極２３などを、外部環境から保護するために用いられる。保護膜３３は、例えば、シリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（ＳｉＮ）、ポリイミド樹脂などからなる。
【００４１】
なお、第１リード線１６は、第２リード線１７と同様に構成され、第１パッド電極２２は、第２パッド電極２３と同様に構成されている。また、第１リード線１６と第１パッド電極２２との接続部も、上記した内容と同様に接続されている。
【００４２】
図３は、第２リード線１７と第２パッド電極２３とを接続する方法を示す模式断面図である。以下、第２リード線１７と第２パッド電極２３とを接続する方法を、図３を参照しながら説明する。
【００４３】
図３に示すように、工程１では、第２リード線１７と第２パッド電極２３とを接続するための準備をする。まず、台４１上に半導体チップ１３を載置する。次に、半導体チップ１３上に第２リード線１７が形成されたフィルム基板１２を配置する。次に、第２リード線１７上に押圧治具４２を配置する。
【００４４】
工程２では、第２リード線１７と第２パッド電極２３とを熱圧着接続する。まず、押圧治具４２を下降させることにより、第２リード線１７を屈曲させてバンプ電極３２に圧着する。このとき、押圧治具４２には、熱が加えられている。熱の温度は、例えば、４６５℃である。加える圧力は、例えば、２５ｍｇ／μｍ2である。圧着する時間は、例えば、２．５ｓｅｃである。
【００４５】
熱及び圧力を加えたことにより、第２リード線１７及びバンプ電極３２が溶融する。これにより、第２リード線１７とバンプ電極３２とが接合される。更に、第１リード線１６と第１パッド電極２２とが電気的に接続され、これにより、半導体チップ１３がフィルム基板１２に実装される。
圧着接続により、第２パッド電極２３と台４１との間に圧力が加わるので、特に、第２パッド電極２３の下方に形成された評価用素子２５に応力が加わり、ひずみが生じ易くなっている。
【００４６】
図４は、評価用素子の構造を示す模式断面図である。以下、評価用素子の構造を、図４を参照しながら説明する。
【００４７】
図４に示すように、評価用素子２５は、例えば、ＭＯＳトランジスタ５１を有し、シリコン基板５２上に形成されている。シリコン基板５２の表面には、第１素子分離膜（ＬＯＣＯＳ）５３と、第２素子分離膜（ＬＯＣＯＳ）５４とが形成されている。第１素子分離膜５３と第２素子分離膜５４との間には、ＭＯＳトランジスタ５１が形成されている。
【００４８】
ＭＯＳトランジスタ５１は、シリコン基板５２上のウエル領域５５上に、ゲート酸化膜５６ａを介して形成されたゲート電極５６と、ソース／ドレイン領域に形成された第１拡散層５７及び第２拡散層５８とを有する。ＭＯＳトランジスタ５１は、例えば、公知の方法によって形成される。
【００４９】
ゲート電極５６は、第１〜第３コンタクトホール５９ａ〜５９ｃ、第１、第２アルミ配線６０ａ，６０ｂを介して、第２パッド電極２３ｂに接続されている。第１拡散層５７は、第４〜第６コンタクトホール５９ｄ〜５９ｆ、第３、第４アルミ配線６０ｃ，６０ｄを介して、第２パッド電極２３ａに接続されている。第２拡散層５８は、第７〜９コンタクトホール５９ｇ〜５９ｉ、第５、第６アルミ配線６０ｅ，６０ｆを介して、第２パッド電極２３ｃに接続されている。
また、シリコン基板５２上には、第１〜第３層間絶縁膜６１ａ〜６１ｃが形成されており、ゲート電極５６、第１及び第２拡散層５７，５８、コンタクトホール５９ａ〜５９ｉ、アルミ配線６０ａ〜６０ｆが接触しないようになっている。
【００５０】
以上のような評価用素子２５は、例えば、マスク形状を変更するなどの対応により、製品用素子２４と同時に形成することが可能となる。よって、製造工程などを増やすことなく、評価用素子２５を形成することができる。
【００５１】
図５は、評価用素子の電気的特性の評価を行う方法を示す工程図である。以下、評価用素子の評価方法を、図５を参照しながら説明する。
【００５２】
図５に示すように、工程１１では、シリコン基板５２上に、製品用素子２４とともに評価用素子２５を形成する。評価用素子２５は、例えば、ＭＯＳトランジスタ（図４参照）である。
【００５３】
工程１２では、リード線１５（第１及び第２リード線１６，１７）とパッド電極２１（第１及び第２パッド電極２２，２３）とを圧着接続する。圧着接続により、リード線１５及びパッド電極２１を有する半導体チップ１３に、押圧治具４２と台４１とで挟み込んで圧力を加えるので、半導体チップ１３のうち、特に、突出したパッド電極２１の下方に応力が加わる。よって、第２パッド電極２３の下方に形成された評価用素子２５に応力が加わり、評価用素子２５にひずみが生じる。製品用素子２４は、評価用素子２５に比較して充分に遠い位置に設けられていることから、圧着接続によって電気的特性に影響がない。
【００５４】
工程１３では、評価用素子２５の電気的特性検査を行う。電気的特性検査は、例えば、第２リード線１７に電流を流して、評価用素子２５の抵抗値を測定する。電気的特性検査は、実装後の全ての半導体チップ１３に対して実施する。工程１２において、圧着接続を行ったことにより、評価用素子２５に外的負荷が加わってひずみが生じており、例えば、配線同士の接触や、配線とコンタクトホールとが離れるなどの不具合が生じていることにより、圧着接続を行う前に測定した値（例えば抵抗値）と、圧着接続した後に測定した値とを比較することが可能となり、圧着接続したときに生じる抵抗値の変動量をみることができる。
電気的特性の測定は、例えば、量産機に設けられた測定器によって行われる。電気的特性の測定は、圧着接続したあと供給リールに巻き取る前に行うようにしてもいいし、供給リールに巻き取ったあと引き戻して行うようにしてもよい。
【００５５】
工程１４では、測定して得られた電気的特性のデータを、例えば、設計部門にフィードバックする。設計部門では、例えば、実装（圧着接続）したあとの評価用素子２５の電気的特性が変動した値を基に、その値を見込んで設計することが可能となる。
【００５６】
以上詳述したように、本実施形態の半導体装置によれば、以下に示す効果が得られる。
（１）製品用素子２４が設けられている領域よりも危険な領域（圧力が加わる領域）にある評価用素子２５によって、評価用の半導体装置を別個に製造することなく、実装後の電気的特性の変動量データを得ることが可能となる。この結果、製品として使用される製品用素子２４を有する半導体装置１１の数量に相当する電気的特性の変動量データを得ることができ、これにより、データ数を増やすことが可能となる。その結果、従来に比して信頼性が高い電気的特性データを得ることができる。
【００５７】
（２）第１リード線１６を保護（補強）するために形成されている第２リード線１７（ダミーリード線）及び第２パッド電極２３（ダミーパッド電極）を使用するので、評価用素子２５の電気的特性の変動量を調査するために、第２リード線１７及び第２パッド電極２３を新たに形成しなくても、評価用素子２５の電気的特性評価を行うことが可能となる。よって、かかるコストを抑制することができる。
また、評価用素子２５は、半導体チップ１３における製品用素子２４が形成されていない部分に形成されることから、製品用素子２４の形成範囲に影響を及ぼすことなく電気的特性の調査を行うことが出来る。
【００５８】
（変形例１）上記した、評価用素子２５は、ＭＯＳトランジスタ５１によって構成されていた。これを、ＭＯＳトランジスタのような能動素子に限定されず、抵抗素子などの受動素子、ＳＲＡＭやＤＲＡＭなどの各種メモリなどの電子素子で構成するようにしてもよい。これによれば、評価したい素子に合わせた電気的特性の評価を行うことができる。
【００５９】
（変形例２）上記した、評価用素子２５の電気的特性の評価は、圧力によって変動した変動量を調査して評価していた。これを、圧力が加わったとしても、電気的特性が変動しないことを調査して評価するようにしてもよい。
【図面の簡単な説明】
【００６０】
【図１】一実施形態における、半導体装置の構成を模式的に示す平面図であり、図１（ａ）は、半導体装置全体の構成を模式的に示す平面図、図１（ｂ）は、半導体装置の一部の構成を拡大して示す平面図。
【図２】接続部の構造を模式的に示す断面図。
【図３】リード線とパッド電極とを接続する方法を示す模式断面図。
【図４】評価用素子の構造を模式的に示す断面図。
【図５】評価用素子の電気的特性の評価を行う方法を示す工程図。
【符号の説明】
【００６１】
１１…半導体装置、１２…基板としてのフィルム基板、１３…半導体チップ、１４…スプロケットホール、１５…リード線、１６…第１リード線、１７…第２リード線、１８…デバイスホール、２１…パッド電極、２２…第１パッド電極、２３…第２パッド電極、２４…第１素子としての製品用素子、２５…第２素子としての評価用素子、３１…接続部、３２…バンプ電極、３３…保護膜、３４…バリアメタル、４１…台、４２…押圧治具、５１…ＭＯＳトランジスタ、５２…シリコン基板、５３…第１素子分離膜、５４…第２素子分離膜、５５…ウエル領域、５６…ゲート電極、５６ａ…ゲート酸化膜、５７…第１拡散層、５８…第２拡散層、５９…コンタクトホール、６０…アルミ配線、６１…層間絶縁膜。
【図１】
2006253257.tif 000003
【図２】
2006253257.tif 000004
【図３】
2006253257.tif 000005
【図４】
2006253257.tif 000006
【図５】
2006253257.tif 000007