(57)【要約】【課題】  例えば外部からのノイズのような外的要因によって、出力トランジスタに電荷が注入されてしまうような場合であっても、降圧電圧が上昇してしまうのを抑制できるようにする。【解決手段】  入力端から入力される電源電圧が所望の降圧電圧に降圧されて出力端から出力されるように、制御端の電圧を制御されるＮチャネル型の出力トランジスタ１と、出力トランジスタ１の制御端に接続され、制御端の電圧を昇圧するブースタ２と、出力トランジスタ１の制御端の電荷をディスチャージするディスチャージ回路５とを備える。【選択図】        図１
2006031158.tif 000002
【特許請求の範囲】
【請求項１】
入力端から入力される電源電圧が所望の電圧に降圧されて出力端から出力されるように、制御端の電圧を制御されるＮチャネル型の出力トランジスタと、
前記出力トランジスタの制御端に接続され、前記制御端の電圧を昇圧するブースタと、
前記出力トランジスタの制御端の電荷をディスチャージするディスチャージ回路とを備えることを特徴とする、降圧回路。
【請求項２】
前記出力トランジスタの出力端から出力される降圧電圧を分圧した分圧電圧と基準電圧とを比較するコンパレータを備え、
前記ブースタが、前記コンパレータの比較結果に基づいて前記制御端の電圧を昇圧するように構成されることを特徴とする、請求項１記載の降圧回路。
【請求項３】
前記ディスチャージ回路が、前記コンパレータの比較結果に基づいて前記出力トランジスタの制御端の電荷をディスチャージするように構成されることを特徴とする、請求項１又は２記載の降圧回路。
【請求項４】
前記出力トランジスタから出力される降圧電圧が所望の電圧以下の場合は、前記ブースタを作動させて前記出力トランジスタの制御端の電圧を昇圧する一方、前記出力トランジスタから出力される降圧電圧が所望の電圧よりも高くなった場合は、前記ディスチャージ回路を作動させて前記出力トランジスタの制御端の電荷をディスチャージすることを特徴とする、請求項１〜３のいずれか１項に記載の降圧回路。
【請求項５】
前記ディスチャージ回路が、抵抗と、トランジスタとを含むものとして構成されることを特徴とする、請求項１〜４のいずれか１項に記載の降圧回路。
【請求項６】
前記ディスチャージ回路のトランジスタが、Ｐチャネル型トランジスタであることを特徴とする、請求項５記載の降圧回路。
【請求項７】
前記ディスチャージ回路が、前記Ｐチャネル型トランジスタの制御端に接続され、電源電圧レベルを前記ブースタからの出力電圧レベルに一致させるレベルコンバータを備えることを特徴とする、請求項６記載の降圧回路。
【請求項８】
前記ブースタが、前記ディスチャージ回路によるディスチャージが行なわれている間は停止されるように構成されることを特徴とする、請求項１〜７のいずれか１項に記載の降圧回路。
【請求項９】
前記ブースタが、常に作動状態になっていることを特徴とする、請求項１〜７のいずれか１項に記載の降圧回路。
【請求項１０】
請求項１〜９のいずれか１項に記載の降圧回路を備えることを特徴とする、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体集積回路などに搭載され、電源電圧を降圧する降圧回路に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scale Integration）は高集積化のための微細加工が進んでおり、それに伴ってトランジスタの耐圧が下がり、電源電圧を高くできなくなってきている。
一方、用途によっては、システム電源の関係で供給電源電圧が高い場合があり、この場合、供給電源電圧をそのままＬＳＩ内部の動作電圧とすることはできないため、ＬＳＩ内部で、一旦、電源電圧を降圧してＬＳＩ内部に供給するようにしている。
【０００３】
また、低消費電力化のために、意図的にＬＳＩ内部の動作電圧を下げる場合もある。
このため、電源電圧を降圧する降圧回路が用いられている。
例えば図９に示すように、Ｎチャネル型の出力トランジスタ１０１と、そのゲート電圧を昇圧するブースタ１０２と、抵抗値Ｒ１，Ｒ２の２つの抵抗１０３Ａ，１０３Ｂからなる分圧回路１０３と、コンパレータ１０４と、クランプ回路１０５と、基準電圧発生器１０６とを備え、負荷回路１０７に接続される降圧回路がある（例えば、非特許文献１参照）。なお、ブースタ１０２にはリングオシレータ１０８からクロック信号が入力され、コンパレータ１０４からＥＮ（イネーブル）信号が入力されるようになっている。
【０００４】
この降圧回路では、コンパレータ１０４が、出力トランジスタ１０１の降圧出力（降圧電圧）を分圧回路１０３で分圧した分圧電圧と、基準電圧発生器１０６からの基準電圧とを比較し、その比較結果に基づいてブースタ１０２の作動を制御するようになっている。そして、図１０に示すように、降圧回路の出力電圧（降圧出力）が所望の電圧（目標電圧）以下の場合には、コンパレータ１０４から出力されるＥＮ信号が“Ｈ”（Ｈレベル）となり、これに基づいてブースタ１０２が作動され、ブースタ出力、即ち、出力トランジスタ１０１のゲート電圧が徐々に昇圧され、これに伴って、降圧出力も徐々に上昇することになる。一方、降圧回路の出力電圧が所望の電圧（目標電圧）よりも高くなった場合には、コンパレータ１０４から出力されるＥＮ信号が“Ｌ”（Ｌレベル）となり、これに基づいてブースタ１０２の作動が停止され、以後、ブースタ出力、即ち、出力トランジスタ１０１のゲート電圧は一定に維持され、降圧出力も一定に維持されることになる。なお、降圧出力が一定に維持されるため、コンパレータ１０４の反転入力端子（−入力端子）に入力される分圧電圧も一定に維持されることになる。
【非特許文献１】Gerrit W. den Besten and Bram Nauta, "Embedded 5V-to-3.3V Voltage Regulator for Supplying Digital IC's in 3.3V CMOS Technology" IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.33, NO.7, JULY 1998
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、降圧回路の出力端に接続される負荷回路１０７に例えば外部からノイズが入ると、降圧回路の出力電圧（降圧電圧，降圧出力）が変化する。一方、出力トランジスタ１０１は、その出力側とゲート側との間に寄生容量を持っているため、例えば外部からのノイズによって降圧電圧が変化すると、出力トランジスタ１０１の出力側とゲート側とがカップリングして、微小ではあるが電荷が注入される場合がある。
【０００６】
このような電荷の注入があると、降圧電圧が所望の電圧になり、ブースタ１０２の作動が停止され、出力トランジスタ１０１のゲート電圧が一定に維持されている場合であっても、図１０中、破線で示すように、ブースタ出力、即ち、出力トランジスタ１０１のゲート電圧が上昇してしまい、これに伴って、降圧出力も上昇してしまうことになる。なお、この場合、コンパレータ１０４の反転入力端子（−入力端子）に入力される分圧電圧も上昇することになるが、分圧電圧が上昇したとしても、コンパレータ１０４から出力されるＥＮ信号は“Ｌ”（Ｌレベル）のまま変わらないため、ブースタ１０２は停止したままである。
【０００７】
また、このような電荷の注入が何度も起こると、図１０中、破線で示すように、出力トランジスタ１０１のゲート電圧が上昇し続けてしまい、この結果、降圧電圧も上昇し続けてしまうため、消費電流の増加につながるという問題がある。また、負荷回路の動作保証電圧以上の電圧が供給されてしまい、誤動作が起こってしまうおそれもある。
また、降圧回路の出力端に接続される負荷回路１０７がＣＭＯＳ構造の場合には、負荷回路１０７に流れる電流（負荷電流）に大きな電流変化が起こる。この場合も、上記の場合と同様の問題が生じることになる。
【０００８】
なお、電源電圧が低電圧（例えば３Ｖ）の時には、降圧電圧が所望の電圧（期待値）に達しにくいため、ブースタ１０２が作動し続け、出力トランジスタ１０１のゲート電圧が過剰に上昇してしまい、破壊を招くおそれがある。このため、出力トランジスタ１０１が破壊してしまう可能性のあるゲート電圧（例えば厚膜トランジスタで６Ｖ程度）まで高まらないように、クランプ回路１０５を設けているが、クランプ回路１０５では、上述したような電荷の注入による電圧の異常上昇を防ぐことはできない。
【０００９】
この場合、上述のように、出力トランジスタとしてＮチャネル型トランジスタ１０１を用い、そのゲート電圧をブースタ１０２により昇圧しうるように降圧回路を構成すると、降圧電圧が目標電圧以下になっているときには、ブースタ１０２を用いて、降圧電圧を上げるようなフィードバック制御を行なうことはできるものの、ブースタ１０２は昇圧機能しか有していないため、降圧電圧が目標電圧よりも上がっているときには、これを下げるようなフィードバック制御を行なうことができない。
【００１０】
したがって、上述の構成を有する降圧回路では、例えば外部からのノイズによって電荷の注入があり、降圧電圧が上昇してしまったとしても、これに対処することができない。
本発明は、このような課題に鑑み創案されたもので、例えば外部からのノイズのような外的要因によって、出力トランジスタに電荷が注入されてしまうような場合であっても、降圧電圧が上昇してしまうのを抑制できるようにした降圧回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
このため、本発明の降圧回路は、入力端から入力される電源電圧が所望の電圧に降圧されて出力端から出力されるように、制御端の電圧を制御されるＮチャネル型の出力トランジスタと、出力トランジスタの制御端に接続され、制御端の電圧を昇圧するブースタと、出力トランジスタの制御端の電荷をディスチャージするディスチャージ回路とを備えることを特徴としている。
【００１２】
本発明の半導体集積回路は、上記降圧回路を備えることを特徴としている。
【発明の効果】
【００１３】
したがって、本発明の降圧回路によれば、例えば外部からのノイズのような外的要因によって、出力トランジスタに電荷が注入されてしまうような場合であっても、降圧回路の出力電圧（降圧電圧）が高くなった場合にはディスチャージされるため、降圧電圧（降圧出力）が上昇してしまうのを抑えることができるという利点がある。この結果、消費電流の増加を防ぐことができ、低消費電力化に寄与することになる。また、負荷回路の動作保証電圧以上の電圧が供給されてしまうのを防止できるため、誤動作を防ぐことが可能となり、高信頼性に寄与するという利点もある。
【発明を実施するための最良の形態】
【００１４】
以下、図面により、本発明の実施の形態にかかる降圧回路について説明する。
（第１実施形態）
まず、本発明の第１実施形態にかかる降圧回路の構成について、図１，図３を参照しながら説明する。
本実施形態にかかる降圧回路は、例えば半導体集積回路に搭載され、入力される電源電圧を所定の降圧電圧に降圧して負荷回路へ出力するものであり、図１に示すように、Ｎチャネル型（Ｎｃｈ）トランジスタ（出力トランジスタ；例えばｎＭＯＳＦＥＴ）１と、ブースタ２と、抵抗値Ｒ１，Ｒ２の２つの抵抗３１，３２からなる分圧回路３と、コンパレータ４と、ディスチャージ回路５と、クランプ回路６とを備えて構成される。
【００１５】
本実施形態では、安定性を考慮して、出力トランジスタを、Ｐチャネル型トランジスタではなく、Ｎチャネル型トランジスタとしている。
ここでは、出力トランジスタ１のドレイン（入力端）は電源電圧ＶDDの電源線に接続されており、ソース（出力端）は負荷回路７に接続されており、ゲート（制御端）は、分圧回路３，コンパレータ４，ブースタ２，ディスチャージ回路５を含む制御回路（フィードバック制御回路；制御部）に接続されている。
【００１６】
そして、出力トランジスタ１の入力端に入力される電源電圧ＶDDが、制御回路によって制御される制御端の電圧（ゲート電圧）に基づいて降圧され、所定の降圧電圧（降圧出力）ＶOUTとして出力端から負荷回路７へ出力されるようになっている。
本実施形態では、分圧回路３，コンパレータ４，基準電圧発生器８，ブースタ２を含む上げ側フィードバック制御回路によって、出力トランジスタ１の出力端から出力される降圧電圧ＶOUTが目標電圧よりも下がった場合に、これを上げるためのフィードバック制御が行なわれる一方、分圧回路３，コンパレータ４，基準電圧発生器８，ディスチャージ回路５を含む下げ側フィードバック制御回路によって、出力トランジスタ１の出力端から出力される降圧電圧ＶOUTが目標電圧よりも上がった場合に、これを下げるためのフィードバック制御が行なわれるようになっている。
【００１７】
ここでは、制御回路は、出力トランジスタ１のゲート（制御端）及びソース（出力端）に接続されている。そして、コンパレータ４の比較結果に基づいて、出力トランジスタ１のゲート電圧を昇圧するようになっている。
以下、具体的に説明する。
分圧回路３は、図１に示すように、出力トランジスタ１の出力端に接続されており、出力トランジスタ１の出力端から出力される降圧電圧ＶOUTを分圧して、出力端であるノードＮＤから分圧電圧を出力するものとして構成される。
【００１８】
コンパレータ４の非反転入力端子（＋入力端子）は、図１に示すように、基準電圧発生器８に接続されており、基準電圧発生器８からコンパレータ４に基準電圧が入力されるようになっている。また、コンパレータ４の反転入力端子（−入力端子）は、分圧回路３の出力端であるノードＮＤに接続されており、分圧回路３からコンパレータ４に分圧電圧が入力されるようになっている。一方、コンパレータ４の出力端子は、ブースタ２の一の入力端に接続されている。そして、コンパレータ４は、分圧電圧と基準電圧とを比較し、その比較結果を、ＥＮ信号（イネーブル信号，制御信号）として、ブースタ２の一の入力端へ出力するようになっている。これにより、コンパレータ４の出力に基づいて、ブースタ２の作動が制御されることになる。
【００１９】
本実施形態では、コンパレータ４の反転入力端子（−入力端子）に入力される分圧電圧が、コンパレータ４の非反転入力端子（＋入力端子）に入力される基準電圧以下の場合は、コンパレータ４の比較結果として出力されるＥＮ信号は“Ｈ”（Ｈレベル；高電位；電源電圧ＶDD）となり、これがブースタ２の一の入力端に与えられ、これに基づいて（即ち、コンパレータ４の出力に基づいて）、ブースタ２が作動して、昇圧が行なわれるようになっている。
【００２０】
一方、出力トランジスタ１から出力される降圧電圧（降圧出力）ＶOUTが高くなり、コンパレータ４の反転入力端子（−入力端子）に入力される分圧電圧が、コンパレータ４の非反転入力端子（＋入力端子）に入力される基準電圧よりも高くなった場合は、コンパレータ４の比較結果として出力されるＥＮ信号は“Ｌ”（Ｌレベル；低電位；接地電圧）となり、これがブースタ２の一の入力端に与えられ、これに基づいて（即ち、コンパレータ４の出力に基づいて）、ブースタ２が作動を停止するようになっている。これにより、ブースタ２による昇圧が行なわれなくなる。
【００２１】
ブースタ２の他の入力端には、図１に示すように、クロック信号を生成するリングオシレータ（リングＯＳＣ）９が接続されており、リングオシレータ９からブースタ２にクロック信号が入力されるようになっている。一方、ブースタ２の出力端は、出力トランジスタ１のゲートに接続されており、ブースタ２から出力される昇圧電圧（ブースタ出力電圧）ＶBTが出力トランジスタ１のゲートに供給されるようになっている。つまり、出力トランジスタ１のゲート電圧ＶGがブースタ２によって昇圧されることになる（ＶBT＝ＶG）。
【００２２】
このように、出力トランジスタ１のゲート電圧ＶGを昇圧するためにブースタ２を設けているのは、出力トランジスタ１をＮチャネル型トランジスタとする場合、ゲート電圧ＶGとして電源電圧ＶDDを与えただけでは十分な降圧出力が得られないためである。
ここで、ブースタ２は、チャージポンプとして構成され、例えば図３に示すように、２入力端子のナンド回路２１と、コンデンサ２２，２３と、ダイオード２４，２５とを備えて構成される。そして、ナンド回路２１にコンパレータ４からのＥＮ信号として“Ｈ”（Ｈレベル）信号が入力されているとき、クロック信号に応じて、“Ｌ”（Ｌレベル）信号，“Ｈ”（Ｈレベル）信号がナンド回路２１から繰り返し出力されることになる。これにより、コンデンサ２２の両端の電圧が繰り返し変化し、この結果、コンデンサ２３に電荷が注入されて、ブースタ２の出力電圧ＶBT（即ち、出力トランジスタ１のゲート電圧ＶG）が昇圧されることになる。なお、ブースタ２の構成はこれに限られるものではない。また、図１ではブースタ２の外部に抵抗２３を図示しているが、これは、後述するディスチャージスピードの説明の便宜のためである。
【００２３】
ディスチャージ回路５は、出力トランジスタ１の制御端（ゲート）の電荷をディスチャージする機能を有し、インバータ５１，ディスチャージ用トランジスタとしてのＮチャネル型（Ｎｃｈ）トランジスタ（スイッチングトランジスタ；例えばｎＭＯＳＦＥＴ）５２，抵抗値Ｒ３の抵抗５３を含むものとして構成される。
ここでは、ディスチャージ回路５は、その一端がコンパレータ４の出力端に接続され、他端がブースタ２の出力端（即ち、出力トランジスタ１のゲート）に接続されている。そして、コンパレータ４の比較結果に基づいて、出力トランジスタ１のゲートの電荷をディスチャージするようになっている。
【００２４】
以下、具体的に説明する。
インバータ５１の入力端は、コンパレータ４の出力端に接続され、コンパレータ４の比較結果が入力されるようになっている。一方、インバータ５１の出力端は、ディスチャージ用トランジスタ５２のゲート（制御端）に接続されており、インバータ５１から出力される出力電圧（即ち、コンパレータ４の出力信号を反転させた反転信号）が、ディスチャージ信号（ＤＣ信号）として、ディスチャージ用トランジスタ５２のゲートに供給されるようになっている。これにより、ＤＣ信号に基づいてディスチャージ用トランジスタ５２のスイッチング（オン・オフ制御）が行なわれることになる。
【００２５】
本実施形態では、コンパレータ４の反転入力端子（−入力端子）に入力される分圧電圧が、コンパレータ４の非反転入力端子（＋入力端子）に入力される基準電圧以下の場合は、コンパレータ４の比較結果として出力される信号は“Ｈ”（Ｈレベル；電源電圧）となるが、インバータ５１で反転され、ＤＣ信号は“Ｌ”（Ｌレベル）となり、ディスチャージ用トランジスタ５２はＯＦＦ状態となる。この場合、ディスチャージ回路５は作動せず、出力トランジスタ１のゲートの電荷はディスチャージされない。
【００２６】
一方、出力トランジスタ１から出力される降圧電圧（降圧出力）ＶOUTが高くなり、コンパレータ４の反転入力端子（−入力端子）に入力される分圧電圧が、コンパレータ４の非反転入力端子（＋入力端子）に入力される基準電圧よりも高くなった場合は、コンパレータ４の比較結果として出力される信号は“Ｌ”（Ｌレベル）となるが、インバータ５１で反転され、ＤＣ信号は“Ｈ”（Ｈレベル）となり、ディスチャージ用トランジスタ５２はＯＮ状態となる。これにより、ディスチャージ回路５が作動し、出力トランジスタ１のゲートの電荷（ブースタ出力）がディスチャージされることになる。
【００２７】
ところで、本実施形態では、ディスチャージ用トランジスタ５２のＯＮ抵抗Ｒonを考慮し、この影響を抑えるために、ディスチャージ用トランジスタ５２に直列に抵抗値Ｒ３の抵抗（ディスチャージ用抵抗）５３を設けている。つまり、ディスチャージ用トランジスタ５２のドレイン（入力端）は、抵抗５３を介して、ブースタ２の出力端（即ち、出力トランジスタ１のゲート）に接続されている。なお、ディスチャージ用トランジスタ５２のソース（出力端）は接地されている。
【００２８】
ここで、ディスチャージのスピードについて説明する。
ディスチャージのスピードは、ブースタ２による昇圧電圧ＶBTを蓄積するコンデンサ２３の容量（ブースタ出力の付加容量）ＣＬと、ディスチャージ用抵抗５３の抵抗値Ｒ３と、ディスチャージ用トランジスタ５２のＯＮ状態の抵抗値（ＯＮ抵抗）Ｒonとによって決まる。
【００２９】
つまり、ディスチャージスピードを表すディスチャージの時定数（外部からの電荷注入の無い理想的な場合）は、次式によって求められる。
ディスチャージの時定数＝ＣＬ×（Ｒ３＋Ｒon）
このディスチャージの時定数は重要であり、この値が大き過ぎると、降圧出力で駆動される負荷回路７側からの電荷注入による電圧上昇を抑えることができなくなり、この値が小さ過ぎると、ブースタ出力電圧の下降が早くなり、降圧出力電圧の変動が大きくなってしまう。したがって、ディスチャージの時定数が大き過ぎたり、小さ過ぎたりしないように、コンデンサ２３の容量ＣＬ，ディスチャージ用抵抗５３の抵抗値Ｒ３，ディスチャージ用トランジスタ５２のＯＮ抵抗Ｒonを設定する必要がある。
【００３０】
また、時定数はできるだけ変動が少なくなるようにするのが望ましい。しかしながら、ディスチャージ用トランジスタ５２のＯＮ抵抗は、製造バラツキや温度依存性によって変化してしまう。また、ゲート電圧の“Ｈ”（Ｈレベル；電源電圧）によっても変化してしまう。そこで、本実施形態では、これらの時定数の変動要因の影響を減らすために、ディスチャージ用トランジスタ５２に直列にディスチャージ用抵抗５３を設けている。なお、このディスチャージ用抵抗５３を設けることは必須ではない。
【００３１】
クランプ回路６は、出力トランジスタ１のゲート電圧が所定電圧以上にならないようにするものである。例えば、出力トランジスタ１が破壊してしまう可能性のあるゲート電圧（例えば厚膜トランジスタで６Ｖ程度）以上にならないようにする。
次に、本実施形態にかかる降圧回路の動作について、図２を参照しながら説明する。
まず、図２に示すように、出力トランジスタ１から出力される降圧電圧（降圧出力）ＶOUTが所望の電圧（目標電圧）以下の場合、コンパレータ４の反転入力端子（−入力端子）に入力される分圧電圧は、コンパレータ４の非反転入力端子（＋入力端子）に入力される基準電圧以下となる。このため、コンパレータ４の比較結果として出力されるＥＮ信号は“Ｈ”（Ｈレベル；高電位；電源電圧ＶDD）となる。この結果、ブースタ２が作動され、ブースタ２の出力電圧ＶBT（ブースタ出力；即ち、出力トランジスタ１のゲート電圧ＶG）が昇圧される。
【００３２】
一方、コンパレータ４の比較結果として出力される信号は、インバータ５１で反転されるため、ＤＣ信号は“Ｌ”（Ｌレベル；低電位；接地電圧）となり、ディスチャージ用トランジスタ５２はＯＦＦ状態となる。したがって、ディスチャージ回路５は作動せず、出力トランジスタ１のゲートの電荷はディスチャージされない。
その後、出力トランジスタ１から出力される降圧電圧（降圧出力）ＶOUTが所望の電圧よりも高くなった場合、コンパレータ４の反転入力端子（−入力端子）に入力される分圧電圧は、コンパレータ４の非反転入力端子（＋入力端子）に入力される基準電圧よりも高くなる。このため、コンパレータ４の比較結果として出力されるＥＮ信号は“Ｌ” （Ｌレベル）となる。この結果、ブースタ２の作動が停止される。
【００３３】
一方、コンパレータ４の比較結果として出力される信号は、インバータ５１で反転されるため、ＤＣ信号は“Ｈ”（Ｈレベル）となり、ディスチャージ用トランジスタ５２はＯＮ状態となる。これにより、ディスチャージ回路５が作動し、出力トランジスタ１のゲートからの電荷（ブースタ出力）のディスチャージが開始されることになる。
このようにして、ブースタ２の作動が停止され、ディスチャージ回路５によるディスチャージが開始されると、ブースタ２の出力電圧ＶBT（ブースタ出力；即ち、出力トランジスタ１のゲート電圧ＶG）は徐々に低下していくことになる。これに伴って、出力トランジスタ１から出力される降圧電圧（降圧出力）ＶOUTも低下していき、さらに、コンパレータ４の反転入力端子（−入力端子）に入力される分圧電圧も低下していくことになる。
【００３４】
そして、再び、出力トランジスタ１から出力される降圧電圧（降圧出力）ＶOUTが所望の電圧以下になった場合、コンパレータ４の反転入力端子（−入力端子）に入力される分圧電圧は、コンパレータ４の非反転入力端子（＋入力端子）に入力される基準電圧以下となる。このため、コンパレータ４の比較結果として出力されるＥＮ信号は“Ｈ”（Ｈレベル；電源電圧）となる。この結果、ブースタ２が作動され、ブースタ２の出力電圧（ブースタ出力；即ち、出力トランジスタ１のゲート電圧）の昇圧が開始される。
【００３５】
一方、コンパレータ４の比較結果として出力される信号は、インバータ５１で反転されるため、ＤＣ信号は“Ｌ”（Ｌレベル）となり、ディスチャージ用トランジスタ５２はＯＦＦ状態となる。この結果、ディスチャージ回路５の作動が停止される。なお、ディスチャージ回路５が作動し、ディスチャージが行なわれている期間を、ディスチャージ期間という。
【００３６】
以後、上述のような制御が繰り返されることになる。
したがって、本実施形態にかかる降圧回路によれば、例えば外部からのノイズのような外的要因によって、出力トランジスタ１に電荷が注入されてしまうような場合であっても、降圧回路の出力電圧（降圧電圧）ＶOUTが高くなった場合にはディスチャージされるため、降圧電圧（降圧出力）ＶOUTが上昇してしまうのを抑えることができるという利点がある。この結果、消費電流の増加を防ぐことができ、低消費電力化に寄与することになる。また、負荷回路７の動作保証電圧以上の電圧が供給されてしまうのを防止できるため、誤動作を防ぐことが可能となり、高信頼性に寄与するという利点もある。
（第２実施形態）
次に、本発明の第２実施形態にかかる降圧回路の構成について、図４，図６を参照しながら説明する。
【００３７】
本実施形態にかかる降圧回路は、上述の第１実施形態のものに対し、ディスチャージ用トランジスタがＰチャネル型（Ｐｃｈ）トランジスタである点、このＰチャネル型トランジスタのゲートにレベルコンバータが接続されている点が異なる。
つまり、本実施形態では、図４に示すように、上述の第１実施形態のディスチャージ用トランジスタとしてのＮチャネル型トランジスタをＰチャネル型トランジスタ（スイッチングトランジスタ；例えばｐＭＯＳＦＥＴ）６０に代え、インバータをレベルコンバータ［Ｈ（ハイ）レベルコンバータ］６１に代えたものとして構成される。なお、図４では、上述の第１実施形態と同じものには同一の符号を付している。
【００３８】
ここでは、上述したように、Ｎチャネル型トランジスタのＯＮ抵抗はゲート電圧の“Ｈ”（Ｈレベル；電源電圧ＶDD）によって変化してしまい、ディスチャージの時定数が変化しやすいため、これを改善するために、ディスチャージ用トランジスタをＰチャネル型トランジスタ６０に代えている。つまり、Ｐチャネル型トランジスタ６０は、ゲート電圧が“Ｌ”（Ｌレベル）の時にＯＮ状態になるため、Ｐチャネル型トランジスタ６０のＯＮ抵抗は電源電圧の影響を受けない。そこで、ディスチャージ用トランジスタをＰチャネル型トランジスタ６０としている。
【００３９】
ところで、Ｐチャネル型トランジスタ６０はソース電圧と同電位のゲート電圧を印加しないとＯＦＦ状態にならない。一方、ディスチャージ用トランジスタとしてのＰチャネル型トランジスタ６０のソース電圧は、ブースタ２によって昇圧（Boost）された電圧になり、通常、電源電圧ＶDDよりも高い電圧になる。このため、 “Ｈ”（Ｈレベル）の信号電圧、即ち、電源電圧ＶDDをＰチャネル型トランジスタ６０のゲート電圧として印加しても、Ｐチャネル型トランジスタ６０をＯＦＦ状態にすることができない。
【００４０】
そこで、本実施形態では、ディスチャージ用トランジスタとしてのＰチャネル型トランジスタ６０をＯＦＦ状態にすることができるように、レベルコンバータ６１を設け、このレベルコンバータ６１によって“Ｈ”（Ｈレベル；電源電圧ＶDD）の信号電圧をブースタ２の出力レベル（ブーストレベル；昇圧電圧ＶBT）にシフトさせて、Ｐチャネル型トランジスタ６０のゲートに供給するようにしている。このため、ブースタ２の出力電圧ＶBTがレベルコンバータ６１の高電位側レベル（Ｈレベル）として供給されるようになっている。
【００４１】
なお、ディスチャージ用トランジスタとしてＰチャネル型トランジスタ６０を用いたとしても、上述の第１実施形態の場合と同様に、製造バラツキや温度依存性によってＯＮ抵抗が変化してしまうため、これらの時定数の変動要因の影響を減らすために、Ｐチャネル型トランジスタ６０に直列に抵抗値Ｒ３の抵抗５３を設けている。この場合、レベルコンバータ６１によって“Ｈ”（Ｈレベル；電源電圧ＶDD）の信号電圧をブースタ２の出力レベル（昇圧電圧ＶBT）にシフトさせる際に、抵抗５３による電圧降下分も考慮することが必要になる。なお、この抵抗５３を設けることは必須ではない。
【００４２】
本実施形態では、Ｐチャネル型トランジスタ６０のゲートの前段に、即ち、Ｐチャネル型トランジスタ６０のゲートとコンパレータ４との間に、レベルコンバータ６１を挿入している。
レベルコンバータ６１は、例えば図６に示すように、Ｎチャネル型トランジスタ（例えばｎＭＯＳＦＥＴ）Ｔｒ１，Ｔｒ２，Ｐチャネル型トランジスタ（例えばｐＭＯＳＦＥＴ）Ｔｒ３，Ｔｒ４，インバータINVを含むレベルコンバータ回路６１Ａと、Ｎチャネル型トランジスタ（例えばｎＭＯＳＦＥＴ）Ｔｒ５，Ｔｒ７，Ｐチャネル型トランジスタ（例えばｐＭＯＳＦＥＴ）Ｔｒ６，Ｔｒ８を含むバッファ回路６１Ｂとを接続したものとして構成される。なお、レベルコンバータ６１の高電位側レベル（Ｈレベル）は、ブースタ２の出力電圧（ブースタ出力）ＶBTであり、低電位側レベル（Ｌレベル）は、接地レベルＶGNDである。
【００４３】
そして、コンパレータ４から出力される信号がレベルコンバータ６１の入力端に入力されると、この信号は、トランジスタＴｒ２のゲート及びインバータINVに与えられ、インバータINVで反転された信号は、トランジスタＴｒ１のゲートに与えられる。一方、レベルコンバータ回路６１Ａの出力は、トランジスタＴｒ４とトランジスタＴｒ２との接続点であるノードＮ１から得られる。
【００４４】
ここでは、レベルコンバータ回路６１Ａの出力はバッファ回路６１Ｂに与えられる。つまり、レベルコンバータ回路６１Ａの出力はバッファ回路６１Ｂを構成するトランジスタＴｒ５，Ｔｒ６のゲートに与えられ、これらのトランジスタＴｒ５，Ｔｒ６からの出力は、さらに、バッファ回路６１Ｂを構成するトランジスタＴｒ７，Ｔｒ８に与えられる。そして、トランジスタＴｒ７とトランジスタＴｒ８との接続点であるノードＮ２から、レベルコンバータ６１の出力が得られる。
【００４５】
例えば、レベルコンバータ６１に入力される信号（即ち、コンパレータ４の出力信号）がハイレベル（Ｈレベル；例えば５Ｖ）の場合、トランジスタＴｒ１がオンになり、トランジスタＴｒ４のゲートは接地レベル（Ｌレベル）になるため、トランジスタＴｒ４もオンになる。なお、トランジスタＴｒ２はオフである。このため、レベルコンバータ回路６１Ａの出力は、高電位側レベル（Ｈレベル）、即ち、ブースタ２の出力電圧ＶBT（例えば６Ｖ）となる。この出力は、バッファ回路６１Ｂを介して、レベルコンバータ６１の出力として、ノードＮ２から出力されることになる。
【００４６】
一方、レベルコンバータ６１に入力される信号（即ち、コンパレータの出力信号）がローレベル（Ｌレベル）の場合、トランジスタＴｒ２がオンになり、レベルコンバータ回路６１Ａの出力は、低電位側レベル（Ｌレベル，接地レベル）となる。この出力はバッファ回路６１Ｂを介して、レベルコンバータ６１の出力として、ノードＮ２から出力されることになる。
【００４７】
なお、レベルコンバータ６１の構成はこれに限られるものではない。
本実施形態では、コンパレータ４の反転入力端子（−入力端子）に入力される分圧電圧が、コンパレータ４の非反転入力端子（＋入力端子）に入力される基準電圧以下の場合は、コンパレータ４の比較結果として出力される信号は“Ｈ”（Ｈレベル；電源電圧）となるが、この場合、レベルコンバータ６１でブースタ２の出力レベル（抵抗Ｒ３を設けている場合にはその電圧降下分を加味した電圧レベル）にシフトされるため、ＤＣ信号はブースタ２の出力レベル（抵抗Ｒ３を設けている場合にはその電圧降下分を加味した電圧レベル）となり、ディスチャージ用トランジスタとしてのＰチャネル型トランジスタ６０はＯＦＦ状態となる。この場合、ディスチャージ回路５は作動せず、出力トランジスタ１のゲートの電荷はディスチャージされない。
【００４８】
一方、出力トランジスタ１から出力される降圧電圧（降圧出力）が高くなり、コンパレータ４の反転入力端子（−入力端子）に入力される分圧電圧が、コンパレータ４の非反転入力端子（＋入力端子）に入力される基準電圧よりも高くなった場合は、コンパレータ４の比較結果として出力される信号は“Ｌ”（Ｌレベル）となるが、この場合、レベルコンバータ６１はそのまま“Ｌ”（Ｌレベル）を出力するため、ＤＣ信号は“Ｌ”（Ｌレベル）となり、ディスチャージ用トランジスタとしてのＰチャネル型トランジスタ６０はＯＮ状態となる。これにより、ディスチャージ回路５が作動し、出力トランジスタ１のゲートの電荷（ブースタ出力）がディスチャージされることになる。
【００４９】
なお、その他の構成は、上述の第１実施形態のものと同じであるため、ここでは、説明を省略する。
次に、本実施形態にかかる降圧回路の動作について、図５を参照しながら説明する。
本実施形態にかかる降圧回路の動作は、上述の第１実施形態のものに対し、図５に示すように、ＤＣ信号が“Ｈ”（Ｈレベル；電源電圧）の場合は、ディスチャージ回路５の作動が停止され、ディスチャージが行なわれず、ＤＣ信号が“Ｌ”（Ｌレベル）の場合に、ディスチャージ回路５が作動され、ディスチャージが行なわれる点が異なる。
【００５０】
その他の動作は、上述の第１実施形態のものと同じであるため、ここでは、説明を省略する。
したがって、本実施形態にかかる降圧回路によれば、上述の第１実施形態のものと同様の効果が得られ、さらに、ディスチャージ用トランジスタをＰチャネル型トランジスタ６０にしているため、ディスチャージの時定数が電源電圧に依存しないようにすることができ、電源電圧によってディスチャージの時定数が変化してしまうのを防止することができるという利点がある。
（第３実施形態）
次に、本発明の第３実施形態にかかる降圧回路の構成について、図７を参照しながら説明する。
【００５１】
本実施形態にかかる降圧回路は、上述の第２実施形態のものに対し、ブースタ２の作動／停止を制御するＥＮ信号を“Ｈ”（Ｈレベル；電源電圧ＶDD）に固定して、常にブースタ２を作動状態としている点が異なる。つまり、本実施形態では、ＥＮ信号を入力するためのブースタ２の入力端は、コンパレータ４の出力端に接続されておらず、電源電圧ＶDDの電源線に接続されており、ＥＮ信号が常に“Ｈ”（Ｈレベル；電源電圧ＶDD）になり、ブースタ２が常に作動状態になるようにしている。
【００５２】
この場合、ブースタ２を常に作動させておき、ディスチャージの有無で、出力トランジスタ１から出力される降圧電圧（降圧出力）ＶOUTを制御することになる。
また、ブースタ２が常に作動しているため、出力トランジスタ１のゲートには、ディスチャージが行なわれている間も含めて、常に電荷が供給され続けることになる。
このように、ディスチャージが行なわれている間も含めて、常に電荷供給状態にしているのは、ディスチャージの時定数は大き過ぎても小さ過ぎても良くないが、降圧出力ＶOUTで駆動させる負荷回路７側からの電荷注入量は、負荷回路７側の動作周波数や回路規模によって変化するため、ディスチャージの時定数の設定が非常に難しいからである。
【００５３】
なお、その他の構成は、上述の第１実施形態のものと同じであるため、ここでは、説明を省略する。
次に、本実施形態にかかる降圧回路の動作について、図８を参照しながら説明する。
本実施形態にかかる降圧回路の動作は、上述の第２実施形態のものに対し、ディスチャージ期間中も、ブースタが作動状態とされるため、ブースタの出力電圧（ブースタ出力），降圧電圧（降圧出力），分圧電圧（コンパレータの−入力端子に入力される電圧）が、上下に変動している点が異なる。なお、図８では、ＥＮ信号は常に“Ｈ”（Ｈレベル；電源電圧）であるため、省略している。
【００５４】
なお、本実施形態のディスチャージ回路の能力（Ｒ３+Ｒonの抵抗値）が、上述の第２実施形態のものと同じであれば、当然のことながらディスチャージ期間は長くなる。本実施形態におけるディスチャージ期間を、上述の第２実施形態のディスチャージ期間と同じにするためには、ディスチャージ回路のディスチャージ能力を、上述の第２実施形態のディスチャージ回路の能力よりも大きくする必要がある。つまり、本実施形態のように、ディスチャージ期間にもブースタを作動させておく場合には、上述のディスチャージ回路を構成する抵抗の抵抗値やＰチャネル型トランジスタのＯＮ抵抗の抵抗値Ｒonを小さくする（即ち、Ｒ３+Ｒonを小さくする）必要がある。
【００５５】
その他の動作は、上述の第１実施形態のものと同じであるため、ここでは、説明を省略する。
したがって、本実施形態にかかる降圧回路によれば、上述の第２実施形態のものと同様の効果が得られ、さらに、ブースタ２の作動時にコンデンサ２３にチャージされる電荷注入量は、例えば外来ノイズなどの外部からの電荷注入量よりもはるかに大きいため、ディスチャージが行なわれている間も含めて常にブースタ２を作動させて電荷供給状態としておくことで、外部からの電荷注入量による影響を減らすことができ、ディスチャージの時定数の変動を抑制できるという利点がある。
【００５６】
なお、本実施形態では、上述の第２実施形態の変形例として説明しているが、同様に、上述の第１実施形態のものに適用することもできる。つまり、上述の第１実施形態のものにおいて、ブースタ２の作動／停止を制御するＥＮ信号を“Ｈ”（Ｈレベル；電源電圧ＶDD）に固定して、常にブースタ２を作動状態としても良い。つまり、ＥＮ信号を入力するためのブースタ２の入力端を、コンパレータ４の出力端に接続せず、電源電圧ＶDDの電源線に接続して、ＥＮ信号が常に“Ｈ”（Ｈレベル；電源電圧ＶDD）になり、ブースタ２が常に作動状態になるようにしても良い。
【００５７】
（付記１）
入力端から入力される電源電圧が所望の電圧に降圧されて出力端から出力されるように、制御端の電圧を制御されるＮチャネル型の出力トランジスタと、
前記出力トランジスタの制御端に接続され、前記制御端の電圧を昇圧するブースタと、
前記出力トランジスタの制御端の電荷をディスチャージするディスチャージ回路とを備えることを特徴とする、降圧回路。
【００５８】
（付記２）
前記出力トランジスタの出力端から出力される降圧電圧を分圧した分圧電圧と基準電圧とを比較するコンパレータを備え、
前記ブースタが、前記コンパレータの比較結果に基づいて前記制御端の電圧を昇圧するように構成されることを特徴とする、付記１記載の降圧回路。
【００５９】
（付記３）
前記ディスチャージ回路が、前記コンパレータの比較結果に基づいて前記出力トランジスタの制御端の電荷をディスチャージするように構成されることを特徴とする、付記１又は２記載の降圧回路。
（付記４）
前記出力トランジスタから出力される降圧電圧が所望の電圧以下の場合は、前記ブースタを作動させて前記出力トランジスタの制御端の電圧を昇圧する一方、前記出力トランジスタから出力される降圧電圧が所望の電圧よりも高くなった場合は、前記ディスチャージ回路を作動させて前記出力トランジスタの制御端の電荷をディスチャージすることを特徴とする、付記１〜３のいずれか１項に記載の降圧回路。
【００６０】
（付記５）
前記ディスチャージ回路が、抵抗と、トランジスタとを含むものとして構成されることを特徴とする、付記１〜４のいずれか１項に記載の降圧回路。
（付記６）
前記ディスチャージ回路のトランジスタが、Ｎチャネル型トランジスタであることを特徴とする、付記５記載の降圧回路。
【００６１】
（付記７）
前記ディスチャージ回路のトランジスタが、Pチャネル型トランジスタであることを特徴とする、付記５記載の降圧回路。
（付記８）
前記ディスチャージ回路が、前記Ｐチャネル型トランジスタの制御端に接続され、電源電圧レベルを前記ブースタからの出力電圧レベルに一致させるレベルコンバータを備えることを特徴とする、付記７記載の降圧回路。
【００６２】
（付記９）
前記ブースタが、前記ディスチャージ回路によるディスチャージが行なわれている間は停止されるように構成されることを特徴とする、付記１〜８のいずれか１項に記載の降圧回路。
（付記１０）
前記ブースタが、常に作動状態になっていることを特徴とする、付記１〜８のいずれか１項に記載の降圧回路。
【００６３】
（付記１１）
付記１〜１０のいずれか１項に記載の降圧回路を備えることを特徴とする、半導体集積回路。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１実施形態にかかる降圧回路の構成を示す図である。
【図２】本発明の第１実施形態にかかる降圧回路の動作を説明するためのタイムチャートである。
【図３】本発明の第１実施形態にかかる降圧回路に含まれるブースタの構成を示す図である。
【図４】本発明の第２実施形態にかかる降圧回路の構成を示す図である。
【図５】本発明の第２実施形態にかかる降圧回路の動作を説明するためのタイムチャートである。
【図６】本発明の第２実施形態にかかる降圧回路に含まれるレベルコンバータの構成を示す図である。
【図７】本発明の第３実施形態にかかる降圧回路の構成を示す図である。
【図８】本発明の第３実施形態にかかる降圧回路の動作を説明するためのタイムチャートである。
【図９】本発明の課題を説明するための図である。
【図１０】本発明の課題を説明するための図である。
【符号の説明】
【００６５】
１  出力トランジスタ（Ｎチャネル型トランジスタ）
２  ブースタ
３  分圧回路
４  コンパレータ
５  ディスチャージ回路
６  クランプ回路
７  負荷回路
８  基準電圧発生器
９  リングオシレータ
２１  ナンド回路
２２，２３  コンデンサ
２４，２５  ダイオード
３１，３２  抵抗
５１  インバータ
５２  ディスチャージ用トランジスタ（Ｎチャネル型トランジスタ）
５３  抵抗
６０  ディスチャージ用トランジスタ（Ｐチャネル型トランジスタ）
６１  レベルコンバータ
【図１】
2006031158.tif 000003
【図２】
2006031158.tif 000004
【図３】
2006031158.tif 000005
【図４】
2006031158.tif 000006
【図５】
2006031158.tif 000007
【図６】
2006031158.tif 000008
【図７】
2006031158.tif 000009
【図８】
2006031158.tif 000010
【図９】
2006031158.tif 000011
【図１０】
2006031158.tif 000012