(57)【要約】【課題】ＥＥＰＲＯＭ型メモリセルのデータ読み込み時の動作品質の信頼性を確保し、歩留まりを向上させる。【解決手段】第１のスペーサ膜１５形成前に、コントロールゲート１３をマスクとしてｎ型不純物を低濃度にイオン注入することで、低濃度のドレイン領域１４ａを形成する。次に、コントロールゲート１３の側壁に第１のスペーサ膜１５を形成する。そして、この第１のスペーサ膜１５をマスクとしてｎ型不純物を高濃度にイオン注入することで、高濃度のドレイン領域１４ｂを形成する。従来のスタックゲート型のＥＥＰＲＯＭのメモリセルに係る第１のスペーサ膜下のドレイン領域よりも不純物濃度を高く確保できるため、その抵抗値が下がり、データの読み出し動作の際に安定した飽和電流を得ることができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を介してフローティングゲートを形成する工程と、
前記半導体基板の表面に前記絶縁膜を介して前記フローティングゲートと部分的にオーバーラップした第１の不純物領域を形成する工程と、
前記フローティングゲート上にトンネル絶縁膜を形成する工程と、
前記フローティングゲート上及び前記フローティングゲートに隣接する前記半導体基板上に、前記トンネル絶縁膜を介してコントロールゲートを形成する工程と、
前記コントロールゲートをマスクとして、前記半導体基板中に不純物イオンを注入して低濃度の第２の不純物領域を形成する工程と、
前記コントロールゲートの側壁に第１のスペーサ膜を形成する工程と、
前記第１のスペーサ膜及び前記コントロールゲートをマスクとして、前記半導体基板中に不純物イオンを注入して高濃度の第３の不純物領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記フローティングゲートを形成する工程は、
前記半導体基板上に前記絶縁膜を介して半導体膜、マスク層を順次形成する工程と、
前記マスク層を加工して前記半導体膜の表面を露出する開口部を形成する工程と、
前記マスク層をエッチングマスクとして、前記半導体膜の表面を等方性エッチングする工程と、
前記マスク層の開口部の側壁に第２のスペーサ膜を形成する工程と、
前期第２のスペーサ膜をエッチングマスクとして前記半導体膜及び前記絶縁膜を順次エッチングして前記半導体基板を露出する工程と、
前記マスク層を除去した後に、前記第２のスペーサ膜をエッチングマスクとして前記半導体膜をエッチングする工程と、を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マスク層は窒化シリコン膜であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体膜はポリシリコン膜であることを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜及び前記第１のスペーサ膜は酸化シリコン膜または窒化シリコン膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、電気的にプログラム及び消去可能な読み出し専用メモリ装置（以下、ＥＥＰＲＯＭという）は、携帯電話やデジタルカメラなどの応用分野の拡大に伴い、広く普及している。
【０００３】
ＥＥＰＲＯＭは、フローティングゲート（浮遊ゲート）に所定の電荷量が蓄積されているか否かによって、２値又はそれ以上の多値のデジタルデータを記憶し、その電荷量に応じたチャネル領域の導通の変化を検知することで、デジタルデータを読み出すことができるものである。このＥＥＰＲＯＭはスプリットゲート型(Split-Gate Type)とスタックゲート型（Stacked-Gate Type）とに分類される。
【０００４】
図６は、スプリットゲート型ＥＥＰＲＯＭの１つのメモリセルの構造を示す断面図である。Ｐ型半導体基板１０１の表面に所定間隔を隔ててｎ＋型のドレイン領域１０２及びｎ＋型のソース領域１０３が形成され、それらの間にチャネル領域１０４が配置されている。このチャネル領域１０４の一部上及びソース領域１０３の一部上には、ゲート絶縁膜１０５を介してフローティングゲート１０６が形成されている。フローティングゲート１０６上には、選択酸化法によって形成された厚いシリコン酸化膜１０７が形成されている。
【０００５】
また、フローティングゲート１０６の側面及び厚いシリコン酸化膜１０７の上面の一部を被覆するようにトンネル絶縁膜１０８が形成されている。トンネル絶縁膜１０８上及びチャネル領域１０４の一部上にはコントロールゲート１０９（制御ゲート）が形成されている。
【０００６】
上述した構成のメモリセルの動作を説明すると以下の通りである。まず、デジタルデータの書き込み時には、コントロールゲート１０９とソース領域１０３に所定の電位（例えば、Ｐ型半導体基板１０１に０Ｖ、コントロールゲート１０９に２Ｖ、ソース領域１０３に１０Ｖ）を印加し、チャネル領域１０４に電流を流すことにより、ゲート絶縁膜１０５を通してフローティングゲート１０６にチャネルホットエレクトロン（Channel Hot Electron） を注入する。フローティングゲート１０６に注入されたチャネルホットエレクトロンは電荷としてフローティングゲート１０６内に保持される。
【０００７】
フローティングゲート１０６とソース領域１０３の容量結合は、コントロールゲート１０９とフローティングゲート１０６との容量結合に比して相当大きいので、ソース領域１０３に与えた電位によってフローティングゲート１０６の電位が上昇し、チャネルホットエレクトロンのフローティングゲート１０６への注入効率を向上させている。
【０００８】
一方、前記メモリセルに記憶されたデジタルデータを消去する時には、ドレイン領域１０２及びソース領域１０３を接地し、コントロールゲート１０９に所定の電位（例えば、１３Ｖ）を印加することにより、トンネル絶縁膜１０８にファウラー・ノルドハイム・トンネル電流（Fowler-Nordheim Tunneling Current）を流し、フローティングゲート１０６に蓄積された電子をコントロールゲート１０９へ引き抜く。このとき、フローティングゲート１０６の端部には尖鋭部１０６ａが形成されているため、この部分に電界集中が生じ、比較的低いコントロールゲート電位でファウラー・ノルドハイム・トンネル電流を流すことができ、効率的なデータ消去を行うことができる。
【０００９】
また、前記メモリセルに記憶されたデータを読み出す時は、コントロールゲート１０９及びドレイン領域１０２に所定の電位（例えば、２Ｖ）を印加する。すると、フローティングゲート１０６に蓄積された電子の電荷量に応じてチャネル電流が流れ、この電流を電流センスアンプで検知することによってデータの読み出しを行うことができる。
【００１０】
上述のスプリットゲート型ＥＥＰＲＯＭでは高効率のプログラミング及びデータ消去が可能である。しかしながら、製造プロセス上、コントロールゲート１０９とフローティングゲート１０６、コントロールゲート１０９と厚いシリコン酸化膜１０７との位置関係は、自己整合的ではないために、マスクずれを考慮してメモリセルの設計を行う必要があった。そのため、スプリットゲート型ＥＥＰＲＯＭのメモリセルの微細化には限界があった。
【００１１】
そこで、自己整合型のスプリットゲート型ＥＥＰＲＯＭが開発された。図７（ａ），（ｂ）は、自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルを示す断面図である。図７（ｂ）に示すように、第１のメモリセルＭＣ１，第２のメモリセルＭＣ２が共通のソース領域２０３を中心にして、左右対称に配置されている。
【００１２】
第１のメモリセルＭＣ１の構造を説明すると、以下の通りである。（第２のメモリセルＭＣ２についても全く同様である。）Ｐ型半導体基板２０１の表面に、所定間隔を隔ててｎ＋型のドレイン領域２０２及びｎ＋型のソース領域２０３が形成され、それらの間にチャネル領域２０４が形成されている。
【００１３】
ここで、ドレイン領域２０２の形成に際しては、図７（ａ）に示すように、第１のスペーサ膜２１０をマスクとしてｎ型不純物イオンを注入し、その後図７（ｂ）に示すように、オフセットができないよう熱拡散をしてドレイン領域２０２を形成している。従って、第１のスペーサ膜２１０下のドレイン領域２０２は不純物濃度が低くなる。  
【００１４】
そして、チャネル領域２０４の一部上及びソース領域２０３の一部上にゲート絶縁膜２０５を介して、フローティングゲート２０６が形成されている。このフローティングゲート２０６上には酸化シリコンから成る第２のスペーサ膜２０７が、フローティングゲート２０６に対して自己整合的に形成されている。
【００１５】
また、フローティングゲート２０６の側面及び上面の一部を被覆するようにトンネル絶縁膜２０８が形成されている。コントロールゲート２０９は第２のスペーサ膜２０７の側壁にトンネル絶縁膜２０８を介して自己整合的に形成されている。即ち、コントロールゲート２０９は、第２のスペーサ膜２０７の側壁及びチャネル領域２０４の一部上に配置されている。
【００１６】
上述の自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルについては、以下の特許文献１，２に記載されている。
【特許文献１】特許第３４８１９３４号公報
【特許文献２】特開２００３−１２４３６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、従来のスプリットゲート型のＥＥＰＲＯＭのメモリセルでは、上述のとおり熱拡散をしてドレイン領域２０２を形成しているため、微細化を進める上で、所望のドレイン領域の形成が難しくなってきた。これにより、第１のスペーサ膜２１０の下のドレイン領域２０２の抵抗値が高くなってしまうと、データの読み出し動作の際に安定した飽和電流が得られず、チャネル領域２０４の導通の変化を正確に検知することができなくなり、メモリセルの歩留まりが悪くなるという問題があった。
【課題を解決するための手段】
【００１８】
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を介してフローティングゲートを形成する工程と、前記半導体基板の表面に前記絶縁膜を介して前記フローティングゲートと部分的にオーバーラップしたソース領域を形成する工程と、前記フローティングゲート上にトンネル絶縁膜を形成する工程と、前記フローティングゲート上及び前記フローティングゲートに隣接する前記半導体基板上に前記トンネル絶縁膜を介してコントロールゲートを形成する工程と、前記コントロールゲートをマスクとして、前記半導体基板中に不純物イオンを注入して低濃度のドレイン領域を形成する工程と、前記コントロールゲートの側壁に第１のスペーサ膜を形成する工程と、前記第１のスペーサ膜及び前記コントロールゲートをマスクとして、前記半導体基板中に不純物イオンを注入して高濃度のドレイン領域を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、第１のスペーサ膜下のドレイン領域の不純物濃度を高く確保することができるため、その抵抗値が下がり、データの読み出し動作の際に安定した飽和電流を得ることができる。また、メモリセル間でドレイン領域の不純物濃度のばらつきを抑えることができるため、メモリセルの動作品質の信頼性を確保するとともに、歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００２０】
次に、本発明の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。本実施形態では、自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルに係る半導体装置の製造方法について説明する。
【００２１】
図１（ａ）に示すように、Ｐ型シリコン基板１の表面に約１０ｎｍの酸化シリコン膜（SiO2膜）から成るゲート絶縁膜２を熱酸化により形成する。これに続いて、ゲート絶縁膜２上に、ＣＶＤ法により約５０ｎｍの膜厚を有するポリシリコン膜３(Poly S ilicon film)を形成する。
【００２２】
次に、図１（ｂ）に示すように、全面に約４００ｎｍの膜厚を有する厚い窒化シリコン膜４をＣＶＤ法により形成する。次に、図１（ｃ）に示すように、後にフローティングゲートが形成される領域上の窒化シリコン膜４を選択的にエッチングして開口部４ｈを形成する。そして、この開口部４ｈが形成された窒化シリコン膜４をマスクとして、ポリシリコン膜３の表面を等方性エッチングする。これにより、ポリシリコン膜３の表面に浅い溝部３ａが形成される。この等方性エッチングにより、窒化シリコン膜４のエッジ下にはアンダーカット部が生じる。
【００２３】
その後、窒化シリコン膜４の開口部４ｈ内を含む全面にＣＶＤ法により、酸化シリコン膜を堆積し、これを異方性エッチングによりエッチバックする。このエッチバックは窒化シリコン膜４の表面が露出するまで行われる。その結果、図２（ａ）に示すように、窒化シリコン膜４の側壁に酸化シリコン膜から成る第２のスペーサ膜５を形成する。なお、第２のスペーサ膜５は窒化シリコン膜であっても良い。
【００２４】
次に、図２（ｂ）に示すように、第２のスペーサ膜５をマスクとして、ポリシリコン膜３及びゲート絶縁膜２をエッチングし、Ｐ型シリコン基板１の表面を露出する。このとき、エッチングによりポリシリコン膜３の側面が露出されるが、この露出されたポリシリコン膜３の側面はサイドキャップ膜６によって被覆される。サイドキャップ膜６は、ＣＶＤ法により酸化シリコン膜を約３０ｎｍの膜厚に全面に堆積し、この酸化シリコン膜を異方性エッチングによりエッチバックすることで形成することができる。なお、サイドキャップ膜６は窒化シリコン膜であっても良い。
【００２５】
次に、図２（ｃ）に示すように、第２のスペーサ膜５及び窒化シリコン膜４をマスクとして、ｎ型不純物、例えばヒ素イオンを加速電圧１５ＫｅＶ，注入量１×１０１５／ｃｍ２の注入条件でイオン注入することで、Ｐ型シリコン基板１の表面にｎ＋型のソース領域７を自己整合的に形成する。
【００２６】
次に、図３（ａ）に示すように、第２のスペーサ膜５及びサイドキャップ膜６で囲まれた溝内に、ソース領域７とコンタクトするソース線８を形成する。ソース線８は、ＣＶＤ法により全面にポリシリコン膜を堆積し、このポリシリコン膜をエッチバック法によりエッチバックして形成する。また、ＣＭＰ法でポリッシング形成してもよい。この時、窒化シリコン膜４はＣＭＰの終点検出膜として利用される。また、ソース線８の上面は酸化シリコン膜から成るソース線キャップ膜９によって被覆される。
【００２７】
次に、図３（ｂ）に示すように、窒化シリコン膜４をホット燐酸などの薬品を用いて除去し、第２のスペーサ膜５をマスクとして、ポリシリコン膜３及びゲート絶縁膜２を異方性エッチングし、一対のフローティングゲート１０，１０を形成する。このフローティングゲート１０，１０は第２のスペーサ膜５に対して自己整合的に形成される。このとき、一対のフローティングゲート１０，１０の一端部には先鋭部１０ａが形成される。
【００２８】
これは、前述した浅い溝部３ａの形成時の等方性エッチングにより、溝部３ａの端部が上方へカーブしているために形成される。更に、ＣＶＤ法により全面に約２０ｎｍの膜厚を有するシリコン酸化膜を堆積して、トンネル絶縁膜１１を形成する。ここで、トンネル絶縁膜１１は、フローティングゲート１０の側面及び上面の一部を被覆するように形成される。
【００２９】
次に、図３（ｃ）に示すように、ＣＶＤ法により全面に約２００ｎｍの膜厚を有するポリシリコン膜１２を堆積する。次に、図４（ａ）に示すように、ポリシリコン膜１２を異方性エッチングによりエッチバックし、コントロールゲート１３を形成する。コントロールゲート１３は第２のスペーサ膜５の側壁に自己整合的に形成される。即ち、コントロールゲート１３は、フローティングゲート１０の一部上及びチャネル領域となるＰ型シリコン基板１上にトンネル絶縁膜１１を介して形成される。
【００３０】
次に、図４（ａ）に示すように、コントロールゲート１３をマスクとして、ｎ型不純物、例えばリンイオンを加速電圧４５ＫｅＶ，注入量１×１０１３／ｃｍ２の注入条件でＰ型シリコン基板１中にイオン注入することにより、コントロールゲート１３に対して自己整合的に、低濃度の不純物層（ｎ）から成る低濃度のドレイン領域１４ａ，１４ａを形成する。そして、ソース領域７とこの低濃度のドレイン領域１４ａとの間のＰ型シリコン基板１の表面がチャネル領域となる。
【００３１】
次に、図４（ｂ）に示すように、コントロールゲート１３の下部の側壁に第１のスペーサ膜１５を形成する。この第１のスペーサ膜１５は、ＣＶＤ法により酸化シリコン膜を堆積し、酸化シリコン膜をエッチバックすることで形成することができる。なお、第１のスペーサ膜は窒化シリコン膜であっても良い。そして、第１のスペーサ膜１５をマスクとして、ｎ型不純物、例えばヒ素イオンを加速電圧６５ＫｅＶ，注入量１×１０１５／ｃｍ２の注入条件でＰ型シリコン基板１中にイオン注入することにより、高濃度の不純物層（ｎ＋）から成る高濃度のドレイン領域１４ｂ，１４ｂを形成する。
【００３２】
本実施形態によれば、第１のスペーサ膜１５形成前に一度不純物イオンを低濃度に注入して低濃度のドレイン領域１４ａを形成しているので、当該領域での不純物濃度を確保することができ、その後に形成する第１のスペーサ膜１５の幅の広狭に影響を受けることなく、データの読み出し動作の際に安定した飽和電流を得ることができる。特に、メモリセルの微細化を進める上で、従来のようなプロセスでは所望のドレイン領域の形成が難しかったが、本発明によれば、熱量や時間等の設定量が微細化に伴って少なくなってきても所望のドレイン領域を形成することができる。
【００３３】
また、上記実施形態では、自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルに係る半導体装置の製造方法に本発明を適用した例を紹介したが、自己整合型でないＥＥＰＲＯＭのメモリセルについても本発明を適用することができる。
【００３４】
図５は、自己整合型でないスプリットゲート型ＥＥＰＲＯＭのメモリセルに係る半導体装置の製造方法に本発明を適用したものを示す断面図である。図５に示すように、Ｐ型半導体基板２１の表面に所定間隔を隔てて低濃度のドレイン領域２８ａ，高濃度のドレイン領域２８ｂ及びソース領域２７が形成されそれらの間にチャネル領域４０が配置されている。このチャネル領域４０の一部上及びソース領域２７の一部上には、ゲート絶縁膜２２を介してフローティングゲート３０が形成されている。フローティングゲート３０上には、選択酸化法によって形成された厚いシリコン酸化膜２５が形成されている。
【００３５】
また、フローティングゲート３０の側面及び厚いシリコン酸化膜２５の上面の一部を被覆するようにトンネル絶縁膜２９が形成されている。トンネル絶縁膜２９上及びチャネル領域４０の一部上にはコントロールゲート３１が形成されている。そして、コントロールゲート３１の下部の側壁にはスペーサ膜３２が形成されている。
【００３６】
ここで、本実施形態では、コントロールゲート３１の下部の側壁にスペーサ膜３２を形成する前に、Ｐ型シリコン基板２１中に不純物イオンを低濃度に注入して低濃度のドレイン領域２８ａを形成しているので、当該領域での不純物濃度を確保することができ、その後に形成するスペーサ膜３２の幅の広狭に影響を受けることなく、データの読み出し動作の際に安定した飽和電流を得ることができる。
【００３７】
なお、本発明の実施形態では、Ｐ型シリコン基板から成る半導体装置の製造方法に本発明を適用する例を紹介したが、Ｎ型シリコン基板から成る半導体装置の製造方法に本発明を適用するものであっても良い。
【００３８】
また、本発明の実施形態において、ソース領域とドレイン領域という言葉は便宜的なものであって、本実施形態におけるドレイン領域をソース領域と呼び、ソース領域をドレイン領域と呼んでも良い。
【図面の簡単な説明】
【００３９】
【図１】本発明の半導体装置の製造方法を説明する断面図である。
【図２】本発明の半導体装置の製造方法を説明する断面図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】従来例に係るスプリットゲート型のＥＥＰＲＯＭのメモリセルの製造方法を説明する断面図である。
【図７】従来例に係る自己整合型のスプリットゲート型ＥＥＰＲＯＭのメモリセルの製造方法を説明する断面図である。
【符号の説明】
【００４０】
１  Ｐ型シリコン基板              ２  ゲート絶縁膜
３  ポリシリコン膜              ３ａ  溝部
４  窒化シリコン膜              ４ｈ  開口部
５  第２のスペーサ膜              ６  サイドキャップ部
７  ソース領域                    ８  ソース線
９  ソース線キャップ膜          １０  フローティングゲート
１０ａ  先鋭部                      １１  トンネル絶縁膜
１２  ポリシリコン膜              １３  コントロールゲート
１４ａ  低濃度のドレイン領域      １４ｂ  高濃度のドレイン領域
１５  第１のスペーサ膜            ２１  Ｐ型シリコン基板
２２  ゲート絶縁膜                ２５  シリコン酸化膜
２７  ソース領域                ２８ａ  低濃度のドレイン領域
２８ｂ  高濃度のドレイン領域        ２９  トンネル絶縁膜    
３０  フローティングゲート        ３１  コントロールゲート
３２  スペーサ膜                  ４０  チャネル領域
１０１  Ｐ型シリコン基板          １０２  ドレイン領域
１０３  ソース領域                １０４  チャネル領域
１０５  ゲート絶縁膜              １０６  フローティングゲート
１０７  シリコン酸化膜            １０８  トンネル絶縁膜
１０９  コントロールゲート        ２０１  Ｐ型シリコン基板
２０２  ドレイン領域              ２０３  ソース領域
２０４  チャネル領域              ２０５  ゲート絶縁膜
２０６  フローティングゲート      ２０７  第２のスペーサ膜
２０８  トンネル絶縁膜            ２０９  コントロールゲート
２１０  第１のスペーサ膜          ２１１  ソース線
【図１】
2006179736.tif 000003
【図２】
2006179736.tif 000004
【図３】
2006179736.tif 000005
【図４】
2006179736.tif 000006
【図５】
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【図６】
2006179736.tif 000008
【図７】
2006179736.tif 000009