(57)【要約】  【課題】故障検出率をあげなくとも、使用されるテストパターンでの検査に合格すれば、故障していないと判断することができる回路を設計することが可能な回路設計装置及び回路設計方法を提供する。  【解決手段】故障シミュレーション部１は、ＩＣ回路情報として入力されたＩＣに対してテストパターンにより故障シミュレーションを実施し、未検出ノード及び各ノード毎のトグル数の情報を回路設計部２に出力する。一方、回路設計部２は、回路の構造及び仕様を定義したＩＣ回路情報を用いて回路の配置・配線処理を行うとともに、故障シミュレーション部１からの情報に基づいて、未検出ノード及びトグル数が一定数以下のノードに対するビアのダブル化、配線幅拡張等の処理を追加してレイアウトデータを生成する。  【選択図】図１
2006179730.tif 000002
【特許請求の範囲】
【請求項１】
回路情報に基づいて当該回路内の素子の配置、配線等を指定するレイアウトデータを作成するレイアウト設計手段と、
回路情報とテストパターンにより当該回路の故障検出シミュレーションを行うシミュレーション手段とを備え、
前記シミュレーション手段による故障検出シミュレーション結果が前記レイアウト設計手段による設計に反映されることを特徴とする回路設計装置。
【請求項２】
請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードに対してビアを複数いれることを特徴とする回路設計装置。
【請求項３】
請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線の幅を広くすることを特徴とする回路設計装置。
【請求項４】
請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線を下層の配線層に指定することを特徴とする回路設計装置。
【請求項５】
請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線を最上層の配線層に指定することを特徴とする回路設計装置。
【請求項６】
請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線は最上層の配線層をさけることを特徴とする回路設計装置。
【請求項７】
請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線を二つ以上の異なる配線層に配線することを特徴とする回路設計装置。
【請求項８】
請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線を複数にすることを特徴とする回路設計装置。
【請求項９】
請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線をチップレイアウトの周辺部に配置しないことを特徴とする回路設計装置。
【請求項１０】
請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線をチップ上の発熱部位から遠ざけることを特徴とする回路設計装置。
【請求項１１】
請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードにある配線をＧＮＤ配線、ＶＣＣ配線あるいは低インピーダンスのいずれかでガードすることを特徴とする回路設計装置。
【請求項１２】
請求項１に記載された回路設計装置において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線の間隔を過去に発生したダストの大きさを考慮した配線間隔とすることを特徴とする回路設計装置。
【請求項１３】
回路情報に基づいて当該回路内の素子の配置、配線等を指定するレイアウトデータを作成する回路設計方法であって、以下のステップを含む：
回路情報とテストパターンにより当該回路の故障検出シミュレーションを行うステップ；及び
故障検出シミュレーション結果をレイアウト作成に反映するステップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路情報に基づいて当該回路内の素子の配置、配線等を指定するレイアウトデータを作成する回路設計装置及び回路設計方法に関する。
【背景技術】
【０００２】
集積回路（以下、ＩＣという）の製造工程では、製造されたＩＣについて断線、ショート等の製造上の不良を検出するためにＩＣテスタによってファンクションテストを行っている。このファンクションテストは、ＩＣを実際に動作させ、予め期待される出力とＩＣの出力を比較し、一致していればＩＣは良品とみなし、一致していなければ不良品として製品の選別を行うものである。
【０００３】
このときテスタでＩＣをどのように動作させるか、またそのとき期待されるＩＣの出力値（期待値）等を含んだ信号パターンをテストパターンと呼んでいるが、ファンクションテストは使用するパターンによりＩＣの不良発見率（故障検出率）が異なり、ファンクションテストを行うテストパターンの故障検出率は高ければ高いほど良い。
なお、上記の故障検出率の「故障」とは、図１０に示すように、内部セルの入出力端子が‘０’あるいは‘１’に固定された状態をいい、「故障検出率」とは、ＩＣ内のこのような故障全ての中で、ファンクションテスト等で検出が可能である箇所の個数を率で表したものを指す。
【０００４】
故障シミュレーションは、上記のテストパターンの故障検出率を調べるためのものであり、回路内の一つの信号（ノード）が論理値“１”に固定されてしまった場合を仮定し（１縮退故障）、故障を仮定した回路に対してシミュレーションを行って期待値比較を行い、シミュレーションの結果が期待値と異なれば仮定した故障はそのパターンによって発見できることになる。一般に仮定される故障は、上記のように、信号が論理値“１”に固定される１縮退故障と論理値“０”に固定される０縮退故障との二つが仮定され、故障シミュレーションは回路内の全てのノードに対し、１、０の縮退故障についてシミュレーションを行わなければならないため、回路規模が大きくなるほどシミュレーション時間が膨大となる。また、回路規模が大きくなるに従い、高い検出率を得るためにパターンは膨大になり、さらに故障検出率を上げるためにはパターンを追加して行くという方法が取られている。
【０００５】
また、上記の故障検出率を効率的に高めるため、テスト回路挿入方法、スキャンテスト方法、ＩＤＤＱテスト方法等の手法も採用されている。
テスト回路挿入方法は、故障検出率向上のためにＩＣテスト用のテスト回路を回路内に組み込んで検出率向上を図るものであり、例えば、データバスや同期回路の同期用ラッチ等にセレクタ機能やシフトレジスタ機能を持たせ外部からのテスト用信号により指定した部分の信号を直接外部に出力し、内部信号が観察できるようにすることによって回路の故障検出率を向上させるものであり、スキャンテスト方法は、専用ツールにより上記のようにテスト回路を挿入したり、配線を切り替えるものである。
【０００６】
さらに、ＩＤＤＱテスト方法は、ファンクションテストと同様に、検査対象のＩＣの入力側端子にテストパターンを印加し、ＩＣの電源端子に流れる電源電流をチェックして、規定値を超えるような異常電流が流れていないかどうかをチェックするものである。
一般に、ＩＣは論理回路等の内部回路の状態遷移や、ノードの状態遷移時にのみ大きな電流が流れ、静止時には殆ど電流が流れないという性質を有しているので、このＩＤＤＱテストは、ＩＣのこのような性質を利用して不良を検出するものである。
【０００７】
また、上記のテストパターンの検査方法の他の方法としてトグルチェック方法があり、このトグルチェックは、検査対象となるテストパターンにより故障検出対象である論理回路をシミュレーションしていくとき、論理回路内部の各ノードの論理状態の変化を検出し、各ノード毎に論理状態の変化の回数、すなわちトグル数をカウントとしていくものであり、検査結果として得られる各ノードのトグル数により、検査対象となるテストパターンの故障検出能力の評価を行うことができる。
【０００８】
一方、ＩＣの故障モードとしては、縮退故障、配線用ビア欠損によるオープン、配線断線によるオープン、異物による配線間ショート等があり、このような故障を少なくするために様々な手法が用いられているが、例えば、配線用ビア欠損を防止するためには、ビアを複数集合して形成することが行われている（例えば、特許文献１参照。）。
【特許文献１】特開平９−２９８３６５号公報
【０００９】
すなわち、図１１に示すように、多層プリント配線板においては、絶縁層ｈにより絶縁された１層のアルミ配線層ａと２層のアルミ配線層ｂとの間をビアｃを介して接続することにより多層接続構造を実現しており、層間絶縁層ｈにビアを形成するに際して、複数のビアを集合して形成することにより、複数のビアのいずれかに接続不良が発生した場合においても、１層のアルミ配線層ａと２層のアルミ配線層ｂとの接続信頼性を確実にすることが行われている。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
故障検出率は高ければ高いほど望ましく、上記のように、故障検出率を高めるため種々の方法が採用されているが、テスト回路挿入方法は、テスト回路のテストが必要になり、手間がかかるとともに、この方法であるレベルまでは達成できるが、故障検出率を１００％にすることは困難である。
また、スキャンテスト方法は専用ツールがあるので、簡単だが、テスト回路挿入が必要であることは同じであり、同様に、テスト回路のテストが必要になる。
【００１１】
さらに、ＩＤＤＱテスト方法は、上記の２つの方法と比べると、テスト回路が不必要で確実性はあるが、ファンクションテストの場合、テスト速度は数十ＭＨｚであるのに対し、ＩＤＤＱテストの場合、各テストステップ毎に電源電流が安定するまでの待ち時間を必要とするため、数十ＫＨＺと遅くなる。その結果、ＩＤＤＱテストにおいてテストステップ毎に必要な時間が高々数μ秒〜数百μ秒に過ぎないとしても、回路規模の増大とともにテストステップ数も非常に大きくなるので、それに応じて待ち時間の合計も飛躍的に増大し、測定時間がかかり、テストコストが跳ね上がるため、全ての故障検出にＩＤＤＱを採用することは困難である。
このように、いずれの方法にしてもＩＣ内部の故障をテストで１００％検出するのは容易ではなく、回路規模が非常に大きくなっている昨今ではより困難になってきている。
【００１２】
また、故障の発生を少なくするために、上記のように、多層プリント配線板の層間絶縁層にビアを形成するに際して、複数のビアを集合して形成することにより、故障発生を少なくすることが提案されているが、全てのビアを複数の集合体にするには、製造工程が複雑になるとともに、ＩＣの製造コストが上昇するという問題が生じる。
【００１３】
本発明は、上記の問題に鑑みてなされたもので、故障検出率をあげなくとも、使用されるテストパターンでの検査に合格すれば、故障していないと判断することができる回路を設計することが可能な回路設計装置及び回路設計方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述の目的を達成するため、本発明に係る回路設計装置（１）は、
回路情報に基づいて当該回路内の素子の配置、配線等を指定するレイアウトデータを作成するレイアウト設計手段と、
回路情報とテストパターンにより当該回路の故障検出シミュレーションを行うシミュレーション手段とを備え、
前記シミュレーション手段による故障検出シミュレーション結果が前記レイアウト設計手段による設計に反映されることを特徴とする。
【００１５】
また、本発明に係る回路設計装置（２）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードに対してビアを複数いれることを特徴とし、
本発明に係る回路設計装置（３）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線の幅を広くすることを特徴とする。
【００１６】
さらに、本発明に係る回路設計装置（４）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線を下層の配線層に指定することを特徴とし、
本発明に係る回路設計装置（５）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線を最上層の配線層に指定することを特徴とする。
【００１７】
また、本発明に係る回路設計装置（６）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線は最上層の配線層をさけることを特徴とし、
本発明に係る回路設計装置（７）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線を二つ以上の異なる配線層に配線することを特徴とする。
【００１８】
さらに、本発明に係る回路設計装置（８）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線を複数にすることを特徴とし、
本発明に係る回路設計装置（９）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線をチップレイアウトの周辺部に配置しないことを特徴とする。
【００１９】
また、本発明に係る回路設計装置（１０）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線をチップ上の発熱部位から遠ざけることを特徴とし、
本発明に係る回路設計装置（１１）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードにある配線をＧＮＤ配線、ＶＣＣ配線あるいは低インピーダンスのいずれかでガードすることを特徴とする。
【００２０】
さらに、本発明に係る回路設計装置（１２）は、回路設計装置（１）において、
前記レイアウト設計手段が前記シミュレーション手段により検出された未検出ノードまたはトグル数が一定数以下のノードにある配線の間隔を過去に発生したダストの大きさを考慮した配線間隔とすることを特徴とする。
【００２１】
また、本発明に係る回路設計方法（１）は、
回路情報に基づいて当該回路内の素子の配置、配線等を指定するレイアウトデータを作成する回路設計方法であって、以下のステップを含む：
回路情報とテストパターンにより当該回路の故障検出シミュレーションを行うステップ；及び
故障検出シミュレーション結果をレイアウト作成に反映するステップ。
【発明の効果】
【００２２】
本発明に係る回路設計装置（１）、回路設計方法（１）によれば、テストパターンで故障シミュレーションを行った結果に基づいて、レイアウト設計手段により未検出ノード及びトグル数が一定数以下のノードに対してビアのダブル化、配線幅拡張等の処理が行われるので、未検出ノード及びトグル数が一定数以下のノードでの故障発生確率を低下させることができ、故障検出率の低いテストパターンでファンクションテストを行っても、そのファンクションテストで合格すれば、ほぼ故障のないＩＣと判断することができる。
【００２３】
また、本発明に係る回路設計装置（２）によれば、未検出ノード及びトグル数が一定数以下のノードにあるビアが複数設けられるので、複数のビアのいずれかに接続不良が発生した場合においても、配線板全体として配線の接続信頼性を確実にすることができる。
さらに、本発明に係る回路設計装置（３）によれば、未検出ノードまたはトグル数が一定数以下のノードにある配線の幅が広くなるので、断線が少なくなり、故障の発生を防止することができる。
【００２４】
また、平坦化プロセスを使用していない場合、下層の配線層の方が平坦性が高くなるので、本発明に係る回路設計装置（４）のように、未検出ノードまたはトグル数が一定数以下のノードにある配線を下層の配線層に指定すれば、配線の段差を小さくでき、断線が少なくなるので、故障の発生を防止することができる。
【００２５】
さらに、本発明に係る回路設計装置（５）によれば、未検出ノードまたはトグル数が一定数以下のノードにある配線が最上層の配線層に指定されるので、故障解析の際に解析が容易となり、製造工程にフィードバックしやすくなる。
また、製造工程でのゴミ、キズの影響を受けやすい場合、本発明に係る回路設計装置（６）のように、未検出ノードまたはトグル数が一定数以下のノードにある配線は最上層の配線層を避ければ、製造工程でのゴミ、キズの影響を受けないようにすることができる。
【００２６】
さらに、本発明に係る回路設計装置（７）によれば、未検出ノードまたはトグル数が一定数以下のノードにある配線が二つ以上の異なる配線層に配線されるので、いずれかの配線に断線が生じても他の配線により導通を維持することができ、故障の発生を少なくすることができる。
また、本発明に係る回路設計装置（８）によれば、未検出ノードまたはトグル数が一定数以下のノードにある配線が複数にされるので、上記と同様に、いずれかの配線に断線が生じても他の配線により導通を維持することができるので、故障の発生を少なくすることができる。
【００２７】
さらに、チップの周辺部は応力が大きく、断線が発生しやすいが、本発明に係る回路設計装置（９）のように、未検出ノードまたはトグル数が一定数以下のノードにある配線がチップレイアウトの周辺部に配置されないように設計すれば、断線を少なくし、故障の発生を防止することができる。
また、高発熱部位、すなわち、大電流を流すような設計となっている部位は熱による応力が大きく、断線が発生しやすいが、本発明に係る回路設計装置（１０）のように、未検出ノードまたはトグル数が一定数以下のノードにある配線を発熱部位から遠ざける設計とすれば、断線を少なくし、故障の発生を防止することができる。
【００２８】
さらに、本発明に係る回路設計装置（１１）によれば、未検出ノードにある配線がＧＮＤ配線、ＶＣＣ配線あるいは低インピーダンスのいずれかでガードされ、ＩＤＤＱ試験が可能となるので、ゴミで配線ショートした場合でもＩＤＤＱ試験により容易に検出することができる。
また、本発明に係る回路設計装置（１２）によれば、未検出ノードまたはトグル数が一定数以下のノードにある配線の間隔が製造工程で過去に発生したダストの大きさよりも広く設計されるので、ダストによる配線間のショートが少なくなり、故障の発生を防止することができる。
【実施例】
【００２９】
以下、本発明の回路設計装置の実施例について、図面を用いて説明する。
図１は本発明の回路設計装置の実施例を示すブロック図であり、図に示すように、この回路設計装置は、ＩＣ回路情報とテストパターンが入力される故障シミュレーション部１と、ＩＣ回路情報と故障シミュレーション部１からの未検出ノード、各ノード毎のトグル数の情報が入力される、レイアウトツールとしての回路設計部２により構成されている。
【００３０】
故障シミュレーション部１はＩＣを構成する素子等の接続状態の情報（以下、ＩＣ回路情報という）と、ＩＣに対する入出力動作確認用のテストパターンとが入力され、全パターンで故障シミュレーションを行った後、検出することができなかった未検出ノードの情報を出力するとともに、各ノード毎のトグル数、すなわち、テストパターンを入力したときの、各ノード毎のハイ・ローの変化回数、つまり、動作回数を情報として回路設計部２に出力する。
また、回路設計部２は、回路の構造及び仕様を定義したＩＣ回路情報を用いて回路の配置・配線処理を行ってレイアウトデータを生成するものである。
【００３１】
次に、図１の回路設計装置の動作を図２のフローチャートにより説明する。
まず、故障シミュレーション部１にＩＣ回路情報が入力される（ステップ１０１）。次に、テストパターンが故障シミュレーション部１に入力され、故障シミュレーション部１が故障シミュレーションを実施する（ステップ１０２）。
【００３２】
すなわち、故障シミュレーション部１は、テストパターンの１ステップ実行のシミュレーションによりＩＣ回路内部の各ノードの論理状態の変化の検出を行い、論理状態の変化が検出されたノードについて、この変化の回数をカウントして、それぞれのノードの総トグル数とするとともに、論理状態の変化が検出されたノードに関して、この論理状態の変化が論理回路の出力端子で観測可能か否かの判定を行う。
そして、１ステップずつ行われた一つのテストパターンの実行が全て終了すると、次のテストパターンの実行が行われ、全てのテストパターンの実行が終了すると、故障シミュレーション部１は、未検出ノード及び各ノード毎のトグル数の情報を回路設計部２に出力する（ステップ１０３）。
【００３３】
次に、回路設計部２は、回路の構造及び仕様を定義したＩＣ回路情報を用いて回路の配置・配線処理を行うとともに、故障シミュレーション部１からの未検出ノード及び各ノード毎のトグル数の情報により、未検出ノード及びトグル数が一定数以下のノードに対するビアのダブル化、配線幅拡張等の処理を追加してレイアウトデータを生成した（ステップ１０４）後、レイアウトデータを出力する（ステップ１０５）。
【００３４】
以上のように、テストパターンで故障シミュレーションを行った結果に基づいて、未検出ノード及びトグル数が一定数以下のノードに対してビアのダブル化、配線幅拡張等の処理が行われるので、未検出ノード及びトグル数が一定数以下のノードでの故障発生確率を低下させることができ、製造されたＩＣに対して故障シミュレーションで使用したテストパターンでファンクションテストを行った場合に、そのＩＣが合格すれば、ほぼ故障がないＩＣと判断することができる。
【００３５】
次に、未検出ノードまたはトグル数が一定数以下のノードに対するビアのダブル化、配線幅拡張等の追加設計の具体例について説明する。
図３は未検出ノードまたはトグル数が一定数以下のノードにあるビアを複数個にした回路の断面を示す図であり、１層アルミ配線ａと２層アルミ配線ｂとの間に設けられるビアｃを複数個としたものであり、このようにビアを複数設けることにより、複数のビアのいずれかに接続不良が発生した場合においても、配線板全体として１層アルミ配線ａと２層アルミ配線ｂとの接続を維持することができるので、故障の発生を少なくすることができる。
【００３６】
また、図４は未検出ノードまたはトグル数が一定数以下のノードにある配線の幅を広くした回路の上面図であり、未検出ノードまたはトグル数が一定数以下のノードにあるアルミ配線ｅを他のアルミ配線ｆ、ｇよりも幅を広くしたものであり、このように配線の幅を広くすることにより断線が少なくなるので、故障の発生を防止することができる。
【００３７】
さらに、未検出ノードまたはトグル数が一定数以下のノードにある配線を下層の配線層に指定することもでき、このように、未検出ノードまたはトグル数が一定数以下のノードにある配線を下層の配線層に指定すれば、平坦化プロセスを使用していない場合、下層の配線層の方が平坦性が高く、配線の段差を小さくできるので、断線が少なくなり、故障の発生を少なくすることができる。
【００３８】
また、未検出ノードまたはトグル数が一定数以下のノードにある配線を最上層の配線層に指定することもでき、このように、未検出ノードまたはトグル数が一定数以下のノードにある配線を最上層の配線層に指定すれば、故障解析の際に解析が容易となるので、製造工程にフィードバックしやすくなる。
【００３９】
一方、ＩＣの製造工程でゴミ、キズの影響を受ける可能性がある場合には、未検出ノードまたはトグル数が一定数以下のノードにある配線は最上層の配線層を避けるように設計することもできる。このように、未検出ノードまたはトグル数が一定数以下のノードにある配線は最上層の配線層を避ければ、製造工程でのゴミ、キズの影響を受けないようにすることができる。
【００４０】
また、図５は未検出ノードまたはトグル数が一定数以下のノードにある配線を二つ以上の異なる配線層に配線した回路の断面図であり、未検出ノードまたはトグル数が一定数以下のノードにある配線を１層アルミ配線ａと２層アルミ配線ｂとの２層に配線したものであり、素子３と１層アルミ配線ａ、２層アルミ配線ｂとの間はそれぞれビアｃにより接続されている。このように配線を二つ以上の異なる配線層に配線することにより、いずれかの配線に断線が生じても他の配線により導通を維持することができるので、故障の発生を少なくすることができる。
【００４１】
さらに、図６は未検出ノードまたはトグル数が一定数以下のノードにある配線を複数にした回路の上面図であり、未検出ノードまたはトグル数が一定数以下のノードにあるアルミ配線をアルミ配線ｅ、ｆの二つにしそれぞれをビアで素子に接続したものである。このように未検出ノードまたはトグル数が一定数以下のノードにある配線を複数にすることにより、上記と同様に、いずれかの配線に断線が生じても他の配線により導通を維持することができるので、故障の発生を少なくすることができる。
【００４２】
また、図７に示すように、チップの周辺部ｐ〜ｓは応力が大きく、断線が発生しやすいので、未検出ノードまたはトグル数が一定数以下のノードにある配線をチップレイアウトの周辺部に配置しないように設計することにより、断線を少なくし、故障の発生を防止することができる。
さらに、図８に示す高発熱部ｔ、すなわち、大電流を流すような設計となっている部位は熱による応力が大きく、断線が発生しやすいので、未検出ノードまたはトグル数が一定数以下のノードにある配線を発熱部位から遠ざける設計とすることにより、断線を少なくし、故障の発生を防止することができる。
【００４３】
さらに、未検出ノードにある配線をＧＮＤ配線でガードするように設計することもでき、図９の回路上面図に示すように、未検出ノードにあるアルミ配線ｅをＧＮＤのアルミ配線ｆ、ｇでガードする。このように未検出ノードにある配線をＧＮＤ配線でガードすることにより、ＩＤＤＱ試験が可能となるので、ゴミで配線ショートした場合でもＩＤＤＱ試験により容易に検出することができる。
また、同様に未検出ノードにある配線をＶＣＣ配線または未検出ノードに対して低インピーダンスでガードするように設計すれば、同様に、ＩＤＤＱ試験が可能となる。
【００４４】
さらに、未検出ノードまたはトグル数が一定数以下のノードにある配線の間隔を製造工程で過去に発生したダストの大きさを考慮した配線間隔に広げるように設計することもできる。このように、未検出ノードまたはトグル数が一定数以下のノードにある配線の間隔を製造工程で過去に発生したダストの大きさよりも広くすることにより、ダストによる配線間のショートが少なくなるので、故障の発生を防止することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の回路設計装置の実施例を示すブロック図である。
【図２】図１の回路設計装置の動作を示すフローチャートである。
【図３】ビアを複数個にした回路の一例を示す断面図である。
【図４】配線幅を広くした回路の一例を示す上面図である。
【図５】配線を二つ以上の異なる配線層に配線した回路の一例を示す断面図である。
【図６】配線を複数にした回路の一例を示す上面図である。
【図７】チップの周辺部の応力が大きい部位を説明するための図である。
【図８】チップの高発熱部位を説明するための図である。
【図９】未検出ノードにある配線をＧＮＤ配線でガードした回路の一例を示す上面図である。
【図１０】内部セルの故障状態を示す図である。
【図１１】従来のビアを形成した多層プリント配線板の一例を示す図である。
【符号の説明】
【００４６】
１  故障シミュレーション部
２  回路設計部
３  素子
ａ、ｂ、ｅ、ｆ、ｇ  アルミ配線
ｃ  ビア
ｐ、ｑ、ｒ、ｓ  高応力部
ｔ  高発熱部
【図１】
2006179730.tif 000003
【図２】
2006179730.tif 000004
【図３】
2006179730.tif 000005
【図４】
2006179730.tif 000006
【図５】
2006179730.tif 000007
【図６】
2006179730.tif 000008
【図７】
2006179730.tif 000009
【図８】
2006179730.tif 000010
【図９】
2006179730.tif 000011
【図１０】
2006179730.tif 000012
【図１１】
2006179730.tif 000013