(57)【要約】      （修正有）【課題】効率よくデータの送受信が可能であり、また、接続されるメモリが同期式のＤＲＡＭの場合、セルフリフレッシュを効率よく行い、低電力化を図る。【解決手段】複数のメモリアクセス要求元５０〜５ｎを調停する回路３０が出力するコマンドを少なくとも１組蓄えることができる第１のバッファ（コマンドキュー）１３と、該第１のバッファが出力するコマンドを蓄えることができる第２のバッファ（コマンドバッファ）１１と、該第２のバッファに基づきメモリとのデータ送受信を制御する第１の制御回路（ステートマシン）１２と、該第１の制御回路と前記第１および第２のバッファの内容に基づき該第１のバッファが該第２のバッファを制御する第２の制御回路（コマンド監視回路）１４とを備える。第２の制御回路１４は、第１と第２のバッファに蓄えられているコマンド（アドレス）を比較して一方を選択する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリアクセス要求元からの要求を調停する回路が出力するコマンドを受け取り、少なくとも１組を蓄えることが可能な第１のバッファと、
該第１のバッファが出力するコマンドを蓄えることが可能な第２のバッファと、
該第２のバッファに基づいてメモリとの間でデータ送受信を制御する第１の制御回路と、
該第１の制御回路と第１および第２のバッファの内容に基づいて該第１のバッファが第２のバッファを制御する第２の制御回路と
を備えたことを特徴とするメモリ制御装置。
【請求項２】
請求項１に記載のメモリ制御装置において、
前記第２の制御回路は、第１の制御回路の複数のステータス信号を受け取り、複数のステータス信号のうちの１つを選択し、選択されたステータス信号に基づいて、第１のバッファに蓄えられているコマンドを第２のバッファに転送することを特徴とするメモリ制御装置。
【請求項３】
請求項２に記載のメモリ制御装置において、
前記第２の制御回路は、第１の制御回路の複数のステータス信号から１つのステータス信号を選択する手段として、第１のバッファと第２のバッファに蓄えられているコマンドを比較することを特徴とするメモリ制御装置。
【請求項４】
請求項３に記載のメモリ制御装置において、
前記第２の制御回路が比較する第１と第２のバッファに蓄えられているコマンドは、少なくともアドレスに係わるものであることを特徴とするメモリ制御装置。
【請求項５】
請求項３に記載のメモリ制御装置において、
前記第２の制御回路が比較する第１と第２のバッファに蓄えられているコマンドは、少なくともリードまたはライトを区別するコマンドに係わるものであることを特徴とするメモリ制御装置。
【請求項６】
請求項３に記載のメモリ制御装置において、
前記第１のバッファは、複数のコマンドを蓄えていおり、前記第２の制御回路は、該第１のバッファに蓄えられている複数のコマンドと第２のバッファに蓄えられているコマンドを比較することを特徴とするメモリ制御装置。
【請求項７】
請求項１に記載のメモリ制御装置において、
前記第２のバッファに蓄えるコマンドは、第３の制御回路が出力するコマンドと第１のバッファが出力するコマンドを調停する第２の調停回路により選択されたものであることを特徴とするメモリ制御装置。
【請求項８】
請求項７に記載のメモリ制御装置において、
前記第２の制御回路は、第２の調停回路が選択するコマンドが第１のバッファである場合、第１の制御回路から複数のステータス信号を受け取り、複数のステータス信号のうちの１つを選択し、選択したステータス信号に基づき該第１のバッファの出力するコマンドを第２のバッファに転送することを特徴とするメモリ制御装置。
【請求項９】
請求項７に記載のメモリ制御装置において、
前記第３の制御回路は、複数備えられたそれぞれが異なるコマンドを出力することを特徴とするメモリ制御装置。
【請求項１０】
請求項１に記載のメモリ制御装置において、
前記第１の制御回路が制御するメモリは、ＳＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭなどの同期式メモリであることを特徴とするメモリ制御装置。
【請求項１１】
請求項７に記載のメモリ制御装置において、
前記第１の制御回路が制御するメモリは、ＳＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭなどの同期式メモリであり、前記第３の制御回路はメモリのリフレッシュを制御するコマンドを出力することを特徴とするメモリ制御装置。
【請求項１２】
請求項１１に記載のメモリ制御装置において、
前記第１の制御回路は、最初の第２のバッファに蓄えられたコマンドがメモリのリフレッシュを制御するコマンドであり、２回目も第２のバッファに蓄えられたコマンドがリフレッシュを制御するコマンドである場合、メモリをセルフリフレッシュモードに移行させる制御を行うことが可能であることを特徴とするメモリ制御装置。
【請求項１３】
請求項１２に記載のメモリ制御装置において、
前記第１の制御回路は、メモリをセルフリフレッシュモードに移行させた後、第２のバッファに第１のバッファから出力されたコマンドが蓄えられた場合に、メモリをセルフリフレッシュモードから解除する制御を実施した上で、該第２のバッファに蓄えられたコマンドに従った制御を行うことを特徴とするメモリ制御装置。
【請求項１４】
請求項１２に記載のメモリ制御装置において、
前記第１の制御回路は、ＣＰＵなどが設定するレジスタの値によりメモリをセルフリフレッシュモードに移行するか否かが制御されることを特徴とするメモリ制御装置。
【請求項１５】
請求項１３に記載のメモリ制御装置において、
前記第１の制御回路によりメモリがセルフリフレッシュモードに制御されている最中に、第２のバッファにリフレッシュを制御するコマンドが蓄えられた場合、第２の制御回路はメモリにセルフリフレッシュモードから解除する制御を行うことを特徴とするメモリ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、効率よくデータの送受信が可能であり、かつ同期式のＤＲＡＭの場合に、リフレッシュおよびセルフリフレッシュを効率よく行うことが可能なメモリ制御装置に関するものである。
【背景技術】
【０００２】
従来より、ＳＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭ等の大容量のメモリを制御する場合、バンクアクティブコマンドを発行した後、リードまたはライトのコマンドを発行し、最後にプリチャージを実施する。このサイクルを複数連続（図１１（ａ）では、４個のメモリアクセス要求(1)〜(4))で行う場合、サイクル間にデータの送受信を実施しないデッドサイクルが存在する。デッドサイクルはバンクアクティブコマンドを発行する期間や、プリチャージ終了を待つまでの期間、データをドライブするメモリを切り替える期間が主な要因である。
【０００３】
このデッドサイクルの割合が大きいと、メモリとの実質転送期間が少なくなり、パフォーマンスの低下を招くことになる。それを防ぐためには、図１１（ｂ）に示すように、一度に大量のデータを送受信する方法がある。すなわち、ここではバンクアクティブからプリチャージまで一連のサイクルに１０２４バイトのアクセスを行っている。
【０００４】
メモリ制御装置において、各データ処理装置とメモリ装置との間のデータ転送を効率的に制御する方法または装置としては、例えば、特開２００４−４６３７１号公報に記載の『メモリ制御装置及びメモリアクセス制御方法』がある。これは、メモリ装置に対するデータ転送要求を各データ処理装置から受け付け、これらのデータ転送要求を１以上の所定量データのデータ転送要求に分割する分割手段と、分割された所定量データのデータ転送要求単位で、各データ処理装置から受け付けたデータ転送要求を調停し、各データ転送要求の実行順序を決定する実行順序決定手段と、決定された実行順序で、所定量データのデータ転送要求に従ったメモリ装置とデータ処理装置との間のデータ転送制御を行う制御手段とを備えている。調停手段は、複数のデータ処理装置からアクセスされるＳＤＲＡＭの調停を行い、かつ各データ処理装置から受け付けたＳＤＲＡＭに対する任意量のデータ転送要求であるアクセスリクエストジョブを、１６ワードのデータ転送要求のジョブに分割し、分割したジョブ単位で各クライアントに対する調停を行っている。
【０００５】
また、特開２００４−９４８１９号公報に記載の『メモリアクセスアービタ、メモリ制御装置』がある。これは、セルフリフレッシュ解除後の所定クロック間リードアクセス不可であるＤＤＲ−ＳＤＲＡＭで構成されたメモリシステムに対し、セルフリフレッシュ解除後の所定クロック間においても、複数のＣＰＵから要求されるメモリアクセスに対して、優先順位に係わらず、ライト要求については応答することにより、メモリアクセスの処理を向上できるものである。ＤＲＡＭ自体の内部回路がリフレッシュ動作を行う機能をセルフリフレッシュと呼ぶが、ＤＤＲ−ＳＤＲＡＭでは、セルフリフレッシュの解除後、所定クロックの間リードは不可である性質のメモリである。このために、内部にバッファを備えて、セルフリフレッシュ解除動作中にリード要求およびライト要求を受けた場合に、ライト要求におけるアドレスとデータを上記バッファに格納しておき、ライト要求のみ直ちに応答するとともに、格納したデータをリード要求への応答用に蓄積しておく。
【０００６】
【特許文献１】特開２００４−４６３７１号公報
【特許文献２】特開２００４−９４８１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記従来の方法には、下記のようないくつかの弊害が生じる。
１）大量のデータを送受信するには、メモリアクセス要求元（いわゆるＤＭＡコントローラなど）５０〜５ｍが装備するデータバッファ４０〜４ｎを少なくとも送受信するデータの量と同等のサイズを持つ必要がある（図１２参照）。従って、ＬＳＩに搭載する場合、メモリアクセス要求元５０〜５ｍの個数が多い程、チップの面積が増大し、コストアップを招く。
【０００８】
２）大量のデータを送受信している間は、次のメモリアクセス要求元のデータ送受信要求は長時間待たされることになる。従って、調停回路で優先度をつけても優先度の高いメモリアクセス要求元の前に、大量のデータが送受信されていると、その要求元にとっては待ち時間がパフォーマンスの低下にも繋がってしまう。パフォーマンスの低下を防ぐための大量のデータ送受信が、ある特定のメモリアクセス要求元にとっては逆の弊害を生じさせることになる（図１１（ｂ）参照）。
【０００９】
（目的）
そこで、本発明の目的は、上記弊害を解消し、効率よくデータの送受信が可能であり、また、接続されるメモリが、ＳＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭなどの同期式のＤＲＡＭの場合、リフレッシュに加えて、クロックイネーブル信号によるセルフリフレッシュ等の低消費電力モードを有し、リフレッシュおよびセルフリフレッシュを効率よく行うことが可能なメモリ制御装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明のメモリ制御装置は、複数のメモリアクセス要求元を調停する回路が出力するコマンドを少なくとも１組蓄えることができる第１のバッファと、該第１のバッファが出力するコマンドを蓄えることができる第２のバッファと、該第２のバッファに基づきメモリとのデータ送受信を制御する第１の制御回路と、該第１の制御回路と前記第１および第２のバッファの内容に基づき該第１のバッファが該第２のバッファを制御する第２の制御回路とを備えることを特徴としている。
【００１１】
また、第２の制御回路は、第１の制御回路からの複数のステータス信号を受け取り、複数のステータス信号のうちの１つを選択し、選択されたステータス信号に基づき第１のバッファに蓄えられているコマンドを第２のバッファに転送することを特徴としている。
【００１２】
また、第２の制御回路は、第１の制御回路の複数のステータス信号から１つのステータス信号を選択する手段として、第１のバッファと第２のバッファに蓄積えられているコマンドを比較することを特徴としている。
【発明の効果】
【００１３】
本発明によれば、効率よくデータの送受信が可能であり、また、接続されるメモリが、ＳＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭなどの同期式のＤＲＡＭの場合、リフレッシュに加えて、クロックイネーブル信号によるセルフリフレッシュ等の低消費電力モードを有し、リフレッシュおよびセルフリフレッシュを効率よく行うことが可能となる。
【００１４】
従来構成に比較してメモリアクセス要求元が持つデータバッファのサイズを減らすことができる。メモリアクセス要求成は、少ない転送単位のバッファだけ持っていれば、図１１（ｅ）に示すように、結果的にはメモリバス上の一度に転送できるデータのサイズを大きくすることが可能なため、ＡＳＩＣのゲートサイズを減らすことにつながる。
【００１５】
また、セルフリフレッシュの自動制御ができることにより、システム側がセルフリフレッシュの制御を行わなくても良くなる。セルフリフレッシュの自動制御ができることにより、メモリの低消費電力化が最適に制御されることになる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例を図面により詳細に説明する。
図１は、本発明の一実施例に係るメモリ制御装置、メモリアクセス要求元および調停回路のブロック構成図である。
本実施例のメモリ制御装置１０では、新たに第１のバッファであるコマンドキュー１３と、第２のバッファであるコマンドバッファ１１と、第１の制御回路であるステートマシン１２と、第２の制御回路であるコマンド監視回路１４とを具備する。図１２に示すように、ステートマシン１２とコマンドバッファ１１は従来のメモリ制御装置にも存在したが、本実施例ではこれらはそれぞれ第１の制御回路、第２のバッファとして動作する。
【００１７】
図２は、図１のステートマシンにおける制御例を示す動作遷移図である。
図２のＡＣＴ、Ｒｅａｄ／ＲｅａｄＡ、Ｗｒｉｔｅ／ＷｒｉｔｗＡは、メモリがＳＤＲＡＭ、ＤＤＲ−ＲＡＭ、ＤＤＲ２−ＳＤＲＡＭの場合のコマンドであり、遷移図はその場合の一例を示している。
制御が開始されると、(1)ＡＣＴコマンドが発行され、次に(2)ＲｅａｄＡ（ＷｒｉｔｅＡ）コマンドが発行される。(1)の次に、(3)Ｒｅａｄ（Ｗｒｉｔｅ）コマンドが発行される場合もある。そして、(4)繰り返し、Ｒｅａｄ（Ｗｒｉｔｅ）コマンドの発行もある。(3)または(4)の次に(5)ＲｅａｄＡ（ＷｒｉｔｅＡ）コマンドが発行される場合もある。
次に、(6)ＰｒｅＣｈａｅｇｅの終了待ちの状態があり、(7)終了となるか、(8)ＲｅａｄＡ（ＷｒｉｔｅＡ）コマンド発行状態からＡｃｔコマンド発行の状態に戻る。
【００１８】
図４（ｂ）は、本発明の一実施例に係るメモリアクセスとメモリ制御信号のシーケンスチャートである。
図４（ｂ）において、メモリ制御装置に入力されるメモリアクセス要求(1)が図１のコマンドバッファ１１に蓄えられると、図２の遷移図の(1)(3)(4)を実施した後、メモリアクセス要求(2)が発行されることにより、遷移図の(4)(5)の順でメモリの制御を実施する。すなわち、Ａｃｔの発行、Ｒｅａｄ（Ｗｒｉｔｅ）の発行の繰り返し、ＲｅａｄＡ（ＷｒｉｔｅＡ）の発行、ＰｒｅＣｈａｒｇｅ待ちの順で動作する。図４（ｂ）の動作は、図４（ａ）の(1)Ｒｅｑの動作と同等である。なお、図４（ｂ）の(4)を２回繰り返す場合は、図４（ｂ）の(1)Ｒｅｑが発生しない場合の動作である。
図４（ｂ）に示すように、要求(1)によるメモリ制御が実行されている途中で、要求(2)が図１のコマンドキュー１３に蓄えられた場合、コマンド監視回路１４は要求(1)と要求(2)とで必要とされるＡｃｔコマンドが同じアドレスを示すことをアドレス比較で確認すると、図２の遷移図において先に述べた遷移の順番において、(5)に遷移する前にコマンドキュー１３の要求(2)のコマンドをコマンドバッファ１１に転送し、メモリ制御を行う。要求(1)に対して図２の遷移図の(1)(3)(4)を実施した後、要求(2)に対して(1)の動作を行わずに、継続して(4)(5)(6)の順に実施する。
【００１９】
図３および図４（ａ）は、従来の動作遷移図およびメモリアクセスとメモリ制御信号のシーケンスチャートである。
従来、図１２の構成のメモリ制御装置において、そのステートマシンが図３に示す遷移動作の場合、つまり(8)の動作がない場合には、図４（ａ）のような制御しかできなかった。すなわち、コマンド監視回路１４により要求（1)と要求(2)のアドレスを比較することができないため、アクセス要求(1)に対するメモリ制御信号はＡｃｔとＲｅａｄを３回繰り返した後にＲｅａｄＡを発行する。そして、要求(2)に対してもＡｃｔとＲｅａｄとＲｅａｄＡの順に発行する。
なお、図１１（ｃ）は、複数のメモリアクセス元からのアクセス要求が全て一定量以下のデータ送受信を行う場合であり、図１１（ｄ）はアクセス要求(1)のアクセス実行の後、要求(2)と要求(3)のアドレスが比較され、それが実行された後に、要求(4)と要求(5)と要求(6)がアクセス監視回路により比較されて、実行された場合である。
【００２０】
本実施例に戻り、図１のコマンド監視回路１４は、ステートマシン１２のステートあるいはステートから生成されるフラグを監視しており、例えば、要求(2)が図４（ａ）のＲｅａｄＡのコマンドがメモリ制御信号上に現れるタイミングの場合には、図４（ｂ）に示すような動作はできないため、図４（ａ）に示すような動作となる。すなわち、本実施例では、タイミングの条件が揃っていることが必要である（請求項２参照）。
【００２１】
図５（ａ）（ｂ）は、アクセスするメモリのバンクが異なる場合のメモリ制御信号のシーケンスチャートである。
メモリ制御装置が図１の構成では、図５に示すように要求(1)と要求(2)とでアクセスするメモリのバンクが異なる場合には、（図５（ａ）のＡＣＴＢ０とＡＣＴＢ１、ＡＣＴＢ０はＡＣＴコマンドをバンク０に対して実施の意味）、図５（ａ）のようにｔＰＲＥの期間をあける必要がなく、図５（ｂ）のタイミングで良い。すなわち、図１の構成であれば、コマンドキュー１３とコマンドバッファ１１に蓄えられているコマンドを比較すれば、容易に図７（ｂ）のタイミングを実施することが可能である（請求項３参照）。
【００２２】
図６は、本発明の一実施例に係るメモリ制御装置が制御するメモリ接続の図である。
図６では、メモリ制御装置１０にメモリバンク２１〜２４が接続され、メモリ制御装置１０からチップセレクト０〜４の制御信号の後、データバスにデータが転送される。
図６に示すようなメモリ接続の場合、図５における要求(1)と要求(2)がチップセレクトが異なるメモリをアクセスする場合でも、図５（ｂ）のタイミングでアクセスすることが可能であるため、コマンドキュー１３とコマンドバッファ１１に蓄えてあるコマンドを比較することにより、図５（ｂ）のタイミングを実施することが可能となる。
実際のメモリ動作においては、図１のステートマシン１２が図２の遷移図で(5)に遷移するまでにコマンドキュー１３とコマンドバッファ１１に蓄えてあるコマンドのうち、アドレス、リード・ライトの属性を比較して、コマンド監視回路１４がコマンドキュー１３からコマンドバッファ１１へのコマンド転送を制御する（請求項４、請求項５参照）。
【００２３】
図４および図５のシーケンスチャートにおいて、図示していないが、要求(1)(2)の次に要求(3)がある場合で、要求(2)のメモリアクセスが短いサイクルの場合、要求(1)と要求(2)がメモリの同じバンクをアクセスする場合には、要求(1)によるメモリアクセスのプリチャージ終了を待って、要求(3)のメモリアクセスのタイミングを決めないといけない。
その場合には、コマンドキュー１３のうち２組のコマンドをコマンド監視回路１４が比較に使用しても良い（請求項６参照）。
【００２４】
図７は、本発明の他の実施例に係るメモリ制御装置とその周辺回路の構成図である。
メモリがＳＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭの場合、メモリ制御装置１０は、メモリ２０に対しリフレッシュ動作を実行させる必要がある。リフレッシュの制御コマンドを図１のメモリ制御装置１０の外側の調停回路３０を通じて入力すると、リフレッシュの制御コマンドがコマンドキュー１３を介してコマンドバッファ１１に入力されるため、定期的に実施したいオートリフレッシュのタイミングがずれることになる。
従って、図７に示すように、メモリ制御装置１０内に別の調停回路１５を用いることにより、タイミングのずれを少なくすることが可能である（請求項７，８，９，１０参照）。
【００２５】
また、メモリ２０をパワーオンリセット後にアクセスするためには、メモリ２０に対し初期化動作を行わなければならない。その初期化の制御回路を図７のリフレッシュ制御回路１６が接続する調停回路１５に接続すれば良い。また、ＤＤＲ２−ＳＤＲＡＭはメモリ２０に対してＯＣＤ制御を行う必要がある。このＯＣＤ制御回路も、同様に図７のリフレッシュ制御回路１６が接続する調停回路１５に接続すれば良い（請求項９参照）。
【００２６】
図８は、図７におけるメモリ制御装置のステートマシンの動作遷移図である。
図７のメモリ制御装置１０は、図２の遷移図に加えて、(9)〜(14)の動作が追加されている。(9)(10)は、メモリ２０に対する初期化、および、ＡｕｔｏＲｅｆｒｅｓｈの各コマンド発行状態を示している。(11)はＳｅｌｆＲｅｆｒｅｓｈの発行、(12)はＳｅｌｆＲｅｆｒｅｓｈＭｏｄｅの状態、(13)はＳｅｌｆＲｅｆｒｅｓｈの解除の状態、(14)は動作終了状態である。
【００２７】
図９は、図７のメモリ制御装置で行うリフレッシュ制御回路によるオートリフレッシュタイミングおよび初期化制御回路が行う初期化タイミングのシーケンスチャートである。
なお、図９には、初期化制御回路の記載が省略されている。
メモリ２０がＳＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭの場合、オートリフレッシュ以外にセルフリフレッシュモードに制御することにより、メモリ自身が定期的にリフレッシュを行うことができ、消費電力を低く押さてることができる。ただし、オートリフレッシュ中はメモリ２０のリードまたはライトを行うには、オートリフレッシュを解除する制御を実施しなければならない。
【００２８】
図９においては、パワーオンリセットされた後、初期化要求によりＲＤＹが起動し、リフレッシュカウンタが０からカウントアップされる。オートリフレッシュがリフレッシュサイクルで繰り返され、その間にメモリリード・ライト（ＲＷ）が行われている。
オートリフレッシュ制御を自動で行う実施例が請求項１２に示されている。
図８の(9)(10)に、その制御のステートマシンも図示されている。
【００２９】
図１０は、オートリフレッシュとセルフリフレッシュモードの開始、メモリのリードまたはライトによるセルフリフレッシュの解除のタイミングを示すシーケンスチャートである。
図８の(13)の遷移により解除からリードまたはライトのアクセスの実行が開始される（請求項１３参照）。パワーオンリセットされた後、初期化要求が受け付けられると、ＲＤＹが起動され、リフレッシュカウンタが０からカウントアップされる。オートリフレッシュの後に、セルフリフレッシュが開始され、セルフリフレッシュモードが続いた後に解除されると、メモリリードまたはライトのアクセスが行われる。その後、再びオートリフレッシュが行われ、セルフリフレッシュが開始される。
【００３０】
セルフリフレッシュを行うか否かは、図７のＣＰＵＩ／Ｆがメモリ制御装置１０内のフラグを操作することにより行う（請求項１４参照）。
また、ＣＰＵＩ／Ｆが操作するフラグがセルフリフレッシュ実行時に、セルフリフレッシュ無しの属性に書き換えられた場合、図７のリフレッシュ制御回路１６はリフレッシュ制御コマンドを調停回路１５に対して出力し、ステートマシン１２はセルフリフレッシュモードを解除しても良い。図８の(12)(14)の遷移がこの動作を示している（請求項１５参照）。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施例に係るメモリ制御装置、メモリアクセス要求元および調停回路のブロック構成図である。
【図２】図１のステートマシンにおける制御例を示す動作遷移図である。
【図３】従来の動作遷移図である。
【図４】従来のメモリアクセスとメモリ制御信号のシーケンスチャートである。
【図５】アクセスするメモリのバンクが異なる場合のメモリ制御信号のシーケンスチャートである。
【図６】本発明の一実施例に係るメモリ制御装置が制御するメモリ接続の図である。
【図７】本発明の他の実施例に係るメモリ制御装置とその周辺回路の構成図である。
【図８】図７におけるメモリ制御装置のステートマシンの動作遷移図である。
【図９】図７のメモリ制御装置で行うリフレッシュ制御回路によるオートリフレッシュタイミングおよび初期化制御回路が行う初期化タイミングのシーケンスチャートである。
【図１０】オートリフレッシュとセルフリフレッシュモードの開始、メモリのリードまたはライトによるセルフリフレッシュの解除のタイミングを示すシーケンスチャートである。
【図１１】従来におけるアクセス要求とバス上の動作信号を示す図である。
【図１２】従来におけるメモリ制御装置、メモリアクセス要求元および調停回路のブロック図である。
【符号の説明】
【００３２】
１０  メモリ制御装置
１１  コマンドバッファ
１２  ステートマシン
１３  コマンドキュー
１４  コマンド監視回路
１５  調停回路
１６  リフレッシュ制御回路
２０  メモリ
２１  メモリバンク
２２  メモリバンク
２３  メモリバンク
２４  メモリバンク
３０  調停回路
４０  データバッファ
４１  データバッファ
４ｎ  データバッファ
５０  メモリアクセス要求元１
５１  メモリアクセス要求元２
５ｎ  メモリアクセス要求元ｎ
６０  ＣＰＵＩ／Ｆ
【図１】
2006164099.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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