(57)【要約】【課題】  信号を中継する外部接続先の増大に対応できる、拡張性の高い配線中継装置を提供する。【解決手段】  ２入力端子と２出力端子とを有するブロック複数個を１列とし、これを多数列組み合せて、配線の中継をする配線中継装置であって、各列のブロックは、１つのブロックの２つの出力端子のそれぞれが、後列の２つのブロックの一方の入力端子と接続される状態で組み合わされ、いずれのブロックとも、内部に各入力端子を何れの出力端子とも接続することが出来る配線網と、外部からの指示に従ってその配線網に所望の端子間の配線路を有効にさせる選択部とを備える。【選択図】    図６
2006246011.tif 000002
【特許請求の範囲】
【請求項１】
２入力端子と２出力端子とを有するブロック複数個を１列とし、これを多数列組み合せて、配線の中継をする配線中継装置であって、
各列のブロックは、１つのブロックの２つの出力端子のそれぞれが、後列の２つのブロックの一方の入力端子と接続される状態で組み合わされ、
いずれのブロックとも、内部に各入力端子を何れの出力端子とも接続することが出来る配線網と、外部からの指示に従ってその配線網に所望の端子間の配線路を有効にさせる選択部とを備えることを特徴とする配線中継装置。
【請求項２】
前記選択部は、記憶素子を主構成要素とし、
自己のブロック内の２つの出力端子のそれぞれに対して、接続する入力端子を指定する情報を保持することを特徴とする請求項１に記載の配線中継装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路部品間の配線を中継する配線中継装置に関し、特に、接続経路の変更を容易にするための技術に関する。
【背景技術】
【０００２】
基板上に配置された回路部品間の配線を、直接接続して構成した回路は、回路構成を変更する際に再配線の手間がかかる。そこで、回路部品間の配線を中継する配線中継装置として、ＦＰＧＡ（Field Programmable Gate Array）等の再構成可能なＬＳＩ（Large Scale Integrated circuit）が用いられる。例えば、特許文献１には、ＦＰＧＡを用いて配線を簡素化する集約配線システムが開示されている。
【０００３】
ＦＰＧＡは、ロジックを書き換え、ＦＰＧＡ内部の信号経路を変更することで、ＦＰＧＡの入力端子と出力端子とに接続された回路部品間の配線パターンを変更することができる。
【特許文献１】特開平11-027297号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＦＰＧＡ等のＬＳＩは、入出力数が端子数に制限され、拡張性に問題がある。例えば、回路部品を端子数の多いものに交換したり、部品点数を増やした場合に、回路部品の端子の合計がＦＰＧＡの端子数を越えると、回路構成の変更に対応できなくなる。
本発明はかかる問題に鑑み、回路部品の端子数の増大に対応できる、拡張性の高い配線中継装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明に係る配線中継装置は、２入力端子と２出力端子とを有するブロック複数個を１列とし、これを多数列組み合せて、配線の中継をする配線中継装置であって、各列のブロックは、１つのブロックの２つの出力端子のそれぞれが、後列の２つのブロックの一方の入力端子と接続される状態で組み合わされ、いずれのブロックとも、内部に各入力端子を何れの出力端子とも接続することが出来る配線網と、外部からの指示に従ってその配線網に所望の端子間の配線路を有効にさせる選択部とを備えることを特徴としている。
【発明の効果】
【０００６】
上記の構成により、本発明に係る配線中継装置は、２入力２出力のブロックを組み合せて構成されるため、各列毎にブロックを１つづつ増設することで、既設のブロックを利用しつつ、装置全体の入出力の端子数を２つづつ増やすことができる。従って、回路部品の端子等の外部接続先の増大に、容易に対応することができる。
また、前記選択部は、記憶素子を主構成要素とし、自己のブロックの２つの出力端子のそれぞれに対して、接続する入力端子を指定する情報を保持するとしてもよい。
【０００７】
これによって、記憶素子が保持する情報を更新することで、各ブロックにおいて有効にする配線路を変更することができる。ＦＰＧＡでは、内部の配線路を変更するために、ＦＰＧＡ全体のロジックを更新する必要があるが、本発明に係る配線中継装置は、１ブロック当たり２ビットの情報を更新することで、内部の配線路を変更することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
図１は、本発明に係る配線中継装置１０の外観形状を示す模式図である。配線中継装置１０は、図２の（ａ）に示す直方体の要素ブロックを複数個含むブロック列を、Ｌ１列乃至Ｌ８列の８列組み合せてなる。Ｌ１、Ｌ３、Ｌ５、Ｌ７の各ブロック列は、上端から順に１番乃至４番の要素ブロックから構成され、Ｌ２、Ｌ４、Ｌ６、Ｌ８の各ブロック列は、上端から順に１番乃至５番の要素ブロックから構成される。
【０００９】
各要素ブロックは、１の側面に入力端子１１を２つ備え、入力端子１１を備える面の対向面に出力端子１２を２つ備える。各要素ブロックはさらに、内部に保持する不揮発性メモリを書き換える場合に、コネクタを接続するためのデータポート１３が、主表面に設けられている。
入力端子１１は凸状の円筒形をなし、図２の（ｂ）に示すように、設置面の長辺を４等分する３直線と、短辺を２等分する１直線との３交点のうち、短辺よりの２点を中心として設けられる。
【００１０】
出力端子１２は入力端子の形状と対となる凹状の円筒形をなし、入力端子１１と同様に設置面の長辺を４等分する３直線と、短辺を２等分する１直線との３交点のうち、短辺よりの２点を中心として設けられる。
２つの要素ブロックにおいて、一方の要素ブロックの入力端子１１と他方の要素ブロックの出力端子１２とを嵌合することで、要素ブロック間が連結され電気的に接続される。
【００１１】
以下、要素ブロックの構成について詳細に説明する。
図３の（ａ）は、要素ブロックの内部構成を示す図である。要素ブロックは、第１入力端子１１ａ、第２入力端子１１ｂ、第１出力端子１２ａ、第２出力端子１２ｂ、第１記憶部１４ａ、第２記憶部１４ｂ、第１選択機１５ａ、及び第２選択機１５ｂを備える。
第１記憶部１４ａ、及び第２記憶部１４ｂは、ＥＥＰＲＯＭ（Electrically  Erasable  Programmable  ROM）等の書き換え可能な不揮発性メモリであり、要素ブロック主表面に設けられたデータポート１３を介して入力された１ビットのコンフィギュレーション情報を保持する。
【００１２】
第１選択機１５ａは、対応するコンフィギュレーション情報の否定値と第１入力端子１１ａからの信号との論理積を出力するandゲートと、対応するコンフィギュレーション情報の値と第２入力端子１５ｂからの信号との論理積を出力するandゲート、及び前記二つのandゲートの出力信号の論理和を出力するorゲートからなり、第１記憶部１４ａに保持されているコンフィギュレーション情報に応じて、第１出力端子１２ａから出力する信号を選択する。
【００１３】
一方、第２選択機１５ｂは、対応するコンフィギュレーション情報の値と第１入力端子１１ａからの信号との論理積を出力するandゲートと、対応するコンフィギュレーション情報の否定値と第２入力端子１５ｂからの信号との論理積を出力するandゲート、及び前記二つのandゲートの出力信号の論理和を出力するorゲートからなり、第２記憶部１４ｂに保持されているコンフィギュレーション情報に応じて、第２出力端子１２ｂから出力する信号を選択する。
【００１４】
具体的には、図４に示すように、２つの出力端子のそれぞれについて、入力端子の何れか一方と接続する信号経路が、要素ブロック内に形成される。図４において、要素ブロックの上に記載した２つの数値は、第１記憶部１４ａ、及び第２記憶部１４ｂに保持されているコンフィギュレーション情報の値であり、それぞれの出力端子に引かれた要素ブロック内の直線は、各出力端子に対応する選択機により形成される信号経路を示す。対応するコンフィギュレーション情報の値が０であれば、第１出力端子１２ａへは、第１入力端子１１ａからの信号経路が形成され、第２出力端子１２ｂへは、第２入力端子１１ｂからの信号経路が形成される。逆に、対応するコンフィギュレーション情報の値が１であれば、第１出力端子１２ａへは、第２入力端子１１ｂからの信号経路が形成され、第２出力端子１２ｂへは、第１入力端子１１ａからの信号経路が形成される。
【００１５】
次に、図５を参照して、配線中継装置１０における、上述の要素ブロックの組み合せ方について説明する。
各ブロック列は、端子を備えた側面の短辺同士が接するように配列した複数の要素ブロックにより構成される。ブロック列に含まれる各要素ブロックの入力端子は、隣接するブロック列に含まれる要素ブロックの出力端子へ嵌合され、ブロック間が連結されている。
【００１６】
このとき、図５に示すように、１の選択機が備える２つの入力端子は、それぞれ異なる要素ブロックの出力端子へ嵌合される。Ｌ２列２番の要素ブロックを例に、具体的に説明すると、入力端子ＩＮ１は、Ｌ１列１番の要素ブロックの出力端子へ嵌合され、入力端子ＩＮ２は、Ｌ１列２番の要素ブロックの出力端子へ嵌合される。また、出力端子ＯＵＴ１は、Ｌ３列１番の要素ブロックの入力端子が嵌合され、出力端子ＯＵＴ２は、Ｌ３列２番の要素ブロックの入力端子が嵌合される。
【００１７】
ただし、Ｌ１列は、外部からの信号が入力される入力列であり、Ｌ８列は、外部へ信号を出力する出力列である。そのため、入力列に含まれるＬ１列１番乃至Ｌ１列４番の要素ブロックの入力端子（以下、「配線中継装置１０の入力端子」という。）、及び、出力列に含まれるＬ８列１番乃至Ｌ８列５番の要素ブロックの出力端子（以下、「配線中継装置１０の出力端子」という。）は、要素ブロックの端子とではなく、他の回路部品の端子と電気的に接続される。
【００１８】
また、Ｌ１列から数えて奇数番目のＬ３、Ｌ５、Ｌ７の各ブロック列は、Ｌ１列と同様に４つの要素ブロックからなるが、Ｌ１列から数えて偶数番目のＬ２、Ｌ４、Ｌ６、Ｌ８の各ブロック列は、Ｌ１列よりも１つ多い５つの要素ブロックからなる。そのため、偶数番目のブロック列は隣接するブロック列よりも要素ブロックが１つ多くなり、偶数番目のブロック列の上端に位置する要素ブロックと、下端に位置する要素ブロックとは、入力端子の一方と出力端子の一方とが未接続となる。Ｌ２列５番の要素ブロックを例に、具体的に説明すると、入力端子ＩＮ１１はＬ１列４番の要素ブロックの出力端子へ嵌合されるが、入力端子ＩＮ１２は他の要素ブロックと接続されない。また、出力端子ＯＵＴ１１は、Ｌ３列４番の要素ブロックの入力端子が嵌合されるが、出力端子ＯＵＴ１２は他の要素ブロックと接続されない。
【００１９】
以下、上述のように構成された配線中継装置１０を用いた回路における回路構成の変更方法について説明する。図６は、基板上に配置された回路部品３、４、５間の配線を配線中継装置１０で中継する回路の一例である。基板外からの入力信号線Ａと回路部品３、４、５の出力端子とを、配線中継装置１０の入力端子に接続し、基板外への出力信号線Ｂと回路部品３、４、５の入力端子とを、配線中継装置１０の出力端子へ接続することで、回路部品３、４、５間の配線を配線中継装置１０で中継することができる。
【００２０】
このとき、配線中継装置１０を構成する各要素ブロックにおいて図６に示すようにコンフィギュレーション情報を設定し、配線中継装置１０内の信号経路を設定することで、図６の回路は、図７の（ａ）に示す回路と同じ回路構成となる。
ここで、図７の（ａ）の様に基板上の回路部品間を直接接続した回路を、図７の（ｂ）に示す回路構成に変更するためには、回路部品間を再配線しなければならない。一方、本実施形態に係る配線中継装置１０により回路部品間の配線を中継した回路では、図８に示すように、信号線の物理的な接続を変更することなく、太線で囲んだＬ１列２番、及びＬ５列３番の各要素ブロックで保持されているコンフィギュレーション情報を更新することのみで、配線中継装置１０内の信号経路を変更し、図７の（ｂ）に示す回路と同じ回路構成を実現することができる。
【００２１】
次に、図７の（ａ）に示す回路に回路部品６を追加して、図７の（ｃ）に示すように回路構成を変更する場合について説明する。図９は、基板上に配置された回路部品３、４、５、６間の配線を配線中継装置２０で中継する回路の一例である。
配線中継装置２０は、配線中継装置１０の各ブロック列に要素ブロックを１ずつ追加し、さらに、Ｌ８列の出力側にＬ９及びＬ１０の新たなブロック列を接続することで、配線中継装置１０を拡張したものである。図９では、太線で囲んだ要素ブロックが、追加された要素ブロックである。
【００２２】
配線中継装置２０の入力列には、配線中継装置１０の入力端子の接続をそのまま利用しつつ、新たに追加された回路部品６の出力端子を接続する。配線中継装置２０の出力列には、基板外への出力信号線Ｂと回路部品３、４、５の入力端子とを、配線中継装置１０の出力端子と同様にＬ１０列の出力端子へ接続し、さらに、新たに追加された回路部品６の入力端子を接続する。以上のように接続することで、配線中継装置２０は、回路部品３、４、５、６間の配線を中継することができる。
【００２３】
このとき、配線中継装置２０を構成する各要素ブロックにおいて図９に示すようにコンフィギュレーション情報を設定し、配線中継装置２０内の信号経路を設定することで、図７の（ｃ）に示す回路と同じ回路構成を、図９の回路において実現することができる。
以上のように、本実施形態に係る配線中継装置は、配線中継装置を構成する各要素ブロックにおいてコンフィギュレーション情報を更新することで、装置内の信号経路を変更することができる。特に、回路構成の一部のみを変更する場合には、信号経路を変更する必要がある要素ブロックのみコンフィギュレーション情報を更新することで、更新に必要な処理を低減できる。
【００２４】
従って、本実施形態に係る配線中継装置は、回路構成の一部を変更する場合にも全体のロジックを書き換える必要があるＦＰＧＡを用いた配線中継装置に比較して、コンフィギュレーション情報の更新処理が短時間で完了するため、回路の再構成を高速に処理することができる。このような効果は、例えば、図１０のように配線中継装置１０内部の信号経路を、制御装置７により制御し更新する使用形態において、回路構成の切り替え頻度が高い場合に有用である。
【００２５】
また、本実施形態に係る配線中継装置は、構成する要素ブロックを追加することで、元の構成を継承しつつ装置規模を拡張できるので、回路部品の追加等により接続すべき端子数が増大した場合にも、元の構成を利用して容易にカスタマイズし対応することができる。
尚、本発明を上記の実施形態に基づいて説明してきたが、本発明は、上記の実施形態に限定されないのはもちろんである。以下のような場合も本発明に含まれる。
【００２６】
（１）上記実施形態では、入力列に４つの要素ブロックを含み、８列のブロック列からなる配線中継装置１０、及び入力列に５つの要素ブロックを含み、１０列のブロック列からなる配線中継装置２０について説明したが、本発明に係る配線中継装置は、上記以外の構成であってもよい。
ただし、ブロック列の数は、入力列の入力端子の数以上であることが望ましい。ブロック列の数が入力列の入力端子の数より多ければ、入力列の何れの入力端子から入力した信号でも、出力列の任意の出力端子へ出力することができる。
【００２７】
（２）要素ブロックの形状は、上記実施形態に限定されないのは勿論であり、他の形状であってもよい。
（３）上記実施形態では、選択部として、書き換え可能な不揮発性メモリを用いたが、選択部は他の構成を用いて実現してもよい。例えば、選択部として、要素ブロックの主表面に設けたディップスイッチ、スライドスイッチ等を用いてもよい。
【００２８】
また、要素ブロック内の配線網は、図３の（ａ）に示すゲートを用いた構成に限らず、図３の（ｂ）に示すように、ＳＰＤＴ（Single  Pole  Double  Throw：単極双投）スイッチを用いて実現してもよい。
（４）上記実施形態、及び上記変形例をそれぞれ組み合わせるとしてもよい。
【産業上の利用可能性】
【００２９】
本発明は、回路部品間の配線を中継する配線中継装置等に適用でき、頻繁に回路構成を変更する用途に有用である。
【図面の簡単な説明】
【００３０】
【図１】本発明に係る配線中継装置１０の外観形状を示す斜視図。
【図２】（ａ）要素ブロックの外観形状を示す斜視図。（ｂ）入力端子１１を有する面の模式図。
【図３】（ａ）本実施形態に係る要素ブロックの内部構成を示す図。（ｂ）変形例に係る要素ブロックの内部構成を示す図。
【図４】コンフィギュレーション情報に応じて要素ブロック内に形成される信号経路を模式的に示す図。
【図５】要素ブロック間の連結を模式的に示す図。
【図６】基板上に配置された回路部品３、４、５間の配線を配線中継装置１０で中継する回路の一例。
【図７】（ａ）は、回路部品間を直接配線して、図６に示す回路を構成した例。（ｂ）は、（ａ）に示す回路の回路部品間の配線を変更した回路を示す図。（ｃ）は、（ａ）に示す回路に、新たな回路部品６を追加した回路を示す図。
【図８】図７の（ｂ）に示す回路構成を実現する配線中継装置１０の設定と、配線中継装置１０内の信号経路とを模式的に示す図。
【図９】基板上に配置された回路部品３、４、５、６間の配線を配線中継装置２０で中継し、図７の（ｃ）に示す回路構成を実現する回路を示す図。
【図１０】コンフィギュレーション情報を動的に書き換え、複数の回路構成を一つの基板で実現する構成を示す図。
【符号の説明】
【００３１】
３、４、５、６  回路部品
７              制御装置
１０、２０        配線中継装置
１１              入力端子
１１ａ            第１入力端子
１１ｂ            第２入力端子
１２              出力端子
１２ａ            第１出力端子
１２ｂ            第２出力端子
１３              データポート
１４ａ            第１記憶部
１４ｂ            第２記憶部
１５ａ            第１選択機
１５ｂ            第２選択機
【図１】
2006246011.tif 000003
【図２】
2006246011.tif 000004
【図３】
2006246011.tif 000005
【図４】
2006246011.tif 000006
【図５】
2006246011.tif 000007
【図６】
2006246011.tif 000008
【図７】
2006246011.tif 000009
【図８】
2006246011.tif 000010
【図９】
2006246011.tif 000011
【図１０】
2006246011.tif 000012