(57)【要約】【課題】  複数の半導体チップを積層しても、各半導体チップの信号の相互干渉を防止できる半導体装置を提供すること。【解決手段】  回路基板４上に搭載された第１および第２の半導体チップ１，２は、側面と第２の主面に、接地電極に接続された金属膜１４を備える。半導体素子に接続されて第１の主面に形成された電極３を、回路基板４のランド５に接続する。接地電極に接続された金属膜１４は、従来のような半導体基板に絶縁膜を介して形成された金属膜のようにコンデンサを構成しないので、第１および第２の半導体チップ１，２に対して、電磁シールドとして効果的に機能する。金属膜１４が電磁シールドとして機能するので、半導体チップ１，２からの電磁波の放出や、電磁ノイズの侵入を防止できる。これにより、互いに重なり合う２つの半導体チップ１，２の間で信号の相互干渉を防止することができる。【選択図】図１
2006179806.tif 000002
【特許請求の範囲】
【請求項１】
第１の主面に形成された半導体素子と、側面と第２の主面に形成された金属膜と、この金属膜に接続された接地用電極とを有する複数の半導体基板と、
上記複数の半導体基板を搭載すると共に、上記半導体基板の半導体素子に接続された電極を有する回路基板と
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記複数の半導体基板は、
第１の主面から第２の主面に向かう孔と、この孔の側壁に形成された絶縁膜と、この絶縁膜の内側に充填された導電性材料とで形成された貫通電極と、
第１の主面に形成され、上記貫通電極に接続されていると共に、上記半導体素子に接続された第１の電極と、
第２の主面に形成され、上記貫通電極に接続された第２の電極と
を有し、
上記金属膜および接地用電極は、上記貫通電極および第２の電極と絶縁されている一方、上記第２の電極は、上記回路基板の電極に接続されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
上記複数の半導体基板は、上記回路基板上に厚み方向に積層されており、
上記積層された複数の半導体基板は、重なり合う半導体基板の第１の電極と第２の電極が互いに接続されており、
上記回路基板上の半導体基板の第２の電極が、上記回路基板の電極に接続されていることを特徴とする半導体装置。
【請求項４】
第１の主面に形成された半導体素子を有すると共に、上記第１の主面から第２の主面に向かう孔と、この孔の側壁に形成された絶縁膜と、この絶縁膜の内側に形成された導電性材料とで形成された貫通電極を有する半導体基板の上記第１の主面側を、保持体に貼り付ける工程と、
上記半導体基板の第２の主面に金属膜を形成する工程と、
上記金属膜の上記貫通電極の孔の近傍の部分を除去する工程と、
上記半導体基板の第２の主面に保護材を形成する工程と、
上記半導体基板をチップ状に個片化する工程と、
上記個片化された半導体基板の側面に金属膜を形成する工程と、
上記個片化された半導体基板から上記保護材を除去する工程と
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に高密度に実装可能であって、電磁遮蔽構造を有する半導体基板及びその製造方法に関する。
【背景技術】
【０００２】
近年、ハイエンドプロセッサ装置から携帯電話に代表される携帯機器に至る電子機器の急速な普及の原動力として、一つには電子機器の飛躍的な小型化、薄型化がある。これら電子機器の小型化、薄型化に伴って、電子機器に使用される半導体装置にも小型化、薄型化が要求されている。このような小型化、薄型化の要求に対処すべく、半導体装置においては、半導体チップを用いたマルチチップモジュール（ＭＣＭ）が実用化されている。
【０００３】
この種の半導体装置では、回路基板に個々の半導体チップをモールド成形しないで、複数の半導体チップを同一の回路基板上に平面的に並べて配置している。上記回路基板には、抵抗やコンデンサ等の電子部品が実装されており、部品搭載面積に限界が生じ始めている。そこで、半導体チップを搭載した回路基板を積層した構造や、貫通電極が形成された半導体チップを積層することで部品搭載面積の高密度化を図ることが試みられている。
【０００４】
このような半導体チップを搭載した回路基板を積層した構造や貫通電極が形成された半導体チップを積層した構造において、問題となるものにＥＭＩ（Electro Magnetic Interference）がある。これは、個々の半導体チップが電磁ノイズを放出することに起因し、他の半導体チップの誤動作を招来することをいう。すなわち、上記回路基板や半導体チップを積層した構造においては、対向する半導体チップ間で電気信号が相互に干渉してノイズが発生することにより、素子特性が悪化して正常に回路が動作しなくなるという問題点が生じる。
【０００５】
上記ＥＭＩを低減するための対策としては、放出された電磁ノイズをシールドする方法と、各半導体チップからの外部への電磁ノイズの放出を抑止する方法とが考えられる。例えば、従来、個々の半導体チップに金属の筐体を覆い被せて電磁シールドをする第１の半導体装置（特開平２０００−３１３１２号公報：特許文献１参照）や、金属箔が貼り付けられたフィルムで、リード上に接続した半導体チップを挟んで密閉する第２の半導体装置（特開平５−１９８６９４号公報：特許文献２参照）が提案されている。
【０００６】
図８は、上記従来の第１の半導体装置を示す図である。図８において、８１は実装用基板、８２は信号配線、８３は接続パッド、８４は半導体チップ、８５は蓋基板、８６は接着剤、８７は導体端子、８８は間隙設定部材、８９は封止樹脂である。
【０００７】
上記半導体チップ８４は、導電性の蓋基板８５の下面に接着剤８６によって導通されており、半導体チップ８４と実装用基板８１上の接続パッド８３とは、金バンプや半田バンプ等の接続バンプあるいは導電性ペーストによって形成された導体端子８７を介して電気的に接続されている。また、上記蓋基板８５の下面周辺部に間隙設定部材８８を複数個設置し、上記実装用基板８１と蓋基板８５とを封止樹脂８９によって接合して封止することによって、上記半導体チップ８４の電磁シールドを図っている。
【０００８】
図９は、上記従来の第２の半導体装置を示す図である。図９において、９１はリード、９２は突起電極、９３は半導体チップ、９４は第１のフィルム、９５は第２のフィルム、９６は樹脂フィルムである。
【０００９】
この半導体装置は、ＴＡＢ（Tape Automated Bonding）方式のパッケージ構造を有し、上記半導体チップ９３は、樹脂フィルム９６及びリード９１で構成されるフィルムキャリア基板のリード９１上に、突起電極９２を介して電気的に接続されている。上記リード９１、突起電極９２、半導体チップ９３及び樹脂フィルム９６を、金属箔を取り付けた第１のフィルム９４及び第２のフィルム９５で挟み込むことによって、上記半導体チップ９３の電磁シールドを図っている。
【００１０】
また、従来、機械的な衝撃から半導体チップを保護するために、半導体チップの側面及び裏面を、絶縁膜を介して、導電性を有する樹脂層で被覆した第３の半導体装置が開示されている（特開２００１−１６８２３１号公報：特許文献３参照）。
【００１１】
しかしながら、上記第１乃至第３の半導体装置のいずれも、半導体チップを、絶縁膜を介して、金属又は金属を含む樹脂で被覆するので、上記半導体基板と絶縁膜と金属とでコンデンサが構成されて、半導体チップの高周波信号が共振して、上記金属がアンテナとして作用してしまうという問題がある。特に、上記半導体チップが複数個近接して搭載された場合は、信号の相互干渉が発生して半導体装置の誤動作を招くという問題が生じる。
【特許文献１】特開２０００−３１３１２号公報
【特許文献２】特開平５−１９８６９４号公報
【特許文献３】特開２００１−１６８２３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで、本発明の課題は、複数の半導体チップを積層しても、各半導体チップの信号の相互干渉を防止できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明の半導体装置は、
第１の主面に形成された半導体素子と、側面と第２の主面に形成された金属膜と、この金属膜に接続された接地用電極とを有する複数の半導体基板と、
上記複数の半導体基板を搭載すると共に、上記半導体基板の半導体素子に接続された電極を有する回路基板と
を備えることを特徴としている。
【００１４】
上記構成によれば、上記半導体素子によって発生する電磁波が、上記接地用電極に接続されて上記側面と第２の主面に形成された金属膜により、上記半導体基板の外部への電磁波漏れや、外部からの電磁ノイズの侵入が防止される。したがって、複数の上記半導体基板の間で、各半導体基板が有する半導体素子の信号の相互干渉が、効果的に防止される。
【００１５】
一実施形態の半導体装置において、上記複数の半導体基板は、
第１の主面から第２の主面に向かう孔と、この孔の側壁に形成された絶縁膜と、この絶縁膜の内側に充填された導電性材料とで形成された貫通電極と、
第１の主面に形成され、上記貫通電極に接続されていると共に、上記半導体素子に接続された第１の電極と、
第２の主面に形成され、上記貫通電極に接続された第２の電極と
を有し、
上記金属膜および接地用電極は、上記貫通電極および第２の電極と絶縁されている一方、上記第２の電極は、上記回路基板の電極に接続されている。
【００１６】
上記実施形態によれば、上記半導体基板の半導体素子は、上記第１の電極と、貫通電極と、第２の電極を介して回路基板に接続される。したがって、上記半導体基板は、上記回路基板に比較的小さい搭載面積で搭載される。
【００１７】
一実施形態の半導体装置において、上記複数の半導体基板は、上記回路基板上に厚み方向に積層されており、
上記積層された複数の半導体基板は、重なり合う半導体基板の第１の電極と第２の電極が互いに接続されており、
上記回路基板上の半導体基板の第２の電極が、上記回路基板の電極に接続されている。
【００１８】
上記実施形態によれば、上記半導体基板が厚み方向に積層された場合においても、上記金属膜によって、互いに重なり合う半導体基板の間が電磁的にシールドされる。これにより、積層された複数の半導体基板の間で、各半導体基板に形成された半導体素子は、信号の相互干渉に起因する電磁ノイズの発生や誤動作が防止される。また、上記半導体基板を積層することにより、上記回路基板における半導体基板の搭載面積を増大することなく、上記半導体基板の実装数を増大することが可能になる。
【００１９】
一実施形態の半導体装置は、第１の主面に形成された半導体素子を有すると共に、上記第１の主面から第２の主面に向かう孔と、この孔の側壁に形成された絶縁膜と、この絶縁膜の内側に形成された導電性材料とで形成された貫通電極を有する半導体基板の上記第１の主面側を、保持体に貼り付ける工程と、
上記半導体基板の第２の主面に金属膜を形成する工程と、
上記金属膜の上記貫通電極の孔の近傍の部分を除去する工程と、
上記半導体基板の第２の主面に保護材を形成する工程と、
上記半導体基板をチップ状に個片化する工程と、
上記個片化された半導体基板の側面に金属膜を形成する工程と、
上記個片化された半導体基板から上記保護材を除去する工程と
を備える。
【００２０】
上記実施形態によれば、上記第１の主面に半導体素子を有すると共に貫通電極を有する半導体基板が、保持体に貼り付けられる。この半導体基板の第２の主面に金属膜が形成され、この金属膜の上記貫通電極の孔の近傍の部分が除去される。これにより、上記貫通電極と金属膜とを絶縁することができる。上記半導体基板の第２の主面に保護材が形成され、この半導体基板がチップ状態に個片化される。上記個片化された半導体基板の側面に金属膜が形成され、上記個片化された半導体基板から上記保護材が除去される。上記側面および第２の主面に形成された金属膜によって、上記半導体素子で生成される電磁波の外部への漏れや外部からの電磁ノイズの侵入を効果的に防止することができる半導体基板が得られる。この半導体基板を例えば回路基板に複数個搭載することにより、信号の相互干渉を効果的に防止できる半導体装置が得られる。
【発明の効果】
【００２１】
以上のように、本発明の半導体装置は、第１の主面に形成された半導体素子と、側面と第２の主面に形成された金属膜と、この金属膜に接続された接地用電極とを有する複数の半導体基板と、上記複数の半導体基板を搭載すると共に、上記半導体基板の半導体素子に接続された電極を有する回路基板とを備えるので、上記半導体素子によって発生する電磁波を、上記接地用電極に接続された金属膜により、上記半導体基板の外部に漏れることを防止できる。したがって、複数の上記半導体基板の間で、各半導体基板が有する半導体素子の信号の相互干渉を、効果的に防止できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明を図示の実施の形態により詳細に説明する。なお、以下の各実施形態においては、積層される半導体基板の１例として、シリコン基板を用いたものを例示しているが、本発明の半導体基板の材料は、これに限定されるものではない。
【００２３】
（第１実施形態）
図１は、本発明の第１実施形態の半導体装置を示す断面図である。
【００２４】
本実施形態の半導体装置は、半導体素子が形成されて個片化された複数の半導体基板（以下、半導体チップという）を厚み方向に積層した積層型の半導体装置である。
【００２５】
図１において、１は第１の半導体チップ、２は第２の半導体チップ、３は電極、４は回路基板、５は回路基板のランド、６は金属細線、７はモールド樹脂、８は外部端子である。
【００２６】
上記半導体チップ１，２は、シリコンからなる半導体基板を用いて形成されたものであり、その厚みは、例えば２５０μｍである。ここで、半導体基板を例えば１００μｍ厚まで研磨しても構わない。上記電極３は、例えばアルミニウム等からなり、その寸法は１００μｍ□であり、その厚さは約１μｍである。上記電極３は、半導体チップ１，２に形成されて半導体素子を構成する回路に電気的に接続されている。さらに、側面および第２の主面に設けられた上記金属膜１４は、例えばスパッタ等で成膜されたアルミニウム等で形成され、その厚みは０．３μｍである。
【００２７】
図２は、上記半導体装置が備える半導体チップの製造方法の概略を示すフローチャートである。
【００２８】
上記半導体チップは、以下のようにして製造する。まず、半導体素子が形成された半導体基板の第１の主面を、保持体に貼り付けて、この半導体基板をダイシングにより個片化する（図２のステップＳ１）。
【００２９】
上記個片化された半導体基板の第２の主面全面ならびに側面に、蒸着法によりアルミニウム等の金属膜１４を蒸着し、この金属膜１４と、この半導体基板に形成された接地電極とを電気的に接続する。これにより、上記半導体素子によって生成される電磁波の外部への漏れを防止する電磁シールドが形成される。（図２のステップＳ２）。ここで、例えば、金属膜１４を形成するための蒸着法としては抵抗加熱法等があり、この方法を使用することにより、面内に対して均一な金属膜１４を形成することが可能となる。
【００３０】
なお、上記半導体チップ１，２は、他の製造方法を用いても製造できる。
【００３１】
すなわち、半導体基板を個片化するためのダイシングラインに、ドライエッチング等によって非貫通溝を形成する。この非貫通溝は、ダイシングによって形成しても構わない。
【００３２】
上記非貫通溝に導電性材料を充填、硬化させ、この半導体基板の第２の主面である裏面から研削、研磨をすることにより、上記導電性材料を第２の主面側に露出させる。上記導電性材料は、例えば銀ペーストやはんだペースト等の導電性材料からなるペーストを用いることができる。
【００３３】
次に、上記半導体基板をダイシングで個片化することにより、上記ダイシングの切断面（半導体チップの側面）に、導電性材料を露出させる。
【００３４】
最後に、上記個片化された半導体基板の第２の主面全面に、蒸着法によって金属膜１４を形成する。
【００３５】
なお、上記金属膜１４は、蒸着法以外に、メッキ法により形成してもよい。
【００３６】
以上のようにして形成した第１の半導体チップ１及び第２の半導体チップ２を、回路基板４上に、順次接着剤等を介して積層する。この後、上記第１及び第２の半導体チップ１、２の第１の主面上に形成された電極３，１３と、回路基板４のランド５とを、公知のワイヤボンディング法により電気的に接続する。
【００３７】
この後、上記回路基板４の上記半導体チップ１，２が搭載された側を、樹脂でモールド成型してモールド樹脂７を形成する。
【００３８】
最後に、上記回路基板４の上記半導体チップ１，２が搭載された面と逆側の面に形成されたランド（図示せず）に、半田ボールを配置する。これを加熱炉に通すことによって、上記半田ボールを溶融して外部端子８を形成して、積層型の半導体装置１０が完成する。
【００３９】
上記半導体チップ１，２を用いた積層型半導体装置１０においては、上記半導体チップ１，２は、上記接地電極に接続された金属膜１４で形成された電磁シールドが、絶縁膜を介さずに、例えば電源回路と電気的に接続されて接地される。この金属膜１４で形成された電磁シールドにより、各半導体チップ１，２が備える半導体素子によって生じた電磁波の放出や、外部からの電磁ノイズの侵入を防止できる。したがって、互いに重なり合う２つの半導体チップ１，２の間で信号の相互干渉を防止することができ、また、電磁ノイズの影響を防止することができるので、誤動作の少ない半導体装置を得ることができる。
【００４０】
（第２実施形態）
図３は、本発明の第２実施形態の半導体装置が備える半導体チップを示す断面図であり、図４は、上記半導体チップが備える電磁シールドの構造のなかで、接地電極と接続されていない一部を示す拡大図であって、半導体チップの第２の主面に形成された電極の近傍を示す図である。
【００４１】
本実施形態では、図３に示すように、貫通電極２５が設けられた半導体チップ２１の周囲を金属膜２４で覆い、この金属膜２４を接地電極２３に電気的に接続することにより、電磁シールドを形成している。
【００４２】
この半導体チップ２１の電磁シールドは、外部からの電磁波ノイズの侵入や、内部からの電磁波の放出を防ぐことができ、クロストークノイズ等を防止して半導体装置の耐雑音性能を向上できるものである。
【００４３】
図３及び図４を参照して、本発明の半導体装置が備える半導体チップの電磁シールドの構造を説明する。
【００４４】
図３において、２１は半導体チップを構成する半導体基板、２２は電極、２３は接地電極、２４は金属膜、２５は貫通電極、２６は貫通電極の側壁絶縁膜、２７は貫通電極の導電性材料、３１は半導体基板の第１の主面、３２は半導体基板の第２の主面、３４は絶縁膜、３５は裏面配線である。
【００４５】
この半導体チップ２０は、シリコンからなる半導体基板を用いて形成されたものであり、その厚みは、例えば２５０μｍである。ここで、ウェハ状態の半導体基板を例えば１００μｍ厚まで研磨しても構わない。上記電極２２及び接地電極２３は、例えばアルミニウム等からなり、その寸法は１００μｍ□であり、その厚さは約１μｍである。上記電極２２は、半導体チップ２０に形成されて半導体素子を構成する回路に電気的に接続されている。さらに、側面および第２の主面に設けられた上記金属膜２４は、例えばスパッタ等の蒸着法により形成されたアルミニウム等で形成されており、その厚みは０．３μｍである。上記貫通電極２５は、半導体基板２１の第１の主面３１と第２の主面３２とを接続する孔と、この孔の側壁に形成された側壁絶縁膜２６と、この側壁絶縁膜２６の内側に充填された導電性材料２７で形成されている。上記絶縁膜２６は化学気相成長法（ＣＶＤ法）により形成されたシリコン酸化膜であり、その厚みは、例えば０．５μｍである。
【００４６】
図４に示すように、半導体基板２１の側面及び第２の主面３２であって、上記貫通電極２５および側壁絶縁膜２６が臨む部分以外の部分に、例えばアルミニウム等で金属膜２４が形成されている。ここで、上記貫通電極の導電性材料２７の寸法は１００μｍ□であり、上記金属膜２４の上記貫通電極２５の周囲に形成された開口の寸法は１２０μｍ□である。
【００４７】
この半導体チップ２０は、半導体基板２１の側面および第２の主面３２が金属膜２４で覆われていると共に、この金属膜２４が接地電極２３に電気的に接続されていることにより、電磁シールドが構成されている。上記金属膜２４は、従来におけるような絶縁膜を介して半導体基板に接触しないので、コンデンサを形成することなく電磁シールドを構成することができる。
【００４８】
また、上記半導体基板の第１の主面３１に形成された接地電極２３は、上記貫通電極２５を介して、半導体基板の第２の主面３２に形成された上記孔の近傍の電極に接続すると共に、この半導体基板の第２の主面３２の上記孔の近傍部分以外の部分に形成された金属膜に電気的に接続しても、同様な効果が得られる。
【００４９】
本実施形態の半導体チップ２０は、半導体基板２１の第２の主面３２および側面を金属膜２４で被覆し、電磁波の遮断されない部分である金属膜を配置しない部分を、貫通電極２５の近傍部分のみにしている。これにより、上記金属膜２４による電磁シールドの効果を高くすることができて、半導体チップ２０の外部で生じた電磁ノイズによって半導体素子が受ける影響を、従来よりも小さくすることができる。また、半導体素子によって生成される電磁波によって、半導体チップ２０の外部に及ぼす影響を、従来よりも小さくすることができる。
【００５０】
図５は、回路基板上に、上述のシールド機能を有する半導体チップを回路基板上に積層して形成された積層型の半導体装置４０の構造を示す図である。
【００５１】
図５において、４１は第１の半導体チップ、４２は第２の半導体チップ、４３は第３の半導体チップ、４４は回路基板、４５は突起電極、４６は半田ボールである。上記第１乃至第３の半導体チップ４１，４２，４３は、いずれも上述の半導体チップ２０と同様の構成を有する。
【００５２】
上記積層型半導体装置４０を製造する工程を以下に説明する。
【００５３】
まず、第１の半導体チップ４１の第２の主面に形成された電極上に、めっき法やボールバンプ法により突起電極４５を形成する。なお、図５において、各半導体チップ４１，４２，４３の第１の主面は回路基板４４に近い側の面であり、第２の主面は回路基板４４から遠い側の面である。
【００５４】
次に、上記第１の半導体チップ４１の第２の主面に形成された電極と、この電極上の突起電極４５と、上記第２の半導体チップ４２の第１の主面上に形成された電極とを一括接続して、この第２の半導体チップ４２を第１の半導体チップ４１に搭載する。
【００５５】
さらに、第３の半導体チップ４３の第１の主面上に形成された突起電極４５を、第２の半導体チップ４２の第２の主面に形成された電極に接続することにより、第３の半導体チップ４３を第２の半導体チップ４２上に搭載する。
【００５６】
上記半導体チップ４１，４２，４３同士を接続する方法は、加熱・加圧によって突起電極４５を圧接する方法や、互いに対向する電極を加熱・加圧によって熱圧着する方法又は超音波を印加して接続する方法等がある。
【００５７】
以上の工程により、上記半導体チップ４１，４２，４３が、各半導体チップの電極と貫通電極と突起電極によって厚み方向に積層されると共に、電気的に接続されて、積層体４９が形成される。
【００５８】
引き続いて、積層体４９を構成する複数の半導体チップ４１，４２，４３のうちの第１の半導体チップ４１の第１の主面側の電極上に、半田ボールを搭載する。この半田ボールが搭載された積層体４９を、回路基板４４上のランドと位置あわせし、リフロー炉等の加熱炉を用い、半田ボール４６を溶融させて、回路基板４４と積層体４９とを接続する。
【００５９】
このようにして、シールド機能付き半導体チップ４１，４２，４３を用いて形成された積層型半導体装置４０が完成する。
【００６０】
この積層型半導体装置４０は、第１乃至第３の半導体チップ４１，４２，４３を、厚み方向に重ねて回路基板４４上に搭載するので、第１、第２、第３の半導体チップ４１、４２、４３を高密度に実装することができる。
【００６１】
さらに、上記各半導体チップ４１，４２，４３は、各々の第２の主面と側面を覆う金属膜２４によってシールド効果が得られるので、各半導体チップ４１，４２，４３に形成されて半導体素子を構成する回路が、互いに生成する電磁ノイズによって誤動作を招く不都合を、効果的に防止できる。
【００６２】
すなわち、本実施形態の積層型半導体装置４０は、高密度実装によって電子機器の小型化を実現できると共に、シールド効果によって誤動作の防止を図ることができる。
【００６３】
以下、上記シールド構造を有する半導体チップの製造方法を、詳細に説明する。
【００６４】
図６Ａ乃至６Ｆは、上記シールド構造を有する半導体チップを製造する工程を示す図である。
【００６５】
図７は、上記半導体チップの製造方法を示すフローチャートである。
【００６６】
図６Ａに示すように、まず、シリコンからなる半導体基板５１上に形成されているアルミ電極の一部を、ウエットエッチングにより除去する。
【００６７】
次に、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法を用いて、半導体基板５１の表面に形成されている絶縁膜を除去する。さらに、シリコンをエッチングすることによって、半導体基板５１に非貫通孔５３を形成する。
【００６８】
なお、ＲＩＥにはエッチングガスとしてＳＦ６ガスを用いた。上記ＲＩＥにおいて、デポジションガスとしてＯ２ガスを混入し、エッチングレートの遅い酸化物を側壁に形成することにより、半導体基板５１に非貫通孔５３を形成することができる。なお、Ｏ２ガスの代わりにＣＦ４やＣ４Ｆ８などのフッ化炭素ガスをデポジションガスとして用いて、エッチング工程とデポジション工程とを交互に行ない、非貫通孔５３を形成してもよい。
【００６９】
さらに、側壁絶縁膜（図示せず）を、印刷法によって非貫通孔５３の内壁に形成する。上記側壁絶縁膜の材料は、フィラーを含有したエポキシ材料である。また、スプレーコート法などによって半導体基板５１の第１の主面側（図６Ａの上面側）から感光性樹脂材料を塗布し、露光、現像、硬化プロセスを行って形成したマスクを用いて、このマスクを配置していない部分に側壁絶縁膜を形成してもよい。
【００７０】
続いて、印刷法によって導電性材料を非貫通孔５３内に充填し、半導体基板５１を１５０℃に保持したオーブンに１時間入れて、上記導電性材料を硬化させる。ここで導電性材料としては、銀粒子を含んだ導電ペーストを使用する（ステップＳ１１）。
【００７１】
次に、図６Ｂに示すように、半導体基板５１の第１の主面側（図６Ｂにおいて下面側）を、保持体５５に貼り付ける。その後、半導体基板５１の第２の主面５６である裏面を研磨して、上記非貫通孔内の導電性材料を半導体基板の第２の主面５６に露出させる（ステップＳ１２）。この工程によって、半導体基板５１の厚さは約１００μｍとなり、また、上記研磨によって貫通した孔と側壁絶縁膜と導電性材料とで貫通電極６３が形成される。
【００７２】
さらに、半導体基板５１の第２の主面５６全面に、スパッタ法により金属膜５４を形成する。ここで、金属膜としてのアルミニウムを０．３μｍ厚に蒸着させる（ステップＳ１３）。
【００７３】
続いて、金属膜５４を選択的に除去して、金属膜５４と貫通電極６３とを分離する。まず、上記金属膜５４の表面にエッチングレジスト（図示せず）を塗布し、所定パターンに露光した後、ベークおよび硬化の工程を行ってマスクを形成する。このマスクを通して、金属膜５４の一部を除去する。この後、上記エッチングレジストを剥離することにより、図６Ｃに示すように貫通電極６３と金属膜５４とが電気的に分離される（ステップＳ１４）。なお、貫通電極６３と金属膜５４との分離は、リフトオフ法を用いて行ってもよい。すなわち、貫通電極６３の上にエッチングレジストを形成した後、全面に金属膜５４を蒸着し、この後、上記エッチングレジストを除去することによって、このエッチングレジスト上の金属膜５４の部分を除去して、貫通電極６３と分離してもよい。なお、図６Ｃには、貫通電極６３を構成する側壁絶縁膜５８を図示している。
【００７４】
引き続いて、図６Ｄに示すように、半導体基板５１の第２の主面５６上に感光性樹脂材料をスピンコート法により塗布し、プリベーク、露光、露光後ベーク、硬化の工程を行って、所定の開口を有する裏面絶縁膜５７を形成する。この裏面絶縁膜５７の開口は、上記貫通電極６３の導電性材料の一部分を露出するように形成する。上記開口は平面において矩形状を有し、寸法は６０μｍ□である。
【００７５】
続いて、図６Ｅに示すように、貫通電極６３と電気的に接続された裏面配線５９を形成する（ステップＳ１５）。
【００７６】
次に、半導体基板の第２の主面５６に保護材６０を貼り付ける（ステップＳ１６）。保護材６０としては、５０μｍ厚のテフロン系樹脂部材が望ましい。
【００７７】
次に、半導体基板の第２の主面５６側からダイシングを行い、半導体基板５１を個片化することにより、複数の半導体チップ５０が得られる（ステップＳ１７）。
【００７８】
続いて、図６Ｆに示すように、個片化された複数の半導体チップ５０を固定している保持体５５を幅方向に引き延ばすことにより、互いの半導体チップ５０の間隔を広げる。
【００７９】
次に、上記半導体チップ５０を構成する半導体基板５１の側面に、第２の金属膜６１を形成する（ステップＳ１８）。この金属膜６１は蒸着によって形成し、その方法としては、例えば、抵抗加熱法が使用できる。この抵抗加熱法を用いることにより、半導体基板５１の側面に、金属膜６１を均一に形成できる。なお、半導体基板５１の第２の主面５６には、上記保護材がマスクの役割を果たし、金属膜は蒸着されない。
【００８０】
上記側面の金属膜６１と、上記第２の主面５６の金属膜５４とで半導体チップ５０を被覆することにより、シールド構造が構成される。
【００８１】
最後に、半導体チップ５０を保持体５５から取り外すことにより、半導体チップ５０の第２の主面５６及び側面に金属膜５４，６１が形成されて、シールド構造を有する半導体チップ５０が完成する。
【００８２】
このようにして製造された半導体チップ５０を有する半導体装置は、以下のように動作する。
【００８３】
まず、この半導体装置の外部で生じた電磁波のうち、輻射ノイズが、電磁ノイズとして半導体装置に伝わってくる。次に、上記電磁ノイズがモールド樹脂等の保護膜や絶縁膜を通過して半導体チップ５０の金属膜５４，６１に到達すると、接地電位にされた上記金属膜５４，６１は、電磁シールドとして働いて、上記電磁ノイズの内部への侵入を防止する。
【００８４】
このように、半導体チップ５０の第１の主面に接地電極を形成すると共に、半導体チップの第２の主面及び側面に金属膜５４，６１を形成し、この金属膜５４，６１と接地電極を電気的に接続することにより、電磁シールドが得られるのである。したがって、電磁シールド機能を有している半導体チップを、必要に応じて任意の数だけ積層して半導体装置を構成することができるので、電磁シールド機能を有しつつ、実装効率を増大することができる。このような半導体装置を用いることにより、多機能な電子機器を、性能を安定にしつつ、小型化を図ることができる。
【００８５】
なお、本発明は上記実施形態に限定されるものではなく、例えば、半導体チップの電磁シールドを奏する金属膜を、蒸着法により形成するだけではなく、無電解めっきによって形成することもできる。
【００８６】
また、半導体チップの半導体基板の第２の主面および側面に形成した金属膜は、多層の金属膜から構成されていても同様な効果を得ることができる。ここで多層の金属膜としては、例えば、クロム／ニッケルや、チタン−タングステン／ニッケル等の２層の金属膜を用いることができる。さらに、上記ニッケル層上にアルミニウム層を追加して、３層構成にすることもできる。特に、蒸着により形成されたニッケル層を用いることにより、電磁シールドの効果を向上できる。
【００８７】
また上記実施形態では、半導体チップ４１，４２，４３を３個積層した場合について説明してきたが、半導体チップの積層数はいくつでもよい。
【００８８】
さらに、上記実施形態の半導体装置の半導体チップ２０，４１，４２，４３，５０は、貫通電極を有していたが、貫通電極を有しない半導体チップに関しても、本発明は適用可能である。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１実施形態の半導体装置を示す断面図である。
【図２】半導体装置が備える半導体チップの製造方法の概略を示すフローチャートである。
【図３】第２実施形態の半導体装置が備える半導体チップを示す断面図である。
【図４】半導体チップが備える電磁シールドの構造の一部（信号線部）を示す拡大図である。
【図５】積層型の半導体装置４０の構造を示す図である。
【図６Ａ】半導体チップのシールド構造の製造する工程を示す図である。
【図６Ｂ】図６Ａに続く工程を示す図である。
【図６Ｃ】図６Ｂに続く工程を示す図である。
【図６Ｄ】図６Ｃに続く工程を示す図である。
【図６Ｅ】図６Ｄに続く工程を示す図である。
【図６Ｆ】図６Ｅに続く工程を示す図である。
【図７】半導体チップが有するシールド構造の製造方法を示すフローチャートである。
【図８】従来の第１の半導体装置を示す図である。
【図９】従来の第２の半導体装置を示す図である。
【符号の説明】
【００９０】
１，２，２０，４１，４２，４３，５０  半導体チップ
３，２２  電極
４，４４  回路基板
１４，２４，５４，６１  金属膜
２１  半導体基板
２３  接地電極
２５，６３  貫通電極
２６  貫通電極の側壁絶縁膜
２７  貫通電極の導電性材料
３１  半導体基板の第１の主面
３２，５６  半導体基板の第２の主面
【図１】
2006179806.tif 000003
【図２】
2006179806.tif 000004
【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
2006179806.tif 000009
【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図７】
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【図８】
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【図９】
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