(57)【要約】【課題】  面積優先セルを歩留まり優先セルで置換することによる処理時間の増加、及び配線性の低下を抑制する半導体集積回路の設計装置及び自動設計方法を提供する。【解決手段】  第１のレイアウト情報に含まれる面積優先セル、及び面積優先セルの歩留りを高くする歩留り優先セルをそれぞれ直線的に通過するスルー配線トラックを抽出する抽出部１１と、第１のレイアウト情報に含まれる面積優先セルを歩留り優先セルで置換して第２のレイアウト情報を作成するレイアウト部１２と、第２のレイアウト情報とスルー配線トラックの情報に基づき、半導体集積回路の配線トラック同士のすべての交差点数に対し、スルー配線を配置できない交差点数の比率を算出する算出部１３とを備える。【選択図】      図１
2006252319.tif 000002
【特許請求の範囲】
【請求項１】
第１のレイアウト情報に含まれる面積優先セル、及び前記面積優先セルの歩留りを高くする歩留り優先セルをそれぞれ直線的に通過するスルー配線トラックを抽出する抽出部と、
前記第１のレイアウト情報に含まれる前記面積優先セルを前記歩留り優先セルで置換して第２のレイアウト情報を作成するレイアウト部と、
前記第２のレイアウト情報と前記スルー配線トラックの情報に基づき、半導体集積回路の配線トラック同士のすべての交差点数に対し、スルー配線を配置できない交差点数の比率を算出する算出部
とを備えることを特徴とする半導体集積回路の設計装置。
【請求項２】
前記比率が前記半導体集積回路における配線が可能であるように設定される基準値を満足するか否か判定する判定部を更に備えることを特徴とする請求項１に記載の半導体集積回路の設計装置。
【請求項３】
前記歩留り優先セルにビアを追加するビア追加部を更に備えることを特徴とする請求項１又は２に記載の半導体集積回路の設計装置。    
【請求項４】
抽出部が、第１のレイアウト情報を第１レイアウト情報記憶領域から読み出し、該第１のレイアウト情報に含まれる面積優先セル、及び前記面積優先セルの歩留りを高くする歩留り優先セルをそれぞれ直線的に通過するスルー配線トラックを抽出し、該スルー配線トラックの情報をスルー配線トラック情報記憶領域に格納するステップと、
レイアウト部が、前記第１のレイアウト情報に含まれる前記面積優先セルを前記歩留り優先セルで置換して第２のレイアウト情報を作成し、該第２のレイアウト情報を第２レイアウト情報記憶領域に格納するステップと、
算出部が、前記第２のレイアウト情報を前記第２レイアウト情報記憶領域から、前記スルー配線トラックの情報を前記スルー配線トラック情報記憶領域からそれぞれ読み出し、前記第２のレイアウト情報と前記スルー配線トラックの情報に基づき、半導体集積回路の配線トラック同士のすべての交差点数に対し、スルー配線を配置できない交差点数の比率を算出するステップ
とを含むことを特徴とする半導体集積回路の自動設計方法。  
【請求項５】
算出された前記比率が前記半導体集積回路における配線が可能であるように設定される基準値を満足するか否かを、判定部が判定するステップを更に含むことを特徴とする請求項４に記載の半導体集積回路の自動設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計装置及び自動設計方法に係り、特にスタンダードセルを使用する半導体集積回路の設計装置及び自動設計方法に関する。
【背景技術】
【０００２】
半導体集積回路の微細化に伴い、半導体集積回路の歩留り低下の問題が大きくなっている。歩留り向上の方法としては、半導体集積回路に使用されるスタンダードセル（以下において、単に「セル」という。）において、異なるメタル層に配置された配線間を接続するビアを接続箇所毎に２つずつ配置する方法がある。その結果、メタル層間の接続不良に起因するセルの不良率を下げることができる。接続箇所毎に２つのビアが配置され、歩留りを高くすることを優先して設計されたセルを、以下において「歩留り優先セル」という。
【０００３】
しかし、歩留り優先セルは、上記の歩留り向上方法を適用しないセルに比べて、セルサイズが大きくなる場合が多い。更に、接続箇所毎に２つのビアを配置するため、接続個所のメタル層使用率が上がり、セル内の配線可能な領域が減少する。つまり、配線性が低下する。ここで、「配線性」とは半導体集積回路における配線の自由度である。又、セルサイズの増大によって、チップサイズが増大する可能性がある。
【０００４】
チップサイズの増大を回避する方法として、以下の方法が実施されている。先ず、面積を小さくすることを優先して設計されたセル（以下において、「面積優先セル」という。）を用いて、セルの自動配置を行う。その後、面積優先セルを、面積優先セルと機能及び特性が同等の歩留り優先セルで置換する。歩留り優先セルのサイズが面積優先セルのサイズより大きい場合には、セルが配置されていない領域を利用して、面積優先セルから歩留り優先セルへの置換が行われる。
【０００５】
しかし、上記の方法では、歩留り優先セルの使用による配線性の低下が考慮されていない。そのため、セルの置換後に半導体集積回路の配線ができなくなる場合がある。セルの置換後の配線性を考慮する方法として、概略配線処理後に詳細配線の配線経路を見積もり、見積もり結果に基づいて配線混雑度を予測する方法がある（例えば、特許文献１参照。）しかし、概略配線処理は、回路中の全ネットについて、互いの配線経路の情報、及び配線経路の候補となる個所に存在するセルの情報等の膨大な量の情報に基づき、ヒューリスティックなアルゴリズムにより行われる。そのため、概略配線処理に多大な時間が必要になる。
【特許文献１】特開２００４−５５８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、面積優先セルを歩留まり優先セルで置換することによる処理時間の増加、及び配線性の低下を抑制する半導体集積回路の設計装置及び自動設計方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の第１の特徴は、（イ）第１のレイアウト情報に含まれる面積優先セル、及び面積優先セルの歩留りを高くする歩留り優先セルをそれぞれ直線的に通過するスルー配線トラックを抽出する抽出部と、（ロ）第１のレイアウト情報に含まれる面積優先セルを歩留り優先セルで置換して第２のレイアウト情報を作成するレイアウト部と、（ハ）第２のレイアウト情報とスルー配線トラックの情報に基づき、半導体集積回路の配線トラック同士のすべての交差点数に対し、スルー配線を配置できない交差点数の比率を算出する算出部とを備える半導体集積回路の設計装置であることを要旨とする。
【０００８】
本発明の第２の特徴は、（イ）抽出部が、第１のレイアウト情報を第１レイアウト情報記憶領域から読み出し、その第１のレイアウト情報に含まれる面積優先セル、及び面積優先セルの歩留りを高くする歩留り優先セルをそれぞれ直線的に通過するスルー配線トラックを抽出し、そのスルー配線トラックの情報をスルー配線トラック情報記憶領域に格納するステップと、（ロ）レイアウト部が、第１のレイアウト情報に含まれる面積優先セルを歩留り優先セルで置換して第２のレイアウト情報を作成し、その第２のレイアウト情報を第２レイアウト情報記憶領域に格納するステップと、（ハ）算出部が、第２のレイアウト情報を第２レイアウト情報記憶領域から、スルー配線トラックの情報をスルー配線トラック情報記憶領域からそれぞれ読み出し、第２のレイアウト情報とスルー配線トラックの情報に基づき、半導体集積回路の配線トラック同士のすべての交差点数に対し、スルー配線を配置できない交差点数の比率を算出するステップとを含む半導体集積回路の自動設計方法であることを要旨とする。  
【発明の効果】
【０００９】
本発明によれば、面積優先セルを歩留まり優先セルで置換することによる処理時間の増加、及び配線性の低下を抑制する半導体集積回路の設計装置及び自動設計方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の第１乃至第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す第１乃至第３の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体集積回路の設計装置は、図１に示すように、第１のレイアウト情報に含まれる面積優先セル、及び面積優先セルの歩留りを高くする歩留り優先セルをそれぞれ直線的に通過するスルー配線トラックを抽出する抽出部１１と、第１のレイアウト情報に含まれる面積優先セルを歩留り優先セルで置換して第２のレイアウト情報を作成するレイアウト部１２と、第２のレイアウト情報とスルー配線トラックの情報に基づき、半導体集積回路の配線トラック同士のすべての交差点数に対し、スルー配線を配置できない交差点数の比率を算出する算出部１３とを備える。「スルー配線」とは、面積優先セル、及び歩留り優先セルをそれぞれ直線的に通過して、セル間同士等を接続する配線をいう。算出部１３が算出する比率を、以下において「非スルー配線率」という。
【００１２】
図１に示すように、抽出部１１、レイアウト部１２及び算出部１３は処理装置１０に含まれる。レイアウト部１２は、選択部１２１、置換部１２２、調査部１２３及び移動部１２４を備える。選択部１２１は、半導体集積回路に使用される複数のセルから１つのセルを選択する。置換部１２２は、面積優先セルを、その面積優先セルと機能及び特性が同等な歩留り優先セルで置換する。調査部１２３は、面積優先セルを歩留り優先セルで置換した後、歩留り優先セルと歩留り優先セルに隣接するセルが重なっているか否かを調査する。移動部１２４は、セル同士が重なっている場合に、重なりを解消するようにセルを移動する。
【００１３】
又、図１に示す設計装置は、記憶装置２０、面積優先セルライブラリ部３０、歩留り優先セルライブラリ部４０、入力装置５０及び出力装置６０を備える。記憶装置２０は、第１レイアウト情報記憶領域２１、スルー配線トラック情報記憶領域２２、非スルー配線率記憶領域２３、セル記憶領域２４、仮レイアウト情報記憶領域２５、及び第２レイアウト情報記憶領域２６を備える。
【００１４】
第１レイアウト情報記憶領域２１は、半導体集積回路の第１のレイアウト情報を格納する。スルー配線トラック情報記憶領域２２は、抽出部１１が抽出するスルー配線トラックの情報を格納する。非スルー配線率記憶領域２３は、算出部１３が算出する非スルー配線率を格納する。セル記憶領域２４は、半導体集積回路に使用された複数のセルのうちの１つセルの情報を格納する。仮レイアウト情報記憶領域２５は、置換部１２２による置換が実行された後の仮レイアウト情報、及び移動部１２４による移動が実行された後の仮レイアウト情報を格納する。第２レイアウト情報記憶領域２６は、レイアウト部１２による置換が確定した第２のレイアウト情報を格納する。
【００１５】
面積優先セルライブラリ部３０は、複数の面積優先セルの情報を格納する。面積優先セルの情報は、それぞれの面積優先セルのサイズ、各セル内に配置された端子領域の位置やサイズ等である。「端子領域」とは、セルと配線が電気的に接続される領域である。歩留り優先セルライブラリ部４０は、複数の歩留り優先セルの情報を格納する。歩留り優先優先セルの情報は、それぞれの歩留り優先セルのサイズ、各セル内に配置された端子領域の位置やサイズ等である。
【００１６】
入力装置５０はキーボード、マウス、ライトペン又はフレキシブルディスク装置等で構成される。入力装置より設計者は、入出力データを指定できる。更に、入力装置より出力データの形態等を設定することも可能で、また、設計の実行や中止等の指示の入力も可能である。
【００１７】
又、出力装置６０としては、設計結果を表示するディスプレイやプリンタ、或いはコンピュータ読み取り可能な記録媒体に保存する記録装置等が使用可能である。ここで、「コンピュータ読み取り可能な記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープ等の電子データを記録することができるような媒体等を意味する。具体的には、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯディスク、カセットテープ、オープンリールテープ等が「コンピュータ読み取り可能な記録媒体」に含まれる。
【００１８】
先ず、スルー配線トラックの抽出方法を図２を用いて説明する。図２に示したセル１００は、半導体集積回路に使用されるセルの例である。スルー配線トラックは、セルを直線的に通過するスルー配線を配置可能な配線トラックである。つまり、スルー配線トラックはセル内に配置された端子領域や電源線領域と重ならない。
【００１９】
ここで、電源線領域３０１、３０２は、半導体集積回路の電源線が配置される領域である。端子領域１０１〜１０３は、セル１００の端子領域である。配線トラック２０１ａ〜２０１ｈは、セル１００を横方向に通過する配線トラックである。一方、配線トラック２００ａ〜２００ｅは、セル１００を縦方向に通過する配線トラックである。
【００２０】
図２に示すように、配線トラック２０１ｂ、２０１ｅ及び２０１ｇは、セル１００内の端子領域１０１〜１０３及び電源線領域３０１、３０２と重ならない。そのため、配線トラック２０１ｂ、２０１ｅ及び２０１ｇに配置された配線は、セル１００を直線的に通過可能である。抽出部１１は、配線トラック２０１ｂ、２０１ｅ及び２０１ｇを、セル１００の「スルー配線トラック」として抽出する。
【００２１】
次に、非スルー配線率の算出方法を図３に示したレイアウト例を用いて説明する。図３に示したレイアウトでは、図２に示したセル１００に隣接してセル９０、１１０が配置されている。図３に示したように、セル９０は端子領域９１、９２を有する。セル１１０は端子領域１１１、１１２を有する。配線トラック２０１ａ〜２０１ｈ及び配線トラック１９０ａ〜１９０ｃがセル９０を通過する。一方、配線トラック２０１ａ〜２０１ｈ及び配線トラック２１０ａ〜２１０ｃがセル１１０を通過する。
【００２２】
上述したように、セル１００のスルー配線トラックは、配線トラック２０１ｂ、２０１ｅ及び２０１ｇである。配線トラック２０１ｅはセル９０の端子領域９２及びセル１１０の端子領域１１２に重なる。したがって、配線トラック２０１ｅは信号配線が配置される可能性が低い。そのため、配線トラック２０１ｅは、スルー配線が配置されないスルー配線トラックとみなされる。スルー配線が配置されないスルー配線トラックを、以下において「無効スルー配線トラック」という。一方、配線トラック２０１ｇは、セル９０及びセル１１０において端子領域と重ならない。又、配線トラック２０１ｂは、セル１１０の端子領域１１１と重なるが、セル９０内では端子領域と重ならない。そのため、配線トラック２０１ｂ及び配線トラック２０１ｇは、スルー配線を配置可能なスルー配線トラックとみなされる。スルー配線を配置可能なスルー配線トラックを、以下において「有効スルー配線トラック」という。
【００２３】
図３に示したように、８本の横方向の配線トラック及び５本の縦方向の配線トラックが、セル１００を通過している。したがって、横方向の配線トラックと縦方向の配線トラックの交差点（以下において、「配線ポイント」という。）に着目すると、セル１００内に４０の配線ポイントが存在する。しかし、有効スルー配線トラック上の配線ポイント以外は、スルー配線が配置される可能性が低い無効な配線ポイントとみなされる。算出部１３は、全セル内の無効な配線ポイント数の合計を、全セル内の配線ポイント数で除算することにより、半導体集積回路の非スルー配線率を算出する。面積優先セルを歩留り優先セルで置換することにより端子領域の比率が増加する場合は、半導体集積回路の非スルー配線率は増大する。非スルー配線率が高いほど配線の自由度が小さく、配線性が低い。
【００２４】
尚、以上に説明した非スルー配線率の算出方法は一例である。例えば、セル１００の端子領域のみを考慮し、配線トラック２０１ｅも有効スルー配線トラックとして非スルー配線率を算出してもよい。つまり、隣接するセルの端子領域を考慮せず、それぞれのセルの端子領域の情報だけで抽出されたスルー配線トラックのすべてを有効スルー配線トラックとすることにより、設計時間を削減できる。
【００２５】
次に、レイアウト部１２が面積優先セルを歩留り優先セルで置換する方法を、図４に示したフローチャートを用いて説明する。
【００２６】
（イ）図４に示したステップＳ１１０において、図１に示した選択部１２１が第１レイアウト情報記憶領域２１に格納された第１のレイアウト情報を読み出す。そして、選択部１２１は第１のレイアウト情報に含まれる複数の面積優先セルから１つの面積優先セルを選択する。選択された面積優先セルの情報は、セル記憶領域２４に格納される。
【００２７】
（ロ）ステップＳ１２０において、置換部１２２が、セル記憶領域２４に格納された面積優先セルの情報を読み出す。そして、置換部１２２は、読み出した面積優先セルと機能及び特性が同等である歩留り優先セルを、歩留り優先セルライブラリ部４０から読み出す。そして、置換部１２２は、読み出した面積優先セルを歩留り優先セルで置換して、仮レイアウト情報を作成する。作成された仮レイアウト情報は、仮レイアウト情報記憶領域２５に格納される。
【００２８】
（ハ)ステップＳ１３０において、調査部１２３が、仮レイアウト情報記憶領域２５から仮レイアウト情報を読み出す。そして、調査部１２３は仮レイアウト情報に基づき、ステップＳ１２０において置換された歩留り優先セルと、その歩留り優先セルに隣接するセルに重なりが生じたか否かを調査する。セルの重なりが生じていない場合は、ステップＳ１７０に進み、置換を確定する。そして、仮レイアウト情報が、第１のレイアウト情報として第１レイアウト情報記憶領域２１に格納される。その後、ステップＳ１８０に進む。一方、セルの重なりが生じた場合は、ステップＳ１４０に進む。
【００２９】
（ニ）ステップＳ１４０において、移動部１２４が、セルの重なりを解消するため、ステップＳ１２０において置換された歩留り優先セル及びその歩留り優先セルに隣接するセルを移動する。具体的には、歩留り優先セル及びその歩留り優先セルに隣接するセル周辺のセルが配置されていない領域に、重なりが生じているセルを移動する。セルを移動させた後の仮レイアウト情報は、仮レイアウト情報記憶領域２５に格納される。
【００３０】
（ホ）ステップＳ１５０において、調査部１２３が、仮レイアウト情報記憶領域２５から仮レイアウト情報を読み出す。そして、調査部１２３は仮レイアウト情報に基づき、ステップＳ１２０において置換された歩留り優先セルと、その歩留り優先セルに隣接するセルに生じた重なりが解消したか否かを調査する。セルの重なりが生じていない場合は、ステップＳ１７０に進み、ステップＳ１２０におけるセルの置換及びステップＳ１４０におけるセルの移動が確定される。そして、仮レイアウト情報が、第１のレイアウト情報として第１レイアウト情報記憶領域２１に格納される。その後、ステップＳ１８０に進む。一方、重なりが生じている場合は、ステップＳ１６０に進み、ステップＳ１２０におけるセルの置換及びステップＳ１４０におけるセルの移動は取り消される。その後、ステップＳ１８０に進む。
【００３１】
（へ）ステップＳ１８０において、選択部１２１が、すべての面積優先セルが選択されたか否かを判定する。選択されていない面積優先セルがあれば、ステップＳ１１０に戻る。すべての面積優先セルが選択されていれば、第１レイアウト情報に格納された第１レイアウト情報を、第２のレイアウト情報として第２レイアウト情報記憶領域２６に格納し、処理を終了する。
【００３２】
以下に、図１に示した半導体集積回路の設計装置により、半導体集積回路を設計する方法を、図５に示したフローチャートを用いて説明する。
【００３３】
（イ）図５に示したステップＳ２１０において、図１に示した入力装置５０を介して、半導体集積回路の第１のレイアウト情報が入力され、第１レイアウト情報記憶領域２１に格納される。ここで、第１のレイアウト情報は、面積優先セルのみを使用して作成されたネットリストに基づき、セルの自動配置を行って作成されたレイアウト情報である。
【００３４】
（ロ）ステップＳ２２０において、算出部１３が、第１レイアウト情報記憶領域２１から第１のレイアウト情報を読み出す。そして、算出部１３は、面積優先セルライブラリ部３０に格納された面積優先セルの情報、及び歩留り優先セルライブラリ部４０に格納された歩留り優先セルの情報を参照して、第１のレイアウト情報に含まれる面積優先セル、及び面積優先セルと機能及び特性が同等の歩留り優先セルについて、スルー配線トラックをそれぞれ抽出する。スルー配線トラックを抽出する方法は、図２を用いて説明した方法が採用可能である。抽出されたスルー配線トラックの情報は、スルー配線トラック情報記憶領域２２に格納される。
【００３５】
（ハ）ステップＳ２３０において、算出部１３が、第１のレイアウト情報を第１レイアウト情報記憶領域２１から、スルー配線トラックの情報をスルー配線トラック情報記憶領域２２からそれぞれ読み出す。そして、算出部１３は、第１のレイアウト情報及びスルー配線トラックの情報に基づき、図３を用いて説明した方法により、第１の非スルー配線率Ｒ１を算出する。第１の非スルー配線率Ｒ１は、面積優先セルのみが配置された半導体集積回路の非スルー配線率である。算出された第１の非スルー配線率Ｒ１は、非スルー配線率記憶領域２３に格納される。
【００３６】
（ニ）ステップＳ２４０において、レイアウト部１２が、第１レイアウト情報記憶領域２１から第１のレイアウト情報を読み出す。そして、レイアウト部１２は、図４を用いて説明した方法により、面積優先セルを歩留り優先セルで置換する。そして、ステップＳ２５０において、セル置換後の第２のレイアウト情報が、第２レイアウト情報記憶領域２６に格納される。第２のレイアウト情報は、出力装置６０を介して図１に示した設計装置から電子ファイル等の形式が可能である。第２のレイアウト情報は、半導体集積回路の製造に使用されるフォトリソグラフィ用マスクやレチクルの作成等に利用可能である。
【００３７】
（ホ）ステップＳ２６０において、算出部１３が、第２のレイアウト情報を第２レイアウト情報記憶領域２６から、スルー配線トラックの情報をスルー配線トラック情報記憶領域２２からそれぞれ読み出す。そして、算出部１３は、第２のレイアウト情報及びスルー配線トラックの情報に基づき、図３を用いて説明した方法により、第２の非スルー配線率Ｒ２を算出する。第２の非スルー配線率Ｒ２は、面積優先セルを歩留り優先セルで置換した後の半導体集積回路の非スルー配線率である。算出された第２の非スルー配線率Ｒ２は、非スルー配線率記憶領域２３に格納される。非スルー配線率記憶領域２３に格納された第１の非スルー配線率Ｒ１及び第２の非スルー配線率Ｒ２は、出力装置６０を介して、設計装置の外部に出力することができる。
【００３８】
以上に説明したように、図１に示した半導体集積回路の設計装置によれば、面積優先セルのみが配置された半導体集積回路の第１の非スルー配線率Ｒ１と、面積優先セルを歩留り優先セルで置換した後の半導体集積回路の第２の非スルー配線率Ｒ２を取得することができる。そのため、第１の非スルー配線率Ｒ１と第２の非スルー配線率Ｒ２を比較することにより、面積優先セルを歩留り優先セルで置換したことによるに非スルー配線率の変化を知ることができる。そして、非スルー配線率の変化に応じて、半導体集積回路の設計者は対策を検討することができる。
【００３９】
例えば、非スルー配線率が増大して、半導体集積回路の配線が困難なほどに配線性が低下した場合に、配線の混雑が予想される領域等において、歩留り優先セルを面積優先セルで置換する対策等が採用できる。歩留り優先セルを面積優先セルで置換することにより、配線が通過可能な配線トラックが増加する。そのため、配線の混雑が緩和され、配線の自由度が向上する。したがって、本発明の第１の実施の形態に係る半導体集積回路の設計装置によれば、配線性の低下を抑制し、且つ半導体集積回路の歩留まりを向上できる。
【００４０】
図５に示した一連の半導体集積回路の設計操作は、図５と等価なアルゴリズムのプログラムにより、図１に示した設計装置を制御して実行できる。このプログラムは、図１に示した設計装置を構成する記憶装置２０に記憶させればよい。又、このプログラムは、コンピュータ読み取り可能な記録媒体に保存し、この記録媒体を図１に示した記憶装置２０に読み込ませることにより、本発明の一連の設計操作を実行することができる。
【００４１】
（第２の実施の形態）
本発明の第２の実施の形態に係わる半導体集積回路の設計装置は、図６に示すように、判定部１４を更に備える点が図１と異なる。判定部１４は、第２の非スルー配線率Ｒ２が、半導体集積回路の配線が可能であるように設定される基準値を満足するか否か判定する。基準値は任意に設定することができる。例えば、過去の半導体集積回路の設計情報に基づき、配線性の低下により半導体集積回路の配線ができなくなる非スルー配線率を基準値として設定する。そして、非スルー配線率が基準値より低い場合には、判定部１４は、第２の非スルー配線率Ｒ２が基準値を満足すると判定する。設定された基準値は、基準値記憶領域２７に格納される。その他の構成については、図１に示す第１の実施の形態と同様である。
【００４２】
図７に示したフローチャートを用いて、図６に示した設計装置により、第２の非スルー配線率Ｒ２が基準値を満足するか否か判定しながらセルを置換する方法の例を説明する。
【００４３】
（イ）図７に示したステップＳ１１０〜Ｓ１３０において、図４を用いて説明したのと同様にして、セル同士の重なりが発生しているか否かが調査される。即ち、第１のレイアウト情報に含まれる複数の面積優先セルから１つの面積優先セルが選択される。そして、面積優先セルを歩留り優先セルで置換し、置換された歩留り優先セルと近隣のセルに重なりが生じたか否かが調査される。セルの重なりが生じていない場合は、ステップＳ１５１に進む。一方セルの重なりが生じた場合は、ステップＳ１４０に進む。
【００４４】
（ロ）ステップＳ１４０〜Ｓ１５０において、図４を用いて説明したのと同様にして、セルの重なりを解消するため、セルが移動される。そして、セルの重なりが生じていない場合は、ステップＳ１５１に進む。一方、セルの重なりが生じている場合は、ステップＳ１６０に進み、ステップＳ１２０におけるセルの置換及びステップＳ１４０におけるセルの移動は取り消される。その後、ステップＳ１８０に進む。
【００４５】
（ハ）ステップＳ１５１において、図６に示した算出部１３が、仮レイアウト情報を仮レイアウト情報記憶領域２５から、スルー配線トラックの情報をスルー配線トラック情報記憶領域２２からそれぞれ読み出す。そして、算出部１３は、仮レイアウト情報及びスルー配線トラックの情報に基づき、図３を用いて説明した方法により、第２の非スルー配線率Ｒ２を算出する。算出された第２の非スルー配線率Ｒ２は、非スルー配線率記憶領域２３に格納される。
【００４６】
（ニ）ステップＳ１５２において、判定部１４が、基準値記憶領域２７に格納された基準値、及び非スルー配線率記憶領域２３に格納された第２の非スルー配線率Ｒ２をそれぞれ読み出す。そして、判定部１４は、第２の非スルー配線率Ｒ２が基準値を満足するか否か判定する。第２の非スルー配線率Ｒ２が基準値を満足する場合は、ステップＳ１７０に進み、ステップＳ１２０におけるセルの置換及びステップＳ１４０におけるセルの移動が確定される。そして、セルの移動が反映された仮レイアウト情報が、第１のレイアウト情報として第１レイアウト情報記憶領域２１に格納される。一方、第２の非スルー配線率Ｒ２が基準値を満足しない場合は、ステップＳ１６０に進み、ステップＳ１２０におけるセルの置換及びステップＳ１４０におけるセルの移動は取り消される。
【００４７】
（ホ）ステップＳ１８０において、選択部１２１が、すべての面積優先セルが選択されたか否かを判定する。選択されていない面積優先セルがあれば、ステップＳ１１０に戻る。すべての面積優先セルが選択されていれば、第１レイアウト情報に格納された第１レイアウト情報を、第２のレイアウト情報として第２レイアウト情報記憶領域２６に格納し、処理を終了する。
【００４８】
図６に示した半導体集積回路の設計装置により、半導体集積回路を設計する方法を、図８に示したフローチャートを用いて説明する。
【００４９】
（イ）図８に示したステップＳ２０５において、図６に示した入力装置５０を介して、第２の非スルー配線率Ｒ２の基準値が入力され、基準値記憶領域２７に格納される。
【００５０】
（ロ）ステップＳ２１０〜Ｓ２３０において、図５を用いて説明したのと同様にして、第１の非スルー配線率Ｒ１が算出される。即ち、半導体集積回路の第１のレイアウト情報が入力され、面積優先セル、及び面積優先セルと機能及び特性が同等の歩留り優先セルについて、スルー配線トラックがそれぞれ抽出される。そして、第１のレイアウト情報及びスルー配線トラックの情報に基づき、第１の非スルー配線率Ｒ１が算出される。
【００５１】
（ハ）ステップＳ２４１において、図７を用いて説明したように、第２の非スルー配線率Ｒ２が基準値を満足するか否か判定しながら、面積優先セルが歩留り優先セルで置換される。そして、ステップＳ２５０において、セル置換後の第２のレイアウト情報が、第２レイアウト情報記憶領域２６に格納される。
【００５２】
以上の説明では、第２の非スルー配線率Ｒ２に対する基準値を設定する例を説明したが、第１の非スルー配線率Ｒ１と第２の非スルー配線率Ｒ２との差に対する基準値を設定してもよい。つまり、第１の非スルー配線率Ｒ１から第２の非スルー配線率Ｒ２への増加率が所定の増加率以上の場合に、セルの置換によって配線性が低下して、半導体集積回路の配線が困難になったと判定する。
【００５３】
本発明の第２の実施の形態に係る半導体集積回路の設計装置では、第２の非スルー配線率Ｒ２が基準値を満足するように、面積優先セルが歩留り優先セルで置換される。そのため、第２レイアウト情報記憶領域２６に格納された第２レイアウト情報は、半導体集積回路の配線が可能なレイアウト情報である。したがって、図６に示した半導体集積回路の設計装置により自動設計された第２のレイアウト情報を、第２の非スルー配線率Ｒ２に応じて対策を検討する必要がない。その結果、半導体集積回路の設計に要する時間の増大を抑制することができる。他は、第１の実施の形態と実質的に同様であり、重複した記載を省略する。
【００５４】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体集積回路の設計装置は、図９に示すように、ビア追加部１５を更に備える点が図６と異なる。その他の構成については、図６に示す第２の実施の形態と同様である。通常、歩留り優先セルのそれぞれの端子領域に複数のビアが配置される。しかし、すべての接続領域に複数のビアを配置すると歩留り優先セルのサイズが非常に大きくなる、或いは配線性が著しく低下する可能性がある等の理由により、端子領域に１つのビアが配置される場合がある。ビア追加部１５は、歩留り優先セルに１つのビアが配置されている端子領域がある場合、その端子領域にビアを追加する。ビア追加部１５は、処理対象のセルが複数の端子領域を有する場合は、端子領域を順次選択し、選択した端子領域についてビアを追加する。
【００５５】
図１０に示したフローチャートを用いて、図９に示した設計装置が、歩留り優先セルの端子領域にビアを追加する方法の例を説明する。以下の説明では、ビア追加部１５が、図１１に示すセル１５０にビアを追加する場合を例示的に説明する。図１１に示した電源線領域３０１、３０２は、半導体集積回路の電源線が配置される領域である。配線トラック２０１ａ〜２０１ｈ及び配線トラック２５０ａ〜２５０ｅは、セル１５０を通過する配線トラックである。セル１５０のスルー配線トラックは、図１１に示したように、配線トラック２０１ｂ、２０１ｅ及び２０１ｇである。セル１５０は端子領域１５１、１５２及び１５３を有する。端子領域１５１は、第１領域１５１１、第２領域１５１２、及びビア１５１３から構成される。第１領域１５１１は第１メタル層に配置される。一方、第２領域１５１２は第２メタル層に配置される。第２メタル層は、第１メタル層の上層である。第１領域１５１１と第２領域１５１２は、ビア１５１３によって接続される。又、端子領域１５２は、第１メタル層に配置された第１領域１５２１、第２メタル層に配置された第２領域１５２２、及び第１領域１５２１と第２領域１５２２を接続するビア１５２３ａ、１５２３ｂから構成される。端子領域１５３は、第１メタル層に配置された第１領域１５３１、第２メタル層に配置された第２領域１５３２、及び第１領域１５３１と第２領域１５３２を接続するビア１５３３から構成される。尚、図１１では、第２メタル層を透過して、第２メタル層下に配置された第１メタル層及びビアを表示している。
【００５６】
（イ）図１０に示したステップＳ３１０において、図９に示したビア追加部１５が、処理対象のセルが有する端子領域に配置されたビアの個数を抽出する。端子領域に複数のビアが配置されている場合は、処理を終了する。例えば、図１１に示したセル１５０を処理する場合は、端子領域１５１〜１５３に配置されたビアの個数をそれぞれ抽出する。端子領域１５２はビア１５２３ａ、１５２３ｂが配置されているため、端子領域１５２の場合は処理を終了する。一方、１つのビアが配置された端子領域１５１又は端子領域１５３の場合は、ステップＳ３２０に進む。
【００５７】
(ロ)ステップＳ３２０において、ビア追加部１５は、処理対象の端子領域の第１領域の面積が複数のビアを配置可能な面積であり、且つ第２領域の面積がビア１つ分の面積であるか否かを判断する。例えば、図１１に示した端子領域１５１の第１領域１５１１の面積は、２つのビアを配置できる大きさである。そして、端子領域１５１の第２領域１５１２の面積は、１つのビアのみ配置できる大きさである。この場合は、ステップＳ３３０に進む。一方、端子領域１５３の第１領域１５３１の面積は、２つのビアを配置できる大きさではない。この場合は処理を終了する。
【００５８】
（ハ）ステップＳ３３０において、ビア追加部１５は、処理対象の端子領域の第２領域の面積を拡大して、第１領域と第２領域を接続する新たなビアを追加する。例えば、図１１に示した端子領域１５１の第２領域１５１２を拡大して新たな第２領域１５１２ｂを設定した例を図１２に示す。第２領域１５１２ｂにビア１５１３ｂが追加されている。
【００５９】
図１２に示したように、セル１５０のスルー配線トラックは配線トラック２０１ｂ、２０１ｅ及び２０１ｇである。つまり、ビアを追加したことによるスルー配線トラックの減少は生じない。
【００６０】
上記に説明した方法によりビアを追加することによって、第１メタル層と第２メタル層間の接続不良に起因するセル１５０の不良率を下げることができる。尚、上記の説明では、第１領域の面積が２つ以上のビアを配置可能な大きさであり、且つ第２領域の面積が１つのビアのみ配置できる大きさである場合を説明したが、第２領域の面積が２つ以上のビアを配置可能な大きさであり、且つ第１領域の面積が１つのビアのみ配置できる大きさである場合も同様にビアを追加できる。又、第１領域の面積及び第２領域の面積が２つ以上のビアを配置可能な大きさであり、且つ１つのビアのみ配置されている場合も、ビアを追加できる。  
図１３に示したフローチャートを用いて、図９に示した設計装置により、歩留り優先セルの端子領域にビアを追加しながらセルを置換する方法の例を説明する。
【００６１】
（イ）図１３に示したステップＳ１１０〜Ｓ１５２において、図７を用いて説明したのと同様にして、第２の非スルー配線率Ｒ２が基準値を満足するか否か判定する。即ち、第１のレイアウト情報に含まれる複数の面積優先セルから１つの面積優先セルが選択される。そして、面積優先セルを歩留り優先セルで置換した仮レイアウト情報に基づいて算出される第２の非スルー配線率Ｒ２が基準値を満足するか否か判定する。第２の非スルー配線率Ｒ２が基準値を満足する場合は、ステップＳ１７０に進み、ステップＳ１２０におけるセルの置換及びステップＳ１４０におけるセルの移動が確定される。そして、ステップＳ１７１に進む。一方、第２の非スルー配線率Ｒ２が基準値を満足しない場合は、ステップＳ１６０に進み、ステップＳ１２０におけるセルの置換及びステップＳ１４０におけるセルの移動は取り消される。その後、ステップＳ１８０に進む。
【００６２】
（ロ）ステップＳ１７１において、図９に示したビア追加部１５が、仮レイアウト情報記憶領域２５に格納された仮レイアウト情報を読み出す。そして、ビア追加部１５は、図１０を用いて説明した方法により、ステップＳ１２０において置換された歩留り優先セルの端子領域にビアを追加する。そしてビアの追加が反映された仮レイアウト情報を作成する。作成された仮レイアウト情報は、仮レイアウト情報記憶領域２５に格納される。
【００６３】
（ハ）ステップＳ１７２において、算出部１３が、仮レイアウト情報を仮レイアウト情報記憶領域２５から、スルー配線トラックの情報をスルー配線トラック情報記憶領域２２からそれぞれ読み出す。そして、算出部１３は、仮レイアウト情報及びスルー配線トラックの情報に基づき、図３を用いて説明した方法により、第２の非スルー配線率Ｒ２を算出する。算出された第２の非スルー配線率Ｒ２は、非スルー配線率記憶領域２３に格納される。
【００６４】
（ニ）ステップＳ１７３において、判定部１４が、基準値を基準値記憶領域２７から、第２の非スルー配線率Ｒ２を非スルー配線率記憶領域２３からそれぞれ読み出す。そして、判定部１４は、第２の非スルー配線率Ｒ２が基準値を満足するか否か判定する。第２の非スルー配線率Ｒ２が基準値を満足する場合は、ステップＳ１７５に進み、ステップＳ１７１におけるビアの追加が確定される。そして、仮レイアウト情報が、第１のレイアウト情報として第１レイアウト情報記憶領域２１に格納される。その後、ステップＳ１８０に進む。一方、第２の非スルー配線率Ｒ２が基準値を満足しない場合は、ステップＳ１７４に進み、ステップＳ１７１におけるビアの追加は取り消される。その後、ステップＳ１８０に進む。
【００６５】
（ト）ステップＳ１８０において、選択部１２１が、すべての面積優先セルが選択されたか否かを判定する。選択されていない面積優先セルがあれば、ステップＳ１１０に戻る。すべての面積優先セルが選択されていれば、処理を終了する。
【００６６】
以下に、図９に示した半導体集積回路の設計装置により、半導体集積回路を設計する方法を、図１４に示したフローチャートを用いて説明する。
【００６７】
（イ）図８に示したステップＳ２０５において、図９に示した入力装置５０を介して、第２の非スルー配線率Ｒ２の基準値が入力され、基準値記憶領域２７に格納される。
【００６８】
（ロ）ステップＳ２１０〜Ｓ２３０において、図８を用いて説明したのと同様にして、第１の非スルー配線率Ｒ１が算出される。即ち、半導体集積回路の第１のレイアウト情報が入力され、面積優先セル、及び面積優先セルと機能及び特性が同等の歩留り優先セルについて、スルー配線トラックがそれぞれ抽出される。そして、第１のレイアウト情報及びスルー配線トラックの情報に基づき、第１の非スルー配線率Ｒ１が算出される。
【００６９】
（ハ）ステップＳ２４２において、面積優先セルが歩留り優先セルで置換される。このとき、図１３を用いて説明したように、第２の非スルー配線率Ｒ２が基準値を満足するか否か判定しながら、ビアの追加が行われる。そして、ステップＳ２５０において、セル置換後の第２のレイアウト情報は、第２レイアウト情報記憶領域２６に格納される。
【００７０】
本発明の第３の実施の形態に係る半導体集積回路の設計装置では、第２の非スルー配線率Ｒ２が基準値を満足するように、歩留り優先セルのビアが追加される。そのため、第２レイアウト情報記憶領域２６に格納された第２レイアウト情報は、半導体集積回路の配線が可能なレイアウト情報である。又、第１領域の面積が複数のビアを配置可能な大きさの場合にビアが追加される。そのため、歩留り優先セルの面積を増大させずに、ビアを追加することが可能である。その結果、半導体集積回路の面積を増大させることなく、半導体集積回路の歩留りを向上することができる。他は、第２の実施の形態と実質的に同様であり、重複した記載を省略する。
【００７１】
（その他の実施の形態）
上記のように、本発明は第１乃至第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００７２】
既に述べた第１乃至第３の実施の形態の説明における非スルー配線率の算出方法は一例であり、例えば非スルー配線率の算出する場合に、全セル配置領域ではなく、複数に分割された領域毎に算出してもよい。
【００７３】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施の形態に係る半導体集積回路の設計装置の構成を示す模式図である。
【図２】本発明の第１の実施の形態に係る半導体集積回路の設計方法を説明するためのセルの例を示す模式図である。
【図３】本発明の第１の実施の形態に係る半導体集積回路の設計方法を説明するためのセルの他の例を示す模式図である。
【図４】本発明の第１の実施の形態に係る半導体集積回路の設計装置によるセルの置換方法を説明するためのフローチャートである。
【図５】本発明の第１の実施の形態に係る半導体集積回路の設計方法を説明するためのフローチャートである。
【図６】本発明の第２の実施の形態に係る半導体集積回路の設計装置の構成を示す模式図である。
【図７】本発明の第２の実施の形態に係る半導体集積回路の設計装置によるセルの置換方法を説明するためのフローチャートである。
【図８】本発明の第２の実施の形態に係る半導体集積回路の設計方法を説明するためのフローチャートである。
【図９】本発明の第３の実施の形態に係る半導体集積回路の設計装置の構成を示す模式図である。
【図１０】本発明の第３の実施の形態に係る半導体集積回路の設計装置によるビアの追加方法を説明するためのフローチャートである。
【図１１】本発明の第３の実施の形態に係る半導体集積回路の設計装置によるビアの追加方法を説明するためのセルの例を示す模式図である（その１）。
【図１２】本発明の第３の実施の形態に係る半導体集積回路の設計装置によるビアの追加方法を説明するためのセルの例を示す模式図である（その２）。
【図１３】本発明の第３の実施の形態に係る半導体集積回路の設計装置によるセルの置換方法を説明するためのフローチャートである。
【図１４】本発明の第３の実施の形態に係る半導体集積回路の設計方法を説明するためのフローチャートである。
【符号の説明】
【００７５】
１１…抽出部
１２…レイアウト部
１３…算出部
１４…判定部
１５…ビア追加部
２１…第１レイアウト情報記憶領域
２２…スルー配線トラック情報記憶領域
２３…非スルー配線率記憶領域
２６…第２レイアウト情報記憶領域
２８…基準値記憶領域
【図１】
2006252319.tif 000003
【図２】
2006252319.tif 000004
【図３】
2006252319.tif 000005
【図４】
2006252319.tif 000006
【図５】
2006252319.tif 000007
【図６】
2006252319.tif 000008
【図７】
2006252319.tif 000009
【図８】
2006252319.tif 000010
【図９】
2006252319.tif 000011
【図１０】
2006252319.tif 000012
【図１１】
2006252319.tif 000013
【図１２】
2006252319.tif 000014
【図１３】
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【図１４】
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