(57)【要約】 【課題】      実装時又は組立時の上下の基板の位置ズレを容易に制御でき、位置ズレによる電極間の接続不良を防止でき、歩留まりの向上を図ることが可能な半導体装置及びその組立方法を提供する。【解決手段】  第１半導体チップ３Ａ、第１半導体チップ３Ａの周囲に配置された第１下部突起電極４１ａ，４１ｏ、及び第１下部突起電極４１ａ，４１ｏから離間し、第１半導体チップ３Ａの周囲に配置された第１基板位置決め電極４０ａ，４０ｂを搭載した第１基板２Ａと、第１下部突起電極４１ａ，４１ｏに対応する位置にベース側突起電極３１ａ，３１ｏを、第１基板位置決め電極４０ａ，４０ｂに対応する位置に第１基板位置決め電極ガイド手段１６ａ，１６ｂを配置し、第１半導体チップ３Ａを介して第１基板２Ａに対向するベース基板１とを備える。【選択図】            図１
2006253588.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体チップ、該第１半導体チップの周囲に配置された第１下部突起電極、及び該第１下部突起電極から離間し、前記第１半導体チップの周囲に配置された第１基板位置決め電極を搭載した第１基板と、
前記第１下部突起電極に対応する位置にベース側突起電極を、前記第１基板位置決め電極に対応する位置に第１基板位置決め電極ガイド手段を配置し、前記第１半導体チップを介して前記第１基板に対向するベース基板
とを備え、
前記第１下部突起電極と前記ベース側突起電極とが電気的に接続され、前記第１位置決め電極が前記第１基板位置決め電極ガイド手段に固定されることを特徴とする半導体装置。
【請求項２】
前記第１基板位置決め電極ガイド手段は、前記ベース基板の表面に形成された保護膜中に設けられた溝であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１基板位置決め電極ガイド手段は、前記ベース基板上に配置された複数の突起電極であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
第２半導体チップ、該第２半導体チップの周囲に配置された第２下部突起電極、及び該第２下部突起電極から離間し、前記第２半導体チップの周囲に配置された第２基板位置決め電極を搭載した第２基板と、
前記第１基板の前記第１半導体チップが搭載された面とは反対側の面の前記第１下部突起電極に対応する位置に前記第２下部突起電極に対応して搭載された第１上部突起電極と、
前記反対側の面に前記第２基板位置決め電極に対応して配置された第２位置決めガイド手段とを更に備え、
前記第２下部突起電極と前記第１上部突起電極とが電気的に接続され、前記第２位置決め電極が前記第２基板位置決め電極ガイド手段に固定されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
ベース基板上にベース側突起電極及び第１基板位置決め電極ガイド手段を配置するステップと、
第１基板上に第１半導体チップ、該第１半導体チップの周囲に第１下部突起電極、該第１基板位置決め電極に対応する位置に第１基板位置決め電極をそれぞれ配置するステップと、
前記第１基板位置決め電極ガイド手段により、前記第１基板位置決め電極の先端部の位置をガイドさせながら、前記ベース基板上に前記第１半導体チップを介して前記第１基板を対向させるステップと、
前記ベース側突起電極と前記第１下部突起電極とを電気的に接続し、前記第１基板位置決め電極ガイド手段と前記第１基板位置決め電極とを固定させるステップ
とを含むことを特徴とする半導体装置の組立方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に、複数の基板（実装体）を積層する半導体装置及びその組立方法に関する。
【背景技術】
【０００２】
半導体装置の小型化、高密度化への要求に伴い、複数の基板（実装体）を、金製のバンプ電極（突起電極）を用いて実装する半導体装置が注目されている（例えば、特許文献１参照。）。このような半導体装置の組立方法としては、まず、ベース基板の表面にバンプ電極を形成し、バンプ電極上に樹脂を配置する。ベース基板上に積層する実装体側にも、ベース基板側のバンプ電極と電気的接続を行うためのバンプ電極を形成する。その後、ベース基板側のバンプ電極と実装体側のバンプ電極とを、画像認識等により位置合わせし、ベース基板上に実装体をマウントする。そして、プレス機等によりベース基板と実装体とを熱圧着する。
【０００３】
しかし、上述した組立方法においては、ベース基板と実装体との位置合わせが精度よく行われたとしても、バンプ電極の先端形状が鋭利なため、熱圧着する際の接触によりバンプ電極同士の位置ズレが発生する。樹脂の流動やプレス金型のたわみにより、ベース基板と実装体側の基板との位置ズレが発生することもある。位置ズレが発生すると、バンプ電極の接触不良が発生するため、導通が取れなくなり、歩留まりが悪くなる。
【０００４】
【特許文献１】特開平１１−３１７８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、実装時又は組立時の上下の基板の位置ズレを容易に制御でき、位置ズレによる電極間の接続不良を防止し、歩留まりの向上を図ることが可能な半導体装置及びその組立方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の第１の特徴は、（イ）第１半導体チップ、第１半導体チップの周囲に配置された第１下部突起電極、及び第１下部突起電極から離間し、第１半導体チップの周囲に配置された第１基板位置決め電極を搭載した第１基板と、（ロ）第１下部突起電極に対応する位置にベース側突起電極を、第１基板位置決め電極に対応する位置に第１基板位置決め電極ガイド手段を配置し、第１半導体チップを介して第１基板に対向するベース基板とを備え、第１下部突起電極とベース側突起電極とが電気的に接続され、第１位置決め電極が第１基板位置決め電極ガイド手段に固定される半導体装置であることを要旨とする。
【０００７】
第２の特徴は、（イ）ベース基板上にベース側突起電極及び第１基板位置決め電極ガイド手段を配置するステップと、（ロ）第１基板上に第１半導体チップ、第１半導体チップの周囲に第１下部突起電極、第１基板位置決め電極に対応する位置に第１基板位置決め電極をそれぞれ配置するステップと、（ハ）第１基板位置決め電極ガイド手段により、第１基板位置決め電極の先端部の位置をガイドさせながら、ベース基板上に第１半導体チップを介して第１基板を対向させるステップと、（ニ）ベース側突起電極と第１下部突起電極とを電気的に接続し、第１基板位置決め電極ガイド手段と第１基板位置決め電極とを固定させるステップとを含む半導体装置の組立方法であることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、実装時又は組立時の上下の基板の位置ズレを容易に制御でき、位置ズレによる電極間の接続不良を防止でき、歩留まりの向上を図ることが可能な半導体装置及びその組立方法が提供できる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平均寸法の関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。以下に示す第１及び第２の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。
【００１０】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、第１半導体チップ３Ａ、第１半導体チップ３Ａの周囲に配置された第１下部突起電極４１ａ，４１ｏ、及び第１下部突起電極４１ａ，４１ｏから離間し、第１半導体チップ３Ａの周囲に配置された第１基板位置決め電極４０ａ，４０ｂを搭載した第１基板２Ａと、第１下部突起電極４１ａ，４１ｏに対応する位置にベース側突起電極３１ａ，３１ｏを、第１基板位置決め電極４０ａ，４０ｂに対応する位置に第１基板位置決め電極ガイド手段（溝）１６ａ，１６ｂを配置し、第１半導体チップ３Ａを介して第１基板２Ａに対向するベース基板１とを備える。ベース基板１と第１基板２Ａとの間には、封止樹脂３０が配置されている。
【００１１】
ベース基板１は、上下面に上部配線１２ａ，１２ｏ及び下部配線１３ａ，１３ｂ，１３ｘ，１３ｃ，１３ｏをそれぞれ備えるプリント基板等が採用可能である。上部配線１２ａ，１２ｏは、ベース基板１の上下面を貫通する複数のビアプラグ１１ａ，１１ｘ，１１ｙ，１１ｏにより、下部配線１３ａ，１３ｂ，１３ｘ，１３ｃ，１３ｏにそれぞれ電気的に接続されている。下部配線１３ａ，１３ｂ，１３ｘ，１３ｃ，１３ｏの表面には、下部配線１３ｂ，１３ｃの一部を露出するように選択的に形成された保護膜（パッシベーション膜）１４が配置されている。上部配線１２ａ，１２ｏの表面には、上部配線１２ａ，１２ｏの一部を露出するように選択的に形成された保護膜１５が配置されている。
【００１２】
保護膜１４，１５は、酸化膜（ＳｉＯ２)、ＰＳＧ膜、ＢＰＳＧ膜、窒化膜（Ｓｉ３Ｎ４)、ポリイミド膜、あるいはエポキシ樹脂等の有機系樹脂材料を含む。保護膜１５には、図２に示すように、ベース基板１の周辺部の４つの角付近に、ベース基板１の上面からみて円形状の溝１６ａ，１６ｂ，１６ｃ，１６ｄが形成されている。この溝１６ａ，１６ｂ，１６ｃ，１６ｄは、後述する第１基板位置決め第２電極４３ａ，４３ｂ，４３ｃ，４３ｄの先端を嵌め込み、固定するための「第１基板位置決め電極ガイド手段」として機能する。溝１６ａ，１６ｂ，１６ｃ，１６ｄの具体的形状、数、大きさなどは特に限定されない。溝１６ａ，１６ｂ，１６ｃ，１６ｄは、ベース基板１上のいずれかの領域に少なくとも２箇所以上あれば、一定の目的が達成可能である。
【００１３】
図１に示すように、保護膜１５から一部露出された上部配線１２ａ上には、ベース側突起電極３１ａが配置されている。上部配線１２ｏの上には、ベース側突起電極３１ｏが配置されている。図１に示す断面においては、ベース側突起電極３１ａ，３１ｏのみが示されているが、実際には、図２に示すように、ベース側突起電極３１ａ，３１ｏは、第１基板２Ａの内部に形成されたビアプラグ２１ａ，２１ｂ，・・・にそれぞれ対応して、第１半導体チップ３Ａの周囲を取り囲むように配置されている。また、ベース側突起電極３１ａ，３１ｏは、図７に示すように、先端の尖った形状の金製の電極（バンプ電極）である。  
図１に示すように、ベース側突起電極３１ａ，３１ｏに対向する第１下部突起電極４１ａ，４１ｏは、ベース側突起電極３１ａ，３１ｏと同様に、先端の尖った金製の電極である。第１下部突起電極４１ａ，４１ｏの先端は、ベース側突起電極３１ａ，３１ｏの先端と、それぞれ電気的に接続されている。ベース側突起電極３１ａ，３１ｏと同様に、第１下部突起電極４１ａ，４１ｏは、第１半導体チップ３Ａの周囲を取り囲むように配置されている。ベース側突起電極３１ａは、第１基板２Ａの下部に配置された第１下部基板配線２２ａの一端に接続されている。第１下部突起電極４１ｏは、第１基板２Ａの下部に配置された第１下部基板配線２２ｏの一端に接続されている。第１下部基板配線２２ａ，２２ｏの他端は、金製の第１チップ接続配線２３ａ，２３ｏにより、第１半導体チップ３Ａに接続されている。
【００１４】
第１下部基板配線２２ａ，２２ｏが配置された第１基板２Ａは、第１基板２Ａの周辺部にそれぞれ第１下部基板配線２２ａ，２２ｏから離間し、保護膜１５の溝１６ａ，１６ｂにそれぞれ対向する第１下部基板配線２２ｘ，２２ｙを更に有する。第１下部基板配線２２ｘには、第１基板位置決め電極４０ａが配置されている。第１基板位置決め電極４０ａは、第１下部基板配線２２ｘに接続された第１基板位置決め第１電極４２ａ及び第１基板位置決め第１電極４２ａに接続された第１基板位置決め第２電極４３ａを有する。第１基板位置決め第１電極４２ａ及び第１基板位置決め第２電極４３ａは、図１に示すように、それぞれ先端の尖った金製の電極である。第１基板位置決め第２電極４３ａの先端は、保護膜１５の溝１６ａに嵌め込まれている。第１下部基板配線２２ｙには、第１基板位置決め電極４０ｂが配置されている。第１基板位置決め電極４０ｂは、第１下部基板配線２２ｙに接続された第１基板位置決め第１電極４２ｂ及び第１基板位置決め第２電極４３ａに接続された第１基板位置決め第２電極４３ｂを有する。第１基板位置決め第１電極４２ｂ及び第１基板位置決め第２電極４３ｂは、それぞれ先端の尖った金製の電極である。第１基板位置決め第２電極４３ｂの先端は、保護膜１５の溝１６ｂに嵌め込まれている。
【００１５】
第１下部基板配線２２ａ，２２ｏが配置された第１基板２Ａの内部には、第１下部突起電極４１ａ，４１ｏにそれぞれ対向するビアプラグ２１ａ，２１ｏが配置されている。ビアプラグ２１ａ，２１ｏは、図２に示すように、第１半導体チップ３Ａが搭載される領域の周囲を取り囲むように配置されている。
【００１６】
後述する半導体装置の組立方法により更に明らかとなるが、第１の実施の形態に係る半導体装置によれば、第１基板２Ａ側に形成された第１基板位置決め第２電極４３ａ，４３ｏの先端を、ベース基板１上に形成された溝１６ａ，１６ｂに嵌め込ませ、ベース基板１と第１基板２Ａとを仮固定した後に熱圧着する。このため、先端形状の鋭利なベース側突起電極３１ａ，３１ｏと第１下部突起電極４１ａ，４１ｏとを接続する際の基板間の位置ズレを容易に抑制でき、電極間の導通不良を防止することができるので、歩留まりが向上する。なお、図１においては、第１基板位置決め第２電極４３ａ，４３ｂを第１基板２Ａ側に、溝１６ａ，１６ｂをベース基板１側に配置する例を示した。しかし、第１基板位置決め第２電極４３ａ，４３ｂをベース基板１側に配置する場合は、溝１６ａ，１６ｂを第１基板２Ａ側に配置できることは勿論である。
【００１７】
次に、図３〜図１１を用いて、第１の実施の形態に係る半導体装置の組立方法を説明する。なお、以下に述べる半導体装置の組立方法は一例であり、この変形例を含めて、これ以外の種々の方法により実現可能であることは勿論である。
【００１８】
（ａ）図３に示すように、ガラスエポキシ基板製等のベース基板１を用意する。ベース基板１の上下面には銅箔（図示省略）を貼り付け，エッチングにより薄くしておく。ベース基板１の必要な箇所にドリルでスルーホール１１Ａ，１１Ｘ，１１Ｙ，１１Ｏを形成し，無電解めっき法又は電気めっき法等によりスルーホール１１Ａ，１１Ｘ，１１Ｙ，１１Ｏの内部をめっきして、図４に示すように、ビアプラグ１１ａ，１１ｘ，１１ｙ，１１ｏを形成する。ベース基板１の上下面には、銅箔を堆積させ、銅箔の表面にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてこのフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして，ベース基板１の上面に上部配線１２ａ，１２ｘ，１２ｏを、ベース基板１の下面に下部配線１３ａ，１３ｂ，１３ｘ，１３ｃ，１３ｏを形成する。
【００１９】
（ｂ）図５に示すように、下部配線１３ａ，１３ｂ，１３ｘ，１３ｃ，１３ｏの表面に、エポキシ樹脂、ポリイミド系樹脂等を含む保護膜１４を配置する。上部配線１２ａ，１２ｘ，１２ｏの表面には、図５に示すように、エポキシ樹脂、ポリイミド系樹脂等を含む保護膜１５を形成する。保護膜１４の表面には、フォトレジスト膜を塗布し、フォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして、保護膜１４を選択的に除去し、図６に示すように、下部配線１３ｂ，１３ｃの一部を露出させる。図５に示すように、保護膜１５の表面には、フォトレジスト膜を塗布し、フォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして、図６に示すように、保護膜１５を選択的に除去し、上部配線１２ａ，１２ｘ，１２ｏの一部を露出させるとともに、ベース基板１の周辺部に、溝１６ａ，１６ｂを形成する。
【００２０】
（ｃ）保護膜１５から一部露出した上部配線１２ａ，１２ｏの表面に、必要に応じてスパッタ等によりバリアメタル（図示省略）を蒸着する。バリアメタルの上には、先端に金ボールを有する金線を接続し、荷重、超音波等を付加して金線を切断し、図７に示すように、ベース側突起電極３１ａ，３１ｏをそれぞれ形成する。図８に示すように、ベース基板１の上に封止樹脂３０を配置する。封止樹脂３０としては、シート状の非導電性フィルム（ＮＣＦ）等が採用可能である。
【００２１】
（ｄ）一方、図９に示すように、第１基板２Ａの第１下部基板配線２２ａ，２２ｏの一端には、第１チップ接続配線２３ａ，２３ｏを介して半導体チップ３Ａを搭載し、半導体チップ３Ａと第１チップ接続配線２３ａ，２３ｏの周囲に封止樹脂層２５を充填する。第１下部基板配線２２ａ，２２ｏの他の一端には、先端に金ボールを有する金線を接続し、荷重、超音波等を付加して金線を切断することにより、金製の第１下部突起電極４１ａ，４１ｏを形成する。この時、第１下部基板配線２２ｘの下には、先端に金ボールを有する金線を接続し、荷重、超音波等を付加して金線を切断し、第１基板位置決め第１電極４２ａ及び第１基板位置決め第２電極４３ａを形成する。第１下部基板配線２２ｙ上には、先端に金ボールを有する金線を接続し、荷重、超音波等を付加して金線を切断して、第１基板位置決め第１電極４２ｂ及び第１基板位置決め第２電極４３ｂを形成する。続いて、ベース基板１と第１基板２Ａとを対向させ、画像認識を行いながら、図１０に示すように、第１基板２Ａの第１基板位置決め第２電極４３ａの先端部を溝１６ａに、第１基板位置決め第２電極４３ｂの先端部を溝１６ｂにそれぞれ嵌め込ませるようにして、ベース基板１上に第１基板２Ａを仮固定する。図１１に示すように、ベース基板１と第１基板２Ａとを熱圧着ツール等により熱圧着する。
【００２２】
第１の実施の形態に係る半導体装置の組立方法によれば、ベース基板１と第１基板２Ａとを熱圧着する前に、第１基板位置決め第２電極４３ａ，４３ｂの先端をそれぞれ保護膜１５の溝１６ａ，１６ｂに予め嵌め込ませ、ベース基板１上と第１基板２Ａとを仮固定しておく。この結果、熱圧着する際のベース側突起電極３１ａと第１下部突起電極４１ａとの位置ズレが抑制されるため、電極間の導通が確実になる。よって、信頼性が向上し、歩留まりも高くなる。
【００２３】
（第１の実施の形態の第１の変形例）
第１の実施の形態の第１の変形例に係る半導体装置は、図１２の断面図及び図１３の平面図に示すように、溝１６ａ，１６ｂ，１６ｃ，１６ｄをそれぞれ有する保護膜１５ａ，１５ｂ，１５ｃ，１５ｄが、第１基板位置決め第２電極４３ａ，４３ｂ，４３ｃ，４３ｄに対向するベース基板１の周辺部の４つの角付近のみに選択的に配置される点が、図１に示す点と異なる。第１の実施の形態の第１の変形例によれば、第１基板位置決め第２電極４３ａ，４３ｂ，４３ｃ，４３ｄの先端部が、保護膜１５ａ，１５ｂ，１５ｃ，１５ｄの有する溝１６ａ，１６ｂ，１６ｃ，１６ｄにそれぞれ嵌め込まれた状態で仮固定されるので、熱圧着時の位置ズレを抑制でき、歩留まりが向上する。
【００２４】
（第１の実施の形態の第２の変形例）
第１の実施の形態の第２の変形例に係る半導体装置は、図１４に示すように、ベース基板１上に、第１基板２Ａ、第２基板２Ｂ、第３基板２Ｃが順次積層される点が、図１に示す半導体装置と異なる。ベース基板１の下部配線１３ｂ，１３ｃには、ベース基板１をマザーボード等に実装するためのボール電極５ｂ，５ｃが配置されている。
【００２５】
第１基板２Ａの上面には、ビアプラグ２１ａ，２１ｏを介して第１下部基板配線２２ａ，２２ｏに接続された第１上部基板配線２４ａ，２４ｏが配置されている。第１上部基板配線２４ａ，２４ｏ上には、第１上部突起電極１３１ａ，１３１ｏが配置されている。第１上部突起電極１３１ａ，１３１ｏは、先端の尖った金製の電極が採用可能である。第１上部基板配線２４ａ，２４ｏの周囲は、保護膜１２５で被覆されている。保護膜１２５は、第１基板２Ａの周辺部に選択的に形成された溝１１６ａ，１１６ｂを更に有する。この溝１１６ａ，１１６ｂは、後述する第２基板位置決め第２電極１４３ａ，１４３ｏの先端を嵌め込み、固定するための「第２基板位置決め電極ガイド手段」として機能する。第２基板２Ｂは、上下面にそれぞれ第２上部基板配線１２４ａ，１２４ｏ及び第２下部基板配線１２２ａ，１２２ｏ，１２２ｘ，１２２ｙを有するプリント基板である。第２上部基板配線１２４ａ，１２４ｏは、第２基板２Ｂの上下面を貫通するビアプラグ１２１ａ，１２１ｏにより、第２下部基板配線１２２ａ，１２２ｏに接続されている。第２下部基板配線１２２ａ，１２２ｏの下には、第２下部突起電極１４１ａ，１４１ｏが配置されている。第２下部突起電極１４１ａ，１４１ｏは、先端の尖った金製の電極が採用可能である。第２下部突起電極１４１ａ，１４１ｏは、第１基板２Ａ上の第１上部突起電極１３１ａ，１３１ｏに電気的に接続されている。第２下部基板配線１２２ａ，１２２ｏの他の端部には、第２チップ接続配線１２３ａ，１２３ｏがそれぞれ配置されている。第２チップ接続配線１２３ａ，１２３ｏは、第２半導体チップ３Ｂに接続されている。第２半導体チップ３Ｂの周囲には、第２封止樹脂１３０が配置されている。
【００２６】
第２下部基板配線１２２ｘの下には、第２基板位置決め電極１４０ａが配置されている。第２基板位置決め電極１４０ａは、第２下部基板配線１２２ｘに接続された第２基板位置決め第１電極１４２ａ及び第２基板位置決め第１電極１４２ａの先端に接続された第２基板位置決め第２電極１４３ａを有する。第２基板位置決め第１電極１４２ａ及び第２基板位置決め第２電極１４３ａは、それぞれ先端の尖った金製の電極である。第２基板位置決め第２電極１４３ａの先端部は、保護膜１２５の溝１１６ａに埋め込まれている。
【００２７】
第２下部基板配線１２２ｙの下には、第２基板位置決め電極１４０ｂが配置されている。第２基板位置決め電極１４０ｂは、第２下部基板配線１２２ｙに接続された第２基板位置決め第１電極１４２ｂ及び第２基板位置決め第１電極１４２ｂの先端に接続された第２基板位置決め第２電極１４３ｂを有する。第２基板位置決め第１電極１４２ｂ及び第２基板位置決め第２電極１４３ｂは、それぞれ先端の尖った金製の電極である。第２基板位置決め第２電極１４３ｂの先端は、保護膜１２５の溝１１６ｂに埋め込まれている。
【００２８】
第２基板２Ｂの上面には、ビアプラグ２２１ａ，２２１ｏを介して第２下部基板配線１２２ａ，１２２ｏに接続された第２上部基板配線１２４ａ，１２４ｏが配置されている。第２上部基板配線１２４ａ，１２４ｏ上には、第２上部突起電極２３１ａ，２３１ｏが配置されている。第２上部突起電極２３１ａ，２３１ｏは、先端の尖った金製の電極が採用可能である。第２上部基板配線１２４ａ，１２４ｏの周囲は、保護膜２２５に被覆されている。保護膜２２５は、第２基板２Ｂの周辺部に選択的に形成された溝２１６ａ，２１６ｂを更に有する。この溝２１６ａ，２１６ｂは、後述する第３基板位置決め第２電極２４３ａ，２４３ｏの先端部を嵌め込み、固定するための「第３基板位置決め電極ガイド手段」として機能する。
【００２９】
第３基板２Ｃは、下面に第３下部基板配線２２２ａ，２２２ｏ，２２２ｘ，２２２ｙを有するプリント基板である。第３下部基板配線２２２ａ，２２２ｏの下には、第３下部突起電極２４１ａ，２４１ｏが配置されている。第３下部突起電極２４１ａ，２４１ｏは、先端の尖った金製の電極が採用可能である。第３下部突起電極２４１ａ，２４１ｏは、第２基板２Ｂ上の第２上部突起電極２３１ａ，２３１ｏに電気的に接続されている。第３下部基板配線２２２ａ，２２２ｏの他の端部には、第３チップ接続配線２２３ａ，２２３ｏがそれぞれ配置されている。第３チップ接続配線２２３ａ，２２３ｏは、第３半導体チップ３Ｃに接続されている。第３半導体チップ３Ｃの周囲には、第３封止樹脂２３０が配置されている。
【００３０】
第３下部基板配線２２２ｘの下には、第３基板位置決め電極２４０ａが配置されている。第３基板位置決め電極２４０ａは、第３下部基板配線２２２ｘに接続された第３基板位置決め第１電極２４２ａ及び第３基板位置決め第１電極２４２ａの先端に接続された第３基板位置決め第２電極２４３ａを有する。第３基板位置決め第１電極２４２ａ及び第３基板位置決め第２電極２４３ａは、それぞれ先端の尖った金製の電極である。第３基板位置決め第２電極２４３ａの先端部は、保護膜２２５の溝２１６ａに埋め込まれている。
【００３１】
第３下部基板配線２２２ｙの下には、第３基板位置決め電極２４０ｂが配置されている。第３基板位置決め電極２４０ｂは、第３下部基板配線２２２ｙに接続された第３基板位置決め第１電極２４２ｂ及び第３基板位置決め第１電極２４２ｂの先端に接続された第３基板位置決め第２電極２４３ｂを有する。第３基板位置決め第１電極２４２ｂ及び第３基板位置決め第２電極２４３ｂは、それぞれ先端の尖った金製の電極である。第３基板位置決め第２電極２４３ｂの先端は、保護膜１２５の溝２１６ｂに埋め込まれている。
【００３２】
第１の実施の形態の第２の変形例に係る半導体装置によれば、ベース基板１、第１及び第２基板２Ａ，２Ｂ上にそれぞれ形成された溝１６ａ，１６ｂ，１１６ａ，１１６ｂ，２１６ａ，２１６ｂに、第１〜第３基板位置決め第２電極４３ａ，４３ｂ，１４３ａ，１４３ｂ，２４３ａ，２４３ｂの先端部がそれぞれ嵌め込まれることにより、ベース基板１と第１〜第３基板２Ａ，２Ｂ，２Ｃとの位置ズレが抑制される。このため、ベース基板１上に複数の基板を積層する場合においても、歩留まりが高く、信頼性の高い半導体装置が提供できる。
【００３３】
（第１の実施の形態の第３の変形例）
第１の実施の形態の第３の変形例に係る半導体装置は、図１５に示すように、第１基板２Ａの上下面を貫通するビアプラグ２１ａ，２５０ｂ，２５０ｃ，２５０ｄ，・・・２１ｏにそれぞれ接続されたボール電極５０ａ，５０ｂ，５０ｃ，５０ｄ，・・・を介して、ボールグリッドアレイ（ＢＧＡ）型の半導体モジュール５１が配置されている点が、図１に示す半導体装置と異なる。ベース基板１の下面に露出された下部配線１３ｂ，１３ｃには、ベース基板１をマザーボード等に実装するためのボール電極５ｂ，５ｃが配置される。ボール電極５ｂ，５ｃ，５０ａ，５０ｂ，・・・は、半田ボール等が使用可能である。図１５に示す半導体装置によれば、ＢＧＡ型の半導体モジュール５１を第１基板２Ａ上に実装させた信頼性の高い半導体装置が提供できる。
【００３４】
（第１の実施の形態の第４の変形例）
第１の実施の形態の第４の変形例に係る半導体装置は、図１６に示すように、第１基板２Ａの上下面を貫通するビアプラグ２１ａ，２１ｏにそれぞれ接続されたリード６０ａ，６０ｏを介して、薄型スモールアウトラインパッケージ（ＴＳＯＰ）型、或いはクワッドフラットパッケージ（ＱＦＰ）型等の半導体モジュール６１が配置される点が、図１に示す半導体装置と異なる。ベース基板１の下面に露出された下部配線１３ｂ，１３ｃには、ベース基板１をマザーボード等に実装するためのボール電極５ｂ，５ｃが配置される。図１６に示す半導体装置によれば、ＴＳＯＰ、ＱＦＰ等の表面実装型の半導体モジュール６１を、第１基板２Ａ上に実装させた信頼性の高い半導体装置が提供できる。
【００３５】
（第２の実施の形態）
本発明の第２の実施の形態に係る半導体装置は、図１７及び図１８に示すように、第１基板位置決め第２電極４３ａ，４３ｂの先端部を固定するための第１基板位置決め電極ガイド手段として、ベース基板１上に選択的に配置された複数の突起電極３２ａ，３２ｃを備える。他は、第１の実施の形態に示す半導体装置と実質的に同様である。
【００３６】
図１８に示すように、ベース基板１の周辺部の４つの角付近には、第１基板位置決め第２電極４３ａに接するように、複数の突起電極３２ａ，３２ｂがそれぞれ隣接して配置されている。第１基板位置決め第２電極４３ｂの周囲には、突起電極３２ｃ，３２ｄがそれぞれ隣接して配置されている。第１基板位置決め第２電極４３ｃの周囲には、突起電極３２ｅ，３２ｆがそれぞれ隣接して配置されている。第１基板位置決め第２電極４３ｄの周囲には、突起電極３２ｇ，３２ｈがそれぞれ隣接して配置されている。突起電極３２ａ，３２ｂ，・・・は、それぞれ先端の尖った金製の電極である。
【００３７】
後述する半導体装置の組立方法により更に明らかとなるが、第２の実施の形態に係る半導体装置によれば、第１基板２Ａ側に形成された第１基板位置決め第２電極４３ａ，４３ｂの先端が、第１基板位置決め第２電極４３ａ，４３ｂを支えるように、それぞれ隣接する突起電極３２ａ，３２ｂ・・・の隙間に固定されるため、ベース基板１と第１基板２Ａとを熱圧着する際の位置ズレが抑制される。この結果、先端形状の鋭利なベース側突起電極３１ａ，３１ｏと第１下部突起電極４１ａ，４１ｏとを接続する際の導通不良を防止できる。なお、図１７においては、第１基板位置決め第２電極４３ａ，４３ｂを第１基板２Ａ側に、突起電極３２ａ，３２ｂ，・・・をベース基板１側に配置する例を示した。しかし、ベース基板１側に第１基板位置決め第２電極４３ａ，４３ｂを配置する場合は、第１基板２Ａ側に突起電極３２ａ，３２ｂを配置できることは勿論である。
【００３８】
次に、図１９〜図２３を用いて、第２の実施の形態に係る半導体装置の組立方法を説明する。
【００３９】
（ａ）図１９（ａ）に示すように、ガラスエポキシ基板製等のベース基板１の上下面に上部配線１２ａ，１２ｘ，１２ｏ及び下部配線１３ａ，１３ｂ，１３ｘ，１３ｃ，１３ｏ，１３ｘを有するプリント基板を準備する。上部配線１２ａ，１２ｏの表面には、必要に応じてスパッタ等によりバリアメタル（図示省略）を蒸着する。バリアメタルの上には、先端に金ボールを有する金線を接続し、荷重、超音波等を付加して金線を切断して、ベース側突起電極３１ａ，３１ｏを形成する。図１９（ｂ）に示すように、ベース基板１の周辺部には、先端に金ボールを有する金線を接続し、荷重、超音波等を付加して金線を切断して、突起電極３２ａ，３２ｂ，・・・を形成しておく。
【００４０】
（ｂ）図２０（ａ）に示すように、第１下部基板配線２２ａ，２２ｏ，２２ｘ，２２ｙを有する厚さ０．１〜０．１５ｍｍ程度の第１基板２Ａを準備する。第１下部基板配線２２ａ，２２ｏ上の一端には、先端に金ボールを有する金線を接続し、荷重、超音波等を付加して金線を切断して、第１下部突起電極４１ａ，４１ｏを配置する。第１下部基板配線２２ａ，２２ｏの他の一端には、金製の第１チップ接続配線２３ａ，２３ｏを介して第１半導体チップ３Ａを配置する。第１半導体チップ３Ａと第１基板２Ａとの間には、封止樹脂２５を充填する。第１下部基板配線２２ｘ上には、先端に金ボールを有する金線を接続し、荷重、超音波等を付加して金線を切断して、第１基板位置決め第１電極４２ａ及び第１基板位置決め第２電極４３ａを形成する。第１下部基板配線２２ｙ上には、第１基板位置決め第１電極４２ｂ及び第１基板位置決め第２電極４３ｂを形成する。同様にして、図２０（ｂ）に示すように、第１基板２Ａの周辺部に第１基板位置決め第２電極４３ｂ，４３ｃを形成する。
【００４１】
（ｃ）図２１に示すように、ベース基板１の上にＮＣＦ等の封止樹脂３０を配置する。図２２に示すように、ベース基板１と第１基板２Ａとを対向させ、図２２に示すように、画像認識を行いながら、第１基板２Ａの第１基板位置決め第２電極４３ａを、突起電極３２ａ，３２ｃに一部接触させるように配置する（図１８参照）。そして、図２３に示すように、ベース基板１と第１基板２Ａとを熱圧着ツール等により熱圧着する。
【００４２】
第２の実施の形態に係る半導体装置の組立方法によれば、ベース基板１と第１基板２Ａとを熱圧着する前に、第１基板位置決め第２電極４３ａ，４３ｂの先端を突起電極３２ａ，３２ｂ，・・・に囲まれた領域に配置させることにより、位置決め電極４３ａ，４３ｂの配置場所が規制される。このため、ベース基板１と第１基板２Ａとを熱圧着する場合に、ベース側突起電極３１ａ，３１ｏと第１下部突起電極４１ａ，４１ｏとの位置ズレが発生しにくくなり、導通が確実に行われる。この結果、信頼性が向上し、歩留まりも高くなる。
【００４３】
（第２の実施の形態の第２の変形例）
第２の実施の形態の第２の変形例に係る半導体装置は、図２４に示すように、ベース基板１上に、第１基板２Ａ、第２基板２Ｂ、第３基板２Ｃが順次積層される点が、図１７に示す半導体装置と異なる。ベース基板１の下部配線１３ｂ，１３ｃには、ベース基板１をマザーボード等に実装するためのボール電極５ｂ，５ｃが配置されている。
【００４４】
第１基板２Ａの上面には、第２基板位置決め第２電極１４３ａ，１４３ｂにそれぞれ隣接する突起電極（第２突起電極）１３２ａ，１３２ｃが配置されている。突起電極１３２ａ，１３２ｃは、第２基板位置決め第２電極１４３ａ，１４３ｂの先端部を支え、位置ズレを抑制するための「第２基板位置決め電極ガイド手段」として機能する。第２基板２Ｂ上の周辺部には、第２基板位置決め第２電極２４３ａ，２４３ｂにそれぞれ隣接する突起電極（第３突起電極）２３２ａ，２３２ｃが配置される。この突起電極２３２ａ，２３２ｃは、第２基板位置決め第２電極２４３ｂ，２４３ｂの先端部を支え、位置ズレを抑制するための「第３基板位置決め電極ガイド手段」として機能する。
【００４５】
第２の実施の形態の第２の変形例に係る半導体装置によれば、第１〜第３位置決め第２電極４３ａ，４３ｂ，１４３ａ，１４３ｂ，２４３ａ，２４３ｂの先端部を支え、位置ズレを抑制するための位置決めガイド手段として、複数の突起電極３２ａ，３２ｃ，１３２ａ，１３２ｃ，２３２ａ，２３２ｃが配置されるので、ベース基板１上にそれぞれ同じ形状の複数の基板（第１〜第３基板２Ａ，２Ｂ，２Ｃ）を積層する際においても、容易に位置ズレを抑制できる。このため、歩留まりが高く、信頼性の高い半導体装置が提供できる。
【００４６】
（第２の実施の形態の第３の変形例）
第２の実施の形態の第３の変形例に係る半導体装置は、図２５に示すように、第１基板２Ａの上下面を貫通するビアプラグ２１ａ，２５０ｂ，・・・にそれぞれ接続されたボール電極５０ａ，５０ｂ，・・・を介して、ＢＧＡ型の半導体モジュール５１が配置されている点が、図１７に示す半導体装置と異なる。ベース基板１の下面に露出された下部配線１３ｂ，１３ｃには、ベース基板１をマザーボード等に実装するためのボール電極５ｂ，５ｃが配置される。ボール電極５ｂ，５ｃ，５０ａ，５０ｂ，・・・は、半田ボール等が使用可能である。図１７に示す半導体装置によれば、ＢＧＡ型の半導体モジュール５１を第１基板２Ａ上に実装させた信頼性の高い半導体装置が提供できる。
【００４７】
（第２の実施の形態の第４の変形例）
第２の実施の形態の第４の変形例に係る半導体装置は、図２６に示すように、第１基板２Ａの上下面を貫通するビアプラグ２１ａ，２１ｏにそれぞれ接続されたリード６０ａ，６０ｏを介して、ＴＳＯＰ型、或いはＱＦＰ型等の表面実装型の半導体モジュール６１が配置される点が、図１７に示す半導体装置と異なる。ベース基板１の下面に露出された下部配線１３ｂ，１３ｃには、ベース基板１をマザーボード等に実装するためのボール電極５ｂ，５ｃが配置される。図２６に示す半導体装置によれば、ＴＳＯＰ、ＱＦＰ等の半導体モジュール６１を第１基板２Ａ上に三次元方向に積層させた信頼性の高い半導体装置が提供できる。
【００４８】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。図１に示す半導体装置においては、第１基板２Ａに第１半導体チップ３Ａをフェイスダウンに実装する例を示したが、ワイヤボンディング等によりフェイスアップに実装することも可能である。図１４に示す半導体装置においては、第１〜第３基板２Ａ，２Ｂ，２Ｃを積層する例を示したが、積層する基板の総数、半導体チップの数は、特に限定されない。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施の形態に係る半導体装置の一例であり、図１のＡ−Ａ方向からみた断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置を示す平面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の組立方法（その１）を示す工程断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の組立方法（その２）を示す工程断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の組立方法（その３）を示す工程断面図である。
【図６】本発明の第１の実施の形態に係る半導体装置の組立方法（その４）を示す工程断面図である。
【図７】本発明の第１の実施の形態に係る半導体装置の組立方法（その５）を示す工程断面図である。
【図８】本発明の第１の実施の形態に係る半導体装置の組立方法（その６）を示す工程断面図である。
【図９】本発明の第１の実施の形態に係る半導体装置の組立方法（その７）を示す工程断面図である。
【図１０】本発明の第１の実施の形態に係る半導体装置の組立方法（その８）を示す工程断面図である。
【図１１】本発明の第１の実施の形態に係る半導体装置の組立方法（その９）を示す工程断面図である。
【図１２】本発明の第１の実施の形態の第１の変形例に係る半導体装置の一例であり、図１３のＢ−Ｂ方向からみた断面図である。
【図１３】本発明の第１の実施の形態の第１の変形例に係る半導体装置を示す平面図である。
【図１４】本発明の第１の実施の形態の第２の変形例に係る半導体装置を示す断面図である。
【図１５】本発明の第１の実施の形態の第３の変形例に係る半導体装置を示す断面図である。
【図１６】本発明の第１の実施の形態の第４の変形例に係る半導体装置を示す断面図である。
【図１７】本発明の第２の実施の形態に係る半導体装置の一例であり、図１８のＣ−Ｃ方向からみた断面図である。
【図１８】本発明の第２の実施の形態に係る半導体装置を示す平面図である。
【図１９】本発明の第２の実施の形態に係る半導体装置の組立方法（その１）を示し、図１９（ａ）は、図１９（ｂ）のＤ−Ｄ方向からみた断面図、図１９（ｂはベース基板の上面からみた平面図である。
【図２０】本発明の第２の実施の形態に係る半導体装置の組立方法（その２）を示し、図２０（ａ）は、図２０（ｂ）のＥ−Ｅ方向からみた断面図、図２０（ｂは半導体チップが配置された上面からみた平面図である。
【図２１】本発明の第２の実施の形態に係る半導体装置の組立方法（その３）を示す断面図である。
【図２２】本発明の第２の実施の形態に係る半導体装置の組立方法（その４）を示す断面図である。
【図２３】本発明の第２の実施の形態に係る半導体装置の組立方法（その５）を示す断面図である。
【図２４】本発明の第２の実施の形態の第１の変形例に係る半導体装置を示す平面図である。
【図２５】本発明の第２の実施の形態の第２の変形例に係る半導体装置を示す断面図である。
【図２６】本発明の第２の実施の形態の第３の変形例に係る半導体装置を示す断面図である。
【符号の説明】
【００５０】
１…ベース基板
２Ａ…第１基板
２Ｂ…第２基板
３Ａ…第１半導体チップ
３Ｂ…第２半導体チップ
１５…保護膜
１６ａ，１６ｂ，１１６ａ，１１６ｂ，２１６ａ，２１６ｂ…溝
２５，３０，１３０，２３０…封止樹脂
３１ａ，３１ｏ…ベース側突起電極
３２ａ，３２ｂ，・・・３２ｈ…突起電極
４０ａ，４０ｂ…第１基板位置決め電極
４１ａ，４１ｏ…第１下部突起電極
１２５…保護膜
１３１ａ，１３１ｏ…第１上部突起電極
１３２ａ，１３２ｂ…突起電極
１４０ａ，１４０ｂ…第２基板位置決め電極
１４１ａ，１４１ｏ…第２下部突起電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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