(57)【要約】【課題】  酸化濃縮法を用いて半導体層の一部におけるＧｅ濃度を高める際に生じる不具合を解決することができ、素子製造の再現性及び歩留まりの向上をはかる。【解決手段】  半導体装置の製造方法において、基板上に少なくともＳｉを含む半導体層３を形成した後、半導体層３に素子分離用絶縁膜４を形成し、半導体層３を第１の半導体層３ａと第２の半導体層３ｂに分離し、次いで第２の半導体層３ｂ及び素子分離用絶縁膜４の上にシリコン窒化膜７を形成し、次いで第１の半導体層３ａ及びシリコン窒化膜７の上にＳｉＧｅ膜６を形成し、次いでＳｉＧｅ膜６を酸化して酸化膜８を形成すると共に、該膜６中のＧｅを第１の半導体層３ａ中に拡散させ、次いでＳｉＧｅ膜６の酸化物８を除去し、次いでシリコン窒化膜７を除去する。【選択図】      図２
2006228958.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、素子分離用絶縁膜により互いに分離して、少なくともＳｉを含む第１及び第２の半導体層を形成した半導体装置であって、
前記第１の半導体層のＧｅ濃度は前記第２の半導体層のＧｅ濃度よりも高く設定され、且つ前記第１及び第２の半導体層は同じ膜厚に形成されていることを特徴とする半導体装置。
【請求項２】
基板上に少なくともＳｉを含む半導体層を形成する工程と、
前記半導体層に素子分離用絶縁膜を形成し、該半導体層を第１の半導体層と第２の半導体層に分離する工程と、
前記第２の半導体層及び前記素子分離用絶縁膜の上にシリコン窒化膜を形成する工程と、
前記第１の半導体層及び前記シリコン窒化膜の上にＳｉＧｅ膜を形成する工程と、
前記ＳｉＧｅ膜を酸化して酸化物を形成すると共に、該膜中のＧｅを前記第１の半導体層中に拡散させる工程と、
前記ＳｉＧｅ膜の酸化物を除去する工程と、
前記シリコン窒化膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
基板上に少なくともＳｉを含む半導体層が形成され、この半導体層上にゲート絶縁膜を介してゲート電極が形成され、このゲート電極の両側にソース・ドレイン領域が形成された半導体装置であって、
前記半導体層は、前記ゲート電極下のチャネル領域のＧｅ濃度が前記ソース・ドレイン領域のＧｅ濃度よりも高く、且つ前記チャネル領域と前記ソース・ドレイン領域の厚みは等しいことを特徴とする半導体装置。
【請求項４】
基板上に少なくともＳｉを含む半導体層を形成する工程と、
前記半導体層上に、該半導体層に形成すべきＭＩＳトランジスタのチャネル領域となる部分に開口を有するシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上及び前記開口内にＳｉＧｅ膜を形成する工程と、
前記ＳｉＧｅ膜を酸化して酸化物を形成する共に、該膜中のＧｅを前記半導体層のチャネル領域となる部分に拡散させる工程と、
前記ＳｉＧｅ膜の酸化物を除去する工程と、
前記シリコン窒化膜を除去する工程と、
前記半導体層上にゲート絶縁膜を介してゲート電極を形成し、更にソース・ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
基板上に少なくともＳｉを含む半導体層が形成され、この半導体層上にゲート絶縁膜を介してゲート電極が形成され、このゲート電極の両側にソース・ドレイン領域が形成された半導体装置であって、
前記半導体層は、前記ソース・ドレイン領域のＧｅ濃度が前記ゲート電極下のチャネル領域のＧｅ濃度よりも高く、且つ前記チャネル領域とソース・ドレイン領域の厚みは等しいことを特徴とする半導体装置。
【請求項６】
基板上に少なくともＳｉを含む半導体層を形成する工程と、
前記半導体層上に、該半導体層に形成すべきＭＩＳトランジスタのソース・ドレイン領域となる部分に開口を有するシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上及び前記開口内にＳｉＧｅ膜を形成する工程と、
前記ＳｉＧｅ膜を酸化して酸化物を形成すると共に、該膜中のＧｅを前記半導体層のソース・ドレイン領域となる部分に拡散させる工程と、
前記ＳｉＧｅ膜の酸化物を除去する工程と、
前記シリコン窒化膜を除去する工程と、
前記半導体層上にゲート絶縁膜を介してゲート電極を形成し、更にソース・ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
第１の半導体層はＳｉＧｅであり、第２の半導体層はＳｉ又は第１の半導体層よりもＧｅ濃度の低いＳｉＧｅであることを特徴とする請求項１，３，又は５記載の半導体装置。
【請求項８】
前記素子分離用絶縁膜は、シリコン酸化膜であることを特徴とする請求項１，３，又は５記載の半導体装置。
【請求項９】
前記基板は、単結晶Ｓｉ基板上に絶縁膜を形成したものであることを特徴とする請求項１，３，又は５記載の半導体装置。
【請求項１０】
前記シリコン窒化膜を形成する工程として、前記第１，第２の半導体層及び前記素子分離用絶縁膜の上にシリコン窒化膜を形成した後、第１の半導体層上の部分に該層に内包される開口を形成したことを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ（Metal-Insulator Semiconductor）トランジスタなどの半導体装置に係わり、特にＳｉＧｅによる歪みＳｉチャネル、ＳｉＧｅチャネル、或いはＧｅチャネルを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、移動度向上を目的として、チャネルＳｉに格子歪みを印加した歪みＳｉチャネルやＳｉＧｅチャネル、更にはＧｅチャネルのＭＩＳＦＥＴが注目されている。そして、これらチャネルの移動度向上はｎ型，ｐ型チャネルにより異なり、またデバイスプロセスインテグレーションからの要求から様々な歪み印加手法、チャネル材料選定が提案されている。
【０００３】
一方、ＳｉＧｅ層の形成には、酸化濃縮法と呼ばれる手法によって、ＳｉＧｅ膜厚、Ｇｅ組成を制御良く、そして良好なＳｉＧｅ層を形成することが可能である（例えば、非特許文献１参照）。この酸化濃縮法は、ＳｉＧｅの酸化においてＳｉが選択的に酸化され、形成されるシリコン酸化膜からＧｅが吐き出され、ＳｉＯ2 中をＧｅが拡散しないことが特徴で、特にシリコンオンインシュレータ（ＳＯＩ）上において、ＳｉＧｅ層のＧｅが濃縮されながら薄膜化される。この技術によって形成されたＳｉＧｅ層は、歪み印加層、ＳｉＧｅチャネル形成に好都合である。
【０００４】
さらに、この酸化濃縮を進めることによって、より高濃度のＧｅ層にすることも可能である（例えば、非特許文献２参照）。また、ＳｉＧｅ層の一部に対して選択的に酸化濃縮を進め、部分的に高Ｇｅ組成のＳｉＧｅ層を形成する技術も提案されている（非特許文献３参照）。
【非特許文献１】T. Tezuka, et al., Appl. Phyc. Lett., v.80, p3650,2002
【非特許文献２】S. Nakaharai, et al.,“Characterization of 7-nm-thick Strained Ge-on-Insulator Layer Fabricated by Ge-Condensation Technique”
【非特許文献３】T.Tezuka, et al., proc. VLSI technology symposium p198, 2004
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、本発明者らの実験及び鋭意研究によれば、選択的にＳｉＧｅ層を形成する際にＧｅの拡散抑制層（マスク）としてシリコン酸化膜を用いると、不具合が生じることが明らかとなった。即ち、選択的なＧｅ濃縮ＳｉＧｅ層を形成した後にマスクとしてシリコン酸化膜を剥離する際に、素子分離絶縁膜などのシリコン酸化膜領域が剥離されてしまう。このような不具合は素子製造の再現性、歩留まりに影響するため、その改善が求められる。
【０００６】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、酸化濃縮法を用いて半導体層の一部におけるＧｅ濃度を高める際に生じる不具合を解決することができ、素子製造の再現性及び歩留まりの向上に寄与し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００８】
即ち、本発明の一態様は、基板上に、素子分離用絶縁膜により互いに分離して、少なくともＳｉを含む第１及び第２の半導体層を形成した半導体装置であって、前記第１の半導体層のＧｅ濃度は前記第２の半導体層のＧｅ濃度よりも高く設定され、且つ前記第１及び第２の半導体層は同じ膜厚に形成されていることを特徴とする。
【０００９】
さらに、本発明の別の一態様は、上記の半導体装置の製造方法において、基板上に少なくともＳｉを含む半導体層を形成する工程と、前記半導体層に素子分離用絶縁膜を形成し、該半導体層を第１の半導体層と第２の半導体層に分離する工程と、前記第２の半導体層及び前記素子分離用絶縁膜の上にシリコン窒化膜を形成する工程と、前記第１の半導体層及び前記シリコン窒化膜の上にＳｉＧｅ膜を形成する工程と、前記ＳｉＧｅ膜を酸化して酸化物を形成すると共に、該膜中のＧｅを前記第１の半導体層中に拡散させる工程と、前記ＳｉＧｅ膜の酸化物を除去する工程と、前記シリコン窒化膜を除去する工程と、を含むことを特徴とする。
【００１０】
また、本発明の別の一態様は、基板上に少なくともＳｉを含む半導体層が形成され、この半導体層上にゲート絶縁膜を介してゲート電極が形成され、このゲート電極の両側にソース・ドレイン領域が形成された半導体装置であって、前記半導体層は、前記ゲート電極下のチャネル領域のＧｅ濃度が前記ソース・ドレイン領域のＧｅ濃度よりも高く、且つ前記チャネル領域と前記ソース・ドレイン領域の厚みは等しいことを特徴とする。
【００１１】
さらに、本発明の別の一態様は、上記の半導体装置の製造方法において、基板上に少なくともＳｉを含む半導体層を形成する工程と、前記半導体層上に、該半導体層に形成すべきＭＩＳトランジスタのチャネル領域となる部分に開口を有するシリコン窒化膜を形成する工程と、前記シリコン窒化膜上及び前記開口内にＳｉＧｅ膜を形成する工程と、前記ＳｉＧｅ膜を酸化して酸化物を形成する共に、該膜中のＧｅを前記半導体層のチャネル領域となる部分に拡散させる工程と、前記ＳｉＧｅ膜の酸化物を除去する工程と、前記シリコン窒化膜を除去する工程と、前記半導体層上にゲート絶縁膜を介してゲート電極を形成し、更にソース・ドレイン領域を形成する工程と、を含むことを特徴とする。
【００１２】
また、本発明の別の一態様は、基板上に少なくともＳｉを含む半導体層が形成され、この半導体層上にゲート絶縁膜を介してゲート電極が形成され、このゲート電極の両側にソース・ドレイン領域が形成された半導体装置であって、前記半導体層は、前記ソース・ドレイン領域のＧｅ濃度が前記ゲート電極下のチャネル領域のＧｅ濃度よりも高く、且つ前記チャネル領域とソース・ドレイン領域の厚みは等しいことを特徴とする。
【００１３】
さらに、本発明の別の一態様は、上記の半導体装置の製造方法において、基板上に少なくともＳｉを含む半導体層を形成する工程と、前記半導体層上に、該半導体層に形成すべきＭＩＳトランジスタのソース・ドレイン領域となる部分に開口を有するシリコン窒化膜を形成する工程と、前記シリコン窒化膜上及び前記開口内にＳｉＧｅ膜を形成する工程と、前記ＳｉＧｅ膜を酸化して酸化物を形成すると共に、該膜中のＧｅを前記半導体層のソース・ドレイン領域となる部分に拡散させる工程と、前記ＳｉＧｅ膜の酸化物を除去する工程と、前記シリコン窒化膜を除去する工程と、前記半導体層上にゲート絶縁膜を介してゲート電極を形成し、更にソース・ドレイン領域を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、シリコン窒化膜をＧｅの拡散抑制層として用いることにより、酸化濃縮法を用いて半導体層の一部におけるＧｅ濃度を高める際に生じる不具合を解決することができ、素子製造の再現性及び歩留まりの向上をはかることができる。
【発明を実施するための最良の形態】
【００１５】
まず、発明の実施形態を説明する前に、本発明者らが提案した、半導体層に部分的にＧｅを導入するための方法を説明する。
【００１６】
図８（ａ）（ｂ）は、シリコン酸化膜をマスクに用いた選択ＳｉＧｅ酸化濃縮法を説明するための工程断面図である。
【００１７】
まず、図８（ａ）に示すように、例えばＳｉからなる支持基板１上に、例えばシリコン酸化膜からなる埋め込み絶縁膜２を形成し、埋め込み絶縁膜２上に例えばＳｉからなる半導体層３を形成し、これによりＳＯＩ構造を形成する。続いて、半導体層３に、素子分離用絶縁膜４を形成し、第１の半導体層３ａと第２の半導体層３ｂに分離する。素子分離用絶縁膜４は主にシリコン酸化膜で形成される。次いで、全面にシリコン酸化膜５を堆積し、Ｇｅを導入したい第１の半導体層３ａ上を開口する。
【００１８】
次いで、第１の半導体層３ａ及びシリコン酸化膜５上にＳｉＧｅ層６をエピタキシャル成長する。ＳｉＧｅ層６の組成、厚さは導入するＧｅ組成によって異なり、例えば半導体層３ａの厚さがT_ini[nm]、Ｇｅ組成がGe_ini[%]で、形成するＳｉＧｅ層６の厚さがT_fin[nm]、Ｇｅ組成がGe_fin[%]とすると、堆積するGe_add[%]SiGe層の膜厚T_add[nm]はT_add＝(Ge_fin*T_fin-Ge_ini*T_ini)/Ge_addとなる。
【００１９】
次いで、図８（ｂ）に示すように、T_ini+T_add-T_fin[nm]だけの膜厚を酸化すると所望のＧｅ組成Ge_fin[%]、膜厚T_fin[nm]のＳｉＧｅ層３ａが形成される。このとき、マスクとしてのシリコン酸化膜５の下の半導体層３ｂにはＧｅが拡散しないため、Ｇｅ組成の変動はない。これ以降、表面のシリコン酸化膜を剥離して、デバイス形成工程に移る。
【００２０】
しかしながら、この種の方法においては、図８（ｂ）に示すように、マスクとしてのシリコン酸化膜５の剥離の際、マスクの残りが無いように十分なエッチング量を確保するためシリコン酸化膜からなる素子分離用絶縁膜４も図中の９で示す箇所のように一部エッチングされてしまう。そのため、半導体層３ａ，３ｂと素子分離用絶縁膜４と間に不測の段差が生じたり、最悪、埋め込み絶縁膜２までもがエッチングされたりするという、不具合が生じることが分かった。
【００２１】
このように、選択的なＧｅ濃縮ＳｉＧｅ層を形成する際にシリコン酸化膜を用いた手法では、そのシリコン酸化膜の剥離の際に、必要とするシリコン酸化膜領域が剥離されてしまう。このような不具合は素子製造の再現性、歩留まりに影響するため、その改善が求められる。
【００２２】
そこで本発明者らは、シリコン窒化膜が拡散抑制層として有効であることを実験から明らかにした。図７（ａ）は３００ｎｍの膜厚からなるシリコン窒化膜上にＧｅ組成１５％からなるＳｉＧｅ層を堆積した時のＳｉＧｅ層及びシリコン窒化膜層中のＧｅのＳＩＭＳプロファイルである。図７（ｂ）に、この試料を酸化した後１１５０℃のアニールした試料のＧｅのＳＩＭＳプロファイルを示す。ちなみに酸化の主な目的は高温アニール中にＳｉＧｅからＧｅがガス雰囲気中に拡散しないためである。
【００２３】
ＳＩＭＳプロファイルから明らかなように、高温の熱処理にも拘わらずシリコン窒化膜中にＧｅは殆ど拡散しないことが明らかとなった。これにより、Ｇｅ拡散層としてシリコン酸化膜とシリコン窒化膜の２つを用いることが可能となる。なお、ＳｉＧｅ層とＳｉＮ界面においてＧｅのプロファイルに若干の傾きが見られるが、これはＳＩＭＳ分析における感度に絡む結果であり、ＳｉＮ層へのＧｅの拡散はないとみなされる。
【００２４】
以下に、Ｇｅ拡散のマスクにシリコン窒化膜を用いて選択的なＧｅ濃縮ＳｉＧｅ層を形成する実施形態について説明する。
【００２５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の概略構成を示す断面図である。
【００２６】
単結晶Ｓｉ基板（支持基板）１上にシリコン酸化膜からなる埋め込み絶縁膜２が形成され、その上に半導体層３が形成されて、いわゆるＳＯＩ構造が形成されている。半導体層３は、シリコン酸化膜からなる素子分離用絶縁膜４により、ＳｉＧｅからなる第１の半導体層３ａとＳｉからなる第２の半導体層３ｂに分離されている。
【００２７】
第１の半導体層３ａ上にシリコン酸化膜からなるゲート絶縁膜１１を介してゲート電極１２が形成され、ゲート電極１２の両側面に側壁絶縁膜１３が形成されている。さらに、ゲート電極１２を挟んで半導体層３ａにソース・ドレイン領域１４が形成され、これによりＭＯＳトランジスタが形成されている。同様に、第２の半導体層３ｂ上にシリコン酸化膜からなるゲート絶縁膜２１を介してゲート電極２２が形成され、ゲート電極２２の両側面に側壁絶縁膜２３が形成されている。さらに、ゲート電極２２を挟んで半導体層３ｂにソース・ドレイン領域２４が形成され、これによりＭＯＳトランジスタが形成されている。
【００２８】
図２（ａ）〜（ｄ）は、本実施形態の半導体装置の製造工程を示す断面図である。
【００２９】
まず、図２（ａ）に示すように、Ｓｉからなる支持基板１、シリコン酸化膜からなる埋め込み絶縁膜２、及びＳｉからなる半導体層３を積層したＳＯＩ基板を形成する。そして、半導体層３の一部にシリコン酸化膜からなる素子分離用絶縁膜４を形成することにより、半導体層３を第１の半導体層３ａと第２の半導体層３ｂに分離する。
【００３０】
次いで、図２（ｂ）に示すように、Ｇｅ拡散抑制層としてシリコン窒化膜７を堆積し、ＳｉＧｅ層としたい領域３ａ上を開口する。なお、この開口は半導体層３ａの領域に内包される程度の開口とした方が、後のシリコン酸化膜を剥離した際に素子分離領域が侵されないので望ましい。続いて、シリコン窒化膜７上及び開口内（半導体層３ａ上）にＳｉＧｅ層６を堆積する。ＳｉＧｅ層６の堆積は、半導体層３ａに欠陥を誘起させないため、低Ｇｅ組成でエピタキシャル成長することが望ましい。なお、堆積するGe_add[%]ＳｉＧｅ層６の膜厚T_add[nm]は、例えば半導体層３ａの厚さがT_ini[nm]、形成したいＳｉＧｅ層３ａの膜厚がT_fin[nm]、Ｇｅ組成がGe_fin[%]とすると、T_add＝(Ge_fin*T_fin)/Ge_addとするのが望ましい。
【００３１】
次いで、図２（ｃ）に示すように、T_add+T_ini-T_fin[nm]だけのＳｉを酸化するようにＳｉＧｅ層６を酸化する。ここでは、T_ini=T_finとし、T_addだけ酸化する。即ち、半導体層３ａは酸化せず、ＳｉＧｅ層６のみを酸化する。酸化は、乾燥酸化でＳｉＧｅの融点以下の範囲で高温であることが望ましい。これにより、ＳｉＧｅ層６はシリコン酸化膜８となり、半導体層３ａのみにＧｅが拡散し、半導体層３ａはＳｉＧｅ層となる。
【００３２】
次いで、図２（ｄ）に示すように、シリコン酸化膜８を剥離する。このシリコン酸化膜８を剥離する際、シリコン酸化膜８とシリコン窒化膜７とのエッチングの選択比が高い薬液若しくはガス条件で剥離することが望ましい。これにより、シリコン酸化膜８を剥離しても素子分離用絶縁膜４がエッチングされることがなく、良好な素子分離を保持することが可能である。その後、シリコン窒化膜７を剥離する。
【００３３】
これ以降は、前記図１に示すように、ＭＯＳトランジスタなどの半導体素子を形成する。なお、ＳｉＧｅ層３ａ上にＳｉをエピタキシャル成長することによって、歪みＳｉを形成することも可能であるが、Ｓｉ層のないＳｉＧｅチャネルのＭＯＳＦＥＴとして素子を形成しても良い。
【００３４】
このようにして形成された半導体装置は、ＳｉＧｅ層３ａとＳｉ層３ｂとを同一基板上に、そして良好な素子分離を有した基板を形成することが可能である。つまり、酸化濃縮法を用いて半導体層の一部におけるＧｅ濃度を高める際に生じる不具合を解決することができ、素子製造の再現性及び歩留まりの向上をはかることができる。また、本実施形態を応用することによって、同一基板上に異なるＧｅ組成のＳｉＧｅ領域を形成することも可能である。
【００３５】
また、本実施形態では第１の半導体層３ａと第２の半導体層３ｂが同じ膜厚で形成されるため、リソグラフィー工程における半導体層毎のばらつきを小さくでき、これにより均一で歩留まりの高く半導体装置を製造可能となる。
【００３６】
（第２の実施形態）
図３は、本発明の第２の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３７】
本実施形態は、ＭＯＳＦＥＴからなる半導体素子において、チャネル領域がＳｉＧｅとなり、ソース・ドレイン領域はＳｉ若しくはチャネルよりも低Ｇｅ組成のＳｉＧｅからなる構造を実現するものである。
【００３８】
第１の実施形態と同様に、単結晶Ｓｉ基板１上にシリコン酸化膜からなる埋め込み絶縁膜２が形成され、その上に半導体層３が形成され、いわゆるＳＯＩ構造となっている。半導体層３は、シリコン酸化膜からなる素子分離用絶縁膜４により素子分離され、更に同一素子領域内でＳｉＧｅからなる第１の半導体層３３ａとＳｉからなる第２の半導体層３３ｂに分離されている。
【００３９】
第１の半導体層３３ａ上にゲート絶縁膜１１を介してゲート電極１２が形成され、ゲート電極の両側面に側壁絶縁膜１３が形成されている。さらに、ゲート電極１２を挟んで半導体層３３ｂにソース・ドレイン領域１４が形成され、これによりＭＯＳトランジスタが形成されている。
【００４０】
図４（ａ）〜（ｃ）は、本実施形態の半導体装置の製造工程において主要な工程を示す断面図である。
【００４１】
まず、図４（ａ）に示すように、支持基板１、埋め込み絶縁膜２、及び半導体層３からなるＳＯＩに素子分離用絶縁膜４を形成する。次いで、全面にＧｅ拡散抑制層としてシリコン窒化膜７を堆積し、ＳｉＧｅにしたい領域を開口する。
【００４２】
次いで、図４（ｂ）に示すように、シリコン窒化膜７上及び開口内にＳｉＧｅ層６を堆積する。ＳｉＧｅ層６の堆積は、半導体層３の結晶欠陥を低減するため、例えば１５％以下の低Ｇｅ組成でエピタキシャルに成長するのが望ましい。
【００４３】
次いで、図４（ｃ）に示すように、ＳｉＧｅ層６を酸化する。このとき、ＳｉＧｅ層６の厚さ相当分が酸化されるように酸化時間を制御することにより、半導体層３の膜減りが生じることはない。酸化は乾燥雰囲気中で行われるのが望ましく、ＳｉＧｅの融点以下で高温の温度で酸化するのが望ましい。これらにより、半導体層３の特定の領域にＳｉＧｅ層３３ａが形成され、残りの部分３３ｂはＳｉ層のままである。そして、これによって得られたＳｉＧｅ層３３ａはＳｉの格子定数と一致するため、ＳｉＧｅ層３３ａの格子に歪みが生じる。
【００４４】
例えば、チャネル領域にのみＳｉＧｅ層３３ａを形成すると、歪みＳｉＧｅチャネルのＭＯＳＦＥＴが形成できる。このＭＯＳＦＥＴはソース・ドレイン領域１４にＧｅが殆どないため、例えばシリサイドにおけるジャーマノサイドが形成されない。このため、低抵抗が保持できる。また、ＳｉＧｅ層３３ａのＧｅ組成は酸化濃縮工程の繰り返しにより高Ｇｅ組成化することが可能であるため、非特許文献３に開示されている局所的な酸化濃縮を進めることにより形成する高Ｇｅ組成ＳｉＧｅ領域作製とは異なり、高Ｇｅ組成のＳｉＧｅ層をチャネル部の膜減りを招くことなく形成することが可能である。即ち、チャネル領域とソース・ドレイン領域の最表面が同じ高さとなり、素子特性の向上をはかることができる。
【００４５】
（第３の実施形態）
図５は、本発明の第３の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４６】
本実施形態は、ＭＯＳＦＥＴからなる半導体素子において、チャネル領域がＳｉとなり、ソース・ドレイン領域がＳｉＧｅからなる構造を実現したものである。
【００４７】
第１の実施形態と同様に、単結晶Ｓｉ基板１上にシリコン酸化膜からなる埋め込み絶縁膜２が形成され、その上に半導体層３が形成され、いわゆるＳＯＩ構造となっている。半導体層３は、シリコン酸化膜からなる素子分離用絶縁膜４により２つの半導体層４３，５３に分離されている。そして、半導体層４３は、ＳｉＧｅからなる半導体層４３ａとＳｉからなる半導体層４３ｂに分離されている。
【００４８】
半導体層４３上にゲート絶縁膜１１を介してゲート電極１２が形成され、ゲート電極１２の両側面に側壁絶縁膜１３が形成されている。さらに、ゲート電極１２を挟んで半導体層４３にソース・ドレイン領域１４が形成され、これによりＭＯＳトランジスタが形成されている。ここで、チャネル領域はＳｉからなる半導体層４３ｂであり、ソース・ドレイン領域１４の大部分はＳｉＧｅからなる半導体層４３ａとなっている。同様に、半導体層５３上にゲート絶縁膜２１を介してゲート電極２２が形成され、ゲート電極２２の両側面に側壁絶縁膜２３が形成されている。さらに、ゲート電極２２を挟んで半導体層５３にソース・ドレイン領域２４が形成され、これによりＭＯＳトランジスタが形成されている。
【００４９】
図６（ａ）〜（ｃ）は、本実施形態の半導体装置の製造工程において主要な工程を示す断面図である。
【００５０】
まず、図６（ａ）に示すように、支持基板１、埋め込み絶縁膜２、及び半導体層３からなるＳＯＩ基板において、素子分離用絶縁膜４を形成し、半導体層３を２つの半導体層４３，５３に分離する。続いて、各々の半導体層４３，５３にそれぞれゲート電極部を形成する。その後、全面にシリコン窒化膜７を堆積し、ＳｉＧｅにしたい領域上に開口を設ける。本実施形態では、半導体層４３のソース・ドレイン領域とすべき部分上にシリコン窒化膜７の開口を設けた。このとき、素子分離用絶縁膜４及びゲート電極部はシリコン窒化膜７に覆われていることが望ましい。
【００５１】
次いで、図６（ｂ）に示すように、シリコン窒化膜７上及び開口内にＳｉＧｅ層６を堆積する。ＳｉＧｅ層６の堆積は、半導体層４３の結晶欠陥を低減するため、例えば１５％以下の低Ｇｅ組成でエピタキシャルに成長するのが望ましい。
【００５２】
次いで、図６（ｃ）に示すように、乾燥雰囲気中にて高温の酸化を行い、ＳｉＧｅ層６を酸化する。これにより、酸化膜８が形成されると共に、半導体層４３の一部にＧｅが拡散する。具体的には、半導体層４３のソース・ドレイン領域はＳｉＧｅ層４３ａとなり、チャネル領域はＳｉ層４３ｂのままとなる。
【００５３】
次いで、シリコン酸化膜８を剥離する。この剥離は、シリコン酸化膜８とシリコン窒化膜７とのエッチングの選択比が高い溶液若しくはガスを用いることが望ましく、これによりシリコン酸化膜８の剥離によって素子分離用絶縁膜４、ゲート電極部がエッチングされることがない。その後、シリコン窒化膜７を剥離する。この剥離は、シリコン窒化膜７と素子分離用絶縁膜４であるシリコン酸化膜とのエッチングの選択比が高い溶液若しくはガスを用いることが望ましい。次いで、ソース・ドレインの不純物及び電極を形成して素子を作製する。
【００５４】
このようにして作製された半導体装置は、ソース・ドレイン領域にのみＳｉＧｅ領域が形成される。このＳｉＧｅはチャネルのＳｉよりも格子定数が大きいため、チャネルに対し圧縮の応力を与えることになる。この圧縮応力により反転層ホールの移動度が向上し、素子性能が改善される。さらに、ＳｉＧｅ層４３ａの形成がＧｅの拡散により形成されるため、結晶欠陥が誘起されにくく、接合リーク電流が増加しない利点もある。
【００５５】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、第１の半導体層をＳｉＧｅ、第２の半導体層をＳｉとしているが、図９（ａ）に示すように、両方共にＳｉＧｅであり、第１の半導体層のＧｅ濃度が第２の半導体層のＧｅ濃度よりも高いものとしてもよい。さらに、２種の半導体層に限るものではなく、異なるＧｅ組成のＳｉＧｅ層が設けられた３種類以上の半導体層からなる構成としても良い。
【００５６】
また、実施形態ではＳＯＩ構造を示しているが、埋め込み絶縁膜がない、いわゆるバルクＳｉ上に形成することも可能である。さらに、半導体層上に形成するトランジスタは必ずしもＭＯＳ構造に限るものではなく、ゲート絶縁膜として酸化膜以外の絶縁膜を用いたＭＩＳ構造であってもよい。
【００５７】
また本実施形態は、半導体層間が絶縁膜で埋め込まれた構造に限らない。つまり、図９（ｂ）に示すように、埋め込み絶縁膜上にメサ状に形成された半導体層においてもＧｅを導入した半導体層を良好に形成することが可能である。この構造からなる半導体基板を用いることによって、例えばＦｉｎ−ＦＥＴなどの立体構造素子を形成することが可能である。この場合もＧｅ拡散抑制層としてシリコン窒化膜を用いることで埋め込み絶縁膜がオーバーエッチングされたり、特に半導体層下の埋め込み絶縁膜がエッチングされることによる不具合が発生しない。
【００５８】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００５９】
【図１】第１の実施形態に係わる半導体装置の概略構成を示す断面図。
【図２】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】第２の実施形態に係わる半導体装置の概略構成を示す断面図。
【図４】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図５】第３の実施形態に係わる半導体装置の概略構成を示す断面図。
【図６】第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】シリコン窒化膜上にＧｅ組成１５％のＳｉＧｅ層を堆積、酸化した後１１５０℃のアニールした試料のＧｅのＳＩＭＳプロファイルを示す図。
【図８】比較例として、半導体層に部分的にＧｅを導入するためにシリコン酸化膜をＧｅ抑制層として用いた半導体装置の製造工程を示す断面図。
【図９】本発明の変形例を示す断面図。
【符号の説明】
【００６０】
１…単結晶Ｓｉ基板（支持基板）
２…シリコン酸化膜（埋め込み絶縁膜）
３…Ｓｉ層（半導体層）
３ａ，３３ａ，４３ａ…ＳｉＧｅ層（第１の半導体層）
３ｂ，３３ｂ，４３ｂ…Ｓｉ層（第２の半導体層）
４…シリコン酸化膜（素子分離用絶縁膜）
５…シリコン酸化膜（Ｇｅ拡散抑制層）
６…ＳｉＧｅ層
７…シリコン窒化膜（Ｇｅ拡散抑制層）
８…ＳｉＧｅの酸化によるシリコン酸化膜
１１，２１…ゲート絶縁膜
１２，２２…ゲート電極
１３，２３…側壁絶縁膜
１４，２４…ソース・ドレイン領域
５３，５４…半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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