(57)【要約】【課題】  第２電源ラインにおける電圧が第２電圧より低い所定電圧以下となることを防止することが可能となる、電圧発生回路を提供することを目的とする。【解決手段】  第１電圧である第１電源ラインと、第２電圧（＜第１電圧）である第２電源ラインと、第３電圧（＜第２電圧）であって、第１電源ラインとの間で第１負荷が接続可能であり、第２電源ラインとの間で第２負荷が接続可能である第３電源ラインと、第１、第２コンデンサを第１、第３電源ラインの間に直列接続し、両コンデンサの接続ラインを第２電源ラインと接続する第１スイッチ回路と、第１スイッチ回路と相補的にスイッチングし、両コンデンサを第２、第３電源ラインの間に並列接続する第２スイッチ回路と、第１、第２電源ラインとの間に接続され、第２電源ラインの電圧を第２電圧より低い所定電圧以下となることを防止する電圧低下防止回路と、を備えたことを特徴とする。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１電圧が印加される第１電源ラインと、
第２電圧（＜前記第１電圧）が印加される第２電源ラインと、
第３電圧（＜前記第２電圧）が印加され、前記第１電源ラインとの間で第１負荷が接続可能であるとともに前記第２電源ラインとの間で第２負荷が接続可能である第３電源ラインと、
第１コンデンサと第２コンデンサを前記第１電源ラインと前記第３電源ラインの間に直列接続するとともに、前記第１コンデンサと前記第２コンデンサの接続ラインを前記第２電源ラインと接続する第１スイッチ回路と、
前記第１スイッチ回路と相補的にスイッチングし、前記第１コンデンサと前記第２コンデンサを前記第２電源ラインと前記第３電源ラインの間に並列接続する第２スイッチ回路と、
前記第１電源ラインと前記第２電源ラインとの間に接続され、前記第２電源ラインにおける電圧が前記第２電圧から当該第２電圧より低い所定電圧以下となることを防止する電圧低下防止回路と、
を備えたことを特徴とする電圧発生回路。
【請求項２】
前記電圧低下防止回路は、前記第２電源ラインにおける電圧が前記第２電圧から前記所定電圧になったときに動作する、ことを特徴とする請求項１に記載の電圧発生回路。
【請求項３】
前記電圧低下防止回路は、前記第２電源ラインにおける電圧を前記所定電圧に保持する、ことを特徴とする請求項２に記載の電圧発生回路。
【請求項４】
前記電圧低下防止回路は、前記第２電源ラインにおける電圧が前記所定電圧になったときに導通するダイオード素子で構成される、ことを特徴とする請求項３に記載の電圧発生回路。
【請求項５】
前記電圧低下防止回路は、複数のダイオード素子を直列接続してなる、ことを特徴とする請求項４に記載の電圧発生回路。
【請求項６】
前記ダイオード素子は、ＰチャンネルＭＯＳＦＥＴをダイオード接続してなる、ことを特徴とする請求項５に記載の電圧発生回路。
【請求項７】
前記第１電圧と前記第２電圧の立ち上がり開始から所定期間、前記第１電源ラインと前記第２電源ラインを短絡する第３スイッチ回路を備えた、ことを特徴とする請求項１乃至請求項６に記載の電圧発生回路。
【請求項８】
前記第１負荷と前記第２負荷を駆動するモードに応じて、前記第１電源ラインと前記第２電源ラインの間において、前記電圧低下防止回路を接続状態又は非接続状態とする第４スイッチ回路を備えた、ことを特徴とする請求項１乃至請求項７に記載の電圧発生回路。
【請求項９】
前記第４スイッチ回路は、前記第１電源ラインと前記第２電源ラインの間において、前記電圧低下防止回路と直列接続されてなる、ことを特徴とする請求項８に記載の電圧発生回路。
【請求項１０】
前記第２電源ラインと前記第３電源ラインとの間に接続され、所定周波数の第１発振クロックを前記第２負荷に供給する第１発振回路と、
前記第２電源ラインと前記第３電源ラインとの間に接続され、前記所定周波数より高い周波数の第２発振クロックを前記第２負荷に供給する第２発振回路と、を有することを特徴とする請求項１乃至請求項９に記載の電圧発生回路。
【請求項１１】
前記第１コンデンサと前記第２コンデンサとは同一静電容量を有する、ことを特徴とする請求項１乃至請求項１０に記載の電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧発生回路に関する。
【背景技術】
【０００２】
図３を用いて、従来の電圧発生回路について説明する。図３は、従来の電圧発生回路の一例を示す回路ブロック図である。尚、図３の電圧発生回路は、例えばマイクロコンピュータに用いられるものとし、当該マイクロコンピュータは、破線内部の後述する構成を有することとする。
【０００３】
図３において、マイクロコンピュータ１４は、後述する複数の外部素子を接続するための端子Ａ、Ｂ、Ｃ、Ｄ、Ｅが設けられている。ここで、端子Ａには電源１の正極が接続され、端子Ｅには電源１の負極が接続される。即ち、端子Ａには電源１が発生する電圧ＶＤＤが印加され、端子Ｅには接地電圧ＶＳＳが印加される。また、端子Ｂと端子Ｄとの間には、容量Ｃ１を有するコンデンサ８が接続される。更に、端子Ｃと端子Ｅの間には、容量Ｃ２（＝Ｃ１）を有するコンデンサ７が接続される。尚、電源１、コンデンサ７、８は、上述の外部素子である。
【０００４】
一方、マイクロコンピュータ１４内部には、電源ライン４、５、６、スイッチ回路９、１０、１１、１２、低速発振回路１３、高速発振回路１５、信号処理回路Ａ、信号処理回路Ｂが設けられている。端子Ａ、Ｃ、Ｅにはそれぞれ電源ライン４、５、６が接続されている。また、端子Ａと端子Ｂとの間にはスイッチ回路９が接続され、端子Ｂと端子Ｃとの間にはスイッチ回路１１が接続され、端子Ｃと端子Ｄとの間にはスイッチ回路１０が接続され、端子Ｄと端子Ｅとの間にはスイッチ回路１２が接続される。上記のスイッチ回路９、１０とスイッチ回路１１、１２とは、マイクロコンピュータ１４内部で発生する制御信号またはマイクロコンピュータ１４外部で発生する制御信号によって、適宜のタイミングで相補的にスイッチングするものである。スイッチ回路９、１０がオンした場合、コンデンサ７、８が端子Ａと端子Ｅとの間に直列接続され、コンデンサ７、８の直列接続点である端子Ｃには、コンデンサ７、８の容量比で分圧された電圧ＶＤＤ１（＝ＶＤＤ／２）が発生する。一方、スイッチ回路１１、１２がオンした場合、コンデンサ７、８が端子Ｃと端子Ｅとの間に並列接続され、コンデンサ７、８の非接地側となる端子Ｃには電圧ＶＤＤ１（＝ＶＤＤ／２）が継続して発生する。以上より、端子Ａには電圧ＶＤＤが印加され、端子Ｃには電圧ＶＤＤ１（＝ＶＤＤ／２）が印加され、端子Ｅには接地電圧ＶＳＳが印加されることとなる。
【０００５】
低速発振回路１３は、例えば３２ｋＨｚの発振クロックＣＬＫ０を発生するものであり、電源ライン５と電源ライン６との間に接続されて動作する。同様に、高速発振回路１５は、低速発振回路１３の発振クロックＣＬＫ０よりも高い周波数（例えば４ＭＨｚ）の発振クロックＣＬＫ１を発生するものであり、電源ライン５と電源ライン６との間に接続されて動作する。信号処理回路Ｂは、当該信号処理回路Ｂが動作するモードに応じて、低速発振回路１３と高速発振回路１５の発振クロックＣＬＫ０、ＣＬＫ１が適宜供給されるものであり、電源ライン５と電源ライン６との間に接続された状態で上記の発振クロックＣＬＫ０、ＣＬＫ１に基づいて動作する。信号処理回路Ｂは、例えばタイマ（不図示）、メモリ（不図示）を内部に有している。そして、マイクロコンピュータ１４が通常動作する通常モードでは、信号処理回路Ｂでは、低速発振回路１３からの発振クロックＣＬＫ０に基づいて、例えばタイマが計時動作を実行し、高速発振回路１５からの発振クロックＣＬＫ１に基づいてメモリに対するデータの書き込みまたは読み出しが行われる。一方、マイクロコンピュータ１４が通常動作を行わないスタンバイモードでは、高速発振回路１５が発振動作を停止し、信号処理回路Ｂでは、低速発振回路１３からの発振クロックＣＬＫ０に基づいて、例えばタイマが計時動作を実行するとともに、メモリに対するデータの書き込みまたは読み出しが行われる。
【０００６】
また、信号処理回路Ａは、電源ライン４と電源ライン６との間に接続されて動作する。尚、信号処理回路Ａは信号処理回路Ｂの信号入出力ラインと接続されており、信号処理回路Ｂの信号出力に応じて動作することも可能であることとする。
【特許文献１】特開２００１−２１１６４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以下、図４を参照して、図３の電圧発生回路の課題について説明する。図４は、図３の要部における動作波形を示すタイミングチャートである。なお、図４におけるスイッチ回路９、１０、スイッチ回路１１、１２の動作波形においては、ハイレベルのときスイッチ回路９、１０、スイッチ回路１１、１２がオンであることを示し、ローレベルのときスイッチ回路９、１０、スイッチ回路１１、１２がオフであることを示している。また、信号処理回路Ｂ（低速）・（高速）のハイレベルは、信号処理回路Ｂの動作として、例えばメモリに対するデータの書き込みを実行した際の電圧変化を示すものである。更に、ＩＤＤは、電源ライン４に流れる所定電流ＩＤＤの変化を示すものである。
【０００８】
マイクロコンピュータ１４に電圧ＶＤＤが投入されると（ｔ０）、電源ライン４の電圧は上昇して電圧ＶＤＤとなる。また、電圧ＶＤＤの上昇に伴って、電源ライン４には、電流ＩＤＤが流れる。前述したように、スイッチ回路９、１０、スイッチ回路１１、１２が、適宜のタイミングで相補的にスイッチングすることにより、電源ライン５の電圧は、電圧ＶＤＤ１（＝ＶＤＤ／２）に上昇する（ｔ０ｔ１間）。更に、電源ライン５の電圧の上昇に伴って、低速発振回路１３が発振動作を開始し、発振クロックＣＬＫ０を発生する（ｔ０ｔ１間）。ｔ１において、例えば、マイクロコンピュータ１４はスタンバイモードとなる。マイクロコンピュータ１４のスタンバイモードで、信号処理回路Ｂが、低速発振回路１３からの発振クロックＣＬＫ０に基づいて、前述したようなメモリに対するデータの書き込みまたは読み出し動作を実行する場合（以下、低速動作という）、信号処理回路Ｂが、当該低速動作を実行することによって、電流ＩＤＤが変化する（ｔ２ｔ３間）。そして、電源ライン５の電圧は、信号処理回路Ｂの低速動作の実行により電圧ＶＤＤ１（＝ＶＤＤ／２）から低下しようとするが、前述したスイッチ回路９、１０、スイッチ回路１１、１２のスイッチングにより、電源ライン５の電圧は、電圧ＶＤＤ１（＝ＶＤＤ／２）に保持される（ｔ２ｔ３間）。
【０００９】
しかしながら、例えば、マイクロコンピュータ１４がスタンバイモードから通常モードに変わり、信号処理回路Ｂが、高速発振回路１５からの発振クロックＣＬＫ１に基づいて（ｔ４ｔ６間）、前述したようなメモリに対するデータの書き込みまたは読み出し動作を実行する場合（以下、高速動作という）、信号処理回路Ｂに流れる電流は、低速動作をするときの電流に比べてかなり大きな電流となる（ｔ４ｔ６間）。そのため、電源ライン５の電圧が、電圧ＶＤＤ１（＝ＶＤＤ／２）から急激に低下してしまう場合があった（ｔ４ｔ５間）。仮に、電源ライン５の電圧が電圧ＶＤＤ１（＝ＶＤＤ／２）まで上昇できない場合、低速発振回路１３、高速発振回路１５は、発振安定動作が補償されなくなって正常な発振クロックＣＬＫ０、ＣＬＫ１を信号処理回路Ｂに供給できず、信号処理回路Ｂが誤動作する恐れがあった。更に、当該信号処理回路Ｂの誤動作により、信号処理回路Ｂからの信号出力を受ける信号処理回路Ａが誤動作する恐れもあった。また、仮に、電源ライン５の電圧が接地電圧ＶＳＳまで低下した場合（ｔ５）、低速発振回路１３、高速発振回路１５は、発振動作をすることができなくなる。そのため、発振クロックＣＬＫ０、ＣＬＫ１が信号処理回路Ｂに供給されず、信号処理回路Ｂが停止する恐れがあった。更に、当該信号処理回路Ｂの停止により、信号処理回路Ｂからの信号出力を受ける信号処理回路Ａが誤動作する恐れもあった。
【００１０】
そこで、本発明は、電源ライン５における電圧がＶＤＤ１より低い所定電圧以下となることを防止することが可能となる、電圧発生回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
前記課題を解決するための発明は、第１電圧が印加される第１電源ラインと、第２電圧（＜前記第１電圧）が印加される第２電源ラインと、第３電圧（＜前記第２電圧）が印加され、前記第１電源ラインとの間で第１負荷が接続可能であるとともに前記第２電源ラインとの間で第２負荷が接続可能である第３電源ラインと、第１コンデンサと第２コンデンサを前記第１電源ラインと前記第３電源ラインの間に直列接続するとともに、前記第１コンデンサと前記第２コンデンサの接続ラインを前記第２電源ラインと接続する第１スイッチ回路と、前記第１スイッチ回路と相補的にスイッチングし、前記第１コンデンサと前記第２コンデンサを前記第２電源ラインと前記第３電源ラインの間に並列接続する第２スイッチ回路と、前記第１電源ラインと前記第２電源ラインとの間に接続され、前記第２電源ラインにおける電圧が前記第２電圧から当該第２電圧より低い所定電圧以下となることを防止する電圧低下防止回路と、を備えたことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、第２電源ラインにおける電圧が第２電圧より低い所定電圧以下となることを防止できる、電圧発生回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００１３】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１４】
＜＜実施形態＞＞
＝＝＝電圧発生回路の全体構成例＝＝＝
図１を参照しつつ、本発明に係る電圧発生回路について説明する。図１は、本発明に係る電圧発生回路の一例を示す回路ブロック図である。尚、図１の電圧発生回路は、例えばマイクロコンピュータに用いられるものとし、当該マイクロコンピュータは、破線内部の後述する構成を有することとする。
【００１５】
図１において、マイクロコンピュータ３６は、後述する複数の外部素子を接続するための端子Ｆ、Ｇ、Ｈ、Ｉ、Ｊが設けられている。ここで、端子Ｆには電源２１の正極が接続され、端子Ｊには電源２１の負極が接続される。即ち、端子Ｆには電源２１が発生する電圧ＶＤＤ（第１電圧。例えば、３Ｖ）が印加され、端子Ｊには接地電圧ＶＳＳ（第３電圧）が印加される。また、端子Ｇと端子Ｉとの間には、容量Ｃ３を有するコンデンサ２８（第１コンデンサ）が接続される。更に、端子Ｈと端子Ｊの間には、容量Ｃ４（＝Ｃ３）を有するコンデンサ２７（第２コンデンサ）が接続される。尚、電源２１、コンデンサ２７、２８は、上述の外部素子である。
【００１６】
一方、マイクロコンピュータ３６内部には、電源ライン２４（第１電源ライン）、２５（第２電源ライン）、２６（第３電源ライン）、スイッチ回路２９（第１スイッチ回路）、３０（第１スイッチ回路）、３１（第２スイッチ回路）、３２（第２スイッチ回路）、３５（第３スイッチ回路）、３７（第４スイッチ回路）、ダイオード３８（電圧低下防止回路）、低速発振回路３３（第１発振回路）、高速発振回路３４（第２発振回路）、信号処理回路Ｃ（第２負荷）、信号処理回路Ｄ（第１負荷）が設けられている。端子Ｆ、Ｈ、Ｊにはそれぞれ電源ライン２４、２５、２６が接続されている。
【００１７】
また、端子Ｆと端子Ｇとの間にはスイッチ回路２９が接続され、端子Ｇと端子Ｈとの間にはスイッチ回路３１が接続され、端子Ｈと端子Ｉとの間にはスイッチ回路３０が接続され、端子Ｉと端子Ｊとの間にはスイッチ回路３２が接続される。上記のスイッチ回路２９、３０は、マイクロコンピュータ３６内部またはマイクロコンピュータ３６外部（以下、制御部（不図示）という）で発生する制御信号Ｖによって、適宜のタイミングでスイッチングするものである。更に、上記のスイッチ回路３１、３２は、制御部で発生する制御信号Ｗによって、スイッチ回路２９、３０と相補的にスイッチングするものである。スイッチ回路２９、３０がオンした場合、コンデンサ２７、２８は端子Ｆと端子Ｊとの間に直列接続され、コンデンサ２７、２８の直列接続点である端子Ｈには、コンデンサ２７、２８の容量比で分圧された電圧ＶＤＤ１（第２電圧。例えば、１．５Ｖ＝ＶＤＤ／２）が発生する。一方、スイッチ回路３１、３２がオンした場合、コンデンサ２７、２８は端子Ｈと端子Ｊとの間に並列接続され、コンデンサ２７、２８の非接地側となる端子Ｈには電圧１．５Ｖが継続して発生する。以上より、端子Ｆには電圧３Ｖが印加され、端子Ｈには電圧１．５Ｖが印加され、端子Ｊには接地電圧ＶＳＳが印加されることとなる。尚、スイッチ回路２９、３０、３１、３２は、例えば、制御部からの制御信号Ｖ、ＷがハイレベルであるときオンするｎチャンネルＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）や、制御部からの制御信号Ｖ、ＷがローレベルであるときオンするＰチャンネルＭＯＳＦＥＴで構成することが可能である。
【００１８】
スイッチ回路３５は、電源ライン２４と電源ライン２５との間に接続されている。スイッチ回路３５は、制御部で発生する制御信号Ｙによって、所定期間オンするスイッチ回路である。スイッチ回路３５がオンした場合、電源ライン２４と電源ライン２５の間は短絡され、電源ライン２５には電圧３Ｖが印加されることとなる。そして、スイッチ回路３５は、当該所定期間経過後オフし、電源ライン２４と電源ライン２５の間は開放される。なお、後述するように、このスイッチ回路３５は、電源２１の電圧３Ｖがマイクロコンピュータ３６に投入されてから、電圧３Ｖにて低速発振回路３３、高速発振回路３４を発振動作させることによって、当該低速発振回路３３、高速発振回路３４が安定発振となるまでの時間を短縮するために設けられる。また、スイッチ回路３５は、例えば、制御部からの制御信号ＹがハイレベルであるときオンするｎチャンネルＭＯＳＦＥＴ、又は、制御部からの制御信号ＹがローレベルであるときオンするＰチャンネルＭＯＳＦＥＴの何れかで構成することが可能である。
【００１９】
ダイオード３８は、アノード側がスイッチ回路３７と接続され、カソード側が電源ライン２５と接続される。ダイオード３８は、電源ライン２５の電圧が、所定電圧（ＶＤＤ２＜１．５Ｖ）となったとき導通するように、複数のダイオード素子を直列接続させて構成されている。このダイオード素子の数は、ダイオード素子に閾値以上の順方向電圧を印加させると当該ダイオード素子が導通するというダイオード素子の静特性を用いて、複数のダイオード素子の閾値の合計と所定電圧ＶＤＤ２との和が電圧３Ｖとなるように定められる。なお、ダイオード３８を構成するダイオード素子は、例えば、ＰチャンネルＭＯＳＦＥＴをダイオード接続させて設けることとしてもよい。
【００２０】
スイッチ回路３７は、ダイオード３８のアノード側と電源ライン２４の間に接続されている。スイッチ回路３７は、制御部で発生する制御信号Ｘが送信されるまでオンして、ダイオード３８と電源ライン２４の間を短絡させている。また、スイッチ回路３７は、制御部で発生する制御信号Ｘによってオフし、当該スイッチ回路３７がオフした場合、ダイオード３８と電源ライン２４の間は開放される。このスイッチ回路３７は、例えば、制御部からの制御信号ＸがローレベルのときオフするｎチャンネルＭＯＳＦＥＴ、又は、制御部からの制御信号ＸがハイレベルのときオフするＰチャンネルＭＯＳＦＥＴの何れかで構成することが可能である。
【００２１】
低速発振回路３３は、例えば３２ｋＨｚの発振クロックＣＬＫ２（第１発振クロック）を発生するものであり、電源ライン２５と電源ライン２６の間に接続されて動作する。同様に、高速発振回路３４は、低速発振回路３３の発振クロックＣＬＫ２よりも高い周波数、例えば４ＭＨｚの発振クロックＣＬＫ３（第２発振クロック）を発生するものであり、電源ライン２５と電源ライン２６との間に接続されて動作する。なお、低速発振回路３３は、例えば、周波数精度が高く安定した周波数を発生する水晶振動子を使用した発振回路で構成することが可能である。また、高速発振回路３４は、例えば、安価なＲＣ発振回路、又は、高精度な周波数を発生するセラミック振動子を使用した発振回路の何れかで構成することが可能である。
【００２２】
信号処理回路Ｄは、当該信号処理回路Ｄが動作するモードに応じて、低速発振回路３３と高速発振回路３４の発振クロックＣＬＫ２、ＣＬＫ３が適宜供給されるものであり、電源ライン２５と電源ライン２６との間に接続された状態で上記の発振クロックＣＬＫ２、ＣＬＫ３に基づいて動作する。信号処理回路Ｄは、例えばタイマ（不図示）、メモリ（不図示）を内部に有している。そして、マイクロコンピュータ３６が通常動作する通常モードでは、信号処理回路Ｄでは、低速発振回路３３からの発振クロックＣＬＫ２に基づいて、例えばタイマが計時動作を実行し、高速発振回路３４からの発振クロックＣＬＫ３に基づいてメモリに対するデータの書き込みまたは読み出しが行われる。一方、マイクロコンピュータ３６が通常動作を行わないスタンバイモードでは、高速発振回路３４が発振動作を停止し、信号処理回路Ｄでは、低速発振回路３３からの発振クロックＣＬＫ２に基づいて、例えばタイマが計時動作を実行するとともに、メモリに対するデータの書き込みまたは読み出しが行われる。
【００２３】
また、信号処理回路Ｃは、電源ライン２４と電源ライン２６との間に接続されて動作する。尚、信号処理回路Ｃは信号処理回路Ｄの信号入出力ラインと接続されており、信号処理回路Ｄの信号出力に応じて動作することも可能であることとする。
【００２４】
＝＝＝電圧発生回路の動作＝＝＝
図１、図２を参照しつつ、本発明に係る電圧発生回路について説明する。図２は、図１の要部における動作波形を示すタイミングチャートである。なお、図２におけるスイッチ回路２９、３０、スイッチ回路３１、３２の動作波形においては、ハイレベルのときスイッチ回路２９、３０、スイッチ回路３１、３２がオンであることを示し、ローレベルのときスイッチ回路２９、３０、スイッチ回路３１、３２がオフであることを示している。また、信号処理回路Ｄ（低速）・（高速）のハイレベルは、信号処理回路Ｄの動作として、例えばメモリに対するデータの書き込みを実行した際の電圧変化を示すものである。更に、ＩＤＤは、電源ライン２４に流れる電流ＩＤＤの変化を示すものである。
【００２５】
先ず、マイクロコンピュータ３６に電源２１の電圧３Ｖが投入されると（ｔ０）、電源ライン２４の電圧は上昇して電圧３Ｖとなる（ｔ０ｔ１間）。また、電圧３Ｖの上昇に伴って、電源ライン２４には、電流ＩＤＤが流れる。マイクロコンピュータ３６の要部は、例えば、制御部からのリセット信号に基づいてイニシャライズされる（ｔ０ｔ２間）。また、スイッチ回路３５は、制御部からの制御信号Ｙによって、所定期間（ｔ０ｔ３間）オンする。スイッチ回路３５がオンすることによって、電源ライン２４と電源ライン２５の間が短絡され、電源ライン２５の電圧が上昇して電圧３Ｖとなる（ｔ０ｔ３間）。電源ライン２５の電圧の上昇に伴って、低速発振回路３３、高速発振回路３４が発振動作を開始し、それぞれ発振クロックＣＬＫ２、ＣＬＫ３を発生する（ｔ０ｔ４間）。信号処理回路Ｄは、低速発振回路３３、高速発振回路３４からの発振クロックＣＬＫ２、ＣＬＫ３に基づいて、例えばメモリに記憶されたマイクロコンピュータ３６の初期化プログラムデータを読み出し、当該プログラムデータの解読結果に従って所定の信号処理を行う（ｔ１ｔ３間）。当該信号処理回路Ｄの動作後、マイクロコンピュータ３６は、例えばスタンバイモードとなる。そして、スイッチ回路３５がｔ３においてオフすると、電源ライン２５の電圧は３Ｖから低下する（ｔ３ｔ４間）。
【００２６】
スイッチ回路２９、３０、スイッチ回路３１、３２は、制御部からの制御信号Ｖ、Ｗに基づいて、適宜のタイミングで相補的にスイッチングする（ｔ４以降）。スイッチ回路２９、３０、スイッチ回路３１、３２の当該スイッチングによって、電源ライン２５の電圧の降下は１．５Ｖで止まり、電源ライン２５の電圧は１．５Ｖに保持されることとなる（ｔ４）。
【００２７】
次に、マイクロコンピュータ３６がスタンバイモードで、信号処理回路Ｄが、低速発振回路３３からの発振クロックＣＬＫ２に基づいて、例えば、メモリに対するデータの書き込みまたは読み出しを実行する場合（以下、スタンバイモード動作という。ｔ４ｔ５間、ｔ６ｔ７間、ｔ８ｔ９間、ｔ１０ｔ１１間、ｔ１４ｔ１５間）について説明する。信号処理回路Ｄが当該スタンバイモード動作を実行すると、電源ライン２４の電流ＩＤＤが変化する。また、電源ライン２５の電圧１．５Ｖは、当該電圧１．５Ｖから低下しようとするが、前述したスイッチ回路２９、３０、スイッチ回路３１、３２のスイッチングにより、電源ライン２５の電圧は１．５Ｖに保持されることとなる。
【００２８】
次に、マイクロコンピュータ３６が通常モードで、信号処理回路Ｄが、低速発振回路３３、高速発振回路３４からの発振クロックＣＬＫ２、ＣＬＫ３に基づいて、例えば、メモリに対するデータの書き込みまたは読み出しを実行する場合（以下、通常モード動作という、ｔ１２ｔ１３間、ｔ１６ｔ１７間）について説明する。信号処理回路Ｄが通常モード動作を実行する場合、信号処理回路Ｄに流れる電流は、高速発振回路３４からの発振クロックＣＬＫ３に基づいて当該通常モード動作を実行することから、スタンバイモード動作を実行するときの電流に比べてかなり大きな電流となる。そのため、電源ライン２４の電流ＩＤＤが大きく変化する。よって、信号処理回路Ｄが通常モード動作を実行すると、電源ライン２５の電圧は、電圧１．５Ｖから急激に低下しようとする。このとき、電源ライン２５の電圧が、電圧ＶＤＤ２まで低下すると、ダイオード３８が導通する。ダイオード３８が導通することにより、電源ライン２５の電圧は電圧ＶＤＤ２に保持されることとなる。信号処理回路Ｄは、当該信号処理回路Ｄによる通常モード動作後、例えば、当該通常モード動作によって得られたデータを信号処理回路Ｃに送信する。信号処理回路Ｃは、信号処理回路Ｄからの当該データに基づいて所定の動作を実行することとなる。
【００２９】
また、スイッチ回路３７が、例えば制御部からの制御信号Ｘによってオフすると、ダイオード３８と電源ライン２４の間は開放される。そのため、前述したようにダイオード３８による電源ライン２５を電圧ＶＤＤ２に保持するための動作が実行されなくなる。例えば、電源ライン２４に電圧３Ｖを印加して信号処理回路Ｃを動作可能な状態としたままで、低速発振回路３３、高速発振回路３４、信号処理回路Ｄの動作を完全に停止するためには、スイッチ回路２９、３０、３１、３２をオフにして前述したスイッチングを停止させ、更に、スイッチ回路３７をオフにしてダイオード３８による当該動作を実行させないようにして、電源ライン２５の電圧を接地電圧ＶＳＳに低下することによって実現可能となる。
【００３０】
本実施形態によれば、電源ライン２５における電圧が電圧ＶＤＤ２以下の電圧となることを防止することが可能となる。そのため、電源ライン２５の電圧低下によって低速発振回路３３、高速発振回路３４の発振動作が不安定となることがなくなり、信号処理回路Ｄが誤動作することを防止することが可能となる。さらに、信号処理回路Ｄの誤動作により信号処理回路Ｃが誤動作することを防止することも可能となる。
【００３１】
また、本実施形態によれば、電源ライン２５における電圧が電圧ＶＤＤ２になったとき、電源ライン２５の電圧が電圧ＶＤＤ２より低下することを防止することが可能となる。
【００３２】
また、本実施形態によれば、高速発振回路３４からの発振クロックＣＬＫ３に基づいて、信号処理回路Ｄが動作しても、電源ライン２５における電圧を電圧ＶＤＤ２に保持することが可能となる。
【００３３】
また、本実施形態によれば、電源ライン２５における電圧が電圧ＶＤＤ２になったとき、導通するダイオード素子を設けることにより、電源ライン２５における電圧を電圧ＶＤＤ２に保持することが可能となる。
【００３４】
また、本実施形態によれば、複数のダイオード素子でダイオード３８を構成することにより、電源ライン２５における電圧を電圧ＶＤＤ２に保持することが可能となる。そのため、ダイオード素子によって電圧ＶＤＤ２を任意の電圧に設定することが容易となる。
【００３５】
また、本実施形態によれば、ダイオード素子としてＰチャンネルＭＯＳＦＥＴをダイオード接続して設けることが可能となる。そのため、電源ライン２５の電圧がＶＤＤ２となったとき、ダイオード３８が確実に動作することが可能となる。
【００３６】
また、本実施形態によれば、電源２１の電圧３Ｖがマイクロコンピュータ３６に投入された時、所定期間（ｔ０ｔ３間）電源ライン２４と電源ライン２５の間を短絡することが可能となる。そのため、電源ライン２５には電圧３Ｖが印加され、低速発振回路３３、高速発振回路３４が安定発振となるまでの時間を短縮することが可能となる。
【００３７】
また、本実施形態によれば、電源ライン２４と電源ライン２５の間において、ダイオード３８を接続状態、非接続状態するためのスイッチ３７を設けることが可能となる。そのため、ダイオード３８が非接続状態のとき、電源ライン２５の電圧を接地電圧ＶＳＳまで低下させることが可能となり低速発振回路３３、高速発振回路３４、信号処理回路Ｄの動作を完全に停止することが可能となる。
【００３８】
また、本実施形態によれば、電源ライン２４と電源ライン２５の間において、スイッチ３７をダイオード３８と直列接続させて設けることにより、ダイオード３８を接続状態、非接続状態とすることが容易かつ確実に実行することが可能となる。
【００３９】
また、本実施形態によれば、所定周波数より低い発振クロックＣＬＫ２を発生する低速発振回路３３、所定周波数より高い発振クロックＣＬＫ３を発生する高速発振回路３４を設けることが可能となる。そのため、信号処理回路Ｄが動作するモードに応じて、信号処理回路Ｄに供給される発振クロックが選択されることが可能となる。
【００４０】
更に、本実施形態によれば、コンデンサ２８とコンデンサ２９を同一静電容量と設定する。そのため、電源２１が発生する電圧３Ｖが、コンデンサ２８、コンデンサ２９の容量比で分圧され、電源ライン２５に安定した電圧１．５Ｖを印加することが可能となる。
【００４１】
以上、本発明に係る電圧発生回路について説明したが、上記の説明は、本発明の理解を容易とするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得る。
【図面の簡単な説明】
【００４２】
【図１】本発明に係る電圧発生回路の一例を示す回路ブロック図である。
【図２】図１の要部における動作波形を示すタイミングチャートである。
【図３】従来の電圧発生回路の一例を示す回路ブロック図である。
【図４】図３の要部における動作波形を示すタイミングチャートである。
【符号の説明】
【００４３】
１、２１    電源
４、５、６、２４、２５、２６    電源ライン
７、８、２７、２８    コンデンサ
９、１０、１１、１２、２９、３０、３１、３２、３５、３７    スイッチ回路
１３、３３    低速発振回路
１４、３６    マイクロコンピュータ
１５、３４    高速発振回路
３８      ダイオード
【図１】
2006014558.tif 000003
【図２】
2006014558.tif 000004
【図３】
2006014558.tif 000005
【図４】
2006014558.tif 000006