(57)【要約】【課題】  本発明は、電流制限回路及び試験装置に関し、例えばＰＤＰパネルドライブ用ＩＣ等の高電圧で動作する半導体素子の試験装置に適用して、従来に比して高精度に電流制限することができるようにする。【解決手段】  本発明は、ＭＯＳＦＥＴ４１と電流検出回路４２との直列回路に負荷電流を流すようにして、この負荷電流の増大による電流検出回路４２の端子電圧の上昇によりバイポーラトランジスタ４６をオン動作させ、ＭＯＳＦＥＴ４２をオン状態に保持するバイアス電圧を立ち下げる。【選択図】        図１
2006084395.tif 000002
【特許請求の範囲】
【請求項１】
負荷電流の流路に設けられるＭＯＳＦＥＴと電流検出回路との直列回路と、
前記ＭＯＳＦＥＴをオン状態に保持するバイアス電圧を前記ＭＯＳＦＥＴのゲートに供給するフローティング電源回路と、
前記電流検出回路の端子電圧の上昇によりオン状態に切り換わって、前記バイアス電圧を立ち下げるバイポーラトランジスタと
を備えることを特徴とする電流制限回路。
【請求項２】
前記電流検出回路が、抵抗である
ことを特徴とする請求項１に記載の電流制限回路。
【請求項３】
前記電流検出回路が、抵抗とインダクタンスとの直列回路である
ことを特徴とする請求項１に記載の電流制限回路。
【請求項４】
試験対象に印加する駆動用電源を定電流制御又は定電圧制御により出力する試験用電源装置と、
前記試験用電源装置とケーブルにより接続されて前記試験対象に少なくとも前記駆動用電源を印加するテストヘッドとを有する試験装置において、
前記試験用電源装置は、
前記試験対象に印加されている前記駆動用電源を帰還して前記駆動用電源を補正し、
又は試験対象に印加されている前記駆動用電源を帰還して前記試験対象に印加されている前記駆動用電源の電圧を計測可能とし、
前記駆動用電源の電流値を制限する電流制御機構を有し、
前記テストヘッドは、
前記駆動用電源の経路に、流れる電流を制限する第１の電流制限回路を有し、
前記帰還の経路が、前記第１の電流制限回路の前記試験対象側に接続され、
前記帰還の経路に、流れる電流を制限する第２の電流制限回路を有し、
前記第１及び第２の電流制限回路は、
前記駆動用電源の経路及び前記帰還の経路の電流が流れるＭＯＳＦＥＴと電流検出回路との直列回路と、
前記ＭＯＳＦＥＴをオン状態に保持するバイアス電圧を前記ＭＯＳＦＥＴのゲートに供給するフローティング電源回路と、
前記電流検出回路の端子電圧の上昇によりオン状態に切り換わって、前記バイアス電圧を立ち下げるバイポーラトランジスタとを有する
ことを特徴とする試験装置。
【請求項５】
前記電流検出回路が、抵抗である
ことを特徴とする請求項４に記載の試験装置。
【請求項６】
前記電流検出回路が、抵抗とインダクタンスとの直列回路である
ことを特徴とする請求項４に記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流制限回路及び試験装置に関し、例えばＰＤＰ（プラズマディスプレー）パネルドライブ用ＩＣ等の高電圧で動作する半導体素子の試験装置に適用することができる。本発明は、ＭＯＳＦＥＴと電流検出回路との直列回路に負荷電流を流すようにして、この負荷電流の増大による電流検出回路の端子電圧の上昇によりバイポーラトランジスタをオン動作させ、ＭＯＳＦＥＴをオン状態に保持するバイアス電圧を立ち下げることにより、従来に比して高精度に電流制限することができるようにする。
【背景技術】
【０００２】
従来、例えばＰＤＰ（プラズマディスプレー）パネルドライブ用ＩＣのように、高電圧で動作する出力回路を有する半導体素子においては、高電圧の発生が可能な直流電源を有する試験装置を用いて直流特性を検査するようになされており、特開２００４−７７１６６号公報には、このような試験装置に関して、試験対象が短絡した場合等にあっても、各部の損傷を有効に回避する構成が提案されている。
【０００３】
すなわち図６は、このような試験装置において、直流特性の検査に係る構成を示すブロック図である。試験装置１は、本体装置３、テストヘッド２、本体装置３とテストヘッド２とを接続するケーブル６Ｓ及び６Ｆ等により構成され、本体装置３に高電圧を発生可能な試験用電源装置５が設けられる。
【０００４】
ここでテストヘッド２は、複数のリレーＳｓ１〜Ｓｓｎ、Ｓｆ１〜Ｓｆｎ、プローブカード又はソケットボード等を有し、本体装置３から出力される制御信号によりリレーＳｓ１〜Ｓｓｎ、Ｓｆ１〜Ｓｆｎの設定が切り換えられる。これにより試験装置１では、プローブカードに保持された各プローバ又はソケットボードに取付けられたＩＣソケットを介して、試験用電源５から出力されてケーブル６Ｆを介して入力される試験用電圧又は試験用電流（以下、駆動用電源と呼ぶ）を試験対象４の対応する端子に選択的に供給するようになされている。
【０００５】
試験用電源装置５では、図示しないアナログディジタル変換回路により基準電圧Ｖrefが生成され、この基準電圧Ｖrefが入力抵抗Ｒ１を介して電力増幅器を含む差動増幅回路７に入力される。差動増幅回路７は、正側入力端が接地され、電流検出回路８を介して差動増幅結果をテストヘッド２に出力する。これにより試験用電源装置５は、テストヘッド２を介して基準電圧Ｖrefに応じた駆動用電源を試験対象４の対応する端子に印加する。
【０００６】
また試験用電源装置５は、ボルテージフォロワ回路構成の差動増幅回路９を介して、試験対象４の端子部分で検出される試験用電源装置５による駆動電圧を抵抗Ｒ２により差動増幅回路７に帰還し、これによりテストヘッド２、本体装置３とを接続するケーブル６Ｆ等による駆動用電源の電圧降下を補正するようになされている。また試験用電源装置５では、この差動増幅回路９の出力信号がアナログディジタル変換処理されて図示しない中央処理ユニットに出力され、これによりこの中央処理ユニットで、駆動用電源の電圧測定結果を取得できるようになされている。
【０００７】
また試験用電源装置５では、図示しないディジタルアナログ変換回路により基準電圧Ｉrefが生成され、この基準電圧Ｉrefが電流検出回路８に供給される。さらに電流検出回路８で差動増幅回路７から出力される駆動用電源の電流値が検出され、この電流値が基準電圧Ｉrefに対応する電流値となるように、入力抵抗Ｒ１を介して差動増幅回路７に流入する電流が電流検出回路８で吸収される。これにより試験用電源装置５では、駆動用電源の電流値が基準電圧Ｉrefに対応する電流値を超えようとする場合には、差動増幅回路７の出力電圧を低下させ、この電流値が基準電圧Ｉrefにより指定される電流値を超えないように制御するようになされている。これらにより試験用電源装置５では、基準電圧Ｖref、Ｉrefの設定に応じて定電圧制御、定電流制御により駆動用電源を出力するようになされ、さらには基準電圧Ｉrefの設定により、駆動用電源の過電流を防止する電流制御機構を構成するようになされている。
【０００８】
さらに試験用電源装置５では、このようにして電流検出回路８で検出される駆動用電源の電流値がアナログディジタル変換処理されて図示しない中央処理ユニットに出力され、これによりこの中央処理ユニットで、駆動用電源の電流値測定結果を取得できるようになされている。
【０００９】
また試験用電源装置５では、差動増幅回路９の入力側と電流検出回路８の出力側との間に、保護回路１０が接続されている。ここで保護回路１０は、一般的には複数個のダイオードの直列接続回路を互いに逆極性となるように並列接続して形成され、さらにはこのような複数ダイオードによる並列回路に、さらに高抵抗を並列接続した回路により構成される。試験用電源装置５では、この保護回路１０により、試験用電源装置５内で、駆動用電源の帰還回路を形成し、これにより例えばテストヘッド２におけるリレーＳｓ１〜Ｓｓｎ、Ｓｆ１〜Ｓｆｎの不良、電流検出回路８の出力側からリレーＳｓ１〜Ｓｓｎ、Ｓｆ１〜Ｓｆｎまでの経路における異常の発生等により、差動増幅回路９による帰還ループがオープンになった場合等でも、差動増幅回路７から異常な高電圧が出力されたり、差動増幅回路９に異常な高電圧が印加されて差動増幅回路９が破損したりするのを防止するようになされている。
【００１０】
このような構成により、試験装置１では、試験対象４に一定電圧を印加した時に試験対象４に流れる電流を測定する電圧−電流特性を測定し、又は試験対象４に一定電流を印加したときに試験対象４に生ずる電圧降下を測定する電流−電圧特性を測定し、試験対象４の良否を検査することができるようになされている。
【００１１】
このような試験装置を用いたデバイスの検査において、デバイスによっては、高電圧を印加している際に、製造欠陥による耐圧不足などで試験対象４が破損し、電圧を印加している端子とグランドとの間が短絡状態になるものがある。この場合、瞬時的ではあるが、試験対象４には試験用電源装置５からテストヘッド内のリレーやプローバを介して極めて大きな短絡電流が流れることがある。
【００１２】
試験用電源装置５においては、電流検出回路８による電流制限回路により、このような過大な電流を防止するようになされてはいるものの、この電流制限回路８が正常に機能するまでには若干の時間を要することから、短絡電流が急峻に立ち上がった場合には、電流制限回路８が正常に機能するまでの間、短絡発生直前に印加されていた電圧を、短絡回路のインピーダンスで除した値の過大な電流が流れることになる。
【００１３】
また一般に試験用電源装置５の出力側には無視できない大きさの浮遊容量がある。さらに、試験用電源装置５とテストヘッド２との間は数ｍのケーブルで接続されているから、この間にもかなり大きな浮遊容量が存在する。これらの浮遊容量は、短絡発生直前には、その時に印加されている駆動用電源の電圧により充電された状態にあり、相当量の電荷を蓄積している。試験装置１では、短絡事故発生時、この浮遊容量に充電された電荷が短絡回路を通して瞬時に放電することになり、仮に電流検出回路８による電流制御機構の動作に遅れ時間がないとしても、過大な電流が流れることになる。
【００１４】
またこのようなデバイスの不良による場合の他にも、一連の試験処理を実行する試験プログラムにおけるミス、制御系の誤動作等により、例えば駆動用電源を印加した状態でリレーが切り換えられ、これにより高電圧の駆動用電源が低電位に接続されている低インピーダンスの負荷に接続されるような場合にも、同様に、過大な電流が流れることになる。
【００１５】
試験用電源装置５は、このような一時的な過大電流には耐えられる構造になってはいるものの、リレーやプローバなどにあっては、このような一時的な過大電流に耐えられず、リレーにあっては接点の溶着又は溶断、プローバにあっては先端の溶融などの損傷を起こし、その結果、試験装置１が使用不能になって検査工程が止まるという不都合を生ずることになる。
【００１６】
このため特開２００４−７７１６６号公報には、テストヘッド２側に電流制限回路１２、１３を設け、少なくとも試験電源装置の電流制御機構が機能するまでの間、この電流制限回路１２、１３で短絡時の過大な電流を制限することにより、試験対象４が短絡した場合等にあっても、各部の損傷を有効に回避する方法が提案されている。
【００１７】
ここでこの特開２００４−７７１６６号公報に開示の電流制限回路１２、１３は、図７に示すように、エンハンスメント型ＭＯＳＦＥＴ２１と、ＭＯＳＦＥＴ２１のソースに接続されたインピーダンス素子である抵抗２２とによる直列回路が駆動用電源の供給経路と帰還経路とにそれぞれ設けられ、このＭＯＳＦＥＴ２１のゲートが抵抗２３を介してフローティング電源２４により順方向にバイアスされる。
【００１８】
これによりこの電流制限回路１２、１３は、試験装置が正常に動作して流れる電流が少ない場合、ＭＯＳＦＥＴ２１が抵抗領域で動作し、ＭＯＳＦＥＴ２１のソース、ドレイン間の抵抗値が、いわゆるオン抵抗と称される値の小さな抵抗値に保持され、これにより通常の動作状態においては、電流制限回路１２、１３による電圧降下を十分に小さな値に保持することができ、試験用電源装置５による駆動用電源の供給に何ら影響を与えないようになされている。
【００１９】
これに対して試験対象の短絡等により流れる電流が増大すると、これに対応して抵抗２２による電圧降下が増大し、これによりゲート、ソース間のバイアス電圧が減少し、これによりＭＯＳＦＥＴ２１が、飽和領域に動作領域を切り換える。この電流の増大による飽和領域への動作領域の切り換えにより、ＭＯＳＦＥＴ２１は、流れる電流を一定電流値に制限し、これにより過大な電流による各部の損傷を有効に回避するようになされている。
【００２０】
ところがこの特開２００４−７７１６６号公報に開示の構成においては、ＭＯＳＦＥＴ２１の直流特性により流れる電流の制限値が決まってしまう。これに対してＭＯＳＦＥＴ２１は、直流特性（ゲート電圧対ドレイン電流特性）が素子によりばらつき、また温度によっても大きく変化する。これによりこの電流の制限値が種々にばらつき、この電流の制限値を精度良く設定できない問題があった。
【００２１】
また電流の制限を開始した後、最終的に流れる電流を一定値に制限するまでの電流の範囲が広く、これらにより高精度の電流制限が困難な問題があった。
【特許文献１】特開２００４−７７１６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明は以上の点を考慮してなされたもので、従来に比して高精度に電流制限することができる電流制限回路及び試験装置を提案しようとするものである。
【課題を解決するための手段】
【００２３】
かかる課題を解決するため請求項１の発明においては、電流制限回路に適用して、負荷電流の流路に設けられるＭＯＳＦＥＴと電流検出回路との直列回路と、前記ＭＯＳＦＥＴをオン状態に保持するバイアス電圧を前記ＭＯＳＦＥＴのゲートに供給するフローティング電源回路と、前記電流検出回路の端子電圧の上昇によりオン状態に切り換わって、前記バイアス電圧を立ち下げるバイポーラトランジスタとを備えるようにする。
【００２４】
また請求項２の発明においては、請求項１の構成において、前記電流検出回路が、抵抗であるようにする。
【００２５】
また請求項３の発明においては、請求項１の構成において、電流検出回路が、抵抗とインダクタンスとの直列回路であるようにする。
【００２６】
また請求項４の発明においては、試験対象に印加する駆動用電源を定電流制御又は定電圧制御により出力する試験用電源装置と、前記試験用電源装置とケーブルにより接続されて前記試験対象に少なくとも前記駆動用電源を印加するテストヘッドとを有する試験装置に適用して、前記試験用電源装置は、前記試験対象に印加されている前記駆動用電源を帰還して前記駆動用電源を補正し、又は試験対象に印加されている前記駆動用電源を帰還して前記試験対象に印加されている前記駆動用電源の電圧を計測可能とし、前記駆動用電源の電流値を制限する電流制御機構を有し、前記テストヘッドは、前記駆動用電源の経路に、流れる電流を制限する第１の電流制限回路を有し、前記帰還の経路が、前記第１の電流制限回路の前記試験対象側に接続され、前記帰還の経路に、流れる電流を制限する第２の電流制限回路を有し、前記第１及び第２の電流制限回路は、前記駆動用電源の経路及び前記帰還の経路の電流が流れるＭＯＳＦＥＴと電流検出回路との直列回路と、前記ＭＯＳＦＥＴをオン状態に保持するバイアス電圧を前記ＭＯＳＦＥＴのゲートに供給するフローティング電源回路と、前記電流検出回路の端子電圧の上昇によりオン状態に切り換わって、前記バイアス電圧を立ち下げるバイポーラトランジスタとを有するようにする。
【００２７】
また請求項５の発明においては、請求項４の構成において、前記電流検出回路が、抵抗であるようにする。
【００２８】
また請求項６の発明においては、請求項４の構成において、前記電流検出回路が、抵抗とインダクタンスとの直列回路であるようにする。
【００２９】
請求項１の構成により、電流制限回路に適用して、負荷電流の流路に設けられるＭＯＳＦＥＴと電流検出回路との直列回路と、前記ＭＯＳＦＥＴをオン状態に保持するバイアス電圧を前記ＭＯＳＦＥＴのゲートに供給するフローティング電源回路と、前記電流検出回路の端子電圧の上昇によりオン状態に切り換わって、前記バイアス電圧を立ち下げるバイポーラトランジスタとを備えるようにすれば、バイポーラトランジスタをオン状態に切り換える電流検出回路の端子電圧により流れる電流を制限することができ、これにより制限値を精度良く設定することができる。また電流の制限を開始した後、最終的に流れる電流を一定値に制限するまでの電流の範囲を狭くすることができ、これらにより高精度に電流制限することができる。
【００３０】
また請求項２の構成により、請求項１の構成において、前記電流検出回路が、抵抗であるようにすれば、簡易な構成により、高精度に電流制限することができる。
【００３１】
また請求項３の構成により、請求項１の構成において、電流検出回路が、抵抗とインダクタンスとの直列回路であるようにすれば、浮遊容量によるパルス状の電流変化を抑圧して、高精度に電流制限することができる。
【００３２】
また請求項４の構成により、試験対象に印加する駆動用電源を定電流制御又は定電圧制御により出力する試験用電源装置と、前記試験用電源装置とケーブルにより接続されて前記試験対象に少なくとも前記駆動用電源を印加するテストヘッドとを有する試験装置に適用して、前記試験用電源装置は、前記試験対象に印加されている前記駆動用電源を帰還して前記駆動用電源を補正し、又は試験対象に印加されている前記駆動用電源を帰還して前記試験対象に印加されている前記駆動用電源の電圧を計測可能とし、前記駆動用電源の電流値を制限する電流制御機構を有し、前記テストヘッドは、前記駆動用電源の経路に、流れる電流を制限する第１の電流制限回路を有し、前記帰還の経路が、前記第１の電流制限回路の前記試験対象側に接続され、前記帰還の経路に、流れる電流を制限する第２の電流制限回路を有し、前記第１及び第２の電流制限回路は、前記駆動用電源の経路及び前記帰還の経路の電流が流れるＭＯＳＦＥＴと電流検出回路との直列回路と、前記ＭＯＳＦＥＴをオン状態に保持するバイアス電圧を前記ＭＯＳＦＥＴのゲートに供給するフローティング電源回路と、前記電流検出回路の端子電圧の上昇によりオン状態に切り換わって、前記バイアス電圧を立ち下げるバイポーラトランジスタとを有するようにすれば、バイポーラトランジスタをオン状態に切り換える電流検出回路の端子電圧により流れる電流を制限することができ、これにより制限値を精度良く設定することができる。また電流の制限を開始した後、最終的に流れる電流を一定値に制限するまでの電流の範囲を狭くすることができ、これらにより高精度に電流制限することができる。
【００３３】
また請求項５の構成により、請求項４の構成において、前記電流検出回路が、抵抗であるようにすれば、簡易な構成により、高精度に電流制限することができる。
【００３４】
また請求項６の構成により、請求項４の構成において、電流検出回路が、抵抗とインダクタンスとの直列回路であるようにすれば、浮遊容量によるパルス状の電流変化を抑圧して、高精度に電流制限することができる。
【発明の効果】
【００３５】
本発明によれば、従来に比して高精度に電流制限することができる。
【発明を実施するための最良の形態】
【００３６】
以下、適宜図面を参照しながら本発明の実施例を詳述する。
【実施例１】
【００３７】
（１）実施例の構成
図１は、本発明の実施例１に係る電流制限回路を示す接続図である。この実施例に係る試験装置は、電流制限回路１２、１３に代えて、この電流制限回路３１が適用される点を除いて、図６について上述した試験装置と同一に構成される。
【００３８】
ここでこの電流制限回路３１は、エンハンスメント型ＭＯＳＦＥＴ４１と、このＭＯＳＦＥＴ４１のソースに接続された電流検出回路４２とにより直列回路が形成され、エンハンスメント型ＭＯＳＦＥＴ４１から電流検出抵抗４２に電流が流れるように、この直列回路が制御対象の電流経路に配置される。またこの実施例では、この電流検出回路４２に、インピーダンス素子である電流検出抵抗４２が適用される。
【００３９】
ここでこの電流制限回路３１は、ＭＯＳＦＥＴ４１のゲートに抵抗４３、４４の直列回路を介してフローティング電源４５の一端が接続され、またこのフローティング電源４５の他端が電流検出抵抗４２出力側端に接続され、これによりＭＯＳＦＥＴ４１のゲート電圧を順方向に十分にバイアスし、通常の状態では、ＭＯＳＦＥＴ４１をオン状態に保持する。
【００４０】
またこの電流制限回路３１は、ＭＯＳＦＥＴ４１のゲートにバイアス電圧を供給する抵抗４３、４４の接続点、及びフローティング電源４５の電流検出抵抗４２側が、それぞれバイポーラトランジスタ４６のコレクタ、エミッタに接続され、このバイポーラトランジスタ４６のベース抵抗４７がエンハンスメント型ＭＯＳＦＥＴ４１のソースと電流検出抵抗４２との接続点に接続される。これによりこの電流制限回路３１は、エンハンスメント型ＭＯＳＦＥＴ４１と電流検出抵抗４２との直列回路に流れる電流が小さい場合には、このバイポーラトランジスタ４６がオフ状態に設定されて、フローティング電源４５によるバイアス電圧を十分にＭＯＳＦＥＴ４１に供給するのに対し、直列回路に流れる電流が所定の制限電流になると、このバイポーラトランジスタ４６がオン状態に動作を切り換え、フローティング電源４５によるＭＯＳＦＥＴ４１のバイアス電圧を立ち下げるようになされている。
【００４１】
なお図２は、このような電流制限回路３１に適用されるフローティング電源４５の一例を示す接続図である。このフローティング電源４５は、発光ダイオード５６の出射光を直列接続されたフォトダイオード５７Ａ〜５７ｎで受光するように構成され、このフォトダイオード５７Ａ〜５７ｎによる直列回路の出力電圧を図示しない定電圧ダイオードにより安定化して電源として使用する。このような発光ダイオード５６とフォトダイオード５７Ａ〜５７ｎとによるフローティング電源は、例えばＤＣ−ＤＣコンバータ等によるフローティング電源に比して、１次−２次間の結合容量が極めて小さい特徴がある。これによりこの電源制限回路３１によれば、１次−２次間の結合容量による充電電荷が短絡電流に重畳しないようになされている。またＭＯＳＦＥＴ４１のゲート電圧の変動を防止して、電流制限回路３１による電流制限の処理を確実に実行できるようになされている。
【００４２】
（２）実施例の動作
以上の構成において、この実施例に係る試験装置においては、従来の試験装置１における電流制限回路１２、１３に代えて電流制限回路３１が設けられる。電流制限回路３１では、電流の経路にＭＯＳＦＥＴ４１と電流検出抵抗４２との直列回路が設けられ、このＭＯＳＦＥＴ４１が、通常の状態で、フローティング電源４５によりゲート電圧がバイアスされてオン状態に保持される。これにより電流制限回路３１では、この試験対象４に係る電流が、ＭＯＳＦＥＴ４１のドレイン、ソース、電流検出抵抗４２を流れることになる。
【００４３】
ここで例えば試験用電源装置５から駆動用電源を供給している際に、試験対象４が短絡状態になったり、リレーの切り換えにより短絡状態になっている試験対象４の試験端子に駆動用電源が供給された場合、電流制限回路３１に流れる電流が増大する。この場合、電流制限回路３１では、ＭＯＳＦＥＴ４１に直列接続された電流検出抵抗４２にこの増大した電流が流れることにより、この電流検出抵抗４２の両端電位差が大きくなり、トランジスタ４６がオン状態に動作を切り換える。またこのトランジスタ４６のオン動作により、フローティング電源４５によるＭＯＳＦＥＴ４１のバイアス電圧が立ち下げられ、これによりＭＯＳＦＥＴ４１のドレイン電流の増大が防止される。これにより電流制限回路３１は、負荷電流が一定電流値に制限され、これにより大電流によるプローブの破損等が防止される。
【００４４】
しかしてこのようにして電流制限するにつき、この電流制限回路３１における電流制限にあっては、バイポーラトランジスタ４６のベースエミッタ間のしきい値電圧より電流検出抵抗４２の両端電圧が立ち上がって、このバイポーラトランジスタ４６がオン状態に動作を切り換えることにより開始されることにより、この電流検出抵抗４２の抵抗値の設定により電流制限値を高い精度により設定することができる。また電流の制限を開始した後、最終的に流れる電流を一定値に制限するまでの電流の範囲も小さくすることができ、これらにより従来に比して高精度に電流制限することができる。
【００４５】
（３）実施例の効果
以上の構成によれば、ＭＯＳＦＥＴと電流検出抵抗との直列回路に負荷電流を流すようにして、この負荷電流の増大による電流検出抵抗の端子電圧の上昇によりバイポーラトランジスタをオン動作させ、ＭＯＳＦＥＴをオン状態に保持するバイアス電圧を立ち下げることにより、従来に比して高精度に電流制限することができる。
【実施例２】
【００４６】
図３は、本発明の実施例２に係る試験装置に適用される電流制限回路を示す接続図である。この電流制限回路５１は、図１について上述した電流制限回路３１を両極性用としたものである。なおこの図３においては、図１について上述した各構成に対応して、それぞれ各極性に係る構成を符号Ａ及びＢによる添え字を付して示す。
【００４７】
すなわちこの電流制限回路５１では、ＭＯＳＦＥＴ４１Ａ、電流検出抵抗４２Ａ、４２Ｂ、ＭＯＳＦＥＴ４１Ｂの直列回路に負荷電流を流すようにして、これらＭＯＳＦＥＴ４１Ａ、４１Ｂのゲートにバイアス電源をそれぞれ供給し、またこのバイアス電源をそれぞれ立ち下げるように構成される。
【００４８】
この図３に示す構成によれば、試験対象に印加する駆動用電源の極性が正負何れの場合でも、実施例１と同様の効果を得ることができる。
【実施例３】
【００４９】
図４は、本発明の実施例２に係る試験装置に適用される電流制限回路を示す接続図である。この電流制限回路６１は、電流検出回路が異なる点を除いて、図１について上述した電流制限回路３１と同一に構成される。
【００５０】
ここでこの電流制限回路６１は、電流検出回路が、抵抗６２とインダクタンス６３との直列回路により形成され、このインダクタンス６３には、ダンピング抵抗６４が並列に接続される。
【００５１】
ここでＭＯＳＦＥＴ４１は、ドレイン、ソース間、ドレイン、ゲート間、ゲート、ソース間に、夫々浮遊容量がある。これにより負荷に異常が発生した場合、このような浮遊容量の充放電電流によりパルス状に過大な電流が流れる。しかしながらこの実施例のように、電流検出回路を抵抗６２とインダクタンス６３との直列回路により構成すれば、この浮遊容量による急激な電流変化を抑圧することができる。
【００５２】
なおインダクタンス６３に並列接続されたダンピング抵抗６４は、インダクタンス６３の浮遊容量が大きい場合の過渡電流の振動を抑圧するものであり、このような振動が実用上問題にならない場合は省略してもよい。またダンピング抵抗に代えて、ダイオード又はダイオードと抵抗の直列回路を設けるようにしてもよい。
【実施例４】
【００５３】
図５は、本発明の実施例４に係る試験装置に適用される電流制限回路を示す接続図である。この電流制限回路７１は、図４について上述した電流制限回路６１を両極性用としたものである。なおこの図５においては、図４について上述した各構成に対応して、それぞれ各極性に係る構成を符号Ａ及びＢによる添え字を付して示す。
【００５４】
すなわちこの電流制限回路６１では、ＭＯＳＦＥＴ４１Ａ、インダクタンス６３Ａ、電流検出抵抗６２Ａ、６２Ｂ、インダクタンス６３Ｂ、ＭＯＳＦＥＴ４１Ｂの直列回路に負荷電流を流すようにして、これらＭＯＳＦＥＴ４１Ａ、４１Ｂのゲートにバイアス電源をそれぞれ供給し、またこのバイアス電源をそれぞれ立ち下げるように構成される。
【００５５】
この図５に示す構成によれば、試験対象に印加する駆動用電源の極性が正負何れの場合でも、実施例３と同様の効果を得ることができる。
【実施例５】
【００５６】
なお上述の実施の形態においては、テストヘッドの試験用電源装置側に電流制限回路を設ける場合について述べたが、本発明はこれに限らず、テストヘッドにおける各リレーの試験対象側にそれぞれ設けるようにしてもよい。
【００５７】
また上述の実施の形態においては、比較的電圧の高い駆動用電源の供給を前提として、試験対象の短絡事故による各部の損傷を防止する場合について述べたが、本発明はこれに限らず、低電圧による駆動用電源の供給についても、広く適用することができる。
【産業上の利用可能性】
【００５８】
本発明は、電流制限回路及び試験装置に関し、例えばＰＤＰパネルドライブ用ＩＣ等の高電圧で動作する半導体素子の試験装置に適用することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施例１に係る試験装置に適用される電流制限回路を示す接続図である。
【図２】図１の電流制限回路の電源を示す接続図である。
【図３】本発明の実施例２に係る試験装置に適用される電流制限回路を示す接続図である。
【図４】本発明の実施例３に係る試験装置に適用される電流制限回路を示す接続図である。
【図５】本発明の実施例４に係る試験装置に適用される電流制限回路を示す接続図である。
【図６】従来の試験装置を示すブロック図である。
【図７】図６の試験装置に適用される電流制限回路を示す接続図である。
【符号の説明】
【００６０】
１……試験装置、２……テストヘッド、３……本体装置、４……試験対象、５……試験用電源装置、Ｓｓ１〜Ｓｓｎ、Ｓｆ１〜Ｓｆｎ……リレー、１２、１３、３１、５１、６１、７１……電流制限回路、２１、４１、４１Ａ、４１Ｂ……ＭＯＳＦＥＴ、２２、２３、４２、４２Ａ、４２Ｂ、４３、４３Ａ、４３Ｂ、４４、４４Ａ、４４Ｂ、４７、４７Ａ、４７Ｂ……抵抗、２４，４５……フローティング電源、４６、４６Ａ、４６Ｂ……バイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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