(57)【要約】    【課題】  高速スループットバスを使用してキャッシュ制御を高速化したディスクアレイ装置を提供する。    【解決手段】  外部インタフェース制御部１１１、データ転送制御部１１２、制御メモリ１１３、プロセッサ１１４、コマンド制御部１１５、通信バッファ１１６を持つディレクタ装置１１と、キャッシュデータ格納メモリ１２１、コマンド制御部１２２、通信バッファ１２３、プロセッサ１２４、キャッシュ管理メモリ１２５を持つ共有メモリ装置１２とを有するディスクアレイ装置１００は、ディレクタ装置１１と共有メモリ装置１２とが、データ転送制御部１１２、１２２間でデータ転送バス１３を介して接続され、コマンド制御部１１５、１２２間でコマンド通信バス１４を介して接続される。データ転送バス１３とコマンド通信バス１４とは、転送レートの高いシリアルバスである。【選択図】    図１
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【特許請求の範囲】
【請求項１】
外部装置とディスクドライブ装置との間のデータの入出力を管理するディレクタ装置と、入出力データに対するキャッシュメモリを有する共有メモリ装置とを備えるディスクアレイ装置において、
前記ディレクタ装置が、前記共有メモリ装置に、前記入出力データに対するキャッシュメモリの制御を指示するためのコマンドを送信し、
前記共有メモリ装置が、前記ディレクタ装置からのコマンドに基づいて前記入出力データに対する前記キャッシュメモリの制御を実行する
ことを特徴とするディスクアレイ装置。
【請求項２】
前記ディレクタ装置が、
前記コマンドを送信し、かつ前記共有メモリ装置から送られる前記コマンドに対する処理結果を受信するコマンド制御部を備え、
前記共有メモリ装置が、
前記ディレクタ装置からのコマンドに基づいて前記入出力データに対する前記キャッシュメモリの制御を実行する処理部と、
前記ディレクタ装置からのコマンドを受信し、かつ前記共有メモリ装置からの前記コマンドに対する処理結果を送信するコマンド制御部を備えることを特徴とする請求項１に記載のディスクアレイ装置。
【請求項３】
前記ディレクタ装置と前記共有メモリ装置のコマンド制御部が、互いに転送速度の大きい通信バスによって接続され、
前記ディレクタ装置と前記共有メモリ装置のコマンド制御部間で、前記キャッシュメモリの状態に関する情報をやり取りすることを特徴とする請求項２の記載のディスクアレイ装置。
【請求項４】
前記ディレクタ装置が、通信バッファ部を有し、
前記コマンドを前記通信バッファに格納することで、前記共有メモリ装置に対する制御動作から開放されることを特徴とする請求項１から請求項３の何れか１項に記載のディスクアレイ装置。
【請求項５】
前記ディレクタ装置は、前記共有メモリ装置から送られる前記コマンドに対する処理結果を前記通信バッファで受信することを特徴とする請求項４に記載のディスクアレイ装置。
【請求項６】
前記共有メモリ装置は、前記ディレクタ装置から送られる前記コマンドを受信して格納し、前記コマンドに対する処理結果を格納する通信バッファ部を有することを特徴とする請求項１から請求項５の何れか１項に記載のディスクアレイ装置。
【請求項７】
複数の前記ディレクタ装置と前記共有メモリ装置を備え、
複数の前記ディレクタ装置と複数の前記共有メモリ装置とが、相互に前記コマンド制御部を介して接続されることを特徴とする請求項２に記載のディスクアレイ装置。
【請求項８】
前記ディレクタ装置は、通信バッファ部を有し、複数の前記メモリ装置から送られる前記コマンドに対する複数の処理結果を前記通信バッファで一括して受信することを特徴とする請求項７に記載のディスクアレイ装置。
【請求項９】
複数の前記共有メモリ装置は、複数の前記ディレクタ装置から送られる前記コマンドを一括して受信し、かつ前記コマンドに対する処理結果を格納する通信バッファ部を有することを特徴とする請求項７又は請求項８の何れか１項に記載のディスクアレイ装置。
【請求項１０】
複数の前記ディレクタ装置を、前記外部装置からのデータ要求を受け付けるホストディレクタ装置と、前記ディスクドライブ装置が接続される他のディレクタ装置とに分けて構成したことを特徴とする請求項７から請求項９の何れか１項に記載のディスクアレイ装置。
【請求項１１】
複数の前記ディレクタ装置が、それぞれ前記外部装置と前記ディスクドライブ装置が接続される構成としたことを特徴とする請求項７から請求項９の何れか１項に記載のディスクアレイ装置。
【請求項１２】
複数の前記ディレクタ装置と、単一の前記共有メモリ装置を備え、
複数の前記ディレクタ装置が、前記共有メモリ装置の処理部に対してキャッシュメモリの制御を指示するコマンドを送信することを特徴とする請求項１に記載のディスクアレイ装置。
【請求項１３】
単一の前記ディレクタ装置と、複数の前記共有メモリ装置を備え、
前記ディレクタ装置が、複数の前記共有メモリ装置に対してキャッシュメモリの制御を指示するコマンドを送信することを特徴とする請求項１に記載のディスクアレイ装置。
【請求項１４】
前記共有メモリ装置に、前記ディスクドライブ装置へのライトバック処理において前記キャッシュメモリのデータに対するパリティ演算処理を行うパリティ演算部を設けることとを特徴とする請求項１から請求項１３の何れか１項に記載のディスクアレイ装置。
【請求項１５】
前記パリティ演算部が、前記キャッシュメモリのデータ転送パスと別のパスで前記キャッシュメモリと接続されることを特徴とする請求項１４に記載のディスクアレイ装置。
【請求項１６】
前記ディレクタ装置と前記共有メモリ装置を、互いに切り離して別装置として構成することを特徴とする請求項１から請求項１５の何れか１項に記載のディスクアレイ装置。
【請求項１７】
外部装置とディスクドライブ装置との間のデータの入出力を管理するディレクタ装置と、入出力データに対するキャッシュメモリを有する共有メモリ装置とを備えるディスクアレイ装置の共有メモリ装置であって、
前記ディレクタ装置から送信される前記入出力データに対するキャッシュメモリの制御を指示するためのコマンドに基づいて、前記入出力データに対する前記キャッシュメモリの制御を実行する構成としたことを特徴とするディスクアレイ装置の共有メモリ装置。
【請求項１８】
前記ディレクタ装置からのコマンドに基づいて前記入出力データに対する前記キャッシュメモリの制御を実行する処理部と、
前記ディレクタ装置のコマンド制御部から送信される前記コマンドを受信し、かつ前記コマンドに対する処理結果を、前記前記ディレクタ装置のコマンド制御部に対して送信するコマンド制御部を備えることを特徴とする請求項１７に記載のディスクアレイ装置の共有メモリ装置。
【請求項１９】
前記コマンド制御部を介して、前記ディレクタ装置のコマンド制御部と互いに通信バスによって接続され、
前記ディレクタ装置のコマンド制御部との間で、前記キャッシュメモリの状態に関する情報をやり取りすることを特徴とする請求項１８の記載のディスクアレイ装置の共有メモリ装置。
【請求項２０】
前記ディレクタ装置から送られる前記コマンドを受信して格納し、前記コマンドに対する処理結果を格納する通信バッファ部を有することを特徴とする請求項１７から請求項１９の何れか１項に記載のディスクアレイ装置の共有メモリ装置。
【請求項２１】
複数の前記ディレクタ装置と前記共有メモリ装置を備え、
複数の前記ディレクタ装置と複数の前記共有メモリ装置とが、相互に前記コマンド制御部を介して接続されることを特徴とする請求項１８に記載のディスクアレイ装置の共有メモリ装置。
【請求項２２】
複数の前記共有メモリ装置は、複数の前記ディレクタ装置から送られる前記コマンドを一括して受信し、かつ前記コマンドに対する処理結果を格納する通信バッファ部を有することを特徴とする請求項２１に記載のディスクアレイ装置の共有メモリ装置。
【請求項２３】
前記共有メモリ装置に、前記ディスクドライブ装置へのライトバック処理において前記キャッシュメモリのデータに対するパリティ演算処理を行うパリティ演算部を設けることとを特徴とする請求項１７から請求項２２の何れか１項に記載のディスクアレイ装置の共有メモリ装置。
【請求項２４】
前記パリティ演算部が、前記キャッシュメモリのデータ転送パスと別のパスで前記キャッシュメモリと接続されることを特徴とする請求項２３に記載のディスクアレイ装置の共有メモリ装置。
【請求項２５】
前記ディレクタ装置から切り離して別装置として構成することを特徴とする請求項１７から請求項２４の何れか１項に記載のディスクアレイ装置の共有メモリ装置。
【請求項２６】
外部装置とディスクドライブ装置との間のデータの入出力を管理するディレクタ装置と、入出力データに対するキャッシュメモリを有する共有メモリ装置とを備えるディスクアレイ装置において、前記データの入出力を制御する制御プログラムであって、
前記ディレクタ装置のプロセッサ及び前記共有メモリ装置に設けたプロセッサ上で実行され、
前記ディレクタ装置のプロセッサに、前記共有メモリ装置に、前記入出力データに対するキャッシュメモリの制御を指示するためのコマンドを送信する機能を持たせ、
前記共有メモリ装置のプロセッサに、前記ディレクタ装置からのコマンドに基づいて前記入出力データに対する前記キャッシュメモリの制御を実行する機能を持たせる
ことを特徴とするディスクアレイ装置の制御プログラム。
【請求項２７】
前記ディレクタ装置のプロセッサに、
前記コマンドを送信し、かつ前記共有メモリ装置から送られる前記コマンドに対する処理結果を受信する機能を持たせ、
前記共有メモリ装置のプロセッサに、
前記ディレクタ装置からのコマンドに基づいて前記入出力データに対する前記キャッシュメモリの制御を実行する機能と、
前記ディレクタ装置からのコマンドを受信し、かつ前記共有メモリ装置からの前記コマンドに対する処理結果を送信する機能を持たせることを特徴とする請求項２６に記載のディスクアレイ装置の制御プログラム。
【請求項２８】
前記ディレクタ装置のプロセッサと前記共有メモリ装置のプロセッサに対し、前記ディレクタ装置と前記共有メモリ装置間で、前記キャッシュメモリの状態に関する情報をやり取りする機能を持たせることを特徴とする請求項２７に記載のディスクアレイ装置の制御プログラム。
【請求項２９】
外部装置とディスクドライブ装置との間のデータの入出力を管理するディレクタ装置と、入出力データに対するキャッシュメモリを有する共有メモリ装置とを備えるディスクアレイ装置における、前記データの入出力を制御する制御方法であって、
前記ディレクタ装置のプロセッサから、前記共有メモリ装置に備えたプロセッサに対して、前記入出力データに対するキャッシュメモリの制御を指示するためのコマンドを送信するステップと、
前記共有メモリ装置のプロセッサが、前記ディレクタ装置からのコマンドに基づいて前記入出力データに対する前記キャッシュメモリの制御を実行するステップとを有することを特徴とするディスクアレイ装置の制御方法。
【請求項３０】
前記ディレクタ装置のプロセッサが、
前記コマンドを送信し、かつ前記共有メモリ装置から送られる前記コマンドに対する処理結果を受信するステップを有し、
前記共有メモリ装置のプロセッサが、
前記ディレクタ装置からのコマンドに基づいて前記入出力データに対する前記キャッシュメモリの制御を実行するステップと、
前記ディレクタ装置からのコマンドを受信し、かつ前記共有メモリ装置からの前記コマンドに対する処理結果を送信するステップを有することを特徴とする請求項２９に記載のディスクアレイ装置の制御方法。
【請求項３１】
前記ディレクタ装置のプロセッサと前記共有メモリ装置のプロセッサ間で、前記キャッシュメモリの状態に関する情報をやり取りするステップを有することを特徴とする請求項３０に記載のディスクアレイ装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスクアレイ装置、キャッシュメモリ管理方法、キャッシュメモリ管理プログラム及びキャッシュメモリに関し、特に、高速スループットバスを用いたディスクアレイ装置及びその共有メモリ装置、ディスクアレイ装置の制御プログラム及び制御方法に関する。
【背景技術】
【０００２】
従来のディスクアレイ装置の１例について、図１１を参照して説明する。
【０００３】
図１１において、従来のディスクアレイ装置は、外部インタフェース１１１１及び１１２１、データ転送管理部１１１２及び１１２２、プロセッサ１１１３及び１１２３、管理領域制御部１１１４及び１１２４をそれぞれ有する複数のディレクタ装置１１１０及び１１２０と、キャッシュデータ格納メモリ１１３１及び１１４１、キャッシュ管理メモリ１１３２及び１１４２をそれぞれ有する複数の共有メモリ装置１１３０及び１１４０とを備えており、プロセッサ１１１３及び１１２３が、共有メモリ装置１１３０及び１１４０の管理領域を操作して、キャッシュデータ格納メモリ１１３１及び１１４１、キャッシュ管理メモリ１１３２及び１１４２の管理や処理を行う。
【０００４】
上記のような従来のディスクアレイ装置の１例が、例えば特開２００４−１３９２６０号公報（特許文献１）で示されている。
【０００５】
特許文献１は、上位ホストサーバからのコマンド処理を各マイクロプロセッサへコマンドを転送し、複数のマイクロプロセッサにて分散処理する方式により、インタフェース部のマイクロプロセッサのボトルネックを軽減し、ストレージシステムの性能低下を防ぐディスク装置の構成を開示している。
【特許文献１】特開２００４−１３９２６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来のディスクアレイ装置においては、以下に述べるような課題が存在する。
【０００７】
第１の課題は、従来のディスクアレイ装置では、ディレクタ装置上のプロセッサが、共有メモリ装置上のキャッシュメモリの制御を行うことから、ディレクタ装置のローカルバス、ディレクタ装置と共有メモリ装置間の共有バス、共有メモリ装置内のメモリバスと複数階層のバスを介してメモリアクセスを行う必要があり、メモリアクセスに時間を長く要するということである。
【０００８】
第２の課題は、従来の技術として示した複数のディレクタ装置を複数設けたマルチプロセッサシステムによって分散処理を行う構成としても、ディレクタ装置上のプロセッサでのキャッシュ制御処理（メモリアクセス処理）において、プロセッサキャッシュを使用することが難しいので、ディレクタ装置のプロセッサによるキャッシュメモリ制御処理の高速化が難しいということである。
【０００９】
第３の課題は、クロックアップなどの基盤技術の向上によりデータ転送能力が向上しても、共有キャッシュメモリの制御に関し、高速スループットバスを活用した処理時間の短縮は難しいことである。
【００１０】
本発明の目的は、上記課題を解決し、キャッシュメモリ制御の処理を高速化することができるディスクアレイ装置及びその共有メモリ装置、ディスクアレイ装置の制御プログラム及び制御方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するため本発明は、ディレクタ装置上のプロセッサによって共有メモリ装置上のキャッシュメモリの制御を行う代わりに、ディレクタ装置上のプロセッサからの通信により、共有メモリ装置上のプロセッサが、共有メモリ装置上のキャッシュメモリの制御を行うことを特徴とする。
【００１２】
この構成によって、本発明は、メモリ操作において、共有メモリ装置上のプロセッサがメモリバスを直接制御し、キャッシュ制御に要する処理時間を短縮することができる。また、ディスクアレイ装置がキャッシュ制御中の場合でも、ディレクタ装置上のプロセッサがプロセッサキャッシュを使用することができる。さらに、複数のディレクタ装置から構成されなくても、単一のディレクタ装置によって、キャッシュメモリ制御に要する処理時間を短縮することができる。
【発明の効果】
【００１３】
本発明のディスクアレイ装置及びその共有メモリ装置、ディスクアレイ装置の制御プログラム及び制御方法によれば、以下のような効果が達成される。
【００１４】
第１の効果は、共有メモリ装置のキャッシュメモリ制御に要する処理時間を短縮することが可能となることである。
【００１５】
その理由は、ディレクタ装置上のプロセッサによって共有メモリ装置上のキャッシュメモリの制御を行う代わりに、ディレクタ装置上のプロセッサからの通信により、共有メモリ装置上のプロセッサが、共有メモリ装置上のキャッシュメモリの制御を行うようにしたためである。
【００１６】
第２の効果は、共有メモリ装置上のプロセッサが、共有メモリ装置上のキャッシュメモリの制御を行うことから、ディレクタ装置のプロセッサ間での処理の競合を防止するためのロック処理が必要なくなるので、ロック処理に要する時間も節約されるということである。
【発明を実施するための最良の形態】
【００１７】
次に、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１８】
（第１の実施の形態）
図１は、本発明の第１の実施の形態によるディスクアレイ装置１００のハードウェア構成を示すブロック図である。
【００１９】
図１において、ディスクアレイ装置１００は、そのハードウェア構成として、データ転送バス１３及びコマンド通信バス１４を介して互いに接続されたディレクタ装置１１及び共有メモリ装置１２を有する。
【００２０】
ディレクタ装置１１は、ホストコンピュータ１０１及びディスクドライブ１０２、１０３、１０４との間で共有メモリ装置１２を管理するコマンドについて通信し、共有メモリ装置１２にその管理コマンドを送信する装置であって、プログラム制御によりホストインタフェース制御部１１１、ディスクインタフェース部１１２、プロセッサ部１１３、制御メモリ部１１４、データ転送制御部１１５、通信バッファ部１１６、コマンド制御部１１７の機能を実現する。
【００２１】
共有メモリ装置１２は、ディレクタ装置１１から共有メモリ装置１２を管理するコマンドを受信することによって、キャッシュデータ格納メモリ部１２１、プロセッサ部１２２、通信バッファ部１２３、コマンド制御部１２４、キャッシュ管理メモリ部１２５の各機能を実現する。
【００２２】
ディレクタ装置１１と共有メモリ装置１２とは、データ転送制御部１１５とキャッシュデータ格納メモリ部１２１間がデータ転送バス１３を介して接続され、コマンド制御部１１７、１２４がコマンド通信バス１４を介して接続される。
【００２３】
データ転送バス１３とコマンド通信バス１４とは、転送レートの高いシリアルバスであって、例えば、ＩｎｆｉｎｉＢａｎｄ等のバスである。
【００２４】
まず、ディレクタ装置１１の構成について説明する。
【００２５】
ホストインタフェース制御部１１１は、ホストコンピュータ１０１、データ転送制御部１１５、プロセッサ部１１３等と接続しており、プロセッサ部１１３からの命令に従い、ホストコンピュータ１０１から受信したキャッシュデータを要求するコマンドをプロセッサ部１１３に送信し、データ転送制御部１１５から受信したキャッシュデータをホストコンピュータ１０１送信する機能を有する装置である。
【００２６】
ディスクインタフェース部１１２は、ディスクドライブ１０２〜１０４、プロセッサ部１１３、データ転送制御部１１５等と接続しており、プロセッサ部１１３からの命令に従い、ディスクドライブ１０２〜１０４にキャッシュデータを要求するコマンドを送信し、ディスクドライブ１０２〜１０４から受信したキャッシュデータをデータ転送制御部１１５へ送信する機能を有する。
【００２７】
プロセッサ部１１３は、ホストインタフェース制御部１１１、ディスクインタフェース部１１２、制御メモリ部１１４、データ転送制御部１１５、通信バッファ部１１６、コマンド制御部１１７と接続し、ホストインタフェース制御部１１１から受信したコマンドに従ってディスクインタフェース部１１２、制御メモリ部１１４、データ転送制御部１１５、通信バッファ１１６等に命令する機能を有する。
【００２８】
より詳細には、プロセッサ部１１３は、このデータ転送に先立って、共有メモリ装置１２にキャッシュページオープンを指示するコマンドをコマンド制御部１１５から送信させるための命令を通信バッファ部１１６に格納する。
【００２９】
ここで、キャッシュページとは、キャッシュデータ格納メモリ１２１に格納されているキャッシュデータに対応した領域を指しており、後述するプロセッサ１２２が返却するメモリアドレス情報とは、このキャッシュデータに対応した領域（キャッシュページ）のメモリアドレスである。
【００３０】
プロセッサ１１３は、さらに、プロセッサ１２２から返送されたこれらの情報をもとにデータ転送を行い、データ転送完了後に今度はキャッシュページクローズを指示するコマンドを送信する機能を有する。ここでは、クローズするべきキャッシュページの論理アドレスとキャッシュステート情報を送信する。
【００３１】
また、後述するキャッシュステート情報とは、このキャッシュページに有効なデータが格納されているかどうかを示す情報である。このキャッシュステート情報は、空のキャッシュページにデータを格納した場合には有効化し、未書き込みデータをディスクに新たに書き落とした場合などには変更する。
【００３２】
制御メモリ部１１４は、プロセッサ１１３によって処理されるデータを一時的に格納するプロセッサキャッシュとしての機能を有する。
【００３３】
データ転送制御部１１５は、データ転送バス１３、ホストインタフェース制御部１１１、ディスクインタフェース部１１２、プロセッサ部１１３と接続しており、プロセッサ部１１３からの命令に従い、共有メモリ装置１２からデータ転送バス１３を介して受信したデータを、ホストインタフェース制御部１１１に送信し、ディスクインタフェース部１１２から受信したキャッシュデータをデータ転送バス１３を介して共有メモリ装置１２へ送信する機能を有する。
【００３４】
通信バッファ部１１６は、プロセッサ部１１３、コマンド制御部１１７と接続しており、プロセッサ部１１３からの命令を格納し、この命令をコマンド制御部１１７に送信する機能を有する。
【００３５】
コマンド制御部１１７は、コマンド通信バス１４、プロセッサ部１１３、通信バッファ部１１６と接続しており、通信バッファ部１１６から送信された命令に従ってコマンド通信バス１４を介して共有メモリ装置１２のコマンド制御部１２２と通信を行う機能を有する。
【００３６】
すなわち、コマンド制御部１１7は、共有メモリ装置１２のコマンド制御部１２４に対して、通信バッファ部１１６からの命令によって送信を指示された上記共有メモリ装置１２にキャッシュページオープンを指示するコマンドを送信する。また、このコマンドのレスポンスとしてコマンド制御部１２４から受信したメモリアドレス情報、キャッシュステート情報、新規キャッシュデータ要求コマンド等を受信し、通信バッファ部１１６に格納するとともに、プロセッサ部１１３に通知する。
【００３７】
次いで、共有メモリ装置１２の構成について説明する。
【００３８】
キャッシュデータ格納メモリ部１２１は、データ転送バス１３と接続しており、キャッシュメモリとしてデータを格納する機能を有する。
【００３９】
プロセッサ１２２は、通信バッファ部１２３、コマンド制御部１２４、キャッシュ管理メモリ部１２５と接続しており、通信バッファ部１２３から上記コマンドを取り込んでキャッシュ管理メモリ１２５上でキャッシュページオープン制御等のキャッシュメモリの制御に関する処理を行う。
【００４０】
より詳細には、プロセッサ１２２は、指示された論理アドレスがキャッシュヒットした場合にはヒットしたキャッシュページについて、メモリアドレス情報とキャッシュステート情報をプロセッサ１１４に返送する。一方、キャッシュミスした場合には追い出し制御により新規に割り当てたキャッシュページについて、メモリアドレス情報とキャッシュステート情報をプロセッサ１１４に返送する。
【００４１】
通信バッファ部１２３は、コマンド制御部１２４及びプロセッサ１２２と接続し、コマンド制御部１２４及びプロセッサ１２２とデータの送受信を行い、受信したデータを格納する機能を有する装置である。
【００４２】
コマンド制御部１２４は、コマンド通信バス１４、プロセッサ部１２２、通信バッファ部１２３と接続しており、コマンド通信バス１４を介してコマンド制御部１１７から受信したコマンドを通信バッファ部１２３に格納し、割り込み信号によってプロセッサ１２２に通知する装置である。
【００４３】
キャッシュ管理メモリ部１２５は、キャッシュデータ格納メモリの割り当て状態を管理する。
【００４４】
本発明の第１の実施の形態によるディスクアレイ装置１００の構成の特徴は、共有メモリ装置に、プロセッサ１２２及びコマンド制御部１２４を有することである。また、プロセッサ１２２、コマンド制御部１２４間の通信を仲介する通信バッファ部１２３を有することである。
【００４５】
さらに、ディレクタ装置１１に、ホストインタフェース部１１１及びディスクインタフェース部１１２を有することである。
【００４６】
また、プロセッサ１１４、１２２間で、メモリアドレス情報に加え、キャッシュステート情報を送受信することである。
【００４７】
図２を参照すると、図１に示された共有メモリ装置のプロセッサ部、通信バッファ部及びコマンド制御部の詳細な構成が示されている。
【００４８】
図２に示すように、通信バッファ部１２３は、プロセッサ部１２２及びコマンド制御部１２４とデータ通信を行う装置である。
【００４９】
本実施の形態において、通信バッファ部１２３は、それぞれ複数の送信バッファ部１２３−１及び受信バッファ部１２３−２によって構成され、また、コマンド制御部１２４は、送信制御部１２４−１及び受信制御部１２４−２から構成されている。
【００５０】
図２において、通信バッファ部１２３を構成する送信バッファ部１２３−１及び受信バッファ部１２３−２は、それぞれＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）構造になっている。
【００５１】
送信制御部１２４−１は、プロセッサ部１２２が送信バッファ１２３−１に情報を書き込んで送信制御部１２４−１への送信指示を出すと、シリアルバスを通じてデータを送信する。
【００５２】
受信制御部１２４−２は、シリアルバスを通じてデータを受信すると、受信したデータを受信バッファ１２３−２に書き込み、割り込み信号によってプロセッサ部４３２に通知する。
【００５３】
以上詳細に本実施の形態の構成を述べたが、図２のシリアルバス及びＦＩＦＯ構造のバッファについては、当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な構成の説明は省略する。
【００５４】
なお、本実施の形態の実施例では、通信バッファ部として、プロセッサ部のローカルメモリの一部を使用してもよい。その場合には、通信バッファ部のアクセスにおいてプロセッサキャッシュを利用することもできる。
【００５５】
また、本実施の形態では、共有メモリ装置１２の例で説明したが、ディレクタ装置１１においても同様である。
【００５６】
次に、本実施の形態によるディスクアレイ装置のリードライト動作を説明する。
【００５７】
図３は、第１の実施の形態によるディスクアレイ装置１００のリードライト動作において、ホストディレクタ装置１１と共有メモリ装置１２の動作を示すフローチャートである。
【００５８】
図３に示すように、ディレクタ装置１１は、ステップ３１１において、ホストコンピュータ１０１から、キャッシュページオープンを指示するコマンドを受信すると、ステップ３１２において、通信バッファ部１１６上にこのキャッシュページオープンコマンドを格納し、コマンド制御部１１７が、このコマンドを共有メモリ装置１２に送信する。その後プロセッサ部１１３は、通信のレスポンスを待つが、その間には別のコマンド処理を行うことができる。
【００５９】
共有メモリ装置１２は、ステップ３２１において、ディレクタ装置１１からキャッシュページオープンコマンドを受信すると、ステップ３２２において、キャッシュ管理メモリ部１２５上にてキャッシュページの検索処理を行う。
【００６０】
次いで、キャッシュページの検索処理の結果キャッシュミスとなった場合には、ステップ３２３において、追い出し処理により新規に割り付ける処理を行う。
【００６１】
次いで、キャッシュページの検索処理の結果キャッシュヒットとなった場合には、ステップ３２４において、そのキャッシュページがオープン中であるときには解放されるまで待つ。この間プロセッサ部１２２は、別のキャッシュ処理を行うことができる。
【００６２】
以上のステップ３２３又はステップ３２４の処理により、使用するキャッシュ領域が確定すると、共有メモリ装置１２は、ステップ３２５において、キャッシュページオープンコマンドのレスポンスとして、メモリアドレスとキャッシュステート情報をディレクタ装置１１に送信する。
【００６３】
ディレクタ装置１１のプロセッサ部１１６は、ステップ３１３において、コマンド制御部１１７からの割り込み信号の受信により、キャッシュページオープン処理の完了を確認する。
【００６４】
次いで、プロセッサ部１１３は、送られてきたキャッシュステート情報を参照し、ステップ３１４において、必要なデータ転送を行う。必要なデータ転送とは、リード処理の場合、キャッシュヒットならば共有メモリ装置１２からホストコンピュータ１０１へのデータ転送であり、キャッシュミスならディスクドライブ１０２〜１０４から共有メモリ装置１２へのデータ転送及び、共有メモリ装置１２からホストコンピュータ１０１へのデータ転送である。一方、ライト処理の場合、ホストコンピュータ１０１から共有メモリ装置１２へのデータ転送を行う。また、必要ならば共有メモリ装置１２からディスクドライブ１０２〜１０４へのデータ転送を行う。
【００６５】
データ転送が完了すると、プロセッサ部１１３が、ステップ３１５において、ステップ３１２と同様にして、キャッシュページクローズコマンドを作成して、コマンド制御部１１７が共有メモリ装置１２に送信する。
【００６６】
プロセッサ部１２２は、ステップ３２６において、ステップ３２１と同様にして、キャッシュページクローズコマンドを受信すると、ステップ３２７において、排他制御の解除を行う。ここで同一のキャッシュページの使用待ちをしている処理があればその処理が使用可能となる。
【００６７】
次いで、共有メモリ装置１２は、ステップ３２８において、ステップ３２５と同様にして、キャッシュページクローズコマンドのレスポンスをディレクタ装置１１に送信する。
【００６８】
ディレクタ装置１１は、ステップ３１６において、ステップ３１３と同様にして、プロセッサ１２２からのレスポンスを受信すると、ステップ３１７において、ホストコンピュータ１０１から受信したコマンドの処理を完了する。
【００６９】
本実施の形態は、共有メモリ装置１２上でのキャッシュ制御を、ディレクタ装置１１のプロセッサ１１３により行う代わりに、ディレクタ装置１１のプロセッサ１１３からコマンドを送信された共有メモリ装置１２上の単一のプロセッサ１２２により行うので、共有メモリ装置１２のプロセッサ１２２がメモリ操作においてメモリバスを直接制御し、かつ、ディレクタ装置１１のプロセッサ１１６がプロセッサキャッシュを使用できることから、キャッシュ制御に要する処理時間を短縮することができる。
【００７０】
なお、ディレクタ装置１１によるライトバック処理は、キャッシュデータ格納メモリ１２１へのデータの書き込み処理と同期して行ってもよいし、非同期でもよい。
【００７１】
図４は、本実施の形態におけるディスクアレイ装置の処理について、ディレクタ装置と共有メモリ装置との通信の内容を時系列で示す図である。
【００７２】
図４を参照すると、本実施の形態における通信は、まず初めにステップ４１０において、ディレクタ装置１１が、共有メモリ装置１２にキャッシュページオープン指示を行う。ここでは、ホストコンピュータ１０１から要求されたコマンドの論理アドレス情報をこの通信内に付随させる。
【００７３】
次に、ステップ４２０において、ステップ４１０のレスポンスとして、共有メモリ装置１２が、ディレクタ装置１１に割り当てたキャッシュページのメモリアドレス情報とキャッシュステート情報をディレクタ装置１１に送信する。
【００７４】
次に、ステップ４３０において、ディレクタ装置１１は、オープンした共有メモリ装置１２のキャッシュページとの間で、ホストコンピュータ１０１と共有メモリ装置１２間のデータ転送や、ディスク１０２〜１０４と共有メモリ装置１２間のデータ転送を行う。（キャッシュ検索によるキャッシュのヒット／ミスの場合分け必要？）
【００７５】
データ転送が完了すると、ステップ４４０において、ディレクタ装置１１が、共有メモリ装置１２にキャッシュページクローズ指示を行う。ここでは、論理アドレスとキャッシュステート情報をこの通信内に付随させる。
【００７６】
最後に、ステップ４５０において、ステップ４４０のレスポンスとして、共有メモリ装置１２が、ディレクタ装置１１に処理終了を通知することによって、ディスクアレイ装置１００の処理が終了となる。
【００７７】
（第１の実施の形態による効果）
このようにして、本実施の形態は、共有メモリ装置１２上でのキャッシュ制御を、ディレクタ装置１１上のプロセッサ１１３により行うかわりに、ディレクタ装置１１上のプロセッサ１１３からの通信に基づき共有メモリ装置１２上のプロセッサ１２２により行うので、メモリ操作において共有メモリ装置１２上のプロセッサ１２２がメモリバスを直接制御し、かつディレクタ装置１１上のプロセッサ１１３がプロセッサキャッシュを使用することができることから、キャッシュメモリ制御に要する処理時間を短縮することができる。
【００７８】
さらに、キャッシュ制御のためのディレクタ装置と共有メモリ装置間の通信処理を、プロセッサが直接実施するのではなく制御部に指示して行わせるだけなので、通信を行うことによるオーバーヘッドを少なくすることができ、処理の高速化を実現する。
【００７９】
またコマンド通信バス１４に転送レートの高いシリアルバスを使用することで、転送情報にメモリアドレスやキャッシュステート情報等を含む複数の情報を載せることができ、これによって転送時間の短縮が図られる。
【００８０】
（第２の実施の形態）
図５は、本発明の第２の実施の形態によるディスクアレイ装置のハードウェア構成を示すブロック図である。
【００８１】
図５を参照すると、本発明の第２の実施の形態によるディスクアレイ装置５００が示されている。以下、第１の実施の形態と重複する説明を適宜省略し、本実施の形態によるディスクアレイ装置５００の構成を説明する。
【００８２】
図５が示すように、第２の実施の形態のディスクアレイ装置５００は、データ転送バス５５、５６間及び、コマンド通信バス５７、５８間がそれぞれ接続されているディスクアレイ部５０−１、５０−２から構成されている。
【００８３】
また、本実施の形態のディスクアレイ装置５００は、第１の実施の形態によるディスクアレイ装置１００と同様に、ディスクアレイ部５０−１が、ホストディレクタ装置５１及び共有メモリ装置５３を有し、ディスクアレイ部５０−２が、ディスクディレクタ装置５２及び共有メモリ装置５４を有する。
【００８４】
本実施の形態によるディスクアレイ装置５００が、第１の実施の形態によるディスクアレイ装置１００と異なる点は、ディスクアレイ部５０−１、５０−２と複数のディスクアレイ部から構成されている点、ホストディレクタ装置５１が、ディスクインタフェース部を有さない点、ディスクディレクタ装置５２が、ホストインタフェース部を有さない点、データ転送バス５５、５６同士が接続されている点、コマンド通信バス５７、５８同士が接続されている点である。
【００８５】
図５において、ホストディレクタ装置５１のプロセッサ５１３は、ホストコンピュータ５０１から受信したコマンドを判別して通信バッファ部５１６上に作成したコマンドを、共有メモリ装置５３、５４に対して送信する。
【００８６】
ディスクディレクタ装置５２は、ディスクインタフェース制御部５２２を介してディスクドライブ５０２、５０３、５０４と接続されており、ホストディレクタ装置５１からの命令によって、共有メモリ装置５３、５４と通信を行う。
【００８７】
ホストディレクタ装置５１、ディスクディレクタ装置５２及び共有メモリ装置５３、５４は、それぞれプロセッサ部（５１３、５２３、５３２、５４２）、通信バッファ部（５１６、５２６、５３３、５４３）、及びコマンド制御部（５１７、５２７、５３４、５４４）を備えている。
【００８８】
ホストディレクタ装置５１及びディスクディレクタ装置５２がそれぞれ備えるデータ転送制御部５１５、５２５は、シリアルバスなどの高速転送バスによって構成されたデータ転送バス５５、５６でキャッシュデータ格納メモリ５３１、５４１と接続されている。
【００８９】
全てのコマンド制御部（５１７、５２７、５３４、５４４）は、シリアルバスなどの高速転送バスで構成されたコマンド通信バス５７、５８で相互接続されている。
【００９０】
本実施の形態によるディスクアレイ装置におけるリードライトの動作について説明する。
【００９１】
本実施の形態によるディスクアレイ装置のリードライト動作は、第１の実施の形態によるディスクアレイ装置のリードライト動作と同様のため、図２を用い、重複部分を適宜省略して説明する。
【００９２】
なお、本実施の形態によるリードライト動作が第１の実施の形態によるリードライト動作と異なる点は、複数の共有メモリ装置５３、５４が、ホストディレクタ装置４０−１と通信する点、また、必要ならば複数の共有メモリ装置５３、５４からディスクドライブ５０２〜５０４へのデータ転送を行う点、さらにその際、ホストディレクタ装置５１とディスクディレクタ装置５２との間で必要に応じて通信を行う点である。
【００９３】
特に本実施の形態では、ホストディレクタ装置５１のプロセッサ部５１３が、ステップ２１３において、送られてきたキャッシュステート情報を参照し、ステップ２１４において、必要なデータ転送を共有メモリ装置５３、５４との間で行う。必要なデータ転送とは、リード処理の場合、キャッシュヒットならば共有メモリ装置５３、５４からホストコンピュータ５０１へのデータ転送であり、キャッシュミスならディスクドライブ５０２〜５０４から共有メモリ装置５３、５４へのデータ転送及び、共有メモリ装置５３、５４からホストコンピュータ５０１へのデータ転送である。一方、ライト処理の場合、ホストコンピュータ５０１から共有メモリ装置３３、３４へのデータ転送及び、必要ならば共有メモリ装置３３、３４からディスクドライブ５０２〜５０４へのデータ転送を行う。
【００９４】
このとき、ホストディレクタ装置５１とディスクディレクタ装置５２との間で必要に応じて通信を行う。
【００９５】
（第２の実施の形態による効果）
このようにすることで、本実施の形態は、共有メモリ装置５３、５４上でのキャッシュ制御を、複数のディレクタ装置５１、５２上の各プロセッサ部５１３、５２３により行う代わりに、複数のディレクタ装置５１、５２上の各プロセッサ部からの通信に基づいて、各共有メモリ装置５３、５４上の単一のプロセッサ部５３２、５４２により行うので、共有メモリ装置５３、５４のプロセッサ部５３２、５４２がメモリ操作においてメモリバスを直接制御し、かつ、複数のディレクタ装置５１、５２の各プロセッサ部５１３、５２３がプロセッサキャッシュを使用することができることから、キャッシュ制御に要する処理時間を短縮することができる。
【００９６】
また、共有メモリ装置５３、５４上のプロセッサが、共有メモリ装置上のキャッシュメモリの制御を行うことから、ディレクタ装置のプロセッサ間での処理の競合を防止するためのロック処理が必要なくなるので、ロック処理に要する時間も節約され、処理のより高速化が図られる。
【００９７】
（第３の実施の形態）
本発明の第３の実施の形態は、その基本的構成は上記の第２の実施の形態の通りであるが、ホストディレクタ装置とディスクディレクタ装置間の通信をしなくてすむようにさらに工夫されている。
【００９８】
図６は、本発明の第３の実施の形態によるディスクアレイ装置６００の構成を示すブロック図である。
【００９９】
図６を参照すると、本実施の形態によるディスクアレイ部６０−１、６０−２は、それぞれ第１の実施の形態によるディスクアレイ装置１００（図１参照）と同様の構成である。
【０１００】
したがって、本実施の形態によると、複数のディレクタ装置６１、６２上のプロセッサ部６１３、６２３からの通信により、共有メモリ装置６３、６４上のプロセッサ部６３２、６４２がキャッシュ管理制御を行うので、メモリ操作において共有メモリ装置６３、６４のプロセッサ部６３２、６４２がメモリバスを直接制御し、かつ、ディレクタ装置６１、６２のプロセッサ部６１３、６２３がプロセッサキャッシュを使用することができることとなり、複数のディレクタ装置からなる構成であっても、キャッシュ制御に要する処理時間を短縮することが可能となる。
【０１０１】
また、本実施の形態によるディレクタ装置６１は、第２の実施の形態のホストディレクタ装置３１（図３参照）と異なり、ホストインタフェース制御部６１１及びディスクインタフェース制御部６１２を有しており、また、ディレクタ装置６２も、第２の実施の形態のディスクディレクタ装置３２（図３参照）と異なり、ディレクタ装置６１と同様にして、ホストインタフェース制御部６２１及びディスクインタフェース制御部６２２を有している。
【０１０２】
（第３の実施の形態による効果）
このように、本実施の形態によると、ディレクタ装置６１、６２は、第１の実施の形態によるディレクタ装置１１と同様に、それぞれホストインタフェース制御部６１１、６２１及びディスクインタフェース制御部６１２、６２２を有しているので、第２の実施の形態による効果と比較して、共有メモリ装置６３、６４からメモリアドレスを受信した後にデータ転送を実施する際、ディレクタ装置６１、６２間の通信を行うことなく、各ディレクタ装置でコマンド処理を全て完了することが可能となる。
【０１０３】
（第４の実施の形態）
本発明の第４の実施の形態は、その基本的構成は上記の第３の実施の形態の通りであるが、共有メモリ装置からディスクドライブへのデータのライトバック処理においてのパリティ演算処理についてさらに工夫している。
【０１０４】
図７は、本発明の第４の実施の形態によるパリティ演算処理機能を有する共有メモリ装置の構成を示すブロック図である。
【０１０５】
図７を参照すると、共有メモリ装置７３は、第３の実施の形態における図６に示される共有メモリ装置６３、６４と同様の構成であるが、共有メモリ装置６３、６４の構成と比べ、パリティ演算部７３６を備えているので、ＲＡＩＤ制御に必要なパリティ演算を共有メモリ装置７３内において閉じた状態で行うことができる。
【０１０６】
したがって、ディレクタ装置によるパリティ演算処理の負荷を軽減できることとなった。
【０１０７】
また、パリティ演算部７３６は、キャッシュデータ格納メモリ部７３１及びプロセッサ部７３２と接続しており、プロセッサ部７３２の指示により、キャッシュデータ格納メモリ部７３１がディレクタ装置７１、７２とデータの送受信を行うデータ転送バス７５とは別経路によって、データをキャッシュデータ格納メモリ部７３１に送信する構成となっている。
【０１０８】
したがって、データ転送バス７５の競合が軽減され、転送率の向上を実現することができる。
【０１０９】
図８は、第４の実施の形態におけるディスクアレイ装置のライトバック処理を説明するフローチャートである。
【０１１０】
図８を参照すると、第４の実施の形態におけるライトバック処理は、まずステップ８１０において、書き込み用データページ、旧データ用ページ、旧パリティ用ページ、新パリティ用ページをオープンする。
【０１１１】
次にステップ８２０において、旧データ用ページ、旧パリティ用ページに、ディスクドライブからデータを読み出す。
【０１１２】
次にステップ８３０において、パリティ演算を指示するコマンドをディレクタ装置から共有メモリ装置７３に通信する。プロセッサ７３２は、このコマンドを受信すると、パリティ演算部７３６にパリティ演算を指示してパリティ演算を行わせる。
【０１１３】
次に、ステップ８４０において、新なたデータ、新たなパリティをディスクに書き込む。
【０１１４】
最後に、ステップ８５０において、書き込み用データページ、旧データ用ページ、旧パリティ用ページ、新パリティ用ページをクローズする。
【０１１５】
（第４の実施の形態による効果）
このように、本実施の形態では、パリティ演算処理にかかるデータが共有メモリ装置７３内部でのみ処理されるので、パリティ演算処理にかかるデータの転送時間が短縮されることで、装置全体の性能を向上できるという効果が得られる。
【０１１６】
また、パリティ演算処理を、ディレクタ装置のプロセッサで行うかわりに、共有メモリ装置７３のプロセッサ７３２で行うので、ディレクタ装置によるパリティ演算処理の負荷を軽減できることとなり、通信を行うことによるオーバーヘッドを減少させるという効果が得られる。
【０１１７】
なお、本実施の形態において、パリティ演算部７３６は、共有メモリ装置７３内のデータコピー機能などを用いてもよいし、また、プロセッサ部７３２に同様の機能を持たせてもよい。
【０１１８】
（第５の実施の形態）
本発明の第５の実施の形態は、その基本的構成は上記の第２の実施の形態の通りであるが、ディスクディレクタ装置が追加され、また、共有メモリ装置が１つとなった構成となっている。
【０１１９】
図９は、本発明の第５の実施の形態によるディスクアレイ装置９００の構成を示すブロック図である。
【０１２０】
図９を参照すると、ディスクアレイ装置９００は、１つのホストディレクタ装置９１と、複数のディスクディレクタ装置９２Ａ、９２Ｂと、１つの共有メモリ装置９３とから構成されている。
【０１２１】
（第５の実施の形態による効果）
本実施の形態は、第２の実施の形態と同様に、共有メモリ装置９３上でのキャッシュ制御を、複数のディレクタ装置９１、９２Ａ、９２Ｂ上の各プロセッサ部９１３、９２３Ａ、９２３Ｂにより行う代わりに、共有メモリ装置９３上の単一のプロセッサ部９３２により行うので、プロセッサ部９３２がメモリ操作においてメモリバスを直接制御し、かつ、各プロセッサ部９１３、９２３Ａ、９２３Ｂがプロセッサキャッシュを使用することができることから、キャッシュ制御に要する処理時間を短縮することができる。
【０１２２】
（第６の実施の形態）
本発明の第６の実施の形態は、その基本的構成は上記の第３の実施の形態の通りであるが、共有メモリ装置が追加され、また、ディレクタ装置が１つとなった構成となっている。
【０１２３】
図１０は、本発明の第６の実施の形態によるディスクアレイ装置１０００の構成を示すブロック図である。
【０１２４】
図１０を参照すると、ディスクアレイ装置１０００は、１つのディレクタ装置と、複数の共有メモリ装置とから構成されている。
【０１２５】
（第６の実施の形態による効果）
本実施の形態は、第３の実施の形態と同様に、複数の共有メモリ装置１００３、１００４上でのキャッシュ制御を、ディレクタ装置１００１上のプロセッサ部１０１３により行う代わりに、各共有メモリ装置１００３、１００４上の単一のプロセッサ部１０３２、１０４２により行うので、各プロセッサ部１０３２、１０４２がメモリ操作においてメモリバスを直接制御し、かつ、プロセッサ部１０１３がプロセッサキャッシュを使用することができることから、キャッシュ制御に要する処理時間を短縮することができる。
【０１２６】
以上好ましい実施の形態をあげて本発明を説明したが、本発明は必ずしも、上記実施の形態に限定されるものでなく、その技術的思想の範囲内において様々に変形して実施することができる。
【産業上の利用可能性】
【０１２７】
情報処理システムにおいて必要とされるデータ容量が年々増加傾向にあり、パソコンから大型コンピュータに至るまで外部ストレージ装置を接続する傾向となっている。特に複数の情報処理システムでストレージを共有化することで別々にストレージを持つ場合の容量の無駄をなくすためのＳＡＮを構築する場合がある。この場合スイッチ装置と小型ストレージ装置を多数組み合わせた方式もあるが、バックアップソリューションなど高度なソリューションを実現するために大型ストレージを導入する場合もある。
【０１２８】
本発明は、単体でも多数のホスト接続ポートや多数のディスクドライブ、大容量のキャッシュメモリを搭載した大型ストレージ装置において、より性能を改善した大型ストレージ装置を提供するために適用することができる。
【図面の簡単な説明】
【０１２９】
【図１】本発明の第１の実施の形態によるディスクアレイ装置１００の構成を示すブロック図である。
【図２】第１の実施の形態による共有メモリ装置のプロセッサ部、通信バッファ部及びコマンド制御部の詳細な構成を示すブロック図である。
【図３】第１の実施の形態によるディスクアレイ装置のリードライト動作を示すフローチャートである。
【図４】第１の実施の形態によるディレクタ装置と共有メモリ装置との通信の内容を時系列で示す図である。
【図５】第２の実施の形態によるディスクアレイ装置の構成を示すブロック図である。
【図６】第３の実施の形態によるディスクアレイ装置の構成を示すブロック図である。
【図７】第４の実施の形態による共有メモリ装置の構成を示すブロック図である。
【図８】第４の実施の形態によるディスクアレイ装置のライトバック処理を説明するフローチャートである。
【図９】第５の実施の形態によるディスクアレイ装置の構成を示すブロック図である。
【図１０】第６の実施の形態によるディスクアレイ装置の構成を示すブロック図である。
【図１１】従来のディスクアレイ装置の構成の一例を示すブロック図である。
【符号の説明】
【０１３０】
１１、６１、６２、１００１：ディレクタ装置
１２、５３、５４、６３、６４、９３、１００３、１００４：共有メモリ装置
５１、９１：ホストディレクタ装置
５２、９２Ａ、９２Ｂ：ディスクディレクタ装置
１２４−１：送信制御部
１２４−２：受信制御部
１２３−１：送信バッファ
１２３−２：受信バッファ
１００、５００、６００、９００、１０００：ディスクアレイ装置
１１１：外部インタフェース制御部
１１２、３１２、３２２、６１３、６２３：データ転送制御部
１１３、３１３、３２３、６１４、６２４：制御メモリ
４５、１１４、１２４、３１４、３２４、３３４、３４４、６１５、６２５、６３４、６４４、７３４：プロセッサ
１１５、１２２、３１５、３２５、３３２、３４２、６１６、６２６、６３２、６４２、７３２：コマンド制御部
１１６、１２３、３１６、３２６、３３３、３４３、６１７、６２７、６３３、６４３、７３３：通信バッファ
１２１、３３１、３４１、６３１、６４１、７３１：キャッシュデータ格納メモリ
１２５、３３５、３４５、６３５、６４５、７３５：キャッシュ管理メモリ
５１１、６１１、６２１、９１１：ホストインタフェース制御部
５２１、６１２、６２２、９２２Ａ、９２２Ｂ：ディスクインタフェース制御部
７３６：パリティ演算部
【図１】
2006252358.tif 000003
【図２】
2006252358.tif 000004
【図３】
2006252358.tif 000005
【図４】
2006252358.tif 000006
【図５】
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【図６】
2006252358.tif 000008
【図７】
2006252358.tif 000009
【図８】
2006252358.tif 000010
【図９】
2006252358.tif 000011
【図１０】
2006252358.tif 000012
【図１１】
2006252358.tif 000013