(57)【要約】【課題】  駆動能力を実質的に低下させることなく、オーバシュート／アンダーシュートの発生を防止できるクロックドライバ回路を提供する。【解決手段】  複数のドライバ回路２０，３０を互いに並列に接続したクロックドライバ回路において、一部のドライバ回路を、入力信号の立上り及び立下りの少なくとも一方に基づいて所定期間動作停止させる制御回路４０を設ける。入力信号の立上り／立下りから予め定められた時間までは、全ドライバ回路２０，３０が同時に並列動作し、高い駆動能力を発揮する。その後、出力波形が遷移している間に、一部のドライバが動作を停止し、オーバシュート／アンダーシュートを防止する。【選択図】図１
2006287353.tif 000002
【特許請求の範囲】
【請求項１】
複数のドライバ回路を互いに並列に接続したクロックドライバ回路において、
前記複数のドライバ回路のうち一部のドライバ回路を、入力信号の立上り及び立下りの少なくとも一方に基づいて所定期間動作停止させる制御回路を設けたことを特徴とするクロックドライバ回路。
【請求項２】
請求項１に記載されたクロックドライバ回路において、
前記所定期間が、前記入力信号の立上り及び／又は立下りから予め定められた時間が経過した後に設定されていることを特徴とするクロックドライバ回路。
【請求項３】
請求項２に記載されたクロックドライバ回路において、
前記所定期間が、前記入力信号の立下りから前記予め定められた時間が経過した後、前記入力信号の次の立上りまでの間であることを特徴とするクロックドライバ回路。
【請求項４】
請求項２に記載されたクロックドライバ回路において、
前記所定期間が、前記入力信号の立上りから前記予め定められた時間が経過した後、前記入力信号の次の立下りまでの間であることを特徴とするクロックドライバ回路。
【請求項５】
請求項１乃至４のいずれか一つに記載されたクロックドライバ回路において、
前記複数のドライバ回路の各々が、ＣＭＯＳインバータであることを特徴とするクロックドライバ回路。
【請求項６】
請求項３に記載されたクロックドライバ回路において、
前記複数のドライバ回路の各々が、ＣＭＯＳインバータであり、
前記制御回路が、前記一部のドライバ回路のＰＭＯＳトランジスタのゲートに接続され、前記入力信号と、当該入力信号を前記予め定められた時間だけ遅延させかつ論理反転させた信号とのＯＲを出力する回路である
ことを特徴とするクロックドライバ回路。
【請求項７】
請求項４に記載されたクロックドライバ回路において、
前記ドライバ回路が、ＣＭＯＳインバータ回路であり、
前記制御回路が、前記一部のドライバ回路のＮＭＯＳトランジスタのゲートに接続され、前記入力信号と、当該入力信号を前記予め定められた時間だけ遅延させかつ論理反転させた信号とのＡＮＤを出力する回路である
ことを特徴とするクロックドライバ回路。
【請求項８】
複数のドライバ回路を互いに並列に接続したクロックドライバ回路の駆動方法において、
前記複数のドライバ回路のうち一部のドライバ回路を、入力信号の立上り及び立下りの少なくとも一方に基づいて所定期間動作停止させるようにしたことを特徴とするクロックドライバ回路の駆動方法。
【請求項９】
請求項８に記載されたクロックドライバ回路の駆動方法において、
前記所定期間が、前記入力信号の立上り及び／または立下りから予め定められた時間が経過した後に設定されていることを特徴とするクロックドライバ回路の駆動方法。
【請求項１０】
請求項９に記載されたクロックドライバ回路の駆動方法において、
前記所定期間が、前記入力信号の立下りから前記予め定められた時間が経過した後、前記入力信号の次の立上りまでの間であることを特徴とするクロックドライバ回路の駆動方法。
【請求項１１】
請求項９に記載されたクロックドライバ回路の駆動方法において、
前記所定期間が、前記入力信号の立上りから前記予め定められた時間が経過した後、前記入力信号の次の立下りまでの間であることを特徴とするクロックドライバ回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックドライバ回路及びその駆動方法に関し、特に、複数の同一構成のドライバ回路が互いに並列に接続されたクロックドライバ回路及びその駆動方法に関する。
【背景技術】
【０００２】
半導体集積回路のクロック周波数が高くなるに従い、クロックドライバ回路には、高い駆動能力（ｄｉ／ｄｔ：単位時間当たりの電流）が要求される。この要求に応えるため、従来のクロックドライバ回路は、図８に示すように、複数の同一構成のドライバ回路８１，８２を互いに並列接続して構成されている。
【０００３】
なお、複数のドライバ回路が互いに並列接続されているクロックドライバ回路としては、負荷に応じて駆動能力を変更するよう構成されたものもある（例えば、特許文献１参照。）。
【０００４】
また、ＣＭＯＳインバータで構成されたドライバ回路のオーバシュート及びアンダーシュートを抑制するために、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを互いに異なる波形の駆動信号で駆動する技術が知られている（例えば、特許文献２参照。）。
【０００５】
【特許文献１】特開平２−１８７８１１号公報
【特許文献２】特開平５−２２７００３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のクロックドライバ回路は、互いに並列接続された複数のドライバ回路に同一の動作を行わせる。このため、従来のクロックドライバ回路には、駆動能力が大きいほどその出力にオーバーシュートやアンダーシュートが発生しやすいという問題点がある。
【０００７】
クロックドライバ回路の出力に含まれるオーバーシュートやアンダーシュートは、クロックドライバ回路の出力を受ける半導体集積回路にとってはノイズまたはノイズ源であって、素子の誤動作を引き起こす可能性がある。また、オーバーシュートやアンダーシュートの量が大きい場合には、素子を劣化させあるいは破壊する恐れもある。いずれにしても、クロックドライバ回路の出力に含まれるオーバーシュートやアンダーシュートは、後段に接続される半導体集積回路の信頼性を低下させる恐れがある。
【０００８】
また、上記特許文献１に記載されたクロックドライバ回路では、負荷に応じて駆動能力を低下させれば、オーバシュートやアンダーシュートの発生を防止できるが、高い駆動能力を維持したままオーバシュートやアンダーシュートの発生を防止することができないという問題点がある。
【０００９】
さらに、上記特許文献２に記載されたドライバ回路では、出力の立上がりの出力を得ることができず、大きな駆動能力を得ることができないという問題点がある。
【００１０】
そこで、本発明は、複数のドライバ回路が並列接続されたクロックドライバ回路において、駆動能力を実質的に低下させることなく、オーバシュート及び／またはアンダーシュートの発生を防止できるクロックドライバ回路及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明は、複数のドライバ回路を互いに並列に接続したクロックドライバ回路において、前記複数のドライバ回路のうち一部のドライバ回路を、入力信号の立上り及び立下りの少なくとも一方に基づいて所定期間動作停止させる制御回路を設けたことを特徴とする。
【００１２】
また、本発明は、複数のドライバ回路を互いに並列に接続したクロックドライバ回路の駆動方法において、前記複数のドライバ回路のうち一部のドライバ回路を、入力信号の立上り及び立下りの少なくとも一方に基づいて所定期間動作停止させるようにしたことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、並列接続された複数のドライバ回路のうち一部を、入力信号の立上り及び立下りの少なくとも一方に基づいて所定期間動作停止させる制御回路を設けたことで、高い駆動能力を維持したまま、オーバーシュート及び／またはアンダーシュートを防止することができるクロックドライバ回路が得られる。
【００１４】
また、本発明によれば、並列接続された複数のドライバ回路のうち一部を、入力信号の立上り及び立下りの少なくとも一方に基づいて所定期間動作停止させるようにしたことで、高い駆動能力を維持したまま、オーバーシュート及び／またはアンダーシュートを防止することができるクロックドライバ回路の駆動方法が得られる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１６】
図１に、本発明の一実施の形態に係るクロックドライバ回路の構成を示す。このクロックドライバ回路１０は、互いに並列に接続された同一構成の複数（ここでは２個）のドライバ回路２０及び３０と、入力端子ＩＮと一部（ここでは一方）のドライバ回路３０との間に接続された制御回路４０とを備えている。
【００１７】
ドライバ回路２０は、入力端子ＩＮに供給される入力クロック信号に応じた出力信号（ローレベル又はハイレベル）を発生する。
【００１８】
ドライバ回路３０は、ドライバ回路２０と同一に構成されており、入力端子ＩＮに供給された入力クロック信号が直接入力されたならば、ドライバ回路２０と同一の出力信号を発生する。しかしながら、本実施の形態では、ドライバ回路３０には、制御回路４０の出力が供給されるため、その出力信号は、ドライバ回路２０の出力信号とは異なる。
【００１９】
制御回路４０は、入力端子ＩＮに供給された入力クロック信号を受けて、ドライバ回路３０を駆動する駆動信号を発生する。この駆動信号は、入力クロック信号の立上り及び立下りの少なくとも一方に基づいて、ドライバ回路３０の動作を所定期間停止させる。
【００２０】
具体的には、制御回路４０は、入力クロック信号の立上り／立下りから予め定められた時間は、ドライバ回路３０をドライバ回路２０と同じように駆動する。その後、駆動回路４０は、入力クロック信号の次の立下り／立上りまで、ドライバ回路３０の動作を停止させる。
【００２１】
より具体的には、オーバーシュートを防止する場合、制御回路４０は、ドライバ回路２０の出力が（例えば、入力クロック信号の立下りに応じて）ローレベルからハイレベルに変化するときに、ドライバ回路３０の出力をローレベルからハイレベルへ変化させる。そして、制御回路４０は、予め定められた時間が経過した後、ドライバ回路２０の出力がハイレベルに達する前に、ドライバ回路３０の動作を停止させる。
【００２２】
また、アンダーシュートを防止する場合、制御回路４０は、ドライバ回路２０の出力が（例えば、入力クロック信号の立上りに応じて）ハイレベルからローレベルに変化するときに、ドライバ回路３０の出力をハイレベルからローレベルへ変化させる。そして、制御回路４０は、予め定められた時間が経過した後、ドライバ回路２０の出力がローレベルになる前に、ドライバ回路３０の動作を停止させる。
【００２３】
以上のようにして、本実施の形態によれば、クロックドライバ回路の出力にオーバシュート／アンダーシュートが発生するのを防止することができる。これにより、このクロックドライバ回路の後段に接続される半導体集積回路の信頼性を維持することができる。
【実施例１】
【００２４】
次に、本発明の第１の実施例について、図２乃至図４を参照して説明する。
【００２５】
図２に示すように、本実施例のクロックドライバ回路では、ドライバ回路２０及び３０が、それぞれＰＭＯＳトランジスタ２１，３１及びＮＭＯＳトランジスタ２２，３２からなるＣＭＯＳインバータとして構成されている。
【００２６】
ドライバ回路２０は、入力端子ＩＮ及び出力端子ＯＵＴに直接接続されており、常に入力クロック信号に応じた出力信号を発生させる。このドライバ回路２０は、メインクロックドライバ回路と呼ばれる。
【００２７】
また、ドライバ回路３０は、制御回路４０とともにドライバ回路２０に並列接続されている。このドライバ回路３０はサブクロックドライバ回路と呼ばれる。
【００２８】
制御回路４０は、第１の制御回路部４１と、分岐線路４２とを有している。第１の制御回路部４１は、入力端子ＩＮとドライバ回路３０のＰＭＯＳトランジスタ３１のゲートとの間に接続され、分岐線路４２は、入力端子ＩＮとドライバ回路３０のＮＭＯＳトランジスタ３２のゲートとの間に接続されている。
【００２９】
第１の制御回路部４１は、例えば、図３に示すように、２入力ＯＲゲート４１１と、複数段の遅延ゲートとＮＯＴゲートで構成された遅延回路４１２とにより構成される。
【００３０】
以下、図２のクロックドライバ回路の動作について説明する。
【００３１】
メインドライバ回路２０は、入力クロック信号が直接入力されるので、通常のインバータ動作を行う。即ち、入力クロック信号がハイレベルのとき、ＰＭＯＳトランジスタ２１がオフ、ＮＭＯＳトランジスタ２２がオンし、メインドライバ回路２０はローレベルを出力する。また、入力クロック信号がローレベルのとき、ＰＭＯＳトランジスタ２１がオン、ＮＭＯＳトランジスタ２２がオフし、メインドライバ回路２０はハイレベルを出力する。こうして、メインドライバ回路２０の出力は、入力クロック信号がハイレベルからローレベルに変化すると、ローレベルからハイレベルに変化し、入力クロック信号がローレベルからハイレベルに変化すると、ハイレベルからローレベルに変化する。
【００３２】
一方、サブドライバ回路３０では、ＮＭＯＳトランジスタ３２のゲートには入力クロック信号が直接入力されるが、ＰＭＯＳトランジスタ３１のゲートには第１の制御回路部４１の出力が入力される。
【００３３】
第１の制御回路部４１は、図４に示す入力に対し、信号ａを出力する。即ち、第１の制御回路部４１は、入力クロック信号の立下りエッジ（ハイレベルからローレベルへの変化）を検出し、その出力をハイレベルからローレベルへ変化させる。そして第１の制御回路部４１は、予め定められた時間が経過すると、その出力をローレベルからハイレベルへと変化させる。
【００３４】
サブドライバ回路３０は、入力クロック信号及び信号ａを受けて、入力クロック信号がハイレベルからローレベルへ変化すると、予め定められた時間が経過するまで、メインドライバ２０と同様に動作（同時に並列動作）する。つまり、このとき、ＰＭＯＳトランジスタ３１はオンし、ＮＭＯＳトランジスタ３２はオフする。このあと、予め定められた時間が経過すると、ＰＭＯＳトランジスタ３１は、オフする。
【００３５】
また、入力ロック信号がローレベルからハイレベルへ変化すると、サブドライバ回路３０は、再び、メインドライバ２０と同様に動作（同時に並列動作）する。つまり、ＰＭＯＳトランジスタ３１はオフを維持し、ＮＭＯＳトランジスタ３２はオンする。
【００３６】
信号ａがローレベルとなる時間（即ち、予め定められた時間）は、遅延回路４１２の遅延ゲート数を変更することにより調整することができる。この時間を、メインドライバ回路２０の出力（即ち、クロックドライバ回路１０の出力）がハイレベルに達する以前の適切な時間に調整することにより、クロックドライバ回路１０の出力１の波形を図４に示すようすることができる。即ち、クロックドライバ回路１０の出力１を、急峻な立上りを持ち、オーバシュートのない信号とすることができる。
【００３７】
なお、図４の参考出力は、図８に示す従来のクロックドライバ回路の出力信号波形である。
【００３８】
このように、本実施例の構成によれば、クロックドライバ回路１０の出力がローレベルからハイレベルに遷移する途中で、サブドライバがオフとなるので、それ以降のクロックドライバ回路１０の駆動能力ｄｉ／ｄｔを低減することができ、回路の持つインダクタ成分によって発生する出力波形のオーバシュートを抑制あるいは防止することができる。
【実施例２】
【００３９】
次に、本発明の第２の実施例について、図５乃至図７を参照して説明する。
【００４０】
図５に示すクロックドライバ回路が第１の実施例と異なっているのは、制御回路４０が、第２の制御回路部４３を有している点である。
【００４１】
第２の制御回路部４３は、例えば、図６に示すように、２入力ＡＮＤゲート４３１と、複数段の遅延ゲートとＮＯＴゲートで構成された遅延回路４３２とにより構成される。
【００４２】
以下、図５のクロックドライバ回路の動作について説明する。
【００４３】
メインドライバ回路２０は、第１の実施例と同じ動作を行う。
【００４４】
サブドライバ回路３０のＰＭＯＳトランジスタ３１もまた第１の実施例と同じ動作を行う。
【００４５】
サブドライバ回路３０のＮＭＯＳトランジスタ３２のゲートには第２の制御回路部４３の出力が入力される。
【００４６】
第２の制御回路部４３は、図７に示す入力に対し、信号ｂを出力する。即ち、第２の制御回路部４３は、入力クロック信号の立上りエッジ（ローレベルからハイレベルへの変化）を検出し、その出力をローレベルからハイレベルへと変化させる。そして第２の制御回路部４２は、予め定められた時間が経過すると、その出力をハイレベルからローレベルへと変化させる。なお、ここでの予め定められた時間は、第１の制御回路部４１に設定された時間と同じであっても異なるものであってもよい。
【００４７】
サブドライバ回路３０のＮＭＯＳトランジスタ３２は、信号ｂを受けて、入力クロック信号がローレベルからハイレベルへ変化すると、予め定められた時間が経過するまでオンする。そして、予め定められた時間が経過すると、ＮＭＯＳトランジスタ３２はオフする。
【００４８】
以上の結果、サブドライバ回路３０は、入力信号の立上り及び立下りのそれぞれから予め定めた時間が経過するまで、メインドライバ回路２０と同様の動作を行い、その他の期間ではその動作を停止する。
【００４９】
本実施例においても、信号ｂがハイレベルとなる時間（即ち、予め定められた時間）は、遅延回路の遅延ゲート数を変更することにより調整することができる。この時間を、メインドライバ回路２０の出力（即ち、クロックドライバ回路１０の出力）がローレベルに低下する以前の適切な時間に調整することにより、クロックドライバ回路１０の出力２の波形を図７に示すようすることができる。即ち、クロックドライバ回路１０の出力２を、オーバシュートだけでなくアンダーシュートもない信号とすることができる。
【００５０】
このように、本実施例の構成によれば、クロックドライバ回路１０の出力がハイレベルからローレベルに遷移する途中で、サブドライバがオフとなるので、それ以降のクロックドライバ回路１０の駆動能力ｄｉ／ｄｔを低減することができ、回路の持つインダクタ成分によって発生する出力波形のアンダーシュートを抑制あるいは防止することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施の形態に係るクロックドライバ回路の構成を示すブロック図である。
【図２】本発明の第１の実施例に係るクロックドライバ回路の構成を示す回路図である。
【図３】図２のクロックドライバ回路に用いられる第１の制御回路の構成例を示す回路図である。
【図４】図２のクロックドライバ回路の動作を説明するための信号波形図である。
【図５】本発明の第２の実施例に係るクロックドライバ回路の構成を示す回路図である。
【図６】図５のクロックドライバ回路に用いられる第２の制御回路の構成例を示す回路図である。
【図７】図５のクロックドライバ回路の動作を説明するための信号波形図である。
【図８】従来のクロックドライバ回路の構成を示す回路図である。
【符号の説明】
【００５２】
１０    クロックドライバ回路
２０，３０    ドライバ回路
２１，３１    ＰＭＯＳトランジスタ
２２，３２    ＮＭＯＳトランジスタ
４０    制御回路
４１    第１の制御回路部
４１１    ２入力ＯＲゲート
４１２    遅延回路
４２    分岐線路
４３    第２の制御回路部
４３１    ２入力ＡＮＤゲート
４３２    遅延回路
【図１】
2006287353.tif 000003
【図２】
2006287353.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2006287353.tif 000008
【図７】
2006287353.tif 000009
【図８】
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