(57)【要約】【課題】  ブートストラップ動作により出力インピーダンスを低下させて用いる出力トランジスタのゲート電圧の変動を抑止し、不必要な駆動パルスの出力を防止させることができるシフトレジスタ、またこのシフトレジスタを用いた液晶ドライバを提供する。【解決手段】  本発明のシフトレジスタは、縦続接続された複数のステージを有し、入力データをシフトし、入力データのシフト動作を行うシフトレジスタであり、各ステージにおいて、出力トランジスタのゲートに接続される、入力データを入力する第１のダイオードと、出力トランジスタのゲート及びソース間に接続されたコンデンサと、出力トランジスタのゲート及びソース間に、コンデンサと並列に接続されたクランピングトランジスタとを有し、クランピングトランジスタのソースが出力トランジスタのソースに接続され、クランピングトランジスタのドレインが出力トランジスタのゲートに接続されている。【選択図】    図２
2006228312.tif 000002
【特許請求の範囲】
【請求項１】
縦続接続された複数のステージを有し、入力データを位相の異なる複数のクロックによりシフトし、該入力データが入力されると出力トランジスタのドレインに入力されるクロックを、位相シフトクロックとしてソースから出力し、出力信号のシフト動作を行うシフトレジスタであり、
前記各ステージにおいて、
前記出力トランジスタのゲートに接続される、前記入力データを入力する第１のダイオードと、
前記出力トランジスタのゲート及びソース間に接続されたコンデンサと、
前記出力トランジスタのゲート及びソース間に、前記コンデンサと並列に接続されたクランピングトランジスタと
を有し、
前記クランピングトランジスタのソースが前記出力トランジスタのソースに接続され、前記クランピングトランジスタのドレインが前記出力トランジスタのゲートに接続されていることを特徴とするシフトレジスタ。
【請求項２】
前記クランピングトランジスタが、ステージの駆動される期間にオフ状態に、駆動されない期間にオン状態に制御されることを特徴とする請求項１記載のシフトレジスタ。
【請求項３】
前記クランピングトランジスタのゲートに対し、ステージの駆動される期間に出力電圧が印加され、ステージの駆動されない期間に該クランピングトランジスタのしきい値電圧より高い電圧を印加する制御回路を有することを特徴とする請求項２に記載のシフトレジスタ。
【請求項４】
前記制御回路が、
前記クランピングトランジスタのソースにアノードが接続された第２のダイオードと、
該第２のダイオードのカソード及び接地点間に介挿された第２のコンデンサと
からなり、
前記第２のダイオードのカソードがクランピングトランジスタのゲートに接続されていることを特徴とする請求項３に記載のシフトレジスタ。
【請求項５】
前記出力トランジスタのソース及び接地点間に介挿されたプルダウン抵抗を有することを特徴とする請求項１から請求項４のいずれかに記載のシフトレジスタ。
【請求項６】
請求項１から請求項５のいずれかに記載のシフトレジスタが、走査線及び信号線が交差してなるアクティブマトリクス回路の走査駆動信号を生成させるために用いられていることを特徴とする液晶駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば、液晶ディスプレイ等の液晶表示装置に設置して走査駆動信号を与えるシフトレジスタ及びそれを用いた液晶駆動回路に関する。
【背景技術】
【０００２】
例えば、コンピュータの表示装置及びテレビに用いられている、アクティブマトリクス型の液晶表示装置においては、映像信号線（列配線）と走査駆動信号線（行配線）がマトリクス状に設けられており、これら配線の交点に各画素の液晶を駆動する薄膜トランジスタ等のスイッチング素子が設けられている。
そして、複数の走査駆動信号線に、これら信号線を順次走査して一つの走査駆動信号線上の全てのスイッチング素子を一時的に導通状態（オン状態）にする走査駆動信号が与えられ、映像信号線に対しては、走査駆動信号線に同期して映像信号が供給される。
ここで、複数の走査駆動信号線に対して、順次供給する動作を行うのがシフトレジスタである。
【０００３】
図７に示すように、表示部において、行配線及び列配線がマトリクス上に複数設けられており、この行配線及び列配線の交差部に、液晶への電圧印加を制御するスイッチング素子（トランジスタ）と、制御される液晶部とにより構成される液晶素子が配置された、アクティブマトリクス回路となっている。
ゲートドライバ（シフトレジスタ）が行配線（走査線）を時系列に所定の電圧を印加させてオン状態とし、列配線のドライバがこのタイミングに同期させてソースに所定の電圧を印加（信号線により印加）することにより、液晶の光学状態を変更させて、液晶表示装置を駆動することとなる。
【０００４】
そして、液晶素子を駆動させるため、図７において、ゲートドライバを薄膜トランジスタにより製造することが行われている（例えば、特許文献１参照）。
このとき、行配線に電圧を印加するゲートドライバを高速に動作させ、かつ十分な電流量を行配線に供給させることが必要となる。
ここで、ゲートドライバは、図８に示すように、複数のＳＲ（シフトレジスタ）ステージの段数を有するシフトレジスタから構成されている。
【０００５】
そして、各ＳＲステージが図９に示す構成となっており、このＳＲステージが図８に示すように、カスケード接続され、順次各ＳＲステージが列配線に、駆動パルスとして電圧を印加し、液晶素子の薄膜トランジスタのゲートに所定の電圧を印加するゲートドライバとしての機能を果たしている。
また、各ＳＲステージは、後段の駆動パルスをクランピング・トランジスタ２５のゲートに印加されることにより、出力トランジスタ１６のゲート電圧（ノードＰ）が接地レベルに低下し、出力トランジスタ１６がオフ状態、すなわち駆動パルスを出力しない待機状態にリセットされる。
【０００６】
ここで、図１０の駆動波形を示す波形図において、図９におけるノードＰ１に、駆動パルス（位相シフトクロック）出力前後において、出力トランジスタ１６を十分にオン状態（オン抵抗の十分低い状態）とするゲート電圧Ｖgs（ゲート−ソース電圧）が印加されるように、シフトレジスタは設計されている。
図１０において、横軸は時刻を示し、縦軸は波形のレベルを示している。
【特許文献１】特開平０８−８７８９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した各ステージの待機状態への移行処理において、後段が出力する駆動パルスにより、クランピング・トランジスタ２５をオン状態とするため、ゲートにパルスが印加されているときのみに、クランピングトランジスタ２５に対してストレスを与えることになり、余剰ストレスの印加を低減させている。
しかしながら、各ＳＲステージは、後段が待機状態となり、クランピング・トランジスタ２５がオフとなっている期間、ノードＰが所定の電圧にクランピングされていないフローティング状態となり、ノイズによりノードＰの電圧が変動する不安定な状態が生じる。
【０００８】
すなわち、出力トランジスタ１６は、クロックＣ1が所定のタイミングによりドレイン電極配線１４に入力されておおり、クランピング・トランジスタ２５がオフ状態のとき、クロックＣ1が入力されるとノードＰの電圧が変動することになる。
そして、出力トランジスタ１６は、このノードＰの電圧変動により、図１１に示すように、自身が駆動パルスの出力を制限されているタイミングにおいて、ノイズ的な駆動パルスを出力して表示装置を駆動してしまう。
図１１（シミュレーション結果）に見られるように、プルダウン・トランジスタ１７により、上記ノイズ的な駆動パルスの直流成分を、ノード１３（出力配線）において除去することは有る程度可能であるが、パルス状の電位変動を完全に除去することはできない。
図１１において、上部分がクロックＣ1の入力波形を示し、下部分が出力端子における駆動パルスＯＵＴnの波形を示しており、また、横軸が時刻であり、縦軸が出力波形の電位である。
【０００９】
したがって、シフトレジスタとしての動作は正常であっても、表示装置の不必要な表示素子を駆動し、表示画像のコントラストを低下させてしまうため、表示装置の走査回路に適用するゲートドライバとして用いることは好ましくない。
また、プルダウン・トランジスタ１７が経時変化により劣化することにより、プルダウン抵抗が高くなり、ノード１３におけるノイズの直流成分をも抑制できなくなる。
この結果、シフトレジスタは、表示装置の走査回路としての機能を有さなくなり、表示装置における表示処理を正常に行うことが不可能となる。
【００１０】
上述したシフトレジスタの構成において、ノードＰの電圧変動により出力トランジスタ１６が誤動作して、不必要な駆動パルスを出力させないようにするため、ノードＰが常時接地レベルにプルダウンされていることが望ましい。
しかしながら、ノードＰを常に接地する構成は、ノードＰをプルダウンする中間回路が用いられ、この中間回路を構成するトランジスタに余剰ストレスが印加されないよう、複雑な補償回路を設ける必要があり、回路構成及びその配線により回路規模が大きくなるという問題がある。
【００１１】
本発明は、このような事情に鑑みてなされたもので、ブートストラップ動作により出力インピーダンスを低下させて用いる出力トランジスタのゲート電圧の変動を抑止し、不必要な駆動パルスの出力を防止させることができるシフトレジスタ、またこのシフトレジスタを用いた液晶ドライバを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明のシフトレジスタは、縦続接続された複数のステージを有し、入力データを位相の異なる複数のクロックによりシフトし、該入力データが入力されると出力トランジスタのドレインに入力されるクロックを、位相シフトクロックとしてソースから出力し、出力信号のシフト動作を行うシフトレジスタであり、前記各ステージにおいて、前記出力トランジスタのゲートに接続される、前記入力データを入力する第１のダイオードと、前記出力トランジスタのゲート及びソース間に接続されたコンデンサと、前記出力トランジスタのゲート及びソース間に、前記コンデンサと並列に接続されたクランピングトランジスタとを有し、前記クランピングトランジスタのソースが前記出力トランジスタのソースに接続され、前記クランピングトランジスタのドレインが前記出力トランジスタのゲートに接続されている。
これにより、本発明のシフトレジスタは、クランピングトランジスタが出力トランジスタのゲートを所定の電位にクランピングさせることにより、出力トランジスタのゲートにおけるノイズによる電位変動を抑制することが可能となり、出力トランジスタが不要な駆動パルスを出力する誤動作を防止することができる。
また、本発明のシフトレジスタは、出力トランジスタのゲートにおける電位変動を抑制するため、後段の出力パルスを含めて、他の回路からの制御信号を必要としないため、回路や配線が複雑な構成にならず、回路規模を増大させることがない。
【００１３】
本発明のシフトレジスタは、前記クランピングトランジスタが、ステージの駆動される期間にオフ状態に、駆動されない期間にオン状態に制御されている。
本発明のシフトレジスタは、前記クランピングトランジスタのゲートに対し、ステージの駆動される期間に出力電圧が印加され、ステージの駆動されない期間に該クランピングトランジスタのしきい値電圧より高い電圧を印加する制御回路を有している。
本発明のシフトレジスタは、前記制御回路が、前記クランピングトランジスタのソースにアノードが接続された第２のダイオードと、該第２のダイオードのカソード及び接地点間に介挿された第２のコンデンサとからなり、前記第２のダイオードのカソードがクランピングトランジスタのゲートに接続されている。
これにより、本発明のシフトレジスタは、駆動と非駆動との切り替わり時のみにパルス的なストレスが印加されることとなり、クランピングトランジスタ及び付加的な他のトランジスタのゲートに対して、不要な余剰ストレスを印加する必要がなく、全体の信頼性が向上する。
【００１４】
本発明のシフトレジスタは、前記出力トランジスタのソース及び接地点間に介挿されたプルダウン抵抗を有している。
これにより、本発明のシフトレジスタは、プルダウントランジスタにより、駆動されない期間において、出力トランジスタのゲートの電位を接地にプルダウンすることができるため、出力トランジスタのゲートにおけるノイズによる電位変動を抑制することが可能となり、出力トランジスタが不要な駆動パルスを出力する誤動作を防止することができる。
【００１５】
本発明の液晶駆動回路は、上記いずれかの構成のシフトレジスタが、走査線及び信号線が交差してなるアクティブマトリクス回路の走査駆動信号を生成させるために用いられている。
これにより、本発明の液晶駆動回路は、ノイズにより不必要な駆動パルスの出力を抑制することが可能ため、表示装置に対して出力されるノイズ的な駆動パルスの変動レベルを、コントラスト低下などをユーザが感じない程度、すなわち液晶表示画面における表示品質に影響を与えない範囲とすることができる。
【発明の効果】
【００１６】
以上説明したように、本発明によれば、クランピングトランジスタが出力トランジスタのゲートを所定の電位にクランピングさせることにより、回路や配線を複雑な構成とせず、回路規模を増大させることなく、出力トランジスタのゲートにおけるノイズによる電位変動を抑制し、出力トランジスタが不要な駆動パルスを出力する誤動作を防止することが可能となる。
【発明を実施するための最良の形態】
【００１７】
本発明は、液晶表示装置の基板にａ−Ｓｉ等により形成された、シフトレジスタの各ステージであるレジスタセルにおいて、液晶素子を駆動する走査駆動信号である位相シフトクロックＧout（駆動パルス）を出力する出力トランジスタのノイズによる誤動作を防止する技術に関したものである。
すなわち、本発明のシフトレジスタの各ステージは、クランピングトランジスタが出力トランジスタのゲートの電圧変動を抑えるために設けられ、駆動パルスを出力しない期間において、上記クランピングトランジスタが出力トランジスタのゲートの電圧を、出力トランジスタのしきい値電圧を下回る値に保持している。
これにより、本発明のシフトレジスタの各ステージは、出力トランジスタのゲートに対して、ノイズにより変動した電圧が印加されないよう制御されるので、駆動パルスを出力しない期間に、ノイズによる誤作動を起こさず、不必要な駆動パルスを出力しない。
【００１８】
＜第１の実施形態＞
以下、本発明の第１の実施形態による、図７のゲートドライバ（液晶駆動回路）として用いられるシフトレジスタを図面を参照して説明する。図１は上記第１の実施形態によるシフトレジスタの構成例を示すブロック図である。
この図において、シフトレジスタ１００は、ステージ（レジスタセル）１，２，３，４，…が複数縦続して接続された構成となっており、外部のクロックジェネレータから入力される複数相、例えば２相のクロック（ＣＫ１，ＣＫ２）により入力データをシフトさせ、入力データが入力されたステージにて、このステージに入力される相のクロックに同期させ、各ステージから順次、位相シフトクロックを、端子Ｍout1，Ｍout2，Ｍout3，Ｍout4，…に対して各々出力する。
【００１９】
ここで、各ステージは、２相のクロックのいずれかのクロックが位相順に入力され、順次シフトされる入力データが自身に達したときに、入力されているクロックに同期して、出力データ（位相シフトクロック）を出力する。
ステージ１が位相シフトクロックＧout1を出力し、ステージ２が位相シフトクロックＧout2を出力し、ステージ３が位相シフトクロックＧout3を出力し、ステージ４が位相シフトクロックＧout4を出力する。
【００２０】
すなわち、シフトレジスタ１００において、スタート信号ＳＴにより入力される入力データを、上記２層のクロックにより順次シフトさせ、入力データの入力されたステージが、このステージに入力されるクロックに同期させ、接続された端子Ｍoutnを介して、位相シフトクロックを駆動信号として液晶素子へ出力する。
ステージ１にはクロックＣＫ1が入力され、ステージ２にはクロックＣＫ2が入力され、ステージ３にはクロックＣＫ1が入力され、ステージ４にはクロックＣＫ2が入力され、…、ステージｎにはクロックｍが入力される。（ｍは、ｎを「２」で除算した余りの数値で、割り切れる場合は２である。）
【００２１】
次に、図２を参照して図１のシフトレジスタにおけるステージｎの構成を説明する。図２はステージｎの回路構成を示す概念図である（他のステージも入力される信号が異なるが構成はこのステージｎと同様である）。
出力トランジスタＭ1は、ゲートにトランジスタＭ2のドレインが接続されており、ドレインにクロックＣＫmが入力され、ソースが端子Ｍoutmへ接続されている。
【００２２】
ダイオードＤ1は、入力回路であり、端子Ｉnにアノードが接続され、出力トランジスタＭ1のゲートにカソードが接続（接続点Ａにて接続）されている。
このダイオードＤ1は、ダイオード素子を用いても良いし、図２に示すようにトランジスタで構成しても良く、この場合アノードとしてゲートとドレインとを接続した端子を用い、カソードとしてソースを用いる。
コンデンサＣ1は、一端が出力トランジスタＭ1のゲートに接続され、他端が出力トランジスタＭ1のソースに接続されている。
【００２３】
ダイオードＤ2は、アノードが出力トランジスタＭ1のソースに接続され、カソードがコンデンサＣ2の一端（接続点Ｂ）に接続されている。
このダイオードＤ2は、ダイオードＤ1と同様に、ダイオード素子を用いても良いし、図２に示すようにトランジスタで構成しても良く、この場合アノードとしてゲートとドレインとを接続した端子を用い、カソードとしてソースを用いる。
コンデンサＣ2は、一端が接続点Ｂに接続され、他端が接地されており、ダイオードＤ2と直列に出力トランジスタＭ1と接地点（Ｖss）との間に介挿されている。
【００２４】
トランジスタＭ2は、出力トランジスタＭ1のクランピングトランジスタとして設けられており、ドレインが出力トランジスタＭ1のゲートに接続され、ソースが出力トランジスタＭ1のソースに接続され、ゲートが接続点Ｂに接続されている。
トランジスタＭ3は、ドレインがトランジスタＭ2のゲートに接続され、ゲートがダイオードＤ1のアノードに接続され、ソースが接地されている。
出力トランジスタＭ1，トランジスタＭ2，Ｍ3（さらにダイオードＤ1，Ｄ2，Ｄ3を構成させるトランジスタ）は全てｎチャネルＦＥＴ（電界効果トランジスタ）である。
【００２５】
次に、図３を用いて、本発明の第１の実施形態によるシフトレジスタの動作について、ステージｎを基準として説明する。図３は第１の実施形態によるシフトレジスタにおけるステージｎの動作を示す波形図である。
ステージｎにおいては、ダイオードＤ1のアノードが全段のステージｎ−１の端子Ｔoutn-1に接続されている。ここで、説明上、出力トランジスタＭ1のドレインに入力されるクロックＣＫmをＣＫ2とする。このため、前段のステージｎ−１及び後段のステージｎ＋１における出力トランジスタＭ1のドレインにはクロックＣＫ1が入力されている。
【００２６】
時刻ｔ1においては、ステージｎ−１の出力する駆動パルスＧoutn-1が「Ｌ」レベル、すなわち端子Ｉnが「Ｌ」レベルのため、接続点Ａの電位が「Ｌ」レベルとなっている。
このとき、出力トランジスタＭ1は、ゲートが「Ｌ」レベルのためオフ状態であり、所定のパルス幅のクロックＣＫ2がドレインに入力されているが、駆動パルスＧoutnが「Ｌ」レベルとなっている。
また、後に詳細に説明するが、接続点ＢがダイオードＤ2とコンデンサＣ2とからなる制御回路により所定の制御電圧となっており、トランジスタＭ2がオン状態となっている。
このため、接続点Ａは、トランジスタＭ2により、出力トランジスタＭ1のソースの電位、すなわち「Ｌ」となり、出力トランジスタＭ1はオフ状態である。
【００２７】
次に、時刻ｔ2においては、ステージｎ−１の出力する駆動パルスＧoutn-1が「Ｈ」レベル、すなわち端子Ｉnが「Ｈ」レベルとなるため、接続点Ａの電位が「Ｈ」レベルに遷移する。
これにより、トランジスタＭ3は、駆動パルスＧoutn-1が「Ｈ」レベルの間、すなわち駆動パルスＧoutn-1のパルス幅の間、ゲートに「Ｈ」レベルが印加されるため、コンデンサＣ2に蓄積されている電荷を放電し、接続点Ｂを「Ｌ」レベルとする。
【００２８】
一方、シフトされてきた入力データが「Ｌ」レベル、すなわち駆動パルスＧoutn-1が「Ｌ」レベルである場合、シフトのタイミングにおいて、コンデンサＣ1は充電されることがなく、出力トランジスタＭ1はオフ状態のままとなるため、接続点Ｂは制御電圧のまま、トランジスタＭ2はオン状態とされる。
これにより、クロックＣＫmが入力されても、出力端子Ｍoutnの電圧変動はなく、ノイズは出力されない。
【００２９】
これにより、トランジスタＭ2はオフ状態となり、コンデンサＣ1が所定の電圧に充電される。すなわち、接続点Ｂの電位は、コンデンサＣ1に所定の電圧に充電するタイミングにオフ状態となるよう制御され、コンデンサＣ1による出力トランジスタＭ1のゲート電圧のブートストラップを可能としている。
そして、出力トランジスタＭ1は、ゲートに「Ｈ」レベルが印加されるため、オン状態となるが、ドレインにクロックＣＫ2が入力されていないため、駆動パルスＧoutnを「Ｈ」レベルにて出力することがない。このため、出力端子Ｍoutnは「Ｌ」レベルである。
【００３０】
次に、時刻ｔ3においては、ステージｎ−１の出力がオフ状態となるが、ダイオードＤ1により、コンデンサＣ1には電荷が蓄積された状態、すなわち所定の電圧に充電されている。
そして、出力トランジスタＭ1は、オン状態であるため、ドレインに入力されているクロックＣＫ2が「Ｈ」レベルとなるため、電流が流れてソースの電位を上昇させる。
これにより、コンデンサＣ1の一方の端子（出力トランジスタＭ1のソースに接続された端子）に電荷が供給され電位が上昇し、コンデンサＣ1の他方の端子（出力トランジスタＭ1のゲートに接続された端子）が、コンデンサＣ1の電位差を保持するために、コンデンサＣ１の一方の端子と同様の電位分上昇する（ブートストラップ動作）。
【００３１】
すなわち、出力トランジスタＭ1は、出力トランジスタＭ1がオン状態で、クロックＣＫ2が「Ｈ」レベルで入力されることで、ゲートへ印加される電圧がコンデンサＣ1によりクロックＣＫ2の電圧レベル分昇圧され、オン抵抗が低下することにより、ほぼクロックＣＫ2と同様の電圧レベル及びパルス幅の駆動パルスＧoutn（入力データ）を、次段のステージn+1へ出力する。
【００３２】
このとき、駆動パルスＧoutn-1が「Ｌ」レベルであるため、トランジスタＭ3がオフ状態となっており、コンデンサＣ2にダイオードＤ2を介し、出力トランジスタＭ1から電流が流れ込み、コンデンサＣ2に電荷が蓄積されて、コンデンサＣ2が所定の電圧に充電される。
これにより、トランジスタＭ2は、ゲートにしきい値を超えた電圧が印加された状態となるが、ゲートとソースとがほぼ同様の電位であるため、電流が流れないオフ状態である。
【００３３】
次に、クロックＣＫ2が「Ｌ」レベルとなると、出力トランジスタＭ1のソースの電圧、すなわち出力端子Ｍoutnの電位は、オン状態にある出力トランジスタＭ1により、ドレイン側に電流が流れることとなり、「Ｌ」レベルとされる。
そして、トランジスタＭ2は、ゲート電圧が「Ｈ」レベルの状態で、ソースの電位が「Ｌ」レベルとなるため、オン状態となり、コンデンサＣ1に蓄積された電荷を、出力トランジスタＭ1を介して放電することで、接続点Ａの電位を「Ｌ」レベルとする。
このとき、トランジスタＭ2のゲート−ソース間の容量Ｃ3により、コンデンサＣ2の電位が低下するが、コンデンサＣ2の充電する電圧がトランジスタＭ2のしきい値電圧より高い制御電圧となるように、容量Ｃ2及びコンデンサＣ3の容量比を設定しておく。
これにより、コンデンサＣ2に蓄積された制御電圧がゲートに印加されているため、トランジスタＭ2はオン状態のままである。
【００３４】
次に、時刻ｔ4において、出力トランジスタＭ1は、接続点Ａが「Ｌ」レベルとなっているためオフ状態であり、クロックＣＫ2も「Ｌ」レベルであるため、駆動パルスＧoutnを「Ｈ」レベルで出力することはない。
このとき、トランジスタＭ2は、コンデンサＣ2に蓄積された制御電圧がゲートに印加されているため、オン状態のままである。
このため、ノイズが接続点Ａの電位を変動させようとしても、トランジスタＭ2がノイズによる接続点Ａの電位上昇を抑止するため、出力トランジスタＭ1のゲート電圧の変動が抑えられ、出力トランジスタＭ1が誤動作するのを防止することができる。
【００３５】
次に、時刻ｔ5において、出力トランジスタＭ1は、ゲート電圧が「Ｌ」レベルとなっているためオフ状態である。
このとき、クロックＣＫ2が「Ｈ」レベルとなるが、トランススタＭ2がオン状態となっているため、接続点Ａの電位変動を抑止するため、駆動パルスＧoutnを「Ｈ」レベルでノイズ的に出力するように、出力トランジスタＭ1を誤動作させることはない。
【００３６】
また、コンデンサＣ1に蓄積されている電荷を放電させるため、接地された放電用のトランジスタを設けて、このトランジスタを後段以降のステージの出力する駆動パルス（リセット信号として利用）によりオンさせることが必要ないため、ステージ間の配線を削減することができ、回路の実装面積を削減し、回路規模を小さくすることができる。
同様に、出力トランジスタのゲート電圧をクランピングするため、接地された放電用のトランジスタ（プルダウン・トランジスタやクランピング・トランジスタ）を設けて、このトランジスタのゲート電圧を制御する必要もないため、このゲート電圧を制御するための回路を設ける必要がなく、回路構成及び配線を簡易なものとすることができる。
【００３７】
また、出力端子Ｍoutnと接地点との間にプルダウン抵抗を介挿してもよい。これにより、図２のステージｎの回路において、出力端子Ｍoutnがプルダウンされていないため、ノイズにより供給された電荷が出力端子Moutnに接続された出力配線に蓄積していった場合、出力端子Ｍoutnの電位が徐々に上昇する。
しかしながら、電荷が蓄積されていくため、電位は直流成分であり、プルダウン抵抗を出力端子Ｍoutnと接地点との間に介挿させることにより、この電位を上昇は容易に抑制することができる。
【００３８】
さらに、上述したように、出力端子Moutnに蓄積される直流成分を除去するのみであるため、従来回路に比較して高抵抗のプルダウン抵抗で良く、回路の有する寄生抵抗でも十分の場合が考えられる。
従来例のシミュレーション結果（図１１参照）に対応させ、クランピングトランジスタであるトランジスタＭ2及び制御回路としてのダイオードＤ2，コンデンサＣ2以外、他のトランジスタ及びコンデンサの定数を同様にして行った、第１の実施形態におけるシミュレーション結果を図４に示す。
図４において、上部分がクロックＣＫmの入力波形を示し、下部分が出力端子Ｍoutnにおける駆動パルスＧoutnの波形を示しており、また、横軸が時刻であり、縦軸が出力波形の電位である。
【００３９】
図１１に比較して、クロックＣＫmが入力されているときの、出力端子Ｇoutnの電圧変動が無いことがわかる。
また、シミュレーションにおいて、従来例で設定したプルダウン抵抗（トランジスタ１７）に比較して、第１の実施形態ではより高抵抗、例えば、従来例が１Ｍ（メガ）Ωとすると、第１の実施形態では１００ＭΩの抵抗を使用して動作確認を行ったが、出力端子Ｍoutnに接続された出力配線の電位変動は、図４に示すように極めて小さいレベルに抑制されることが判った。
【００４０】
したがって、駆動パルスＧoutnを「Ｈ」レベルで出力する際、プルダウン抵抗を接続することによる電圧降下を、プルダウン抵抗の抵抗値を上昇させることで抑制でき、出力トランジスタＭ1の駆動力を低下させることができ、消費電力を少なくすることも可能である。
また、上述したトランジスタＭ2の動作を電源投入直後から行わせることは、コンデンサＣ2に対して、ダイオードＤ3を用いて、トランジスタＭ2がオン状態となる制御電圧を接続点Ｂに印加させることにより容易に行うことができる。
このダイオードＤ3は必ず設ける必要があるわけではなく、上述したような場合に対応し、適時設けるようにする。
【００４１】
さらに、第１の実施形態によるシフトレジスタを、図５に示す液晶表示装置のゲートドライバに用いる場合、表示部の列方向の両側にシフトレジスタをレイアウトする千鳥構成が望ましいことがある。
この場合に、シフトレジスタにおいて、次段以降のステージの駆動パルスをリセット信号として配線する必要がないため、配線が容易となり本発明の特徴が生かされる。
【００４２】
＜第２の実施形態＞
次に、第２の実施形態を図５に示す。本発明の第２の実施形態は、第１の実施形態と同様に、図７のゲートドライバ（液晶駆動回路）として用いることができる。図５のゲートドライバ構成は、図２に示す第１の実施形態と同様であり、異なる点は、ダイオードＤ3のアノードが出力端子Ｍoutnに接続されておらず、出力トランジスタＭ1のドレインに接続されている構成である。
この場合、コンデンサＣ2は、クロックＣＫmが「Ｈ」レベルになる度に、充電がくりかえされ、クロックＣＫmの「Ｈ」レベルの電位とほぼ同様の電圧値を保持する。
【００４３】
このため、接続点Ｂ、すなわちトランジスタＭ2のゲート電圧は、図６に示すように、クロックＣＫmの「Ｈ」レベルの電位とほぼ同様の電圧値が印加されることになる。
図６は、図４と同様な条件で行ったシミュレーション結果を示しており、横軸が時刻であり、縦軸が各波形の電位レベルを示している。
したがって、シミュレーション結果からわかるように、第２の実施形態は第１の実施形態と同様に、駆動パルスＧoutnを出力する時以外に、出力トランジスタＭ1のドレインに対してクロックＣＫmが入力されても、出力端子Ｍoutnにおいて、図１１に示す従来例のようなノイズが発生することはない。
【００４４】
また、上述した第１及び第２の実施形態によるシフトレジスタの回路構成は、ａ−Ｓi（アモルファスシリコン）ＴＦＴ（薄膜トランジスタ）のみでなく、多結晶シリコンＴＦＴのゲートドライバや単結晶シリコンのドライバＩＣ（集積回路）にも適用することが可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１及び第２の実施形態によるシフトレジスタの構成例を示すブロック図である。
【図２】図１における第１の実施形態によるステージｎの回路の構成例を示す概念図である。
【図３】図１のシフトレジスタの動作を示す波形図である。
【図４】図２のステージｎの構成を用いた図１のシフトレジスタにおけるシミュレーション結果の波形を示す図である。
【図５】図１における第２の実施形態によるステージｎの回路の構成例を示す概念図である。
【図６】図５のステージｎの構成を用いたシフトレジスタにおけるシミュレーション結果の波形を示す図である。
【図７】液晶表示装置の構成例を示す概念図である。
【図８】従来例によるシフトレジスタの構成を示すブロック図である。
【図９】図８の各ステージであるステージの回路構成を示す概念図である。
【図１０】図８のシフトレジスタの動作例を示す波形図である。
【図１１】図８のシフトレジスタにおけるシミュレーション結果の波形を示す図である。
【符号の説明】
【００４６】
１，２，３，４，ｎ…ステージ
Ａ，Ｂ…接続点
Ｃ1，Ｃ2…コンデンサ
Ｄ1，Ｄ2，Ｄ3…ダイオード
Ｍ1…出力トランジスタ
Ｍ2，Ｍ3…トランジスタ
Ｍout1，Ｍout2，Ｍout3，Ｍout4，Ｍoutn…端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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