(57)【要約】【課題】  ビット線への充放電を高速化することが可能で、低電源電圧まで安定した読み出し動作が可能な半導体記憶装置を実現する。【解決手段】  ドレインをビット線に接続しソースを電源電位としゲートを副ビット線に接続したトランジスタＱＰＤと、トランジスタＱＰＬ１〜ＱＰＬｚで構成される負荷トランジスタ部ＰＬＯＡＤと、ゲートをワード線に接続しソースを接地電位としドレインを記憶データに対応して副ビット線に接続するメモリセルＭＮ１〜ＭＮｙと、ゲートをビット線に接続しソースを負荷トランジスタ部に接続しドレインを副ビット線に接続したトランジスタＱＰＦを備える。これにより、ビット線と副ビット線の間に選択用のトランジスタによる大きな抵抗を生じないためビット線への充放電の高速化が可能となり、また基板バイアス効果の影響を受けることなく、低電源電圧動作も可能となる。【選択図】        図１０
2006302436.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数のサブアレイと、前記複数のサブアレイに接続された複数のワード線および複数のビット線とを有したメモリセルアレイを備え、
前記サブアレイは、前記ビット線を駆動するビット線ドライブ用トランジスタと、前記ビット線ドライブ用トランジスタのゲートに接続された副ビット線と、前記ワード線の信号に応じて前記副ビット線を駆動する複数のメモリセルトランジスタとを備えた半導体記憶装置。
【請求項２】
前記ビット線ドライブトランジスタは、ドレインが前記ビット線に接続されソースが第１の電源電位供給線に接続され、
前記メモリアレイは前記複数のサブアレイに接続される複数のブロック選択線をさらに有し、
前記サブアレイはゲートが前記ブロック選択線に接続されソースが前記第１の電源電位供給線に接続されドレインが前記副ビット線に接続されたリセット用トランジスタをさらに備えた請求項１記載の半導体記憶装置。
【請求項３】
前記ビット線ドライブトランジスタは、ドレインが前記ビット線に接続されソースが第１の電源電位供給線に接続され、
前記サブアレイはゲートが前記ビット線に接続されドレインが前記副ビット線に接続されソースが前記第１の電源電位供給線に接続された負荷用トランジスタをさらに備えた請求項１記載の半導体記憶装置。
【請求項４】
前記ビット線ドライブトランジスタは、ドレインが前記ビット線に接続されソースが第１の電源電位供給線に接続され、
前記サブアレイは、ゲートが前記ビット線に接続されドレインが前記副ビット線に接続されたトランスミッション用トランジスタと、
ゲートが前記第２の電源電位供給線に接続された１つの負荷用トランジスタ、またはゲートが前記第２の電源電位供給線に接続され互いに直列接続された複数の負荷用トランジスタの直列回路からなり、ソース側端が前記第１の電源電位供給線に接続されドレイン側端が前記トランスミッション用トランジスタのソースに接続された負荷用トランジスタ部とをさらに備えた請求項１記載の半導体装置。
【請求項５】
前記リセット用トランジスタのドレインを同一の前記ブロック選択線を入力する複数のサブアレイの前記副ビット線に共通に接続することで、前記複数のサブアレイで前記リセット用トランジスタを共通とした請求項２記載の半導体記憶装置。
【請求項６】
前記負荷トランジスタ部を複数のサブアレイの前記トランスミッション用トランジスタのソースに共通に接続することで、前記複数のサブアレイで前記負荷トランジスタ部を共通とした請求項４記載の半導体記憶装置。
【請求項７】
前記複数のメモリセルトランジスタは、ゲートが前記ワード線に接続され、ソースが第２の電源電位供給線に接続され、記憶するデータに対応してドレインの前記副ビット線への接続の有無が異なる請求項２〜６のいずれかに記載の半導体記憶装置。
【請求項８】
前記複数のメモリセルトランジスタは、ゲートが前記ワード線に接続され、ソースが第２の電源電位供給線に接続され、ドレインが前記副ビット線に接続され、記憶するデータに対応して閾値が異なる請求項２〜６のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、低電源電圧および微細化によるメモリセルの閾値低下に適したメモリセルのアレイ方式に関するものである。
【背景技術】
【０００２】
先行技術の半導体記憶装置には、例えば、特許文献１に開示されたものがある。この文献の第２頁段落０００２〜０００６と図２には、コンタクト方式のマスクＲＯＭの構成が開示されている。
【０００３】
図１１は上記したマスクＲＯＭからなる半導体記憶装置の構成を示すブロック図である。図１１に示す半導体記憶装置は、メモリセルアレイ１、アドレスバッファ２、ロウデコーダ３、カラムデコーダ４、および読み出し回路５から構成されている。
【０００４】
メモリセルアレイ１は、サブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）がマトリクス状に配置されて構成される。サブアレイＭＳ（ｉ，ｊ）は、ｉの数値が同一のサブアレイ、すなわち行方向に並んだサブアレイが共通にブロック選択線ＳＬｉ（ｉ＝１〜ｍ）とワード線ＷＬｋ＿ｉ（ｋ＝１〜ｙ，ｉ＝１〜ｍ）とに接続され、ｊの数値が同一のサブアレイ、すなわち列方向に並んだサブアレイが共通にビット線ＭＢＬｊ（ｊ＝１〜ｎ）に接続されている。
【０００５】
アドレスバッファ２は、アドレス入力に応じてロウデコーダ３およびカラムデコーダ４に各々アドレス信号を出力する。
【０００６】
ロウデコーダ３は、アドレスバッファ２から出力されたアドレス信号を入力とし、ブロック選択線ＳＬｉ（ｉ＝１〜ｍ）とワード線ＷＬｋ＿ｉ（ｋ＝１〜ｙ，ｉ＝１〜ｍ）を介してメモリセルアレイ１に接続されている。このロウデコーダ３は、アドレス信号の入力に応じて、ブロック選択線ＳＬｉ（ｉ＝１〜ｍ）のうち一本のみを選択状態に遷移させ、さらにワード線ＷＬｋ＿ｉ（ｋ＝１〜ｙ，ｉ＝１〜ｍ）のうち一本のみを選択状態に遷移させる。
【０００７】
カラムデコーダ４は、アドレスバッファ２から出力されたアドレス信号を入力とし、ビット線ＭＢＬｊ（ｊ＝１〜ｎ）と読み出し回路５とに接続されている。このカラムデコーダ４は、アドレス信号の入力に応じて、ビット線ＭＢＬｊ（ｊ＝１〜ｎ）のうち一本のみを選択し、選択されたビット線ＭＢＬｊ（ｊ＝１〜ｎ）と読み出し回路５との間を導通状態にさせる。
【０００８】
読み出し回路５は、カラムデコーダ４に接続され、カラムデコーダ４により選択されたビット線ＭＢＬｊ（ｊ＝１〜ｎ）に対して、振幅を増幅させ外部にデータ出力させる機能と、プリチャージあるいはディスチャージを行う機能と、リークによる電荷を補充する機能とを有する。
【０００９】
図１２は図１１のマスクＲＯＭにおいて、上記したコンタクト方式を用いたメモリセルアレイを構成するサブアレイの回路図を示している。コンタクト方式のマスクＲＯＭとは、メモリセルのドレインがサブビット線に接続されているか、接続されていないか、を記憶データの“０”と“１”にそれぞれ対応させるものである。
【００１０】
図１２に示す先行技術のサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）は、Ｎ型ＭＯＳトランジスタＱＮＴおよびＮ型ＭＯＳトランジスタのメモリセルＭＮｋ（ｋ＝１〜ｙ）から構成されている。
【００１１】
Ｎ型ＭＯＳトランジスタＱＮＴは、ゲートをブロック選択線ＳＬに接続し、ドレインをビット線ＭＢＬに接続し、ソースを副ビット線ＳＢＬに接続している。メモリセルＭＮｋ（ｋ＝１〜ｙ）は、ゲートをワード線ＷＬｋ（ｋ＝１〜ｙ）に接続し、ソースは接地電位の配線に接続し、ドレインは記憶データが“０”の場合に副ビット線ＳＢＬに接続し、記憶データが”１“の場合に浮遊状態となる。
【００１２】
また、ブロック選択線ＳＬ、ワード線ＷＬｋ（ｋ＝１〜ｙ）、ビット線ＭＢＬは、図１１のメモリセルアレイ１において、サブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対応して各々ブロック選択線ＳＬｉ（ｉ＝１〜ｍ）、ワード線ＷＬｋ＿ｉ（ｋ＝１〜ｙ，ｉ＝１〜ｍ）、ビット線ＭＢＬｊ（ｊ＝１〜ｎ）に接続される。
【００１３】
以上のように構成された半導体記憶装置について、例えばサブアレイＭＳ（１，１）のメモリセルＭＮ１のデータを読み出す動作について、図１３のタイミング図を用いて説明する。
【００１４】
アドレス入力により、ブロック選択信号ＳＬ１を「Ｈ」レベルに遷移させ、サブアレイＭＳ（１，１）のトランジスタＱＮＴをオン状態にするとともに、カラムデコーダ４によりビット線ＭＢＬ１と読み出し回路５とを導通状態にした後、読み出し回路５のプリチャージ機能によりビット線ＭＢＬ１およびサブアレイＭＳ（１，１）の副ビット線ＳＢＬに一定期間の充電を行い「Ｈ」レベルに遷移させる。その後、ワード線ＷＬ１＿１を「Ｈ」レベルに遷移させる。
【００１５】
これによりサブアレイＭＳ（１，１）において、メモリセルＭＮ１のドレインが副ビット線ＳＢＬに接続されている場合は副ビット線ＳＢＬとビット線ＭＢＬ１に充電された電荷はメモリセルＭＮ１により放電され副ビット線ＳＢＬとビット線ＭＢＬ１は「Ｌ」レベルとなる。メモリセルＭＮ１のドレインが副ビット線ＳＢＬに接続されてない場合は副ビット線ＳＢＬとビット線ＭＢＬ１に充電された電荷はメモリセルＭＮ１により放電されることなく副ビット線ＳＢＬとビット線ＭＢＬ１は「Ｈ」レベルを保持する。
【００１６】
この結果、メモリセルＭＮ１のドレインが副ビット線ＳＢＬに接続されている場合、読み出し回路５は「Ｌ」レベルのデータを外部に出力し、メモリセルＭＮ１のドレインが副ビット線ＳＢＬに接続されてない場合、読み出し回路５は「Ｈ」レベルのデータを外部に出力する。
【００１７】
上記先行技術によれば、一本のビット線上に配置される全てのメモリセルを直接ビット線に接続することなく、サブアレイ毎にメモリセルを分割し接続できる。そのため、プリチャージ後に、非選択状態のワード線にゲートを接続しドレインをビット線に接続した全てのメモリセルによるオフリーク電流で電荷が放電されることによるビット線レベルの低下を大幅に削減可能となり、オフリーク電流が増大する微細化プロセスにおいても大規模なメモリアレイを実現することができる。
【特許文献１】特開平６−１７６５９２号公報（第２頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上記先行技術の半導体記憶装置では以下の問題を有している。先行技術の半導体記憶装置では、ブロック選択線ＳＬがゲートに接続されるＮ型ＭＯＳトランジスタからなるブロック選択用トランジスタＱＮＴのドレインとソースは、接地電位に接続されることなく各々ビット線ＭＢＬｊ（ｊ＝１〜ｎ）と副ビット線ＳＢＬに接続されている。そのため、基板バイアス効果により閾値電圧が高くなる。基板バイアス効果による閾値電圧の上昇による影響は、電源電圧を下げるほど大きくなり、半導体記憶装置を搭載する携帯機器等の低消費電力化に伴い半導体記憶装置の低電源電圧化が加速する中でブロック選択用トランジスタＱＮＴのオン抵抗は大幅に上昇する。そのため、読み出し回路５によりプリチャージする際に、副ビット線ＳＢＬを充電する時間を要し、ビット線ＭＢＬｊ（ｊ＝１〜ｎ）の充電時間が長くなり、また充電されたビット線ＭＢＬｊ（ｊ＝１〜ｎ）の電荷を放電する際もブロック選択用トランジスタＱＮＴのオン抵抗により、放電時間が長くなる。このためメモリに記憶されたデータを高速に読み出すことができなくなってきている。
【００１９】
また、ブロック選択用トランジスタＱＮＴの閾値電圧は基板バイアス効果によりメモリセルの閾値電圧に対して高くなるため、トランジスタＱＮＴがオフ状態となる電源電圧がメモリセルの閾値電圧より高くなり、半導体記憶装置の動作可能な電源電圧を上昇させる大きな要因となってきており、上記した問題は半導体記憶装置の読み出しを低電圧化する上で大きな課題になってきている。
【００２０】
そこで近年、一部のトランジスタの閾値電圧のみを製造時に低電圧化する方法や、一部トランジスタのゲート電圧を昇圧することによりオン抵抗や基板バイアス効果を低減する方法が提案されている。ところが、製造時に閾値電圧を低電圧化するためには通常の製造工程に加え、専用の製造工程が必要となり、またゲート電圧を昇圧するためには比較的大面積の昇圧回路を加える必要があり、半導体記憶装置の面積増加となる。そのため、コストが高くなるという問題がある。
【００２１】
本発明は、上記先行技術の問題を解決するものであり、ビット線と副ビット線を選択的に接続するためのトランジスタのドレインとソースを各々ビット線と副ビット線に接続することなく、サブアレイを構成することが可能で、ビット線への充電時間、放電時間を短縮することを可能とし、さらに基板バイアス効果による影響を受けることなく読み出し限界の低電圧化を可能とする半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記課題を解決するために、本発明の半導体記憶装置は、マトリクス状に配置された複数のサブアレイと、複数のサブアレイに接続された複数のワード線および複数のビット線とを有したメモリセルアレイを備え、サブアレイは、ビット線を駆動するビット線ドライブ用トランジスタと、ビット線ドライブ用トランジスタのゲートに接続された副ビット線と、ワード線の信号に応じて副ビット線を駆動する複数のメモリセルトランジスタとを備えている。
【００２３】
この構成によれば、サブアレイ毎にビット線ドライブ用トランジスタを設け、ビット線ドライブ用トランジスタのゲートを副ビット線に接続し、メモリセルトランジスタを副ビット線で駆動する構成であるため、先行技術のようなビット線と副ビット線に各々ソースとドレインを接続した選択トランジスタのオン抵抗の影響を受けることなくビット線への充放電を高速化することが可能となり、さらに基板バイアス効果による影響を受けることがなく読み出し限界をより低電圧化することも可能となる。
【００２４】
上記の本発明の半導体記憶装置においては、ビット線ドライブトランジスタは、ドレインがビット線に接続されソースが第１の電源電位供給線に接続される。また、メモリアレイは複数のサブアレイに接続される複数のブロック選択線をさらに有し、サブアレイはゲートがブロック選択線に接続されソースが第１の電源電位供給線に接続されドレインが副ビット線に接続されたリセット用トランジスタをさらに備える。
【００２５】
上記本発明の半導体記憶装置においては、リセット用トランジスタの代わりに以下のような構成を有していてもよい。すなわち、サブアレイはゲートがビット線に接続されドレインが副ビット線に接続されソースが第１の電源電位供給線に接続された負荷用トランジスタをさらに備える。
【００２６】
この構成によれば、負荷用トランジスタを設けたので、副ビット線が浮遊状態にならず、読み出し対象になったサブアレイの周辺に配置される配線からの干渉により副ビット線が大きな電位変動を生じることがなく、メモリセルアレイ内の配線の自由度が高くなることにより小面積化が可能となる。
【００２７】
また、上記本発明の半導体記憶装置においては、リセット用トランジスタの代わりに以下のような構成を有していてもよい。すなわち、サブアレイは、ゲートがビット線に接続されドレインが副ビット線に接続されたトランスミッション用トランジスタと、ゲートが第２の電源電位供給線に接続された１つの負荷用トランジスタ、またはゲートが第２の電源電位供給線に接続され互いに直列接続された複数の負荷用トランジスタの直列回路からなり、ソース側端が第１の電源電位供給線に接続されドレイン側端がトランスミッション用トランジスタのソースに接続された負荷用トランジスタ部とをさらに備える。
【００２８】
この構成によれば、トランスミッション用トランジスタと負荷用トランジスタ部とを設けたので、副ビット線が浮遊状態にならず、読み出し対象になったサブアレイの周辺に配置される配線からの干渉により副ビット線が大きな電位変動を生じることがなく、メモリセルアレイ内の配線の自由度が高くなることにより小面積化が可能となる。その上、負荷用トランジスタのオン電流を小さくするためにトランジスタ長を大きくしてもビット線の負荷容量を増加させることがなく高速化が可能となる。
【００２９】
上記本発明の構成においては、リセット用トランジスタのドレインを同一のブロック選択線を入力する複数のサブアレイの副ビット線に共通に接続することで、複数のサブアレイでリセット用トランジスタを共通としてもよい。
【００３０】
この構成によれば、複数のサブアレイでリセット用トランジスタを共通としているので、小面積化が可能となる。
【００３１】
また、上記本発明の構成においては、負荷トランジスタ部を複数のサブアレイのトランスミッション用トランジスタのソースに共通に接続することで、複数のサブアレイで負荷用トランジスタあるいは負荷トランジスタ部を共通としてもよい。
【００３２】
この構成によれば、複数のサブアレイで負荷用トランジスタあるいは負荷トランジスタ部を共通としているので、小面積化が可能となる。
【００３３】
また、上記本発明の構成においては、複数のメモリセルトランジスタは、例えばゲートがワード線に接続され、ソースが第２の電源電位供給線に接続され、記憶するデータに対応してドレインの副ビット線への接続の有無が異なる。
【００３４】
また、上記本発明の構成においては、複数のメモリセルトランジスタは、ゲートがワード線に接続され、ソースが第２の電源電位供給線に接続され、ドレインが副ビット線に接続され、記憶するデータに対応して閾値が異なってもよい。
【発明の効果】
【００３５】
以上のように、本発明によれば、ビット線と副ビット線を選択的に接続するブロック選択用トランジスタのドレインとソースを各々ビット線と副ビット線に接続することなく、サブアレイを構成することで、ブロック選択用トランジスタのオン抵抗や基板バイアス効果による影響を受けることなく高速な読み出し動作と読み出し限界の低電圧化が可能な半導体記憶装置を実現できる。また、前述した一部のトランジスタの閾値電圧のみを製造時に低電圧化する方法や、一部トランジスタのゲート電圧を昇圧することによりオン抵抗や基板バイアス効果を低減する方法のように、閾値電圧を低電圧化するための専用の製造工程や、ゲート電圧を昇圧するための大面積の昇圧回路が不要であり面積の増加およびコストの上昇を抑えることができる。
【発明を実施するための最良の形態】
【００３６】
（実施の形態１）
図１は本発明の実施の形態１に係る半導体記憶装置（図１１参照）のメモリセルアレイ１を構成するサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を示す回路図である。
【００３７】
図１に示すサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）は、Ｎ型ＭＯＳトランジスタからなるビット線ドライブ用トランジスタＱＮＤ、Ｐ型ＭＯＳトランジスタからなるメモリセルＭＰｋ（ｋ＝１〜ｙ）、Ｎ型ＭＯＳトランジスタからなる副ビット線リセット用トランジスタＱＮＲから構成されている。
【００３８】
ビット線ドライブ用トランジスタＱＮＤは、ゲートを副ビット線ＳＢＬに接続し、ドレインをビット線ＭＢＬに接続し、ソースを接地電位の配線に接続している。副ビット線ＳＢＬを駆動するメモリセルＭＰｋ（ｋ＝１〜ｙ）は、ゲートをワード線ＷＬｋ（ｋ＝１〜ｙ）に接続し、ソースは電源電位の配線に接続し、ドレインは記憶データが“０”の場合に副ビット線ＳＢＬに接続し、記憶データが”１“の場合に浮遊状態となる。副ビット線リセット用トランジスタＱＮＲは、ゲートをブロック選択線ＳＬに接続し、ドレインを副ビット線ＳＢＬに接続し、ソースを接地電位の配線に接続している。
【００３９】
また、ブロック選択線ＳＬ、ワード線ＷＬｋ（ｋ＝１〜ｙ）、ビット線ＭＢＬは、図１１のメモリセルアレイ１において、サブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対応して各々ブロック選択線ＳＬｉ（ｉ＝１〜ｍ）、ワード線ＷＬｋ＿ｉ（ｋ＝１〜ｙ，ｉ＝１〜ｍ）、ビット線ＭＢＬｊ（ｊ＝１〜ｎ）に接続される。
【００４０】
以上のように構成された半導体記憶装置について、例えばサブアレイＭＳ（１，１）のメモリセルＭＰ１のデータを読み出す動作について、図２のタイミング図を用いて説明する。
【００４１】
アドレス入力により、ブロック選択信号ＳＬ１を「Ｌ」レベルに遷移させ、サブアレイＭＳ（１，１）の副ビット線リセット用トランジスタＱＮＲをオフ状態にするとともに、カラムデコーダ４によりビット線ＭＢＬ１と読み出し回路５とを導通状態にした後、読み出し回路５のプリチャージ機能によりビット線ＭＢＬ１に一定期間の充電を行い「Ｈ」レベルに遷移させる。その後、ワード線ＷＬ１＿１を「Ｌ」レベルに遷移させる。
【００４２】
これによりサブアレイＭＳ（１，１）において、メモリセルＭＰ１のドレインが副ビット線ＳＢＬに接続されている場合は、メモリセルＭＰ１により副ビット線ＳＢＬは充電され「Ｈ」レベルとなり副ビット線ＳＢＬをゲートに入力するビット線ドライブ用トランジスタＱＮＤはオン状態となり、ビット線ＭＢＬ１に充電された電荷はビット線ドライブ用トランジスタＱＮＤにより放電され、ビット線ＭＢＬ１は「Ｌ」レベルとなる。メモリセルＭＰ１のドレインが副ビット線ＳＢＬに接続されてない場合は、メモリセルＭＰ１により副ビット線ＳＢＬは充電されることなく「Ｌ」レベルのため、ビット線ドライブ用トランジスタＱＮＤはオフ状態でビット線ＭＢＬ１に充電された電荷は放電されることなく「Ｈ」レベルを保持する。
【００４３】
この結果、メモリセルＭＰ１のドレインが副ビット線ＳＢＬに接続されている場合、読み出し回路５は「Ｌ」レベルのデータを外部に出力し、メモリセルＭＰ１のドレインが副ビット線ＳＢＬに接続されてない場合、読み出し回路５は「Ｈ」レベルのデータを外部に出力する。
【００４４】
上記のように本実施の形態によれば、ビット線ＭＢＬｊ（ｊ＝１〜ｎ）とサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）内の副ビット線ＳＢＬとを接続するためのトランジスタを設けることなくサブアレイを構成できるため、先行技術のように基板バイアス効果による影響を受けることがなく、低電源電圧においても高速動作が可能となり、さらに読み出し限界をより低電圧化することも可能となる。
【００４５】
本実施の形態では、ビット線リセット用トランジスタＱＮＲをサブアレイ毎に設けているが、同じブロック選択線ＳＬｉ（ｉ＝１〜ｍ）に接続する複数のサブアレイで共通に一つのビット線リセット用トランジスタＱＮＲを設けることで、メモリアレイ１を構成するトランジスタ数が削減でき、半導体記憶装置を小面積化する効果を得ることができる。
【００４６】
なお、本実施の形態ではメモリセルのドレインと副ビット線を接続する、接続しないをデータの“０”、“１”に対応させているが、メモリセルのドレインを全て副ビット線に接続し、メモリセルの閾値が低いか、高いかをデータの“０”、“１”に対応させるマスクＲＯＭにおいても同様な効果が得られる。
【００４７】
（実施の形態２）
図３は本発明の実施の形態２に係る半導体記憶装置（図１１参照）のメモリセルアレイ１を構成するサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を示す回路図である。
【００４８】
図３に示すサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）は、Ｐ型ＭＯＳトランジスタからなるビット線ドライブ用トランジスタＱＰＤ、Ｎ型ＭＯＳトランジスタからなるメモリセルＭＮｋ（ｋ＝１〜ｙ）、Ｐ型ＭＯＳトランジスタからなるビット線リセット用トランジスタＱＰＲから構成されている。
【００４９】
ビット線ドライブ用トランジスタＱＰＤは、ゲートを副ビット線ＳＢＬに接続し、ドレインをビット線ＭＢＬに接続し、ソースを電源電位の配線に接続している。副ビット線ＳＢＬを駆動するメモリセルＭＮｋ（ｋ＝１〜ｙ）は、ゲートをワード線ＷＬｋ（ｋ＝１〜ｙ）に接続し、ソースは接地電位の配線に接続し、ドレインは記憶データが“１”の場合に副ビット線ＳＢＬに接続し、記憶データが”０“の場合に浮遊状態となる。ビット線リセット用トランジスタＱＰＲは、ゲートをブロック選択線ＳＬに接続し、ドレインを副ビット線ＳＢＬに接続し、ソースを電源電位の配線に接続している。
【００５０】
また、ブロック選択線ＳＬ、ワード線ＷＬｋ（ｋ＝１〜ｙ）、ビット線ＢＬは、図１１のメモリセルアレイ１において、サブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対応して各々ブロック選択線ＳＬｉ（ｉ＝１〜ｍ）、ワード線ＷＬｋ＿ｉ（ｋ＝１〜ｙ，ｉ＝１〜ｍ）、ビット線ＭＢＬｊ（ｊ＝１〜ｎ）に接続される。
【００５１】
以上のように構成された半導体記憶装置について、例えばサブアレイＭＳ（１，１）のメモリセルＭＮ１のデータを読み出す動作について、図４のタイミング図を用いて説明する。
【００５２】
アドレス入力により、ブロック選択信号ＳＬ１を「Ｈ」レベルに遷移させ、サブアレイＭＳ（１，１）のビット線リセット用トランジスタＱＰＲをオフ状態にするとともに、カラムデコーダ４によりビット線ＭＢＬ１と読み出し回路５とを導通状態にした後、読み出し回路５のディスチャージ機能によりビット線ＭＢＬ１に対して一定期間の放電を行い「Ｌ」レベルとする。その後、ワード線ＷＬ１＿１を「Ｈ」レベルに遷移させる。
【００５３】
これによりサブアレイＭＳ（１，１）において、メモリセルＭＮ１のドレインが副ビット線ＳＢＬに接続されている場合は、メモリセルＭＮ１により副ビット線ＳＢＬは放電され「Ｌ」レベルとなり、副ビット線ＳＢＬをゲートに入力するビット線ドライブ用トランジスタＱＰＤはオン状態となり、ビット線ＭＢＬ１は充電され「Ｈ」レベルとなる。メモリセルＭＮ１のドレインが副ビット線ＳＢＬに接続されてない場合は、メモリセルＭＮ１により副ビット線ＳＢＬは放電されることなく「Ｈ」レベルのため、ビット線ドライブ用トランジスタＱＰＤはオフ状態となり、ビット線ＭＢＬ１は充電されること無く「Ｌ」レベルとなる。
【００５４】
この結果、メモリセルＭＮ１のドレインが副ビット線ＳＢＬに接続されている場合、読み出し回路５は「Ｈ」レベルのデータを外部に出力し、メモリセルＭＮ１のドレインが副ビット線ＳＢＬに接続されてない場合、読み出し回路５は「Ｌ」レベルのデータを外部に出力する。
【００５５】
上記のように本実施の形態によれば、実施の形態１と同様に低電源電圧における高速動作と、読み出し限界の低電圧化が可能となり、実施の形態１と同様の効果が得られる。
【００５６】
本実施の形態では、ビット線リセット用トランジスタＱＰＲをサブアレイ毎に設けているが、同じブロック選択線ＳＬｉ（ｉ＝１〜ｍ）に接続する複数のサブアレイで共通に一つのビット線リセット用トランジスタＱＮＲを設けることで、メモリアレイ１を構成するトランジスタ数が削減でき、半導体記憶装置を小面積化する効果を得ることができる。
【００５７】
なお、第１の実施の形態と同様にメモリセルのドレインを全て副ビット線に接続し、メモリセルの閾値が低いか、高いかをデータの“１”、“０”に対応させるマスクＲＯＭにおいても同様な効果が得られる。
【００５８】
（実施の形態３）
図５は本発明の実施の形態３に係る半導体記憶装置（図１１参照）のメモリセルアレイ１を構成するサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を示す回路図である。
【００５９】
図５に示すサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）は、Ｎ型ＭＯＳトランジスタからなるビット線ドライブ用トランジスタＱＮＤ、Ｐ型ＭＯＳトランジスタからなるメモリセルＭＰｋ（ｋ＝１〜ｙ）、Ｎ型ＭＯＳトランジスタからなる負荷用トランジスタＱＮＬから構成されている。
【００６０】
ビット線ドライブ用トランジスタＱＮＤは、ゲートを副ビット線ＳＢＬに接続し、ドレインをビット線ＭＢＬに接続し、ソースを接地電位の配線に接続している。副ビット線ＳＢＬを駆動するメモリセルＭＰｋ（ｋ＝１〜ｙ）は、ゲートをワード線ＷＬｋ（ｋ＝１〜ｙ）に接続し、ソースは電源電位の配線に接続し、ドレインは記憶データが“０”の場合に副ビット線ＳＢＬに接続し、記憶データが”１“の場合に浮遊状態となる。負荷用トランジスタＱＮＬは、ゲートをビット線ＭＢＬに接続し、ドレインは副ビット線ＳＢＬに接続し、ソースを接地電位の配線に接続している。ここで、負荷用トランジスタＱＮＬのオン電流はメモリセルＭＰｋ（ｋ＝１〜ｙ）のオン電流に対し小さくなるよう設定されている。
【００６１】
また、ワード線ＷＬｋ（ｋ＝１〜ｙ）、ビット線ＭＢＬは、図１１のメモリセルアレイ１において、サブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対応して各々ワード線ＷＬｋ＿ｉ（ｋ＝１〜ｙ，ｉ＝１〜ｍ）、ビット線ＭＢＬｊ（ｊ＝１〜ｎ）に接続されている。メモリアレイ１においてブロック選択線ＳＬｉ（ｉ＝１〜ｍ）はサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）のブロック選択線ＳＬに各々接続されているが、本実施の形態ではサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）内でトランジスタに接続されることなく信号線としては用いられない。
【００６２】
以上のように構成された半導体記憶装置について、例えばサブアレイＭＳ（１，１）のメモリセルＭＰ１のデータを読み出す動作について、図６のタイミング図を用いて説明する。
【００６３】
アドレス入力により、カラムデコーダ４によりビット線ＭＢＬ１と読み出し回路５とを導通状態にし、読み出し回路５のプリチャージ機能によりビット線ＭＢＬ１に一定期間の充電を行い「Ｈ」レベルに遷移させ負荷用トランジスタＱＮＬをオン状態とすることで、副ビット線ＳＢＬを「Ｌ」レベルに遷移させる。その後、ワード線ＷＬ１＿１を「Ｌ」レベルに遷移させる。
【００６４】
これによりサブアレイＭＳ（１，１）において、メモリセルＭＰ１のドレインが副ビット線ＳＢＬに接続されている場合、副ビット線ＳＢＬは「Ｈ」レベルに遷移し、ビット線ドライブ用トランジスタＱＮＤをオン状態とし、ビット線ＭＢＬ１に充電された電荷はトランジスタＱＮＤにより放電され、ビット線ＭＢＬ１は「Ｌ」レベルへと遷移する。この時、負荷用トランジスタＱＮＬはオフ状態となり副ビット線ＳＢＬはオン状態のメモリセルＭＰ１により浮遊状態になることなく常時充電の状態になる。
【００６５】
メモリセルＭＰ１のドレインが副ビット線ＳＢＬに接続されてない場合、メモリセルＭＰ１により副ビット線ＳＢＬは充電されることなく「Ｌ」レベルのため、ビット線ドライブ用トランジスタＱＮＤはオフ状態でビット線ＭＢＬ１に充電された電荷はトランジスタＱＮＤにより放電されることなく「Ｈ」レベルとなる。この時、副ビット線ＳＢＬは、負荷用トランジスタＱＮＬがオン状態であるため、一時的に浮遊状態になることなく常時放電の状態になる。
【００６６】
この結果、メモリセルＭＰ１のドレインが副ビット線ＳＢＬに接続されている場合、読み出し回路５は「Ｌ」レベルのデータを外部に出力し、メモリセルＭＰ１のドレインが副ビット線ＳＢＬに接続されてない場合、読み出し回路５は「Ｈ」レベルのデータを外部に出力する。
【００６７】
上記のように、本実施の形態によれば、実施の形態１と同様に低電源電圧における高速動作と、読み出し限界の低電圧化が可能となり、実施の形態１と同様の効果が得られる。
【００６８】
さらに、読み出し時に副ビット線が浮遊状態になる期間がなく常時「Ｈ」レベルあるいは「Ｌ」レベルの状態であるため、読み出し対象になったサブアレイの周辺に配置される配線からの干渉により副ビット線が大きな電位変動を生じることがなく、メモリセルアレイ内の配線の自由度が高くなり小面積化が可能となる。
【００６９】
（実施の形態４）
図７は本発明の実施の形態４に係る半導体記憶装置（図１１参照）のメモリセルアレイ１を構成するサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を示す回路図である。
【００７０】
図７に示すサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）は、Ｐ型ＭＯＳトランジスタからなるビット線ドライブ用トランジスタＱＰＤ、Ｎ型ＭＯＳトランジスタからなるメモリセルＭＮｋ（ｋ＝１〜ｙ）、Ｐ型ＭＯＳトランジスタからなる負荷用トランジスタＱＰＬから構成されている。
【００７１】
ビット線ドライブ用トランジスタＱＰＤは、ゲートを副ビット線ＳＢＬに接続し、ドレインをビット線ＭＢＬに接続し、ソースを電源電位の配線に接続している。副ビット線ＳＢＬを駆動するメモリセルＭＮｋ（ｋ＝１〜ｙ）は、ゲートをワード線ＷＬｋ（ｋ＝１〜ｙ）に接続し、ソースを接地電位の配線に接続し、ドレインは記憶データが“１”の場合に副ビット線ＳＢＬに接続し、記憶データが”０“の場合に浮遊状態となる。負荷用トランジスタＱＰＬは、ゲートをビット線ＭＢＬに接続し、ドレインを副ビット線ＳＢＬに接続し、ソースを電源電位の配線に接続している。ここで、負荷用トランジスタＱＰＬのオン電流はメモリセルＭＮｋ（ｋ＝１〜ｙ）のオン電流に対し小さくなるよう設定されている。
【００７２】
また、ワード線ＷＬｋ（ｋ＝１〜ｙ）、ビット線ＢＬは、図１１のメモリセルアレイ１において、サブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対応して各々ワード線ＷＬｋ＿ｉ（ｋ＝１〜ｙ，ｉ＝１〜ｍ）、ビット線ＭＢＬｊ（ｊ＝１〜ｎ）に接続されている。メモリアレイ１においてブロック選択線ＳＬｉ（ｉ＝１〜ｍ）はサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）のブロック選択線ＳＬに各々接続されているが、本実施の形態ではサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）内でトランジスタに接続されることなく信号線としては用いられない。
【００７３】
以上のように構成された半導体記憶装置について、例えばサブアレイＭＳ（１，１）のメモリセルＭＮ１のデータを読み出す動作について、図８のタイミング図を用いて説明する。
【００７４】
アドレス入力により、カラムデコーダ４によりビット線ＭＢＬ１と読み出し回路５とを導通状態にし、読み出し回路５のディスチャージ機能によりビット線ＭＢＬ１に一定期間の放電を行い「Ｌ」レベルに遷移させ負荷用トランジスタＱＰＬをオン状態とすることで、副ビット線ＳＢＬを「Ｈ」レベルに遷移させる。その後、ワード線ＷＬ１＿１を「Ｈ」レベルに遷移させる。
【００７５】
これによりサブアレイＭＳ（１，１）において、メモリセルＭＮ１のドレインが副ビット線ＳＢＬに接続されている場合、副ビット線ＳＢＬは「Ｌ」レベルに遷移し、ビット線ドライブ用トランジスタＱＰＤをオン状態とし、ビット線ＭＢＬ１は充電され「Ｈ」レベルへと遷移する。この時、負荷用トランジスタＱＰＬはオフ状態となり、副ビット線ＳＢＬはオン状態のメモリセルＭＮ１により浮遊状態になることなく常時放電の状態になる。
【００７６】
メモリセルＭＮ１のドレインが副ビット線ＳＢＬに接続されてない場合、メモリセルＭＮ１により副ビット線ＳＢＬは放電されることなく「Ｈ」レベルのため、ビット線ドライブ用トランジスタＱＰＤはオフ状態でビット線ＭＢＬ１は充電されることなく「Ｌ」レベルを保持する。この時、副ビット線ＳＢＬは、負荷用トランジスタＱＰＦがオン状態になるため、一時的に浮遊状態になることなく常時充電の状態になる。
【００７７】
この結果、メモリセルＭＮ１のドレインが副ビット線ＳＢＬに接続されている場合、読み出し回路５は「Ｈ」レベルのデータを外部に出力し、メモリセルＭＮ１のドレインが副ビット線ＳＢＬに接続されてない場合、読み出し回路５は「Ｌ」レベルのデータを外部に出力する。
【００７８】
上記のように本実施の形態によれば、実施の形態１と同様に低電源電圧における高速動作と、読み出し限界の低電圧化が可能となり、実施の形態１と同様の効果が得られる。
【００７９】
さらに、実施の形態３と同様に、読み出し時に副ビット線が浮遊状態になる期間がなく常時「Ｈ」レベルあるいは「Ｌ」レベルの状態であるため、読み出し対象になったサブアレイの周辺に配置される配線からの干渉により副ビット線が大きな電位変動を生じることがなく、メモリセルアレイ内の配線の自由度が高くなり小面積化が可能となる。
【００８０】
なお、第１の実施の形態と同様にメモリセルのドレインを全て副ビット線に接続し、メモリセルの閾値が低いか、高いかをデータの“１”、“０”に対応させるマスクＲＯＭにおいても同様な効果が得られる。
【００８１】
（実施の形態５）
図９は本発明の実施の形態５に係る半導体記憶装置（図１１参照）のメモリセルアレイ１を構成するサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を示す回路図である。
【００８２】
図９に示すサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）は、Ｎ型ＭＯＳトランジスタからなるビット線ドライブ用トランジスタＱＮＤ、Ｐ型ＭＯＳトランジスタからなるメモリセルＭＰｋ（ｋ＝１〜ｙ）、Ｎ型ＭＯＳトランジスタからなるトランスミッション用トランジスタＱＮＦ、Ｎ型ＭＯＳトランジスタＱＮＬｌ（ｌ＝１〜ｚ）から構成される負荷用トランジスタ部ＮＬＯＡＤから構成されている。
【００８３】
ビット線ドライブ用トランジスタＱＮＤは、ゲートを副ビット線ＳＢＬに接続し、ドレインをビット線ＭＢＬに接続し、ソースを接地電位の配線に接続している。副ビット線ＳＢＬを駆動するメモリセルＭＰｋ（ｋ＝１〜ｙ）は、ゲートをワード線ＷＬｋ（ｋ＝１〜ｙ）に接続し、ソースは電源電位の配線に接続し、ドレインは記憶データが“０”の場合に副ビット線ＳＢＬに接続し、記憶データが”１“の場合に浮遊状態となる。トランスミッション用トランジスタＱＮＦは、ゲートをビット線ＭＢＬに接続し、ドレインを副ビット線ＳＢＬに接続し、ソースを負荷用トランジスタ部ＮＬＯＡＤに接続している。負荷用トランジスタ部ＮＬＯＡＤは、トランジスタＱＮＬｌ（ｌ＝１〜ｚ）のゲートを電源電位の配線に接続し、各々ソース・ドレインを直列に接続し一端のトランジスタＱＮＬ１のドレインをトランスミッション用トランジスタＱＮＦのソースに接続し、他端のトランジスタＱＮＬｚのソースを接地電位の配線に接続している。ここで、負荷用トランジスタ部ＮＬＯＡＤにおいてトランジスタＱＮＬ１のドレインからトランジスタＱＮＬｚのソースまでを流れる電流はメモリセルＭＰｋ（ｋ＝１〜ｙ）のオン電流に対し小さくなるよう設定されている。
【００８４】
また、ワード線ＷＬｋ（ｋ＝１〜ｙ）、ビット線ＢＬは、図１１のメモリセルアレイ１において、サブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対応して各々ワード線ＷＬｋ＿ｉ（ｋ＝１〜ｙ，ｉ＝１〜ｍ）、ビット線ＭＢＬｊ（ｊ＝１〜ｎ）に接続されている。メモリアレイ１においてブロック選択線ＳＬｉ（ｉ＝１〜ｍ）はサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）のブロック選択線ＳＬに各々接続されているが、本実施の形態ではサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）内でトランジスタに接続されることなく信号線としては用いられない。
【００８５】
以上のように構成された半導体記憶装置について、例えばサブアレイＭＳ（１，１）のメモリセルＭＰ１のデータを読み出す動作について、実施の形態３と同様に図６のタイミング図を用いて説明する。
【００８６】
アドレス入力により、カラムデコーダ４によりビット線ＭＢＬ１と読み出し回路５とを導通状態にし、読み出し回路５のプリチャージ機能によりビット線ＭＢＬ１に一定期間の充電を行い「Ｈ」レベルに遷移させトランスミッション用トランジスタＱＮＦをオン状態とすることで、副ビット線ＳＢＬを「Ｌ」レベルに遷移させる。その後、ワード線ＷＬ１＿１を「Ｌ」レベルに遷移させる。
【００８７】
これによりサブアレイＭＳ（１，１）において、メモリセルＭＰ１のドレインが副ビット線ＳＢＬに接続されている場合、副ビット線ＳＢＬは「Ｈ」レベルに遷移し、ビット線ドライブ用トランジスタＱＮＤをオン状態とし、ビット線ＭＢＬ１に充電された電荷はトランジスタＱＮＤにより放電され、ビット線ＭＢＬ１は「Ｌ」レベルへと遷移する。この時、トランスミッション用トランジスタＱＮＦはオフ状態となり副ビット線ＳＢＬはオン状態のメモリセルＭＰ１により浮遊状態になることなく常時充電の状態になる。
【００８８】
メモリセルＭＰ１のドレインが副ビット線ＳＢＬに接続されてない場合、メモリセルＭＰ１により副ビット線ＳＢＬは充電されることなく「Ｌ」レベルのため、ビット線ドライブ用トランジスタＱＮＤはオフ状態でビット線ＭＢＬ１に充電された電荷はトランジスタＱＮＤにより放電されることなく「Ｈ」レベルとなる。この時、副ビット線ＳＢＬは、トランスミッション用トランジスタＱＮＦがオン状態になるため、一時的に浮遊状態になることなく常時放電の状態になる。
【００８９】
この結果、メモリセルＭＰ１のドレインが副ビット線ＳＢＬに接続されている場合、読み出し回路５は「Ｌ」レベルのデータを外部に出力し、メモリセルＭＰ１のドレインが副ビット線ＳＢＬに接続されてない場合、読み出し回路５は「Ｈ」レベルのデータを外部に出力する。
【００９０】
上記のように本実施の形態によれば、実施の形態１と同様に低電源電圧における高速動作と、読み出し限界の低電圧化が可能となり、実施の形態１と同様の効果が得られる。また実施の形態３と同様に読み出し時に副ビット線が浮遊状態になる期間がなく、小面積化も可能となる。
【００９１】
さらに、本実施の形態では負荷トランジスタ部のオン電流をメモリセルに対し小さくするために負荷用トランジスタ部を構成するトランジスタのゲート長を大きくしても、直接ビット線に接続していないため、ビット線の負荷容量が増加することなく高速動作を可能とすることができる。
【００９２】
また本実施の形態では、負荷用トランジスタ部を複数の負荷用トランジスタを直列に接続し構成しているが、オン電流がメモリセルより小さい単一の負荷用トランジスタで負荷用トランジスタ部を構成しても同様な効果を得ることができる。
【００９３】
なお、第１の実施の形態と同様にメモリセルのドレインを全て副ビット線に接続し、メモリセルの閾値が低いか、高いかをデータの“０”、“１”に対応させるマスクＲＯＭにおいても同様な効果が得られる。
【００９４】
（実施の形態６）
図１０は本発明の実施の形態６に係る半導体記憶装置（図１１参照）のメモリセルアレイ１を構成するサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を示す回路図である。
【００９５】
図１０に示すサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）は、Ｐ型ＭＯＳトランジスタからなるビット線ドライブ用トランジスタＱＰＤ、Ｎ型ＭＯＳトランジスタからなるメモリセルＭＮｋ（ｋ＝１〜ｙ）、Ｐ型ＭＯＳトランジスタからなるトランスミッション用トランジスタＱＰＦ、Ｐ型ＭＯＳトランジスタＱＰＬｌ（ｌ＝１〜ｚ）から構成される負荷用トランジスタ部ＰＬＯＡＤから構成されている。
【００９６】
ビット線ドライブ用トランジスタＱＰＤは、ゲートを副ビット線ＳＢＬに接続し、ドレインをビット線ＭＢＬに接続し、ソースを電源電位の配線に接続している。副ビット線ＳＢＬを駆動するメモリセルＭＮｋ（ｋ＝１〜ｙ）は、ゲートをワード線ＷＬｋ（ｋ＝１〜ｙ）に接続し、ソースは接地電位の配線に接続し、ドレインは記憶データが“１”の場合に副ビット線ＳＢＬに接続し、記憶データが”０“の場合に浮遊状態となる。トランスミッション用トランジスタＱＰＦは、ゲートをビット線ＭＢＬに接続し、ドレインを副ビット線ＳＢＬに接続し、ソースを負荷用トランジスタ部ＰＬＯＡＤに接続している。負荷用トランジスタ部ＰＬＯＡＤは、トランジスタＱＰＬｌ（ｌ＝１〜ｚ）のゲートを電源電位の配線に接続し、各々ソース・ドレインを直列に接続し一端のトランジスタＱＰＬ１のドレインをトランスミッション用トランジスタＱＮＦのソースに接続し、他端のトランジスタＱＮＬｚのソースを電源電位の配線に接続している。ここで、負荷用トランジスタ部ＰＬＯＡＤにおいてトランジスタＱＰＬ１のドレインからトランジスタＱＰＬｚのソースまでを流れる電流はメモリセルＭＮｋ（ｋ＝１〜ｙ）のオン電流に対し小さくなるよう設定されている。
【００９７】
また、ワード線ＷＬｋ（ｋ＝１〜ｙ）、ビット線ＢＬは、図１１のメモリセルアレイ１において、サブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対応して各々ワード線ＷＬｋ＿ｉ（ｋ＝１〜ｙ，ｉ＝１〜ｍ）、ビット線ＭＢＬｊ（ｊ＝１〜ｎ）に接続されている。メモリアレイ１においてブロック選択線ＳＬｉ（ｉ＝１〜ｍ）はサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）のブロック選択線ＳＬに各々接続されているが、本実施の形態ではサブアレイＭＳ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）内でトランジスタに接続されることなく信号線としては用いられない。
【００９８】
以上のように構成された半導体記憶装置について、例えばサブアレイＭＳ（１，１）のメモリセルＭＰ１のデータを読み出す動作について、実施の形態４と同様に図８のタイミング図を用いて説明する。
【００９９】
アドレス入力により、カラムデコーダ４によりビット線ＭＢＬ１と読み出し回路５とを導通状態にし、読み出し回路５のプリチャージ機能によりビット線ＭＢＬ１に一定期間の放電を行い「Ｌ」レベルに遷移させトランスミッション用トランジスタＱＰＦをオン状態とすることで、副ビット線ＳＢＬを「Ｈ」レベルに遷移させる。その後、ワード線ＷＬ１＿１を「Ｈ」レベルに遷移させる。
【０１００】
これによりサブアレイＭＳ（１，１）において、メモリセルＭＮ１のドレインが副ビット線ＳＢＬに接続されている場合、副ビット線ＳＢＬは「Ｌ」レベルに遷移し、ビット線ドライブ用トランジスタＱＰＤをオン状態とし、ビット線ＭＢＬ１はトランジスタＱＰＤにより充電され、ビット線ＭＢＬ１は「Ｈ」レベルへと遷移する。この時、トランスミッション用トランジスタＱＰＦはオフ状態となり副ビット線ＳＢＬはオン状態のメモリセルＭＮ１により浮遊状態になることなく常時放電の状態になる。
【０１０１】
メモリセルＭＮ１のドレインが副ビット線ＳＢＬに接続されてない場合、メモリセルＭＮ１により副ビット線ＳＢＬは放電されることなく「Ｈ」レベルのため、ビット線ドライブ用トランジスタＱＰＤはオフ状態でビット線ＭＢＬ１はトランジスタＱＰＤにより充電されることなく「Ｌ」レベルとなる。この時、副ビット線ＳＢＬは、トランスミッション用トランジスタＱＰＦがオン状態になるため、一時的に浮遊状態になることなく常時充電の状態になる。
【０１０２】
この結果、メモリセルＭＮ１のドレインが副ビット線ＳＢＬに接続されている場合、読み出し回路５は「Ｈ」レベルのデータを外部に出力し、メモリセルＭＮ１のドレインが副ビット線ＳＢＬに接続されてない場合、読み出し回路５は「Ｌ」レベルのデータを外部に出力する。
【０１０３】
上記のように本実施の形態によれば、実施の形態１と同様に低電源電圧における高速動作と、読み出し限界の低電圧化が可能となり、実施の形態１と同様の効果が得られる。また実施の形態４と同様に読み出し時に副ビット線が浮遊状態になる期間がなく、小面積化も可能となる。
【０１０４】
さらに、本実施の形態では負荷トランジスタ部のオン電流をメモリセルに対し小さくするために負荷用トランジスタ部を構成するトランジスタのゲート長を大きくしても、直接ビット線に接続していないため、ビット線の負荷容量が増加することなく高速動作を可能とすることができる。
【０１０５】
また本実施の形態では、負荷用トランジスタ部を複数の負荷用トランジスタを直列に接続し構成しているが、オン電流がメモリセルより小さい単一の負荷用トランジスタで負荷用トランジスタ部を構成しても同様な効果を得ることができる。
【０１０６】
なお、第１の実施の形態と同様にメモリセルのドレインを全て副ビット線に接続し、メモリセルの閾値が低いか、高いかをデータの“０”、“１”に対応させるマスクＲＯＭにおいても同様な効果が得られる。
【産業上の利用可能性】
【０１０７】
本発明に係る半導体記憶装置は、ビット線と副ビット線を選択的に接続するためのトランジスタのドレインとソースを各々ビット線と副ビット線に接続することなく、電源電位あるいは接地電位の配線にソースを接続し、ドレインをビット線に接続し、ゲートを副ビット線と接続する手法を有し、基板バイアス効果による閾値上昇の影響が顕著となる低電圧領域でメモリセルデータの読み出しを高速化し、さらに読み出し限界をより低電圧化する回路技術等として有用である。
【図面の簡単な説明】
【０１０８】
【図１】本発明の実施の形態１に係る半導体記憶装置におけるサブアレイの構成を示す図である。
【図２】本発明の実施の形態１に係る半導体記憶装置の動作を示すタイミング図である。
【図３】本発明の実施の形態２に係る半導体記憶装置におけるサブアレイの構成を示す図である。
【図４】本発明の実施の形態２に係る半導体記憶装置の動作を示すタイミング図である。
【図５】本発明の実施の形態３に係る半導体記憶装置におけるサブアレイの構成を示す図である。
【図６】本発明の実施の形態３、５に係る半導体記憶装置の動作を示すタイミング図である。
【図７】本発明の実施の形態４に係る半導体記憶装置におけるサブアレイの構成を示す図である。
【図８】本発明の実施の形態４、６に係る半導体記憶装置の動作を示すタイミング図である。
【図９】本発明の実施の形態５に係る半導体記憶装置におけるサブアレイの構成を示す図である。
【図１０】本発明の実施の形態６に係る半導体記憶装置におけるサブアレイの構成を示す図である。
【図１１】半導体記憶装置の構成を示す図である。
【図１２】先行技術の半導体記憶装置におけるサブアレイの構成を示す図である。
【図１３】先行技術の半導体記憶装置の動作を示すタイミング図である。
【符号の説明】
【０１０９】
１    メモリセルアレイ
２    アドレスバッファ
３    ロウデコーダ
４    カラムデコーダ
５    読み出し回路
ＱＮＤ，ＱＰＤ    ビット線ドライブ用トランジスタ
ＭＮｋ，ＭＰｋ    メモリセル
【図１】
2006302436.tif 000003
【図２】
2006302436.tif 000004
【図３】
2006302436.tif 000005
【図４】
2006302436.tif 000006
【図５】
2006302436.tif 000007
【図６】
2006302436.tif 000008
【図７】
2006302436.tif 000009
【図８】
2006302436.tif 000010
【図９】
2006302436.tif 000011
【図１０】
2006302436.tif 000012
【図１１】
2006302436.tif 000013
【図１２】
2006302436.tif 000014
【図１３】
2006302436.tif 000015