(57)【要約】【課題】  クロック源内蔵型半導体集積回路デバイスにおいて、圧電体セラミックス化してセラミック振動子を形成し、半導体集積回路素子にセラミックパッケージ自身からクロック供給する。【解決手段】  図１の半導体集積回路デバイスにおいてセラミックスパッケージ２の一部に対向電極３、４を設け、セラミックス基板２焼結後、シリコンチップＬＳｉ1搭載前に、電極間に高電圧を加えて分極処理、圧電体セラミックス化してセラミックス振動子を形成しする。その後シリコンチップＬＳｉ1を搭載してＬＳｉの内部回路に用意したインバータ等のドライバ回路に接続して発振回路を形成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
クロック信号により動作する半導体集積回路デバイスの製造方法において、
半導体集積回路素子形成するステップと、
前記半導体集積回路素子を搭載するセラミックパッケージの一部を電極形成するステップと、
前記半導体集積回路素子と前記セラミック振動子の間にクロック供給する供給線を形成するステップを有することを特徴とする半導体集積回路デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
シリコン基板上に形成されたクロック信号によって動作する半導体集積回路素子を、セラミックパッケージに搭載する形状を有する半導体集積回路デバイスの構造または半導体集積回路の製造方法に関する。
【背景技術】
【０００２】
クロック信号により動作するIC、LSI等の半導体集積回路デバイスは、通常図６に示すように、半導体集積回路デバイス外部周辺に水晶発振器、水晶振動子、セラミック振動子等のクロック源を配置し、そのクロック源から供給されるクロック信号に同期して動作している。
【０００３】
図に示すように、従来は、シリコンチップＬＳｉ1が搭載されたセラミックス基板２の半導体集積回路デバイスの他に水晶振動子、セラミックス振動子等のクロック源１３を別部品としてマザーボード１２に搭載する必要があった。また、半導体集積回路デバイスとクロック源１３の間に接続のための導体配線１４ａ、ｂも必要となる。
【０００４】
しかしながら、多機能のLSI等では内部論理構成によって複数のクロック周波数が必要になる場合も多く、周波数の種類ごとにクロック源をLSI周辺に実装しなければならないため、構成回路トータルの実装面積が増大するという問題がある。特に携帯電話やノートパソコン、ハイエンドサーバ等、高密度実装が必要な分野では部品配置が困難になってきている。また、従来の方式ではLSI等の半導体集積回路とクロック源を別部品で構成するため部品の実装コストは必要とする周波数の種類に比例して大きくなる。
【０００５】
これらの問題を解決する方法として、例えば特開２００４−２００９１６号公報に記載されている技術のように、LSIをリードフレームに固定し、別パッケージの水晶振動子をLSIの上に重ねる技術がある。
【０００６】
【特許文献１】特開２００４−２００９１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、半導体デバイスとクロック源を一体化する上記従来技術では、必要なクロック周波数が１種の場合、LSIとクロック源を別々に実装するより実装面積は小さくできるが、複数の周波数入力への対応が困難である。また構造が複雑になることによって信頼性の低下、部品製造コストの増加が考えられる。
【０００８】
本発明は、携帯電話、ハイエンドサーバ等高密度実装が必要な使用用途において、実装コストを増大させることなく、半導体集積回路デバイスにクロック源を内蔵し、トータルでの部品実装スペース削減に好適なクロック源内蔵半導体集積回路デバイスを実現することを課題とする。
【０００９】
または、外付けのクロック源を不要とし、トータルの実装面積を削減すると共に、部品コストの削減に好適なクロック源内蔵型半導体集積回路デバイスを提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明の半導体集積回路デバイスは、シリコン基板上に形成されたクロック信号によって動作する半導体集積回路素子を、セラミックパッケージに搭載する形状を有し、セラミックパッケージの一部を分極処理して得られるセラミック振動子からクロックを供給させる構成とする。
【００１１】
または、セラミックスパッケージの一部に対向する電極を設け、セラミックス焼結後、対向電極間に電圧を加えることによって分極処理を行い、セラミックスパッケージの一部を圧電体セラミックス化してセラミックス振動子とする。
【発明の効果】
【００１２】
半導体集積回路デバイスのセラミックパッケージにクロック源を内蔵できるため、実装コストの増大を抑えることができる。または、構成回路トータルの実装面積を低減することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の一実施例を添付の図面を参照しながら具体的に説明する。
【００１４】
図１に本発明によるクロック源内蔵半導体集積回路デバイスの一実施例の斜視図を示す。
【００１５】
図１はＰＧＡタイプセラミックパッケージの半導体集積回路デバイス例を示しており、セラミック基板２の上にシリコンチップＬＳｉ1が搭載され、下面にマザーボードとの実装/接続用ＰＧＡピン５を有している。
【００１６】
セラミックスは一般的に細かい結晶の集まりで、一つ一つの結晶は正の電荷をもつ原子と負の電荷をもつ原子から構成されており、自発分極の方向はばらばらで通常状態ではつりあいが取れた状態となっている。そのためセラミックス全体としては見かけ上、電荷の偏りが無いように見える。この焼結後のセラミックスに約３ＫＶ/ｍｍ以上の高い電圧を加える（分極処理する）と自発分極の向きが一様の方向に揃い、電圧を取り除いても元に戻らず、圧電体セラミックスに変化する。
【００１７】
一般的なセラミックス発振子はこのような方法で製造されており、セラミックスパッケージの一部分に上記分極処理を施してセラミックス発振子を形成し、そこから半導体チップにクロックを供給することによってクロック源内臓半導体集積回路デバイスとする。ここで形成されるセラミック発振子の発振周波数は、圧電定数/素子厚みで決定される。圧電定数はセラミックス材料によって一定の値であり、素子厚みが大きいほど低周波数となる。素子厚みが薄いほど高周波となるが、あまり薄くすると機械的強度に問題がでる可能性があるため約100ＭＨｚ以下でセラミック発振子を発振させ、供給されるＬＳｉ側でＰＬＬ回路等を用いて逓倍し、高周波数とする使用方法が一般的に考えられる。
【００１８】
また、セラミック発振子は水晶発振子に比べ一般的にジッタが多いが、供給されるＬＳｉ側にデジッタ回路（ジッタ除去回路）を内蔵すれば波形品質を改善できる。セラミックパッケージから複数の周波数をＬＳＩに供給する場合、セラミックパッケージに電極間の厚みを変えた複数のエリアを設け、それぞれを周波数の違うセラミック発振子として形成することで一つのセラミックパッケージから複数のクロックを供給できる。
【００１９】
一例としてＰＧＡタイプのセラミックパッケージの場合、電極間の厚みは対向する内層間隔で決定され、エリアごとに内層間隔を変えることで周波数をコントロールできる。
【００２０】
図１に戻ると、このセラミック基板２の一部に対向電極として、上部電極３と下部電極４を設け、セラミック基板２焼結後、シリコンチップＬＳｉ１搭載前に、上部電極３と下部電極４の間に約３ＫＶ/ｍｍ以上の高い電圧を加えて分極処理し、上部電極３と下部電極４の間のエリアにあるセラミックスを圧電体セラミックスに変化させてセラミックス振動子を形成する。
【００２１】
この実施例の場合、セラミックス基板２の内層電極である下部電極４と上部電極の間に電圧を加えるには上部電極３に接続された上部電極ＰＡＤ７と、内層である下部電極４からＶｉａホールによって接続された下部電極ＰＡＤ６間に電圧を加えればよい。
【００２２】
その後、セラミックス基板２にシリコンＬＳｉチップ１を搭載し、セラミックス振動子をシリコンチップＬＳｉの中にあるインバータ等のドライバ回路に、導電パターン８ａ、８ｂで接続して発振回路を形成する。これにより発振回路を半導体集積回路デバイスに内蔵できるためマザーボード等に実装して使用する際、半導体集積回路デバイスの他に水晶発振器等の別部品を必要とせず、部品実装面積を削減できる。
【００２３】
図２は図１の実施例の内部構造を示す縦断面図である。
セラミックス基板２に形成された上部電極３と下部電極４に挟まれた分極処理エリア９に約３ＫＶ/ｍｍ以上の高い電圧を加えて分極処理し、セラミックス振動子を形成している。
【００２４】
ここで形成されるセラミックス振動子の発振周波数は圧電定数/素子厚みで決定されるため、内層である下部電極４の上面からの深さを調整することにより、上部電極３と下部電極４の間の厚みを調整し、必要とする発振周波数を得ることができる
セラミックス基板２の内層電極である下部電極４はＶｉａホール１０でセラミックス基板２上面の下部電極ＰＡＤ６に接続され導体パターンでＢＧＡ接続１１を介してシリコンチップＬＳｉ1に接続されている。
【００２５】
図３は本発明によるクロック源内蔵半導体集積回路デバイスにおいて、シリコンチップＬＳｉ1に対して複数のクロックを供給する場合の外観を示す斜視図である。図１で形成していた上部電極３ａ、下部電極4ａに加え、別のエリアに同様に上部電極3ｂ、下部電極4ｂを形成している。
【００２６】
本実施の形態の場合、上部電極３ａと下部電極4ａの間の厚みと、別のエリアに形成した上部電極3ｂと下部電極4ｂの間の厚みを変えることにより、異なる２種類の周波数を得ることができる。それぞれのエリアにおける分極処理後の発振周波数は、厚みが厚いほど低周波数で発振し、薄いほど高周波数で発振する。
【００２７】
これにより、複数の周波数をセラミックス基板２自体からシリコンチップＬＳｉ1に供給できるため、複数の周波数が必要なＬＳｉでも半導体集積回路デバイスの他に水晶発振器等の別部品を必要とせず、部品実装面積を削減できる。
【００２８】
図４は本発明において、上下電極を共に内層を利用せず、セラミックス基板自体の厚みを一部変えてセラミックス振動子を形成した実施例を示す斜視図である。
【００２９】
図４の実施例では、セラミックス基板２の積層/焼結時、グリーンシートの一部に切り欠きを作って、厚みが薄い部分を形成し、その部分に電極を形成、分極処理してセラミックス振動子としている。
【００３０】
図５は図４の実施例の内部構造を示す縦断面図である。上部電極３Ｃと下部電極４ＣはそれぞれＶｉａホール１０ａ、１０ｂで上部電極ＰＡＤ６Ｃと下部電極ＰＡＤ７Ｃに接続されており導体パターンを介してシリコンチップＬＳｉ1に接続される。
【００３１】
半導体集積回路デバイスが複数のクロック周波数を必要としている場合、その数だけ別部品でクロック源１３を実装する必要があり、携帯電話やハイエンドサーバ等、高密度実装が必要な製品では実装面積が足りなくなるという問題が発生する。
【００３２】
上記実施の形態では、セラミックパッケージに予め発振子用の電極を形成しておき、分極処理するだけで発振子とすることができるため、別部品で発振子を搭載する必要が無く、部品コストも低減できる。
【００３３】
また、従来の特開２００４−２００９１６号公報の方法のように部品の接続点が増えることを抑え、短い経路でクロックを供給できるため、回路の信頼性も向上する。
【００３４】
なお、本実施の形態は、次のような観点で捉らえることが可能である。すなわち、
（１）クロック信号により動作するIC、LSI等の半導体集積回路素子において、半導体集積回路素子を搭載する、セラミックパッケージの一部を電極形成後、分極処理することで圧電体セラミックス化してセラミック振動子を形成し、半導体集積回路素子にセラミックパッケージ自身からクロック供給することを特徴とするクロック源内蔵型半導体集積回路デバイス。
【００３５】
（２）セラミックパッケージの一部を電極形成後、分極処理することにより圧電体セラミックス化し、セラミック振動子を形成することを特徴とするセラミックスパッケージの構造。
【図面の簡単な説明】
【００３６】
【図１】クロック源内蔵半導体集積回路デバイスの一実施例を示す斜視図である。
【図２】図１の実施例の内部構造を示す縦断面図である。
【図３】クロック源内蔵半導体集積回路デバイスにおいて、シリコンチップＬＳｉ1に対して複数のクロックを供給する場合の外観を示す斜視図である。
【図４】上下電極を共に内層を利用せず、セラミックス基板自体の厚みを一部変えてセラミックス振動子を形成した実施例を示す斜視図である。
【図５】図４の実施例の内部構造を示す縦断面図である。
【図６】従来の実装形態におけるマザーボード実装系全体を示す斜視図である。
【符号の説明】
【００３７】
1：シリコンチップＬＳｉ、2：セラミックス基板、3：上部電極、4：下部電極、5：ＰＧＡピン、6：下部電極ＰＡＤ、7：上部電極ＰＡＤ、8：導体パターン、9：セラミックス振動子エリア、10：Ｖｉａホール、11：ＢＧＡ半田ボール、12：マザーボード、13：クロック源、14：導体接続パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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