(57)【要約】【課題】  半導体基板上に記憶保持部を含む記憶保持回路を構成したメモリ回路に関し、メモリ回路を動作させる電源電圧、周波数等に応じて、抑制回路の能力を調整でき、抑制回路による電力、速度に対する悪影響を低減することができ、かつ抑制回路の能力を制御する回路の搭載方法を工夫することにより、面積、設計工数の削減を図ることができる。【解決手段】  １つ、もしくは複数の読み出しポート、及び１つ、もしくは複数の書き込みポートと、各ポートの内部信号線間のクロストークグリッチを抑制するクロストークグリッチ抑制回路と、前記クロストークグリッチ抑制回路の能力を制御する制御手段とを備えたものである。【選択図】  図１３
2006179109.tif 000002
【特許請求の範囲】
【請求項１】
１つ、もしくは複数の読み出しポート、及び１つ、もしくは複数の書き込みポートと、各ポートの内部信号線間のクロストークグリッチを抑制するクロストークグリッチ抑制回路と、前記クロストークグリッチ抑制回路の能力を制御する制御手段とを備えたメモリ回路。
【請求項２】
前記クロストークグリッチ抑制回路を、信号線上の複数の位置に配置することを特徴とする請求項１に記載のメモリ回路。
【請求項３】
前記クロストークグリッチ抑制回路を、ポート毎に有することを特徴とする請求項１に記載のメモリ回路。
【請求項４】
前記制御手段は、前記クロストークグリッチ抑制回路の能力を抑制回路毎に制御することを特徴とする請求項２または請求項３に記載のメモリ回路。
【請求項５】
前記制御手段は、前記クロストークグリッチ抑制回路の基板電位を制御することにより、当該抑制回路の能力を制御することを特徴とする請求項１に記載のメモリ回路。
【請求項６】
前記制御手段は、前記クロストークグリッチ抑制回路の接続個数を制御することにより、当該抑制回路の能力を制御することを特徴とする請求項１に記載のメモリ回路。
【請求項７】
前記制御手段は、前記クロストークグリッチ抑制回路の能力が発生するタイミングを制御することにより、当該抑制回路の能力を制御することを特徴とする請求項１に記載のメモリ回路。
【請求項８】
前記制御手段は、当該メモリ回路中において発生したクロストークグリッチの値に基づいて、制御信号の生成を行うことを特徴とする請求項１に記載のメモリ回路。
【請求項９】
前記制御手段は、当該メモリ回路、もしくはその外部に設けたレプリカ回路において発生したクロストークグリッチの値に基づいて、制御信号の生成を行うことを特徴とする請求項１に記載のメモリ回路。
【請求項１０】
前記制御手段は、一のクロックサイクルにおけるクロストークグリッチの値に基づいて、当該一のクロックサイクルと同一のクロックサイクルにおける制御信号を生成することを特徴とする請求項８または請求項９に記載のメモリ回路。
【請求項１１】
前記制御手段は、一のクロックサイクルにおけるクロストークグリッチの値に基づいて、当該一のクロックサイクルより後のクロックサイクルにおける制御信号を生成することを特徴とする請求項８または請求項９に記載のメモリ回路。
【請求項１２】
前記制御手段は、一のクロックサイクルにおけるクロストークグリッチの値に基づいて、当該一のクロックサイクル以降のクロックサイクルにおける制御信号を固定することを特徴とする請求項８または請求項９に記載のメモリ回路。
【請求項１３】
前記制御手段は、当該メモリ回路の外部から印加する制御信号により、前記抑制回路の能力を制御することを特徴とする請求項１に記載のメモリ回路。
【請求項１４】
前記外部から印加する制御信号が、プロセッサのコアにおいて生成されることを特徴とする請求項１３に記載のメモリ回路。
【請求項１５】
前記外部から印加する制御信号が、ＢＩＳＴ回路において生成されることを特徴とする請求項１３に記載のメモリ回路。
【請求項１６】
前記制御手段は、当該メモリ回路の内部において生成した制御信号により、前記抑制回路の能力を制御することを特徴とする請求項１に記載のメモリ回路。
【請求項１７】
前記制御手段は、当該メモリ回路を動作させる電源電圧に基づいて生成した制御信号により、前記抑制回路の能力を制御することを特徴とする請求項１に記載のメモリ回路。
【請求項１８】
前記制御手段は、当該メモリ回路を動作させる周波数に基づいて生成した制御信号により、前記抑制回路の能力を制御することを特徴とする請求項１に記載のメモリ回路。
【請求項１９】
前記制御手段は、クロストークグリッチ抑制の対象となる内部信号線の電位に基づいて生成した制御信号により、前記抑制回路の能力を制御することを特徴とする請求項１に記載のメモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に記憶保持部を含む記憶保持回路を構成したメモリ回路に関する。
【背景技術】
【０００２】
従来、多ポートを有するメモリ回路では、多数のワード線やビット線等の内部信号線が必要であるが、これらは面積を抑制するために、互いに隣接して配置されている。このため、プロセスの微細化に伴い、各信号線間のクロストークグリッチが顕著となり、この対策として、クロストークグリッチ抑制回路（以降、抑制回路と称する）が提案されている（例えば、特許文献１，２参照）。
【特許文献１】特開２００１−１４８５８号
【特許文献２】特許第３０５７９９０号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
抑制回路はその効果の反面、内部信号線に対する負荷となるため、消費電力の増大、及び動作速度の低下を引き起こす。例えば、特許文献１における抑制回路を例に挙げると、図１４に示すように、読み出しワード線ＲＷＬ１−２が選択電位の時には、書き込みワード線ＷＷＬ１−１は非選択電位に固定され、クロストークグリッチが抑制される。その反面、書き込みワード線に対しては当該トランジスタのドレイン容量が、読み出しワード線に対しては同じくゲート容量が余分に付加されるため、これら容量分の電力増大、動作速度劣化が発生する。
【０００４】
ここで電源電圧、プロセス状態、動作周波数等の条件によっては、クロストークグリッチが問題とならない場合がある。このような条件下では、抑制回路は不要であり、逆に配線の負荷が重くなることにより電力に対し、及び特に動作電源電圧が低い場合には動作速度に対し、悪影響を及ぼすことすらある。
【０００５】
以上を鑑み、本発明では、多ポートを有するメモリ回路において、各ポートの内部信号線間のクロストークグリッチを抑制する抑制回路を有し、かつ抑制回路の能力を制御する制御手段を有することにより、当該メモリ回路を動作させる電源電圧、周波数等に応じて、抑制回路の能力を調整可能とし、抑制回路による電力、動作速度に対する悪影響を低減することを主目的とする。
【課題を解決するための手段】
【０００６】
本発明の請求項１のメモリ回路は、１つ、もしくは複数の読み出しポート、及び１つ、もしくは複数の書き込みポートと、各ポートの内部信号線間のクロストークグリッチを抑制するクロストークグリッチ抑制回路と、前記クロストークグリッチ抑制回路の能力を制御する制御手段とを備えたものである。
【０００７】
本発明の請求項１のメモリ回路によれば、抑制回路の能力を調整することにより、その能力が必要のない場合は抑制回路の能力を下げることにより、回路本来の動作に対する悪影響、すなわち電力増加、動作速度の低下を抑えることができる。
【０００８】
本発明の請求項２のメモリ回路は、前記クロストークグリッチ抑制回路を、信号線上の複数の位置に配置するものである。
【０００９】
本発明の請求項２のメモリ回路によれば、信号線上の複数の位置においてクロストークグリッチの値が異なる場合に、各箇所で必要な抑制能力を個別に与えることができ、回路本来の動作に対する悪影響を必要最低限に抑えることができる。
【００１０】
本発明の請求項３のメモリ回路は、前記クロストークグリッチ抑制回路を、ポート毎に有するものである。
【００１１】
本発明の請求項３のメモリ回路によれば、各読み出しポート間、書き込みポート間でクロストークグリッチの値が異なる場合、もしくは動作速度が異なる場合に、各ポートで必要な抑制能力を個別に与えることができ、回路本来の動作に対する悪影響を必要最低限に抑えることができる。
【００１２】
本発明の請求項４のメモリ回路は、前記制御手段が、前記クロストークグリッチ抑制回路の能力を抑制回路毎に制御するものである。
【００１３】
本発明の請求項４のメモリ回路によれば、信号線上の複数の位置、もしくは各ポート間でクロストークグリッチの値が異なる場合に、各箇所、ポートで必要な抑制能力を個別に制御することができ、回路本来の動作に対する悪影響を必要最低限に抑えることができる。
【００１４】
本発明の請求項５のメモリ回路は、前記制御手段が、前記クロストークグリッチ抑制回路の基板電位を制御することにより、当該抑制回路の能力を制御するものである。
【００１５】
本発明の請求項５のメモリ回路によれば、抑制回路の構成を変更することなく、その能力を調整することができ、少ない設計工数で、回路本来の動作に対する悪影響を必要最低限に抑えることができる。
【００１６】
本発明の請求項６のメモリ回路は、前記制御手段が、前記クロストークグリッチ抑制回路の接続個数を制御することにより、当該抑制回路の能力を制御するものである。
【００１７】
本発明の請求項６のメモリ回路によれば、同一構成の抑制回路を複数使用することができ、少ない設計工数で、メモリ回路本来の動作に対する悪影響を必要最低限に抑えることができる。
【００１８】
本発明の請求項７のメモリ回路は、前記制御手段が、前記クロストークグリッチ抑制回路の能力が発生するタイミングを制御することにより、当該抑制回路の能力を制御するものである。
【００１９】
本発明の請求項７のメモリ回路によれば、抑制回路の能力が長時間にわたり必要な場合に、その能力が発生するタイミングを調整することにより、対応可能となる。また、抑制の対象とする信号線に、高調波のクロストークグリッチが重畳している場合に、抑制能力の発生するタイミングの異なる複数の抑制回路を使用することにより、高調波成分を削減することができる。
【００２０】
本発明の請求項８のメモリ回路は、前記制御手段が、当該メモリ回路中において発生したクロストークグリッチの値に基づいて、制御信号の生成を行うものである。
【００２１】
本発明の請求項８のメモリ回路によれば、抑制の対象とする箇所において発生しているクロストークグリッチの値に基づき、抑制回路の能力の制御を行うことができ、実回路の動作に即した能力の制御を行うことができる。
【００２２】
本発明の請求項９のメモリ回路は、前記制御手段が、当該メモリ回路、もしくはその外部に設けたレプリカ回路において発生したクロストークグリッチの値に基づいて、制御信号の生成を行うものである。
【００２３】
本発明の請求項９のメモリ回路によれば、抑制回路の能力の制御を、実回路の動作に即し、かつ本体の回路に対して余分な回路を付加することなく、行うことができる。
【００２４】
本発明の請求項１０のメモリ回路は、前記制御手段が、一のクロックサイクルにおけるクロストークグリッチの値に基づいて、当該一のクロックサイクルと同一のクロックサイクルにおける制御信号を生成するものである。
【００２５】
本発明の請求項１０のメモリ回路によれば、各クロックサイクルにおいて必要となる、抑制回路の能力を得ることができ、回路の実際の動作に即応した効果を得ることができる。
【００２６】
本発明の請求項１１のメモリ回路は、前記制御手段が、一のクロックサイクルにおけるクロストークグリッチの値に基づいて、当該一のクロックサイクルより後のクロックサイクルにおける制御信号を生成するものである。
【００２７】
本発明の請求項１１のメモリ回路によれば、クロックサイクル間での回路動作が安定している場合に、各クロックサイクルにおいて必要となる抑制回路の能力を得ることができ、かつ十分な生成時間を設けることができるため、簡便な回路で実現することができる。
【００２８】
本発明の請求項１２のメモリ回路は、前記制御手段が、一のクロックサイクルにおけるクロストークグリッチの値に基づいて、当該一のクロックサイクル以降のクロックサイクルにおける制御信号を固定するものである。
【００２９】
本発明の請求項１２のメモリ回路によれば、回路のテスト時等にクロストークグリッチの値を判定し、それに基づき制御信号を固定することにより、複雑な制御回路を搭載することなく、必要最低限の抑制回路の能力を設定することができる。
【００３０】
本発明の請求項１３のメモリ回路は、前記制御手段が、当該メモリ回路の外部から印加する制御信号により、前記抑制回路の能力を制御するものである。
【００３１】
本発明の請求項１３のメモリ回路によれば、当該メモリ回路の内部に余分な制御回路を搭載することなく、抑制回路の能力の制御を行うことができ、当該メモリ回路の面積、設計工数を削減することができる。
【００３２】
本発明の請求項１４のメモリ回路は、前記外部から印加する制御信号が、プロセッサのコアにおいて生成されるものである。
【００３３】
本発明の請求項１４のメモリ回路によれば、コア側からの制御によって抑制回路の能力の制御を行うことができ、当該メモリ回路の面積、設計工数を削減することができる。
【００３４】
本発明の請求項１５のメモリ回路は、前記外部から印加する制御信号が、ＢＩＳＴ回路において生成されるものである。
【００３５】
本発明の請求項１５のメモリ回路によれば、メモリ回路のテスト時にクロストークグリッチの値を判定し、抑制回路の能力を決定することができる。また、当該メモリ回路の内部に余分な制御回路を必要としないため、面積、設計工数を削減することができる。
【００３６】
本発明の請求項１６のメモリ回路は、前記制御手段が、当該メモリ回路の内部において生成した制御信号により、前記抑制回路の能力を制御するものである。
【００３７】
本発明の請求項１６のメモリ回路によれば、抑制回路の制御を、当該メモリ回路内部で閉じて行うことにより、プロセッサのコア、及び周辺回路の設計に対し影響を与えることなく、実現することができる。
【００３８】
本発明の請求項１７のメモリ回路は、前記制御手段が、当該メモリ回路を動作させる電源電圧に基づいて生成した制御信号により、前記抑制回路の能力を制御するものである。
【００３９】
本発明の請求項１７のメモリ回路によれば、抑制回路の能力が必要とされない、電源電圧が低いような場合に、抑制回路の能力を低減させることにより、動作速度低下への影響を抑えることができる。
【００４０】
本発明の請求項１８のメモリ回路は、前記制御手段が、当該メモリ回路を動作させる周波数に基づいて生成した制御信号により、前記抑制回路の能力を制御するものである。
【００４１】
本発明の請求項１８のメモリ回路によれば、抑制回路の能力が必要とされない、動作周波数が低いような場合に、抑制回路の能力を低減させることにより、動作速度低下への影響を抑えることができる。
【００４２】
本発明の請求項１９のメモリ回路は、前記制御手段が、クロストークグリッチ抑制の対象となる内部信号線の電位に基づいて生成した制御信号により、前記抑制回路の能力を制御するものである。
【００４３】
本発明の請求項１９のメモリ回路によれば、内部の電源配線の抵抗成分により、クロストークグリッチ抑制の対象となる内部信号線の電位が低下しているような場合に、抑制回路の能力を低減させることにより、動作速度低下への影響を抑えることができる。
【発明の効果】
【００４４】
本発明は、メモリ回路を動作させる電源電圧、周波数等に応じて、抑制回路の能力を調整でき、抑制回路による電力、速度に対する悪影響を低減することができる。また、抑制回路の能力を制御する回路の搭載方法を工夫することにより、面積、設計工数の削減を図ることができる。
【発明を実施するための最良の形態】
【００４５】
以下図面に基づいて、本発明の実施の形態を詳述する。
【００４６】
図１は、本発明の実施の形態に関わる記憶保持回路としてのメモリセル、及びその周辺回路を示すメモリ回路の回路図であり、図２，図３は図１におけるメモリセルの構成を示す回路図である。
【００４７】
図１において、１０は単体もしくはアレイ状のメモリセル、１１はローデコーダである。図２において、２１−１〜２１−ｍ（ｍは１以上の整数）はｍ個の書き込み部、２２は記憶保持部、２３−１〜２３−ｎ（ｎは１以上の整数）はｎ個の読み出し部である。図３は、書き込み部と読み出し部が共通であるメモリセル１０を示しており、３１−１〜３１−ｍ（ｍは１以上の整数）はｍ個の書き込み兼読み出し部、３２は記憶保持部である。なお、図２，３において、ＤＡＴＡはデータ線、ＮＤＡＴＡは反転データ線である。
【００４８】
複数のメモリセル１０は、行および列方向にそれぞれ並べて配置されている。そして、行方向に配置されたメモリセル１０どうしを接続する状態に、それぞれの行方向に沿って書き込みワード線（イネーブル線）ＷＷＬ１−１〜ＷＷＬａ−ｍ（ａは１以上の整数）、読み出しワード線（イネーブル線）ＲＷＬ１−１〜ＲＷＬｂ−ｎ（ｂは１以上の整数）が配置されている。
【００４９】
書き込みワード線ＷＷＬ１−１〜ＷＷＬａ−ｍは、外部から入力された書き込みアドレス信号ＷＡ−１からＷＡ−ｍに基づいて、ローデコーダ１１により選択される。読み出しワード線ＲＷＬ１−１〜ＲＷＬｂ−ｎは、外部から入力された読み出しアドレス信号ＲＡ−１からＲＡ−ｎに基づいて、ローデコーダ１１により選択される。なお、ＷＡ−１〜ＷＡ−ｍ，ＲＡ−１〜ＲＡ−ｎは、各々１ビット以上のビット幅を有する。また、図１中、ＷＥ−１〜ＷＥ−ｍは書き込みイネーブル信号、ＲＥ−１〜ＲＥ−ｎは読み出しイネーブル信号である。
【００５０】
なお、ワード線は、メモリセルの構成により、加えて反転ワード線を有する構成をとることもある。また、メモリセルが図３の構成をとる場合は、書き込み，読み出しワード線ＷＬ−１〜ＷＬ−ｍが共通となることがある。
【００５１】
また、列方向に配置されたメモリセル１０どうしを接続する状態に、それぞれの列方向に沿って書き込みビット線ＷＢＬ１−１〜ＷＢＬｃ−ｍ（ｃは１以上の整数）、読み出しビット線ＲＢＬ１−１〜ＲＢＬｄ−ｎ（ｄは１以上の整数）が配置されている。
【００５２】
なお、ビット線は、メモリセルの構成により、加えて反転ビット線を有する構成をとることもある。また、メモリセルが図３の構成をとる場合は、書き込み，読み出しビット線ＢＬ−１〜ＢＬ−ｍが共通となることがある。
【００５３】
なお、図１において、図１４、及び後述する図５、図６にて一例が示される抑制回路は、必要な箇所に適宜、配置される。
【００５４】
図１のメモリ回路において、多ポートメモリでは面積を抑制するため、各ワード線は図４のように互いに隣接して配置される。以下、書き込みワード線を例に挙げて説明するが、読み出しワード線、及びビット線、他の制御線の場合でも同様である。また、図４の信号線の並びは一例であり、これとは異なる並びの場合でも、同様である。
【００５５】
なお、図４のような隣接する信号線配置は、図１５のように、システムＬＳＩ回路内のプロセッサ、機能ブロック間の配線、およびプロセッサ内、機能ブロック内の配線等でも使用され、図１４、及び後述する図５、図６にて一例が示される抑制回路が、必要な箇所に適宜、配置される。この場合でも、前記書き込みワード線の場合と同様である。
【００５６】
図４の場合、ＷＷＬ１−１において、ＲＷＬ１−２、及びＷＷＬ１−２からのクロストークグリッチが発生する。他の隣接線間についても同様である。このクロストークグリッチを抑制するため、図５、図６、図１４に示すような抑制回路が、各ワード線に接続される。図５では常時、図６、図１４では読み出しワード線が選択電位の場合に、書き込みワード線にクロストークグリッチ抑制能力が発生する。なお、図５、図６、図１４に示す抑制回路は一例であり、以下の説明は他の抑制回路を使用した場合においても成立する。
【００５７】
抑制回路は、図７に示すように、抑制の対象とする信号線上での配置箇所を状況に応じて選択することにより、最適な効果を得ることができる。例えば信号線が短い場合は、駆動側に配置した方が抑制効果は大きく、逆に信号線が長い場合は、駆動側と離れる程、クロストークグリッチが大きくなるため、駆動側とは反対側の線端に配置した方が効果は大きくなる。また、信号線上に、抑制回路を複数、分散して配置してもよい。
【００５８】
クロストークグリッチは、各ポート間で異なる場合がある。例えば図４では、ＷＷＬ１−２の対地配線容量がＷＷＬ１−１の対地配線容量よりも重く、クロストークグリッチが問題とならない場合等が挙げられる。このような場合は、抑制回路をＷＷＬ１−２には設けないことにより、書き込みポート２の動作速度の悪化を防止することができる。
【００５９】
同一配線上に設けた複数の抑制回路、及びポート毎に設けた抑制回路について、図８のように各抑制回路の能力を個別に制御することにより、各箇所、ポートで必要な抑制能力を個別に得ることができる。各抑制回路の能力の制御は、制御信号線ＣＴＲ１−１から１−ｎによって行われる。この制御により、各信号線に必要最低限な抑制能力を得ることができ、回路本来の動作、すなわち電力、動作速度への悪影響を、必要最低限に抑えることができる。なお、各抑制回路に対する制御信号線は、各抑制回路で個別としても、また一部、もしくは全部を共通としてもよい。抑制回路の能力は、例えば以下に述べる３つの制御手段によって制御することができる。
【００６０】
個別に設けた抑制回路の回路全体、もしくは回路の一部の基板を分離することにより、基板電位を抑制回路毎に制御することができる。基板にバックバイアスを印加した場合は抑制回路の能力を小さく、フォワードバイアスを印加した場合は大きくすることができる。
【００６１】
各抑制回路について、図９のように複数の回路を設け、各回路の接続を制御することによっても、抑制回路の能力を制御することができる。図９では、抑制能力が必要ない場合は、制御信号線ＣＴＲ１−１，１−２の片方、もしくは双方を非選択電位とすることにより、抑制能力を下げることができる。また，図９と同じ構成を、図６、図１４に対し適用した場合も、同様である。
【００６２】
各抑制回路について、例えば図１０、図１１のような回路構成により、クロストークグリッチの抑制能力が発生するタイミングを制御することができる。図１０、図１１において、制御信号線ＣＴＲ１−２で制御される抑制回路は、ＣＴＲ１−１で制御される抑制回路よりも、抑制能力の発生するタイミングは遅くなる。この構成により、隣接信号線の動作時点からずれたタイミングでクロストークグリッチが発生する場合、もしくは長い時間にわたりクロストークグリッチが発生する場合でも、適切な抑制能力を得ることができる。さらに、高調波成分を含むクロストークグリッチが重畳している場合には、タイミングの異なる複数の抑制回路の能力を重畳することにより、高調波を抑制するフィルタとして機能させることができ、高調波成分を削減することもできる。
【００６３】
各抑制回路の制御信号は、当該メモリ回路中において発生したクロストークグリッチの値を基にして生成してもよい。具体的には、図１２のように当該メモリ回路中の信号線にクロストークグリッチ検出回路を設け、この検出結果に基づき、制御信号群ＣＴＲを生成し、抑制回路の制御信号を生成する構成となる。また、検出回路、制御信号生成回路の一例としては、図１３が挙げられる。図１３では、クロック信号線ＣＬＫの立ち上がり後、クロストークグリッチが発生するまでの間に、初期化信号線ＩＮＩＴによりプリチャージされた判定信号線ＤＥＴ１−１，ＤＥＴ１−２が、ＷＷＬ１−１に重畳したクロストークグリッチに応じてディスチャージされ、この状態が次のＣＬＫでフリップフロップＦＦ１−１，ＦＦ１−２に格納されることにより、制御信号線ＣＴＲ１−１，ＣＴＲ１−２が生成される。この構成によれば、抑制の対象とする箇所において発生しているクロストークグリッチの値に基づき、抑制回路の能力の制御を行うことができ、実回路の動作に即した能力の制御を行うことができる。
【００６４】
各抑制回路の制御は、当該メモリ回路中、もしくは外部に、図１中のメモリセル１０、もしくは複数により構成される、メモリセルのレプリカ回路を設け、このレプリカ回路において発生するクロストークグリッチの値に基づいて行ってもよい。この場合、抑制回路の能力の制御を、実回路の動作に即し、かつ本体の回路に対して余分な回路を付加することなく行うことができ、本体の回路の動作速度を損なうことなく、抑制回路の制御を行うことができる。
【００６５】
前記で検出したクロストークグリッチの値は、レプリカ回路を使用することにより、同一サイクル中での、本体回路の抑制回路の制御信号に反映させることができる。この場合、そのクロックサイクルにおいて必要となる抑制回路の能力を得ることができ、回路の実際の動作に即応した効果を得ることができる。
【００６６】
また、回路動作が一定である場合は図１３のように、あるサイクルで検出したクロストークグリッチの値を、そのサイクルより後のサイクルでの抑制回路の制御信号に反映させてもよい。この場合はレプリカ回路を必ずしも使用する必要はなく、面積、設計工数の削減を図ることができる。
【００６７】
さらに、回路の使用状態が一定である場合は、回路のテスト時等にクロストークグリッチの値を判定し、それに基づき制御信号を固定してもよい。この場合、複雑な制御回路を搭載することなく、必要最低限の抑制回路の能力を設定することが可能であり、面積、設計工数の削減を図ることができる。
【００６８】
図１２に示した抑制回路に対する制御信号は、当該メモリ回路の外部から印加してもよい。この場合、制御回路を当該メモリ回路の内部に持つ必要がないため、当該メモリ回路の面積、設計工数を削減することができる。この外部からの制御は、一例としてプロセッサのコア、もしくは当該メモリ回路のＢＩＳＴ（Ｂｕｉｌｔ  ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路から与える方法が挙げられる。両者の場合とも、当該メモリ回路の面積、設計工数を削減することができる。
【００６９】
抑制回路に対する制御信号は、図１２、図１３で示すように、当該メモリ回路内部で生成してもよい。内部で生成する場合は、抑制回路の制御を、当該メモリ回路内部で閉じて行うことにより、プロセッサのコア、及び周辺回路の設計に対し影響を与えることなく、実現することができる。
【００７０】
抑制回路に対する制御信号は、当該メモリ回路を動作させる電源電圧に基づいて生成、印加してもよい。この場合、抑制回路の能力が必要とされない電源電圧が低いような場合に、抑制回路の能力を低減させることにより、動作速度低下への影響を抑えることができる。
【００７１】
また、抑制回路に対する制御信号は、当該メモリ回路を動作させる周波数に基づいて生成、印加してもよい。この場合、抑制回路の能力が必要とされない動作周波数が低いような場合に、抑制回路の能力を低減させることにより、動作速度低下への影響を抑えることができる。
【００７２】
さらに、抑制回路に対する制御信号は、クロストークグリッチ抑制の対象となる内部信号線の電位に基づいて生成、印加してもよい。この場合、内部の電源配線の抵抗成分により、クロストークグリッチ抑制の対象となる内部信号線の電位が低下しているような場合に、抑制回路の能力を低減させることにより、動作速度低下への影響を抑えることができる。
【産業上の利用可能性】
【００７３】
本発明は、レジスタファイル、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の記憶保持回路を有するメモリ回路として有用である。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施の形態における記憶保持回路としてのメモリセルおよびその周辺回路の構成を示すメモリ回路の回路図である。
【図２】本発明の実施の形態における記憶保持回路としてのメモリセルを示す回路図である。
【図３】本発明の実施の形態における記憶保持回路としてのメモリセルを示す回路図である。
【図４】本発明の実施の形態におけるメモリセルの内部信号線の一配置形態を示す図である。
【図５】本発明の実施の形態におけるクロストークグリッチ抑制回路の一形態を示す図である。
【図６】本発明の実施の形態におけるクロストークグリッチ抑制回路の一形態を示す図である。
【図７】本発明の実施の形態におけるクロストークグリッチ抑制回路の一配置形態を示す図である。
【図８】本発明の実施の形態におけるクロストークグリッチ抑制回路の一配置形態を示す図である。
【図９】本発明の実施の形態におけるクロストークグリッチ抑制回路の能力を制御する制御手段の一形態を示す図である。
【図１０】本発明の実施の形態におけるクロストークグリッチ抑制回路の能力を制御する制御手段の一形態を示す図である。
【図１１】本発明の実施の形態におけるクロストークグリッチ抑制回路の能力を制御する制御手段の一形態を示す図である。
【図１２】本発明の実施の形態におけるクロストークグリッチ抑制回路の能力を制御する制御手段の一形態を示す図である。
【図１３】本発明の実施の形態におけるクロストークグリッチ抑制回路の能力を制御する制御手段の一形態を示す図である。
【図１４】クロストークグリッチ抑制回路を示す図である。
【図１５】信号線の配置の様子を示す図である。
【符号の説明】
【００７５】
ＶＤＤ，ＶＳＳ    電源電圧
１０    メモリセル
１１    ローデコーダ
ＷＷＬ１−１〜ＷＷＬａ−ｍ    書き込みワード線
ＲＷＬ１−１〜ＲＷＬｂ−ｎ    読み出しワード線
ＷＢＬ１−１〜ＷＢＬｃ−ｍ    書き込みビット線
ＲＢＬ１−１〜ＲＢＬｄ−ｎ    読み出しビット線
ＷＥ−１〜ＷＥ−ｍ    書き込みイネーブル信号
ＷＡ−１〜ＷＡ−ｍ    書き込みアドレス信号
ＲＥ−１〜ＲＥ−ｎ    読み出しイネーブル信号
ＲＡ−１〜ＲＡ−ｎ    読み出しアドレス信号
ＤＡＴＡ    データ線
ＮＤＡＴＡ    反転データ線
２１−１〜２１−ｍ    書き込み部
２２    記憶保持部
２３−１〜２３−ｎ    読み出し部
３１−１〜３１−ｍ    書き込み兼読み出し部
３２    記憶保持部
ＷＬ−１〜ＷＬ−ｍ    ワード線
ＢＬ−１〜ＢＬ−ｍ    ビット線
ＣＬＫ  クロック信号線
ＣＴＲ  制御信号線
ＤＥＴ  判定信号線
ＩＮＩＴ  初期化信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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