(57)【要約】【課題】割り込みハンドラの格納位置情報の参照先がＲＯＭの割り込みベクタに固定されている場合において割り込み処理のパフォーマンスを向上させることができる半導体集積回路及び情報処理装置を、提供する。【解決手段】ＣＰＵ１１が、所定のデバイスから割り込み信号を受けることによって、ＲＯＭ１３の割り込みベクタ内のアドレスを指定して、データの読み出しを要求してきた場合には、組み合わせ回路１４ｄが、ＲＯＭ１３へのデータ読み出し要求をＲＡＭ１２へのデータ読み出し要求に切り替えるとともに、メモリコントローラ１４ｅが、ＲＯＭ１３の割り込みベクタ内のアドレスを、その割り込みベクタからコピーされた情報が格納されているＲＡＭ１２の領域のアドレスに切り替えて、そのメモリコントローラ１４ｅが、その情報をＲＡＭ１２から読み出してＣＰＵ１１に引き渡す。【選択図】図１
2006227969.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵ，ＲＯＭ，ＲＡＭ，及び、前記ＲＯＭに割り込みベクタとしてマッピングされた領域内の情報を前記ＲＡＭにコピーするコピー手段を備える情報処理装置に組み込まれることによって、前記ＣＰＵと前記ＲＯＭ及び前記ＲＡＭとの間でデータの遣り取りを制御する半導体集積回路であって、
前記ＲＯＭの前記割り込みベクタ内のアドレスの指定とともにそのＲＯＭへのデータの読み出し要求を前記ＣＰＵから受け付ける要求受付部，及び、
前記要求受付部が前記読み出し要求を前記ＣＰＵから受け付けると、前記コピー手段によって前記ＲＯＭの前記割り込みベクタから前記ＲＡＭにコピーされた情報をそのＲＡＭから読み出して前記ＣＰＵへ引き渡すベクタ読出部
を備えることを特徴とする半導体集積回路。
【請求項２】
前記ベクタ読出部は、前記ＲＯＭへの読み出し要求を前記ＲＡＭへの読み出し要求へ切り替えるとともに、前記ＲＯＭの前記割り込みベクタ内のアドレスの指定を、前記ＲＡＭにおける前記割り込みベクタ内の情報がコピーされている領域内のアドレスの指定に切り替えて、前記ＲＡＭからその情報を読み出す
ことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
ＣＰＵ，ＲＯＭ，ＲＡＭ，及び、前記ＣＰＵと前記ＲＯＭ及び前記ＲＡＭとの間でデータの遣り取りを制御するための半導体集積回路からなる情報処理装置であって、
前記ＲＯＭに割り込みベクタとしてマッピングされた領域内の情報を前記ＲＡＭにコピーするコピー手段を備え、
前記半導体集積回路が、
前記ＲＯＭの前記割り込みベクタ内のアドレスの指定とともにそのＲＯＭへのデータの読み出し要求を前記ＣＰＵから受け付ける要求受付部，及び、
前記要求受付部が前記読み出し要求を前記ＣＰＵから受け付けると、前記コピー手段によって前記ＲＯＭの前記割り込みベクタから前記ＲＡＭにコピーされた情報をそのＲＡＭから読み出して前記ＣＰＵへ引き渡すベクタ読出部
を備える
ことを特徴とする情報処理装置。
【請求項４】
前記コピー手段は、主電源投入時に、前記ＲＯＭに前記割り込みベクタとしてマッピングされた領域内の情報を前記ＲＡＭにコピーする
ことを特徴とする請求項３記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵ［Central Processing Unit］とＲＯＭ［Read Only Memory］及びＲＡＭ［Random Access Memory］との間でデータの遣り取りを制御する機能を有する半導体集積回路と、この半導体集積回路が組み込まれた情報処理装置とに、関する。
【背景技術】
【０００２】
周知のように、割り込み処理とは、デバイスから割り込み信号を受けたＣＰＵがそれまで行っていた処理を中断して行う処理を言う。ＣＰＵは、割り込み信号を受けて処理を中断すると、割り込みハンドラという命令コード（プログラム）の格納位置情報（アドレス）が記録された領域（割り込みベクタ）を参照した後、目的の割り込みハンドラを読み込んで所定のルーチンを実行するようになっている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、前述したような割り込み処理を行う装置の中には、割り込みハンドラの格納位置情報の参照先がＲＯＭの割り込みベクタに固定されているものがある。この場合、ＣＰＵは、割り込み信号を受けた後、ＲＯＭにアクセスすることによって割り込みベクタ内の情報を参照することとなる。
【０００４】
ところが、ＲＯＭへのアクセス速度は、ＲＡＭへのアクセス速度に比べて低いため、需要者の中には、割り込みハンドラの格納位置情報の参照がＲＡＭアクセスを介して行われるように構成することにより割り込み処理のパフォーマンスを向上させることができないかと要望する者がいた。
【０００５】
本発明は、前述したような従来の事情に鑑みてなされたものであり、その課題は、割り込みハンドラの格納位置情報の参照先がＲＯＭの割り込みベクタに固定されている場合において割り込み処理のパフォーマンスを向上させることにある。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために発明された半導体集積回路は、ＣＰＵ，ＲＯＭ，ＲＡＭ，及び、前記ＲＯＭに割り込みベクタとしてマッピングされた領域内の情報を前記ＲＡＭにコピーするコピー手段を備える情報処理装置に組み込まれることによって、前記ＣＰＵと前記ＲＯＭ及び前記ＲＡＭとの間でデータの遣り取りを制御するものであって、前記ＲＯＭの前記割り込みベクタ内のアドレスの指定とともにそのＲＯＭへのデータの読み出し要求を前記ＣＰＵから受け付ける要求受付部，及び、前記要求受付部が前記読み出し要求を前記ＣＰＵから受け付けると、前記コピー手段によって前記ＲＯＭの前記割り込みベクタから前記ＲＡＭにコピーされた情報をそのＲＡＭから読み出して前記ＣＰＵへ引き渡すベクタ読出部を備えることを、特徴としている。
【０００７】
このように構成されると、割り込みハンドラの格納位置情報の参照先がＲＯＭの割り込みベクタに固定されている場合であっても、割り込みハンドラの格納位置情報自体は、ＲＯＭに比べてアクセス速度の高いＲＡＭから読み出されるようになるので、割り込み処理のパフォーマンスが、従来のようなＲＯＭへのアクセスに比べ、向上することになる。
【０００８】
また、上記の課題を解決するために発明された情報処理装置は、ＣＰＵ，ＲＯＭ，ＲＡＭ，及び、前記ＣＰＵと前記ＲＯＭ及び前記ＲＡＭとの間でデータの遣り取りを制御するための半導体集積回路からなるものであって、前記ＲＯＭに割り込みベクタとしてマッピングされた領域内の情報を前記ＲＡＭにコピーするコピー手段を備え、前記半導体集積回路が、前記ＲＯＭの前記割り込みベクタ内のアドレスの指定とともにそのＲＯＭへのデータの読み出し要求を前記ＣＰＵから受け付ける要求受付部，及び、前記要求受付部が前記読み出し要求を前記ＣＰＵから受け付けると、前記コピー手段によって前記ＲＯＭの前記割り込みベクタから前記ＲＡＭにコピーされた情報をそのＲＡＭから読み出して前記ＣＰＵへ引き渡すベクタ読出部を備えることを、特徴としている。
【０００９】
従って、この情報処理装置は、前述した本発明の半導体集積回路が組み込まれた情報処理装置と同等に機能することになる。
【発明の効果】
【００１０】
このように、本発明によれば、割り込みハンドラの格納位置情報の参照先がＲＯＭの割り込みベクタに固定されている場合であっても割り込み処理のパフォーマンスが向上することになる。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面に基づいて、本発明を実施するための一つの形態である情報処理装置について説明する。
【００１２】
図１は、本実施形態である情報処理装置１０の簡単な内部構成図である。情報処理装置１０は、コンピュータやプリンタ等の機器であり、主要な構成として、ＣＰＵ１１，ＲＡＭ１２，ＲＯＭ１３，及び、ＡＳＩＣ１４を、内蔵している。
【００１３】
ＣＰＵ１１は、情報処理装置１０全体を統合的に制御する回路である。ＲＡＭ１２は、ＣＰＵ１１の作業領域が展開される揮発性メモリである。
【００１４】
ＲＯＭ１３は、情報処理装置１０を制御するための各種のプログラム及びデータが記録された不揮発性メモリである。本実施形態では、このＲＯＭ１３には、幾つかの割り込みハンドラが記録されているとともに、それら割り込みハンドラの格納位置情報（アドレス）が、このＲＯＭ１３に割り込みベクタとしてマッピングされた領域に記録されている。また、このＲＯＭ１３には、情報処理装置１０の起動時に割り込みハンドラの格納位置情報をＲＡＭ１２内の所定領域にコピーする処理をＣＰＵ１１に行わせるためのプログラムが、記録されている。
【００１５】
なお、図２は、本実施形態のメモリマップを示す図である。図２に示されるように、ＲＯＭ１３には、0x0000_0000以降のアドレスが割り当てられており、ＲＡＭ１２には、0x8000_0000以降のアドレスが割り当てられている。そして、ＲＯＭ１３内の0x0000_0000から0x0000_0FFFまでの領域は、上記の割り込みベクタとしての領域となっており、ＲＡＭ１２内の0x8000_0000から0x80000_0FFFまでの領域は、上記の割り込みベクタに記録されている割り込みハンドラの格納位置情報がコピーされる領域となっている。
【００１６】
ＡＳＩＣ１４は、少なくとも、ＣＰＵ１１とＲＡＭ１２との間のインターフェース，及び、ＣＰＵ１１とＲＯＭ１３との間のインターフェースとして機能する半導体集積回路であり、複数の回路モジュールから構成されている。
【００１７】
このＡＳＩＣ１４の構成の一部を具体的に説明すると、図１に示されるように、このＡＳＩＣ１４は、切り替えレジスタ１４ａ，アドレスデコード回路１４ｂ，メインステート回路１４ｃ，組み合わせ回路１４ｄ，及び、メモリコントローラ１４ｅを、含んでいる。
【００１８】
切り替えレジスタ１４ａは、ＣＰＵ１１に引き渡す格納位置情報をＲＯＭ１３内のものとするかＲＡＭ１２内のものとするかを定義する情報が記録される記憶素子である。本実施形態では、この切り替えレジスタ１４ａ内の情報は、デフォルトでは、「０（ＲＯＭ）」となっており、ＲＯＭ１３内の上記のプログラムに従ったＣＰＵ１１が、ＲＯＭ１３の割り込みベクタから割り込みハンドラの格納位置情報をＲＡＭ１２にコピーした後、この切り替えレジスタ１４ａ内の情報を「０（ＲＯＭ）」から「１（ＲＡＭ）」に切り替えるようになっている。そして、この切り替えレジスタ１４ａ内に「０（ＲＯＭ）」が記録されているときには、ＩＮＴＭＯＤＥ端子から出力される信号がＬＯＷにされ、「１（ＲＡＭ）」が記録されているときには、ＩＮＴＭＯＤＥ端子から出力される信号がＨＩＧＨにされる。
【００１９】
アドレスデコード回路１４ｂは、ＲＡＭ１２又はＲＯＭ１３からデータを読み出すという要求がＣＰＵ１１から来たときに処理を行う回路モジュールである。
【００２０】
このアドレスデコード回路１４ｂが行う処理を具体的に説明すると、このアドレスデコード回路１４ｂは、通常状態では、ＩＮＴＶ＿ＤＥＣ端子から出力する信号をＬＯＷ状態にしておき、ＣＰＵ１１が制御バスを通じてデータ読み出し要求を送信してくるとともに、アドレスバスを通じてＲＯＭ１３内の0x0000_0000から0x0000_0FFFまでの範囲（割り込みベクタ）のうちの何れかのアドレスを指定してきたときに、ＩＮＴＶ＿ＤＥＣ信号にＨＩＧＨパルスを発生させる。
【００２１】
また、このアドレスデコード回路１４ｂは、通常状態では、ＲＡＭ＿ＤＥＣ端子から出力する信号をＬＯＷ状態にしておき、ＣＰＵ１１が制御バスを通じてデータ読み出し要求を送信してくるとともに、アドレスバスを通じてＲＡＭ１２内の何れかのアドレスを指定してきたときに、ＲＡＭ＿ＤＥＣ信号にＨＩＧＨパルスを発生させる。
【００２２】
さらに、このアドレスデコード回路１４ｂは、通常状態では、ＲＯＭ＿ＤＥＣ端子から出力する信号をＬＯＷ状態にしておき、ＣＰＵ１１が制御バスを通じてデータ読み出し要求を送信してくるとともに、アドレスバスを通じてＲＯＭ１３内の何れかのアドレスを指定してきたときに、ＲＯＭ＿ＤＥＣ信号にＨＩＧＨパルスを発生させる。
【００２３】
従って、ＣＰＵ１１が、データ読み出し要求を送信した場合において、ＲＡＭ１２内のアドレスを指定したときには、ＲＡＭ＿ＤＥＣ信号にＨＩＧＨパルスが発生し、ＲＯＭ＿ＤＥＣ信号とＩＮＴＶ＿ＤＥＣ信号にはＨＩＧＨパルスが発生しない。
【００２４】
また、ＣＰＵ１１が、データ読み出し要求を送信した場合において、ＲＯＭ１３の割り込みベクタ内のアドレス以外のアドレスを指定したときには、ＲＯＭ＿ＤＥＣ信号にＨＩＧＨパルスが発生し、ＲＡＭ＿ＤＥＣ信号とＩＮＴＶ＿ＤＥＣ信号にはＨＩＧＨパルスが発生しない。
【００２５】
そして、ＣＰＵ１１が、データ読み出し要求を送信した場合において、ＲＯＭ１３の割り込みベクタ内のアドレスを指定したときには、ＲＡＭ＿ＤＥＣ信号にはＨＩＧＨパルスが発生せず、ＲＯＭ＿ＤＥＣ信号とＩＮＴＶ＿ＤＥＣ信号にＨＩＧＨパルスが同時発生する。
【００２６】
メインステート回路１４ｃは、ＣＰＵ１１が制御バスを通じてデータ読み出し要求を送信してきたことを検出する回路モジュールである。このメインステート回路１４ｃが行う処理を具体的に説明すると、このメインステート回路１４ｃは、通常状態では、ＲＥＱ端子から出力する信号をＬＯＷ状態にしておき、ＣＰＵ１１が制御バスを通じてデータ読み出し要求を送信してきたときに、ＲＥＱ信号にＨＩＧＨパルスを発生させる。従って、上記のアドレスデコード回路１４ｂがＲＡＭ＿ＤＥＣ信号にＨＩＧＨパルスを発生させたとき、又は、ＲＯＭ＿ＤＥＣ信号にＨＩＧＨパルスを発生させたときに、ＲＥＱ信号にＨＩＧＨパルスが発生することとなる。
【００２７】
なお、以上に説明したアドレスデコード回路１４ｂ及びメインステート回路１４ｃは、前述した要求受付部に相当している。
【００２８】
組み合わせ回路１４ｄは、ＩＮＴＭＯＤＥ信号，ＩＮＴＶ＿ＤＥＣ信号，ＲＡＭ＿ＤＥＣ信号，ＲＯＭ＿ＤＥＣ信号，及び、ＲＥＱ信号に基づいて、メモリコントローラ１４ｅに入力されるＲＡＭ＿ＲＥＱ信号及びＲＯＭ＿ＲＥＱ信号の状態を変化させるための回路モジュールである。
【００２９】
この組み合わせ回路１４ｄが行う処理を具体的に説明すると、この組み合わせ回路１４ｄは、ＲＡＭ＿ＤＥＣ信号とＲＥＱ信号とがＨＩＧＨである（このとき、前述したように、ＲＯＭ＿ＤＥＣ信号とＩＮＴＶ＿ＤＥＣ信号はともにＬＯＷである）場合には、ＩＮＴＭＯＤＥ信号がＬＯＷであろうとＨＩＧＨであろうと、ＲＡＭ＿ＲＥＱ信号をＨＩＧＨにするとともに、ＲＯＭ＿ＲＥＱ信号をＬＯＷにする。
【００３０】
また、組み合わせ回路１４ｄは、ＲＯＭ＿ＤＥＣ信号とＲＥＱ信号とがＨＩＧＨであってＩＮＴＶ＿ＤＥＣ信号がＬＯＷである（このとき、前述したように、ＲＡＭ＿ＤＥＣ信号はＬＯＷである）場合には、ＩＮＴＭＯＤＥ信号がＬＯＷであろうとＨＩＧＨであろうと、ＲＡＭ＿ＲＥＱ信号をＬＯＷにするとともに、ＲＯＭ＿ＲＥＱ信号をＨＩＧＨにする。
【００３１】
さらに、組み合わせ回路１４ｄは、ＲＯＭ＿ＤＥＣ信号とＩＮＴＶ＿ＤＥＣ信号とＲＥＱ信号とがともにＨＩＧＨである（このとき、前述したように、ＲＡＭ＿ＤＥＣ信号はＬＯＷである）場合において、ＩＮＴＭＯＤＥ信号がＬＯＷであるときには、ＲＡＭ＿ＲＥＱ信号をＬＯＷにしてＲＯＭ＿ＲＥＱ信号をＨＩＧＨにし、ＩＮＴＭＯＤＥ信号がＨＩＧＨであるときには、ＲＡＭ＿ＲＥＱ信号をＨＩＧＨにしてＲＯＭ＿ＲＥＱ信号をＬＯＷにする。
【００３２】
メモリコントローラ１４ｅは、ＲＡＭ１２に対するデータの読み書き，及び、ＲＯＭ１３からのデータの読み出しを制御するための回路モジュールであり、このメモリコントローラ１４ｅには、上記の組み合わせ回路１４ｄからＲＡＭ＿ＲＥＱ信号及びＲＯＭ＿ＤＥＣ信号が入力されている。
【００３３】
このメモリコントローラ１４ｅが行う処理を具体的に説明すると、このメモリコントローラ１４ｅは、ＲＡＭ＿ＲＥＱ信号がＨＩＧＨとなった場合においてＲＡＭ１２内のアドレスがアドレスバスを通じて指定されたときには、ＲＡＭ１２内のそのアドレスからデータを読み出してＣＰＵ１１に引き渡す。
【００３４】
また、このメモリコントローラ１４ｅは、ＲＯＭ＿ＲＥＱ信号がＨＩＧＨとなった場合においてＲＯＭ１３内のアドレスがアドレスバスを通じて指定されたときには、ＲＯＭ１３内のそのアドレスからデータを読み出してＣＰＵ１１に引き渡す。
【００３５】
さらに、このメモリコントローラ１４ｅは、ＲＡＭ＿ＲＥＱ信号がＨＩＧＨとなった場合においてアドレスバスを通じてＲＯＭ１３内の0x0000_0000から0x0000_0FFFまでの範囲（割り込みベクタ）のうちの何れかのアドレスが指定されたときには、その下位アドレスしか参照しないため、ＲＡＭ１２内の0x8000_0000から0x8000_0FFFまでの範囲のうちの対応するアドレスにアクセスし、そのアドレスの格納位置情報を読み出して、ＣＰＵ１１に引き渡す。
【００３６】
なお、以上に説明した切り替えレジスタ１４ａ，組み合わせ回路１４ｄ及びメモリコントローラ１４ｅは、前述したベクタ読出部に相当している。また、ＲＯＭ１３内の上記プログラムとＣＰＵ１１とは、前述したコピー手段に相当している。
【００３７】
以上に説明したように構成される情報処理装置１０では、起動時に、割り込みベクタ内の情報がＲＡＭ１２にコピーされるとともに、切り替えレジスタ１４ａに「１（ＲＡＭ）」が記録され、ＩＮＴＭＯＤＥ信号が常時ＨＩＧＨになる。
【００３８】
そして、このような状態において、図示せぬデバイスから割り込み信号を受けたＣＰＵ１１が、ＲＯＭ１３内の0x0000_0000から0x0000_0FFFまで範囲（割り込みベクタ）のうちの何れかのアドレスを指定して、データの読み出しを要求してきた場合にのみ、組み合わせ回路１４ｄは、前述したように、必ず、ＲＡＭ＿ＲＥＱ信号をＨＩＧＨにしてＲＯＭ＿ＲＥＱ信号をＬＯＷにする。すると、前述したように、メモリコントローラ１４ｅは、ＣＰＵ１１からはＲＯＭ１３の割り込みベクタ内のアドレスが指定されたにも拘わらずＲＡＭ＿ＲＥＱ信号がＨＩＧＨになったことを、認識して、割り込みハンドラの格納位置情報をＲＡＭ１２から読み出すべきと判断し、格納位置情報をＲＡＭ１２から読み出してＣＰＵ１１に引き渡す。
【００３９】
従って、本実施形態の情報処理装置１０によれば、割り込みハンドラの格納位置情報の参照先がＲＯＭ１３の割り込みベクタに固定されている場合であっても、割り込みハンドラの格納位置情報自体は、ＲＯＭ１３に比べてアクセス速度の高いＲＡＭ１２に起動時に一括してコピーされ、読み出し時にはこのＲＡＭ１２から読み出されるようになるので、割り込み処理のパフォーマンスが、従来のようなＲＯＭ１３からのアクセスに比べ、向上することになる。然も、ＣＰＵ１１には、割り込みハンドラの格納位置情報の格納先がＲＡＭ１２にもあることを意識させないで済む。
【００４０】
なお、前述した切り替えレジスタ１４ａ，アドレスデコード回路１４ｂ，メインステート回路１４ｃ，及び、組み合わせ回路１４ｄが、ＡＳＩＣ１４に新たに組み込まれるように設計製造しても、これら回路モジュール１４ａ〜１４ｄは、ゲート規模が極めて小さいため、ＡＳＩＣ１４の設計製造費用を増加させることは殆ど無い。
【図面の簡単な説明】
【００４１】
【図１】本実施形態である情報処理装置の簡単な内部構成図
【図２】本実施形態のメモリマップを示す図
【符号の説明】
【００４２】
１０    情報処理装置
１１    ＣＰＵ
１２    ＲＡＭ
１３    ＲＯＭ
１４    ＡＳＩＣ
１４ａ  切り替えレジスタ
１４ｂ  アドレスデコード回路
１４ｃ  メインステート回路
１４ｄ  組み合わせ回路
１４ｅ  メモリコントローラ
【図１】
2006227969.tif 000003
【図２】
2006227969.tif 000004