(57)【要約】【課題】高集積化のためにチャネル長及び幅を確保し、且つ隣接するトラジスタ間の深いパンチスルーを防止できる半導体素子及びその製造方法を提供すること。【解決手段】半導体素子は、半導体基板の所定領域に形成されたトレンチ（２６）と、第１リセス（２８）と、トレンチ及び第１リセスに埋め込まれたフィールド酸化膜（３０）(ＳＴＩ＋ＬＯＩ)と、フィールド酸化膜により画定され、第１領域（２１Ａ）、及び第１領域に比べて表面の位置が低い第２領域（２１Ｂ）である第２リセス（３３）を有する活性領域と、第１領域及び第２領域の境界領域の上に形成され、一方の側面が第１領域の表面まで延び、他方の側面が第２領域の表面まで延び、ステップ構造を有するステップゲートパターン（ＳＧ）とを備える。【選択図】図２
2006287191.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の所定領域に形成されたトレンチと、
該トレンチの下に形成された第１リセスと、
前記トレンチ及び前記第１リセスに埋め込まれたフィールド酸化膜と、
該フィールド酸化膜により画定され、第１領域、及び該第１領域に比べて表面の位置が低い第２領域である第２リセスを有する活性領域と、
前記第１領域及び前記第２領域の境界領域の上に形成され、一方の側面が前記第１領域の表面まで延びて、他方の側面が前記第２領域の表面まで延びて、ステップ構造を有するステップゲートパターンと
を備えることを特徴とする半導体素子。
【請求項２】
前記フィールド酸化膜が埋め込まれた前記第１リセスが、
前記トレンチの下から側方に延びた半楕円形状のであることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記フィールド酸化膜が、
前記第１リセスの表面上に形成された第１絶縁膜と、
前記トレンチの側壁に形成されたスペーサ状の第２絶縁膜と、
前記第１リセス及び前記トレンチを全て埋め込む第３絶縁膜と
を備えることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第１絶縁膜及び前記第３絶縁膜が、酸化膜であり、
前記第２絶縁膜が、酸化膜、窒化膜及び酸化膜の三重層構造の膜であることを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記第２リセスにおいて、
前記第１領域と前記第２領域との間の段差が、２００Å〜６００Åであることを特徴とする請求項１に記載の半導体素子。
【請求項６】
半導体基板の所定領域に形成されたトレンチと、
該トレンチの下に形成された第１リセスと、
前記トレンチ及び前記第１リセスに埋め込まれたフィールド酸化膜と、
該フィールド酸化膜により画定され、所定の深さの第２リセスを有する活性領域と、
下部が前記第２リセスに埋め込まれ、上部が前記活性領域の表面上に突出するリセスゲートパターンと
を備えることを特徴とする半導体素子。
【請求項７】
前記フィールド酸化膜が埋め込まれた前記第１リセスが、
前記トレンチの下から側面に延びた半楕円形状であることを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記フィールド酸化膜が、
前記第１リセスの表面上に形成された第１絶縁膜と、
前記トレンチの側壁に形成されたスペーサ状の第２絶縁膜と、
前記第１リセス及び前記トレンチを全て埋め込む第３絶縁膜と
を備えることを特徴とする請求項６に記載の半導体素子。
【請求項９】
前記第１絶縁膜及び前記第３絶縁膜が、酸化膜であり、
前記第２絶縁膜が、酸化膜、窒化膜及び酸化膜の三重層構造の膜であることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
素子分離領域及び活性領域が画定された半導体基板の素子分離領域にトレンチを形成するステップと、
該トレンチの下に両端が前記活性領域側に側方に延びる第１リセスを形成するステップと、
該第１リセス及び前記トレンチに埋め込まれるフィールド酸化膜を形成するステップと、
前記活性領域の一部を所定の深さにエッチングし、第１領域に比べて表面の位置が低い第２領域である第２リセスを形成するステップと、
前記第１領域及び前記第２領域の境界領域の上に形成され、一方の側面が前記第１領域の表面まで延び、他方の側面が前記第２領域の表面まで延びて、ステップ構造を有するゲートパターンを形成するステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項１１】
前記第１リセスを形成する前記ステップが、
前記トレンチの側壁に接するスペーサを形成するステップと、
該スペーサをエッチングバリアにして前記トレンチの底を等方性エッチングし、前記第１リセスを形成するステップと
を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記等方性エッチングが、
前記第１リセスの両端が、前記スペーサの下から側方に延びるようなエッチング条件で行われることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記等方性エッチングが、
２６６．６Ｐａ〜２６６６４Ｐａ（２Ｔｏｒｒ〜２００Ｔｏｒｒ）の圧力下で、０．５分〜６０分間、ＨＣｌの流量を０．１ｓｌｍ〜１ｓｌｍ、Ｈ２の流量を１０ｓｌｍ〜５０ｓｌｍにし、且つエッチング温度を７００℃〜１０００℃にして行われることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記等方性エッチングの前に、
水素雰囲気中、且つ８００℃〜１０００℃で前熱処理することを特徴とする請求項１１に記載の製造方法。
【請求項１５】
前記スペーサを形成する前記ステップが、
前記トレンチの底を側壁酸化させ、第１酸化膜を形成するステップと、
該第１酸化膜上にライナー窒化膜を蒸着するステップと、
該ライナー窒化膜上にライナー酸化によって第２酸化膜を形成するステップと、
該第２酸化膜、前記ライナー窒化膜、及び前記第１酸化膜に対して全面エッチングするステップと
を含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１６】
前記第２リセスの深さが、
２００Å〜６００Åであることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１７】
素子分離領域及び活性領域が画定された半導体基板の素子分離領域にトレンチを形成するステップと、
該トレンチの下に両端が前記活性領域側に側方に延びる第１リセスを形成するステップと、
該第１リセス及び前記トレンチに埋め込まれるフィールド酸化膜を形成するステップと、
前記活性領域の一部を所定の深さにエッチングし、第２リセスを形成するステップと、
下部が前記第２リセスに埋め込まれ、上部が前記活性領域の表面上に突出するリセスゲートパターンを形成するステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項１８】
前記第１リセスを形成する前記ステップが、
前記トレンチの側壁に接するスペーサを形成するステップと、
該スペーサをエッチングバリアにして前記トレンチの底を等方性エッチングし、前記第１リセスを形成するステップと
を含むことを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項１９】
前記等方性エッチングが、
前記第１リセスの両端が、前記スペーサの下から側方に延びるようなエッチング条件で行われることを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記等方性エッチングが、
２６６．６Ｐａ〜２６６６４Ｐａ（２Ｔｏｒｒ〜２００Ｔｏｒｒ）の圧力下で、０．５分〜６０分間、ＨＣｌの流量を０．１ｓｌｍ〜１ｓｌｍ、Ｈ２の流量を１０ｓｌｍ〜５０ｓｌｍにし、且つエッチング温度を７００℃〜１０００℃にして行われることを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２１】
前記等方性エッチングの前に、
水素雰囲気中、且つ８００℃〜１０００℃で前熱処理することを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２２】
前記スペーサを形成する前記ステップが、
前記トレンチの底を側壁酸化させ、第１酸化膜を形成するステップと、
該第１酸化膜上にライナー窒化膜を蒸着するステップと、
該ライナー窒化膜上にライナー酸化によって第２酸化膜を形成するステップと、
該第２酸化膜、前記ライナー窒化膜、及び前記第１酸化膜に対して全面エッチングするステップと
を含むことを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２３】
前記第２リセスの深さが、
２００Å〜６００Åであることを特徴とする請求項１７に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造技術に関し、特に、チャネル長を増大させることができる半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
一般に、プレーナ（planar）型のｎＭＯＳＦＥＴを有するＤＲＡＭセルの構造では、デザインルールが減少するに応じて、チャネルのボロン濃度の増大による電界強度の増大によって、リフレッシュタイムの確保が難しい。
【０００３】
近年、ＤＲＡＭ素子が次第に高集積化され、７０ｎｍ以下の微細化技術の開発によって線間の幅(feature size)が減少し、基板へのドーピング濃度が増大して素子の電界強度が増大し、接合部での漏れ電流が増大するという問題がある。
【０００４】
また、チャネル長及び幅が制限され、チャネルドーピング量の増大で電子の移動度が減少し、充分なチャネル電流を確保することも次第に難しくなっている。
【０００５】
図１は、従来の技術に係るプレーナ型のｎＭＯＳＦＥＴを有する半導体素子の構造を示す断面図である。
【０００６】
図１に示されているように、半導体基板１１の所定領域にＳＴＩ(Shallow Trench Isolation)法によってフィールド酸化膜１２が形成され、半導体基板１１の活性領域上にゲートパターン酸化膜１３が形成され、ゲートパターン酸化膜１３上にゲートパターン電極１４とゲートパターンハードマスク１５との順に積層されたプレーナ型のゲートパターン(Planar type gate、PG)が形成される。そして、プレーナ型のゲートパターン両側の半導体基板１１内にＮ型ソース／ドレイン領域１６が形成される。
【０００７】
上述したように、従来の技術では、半導体基板１１の平坦な表面上にプレーナ型のゲートパターンが形成されており、プレーナ型のｎＭＯＳＦＥＴを形成する。
【０００８】
しかし、従来の技術のプレーナ型のトランジスタ構造では、高集積化に対応してチャネル長及び幅を確保するのに限界があって、ショートチャネル効果(Short channel effect)を防止するのが難しい。
【０００９】
そして、従来の技術は、ＳＴＩ法によって、フィールド酸化膜１２を形成しているが、このようなフィールド酸化膜１２では、隣接するトランジスタ間の深いパンチスルー(Deep punch through)を防止するのが難しい。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上述した従来技術の問題点を解決するためになされたものであって、その目的は、高集積化に応じたチャネル長及び幅を確保し、且つ隣接するトランジスタ間の深いパンチスルーを防止できる、チャネル長を増大させた半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本発明の第１の半導体素子は、半導体基板の所定領域に形成されたトレンチと、該トレンチの下に形成された第１リセスと、前記トレンチ及び前記第１リセスに埋め込まれたフィールド酸化膜と、該フィールド酸化膜により画定され、第１領域、及び該第１領域に比べて表面の位置が低い第２領域である第２リセスを有する活性領域と、前記第１領域及び前記第２領域の境界領域の上に形成され、一方の側面が前記第１領域の表面まで延びて、他方の側面が前記第２領域の表面まで延びて、ステップ構造を有するステップゲートパターンとを備えることを特徴としている。
【００１２】
また、本発明の第２の半導体素子は、半導体基板の所定領域に形成されたトレンチと、該トレンチの下に形成された第１リセスと、前記トレンチ及び前記第１リセスに埋め込まれたフィールド酸化膜と、該フィールド酸化膜により画定され、所定の深さの第２リセスを有する活性領域と、下部が前記第２リセスに埋め込まれ、上部が前記活性領域の表面上に突出するリセスゲートパターンを備えることを特徴としている。
【００１３】
そして、本発明の第１の半導体素子の製造方法は、素子分離領域及び活性領域が画定された半導体基板の素子分離領域にトレンチを形成するステップと、前記トレンチの下に両端が前記活性領域側に側方に延びる第１リセスを形成するステップと、前記第１リセス及び前記トレンチに埋め込まれるフィールド酸化膜を形成するステップと、前記活性領域の一部を所定の深さにエッチングし、第１領域に比べて表面の位置が低い第２領域である第２リセスを形成するステップと、前記第１領域及び前記第２領域の境界領域の上に形成され、一方の側面が前記第１領域の表面まで延び、他方の側面が前記第２領域の表面まで延びて、ステップ構造を有するゲートパターンを形成するステップとを含むことを特徴としている。
【００１４】
また、本発明の第２の半導体素子の製造方法は、素子分離領域及び活性領域が画定された半導体基板の素子分離領域にトレンチを形成するステップと、該トレンチの下に両端が前記活性領域側に側方に延びる第１リセスを形成するステップと、該第１リセス及び前記トレンチに埋め込まれるフィールド酸化膜を形成するステップと、前記活性領域の一部を所定の深さにエッチングし、第２リセスを形成するステップと、下部が前記第２リセスに埋め込まれ、上部が前記活性領域の表面上に突出するリセスゲートパターンを形成するステップとを含むことを特徴としている。
【発明の効果】
【００１５】
本発明によれば、ＳＴＡＲ構造及びＬＯＩ構造、またはＲＣＡＴ構造及びＬＯＩ構造を同時に具現することによって、チャネル長を長くできるだけでなく、寄生キャパシタンスの減少と、隣接したトランジスタ間の深いパンチスルー及び接合漏れ電流の防止とを具現することができ、リフレッシュ特性を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
【００１７】
以下に示す本発明の第１の実施の形態は、ＳＴＡＲ(Step gated Asymmetry Recess)構造とＬＯＩ(Local Oxidation Isolation)構造とを併合した半導体素子の製造方法に関する。
【００１８】
図２は、本発明の第１の実施の形態に係る半導体素子の構造を示す断面図である。
【００１９】
図２に示されているように、第１の実施の形態に係る半導体素子は、半導体基板２１の所定領域に形成されたトレンチ２６及びトレンチ２６の下の第１リセス２８に埋め込まれたフィールド酸化膜３０、フィールド酸化膜３０により画定され、第１領域２１Ａと、表面の位置が第１領域２１Ａの表面位置に比べて低い第２領域２１Ｂに形成された第２リセス３３とを有する活性領域、第１領域２１Ａと第２領域２１Ｂとの境界領域の上に形成され、一方の側面が第１領域２１Ａの表面まで延び、他方の側面が第２領域２１Ｂの表面まで延びてステップ構造を有するステップゲートパターンＳＧを備えている。
【００２０】
図２において、ステップゲートパターンＳＧは、ゲートパターン酸化膜３４の上に、ゲートパターン電極３５及びゲートパターンハードマスク３６が順に積層された構造を有し、ギャップフィル酸化膜、即ちフィールド酸化膜３０が埋め込まれたトレンチ２６の両側壁には、スペーサ２７が形成され、トレンチ２６の下の第１リセス２８の内壁表面には、リセス酸化膜２９が形成されている。
【００２１】
図２に示されているような半導体素子で素子分離構造を形成するフィールド酸化膜３０が、ＳＴＩ法によって形成されたトレンチ２６と、後述するＬＯＩ(Local Oxidation Isolation)工程によって形成された第１リセス２８とに埋め込まれた構造を有し、隣接するトランジスタ間の深いパンチスルーを防止し、且つ寄生キャパシタンスを減少させることができる。
【００２２】
そして、ステップゲートパターンＳＧにより画定されるチャネル（以下、「ステップチャネル」と略称する）は、プレーナ型トランジスタのチャネル長よりも長い。すなわち、プレーナ型トランジスタのチャネル長を「ＣＨ１」とし、第１の実施の形態に係るトランジスタのチャネル長を「ＣＨ２」とすると、「ＣＨ２」は、「ＣＨ１」に比べて第２リセス３３の深さだけ長い。このように、チャネル長を長くすることによって、ショートチャネル効果を防止することができる。
【００２３】
図３Ａ〜図３Ｆは、図２に示した本発明の第１の実施の形態に係る半導体素子の製造方法における各工程を示す断面図である。
【００２４】
先ず、図３Ａに示されているように、半導体基板２１上にパッド酸化膜２２とパッド窒化膜２３とを順次積層する。ここで、半導体基板２１は、所定の不純物を含むシリコン基板であって、メモリ装置が形成されるセル領域である。そして、パッド酸化膜２２は５０Å〜１５０Åの厚さに形成され、パッド窒化膜２３は１０００Å〜２０００Åの厚さに形成される。
【００２５】
次に、パッド窒化膜２３上に有機物質である第１反射防止膜(Organic Anti-Reflective Coating layer)２４を形成した後、第１反射防止膜２４上に感光膜を塗布し、露光及び現像を行ってパターニングし、ＳＴＩマスク２５を形成する。ここで、ＳＴＩマスク２５として用いられる感光膜は、ＣＯＭＡ(Cyclo Olefin-Maleic Anhydric)またはアクリレート(Acrylate)系のポリマー物質を用いる。そして、ＳＴＩマスク２５は、平面状にバー型(Bar type)またはＴ型(T type)に形成する。
【００２６】
次いでＳＴＩマスク２５をエッチングバリアとして第１反射防止膜２４、パッド窒化膜２３、パッド酸化膜２２を順にエッチングし、続いてパッド酸化膜２２のエッチング後、露出された半導体基板２１を所定の深さにエッチングして素子分離のためのトレンチ２６を形成する。
【００２７】
この時、トレンチ２６の深さは、後に行われるウェットエッチング及び酸化処理を考慮して１０００Å〜２０００Åの深さにする。
【００２８】
次に、図３Ｂに示されているように、ＳＴＩマスク２５を除去する。この時、ＳＴＩマスク２５を、酸素プラズマを用いて除去するが、ＳＴＩマスク２５として用いられた感光膜と類似して、有機物質である第１反射防止膜２４も同時に除去される。
【００２９】
次いで、トレンチ２６の側壁とパッド酸化膜２２及びパッド窒化膜２３の積層パターンの側壁を覆うスペーサ２７を形成する。
【００３０】
この時、スペーサ２７は、側壁酸化、ライナー窒化膜蒸着及びライナー酸化処理を順に行い、側壁酸化膜、ライナー窒化膜及びライナー酸化膜を順に形成した後、全面エッチングを用いたスペーサエッチングを行って形成する。したがって、スペーサ２７は、側壁酸化膜、ライナー窒化膜及びライナー酸化膜の三重層構造(図示せず)を有し、スぺーサエッチングによって形成されるため、トレンチ２６の底部をオープンさせる。
【００３１】
次に、図３Ｃに示されているように、スペーサ２７をエッチングバリアにして、露出されたトレンチ２６の底を等方性エッチングし、第１リセス２８を形成する。例えば、スペーサ２７及びパッド窒化膜２３をエッチングバリアとし、トレンチ２６の底をＨＣｌ及びＨ２の混合ガスで等方性エッチングし、丸い(Round)形状の第１リセス２８を形成する。
【００３２】
この時、第１リセス２８は、等方性エッチングによって形成されるため、両端がスペーサ２７の下およびその外側に拡がった、すなわち、側面エッチング(Lateral etch)が行われてトレンチ２６の下から側面に拡がった丸い半球形状（半楕円形状）である。
【００３３】
第１リセス２８を形成するためのエッチングは、２６６．６Ｐａ〜２６６６４Ｐａ（２Ｔｏｒｒ〜２００Ｔｏｒｒ）の圧力下で、０．５分〜６０分間、ＨＣlの流量を０．１ｓｌｍ〜１ｓｌｍ、Ｈ２の流量を１０ｓｌｍ〜５０ｓｌｍにし、エッチング温度を７００℃〜１０００℃にして、エッチング速度及びエッチングされる形状を調節して行う。なお、エッチング前に水素雰囲気、８００℃〜１０００℃で前熱処理(Pre-anneal)し、表面の異質物を除去する。
【００３４】
次に、図３Ｄに示されているように、第１リセス２８の表面を湿式酸化させ、リセス酸化膜２９を形成する。この時、リセス酸化膜２９は、第１リセス２８を形成するためのエッチング時にプラズマにより生じたストレスによる格子欠陥を修復するためのものであって、通常ＳＴＩ法で用いられる側壁酸化膜（Sidewall oxide）と同じ役割を担う。
【００３５】
上述したように、トレンチ２６の下に第１リセス２８を形成し、リセス酸化膜２９を形成する工程を「ＬＯＩ(Local Oxidation Isolation)工程」と称する。
【００３６】
次に、第１リセス２８とトレンチ２６とを全て埋め込むギャップフィル酸化膜を蒸着し、ＣＭＰを行ってフィールド酸化膜３０を形成する。
【００３７】
このように、第１実施の形態では、フィールド酸化膜３０を形成するための素子分離構造を形成するために、ＳＴＩ工程とＬＯＩ工程とを実施している。
【００３８】
次に、図３Ｅに示されているように、パッド窒化膜２３を、燐酸Ｈ３ＰＯ４溶液を用いて選択的に除去した後、パッド酸化膜２２を残留させた状態でパッド酸化膜２２を含む全面に第２反射防止膜３１を形成する。ここで、第２反射防止膜３１は、誘導物質で形成する。
【００３９】
次いで、第２反射防止膜３１上に感光膜を塗布し、露光及び現像を行ってパターニングし、ＳＴＡＲマスク３２を形成する。ここで、ＳＴＡＲマスク３２として用いられる感光膜は、ＣＯＭＡまたはアクリレート系のポリマー物質を用いて形成する。
【００４０】
次いで、ＳＴＡＲマスク３２をエッチングバリアとして第２反射防止膜３１をエッチングし、続いてパッド酸化膜２２もエッチングして半導体基板２１の表面をオープンさせる。
【００４１】
次に、ＳＴＡＲマスク３２をエッチングバリアとしてパッド酸化膜２２をエッチングした後、露出された半導体基板２１を所定の深さにエッチングし、ステップチャネルのための第２リセス３３を形成する。この時、第２リセス３３を形成するためのエッチングは、ＨＢｒ、Ｃｌ２及びＯ２の混合ガスを用いて行う。
【００４２】
上述したように、第２リセス３３を形成すると、半導体基板２１は、表面が高い位置にある第１領域２１Ａと、第１領域２１Ａに比べて表面が低い位置にある第２領域２１Ｂとに区分され、ＤＲＡＭでは、第１領域２１Ａは、ビットラインが接続する活性領域であり、第２領域２１Ｂは、ストレージノードが接続する活性領域であって、活性領域が非対称な構造を有する。
【００４３】
好ましくは、第２リセス３３の深さＤは、２００Å〜６００Åの範囲である。
【００４４】
次に、図３Ｆに示されているように、ＳＴＡＲマスク３２と第２反射防止膜３１とを同時に除去し、続いてパッド酸化膜２２を除去する。
【００４５】
次に、全面にしきい値電圧を調節するためのイオン注入を行う。この時、しきい値電圧調節のためのイオン注入は、図示していないが、犠牲酸化膜またはスクリーン酸化膜を、８００℃〜１０００℃の温度範囲で乾式酸化(Dry oxidation)処理によって形成した状態で行い、イオン注入後に犠牲酸化膜を除去する。
【００４６】
次に、犠牲酸化膜を除去した後、ゲートパターン酸化膜の前洗浄を行い、全面にゲートパターン酸化膜３４を形成する。この時、ゲートパターン酸化膜３４は、８５０℃〜１０００℃の範囲の温度で乾式酸化処理によって１００Å〜１５０Åの厚さに形成する。
【００４７】
次いで、ゲートパターン酸化膜３４上に、ゲートパターン電極３５、ゲートパターンハードマスク３６の順に積層されたステップゲート(Step gate)パターンＳＧを形成する。ここで、ステップゲートパターンＳＧは、ゲートパターン電極３５用の導電膜とゲートパターンハードマスク３６用の絶縁膜とを積層した後、ゲートパターンマスクの形成及びエッチングによって形成されたものである。
【００４８】
このように、ステップゲートパターンＳＧは、相互に段差を有する第１領域２１Ａと第２領域２１Ｂとの上に形成されるため、ステップゲートパターンと呼ばれる。
【００４９】
具体的に示せば、ステップゲートパターンの一方の側面は、第２リセス３３によって段差が形成され、表面位置が低くなった第２領域２１Ｂ上のゲートパターン酸化膜３４の表面に達し、ステップゲートパターンの他方の側面は、表面位置が高い第１領域２１Ａ上のゲートパターン酸化膜３４の表面に達し、第１領域２１Ａと第２領域２１Ｂとの境界部分の上のゲートパターン酸化膜３４の上に形成されるため、ステップゲートパターンＳＧは、プレーナ形状でなく、ステップ構造を有する。
【００５０】
このように、ステップゲートパターンＳＧは、段差を有する第１領域２１Ａと第２領域２１Ｂとの両方の上に形成され、ステップ構造を有するため、ステップゲートパターンＳＧにより画定されるチャネル(以下、「ステップチャネル」と略称する)は、プレーナ型のトランジスタのチャネル長に比べて長い。
【００５１】
すなわち、プレーナ型のトランジスタのチャネル長を「ＣＨ１」とし、第１の実施の形態に係るトランジスタのチャネルの長を「ＣＨ２」とすると、「ＣＨ２」は、「ＣＨ１」に比べて第２リセス３３の深さＤに相当する長さだけ長い。このように、チャネル長を長くすることによって、ショートチャネル効果を防止することができる。
【００５２】
そして、第１の実施の形態では、素子分離構造をＳＴＩ工程とＬＯＩ工程とを用いて形成することによって、隣接するトランジスタ間の深いパンチスルーを防止し、且つ寄生キャパシタンスを減少することができる。
【００５３】
以下に示す本発明の第２の実施の形態は、ＲＣＡＴ(Recess Channel Array Transistor)構造とＬＯＩ(Local Oxidation Isolation)構造とを併合した半導体素子及びその製造方法に関する。
【００５４】
図４は、本発明の第２の実施の形態に係る半導体素子の構造を示す図である。
【００５５】
図４に示されているように、第２の実施の形態に係る半導体素子は、半導体基板４１の所定領域に形成されたトレンチ４６及びトレンチ４６の下の第１リセス４８に埋め込まれたフィールド酸化膜５０、フィールド酸化膜５０により画定され、所定の深さの第２リセス５３を有する活性領域、及び第２リセス５３に下部が埋め込まれ、上部が、活性領域の表面上に突出されるリセスゲートパターンＲＧを備えている。
【００５６】
図４において、リセスゲートパターンＲＧは、ゲートパターン酸化膜５４の上に、ゲートパターン電極５５及びゲートパターンハードマスク６６が順に積層された構造を有し、フィールド酸化膜５０が埋め込まれたトレンチ４６の両側壁には、スペーサ４７が形成され、トレンチ４６の下の第１リセス４８の内壁表面には、リセス酸化膜４９が形成されている。
【００５７】
図４に示されているように、半導体素子で素子分離構造を形成するフィールド酸化膜５０が、ＳＴＩ法によって形成されたトレンチ４６と、ＬＯＩ(Local Oxidation Isolation)工程によって形成された第１リセス４８とに埋め込まれた構造を有し、隣接するトランジスタ間の深いパンチスルーを防止し、且つ寄生キャパシタンスを減少させることができる。
【００５８】
そして、リセスゲートパターンＲＧが第２リセス５３に一部埋め込まれる形態を有するため、リセスゲートパターンＲＧにより画定されるチャネル(以下、「リセスチャネル」と略称する)は、プレーナ型のトランジスタのチャネル長に比べて長い。すなわち、プレーナ型のトランジスタのチャネル長を「ＣＨ１１」とし、第２の実施の形態に係るトランジスタのリセスチャネルのチャネル長を「ＣＨ２２」とすると、「ＣＨ２２」は、「ＣＨ１１」に比べ、第２リセス５３の深さだけ長い。このように、チャネル長を長くすることによってショートチャネル効果を防止できる。
【００５９】
図５Ａ〜図５Ｆは、図４に示されている本発明の第２の実施の形態に係る半導体素子の製造方法の各工程を示す断面図である。
【００６０】
図５Ａに示されているように、半導体基板４１上にパッド酸化膜４２とパッドジル窒化膜４３とを順次積層する。ここで、半導体基板４１は、所定の不純物を含むシリコン基板であり、メモリ装置が形成されるセル領域である。そして、パッド酸化膜４２は、５０Å〜１５０Åの厚さに形成され、パッド窒化膜４３は、１０００Å〜２０００Åの厚さに形成される。
【００６１】
次に、パッド窒化膜４３上に有機物質である第１反射防止膜（Organic Anti-Reflective Coating layer）４４を形成した後、第１反射防止膜４４上に感光膜を塗布し、露光及び現像を行ってパターニングし、ＳＴＩマスク４５を形成する。ここで、ＳＴＩマスク４５として用いられる感光膜は、ＣＯＭＡまたはアクリレート系のポリマー物質を用いる。そして、ＳＴＩマスク４５は、平面状にバー型またはＴ型に形成する。
【００６２】
次いで、ＳＴＩマスク４５をエッチングバリアとして第１反射防止膜４４、パッド窒化膜４３、パッド酸化膜４２を順にエッチングし、続いてパッド酸化膜４２のエッチング後、露出された半導体基板４１を所定の深さにエッチングして素子分離のためのトレンチ２６を形成する。この時、トレンチ２６の深さは、後に行われるウェットエッチング及び酸化処理を考慮し、１０００Å〜２０００Åの深さにする。
【００６３】
次に、図５Ｂに示されているように、ＳＴＩマスク４５を除去する。この時、ＳＴＩマスク４５を、酸素プラズマを用いて除去するが、ＳＴＩマスク４５として用いられた感光膜と類似して、有機物質である第１反射防止膜４４も同時に除去される。
【００６４】
次いで、トレンチ４６の側壁とパッド酸化膜４２及びパッド窒化膜４３の積層パターンの側壁を覆うスペーサ４７を形成する。
【００６５】
この時、スペーサ４７は、側壁酸化、ライナー窒化膜蒸着及びライナー酸化処理を順に行い、側壁酸化膜、ライナー窒化膜及びライナー酸化膜を順に形成した後、全面エッチングを用いたスペーサエッチングを行って形成する。したがって、スペーサ４７は、側壁酸化膜、ライナー窒化膜及びライナー酸化膜の三重層構造(図示せず)を有し、スペーサエッチングによって形成されるため、トレンチ４６の底部をオープンさせる。
【００６６】
次に、図５Ｃに示されているように、スペーサ４７をエッチングバリアにし、露出されたトレンチ４６の底を等方性エッチングし、第１リセス４８を形成する。例えば、スペーサ４７及びパッド窒化膜４３をエッチングバリアとして、トレンチ４６の底をＨＣｌ及びＨ２の混合ガスで等方性エッチングし、丸い形状の第１リセス４８を形成する。
【００６７】
この時、第１リセス４８は、等方性エッチングによって形成されるため、両端がスペーサ４７の下およびその外側に広がった、すなわち、側面エッチングが行われ、トレンチ４６の下から側面に拡がった丸い半球形状である。
【００６８】
第１リセス４８を形成するためのエッチングは、２６６．６Ｐａ〜２６６６４Ｐａ（２Ｔｏｒｒ〜２００Ｔｏｒｒ）の圧力下で、０．５分〜６０分間、ＨＣｌの流量を０．１ｓｌｍ〜１ｓｌｍ、Ｈ２の流量を１０ｓｌｍ〜５０ｓｌｍにし、エッチング温度を７００℃〜１０００℃にして、エッチング速度及びエッチングされる形状を調節して行う。なお、エッチング前に水素雰囲気、８００℃〜１０００℃で前熱処理して表面の異質物を除去する。
【００６９】
次に、図５Ｄに示されているように、第１リセス４８の表面を湿式酸化させ、リセス酸化膜４９を形成する。この時、リセス酸化膜４９は、第１リセス４８を形成するためのエッチング時に、プラズマにより生じたストレスによる格子欠陥を修復するためのものであって、通常ＳＴＩ法で用いられる側壁酸化膜と同じ役割を担う。
【００７０】
上述したように、トレンチ４６の下に第１リセス４８を形成し、リセス酸化膜４９を形成する工程をＬＯＩ工程と称する。
【００７１】
次に、第１リセス４８とトレンチ４６とを全て埋め込むギャップフィル酸化膜を蒸着し、ＣＭＰを行い、フィールド酸化膜５０を形成する。
【００７２】
このように、第２の実施の形態では、フィールド酸化膜５０を形成するための素子分離構造を形成のために、ＳＴＩ工程とＬＯＩ工程とを実施している。
【００７３】
次に、図５Ｅに示されているように、パッド窒化膜４３を、燐酸Ｈ３ＰＯ４溶液を用いて選択的に除去した後、パッド酸化膜４２を残留させた状態でパッド酸化膜４２を含む全面に第２反射防止膜５１を形成する。ここで、第２反射防止膜５１は、誘導物質で形成する。
【００７４】
次いで、第２反射防止膜５１上に感光膜を塗布し、露光及び現像を行ってパターニングし、ＲＣＡＴマスク５２を形成する。ここで、ＲＣＡＴマスク５２として用いられる感光膜は、ＣＯＭＡまたはアクリレート系のポリマー物質を用いて形成する。
【００７５】
次いで、ＲＣＡＴマスク５２をエッチングバリアとして第２反射防止膜５１をエッチングし、続いてパッド酸化膜４２もエッチングして半導体基板４１の表面をオープンさせる。
【００７６】
次に、ＲＣＡＴマスク５２をエッチングバリアとしてパッド酸化膜４２をエッチングした後、露出された半導体基板４１を所定の深さにエッチングし、リセスチャネルのための第２リセス５３を形成する。この時、第２リセス５３を形成するためのエッチングは、ＨＢｒ、Ｃｌ２及びＯ２の混合ガスを用いて行う。
【００７７】
好ましくは、第２リセス５３の深さは、２００Å〜６００Åの範囲である。
【００７８】
次に、図５Ｆに示されているように、ＲＣＡＴマスク５２と第２反射防止膜５１とを同時に除去し、続いてパッド酸化膜４２を除去する。
【００７９】
次に、全面にしきい値電圧を調節するためのイオン注入を行う。この時、しきい値電圧調節のためのイオン注入は、図示していないが、犠牲酸化膜またはスクリーン酸化膜を８００℃〜１０００℃の温度範囲で乾式酸化処理によって形成した状態で行い、イオン注入後に犠牲酸化膜を除去する。
【００８０】
次に、犠牲酸化膜を除去した後、ゲートパターン酸化膜の前洗浄を行い、全面にゲートパターン酸化膜５４を形成する。この時、ゲートパターン酸化膜５４は、８５０℃〜１０００℃の範囲の温度で乾式酸化処理によって１００Å〜１５０Åの厚さに形成する。
【００８１】
次いで、ゲートパターン酸化膜５４上に、下部が第２リセス５３に埋め込まれ、上部が半導体基板４１の表面上に突出する、ゲートパターン電極５５、ゲートパターンハードマスク５６の順に積層されたリセスゲート(Recess gate)パターンＲＧを形成する。ここで、リセスゲートパターンＲＧは、ゲートパターン電極５５用の導電膜とゲートパターンハードマスク５６用の絶縁膜とを積層した後、ゲートパターンマスクの形成及びエッチングによって形成されたものである。
【００８２】
リセスゲートパターンＲＧが第２リセス５３に一部埋め込まれた形態を有するため、リセスゲートパターンＲＧにより画定されるチャネル(以下、「リセスチャネル」と略称する)は、プレーナ型のトランジスタのチャネル長に比べて長い。
【００８３】
すなわち、プレーナ型のトランジスタのチャネル長を「ＣＨ１１」とし、第２の実施の形態にトランジスタのリセスチャネルのチャネル長を「ＣＨ１２」とすると、「ＣＨ１２」は、「ＣＨ１１」に比べて第２リセス５３の深さの２倍に相当する長さだけ長い。このように、チャネル長を長くすることによって、ショートチャネル効果を防止できる。
【００８４】
そして、第２の実施の形態では、素子分離構造をＳＴＩ工程とＬＯＩ工程と用いて形成することによって、隣接するトランジスタ間の深いパンチスルーを防止し、且つ寄生キャパシタンスを減少させることができる。
【００８５】
図６は、ＬＯＩ構造を採用しないＳＴＡＲ構造のセルと従来技術のプレーナ構造のセルとのワードラインキャパシタンスを比較して示すグラフであり、ＳＴＡＲ構造のセルがプレーナ構造のセルよりもワードラインキャパシタンスが少し大きいことが分かる。
【００８６】
図７は、ＬＯＩ構造を採用したＳＴＡＲ構造のセルと従来技術のプレーナ構造のセルとのワードラインキャパシタンスを比較して示すグラフであり、ＬＯＩ構造を採用したＳＴＡＲ構造のセルが、プレーナ構造のセルよりもワードラインキャパシタンスが明らかに小さいことが分かる。
【００８７】
図６及び図７において、単にＳＴＡＲ構造を採用する場合には、プレーナ構造に比べてワードライン寄生キャパシタンスが少し増大するが、ＬＯＩ構造とＳＴＡＲ構造とを同時に採用した場合には、プレーナ構造に比べてワードライン寄生キャパシタンスが顕著に減少することが分かる。
【００８８】
図８Ａ〜図８Ｃは、各素子のパンチスルー特性を比較して示すグラフであり、図８ＡはＳＴＡＲ単独、図８Ｂはプレーナ構造、図８ＣはＬＯＩ及びＳＴＡＲ構造を同時に採用した場合を示す。
【００８９】
図８Ａ〜図８Ｃに示されているように、ＳＴＡＲ単独の場合には、プレーナ構造よりも深いパンチスルー特性が非常に悪いが、ＬＯＩとＳＴＡＲとを同時に採用した場合には、しきい値電圧０．７５Ｖまでパンチスルーが発生しないことが分かる。
【００９０】
図９Ａ及び図９Ｂは、ＳＮＣ／Ｎ−コンタクト抵抗を比較して示すグラフである。ここで、ＳＮＣ／Ｎ−コンタクト抵抗とは、ストレージノードコンタクトＳＮＣとソース／ドレインＮとの間のコンタクト抵抗を意味する。
【００９１】
図９Ａは、ＳＴＡＲセルとプレーナセルとを比べたものであり、ＳＴＡＲセルがプレーナセルに比べてコンタクト抵抗が非常に高いことが分かる。
【００９２】
図９Ｂは、ＬＯＩ／ＳＴＡＲセルとプレーナセルとを比べたものであり、ＬＯＩ／ＳＴＡＲセルがプレーナセルに比べてコンタクト抵抗が顕著に低いことが分かる。
【００９３】
図１０は、ＬＯＩ構造を採用しないＲＣＡＴセルと従来技術のプレーナセルとのワードラインキャパシタンスを比較して示すグラフであり、符号Ｘは、ＲＣＡＴセルがプレーナセルよりもワードラインキャパシタが少し高いことを示す。
【００９４】
図１１は、ＬＯＩ構造を採用したＲＣＡＴセルと従来技術のプレーナセルとのワードラインキャパシタを比較して示すグラフであり、符号Ｙは、ＬＯＩ構造を採用したＲＣＡＴセルがプレーナセルよりもワードラインキャパシタンスが非常に低いとことを示す。
【００９５】
図１０及び図１１に示されているように、単にＲＣＡＴ構造を採用する場合には、プレーナ構造に比べてワードライン寄生キャパシタンスが少し増大するが、ＬＯＩ構造とＲＣＡＴ構造とを同時に採用した場合には、プレーナ構造に比べてワードライン寄生キャパシタンスが顕著に減少していることが分かる。
【００９６】
尚、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００９７】
【図１】従来の技術に係るプレーナ型のｎＭＯＳＦＥＴを有する半導体素子の構造を示す断面図である。
【図２】本発明の第１の実施の形態に係る半導体素子の構造を示す断面図である。
【図３Ａ】図２に示す本発明の第１の実施の形態に係る半導体素子の製造方法の各工程を示す断面図である。
【図３Ｂ】図２に示す本発明の第１の実施の形態に係る半導体素子の製造方法の各工程を示す断面図である。
【図３Ｃ】図２に示す本発明の第１の実施の形態に係る半導体素子の製造方法の各工程を示す断面図である。
【図３Ｄ】図２に示す本発明の第１の実施の形態に係る半導体素子の製造方法の各工程を示す断面図である。
【図３Ｅ】図２に示す本発明の第１の実施の形態に係る半導体素子の製造方法の各工程を示す断面図である。
【図３Ｆ】図２に示す本発明の第１の実施の形態に係る半導体素子の製造方法の各工程を示す断面図である。
【図４】本発明の第２実施の形態に係る半導体素子の構造を示す断面図である。
【図５Ａ】図４に示す本発明の第２の実施の形態に係る半導体素子の製造方法の各工程を示す断面図である。
【図５Ｂ】図４に示す本発明の第２の実施の形態に係る半導体素子の製造方法の各工程を示す断面図である。
【図５Ｃ】図４に示す本発明の第２の実施の形態に係る半導体素子の製造方法の各工程を示す断面図である。
【図５Ｄ】図４に示す本発明の第２の実施の形態に係る半導体素子の製造方法の各工程を示す断面図である。
【図５Ｅ】図４に示す本発明の第２の実施の形態に係る半導体素子の製造方法の各工程を示す断面図である。
【図５Ｆ】図４に示す本発明の第２の実施の形態に係る半導体素子の製造方法の各工程を示す断面図である。
【図６】ＬＯＩ構造を採択しないＳＴＡＲ構造セルと従来の技術のプレーナ構造セルとのワードラインキャパシタンスを比較して示すグラフである
【図７】ＬＯＩ構造を採用したＳＴＡＲ構造のセルと従来技術のプレーナ構造のセルとのワードラインキャパシタンスを比較して示すグラフである。
【図８Ａ】各素子のパンチスルー特性を比較して示すグラフである。
【図８Ｂ】各素子のパンチスルー特性を比較して示すグラフである。
【図８Ｃ】各素子のパンチスルー特性を比較して示すグラフである。
【図９Ａ】各素子のＳＮＣ／Ｎ−コンタクト抵抗を比較して示すグラフである。
【図９Ｂ】各素子のＳＮＣ／Ｎ−コンタクト抵抗を比較して示すグラフである。
【図１０】ＬＯＩ構造を採用しないＲＣＡＴセルと従来技術のプレーナセルとのワードラインキャパシタンスを比較して示すグラフである。
【図１１】ＬＯＩ構造を採用したＲＣＡＴセルと従来技術のプレーナセルとのワードラインキャパシタを比較して示すグラフである。
【符号の説明】
【００９８】
２１      半導体基板
２２      パッド酸化膜
２３      パッド窒化膜
２４      第１反射防止膜
２５      ＳＴＩマスク
２６      トレンチ
２７      スペーサ
２８      第１リセス
２９      リセス酸化膜
３０      フィールド酸化膜
３１      第２反射防止膜
３２      ＳＴＡＲマスク
３３      第２リセス
３４      ゲートパターン酸化膜
３５      ゲートパターン電極
３６      ゲートパターンハードマスク
【図１】
2006287191.tif 000003
【図２】
2006287191.tif 000004
【図３Ａ】
2006287191.tif 000005
【図３Ｂ】
2006287191.tif 000006
【図３Ｃ】
2006287191.tif 000007
【図３Ｄ】
2006287191.tif 000008
【図３Ｅ】
2006287191.tif 000009
【図３Ｆ】
2006287191.tif 000010
【図４】
2006287191.tif 000011
【図５Ａ】
2006287191.tif 000012
【図５Ｂ】
2006287191.tif 000013
【図５Ｃ】
2006287191.tif 000014
【図５Ｄ】
2006287191.tif 000015
【図５Ｅ】
2006287191.tif 000016
【図５Ｆ】
2006287191.tif 000017
【図６】
2006287191.tif 000018
【図７】
2006287191.tif 000019
【図８Ａ】
2006287191.tif 000020
【図８Ｂ】
2006287191.tif 000021
【図８Ｃ】
2006287191.tif 000022
【図９Ａ】
2006287191.tif 000023
【図９Ｂ】
2006287191.tif 000024
【図１０】
2006287191.tif 000025
【図１１】
2006287191.tif 000026