(57)【要約】【課題】ＲＯＭ及び／又はＷＯＲＭ及び／又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び／又は演算モジュールを基板上に備えたデータ記憶・演算装置であり、低温適応の有機材料及び／又は低温で処理された無機膜を備えている。【解決手段】メモリ及び／又は演算モジュールは、層を順次蒸着することによって、基板上に備えられる。層の蒸着及び処理は、すでに蒸着されて処理された下にある単数又は複数の層、特に有機材料を、安定のための限界を超える過度な静的又は動的温度に晒さないような熱的条件下で行われる。【選択図】図２
2006253699.tif 000002
【特許請求の範囲】
【請求項１】
ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又は演算モジュールを基板上に備えたデータ記憶・演算装置であって、
メモリ及び/又は演算モジュールは、単一メイン層又は多重メイン層として、基板上に配置され、
メモリモジュール及び/又は演算モジュールの各層は、機能サブ層を備え、
各メイン層内のメモリモジュール及び/又は演算モジュールは、ビア、表面又は端部接続を介して、他のメイン層及び基板の上部又は内部に配置された回路と通信し、
前記装置は、装置の動作のために、トランジスタ及び/又はダイオードの形でのアクティブ構成要素を備え、
装置の動作のための少なくともいくつかの最大ではすべてのトランジスタ及び/又はダイオードは、基板の上部又は内部に配置されることを特徴とする装置。
【請求項２】
請求項１記載の装置であって、
基板の少なくとも一部は、パッシブキャリア上に塊あるいは薄膜として配置されたドープされた又はドープされない形の半導体材料を含み、この半導体材料は、以下のもの、即ち、非晶質、ポリ結晶、マイクロ結晶、バルク、又はプロセスで形成された単結晶の形のシリコン、ガリウム砒素、ゲルマニウム、又はそれらの分子、オリゴマー、ポリマーを含む有機半導体材料から選択された１つ以上のものであることを特徴とする装置。
【請求項３】
請求項１記載の装置であって、
基板の上部又は内部に配置された回路が、ＣＭＯＳ，ＮＭＯＳ，ＰＭＯＳのうちの１つ以上の技術によって実現されることを特徴とする装置。
【請求項４】
請求項１記載の装置であって、
基板の上部又は内部に備えられる回路がＳＲＡＭ，ＤＲＡＭ、及び/又は強誘電体ＲＡＭ（ＦＥＲＡＭ）のかたちのキャッシュメモリを１つ以上備えることを特徴とする装置。
【請求項５】
請求項１記載の装置であって、薄膜回路を備えることを特徴とする装置。
【請求項６】
請求項１記載の装置であって、
基板の上部又は内部に備えられる回路が、メモリエラー及び欠陥を検出して修正するためのプロセッサを備えることを特徴とする装置。
【請求項７】
請求項１記載の装置であって、基板の上部又は内部に備えられる回路が、重なる層及び/又は基板内の欠陥メモリを再マッピングするためのプロセッサを備えることを特徴とする装置。
【請求項８】
請求項１記載の装置であって、基板の上部又は内部に備えられる回路が、メモリモジュールを動的に再マッピングしてその性能及び寿命を最適にするためのプロセッサを備えることを特徴とする装置。
【請求項９】
ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又は演算モジュールを基板上に備えたデータ記憶・演算装置であって、
メモリ及び/又は演算モジュールは、単一メイン層又は多重メイン層として、基板上に配置され、
メモリモジュール及び/又は演算モジュールの各層は、機能サブ層を備え、
各メイン層内のメモリモジュール及び/又は演算モジュールは、ビア、表面又は端部接続を介して、他のメイン層及び基板の上部又は内部に配置された回路と通信し、
前記装置は、装置の動作のために、トランジスタ及び/又はダイオードの形でのアクティブ構成要素を備え、
基板上の少なくともいくつかの層及び最大すべての層は、低温で可能な有機材料及び/又は低温で処理された無機膜を備えることを特徴とする装置。
【請求項１０】
請求項９記載の装置であって、前記無機膜材料は、シリコン、シリコン化合物、金属、又はそれらを組み合わせたものであることを特徴とする装置。
【請求項１１】
請求項９記載の装置であって、基板上の少なくともいくつかの層及び最大すべての層は、トランジスタ及び/又はダイオードを備える回路を含むことを特徴とする装置。
【請求項１２】
請求項９記載の装置であって、層の少なくとも１つは、メモリ材料の表面に配置された平行な電極の第１セットと、メモリ材料の反対の表面に配置された平行な電極の第２セットとが交差する交差上のメモリ材料内で定義されるパッシブマトリックスアドレスされるメモリ素子を備えたメモリモジュールを備え、前記メモリ素子は、前記交差において、非線形インピーダンス素子として実現され、これら素子は、そのアドレッシングを改善すべく、それぞれ、交差する電極の間のメモリ材料の電気インピーダンスパラメータにより与えられる論理値を備えることを特徴とする装置。
【請求項１３】
請求項１２記載の装置であって、前記非線形インピーダンス素子は、以下の材料、即ち、非晶質、ポリ結晶、マイクロ結晶、バルク、又はプロセスで形成された単結晶の形のシリコン、ガリウム砒素、ゲルマニウム、又は有機半導体材料の分子、ポリマー、又はそれらの組み合わせの１つから作られる整流ダイオードであることを特徴とする装置。
【請求項１４】
請求項１２記載の装置であって、前記非線形インピーダンス素子は、以下の材料、即ち、非晶質、ポリ結晶、マイクロ結晶、バルク、又はプロセスで形成された単結晶の形のシリコン、ガリウム砒素、ゲルマニウム、又は有機半導体材料の分子、ポリマー、又はそれらの組み合わせの１つから作られる薄膜トランジスタであることを特徴とする装置。
【請求項１５】
請求項９記載の装置であって、各メイン層は、２つ以上の並べて配置されたセグメントに分かれ、それらが同様のセグメントの上に積み重ねられて、共通基板上に２つ以上の並置されたスタックを形成し、各スタック内の各セグメントの一部が基板の一部に接続され、その上に備えられた回路と電気的に通信することを特徴とする装置。
【請求項１６】
請求項９又は１５記載の装置であって、メイン層がスタガー状に上下に積み重ねられ、スタック内の各メモリが基板の一部に接続され、その上にある回路と電気的に通信することを特徴とする装置。
【請求項１７】
請求項９記載の装置であって、メイン層間、及びメイン層と基板との間に電力及び信号接続を提供する複数の貫通する導電体またはビアが、縦方向に、スタガー状に配置されていることを特徴とする装置。
【請求項１８】
請求項９記載の装置であって、１つ以上の層を載せた基板の一部が、これらの層の１つ以上と電気的に接続されたアクティブ回路を含むことを特徴とする装置。
【請求項１９】
請求項９記載の装置であって、メイン層の少なくとも１つは、メモリモジュールの上にあるサブ層とメモリモジュールの下にあるサブ層であって、ロウ又はコラム電極のセットを共用する別々のサブ層に、二重パッシブマトリックスアドレッシング可能なメモリモジュールを備えることを特徴とする装置。
【請求項２０】
請求項９記載の装置であって、メインメモリ層の少なくとも２つが、共通ロウ又はコラムドライブエレクトロニクスを備え、また、必要があれば、共通線を介してそれらと接続されたオプションのセンスエレクトロニクスを備えることを特徴とする装置。
【請求項２１】
請求項９記載の装置であって、メモリモジュールの少なくとも１つがマスクされたＲＯＭ又はパタン化されたＲＯＭであることを特徴とする装置。
【請求項２２】
請求項９記載の装置であって、メモリモジュールの少なくとも１つがＷＯＲＭであることを特徴とする装置。
【請求項２３】
請求項９記載の装置であって、メモリモジュールの少なくとも１つがＲＥＷＲＩＴＡＢＬＥ型のメモリセルを備えることを特徴とする装置。
【請求項２４】
請求項９記載の装置であって、ＲＯＭ，ＷＯＲＭ，ＲＥＷＲＩＴＡＢＬＥの形の異なるメモリ型の少なくとも１つの組み合わせが、スタック内の少なくとも１つのメイン層に集積されることを特徴とする装置。
【請求項２５】
ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又は演算モジュールを基板上に備えたデータ記憶・演算装置を製造する方法であって、
メモリ及び/又は演算モジュールは、単一メイン層又は多重メイン層として、基板上に配置され、メモリモジュール及び/又は演算モジュールの各層は、機能サブ層を備え、各メイン層内のメモリモジュール及び/又は演算モジュールは、ビア、表面又は端部接続を介して、他のメイン層及び基板の上部又は内部に配置された回路と通信し、前記装置は、装置の動作のために、トランジスタ及び/又はダイオードの形でのアクティブ構成要素を備え、メモリ及び/又は演算モジュールは、メイン層及びその機能サブ層を基板上に付着する連続するステップで作られ、
当該方法は、すでに付着されて処理された下にある単数又は複数の層の付着及び処理を行う際、温度範囲１５０から４５０度Ｃを超える静的温度又はポリマー材料の遷移安定限界を超える動的温度に晒さないような熱的条件下で行い、
前記遷移安定限界は、１０ｍｓ以下に対して５００度Ｃ未満あるいは処理による化学的損傷として定義され、
前記層の材料は、非晶質、ポリ結晶、又はマイクロ結晶シリコン又はゲルマニウム、酸化物及び他の誘電材料及び金属又はそれらを組み合わせたものの薄膜から選択され、以下の処理の１つによって付着され、即ち、スパッタリング、蒸着、化学蒸着、又はプラズマを利用した化学付着、スピンコーティング、付着された層を前記熱的条件に合う従来の半導体処理で行う処理、
従来の半導体処理は、フォトリソグラフィ、ウェットエッチング、反応性イオン又はプラズマエッチングを含むドライエッチング、化学機械的研磨、イオン注入、及び/又はそれらを組み合わせたもの、
付着された層をパルスレーザ又はイオン源により遷移加熱により処理し、付着された非晶質膜を結晶化させ、付着された膜の粒子リファインメント及びその中へドーパントを利用し活性化させ、
層のための分子状、オリゴマー、又はポリマー材料を以下の処理の１つによって付着し、即ち、溶媒技術、蒸着、スパッタリング、又はその他の真空ベースの技術、又は膜移動技術、又はそれらを組み合わせたものによって蒸着する
ことを特徴とする方法。
【請求項２６】
請求項２５記載の方法であって、薄膜シリコン系回路及びトランジスタを製造する際に、レーザ誘発結晶化を使用する低温可能処理及び薄膜トランジスタのドーパント活性化を行うことを特徴とする方法。
【請求項２７】
請求項２５記載の方法であって、メモリモジュールが隔離ダイオードを備えたマトリックスアドレッシング可能なメモリとして実現され、当該隔離ダイオードの垂直又は平坦構成での形成が、非晶質マイクロ結晶またはポリ結晶ｎ−及びｐ−型シリコン又はゲルマニウム膜を直接付着し、オリゴマー又はポリマーの半導体有機薄膜を直接付着することによってなされることを特徴とする方法。
【請求項２８】
請求項２５記載の方法であって、メモリモジュールが隔離ダイオードを備えたマトリックスアドレッシング可能なメモリとして実現され、当該隔離ダイオードの形成が、付着されたｎ−及びｐ−型非晶質又はマイクロ結晶無機半導体材料膜を下にある単数又は複数の低温可能層の上で直接的にレーザで溶融し固化させることによって行われることを特徴とする方法。
【請求項２９】
請求項２８記載の方法であって、薄膜拡散バリアを備えることによって、レーザ誘発結晶化の際、下にある単数又は複数の層を溶融半導体材料との反応から保護することを特徴とする方法。
【請求項３０】
請求項２８記載の方法であって、溶融半導体材料と下にある単数又は複数の層との間の反応が、珪化物のような安定した導電性化合物を形成するように設計することを特徴とする方法。
【請求項３１】
請求項２５記載の方法であって、メモリモジュールが隔離ダイオードを備えたマトリックスアドレッシング可能なメモリとして実現され、当該隔離ダイオードの形成が、付着された非晶質又はマイクロ結晶無機膜をレーザで溶融し固化させることによって行われ、ダイオードのｐｎ接合を補償ドーピングと共に形成し、当該ｐｎ接合は、下にある金属化上での付着層、又はパッシブマトリックス金属化に合金元素を使用することによる所謂自動ドーピングから実現されることを特徴とする方法。
【請求項３２】
請求項２５記載の方法であって、メモリモジュールが隔離ダイオードを備えたマトリックスアドレッシング可能なメモリとして実現され、当該隔離ダイオードの形成が、付着された非晶質又はマイクロ結晶無機膜をレーザで溶融し固化させることによって行われ、下にある金属化構造又は下にある金属化構造との反応によって形成された化合物と共に、ショットキーバリアダイオードの形成が行われることを特徴とする方法。
【請求項３３】
請求項２５記載の方法であって、前記レーザ誘発結晶化を爆発結晶化条件内に制限することによって、膜の表面の遷移溶融と自己伝播液体膜の形成だけで、膜の残りの体積を結晶化させることを特徴とする方法。
【請求項３４】
請求項２５記載の方法であって、垂直方向における隔離ダイオード及び層に対して水平方向にある非導電性層間誘電体として使用される高抵抗又は異方性コンタクト材料から隔離構造を形成することを特徴とする方法。
【請求項３５】
請求項３４記載の方法であって、前記隔離ダイオード及び前記非導電性層間誘電体の両方を、前記コンタクト材料の化学的に又は熱的に誘発される変形によって実現することを特徴とする方法。
【請求項３６】
請求項３５記載の方法であって、前記化学的に又は熱的に誘発される変形は、それぞれ、高抵抗非晶質シリコンの自動ドーピング及び高抵抗非晶質シリコンのレーザ誘発結晶化によって行われることを特徴とする方法。
【請求項３７】
請求項２５記載の方法であって、メモリモジュールが隔離ダイオードを備えたマトリックスアドレッシング可能メモリであり、ダイオードを例えばマトリックスの交差点として空間的に限定された領域に形成し、これと同時に、ダイオード間の横方向の隔離をセルファライン・プロセス処理によって行いダイオード接合の形成を前記空間的に限定された領域へ限定し、その際、以下の方法の１つだけを利用する方法であって、即ち、下にある層又は構造の特性を利用して吸収されたレーザエネルギーの変調に伴うレーザ誘発結晶化、無反射性又は反射性薄膜による吸収されたレーザエネルギーの変調を伴うレーザ誘発結晶化、層間誘電表面を制御することによりレーザ誘発結晶化の間の核化を金属領域に限定する方法、爆発結晶化を介して下にある層又は構造をダイオード接合形成のためのドーパント源として使用する方法、又は層間誘電表面の表面変形により行われる非晶質又はマイクロ結晶膜の選択的化学的又は物理的付着のいずれか１つの方法を利用することを特徴とする方法。
【請求項３８】
請求項１記載の方法であって、スピンコーティングその他の付着方法及び化学機械的研磨で形成された平坦化誘電層により機能サブ層を分け、前記誘電層はオリゴマー、ポリマー、又は無機材料から成ることを特徴とする方法。
【請求項３９】
請求項２５記載の方法であって、パルス化イオン及び電子ビームを含むレーザ以外の配向されたエネルギーにより前記誘発結晶化を開始することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、請求項１乃至９記載のデータ記憶・演算装置、及び請求項２５記載のその製造方法に関する。
【０００２】
本発明は、特に、データ記憶・演算装置３Ｄスケーラブル(scalable)単層及び複層メモリ及びデータ演算モジュール及び装置に関するもので、とりわけ、パッシブ(passive) マトリックス機構においてアドレスされるＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥ(書き換え可能)ブロックに基づくものである。
【０００３】
本出願は、本発明の出願人のものであるノルウェー特許出願第９８２５１８号「Scalable integrated data-processing device（スケーラブル集積データ処理装置）」からの優先権を主張するもので、本明細書において参照される。このスケーラブル集積データ処理装置、特にマイクロコンピュータは、１つ以上のプロセッサを備えた処理装置と、１つ以上のメモリを備えた記憶装置とから成る。データ処理装置は、キャリア基板上に配置され、相互に隣接し実質的に平行なコラム層が重ねられたものから成る。演算装置及び記憶装置は、それぞれ、そのような層の１つ以上において提供され、及び/又は選択された数のプロセッサ及びメモリが選択された組み合わせで形成された層において提供される。各層には、水平導電性構造が提供され、それが層内における内部電気的接続を構成し、また、各層は更に導電性構造を備え、それが他の層及びデータ処理装置の外部への電気的接続を提供する。層内のこれらの更なる電気的構造は、層の少なくとも片側に、電気的端部接続及び/又は好ましくは垂直導電性構造として提供され、その構造は、層を横切る方向で且つその面に対して垂直の方向における電気的接続を形成し、他の層における導電性構造と接触する。特に、これらの層は、有機薄膜材料からなる複数のサブ層から形成してもよい。これらの層又はサブ層のいくつかは、有機及び無機の薄膜材料の両方から形成してもよい。図１は、優先出願によるデータ処理装置の１実施の形態を示す。ここでは、プロセッサ及びメモリ例えばプロセッサに割り当てられたＲＡＭは、同一の層に提供されるのが有利である。Ｉ／Ｏインターフェース８を備えたプロセッサインターフェース３が基板Ｓ上に備えられ、プロセッサインターフェースの上方には、１つ以上のプロセッサを備えたプロセッサ層Ｐ1が続く。プロセッサインターフェース３及びプロセッサ層Ｐ1は、データ処理装置における最下層として、基板に隣接して、従来の例えばシリコン系技術において実現してよい。プロセッサ層Ｐ1の上方には第１メモリ層が備えられ、それは、下にあるプロセッサ層Ｐ1内のプロセッサ５に割り当てられた１つ以上のＲＡＭと共に構成することができる。ただし、図１において、メモリ層Ｍ1内の個別のＲＡＭが強調されている。一方、メモリ層Ｍ1においてどのようにメモリが直接的に、バス７を介して、下にあるプロセッサ層Ｐ1に接続されるかが示されている。積み重ねられた構成により、そのようなバス７は、多数個、垂直導電性構造として実現することによって備えることができ、積み重ね構成によって、そのようなバスを多数個、プロセッサ層Ｐ1とメモリ層Ｍ1との間に備えることができ、また、短い信号パスで済む。表面に並置すると、より長い接続が必要になり、より長い転送（トランスファ）時間が必要になる。更に、図示されたデータ処理装置は、結合されたメモリとプロセッサ層ＭＰ1，ＭＰ2，ＭＰ3を備え、これらが備えるプロセッサは、相互に接続され、また同一のプロセッサバス４を介してプロセッサインターフェース３に接続される。これらの結合されたメモリ・プロセッサ層ＭＰは、すべて、１つ以上のプロセッサ５と１つ以上のＲＡＭ６を備える。結合されたメモリ・プロセッサ層ＭＰの上には、外部装置へのＩ／Ｏインター���ェース９を備えたメモリインターフェース１が提供され、メモリインターフェース１の上には、メモリ層がＭ2，Ｍ3．．．というように、データ処理装置の大量のメモリとして実現可能なだけ多数続く。これらのメモリ層Ｍ2，Ｍ3．．．は、層Ｍ2，Ｍ3．．．を貫通する垂直導電性構造２として実現されるメモリバスを介して、メモリインターフェース１に接続される。
【０００４】
集積データ処理装置は、スケーラブル(scalable)アーキテクチャを有して、原理的に、ほとんど無限の処理・記憶能力を持って構成することができる。データ処理装置は、様々な形のスケーラブル平行コラムアーキテクチャを三次元で最適接続して集積して実現することができる。
【０００５】
ランダムアクセスメモリを備えるのに加えて、データ処理装置の記憶装置（記憶部）は、ＲＯＭ，ＷＯＲＭ，ＲＥＷＲＩＴＡＢＬＥ、あるいはそれらを組み合わせたものとしてのメモリを備えることになる。
【０００６】
本発明は、特に、三次元スケーラブル単層及び複層メモリ・データ演算モジュールを導入する際に、それらを、上記の種類のスケーラブル集積データ処理装置におけるアプリケーション用に適したものにするアーキテクチャ及び処理方法を使用して導入する方法を開示する。ただし、本発明は、これに限定されるものではない。
【０００７】
以下、簡単に、背景について述べる。
現在、最新のＤＲＡＭダイは、５７０ｍｍ2チップ面積当たり０．１８μｍプロセス上１ギガビット（Ｇｂｉｔ）モジュールで入手することができる。従来の単一トランジスタＤＲＡＭセルは、およそ１０λ2（λは最小可能サイズ）の面積を必要とするが、処理「トリック(tricks)」により、これは著しく減少する（４０％）。しかしながら、コラム(column)ロウ(row)デコード、ドライバ、センス増幅器、及びエラー訂正論理は、同じシリコンを使用することができず、ＤＲＡＭダイ領域のかなりの部分を占めることになる。更に重要なことは、現存のＤＲＡＭ設計は、３Ｄ積み重ねアーキテクチャにとってスケーラブルではない。その設計により、高密度ＤＲＡＭは、ＲＯＭメモリとして適当ではない。従来のＮＯＲゲート系ＲＯＭは、７０λ2の定格セル（処理トリックにより減少するが）を必要とし、最高のリソグラフィ技術を持ってしても、その密度は１０8ｂｉｔｓ/ｃｍ2未満である。これ以上の密度を達成することができるのは、高密度金属設計（最小金属ピッチ）と３Ｄ集積の両方を使用した場合だけである。技術的且つ経済的に成熟したこの種の装置は、まだ達成されていないが、巨大な商業的可能性により、電子工業が多大なＲ＆Ｄ努力を促進し、その結果、大量の特許文献が生まれた。
【０００８】
３Ｄデータ記憶：メモリの薄い層を上下に重ねて体積的に且つ面積的に高い密度を達成することは、例えば、リフトオフ技術を無機薄膜回路に使用することによって試みられてきた。しかしながら、背景技術は、商業的インパクトを持つには、設計が複雑でコストがかかりすぎた。米国特許第５，３７５，０８５号「Three dimensional ferroelectric integrated circuit without insulation layer between memory layeres（メモリ層間に絶縁層を使用しない三次元強誘電性集積回路）」B.E.Gnade et alは、強誘電性メモリ材料に基づく層状で受動的に(passively)アドレスされるメモリスタックを開示している。しかしながら、具体的な情報は何も与えられておらず、特に、多層レベルでの処理可能性について、すべての必要な補助的能動回路を含む完全なメモリ装置がどのように作られるのかについて、説明がない。薄膜メモリ層の積み重ね（スタッキング）に関するもので、本発明とも関係のあるいくつかの特許出願が、本出願によって出願されている。これらに含まれるものとして、ノルウェー特許出願第９７３９９３号、第９８０７８１号、前記第９８２５１８号、第９８０６０２号、及び第９９０８６７号がある。
【０００９】
高密度金属設計：パッシブマトリックスアドレッシングは、約４λ2の単位セル面積に対応する密度を提供する。
パッシブマトリックスアドレッシング構成を使用したＲＯＭ装置については多数の特許が存在する。例えば、米国特許第４，０９９，２６０号 D.N. Lynes et al.「Bipolar read-only-memory unit having self-isolating bit-lines（自己隔離ビットラインを有するバイポーラＲＯＭユニット）」、米国特許第４，４００，７１３号 K.G. Bauge and P.B. Mollier「Matrix  array of semiconducting elements（半導体マトリックスアレイ）」、米国特許第５，１７０，２２７号 M. Kaneko and K. Noguchi 「Mask ROM having monocrystalline silicon conductors（単結晶シリコン導電体を有するマスクＲＯＭ）」、米国特許第５，４６４，９８９号 Mori et al.「Mask ROM using tunnel current detection to store data and a method of manufacturing thereof（トンネル電流検出を使用してデータを記憶するマスクＲＯＭ及びその製造方法）」、米国特許第５，８１１，３３７号 J. Wen 「Method of fabricating a semiconductor read-only memory device for permanent storage of multilevel coded data（マルチレベルコード化データを永久記憶するための半導体ＲＯＭ装置の製造方法）」、ＰＣＴ特許出願ＷＯ９６/４１３８１  F. Gonzalez et al. 「A stack/trench diode for use with a multistate material in a non-volatile memory cell（不揮発性メモリセル内のマルチ状態材料と共に使用するスタック/トレンチダイオード）」。しかしながら、このような構成は、明らかに従来のシリコンウェハ処理に基づくものであり、例えば、熱処理、インプランテーション、エッチング処理を使用しているが、これらは、本発明の目的である低コストの最適マルチ・レベル・データ記憶を達成することはできない。
【００１０】
前述の米国特許第５，３７５，０８５号は、パッシブマトリックス・アドレッシングに基づく装置を開示しているが、強誘電性メモリ材料の特殊なケースに限定される。しかしながら、この特許で言及されている強誘電性材料は、部分的切り替え（オン・オフ）が反復されることによる無差別セル内の分極の散逸のため、単純なパッシブマトリックス・アドレスされるメモリ構成においては、適さないことがわかった。単一トランジスタ及び２個トランジスタ強誘電性ＲＡＭ（ＦＥＲＡＭ）装置は、この問題を解決するが、単純な３Ｄスケーリング(scaling)には適さない。
【００１１】
米国特許第５，４４１，９０７号「Process for manufacturing a plug-diode mask ROM （プラグダイオードマスクＲＯＭ製造方法）」 H-C. Sung and L. Chenは、各マトリックス交差点においてダイオード接続があるかないかによって、二進データがコード化されるパッシブマトリックスアドレッシングＲＯＭを開示している。しかしながら、この特許による装置の製造を記載する方法は、いくつかの高温ステップを含み、最後にアニールを行うため、多層構造や低コスト低温材料の使用を排除する。
【００１２】
薄膜ＲＯＭ装置：英国特許第２，０６６，５６６号「Amorphous diode and ROM or EEPROM device utilizing same（非晶質ダイオード及びそれを使用したＲＯＭ又はＥＥＰＲＯＭ装置）」S.H. Holmberg and R.A. Flasckは、フッ素含有非晶質シリコンに基づく薄膜メモリ装置を開示している。米国特許第５，２７２，３７０号「Thin-fiom ROM device and their manufacture (薄膜ＲＯＭ装置及びその製造)」 I.D. Frenchは、パッシブマトリックスアドレッシング配置体における薄膜メモリセルに基づくＲＯＭ装置を開示している。ここで強調されているのは、各メモリセルごとに個々に選択することのできる多層構造を提供することによって、各メモリセルにおいてマルチレベル（すなわち、マルチビット）データ記憶がなされる点である。
【００１３】
本発明の主要目的は、簡単に導入可能な低コストの製造技術を使用することによって、２Ｄにおける高密度ビットセルパタンを３Ｄ記憶構造にすることができるアーキテクチャ及び技術的解決法を提供することである。
【００１４】
更に、本発明の目的は、ランダムアクセス時間が短く、データ転送速度（トランスファーレート）が速く、電力消費の低いＲＯＭ，ＷＯＲＭ，及びＲＥＷＲＩＴＡＢＬＥメモリ装置を提供することである。本明細書において、「ＲＥＷＲＩＴＡＢＬＥ」という用語は、メモリセルに記憶されていた情報を、消去/書き込み又は直接上書き操作によって新規情報に交換できるという意味である。アプリケーションによって、この操作は、１回のみ、あるいは反復して行うことができる。
【００１５】
また、本発明の更なる目的は、メモリ構造及び装置アーキテクチャが高密度構造で作られる、即ち、２及び３次元において短く高度に平行化された接続を特徴とする集積データ記憶・演算装置を提供することである。
【００１６】
最後に、本発明の目的は、低温でできる処理とそれに適した材料に基づくデータ記憶・演算装置のための製造方法を提供することである。
【００１７】
前述の目的及び利点は、本発明により実現され、独立請求項１及び９の特徴に基づくデータ記憶・演算装置、及び独立請求項２５の特徴部分に従ったデータ処理・記憶装置を製造するための方法を持って実現される。
【００１８】
本発明の目的の実現は、特に、２及び３次元における新規アーキテクチャを備える装置の製造を可能にする新規材料及び処理を利用することによって可能となる。その特徴は以下の通りである。
１）  メモリモジュールは低温で可能な処理と材料、即ち、ポリマー又はポリシリコン、マイクロシリコン、又は非晶質シリコンの低温処理によって作られる。ここで言う低温で可能とは、ポリマー状基板を扱うことのできる静的温度を超えない処理、又は処理時間が充分に短い遷移過熱処理を意味する。例えば、薄膜シリコンのレーザ結晶化において、最外層における温度は非常に高くなるが、短い熱的パルス及び全体のエネルギー密度により、熱が高速で支持層に分散（再分布）する。ある深さ以上になると、後者は熱量効果(calorimetric effects)によって高温には達しない。便宜上、前述の低温で可能な処理及び材料は、以下において「低温処理」及び「低温材料」と呼ぶことがある。
２）  低温処理により、１つの上層又は上層のスタック内で、下にある回路あるいはスタック内の他のメモリに損傷を与えることなく、メモリモジュールを作ることが可能になる。これは、従来の単結晶シリコン基板に基づく装置にも薄膜アクティブ回路を備えたプラスチック基板にも適用される。（後者の場合、レーザ再結晶化で典型的に使用される熱パルスの短い時間が、プラスチックの損傷を防止しているようである。そのような熱負荷が維持されたなら、損傷を与えるであろう。）
３）  １）と２）から、多数の利点が得られる。
−  積み重ねられた層の可能性。これにより、
−  高い容量データ密度、及び
−  高密度、短い垂直相互接続、これによる高いデータのスループット：
−  距離が短くなるため、低い容量及び抵抗の相互接続
−  大きなワード幅用の高度の平行性（多数の垂直接続）
−  高速アクティブ回路を必要とするタスク用メモリセルの下方にある下層単結晶又は高性能ポリ結晶、非晶質（アモルファス）又はマイクロ結晶層における面積を利用する。
例：
−  集積ＳＲＡＭデータキャッシュ
−  ドライバ及びインターフェースエレクトロニクス
−  基板上(on-board)エラー検出及び訂正ブロック配向回路によるメモリ層の信頼性向上
−  パッシブマトリックスアドレッシングによる各層における高い面積データ密度により、ドライバ回路層を下及び/又は上に、あるいは同じ層に配置することができる。
【００１９】
垂直相互接続は様々な形を取ることができる。その１つは、ビアを貫通する導線であり、この場合、積み重ね（スタック）の考え方で使用できる短い距離と大きな面積により、前述のように高いデータ転送速度と柔軟なアーキテクチャが可能になり、例えば、以下の好ましい実施の形態で詳細に述べるように、ビアをスタガー状又は千鳥足的に(staggered arrangement)配置することができる。垂直相互接続は、問題となっている層の端部に通じる各層内の導電線によっても達成することができ、そこで、導電線は露出され、他の層において同様に露出された導線に電気的に接続することができる。これは、例えば、下にある層の端部を段階的に伸張させることによって、簡単に行うことができる。垂直相互配線の他の種類は、複数の層を貫通する接触なしの（非電池的、non-galvanic）連絡である。これは、層アーキテクチャ、即ち、異なる層内の回路の間の容量的、誘電的、あるいは光学的結合により可能となる。
【００２０】
本発明による好ましい設計は、すべてのアクティブ電子回路を含む単結晶シリコン基板上に構築された層状構造として実現される。アクティブ電子回路は、ビアを介して重なる１つ以上のメモリ層に通じる。各メモリ層は、低温処理されたダイオードＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥアレイを備え、そこで、パッシブマトリックスアドレッシングを使用することによって、高い面積的ビット密度が達成される。各メモリ層は、自己内蔵実体(self-contained entity)を構成し、製造の際に下にある層に損傷を与えるかも知れない高温処理や化学的処理を必要としない。このように、メモリモジュールは、基板内のアクティブ電子回路の最上部に配置することができ、基板の面積を守り、アクティブ回路とメモリモジュールとの間に短い電子パスを提供する。更に、メモリ容量は、最初の層の上に別のメモリ層を加えることによって、非常に高い容積ビットの３Ｄ積み重ね構造を構成する。
【００２１】
前述のような装置は、メモリモジュールの「バックエンド(back-end)」処理に最適であり、単結晶シリコン基板上のすべての回路が、まず、従来のシリコン製造(foundry)処理を使用することによって作られる。メモリ層の基板蒸着は、別の設備内で行うことができる。例えば、この段階でシリコン処理にとって汚染問題を引き起こすような材料や処理を使用することが所望される場合には、別の設備内で行うことができる。
【００２２】
ドライバ及びセンス回路は、単結晶シリコン基板上で標準ＣＭＯＳ処理で製造することによって、コストを最小にし、必要な高いデータ転送速度とを達成することが好ましい。次に、ビアによって下のドライバに結合された最後の金属化層の上に、ＲＯＭ／ＷＯＲＭ／ＲＥＷＲＩＴＡＢＬＥアレイを作る。ダイオードは、無機でよく、例えば、非晶質、ポリ結晶又はマイクロ結晶シリコンでよく、あるいは、共役ポリマー又はオリゴマーのような有機材料に基づくものでもよい、低温ダイオードを利用するパッシブマトリックスアドレッシング方式及び３Ｄアーキテクチャは、下にあるＣＭＯＳ回路よりわずかに費用をかけるだけで、すべての従来のＲＯＭ／ＷＯＲＭ／ＲＥＷＲＩＴＡＢＬＥ設計と比較して格段に記憶容量を高める。
【００２３】
明確に且つ具体的にするために、本発明の詳細な説明を以下に、４つの二重層を備えたスタックにおける低温処理されたポリシリコンダイオードＲＯＭアレイに基づく好ましい実施の形態として、行う。この設計は、非晶質ダイオードの誘導爆発結晶化(induced explosive crystallization)又は層間有機膜のコンダクタンス変調を利用したＷＯＲＭメモリアプリケーションに簡単に適用することができ、また、メモリマトリックスに高度に機能的なメモリ材料を利用することによってＲＥＷＲＩＴＡＢＬＥメモリにも適用することができる。本明細書において引用される本発明に属する他の特許出願と比較せよ。
【００２４】
以下、添付図面を参照して、詳細な説明を行う。
【００２５】
図２は、本発明に基づく１ギガバイト（ＧＢ）装置用層の概略レイアウトを示す。ロウデマルチプレクサ及びドライバ、センス増幅器、及びコラムマルチプレクサが、基板のベースを構成する従来のＶＬＳＩ  ＣＭＯＳ単結晶チップ内に実現される。ダイオードＲＯＭ層はすべて、最終的誘電蒸着及びＣＭＰプレーナ化の上にＶＬＳＩ回路を完成した後に作成される。
【００２６】
ＶＬＳＩ  ＣＭＯＳ回路の詳細は、メモリ面に関係する場合を除いて説明しない。ドライバ及びセンス増幅器は、本質的に、従来のＤＲＡＭモジュールで使用されているものと同じであり、設計は殆どそのままリフトすることができる。ロウドライバインバータは、ダイオードＲＯＭ構成の高い容量に合わせるべくサイズを決める必要があり、センス増幅器は、より低速な充電速度に関し変更する必要がある。
【００２７】
メモリ面は、層状に積み重ねられ、各ＲＯＭ層は、垂直ダイオード構造によってリンクされる可能性のある簡単なロウ/コラム交差からなる。二進０（又は１）がダイオードの存在によって示される。ギガバイトモジュールを作るには、それぞれが１０9ビットの合計８つのメモリ面が必要である。マスクレベルの数の合計を減らすべく、ロウラインは、２つのメモリ面間で共用され、これは、速度を減らすが、全体の製造を簡単にする。
【００２８】
図３は、メモリ面の各ペアの電気的構成を示す。ロウアドレスがラッチされる（ＲＡＳ）と、最終的インバータが１つのロウラインを駆動して接地させる。電流がコラムラインからダイオードを流れ（両方のコラムペアから対称的に）、コラムライン上の電圧降下が、すべてのコラムラインで平行にセンスされる。読みに続いて、ロウラインがＶDD電位に戻され、コラムラインがそれらの休止電位（接地とＶDD−０．７の間）に戻される。ダイオード定義されたメモリのための電力及び速度のペナルティ（ＮＯＲ  ＭＯＳ設計に比較して）は、ロウ/コラム高密度金属交差レイアウトによって許容される密度増加によってオフセットより大きい。ブロック配向されたデータアクセス装置において、単一ロウインバータを駆動することによって、２つのコラムに対するデータ読み出しを行うことができる。各ロウアクセスの速度は容量充電によって制限されるが、全体のデータ転送速度は、コラムの長さによって２倍に増幅される。以下に述べるように、ランダムデータアクセス時間も、メモリの区切り方によって調整することができ、これについては、図５を参照しながら以下に詳しく述べる。
【００２９】
区切り方（セグメンテーション）とは独立に、３Ｄメモリ層形成には、シリコンダイ上にメモリ面をスタガー状に積み重ねて、ロウドライバ、センス増幅器、及び周辺回路用面積を確保しなければならない。このスタビー状配置は、図４に示され、そこで、メモリ面は、濃い灰色によって定義される単結晶シリコンブロックを伴う薄い灰色によって示される。各メモリ面ペアは、水平方向にも垂直方向にもオフセットされ、ロウドライバ及びセンス増幅器用単結晶シリコン面積を提供する。ロウドライバはすべて、共通ロウデコーダ（最終面ペア選択によってＮＡＮＤされる）論理から供給される。図面は、実寸ではない。特に、ロウドライバ及びセンス増幅器に必要な面積の部分は、およそメモリサイズの平方根として減少する。センス増幅器について、４０９６ｘ４０９６の区切りを仮定しても、占める面積はダイ面積(real-estate)の１０％に満たない。２５６Ｍビットアレイに対して、この面積はダイ全体の１％より少ない。
【００３０】
単結晶論理上のメモリアレイを備えた積み重ね設計において、ダイのかなりの部分が未使用のままである。このうちわずかな部分がバッドセル(bad-cell)マッピング及びエラー訂正論理に必要となるが、残りはＳＲＡＭデータキャッシュとして実現されて、メモリ面への多重アクセスを減らさなければならない。以下で考察されるように、メモリアクセスの間に一次的電力散逸が生じ、必要となる数をキャッシュからの要求を解決することによって減少させることは、ランダムアクセスモードにおいてさえ全体電力を劇的に減少させる可能性を持つ。ランダムメモリアクセスに対して、キャッシュは、メモリから何らかの前を見る予想読み出しを提供し、直接アクセス上の電力及び速度の限度を補償する必要がある。高度にブロック配向されたメモリアプリケーションについては、キャッシュは、それほどクリティカルにはならず、面積は代わりにより高いオーダーのエラー訂正アルゴリズムに使うことができ、ダイ歩留まりを改善し、コストを削減する。
【００３１】
ダイオード素子からの容量負荷のため、８面１Ｇビット/面の最適メモリ構造は、３２，７６８ｘ３２，７６８にはならない。ロウライン容量（誘電及びダイオード素子から）もコラムライン容量も、アレイサイズと共に線形に増加する。ロウ充電及びダイオード電流転送は電力散逸を設定し、コラム容量は、直接的にセンス増幅器に必要となる充電時間を決定する。速度を上げるために、１Ｇビットメモリブロックは、図５に示されるように区分することができ、そこでは、図４における積み重ね配置が使われて、そのようないくつかの面を、別々のブロックの間でセンスを交互にして、結合し、ドライバエレクトロニクスの面積を増やす。しかしながら、この設計においては、シリコン基板の大きな面積が未使用であり、これは見逃せない。最適な区切り方は、アプリケーションに大きく依存し、特にメモリブロックアクセスの平均サイズによる。一般に、電力散逸の面から、ブロックサイズが小さくなるにつれセグメントを小さくすることが本質的である。最小ランダムアクセス速度は、メモリセグメントの数を増やすことによって劇的に改善することができる。（これらについては、以下に詳細に述べる。）
【００３２】
多重アレイブロックを導入するに当たり、センス増幅器の単一ペアだけで、面間にダイオード隔離を備えた共通コラム・ビアを使用することも可能である。しかしながら、この設計では、隔離ダイオードを面に対してオンにするのに必要な時間のため、速度がかなり犠牲になる。将来的に、アクティブＭＯＳ隔離トランジスタがメモリ面上で活動できるようになれば、単一増幅器設計も、いくつかのアプリケーションには利用できるようになる。しかしながら、ダイサイズは、下にある基板が面積的に限定されないので、あまり増えない。
【００３３】
必要なデータ転送速度を達成するには、センス増幅器はすべて、コラム復号論理ヘブロック転送するデータストローブの間にラッチしなければならない。これは、当然ながら、設計部分としてＳＲＡＭキャッシュ内で生じる。ＣＤ−ＲＯＭで置き換えた場合、データアクセスの殆どは、付加的ロウデータストローブなしで、コラムラッチキャッシュから解決される。
【００３４】
装置レベルと上部メモリブロックとの間の高密度ビアからの制限が問題となるが、ビアを千鳥足的に配置することによって、従来のビア取り付けに対する設計ルールを満足させ、メモリアレイに対して高密度の金属配線を達成することができる。図６に示されたように、ビアをスタガー状にするだけで、１つの解決となる。ビアは、ダイを上るように（あるいは横切るように）スタガー状にし、２ｘ２λビアサイズを厳格に満足させ、ビアのすべてのサイド上で１λ金属オーバラップさせ、３λの最小ビア間隔をあけても、メモリアレイ自身内での配線を高密度金属として維持することができる。ビアは、全体として、図示されているよりも離れて、センス増幅器又はロウドライバの実際に必要な間隔を確保する。このレイアウトにおいて、Ｎにおいて１つの線が失われる。均一な金属密度を維持し、最適なプロセスを行うために（金属ピッチをランダム論理設計規格以上に押すのに必要な）、失われた線は、ダミー金属ライン（接続なし）によって置きかえられる。このスタガー状方法による減少したロウ/コラム密度が以下の設計分析における計算結果に使用される。２λビア用に図示されているが、任意のサイズのビアに伸張してメモリアレイを金属１又は２に接続できることは明らかである。
【００３５】
前述のようなレイアウトにより、必要なダイサイズを決定することができる。メモリ面密度は、メモリ金属配線ピッチにより制限され、メモリ全体の密度を設定する。従来の設計では、最小ビアオーバーラップ及び金属から金属への間隔に基づく金属ピッチが必要になる。全体ダイサイズは、メモリ面自身より、およそ２０％大きくなる（スタガー式レイアウト、及び周辺ドライバについて）。しかしながら、金属をランダム論理設計限定に制限する必要はない。均一な間隔と密度を持って最高密度の金属アレイに導くことによって、ライン太さ及び間隔は、かなり減少させることができる。ランダム配線がメモリ面上で最小になる限り、リソグラフィ及びエッチングは、高密度金属ピッチにとって最適化され、これらの上部層においてさえ、ポリ又は金属１ライン太さを使用することができる。これはビアには適用できないが、前述のように、設計規定制限内で製造することができる。
【００３６】
また、メモリセルの単純な設計は、メモリセル内でビア金属オーバーラップを必要としない。リソグラフィ位置ずれ（ミスアラインメント）は、接触面積（１つの軸）を減らすかも知れないが、その結果、層間誘電体が露出したダイオード成分をパッシベートする。これらの２つのプロセス変更により、最大の金属ピッチが４λ2セル面積において得られる（λは、近似的に金属幅/間隔）。
【００３７】
表１は、０．３５，０．２５、及び０．１８μｍリソグラフィに基づく３つの技術（ＴＳＭＣ及びＭＯＳＩＳ計測可能設計から取られた設計規則）を比較する。下の表は、５１２バイト平均ブロック転送及び１０００ＭＢ/s全体データ転送に必要な設計を仮定した１ＧＢ設計用の結果をまとめたものである。区切り方（セグメンテーション）は、アクセス時間を１００ｎｓ最大要求とバランスすべく勧められるサイズである。
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【００３８】
このように、１ＧＢメモリを従来の０．２５μｍ技術において導入することは、ダイズが適当な制限内（＜５００ｍｍ2）にあれば、簡単である。０．３５μｍ設計規定に対しては、単一チップダイサイズはおそらく製造するのに大きすぎるが、０．５ＧＢアレイは適度である。０．３５μｍ技術の難点は、上部層上の高密度金属用に必要な平坦さ(planarity)を提供すべく、上部レベル金属プレーナ化をＣＭＰプロセスとして実現しなければならないことである。
【００３９】
メモリ速度及び許容損失(power dissipation)電力散逸について、設計及び動作パラメータとして考える。
【００４０】
設計パラメータ：この設計例の目的のために、以下の近似が使用された。
−  ロウ及びコラムライン寄生容量は、直接容量に等しいとする。
−  層間誘電体は、３００ｎｍＳｉＯ2と等価であるとする。
−  金属ライン導電性は、０．０７Ω／□
−  センス増幅器最小しきい値は、１０ｍＶ。
−  ダイオード相互コンダクタンスは、１Ｖ順方向バイアスに対して１０3Ａ/cm2。
−  ダイオードは、片側接合で、ゼロバイアスで４００ｎｍデプリーション幅（１０17ドーピング）。
【００４１】
データ転送速度：所望の１Ｇビット/ｓ維持データ転送速度は、コラムラッチが満たされれば、簡単に達成できる。４０９６区分においてさえ、各ロウアクセスは、８１９２ラッチを満足させ、ロウ読み出し時間はたったの１０μｓであり、実際のデータアクセス時間は、１μｓ未満である。しかしながら、これは、データ転送が高い相関関係を持ち、８１９２コラムすべてが有効であると仮定した場合である。これがくずれれば、電力が犠牲になる。
【００４２】
アクセス時間：瞬間的データアクセス速度（ＣＡＳラッチ上で利用できるデータへのＲＡＳからの時間）は、ダイオードからコラムライン容量への充電時間によって決まる。これは、ダイオードをベースとしたＲＯＭセルないで達成するパラメータとしては、より難しい。時間は、アレイサイズ（区切り方）、ダイオードコンダクタンス、ダイオード容量（主要）、ロウドライブライン抵抗、及びセンス増幅器最小電圧感度がかかわる複雑関数(complex function)である。
【００４３】
アクセス時間は、ロウ充電時間（ＲrowＣrow）、最小指定電圧スイング（ＣcolΔＶ／Ｉdiode）へのコラムセンス積分時間、及びロウ/コラムアドレッシングに対するランダム論理遅延の予測値の合計である。
【００４４】
図７のグラフに示されるように、アクセス速度は、リソグラフィ規定には少ししか依存しないのに対して、区切り方サイズには大きく依存する。アレイを１６以上に区分すると、返って減少する。
【００４５】
許容損失（パワーディシペーション）：電力散逸、許容損失に影響を与える主要な設計上のパラメータは、各読み出しにおいて転送されるブロックの平均サイズである。読み出し要求がロウ読み出しキャッシュの外で解決される限りは、充電及びセンス増幅器に必要となる電力は、多数の読み出しサイクルで平均化される。しかしながら、アクセスがランダムになり、各アクセスに対してロウ充電サイクルが必要になると、電力要求は実質的に大きくなる。図８は、データ転送速度が１０００ＧＢ／ｓに維持された場合の平均ブロック読み出しサイズの関数としての電力要求の予測である。この目的で、４区分０．２５μｍ設計が使用された。尚、メモリは対数である。平均ブロックサイズが数百以上にある限り、電力散逸は本来の転送によって決定される。しかしながら、サイズが下がると、付加的ロウ読み出しが必要となり、電力はブロックサイズと共に逆に上がる。
【００４６】
メモリ面製造:本発明による、例えばＲＯＭメモリの多重面を実現するには、上部レベル処理が、最小のトポグラフィ成長（１２金属層の上に）を伴うプレーナ構造を維持する必要がある。処理は、ロウ/コラム・ビア上での金属ライン露出を均一に行い、処理を＜２５０℃に制限することが効果的である。好ましくは、ダイオードの作成も、コンタクト・ビアと揃えるようにして、マスク・カウントを減らす。
【００４７】
以下、無機半導体材料に基づく２つの実行可能なルートについて説明する。
―  マイクロ結晶シリコンは、ビアを介して金属/シリコン・シード(seed)層上に選択的に蒸着する（又はブランケット蒸着及びＣＭＰエッチング）。
―  ブランケットａ−Ｓｉの爆発的結晶化により、プレーナ化に高い抵抗を残す。ビア誘電体と共に、レーザ強度変調を使用する。
【００４８】
４ｆ2のメモリ密度を得るには、隔離ダイオードが充分に処理され、垂直構成で接触する必要がある。これは、従来の技術におけるプレーナ構成と対称的である。ＲＯＭ又はインピーダンス制御されたＲＡＭ装置における隔離ダイオードは、図９に示されるように、ロウ/コラム金属の上に直接、製造される。左側のメモリセルは、ＲＯＭについて、「オン」になり、一方、右側のメモリセルはオフのままである。最も簡単な構成において、メモリセル間の違いは、ダイオード金属上にパタン化された層間誘電体内においてカットがあるかないかだけである。いくつかの具体的な製造技術について説明するが、まず、現在の製造技術を使用する最も複雑なものから始めて、更に複雑なプロセスを使用するものに話を移す。
【００４９】
一定方向のエネルギー処理により垂直ダイオードの製造について、具体的な例を通して説明する。
【００５０】
例Ａ：ポリマー/低温基板を伴う金属化上で直接、ダイオードを製造する方法。
すべての製造技術に共通なのは、ｐ−ｎ接合ダイオードの形成であり、高密度金属ラインアレイ上に直接的に垂直方向に形成され、メモリのロウ/コラム・ラインを形成する。遷移的温度処理、特に、パルスレーザ又はイオンビームが好ましい製造方法である。というのは、ＷＯＲＭ１/ＲＡＭアプリケーション用の他の低温材料に使えるからである。
i)  ロウ/コラム下のマトリックス用金属膜の蒸着。下にある金属の選択は、部分的に、以下に述べるように、以下の方法に依存する。金属膜は、高い導電性下部層（Ａｌ）及びシリコンとの接触用インターフェースバリア（例えば、タングステン）からなる多重層でよい。
ii) 例えば、スパッタリング、電子ビーム蒸着あるいはＰＥＣＶＤによる非晶質ドナー（ｎ型）ドープされたシリコンの付着。
iii)  アクセプタ（ｐ型）ドープされたシリコン又はゲルマニウムからなる、元の位置での第２層の蒸着。
iv) ポリ結晶ｐｎ接合ダイオードを形成する非晶質膜のレーザ誘発結晶化。エネルギー密度の選択は、シリコン膜が完全に又はほぼ完全に溶ける程度にし、金属層からの核形成(nucleation)を得る。これにより、元のｐ−ｎ付着境界の近くで接合する大きな粒(grain)（＞５０ｎｍ）のポリ結晶ダイオードが得られる。
v)  下部レベルロウラインのマスク及びエッチングを行い、続いて、層間誘電体（ＳｉＯ2）のコンフォーマル（conformal）な付着を行う。
vi) 「オン」及び「オフ」メモリセルを定義するコンタクトレベルのパターニング。
vii)  コラム金属付着及びパタン/エッチング。
【００５１】
例Ｂ：爆発結晶化(explosive crystallization)を利用するための変更
上記（iv）における結晶化に必要な影響は、膜厚によって決定される。結晶化は、爆発結晶化（M.O. Thompson, Phys. Rev. Lett. 52:2360 (1984)方法を利用しても行うことができ、この場合、最小表面の溶融形成だけですむ。非晶質と結晶相との間のエンタルピーの差により、下部相に対する最小の熱的衝撃で、膜の溶融を行うことができる。結果として得られるダイオード層は、非晶質/ポリ結晶相の混合であるが、メモリ隔離アプリケーション用に充分な電流密度（１００Ａ/cm2）を維持する。
【００５２】
例Ｃ：ショットキ（Shottky）ダイオードを使用するための変更
本方法は、接合ダイオードのｐ及びｎ膜の蒸着の代わりに、下部金属膜と共に直接的にショットキバリアを製造すべく変更することができる。この変更は、ｎ型膜だけの蒸着、結晶化、及びショットキバリアの形成を含み、ショットキバリアの形成は、直接的金属（最小液体相互作用）又は金属コンタクトの部分的溶融を介して形成される珪化物相を備える。この変更は、爆発結晶化にとって、金属相で散逸する熱エネルギーを最小にするのに、最適である。
【００５３】
例Ｄ：金属コンタクトから自動ドープするための変更
電気的にアクティブなドーパントを金属膜に含めることによって、ｎ及びｐ型シリコンを別の膜にする必要がなくなる（前述のステップii及び iii）。砒素又はホウ素の薄いコーティングをタングステン金属化上に、又は、ホウ素又は砒素を含む合金を使用することによって、単一膜蒸着へのドーピングを補償することができる。部分的溶融、及び金属又は金属オーバーコートからの不純物を利用し、次に液体相拡散及び結晶化の間の潜在的偏析により、ｐ−ｎ接合も形成される。インターフェースの位置は、結晶化力学により制御することができ、また、影響変更によって、主として爆発結晶化方式において、制御することができる。
【００５４】
例Ｅ：ゲルマニウムを使用するための変更
以上述べた方法は、どれも、シリコンと同様、ゲルマニウムを使用しても行うことができる。ゲルマニウムポリ結晶ダイオードは、高いリークを示すかも知れないが、これは、液体プロセス温度における４５０Ｋ減少によってオフセットされる。遷移的ではあるが、溶融相は、非常に反応性が高い。
【００５５】
例Ｆ：金属の選択
前述の例Ｃに開示された変更とは別に、金属にとっての主要な要請は、固化するまでの間に溶融半導体との相互作用を最小にすることである。候補となる金属としては、タンタル、タングステン、プラチナのような耐火性金属、Ｐｄ，Ｍｏ，Ｎｉ，Ｃｏ，又はＣｒのような中間遷移金属があり、ＴｉＮのような電流拡散バリア、ＮｉＳｉ2のような終端珪化物相がある。元素金属はすべて安定した珪化物相を形成し、液体シリコン又はゲルマニウムとは穏やかな反応が期待される。安定した珪化物を使用することによって、そのような反応を最小に抑制することができる。しかしながら、珪化物は適当な伝導体でもあるので、薄い珪化物を形成することは一般的に問題とはならない。良く定義された珪化物を形成することが、例Ｃとして与えらた変更を導入する際に必要となる。
ダイオードの自己整合(self-alignment)及びプレーナ化について、いくつかの処理を導入してもよい。
【００５６】
上記例Ａにおいて述べたプロセスは、コンタクトマスクを下にあるロウ金属化と正確に重ねる従来の半導体処理である。また、エッチングは、位置的に粗くなるので、積み重ね３Ｄ集積のために平坦にしなければならない。しかしながら、ポリ結晶及び非晶質相との間の伝導性の差１０3乃至１０5のを使用して、セルファライン・ダイオード定義パタンを行い、同時にアドレス平坦化問題に対処することができる。このモードに対する主要な変更は、非晶質相材料をダイオード間領域に残し、特性高さを最小にすることである。この場合の処理の流れは、以下のようになる。
i)  ロウラインのための金属の蒸着及びパタン化。これにより、完全にエッチングが行われ、金属ライン間の誘電体と平坦になる。
ii) ｎ及びｐ非晶質膜の均一な蒸着（又は、前述の単一層ビア変更）。
iii)  コンタクト誘電体プラス薄い金属反射層（Ｃｒ又はＡｌ）の蒸着。ダイオードが形成されるビアを残して、パタンエッチングを行う。
iv) パタン化された膜にレーザ照射する。ビア内だけで充分なエネルギーが吸収され、シリコンの結晶化を開始する（爆発又は完全溶融）。
v)  コラムラインのための金属蒸着（反射膜は、金属と一緒に使えるものであれば、蒸着の前に除去する必要はなく、同時にエッチングしてよい）。コラムラインをパタン化して、エッチングする。
vi) 誘電体蒸着及び平坦化
【００５７】
このプロセスにおいて、コラム金属の位置決めビアとの位置決めは、ゆるやかになる。位置決めがうまくいかない場合も、コラムがロウに短絡しない。なぜなら、下にある金属は完全に非晶質シリコンによってコーティングされているからである。非晶質シリコンの伝導性は、充分に低く維持して、ロウライン間のクロストークをわずかに抑制しなければならない。これは、非常に浅くドープされたａ−Ｓｉ膜を、下にある金属化からのドーパントを使って形成されたダイオードと共に使用することによって簡単に達成することができる（前述の例Ｄ）。結果として得られるダイオード構造については、図１０を参照。
【００５８】
他の変更において、短い波長（エキシサイマレーザ）を放射源として使用する代わりに、長い波長のレーザを使用して結晶化を開始させることができる。１．０６ｕｍ（Ｎｄ：ＹＡＧ波長）において、非晶質シリコンは、充分に透明であり、エネルギーは非晶質膜を通過して、下にある金属膜だけによって吸収されることができる。この金属は、次に、爆発結晶化（又は完全な溶融）を開始する。このモードの有利な点は、ダイオードがロウ金属領域だけで形成される点である。
【００５９】
最後に、ダイオードアレイは、ウェハ上のパタンの代わりに、パタン化されたレーザビーム（マスクを介しての画像）を使用してパタン化することができる。これは、大きな特性サイズ（１μｍ）に限定されるが、いくつかの写真ステップを排除することができる。
【００６０】
本発明は、ＲＯＭ装置に限定されるものではなく、先に述べたように、様々な種類のメモリ及びデータ処理装置及びモジュールに適用することができる。以下、別の好ましい実施の形態について簡単に説明する。
【００６１】
前述の基本的アーキテクチャは、ＷＯＲＭアプリケーションにも適用することができる。これを達成するには、パッシブマトリックスアレイから開始するもので、そこでは、すべての交差点が初期段階において整流ダイオード挙動を示す。所与の交差点への書き込みは、開放回路を作ることによって、即ち、ダイオードの前方コンダクタンスを破壊することによって達成される。
【００６２】
実施の形態の１つの種類において、マトリックスアレイは、パッシブマトリックスを構成する２つの並列な電極セットの間に共役ポリマーを挟むことによって作られ、電極及び挟み込み材料は、各交差点において整流ダイオードを自発的に形成するように選択する。関連物性は、完全に調査されており、学術論文に記載されている。所与の交差点への書き込みは、いくつかの方法の１つによって達成することができる。最も直接的なものは、唯一ではないが、交差点においてポリマー材料に短いが強い電流パルスを流すことによって熱的損傷を与えて、コンダクタンスを空間的に制御して減少させるか、開放回路を作る。適当な材料及び幾何的形状については、本出願の制御下にある次の特許出願に記載されている。ノルウェー特許第９７２８０３号、及び第９７３３９０号、及びそこから派生する出願である。
【００６３】
パラグラフ４で説明した好ましい実施の形態との類推で低いバイアスで読み出しが行われるのに対して、書き込みは、高い電流及び異なるパルシングプロトコルを必要とする。このように、交差点におけるエネルギー散逸の時間特性は、きちんと制御して、ダイオード接合において必要な熱的経過を得て、誘電インピーダンス変化の領域（例えば、熱的損傷）を書き込まれが行われる交差点に限定する必要がある。これらの面は、ＷＯＲＭメモリの方が、ＲＯＭ型に比較して、高い電子的複雑さを含むということを意味し、また、書き込みの際により高い電流が必要になるということは、ビット密度が低くなるということでもある。他方、電子的書き込み全体は、例えばマスクされたＲＯＭを製造する場合のような型取りに基づく処理(foundry-based processing)ステップが必要なくなるということも意味している。
【００６４】
当業者であれば明らかなように、前述の基本アーキテクチャは、ＲＯＭ，ＷＯＲＭ，ＲＥＷＲＩＴＡＢＬＥアレイを単一装置で、同じ単数又は複数の層で集積する、あるいは単一スタックで個別のＲＯＭ，ＷＯＲＭ，ＲＥＷＲＩＴＡＢＬＥ層を集積する可能性を開くものである。これから導き出される様々な可能性の中で、特に、この種のメモリ型の結合について、以下に述べる。
【００６５】
自己診断による歩留まり向上：製造後のテスト及び品質検査の一部として、ＲＯＭにおける自己診断プログラムが行われ、メモリ内の誤りをチェックする。結果はＷＯＲＭに記憶され、ＲＯＭからの命令にリンクされ、メモリ装置内の誤りが阻止され、修正される。これは、見えないところではなく、ユーザにとって透明な方法で行われる。このようにして、製造歩留まりを向上することができる。
【００６６】
異なる型のメモリを組み合わせることのできる前述の装置をそのまま延長すると、２−、３−次元アーキテクチャへの処理力を含むことになる。このように、分配型(distributed)プロセッサ（マイクロプロセッサを含むが、それに限定されるものではない）で、高速且つ物理的に近接して配置された専用メモリへの直接的アクセスを備えたものは、従来のシリコンウェハ技術に基づくプロセッサ/マイクロプロセッサによっては得られない速度と柔軟性を提供する。これらの問題、特に、計測可能アーキテクチャにおける集積メモリ及び処理についての、全体的説明については、ノルウェー特許第９８２５１８を参照せよ。本出願の優先性は、そこから由来するものであり、一般のコンピュータ関連文献もそうである。
【００６７】
明らかなように、本発明は、前述の文献における考え方や具体的実施の形態を、新規アーキテクチャ解決を通して、また高密度２−、及び３−Ｄ構造を容易にする材料及び処理の使用を介して、敷衍するものである。
【図面の簡単な説明】
【００６８】
【図１】本発明を適用することのできるスケーラブル集積データ処理装置の実施の形態を示す。
【図２】本発明の実施の形態に基づく１ＧＢ  ＲＯＭ用模式的レイアウトである。
【図３】図２におけるＲＯＭの一対のメモリ面のロウ/コラムアドレッシングラインのレイアウトである。
【図４】図２のＲＯＭのメモリ面のスタガー状又は千鳥足的に積み重ね（スタッキング）配置した構成である。
【図５】図４に示された種類のいくつかの千鳥足的配置を、図２に示されたＲＯＭのメモリ面の多重区分千鳥足的重ね合わせ配置と組み合わせたものである。
【図６】メモリ面を貫通して、又はメモリ面を横切って、メモリ面を下にある回路に接続するための千鳥足配置された垂直又は水平ビアである。
【図７】アクセス時間とメモリブロックセグメントの数との関係を示すグラフである。
【図８】平均アドレッシング電力要求と平均ブロック（読み出し）アドレッシングサイズとの関係を示すグラフである。
【図９】ＲＯＭ内の「オン」及び「オフ」メモリ素子における垂直ダイオードを示す。
【図１０】図９と同様の垂直ダイードであるが、自己位置決めプレーナ化により製造されたものを示す。
【図１】
2006253699.tif 000004
【図２】
2006253699.tif 000005
【図３】
2006253699.tif 000006
【図４】
2006253699.tif 000007
【図５】
2006253699.tif 000008
【図６】
2006253699.tif 000009
【図７】
2006253699.tif 000010
【図８】
2006253699.tif 000011
【図９】
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【図１０】
2006253699.tif 000013
【手続補正書】
【提出日】平成18年6月1日(2006.6.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又は演算モジュールを基板上に備えたデータ記憶・演算装置であって、
メモリ及び/又は演算モジュールは、単一メイン層又は多重メイン層として、基板上に配置され、
メモリモジュール及び/又は演算モジュールの各層は、機能サブ層を備え、
各メイン層内のメモリモジュール及び/又は演算モジュールは、ビア、表面又は端部接続を介して、他のメイン層及び基板の上部又は内部に配置された回路と通信し、
前記装置は、装置の動作のために、トランジスタ及び/又はダイオードの形でのアクティブ構成要素を備え、
装置の動作のための少なくともいくつかの最大ではすべてのトランジスタ及び/又はダイオードは、基板の上部又は内部に配置されることを特徴とする装置。
【請求項２】
請求項１記載の装置であって、
基板の少なくとも一部は、パッシブキャリア上に塊あるいは薄膜として配置されたドープされた又はドープされない形の半導体材料を含み、この半導体材料は、以下のもの、即ち、非晶質、ポリ結晶、マイクロ結晶、バルク、又はプロセスで形成された単結晶の形のシリコン、ガリウム砒素、ゲルマニウム、又はそれらの分子、オリゴマー、ポリマーを含む有機半導体材料から選択された１つ以上のものであることを特徴とする装置。
【請求項３】
請求項１記載の装置であって、
基板の上部又は内部に配置された回路が、ＣＭＯＳ，ＮＭＯＳ，ＰＭＯＳのうちの１つ以上の技術によって実現されることを特徴とする装置。
【請求項４】
請求項１記載の装置であって、
基板の上部又は内部に備えられる回路がＳＲＡＭ，ＤＲＡＭ、及び/又は強誘電体ＲＡＭ（ＦＥＲＡＭ）のかたちのキャッシュメモリを１つ以上備えることを特徴とする装置。
【請求項５】
請求項１記載の装置であって、薄膜回路を備えることを特徴とする装置。
【請求項６】
請求項１記載の装置であって、
基板の上部又は内部に備えられる回路が、メモリエラー及び欠陥を検出して修正するためのプロセッサを備えることを特徴とする装置。
【請求項７】
請求項１記載の装置であって、基板の上部又は内部に備えられる回路が、重なる層及び/又は基板内の欠陥メモリを再マッピングするためのプロセッサを備えることを特徴とする装置。
【請求項８】
請求項１記載の装置であって、基板の上部又は内部に備えられる回路が、メモリモジュールを動的に再マッピングしてその性能及び寿命を最適にするためのプロセッサを備えることを特徴とする装置。
【請求項９】
ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又は演算モジュールを基板上に備えたデータ記憶・演算装置であって、
メモリ及び/又は演算モジュールは、単一メイン層又は多重メイン層として、基板上に配置され、
メモリモジュール及び/又は演算モジュールの各層は、機能サブ層を備え、
各メイン層内のメモリモジュール及び/又は演算モジュールは、ビア、表面又は端部接続を介して、他のメイン層及び基板の上部又は内部に配置された回路と通信し、
前記装置は、装置の動作のために、トランジスタ及び/又はダイオードの形でのアクティブ構成要素を備え、
基板上の少なくともいくつかの層及び最大すべての層は、低温で可能な有機材料及び/又は低温で処理された無機膜を備えることを特徴とする装置。
【請求項１０】
請求項９記載の装置であって、前記無機膜材料は、シリコン、シリコン化合物、金属、又はそれらを組み合わせたものであることを特徴とする装置。
【請求項１１】
請求項９記載の装置であって、基板上の少なくともいくつかの層及び最大すべての層は、トランジスタ及び/又はダイオードを備える回路を含むことを特徴とする装置。
【請求項１２】
請求項９記載の装置であって、層の少なくとも１つは、メモリ材料の表面に配置された平行な電極の第１セットと、メモリ材料の反対の表面に配置された平行な電極の第２セットとが交差する交差上のメモリ材料内で定義されるパッシブマトリックスアドレスされるメモリ素子を備えたメモリモジュールを備え、前記メモリ素子は、前記交差において、非線形インピーダンス素子として実現され、これら素子は、そのアドレッシングを改善すべく、それぞれ、交差する電極の間のメモリ材料の電気インピーダンスパラメータにより与えられる論理値を備えることを特徴とする装置。
【請求項１３】
請求項１２記載の装置であって、前記非線形インピーダンス素子は、以下の材料、即ち、非晶質、ポリ結晶、マイクロ結晶、バルク、又はプロセスで形成された単結晶の形のシリコン、ガリウム砒素、ゲルマニウム、又は有機半導体材料の分子、ポリマー、又はそれらの組み合わせの１つから作られる整流ダイオードであることを特徴とする装置。
【請求項１４】
請求項１２記載の装置であって、前記非線形インピーダンス素子は、以下の材料、即ち、非晶質、ポリ結晶、マイクロ結晶、バルク、又はプロセスで形成された単結晶の形のシリコン、ガリウム砒素、ゲルマニウム、又は有機半導体材料の分子、ポリマー、又はそれらの組み合わせの１つから作られる薄膜トランジスタであることを特徴とする装置。
【請求項１５】
請求項９記載の装置であって、各メイン層は、２つ以上の並べて配置されたセグメントに分かれ、それらが同様のセグメントの上に積み重ねられて、共通基板上に２つ以上の並置されたスタックを形成し、各スタック内の各セグメントの一部が基板の一部に接続され、その上に備えられた回路と電気的に通信することを特徴とする装置。
【請求項１６】
請求項９又は１５記載の装置であって、メイン層がスタガー状に上下に積み重ねられ、スタック内の各メモリが基板の一部に接続され、その上にある回路と電気的に通信することを特徴とする装置。
【請求項１７】
請求項９記載の装置であって、メイン層間、及びメイン層と基板との間に電力及び信号接続を提供する複数の貫通する導電体またはビアが、縦方向に、スタガー状に配置されていることを特徴とする装置。
【請求項１８】
請求項９記載の装置であって、１つ以上の層を載せた基板の一部が、これらの層の１つ以上と電気的に接続されたアクティブ回路を含むことを特徴とする装置。
【請求項１９】
請求項９記載の装置であって、メイン層の少なくとも１つは、メモリモジュールの上にあるサブ層とメモリモジュールの下にあるサブ層であって、ロウ又はコラム電極のセットを共用する別々のサブ層に、二重パッシブマトリックスアドレッシング可能なメモリモジュールを備えることを特徴とする装置。
【請求項２０】
請求項９記載の装置であって、メインメモリ層の少なくとも２つが、共通ロウ又はコラムドライブエレクトロニクスを備え、また、必要があれば、共通線を介してそれらと接続されたオプションのセンスエレクトロニクスを備えることを特徴とする装置。
【請求項２１】
請求項９記載の装置であって、メモリモジュールの少なくとも１つがマスクされたＲＯＭ又はパタン化されたＲＯＭであることを特徴とする装置。
【請求項２２】
請求項９記載の装置であって、メモリモジュールの少なくとも１つがＷＯＲＭであることを特徴とする装置。
【請求項２３】
請求項９記載の装置であって、メモリモジュールの少なくとも１つがＲＥＷＲＩＴＡＢＬＥ型のメモリセルを備えることを特徴とする装置。
【請求項２４】
請求項９記載の装置であって、ＲＯＭ，ＷＯＲＭ，ＲＥＷＲＩＴＡＢＬＥの形の異なるメモリ型の少なくとも１つの組み合わせが、スタック内の少なくとも１つのメイン層に集積されることを特徴とする装置。
【請求項２５】
ＲＯＭ及び/又はＷＯＲＭ及び/又はＲＥＷＲＩＴＡＢＬＥメモリモジュール及び/又は処理モジュールを含むデータ記憶及び処理装置を製造する方法であって、該装置は基板上に設けられて、
メモリ及び処理モジュールは、基板頂部上の単一メイン層又は多重メイン層内に設けられて、各メイン層内のメモリモジュール及びデータ処理モジュールは、ビア、表面又は端部接続を介して基板の上部又は内部に配置された回路及び他のメイン層と通信し、前記装置は動作のために、トランジスタ及び/又はダイオードを持つアクティブ回路を含み、メモリ及びデータ処理モジュールは、メイン層及びその機能サブ層を逐次付着するステップで作られ、
前記方法は、前記メイン層を付着し処理する際に、既に付着されて処理された下にある１つ又は複数の層を、温度範囲１５０から４５０度Ｃを達成する静的温度及びポリマー材料の遷移安定限界を超える動的温度に晒さない、若しくは処理で生じる化学的損傷に晒さない、熱的条件下でメイン層の付着及び処理を行い、
前記遷移安定限界は、１０ｍｓ以下に対して５００度Ｃ未満として定義されることを特徴とする方法。
【請求項２６】
請求項２５記載の方法であって、前記メイン層の材料は、以下の処理、即ち、非晶質、ポリ結晶、又はマイクロ結晶シリコン又はゲルマニウム、酸化物及び他の誘電材料及び金属及びそれらを組み合わせたものの薄膜から選択され、スパッタリング、蒸着、化学蒸着、プラズマを利用した化学付着、又はスピンコーティングの１つによって付着されることを特徴とする方法。
【請求項２７】
請求項２５又は２６記載の方法であって、付着されたメイン層を前記熱的条件に合う半導体処理で行う処理であって、その半導体処理はフォトリソグラフィ、ウェットエッチング、反応性イオン若しくはプラズマエッチングを含むドライエッチング、化学機械的研磨、イオン注入、及び/又はそれらの組み合わせ処理等から選択されることを特徴とする方法。
【請求項２８】
請求項２５〜２７のいずれか１項に記載の方法であって、付着されたメイン層を、パルスレーザ又はイオン源による遷移加熱で処理して、付着された非晶質膜を結晶化させ、付着された膜の粒子リファインメント及びその中のドーパントの活性化を実現することを特徴とする方法。
【請求項２９】
請求項２５〜２８のいずれか１項に記載の方法であって、前記層のための分子状オリゴマー又はポリマー材料を、以下の処理、即ち、溶媒技術、蒸着、スパッタリング、その他の真空ベースの技術、膜トランスファ技術、又はそれらの組み合わせの１つによって付着することを特徴とする方法。