(57)【要約】【課題】ビットラインの電気抵抗を増大させることなく、メモリセル領域の高さを低くするフローティングゲート構造にする。【解決手段】半導体基板１０上に、イオン注入損傷保護膜２０を形成し、半導体基板を半導体支持層１３上に不純物拡散層１５を備える構成にする。イオン注入損傷保護膜上には、層間絶縁膜４０を形成する。層間絶縁膜、イオン注入損傷保護膜及び不純物拡散層の、フローティングゲート形成領域５１に対応する領域の部分を除去して、半導体支持層を露出するゲート形成用溝４２を形成する。ゲート形成用溝内に、フローティングゲート絶縁膜６２及びフローティングゲート７２を形成する。【選択図】図３
2006253547.tif 000002
【特許請求の範囲】
【請求項１】
半導体支持層上に、不純物拡散層、イオン注入損傷保護膜、及び層間絶縁膜が順に積層された積層体と、
フローティングゲート形成領域の前記半導体支持層が露出するように、前記積層体に形成されたゲート形成用溝内に、該半導体支持層に接し、及び、該ゲート形成用溝の側面で、前記イオン注入損傷保護膜及び層間絶縁膜のそれぞれと接するフローティングゲート絶縁膜と、
前記ゲート形成用溝を埋め込んで形成されたフローティングゲートと、
該フローティングゲートが積層された積層体の上側表面上に、順に積層されたコントロールゲート絶縁膜及びコントロールゲートと
を備えることを特徴とする半導体記憶装置。
【請求項２】
半導体基板上に、イオン注入損傷保護膜を形成する工程と、
不純物を、前記イオン注入損傷保護膜を通過させて前記半導体基板にイオン注入する工程と、
イオン注入された前記半導体基板を活性化アニールして、該半導体基板を、不純物拡散層と、当該半導体基板の残部の半導体支持層とを備える構造に変える工程と、
前記イオン注入損傷保護膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜、イオン注入損傷保護膜及び不純物拡散層の、フローティングゲート形成領域の部分を除去して、前記半導体支持層を露出するゲート形成用溝を形成する工程と、
該半導体支持層の露出面及び側面上と前記層間絶縁膜上とに、第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜上に第１の導電性膜を形成する工程と、
前記層間絶縁膜上の前記第１のシリコン酸化膜及び第１の導電性膜を除去して、前記ゲート形成用溝内に残存した第１のシリコン酸化膜及び第１の導電性膜をそれぞれフローティングゲート絶縁膜及びフローティングゲートとして形成する工程と、
該フローティングゲート及び前記層間絶縁膜上に、第２のシリコン酸化膜及び第２の導電性膜を順に積層する工程と、
該第２の導電性膜及び第２のシリコン酸化膜をエッチングして、それぞれコントロールゲート及びコントロールゲート絶縁膜を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項３】
半導体基板上に、イオン注入損傷保護膜を形成する工程と、
不純物を、前記イオン注入損傷保護膜を通過させて前記半導体基板にイオン注入してイオン注入層を形成して、前記半導体基板を、イオン注入層と当該半導体基板の残部の半導体支持層とを備える構造に変える工程と、
前記イオン注入損傷保護膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜、イオン注入損傷保護膜及びイオン注入層の、フローティングゲート形成領域の部分を除去して、前記半導体支持層を露出するゲート形成用溝を形成する工程と、
該半導体支持層の露出面及び側面上と前記層間絶縁膜上とに、第１のシリコン酸化膜を形成するとともに、熱処理によって前記イオン注入層を不純物拡散層とする工程と、
前記第１のシリコン酸化膜上に第１の導電性膜を形成する工程と、
前記層間絶縁膜上の前記第１のシリコン酸化膜及び第１の導電性膜を除去して、前記ゲート形成用溝内に残存した第１のシリコン酸化膜及び第１の導電性膜をそれぞれフローティングゲート絶縁膜及びフローティングゲートとして形成する工程と
該フローティングゲート及び前記層間絶縁膜上に、第２のシリコン酸化膜及び第２の導電性膜を順に積層する工程と、
該第２の導電性膜及び第２のシリコン酸化膜をエッチングして、それぞれコントロールゲート及びコントロールゲート絶縁膜を形成する工程と
を含むことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置、特に半導体不揮発性メモリと、その製造方法に関するものである。
【背景技術】
【０００２】
半導体不揮発性メモリは、記憶情報の保持に電力が不要であることから、携帯機器等の低電力機器のメモリとして利用されている。近年、半導体不揮発性メモリとして、電荷を蓄積可能なシリコン窒化膜を備えるＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）構造（例えば、特許文献１参照。）や、ポリシリコンを用いたフローティングゲート構造（例えば、特許文献２及び特許文献３参照。）が広く用いられている。
【０００３】
特許文献２に開示されているフローティングゲート構造を用いた半導体不揮発性メモリでは、ビットラインとなる不純物拡散領域が形成された半導体基板上にフローティングゲート及びコントロールゲートがシリコン酸化膜を介して順に積層された構造を有している。
【０００４】
また、特許文献３に開示されているフローティングゲート構造を用いた半導体不揮発性メモリでは、半導体基板に溝が形成されていて、当該溝内にフローティングゲートが形成されている。この半導体不揮発性メモリでは、溝内のフローティングゲートが形成されていない半導体基板の部分に、イオン注入してビットラインとして用いられる不純物拡散領域を形成している。
【特許文献１】特開２００２−２８０４６４号公報
【特許文献２】特開２００２−３３４０５号公報
【特許文献３】特開平１０−１８９９１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の特許文献２に開示されている半導体不揮発性メモリでは、半導体基板上にフローティングゲート及びコントロールゲートが形成されているため、これらゲートが形成されているメモリセル領域の高さが、その周辺のトランジスタ領域に比べて高くなる。メモリセル領域の高さが高くなると、メモリセル領域とトランジスタ領域との段差が大きくなり、この段差の存在のために、微細化が困難になる。
【０００６】
また、上述の特許文献３に開示されている半導体不揮発性メモリでは、半導体基板に形成された溝内にフローティングゲートを埋め込む構造のため、メモリセル領域とトランジスタ領域との段差を低減することができる。しかし、不純物拡散領域を形成するためのイオン注入では、溝の底面にイオンを注入するために、真上からイオン注入するとともに、側面にイオンを注入するために、斜めにイオン注入を行っている。ここで、微細化のためにフローティングゲートを埋め込む溝の幅を減少させると、斜めにイオン注入を行っても、半導体基板の表面部分がマスクとなってしまうため、溝の底に近い側面付近には、イオンが注入されない領域ができてしまう。この結果、ビットラインとして用いられる不純物拡散領域の電気抵抗が増大するので、やはり微細化の障害となる。
【０００７】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、ビットラインの電気抵抗を増大させることなく、メモリセル領域の高さを低くするフローティングゲート構造を用いた半導体記憶装置である半導体不揮発性メモリ及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上述した目的を達成するために、この発明の半導体記憶装置は、半導体支持層上に、不純物拡散層、イオン注入損傷保護膜、及び層間絶縁膜が順に積層された積層体と、フローティングゲート絶縁膜と、フローティングゲートと、コントロールゲート絶縁膜と、コントロールゲートとを備えている。
【０００９】
フローティングゲート絶縁膜は、積層体に形成されたゲート形成用溝内に設けられている。このゲート形成用溝は、フローティングゲート形成領域の半導体支持層が露出するように積層体に形成されていて、半導体支持層の露出面が、ゲート形成用溝の底面を形成している。従って、フローティングゲート絶縁膜は、半導体支持層にその露出面で接し、及び、ゲート形成用溝の側面で、イオン注入損傷保護膜及び層間絶縁膜のそれぞれと接して設けられている。
【００１０】
フローティングゲートは、ゲート形成用溝を埋め込んで形成されている。フローティングゲートが積層された積層体の上側表面上に、コントロールゲート絶縁膜及びコントロールゲートが順に積層して備えられている。
【００１１】
また、この発明の半導体記憶装置の製造方法は、以下の工程を含んでいる。先ず、半導体基板上に、イオン注入損傷保護膜を形成する。次に、不純物を、イオン注入損傷保護膜を通過させて半導体基板にイオン注入した後、イオン注入された半導体基板を活性化アニールして、半導体基板を、不純物拡散層と、当該半導体基板の残部の半導体支持層とを備える構造に変える。次に、イオン注入損傷保護膜上に層間絶縁膜を形成する。次に、層間絶縁膜、イオン注入損傷保護膜及び不純物拡散層の、フローティングゲート形成領域の部分を除去して、半導体支持層を露出するゲート形成用溝を形成する。次に、ゲート形成用溝の底面及び側面上と層間絶縁膜上とに、第１のシリコン酸化膜を形成した後、第１のシリコン酸化膜上に第１の導電性膜を形成する。次に、層間絶縁膜上の第１のシリコン酸化膜及び第１の導電性膜を除去して、ゲート形成用溝内に残存した第１のシリコン酸化膜及び第１の導電性膜をそれぞれフローティングゲート絶縁膜及びフローティングゲートとして形成する。次に、フローティングゲート及び層間絶縁膜上に、第２のシリコン酸化膜及び第２の導電性膜を順に積層した後、第２の導電性膜及び第２のシリコン酸化膜をエッチングして、それぞれコントロールゲート及びコントロールゲート絶縁膜を形成する。
【発明の効果】
【００１２】
この発明の半導体記憶装置によれば、フローティングゲートを半導体基板に埋め込んで形成しているため、メモリセル領域の高さを低くすることができ、従って、周辺のトランジスタ領域との段差が小さくできる。このため、この発明の半導体記憶装置は、微細化に優れる。
【００１３】
また、この発明の半導体記憶装置の製造方法によれば、半導体基板にイオン注入した後に、ゲート形成用溝を形成することにより、不純物拡散層をストライプ状に分離して、ビットラインとして用いられる不純物拡散領域を形成する。このため、不純物拡散層の電気抵抗の増大を防ぎつつ、容易に上述の半導体記憶装置を製造することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の構成および配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の材質および数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。
【００１５】
（第１実施形態）
図１〜図５を参照して第１実施形態の半導体不揮発性メモリの製造工程につき説明する。  図１は、第１実施形態の半導体不揮発性メモリの製造工程を説明するための断面図である。図２は、第１実施形態の半導体不揮発性メモリの、図１に示した製造工程に引き続いて行われる製造工程を説明するための図であって、上側から見た平面図である。図３は、第１実施形態の半導体不揮発性メモリの、図１に示した製造工程に引き続いて行われる製造工程を説明するための図であって、図２のＡ−Ａ線に沿った面で切った概略断面図である。図４は、第１実施形態の半導体不揮発性メモリの、図２及び図３に示した製造工程に引き続いて行われる製造工程を説明するための図であって、図４（Ａ）は上側から見た平面図である。図４（Ｂ）は図４（Ａ）のＢ−Ｂ線に沿った面で切った概略断面図である。図４（Ｃ）は図４（Ａ）のＣ−Ｃ線に沿った面で切った概略断面図である。図５は、第１実施形態の半導体不揮発性メモリの、図４に示した製造工程に引き続いて行われる製造工程を説明するための図であって、図５（Ａ）及び図５（Ｂ）は、それぞれ図４（Ａ）のＢ−Ｂ線、及び図４（Ａ）のＣ−Ｃ線に沿った面に対応する面で切った概略断面図である。
【００１６】
先ず、半導体基板１０として、ｐ型不純物をドープしたｐ型半導体基板を用意する（図１（Ａ））。
【００１７】
次に、半導体基板１０の上側表面１２上に、イオン注入損傷保護膜２０を形成する。イオン注入損傷保護膜２０は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法又は熱酸化法により数ｎｍ〜数１０ｎｍの厚さに形成されたシリコン酸化膜で形成される（図１（Ｂ））。
【００１８】
次に、半導体基板１０の上側表面１２付近に、イオン注入損傷保護膜２０を通過させて、不純物をイオン注入する。半導体基板１０がｐ型半導体基板の場合、ｎ型不純物としてリンＰやヒ素Ａｓが、１×１０13〜１×１０15個／ｃｍ2程度の濃度で注入される。その後、活性化アニールにより、半導体基板１０の不純物がイオン注入された領域が不純物拡散層１５となり、半導体基板１０は、半導体支持層１３上に不純物拡散層１５を備える構成となる。不純物拡散層１５を形成するための活性化アニールは、７００〜９００℃の窒素雰囲気中で行われる（図１（Ｃ））。
【００１９】
次に、イオン注入損傷保護膜２０上に、層間絶縁膜（第１の層間絶縁膜）４０を形成する。第１の層間絶縁膜４０は、例えば、ＣＶＤ法によりシリコン酸化膜で形成される（図１（Ｄ））。
【００２０】
次に、第１の層間絶縁膜４０上にフォトレジストを塗布して、フォトレジスト層（図示を省略する。）を形成する。その後、公知のフォトリソグラフィ法によるパターニングを行って、フォトレジスト層に開口部５２を形成し、よってフォトレジストパターン５０を得る。この場合、この開口部５２は、フォトレジスト層の、フローティングゲート形成領域５１に対応する領域に形成される。フローティングゲート形成領域５１は、ストライプ状に設けられている。このストライプの長手方向を第１の方向とする（図２（Ａ）及び図３（Ａ））。
【００２１】
次に、フォトレジストパターン５０をマスクとしたドライエッチングにより、第１の層間絶縁膜４０、イオン注入損傷保護膜２０及び不純物拡散層１５を順次に部分的に、かつ自己整合的に除去して、ゲート形成用溝４２を形成する。この溝４２を形成する領域は、第１層間絶縁膜４０、イオン注入損傷保護膜２０及び不純物拡散層１５の、フローティングゲート形成領域５１に対応する部分である。ゲート形成用溝４２の底面には半導体基板１０の半導体支持層１３の上側表面が露出しているので、この露出面が底面を形成している。その後、フォトレジストパターン５０は、アッシング等により除去される。ゲート形成用溝４２の形成の結果、不純物拡散層１５は、ゲート形成用溝４２で分離されてストライプ状になる。このストライプを構成する不純物拡散層１５のそれぞれの部分（不純物拡散領域ともいう。）が、ビットラインとして機能する（図２（Ｂ）及び図３（Ｂ））。
【００２２】
次に、ゲート形成用溝４２の底面及び側面上と、第１の層間絶縁膜４０の上側表面４５上とに、それぞれの面に沿って、第１のシリコン酸化膜６０を形成する。この場合、第１のシリコン酸化膜６０を、例えば、ＣＶＤ法により形成する（図３（Ｃ））。
【００２３】
次に、第１のシリコン酸化膜６０上に第１の導電性膜７０を形成する。この第１の導電性膜７０を、例えば、不純物をドープしたポリシリコンをＣＶＤ法により堆積して形成する。このとき、第１の導電性膜７０を、ゲート形成用溝４２、従って、第１のシリコン酸化膜６０が形成している溝４３を埋め込むように形成する（図３（Ｄ））。
【００２４】
次に、エッチバック又はＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、第１の導電性膜７０と、第１のシリコン酸化膜６０のうち、第１の層間絶縁膜４０上に堆積した部分を除去する。その結果、第１の導電性膜７０のゲート形成用溝４２、従って、溝４３内に残存した部分がフローティングゲート７２となる。また、ゲート形成用溝４２の底面及び側面上に残存した第１のシリコン酸化膜６０が、フローティングゲート絶縁膜６２となる。なお、このエッチバック又はＣＭＰにより、フローティングゲート７２及びフローティングゲート絶縁膜６２の露出した面７３及び６３と、第１の層間絶縁膜４０の上側表面４５とは、平坦な平面（以下、上側平坦面と称する。）４６となる。また、このエッチバック又はＣＭＰでは、第１の層間絶縁膜４０上に堆積した第１の導電性膜７０が除去されればよく、第１のシリコン酸化膜６０は、第１の層間絶縁膜４０上に残存しても良い（図２（Ｃ）及び図３（Ｅ））。
【００２５】
次に、上側平坦面４６上に、ＣＶＤ法等により、第２のシリコン酸化膜８０を形成する。その後、第２のシリコン酸化膜８０上に、第２の導電性膜９０を形成する。この場合、第２の導電性膜９０を、例えば、ポリシリコン上に金属シリサイドを重ねた構造であるポリサイド構造として形成する（図３（Ｆ））。
【００２６】
次に、任意好適な公知のフォトリソグラフィ及びドライエッチングにより、第２の導電性膜９０をパターニングして、コントロールゲート９２をストライプ状に形成する。このパターニングでは、コントロールゲート９２を、そのストライプの長手方向が第１の方向と直交する第２の方向となるように形成する。ストライプ状に形成されたコントロールゲート９２のそれぞれはワードラインとして機能する。なお、コントロールゲート９２が存在しない領域では、ゲート形成用溝内に形成されたフローティングゲート７２もエッチングにより除去される。第２のシリコン酸化膜８０は、コントロールゲート９２に覆われる部分が残存して、コントロールゲート絶縁膜８２となる（図４（Ａ）、（Ｂ）及び（Ｃ））。
【００２７】
次に、コントロールゲート９２及び層間絶縁膜４０上と、フローティングゲートが除去されたゲート形成用溝内とに、第２の層間絶縁膜１００を形成する。この第２の層間絶縁膜１００を、例えば、ＣＶＤ法によりシリコン酸化膜として形成する（図５（Ａ）及び（Ｂ））。
【００２８】
その後、第２の層間絶縁膜１００内には、不純物拡散層１５と、第２の層間絶縁膜１００上に形成される上部配線（図示を省略する。）との電気的接続を得るためのコンタクト（図示を省略する。）が形成される。
【００２９】
上述した第１実施形態によれば、フローティングゲートを半導体基板に埋め込んで、半導体不揮発性メモリを形成しているため、メモリセル領域の高さを低くすることができ、従って、周辺のトランジスタ領域との段差が小さくできる。このため、この発明の半導体記憶装置は、従来よりもいっそう微細化された装置となる。
【００３０】
また、半導体基板にイオン注入した後に、ゲート形成用溝を形成することにより、不純物拡散層をストライプ状に分離して、ビットラインとして用いられる不純物拡散領域を形成する。このため、不純物拡散領域の電気抵抗の増大を防ぎつつ、容易に上述の半導体記憶装置を製造することができる。
【００３１】
（第２実施形態）
図６を参照して第２実施形態の半導体不揮発性メモリの製造工程につき説明する。図６は、第２実施形態の半導体不揮発性メモリの製造工程を説明するための断面図である。なお、第１実施形態と重複する説明を省略する。
【００３２】
イオン注入損傷保護膜２０を形成するまでの工程は、図１（Ａ）及び図１（Ｂ）を参照して説明した第１実施形態と同様であるので説明を省略する。
【００３３】
次に、半導体基板１０の上側表面１２付近に、イオン注入損傷保護膜２０を通過させて、不純物をイオン注入する。半導体基板１０がｐ型半導体基板の場合、ｎ型不純物としてリンＰやヒ素Ａｓを、１×１０13〜１×１０15個／ｃｍ2程度の濃度で注入する。半導体基板１０の不純物がイオン注入された領域は、上側表面１２からの厚み、すなわち深さが一様なイオン注入層１５ａであり、半導体基板１０は、半導体支持層１３上にイオン注入層１５ａを備える構成となる（図６（Ａ））。
【００３４】
次に、イオン注入損傷保護膜２０上に、層間絶縁膜（第１の層間絶縁膜）４０を形成する。この第１の層間絶縁膜４０を、例えば、ＣＶＤ法によりシリコン酸化膜として形成する（図６（Ｂ））。
【００３５】
次に、第１の層間絶縁膜４０上にフォトレジストを塗布して、フォトレジスト層（図示を省略する。）を形成する。その後、公知のフォトリソグラフィ及びドライエッチングにより、第１の層間絶縁膜４０、イオン注入損傷保護膜２０及びイオン注入層１５ａを、順次に部分的にかつ自己整合的に除去して、ゲート形成用溝４２を形成する。これら第１の層間絶縁膜４０、イオン注入損傷保護膜２０及びイオン注入層１５ａの除去領域は、フローティングゲート形成領域５１に対応する領域の部分である。ゲート形成用溝４２の底面には半導体基板１０の半導体支持層１３の上側表面が露出している。その後、フォトレジストパターン５０は、アッシング等により除去される。ゲート形成用溝４２の形成の結果、イオン注入層１５ａは、ゲート形成用溝４２で分離されてストライプ状に形成される。（図６（Ｃ））。
【００３６】
次に、ゲート形成用溝４２の底面及び側面上と、第１の層間絶縁膜４０の上側表面４５上とに、第１のシリコン酸化膜６０を形成する。この第１のシリコン酸化膜６０を、例えば、ＣＶＤ法により形成する。このＣＶＤ法において、例えば反応温度を７００〜９００℃とすることにより、イオン注入層１５ａが活性化し、不純物拡散層１５となる。不純物拡散層１５はストライプ状に形成され、ストライプのそれぞれの部分が、ビットラインとして機能する（図６（Ｄ））。
【００３７】
不純物拡散層１５が形成された後の工程は、図２（Ｃ）、図３（Ｄ）〜図３（Ｆ）、図４及び図５を参照して説明した場合と同様なので、その説明を省略する。
【００３８】
第２実施形態の半導体不揮発性メモリの製造方法によれば、第１実施形態の製造方法の効果を備えつつ、不純物拡散層１５を形成するための活性化アニールを、第１のシリコン酸化膜６０を形成する工程で同時に行うので、工程数を削減することができる。
【００３９】
（第３実施形態）
図７及び図８を参照して第３実施形態の半導体不揮発性メモリの製造工程につき説明する。図７は、第３実施形態の半導体不揮発性メモリの製造工程を説明するための図であって、図７（Ａ）は上側から見た平面図である。図７（Ｂ）は図７（Ａ）のＢ−Ｂ線に沿った面で切った概略断面図である。図７（Ｃ）は図７（Ａ）のＣ−Ｃ線に沿った面で切った概略断面図である。図８は、第３実施形態の半導体不揮発性メモリの製造工程を説明するための図であって、図８（Ａ）及び図８（Ｂ）は、それぞれ図７（Ａ）のＢ−Ｂ線、及び図７（Ａ）のＣ−Ｃ線に沿った面に対応する面で切った概略断面図である。なお、第１実施形態と重複する説明は省略する。
【００４０】
フローティングゲート７２及びフローティングゲート絶縁膜６２の露出した面７３及び６３と、第１の層間絶縁膜４０の上側表面４５で構成される、上側平坦面４６上に、第２のシリコン酸化膜８０及び第２の導電性膜９０を形成するまでの工程は、図１〜図３を参照して説明した、第１実施形態、又は、図６を併せて参照して説明した場合と同様なので、その説明を省略する。
【００４１】
任意好適な公知のフォトリソグラフィ及びドライエッチングにより、第２の導電性膜９０をパターニングして、コントロールゲート９２を形成する。このパターニングによって、コントロールゲート９２をストライプ状に形成する。このストライプの長手方向を、上述した第１の方向と直交する第２の方向とする。ストライプ状に形成されたコントロールゲート９２のそれぞれは、ワードラインとして機能する。なお、コントロールゲート９２が存在しない領域では、ゲート形成用溝内に形成されているフローティングゲート７２もエッチングにより除去される。さらに、コントロールゲート９２が存在しない領域のフローティングゲート絶縁膜を除去する。第２のシリコン酸化膜８０は、コントロールゲート９２に覆われる部分が残存して、コントロールゲート絶縁膜８２となる（図７（Ａ）、（Ｂ）及び（Ｃ））。
【００４２】
次に、コントロールゲート９２及び層間絶縁膜４０上と、フローティングゲート７２及びフローティングゲート絶縁膜６２が除去されたゲート形成用溝内とに、第２の層間絶縁膜１００を形成する（図８（Ａ）及び（Ｂ））。
【００４３】
第３実施形態の半導体不揮発性メモリの製造方法によれば、フローティングゲート絶縁膜を完全に除去するために、ゲート形成用溝の底面の半導体支持層がオーバーエッチングされる。このため、不純物拡散層１５間の実効的な距離が長くなり、不純物拡散層１５間における電気的リークの発生を抑えることができる。
【００４４】
また、溝の深さをｄ、溝の幅をｗとすると、装置の微細化が進んでｄ＞ｗとなった場合、フローティングゲートが除去されたゲート形成用溝内のフローティングゲート絶縁膜が除去されるとアスペクト比ｄ／ｗはより小さくなる。このため、第２の層間絶縁膜１００の埋め込みが容易になるので、第２の層間絶縁膜の埋め込み不良に起因する短絡等の発生を抑制することができる。
【図面の簡単な説明】
【００４５】
【図１】第１実施形態の半導体不揮発性メモリの製造工程を説明するための図（その１）である。
【図２】第１実施形態の半導体不揮発性メモリの製造工程を説明するための図（その２）である。
【図３】第１実施形態の半導体不揮発性メモリの製造工程を説明するための図（その３）である。
【図４】第１実施形態の半導体不揮発性メモリの製造工程を説明するための図（その４）である。
【図５】第１実施形態の半導体不揮発性メモリの製造工程を説明するための図（その５）である。
【図６】第２実施形態の半導体不揮発性メモリの製造工程を説明するための図である。
【図７】第３実施形態の半導体不揮発性メモリの製造工程を説明するための図（その１）である。
【図８】第３実施形態の半導体不揮発性メモリの製造工程を説明するための図（その２）である。
【符号の説明】
【００４６】
１０    半導体基板
１２    半導体基板の上側表面
１３    半導体支持層
１５    不純物拡散層
１５ａ    イオン注入層
２０    イオン注入損傷保護膜
４０    層間絶縁膜（第１の層間絶縁膜）
４２    ゲート形成用溝
４５    第１の層間絶縁膜の上側表面
４６    上側平坦面
５０    フォトレジストパターン
５１    フローティングゲート形成領域
５２    開口部
６０    第１のシリコン酸化膜
６２    フローティングゲート絶縁膜
７０    第１の導電性膜
７２    フローティングゲート
８０    第２のシリコン酸化膜
８２    コントロールゲート絶縁膜
９０    第２の導電性膜
９２    コントロールゲート
１００    第２の層間絶縁膜
【図１】
2006253547.tif 000003
【図２】
2006253547.tif 000004
【図３】
2006253547.tif 000005
【図４】
2006253547.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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