(57)【要約】【課題】  製品の動作範囲にわたってオーバードライブ期間の調整を十分に行うことができるオーバードライブ期間制御装置を提供する。【解決手段】  電位検出箇所である節点Ｎに接続され、該節点Ｎの電位を接地電位まで引き上げるプリチャージ回路１と、節点Ｎが一端に接続された遅延素子３と、外部からの信号の入力タイミングで遅延素子３の他端に電源電圧を供給して節点Ｎの電位をその電源電圧まで引き上げる充電回路２と、節点Ｎにおける電位と参照電位とを比較し、両電位のレベルが一致するタイミングを検出する比較回路４とを有する。上記外部からの信号の入力タイミングと比較回路４によってレベルの一致が検出されたタイミングとによって決まる期間を示す信号が出力される。【選択図】図１
2006252721.tif 000002
【特許請求の範囲】
【請求項１】
電位検出箇所である節点に接続され、該節点の電位を接地電位まで引き上げるプリチャージ回路と、
前記節点が一端に接続された遅延素子と、
外部からの信号の入力タイミングで前記遅延素子の他端に電源電圧を供給して、前記接地電位まで引き上げられた節点の電位を前記電源電圧まで引き上げる充電回路と、
前記節点における電位と前記接地電位より大きく、かつ、前記電源電圧より小さな参照電位とを比較し、両電位のレベルが一致するタイミングを検出する比較回路と、
前記外部からの信号の入力タイミングと前記比較回路によってレベルの一致が検出されたタイミングとによって決まる期間を示す信号を出力するための論理回路とを有するオーバードライブ期間制御装置。
【請求項２】
前記電源電圧と前記参照電位の差を前記接地電位として前記プリチャージ回路に供給するフィードバック回路をさらに有する、請求項１に記載のオーバードライブ期間制御装置。
【請求項３】
電位検出箇所である節点に電源電圧を供給して、前記節点の電位を前記電源電圧まで引き上げるプリチャージ回路と、
前記節点が一端に接続された遅延素子と、
外部からの信号の入力タイミングで前記遅延素子の他端に接地電位を供給して、前記電源電圧まで引き上げられた節点の電位を前記接地電位まで引き下げるディスチャージ回路と、
前記節点における電位と前記接地電位より大きく、かつ、前記電源電圧より小さな参照電位とを比較し、両電位レベルが一致するタイミングを検出する比較回路と、
前記外部からの信号の入力タイミングと前記比較回路によってレベルの一致が検出されたタイミングとによって決まる期間を示す信号を出力するための論理回路とを有するオーバードライブ期間制御装置。
【請求項４】
第１の電位検出箇所である第１の節点に接続され、該第１の節点の電位を第１の接地電位まで引き上げる第１のプリチャージ回路と、
前記第１の節点が一端に接続された第１の遅延素子と、
外部からの信号の入力タイミングで前記第１の遅延素子の他端に電源電圧を供給して、前記第１の接地電位まで引き上げられた第１の節点の電位を前記電源電圧まで引き上げる充電回路と、
前記第１の節点における電位と前記第１の接地電位より大きく、かつ、前記電源電圧より小さな第１の参照電位とを比較し、両電位のレベルが一致する第１のタイミングを検出する第１の比較回路と、
第２の電位検出箇所である第２の節点に前記電源電圧を供給して、前記第２の節点の電位を前記電源電圧まで引き上げる第２のプリチャージ回路と、
前記第２の節点が一端に接続された第２の遅延素子と、
前記外部からの信号の入力タイミングで前記第２の遅延素子の他端に第２の接地電位を供給して、前記電源電圧まで引き上げられた第２の節点の電位を前記第２の接地電位まで引き下げるディスチャージ回路と、
前記第２の節点における電位と前記第２の接地電位より大きく、かつ、前記電源電圧より小さな第２の参照電位とを比較し、両電位レベルが一致する第２のタイミングを検出する第２の比較回路と、
前記外部からの信号の入力タイミングと前記第１のタイミングとによって決まる第１の期間から、前記外部からの信号の入力タイミングと前記第２のタイミングとによって決まる第２の期間を差し引いた期間を示す信号を出力するための論理回路とを有するオーバードライブ期間制御装置。
【請求項５】
前記電源電圧と前記第１の参照電位の差を前記第１の接地電位として前記第１のプリチャージ回路に供給するフィードバック回路をさらに有する、請求項４に記載のオーバードライブ期間制御装置。
【請求項６】
電位検出箇所である節点の電位を接地電位まで引き上げるためのプリチャージを行うステップと、
前記プリチャージの後、外部からの信号の入力タイミングで前記節点に遅延素子を介して電源電圧を供給して、前記接地電位まで引き上げられた節点の電位を前記電源電圧まで引き上げるステップと、
前記節点における電位と前記接地電位より大きく、かつ、前記電源電圧より小さな参照電位とを比較し、両電位のレベルが一致するタイミングを検出するステップと、
前記外部からの信号の入力タイミングと前記レベルの一致が検出されたタイミングとによって決まる期間に基づいてオーバードライブ期間を決定するステップとを含むオーバードライブ期間決定方法。
【請求項７】
電位検出箇所である節点に電源電圧を供給して、前記節点の電位を前記電源電圧まで引き上げるプリチャージを行うステップと、
前記プリチャージの後、外部からの信号の入力タイミングで前記節点に遅延素子を介して接地電位を供給して、前記電源電圧まで引き上げられた節点の電位を前記接地電位まで引き下げるステップと、
前記節点における電位と前記接地電位より大きく、かつ、前記電源電圧より小さな参照電位とを比較し、両電位レベルが一致するタイミングを検出するステップと、
前記外部からの信号の入力タイミングと前記レベルの一致が検出されたタイミングとによって決まる期間に基づいてオーバードライブ期間を決定するステップとを含むオーバードライブ期間決定方法。
【請求項８】
第１の電位検出箇所である第１の節点の電位を第１の接地電位まで引き上げるための第１のプリチャージを行うステップと、
前記第１のプリチャージの後、外部からの信号の入力タイミングで前記第１の節点に第１の遅延素子を介して電源電圧を供給して、前記第１の接地電位まで引き上げられた第１の節点の電位を前記電源電圧まで引き上げるステップと、
前記第１の節点における電位と前記第１の接地電位より大きく、かつ、前記電源電圧より小さな第１の参照電位とを比較し、両電位のレベルが一致する第１のタイミングを検出するステップと、
第２の電位検出箇所である第２の節点に前記電源電圧を供給して、前記第２の節点の電位を前記電源電圧まで引き上げる第２のプリチャージを行うステップと、
前記第２のプリチャージの後、前記外部からの信号の入力タイミングで前記第２の節点に第２の遅延素子を介して第２の接地電位を供給して、前記電源電圧まで引き上げられた第２の節点の電位を前記第２の接地電位まで引き下げるステップと、
前記第２の節点における電位と前記第２の接地電位より大きく、かつ、前記電源電圧より小さな第２の参照電位とを比較し、両電位レベルが一致する第２のタイミングを検出するステップと、
前記外部からの信号の入力タイミングと前記第１のタイミングとによって決まる第１の期間から、前記外部からの信号の入力タイミングと前記第２のタイミングとによって決まる第２の期間を差し引いた期間に基づいてオーバードライブ期間を決定するステップとを含むオーバードライブ期間決定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ、特にＤＲＡＭ（Dynamic Random Access Memory）のセンスアンプ回路に用いられるオーバードライブ期間を決定する装置および方法に関する。
【背景技術】
【０００２】
ＤＲＡＭの集積度が上がり、メモリ容量は益々増加している。これに伴い、ＤＲＡＭの高速化および低消費電力化を図ることが必要とされている。
【０００３】
ＤＲＡＭを低電圧で駆動することで、低消費電力化を図ることができる。しかし、ＤＲＡＭを低電圧で駆動すると、センスアンプの増幅動作速度が遅くなってＤＲＡＭの動作速度が低下する、という不具合が生じる。そこで、センスアンプを低電圧で高速に動作させる技術として、オーバードライブ技術が提案されている。このオーバードライブ技術は、例えばセンスアンプの共通駆動線に一時的に高い電圧（例えば電源電圧ＶDD）を印加してＭＯＳの電流駆動能力を高めることで、センスアンプの増幅動作を高速にする、というものである。
【０００４】
しかし、上記オーバードライブ技術を採用してセンスアンプの高速増幅動作を実現する手法においては、オーバードライブ期間（電源電圧ＶDDを印加している期間）の設定次第で、以下のような問題が生じる。
【０００５】
例えば、センスアンプの共通駆動線に外部電源電圧ＶDDを印加した後に、この外部電源電圧を降圧した降圧電圧（内部電圧）ＶDL（＜ＶDD）を印加する、といったオーバードライブを行う場合において、オーバードライブ期間が長い場合は、過剰なオーバードライブを実施してしまい、アレイ用内部電源電圧が降圧電圧ＶDLを上回って過昇圧になってしまう。逆に、オーバードライブ期間が短い場合は、十分なオーバードライブが行われず、その結果、センスアンプを構成するｐチャネルＭＯＳトランジスタ（またはｎチャネルＭＯＳトランジスタ）がＯＮされるタイミングが遅れて、メモリセルの情報を正確に読み出すことができなくなる、といった不具合を生じる。
【０００６】
そこで、過剰なオーバードライブを防止することが可能なオーバードライブ期間制御装置が提案されている（特許文献１、２参照）。この制御装置は、オーバードライブ期間を規定する遅延手段として、外部電源電圧ＶDDを動作電圧とするインバータを備える。インバータは、その動作電圧が高いほど、過渡応答特性が短くなるという特性を有する。このインバータ特性により、外部電源電圧ＶDDが高い場合は、オーバードライブ期間が短くなり、反対に外部電源電圧ＶDDが低い場合は、オーバードライブ期間が長くなる。このようなインバータ特性を利用したオーバードライブ期間の制御により過剰なオーバードライブを防止する。
【特許文献１】特開平９−１２０６７５号公報
【特許文献２】特開平１０−２４２８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１、２に記載のものにおいては、以下のような問題がある。
【０００８】
一般に、汎用ＤＲＡＭの動作範囲は、例えば、電源電圧３．３Ｖ用のものでは３．３Ｖ±０．３Ｖ、電源電圧５Ｖ用のものでは５±０．５Ｖとされている。このため、オーバードライブ期間制御装置の特性（より具体的には、インバータ特性を利用したオーバードライブ期間の調整範囲）も、その動作範囲において適宜調整することが望ましいが、そのような調整機能はこれまで提供されていない。通常は、製品の動作範囲において、電源電圧ＶDDの低い側で、オーバードライブ期間の制御を十分に行うことができるようにインバータ特性が設定されている。このような設定が行われたＤＲＡＭでは、動作範囲において、電源電圧ＶDDの高い側では、インバータ特性を利用したオーバードライブ期間の調整範囲が小さくなり、場合によっては、オーバードライブ期間の調整が十分に行われないことがある。
【０００９】
上記のように、特許文献１、２に記載のものでは、インバータ特性が電源電圧に依存するため、インバータ特性の設定によっては、オーバードライブ期間の十分な調整を行うことができない、という問題がある。より汎用性を高めるためには、製品の動作範囲にわたってオーバードライブ期間の十分な調整が可能であることが望ましい。
【００１０】
なお、インバータの駆動電圧を外部電源電圧とは別の電源電圧（外部電源電圧を降圧した降圧電圧（）ＶDLとは異なる第２の内部電源電圧）とすれば、外部電源電圧に関係なく、オーバードライブ期間の制御範囲を一定に保つことができる。しかし、近年の微細化、低駆動電圧化が進むＤＲＡＭにおいて、そのような第２の内部電源電圧を設けることは困難である。
【００１１】
本発明の目的は、上記問題を解決し、製品の動作範囲にわたってオーバードライブ期間の調整を十分に行うことができる、オーバードライブ期間制御装置およびオーバードライブ期間決定方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明の第１の態様は、電位検出箇所である節点に接続され、該節点の電位を接地電位まで引き上げるプリチャージ回路と、前記節点が一端に接続された遅延素子と、外部からの信号の入力タイミングで前記遅延素子の他端に電源電圧を供給して、前記接地電位まで引き上げられた節点の電位を前記電源電圧まで引き上げる充電回路と、前記節点における電位と前記接地電位より大きく、かつ、前記電源電圧より小さな参照電位とを比較し、両電位のレベルが一致するタイミングを検出する比較回路と、前記外部からの信号の入力タイミングと前記比較回路によってレベルの一致が検出されたタイミングとによって決まる期間を示す信号を出力するための論理回路とを有することを特徴とする。
【００１３】
上記の構成によれば、入力タイミングと比較回路によってレベルの一致が検出されたタイミングとによって決まる期間がオーバードライブ期間となる。このオーバードライブ期間は、接地電位まで引き上げられた節点の電位が参照電位に達するまでに要する時間（遅延素子によって生じた遅延時間に同じ）に相当し、電源電圧が高い場合は、オーバードライブ期間は短くなり、電源電圧が低い場合は、オーバードライブ期間が長くなる。このように電源電圧とオーバードライブ期間の間には反比例の関係がある。この反比例の関係を利用して、前述したインバータ特性を利用したオーバードライブ期間の調整と同様な動作を実現することができる。
【００１４】
加えて、参照電位の設定値を変えることで、上記の反比例の関係を利用して調整されたオーバードライブ期間をさらに調整することができる。例えば、参照電位の設定値を大きくすれば、オーバードライブ期間を長くすることができ、反対に、参照電位の設定値を小さくすれば、オーバードライブ期間を短くすることができる。このように反比例の関係を利用した調整に参照電位による調整を併用することで、オーバードライブ期間の調整範囲は、従来のインバータ特性を利用した場合の調整範囲より格段に大きくなり、これにより、製品の動作範囲において、十分な調整を提供することが可能になる。
【００１５】
また、接地電位を可変することでも、上記参照電位によるオーバードライブ期間の調整と同様な調整を行うことが可能である。
【００１６】
本発明の第２の態様は、電位検出箇所である節点に電源電圧を供給して、前記節点の電位を前記電源電圧まで引き上げるプリチャージ回路と、前記節点が一端に接続された遅延素子と、外部からの信号の入力タイミングで前記遅延素子の他端に接地電位を供給して、前記電源電圧まで引き上げられた節点の電位を前記接地電位まで引き下げるディスチャージ回路と、前記節点における電位と前記接地電位より大きく、かつ、前記電源電圧より小さな参照電位とを比較し、両電位レベルが一致するタイミングを検出する比較回路と、前記外部からの信号の入力タイミングと前記比較回路によってレベルの一致が検出されたタイミングとによって決まる期間を示す信号を出力するための論理回路とを有することを特徴とする。
【００１７】
上記の構成によれば、入力タイミングと比較回路によってレベルの一致が検出されたタイミングとによって決まる期間がオーバードライブ期間となる。このオーバードライブ期間は、電源電圧まで引き上げられた節点の電位が参照電位に達するまでに要する時間（遅延素子によって生じた遅延時間に同じ）に相当し、電源電圧が高い場合は、オーバードライブ期間は長くなり、電源電圧が低い場合は、オーバードライブ期間は短くなる。このように電源電圧とオーバードライブ期間の間には比例の関係がある。この比例の関係を利用して、上記第１の態様とは逆の調整動作を実現することができる。
【００１８】
加えて、参照電位の設定値を変えることで、上記の比例の関係を利用して調整されたオーバードライブ期間をさらに調整することができる。例えば、参照電位の設定値を大きくすれば、オーバードライブ期間を短くすることができ、反対に、参照電位の設定値を小さくすれば、オーバードライブ期間を長くすることができる。このように比例の関係を利用した調整に参照電位による調整を併用することで、オーバードライブ期間の調整範囲は、従来のインバータ特性を利用した場合の調整範囲より格段に大きくなり、これにより、製品の動作範囲において、十分な調整を提供することが可能になる。
【００１９】
また、接地電位を可変することでも、上記参照電位によるオーバードライブ期間の調整と同様な調整を行うことが可能である。
【００２０】
本発明の第３の態様は、第１の電位検出箇所である第１の節点に接続され、該第１の節点の電位を第１の接地電位まで引き上げる第１のプリチャージ回路と、前記第１の節点が一端に接続された第１の遅延素子と、外部からの信号の入力タイミングで前記第１の遅延素子の他端に電源電圧を供給して、前記第１の接地電位まで引き上げられた第１の節点の電位を前記電源電圧まで引き上げる充電回路と、前記第１の節点における電位と前記第１の接地電位より大きく、かつ、前記電源電圧より小さな第１の参照電位とを比較し、両電位のレベルが一致する第１のタイミングを検出する第１の比較回路と、第２の電位検出箇所である第２の節点に前記電源電圧を供給して、前記第２の節点の電位を前記電源電圧まで引き上げる第２のプリチャージ回路と、前記第２の節点が一端に接続された第２の遅延素子と、前記外部からの信号の入力タイミングで前記第２の遅延素子の他端に第２の接地電位を供給して、前記電源電圧まで引き上げられた第２の節点の電位を前記第２の接地電位まで引き下げるディスチャージ回路と、前記第２の節点における電位と前記第２の接地電位より大きく、かつ、前記電源電圧より小さな第２の参照電位とを比較し、両電位レベルが一致する第２のタイミングを検出する第２の比較回路と、前記外部からの信号の入力タイミングと前記第１のタイミングとによって決まる第１の期間から、前記外部からの信号の入力タイミングと前記第２のタイミングとによって決まる第２の期間を差し引いた期間を示す信号を出力するための論理回路とを有することを特徴とする。
【００２１】
上記の構成によれば、上述した第１および第２の態様のそれぞれの利点を活かすことができ、オーバードライブ期間の調整の範囲をさらに増大することができる。
【発明の効果】
【００２２】
本発明によれば、オーバードライブ期間と電源電圧の比例または反比例の関係を利用してオーバードライブ期間の調整を行うだけではなく、参照電位または接地電位によるオーバードライブ期間の調整を行うようになっているので、そのオーバードライブ期間の調整範囲は、従来のインバータ特性を利用した場合のオーバードライブ期間の調整範囲よりも格段に大きい。この本発明におけるオーバードライブ期間の調整範囲によれば、製品の動作範囲にわたってオーバードライブ期間の調整を十分に行うことができる。
【発明を実施するための最良の形態】
【００２３】
次に、本発明の実施形態について図面を参照して説明する。
【００２４】
図１は、本発明の第１の実施形態であるオーバードライブ期間制御装置を構成する遅延タイマーの概略構成を示すブロック図である。この遅延タイマーは、半導体メモリ、特にオーバードライブ方式を採用するＤＲＡＭのセンスアンプ回路に用いられるものであて、オーバードライブ期間を決定するための構成として、プリチャージ回路１、充電回路２、遅延素子３および比較回路４を有する。
【００２５】
プリチャージ回路１は、電位レベルの検出箇所である節点Ｎが一方の端子に接続され、接地電位ＧＮＤ＿Ａが他方の端子に供給されたｎチャネルＭＯＳトランジスタＮ１よりなる。ｎチャネルＭＯＳトランジスタＮ１のゲートには、タイミング信号Ｔが供給されている。
【００２６】
充電回路２は、遅延素子３を外部電源電圧ＶEXTまで充電することが可能な回路であって、節点Ｎが遅延素子３を介して一方の端子に接続され、外部電源電圧ＶEXTが他方の端子に供給されたｐチャネルＭＯＳトランジスタＰ１よりなる。ｐチャネルＭＯＳトランジスタＰ１のゲートにも上記タイミング信号Ｔが供給されている。
【００２７】
遅延素子３は、抵抗と容量からなる時定数回路より構成される。図２に、時定数回路の一例を示す。この時定数回路は、ｐチャネルＭＯＳトランジスタＰ１の一方の端子が一端に接続され、節点Ｎが他端に接続された抵抗Ｒと、この抵抗Ｒの他端の並列に接続された２つの容量素子（ここでは、トランジスタ）ＣＬとからなる。遅延素子３が外部電源電圧ＶEXTまで充電される時間は、時定数を用いて算出することができる。
【００２８】
比較回路４は、節点Ｎの電位ＶNと参照電位ＶREFの比較を行うカレントミラー回路であて、外部電源電圧ＶEXT一方の端子に供給された２つのｐチャネルＭＯＳトランジスタＰ２、Ｐ３と、ｐチャネルＭＯＳトランジスタＰ２の他方の端子が一方の端子に接続されたｎチャネルＭＯＳトランジスタＮ２と、ｐチャネルＭＯＳトランジスタＰ３の他方の端子が一方の端子に接続されたｎチャネルＭＯＳトランジスタＮ３と、ｎチャネルＭＯＳトランジスタＮ２、Ｎ３の他方の端子がともに一方の端子に接続され、接地電位が他方の端子に供給されたｎチャネルＭＯＳトランジスタＮ４とからなる。ｎチャネルＭＯＳトランジスタＮ２のゲートには、参照電位ＶREFが供給されている。ｐチャネルＭＯＳトランジスタＰ２、Ｐ３の各ゲートは、ｐチャネルＭＯＳトランジスタＰ２の他方の端子とｎチャネルＭＯＳトランジスタＮ２の一方の端子との節点に共通に接続されている。ｐチャネルＭＯＳトランジスタＰ３の他方の端子とｎチャネルＭＯＳトランジスタＮ３の一方の端子との節点に接続されたラインが、比較回路４の出力ラインである。比較回路４では、電位ＶNが参照電位ＶREFに達するタイミングで、出力信号がハイレベル状態になる。
【００２９】
上述した構成の遅延タイマーにおいては、タイミング信号Ｔがハイレベルの期間Ｈは、ｎチャネルＭＯＳトランジスタＮ１がオン状態、ｐチャネルＭＯＳトランジスタＰ１がオフ状態となる。ｎチャネルＭＯＳトランジスタＮ１がオン状態になると、節点Ｎが接地電位ＧＮＤ＿Ａにプリチャージされる。
【００３０】
一方、タイミング信号Ｔがロウレベルの期間Ｌは、ｎチャネルＭＯＳトランジスタＮ１がオフ状態、ｐチャネルＭＯＳトランジスタＰ１がオン状態となる。ｐチャネルＭＯＳトランジスタＰ１がオン状態になると、遅延素子３の充電が開始され、節点Ｎの電位ＶNが除々に上昇する。節点Ｎの電位ＶNが参照電位ＶREFに達すると、ｎチャネルＭＯＳトランジスタＮ３がオン状態となり、比較回路４の出力がロウレベルからハイレベルになる。
【００３１】
本実施形態のオーバードライブ期間制御装置は、上記の遅延タイマーを用いてオーバードライブ期間を決定することを特徴とする。
【００３２】
図３（ａ）に、本発明の第１の実施形態であるオーバードライブ期間制御装置の第１の実施例を示す。このオーバードライブ期間制御装置は、ＤＲＡＭのセンスアンプ回路を起動するためのタイミング信号ＳＥを入力としており、入力されたタイミング信号ＳＥが、論理回路（ＮＯＴ）１１ａを介して遅延タイマー１０に供給されるとともに、論理回路（ＮＡＮＤ）１２の一方の入力に供給されている。遅延タイマー１０の出力信号ＳＥ＿ＣＵＴが、論理回路（ＮＯＴ）１１ｂを介して論理回路（ＮＡＮＤ）１２の他方の入力に供給されている。遅延タイマー１０は、図１に示した構成と同じものである。論理回路（ＮＡＮＤ）１２の出力が、オーバードライブ信号ＯＤＶである。
【００３３】
図３（ｂ）に、本発明の第１の実施形態であるオーバードライブ期間制御装置の第２の実施例を示す。このオーバードライブ期間制御装置では、タイミング信号ＳＥの反転信号ＳＥＢを入力としており、入力された反転信号ＳＥＢが、遅延タイマー１０および論理回路（ＮＯＲ）１３の一方の入力にそれぞれ供給されている。遅延タイマー１０の出力信号ＳＥ＿ＣＵＴが、論理回路（ＮＯＲ）１３の他方の入力に供給されている。論理回路（ＮＯＲ）１３の出力が、オーバードライブ信号ＯＤＶである。
【００３４】
図３の（ａ）および（ｂ）に示したオーバードライブ期間制御装置の動作は、いずれも同じである。図４は、その動作を示すタイミングチャートである。以下、図１、図３および図４を参照してオーバードライブ期間制御装置の動作を説明する。
【００３５】
タイミング信号ＳＥの反転信号ＳＥＢ（タイミング信号Ｔ）が遅延タイマー１０に供給される。遅延タイマー１０では、反転信号ＳＥＢがＨレベルの期間において、ｎチャネルＭＯＳトランジスタＮ１がオン状態、ｐチャネルＭＯＳトランジスタＰ１がオフ状態となる。ｎチャネルＭＯＳトランジスタＮ１がオン状態になると、節点Ｎが接地電位ＧＮＤ＿Ａ（例えば、ＤＲＡＭのメモリセルアレイ電源電圧ＶDLの半分であるＨＶCC電圧）にプリチャージされる。図４では、節点Ｎの電位ＶNが接地電位ＧＮＤ＿Ａになった状態が示されている。
【００３６】
反転信号ＳＥＢがＨレベルの期間は、ｎチャネルＭＯＳトランジスタＮ３がオフ状態であるため、比較回路４の出力（遅延タイマー１０の出力信号ＳＥ＿ＣＵＴ）はロウレベルである。また、タイミング信号ＳＥおよび出力信号ＳＥ＿ＣＵＴがともにロウレベルであるので、オーバードライブ信号ＯＤＶはハイレベルとなる。
【００３７】
反転信号ＳＥＢのレベルがＨレベルからＬレベルになると、ｎチャネルＭＯＳトランジスタＮ１がオフ状態、ｐチャネルＭＯＳトランジスタＰ１がオン状態となる。ｐチャネルＭＯＳトランジスタＰ１がオン状態になると、節点Ｎの電位ＶNが接地電位ＧＮＤ＿Ａから除々に上昇して参照電位ＶREFに達する。
【００３８】
節点Ｎの電位ＶNが参照電位ＶREFに達するまでの期間は、ｎチャネルＭＯＳトランジスタＮ３がオフ状態であるため、比較回路４の出力（出力信号ＳＥ＿ＣＵＴ）はロウレベルである。また、この期間は、タイミング信号ＳＥがハイレベル、出力信号ＳＥ＿ＣＵＴがロウレベルであるので、オーバードライブ信号ＯＤＶはロウレベルとなる。
【００３９】
節点Ｎの電位ＶNが参照電位ＶREFに達すると、ｎチャネルＭＯＳトランジスタＮ３がオン状態になり、比較回路４の出力（出力信号ＳＥ＿ＣＵＴ）がロウレベルからハイレベルになる。出力信号ＳＥ＿ＣＵＴがハイレベルになると、オーバードライブ信号ＯＤＶがロウレベルからハイレベルに遷移する。
【００４０】
図５に、本実施形態のオーバードライブ期間制御装置の動作波形を示す。縦軸が電圧、横軸が時間である。外部電源電圧ＶDDが高い場合の、節点Ｎの電位の変化および比較回路の出力信号ＳＥ＿ＣＵＴと、外部電源電圧ＶDDが低い場合の、節点Ｎの電位の変化および比較回路の出力信号ＳＥ＿ＣＵＴが重ねて示されている。この図５の動作波形から分かるように、外部電源電圧ＶDDが高い場合は、外部電源電圧ＶDDが低い場合よりも、節点Ｎの電位が参照電位ＶREFに早く達する。このため、外部電源電圧ＶDDが高い場合における出力信号ＳＥ＿ＣＵＴの立ち上がりは、外部電源電圧ＶDDが低い場合のそれよりも早い。したがって、外部電源電圧ＶDDが高い場合のオーバードライブ期間は、外部電源電圧ＶDDが低い場合のそれよりも短い。
【００４１】
上記からわかるように、外部電源電圧が高い場合は、オーバードライブ期間（図４のオーバードライブ信号ＯＤＶのロウレベルの期間）が短くなり、外部電源電圧が低い場合は、オーバードライブ期間が長くなる。このように外部電源電圧とオーバードライブ期間の間には反比例の関係がある。この反比例の関係を、ここでは、オーバードライブ期間の外部電源電圧に対する逆依存性と呼ぶ。この逆依存性を利用して、従来のインバータ特性を利用したオーバードライブ期間の調整と同様な動作を実現することができる。
【００４２】
本実施形態のオーバードライブ期間制御装置によれば、参照電位ＶREFの設定値を変えることで、上記のオーバードライブ期間の外部電源電圧に対する逆依存性を加減することができる。また、接地電位ＧＮＤ＿Ａを可変することでも、上記のオーバードライブ期間の外部電源電圧に対する逆依存性を加減することができる。
【００４３】
図６に、オーバードライブ期間と外部電源電圧の関係を示す。点線は、外部電源電圧ＶDDに対して、最大期間（ｍａｘ）とれるオーバードライブ期間の長さを示す。実線は、参照電位ＶREFおよび接地電位ＧＮＤ＿Ａを可変することで、オーバードライブ期間（ｍａｘ）の外部電源電圧ＶDDに対する依存性を増大した場合の例であって、外部電源電圧ＶDDが低い場合を最大限としたものである。図６から分かるように、オーバードライブ期間を最大期間に設定した場合において、参照電位ＶREFおよび接地電位ＧＮＤ＿Ａを可変することで、オーバードライブ期間の外部電源電圧ＶDDに対する逆依存性をさらに増大させることができる。
【００４４】
上記のように、本実施形態のオーバードライブ期間制御装置によれば、オーバードライブ期間の外部電源電圧に対する逆依存性の加減を調整することができるので、オーバードライブ期間の調整範囲は、従来のインバータ特性を利用した場合の調整範囲より格段に大きくなり、これにより、製品の動作範囲において、十分な調整を提供することが可能になる。
【００４５】
また、本実施形態のオーバードライブ期間制御装置においては、オーバードライブ期間は、容量（Ｃ）と抵抗（Ｒ）からなる遅延タイマーによって生じる遅延時間によって決まる。この遅延時間（オーバードライブ期間）は、外部電源電圧には関係なく、遅延タイマー（ＣＲ回路）の時定数によって決まる。
【００４６】
（第２の実施形態）
図７は、本発明の第２の実施形態であるオーバードライブ期間制御装置に用いられる遅延タイマーの概略構成を示すブロック図である。この遅延タイマーは、プリチャージ回路と充電回路および節点Ｎが異なる以外は、図１に示した構成と同じになっている。
【００４７】
図７を参照すると、プリチャージ回路１ａは、電位レベルの検出箇所である節点Ｎが一方の端子に接続され、接地電位ＧＮＤ＿Ａ（＝外部電源電圧ＶEXT）が他方の端子に供給されたｐチャネルＭＯＳトランジスタＰ１よりなる。ｐチャネルＭＯＳトランジスタＰ１のゲートには、タイミング信号Ｔが供給されている。
【００４８】
ディスチャージ回路２ａは、遅延素子３を介して節点Ｎの電位を接地電位ＧＮＤ＿Ｂ（＜ＶEXT）まで引き抜くことが可能な回路であって、節点Ｎが遅延素子３を介して一方の端子に接続され、接地電位ＧＮＤ＿Ｂが他方の端子に供給されたｎチャネルＭＯＳトランジスタＮ１よりなる。ｎチャネルＭＯＳトランジスタＮ１のゲートにも上記タイミング信号Ｔが供給されている。
【００４９】
遅延素子３は、第１の実施形態で説明したものと同じで、抵抗と容量からなる時定数回路より構成される。比較回路４も、基本的には、第１の実施形態で説明したものと同じであるが、参照電位ＶREFが接地電位ＧＮＤ＿Ａと接地電位ＧＮＤ＿Ｂの間に設定される。この比較回路４では、節点Ｎの電位ＶNが参照電位ＶREFに達するタイミングで、出力信号がハイレベル状態になる。
【００５０】
上述した構成の遅延タイマーにおいては、タイミング信号Ｔがロウレベルの期間Ｌは、ｎチャネルＭＯＳトランジスタＮ１がオフ状態、ｐチャネルＭＯＳトランジスタＰ１がオン状態となる。ｐチャネルＭＯＳトランジスタＰ１がオン状態になると、節点Ｎが接地電位ＧＮＤ＿Ａにプリチャージされる。
【００５１】
一方、タイミング信号Ｔがハイレベルの期間Ｈは、ｎチャネルＭＯＳトランジスタＮ１がオン状態、ｐチャネルＭＯＳトランジスタＰ１がオフ状態となる。ｎチャネルＭＯＳトランジスタＮ１がオン状態になると、節点Ｎに蓄積された電荷が遅延素子３を介してディスチャージされ、節点Ｎの電位ＶNが除々に下降する。節点Ｎの電位ＶNが参照電位ＶREFに達すると、ｎチャネルＭＯＳトランジスタＮ３がオン状態となり、比較回路４の出力がロウレベルからハイレベルになる。
【００５２】
本実施形態のオーバードライブ期間制御装置は、上記の遅延タイマーを用いてオーバードライブ期間を決定することを特徴とする。
【００５３】
図８に、本発明の第２の実施形態であるオーバードライブ期間制御装置の構成を示す。このオーバードライブ期間制御装置は、ＤＲＡＭのセンスアンプ回路を起動するためのタイミング信号ＳＥを入力としており、入力されたタイミング信号ＳＥが遅延タイマー２０および論理回路（ＮＡＮＤ）２２の一方の入力に供給されている。遅延タイマー２０の出力信号ＳＥ＿ＣＵＴが、論理回路（ＮＯＴ）２１を介して論理回路（ＮＡＮＤ）２２の他方の入力に供給されている。遅延タイマー２０は、図７に示した構成と同じものである。論理回路（ＮＡＮＤ）２２の出力が、ＤＲＡＭのセンスタイミングとして用いられる。ここで、センスタイミングは、具体的には、ＤＲＡＭにおいて、ワード線ＷＬが選択され、メモリセルから所望のデータがビット線上に出力され出してから、センスが可能になるまでの期間（ＷＬ−ＳＥ期間）である。
【００５４】
図９は、図８に示すオーバードライブ期間制御装置の動作を示すタイミングチャートである。以下、図７〜９を参照して動作説明を行う。
【００５５】
タイミング信号ＳＥが遅延タイマー２０に供給される。遅延タイマー２０では、タイミング信号ＳＥがロウレベルの期間において、ｐチャネルＭＯＳトランジスタＰ１がオン状態、ｎチャネルＭＯＳトランジスタＮ１がオフ状態となる。ｐチャネルＭＯＳトランジスタＰ１がオン状態になると、節点Ｎが接地電位ＧＮＤ＿Ａにプリチャージされる。図９では、節点Ｎの電位ＶNが接地電位ＧＮＤ＿Ａになった状態が示されている。
【００５６】
タイミング信号ＳＥがロウレベルの期間は、ｎチャネルＭＯＳトランジスタＮ３がオフ状態であるため、比較回路４の出力（遅延タイマー１０の出力信号ＳＥ＿ＣＵＴ）はロウレベルである。また、タイミング信号ＳＥおよび出力信号ＳＥ＿ＣＵＴがともにロウレベルであるので、ＷＬ−ＳＥ信号はハイレベルとなる。
【００５７】
タイミング信号ＳＥがロウレベルからハイレベルになると、ｐチャネルＭＯＳトランジスタＰ１がオフ状態、ｎチャネルＭＯＳトランジスタＮ１がオン状態となる。ｎチャネルＭＯＳトランジスタＮ１がオン状態になると、節点Ｎの電位ＶNが接地電位ＧＮＤ＿Ａから除々に下降して参照電位ＶREFに達する。
【００５８】
節点Ｎの電位ＶNが参照電位ＶREFに達するまでの期間は、ｎチャネルＭＯＳトランジスタＮ３がオフ状態であるため、比較回路４の出力（出力信号ＳＥ＿ＣＵＴ）はロウレベルである。また、この期間は、タイミング信号ＳＥがハイレベル、出力信号ＳＥ＿ＣＵＴがロウレベルであるので、ＷＬ−ＳＥ信号はロウレベルとなる。
【００５９】
節点Ｎの電位ＶNが参照電位ＶREFに達すると、ｎチャネルＭＯＳトランジスタＮ３がオン状態になり、比較回路４の出力（出力信号ＳＥ＿ＣＵＴ）がロウレベルからハイレベルになる。出力信号ＳＥ＿ＣＵＴがハイレベルになると、ＷＬ−ＳＥ信号がロウレベルからハイレベルに遷移する。
【００６０】
以上の動作によれば、プリチャージにおける接地電位ＧＮＤ＿Ａ（外部電源電圧）が高くなると、節点Ｎへの電荷のチャージ量が多くなり、その分、節点Ｎにおけるディスチャージに時間がかかる。この結果、ＷＬ−ＳＥ期間（図９のＷＬ−ＳＥ信号のロウレベルの期間）が長くなる。反対に、接地電位ＧＮＤ＿Ａ（外部電源電圧）が低くなると、節点Ｎへの電荷のチャージ量が少なくなるため、その分、ＷＬ−ＳＥ期間は短くなる。このようにＷＬ−ＳＥ期間と外部電源電圧の間には比例の関係がある。
【００６１】
本実施形態では、ＷＬ−ＳＥ期間に基づいてオーバードライブ期間を決定する。ここでは、ＷＬ−ＳＥ期間と外部電源電圧の間における比例関係、すなわち、オーバードライブ期間と外部電源電圧の間における比例関係を、オーバードライブ期間の外部電源電圧に対する依存性と呼ぶ。本実施形態では、この依存性を利用して、オーバードライブ期間の調整を行うとともに、遅延タイマー２０の参照電位ＶREFの設定値を変えることで、このオーバードライブ期間の外部電源電圧に対する依存性を加減する。また、接地電位ＧＮＤ＿Ｂを可変することでも、オーバードライブ期間の外部電源電圧に対する依存性を加減することができる。
【００６２】
上記のように、本実施形態のオーバードライブ期間制御装置によれば、オーバードライブ期間の外部電源電圧に対する依存性の加減を調整することができるので、オーバードライブ期間の調整範囲は、従来のインバータ特性を利用した場合の調整範囲より格段に大きくなり、これにより、製品の動作範囲において、十分な調整を提供することが可能になる。
【００６３】
また、本実施形態のオーバードライブ期間制御装置においても、オーバードライブ期間は、容量（Ｃ）と抵抗（Ｒ）からなる遅延タイマーによって生じる遅延時間によって決まる。この遅延時間（オーバードライブ期間）は、外部電源電圧には関係なく、遅延タイマー（ＣＲ回路）の時定数によって決まる。
【００６４】
以上説明した各実施形態のオーバードライブ期間制御装置は、本発明の一例であり、その構成および動作は適宜変更することができる。例えば、第１の実施形態の構成と第２の実施形態の構成を組み合わせてオーバードライブ期間制御装置を構成することも可能である。図１０に、そのオーバードライブ期間制御装置のタイミングチャートを示す。
【００６５】
図１０において、「ＳＥ＿ＣＵＴ（１）」および「ＯＶＤ＿ＰＲＥ（１）」は、図３の（ａ）または（ｂ）に示した回路における「ＳＥ＿ＣＵＴ」および「ＯＶＤ」である。また、「ＳＥ＿ＣＵＴ（２）」および「ＷＬ−ＳＥ」は、図８に示した回路における「ＳＥ＿ＣＵＴ」および「ＷＬ−ＳＥ」である。また、「ＯＤＶ」は、「ＯＶＤ＿ＰＲＥ（１）」の反転信号と「ＷＬ−ＳＥ」の反転信号との排他論理和（ＮＡＮＤ）である。
【００６６】
図１０に示した動作によれば、オーバードライブ期間は、第１の実施形態の遅延タイマーによる遅延時間から第２の実施形態の遅延タイマーによる遅延時間を差し引いた時間で決まる。第１の実施形態の構成における参照電位および接地電位ＧＮＤ＿Ａを可変することで、オーバードライブ期間の外部電源電圧に対する逆依存性を加減するとともに、第２の実施形態の構成における参照電位および接地電位ＧＮＤ＿Ｂを可変することで、オーバードライブ期間の外部電源電圧に対する依存性を加減することができる。したがって、製品の動作範囲において、電源電圧が低い側と電源電圧が高い側とで、オーバードライブ期間の調整をより詳細に行うことが可能である。
【００６７】
また、第１および第２の実施形態の構成において、遅延素子３は、ＣＲ回路であれば、どのような回路構成であってもよい。例えば、ビット容量（Ｃ）とｐチャンネルＭＯＳトランジスタ（Ｒ）から遅延素子３を構成してもよい。また、センスアンプのｐチャンネルＭＯＳトランジスタおよび駆動回路のダミーをそれぞれ設けて、これらダミーにより遅延素子３を構成するようにしてもよい。
【００６８】
さらに、比較回路４も、図示した構成に限定されるものではなく、節点Ｎの電位が参照電位に達するタイミングを検出することができる回路であれば、どのような回路構成にしてもよい。
【００６９】
また、第１の実施形態の構成において、図１１に示すように、ｐチャンネルＭＯＳトランジスタＰ１と遅延素子３の間に、電流制御用のｐチャンネルＭＯＳトランジスタＰａを設けてもよい。このＰチャンネルの縦積み構造によれば、遅延素子３に流れる電流を一定にすることができ、時定数に基づくオーバードライブ期間をより正確に算出することができる。
【００７０】
さらに、第１の実施形態の構成では、節点Ｎをグランド電圧ＧＮＤ＿Ａでプリチャージするようになっているが、このグランド電圧ＧＮＤ＿ＡをΔＶ（ＶEXT−ＶREF）に応じて変化させるフィードバック回路を設けてもよい。この場合は、ΔＶ（ＶEXT−ＶREF）が大きい場合に、グランド電圧ＧＮＤ＿Ａを高くして、オーバードライブ期間の外部電源電圧に対する逆依存性をさらに強めることができる。フィードバック回路は、一般的な差分絶対値回路により変換したΔＶ（ＶEXT−ＶREF）を入力とする一般的なソースフォローア回路により形成することができる。
【００７１】
次に、本発明のオーバードライブ期間制御装置が適用されるＤＲＡＭの構成について説明する。
【００７２】
図１２に、そのＤＲＡＭの概略構成を示す。複数のセンスアンプ１０１ａが形成されるセンスアンプ領域１０１と、複数のメモリセルが形成されたメモリセル領域１０２とが半導体基板１００上に形成されている。各センスアンプ１０１ａには、外部電源電圧ＶEXTがｐチャネルＭＯＳトランジスタ１０３を介して供給されるとともに、内部アレイ電源ＶDLがｐチャネルＭＯＳトランジスタ１０４を介して供給されている。ｐチャネルＭＯＳトランジスタ１０３のゲートには、本発明のオーバードライブ期間制御装置（不図示）から出力されたオーバードライブ信号ＯＤＶが供給されている。ｐチャネルＭＯＳトランジスタ１０４のゲートには、センスアンプを駆動するためのタイミング信号ＳＥ（センスアンプ活性期間）が供給されている。この図１２に示した例では、センスアンプ１０１ａの電源を直接オーバードライブする期間を、本発明のオーバードライブ期間制御装置によって決定している。
【００７３】
なお、ＤＲＡＭにおいて、オーバードライブを行う構成は様々であり、本発明のオーバードライブ期間制御装置は種々のオーバードライブ方式に適用することが可能である。図１３〜図１５に、本発明のオーバードライブ期間制御装置の適用例を示す。
【００７４】
図１３に示す例では、センスアンプ１０１ａの電源を直接するオーバードライブする期間および内部アレイ電源回路１０５をオーバードライブする期間が、本発明のオーバードライブ期間制御装置によって決定される。図１４に示す例では、内部アレイ電源回路１０５をオーバードライブする期間が、本発明のオーバードライブ期間制御装置によって決定される。図１５に示す例では、センスアンプ１０１ａの電源を直接するオーバードライブする期間および内部アレイ電源回路１０５をオーバードライブする期間が、本発明のオーバードライブ期間制御装置によって別々に決定される。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施形態であるオーバードライブ期間制御装置を構成する遅延タイマーの概略構成を示すブロック図である。
【図２】図１に示す遅延タイマーを構成する遅延素子の一例を示す回路図である。
【図３】（ａ）は、本発明の第１の実施形態であるオーバードライブ期間制御装置の第１の実施例を示す回路図、（ｂ）は本発明の第１の実施形態であるオーバードライブ期間制御装置の第２の実施例を示す回路図である。
【図４】本発明の第１の実施形態のオーバードライブ期間制御装置の動作を示すタイミングチャートである。
【図５】本発明の第１の実施形態のオーバードライブ期間制御装置の動作波形を示す図である。
【図６】オーバードライブ期間と外部電源電圧の関係を示す図である。
【図７】本発明の第２の実施形態であるオーバードライブ期間制御装置に用いられる遅延タイマーの概略構成を示すブロック図である。
【図８】本発明の第２の実施形態であるオーバードライブ期間制御装置の構成を示す回路図である。
【図９】図８に示すオーバードライブ期間制御装置の動作を説明するためのタイミングチャートである。
【図１０】本発明の他の実施形態であるオーバードライブ期間制御装置の動作を説明するためのタイミングチャートである。
【図１１】図１に示すオーバードライブ期間制御装置の変形例を示す回路図である。
【図１２】本発明のオーバードライブ期間制御装置が適用されるＤＲＡＭの一例を示すブロック図である。
【図１３】本発明のオーバードライブ期間制御装置の適用例を示す模式図である。
【図１４】本発明のオーバードライブ期間制御装置の適用例を示す模式図である。
【図１５】本発明のオーバードライブ期間制御装置の適用例を示す模式図である。
【符号の説明】
【００７６】
１  プリチャージ回路
２  充電回路
３  遅延素子
４  比較回路
Ｐ１、Ｐ２、Ｐ３  ｐチャネルＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３、Ｎ４  ｎチャネルＭＯＳトランジスタ
【図１】
2006252721.tif 000003
【図２】
2006252721.tif 000004
【図３】
2006252721.tif 000005
【図４】
2006252721.tif 000006
【図５】
2006252721.tif 000007
【図６】
2006252721.tif 000008
【図７】
2006252721.tif 000009
【図８】
2006252721.tif 000010
【図９】
2006252721.tif 000011
【図１０】
2006252721.tif 000012
【図１１】
2006252721.tif 000013
【図１２】
2006252721.tif 000014
【図１３】
2006252721.tif 000015
【図１４】
2006252721.tif 000016
【図１５】
2006252721.tif 000017