(57)【要約】  【課題】製造工程数を大幅に増加させることなく、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとで異なる仕事関数を有する金属ゲート電極を形成する。  【解決手段】Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとが形成された半導体装置であって、Ｎ型ＭＯＳトランジスタのゲート電極１０７ｎは、ゲート絶縁膜１０４に接するタングステン膜１０５ｎを具備し、Ｐ型ＭＯＳトランジスタのゲート電極１０７ｐは、ゲート絶縁膜１０４に接するタングステン膜１０５ｐを具備し、タングステン膜１０５ｎに含有される炭素の濃度が、タングステン膜１０５ｐに含有される炭素の濃度よりも低いことを特徴とする。【選択図】図１
2006287134.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜に接する第１の導電体膜を含む第１のゲート電極を有するＮ型ＭＯＳトランジスタと、
ゲート絶縁膜に接し前記第１の導電体膜に含有される炭素の濃度よりも高い濃度で炭素が含有された第２の導電体膜を含む第２のゲート電極を有するＰ型ＭＯＳトランジスタとを具備したことを特徴とする半導体装置。
【請求項２】
前記Ｎ型ＭＯＳトランジスタの前記ゲート電極の少なくとも一部が、１Ｅ２１ｃｍ−３以上の水素を含有する絶縁膜で覆われていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとが形成された半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、ゲート電極を構成する導電体膜を、有機材料を用いた形成法によって形成する工程と、
前記Ｎ型ＭＯＳトランジスタの前記ゲート電極の少なくとも一部を覆うように、水素が含有された絶縁膜を形成する工程と、
前記絶縁膜が形成された前記半導体基板を、非酸化性雰囲気中で加熱する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記絶縁膜が含有する水素の量が、１Ｅ２１ｃｍ−３以上であることを特徴とする、請求項３に記載の半導体装置の製造方法。
【請求項５】
Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとが形成された半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面に、ゲート電極を構成する導電体膜を、有機材料を用いた形成法によって形成する工程と、
前記Ｐ型ＭＯＳトランジスタの前記ゲート電極の少なくとも一部を覆うように、絶縁膜を形成する工程と、
前記絶縁膜が形成された前記半導体基板を、酸化性雰囲気と還元性雰囲気の混合雰囲気中で加熱する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、導電体膜をゲート電極に用いたＮ型ＭОＳトランジスタ及びＰ型ＭＯＳトランジスタを具備する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の高性能化を実現するために、デバイスの微細化が追求されており、デバイスの微細化と共に、消費電力を低減する必要性が生じてきた。消費電力を低減するためには、トランジスタの閾値を低い値に抑える必要がある。このため、N型ＭＯＳＦＥＴ、P型ＭＯＳＦＥＴのそれぞれに対して、仕事関数が異なるゲート電極を用いることが行われている。
【０００３】
一般的に、トランジスタのゲート電極には多結晶シリコンが用いられており、N型ＭＯＳＦＥＴ、P型ＭＯＳＦＥＴのゲート電極である多結晶シリコンに不純物をドーピングして、それぞれｎ型多結晶シリコン、ｐ型多結晶シリコンにし、それぞれの多結晶シリコンの仕事関数を伝導帯（Ｃｏｎｄｕｃｔｉｏｎ Ｂａｎｄ）と価電子帯（Ｖａｌａｎｃｅ Ｂａｎｄ）の近傍に設定することで、低閾値を実現している。
【０００４】
しかし、多結晶シリコンからなるゲート電極では、不純物濃度が導電性不純物の固溶限である１０２０ｃｍ−３台になるように高濃度にドーピングしても、ゲート電極側に空乏層が形成されるために、ゲート容量がその分減少してしまう。このため、ゲート絶縁膜を形成する際には、空乏層のゲート容量を見込んで０．５ｎｍ程度余分に薄くする必要があるが、ゲート絶縁膜のトンネル電流によりゲートリーク電流が増加してしまうという問題があるために、ゲート絶縁膜の薄膜化は難しい現状にある。
【０００５】
これを回避する方策として、ゲート絶縁膜の高誘電率化や金属ゲート電極の活用が検討されている。ゲート絶縁膜の高誘電率化は、ゲート絶縁膜を高誘電体膜に置き換えることで、ゲート絶縁膜の物理膜厚を稼いでトンネル電流を抑えるものである。最近では特に高誘電体ゲート絶縁膜の材料開発が盛んに行われているが、従来のシリコン酸化膜のような信頼性を含めた議論には至っておらず、実デバイスへの適用にはまだ時間を要する。
【０００６】
金属ゲート電極の活用は、ゲート電極を多結晶シリコンから金属に置き換えることで、ゲート電極の空乏化を防ぐものである。金属ゲート電極を採用する場合、トランジスタの閾値を低い値に抑えるために、N型ＭＯＳＦＥＴには、シリコンの伝導帯である４．０ｅＶ近傍の仕事関数を持つ金属をゲート電極材料とし、P型ＭＯＳＦＥＴには、シリコンの価電子帯である５．１ｅＶ近傍の仕事関数を持つ金属をゲート電極材料としてデバイスを形成する（例えば、特許文献１、特許文献２参照）。
【０００７】
しかしながら、ゲート電極として多結晶シリコンを用いる従来のデバイスでは、N型ＭＯＳＦＥＴとP型ＭＯＳＦＥＴのゲート電極の成膜を同時に行われていたが、特許文献１に記載されたデバイスを製造する場合は、それぞれのゲート電極の成膜を別々に行わなければならず、工程数が大幅に増加してしまうという問題があった。
【特許文献１】特開２０００−３１２９６号公報
【特許文献２】特開２０００−２５２３７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、以上の点に鑑みてなされたもので、製造工程数を大幅に増加させることなく、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとで異なる仕事関数を有する金属ゲート電極を形成することができる、半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一形態に係る半導体装置は、ゲート絶縁膜に接する第１の導電体膜を含む第１のゲート電極を有するＮ型ＭＯＳトランジスタと、ゲート絶縁膜に接し前記第１の導電体膜に含有される炭素の濃度よりも高い濃度で炭素が含有された第２の導電体膜を含む第２のゲート電極を有するＰ型ＭＯＳトランジスタとを具備したことを特徴とする。
【００１０】
本発明の一形態に係る半導体装置の製造方法は、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとが形成された半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、ゲート電極を構成する導電体膜を、有機材料を用いた形成法によって形成する工程と、前記Ｎ型ＭＯＳトランジスタの前記ゲート電極の少なくとも一部を覆うように、水素が含有された絶縁膜を形成する工程と、前記絶縁膜が形成された前記半導体基板を、非酸化性雰囲気中で加熱する工程と、を備えたことを特徴とする。
【００１１】
本発明の一形態に係る別の半導体装置の製造方法は、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとが形成された半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の表面に、ゲート電極を構成する導電体膜を、有機材料を用いた形成法によって形成する工程と、前記Ｐ型ＭＯＳトランジスタの前記ゲート電極の少なくとも一部を覆うように、絶縁膜を形成する工程と、前記絶縁膜が形成された前記半導体基板を、酸化性雰囲気と還元性雰囲気の混合雰囲気中で加熱する工程と、を備えたことを特徴とする。
【発明の効果】
【００１２】
製造工程数を大幅に増加させることなく、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとで異なる仕事関数を有する金属ゲート電極を形成することができる、半導体装置及びその製造方法を実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施の形態を説明する。
【００１４】
（第１の実施の形態）
始めに、本発明の第１の実施の形態に係わる半導体装置の構造について、図１を用いて説明する。図１は、本発明の第１の実施の形態に係わる半導体装置の構造を説明する概略断面図である。図１に示すように、単結晶の結晶構造を有するシリコン基板１００上には、素子領域を画定する素子分離絶縁膜１０１ａ〜１０１ｃが形成されている。ＭＯＳＦＥＴは、素子分離絶縁膜１０１によって分離区画された領域に形成される。図１においては、図面左側に配置された素子分離絶縁膜１０１ａと、図面中央に配置された素子分離絶縁膜１０１ｂとによって区画された領域がN型ＭＯＳＦＥＴ形成領域であり、図面中央に配置された素子分離絶縁膜１０１ｂと、図面右側に配置された素子分離絶縁膜１０１ｃとによって区画された領域がＰ型ＭＯＳＦＥＴ形成領域である。
【００１５】
N型ＭＯＳＦＥＴ形成領域のシリコン基板１００内には、ｐ−ウェル１０２が形成されている。また、N型ＭＯＳＦＥＴ形成領域のシリコン基板１００上には、ゲート絶縁膜１０４を介して、第１の導電膜としてのタングステン（Ｗ）よりなるゲート電極１０７ｎが形成されている。一方、Ｐ型ＭＯＳＦＥＴ形成領域のシリコン基板１００内には、ｎ−ウェル１０３が形成されている。また、Ｐ型ＭＯＳＦＥＴ形成領域のシリコン基板１００上には、ゲート絶縁膜１０４を介して、第２の導電膜としてのタングステンよりなるゲート電極１０７ｐが形成されている。
【００１６】
ゲート電極１０７ｎのタングステンに含有される炭素の濃度は、ゲート電極１０７ｐのタングステンに含有される炭素の濃度よりも低くなされており、これによって、ゲート電極１０７ｎの仕事関数は、ゲート電極１０７ｐの仕事関数よりも低くなされている。例えば、本実施の形態においては、ゲート電極１０７ｎの仕事関数を、ゲート電極１０７ｐの仕事関数よりも０．８ｅＶ程度低くすることができる。例えば、ゲート電極１０７ｎの仕事関数を４．１ｅＶ、ゲート電極１０７ｐの仕事関数を４．９ｅＶに設定することができる。この場合には、N型ＭＯＳＦＥＴは、シリコンの伝導帯である４．０ｅＶ近傍の仕事関数を持つタングステンから成るゲート電極１０７ｎを有し、P型ＭＯＳＦＥＴは、シリコンの価電子帯である５．１ｅＶ近傍の仕事関数を持つタングステンから成るゲート電極１０７ｐを有するため、トランジスタの閾値を低い値に抑えることができ、消費電力を低減することができる。また、ゲート電極１０７ｎ，１０７ｐの材料としてタングステンを用いているため、ゲート電極の空乏化を防ぐことができる。
【００１７】
ゲート電極１０７ｎ，１０７ｐの側壁には、シリコン窒化膜１１０及びシリコン酸化膜１１１からなるゲート側壁絶縁膜１１２が形成されている。また、ゲート電極１０７ｎ，１０７ｐの両側のシリコン基板１００内には、ソース／ドレイン拡散層１１５，１１６が形成されている。ソース／ドレイン拡散層１１５，１１６は、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を有しており、不純物濃度が低くなされた浅い拡散層１０８，１０９と、不純物濃度が高くなされた深い拡散層１１３，１１４とから形成されている。ＬＤＤ構造を有することで、ホットエレクトロンの発生を抑制するようになっている。ソース／ドレイン拡散層１１５，１１６の表面には、Ｎｉシリサイド層１１７が形成されている。
【００１８】
N型ＭＯＳＦＥＴ形成領域のシリコン基板１００、及びゲート側壁絶縁膜１１２の表面には、ゲート電極１０７ｎを覆うようにパッシベーション膜１１８が形成されている。パッシベーション膜１１８は、例えば水素を含有するシリコン窒化膜であり、膜中の水素濃度は１Ｅ＋２１ｃｍ−３程度である。パッシベーション膜１１８は、水素を１Ｅ＋２１ｃｍ−３程度、もしくはこれ以上含有する絶縁膜であれば、シリコン窒化膜に限定されるものではなく、例えば水素を含有するシリコン酸化膜でもよい。
【００１９】
Ｐ型ＭＯＳＦＥＴ形成領域のシリコン基板１００、ゲート電極１０７ｎ、ゲート側壁絶縁膜１１２、及び、Ｎ型ＭＯＳＦＥＴ形成領域に形成されたパッシベーション膜１１８の表面には、第一の層間絶縁膜１１９が形成されている。第一の層間絶縁膜１１９には、ソース／ドレイン拡散層１１５，１１６、及びゲート電極１０７ｎ，１０７ｐに電気的に接続されたコンタクトプラグ１２０が埋め込まれている。コンタクトプラグ１２０は、例えば、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）から成るバリアメタルと、タングステン膜とを積層して構成したタングステンプラグを用いている。
【００２０】
コンタクトプラグ１２０が埋め込まれた第一の層間絶縁膜１１９上には、コンタクトプラグ１２０を介してソース／ドレイン拡散層１１５，１１６、及びゲート電極１０７ｎ，１０７ｐに電気的に接続された配線層１２１が形成されている。配線層１２１は、例えばアルミニウム（Ａｌ）を材料として用いている。配線層１２１を覆うように、第一の層間絶縁膜１１９上には更に第二の層間絶縁膜１２２が形成されている。
【００２１】
次に、上述した半導体装置の製造工程について、図２（ａ）〜（ｅ）を用いて説明する。図２は、本発明の第１の実施の形態に係わる半導体装置の製造工程を説明する断面図である。
【００２２】
まず、図２（ａ）に示すように、単結晶の結晶構造を有するシリコン基板１００上に、素子形成領域以外の領域に、ＳＴＩ技術などを用いて素子分離絶縁膜１０１ａ〜１０１ｃを形成する。続いて、シリコン基板１００上の、N型ＭＯＳＦＥＴを形成する領域以外の領域に、図示しないレジストを選択的に形成する。このレジストをマスクとして、シリコン基板１００のN型ＭＯＳＦＥＴを形成する領域に、例えばＢ＋イオンをイオン注入した後、アッシング処理を施してレジストを除去する。続いて、シリコン基板１００上の、Ｐ型ＭＯＳＦＥＴを形成する領域以外の領域に、図示しないレジストを選択的に形成する。このレジストをマスクとして、シリコン基板１００のＰ型ＭＯＳＦＥＴを形成する領域に、例えばＡｓ＋イオンをイオン注入した後、アッシング処理を施してレジストを除去する。続いて、不純物がイオン注入されたシリコン基板１００を、高温で加熱処理することによって、深い拡散層であるｐ−ウェル１０２及びｎ−ウェル１０３を形成する。
【００２３】
次に、シリコン基板１００表面に、例えば熱酸化によって、シリコン酸化膜などの薄いゲート絶縁膜１０４を形成する。続いて、ゲート絶縁膜１０４上に、ソースとして有機材料を用いた化学的気相成長法（以下、ＣＶＤ法と示す）により仕事関数４．９ｅＶを有するタングステン膜１０５を５０ｎｍの膜厚で堆積させる。更に、タングステン膜１０５上に、例えばＣＶＤ法によりシリコン窒化膜１０６を５０ｎｍの膜厚で堆積させる。
【００２４】
次いで、シリコン窒化膜１０６上に、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのゲート電極が形成される領域にのみ、図示しないレジストを選択的に形成する。続いて、レジストをマスクとしてシリコン窒化膜１０６を異方性エッチングした後、アッシング処理を施してレジストを除去する。更に、ゲート電極が形成される領域にのみ選択的に残されたシリコン窒化膜１０６をマスクとして、タングステン膜１０５を異方性エッチングし、図２（ｂ）に示すように、例えば３０ｎｍのゲート幅のゲート電極１０７ｎ，１０７ｐを形成する。続いて、Ｐ型ＭＯＳＦＥＴ領域のゲート絶縁膜１０４上に図示しないレジストを選択的に形成し、このレジストとゲート電極１０７ｎ上のシリコン窒化膜１０６とをマスクとして、Ｎ型ＭＯＳＦＥＴ領域のシリコン基板１００中に、例えばＡｓ＋イオンをイオン注入する。アッシング処理を施してレジストを除去した後、Ｎ型ＭＯＳＦＥＴ領域のゲート絶縁膜１０４上に図示しないレジストを選択的に形成し、このレジストとゲート電極１０７ｐ上のシリコン窒化膜１０６とをマスクとして、Ｐ型ＭＯＳＦＥＴ領域のシリコン基板１００中に、例えばＢ＋イオンをイオン注入する。更に、アッシング処理を施してゲート電極１０７ｎ，１０７ｐの領域以外のゲート絶縁膜１０４及びレジストを除去した後、例えば８００℃の温度で５秒間加熱処理を施すことによって、シリコン基板１００中に浅い拡散層１０８，１０９を形成する。
【００２５】
次いで、図２（ｃ）に示すように、シリコン基板１００の表面全面に、例えばＣＶＤ法により、シリコン窒化膜１１０とシリコン酸化膜１１１とを順に堆積させた後、シリコン基板１００表面が露出するまでシリコン窒化膜１１０とシリコン酸化膜１１１とを全面エッチバックし、ゲート電極１０７ｎ，１０７ｐの側壁に、シリコン窒化膜１１０及びシリコン酸化膜１１１からなるゲート側壁絶縁膜１１２を形成する。続いて、Ｐ型ＭＯＳＦＥＴ領域のシリコン基板１００上に図示しないレジストを選択的に形成し、レジスト、ゲート電極１０７ｎ上のシリコン窒化膜１０６、及びゲート側壁絶縁膜１１２をマスクとして、Ｎ型ＭＯＳＦＥＴ領域のシリコン基板１００中に、例えばＢ＋イオンをイオン注入する。アッシング処理を施してレジストを除去した後、Ｎ型ＭＯＳＦＥＴ領域のシリコン基板１００上に図示しないレジストを選択的に形成し、レジスト、ゲート電極１０７ｐ上のシリコン窒化膜１０６、及びゲート側壁絶縁膜１１２をマスクとして、Ｐ型ＭＯＳＦＥＴ領域のシリコン基板１００中に、例えばＰ＋イオンをイオン注入する。更に、アッシング処理を施してレジストを除去した後、例えば１０３０℃の温度で加熱処理を施すことによって、シリコン基板１００中に深い拡散層１１３，１１４を形成する。
【００２６】
以上のようにして、ゲート電極１０７ｎ，１０７ｐの両側のシリコン基板１００中には、浅い拡散層１０８，１０９と、深い拡散層１１３，１１４とから成る、ソース／ドレイン拡散層１１５，１１６が形成される。
【００２７】
続いて、例えば、図示しないニッケル（Ｎｉ）膜をシリコン基板１００表面全面に１０ｎｍ程度堆積した後、３５０℃の温度で３０秒間程度加熱処理を施して、ニッケル膜とシリコン基板１００とを化学反応させる。引き続き、シリコン基板１００と未反応のニッケル膜を、例えば硫酸と過酸化水素水の混合液を用いたウェットエッチングにより選択的に除去した後、５００℃の温度で３０秒間程度加熱処理を行う。これにより、ソース／ドレイン拡散層１１５，１１６表面に、ニッケルシリサイド層１１７を形成する。
【００２８】
次いで、図２（ｄ）に示すように、例えば、プラズマＣＶＤ法を用い、シランとアンモニアとの混合ガス雰囲気中で、水素を１Ｅ２１ｃｍ−３〜１Ｅ２２ｃｍ−３程度含むシリコン窒化膜を、シリコン基板１００表面全面に２００ｎｍ程度の厚さで堆積させる。続いて、Ｎ型ＭＯＳＦＥＴ領域のシリコン窒化膜上に図示しないレジストを選択的に形成し、レジストをマスクとしてシリコン窒化膜を異方性エッチングする。引き続き、アッシング処理を施してレジストを除去することで、N型ＭＯＳＦＥＴ形成領域のシリコン基板１００、ゲート電極１０７ｎ上のシリコン窒化膜１０６、及びゲート電極１０７ｎを覆っているゲート側壁絶縁膜１１２の表面に、パッシベーション膜１１８を形成する。更に、例えば３５０℃〜５００℃程度の温度で３０分〜１時間程度、窒素雰囲気などの非酸化性雰囲気中で加熱処理を行う。
【００２９】
ここで、加熱処理後における、N型ＭＯＳＦＥＴのゲート電極１０７ｎの仕事関数と、Ｐ型ＭＯＳＦＥＴのゲート電極１０７ｐの仕事関数について、図３を用いて説明する。図３は、ゲート電極にタングステンを用いたトランジスタの電気容量の電圧依存性を測定した結果を示すＣ−Ｖ特性図である。図３において、水素を含有するシリコン窒化膜でゲート電極の周囲を覆わずに加熱処理を施したトランジスタのＣ−Ｖ曲線を２０１で示し、水素を１Ｅ２１ｃｍ−３程度含有するシリコン窒化膜でゲート電極の周囲を覆い加熱処理を施したトランジスタのＣ−Ｖ曲線を２０２で示している。Ｃ−Ｖ曲線２０１は、本実施の形態におけるＰ型ＭＯＳＦＥＴのＣ−Ｖ特性に相当し、Ｃ−Ｖ曲線を２０２は、本実施の形態におけるN型ＭＯＳＦＥＴのＣ−Ｖ特性に相当する。図３において、それぞれのＣ−Ｖ曲線２０１，２０２からフラットバンド時の電圧Ｖｆｂを求めるとそれぞれ＋０．０４Ｖ、−０．７６Ｖである。
【００３０】
すなわち、水素を含有するシリコン窒化膜でゲート電極の周囲を覆って加熱処理を施すことで、Ｖｆｂの値がおよそ−０．８０Ｖシフトする。このＶｆｂのシフトは、加熱処理によって、ゲート電極のタングステン膜中に含有される炭素がシリコン窒化膜中に含まれる大量の水素と結合し、ＣＨ４もしくはＣ２Ｈ２などの化合物となって脱離することに起因すると考えられる。つまり、水素を含有するシリコン窒化膜で周囲を覆われた電極において、加熱処理によってゲート絶縁膜との界面における炭素濃度が減少することで、Ｖｆｂがおよそ−０．８０Ｖシフトしたと言える。なお、シリコン窒化膜中の水素濃度は１Ｅ２１ｃｍ−３以上あれば、同様な効果が得られる。
【００３１】
フラットバンド電圧Ｖｆｂの値はゲート電極の仕事関数に対応する値であり、Ｃ−Ｖ曲線２０１のＶｆｂの値から求めたゲート電極の仕事関数は４．９ｅＶであり、Ｃ−Ｖ曲線２０２のＶｆｂの値から求めたゲート電極の仕事関数は４．１ｅＶである。これより、本実施の形態におけるＰ型ＭＯＳＦＥＴのゲート電極１０７ｐの仕事関数は４．９ｅＶであり、N型ＭＯＳＦＥＴのゲート電極１０７ｎの仕事関数は４．１ｅＶであるといえる。つまり、本発明によれば、ゲート電極１０７ｎ，１０７ｐのそれぞれに異なる電極材料を用いることなく、異なった仕事関数を持たせることが可能となる。
【００３２】
以上のように、加熱処理によってゲート電極１０７ｎ，１０７ｐの仕事関数を異ならせた後、図２（ｅ）に示すように、Ｐ型ＭＯＳＦＥＴ形成領域のシリコン基板１００、ゲート電極１０７ｐ、ゲート電極１０７ｐを覆っているゲート側壁絶縁膜１１２、及び、Ｎ型ＭＯＳＦＥＴ形成領域に形成されたパッシベーション膜１１８の表面に、例えばＣＶＤ法によって第一の層間絶縁膜１１９を堆積させ、化学的機械的研磨法（以下、ＣＭＰ法と示す）によって表面を平坦化する。続いて、ソース／ドレイン拡散層１１５，１１６上のニッケルシリサイド層１１７の上面を覆う第一の層間絶縁膜１１９、及び、ゲート電極１０７ｎ，１０７ｐ上のシリコン窒化膜１０６の上面を覆う第一の層間絶縁膜１１９とシリコン窒化膜１０６とを異方性エッチングによって除去し、コンタクトパターンを形成する。すなわち、コンタクトパターンの底部からソース／ドレイン拡散層１１５，１１６上のニッケルシリサイド層１１７、及びタングステン材料によるゲート電極１０７ｎ，１０７ｐが露出するように、第一の層間絶縁膜１１９とシリコン窒化膜１０６とを異方性エッチングする。
【００３３】
続いて、コンタクトパターンの内部に、例えばスパッタ法によって、チタンと、窒化チタンと、タングステン膜とを順に堆積させる。次に、ＣＭＰ法によって、第一の層間絶縁膜１１９の表面を平坦化して、内部にコンタクトプラグ１２０が埋め込まれたコンタクトパターンが形成される。次いで、第一の層間絶縁膜１１９上に、例えばスパッタ法によってアルミニウムを堆積させ、フォトリソグラフィーとドライエッチングによって所望の形状にパターニングし、配線層１２１を形成する。配線層１２１は、コンタクトプラグ１２０を介してソース／ドレイン拡散層１１５，１１６もしくはゲート電極１０７ｎ，１０７ｐに電気的に接続されるように形成される。最後に、配線層１２０，１２１を覆うように、第一の層間絶縁膜１１９上に、例えばＣＶＤ法によって第二の層間絶縁膜１２２を堆積させ、ＣＭＰ法によって表面を平坦化する。このようにして、仕事関数が４．１ｅＶのタングステン電極からなるＮ型ＭＯＳＦＥＴと、仕事関数が４．９ｅＶのタングステン電極からなるＰ型ＭＯＳＦＥＴとを具備した、図１に示す半導体装置を完成させる。
【００３４】
このように、本実施の形態においては、Ｐ型ＭＯＳＦＥＴのゲート電極１０７ｐと、Ｎ型ＭＯＳＦＥＴのゲート電極１０７ｎとに同じ金属材料を用い、ゲート電極１０７ｐ，１０７ｎ中に含有される炭素濃度を変化させることで互いの仕事関数を異ならせているため、製造工程数を大幅に増加させることなく、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとで異なる仕事関数を有する金属ゲート電極を形成することができる。
【００３５】
尚、本実施の形態においては、ゲート電極１０７ｎ，１０７ｐの材料として、タングステンを用いたが、仕事関数が４．8ｅＶ以上の金属材料であればよく、例えば、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）またはこれらの合金を用いても良い。
【００３６】
また、ゲート絶縁膜１０４は、熱酸化によるシリコン酸化膜でなくてもよく、シリコン酸化膜よりも高い誘電率を有する絶縁膜、例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）、イットリウム（Ｙ）、ランタン（Ｌａ）等の酸化物、もしくはＺｒＳｉｘＯｙなどそれら元素とシリコンの酸化物でも良い。さらには、それら酸化物の積層膜でも良い。
【００３７】
更に、ゲート側壁絶縁膜１１２及びニッケルシリサイド層１１７を形成後にパッシベーション膜１１８を成膜しているが、ゲート側壁絶縁膜１１２の形成前、すなわち、図２（ｂ）に示す状態において成膜してもよい。ニッケルシリサイド層１１７を形成後にパッシベーション膜１１８を成膜する場合、ニッケルシリサイド層１１７の凝集を防ぐために、ゲート電極１０７ｎから炭素を脱離させるための加熱処理は、５００℃未満の温度で行っているが、ゲート側壁絶縁膜１１２の形成前にパッシベーション膜１１８を成膜する場合は、５００℃以上の温度で行ってもよい。また、ゲート側壁絶縁膜１１２の形成前にパッシベーション膜１１８を成膜する場合、後工程でニッケルシリサイド層１１７を形成するために、加熱処理後にパッシベーション膜１１８を除去する必要がある。
【００３８】
（第２の実施の形態）
本発明の第２の実施の形態における半導体装置の構造について、図４を用いて説明する。図４は、本発明の第２の実施の形態に係わる半導体装置の構造を説明する概略断面図である。ゲート電極３０４ｎ，３０４ｐ以外の構成要素は、上述した第１の実施の形態と同様であるため、図４において図１と同一の構成要素については、同一の符号を付して説明を省略する。
【００３９】
上述した第１の実施の形態においては、タングステン膜のみでゲート電極１０７が形成されていたが、本実施の形態では、タングステン膜３０１と、表面にニッケルシリサイド層３０３を有する多結晶シリコン膜３０２とを積層して、ゲート電極３０４が形成されている。更に詳しくは、Ｎ型ＭＯＳＦＥＴのゲート電極３０４ｎは、炭素含有量が少ないタングステン膜３０１ｎと、表面にニッケルシリサイド膜３０３を有し、例えばリン（Ｐ＋）がドープされたｎ型多結晶シリコン膜３０２ｎとを積層して形成されており、Ｐ型ＭＯＳＦＥＴのゲート電極３０４ｐは、炭素含有量が多いタングステン膜３０１ｐと、表面にニッケルシリサイド膜３０３を有し、例えばボロン（Ｂ＋）がドープされたｐ型多結晶シリコン膜３０２ｐとを積層して形成されている。
【００４０】
ゲート電極３０４ｎ，３０４ｐをこのような積層構造にすることで、第１の実施の形態と同様に、タングステン膜３０１ｎ，３０１ｐの含有炭素量を調整することで互いの仕事関数を異ならせることができ、かつ、表面にニッケルシリサイド層３０３を有する多結晶シリコン膜３０２ｎ，３０２ｐによってゲート電極３０４ｎ，３０４ｐの抵抗を低くすることができる。
【００４１】
次に、上述した半導体装置の製造工程について、図５（ａ）〜（ｅ）を用いて説明する。図５は、本発明の第２の実施の形態に係わる半導体装置の製造工程を説明する断面図である。
【００４２】
まず、図５（ａ）に示すように、シリコン基板１００上の素子形成領域以外の領域に、ＳＴＩ技術などを用いて素子分離絶縁膜１０１ａ〜１０１ｃを形成する。続いて、シリコン基板１００のN型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを形成する領域に、ｐ−ウェル１０２及びｎ−ウェル１０３を形成する。更に、シリコン基板１００表面にゲート絶縁膜１０４を形成する。
【００４３】
続いて、ゲート絶縁膜１０４上に、ソースとして有機材料を用いたＣＶＤ法により、仕事関数４．９ｅＶを有するタングステン膜３０１を１０ｎｍの膜厚で堆積させる。タングステン膜３０１上に、例えばＣＶＤ法により、多結晶シリコン膜３０２を９０ｎｍの膜厚で堆積させる。続いて、Ｐ型ＭＯＳＦＥＴ領域の多結晶シリコン膜３０２上に図示しないレジストを選択的に形成し、このレジストをマスクとして、Ｎ型ＭＯＳＦＥＴ領域の多結晶シリコン膜３０２中に、例えばＰ＋イオンをイオン注入する。アッシング処理を施してレジストを除去した後、Ｎ型ＭＯＳＦＥＴ領域の多結晶シリコン膜３０２上に図示しないレジストを選択的に形成し、このレジストをマスクとして、Ｐ型ＭＯＳＦＥＴ領域の多結晶シリコン膜３０２中に、例えばＢ＋イオンをイオン注入する。更に、アッシング処理を施してレジストを除去した後、例えばＣＶＤ法により、シリコン窒化膜３０５を５０ｎｍの膜厚で堆積させる。
【００４４】
次に、図５（ｂ）に示すように、シリコン窒化膜３０５上に、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのゲート電極が形成される領域にのみ、図示しないレジストを選択的に形成する。続いて、レジストをマスクとしてシリコン窒化膜３０５を異方性エッチングした後、アッシング処理を施してレジストを除去する。更に、ゲート電極が形成される領域にのみ選択的に残されたシリコン窒化膜３０５をマスクとして、多結晶シリコン膜３０２とタングステン膜３０１とを異方性エッチングした後、シリコン窒化膜３０５を除去して、ゲート電極３０４ｎ，３０４ｐを形成する。
【００４５】
続いて、Ｐ型ＭＯＳＦＥＴ領域のゲート絶縁膜１０４上に図示しないレジストを選択的に形成し、このレジストとゲート電極３０４ｎとをマスクとして、Ｎ型ＭＯＳＦＥＴ領域のシリコン基板１００中に、例えばＡｓ＋イオンをイオン注入する。アッシング処理を施してレジストを除去した後、Ｎ型ＭＯＳＦＥＴ領域のゲート絶縁膜１０４上に図示しないレジストを選択的に形成し、このレジストとゲート電極３０４ｐとをマスクとして、Ｐ型ＭＯＳＦＥＴ領域のシリコン基板１００中に、例えばＢ＋イオンをイオン注入する。更に、アッシング処理を施してレジストを除去した後、例えば８００℃の温度で５秒間加熱処理を施すことによって、シリコン基板１００中に浅い拡散層１０８，１０９を形成する。
【００４６】
次いで、図５（ｃ）に示すように、ゲート電極３０４ｎ，３０４ｐの側壁に、シリコン窒化膜１１０及びシリコン酸化膜１１１からなるゲート側壁絶縁膜１１２を形成する。また、シリコン基板１００中に深い拡散層１１３，１１４を形成し、ゲート電極３０４ｎ，３０４ｐの両側のシリコン基板１００中に、浅い拡散層１０８，１０９と、深い拡散層１１３，１１４とから成る、ソース／ドレイン拡散層１１５，１１６を形成する。ゲート側壁絶縁膜１１２と深い拡散層１１３，１１４との具体的な形成方法は、図２（ｃ）を用いて説明した、第１の実施の形態と同様である。
【００４７】
続いて、例えば、図示しないニッケル膜をシリコン基板１００と多結晶シリコン膜３０２ｎ，３０２ｐとの表面全面に１０ｎｍ程度堆積した後、３５０℃の温度で３０秒間程度加熱処理を施して、ニッケル膜とシリコン基板１００とを化学反応させる。引き続き、シリコン基板１００と未反応のニッケル膜を、例えば硫酸と過酸化水素水の混合液を用いたウェットエッチングにより選択的に除去した後、５００℃の温度で３０秒間程度加熱処理を行う。これにより、ソース／ドレイン拡散層１１５，１１６表面と、多結晶シリコン膜３０２ｎ，３０２ｐの表面とに、自己整合的にニッケルシリサイド層１１７，３０３を形成する。
【００４８】
次いで、図５（ｄ）に示すように、N型ＭＯＳＦＥＴ形成領域のシリコン基板１００、ゲート電極３０４ｎ、及びゲート電極３０４ｎを覆っているゲート側壁絶縁膜１１２の表面に、水素を含有するパッシベーション膜１１８を形成し、例えば３５０℃〜５００℃程度の温度で３０分〜１時間程度、窒素雰囲気などの非酸化性雰囲気中で加熱処理を行って、ゲート電極３０４ｎを構成するタングステン膜３０１ｎから炭素を脱離させる。これによって、ゲート電極３０４ｎの仕事関数を４．９ｅＶから４．１ｅＶへ低下させる。パッシベーション膜１１８の具体的な形成方法は、図２（ｄ）を用いて説明した、第１の実施の形態と同様である。
【００４９】
最後に、図５（ｅ）に示すように、図２（ｅ）を用いて説明した第１の実施の形態と同様に、第一の層間絶縁膜１１９、コンタクトプラグ１２０、配線層１２１、及び第二の層間絶縁膜１２２を形成し、図４に示す半導体装置を完成させる。
【００５０】
このように、本実施の形態においては、Ｐ型ＭＯＳＦＥＴのゲート電極３０４ｐと、Ｎ型ＭＯＳＦＥＴのゲート電極３０４ｎとに同じ金属材料、例えばタングステンを用いており、かつ、ゲート電極３０４ｎ，３０４ｐを、タングステン膜３０１と、表面にニッケルシリサイド層３０３を有する多結晶シリコン膜３０２との積層構造にしている。これにより、第１の実施の形態と同様に、製造工程数を大幅に増加させることなく、タングステン膜３０１ｎ，３０１ｐの含有炭素量を調整することで互いの仕事関数を異ならせることができ、更に、表面にニッケルシリサイド層３０３を有する多結晶シリコン膜３０２ｎ，３０２ｐによってゲート電極３０４ｎ，３０４ｐの抵抗を低くすることができる。
【００５１】
尚、本実施の形態においても、第１の実施の形態と同様に、ゲート電極３０４ｎ，３０４ｐの材料として、仕事関数が４．8ｅＶ以上の金属材料であれば、タングステン以外の金属、または合金を用いても良い。また、ゲート絶縁膜１０４も、シリコン酸化膜よりも高い誘電率を有する絶縁膜を用いてもよい。更に、パッシベーション膜１１８も、ゲート側壁絶縁膜１１２の形成前、すなわち、図５（ｂ）に示す状態において成膜してもよく、この場合は、炭素脱離のための加熱処理を５００℃以上の温度で行ってもよい。
【００５２】
（第３の実施の形態）
本発明の第３の実施の形態における半導体装置の構造について、図６を用いて説明する。図６は、本発明の第３の実施の形態に係わる半導体装置の構造を説明する概略断面図である。ゲート電極４０１ｎ，４０１ｐ、及び、N型ＭＯＳＦＥＴ，P型ＭＯＳＦＥＴと配線配線層１２１とを絶縁する層間絶縁膜４０２，４０３，４０４以外の構成要素は、上述した第１の実施の形態と同様であるため、図６において図１と同一の構成要素については、同一の符号を付して説明を省略する。
【００５３】
上述した第１の実施の形態においては、ゲート電極１０７とゲート側壁絶縁膜１１２の表面を覆うようにしてパッシベーション膜１１８が形成されていたが、本実施の形態では、シリコン基板１００上に、ゲート電極４０１ｎ，４０１ｐと同じ高さまで形成された第一の層間絶縁膜４０２の上に、パッシベーション膜１１８が形成されており、ゲート電極４０１ｎの上面とパッシベーション膜１１８とが直接的に接触する構造になされている。また、パッシベーション膜１１８を覆うように第二の層間絶縁膜４０３が形成されており、更に、第二の層間絶縁膜４０３の表面に形成された配線層１２１を覆うように、第三の層間絶縁膜４０４が形成されている。すなわち、本実施の形態における第一及び第二の層間絶縁膜４０２，４０３は、第１の実施の形態における第一の層間絶縁膜１１９に相当し、本実施の形態における第三の層間絶縁膜４０４は、第１の実施の形態における第二の層間絶縁膜１２２に相当する。
【００５４】
次に、上述した半導体装置の製造工程について、図７（ａ）〜（ｇ）を用いて説明する。図７は、本発明の第３の実施の形態に係わる半導体装置の製造工程を説明する断面図である。
【００５５】
まず、図７（ａ）に示すように、シリコン基板１００上の素子形成領域以外の領域に、ＳＴＩ技術などを用いて素子分離絶縁膜１０１ａ〜１０１ｃを形成する。続いて、シリコン基板１００のN型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを形成する領域に、ｐ−ウェル１０２及びｎ−ウェル１０３を形成する。
【００５６】
続いて、シリコン基板１００表面に、例えば熱酸化によってシリコン酸化膜４０５を形成する。更に、シリコン酸化膜４０５上に、例えばＣＶＤ法により、多結晶シリコン膜４０６を１００ｎｍの膜厚で堆積させ、その上に、例えばＣＶＤ法により、シリコン窒化膜４０７を１００ｎｍの膜厚で堆積させる。
【００５７】
次に、図７（ｂ）に示すように、シリコン窒化膜４０７上に、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのゲート電極が形成される領域にのみ、図示しないレジストを選択的に形成する。続いて、レジストをマスクとしてシリコン窒化膜４０７を異方性エッチングした後、アッシング処理を施してレジストを除去する。更に、ゲート電極が形成される領域にのみ選択的に残されたシリコン窒化膜４０７をマスクとして、多結晶シリコン膜４０６を異方性エッチングし、ダミーゲート電極４０１ｎ’，４０１ｐ’を形成する。
【００５８】
続いて、Ｐ型ＭＯＳＦＥＴ領域のシリコン酸化膜４０５上に図示しないレジストを選択的に形成し、このレジストとダミーゲート電極４０１ｎ’とをマスクとして、Ｎ型ＭＯＳＦＥＴ領域のシリコン基板１００中に、例えばＡｓ＋イオンをイオン注入する。アッシング処理を施してレジストを除去した後、Ｎ型ＭＯＳＦＥＴ領域のシリコン酸化膜４０５上に図示しないレジストを選択的に形成し、このレジストとダミーゲート電極４０１ｐ’とをマスクとして、Ｐ型ＭＯＳＦＥＴ領域のシリコン基板１００中に、例えばＢ＋イオンをイオン注入する。更に、アッシング処理を施してレジストを除去した後、例えば８００℃の温度で５秒間加熱処理を施すことによって、シリコン基板１００中に浅い拡散層１０８，１０９を形成する。
【００５９】
次いで、図７（ｃ）に示すように、ダミーゲート電極４０１ｎ’，４０１ｐ’の側壁に、シリコン窒化膜１１０及びシリコン酸化膜１１１からなるゲート側壁絶縁膜１１２を形成する。また、シリコン基板１００中に深い拡散層１１３，１１４を形成し、ダミーゲート電極４０１ｎ’，４０１ｐ’の両側のシリコン基板１００中に、浅い拡散層１０８，１０９と、深い拡散層１１３，１１４とから成る、ソース／ドレイン拡散層１１５，１１６を形成する。更に、ソース／ドレイン拡散層１１５，１１６表面に、ニッケルシリサイド層１１７を形成する。ゲート側壁絶縁膜１１２、深い拡散層１１３，１１４、及び、ニッケルシリサイド層１１７の具体的な形成方法は、図２（ｃ）を用いて説明した、第１の実施の形態と同様である。
【００６０】
次いで、図７（ｄ）に示すように、シリコン基板１００全面に、例えばＣＶＤ法によって第一の層間絶縁膜４０２を堆積させる。続いて、例えばＣＭＰ法によって、多結晶シリコン膜４０６の表面が露出するまで第一の層間絶縁膜４０２を研磨し、第一の層間絶縁膜４０２の表面を平坦化する。
【００６１】
続いて、多結晶シリコン膜４０６を剥離し、ダミーゲート電極４０１ｎ’，４０１ｐ’が形成されていた部分に空隙部４０８を形成する。更に、ダミーゲート電極４０１ｎ’，４０１ｐ’の底部に形成されたシリコン酸化膜４０５も剥離する。次に、Ｐ型ＭＯＳＦＥＴ領域のシリコン基板１００、及び第一の層間絶縁膜４０２上に図示しないレジストを選択的に形成し、このレジストと第一の層間絶縁膜４０２をマスクとして、Ｎ型ＭＯＳＦＥＴ領域の空隙部４０８底部のシリコン基板１００中に、例えばＩｎ＋イオンをイオン注入する。続いて、アッシング処理を施してレジストを除去した後、例えば１０００℃の温度で短時間の加熱処理を施すことによって、Ｎ型ＭＯＳＦＥＴのチャネル領域の不純物濃度を調整し、Ｎ型ＭＯＳＦＥＴの閾値電圧を調整する。更に、空隙部４０８の底部のシリコン基板１００上に、例えばプラズマ酸窒化によって、極薄膜のゲート絶縁膜４０９を形成する。
【００６２】
次いで、図７（ｅ）に示すように、ゲート絶縁膜４０９上に、ソースとして有機材料を用いたＣＶＤ法により、仕事関数４．９ｅＶを有するタングステン膜４１０を１５０ｎｍの膜厚で堆積させる。続いて、例えばＣＭＰ法によって、第一の層間絶縁膜４０２の表面が露出するまでタングステン膜４１０を研磨し、ゲート電極４０１ｎ，４０１ｐを形成する。
【００６３】
続いて、図７（ｆ）に示すように、N型ＭＯＳＦＥＴ形成領域の第一の層間絶縁膜４０２、及びゲート電極４０１ｎの表面に、水素を含有するパッシベーション膜１１８を形成し、例えば３５０℃〜５００℃程度の温度で３０分〜１時間程度、窒素雰囲気などの非酸化性雰囲気中で加熱処理を行って、ゲート電極４０１ｎを構成するタングステン膜４１０ｎから炭素を脱離させる。これによって、ゲート電極４０１ｎの仕事関数を４．９ｅＶから４．１ｅＶへ低下させる。パッシベーション膜１１８の具体的な形成方法は、図２（ｄ）を用いて説明した、第１の実施の形態と同様である。
【００６４】
次いで、図７（ｇ）に示すように、パッシベーション膜１１８及びＰ型ＭＯＳＦＥＴ形成領域の第一の層間絶縁膜４０２の表面に、例えばＣＶＤ法によって第二の層間絶縁膜４０３を堆積させ、ＣＭＰ法によって平坦化する。次に、図２（ｄ）を用いて説明した第１の実施の形態と同様に、コンタクトプラグ１２０と配線層１２１とを形成する。最後に、配線層１２１を覆うように、例えばＣＶＤ法によって第二の層間絶縁膜４０３上に第三の層間絶縁膜４０４を形成し、ＣＭＰ法により平坦化することで、図６に示す半導体装置を完成させる。
【００６５】
このように、本実施の形態においては、Ｐ型ＭＯＳＦＥＴのゲート電極４０１ｐと、Ｎ型ＭＯＳＦＥＴのゲート電極４０１ｎとに同じ金属材料、例えばタングステンを用い、ゲート電極４０１ｐ，４０１ｎ中に含有される炭素濃度を変化させることで互いの仕事関数を異ならせているため、第１の実施の形態と同様に、製造工程数を大幅に増加させることなく、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとで異なる仕事関数を有する金属ゲート電極を形成することができる。
【００６６】
尚、本実施の形態においても、他の実施の形態と同様に、ゲート電極４０１ｎ，４０１ｐの材料として、仕事関数が４．8ｅＶ以上の金属材料であれば、タングステン以外の金属、または合金を用いても良い。また、ゲート絶縁膜４０９も、シリコン酸化膜よりも高い誘電率を有する絶縁膜を用いてもよい。
【００６７】
（第４の実施の形態）
本発明の第４の実施の形態における半導体装置の構造について、図８を用いて説明する。図８は、本発明の第４の実施の形態に係わる半導体装置の構造を説明する概略断面図である。ゲート電極５０１ｎ，５０１ｐ以外の構成要素は、上述した第２の実施の形態と同様であるため、図８において図４と同一の構成要素については、同一の符号を付して説明を省略する。
【００６８】
上述した第２の実施の形態においては、タングステン膜３０１と、表面にニッケルシリサイド層３０３を有する多結晶シリコン膜３０２とを積層して、ゲート電極３０４が形成されているが、本実施の形態においては、モリブデン（Ｍｏ）膜５０２と、表面にニッケルシリサイド層３０３を有する多結晶シリコン膜３０２とを積層して、ゲート電極５０１が形成されている。また、本実施の形態においては、パッシベーション膜５０３が製造工程中で剥離されるために、Ｎ型ＭＯＳＦＥＴ／Ｐ型ＭＯＳＦＥＴ共に、ゲート電極５０１とゲート側壁絶縁膜１１２とは第一の層間絶縁膜１１９で直接的に覆われている。
【００６９】
次に、上述した半導体装置の製造工程について、図９（ａ）〜（ｅ）を用いて説明する。図９は、本発明の第４の実施の形態に係わる半導体装置の製造工程を説明する断面図である。
【００７０】
まず、図９（ａ）に示すように、シリコン基板１００上の素子形成領域以外の領域に、ＳＴＩ技術などを用いて素子分離絶縁膜１０１ａ〜１０１ｃを形成する。続いて、シリコン基板１００のN型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを形成する領域に、ｐ−ウェル１０２及びｎ−ウェル１０３を形成する。更に、シリコン基板１００表面にゲート絶縁膜１０４を形成する。
【００７１】
続いて、ゲート絶縁膜１０４上に、例えば有機ソースを用いたＣＶＤ法により、仕事関数４．９ｅＶを有するモリブデン膜５０２を１０ｎｍの膜厚で堆積させる。タングステン膜３０１上に、例えばＣＶＤ法により、多結晶シリコン膜３０２を９０ｎｍの膜厚で堆積させる。続いて、Ｐ型ＭＯＳＦＥＴ領域の多結晶シリコン膜３０２中に、例えばＰ＋イオンをイオン注入し、Ｎ型ＭＯＳＦＥＴ領域の多結晶シリコン膜３０２中に、例えばＢ＋イオンをイオン注入した後、例えばＣＶＤ法により、シリコン窒化膜３０５を５０ｎｍの膜厚で堆積させる。
【００７２】
次に、図９（ｂ）に示すように、シリコン窒化膜３０５、多結晶シリコン膜３０２、及びモリブデン膜５０２とを異方性エッチングし、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのゲート電極５０１ｎ，５０１ｐを形成する。
【００７３】
続いて、例えばＣＶＤ法により、シリコン基板１００表面全面に、シリコン窒化膜を堆積させる。続いて、Ｐ型ＭＯＳＦＥＴ領域のシリコン窒化膜上に図示しないレジストを選択的に形成し、レジストをマスクとしてシリコン窒化膜を異方性エッチングする。引き続き、アッシング処理を施してレジストを除去することで、Ｐ型ＭＯＳＦＥＴ形成領域のシリコン基板１００、ゲート電極５０１ｐ、及びゲート電極５０１ｐを覆うゲート側壁絶縁膜１１２の表面に、パッシベーション膜５０３を形成する。更に、例えば６００℃〜９００℃程度の温度で３０分間程度、例えば水素などの還元性雰囲気と、例えば水蒸気などの酸化性雰囲気との混合雰囲気中で加熱処理を行う。このとき、水素と水蒸気との分圧比は、例えば窒素：水素：水蒸気＝０．９９５１：０．０４０：０．００９に設定されている。すなわち、加熱処理における還元性雰囲気と酸化性雰囲気との分圧比は、ゲート電極５０１ｎのモリブデン膜５０２ｎは酸化されず、モリブデン膜５０２ｎ中に含有される炭素は酸化されるように設定される。尚、加熱処理を行うときの温度、及び還元性雰囲気と酸化性雰囲気との分圧比は、ゲート電極５０１ｎ，５０１ｐを構成する金属の種類に応じて変更される。
【００７４】
尚、本実施の形態においては、還元性雰囲気と酸化性雰囲気の組み合わせとして水素と水蒸気とを選んだが、還元性雰囲気としてＣＯ、酸化性雰囲気としてＣＯ２としてもよい。
【００７５】
シリコン窒化膜から成るパッシベーション膜５０３は、上記加熱処理中に、水素と水蒸気とがモリブデン膜５０２ｐに進入するのを防ぐ役割を果たしている。よって、上記加熱処理を施しても、パッシベーション膜５０３に覆われているＰ型ＭＯＳＦＥＴのモリブデン膜５０２ｐの炭素濃度は変化せず、ゲート電極５０１ｐの仕事関数は４．９ｅＶのままである。一方、パッシベーション膜５０３に覆われていないＮ型ＭＯＳＦＥＴのモリブデン膜５０２ｎには、上記加熱処理中に水素と水蒸気とが進入し、モリブデン膜５０２ｎ中に含有される炭素と水蒸気とが結合して二酸化炭素となり脱離する。このため、モリブデン膜５０２ｎ中に含有される炭素濃度が減少し、ゲート電極５０１ｎの仕事関数は４．９ｅＶから４．１ｅＶへ低下する。
【００７６】
次いで、図９（ｃ）に示すように、Ｎ型ＭＯＳＦＥＴ領域に選択的に形成されたパッシベーション膜５０３を剥離する。このとき、パッシベーション膜５０３と同じ材料である、ゲート電極５０１ｎ，５０１ｐのシリコン窒化膜３０５も剥離される可能性があるが、パッシベーション膜５０３と共に剥離されても構わない。続いて、Ｎ型ＭＯＳＦＥＴ領域のシリコン基板１００中に、例えばＡｓ＋イオンをイオン注入し、Ｐ型ＭＯＳＦＥＴ領域のシリコン基板１００中に、例えばＢ＋イオンをイオン注入し、例えば８００℃の温度で５秒間加熱処理を施すことによって、シリコン基板１００中に浅い拡散層１０８，１０９を形成する。
【００７７】
次いで、図９（ｄ）に示すように、ゲート電極５０１ｎ，５０１ｐの側壁に、シリコン窒化膜１１０及びシリコン酸化膜１１１からなるゲート側壁絶縁膜１１２を形成する。また、シリコン基板１００中に深い拡散層１１３，１１４を形成し、ゲート電極５０１ｎ，５０１ｐの両側のシリコン基板１００中に、浅い拡散層１０８，１０９と、深い拡散層１１３，１１４とから成る、ソース／ドレイン拡散層１１５，１１６を形成する。更に、ソース／ドレイン拡散層１１５，１１６表面と、多結晶シリコン膜３０２ｎ，３０２ｐの表面とに、自己整合的にニッケルシリサイド層１１７，３０３を形成する。ゲート側壁絶縁膜１１２と、深い拡散層１１３，１１４と、ニッケルシリサイド層１１７，３０３との具体的な形成方法は、図５（ｃ）を用いて説明した、第２の実施の形態と同様である。
【００７８】
最後に、図９（ｅ）に示すように、図５（ｅ）を用いて説明した第２の実施の形態と同様に、第一の層間絶縁膜１１９、コンタクトプラグ１２０、配線層１２１、及び第二の層間絶縁膜１２２を形成し、図８に示す半導体装置を完成させる。
【００７９】
このように、本実施の形態においては、Ｐ型ＭＯＳＦＥＴのゲート電極５０１ｐと、Ｎ型ＭＯＳＦＥＴのゲート電極５０１ｎとに同じ金属材料、例えばモリブデンを用いており、かつ、ゲート電極５０１ｎ，５０１ｐを、モリブデン膜５０２と、表面にニッケルシリサイド層３０３を有する多結晶シリコン膜３０２との積層構造にしている。これにより、第１の実施の形態と同様に、製造工程数を大幅に増加させることなく、モリブデン膜５０２ｎ，５０２ｐの含有炭素量を調整することで互いの仕事関数を異ならせることができ、更に、第２の実施の形態と同様に、表面にニッケルシリサイド層３０３を有する多結晶シリコン膜３０２ｎ，３０２ｐによってゲート電極５０１ｎ，５０１ｐの抵抗を低くすることができる。
【００８０】
尚、本実施の形態においても、他の実施の形態と同様に、ゲート電極５０１ｎ，５０１ｐの材料として、仕事関数が４．8ｅＶ以上の金属材料であれば、モリブデン以外の金属、または合金を用いても良い。また、ゲート絶縁膜１０４も、シリコン酸化膜よりも高い誘電率を有する絶縁膜を用いてもよい。
【００８１】
また、本実施の形態においては、ゲート側壁絶縁膜１１２の形成前にパッシベーション膜５０３を成膜して加熱処理を施し、Ｎ型ＭＯＳＦＥＴのモリブデン膜５０２ｎから炭素を脱離させて仕事関数を低下させたが、ゲート側壁絶縁膜１１２の形成後、すなわち、図９（ｄ）に示す状態においてパッシベーション膜５０３を成膜して加熱処理を施してもよい。この場合、ニッケルシリサイド層１１７，３０３の凝集を防ぐために、炭素脱離のための加熱処理を５００℃未満の温度で行うことが好ましい。また、この場合、シリコン窒化膜は水素や水蒸気を通さない性質があるために、ゲート側壁絶縁膜１１２としてシリコン窒化膜以外の膜を用いることが好ましい。
【００８２】
更に、本実施の形態においては、金属材料膜であるモリブデン膜５０２と、表面にニッケルシリサイド層３０３を有する多結晶シリコン膜３０２とを積層し、ゲート電極５０１ｎ，５０１ｐを構成したが、第１の実施の形態と同様に、金属材料のみでゲート電極を構成してもよい。
【００８３】
また、第３の実施の形態と同様に、多結晶シリコン膜でダミーゲート電極を形成し、ゲート側壁絶縁膜１１２、ソース／ドレイン拡散層１１５，１１６表面のニッケルシリサイド層１１７を形成した後、ダミーゲート電極の表面が露出するように第一の層間絶縁膜を形成し、ダミーゲート電極を例えばモリブデン膜などの金属材料膜に置換した後に、Ｎ型ＭＯＳＦＥＴ形成領域表面に選択的にパッシベーション膜５０３を形成して炭素脱離のための加熱処理を行ってもよい。この場合、加熱処理後にパッシベーション膜５０３を剥離する必要がなく、パッシベーション膜５０３上に第二の層間絶縁膜を堆積させた後に、上層の配線層１２１などを形成することができる。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１の実施の形態に係わる半導体装置の構造を説明する概略断面図。
【図２】本発明の第１の実施の形態に係わる半導体装置の製造工程を説明する断面図。
【図３】ゲート電極にタングステンを用いたトランジスタの電気容量の電圧依存性を測定した結果を示すＣ−Ｖ特性図。
【図４】本発明の第２の実施の形態に係わる半導体装置の構造を説明する概略断面図。
【図５】本発明の第２の実施の形態に係わる半導体装置の製造工程を説明する断面図。
【図６】本発明の第３の実施の形態に係わる半導体装置の構造を説明する概略断面図。
【図７】本発明の第３の実施の形態に係わる半導体装置の製造工程を説明する断面図。
【図８】本発明の第４の実施の形態に係わる半導体装置の構造を説明する概略断面図。
【図９】本発明の第４の実施の形態に係わる半導体装置の製造工程を説明する断面図。
【符号の説明】
【００８５】
１００…シリコン基板、１０４…ゲート絶縁膜、１０５ｎ，１０５ｐ…タングステン膜、１０７ｎ，１０７ｐ…ゲート電極、１１８…パッシベーション膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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