(57)【要約】【課題】  入力データ、入力クロック両方のエッジ位置を検出し、相対的なジッタを検出する位相差検出回路を提供すること。【解決手段】  本発明における位相差検出回路は、入力データと入力クロックの位相差を検出する位相差検出回路であって、任意の周期をＮ領域（Ｎは２以上の整数）に分割するＮ相クロックに基づいて入力データのエッジ位置を検出する入力データエッジ位置検出部と、Ｎ相クロックに基づいて入力クロックのエッジ位置を検出する入力クロックエッジ位置検出部と、入力データのエッジ位置と入力クロックのエッジ位置に基づいて位相差を生成する位相差検出部を備えた位相差検出回路である。このような構成により、入力データ、入力クロック両方のエッジ位置を検出するため、両方のジッタを考慮することが可能となり、相対的なジッタを検出することが可能となる。【選択図】図１
2006164425.tif 000002
【特許請求の範囲】
【請求項１】
入力データと前記入力データに基づき生成された入力クロックの位相差を検出する位相差検出回路であって、
任意の周期をＮ領域（Ｎは２以上の整数）に分割するＮ相クロックに基づいて前記入力データのエッジ位置を検出する入力データエッジ位置検出部と、
前記入力クロックと前記Ｎ相クロックに基づいて前記入力クロックのエッジ位置を検出する入力クロックエッジ位置検出部と、
前記入力データのエッジ位置と前記入力クロックのエッジ位置に基づいて前記入力データと前記入力クロックの位相差を検出する位相差検出部を備えた位相差検出回路。
【請求項２】
前記位相差検出部は、
前記入力データのエッジ位置と前記入力クロックのエッジ位置の差分を求めることにより位相差を検出することを特徴とする請求項１記載の位相差検出回路。
【請求項３】
前記入力データエッジ検出部は、前記入力データの立上りと立下りを検出し、
前記入力クロックエッジ位置検出部は、前記入力クロックのエッジを検出し、
前記位相差検出部は、前記入力データエッジ検出部により検出された前記入力データの立上りと前記入力クロックエッジ位置検出部により検出された前記入力クロックのエッジの差分を検出する第１の減算器と、
前記入力データエッジ検出部により検出された前記入力データの立下りと前記入力クロックエッジ位置検出部により検出された前記入力クロックのエッジの差分を検出する第２の減算器を有し、
前記第１の減算器と前記第２の減算器により検出された差分に基づいて位相差を生成することを特徴とする請求項１または２記載の位相差検出回路。
【請求項４】
前記Ｎ相クロックのＮの値は２のＭ乗（Ｍは１以上の整数）であり、
前記位相差は、Ｍビットの符号データとして生成されることを特徴とする請求項１、２または３記載の位相差検出回路。
【請求項５】
請求項１乃至４いずれかに記載の位相差検出回路を備えた光ディスク装置。
【請求項６】
前記光ディスク装置は、
前記位相差検出回路の検出した位相差を格納するメモリと、
前記メモリから前記位相差を入力し、入力した位相差に基づいて光ディスクの読み取りに関する制御を行う制御部を備えることを特徴とする請求項５記載の光ディスク装置。
【請求項７】
入力データと前記入力データに基づき生成されたクロックの位相差を検出する位相差検出方法であって、
任意の周期をＮ領域に分割するＮ相クロックに基づいて前記入力データのエッジ位置を検出し、
前記入力クロックと前記Ｎ相クロックに基づいて前記入力クロックのエッジ位置を検出し、
検出された入力データのエッジ位置と入力クロックのエッジ位置に基づいて入力データと入力クロックの位相差を検出する位相差検出方法。
【請求項８】
前記位相差の検出は、前記入力データのエッジ位置と前記入力クロックのエッジ位置の差分を求めることにより位相差を検出することを特徴とする請求項７記載の位相差検出方法。
【請求項９】
前記入力データエッジ位置検出は、前記入力データの立上りと立下りを検出し、
前記入力クロックエッジ位置検出は、前記入力クロックのエッジを検出し、
前記位相差検出は、検出された前記入力データの立上りと前記入力クロックのエッジの差分を検出し、
検出された前記入力データの立下りと前記入力クロックのエッジの差分を検出し、
検出された前記入力データの立上りと前記入力クロックのエッジの差分と前記入力データの立下りと前記入力クロックのエッジの差分に基づいて位相差を生成することを特徴とする請求項７または８記載の位相差検出方法。
【請求項１０】
前記Ｎ相クロックのＮの値は２のＭ乗（Ｍは１以上の整数）であり、
前記位相差は、Ｍビットの符号データとして生成されることを特徴とする請求項７、８または９記載の位相差検出方法。
【請求項１１】
請求項７乃至１０いずれかに記載の位相差検出方法により検出した位相差に基づいて、光ディスクの読み取りに関する制御を行う光ディスク装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相差検出回路、位相差検出方法、光ディスク装置及び光ディスク装置の制御方法に関する。
【背景技術】
【０００２】
ＣＤ（Compact Disc）やＤＶＤ（Digital Versatile Disc）などの光ディスクはかなり普及しており、更に新しい光ディスクの開発も進んでいる。光ディスクに記録された情報の読み書きを行う光ディスク装置は、光ピックアップにより読み取った信号を増幅、整形してＰＬＬ（Phase Locked Loop）回路にリードデータを供給し、ＰＬＬ回路は、リードデータに同期したリードクロックを生成する。リードデータは同期化されたリードクロックにより抽出され、信号処理された後、最終的な再生データとなる。
【０００３】
このとき問題となるのは、ディスクから読み取ったリードデータが、ジッタと呼ばれる時間軸方向の揺れを含んでいることである。ジッタの原因としては、ディスクの読み取り面に対して読み出し装置が傾いていること、つまりディスク面に対する再生用のレーザビームの光軸が垂直になっていないことや、データ書き込み時のレーザーパワーが適切でなかったことなどがある。ジッタにより正しい信号が入力されず読み込み時にエラーが発生したり、正しいデータを取得できなかったりする場合がある。
【０００４】
また、リードデータにジッタが含まれている場合、そのリードデータに基づいて生成されるリードクロックにもジッタが含まれる。このとき問題となるのは、リードデータに含まれるジッタとリードクロックに含まれるジッタのいずれか一方ではなく、相対的な位相差である。この場合、リードクロックのジッタを考慮せずにリードデータのジッタのみを検出しても、検出したジッタは、実際に問題となる相対的な位相差とは異なるという問題点があった。
【０００５】
そこで、ジッタを検出する方法が研究され提案されている。ジッタの検出方法としては、リードデータ信号とエッジが同時に発生するようなリードクロック信号を入力し、そのずれをカウンタにより検出する方法が提案されている（例えば、特許文献１など）。
【０００６】
特許文献１に提案された従来技術について簡単に説明する。図１０は、従来技術におけるジッタ検出装置の構成を示す図である。従来技術によるジッタ検出装置は、ＰＬＬ回路３０を用いて入力したリードデータとエッジの同期したリードクロックを生成し、位相差検出回路３２によりリードデータとリードクロックの位相のずれを検出する。
【０００７】
位相差検出回路３２により検出した位相差は、シュミット回路３３に出力される。シュミット回路３３は、入力した位相差と閾値設定レジスタ３１により予め設定された閾値を比較し、入力した位相差が閾値よりも大きい場合は、位相差が許容範囲より大きいとしてカウンタ３４に出力する。カウンタ３４は位相差が閾値よりも大きい場合にカウント値を１増加する。
【０００８】
カウンタ３４によりカウントされた値は、レジスタ３５に記録される。記録された値は、必要に応じてＣＰＵインタフェースを介してＣＰＵに出力される。このようにして、位相差が予め設定された閾値よりも大きくなる回数をカウントすることが可能となる。
【０００９】
しかしながら、このような方法では、リードデータ信号のエッジを基準として動作するため、リードクロック信号の遅れは検出可能であるが、リードクロック信号が進んでいる場合のジッタを検出することが不可能であった。また、閾値を超えた回数をカウントするのみで、リードデータ信号の立上り及び立下りでの位相差の偏りを評価することができないなどの問題点があった。また、リードクロック信号自身が含んでいるジッタを考慮してジッタ検出をすることができないという問題点があった。
【特許文献１】特開２００１−２７３７１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このように、従来の位相差検出回路を用いたジッタ検出方法では、リードクロック信号が進んでいる場合のジッタを検出することが不可能であった。また、リードクロック信号自体に含まれているジッタの影響を考慮した相対的なジッタ検出を行うこともできないという問題点もあった。
【課題を解決するための手段】
【００１１】
本発明における位相差検出回路は、入力データと前記入力データに基づき生成された入力クロックの位相差を検出する位相差検出回路であって、任意の周期をＮ領域（Ｎは２以上の整数）に分割するＮ相クロックに基づいて前記入力データのエッジ位置を検出する入力データエッジ位置検出部と、前記入力クロックと前記Ｎ相クロックに基づいて前記入力クロックのエッジ位置を検出する入力クロックエッジ位置検出部と、前記入力データのエッジ位置と前記入力クロックのエッジ位置に基づいて前記入力データと前記入力クロックの位相差を検出する位相差検出部を備えた位相差検出回路である。このような構成により、入力データ、入力クロック両方のエッジ位置を検出するため、両方のジッタを考慮することが可能となり、相対的なジッタを検出することが可能となる。
【００１２】
本発明における位相差検出方法は、入力データと前記入力データに基づき生成されたクロックの位相差を検出する位相差検出方法であって、任意の周期をＮ領域に分割したＮ相クロックに基づいて前記入力データのエッジ位置を検出し、前記入力クロックと前記Ｎ相クロックに基づいて前記入力クロックのエッジ位置を検出し、検出された入力データのエッジ位置と入力クロックのエッジ位置に基づいて入力データと入力クロックの位相差を検出する位相差検出方法である。このようにすることにより、入力データ、入力クロック両方のエッジ位置を検出するため、両方のジッタを考慮することが可能となり、相対的なジッタを検出することが可能となる。
【発明の効果】
【００１３】
本発明によれば、入力データ、入力クロック両方のエッジ位置を検出し、入力データと入力クロック間の相対的なジッタを検出する位相差検出回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００１４】
発明の実施の形態１．
図１は、本発明における位相差検出回路の全体構成を示す図である。位相差検出回路１は、ＰＬＬ回路１０、データＲｉｓｅエッジ検出回路１１、データＦａｌｌエッジ検出回路１２、クロックＦａｌｌエッジ検出回路１３、エッジ位置符号化回路１４、１５、１６、減算器１７、１８、メモリ１９を備える。
【００１５】
ＰＬＬ回路１０はリードデータ信号を入力し、入力したリードデータ信号のエッジに同期したリードクロック信号を生成する回路である。生成したリードクロック信号は、クロックＦａｌｌエッジ検出回路１３に出力される。
【００１６】
データＲｉｓｅエッジ検出回路１１は、リードデータ信号及びＮ相クロック信号を入力し、入力したリードデータ信号の立上りエッジ位置を、入力したＮ相クロック信号により検出するための回路である。Ｎ相クロックはリードクロック信号と同じ周期の信号で位相が３６０度／ＮずつずれたＮ種類の信号である。Ｎは２以上の整数であり、２、４、８、１６などの２の階乗であることが好ましい。本発明の実施の形態では、Ｎ＝８として説明する。Ｎ相クロック信号によるエッジの検出方法については後に詳しく説明する。検出したエッジ位置についての情報は、エッジ位置符号化回路１４へ出力する。
【００１７】
データＦａｌｌエッジ検出回路１２は、リードデータ信号及びＮ相クロック信号を入力し、入力したリードデータ信号の立下りエッジ位置を、入力したＮ相クロック信号により検出するための回路である。検出したエッジ位置についての情報は、エッジ位置符号化回路１５へ出力する。
【００１８】
クロックＦａｌｌエッジ検出回路１３は、リードクロック信号及びＮ相クロック信号を入力し、入力したリードクロック信号の立下りエッジ位置を入力したＮ相クロック信号により検出するための回路である。リードクロック信号は、ＰＬＬ回路１０により生成されたリードクロック信号である。検出したエッジ位置についての情報は、エッジ位置符号化回路１６へ出力する。
【００１９】
エッジ位置符号化回路１４、１５、１６は、入力したエッジ位置についての情報の符号化を行う。符号化の方法については、後に詳しく説明する。符号化したデータは、減算器１７、１８へ出力する。
【００２０】
減算器１７は、エッジ位置符号化回路１４、１６から入力したエッジ位置符号データの差分データを、減算器１８は、エッジ位置符号化回路１５、１６から入力したエッジ位置符号データの差分データをそれぞれ生成する。生成した差分データは、メモリ１９に出力される。
【００２１】
メモリ１９は、減算器１７、１８から入力した差分データを格納する。格納した差分データは、ＣＰＵ等の接続先からの要求に応じて出力される。
【００２２】
続いて、データＲｉｓｅエッジ検出回路１１によるリードデータ信号の立上りエッジ位置の検出方法について説明する。図２は、本発明におけるデータＲｉｓｅエッジ検出回路１１の構成を示す図である。データＲｉｓｅエッジ検出回路１１は、変化点検出回路１１０〜１１７、論理演算回路１１８を備える。
【００２３】
変化点検出回路１１０は、Ｎ相クロック信号のうちの１つであるＣＬＫ０を入力し、別途入力したリードデータ信号の立上りがＣＬＫ０の示す領域内にあるか否かの判定を行う。判定の結果、立上りがあった場合は１を、なかった場合は０をＤＡＴＡ０として論理演算回路１１８に出力する。変化点検出回路１１１〜１１７についても、入力するＮ相クロック信号が異なる以外は同じ構成である。
【００２４】
論理演算回路１１８は、変化点検出回路１１０〜１１７から入力したそれぞれのＤＡＴＡに基づき演算結果をそれぞれＥＤＧＥ０〜７として出力する。演算の内容は、図２の論理演算回路１１８内に示す内容になる。例えば、ＥＤＧＥ０は、ＤＡＴＡ０が１、ＤＡＴＡ７とＤＡＴＡ１が０の場合には１、それ以外の場合は０となる。同様にそれぞれのＥＤＧＥは該当するＤＡＴＡが１、その前後が０の場合のみ１になり、それ以外の場合は０となる。
【００２５】
具体的に例を挙げて説明する。図３は、リードデータとＮ相クロックのクロック信号の立上り、立下りのタイミングを示す図である。図３の例によると、最初のリードデータの立上りは、Ｎ相クロックのＣＬＫ２とＣＬＫ３の立上りの間に起こっている。この場合、ＤＡＴＡ３以降はＣＬＫ３以降の立上りにあわせて立ち上がり、その値が変化点検出回路１１１〜１１７から論理演算回路１１８に出力される。そして論理演算回路１１８による論理演算の結果、ＥＤＧＥ３が１でそれ以外のＥＤＧＥは０となる。同様に２度目の立上りについてはＥＤＧＥ６が１でそれ以外のＥＤＧＥは０となる。
【００２６】
このようにして、データＲｉｓｅエッジ検出回路１１は、リードデータ信号の立上りが、Ｎ相クロック信号により分割された領域のどの領域に入っているかを判定し、その結果をビットデータとして出力することが可能となる。
【００２７】
データＦａｌｌエッジ検出回路１２、クロックＦａｌｌエッジ検出回路１３についても、変化点を検出する位置がそれぞれリードデータの立下り、リードクロックデータの立下りである以外はデータＲｉｓｅエッジ検出回路１１と同様の回路構成となる。
【００２８】
データＲｉｓｅエッジ検出回路１１、データＦａｌｌエッジ検出回路１２、クロックＦａｌｌエッジ検出回路１３により検出されたエッジ位置はビットデータとしてエッジ位置符号化回路１４、１５、１６にそれぞれ出力される。エッジ位置符号化回路１４、１５、１６では、入力したエッジ位置のビットデータの符号化を行う。
【００２９】
図４は、エッジ位置符号化回路１４、１５、１６に入力されるＥＤＧＥ０〜７の値と符号化され出力される符号化データの関係を示した図である。ＥＤＧＥ０〜７は、いずれか１つが１でそれ以外は０の８通りなので、３ビットのデータに符号化することが可能となる。
【００３０】
エッジ位置符号化回路１４、１５、１６により符号化された符号データは、減算器１７、１８へ出力され、減算器１７、１８により差分データの生成が行われる。減算器１７では、エッジ位置符号化回路１４により符号化されたリードデータ信号の立上り位置とエッジ位置符号化回路１６により符号化されたリードクロック信号の立下り位置の差分データが生成され、減算器１８では、エッジ位置符号化回路１５により符号化されたリードデータ信号の立下り位置とエッジ位置符号化回路１６により符号化されたリードクロック信号の立下り位置の差分データが生成される。このようにすることにより、リードデータ信号とリードクロック信号の相対的な差分データを求めることが可能となる。更に、Ｎ相クロックにジッタが含まれていた場合にも対応することが可能となる。例えば、Ｎ相クロックにΔのジッタが入っていたとしても、計算結果は、（リードデータエッジ＋Δ）−（リードクロックエッジ＋Δ）＝（リードデータエッジ）−（リードクロックエッジ）となり、Ｎ相クロックのジッタを打ち消すことが可能となる。
【００３１】
図５は、減算結果と生成する差分データの関係を示す図である。Ｎ＝８の場合、位相差の絶対値の最大値は４であるため、減算結果が５のときは位相差の絶対値３、減算結果が６のときは位相差の絶対値２、減算結果が７のときは位相差の絶対値１となる。
【００３２】
Ｎが８や１６などの２の階乗の値である場合、減算器１７、１８は図６に示す構成にすることが可能である。減算器１７は、減算回路１７０、全ビット反転回路１７１、＋１加算回路１７２、セレクタ１７３を備える。
【００３３】
減算回路１７０は、入力した２つのエッジ位置の符号データの減算処理を行い、その結果を全ビット反転回路１７１とセレクタ１７３に出力する。全ビット反転回路１７１は入力した符号データのビット反転を行いビット反転したデータを＋１加算回路１７２に出力する。＋１加算回路１７２は、全ビット反転回路１７１から入力したデータに対して１加算する演算を行い、その結果をセレクタ１７３に出力する。セレクタ１７３は、減算回路１７０から入力した減算結果が、４以下の場合は減算回路１７０から入力した減算結果を、４より大きい場合は、＋１加算回路１７２から入力した加算結果を選択してメモリ１９に対して出力する。Ｎ＝１６の場合は、減算結果が８以下であるかどうかによりセレクタ１７３で選択を行う。
【００３４】
このような回路構成にすることにより、減算器１７、１８は、図５に示す結果の位相差をメモリ１９に対して出力することが可能となる。
【００３５】
メモリ１９は、減算器１７、１８から入力した位相差をそれぞれ３ビットのデータ（Ｎ＝８の場合）として格納する。格納した位相差データは、ＣＰＵ等の接続先からの要求により出力される。格納した位相差データがどのような用途で利用されるかについては特に限定されることはない。
【００３６】
図７は、リードデータ信号、リードクロック信号、Ｎ相クロック信号と検出されるエッジ位置及び位相差の結果出力の処理の流れを示したタイミングチャートである。リードデータの最初の立上りエッジＴ１のときは立上りエッジ位置が"３"、このときの対応するリードクロックの立下りエッジ位置が"５"のため、位相差は"２"となる。同様に、リードデータの最初の立下りエッジＴ２のときは立下りエッジ位置が"２"、対応するリードクロックの立下りエッジ位置が"５"のため、位相差は"３"となる。
【００３７】
２回目のリードデータの立上りＴ３のときは、立上りエッジ位置が"０"、対応するリードクロックの立下りエッジ位置が"６"のため、差は−６となるが減算器１７により位相差は"２"となる。２回目のリードデータの立下りＴ４のときは、立下りエッジ位置が"６"、リードクロックの立下りエッジ位置が"６"のため、位相差は"０"となる。
【００３８】
このような構成にすることにより、リードデータの立上りと立下りをリードクロックの立下りとの相対位置により求めることができるため、リードクロックのジッタを考慮した位相差を求めることが可能となる。また、立上りと立下りの位相差を別々に求めているため、より詳細な位相差データを提供することが可能となる。
【００３９】
発明の実施の形態２．
本発明の位相差検出回路を光ディスク装置に利用した例について説明する。光ディスク装置は、例えば再生時にディスクの読み取り面に対する読み出し装置の傾きによって読み出したリードデータ信号の位相差が大きく変化することが知られている。図８は、ディスクの読み取り面に対する読み出し装置の傾きと読み出したリードデータ信号の位相差の関係を示したグラフである。位相差によるエラーを最小限にするため、図８に示すグラフの位相差が最小になる点を求める必要があり。そのために本発明の位相差検出回路を光ディスク装置に利用することができる。
【００４０】
図９は、本発明における光ディスク装置のうち、本発明における位相差検出回路に関連する部分の構成を示した概略図である。光ディスク装置２は、ＣＰＵ２０、ＣＰＵインタフェース２０１、メモリ２１、メモリインタフェース２１１、位相差検出回路２２、ＰＬＬ回路２３、Ｎ相クロック生成回路２３１、データコンパレータ２４、モータドライバ２５、レーザードライバ２５１、ＲＦアンプ２６、ピックアップ２７、スピンドルモータ２８、デジタルサーボプロセッサ２９を備える。
【００４１】
ＣＰＵ２０は、光ディスク装置２の各種制御を実行する。ＣＰＵインタフェース２０１は、ＣＰＵ２０とメモリインタフェース２１１、位相差検出回路２２、ＰＬＬ回路２３、データコンパレータ２４とのデータの入出力の制御を行う。
【００４２】
メモリ２１は、光ディスク装置２を制御するためのプログラムや各種データの記録及び読み出しを行う。メモリインタフェース２１１は、メモリ２１とＣＰＵ２０、位相差検出回路２２とのデータの入出力の制御を行う。
【００４３】
位相差検出回路２２は、入力したリードデータ信号とリードデータクロックの位相差の検出を行う。位相差検出回路の構成は発明の実施の形態１と同様に図１に示す構成であるが、図１に示すＰＬＬ回路１０はＰＬＬ回路２３に、メモリ１９はメモリ２１に代替することが可能であり、上記２つは本発明の位相差検出回路２２に含まれなくてもよい。位相差検出の方法についても発明の実施の形態１と同様である。
【００４４】
ＰＬＬ回路２３は、データコンパレータ２４から入力したリードデータ信号からリードクロック信号を生成し、位相差検出回路２２及びＮ相クロック生成回路２３１に対して出力する。
【００４５】
Ｎ相クロック生成回路２３１は、ＰＬＬ回路２３からリードクロック信号を入力し、入力したリードクロック信号に基づいてＮ相クロックを生成する。Ｎ相クロック生成回路２３１は、生成したＮ相クロックを位相差検出回路２２に対して出力する。
【００４６】
データコンパレータ２４は、ＲＦアンプ２６から入力したＲＦ信号を所定のスライスレベルでスライスすることにより２値化する。この２値化されたデータがリードデータ信号である。生成したリードデータ信号は位相差検出回路２２及びＰＬＬ回路２３に対して出力される。
【００４７】
モータドライバ２５は、デジタルサーボプロセッサ２９から入力する回転サーボ信号に基づいてスピンドルモータ２８の回転の制御を行う。また、モータドライバ２５は、デジタルサーボプロセッサ２９から入力するトラッキングサーボ信号及びフォーカスサーボ信号に基づいてピックアップ２７の制御を行う。
【００４８】
レーザードライバ２５１は、ＣＰＵ２０からの補正量の入力に基づいてピックアップ２７を制御し、レーザーパワーの調整を行う。
【００４９】
ＲＦアンプ２６は、ピックアップ２７から入力した信号の増幅、整形を行いＲＦ信号を生成し、データコンパレータ２４に対して出力する。
【００５０】
ピックアップ２７は、モータドライバ２５の制御により光ディスクの読み取りを行い、ＲＦアンプ２６に読み取った信号を出力する。スピンドルモータ２８は、モータドライバ２５の制御により光ディスクの回転を行うモータである。
【００５１】
デジタルサーボプロセッサ２９は、ＣＰＵからの制御により、回転サーボ信号、トラッキングサーボ信号、フォーカスサーボ信号を生成しモータドライバ２５に対して出力する。
【００５２】
続いて、位相差検出回路２２の検出した位相差の利用方法について説明する。位相差検出回路２２により検出した位相差データは、メモリ２１に格納される。メモリ２１に格納された位相差データは、ＣＰＵ２０に出力され、ＣＰＵ２０が位相差データに基づいて各種制御を行う。
【００５３】
制御内容の例としては、上述したディスクの読み取り面に対する読み出し装置の傾きの調整の他に、光ディスクに対して書き込みを行うときのレーザーパワーの制御が挙げられる。光ディスクへの書き込みは、レーザーの明滅で行っているため、レーザーパワーが記録品質に大きな影響を与える。レーザーパワーが最適値からずれている場合、読み出したリードデータ信号のデータが歪み、エッジに偏りが発生する。このデータの歪み具合は光ディスクの質により変化するため、多様なメディアに対応できるようにレーザーパワーを調整する必要があり、そのために、エッジの偏りを検出する位相差検出回路２２を利用することが可能である。
【００５４】
レーザーパワーの制御はＣＰＵ２０が入力した位相差データに基づき、補正量をレーザードライバ２５１に対して出力することにより行われる。レーザードライバ２５１は、ＣＰＵ２０から補正量を入力すると、その補正量に基づいてレーザーパワーの調整が行われる。
【００５５】
ＲＦ信号の調整にも位相差データを利用することが可能となる。この場合、ＣＰＵ２０は位相差データに基づき、ＲＦアンプ２６のＤＣレベル、ゲイン、ドライバの出力電流などの設定を調整する。
【００５６】
同様にして、位相差に基づいた補正量をアナログ変換することにより、各種の制御が可能となる。この場合、ＣＰＵ２０が入力した位相差データに基づき、補正量をデジタルサーボプロセッサ２９に出力する。デジタルサーボプロセッサ２９は、入力した補正量をアナログ変換し、モータドライバ２５に対して出力する。モータドライバ２５は、入力した補正量に基づき、スピンドルモータ２８の制御を行う。また、モータドライバ２５は、入力した補正量に基づき、ピックアップ２７の制御も行う。このようにして、ピックアップ２７、スピンドルモータ２８を制御することにより、検出した位相差に基づいてトラッキング、フォーカスの制御や、ディスクの読み取り面に対する読み出し装置の傾きの調整を行うことが可能となる。
【００５７】
その他の発明の実施の形態．
上述の例では、位相差データを０から４までの絶対値で記録していたが、これを符号付の相対的な位相差として記録するようにしてもよい。
また、上述の例では、Ｎ相クロックを入力したリードクロックデータに基づいて生成していたが、ＬＳＩ内部の他のクロックに基づいて生成してもよいし、外部からＮ相クロックを入力するようにしてもよい。また、Ｎ相クロックを位相が３６０度／ＮずつずれたＮ種類の信号としたが、Ｎ分割された領域のどの部分にエッジがあるかを判定できれば位相のずれ方は特に限定されない。
また、上述の例では、リードクロック信号の立下りとリードデータ信号の立上り、立下りから位相差を検出したが、これを、リードクロック信号の立上りとリードデータ信号の立上り、立下りから位相差を検出するようにしてもよい。
【図面の簡単な説明】
【００５８】
【図１】本発明における位相差検出回路の構成を示すブロック図である。
【図２】本発明におけるデータＲｉｓｅエッジ検出回路の構成を示すブロック図である。
【図３】本発明におけるリードデータとリードクロック及びＮ相クロックのクロック信号の立上り、立下りのタイミングを示す図である。
【図４】本発明におけるエッジ位置符号化回路に入力されるエッジの値と符号化され出力される符号化データの関係を示した図である。
【図５】本発明における減算結果と生成する差分データの関係を示す図である。
【図６】本発明における減算器の構成を示すブロック図である。
【図７】本発明におけるリードデータ信号、リードクロック信号、Ｎ相クロック信号と検出されるエッジ位置及び位相差の結果出力の処理の流れを示したタイミングチャートである。
【図８】本発明における光ディスクの傾きと読み出したリードデータ信号の位相差の関係を示したグラフである。
【図９】本発明における光ディスク装置の構成を示したブロック図である。
【図１０】従来技術におけるジッタ検出装置の構成を示す図である。
【符号の説明】
【００５９】
１      位相差検出回路
１０    ＰＬＬ回路
１１    データＲｉｓｅエッジ検出回路
１１０〜１１７  変化点検出回路
１１８  論理演算回路
１２    データＦａｌｌエッジ検出回路
１３    クロックＦａｌｌエッジ検出回路
１４    エッジ位置符号化回路
１５    エッジ位置符号化回路
１６    エッジ位置符号化回路
１７    減算器
１７０  減算回路
１７１  全ビット反転回路
１７２  ＋１加算回路
１７３  セレクタ
１８    減算器
１９    メモリ
２      光ディスク装置
２０    ＣＰＵ
２０１  ＣＰＵインタフェース
２１    メモリ
２１１  メモリインタフェース
２２    位相差検出回路
２３    ＰＬＬ回路
２３１  Ｎ相クロック生成回路
２４    データコンパレータ
２５    モータドライバ
２５１  レーザードライバ
２６    ＲＦアンプ
２７    ピックアップ
２８    スピンドルモータ
２９    デジタルサーボプロセッサ
【図１】
2006164425.tif 000003
【図２】
2006164425.tif 000004
【図３】
2006164425.tif 000005
【図４】
2006164425.tif 000006
【図５】
2006164425.tif 000007
【図６】
2006164425.tif 000008
【図７】
2006164425.tif 000009
【図８】
2006164425.tif 000010
【図９】
2006164425.tif 000011
【図１０】
2006164425.tif 000012