(57)【要約】      （修正有）【課題】  微細化され、かつ、電荷保持特性の良好な不揮発性メモリを有する半導体装置を提供する。【解決手段】不揮発性メモリ２０は、前記半導体層１０に設けられた埋込絶縁層１２により画定された第１領域１０Ｘおよび第２領域１０Ｙ、Ｚと、前記第１領域１０Ｘに設けられ、不純物層２８からなるコントロールゲートと、前記第１領域１０Ｘおよび前記第２領域１０Ｙ、Ｚの上方に設けられたゲート絶縁層２２と、前記ゲート絶縁層２２の上方に設けられ、前記第１領域１０Ｘおよび前記第２領域１０Ｙ、Ｚの上方で連続した一の層からなるフローティングゲート電極２４と、前記第２領域１０Ｙ、Ｚにおいて、前記フローティングゲート電極２４の側方の前記半導体層１０に設けられ、ソース領域またはドレイン領域となる不純物領域３２、３４とからなる。また、前記複数の不揮発性メモリ２０の前記コントロールゲート２８は、連続した不純物層からなる。【選択図】      図３
2006228869.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に設けられた複数の不揮発性メモリと、
前記不揮発性メモリを覆う層間絶縁層と、を含み、
前記不揮発性メモリは、
前記半導体層に設けられた埋込絶縁層により画定された第１領域および第２領域と、
前記第１領域に設けられ、不純物層からなるコントロールゲートと、
前記第１領域および前記第２領域の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられ、前記第１領域および前記第２領域の上方で連続した一の層からなるフローティングゲート電極と、
前記第２領域において、前記フローティングゲート電極の側方の前記半導体層に設けられ、ソース領域またはドレイン領域となる不純物領域と、
前記層間絶縁層に設けられ、前記コントロールゲートに接続されるコンタクト層と、を含み、
前記複数の不揮発性メモリの前記コントロールゲートは、連続した不純物層であり、
前記コンタクト層は、前記フローティングゲート電極の相互間に設けられていない前記コントロールゲートと接続されている、半導体記憶装置。
【請求項２】
請求項１において、
前記複数の不揮発性メモリは、前記フローティングゲート電極の長手方向が平行となるように配置されている、半導体記憶装置。
【請求項３】
請求項１または２において、
前記複数の不揮発性メモリは、メモリセルアレイをなし、
前記コンタクト層は、前記メモリセルアレイ内の端に位置するコントロールゲートと接続されている、半導体記憶装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
さらに、前記複数の不揮発性メモリを覆い、前記層間絶縁層の下方に設けられたエッチングストッパ膜を含み、
前記フローティングゲート電極の上方には、前記エッチングストッパ膜がない除去領域が設けられている、半導体記憶装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記除去領域は、前記フローティングゲート電極の上面の全面である、半導体記憶装置。
【請求項６】
請求項４または５において、
前記除去領域は、前記フローティングゲート電極の上面のパターンと比して大きいパターンを有している、半導体記憶装置。
【請求項７】
請求項４ないし６のいずれかにおいて、
前記層間絶縁層は、ＢＰＳＧ膜である、半導体記憶装置。
【請求項８】
請求項１ないし７のいずれかにおいて、
前記フローティングゲート電極の上に設けられたシリサイド層と、を含む、半導体記憶装置。
【請求項９】
請求項４ないし８のいずれかにおいて、
前記除去領域には、保護膜が設けられている、半導体記憶装置。
【請求項１０】
請求項９において、
前記保護膜は、前記除去領域のパターンと比して、大きいパターンを有する、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年の半導体記憶装置の高集積化および微細化に伴い、配線と半導体素子を接続するコンタクト層などの形成時のアライメントにおいては、より高度な正確性が要求されるようになっている。そのため、特開平８−１８１２０４号公報には、層間絶縁層と半導体素子との間に、エッチングストッパ膜を設け、コンタクトホール形成時には、過剰のエッチングが行われたとしても、素子や半導体層にダメージを与えないようにする技術が開示されている。
【特許文献１】特開平８−１８１２０４号公報号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、半導体素子の一例であるフローティングゲート電極を有する不揮発性メモリの上に、エッチングストッパ膜を形成する場合、エッチングストッパ膜の材質によっては、電荷保持特性の劣化が起こることがある。そこで、微細化された半導体装置であって、良好な特性が維持された半導体装置の開発が求められている。
【０００４】
本発明の目的は、微細化され、かつ、電荷保持特性の良好な不揮発性メモリを有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の半導体記憶装置は、
半導体層と、
前記半導体層に設けられた複数の不揮発性メモリと、
前記不揮発性メモリを覆う層間絶縁層と、を含み、
前記不揮発性メモリは、
前記半導体層に設けられた埋込絶縁層により画定された第１領域および第２領域と、
前記第１領域に設けられ、不純物層からなるコントロールゲートと、
前記第１領域および前記第２領域の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられ、前記第１領域および前記第２領域の上方で連続した一の層からなるフローティングゲート電極と、
前記第２領域において、前記フローティングゲート電極の側方の前記半導体層に設けられ、ソース領域またはドレイン領域となる不純物領域と、
前記層間絶縁層に設けられ、前記コントロールゲートに接続されるコンタクト層と、を含み、
前記複数の不揮発性メモリの前記コントロールゲートは、連続した不純物層であり、
前記コンタクト層は、前記フローティングゲート電極の相互間に設けられていない前記コントロールゲートと接続されている。
【０００６】
本発明の半導体記憶装置によれば、複数の不揮発性メモリを有する半導体記憶装置で、コントロールゲートと接続されるコンタクト層は、複数の不揮発性メモリ群ごとに設けられている。そのため、メモリセルごとにコンタクト層を設ける場合と比して、素子面積の縮小化を図ることができる。その結果、微細化された半導体記憶装置を提供することができる。特に、半導体層内に設けられた不純物層からなるコントロールゲートと、その上方にゲート絶縁層を介して設けられたフローティングゲート電極とからなる一層ゲート型の不揮発性メモリでは、素子面積の縮小は困難なことがある。しかし、このように、所定の数の不揮発性メモリからなる不揮発性メモリ群ごと一対のコンタクトを設ける態様を取ることで、素子面積の縮小化に大きく寄与できることとなる。
【０００７】
なお、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。
【０００８】
本発明の半導体記憶装置は、さらに、下記の態様をとることができる。
【０００９】
（Ａ）本発明の半導体記憶装置において、前記複数の不揮発性メモリは、前記フローティングゲート電極の長手方向が平行となるように配置されていることができる。
【００１０】
（Ｂ）本発明の半導体記憶装置において、前記複数の不揮発性メモリは、メモリセルアレイをなし、
前記コンタクト層は、前記メモリセルアレイ内の端に位置するコントロールゲートと接続されていることができる。
【００１１】
（Ｃ）本発明の半導体記憶装置において、さらに、前記複数の不揮発性メモリを覆い、前記層間絶縁層の下方に設けられたエッチングストッパ膜を含み、
前記フローティングゲート電極の上方には、前記エッチングストッパ膜がない除去領域が設けられていることができる。
【００１２】
この態様によれば、フローティングゲート電極の上方に、エッチングストッパ膜が設けられていない箇所がある。エッチングストッパ膜として、窒化膜が用いられることが多いが、窒化膜は電荷が補足されやすい膜であるために、たとえば、フローティングゲート電極に注入された電子が窒化膜に補足され、データが消去してしまうなど、リテンション特性に影響を与えることがある。このことは、半導体記憶装置の信頼性を損ねることとなる。しかし、本態様にかかる半導体記憶装置では、フローティングゲート電極の上には、除去領域が配置されているため、そのような問題を抑制することができる。その結果、リテンション特性の向上が図られ、信頼性の高い半導体記憶装置を提供することができる。
【００１３】
（Ｄ）本発明の半導体記憶装置において、前記除去領域は、前記フローティングゲート電極の上面の全面であることができる。
【００１４】
この態様によれば、リテンション特性のさらなる向上を図ることができる。
【００１５】
（Ｅ）本発明の半導体記憶装置において、前記除去領域は、前記フローティングゲート電極の上面のパターンと比して大きいパターンを有していることができる。
【００１６】
この態様によれば、除去領域の形成時にマスクずれがあった場合であっても、フローティングゲート電極の上に所定の面積の除去領域を確保することができ、電荷保持特性をより向上させることができる。
【００１７】
（Ｆ）本発明の半導体記憶装置において、前記層間絶縁層は、ＢＰＳＧ膜であることができる。
【００１８】
この態様によれば、ＢＰＳＧ膜は、電荷補足性が低い膜であるため、リテンション特性の向上をさらに高めることができる。
【００１９】
（Ｇ）本発明の半導体記憶装置において、前記フローティングゲート電極の上に設けられたシリサイド層と、を含むことができる。
【００２０】
この態様によれば、低抵抗化を図ることができ、配線遅延などを抑制し動作特性を向上させることができる。
【００２１】
（Ｈ）本発明の半導体記憶装置において、前記除去領域には、保護膜が設けられていることができる。
【００２２】
この態様によれば、フローティングゲート電極は、除去領域形成時のエッチングから保護されることとなり、ダメージを受けることがない。その結果、信頼性の向上した半導体記憶装置を提供することができる。
【００２３】
（Ｉ）本発明の半導体記憶装置において、前記保護膜は、前記除去領域のパターンと比して、大きいパターンを有することができる。
【００２４】
この態様によれば、除去領域の形成時に、マスクの合わせずれがあった場合でも、確実に保護膜の上方に除去領域を設けることができる。そのため、フローティングゲート電極にエッチングのダメージが与えられることを抑制でき、信頼性の維持された半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態の一例について説明する。
【００２６】
１．第１の実施の形態
まず、本実施の形態にかかる半導体記憶装置に含まれる不揮発性メモリ（以下、「メモリセル」ということもある。）２０について、図１、２を参照しつつ説明する。
【００２７】
本実施の形態の半導体記憶装置に含まれるメモリセル２０は、コントロールゲートが半導体層１０内のＮ型の不純物領域であり、フローティングゲート電極が、一層のポリシリコン層などの導電層からなる（以下、「一層ゲート型の不揮発性記憶装置」ということもある）。図１は、メモリセルを示す斜視図であり、図２（Ａ）は、図１のＩ−Ｉ線に沿った断面図であり、図２（Ｂ）は、図１のＩＩ−ＩＩに沿った断面図であり、図２（Ｃ）は、図１のＩＩＩ―ＩＩＩ線に沿った断面図である。
【００２８】
図１に示すように、本実施の形態におけるメモリセル２０は、Ｐ型の半導体層１０に設けられている。半導体層１０は、分離絶縁層１２により、第１領域１０Ｘと、第２領域１０Ｙと、第３領域１０Ｚとに分離されている（ここで、分離絶縁層は、「埋込絶縁層」に相当し、第１領域１０Ｘは、「第１領域」に相当し、第２領域１０Ｙおよび第３領域１０Ｚは、「第２領域」に相当する。）。第１領域１０Ｘおよび第２領域１０Ｙは、Ｐ型のウエル１４に設けられている。第３領域１０Ｚは、Ｎ型のウエル１６に設けられている。第１領域１０Ｘはコントロールゲート部であり、第２領域１０Ｙは書き込み部であり、第３領域１０Ｚは消去部である。
【００２９】
第１領域１０Ｘ〜第３領域１０Ｚの半導体層１０の上には、絶縁層２２が設けられている。絶縁層２２の上には、第１〜第３領域１０Ｘ〜Ｚにわたって設けられたフローティングゲート電極２４が設けられている。
【００３０】
次に、各領域の断面構造について説明する。図２（Ａ）に示すように、第１領域１０Ｘでは、Ｐ型のウエル１４の上に設けられた絶縁層２２と、絶縁層２２の上に設けられたフローティングゲート電極２４と、フローティングゲート電極２４の側面に設けられたサイドウォール２６と、フローティングゲート電極２４下の半導体１０に設けられたＮ型の不純物領域２８と、不純物領域２８に隣接して設けられたＮ型の不純物領域３０と、を有する。Ｎ型の不純物領域２８は、コントロールゲートの役割を果たし、不純物領域３０は、コントロールゲート線と電気的に接続され、コントロールゲートに電圧を印加するためのコンタクト部となる。なお、本実施の形態の説明では、コントロールゲートというとき、不純物領域２８と不純物領域３０とを示す意味である。
【００３１】
図２（Ｂ）に示すように、第２領域１０Ｙには、メモリセル２０に書き込みを行うためにＮチャネル型ＭＯＳトランジスタ１００Ｂが設けられている。Ｎチャネル型ＭＯＳトランジスタ１００Ｂは、ウエル１４の上に設けられた絶縁層２２と、絶縁層２２の上に設けられたフローティングゲート電極２４と、フローティングゲート電極２４の側面に設けられたサイドウォール２６と、半導体層１０に設けられた不純物領域３２と、を有する。不純物領域３２は、ソース領域またはドレイン領域となる。
【００３２】
図２（Ｃ）に示すように、第３領域１０Ｚには、Ｐチャネル型トランジスタ１００Ｃが設けられている。Ｐチャネル型トランジスタ１００Ｃは、Ｎ型のウエル１６の上に設けられた絶縁層２２と、絶縁層２２の上に設けられたフローティングゲート電極２４と、フローティングゲート電極２４の側面に設けられたサイドウォール２６と、Ｎ型のウエル１６に設けられた不純物領域３２とを有する。不純物領域３２は、ソース領域またはドレイン領域となる。
【００３３】
次に、本実施の形態にかかる半導体記憶装置について、図３、４を参照しつつ説明する。図３は、メモリセル２０の配置を具体的に示す図であり、便宜上、メモリセル２０の構成要素のうち、フローティングゲート電極２４と、不純物領域３０、３２、３４の配置のみを示す。また、図４（Ａ）は、図３のＩ−Ｉ線に沿った断面図であり、図４（Ｂ）は、図３のＩＩ−ＩＩ線に沿った断面図である。
【００３４】
図３に示すように、本実施の形態にかかる半導体記憶装置では、複数のメモリセル２０で構成されるメモリセルアレイ２０Ａを有する。メモリセルアレイ２０Ａでは、それぞれのフローティングゲート電極２４の長手方向が平行となるようにメモリセル２０が配置されている。図４（Ａ）に示すように、メモリセル２０のコントロールゲートの一部である不純物領域３０は、複数のメモリセル２０で共有するように構成されている。つまり、複数のメモリセル２０は、一の連続したコントロールゲートを共有していることとなる。また、図４（Ｂ）に示すように、第２領域１０Ｙに設けられるＭＯＳトランジスタ１００Ｂは、メモリセル２０ごとに分離されている。これは、第３領域１０Ｚに設けられるＭＯＳトランジスタ１００Ｃについても同様である。
【００３５】
図４（Ａ）に示すように、メモリセル２０を覆うように層間絶縁層５０が設けられている。層間絶縁層５０には、コントロールゲートの一部である不純物領域３０に接続されるコンタクト層５２が設けられている。コンタクト層５２は、コントロールゲート線に接続され、このコンタクト層５２を介してコントロールゲートの電位が印加されるのである。コンタクト層５２は、メモリセルアレイ２０Ａの両端に設けられている。つまり、メモリセルアレイ２０Ａの端に配置されたメモリセル２０の不純物領域３０であり、かつ、フローティングゲート電極２４の相互間に位置していない不純物領域３０にコンタクト層５２が設けられているのである。
【００３６】
また、図４（Ｂ）に示すように、第２領域１０Ｘにおいてもメモリセル２０の上方に層間絶縁層５０が設けられ、この層間絶縁層５０には、各メモリセル２０のＭＯＳトランジスタ１００Ｂと接続されるコンタクト層５４が設けられている。コンタクト層５４は、ビットラインと接続される。なお、第３領域１０Ｚの断面は特に図示しないが、第２領域１０Ｙの断面とほぼ同様の構造を有している。
【００３７】
本実施の形態にかかる半導体記憶装置では、上述したように、メモリセルアレイ２０Ａ内のメモリセル２０が１つのコントロールゲートを共有する構成になっている。そのため、書き込み動作の際、コントロールゲートに所定の電圧が印加すると、全てのメモリセルのフローティングゲート電極２４に電位が生じることとなる。その後、選択されたメモリセル２０の書き込み用のＭＯＳトランジスタ１００Ｂの不純物領域（ドレイン）３２にコンタクト層５４を介してビット線から電圧が印加すると、ホットエレクトロンにより電子がフローティングゲート電極２４に注入されることとなる。このようにしてメモリセル２０に書き込みが行われる。
【００３８】
本実施の形態の半導体記憶装置によれば、複数のメモリセル２０を含むメモリセルアレイ２０Ａを含み、このメモリセルアレイ２０Ａにおいて、コントロールゲート２８に隣接して設けられる不純物領域３０と接続されるコンタクト層５４は、メモリセルアレイ２０Ａごとに設けられている。この利点について、従来例にかかる半導体記憶装置を参照しつつ説明する。図７は、従来例にかかる半導体記憶装置である。図７に示すように、コントロールゲートの一部である不純物領域１３０と接続されるコンタクト層１５２は、メモリセル１２０ごとに設けられている。しかし、本実施の形態にかかる半導体記憶装置では、隣り合うフローティングゲート電極２４間に不純物領域３０に接続されるコンタクト層を設けることなく、メモリセルアレイ２０Ａの両端の不純物領域３０にのみコンタクト層を設けている。そのため、素子面積の縮小を図ることができる。たとえば、８個（または１６個）のメモリセル２０を図３に示すように、それぞれのフローティングゲート電極２４の長手方向が平行となるように配置した場合には、フローティングゲート電極２４の形状がほぼ同一であり同数のメモリセル２０を図７のように配置した場合と比して、約５０％ほど面積の縮小を図ることができるのである。以上のように、本実施の形態にかかる半導体記憶装置によれば、微細化が図られた半導体記憶装置を提供することができる。
【００３９】
２．第２の実施の形態
次に、本発明にかかる半導体記憶装置の第２の実施の形態について図５、６を参照しつつ説明する。図５は、第２の実施の形態にかかる半導体記憶装置を模式的に示す平面図であり、図３に対応する平面を示す。図６（Ａ）は、図５のＩ−Ｉ線に沿った断面図であり、図６（Ｂ）は、図５のＩＩ−ＩＩ線に沿った断面図である。なお、以下の説明では、第１の実施の形態にかかる半導体記憶装置と共通する構造については、その詳細な説明を省略する。
【００４０】
図５に示すように、第２の実施の形態にかかる半導体記憶装置には、第１の実施の形態にかかる半導体記憶装置と同様に、複数のメモリセル２０からなるメモリセルアレイ２０Ａが含まれる。メモリセルアレイ２０Ａでは、フローティングゲート電極２４の長手方向が平行となるように複数のメモリセル２０が配置されている。図６（Ａ）に示すように、メモリセルアレイ２０Ａ内のメモリセル２０のコントロールゲートに接続されるコンタクト層５２は、メモリセル２０Ａの両端にのみ設けられている。また、図６（Ｂ）に示すように、第２領域１０Ｙでは、ＭＯＳトランジスタ１００Ｂのドレイン領域、つまり、不純物領域３２には、コンタクト層５４が設けられている。
【００４１】
図６（Ａ）および図６（Ｂ）に示すように、本実施の形態にかかる半導体記憶装置は、メモリセル２０の上にエッチングストッパ膜４０および層間絶縁層５０が順次設けられている。このエッチングストッパ膜４０は、層間絶縁層５０と比してエッチングレートが小さい材質からなる。エッチングストッパ膜４０は、層間絶縁層５０に任意のコンタクトホールを形成する際に、過剰なエッチングでゲート電極等にダメージを与えるのを防ぐ役割を果たす膜である。そのため、半導体素子の微細化に伴い、エッチングストッパ膜４０の必要性も高くなる。
【００４２】
図６（Ａ）に示すように、本実施の形態にかかる半導体装置では、フローティングゲート電極２４の上にエッチングストッパ膜４０が設けられていない除去領域４２が設けられている。本実施の形態にかかる半導体記憶装置では、フローティングゲート電極２４の上面の全面に除去領域４２が設けられている場合を図示しているが、これに限られない。少なくともフローティングゲート電極２４の上面に設けられていればよく、好ましくは、全面であり、より好ましくは、フローティングゲート電極２４のパターンを含みさらに大きなパターンを有することである。
【００４３】
また、除去領域４２は、不純物領域３０、３２、３４の上に設けられるコンタクト層５２、５４、５６と重ならない範囲でより大きな面積とすることが好ましい。つまり、除去領域４２のパターンは、フローティングゲート電極２４を含み、コンタクト層５２、５４、５６と重ならない範囲であれば、素子面積との兼ね合いで許容される最大のパターンであることが好ましい。また、本実施の形態に示す半導体記憶装置では、不純物領域３０、３２、３４に接続されるコンタクト層５２を例として説明したが、これに限られない。フローティングゲート電極２４に接続されるコンタクト層（図示せず）が設けられる場合にも、そのコンタクト層と重ならないパターンを有する除去領域４２を設けることが好ましい。
【００４４】
また、本実施の形態にかかる半導体装置では、第１領域（コントロールゲート）１０Ｘでは、コンタクト層５２は、メモリセルアレイ２０Ａを構成するメモリセル２０の両端にのみ設けられている。そのため、少なくとも第１領域１０Ｘの上方においては、複数のメモリセルの上を覆うように連続した一のパターンの除去領域４２を形成することができる。そのため、複雑なパターンの除去領域４２を形成する必要がなく、除去領域４２を形成しやすいという利点がある。
【００４５】
また、除去領域４２は、その端がサイドウォール２６の側面上に設けられていないことが好ましい。これは、サイドウォール２６とエッチングストッパ膜とが、エッチングレートがほぼ同一の材質で形成されている場合に利点がある。この場合、除去領域４２の端がサイドウォール２６の側面上に配置されることとなると、エッチングストッパ膜を除去する際に、サイドウォール２６までもが除去されるおそれがある。しかし、除去領域４２の端がサイドウォール２６上に設けられないように配置することで、所望の形状が維持されたサイドウォール２６を有する半導体装置を提供することができるのである。
【００４６】
また、除去領域４２には、保護膜４４が設けられていることが好ましい。保護膜４４は、除去領域４２のパターンと重なるパターンを有し、さらには、除去領域４２と比して、大きなパターンであることが好ましい。図５、６には、除去領域４２の端と、保護膜４４の端との間に、一定の距離を有するパターンの保護膜４４を設けた場合を示す。
【００４７】
保護膜４４およびエッチングストッパ膜４０の上には、層間絶縁層５０が設けられている。層間絶縁層５０としては、酸化膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＴＥＯＳ膜、ＵＳＧ膜またはこれらの積層膜を挙げることができる。これらの中でも、ＢＰＳＧ膜が特に好ましい。
【００４８】
第２の実施の形態にかかる半導体記憶装置によれば、上述の第１の実施の形態と同様の利点を有し、素子面積が縮小化さら半導体記憶装置を提供することができる。
【００４９】
また、第２の実施の形態にかかる半導体記憶装置では、フローティングゲート電極２４の上に、エッチングストッパ膜４０が設けられていない。エッチングストッパ膜４０として、窒化膜が用いられることが多いが、窒化膜は電荷が補足されやすい膜であるために、たとえば、フローティングゲート電極２４に注入された電子が窒化膜に補足され、データが消去してしまうなど、リテンション特性に影響を与えることがある。このことは、半導体記憶装置の信頼性を損ねることとなる。しかし、本実施の形態にかかる半導体記憶装置では、フローティングゲート電極２４の上には、除去領域４２が配置されているため、そのような問題を抑制することができる。その結果、リテンション特性の向上が図られ、信頼性の高い半導体記憶装置を提供することができる。
【００５０】
また、本実施の形態にかかる半導体記憶装置では、除去領域４２には保護膜４４が設けられている。そのため、フローティングゲート電極２４は、除去領域４２形成時のエッチングから保護されることとなり、ダメージを受けることがない。その結果、信頼性の向上した半導体記憶装置を提供することができる。
【００５１】
３．半導体装置の製造方法
次に、第１および第２の実施の形態にかかる半導体記憶装置の製造方法の一例について、図８〜１０を参照しつつ説明する。図８、図９、図１１（Ａ）は、図５のＩＩＩ−ＩＩＩ線に沿った断面に対応する図であり、図１０は、図５に対応する平面図であり、図１１（Ｂ）は、図６（Ａ）に対応する断面である。
【００５２】
（１）まず、図８に示すように、半導体層１０に分離絶縁層１２を形成する。分離絶縁層１２の形成は、ＬＯＣＯＳ法、セミリセスＬＯＣＯＳ法またはＳＴＩ法などにより形成されることができる。
【００５３】
本実施の形態では、セミリセスＬＯＣＯＳ法により形成した場合を例として説明する。セミリセスＬＯＣＯＳ法では、まず、半導体層１０の上に、ＣＶＤ法により、酸化窒化シリコン層、窒化シリコン層（それぞれ図示せず）を順次形成する。ついで、窒化シリコン層の上に、分離絶縁層１２を形成する領域に開口を有するマスク層（図示せず）を形成する。ついで、窒化シリコン層、酸化窒化シリコン層および半導体層１０をエッチングすることで、半導体層１０に溝部（図示せず）が形成される。ついで、マスク層を除去し、窒化シリコン層をマスクとして選択熱酸化を行う。これにより、分離絶縁層１２が形成される。また、熱酸化を行った後、分離絶縁層１２の表面の位置は、半導体層１０の表面の高さと比して高くなるが、必要に応じて、分離絶縁層１２の上面と半導体層１０の上面とが、ほぼ同一の高さとなるよう分離絶縁層１２の上面をエッチングしてもよい。
【００５４】
ついで、ウエルの形成を行う。ウエルの形成では、第１領域１０Ｘおよび第２領域１０ＹにＰ型のウエル１４を、第３領域１０Ｚに、Ｎ型のウエル１６を形成する。Ｐ型のウエル１４の形成では、第１領域１０Ｘおよび第２領域１０Ｙ以外を覆うマスク層（図示せず）を形成した後、Ｐ型の不純物を導入することで行われる。ついで、第３領域１０Ｚ以外を覆うマスク層を形成した後に、Ｎ型の不純物を導入することで、Ｎ型のウエル１６が形成される。各不純物の導入は、公知のイオン注入法などを用いて行うことができる。このウエル１４、１６の形成工程では、必要に応じて、不純物を拡散するための熱処理を行ってもよい。また、ウエル１４およびウエル１６の形成順序は特に問われることはなく、いずれを先に形成してもよい。
【００５５】
（２）次に、図９に示すように、第１領域１０Ｘ、第２領域１０Ｙおよび第３領域１０Ｚの半導体層１０の上に絶縁層２２を形成する。絶縁層２２は、たとえば、熱酸化法により形成することができる。
【００５６】
ついで、図９に示すように、絶縁層２２の上に、フローティングゲート電極２４を形成する。フローティングゲート電極２４は、半導体層１０の上方に、たとえば、ポリシリコン層からなる導電層（図示せず）を形成し、この導電層をパターニングすることで形成される。ついで、フローティングゲート電極２４の側面にサイドウォール２６を形成する。サイドウォール２６の形成は、半導体層１０の上方に絶縁層（図示せず）を形成し、この絶縁層に異方性のエッチングを施すことで、フローティングゲート電極２４の側面にサイドウォール２６を形成することができる。
【００５７】
ついで、不純物領域３０、３２、３４を形成する。この工程は、一方の導電型の不純物を導入する領域では、他方の導電型が導入する領域を覆うマスク層（図示せず）を形成し、一の導電型の不純物を導入し、他の導電型の不純物領域の形成では、同様に一の導電型の不純物が導入される領域をマスクし、他の導電型の不純物を導入することで行われる。不純物の導入は、公知の方法を用いることができ、たとえば、イオン注入法などを挙げることができる。また、必要に応じて、拡散のための熱処理を施してもよい。
【００５８】
（３）次に、後述の工程で形成される除去領域に設けられる保護膜４４を形成する（図６および図７参照）。保護膜４４は、まず、全面に公知の酸化シリコン層などの絶縁層（図示せず）を形成し、この絶縁層をパターニングすることで形成される。このとき、図１０に示すように、絶縁層は、フローティングゲート電極２４の上方を覆うようにパターニングされる。保護膜４４は、図示していないが、同一の半導体層１０に混載される他の半導体素子や抵抗などのシリサイド形成時のプロテクション膜（シリサイドを形成したくない領域を保護する膜）としての役割を果たすことができる。つまり、シリサイド形成時のプロテクション膜を保護膜４４として用いることで、工程数の増加を防ぐことができる。
【００５９】
（４）次に、図１１（Ａ）および図１１（Ｂ）に示すように、メモリセル２０を覆うように半導体層１０の上方にエッチングストッパ膜４０を形成する。エッチングストッパ膜４０としては、後の工程で形成される層間絶縁層５０（図４および図６参照）と比して、エッチングレートの小さい材質を用いる。たとえば、層間絶縁層５０が酸化シリコン層である場合には、エッチングストッパ膜４０として窒化シリコン膜を用いることができる。ついで、除去領域４２を形成する。除去領域４２の形成は、エッチングストッパ膜４０の上方に、所定のパターンのマスク層を形成し、このマスク層を用いてエッチングストッパ膜４０を除去することで行われる。除去領域４２は、フローティングゲート電極２４の上面と重なるパターンを有し、かつ、保護膜４４とも重なるパターンを有するように、形成する。この工程において、保護膜４４は、除去領域４２形成時のエッチングのダメージがフローティングゲート電極２４に与えられることを防ぐ役割を果たす。
【００６０】
（５）次に、メモリセル２０の上方に、層間絶縁層５０を形成する（図４および図６参照）。層間絶縁層５０としては、ＢＰＳＧ膜を用いることが好ましい。ついで、層間絶縁層５０にコンタクト層５２、５４、５６を形成する。コンタクト層５２、５４、５６の形成は、層間絶縁層５０に公知のリソグラフィおよびエッチング技術により、コンタクトホール（図示せず）を形成し、このコンタクトホールに導電層を埋め込むことで、コンタクト層５２、５４、５６が形成される。
【００６１】
以上の工程により、第２の実施の形態にかかる半導体記憶装置を製造することができる。なお、第１の実施の形態にかかる半導体記憶装置は、上述の製造工程のうち工程（１）、（２）を行った後、メモリセル２０を覆うエッチングストッパ膜４０の形成および工程（５）を行うことで製造することができる。
【００６２】
（変形例）
次に、第２の実施の形態にかかる半導体記憶装置の変形例について図１２を参照しつつ説明する。図１２は、本変形例にかかる半導体記憶装置を模式的に示す断面図であり、図６（Ａ）に対応する断面を示す。本変形例は、フローティングゲート電極２４および不純物領域３０、３２、３４の上にシリサイド層３８が設けられている点が上述の実施の形態と異なる点である。第２の実施の形態にかかる半導体記憶装置と共通する構成については、その詳細な説明を省略する。
【００６３】
図５に参照されるように、本変形例にかかる半導体装置は、本実施の形態にかかる半導体記憶装置と同様に、フローティングゲート電極２４の上に、保護膜４４および除去領域４２が設けられている。図１２を参照しつつ、その断面構造について説明する。図１２に示すように、半導体層１０に設けられた分離絶縁層１２と、半導体層１０の上に設けられた絶縁層２２と、絶縁層２２の上に設けられたフローティングゲート電極２４と、フローティングゲート電極２４の側面に設けられたサイドウォール２６と、半導体層１０に設けられた不純物領域２８とからなる。フローティングゲート電極２４の上には、シリサイド層３８が設けられている。シリサイド層３８の上には、保護膜４４が設けられ、保護膜４４の上には、除去領域４２が配置されている。除去領域４２および保護膜４４のパターンについては、上述の実施の形態と同様である。
【００６４】
本変形例にかかる半導体記憶装置によれば、フローティングゲート電極２４および不純物領域３０、３２、３４の上にシリサイド層３８が設けられていることで、フローティングゲート電極２４の低抵抗化を図ることができ、その結果、コンタクト層５２や図示していない他のコンタクト層との電気的接続を確実に図ることができ、動作速度の早い半導体記憶装置を提供することができる。
【００６５】
次に、本変形例にかかる半導体記憶装置の製造方法について図１２を参照しつつ説明する。なお、以下の説明では、本実施の形態にかかる半導体記憶装置の製造方法と共通する工程については、詳細な説明を省略する。
【００６６】
まず、上述の実施の形態の工程（１）および工程（２）を行う。その後、図１２に参照されるように、シリサイド層３８の形成をする。シリサイド層３８の形成は、金属層を形成した後、たとえば熱処理を施すことでシリサイド化反応を起こし、その後、未反応の金属層を除去することで行われる。金属層としては、コバルト、チタン、バナジウム、クロム、マンガン、鉄、ニッケル、ジルコニウム、ニオブ、モリブデン、ルテニウム、バナジウム、ハフニウム、タンタル、タングステン、イリジウム、白金またはこれらの合金層を挙げることができる。シリサイド層３８を形成した後に、所定のパターンの保護膜４４を形成する。その後、上述の実施の形態の工程（３）〜（５）を行い、エッチングストッパ膜４０の形成、除去領域４２の画定、層間絶縁層５０およびコンタクト層５２、５４、５６の形成を行う（図１２参照）。以上の工程により、本変形例にかかる半導体記憶装置を製造することができる。
【００６７】
なお、本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で適宜変形が可能である。たとえば、本実施の形態では、一層ゲート型の不揮発性メモリの例として、書き込みおとび読み出しを行うＭＯＳトランジスタ１００Ｂと、消去を行うＭＯＳトランジスタ１００Ｃとが異なる例について説明したが、特にこれに限定されることなく、同一のＭＯＳトランジスタで書き込みおよび消去を行う構成をとっても良い。また、本実施の形態では、第１領域１０Ｘにおいて、フローティングゲート電極２４の下方に設けられている不純物領域２８がコントロールゲートの役割を果たす構成について説明したが、これに限定されない。たとえば、第１領域１０ＸにＮ型のウエルを設け、このＮ型のウエルをコントロールゲートとする構成をとることもできる。また、本実施の形態では、バルク状の半導体層を用いた場合を示したが、これに限定されず、絶縁物の上に設けられた半導体層（ＳＯＩ：Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）であってもよい。また、第２の実施の形態にかかる半導体記憶装置においては、除去領域４２に保護膜４４を設けた態様を例示したが、本発明は、これに限定されない。たとえば、除去領域４２のみが設けられている態様をとる場合にも、リテンション特性の向上を図ることができる。また、変形例として、第２の実施の形態にかかる半導体記憶装置の変形例を示したが、第１の実施の形態にかかる半導体記憶装置に適用してもよい。また、本実施の形態にかかる半導体記憶装置では、メモリセルアレイ２０Ａごとにコントロールゲートのコンタクト層５２を設ける場合を示したが、これに限定されない。たとえば、メモリセルアレイ２０Ａ内の少なくとも２つのメモリセル２０を１つの群をみなして、このメモリセル群ごとにコンタクト層５２を設けてもよい。
【図面の簡単な説明】
【００６８】
【図１】本実施の形態にかかる半導体記憶装置に含まれるメモリセルを模式的に示す斜視図。
【図２】（Ａ）は、図１のＩ−Ｉ線に沿った断面図であり、（Ｂ）は、ＩＩ−ＩＩ線に沿った断面図であり、（Ｃ）は、ＩＩＩ−ＩＩＩ線に沿った断面図である。
【図３】第１の実施の形態にかかる半導体記憶装置を模式的に示す平面図。
【図４】（Ａ）は、図３のＩ−Ｉ線に沿った断面図であり、（Ｂ）は、ＩＩ−ＩＩ線に沿った断面図。
【図５】第２の実施の形態にかかる半導体記憶装置を模式的に示す平面図。
【図６】（Ａ）は、図５のＩ−Ｉ線に沿った断面図であり、（Ｂ）は、図５のＩＩ−ＩＩ線に沿った断面図。
【図７】従来例にかかる半導体記憶装置を模式的に示す平面図である。
【図８】第１および第２の実施の形態にかかる半導体記憶装置の製造工程を模式的に示す断面図。
【図９】第１および第２の実施の形態にかかる半導体記憶装置の製造工程を模式的に示す断面図。
【図１０】第１および第２の実施の形態にかかる半導体記憶装置の製造工程を模式的に示す断面図。
【図１１】第１および第２の実施の形態にかかる半導体記憶装置の製造工程を模式的に示す断面図。
【図１２】第２の実施の形態にかかる半導体記憶装置を模式的に示す断面図。
【符号の説明】
【００６９】
１０…半導体層、  １０Ｘ…第１領域、  １０Ｙ…第２領域、  １０Ｚ…第３領域、  １２…分離絶縁層、  １４、１６…ウエル、  ２０…メモリセル、  ２０Ａ…メモリセルアレイ、  ２２…絶縁層、  ２４…フローティングゲート電極、  ２６…サイドウォール、  ２８、３０、３２、３４…不純物領域、  ３８…シリサイド層、  ４２…除去領域、  ４４…保護膜、  ５０…層間絶縁層、  ５２、５４、５６…コンタクト層、  １００…ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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