(57)【要約】      （修正有）【課題】ＳＲＡＭメモリセルの安定性を維持しながら、ＳＲＡＭチップの消費電力を低減すること。【解決手段】消費電力を低減したＳＲＡＭは、Ｎ個のＳＲＡＭセル（306）と、Ｎ個のＳＲＡＭセル（306）のうちの任意のＳＲＡＭセルに対して書込み、及び読出すことを可能にする周辺回路（302及び304）とを含む。セルの数Ｎは整数である。Ｎ個のＳＲＡＭセル（306）に印加される電圧（ＶＣＡＣＨＥ）が、前記周辺回路（302及び304）に印加される電圧（ＶＤＤ）よりも高い。【選択図】図３
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【特許請求の範囲】
【請求項１】
消費電力を低減したＳＲＡＭであって、
ａ）Ｎ個のＳＲＡＭセル（306）と、
ｂ）前記Ｎ個のＳＲＡＭセル（306）のうちの任意のＳＲＡＭセルに対して書込み、及び読出すことを可能にする周辺回路（302及び304）とを含み、
ｃ）Ｎが整数であり、
ｄ）前記Ｎ個のＳＲＡＭセル（306）に印加される電圧（ＶＣＡＣＨＥ）が、前記周辺回路（302及び304）に印加される電圧（ＶＤＤ）よりも高い、消費電力を低減したＳＲＡＭ。
【請求項２】
前記ＳＲＡＭが独立型のＳＲＡＭである、請求項１に記載のＳＲＡＭ。
【請求項３】
前記ＳＲＡＭが別のＩＣの一部である、請求項１に記載のＳＲＡＭ。
【請求項４】
前記ＩＣがマイクロプロセッサである、請求項３に記載のＳＲＡＭ。
【請求項５】
前記ＩＣがＤＲＡＭである、請求項３に記載のＳＲＡＭ。
【請求項６】
前記周辺回路（302及び304）が、
ａ）ワード線ドライバと、
ｂ）ワード選択と、
ｃ）列選択と、
ｄ）ビット線プリチャージャと、
ｅ）センス増幅器と、及び
ｆ）書込み回路とを含む、請求項１に記載のＳＲＡＭ。
【請求項７】
前記ワード線ドライバのうちの任意のワード線ドライバによってワード線上に生成される電圧が、前記ＳＲＡＭセルのグループを書込むのに十分である、請求項６に記載のＳＲＡＭ。
【請求項８】
前記書込み回路のうちの任意の書込み回路によってビット線対上に生成される電圧が、前記ＳＲＡＭセルのグループを書込むのに十分である、請求項６に記載のＳＲＡＭ。
【請求項９】
前記ワード線ドライバのうちの任意のワード線ドライバによってワード線上に生成される電圧が、前記ＳＲＡＭセルのグループを読出すのに十分である、請求項６に記載のＳＲＡＭ。
【請求項１０】
前記ビット線プリチャージャの任意のビット線プリチャージャによってビット線対上に生成される電圧が、読出し中にＳＲＡＭセルの動作を安定させるのに十分である、請求項６に記載のＳＲＡＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して電子回路に関する。より詳細には、本発明はＳＲＡＭの電力を低減することに関する。
【背景技術】
【０００２】
単一のダイ上に含められる電子回路が増えるにつれて、単一のダイによって消費される電力も増加し続ける。電力の消費により、ダイ温度が上昇し、それにより回路の性能と信頼性が劣化する。単一のＩＣ（集積回路）を適度な温度に保つために、多数の技術を用いて、ＩＣを冷却している。例えば、精巧な冷却フィンがＩＣの基板に取り付けられている。また、ファンが、一群のＩＣを冷却するために、それらのＩＣの近くにも配置されている。場合によっては、流動する液体を用いて、ＩＣによって生成される熱を除去している。これらの解決手段はコストがかかる可能性があり、スペースに余裕のない場所で、大量のスペースを必要とする場合がある。より高い集積度を依然として達成しながら、ＩＣ上の電力を低減することができる場合には、ＩＣを使用する製品のコストと体積を低減することができる。
【０００３】
ＳＲＡＭを含むチップ上に含まれるビット数は、平均して、３年毎に４倍になっている。この結果、ＳＲＡＭが消費する電力も増加している。コンピュータシステムは、多数の独立型のＳＲＡＭ、又は多数のＳＲＡＭが埋め込まれた論理チップを使用する可能性があり、その結果、コンピュータシステムによって消費される電力は、平均して増加している。チップ上のＳＲＡＭビットの数が増加しているので、これらのチップに印加される電圧は下げられている。多数のＳＲＡＭを含むチップ上の電圧を下げることは、システム全体の消費電力を減じるために使用される方法の１つである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
また、ＳＲＡＭに印加される電圧が下がると、メモリセルの安定性が劣化する可能性もある。メモリセルの安定性が劣化すると、ＳＲＡＭメモリセルから誤ったデータを得る可能性が高くなる。従って、本発明の課題は、このような技術的な問題を克服、又は少なくとも緩和することにある。
【課題を解決するための手段】
【０００５】
本発明の一実施形態は、メモリセルにかかる電圧を除いた、全ての回路にかかる電圧を下げて、使用される全電力を低減する。それらのメモリセルは、ＳＲＡＭチップ上の他の回路よりも高い電圧を有し、メモリセルの安定性が維持される。
【発明の効果】
【０００６】
本発明によれば、ＳＲＡＭメモリセルの安定性を維持しながら、ＳＲＡＭチップの消費電力を低減することが可能になる。
【発明を実施するための最良の形態】
【０００７】
図１はＳＲＡＭセル１２４の回路図である。ビット線ＢＬ１、１００がＮＦＥＴ（Ｎ型電界効果トランジスタ）、ＭＮ３、１２０のソースに接続される。ビット線ＢＬ２、１０２がＮＦＥＴ、ＭＮ４、１２２のソースに接続される。ワード線ＷＬ１、１０４がＮＦＥＴ、ＭＮ３、１２０のゲート及びＮＦＥＴ、ＭＮ４、１２２のゲートに接続される。
【０００８】
ＮＦＥＴ、ＭＮ３、１２０のドレイン１０８は、ＰＦＥＴ（Ｐ型電界効果トランジスタ）、ＭＰ１、１１２のドレイン、ＮＦＥＴ、ＭＮ１、１１６のドレイン、ＰＦＥＴ、ＭＰ２、１１４のゲート及びＮＦＥＴ、ＭＮ２、１１８のゲートに接続される。
【０００９】
ＮＦＥＴ、ＭＮ４、１２２のドレイン１１０は、ＰＦＥＴ（Ｐ型電界効果トランジスタ）、ＭＰ２、１１４のドレイン、ＮＦＥＴ、ＭＮ２、１１８のドレイン、ＰＦＥＴ、ＭＰ１、１１２のゲート及びＮＦＥＴ、ＭＮ１、１１６のゲートに接続される。
【００１０】
図１に示されるＳＲＡＭセルの一実施形態から、以下のようにしてデータを読出すことができる。最初に、ワード線ＷＬ１、１０４がハイの論理値に充電され、ＮＦＥＴ、ＭＮ３、１２０のゲート及びＮＦＥＴ、ＭＮ４、１２２のゲートが充電される。一般に、ノード１０８上の論理値はビット線１、ＢＬ１、１００に伝達され、ノード１１０上の論理値はビット線２、ＢＬ２、１０２に伝達される。しかしながら、ＷＬ１、１０４がハイであるとき、電荷共有に起因して、ビット線ＢＬ１、１００上の電荷が、ＳＲＡＭセル１２４のノード１０８上の値を反対の値に「反転させる」可能性がある。また、ＷＬ１、１０４がハイであるとき、電荷共有に起因して、ビット線ＢＬ２、１０２上の電荷が、ＳＲＡＭセル１２４のノード１１０上の値を反対の値に「反転させる」可能性がある。
【００１１】
ＮＦＥＴ、ＭＮ１、１１６、ＮＦＥＴ、ＭＮ２、１１８、ＮＦＥＴ、ＭＮ３、１２０、ＮＦＥＴ、ＭＮ４、１２２、ＰＦＥＴ  ＭＰ１、１１２及びＰＦＥＴ、ＭＰ２、１１４のサイズは、他にも理由はあるが、ＮＦＥＴ、ＭＮ３、１２０及びＭＮ４、１２２のドレインを現在の状態に保持し、データが読出される際にＳＲＡＭセル１２４が反転するのを防ぐのに十分な駆動強度を与えるように選択される。さらに、これら６つのＦＥＴのサイズは、同時にＳＲＡＭセル１２４の読出しアクセス時間を最適化するように選択される。
【００１２】
最初にＷＬ１、１０４をハイの論理値に駆動することにより、図１に示されるＳＲＡＭセルの一実施形態にデータを書込むことができる。ＷＬ１、１０４をハイの論理値に駆動した後に、ＢＬ１、１００をハイ又はローのいずれかの論理値に駆動し、同時に、ＢＬ２、１０２をＢＬ１、１００の値の反対の値に駆動する。一般に、これにより、ＳＲＡＭセル１２４は、ＢＬ１、１００及びＢＬ２、１０２によって強いられる論理値に反転する。ＳＲＡＭセル１２４が書込まれた後、ＷＬ１、１０４がローの論理値に放電される。
【００１３】
この例においてＳＲＡＭセル１２４に使用される電源電圧ＶＤＤは、ＳＲＡＭ上の全ての周辺回路に使用されるのと同じ電源電圧ＶＤＤである。
【００１４】
図２は、周辺回路において用いられる電源電圧ＶＤＤよりも高い電源電圧ＶＣＡＣＨＥを用いるＳＲＡＭセル２２４の回路図である。ビット線ＢＬ１、２００がＮＦＥＴ（Ｎ型電界効果トランジスタ）、ＭＮ３、２２０のソースに接続される。ビット線ＢＬ２、２０２がＮＦＥＴ、ＭＮ４、２２２のソースに接続される。ワード線ＷＬ１、２０４がＮＦＥＴ、ＭＮ３、２２０のゲート及びＮＦＥＴ、ＭＮ４、２２２のゲートに接続される。
【００１５】
ＮＦＥＴ、ＭＮ３、２２０のドレイン２０８は、ＰＦＥＴ（Ｐ型電界効果トランジスタ）、ＭＰ１、２１２のドレイン、ＮＦＥＴ、ＭＮ１、２１６のドレイン、ＰＦＥＴ、ＭＰ２、２１４のゲート及びＮＦＥＴ、ＭＮ２、２１８のゲートに接続される。
【００１６】
ＮＦＥＴ、ＭＮ４、２２２のドレイン２１０は、ＰＦＥＴ（Ｐ型電界効果トランジスタ）、ＭＰ２、２１４のドレイン、ＮＦＥＴ、ＭＮ２、２１８のドレイン、ＰＦＥＴ、ＭＰ１、２１２のゲート及びＮＦＥＴ、ＭＮ１、２１６のゲートに接続される。
【００１７】
図２に示されるＳＲＡＭセルの一実施形態から、以下のようにしてデータを読出すことができる。最初に、ワード線ＷＬ１、２０４がハイの論理値に充電され、ＮＦＥＴ、ＭＮ３、２２０のゲート及びＮＦＥＴ、ＭＮ４、２２２のゲートが充電される。一般に、ノード２０８上の論理値はビット線１、ＢＬ１、２００に伝達され、ノード２１０上の論理値はビット線２、ＢＬ２、２０２に伝達される。しかしながら、ＷＬ１、２０４がハイであるとき、電荷共有に起因して、ビット線ＢＬ１、２００上の電荷が、ＳＲＡＭセル２２４のノード２０８上の値を反対の値に「反転させる」可能性がある。また、ＷＬ１、２０４がハイであるとき、電荷共有に起因して、ビット線ＢＬ２、２０２上の電荷が、ＳＲＡＭセル２２４のノード２１０上の値を反対の値に「反転させる」可能性がある。
【００１８】
ＮＦＥＴ、ＭＮ１、２１６、ＮＦＥＴ、ＭＮ２、２１８、ＮＦＥＴ、ＭＮ３、２２０、ＮＦＥＴ、ＭＮ４、２２２、ＰＦＥＴ  ＭＰ１、２１２及びＰＦＥＴ、ＭＰ２、２１４のサイズは、他にも理由はあるが、ＮＦＥＴ、ＭＮ３、２２０及びＭＮ４、２２２のドレインを現在の状態に保持し、データが読出される際にＳＲＡＭセル２２４が反転するのを防ぐのに十分な駆動強度を与えるように選択される。さらに、これら６つのＦＥＴのサイズは、同時にＳＲＡＭセル２２４の読出しアクセス時間を最適化するように選択される。
【００１９】
最初にＷＬ１、２０４をハイの値に駆動することにより、図２に示されるＳＲＡＭセルの一実施形態にデータを書込むことができる。ＷＬ１、２０４をハイの論理値に駆動した後に、ＢＬ１、２００をハイ又はローのいずれかの論理値に駆動し、同時に、ＢＬ２、２０２をＢＬ１、２００の値の反対の値に駆動する。一般に、これにより、ＳＲＡＭセル２２４は、ＢＬ１、２００及びＢＬ２、２０２によって強いられる論理値に反転する。ＳＲＡＭセル２２４が書込まれた後に、ＷＬ１、２０４がローの論理値に放電される。
【００２０】
この例では、ＳＲＡＭセル２２４に使用される電源電圧ＶＣＡＣＨＥは、ＳＲＡＭ上の全ての周辺回路に使用される電源電圧ＶＤＤよりも高い。ワード線ＷＬ１、２０４に供給される電圧は、ＳＲＡＭセル２２４が確実に読出し及び書込みされることができるほど十分に高くなければならない。ビット線ＢＬ１、２００及びＢＬ２、２０２に供給される電圧は、読出される際にＳＲＡＭセル２２４が確実に安定したままになることができ、かつ回路によって要求される速度で確実に読出し及び書込みされることができるほど十分に高くなければならない。
【００２１】
この例では、周辺回路は、ＳＲＡＭセルのための電源電圧ＶＣＡＣＨＥよりも低い電源電圧ＶＤＤを有するので、電力を節約することができる。同時に、電源電圧ＶＣＡＣＨＥは周辺回路の電源電圧ＶＤＤよりも高い電圧を有するので、ＳＲＡＭセル２２４の安定性及び性能が改善される。
【００２２】
図３は、ＳＲＡＭアレイ３０６において、周辺回路３０２及び３０４に使用される電源ＶＤＤよりも高い電源電圧ＶＣＡＣＨＥを用いるＳＲＡＭの回路図である。回路３０２は、ワード線選択と、ＶＤＤに接続されるワード線ドライバとを含む。この例では、ワード線ドライバは、ワード線ＷＬ１〜ＷＬ１２８を駆動する。ワード線ＷＬ１〜ＷＬ１２８上の電圧は、ＳＲＡＭセル２２４に対して書込み及び読出しを行えるほど十分に高くなければならない。
【００２３】
列選択、ビット線プリチャージャ、センス増幅器、及び書込み回路を含む他の回路３０４はＶＤＤに接続される。ビット線プリチャージャは、ビット線対ＢＬ１−ＢＬ１Ｎ〜ＢＬ１２８−ＢＬ１２８Ｎを充電する。ビット線対ＢＬ１−ＢＬ１Ｎ〜ＢＬ１２８−ＢＬ１２８Ｎは、読出される際にＳＲＡＭセル２２４が安定することができるほど十分に高い電圧まで充電されなければならない。
【００２４】
本発明の上記の説明は、例示と説明のために提供された。この説明は、網羅的にすることや、本発明を開示されたそのものずばりの形態に限定することを意図するわけではなく、上記の教示に鑑みて他の修正及び変形が可能である。その実施形態は、本発明の原理及びその実用的な応用形態を最もわかりやすく説明し、それにより、当業者が、企図された特定の用途に適合するような種々の実施形態及び種々の修正形態において本発明を最適に利用することを可能にするために選択されて説明された。添付の特許請求の範囲は、従来技術により制限される範囲を除いて、本発明の他の代替の実施形態を含むように解釈されることが意図されている。
【図面の簡単な説明】
【００２５】
【図１】従来技術のＳＲＡＭセルの回路図である。
【図２】本発明の一実施形態による、周辺回路において用いられる電圧よりも高い電源電圧を用いるＳＲＡＭセルの回路図である。
【図３】本発明の一実施形態による、周辺回路において用いられる電圧よりも高い電源電圧を用いるＳＲＡＭの回路図である。
【符号の説明】
【００２６】
224  ＳＲＡＭセル
302、304  周辺回路
306  ＳＲＡＭアレイ
【図１】
2006179168.tif 000003
【図２】
2006179168.tif 000004
【図３】
2006179168.tif 000005