(57)【要約】【課題】      複数の割り込み信号が正常に発生したか否かを判定してＣＰＵ割り込みをかけるマイクロコンピュータを提供する【解決手段】  中央処理ユニットと，複数の機能マクロと，中央処理ユニット及び複数の機能マクロとを接続する内部バスとを有するマイクロコンピュータにおいて，複数の機能マクロそれぞれから第１の割り込み信号（IRa,IRb,IRc）を受信し，当該複数の第１の割り込み信号が所定の順序で発生した時に中央処理ユニットに第２の割り込み信号(IRx)を出力する割り込みコントローラを有する。割り込みコントローラが，複数の機能マクロからの割り込み信号が正常な順序で受信した時に中央処理ユニットに対して割り込み信号を出力するので，何らかのエラー要因により正常でない順序で第１の割り込み信号を受信したときは，その状態を検出し正常処理とは異なる処理を行うことができる。【選択図】    図２
2006252217.tif 000002
【特許請求の範囲】
【請求項１】
中央処理ユニットと，複数の機能マクロと，前記中央処理ユニット及び複数の機能マクロとを接続する内部バスとを有するマイクロコンピュータにおいて，
前記複数の機能マクロそれぞれから第１の割り込み信号を受信し，当該複数の第１の割り込み信号が所定の順序で発生した時に前記中央処理ユニットに第２の割り込み信号を出力する割り込みコントローラを有することを特徴とするマイクロコンピュータ。
【請求項２】
請求項１において，
前記割り込みコントローラは，前記複数の第１の割り込み信号が前記所定の順序に発生した時に，正常割り込み要因を割り込み要因レジスタに格納して前記中央処理ユニットに前記第２の割り込み信号を出力し，前記複数の第１の割り込み信号が所定の順序で発生しない時に，異常割り込み要因を前記割り込み要因レジスタに格納して前記中央処理ユニットに前記第２の割り込み信号を出力することを特徴とするマイクロコンピュータ。
【請求項３】
請求項２において，
前記中央処理ユニットは，前記第２の割り込み信号に応答して，前記割り込み要因レジスタの情報を読み出し，当該情報が正常割り込み要因の時は対応する割り込み処理を行い，異常割り込み要因の時は対応する機能マクロをリセットすることを特徴とするマイクロコンピュータ。
【請求項４】
請求項１において，
前記割り込みコントローラは，前記第１の割り込み信号の所定の順序が設定される割り込み順序設定レジスタを有し，当該順序設定レジスタの所定の順序が任意に設定可能であることを特徴とするマイクロコンピュータ。
【請求項５】
請求項１において，
前記割り込みコントローラは，前記第１の割り込み信号の受信に応答して，前記機能マクロのいずれかを起動することを特徴とするマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，割り込みコントローラを内蔵するマイクロコンピュータに関し，特に，機能マクロの割り込み順序を管理する割り込みコントローラを内蔵するマイクロコンピュータに関する。
【背景技術】
【０００２】
マイクロコンピュータは，種々の機能を有するマクロからなる周辺リソースを内蔵し，これらの周辺リソースの動作を管理し制御する。その基本的な構成は，ＣＰＵが周辺リソースである機能マクロに対して動作起動の制御を行い，機能マクロがその処理を完了した時点でＣＰＵに割り込み信号を通知し，その割り込み信号に応答してＣＰＵが必要な割り込み処理を実行する。
【０００３】
ＣＰＵへの割り込み信号が高い頻度で発生すると，ＣＰＵは割り込み発生の都度，実行中の処理状態を退避させるなどの割り込み処理を行わなければならず，割り込みの発生に伴うオーバーヘッドが増大して好ましくない。そこで，複数の機能マクロからの割り込み通知を監視し，割り込み通知を受信した時に最低限必要な処理を実行し，複数の割り込み通知を確認した段階でＣＰＵに割り込み信号を通知する割り込みコントローラを設けることが提案されている。例えば，特許文献１に記載されるとおりである。
【０００４】
図１は，特許文献１に記載された従来のマイクロコンピュータの概略構成図である。この例では，マイクロコンピュータＭＣＯＮは，外部デバイス１０から何らかの信号Ｓ１０を供給され，その信号Ｓ１０をシリアルに処理する機能マクロＡ，Ｂ，Ｃと，処理済みのデータＳｃを外部メモリ１４に出力するメモリコントローラ１３とを有する。これらの機能マクロＡ，Ｂ，Ｃとメモリコントローラ１３とは，ＣＰＵ１２に内部バスＢＵＳを介して接続されている。そして，機能マクロＡが信号Ｓ１０を処理し，その処理済みの信号Ｓａを機能マクロＢが処理し，その処理済み信号Ｓｂを機能マクロＣが処理し，処理された信号Ｓｃが外部メモリ１４に格納される。
【０００５】
さらに，マイクロコンピュータＭＣＯＮは，ＣＰＵ１２への割り込み頻度を低減するために，機能マクロからの割り込み信号ＩＲａ，ＩＲｂ，ＩＲｃを受信し，全ての割り込み信号を受信した時にＣＰＵ１２に割り込み信号ＩＲｘを出力する割り込みコントローラ１１を有する。割り込みコントローラ１１は，各機能マクロからの割り込み信号がそろった段階でＣＰＵに割り込み信号を出力して，各機能マクロからの割り込み信号によりＣＰＵ１２がその都度ディスターブされるのを防止している。
【特許文献１】特開２０００−２３６６８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の割り込みコントローラは，複数の割り込み信号の発生を確認してからＣＰＵに割り込み信号を出力するので，ＣＰＵの割り込み発生に伴うオーバーヘッドを低減している。しかしながら，３つの割り込み信号ＩＲａ，ＩＲｂ，ＩＲｃを全て受信すれば，割り込みコントローラ１１はＣＰＵ１２に割り込み信号ＩＲｘを出力しているので，何らかの要因で正常でない順序で割り込み信号ＩＲａ，ＩＲｂ，ＩＲｃを受信した場合でも，割り込みコントローラ１１はＣＰＵ１２に割り込み信号ＩＲｘを出力してしまう。
【０００７】
正常でない順序で割り込み信号が発生する原因には，様々な要因が考えられるが，その一つは，機能マクロのハードウエア上のバグが存在する場合や，ＣＰＵが実行するプログラムにバグが存在する場合などが考えられる。また，ノイズの発生により割り込み信号が正常でない順序に発生したように見なされる場合もある。このように何らかの要因で割り込みの順序が以上になった場合に，ＣＰＵに対して異常割り込みをかけることができるようにすることが望まれる。
【０００８】
そこで，本発明の目的は，複数の割り込み信号が正常に発生したか否かを判定してＣＰＵ割り込みをかけるマイクロコンピュータを提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために，本発明の第１の側面によれば，中央処理ユニットと，複数の機能マクロと，前記中央処理ユニット及び複数の機能マクロとを接続する内部バスとを有するマイクロコンピュータにおいて，前記複数の機能マクロそれぞれから第１の割り込み信号を受信し，当該複数の第１の割り込み信号が所定の順序で発生した時に前記中央処理ユニットに第２の割り込み信号を出力する割り込みコントローラを有することを特徴とする。
【００１０】
上記の第１の側面によれば，割り込みコントローラが，複数の機能マクロからの割り込み信号が正常な順序で受信した時に中央処理ユニットに対して割り込み信号を出力するので，何らかのエラー要因により正常でない順序で第１の割り込み信号を受信したときは，その状態を検出し正常処理とは異なる処理を行うことができる。
【００１１】
上記第１の側面において，好ましい実施例では，前記割り込みコントローラは，前記複数の第１の割り込み信号が前記所定の順序に発生した時に，正常割り込み要因を割り込み要因レジスタに格納して前記中央処理ユニットに前記第２の割り込み信号を出力し，前記複数の第１の割り込み信号が所定の順序で発生しない時に，異常割り込み要因を前記割り込み要因レジスタに格納して前記中央処理ユニットに前記第２の割り込み信号を出力する。
【００１２】
この実施例によれば，割り込みコントローラが割り込み要因レジスタを内蔵し，そのレジスタに，正常割り込み要因情報，異常割り込み要因情報を格納して中央処理ユニットに第２の割り込み信号を出力する。したがって，中央処理ユニットは，第２の割り込み信号を受信した時に，その割り込み要因レジスタをチェックすることで，正常割り込みと異常割り込みとを区別することができ，それに対応する処理を実行することができる。
【００１３】
上記の第１の側面において，好ましい実施例では，前記割り込みコントローラは，前記第１の割り込み信号の所定の順序が設定される割り込み順序設定レジスタを有し，当該順序設定レジスタの所定の順序が任意に設定可能である。
【００１４】
上記の第１の側面において，好ましい実施例では，前記割り込みコントローラは，前記第１の割り込み信号の受信に応答して，前記機能マクロのいずれかを起動することを特徴とする。割り込みコントローラは，中央処理ユニットに代わって，各機能マクロに対する起動処理を実行することで，中央処理ユニットへの割り込み発生に伴う処理を代行する。
【発明の効果】
【００１５】
本発明によれば，中央処理ユニットへの割り込みの発生頻度を下げると共に，機能ユニットの割り込み発生順序が正常の場合のみ正常割り込みを発行し，割り込み発生順序が異常な場合は異常割り込みを発行するので，機能ユニットの動作エラーを区別することができる。
【発明を実施するための最良の形態】
【００１６】
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００１７】
図２は，本実施の形態におけるマイクロコンピュータの構成図である。本実施の形態は，デジタルスチルカメラの画像処理を行うマイクロコンピュータの例である。外部デバイスとしてカメラモジュール１０が設けられている。機能マクロＡ，Ｂ，Ｃは，カメラインターフェースを構成し，機能マクロＡは，カメラモジュールのクロックサイクルで供給される画像データＶＤをマイクロコンピュータＭＣＯＮ内のクロックサイクルに変換するクロック乗り換え処理を行う。機能マクロＢは，カメラモジュール１０で撮像した画像サイズを図示しないモニタ表示装置の表示サイズに変換する画像縮小処理を行う。この画像縮小処理により，画素数が縮小される。そして，機能マクロＣは，ＹＵＶ４２２の色データをＹＵＶ４２０の色データに変換し，または線順次のＹＵＶデータを輝度成分Ｙと色差成分ＵＶの色プレーンの順（面順次）に変換するフォーマット変換処理を行う。
【００１８】
３つの機能マクロで処理済みの画像データＳｃは，外部メモリ１４にメモリコントローラ１３を介して格納される。
【００１９】
カメラモジュール１０からの画像データＶＤの処理について以下説明する。カメラモジュール１０は，同期信号Ｓｙｎｃ（例えば垂直，水平同期信号）と共に画像データＶＤを機能マクロＡに出力する。機能マクロＡ，Ｂ，Ｃは，あらかじめＣＰＵ１２からの起動信号（図示せず）により起動済みである。そして，機能マクロＡは，画像データＶＤを一旦バッファ内に格納し，マイクロコンピュータＭＣＯＮの内部クロックに同期してそのバッファから読み出し，画像データＳａとして機能マクロＢに出力する。これによりクロック乗り換え処理が行われる。さらに，機能マクロＡは，同期信号Ｓｙｎｃを所定時間遅延させた同期信号ＳｙｎｃＡを画像データＳａと共に機能マクロＢに出力する。機能マクロＡは，１フレーム分の画像データのクロック乗り換え処理が完了すると，割り込み信号ＩＲａを出力する。
【００２０】
図２には，機能マクロＡの内部構成の一部が示されている。機能マクロＡは，前述のクロック乗り換え処理を行う処理部１７と，処理部からの割り込み要因情報が書き込まれる割り込みレジスタＩＲＲｅｇと，割り込みレジスタのフラグＲ１〜Ｒ４のいずれかに「１」が書き込まれると割り込み信号ＩＲａを出力するＯＲゲート１６とを有する。処理部１７は，１フレーム分の画像データの処理が完了すると，割り込みレジスタＩＲＲｅｇの対応する領域にフラグ「１」を書き込む。その割り込みレジスタＩＲＲｅｇへのフラグ「１」の書き込みにより，ＯＲゲート１６が機能マクロＡの割り込み信号ＩＲａを出力する。また，機能マクロＡは，何らかの異常が発生するとそれを異常割り込みフラグとして割り込みレジスタＩＲＲｅｇに格納する。それに応答して，割り込み信号ＩＲａが出力される。
【００２１】
機能マクロＢ，Ｃも同様の内部構成を有する。このように，機能マクロＡ，Ｂ，Ｃは，内部処理に応じて割り込みのイベントが発生すると，そのイベントに対応する割り込みレジスタ領域にフラグ「１」を書き込む。それにより自動的に割り込み信号ＩＲａが出力される。また，何らかの異常発生時も異常割り込みフラグが割り込みレジスタに書き込まれ，割り込み信号が出力されてもよい。
【００２２】
機能マクロＡが１フレーム分の画像データの処理が完了すると，割り込み信号ＩＲａを出力する。割り込みコントローラ１１は，この割り込み信号ＩＲａを受信する。割り込みコントローラ１１は，機能マクロＡ内の割り込みレジスタＩＲＲｅｇをチェックして，正常割り込みか異常割り込みかを識別することができる。
【００２３】
機能マクロＢは，機能マクロＡからの処理済みの信号Ｓａを同期信号ＳｙｎｃＡと共に入力し，前述の画像縮小処理を行う。１フレーム分の画像縮小処理が完了すると，機能マクロＡと同様に，機能マクロＢ内の割り込みレジスタに正常終了フラグ「１」が書き込まれ，割り込み信号ＩＲｂを出力する。割り込みコントローラ１１は，割り込み信号ＩＲｂに応答して，機能マクロＢ内の割り込みレジスタをチェックし，正常割り込みか異常割り込みかを確認する。
【００２４】
最後に，機能マクロＣは，機能マクロＢから処理済みの信号Ｓｂを同期信号ＳｙｎｃＢと共に入力し，前述のフォーマット変換処理を行う。そして，１フレーム分のフォーマット変換処理が完了すると，処理済み画像データＳｃをメモリコントローラ１３を介して外部メモリ１４に格納する。外部メモリ１４への転送が完了すると，機能マクロＣは他のマクロと同様に割り込み信号ＩＲｃを出力する。
【００２５】
図３は，本実施の形態における割り込みコントローラの構成図である。本実施の形態の割り込みコントローラ１１は，割り込み信号ＩＲａ，ＩＲｂ，ＩＲｃを受信して，割り込み信号ＩＲｘをＣＰＵ１２に出力する割り込み判定部１１２と，割り込み順序設定レジスタ１１０と，割り込み要因レジスタ１１４とを有する。割り込み判定部１１２は，一種のステートマシンであり，機能マクロＡ，Ｂ，Ｃからの割り込み信号ＩＲａ，ＩＲｂ，ＩＲｃにより，状態が遷移する。割り込み順序設定レジスタ１１０は，正常動作時の割り込み信号の順序を設定するレジスタであり，例えばＣＰＵ１２を介して外部から設定することができる。
【００２６】
割り込み判定部１１２は，この割り込み順序設定レジスタ１１０に設定された順序で割り込み信号ＩＲａ，ＩＲｂ，ＩＲｃを受信した場合は，ＣＰＵ１２に正常割り込みを発行するが，その順序以外の順序で受信した場合は，異常割り込みを発行する。割り込み要因レジスタ１１４は，割り込み信号ＩＲｘが出力されるときに，その割り込み要因に応じてフラグが格納されるレジスタである。例えば，割り込み信号が設定された正常な割り込み順序で受信された場合は，割り込み要因は正常終了である。一方，割り込み順序とは異なる順序で割り込み信号が受信された場合は，割り込み要因は異常発生である。割り込み判定部１１２は，割り込み要因レジスタ１１４に正常か異常かの割り込み要因フラグを書き込むと共に，ＣＰＵ１２に対して割り込み要求信号ＩＲｘを出力する。これに応答して，ＣＰＵ１２は，割り込み要因レジスタ１１４を信号２０を介して読み出し，割り込み要求信号ＩＲｘが正常割り込みか異常割り込みかを判別する。特に，異常割り込み要因の場合は，どの機能マクロが異常かについての情報も割り込み要因レジスタ１１４に書き込まれる。よって，ＣＰＵ１２はどの機能マクロに異常が発生したかを識別することができる。
【００２７】
図４は，割り込み判定部の状態遷移図である。状態Ｃ１〜Ｃ６がそれぞれの発生イベントに応じて図示する状態に移転する。開始状態Ｃ１は，無条件に機能マクロＡからの割り込み待ち状態Ｃ２に遷移する。通常の動作では，機能マクロＡ，Ｂ，Ｃの順序で処理がなされるので，状態Ｃ２で機能マクロＡからの割り込み信号ＩＲａを受信すると，機能マクロＢからの割り込み待ち状態Ｃ３に遷移する。その状態Ｃ３で，機能マクロＢからの割り込み信号ＩＲｂを受信すると，機能マクロＣからの割り込み待ち状態Ｃ４に遷移し，更にその状態Ｃ４で機能マクロＣからの割り込み信号ＩＲｃを受信すると，ＣＰＵに正常割り込みを発行する状態Ｃ５に遷移する。割り込み判定部１１２は，割り込み要因レジスタに正常割り込みフラグを格納し，割り込み信号ＩＲｘを出力すると，状態Ｃ２に遷移する。ＣＰＵ１２は，信号２０を介して割り込み要因レジスタ１１４をチェックすることで正常割り込みであることを識別する。
【００２８】
上記の通常処理の順序とは異なる順序で割り込み信号を受信すると，割り込み判定部１１２は，異常割り込みをＣＰＵ１２に対して発行する。すなわち，状態Ｃ２で機能マクロＢまたはＣから割り込み信号ＩＲｂ，ＩＲｃを受信すると異常割り込み発行状態Ｃ６に遷移する。同様に状態Ｃ３で割り込み信号ＩＲｃ，ＩＲａを受信した場合，状態Ｃ４で割り込み信号ＩＲａ，ＯＲｂを受信した場合，いずれも異常割り込み発行状態Ｃ６に遷移する。異常割り込み発行状態では，割り込み判定部１１２は，割り込み要因レジスタ１１４に異常割り込み要因のフラグを書き込み，割り込み要求信号ＩＲｘをＣＰＵ１２に発行する。割り込み要因レジスタ１１４には，例えば，機能マクロ毎に異常フラグ領域を有し，異常な順序で割り込み信号を発生した機能マクロに対応する領域に異常フラグが格納される。ＣＰＵ１２は，割り込み要求信号ＩＲｘに応答して割り込み要因レジスタ１１４をチェックすることで，異常割り込みであることを認識する。また，どの領域の異常フラグかによって，どの機能マクロが異常状態になったかを識別する。
【００２９】
ＣＰＵ１２は，正常割り込みを認識すると，内部バスＢＵＳを介して機能マクロＡ，Ｂ，Ｃ内の割り込みレジスタＩＲＲｅｇをクリアする。それにより，各機能マクロＡ，Ｂ，Ｃの割り込み状態が解除される。また，機能マクロＡ，Ｂ，Ｃからなるカメラインターフェースがカメラモジュールからの１フレーム分の画像データＶＤを外部メモリ１４に格納した状態であるので，ＣＰＵ１２は，その後外部メモリ１４内の画像データに対して所定の画像処理を行う。例えば，画像処理には，ＪＰＥＧ符号化，ＭＰＥＧ符号化，モニタ表示装置への表示処理などが含まれる。
【００３０】
ＣＰＵ１２は，異常割り込みを認識すると，異常発生した機能マクロをリセットし初期状態に戻す。また，異常発生要因に応じた処理を実行する。例えば，各機能マクロの割り込みレジスタをクリアすると共に，割り込みコントローラ１１の割り込み要因レジスタ１１４をクリアする。
【００３１】
上記のように，割り込みコントローラ１１を設けたことで，各機能マクロＡ，Ｂ，Ｃからの割り込み信号ＩＲａ，ＩＲｂ，ＩＲｃによりその都度ＣＰＵ１２がディスターブされることはなく，割り込み信号の受信に伴ってＣＰＵによる実行中のジョブ退避などの割り込み処理を減らすことができる。また，割り込みコントローラ１１は，機能マクロからの割り込み信号が正常な順序で受信したか否かをチェックするので，正常な順序で受信した場合は正常割り込みを発行することができ，正常でない順序で受信した場合は異常割り込みを発行することができる。よって，ハードウエアのバグやソフトウエアのバグにより割り込み信号の順序が正常と異なる場合には，割り込みコントローラ１１がそれを検出し，ＣＰＵ１２に異常割り込みを発行することができる。
【００３２】
図５は，第２の実施の形態におけるマイクロコンピュータの構成図である。このマイクロコンピュータＭＣＯＮは，前述の実施の形態と同様にデジタルスチルカメラの制御コンピュータであり，周辺リソースとして３つの機能マクロＡ，Ｂ，Ｃを有する。また，マイクロコンピュータＭＣＯＮは，外部デバイスであるカメラモジュール１０と，外部メモリ１４とに接続されている。この実施の形態では，機能マクロＡは，図２の機能マクロＡ，Ｂ，Ｃからなるカメラインターフェースに対応し，カメラモジュール１０からの画像データＶＤをモニタ表示装置１５のサイズとフォーマットに対応した画像データに変換して外部メモリ１４に転送する処理を行う。機能マクロＢは，外部メモリ１４内の画像データを読み出し，その画像を９０度回転処理して，再度外部メモリ１４に格納する。機能マクロＣは，外部メモリ１４に格納された画像データを読み出し，液晶表示装置からなるモニタ表示装置１５に出力して表示させる。つまり，このマイクロコンピュータＭＣＯＮは，カメラモジュール１０で撮像された画像データを，フレーム毎に画像処理してモニタ表示装置１５に表示し続ける。そして，カメラモジュール１０でシャッターが押されるなどのイベントが起きると，その時のフレーム画像が，撮影データとして外部メモリ１４に記録される。
【００３３】
この実施の形態においても，各機能マクロＡ，Ｂ，Ｃは，図２に示したように割り込みレジスタＩＲＲｅｇとＯＲ回路１６を有し，機能マクロ内で割り込みレジスタに割り込みフラグ「１」が書き込まれると，割り込み信号ＩＲａ，ＩＲｂ，ＩＲｃが出力される。また，割り込みコントローラ１１は，各機能マクロからの割り込み信号の正常な順序での受信と異常な順序での受信とを監視し，正常割り込みまたは異常割り込みをＣＰＵ１２に発行する。そして，本実施の形態では，割り込みコントローラ１１は，各機能マクロに対して正常な順序で割り込み信号を受信した場合に，次の処理を行う機能マクロを起動する起動信号ＩＮｂ，ＩＮｃを出力する。つまり，割り込み信号ＩＲａを受信すると，割り込みコントローラ１１は起動信号ＩＮｂを機能マクロＢに出力して起動させる。同様に，割り込み信号ＩＲｂを受信すると，起動信号ＩＮｃを機能マクロＣに出力して起動させる。また，割り込み信号ＩＲｃを受信すると，割り込みコントローラ１１は，ＣＰＵ１２に正常割り込みを発行する。ＣＰＵ１２はそれに応答して，機能マクロＡに対して起動信号ＩＮａを出力する。さらに，割り込みコントローラ１１は，異常な順序で割り込み信号を受信した時は，上記起動信号を出力することなく，ＣＰＵ１２に異常割り込みを発行する。
【００３４】
図６は，第２の実施の形態における割り込みコントローラの構成図である。図３と同様に，この割り込みコントローラ１１も，割り込み信号ＩＲａ，ＩＲｂ，ＩＲｃを受信して，割り込み信号ＩＲｘをＣＰＵ１２に出力する割り込み判定部１１２と，割り込み順序設定レジスタ１１０と，割り込み要因レジスタ１１４とを有する。割り込み判定部１１２は，一種のステートマシンであり，機能マクロＡ，Ｂ，Ｃからの割り込み信号ＩＲａ，ＩＲｂ，ＩＲｃにより内部状態が遷移する。また，割り込み順序設定レジスタ１１０は，正常動作時の割り込み信号の順序を設定するレジスタであり，例えばＣＰＵ１２を介して外部から設定することができる。さらに，割り込みコントローラ１１はマクロ起動制御部１１６を有し，マクロ起動制御部１１６は，割り込み信号ＩＲａ，ＩＲｂに応答して対応する起動信号ＩＮｂ，ＩＮｃを出力する。
【００３５】
図３と同様に，割り込み判定部１１２は，この割り込み順序設定レジスタ１１０に設定された順序で割り込み信号ＩＲａ，ＩＲｂ，ＩＲｃを受信した場合は，正常割り込みを発行するが，その順序以外の順序で受信した場合は，異常割り込みを発行する。割り込み要因レジスタ１１４は，割り込み信号ＩＲｘが出力されるときに，その割り込み要因に応じてフラグが格納されるレジスタであり，割り込み判定部１１２は，この割り込み要因レジスタ１１４に正常または異常の要因フラグを書き込むと共に，ＣＰＵ１２に対して割り込み要求信号ＩＲｘを出力する。これに応答して，ＣＰＵ１２は，割り込み要因レジスタ１１４を信号線２０を介して読み出し，割り込み要求信号ＩＲｘが正常割り込みか異常割り込みかを判別する。
【００３６】
図７は，割り込み判定部の状態遷移図である。まず，スタート状態Ｃ１０から機能マクロＡからの割り込み待ち状態Ｃ１１に遷移する。正常処理では，状態Ｃ１１から状態Ｃ１２，Ｃ１３，Ｃ１４，Ｃ１５，Ｃ１６と遷移する。異常処理では，割り込み待ち状態Ｃ１１，Ｃ１３，Ｃ１５から予定していない割り込み信号を受信して，状態Ｃ１７に遷移する。以下，順に説明する。
【００３７】
まず，機能マクロ割り込み待ち状態Ｃ１１で，ＣＰＵ１２により起動された機能マクロＡが，カメラモジュール１０からの１フレーム分の画像データを外部メモリ１４に転送完了すると，割り込み信号ＩＲａを出力する。割り込み判定部１１２は，割り込み信号ＩＲａの受信に応答して状態Ｃ１１から機能マクロＢを起動する状態Ｃ１２に遷移する。この状態で，割り込み判定部１１２は，マクロ起動制御部１１６に起動信号ＩＮｂを出力させる。そして，機能マクロＢからの割り込み待ち状態Ｃ１３に遷移する。
【００３８】
次に，機能マクロＢが起動して画像回転処理を完了して外部メモリ１４に格納すると，割り込み信号ＩＲｂが出力される。割り込み判定部１１２は，この割り込み信号ＩＲｂに応答して機能マクロＣを起動する状態Ｃ１４に遷移する。そして，マクロ起動制御部１１６に起動信号ＩＮｃを出力させ，状態Ｃ１５に遷移する。状態Ｃ１５で，機能マクロＣが起動して１フレームの画像データを外部メモリ１４から読み出してモニタ表示装置に表示するＬＣＤ制御を完了すると，割り込み信号ＩＲｃが出力され，割り込み判定部１１２は，正常割り込みを発行する状態Ｃ１６に遷移する。状態Ｃ１６で，割り込み判定部１１２は，正常割り込みフラグを割り込み要因レジスタ１１４に書き込み，割り込み要求信号ＩＲｘをＣＰＵ１２に出力し，状態Ｃ１１に遷移する。ＣＰＵ１２は，この割り込み要求信号ＩＲｘに応答して割り込み要因レジスタ１１４をチェックし，正常割り込みであることを認識すると，内部バスＢＵＳを経由して全機能マクロＡ，Ｂ，Ｃ内の割り込みレジスタをクリアし，機能マクロＡに起動信号ＩＮａを出力する。また，ＣＰＵ１２は，割り込みコントローラ１１の割り込み要因レジスタ１１４を信号２０を経由してクリアにする。
【００３９】
割り込み判定部１１２は，状態Ｃ１１，Ｃ１３，Ｃ１５にて，正常な順序と異なる割り込み信号を受信すると，それぞれ異常割り込み発行状態Ｃ１７に遷移する。そして，割り込み判定部１１２は，割り込み要因レジスタ１１４に異常フラグを格納すると共に，割り込み要求信号ＩＲｘをＣＰＵ１２に出力する。ＣＰＵ１２は，この割り込み要求信号ＩＲｘに応答して割り込み要因レジスタ１１４の異常フラグを検出して，異常割り込みを認識する。そして，異常割り込みの時は，ＣＰＵ１２は，各機能マクロの割り込みレジスタをクリアし，異常な順序で割り込み信号を出力した機能マクロをリセットする。また，割り込み要因レジスタ１１４もクリアする。
【００４０】
割り込み要因レジスタ１１４には，機能マクロに対応して異常フラグ領域を有する。そして，割り込み判定部１１２は，異常な順序で割り込み信号を受信したとき，それに対応する機能マクロの異常フラグ領域に異常フラグを書き込む。ＣＰＵ１２は，どの機能マクロに異常が発生したかをこれにより識別可能である。
【００４１】
上記第２の実施の形態では，割り込みコントローラ１１が，正常な順序で割り込み信号を受信したときに正常割り込みをＣＰＵに発行するので，ＣＰＵが高い頻度で割り込み信号を受信してディスターブされるのを低減できる。また，割り込みコントローラ１１は，異常な順序で割り込み信号を受信した場合には，異常割り込みをＣＰＵに発行することができる。さらに，割り込みコントローラ１１は，各機能マクロから正常な順序で割り込み信号を受信した時に，次に処理を行うべき機能マクロを起動する。したがって，その分ＣＰＵの負担を軽減することができる。
【００４２】
前述の２つの実施の形態において，割り込みコントローラ１１は，３つの機能マクロからの割り込み信号が正常な順序か否かを監視して，異常な順序であれば異常割り込みをＣＰＵに発行する。さらに，割り込みコントローラ１１は，各機能マクロからの割り込み信号に応答して，各機能マクロ内の割り込みレジスタをチェックし，正常割り込みか異常割り込みかを確認してもよい。その場合，異常割り込みであることが検出されると，ＣＰＵに対して異常割り込みを発行する。この場合，割り込み判定部１１２は，対応する機能マクロからの異常割り込みであることを示すフラグを割り込み要因レジスタ１１４の対応する領域に格納し，ＣＰＵ１２に割り込み要求信号ＩＲｘを出力する。ＣＰＵ１２は，その割り込み要因レジスタ１１４をチェックして，異常割り込み対象の機能マクロを認識し，その機能マクロのリセットを実行する。
【００４３】
以上の実施の形態をまとめると，次の付記のとおりである。
【００４４】
（付記１）中央処理ユニットと，複数の機能マクロと，前記中央処理ユニット及び複数の機能マクロとを接続する内部バスとを有するマイクロコンピュータにおいて，
前記複数の機能マクロそれぞれから第１の割り込み信号を受信し，当該複数の第１の割り込み信号が所定の順序で発生した時に前記中央処理ユニットに第２の割り込み信号を出力する割り込みコントローラを有することを特徴とするマイクロコンピュータ。
【００４５】
（付記２）付記１において，
前記割り込みコントローラは，前記複数の第１の割り込み信号が前記所定の順序に発生した時に，正常割り込み要因を割り込み要因レジスタに格納して前記中央処理ユニットに前記第２の割り込み信号を出力し，前記複数の第１の割り込み信号が所定の順序で発生しない時に，異常割り込み要因を前記割り込み要因レジスタに格納して前記中央処理ユニットに前記第２の割り込み信号を出力することを特徴とするマイクロコンピュータ。
【００４６】
（付記３）付記２において，
前記中央処理ユニットは，前記第２の割り込み信号に応答して，前記割り込み要因レジスタの情報を読み出し，当該情報が正常割り込み要因の時は対応する割り込み処理を行い，異常割り込み要因の時は対応する機能マクロをリセットすることを特徴とするマイクロコンピュータ。
【００４７】
（付記４）付記１において，
前記割り込みコントローラは，前記第１の割り込み信号の所定の順序が設定される割り込み順序設定レジスタを有し，当該順序設定レジスタの所定の順序が任意に設定可能であることを特徴とするマイクロコンピュータ。
【００４８】
（付記５）付記１において，
前記割り込みコントローラは，前記第１の割り込み信号の受信に応答して，前記機能マクロのいずれかを起動することを特徴とするマイクロコンピュータ。
【００４９】
（付記６）付記１において，
前記割り込みコントローラは，前記機能マクロからの割り込み信号に応答して，当該機能マクロ内の割り込みレジスタを読み出し，異常割り込み場合は，異常割り込み要因を前記割り込み要因レジスタに格納して前記中央処理ユニットに第２の割り込み信号を出力することを特徴とするマイクロコンピュータ。
【００５０】
（付記７）付記１において，
前記複数の機能マクロは，外部のカメラモジュールから供給される画像データについて内部クロックのタイミングで出力する第１の機能マクロと，前記第１の機能マクロからの画像データを縮小処理する第２の機能マクロと，前記第２の機能マクロからの画像データを表示装置のフォーマットに変換するフォーマット変換処理をする第３の機能マクロとを有し，
前記第１乃至第３の機能マクロは，それぞれ１フレーム分の画像データを処理した時に，それぞれの割り込み信号を前記割り込みコントローラに出力することを特徴とするマイクロコンピュータ。
【００５１】
（付記８）付記１において，
前記複数の機能マクロは，外部のカメラモジュールから供給される画像データを所定サイズに変換して外部メモリに格納する第１の機能マクロと，前記第１の機能マクロにより変換処理された外部メモリの画像データを画像回転処理して前記外部メモリに格納する第２の機能マクロと，前記第２の機能マクロにより画像回転処理された外部メモリの画像データを表示装置に出力する第３の機能マクロとを有し，
前記第１乃至第３の機能マクロは，それぞれ１フレーム分の画像データを処理した時に，それぞれの割り込み信号を前記割り込みコントローラに出力することを特徴とするマイクロコンピュータ。
【図面の簡単な説明】
【００５２】
【図１】従来のマイクロコンピュータの概略構成図である。
【図２】本実施の形態におけるマイクロコンピュータの構成図である。
【図３】本実施の形態における割り込みコントローラの構成図である。
【図４】割り込み判定部の状態遷移図である。
【図５】第２の実施の形態におけるマイクロコンピュータの構成図である。
【図６】第２の実施の形態における割り込みコントローラの構成図である。
【図７】割り込み判定部の状態遷移図である。
【符号の説明】
【００５３】
ＭＣＯＮ：マイクロコンピュータ        ＢＵＳ：内部バス
１１：割り込みコントローラ            １２：中央処理ユニット
１３：メモリコントローラ              １４：外部メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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