(57)【要約】【課題】複数個のメモリブロックを有する不揮発性メモリ装置をプログラムする方法が提供される。【解決手段】本発明のプログラム方法によると、マルチページプログラム動作に応答して前記メモリブロックの各々の行を選択するための第１アドレスが生成される。メモリブロックを選択するための第２アドレスが入力され、入力された第２アドレスはレジスタにラッチされる。第２アドレスの入力過程は選択されるメモリブロックの第２アドレスが全部入力されるまで繰り返される。前記ラッチされた第２アドレスのメモリブロックが選択され、その次に、前記第１アドレスに応答して前記各選択されたメモリブロックの同一の行が同時に活性化される。【選択図】図６
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【特許請求の範囲】
【請求項１】
複数のメモリブロックを有するメモリ装置をプログラムする方法において、
マルチページプログラム動作に応答して前記メモリブロックの各々の行を選択するための第１アドレスを生成する段階と、
前記メモリブロックのメモリブロックを選択するための第２アドレスを入力受けてラッチし、選択されたすべてのアドレスが入力されてラッチされるまで繰り返す段階と、
前記ラッチされた第２アドレスに該当するメモリブロックを選択すると同時に第１アドレスに応答して前記選択されたメモリブロックの同一の行を活性化させる段階とを含むことを特徴とする方法。
【請求項２】
前記選択されたメモリブロックの同一の行が同時に活性化されるとき、前記活性化された行及び列の交差領域に配置されたメモリセルに同一のデータがプログラムされることを特徴とする請求項１に記載の方法。
【請求項３】
前記列はスペアフィールドに配置され、前記メモリブロックによって共有されることを特徴とする請求項２に記載の方法。
【請求項４】
対応するメモリブロックが消去されたか否かを示すようにメモリブロック当たり一つのメモリセルがプログラムされることを特徴とする請求項２に記載の方法。
【請求項５】
前記メモリブロックはＮＡＮＤ型フラッシュメモリブロックであることを特徴とする請求項１に記載の方法。
【請求項６】
前記選択されたメモリブロックの各々の活性化された行はプログラム電圧の供給を受け、前記選択されたメモリブロックの各々の非活性化された行はパス電圧の供給を受けることを特徴とする請求項１に記載の方法。
【請求項７】
前記第１アドレスは内部的に生成されることを特徴とする請求項１に記載の方法。
【請求項８】
前記第１アドレスは外部アドレスから生成されることを特徴とする請求項１に記載の方法。
【請求項９】
複数のメモリブロックを有するメモリ装置のプログラム方法において、
メモリブロックを選択するためのブロックアドレスを受ける段階と、
前記入力されたブロックアドレスを行デコーダ回路のラッチのうちの前記メモリブロックに各々対応するラッチに一時貯蔵する段階と、
選択されたメモリブロックのブロックアドレスが全部入力されて貯蔵されるまで前記入力と一時貯蔵段階を繰り返す段階と、
前記メモリブロックの各々に属する同一の行を選択するためのページアドレスを生成する段階と、
前記一時貯蔵されたブロックアドレスに応答してメモリブロックを同時に選択し、前記各選択されたメモリブロックの同一の行が同時に活性化され、その結果、前記活性化された行と列の交差領域に配置されたメモリセルには同一のデータがプログラムされることを特徴とする方法。
【請求項１０】
前記列はスペアフィールドに配置され、前記メモリブロックによって共有されることを特徴とする請求項９に記載の方法。
【請求項１１】
前記同一のメモリセルは対応するメモリブロックが消去されか否かを示すようにメモリブロック当たり一つのメモリセルがプログラムされることを特徴とする請求項１０に記載の方法。
【請求項１２】
前記メモリブロックはＮＡＮＤ型フラッシュメモリブロックであることを特徴とする請求項９に記載の方法。
【請求項１３】
前記選択されたメモリブロックの各々の活性化された行はプログラム電圧の供給を受け、前記選択されたメモリブロックの各々の非活性化された行はパス電圧の供給を受けることを特徴とする請求項９に記載の方法。
【請求項１４】
前記第１アドレスは内部的に生成されることを特徴とする請求項９に記載の方法。
【請求項１５】
前記第１アドレスは外部アドレスから生成されることを特徴とする請求項９に記載の方法。
【請求項１６】
各々が複数のワードラインを有する複数のメモリブロックと、
マルチページプログラム動作時、選択されるメモリブロックのブロックアドレスを貯蔵し、前記選択されるメモリブロックの各々のワードラインを選択するためのページアドレスを生成するように構成された行デコーダ回路とを含むことを特徴とするメモリ装置。
【請求項１７】
マルチページプログラム動作時、前記貯蔵されたブロックアドレスに対応するメモリブロックの同一のワードラインが同時に活性化されるように前記行デコーダ回路を制御する制御ロジックをさらに含むことを特徴とする請求項１６に記載のメモリ装置。
【請求項１８】
前記貯蔵されたブロックアドレスに対応するメモリブロックの同一のワードラインが同時に活性化されるとき、前記活性化されたワードラインとビットラインの交差領域に配置されたメモリセルには同一のデータがプログラムされることを特徴とする請求項１７に記載のメモリ装置。
【請求項１９】
前記ビットラインはスペアフィールドに配置され、前記メモリブロックによって共有されることを特徴とする請求項１８に記載のメモリ装置。
【請求項２０】
前記メモリブロックはＮＡＮＤ型フラッシュメモリブロックであることを特徴とする請求項１６に記載のメモリ装置。
【請求項２１】
前記行デコーダ回路は前記メモリブロックに各々対応し、対応するメモリブロックのブロックアドレスをラッチするラッチを含むことを特徴とする請求項１７に記載のメモリ装置。
【請求項２２】
前記制御ロジックは選択されるメモリブロックのブロックアドレスが対応するラッチに各々貯蔵されるように前記行デコーダ回路を制御することを特徴とする請求項２１に記載のメモリ装置。
【請求項２３】
前記制御ロジックは前記マルチページプログラム動作時、マルチページ選択命令が入力される前記行デコーダ回路内のラッチを初期化させることを特徴とする請求項２１に記載のメモリ装置。
【請求項２４】
前記制御ロジックは単一ページプログラム動作時、ブロックアドレスの貯蔵なしにメモリブロックが選択されるように前記行デコーダ回路を制御することを特徴とする請求項１７に記載のメモリ装置。
【請求項２５】
前記ページアドレスは前記マルチページプログラム動作の間内部的に生成されることを特徴とする請求項１６に記載のメモリ装置。
【請求項２６】
前記ページアドレスは前記マルチページプログラム動作の間外部アドレスから生成されることを特徴とする請求項１６に記載のメモリ装置。
【請求項２７】
各々の複数のワードラインを有する複数のメモリブロックと、
マルチページプログラム動作時、ページアドレスを発生するように構成されたアドレス発生回路と、
前記マルチページプログラム動作時、選択されるメモリブロックのブロックアドレスを貯蔵するように構成されたブロックデコーダ回路とを含み、前記貯蔵されたブロックアドレスに対応するメモリブロックの同一のワードラインが前記ページアドレスによって同時に活性化され、その結果、前記活性化されたワードライン及びビットラインの交差領域に配置されたメモリセルには同一のデータがプログラムされることを特徴とするメモリ装置。
【請求項２８】
前記マルチページプログラム動作の間前記アドレス発生回路及び前記ブロックデコーダ回路を制御する制御ロジックをさらに含むことを特徴とする請求項２７に記載のメモリ装置。
【請求項２９】
前記ビットラインはスペアフィールドに配置され、前記メモリブロックによって共有されることを特徴とする請求項２７に記載のメモリ装置。
【請求項３０】
前記メモリブロックはＮＡＮＤ型フラッシュメモリブロックであることを特徴とする請求項２８に記載のメモリ装置。
【請求項３１】
前記ブロックデコーダ回路は前記メモリブロックに各々対応するラッチを含むことを特徴とする請求項２７に記載のメモリ装置。
【請求項３２】
前記制御ロジックは選択されるメモリブロックのブロックアドレスが前記マルチページプログラム動作の間対応するラッチに各々貯蔵されるように前記ブロックデコーダ回路を制御することを特徴とする請求項３１に記載のメモリ装置。
【請求項３３】
前記制御ロジックは前記マルチページプログラム動作時、マルチページ選択命令が入力されるとき、前記行デコーダ回路内のラッチを初期化させることを特徴とする請求項３２に記載のメモリ装置。
【請求項３４】
前記制御ロジックは単一ページプログラム動作時、ブロックアドレスの貯蔵なしにメモリブロックが選択されるように前記ブロックデコーダ回路を制御することを特徴とする請求項２８に記載のメモリ装置。
【請求項３５】
複数のメモリブロックを有するメモリ装置のプログラム方法において、
対応するメモリブロックの順次的消去に応答して、前記複数のメモリブロックの外部に位置するレジスタに前記対応するメモリブロックの消去状態データを順次に貯蔵する段階と、
前記複数のメモリブロックの外部に位置するレジスタに貯蔵された前記消去状態データを対応するメモリブロックに同時に貯蔵する段階とを含むことを特徴とする方法。
【請求項３６】
前記同時に貯蔵する段階は、前記複数のメモリブロックの外部に位置するレジスタに順次に貯蔵された消去状態データを対応するメモリブロックのスペアフィールド領域に同時に貯蔵することを特徴とする請求項３５に記載の方法。
【請求項３７】
前記同時に貯蔵する段階は、前記複数のメモリブロックの外部に位置するレジスタに順次に貯蔵された消去状態データを対応するメモリブロックの同一のスペアフィールド領域アドレスに同時に貯蔵することを特徴とする請求項３５に記載の方法。
【請求項３８】
前記順次に貯蔵する段階は、前記マルチページ動作に応答して前記メモリブロックの各々の行を選択するための第１アドレスを生成する段階と、メモリブロックたちのメモリブロックを選択するための第２アドレスの入力を受けてラッチし、選択されるすべてのアドレスが入力されてラッチされるまで繰り返す段階とを含み、
前記同時に貯蔵する段階は、前記第１アドレスに応答して選択されるメモリブロックの各々の行を同時に活性化するためのラッチされた前記第２アドレスに対応するメモリブロックを選択する段階を含むことを特徴とする請求項３５に記載の方法。
【請求項３９】
前記順次に貯蔵する段階は、選択されるメモリブロックのブロックアドレスの入力を受け、前記行デコーダ回路の対応するラッチのうちの一つに前記入力されたブロックアドレスを一時貯蔵する段階を含み、前記メモリブロックに対応する前記行デコーダ回路のラッチは各々選択されるすべてのブロックアドレスが入力されてラッチされるまで繰り返す段階を含み、
前記同時に貯蔵する段階は、前記メモリブロックの各々の同一の行を選択するためのページアドレスを生成し、同時に選択されたメモリブロックの各々の行を同時に活性化するための一時貯蔵されたブロックアドレスに応答してメモリブロックを選択する段階を含み、結果的には前記活性化された行及び列の交差領域に配置されたメモリセルには同一のデータがプログラムされることを特徴とする請求項３５に記載の方法。
【請求項４０】
複数のメモリブロックと、
前記複数のメモリブロックの外部に位置するレジスタと、
対応するメモリブロックの順次的消去に応答して、前記複数のメモリブロックの外部に位置するレジスタに前記対応するメモリブロックの消去状態データを順次に貯蔵し、前記複数のメモリブロックの外部に位置するレジスタに貯蔵された前記消去状態データを対応するメモリブロックに同時に貯蔵するように構成される制御ロジックを含むことを特徴とするメモリ装置。
【請求項４１】
前記制御ロジックは前記レジスタに順次に貯蔵された前記消去状態データを貯蔵するとき、対応する前記メモリブロックの対応するスペアメモリ領域に同時に貯蔵するように構成されることを特徴とする請求項４０に記載のメモリ装置。
【請求項４２】
前記制御ロジックは前記レジスタに順次に貯蔵された前記消去状態データを貯蔵するとき、対応する前記メモリブロックの対応するスペアメモリ領域に貯蔵されたアドレスに同時に貯蔵するように構成されることを特徴とする請求項４０に記載のメモリ装置。
【請求項４３】
複数のワードラインを各々有する複数のメモリブロックを含む前記メモリ装置は、
マルチページプログラム動作時、選択されるメモリブロックのブロックアドレスを貯蔵するように、メモリブロックの各々のワードラインを選択するためのページアドレスを生成するように構成される行デコーダ回路をさらに含むことを特徴とする請求項４０に記載のメモリ装置。
【請求項４４】
複数のワードラインを各々有する複数のメモリブロックを含む前記メモリ装置は、
マルチページプログラム動作時、ページアドレスを生成するように構成されるアドレス生成回路と、
マルチページプログラム動作時、選択されるメモリブロックのすべてのブロックアドレスを貯蔵するように構成されたブロックデコーダ回路を含み、前記貯蔵ブロックアドレスに対応するメモリブロックの同一のワードラインが前記ページアドレスによって同時に活性化され、その結果、前記活性化されたワードライン及びビットラインの交差領域に配置されたメモリセルには同一のデータがプログラムされることを特徴とする請求項４０に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係わり、さらに具体的にはフラッシュメモリ装置のような不揮発性メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリは、一般的に、衛星から消費者電子技術までの範囲に属するマイクロプロセッサを基盤にした応用及びコンピュータのようなデジタルロジック設計の一番必須なマイクロ電子素子である。したがって、高い集積度及び速い速度のための縮小（ｓｃａｌｉｎｇ）を通じて得られるプロセス向上及び技術開発を含んだ半導体メモリの製造技術の進歩は他のデジタルロジック系列の性能基準を確立するのに役に立つ。
【０００３】
半導体メモリ装置は大きく揮発性半導体メモリ装置と不揮発性メモリ装置で分けられる。揮発性半導体メモリ装置において、ロジック情報はスタティックランダムアクセスメモリの場合、双安全フリップフロップのロジック状態を設定することで、またはダイナミックランダムアクセスメモリの場合、キャパシタの充電を通じて貯蔵される。揮発性半導体メモリ装置の場合、電源が印加される間データが貯蔵されて読み出され、電源が遮断されるときデータは消失する。
【０００４】
ＭＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどのような不揮発性メモリ装置は電源が遮断されてもデータを貯蔵することができる。不揮発性メモリデータ貯蔵状態は使用される製造技術に従って永久的であるか、再プログラム可能である。不揮発性メモリ装置はコンピュータ、航空電子工学、通信、および消費者電子技術産業のような広い範囲の応用でプログラム及びマイクロコードの貯蔵のために使用される。単一チップの揮発性及び不揮発性メモリ貯蔵モードの組合わせも、速くて再プログラム可能な不揮発性メモリを要求するシステムで使用するための不揮発性ＳＲＡＭ（ｎｖＲＡＭ）のような装置で利用可能である。さらに、応用志向業務のための性能を最適化させるためにいくつかの追加的なロジック回路を含む特定メモリ構造が開発されてきている。
【０００５】
不揮発性メモリ装置において、ＭＲＯＭ、ＰＲＯＭ及びＥＰＲＯＭはシステム自体的に消去及び書き込みが自由ではなくて、一般ユーザが記憶内容を新しくするのが容易でない。これに反して、ＥＥＰＲＯＭは電気的に消去及び書き込み可能であるので、継続的な更新が必要なシステムプログラミング（ｓｙｓｔｅｍ ｐｒｏｇｒａｍｍｉｎｇ）や補助記憶装置への応用が拡がっている。特にフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリ装置という）既存のＥＥＰＲＯＭに比べて集積度が高くて大容量補助記憶装置への応用に非常に有利である。フラッシュメモリ装置のうちでもＮＡＮＤ型（ＮＡＮＤ−ｔｙｐｅ）フラッシュメモリ装置はＮＯＲフラッシュメモリ装置に比べて集積度が非常に高い。
【０００６】
ＮＡＮＤフラッシュメモリ装置のような不揮発性メモリ装置はデータ情報を貯蔵するためのメモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）を含み、図１に示したように、メモリセルアレイは複数個のメモリブロックＢＬＫ０〜ＢＬＫｎで構成される。各メモリブロックはメインフィールド（ｍａｉｎ ｆｉｅｌｄ）１０とスペアフィールド（ｓｐａｒｅ ｆｉｅｌｄ）２０で区分される。各メモリブロックのスペアフィールド２０には対応するメインフィールド及び不揮発性メモリ装置と係わる情報（例えば、エラー訂正コード、デバイスコード、メーカコード、ブロック情報、ページ情報など）が貯蔵される。各メモリブロックは図１に示したように構成されるセルストリングまたはＮＡＮＤストリングを含む。メモリセルアレイにデータを貯蔵するか、それからデータを読み出すためにフラッシュメモリ装置にはページバッファ回路（またはラッチ及び感知増幅器回路という）が提供される。ＮＡＮＤ型フラッシュメモリ装置のメモリセルはＦ−Ｎトンネリング電流（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ ｃｕｒｒｅｎｔ）を利用して消去及びプログラムされる。ＮＡＮＤ型フラッシュＥＥＰＲＯＭの消去及びプログラム方法は特許文献１および特許文献２に各々記載されている。
【０００７】
一般的に、各メモリブロックの読み出し／消去／プログラム動作が独立的に実行されるので、複数のメモリブロックを消去するのにかかる時間はフラッシュメモリ装置の性能だけではなく、フラッシュメモリ装置を含んだシステムの性能を制限する要因になる。複数のメモリブロックを消去するのにかかる時間によるメモリ装置の性能低下を防止するため、複数個のメモリブロックを同時に消去する技術が提案されてきている。メモリブロックを同時に消去する技術は特許文献３、４および５に記載されている。
【０００８】
一旦、メモリブロックが同時に消去されれば、メモリブロックが消去されたことを示す情報（以下、“ブロック情報”という）が消去されたメモリブロックのスペアフィールドに貯蔵される。すなわち、スペアフィールドの特定位置には対応するメモリブロックのブロック情報が貯蔵される。ブロック情報は１ビットデータである。すべてのメモリブロックにおいて、そのようなブロック情報は対応するメモリブロックのスペア領域の同一の位置に貯蔵される。例えば、図１に示したように、各メモリブロックの一番目のワードラインＷＬ０とスペアビットラインＳＢＬ０の交差領域に位置したメモリセル（図１で点線に表記したメモリセル）には対応するメモリブロックのブロック情報が貯蔵される。上述のように、各メモリブロックの読み出し／プログラム動作が独立的に実行されるので、各メモリブロックのスペアフィールドにブロック情報を貯蔵するためには消去されたメモリブロックの数だけプログラム動作が実行されなければならない。したがって、多数のメモリブロックに対するブロック情報をプログラムするための前のプログラム方式はフラッシュメモリ装置の性能の低下（または動作速度の低下）だけではなく、フラッシュメモリ装置を含むシステムの性能の低下（または動作速度の低下）の原因になる。
【特許文献１】米国特許第５，４７３，５６３号
【特許文献２】米国特許第５，６９６，７１７号
【特許文献３】米国特許第５，９９９，４４６号
【特許文献４】米国特許第６，７４８，４８２号
【特許文献５】米国特許第６，７３５，１１６号
【特許文献６】米国特許第５，２９９，１６２号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は動作速度を向上させることができる不揮発性メモリ装置を提供することにある。
【００１０】
本発明の他の目的は複数のメモリブロックに係わるブロック情報を同時に貯蔵することができる不揮発性メモリ装置及びそれのプログラム方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の実施形態によると、複数のメモリブロックを有するメモリ装置は、対応するメモリブロックの順次的消去に応答して前記複数のメモリブロックの外部に位置したレジスタに前記メモリブロックの消去状態データを順次に貯蔵することでプログラムされる。他の実施形態では前記消去状態データは対応するメモリブロックのスペアメモリ領域に同時に貯蔵される。また他の実施形態では前記消去状態データは前記対応するメモリブロック内のスペアメモリ領域の同一のアドレスに同時に貯蔵される。
【００１２】
本発明の他の実施形態によると、複数のメモリブロックを有する不揮発性メモリ装置をプログラムする方法が提供される。詳細にはマルチページプログラム動作に応答して前記メモリブロックの各々の行を選択するための第１アドレスを生成する段階と、前記メモリブロックたちのメモリブロックを選択するための第２アドレスの入力を受けてラッチし、選択されたすべてのアドレスが入力されてラッチされるまで繰り返す段階と、最後に前記ラッチされた第２アドレスに該当するメモリブロックを選択すると同時に第１アドレスに応答して前記選択されたメモリブロックの同一の行を活性化させる段階からなる。
【００１３】
望ましい実施形態において、前記選択されたメモリブロックの同一の行が同時に活性化されるとき、前記活性化された行及び列の交差領域に配置されたメモリセルに同一のデータがプログラムされることを特徴とする。前記列はスペアフィールドに配置され、前記メモリブロックによって共有されることを特徴とする。マルチページプログラム動作で対応するメモリブロックが消去されたか否かを指示する消去データがメモリブロック当たり一つのセルにプログラムされる。
【００１４】
望ましい実施形態において、マルチページプログラム動作時、前記選択されたメモリブロックの各々の活性化された行はプログラム電圧の供給を受け、前記選択されたメモリブロック各々の非活性化された行はパス電圧の供給を受けることを特徴とする。前記第１アドレスはマルチページプログラム動作時、内部的に生成されることを特徴とする。また他の望ましい実施形態によると、マルチページプログラム動作時、前記第１アドレスは外部アドレスから生成されることを特徴とする。
【００１５】
本発明の他の一実施形態によると、複数のメモリブロックと複数のメモリブロックの外部に位置するレジスタを有するメモリ装置は、対応するメモリブロックの順次的消去に応答して、前記複数のメモリブロックの外部に位置するレジスタに前記対応するメモリブロックの消去状態データを順次に貯蔵し、前記複数のメモリブロックの外部に位置するレジスタに貯蔵された前記消去状態データを対応するメモリブロックに同時に貯蔵するように構成される制御ロジックが提供される。上述のように、前記消去状態データは対応するスペアメモリ領域に貯蔵されることができ、また他の実施形態によると、対応するメモリ領域の同一のアドレスに貯蔵されることができる。
【００１６】
本発明の他の一面によると、各々が複数のワードラインを有する複数のメモリブロックを含む不揮発性メモリ装置が提供される。マルチページプログラム動作時、選択されるメモリブロックのブロックアドレスを貯蔵し、前記選択されるメモリブロックの各々のワードラインを選択するためのページアドレスを生成するように行デコーダ回路が構成される。また、マルチページプログラム動作時、前記貯蔵ブロックアドレスに対応するメモリブロックの同一のワードラインが同時に活性化されるように前記行デコーダ回路を制御する制御ロジックをさらに含む。
【００１７】
望ましい実施形態によると、前記貯蔵ブロックアドレスに対応するメモリブロックの同一のワードラインが同時に活性化されるとき、前記活性化されたワードラインとビットラインの交差領域に配置されたメモリセルには同一のデータがプログラムされる。前記ビットラインはスペアフィールドに配置され、前記メモリブロックによって共有される。
【発明の効果】
【００１８】
消去されたメモリブロックに対するブロック情報を一回にプログラムすることによって不揮発性メモリ装置の性能（または動作速度）を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
本発明の例示的な実施形態が参照の図に基づいて以下詳細に説明されるであろう。
【００２０】
図２は本発明による不揮発性メモリ装置を概略的に示すブロック図である。本発明による不揮発性メモリ装置はＮＡＮＤ型フラッシュメモリ装置である。しかし、本発明が他の半導体メモリ装置（例えば、ＭＲＯＭ、ＰＲＯＭ、ＦＲＡＭ、ＮＯＲ型フラッシュメモリ装置など）に適用されることができることはこの分野の通常の知識を習得した者などに自明である。
【００２１】
図２を参照すると、不揮発性メモリ装置１００はデータ情報を貯蔵するためのメモリセルアレイ１１０を含む。メモリセルアレイ１１０は複数個のメモリブロックを含み、各メモリブロックはメインフィールド１１０Ｍとスペアフィールド１１０Ｓで区分される。各メモリブロックのメイン及びスペアフィールド１１０Ｍ、１１０Ｓは図１に示したことと同一に構成されるので、それに対する説明は省略する。本発明による不揮発性メモリ装置１００はアドレスバッファ回路１２０、行デコーダ回路１３０、制御ロジック１４０、ページバッファ回路１５０、列デコーダ回路１６０、列ゲート回路１７０、入出力バッファ回路１８０、およびパス／フェイルチェック回路１９０をさらに含む。
【００２２】
アドレスバッファ回路１２０は制御ロジック１４０によって制御され、決められたタイミングに従って入出力ピンＩ／Ｏを通じて入力される列及び行アドレスを受ける。行デコーダ回路１３０は制御ロジック１４０によって制御され、アドレスバッファ回路１２０から出力される行アドレスに応答して動作する。行アドレスは、単一ページプログラム動作時、メモリブロックを選択するためのブロックアドレス情報及び選択されたメモリブロックのページ（またはワードライン）を選択するためのページアドレス情報を含む。これに反して、行アドレスは、マルチページプログラム動作時、メモリブロックを選択するためのブロックアドレス情報のみを含む。これは以後詳細に説明されるであろう。行デコーダ回路１３０は入力された行アドレスに応答してメモリブロックのうちの一つを選択し、動作モードに従って選択されたメモリブロックのワードライン（またはページ）を対応するワードライン電圧に駆動する。
【００２３】
本発明による行デコーダ回路１３０はレジスタ１３１を含み、前記レジスタ１３１にはマルチページプログラム動作時、メモリブロックの全部または一部を各々選択するためのブロックアドレスが一時的に貯蔵される。マルチページプログラム動作時、レジスタ１３１に貯蔵されたブロックアドレスは多数のメモリブロックを同時に選択するのに使用される。本発明による行デコーダ回路１３０は、また、マルチページプログラム動作時、内部的にページアドレスを発生する。したがって、行デコーダ回路１３０はレジスタ１３１に貯蔵されたブロックアドレスを利用して複数のメモリブロックを同時に選択し、内部的に生成されたページアドレスに従って前記選択されたメモリブロックの各々の特定ワードラインを活性化させる。すなわち、マルチページプログラム動作時、選択されたメモリブロックの同一のワードラインが同時に活性化される。
【００２４】
続いて、ページバッファ回路１５０はビットライン（すべてのメモリブロックによって共有される）に各々連結された複数個のページバッファを含み、動作モードに従って感知増幅器として、そして書き込みドライバとして動作する。例えば、ページバッファ回路１５０は、読み出し動作時、ビットラインを通じて選択されたメモリブロック（例えば、メイン及びスペアフィールドまたはスペアフィールド）からデータを感知する。ページバッファ回路１５０は、単一ページ／マルチページプログラム動作時、プログラムされるデータをラッチし、ラッチされたデータに従ってビットラインをプログラム電圧（例えば、接地電圧）またはプログラム禁止電圧（例えば、電源電圧）に各々駆動する。列デコーダ回路１６０はアドレスバッファ回路１２０から出力される列アドレスをデコーディングし、列ゲート回路１７０は列デコーダ回路１６０から出力されるデコーディングされたアドレス信号に応答してページバッファ回路１５０のページバッファをビット構造単位で選択する。読み出し動作時、ページバッファ回路１５０によって読み出されたデータは列ゲート回路１７０及び入出力バッファ回路１８０を通じて外部に出力される。単一ページ／マルチページプログラム動作時、プログラムされるデータは列ゲート回路１７０及び入出力バッファ回路１８０を通じてページバッファ回路１５０に伝達される。パス／フェイルチェック回路１９０は検証動作時、ページバッファ回路１５０によって読み出されたデータビットを入力受け、入力されたデータビットが同一の値（すなわち、パスデータ値）を有するか否かを判別する。パス／フェイルチェック回路１９０の判別結果は制御ロジック１４０に伝達される。
【００２５】
例示的なページバッファ及びパス／フェイルチェック回路が特許文献６に記載されており、その開示内容は参照によりここに含まれるものとする。
【００２６】
図示しないが、列デコーダ回路１６０はアドレスカウンタを含み、アドレスカウンタは初期列アドレスを順次に増加させて連続的に列アドレスを発生する。これはプログラムされる／読み出されたページデータがビット構造単位で列ゲート回路１７０を通じて順次に伝達されることを意味する。
【００２７】
続いて、図２を参照すると、制御ロジック１４０はメモリセルアレイ１１０のメモリブロックの全部または一部が同時に選択され、選択されたメモリブロックの同一のワードラインが同時に活性化されるマルチページプログラムモードを制御するように構成される。また、制御ロジック１４０は任意のメモリブロックが選択され、選択されたメモリブロックのワードラインが活性化される単一ページプログラムモードを制御するように構成される。制御ロジック１４０は制御信号（例えば、ＣＬＥ、ＡＬＥ、／ＣＥ、／ＲＥ、／ＷＥ）に応答してアドレス、命令、またはデータ入力タイミングを判別する。マルチページプログラム動作時、制御ロジック１４０はメモリブロックの全部または一部を選択するためのブロックアドレスがアドレスバッファ回路１２０を通じて行デコーダ回路１３０のレジスタ１３１に順次に貯蔵されるようにアドレスバッファ回路１２０及び行デコーダ回路１３０を制御する。制御ロジック１４０はレジスタ１３１に貯蔵されたブロックアドレスのメモリブロックが同時に選択され、選択されたメモリブロックの各々の特定ワードラインがプログラム電圧に駆動されるように行デコーダ回路１３０を制御し、これは以後詳細に説明されるであろう。
【００２８】
図３は図２に示した行デコーダ回路を概略的に示すブロック図であり、図４は図３に示したアドレス発生回路を示す回路図である。
【００２９】
まず、図３を参照すると、本発明による行デコーダ回路１３０はスイッチ回路１３２、アドレス発生回路１３３、プリデコーダ回路１３４、ページデコーダ回路１３５、ブロックデコーダ回路１３６を含む。スイッチ回路１３２はストリング選択ラインＳＳＬ、ワードラインＷＬｍ〜ＷＬ０、および接地選択ラインＧＳＬに各々対応する選択トランジスタＰ０〜Ｐ４を含む。ストリング選択ライＳＳＬ、ワードラインＷＬｍ〜ＷＬ０、および接地選択ラインＧＳＬは対応する選択トランジスタＰ０〜Ｐ４を通じて対応する選択ラインＳＳ、Ｓｍ〜Ｓ０、ＧＳに各々連結される。アドレス発生回路１３３はマルチページプログラム信号ＭＵＬＴＩ＿ＰＰＧＭに応答してページアドレスを発生する。
【００３０】
例えば、図４を参照すると、アドレス発生回路１３３はマルチページプログラム信号 ＭＵＬＴＩ＿ＰＰＧＭが単一ページプログラム動作を示すローレベルを有するとき、アドレスバッファ回路１２０からのページアドレスＰＡを変更なしにプリデコーダ回路１３４に伝達する。マルチページプログラム信号ＭＵＬＴＩ＿ＰＰＧＭがマルチページプログラム動作を示すハイレベルを有するとき、アドレス発生回路１３３はアドレスバッファ回路１２０からのページアドレスＰＡに関係なしに、特定ワードライン（例えば、ＷＬ０）を選択するためのページアドレスを出力する。すなわち、マルチページプログラム動作時、外部からのページアドレスなしに各メモリブロックの特定ワードライン（この実施形態で各メモリブロックのＷＬ０）が選択されるであろう。マルチページプログラム信号ＭＵＬＴＩ＿ＰＰＧＭは図２の制御ロジック１４０で生成されることで、マルチページ選択命令（図６のＣＭＤ１）の入力時、活性化され、マルチページプログラム動作が終わるとき非活性化される。
【００３１】
再び、図３を参照すると、プリデコーダ回路１３４はアドレスバッファ回路１２０からのブロックアドレスＢＡ及びアドレス発生回路１３３からのページアドレスＰＡをデコーディングする。デコーディングされたアドレスはブロック選択情報（すなわち、ブロックアドレス）及びページ選択情報（すなわち、ページアドレス）を含む。デコーディングされたアドレスのうちのページアドレスＤＲＡｊはページデコーダ回路１３５に出力され、デコーディングされたアドレスのうちのブロックアドレスＤＲＡｉはブロックデコーダ回路１３６に出力される。
【００３２】
ページデコーダ回路１３５はプリデコーダ回路１３４からのページアドレスＤＲＡｊに応答してワードラインＷＬ０−ＷＬｍに各々対応する選択ラインＳ０−Ｓｍをワードライン電圧に各々駆動する。例えば、単一ページ／マルチページプログラム動作時、ページデコーダ回路１３５はページアドレスに対応する選択ラインにプログラム電圧を供給し、残りの選択ラインにパス電圧を供給する。読み出しモード時、ページデコーダ回路１３５はページアドレスに対応する選択ラインに読み出し電圧を供給し、残りの選択ラインにパス電圧を供給する。
【００３３】
ブロックデコーダ回路１３６はプリデコーダ回路１３４からのブロックアドレスＤＲＡｉに応答してブロック選択信号ＢＬＫ０を活性化／非活性化させる。選択トランジスタＰ０〜Ｐ４はブロック選択信号ＢＬＫ０によって共通に制御される。活性化されたブロック選択信号ＢＬＫ０は選択ラインの高電圧が電圧降下なしに対応するワードラインに伝達されるように十分に高い電圧を有する。ブロックデコーダ回路１３６は、また、ブロックアドレスＤＲＡｉに応答して選択ライン ＳＳ、ＧＳの活性化を制御する。特に、本発明によるブロックデコーダ回路１３６はマルチページプログラム動作時、対応するメモリブロックのブロックアドレスを貯蔵するためのラッチＬＡＴを含む。
【００３４】
ページデコーダ回路１３５はメモリブロック ＢＬＫ０〜ＢＬＫｎによって共有される一方、ブロックデコーダ回路１３６は一つのメモリブロックにだけ使用される。すなわち、ページデコーダ回路１３５で生成された選択信号Ｓ０〜Ｓｍはメモリブロックに共通に印加される一方、ブロックデコーダ回路１３６で生成されたブロック選択信号及び選択信号ＳＳ、ＧＳは対応するメモリブロックにだけ印加される。
【００３５】
図５は図３に示したブロックデコーダ回路の例示的な実施形態を示す回路図である。
【００３６】
図５を参照すると、ブロックデコーダ回路１３６はＮＡＮＤゲートＧ４、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＮＭＯＳトランジスタＭＮ１、インバータＩＮＶ１、ＩＮＶ２で構成されたラッチＬＡＴ、伝達ゲートＴＧ１、ＴＧ２、およびレベルシフトＬＳを含む。メモリブロックＢＬＫ０〜ＢＬＫｎに各々対応するブロックデコーダ回路のラッチＬＡＴは図２に示した行デコーダ回路１３０のレジスタ１３１を構成する。ＮＡＮＤゲートＧ４には図３のプリデコーダ回路１３４から出力されるデコーディングされたブロックアドレスＤＲＡｉが印加される。ＰＭＯＳトランジスタＭＰ１、ＭＰ２は電源電圧とラッチＬＡＴの入力ノードＮＤ１との間に直列連結されている。ＰＭＯＳトランジスタＭＰ１のゲートはＮＡＮＤゲートＧ４の出力端子に連結され、ＰＭＯＳトランジスタＭＰ２のゲートは制御信号ｎＢＬＫ＿ＩＮを受け入れるように連結されている。ＮＭＯＳトランジスタＭＮ１はラッチＬＡＴの入力ノードＮＤ１と接地電圧との間に連結され、制御信号ＢＬＫ＿ＲＳＴによって制御される。伝達ゲートＴＧ１は制御信号ＭＬＴ＿ＥＮによって制御され、ラッチＬＡＴの出力をレベルシフトＬＳに伝達する。伝達ゲートＴＧ２は制御信号ＮＯＲ＿ＥＮによって制御され、ＮＡＮＤゲートＧ４の出力をレベルシフトＬＳに伝達する。レベルシフトＬＳは入力信号に応答してブロック選択信号ＢＬＫ０を活性化させる。ブロック選択信号ＢＬＫ０は選択ラインＳ０〜Ｓｍの高電圧が電圧降下なしに対応するワードラインＷＬ０〜ＷＬｍに各々伝達されるように十分に高い電圧を有する。
【００３７】
この実施形態において、制御信号ｎＢＬＫ＿ＩＮ、ＢＬＫ＿ＲＳＴ、ＮＯＲ＿ＥＮ、ＭＬＴ＿ＥＮは図２の制御ロジック１４０によって生成され、これは以後詳細に説明されるであろう。
【００３８】
図６は本発明による不揮発性メモリ装置のマルチページプログラム動作を説明するためのタイミング図である。以下、本発明による不揮発性メモリ装置のマルチページプログラム動作が参照図に基づいて詳細に説明されるであろう。マルチページプログラムモードではスペアフィールドにメインフィールドと係わる情報（例えば、メモリブロックの消去の可否を示すブロック情報）がプログラムされる。従来技術と異なって、本発明の不揮発性メモリ装置はメモリブロックと係わるブロック情報をメモリブロックの各々のスペアフィールドに一回に貯蔵することができる。
【００３９】
図６を参照すると、マルチページ選択命令として第１命令ＣＭＤ１が入力されれば、制御ロジック１４０は制御信号ＢＬＫ＿ＲＳＴを活性化させる。制御信号ＢＬＫ＿ＲＳＴの活性化に従ってブロックデコーダ回路１３６のＮＭＯＳトランジスタＭＮ１がターンオンされ、その結果、ラッチＬＡＴが初期化される。この際、制御信号ＭＬＴ＿ＥＮ、ＮＯＲ＿ＥＮはローレベルに維持される。これは図５に示した伝達ゲートＴＧ１、ＴＧ２が非活性化されることを意味する。制御ロジック１４０は、同時に、第１命令ＣＭＤ１の入力に応答してマルチページプログラム信号ＭＵＬＴＩ＿ＰＰＧＭを活性化させる。これは図３のアドレス発生回路１３３が外部アドレスに関係なく（または外部アドレスの入力なしに）特定ワードライン（例えば、各メモリブロックのＷＬ０）を選択するためのページアドレスＰＡを生成するようにする。
【００４０】
その次に、メモリブロックを選択するためのブロックアドレスＡＤＤ１が入出力ピン Ｉ／Ｏｉに印加される。入力されたブロックアドレスＢＡはアドレス発生回路１３３からのページアドレスとともにプリデコーダ回路１３４によってデコーディングされる。デコーディングされたアドレスのうちのブロックアドレスＤＲＡｉはブロックデコーダ回路１３６のＮＡＮＤゲートＧ４に入力される。これと同時に、デコーディングされたアドレスのうちのページアドレスＤＲＡｊはページデコーダ回路１３５に伝達する。
【００４１】
図６から分かるように、ブロックアドレスＡＤＤ１が入力されるとき（またはブロックアドレスがデコーディングされるとき）、制御ロジック１４０は制御信号ｎＢＬＫ＿ＩＮを活性化させる。もしデコーディングされたブロックアドレス信号ＤＲＡｉが全部‘１’であるとき、ＮＡＮＤゲートＧ４の出力はローになってＰＭＯＳトランジスタＭＰ１がターンオンされる。したがって、制御信号ｎＢＬＫ＿ＩＮが活性化されている間、ラッチＬＡＴの入力ノードＮＤ１はローレベルからハイレベルへ遷移する。この際、伝達ゲート ＴＧ１、ＴＧ２が非活性化されているので、ブロック選択ラインＢＬＫ０はレベルシフトＬＳによって駆動されない。
【００４２】
前の説明によると、マルチページプログラム命令として第１命令ＣＭＤ１の次にブロックアドレスが入力されれば、入力されたブロックアドレスは制御ロジック１４０の制御によって対応するブロックデコーダ回路１３６のラッチＬＡＴに貯蔵される。このような動作は選択されるメモリブロックのブロックアドレスが対応するブロックデコーダ回路に全部貯蔵されるまで繰り返して実行される。
【００４３】
図６に示したように、第１命令ＣＭＤ１が入力された後、ブロックアドレスをブロックデコーダ回路１３６に貯蔵するために第２命令ＣＭＤ２が入力される。第２命令ＣＭＤ２は連続してアドレスが入力されることを知らせる命令である。第２命令に代えて第１命令ＣＭＤ１が使用されることもできる。アドレス及びデータの入力を知らせる命令として第３命令ＣＭＤ３の入力に従ってプログラムされるデータが入出力バッファ回路１８０及び列ゲート回路１７０を通じてページバッファ回路１５０にローディングされる。第３命令ＣＭＤ３の次に入力されるアドレスにはブロックアドレス及び列アドレスが含まれる。列アドレスはスペアフィールドの特定列（例えば、ＳＢＬ０）を選択するのに使用される。すなわち、プログラムされるデータはスペアフィールドに対応するページバッファ回路のページバッファにローディングされるであろう。
【００４４】
この実施形態において、プログラムされるデータはメモリブロックが消去されたか否かを示すブロック情報である。したがって、各メモリブロックのスペアフィールドにプログラムされるデータは同一のデータ値を有する。
【００４５】
選択されるメモリブロックのブロックアドレスが対応するブロックデコーダ回路に全部貯蔵されれば、制御ロジック１４０はマルチページプログラム命令（またはマルチページプログラム確認命令）として第４命令ＣＭＤ４に応答して制御信号ＭＬＴ＿ＥＮを活性化させる。制御信号ＭＬＴ＿ＥＮが活性化されることに従って、ラッチＬＡＴに貯蔵された値が伝達ゲートＴＧ１を通じてレベルシフトＬＳに伝達される。レベルシフトＬＳは入力信号に応答してブロック選択ラインＢＬＫ０を高電圧に駆動する。
【００４６】
例えば、三つのメモリブロックＢＬＫ０、ＢＬＫ１、ＢＬＫｎを選択するためのブロックアドレスが対応するブロックデコーダ回路に各々貯蔵されたと仮定すれば、ブロック選択ラインＢＬＫ０、ＢＬＫ１、ＢＬＫｎが活性化されるであろう。ブロック選択ライン ＢＬＫ０、ＢＬＫ１、ＢＬＫｎが活性化されることに従って、メモリブロックＢＬＫ０、ＢＬＫ１、ＢＬＭｎの各々の特定ワードラインＷＬ０がページデコーダ回路１３５によって活性化されるであろう。前に説明されたように、ページデコーダ回路１３５はメモリブロックによって共有されるので、アドレス発生回路１３３で生成されたページアドレスに従って選択ラインＳ０がページデコーダ回路１３５によってプログラム電圧に駆動される。したがって、選択ラインＳ０のプログラム電圧は選択されたメモリブロックＢＬＫ０、ＢＬＫ１、ＢＬＫｎの各々のワードラインＷＬ０に同時に供給される。これと同時に、スペアフィールドのスペアビットラインＳＢＬ０に対応するページバッファにローディングされたデータ値に従ってスペアビットラインＳＢＬ０にはプログラム電圧（例えば、接地電圧）が供給される。
【００４７】
以後、プログラム電圧を有するワードラインすなわち、選択されたメモリブロックの活性化されたワードライン及びスペアビットラインの交差領域に配列されたメモリセル（図１で点線に表記したメモリセル）は同一のデータを有するように同時にプログラムされる。プログラム時間の間Ｒ／ｎＢ信号がローに活性化される。
【００４８】
一旦、プログラム動作が終われば、よく知られたように、選択された（またはプログラムされた）メモリセルが正しくプログラムされたか否かを確認するための検証動作が実行されるであろう。よく知られたように、検証動作はページバッファ回路によって読み出されたデータがパス／フェイルチェック回路１９０に出力されるという点を除けば、読み出し動作と同一であり、それに対する説明は省略する。パス／フェイルチェック回路１９０の判別結果は制御ロジック１４０の状態レジスタ（図示しない）に貯蔵され、状態レジスタに貯蔵された判別結果はよく知られた状態読み出し動作を通じて外部に出力される。
【００４９】
本発明によるマルチページプログラム方式によると、ブロック情報を貯蔵するためにただ一回のプログラム動作だけが実行される。一回のプログラム動作によってメモリセルが十分にプログラムされるように本発明の不揮発性メモリ装置はオーバープログラムを許容するという点に注目しなければならない。検証動作の判別結果としてプログラムフェイルが発生する場合、どのメモリブロックでプログラムフェイルが生じたかを確認するためにメモリブロックＢＬＫ０、ＢＬＫ１、ＢＬＫｎの各々に対する読み出し動作が独立的に実行されることができる。どのメモリブロックでプログラムフェイルが生じたかを確認するための動作がこれに限らないことはこの分野の通常の知識を習得した者などに自明である。上に言及されたように、オーバープログラムが許容される場合、不揮発性メモリ装置のメモリセルはただ一回のプログラム動作によっても十分に所望するしきい値電圧を有するようにプログラムされることができることはこの分野の通常の知識を習得した者などに自明である。
【００５０】
以上では、本発明による回路の構成及び動作を上述の説明及び図面に従って示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることは勿論である。
【図面の簡単な説明】
【００５１】
【図１】一般的な不揮発性メモリ装置のアレイ構造を示す図である。
【図２】本発明による不揮発性メモリ装置を概略的に示すブロック図である。
【図３】図２に示した行デコーダ回路を概略的に示すブロック図である。
【図４】図３に示したアドレス発生回路の例示的な実施形態を示す回路図である。
【図５】図３に示したブロックデコーダ回路の例示的な実施形態を示す回路図である。
【図６】本発明による不揮発性メモリ装置のマルチページプログラム動作を説明するためのタイミング図である。
【符号の説明】
【００５２】
１１０  メモリセルアレイ
１２０  アドレスバッファ回路
１３０  行デコーダ回路
１４０  制御ロジック
１５０  ページバッファ回路
１６０  列デコーダ回路
１７０  列ゲート回路
１８０  入出力バッファ回路
１９０  パス／フェイルチェック回路
【図１】
2006031916.tif 000003
【図２】
2006031916.tif 000004
【図３】
2006031916.tif 000005
【図４】
2006031916.tif 000006
【図５】
2006031916.tif 000007
【図６】
2006031916.tif 000008