(57)【要約】【課題】  簡易な回路構成により、外部クロックの停止を効率よく検出できる検出回路及び半導体装置を提供すること。【解決手段】  本発明にかかる半導体装置は、発振クロックを逓倍したＰＬＬ出力クロックを生成するＰＬＬ回路１１と、ＰＬＬ出力クロックに基づいて動作する内部回路１３と、発振クロックとＰＬＬ出力クロックに基づいて発振クロックの停止を検出し、検出した結果を内部回路１３へ出力する発振停止検出回路１２と、を有するものである。【選択図】  図１
2006287736.tif 000002
【特許請求の範囲】
【請求項１】
入力される外部クロックを逓倍した内部クロックを生成するＰＬＬ回路と、
前記内部クロックに基づいて動作する内部回路と、
前記外部クロックと前記内部クロックに基づいて前記外部クロックの停止を検出し、検出した結果を前記内部回路へ出力する検出回路と、
を有する半導体装置。
【請求項２】
前記ＰＬＬ回路は、前記外部クロックの停止時に自走クロックを前記内部回路へ出力し、
前記内部回路は、前記自走クロックに基づいて動作する、
請求項１に記載の半導体装置。
【請求項３】
前記内部回路は、前記検出回路の検出結果に応じてフェールセーフ動作を行う、
請求項１又は２に記載の半導体装置。
【請求項４】
前記内部回路は、前記検出回路の検出結果に応じて動作を停止する、
請求項１又は２に記載の半導体装置。
【請求項５】
前記検出回路は、前記内部クロックを所定値までカウントし、前記外部クロックによりカウント値をリセットするカウンタ回路を有する、
請求項１乃至４のいずれか一つに記載の半導体装置。
【請求項６】
前記検出回路は、所定の期間における、前記外部クロック数と前記内部クロック数との比に基づいて前記外部クロックの停止を検出する、
請求項１乃至５のいずれか一つに記載の半導体装置。
【請求項７】
前記内部回路は、前記ＰＬＬ回路の自走周波数をあらかじめ記憶するとともに、前記外部クロックの停止時、前記記憶した自走周波数に基づいて動作する、
請求項１乃至６のいずれか一つに記載の半導体装置。
【請求項８】
前記内部回路は、前記外部クロックの停止時、前記記憶した自走周波数に応じて、時間に関する設定値を変更する、
請求項７に記載の半導体装置。
【請求項９】
入力クロックを逓倍した出力クロックを生成するＰＬＬ回路に接続され、前記入力クロックと前記出力クロックとに基づいて、前記入力クロックの停止を検出する、
検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検出回路及び半導体装置に関し、特に、ＰＬＬに入力されるクロックを検出する検出回路及び半導体装置に関する。
【背景技術】
【０００２】
近年、飛行機や鉄道等のように人を乗せ運搬するような装置において、故障時に安全性を確保するためにフェールセーフ動作を行う回路が利用されている。フェールセーフ動作とは、装置の一部に故障が発生した際に装置を安全側に動作させることである。例えば、故障時にすぐに停止すると人命にかかわるような危険な部分については、安全な状態となるように最低限の動作を行う。
【０００３】
このフェールセーフ動作を実現するためには、故障を確実に検出し、制御元へ故障が発生したことを通知する必要がある。例えば、各種制御機器にはマイコン（マイクロ・コンピュータ）等の半導体装置が搭載されており、このマイコンには、高精度のクロックを供給する水晶発振器が接続されている。故障等により水晶発振器からのクロックの供給が停止した場合には、このクロック停止を半導体装置の内部で確実に検出し、適切に動作しなければならない。
【０００４】
外部クロック停止を検出する回路を有する従来の半導体装置として、例えば、特許文献１のものが知られている。図５は、特許文献１に記載された従来の半導体装置の構成を示すブロック図である。この従来の半導体装置は、外部の水晶発振器から供給される外部クロックを逓倍するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路２１２と、外部クロックの停止を検出する外部クロック判定回路２１４を有している。ＰＬＬ回路２１２は、位相比較器２１８、ループフィルタ２２０、停止手段付ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）２２２を有している。
【０００５】
位相比較器２１８は、外部クロックおよび分周器２２４の出力を受け、それらの位相を比較して、その結果をループフィルタ２２０に入力する。ループフィルタ２２０は、この入力の低周波成分を停止手段付ＶＣＯ２２２に入力する。停止手段付ＶＣＯ２２２は、内部クロックを出力するとともに、内部クロックを分周器２２４を介して位相比較器２１８へフィードバックする。外部クロック判定回路２１４は、外部クロックが入力され、外部クロックの停止を判定した外部クロック判定信号は、停止手段付ＶＣＯ２２２に入力される。
【０００６】
停止手段付ＶＣＯ２２２は、外部クロック判定回路２１４の外部クロック判定信号が「外部クロック供給されている」旨を示している場合、ループフィルタ２２０からの入力信号に応じて発振し、内部回路へ内部クロックを出力する。また、停止手段付ＶＣＯ２２２は、外部クロック判定回路２１４の外部クロック判定信号が「外部クロック停止している」旨を示している場合、その内部に組み込まれた停止手段によって自身の発振を停止し、内部回路へ内部クロックの出力を停止する。
【０００７】
図６は、特許文献１に記載された外部クロック判定回路２１４の構成を示す回路図である。外部クロック判定回路２１４は、外部クロックよりも高い周波数のクロックを発振する外部発振器（ＯＳＣ）２４２と、外部発振器２４２の出力クロックがそのクロック端子ＣＬＫに入力されるｎ進のカウンタ２４４と、このカウンタ２４４のキャリー出力（カウンタ出力）を反転し、その出力をカウンタ２４４のイネーブル端子ＥＮに入力するインバータ２４６と、外部クロックを反転するインバータ２４８と、このインバータ２４８の出力と外部クロックとを入力信号とし、その出力をカウンタ２４４のリセット端子ＲＳＴに入力するＮＡＮＤゲート２５０とを有する。
【０００８】
このカウンタ２４４は、そのカウント値がｎに達するまでは、出力端子ＣＯの出力がローレベルであり、端子ＥＮにはインバータ２４６で反転されたハイレベルが入力されるので（イネーブル状態）、外部発振器２４２のクロックのカウントアップを続ける。カウント値がｎに達する前に、外部クロックがＮＡＮＤゲート２５０を介して端子ＲＳＴに入力されると、カウンタ値が０にリセットされる。したがって、外部クロックが入力されている間は、出力端子ＣＯから外部クロック判定信号としてローレベルが出力される。また、カウンタ２４４は、外部クロックが停止し、一度カウント値がｎになってしまうと、出力端子ＣＯから外部クロック判定信号としてハイレベルを出力し、端子ＥＮにはローレベルが入力されるので（ディスエーブル状態）、カウント動作を停止する。そうすると、停止手段付ＶＣＯ２２２の発振が停止するのである。
【０００９】
このように、従来の半導体装置は、外部クロック判定回路２１４により、外部クロックの停止を検出し、検出時にＰＬＬ２１２の自走発振（内部クロック）を停止し、カウンタ２４４のカウント動作（クロック停止の検出）を停止するものである。
【特許文献１】特開平６−１８７０６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の半導体装置では、外部クロック判定回路２１４において、水晶発振器から入力される外部クロックと、外部発振器２４２のクロックとに基づいて、外部クロックの停止を検出している。このため、外部クロック用の水晶発振器とは別に、サブ発振器やリング・オシレータ等の外部発振器２４２が必要となってしまう。したがって、外部発振器２４２を接続するための端子が増え、回路構成が冗長になるとともに、コストが高くなるという問題点があった。
【００１１】
また、従来例の半導体装置では、外部クロックの発振停止を検出した場合にＰＬＬ回路の出力を停止してしまうため、接続されている装置もすぐに停止してしまう。したがって、接続される装置によっては、故障時にすぐに停止することで、人命にかかわるような危険が発生することがある。
【課題を解決するための手段】
【００１２】
本発明にかかる半導体装置は、入力される外部クロックを逓倍した内部クロックを生成するＰＬＬ回路と、前記内部クロックに基づいて動作する内部回路と、前記外部クロックと前記内部クロックに基づいて前記外部クロックの停止を検出し、検出した結果を前記内部回路へ出力する検出回路と、を有するものである。本発明にかかる半導体装置によれば、ＰＬＬ回路が逓倍した内部クロックを用いて、外部クロックの停止を検出することにより、外部クロック検出用の発振器を別途設ける必要がない。これにより、簡易な回路構成により、外部クロックの停止を効率よく検出することができる。
【００１３】
本発明にかかる検出回路は、入力クロックを逓倍した出力クロックを生成するＰＬＬ回路に接続され、前記入力クロックと前記出力クロックとに基づいて、前記入力クロックの停止を検出するものである。本発明にかかる検出回路によれば、ＰＬＬ回路が逓倍した内部クロックを用いて、外部クロックの停止を検出することにより、外部クロック検出用の発振器を別途設ける必要がない。これにより、簡易な回路構成により、外部クロックの停止を効率よく検出することができる。
【発明の効果】
【００１４】
本発明によれば、簡易な回路構成により、外部クロックの停止を効率よく検出できる検出回路及び半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
発明の実施の形態１．
まず、図１乃至図４を用いて、本発明の実施の形態１にかかる半導体装置について説明する。本実施形態にかかる半導体装置は、ＰＬＬ回路の入力クロックとＰＬＬ回路の出力クロックとに基づいて入力クロックの停止を検出することを特徴としている。
【００１６】
図１は、本実施形態にかかる半導体装置の構成を示している。この半導体装置１は、ＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）等の各種制御装置に設けられるマイコン等である。例えば、人を乗せ運搬するような装置等、異常時に人命にかかわる危険性を伴う装置を制御する。具体的には、飛行機や鉄道、船、車等の駆動手段（エンジン）や停止手段（ブレーキ）、操舵手段（ステアリング）等を制御する。
【００１７】
図に示されるように、半導体装置１には、水晶発振器２が接続されている。水晶発振器２は、半導体装置１に内蔵される発振器（リング・オシレータなど）よりも高精度のクロックを生成する。半導体装置１は、水晶発振器２から供給される発振クロック（外部クロック）に基づいて内部で動作クロックを生成し所望の動作を行う。半導体装置１は、ＰＬＬ回路１１、発振停止検出回路１２、内部回路１３、フェールセーフ回路１４を有している。
【００１８】
ＰＬＬ回路１１は、水晶発振器２から供給される発振クロックを逓倍し、ＰＬＬ出力クロック（内部クロック）を生成する。ＰＬＬ出力クロックは、発振クロックよりも周波数が高く、内部回路１３が動作するための動作クロック（システムクロック）である。ＰＬＬ回路１１は、発振クロックが入力されている場合、ロック状態となって、逓倍したクロックをＰＬＬ出力クロックとして出力するが、発振クロックが入力されない場合、自走発振状態となって、所定の自走周波数のクロック（自走クロック）をＰＬＬ出力クロックとして出力する。この自走周波数は、ＰＬＬ出力クロックよりも低い周波数である。
【００１９】
発振停止検出回路１２は、発振クロックの停止（供給停止）を検出し、検出結果である発振停止検出信号を出力する。本実施形態の発振停止検出回路１２は、ＰＬＬ回路１１の入力である発振クロックと、ＰＬＬ回路１１の出力であるＰＬＬ出力クロックに基づいて、発振クロックの停止を検出する。発振停止検出回路１２は、発振クロックとＰＬＬ出力クロックを比較し、発振クロックの停止により入力が無くなり、ＰＬＬ回路１１から自走クロックのみが入力されている場合に、発振クロックの停止を検出する。
【００２０】
発振クロックの停止の要因として、例えば、事故による衝撃や振動、熱等によるものがある。具体的には、水晶発振器の破壊や、水晶発振器との接続配線の切断、パッケージ端子の剥がれ、プリント基板のパタン切断、半導体装置１の内部の配線切断、回路異常などが発生しうる。
【００２１】
内部回路１３は、ＰＬＬ回路１１から出力されるＰＬＬ出力クロックに基づいて動作し、各種の処理を実行する回路であり、例えばＣＰＵ等である。内部回路１３は、外部端子を介して外部装置に接続され、外部装置の動作を制御する。また、内部回路１３は、半導体装置１の機能に応じて、複数設けることが可能である。
【００２２】
フェールセーフ回路１４は、発振停止検出回路１２から出力される発振停止検出信号に応じてフェールセーフ動作を実行する。例えば、フェールセーフ回路１４は、発振停止検出信号により発振クロックの停止を受けた場合、内部回路１３等へ制御信号を出力し、内部回路１３等や外部装置が安全な状態となるように制御する。このとき、内部回路１３や外部装置の機能に応じて、内部回路１３や外部装置を所定の期間まで最低限動作させたり、あるいは、内部回路１３や外部装置を緊急停止させてもよい。
【００２３】
例えば、内部回路１３が電気自動車のモーターを制御する場合、異常時に、大出力のモーターが急加速、急停止してしまい危険な状態となるため、最低限動作させ、安全に停止するように制御する。また、外部端子にモーターを接続している場合、異常時に、外部端子を出力の状態で停止してしまうと、モーター張り付きやデューティー異常により誤動作や破壊してしまうことがあるため、この外部端子をハイ・インピーダンスにすることにより、安全な状態となり、誤動作や破壊を防止する。
【００２４】
フェールセーフ回路１４は、一例として、割り込み回路や端子制御回路、ポーリング用のレジスタ、緊急停止が必要なその他の回路等である。割り込み回路は、ＣＰＵで実行されるソフトウェアに割り込みを通知することで、ソフトウェアを割り込みルーチン処理に移行させ、システムをフェールセーフの状態に遷移させる。このとき、ソフトウェアにおいて、異常状態を記憶することも可能である。端子制御回路は、外部端子をハイ・インピーダンスにする。ハイ・インピーダンスにすることで、上記のように外部端子に接続されている装置に、異常を認識させ安全な方向に動作させる。ポーリング用のレジスタは、内部回路１３が定期的に読み出すことにより、内部回路１３に発振クロックの停止／動作を認識させるためのレジスタである。例えば、発振クロックの停止後に、発振クロックの供給が再開された場合、ポーリング用のレジスタを正常な値にすると、内部回路１３は、発振クロックの再開を認識し、正常な状態に復旧することができる。
【００２５】
尚、ここでは、フェールセーフ回路１４と内部回路１３を別のブロックとして説明しているが、フェールセーフ回路１４と内部回路１３とを１つのブロックとして構成してもよい。また、内部回路１３が発振クロック停止時に緊急停止する必要のある回路であれば、フェールセーフ回路１４を介さずに発振停止検出信号を内部回路１３に直接入力し、内部回路１３が発振停止検出信号に応じて、ソフトウェアの介在無しに、即停止してもよい。
【００２６】
図２は、ＰＬＬ回路１１と発振停止検出回路１２の構成の一例を示している。図に示されるように、ＰＬＬ回路１１は、位相比較器１１１、ローパスフィルタ１１２、ＶＣＯ１１３、分周器１１４を有している。
【００２７】
位相比較器１１１は、水晶発振器２から供給される発振クロックと、分周器１１４からの分周クロックとの位相を比較し、その比較結果（位相差）に応じた信号を出力する。ローパスフィルタ１１２は、位相比較器１１１から出力される信号のうち、高周波成分を除去し、低周波成分のみを通過させる。ＶＣＯ１１３は、ローパスフィルタ１１２から出力される信号の電圧に応じてクロックを生成し、これをＰＬＬ出力クロックとして出力する。分周器１１４は、ＶＣＯ１１３から出力されるＰＬＬ出力クロックを分周した分周クロックを位相比較器１１１へ出力する。
【００２８】
すなわち、ＰＬＬ回路１１は、入力部を位相比較器１１１、出力部をＶＣＯ１１３とし、出力信号を入力部へ帰還する帰還回路を構成している。例えば、発振クロックが停止している場合、位相比較器１１１からも信号が出力されないため、ＶＣＯ１１３は、自走発振し自走クロックを出力する。そして、発振クロックが入力されると、位相比較器１１１は、発振クロックと分周器１１４の分周クロックとに位相差が生じている間（アン・ロック状態）、クロックの周波数を変化させるための信号をローパスフィルタ１１２を介してＶＣＯ１１３へ出力する。さらに、発振クロックと分周器１１４の分周クロックとの位相が一致した場合（ロック状態）、位相比較器１１１は、
クロックの周波数を維持するために、一定の信号をローパスフィルタ１１２を介してＶＣＯ１１３へ出力する。
【００２９】
図に示されるように、例えば、発振停止検出回路１２は、カウンタ１２１を有している。カウンタ１２１は、発振クロックを所定値までカウントし、ＰＬＬ出力クロックによりカウンタ値をリセットする。カウンタ１２１は、ＰＬＬ回路１１のＰＬＬ出力クロックがクロック端子ＣＬＫに入力され、発振クロックがリセット端子ＲＳＴに入力され、出力端子ＣＯから発振停止検出信号を出力する。
【００３０】
カウンタ１２１は、０〜（ｎ−１）までの数をカウントするｎ進カウンタであり、このカウント値がオーバーフローした場合に出力端子ＣＯから所定の信号を出力する。例えば、カウンタ１２１は、ＰＬＬ出力クロックを順次カウントアップし、カウント値がｎに達するまで、出力端子ＣＯの出力はローレベルである。カウンタ値がｎに達する前に、リセット端子ＲＳＴに発振クロックが入力されると、カウント値が０にリセットされて、再度、０からカウントが開始される。したがって、発振クロックが入力されている間、出力端子ＣＯから発振停止検出信号としてローレベルが出力される。そして、発振クロックが停止し、カウント値がｎになると、カウンタがオーバーフローし出力端子ＣＯから発振停止検出信号としてハイレベルが出力される。本実施形態では、従来例のように出力端子の信号をイネーブル端子ＥＮに入力しないため、発振クロックの停止を検出した後も、カウンタは動作し、検出動作を続ける。
【００３１】
尚、カウンタを用いる場合、入力されるクロックをカウントアップしてもよいし、カウントダウンしてもよい。また、発振停止検出回路１２は、発振クロックとＰＬＬ出力クロックを用いて発振クロックの停止が検出できる回路であれば、カウンタに限らず、その他の回路でもよい。例えば、発振クロックとＰＬＬ出力クロックとのクロック数の比や、周波数の差、位相差等のようなクロックの関係により検出してもよい。
【００３２】
次に、図３及び図４を用いて、本実施形態にかかる半導体装置の動作について説明する。図３は、水晶発振器２から供給される発振クロックが停止し（発振停止）、その後、発振クロックの供給が再開（発振再開）した場合の各信号波形を示している。
【００３３】
まず、発振クロックが正常に供給されている間（図中（ａ）までの間）、ＰＬＬ回路１１は、ロック状態であり、ＰＬＬ出力クロックは、発振クロックを逓倍したクロックとなる。次いで、図中（ａ）において、発振クロックが停止すると、ＰＬＬ回路１１は、自走発振状態となり、ＰＬＬ出力クロックは、自走周波数の自走クロックとなる。次いで、図中（ｂ）において、発振クロックが再開すると、ＰＬＬ回路１１は、アン・ロック状態からロック状態となり、ＰＬＬ出力クロックは、自走クロックから発振クロックを逓倍したクロックとなる。
【００３４】
ここで、発振停止検出回路１２が出力する発振停止検出信号は、発振クロックが供給されている間は、ローレベルであり、発振クロックが停止してから（図中（ａ）の後）、所定のタイミングでハイレベルとなる。さらに、発振停止検出信号は、発振クロックの供給が再開されてから（図中（ｂ）の後）、所定のタイミングでローレベルとなる。
【００３５】
例えば、発振クロックが停止してから、発振停止検出回路１２が停止を検出し、発振停止検出信号をハイレベルとするまでの期間は、より短い方が好ましい。より短い方が、発振クロック停止後、すぐに（リアルタイムに）、フェールセーフ回路１４や内部回路１３、外部装置においてフェールセーフ動作や緊急停止を行うことができるからである。同様に、発振クロックが再開してから、発振停止検出回路１２が再開を検出し、発振停止検出信号をローレベルとするまでの期間は、すぐに動作を復旧させるため、より短い方が好ましい。
【００３６】
図４は、発振停止検出回路１２に入力される発振クロックとＰＬＬ出力クロックの波形の例を示している。図４（ａ）は、発振クロックの１クロック（１周期）に対し、ＰＬＬ出力クロックが４クロック（４周期）となる例である。ここでは、発振停止検出回路１２を図２のカウンタ１２１で構成したとして、カウンタ１２１として４進カウンタを用いる。例えば、カウンタ１２１は、ＰＬＬ出力クロックの立ち上がりのタイミングを０〜３まで順次カウントし、発振クロックの立ち上がりのタイミングでカウント値を０にリセットする。そして、発振クロックが停止し、カウンタ値が４まで達すると、４進カウンタがオーバーフローするため、発振クロックの停止を検出し、発振停止検出信号がハイレベルとなる。さらに、発振クロックの供給が再開されると、発振クロックによりカウンタ１２１がリセットされてオーバーフローしなくなるので、発振停止検出信号がローレベルとなる。
【００３７】
図４（ｂ）は、発振クロックの２クロック（２周期）に対し、ＰＬＬ出力クロックが３クロック（３周期）となる例である。ここでは、発振停止検出回路１２をクロック数の比により発振クロックの停止を検出する回路で構成したとして、発振クロック／ＰＬＬ出力クロック＝２／３となるように設定する。例えば、発振停止検出回路１２は、ＰＬＬ出力クロックのクロック数と、発振クロックのクロック数を常にカウントし、これらのクロック数を比較する。ＰＬＬ出力クロックのクロック数が３となったときに、発振クロックのクロック数を参照し、２に達していれば、発振クロックは正常とする。そして、発振クロックが停止したことにより、ＰＬＬ出力クロックのクロック数が３となっても、発振クロックのクロック数が２に達していない場合、発振クロックの停止を検出し、発振停止検出信号がハイレベルとなる。さらに、発振クロックの供給が再開されると、ＰＬＬ出力クロックのクロック数と発振クロックのクロック数の関係が満たされるため、発振停止検出信号がローレベルとなる。
【００３８】
尚、この図のクロックは、一例であり、発振クロックとＰＬＬ出力クロックとが異なる周波数であれば、その他のクロックでもよい。ここでは、発振クロックと、高周波数のＰＬＬ出力クロックを発振停止検出回路１２で参照しているが、発振クロックと、ＰＬＬ出力クロックを分周した低周波のクロックと参照してもよい。この場合、分周器１１４の出力を発振停止検出回路１２に入力してもよい。
【００３９】
以上のように本実施形態の半導体装置では、発振停止検出回路１２において、ＰＬＬ回路１１の発振クロック（入力クロック）とＰＬＬ回路１１の出力クロックに基づいて、発振クロックの停止を検出する。すなわち、発振停止検出回路１２では、ＰＬＬ回路１１の自走発振を用いて発振クロックの停止を検出する。したがって、従来例のように、発振クロックの停止を検出するための発振器を別途設ける必要がないため、半導体装置の端子数の削減、回路構成の簡易化、チップサイズの削減を図ることができ、コストを低減することができる。
【００４０】
また、発振停止検出回路１２において発振クロックの停止を検出した場合に、ＰＬＬ回路１１から内部回路１３や外部装置へ自走クロックが出力され続けるため、発振クロックが停止した場合でも、内部回路１３や外部装置はこの自走クロックにより動作を続けることができる。従来例では、発振停止を検出した場合にＰＬＬ回路の出力を停止してしまうが、発振クロックの停止時にすぐに停止すると危険を伴うようなシステムでは、従来例を適用することはできない。このようなシステムに、本実施形態を適用することで、発振クロック停止時、自走クロックにより安全な状態まで動作させ、危険を回避することができる。
【００４１】
さらに、発振停止検出回路１２が検出した発振クロックの停止に応じて、フェールセーフ回路１４や内部回路１３、外部装置が、その危険性等に応じて、フェールセーフ動作を行ったり、緊急停止をすることができる。これにより、システムに致命的な影響を与えるような回路を制御し、装置の安全性を確保することができる。
【００４２】
さらにまた、発振停止検出回路１２が発振クロックの停止を検出した後も、発振クロックの監視を続けるため、発振クロックの再開を検出し、内部回路１３や外部装置を正常な動作に復旧することができる。従来例では、発振クロック停止時、カウンタをディスエーブル状態にしてしまうため、発振クロックの再開を検出できない。本実施形態では、例えば、半導体装置１と水晶発振器２の接続が瞬断により、一時的に切断しすぐに元に戻ったような場合でも、正常に動作することができる。
【００４３】
その他の発明の実施の形態．
尚、上述の例では、発振停止検出回路１２が発振停止を検出するために用いる発振クロックとＰＬＬ出力クロックとの関係（クロック数の比等）は、半導体装置の設計段階で設定しておくものであるが、設計後の段階でこの関係を決定してもよい。例えば、半導体装置の出荷時にＰＬＬ回路の自走周波数を測定しておき、半導体装置の内部のメモリに記憶しておく。そして、この測定した自走周波数に基づいて、発振クロックの停止を所定のタイミングで検出できるように、クロックの関係を決定してもよい。また、発振停止時に自走クロックで内部回路１３や外部装置が動作する場合、動作環境が異なるため通常のクロックと同様に動作できない場合もある。この場合、測定しておいた自走周波数をあらかじめ考慮して内部回路１３や外部装置が動作するようにしてもよい。例えば、測定しておいた自走周波数を内部回路１３や外部装置のメモリに記憶しておき、発振停止検出回路１２において発振クロックの停止を検出した場合、内部回路１３や外部装置は、メモリに記憶した自走周波数の値に基づいて動作する。内部回路１３や外部装置は、この自走周波数に応じて演算を行い、タイマの設定値やモーター制御の周期など時間に関する設定値が所望の値となるように変更し動作する。自走周波数は、半導体装置ごとにバラツキがあるため、測定して記憶しておくことで、バラツキに対応することができるようになる。
【００４４】
上述の例では、フェールセーフ動作は、フェールセーフ回路１４により行ったが、これに限らず、発振停止検出回路１２において、フェールセーフ動作を制御してもよい。例えば、内部回路１３や外部装置が自走クロックによって所定期間動作すると安全な状態となるような回路として、発振停止検出回路１２において、発振停止からこの所定期間経過後に発振停止検出信号を出力する。そして、このタイミングで内部回路１３や外部装置が動作を停止してもよい。これにより、フェールセーフ回路１４や内部回路１３、外部装置において、フェールセーフ動作する期間を考慮する必要が無い。
【００４５】
このほか、本発明の要旨を逸脱しない範囲で種々の変形、実施が可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明にかかる半導体装置の構成を示すのブロック図である。
【図２】本発明にかかる半導体装置の構成を示すのブロック図である。
【図３】本発明にかかる半導体装置の各信号を示す波形図である。
【図４】本発明にかかる半導体装置の各信号を示す波形図である。
【図５】従来の半導体装置の構成を示すのブロック図である。
【図６】従来の半導体装置の構成を示すのブロック図である。
【符号の説明】
【００４７】
１  半導体装置
２  水晶発振器
１１  ＰＬＬ回路
１２  発振停止検出回路
１３  内部回路
１４  フェールセーフ回路
１１１  位相比較器
１１２  ローパスフィルタ
１１３  ＶＣＯ
１１４  分周器
１２１  カウンタ
【図１】
2006287736.tif 000003
【図２】
2006287736.tif 000004
【図３】
2006287736.tif 000005
【図４】
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【図５】
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【図６】
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