(57)【要約】【課題】  大規模なＲＡＭの構成においても超高速で且つ超低消費電力を実現可能とする。【解決手段】  超伝導ＲＡＭの構成は、メモリセルアレイにアクセスするワード線、ビット線等の駆動線及びセンス線のそれぞれを複数のブロックに分割し、そのブロック内の信号伝搬にはそれぞれ負荷駆動能力の高いレベル論理のドライバ回路及びセンス回路を有するブロック内信号伝搬回路（ＤＲ）３を用いており、更に、長距離のブロック間の信号伝搬には高速動作が可能な単一磁束量子（ＳＦＱ）素子で構成された超伝導パッシブトランスミッションライン（ＰＴＬ）２を使用している。その結果、全体としての高速動作を可能にする。これにスプリッタ（Ｓ）又はコンフルエンスバッファ（Ｃ）、及びラッチ回路（ＤＬ）を追加して用いることができ、更にバイナリーツリー構成を採用してもよい。【選択図】      図１
2006252717.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイを駆動するワード線又はビット線を構成する方法において、前記ワード線又はビット線を複数個のブロックに分割し、メモリセルを直接駆動する前記ブロック内の信号伝搬には駆動能力の高いレベル論理の超伝導ドライバ回路を使用し、複数個のブロック間の信号伝搬には単一磁束量子（ＳＦＱ）を用いて高速に信号伝搬が可能な超伝導パッシブトランスミッションライン（ＰＴＬ）を用いることを特徴とするワード線又はビット線の構成方法。
【請求項２】
請求項１に記載のワード線又はビット線の構成方法において、前記ワード線又はビット線は、更に、前記超伝導パッシブトランスミッションライン（ＰＴＬ）を単一磁束量子（ＳＦＱ）素子で構成されたスプリッタを介して直列に接続することを特徴とするワード線又はビット線の構成方法。
【請求項３】
請求項１に記載のワード線又はビット線の構成方法において、前記ワード線又はビット線は、更に、前記超伝導パッシブトランスミッションライン（ＰＴＬ）を単一磁束量子（ＳＦＱ）素子で構成されたスプリッタを介してバイナリーツリー構造に配置することを特徴とするワード線又はビット線の構成方法。
【請求項４】
請求項２又は請求項３に記載のワード線又はビット線の構成方法において、前記ワード線又はビット線は、更に、前記超伝導パッシブトランスミッションライン（ＰＴＬ）の接続途中に少なくとも１個のラッチ回路を設け、前記ラッチ回路で情報を保持させることにより、前記複数個のブロック間の信号伝搬を少なくとも２段のパイプラインで動作させて高速動作を可能にすることを特徴とするワード線又はビット線の構成方法。
【請求項５】
メモリセルアレイからの情報を検出するセンス線を構成する方法において、メモリセルアレイからの情報を検出するセンス線を複数個のブロックに分割し、メモリセルからの情報を直接検出する前記ブロック内の信号伝搬には駆動能力の高いレベル論理の超伝導センス回路を使用し、複数個の前記ブロック間の信号伝搬には単一磁束量子（ＳＦＱ）を用いて高速に信号伝搬が可能な超伝導パッシブトランスミッションライン（ＰＴＬ）を用いることを特徴とするセンス線の構成方法。
【請求項６】
請求項５に記載のセンス線の構成方法において、前記センス線は、更に、前記超伝導パッシブトランスミッションライン（ＰＴＬ）を単一磁束量子（ＳＦＱ）素子で構成されたコンフルエンスバッファを介して直列に接続することを特徴とするランダムアクセスメモリにおけるセンス線の構成方法。
【請求項７】
請求項５に記載のセンス線の構成方法において、前記センス線は、更に、前記超伝導パッシブトランスミッションライン（ＰＴＬ）を単一磁束量子（ＳＦＱ）素子で構成されたコンフルエンスバッファを介してバイナリーツリー構造に配置することを特徴とするセンス線の構成方法。
【請求項８】
請求項６又は請求項７に記載のセンス線の構成方法において、前記センス線は、更に、前記超伝導パッシブトランスミッションライン（ＰＴＬ）の接続途中に少なくとも１個のラッチ回路を設け、前記ラッチ回路で情報を保持することにより、前記複数個のブロック間の信号伝搬を少なくとも２段のパイプラインで動作させて高速動作を可能にすることを特徴とするセンス線の構成方法。
【請求項９】
ランダムアクセスメモリを構成する方法において、メモリセルアレイは前記請求項１から請求項４までのうちの一つに記載のワード線及びビット線、並びに前記請求項５から請求項８までのうちの一つに記載のセンス線で構成し、デコーダ回路は単一磁束量子（ＳＦＱ）素子で構成することを特徴とするランダムアクセスメモリ構成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、極低温で動作し超伝導性を有する集積回路で使用されるランダムアクセスメモリ（以後、ＲＡＭと略称する）の構成及びその構成方法に関するものである。
【背景技術】
【０００２】
超伝導ＲＡＭは、半導体のＲＡＭと同様にデコーダ回路、ドライバ回路、センス回路及びメモリセルアレイで構成される。メモリセルアレイは、メモリセルを２次元のマトリックスアレイの形状に配置したものである。ＲＡＭにおいて、アドレス信号で指定されたメモリセルへの情報の書込みは、横方向と縦方向の二つのデコーダ回路により、マトリックスアレイの行と列とが選択され、その信号を受けてドライバ回路がメモリセルアレイにデータ信号（情報）を伝搬させることにより行われる。読出しも同様に、アドレスに対応したマトリックスアレイの行と列との信号により選択されたメモリセルに保持されているデータ信号（情報）をセンス回路によって読み出す。
【０００３】
従来の超伝導ＲＡＭ構成は、ＲＡＭの規模（記憶容量）が大きくなると、メモリセルのマトリックスアレイも大きくなり、一つのドライバ回路又はセンス回路が駆動するメモリセルの数（１行又は１列のメモリセルの数）が増大し、動作時間が大きくなるという問題点があった。
【０００４】
この問題点を解決するため、例えば、特開２０００−２６０１８７号公報（特許文献１）により、ＲＡＭを小さなブロックに分割するという方法が提案されている。
【０００５】
この提案について、図１４及び図１５を併せ参照して説明する。
【０００６】
図１４に、この従来技術による超伝導ＲＡＭ（ランダムアクセスメモリ）のブロック構成図の一例を示す。図１５に２５６ＲＡＭブロック５１の一例を示す。
【０００７】
図１４に示される超伝導ＲＡＭは、６４個の２５６ＲＡＭブロック５１により形成される１６ｋビットのＲＡＭ構成の一例である。図示の超伝導ＲＡＭは、２５６ＲＡＭブロック５１と、ブロックデコーダ回路５２と、ブロックセンス回路５３と、ブロック間の信号伝搬を行う電圧型論理のドライバ回路（交流電流バイアス）５４と、上述したそれぞれの回路を接続するインピーダンス整合ライン５５、高周波の交流電流（ＡＣ）を供給するためのＬＣ共振回路５６とで構成されている。
【０００８】
一個の２５６ＲＡＭブロック５１は、１６行１６列の記憶セルアレイと、交流電流でバイアスされる超伝導ラッチング素子で構成された電圧型論理のドライバ回路６１及びセンス回路６２と、直流電流でバイアスされる超伝導単一磁束量子（ＳＦＱ）素子で構成されたデコーダ回路６３とで構成されている。
【０００９】
この回路では、１０ＧＨｚクロック動作を可能にするため、一つの電圧型論理のドライバ回路６１で駆動する記憶セルアレイの大きさは１６行１６列の２５６ビットに制限されている。そのため、多数のＲＡＭブロックに並列に信号を伝えるマルチドライバ方式を採用している。一個の２５６ＲＡＭブロック５１は、１６行１６列の記憶セルアレイと、交流電流でバイアスされる超伝導ラッチング素子で構成された電圧型論理のドライバ回路６１及びセンス回路６２と、直流電流でバイアスされる超伝導単一磁束量子（ＳＦＱ）素子で構成されたデコーダ回路６３とで構成されている。このように、この従来の超伝導ランダムアクセスメモリでは、２５６ＲＡＭブロックという小さなＲＡＭブロックに分割することにより一つのドライバ回路が駆動する記憶セルアレイの大きさを制限して、高速動作を可能にしている。さらに、ブロック間の信号伝搬に交流電源で動作する電圧論理型のドライバ回路とインピーダンス整合ラインとを用いることで、ＲＡＭ全体としての高速動作を可能にしている。
【００１０】
【特許文献１】特開２０００−２６０１８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ランダムアクセスメモリの大規模化に伴い、通常の構成では、デコーダ回路、ドライバ回路、及びセンス回路の素子数は、メモリセルの容量の平方根に比例して増大するだけである。
【００１２】
しかしながら、従来技術の超伝導ランダムアクセスメモリは、デコーダ回路、ドライバ回路、センス回路及びメモリセルアレイを含む完全なＲＡＭ構造の小さなブロックに分割していた。このため、ランダムアクセスメモリの大容量化に伴い、分割数が正比例して増えるため、デコーダ回路、ドライバ回路、センス回路の数も正比例して増える。従って、レイアウト面積及び消費電力がメモリ容量の増大化に正比例して増大するといった問題点があった。
【００１３】
さらに、従来の超伝導ランダムアクセスメモリでは、デコーダ回路以外は交流電源で動作する電圧論理型の素子で構成しているため、高周波の交流電源が必要であるということと、そのため消費電力もさらに大きくなるという大きな問題点があった。
【００１４】
本発明の目的は、このような従来技術の問題点を除去し、大規模なランダムアクセスメモリの構成においても超高速動作が可能で、且つ、消費電力の小さい直流電源で動作可能な超伝導ランダムアクセスメモリの構成を提供することにある。
【課題を解決するための手段】
【００１５】
本発明による超伝導ＲＡＭは、上記目的を達成するために、下記の特徴を有する。
【００１６】
第１に、メモリセルアレイを駆動するワード線又はビット線の構造は、複数個のブロックに分割される。このワード線又はビット線の各ブロックは、駆動能力の高いレベル論理を有し、メモリセルを直接駆動するブロック内の信号伝搬に使用される超伝導ドライバ回路と、単一磁束量子（ＳＦＱ）を用いて高速に信号伝搬が可能な、複数個のブロック間の信号を伝搬するために配置される超伝導パッシブトランスミッションライン（以後、ＰＴＬと略称する）とを含んでいる。
【００１７】
複数個のブロック間の信号伝搬は、超伝導ＰＴＬを単一磁束量子（ＳＦＱ）素子で構成されたスプリッタ（Ｓ）を介して直列に接続した構成であってもよい。又は、複数個のブロック間の信号伝搬は、超伝導ＰＴＬを単一磁束量子（ＳＦＱ）素子で構成されたスプリッタ（Ｓ）を介してバイナリーツリー構造に配置した構成であってもよい。、
又は、複数個のブロック間の信号伝搬は、超伝導ＰＴＬの途中に少なくとも１個以上のラッチ回路（ＤＬ）を含み、このラッチ回路（ＤＬ）で情報を保持することにより、前記複数個のブロック間の信号伝搬を少なくとも２段以上のパイプラインで動作させることで高速動作を可能にするという構成であってもよい。
【００１８】
第２に、メモリセルアレイからの情報を検出するセンス線も、複数個のブロックに分割されている。このセンス線の各ブロックは、駆動能力の高いレベル論理を有し、メモリセルを直接駆動するブロック内の信号伝搬に使用される超伝導ドライバ回路と、単一磁束量子（ＳＦＱ）を用いて高速に信号伝搬が可能な、複数個のブロック間の信号を伝搬するために配置される超伝導ＰＴＬとを含んでいる。
【００１９】
複数個のブロック間の信号伝搬は、超伝導ＰＴＬを単一磁束量子（ＳＦＱ）素子で構成されたコンフルエンスバッファ（Ｃ）を介して直列に接続した構成であってもよい。又は、複数個のブロック間の信号伝搬は、超伝導ＰＴＬを単一磁束量子（ＳＦＱ）素子で構成されたコンフルエンスバッファを介してバイナリーツリー構造に配置した構成であってもよい。
【００２０】
又は、複数個のブロック間の信号伝搬は、超伝導ＰＴＬの途中に少なくとも１個以上のラッチ回路（ＤＬ）を有し、このラッチ回路（ＤＬ）で情報を保持して、前記複数個のブロック間の信号伝搬を少なくとも２段以上のパイプラインで動作させることにより高速動作を可能にするという構成であってもよい。
【００２１】
第３に、本発明によるＲＡＭは、上記本発明によるワード線、ビット線及びセンス線で構成されたメモリセルアレイと、単一磁束量子（ＳＦＱ）素子で構成されたデコーダ回路とで構成されていてもよい。
【発明の効果】
【００２２】
本発明による超伝導性を有するランダムアクセスメモリの構成は、メモリセルアレイにアクセスするワード線、ビット線等の駆動線及びセンス線のそれぞれは複数のブロックに分割されている。そこで、そのブロック内の信号伝搬はそれぞれ負荷駆動能力の高いレベル論理のドライバ回路及びセンス回路を用いており、更に、長距離のブロック間の信号伝搬には高速動作が可能な単一磁束量子（ＳＦＱ）素子で構成された超伝導パッシブトランスミッションライン（ＰＴＬ）を使用している。その結果、全体としての高速動作を可能にするという効果がある。
【００２３】
その理由は、超伝導パッシブトランスミッションライン（ＰＴＬ）が、所望の特性インピーダンスを有するストリップ又はマイクロストリップラインと、ＳＦＱ素子で構成されたドライバ回路及びレシーバ回路とで構成されるからである。すなわち、超伝導ＰＴＬは、理想的な伝送線路であり、ストリップラインを構成する絶縁層の誘電率に応じた光のスピードで信号をほとんど減衰なしに伝搬させることができるからである。
【００２４】
また、これらの構成要素は低消費電力のＳＦＱ回路で構成されているので、直流電源で動作可能であり、且つ消費電力を大幅に削減できるという効果もある。更に、ブロック間の信号伝搬をパイプライン化することで、どのような大規模な超伝導ランダムアクセスメモリのワード線、ビット線及びセンス線の構成においても超高速のクロック動作を実現できるという効果がある。
【００２５】
さらに、本発明のこれらのワード線、ビット線及びセンス線で構成されたメモリセルアレイと、ＳＦＱ素子で構成されたデコーダ回路とで超伝導ランダムアクセスメモリを構成することで、超高速で且つ超低消費電力の大規模な超伝導ランダムアクセスメモリを実現できるという効果がある。
【発明を実施するための最良の形態】
【００２６】
全体として直流電源で動作する超高速且つ超低消費電力の大規模な超伝導ＲＡＭとするという目的を、上述したようなワード線、ビット線、及びセンス線で構成されたメモリセルアレイと、単一磁束量子（ＳＦＱ）素子で構成されたデコーダ回路とで構成することにより実現した。
【００２７】
上述した単一磁束量子（ＳＦＱ）素子で構成されたスプリッタ、コンフルエンスバッファ、及びラッチ回路は、例えば、文献（IEEE Transaction on applied superconductivity, vol. 1, no. 1, p.7, 1991）に詳しく記載されている。スプリッタとしては、この文献の図４に示されている回路を、コンフルエンスバッファとしては、図６に示されている回路、又は同様の機能として図１０に示されているＯＲ回路を使用することができる。ラッチ回路としては、この文献の図７に記載されているＲＳフリップフロップ回路を使用することができる。
【００２８】
また、パッシブトランスミッションライン（ＰＴＬ）に関しては、例えば、文献（Extended Abstracts of ISEC’01, 175-176.）又は特開２００４−７２１４１号公報に詳しく記載されている。ブロック内の信号伝搬には、それぞれ負荷駆動能力の高いレベル論理のドライバ回路及びセンス回路が用いられているが、例えば、文献（IBM J. RES. DEVELOP. Vol. 24, no. 2, pp. 143-154, 1980）に記載されている直流電源で動作可能なドライバ回路及びセンス回路を用いることもできる。
【００２９】
また、ワード線、ビット線、又はセンス線を、上述したようにブロック内の信号伝搬回路とブロック間の信号伝搬回路とに分けることで、これらの線路の構造は複雑になる。しかし、メモリセルアレイが大規模になった場合にも高速動作を可能にしている。なお、このような、多少複雑な線路構造は、デバイス構造上、ニオブ（Ｎｂ）の多層配線構造を採用することにより、メモリセルのレイアウト面積を増やすことなく実現できる。
【００３０】
ＲＡＭの規模が大きくなり、メモリセルアレイが大きくなると、一つのドライバ回路が駆動するメモリセルの数が増大し、動作速度は必然的に遅くなる。このため、本発明では、一つのドライバ回路及びセンス回路が駆動するメモリセルの数を分割により限定することにより高速動作を可能としている。そして、分割した複数個のドライバ回路又はセンス回路に対して、超高速で超低消費電力という特性を有する単一磁束量子（ＳＦＱ）素子で構成された回路と超伝導ＰＴＬとにより、超高速で信号の伝搬が行われる。本発明では、このようなブロック間の信号伝搬とブロック内の信号伝搬とからなるワード線、ビット線、及びセンス線を構成することによりＲＡＭ全体としての高速動作を可能としている。
【００３１】
また、ＲＡＭの規模がさらに大きくなる場合には、分割するブロックの数が増大してブロック間の信号伝搬に要する時間が長くなる。しかし、ラッチ回路を挿入してブロック間の信号伝搬に要するパイプライン段数を増やすことにより、所望の高速動作を保証している。言い換えれば、ＲＡＭの所望のクロック周波数を得るために、一つのドライバ回路又はセンス回路の動作時間がそのクロック周期内で完了するようにメモリセルアレイを複数個のブロックに分割し、分割した複数個のブロック間の信号伝搬もパイプライン化している。この結果、どのような大規模なＲＡＭの構成においても所望の高速クロック動作を可能にしている。
【００３２】
一方、大規模な超伝導ＲＡＭにおいて、このような分割数の増大は消費電力の増大という問題につながる。しかし、本発明によるブロック間信号伝搬回路は、超伝導ＰＴＬ、スプリッタ、コンフルエンスバッファ、及びラッチ回路など単一磁束量子（ＳＦＱ）素子で構成されているので、直流電源で動作するＳＦＱ回路の特徴である超低消費電力性という特徴を生かして、大規模なＲＡＭの構成においても超低消費電力での動作を可能にしている。
【実施例１】
【００３３】
本発明の実施例１について図１を参照して説明する。
【００３４】
図１は，本発明による超伝導ＲＡＭの構成における第１の実施の形態を示す等価回路図である。本実施例１は、超伝導ＲＡＭに含まれるワード線又はビット線の構成に関する。
【００３５】
まず、本回路の構成と機能とを説明する。
【００３６】
本実施例１によるワード線又はビット線の各ブロックは、超伝導ドライバ回路を含むブロック内信号伝搬回路（ＤＲ）３と、ブロック間の信号伝搬を行う超伝導パッシブトランスミッションライン（ＰＴＬ）２と、前位の超伝導パッシブトランスミッションライン（ＰＴＬ）２から受ける信号を自ブロック内の超伝導パッシブトランスミッションライン（ＰＴＬ）２及びブロック内信号伝搬回路（ＤＲ）３に信号を分配する単一磁束量子（ＳＦＱ）素子で構成されたスプリッタ（Ｓ）１とで構成される。図１では、上記構成要素を４つのブロックそれぞれに配置した場合が示されている。ブロック内信号伝搬回路（ＤＲ）３Ｘは、直列接続された３２個のメモリセルと、このメモリセルを駆動する１個のドライバ回路とから構成され、ＳＦＱパルス信号の入力に応じてレベル信号を発生し、３２個のメモリセルを直接駆動する機能を有する。
【００３７】
次に、本実施例１の回路動作を説明する。図１で、左端から単一磁束量子（ＳＦＱ）パルスがスプリッタ（Ｓ）１１に入力した場合、ＳＦＱパルスは４個のスプリッタ（Ｓ）１１〜１４と４個の超伝導パッシブトランスミッションライン（ＰＴＬ）２１〜２４とを交互に介して左から右にブロック間の信号伝搬を超高速に行う。同時に、各スプリッタ（Ｓ）１１〜１４それぞれのもう一方の出力端から出力されたＳＦＱパルスは、４個のブロック内信号伝搬回路（ＤＲ）３１〜３４それぞれに伝搬され、ブロック内信号伝搬回路（ＤＲ）３１〜３４内のドライバ回路がスイッチしてメモリセルに直接信号を伝搬させることができる。
【００３８】
ブロック間の信号伝搬は、ＳＦＱ素子で構成されたスプリッタ（Ｓ）１Ｘと超伝導パッシブトランスミッションライン（ＰＴＬ）２Ｘとにより超高速（誘電率に対応した光の速度）で行われるので、４つのブロック内信号伝搬回路（ＤＲ）に僅かな時間差でＳＦＱパルス信号を伝えることができる。
【００３９】
以上の動作により、超高速動作が可能な超伝導ＲＡＭのワード線又はビット線を構成することができる。
【００４０】
また、本実施例１の回路では、ブロック内信号伝搬回路（ＤＲ）３Ｘは、直列接続された３２個のメモリセルと、このメモリセルを駆動する１個のドライバ回路とから構成したが、直列接続するメモリセルの数は所望の動作周波数により任意の値に設定することができる。
【実施例２】
【００４１】
本発明の実施例２について図２を参照して説明する。
【００４２】
図２は，本発明による超伝導ＲＡＭの構成に対する第２の実施の形態を示す等価回路図である。本実施例２は、超伝導ＲＡＭに含まれるワード線又はビット線の構成に関する。
【００４３】
まず、本回路の構成と機能とを説明する。
【００４４】
本実施例２は、超伝導ドライバ回路を含むブロック内信号伝搬回路（ＤＲ）３１〜３４と、ブロック間の信号伝搬を行う超伝導パッシブトランスミッションライン（ＰＴＬ）２１〜２４と、情報を保持する機能を有するの単一磁束量子（ＳＦＱ）素子で構成されたラッチ回路（ＤＬ）４１〜４４と、超伝導パッシブトランスミッションライン（ＰＴＬ）２１〜２４間及びラッチ回路（ＤＬ）４１〜４４に信号を分配する単一磁束量子（ＳＦＱ）素子で構成されたスプリッタ（Ｓ）１１〜１４とで構成される。本実施例では、上記構成要素それぞれを４個ずつ配置した場合を記載した。ブロック内信号伝搬回路（ＤＲ）３Ｘは、直列接続された３２個のメモリセルと、このメモリセルを駆動する１個のドライバ回路とから構成され、ＳＦＱパルス信号の入力に応じてレベル信号を発生して、３２個のメモリセルを直接駆動する機能を有する回路である。
【００４５】
本実施例２の回路は、２段のパイプラインで動作する。最初のクロック周期（Ｔ１）で、図２の左端から単一磁束量子（ＳＦＱ）パルスがスプリッタ（Ｓ）１１に入力されると、ＳＦＱパルスは交互に直列に配備される４個のスプリッタ（Ｓ）１１〜１４と４個のパッシブトランスミッションライン（ＰＴＬ）２１〜２４とを介して左から右にブロック間の信号伝搬を超高速に行う。同時に、各スプリッタ（Ｓ）１１〜１４のもう一方の出力端から出力されたＳＦＱパルスは、４個のラッチ回路（ＤＬ）４１〜４４それぞれに入力され、情報が保持される。次のクロック周期（Ｔ２）で、クロック信号が４個のラッチ回路（ＤＬ）４１〜４４に入力されると、ラッチ回路（ＤＬ）４１〜４４で保持されていた情報がブロック内信号伝搬回路（ＤＲ）３１〜３４それぞれにほぼ同時に伝搬され、ブロック内信号伝搬回路（ＤＲ）３１〜３４内のドライバ回路がスイッチしてメモリセルに直接信号を伝搬させることができる。
【００４６】
以上の動作により、２段のパイプラインで超高速動作が可能な超伝導ＲＡＭのワード線又はビット線を構成することができる。
【００４７】
このように、この第２の実施の形態では、ブロック間の信号伝搬経路により伝搬されたＳＦＱパルス信号は、一旦４個のラッチ回路（ＤＬ）４１〜４４に保持され、次のクロック周期でほぼ同時に４つのブロック内信号伝搬回路（ＤＲ）３１〜３４に伝えられることが可能である。従って、第１の実施の形態に比べてより高速のクロック動作が可能になるという効果がある。
【実施例３】
【００４８】
本発明の実施例３について図３を参照して説明する。
【００４９】
図３は，本発明の超伝導ＲＡＭの構成に対する第３の実施の形態を示す等価回路図である。本実施例３は、超伝導ＲＡＭに含まれるワード線又はビット線の構成に関する。
【００５０】
まず、本回路の構成と機能とを説明する。
【００５１】
本第３の実施の形態は、第１の実施の形態において、それぞれ４つのスプリッタ（Ｓ）１１〜１４とブロック内信号伝搬回路（ＤＲ）との間に更にスプリッタ（Ｓ）５１〜５４を挿入し、スプリッタ（Ｓ）５１〜５４の出力それぞれに二つずつのブロック内信号伝搬回路（ＤＲ）を接続した構成になっている。これにより、第１の実施の形態に比べて２倍の８個のブロック内信号伝搬回路（ＤＲ）３１〜３８を駆動できる。ここでは、例えばスプリッタ（Ｓ）５１にはブロック内信号伝搬回路（ＤＲ）３１，３２が接続され、それぞれブロック１，２を形成する。同様にして、ブロック８までが形成されている。
【００５２】
本実施例３の回路の動作は、上記第１の実施の形態と同様であり、第１の実施の形態と同様の効果が得られる。さらに、本第３の実施の形態では、ブロック内信号伝搬回路の個数に比べて、相対的にブロック間信号伝搬に係わるスプリッタの数が少なくなっている。従って、ブロック間の信号伝搬がより高速で行えるので、同じクロック周期に対しては、より広い範囲でブロック間の信号伝搬を行うことができるという効果がある。
【実施例４】
【００５３】
本発明の実施例４について図４を参照して説明する。
【００５４】
図４は，本発明の超伝導ＲＡＭの構成に対する第４の実施の形態を示す等価回路図である。本実施例４も、超伝導ＲＡＭに含まれるワード線又はビット線の構成に関する。
【００５５】
まず、本回路の構成と機能とを説明する。
【００５６】
この第４の実施の形態は、第２の実施の形態において、４つのラッチ回路（ＤＬ）４１〜４４とブロック内信号伝搬回路（ＤＲ）との間に更にスプリッタ（Ｓ）５１〜５４を挿入し、スプリッタ（Ｓ）５１〜５４の出力それぞれに二つずつのブロック内信号伝搬回路（ＤＲ）を接続した構成になっている。これにより、第２の実施の形態に比べて２倍の８個のブロック内信号伝搬回路（ＤＲ）３１〜３８を駆動できる。ここでは、例えばスプリッタ（Ｓ）５１にはブロック内信号伝搬回路（ＤＲ）３１，３２が接続され、それぞれブロック１，２を形成する。同様にして、ブロック８までが形成されている。
【００５７】
本実施例４の回路は、実施例２と同様に２段のパイプラインで動作する。第１段目のクロック周期（Ｔ１）で、図４の左端から単一磁束量子（ＳＦＱ）パルスがスプリッタ（Ｓ）１１に入力されると、ＳＦＱパルスは交互に直列に配備される４個のスプリッタ（Ｓ）１１〜１４と４個のパッシブトランスミッションライン（ＰＴＬ）２１〜２４とを介して左から右にブロック間の信号伝搬を超高速で行う。同時に、スプリッタ（Ｓ）１１〜１４それぞれのもう一方の出力端から出力されたＳＦＱパルスは、４個のラッチ回路（ＤＬ）４１〜４４それぞれに入力され、情報が保持される。
【００５８】
第２段目のクロック周期（Ｔ２）では上記実施例２とは異なり、クロック信号が４個のラッチ回路（ＤＬ）４１〜４４に入力されると、ラッチ回路（ＤＬ）４１〜４４で保持されていた情報が４個のスプリッタ（Ｓ）５１〜５４を介して８個のブロック内信号伝搬回路（ＤＲ）３１〜３８にほぼ同時に伝搬され、ブロック内信号伝搬回路（ＤＲ）３１〜３８内のドライバ回路がスイッチしてメモリセルに直接信号を伝搬させることができる。
【００５９】
すなわち、本実施例４の回路動作は、上記第２の実施の形態と同様であり、第２の実施の形態と同様の効果が得られる。さらに、本第４の実施の形態では、ブロック内信号伝搬回路の個数に比べて、相対的にブロック間信号伝搬に係わるスプリッタの数が少なくなっている。従って、ブロック間の信号伝搬がより高速で行えるので、同じクロック周期に対しては、より広い範囲でブロック間の信号伝搬を行うことが出来るという効果がある。
【実施例５】
【００６０】
本発明の実施例５について図５を参照して説明する。
【００６１】
図５は，本発明の超伝導ＲＡＭの構成に対する第５の実施の形態を示す等価回路図であり、８つのブロックのうち、４つのブロック１〜４が図示されている。ブロック５〜８も図示されているブロック１〜４と同様の構成を有している。本実施例５も、超伝導ＲＡＭに含まれるワード線又はビット線の構成に関する。
【００６２】
まず、本回路の構成と機能とを説明する。
【００６３】
この第５の実施の形態は、第４の実施の形態において、超伝導パッシブトランスミッションライン（ＰＴＬ）とスプリッタ（Ｓ）とで構成されたブロック間の信号伝搬回路をバイナリーツリーに配置した構成をとる。加えて、バイナリーツリー構造のブロック間に配置される信号伝搬回路の適切な位置にラッチ回路（ＤＬ）を挿入することで、３段のパイプラインで動作するように設定されている。
【００６４】
次に、図５では省略されている部分も含めて実施例５の構成と動作とを説明する。
【００６５】
すなわち、第１段目のクロック周期（Ｔ１）では、スプリッタ（Ｓ）１１１が、ラッチ回路（ＤＬ）１４を介して入力するＳＦＱパルスを受け、二つの超伝導パッシブトランスミッションライン（ＰＴＬ）１２１，１２２に送る。
【００６６】
第２段目のクロック周期（Ｔ２）では、ラッチ回路（ＤＬ）２４１が、超伝導パッシブトランスミッションライン（ＰＴＬ）１２１から受けたＳＦＱパルスを、スプリッタ（Ｓ）２１１を介して二つの超伝導パッシブトランスミッションライン（ＰＴＬ）２２１，２２２に送る。この第２段目では、更に、超伝導パッシブトランスミッションライン（ＰＴＬ）２２１から出力されたＳＦＱパルスが、直接スプリッタ（Ｓ）３１１を介して二つの超伝導パッシブトランスミッションライン（ＰＴＬ）３２１，３２２に送られる。図示されていないスプリッタ（Ｓ）２１２、超伝導パッシブトランスミッションライン（ＰＴＬ）２２３，２２４，３２３〜３２８も同一構成で配備される。
【００６７】
第３段目のクロック周期（Ｔ３）では、上記実施例４の第２段目と同一で２倍の回路構成を有する。
【００６８】
本実施例５の回路動作は、第４の実施の形態と同様であり、第４の実施の形態と同様の効果が得られる。さらに、本第５の実施の形態では、ブロック間信号伝搬回路がバイナリーツリーで構成されているため、全てのブロック内信号伝搬回路に対して等長配線になっている。従って、ブロック間信号伝搬回路の上端から入力されたＳＦＱパルスを、全てのブロック内信号伝搬回路に同時刻に伝搬させることができるという効果がある。そのため、より大規模なブロック構成のワード線又はビット線においても高速のパイプライン動作が可能であるという効果もある。
【００６９】
また、本実施の形態では、バイナリーツリー構造のブロック間を形成する信号伝搬回路の適切な位置にラッチ回路を挿入して、３段のパイプラインを構成したが、場合によっては２段又は４段以上で構成することもできる。又は、回路サイズが小さい場合には、ラッチ回路を挿入せずに、パイプラインを行わない通常の動作をさせることもできる。
【実施例６】
【００７０】
本発明の実施例６について図６を参照して説明する。
【００７１】
図６は，本発明による超伝導ＲＡＭの構成に対する第６の実施の形態を示す等価回路図である。この第６の実施の形態は、超伝導ＲＡＭにおけるセンス線の構成に関する第１の実施例である。
【００７２】
まず、本回路の構成と機能とを説明する。
【００７３】
本実施例６は、ブロック内信号伝搬回路（ＤＲ）６１（〜６４）と、ブロック間の信号伝搬を行うパッシブトランスミッションライン（ＰＴＬ）２１（〜２４）と、超伝導パッシブトランスミッションライン（ＰＴＬ）２１（〜２４）及びブロック内信号伝搬回路（ＤＲ）６１（〜６４）から信号を受けて次のブロックの超伝導パッシブトランスミッションライン（ＰＴＬ）へ伝搬する単一磁束量子（ＳＦＱ）素子で構成されたコンフルエンスバッファ（Ｃ）７１（〜７４）とで構成される。本実施例６では、上記構成要素をそれぞれ４個配置した場合が記載されている。ブロック内信号伝搬回路（ＤＲ）６Ｘは、直列接続された３２個のメモリセルと、このメモリセルからの情報を検出するセンス回路とから構成され、選択されたメモリセルが保持していた情報に応じてＳＦＱパルスを出力する機能を有する回路である。
【００７４】
次に、本実施例６の回路動作を説明する。
【００７５】
まず、メモリセルアレイのアドレスで指定されたメモリセルが選択され、そのメモリセルからの情報が読み出される。本実施例６では、ブロック２のブロック内信号伝搬回路（ＤＲ）６２のセンス回路が選択され、このブロック内信号伝搬回路（ＤＲ）６２からＳＦＱパルスが出力された場合について説明する。出力されたＳＦＱパルスは、コンフルエンスバッファ（Ｃ）７２に入力され、ブロック間信号伝搬回路としての超伝導パッシブトランスミッションライン（ＰＴＬ）２３、コンフルエンスバッファ（Ｃ）７３、超伝導パッシブトランスミッションライン（ＰＴＬ）２４、及びコンフルエンスバッファ（Ｃ）７４を介して図の右端に高速に伝搬させることができる。
【００７６】
この第６の実施の形態においても、４つのブロック内信号伝搬回路（ＤＲ）における任意のブロック内信号伝搬回路（ＤＲ）からＳＦＱパルスが出力されても、ＳＦＱ素子で構成されたコンフルエンスバッファ（Ｃ）と超伝導パッシブトランスミッションライン（ＰＴＬ）とで構成されたブロック間信号伝搬回路は超高速（誘電率に対応した光の速度）で信号伝搬を行うので、僅かな時間差でＳＦＱパルス信号を出力端（図の右端）に伝えることができる。
【００７７】
以上の動作により、超高速動作が可能な超伝導ＲＡＭのセンス線を構成することができる。
【実施例７】
【００７８】
本発明の実施例７について図７を参照して説明する。
【００７９】
図７は，本発明による超伝導ＲＡＭの構成に対する第７の実施の形態を示す等価回路図である。この第７の実施の形態は、超伝導ランダムアクセスメモリにおけるセンス線の構成に関する第２の実施例である。
【００８０】
まず、本実施例７による回路の構成と機能とを説明する。
【００８１】
本実施例７は、ブロック内信号伝搬回路（ＤＲ）６１（〜６４）と、ブロック間の信号伝搬を行う超伝導パッシブトランスミッションライン（ＰＴＬ）２１（〜２４）と、情報を保持する機能を有する単一磁束量子（ＳＦＱ）素子で構成されたラッチ回路（ＤＬ）４１（〜４４）と、超伝導パッシブトランスミッションライン（ＰＴＬ）２１（〜２４）及びブロック内信号伝搬回路（ＤＲ）６１（〜６４）から信号を受けて次のブロックの超伝導パッシブトランスミッションライン（ＰＴＬ）へ伝搬する単一磁束量子（ＳＦＱ）素子で構成されたコンフルエンスバッファ（Ｃ）７１（〜７４）とで構成される。
【００８２】
本実施例７では、上記構成要素それぞれの４個を配置した場合が記載されている。ブロック内信号伝搬回路（ＤＲ）６Ｘは、直列接続された３２個のメモリセルと、このメモリセルからの情報を検出するセンス回路とから構成され、選択されたメモリセルの保持していた情報に応じてＳＦＱパルスを出力する機能を有する回路である。
【００８３】
本実施例７の回路は、２段のパイプラインで動作する。第１段目のクロック周期（Ｔ１）では、メモリセルアレイのアドレスで指定されたメモリセルが選択され、そのメモリセルからの情報が読み出される。本実施例７では、ブロック２のブロック内信号伝搬回路（ＤＲ）３２のセンス回路が選択され、このブロック内信号伝搬回路（ＤＲ）３２からＳＦＱパルスが出力された場合について説明する。ブロック内信号伝搬回路（ＤＲ）３２から出力されたＳＦＱパルスは、ラッチ回路（ＤＬ）４２に入力され保持される。次の第２段目のクロック周期（Ｔ２）では、クロック信号が４個のラッチ回路（ＤＬ）４１〜４４に入力されると、ラッチ回路（ＤＬ）４２では保持していた情報がコンフルエンスバッファ（Ｃ）７２に入力され、ブロック間信号伝搬回路である超伝導パッシブトランスミッションライン（ＰＴＬ）２３、コンフルエンスバッファ（Ｃ）７３、超伝導パッシブトランスミッションライン（ＰＴＬ）２４、及びコンフルエンスバッファ（Ｃ）７４を順次介して図の右端に高速に伝搬させ、メモリセルの情報を高速に取り出すことができる。
【００８４】
以上の動作を有する、２段のパイプラインで超高速動作が可能な超伝導ランダムアクセスメモリのセンス線を構成できる。
【００８５】
このように、本第７の実施の形態では、４つのブロック内信号伝搬回路（ＤＲ）のうち、任意のブロック内信号伝搬回路（ＤＲ）からＳＦＱパルスが出力されても、一旦、４個のラッチ回路（ＤＬ）に保持され、次のクロック周期の最初からコンフルエンスバッファ（Ｃ）と超伝導パッシブトランスミッションライン（ＰＴＬ）で構成されたブロック間信号伝搬回路にＳＦＱパルス信号を伝搬させることができるので、第６の実施の形態に比べてより高速のクロック動作が可能になるという効果がある。
【実施例８】
【００８６】
本発明の実施例８について図８を参照して説明する。
【００８７】
図８は，本発明による超伝導ＲＡＭの構成に対する第８の実施の形態を示す等価回路図である。この第８の実施の形態は、超伝導ランダムアクセスメモリにおけるセンス線の構成に関する第３の実施例である。
【００８８】
まず、本実施例８による回路の構成と機能について説明する。
【００８９】
この第８の実施の形態は、第７の実施の形態において、パッシブトランスミッションライン（ＰＴＬ）とコンフルエンスバッファ（Ｃ）で構成されたブロック間の信号伝搬回路をバイナリーツリーに配置した構成をとる。加えて、バイナリーツリー構造のブロック間における信号伝搬回路の適切な位置にラッチ回路（ＤＬ）を挿入することで、３段のパイプラインで動作するように設定されている。
【００９０】
次に、図８では省略されている部分も含めて実施例８の構成を説明する。
【００９１】
すなわち、第１段目のクロック周期（Ｔ１）では、ブロック１〜４それぞれに対してブロック内信号伝搬回路（ＤＲ）１６１〜１６４が図示され、ブロック５〜１６については省略されている。二つのブロック内信号伝搬回路（ＤＲ）１６１，１６２から出力されたＳＦＱパルスはコンフルエンスバッファ（Ｃ）１８１が受けてラッチ回路（ＤＬ）１４１へ出力する。
【００９２】
第２段目のクロック周期（Ｔ１）では、ラッチ回路（ＤＬ）１４１がパッシブトランスミッションライン（ＰＴＬ）１２１を介してコンフルエンスバッファ（Ｃ）１７１へＳＦＱパルスを出力する。コンフルエンスバッファ（Ｃ）１７１は、ブロック３，４におけるＳＦＱパルスを、ラッチ回路（ＤＬ）１４２からパッシブトランスミッションライン（ＰＴＬ）１２２を介して受けるので、４つのブロック１〜４に対応している。同様に、コンフルエンスバッファ（Ｃ）１７２は、ブロック５〜８に対応したＳＦＱパルスを受ける。ブロック９〜１６に対応した回路も同様である。
【００９３】
更に、第２段目では、ブロック５〜８に対応するコンフルエンスバッファ（Ｃ）１７１，１７２からパッシブトランスミッションライン（ＰＴＬ）２２２，２２２それぞれを介してＳＦＱパルスを受けるコンフルエンスバッファ（Ｃ）２７１がある。コンフルエンスバッファ（Ｃ）２７１は、受けたＳＦＱパルスをラッチ回路（ＤＬ）２４１へ出力する。ラッチ回路（ＤＬ）２４２へ出力するブロック９〜１６に対応した回路も同様である。
【００９４】
第３段目のクロック周期（Ｔ３）では、コンフルエンスバッファ（Ｃ）３７１が、ＳＦＱパルスを、ラッチ回路（ＤＬ）２４１、２４２からパッシブトランスミッションライン（ＰＴＬ）３２１，３２２それぞれを介して受け、ラッチ回路（ＤＬ）３４に出力している。
【００９５】
このような実施例８の回路の動作は、第７の実施の形態と同様であり、第７の実施の形態と同様の効果が得られる。さらに、本実施の形態では、ブロック間信号伝搬回路がバイナリーツリーで構成されているため、全てのブロック内信号伝搬回路に対して等長配線になっている。従って、任意の位置のブロック内信号配線回路から出力されたＳＦＱパルスでも、ほぼ同時刻に伝搬させることができるという効果がある。そのため、より大規模なブロック構成のセンス線においても高速にパイプライン動作が可能であるという効果もある。
【００９６】
また、本第８の実施の形態では、バイナリーツリー構造のブロック間における信号伝搬回路の適切な位置にラッチ回路（ＤＬ）を挿入して、３段のパイプラインを構成したが、場合によっては２段又は４段以上で構成することもできる。又は、回路サイズが小さい場合には、ラッチ回路（ＤＬ）を挿入せず、パイプラインを行わない通常の動作をさせることもできる。
【実施例９】
【００９７】
本発明の実施例９について図９及び図１０を併せ参照して説明する。
【００９８】
図９は，本発明による超伝導ＲＡＭ４０の構成に対する第９の実施の形態を示すブロック構成図である。この第９の実施の形態は、超伝導ＲＡＭにおける上記第２の実施の形態によるワード線又はビット線の構成と、上記第７の実施の形態によるセンス線の構成とにより、１６ｋビットの記憶容量を持った超伝導ＲＡＭ４０を構成した場合の実施例である。
【００９９】
まず、本実施例９による回路構成と機能について説明する。
【０１００】
本実施例９における超伝導ＲＡＭ４０は、４行４列に配置された３２行３２列の１ｋビットメモリセルアレイブロック４１と、ブロック内の信号伝搬を行うドライバ回路４２及びセンス回路４３と、ブロック間に信号を伝播するためのスプリッタ、コンフルエンスバッファ、及びラッチ回路を含むライン回路４４、及びＳＦＱ素子で構成された行（Ｘ）方向と列（Ｙ）方向との二つのデコーダ回路４５，４６とから構成されている。
【０１０１】
図９には明記されていないが、行（Ｘ）方向及び列（Ｙ）方向のパッシブトランスミッションライン（ＰＴＬ）が上記スプリッタ、コンフルエンスバッファ、ラッチ回路等を含むライン回路４４を介して接続されることで、（Ｘ）方向のワード線及びセンス線、並びに列（Ｙ）方向のビット線それぞれが構成されている。また、全ての構成要素は、直流電源で動作するように設定されている。
【０１０２】
次に、図１０を参照して本実施例９の動作を簡単に説明する。図１０は、本実施例９の超伝導ＲＡＭの信号伝搬経路とパイプライン構成とを示す。
【０１０３】
第１段目のクロック周期（Ｔ１）に、アドレス、データ、リード/ライト（Ｒ／Ｗ）等の入力信号（ＳＦＱパルス）がＳＦＱデコーダ回路４５，４６に入力され、アドレス信号で指定された行（Ｘ）方向及び列（Ｙ）方向の指定された位置が選択（手順Ｓ１）される。
【０１０４】
第２段目のクロック周期（Ｔ２）では、ブロック間信号伝搬として、デコーダ回路４５，４６から出力されたＳＦＱパルスが選択された行及び列に関連するワード線又はビット線に伝搬され、ブロック内信号伝搬回路（ＤＲ）の直前に配置されたラッチ回路に保持（手順Ｓ２）される。
【０１０５】
次の第３段目のクロック周期（Ｔ３）では、ブロック内信号伝搬回路（ＤＲ）のドライバ回路が動作し、選択されたメモリセルに対してデータの書込みや読出しの信号伝搬（手順Ｓ３）及びそれに対するメモリセルの動作（手順Ｓ４）が行われる。読出し動作の場合には、この時同時に、ブロック内信号伝搬回路（ＤＲ）のセンス回路が、選択されたメモリセルから読み出されたデータを伝搬してセンス回路に接続されたラッチ回路にデータを保持（手順Ｓ５）する。
【０１０６】
次の第４段目のクロック周期（Ｔ４）では、ラッチ回路に保持されたデータ信号が出力され、センス線のブロック間信号伝搬により出力端に伝搬（手順Ｓ６）される。
【０１０７】
このように、本実施例９では、４段のパイプラインで１６ｋビットの超伝導ランダムアクセスメモリが構成されている。
【０１０８】
この第９の実施の形態では、メモリセルアレイの分割によりブロック内の信号伝搬に係るドライバ回路及びセンス回路の数は増大するがデコーダ回路の分割は行わないため、デコーダ回路の素子数は増大しない。このため、従来の技術のようにデコーダ回路も含めて分割した場合に比べて、素子数が少なくなり、レイアウト面積又は消費電力を小さくできるという効果がある。
【０１０９】
本実施例９では、１０ＧＨｚのクロック動作を目標として、分割した一つのブロックの大きさを３２行３２列の１ｋビットメモリセルアレイに形成したが、分割するブロックの大きさは任意に設定することができる。例えば、一つのブロックの大きさを１６行１６列にすれば、分割に伴うブロック内信号伝搬に係わる回路の数は増大するが、２０ＧＨｚ近くのより高速の動作が可能になる。一方、一つのブロックの大きさを６４行６４列にすれば、分割に伴うブロック内信号伝搬に係わる回路の数は減少するが、クロック周波数は５ＧＨｚ程度にとどまる。
【０１１０】
以上説明したように、この第９の実施の形態により、超高速で且つ超低消費電力の直流電源で動作が可能な１６ｋビットの超伝導ランダムアクセスメモリを実現することができる。
【実施例１０】
【０１１１】
本発明の実施例１０について図１１を参照して説明する。
【０１１２】
図１１は，本発明による超伝導ＲＡＭの構成に対する第１０の実施の形態を示すブロック構成図である。この第１０の実施の形態は、上記第９の実施の形態で示された１６ｋビットの超伝導ＲＡＭ４０Ａを４個配置して、デコーダ回路を横方向と縦方法とのそれぞれ中央に配置して隣接する１６ｋブロックで共通に使用するようにしている。従って、６４ｋビットの記憶容量を有する超伝導ＲＡＭが構成されている。
【０１１３】
この第１０の実施の形態は、第９の実施の形態の１６ｋビットの超伝導ＲＡＭ４０を４個並列に配置した構成と回路動作上は全く同じなので、回路規模を４倍にしても第９の実施の形態と同様の４段のパイプラインで且つ同じクロック周波数で動作させることが可能である。従って、第９の実施の形態と同様の効果が得られ、且つ記憶容量が４倍の６４Ｋビットの超伝導ＲＡＭを構成できるという効果がある。加えて、デコーダ回路を横方向と縦方法のそれぞれ中央に配置して隣接する１６ｋブロックで共通に使用するようにすることで、１６ｋビットの超伝導ＲＡＭを単純に４個並列に配置した場合に比べて、デコーダ回路の数を減らすことができるという効果もある。
【実施例１１】
【０１１４】
本発明の実施例１１について図１２を参照して説明する。
【０１１５】
図１２は，本発明による超伝導ＲＡＭの構成に対する第１１の実施の形態を示すブロック構成図である。この第１１の実施の形態は、上記第５の実施の形態によるワード線又はビット線の構成と、上記第８の実施の形態によるセンス線の構成とにより、２５６ｋビットの記憶容量を持った超伝導ＲＡＭを構成した場合の実施例である。
【０１１６】
まず、実施例１１の回路構成と機能とについて説明する。
【０１１７】
この第１１の実施の形態は、まず第９の実施の形態に基づいて３２行３２列の１ｋビットメモリセルアレイブロック４１を８行８列に配置し、ブロック間の信号伝搬のためのドライバ回路、センス回路、スプリッタ、コンフルエンスバッファ、ラッチ回路、及びＳＦＱ素子で構成された行方向と列方向の２つのデコーダ回路とから構成された６４Ｋビット超伝導ＲＡＭ４０Ｂを構成する。次に、上記第１０の実施の形態に基づいて、この６４ｋビットの超伝導ＲＡＭ４０Ｂを４個配置し、デコーダ回路を横方向と縦方法のそれぞれ中央に配置して隣接する６４ｋブロックで共通に使用するようにする。この結果、２５６ｋビットの記憶容量を持った超伝導ＲＡＭが構成できる。
【０１１８】
本第１１の実施の形態における回路動作は、第９の実施の形態及び第１０の実施の形態と同様で、分割した最小ブロックの大きさも３２行３２列の１ｋビットメモリセルアレイ４１であるため、１０ＧＨｚの同じクロック周波数で動作させることが可能であり、同様の効果も得られる。しかしながら、回路規模が大きくなり分割したブロックの数が多くなっているため、ブロック間の信号伝搬に時間がかかる。このため、図１３のパイプライン構成で示されるのように、ブロック間の信号伝搬に２段のパイプライン周期が設定されている。従って、２５６ｋビット超伝導ランダムアクセスメモリ全体のパイプラインは６段になる。
【０１１９】
図１３は、この第１１の実施の形態における超伝導ＲＡＭの信号伝搬経路とパイプライン構成とを示す。
【０１２０】
第１段目のクロック周期（Ｔ１）では、アドレス、データ、リード/ライト（Ｒ／Ｗ）等の入力信号（ＳＦＱパルス）がＳＦＱデコーダ回路に入力され、アドレス信号で指定された行（Ｘ）方向及び列（Ｙ）方向の指定された位置が選択（手順Ｓ１１）される。
【０１２１】
第２段目のクロック周期（Ｔ２）では、ブロック間信号伝搬として、デコーダ回路から出力されたＳＦＱパルスが選択された行及び列に関連するワード線又はビット線の前半部分に伝搬され、これらの線路の途中に配置されたラッチ回路に保持（手順Ｓ１２）される。
【０１２２】
第３段目のクロック周期（Ｔ３）では、ブロック間信号伝搬として、ラッチ回路に保持されたＳＦＱパルスがワード線又はビット線の後半部分に伝搬され、ブロック内信号伝搬回路（ＤＲ）の直前に配置されたラッチ回路に保持（手順Ｓ１３）される。
【０１２３】
次の第４段目のクロック周期（Ｔ４）では、ブロック内信号伝搬回路（ＤＲ）のドライバ回路が動作し、選択されたメモリセルに対してデータの書込みや読出しの信号伝搬（手順Ｓ１４）及びそれに対するメモリセルの動作（手順Ｓ１５）が行われる。読出し動作の場合には、この時同時に、ブロック内信号伝搬回路（ＤＲ）のセンス回路が、選択されたメモリセルから読み出されたデータを伝搬してセンス回路に接続されたラッチ回路にデータを保持（手順Ｓ１６）する。
【０１２４】
次の第５段目のクロック周期（Ｔ５）では、ブロック間信号伝搬として、ラッチ回路に保持されたデータ信号が出力され、センス線の前半部分に伝搬され、センス線の途中に配置されたラッチ回路に保持（手順Ｓ１７）される。
【０１２５】
第６段目のクロック周期（Ｔ６）では、ブロック間信号伝搬として、センス線の途中に配置されたラッチ回路に保持されたデータ信号が出力され、センス線の後半部分を介して出力端に伝搬（手順Ｓ１８）される。
【０１２６】
このように、本発明による超伝導ＲＡＭのワード線、ビット線及びセンス線の構成により、大規模な超伝導ＲＡＭを構成した場合においても、分割する最小単位のメモリセルアレイの大きさを一定にしておけば、例えばクロック周波数は１０ＧＨｚという超高速を維持して大規模な超伝導ＲＡＭを構成できるという効果がある。この場合、分割したブロック数に応じて、ブロック間の信号伝搬に要する時間が長くなるため、ブロック間の信号伝搬に要するパイプライン段数を増やすことで、１０ＧＨｚという超高速クロック動作を保証している。
【産業上の利用可能性】
【０１２７】
メモリセルアレイにアクセスするワード線、ビット線等の駆動線又はセンス線が、複数のブロックに分割され、そのブロック内の信号伝搬にはそれぞれ負荷駆動能力の高いレベル論理のドライバ回路及びセンス回路を有するブロック内信号伝搬回路（ＤＲ）を用いた構成を有しており、更に、長距離のブロック間の信号伝搬には高速動作が可能な単一磁束量子（ＳＦＱ）素子で構成された超伝導パッシブトランスミッションライン（ＰＴＬ）が使用されている。従って、上述したような超伝導性を有する要素による構成は、大規模な構成においても超高速及び低消費電力が必要且つ不可欠なメモリ全般に、適用させることができる。
【図面の簡単な説明】
【０１２８】
【図１】本発明による超伝導ＲＡＭの一構成を説明するための等価回路図であって、より詳しくは、ワード線又はビット線に関する構成を示す説明図である。（実施例１）
【図２】本発明による超伝導ＲＡＭの一構成を説明するための等価回路図であって、より詳しくは、ワード線又はビット線に関する構成を示す説明図である。（実施例２）
【図３】本発明による超伝導ＲＡＭの一構成を説明するための等価回路図であって、より詳しくは、ワード線又はビット線に関する構成を示す説明図である。（実施例３）
【図４】本発明による超伝導ＲＡＭの一構成を説明するための等価回路図であって、より詳しくは、ワード線又はビット線に関する構成を示す説明図である。（実施例４）
【図５】本発明による超伝導ＲＡＭの一構成を説明するための等価回路図であって、より詳しくは、ワード線又はビット線に関する構成を示す説明図である。（実施例５）
【図６】本発明による超伝導ＲＡＭの一構成を説明するための等価回路図であって、より詳しくは、センス線の構成方法に関する構成を示す説明図である。（実施例６）
【図７】本発明による超伝導ＲＡＭの一構成を説明するための等価回路図であって、より詳しくは、センス線の構成方法に関する構成を示す説明図である。（実施例７）
【図８】本発明による超伝導ＲＡＭの一構成を説明するための等価回路図であって、より詳しくは、センス線の構成方法に関する構成を示す説明図である。（実施例８）
【図９】本発明による超伝導ＲＡＭの一構成を説明するためのブロック構成図であって、１６ｋビットの記憶容量を持った超伝導ＲＡＭの構成を示す説明図である。（実施例９）
【図１０】図９に示される超伝導ＲＡＭの構成における回路動作を説明するための信号伝搬経路とパイプライン構成との概略を示す説明図である。（実施例９）
【図１１】本発明による超伝導ＲＡＭの一構成を説明するためのブロック構成図であって、６４ｋビットの記憶容量を持った超伝導ＲＡＭの構成を示す説明図である。（実施例１０）
【図１２】本発明による超伝導ＲＡＭの一構成を説明するためのブロック構成図であって、２５６ｋビットの記憶容量を持った超伝導ＲＡＭの構成を示す説明図である。（実施例１１）
【図１３】図１２に示される超伝導ＲＡＭの構成における回路動作を説明するための信号伝搬経路とパイプライン構成との概略を示す説明図である。（実施例１１）
【図１４】従来の超伝導ＲＡＭを説明するためのブロック構成の一例を示す説明図である。
【図１５】図１４におけるメモリセルアレイ部分の一例を示す説明図である。
【符号の説明】
【０１２９】
１、５、１１、２１、３１、３５  スプリッタ（Ｓ）
２、１２、２２、３２    超伝導パッシブトランスミッションライン（ＰＴＬ）
３、６、１６    ブロック内信号伝搬回路（ＤＲ）
４、１４、２４、３４    ラッチ回路（ＤＬ）
７、１７、１８、２７、３７    コンフルエンスバッファ（Ｃ）
４０、４０Ａ、４０Ｂ    超伝導ＲＡＭ
４１    メモリセルアレイブロック
４２    ドライバ回路
４３    センス回路
４４    ライン回路
４５、４５Ａ、４６、４６Ａ    デコーダ回路
【図１】
2006252717.tif 000003
【図２】
2006252717.tif 000004
【図３】
2006252717.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2006252717.tif 000011
【図１０】
2006252717.tif 000012
【図１１】
2006252717.tif 000013
【図１２】
2006252717.tif 000014
【図１３】
2006252717.tif 000015
【図１４】
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【図１５】
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