(57)【要約】【課題】  多種多様なテストモードに柔軟に対応しつつ、テストに必要な入出力端子数を減らす。【解決手段】  テストパターンおよび期待値をシリアル／パラレル変換回路６に入力し、それらのテストパターンおよび期待値をシリアル／パラレル変換しながらＲＡＭ１０に書き込んだ後、制御回路３は、テスト対象として指定されたマクロブロック５にセレクタ４を介してテストパターンを入力し、そのテストパターンに応じたテスト出力を比較回路１０に送り、マクロブロック５からのテスト出力とＲＡＭ１０から読み出された期待値と比較することにより、マクロブロック５の良否判定を行い、その良否判定結果を良否判定信号出力端子Ｓ３を介して外部に出力する。【選択図】      図１
2006292493.tif 000002
【特許請求の範囲】
【請求項１】
集積回路が搭載された半導体チップに組み込まれたテスト回路において、
前記テスト回路は、
前記集積回路についてのテストパターンおよび期待値を書き換え可能な状態で記憶する記憶手段と、
前記記憶手段に記憶されているテストパターンを前記集積回路に入力する制御回路と、
前記記憶手段に記憶された期待値と前記集積回路からのテスト出力との比較結果に基づいて、前記集積回路の良否判定を行う比較回路とを備えることを特徴とするテスト回路。
【請求項２】
前記テストパターンおよび期待値をシリアル／パラレル変換しながら前記記憶手段に書き込むシリアル／パラレル変換回路をさらに備えることを特徴とする請求項１記載のテスト回路。
【請求項３】
集積回路が搭載された半導体チップに組み込まれたテスト回路において、
前記テスト回路は、
テストモード選択信号を入力するテストモード選択信号入力部と、
前記テストモード選択信号に基づいて、前記集積回路のテストモードを判定するデコード回路と、
前記集積回路についての複数のテストパターンおよび期待値を記憶する記憶手段と、
前記テストモードの判定結果に基づいて前記記憶手段に記憶されているテストパターンを選択して前記集積回路に入力する制御回路と、
前記記憶手段に記憶された期待値と前記集積回路からのテスト出力との比較結果に基づいて、前記集積回路の良否判定を行う比較回路とを備えることを特徴とするテスト回路。
【請求項４】
集積回路が搭載された半導体チップに組み込まれたテスト回路において、
前記テスト回路は、
前記集積回路についてのテストパターンおよび期待値を書き換え可能な状態で記憶する第１記憶手段と、
前記テストパターンをシリアル／パラレル変換しながら前記第１記憶手段に書き込むシリアル／パラレル変換回路と、
前記集積回路についての複数のテストパターンおよび期待値を記憶する第２記憶手段と、
テストモード選択信号を入力するテストモード選択信号入力部と、
前記テストモード選択信号に基づいて、前記集積回路のテストモードを判定するデコード回路と、
前記テストモードの判定結果に基づいて前記第１または第２記憶手段に記憶されているいずれかのテストパターンを選択して前記集積回路に入力する制御回路と、
前記第１または第２記憶手段に記憶された期待値と前記集積回路からのテスト出力との比較結果に基づいて、前記集積回路の良否判定を行う比較回路とを備えることを特徴とするテスト回路。
【請求項５】
半導体チップにテスト回路とともに組み込まれた集積回路のテスト方法において、
前記テスト回路に設けられた記憶手段にテストパターンおよび期待値をシリアル／パラレル変換させながら記憶させるステップと、
前記記憶手段に記憶されているテストパターンを前記集積回路に入力させるステップと、
前記記憶手段に記憶された期待値と前記集積回路からのテスト出力との比較結果に基づいて、前記集積回路の良否判定を行わせるステップとを備えることを特徴とする集積回路のテスト方法。
【請求項６】
半導体チップにテスト回路とともに組み込まれた集積回路のテスト方法において、
前記半導体チップにテストモード選択信号を入力するステップと、
前記テストモード選択信号に基づいて、前記テスト回路に設けられた記憶手段に記憶されている複数のテストパターンからいずれかのテストパターンを選択させて前記集積回路に入力させるステップと、
前記記憶手段に記憶された期待値と前記集積回路からのテスト出力との比較結果に基づいて、前記集積回路の良否判定を行わせるステップとを備えることを特徴とする集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はテスト回路および集積回路のテスト方法に関し、特に、集積回路の良否判定方法に適用して好適なものである。
【背景技術】
【０００２】
従来の集積回路のテスト方法では、ＬＳＩに搭載されているマクロブロックのテストを行う場合、マクロブロックの端子数に等しい信号線をＬＳＩの外部に引き出し、ＬＳＩテスターからテスト信号をマクロブロックに入力することが行われていた。
図２は、従来のテスト回路の概略構成を示すブロック図である。
図２において、半導体チップ３１には、集積回路が搭載されたマクロブロック２５が形成されるとともに、マクロブロック２５のテストを行うテスト回路２１が形成されている。ここで、テスト回路２１には、テストモード選択信号に基づいてテストモードを判定するデコード回路２２およびテスト対象となるマクロブロック２５を選択するとともに、選択された端子にテスト結果を出力する制御回路２３が設けられている。
【０００３】
そして、マクロブロック２５のテストを行う場合、テストモード選択信号入力端子Ｓ１１を介してテストモード選択信号をデコード回路２２に入力することによりテストモードを指定するするとともに、テスト対象となるマクロブロック２５を指定する。
そして、テストパターン入力端子Ｓ１２およびセレクタ２４を介してテストパターンを入力することにより、テスト対象となるマクロブロック２５にテストパターンを入力する。そして、マクロブロック２５にテストパターンが入力されると、そのテストパターンに応じたテスト出力が生成され、制御回路２３に送られる。そして、制御回路２３は、マクロブロック２５からのテスト出力を受け取ると、テストモードに応じてテスト結果出力端子Ｓ１３を選択し、選択したテスト結果出力端子Ｓ１３にテスト出力を送る。
【０００４】
また、例えば、特許文献１には、テストされるＬＳＩに印加されるテストパターンおよびこのテストパターンに対応した期待値を記憶するメモリを、ＬＳＩ回路が搭載されたＬＳＩチップ内に組み込み、このメモリに記憶されたテストパターンをＬＳＩ回路に印加するとともに、このメモリに記憶された期待値をＬＳＩ回路からの出力と比較することにより、ＬＳＩ回路をテストする方法が開示されている。
【特許文献１】特開昭６０−９１３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図２のテスト回路２１では、マクロブロックの端子数に等しい信号線をＬＳＩの外部に引き出す必要があるため、マクロブロックの端子数が増大すると、ＬＳＩの外部に引き出される入出力端子数も増大する。このため、マクロブロックの端子数が多くなると、テスト治工具が複雑化し、テスト治工具のコストアップを招くという問題があった。また、マクロブロックの端子数が多くなると、ＬＳＩ内部の回路構成が複雑化し、回路解析が困難になるという問題があった。
【０００６】
また、特許文献１に開示された方法では、メモリの内容を書き換えることができないため、テストされるＬＳＩに印加されるテストパターンおよびこのテストパターンに対応した期待値は固定され、多種多様なテストモードに柔軟に対応することができないという問題があった。
そこで、本発明の目的は、多種多様なテストモードに柔軟に対応しつつ、テストに必要な入出力端子数を減らすことが可能なテスト回路および集積回路のテスト方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係るテスト回路によれば、集積回路が搭載された半導体チップに組み込まれたテスト回路において、前記テスト回路は、前記集積回路についてのテストパターンおよび期待値を書き換え可能な状態で記憶する記憶手段と、前記記憶手段に記憶されているテストパターンを前記集積回路に入力する制御回路と、前記記憶手段に記憶された期待値と前記集積回路からのテスト出力との比較結果に基づいて、前記集積回路の良否判定を行う比較回路とを備えることを特徴とする。
【０００８】
これにより、記憶手段に記憶されているテストパターンを書き換えることが可能となるとともに、テスト回路内で集積回路の良否判定を行うことが可能となり、テストパターンに対応した集積回路からのテスト出力をそのまま外部に出力する必要がなくなる。このため、多種多様なテストモードに柔軟に対応しつつ、テストに必要な出力端子数を減らすことが可能となる。
【０００９】
また、本発明の一態様に係るテスト回路によれば、前記テストパターンおよび期待値をシリアル／パラレル変換しながら前記記憶手段に書き込むシリアル／パラレル変換回路をさらに備えることを特徴とする。
これにより、記憶手段の端子数が多い場合においても、それに伴って半導体チップの端子数を増大させることなく、テストパターンを記憶手段に書き込むことができ、多種多様なテストモードに柔軟に対応しつつ、テストに必要な入力端子数を減らすことが可能となる。
【００１０】
また、本発明の一態様に係るテスト回路によれば、集積回路が搭載された半導体チップに組み込まれたテスト回路において、前記テスト回路は、テストモード選択信号を入力するテストモード選択信号入力部と、前記テストモード選択信号に基づいて、前記集積回路のテストモードを判定するデコード回路と、前記集積回路についての複数のテストパターンおよび期待値を記憶する記憶手段と、前記テストモードの判定結果に基づいて前記記憶手段に記憶されているテストパターンを選択して前記集積回路に入力する制御回路と、前記記憶手段に記憶された期待値と前記集積回路からのテスト出力との比較結果に基づいて、前記集積回路の良否判定を行う比較回路とを備えることを特徴とする。
【００１１】
これにより、複数のテストパターンを記憶手段に記憶させることが可能となるとともに、テストモード選択信号を入力することにより、所望のテストパターンを選択して集積回路のテストを行うことが可能となる。このため、集積回路のテストパターンを外部から入力することなく、複数のテストを行うことが可能となり、多種多様なテストモードに柔軟に対応しつつ、テストに必要な入力端子数を減らすことが可能となる。
【００１２】
また、本発明の一態様に係るテスト回路によれば、集積回路が搭載された半導体チップに組み込まれたテスト回路において、前記テスト回路は、前記集積回路についてのテストパターンおよび期待値を書き換え可能な状態で記憶する第１記憶手段と、前記テストパターンをシリアル／パラレル変換しながら前記第１記憶手段に書き込むシリアル／パラレル変換回路と、前記集積回路についての複数のテストパターンおよび期待値を記憶する第２記憶手段と、テストモード選択信号を入力するテストモード選択信号入力部と、前記テストモード選択信号に基づいて、前記集積回路のテストモードを判定するデコード回路と、前記テストモードの判定結果に基づいて前記第１または第２記憶手段に記憶されているいずれかのテストパターンを選択して前記集積回路に入力する制御回路と、前記第１または第２記憶手段に記憶された期待値と前記集積回路からのテスト出力との比較結果に基づいて、前記集積回路の良否判定を行う比較回路とを備えることを特徴とする。
【００１３】
これにより、記憶手段に記憶されているテストパターンを書き換えることが可能となるとともに、テストモード選択信号を入力することにより、所望のテストパターンを選択して集積回路のテストを行うことが可能となる。また、テスト回路内で集積回路の良否判定を行うことが可能となり、テストパターンに対応した集積回路からのテスト出力をそのまま外部に出力する必要がなくなるとともに、記憶手段の端子数が多い場合においても、それに伴って半導体チップの端子数を増大させることなく、テストパターンを記憶手段に書き込むことが可能となる。このため、多種多様なテストモードに柔軟に対応しつつ、テストに必要な入力端子数を減らすことが可能となる。
【００１４】
また、本発明の一態様に係る集積回路のテスト方法によれば、半導体チップにテスト回路とともに組み込まれた集積回路のテスト方法において、前記テスト回路に設けられた記憶手段にテストパターンおよび期待値をシリアル／パラレル変換させながら記憶させるステップと、前記記憶手段に記憶されているテストパターンを前記集積回路に入力させるステップと、前記記憶手段に記憶された期待値と前記集積回路からのテスト出力との比較結果に基づいて、前記集積回路の良否判定を行わせるステップとを備えることを特徴とする。
【００１５】
これにより、記憶手段に記憶されているテストパターンを書き換えることが可能となるとともに、テスト回路内で集積回路の良否判定を行うことが可能となり、多種多様なテストモードに柔軟に対応しつつ、テストに必要な出力端子数を減らすことが可能となる。
また、本発明の一態様に係る集積回路のテスト方法によれば、半導体チップにテスト回路とともに組み込まれた集積回路のテスト方法において、前記半導体チップにテストモード選択信号を入力するステップと、前記テストモード選択信号に基づいて、前記テスト回路に設けられた記憶手段に記憶されている複数のテストパターンからいずれかのテストパターンを選択させて前記集積回路に入力させるステップと、前記記憶手段に記憶された期待値と前記集積回路からのテスト出力との比較結果に基づいて、前記集積回路の良否判定を行わせるステップとを備えることを特徴とする。
【００１６】
これにより、テストモード選択信号を入力することにより、所望のテストパターンを記憶手段から選択して集積回路のテストを行うことが可能となり、多種多様なテストモードに柔軟に対応しつつ、テストに必要な入力端子数を減らすことが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態に係るテスト回路について図面を参照しながら説明する。
図１は、本発明の一実施形態に係るテスト回路の概略構成を示すブロック図である。
図１において、半導体チップ１には、集積回路が搭載されたマクロブロック５が形成されるとともに、マクロブロック５のテストを行うテスト回路１が形成されている。ここで、テスト回路１には、テストモード選択信号に基づいてテストモードを判定するデコード回路２およびテスト対象となるマクロブロック５を選択するとともに、選択されたマクロブロック５にテストパターンを出力する制御回路３が設けられている。
【００１８】
また、テスト回路１には、マクロブロック５についての複数のテストパターンおよび期待値を固定的に記憶するＲＯＭ７が設けられるとともに、マクロブロック５についてのテストパターンおよび期待値を書き換え可能な状態で記憶するＲＡＭ８が設けられている。さらに、テスト回路１には、テストパターンをシリアル／パラレル変換しながらＲＡＭ８に書き込むシリアル／パラレル変換回路６が設けられるとともに、ＲＯＭ７またはＲＡＭ８に記憶された期待値とマクロブロック５からのテスト出力との比較結果に基づいて、マクロブロック５の良否判定を行う比較回路１０が設けられている。
【００１９】
また、テスト回路１には、ＲＯＭ７またはＲＡＭ８に記憶されたいずれかのテストパターンを選択して制御回路３に出力するとともに、ＲＯＭ７またはＲＡＭ８に記憶された期待値を比較回路１０に出力するセレクタ９が設けられている。
そして、ＲＯＭ７に記憶されたテストパターンを用いてマクロブロック５のテストを行う場合、テストモード選択信号入力端子Ｓ１を介してテストモード選択信号をデコード回路２に入力することによりテストモードを指定するするとともに、テスト対象となるマクロブロック５を指定する。
【００２０】
そして、デコード回路２は、テストモード選択信号が入力されると、そのテストモード選択信号にて指定されるテストパターンをＲＯＭ７から読み出し、セレクタ９を介して制御回路３に出力するとともに、テスト対象としてどのマクロブロック５が指定されたかを示す信号を制御回路３に出力する。さらに、デコード回路２は、テストモード選択信号にて指定されるテストパターンに対応する期待値をＲＯＭ７から読み出し、比較回路１０に出力する。
【００２１】
そして、制御回路３は、ＲＯＭ７から読み出されたテストパターンを受け取ると、テスト対象として指定されたマクロブロック５にセレクタ４を介してテストパターンを入力する。そして、マクロブロック５にテストパターンが入力されると、そのテストパターンに応じたテスト出力が生成され、比較回路１０に送られる。
そして、比較回路１０は、マクロブロック５からのテスト出力を受け取ると、ＲＯＭ７から読み出された期待値と比較することにより、テスト対象として指定されたマクロブロック５の良否判定を行う。そして、比較回路１０は、マクロブロック５の良否判定を行うと、その良否判定結果を良否判定信号出力端子Ｓ３を介して外部に出力する。
【００２２】
一方、ＲＯＭ７に記憶されていないテストパターンを用いてマクロブロック５のテストを行う場合、テストパターン入力端子Ｓ２を介してテストパターンおよび期待値をシリアル／パラレル変換回路６に入力する。そして、シリアル／パラレル変換回路６は、テストパターンおよび期待値が入力されると、それらのテストパターンおよび期待値をシリアル／パラレル変換しながらＲＡＭ１０に書き込む。
【００２３】
そして、テストパターンおよび期待値がＲＡＭ１０に書き込まれると、テストモード選択信号入力端子Ｓ１を介してテストモード選択信号をデコード回路２に入力することによりテストモードを指定するするとともに、テスト対象となるマクロブロック５を指定する。
そして、デコード回路２は、テストモード選択信号が入力されると、そのテストモード選択信号にて指定されるテストパターンをＲＡＭ１０から読み出し、セレクタ９を介して制御回路３に出力するとともに、テスト対象としてどのマクロブロック５が指定されたかを示す信号を制御回路３に出力する。さらに、デコード回路２は、テストモード選択信号にて指定されるテストパターンに対応する期待値をＲＡＭ１０から読み出し、比較回路１０に出力する。
【００２４】
そして、制御回路３は、ＲＡＭ１０から読み出されたテストパターンを受け取ると、テスト対象として指定されたマクロブロック５にセレクタ４を介してテストパターンを入力する。そして、マクロブロック５にテストパターンが入力されると、そのテストパターンに応じたテスト出力が生成され、比較回路１０に送られる。
そして、比較回路１０は、マクロブロック５からのテスト出力を受け取ると、ＲＡＭ１０から読み出された期待値と比較することにより、テスト対象として指定されたマクロブロック５の良否判定を行う。そして、比較回路１０は、マクロブロック５の良否判定を行うと、その良否判定結果を良否判定信号出力端子Ｓ３を介して外部に出力する。
【００２５】
これにより、ＲＡＭ１０に記憶されているテストパターンを書き換えることが可能となるとともに、テストモード選択信号入力端子Ｓ１を介してテストモード選択信号をテスト回路１入力することにより、所望のテストパターンを選択してマクロブロック５のテストを行うことが可能となる。また、比較回路１０を設けることで、テスト回路１内でマクロブロック５の良否判定を行うことが可能となり、テストパターンに対応したマクロブロック５からのテスト出力をそのまま外部に出力する必要がなくなる。さらに、シリアル／パラレル変換回路６を設けることにより、ＲＡＭ１０の端子数が多い場合においても、それに伴って半導体チップ１１の端子数を増大させることなく、テストパターンをＲＡＭ１０に書き込むことが可能となる。このため、多種多様なテストモードに柔軟に対応しつつ、テストに必要な入出力端子数を減らすことが可能となり、テスト治工具のコストダウンを図ることが可能となるとともに、テスト時間を削減することができる。
【００２６】
例えば、図２の構成では、マクロブロック２５の端子数が１６本ある場合、マクロブロック２５の端子数に等しい信号線を半導体チップ３１の外部に引き出す必要があるため、テストパターン入力端子Ｓ１２およびテスト結果出力端子Ｓ１３はそれぞれ１６個ずつ必要となる。
これに対して、図１の構成では、シリアル／パラレル変換回路６を介してテストパターンが外部から入力されるので、テストパターンをシリアル入力することが可能となるととともに、比較回路１０からの良否判定結果が外部に出力されるので、ＦａｉｌまたはＰａｓｓを示す論理値“０”か“１”のみを外部に出力することができる。このため、テストパターン入力端子Ｓ２およびテスト結果出力端子Ｓ３はそれぞれ１個ずつで済ませることが可能となり、マクロブロックの端子数が多い場合においても、テストに必要な半導体チップ１１の入出力端子数を減らすことが可能となる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態に係るテスト回路の概略構成を示すブロック図。
【図２】従来のテスト回路の概略構成を示すブロック図。
【符号の説明】
【００２８】
１１  半導体チップ、１  テスト回路、２  デコード回路、３  制御回路、４、９  セレクタ、５  マクロブロック、６  シリアル／パラレル変換回路、７  ＲＯＭ、８  ＲＡＭ、１０  比較回路、Ｓ１  テストモード選択信号入力端子、Ｓ２  テストパターン入力端子、Ｓ３  良否判定信号出力端子
【図１】
2006292493.tif 000003
【図２】
2006292493.tif 000004