(57)【要約】【課題】  アクセスデータを貯蔵する回路を備えた半導体メモリ装置を提供する。【解決手段】  本発明に従う半導体メモリ装置は、メモリセルアレイとアクセスデータを貯蔵する貯蔵装置とを含む。メモリセルアレイのアクセス可否は、貯蔵装置に貯蔵されているアクセスデータによって決定される。これにより、アクセスデータによって必要な場合にのみメモリセルアレイをアクセスするので電力消費を減らすことができる。【選択図】図１
2006031917.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイ；および
アクセスデータを貯蔵する貯蔵装置；
を含み、
前記メモリセルアレイのアクセス可否は、前記アクセスデータによって決定されること
を特徴とする半導体メモリ装置。
【請求項２】
前記貯蔵装置は、前記メモリセルアレイのワードラインにそれぞれ連結され、１ビットのデータを貯蔵するメモリセルであること
を特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
アドレスが入力されてワードラインを選択し、選択されたワードラインにワードライン電圧を供給するデコーダをさらに含むこと
を特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記メモリセルに貯蔵されたアクセスデータに応答して前記デコーダで提供されたワードライン電圧を前記メモリセルアレイに伝達する論理ゲートをさらに含むこと
を特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記論理ゲートは、前記ワードライン電圧及び前記アクセスデータが入力されるＡＮＤゲートであること
を特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記メモリセルに貯蔵されたアクセスデータ、そして動作モードに応答して前記デコーダで提供されたワードライン電圧を前記メモリセルアレイに伝達する論理ゲートをさらに含むこと
を特徴とする請求項３に記載の半導体メモリ装置。
【請求項７】
前記論理ゲートは、前記アクセスデータ及び前記動作モードが入力されるＯＲゲート；および
前記ワードライン電圧及び前記ＯＲゲートの出力が入力されるＡＮＤゲート；
から構成されることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記論理ゲートは、前記動作モードが書き取りモードである場合には、前記アクセスデータに関係なく前記ワードライン電圧を前記メモリセルアレイに伝達すること
を特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記メモリセルアレイは、ＳＲＡＭメモリセルアレイであること
を特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
前記貯蔵装置は、前記ＳＲＡＭメモリセルアレイのワードラインにそれぞれ連結され、１ビットのデータを貯蔵するＳＲＡＭセルであること
を特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
メモリセルアレイ；
アドレスが入力されてワードラインを選択し、選択されたワードラインにワードライン電圧を供給するデコーダ；
アクセスデータを貯蔵する貯蔵装置；および
前記アクセスデータに応答して前記ワードライン電圧を前記メモリセルアレイに伝達する論理ゲート；
を含むことを特徴とする半導体メモリ装置。
【請求項１２】
前記貯蔵装置は、１ビットのデータを貯蔵するメモリセルであること
を特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記論理ゲートは、前記ワードライン電圧及び前記アクセスデータが入力されて前記ワードライン電圧を前記メモリセルアレイに伝達するＡＮＤゲートであること
を特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１４】
前記論理ゲートは、前記アクセスデータ及び動作モードに応答して前記ワードライン電圧を前記メモリセルアレイに伝達すること
を特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１５】
前記論理ゲートは、前記アクセスデータ及び前記動作モードが入力されるＯＲゲート；および
前記ワードライン電圧及び前記ＯＲゲートの出力が入力されるＡＮＤゲート；
から構成されることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記論理ゲートは、前記動作モードが書き取りモードである場合に前記アクセスデータに関係なく前記ワードライン電圧を前記メモリセルアレイに伝達すること
を特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記メモリセルアレイは、ＳＲＡＭメモリセルアレイであること
を特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１８】
前記貯蔵装置は、前記ＳＲＡＭメモリセルアレイのワードラインにそれぞれ連結され、１ビットのデータを貯蔵するＳＲＡＭセルであること
を特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記メモリセルアレイは、ＤＲＡＭメモリセルアレイであること
を特徴とする請求項１１に記載の半導体メモリ装置。
【請求項２０】
前記貯蔵装置は、前記ＤＲＡＭメモリセルアレイのワードラインにそれぞれ連結され、１ビットのデータを貯蔵するＤＲＡＭセルであること
を特徴とする請求項１９に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、より詳しくは、アクセスデータを貯蔵する回路を備えた半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置は、コンピュータの内部で使用されているメインメモリ（Ｍａｉｎ  Ｍｅｍｏｒｙ）、マイクロプロセッサ内の内蔵メモリ（Ｅｍｂｅｄｄｅｄ  Ｍｅｍｏｒｙ）、キャッシュメモリ（Ｃａｃｈｅ  Ｍｅｍｏｒｙ）の形態で広く使用されている。半導体メモリ装置は、広くＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）とに分けることができる。
【０００３】
ＲＡＭは、セル（Ｃｅｌｌ）にデータを任意に書き込み（ｗｒｉｔｅ  ｉｎｔｏ）、貯蔵し（ｓｔｏｒｅ）、読み出す（ｒｅａｄ  ｏｕｔ）ことができるメモリである。ＲＡＭは、電源が切れれば、貯蔵されたデータが消滅される所謂揮発性メモリ（ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）である。ＲＡＭには、Ｄｙｎａｍｉｃ  ＲＡＭ（ＤＲＡＭ）とＳｔａｔｉｃ  ＲＡＭ（ＳＲＡＭ）とがある。
【０００４】
ＲＯＭは、単に読み出すことができるメモリである。ＲＯＭは、電源が切れても貯蔵されたデータが消滅されない不揮発性メモリ（ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）である。ＲＯＭは、広くプログラミングが可能なＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）と１回のプログラミングのみ許容されるＯＴ−ＰＲＯＭ（Ｏｎｅ  Ｔｉｍｅ  ＰＲＯＭ）とに分けられる。再プログラミングが可能なＰＲＯＭとしては、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ＰＲＯＭ）とＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ＥＰＲＯＭ）とがある。不揮発性メモリには、集積度が優れたフラッシュメモリ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ）もある。
【０００５】
一般に、前述した半導体メモリ装置は、ワードライン及びビットラインにマトリックス形態で配列されたメモリセルを多数個有するメモリセルアレイと、ロウアドレス（ｒｏｗ  ａｄｄｒｅｓｓ）が入力されてワードラインを選択し、選択されたワードラインにワードライン電圧を印加する行デコーダ（ｒｏｗ  ｄｅｃｏｄｅｒ）と、カラムアドレス（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ）が入力されてビットラインを選択するカラムデコーダ（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ）と、ビットラインの電位を感知増幅して選択されたメモリセルのデータを読み出す感知増幅回路と、を含む。
【０００６】
このような構成を有する半導体メモリ装置は、ワードラインが活性化されれば、ワードラインに連結されている多数のメモリセルがアクセスされる。しかしながら、場合によってはワードラインが活性化されてもワードラインに連結されたメモリセルをアクセスする必要がない場合がある。
【０００７】
例えば、分岐予測（ｂｒａｎｃｈ  ｐｒｅｄｉｃｔｉｏｎ）に使用される分岐ターゲットバッファ（Ｂｒａｎｃｈ  Ｔａｒｇｅｔ  Ｂｕｆｆｅｒ）の場合にそうである。一般に分岐ターゲットバッファは、ＳＲＡＭで設計される。分岐ターゲットバッファを構成するＳＲＡＭのメモリセルアレイには分岐命令語のアドレスと分岐されるターゲットアドレスとが貯蔵されている。分岐ターゲットバッファは、分岐方向がテイクン（ｔａｋｅｎ）に予測される場合だけではなく、ノットテイクン（ｎｏｔ−ｔａｋｅｎ）に予測される場合にも選択されたワードラインを活性化してワードラインに連結されたメモリセルをアクセスする。分岐方向がテイクン（ｔａｋｅｎ）である場合には、メモリセルアレイをアクセスして貯蔵されているターゲットアドレスを読み出し、当該ターゲットアドレスの命令語をフェッチ（ｆｅｔｃｈ）する。しかしながら、分岐方向がノットテイクン（ｎｏｔ−ｔａｋｅｎ）である場合には、ターゲットアドレスの命令語をフェッチする必要がないので、メモリセルアレイをアクセスする必要がない。すなわち、分岐方向がノットテイクン（ｎｏｔ−ｔａｋｅｎ）である場合には、不要にメモリセルアレイをアクセスしてその分だけ電力を浪費する結果を招来する。
【０００８】
最近、半導体メモリ装置を用いる携帯用機器（例えば、ノートブックコンピュータ、携帯電話機、ＰＤＡなど）が広く普及し、電力消費を減らす研究が活発に行なわれている。特に、携帯用機器を動作させる電源の電圧が次第に低下しつつも、低電力に対する要求はさらに増大されている。こうした電力減少傾向に照らして見ると、ワードラインが活性化される毎にメモリセルアレイをアクセスする従来の方法は、メモリセルアレイを不要にアクセスすることによって、その分だけ電力消費を多くするという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の技術的課題は、メモリセルアレイをアクセスするためのデータを貯蔵する手段を備えて、電力消費を減らす半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１０】
前述した技術的課題を達成するための本発明の一実施形態による半導体メモリ装置は、メモリセルアレイと、アクセスデータを貯蔵する貯蔵装置と、を含み、メモリセルアレイのアクセス可否は、アクセスデータによって決定される。ここで、貯蔵装置はメモリセルアレイのワードラインにそれぞれ連結され、１ビットのデータを貯蔵するメモリセルであることを特徴とする。
【００１１】
実施形態で、半導体メモリ装置は、メモリセルに貯蔵されたアクセスデータに応答してデコーダで提供されたワードライン電圧をメモリセルアレイに伝達する論理ゲートをさらに含む。
【００１２】
実施形態で、半導体メモリ装置は、メモリセルに貯蔵されたアクセスデータ、および動作モードに応答してデコーダで提供されたワードライン電圧をメモリセルアレイに伝達する論理ゲートをさらに含む。論理ゲートは、動作モードが書き取りモードである場合には、アクセスデータに関係なくワードライン電圧をメモリセルアレイに伝達する。
【００１３】
実施形態で、メモリセルアレイは、ＳＲＡＭメモリセルアレイであることを特徴とする。この際、貯蔵装置は、ＳＲＡＭメモリセルアレイのワードラインにそれぞれ連結され、１ビットのデータを貯蔵するＳＲＡＭメモリセルである。
【００１４】
前述した技術的課題を達成するための本発明の他の実施形態による半導体メモリ装置は、メモリセルアレイと、アドレスが入力されてワードラインを選択し、選択されたワードラインにワードライン電圧を供給するデコーダと、アクセスデータを貯蔵する貯蔵装置と、アクセスデータに応答してワードライン電圧をメモリセルアレイに伝達する論理ゲートと、を含む。ここで、貯蔵装置は、１ビットのデータを貯蔵するメモリセルであることを特徴とする。
【００１５】
実施形態で、論理ゲートは、アクセスデータ及び動作モードに応答してワードライン電圧をメモリセルアレイに伝達する。動作モードが書き取りモードである場合にアクセスデータに関係なくワードライン電圧をメモリセルアレイに伝達することを特徴とする。
【００１６】
実施形態で、 メモリセルアレイは、ＳＲＡＭメモリセルアレイであることを特徴とする。貯蔵装置は、ＳＲＡＭメモリセルアレイのワードラインにそれぞれ連結され、１ビットのデータを貯蔵するＳＲＡＭメモリセルである。
【発明の効果】
【００１７】
前述したように本発明によれば、メモリセルアレイに連結されるそれぞれのワードラインにアクセス情報を貯蔵する手段を備え、従来に比べて半導体メモリ装置で消費される電力を多く減らすことができる。
【発明を実施するための最良の形態】
【００１８】
以下、当業者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の一番好適な実施形態を添付した図面を参照して説明する。
【００１９】
図１は本発明に従う半導体メモリ装置についての一実施形態を示すブロック図である。図１に示された半導体メモリ装置１は、メモリセルアレイ１００と、ワードラインゲーティング回路２００と、デコーダ３００と、感知増幅回路４００と、を含む。
【００２０】
メモリセルアレイ１００は、セル（Ｃｅｌｌ）の種類に応じて多様な形態で実現できる。例えば、ＤＲＡＭセルは、スイッチの役割を果たすトランジスタとデータを貯蔵するキャパシタとから構成される。ＳＲＡＭセルは、通常、二つのＰＭＯＳトランジスタと四つのＮＭＯＳトランジスタとから構成される。メモリセルアレイ１００には、ワードライン及びビットラインに連結されてマトリックス形態で配列されたメモリセル（ＤＲＡＭセル、ＳＲＡＭセルなど）が複数存在する。
【００２１】
デコーダ３００は、アドレスＡＤＤＲが入力されてワードラインを選択し、選択されたワードラインＷＬにワードライン電圧を印加する。
【００２２】
ワードラインゲーティング回路２００は、メモリセルアレイ１００とデコーダ３００との間に設ける。ワードラインゲーティング回路２００は、アクセスデータを貯蔵している貯蔵装置である。アクセスデータは、メモリセルアレイ１００のアクセス可否を決定するためのデータである。ワードラインゲーティング回路２００は、メモリセル２１０と論理ゲート２２０とから構成することができる。
【００２３】
メモリセル２１０は、アクセスデータを貯蔵する。メモリセル２１０は、ＤＲＡＭセル、ＳＲＡＭセルなどで多様に実現することができる。メモリセル２１０は、メモリセルアレイ１００のそれぞれのワードラインに連結される。メモリセル２１０は、１ビットのアクセスデータを貯蔵する。
【００２４】
論理ゲート２２０は、アクセスデータに応答してワードライン電圧がメモリセルアレイ１００に伝達されるようにする。例えば、論理ゲート２２０は、メモリセル２１０に貯蔵されたアクセスデータが“１”である場合には、デコーダ３００から印加されたワードライン電圧がメモリセルアレイ１００に伝達されるようにする。しかしながら、アクセスデータが“０”である場合には、ワードライン電圧がメモリセルアレイ１００に伝達されないようにする。
【００２５】
論理ゲート２２０は、アクセスデータだけではなく、動作モードに応答してワードライン電圧がメモリセルアレイ１００に伝達されるように実現することができる。すなわち、図１で制御信号（Ｗｒｉｔｅ）に応じて動作モードが書き取り動作である場合には、アクセスデータに関係なくワードラインである電圧がメモリセルアレイ１００に伝達されるようにすることができる。
【００２６】
感知増幅回路４００は、ビットラインＢＬ，／ＢＬ，Ｂｉｔ，／Ｂｉｔを介してメモリセルアレイ１００及びメモリセル２１０に連結される。感知増幅回路４００は、ビットラインＢＬ，／ＢＬ，Ｂｉｔ，／Ｂｉｔの電位を感知増幅する。図１でビットラインはそれぞれ対で示されている。一般に、ＤＲＡＭとＳＲＡＭでは、一つのメモリセルに連結されるビットラインは対から構成される。しかしながら、本発明に従う半導体メモリ装置は、これに限定されるものではなく、一つのメモリセルに一つのビットラインのみが連結されている場合（例えば、フラッシュメモリ）にも適用可能である。
【００２７】
図２は、図１に示されたワードラインゲーティング回路についての好適な実施形態を示す回路図である。図２を参照すると、ワードラインゲーティング回路２００は、ワードラインＷＬを介してデコーダ（図１参照）３００に連結され、ワードライン（Ｇａｔｅｄ  ＷＬ）を介してメモリセルアレイ１１０に連結される。そしてビットライン対Ｂｉｔ，／Ｂｉｔを通じて感知増幅回路（図１参照）４００に連結される。ワードラインゲーティング回路２００は、メモリセル２１０と論理ゲート２２０とから構成される。
【００２８】
図２で、メモリセル２１０は、１ビットのデータを貯蔵できるＳＲＡＭセルである。ＳＲＡＭセル２１０は、二つのＰＭＯＳトランジスタＰ１，Ｐ２と、四つのＮＭＯＳトランジスタＮ１〜Ｎ４と、から構成される通常のＳＲＡＭセルである。１ビットＳＲＡＭセル２１０には、アクセスデータが貯蔵される。アクセスデータによってメモリセルアレイ１１０に対するアクセス可否が決定される。好適な実施形態で、メモリセル２１０がＳＲＡＭセルであるとき、メモリセルアレイ１１０は、ＳＲＡＭのメモリセルアレイとして、ワードライン（Ｇａｔｅｄ  ＷＬ）に連結される複数のＳＲＡＭセルから構成される。メモリセル２１０がＤＲＡＭセルであれば、メモリセルアレイ１１０はワードライン（Ｇａｔｅｄ  ＷＬ）に連結される複数のＤＲＡＭセルから構成される。
【００２９】
論理ゲート２２０は、一つのＡＮＤゲートＧ１と一つのＯＲゲートＧ２とから構成される。ＡＮＤゲートＧ１は、二つの入力端子と一つの出力端子とを有する。一つの入力端子は、ワードラインＷＬに連結され、他の一つの入力端子はＯＲゲートＧ２の出力端子に連結され、出力端子はワードライン（Ｇａｔｅｄ  ＷＬ）に連結される。ＯＲゲートＧ２は、二つの入力端子と一つの出力端子とを有する。一つの入力端子は、ＳＲＡＭセル２１０の出力端子に連結され、他の一つの入力端子は、制御信号（Ｗｒｉｔｅ）が入力され、出力端子はＡＮＤゲートＧ１の入力端子に連結される。
【００３０】
このような構成を有するワードラインゲーティング回路２００は、例えばＳＲＡＭセル２１０に貯蔵されたアクセスデータが“１”である場合には、ＯＲゲートＧ２の出力が常に“１”になってワードラインＷＬが活性化されれば、メモリセルアレイ１１０に連結されたワードライン（Ｇａｔｅｄ  ＷＬ）も活性化される。従って、アクセスデータが“１”である場合には、ワードラインＷＬが活性化されれば、メモリセルアレイ１１０はアクセスされる。しかしながら、制御信号（Ｗｒｉｔｅ）が活性化されない状態でＳＲＡＭセル２１０に貯蔵されたデータが“０”である場合には、ＯＲゲートＧ２の出力が“０”になる。従って、ＡＮＤゲートＧ１の出力は、“０”になってワードラインＷＬに印加された電圧は、ワードライン（Ｇａｔｅｄ  ＷＬ）に伝達されない。従って、メモリセルアレイ１１０はアクセスされない。
【００３１】
一方、制御信号（Ｗｒｉｔｅ）が活性化された場合には、ＯＲゲートＧ２の出力が常に“１”になるので、ＳＲＡＭセル２１０に貯蔵されているアクセスデータに関係なくワードラインＷＬに印加された電圧は、ワードライン（Ｇａｔｅｄ  ＷＬ）に伝達される。
【００３２】
本発明に従う半導体メモリ装置は、メモリセルアレイ１００に連結されたそれぞれのワードラインにアクセス情報を貯蔵するためワードラインゲーティング回路２００を備える。ワードラインゲーティング回路２００に貯蔵されたアクセスデータが“０”である場合には、メモリセルアレイはアクセスされない。しかしながら、書き取り動作時には、アクセスデータに関係なく書き取り動作が行われなければならないのでメモリセルアレイはアクセスされる。
【００３３】
本発明に従う半導体メモリ装置によれば、ワードラインゲーティング回路に貯蔵されたアクセス情報が“０”である場合には、メモリセルアレイをアクセスしないようにする。これによって、不要にメモリセルアレイをアクセスすることによって浪費される電力を減らすことができる。また、メモリセルアレイに連結されるそれぞれのワードラインにアクセス情報を貯蔵するので、複雑な制御回路や長い遅延時間なしでもワードラインの制御のみで半導体メモリ装置で消費される電力を減少することができる。
【００３４】
なお、本発明の詳細な説明では、具体的な実施形態について説明したが、本発明の範囲から外れない限度内で種々の変形が可能であることはいうまでもない。したがって、本発明の範囲は、前述した実施形態に限定されるものではなく、添付した特許請求の範囲及び特許請求の範囲と均等な範囲に及ぶ。
【図面の簡単な説明】
【００３５】
【図１】本発明に従う半導体メモリ装置の一実施形態を示すブロック図である。
【図２】図１に示されたワードラインゲーティング回路の一例を示す回路図である。
【符号の説明】
【００３６】
１００：メモリセルアレイ
２００：ワードランゲーティング回路
２１０：メモリセル
２２０：論理ゲート
３００：デコーダ
４００：センスアンプ
【図１】
2006031917.tif 000003
【図２】
2006031917.tif 000004