(57)【要約】【課題】マスタＣＰＵ暴走時等の異常時に、シリアルバススレーブにて異常を検出し、スレーブ周辺回路に対して異常処理して安全性を確保できる監視システムを提供する。【解決手段】  シリアルバススレーブ１０に、シリアルバスマスタ１から定周期に送信されるシリアルデータをトリガとして起動するウォッチドックタイマ回路１３をを備える。【選択図】    図１
2006287415.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵと、シリアルデータの送受信を行うためのマスタＩＣと、その他周辺回路と、前記ＣＰＵの正常動作を確認するウォッチドッグタイマの出力により起動される単安定マルチバイブレータもしくはカウンタにより構成されるウォッチドッグタイマ回路により構成されるシリアルバスマスタと、シリアルバスデータの送受信を行うためのスレーブＩＣと、スレーブＩＣに接続された周辺回路により構成された前記シリアルバスマスタに接続されるシリアルバススレーブと、それらを接続する接続回路とを備えたシリアルバス送受信システムにおけるシリアルバスマスタの異常検出方法であって、シリアルバススレーブにシリアルバスマスタから定周期に送信されるシリアルデータをトリガとして起動する単安定マルチバイブレータもしくはカウンタにより構成されるウォッチドッグタイマ回路を備え、前記ウォッチドッグタイマ回路が一定期間以上トリガされなかった場合に異常とすることを特徴とするシリアルバスシステムにおけるシリアルバスマスタ異常検出方法。
【請求項２】
ＣＰＵと、シリアルデータの送受信を行うためのマスタＩＣと、その他周辺回路と、前記ＣＰＵの正常動作を確認するウォッチドッグタイマの出力により起動される単安定マルチバイブレータもしくはカウンタにより構成されるウォッチドッグタイマ回路により構成されるシリアルバスマスタと、シリアルバスデータの送受信を行うためのスレーブＩＣと、スレーブＩＣに接続された周辺回路により構成された前記シリアルバスマスタに接続されるシリアルバススレーブと、それらを接続する接続回路とを備えたシリアルバス送受信システムにおけるシリアルバスマスタの異常検出装置であって、シリアルバススレーブにシリアルバスマスタから定周期に送信されるシリアルデータをトリガとして起動する単安定マルチバイブレータもしくはカウンタにより構成されるウォッチドッグタイマ回路を備えたことを特徴とするシリアルバスシステムにおける異常検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスタ−スレーブ間でデータの送受信を行うシリアルバスシステムに関し、特にその異常検出方法およびその装置に関する。
【背景技術】
【０００２】
従来のシリアルバスシステムは、例えば、特許文献１に開示の「通信方法」のようにシリアルバスマスタ側にメイン演算部であるＣＰＵとＣＰＵバス上に接続されたシリアルバスマスタ用のインターフェースをもち、シリアルバススレーブ側にシリアルバススレーブ用のインターフェースとその周辺回路をもち、それらを接続するシリアルラインにて接続されており、マスタ−スレーブ間でデータの授受を行っていた。
また、特許文献２に開示の「異常状態伝送方法及びその装置」のように、一次局と複数の二次局の間で伝送路を用いて通信を行う伝送システムでは、一次局側にメイン演算部であるＣＰＵとＣＰＵバス上に接続された伝送用ＩＣをもち、二次局側に伝送用ＩＣと伝送用ＩＣを制御するためのＣＰＵと二次局側のＣＰＵ等の異常を検出するためのウォッチドックタイマ回路をもち、一次局と複数の二次局を接続する伝送ラインにて構成されており、二次局ではＣＰＵ暴走時にはウォッチドックタイマへのトリガが停止することで異常を検出することができた。
【０００３】
また、こうした伝送システムのＣＰＵの状態を監視するタイマ機構として、通常、ウォッチドッグタイマ回路が使用されている。これはシステム正常時はプログラムで一定周期で更新され、その周期内で更新されないとタイムアウトを検出してＣＰＵ異常を通知するものである。
図３は、こうした従来の伝送システムにおける、一般的なウォッチドッグタイマ回路による監視例であり、図３において、１はシリアルバスマスタであり、ＣＰＵ２と、ＣＰＵ２のデータバスに接続されたマスタ周辺回路４、シリアルバスマスタＩＣ５、及び、単安定マルチバイブレータ、もしくは、カウンタ等により構成されるウォッチドッグタイマ回路３により構成されている。ウォッチドッグタイマ回路３は、ＣＰＵ２により定周期に出力されるトリガ信号６により起動される。ＣＰＵ暴走時等にトリガ信号６が一定期間以上入力されなかった場合、ウォッチドッグタイマ回路３は異常を検出し異常検出信号７を出力し、ＣＰＵ２に対して強制的に割り込みをかけて動作を停止したりマスタ周辺回路４の動作を停止する等の異常処理を行う。
１０はシリアルバススレーブであり、シリアルバススレーブＩＣ１１とスレーブ周辺回路１２により構成されている。
シリアルバスマスタ１とシリアルバススレーブ１０は、シリアルバス８により接続されており、ＣＰＵ２はシリアルバスマスタＩＣ５にアクセスを行うことで、シリアルバスマスタＩＣ５はＣＰＵ２からのデータをシリアルデータに変換し、シリアルバス８を介してシリアルバススレーブＩＣ１１に対して送信する。シリアルバススレーブＩＣ１１では、受信したシリアルデータによりスレーブ周辺回路１２に対してアクセスを行い、アクセス完了後、シリアルバスマスタ１に対してデータを返信する。
このように、従来のシリアルバスシステムでは、シリアルバスマスタから送信されるデータに基づきシリアルバススレーブは周辺回路に対して処理を行い、完了後シリアルバスマスタに対してデータを返信するという動作を行っている。
【特許文献１】特開平０７−２１２３６９号公報
【特許文献２】特開平１０−０８４３５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のシリアルバスシステムは、シリアルバスマスタにのみシステムの異常を検出するウォッチドッグタイマ回路をもつ構成となっており、シリアルバスマスタで異常が発生した場合、シリアルバススレーブはマスタの異常を検出することができないので、システムの安全性が確保できないという問題があった。
また、マスタの異常をスレーブに通知するためホットライン信号を追加することにより、スレーブにてマスタの異常を検出することはできるが、シリアルバスの信号線に加えて新たにホットライン信号を追加する必要があるため、省配線の妨げになるというような問題もあった。
また、特許文献２のように、二次局側にＣＰＵとウォッチドックタイマ回路を実装し、二次局側のＣＰＵによりウォッチドッグタイマをトリガすることで、二次局側で異常を検出することはできるが、ウォッチドッグタイマ回路に加えて監視用にＣＰＵとその周辺回路を追加する必要があるためコストが上がるという問題があった。また、部品点数が増えることで、機器を小型化する際の妨げになるという問題もあった。
本発明は、このような問題点に鑑みてなされたものであり、新たに信号線を追加することなくシリアルバスマスタの異常をスレーブにて検出するとともに、異常検出時にはスレーブの周辺回路に対して異常処理することにより、システムの安全性を確保することができるシリアルバスシステムを提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、請求項１記載の発明は、シリアルバスマスタ異常検出方法に係り、ＣＰＵと、シリアルデータの送受信を行うためのマスタＩＣと、その他周辺回路と、前記ＣＰＵの正常動作を確認するウォッチドッグタイマの出力により起動される単安定マルチバイブレータもしくはカウンタにより構成されるウォッチドッグタイマ回路により構成されるシリアルバスマスタと、シリアルバスデータの送受信を行うためのスレーブＩＣと、スレーブＩＣに接続された周辺回路により構成された前記シリアルバスマスタに接続されるシリアルバススレーブと、それらを接続する接続回路とを備えたシリアルバス送受信システムにおけるシリアルバスマスタの異常検出方法であって、シリアルバススレーブにシリアルバスマスタから定周期に送信されるシリアルデータをトリガとして起動する単安定マルチバイブレータもしくはカウンタにより構成されるウォッチドッグタイマ回路を備え、前記ウォッチドッグタイマ回路が一定期間以上トリガされなかった場合に異常とすることを特徴としている。
請求項２記載の発明は、シリアルバスマスタ異常検出装置に係り、ＣＰＵと、シリアルデータの送受信を行うためのマスタＩＣと、その他周辺回路と、前記ＣＰＵの正常動作を確認するウォッチドッグタイマの出力により起動される単安定マルチバイブレータもしくはカウンタにより構成されるウォッチドッグタイマ回路により構成されるシリアルバスマスタと、シリアルバスデータの送受信を行うためのスレーブＩＣと、スレーブＩＣに接続された周辺回路により構成された前記シリアルバスマスタに接続されるシリアルバススレーブと、それらを接続する接続回路とを備えたシリアルバス送受信システムにおけるシリアルバスマスタの異常検出装置であって、シリアルバススレーブにシリアルバスマスタから定周期に送信されるシリアルデータをトリガとして起動する単安定マルチバイブレータもしくはカウンタにより構成されるウォッチドッグタイマ回路を備えたことを特徴としている。
【発明の効果】
【０００６】
本発明によると、シリアルバススレーブにシリアルバスマスタから定周期に送信されるシリアルデータをトリガとして起動する単安定マルチバイブレータ等を用いることで、シリアルバススレーブにてマスタの異常を検出することができ、異常検出時には周辺回路をディセーブルとし、システムの安全性を確保することができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施の形態について図を参照して説明する。
【実施例１】
【０００８】
図１は本発明のシリアルバスシステムにおける異常検出のブロック図である。
図１において図３と同一構成には同一符号を付して重複する説明は省略する。
図１において、１３は単安定マルチバイブレータもしくはカウンタにより構成されるウォッチドッグタイマ回路で、シリアルバスマスタＩＣ５から定周期に送信される受信データが正常な場合に出力されるデータ正常受信完了信号１４によりトリガされる。また、１５はウォッチドッグタイマ回路１３が一定期間以上トリガされなかった場合に異常を検出し出力されるマスタ異常検出信号であり、スレーブ周辺回路１２に接続されている。スレーブ周辺回路１２は、マスタ異常検出信号１３が入力された場合、動作を停止する等の異常処理を行いシステムの安全性を確保する。
本発明が特許文献１と異なる部分は、シリアルバスマスタのＣＰＵがシリアルバスマスタＩＣに対して定周期に送信開始フラグを設定することにより、シリアルバススレーブに対して定周期にデータを送信するようにし、シリアルバススレーブにマスタから定周期に送信されるデータが正常な場合に出力されるデータ正常受信完了信号１４により起動されるウォッチドッグタイマ回路１３を備えた部分である。
【０００９】
図２は、図１に示すシステムの動作を示すタイミングチャートである。
図２に示すように、シリアルバスマスタ１はデータ送信周期Ｔでスレーブに対してデータを送信する。シリアルバススレーブ１０では、マスタからの送信データを正常に受信できた場合には、データ正常受信完了信号１４をスレーブウォッチドッグタイマ回路１３に対して出力するとともに、スレーブ周辺回路１２に対してアクセスを開始して、アクセス完了後マスタに対してシリアルデータを送信する。
シリアルバスマスタのＣＰＵ２に異常が発生した場合には、ＣＰＵ２はシリアルバスマスタＩＣ５の送信開始フラグを設定することができなくなり、シリアルデータがデータ送信周期Ｔで送信されなくなるため、シリアルバススレーブＩＣ１１からデータ正常受信完了信号１４が出力されなくなる。データ正常受信完了信号１４がスレーブウォッチドッグ異常検出時間ｔ以上出力されない場合には、スレーブウォッチドッグタイマ回路１３はマスタの異常を検出しマスタ異常検出信号１５を出力することにより、スレーブ周辺回路１２では、動作を停止する等の異常処理を行い、システムの安全性を確保する。
また、シリアルバスマスタの動作が正常でデータ送信周期Ｔで送信している場合でも、ノイズ等の影響によりスレーブでスレーブウォッチドッグ異常検出時間ｔ以上の期間正常にデータが受信できない状態が続いた場合にも、スレーブでは異常を検出することができ、システムの安全性を確保することができる。
【００１０】
シリアルバススレーブにウォッチドッグタイマを実装し、マスタから定周期に送信される送信データの正常受信完了信号をウォッチドッグタイマ回路のトリガ信号として使用することによってスレーブでマスタの異常を検出することができるので、省配線かつ安全性を要求されるシリアルバスシステムの用途にも適用できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１を示すシリアルバスシステムにおける異常検出のブロック図である。
【図２】図１に示すシステムの動作を示すタイミングチャートである。
【図３】従来のシリアルバス回路のブロック図である。
【符号の説明】
【００１２】
１  シリアルバスマスタ
２  ＣＰＵ
３  ウォッチドッグタイマ回路
４  マスタ周辺回路
５  シリアルバスマスタＩＣ
６  トリガ信号
７  異常検出信号
８  シリアルバス
１０  シリアルバススレーブ
１１  シリアルバススレーブＩＣ
１２  スレーブ周辺回路
１３  ウォッチドッグタイマ回路
１４  データ正常受信完了信号
１５  マスタ異常検出信号
【図１】
2006287415.tif 000003
【図２】
2006287415.tif 000004
【図３】
2006287415.tif 000005