(57)【要約】【課題】  不揮発性半導体記憶素子がマトリックス状に配置されている仮想グラウンドアレイの半導体集積回路装置において、ビット線間およびワード線間のリーク電流を効率よく抑制する。【解決手段】  ビット線ＢＬ１〜４である拡散層とワード線ＷＬ１〜３であるゲート電極に囲まれた領域にある半導体基板の表面上に、不揮発性半導体記憶素子とは分離された状態で、シリコン酸化膜を介してシリコン窒化膜（電荷トラップ層）を形成し、さらに基板全体をプラズマ雰囲気に晒すことで、このシリコン窒化膜に電子を意図的にトラップさせる。その結果、この領域の半導体基板表面には正電荷が蓄積状態となり、ビット線間およびワード線間のリーク電流を抑制することができる。【選択図】  図１
2006253192.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体素子が半導体基板にマトリックス状に配置された半導体集積回路装置であって、
前記半導体基板中に、列方向に並ぶ複数の前記半導体素子のソース領域またはドレイン領域を共有して延在するビット線と、
前記半導体基板上に、行方向に並ぶ複数の前記半導体素子のゲート電極を共有して延在するワード線と、
少なくとも隣接する前記ビット線および隣接する前記ワード線によって囲まれた前記半導体基板上領域に形成された電荷トラップ層とを備え、
前記電荷トラップ層は、絶縁膜を介して前記電荷トラップ層周囲の前記半導体素子と分離されていることを特徴とする半導体集積回路装置。
【請求項２】
前記電荷トラップ層は電子をトラップし、前記電荷トラップ層の下に位置する前記半導体基板の表面層には正電荷が蓄積している請求項１記載の半導体集積回路装置。
【請求項３】
少なくとも隣接する前記ワード線間に挟まれた領域と前記ワード線の側面と対向する領域において、前記電荷トラップ層上にプラズマＣＶＤ膜が絶縁膜を介して形成されている請求項１または２記載の半導体集積回路装置。
【請求項４】
前記ワード線の上方領域および側方領域に電荷トラップ層が形成され、前記電荷トラップ層上に遮光膜が絶縁膜を介して形成されている請求項１または２記載の半導体集積回路装置。
【請求項５】
前記遮光膜は非ドープ多結晶シリコン膜層である請求項４記載の半導体集積回路装置。
【請求項６】
前記半導体素子はＭＯＮＯＳ型トランジスタを有する不揮発性半導体記憶素子である請求項１または２記載の半導体集積回路装置。
【請求項７】
前記半導体素子は浮遊ゲート電極型トランジスタを有する不揮発性半導体記憶素子である請求項１または２記載の半導体集積回路装置。
【請求項８】
半導体基板中に、列方向に並ぶ複数の前記半導体素子のソース領域またはドレイン領域を共有かつ延在するように形成してビット線とする第１工程と、
前記半導体基板上に、行方向に並ぶ複数の前記半導体素子のゲート電極を共有かつ延在するように形成してワード線とする第２工程と、
少なくとも隣接する前記ビット線および隣接する前記ワード線によって囲まれた前記半導体基板上領域に絶縁膜を形成する第３工程と、
前記絶縁膜上に電荷トラップ層を形成する第４工程と、
前記半導体基板全面をプラズマ雰囲気に晒すことにより、前記電荷トラップ層に電子をトラップさせる第５工程とを含む半導体集積回路装置の製造方法。
【請求項９】
前記第５工程では、前記半導体基板全面をプラズマ雰囲気に晒す代わりに、プラズマＣＶＤ膜を前記電荷トラップ層上に形成することで前記電荷トラップ層に電子をトラップさせる請求項８記載の半導体集積回路装置の製造方法。
【請求項１０】
半導体基板中に、列方向に並ぶ複数の前記半導体素子のソース領域またはドレイン領域を共有かつ延在するように形成してビット線とする第１工程と、
前記半導体基板上に、行方向に並ぶ複数の前記半導体素子のゲート電極を共有かつ延在するように形成してワード線とする第２工程と、
少なくとも隣接する前記ビット線および隣接する前記ワード線によって囲まれた前記半導体基板上領域に絶縁膜を形成する第３工程と、
前記絶縁膜上に電荷トラップ層を形成する第４工程と、
前記半導体基板上に遮光膜を形成する第５工程と、
前記遮光膜のうち、隣接する前記ビット線および隣接する前記ワード線によって囲まれた前記半導体基板上領域に形成された部分を除去する第６工程と、
前記半導体基板全面に紫外線を照射することにより、前記電荷トラップ層に電子をトラップさせる第７工程とを含む半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、仮想グラウンドアレイを有する半導体集積回路装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来の仮想グラウンドアレイの半導体集積回路装置の一例（例えば、特許文献１）について、その平面図を図２８に示す。
【０００３】
図２８において、Ｍ１１、Ｍ１２、Ｍ１３、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３は不揮発半導体記憶素子であるＭＯＮＯＳ型トランジスタであり、所定の容量（図においては９ビット）でマトリックス状に配置されている。そして、ＭＯＮＯＳ型トランジスタＭ１１、Ｍ１２、Ｍ１３にはワード線ＷＬ１が、ＭＯＮＯＳ型トランジスタＭ２１、Ｍ２２、Ｍ２３にはワード線ＷＬ２が、ＭＯＮＯＳ型トランジスタＭ３１，Ｍ３２、Ｍ３３にはワード線ＷＬ３がそれぞれ接続されており、ビット線ＢＬ１、ＢＬ２、ＢＬ３およびＢＬ４は、ワード線ＷＬ１、ＷＬ２およびＷＬ３と直交した形で配置されている。ここで、同一ワード線上において隣接するＭＯＮＯＳ型トランジスタのソース領域あるいはドレイン領域は、１つのビット線で共有されており、例えば、ＭＯＮＯＳ型トランジスタＭ１１、Ｍ２１およびＭ３１のソース領域あるいはドレイン領域と、ＭＯＮＯＳ型トランジスタＭ１２、Ｍ２２およびＭ３２のソース領域あるいはドレイン領域とは、１つのビット線ＢＬ２で共有されている。そして、ビット線とワード線に囲まれた領域にはＰ型拡散層２４が形成されており、隣接するビット線間およびワード線間のリーク電流を抑制する働きをしている。
【０００４】
なお、仮想グラウンドアレイとは、図２８で示したように、マトリックス状に配置された半導体素子において複数のワード線とビット線が直交する形で配置され、同一ワード線上において隣接する半導体素子同士が１つの拡散層を挟む形で配置され、この拡散層の何れもがビット線に接続されていることを特徴とするアレイ構造のことである。このようなアレイ構造にすることで、１つのビット線を、ある時はトランジスタのソース線として、また別の時にはドレイン線として機能させることができる。
【０００５】
図２９は図２８の断面図を示す。図２９（ａ）は図２８におけるａ−ａ’の断面図であり、図２９（ｂ）は図２８におけるｂ−ｂ’の断面図であり、図２９（ｃ）は図２８におけるｃ−ｃ’の断面図であり、図２９（ｄ）は図２８におけるｄ−ｄ’の断面図である。
【０００６】
図２９において、Ｐ型ウエル１の表面にビット線であるＮ型拡散層２がライン状に形成されて、Ｎ型拡散層２の上にはフィールド酸化膜３がＮ型拡散層２と同じ方向に走ってライン状に形成され、フィールド酸化膜３に挟まれたＰ型ウエル１の上には第１のシリコン酸化膜４と第１のシリコン窒化膜５と第２のシリコン酸化膜６からなる第１のＯＮＯ積層膜１３が形成され、第１のＯＮＯ積層膜１３およびフィールド酸化膜３の上にはゲート電極７がＮ型拡散層２とは直交する形でライン状に形成されることで、ＭＯＮＯＳ型トランジスタが形成されている。
【０００７】
ここで、図２９（ａ）に示すように、Ｎ型拡散層２とゲート電極７はフィールド酸化膜３により分離された状態となっており、隣接するＭＯＮＯＳ型トランジスタの第１のＯＮＯ積層膜１３はフィールド酸化膜３により分離された状態にある。そして、図２９（ｂ）および図２９（ｃ）に示すように、Ｎ型拡散層２とゲート電極７に囲まれたＰ型ウエル１の表面にはＰ型拡散層２４が形成されている。
【０００８】
図３０は図２９（ｂ）の拡大図を示すものである。図３０において、Ｐ型拡散層２４には正電荷１２が多数キャリアとして存在するので、隣接するＮ型拡散層２の間を流れるリーク電流を抑制することができ、回路の誤動作を防ぐことができる。
【０００９】
図３１は図２９（ｃ）の拡大図を示すものである。図３１において、図３０の場合と同じく、Ｐ型拡散層２４にある正電荷１２の存在により、隣接するゲート電極７の間を流れるリーク電流を抑制することができ、回路の誤動作を防ぐことができる。
【特許文献１】特開平５−３２６８９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、半導体集積回路の集積度を向上させるためには、図２８〜図３０において隣接するＮ型拡散層２のピッチあるいは隣接するゲート電極７のピッチを狭める必要があるが、それらピッチを狭めた結果、Ｎ型拡散層２とゲート電極７に囲まれた領域で発生するビット線間リーク電流あるいはワード線間リーク電流を抑制することが難しくなるという課題が生じていた。
【００１１】
この課題を解決するためには、図２８〜図３０においてＰ型拡散層２４の不純物濃度をさらに濃くする必要があったが、その結果、Ｐ型拡散層２４とＮ型拡散層２との接合耐圧が低くなるという課題が新たに生じていた。
【００１２】
さらに、Ｐ型拡散層２４の不純物濃度を濃くするほど、その後の熱処理等によりＰ型拡散層２４の横方向への広がりが大きくなり、ＭＯＮＯＳ型トランジスタの実効ゲート幅が狭くなるという課題も生じていた。
【００１３】
したがって、本発明の目的は、前記従来の課題を解決するもので、隣接するＮ型拡散層のピッチあるいは隣接するゲート電極のピッチを狭くしても、Ｎ型拡散層とゲート電極に囲まれた領域におけるビット線間リーク電流あるいはワード線間リーク電流を十分に抑制できる半導体集積回路装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明の請求項１記載の半導体集積回路装置は、複数の半導体素子が半導体基板にマトリックス状に配置された半導体集積回路装置であって、前記半導体基板中に、列方向に並ぶ複数の前記半導体素子のソース領域またはドレイン領域を共有して延在するビット線と、前記半導体基板上に、行方向に並ぶ複数の前記半導体素子のゲート電極を共有して延在するワード線と、隣接する前記ビット線および隣接する前記ワード線によって囲まれた前記半導体基板上領域に形成された電荷トラップ層とを備え、前記電荷トラップ層は、絶縁膜を介して前記電荷トラップ層周囲の前記半導体素子と分離されている。
【００１５】
請求項２記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置において、前記電荷トラップ層は電子をトラップし、前記電荷トラップ層の下に位置する前記半導体基板の表面層には正電荷が蓄積している。
【００１６】
請求項３記載の半導体集積回路装置は、請求項１または２記載の半導体集積回路装置において、少なくとも隣接する前記ワード線間に挟まれた領域と前記ワード線の側面と対向する領域において、前記電荷トラップ層上にプラズマＣＶＤ膜が絶縁膜を介して形成されている。
【００１７】
請求項４記載の半導体集積回路装置は、請求項１または２記載の半導体集積回路装置において、前記ワード線の上方領域および側方領域に電荷トラップ層が形成され、前記電荷トラップ層上に遮光膜が絶縁膜を介して形成されている。
【００１８】
請求項５記載の半導体集積回路装置は、請求項４記載の半導体集積回路装置において、前記遮光膜は非ドープ多結晶シリコン膜層である。
【００１９】
請求項６記載の半導体集積回路装置は、請求項１または２記載の半導体集積回路装置において、前記半導体素子はＭＯＮＯＳ型トランジスタを有する不揮発性半導体記憶素子である。
【００２０】
請求項７記載の半導体集積回路装置は、請求項１または２記載の半導体集積回路装置において、前記半導体素子は浮遊ゲート電極型トランジスタを有する不揮発性半導体記憶素子である。
【００２１】
請求項８記載の半導体集積回路装置の製造方法は、半導体基板中に、列方向に並ぶ複数の前記半導体素子のソース領域またはドレイン領域を共有かつ延在するように形成してビット線とする第１工程と、前記半導体基板上に、行方向に並ぶ複数の前記半導体素子のゲート電極を共有かつ延在するように形成してワード線とする第２工程と、少なくとも隣接する前記ビット線および隣接する前記ワード線によって囲まれた前記半導体基板上領域に絶縁膜を形成する第３工程と、前記絶縁膜上に電荷トラップ層を形成する第４工程と、前記半導体基板全面をプラズマ雰囲気に晒すことにより、前記電荷トラップ層に電子をトラップさせる第５工程とを含む。
【００２２】
請求項９記載の半導体集積回路装置の製造方法は、請求項８記載の半導体集積回路装置の製造方法において、前記第５工程では、前記半導体基板全面をプラズマ雰囲気に晒す代わりに、プラズマＣＶＤ膜を前記電荷トラップ層上に形成することで前記電荷トラップ層に電子をトラップさせる。
【００２３】
請求項１０記載の半導体集積回路装置の製造方法は、半導体基板中に、列方向に並ぶ複数の前記半導体素子のソース領域またはドレイン領域を共有かつ延在するように形成してビット線とする第１工程と、前記半導体基板上に、行方向に並ぶ複数の前記半導体素子のゲート電極を共有かつ延在するように形成してワード線とする第２工程と、少なくとも隣接する前記ビット線および隣接する前記ワード線によって囲まれた前記半導体基板上領域に絶縁膜を形成する第３工程と、前記絶縁膜上に電荷トラップ層を形成する第４工程と、前記半導体基板上に遮光膜を形成する第５工程と、前記遮光膜のうち、隣接する前記ビット線および隣接する前記ワード線によって囲まれた前記半導体基板上領域に形成された部分を除去する第６工程と、前記半導体基板全面に紫外線を照射することにより、前記電荷トラップ層に電子をトラップさせる第７工程とを含む。
【発明の効果】
【００２４】
本発明の請求項１記載の半導体集積回路装置によれば、隣接するビット線および隣接するワード線によって囲まれた半導体基板上領域に形成された電荷トラップ層を備え、電荷トラップ層は、絶縁膜を介して電荷トラップ層周囲の半導体素子と分離されているので、電荷トラップ層に電子をトラップさせた状態にすることで、この領域の半導体基板の表面には正電荷が蓄積状態となる。これにより、仮想グラウンドアレイにおいて、隣接する拡散層間すなわちビット線間、および、隣接するゲート電極間すなわちワード線間のリーク電流を効率よく抑制することができ、回路の誤動作を防ぐことができる。さらに、ソース領域およびドレイン領域である拡散層のピッチあるいはゲート電極である導電膜層のピッチが狭くなる場合においても、他の特性に影響を及ぼすことなくリーク電流の抑制を実現できることから、アレイサイズの縮小や、半導体素子の集積度の向上を図ることができる。
【００２５】
請求項２では、電荷トラップ層は電子をトラップし、電荷トラップ層の下に位置する半導体基板の表面層には正電荷が蓄積しているので、隣接するビット線間および隣接するワード線間のリーク電流を抑制することができる。
【００２６】
請求項３では、少なくとも隣接するワード線間に挟まれた領域とワード線の側面と対向する領域において、電荷トラップ層上にプラズマＣＶＤ膜が絶縁膜を介して形成されているので、プラズマＣＶＤ膜を形成する際のプラズマにより電荷トラップ層に電位差を与えることで、電子をトラップさせることができる。
【００２７】
請求項４では、ワード線の上方領域および側方領域に電荷トラップ層が形成され、電荷トラップ層上に遮光膜が絶縁膜を介して形成されているので、紫外線を照射することにより、遮光膜で覆われていない隣接するワード線間に挟まれた領域とワード線の側面と対向する領域の電荷トラップ層に電子をトラップさせることができる。
【００２８】
請求項５では、請求項４記載の半導体集積回路装置において、遮光膜は非ドープ多結晶シリコン膜層であること好ましい。
【００２９】
請求項６では、請求項１または２記載の半導体集積回路装置において、半導体素子はＭＯＮＯＳ型トランジスタを有する不揮発性半導体記憶素子であることが好ましい。
【００３０】
請求項７では、請求項１または２記載の半導体集積回路装置において、半導体素子は浮遊ゲート電極型トランジスタを有する不揮発性半導体記憶素子であることが好ましい。
【００３１】
本発明の請求項８記載の半導体集積回路装置の製造方法によれば、少なくとも隣接するビット線および隣接するワード線によって囲まれた半導体基板上領域に絶縁膜を形成する工程と、絶縁膜上に電荷トラップ層を形成する工程と、半導体基板全面をプラズマ雰囲気に晒すことにより、電荷トラップ層に電子をトラップさせる工程とを含むので、基板全体がプラズマ雰囲気に晒され、そのプラズマにより電荷トラップ層に電位差を与えることができることで、電荷トラップ層に電子を意図的にトラップさせることが可能となる。このように、電荷トラップ層は製造工程中において意図的に電子をトラップさせた状態にすることができるため、この領域の半導体基板の表面には正電荷が蓄積状態となり、隣接ビット線間および隣接ワード線間のリーク電流を抑制することが可能となる。さらに、ソース領域およびドレイン領域である拡散層のピッチあるいはゲート電極である導電膜層のピッチが狭くなる場合においても、他の特性に影響を及ぼすことなくリーク電流の抑制を実現できる。
【００３２】
請求項９では、請求項８記載の半導体集積回路装置の製造方法において、第５工程では、半導体基板全面をプラズマ雰囲気に晒す代わりに、プラズマＣＶＤ膜を電荷トラップ層上に形成することで電荷トラップ層に電子をトラップさせることでも同様の効果が得られる。
【００３３】
本発明の請求項１０記載の半導体集積回路装置の製造方法によれば、少なくとも隣接するビット線および隣接するワード線によって囲まれた半導体基板上領域に絶縁膜を形成する工程と、絶縁膜上に電荷トラップ層を形成する工程と、半導体基板上に遮光膜を形成する工程と、遮光膜のうち、隣接するビット線および隣接するワード線によって囲まれた半導体基板上領域に形成された部分を除去する工程と、半導体基板全面に紫外線を照射することにより、電荷トラップ層に電子をトラップさせる工程とを含むので、照射された紫外線が半導体基板の表面に達し、半導体基板の表面近傍の電子が励起され、絶縁膜のバリアハイトを越えて電子が電荷トラップ層に注入されトラップされる。このように電荷トラップ層は製造工程中において意図的に電子をトラップさせた状態にすることができるため、請求項８と同様の効果が得られる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００３５】
最初に本発明の実施形態の概念について説明する。図１は本発明の実施形態の概念図を示すものであり、仮想グラウンドアレイの半導体集積回路装置の平面図を示すものである。
【００３６】
図１において、Ｍ１１、Ｍ１２、Ｍ１３，Ｍ２１、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３３は不揮発半導体記憶素子であり、所定の容量（図においては９ビット）でマトリックス状に配置されている。そして、不揮発半導体記憶素子Ｍ１１、Ｍ１２、Ｍ１３にはワード線ＷＬ１が、不揮発半導体記憶素子Ｍ２１、Ｍ２２、Ｍ２３にはワード線ＷＬ２が、不揮発半導体記憶素子Ｍ３１，Ｍ３２、Ｍ３３にはワード線ＷＬ３がそれぞれ接続されており、ビット線ＢＬ１、ＢＬ２、ＢＬ３およびＢＬ４は、ワード線ＷＬ１、ＷＬ２およびＷＬ３と直交した形で配置されている。ここで、同一ワード線上において隣接する不揮発半導体記憶素子のソース領域あるいはドレイン領域は１つのビット線で共有されており、例えば、不揮発半導体記憶素子Ｍ１１、Ｍ２１およびＭ３１のソース領域あるいはドレイン領域と、不揮発半導体記憶素子Ｍ１２、Ｍ２２およびＭ３２のソース領域あるいはドレイン領域は、１つのビット線ＢＬ２で共有されている。そして、ビット線とワード線に囲まれた領域には、ＯＮＯ積層膜１４が配置されている。ここで、ＯＮＯ積層膜１４に含まれるシリコン窒化膜は不揮発性半導体記憶素子とは分離された状態にある。
【００３７】
本発明は様々な種類の不揮発性半導体記憶素子の仮想グラウンドアレイに適用可能であり、以下にＭＯＮＯＳ型トランジスタを適用した場合および浮遊ゲート電極型トランジスタを適用した場合についての実施形態の概念を図２〜図７を用いて説明する。
【００３８】
図２は、図１における不揮発半導体記憶素子にＭＯＮＯＳ型トランジスタを適用した場合の実施形態の概念のセルアレイ断面図を示している。一般に、マトリックス状に配置されたＭＯＮＯＳ型トランジスタを仮想グラウンドアレイで構成したものはＮＲＯＭフラッシュメモリーとして知られている。
【００３９】
図２（ａ）は図１におけるａ−ａ’の断面図であり、図２（ｂ）は図１におけるｂ−ｂ’の断面図であり、図２（ｃ）は図１におけるｃ−ｃ’の断面図であり、図２（ｄ）は図１におけるｄ−ｄ’の断面図である。
【００４０】
図２において、Ｐ型ウエル１の表面にビット線であるＮ型拡散層２がライン状に形成され、Ｎ型拡散層２の上にはフィールド酸化膜３がＮ型拡散層２と同じ方向に走ってライン状に形成され、Ｐ型ウエル１およびフィールド酸化膜３の上には第１のシリコン酸化膜４と第１のシリコン窒化膜５と第２のシリコン酸化膜６とゲート電極７がＮ型拡散層２とは直交する形でライン状に形成されることで、ＭＯＮＯＳ型トランジスタが形成されている。
【００４１】
ここで、図２（ａ）に示すように、Ｎ型拡散層２とゲート電極７はフィールド酸化膜３により分離された状態となっており、隣接するＭＯＮＯＳ型トランジスタにおいて、第１のシリコン酸化膜４と第１のシリコン窒化膜５と第２のシリコン酸化膜６からなるＯＮＯ積層膜１３はフィールド酸化膜３により分離された状態にある。そして、図２（ｂ）および図２（ｃ）に示すように、Ｎ型拡散層２とゲート電極７に囲まれた領域のＰ型ウエル１の表面上には、第３のシリコン酸化膜８と第２のシリコン窒化膜９と第４のシリコン酸化膜１０からなる第２のＯＮＯ積層膜１４が形成されており、第２のシリコン窒化膜９とＭＯＮＯＳ型トランジスタは分離された状態となっている。
【００４２】
図３は図２（ｂ）の拡大図、すなわち、Ｎ型拡散層２とゲート電極７に囲まれた領域に関してゲート電極が走っている方向を見た断面図を示すものである。
【００４３】
図４は図２（ｃ）の拡大図、すなわち、Ｎ型拡散層２とゲート電極７に囲まれ領域に関してＮ型拡散層２が走っている方向を見た断面図を示すものである。
【００４４】
ここで、図３および図４において、第２のシリコン窒化膜９は意図的に電子１１をトラップした状態にしている。その結果、Ｐ型ウエル１の表面には正電荷１２が蓄積された状態となり、図３においては隣接するビット線すなわち拡散層２の間を流れるリーク電流を抑制することができる。そして、図４においては隣接するワード線の間を流れるリーク電流を抑制することができる。
【００４５】
図５は、図１における不揮発半導体記憶素子に浮遊ゲート型トランジスタを適用した場合の実施形態の概念のセルアレイ断面図を示している。一般に、マトリックス状に配置された浮遊ゲート電極型トランジスタを仮想グラウンドアレイで構成したものはＡＮＤフラッシュメモリーとして知られている。
【００４６】
図５（ａ）は図１におけるａ−ａ’の断面図であり、図５（ｂ）は図１におけるｂ−ｂ’の断面図であり、図５（ｃ）は図１におけるｃ−ｃ’の断面図であり、図５（ｄ）は図１におけるｄ−ｄ’の断面図である。
【００４７】
図５において、Ｐ型ウエル１の表面にビット線であるＮ型拡散層２がライン状に形成され、Ｎ型拡散層２の上にはフィールド酸化膜３がＮ型拡散層２と同じ方向に走ってライン状に形成され、Ｐ型ウエル１およびフィールド酸化膜３の上にはトンネル酸化膜２０と浮遊ゲート電極２１と容量絶縁膜２２とワード線である制御ゲート電極２３からなる積層膜がＮ型拡散層２とは直交する形でライン状に形成されることで、浮遊ゲート電極型トランジスタが形成されている。
【００４８】
ここで、図５（ａ）に示すように、Ｎ型拡散層２と浮遊ゲート電極２１および制御ゲート電極２３はフィールド酸化膜３により分離された状態となっており、隣接する浮遊ゲート電極型トランジスタの浮遊ゲート電極２１はフィールド酸化膜３と容量絶縁膜２２により分離された状態にある。そして、図５（ｂ）および図５（ｃ）に示すように、Ｎ型拡散層２と浮遊ゲート電極型トランジスタの積層膜に囲まれた領域のＰ型ウエル１の表面上には、シリコン酸化膜８とシリコン窒化膜９とシリコン酸化膜１０からなるＯＮＯ積層膜１４が形成され、シリコン窒化膜９と浮遊ゲート電極型トランジスタは分離された状態となっている。
【００４９】
図６は図５（ｂ）の拡大図すなわち、Ｎ型拡散層２と制御ゲート電極２３に囲まれた領域に関して制御ゲート電極２３が走っている方向を見た断面図を示すものである。
【００５０】
また、図７は図５（ｃ）の拡大図、すなわち、Ｎ型拡散層２と制御ゲート電極２３に囲まれた領域に関してＮ型拡散層２が走っている方向を見た断面図を示すものである。
【００５１】
図６および図７において、図３および図４で説明した場合と同様に、シリコン窒化膜９は意図的に電子１１をトラップした状態としている。その結果、Ｐ型ウエル１の表面には正電荷１２が蓄積された状態となり、図６においては隣接するビット線すなわち拡散層２の間を流れるリーク電流を抑制することができる。そして、図７においては隣接するワード線の間を流れるリーク電流を抑制することができる。
【００５２】
以上、本発明をＮＲＯＭフラッシュメモリーあるいはＡＮＤフラッシュメモリーのいずれに適用した場合でも、同様の効果を得ることができる。
【００５３】
次に、上記概念に基づいて本発明の各実施形態に合わせた説明を行う。なお、ここでは不揮発性半導体記憶素子としてＭＯＮＯＳ型トランジスタを適用した説明を行う。
（第１の実施形態）
本発明の第１の実施形態を図１〜図１６に基づいて説明する。
【００５４】
図８は本発明の第１の実施形態における断面図を示したものであり、図８（ａ）は図１におけるａ−ａ’の断面図であり、図８（ｂ）は図１におけるｂ−ｂ’の断面図であり、図８（ｃ）は図１におけるｃ−ｃ’の断面図であり、図８（ｄ）は図１におけるｄ−ｄ’の断面図である。
【００５５】
図８において、Ｐ型ウエル１の表面にビット線であるＮ型拡散層２がライン状に形成され、Ｎ型拡散層２の上にはフィールド酸化膜３がＮ型拡散層２と同じ方向に走ってライン状に形成され、Ｐ型ウエル１およびフィールド酸化膜３の上には第１のシリコン酸化膜４と第１のシリコン窒化膜５と第２のシリコン酸化膜６とワード線でありゲート電極である多結晶シリコン膜１５と金属シリサイド１６の積層ゲート膜２５がＮ型拡散層２とは直交する形でライン状に形成されることで、ＭＯＮＯＳ型トランジスタが形成されている。そして、少なくとも隣接するビット線および隣接するワード線によって囲まれた半導体基板上領域に電荷トラップ層が形成される。この場合、隣接する積層ゲート膜２５に挟まれた領域の表面上および積層ゲート膜２５の上面と側面には、第３のシリコン酸化膜８と第２のシリコン窒化膜９と第４のシリコン酸化膜１０からなる第２のＯＮＯ積層膜１４が形成され、さらに第２のＯＮＯ積層膜１４の上にプラズマ膜１８が形成されている。
【００５６】
ここで、図８（ａ）に示すように、Ｎ型拡散層２と多結晶シリコン膜１５はフィールド酸化膜３により分離された状態となっており、隣接するＭＯＮＯＳ型トランジスタの第１のシリコン酸化膜４と第１のシリコン窒化膜５と第２のシリコン酸化膜６からなる第１のＯＮＯ積層膜１３はフィールド酸化膜３により分離された状態にある。また、第２のシリコン窒化膜９とＭＯＮＯＳ型トランジスタとは分離した状態にある。そして、第２のシリコン窒化膜９の全面には電子１１がトラップされた状態にあり、その結果、図８（ｂ）および図８（ｃ）に示すように、Ｎ型拡散層２と積層ゲート膜２５に囲まれたＰ型ウエル１の表面には正電荷１２が蓄積された状態となる。
【００５７】
図８において、第２のシリコン窒化膜９に電子１１をトラップさせるために、プラズマＣＶＤ膜１８を形成している。すなわち、プラズマＣＶＤ膜１８を形成する工程で基板全体はプラズマ雰囲気に晒され、そのプラズマにより第２のＯＮＯ積層膜１４に電位差を与えることができるので、その結果、第２のシリコン窒化膜９に電子１１が注入されトラップさせることができる。
【００５８】
なお、プラズマＣＶＤ膜１８を堆積する以外の方法でプラズマ雰囲気にさらすことができれば、プラズマＣＶＤ膜１８を省略しても構造上の問題はない。
【００５９】
また、図８において、金属シリサイド１６の代わりに金属を形成することでゲート電極の低抵抗化を実現することができる。さらに、ゲート電極を多結晶シリコン膜１５のみで構成しても半導体集積回路装置の動作上問題なければ、金属シリサイド１６を省略してもよい。
【００６０】
また、図８において、第２のＯＮＯ積層膜１４の上部酸化膜である第４のシリコン酸化膜１０を省略してもよい。その際、第２のシリコン窒化膜９にトラップされた電子１１がデトラップされないために、第２のシリコン窒化膜９の上には非導電性の膜を形成すればよい。
【００６１】
次に、本発明の第１の実施形態に示した半導体集積回路装置の製造方法を、図９〜図１６を用いて説明する。図９〜図１６において、各図（ａ）は図１におけるａ−ａ’の断面図であり、各図（ｂ）は図１におけるｂ−ｂ’の断面図であり、各図（ｃ）は図１におけるｃ−ｃ’の断面図であり、各図（ｄ）は図１におけるｄ−ｄ’の断面図である。
【００６２】
まず、図９に示すように、Ｐ型ウエル１の表面上に第１のシリコン酸化膜４と第１のシリコン窒化膜５と第２のシリコン酸化膜６からなる第１のＯＮＯ積層膜１３を堆積する。
【００６３】
次に、図１０に示すように、ライン状にパターニングされたフォトレジストをマスクとして（図示せず）、第１のＯＮＯ積層膜１３をドライエッチング等により除去する。
【００６４】
次に、図１１に示すように、第１のＯＮＯ積層膜１３をドライエッチング法等により除去した際に用いたフォトレジストをそのままマスクとして（図示せず）、リンイオン（Ｐ−）やヒ素イオン（Ａｓ−）等のＮ型不純物を基板表面に注入し、ライン状にＮ型拡散層２を形成する。
【００６５】
次に、図１２に示すように、シリコン窒化膜５をマスクとしてＰ型ウエル１を選択的に熱酸化し、Ｎ型拡散層２の上にフィールド酸化膜３をライン状に形成する。この熱酸化の際に、Ｎ型拡散層２は熱拡散により広がる。
【００６６】
次に、図１３に示すように、ゲート電極である多結晶シリコン膜１５を第１のＯＮＯ積層膜１３およびフィールド酸化膜３の上に堆積する。
【００６７】
次に、図１４に示すように、多結晶シリコン膜１５の上にタングステンシリサイド（ＷＳｉ）やチタンシリサイド（ＴｉＳｉ）やコバルトシリサイド（ＣｏＳｉ）といった金属シリサイド１６を形成する。
【００６８】
ここで、金属シリサイド１６の代わりにタングステン（Ｗ）等の金属を形成することも可能である。また、金属シリサイド１６はゲート電極の低抵抗化のために形成しているわけだが、半導体集積回路装置の動作上問題なければ、金属シリサイド１６を省略することも可能である。
【００６９】
次に、図１５に示すように、Ｎ型拡散層２およびフィールド酸化膜３とは直交する形でライン状にパターニングされたフォトレジストをマスクとして（図示せず）、金属シリサイド１６と多結晶シリコン１５と第１のＯＮＯ積層膜１３をドライエッチング法等により除去し、第１のＯＮＯ積層膜１３と多結晶シリコン酸化膜１５と金属シリサイド１６からなる積層ゲート膜２５を、Ｎ型拡散層２およびフィールド酸化膜３とは直交する形でライン状に形成する。
【００７０】
次に、図１６に示すように、積層ゲート膜２５の上面と側面、および隣接する積層ゲート膜２５に囲まれたＰ型ウエル１およびフィールド酸化膜３の上に、第３のシリコン酸化膜８と第２のシリコン窒化膜９と第４のシリコン酸化膜１０をＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により順番に堆積し、第２のＯＮＯ積層膜１４を形成する。
【００７１】
ここで、第４のシリコン酸化膜１０を省略することも可能である。ただし、この場合、第２のシリコン窒化膜９は後の工程で意図的に電子をトラップさせた状態にするために、この電子をデトラップさせないために第２のシリコン窒化膜９の上には非導電性膜を形成する必要がある。
【００７２】
最後に、プラズマＣＶＤ法によりシリコン酸化膜等のプラズマＣＶＤ膜１８を第２のＯＮＯ積層膜の上に堆積する。この工程において基板全体がプラズマ雰囲気に晒され、そのプラズマにより第２のＯＮＯ積層膜１４に電位差を与えることができるので、第２のシリコン窒化膜９に電子１１を意図的にトラップさせることが可能となる。その結果、Ｎ型拡散層２と積層ゲート膜２５に囲まれたＰ型ウエル１の表面には正電荷１２が蓄積された状態となる。このようにして、図８に示す半導体集積回路装置が完成する。
【００７３】
なお、ここで基板全体をプラズマ雰囲気に晒す方法として、プラズマＣＶＤ膜１８の形成を省略して、代わりにドライエッチング等の処理を実施してもよい。この際、第２のＯＮＯ積層膜１４の上部シリコン酸化膜である第４のシリコン酸化膜１０を残してもあるいは除去しても差し支えはない。
（第２の実施形態）
本発明の第２の実施形態を図１７〜図２２に基づいて説明する。
【００７４】
図１７は本発明の第２の実施形態における断面図を示したものであり、図１７（ａ）は図１におけるａ−ａ’の断面図であり、図１７（ｂ）は図１におけるｂ−ｂ’の断面図であり、図１７（ｃ）は図１におけるｃ−ｃ’の断面図であり、図１７（ｄ）は図１におけるｄ−ｄ’の断面図である。
【００７５】
本発明の第２の実施形態で示す半導体集積回路装置は、図８に示す第１の実施形態と比較して、第２のＯＮＯ積層膜１４およびプラズマＣＶＤ膜１８が積層ゲート膜２５の上面を覆っていない構造となっていることが特徴である。この構造は、第２のＯＮＯ積層膜１４を形成した後に金属シリサイド１６を形成することができるという利便性を持っている。詳細は後述の製造方法において説明する。
【００７６】
図１７において、Ｐ型ウエル１の表面にビット線であるＮ型拡散層２がライン状に形成され、Ｎ型拡散層２の上にはフィールド酸化膜３がＮ型拡散層２と同じ方向に走ってライン状に形成され、Ｐ型ウエル１およびフィールド酸化膜３の上には第１のシリコン酸化膜４と第１のシリコン窒化膜５と第２のシリコン酸化膜６とワード線である多結晶シリコン膜１５との積層ゲート膜２５がＮ型拡散層２とは直交する形でライン状に形成されることで、ＭＯＮＯＳ型トランジスタが形成されている。そして、少なくとも隣接するビット線および隣接するワード線によって囲まれた半導体基板上領域に電荷トラップ層が形成される。この場合、隣接する積層ゲート膜２５に挟まれた領域の表面上および積層ゲート膜２５の側壁には、第３のシリコン酸化膜８と第２のシリコン窒化膜９と第４のシリコン酸化膜１０からなる第２のＯＮＯ積層膜１４が形成され、第２のＯＮＯ積層膜１４の上にプラズマＣＶＤ膜１８が形成され、積層ゲート膜２５の間の溝にはプラズマＣＶＤ１８越しに層間絶縁膜が形成されている。
【００７７】
ここで、図１７（ａ）に示すように、Ｎ型拡散層２と多結晶シリコン膜１５はフィールド酸化膜３により分離された状態となっており、隣接するＭＯＮＯＳ型トランジスタの第１のシリコン酸化膜４と第１のシリコン窒化膜５と第２のシリコン酸化膜６からなる第１のＯＮＯ積層膜１３はフィールド酸化膜３により分離された状態にある。また、第２のシリコン窒化膜９とＭＯＮＯＳ型トランジスタは分離した状態にある。そして、第２のシリコン窒化膜９の全面には電子１１がトラップされた状態にあり、その結果、図１７（ｂ）および図１７（ｃ）に示すように、Ｎ型拡散層２と積層ゲート膜２５に囲まれたＰ型ウエル１の表面には正電荷１２が蓄積された状態となる。
【００７８】
図１７において、第２のシリコン窒化膜９に電子１１をトラップさせる方法は、第１の実施形態の場合と同様であり、プラズマＣＶＤ膜１８を堆積する以外の方法でプラズマ雰囲気にさらすことができれば、プラズマＣＶＤ膜１８を省略しても構造上の問題はない。
【００７９】
また、図１７において、第１の実施形態の場合と同様に、金属シリサイド１６の代わりに金属を形成することでゲート電極の低抵抗化を実現することができる。さらに、ゲート電極を多結晶シリコン膜１５のみで構成しても半導体集積回路装置の動作上問題なければ、金属シリサイド１６を省略してもよい。
【００８０】
また、図１７において、第１の実施形態の場合と同様に、第２のＯＮＯ積層１４の上部酸化膜である第４のシリコン酸化膜１０を省略してもよい。その際、第２のシリコン窒化膜９にトラップされた電子１１がデトラップされないために、第２のシリコン窒化膜９の上には非導電性の膜を形成すればよい。
【００８１】
次に、本発明の第２の実施形態に示した半導体集積回路装置の製造方法を、図１８〜図２２を用いて説明する。図１８〜図２２において、各図（ａ）は図１におけるａ−ａ’の断面図であり、各図（ｂ）は図１におけるｂ−ｂ’の断面図であり、各図（ｃ）は図１におけるｃ−ｃ’の断面図であり、各図（ｄ）は図１におけるｄ−ｄ’の断面図である。
【００８２】
はじめに、図１８は第１の実施形態で示した製造方法の図１３と同じであり、それまでの製造方法も同じであるので、ここでは図１８までの製造方法は省略する。
【００８３】
次に、図１９に示すように、Ｎ型拡散層２およびフィールド酸化膜３とは直交する形でライン状にパターニングされたフォトレジストをマスクとして（図示せず）、多結晶シリコン１５と第１のＯＮＯ積層膜１３をドライエッチング法等により除去し、第１のＯＮＯ積層膜１３と多結晶シリコン酸化膜１５からなる積層膜をＮ型拡散層２およびフィールド酸化膜３とは直交する形でライン状に形成する。
【００８４】
次に、図２０に示すように、第１のＯＮＯ積層膜１３と多結晶シリコン酸化膜１５からなる積層膜の上面と側面、および隣接するこれら積層膜に囲まれたＰ型ウエル１およびフィールド酸化膜３の上に、第３のシリコン酸化膜８と第２のシリコン窒化膜９と第４のシリコン酸化膜１０をＬＰＣＶＤ法等により順番に堆積し、第２のＯＮＯ積層膜１４を形成する。ここで、第１の実施形態で示した場合と同様に、第４のシリコン酸化膜１０を省略することも可能である。
【００８５】
次に、図２１に示すように、第２のＯＮＯ積層膜１４の上にプラズマＣＶＤ膜１８を堆積する。この工程において基板全体がプラズマ雰囲気に晒され、そのプラズマにより第２のＯＮＯ積層膜１４に電位差を与えることができるので、第２のシリコン窒化膜９に電子１１をトラップさせることが可能となる。その結果、Ｎ型拡散層２と、第１のＯＮＯ膜と多結晶シリコン膜１５からなる積層膜に囲まれたＰ型ウエル１の表面には正電荷１２が蓄積された状態となる。そして、プラズマＣＶＤ膜１８の上に層間絶縁膜１７を形成する。
【００８６】
ここで、基板全体をプラズマ雰囲気に晒す方法として、プラズマＣＶＤ膜１８の形成を省略して、代わりにドライエッチング等の処理を実施してもよい。この際、第２のＯＮＯ積層膜１４の上部シリコン酸化膜である第４のシリコン酸化膜１０を残してもあるいは除去しても差し支えはない。また、層間絶縁膜１７にはＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等を用いればよい。
【００８７】
次に、図２２に示すように、層間絶縁膜１７とプラズマＣＶＤ膜１８と第２のＯＮＯ積層膜１４を、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、多結晶シリコン膜１５が露出するまで研磨する。
【００８８】
最後に、多結晶シリコン１５の上にチタンシリサイド（ＴｉＳｉ）やコバルトシリサイド（ＣｏＳｉ）といった金属シリサイド１６を形成する。このようにして、図１７に示す半導体集積回路装置が完成する。
【００８９】
ここで、金属シリサイド１６の代わりにタングステン（Ｗ）等の金属を形成することも可能である。また、金属シリサイド１６はゲート電極の低抵抗化のために形成しているわけだが、半導体集積回路装置の動作上問題なければ、金属シリサイド１６を省略することも可能である。
【００９０】
以上、本発明の第２の実施形態に示した半導体集積回路装置の製造方法は、第１の実施形態で示した製造方法とは異なり、金属シリサイド１６を第２のＯＮＯ積層膜１４を形成した後に形成していることが特徴である。この製造方法によると、例えば熱酸化やＬＰＣＶＤ法等の高温処理を実施した後に、金属シリサイド１６あるいは金属を成長することができる。従って、ゲート電極となる金属シリサイド１６あるいは金属が低融点材料の場合には、本発明の第２の実施形態に示した半導体集積回路装置の製造方法が有効である。
（第３の実施形態）
本発明の第３の実施形態を図２３〜図２７に基づいて説明する。
【００９１】
図２３は本発明の第３の実施形態における断面図を示したものであり、図２３（ａ）は図１におけるａ−ａ’の断面図であり、図２３（ｂ）は図１におけるｂ−ｂ’の断面図であり、図２３（ｃ）は図１におけるｃ−ｃ’の断面図であり、図２３（ｄ）は図１におけるｄ−ｄ’の断面図である。
【００９２】
本発明の第３の実施形態で示す半導体集積回路装置は、第２のシリコン窒化膜９に電子１１をトラップさせる方法が、第１の実施形態および第２の実施形態とは異なっており、所望の個所に紫外線を照射することで第２のシリコン窒化膜９に電子１１を意図的にトラップさせている。
【００９３】
図２３において、Ｐ型ウエル１の表面にビット線であるＮ型拡散層２がライン状に形成され、Ｎ型拡散層２の上にはフィールド酸化膜３がＮ型拡散層２と同じ方向に走ってライン状に形成され、Ｐ型ウエル１およびフィールド酸化膜３の上には第１のシリコン酸化膜４と第１のシリコン窒化膜５と第２のシリコン酸化膜６とワード線である多結晶シリコン膜１５と金属シリサイド１６との積層ゲート膜２５がＮ型拡散層２とは直交する形でライン状に形成されることで、ＭＯＮＯＳ型トランジスタが形成されている。そして、少なくとも隣接するビット線および隣接するワード線によって囲まれた半導体基板上領域に電荷トラップ層が形成される。この場合、隣接する積層ゲート膜２５に挟まれた領域の表面上および積層ゲート膜２５の上面と側面には、第３のシリコン酸化膜８と第２のシリコン窒化膜９と第４のシリコン酸化膜１０からなる第２のＯＮＯ積層膜１４が形成され、さらに、隣接する積層ゲート膜２５に挟まれた領域を除いて、第２のＯＮＯ積層膜１４の上に遮光膜１９が形成されている。
【００９４】
ここで、図２３（ａ）に示すように、Ｎ型拡散層２と多結晶シリコン膜１５はフィールド酸化膜３により分離された状態となっており、隣接するＭＯＮＯＳ型トランジスタの第１のシリコン酸化膜４と第１のシリコン窒化膜５と第２のシリコン酸化膜６からなる第１のＯＮＯ積層膜１３はフィールド酸化膜３により分離された状態にある。また、第２のシリコン窒化膜９とＭＯＮＯＳ型トランジスタは分離した状態にある。そして、Ｎ型拡散層２と積層ゲート膜２５に囲まれた領域にある第２のシリコン窒化膜９には電子１１がトラップされた状態にあり、その結果、図２３（ｂ）および図２３（ｃ）に示すように、Ｎ型拡散層２と積層ゲート膜２５に囲まれたＰ型ウエル１の表面には正電荷１２が蓄積された状態となる。
【００９５】
図２３において、Ｎ型拡散層２と積層ゲート膜２５に囲まれた領域の第２のシリコン窒化膜９に電子をトラップさせるために、図２３で示した半導体集積回路装置を形成した後、基板全体に紫外線を照射する。その際、Ｎ型拡散層２と積層ゲート膜２５に囲まれた領域は遮光膜１９で覆われていないために、照射された紫外線がＰ型ウエル１の表面に達し、Ｐ型ウエル１の表面近傍の電子が励起され、第３のシリコン酸化膜８のバリアハイトを越えて電子１１が第２のシリコン窒化膜９に注入されトラップされる。
【００９６】
ここで、積層ゲート膜２５の上面および側壁を遮光膜１９で覆っている理由は、積層ゲート膜２５が形成されている領域において、Ｐ型ウエル１の表面近傍の電子が紫外線により励起されないようにするためである。もし、この領域において電子が励起されると、ＭＯＮＯＳ型トランジスタの構成要素である第１のシリコン窒化膜５に電子がトラップされ、トランジスタの閾値電圧が上昇してしまい、電子がトラップされない場合と比べて特性が大きく変わってしまう。
【００９７】
しかしながら、不揮発性半導体記憶素子にＭＯＮＯＳ型トランジスタではなく浮遊ゲート電極型トランジスタを適用した場合には、記憶素子として電子を蓄積する層がシリコン窒化膜ではないので、トランジスタ全面に紫外線を照射しても何ら問題ない。従って、この場合は遮光膜１９を省略してもよい。
【００９８】
また、図２３おいて、第１の実施形態の場合と同様に、金属シリサイド１６の代わりに金属を形成することでゲート電極の低抵抗化を実現することができる。さらに、ゲート電極を多結晶シリコン膜１５のみで構成しても半導体集積回路装置の動作上問題なければ、金属シリサイド１６を省略してもよい。
【００９９】
次に、本発明の第３の実施形態に示した半導体集積回路装置の製造方法を、図２４〜図２７を用いて説明する。図２４〜図２７において、各図（ａ）は図１におけるａ−ａ’の断面図であり、各図（ｂ）は図１におけるｂ−ｂ’の断面図であり、各図（ｃ）は図１におけるｃ−ｃ’の断面図であり、各図（ｄ）は図１におけるｄ−ｄ’の断面図である。
【０１００】
はじめに、図２４は第１の実施形態に示した製造方法の図１６と同じであり、それまでの製造方法も同じであるので、ここでは図２４までの製造方法は省略する。
【０１０１】
次に、図２５に示すように、第２のＯＮＯ積層膜１４の上に遮光膜１９を形成する。ここで、遮光膜１９には高抵抗である非ドープ多結晶シリコン膜等を適用すればよい。
【０１０２】
次に、図２６に示すように、隣接する積層ゲート膜２５に囲まれたＰ型ウエル１とフィールド酸化膜３の上に存在する遮光膜１９を、フォトレジストをマスクにして（図示せず）、ドライエッチング法等で除去する。
【０１０３】
最後に、図２７に示すように、基板全体に紫外線を照射する。ここで、Ｎ型拡散層２と積層ゲート膜２５に囲まれた領域は遮光膜１９が覆われていないために、照射された紫外線がＰ型ウエル１の表面に達し、Ｐ型ウエル１の表面近傍の電子が励起され、第３のシリコン酸化膜８のバリアハイトを越えて電子１１が第２のシリコン窒化膜９に注入されトラップされる。その結果、Ｎ型拡散層２と積層ゲート膜２５に囲まれたＰ型ウエル１の表面には正電荷１２が蓄積された状態となる。このようにして、図１０に示す半導体集積回路装置が完成する。
【０１０４】
以上、本発明の第３の実施形態に示した半導体集積回路装置の製造方法は、第２のシリコン窒化膜に電子１１をトラップさせる方法が、第１の実施形態および第２の実施形態で示した製造方法とは異なっていることが特徴である。
【０１０５】
なお、第２の実施形態で示したように、金属シリサイド１６を第２のＯＮＯ積層膜１４形成後に形成することも可能である。この場合、ここでは図示しないが、第２のＯＮＯ積層膜１４を形成した後に、第２のＯＮＯ積層膜の上に層間絶縁膜を形成し、ＣＭＰ法により多結晶シリコン膜１５が露出するまで第２のＯＮＯ積層膜と層間絶縁膜を研磨し、多結晶シリコン膜の上に金属シリサイド１６を形成し、金属シリサイド１６の上に遮光膜１９を形成し、ゲート電極間に挟まれた領域の遮光膜１９を除去し、基板全体に紫外線を照射すればよい。
【０１０６】
以上の３つの実施形態はＭＯＮＯＳ型トランジスタの仮想グラウンドアレイ、すなわちＮＲＯＭフラッシュメモリーに適用することを前提に説明をしているが、例えば概念説明で示した浮遊ゲート電極型トランジスタによるアレイ構造をはじめとする他のアレイ構造や半導体素子の種類にこだわることなくその要旨を逸脱しない範囲で様々な形態に適用することができる。
【産業上の利用可能性】
【０１０７】
本発明に係る半導体装置集積回路装置およびその製造方法は、ビット線間、およびワード線間のリーク電流を効率よく抑制し、回路の誤動作を防ぐことができるとともにアレイサイズの縮小が可能となるものであり、特に、仮想グラウンドアレイを有する半導体集積回路装置およびその製造方法等に有効である。
【図面の簡単な説明】
【０１０８】
【図１】本発明に実施形態の概念に係る仮想グラウンドアレイを有する半導体装置の平面図である。
【図２】図１にトラップ型不揮発性半導体記憶装置を適用した実施形態の概念の断面図を示しており、（ａ）は図１におけるａ−ａ’の断面図であり、（ｂ）は図１におけるｂ−ｂ’の断面図であり、（ｃ）は図１におけるｃ−ｃ’の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図３】図２（ｂ）の要部拡大断面図である。
【図４】図２（ｃ）の要部拡大断面図である。
【図５】図１にフローティングゲート型不揮発性半導体記憶装置を適用した実施形態の概念の断面図を示しており、（ａ）は図１におけるａ−ａ’ の断面図であり、（ｂ）は図１におけるｂ−ｂ’ の断面図であり、（ｃ）は図１におけるｃ−ｃ’ の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図６】図５（ｂ）の要部拡大断面図である。
【図７】図５（ｃ）の要部拡大断面図である。
【図８】本発明の第１の実施形態の半導体装置の断面図を示しており、（ａ）は図１におけるａ−ａ’の断面図であり、（ｂ）は図１におけるｂ−ｂ’の断面図であり、（ｃ）は図１におけるｃ−ｃ’の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図９】本発明第１の実施形態における製造方法の一例を示したものであり、（ａ）は図１におけるａ−ａ’の断面図であり、（ｂ）は図１におけるｂ−ｂ’の断面図であり、（ｃ）は図１におけるｃ−ｃ’の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図１０】本発明の第１の実施形態における製造方法の一例を示したものであり、（ａ）は図１におけるａ−ａ’の断面図であり、（ｂ）は図１におけるｂ−ｂ’の断面図であり、（ｃ）は図１におけるｃ−ｃ’の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図１１】本発明の第１の実施形態における製造方法の一例を示したものであり、（ａ）は図１におけるａ−ａ’の断面図であり、（ｂ）は図１におけるｂ−ｂ’の断面図であり、（ｃ）は図１におけるｃ−ｃ’の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図１２】本発明の第１の実施形態における製造方法の一例を示したものであり、（ａ）は図１におけるａ−ａ’の断面図であり、（ｂ）は図１におけるｂ−ｂ’の断面図であり、（ｃ）は図１におけるｃ−ｃ’の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図１３】本発明の第１の実施形態における製造方法の一例を示したものであり、（ａ）は図１におけるａ−ａ’の断面図であり、（ｂ）は図１におけるｂ−ｂ’の断面図であり、（ｃ）は図１におけるｃ−ｃ’の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図１４】本発明の第１の実施形態における製造方法の一例を示したものであり、（ａ）は図１におけるａ−ａ’の断面図であり、（ｂ）は図１におけるｂ−ｂ’の断面図であり、（ｃ）は図１におけるｃ−ｃ’の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図１５】本発明の第１の実施形態における製造方法の一例を示したものであり、（ａ）は図１におけるａ−ａ’の断面図であり、（ｂ）は図１におけるｂ−ｂ’の断面図であり、（ｃ）は図１におけるｃ−ｃ’の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図１６】本発明の第１の実施形態における製造方法の一例を示したものであり、（ａ）は図１におけるａ−ａ’の断面図であり、（ｂ）は図１におけるｂ−ｂ’の断面図であり、（ｃ）は図１におけるｃ−ｃ’の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図１７】本発明の第２の実施形態を適用した場合の半導体装置の断面図を示しており、（ａ）は図１におけるａ−ａ’の断面図であり、（ｂ）は図１におけるｂ−ｂ’の断面図であり、（ｃ）は図１におけるｃ−ｃ’の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図１８】本発明第２の実施形態における製造方法の一例を示したものであり、（ａ）は図１におけるａ−ａ’ の断面図であり、（ｂ）は図１におけるｂ−ｂ’ の断面図であり、（ｃ）は図１におけるｃ−ｃ’ の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図１９】本発明第２の実施形態における製造方法の一例を示したものであり、（ａ）は図１におけるａ−ａ’の断面図であり、（ｂ）は図１におけるｂ−ｂ’の断面図であり、（ｃ）は図１におけるｃ−ｃ’の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図２０】本発明の第２の実施形態における製造方法の一例を示したものであり、（ａ）は図１におけるａ−ａ’の断面図であり、（ｂ）は図１におけるｂ−ｂ’の断面図であり、（ｃ）は図１におけるｃ−ｃ’の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図２１】本発明の第２の実施形態における製造方法の一例を示したものであり、（ａ）は図１におけるａ−ａ’の断面図であり、（ｂ）は図１におけるｂ−ｂ’の断面図であり、（ｃ）は図１におけるｃ−ｃ’の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図２２】本発明第２の実施形態における製造方法の一例を示したものであり、（ａ）は図１におけるａ−ａ’の断面図であり、（ｂ）は図１におけるｂ−ｂ’の断面図であり、（ｃ）は図１におけるｃ−ｃ’の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図２３】本発明の第３の実施形態を適用した場合の半導体装置の断面図を示しており、（ａ）は図１におけるａ−ａ’の断面図であり、（ｂ）は図１におけるｂ−ｂ’の断面図であり、（ｃ）は図１におけるｃ−ｃ’の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図２４】本発明の第３の実施形態における製造方法の一例を示したものであり、（ａ）は図１におけるａ−ａ’の断面図であり、（ｂ）は図１におけるｂ−ｂ’の断面図であり、（ｃ）は図１におけるｃ−ｃ’の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図２５】本発明の第３の実施形態における製造方法の一例を示したものであり、（ａ）は図１におけるａ−ａ’の断面図であり、（ｂ）は図１におけるｂ−ｂ’の断面図であり、（ｃ）は図１におけるｃ−ｃ’の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図２６】本発明第３の実施形態における製造方法の一例を示したものであり、（ａ）は図１におけるａ−ａ’の断面図であり、（ｂ）は図１におけるｂ−ｂ’の断面図であり、（ｃ）は図１におけるｃ−ｃ’の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図２７】本発明第３の実施形態における製造方法の一例を示したものであり、（ａ）は図１におけるａ−ａ’の断面図であり、（ｂ）は図１におけるｂ−ｂ’の断面図であり、（ｃ）は図１におけるｃ−ｃ’の断面図であり、（ｄ）は図１におけるｄ−ｄ’の断面図である。
【図２８】従来の仮想グラウンドアレイを有する半導体装置の平面図である。
【図２９】ＭＯＮＯＳ型不揮発性半導体記憶装置を適用した場合の断面図を示しており、（ａ）は図２８におけるａ−ａ’の断面図であり、（ｂ）は図２８におけるｂ−ｂ’の断面図であり、（ｃ）は図２８におけるｃ−ｃ’の断面図であり、（ｄ）は図２８におけるｄ−ｄ’の断面図である。
【図３０】図２９（ｂ）の要部拡大断面図である。
【図３１】図２９（ｃ）の要部拡大断面図である。
【符号の説明】
【０１０９】
１  Ｐ型ウエル
２  Ｎ型拡散層
３  フィールド酸化膜
４  第１のシリコン酸化膜
５  第１のシリコン窒化膜
６  第２のシリコン酸化膜
７  ゲート電極
８  第３のシリコン酸化膜
９  第２のシリコン窒化膜
１０  第４のシリコン酸化膜
１１  電子
１２  正電荷
１３  第１のＯＮＯ積層膜
１４  第２のＯＮＯ積層膜
１５  多結晶シリコン膜
１６  金属シリサイド
１７  層間絶縁膜
１８  プラズマＣＶＤ膜
１９  遮光膜
２０  トンネル酸化膜
２１  浮遊ゲート電極
２２  容量絶縁膜
２３  制御ゲート電極
２４  Ｐ型拡散層
２５  積層ゲート膜
Ｍ１１〜Ｍ３３  不揮発性半導体記憶素子
ＢＬ１〜ＢＬ４  ビット線
ＷＬ１〜ＷＬ３  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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