(57)【要約】      （修正有）【課題】複数バンクを有するクロック同期型半導体記憶装置において、正確に必要とされるデータの入出力を行ない、ページミス時のペナルティを低減する。【解決手段】読出動作指示信号に従って、第１のアドレス信号に従って行を選択し、第２のアドレス信号に従って列を選択して、選択されたセルのデータを装置外部に読み出す読出手段、および、読出指示信号に応答して読出手段から装置外部に読み出されるデータが有効であることを示すデータ有効信号（／ＤＶ）を装置外部に出力するためのデータ有効信号出力手段を備える。【選択図】図２１
2006252768.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列される複数のメモリセルを有するメモリアレイと、
アレイ活性化指示信号に応答して活性化され、第１のアドレス信号に従って前記メモリアレイの行を選択するための行選択手段と、
読出動作指示信号に従って活性化され、活性化時第２のアドレス信号に従って前記メモリアレイの列を選択し、該選択された列上のメモリセルのデータを装置外部へ読出す読出手段、および
前記読出動作指示信号に応答して、前記読出手段から装置外部へ読出されるデータが有効であることを示すデータ有効信号を装置外部へ出力するためのデータ有効信号出力手段を備える、半導体記憶装置。
【請求項２】
前記データ有効信号出力手段は、前記データ有効信号を前記半導体記憶装置がスタンバイ状態のとき第１のレベルに保持し、かつ前記読出手段からの有効データの出力時前記第１のレベルと異なる第２のレベルにデータ有効信号を駆動する手段を含む、請求項１記載の半導体記憶装置。
【請求項３】
前記半導体記憶装置はクロック信号に同期して動作し、
前記データ有効信号出力手段は、前記データ読出／出力手段からの有効データの出力するクロックサイクルよりも前のクロックサイクルにおいて前記データ有効信号を活性状態とする手段を含む、請求項１記載の半導体記憶装置。
【請求項４】
前記データ有効信号出力手段は、前記データ読出／出力手段からの有効データの出力期間の間前記データ有効信号を活性状態に保持する手段を含む、請求項１に記載の半導体記憶装置。
【請求項５】
前記データ有効信号出力手段は、前記データ読出／出力手段からの前記有効データの出力の期間と独立に定められる一定のパルス幅を有するワンショットパルスの形態で前記データ有効信号を出力する手段を備える、請求項１記載の半導体記憶装置。
【請求項６】
前記半導体記憶装置は、エラー訂正用のパリティビットを格納する手段を含み、
前記読出／出力手段は、非活性化時データ出力ノードを第１のレベルに保持する手段を含み、
前記データ有効信号出力手段は、前記読出／出力手段と同時に活性化され、前記パリティビット格納手段から読出されたパリティビットを出力する手段を含み、かつ前記スタンバイ時該出力ノードを読出／出力手段から出力されるデータにおけるパリティエラーの存在を示すレベルに保持する手段を含む、請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関し、特にクロック信号に同期してデータの入出力を行なうクロック同期型半導体記憶装置に関し、より特定的には、内部に複数のバンクを有するマルチバンク半導体記憶装置に関する。
【背景技術】
【０００２】
近年マイクロプロセッサ（ＭＰＵ）が多機能化され、大量のデータを高速で処理することができる。これに応じて、主記憶として用いられるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭと以後称す）は、その微細技術の進展に伴って、記憶容量が増大している。しかしながら、ＤＲＡＭの動作速度はＭＰＵの動作速度に追随するこができず、ＤＲＡＭのアクセス時間およびサイクル時間がボトルネックとなって処理システム全体の性能を低下させるという問題が顕著になってきている。この処理システムの性能の低下を防止するために、ＤＲＡＭとＭＰＵとの間に通常スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）で構成されるキャッシュメモリと呼ばれる高速メモリを配置することが行なわれる。ＭＰＵが頻繁に使用するデータ／命令はこのキャッシュメモリに格納し、ＭＰＵとキャッシュメモリとの間でデータ／命令の転送を行なう。キャッシュメモリにＭＰＵがアクセス要求した命令／データが存在しないときにのみＤＲＡＭへアクセスする。ＭＰＵが必要とする命令／データは、高い確率で予めキャッシュメモリに格納されているため、ＤＲＡＭのアクセス頻度は大幅に低下し、処理システムの動作速度の低下を防止することができる。
【０００３】
しかしながら、このキャッシュメモリに用いられるＳＲＡＭは、ＤＲＡＭに比べて高価であるため、パーソナルコンピュータなどの比較的安価な装置にはこのキャッシュメモリを配置する構成は適していない。このため、安価なＤＲＡＭを用いて処理システムの性能を向上させることが求められている。これに対する１つの答えとして、ＤＲＡＭをたとえばシステムクロックであるクロック信号に同期させて動作させ、データの転送をこのクロック信号に同期して行なう同期型ＤＲＡＭ（シンクロナスＤＲＡＭ：以下ＳＤＲＡＭと称す）と言われるものが考案されている。
【０００４】
このＳＤＲＡＭにおいては、クロック信号に同期してコマンドの形態（複数の制御信号の状態の組合せ）で動作モード指示信号が与えられる。ＳＤＲＡＭにおいて、このコマンドに従って同時に複数ビット（たとえば８ビット；１ＩＯあたり）を同時に選択状態とし、クロック信号に同期してこれらの同時に選択状態とされた複数ビットを順次出力する。データ書込時においても、クロック信号に同期して与えられた書込データを順次取込み、同時に選択状態とされたメモリセルへ所定のシーケンスで書込む。
【０００５】
このＳＤＲＡＭにおいては、クロック信号の立上がりエッジに同期してコマンドを構成する外部の制御信号、すなわち、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、ならびにアドレス信号および書込データを取込み、内部動作を実行する。クロック信号に同期して外部からのデータを取込み、またクロック信号に同期してデータを出力することにより、制御信号およびアドレス信号などのスキュー（タイミングのずれ）を考慮したデータ入出力のタイミングのマージンを確保する必要がなく、内部動作開始タイミングを速くすることができ、サイクルタイムを短縮することができ、高速アクセスが可能となる。
【０００６】
また、画像処理システムなどの処理システムにおいて、連続したデータアドレスのデータビットが順次アクセスされ、また処理システムにおしては、その処理の局所性から連続したメモリ位置の複数ビットにアクセスする頻度が高い場合がある。このため、クロック信号に同期してデータの入出力を行なうことにより、連続アクセスタイムをクロック信号のそれと同じとすることができ、平均アクセス時間をＳＲＡＭのそれに匹敵させることが可能となる。
【０００７】
ＳＤＲＡＭにおいては、さらに複数バンクという概念が導入されている。すなわち、ＳＤＲＡＭにおいては、内部に複数のバンクが設けられている。これらのバンクの活性化および非活性化（プリチャージ）などをほぼ互いに独立に行なうことができる。
【０００８】
標準のＤＲＡＭにおいては、新たな行を選択する場合には、必ずプリチャージ動作を行なう必要がある。ＤＲＡＭはダイナミックに内部信号線が駆動されており、プリチャージ時各信号線を所定の電位レベルに保持する必要がある。このプリチャージには、通常ＲＡＳプリチャージ時間ｔＲＰと呼ばれる時間が必要とされる（各内部信号線を所定の電位レベルに復帰させる必要があるため）。また、標準ＤＲＡＭにおいては、ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤと呼ばれ時間が必要とされる。すなわちロウアドレスストローブ信号／ＲＡＳが与えられてメモリセルの行が確実に選択状態とされた後に、コラムアドレスストローブ信号／ＣＡＳに従って列選択動作を行なう必要があるためである。またこのコラムアドレスストローブ信号／ＣＡＳは、列選択動作完了時非活性状態に復帰させる必要がある。したがって、新たにページ（メモリセル行）を選択する場合には、ＲＡＳプリチャージ時間ｔＲＰおよびＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤが必要とされ、このために、標準ＤＲＡＭのサイクルタイムがアクセス時間のほぼ２倍となる。しかしながら、ＳＤＲＡＭのように、複数のバンクが設けられている場合、１つのバンクを活性状態としてこの活性状態とされたバンクにアクセスしている間に、別のバンクをプリチャージ状態（非活性状態）に復帰させておけば、この別のプリチャージ状態のバンクは、ＲＡＳプリチャージ時間ｔＲＰの待ち時間なしでアクセスすることができ、したがってこのバンクを交互または順次活性化／プリチャージ（非活性化）することにより、ＲＡＳプリチャージ時間ｔＲＰを見掛け上なくすことができ、高速アクセスが可能となる。また、一方のバンクのアクセス時において他方バンクのプリチャージおよび活性化を行なっておけば、これらのバンクに対し、交互にデータの書込／読出を行なうことができ、ＲＡＳプリチャージ時間ｔＲＰおよびＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤによるロスタイムをなくすことが可能となり、高速でデータの書込／読出を行なうことができる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述の従来のＳＤＲＡＭにおいては、メモリアレイ（メモリマット）を単位としてバンクが構成される。このメモリアレイ（メモリマット）は、複数のメモリブロックを有しており、１つのメモリアレイにおいては、各メモリブロックは対応のメモリアレイの活性化時、選択状態または非活性状態へ駆動され、互いに独立に活性／非活性を行なうことができない。したがって従来のＳＲＡＭの場合、バンクの数はこのメモリアレイ（メモリマット）の数に限定されており、バンク数が少ない（通常４バンクが最大である）。これは、ＳＤＲＡＭにおいては、そのアレイ構造として、標準のＤＲＡＭのアレイ構造が利用されており、標準ＤＲＡＭにおいて、ロウ／コラムデコーダは、各メモリアレイ（メモリマット）に対応して分割して配置されており、これらのロウ／コラムデコーダを各メモリアレイ（メモリマット）ごとに独立に駆動することが可能となるためである。
【００１０】
従来の複数のバンクを有するＳＤＲＡＭを処理システムの主記憶として利用することを考える。ＳＤＲＡＭのすべてのバンクを同時に活性状態とし、各バンクにおいてメモリセルの行（ページ）を選択状態に保持する。すなわち、メモリセルの列それぞれに対応して設けられるセンスアンプを疑似キャッシュとして利用する。ＭＰＵが要求するデータ／命令がキャッシュメモリに格納されていないとき（キャッシュミス時）、ＭＰＵがアクセス要求するデータ／命令がＳＤＲＡＭの選択ページに存在するか否かを判定する（ページヒット／ミス判定）。ページヒット時には対応のページへアクセスしてデータ／命令のブロック（キャッシュブロック）をキャッシュメモリへ転送しかつアクセス要求されたデータ／命令をＭＰＵへ転送する（リードアクセスのとき）。したがって、ページヒット時においては、ページからデータ／命令のブロックを選択して読出すことが要求されるだけであり、ＣＡＳアクセス時間ｔａ（ＣＡＳ）（またはＣＡＳレイテンシー）時間経過後に必要とされるデータ／命令をキャッシュメモリおよびＭＰＵへ転送することができる（リードアクセス時）。
【００１１】
一方、ページミスの場合、アクセス要求されたデータ／命令を格納するバンクを一端プリチャージ状態（非活性状態）へ駆動し、次いで必要とされるデータ／命令を格納するページを選択状態としてその後アクセス要求されたデータ／命令を含むブロックをキャッシュメモリへ転送する。したがって、ページミスが生じた場合、ＳＤＲＡＭにおいては、バンクのプリチャージ、バンクの活性化、および選択ページからの列の選択の動作が必要とされ、ＲＡＳプリチャージ時間ｔＲＰ、ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤ、ＣＡＳアクセス時間ｔａ（ＣＡＳ）（またはＣＡＳレイテンシー）の和の時間が経過した後に必要とされるデータ／命令がＳＤＲＡＭからキャッシュメモリへ転送される。この期間、ＭＰＵはウェイト状態とされる。
【００１２】
したがって、従来の複数バンクのＳＤＲＡＭの主記憶として用いた場合、バンクの数が小さいため、選択状態とされているページの数は小さく（バンクの数と同じ）、ページヒット率が小さく、ページミス時のペナルティ（ＭＰＵのウェイト時間）が大きくなるという問題が生じた。
【００１３】
それゆえ、この発明の目的は、ページヒット率を高くすることのできる複数のバンクを有する新規な構成の半導体記憶装置を提供することである。
【００１４】
この発明の他の目的は、正確に必要とされるデータの入出力（書込／読出）を行なうことのできる複数バンクを有する半導体記憶装置を提供することである。
【００１５】
この発明のさらに他の目的は、標準ＤＲＡＭと同様のアレイ構造を用いて、複数バンクを有する半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１６】
この発明に係る半導体記憶装置は、行列状に配列される複数のメモリセルを有するメモリアレイと、アレイ活性化指示信号に応答して活性化され、第１のアドレス信号に従ってメモリアレイの行を選択するための行選択手段と、読出動作指示信号に従って活性化され、この読出動作指示信号と同時に与えられる第２のアドレス信号に従ってメモリアレイの列を選択し、該選択された列上のメモリセルのデータを装置外部へ読出す読出手段と、この読出動作指示信号に応答してこの読出手段から読出されるデータが有効であることを示すデータ有効信号を装置外部へ出力するためのデータ有効信号出力手段を備える。
【００１７】
この有効データが出力されることを示す信号は、好ましくは、スタンバイ状態時と異なるレベルに設定される。
【００１８】
また、これに代えて、好ましくは、有効データが出力されるクロックサイクルよりも前のサイクルにおいて有効データが出力されることを示す信号を活性状態とされる。
【００１９】
また、これに代えて、好ましくは、有効データが出力されている間有効データ出力指示信号は、活性状態とされる。
【００２０】
また、これに代えて、好ましくは、有効データが出力されていることを示す信号が、ワンショットのパルス形態で出力される。
【００２１】
また、好ましくは、パリティビットを利用し、スタンバイ状態時（有効データが出力されないとき）においては、データ出力ノードは、すべてパリティエラーが存在する状態に設定される。
【発明の効果】
【００２２】
有効データ出力時に、この有効データが出力されることを示す信号を外部へ出力することにより、外部装置は、正確に有効データが出力されるタイミングを知ることができる。従って、有効データ出力時には、外部の装置へ、有効データが出力されることを示す信号を出力しているため、外部装置は、確実に有効データを取込むことができる。
【００２３】
この有効データが出力されることを示す信号として、スタンバイ状態時と異なるレベルに設定される信号を出力すれば、２値レベルの入出力インタフェースを有する高速処理システムにおいても確実に有効データ出力を示すことができる。
【００２４】
また、有効データが出力されるクロックサイクルよりも前のサイクルにおいて有効データが出力されることを示す信号を活性状態とすれば、外部の装置は、余裕を持って有効データを取込むことができる。
【００２５】
また、有効データが出力されている間有効データ出力指示信号を、活性状態とすれば、外部装置は、確実に有効データを取込むことができる。
【００２６】
有効データが出力されていることを示す信号が、ワンショットのパルス形態で出力すれば、クロック信号に同期してこのワンショットパルスを発生することにより、外部装置は、確実に有効データが出力されることを認識することができる。
【００２７】
パリティビットを利用し、スタンバイ状態時（有効データが出力されないとき）においては、データ出力ノードをすべてパリティエラーが存在する状態に設定するように構成すれば、余分の出力ピン端子（出力ノード）および回路を用いることなく確実に有効データが出力されていることを外部装置に認識させることができる。
【発明を実施するための最良の形態】
【００２８】
図１は、この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。図１において、半導体記憶装置は、各々が行および列のマトリクス状に配列される複数のメモリセルを有するメモリブロックＭＢ♯０〜ＭＢ♯Ｎと、これらのメモリブロックの間に配置されるセンスアンプ帯ＳＡ♯１〜ＳＡ♯Ｎと、メモリブロックＭＢ♯０の外部に設けられるセンスアンプ帯ＳＡ♯０と、メモリブロックＭＢ♯Ｎの外側に隣接して設けられるセンスアンプ帯ＳＡ♯Ｎ＋１を含む。センスアンプ帯の構成について後に詳細に説明するが、これらのセンスアンプ帯ＳＡ♯１〜ＳＡ♯Ｎは、隣接メモリブロックにより共有される。選択メモリブロックが対応のセンスアンプ帯に接続され、この選択メモリブロックと対をなす非選択メモリブロックは対応のセンスアンプ帯から切離される。
【００２９】
メモリブロックＭＢ♯０〜ＭＢ♯Ｎそれぞれに対応して、各メモリブロックを活性／非活性状態とするためのアレイ駆動回路ＤＲ♯０〜ＤＲ♯Ｎが設けられ、センスアンプ帯ＳＡ♯０〜ＳＡ♯Ｎ＋１それぞれに対応して、センスアンプ帯に含まれるセンスアンプの活性／非活性を制御するセンス／接続制御回路ＳＩＤ♯０〜ＳＩＤ♯Ｎ＋１が設けられる。アレイ駆動回路ＤＲ♯０〜ＤＲ♯Ｎの各々は、活性化時、対応のメモリブロックの行選択動作に関連する制御信号の発生および行選択動作を行なうためのロウデコーダおよびワード線ドライバを含む。これらのアレイ駆動回路ＤＲ♯０〜ＤＲ♯Ｎはそれぞれ互いに独立に活性／非活性が行なわれるため、明確には示さないが、各々ロウアドレスラッチ回路などの信号ラッチ回路を備えている。
【００３０】
センス／接続制御回路ＳＩＤ♯０〜ＳＩＤ♯Ｎ＋１の各々は、対応のアレイ駆動回路から与えられるセンス活性化信号に応答して対応のセンスアンプ帯に含まれるセンスアンプの活性化を行ない、また後に説明するように、メモリブロックとセンスアンプ帯との接続／分離制御およびローカルＩＯバス（各メモリブロックに設けられているデータ入出力バス）とグローバルＩＯバス（すべてのメモリブロックに共通に設けられるデータ入出力バス）との接続を制御する接続制御回路を含む。
【００３１】
半導体記憶装置は、さらに、クロック信号Ｐに同期して、装置外部から与えられるコマンドＣＭをラッチするコマンドラッチ２と、クロック信号Ｐに同期して外部から与えられるバンクアドレス信号をラッチするバンクアドレスラッチ４と、クロック信号Ｐに同期して外部から与えられるアドレス信号をラッチするアドレスラッチ６と、コマンドラッチ２でラッチされたコマンドをデコードするコマンドデコーダ８と、コマンドデコーダ８からの活性化信号に応答して起動され、バンクアドレスラッチ４によりラッチされたバンクアドレスＢＡをデコードし、アドレス指定されたメモリブロックを指定するバンク指定信号を発生するバンクデコーダ１０を含む。
【００３２】
コマンドＣＭは、たとえば通常のロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル／ＷＥのような個々の制御信号であってもよく、また複数の制御信号の状態の組合せで動作モードが指定されるものであってもよい。コマンドデコーダ８は、このコマンドをデコードすることにより、指定された動作モードを識別し、該識別した動作モードに従って必要とされる制御信号を発生する。コマンドデコーダ８の出力信号は内部制御バス１３を介してアレイ駆動回路ＤＲ♯０〜ＤＲ♯Ｎへ伝達され、バンクデコーダ１０からのバンク指定信号は、バンク指定バス１４を介してアレイ駆動回路ＤＲ♯０〜ＤＲ♯Ｎおよびセンス／接続制御回路ＳＩＤ♯０〜ＳＩＤ♯Ｎ＋１へ与えられる。アドレスラッチ６によりラッチされた内部アドレス信号は内部アドレスバス１５を介してアレイ駆動回路ＤＲ♯０〜ＤＲ♯Ｎへ伝達される。
【００３３】
このコマンドデコーダ８は、アレイ駆動回路ＤＲ♯０〜ＤＲ♯Ｎそれぞれに対応して設けられ、バンクデコーダ１０の出力するバンク選択信号に従って各コマンドデコーダが選択的に活性状態とされる構成が用いられてもよい。
【００３４】
この図１に示す構成においては、メモリアレイ１に含まれるメモリブロックＭＢ♯０〜ＭＢ♯Ｎは、アレイ駆動回路ＤＲ♯０〜ＤＲ♯Ｎに従って互いに独立に活性／非活性状態へ駆動される。したがってメモリブロックＭＢ♯０〜ＭＢ♯Ｎはそれぞれバンクとして利用することができる。すなわち１つのメモリブロックＭＢ♯ｉが活性状態にあるとき、別のメモリブロックＭＢ♯ｊを活性状態へ駆動することができ、また非活性状態（プリチャージ状態）へ駆動することができる。したがってメモリブロックＭＢ♯０〜ＭＢ♯Ｎそれぞれにおいて、メモリセルの行（ワード線）を選択状態としておくことにより、従来のＳＤＲＡＭの構成に比べてより多くのページを選択状態とすることができ、ページヒット率を改善することができる。
【００３５】
図２は、図１に示すアレイ駆動回路の構成を概略的に示す図である。図２においては、メモリブロックＭＢ♯ｉ（ｉ＝０〜Ｎ）に設けられたアレイ駆動回路ＤＲ♯ｉの構成を示す。図２において、アレイ駆動回路ＤＲ♯ｉは、コマンドデコーダから与えられるアレイ活性化指示信号ＡＣＴ、アレイ非活性化指示信号ＰＲＧおよびバンク指定信号Ｂａｉを受けて各種内部制御信号を発生するロウ系制御回路２０と、ロウ系制御回路２０からのアドレスラッチ指示信号ＲＡＬｉに応答して図１に示すアドレスラッチ６から与えられる内部アドレス信号ＡＤを取込みかつラッチして内部ロウアドレス信号を生成するロウラッチ２２と、ロウ系制御回路２０からのロウデコーダイネーブル信号ＲＤＥｉに応答して活性化され、ロウラッチ２２から与えられた内部ロウアドレス信号をデコードしてメモリブロックの行を指定する信号を生成するロウデコーダ２４と、ロウデコーダ２４の出力信号とロウ系制御回路２０から与えられるワード線駆動信号ＲＸＴｉに応答してアドレス指定された行に対応するワード線ＷＬを選択状態へ駆動するワードドライバ２６を含む。
【００３６】
メモリブロックＭＢ♯ｉは、メモリセルの行それぞれに対応して配置され、各々に対応の行のメモリセルＭＣが接続されるワード線ＷＬと、メモリセルの各列に対応して配置され、各々に対応の列のメモリセルＭＣが接続されるビット線対ＢＬ，／ＢＬを示す。図２においては、１本のワード線ＷＬと１対のビット線ＢＬ，／ＢＬを含む。このビット線ＢＬおよび／ＢＬには、ロウ系制御回路２２から与えられるビット線イコライズ指示信号ＢＬＥＱに応答してビット線ＢＬおよび／ＢＬを所定電位（中間電位）にプリチャージしかつイコライズするビット線プリチャージ／イコライズ回路ＢＰＥが設けられる。次に、この図２に示すアレイ駆動回路の動作を、図３に示すタイミングチャート図を参照して説明する。
【００３７】
時刻ｔ０において、クロック信号Ｐに同期してアレイ活性化指示コマンド（以下、アクティブコマンドと称す）ＡＣＴが与えられる。このコマンドの確定状態は、クロック信号Ｐの立上がりエッジおよび立下りエッジのいずれであってもよい。このアクティブコマンドＡＣＴと同時にバンクアドレスＢＡおよびアドレスＡＤが与えられる。このアクティブコマンドＡＣＴは、コマンドデコーダ８によりデコードされ、内部アレイ動作活性化指示信号φＡＣＴが活性状態とされる。一方、バンクデコーダがこのコマンドデコーダ８の制御のもとに活性化され、与えられたバンクアドレスをデコードし、バンク指定信号Ｂａｉを選択状態へ駆動する。
【００３８】
ロウ系制御回路２０は、この内部アレイ活性化指示信号φＡＣＴと選択状態の（活性状態の）のバンク指定信号Ｂａｉとに従って、まずロウアドレスラッチ指示信号ＲＡＬｉを活性状態とする。これにより、ロウラッチ２２は、一旦スルー状態となってからラッチ状態となり、内部アドレス信号を確定状態に保持する。次いでロウデコーダ２４が、ロウ系制御回路２０からのロウデコードイネーブル信号ＲＤＥｉに応答して活性状態とされて与えられた内部ロウアドレス信号をデコードする。一方、ロウ系制御回路２０は、この内部アレイ活性化指示信号φＡＣＴと選択状態のバンク指定信号Ｂａｉとに従って、それまで活性状態にあったビット線イコライズ指示信号ＢＬＥＱｉを非活性状態とし、ビット線プリチャージ／イコライズ回路ＢＰＥを非活性状態とする。これにより、ビット線ＢＬおよび／ＢＬは、中間電位のプリチャージ電位でフローティング状態とされる。
【００３９】
次いで、所定のタイミングでロウ系制御回路２０からのワード線駆動信号ＲＸＴｉが活性され、ワードドライバ２６が、ロウデコーダ２４の出力するワード線選択信号（行指定信号）とこのワード線駆動信号ＲＸＴｉに従って選択ワード線ＷＬを選択状態へ駆動する。これにより、メモリセルＭＣの記憶データがビット線ＢＬ（または／ＢＬ）に伝達され、ビット線ＢＬおよび／ＢＬにこのメモリセルＭＣが有する記憶情報に応じた電位差が生じる。次いで、後に説明するセンスアンプが活性状態とされ、このビット線ＢＬおよび／ＢＬの微小電位差を増幅する。
【００４０】
この状態において、次いで、列選択動作が行なわれ、データの書込／読出が行なわれる。
【００４１】
時刻ｔ１において、アレイ非活性化指示コマンド（以下、プリチャージコマンドと称す）ＰＲＧがバンクアドレスＢＡとともに与えられる。コマンドデコーダ８が再びこのプリチャージコマンドをデコードし、内部アレイ非活性化指示信号φＰＲＧを活性状態とする。バンクデコーダ１０が、またコマンドデコーダの制御のもとに活性化され、バンクアドレス指定信号Ｂａｉが活性状態とされる。次に、ロウ系制御回路２０が、ワード線駆動信号ＲＸＴｉを非活性状態とし（その前にセンスアンプを非活性状態としている）、次いでロウデコーダイネーブル信号ＲＤＥｉ、およびロウアドレスラッチ指示信号ＲＡＬｉを非活性状態とする。ロウラッチ２２はラッチ状態を維持する。またロウ系制御回路２０は、ビット線イコライズ指示信号ＢＬＥＱｉを活性状態とし、ビット線ＢＬおよび／ＢＬは、ビット線プリチャージ／イコライズ回路ＢＰＥにより、中間電位にプリチャージされかつイコライズされる。
【００４２】
アレイ駆動回路ＤＲ♯０〜ＤＲ♯Ｎを、それぞれバンク指定信号Ｂａｉに応じて選択的に活性化することにより、メモリブロックそれぞれを互いに独立に駆動することができる。
【００４３】
図４は、図１に示すセンスアンプ帯の構成を概略的に示す図である。図４においては、メモリブロックＭＢ♯ｎに関連するセンスアンプ帯ＳＡ♯ｎおよびＳＡ♯ｎ＋１を代表的に示す。メモリブロックＭＢ♯ｎは、複数のワード線ＷＬｎ０〜ＷＬｎＭと、複数のビット線ＢＬｎ１，／Ｂｌｎ１、ＢＬｎ２，／ＢＬｎ２、ＢＬｎ３，／Ｂｌｎ３およびＢＬｎ４，／ＢＬｎ４…を含む。このビット線対は、交互に両側のセンスアンプ帯ＳＡ♯ｎおよびＳＡ♯ｎ＋１含まれるセンスアンプ回路に接続される。すなわち、ビット線対ＢＬｎ１，／ＢＬｎ１は、ビット線分離ゲートＢＴＧｎ１を介してセンスアンプ帯ＳＡ♯ｎ＋１のセンスアンプＳＡｂ１に接続され、ビット線ＢＬｎ２，／ＢＬｎ２は、ビット線分離ゲートＢＴＧｎ２を介してセンスアンプ帯ＳＡ♯ｎのセンスアンプ回路ＳＡａ１に接続される。ビット線ＢＬｎ３，／ＢＬｎ３は、ビット線分離ゲートＢＴＧｎ３を介してセンスアンプ帯ＳＡ♯ｎ＋１のセンスアンプ回路ＳＡｂ２に接続される。ビット線ＢＬｎ４，／Ｂｌｎ４は、ビット線分離ゲートＢＴＧｎ４を介してセンスアンプ帯ＳＡ♯ｎのセンスアンプ回路ＳＡｉ２接続される。偶数番号のビット線分離ゲートＢＴＧｎ２，ＢＤＴｎ４，…は、ビット線分離制御信号ＢＬＩ２ｎによりその導通が制御される。奇数番号のビット線分離ゲートＢＴＧｎ１，ＢＴＧｎ３，…は、ビット線分離制御信号ＢＬＩ２ｎ＋１により、その導通／非導通が制御される。
【００４４】
メモリブロックＭＢ♯ｎ−１の奇数番号のビット線ＢＬａ１，／ＢＬａ１，／ＢＬａ３，／ＢＬａ３は、ビット線分離ゲートＢＴＧａ１，ＢＴＧａ３を介してセンスアンプ回路ＳＡａ１およびＳＡａ２にそれぞれ接続される。このビット線分離ゲートＢＴＧａ１，ＢＴＧａ３はビット線分離制御信号ＢＬＩ２ｎ−１によりその導通／非導通が制御される。メモリブロックＭＢ♯ｎ＋１の偶数番号のビット線ＢＬｂ２，／ＢＬｂ２，ＢＬｂ４，／ＢＬｂ４は、ビット線分離ゲートＢＴＧｂ２，ＢＴＧｂ４を介してセンスアンプ回路ＳＡｂ１，ＳＡｂ２に接続される。ビット線分離ゲートＢＴＧｂ２，ＢＴＧｂ４，…は、ビット線分離制御信号ＢＬＩ２ｎ＋２によりその導通／非導通が制御される。
【００４５】
このセンスアンプ帯を隣接する２つのメモリブロックで共有することにより、各メモリブロックに対しセンスアンプを設ける構成に比べて、センスアンプ帯の占有面積を低減することができる。また、メモリブロックＭＢ♯ｎのビット線対を交互に両側のセンスアンプ帯に接続することにより、センスアンプ帯のセンスアンプ回路のピッチが、ビット線対のピッチの２倍とされ、センスアンプを容易に配置することができる。
【００４６】
図５は、図４に示すセンスアンプ回路の具体的構成を示す図である。図５においては、一方のセンスアンプ帯に含まれるセンスアンプ回路の構成を示す。図５にいおて、また、同じセンスアンプ帯に含まれるセンスアンプ回路に接続されるビット線対をビット線ＢＬ０，／ＢＬ０およびＢＬ１，／ＢＬ１で示す。
【００４７】
図５において、センスアンプ回路は、ビット線イコライズ指示信号ＢＬＥＱｎに応答して活性化され、対応のビット線対（ＢＬ０，／ＢＬ０またはＢＬ１，／ＢＬ１）を所定の中間電位ＶＢＬにプリチャージしかつイコライズするプリチャージ／イコライズ回路ＰＥと、センスアンプ活性化信号ＳＯＮｎおよび／ＳＯＰｎに応答して活性化され、対応のビット線対（ＢＬ０，／ＢＬ０またはＢＬ１，／ＢＬ１）の電位を差動的に増幅するセンスアンプＳＡ（ＳＡ０またはＳＡ１）と、コラムデコーダから与えられる列選択信号ＣＳＬ（ＣＳＬ０またはＣＳＬ１）に応答して導通し、対応のビット線対（ＢＬ０，／ＢＬ０またはＢＬ１，／ＢＬ１）をローカルＩＯ線ＬＩＯｎ，／ＬＩＯｎへ接続する列選択ゲートＩＯＧ（ＩＯＧ０またはＩＯＧ１）を含む。列選択信号ＣＳＬ（ＣＳＬ０またはＣＳＬ１）を伝達する信号線は、すべてのメモリブロック上にわたって延在されるように配置される。
【００４８】
また、図５においては、コラムデコーダからの列選択信号に従って１つのビット線対のみが選択されてローカルＩＯ線（ローカルＩＯバス）に接続される構成が示されている。しかしながら、複数ビット（複数対のビット線）が同時に選択状態とされて複数の対のローカルＩＯ線に接続される構成が用いられてもよい。
【００４９】
ビット線プリチャージ／イコライズ回路ＰＥは、ビット線イコライズ指示信号ＢＬＥＱｎに応答して導通し、所定の中間電位のプリチャージ電位ＶＢＬを対応のビット線へ伝達するｎチャネルＭＯＳトランジスタＴｒ１，Ｔｒ２と、ビット線イコライズ指示信号ＢＬＥＱｎに応答して導通し、対応のビット線を電気的に短絡するｎチャネルＭＯＳトランジスタＴｒ３を含む。
【００５０】
センスアンプＳＡ（ＳＡ０またはＳＡ１）は、交差結合されて、対応のビット線対の高電位のビット線電位を電源電位レベルへ駆動するｐチャネルＭＯＳトランジスタＰＴ２およびＰＴ３と、交差結合されて、対応のビット線対の低電位のビット線を接地電位レベルへ駆動するｎチャネルＭＯＳトランジスタＮＴ２およびＮＴ３と、センスアンプ活性化信号／ＳＯＰｎに応答して導通し、交差結合されたｐチャネルＭＯＳトランジスタで構成されるセンスアンプ部分（Ｐセンスアンプ）を活性化するためのｐチャネルＭＯＳトランジスタＰＴ１と、センスアンプ活性化信号ＳＯＮｎに応答して導通し、交差結合されたｎチャネルＭＯＳトランジスタＮＴ２およびＮＴ３で構成されるセンスアンプ（Ｎセンスアンプ）部分を活性化するためのｎチャネルＭＯＳトランジスタＮＴ１を含む。
【００５１】
列選択ゲートＩＯＧ（ＩＯＧ０またはＩＯＧ１）は、列選択信号ＣＳＬ（ＣＳＬ０またはＣＳＬ１）に応答して導通し、対応のビット線ＢＬ，／ＢＬをローカルＩＯ線ＬＩＯｎおよび／ＬＩＯｎにそれぞれ接続するｎチャネルＭＯＳトランジスタＴｒａおよびＴｒｂを含む。
【００５２】
このローカルＩＯ線ＬＩＯｎおよび／ＬＩＯｎは、対応のメモリブロックに対してのみ設けられており、ワード線延在方向に沿って配置される。このローカルＩＯ線ＬＩＯｎおよび／ＬＩＯｎは、バンク選択信号φＢＡに応答して導通するバンク選択スイッチＢＳＷを介してグローバルＩＯ線ＧＩＯ，／ＧＩＯに接続される。このグローバルＩＯ線ＧＩＯ，／ＧＩＯ（グローバルＩＯバスＧＩＯＢ）は、すべてのメモリブロックＭＢ♯０〜ＭＢ♯Ｎに対して共通に設けられる。したがって、選択状態とされたメモリブロックに対して設けられたローカルＩＯ線のみがグローバルＩＯバスＧＩＯＢに接続される。
【００５３】
図６は、バンク選択信号φＢＡ（φＢＡｎ）を発生する部分の構成を示す図である。このバンク選択信号発生部は、図１に示すセンス／分離制御回路ＳＩＤ（ＳＩＤ♯０〜ＳＩＤ♯Ｎ）に含まれる。図６において、バンク選択信号発生部３０は、バンク指定信号Ｂａｎおよび隣接バンク指定信号Ｂａｍを受けるＯＲゲート３２と、タイミング信号φＣＤとＯＲゲート３２の出力信号を受けるＡＮＤゲート３４を含む。ＡＮＤゲート３４からバンク選択信号φＢＡｎが出力される。バンク指定信号Ｂａｍは、このメモリブロックＭＢ♯ｎに隣接するメモリブロックを指定し、メモリブロックＭＢ♯ｎ−１または，ＭＢ♯ｎ−１を指定する。
【００５４】
センスアンプ帯を共有するメモリブロックを指定するバンク指定信号の組がＯＲゲート３２へ与えられる。タイミング信号φＣＤは、データ書込動作またはデータ読出動作が指定されて列選択動作が行なわれるとき、この列選択動作開始指示信号に従って所定のタイミングでＨレベルの活性状態とされる。
【００５５】
図７は、図６に示すタイミング信号φＣＤ発生部の構成の一例を示す図である。図７において、コマンドデコーダ８ａは、データ読出動作を指定するリードコマンドＲＥＡＤまたはデータ書込動作を指定するライトコマンドＷＲＩＴＥに従って所定期間タイミング信号φＣＤをＨレベルとする。このタイミング信号φＣＤは、メモリブロックＭＢ♯０〜ＭＢ♯Ｎに共通に与えられる。このリードコマンドおよびライトコマンドは、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳの組合せで与えられてもよい。
【００５６】
図８は、図５に示すビット線分離指示信号ＢＬＩ２ｎおよびＢＬＩ２ｎ−１を発生する部分の構成を示す図である。このビット線分離制御信号発生部は、図１に示すセンス／分離制御回路ＳＩＤ（ＳＩＤ♯０〜ＳＩＤ♯Ｎ）に含まれる。図８においては、メモリブロックＭＢ♯ｎに対して設けられる分離信号発生部の構成を示す。このセンス／分離制御回路はＳＩＤ♯ｎは、ビット線分離指示信号ＢＬＩ２ｎ−１を発生する分離タイミング発生回路３８ａと、ビット線分離指示信号ＢＬＩ２ｎを発生する分離タイミング発生回路３８ｂを含む。
【００５７】
分離タイミング発生回路３８ａは、バンク指定信号Ｂａｎとアレイ活性化指示信号φＡＣＴを受けるＡＮＤ回路４０と、バンク指定信号Ｂａｎとアレイ非活性化指示信号（プリチャージ指示信号）φＰＲＧを受けるＡＮＤ回路４２と、ＡＮＤ回路４０の出力信号をセット入力Ｓに受け、ＡＮＤ回路４２の出力信号をリセット入力Ｒに受けるセット／リセットフリップフロップ４４を含む。セット／リセットフリップフロップ４４の補の出力／Ｑからビット線分離指示信号ＢＬＩ２ｎ−１が出力される。分離タイミング発生回路３８ｂは、バンク指定信号Ｂａｎ−１、アレイ活性化指示信号φＡＣＴおよびアレイ非活性化指示信号φＰＲＧを受け、ビット線分離指示信号ＢＬＩ２ｎを出力する。分離タイミング発生回路３８ａおよび３８ｂは同じ構成を備える。
【００５８】
この図８に示す構成において、メモリブロックＭＢ♯ｎが選択状態とされると、ビット線分離指示信号ＢＬＩ２ｎ−１がＬレベルとされる。一方、ビット線分離指示信号ＢＬＩ２ｎはＨレベルに維持される。選択メモリブロックＭＢ♯ｎは、センスアンプ帯ＳＡ♯ｎに接続される。
【００５９】
スタンバイ状態においては、この分離タイミング発生回路３８ｂから出力される分離指示信号ＢＬＩ２ｎ−１およびＢＬＩ２ｎはともにＨレベルであり、センスアンプ帯ＳＡ♯ｎを共有するメモリブロックＭＢ♯ｎ−１およびＭＢ♯ｎはともにセンスアンプ帯ＳＡ♯ｎに接続される。センスアンプ帯に含まれるビット線プリチャージ／イコライズ回路により、メモリブロックの各列が中間電位ＶＢＬにプリチャージされる。
【００６０】
［実施の形態１］
図９は、この発明の実施の形態１に従う半導体記憶装置の動作を示す図である。図９において、アクティブコマンドは、クロック信号Ｐが立上がるときにロウアドレスストローブ信号／ＲＡＳがＬレベルであり、コラムアドレスストローブ信号／ＣＡＳがＨレベルのときに与えられる。リード／ライトコマンドは、クロック信号Ｐの立上がりエッジにおいて、ロウアドレスストローブ信号／ＲＡＳがＨレベルにあり、かつコラムアドレスストローブ信号／ＣＡＳがＬレベルのときに与えられる。次に動作について説明する。
【００６１】
なお、図９に示す動作タイミング図においては、特定のメモリバンクは示していない。選択されたメモリバンクにおいて図９に示すように制御信号が変化する。
【００６２】
時刻Ｔ１においてアクティブコマンドが与えられる。これに応じて、時刻Ｔ２において、ビット線イコライズ指示信号ＢＬＥＱがＬレベルの非活性状態とされる。これにより、選択メモリブロックに対応して設けられたセンスアンプ帯に含まれるビット線プリチャージ／イコライズ回路が非活性状態とされる。この各センスアンプ帯に与えられるビット線イコライズ指示信号は、センスアンプ帯を共有する２つのメモリブロックの一方が選択状態とされたときにそのイコライズ／プリチャージ動作が完了するように構成されればよく、センスアンプ帯を共有するメモリブロックに対するバンク指定信号の論理和をとることにより容易に生成することができる。
【００６３】
次に、時刻Ｔ３において、選択メモリブロックにおいて行選択動作が行なわれ、選択ワード線ＷＬの電位が立上がる。
【００６４】
時刻Ｔ４において、センスアンプ活性化信号ＳＯＮが活性状態とされ、選択メモリブロックに対応して設けられたセンスアンプ帯に含まれるｎチャネルＭＯＳトランジスタで構成されるセンスアンプ（Ｎセンスアンプ）が動作し、次いで時刻Ｔ５においてセンスアンプ活性化信号／ＳＯＰが活性状態のＬレベルとされる。これにより、時刻Ｔ３における選択ワード線ＷＬの電位の立上がりにより各ビット線ＢＬ，／ＢＬに生じた微小電位が検知され増幅されかつラッチされる。ここで、図９において、選択メモリセルがＬレベルのデータを保持している場合のビット線ＢＬ，／ＢＬの電位変化が一例として示される。これらの一連の動作により、行選択系の動作が完了する。
【００６５】
時刻Ｔ６において、リード／ライトコマンドが与えられる。このリード／ライトイコマンドに従って列選択動作が始まり、タイミング信号φＣＤが図７に示すコマンドデコーダ８ａから出力され、応じて選択メモリブロックに対するバンク指定信号φＢＡが所定期間Ｈレベルとされる（図６参照）。これにより、選択メモリブロックに対し設けられたローカルＩＯ線ＬＩＯ，／ＬＩＯがグローバルＩＯ線ＧＩＯ，／ＧＩＯに接続される。この状態においては、グローバルＩＯ線対およびローカルＩＯ線対はともにプリチャージ状態を維持している。
【００６６】
時刻Ｔ７において、コラムデコーダ、がこのリード／ライトコマンドに従って起動され、与えられたアドレス信号をデコードし、列選択信号線ＣＳＬをＨレベルに立上げる。これにより、選択メモリブロックにおけるメモリセルデータ（センスアンプによりラッチされている）がローカルＩＯ線ＬＩＯ，／ＬＩＯを介してグローバルＩＯ線ＧＩＯおよび／ＧＩＯ上に伝達される。このグローバルＩＯ線ＧＩＯ，／ＧＩＯに読出されたメモリセルデータは図示しないプリアンプおよび出力バッファを介して出力される。またライトコマンドが与えられた場合には、図示しないライトドライバにより、このグローバルＩＯ線ＧＩＯ，／ＧＩＯ、ローカルＩＯ線ＬＩＯ，／ＬＩＯおよびセンスアンプ帯を介して選択メモリセルにデータが書込まれる。
【００６７】
ローカルＩＯ線とグローバルＩＯ線との接続を制御する信号を列選択に関連する信号を用いることにより、複数のバンクが同時に選択状態とされている場合においても、グローバルＩＯバス上でのデータの衝突は生じない。ロウ系制御回路からの制御信号に従って、このローカルＩＯ線とグローバルＩＯ線とを接続する場合、メモリバンクが選択状態にあれば、ロウ系制御回路からの出力信号は活性状態にあり、したがってローカルＩＯ線とグローバルＩＯ線は接続状態にある。したがって、この場合には、１つのメモリブロックをデータがグローバルＩＯ線上に読出されていることになる。この状態において、別のバンクへアクセスした場合、この新たにアクセスされたメモリバンクのデータが先に読出されているメモリブロックのデータと衝突し、正確なデータの読出を行なうことができなくなる。
【００６８】
しかしながら、この実施の形態１に従うように、列選択に関連する制御信号を用いてローカルＩＯ線とグローバルＩＯ線とを接続することにより、メモリバンクへのデータの書込／読出を行なうときのみローカルＩＯ線ＬＩＯ，／ＬＩＯとグローバルＩＯ線ＧＩＯ，／ＧＩＯとを接続することができ、複数のメモリバンクが同時に選択状態とされている場合においても、グローバルＩＯ線上ではデータの衝突は生じず、正確なデータの読出を行なうことができる。
【００６９】
データの書込／読出が行なわれた後には、ローカルＩＯ線およびグローバルＩＯ線は、列選択動作完了時に所定電位にプリチャージ／イコライズされる。
【００７０】
また、コラムデコーダがメモリブロックＭＢ♯０〜ＭＢ♯Ｎに対して共通に設けられている場合、列選択信号ＣＳＬがすべてのメモリブロックに対して共通に与えられる。しかしながら、これらのメモリブロックのデータは、せいぜいローカルＩＯ線ＬＩＯ，／ＬＩＯ上に伝達されるだけであり、グローバルＩＯ線ＧＩＯ，／ＧＩＯには伝達されないため、データの衝突は防止される。
【００７１】
以上のように、シェアードセンスアンプ構成のメモリアレイの各メモリブロックをバンクとして利用する構成において、各メモリブロックに対してのみ設けられるローカルＩＯ線とメモリブロックに共通に設けられるグローバルＩＯ線との接続を列選択動作に関連する制御信号を用いて生成するように構成しているため、複数のバンクが同時に選択状態とされている場合においても、グローバルＩＯ線上でのデータの衝突は生じず、正確なデータの書込／読出を行なうことができる。
【００７２】
［実施の形態２］
図１０は、この発明の実施の形態２に従う半導体記憶装置の要部の構成を示す図である。図１０においては、メモリブロックＭＢ♯ｎ−１を駆動するためのアレイ駆動回路ＤＲ♯ｎ−１と、メモリブロックＭＢ♯ｎの活性／非活性化を行なうためのアレイ駆動回路ＤＲ♯ｎと、これらのメモリブロックＭＢ♯ｎ−１およびＭＢ♯ｎの間に設けられるセンスアンプ帯ＳＡ♯ｎを駆動するためのセンス／分離制御回路ＳＩＤ♯ｎの部分を示す。このセンス／分離制御回路ＳＩＤ♯ｎは、アレイ駆動回路ＤＲ♯ｎ−１およびＤＲ♯ｎの双方から与えられるセンスアンプ活性化信号に従ってセンスアンプ帯（ＳＡ♯ｎ）に対するセンスアンプ活性化信号ＳＯＮｎおよび／ＳＯＰｎを出力するセンス駆動回路５２を含む。
【００７３】
これらのアレイ駆動回路ＤＲ♯ｎ−１およびＤＲ♯ｎに対し、センスアンプ帯の競合を防止するためのプリチャージ制御回路５０が設けられる。このプリチャージ制御回路５０は、対応のセンスアンプ帯（ＳＡ♯ｎ）を使用するメモリブロック（バンク）を記憶する手段を含み、アレイ駆動回路ＤＲ♯ｎ−１およびＤＲ♯ｎから与えられるアレイ活性化指示信号ｒａｃｔｎ−１およびｒａｃｔｎの一方の立上がりに応答して起動され、このバンク指定信号Ｂａｎ−１またはＢａｎと記憶したバンクアドレス情報との比較を行ない該比較結果を示す信号ＰＲを出力する。この信号ＰＲは、対応のセンスアンプ帯が活性状態にあり、このセンスアンプ帯が接続されているメモリブロックと異なるメモリブロックが新たに指定されたときに、活性状態とされる。アレイ駆動回路ＤＲ♯ｎ−１およびＤＲｎは、この信号ＰＲの活性化に応答して、活性状態とされていたアレイをプリチャージ状態へ復帰させる。このプリチャージ状態復帰の後、新たにアドレス指定されたメモリブロックのアレイ活性化動作およびセンスアンプ帯とメモリブロックとの接続が行なわれる。
【００７４】
図１１は、図１０に示すアレイ駆動回路ＤＲ♯ｎの構成を概略的に示す図である。アレイ駆動回路ＤＲ♯ｎ−１も同様の構成を備える。
【００７５】
アレイ駆動回路ＤＲ♯ｎは、バンク指定信号Ｂａｎとアレイ活性化指示信号φＡＣＴとアレイプリチャージ指示信号φＰＲＧと信号ＰＲとを受け、行選択動作活性化信号ｒａｃｔを出力する行選択活性化回路６０と、この行選択動作活性化信号ｒａｃｔに応答して起動され、行選択に関連する回路を駆動する制御信号をＲＡＬｎ、ＲＤＥｎ、ＢＬＩｎ、およびＢＬＥＱを出力する行選択駆動回路６２と、この行選択駆動回路６２の出力信号に従って、所定のタイミングでワード線駆動タイミング信号ＲＸＴｎを出力するＲＸＴ発生回路６４と、ワード線駆動タイミング信号ＲＡＸＴｎの活性化に応答して所定期間経過後センスアンプ活性化信号ＳＡｎおよびＳＡｐを出力するセンス活性化信号発生回路６６を含む。このセンス活性化信号発生回路６６から出力されるセンスアンプ活性化信号ＳＡｎおよびＳＡｐが図１０に示すセンス駆動回路５２へ与えられる。センス駆動回路５２は、アレイ駆動回路ＤＲ♯ｎ−１およびＤＲ♯ｎの一方から与えられるセンス活性化信号ＳＡｎおよびＳＡｐに従ってセンスアンプ活性化信号ＳＯＮｎおよび／ＳＯＰｎを出力する。
【００７６】
図１２は、図１１に示す行選択活性化回路６０の構成の一例を示す図である。図１２において、行選択活性化回路６０はバンク指定信号Ｂａｎとアレイ活性化指示信号φＡＣＴを受けるＡＮＤ回路７０と、バンク指定信号Ｂａｎとアレイプリチャージ指示信号φＰＲＧを受けるＡＮＤ回路７２と、ＡＮＤ回路７０の出力信号の立上がりに応答してセットされかつＡＮＤゲート７２の出力信号の立上がりに応答してリセットされるセット／リセットフリップフロップ７４と、セット／リセットフリップフロップ７４の出力Ｑからの信号ｒａｃｔｎと信号ＰＲを受けるゲート回路７６を含む。ゲート回路７６は、信号ＰＲがＬレベルのときに、バッファとして動作し、フリップフロップ７４から出力される信号ｒａｃｔｎに従って行選択動作活性化信号ｒａｃｔを出力する。信号ＰＲがＨレベルとされると、ゲート回路７６からのアレイ行選択動作開始指示信号ｒａｃｔはＬレベルとされる。
【００７７】
この信号ｒａｃｔがＬレベルに立下がると、メモリブロックＭＢ♯ｎが非活性状態とされるプリチャージ動作が行なわれる。したがって、図１０に示すプリチャージ制御回路５０がセンスアンプ帯の競合を示すときには、このセンスアンプを使用している活性状態のメモリブロックがプリチャージ状態に駆動される。この活性状態のメモリブロックのプリチャージ状態への駆動の後、アドレス指定されたメモリブロックの活性化が行なわれる。
【００７８】
図１３は、図１０に示すプリチャージ制御回路５０の構成の一例を示す図である。図１３において、プリチャージ制御回路５０は、行選択動作開始指示信号ｒａｃｔｎ−１の立上がりに応答して所定の期間Ｈレベルとされるワンショットのパルス信号を発生するワンショットパルス発生回路５０ａａと、信号ｒａｃｔｎの立上がりに応答して所定の時間幅を有するワンショットのパルスを発生するワンショットパルス発生回路５０ａｂと、ワンショットパルス発生回路５０ａａおよび５０ａｂの出力信号を受けるＯＲ回路５０ｂと、バンク指定信号Ｂａｎ−１を受けるインバータ５０ｃと、バンク指定信号Ｂａｎとインバータ５０ｃの出力信号を受けるＡＮＤ回路５０ｄと、バンク指定信号Ｂａｎ−１およびＢａｎを受けるＯＲゲート５０ｅと、ＯＲゲート５０ｅの出力信号とＯＲ回路５０ｂの出力信号を受けるＡＮＤゲート５０ｆと、ＡＮＤゲート５０ｆの出力信号を受けるインバータ５０ｇと、インバータ５０ｇの出力信号がＬレベルでありかつＡＮＤゲート５０ｆの出力信号がＨレベルのときに活性状態とされ、ＡＮＤ回路５０ｄの出力信号を反転する３状態インバータバッファ５０ｈと、３状態インバータバッファ５０ｈの出力信号を所定時間遅延する遅延回路５０ｉと、遅延回路５０ｉの出力信号を反転しかつラッチするラッチ回路５０ｊと、ラッチ回路５０ｊの出力信号を反転するインバータ５０ｋと、インバータ５０ｋの出力信号と３状態インバータバッファ５０ｈの出力信号を受ける２入力ＥＸＯＲ回路５０ｌと、行選択動作開始指示信号ｒａｃｔｎ−１およびｒａｃｔｎおよびＥＸＯＲ回路５０ｌの出力信号を受ける３入力ＡＮＤ回路５０ｍを含む。
【００７９】
ＡＮＤ回路５０ｍから信号ＰＲが出力される。次に、この図１３に示すプリチャージ制御回路の動作について説明する。
【００８０】
メモリブロックＭＢ♯ｎ−１またはＭＢ♯ｎが指定されると、ワンショットパルス発生回路５０ａａまたは５０ａｂからワンショットのパルスが発生され、ＯＲ回路５０ｂの出力信号がＨレベルとされる。このメモリブロックＭＢ♯ｎ−１またはＭＢ♯ｎが指定されると、バンク指定信号Ｂａｎ−１またはＢａｎの一方がＨレベルとなり、ＯＲゲート５０ｅの出力信号がＨレベルとなる。これにより、３状態インバータバッファ５０ｈが活性化されてＡＮＤ回路５０ｄの出力信号を反転する。バンク指定信号Ｂａｎ−１がＬレベルであり、バンク指定信号ＢａｎがＨレベルのときに、ＡＮＤ回路５０ｄの出力信号がＨレベルとされる。逆に、バンク指定信号Ｂａｎ−１がＨレベルであり、バンク指定信号ＢａｎがＬレベルのときには、ＡＮＤ回路５０ｄはＬレベルの信号を出力する。
【００８１】
したがって、最も新しくセンスアンプ帯を使用したメモリブロックが、メモリブロックＭＢ♯ｎ−１のときには、ラッチ回路５０ｊには、Ｌレベル（“０”）が格納され、応じてインバータ５０ｋの出力信号はＨレベル（“１”）であり、また最も新しくメモリブロックＭＢ♯ｎがセンスアンプ帯を使用しているときには、ラッチ回路５０ｊには、Ｌレベルの信号がラッチされ、応じてインバータ５０ｋの出力信号はＨレベルとされる。３状態インバータバッファ５０ｈがＡＮＤ回路５０ｄの出力信号を反転している。したがって、メモリブロックＭＢ♯ｎが指定されたときには、３状態インバータバッファ５０ｈの出力信号がＬレベルとなり、メモリブロックＭＢ♯ｎ−１が指定されたときには、３状態インバータバッファ５０ｈの出力信号はＨレベルとなる。したがって、先にセンスアンプ帯を使用したメモリブロックと新たにセンスアンプ帯を使用するメモリブロックとが異なる場合には、ＥＸＯＲ回路５０Ｌの入力へ与えられる信号の論理が異なり、このＥＸＯＲ回路５０ｌの出力信号がＨレベルとなる。一方、同じメモリブロックが連続してセンスアンプ帯を使用するときには、ＥＸＯＲ回路５０ｌの出力信号はＬレベルである。ＡＮＤ回路５０ｍは、動作開始信号ｒａｃｔｎ−１およびｒａｃｔｎを受けており、センスアンプ帯の競合が生じたことを検出している。したがって、たとえばメモリブロックＭＢ♯ｎ−１がセンスアンプ帯を利用して、非活性状態とされた後に、メモリブロックＭＢ♯ｎが指定された場合においては、確実にこの信号ＰＲの発生を禁止することができる。
【００８２】
この信号ＰＲに従って、内部の行選択駆動回路６２に与えられる行選択動作活性化信号ｒａｃｔを遅延回路５０ｉが有する遅延時間の間非活性状態に保持しておくことにより、共有されるセンスアンプ帯における競合を防止し、一方のメモリブロックをプリチャージ状態に復帰させた後に他方のメモリブロックを活性状態へ駆動することができる。この遅延回路５０ｉの有する遅延時間はＲＡＳプリチャージ時間ｔＲＰ程度に定められればよい。
【００８３】
図１４は、このプリチャージ制御回路の他の構成を示す図である。図１４において、プリチャージ制御回路５０は、行選択動作開始指示信号ｒａｃｔｎおよびｒａｃｔｎ−１を受けるＡＮＤ回路７８と、ＡＮＤ回路７８の出力信号を所定時間遅延する遅延回路７９と、遅延回路７９の出力信号とＡＮＤ回路７８の出力信号を受けるゲート回路８０を含む。ゲート回路８０は、遅延回路７９の出力信号がＬレベルであり、ＡＮＤ回路７８の出力信号がＨレベルのときにその出力信号ＰＲをＨレベルとする。
【００８４】
信号ｒａｃｔｎおよびｒａｃｔｎ−１がともにＨレベルとされる。これはセンスアンプ帯が競合していることを示している。したがって、このＡＮＤ回路７８の出力信号がＨレベルに立上がるときに信号ＰＲをＨレベルに立上げれがセンスアンプ帯の競合を容易に検出することができる。遅延回路７９の有する遅延時間は、ＲＡＳプリチャージ時間ｔＲＰ程度である。これにより、図１３に示す構成と同様、確実にセンスアンプ帯の競合を防止することができる。
【００８５】
図１５は、この図１１に示す行選択活性回路６０の他の構成を示す図である。図１５において、行選択活性回路６０は、図１２に示す構成に加えて、さらに、センスアンプ活性化信号ＳＡｎとプリチャージ信号ＰＲを受けるＡＮＤゲート７７と、ＡＮＤ回路７２および７７の出力信号を受けるＯＲ回路７９を含む。このＯＲ回路７９の出力信号がセット／リセットフリップフロップ７４のリセット入力Ｒへ与えられる。他の構成は、図１２に示す構成と同じであり、対応部分には同一参照番号を付す。この図１５に示す構成においては、センスアンプ活性化信号ＳＡｎが活性状態のときに、信号ＰＲがＨレベルとされ、センスアンプ帯の競合を示すときには、ＯＲ回路７９を介してフリップフロップ７４がリセットされ、行選択動作活性化信号ｒａｃｔがＬレベルとされる。したがって、先にセンスアンプ帯を使用している状態において、別のメモリブロックがアドレス指定されたとき、プリチャージ動作完了後再びこの先の非選択状態とされるべきメモリブロックが活性状態とされるのを防止することができる。
【００８６】
以上のように、この発明の実施の形態２に従えば、センスアンプ帯を共有するメモリブロックが同時に選択状態とされるときには、これを検出して、先に選択状態とされているメモリブロックを非活性状態へ駆動するように構成しているため、センスアンプ帯におけるデータの競合が防止され、確実にデータの検知・増幅を行なうことができる。
【００８７】
［実施の形態３］
図１６は、この発明の実施の形態３に従う半導体記憶装置の要部の構成を示す図である。図１６において、信号ＰＲ０〜ＰＲｎを受けるＯＲ回路８０と、ＯＲ回路８０の出力信号の立上がりに応答して所定のパルス幅を有するワンショットのパルスを発生するワンショットパルス発生回路８１とが設けられる。信号ＰＲ０〜ＰＲｎは、先の実施の形態２において示した各メモリブロックに対するプリチャージ制御回路からの出力信号ＰＲに対応する。すなわち信号ＰＲ０〜ＰＲｎの何れかがＨレベルに立上がると、半導体記憶装置内部において、センスアンプ帯のアクセス競合が生じたことを示しており、内部で競合メモリブロックのプリチャージ動作が実行される。このプリチャージ動作が行なわれる場合に、ワンショットパルス発生回路８１から、コマンド入力禁止信号ＩＮＨＴが出力されて装置外部へ出力される。このワンショットパルス発生回路８１の有するパルス幅は、ＲＡＳプリチャージ時間ｔＲＰおよびＲＡＳアクセス期間ｔＲＡＳである。ＲＡＳアクセス期間は、メモリブロックにおいて、ワード線が選択状態へ駆動され、かつセンスアンプによる選択行のメモリセルのデータの検知増幅およびラッチが行なわれるまでに要する時間である。この期間装置外部へコマンド入力禁止信号ＩＮＨＴを出力することにより、外部の装置は、センスアンプ帯の競合が生じたことを認識し、この間、ウエイト状態とされる。
【００８８】
図１６に示すように、センスアンプ帯の競合検出信号ＰＲ０〜ＰＲｎの活性化時に、装置外部へコマンド入力禁止信号ＩＮＨＴを出力することにより、装置外部で、センスアンプ帯の競合が生じたことを知ることができ、先に与えたコマンドが完全に実行される前に別のコマンドを入力するのを防止することができ、アクティブコマンドを与えた後に、たとえばリードコマンドを与える場合、確実に正確に必要とされるデータを読出すことができる。
【００８９】
［実施の形態４］
図１７は、この発明の実施の形態４に従う半導体記憶装置の要部の構成を示す図である。この図１７に示す構成においては、行選択に関連するコマンドとして、新たにアクティブリードコマンドＡＣＴＲが用いられる。このアクティブリードコマンドＡＣＴＲが与えられるとき、行選択動作および列選択動作が連続的に行なわれる。すなわち、アクティブリードコマンドＡＣＴＲは、リードコマンドＲＥＡＤとアクティブコマンドＡＣＴの組合せである。
【００９０】
図１７において、ロウ系コマンドデコーダ１００は、アクティブコマンドＡＣＴ、プリチャージコマンドＰＲＧおよびアクティブリードコマンドＡＣＴＲを受け、アレイ活性化指示信号φＡＣＴ、プリチャージ動作指示信号φＰＲＧ、および読出動作活性化信号φＡＣＴｒを出力する。アレイ活性化指示信号φＡＣＴはアクティブコマンドＡＣＴまたはアクティブリードコマンドＡＣＴＲが与えられたときに活性状態とされる。アクティブリードコマンドφＡＣＴｒは、アクティブリードコマンドＡＣＴＲが与えられたときのみ活性状態とされる。
【００９１】
この内部信号φＡＣＴｒは、遅延回路１０２を介して列選択制御系へ与えられる。遅延回路１０２は、たとえばクロック信号をカウントするカウンタで構成され、所定期間（ＲＡＳ−ＣＡＳ遅延時間に相当する時間）その信号φＡＣＴｒを遅延して、内部読出動作指示信号φＲＥＡＤＡを出力する。
【００９２】
列選択制御系は、リードコマンドＲＥＡＤおよびライトコマンドＷＲＩＴＥをデコードするコラム系コマンドデコーダ１０４と、コラム系コマンドデコーダからの内部読出動作指示信号φＲＥＡＤと遅延回路１０２からの信号φＲＥＡＤＡを受けるＯＲ回路１０５と、このＯＲ回路１０５の出力信号φＡＣＴＲおよびコラム系コマンドデコーダ１０４からの内部書込動作活性化信号φＡＣＴＷを受けて、列選択動作に関連する制御信号を発生する列選択制御回路１０６を含む。
【００９３】
この列選択制御回路１０６は、列アドレスをラッチするためのタイミングを与える列アドレスラッチ指示信号ＣＡＬ、コラムデコーダをイネーブルするコラムデコーダイネーブル信号ＣＤＥ、プリアンプをイネーブルするプリアンプイネーブル信号ＰＡＥ、書込回路を活性化するライトドライバイネーブル信号ＷＤＥ、および出力バッファを活性化するための出力イネーブル信号ＯＥを順次活性状態とする。プリアンプイネーブル信号ＰＡＥおよび出力バッファイネーブル信号ＯＥは、内部書込動作活性化信号φＡＣＴＲが活性状態とされたときに活性状態とされる。ライトドライバイネーブル信号ＷＤＥは、書込動作指示信号φＡＣＴＷが活性状態とされたときに活性状態とされる。
【００９４】
この列選択制御系は、さらに、アレイ活性化指示信号φＡＣＴの立上がりに応答して、一定の時間ハイレベルとされる信号を出力するパルス発生回路１０６と、信号ＰＲの立上がりおよび立下がりに応答してパルス信号を発生するパルス発生回路１０８と、パルス発生回路１０６および１０８の出力信号を受けるＯＲ回路１１０を含む。パルス発生回路１０６の出力するパルス幅は、ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤであり、遅延回路１０２の有する遅延時間とほぼ同じ活性時間を有する。パルス発生回路１０８の出力するパルス信号のパルス幅は、ＲＡＳプリチャージ時間ｔＲＰとＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤの和である。ＯＲ回路１１０の出力信号はコラム系禁止信号ＣＩＮＴとして列選択制御回路１０６へ与えられる。列選択制御回路１０６は、このコラム禁止信号ＣＩＮＴがＨレベルのときには、その動作が禁止される。
【００９５】
図１８は、この発明に従う半導体記憶装置の列選択動作に関連する部分の構成を示す図である。図１８において、コラムアドレスラッチ１２０は、コラムアドレスラッチ指示信号ＣＡＬに従って、与えられたアドレスを取込んでラッチし、内部列アドレス信号を発生する。コラムデコーダ１２２は、コラムデコーダイネーブル信号ＣＤＥに応答して活性化され、コラムアドレスラッチ１２０から与えられた内部列アドレス信号をデコードし、該デコード結果に従って列選択信号ＣＳＬを出力する。
【００９６】
また実施の形態１において説明したように、ローカルＩＯバスＬＩＯＢとグローバルＩＯバスＧＩＯＢの接続は、列選択制御回路からの制御信号の制御の下に実行される。
【００９７】
データ入出力系は、プリアンプイネーブル信号ＰＡＥの活性化に応答して活性化され、グローバルＩＯバスＧＩＯＢ上のデータを増幅するプリアンプ１２４と、出力バッファイネーブル信号ＯＥに応答して活性化され、プリアンプ１２４により増幅されたデータをバッファ処理して出力データＱを生成する出力バッファ１２６と、外部から与えられる書込データＤをバッファ処理して内部書込データを生成する入力バッファ１２７と、ライトドライバイネーブル信号ＷＤＥの活性化に応答して入力バッファ１２７から与えられた内部書込データを増幅してグローバルＩＯバスＧＩＯＢへ伝達する書込ドライバ１２８を含む。
【００９８】
図１９は、図１７に示す列選択制御回路１０６の構成の一例を示す図である。図１９において、列選択制御回路１０６は、内部読出動作指示信号φＡＣＴＲと内部書込動作指示信号φＡＣＴＷを受けるＯＲゲート１３０ａと、ＯＲゲート１３０ａの出力信号とコラム禁止信号ＣＩＮＴとを受けるゲート回路１３０ｂと、ゲート回路１３０ｂの出力信号の活性化に応答して、コラムアドレスラッチ指示信号ＣＡＬおよびコラムデコーダイネーブル信号ＣＤＥを出力するデコード制御回路１３２と、内部読出動作指示信号φＡＣＴＲとコラム禁止信号ＣＩＮＴを受けるゲート回路１３４と、ゲート回路１３４の出力信号の立上がりに応答してプリアンプイネーブル信号ＰＡＥおよび出力バッファイネーブル信号ＯＥを所定期間それぞれ活性化する出力制御回路１３６と、内部書込動作指示信号φＡＣＴＷとコラム禁止信号ＣＩＮＴを受けるゲート回路１３８と、ゲート回路１３８の出力信号の活性化に応答してライトドライバイネーブル信号ＷＤＥを所定のタイミングで所定期間活性状態とする書込制御回路１３９を含む。
【００９９】
ゲート回路１３０ｂ、１３４、および１３８は、コラム禁止信号ＣＩＮＴがＨレベルのときにはディスエーブル状態とされてＬレベルの信号を出力する。この内部読出動作指示信号φＡＣＴＲおよび内部書込動作指示信号φＡＣＴＷは、それぞれセット／リセットフリップフロップから生成されてもよい。これらのセット／リセットフリップフロップは、プリチャージ信号φＰＲＧに応答してリセットされればよい。この図１９に示すように、コラム禁止信号ＣＩＮＴ（図１７参照）の活性状態の間（Ｈレベルの間）、列選択制御回路１０６の動作は禁止されており、完全にセンスアンプ帯による検知増幅が行なわれる前の列選択動作およびデータの書込／読出動作は禁止される。
【０１００】
図２０（Ａ）は、図１８に示す出力バッファ１２６の１ビットのデータに対する構成の一例を示す図である。図２０（Ａ）において、出力バッファ１２６は、プリアンプから読出された内部読出データｉｎｔＤを受けるインバータ１４０と、内部読出データｉｎｔＤと出力バッファイネーブル信号ＯＥを受けるＡＮＤ回路１４２と、出力バッファイネーブル信号ＯＥとインバータ１４０の出力信号を受けるＡＮＤ回路１４４と、ＡＮＤ回路１４２の出力信号がＨレベルのときに導通し、電源電圧レベルの信号を読出データＤｏｕｔ（Ｑ）として出力するｎチャネルＭＯＳトランジスタ１４６と、ＡＮＤ回路１４４の出力信号がＨレベルのときに導通し、接地電圧レベルの読出データＤｏｕｔ（Ｑ）を出力するｎチャネルＭＯＳトランジスタ１４８を含む。
【０１０１】
出力バッファイネーブル信号ＯＥがＬレベルのときには、ＡＮＤ回路１４２および１４４はともにＬレベルの出力信号を生成し、ＭＯＳトランジスタ１４６および１４８はともに非導通状態であり、読出データＤｏｕｔは出力インピーダンス状態である。出力バッファイネーブル信号ＯＥがＨレベルとされると、ＡＮＤ回路１４２および１４４がバッファとして動作し、内部読出データｉｎｔＤに応じた読出データＤｏｕｔが装置外部へ出力される。
【０１０２】
図２０（Ｂ）は、出力バッファイネーブル信号発生部の構成を示す図である。この出力バッファイネーブル信号発生部は、図１７に示す列選択制御回路１０６に含まれる。図２０（Ｂ）において出力バッファイネーブル信号発生部は、内部読出動作活性化信号φＡＣＴＲとコラム禁止信号ＣＩＮＴを受けるゲート回路１５０と、ゲート回路１５０の出力信号の立上がりに応答してカウントを行ない、所定期間経過後Ｈレベルとなる出力イネーブル信号ＯＥを生成する出力レイテンシーカウンタ１５２を含む。この出力レイテンシーカウンタ１５２は、予め設定された、またはコマンドにより定められるバースト長期間、この出力バッファイネーブル信号ＯＥをＨレベルとする。
【０１０３】
内部読出動作活性化信号φＡＣＴＲは、図１７に示すように、リードコマンドＲＥＡＤまたはアクティブリードコマンドＡＣＴＲが与えられるとＨレベルの活性状態とされる。センスアンプ競合検出信号ＰＲはセンスアンプ帯の競合が生じたときには、所定期間（ｔＲＰ）Ｈレベルとされる。この間、ゲート回路１５０の出力信号はＬレベルである。なお、図１７に示す列選択制御回路１０６は、コラム禁止信号ＣＩＮＴがＬレベルとされてから内部動作を開始する。通常は、リードコマンドまたはライトコマンドが与えられるときには、このＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤが経過した後に与えられる。また、アクティブコマンドが続いて与えられる場合においても、ＲＡＳプリチャージ期間が経過した後に与えられる。
【０１０４】
したがって、通常動作時においては、内部読出動作活性化信号φＡＣＴＲの活性化およびコラム禁止信号ＣＩＮＴの非活性化に従って、出力レイテンシーカウンタ１５２はカウント動作を開始する（この場合、センスアンプ帯競合検出信号ＰＲはＬレベルである）。一方、センスアンプ帯の競合が生じている場合には、出力レイテンシーカウンタ１５２は、このセンスアンプ帯の競合が完了した後にコラム禁止信号ＣＩＮＴが非活性化されてからカウント動作を開始する。ここで、内部読出動作指示信号φＡＣＴＲは、読出動作期間中Ｈレベルに保持されることを想定している。したがって、出力バッファイネーブル信号ＯＥは、この半導体記憶装置から正確に読出データが出力されるタイミングを与える。
【０１０５】
図２１は、この発明の実施の形態４において用いられる有効データ信号出力部の構成を示す図である。この有効データ信号出力部は、センスアンプ帯競合が生じた場合、または通常動作モードにおいて、確実に、外部の装置（プロセサ）が要求したデータが出力されたことを示す。
【０１０６】
図２１において、有効データ信号出力部は、図１７に示す読出動作指示信号φＲＥＡＤの活性化に応答してカウント動作を開始する出力レイテンシーカウンタ１５４と、アクティブリードコマンド検出信号φＡＣＴｒの活性化に応答してカウント動作を開始する出力レイテンシーカウンタ１５６と、出力レイテンシーカウンタ１５４および１５６の出力信号を受けるＯＲ回路１５８と、出力バッファイネーブル信号ＯＥを受けるインバータ１６０と、インバータ１６０の出力信号とＯＲ回路１５８の出力信号を受けるＡＮＤ回路１６２と、ＡＮＤ回路１６２の出力信号がＨレベルのときに導通し、データ有効信号／ＤＶを電源電圧レベルのＨレベルに駆動するｎチャネルＭＯＳトランジスタ１６４と、出力バッファイネーブル信号ＯＥがＨレベルのときに導通し、データ有効信号／ＤＶを接地電位レベルに放電するｎチャネルＭＯＳトランジスタ１６６を含む。
【０１０７】
出力レイテンシーカウンタ１５４は、図２０（Ｂ）に示す出力レイテンシーカウンタ１５２と同じレイテンシー期間をカウントする。一方、出力レイテンシーカウンタ１５６は、この出力レイテンシーカウンタ１６２および１５４の有するレイテンシー期間と図１７に示す遅延回路１０２の有する遅延期間の和のレイテンシー期間をカウントする。ＯＲ回路１５８からは、リードコマンドまたはアクティブリードコマンドが与えられてから有効データが出力される、予め定められたレイテンシー期間に従った信号ＣＯが出力される。したがって、センスアンプ帯の競合が生じたときには、すなわちアクティブリードコマンドが与えられたときには、予め定められたレイテンシー経過後、信号ＣＯがＨレベルとされても、有効データが出力されない場合が生じる。そこで、このデータ有効信号／ＤＶを用いることにより、正確に装置外部の処理装置（プロセサ）に対し、要求したデータが出力されることを示す。
【０１０８】
図２２は、図２０および図２１に示す出力バッファおよびデータ有効信号出力部の動作を示すタイミングチャート図である。以下、この図２２を参照して、データ有効信号の出力シーケンスについて説明する。ここで図２２においては、アクティブリードコマンドＡＣＴＲが与えられたときの動作が示される。
【０１０９】
時刻ｔ１において、バンクＢＡ０（メモリブロックＭＢ♯０）に対しアクティブリードコマンドＡＣＴＲが与えられる。このアクティブリードコマンドＡＣＴＲに従って、バンクアドレスＢＡ０が指定するメモリブロックＭＢ♯０に対するアクセス動作が行なわれる。このアクティブリードコマンドに従って、内部アクティブリード指示信号φＡＣＴｒが活性状態とされ、図２１に示す出力レイテンシーカウンタ１６５がカウント動作を開始し、所定期間経過後、ＯＲ回路１５８からの信号ＣＯがＨレベルとされる。センスアンプ帯に競合が生じていない場合においては、信号ＰＲはＬレベルであり、信号ＣＩＮＴもＬＬレベルであり、したがって図２０（Ｂ）に示す出力レイテンシーカウンタ１５２も内部読出動作指示信号φＡＣＴＲに従ってカウント動作を行ない、所定期間経過後出力バッファイネーブル信号ＯＥを出力する。
【０１１０】
この出力レイテンシーカウンタ１５６の有するレイテンシー期間は、出力レイテンシーカウンタ１５２の有するレイテンシー期間と図１７に示す遅延回路１０２の有する遅延期間と同じである。したがって、ほぼ同じ期間に信号ＣＯおよびＯＥがＨレベルとされる。信号ＣＯおよびＯＥがともにＬレベルのときには、図２１に示すＭＯＳトランジスタ１６４および１６６はともに非導通状態であり、データ有効信号／ＤＶは、ハイインピーダンス状態にある。出力バッファイネーブル信号ＯＥがＨレベルとなると、図２１に示すＭＯＳトランジスタ１６６が導通し、一方、ＭＯＳトランジスタ１６４は非導通状態にあり、データ有効信号／ＤＶが、接地電位レベルのＬレベルに駆動される。これにより、装置外部の処理装置は、有効データが出力されることを知る。この出力バッファイネーブル信号ＯＥは、通常「バースト長」と呼ばれる期間Ｈレベルとされ、この期間、データがクロック信号Ｐに同期して順次出力される。このアクティブリードコマンドＡＣＴＲは、プリチャージ動作は指示していない。したがってメモリブロックＭＢ♯０は活性状態にある。この状態において、時刻ｔ２において、バンクアドレスＢＡ１に従ってアクティブリードコマンドＡＣＴＲが与えられる。ただし、ここで時刻ｔ１およびｔ２の間の時間は、ＣＡＳレイテンシーおよびバースト長を考慮して読出データの衝突が生じない期間に設定されていると想定する。したがってバンクアドレスＢＡ０で指定されたメモリブロックＭＢ♯０から、順次必要とされるデータが読出され、指定のバースト長期間経過後、信号ＣＯおよびＯＥがＬレベルとなり、出力データＤｏｕｔおよびデータ有効信号／ＤＶはともにハイインピーダンス状態となる。
【０１１１】
時刻ｔ２において、メモリブロックＭＢ♯０の活性状態において、バンクアドレスＢＡ１に従ってアクティブリードコマンドＡＣＴＲを与える。このバンクアドレスＢＡ１は、センスアンプ帯ＳＡ♯１をメモリブロックＭＢ♯０と共有するメモリブロックＭＢ♯１を指定する。この状態においては、先に説明したように、メモリブロックＭＢ♯０のプリチャージが実行される。このバンクアドレスＢＡ０が指定するメモリブロックＭＢ♯０のプリチャージ完了後、バンクアドレスＢＡ１が指定するメモリブロックの活性化が行なわれる。装置外部においては、このセンスアンプ帯の競合が生じるていることは認識されず（図１６に示す期間コマンド入力禁止信号により知ることはできる）、予め定められたレイテンシー経過後に有効データが出力されるかどうか判別できない。
【０１１２】
この場合、アクティブリードコマンドに従って、図２１に示す出力レイテンシーカウンタ１５６の出力信号がＨレベルとなり、応じて信号ＣＯが所定期間経過後Ｈレベルとなる。しかしながら、この期間において、センスアンプ競合検出信号ＰＲが所定期間Ｈレベルとされているため、コラム禁止信号ＣＩＮＴを介して出力レイテンシーカウンタ１５２からの出力バッファイネーブル信号ＯＥは、Ｌレベルを維持する。この状態においては、図２１に示すように、ＭＯＳトランジスタ１６６が非導通状態であり、一方ＭＯＳトランジスタ１６４が、信号ＣＯの立上がりに応答して導通し、データ有効信号／ＤＶがＨレベルとされる。したがってこのデータ有効信号／ＤＶがＨレベルにあることを外部のプロセサがモニタし、センスアンプ帯の競合により、有効データが出力されていないことを認識する（プリチャージウエイト状態）。
【０１１３】
バンクアドレスアドレスＢＡ０が指定するメモリブロックＭＢ♯０のプリチャージが完了し、バンクアドレスＢＡ１が指定するメモリブロックＭＢ♯１の活性化および列選択動作が行なわれると、図２０（Ｂ）に示す出力レイテンシーカウンタ１５２からの出力バッファイネーブル信号ＯＥがＨレベルとなり、時刻ｔ４において、有効データが出力される。この出力バッファイネーブル信号ＯＥがＨレベルとなると、図２１に示すＭＯＳトランジスタ１６６が導通し、データ有効信号／ＤＶがＬレベルとされる。したがって時刻ｔ４から、有効データが出力されることを、このデータ有効信号／ＤＶをモニタすることにより、記憶装置の外部のプロセサは認識することができる。これにより、センスアンプ帯の競合が生じた場合においても、記憶装置外部の処理装置は、正確に必要とされるデータを取込むことができる。
【０１１４】
リードコマンドが与えられるときにはこのようなセンスアンプ帯の競合は生じない。この場合においては、図２０（Ｂ）に示す出力レイテンシーカウンタ１５２および図２１に示す出力レイテンシーカウンタ１５４が、ほぼ同じタイミングで動作するため、出力バッファイネーブル信号ＯＥおよび信号ＣＯはほぼ同じタイミングでＨレベルの活性状態とされる。したがってリードコマンドを与えた場合においても、正確に有効データが出力されたことを認識することができる。
【０１１５】
なお、上述の実施の形態４においては、データ有効信号／ＤＶが、プロセサが要求するデータ（期待データ）が出力されているときにはＬレベルされ、センスアンプ帯の競合によるプリチャージウエイト状態時においてはＨレベルとされているが、逆に、プリチャージウエイト状態においては、信号／ＤＶがＬレベルとされ、期待データ出力期間中信号／ＤＶがＨレベルとされてもよい。有効データ信号／ＤＶは、スタンバイ状態時（レイテンシーで示されるデータ出力期間時と実際のデータ出力期間時以外の期間）はハイインピーダンス状態であり、このハイインピーダンス状態は、データの有効／無効は示さない。
【０１１６】
以上のように、この発明の実施の形態４に従えば、データ有効信号出力部を設けたため、外部の装置は、半導体記憶装置内において、センスアンプ帯の競合が生じた場合においても、正確に必要とされるデータを取込むことができる。
【０１１７】
［実施の形態５］
図２３は、この発明の実施の形態５に従う半導体記憶装置のデータ有効信号出力部の構成を示す図である。図２３においては、出力レイテンシーカウンタ１５２ａは、出力バッファイネーブル信号ＯＥよりも１ないし２クロックサイクル期間速いタイミングでデータ有効イネーブル信号ＯＥＦを出力する。このデータ有効信号イネーブル信号ＯＥＦがインバータ１６０およびＭＯＳトランジスタ１６６へ与えられる。他の構成は、図２１に示す構成と同じである。
【０１１８】
図２４は、図２３に示すデータ有効信号出力部の動作を示すタイミングチャート図である。時刻ｔ１において、バンクアドレスＢＡおよびアクティブリードコマンドＡＣＴＲが与えられる。この場合、通常動作時であり、センスアンプ帯の競合は生じていない。この状態においては、時刻ｔ３から、出力バッファイネーブル信号ＯＥに従って有効データが出力される。この出力バッファイネーブル信号ＯＥよりも１クロックサイクル速いタイミングでデータ有効イネーブル信号ＯＥＦが活性状態とされ、応じてデータ有効信号／ＤＶがＬレベルとされる。バースト長期間が経過すると、時刻ｔ４において、データ有効信号／ＤＶがハイインピーダンス状態とされる。次の時刻ｔ５においても、有効データが出力される。外部のプロセサは、バースト長により読出すべきデータ数を検出しており、したがって有効データ信号／ＤＶが活性状態とされると、次のクロックサイクルから有効データを取込むことができる。したがって、有効データが出力されることが信号／ＤＶにより知らされてから１クロックサイクル経過後に、有効データを取込むことができ、データを取込む時間的マージンを取ることができ、確実に有効データを外部の装置が取込むことができる。
【０１１９】
時刻ｔ４において、アクティブリードコマンドＡＣＴＲおよびバンクアドレスＢＡ１が与えられると、センスアンプ帯の競合が生じており、バンクアドレスＢＡ０が指定するメモリブロックＭＢ♯０の非活性化が行なわれる。この場合、有効データが出力される期間において、出力すべきデータはまだ準備されていないため、信号ＯＥがＬレベルのままであり（出力レイテンシーカウンタ１５２ａはカウントアップ動作を完了していない）、有効データ信号／ＤＶはＭＯＳトランジスタ１６４により、Ｈレベルへ駆動される。これにより、外部の装置は、センスアンプ帯の競合により、バンクのプリチャージが行なわれていることを認識し、ウエイト状態を維持する。
【０１２０】
競合バンクのプリチャージが完了し、アクセスされるべきバンクが選択状態とされ、必要とされるデータの読出しが行なわれると、まず時刻ｔ６において、イネーブル信号ＯＥＦがＨレベルとされ、有効データ信号／ＤＶがＬレベルとされる。次いで時刻ｔ７から始まるクロックサイクルにおいて、有効データが順次出力される。
【０１２１】
このように、１または複数サイクル前に、データ有効信号／ＤＶをＬレベルの活性状態とすることにより、外部の装置は余裕を持って有効データを確実に取込むことができる。
【０１２２】
図２５は、図２３に示す出力レイテンシーカウンタ１５２ａの構成を概略的に示す図である。図２５において、出力レイテンシーカウンタ１５２ａは、図２０（Ｂ）に示すゲート回路１５０から与えられる信号に応答して起動され、クロック信号Ｐをカウントするカウント回路１５２ａａと、カウント回路１５２ａａからのカウントアップ信号ｃｕａに従って起動されてクロック信号Ｐをカウントし、そのカウント値が所定の値に到達するまで出力バッファイネーブル信号ＯＥをＨレベルに保持するカウント回路１５２ａｂと、カウント回路１５２ａａからのカウントアップ信号ｃｕｆに応答して起動され、クロック信号Ｐをカウントし、そのカウント値が所定値に到達するまでイネーブル信号ＯＥＦをＨレベルに駆動するカウント回路１５２ａｃを含む。
【０１２３】
カウント回路１５２ａａのカウントするクロックサイクル数は、出力レイテンシー数であり、カウント回路１５２ａｂおよび１５２ａｃがカウントするクロックサイクル数はバースト長で規定されるクロックサイクル数である。したがってカウント回路１５２ａｂおよび１５２ａｃは、カウント回路１５２ａａからのカウントアップ指示信号に従ってバースト長で規定されるクロックサイクル期間信号ＯＥおよびＯＥＦをそれぞれＨレベルへ駆動する。このカウント回路１５２ａａから出力されるカウントアップ信号ｃｕｆが、出力レイテンシー経過後活性状態とされるカウントアップ信号ｃｕａよりも速いタイミング（クロックサイクル）で活性状態とされればよい。
【０１２４】
以上のように、この発明の実施の形態５に従えば、有効データが出力されるクロックサイクルよりも前のサイクルでデータ有効信号を活性状態としているため、外部装置は、余裕を持って有効データを取込むことができる。
【０１２５】
［実施の形態６］
図２６は、この発明の実施の形態６に従う有効データ出力部の構成を概略的に示す図である。図２６に示す構成においては、図２１に示すゲート１５８からの信号ＣＯに従ってワンショットのパルスＣＯＰを発生するワンショットパルス発生器１５５と、出力レイテンシーカウンタ１５２からの出力バッファイネーブル信号ＯＥに従ってワンショットのパルスＯＥＰを発生するワンショットパルス発生器１５９が設けられる。ワンショットパルス発生器１５５および１５９は同じ構成を備える。図２６において、ワンショットパルス発生器１５９の構成を代表的に示す。
【０１２６】
ワンショットパルス発生器１５９は、出力バッファイネーブル信号ＯＥに従って所定の時間幅を有するパルス信号を発生するパルス発生回路１６０と、パルス発生回路１６０の立上がりに応答してセットされ、クロック信号Ｐの立下がりに応答してリセットされるセット／リセットフリップフロップ１６２を含む。このフリップフロップ１６２の出力Ｑからパルス信号ＯＥＰが出力される。パルス信号ＣＯＰはＡＮＤ回路１６２の一方入力へ与えられ、このＡＮＤ回路１６２は他方入力にインバータ１６０を介してパルス信号ＯＥＰを受ける。パルス信号ＯＥＰはまたＭＯＳトランジスタ１６６のゲートへ与えられる。ＭＯＳトランジスタ１６４は、ＡＮＤ回路１６２の出力信号を受ける。
【０１２７】
図２７は、図２６に示す有効データ信号出力部の動作を示すタイミングチャート図である。この図２７に示す動作シーケンスにおいても、時刻ｔ１においてアクティブリードコマンドＡＣＴＲとバンクアドレスＢＡ０が与えられた場合には通常のアクセスが行なわれ、時刻ｔ２においてバンクアドレスＢＡ１とアクティブリードコマンドＡＣＴＲが与えられたときにセンスアンプ帯の競合が生じたとする。この場合、時刻ｔ１において与えられたコマンドＡＣＴＲに従って、メモリバンク（メモリブロック）の活性化およびメモリセルの選択が行なわれ、時刻ｔａにおいて、パルス信号ＣＯＰおよびＯＥＰがＨレベルに立上がる。この状態においては、ＭＯＳトランジスタ６６が導通し、データ有効信号／ＤＶがＬレベルに立下がる。
【０１２８】
一方、時刻ｔ２において与えられたアクティブリードコマンドの場合には、センスアンプ帯の競合が生じており、バンクアドレスＢＡ０で指定されるメモリブロックのプリチャージが行なわれる。この場合においては、時刻ｔ３において、ワンショットパルス発生器１５５からのパルス信号ＣＯＰがＨレベルとされる。一方、パルス信号ＯＥＰはＬレベルであり、ＡＮＤ回路１６２の出力信号がＨレベルとされ、ＭＯＳトランジスタ１６４が導通し、データ有効信号／ＤＶがＨレベルとなる。
【０１２９】
時刻ｔ４において、このアクティブリードコマンドＡＣＴＲおよびバンクアドレスＢＡに従ってアクセス動作が行なわれ、有効データが出力される場合、パルス信号ＯＥＰがＨレベルとなり、ＭＯＳトランジスタ１６６が導通状態となり、データ有効信号／ＤＶがＬレベルとなる。
【０１３０】
この図２７に示すように、データ有効信号／ＤＶをワンショットパルスの形態で出力しても、データ有効信号はＨレベル、Ｌレベルおよびハイインピーダンス状態のいずれかであり、データの有効／無効およびスタンバイ状態を示すことができる。外部装置は、バースト長データにより、読出されるべきデータ数は予め認識している。
【０１３１】
なお図２６に示す構成においては、データ有効信号／ＤＶは、有効データが出力されるクロックサイクルにおいてワンショットパルスの形態でＬレベルとされている。この場合、パルス信号ＯＥＰは、有効データが出力されるクロックサイクルよりも前のサイクルにおいて活性状態とされてもよい。パルス信号ＣＯＰも同様、このパルス信号ＯＥＰと同じクロックサイクルで発生されるように構成される。予め定められたレイテンシー数経過後よりも１クロックサイクル前に、データ有効信号／ＤＶがＨレベルとなる。したがって、データの有効／無効は、常にデータを取込む１ないし数クロックサイクル前に認識することができるため、データ有効時および無効時の判定タイミングは同じとすることができ、外部装置の負荷は軽減される。
【０１３２】
［実施の形態７］
図２８は、この発明の実施の形態７に従うデータ有効信号出力シーケンスを示すタイミングチャート図である。この図２８に示すタイミングチャートでは、データ有効信号／ＤＶはスタンバイ状態時にＨレベルとされ、有効データが出力されるときにＬレベルとされる。なお動作シーケンスは先の実施の形態において説明したものと同じである。すなわち、データ有効信号／ＤＶは、有効データが出力されないときにはＨレベルとされる。一方、時刻ｔ１において与えられたアクティブリードコマンドＡＣＴＲに従って時刻ｔ２において有効データが出力されるとき、このデータ有効信号／ＤＶはＬレベルとされる。時刻ｔ２において再びアクティブリードコマンドＡＣＴＲが与えられ、有効データが時刻ｔ４から出力され、予め定められた出力レイテンシーから時刻ｔ３において有効データが出力されない場合においては、データ有効信号／ＤＶは時刻ｔ３のときＨレベルに保持され、時刻ｔ４からの有効データ出力時にＬレベルとされる。
【０１３３】
データ有効信号／ＤＶをＨレベルおよびＬレベルの２値状態とすることにより、たとえばＧＴＬ（ガニングトランシーバロジック）のような高速インタフェースを用いた処理システムにおいても本構成を適用することができる。
【０１３４】
図２９は、図２８に示すデータ有効信号／ＤＶを生成する有効データ信号出力部の構成を示す図である。図２９において、有効データ信号出力部は、出力バッファイネーブル信号ＯＥに応答して導通し、出力ノード１７１をＬレベルに駆動するｎチャネルＭＯＳトランジスタ１７２を含む。この出力ノード１７１は信号線１７３を介してプロセサＰＵに結合される。この信号線１７３には、プルアップ抵抗Ｒｕが接続される。プロセサＰＵは、その入力バッファ部に、基準電圧Ｖｒｅｆと信号線１７３上の電位を比較する、入力信号レベル判定のための比較器を備えている。スタンバイ状態時においては、すなわち有効データが出力されないときには、出力バッファイネーブル信号ＯＥはＬレベルであり、ＭＯＳトランジスタ１７２はオフ状態にある。この状態においては、信号線１７３は、プルアップ抵抗ＲｕによりＨレベルに駆動される。一方、有効データが出力される場合、出力バッファイネーブル信号ＯＥがＨレベルとなり、ＭＯＳトランジスタ１７２が導通し、信号線１７３がＬレベルへ駆動される。これにより、２値信号の形態でデータ有効信号／ＤＶは出力することができる。
【０１３５】
図３０は、この発明の実施の形態７の変更例の構成を示す図である。図３０において、データ有効信号出力部は、出力バッファイネーブル信号ＯＥを反転するインバータ１７４と、インバータ１７４の出力信号がＬレベルのときに導通し、出力ノード１７１を電源電圧レベルへ駆動するｐチャネルＭＯＳトランジスタ１７５を含む。出力ノード１７１は信号線１７３を介してプロセサＰＵに結合される。この信号線１７３には、プルダウン抵抗Ｒｄが設けられる。プロセサＰＵの入力バッファは、基準電圧Ｖｒｅｆとこの信号線１７３上の電位とを比較して入力信号の論理レベルを判定する。
【０１３６】
スタンバイ状態時、および有効データが出力されないときには、出力バッファイネーブル信号ＯＥはＬレベルであり、インバータ１７４の出力信号はＨレベルである。したがってＭＯＳトランジスタ１７５が非導通状態であり、ノード１７１および信号線１７３はプルダウン抵抗Ｒｄにより接地電位レベルのＬレベルに駆動される。一方、有効データが出力される場合、出力バッファイネーブル信号ＯＥがＨレベルとなり、応じてインバータ１７４からの出力信号がＬレベルとなり、ＭＯＳトランジスタ１７５が導通する。これにより、信号線１７３上に伝達されるデータ有効信号ＤＶがＨレベルとされる。したがってこの図３０に示す構成においては、スタンバイ状態時がＬレベル、有効データ出力時がＨレベルとなるデータ有効信号ＤＶが生成され、この２値レベルにより、有効データが出力されているか否かを知ることができる。
【０１３７】
なお、この図２９および図３０に示す構成においても、有効データが出力されるよりも前のクロックサイクルにおいてデータ有効信号が有効データ出力指示状態に決定されるように構成されてもよい。また、これらのＭＯＳトランジスタ１７２および１７５は、ワンショットパルスの形態で、信号線１７３をＬレベルまたはＨレベルへ駆動するように構成されてもよい。
【０１３８】
以上のように、この発明の実施の形態７に従えば、２値レベルのデータ有効信号を出力するように構成したため、高速インタフェースを用いる処理システムにおいても、正確に有効データが出力される時点を外部装置のプロセサに知らせることができ、外部装置は、正確に有効データを取込むことができる。
【０１３９】
［実施の形態８］
図３１は、この発明の実施の形態８に従うデータ出力部の構成を示す図である。図３１においては、データ出力部は、選択メモリブロックから読出される９ビットのデータを並列に増幅する読出増幅回路１８０と、この読出増幅回路１８０から読出された内部読出データｉＤ０〜ｉＤ７およびｉＤ８を出力バッファイネーブル信号ＯＥに従って出力する出力回路１８２を含む。この内部読出データｉＤ８はパリティビットである。したがって、外部へは、有効データＤ０〜Ｄ７とパリティビットＤ８とが並列に出力される。
【０１４０】
図３２は、出力回路１８０に含まれる１ビットデータに対する出力バッファの構成を示す図である。図３２において、出力バッファは、内部読出データｉＤｊを受けるインバータ１８３と、インバータ１８３の出力信号と出力バッファイネーブル信号ＯＥを受けるＡＮＤ回路１８４と、ＡＮＤ回路１８４の出力信号に応答して、出力ノード１８５を接地電位レベルへ駆動するｎチャネルＭＯＳトランジスタ１８６を含む。このノード１８５へ読出データＤｊが出力され、プロセサへ与えられる。この出力ノード１８５はプルアップ抵抗Ｒｕに結合される。パリティビットは、正常状態時においては、データＤ０〜Ｄ８のＨレベルのビットの数が偶数であるように定められるとする。スタンバイ状態においては、出力バッファイネーブル信号ＯＥがＬレベルであり、ＭＯＳトランジスタ１８６は非導通状態であり、出力ノード１８５は、プルアップ抵抗ＲｕによりＨレベルとされる。したがって、データＤ０〜Ｄ７およびパリティビットＤ８はすべてＨレベルとなり、Ｈレベルのデータビットの数は奇数個である。この数をプロセサが監視することにより、パリティエラー状態であり、有効データは出力されていないと判定する。有効データが出力される場合には、データＤ０〜Ｄ８は、内部読出データに従ってＨレベルまたはＬレベルへ変化する。この状態においては、パリティエラーは生じていないため、プロセサは有効データが出力されていると判定する。
【０１４１】
図３３は、この発明の実施の形態８に従うデータ読出シーケンスを示すタイミングチャート図である。以下、図３３を参照してデータ出力シーケンスについて説明する。時刻ｔ１において、アクティブリードコマンドＡＣＴＲが与えられ、バンクアドレスＢＡ０が与えられた場合、時刻ｔａにおいて有効データが出力されるまで、データＤ０〜Ｄ７およびパリティビットＤ８はすべてＨレベルである。この状態は、プロセサが、パリティエラー状態であり、有効データは出力されていないと判定する。時刻ｔａにおいて、出力バッファイネーブル信号ＯＥが活性状態とされ、有効データが出力されると、このデータＤ０〜Ｄ８はそれぞれ内部読出データｉＤ０〜ｉＤ８に従って変化する。
【０１４２】
したがって、この状態において、パリティは正確に定められており、プロセサは、有効データが出力されたと判定する。ただし、スタンバイ状態時すなわち有効データが出力されないときには、データＤ０〜８がすべてパリティエラー状態を示す状態に設定され、有効データが出力される場合にはこのパリティエラーが解除される。すなわち、時刻ｔ２において、バンクアドレスＢＡ１とアクティブリードコマンドＡＣＴＲが与えられて、時刻ｔ３においては有効データが出力されない場合、データＤ０〜Ｄ８はすべてＨレベルであり、パリティエラー状態である。したがってプロセサはこの状態では、データの取込みは行なわない。時刻ｔ４において有効データが出力されると、パリティエラーが解除され（内部読出データは正常データである）、プロセサは、有効データが出力されたと判定し、データの取込みを開始する。
【０１４３】
図３４は、この発明の実施の形態８の変更例の構成を示す図である。図３４において、出力回路１８２に含まれる１ビットの出力バッファの構成を示す。図３４において、出力バッファは、内部読出データｉＤｊと出力バッファイネーブル信号ＯＥを受けるＮＡＮＤ回路１９０と、ＮＡＮＤ回路１９０の出力信号がＬレベルのときに導通し、出力ノード１８５へＨレベルの信号を出力するｐチャネルＭＯＳトランジスタ１９２を含む。出力ノード１８５にはプルダウン抵抗Ｒｄが設けられる。この図３０に示す構成においては、有効データが出力されないとき、すなわち出力バッファイネーブル信号ＯＥがＬレベルのときには、ＮＡＮＤ回路１９０の出力信号がＨレベルであり、ＭＯＳトランジスタ１９２は非導通状態にあり、出力ノード１８５はＬレベルに駆動される。一方、出力バッファイネーブル信号ＯＥがＨレベルとされ、有効データが出力される場合には、ＮＡＮＤ回路１９０はインバータとして作用し、内部読出データｉＤｊがＬレベルのときには、ＭＯＳトランジスタ１９２が非導通状態とされ、ＬレベルのデータがＤｊが出力され、一方、内部読出データｉＤｊがＨレベルのときにはＮＡＮＤ回路１９０の出力信号がＬレベルとなり、ＭＯＳトランジスタ１９２が導通し、出力ノード１８５からのデータＤｊはＨレベルとされる。
【０１４４】
この図３０に示す構成においては、データ出力ノード１８５は、スタンバイ状態時（有効データが出力されないとき）には、Ｌレベルに駆動され、有効データ出力時には、内部読出データに応じた電位レベルに駆動される。したがって、データ９ビットＤ０〜Ｄ８のうち、奇数個のＬレベルのデータビットが存在する場合にパリティエラーと判定する場合、スタンバイ状態時（有効データが出力されないとき）においては、データビットＤ０〜Ｄ８はすべてＬレベルであり、Ｌレベルのデータの数は奇数個でありパリティエラー状態である。この状態をプロセサがモニタすることにより、有効データは出力されていないことを判定する。
【０１４５】
この発明の実施の形態８において、用いられる処理システムにおけるパリティエラーの判定手法に応じて図３２および図３４に示す構成のいずれかを用いればよい。
【０１４６】
この発明の実施の形態８に従えば、パリティビットを含む場合には、これらのデータビットすべてを、スタンバイ状態時（有効データが出力されないとき）に、パリティエラーが存在する状態に保持しているため、余分の有効／無効指示回路を用いる必要がなく、またデータ出力ノード（端子）の増加をもたらすことなく確実に有効データが出力されるタイミングを外部装置であるプロセサに知らせることができる。
【０１４７】
［他の適用例］
上述の説明において、クロック同期型の半導体記憶装置について説明しておりまたマルチバンク型のＤＲＡＭについて説明している。しかしながら、有効データが出力される状態を外部装置へ知らせる構成は、標準のＤＲＡＭにおいても用いることができる。出力バッファイネーブル信号ＯＥを装置外部へ出力する構成とすればよい。
【産業上の利用可能性】
【０１４８】
この発明は、複数のバンクを有するクロック同期型半導体記憶装置に対して適用することができる。
【図面の簡単な説明】
【０１４９】
【図１】この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２】図１に示すアレイ駆動回路の構成を概略的に示す図である。
【図３】図２に示すアレイ駆動回路の動作を示すタイミングチャート図である。
【図４】図１に示すメモリブロックとセンスアンプ帯の構成を概略的に示す図である。
【図５】図４に示すセンスアンプ帯の構成をより具体的に示す図である。
【図６】図５に示すローカルＩＯバスとグローバルＩＯバスとの接続を行なうための制御回路の構成を概略的に示す図である。
【図７】図６に示す制御信号を発生する部分の構成を概略的に示す図である。
【図８】図５に示すビット線分離信号発生部の構成を概略的に示す図である。
【図９】この発明の実施の形態１に従う半導体記憶装置の動作を示すタイミングチャート図である。
【図１０】この発明の実施の形態２に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図１１】図１０に示すアレイ駆動回路の構成を概略的に示す図である。
【図１２】図１１に示す行選択活性回路の構成を概略的に示す図である。
【図１３】図１１に示すセンス駆動回路の構成を概略的に示す図である。
【図１４】この発明の実施の形態２の変更例の構成を概略的に示す図である。
【図１５】この発明の実施の形態２における行選択活性回路の変更例の構成を概略的に示す図である。
【図１６】この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。
【図１７】この発明の実施の形態４に従う半導体記憶装置の列選択部の構成を概略的に示す図である。
【図１８】この発明に従う半導体記憶装置のデータ入出力部の構成を概略的に示す図である。
【図１９】図１７に示す列選択制御回路の構成を概略的に示す図である。
【図２０】（Ａ）は図１８に示す出力バッファの構成を示し、（Ｂ）は図１９に示す出力制御回路の構成を概略的に示す図である。
【図２１】この発明の実施の形態４に従うデータ記憶装置の要部の構成を概略的に示す図である。
【図２２】図２０および図２１に示す回路の動作を示すタイミングチャート図である。
【図２３】この発明の実施の形態５の有効データ信号出力部の構成を示す図である。
【図２４】図２３に示す回路の動作を示すタイミングチャート図である。
【図２５】この発明の実施の形態５に従うデータ有効信号出力部の他の構成を概略的に示す図である。
【図２６】この発明の実施の形態６に従うデータ有効信号出力部の構成を概略的に示す図である。
【図２７】図２６に示すデータ有効信号出力部の動作を示すタイミングチャート図である。
【図２８】この発明の実施の形態７に従うデータ有効信号出力部の動作を示すタイミングチャート図である。
【図２９】図２８に示す動作タイミングを実現するデータ有効信号出力部の構成を概略的に示す図である。
【図３０】この発明に従うデータ有効信号出力部の変更例の構成を概略的に示す図である。
【図３１】この発明の実施の形態８に従うデータ有効信号出力部の構成を概略的に示す図である。
【図３２】図３１に示す出力回路の１ビットの部分の構成を示す図である。
【図３３】図３１および図３１に示す出力回路の動作を示すタイミングチャート図である。
【図３４】この発明の実施の形態８の変更例の構成を示す図である。
【符号の説明】
【０１５０】
１  メモリアレイ、ＳＡ♯０〜ＳＡ♯Ｌ＋１  センスアンプ帯、ＭＢ♯０〜ＭＢ♯Ｎ  メモリブロック、ＤＲ♯０〜ＤＲ♯Ｎ  アレイ駆動回路、ＳＩＤ♯０〜ＳＩＤ♯Ｎ＋１  センス／分離制御回路、８  コマンドデコーダ、１０  バンクデコーダ、２０  ロウ系制御回路、２２  ロウラッチ、２１  ロウデコーダ、２６  ワードドライバ、ＳＡａ１，ＳＡａ２，ＳＡｂ１，ＳＡｂ２  センスアンプ回路、ＳＡ１，ＳＡ０  センスアンプ、ＰＥ  ビット線プリチャージ／イコライズ回路、ＬＩＯｎ，／ＬＩＯｎ  ローカルＩＯ（入出力）バス、ＧＩＯ，／ＧＩＯ  グローバル入出力（ＩＯ）バス線、ＧＩＢ  グローバルＩＯバス、ＢＳＷ  メモリブロック選択ゲート、３０  メモリブロック選択制御回路、３８ａ，３８ｂ  分離タイミング発生回路、５０  プリチャージ制御回路、５２  センス駆動回路、６０  行選択活性回路、６２  行選択駆動回路、６４  ＲＸＴ発生回路、６６  センス活性化信号発生回路、５０ｊ  ラッチ回路、１００  ロウ系コマンドデコーダ、１０２  遅延回路、１０４  コラム系コマンドデコーダ、１０５  ＯＲ回路、１０６  列選択制御回路、１２６  出力バッファ、１３６  出力制御回路、１５２，１５４，１５６，１５２ａ，１５２，１５４，１５６  出力レイテンシーカウンタ、１６４，１６６  ｎチャネルＭＯＳトランジスタ、１７２  ｎチャネルＭＯＳトランジスタ、１７５  ｐチャネルＭＯＳトランジスタ、１８６  ｎチャネルＭＯＳトランジスタ、１９２  ｐチャネルＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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