(57)【要約】【課題】チャネル層の不純物濃度は比較的低い領域である。ゲート電極をストライプ状に形成し、ソース領域をはしご状に形成するパターンでは、部分的にソース領域直下にチャネル層の低濃度領域が配置するため、電位降下が発生しアバランシェ耐量が劣化する問題があった。【解決手段】本発明は、ゲート電極をストライプ状とし、ソース領域をはしご状に設けるパターンで、ボディ領域をゲート電極と平行にストライプ状に設ける。ゲート電極に隣接する第１ソース領域間のチャネル層表面には第１ボディ領域が露出し、第１ソース領域同士を連結する第２ソース領域下方に第２ボディ領域を設ける。これによりアバランシェ耐量を向上できる。また、ボディ領域を形成するマスクが不要となるので、合わせ精度に余裕ができる。【選択図】    図１
2006228906.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板上に一導電型半導体層を積層したドレイン領域と、
前記ドレイン領域表面に設けられた逆導電型のチャネル層と、
前記チャネル層とコンタクトする絶縁膜と、
前記絶縁膜を介して前記チャネル層と隣接しストライプ状に設けられたゲート電極と、
前記チャネル層表面に設けられ前記ゲート電極と隣り合う一導電型のソース領域と、
前記チャネル層表面に設けられた逆導電型の第１ボディ領域と、
前記チャネル層内部に埋め込まれた逆導電型の第２ボディ領域と、
を具備することを特徴とする半導体装置。
【請求項２】
一導電型半導体基板上に一導電型半導体層を積層したドレイン領域と、
前記ドレイン領域表面に設けられた逆導電型のチャネル層と、
前記チャネル層を貫通しストライプ状に設けられたトレンチと、
少なくとも前記トレンチ内壁に設けた絶縁膜と、
前記トレンチ内に埋設されたゲート電極と、
前記トレンチに隣接する前記チャネル層表面に設けられた一導電型のソース領域と、
前記チャネル層表面に設けられた逆導電型の第１ボディ領域と、
前記チャネル層内部に埋め込まれた逆導電型の第２ボディ領域と、
を具備することを特徴とする半導体装置。
【請求項３】
前記ソース領域は、前記ゲート電極に沿ってストライプ状に設けられた第１ソース領域と、２つの該第１ソース領域を連結する第２ソース領域とを有し、前記第１ボディ領域は前記第１ソース領域間に配置され、前記第２ボディ領域は前記第２ソース領域下方に設けられることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１ボディ領域は、基板表面に設けられたソース電極とコンタクトすることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
前記第２ソース領域は、基板表面に設けられたソース電極とコンタクトすることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記ボディ領域は、前記ゲート電極と平行に配置されることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項７】
一導電型半導体基板上に一導電型半導体層を積層したドレイン領域に逆導電型のチャネル層を形成する工程と、
前記チャネル層の一部を覆う絶縁膜を形成する工程と、
前記絶縁膜を介して前記チャネル層と接するストライプ状のゲート電極を形成する工程と、
前記ゲート電極に隣り合う前記チャネル層表面に一導電型のソース領域を形成する工程と、
前記チャネル層表面に位置する逆導電型の第１ボディ領域と、前記チャネル層内部に埋め込まれた逆導電型の第２ボディ領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項８】
一導電型半導体基板上に一導電型半導体層を積層したドレイン領域に逆導電型のチャネル層を形成し、該チャネル層を貫通するストライプ状のトレンチを形成する工程と、
少なくとも前記トレンチ内壁に絶縁膜を形成する工程と、
前記トレンチ内にゲート電極を形成する工程と、
前記トレンチに隣接する前記チャネル層表面に一導電型のソース領域を形成する工程と、
前記チャネル層表面位置する逆導電型の第１ボディ領域と、前記チャネル層内部に埋め込まれた逆導電型の第２ボディ領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項９】
前記ソース領域は前記ゲート電極に沿うストライプ状の第１ソース領域と、２つの該第１ソース領域を連結する第２ソース領域が形成され、前記第１ボディ領域は前記第１ソース領域間に形成され、前記第２ボディ領域は前記第２ソース領域下方に形成されることを特徴とする請求項７または請求項８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極上を覆う層間絶縁膜を形成すると共に該層間絶縁膜間のコンタクトホールを形成し、該コンタクトホールを介して逆導電型の不純物を注入し、前記第１ボディ領域および第２ボディ領域を形成することを特徴とする請求項７または請求項８のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記第２ソース領域および前記第２ボディ領域は、イオン注入時の投影飛程距離の差によって異なる深さに形成されることを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、特にアバランシェ耐量の劣化を防止する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
絶縁ゲートを有する半導体装置において、ソース領域を平面パターンにおいてはしご状に形成したものが知られている（例えば特許文献１参照）。
【０００３】
図１６から図１７を参照して、特許文献１の如きはしご状のソース領域を有する半導体装置及びその製造方法について説明する。まず図１６は一例としてｎチャネル型のトレンチ構造のＭＯＳＦＥＴを示す。図１６（Ｂ）は図１６（Ａ）のｃ−ｃ線断面図である。
【０００４】
ｎ＋型のシリコン半導体基板２１の上にｎ−型のエピタキシャル層を積層するなどしてドレイン領域２２を設け、その表面にｐ型のチャネル層２４を設ける。トレンチ２７は、チャネル層２４を貫通し、ドレイン領域２２まで到達して設けられ、トレンチ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充填されたポリシリコンよりなるゲート電極３３を設ける。
【０００５】
トレンチ２７に隣接したチャネル層２４表面にはｎ＋型のソース領域３５が設けられ、隣り合う２つのセルのソース領域３５間のチャネル層２４表面にはｐ＋型のボディ領域３４が配置される。ゲート電極３３上は層間絶縁膜３６で覆う。層間絶縁膜３６間のコンタクトホールＣＨに露出したソース領域３５およびボディ領域３４にはアルミニウム合金などによるソース電極３８が設けられる。
【０００６】
図１７を参照し、上記のＭＯＳＦＥＴの製造方法について説明する。
【０００７】
ｎ＋型シリコン半導体基板２１にｎ−型のエピタキシャル層を積層してドレイン領域２２を形成し、ドレイン領域２２表面にｐ型のチャネル層２４を形成する。チャネル層２４を貫通してドレイン領域２２まで達するトレンチ２７を形成する。トレンチ２７内壁にゲート酸化膜３１を形成し、トレンチ２７にゲート電極３３を埋設する（図１７（Ａ））。
【０００８】
次に、レジスト膜によるマスクにより選択的にｐ型不純物をイオン注入する。その後新たなレジスト膜ＰＲによるマスクによりｎ型不純物をイオン注入する。全面に、ＣＶＤ法などの手法を用いて絶縁膜を堆積し、絶縁膜のリフローによりｎ＋型のソース領域３５とｐ＋型のボディ領域３４を形成する（図１７（Ｂ））。
【０００９】
さらに、レジスト膜（不図示）をマスクにして層間絶縁膜をエッチングし、少なくともゲート電極３３上に層間絶縁膜３６を残すとともにソース電極３８とのコンタクトホールＣＨを形成する。その後、アルミニウム合金等を全面にスパッタし、図１７（Ｃ）に示す最終構造を得る（例えば特許文献１参照）。
【特許文献１】特開平１１−８７７０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１６（Ａ）のパターンは、ゲート電極３３がストライプ状であり、ソース領域３５がはしご状に配置される。ソース領域３５は、ゲート電極３３に沿ったストライプ状のソース領域３５ａと、それらを連結するソース領域３５ｂとから構成される。このパターンで水平方向のソース領域３５ｂがソース電極３８とコンタクトしており、垂直方向のソース領域３５ａは、図１６（Ｂ）の如くソース電極３８とコンタクトしている。
【００１１】
また、ボディ領域３４は、ソース領域３５から露出したチャネル層２４表面に島状に配置される。つまり、ｃ−ｃ線断面図においては図１６（Ｂ）の如く、チャネル層２４表面にボディ領域３４が設けられる。ボディ領域３４の不純物濃度は、１Ｅ１９〜１Ｅ２０ｃｍ−３程度である。つまり、ボディ領域３４を配置することにより、ソース電極３８とのコンタクトホールＣＨの下方で、チャネル層２４の不純物濃度が比較的低い領域は、実質的に存在していない。
【００１２】
図１８には図１６（Ａ）のｄ−ｄ線断面図を示す。ｄ−ｄ線断面においては図１８の如く、ボディ領域３４が配置されず、チャネル層２４の最表面にソース領域３５が配置されるのみである。
【００１３】
そして、チャネル層２４を不純物のイオン注入および拡散により形成した場合、ピーク濃度でも１Ｅ１７ｃｍ−３となるため、ソース領域３５直下のチャネル層２４は不純物濃度が比較的低い領域が形成され電位降下が生じてしまう。
【００１４】
この状態でソース領域３５−チャネル層２４間（エミッタ−ベース間）に順方向電圧が印加されると、寄生バイポーラ動作が起こり、アバランシェ破壊に至る。
【００１５】
つまり、ソース領域３５をはしご状にするパターンではソースコンタクト面積を確保しソースコンタクト抵抗を低減できる。しかし、ボディ領域が孤立し、ソース領域直下の抵抗が大きくなり、寄生バイポーラ動作を生じやすくなり、アバランシェ耐量が劣化する問題があった。
【課題を解決するための手段】
【００１６】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体基板上に一導電型半導体層を積層したドレイン領域と、前記ドレイン領域表面に設けられた逆導電型のチャネル層と、前記チャネル層とコンタクトする絶縁膜と、前記絶縁膜を介して前記チャネル層と隣接しストライプ状に設けられたゲート電極と、前記チャネル層表面に設けられ前記ゲート電極と隣り合う一導電型のソース領域と、前記チャネル層表面に設けられた逆導電型の第１ボディ領域と、前記チャネル層内部に埋め込まれた逆導電型の第２ボディ領域と、を具備することにより解決するものである。
【００１７】
第２に、一導電型半導体基板上に一導電型半導体層を積層したドレイン領域と、前記ドレイン領域表面に設けられた逆導電型のチャネル層と、前記チャネル層を貫通しストライプ状に設けられたトレンチと、少なくとも前記トレンチ内壁に設けた絶縁膜と、前記トレンチ内に埋設されたゲート電極と、前記トレンチに隣接する前記チャネル層表面に設けられた一導電型のソース領域と、前記チャネル層表面に設けられた逆導電型の第１ボディ領域と、前記チャネル層内部に埋め込まれた逆導電型の第２ボディ領域と、を具備することにより解決するものである。
【００１８】
第３に、一導電型半導体基板上に一導電型半導体層を積層したドレイン領域に逆導電型のチャネル層を形成する工程と、前記チャネル層の一部を覆う絶縁膜を形成する工程と、前記絶縁膜を介して、前記チャネル層と接するストライプ状のゲート電極を形成する工程と、前記ゲート電極に隣り合う前記チャネル層表面に一導電型のソース領域を形成する工程と、前記チャネル層表面に位置する逆導電型の第１ボディ領域と、前記チャネル層内部に埋め込まれた逆導電型の第２ボディ領域を形成する工程とを具備することにより解決するものである。
【００１９】
第４に、一導電型半導体基板上に一導電型半導体層を積層したドレイン領域に逆導電型のチャネル層を形成し、該チャネル層を貫通するストライプ状のトレンチを形成する工程と、少なくとも前記トレンチ内壁に絶縁膜を形成する工程と、前記トレンチ内にゲート電極を形成する工程と、前記トレンチに隣接する前記チャネル層表面に一導電型のソース領域を形成する工程と、前記チャネル層表面位置する逆導電型の第１ボディ領域と、前記チャネル層内部に埋め込まれた逆導電型の第２ボディ領域を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００２０】
本発明によれば、第１に、ゲート電極をストライプ状に形成し、ソースコンタクト面積を向上させた構造でありながら、ボディ領域をソース領域直下にも配置できる。従って、部分的にアバランシェ破壊に弱い領域が無くなるので、装置全体としてアバランシェ耐量が向上する。
【００２１】
また、ソース領域をはしご状に形成するので、ゲート電極に沿った第１ソース領域をエミッタバラスト抵抗として利用できる。これにより、ＭＯＳＦＥＴでは寄生バイポーラ動作による二次降伏を防止できる。またバイポーラトランジスタであるＩＧＢＴの場合も二次降伏を防止できる。
【００２２】
第２に、ボディ領域は、層間絶縁膜をマスクとしてイオン注入できるので、ボディ領域形成のマスクを削減できる。またこれにより、マスク１枚分の合わせ精度に余裕ができる。
【発明を実施するための最良の形態】
【００２３】
本発明の実施の形態を、ｎチャネル型のトレンチ構造のＭＯＳＦＥＴを例に図１から図１５を参照して説明する。  
【００２４】
図１は、第１の実施形態のＭＯＳＦＥＴの構造を示す図である。図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）のａ−ａ線断面図であり、図１（Ｃ）は図１（Ａ）のｂ−ｂ線断面図である。尚、平面図においては、層間絶縁膜およびソース電極を省略している。
【００２５】
ＭＯＳＦＥＴは、半導体基板１と、半導体層２と、トレンチ７と、チャネル層４と、ゲート電極１３と、第１ソース領域１５ａと第２ソース領域１５ｂと、第１ボディ領域１４ａと、第２ボディ領域１４ｂを有する。
【００２６】
図１（Ａ）のごとく、トレンチ７は、平面パターンにおいてストライプ状に設けられる。トレンチ７の内壁をゲート酸化膜１１で被膜し、トレンチ７に充填されたポリシリコンよりなるゲート電極１３を設ける。  
【００２７】
チャネル層４表面には、高濃度のｎ型不純物領域であるソース領域１５が設けられる。ソース領域１５は、第１ソース領域１５ａと第２ソース領域１５ｂを有する。第１ソース領域１５ａはトレンチ７およびゲート電極１３に沿ってストライプ状に設けられる。また第２ソース領域１５ｂは、第１ソース領域１５ａと直交する方向に延在し、ボディ領域１４の両側に配置される２つの第１ソース領域１５ａを連結する。また第２ソース領域１５ｂは、第１ソース領域１５ａの延在方向において複数箇所に配置される。つまり、ゲート電極１３はストライプ状のパターンを有し、ソース領域１５ははしご状のパターンを有する。
【００２８】
ボディ領域１４は、第１ソース領域１５ａおよびゲート電極１３と平行に配置される高濃度のｐ型不純物領域である。ボディ領域１４は第１ボディ領域１４ａおよび第２ボディ領域１４ｂを有する。第１ボディ領域１４ａは、はしご状のソース領域１５の開口部から露出する領域である。一方第２ボディ領域１４ｂは、平面パターンにおいて第２ソース領域１５ｂと重畳して設けられる。
【００２９】
図１（Ｂ）（Ｃ）の断面図を参照し、ｎ＋型のシリコン半導体基板１の上にｎ−型のエピタキシャル層２を積層するなどしてドレイン領域を設ける。ｎ−型エピタキシャル層２表面にはｐ型のチャネル層４が設けられる。チャネル層４は、例えばイオン注入及び拡散によりエピタキシャル層２表面に設けられたｐ型不純物層である。トレンチ７は、チャネル層４を貫通しドレイン領域２まで到達して設けられる。
【００３０】
そして、ａ−ａ線断面においては、図１（Ｂ）の如くトレンチ７に隣接したチャネル層４表面に第１ソース領域１５ａが設けられ、隣り合う２つの第１ソース領域１５a間のチャネル層４表面には第１ボディ領域１４ａが配置され、チャネル層４表面に露出する。
【００３１】
ゲート電極１３上を覆う層間絶縁膜１６は第１ソース領域１５ａまで被覆する。すなわち表面に設けられたソース電極１８は、層間絶縁膜１６間のコンタクトホールＣＨを介して第１ボディ領域１４ａとのみコンタクトする。
【００３２】
一方、ｂ−ｂ線断面においては、図１（Ｃ）の如く、第２ソース領域１５ｂが、隣り合う２つの第１ソース領域１５ａを連結し、層間絶縁膜１６間のコンタクトホールＣＨに露出する。第２ソース領域１５ｂ下方に第２ボディ領域１４ｂが配置される。第２ボディ領域１４ｂはチャネル層４内に埋め込まれており、チャネル層４表面に露出することはない。詳細は後述するが、第２ボディ領域１４ｂを構成する不純物はチャネル層４表面にも存在するが、チャネル層４表面の第２ソース領域１５ｂの不純物濃度が高いために相殺されており、第２ボディ領域１４ｂは第２ソース領域１５ｂ下方のチャネル層４内に埋め込まれた状態で存在している。
【００３３】
この断面においてソース電極１８は、コンタクトホールＣＨを介して第２ソース領域１５ｂのみとコンタクトする。
【００３４】
このような構造にすることで、ａ−ａ線断面においては、チャネル層４表面に第１ボディ領域１４ａが配置される。またｂ−ｂ線断面図においては、第２ソース領域１５ｂの下方に第２ボディ領域１４ｂが配置される。つまり、ソース領域１５直下で不純物濃度が比較的低いチャネル層４に、ボディ領域１４が配置されるため、不純物濃度の高いソース領域と不純物濃度の低いチャネル層４による電圧降下の発生を抑制でき、寄生バイポーラ動作によるアバランシェ破壊を回避できる。
【００３５】
また、後述するがボディ領域１４は、層間絶縁膜１６をマスクとして全面にイオン注入することができる。つまり、従来必要であったボディ領域の形成用のマスクが不要となる。従って１枚分のマスク合わせの精度に余裕ができ、セル密度を向上させることができる。
【００３６】
また、ソース領域１５ははしご状に形成されており、ソース電極３８とコンタクトするのは第２ソース領域１５ｂであり、第１ソース領域１５ａはコンタクトしない。つまり、第１ソース領域１５ａは抵抗成分となり、エミッタバラスト抵抗を付加した構造となる。ＭＯＳＦＥＴの寄生バイポーラ動作や、ＩＧＢＴ等のバイポーラトランジスタは、正の温度係数を有する。このため、各セルにかかるバイアスのばらつきによりわずかな温度上昇があると二次降伏が発生する。
【００３７】
このような場合に、負の温度係数を有するエミッタバラスト抵抗を各セルに接続すると、二次降伏の発生を防止できる。つまり、本実施形態では第１ソース領域１５ａにより、各セルにかかるバイアスがばらつく場合でも温度補償が可能となり、二次破壊を防止することができる。
【００３８】
図２から図１０には、上記のＭＯＳＦＥＴの製造方法を示す。尚、各図において（Ａ）に図１（Ａ）のａ−ａ線断面図を示し、（Ｂ）に図１（Ａ）のｂ−ｂ線断面図を示す。
【００３９】
本発明の半導体装置の製造方法は、一導電型半導体基板上に一導電型半導体層を積層したドレイン領域に逆導電型のチャネル層を形成し、チャネル層を貫通するストライプ状のトレンチを形成する工程と、少なくともトレンチ内壁に絶縁膜を形成する工程と、トレンチ内にゲート電極を形成する工程と、トレンチに隣接するチャネル層表面に一導電型のソース領域を形成する工程と、チャネル層表面に位置する逆導電型の第１ボディ領域と、チャネル層内部に埋め込まれた逆導電型の第２ボディ領域を形成する工程と、から構成される。
【００４０】
第１工程（図２参照）：一導電型半導体基板上に一導電型半導体層を積層したドレイン領域に逆導電型のチャネル層を形成し、チャネル層を貫通するストライプ状のトレンチを形成する工程。
【００４１】
まず、ｎ＋型シリコン半導体基板１にｎ−型のエピタキシャル層を積層するなどしてドレイン領域２を形成する。表面に酸化膜（不図示）を形成した後、チャネル層の形成領域の酸化膜をエッチングする。この酸化膜をマスクとして全面にドーズ量１．０×１０１３ｃｍ−２で例えばボロン（Ｂ）を注入した後、拡散してｐ型のチャネル層４を形成する。
【００４２】
次にトレンチを形成する。全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜（不図示）を生成し、レジスト膜によるマスクをトレンチ開口部となる部分を除いてかけ、ＣＶＤ酸化膜をドライエッチングして部分的に除去し、ｎ−型エピタキシャル層２が露出したトレンチ開口部を形成する。
【００４３】
更に、ＣＶＤ酸化膜をマスクとしてトレンチ開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、トレンチ７を形成する。トレンチ７深さはチャネル層４を貫通する深さを適宜選択する。トレンチ７は、図１（Ａ）のごとく、平面パターンにおいてストライプ状に形成する。
【００４４】
第２工程（図３参照）：少なくともトレンチ内壁に絶縁膜を形成する工程。
【００４５】
ダミー酸化をしてトレンチ７内壁とチャネル層４表面にダミー酸化膜（不図示）を形成し、ドライエッチングの際のエッチングダメージを除去する。このダミー酸化で形成されたダミー酸化膜とマスクとなったＣＶＤ酸化膜を同時にフッ酸などの酸化膜エッチャントにより除去する。これにより安定したゲート酸化膜を形成することができる。また高温で熱酸化することによりトレンチ７開口部に丸みをつけ、トレンチ７開口部での電界集中を避ける効果もある。その後、ゲート酸化膜１１を形成する。すなわち、全面を熱酸化（１０００℃程度）してゲート酸化膜１１を閾値に応じて例えば厚み約数百Åに形成する。
【００４６】
第３工程（図４参照）：トレンチ内にゲート電極を形成する工程。
【００４７】
更に、全面にノンドープのポリシリコン層を堆積し、例えばリン（Ｐ）を高濃度に注入・拡散して高導電率化を図る。全面に堆積したポリシリコン層をマスクなしでドライエッチして、トレンチ７に埋設したゲート電極１３を形成する。尚、不純物がドープされたポリシリコンを全面に堆積後、エッチバックしてトレンチ７にゲート電極１３を埋設してもよい。
【００４８】
第４工程（図５および図６参照）：トレンチに隣接するチャネル層表面に一導電型のソース領域を形成する工程。
【００４９】
ソース領域の形成領域がはしご状に開口したレジスト膜ＰＲによるマスクを設ける。つまり、図５（Ａ）のごとく、図１（Ａ）のａ−ａ線においてはトレンチ７周囲の第１ソース領域の形成領域を選択的に開口する。また、図５（Ｂ）のごとく図１（Ａ）のｂ−ｂ線においては隣り合うトレンチ７間のチャネル層４表面が全て露出するように第１ソース領域および第２ソース領域の形成領域を開口する。
【００５０】
そして、ｎ型不純物のヒ素（Ａｓ）を注入エネルギー１００ｋｅＶドーズ量５×１０１５ｃｍ−２程度でイオン注入し、ｎ＋型不純物領域１５’を形成する。
【００５１】
その後、図６のごとく全面に、層間絶縁膜となるＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの絶縁膜および多層膜１６’をＣＶＤ法により堆積する。この成膜時の熱処理（１０００℃未満、６０分程度）により、ｎ＋型不純物領域１５’を拡散し、第１ソース領域１５ａ、第２ソース領域１５ｂを形成する。
【００５２】
第５工程（図７から図９参照）：チャネル層表面に位置する逆導電型の第１ボディ領域と、チャネル層内部に埋め込まれた逆導電型の第２ボディ領域を形成する工程。
【００５３】
図７の如く、新たなレジスト膜ＰＲをマスクにして絶縁膜および多層膜１６’をエッチングし、少なくともゲート電極１３上に層間絶縁膜１６を残すと共に、ボディ領域の形成領域が露出したコンタクトホールＣＨを形成する。ボディ領域の形成領域となるマスクの開口部は、ゲート電極１３（トレンチ７）に平行にストライプ状に設けられる。その後、レジスト膜ＰＲを除去する。
【００５４】
層間絶縁膜１６は、第１ソース領域１５ａ上を完全に覆って設けられ、層間絶縁膜１６間には第２ソース領域１５ｂのみ露出する。
【００５５】
図８のごとく、層間絶縁膜１６をマスクとしてｐ型不純物を高加速イオン注入する。注入エネルギーは、１００ＫｅＶ以上、ドーズ量１０１５ｃｍ−２台程度でボロン（Ｂ）等をイオン注入し、ｐ＋型不純物領域１４’を形成する。
【００５６】
その後、図９の如く９００℃３０分程度の熱処理を行い、ｐ＋型不純物領域１４’を拡散して第１ソース領域１５ａ間のチャネル層４表面に露出する第１ボディ領域１４ａを形成する。同時に、第２ソース領域１５ｂ下方で、チャネル層４内に埋め込まれた第２ボディ領域１４ｂを形成する。ボディ領域１４は基板電位を安定化する。
【００５７】
ここで、ボディ領域１４は、高加速イオン注入によりチャネル層４表面から１μｍ程度の深さにピークが位置するようにイオン注入される。その後熱処理により上下に拡散し、第１ボディ領域１４ａはチャネル層４表面に露出する。一方第２ボディ領域１４ｂも同様に拡散するが、第２ボディ領域１４ｂ上には高濃度の第２ソース領域１５ｂが配置されている。従って詳細には第２ボディ領域１４ｂを構成する不純物の一部はチャネル層４表面に達しているが、第２ソース領域１５ｂにより相殺され、実質的には第２ボディ領域１４ｂは第２ソース領域１５ｂ下方のチャネル層４内に埋め込まれた状態で位置する。
【００５８】
また、ソース領域１５もこの熱処理によりさらに拡散するが、ソース領域１５はヒ素で形成するため投影飛程距離Ｒｐが浅く、且つ、拡散係数が低いため、浅い拡散層を形成でき、ボディ領域１４は１００ＫｅＶ以上の高加速イオン注入である。従って投影飛程距離Ｒｐがソース領域１５の不純物より長くなるため、その差により図９（Ｂ）の如く第２ソース領域１５ｂ下方に第２ボディ領域１４ｂを位置させることができる。
【００５９】
このように、チャネル層４表面に第１ボディ領域１４ａを設け、第２ソース領域１５ｂ直下のチャネル層４に第２ボディ領域１４ｂを設ける。
【００６０】
また、ゲート電極をストライプ状に設けソース領域１５をはしご状に形成すると、第２ソース領域１５ｂ下方においては第２ソース領域１５ｂの不純物濃度と、チャネル層４の低濃度不純物領域とが接することになり、電位降下を生じてしまう。
【００６１】
しかし、本実施形態の如く、第２ソース領域１５ｂ下方に第２ボディ領域１４ｂを配置すると、チャネル層４の比較的低濃度の領域が実質的に存在しなくなる。これにより電位降下によるアバランシェ破壊を防止することができる。
【００６２】
また、従来ではソース領域形成、ボディ領域形成、および層間絶縁膜の形成にそれぞれマスクが必要であり、それぞれマスクの合わせずれを考慮する必要があった。しかし、本実施形態によればボディ領域１４のマスクは、層間絶縁膜１６を用いることができる。従って、ボディ領域１４を形成するマスクが不要となり、マスク１枚分の合わせ精度に余裕ができる。
【００６３】
第６工程（図１０参照）：全面にソース電極を形成する工程。
【００６４】
シリコンノジュールを抑制し、また、スパイク（金属とシリコン基板との相互拡散）を防止するために、チタン系の材料によるバリアメタル層（不図示）を形成する。
【００６５】
そして全面に例えばアルミニウム合金を５０００Å程度の膜厚にスパッタする。その後、金属とシリコン表面を安定させるために、合金化熱処理を行う。この熱処理は、水素含有ガス中で、３００〜５００℃（例えば４００℃程度）の温度で３０分程度行い、金属膜内の結晶ひずみを除去し、界面を安定化させる。
【００６６】
ソース電極１８は所望の形状にパターンニングされ、さらに図示は省略するが、パッシベーション膜となるＳｉＮ等を設ける。その後更に、ダメージ除去のために３００〜５００℃（例えば４００℃）で３０分程度の熱処理を行う。
【００６７】
これにより、コンタクトホールＣＨから露出した第１ボディ領域１４ｂおよび第２ソース領域１５ｂとコンタクトするソース電極１８が形成される。すなわち、ボディ領域１４は第１ボディ領域１４ａでソース電極１８とコンタクトし（図１０（Ａ））、ソース領域は、第２ソース領域１５ｂでソース電極１８とコンタクトする（図１０（Ｂ））。
【００６８】
そして、図１０（Ｂ）の如くソース電極１８とコンタクトする第２ソース領域１５ｂの直下には第２ボディ領域１４ｂが設けられる。従って、チャネル層４表面付近で、不純物濃度が比較的低い領域に第２ボディ領域１４ｂが形成されるため、不純物濃度差による電位降下が発生せず、アバランシェ破壊を防止できる。
【００６９】
図１１から図１５を参照して、本発明の第２の実施形態を説明する。第２の実施形態は、プレーナー構造のＭＯＳＦＥＴの場合である。
【００７０】
図１１は、プレーナー構造のＭＯＳＦＥＴの断面図である。尚、平面図は図１（Ａ）と同様であり、図１１（Ａ）が図１（Ａ）のａ−ａ線断面図であり、図１１（Ｂ）がｂ−ｂ線断面図である。但し、ゲート電極１３のパターンニングの幅は図１（Ａ）に示したものより広いとする。
【００７１】
チャネル層４表面をゲート酸化膜１１で被膜し、ゲート酸化膜１１上にポリシリコンよりなるゲート電極１３を設ける。ゲート電極１３は図１（Ａ）の如く平面パターンにおいてストライプ状に形成される。  
【００７２】
チャネル層４表面でゲート電極１３と隣り合う位置に、高濃度のｎ型不純物領域であるソース領域１５が設けられる。ソース領域１５は、第１ソース領域１５ａと第２ソース領域１５ｂを有する。ボディ領域１４は、第１ソース領域１５ａおよびゲート電極１３と平行に配置される高濃度のｐ型不純物領域である。ボディ領域１４はチャネル層４表面に設けられた第１ボディ領域１４ａと、チャネル層４内部に埋め込まれた第２ボディ領域１４ｂを有する。第１ソース領域１５ａ、第２ソース領域１５ｂおよび第１ボディ領域１４ａ、第２ボディ領域１４ｂのパターンは第１実施形態と同様であるので説明は省略する（図１（Ａ）参照）。
【００７３】
つまり、図１（Ａ）のａ−ａ線断面においては、図１１（Ａ）の如くゲート電極１３に隣り合うチャネル層４表面に第１ソース領域１５ａが設けられ、隣り合う２つの第１ソース領域１５ａ間のチャネル層４表面には第１ボディ領域１４ａが配置され、チャネル層４表面に露出する。
【００７４】
ゲート電極１３上を覆う層間絶縁膜１６は第１ソース領域１５ａまで被覆する。すなわち表面に設けられたソース電極１８は、層間絶縁膜１６間のコンタクトホールＣＨを介して第１ボディ領域１４ａとのみコンタクトする。
【００７５】
一方、図１（Ｂ）のｂ−ｂ線断面においては、図１１（Ｂ）の如く、第２ソース領域１５ｂが、隣り合う２つの第１ソース領域１５ａを連結し、層間絶縁膜１６間のコンタクトホールＣＨに露出する。第２ソース領域１５ｂ下方に第２ボディ領域１４ｂが配置される。第２ボディ領域１４ｂはチャネル層４内に埋め込まれており、チャネル層４表面に露出することはない。
【００７６】
図１２から図１５を参照して、第２の実施形態のＭＯＳＦＥＴの製造方法を説明する。尚、各図において（Ａ）に図１（Ａ）のａ−ａ線断面図を示し、（Ｂ）に図１（Ａ）のｂ−ｂ線断面図を示す。また、第１の実施形態と重複する記載については詳細な説明を省略する。
【００７７】
第１工程から第４工程：まず、図１２を参照して、ｎ＋型シリコン半導体基板１にｎ−型のエピタキシャル層を積層するなどしてドレイン領域２を形成し、ｐ型のチャネル層４を形成する。全面を熱酸化し、チャネル層４表面に閾値に応じた膜厚のゲート酸化膜１１を形成する。全面にポリシリコン層を堆積してマスクを設けてエッチングする。これにより、平面パターンにおいてストライプ状にパターンニングされたゲート電極１３を形成する。ゲート電極１３はゲート酸化膜１１を介してチャネル層４と接している。
【００７８】
ソース領域の形成領域がはしご状に開口したレジスト膜ＰＲによるマスクを設ける。つまり、図１２（Ａ）のごとく、図１（Ａ）のａ−ａ線においてはゲート電極１３周囲の第１ソース領域の形成領域を選択的に開口する。また、図１２（Ｂ）のごとく図１（Ａ）のｂ−ｂ線においては隣り合うゲート電極１３間のチャネル層４表面が全て露出するように第１ソース領域および第２ソース領域の形成領域を開口する。
【００７９】
そして、ｎ型不純物としてヒ素を注入エネルギー１００ｋｅＶ、ドーズ量５×１０１５ｃｍ−２程度でイオン注入し、ｎ＋型不純物領域１５’を形成する。
【００８０】
図１３を参照し、全面に層間絶縁膜となるＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの絶縁膜１６’をＣＶＤ法により堆積する。この成膜時の熱処理（１０００℃未満、６０分程度）により、ｎ＋型不純物領域１５’を拡散し、第１ソース領域１５ａ、第２ソース領域１５ｂを形成する。
【００８１】
第５工程：図１４の如く、新たなレジスト膜ＰＲをマスクにしてをエッチングし、少なくともゲート電極１３を被覆する層間絶縁膜１６を残すと共に、ボディ領域の形成領域が露出したコンタクトホールＣＨを形成する。ボディ領域の形成領域となるマスクの開口部は、ゲート電極１３に平行にストライプ状に設けられる。
【００８２】
層間絶縁膜１６をマスクとしてｐ型不純物を高加速イオン注入する。注入エネルギーは、１００ＫｅＶ以上、ドーズ量１０１５ｃｍ−２台程度でイオン注入し、ｐ＋型不純物領域１４’を形成する。
【００８３】
その後、図１５の如く９００℃３０分程度の熱処理を行い、ｐ＋型不純物領域１４’を拡散して第１ソース領域１５ａ間のチャネル層４表面に露出する第１ボディ領域１４ａを形成する。同時に、第２ソース領域１５ｂ下方で、チャネル層４内に埋め込まれた第２ボディ領域１４ｂを形成する。ボディ領域１４は基板電位を安定化する。
【００８４】
その後、全面にバリアメタル層（不図示）を形成し、アルミニウム合金を５０００Å程度の膜厚にスパッタする。合金化熱処理を行い所望の形状にパターンニングしたソース電極１８を形成し、図１１に示す最終構造を得る。
【００８５】
以上、本発明の実施の形態ではｎチャネル型のＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであっても同様に実施できる。またこれに限らず、ＩＧＢＴをはじめ絶縁ゲート型の半導体素子であれば同様に実施でき同様の効果が得られる。
【図面の簡単な説明】
【００８６】
【図１】本発明の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。
【図２】本発明の半導体装置の製造方法を説明する断面図である。
【図３】本発明の半導体装置の製造方法を説明する断面図である。
【図４】本発明の半導体装置の製造方法を説明する断面図である。
【図５】本発明の半導体装置の製造方法を説明する断面図である。
【図６】本発明の半導体装置の製造方法を説明する断面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明する断面図である。
【図９】本発明の半導体装置の製造方法を説明する断面図である。
【図１０】本発明の半導体装置の製造方法を説明する断面図である。
【図１１】本発明の半導体装置を説明する断面図である。
【図１２】本発明の半導体装置の製造方法を説明する断面図である。
【図１３】本発明の半導体装置の製造方法を説明する断面図である。
【図１４】本発明の半導体装置の製造方法を説明する断面図である。
【図１５】本発明の半導体装置の製造方法を説明する断面図である。
【図１６】従来の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【図１７】従来の半導体装置の製造方法を説明する断面図である。
【図１８】従来の半導体装置を説明する断面図である。
【符号の説明】
【００８７】
１    ｎ＋型半導体基板
２    ｎ−型エピタキシャル層（ドレイン領域）
４    チャネル層
７    トレンチ
１１  ゲート酸化膜
１３  ゲート電極
１４  ボディ領域
１４ａ  第１ボディ領域
１４ｂ  第２ボディ領域
１４’  ｐ＋型不純物領域
１５  ソース領域
１５ａ  第１ソース領域
１５ｂ  第２ソース領域
１５’  ｎ＋型不純物領域
１６  層間絶縁膜
１８  ソース電極
２１  ｎ＋半導体基板
２２  ｎ−型エピタキシャル層（ドレイン領域）
２４  チャネル層
２７  トレンチ
３１  ゲート酸化膜
３３  ゲート電極
３４  ボディ領域
３５  ソース領域
３６  層間絶縁膜
３８  ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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