(57)【要約】【課題】  デバイスを実装した状態で、ＳＳＯノイズを検出し、かつＳＳＯノイズを抑制する機能を備えた半導体装置を提供する。【解決手段】  クロック信号CLK1〜CLK4に基づいて、複数の出力信号ＤＡ１〜ＤＡ４を並行して出力する出力回路を備えた半導体装置において、出力回路ＦＦ1〜ＦＦ４，１４ａ〜１４ｄを動作させてＳＳＯノイズを発生させるＳＳＯノイズ発生回路１３ａ〜１３ｄと、ＳＳＯノイズを検出して、ＳＳＯノイズを抑制するようにクロック信号CLK1〜CLK4の位相を調整するクロック制御回路１８とを備えた。【選択図】      図１
2006014065.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に基づいて、複数の出力信号を並行して出力する出力回路を備えた半導体装置であって、
前記出力回路を動作させてＳＳＯノイズを発生させるＳＳＯノイズ発生回路と、
前記ＳＳＯノイズを検出して、前記ＳＳＯノイズを抑制するように前記クロック信号の位相を調整するクロック制御回路と
を備えたことを特徴とする半導体装置。
【請求項２】
前記出力回路は、
クロック信号に基づいて前記出力データを出力する複数のフリップフロップ回路と、
前記各フリップフロップ回路から出力される出力データを前記出力信号として出力する複数のバッファ回路と
を備え、
前記ＳＳＯノイズ発生回路は、
前記フリップフロップ回路に前記出力データを供給するセレクタと、
前記フリップフロップ回路に供給する前記クロック信号の位相を調整するクロック調整回路と
を備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記クロック制御回路は、
前記バッファ回路に供給される低電位側電源の電圧レベルが許容値以上となったとき、検出信号を出力するノイズ検出部と、
前記検出信号に基づいて、前記クロック信号の位相を調整するクロック調整信号を前記クロック調整回路に出力するクロック調整信号生成部と
を備えたことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ノイズ検出部は、前記クロック信号に同期してノイズ検出動作を繰り返し行い、前記クロック調整信号生成部は、前記検出信号をカウントして前記クロック調整信号を生成することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記クロック調整信号生成部は、前記検出信号をカウントし、該カウント値を前記クロック調整信号として出力するカウンタを備えたことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記クロック調整信号生成部は、
前記検出信号をカウントするカウンタと、
前記カウンタのカウント値に対応するアドレスに格納されているクロック調整信号を出力する記憶装置と
を備えたことを特徴とする請求項４記載の半導体装置。
【請求項７】
前記クロック調整回路は、
複数の異なる位相のクロック信号を生成するクロック信号生成部と、
前記クロック調整信号に基づいて、クロック信号生成部で生成されるクロック信号の中からいずれか１つを選択するクロック信号選択部と
を備えたことを特徴とする請求項３乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記クロック制御回路をパワーアップシーケンスの行程中に動作させるテストパターン生成回路を備えたことを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記クロック調整信号を記憶して前記クロック調整回路に出力する不揮発性メモリを備えたことを特徴とする請求項３乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記ＳＳＯノイズ発生回路及びクロック制御回路の動作時に、前記バッファ回路に昇圧電源を供給する昇圧回路と、前記バッファ回路に低電位側電源を供給する電源供給線を削減するスイッチ回路との少なくともいずれかを備えたことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、内部回路から供給される複数の信号を並行して出力パッド等に出力する出力回路を備えた半導体装置に関するものである。
近年、大規模化されたＬＳＩでは出力ピンの多ピン化が進み、各ピンに対応する出力パッドには、内部回路から供給される出力信号がそれぞれ出力バッファ回路を介して出力される。出力バッファ回路は、外部の半導体チップや実装基板上の配線等の大容量の負荷を高速に駆動するために、大きなサイズのトランジスタが使用されている。このため、多数の出力バッファ回路が同時に動作すると、出力バッファ回路を構成する出力トランジスタの同時スイッチング動作により電源ノイズが発生するので、この電源ノイズを抑制することが必要となっている。
【背景技術】
【０００２】
図２１は、従来の半導体装置に搭載される出力回路の一例を示す。多数のフリップフロップ回路１ａ，１ｂには内部回路から出力されるデータＤが入力され、各フリップフロップ回路１ａ，１ｂはクロック信号CLKA，CLKBの立ち上がりに基づいてデータＤをバッファ回路２にそれぞれ出力する。各バッファ回路２は、入力されたデータＤを増幅して出力パッド３に出力信号DA1〜DAn，DB1〜DBnを出力する。
【０００３】
クロック信号CLKA，CLKBは、ＰＬＬ回路４で生成される基準クロック信号CLKSを分周回路５ａ，５ｂで分周して生成され、図２２に示すように、例えばクロック信号CLKBはクロック信号CLKAを２分周した信号である。従って、フリップフロップ回路１ａと同１ｂは、異なるクロック信号領域で動作する。
【０００４】
このように構成された出力回路では、図２２に示すように、出力信号DA1〜DAn，DB1〜DBnとしてＨレベルの信号が出力されている状態から、クロック信号CLKA，CLKBの立ち上がりに基づいて、各バッファ回路２の出力信号DA1〜DAn，DB1〜DBnが同期してＬレベルに立ち下がると、低電位側電源Ｖssの電位が一時的に上昇するノイズＮが発生する。このノイズＮは、同時スイッチング出力ノイズ（simultaneous timing switching output noise）であり、ＳＳＯノイズと呼ばれる。
【０００５】
特許文献１には、出力バッファ回路に供給されるクロック信号の位相をずらすことにより、ＳＳＯノイズの低減を図る構成が開示されている。
【特許文献１】特開平９−９３１０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図２１に示す構成では、ＳＳＯノイズが許容値を超えると、共通の低電位側電源Ｖssで動作する回路で誤動作が発生するおそれがある。
また、特許文献１に記載された構成では、複数の出力バッファ回路に供給するクロック信号の位相をずらすことにより、ＳＳＯノイズの発生を抑制することができるが、各クロック信号の位相差は設計時に設定された固定値である。従って、デバイスの実装時には、設計時には想定できない要因により、ＳＳＯノイズの発生を確実に抑制できないという問題点がある。
【０００７】
この発明の目的は、デバイスを実装した状態で、ＳＳＯノイズを検出し、かつＳＳＯノイズを抑制する機能を備えた半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的は、クロック信号に基づいて、複数の出力信号を並行して出力する出力回路を備えた半導体装置において、前記出力回路を動作させてＳＳＯノイズを発生させるＳＳＯノイズ発生回路と、前記ＳＳＯノイズを検出して、前記ＳＳＯノイズを抑制するように前記クロック信号の位相を調整するクロック制御回路とを備えることにより達成される。
【発明の効果】
【０００９】
本発明によれば、デバイスを実装した状態で、ＳＳＯノイズを検出し、かつＳＳＯノイズを抑制する機能を備えた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
（第一の実施の形態）
図１は、この発明を具体化した第一の実施の形態の出力回路を示し、４つの出力パッドからそれぞれ出力信号ＤＡ１〜ＤＡ４を出力する例を示す。
【００１１】
セレクタ１１ａ〜１１ｄには、内部回路（図示しない）から出力データｄ１〜ｄ４がそれぞれ入力されるとともに、テストパターン生成回路１２から出力されるテストデータｔｄが入力される。
【００１２】
前記セレクタ１１ａ〜１１ｄにはテストパターン生成回路１２から出力されるテストモード信号ｔｍが入力され、例えばテストモード時にテストモード信号ｔｍがＨレベルとなると、セレクタ１１ａ〜１１ｄはテストデータｔｄを選択して出力する。また、通常動作時にテストモード信号ｔｍがＬレベルとなると、セレクタ１１ａ〜１１ｄは出力データｄ１〜ｄ４を選択して出力する。
【００１３】
前記セレクタ１１ａ〜１１ｄの出力信号は、それぞれフリップフロップ回路ＦＦ１〜ＦＦ４に入力される。前記フリップフロップ回路ＦＦ１〜ＦＦ４にはクロック調整回路１３ａ〜１３ｄからクロック信号CLK1〜CLK4がそれぞれ入力される。そして、フリップフロップ回路ＦＦ１〜ＦＦ４は、例えばクロック信号CLK1〜CLK4の立ち上がりに基づいて前記セレクタ１１ａ〜１１ｄの出力信号をラッチするとともに出力信号Ｑとしてバッファ回路１４ａ〜１４ｄにそれぞれ出力する。
【００１４】
前記バッファ回路１４ａ〜１４ｄは、入力された信号をバッファリングして、出力信号ＤＡ１〜ＤＡ４として出力する。
前記テストパターン生成回路１２は、タイマー回路１５から出力される調整開始フラグｓｆｇの入力に基づいて動作を開始する。前記タイマー回路１５はこの出力回路を備えたデバイスへの電源投入から所定時間経過した後、すなわちパワーアップシーケンスの動作に基づいてＰＬＬ回路１６の動作が安定した時点で、調整開始フラグｓｆｇを出力する。
【００１５】
そして、テストパターン生成回路１２は調整開始フラグｓｆｇの入力に基づいてテストクロック信号TCLKをセレクタ１７に出力し、前記テストデータｔｄを前記セレクタ１１ａ〜１１ｄに出力し、前記テストモード信号ｔｍを前記セレクタ１１ａ〜１１ｄ、セレクタ１７に出力する。また、テストパターン生成回路１２は、調整開始フラグｓｆｇの入力に基づいて、クロック制御回路１８に前記テストモード信号ｔｍ、カウントアップ信号ｃｕ及びリセット信号ｒｓを出力する。
【００１６】
前記ＰＬＬ回路１６は、電源の投入に基づいて、メインクロック信号MCLKを生成して、前記セレクタ１７に出力する。セレクタ１７は、前記テストモード信号ｔｍの入力に基づいて前記テストクロック信号TCLKを選択し、テストモード信号ｔｍが入力されないとき、メインクロック信号MCLKを選択して、前記クロック調整回路１３ａ〜１３ｄにそれぞれ動作クロック信号CLKAとして出力する。
【００１７】
前記クロック制御回路１８に供給されるノイズ検出用の高電位側電源ＶDDX及び低電位側電源ＶssXは、共通の基板上に搭載される他の回路に供給される電源ＶDD及び電源Ｖssとは独立した電源パッド及び配線から供給され、他の回路の動作に基づく電源ノイズの影響を受けないように構成される。
【００１８】
次に、前記クロック制御回路１８の具体的構成を図２及び図３に従って説明する。図２に示すように、クロック制御回路１８はノイズ検出部１９とクロック調整信号生成部２０とから構成される。
【００１９】
前記ノイズ検出部１９の一例を図３に従って説明する。ＮチャネルＭＯＳトランジスタＴr1のゲートには通常の低電位側電源Ｖssが供給され、ソースにはノイズ検出用の低電位側電源ＶssXが供給される。
【００２０】
前記トランジスタＴr1のドレインは、抵抗値の高い抵抗Ｒを介して前記高電位側電源ＶDDXに接続され、抵抗ＲにはＰチャネルＭＯＳトランジスタＴr2及び容量Ｃが並列に接続される。前記トランジスタＴr2のゲートには前記リセット信号ｒｓが入力され、前記トランジスタＴr1のドレインであるノードＮ１がラッチ回路２１の入力端子に接続される。そして、ラッチ回路２１の出力端子であるノードＮ２から出力信号が前記クロック調整信号生成部２０に出力される。
【００２１】
このように構成されたノイズ検出部１９の動作を図４に従って説明する。トランジスタＴr2のゲートにＬレベルのリセット信号ｒｓが入力されると、トランジスタＴr2がオンされて、ノードＮ１がほぼ電源ＶDDXレベルとなる。
【００２２】
リセット信号ｒｓの入力の停止後、ＳＳＯノイズの発生により電源Ｖssの電位が上昇し、ノイズ検出用電源ＶssXとの電位差がトランジスタＴr1のしきい値Ｖth以上となると、トランジスタＴr1がオンされてノードＮ１の電位がほぼ電源ＶssXレベルまで低下する。
【００２３】
すると、ラッチ回路２１の動作に基づいてノードＮ２はＬレベルからＨレベルに移行する。そして、再度リセット信号ｒｓが入力されるまでこの状態が維持され、リセット信号ｒｓが入力されると、ノードＮ２はＬレベルに復帰する。
【００２４】
このような動作により、電源ＶssでＳＳＯノイズが発生すると、ノードＮ２がＨレベルとなる。
なお、前記抵抗ＲはトランジスタＴr1の漏洩電流によるノードＮ１の電位の低下を防止するものであり、容量ＣはトランジスタＴr1あるいはトランジスタＴr2のオン動作に基づくノードＮ１でのノイズの発生を抑制するものである。
【００２５】
図５は、ノイズ検出部１９の別例を示す。このノイズ検出部１９は、差動回路を使用してＳＳＯノイズを検出する構成としたものである。
差動回路を構成するＮチャネルＭＯＳトランジスタＴr3，Ｔr4のゲートには、電源Ｖssと基準電圧Ｖrefが入力される。前記トランジスタＴr3のドレインはＰチャネルＭＯＳトランジスタＴr5，Ｔr6のゲートに接続されるとともに、同トランジスタＴr5のドレインに接続される。前記トランジスタＴr5，Ｔr6のソースには、電源ＶDDXが供給される。前記トランジスタＴr4のドレインは、前記トランジスタＴr6のドレインに接続されている。
【００２６】
前記トランジスタＴr3，Ｔr4のソースは、ＮチャネルＭＯＳトランジスタＴr7を介して電源ＶssXに接続され、同トランジスタＴr7のゲートには前記テストモード信号ｔｍが入力される。この差動回路の出力電圧は、前記トランジスタＴr4，Ｔr6のドレインから二段のインバータ回路２２を介してノードＮ３として出力される。
【００２７】
従って、テストモード信号ｔｍがＨレベルとなると、トランジスタＴr7がオンされて、この差動回路が活性化される。そして、電源Ｖssが基準電圧Ｖrefより高くなるとき、すなわち電源ＶssにＳＳＯノイズが発生している場合には、ノードＮ３がＨレベルとなり、電源Ｖssが基準電圧Ｖrefより低くなるとき、すなわち電源ＶssにＳＳＯノイズが発生していない場合には、ノードＮ３がＬレベルとなる。
【００２８】
前記ノードＮ３は、ＮチャネルＭＯＳトランジスタＴr8のゲートに接続される。前記トランジスタＴr8のソースは電源ＶssXに接続され、ドレインはＰチャネルＭＯＳトランジスタＴr9を介して電源ＶDDXに接続される。トランジスタＴr9のゲートには，リセット信号ｒｓが入力される。
【００２９】
前記トランジスタＴr8，Ｔr9のドレインは、ラッチ回路２３の入力端子に接続され、そのラッチ回路２３の出力端子であるノードＮ２から出力信号が前記クロック調整信号生成部２０に出力される。
【００３０】
このように構成されたノイズ検出部１９の動作を図６に従って説明する。トランジスタＴr9のゲートにＬレベルのリセット信号ｒｓが入力されると、トランジスタＴr9がオンされて、ノードＮ２がＬレベルにリセットされる。
【００３１】
リセット信号ｒｓの入力の停止後、ＳＳＯノイズの発生により電源Ｖssの電位が上昇し、基準電圧Ｖref以上となると、トランジスタＴr3のドレイン電流が増大してトランジスタＴr5，Ｔr6のドレイン電流が増大するため、トランジスタＴr4，Ｔr6のドレイン電位が上昇し、ノードＮ３がＨレベルとなる。
【００３２】
すると、トランジスタＴr8がオンされて、ラッチ回路２３の入力電圧がＬレベルとなり、ノードＮ２はＨレベルとなる。そして、再度リセット信号ｒｓが入力されるまでこの状態が維持され、リセット信号ｒｓが入力されると、ノードＮ２はＬレベルに復帰する。
【００３３】
このような動作により、電源ＶssでＳＳＯノイズが発生すると、ノードＮ２がＨレベルとなる。
図５に示すノイズ検出部１９は、図３に示すノイズ検出部１９に比してＳＳＯノイズを検出するしきい値を、基準電圧Ｖrefにより任意に設定できる利点がある。
【００３４】
前記クロック調整信号生成部２０の構成を図２に従って説明する。前記ノイズ検出部１９のノードＮ２から出力される出力信号は、ＡＮＤ回路２４ａに入力されるとともに、インバータ回路２５を介してＡＮＤ回路２４ｂに入力される。
【００３５】
前記ＡＮＤ回路２４ａ，２４ｂには、前記テストパターン生成回路１２からカウントアップ信号ｃｕ及びテストモード信号ｔｍが入力される。
従って、ノードＮ２がＨレベルとなり、かつカウントアップ信号ｃｕ及びテストモード信号ｔｍがＨレベルとなると、ＡＮＤ回路２４ａの出力信号がＨレベルとなる。また、ノードＮ２がＬレベルとなり、かつカウントアップ信号ｃｕ及びテストモード信号ｔｍがＨレベルとなると、ＡＮＤ回路２４ｂの出力信号がＨレベルとなる。
【００３６】
前記ＡＮＤ回路２４ａの出力信号は、１２ビットのカウンタ２６に出力される。前記カウンタ２６は、図７に示すように、ＡＮＤ回路２４ａの出力信号がＨレベルとなるたびに、順次カウントアップ動作を行う。そして、下位ビットから上位ビットにかけて３ビットずつの信号をクロック調整信号ｓａ１〜ｓａ４として出力する。このクロック調整信号ｓａ１〜ｓａ４は、図１に示すように、前記クロック調整回路１３ａ〜１３ｄにそれぞれ出力される。
【００３７】
前記ＡＮＤ回路２４ｂの出力信号は、調整終了フラグｅｆｇとして前記テストパターン生成回路１２に出力される。テストパターン生成回路１２は、調整終了フラグｅｆｇがＨレベルとなると、各信号の出力動作を停止する。
【００３８】
次に、前記クロック調整回路１３ａ〜１３ｄの具体的構成を図８に従って説明する。各クロック調整回路１３ａ〜１３ｄは同一構成であるので、クロック調整回路１３ａについてのみ説明する。
【００３９】
前記動作クロック信号CLKAは、２段のインバータ回路２７ａを介してＡＮＤ回路２８ａに入力される。また、インバータ回路２７ａの出力信号は、２段のインバータ回路２７ｂを介してＡＮＤ回路２８ｂに入力される。
【００４０】
インバータ回路２７ｂの出力信号は、２段のインバータ回路２７ｃを介してＡＮＤ回路２８ｃに入力される。また、インバータ回路２７ｃの出力信号は、２段のインバータ回路２７ｄを介してＡＮＤ回路２８ｄに入力される。
【００４１】
インバータ回路２７ｄの出力信号は、２段のインバータ回路２７ｅを介してＡＮＤ回路２８ｅに入力される。また、インバータ回路２７ｅの出力信号は、２段のインバータ回路２７ｆを介してＡＮＤ回路２８ｆに入力される。
【００４２】
インバータ回路２７ｆの出力信号は、２段のインバータ回路２７ｇを介してＡＮＤ回路２８ｇに入力される。また、インバータ回路２７ｇの出力信号は、２段のインバータ回路２７ｈを介してＡＮＤ回路２８ｈに入力される。
【００４３】
前記クロック調整信号ｓａ１は、３ビットの信号ｓ０ｚ〜ｓ２ｚとして入力され、インバータ回路３０ａ〜３０ｃによりそれぞれ反転信号ｓ０ｘ〜ｓ２ｘが生成される。そして、信号ｓ０ｚ〜ｓ２ｚ，ｓ０ｘ〜ｓ２ｘから３つずつの信号を選択する８通りの組み合わせの信号がＡＮＤ回路３１ａ〜３１ｈにそれぞれ入力される。
【００４４】
８通りの組み合わせの信号は、いずれか１組のみがすべてＨレベルとなる組み合わせであるため、ＡＮＤ回路３１ａ〜３１ｈの出力信号ｃｓ０〜ｃｓ７のうち、いずれか１つのみがＨレベルとなる。
【００４５】
前記ＡＮＤ回路３１ａ〜３１ｈの出力信号ｃｓ０〜ｃｓ７は、前記ＡＮＤ回路２８ａ〜２８ｈにそれぞれ入力される。従って、ＡＮＤ回路２８ａ〜２８ｈのいずれか１つが活性化されることになる。
【００４６】
前記ＡＮＤ回路２８ａ〜２８ｄの出力信号はＯＲ回路２９ａに入力され、前記ＡＮＤ回路２８ｅ〜２８ｈの出力信号はＯＲ回路２９ｂに入力される。また、ＯＲ回路２９ａ，２９ｂの出力信号はＯＲ回路２９ｃに出力され、ＯＲ回路２９ｃからクロック信号CLK1が出力される。
【００４７】
このような構成により、３ビットのクロック調整信号ｓａ１に基づいてＡＮＤ回路（クロック信号選択部）３１ａ〜３１ｈの出力信号ｃｓ０〜ｃｓ７のいずれか１つがＨレベルとなり、その出力信号ｃｓ０〜ｃｓ７に基づいてインバータ回路（クロック信号生成部）２７ａ〜２７ｈの出力信号のうちいずれか１つがＡＮＤ回路（クロック信号選択部）２８ａ〜２８ｈで選択されて、クロック信号CLK1として出力される。従って、動作クロック信号CLKAをインバータ回路２７ａ〜２７ｈにより８通りに遅延させた信号のうち、いずれか１つが選択されてクロック信号CLK1として出力される。
【００４８】
図１０は、前記ノイズ検出用電源ＶDDX，ＶssXをクロック制御回路１８へ供給する構成を示す。クロック制御回路１８には、専用のパッド３２ａ，３２ｂから専用の電源供給線３３ａ，３３ｂを介してノイズ検出用電源ＶDDX，ＶssXがそれぞれ供給される。
【００４９】
クロック制御回路１８以外の内部回路３４には、パッド３５ａ，３５ｂから電源供給線３６ａ，３６ｂを介して電源ＶDD，Ｖssがそれぞれ供給される。
次に、上記のように構成された出力回路におけるテストモード時のクロック調整動作を図９に従って説明する。
【００５０】
電源投入後、所定時間経過すると、タイマー回路１５から調整開始フラグｓｆｇがテストパターン生成回路１２に入力される。すると、テストパターン生成回路１２はテストクロック信号TCLKを出力し、テストデータｔｄをＨレベルとし、テストモード信号ｔｍをＨレベルとする。テストデータｔｄは、テストクロック信号TCLKの２倍の周期でＨレベルとＬレベルとが交互に切り換わる信号である。
【００５１】
すると、セレクタ１１ａ〜１１ｄはテストデータｔｄを選択してフリップフロップ回路FF1〜FF4に出力する。
また、セレクタ１７ではテストクロック信号TCLKが選択されて、動作クロック信号CLKAとして各クロック調整回路１３ａ〜１３ｄに入力される。クロック制御回路１８から出力されるクロック調整信号ｓａ１〜ｓａ４の初期値は、すべてＬレベルである。
【００５２】
すると、各クロック調整回路１３ａ〜１３ｄから出力されるクロック信号CLK1〜CLK4は同位相となり、クロック信号CLK1〜CLK4の最初の立ち上がりでフリップフロップ回路FF1〜FF4にテストデータｔｄが取り込まれ、バッファ回路１４ａ〜１４ｄからＨレベルの出力信号ＤＡ１〜ＤＡ４が出力される。
【００５３】
次いで、テストデータｔｄがＬレベルとなった状態で、クロック信号CLK1〜CLK4が立ち上がると、出力信号ＤＡ１〜ＤＡ４がほぼ同期してＬレベルに立ち下がる。すると、バッファ回路１４ａ〜１４ｄから電源Ｖssに電流が急激に流れ込むため、電源ＶssにＳＳＯノイズが発生する。
【００５４】
従って、テストデータｔｄをフリップフロップ回路FF1〜FF4に供給するセレクタ１１ａ〜１１ｄと、同位相のクロック信号CLK1〜CLK4をフリップフロップ回路FF1〜FF4に供給するクロック調整回路１３ａ〜１３ｄは、ＳＳＯノイズ発生回路として動作する。
【００５５】
ＳＳＯノイズの電位がノイズ検出部１９のしきい値を越えると、ノイズ検出部１９のノードＮ２はＨレベルとなる。この状態で、テストパターン生成回路１２からクロック制御回路１８にカウントアップ信号ｃｕが出力されると、クロック調整信号生成部２０においてＡＮＤ回路２４ａの出力信号がＨレベルとなり、カウンタ２６はカウントアップ動作を行う。
【００５６】
すると、クロック調整信号ｓａ１の最下位ビットがＨレベルとなり、クロック調整回路１３ａから出力されるクロック信号CLK1は、クロック調整回路１３ｂ〜１３ｄから出力されるクロック信号CLK2〜CLK4に比して、インバータ回路２段分の動作時間に相当する時間で遅延する。
【００５７】
次いで、テストパターン生成回路１２からＬレベルのリセット信号ｒｓがクロック制御回路１８に出力されて、ノイズ検出部１９のノードＮ２がＬレベルにリセットされる。続いて入力される動作クロック信号CLKAに基づくクロック信号CLK1〜CLK4により、出力信号ＤＡ１〜ＤＡ４がＬレベルに立ち下がるとき、電源ＶssにＳＳＯノイズが発生してしきい値を越えると、カウンタ２６がさらにカウントアップされる。
【００５８】
このような動作により、クロック信号CLK1〜CLK4の位相が順次調整され、電源Ｖssに発生するＳＳＯノイズがしきい値を下回るまでこのような動作が繰り返される。そして、ＳＳＯノイズがしきい値を下回ると、クロック制御回路１８において、ノイズ検出部１９のノードＮ２がＬレベルに維持され、この状態でＨレベルのカウントアップ信号ｃｕが入力されると、ＡＮＤ回路２４ｂからＨレベルの調整終了フラグｅｆｇがテストパターン生成回路１２に出力される。
【００５９】
テストパターン生成回路１２では、調整終了フラグｅｆｇの入力に基づいてテストモード信号ｔｍをＬレベルとして，テストモード動作を終了する。
テストモード動作の終了後は、カウンタ２６のカウント値が維持される。そして、ＰＬＬ回路１６から信号されるメインクロック信号MCLKがセレクタ１７で選択されて、動作クロック信号CLKAとしてクロック調整回路１３ａ〜１３ｄに供給され、カウンタ２６のカウント値に基づいてクロック信号CLK1〜CLK4が生成される。
【００６０】
従って、通常動作において、位相が調整されたクロック信号CLK1〜CLK4により電源Ｖssに発生するＳＳＯノイズはしきい値以下に抑制される。
上記のような出力回路では、次に示す作用効果を得ることができる。
（１）基板上に実装された出力回路をテストモードで動作させて、ＳＳＯノイズの有無を検出することができる。
（２）基板上に実装された出力回路をテストモードで動作させて、ＳＳＯノイズの有無を検出し、そのＳＳＯノイズを許容値以下とするように出力信号ＤＡ１〜ＤＡ４の位相を自動的に調整することができる。
（３）電源の投入に基づいて、テストパターン生成回路１２と、クロック制御回路１８と、クロック調整回路１３ａ〜１３ｄを動作させて、出力信号ＤＡ１〜ＤＡ４の位相を自動的に調整することができる。
（４）出力信号ＤＡ１〜ＤＡ４を出力するバッファ回路１４ａ〜１４ｄ毎にクロック調整回路１３ａ〜１３ｄを設け、各出力信号ＤＡ１〜ＤＡ４の位相を順次調整することができるので、ＳＳＯノイズを許容値以下とする最適な出力信号ＤＡ１〜ＤＡ４の位相を容易に選択することができる。
（５）クロック制御回路１８では、出力信号ＤＡ１〜ＤＡ４の立ち下がりに基づいて、ＳＳＯノイズを検出する度にカウンタ２６でカウントアップ動作を行い、そのカウンタのカウント値に基づいて、クロック調整回路１３ａ〜１３ｄから出力するクロック信号CLK1〜CLK4を順次調整することができる。従って、出力信号ＤＡ１〜ＤＡ４の位相を最適に設定することができる。
（６）クロック制御回路１８のノイズ検出部１９には、出力回路を含む基板上の他の回路とは独立して供給される電源ＶssXを供給したので、出力回路に供給される電源ＶssにおけるＳＳＯノイズの発生を確実に検出することができる。
（第二の実施の形態）
図１１は、第二の実施の形態を示す。この実施の形態は、前記第一の実施の形態のクロック制御回路１８を構成するクロック調整信号生成部２０の構成を一部変更したものであり、その他の構成は第一の実施の形態と同様である。第一の実施の形態と同一構成部分は同一符号を付して詳細な説明を省略する。
【００６１】
ノイズ検出部１９、ＡＮＤ回路２４ａ，２４ｂ及びインバータ回路２５は図２に示す構成と同一である。
ＡＮＤ回路２４ａの出力信号は、アドレスカウンタ３７に入力される。アドレスカウンタ３７は３ビットのカウンタであり、ＡＮＤ回路２４ａの出力信号がＨレベルに立ち上がる毎に図１２に示すカウントアップ動作を行い、その出力信号をＲＯＭ（記憶装置）３８に出力する。
【００６２】
前記ＲＯＭ３８は、３ビットのアドレスに対応して、３ビットずつのクロック調整信号ｓａ１〜ｓａ４があらかじめ設定され、アドレスカウンタ３７から出力されるアドレスに対応するクロック調整信号ｓａ１〜ｓａ４を前記クロック調整回路１３ａ〜１３ｄに出力する。
【００６３】
このような構成により、アドレスカウンタ３７のカウントアップ動作に基づいて、クロック調整信号ｓａ１〜ｓａ４が切換えられ、ＳＳＯノイズが許容値以下となるまで、カウントアップ動作が繰り返される。
【００６４】
このような動作により、前記第一の実施の形態と同様な作用効果を得ることができるとともに、アドレスカウンタ３７のカウントアップ動作に基づいて選択されるクロック調整信号ｓａ１〜ｓａ４は８通りであるので、第一の実施の形態に比してＳＳＯノイズを許容値以下とする調整動作を迅速化することができる。
（第三の実施の形態）
図１３は、第三の実施の形態を示す。この実施の形態は、複数の出力信号が異なる周波数のクロック信号、すなわち異なるクロック領域で出力される出力回路について、ＳＳＯノイズを低減させる構成を示す。第一の実施の形態と同一構成部分は同一符号を付して詳細な説明を省略する。
【００６５】
タイマー回路１５及びテストパターン生成回路１２は、第一の実施の形態と同一構成である。テストパターン生成回路１２から出力されるテストクロック信号TCLKは、セレクタ３９ａ〜３９ｃに入力される。
【００６６】
前記セレクタ３９ａにはＰＬＬ回路１６から出力されるメインクロック信号MCLKaが入力され、セレクタ３９ｂにはメインクロック信号MCLKaを分周回路４０ａで分周したメインクロック信号MCLKbが入力され、セレクタ３９ｃにはメインクロック信号MCLKbを分周回路４０ｂで分周したメインクロック信号MCLKcが入力される。
【００６７】
前記セレクタ３９ａ〜３９ｃにはテストモード信号ｔｍが入力される。そして、テストモード動作時にテストモード信号ｔｍがＨレベルとなると、各セレクタ３９ａ〜３９ｃはテストクロック信号TCLKを選択して動作クロック信号CLKA〜CLKCとして出力し、通常動作時にはメインクロック信号MCLKa〜MCLKcを選択して動作クロック信号CLKA〜CLKCとして出力する。
【００６８】
動作クロック信号CLKA〜CLKCはクロック調整回路４１ａ〜４１ｃにそれぞれ入力される。また、クロック調整回路４１ａ〜４１ｃにはクロック制御回路４２から３ビットのクロック調整信号ｓａ〜ｓｃがそれぞれ入力される。そして、各クロック調整回路４１ａ〜４１ｃはクロック調整信号ｓａ〜ｓｃに基づいて位相を調整したクロック信号CLKa〜CLKcをそれぞれ出力する。このクロック調整回路４１ａ〜４１ｃの具体的構成は、図８に示す構成と同様である。
【００６９】
前記クロック信号CLKaは、第一のクロック領域で動作するフリップフロップ回路ＦＦA1〜ＦＦAnにクロック信号としてそれぞれ入力される。フリップフロップ回路ＦＦA1〜ＦＦAnにはそれぞれセレクタ４３ａの出力信号が入力され、そのセレクタ４３ａには内部回路から出力される出力データｄａ１〜ｄａｎと、テストパターン生成回路１２から出力されるテストデータｔｄとが入力される。
【００７０】
また、セレクタ４３ａにはテストモード信号ｔｍが入力され、テストモード動作時にテストモード信号ｔｍがＨレベルとなると、セレクタ４３ａはテストデータｔｄを選択して出力し、通常動作時には出力データｄａ１〜ｄａｎを選択して出力する。
【００７１】
前記フリップフロップ回路ＦＦA1〜ＦＦAnの出力信号は、それぞれバッファ回路４４ａを介して出力信号ＤＡ１〜ＤＡｎとして出力される。
前記クロック信号CLKbは、第二のクロック領域で動作するフリップフロップ回路ＦＦB1〜ＦＦBnにクロック信号としてそれぞれ入力される。フリップフロップ回路ＦＦB1〜ＦＦBnにはそれぞれセレクタ４３ｂの出力信号が入力され、そのセレクタ４３ｂには内部回路から出力される出力データｄｂ１〜ｄｂｎと、テストパターン生成回路１２から出力されるテストデータｔｄとが入力される。
【００７２】
また、セレクタ４３ｂにはテストモード信号ｔｍが入力され、テストモード動作時にテストモード信号ｔｍがＨレベルとなると、セレクタ４３ｂはテストデータｔｄを選択して出力し、通常動作時には出力データｄｂ１〜ｄｂｎを選択して出力する。
【００７３】
前記フリップフロップ回路ＦＦB1〜ＦＦBnの出力信号は、それぞれバッファ回路４４ｂを介して出力信号ＤＢ１〜ＤＢｎとして出力される。
前記クロック信号CLKcは、第三のクロック領域で動作するフリップフロップ回路ＦＦC1〜ＦＦCnにクロック信号としてそれぞれ入力される。フリップフロップ回路ＦＦC1〜ＦＦCnにはそれぞれセレクタ４３ｃの出力信号が入力され、そのセレクタ４３ｃには内部回路から出力される出力データｄｃ１〜ｄｃｎと、テストパターン生成回路１２から出力されるテストデータｔｄとが入力される。
【００７４】
また、セレクタ４３ｃにはテストモード信号ｔｍが入力され、テストモード動作時にテストモード信号ｔｍがＨレベルとなると、セレクタ４３ｃはテストデータｔｄを選択して出力し、通常動作時には出力データｄｃ１〜ｄｃｎを選択して出力する。
【００７５】
前記フリップフロップ回路ＦＦC1〜ＦＦCnの出力信号は、それぞれバッファ回路４４ｃを介して出力信号ＤＣ１〜ＤＣｎとして出力される。
前記クロック制御回路４２の具体的構成を図１４に従って説明する。このクロック制御回路４２は、カウンタ４５が９ビットのカウンタである点を除いて、図２に示す第一の実施の形態のクロック制御回路１８と同様である。
【００７６】
そして、カウンタ４５はＡＮＤ回路２４ａの出力信号がＨレベルに立ち上がる度にカウントアップ動作を行い、図１５に示すような３ビットずつのクロック調整信号ｓａ〜ｓｃを出力する。そして、カウンタ４５のカウントアップ動作に基づくクロック調整信号ｓａ〜ｓｃの変化により、第一の実施の形態と同様にクロック信号CLKa〜CLKcの位相が変化する。
【００７７】
上記のような構成により、テストモード動作時にはクロック調整回路４１ａ〜４１ｃに入力されるクロック調整信号ｓａ〜ｓｃにより、出力信号ＤＡ１〜ＤＡｎ，ＤＢ１〜ＤＢｎ，ＤＣ１〜ＤＣｎの位相が、各クロック領域毎に一括して調整される点を除いて、第一の実施の形態と同様に動作する。
【００７８】
従って、第一の実施の形態と同様な作用効果を得ることができるとともに、異なるクロック領域で動作する出力回路に対応することができる。
また、この実施の形態は、図１１に示すようなアドレスカウンタ３７及びＲＯＭ３８でカウンタ４５と同等な動作を行わせるようにしてもよい。
（第四の実施の形態）
前記第一〜第三の実施の形態における出力回路のクロック信号の位相調整動作は、パワーアップシーケンスに組み込まれる。図１６は、従来のパワーアップシーケンスを示す。同図に示すように、電源の投入（ステップ１）、電源電圧の安定化（ステップ２）、ＰＬＬ回路１６の出力信号周波数の安定化及び出力段のフリップフロップ回路の初期化（ステップ３）を経て、デバイスの通常動作が開始される（ステップ４）。
【００７９】
これに対し、図１７に示すように、電源の投入（ステップ１１）、電源電圧の安定化（ステップ１２）、ＰＬＬ回路１６の出力信号周波数の安定化及び出力段のフリップフロップ回路の初期化（ステップ１３）に続いて、クロック信号の位相調整動作を行う（ステップ１４）。
【００８０】
すなわち、前記タイマー回路１５は、電源を投入した後、ＰＬＬ回路１６の出力信号周波数が安定し、フリップフロップ回路の初期化が終了するまでに要する時間があらかじめ設定され、その時間が経過した後に、調整開始フラグｓｆｇがテストパターン生成回路１２に入力される。
【００８１】
そして、テストパターン生成回路１２の動作に基づいて、前記各実施の形態に示すクロック信号の位相調整が行われ、ＳＳＯノイズが許容値以下となると、クロック制御回路１８，４２出力される調整終了フラグｅｆｇに基づいてテストパターン生成回路１２の動作が停止し、次いでデバイスの通常動作が開始される（ステップ１５）。
【００８２】
このようなパワーアップシーケンスを構成することにより、デバイスの作動に先立って、パワーアップシーケンスによりＳＳＯノイズを許容値以下に自動的に抑制することができる。
（第五の実施の形態）
図１８は、第五の実施の形態を示す。この実施の形態は、例えば第一の実施の形態のクロック制御回路１８のカウンタ２６のカウント値であるクロック調整信号ｓａ１〜ｓａ４を格納する記憶手段を備えたものである。
【００８３】
クロック制御回路１８から出力されるクロック調整信号ｓａ１〜ｓａ４は、セレクタ４６及び不揮発性メモリ４７に出力される。不揮発性メモリ４７は、入力されたクロック調整信号ｓａ１〜ｓａ４を格納するとともに、格納したクロック調整信号ｓａ１〜ｓａ４を前記セレクタ４６に出力する。
【００８４】
前記セレクタ４６には前記テストモード信号ｔｍが入力され、テストモード時にテストモード信号ｔｍがＨレベルとなると、セレクタ４６はクロック制御回路１８から出力されるクロック調整信号ｓａ１〜ｓａ４を選択してクロック調整回路１３ａ〜１３ｄに出力する。
【００８５】
また、通常動作時にテストモード信号ｔｍがＬレベルとなると、セレクタ４６は不揮発性メモリ４７から出力されるクロック調整信号ｓａ１〜ｓａ４を選択してクロック調整回路１３ａ〜１３ｄに出力する。
【００８６】
上記のような不揮発性メモリを備えた場合のパワーアップシーケンスを図１９に従って説明する。電源の投入（ステップ２１）、電源電圧の安定化（ステップ２２）、ＰＬＬ回路１６の出力信号周波数の安定化及び出力段のフリップフロップ回路の初期化（ステップ２３）を行った後、不揮発性メモリ４７にクロック調整信号ｓａ１〜ｓａ４が格納されているか否かを判別する（ステップ２４）。
【００８７】
不揮発性メモリ４７にクロック調整信号ｓａ１〜ｓａ４が格納されていない場合、すなわち上記出力回路がはじめて起動される場合には、クロック信号の位相調整動作を行い（ステップ２５）、その後デバイスの動作が開始される（ステップ２６）。
【００８８】
また、不揮発性メモリ４７にクロック調整信号ｓａ１〜ｓａ４が格納されている場合、すなわち上記出力回路の２回目以降の起動時には、クロック信号の位相調整動作(ステップ２５)を省略してデバイスの動作が開始される（ステップ２６）。
【００８９】
このような動作により、初回の起動時以外は、クロック信号の位相調整動作を省略することができるので、この出力回路を備えたデバイスを迅速に立ち上げることができるとともに、位相調整動作のために要する消費電力を低減することができる。また、クロック調整信号ｓａ１〜ｓａ４を維持するために、カウンタ２６等をオン状態に維持する必要がないので、この点においても消費電力を低減することができる。
（第六の実施の形態）
図２０は、第六の実施の形態を示す。この実施の形態は、上記各実施の形態におけるクロック信号の位相調整動作時に、ＳＳＯノイズの検出精度を向上させるための構成を示す。
【００９０】
例えば第一の実施の形態のバッファ回路１４ａには、スイッチ回路４８ａを介して高電位側電源ＶDEが供給されるとともに、スイッチ回路４８ｂを介して昇圧回路４９に接続される。昇圧回路４９は、高電位側電源ＶDEを昇圧してスイッチ回路４８ｂに供給する。
【００９１】
バッファ回路１４ａには、複数のパッドから低電位側電源Ｖssが並行して供給される。複数のパッドのうち、バッファ回路１４ａとの間にスイッチ回路４８ｃが介在されるパッドが設けられている。そして、スイッチ回路４８ｃが介在されないパッドから前記クロック制御回路１８に電源Ｖssが供給される。
【００９２】
前記スイッチ回路４８ａ，４８ｃは、クロック信号の調整動作時に非導通となり、通常動作時に導通される。スイッチ回路４８ｂは、クロック信号の調整動作時に導通され、通常動作時に非導通となる。すると、クロック信号の調整動作時にはバッファ回路１４ａに昇圧回路４９から昇圧電源が供給され、電源Ｖssとの間の電源供給線が削減される。バッファ回路１４ｂ〜１４ｄについても同様な構成とする。
【００９３】
このような構成により、クロック信号の調整動作時には通常の電源ＶDEより高い電圧が高電位側電源としてバッファ回路１４ａ〜１４ｄに供給されるため、実質的にＳＳＯノイズが増幅される。また、バッファ回路１４ａ〜１４ｄと電源Ｖssとの間の電源供給線が削減されて、バッファ回路１４ａ〜１４ｄと電源Ｖssとの間のインダクタンスが増大するため、ＳＳＯノイズが発生しやすくなる。
【００９４】
従って、クロック信号の調整動作時に瞬間的に発生するＳＳＯノイズを容易に検出して、クロック信号の調整を確実に行うことができる。
上記実施の形態は、次に示すように変更してもよい。
・前記各実施の形態において、各クロック調整信号をさらに多ビット化することにより、フリップフロップ回路に供給するクロック信号をさらにきめ細かく調整することができる。
・前記各実施の形態において、各クロック調整信号を２ビット未満とすることにより、ＳＳＯノイズを許容値以下とするクロック信号を設定するために要する時間を短縮することができる。
・クロック制御回路１８，４２には、少なくとも低電位側電源のみ専用電源ＶssXを供給すればよい。
・前記各実施の形態は、低電位側電源に発生するＳＳＯノイズを抑制するものであるが、高電位側電源に発生するＳＳＯノイズを抑制するための構成として応用可能である。
（付記１）クロック信号に基づいて、複数の出力信号を並行して出力する出力回路を備えた半導体装置であって、
前記出力回路を動作させてＳＳＯノイズを発生させるＳＳＯノイズ発生回路と、
前記ＳＳＯノイズを検出して、前記ＳＳＯノイズを抑制するように前記クロック信号の位相を調整するクロック制御回路と
を備えたことを特徴とする半導体装置。
（付記２）前記出力回路は、
クロック信号に基づいて前記出力データを出力する複数のフリップフロップ回路と、
前記各フリップフロップ回路から出力される出力データを前記出力信号として出力する複数のバッファ回路と
を備え、
前記ＳＳＯノイズ発生回路は、
前記フリップフロップ回路に前記出力データを供給するセレクタと、
前記フリップフロップ回路に供給する前記クロック信号の位相を調整するクロック調整回路と
を備えたことを特徴とする付記１記載の半導体装置。
（付記３）
前記クロック制御回路は、
前記バッファ回路に供給される低電位側電源の電圧レベルが許容値以上となったとき、検出信号を出力するノイズ検出部と、
前記検出信号に基づいて、前記クロック信号の位相を調整するクロック調整信号を前記クロック調整回路に出力するクロック調整信号生成部と
を備えたことを特徴とする付記２記載の半導体装置。
（付記４）
前記ノイズ検出部は、前記クロック信号に同期して前記ノイズ検出動作を繰り返し行い、前記クロック調整信号生成部は、前記検出信号をカウントして前記クロック調整信号を生成することを特徴とする付記３記載の半導体装置。
（付記５）
前記クロック調整信号生成部は、前記検出信号をカウントし、該カウント値を前記クロック調整信号として出力するカウンタを備えたことを特徴とする付記４記載の半導体装置。
（付記６）
前記クロック調整信号生成部は、
前記検出信号をカウントするカウンタと、
前記カウンタのカウント値に対応するアドレスに格納されているクロック調整信号を出力する記憶装置と
を備えたことを特徴とする付記４記載の半導体装置。
（付記７）
前記クロック調整回路は、
複数の異なる位相のクロック信号を生成するクロック信号生成部と、
前記クロック調整信号に基づいて、クロック信号生成部で生成されるクロック信号の中からいずれか１つを選択するクロック信号選択部と
を備えたことを特徴とする付記３乃至６のいずれか１項に記載の半導体装置。
（付記８）
前記クロック制御回路をパワーアップシーケンスの行程中に動作させるテストパターン生成回路を備えたことを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
（付記９）
前記クロック調整信号を記憶して前記クロック調整回路に出力する不揮発性メモリを備えたことを特徴とする付記３乃至８のいずれか１項に記載の半導体装置。
（付記１０）
前記ＳＳＯノイズ発生回路及びクロック制御回路の動作時に、前記バッファ回路に昇圧電源を供給する昇圧回路と、前記バッファ回路に低電位側電源を供給する電源供給線を削減するスイッチ回路との少なくともいずれかを備えたことを特徴とする付記１乃至９のいずれか１項に記載の半導体装置。
（付記１１）前記ノイズ検出部は、該ノイズ検出部専用の低電位側電源と、前記バッファ回路に供給する低電位側電源との電位差に基づいて検出することを特徴とする付記３乃至１０のいずれか１項に記載の半導体装置。
（付記１２）前記クロック調整回路を、前記フリップフロップ回路毎に設けたことを特徴とする付記２乃至１１のいずれか１項に記載の半導体装置。
（付記１３）前記クロック調整回路を、同一のクロック領域で動作する前記フリップフロップ回路毎に設けたことを特徴とする付記２乃至１１のいずれか１項に記載の半導体装置。
【図面の簡単な説明】
【００９５】
【図１】第一の実施の形態を示すブロック図である。
【図２】第一の実施の形態のクロック制御回路を示すブロック図である。
【図３】ノイズ検出部を示す回路図である。
【図４】ノイズ検出部の動作を示す波形図である。
【図５】ノイズ検出部を示す回路図である。
【図６】ノイズ検出部の動作を示す波形図である。
【図７】カウンタの動作を示す説明図である。
【図８】クロック調整回路を示す回路図である。
【図９】クロック調整動作を示す波形図である。
【図１０】電源供給線のレイアウト図である。
【図１１】第二の実施の形態のクロック制御回路を示すブロック図である。
【図１２】第二の実施の形態のＲＯＭの格納データを示す説明図である。
【図１３】第三の実施の形態を示すブロック図である。
【図１４】第三の実施の形態のクロック制御回路を示すブロック図である。
【図１５】第三の実施の形態のカウンタの動作を示す説明図である。
【図１６】パワーアップシーケンスの従来例を示すフローチャートである。
【図１７】第四の実施の形態のパワーアップシーケンスを示すフローチャートである。
【図１８】第五の実施の形態を示すブロック図である。
【図１９】第五の実施の形態のパワーアップシーケンスを示すフローチャートである。
【図２０】第六の実施の形態を示す回路図である。
【図２１】従来例を示す回路図である。
【図２２】従来例の動作を示す波形図である。
【符号の説明】
【００９６】
１１ａ〜１１ｄ      ＳＳＯノイズ発生回路（セレクタ）
１２        テストパターン生成回路
１３ａ〜１３ｄ      ＳＳＯノイズ発生回路（クロック調整回路）
１４ａ〜１４ｄ      出力回路（バッファ回路）
１８        クロック制御回路
１９      ノイズ検出部
２０      クロック調整信号生成部
ＦＦ１〜ＦＦ４      出力回路（フリップフロップ回路）
CLK1〜CLK4      クロック信号
【図１】
2006014065.tif 000003
【図２】
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【図３】
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【図４】
2006014065.tif 000006
【図５】
2006014065.tif 000007
【図６】
2006014065.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
2006014065.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2006014065.tif 000017
【図１６】
2006014065.tif 000018
【図１７】
2006014065.tif 000019
【図１８】
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【図１９】
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【図２０】
2006014065.tif 000022
【図２１】
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【図２２】
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