(57)【要約】【課題】動作範囲を拡大させることができる不揮発性半導体記憶装置の読み出し回路を提供すること【解決手段】読み出し回路３０は、メモリセルトランジスタ１０に流れる電流Ｉｃｅｌｌとダミーセルトランジスタ２０に流れる基準電流Ｉｒｅｆとに基づいて、メモリセルトランジスタ１０に格納されたデータ値を検出するセンスアンプ回路４０と、ダミーセルトランジスタ２０のゲートに第１電圧Ｖ１を供給する電圧制御回路６０とを備える。メモリセルトランジスタ１０は、制御ゲート１５と浮遊ゲート１３を有する。電圧制御回路６０は、ダミーセルトランジスタ２０のゲートとソース間の電圧Ｖｇｓが、メモリセルトランジスタ１０の制御ゲートとソース間の電圧ＶＲより小さくなるように、第１電圧Ｖ１を設定する。【選択図】      図５
2006179126.tif 000002
【特許請求の範囲】
【請求項１】
制御ゲートと浮遊ゲートを有するメモリセルトランジスタに流れる電流と、ダミーセルトランジスタに流れる電流に基づいて、メモリセルに格納されたデータ値を検出する読み出し回路であって、
データの読み出し時、前記ダミーセルトランジスタのゲートとソース間の電圧が、前記メモリセルトランジスタの前記制御ゲートとソース間の電圧より小さくなることを特徴とする
読み出し回路。
【請求項２】
請求項１に記載の読み出し回路であって、
前記ダミーセルトランジスタが強反転領域と弱反転領域との間の遷移領域において動作するように、前記ダミーセルトランジスタのゲートとソース間の電圧が設定されることを特徴とする
読み出し回路。
【請求項３】
メモリセルトランジスタに流れる電流とダミーセルトランジスタに流れる基準電流とに基づいて、前記メモリセルトランジスタに格納されたデータ値を検出するセンスアンプ回路と、
前記ダミーセルトランジスタのゲートに第１電圧を供給する電圧制御回路と
を具備し、
前記メモリセルトランジスタは、制御ゲートと浮遊ゲートを有し、
前記電圧制御回路は、前記ダミーセルトランジスタのゲートとソース間の電圧が、前記メモリセルトランジスタの前記制御ゲートとソース間の第２電圧より小さくなるように、前記第１電圧を設定する
読み出し回路。
【請求項４】
請求項３に記載の読み出し回路であって、
前記電圧制御回路は、前記ダミーセルトランジスタが強反転領域と弱反転領域との間の遷移領域において動作するように、前記第１電圧を設定する
読み出し回路。
【請求項５】
請求項３に記載の読み出し回路であって、
前記電圧制御回路は、前記ダミーセルトランジスタの閾値電圧近傍の電圧を、前記第１電圧として設定する
読み出し回路。
【請求項６】
請求項３に記載の読み出し回路であって、
前記メモリセルトランジスタの前記制御ゲートと前記浮遊ゲートとの間の容量をＣ１、前記メモリセルトランジスタの前記浮遊ゲートと基板表面との間の容量をＣ２とするとき、
前記電圧制御回路は、前記第２電圧の（Ｃ１／（Ｃ１＋Ｃ２））倍の電圧を、前記第１電圧として設定する
読み出し回路。
【請求項７】
請求項３に記載の読み出し回路であって、
前記電圧制御回路は、
前記第２電圧が供給される端子と中間ノードとの間に接続された第１抵抗と、
グランドと前記中間ノードとの間に接続された第２抵抗と
を有し、
前記電圧制御回路は、前記中間ノードの電圧を前記第１電圧として設定する
読み出し回路。
【請求項８】
請求項７に記載の読み出し回路であって、
前記ダミーセルトランジスタが強反転領域と弱反転領域との間の遷移領域において動作するように、前記第１抵抗と前記第２抵抗の抵抗値が設定された
読み出し回路。
【請求項９】
請求項７に記載の読み出し回路であって、
前記第１電圧が前記ダミーセルトランジスタの閾値電圧近傍になるように、前記第１抵抗と前記第２抵抗の抵抗値が設定された
読み出し回路。
【請求項１０】
請求項７に記載の読み出し回路であって、
前記メモリセルトランジスタの前記制御ゲートと前記浮遊ゲートとの間の容量をＣ１、前記メモリセルトランジスタの前記浮遊ゲートと基板表面との間の容量をＣ２、前記第１抵抗の抵抗値をＲ１、前記第２抵抗の抵抗値をＲ２とするとき、
次式：
Ｃ１／（Ｃ１＋Ｃ２）＝Ｒ２／（Ｒ１＋Ｒ２）
を満たすように、Ｒ１とＲ２が設定された
読み出し回路。
【請求項１１】
請求項３に記載の読み出し回路であって、
前記ダミーセルトランジスタのソースは、第３抵抗を介してグランドに接続され、
前記電圧制御回路は、前記第２電圧を前記第１電圧として設定する
読み出し回路。
【請求項１２】
請求項１１に記載の読み出し回路であって、
前記ダミーセルトランジスタが強反転領域と弱反転領域との間の遷移領域において動作するように、前記第３抵抗の抵抗値が設定された
読み出し回路。
【請求項１３】
請求項１１に記載の読み出し回路であって、
前記ダミーセルトランジスタのソース・ゲート間電圧が前記ダミーセルトランジスタの閾値電圧近傍になるように、前記第３抵抗の抵抗値が設定された
読み出し回路。
【請求項１４】
請求項１１に記載の読み出し回路であって、
前記メモリセルトランジスタの前記制御ゲートと前記浮遊ゲートとの間の容量をＣ１、前記メモリセルトランジスタの前記浮遊ゲートと基板表面との間の容量をＣ２、前記第２電圧をＶＲ、前記基準電流の値をＩｒｅｆとするとき、
前記第３抵抗の抵抗値をＲ３は、次式：
Ｒ３＝（ＶＲ／Ｉｒｅｆ）・（Ｃ２／（Ｃ１＋Ｃ２））
で与えられる
読み出し回路。
【請求項１５】
請求項３乃至１４のいずれかに記載の読み出し回路であって、
前記ダミーセルトランジスタは、互いに短絡した制御ゲートと浮遊ゲートを有し、
前記電圧制御回路は、前記ダミーセルトランジスタの前記制御ゲートに前記第１電圧を印加する
読み出し回路。
【請求項１６】
請求項３乃至１４のいずれかに記載の読み出し回路であって、
前記ダミーセルトランジスタは、シングルゲート型のエンハンストランジスタであり、
前記電圧制御回路は、前記エンハンストランジスタのゲートに前記第１電圧を印加する
読み出し回路。
【請求項１７】
請求項１乃至１６のいずれかに記載の読み出し回路であって、
前記メモリセルトランジスタと前記ダミーセルトランジスタのゲート長及びゲート幅は等しい
読み出し回路。
【請求項１８】
請求項１乃至１７のいずれかに記載の読み出し回路を有する不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置のメモリセルに格納されたデータの読み出しに用いられる読み出し回路に関する。
【背景技術】
【０００２】
特許文献１には、半導体記憶装置のメモリセルに格納されたデータの読み出しに用いられる読み出し回路が開示されている。図１は、この読み出し回路が適用された不揮発性半導体記憶装置の構成を示す回路図である。この不揮発性半導体記憶装置１００は、メモリセル１１０と、そのメモリセル１１０に格納されたデータ値を検出する読み出し回路１３０を備えている。読み出し回路１３０は、ダミーセル１２０、電流センスアンプ回路１４０、及び基準電流回路１５０を有している。
【０００３】
メモリセル１１０は、スタックゲート型のＮチャネルトランジスタからなり、制御ゲート（コントロールゲート）と浮遊ゲート（フローティングゲート）を備えている。ダミーセル１２０は、メモリセル１１０とほぼ同様の構造を有している。但し、ダミーセル１２０の制御ゲートと浮遊ゲートは、互いに短絡している。メモリセル１１０の浮遊ゲートに電子（例えば、ホットエレクトロン）を注入することにより、そのメモリセル１１０の閾値電圧は変化する。その閾値電圧は、電子が浮遊ゲートに注入された場合に高くなり、電子が浮遊ゲートから引き抜かれた場合に低くなる。フラッシュメモリ等の不揮発性半導体記憶装置は、この特性の変化を利用することによってデータを記憶する。
【０００４】
このようなスタックゲート型のメモリセルトランジスタにおいて、制御ゲートに閾値電圧より大きい電圧が印加されると、ドレイン電流が流れる。この状態は、「強反転領域」における動作と呼ばれている。一般的なＭＯＳトランジスタの「強反転領域」におけるドレイン電流Ｉｄは、次の式で表される。
【０００５】
【数１】
2006179126.tif 000003
【０００６】
ここで、Ｖｇはゲート・ソース間の電圧（Ｖｇｓ）であり、Ｖｄはドレイン・ソース間の電圧（Ｖｄｓ）であり、Ｖｔは閾値電圧である。Ｗ及びＬは、トランジスタのゲート幅及びゲート長である。また、μは平均表面移動度であり、Ｃｏｘは単位面積あたりのゲート容量を示す。特に、ドレイン・ソース電圧Ｖｄが小さい場合（例えば、１Ｖ以下）、ドレイン電流Ｉｄは、次の式で表される。
【０００７】
【数２】
2006179126.tif 000004
【０００８】
図２は、不揮発性半導体記憶装置１００におけるメモリセル１１０とダミーセル１２０のＩＶ特性を示している。図２において、縦軸はドレイン電流Ｉｄを示し、横軸は、制御ゲートに印加される電圧Ｖｃｇを示している。ここで、図１に示されるように、メモリセル１１０及びダミーセル１２０のソースはグランドに接続されている。従って、図１及び図２においては、制御ゲート電圧Ｖｃｇは上記ゲート・ソース電圧Ｖｇを示すと考えてよい。また、浮遊ゲートに電子が注入されたメモリセル１１０は、以下「ＯＦＦメモリセル」と参照される。また、浮遊ゲートから電子が引き抜かれたメモリセル１１０は、以下「ＯＮメモリセル」と参照される。ＯＮメモリセルは、電子が消去された消去メモリセルであり、例えば、データ値「０」に対応付けられる。一方、ＯＦＦメモリセルは、書き込みメモリセルに対応し、例えば、データ値「１」に対応付けられる。また、ＯＮメモリセル及びＯＦＦメモリセルの閾値電圧は、それぞれＶｔ０及びＶｔ１とする。
【０００９】
上記数式（２）で表され、また図２に示されているように、強反転領域において、ドレイン電流Ｉｄは制御ゲート電圧Ｖｃｇ（ゲート・ソース電圧Ｖｇ）にほぼ比例している。また、ダミーセル１２０におけるドレイン電流Ｉｄの、制御ゲート電圧Ｖｃｇの変化に対する変化係数（比例係数）は、メモリセル１１０のものより小さくなるように設定されている。この比例係数は、ゲート容量Ｃｏｘ、ゲート幅Ｗ、ゲート長Ｌを変化させることにより調整することが可能である。また、制御ゲートと浮遊ゲートが同じ電位になるため、ダミーセル１２０の閾値電圧Ｖｔｄは、ＯＮメモリセルの閾値電圧Ｖｔ０より小さくなる。よって、ダミーセル１２０に対するＩＶ特性は、図２に示された線で表される。
【００１０】
このようなＩＶ特性を有するメモリセル１１０及びダミーセル１２０の制御ゲートに対して、読み出し動作時には同じ制御ゲート電圧Ｖｃｇが供給される。この読み出し時に印加される電圧は、以下「リード電圧ＶＲ」と参照される。図２に示されるように、リード電圧ＶＲは、閾値電圧Ｖｔ０とＶｔ１の間に設定される。この時、ＯＮメモリセルは強反転領域で動作し、ドレイン電流（読み出し電流）Ｉｏｎが流れる。また、ダミーセル１２０も強反転領域で動作し、ドレイン電流（基準電流）Ｉｒｅｆが流れる。
【００１１】
ここで、リード電圧ＶＲは、ＯＦＦメモリセルの閾値電圧Ｖｔ１よりも小さい。よって、ＯＦＦメモリセルは、強反転領域では動作しない。但し、ＯＦＦメモリセルに全く電流が流れないわけではない。実際のＭＯＳトランジスタにおいては、ゲート電圧が閾値電圧以下でも、ソース・ドレイン間に電位差がある場合は微小な電流が流れる。その原因は次の通りである。ゲート直下の基板表面には、密度は低いが電子が多少存在する。その電子が基板内において拡散によりドレイン側へ運ばれることにより、微小な電流が流れる。この状態は、「弱反転領域」における動作と呼ばれている。一般的なＭＯＳトランジスタの「弱反転領域」におけるドレイン電流Ｉｄは、次の式で表される。
【００１２】
【数３】
2006179126.tif 000005
【００１３】
ここで、ｑは電荷量、ｋＢはボルツマン定数、Ｔは絶対温度、ｍは所定のパラメータを示す。また、Ｖｇはゲート・ソース間の電圧（Ｖｇｓ）であり、Ｖｄはドレイン・ソース間の電圧（Ｖｄｓ）である。リード電圧ＶＲが制御ゲートに印加された時、図２に示されるように、ＯＦＦメモリセルにも微小なドレイン電流Ｉｏｆｆが流れることになる。不揮発性半導体記憶装置１００においては、メモリセル１１０からの電流Ｉｃｅｌｌ（Ｉｏｎ、Ｉｏｆｆ）と、ダミーセル１２０からの電流Ｉｒｅｆを比較することによって、そのメモリセル１１０がＯＮメモリセルかＯＦＦメモリセルかの検出が行われる。
【００１４】
半導体記憶装置１００の具体的な構成及び動作は次の通りである。図１に示されるように、電流センスアンプ回路１４０は、ＰＭＯＳ１４１，１４２、ＮＭＯＳ１４３，１４４、及びＮＯＲ１４５を備えている。ＰＭＯＳ１４１、１４２は、カレントミラー回路を構成している。ＮＯＲ１４５は、ストップ信号Ｓｔｏｐに応じてＮＭＯＳ１４３をＯＦＦし、不必要な場合に電流が流れることを防止する役割を果たす。また、基準電流回路１５０は、ＰＭＯＳ１５１，１５２、ＮＭＯＳ１５３，１５４、及びＮＯＲ１５５を備えている。ＰＭＯＳ１５１、１５２は、カレントミラー回路を構成している。また、ＮＭＯＳ１４４、１５３も、カレントミラー回路を構成している。ＮＯＲ１５５は、ストップ信号Ｓｔｏｐに応じてＮＭＯＳ１５４をＯＦＦし、不必要な場合に電流が流れることを防止する役割を果たす。ＰＭＯＳ１４１、１４２、１５１、１５２は、全て同じサイズを有している。ＮＭＯＳ１４３、１５４は、同じサイズを有している。ＮＭＯＳ１４４、１５３は、同じサイズを有している。ＮＯＲ１４５、１５５を構成するトランジスタも、全て同じサイズを有している。
【００１５】
読み出し動作時、メモリセル１１０とダミーセル１２０の制御ゲートには、同じリード電圧ＶＲが印加される。この時、格納されたデータ値に応じて、メモリセル１１０にはメモリセル電流Ｉｃｅｌｌ（Ｉｏｎ，Ｉｏｆｆ）が流れる。ＰＭＯＳ１４１にもメモリセル電流Ｉｃｅｌｌが流れる。ＰＭＯＳ１４１、１４２はカレントミラー回路を構成しており、またトランジスタサイズが同じであるため、ＰＭＯＳ１４２に流れる電流もメモリセル電流Ｉｃｅｌｌとなる。
【００１６】
一方、ダミーセル１２０には基準電流Ｉｒｅｆ（例えば１０μＡ）が流れる。この時、ＰＭＯＳ１５２にも基準電流Ｉｒｅｆが流れる。ＰＭＯＳ１５１、１５２はカレントミラー回路を構成しており、またトランジスタサイズが同じであるため、ＰＭＯＳ１５１に流れる電流も基準電流Ｉｒｅｆとなる。よって、ＮＭＯＳ１５３にも基準電流Ｉｒｅｆが流れる。ＮＭＯＳ１４４、１５３はカレントミラー回路を構成しており、またトランジスタサイズが同じであるため、ＮＭＯＳ１４４に流れる電流も基準電流Ｉｒｅｆとなる。このＮＭＯＳ１４４に流れる電流は、メモリセル１１０に格納されたデータの検出に用いられるため、以下「センス電流Ｉｓｅｎ」と参照される。
【００１７】
メモリセル１１０がＯＮメモリセル（データ値：０）の場合、すなわちメモリセル電流Ｉｃｅｌｌが読み出し電流Ｉｏｎである場合、図２に示されたように、その読み出し電流Ｉｏｎはセンス電流Ｉｓｅｎ（基準電流Ｉｒｅｆ）より大きくなる。よって、接続点Ｏ１の電圧は、電源電圧ＶＤＤ近傍まで上昇する。接続点Ｏ１に接続されたインバータ１３１を介して、出力ＯＵＴからは論理値「Ｌｏｗ」が出力されることになる。一方、メモリセル１１０がＯＦＦメモリセル（データ値：１）の場合、すなわちメモリセル電流Ｉｃｅｌｌが読み出し電流Ｉｏｆｆである場合、図２に示されたように、その読み出し電流Ｉｏｆｆはセンス電流Ｉｓｅｎ（基準電流Ｉｒｅｆ）より小さくなる。よって、接続点Ｏ１の電圧は、グランド電圧ＧＮＤ近傍まで下降し、出力ＯＵＴからは論理値「Ｈｉ」が出力されることになる。このように、Ｉｏｎ＞Ｉｒｅｆ＞Ｉｏｆｆの関係が満たされる場合に、正常な読み出し動作が行われる。
【００１８】
関連する技術として、以下のものが知られている。
【００１９】
特許文献２には、ダミーセルにおいて電流の流れはじめるゲート電圧（立ち上がり電圧）を、メモリセルに対する立ち上がり電圧と同じにすることを目的とした技術が開示されている。この特許文献２の不揮発性半導体記憶装置は、スタックゲート型のＮＭＯＳからなるメモリセルと、シングルゲート型のＮＭＯＳからなるダミーセルと、第１及び第２の容量素子と、差動増幅センスアンプを備える。第１、第２の容量素子は、電源と接地の間で直列接続されており、それらの容量比は、メモリセルトランジスタの容量比とほぼ同じに設定される。第１と第２の容量素子の接続点の電位が、ダミーセルトランジスタのゲートに供給される。差動増幅センスアンプは、メモリセル側の読み出し電圧とダミーセル側のリファレンス電圧を比較する。
【００２０】
特許文献３には、温度変動や製造プロセル条件の変動があっても正確なリード動作を保証することを目的とした技術が開示されている。この特許文献３の不揮発性半導体記憶装置は、メモリセルトランジスタと、リファレンストランジスタと、差動センスアンプと、リファレンストランジスタのゲート電圧を生成するためのゲート電圧発生回路を備える。このゲート電圧発生回路は、メモリセルトランジスタと同じ構造を有するダミーセルトランジスタと、そのダミーセルトランジスタのドレイン電流に比例した電流を生成するためのカレントミラーと、その電流に基づいてリファレンストランジスタのゲート電圧を生成するためのトランジスタ手段を備える。
【００２１】
特許文献４には、高精度かつ短時間で基準電流値を設定することを目的とした技術が開示されている。この特許文献４の不揮発性半導体記憶装置は、差動増幅回路と外部端子を備える。差動増幅回路は、ダミーセルのドレイン・ソース間の電圧を電源電圧に依存した第１の基準電圧に設定し、ダミーセルのゲート電位を電源電圧の変動に依存しない第２の基準電圧で制御する。読み出し制御信号に応じてダミーセルに流れる基準電流が、外部端子から取り出される。この外部端子からの電流の値に基づいて、第２の基準電圧の値が調整され、基準電流の値が補正される。
【００２２】
【特許文献１】特公平０２−０４９５１９号公報
【特許文献２】特開平０９−３２０２８３号公報
【特許文献３】特開２００１−２２９６８６号公報
【特許文献４】特開２００４−０３０７５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
図３Ａは、メモリセル１１０のドレイン電流の温度依存を示している。図３Ａにおいて、縦軸はドレイン電流Ｉｄ（メモリセル電流Ｉｃｅｌｌ）を示し、横軸は温度を示している。また、メモリセル１１０の制御ゲートには例えば３．０Ｖが印加されている。上述の「強反転領域」において、ドレイン電流Ｉｄを形成するものは、多数キャリアである電子である。電子は、ゲート直下の反転層内をソースからドレインに向かって移動する。この電子の移動度は、フォノン散乱により決定される。温度が上昇するにつれてフォノン散乱は激しくなるから、電子の移動度が低下する。よって、強反転領域においては、温度が上昇するにつれてドレイン電流Ｉｄは減少する。すなわち、ＯＮメモリセルの読み出し電流Ｉｏｎは、図３Ａ中の関数ｆ０で示される特性を有する。
【００２４】
一方、上記式（３）で表されるように、「弱反転領域」におけるドレイン電流Ｉｄは、ゲート・ソース電圧Ｖｇの増加に伴い指数関数的に増加するが、ドレイン・ソース電圧Ｖｄにはほとんど依存しないことがわかる。これは、弱反転領域においてはチャネル中のキャリア（ここでは電子）密度が低く、ドレイン電流Ｉｄが、ソース・弱反転層間のポテンシャル障壁を乗り越える電子数で決定されるためである。高温になると、ソース・弱反転層間のポテンシャル障壁を乗り越える電子数は増加する。よって、弱反転領域においては、温度が上昇するにつれてドレイン電流Ｉｄは増加する。すなわち、ＯＦＦメモリセルの読み出し電流Ｉｏｆｆは、図３Ａ中の関数ｆ１で示される特性を有する。
【００２５】
図３Ｂは、ダミーセル１２０のドレイン電流の温度依存を示している。図３Ｂにおいて、縦軸は基準電流（ダミーセル電流）Ｉｒｅｆを示し、横軸は温度を示している。また、ダミーセル１２０の制御ゲートには例えば３．０Ｖが印加されている。上述の通り、ダミーセル１２０は、強反転領域で動作するので、図３Ａ中の関数ｆ０と同様の特性を有する。すなわち、ダミーセル１２０の基準電流Ｉｒｅｆは、図３Ｂ中の関数ｆｄで示される特性を有する。
【００２６】
本願発明者らは、メモリセル１１０の特性が経年変化することにより、読み出し時の温度特性が劣化するという問題点を発見した。
【００２７】
不揮発性半導体記憶装置においては、メモリセル１１０が長期間使用されている間に、特性が変化してしまう。その理由は次の通りである。不揮発性半導体記憶装置のメモリセル１１０は、電子をためる浮遊ゲートを有している。例えば、その浮遊ゲートを囲む絶縁膜には電子がトラップされている場合がある。この時、ＯＮメモリセル（消去メモリセル）が長期間使用されていると、そのトラップされていた電子が浮遊ゲートへ入り込んでしまう可能性がある。また、ＯＦＦメモリセル（書き込みメモリセル）が長期間使用されていると、浮遊ゲートから電子が抜け出てしまう可能性がある。更に、あるメモリセルに書き込み等が行われる場合、そのメモリセルには高電圧が印加される。この時、そのメモリセルの周辺にもその高電圧の影響が及び、トラップされていた電子や他のメモリセルの浮遊ゲート中の電子が移動する可能性がある。このように、メモリセル１１０が長期間使用されていると、その浮遊ゲートに電子が出入りするため、そのメモリセル１１０の特性が変わってしまう。尚、ダミーセル１２０においては、制御ゲートと浮遊ゲートが短絡されているため、メモリセル１１０の場合のような特性の経年変化は起きにくい。
【００２８】
メモリセル１１０の特性が経年変化することにより次のような問題が発生する。図４は、その問題点を説明するための図であり、従来の不揮発性半導体記憶装置１００の温度特性を示している。図４において、縦軸は電流Ｉｃｅｌｌ，Ｉｓｅｎを示し、横軸は温度を示している。ダミーセル１２０は強反転領域で動作するので、センス電流Ｉｓｅｎの特性は関数ｆｄで示されている（図３Ｂ参照）。
【００２９】
消去が行われた直後、ＯＮメモリセルは強反転領域で動作し、その読み出し電流Ｉｏｎは関数ｆ０で示される（図３Ａ参照）。しかしながら、上述の理由で電子が浮遊ゲートに入り込んでくることにより、読み出し電流Ｉｏｎは序々に減少し、また、ＯＮメモリセルはより弱反転領域に近い領域で動作することになる。つまり、読み出し電流Ｉｏｎの特性が関数ｆ０から関数ｆ０’に序々に変化する。ここで、動作領域がより弱反転領域側に近づくため、関数ｆ０’の傾きは、関数ｆ０の傾きより緩やかである（図３Ａ参照）。この場合、常温〜高温領域においては、読み出し電流Ｉｏｎはセンス電流Ｉｓｅｎよりも大きいので、読み出し動作が正常に行われる。しかしながら、低温領域においては、図４に示されるように、読み出し電流Ｉｏｎがセンス電流Ｉｓｅｎより小さくなる可能性がある。その場合、読み出し動作が正常に行われないので、不揮発性半導体記憶装置を低温領域で動作させることが不可能になる。
【００３０】
同様に、書き込みが行われた直後、ＯＦＦメモリセルは弱反転領域で動作し、その読み出し電流Ｉｏｆｆは関数ｆ１で示される（図３Ａ参照）。しかしながら、上述の理由で電子が浮遊ゲートから抜けることにより、読み出し電流Ｉｏｆｆは序々に増加し、また、ＯＦＦメモリセルはより強反転領域に近い領域で動作することになる。つまり、読み出し電流Ｉｏｆｆの特性が関数ｆ１から関数ｆ１’に序々に変化する。ここで、動作領域がより強反転領域に近づくため、関数ｆ１’の傾きは、関数ｆ１の傾きより緩やかである。この場合、低温〜常温領域においては、読み出し電流Ｉｏｆｆはセンス電流Ｉｓｅｎよりも小さいので、読み出し動作が正常に行われる。しかしながら、高温領域においては、図４に示されるように、読み出し電流Ｉｏｆｆがセンス電流Ｉｓｅｎより大きくなる可能性がある。その場合、読み出し動作が正常に行われないので、不揮発性半導体記憶装置を高温領域で動作させることが不可能になる。
【００３１】
このように、従来の不揮発性半導体記憶装置１００によれば、メモリセル１１０やダミーセル１２０の動作状態が様々であるため、読み出し動作が可能な温度領域が狭くなる。つまり、優れた温度特性を得ることができなかった。最近、マイコンに搭載されるフラッシュメモリ等において、広範囲の温度で読み出しを可能にする技術が望まれている。例えば、従来の技術において動作可能な温度範囲は−１０〜１２５℃程度であったが、最近はその温度範囲として−４０〜１５０℃程度が要求されている。
【課題を解決するための手段】
【００３２】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３３】
本発明に係る不揮発性半導体記憶装置（１）の読み出し回路（３０）は、メモリセルトランジスタ（１０）に流れる電流（Ｉｃｅｌｌ）と、ダミーセルトランジスタ（２０）に流れる電流（Ｉｒｅｆ）に基づいて、メモリセル（１０）に格納されたデータ値を検出する。データの読み出し時、ダミーセルトランジスタ（２０）のゲートとソース間の電圧（Ｖ１）は、メモリセルトランジスタ（１０）の制御ゲートとソース間の電圧（ＶＲ）より小さくなる。具体的には、ダミーセルトランジスタ（２０）が強反転領域と弱反転領域との間の遷移領域において動作するように、そのダミーセルトランジスタ（２０）のゲートとソース間の電圧（Ｖ１）が設定される。
【００３４】
このように、本発明によれば、ダミーセルトランジスタ（２０）が、強反転領域と弱反転領域の間の「遷移領域」において動作する。この遷移領域においては、ドレイン電流が温度上昇に伴い減少する強反転領域の特性と、ドレイン電流が温度上昇に伴い増加する弱反転領域の特性の中間の特性が得られる。つまり、基準電流（Ｉｒｅｆ）及びセンス電流（Ｉｓｅｎ）は、温度に関係なくほぼ一定の値を示す。
【００３５】
消去が行われた直後、ＯＮメモリセルは強反転領域で動作する。その後、経年変化によって、読み出し電流（Ｉｏｎ）は減少し、動作領域がより遷移領域に近づく。つまり、ＯＮメモリセルもダミーセル（２０）も、遷移領域、あるいはほぼ遷移領域で動作する。このため、読み出し電流（Ｉｏｎ）、センス電流（Ｉｓｅｎ）ともに、温度に依存せずにほぼ一定となる。これにより、読み出し電流（Ｉｏｎ）とセンス電流（Ｉｓｅｎ）の大小関係が反対になることが防がれる。よって、読み出し動作が正常に行われる温度範囲が拡大し、温度に関する動作マージンが拡大する。
【００３６】
また、書き込みが行われた直後、ＯＦＦメモリセルは弱反転領域で動作する。その後、経年変化によって、読み出し電流（Ｉｏｆｆ）は増加し、動作領域がより遷移領域に近づく。つまり、ＯＦＦメモリセルもダミーセル（２０）も、遷移領域、あるいはほぼ遷移領域で動作する。このため、読み出し電流（Ｉｏｆｆ）、センス電流（Ｉｓｅｎ）ともに、温度に依存せずにほぼ一定となる。これにより、読み出し電流（Ｉｏｆｆ）とセンス電流（Ｉｓｅｎ）の大小関係が反対になることが防がれる。よって、読み出し動作が正常に行われる温度範囲が拡大し、温度に関する動作マージンが拡大する。
【発明の効果】
【００３７】
本発明に係る読み出し回路によれば、不揮発性半導体記憶装置の温度特性が向上する。
【００３８】
本発明に係る読み出し回路によれば、不揮発性半導体記憶装置の動作範囲が拡大する。
【発明を実施するための最良の形態】
【００３９】
添付図面を参照して、本発明による読み出し回路、及びそれを備える不揮発性半導体記憶装置を説明する。
【００４０】
（第１の実施の形態）
（構成）
図５は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図である。この不揮発性半導体記憶装置１は、メモリセル１０と、そのメモリセル１０に格納されたデータ値を検出する読み出し回路３０を備えている。読み出し回路３０は、ダミーセル２０、電流センスアンプ回路４０、基準電流回路５０、及び電圧制御回路６０を有している。
【００４１】
メモリセル１０は、スタックゲート型のＮチャネルトランジスタであり、制御ゲート（コントロールゲート）と浮遊ゲート（フローティングゲート）を備えている。図６Ａ及び図６Ｂのそれぞれは、このメモリセル１０（メモリセルトランジスタ）の構造を示す断面図及び平面図である。図６Ａに示されるように、基板１１上にトンネル絶縁膜１２を介して浮遊ゲート１３が形成されており、その浮遊ゲート１３上にゲート絶縁膜１４を介して制御ゲート１５が形成されている。また、基板１１中にはソース１６及びドレイン１７が形成されている。図６Ｂに示されるように、拡散層１８（ソース１６、ドレイン１７）は、制御ゲート１５をマスクとして用いることにより形成される。また、コンタクト１９が制御ゲート１５に接続するように形成されている。浮遊ゲート１３は、メモリセル１０毎に独立して設けられている。
【００４２】
読み出し動作時、メモリセル１０の制御ゲート１５には、制御ゲート電圧Ｖｃｇとして「リード電圧ＶＲ」が供給される。図５に示されるように、このメモリセル１０のソース１６は、グランドＧＮＤに接続されている。よって、本実施の形態において、リード電圧ＶＲは、メモリセル１０におけるゲート・ソース電圧Ｖｇｓを示すと考えてよい。また、浮遊ゲート１３に電子が注入されたメモリセル１０は、以下「ＯＦＦメモリセル」と参照される。また、浮遊ゲート１３から電子が引き抜かれたメモリセル１０は、以下「ＯＮメモリセル」と参照される。ＯＮメモリセルは、電子が消去された消去メモリセルであり、例えば、データ値「０」に対応付けられる。一方、ＯＦＦメモリセルは、書き込みメモリセルに対応し、例えば、データ値「１」に対応付けられる。また、ＯＮメモリセル及びＯＦＦメモリセルの閾値電圧は、それぞれＶｔ０及びＶｔ１とする。
【００４３】
ダミーセル２０は、メモリセル１０とほぼ同一の構造を有する。つまり、ダミーセル２０も、スタックゲート型のＮチャネルトランジスタであり、制御ゲート（コントロールゲート）と浮遊ゲート（フローティングゲート）を備えている。図７Ａ及び図７Ｂのそれぞれは、このダミーセル２０（ダミーセルトランジスタ）の構造を示す断面図及び平面図である。図７Ａに示されるように、基板２１上にトンネル絶縁膜２２を介して浮遊ゲート２３が形成されており、その浮遊ゲート２３上にゲート絶縁膜２４を介して制御ゲート２５が形成されている。また、基板２１中にはソース２６及びドレイン２７が形成されている。図７Ｂに示されるように、拡散層２８（ソース２６、ドレイン２７）は、制御ゲート２５をマスクとして用いることにより形成される。また、ダミーセル２０の浮遊ゲート２３は、各セルを横切るように形成されており、複数のセルで共有されている。そして、その浮遊ゲート２３は、セルアレイの端部において、コンタクト２９によって制御ゲート２５に接続されている。すなわち、本実施の形態において、ダミーセル２０の浮遊ゲート２３と制御ゲート２５は、互いに短絡している。これにより、基準電流を生成するためのダミーセル２０において、上述の特性の経年変化が起きることが防止される。
【００４４】
読み出し動作時、ダミーセル２０の制御ゲート２５には、制御ゲート電圧Ｖｃｇとして「第１電圧Ｖ１」が供給される。図５に示されるように、このダミーセル２０のソース２６は、グランドＧＮＤに接続されている。よって、本実施の形態において、第１電圧Ｖ１は、ダミーセル２０におけるゲート・ソース電圧Ｖｇｓを示すと考えてよい。また、ダミーセル２０の閾値電圧は、Ｖｔｄとする。
【００４５】
電流センスアンプ回路４０は、メモリセル１０を流れるメモリセル電流Ｉｃｅｌｌ（読み出し電流Ｉｏｎ，Ｉｏｆｆ）の大小を検出し、格納されているデータ値の判定を行うための回路である。図５に示されるように、電流センスアンプ回路４０は、ＰＭＯＳ４１，４２、ＮＭＯＳ４３，４４，４５、及びＮＯＲ４６を備えている。ＰＭＯＳ４１、４２は、カレントミラー回路を構成している。メモリセル１０のドレインは、ＮＭＯＳ４３を介して、このカレントミラー回路に接続されている。ＮＯＲ４６は、ストップ信号Ｓｔｏｐに応じてＮＭＯＳ４３をＯＦＦし、不必要な場合に電流が流れることを防止する役割を果たす。カレントミラー回路の出力は、接続点Ｏ１に接続されており、その接続点Ｏ１はインバータ３１を介して出力ＯＵＴに接続されている。ＮＭＯＳ４４、４５のソースはグランドＧＮＤに接続されており、それらのドレインは接続点Ｏ２に接続されている。接続点Ｏ１と接続点Ｏ２は接続されている。
【００４６】
基準電流回路５０は、上記電流センスアンプ回路４０がメモリセル電流Ｉｃｅｌｌの大小を検出するために用いる基準電流Ｉｒｅｆを生成するための回路である。図５に示されるように、基準電流回路５０は、ＰＭＯＳ５１，５２、ＮＭＯＳ５３，５４、及びＮＯＲ５５を備えている。ＰＭＯＳ５１、５２は、カレントミラー回路を構成している。ダミーセル２０のドレインは、ＮＭＯＳ５４を介して、このカレントミラー回路に接続されている。ＮＯＲ５５は、ストップ信号Ｓｔｏｐに応じてＮＭＯＳ５４をＯＦＦし、不必要な場合に電流が流れることを防止する役割を果たす。カレントミラー回路の出力は、ＮＭＯＳ５３に接続されている。このＮＭＯＳ５３とＮＭＯＳ４４もカレントミラー回路を構成しており、また、このＮＭＯＳ５３とＮＭＯＳ４５もカレントミラー回路を構成している。尚、ＮＭＯＳ５３とカレントミラー回路を構成するこのようなＮＭＯＳ４４、４５と同様のトランジスタの数は、任意に設定可能である。
【００４７】
ＰＭＯＳ４１、４２、５１、５２は、全て同じサイズを有している。ＮＭＯＳ４３、５４は、同じサイズを有している。ＮＭＯＳ４４、４５、５３は、同じサイズを有している。ＮＯＲ４６、５５を構成するトランジスタも、全て同じサイズを有している。
【００４８】
電圧制御回路６０は、ダミーセル２０の制御ゲート２５に「第１電圧Ｖ１」を供給するための回路である。例えば、図５において、この電圧制御回路６０は、直列に接続された第１抵抗６１及び第２抵抗６２を有している。第１抵抗６１の一端は中間ノード６３に接続され、その他端は、メモリセル１０の制御ゲート１５に印加される電圧（リード電圧ＶＲ）が供給される端子に接続されている。また、第２抵抗６２の一端は中間ノード６３に接続され、その他端はグランドＧＮＤに接続されている。中間ノード６３は、ダミーセル２０の制御ゲート２５に接続されている。
【００４９】
（動作）
本実施の形態において、読み出し動作時、電圧制御回路６０は、ダミーセル２０の制御ゲート２５に第１電圧Ｖ１を供給する。ここで、ダミーセル２０のゲート・ソース電圧Ｖｇｓが、メモリセル１０のゲート・ソース電圧Ｖｇｓよりも小さくなるように、第１電圧Ｖ１が設定される。本実施の形態において、メモリセル１０のゲート・ソース電圧Ｖｇｓは、リード電圧ＶＲであり、ダミーセル２０のゲート・ソース電圧Ｖｇｓは、第１電圧Ｖ１である。すなわち、電圧制御回路６０は、リード電圧ＶＲより小さくなるように第１電圧Ｖ１を設定する。
【００５０】
図５に示された例の場合、電圧制御回路６０は、中間ノード６３の電圧を第１電圧Ｖ１として、制御ゲート２５に供給する。第１抵抗６１の抵抗値をＲ１、第２抵抗６２の抵抗値をＲ２とする時、第１電圧Ｖ１は、次の式で与えられる。
【００５１】
【数４】
2006179126.tif 000006
【００５２】
ここで、パラメータαは、リード電圧ＶＲに対する第１電圧Ｖ１の比を示し、０以上１以下の値をとる。抵抗値Ｒ１及びＲ２を調整することによって、パラメータα、すなわち第１電圧Ｖ１を調整することが可能である。
【００５３】
より具体的には、本実施の形態において、電圧制御回路６０は、第１電圧Ｖ１を、ダミーセル２０の閾値電圧Ｖｔｄ近傍の電圧に設定する。これにより、ダミーセル２０は、強反転領域と弱反転領域の間の「遷移領域」において動作するようになる。この「遷移領域」とは、強反転領域から弱反転領域に、あるいは弱反転領域から強反転領域に移行する際の中間的な領域である。つまり、遷移領域においては、ドレイン電流が温度上昇に伴い減少する強反転領域の特性と、ドレイン電流が温度上昇に伴い増加する弱反転領域の特性の中間の特性が得られる。
【００５４】
図８は、本実施の形態における、ダミーセル２０に流れる基準電流Ｉｒｅｆの温度依存を示している。図８において、縦軸は基準電流（ダミーセル電流）Ｉｒｅｆを示し、横軸は温度を示している。また、リード電圧ＶＲとしては例えば３．０Ｖが印加されている。従来、ダミーセルは強反転領域で動作していたので、基準電流Ｉｒｅｆは関数ｆｄで示される特性を有していた（図３参照）。しかしながら、本実施の形態によれば、ダミーセル２０の制御ゲート２５にはリード電圧ＶＲより小さい第１電圧Ｖ１が印加される。具体的には、第１電圧Ｖ１がダミーセル２０の閾値電圧Ｖｔｄ近傍の電圧になるように、抵抗値Ｒ１及びＲ２が設定される。これにより、ダミーセル２０は強反転領域と弱反転領域の間の「遷移領域」において動作する。この場合、基準電流Ｉｒｅｆは、図８中の“関数ｆＤ”で示される特性を有する。この特性は、ドレイン電流が温度上昇に伴い減少する強反転領域の特性と、ドレイン電流が温度上昇に伴い増加する弱反転領域の特性の中間的な特性である。つまり、本実施の形態によれば、ダミーセル２０による基準電流Ｉｒｅｆは、温度に関係なくほぼ一定の値を示す。例えば図８において、その基準電流Ｉｒｅｆは、約５μＡである。
【００５５】
ダミーセル２０によって生成された基準電流Ｉｒｅｆは、ＰＭＯＳ５２にも流れる。ＰＭＯＳ５１、５２はカレントミラー回路を構成しており、またトランジスタサイズが同じであるため、ＰＭＯＳ５１に流れる電流も基準電流Ｉｒｅｆとなる。よって、ＮＭＯＳ５３にも基準電流Ｉｒｅｆが流れる。ＮＭＯＳ４４、５３はカレントミラー回路を構成しており、またトランジスタサイズが同じであるため、ＮＭＯＳ４４に流れる電流も基準電流Ｉｒｅｆとなる。また、ＮＭＯＳ４５、５３もカレントミラー回路を構成しており、またトランジスタサイズが同じであるため、ＮＭＯＳ４５に流れる電流も基準電流Ｉｒｅｆとなる。従って、接続点Ｏ２に流れる電流は、基準電流Ｉｒｅｆの２倍（例えば１０μＡ）になる。この接続点Ｏ２に流れる電流は、メモリセル１０に格納されたデータの検出に用いられるため、以下「センス電流Ｉｓｅｎ」と参照される。
【００５６】
また、メモリセル１０の制御ゲート１５にリード電圧ＶＲが印加され、格納されたデータ値に応じたメモリセル電流Ｉｃｅｌｌ（Ｉｏｎ，Ｉｏｆｆ）が流れる。ＰＭＯＳ４１にもメモリセル電流Ｉｃｅｌｌが流れる。ＰＭＯＳ４１、４２はカレントミラー回路を構成しており、またトランジスタサイズが同じであるため、ＰＭＯＳ４２に流れる電流もメモリセル電流Ｉｃｅｌｌとなる。
【００５７】
メモリセル１０がＯＮメモリセル（データ値：０）の場合、すなわちメモリセル電流Ｉｃｅｌｌが読み出し電流Ｉｏｎである場合、その読み出し電流Ｉｏｎはセンス電流Ｉｓｅｎより大きくなる。よって、接続点Ｏ１の電圧は、電源電圧ＶＤＤ近傍まで上昇し、出力ＯＵＴからは論理値「Ｌｏｗ」が出力されることになる。一方、メモリセル１０がＯＦＦメモリセル（データ値：１）の場合、すなわちメモリセル電流Ｉｃｅｌｌが読み出し電流Ｉｏｆｆである場合、その読み出し電流Ｉｏｆｆはセンス電流Ｉｓｅｎより小さくなる。よって、接続点Ｏ１の電圧は、グランド電圧ＧＮＤ近傍まで下降し、出力ＯＵＴからは論理値「Ｈｉ」が出力されることになる。
【００５８】
（効果）
本実施の形態による効果は以下の通りである。図９は、本実施の形態に係る不揮発性半導体記憶装置１の温度特性を示している。図９において、縦軸は電流Ｉｃｅｌｌ，Ｉｓｅｎを示し、横軸は温度を示している。上述の通り、電圧制御回路６０は、ダミーセル２０が強反転領域と弱反転領域の間の「遷移領域」において動作するように、第１電圧Ｖ１を設定する。よって、基準電流Ｉｒｅｆは、温度に関係なくほぼ一定の値を示す（図８参照）。また、この基準電流Ｉｒｅｆに基づいて生成されるセンス電流Ｉｓｅｎも、温度に関係なくほぼ一定の値を示す。図９において、このセンス電流Ｉｓｅｎの特性は、関数ｆＤ’で示されている。
【００５９】
消去が行われた直後、ＯＮメモリセルは強反転領域で動作し、その読み出し電流Ｉｏｎは関数ｆ０で示される（図３Ａ参照）。その後、経年変化によって、読み出し電流Ｉｏｎは減少し、その特性が関数ｆ０から関数ｆ０’に序々に変化する。動作領域がより遷移領域に近づくため、関数ｆ０’の傾きは、関数ｆ０の傾きより緩やかである。つまり、ＯＮメモリセルもダミーセル２０も、遷移領域、あるいはほぼ遷移領域で動作する。このため、読み出し電流Ｉｏｎ、センス電流Ｉｓｅｎともに、温度に依存せずにほぼ一定となる。これにより、読み出し電流Ｉｏｎとセンス電流Ｉｓｅｎの大小関係が反対になることが防がれる。低温〜高温領域にわたって、読み出し電流Ｉｏｎはセンス電流Ｉｓｅｎよりも大きくなるので、読み出し動作が正常に行われる。すなわち、動作可能な温度範囲が拡大し、不揮発性半導体記憶装置１の温度特性が向上する。
【００６０】
また、書き込みが行われた直後、ＯＦＦメモリセルは弱反転領域で動作し、その読み出し電流Ｉｏｆｆは関数ｆ１で示される（図３Ａ参照）。その後、経年変化によって、読み出し電流Ｉｏｆｆは増加し、その特性が関数ｆ１から関数ｆ１’に序々に変化する。動作領域がより遷移領域に近づくため、関数ｆ１’の傾きは、関数ｆ１の傾きより緩やかである。つまり、ＯＦＦメモリセルもダミーセル２０も、遷移領域、あるいはほぼ遷移領域で動作する。このため、読み出し電流Ｉｏｆｆ、センス電流Ｉｓｅｎともに、温度に依存せずにほぼ一定となる。これにより、読み出し電流Ｉｏｆｆとセンス電流Ｉｓｅｎの大小関係が反対になることが防がれる。低温〜高温領域にわたって、センス電流Ｉｓｅｎは読み出し電流Ｉｏｆｆよりも大きくなるので、読み出し動作が正常に行われる。すなわち、動作可能な温度範囲が拡大し、不揮発性半導体記憶装置１の温度特性が向上する。
【００６１】
このように、本実施の形態によれば、書き込み／消去が行われたメモリセル１０が長時間使用された後、そのメモリセル１０とダミーセル２０の動作状態はほぼ一致するようになる。これにより、不揮発性半導体記憶装置１において、広範囲の温度で読み出し動作を実行することが可能となる。つまり、不揮発性半導体記憶装置１の、温度に関する動作マージンが拡大する。
【００６２】
（第２の実施の形態）
（構成）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置は、図５に示された構成と同様の構成を有する。但し、基準電流Ｉｒｅｆからセンス電流Ｉｓｅｎを生成するためのＮＭＯＳ４５の有無は任意に設計され得る。センス電流Ｉｓｅｎは、基準電流Ｉｒｅｆに基づいて生成されればよい。以下の説明において、センス電流Ｉｓｅｎと基準電流Ｉｒｅｆは、等価に扱われる。
【００６３】
（動作）
第１の実施の形態と同様に、読み出し動作時、電圧制御回路６０は、ダミーセル２０の制御ゲート２５に第１電圧Ｖ１を供給する。この第１電圧Ｖ１は、メモリセル１０の制御ゲート１５に印加されるリード電圧ＶＲより小さくなるように設定される。
【００６４】
（効果）
図１０は、メモリセル１０及びダミーセル２０のＩＶ特性を示している。縦軸はドレイン電流Ｉｄを示し、横軸はそれぞれの制御ゲート（１５，２５）に印加される電圧Ｖｃｇ（リード電圧ＶＲ，第１電圧Ｖ１）を示している。ＯＮメモリセルのＩＶ特性を示す線とダミーセル２０のＩＶ特性を示す線は、図中の点Ｐで交差する。同様に、ＯＦＦメモリセルのＩＶ特性を示す線とダミーセル２０のＩＶ特性を示す線も交差する（図示されない）。
【００６５】
従来技術によれば、ＯＮメモリセルの制御ゲート１５とダミーセル２０の制御ゲート２５には、同じリード電圧ＶＲが印加されていた。ここで、メモリセル１０からの読み出し動作を正常に行うためには、Ｉｏｎ＞Ｉｒｅｆ＞Ｉｏｆｆの関係が満たされる必要がある。そのため、従来技術によれば、リード電圧ＶＲを点Ｐに対応した値（限界値）以下に設定することができなかった。もし、リード電圧ＶＲが限界値以下になると、図１０に示されるように、読み出し電流Ｉｏｎが基準電流Ｉｒｅｆより小さくなってしまう。読み出し電流Ｉｏｆｆに関しても、同様の限界値が存在する。これらのことは、不揮発性半導体記憶装置の動作領域に限界があったことを意味する。
【００６６】
しかしながら、本発明によれば、ダミーセル２０に供給される第１電圧Ｖ１は、ＯＮメモリセルに供給されるリード電圧ＶＲよりも低くなる。よって、リード電圧ＶＲが同じ場合であっても、本発明に係る基準電流Ｉｒｅｆは、従来の基準電圧Ｉｒｅｆより小さくなる。従って、たとえリード電圧ＶＲが限界値より小さくなっても、図１０に示されるように、読み出し電流Ｉｏｎより小さい基準電流Ｉｒｅｆを生成することが可能となる。つまり、リード電圧ＶＲが従来の不良動作領域にあっても、Ｉｏｎ＞Ｉｒｅｆ＞Ｉｏｆｆを満たすように基準電流Ｉｒｅｆ（第１電圧Ｖ１）を設定することが可能となり、正常な読み出し動作が可能となる。従って、本発明によれば、不揮発性半導体記憶装置１のリード電圧ＶＲに関する動作マージンが拡大する。最近、低電圧電源化の要求は増しており、リード電圧ＶＲの値をより低く設定することが望まれている。この点において、本発明は特に効果を奏する。
【００６７】
（第３の実施の形態）
（構成）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置は、第２の実施の形態と同様の構成を有する。
【００６８】
（動作）
本実施の形態は、第２の実施の形態の特殊な場合である。つまり、第２の実施の形態と同様に、読み出し動作時、第１電圧Ｖ１は、メモリセル１０の制御ゲート１５に印加されるリード電圧ＶＲより小さくなるように設定される。これにより、基準電流Ｉｒｅｆが読み出し電流Ｉｏｎより小さくなる領域が拡大する。ここで更に、本実施の形態によれば、パラメータα（式（４）参照）は、以下に示される特別な値に設定される。
【００６９】
メモリセル１０の制御ゲート１５と浮遊ゲート１３との間の容量をＣ１とする。また、メモリセル１０の浮遊ゲート１３と反転層が形成される基板表面との間の容量をＣ２とする。この時、メモリセル１０のゲート容量Ｃｏｘは、式：Ｃｏｘ＝Ｃ１・Ｃ２／（Ｃ１＋Ｃ２）で与えられる。また、読み出し時に制御ゲート１５に印加されるゲート電圧は、リード電圧ＶＲである。また、ＯＮメモリセルの閾値電圧はＶｔ０である。これらを用いて既出の式（２）を書き換えることによって、ＯＮメモリセルを流れる読み出し電流Ｉｏｎ（強反転領域）は、次のように与えられる。
【００７０】
【数５】
2006179126.tif 000007
【００７１】
一方、ダミーセル２０は、メモリセル１０とほぼ同一の構造を有するが、制御ゲート２５と浮遊ゲート２３は互いに短絡されている。よって、ダミーセル２０のゲート容量Ｃｏｘは、式：Ｃｏｘ＝Ｃ２で与えられる。また、読み出し時に制御ゲート２５に印加されるゲート電圧は、第１電圧Ｖ１である。また、ダミーセル２０の閾値電圧はＶｔｄである。これらを用いて既出の式（２）を書き換えることによって、ダミーセル２０を流れる基準電流Ｉｒｅｆ（強反転領域）は、次のように与えられる。
【００７２】
【数６】
2006179126.tif 000008
【００７３】
第１電圧Ｖ１は、既出の式（４）で表されるが、本実施の形態によれば、パラメータαは、次のように設定される。
【００７４】
【数７】
2006179126.tif 000009
【００７５】
この場合、上記式（４）（７）を用いて上記式（５）（６）を展開すれば明らかなように、式（５）、（６）においてリード電圧ＶＲに掛かる係数が等しくなる（係数＝（Ｗ/Ｌ）・μ・Ｃ１・Ｃ２／（Ｃ１＋Ｃ２））。但し、本実施の形態において、メモリセル１０とダミーセル２０のゲート長Ｌ及びゲート幅Ｗは、それぞれ等しいとする。このことは、“リード電圧ＶＲの変化”に対する電流Ｉｏｎ、Ｉｒｅｆの変化量（傾き）が等しくなることを意味する。
【００７６】
図１１は、読み出し電流Ｉｏｎと基準電流Ｉｒｅｆの、リード電圧ＶＲに対する依存性を示している。既出の図１０において、横軸はリード電圧ＶＲあるいは第１電圧Ｖ１を示していたが、この図１１においては、横軸はリード電圧ＶＲのみを示していることが注意されるべきである。あるリード電圧ＶＲに対応する基準電流Ｉｒｅｆの値は、そのリード電圧ＶＲに応じた第１電圧Ｖ１によってダミーセル２０に流れる電流値を示している。言い換えれば、既出の図１０中のＩｒｅｆ（本発明）に対応する点が、リード電圧ＶＲに対応する位置まで平行移動されている。
【００７７】
リード電圧ＶＲの変化に応じて、読み出し電流Ｉｏｎは変化する。また、リード電圧ＶＲの変化に連動して、第１電圧Ｖ１は、上記式（４）及び（７）の関係を満たしながら変化する。この第１電圧Ｖ１の変化に応じて、基準電流Ｉｒｅｆも変化する。上述の通り、また図１１に示されているように、本実施の形態によれば、強反転領域において、そのリード電圧ＶＲの変化に対する電流Ｉｏｎ、Ｉｒｅｆの変化量（傾き）が等しくなる。すなわち、リード電圧ＶＲに対する変化特性が同じになる。
【００７８】
尚、図１１においては、メモリセル１０とダミーセル２０が、ほぼ等しいリード電圧ＶＲで強反転領域から弱反転領域に移行する場合が示されている。その理由は、次の通りである。ダミーセル２０のゲート容量（Ｃ２）は、メモリセル１０のゲート容量（Ｃ１・Ｃ２／（Ｃ１＋Ｃ２））より大きい。トランジスタの閾値電圧とゲート容量は反相関の関係にあるため、ダミーセル２０の閾値電圧Ｖｔｄは、メモリセル１０の閾値電圧Ｖｔ０より小さい。また、ダミーセル２０の制御ゲート２５に供給される第１電圧Ｖ１は、メモリセル１０の制御ゲート１５に供給されるリード電圧ＶＲより小さい。よって、メモリセル１０が閾値近傍で動作している時、ダミーセル２０も閾値近傍で動作していると考えられる。
【００７９】
図１１と同様に、図１２は、読み出し電流Ｉｏｎとセンス電流Ｉｓｅｎの、リード電圧ＶＲに対する依存性を示している。図１１と同様に、横軸はリード電圧ＶＲを示している。縦軸には、基準電流Ｉｒｅｆの代わりにセンス電流Ｉｓｅｎが示されている。このセンス電流Ｉｓｅｎは、基準電流Ｉｒｅｆに基づいて生成される。従って、センス電流Ｉｓｅｎについても、リード電圧ＶＲに対する変化特性は、読み出し電流Ｉｏｎの変化特性と同じになる。
【００８０】
以上に説明されたように、本実施の形態は、第２の実施の形態の特別な場合であり、パラメータαは式（７）を満たすように設定される。つまり、式（７）が満たされるように、抵抗値Ｒ１及び抵抗値Ｒ２が設定される。これにより、リード電圧ＶＲの変化に対する電流Ｉｏｎ、Ｉｒｅｆの変化量（傾き）は等しくなる。例えば、通常のフラッシュメモリの場合、容量Ｃ１と容量Ｃ２が同じ値になるように製造されることが多い。この時、パラメータαは０．５となる。式（７）が満たされるためには、抵抗値Ｒ１と抵抗値Ｒ２が、同じになるように設定されればよい。この時、電圧制御回路６０は、リード電圧ＶＲの半分の電圧を、ダミーセル２０の制御ゲート２５に供給する。
【００８１】
（効果）
本実施の形態によれば、ダミーセル２０に供給される第１電圧Ｖ１は、ＯＮメモリセルに供給されるリード電圧ＶＲよりも低くなる。これにより、第２の実施の形態と同様に、基準電流Ｉｒｅｆが読み出し電流Ｉｏｎより小さくなる領域が拡大する。更に、パラメータαが式（７）を満たすことにより、図１１及び図１２に示されたように、両セルに対する特性を示す２本の線が交わることがなくなる。従って、正常な読み出し動作が実現されるリード電圧ＶＲの範囲が“最大限”に拡大する。すなわち、不揮発性半導体記憶装置１の、リード電圧ＶＲに関する動作マージンが最大限に拡大する。
【００８２】
リード電圧ＶＲは、典型的には電源電圧である。本実施の形態によれば、電源電圧が高い場合から低い場合まで、ＯＮメモリセルのデータを正常に検出することが可能となる。特に、従来不可能であった低電圧電源の場合においても、正常な読み出し動作が可能となる。例えば、従来のマイコンに搭載されるフラッシュＲＯＭの最低電源電圧は２．０Ｖ程度であった。最近は、より低電圧（例えば１．５Ｖ）での読み出し動作が要求されている。本発明は、このような低電源電圧化の要求に応えることができる。
【００８３】
（第４の実施の形態）
図１３は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図である。図１３において、図５に示された構成と同様の構成には同一の符号が付され、その説明は適宜省略される。
【００８４】
本実施の形態の不揮発性半導体記憶装置１ａにおいては、シングルゲート型のＮチャネルエンハンストランジスタがダミーセル２０’として使用される。このダミーセル２０’のソースはグランドＧＮＤに接続されている。電圧制御回路６０は、このダミーセル２０’のゲートに第１電圧Ｖ１を印加する。このダミーセル２０’の特性は、上述の実施の形態で用いられた制御ゲート２５と浮遊ゲート２３が短絡されたダミーセル２０の特性と同一である。
【００８５】
電圧制御回路６０は、リード電圧ＶＲより小さくなるように第１電圧Ｖ１を設定する。これにより、第２の実施の形態と同様の効果が得られる。また、第１の実施の形態と同様に、電圧制御回路６０は、ダミーセル２０’が強反転領域と弱反転領域の間の「遷移領域」において動作するように、第１電圧Ｖ１を設定してもよい。つまり、電圧制御回路６０は、第１電圧Ｖ１を、ダミーセル２０’の閾値電圧近傍の電圧に設定してもよい。この場合、第１の実施の形態と同様の効果が得られる。あるいは、電圧制御回路６０は、上記式（７）を満たすように、第１電圧Ｖ１を設定してもよい。この場合、第３の実施の形態と同様の効果が得られる。抵抗値Ｒ１及びＲ２は、適宜設定され得る。
【００８６】
本実施の形態による追加的な効果は、以下の通りである。ダミーセルとしてメモリセル１０と同様のスタックゲート型構造が採用される場合、その構造の複雑さ故に、製造上のばらつきが大きくなる。これは、ダミーセルに流れる電流のばらつきの原因となる。製造上のばらつきを抑えるために、ダミーセルを囲むように同じ構造を有する複数のセルを配置する場合、レイアウトサイズが増大してしまう。本実施の形態によれば、ロジック回路等で通常しようされるＮチャネル・エンハンストランジスタが、ダミーセル２０’として採用される。このようなトランジスタは、基本的なＭＯＳトランジスタであり、シンプルな構造を有している。従って、製造上のばらつきが、上述の実施の形態に比べて低減される。よって、ダミーセル２０’に流れる電流のばらつきが抑制される。
【００８７】
（第５の実施の形態）
図１４は、本発明の第５の実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図である。図１４において、図５に示された構成と同様の構成には同一の符号が付され、その説明は適宜省略される。
【００８８】
本実施の形態に係る不揮発性半導体記憶装置１ｂにおいて、ダミーセル２０のソースは、直接グランドに接続されず、第３抵抗７０を介してＧＮＤに接続されている。また、電圧制御回路６０’は、リード電圧ＶＲを第１電圧Ｖ１として、ダミーセル２０の制御ゲート２５に出力する。つまり、読み出し動作時、メモリセル１０の制御ゲート１０とダミーセル２０の制御ゲート２５には、同じリード電圧ＶＲが印加される。基準電流をＩｒｅｆ、第３抵抗７０の抵抗値をＲｓとする時、本実施の形態におけるダミーセル２０のゲート・ソース電圧Ｖｇｓは、次の式で表される。
【００８９】
【数８】
2006179126.tif 000010
【００９０】
よって、本実施の形態においても、ダミーセル２０のゲート・ソース電圧Ｖｇｓが、メモリセル１０のゲート・ソース電圧（リード電圧ＶＲ）よりも小さくなる。つまり、そのゲート・ソース電圧Ｖｇｓは、式：Ｖｇｓ＝αＶＲで与えられる。これにより、第２の実施の形態と同様の効果が得られる。また、第１の実施の形態と同様に、ダミーセル２０が強反転領域と弱反転領域の間の「遷移領域」において動作するように、第３抵抗７０の抵抗値Ｒｓが設定されてもよい。つまり、式（８）で表されたゲート・ソース電圧Ｖｇｓが、ダミーセル２０の閾値電圧Ｖｔｄ近傍になるように、第３抵抗７０の抵抗値Ｒｓが設定されてもよい。この場合、第１の実施の形態と同様の効果が得られる。
【００９１】
あるいは、第３の実施の形態と同様に、パラメータαが上記式（７）を満たすように設定されてもよい。この場合、ダミーセル２０のゲート・ソース電圧Ｖｇｓは、次の式で表される。
【００９２】
【数９】
2006179126.tif 000011
【００９３】
この時、上記式（８）と式（９）を用いることによって、次の式が得られる。
【００９４】
【数１０】
2006179126.tif 000012
【００９５】
この式（１０）を満たすように、抵抗値Ｒｓが設定される。この場合、第３の実施の形態と同様の効果が得られる。例えば、容量Ｃ１とＣ２が等しく、リード電圧ＶＲが３．０Ｖ、基準電流が５．０μＡであるとき、第３抵抗７０の抵抗値Ｒｓは、３００ｋΩに設定されればよい。また、第３の実施の形態の場合と同様に、シングルゲート型のＮチャネル・エンハンストランジスタがダミーセル２０’として用いられてもよい。
【００９６】
本実施の形態による追加的な効果は、以下の通りである。既出の実施の形態においては、第１抵抗６１と第２抵抗６２を用いた分圧により、所望の第１電圧Ｖ１が得られていた。その場合、製造上のばらつきや各抵抗のバイアス依存によって、設計上の所望の抵抗分割比が崩れる可能性がある。抵抗分割比が所望の値からずれると、第１電圧Ｖ１も所望の値からずれることになる。本実施の形態によれば、ダミーセル２０の制御ゲート２５には、リード電圧ＶＲが供給される。よって、抵抗分割比について考慮する必要性がなくなる。
【００９７】
以上に説明されたように、本発明に係る読み出し回路３０及びそれを備える不揮発性半導体記憶装置（１、１ａ、１ｂ）によれば、温度特性が向上する。また、動作範囲が拡大する。
【図面の簡単な説明】
【００９８】
【図１】図１は、従来の不揮発性半導体記憶装置の構成を示す回路図である。
【図２】図２は、従来技術に係るメモリセル及びダミーセルのＩＶ特性を示すグラフ図である。
【図３Ａ】図３Ａは、従来技術に係るメモリセルのドレイン電流の温度依存を示すグラフ図である。
【図３Ｂ】図３Ｂは、従来技術に係るダミーセルのドレイン電流の温度依存を示すグラフ図である。
【図４】図４は、従来の不揮発性半導体記憶装置の温度特性を示すグラフ図である。
【図５】図５は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図である。
【図６Ａ】図６Ａは、本発明に係るメモリセルの構造を示す断面図である。
【図６Ｂ】図６Ｂは、本発明に係るメモリセルの構造を示す平面図である。
【図７Ａ】図７Ａは、本発明に係るダミーセルの構造を示す断面図である。
【図７Ｂ】図７Ｂは、本発明に係るダミーセルの構造を示す平面図である。
【図８】図８は、本発明に係るダミーセルのドレイン電流の温度依存を示すグラフ図である。
【図９】図９は、本発明に係る不揮発性半導体記憶装置の温度特性を示すグラフ図である。
【図１０】図１０は、メモリセル及びダミーセルのＩＶ特性を示すグラフ図である。
【図１１】図１１は、本発明に係る読み出し電流と基準電流のリード電圧依存を示すグラフ図である。
【図１２】図１２は、本発明に係る読み出し電流とセンス電流のリード電圧依存を示すグラフ図である。
【図１３】図１３は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図である。
【図１４】図１４は、本発明の第５の実施の形態に係る不揮発性半導体記憶装置の構成を示す回路図である。
【符号の説明】
【００９９】
１    不揮発性半導体記憶装置
１０    メモリセル（メモリセルトランジスタ）
１１    基板
１２    トンネル絶縁膜
１３    浮遊ゲート
１４    ゲート絶縁膜
１５    制御ゲート
１６    ソース
１７    ドレイン
１８    拡散層
１９    コンタクト
２０    ダミーセル（ダミーセルトランジスタ）
２１    基板
２２    トンネル絶縁膜
２３    浮遊ゲート
２４    ゲート絶縁膜
２５    制御ゲート
２６    ソース
２７    ドレイン
２８    拡散層
２９    コンタクト
３０    読み出し回路
３１    インバータ
４０    電流センスアンプ回路
４１、４２    ＰＭＯＳ
４３、４４、４５    ＮＭＯＳ
４６    ＮＯＲ
５０    基準電流回路
５１、５２    ＰＭＯＳ
５３、５４    ＮＭＯＳ
５５    ＮＯＲ
６０    電圧制御回路
６１    第１抵抗
６２    第２抵抗
６３    中間ノード
７０    第３抵抗
【図１】
2006179126.tif 000013
【図２】
2006179126.tif 000014
【図３Ａ】
2006179126.tif 000015
【図３Ｂ】
2006179126.tif 000016
【図４】
2006179126.tif 000017
【図５】
2006179126.tif 000018
【図６Ａ】
2006179126.tif 000019
【図６Ｂ】
2006179126.tif 000020
【図７Ａ】
2006179126.tif 000021
【図７Ｂ】
2006179126.tif 000022
【図８】
2006179126.tif 000023
【図９】
2006179126.tif 000024
【図１０】
2006179126.tif 000025
【図１１】
2006179126.tif 000026
【図１２】
2006179126.tif 000027
【図１３】
2006179126.tif 000028
【図１４】
2006179126.tif 000029