(57)【要約】      （修正有）【課題】クロック信号の変形又はゆがみに耐えられるシフトレジスタを提供する。【解決手段】シフトレジスタの偶数ステージにおいては、ラッチ回路７１０、７２０の入力ターミナル及び出力ターミナルに変換器７３０、７４０が加えられる。また、シフトレジスタは２つのコントロールクロック信号ＣＬＫ１、ＣＬＫ２に基づいて作動する。【選択図】    図７
2006031908.tif 000002
【特許請求の範囲】
【請求項１】
複数のステージを含むシフトレジスタであって、
各ステージは第１のクロックト変換器及びラッチループを含む対応するラッチ回路を含み、第１のクロックト変換器は、第１のクロック信号及び第２のクロック信号によって制御されて入力信号を変換し変換された入力信号はラッチループによってラッチされ、ラッチされた入力信号は入力信号として次のステージに適用され、
複数のステージ中の偶数のステージにおいては、第１の変換器は、対応するラッチ回路の入力信号を変換するための第１のクロックト信号クロックト変換器の出力ターミナルの前に配置され、偶数のステージにおける対応するラッチ回路の出力信号としてラッチされた入力信号を変換するためのラッチループの出力ターミナルの後に第２の変換器が配置されるシフトレジスタ。
【請求項２】
各ラッチ回路のラッチループが第３の変換器と第２クロックト変換器を含み、第３の変換器の入力ターミナルは第１のクロックト変換器の出力及び第２のクロックト変換器の出力ターミナルに接続され、第２のクロックト変換器の入力ターミナルは第３の出力に接続され、
第２のクロックト変換器は第１クロック信号と第２クロック信号によって制御される請求項１に記載のシフトレジスタ。
【請求項３】
第１のクロック信号と第２のクロック信号の負荷サイクルは５０％に等しくない請求項１に記載のシフトレジスタ。
【請求項４】
第１のクロック信号と第２のクロック信号が互いに重複する請求項１に記載のシフトレジスタ。
【請求項５】
請求項１に記載のシフトレジスタを用いるフラットパネルディスプレイであって、
縦列と横列に配列された複数の画素、画素の縦列に配置される複数のデータ信号線、画素の横列に配置される複数のスキャン信号線を含み、画像表示のための画像データはスキャン信号線から供給されるスキャン信号に同期する画素へのデータ信号線から供給されるフラットパネル、
前記タイミング信号と同期して複数のデータ信号線に画像信号を連続的に出力するデータ駆動回路、
前記タイミング信号と同期して複数のスキャン信号線にスキャン信号を連続的に出力するゲート駆動回路、を含み、
ここで、データ駆動回路は、データ信号線に対応して画像データを受信するためのサンプル信号を連続的にシフトする回路としてシフトレジスタを含むフラットパネルディスプレイ。
【請求項６】
データ駆動回路及びゲート駆動回路の少なくとも１つが、画素を構成する要素と共に、ドライバーを構成する回路として、フラットパネルを構成する基板上に形成された要素を含む請求項５に記載のフラットパネルディスプレイ。
【請求項７】
フラットパネルはアクティブマトリックス液晶パネルである請求項５に記載のフラットパネルディスプレイ。
【請求項８】
フラットパネルはアクティブマトリックス有機発光ディスプレイ（ＯＬＥＤ）パネルである請求項５に記載のフラットパネルディスプレイ。
【請求項９】
請求項１に記載のシフトレジスタを使用するフラットパネルディスプレイであって、
縦列と横列に配列される複数の画素、画素の縦列に配列される複数のデータ信号、及び、画素の縦列に配列される複数のスキャン信号線を含み、画像ディスプレイの画像データは、スキャン信号線から供給されるスキャン信号に同期する画素へのデータ信号線から供給されるフラットパネル、
前記タイミング信号に同期して複数のデータ信号線に画像データを連続的に出力するデータ駆動回路、
前記タイミング信号に同期して複数のスキャン信号線にスキャン信号を連続的に出力するデータ駆動回路、
ここで、スキャン信号ドライバーは、スキャン信号線に対応してスキャン信号を連続的にシフトする回路としてシフトレジスタを含むフラットパネルディスプレイ装置。
【請求項１０】
データ駆動回路及びゲート駆動回路の少なくとも１つが、画素を構成する要素と共にドライバーを構成する回路として、フラットパネルを構成する基板上に形成された要素を含む請求項９に記載のフラットパネルディスプレイ。
【請求項１１】
フラットパネルはアクティブマトリックス液晶パネルである請求項９に記載のフラットパネルディスプレイ。
【請求項１２】
フラットパネルはアクティブマトリックス有機発光ディスプレイ（ＯＬＥＤ）パネルである請求項５に記載のフラットパネルディスプレイ。
【請求項１３】
第１のクロック信号と第２のクロック信号と同期するデジタル信号を連続的に移送するシフトレジスタであって、
各ステージは対応するラッチ単位を含み、各ラッチ単位は第１のクロック信号及び第２のクロック信号に基づいて入力信号に対応する信号を出力し、出力信号は、次のステージのラッチ単位の入力信号として次のステージに適用される複数の連続して直列に接続されたステージを含み、
ここで、複数のステージの偶数ステージにおいて、第１の変換器は対応するラッチ単位のための入力信号を変換するためのラッチ単位の入力ターミナルの前に配置され、第２の変換器は偶数ステージにおける対応するラッチ回路の出力信号として、ラッチ単位からの出力を変換するラッチ単位の出力ターミナルの後に配置されるシフトレジスタ。
【請求項１４】
第１のクロック信号及び第２のクロック信号の負荷サイクルは５０％に等しくない請求項１３に記載のシフトレジスタ。
【請求項１５】
第１のクロック信号と第２のクロック信号は互いに重複する請求項１３に記載のシフトレジスタ。
【請求項１６】
請求項１３に記載されるシフトレジスタを使用するフラットディスプレイ装置であって、
縦列と横列に配列される複数の画素、画素の縦列に配列される複数のデータ信号、及び、画素の縦列に配列される複数のスキャン信号線を含み、画像ディスプレイの画像データは、スキャン信号線から供給されるスキャン信号に同期する画素へのデータ信号線から供給されるフラットパネル、
前記タイミング信号に同期して複数のデータ信号線に画像データを連続的に出力するデータ駆動回路、
前記タイミング信号に同期して複数のスキャン信号線にスキャン信号を連続的に出力するデータ駆動回路、
ここで、データ駆動回路は、データ信号線に対応して画像データを受信するサンプル信号を連続的にシフトする回路としてシフトレジスタを含むフラットパネルディスプレイ装置。
【請求項１７】
データ駆動回路及びゲート駆動回路の少なくとも１つが、画素を構成する要素と共に、ドライバーを構成する回路として、フラットパネルを構成する基板上に形成された要素を含む請求項１６に記載のフラットパネルディスプレイ。
【請求項１８】
フラットパネルはアクティブマトリックス液晶パネルである請求項１６に記載のフラットパネルディスプレイ。
【請求項１９】
フラットパネルはアクティブマトリックス有機発光ディスプレイ（ＯＬＥＤ）パネルである請求項１６に記載のフラットパネルディスプレイ。
【請求項２０】
請求項１３に記載のシフトレジスタを使用するフラットパネルディスプレイ装置であって、
縦列と横列に配列される複数の画素、画素の縦列に配列される複数のデータ信号、及び、画素の縦列に配列される複数のスキャン信号線を含み、画像ディスプレイの画像データは、スキャン信号線から供給されるスキャン信号に同期する画素へのデータ信号線から供給されるフラットパネル、
前記タイミング信号に同期して複数のデータ信号線に画像データを連続的に出力するデータ駆動回路、
前記タイミング信号に同期して複数のスキャン信号線にスキャン信号を連続的に出力するデータ駆動回路、
ここで、スキャン信号線ドライバーは、スキャン信号線に対応してスキャン信号を連続的にシフトする回路としてシフトレジスタを含むフラットパネルディスプレイ装置。
【請求項２１】
データ駆動回路及びゲート駆動回路の少なくとも１つが、画素を構成する要素と共に、ドライバーを構成する回路として、フラットパネルを構成する基板上に形成された要素を含む請求項２０に記載のフラットパネルディスプレイ。
【請求項２２】
フラットパネルはアクティブマトリックス液晶パネルである請求項２０に記載のフラットパネルディスプレイ。
【請求項２３】
フラットパネルはアクティブマトリックス有機発光ディスプレイ（ＯＬＥＤ）パネルである請求項２０に記載のフラットパネルディスプレイ。
【請求項２４】
第１のクロック信号及び第２のクロック信号に基づいて入力信号を処理するシフトレジスタであって、
第１及び第２のクロック信号に基づいて入力信号をラッチする第１のラッチ回路を含む第１ステージ、
第１のステージの出力を変換する第１の変換器を含む第２ステージ、第１変換器に接続される第２のラッチ回路、及び第２のラッチ回路の出力を変換する第２の変換器を含む第２ステージを含むシフトレジスタ。
【請求項２５】
第１クロック信号は５０％以下の負荷サイクルを有する請求項２４に記載のシフトレジスタ。
【請求項２６】
第２クロック信号は５０％以下の負荷サイクルを有する請求項２４に記載のシフトレジスタ。
【請求項２７】
第１及び第２のクロック信号のパルスは互いに重複する請求項２４に記載のシフトレジスタ。
【請求項２８】
請求項２４に記載のシフトレジスタにおいて、更に、第１及び第２のクロック信号に基づいて第２ステージの出力をラッチする第３のラッチ回路を含み、第２ステージに接続される少なくとも１つの追加のステージを含むシフトレジスタ。
【請求項２９】
請求項２４に記載のシフトレジスタであって、第１及び第２の各ラッチ回路は、
第１及び第２のクロック信号に基づいて作動する第１のクロックト変換器
第１及び第２のクロック信号に基づいて第１のクロックト変換器の出力を通過するように設計されたフリップフロップ回路を含むシフトレジスタ。
【請求項３０】
請求項２９に記載のシフトレジスタであって、フリップフロップ回路は、第１のクロックト変換器の出力に接続される第３変換器、及び、第２変換器の出力から入力に接続され、第１及び第２のクロック信号に基づいて作動する第２のクロックト変換器を含むシフトレジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシフトレジスタに関するものである。
【背景技術】
【０００２】
シフトレジスタは、データ信号を一時的に蓄積し、移送するために主として使用される連続した論理回路のよく知られた１種である。典型的なシフトレジスタは、１つのステージの出力が次のステージの入力になるように互いに接続されたラッチ回路又はフリップフロップ回路のステージ又はグループを含む。シフトレジスタにおける各ステージは、通常１又は２以上のクロック信号によって駆動される。シフトレジスタはフラットパネルディスプレイのような様々な種類の電子装置に広く使用されている。
【０００３】
図３は、従来のシフトレジスタ回路３００を示す。示されるように、シフトレジスタは開始信号ＳＴを受取り、この信号はラッチ１からラッチｓまでのラッチ回路のＳステージを通して連続的に移送される。シフトレジスタ３００は、また、出力信号ＯＵＴ１からＯＵＴｓを出力するように構成されている。シフトレジスタ３００はクロック信号ＣＬＫ及び反転ＣＬＫクロック信号（以後、「ＸＣＬＫ」という）に基づいて作動する。ここで、ＸＣＬＫは、クロック信号ＣＬＫによって得られる。ＣＬＫ及びＸＣＬＫのような相補的なクロック信号はその構成要素の作動特性のため従来のシフトレジスタにおいて使用される。
【０００４】
図４Ａは従来のシフトレジスタ４００の詳細な図を示す。図に示されるように、シフトレジスタ４００はデータ信号ＳＴを処理し、クロック信号ＣＬＫ及びＸＣＬＫに基づいて作動する。シフトレジスタ４００は隣接する２ステージのラッチ回路４１０及び４２０を包含する。ラッチ回路４１０は１つの変換器４１３と２つの隣接するラッチ回路４１０と４２０を含む。ラッチ回路４１０は１つの変換器４１３と２つのクロックト変換器４１１と４１５を含む。ラッチ回路４２０は変換器４２３と２つのクロックト変換器４２１と４２５を含む。ラッチ回路４１０及び４２０において、変換器４１３及び４１５並びに４２３及び４１５はそれぞれフリップフロップ回路を形成するために一緒に接続される。
【０００５】
シフトレジスタ４００の作動について記載する。信号ＳＴはラッチ回路４１０のクロック信号４１１に送られる。一組の出力信号ＯＵＴK及びＯＵＴK+1が変換器３１３及び４２３の出力においてラッチ回路４１０及び４２０からそれぞれ得ることができる。
【０００６】
シフトレジスタ４００を通じて信号ＳＴの進展を管理するために、ラッチ回路４１０及び４２０は、１又は２以上のクロック信号の上昇及び下降に対応して、連続的に信号ＳＴをラッチする。特に、ラッチ回路４１０及び４２０は２つのクロック信号ＣＬＫ及びＸＣＬＫによって制御される。特に、ラッチ回路４１０及び４２０は２つのクロック信号ＣＬＫ及びＸＣＬＫによって制御される。クロック信号ＣＬＫ及びＸＣＬＫは、それぞれ、ラッチ回路４１０及び４２０のクロックト変換器４１１、４１５、４２１及び４２５の制御ターミナルに供給される。
【０００７】
図４Ｂはクロック信号ＣＬＫ及びＸＣＬＫの例を示す。示されるように、クロック信号ＣＬＫ及びＸＣＬＫは位相が逆であり、５０％の負荷サイクルを有する。ＣＬＫ及びＸＣＬＫのような相補クロック信号はそのクロックト変換器の作動特性のために従来のシフトレジスタに使用される。クロックト変換器４１１、４１５、４２１及び４２５のようなラッチ回路４１０及び４２０のクロックト変換器の内部構造及び作動は図５を参照して記載する。
【０００８】
図５はクロックト変換器４１１、４１５、４２１及び４２５のような従来のクロックト変換器の例を示す。特に、クロックト変換器５００は一組のクロックト信号ＣＫＮ及びＣＫＰに基づいて出力信号ＯＵＴを生成するために入力信号ＩＮを処理することが示されている。典型的には、クロックト変換器５００はＰ型ＭＯＳ（ＰＭＯＳ）トランジスタＭ１及びＭ２並びに２つのＮ型ＭＯＳ（ＮＭＯＳ）トランジスタＭ３及びＭ４から構成されている。
【０００９】
入力信号ＩＮはＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ４に送られる。この間、クロック信号ＣＫＰ及びＣＫＮは、それぞれ、ＰＭＯＳトランジスタＭ２及びＮＭＯＳトランジスタＭ３にそれぞれ送られる。クロック信号ＣＫＰ及びＣＫＮは、ＣＬＫ及びＸＣＬＫと同じ波形を有する。これについては、上記図４Ｂを参照して記載する。すなわち、ＣＫＰ及びＸＣＬＫも、反対の位相を有し、５０％の負荷サイクルを有する。クロック信号ＣＫＰ及びＣＫＮは高いところから低いところ及び低いところから高いところに移るので、トランジスタＭ２及びＭ３は、入力信号ＩＮを出力信号にゲートする。出力信号ＯＵＴはＰＭＯＳトランジスタＭ２及びＮＭＯＳトランジスタＭ３の間から得られる。したがって、従来のシフトレジスタ回路におけるクロックト変換器の作動は一組の相補的クロック信号に依存する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来のシフトレジスタは位相が反対で５０％の負荷サイクルを有する相補的クロック信号を使用するので、これらはクロック信号における変形又はゆがみに感度が高い。クロック信号の変形は、ゲート遅延、クロック線の特性又は温度変動のような多くのファクターによって引き起こされ得る。
【００１１】
クロックのゆがみ又は変形の例は図６を参照して示される。これに示されるように、Ｔ１時において、クロック信号ＣＫＰはその位相をロッジック高レベルからロジック低レベルに変化させる。しかしながら、クロック信号ＣＫＮは、時間の遅延のためにその位相を低いレベルから高いレベルに変えず、むしろ、遅延時間ｔ後にその位相を変え始める。ＣＫＰに対するＣＫＮの遅延は、例えば、トランジスタ２にトランジスタＭ３に相関する同期化出力する。これは、クロックト変換器５００及び／又はシフトレジスタ４００からの誤った出力信号をもたらす。したがって、クロック信号間における位相変化は従来のシフトレジスタの異常な又は誤った作動をもたらす。
【００１２】
したがって、クロック信号における変化に耐えられるシフトレジスタを供給することが望まれる。
【課題を解決するための手段】
【００１３】
本発明の実施例に沿うと、シフトレジスタは複数のステージを含む。各ステージは第１のクロックト変換器及びラッチループを含む対応するラッチ回路を含む。第１のクロックト変換器は第１のクロック信号及び第２のクロック信号によって制御され、入力信号を変換し、変換された入力信号はラッチループによってラッチされる。ラッチされた入力信号は入力信号として次のステージに適用される。複数のステージの偶数のステージにおいて、第１の変換器は、対応するラッチ回路の入力信号を変換するための第１のクロックト信号クロックト変換器の出力ターミナルの前に配置され、偶数のステージにおける対応するラッチ回路の出力信号としてラッチされた入力信号を変換するためのラッチループの出力ターミナルの後に第２の変換器が配置される。
【００１４】
本発明の他の実施態様によれば、第１のクロック信号と第２のクロック信号と同期するデジタル信号を連続的に移送するシフトレジスタが供給される。シフトレジスタは、複数の連続して直列に接続されたステージを含む。各ステージは対応するラッチ単位を含み、各ラッチ単位は第１のクロック信号及び第２のクロック信号に基づいて入力信号に対応する信号を出力する。出力信号は、次のステージのラッチ単位の入力信号として次のステージに適用される。複数のステージの偶数ステージにおいて、第２の変換器は偶数ステージにおける対応するラッチ回路の出力信号として、ラッチ単位からの出力を変換するラッチ単位の出力ターミナルの後に配置される。
【００１５】
本発明の他の実施態様によれば、シフトレジスタは第１のクロック信号及び第２のクロック信号に基づいて入力信号を処理する。シフトレジスタは第１ステージと第２ステージを含む。第１ステージは、第１及び第２のクロック信号に基づいて入力信号をラッチする第１のラッチ回路を含む。第２ステージは、第１のステージの出力を変換する第１の変換器、第１のステージに接続される第２のラッチ回路、及び第２のラッチ回路の出力を変換する第２の変換器を含む。第２ステージは第１ステージの出力を変換する第１の変換器、第１の変換器に接続される第２のラッチ回路及び第２のラッチ回路の出力を変換する第２の変換器を含む。
【００１６】
本発明の他の利点は、次に記載され、分的には記載から自明であり、又は本発明の実施から明らかである。次の一般的な記載及び詳細な説明は典型的なものであり、特許請求の範囲で請求した発明を更に説明するために提供するものである。
【００１７】
本発明の様々な実施態様はクロック信号における変形又はゆがみに耐えられるシフトレジスタを提供する。本発明の原理に沿ったシフトレジスタはフラットパネルディスプレイのようなディスプレイ用のドライバー回路において使用される。いくつかの実施態様において、シフトレジスタはラッチ回路の多くのステージを含む。変換器は偶数の入力及び出力に加えられる。さらに、シフトレジスタは２つの異なるクロック信号に基づいて作動する。クロック信号は５０％以外の負荷サイクルを有し、任意に互いに重なり合う。
【発明を実施するための最良の形態】
【００１８】
本発明の典型的な実施例に対する詳細において引用がなされ、これは添付の図面に示されている。可能な限り、同じ又は同様の部分を引用する図面を通して同じ引用番号が使用される。
【００１９】
図１はディスプレイ１００の１つの実施例を示す。ディスプレイ１００はフラットパネルディスプレイのようなどのような種類のディスプレイであってもよい。当業者は、カソードチューブ（ＣＲＴ），液晶ディスプレイ（ＬＣＤ）及びプラズマディスプレイのような他のタイプのようなタイプが本発明の原理に適合することが理解できよう。例えば、ディスプレイ１００は有機発光ディスプレイ（ＯＬＥＤ）、フィールドエミッションディスプレイ（ＦＥＤ）、プラズマディスプレイパネル（ＰＤＰ）などである。
【００２０】
説明の目的のため、ディスプレイ１００は多結晶シリコン薄膜トランジスタ液晶ディスプレイ（ポリシリコンＴＦＴフラットパネルディスプレイ）が実施されるものとして記載されている。特に、ディスプレイ１００はデータ駆動回路１１０及びガラス基板上に形成されるゲート駆動回路１２０を含む。ターミナル部１３０はフィルムケーブル１４０を使用して集積印刷ボード（ＰＣＢ）に接続される。
【００２１】
図２ＡはポリシリコンＴＦＴフラットパネルディスプレイ２００のより詳細な図を示す。特に、図２Ａはポリシリコンフラットパネルディスプレイ装置２００の構造を示す。ディスプレイ装置２００は画素アレイ２０７、データ駆動回路２１０及びゲート駆動回路２２０を含む。
【００２２】
図２Ａに示されるように、データ駆動回路２１０はＤＬ1からＧＬNのＭデータ信号を有する画素アレイ２０７に接続される。ゲート駆動回路２２０はＮスキャン信号線ＧＬ１〜ＧＬｎをスキャンしながらＮによって画素アレイ２０７に接続される。画素アレイ内において、画素ＰＩＸijが各データ信号線ＤＬi（ここで、”ｊ”は１とＮの間の整数である）の交差点に形成される。データ駆動回路２１０及びゲート駆動回路２２０は、単一マトリックス又は複数マトリックスのような多くのマトリックス構造に基づいてピクセルアレイに接続される。
【００２３】
いくつかの実施態様において、データ駆動回路２１０及び２２０が薄膜トランジスタから作られた構成部を使用してディスプレイ２００に組み込まれる。もちろん、当業者は、ハードウェア、ソフトウェア、ファームウェア又はこれらの組合せを用いて組み込まれる。
【００２４】
データ駆動回路の構造及びゲート駆動回路２２０については図２Ｂ及び２Ｃそれぞれを用いて記載する。
【００２５】
図２Ｂはデータ駆動回路２１０の基本構造を示す。示されるように、データ駆動回路２１０はシフトレジスタ２３０、レベルシフター２４０及びバッファ２５０を含む。これらの構成要素についてさらに記載する。
【００２６】
シフトレジスタ２３０は開始信号ＤＴＤを受信し、刻時信号に基づいてそれを転送する。シフトレジスタ２３０は、点連駆動動法又は線連続駆動法のような公知の手法に基づいて作動した。シフトレジスタ２３０は公知の構成要素を用いて組み込まれ、設計される。例えば、いくつかの実施例において、シフトレジスタ２３０は静的シフトレジスタとして組み込まれる。
【００２７】
レベルシフター２４０は、シフトレジスタ２３０からの信号をスイッチ要素をＯＮにするレベルに変調する。レベルシフター２４０は公知の構成要素を用いて組み込まれる。
【００２８】
バッファ２５０は選択的であり、画素アレイ２０７、例えば、ラインＤＬ１〜ＤＬＭに入れるディスプレイデータを制御することができる。
【００２９】
図２Ｃは、ゲート駆動回路２２０の基本構造を示す。示されるように、ゲート駆動回路は、シフトレジスタ２６０、レベルシフタ２７０及びバッファ２８０を含む。
【００３０】
シフトレジスタ２６０は開始信号ＳＴＳを受信し、刻時信号ＣＫＳに基づいてディスプレイに転送する。シフトレジスタ２６０は組み込まれ、公知の構成要素を使用して設計される。例えば、いくつかの実施例において、シフトレジスタ２６０は静的シフトレジスタとして組み込まれる。
【００３１】
レベルシフタ２７０は、シフトレジスタ２６０からのシグナルを異なるレベルに調節する。レベルシフタ２７０は公知の構成部品を用いて組み込まれる。バッファ２８０は駆動信号のタイミングを画素アレイ２０７、すなわち、ＧＬ1からＧＬNに制御する。
【００３２】
もちろん、当業者は他の多くの構成要素がデータ駆動回路２１０及びゲート駆動回路２２０に組み込むことができる。例えば、駆動回路２１０及び２２０はアナログからデジタル変換器及びメモリのような構成部品を含む。
【００３３】
図７は、本発明の実施例と合致するシフトレジスタ７００の例を示す。いくつかの実施例において、シフトレジスタ７００の多くのステージはクロッキング変形またはクロックゆがみを耐えることを促進する境界のある変換器である。例えば、これらの変換器はクロッキング変形から生じる誤動作を本質的に制限するバッファ又は遅延要素として機能する。また、これら変換器はクロッキング変形又はゆがみから生じた誤りを１つのステージに隔離する働きをする。これら制限変換器の使用の１例について記載する。
【００３４】
いくつかの実施例において、シフトレジスタ７００の奇数ステージ（すなわち、ステージ１、３、５等）は、２つのクロック信号に基づいて作動するラッチ回路を含む。しかしながら、変換器を、シフトレジスタ７００の奇数ステージと偶数ステージ（すなわち、２，４，６等）の間に加えることができる。例えば、図７に示されるように、インバータ７３０は、ラッチ回路の出力ターミナル７１０とラッチ回路の入力ターミナル７２０の間に加えられる。第２変換器７４０は、出力ラッチ回路７２０とシフトレジスタ７００の次のステージの間に加えられる。この構造は、各ラッチ回路の各入力信号の位相を互いに等しくするのに役立つ。
【００３５】
また、上記のように、シフトレジスタ７００は２つのクロック信号に基づいて作動する。多くの実施例において、これら２つのコントロールクロック信号の負荷サイクルは５０５以外に設計されている。さらに、２つのクロック信号は、任意の量においてそのロジック低レべル（０−０重複）又はロジック高レベル（１−１重複）で重複する。
【００３６】
示されるように、シフトレジスタ７００は隣接するラッチ回路７１０及び７２０を含む。第１の変換器７３０はラッチ回路７１０及び７２０の間に配置される。さらに、第２変換器７４０はラッチ回路とシフトレジスタ（図示しない）の次のステージの間に配置される。
【００３７】
ラッチ回路７１０は、変換器７１３と２つのクロックト変換器７１１及び７１５を含む。図７に示されるように、変換器７１３及びクロックト変換器７１５はフリップ−フロップ回路から共に接続されている。作動中、開始信号ＳＴはクロックト変換器７１１に入力され、変換器７１３によって次のシフトレジスタ７００に転送された。第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２はクロックト変換器７１１及び７１５のコントロールターミナルに供給された。その後、ラッチ回路７１０は、次のラッチ回路（図示しない）から受信した開始信号ＳＴをラッチし、２つのクロック信号ＣＬＫ１及びＣＬＫ２の上昇及び下降に応答して（すなわち、ラッチ回路７２０）次のラッチ回路にラッチ信号を転送する。ラッチ回路７１０からの出力信号ＯＵＴＫは変換器７１３からの出力信号から得ることができる。
【００３８】
ラッチ回路７２０は変換器７２３及び２つのクロックト変換器７２１及び７２５を含む。変換器７２３及びクロックト変換器７２５はフリップフロップ回路を形成するために接続されている。作動中、ラッチ回路７１０の出力はラッチ回路７３０の入力として扱われる。いくつかの実施例において、ラッチ回路の出力は第１変換器７３０によって変換され、ラッチ回路７２０のクロックト変換器７２１に入力される。ラッチ回路７１０に類似してラッチ回路７２０は２つのクロック信号ＣＬＫ１及びＣＬＫ２の上昇と下降に基づいて作動する。次いで、クロックト変換器７２１の出力はラッチされ、変換器７２３によって次のステージに転送される。変換器７２３の出力は変換器７４０によって変換される。出力信号ＯＵＴK+1は変換器７４０の出力から得られる。
【００３９】
図８は、本発明の実施例に使用されるクロック信号ＣＬＫ１及びＣＬＫ２の典型的な波形を示す。示された実施例において、第１クロック信号ＣＬＫ１の負荷サイクルは５０％以下であり、第２クロック信号ＣＬＫ２の負荷サイクルは５０％以下である。５０％以下の負荷サイクルは、エッジとこれら信号の間隔又は広がりを保証するために本発明の多くの実施例によって使用される。もちろん、当業者は、他の負荷サイクルが本発明の異なる実施例によって使用されることを認識するであろう。他の実施例において、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２は互いに任意に重複する。
【００４０】
図９は、互いに重複するクロック信号ＣＬＫ１及びＣＬＫ２の典型的な波形である。示されるように、期間Ｐ１の間に、第１クロック信号ＣＬＫ１及び第２クロック信号２はロジック高レベル（１−１重複）で重複する。期間２の間に、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２はロジック低レベル（０−０重複）で重複する。
【００４１】
図１０は、本発明の実施例と合致するＫステージシフトレジスタ１０００の実施例を示す。示されるように、シフトレジスタ１０００はＫ個のラッチ回路の鎖を含む。しかしながら、各偶数ステージにおいて（例えば、ステージ２，４等）、ラッチ回路は２つの追加の変換器を含む。上記に説明したように、これら追加の変換器はクロッキング変形又はゆがみのためのエラーを緩和又は隔離するために使用される。
【００４２】
作動中、開始信号ＳＴは第１クロック信号及び第２クロック信号に基づいてラッチ回路Ｌａｃｈ1からＬａｃｈK（例えば、Ｋステージ）を通じて連続的に転送される。いくつかの実施例において、これら２つのコントロールクロック信号ＣＬＫ１及びＣＬＫ２の負荷サイクルは５０％以外に設計されている。次いで、クロック信号ＣＬＫ１及びＣＬＫ２の端は互いに望ましい間隔又は広がりを有する。いくつかの実施例において、この特性はＰＭＯＳ又はＮＭＯＳのようなシフトレジスタ１０００の構成要素が適正に作動することを可能にするために使用される。しかしながら、他のシフトレジスタ１０００の実施例において、第１のクロック信号ＣＬＫ１と第２のクロック信号は互いに任意に重複する。
【００４３】
当業者であれば、本発明の範囲と精神から離れない限り、本発明の構造について多くの改良や変形が可能であることは当然である。このような観点から、本発明は、特許請求の範囲及びそれと均等な範囲に属する改良や変形を含むことが意図されている。
【図面の簡単な説明】
【００４４】
【図１】典型的なディスプレイの概略ブロック図を示す。
【図２Ａ】ポリシリコンＴＦＴフラット液晶ディスプレイの概略ブロック図を示す。
【図２Ｂ】典型的なデータ駆動回路を示す。
【図２Ｃ】典型的なゲート駆動回路を示す。
【図３】シフトレジスタの概略ブロック図を示す。
【図４Ａ】図３のシフトレジスタの隣接するラッチ回路の例を示す。
【図４Ｂ】図４Ａのラッチ回路に適用される典型的なクロック信号を示す。
【図５】図４に示されるラッチ回路に組み込まれる従来のクロックト変換器の例を示す。
【図６】図４Ａのラッチ回路に適用されるクロック信号を示す。
【図７】本発明の実施例に合致するシフトレジスタの隣接するラッチ回路を示す。
【図８】図７に示されるシフトレジスタのラッチ回路に適用される典型的なクロック信号を示す。
【図９】図７に示されるシフトレジスタのラッチ回路に適用される典型的なクロック信号を示す。
【図１０】ディスプレイにおけるデータ駆動回路又はゲート駆動回路に組み込まれる典型的なシフトレジスタを示す。
【符号の説明】
【００４５】
１００  ディスプレイ
１２０  ゲート駆動回路
１３０  ターミナル部
１４０  フィルムケーブル
１５０  集積プリントボード
２００  ポリシリコンＴＦＴフラットパネルディスプレイ装置
２０７  画素アレイ
２１０  データ駆動回路
２２０  ゲート駆動回路
２３０  シフトレジスタ
２４０  レベルシフタ
２３０  シフトレジスタ
２６０  シフトレジスタ
２７０  レベルシフタ
２８０  バッファー
３００  従来のシフトレジスタ回路
４００  シフトレジスタ
４１０  ラッチ回路
４１１  クロックト変換器
４１３  変換器
４１５  クロックト変換器
４２０  ラッチ回路
４２３  変換器
４２５  クロックト変換器
５００  従来のクロックト変換器
７００  シフトレジスタ
７１１  クロックト変換器
７１３  変換器
７１５  クロックト変換器
７２１  クロックト変換器
７２３  変換器
７２５  クロックト変換器
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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