(57)【要約】【課題】  レチクルの絶対精度評価に依存することなく、半導体装置の製造工程におけるレジストマスクの形成精度を満足するレチクルを用いてパターニングを行う。【解決手段】  露光時に使用可能なレチクルを、当該レチクルの精度と、下地層の露光に使われたレチクルの精度と、設計基準から要求されるクリティカルな精度とから判定する。【選択図】  図５
2006179603.tif 000002
【特許請求の範囲】
【請求項１】
レチクルを使った露光工程を含む半導体装置の製造方法であって、
ウェハ上において、第１のレチクルを使って第１のパターンを露光する工程と、
前記ウェハ上において、第２のレチクルを使って第２のパターンを、前記第１のパターンに位置合わせして露光する工程と、を含み、
前記第２のレチクルとして、前記第１のレチクルに対して、前記ウェハに適用される設計基準より定まるクリティカルな位置合わせ精度を満足するレチクル精度を有するレチクルを選択して使うことを特徴とする半導体装置の製造方法。
【請求項２】
前記クリティカルな精度は、前記第１のレチクルで露光されるパターンと前記第２のレチクルで露光されるパターンとの間のウェハ上でのパターン距離について、設計基準より定まる層間距離基準より決定されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記レチクルを選択する工程は、前記クリティカルな位置合わせ精度と前記第１のレチクルの精度とから、前記第２のレチクルに要求される精度を算出する工程を含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記レチクルを選択する工程は、
位置合わせ基準層を露光する基準層露光レチクルに対する、被位置合わせ層を露光する露光レチクルの精度について許容される組み合わせを、一連の層について表の形で表したアラインメントツリーを参照して行われることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置の製造方法。
【請求項５】
さらに前記第２のパターンの露光工程の前に第３のレチクルを使って第３のパターンを露光する工程を含み、
前記第２のレチクルを選択する工程は、前記第２のレチクルが、前記第１のレチクルに対し、前記ウェハ上、第１の方向について、前記クリティカルな精度を満足するように実行され、
また前記第２のレチクルを選択する工程は、前記第２のレチクルが、前記第３のレチクルに対し、前記ウェハ上、前記第１の方向とは異なる第２の方向について、前記クリティカルな精度を満足するように実行されることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置の製造方法。
【請求項６】
前記クリティカルな位置合わせ精度は、前記ウェハ上第１の方向と、前記第１の方向に対して異なった第２の方向とで異なる値を有することを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置の製造方法。
【請求項７】
前記第２のレチクルは、前記ウェハ上、第１の方向に第１のクリティカルな位置合わせ精度を要求する第１のパターン要素と、前記ウェハ上、前記第１の方向に対して異なった第２の方向に第２の位置合わせ精度を要求する第２のパターン要素とを担持しており、前記第２のレチクルを選択する工程は、前記第１のパターン要素の存在確率と前記第２のパターン要素の存在確率を重みとして算出したレチクル精度が、前記クリティカルな位置合わせ精度を満足するように実行されることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置の製造方法。
【請求項８】
前記第２のレチクルは、前記ウェハ上、第１の方向に第１のクリティカルな位置合わせ精度を要求する第１のパターン要素と、前記ウェハ上、前記第１の方向に対して異なった第２の方向に第２の位置合わせ精度を要求する第２のパターン要素とを担持しており、前記第２のレチクルを選択する工程は、前記第１および第２の方向に重みを付して算出したレチクル精度が、前記クリティカルな位置合わせ精度を満足するように実行されることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置の製造に係り、特にレチクルを使用したフォトリソグラフィ工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、今日の半導体装置は多数のパターンの積層により構成されている。各々のパターンを構成する層は、レチクルを使用したフォトリソグラフィ工程により形成され、半導体装置は、各々のパターン層を半導体ウェハ上に、その下の層パターンに対して位置合わせを行って形成する工程を繰り返すことにより、製造される。
【０００３】
このような多数のパターンを積層した積層構造では、ウェハアラインメント精度やレチクルパターンの位置精度、露光装置の歪みやレンズの収差など、様々な要因により層間に位置ずれが生じ、かかる位置ずれを抑制することが、半導体装置製造の際の大きな課題となっている。様々な要因が集積して生じる全体としての位置ずれを、トータルオーバーレイと称する。
【０００４】
パターン位置合わせ許容精度は一般に、半導体装置の設計基準により規定され、パターン寸法が微細化されるにつれて減少する。従来のトレンドでは、許容パターン精度は各層において最小寸法の１／３程度となっている。本発明では特に、上記位置ずれを生じる様々な要因のうち、レチクルの作製精度に起因するレチクル精度に着目する。
【０００５】
このようなレチクル精度に起因する半導体パターンの位置ずれが前記トータルオーバーレイに占める割合は、様々な見解はあるものの、おおよそ１／６とみなすことができる。従って、最近の設計基準が９０ｎｍの超微細化半導体装置では、層間のトータルオーバーレイが約３０ｎｍ（＝９０×１／３）とすると、レチクルの許容精度は、５ｎｍ（＝３０×１／６）程度となる。この場合、４倍のレチクル上では、許容位置精度は２０ｎｍとなる。
【特許文献１】特開２００１−１５５９８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１は、レチクルを使った露光工程を含む、従来の典型的な半導体装置の露光工程を示す。
【０００７】
図１を参照するに、新たなウェハが処理工程に導入されると、ステップ１において前記ウェハについて受け入れ検査がなされ、ステップ２において前記ウェハ表面にレジスト膜が塗布される。
【０００８】
さらにステップ３においてプリベーク処理され、ステップ４において、露光パターンに対応したレチクルが露光装置に設定され、位置合わせされる。
【０００９】
さらに第２層目以降の露光を行う場合には、判定ステップ５を経てステップ６に進み、アラインメントマークを使った前記露光装置とウェハとの間のウェハアラインメントの後、ステップ７において露光がなされる。
【００１０】
一方、第１層目の露光を行う場合には、判定ステップ５の後、プロセスは直接に露光ステップ６にジャンプする。
【００１１】
さらにステップ７の露光工程の後、ステップ８において露光されたレジスト膜をベーク処理し、ステップ９において現像およびリンスを行う。さらにステップ１０において、先の現像工程で形成されたレジストパターンをポストベーク処理し、ステップ１１において得られたレジストパターンについて、クリティカルディメンジョン（ＣＤ）や位置ずれの検査を行う。
【００１２】
検査に合格したウェハに対しては、さらに引き続く工程においてエッチング工程など、フォトリソグラフィ工程の残りの処理が施される。
【００１３】
ところで、このような露光工程で使われるレチクルは、それぞれ作製時の条件などにより決まる固有のレチクル精度を有しており、ステップ４の工程において露光装置に設定するに当たっては、そのレチクルが、必要な精度を有しているかどうかを確認する必要がある。このため従来、このような露光工程においてはステップ１２に示す、レチクル判定工程が設けられている。
【００１４】
図２は、図１のステップ１２に対応して従来行われていたレチクル判定工程１２Ａを示す。
【００１５】
図２を参照するに、かかるレチクル判定工程１２Ａにおいては、使用しようとしているレチクルが、標準的なレチクル検査装置中に設定されている基準格子と比較され、レチクルパターンの前記基準格子に対する位置ずれが検出される。さらに、このようにして求められた位置ずれを統計処理し、得られた位置ずれ標準偏差の値をもとに、そのレチクルが、ステップ７の露光工程において使用可能であるか否かが判定される。
【００１６】
図３は、このような従来の統計処理に基づく判定工程の原理を示す。
【００１７】
図３の例では、基準格子Ｌ0に対する精度がσａ0のレチクルＡを使って先にウェハ上に下側パターンが形成されており、その上に、前記基準格子Ｌ0に対する精度がσｂ0のレチクルＢを使って、次の層のパターンを露光しようとしている。この場合、下側露光パターンと上側露光パターンとの間には、設計基準から定まる許容精度σCR以下の精度σａｂが実現される必要がある。
【００１８】
このような場合、前記精度σａｂとσａ0，σｂ0との間には、関係
σａｂ2＝σａ02＋σｂ02、あるいは
σａｂ＝√（σａ02＋σｂ02）
が成立し、特にレチクルＡおよびレチクルＢが同じ精度で作製されたものである場合、関係
σａｂ＝√２σａ0                                  （式１）
が成立する。
【００１９】
そこで、前記精度σａｂを、設計基準から課せられるクリティカルな精度σCR以下に抑制しようとすると、レチクルＡおよびＢとして、基準格子に対する精度σａ0が１／√２σCR以下のレチクルを使用する必要があるが（σａ0≦１／√２×σCR）、これは、下側パターンの位置ずれ誤差および上側パターンの位置ずれ誤差を勘案した結果、前記クリティカルな精度σCRより１／√２だけ精度の高いレチクルを露光に使用する必要があることを意味している。
【００２０】
しかし、このような基準を課した場合、使用できないレチクルが多数発生し、半導体装置の製造効率が低下すると共に、製造費用が増大してしまう問題が生じる。この問題は、特に最近の設計基準が９０ｎｍあるいはそれ以下の超微細化半導体装置の製造において顕著である。
【課題を解決するための手段】
【００２１】
本発明は一の側面において、レチクルを使った露光工程を含む半導体装置の製造方法であって、ウェハ上において、第１のレチクル精度を有する第１のレチクルを使って第１のパターンを露光する工程と、前記ウェハ上において、第２のレチクル精度を有する第２のレチクルを使って第2のパターンを、前記第1のパターンに位置合わせして露光する工程と、を含み、前記第２のレチクルとして、前記第１のレチクルに対して、前記ウェハに適用される設計基準より定まるクリティカルな位置合わせ精度を満足するレチクル精度を有するレチクルを選択して使うことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００２２】
本発明によれば、露光工程で使用するレチクルを、先の露光工程で使用されたレチクルを基準に、要求される位置合わせ精度が満足されるように選択して使うことにより、使用できるレチクルの選択肢が増加し、従来基準格子との比較で使用不可と判定されていたようなレチクルでも使用することが可能になる。すなわち、本発明によればレチクル作製時の歩留まりが向上し、またレチクル作製時のターンアラウンドタイムも向上し、かかるレチクルを使って製造される半導体装置の製造費用が抑制される。
【発明を実施するための最良の形態】
【００２３】
［第１実施例］
図４は、本発明の第１実施例による半導体装置の製造工程、特にレチクルを使って行われる露光工程の様子を示す図である。
【００２４】
図４を参照するに、ウェハＷ上には素子領域Ｆが形成されており、前記素子領域Ｆに対して位置合わせされて、ポリシリコンゲート電極パターンなどのパターンＰが形成されている。
【００２５】
さらに図４の状態では、前記素子領域Ｆ上に、これに位置合わせされて、さらに前記パターンＰに対しても位置合わせされて、コンタクトホールなどのパターンＡ，Ｂが形成されている。
【００２６】
図５は、図４の構造において前記パターンＡ，Ｂをレチクルにより露光する場合の、本発明の第１実施例によるレチクル選択工程を示すフローチャートである。図５のレチクル選択工程は、本発明の半導体装置の製造方法において、先の図１のステップ１２に代わって使われる。
【００２７】
図５を参照するに、ステップ２１において先ず図２のステップ１２Ａに対応する基準格子を判定基準とした判定工程が実行され、先に図３で説明した原理に基づいて、パターンＡ，Ｂの露光に使用しようとしているレチクルが、基準格子Ｌ0に対して必要なレチクル精度を有しているかどうかが判定される。
【００２８】
ステップ２１の判定結果がＹＥＳであれば、そのレチクルはもちろん露光に使用可能であり、露光装置に設定して、パターンＡ，Ｂの露光が実行される。
【００２９】
一方ステップ２１の判定結果がＮＯである場合、本実施例ではステップ２２のアラインメントツリーを使った判定が行われ、そのレチクルの使用可否が、下のパターンＦあるいはＰを露光するのに使われたレチクルを基準に勘案して判定される。
【００３０】
図６は、本発明の第１実施例で使われるアラインメントツリーを示す。
【００３１】
図６を参照するに、アラインメントツリーは層ＩＳＯ，Ｐ１Ｌ，Ｍ１Ｃ，Ｍ１Ｌ，Ｍ２Ｃ，Ｍ２Ｌなどを露光するのに使われるレチクルについて、親層（被位置合わせ層ないし位置合わせ基準層）と子層（位置合わせ層）の露光に使われるレチクルの可能な組み合わせを示す表であり、図示の例では前記パターンＦに相当する最下層ＩＳＯを露光するのに精度σａの第１のレチクルが、その上の層Ｐ１Ｌを前記層ＩＳＯに位置合わせして露光するのに精度がσｂの第２のレチクルが使われる。さらに前記層ＩＳＯおよびＰ１Ｌに位置合わせして前記層Ａ，Ｂに相当する層Ｍ１Ｃを露光するのに精度がσｃの第３のレチクルが使われ、さらに前記層Ｍ１Ｃに位置合わせして層Ｍ１Ｌを露光するのに精度がσｄの第４のレチクルが使われる。なお層Ｍ１Ｌ，Ｍ２Ｃ，Ｍ２Ｌは図４には示されていない。
【００３２】
さらに前記層Ｍ１Ｌに位置合わせして層Ｍ２Ｃを露光するのに、精度がσｅのレチクルが使われ、前記層Ｍ２Ｃに位置合わせして層Ｍ２Ｌを露光するのに、精度がσｆのレチクルが使われる。ここで、前記精度σａ〜σｆは、それぞれのレチクルの前記基準格子Ｌ0に対する誤差の標準偏差値を表し、それぞれのレチクルについて求められている。
【００３３】
前記図５のステップ２２では、このようなレチクルの使用可能性を判定するに当たり、先に説明した基準格子Ｌ0を介した式（１）の関係ではなく、親層の露光で使われたレチクルを基準に、子層の露光で使われるレチクルのレチクル精度を求め、このようにして求められたレチクル精度と設計基準とより、当該レチクルの使用可否を判定する。
【００３４】
例えば、図６の例では、親層ＩＳＯの露光に使われたレチクルを基準に、子層Ｐ１ＬあるいはＭ１Ｃの露光で使われるレチクルの相対精度σａｂあるいはσａｃを、それぞれの精度σａ，σｂ，σｃを使って式
σａｂ2＝σａ2＋σｂ2、
あるいは式
σａｃ2＝σａ2＋σｃ2
より求め、これを設計基準より与えられるクリティカルな精度σCRと比較することにより、当該レチクルの使用可否が判定される。すなわち、親層ＩＳＯに子層Ｐ１Ｌを位置合わせして露光する場合には、不等式
σａｂ2＝σａ2＋σｂ2≦σCR2、
あるいは
σａｃ2＝σａ2＋σｃ2≦σCR2
が成立する必要があるが、上記の式から子層σｂあるいはσｃについては、不等式
σｂ2≦σCR2−σａ2、                                  （式２）
あるいは
σｃ2≦σCR2−σａ2、                                  （式３）
が成立する必要がある。
【００３５】
ここで親層のレチクル精度σａが充分に小さければ、σｂあるいはσｃは単独でσCR以下となる必要はなく、子層Ｐ１ＬあるいはＭ１Ｃの露光に使われるレチクルに課せられる精度の要求は著しく緩和される。仮にσａがゼロである極限状態を考えると、σｂ≦σCRあるいはσｃ≦σCRの条件が満足されれば良いが、これは前記式（１）と比較すると、要求される精度の要求が√２倍緩やかになっていることがわかる。
【００３６】
このように親層の露光レチクルに対して規定される子層の露光レチクル精度は、例えばレチクル測定器などにより求めることができるが、レチクル作製時に個々のレチクルに対して付されているレチクルの実力値（３σ値）より簡便に求めることができる。特に親層と子層とで露光パターンが類似しているような場合には前記レチクルの相対精度は向上し、仮に図５のステップ２１の判定でＮＯと判定されても、前記子層の露光に使えることが多い。
【００３７】
かかるレチクル選択工程を設けることにより、レチクルの選択肢が増加し、従来基準格子との比較で使用不可と判定されていたようなレチクルでも使用することが可能になる。すなわち、本発明によればレチクル作製時の歩留まりが向上し、またレチクル作製時のターンアラウンドタイムも向上し、かかるレチクルを使って製造される半導体装置の製造費用が抑制される。
【００３８】
図６においては同様にして、層Ｍ１Ｌの露光時の使用可能レチクルが、対応する親層Ｍ１Ｃのレチクル精度（σｃ）から、層Ｍ２Ｃ露光時に使用可能なレチクルが、対応する親層Ｍ１Ｌのレチクル精度（σｄ）から、さらに層Ｍ２Ｌ露光時に使用可能なレチクルが、対応する親層Ｍ２Ｃのレチクル精度（σｅ）から求められ、レチクルの使用可否が判定される。
［第２実施例］
ところで、このようなレチクルを使った露光において、例えば前記図７に示すように、パターンＡ（層Ｍ１Ｃ）がウェハ上においてｙ方向に延在するパターンＰ（層Ｐ１Ｌ）のエッジに対して位置合わせされ、一方パターンＢ（層Ｍ１Ｃ）がｘ方向に延在するパターンＦ（層ＩＳＯ）のエッジに位置合わせされる場合が生じることがある。
【００３９】
この場合、パターンＡについてみると、位置合わせされるパターンＰはｙ方向に連続的に延在するためｙ方向への位置合わせ精度は要求されず、ｘ方向への位置合わせが重要になる。同様にパターンＢについてみると、前記パターンＦのエッジはｘ方向に連続的に延在するため、ｘ方向への位置合わせは重要ではなく、ｙ方向への位置合わせが重要になる。
【００４０】
図８は、このような状況におけるアラインメントツリーの例を示す。
【００４１】
図８を参照するに、前記パターンＰに対応する子層Ｍ１Ｃを露光するレチクルはｘ方向に、前記素子領域Ｐ（層Ｐ１Ｌ）に対して位置合わせされ、またｙ方向には、前記パターンＦ（親層ＩＳＯ）に位置合わせされる。これは、子層Ｍ１Ｃを露光するレチクルの使用可否判定において、親層Ｐ１Ｌに対するレチクル精度を判断する場合、ｘ方向に沿って求めたレチクル精度に１００％の重みを与え、ｙ方向に沿って求めたレチクル精度に０％の重みを与えることを、また親層ＩＳＯに対するレチクル精度を判断する場合には、ｙ方向に沿って求めたレチクル精度に１００％の重みを与え、ｘ方向に沿って求めたレチクル精度に０％の重みを与えることを意味している。
【００４２】
例えば、前記式（２）あるいは（３）に対応して、子層Ｍ１Ｃに要求されるレチクル精度は、
σｃｘ2≦σCR2−σｂ2
σｃｙ2≦σCR2−σａ2                      （式４）
で与えられる
さらに、上記式（４）を、図４あるいは図７におけるパターンＡ、Ｂの存在確率ｐ，ｑを重みとして、
σｃ2＝ｐ・σｃx2＋ｑ・σｃy2≦σCR2−ｐ・σｂ2−ｑ・σａ2      （式４．１）
と変形することもできる。式（４．１）では、このようにパターンＡ，Ｂの存在確率ｐ、ｑを重みとして導入することにより、レチクル精度のｘ方向およびｙ方向への依存性を補償することができる。
【００４３】
このように、本実施例では、前記子層Ｍ１Ｃを露光するレチクルの使用可否は、ｘ方向については前記親層Ｐ１Ｌを露光するのに使われたレチクルを基準に判断され、ｙ方向については前記親層ＩＳＯを露光するのに使われたレチクルを基準に判断される。
【００４４】
かかるレチクル選択工程を設けることにより、レチクルの選択肢が増加し、従来基準格子との比較で使用不可と判定されていたようなレチクルでも使用することが可能になる。すなわち、本発明によればレチクル作製時の歩留まりが向上し、またレチクル作製時のターンアラウンドタイムも向上し、かかるレチクルを使って製造される半導体装置の製造費用が抑制される。
［第３実施例］
図９は、本発明の第３実施例によるアラインメントツリーの例を示す。
【００４５】
図９を参照するに、本実施例では子層Ｍ１Ｌを、親層ＩＳＯおよび親層Ｍ１Ｃに位置合わせする場合であり、子層Ｍ１Ｌ露光のレチクルの使用可否を判定するに当たり、親層ＩＳＯに対する子層Ｍ１Ｌのレチクル精度に５０％の重みを与え、また親層Ｍ１Ｃに対する子層Ｍ１Ｌのレチクル精度にも５０％の重みを与えている。もちろん、親層ＩＳＯおよび親層Ｍ１Ｃに対して異なった重みを与えることも可能である。
【００４６】
この場合、例えば子層Ｍ１Ｌが満足すべきレチクル精度σｄは、不等式
σｄ2＝ｗ（５０％）σａ2＋ｖ（５０％）σｃ2≦σCR2−σｃ2−σａ2
（式５）
で与えることができる。ただしｗ，ｖは、子層Ｍ１Ｌを露光するレチクルについて定義されるＩＳＯ方向およびＭ１Ｃ方向への重みである。
【００４７】
これにより、親層ＩＳＯに対しても親層Ｍ１Ｃに対しても同様なレチクル精度を実現できるレチクルが、子層Ｍ１Ｌの露光のために選択される。
【００４８】
かかるレチクル選択工程を設けることにより、レチクルの選択肢が増加し、従来基準格子との比較で使用不可と判定されていたようなレチクルでも使用することが可能になる。すなわち、本発明によればレチクル作製時の歩留まりが向上し、またレチクル作製時のターンアラウンドタイムも向上し、かかるレチクルを使って製造される半導体装置の製造費用が抑制される。
【００４９】
さらに上記の式は、親層においてＩＳＯとＭ１Ｃでレチクル精度に差がある場合、さらに親層毎に異なった重みを付す場合に拡張することができる。この場合、例えば上式は、
σｄ2＝ｗσａ2＋ｖσｃ2≦σCR2−ｍσｃ2−ｏσａ2（ｍ，ｏは重み）
（式６）
と拡張できる。
【００５０】
図１０は、前記図９のアラインメントツリーを拡張した、本発明の第４実施例によるレチクル選択工程を示すフローチャートである。
【００５１】
図１０を参照するに、ステップ３１において、アラインメントツリー中の露光工程、すなわち選択されたレチクルにより実行しようとする子層の露光工程が選択され、さらにステップ３２において、前記子層に対応した親層が参照される。
【００５２】
さらにステップ３３において前記親層が１層だけであるかどうかが判定され、ＹＥＳであれば、ステップ３４において前記親層に対する前記子層のレチクル精度が求められ、求められたレチクル精度が設計基準から要求される精度を満足するかどうかが判定される。
【００５３】
一方、前記ステップ３３の判定の結果、複数の親層が存在し、露光しようとしている子層が複数の親層に対して位置合わせされる必要があることが判定された場合、ステップ３６においてｘ方向に位置合わせする必要がある親層とｙ方向に位置合わせする必要がある親層とが異なった親層であるか否かが判定され、判定結果がＮＯであれば（同じ親層においてｘ方向とｙ方向に位置合わせが必要な場合）、前記ステップ３４の判定工程においてレチクルの使用可否が判定される。
【００５４】
一方ステップ３６の判定結果がＹＥＳである場合、先に図８あるいは図９で説明したような状況が生じており、ステップ３７において親層毎に、またｘおよびｙ方向毎にそれぞれの重みを付して前記σ値を算出し、ステップ３８において、上記式（６）により、そのレチクルの使用可否が判定される。
【００５５】
図１１は、様々な精度のレチクルを使って３０ｎｍ以下の精度で露光を行った場合の、レチクル誤差に起因する露光歩留まり、すなわちレチクル歩留まりを計算した結果を示す。図中、「位置精度実力」は、レチクル精度の３σ値を示す。
【００５６】
図１１を参照するに、露光要求精度が厳しくなるにつれてレチクル歩留まりは低下し、また精度の低いレチクルでは当然ながらレチクル歩留まりは低いが、このように使用可能レチクルの選択を親層のレチクル精度を勘案して行った場合には、図１２に示すようにレチクル歩留まりが、特に要求精度が３０ｎｍ以下の領域で大きく改善されることがわかる。ただし図１２は、図１１において本発明により得られるレチクル歩留まりの増分を示している。
【図面の簡単な説明】
【００５７】
【図１】従来の半導体装置の製造工程を示す図である。
【図２】図１の工程で使われていた、従来の使用可能レチクル判定工程を示す図である。
【図３】従来の使用可能レチクル判定原理を示す図である。
【図４】本発明の第１実施例を示す図である。
【図５】本発明第１実施例によるアラインメントツリーの例を示す図である。
【図６】図５のアラインメントツリーを使った本発明第１実施例による使用可能レチクル判定工程を示す図である。
【図７】本発明の第２実施例を示す図である。
【図８】本発明第２実施例で使われるアラインメントツリーの例を示す図である。
【図９】本発明の第３実施例で使われるアラインメントツリーの例を示す図である。
【図１０】本発明第３実施例で使われる使用可能レチクル判定工程を示す図である。
【図１１】本発明の効果を示す図である。
【図１２】本発明の効果を示す別の図である。
【符号の説明】
【００５８】
Ｆ  素子領域
Ｐ，Ａ，Ｂ  パターン
ＩＳＯ，Ｐ１Ｌ，Ｍ１Ｃ，Ｍ１Ｌ，Ｍ２Ｃ，Ｍ２Ｌ  層
【図１】
2006179603.tif 000003
【図２】
2006179603.tif 000004
【図３】
2006179603.tif 000005
【図４】
2006179603.tif 000006
【図５】
2006179603.tif 000007
【図６】
2006179603.tif 000008
【図７】
2006179603.tif 000009
【図８】
2006179603.tif 000010
【図９】
2006179603.tif 000011
【図１０】
2006179603.tif 000012
【図１１】
2006179603.tif 000013
【図１２】
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