(57)【要約】【課題】  オン抵抗のばらつきが少なく、かつ製造コストを低減できる半導体装置の製造方法を提供する。【解決手段】  半導体基板１００の表面に形成されたトレンチ１０２の側壁および底部に連続してｎオフセットドレイン領域９が形成され、トレンチ１０２内部が酸化膜１０４で充填された横型トレンチＭＯＳＦＥＴの製造方法において、半導体基板１００をストライプ状のマスクパターンによってエッチングして、断面が逆テーパー形状をなす複数の第１トレンチ１０２を形成するエッチング工程と、第１トレンチ１０２の側壁面および底面からそれぞれ斜めイオン注入および垂直イオン注入を行い、ｎオフセットドレイン領域９を形成するイオン注入工程とを備え、第１トレンチ１０２のテーパー角度のばらつきに依存せずに、濃度ばらつきの少ないｎオフセットドレイン領域９を形成することができ、製造コストを下げることができる。【選択図】  図４
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【特許請求の範囲】
【請求項１】
半導体基板の表面に形成されたトレンチの側壁および底部に連続してオフセットドレイン領域が形成され、前記トレンチ内部が絶縁膜で充填された半導体装置の製造方法において、
前記半導体基板をマスクパターンによってエッチングして、断面が逆テーパー形状をなす複数のトレンチ溝を形成するエッチング工程と、
前記各トレンチ溝の側壁面および底面からそれぞれ斜めイオン注入および垂直イオン注入を行い、前記オフセットドレイン領域を形成するイオン注入工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記隣接するトレンチ溝の間に残存する半導体柱を完全熱酸化する熱酸化工程を備えたことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記トレンチ溝を形成するエッチング工程ではストライプ状のマスクパターンを用いたことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
半導体基板の表面に形成されたトレンチの側壁および底部の各表面に連続してオフセットドレイン領域が形成され、前記トレンチ内部が絶縁膜で充填された半導体装置の製造方法において、
前記半導体基板をマスクパターンによってエッチングして、断面が順テーパー形状をなす複数の第１トレンチ溝を形成する第１のエッチング工程と、
前記第１トレンチ溝内に絶縁膜を堆積する第１の堆積工程と、
前記各第１トレンチ溝の間に残存する半導体柱をエッチングして、断面が逆テーパー形状をなす複数の第２トレンチ溝を形成する第２のエッチング工程と、
前記第２トレンチ溝の側壁面および底面からそれぞれ斜めイオン注入および垂直イオン注入を行い、前記オフセットドレイン領域を形成するイオン注入工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の表面に形成されたトレンチの側壁および底部の各表面に連続してオフセットドレイン領域が形成され、前記トレンチ内部が絶縁膜で充填された半導体装置の製造方法において、
前記半導体基板をマスクパターンによってエッチングして、断面が逆テーパー形状をなす複数の第１トレンチ溝を形成する第１のエッチング工程と、
前記第１トレンチ溝の側壁面および底面からそれぞれ斜めイオン注入および垂直イオン注入を行い、前記オフセットドレイン領域を形成するイオン注入工程と、
前記第１トレンチ溝内に絶縁膜を堆積する第１の堆積工程と、
前記各第１トレンチ溝の間に残存する半導体柱をエッチングして、断面が順テーパー形状をなす複数の第２トレンチ溝を形成する第２のエッチング工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１の堆積工程は、減圧ＣＶＤ装置によって前記第１トレンチ溝内を酸化膜で埋め込むようにしたことを特徴とする請求項４または５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記第２のエッチング工程の後に、前記第２トレンチ溝内に絶縁膜を堆積する第２の堆積工程を備えたことを特徴とする請求項４または５のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第２の堆積工程は、減圧ＣＶＤ装置によって前記第２トレンチ溝内を酸化膜で埋め込むようにしたことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記トレンチ溝を形成する第１および第２のエッチング工程ではストライプ状のマスクパターンを用いたことを特徴とする請求項４または５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体基板の表面に形成されたトレンチの側壁および底部の各表面に連続してオフセットドレイン領域が形成され、そのトレンチ内部が絶縁膜で充填された半導体装置の製造方法に関し、半導体基板にトレンチを形成するプロセス、とくにパワーＩＣなどに使用される高耐圧横型ＭＯＳＦＥＴのプロセスに使用して好適な半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置の製造に係るトレンチ形成プロセスには、ＤＲＡＭなどにおけるキャパシタンス作成技術、半導体集積回路の素子分離のためのＳＯＩ技術、あるいはディスクリートＭＯＳＦＥＴのトレンチゲート作成技術など、さまざまなトレンチ形成方式が検討され、開発されている。一方、近年になって、パワーＩＣに使用される横型高耐圧ＭＯＳＦＥＴへの応用技術も提案されている。
【０００３】
こうした横型高耐圧ＭＯＳＦＥＴの構造のひとつに、トレンチに沿ってＵ字形状にオフセットドレイン層（ドレインドリフト領域）を設けることにより半導体基板（ウェハ）を立体的に活用して距離を確保し、高耐圧を維持しつつ集積度を高めるようにしたものがある（例えば、特許文献１参照）。
【０００４】
この場合のトレンチ形成プロセスでは、幅の広いトレンチ、例えば２０μｍ×２０μｍの領域に渡る大きなトレンチに酸化膜などの、耐圧を低下させることのない良質の絶縁領域を埋め込む技術が必要になる。そこで、こうした幅の広いトレンチ内にシリコン酸化膜などを埋め込んで良質の絶縁領域を形成するために、高いアスペクト比を有するストライプ状のトレンチ形成用溝（トレンチ溝）を複数本整列して作成するトレンチエッチング（溝掘り）工程と、つぎに隣接するトレンチ溝間の半導体基板（半導体柱）を熱酸化し、その後に各トレンチ溝を絶縁膜で埋める絶縁膜埋め込み工程とにより、複数のトレンチ溝が結合されたトレンチ形状とするトレンチ形成プロセスが提案されている（例えば、特許文献２参照）。
【０００５】
また、トレンチエッチング工程と絶縁膜埋め込み工程とをそれぞれ２回ずつ繰り返すことにより、トレンチ間の半導体柱の熱酸化工程や、厚い絶縁膜の一括埋め込み工程を必要としない絶縁領域形成プロセスについては、特許文献３で提案されている。
【特許文献１】米国特許第５，８４４，２７５号明細書
【特許文献２】特開２００３−３７２６７号公報（段落番号〔００２０〕〜〔００２７〕および図１７〜図２６）
【特許文献３】特許第２９５５８３８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した特許文献１〜３における従来の絶縁領域形成プロセスには、以下のような問題点がある。
まず、開口部が横長となるように、複数本のトレンチ溝を所定間隔毎に形成し、そのトレンチ溝間に残った半導体柱を全て酸化した後、トレンチ溝をＣＶＤ（化学気相成長法）などにより絶縁膜で埋め込むことによって、幅の広い絶縁領域を形成できる。こうしたプロセスでは、一般的にトレンチ溝の側壁が順方向のテーパー形状（以下、順テーパーという。）となるように形成しておくことにより、ＣＶＤ処理によってトレンチ内に埋め込まれる絶縁膜にボイド（Ｖｏｉｄ：空孔）ができないような工夫がなされている。ところで、トレンチ溝のテーパー形状を順テーパーとした場合には、トレンチ溝の開口部の幅に対して、トレンチ側壁やトレンチ底面の幅が狭くなるが、ウェハ内の各トレンチ溝間だけでなく、ウェハ毎のトレンチ溝間や、ロット毎のトレンチ溝間で、僅かではあってもテーパー角度にばらつきが生じることから、同じ開口部面積のマスクパターンによりトレンチ溝を形成しても、トレンチ底面やトレンチ側壁の幅（面積）に差がでてくる。
【０００７】
そのため、順テーパーのトレンチ溝では、イオン注入によってオフセットドレイン領域を形成する際に、トレンチ側壁および底面に導入される不純物の量がそれら側壁や底面の幅に応じて変動する。すなわち、このイオン注入量がトレンチ形状のばらつきに依存してしまうために、オフセットドレイン領域の抵抗率にもばらつきが生じて、ＭＯＳＦＥＴのオン抵抗がばらついてしまうという問題があった。
【０００８】
いま、トレンチテーパー角度のばらつき規格を、例えば、現在の半導体製造用トレンチエッチング装置で管理可能な±１°とし、ばらつきの中央値を８９°とし、トレンチ開口部幅を２μｍ、トレンチ深さを２０μｍとすると、トレンチ底面の幅は０．６μｍ〜２．０μｍの範囲でばらつく。そのため、トレンチ底面に拡散されるイオン注入量は約３倍の範囲でばらつくことになる。そして、絶縁領域形成プロセスによって、ある設定値以下にオン抵抗が保証されたデバイスを作製するときは、イオン注入量のばらつきを考慮しない理論上のものと比べて、実際にはこのばらつきを見込んで約３倍のウェハサイズのものを用意する必要があった。したがって、横型高耐圧ＭＯＳＦＥＴなどの製造コストが著しく上昇するなどの問題もあった。
【０００９】
また、隣接するトレンチ溝間の半導体柱の形状については、トレンチ溝が順テーパーであれば開口部の幅が最も狭くなり、トレンチ溝の底面において最大となる。そのため、隣接するトレンチ溝間の半導体柱を完全熱酸化しようとすると、開口部付近の半導体柱が完全熱酸化される時間よりも長い酸化時間が必要となる。したがって、トレンチ溝間の半導体柱を熱酸化した後では、開口部の半導体柱がオーバー酸化されることによって、トレンチ溝が歪んで開口部の幅にばらつきが生じ、その後の絶縁膜埋め込み工程が困難になるなどの問題があった。
【００１０】
この発明はこのような点に鑑みてなされたものであり、オン抵抗のばらつきが少なく、かつ製造コストを低減できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
この発明では、上記問題を解決するために、半導体基板の表面に形成されたトレンチの側壁および底部に連続してオフセットドレイン領域が形成され、前記トレンチ内部が絶縁膜で充填された半導体装置の製造方法において、前記半導体基板をマスクパターンによってエッチングして、断面が逆テーパー形状をなす複数のトレンチ溝を形成するエッチング工程と、前記各トレンチ溝の側壁面および底面からそれぞれ斜めイオン注入および垂直イオン注入を行い、前記オフセットドレイン領域を形成するイオン注入工程とを備えたことを特徴とする半導体装置の製造方法が提供される。
【００１２】
また、この発明は、半導体基板の表面に形成されたトレンチの側壁および底部の各表面に連続してオフセットドレイン領域が形成され、前記トレンチ内部が絶縁膜で充填された半導体装置の製造方法において、前記半導体基板をマスクパターンによってエッチングして、断面が順テーパー形状をなす複数の第１トレンチ溝を形成する第１のエッチング工程と、前記第１トレンチ溝内に絶縁膜を堆積する第１の堆積工程と、前記各第１トレンチ溝の間に残存する半導体柱をエッチングして、断面が逆テーパー形状をなす複数の第２トレンチ溝を形成する第２のエッチング工程と、前記第２トレンチ溝の側壁面および底面からそれぞれ斜めイオン注入および垂直イオン注入を行い、前記オフセットドレイン領域を形成するイオン注入工程とを備えたことを特徴とする。
【００１３】
さらに、この発明は、半導体基板の表面に形成されたトレンチの側壁および底部の各表面に連続してオフセットドレイン領域が形成され、前記トレンチ内部が絶縁膜で充填された半導体装置の製造方法において、前記半導体基板をマスクパターンによってエッチングして、断面が逆テーパー形状をなす複数の第１トレンチ溝を形成する第１のエッチング工程と、前記第１トレンチ溝の側壁面および底面からそれぞれ斜めイオン注入および垂直イオン注入を行い、前記オフセットドレイン領域を形成するイオン注入工程と、前記第１トレンチ溝内に絶縁膜を堆積する第１の堆積工程と、前記各第１トレンチ溝の間に残存する半導体柱をエッチングして、断面が順テーパー形状をなす複数の第２トレンチ溝を形成する第２のエッチング工程とを備えたことを特徴とする。
【発明の効果】
【００１４】
この発明によれば、トレンチテーパー角度のばらつきに依存せずに、濃度のばらつきの少ないオフセットドレイン領域を形成することができ、半導体装置の製造コストを下げることができる。
【００１５】
また、この発明では、トレンチ間半導体柱の完全熱酸化を行っても、トレンチ開口部の変形を起こさずに半導体装置を製造できる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照してこの発明の実施の形態について説明する。
（実施の形態１）
図１（ａ）は、実施の形態１に係る横型トレンチＭＯＳＦＥＴを示す要部断面構成図、同図（ｂ）はその部分平面図である。
【００１７】
ここでは、シリコン半導体基板に深さおよび底辺の長さがそれぞれ２０μｍである絶縁領域に沿ってｎオフセットドレイン領域が形成された横型トレンチＭＯＳＦＥＴの製造方法に適用したものについて説明する。
【００１８】
図１の横型トレンチＭＯＳＦＥＴは、ｐ半導体基板（ｐ型基板）１に形成されたトレンチ２に絶縁領域３が形成され、この絶縁領域３を挟んで、一方にｐ+ソース領域４およびｎ+ソース領域５、他方にｎ+ドレイン領域６が形成されている。ｐ+ソース領域４およびｎ+ソース領域５は、ｐウェル領域７内に形成されている。このｐウェル領域７には、ベース抵抗を下げる働きがある。絶縁領域３の周囲には、ｎウェル領域８内に形成されたｎ+ドレイン領域６と接触するｎオフセットドレイン領域９が形成されている。ｎオフセットドレイン領域９とｎ+ソース領域５の間の表面には、ゲート絶縁膜１０を介してゲート電極１１が形成されている。ｐ+ソース領域４およびｎ+ソース領域５の上にはソース電極１２が配置され、ｎ+ドレイン領域６上には、ドレイン電極１３が形成されている。
【００１９】
つぎに、実施の形態１に係る横型トレンチＭＯＳＦＥＴの製造方法の各工程について、図２〜図１３により説明する。
図２（ａ）に示すように、半導体基板１００の表面に１．４μｍの熱酸化膜１０１を形成する。半導体基板１００には、すでにイオン注入法により、ここでは示していないｐウェル領域７およびｎウェル領域８が形成されている。
【００２０】
つぎに、図２（ｂ）に示すように、フォトレジストマスク（図示せず）を用いて、ｎオフセットドレイン領域９が形成されるべき領域上であって、ソース−ドレイン方向にくし歯状に、第１トレンチ１０２を掘る領域から熱酸化膜１０１を選択的に除去する。これにより、所定間隔で５本のストライプ状の開口が形成され、半導体基板１００が部分的に露出する。
【００２１】
図３では、ＲＩＥ（反応性イオンエッチング）により熱酸化膜１０１をマスクとして半導体基板１００のトレンチエッチングを行い、５本の第１トレンチ１０２を２０μｍの深さで形成する。図３（ａ）は図２（ｂ）のＡ−Ａ断面図、同図（ｂ）は図２（ｂ）のＢ−Ｂ断面図である。このとき、第１トレンチ１０２の開口部の幅を２μｍ、その間の半導体柱１０３上部におけるマスク幅を２μｍとし、半導体基板１００の表面と第１トレンチ１０２の側壁とのなす角（テーパー角度）θが９０°を超える逆方向のテーパー形状になるように、例えば、ドライエッチング時の圧力、ガス組成、引加磁場等を制御する。なお、以下に図示する第１トレンチ１０２は、そのテーパー角度が誇張されている。
【００２２】
ここでは、トレンチエッチング装置におけるエッチング条件として、半導体基板１００に対するエッチングガスの流量比は、ＨＢｒ（臭化水素）４０ｓｃｃｍに対して、ＳＦ6（六フッ化硫黄）を４５ｓｃｃｍ、酸素（Ｏ2）を６０ｓｃｃｍとし、ソースパワーを４００Ｗ、バイアスパワーを１５０Ｗ、圧力を１５ｍＴｏｒｒとするドライエッチングが行われる。その結果、それぞれの第１トレンチ１０２の間には、断面形状が順方向のテーパー形状をなす半導体柱１０３が、くし歯状に残存することになる。
【００２３】
図４では、半導体基板１００のバッファ酸化を行い、りん（Ｐ）の垂直イオン注入、および第１トレンチ１０２の長辺方向への斜めイオン注入を行う。図４（ａ）は図２（ｂ）のＡ−Ａ断面、同図（ｂ）は図２（ｂ）のＢ−Ｂ断面に相当する。ここで、第１トレンチ１０２の断面が逆テーパー形状であるため、ｎオフセットドレイン領域９におけるイオン注入量は第１トレンチ１０２のテーパー角度θのばらつきには依存せず、その開口部の寸法精度のみに依存する。すなわち、第１トレンチ１０２の開口部寸法精度を１０%（２μｍ±０．１μｍ）まで許容した場合であっても、イオン注入量のばらつきを１０%に抑えることができる。したがって、順テーパーのトレンチ溝で想定されたイオン注入量ばらつき３００%に比べると、そのばらつき程度を著しく低減できる。
【００２４】
その後、１１００℃以上の高温雰囲気でドライブし、りん（Ｐ）を第１トレンチ１０２の側壁および底面に拡散させて、深さ４μｍ，ピーク濃度５×１０15ｃｍ-3のｎオフセットドレイン領域９を形成する。
【００２５】
つぎに、図５に示すように、熱酸化膜１０１をウェットエッチングにより完全除去し、減圧ＣＶＤ法により酸化膜１０４を１．５μｍの厚みで成膜して、第１トレンチ１０２を埋め込む堆積工程が実施される。図５（ａ）は図２（ｂ）のＡ−Ａ断面、同図（ｂ）は図２（ｂ）のＢ−Ｂ断面に相当する。酸化膜１０４はＴＥＯＳ（テトラエトキシシラン）などを原料としたＴＥＯＳ膜、あるいはモノシラン系のＨＴＯ（高温酸化）膜のどちらでもよい。
【００２６】
ここで、カバレージの悪い成膜条件下で第１トレンチ１０２に酸化膜１０４を埋め込むと、第１トレンチ１０２の内部にボイド（空孔）１０５ができる場合がある。しかし、ボイド１０５の上部を酸化膜１０４で充分カバーすることによって、製造プロセスの途中でボイド１０５の上部が開口するようなことを防止できるから、半導体装置の安定性に影響は及ばない。
【００２７】
図６では、酸化膜１０４をフォトレジストマスク１０６で覆ってから、半導体柱１０３上のフォトレジストマスク１０６を開口する。同図（ａ）に示すように、フォトレジストマスク１０６には４本のストライプ状の開口が形成され、それらの開口から半導体基板１００上に形成された酸化膜１０４が部分的に露出する。図６（ｂ）には、同図（ａ）のＢ−Ｂ断面図を示している。
【００２８】
なお、図７（ａ）は図６（ａ）のＡ−Ａ断面図、同図（ｂ）は図６（ａ）のＣ−Ｃ断面図であって、ここにはフォトレジストマスク１０６に形成される開口の断面形状が示されている。
【００２９】
つぎに、図８に示すように、酸化膜１０４を選択的に除去して開口が形成される。
つぎに、フォトレジストマスク１０６を除去した後に、半導体柱１０３を第１トレンチ１０２と同様にＲＩＥによってエッチングすることで、図９に示すように、４本の第２トレンチ１０７が第１トレンチ１０２と同じ深さ（２０μｍ）に形成される。ただし、第２トレンチ１０７の断面は、順方向のテーパー形状をなしている。
【００３０】
つぎに、図１０に示すように、半導体基板１００のバッファ酸化を行い、減圧ＣＶＤ法により酸化膜１０４を１．５μｍの厚みで成膜して、第２トレンチ１０７を埋め込む。図１０（ａ）は図６（ａ）のＡ−Ａ断面、同図（ｂ）は図６（ａ）のＣ−Ｃ断面に相当する。また、図１１は図６（ａ）のＢ−Ｂ断面に相当する。
【００３１】
つぎに、酸化膜１０４のエッチバックを行い、半導体基板１００の表面の酸化膜１０４を除去する。図１２（ａ）は図６（ａ）のＡ−Ａ断面、同図（ｂ）は図６のＣ−Ｃ断面に相当する。また、図１３は図６（ａ）のＢ−Ｂ断面に相当する。
【００３２】
このようにして、半導体基板１００の表面に５本の第１トレンチ１０２に跨って幅の広いトレンチ２が形成され、このトレンチエッチング工程に続いて、トレンチ２の表面にはｎオフセットドレイン領域９が形成される。そして、その後にトレンチ２内を絶縁膜で充填することで、一連のプロセス（絶縁膜埋め込み工程）が完了することになる。
【００３３】
その後に、一般的な横型ＭＯＳＦＥＴデバイスと同様の作製プロセスを用いて、ゲート絶縁膜１０、ゲート電極１１、ソース電極１２、およびドレイン電極１３を形成すれば、図１に示す横型トレンチＭＯＳＦＥＴが完成する。
【００３４】
以上、この実施の形態１の製造方法では、半導体基板１００の表面に形成されたトレンチ２の側壁および底部に連続してｎオフセットドレイン領域９が形成され、トレンチ２内部が酸化膜１０４で充填された横型トレンチＭＯＳＦＥＴの製造方法において、半導体基板１００をストライプ状のマスクパターンによってエッチングして、断面が逆テーパー形状をなす複数の第１トレンチ１０２を形成するエッチング工程と、第１トレンチ１０２の側壁面および底面からそれぞれ斜めイオン注入および垂直イオン注入を行い、ｎオフセットドレイン領域９を形成するイオン注入工程とを備え、第１トレンチ１０２のテーパー角度のばらつきに依存せずに、濃度のばらつきの少ないｎオフセットドレイン領域９を形成することができ、製造コストを下げることができる。
【００３５】
（実施の形態２）
つぎに、実施の形態２に係る横型トレンチＭＯＳＦＥＴの製造方法の各工程について説明する。
【００３６】
図１４〜図１８は、いずれも実施の形態２に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、製造途中の段階における要部断面構成、およびその部分平面については、実施の形態１における図２（ａ）、（ｂ）と同じであるから、それらの説明は省略する。また、図１４〜図１８の各（ａ）、（ｂ）は、図２（ｂ）のＡ−Ａ断面、およびＢ−Ｂ断面に相当する。
【００３７】
実施の形態２の製造方法では、図１４に示すように、断面が逆方向のテーパー形状の第１トレンチ１０２をエッチングによって形成し、その直後に、イオン注入とドライブによってｎオフセットドレイン領域９を形成する。
【００３８】
つぎに、図１５に示すように、第１トレンチ１０２間の半導体柱１０３を完全熱酸化することで、熱酸化膜１０１が形成される。
つぎに、図１６に示すように、熱酸化膜１０１のうち半導体基板１００の表面部分だけを除去する。そして、図１７に示すように、第１トレンチ１０２内に酸化膜１０４を成膜し、再度、表面の酸化膜１０４を除去して、図１８に示すような幅の広い絶縁領域を形成している。
【００３９】
実施の形態１では、２回のトレンチエッチングを行い、それぞれのトレンチ溝に酸化膜を成膜することで、幅の広い絶縁領域３を形成していた。これに対して、実施の形態２の製造方法では、逆テーパー形状の第１トレンチ１０２だけをエッチング形成し、半導体柱１０３を完全熱酸化するようにしている。
【００４０】
ここでも、第１トレンチ１０２のトレンチ形状が逆テーパー形状であることから、トレンチ底面付近の半導体柱１０３に対して、第１トレンチ１０２の開口部付近の半導体柱１０３が幅広く形成される。これにより、第１トレンチ１０２間の半導体柱１０３を完全熱酸化しても、トレンチ上部付近の半導体柱がオーバー酸化に状態にならない。したがって、熱酸化によって第１トレンチ１０２の開口部形状が著しく変形するおそれがなくなり、その後の酸化膜埋め込み工程を容易に実施できる。
【００４１】
（実施の形態３）
つぎに、実施の形態３に係る横型トレンチＭＯＳＦＥＴの製造方法の各工程について説明する。
【００４２】
図１９〜図２７は、いずれも実施の形態３に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、製造途中の段階における要部断面構成、およびその部分平面については、実施の形態１における図２（ａ）、（ｂ）と同じであるから、それらの説明は省略する。
【００４３】
図１９では、ＲＩＥ（反応性イオンエッチング）により熱酸化膜１０１をマスクとして半導体基板１００のトレンチエッチングを行い、５本の第１トレンチ１０８を２０μｍの深さで形成する。この第１トレンチ１０８の開口部の幅を２μｍ、その間の半導体柱１０９上部におけるマスク幅を２μｍとし、半導体基板１００の表面と第１トレンチ１０８の側壁とのなす角（テーパー角度）θが９０°を超えない順方向のテーパー形状になるように、トレンチエッチング装置におけるエッチング条件を決める。図１９（ａ）は図２（ｂ）のＡ−Ａ断面、同図（ｂ）は図２（ｂ）のＢ−Ｂ断面図である。なお、以下の図面において、第１トレンチ１０８のテーパー角度は誇張して示してある。
【００４４】
図２０では、熱酸化膜１０１をウェットエッチングにより完全除去する。
図２１では、減圧ＣＶＤ法により酸化膜１０４を１．５μｍの厚みで成膜して、第１トレンチ１０８を埋め込む。このとき、それぞれの第１トレンチ１０８の間には、断面形状が逆方向のテーパー形状をなす半導体柱１０９が残存している。
【００４５】
図２２では、酸化膜１０４をフォトレジストマスク１０６で覆ってから、半導体柱１０９上のフォトレジストマスク１０６を開口する。同図（ａ）に示すように、フォトレジストマスク１０６には４本のストライプ状の開口が形成され、それらの開口から半導体基板１００上に形成された酸化膜１０４が部分的に露出している。図２２（ｂ）には、同図（ａ）のＢ−Ｂ断面図を示している。
【００４６】
つぎに、フォトレジストマスク１０６を除去した後、半導体柱１０９を第１トレンチ１０８と同様にＲＩＥによってエッチングすることで、図２３に示すように、４本の第２トレンチ１１０が第１トレンチ１０８と同じ深さ（２０μｍ）に形成される。この第２トレンチ１１０は、その断面形状が逆方向のテーパー形状をなしている。図２３（ａ）は図２２（ａ）のＡ−Ａ断面、同図（ｂ）は図２２（ａ）のＣ−Ｃ断面に相当する。
【００４７】
図２４では、半導体基板１００のバッファ酸化を行い、りん（Ｐ）の垂直イオン注入、および第１トレンチ１０８の長辺方向への斜めイオン注入を行う。これにより、りん（Ｐ）を第２トレンチ１１０の側壁および底面に拡散させて、深さ４μｍ，ピーク濃度５×１０15ｃｍ-3のｎオフセットドレイン領域９を形成する。図２４（ａ）は図２２（ａ）のＡ−Ａ断面、同図（ｂ）は図２２（ａ）のＣ−Ｃ断面に相当し、さらに図２５は図２２（ｂ）のＢ−Ｂ断面に相当する。
【００４８】
つぎに、減圧ＣＶＤ法により酸化膜１０４を１．５μｍの厚みで成膜して、第２トレンチ１１０を埋め込む。図２６（ａ）は図２２（ａ）のＡ−Ａ断面、同図（ｂ）は図２２（ａ）のＣ−Ｃ断面に相当し、さらに図２７は図２２（ａ）のＢ−Ｂ断面に相当する。この酸化膜１０４はＴＥＯＳ（テトラエトキシシラン）などを原料としたＴＥＯＳ膜、あるいはモノシラン系のＨＴＯ（高温酸化）膜のどちらでもよい。また、カバレージの悪い成膜条件下で第１トレンチ１０８に酸化膜を埋め込むと、第１トレンチ１０８の内部にボイド１０５ができる場合がある。
【００４９】
このように、実施の形態１では、半導体基板に対して１回目に形成するトレンチ形状を逆テーパー形状にしてそのトレンチに対してイオン注入を行ったが、ここでは、１回目に形成する第１トレンチ１０８を順テーパー形状とし、その順テーパー形状の第１トレンチ１０８に対してイオン注入せずに酸化膜を成膜し、その後、２回目に形成する第２トレンチ１１０を逆テーパー形状にエッチングしている。そして、第２トレンチ１１０に対してイオン注入、ドライブを行い、その後、酸化膜を成膜するようにしている。この製造方法でも、実施の形態１の場合と同様に、ドーズ量にばらつきの少ないｎオフセットドレイン領域９を形成することができる。
【００５０】
なお、この発明の製造方法を横型トレンチＭＯＳＦＥＴについて説明したが、この発明は広く半導体装置の製造に係るトレンチ形成プロセスに適用でき、オン抵抗のばらつきが少なく、かつ製造コストが低減できる効果を奏するものである。また、トレンチ溝のパターンがストライプ状のものである実施の形態について説明したが、トレンチ溝が格子状や円柱状のパターンであってもよい。
【図面の簡単な説明】
【００５１】
【図１】この発明の実施の形態１に係る製造方法により製造される横型トレンチＭＯＳＦＥＴの構成を示す図であって、（ａ）はその要部断面構成図、（ｂ）はその部分平面図である。
【図２】実施の形態１に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における要部断面構成図であり、（ｂ）はその部分平面図である。
【図３】実施の形態１に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における図２（ｂ）のＡ−Ａ断面、（ｂ）は図２（ｂ）のＢ−Ｂ断面を示している。
【図４】実施の形態１に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における図２（ｂ）のＡ−Ａ断面、（ｂ）は図２（ｂ）のＢ−Ｂ断面を示している。
【図５】実施の形態１に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における図２（ｂ）のＡ−Ａ断面、（ｂ）は図２（ｂ）のＢ−Ｂ断面を示している。
【図６】実施の形態１に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における部分平面図であり、（ｂ）はそのＢ−Ｂ断面図である。
【図７】実施の形態１に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における図６（ａ）のＡ−Ａ断面、（ｂ）は図６（ａ）のＣ−Ｃ断面を示している。
【図８】実施の形態１に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における図６（ａ）のＡ−Ａ断面、（ｂ）は図６（ａ）のＣ−Ｃ断面を示している。
【図９】実施の形態１に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における図６（ａ）のＡ−Ａ断面、（ｂ）は図６（ａ）のＣ−Ｃ断面を示している。
【図１０】実施の形態１に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における図６（ａ）のＡ−Ａ断面、（ｂ）は図６（ａ）のＣ−Ｃ断面を示している。
【図１１】実施の形態１に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、その製造途中の段階における図６（ａ）のＢ−Ｂ断面を示している。
【図１２】実施の形態１に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における図６（ａ）のＡ−Ａ断面、（ｂ）は図６（ａ）のＣ−Ｃ断面を示している。
【図１３】実施の形態１に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、その製造途中の段階における図６（ａ）のＢ−Ｂ断面を示している。
【図１４】この発明の実施の形態２に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における図２（ｂ）のＡ−Ａ断面、（ｂ）は図２（ｂ）のＢ−Ｂ断面を示している。
【図１５】実施の形態２に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における図２（ｂ）のＡ−Ａ断面、（ｂ）は図２（ｂ）のＢ−Ｂ断面を示している。
【図１６】実施の形態２に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における図２（ｂ）のＡ−Ａ断面、（ｂ）は図２（ｂ）のＢ−Ｂ断面を示している。
【図１７】実施の形態２に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における図２（ｂ）のＡ−Ａ断面、（ｂ）は図２（ｂ）のＢ−Ｂ断面を示している。
【図１８】実施の形態２に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における図２（ｂ）のＡ−Ａ断面、（ｂ）は図２（ｂ）のＢ−Ｂ断面を示している。
【図１９】この発明の実施の形態３に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における図２（ｂ）のＡ−Ａ断面、（ｂ）は図２（ｂ）のＢ−Ｂ断面を示している。
【図２０】実施の形態３に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における図２（ｂ）のＡ−Ａ断面、（ｂ）は図２（ｂ）のＢ−Ｂ断面を示している。
【図２１】実施の形態３に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における図２（ｂ）のＡ−Ａ断面、（ｂ）は図２（ｂ）のＢ−Ｂ断面を示している。
【図２２】実施の形態３に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における部分平面図であり、（ｂ）はそのＢ−Ｂ断面図である。
【図２３】実施の形態３に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における図２２（ａ）のＡ−Ａ断面、（ｂ）は図２２（ａ）のＣ−Ｃ断面を示している。
【図２４】実施の形態３に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における図２２（ａ）のＡ−Ａ断面、（ｂ）は図２２（ａ）のＣ−Ｃ断面を示している。
【図２５】実施の形態３に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、その製造途中の段階における図２２（ａ）のＢ−Ｂ断面を示している。
【図２６】実施の形態３に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、（ａ）はその製造途中の段階における図２２（ａ）のＡ−Ａ断面、（ｂ）は図２２（ａ）のＣ−Ｃ断面を示している。
【図２７】実施の形態３に係る横型トレンチＭＯＳＦＥＴの製造工程を示す図であって、その製造途中の段階における図２２（ａ）のＢ−Ｂ断面を示している。
【符号の説明】
【００５２】
１  ｐ半導体基板（ｐ型基板）
２  トレンチ
３  絶縁領域
４  ｐ+ソース領域
５  ｎ+ソース領域
６  ｎ+ドレイン領域
７  ｐウェル領域
８  ｎウェル領域
９  ｎオフセットドレイン領域
１０  ゲート酸化膜
１１  ゲート電極
１２  ソース電極
１３  ドレイン電極
１００  半導体基板
１０１  熱酸化膜
１０２  第１トレンチ
１０３  半導体柱
１０４  酸化膜
１０５  ボイド（空孔）
１０６  フォトレジストマスク
１０７  第２トレンチ
１０８  第１トレンチ
１０９  半導体柱
１１０  第２トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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