(57)【要約】【課題】集積回路の信頼性を損なうことなく、微細化を促進できる絶縁ゲート型電界効果トランジスタを備えた半導体集積装置およびその製造方法を提供できる。【解決手段】半導体集積装置は、半導体基板２１内から半導体基板上面に突出して設けられた、前記半導体基板に素子領域を区画する素子分離絶縁膜ＳＴＩと、前記素子領域上に設けられたゲート絶縁膜３１と、前記ゲート絶縁膜上に設けられたゲート電極３２と、前記ゲート電極の両側に位置する前記半導体基板内に設けられたソース／ドレイン領域Ｓ／Ｄと、前記ゲート電極上に設けられた絶縁膜３４と、前記絶縁膜を貫通し、前記ゲート電極に接触するコンタクト配線３５とを備え、前記ゲート電極が有する側壁のうちの２つの相対した側壁が前記素子分離絶縁膜に接し、前記ゲート電極のゲート幅が前記素子分離絶縁膜によって規定されている絶縁ゲート型電界効果トランジスタＴＲを複数具備する。【選択図】      図７
2006253461.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内から半導体基板上面に突出して設けられた、前記半導体基板に素子領域を区画する素子分離絶縁膜と、
前記素子領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の両側に位置する前記半導体基板内に設けられたソース／ドレイン領域と、
前記ゲート電極上に設けられた絶縁膜と、
前記絶縁膜を貫通し、前記ゲート電極に接触するコンタクト配線とを備え、前記ゲート電極が有する側壁のうちの２つの相対した側壁が前記素子分離絶縁膜に接し、前記ゲート電極のゲート幅が前記素子分離絶縁膜によって規定されている絶縁ゲート型電界効果トランジスタを複数具備すること
を特徴とする半導体集積回路装置。
【請求項２】
前記半導体基板上にゲート絶縁膜を介して設けられた浮遊ゲート電極と、
前記浮遊ゲート電極の両側に位置する前記半導体基板内に設けられたソース／ドレイン領域と、
前記浮遊ゲート電極の両側に設けられ、前記浮遊ゲート電極を駆動する第１、第２の制御ゲートと、
前記制御ゲート電極、前記浮遊ゲート電極、および前記拡散層を絶縁するゲート間絶縁膜とを有する不揮発性メモリセルトランジスタがマトリクス状に設けられたメモリセルアレイを備え、
前記メモリセルアレイを駆動するメモリ周辺回路に、前記絶縁ゲート型電界効果トランジスタが用いられていること
を特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記半導体基板上にゲート絶縁膜を介して設けられた選択ゲート電極と、
前記選択ゲート電極の両側に位置する前記半導体基板内に設けられ、一方が前記不揮発性メモリセルトランジスタのソース／ドレイン領域と共有され、他方がビット線、又はソース線に接続されるソース／ドレイン領域と、
前記選択ゲート電極に接触する選択ゲート線とを有する選択トランジスタを、前記メモリセルアレイ内に備え、前記選択ゲート線が、前記コンタクト配線と同一材料であること
を特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
ゲート幅方向に隣接する前記絶縁ゲート型電界効果トランジスタのゲート電極間の距離と、ゲート幅方向に隣接する前記絶縁ゲート型電界効果トランジスタのソース／ドレイン領域間の距離とが同一であること
を特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に絶縁膜を形成する工程と、
前記絶縁膜、前記ゲート電極、および前記ゲート絶縁膜を貫通し前記半導体基板内に達する、前記半導体基板に素子領域を区画する第１溝を形成する工程と、
前記第１溝内に絶縁材を埋め込み、素子分離絶縁膜を形成する工程と、
前記絶縁膜を貫通し、前記ゲート電極に接触するコンタクト配線を形成する工程とを具備すること
を特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置およびその製造方法に係わり、例えば、絶縁ゲート型電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置を構成する能動素子の一つとして、ＭＯＳ型、ＭＩＳ型に代表される絶縁ゲート型電界効果トランジスタ（以下トランジスタ）が知られている。トランジスタは、半導体基板上に形成されたゲート電極と、ゲート電極の両側に位置する半導体基板内に形成されたソース／ドレイン領域を有する。トランジスタはゲート電極に与える電位に応じ、ソース領域とドレイン領域との間を電気的に接続したり、非接続にしたりできる。この特性を利用し、半導体集積回路装置の、スイッチング素子として広く用いられている。
【０００３】
しかし、従来のトランジスタは、ゲート電極の両端部をゲート幅方向に沿って素子領域上から素子分離領域上まで引き出す（引き出された部分を、本明細書ではフリンジと呼ぶ）。そして、ゲート電極に電位を与えるためのコンタクト配線はこのフリンジに接触される（例えば、特許文献１参照）。
【０００４】
上記フリンジは、ゲート幅方向に隣接するトランジスタにも設けられているので、加工限界を“Ｆ”とすれば、隣接するトランジスタ間には、２つのフリンジ“２Ｆ”、素子分離のための距離“Ｆ”、および合わせ余裕“α”の合計“３Ｆ＋α”程度の距離が必要となる。その結果、微細化に対して不利である、という事情がある。
【０００５】
さらに、上記フリンジに印加された電位によって、電界がフリンジ周囲に発生する。この電界が、隣接するトランジスタのゲート電極、及びそのソース／ドレイン領域に影響を与え、隣接するトランジスタのゲート電極の電位、及びそのソース／ドレイン領域の電位が不安定になることがある。このため、素子分離距離を十分にとらなければ、集積回路の信頼性が損なわれる、という事情もある。この事情は、特に、不揮発性半導体メモリの、例えば、書き込み電圧に代表されるような高電圧を取り扱うトランジスタにおいて、顕著である。
【特許文献１】特開２０００−５８８００号公報  明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、集積回路の信頼性を損なうことなく、微細化を促進できる絶縁ゲート型電界効果トランジスタを備えた半導体集積装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様によれば、半導体基板内から半導体基板上面に突出して設けられた、前記半導体基板に素子領域を区画する素子分離絶縁膜と、前記素子領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の両側に位置する前記半導体基板内に設けられたソース／ドレイン領域と、前記ゲート電極上に設けられた絶縁膜と、前記絶縁膜を貫通し、前記ゲート電極に接触するコンタクト配線とを備え、前記ゲート電極が有する側壁のうちの２つの相対した側壁が前記素子分離絶縁膜に接し、前記ゲート電極のゲート幅が前記素子分離絶縁膜によって規定されている絶縁ゲート型電界効果トランジスタを複数具備する半導体集積回路装置を提供できる。
【０００８】
この発明の一態様によれば、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極上に絶縁膜を形成する工程と、前記絶縁膜、前記ゲート電極、および前記ゲート絶縁膜を貫通し前記半導体基板内に達する、前記半導体基板に素子領域を区画する第１溝を形成する工程と、前記第１溝内に絶縁材を埋め込み、素子分離絶縁膜を形成する工程と、前記絶縁膜を貫通し、前記ゲート電極に接触するコンタクト配線を形成する工程とを具備する半導体集積回路装置の製造方法を提供できる。
【発明の効果】
【０００９】
この発明によれば、集積回路の信頼性を損なうことなく、微細化を促進できる絶縁ゲート型電界効果トランジスタを備えた半導体集積装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１１】
［第１の実施形態］
この発明の第１の実施形態に係る絶縁ゲート型電界効果トランジスタを備えた半導体集積回路装置およびその製造方法について、不揮発性半導体メモリを例に挙げ、図１乃至図３１を用いて説明する。本例の不揮発性半導体メモリは、浮遊ゲートの両側に、この浮遊ゲートを駆動する制御ゲートを設けたものであり、本明細書では側壁ゲート型と呼ぶ。
【００１２】
この側壁ゲート型の不揮発性半導体メモリは、本件出願人による特願２００３−２０７５６６に記載されている。
【００１３】
図１は、側壁ゲート型の不揮発性半導体メモリのメモリセルアレイと、その周辺回路の一部とを示す回路図である。
【００１４】
図１に示すように、側壁ゲート型の不揮発性半導体メモリ１１は、メモリセルアレイ１２と周辺回路１３とを備えている。図１では、図面の煩雑化を防ぐため、周辺回路１３についてはその一部、例えば、ロウデコーダのうち、そのトランスファゲートトランジスタの部分のみを示すことにする。
【００１５】
周辺回路１３、例えば、ロウデコーダは、図示せぬアドレス信号に従って、ワード線（制御ゲート）ＷＬ１〜ＷＬ９のうちの２本と、選択ゲート線ＳＧＤ、ＳＧＳを選択する。これらを選択する信号は、ワード線ＷＬ１〜ＷＬ９、選択ゲート線ＳＧＤ、及びＳＧＳに、ロウデコーダ１３に設けられたトランジスタＴＲ１〜ＴＲ９、トランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳを介して伝えられる。トランジスタＴＲ１〜ＴＲ９、ＴＧＴＤ、ＴＧＴＳは、例えば、書き込み時においては、書き込み電位を通すために、高電圧系のトランジスタとして形成される。
【００１６】
メモリセルアレイ１２は、ビット線ＢＬ１〜ＢＬ６のいずれかに共通に接続された９個のメモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２を含んでいる。尚、メモリセルトランジスタＭＴの個数は、８個に限らず、例えば、１６個、３２個等であってもよく、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。
【００１７】
次に、図２および図３を用いて、メモリセルトランジスタＭＴ、選択トランジスタＳＴについて説明する。
【００１８】
図２は、図１中のメモリセルアレイ１２の一部を示す平面図である。図３は、図２中の３−３線に沿った断面図である。
【００１９】
図示するように、メモリセルトランジスタＭＴ１〜ＭＴ３のそれぞれは、基板２１上のゲート絶縁膜ＧＩを介して設けられた浮遊ゲートＦＧと、浮遊ゲートＦＧの両側にゲート間絶縁膜ＩＧＩを介して設けられた制御ゲートＣＧと、浮遊ゲートＦＧを挟むように基板２１中に設けられた拡散層からなるソース／ドレイン（Ｓ／Ｄ）を備えている。
【００２０】
すなわち、これら制御ゲートＣＧは、ゲート間絶縁膜ＩＧＩを介して浮遊ゲートＦＧの両側壁及び拡散層に接している。従来のメモリセルは、１つの浮遊ゲートＦＧを１つの制御ゲートＣＧにより駆動する。これに対して、側壁ゲート型のメモリセルは、１つの浮遊ゲートＦＧを、その両側に位置する２つの制御ゲートＣＧにより駆動する。
【００２１】
選択トランジスタＳＴ１は、基板２１上のゲート絶縁膜２４を介して設けられたゲート電極２５と、ゲート電極上に設けられた絶縁層２７と、ゲート電極２５を挟むように基板中に設けられた拡散層からなるソース／ドレイン（Ｓ／Ｄ）と、ソース／ドレイン上、ゲート電極２５上、絶縁層２７上に沿って設けられたバリア膜２３と、絶縁層を貫通しゲート電極２５中に設けられた配線層２９と、ゲート電極２５側壁に設けられたスペーサ２６を備えている。配線層２９は選択ゲート線ＳＧＤである。
【００２２】
図４は、側壁ゲート型のメモリセルの等価回路を示している。ここで、Ｃipは制御ゲートＣＧと浮遊ゲートＦＧ間の容量、Ｃip_extは制御ゲートＣＧと基板間の容量、Ｃtoxは浮遊ゲートＦＧと基板間の容量である。この等価回路において、１つの浮遊ゲートＦＧに隣接する２つの制御ゲートＣＧが同電位（Ｖｃｇ）であったとすると、浮遊ゲートの電位Ｖfgを決定する容量比（Ｃｒ）は、次式で概算される。
【００２３】
Ｃｒ＝Ｃip／（Ｃip＋Ｃtox）
＝（２・εｉｐ・Ｗ・Ｔfg／Ｔip）／（（２・εｉｐ・Ｗ・Ｔfg／Ｔip)
＋εtox・Ｗ・Ｌ／Ｔtox）
ここで、εｉｐ：ゲート間絶縁膜の誘電率、εtox：トンネル絶縁膜の誘電率、Ｗ：メモリセルトランジスタのゲート幅、Ｌ：メモリセルトランジスタのゲート長、Ｔfg：ＦＧ膜厚、Ｔtox：トンネル絶縁膜の膜厚、Ｔip：ゲート間絶縁膜の膜厚である。
【００２４】
上記式より、側壁型のメモリセルセルは、最小加工寸法となるべきトランジスタのゲート幅やゲート長を変えなくとも、浮遊ゲートの膜厚Ｔfgを大きくすることにより、Ｃｒを大きくすることが可能であることが分かる。これは、セルを微細化しても、容量比を改善できることを意味する。
【００２５】
また、図示すように、２つの浮遊ゲートＦＧの間のスペースは、制御ゲートＣＧによりほぼ完全に埋め込まれている。このため、従来のメモリセルで問題となっていたビット線ＢＬ方向に隣接する浮遊ゲートＦＧ相互間の結合容量、及びメモリセルトランジスタのソース／ドレイン領域が形成される基板と浮遊ゲートＦＧとのフリンジ容量の２つの寄生容量が殆んど遮蔽される。
【００２６】
以上のことから、側壁ゲート型のメモリセルは、寄生容量の増加を考慮することなく、浮遊ゲートＦＧの膜厚を厚くすることにより、容量比を確保することができる。その結果、メモリセルトランジスタのゲート長や、ゲート幅などを微細化しても容量比を増大させることができる。しかも、容量比を増大できるため、書き込み電圧を低く抑えることができる。
【００２７】
次に、図５乃至図７を用いて、周辺回路１３に設けられるトランジスタについて説明する。この説明では、周辺回路１３のうち、ロウデコーダに設けられた高電圧系のトランジスタＴＲを例示する。
【００２８】
図５は、図１中の周辺回路１３の一部を示す平面図である。図６は、図５中の６−６線に沿った断面図である。図７は、図５中の７−７線に沿った断面図である。ここでは、トランジスタＴＲ２を抽出して説明する。
【００２９】
図示するように、トランジスタＴＲ２は、基板２１の主表面上の素子分離絶縁膜ＳＴＩにより分離された素子領域に設けられたゲート絶縁膜３１と、ゲート絶縁膜３１上に設けられたゲート電極３２と、ゲート電極３２上に設けられた絶縁膜３４と、絶縁膜３４を貫通し、ゲート電極３２中、及び素子分離絶縁膜ＳＴＩ中に設けられたコンタクト配線３５と、ゲート電極３２の側壁に設けられたスペーサ３３と、素子分離膜３１上におけるコンタクト配線３５上に設けられたゲートコンタクト３９を備えている。トランジスタＴＲ２上を覆うように絶縁膜３６が設けられている。
【００３０】
ここで、上記コンタクト配線３５は、絶縁膜３４を貫通し、ゲート幅方向にゲート電極３２中央部近傍から素子分離絶縁膜ＳＴＩにわたってゲート電極中および素子分離膜中に設けられ、その表面が絶縁膜３４の表面と連続するように設けられている。
【００３１】
さらに、ゲート幅方向に隣接するトランジスタＴＲ１とＴＲ２、ＴＲ３とＴＲ４におけるゲート電極３２間の距離Ｗ２と、ゲート幅方向に隣接するトランジスタＴＲ１とＴＲ２、ＴＲ３とＴＲ４におけるソース／ドレイン（Ｓ／Ｄ）間の距離Ｗ１とが同一であるように設けられている（図５、図７）。換言すれば、ゲート長方向に沿ったソース／ドレイン（Ｓ／Ｄ）およびゲート電極の側壁が連続するように設けられている。
【００３２】
ゲート電極３２は、素子分離絶縁膜ＳＴＩおよび絶縁膜３４に囲まれるように設けられている。よって、ゲート電極３２は、素子分離絶縁膜ＳＴＩ上に張り出すようなフリンジを備えていない。
【００３３】
また、本例では、コンタクト配線３５上にゲートコンタクト３９が設けられているため、ゲートコンタクトの径がゲート長Ｌと同程度または大きい場合であっても、ソース／ドレインコンタクトとのショートを防止できる。
【００３４】
さらに、トランジスタＴＲにおけるコンタクト配線３５、および選択トランジスタＳＴにおける配線層（選択ゲート線ＳＧＤ）２９は、例えば、ポリシリコン（Polycrystalline Silicon）等の同一の材料により形成されている。
【００３５】
次に、この実施形態に係る半導体装置の書き込み／消去動作の一例について説明する。まず、メモリセルトランジスタＭＴにデータを書き込む場合の動作について説明する。以下、メモリセルトランジスタＭＴ６にデータを書き込む場合を例に挙げて、図８、図９を用いて説明する。図８は、メモリセルトランジスタＭＴ６にデータを書き込む場合の動作を説明するための断面図である。
【００３６】
まず、図１に示すビット線ＢＬ１に電位Ｖblが印加され、選択ゲートＳＧＳ、ＳＧＤにＶccが印加され、ビット線ＢＬ２〜ＢＬ６にＶccが印加されることにより、ビット線ＢＬ１に接続されているセル列１５が選択される。
【００３７】
続いて、ワード線（選択ワード線）ＷＬ６、ＷＬ７に書き込み電圧Ｖpgmを転送するための電位ＶpgmH（Ｖpgm ＋Ｖth)が、転送ゲート線ＴＧに印加される。上記電位ＶpgmH により、ロウデコーダ１３のトランジスタＴＲ１〜ＴＲ９およびトランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳはオンする。
【００３８】
そして、選択する浮遊ゲートＦＧに隣接する２つのワード線ＷＬ（制御ゲートＣＧ）に、トランジスタＴＲ６、ＴＲ７から、例えば同一の書き込み電圧Ｖpgmが転送され、基板２１が例えば０Ｖに設定される。選択されないワード線ＷＬ１〜ＷＬ５、ＷＬ８、ＷＬ９には、トランジスタＴＲ１〜ＴＲ５、ＴＲ８、ＴＲ９から、それぞれ中間電位Ｖpassが転送される。この状態において、基板２１から選択するメモリセルトランジスタＭＴ６の浮遊ゲートＦＧに電荷が注入され、メモリセルトランジスタＭＴ６にデータが書き込まれる。
【００３９】
次に、同様にして消去動作について説明する。図９は、消去動作を説明するための断面図である。
【００４０】
図示するように、転送ゲート線ＴＧに電位を印加し、トランジスタＴＲ１〜ＴＲ９およびトランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳはオンさせ、ワード線ＷＬ１〜ＷＬ９に接地電位０Ｖを転送し、選択ゲートＳＧＳ、ＳＧＤに消去電位Ｖeraを転送する。さらに、メモリセルトランジスタＭＴ１〜ＭＴ８が配置されている基板２１を消去電位Ｖeraに昇圧する。これと同時に、コンタクトＣＴ、ビット線ＢＬ１、および共通ソース線ＳＲＣを破壊を防ぐため基板２１と同電位の消去電位Ｖeraに昇圧する。さらに、消去するセル列１５におけるワード線ＷＬ１〜ＷＬ９（制御ゲートＣＧ）に十分低い電位、例えば０Ｖ程度を印加する。すると、メモリセルトランジスタＭＴ６の浮遊ゲートＦＧから昇圧された基板２１へ電荷が引き抜かれ、データが消去される。
【００４１】
以上のようにして、側壁ゲート型のメモリセルトランジスタへの書き込み／消去動作が行われる。
【００４２】
上記のように、この実施形態に係る半導体装置によれば、ゲート幅方向に沿った一方の部分がゲート電極３２中に設けられ、ゲート幅方向に沿った他方の部分が延設されて素子分離絶縁膜ＳＴＩ上に設けられ、その表面が絶縁膜３４の表面と連続しているコンタクト配線３５を備えている。さらに、ゲート電極３２は、素子分離絶縁膜ＳＴＩおよび絶縁層３４に囲まれるように設けられている。よって、ゲート電極３２は、素子分離膜ＳＴＩ上に張り出したフリンジを備えておらず、ゲート電極３２のゲート幅は、素子分離絶縁膜ＳＴＩによって規定されている（図７）。
【００４３】
フリンジがないために、加工限界を“Ｆ”としたとき、ゲート幅方向に隣接するトランジスタＴＲ１〜ＴＲ２間に、２つのフリンジ“２Ｆ”、素子分離のための距離“Ｆ”、および合わせ余裕“α”の合計“３Ｆ＋α”程度の距離は必要ではない。即ち、フリンジがないために、ゲート幅方向に隣接するトランジスタＴＲ１〜ＴＲ２間の距離を合計３Ｆ＋α程度よりも低減された距離Ｗ２程度とすることができる（図７）。その結果、ゲート幅方向の距離を低減でき、微細化に有利である。特に、ゲート幅方向に隣接するトランジスタＴＲ１〜ＴＲ２間の距離を、例えば、加工限界Ｆ程度とすることも可能である。
【００４４】
また、上記書き込み電圧Ｖpgmを転送するための高電位ＶpgmHが、ゲートコンタクト３９を介してゲート電極３２に印加された場合であっても、高電圧によって発生した電気力線（電界）が隣接するトランジスタ間（例えばＴＲ１とＴＲ２）のゲート電極およびソース／ドレイン領域に伸びて、隣接するトランジスタのゲート電極の電位、及びそのソース／ドレイン領域の電位が不安定になることを防止できる。即ち、ゲート電極３２のゲート幅を素子分離絶縁膜ＳＴＩによって規定することで、素子分離能力が高まり、微細化を促進した場合においても集積回路の信頼性を損ない難い。これは、集積回路の集積度の向上、特に、不揮発性半導体メモリのように、高い電圧を扱う集積回路における集積度の向上に有利である。
【００４５】
さらに、ゲート幅方向に延設されたコンタクト配線３５上にゲートコンタクト３９が設けられている。そのため、ゲートコンタクト３９の径がゲート長Ｌと同程度かまたは大きい場合であっても、ソース／ドレインとショートすることを防止することができる。よって、ゲート電極３９とソース／ドレインと別個に制御することが容易である。
【００４６】
次に、この実施形態に係る半導体装置の製造方法について、図１０（ａ）〜（ｄ）乃至
図３０（ａ）〜（ｄ）および図１１（ｅ）（ｆ）乃至図３１（ｅ）（ｆ）を用いて説明する。
【００４７】
ここで、図１０（ａ）〜図３０（ａ）は、この実施形態の半導体装置の製造方法を説明するためのもので、図２中の３−３線に沿った断面図である。図１０（ｂ）乃至図３０（ｂ）は、図２中のＢ−Ｂ線に沿った断面図である。図１０（ｃ）乃至図３０（ｃ）は、同様に図２中のＣ−Ｃ線に沿った断面図である。図１０（ｄ）乃至図３０（ｄ）は、同様に図２中のＤ−Ｄ線に沿った断面図である。図１１（ｅ）乃至図３１（ｅ）は、同様に図５中の６−６線に沿った断面図である。図１１（ｆ）乃至図３１（ｆ）は、同様に図５中の７−７線に沿った断面図である。
【００４８】
まず、図１０（ａ）〜（ｄ）および図１１（ｅ）、（ｆ）に示すように、メモリセルアレイ部と周辺回路部において、例えば、シリコンを含む半導体基板１１の表面を、例えば、熱酸化し、半導体基板１１上に、例えば、シリコン酸化膜を含むゲート絶縁膜４２（ＧＩ）を形成する。次いで、ゲート絶縁膜４２の上に、浮遊ゲートＦＧの材料として、例えば、ポリシリコン層４３を形成する。このポリシリコン層４３の上に、マスク層４４を形成する。マスク層４４の一例は、後に実行されるＣＭＰ（Chemical Mechanical Polishing）工程において、素子分離絶縁膜ＳＴＩを構成する埋め込み材料、及び制御ゲートＣＧの材料と大きな選択比を大きくとることができる材料である。具体的な材料の一例は、シリコン窒化（ＳｉＮ）膜である。
【００４９】
続いて、図１２（ａ）〜（ｄ）および図１３（ｅ）、（ｆ）に示すように、図示せぬマスクパターンをマスクに用いて上記マスク層４４、ポリシリコン層４３、ゲート絶縁膜４２、半導体基板２１を異方性エッチング、例えば、ＲＩＥ法を用いてエッチングし、上記マスク層４４、ポリシリコン層４３、ゲート絶縁膜４２を貫通し、半導体基板２１中まで達する素子分離用の複数の溝４５を形成する。
【００５０】
続いて、図１４（ａ）〜（ｄ）および図１５（ｅ）、（ｆ）に示すように、上記溝４５内部に、素子分離のための絶縁物４６を埋め込む。絶縁物の一例は、シリコン酸化（ＳｉＯ２）膜である。この後、マスク層４４を研磨ストッパーとして、例えば、ＣＭＰ法を用いて絶縁膜４６を平坦化し、素子分離絶縁膜ＳＴＩを形成する。
【００５１】
続いて、図１６（ａ）〜（ｄ）および図１７（ｅ）、（ｆ）に示すように、制御ゲートＣＧの形成領域に対応するように、マスク層４４、ポリシリコン層４３、及びゲート絶縁膜４２、並びに後に制御ゲートＣＧに隣接する素子分離絶縁膜ＳＴＩを、例えば、ＲＩＥ法を用いて基板２１上までエッチングし、選択的に除去する。
【００５２】
このようにして、制御ゲートＣＧ（ワード線ＷＬ）を形成するための溝４７が形成され、さらに、これら溝４７により規定された浮遊ゲートＦＧが形成される。すなわち、この溝４７は素子分離膜ＳＴＩと直交方向に形成され、図１６（ｃ）に示すように、溝４７内の領域において、ゲート絶縁膜４２上のポリシリコン層４３は除去され、素子分離膜ＳＴＩがゲート絶縁膜４２より突出する程度に除去される。
【００５３】
続いて、図１８（ａ）〜（ｄ）および図１９（ｅ）、（ｆ）に示すように、浮遊ゲートＦＧの相互間に位置する半導体基板２１内に不純物イオンを注入し、ソース／ドレインＳ／Ｄを形成する。次いで、マスク層４４、ポリシリコン層４３、基板２１、及びＳＴＩそれぞれの露出面上に、ゲート間絶縁膜４８（ＩＧＩ）を形成する。ゲート間絶縁膜４８の一例は、例えば、酸化膜、窒化膜、酸化膜が積層されたＯＮＯ膜である。
【００５４】
続いて、図２０（ａ）〜（ｄ）および図２１（ｅ）、（ｆ）に示すように、ゲート間絶縁膜４８上に、例えば、ポリシリコン層４９を形成する。さらに、このポリシリコン層４９を、上記マスク層４４をストッパーとして、例えば、ＣＭＰ法またはドライエッチング法により平坦化する。このようにして、図２０（ａ）に示すように、浮遊ゲートＦＧの側壁に制御ゲートＣＧを形成する。この制御ゲートＣＧは、図２０（ｃ）に示すように、素子分離膜ＳＴＩ上において隣接するもの同士が接続され、ワード線ＷＬを構成する。
【００５５】
続いて、図２２（ａ）〜（ｄ）および図２３（ｅ）、（ｆ）に示すように、後にワード線ＷＬ方向に配置される複数の選択ゲート電極ＳＧ相互を接続する選択ゲート線、即ち、配線層２９の形成位置、および周辺回路部におけるコンタクト配線３５の形成位置を除いて、マスク層５０を形成する。次いで、マスク層５０をマスクに用いて、例えば、ＲＩＥ法等の異方性エッチングを行い、配線層２９の形成位置およびコンタクト配線３５の形成位置にあるマスク層４４を貫通し、ポリシリコン層４３中に設けられる溝５１−１、５１−２を形成する。
【００５６】
なお、図２２（ａ）に示す溝５１−１の幅と、図２３（ｅ）に示す溝５１−２の幅とを、互いに同じにしても良い。同じ幅にした場合には、マスク層５０をエッチングする際のリソグラフィ工程において、溝５１−１、５１−２の双方ともに高い解像度を得ることができ、微細化に有利である。
【００５７】
また、溝５１−２の幅を溝５１−１の幅と同じにすると、後に形成されるコンタクト配線３５が微細過ぎて抵抗値の上昇が懸念される。この場合には、溝５１−１の幅と同じ幅を持つ溝５１−２を、一つのゲート電極３２上に複数形成しても良い。
【００５８】
続いて、図２４（ａ）〜（ｄ）および図２５（ｅ）、（ｆ）に示すように、上記マスク層５０を除去した後、上記溝５１−１、５１−２内に例えばポリシリコン層５２を埋め込み、溝５１−１内に配線層２９を形成し、溝５１−２内にコンタクト配線３５を形成する。このポリシリコン層５２は、例えば、ＣＭＰ法を用いて平坦化される。この結果、配線層２９の上面、及びコンタクト配線３５の上面はそれぞれ、マスク層４４の上面と同一の高さに平坦化される。
【００５９】
尚、配線層２９、コンタクト用配線層３５の材料は、ポリシリコンに限定されるものではなく、例えば、タングステンシリサイドのような低抵抗の材料であれば良い。
【００６０】
さらに、ポリシリコン層４３とポリシリコン層５２の相互間には、電気伝導可能な僅かな自然酸化膜が存在しても良い。
【００６１】
また、ポリシリコン層５２に含有されるＮ型、又はＰ型の不純物の濃度は、ポリシリコン層４３に含有されるＮ型、又はＰ型の不純物の濃度よりも薄くしても良い。薄くした場合の利点は、ポリシリコン層５２の酸化レートが低くなり、ポリシリコン層５２が不慮の酸化により、シリコン酸化膜化することを抑制できる。また、ポリシリコン層５２の不純物の濃度の下限は、例えば、周辺回路に形成されるトランジスタＴＲのソース／ドレイン領域用の不純物の導入工程において、ポリシリコン層の導電型が反転しない濃度、あるいはゲートコンタクト３９とオーミックなコンタクトを維持できる濃度である。
【００６２】
また、ポリシリコン層５２は、ポリシリコン層４３の途中まで埋め込み、本例のように、ゲート絶縁膜４２とポリシリコン層５２との間に、ポリシリコン層４３が介在する構造とされるのが良い。これによる利点は、溝５１−１、５１−２を形成する際に、ゲート絶縁膜４２が、ポリシリコン層４３によって保護されることにある。
【００６３】
続いて、図２６（ａ）〜（ｄ）および図２７（ｅ）、（ｆ）に示すように、選択ゲート電極ＳＧの形成領域および周辺回路部のトランジスタＴＲのゲート電極の形成領域において、選択ゲートＳＧの幅およびゲート電極の幅を有するマスク層５３を形成する。ここで、図２６（ａ）、図２７（ｅ）に示すように、このマスク層５３は、配線層２９上およびコンタクト配線３５上を覆っている。
【００６４】
続いて、図２８（ａ）〜（ｄ）および図２９（ｅ）、（ｆ）に示すように、マスク層５３をマスクとして、例えば、ＲＩＥ法等の異方性エッチングを基板２１表面上まで行い、マスク層４４、ポリシリコン層４３、ゲート絶縁膜４２、および素子分離絶縁膜ＳＴＩの一部を除去する。このようにして、選択ゲート電極ＳＧ（２５）、および周辺回路部にトランジスタのゲート電極３２を形成する。さらに、マスク層５３を除去した後、選択ゲート電極ＳＧおよびゲート電極３２をマスクとして、半導体基板２１内に不純物イオンを注入し、ソース／ドレイン（Ｓ／Ｄ）として働く拡散層を形成する。
【００６５】
続いて、図３０（ａ）〜（ｄ）および図３１（ｅ）、（ｆ）に示すように、メモリセルアレイ部の全面上にバリア膜５４（２３）を形成する。さらに、メモリセルアレイ部および周辺回路部の全面上に、例えば、シリコン酸化膜等の絶縁膜を形成する。その後、全面上に、例えば、ＲＩＥ法等の異方性エッチングを行い、選択ゲート２５（ＳＧ）およびゲート電極３２の側壁にそれぞれスペーサ２６、３３を形成する。
【００６６】
その後、周知の工程を用いて、周辺回路部に絶縁層３６およびゲートコンタクト３９を形成し、図３、図６、図７に示す半導体装置を製造できる。
【００６７】
上記のように、この実施形態に係る半導体装置の製造方法によれば、マスク層５０を形成した後、このマスク層５０をマスクとして、異方性エッチングを行い、選択ゲート線、即ち、配線層２９の形成位置、およびコンタクト配線３５の形成位置にあるマスク層４４を貫通し、ポリシリコン層４３中に設けられる溝５１−１、５１−２を形成する（図２２（ａ）〜（ｄ）および図２３（ｅ）、（ｆ））。さらに、上記溝５１−１、５１−２内に例えばポリシリコン層５２を埋め込み、溝５１−１内に配線層２９を形成し、溝５１−２内にコンタクト配線３５を形成する（図２４（ａ）〜（ｄ）および図２５（ｅ）、（ｆ））。
【００６８】
そのため、コンタクト層２９およびコンタクト配線３５を同一材料（例えば、ポリシリコン等）により同時に形成することができ、マスク数の増加を防止して製造コストを低減できる点で有利である。
【００６９】
さらに、マスク層４４、ポリシリコン層４３、ゲート絶縁膜４２を貫通し、半導体基板２１中まで達する素子分離用の複数の溝４５を形成し、上記溝４５内部に例えばシリコン酸化膜等からなる絶縁膜４６を埋め込み形成する。この後、マスク層４４をストッパーとして、例えば、ＣＭＰ法により絶縁膜４６を平坦化し、素子分離膜ＳＴＩを形成する。（図１２（ａ）〜（ｄ）および図１３（ｅ）、（ｆ）、図１４（ａ）〜（ｄ）および図１５（ｅ）、（ｆ））。
【００７０】
そのため、ゲート幅方向のゲート電極３２の側壁、ゲート絶縁膜３１（４２）、および基板２１の一部は連続し、自己整合的に形成できる。その結果、ゲート幅方向におけるゲート電極３２にフリンジが形成されることがなく、ゲート幅方向に隣接するトランジスタＴＲの距離を低減でき、微細化できる点で有利である。また周辺回路部を含むロウデコーダ１３が全体に示す面積の割合は大きいことが多いため、周辺回路部を微細化できることにより周辺回路部から集積化を図ることができる点で有利である。
【００７１】
また、上記工程により、ゲート長方向にゲート電極３２およびソース／ドレイン（Ｓ／Ｄ）が連続して形成される。そのため、ゲート幅方向に隣接するトランジスタＴＲ１とＴＲ２、ＴＲ３とＴＲ４におけるゲート電極３２間の距離Ｗ２と、ゲート幅方向に隣接するトランジスタＴＲ１とＴＲ２、ＴＲ３とＴＲ４におけるソース／ドレイン（Ｓ／Ｄ）間の距離Ｗ１とが同一となるように形成できる（図５、図７）。
【００７２】
［第２の実施形態］
次にこの発明の第２の実施形態に係る半導体装置について、図３２を用いて説明する。この説明において、上記第１の実施形態と重複する部分の説明は省略する。図３２は、この実施形態に係る半導体装置を模式的に示す平面図である。
【００７３】
図示するように、コンタクト配線３５がゲート電極内に埋め込まれるように設けられている。そのため、コンタクト配線３５は、上記実施形態のように、ゲート幅方向に延設されて素子分離絶縁膜ＳＴＩ上に設けられていない。
【００７４】
さらに、コンタクト配線３５上にゲートコンタクト３９が設けられている。
【００７５】
その他の断面構造等は、上記実施形態と同様である。
【００７６】
上記のような構成によれば、上記第１の実施形態と同様な効果を有する。さらに、この実施形態に係る半導体装置は、コンタクト用配線層３５がゲート電極内に埋め込まれるように設けられ、ゲート幅方向に延設されて素子分離膜ＳＴＩ上に設けられていない。
【００７７】
そのため、ゲート幅方向の面積をさらに低減でき、微細化できる点で有利である。
【００７８】
また、この実施形態は、コンタクト３９の径がゲート電極３２のチャネル長Ｌよりも小さい場合に、より有効である。
【００７９】
さらに、コンタクト３９は、平面から見てゲート電極３２上のみに位置し、ソース／ドレイン領域上には位置しない。これによれば、コンタクト３９のソース／ドレイン領域への不慮の貫通を抑制でき、製造歩留まりが良い、という利点を得ることができる。
【００８０】
以上、第１、第２の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８１】
【図１】この発明の第１の実施形態に係る半導体装置を示す回路図。
【図２】第１の実施形態に係る半導体装置のメモリセルアレイの一部を示す平面図。
【図３】図１中の３−３線に沿った断面図。
【図４】第１の実施形態に係る半導体装置の容量比を説明するための回路図。
【図５】第１の実施形態に係る半導体装置のロウデコーダの一部を示す平面図。
【図６】図５中の６−６線に沿った断面図。
【図７】図５中の７−７線に沿った断面図。
【図８】第１の実施形態に係る半導体装置の書き込み動作を説明するためのもので、セル列の一部を示す断面図。
【図９】第１の実施形態に係る半導体装置の消去動作を説明するためのもので、セル列の一部を示す断面図。
【図１０】第１の実施形態に係る半導体装置の一製造工程を説明するためのもので、（ａ）は図１中の３−３線に沿った断面図、（ｂ）は図１中のＢ−Ｂ線に沿った断面図、（ｃ）は図１中のＣ−Ｃ線に沿った断面図、（ｄ）図１中のＤ−Ｄ線に沿った断面図。
【図１１】第１の実施形態に係る半導体装置の一製造方法を説明するためのもので、（ｅ）は図５中の６−６線に沿った断面図、（ｆ）は図５中の７−７線に沿った断面図。
【図１２】図１２（ａ）乃至（ｄ）は、それぞれ図１０（ａ）乃至（ｄ）に続く一製造工程を示す断面図。
【図１３】図１３（ｅ）および（ｆ）は、それぞれ図１１（ｅ）乃至（ｆ）に続く一製造工程を示す断面図。
【図１４】図１４（ａ）乃至（ｄ）は、それぞれ図１２（ａ）乃至（ｄ）に続く一製造工程を示す断面図。
【図１５】図１５（ｅ）および（ｆ）は、それぞれ図１３（ｅ）乃至（ｆ）に続く一製造工程を示す断面図。
【図１６】図１６（ａ）乃至（ｄ）は、それぞれ図１４（ａ）乃至（ｄ）に続く一製造工程を示す断面図。
【図１７】図１７（ｅ）および（ｆ）は、それぞれ図１５（ｅ）乃至（ｆ）に続く一製造工程を示す断面図。
【図１８】図１８（ａ）乃至（ｄ）は、それぞれ図１６（ａ）乃至（ｄ）に続く一製造工程を示す断面図。
【図１９】図１９（ｅ）および（ｆ）は、それぞれ図１７（ｅ）乃至（ｆ）に続く一製造工程を示す断面図。
【図２０】図２０（ａ）乃至（ｄ）は、それぞれ図１８（ａ）乃至（ｄ）に続く一製造工程を示す断面図。
【図２１】図２１（ｅ）および（ｆ）は、それぞれ図１９（ｅ）乃至（ｆ）に続く一製造工程を示す断面図。
【図２２】図２２（ａ）乃至（ｄ）は、それぞれ図２０（ａ）乃至（ｄ）に続く一製造工程を示す断面図。
【図２３】図２３（ｅ）および（ｆ）は、それぞれ図２１（ｅ）乃至（ｆ）に続く一製造工程を示す断面図。
【図２４】図２４（ａ）乃至（ｄ）は、それぞれ図２２（ａ）乃至（ｄ）に続く一製造工程を示す断面図。
【図２５】図２５（ｅ）および（ｆ）は、それぞれ図２３（ｅ）乃至（ｆ）に続く一製造工程を示す断面図。
【図２６】図２６（ａ）乃至（ｄ）は、それぞれ図２４（ａ）乃至（ｄ）に続く一製造工程を示す断面図。
【図２７】図２７（ｅ）および（ｆ）は、それぞれ図２５（ｅ）乃至（ｆ）に続く一製造工程を示す断面図。
【図２８】図２８（ａ）乃至（ｄ）は、それぞれ図２６（ａ）乃至（ｄ）に続く一製造工程を示す断面図。
【図２９】図２９（ｅ）および（ｆ）は、それぞれ図２７（ｅ）乃至（ｆ）に続く一製造工程を示す断面図。
【図３０】図３０（ａ）乃至（ｄ）は、それぞれ図２８（ａ）乃至（ｄ）に続く一製造工程を示す断面図。
【図３１】図３１（ｅ）および（ｆ）は、それぞれ図２９（ｅ）乃至（ｆ）に続く一製造工程を示す断面図。
【図３２】この発明の第２の実施形態に係る半導体装置を示す平面図。
【符号の説明】
【００８２】
２１…シリコン基板、ＳＴＩ…素子分離絶縁膜、３１…ゲート絶縁膜、３２…ゲート電極、３４、３６…絶縁層、３５…コンタクト配線、３９…ゲートコンタクト、Ｗ２…ゲート幅方向に隣接するゲート電極間の距離、ＴＲ１、ＴＲ２…高耐圧系トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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