(57)【要約】【課題】  メモリアレイに接続された周辺回路を構成するトランジスタにおけるゲート酸化膜の膜厚を最適化し、ＦＮストレスによるデバイス劣化を大幅に低減する。【解決手段】  シミュレーションによって、ＭＧドライバのトランジスタにおけるゲート印加電圧を算出し、設定されたゲート酸化膜厚と算出したゲート印加電圧から、ゲート酸化膜印加電界を計算する（ステップＳ１０１）。算出したゲート酸化膜印加電界とゲート酸化膜厚との関係から、ＦＮ劣化発生臨界電界線以上のトランジスタがあるかを検出し（ステップＳ１０２）、ＦＮ劣化発生臨界電界以上のトランジスタがある場合には、ゲート印加電圧を再設計してゲート酸化膜印加電界を再計算し（ステップＳ１０３）、ＦＮ劣化発生臨界電界以上のトランジスタがあるか検出し（ステップＳ１０４）、ＦＮ劣化発生臨界電界以上のトランジスタがない場合には、トランジスタの設計が終了となる。【選択図】  図３
2006179579.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタのゲート酸化膜に印加される電界が、前記ゲート酸化膜厚に依存する前記トランジスタにＦＮ劣化が発生しはじめるＦＮ劣化発生臨界電界以下となるように、前記トランジスタを設計することを特徴とする半導体集積回路装置の設計方法。
【請求項２】
請求項１記載の半導体集積回路装置の設計方法において、
前記トランジスタの設計は、
シミュレーションより、前記トランジスタのゲート印加電圧を算出する工程と、
前記トランジスタのゲート酸化膜厚と算出したゲート印加電圧から、前記ゲート酸化膜に印加されるゲート酸化膜印加電界を計算する工程と、
算出した前記ゲート酸化膜厚印加電界とゲート酸化膜厚との関係から、ＦＮ劣化発生臨界電界線以上となるゲート酸化膜印加電界が印加されるトランジスタがあるか否かを検出し、ＦＮ劣化発生臨界電界以上となるゲート酸化膜印加電界が印加されるトランジスタがある場合に、ＦＮ劣化発生臨界電界以下となるように、前記トランジスタのゲート印加電圧を再設計する工程とを有することを特徴とする半導体集積回路装置の設計方法。
【請求項３】
請求項１記載の半導体集積回路装置の設計方法において、
前記トランジスタの設計は、
シミュレーションより、前記トランジスタのゲート印加電圧を算出する工程と、
前記トランジスタのゲート酸化膜厚と算出したゲート印加電圧から、前記ゲート酸化膜に印加されるゲート酸化膜厚印加電界を計算する工程と、
算出した前記ゲート酸化膜厚印加電界とゲート酸化膜との関係から、ＦＮ劣化発生臨界電界線以上となるゲート酸化膜印加電界が印加されるトランジスタがあるか否かを検出し、ＦＮ劣化発生臨界電界以上となるゲート酸化膜印加電界が印加されるトランジスタがある場合に、ＦＮ劣化発生臨界電界以下となるように、前記トランジスタのゲート印加電圧、または前記トランジスタのゲート酸化膜の少なくともいずれか一方を再設計する工程とを有することを特徴とする半導体集積回路装置の設計方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置の設計方法において、
前記トランジスタは、複数の不揮発性メモリセルを有するメモリアレイに接続される周辺回路を構成するトランジスタであることを特徴とする半導体集積回路装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置におけるトランジスタの設計技術に関し、特に、不揮発性半導体メモリにおける周辺回路を構成するトランジスタに有効な技術に関する。
【背景技術】
【０００２】
電気的に書き換え、および消去が可能な不揮発性半導体記憶装置の１つとしてフラッシュメモリがある。このフラッシュメモリには、アドレスバッファから出力されたカラムアドレス、ロウアドレスに基づいてそれぞれデコードを行うアドレスデコーダが設けられている。
【０００３】
これらアドレスデコーダの出力段には、メモリセルを駆動するドライバが設けられている。このドライバを構成するトランジスタのゲート酸化膜厚は、たとえば、該ドライバの駆動能力などから決定している。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、上記のような半導体集積回路装置におけるトランジスタの設計技術では、次のような問題点があることが本発明者により見い出された。
【０００５】
すなわち、前述したトランジスタのゲート酸化膜には、メモリセルの書き換え／消去動作などに伴い、高電界が印加されることになる。
【０００６】
設計時においてトランジスタのゲート酸化膜に印加されるゲート酸化膜印加電界の制約は、従来ゲート絶縁膜破壊寿命(TDDB寿命)により決定されていた。しかし、上記制約電界以下で使用した場合でも、該トランジスタのゲート酸化膜に高電界が印加されることによってデバイス劣化（ＦＮ劣化）が発生してしまい、所望の駆動能力が得られず、信頼性が低下してしまうという問題が明らかになった。
【０００７】
本発明の目的は、メモリセルアレイに接続された周辺回路を構成するトランジスタ、たとえば、メモリセルを駆動するドライバを構成するトランジスタにおけるゲート酸化膜の膜厚を最適化し、ＦＮストレスによるデバイス劣化を大幅に低減することのできる技術を提供することにある。
【０００８】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明の半導体集積回路装置の設計方法は、トランジスタのゲート酸化膜に印加される電界が、該ゲート酸化膜厚に依存するトランジスタにＦＮ劣化が発生しはじめるＦＮ劣化発生臨界電界以下となるように、トランジスタを設計するものである。
【００１１】
また、本願のその他の発明の概要を簡単に示す。
【００１２】
本発明の半導体集積回路装置の設計方法は、前記トランジスタの設計は、シミュレーションより、トランジスタのゲート印加電圧を算出する工程と、トランジスタのゲート酸化膜厚と算出したゲート印加電圧から、該ゲート酸化膜厚に印加されるゲート酸化膜厚印加電界を計算する工程と、算出したゲート酸化膜印加電界とゲート酸化膜厚との関係から、ＦＮ劣化発生臨界電界線以上となるゲート酸化膜印加電界が印加されるトランジスタがあるか否かを検出し、ＦＮ劣化発生臨界電界以上となるゲート酸化膜印加電界が印加されるトランジスタがある場合に、ＦＮ劣化発生臨界電界以下となるように、トランジスタのゲート印加電圧を再設計する工程とを有するものである。
【００１３】
また、本発明の半導体集積回路装置の設計方法は、前記トランジスタの設計は、シミュレーションより、トランジスタのゲート印加電圧を算出する工程と、トランジスタのゲート酸化膜厚と算出したゲート印加電圧から、ゲート酸化膜に印加されるゲート酸化膜印加電界を計算する工程と、算出したゲート酸化膜印加電界とゲート酸化膜厚との関係から、ＦＮ劣化発生臨界電界線以上となるゲート酸化膜印加電界が印加されるトランジスタがあるか否かを検出し、ＦＮ劣化発生臨界電界以上となるゲート酸化膜印加電界が印加されるトランジスタがある場合に、ＦＮ劣化発生臨界電界以下となるように、トランジスタのゲート印加電圧、またはトランジスタのゲート酸化膜の少なくともいずれか一方を再設計する工程とを有するものである。
【００１４】
さらに、本発明の半導体集積回路装置の設計方法は、前記トランジスタが、複数の不揮発性メモリセルを有するメモリアレイに接続される周辺回路を構成するトランジスタよりなるものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
（１）ＦＮストレスによるデバイス劣化を大幅に低減することができる。
【００１７】
（２）上記（１）により、半導体集積回路装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
図１は、本発明の一実施の形態によるフラッシュメモリのブロック図、図２は、図１のフラッシュメモリに設けられたＭＧドライバの構成例を示す回路図、図３は、図２のＭＧドライバを構成するトランジスタの設計処理例を示すフローチャート、図４は、本発明の一実施の形態によるトランジスタにおけるＦＮ劣化発生臨界電界のゲート酸化膜厚の依存性を示す説明図である。
【００２０】
本実施の形態において、トランジスタの設計技術は、トランジスタにおけるＦＮ劣化を大幅に低減する設計条件を提供する。フラッシュメモリ１は、図１に示すように、制御回路２、入出力回路３、アドレスバッファ４、行デコーダ５、列デコーダ６、ベリファイセンスアンプ回路７、高速リードセンスアンプ回路８、書き込み回路９、フラッシュメモリアレイ１０、および電源回路１１などから構成されている。
【００２１】
制御回路２は、接続先のマイクロコンピュータなどホストから入力される制御用信号を一時的に格納し、動作ロジックの制御を行う。入出力回路３には、フラッシュメモリアレイ１０から読み出しまたはフラッシュメモリアレイ１０へ書き込むデータ、プログラムデータなどの各種データが入出力される。アドレスバッファ４は、外部から入力されたアドレスを一時的に格納する。
【００２２】
アドレスバッファ４には、行デコーダ５、ならびに列デコーダ６がそれぞれ接続されている。行デコーダ５は、アドレスバッファ４から出力されたカラム（行）アドレスに基づいてデコードを行い、列デコーダ６は、該アドレスバッファ４から出力されたロウ（列）アドレスに基づいてデコードを行う。
【００２３】
ベリファイセンスアンプ回路７は、消去／書き込みベリファイ用のセンスアンプであり、高速リードセンスアンプ回路８は、データリード時に用いられるリード用センスアンプである。書き込み回路９は、入出力回路３を介して入力された書き込みデータをラッチし、データ書き込みの制御を行う。
【００２４】
フラッシュメモリアレイ１０は、記憶の最小単位であるメモリセルＳ（図２）が規則正しくアレイ状に並べられている。このフラッシュメモリアレイ１０に設けられたメモリセルＳは、電気的にデータの消去または書き込みが可能であり、データの保存に電源が不要となっている。電源回路１１は、データ書き込みや消去、ベリファイ時などに用いられる様々な電圧を生成する。
【００２５】
本実施の形態では、ＭＧドライバＤｒ（図２）を構成するトランジスタＴ１，Ｔ２における設計手順を示すものである。ＭＧドライバＤｒは、行デコーダ５、および列デコーダ６において、それぞれデコードされたデコード信号を受けてメモリセルＳを駆動するドライバである。
【００２６】
図２は、ＭＧドライバＤｒの構成を示す回路図である。
【００２７】
ＭＧドライバＤｒは、行デコーダ５、ならびに列デコーダ６にそれぞれ設けられている。ＭＧドライバＤｒは、トランジスタＴ１とトランジスタＴ２とが電源電圧ＶＣＣＭと基準電位ＶＳＳＭとの間に直列接続されたインバータから構成されている。トランジスタＴ１は、ＰチャネルＭＯＳよりなり、トランジスタＴ２は、ＮチャネルＭＯＳよりなる。
【００２８】
メモリセルＳは、たとえば、注入電子の有無で記憶するＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと選択用ＭＯＳトランジスタとの２トランジスタから構成されており、該メモリセルＳのメモリゲートｍｇにＭＧドライバＤｒが接続されている。
【００２９】
次に、本実施の形態におけるトランジスタ設計手順について、図３のフローチャートを用いて説明する。
【００３０】
ＭＧドライバＤｒにおけるトランジスタがＦＮ劣化を発生する要因は、トランジスタのゲート酸化膜に高電界が印加されることによる。ゲート酸化膜に印加される電界には、ＦＮ劣化が顕著となる臨界ゲート酸化膜印加電界が存在し、該臨界ゲート酸化膜印加電界は、トランジスタのゲート酸化膜の膜厚に依存する。
【００３１】
ここで、ＦＮ劣化発生臨界電界は、トランジスタにＦＮ劣化が発生しはじめる臨界電界である。
【００３２】
よって、急激なＦＮ劣化を発生する臨界ゲート酸化膜印加電界とトランジスタのゲート酸化膜厚との相関関係から、トランジスタのＦＮ劣化を大幅に低減するように設計を行う。
【００３３】
まず、シミュレーションによって、ＭＧドライバＤｒのトランジスタにおけるゲート印加電圧（ゲート−ソース間電圧）Ｖｇｓを算出し、予め設定されているトランジスタのゲート酸化膜厚と算出したゲート印加電圧から、該ゲート酸化膜厚に印加されるゲート酸化膜厚印加電界を計算する（ステップＳ１０１）。
【００３４】
ここで、ＦＮ劣化発生臨界電界のゲート酸化膜厚の依存性について図４を用いて説明する。
【００３５】
図４において、縦軸はＦＮ劣化発生臨界電界（Ｅｏｘ  ｃｒｉｔ）を示し、横軸はトランジスタのゲート酸化膜の膜厚（ｔｏｘ  ｉｎｖ）を示している。また、実線は、ＰチャネルＭＯＳのトランジスタにおけるＦＮ劣化発生臨界電界線を示しており、点線は、ＮチャネルＭＯＳのトランジスタにおけるＦＮ劣化発生臨界電界線を示している。
【００３６】
この場合、図示するように、ある領域までは、ＰチャネルＭＯＳ、ＮチャネルＭＯＳのいずれのトランジスタにおいてもゲート酸化膜厚が薄いほどＦＮ劣化発生臨界電界が高くなっている。
【００３７】
よって、ＰチャネルＭＯＳ、およびＮチャネルＭＯＳのトランジスタが、ＦＮ劣化発生臨界電界（図４において、ＰチャネルＭＯＳトランジスタでは実線以下の領域、ＮチャネルＭＯＳトランジスタの場合には点線以下の領域）以下でそれぞれ動作するように設計制約を設けることで、該トランジスタのＦＮ劣化を大幅に低減することができる。
【００３８】
続いて、図３に示すように、ステップＳ１０１の処理において算出したゲート酸化膜印加電界とゲート酸化膜厚との関係から、図４のＦＮ劣化発生臨界電界線以上となるゲート酸化膜印加電界が印加されるトランジスタがあるか否かを検出する（ステップＳ１０２）。
【００３９】
たとえば、ＰチャネルＭＯＳのトランジスタでは、実線で示すＦＮ劣化発生臨界電界線（図４）以上か否か、ＮチャネルトＭＯＳのランジスタの場合には、点線で示すＦＮ劣化発生臨界電界線（図４）以上か否か検出する。
【００４０】
ステップＳ１０２の処理において、ＦＮ劣化発生臨界電界以上となるゲート酸化膜印加電界が印加されるトランジスタがない場合には、トランジスタＴ１の設計は終了となる。
【００４１】
また、ステップＳ１０２の処理において、ＦＮ劣化発生臨界電界以上となるゲート酸化膜印加電界が印加されるトランジスタがある場合には、ＦＮ劣化発生臨界電界以下となるように、トランジスタのゲート印加電圧Ｖｇｓを再設計して、シミュレーションによってトランジスタのゲート酸化膜印加電界を再び計算する（ステップＳ１０３）。
【００４２】
その後、ステップＳ１０３の処理において算出したゲート酸化膜印加電界とゲート酸化膜厚との関係から、ＦＮ劣化発生臨界電界（図４）以上となるゲート電界が印加されるトランジスタがあるか否かを検出し（ステップＳ１０４）、ＦＮ劣化発生臨界電界以上となるゲート電界が印加されるトランジスタがない場合には、トランジスタの設計が終了となる。
【００４３】
また、ステップＳ１０４の処理において、ＦＮ劣化発生臨界電界以上となるゲート酸化膜印加電界が印加されるトランジスタがある場合には、ステップＳ１０３の処理に戻り、ＦＮ劣化発生臨界電界以上となるゲート電界が印加されるトランジスタがなくなるまで、ステップＳ１０３，Ｓ１０４の処理を繰り返す。
【００４４】
なお、図３では、デバイスの製造プロセスの関係から、トランジスタのゲート酸化膜厚が予め設定された場合について記載したが、ステップＳ１０３，Ｓ１０４の処理において、トランジスタのゲート印加電圧Ｖｇｓのみで、ＦＮ劣化発生臨界電界以上となるゲート電界が印加されるトランジスタをなくすことが困難な場合には、該トランジスタのゲート酸化膜厚を設計変更するようにしてもよい。
【００４５】
それにより、本実施の形態によれば、ＭＧドライバＤｒを構成するトランジスタＴ１，Ｔ２のＦＮ劣化を大幅に低減させることができるので、フラッシュメモリ１の信頼性を向上させることができる。
【００４６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００４７】
本発明の半導体集積回路装置の設計方法は、不揮発性半導体メモリに設けられたメモリアレイに接続される周辺回路を構成するトランジスタの設計技術などに適している。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施の形態によるフラッシュメモリのブロック図である。
【図２】図１のフラッシュメモリに設けられたＭＧドライバの構成例を示す回路図である。
【図３】図２のＭＧドライバを構成するトランジスタの設計処理例を示すフローチャートである。
【図４】本発明の一実施の形態によるトランジスタにおけるＦＮ劣化発生臨界電界のゲート酸化膜厚の依存性を示す説明図である。
【符号の説明】
【００４９】
１  フラッシュメモリ
２  制御回路
３  入出力回路
４  アドレスバッファ
５  行デコーダ
６  列デコーダ
７  ベリファイセンスアンプ回路
８  高速リードセンスアンプ回路
９  書き込み回路
１０  フラッシュメモリアレイ
１１  電源回路
Ｄｒ  ＭＧドライバ
Ｔ１，Ｔ２  トランジスタ
Ｓ  メモリセル
【図１】
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【図２】
2006179579.tif 000004
【図３】
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【図４】
2006179579.tif 000006