(57)【要約】【課題】２ビット格納型不揮発性メモリセルのプログラムと消去状態のセル電流比の増大をはかるとともに消費電力を低減する。【解決手段】プログラム状態をドレインおよびソース接合エッジ近傍の２局所領域に電子注入された状態、消去状態は２局所領域の電子が中和またはホールが注入された状態とし、読み出しバイアスを線形領域とする。プログラム状態のセル電流は、ソース側の注入電荷は導電チャンネルの形成に必要な電子キャリアの流入を抑制すると共に、ドレイン側の注入電荷はその近傍の導電チャンネルの形成を制限しセル電流の抑制することができ、読みだし電流の低減、セル電流比の向上と読みだし動作マージン改善を実現する。【選択図】    図１
2006252670.tif 000002
【特許請求の範囲】
【請求項１】
ドレインまたはソース接合エッジ近傍のONO膜の局所領域に電荷注入を行うことにより２bitの情報を格納可能なMONOS型メモリセルにおいて、
前記MONOS型メモリセルのプログラム状態をドレインおよびソース接合エッジ近傍のONO膜の２局所領域に電子注入をおこなった状態とし、
消去状態をドレインおよびソース接合近傍のONO膜の局所領域の注入電子が中和またはホールが注入された状態とし、
読み出しバイアスを、前記MONOS型メモリセルを線形領域に保つ値に設定するようにした不揮発性メモリの駆動方法。
【請求項２】
請求項１記載の駆動方法を適用される不揮発性メモリであって、
ドレインまたはソース接合近傍のONO膜の局所領域に電荷注入を行うことにより2bitの情報を格納可能なMONOS型メモリセルで構成されたメモリアレイを備え、
前記メモリアレイに２bitが格納される2bit格納セル領域と1bitが格納される１bit格納領域が固定された大きさと位置に設定され、
前記１bit格納領域が、前記駆動方法を適用される不揮発性メモリ。
【請求項３】
請求項１記載の駆動方法を適用される不揮発性メモリであって、
ドレインまたはソース接合近傍のONO膜の局所領域に電荷注入を行うことにより2bitの情報を格納可能なMONOS型メモリセルで構成されたメモリアレイを備え、
前記メモリアレイに２bitが格納される2bit格納セル領域と1bitが格納される１bit格納領域が任意の大きさと位置に設定され、
前記１bit格納領域が、前記駆動方法が適用される不揮発性メモリ。
【請求項４】
請求項１記載の駆動方法を適用される不揮発性メモリであって、
ドレインまたはソース接合近傍のONO膜の局所領域に電荷注入を行うことにより2bitの情報を格納可能なMONOS型メモリセルで構成されたメモリアレイを備え、
前記メモリアレイに２bitが格納される2bit格納セル領域と1bitが格納される１bit格納領域が混在し、
前記１bit格納領域が、前記駆動方法を適用され、
前記メモリアレイへの読みだしアクセスが、前記2bit格納セル領域および1bit格納セル領域を区別しセンスアンプのタイミングおよびリファレンス電流値が異なるアクセス条件で実行される不揮発メモリ。
【請求項５】
請求項１記載の駆動方法を適用される不揮発性メモリであって、
ドレインまたはソース接合近傍のONO膜の局所領域に電荷注入を行うことにより2bitの情報を格納可能なMONOS型メモリセルで構成されたメモリアレイを備え、
前記メモリアレイに２bitが格納される2bit格納セル領域と1bitが格納される１bit格納領域が可変に設定され、
前記１bit格納領域は、前記駆動方法を適用され、
前記メモリアレイは前記2bit格納セル領域と1bit格納セル領域を区別するビットを格納したフラグ領域を前記格納セル領域単位に備えた不揮発性メモリ。
【請求項６】
請求項１記載の駆動方法を適用される不揮発性メモリであって、
ドレインまたはソース接合近傍のONO膜の局所領域に電荷注入を行うことにより2bitの情報を格納可能なMONOS型メモリセルで構成されたメモリアレイを備え、
前記メモリアレイに２bitが格納される2bit格納セル領域と1bitが格納される１bit格納領域が可変に設定され、
前記１bit格納領域は、前記駆動方法を適用され、
前記メモリアレイは前記2bit格納セル領域と1bit格納セル領域を区別するビットを格納したフラグ領域を前記格納セル領域単位に備え
前記フラグ領域は、予め前記メモリアレイの外部レジスタにフラグ情報と対応するアドレスとして読み出され、
前記メモリアレイへの読みだしアクセスが、前記外部レジスタの情報に基づいて、2bit格納セル領域および1bit格納セル領域を区別し異なるアクセス条件で実行される不揮発メモリ。
【請求項７】
請求項１記載の駆動方法を適用される不揮発性メモリであって、
ドレインまたはソース接合近傍のONO膜の局所領域に電荷注入を行うことにより2bitの情報を格納可能なMONOS型メモリセルで構成されたメモリアレイを備え、
前記メモリアレイに２bitが格納される2bit格納セル領域と1bitが格納される１bit格納領域がワード線単位に設定され、
前記１bit格納領域が、前記駆動方法を適用され、
前記メモリアレイは前記2bit格納セル領域と1bit格納セル領域を区別するビットを格納したフラグ領域をビット線方向に備えた不揮発性メモリ。
【請求項８】
請求項１記載の駆動方法を適用される不揮発性メモリであって、
ドレインまたはソース接合近傍のONO膜の局所領域に電荷注入を行うことにより2bitの情報を格納可能なMONOS型メモリセルで構成されたメモリアレイを備え、
前記メモリアレイに２bitが格納される2bit格納セル領域と1bitが格納される１bit格納領域を備え、
前記１bit格納領域が、前記駆動方法を適用され、
前記1bit領域を前記2bit領域より読みだしタイミングを早めた高速読み出し領域とした不揮発性メモリ。
【請求項９】
請求項１記載の駆動方法を適用される不揮発性メモリであって、
ドレインまたはソース接合近傍のONO膜の局所領域に電荷注入を行うことにより2bitの情報を格納可能なMONOS型メモリセルで構成されたメモリアレイを備え、
前記メモリアレイに２bitが格納される2bit格納セル領域と1bitが格納される１bit格納領域を備え、
前記１bit格納領域が、前記駆動方法を適用され、
前記1bit領域を電源投入後最初に読み出される領域とした不揮発性メモリ。
【請求項１０】
請求項１記載の駆動方法を適用される不揮発性メモリであって、
ドレインまたはソース接合エッジ近傍のONO膜の局所領域に電荷注入を行うことにより2bitの情報を格納可能なMONOS型メモリセルで構成され、ドレインおよびソース接合を隣接するセルと共有する埋め込み拡散ビット線としたバーチャルグランド型メモリアレイを備え、
前記MONOS型メモリセルのプログラム状態はソース接合エッジ近傍のONO膜の1局所領域のみに電子注入をおこなった状態、
消去状態はドレインおよびソース接合近傍のONO膜の局所領域の注入電子が中和またはホールが注入された状態とし、
前記バーチャルグランド型メモリアレイの埋め込み拡散ビット線は、ドレインまたはソースに固定され、
前記バーチャルグランド型メモリアレイの消去が埋め込み拡散ビット線のソース側からのみのホットホール注入による消去である不揮発性メモリ。
【請求項１１】
ドレインまたはソース接合エッジ近傍のONO膜の局所領域に電荷注入を行うことにより2bitの情報を格納可能なMONOS型メモリセルにおいて、
前記MONOS型メモリセルのプログラム状態はドレインおよびソース接合エッジ近傍のONO膜の２局所領域に電子注入をおこなった状態とし、
消去状態はドレイン接合エッジ近傍のONO膜の１局所領域に電子注入され、ソース接合近傍のONO膜の局所領域の注入電子が中和またはホールが注入された状態とし、
読み出しバイアスを前記MONOS型メモリセルを飽和領域に保つ不揮発性メモリの駆動方法。
【請求項１２】
ドレインまたはソース接合エッジ近傍のONO膜の局所領域に電荷注入を行うことにより2bitの情報を格納可能なMONOS型メモリセルで構成され、ドレインおよびソース接合を隣接するセルと共有する埋め込み拡散ビット線としたバーチャルグランド型メモリアレイを備え、
前記MONOS型メモリセルのプログラム状態はドレインおよびソース接合エッジ近傍のONO膜の２局所領域に電子注入をおこなった状態とし、
消去状態はドレイン接合エッジ近傍のONO膜の１局所領域に電子注入され、ソース接合近傍のONO膜の局所領域の注入電子が中和またはホールが注入された状態とし、
前記バーチャルグランド型メモリアレイの埋め込み拡散ビット線は、ドレインまたはソースに固定され、
前記バーチャルグランド型メモリアレイの消去が埋め込み拡散ビット線のソース側からのみのホットホール注入による消去であることを特徴とする不揮発性メモリ。
【請求項１３】
ドレインまたはソース接合エッジ近傍のONO膜の局所領域に電荷注入を行うことにより2bitの情報を格納可能なMONOS型メモリセルで構成され、ドレインおよびソース接合を隣接するセルと共有する埋め込み拡散ビット線としたバーチャルグランド型メモリアレイを備え、
前記MONOS型メモリセルのプログラム状態はドレインおよびソース接合エッジ近傍のONO膜の２局所領域に電子注入をおこなった状態とし、
消去状態はドレイン接合エッジ近傍のONO膜の１局所領域に電子注入され、ソース接合近傍のONO膜の局所領域の注入電子が中和またはホールが注入された状態とし、
前記バーチャルグランド型メモリアレイの埋め込み拡散ビット線は、ドレインまたはソースに固定され、
前記ドレイン接合エッジ近傍のONO膜の１局所領域の電子注入は、少なくともひとつのドレイン側の拡散ビット線から隣接する２ソース側拡散ビット線に流れるプログラム電流によるホットエレクトロン注入であり
前記バーチャルグランド型メモリアレイの消去が埋め込み拡散ビット線のソース側からのみのホットホール注入による消去である不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリの駆動方法およびこれに用いられる不揮発性メモリに係り、特に、２ビット格納型MONOS型メモリセルの１ビット格納時における読み書き方式およびこれらを用いた不揮発性メモリに関するものである
【背景技術】
【０００２】
近年、フラッシュメモリやEEPROMなどの不揮発性メモリは、高集積化と高信頼性を実現するためビット情報を蓄積する材料としてポリシリコン等の電気伝導体を用いたフローティングゲート方式から、絶縁体である窒化膜（ＳｉＮ）を酸化膜（ＳｉＯ）で挟んだ複合膜であるONO膜を用いたMONOS構造型のメモリが注目されている。
【０００３】
これらのMONOS型メモリは図１４（ａ）に示すような埋め込み拡散ビット線とワード線で構成されるバーチャルグランドアレイを構成し高集積を実現している。図１４（ａ）の線A−Bに沿ったメモリセルの断面図を図１４（ｂ）に示す。LOCOS酸化膜３３の下の埋め込み拡散ビット線３４をドレインＤおよびソースＳとし、ゲート電極のワード線３２はONO膜をゲート絶縁膜としたトランジスタセル（通常はNchトランジスタ )を構成している。
【０００４】
プログラム動作はドレインソース間のチャンネル電流によるホットエレクトロン注入を用いる。注入された電子は拡散ビット線の接合エッジ３６近傍、つまりプログラム時のドレイン電極側の接合近傍のONO膜の窒化膜に局所的に捕獲される。
【０００５】
図１５を用いてこの従来セルの読みだし動作を説明する。
図１５（ａ）は従来セルの消去状態における導電チャンネルの様子を示すものでる。セル電流は飽和領域にバイアスを印加して読み出す。注入電子が存在しないため、ドレインソースの入れ替えに対して等価な電流が流れる。ドレイン電極側の導電チャンネルはドレインの電界によりピンチオフしている。
【０００６】
図１５（ｂ）は従来セルのプログラム状態（BIT1に電荷をセットした場合）における導電チャンネルの様子を示すものである。ドレインＳ側にホットエレクトロン注入された注入電子は、飽和領域にバイアスし、プログラム時に対してドレインＤとソースＳとを入れ替えることにより読み出す。
【０００７】
ソースＳ側に注入された注入電子は、ソースＳ側のしきい値を上昇、つまり導電チャンネルの形成を阻み、消去時（注入電荷なし)の場合に比べてセル電流を低下させる。
【０００８】
ドレインＤ側に注入された注入電子は、セル電流に殆ど影響しない。これは読みだしバイアス条件が深い飽和領域であり、ドレイン側の注入電子近傍の導電チャンネルはピンチオフしていて存在せず、電子は導電チャンネルエッジとドレイン間のパンチースルーとして流れているからである。
【０００９】
この特性を利用して１メモリセルにドレインまたはソース側の２カ所に少なくとも１ビットづつの計２ビットを格納することができる。
【００１０】
消去動作は、ゲート電圧を0又は負電圧、ソースまたはドレイン接合のいずれか一方に正電位を印加し、埋め込み拡散ビット線の高濃度不純物領域(1E18程度)の空乏化により生ずるバンド間トンネリング現象で生成されたホールキャリアを用いる。
【００１１】
バンド間トンネリングにより生成されたホールはビット線接合と基板間の横方向電界により十分加速されてホットホールとしてONO膜の注入電子近傍に注入され、注入電子を中和する。
【００１２】
ドレイン、ソースに同時に電界を印加する場合はホットホールの生成に重要な横方向電界が緩和され消去の効率が低下するため、通常は片側の埋め込み拡ビット線毎に消去することが望ましい。
【００１３】
信頼性の観点では、MONOS型メモリは電子の局所的捕獲により高いリテンション特性を実現している。局所的な捕獲の機構を持たないフローティングゲート方式セルの場合は注入された電子は導電体であるフローティングゲート表面に一様に広がる。電子の蓄積性を維持するためにはフローティングゲート全体の絶縁性を維持する必要があり、局所的な欠陥によるリークも致命的なリテンション特性の劣化につながる。
【００１４】
これに対してMONOS型メモリの場合は、ONO膜の場合材料そのものが優れた絶縁体であるためONO膜の一部に欠陥が生じても電荷蓄積部分でないかぎり致命的な欠陥にはならず、欠陥に対する許容度がはるかに高い。
【００１５】
以上説明した従来の2ビット格納型MONOSメモリに関しては、特許文献１、特許文献２、特許文献３などに記載されている。また２ビット格納のMONOS格納セルは先に述べたように隣接セルと拡散ビット線を共有し、コンタクトレスとすることにより大幅にメモリアレイの面積を縮小した(5F2程度)バーチャルグランドアレイ構成をとることができる。
【００１６】
バーチャルグランドアレイの平面構造は図１４（ａ）に示したように、LOCOS酸化膜３３の下に埋め込まれた拡散ビット線３４にONO膜３１をゲート絶縁膜としたワード線３２が直交する非常に単純な構造のメモリアレイである。これらのメモリアレイの基本的なアーキテクチャは特許文献６、特許文献７に、MONOS型セルの２ビット読みだしに特化したアーキテクチャは特許文献５に記載されている。
【００１７】
バーチャルグランドアレイからのメモリデータの読みだし方法の一例として、ソース側読みだし方法がある。ソース側読みだし方法では、拡散ビット線のグランドへのディスチャージ、拡散ビット線の高インピーダンス化、アクセスする拡散ビット線の選択、ドレイン側ビット線への読みだしバイアス印加（２Ｖ程度）とソース線のセンスアンプへの接続、ワード線の選択といった一連の手順で読み出す。詳細なデータの読みだし方式は特許文献４に記載されている。
【００１８】
【特許文献１】（デバイス)  特表２００１ー５１２２９０
【特許文献２】（デバイス）  米国特許５７６８１９２号
【特許文献３】（デバイス）  米国特許６０１１７２５号
【特許文献４】（ソース側読み出し方式）米国特許６１３４１６５号
【特許文献５】（MONOS型バーチャルグラウンドアレイ）米国特許５９６３４６５号
【特許文献６】（バーチャルグラウンドアレイ）米国特許５２０４８３５号
【特許文献７】（バーチャルグラウンドアレイ）米国特許５１５１３７５号
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明が解決しようとする２ビット格納のMONOS型セルの課題について以下に述べる。
２ビット格納のMONOS型セルは、プログラム状態が局所的なソース電極側に局所的に注入された電荷でのみ実現され高い閾値Vthが得にくく、さらに2bit分離の為に比較的高いドレインバイアスが必要である。
このためプログラム状態と消去状態のセル電流比が例えば１：２程度と小さく、リファレンスセル電流もしくはリファレンス電圧との差分(マージン)が大きくとれず、高速な読み出し、高信頼の読みだしが困難である。
【００２０】
ここで信頼の高い読みだしとは、セルの電流が劣化により変動してもリファレンス電圧もしくは電流との差分が十分であり、センスアンプが正しくセルが格納する論理ビット値を読み出すことができる状態を指す。また２bitの分離読みだしにはセルのドレイン電圧は少なくとも飽和電圧以上にしてドレイン近傍領域の導電チャンネルをピンチオフさせる必要がある。この電圧は1．6V程度と通常のフローローティングゲート型のメモリセルのそれに比べて高く、読み出しのソフトプログラム現象(読み出し時の低電界による消去セルへの弱い書込動作)による保持データのディスターブ現象が懸念される。
【００２１】
消費電力に関しては、フローティング型のメモリセルに比べて大きい。消去状態のセルについては、ドレインバイアス電圧が高いことにより電力が大きく、プログラム状態のセルについてはリーク電流が大きく、ドレインバイアス電圧が高いこと合わせて消費電力が大きいことが課題である。
【００２２】
次に本発明が解決しようとするバーチャルグランドアレイの課題について以下に述べる。バーチャルグランドアレイ構成におけるセル電流の読みだし動作は、まずメモリセルの選択前に全ビット線(ドレインおよびソース)を接地電位に放電し、その後、高インピーダンス状態にする。所望のセルのセル電流はワード線にゲートバイアスを印加、ドレインに読みだし時のドレイン電圧を印加(1V)、ソース電位側ビット線をセンスアンプに接続することにより読み出す。
【００２３】
ソース側の拡散ビット線は隣接するセルと共有されている。このためセル電流は、ソース側のワード線方向に隣接するセルのプログラム状態つまりインピーダンスに応じて隣接セル側に漏れ出す。隣接するセルが消去状態であるとき、セル電流は隣接セルに漏れ、センスアンプは実際のセル電流より小さなセル電流であると判定する。
この現象はセルのプログラム動作にけるベリファイ動作(プログラムパルス印加後にセル電流もしくはしきい値を測定し、さらにパルスを与える必要があるかを判定する)を誤判定(さらにプログラムパルスが必要であるセルを書込完了と判断する)させる。
【００２４】
セル電流の隣接セルへのリーク量はソース側のワード線に接続されたセル群のプログラム状態に影響される。このためプログラムされたセルの電流の分布はメモリの物理的な書込特性のばらつきにメモリアレイ構造と書込データに依存するセル電流の影響を受けて緩慢な分布となる。
【００２５】
このためメモリセルの電荷状態が緩慢であるため信頼性の保証上条件のマージンも大きくとらねばならず、また読みだしのバイアス条件で必要とするマージンも大きくなり、メモリセルの備える特性を十分に使いきることはできない。
【００２６】
通常これを避けるにはプログラム対象のセルの隣接ビットの情報を予め読みだし、ソース側の隣接ビットが消去状態にあるときには、パルスを余分に印加する、プログラムベリファイの判定レベルを調整するなど書込時間を増大することになり、性能を幾分犠牲にする必要がある。読みだしを所望するセル電流が隣接セルのプログラム状態に応じて変動する現象がバーチャルグランドアレイの読みだしマージン、信頼性にとって大きな課題である。
【００２７】
本発明は、前記実情に鑑みてなされたもので、低消費電力でセル電流のダイナミックレンジの大きい不揮発性メモリの駆動方法を提供することを目的とする。
また、低消費電力でセル電流のダイナミックレンジの大きい不揮発性メモリを提供することを目的とする。
【課題を解決するための手段】
【００２８】
２ビット格納のMONOS型セルの課題に関して課題を解決する手段を述べる。
ダイナミックレンジを拡大させるにはプログラム状態のセル電流をより低減させることが必要である。読みだし時のドレイン電圧をできるだけ低く、少なくともドレインエッジ近傍のONO膜への局所的注入電荷がセル電流に影響し始める電位までドレイン電圧を下げる。これは局所注入電荷直下に導電チャンネルが形成されていること、つまりメモリセルのバイアス条件が線形条件であることを示している。
【００２９】
本発明の不揮発性メモリの駆動方法は、MONOS型メモリセルのプログラム状態をドレインおよびソース接合近傍のONO膜構造の２局所領域に電子注入をおこなった状態、消去状態をドレインおよびソース接合近傍のONO膜構造の局所領域の注入電子が中和またはホールが注入された状態とし、セル電流を線形領域にバイアスして読み出す（つまりVgs>Vth(s)かつVgs> Vds+Vth(d)（ここでVth(s)はソース側のしきい値、Vth(d)はドレイン側のしきい値である)）。メモリセルを低消費電力で大きなセル電流のダイナミックレンジを備えた１ビット格納セルとして扱うことを特徴とする。
【００３０】
また、本発明の不揮発性メモリによれば、１ビット格納領域と２ビット格納領域の領域を固定することで、読みだし条件の設定とアドレス空間の変更がアドレス入力とともに直ちに可能となり、１ビット格納領域の高速動作を可能にする。
【００３１】
また、本発明の不揮発性メモリによれば、メモリアレイに２bitが格納される２bit格納セル領域と、読み書き方式が適用される１bit格納領域が任意の大きさと位置に設定され、単一のメモリアレイを、必要とされる容量、信頼性、速度、電力に応じて最適な条件で使い分けることができ、単一設計のメモリアレイでより多くのアプリケーション要望に応えることができる。
【００３２】
また、本発明の不揮発性メモリによれば、１ビット格納領域と２ビット格納領域の読みだし領域に応じて、セルのバイアス条件以外にセンスアンプの読みだしタイミングまたはリファレンスセル電流を変更し、１ビット格納領域のセンスアンプ条件を最適にする。
【００３３】
また、本発明の不揮発性メモリによれば、１ビット格納領域と２ビット格納領域の読みだし領域を判定する領域フラグを用いることで、ユーザはメモリアレイが１ビットまたは２ビット格納領域であるかメモリアレイ外の情報から知る必要がなくなる。領域フラグはビット格納領域の容易な判定を提供するものである。
【００３４】
また、本発明の不揮発性メモリによれば、１ビット格納領域と２ビット格納領域の読みだし領域を判定する領域フラグをあらかじめ外部レジスタに読み出すことにより、領域固定に近い高速動作を提供するものである。
【００３５】
また、本発明の不揮発性メモリによれば、１ビット格納領域と２ビット格納領域をワード線単位に設定し、フラグ領域をワード線単位に設けた構成により、格納領域のビット数特定が容易になるとともに、ワード線内でのワード線バイアスを固定することができ、ワード線の切り替えに関して高速化をはかることができる。
【００３６】
また、本発明の不揮発性メモリによれば、１ビット格納領域を、２ビット格納領域よりも、センスアンプ動作完了のタイミングを早めて高速動作領域とするものである。
【００３７】
また、本発明の不揮発性メモリによれば、１ビット格納領域を、電源投入直後に読み出す領域に設定することにより、電源投入時の読みだし電圧が安定していない状態においてもより確実にデータを読み出すことができるものであり、基準電源のトリミング情報等の読みだしに有効に用いることができる。
【００３８】
以降、解決しようとするバーチャルグランド型メモリアレイに関する課題を解決する手段を述べる。
【００３９】
また、本発明の不揮発性メモリによれば、バーチャルグランド型メモリアレイにおいて、プログラム状態をソース側に電子注入をおこなった状態、消去状態はドレインおよびソース注入電子が中和またはホールが注入された状態とし、バーチャルグランド型メモリアレイの埋め込み拡散ビット線は、ドレインまたはソースに固定することにより、消去に必要なホットホール注入がソース側の隣接セルをまとめて消去可能になる。
【００４０】
また、本発明の不揮発性メモリの駆動方法によれば、MONOS型メモリセルのプログラム状態をドレインおよびソース両側に電子注入をおこなった状態とし、消去状態はドレイン側に電子注入され、ソース側は注入電子が中和またはホールが注入された状態とし、セル電流を飽和領域にバイアスして読み出す（つまりVgs>Vth(s) かつVgs＜Vds+Vth(d)（ここでVth(s)はソース側のしきい値、Vth(d)はドレイン側のしきい値である)）、ドレインソースが逆転した１ビット格納セルとして扱うようにしたことを特徴とする。すなわち、
【００４１】
また、本発明の不揮発性メモリによれば、バーチャルグランド型メモリアレイにおいてプログラム状態はドレインおよびソース両側に電子注入をおこなった状態とし、消去状態はドレイン側に電子注入され、ソース側は注入電子が中和またはホールが注入された状態とし、バーチャルグランド型メモリアレイの埋め込み拡散ビット線は、ドレインまたはソースに固定されることにより、プログラム時ドレイン側の拡散ビット線がソース電位となるときセル電流をカットオフできて、読みだし時のソース電位の浮きによるセル電流のロスを防止することができる。
【００４２】
また、本発明の不揮発性メモリによれば、バーチャルグランド型メモリアレイにおいて、プログラム状態はドレインおよびソース両側に電子注入をおこなった状態とし、消去状態はドレイン側に電子注入され、ソース側は注入電子が中和またはホールが注入された状態とし、バーチャルグランド型メモリアレイの埋め込み拡散ビット線は、ドレインまたはソースに固定され、ドレイン側の電子注入をドレインからのみ隣接セルをまとめてプログラム可能にする。
【発明の効果】
【００４３】
本発明の不揮発性メモリは、以下のような効果を奏功する。
ツインプログラムセル方式に関しては、プログラム状態と消去状態のメモリセル電流比つまりメモリセル電流のダイナミックレンジを拡大することができる。
また、読みだし動作におけるリファレンス電流または電位に対してマージンを大きくとって読み出すことができて、セルの電流の変動や経時変化による誤読みだしに対する耐性が強く、より高い信頼性の読みだしが実現できる。
【００４４】
また、メモリセルのダイナミックレンジ増加を利用してより読みだし完了時間を短縮することができて、より高速動作が実現できる。プログラム状態のセル電流を低減することができて、読みだし動作の低消費電流化を図る。
【００４５】
また、プログラムデータの保持は２局所領域で保持されるため、電子数の観点では従来比の２倍でありリテンションに対する信頼性が高い。プログラム、消去状態いずれもドレインおよびソースの入れ替えに対して対象とすることができる、アレイデコーダ設計の自由度が高い。
【００４６】
一方、ツインプログラムセルと２ビットセルとの混載に関しては、領域フラグを用いることで単一のメモリアレイを、必要とされる容量、信頼性、速度、電力に応じて最適な条件で使い分けることができる。つまり単一設計のメモリアレイでより多くのアプリケーション要望に応えることができる。
電源投入時の読みだし電圧が安定していない状態においてもより確実にデータを読み出すことができ、基準電源のトリミング情報等の読みだしに有効に用いることができる。従来トリミング情報は、複数のビットを用いて多数決処理している。この複数ビット数の低減が可能となる。
１ビット格納領域と２ビット格納領域の領域を固定することで、読みだし条件の設定とアドレス空間の変更がアドレス入力とともに直ちに可能となり、高速動作を可能にする。
領域フラグをあらかじめ外部レジスタに読み出すことにより、領域固定に近い高速動作を可能にする。
【００４７】
さらに、消去方式に関しては、１ビットセルの場合でも１ワード線１ビット線あたり２ビット同時消去が可能となり消去時間を短縮することができる。なお拡散ビット線あたりの消去電流が著しく制限される場合は、拡散ビット線長(同時消去のセル数)を短縮するか従来通りの消去が好ましい場合があることに注意されたい。
【００４８】
シングル消去方式に関しては、バーチャルグランドアレイ構成のメモリアレイ構成においてソース側からメモリセル電流を読み出す方式において、ソース側隣接セル側への読み出しセル電流を排除することができて、プログラム、消去のベリファイ動作の精度が向上し、急峻なメモリセル電流分布(Vth分布)を実現きる。また読み出しマージンを大きくとることができる。
【００４９】
消去動作はソース側からのみのホール注入による１ワード線１ビット線あたり２ビット同時消去が可能となり消去時間を短縮することができる。 
【００５０】
読み出しタイミング、バイアス条件の変更を行わずに、ドレイン側の固定またはプログラム切り替えのみで1ビット保持、２ビット保持を切り替えることができる。
ドレイン側の固定ビットをすくなくとも１ワード線１ビット線あたり２ビットの並列書き込みこむことで高速なプログラムを実現する。ドレイン側の固定ビットは消去は不要であるため過書き込み状態することが可能となる。ドレイン側固定ビットの書き込みには内部電源が実現する精度は必要不要となり、簡易的な外部電源による書き込みが可能となる。外部電源による書き込みは電流容量による同時書き込みビット数の制限が緩和され、ドレイン側固定ビットの書き込みスループットを改善する。ソフトライトによる書き込みディスターブはドレイン側の固定ビットの書き込みであるため影響が少ない。
【発明を実施するための最良の形態】
【００５１】
（実施例１）
以下本発明の実施の形態について、図面を参照しながら説明する。図１は本発明の不揮発性メモリの駆動方法の実施の形態において注入された電荷を模式的に示したMONOS型メモリセルの断面図である。
【００５２】
図１（ａ）は本発明の不揮発性メモリのプログラム状態における断面図である。図において、Ｐ型のシリコン基板１５にはLOCOS１３がフィールド酸化膜として２カ所形成されている。LOCOS１３の下にはN＋不純物による埋め込み拡散ビット線１４が形成されている。ドレインまたはソース接合エッジ１６の間にトランジスタの導電チャンネル１７が形成される領域となる。ポリシリコンやポリサイドで形成されたワード線１２はONO膜１１を絶縁物として、チャンネル領域に接している。ワード線１２は絶縁膜としてONO膜１１を採用している以外、通常のトランジスタとして働く。プログラム状態では２カ所の埋め込み拡散ビット線のドレインおよびソース接合エッジ１６の近傍に注入電荷１７がONO膜１１内に局所的に注入されている。注入電荷は拡散ビット線１４間を流れるチャンネル電流によるホットエレクトロンにより注入される。ホットエレクトロンによる注入電子のプロファイルは非常に急峻であり、注入電子１７のチャンネル方向への広がりを防ぎ、広がり幅数10nmの急峻なものとしている。
【００５３】
図１（ｂ）は消去状態におけるメモリセルの断面図である。図において２カ所の注入電子１７は、ホットホール注入により中和されて消去されている。ホットホール生成のプロセスは以下の通りである。埋め込み拡散ビット線（N＋）を空乏化しバンド間トンネリングによりホールキャリアを生成する。生成された直後のホールは低エネルギーで基板のSiとONO膜のボトム酸化膜であるSiO2のポテンシャル障壁を乗り越えることができず、ONO膜へのホール注入には寄与しない。
【００５４】
生成されたホールはシリコン基板１５と拡散ビット線の逆バイアスによる横方向電界により加速されてホットホール化される。ホットホールはSiとSiO2のエネルギー障壁を越えてONO膜１１に注入され、注入電荷１７を中和する。
【００５５】
ホットホールとホットエレクトロン注入によるONO膜内の捕獲量のピーク位置は両者が位置が一致する場合が最も書込消去の効率が高い。しかしながらこのピーク一は埋め込み拡散ビット線の不純物プロファイルに依存し、物理的な生成メカニズムが異なるためにピーク位置が一致する条件は非常に限られたものであり、実現は一般に困難である。けれどもホールは窒化膜中で電子にくらべて移動度が大きく、若干のピーク位置の不一致は吸収することができる。
【００５６】
図２を用いて読みだし動作を説明する。図２（ｂ）は消去状態の読みだし時に於ける導電チャンネルを模式的に示したセルの断面図である。セルは線型領域、すなわちＶｇｓ＞Ｖｔｈ（ｓ）、Ｖｇｓ＞Ｖｔｈ（ｄ）＋Ｖｄｓ（ここでＶｔｈｓ（ｓ）はソース２３からみたしきい値、Ｖｔｈ（ｄ）はドレイン２２からみたしきい値）となるようにバイアスされて読み出される。
【００５７】
導電チャンネル２５はソース２３からドレイン２２にかけて連続して形成される。ドレインポテンシャルの影響でドレイン側は僅かに薄くなるが（チャンネル自身は数nmと非常に薄いので厚みというよりは、キャリア濃度が薄いというほうが正確であるが、本発明では導電チャンネルの様子を視覚的に表すために、厚みという表現を用いている）、ピンチオフ（チャンネルが薄くなってきれること）はしていない。
【００５８】
図２（ａ）はプログラム状態の読みだし時に於ける導電チャンネルを模式的に示したセルの断面図である。セルは線型領域あるが、注入電子２４下の導電チャンネル２１は注入電子２４の電界の影響で殆ど形成されない。ソース２３側の注入電子２４は導電チャンネル２１の形成に必要なソース２３からの電子の流入を阻み、さらにドレイン２２側の注入電子２４はドレイン２２への導電チャンネル２１の形成を阻む。プログラム状態の電流は、従来の飽和領域の読みだしでは無効であったドレイン側の注入電荷も有効に活用することができて、プログラム時の読みだし電流は飽和領域の場合に比べて、小さく押さえることができる。すなわち、従来課題であったプログラム状態のセル電流をより低減させることができ、消去時とのセル電流比であるダイナミックレンジを拡大することができる。
【００５９】
本発明のMONOS型メモリセルを用いた不揮発性メモリの駆動方法では、読みだし時のドレイン電圧は、ドレイン側の注入電荷によってドレイン電流を制御可能にするため、あるいは２ビットの分離が不要で導電チャンネルをピンチオフさせる必要がな。従って、従来の２ビット読みだし方式にくらべて低いドレイン電圧で、かつプログラム時の消費電流を低減して読み出すことができる。ドレイン電圧に関しては少なくともドレインエッジ近傍のONO膜への局所的注入電荷がセル電流に影響し始める電位までドレイン電圧を下げることができる。
【００６０】
（実施例２）
つぎに本発明において前述の１ビット格納と従来の２ビット格納とが混載したメモリ装置の読みだし方法の実施の形態について、図面を参照しながら説明する。
図４は本発明の実施の形態を説明するためのセンスアンプ系の等価回路である。
メモリセル６１のメモリセル電流Icellおよびリファレンス電流源６２の電流Irefはビット線負荷容量６３で積分されて、それぞれビット線電位VcellおよびVrefとしてセンスアンプ６０で比較されてセンスアンプ出力65より読み出される。電流の積分を完了しセンスアンプ出力をラッチするタイミングはセンスラッチタイミング６４で指定される。
【００６１】
図５はVcell,Irefの時間的発展を１ビットおよび２ビット格納領域のセルの場合に比較した説明図である。消去状態のセル電流はワード線電位Vwlを調節して１ビットおよび２ビット格納領域の場合で同等な値になるように調整している。一般的にリファレンス電圧は、センスアンプのゲインと電源系のノイズ、トランジスタのばらつき、電源電圧、温度の変動分を含めて、リファレンス電圧の上下に対象なマージン電圧に、セル電流（プログラムおよび消去状態）の経年変化（不揮発メモリの場合には注入電荷のロスやゲインによる電流特性の変化）を加えた物である。セル電流の経年変化は一般にプログラム、消去状態でことなるため非対称である。しかしながら回路の動作は対称なマージンを与えることで最も高速となる。一般的に初期状態で非対称なマージンを与えエンドオフライフで対称なマージンになるよりも、初期値を対称になるようにマージンを設定するようにする。
【００６２】
１ビット格納領域のリファレンス７４は１ビット格納領域の消去状態７１とプログラム状態７２の中間にセットする。中間電位にセットすることによりセンスラッチタイミング６４がばらついても消去状態およびプログラム状態を判定するためのセンスアンプへの入力マージンは常にバランスしており、マージンを最大限に活用できる。マージンがアンバランスな場合はマージンが小さい方の系のマージン値となる。
【００６３】
２ビット格納領域のマージンは、Vwlを調整して消去状態の電流を１ビット格納領域の消去状態71に揃えた場合、２ビット格納領域のプログラム状態７３のは１ビット格納領域のプログラム状態７２よりかなり大きいため、リファレンス７５は大きな電流値にセットされる。
【００６４】
この構成によれば、センスアンプの入力マージンは常に１ビット格納領域のほうが大きくとれる。これは同一センスラッチタイミング６４の時、１ビット格納領域の読みだしは、セル電流の変動、ノイズや劣化に強く高信頼な読みだしが実現できる。
【００６５】
さらにセンスアンプの入力マージンを同一にした場合、１ビット格納領域は早期にセンスラッチタイミングを確定することができ、高速動作が可能となる。
さらに１ビット格納領域はリファレンスセル電流を小さく設定することができる。これはプログラム状態のセル電流が小さいことと合わせて低消費電力に貢献する。これは多ビットの読みだし、センスアンプ毎のリファレンスセルを設定した場合非常に重要になる。
【００６６】
以上本実施例に係わる読みだし構成は、リファレンスセル電流の低減とセンスアンプタイミングの選択的な早期設定による高速読みだしの特徴がある。
【００６７】
（実施例３）
つぎに本発明において前述の１ビット格納領域と従来の２ビット格納領域が混載したメモリ装置の実施の形態について、図面を参照しながら説明する。図３は本発明の実施の形態における１ビット格納領域と２ビット格納領域を固定して高速化を図った不揮発性メモリのブロック図である。
不揮発性メモリ５１は前述の駆動方法でアクセスされる１ビット格納領域である１ビット格納領域メモリアレイ５２と２ビット格納領域である２ビット格納領域メモリアレイ５３がXデコーダ５５を共通に別アレイとして領域を固定して実装している。
【００６８】
Ｘデコーダ５５はビット格納領域毎にそれぞれ独立したワード線電源５７，５８を備えている。コラム系に関してもＹゲート５９，５０１、センスアンプ５０４，５０５はビット格納領域毎にそれぞれ独立したビット線バイアス(ドレインバイアス) を生成するビット線電源５０２，５０３、センスアンプのリファレンス電流５０６，５０７を備えている。
アドレス入力５１１に入力されたアドレスにより、２ビット格納領域の出力バッファ５０８または１ビット格納領域の出力バッファ５０９が選択されてデータ出力５１２よりデータが読み出される。
【００６９】
この構成では、Ｘデコーダを共通化し、２出力レベルに対応できる構成にすることにより、デコーダ部分の低消費電力底面積化を図っている。また１ビットおよび２ビット１ビット読みだし領域をハード的に固定された大きさ（固定バンクの容量）と位置（バンクアドレス）にすることにより、１ビットおよび２ビット読みだしに必要なバイアス電源等はすべて独立させている。このため１ビット２ビット読みだしの切り替えに電源などのセットアップは一切不要で、１ビットおよび２ビット格納領域を混載したさいに最も高速な構成である。センスアンプの読みだしマージンを若干犠牲にすることによりリファレンス電流５０７,５０８は共通化することができ、さらに低消費電力化と底面積化に貢献することができる。
【００７０】
（実施例４）
図６は本発明の実施の形態における１ビット格納領域と２ビット格納領域を任意の一矩形領域に設定できる不揮発性メモリのブロック図である。
不揮発性メモリは１ビット格納領域のメモリアレイ８１の領域内に２ビット格納領域のメモリアレイ８０が一カ所矩形領域で設定されている。
メモリセルへのアクセスはＸアドレス８０５、Ｙアドレス８０２で指定される。
Ｘアドレス８０５はＸデコーダ８０７に入力されワード線ドライバ８１０を介して選択指定されたワード線８２を駆動する。ワード線駆動電圧はワード線電圧切り替え回路８０９の出力であるワード線電圧８０８を制御することにより実施する
【００７１】
Ｙアドレス８０２はＹゲート８０６を選択し、ビット線８４をセンスアンプ８１１に接続する。ビット線のバイアスはビット線電圧入力８５にビット線電圧切り替え回路８６より与える。センスアンプ８１１のリファレンス電流入力８７にはリファレンス電流切り替え回路８８よりリファレンス電流が印加される。またセンスアンプ８１１にはセル電流の積分時間を規定するセンスタイミング８００がセンスタイミング切り替え回路８９を経由して与えられる。
【００７２】
以下任意の矩形領域である２ビット格納領域のメモリアレイ８０を選択する機構を説明する。２ビット格納領域とするワード線のアドレス領域（範囲）およびビット線のアドレス領域（範囲）はそれぞれＸドレス比較器８０４、Ｙアドレス比較器８０３の内蔵レジスタに予め格納されている。
【００７３】
内蔵レジスタは、不揮発でも揮発でもよく不揮発の場合は、メモリの書込時に同時に書き込む。揮発の場合はメモリ外部のハードウエアからダウンロードするか不揮発性メモリ自身の特定領域に格納し、電源投入時にダウンロードする。
ワード線のアドレス領域（範囲）およびビット線のアドレス領域（範囲）を指定し、指定範囲が交錯する領域として任意矩形の２ビット格納領域を一カ所指定することができる。
入力されたＸアドレス８０５およびＹアドレス８０２はそれぞれＸアドレス比較器８０４、Ｙアドレス比較器８０３に入力され、それぞれの比較器の出力は論理和されて２ビットセル領域判定信号８０１として出力される。
２ビットセル領域判定信号８０１はＸアドレスおよびYアドレスが指定範囲に同時にヒットした状態つまりアドレスが2ビット格納領域を指すときに真値となる。
【００７４】
２ビットセル領域判定信号８０１はワード線切り替え回路８０９、ビット線電圧切り替え回路８６、リファレンス電流切り替え回路８８、センスタイミング切り替え回路８９の出力を動的に制御する。
【００７５】
また２ビットセル領域判定信号８０１は２ビット読みだしの際に必要なビット線方向の反転による読みだしが有効であることを示すフラグとして用いられる。
２ビットセル領域判定信号８０１が偽から真に変化するとき、ワード線切り替え回路８０９の出力は１ビット向け電圧Vwl(1b)から2ビット向け電圧Vwl(2b)に、ビット線電圧切り替え回路８６の出力は１ビット向け電圧Vbit(1b)から2ビット向け電圧Vbit(2b）に、リファレンス電流切り替え回路８８は出力を１ビット向け電流Iref(1b)から2ビット向け電流Iref(2b）に遷移させ、センスタイミング８００には遅延が与えられ、１ビットセルの線型領域バイアス、低電圧ドレインバイアスから２ビットセルの飽和領域バイアス、高電圧ドレイン条件に最適化される。
【００７６】
この構成では、単純な構成により１ビットおよび２ビット読みだし領域を任意の１矩形領域または市松領域に変更することができ、単一のメモリアレイを、必要とされる容量、信頼性、速度、電力に応じて最適な条件で使い分けることができる。つまり単一設計のメモリアレイでより多くのアプリケーション要望に応えることができる。
【００７７】
（実施例５）
図７は本発明の実施の形態における１ビット格納領域と２ビット格納領域をワード線単位に設定できる不揮発性メモリのブロック図である。
本発明は前述の不揮発性メモリの実施例からからX、Yアドレス比較器を取り去り代わりにフラグ領域９１をワード線単位に設け、フラグ領域の情報に基づいて同ワード線単位で１ビット格納領域と２ビット格納領域を設定するものである。
【００７８】
不揮発性メモリのデータ領域９２からのデータの読みだしは２ステップで実行される。
まずフラグ領域９１のフラグ情報を１ビット格納領域の読みだし条件でよみだす。読み出されたデータはラッチ９７に格納され、２ビットセル領域判定信号９２としてアレイの電圧条件とセンスアンプに関するパラメータを変更する。
そして再度同一ワードラインにアクセスすることにより、所望のデータ９２を領域フラグに基づく条件でデータ出力９５より読み出す。
【００７９】
この構成によれば、フラグ領域をワード線単位に設けた構成により、ワード線とビット格納情報の関係が一対一であり、格納領域の判定が容易である。また必要な構成も単純である。また同一ワード線内のアクセスに関しては、バイアス電圧は一定であり、ワードバイアスの切り替えが不要でありひとたびフラグ領域を読み出せばその後のアクセスは領域固定と同程度に高速化される。ワード線長が長いメモリアレイであるほど有利である。
【００８０】
（実施例６）
図８は本発明の実施の形態における１ビット格納領域と２ビット格納領域をワード線単位に設定できかつRAMによる設定情報の格納機能を備えた不揮発性メモリのブロック図である。本発明は前述の不揮発性メモリの実施例においてワード線アドレスが頻繁に変更される場合にアクセス速度の改善を図った不揮発性メモリである。
【００８１】
不揮発性メモリのデータ領域１０１からのデータの読みだしは２ステップで実行される。不揮発性メモリに電源投入後、少なくとも電源のセットアップに必要なトリミング情報読み込み後（つまり内蔵電源の基準電圧の調整に必要なデータが読み出されるまでビット線ワード線の電圧は不正確である。内蔵電源はトリミングデータか読み込まれて初めて正確な値を出力する）まずフラグ領域１００のフラグ情報を１ビット格納領域の読みだし条件で読みだしRAM１０７へ書込む（電源投入時直後はRAMは書込モードすなわちDIが有効になる。通常状態ではRAMはDOからの読みだしモードである）。フラグ領域１００から読み出されたデータはXアドレス１０３をRAM107のアドレス入力としてDIバスから書き込まれる。
【００８２】
書込が完了すると、RAM１０７は読みだしモードとなり、DOよりＸアドレス１０３をインデックスとしてRAM１０７に格納される情報を読み出す。DOは２ビットセル領域判定信号９２としてアレイの電圧条件とセンスアンプに関するパラメータを直ちに(動的に)変更する。
【００８３】
RAMのアドレスとフラグ領域のアドレスは一対一に自動的に直接マッピングされるため対応を検索するためのハードウエア構成が不要なことが特徴である。
【００８４】
この構成によれば、電源投入後フラグ領域の情報を高速なRAM（例えば読みだしアクセス速度は揮発性メモリ領域では数百ns から数μｓ、RAM領域では数ns）に転送するためワード線アドレス（Xアドレス)変化してもそれに伴うフラグ領域の読みだしを不揮発性領域から読み出す必要ないため動作を高速化できる。また読みだしステップに関しても、２ステップで読み出す必要はなく、不揮発性の読みだし開始とRAMの読みだし開始を同時に実行することができる。（RAMのアクセスはメモリアレイが実際にワード線、ビット線にアクセスを開始するまでに完了すればよい）
【００８５】
またフラグ領域はワード線単位に設けた構成になっており、同一ワード線内のアクセスに関しては、バイアス電圧は一定であり、ワードバイアスの切り替えが不要であり、ひとたびフラグ領域を読み出せばその後のアクセスは領域固定と同程度に高速化される。ワード線長が長いメモリアレイであるほど有利である。
【００８６】
なお、電源投入直後に電源トリミング情報等の最初に読み出される領域として１ビット格納領域を用いることにより、電源電圧がまだ不安定な状態においても通常のセルより確実にデータを読み出すことができる。従来この種のメモリは複数のビットを用いて出力を多数決処理することにより実現していたが、本構成のセルを用いることにより多数決ビット数の削減や多数決処理を不要にすることができて、面積削減と電源投入時の立ち上がりの確実性を向上することができる。
【００８７】
（実施例７）
以下バーチャルグランド型メモリアレイにおける１ビット格納型メモリセルのプログラムおよび消去状態とこれらの配置に関する本発明の実施の形態について、図面を参照しながら説明する。
図９（ａ）は本発明の実施の形態における１ビット格納領域を備えたバーチャルグランド型メモリアレイにおけるメモリセルのプログラム状態とその配置を示すレイアウト図である。図においてワード線１１０３は４個の完全な（ドレイン１１０６，ソース１１０７が揃った）トランジスタと一部のみが表示された２個のトランジスタ（図中ではドレイン１１０６のみ表示）で構成されている。
隣接するメモリセルは読み出し時の電位で定義されるソース・ドレインが埋め込み拡散ビット線１１００毎に揃うように（ドレイン１１０７，ソース１１０６）配置されている。
【００８８】
メモリセルのプログラム状態１１０８はソース側の埋め込み拡散ビット線１１００のみに電子注入をおこなった状態、消去状態はドレインおよびソース注入電子が中和またはホールが注入された状態１１０９である。図中でソース側埋め込み拡散ビット線において注入電子なしを１１０５、注入電子有り１１０４で表している。
【００８９】
図９（ｂ）に図９（ａ）に対応したトランジスタのイメージを明確するための等価回路である。注入電荷はトランジスタに丸印で表現されている。
セル電流の読みだしバイアス条件は飽和および非飽和のいずれの条件でもよい。飽和条件で長時間読み出す場合チャンネルホットエレクトロンによるドレイン側へ電子注入（ソフトライトまたはソフトプログラム現象と呼ばれている)が生じる。このソフトプログラム現象は、ドレイン電圧が高いほど顕著になる。これは２ビット格納型の場合は２ビット格納型セルの場合はセルのデータ信頼性にかかわる特性であり重要なパラメータであるが、１ビット格納型セルの場合の場合にはドレイン側の注入電子は導電チャンネルがもともとピンチオフしているためセル電流への影響は少ない。飽和条件は消去時のセル電流の面で有利であるが消費電力の観点では、非飽和条件で読み出すことが望ましい。(実施例１に比べてプログラム時のセル電流の低減による低消費電力、セル電流ダイナミックレンジの拡大の効果は得られないが、ドレイン電圧の低減による低消費電力化の効果は得られる）
【００９０】
この構成によれば、消去の対象となる注入電子は隣接するソース線側の拡散ビット線側にまとめて配置される。消去に必要なホットホール注入はソース側の隣接セルをまとめて消去可能となり、従来ドレイン側とソース側の２ステップで実行されていた消去動作がソース側からの消去による１ステップで実行でき高速な消去が可能となる。消去に必要なドレイン電流(ホットホールバンド間トンネルの際に流れる拡散ビット線とシリコン基板間に流れるリーク電流)は２ステップの場合の２倍の電流が必要になる。通常、内蔵の昇圧電源での供給がコスト的に困難な場合は、外部電源より供給することになる。
【００９１】
（実施例８）
図１０は本発明の不揮発性メモリの駆動方法の実施の形態において注入された電荷を模式的に示したMONOS型メモリセルの断面図である
図１０（ａ）はプログラム状態における断面図である。図においてＰ型のシリコン基板１２１５にはLOCOS１２１３がフィールド酸化膜として２カ所形成されている。LOCOS１２１３の下にはN＋の不純物による埋め込み拡散ビット線１２１４が、読みだし時にドレインとしてバイアスされる埋め込み拡散ビット線１２１９が形成されている。
【００９２】
ドレインまたはソース接合エッジの１２１６の間にトランジスタの導電チャンネル１２１８が形成される領域となる。ポリシリコンやポリサイドで形成されたワード線１２１２はONO膜１２１１を絶縁物として、チャンネル領域に接している。
ワード線１２１２は絶縁膜としてONO膜１２１１を採用している以外、通常のトランジスタとして働く。
【００９３】
プログラム状態では２カ所の埋め込み拡散ビット線のドレインおよびソース接合エッジ１２１６の近傍に、ソース側にはビット情報格納用の注入電荷１２１７が、ドレイン側にはセル電流漏洩抑制用の注入電荷１２２０がそれぞれONO膜１２１１内に局所的に注入されている。
【００９４】
注入電荷は拡散ビット線１２１４間を流れるチャンネル電流によるホットエレクトロンにより注入される。
【００９５】
図１０（ｂ）は消去状態におけるメモリセルの断面図である。図においてソース側の注入電子１２１７は、ホットホール注入により中和されて消去されている。ドレイン側の注入電子２０はそのまま残されている。
【００９６】
以下に読みだし動作を説明する。プログラム、消去状態にかかわらずドレイン側には注入電子が存在するドレイン側の注入電子の影響を最小限にするには、上述の説明にあるようにセルを飽和領域（非線形領域ともいう）にバイアスして読み出す必要がある。（無論、線型条件でバイアスさせてもメモリセルとして機能するが、プログラム時の読みだし電流がかなり損なわれ、読みだし速度面で不利となる）
【００９７】
従ってセルは飽和領域、すなわちＶｇｓ＞Ｖｔｈ（ｓ）、Ｖｇｓ＜Ｖｔｈ（ｄ）＋Ｖｄｓ（ここでＶｔｈｓ（ｓ）はソース２３からみたしきい値、Ｖｔｈ（ｄ）はドレイン２２からみたしきい値）となるようにバイアスされて読み出される。
【００９８】
本構成によれば、ドレイン側の注入電荷２０により、メモリセルのドレインソースが逆転した場合のセル電流は抑制されるように、ドレインソース間にドレインソース間を順方向とするダイオードを直列に挿入したように機能する。実際にダイオードをPNで形成するより遙かに小さな構造（面積増ほとんど０）で実現可能である。
【００９９】
プログラム状態の電流は、従来の２ビット格納型メモリセルと同程度である。
【０１００】
以下図１０を用いて説明してきた不揮発性メモリの駆動方法を適用した1ビット格納型MONOSメモリセルで構成し、読みだし時の隣接セルへのセル電流の漏洩を防止するバーチャルグランド型メモリアレイを用いた本発明の実施の形態について、図面を参照しながら説明する。図１１（ａ）は本発明の実施の形態における１ビット格納領域を備えたバーチャルグランド型メモリアレイにおけるメモリセルのプログラム状態とその配置を示すレイアウト図である。図においてワード線１３０３および１３１３それぞれは４個の完全な（ドレイン，ソースが揃った）トランジスタと一部のみが表示された２個のトランジスタ（図中ではドレインのみ表示）で構成されている。
【０１０１】
隣接するメモリセルは読み出し時の電位で定義されるソース・ドレインが埋め込み拡散ビット線毎に揃うように配置されている。
各メモリセルの埋め込み拡散ビット線１３００のドレイン１３０６，１３０８，１３１０にはプログラム消去によらず固定の注入電子１３１２が配置されている。セルのプログラム状態はソース側の電子注入位置１３０５に前述してきたようなホットエレクトロン、ホットホールの注入プロセスで電子の注入と除去の制御をおこなう。図中ではすべてのセルの電子注入位置１３０５は注入電子がなく消去状態に設定されている。
【０１０２】
図１１（ｂ）は図１１（ａ）に対応する等価回路である。注入電荷はトランジスタに丸印で表現されている。図において１３１１のビット（注入電子の有無）を読み出す場合を考える。バーチャルグランド型アレイおけるセル電流の読みだし動作は、前述したようにまずメモリセルの選択前にアレイ上の埋め込みビット線１３０６−１３１０を接地電位に放電し、その後高インピーダンス状態にする。
【０１０３】
ビット線１３１１の注入電子の有無を読み出す為にドレイン１３０６にドレインバイアスＶbit（例えば2V)を印加しソース１３０７にセンスアンプを接続する。ワード線１３１３を選択（その他のワード線例えば１３０３は非選択)するとセル電流１３１４が流れソース１３０７の電位を上昇させる。ソース１３０７の電位の上昇にともないソース１３０７は隣接ビットのドレイン1308よりも電位が上昇しドレインの電位となる。しかし注入電子１３１２のおかげでセル電流１３１５は流れずセル電流１３１４はすべてソース１３０７の電位の上昇に費やされる。
【０１０４】
もしドレイン側の注入電子１３１２ が存在しないときセル電流１３１５、１３１７は流れることができて、セル電流１３１４の一部はセル電流１３１５、１３１６、１３１７の順に隣接セル側に漏洩する。（漏洩委した電流は隣接セルの埋め込み拡散ビット線の充電に消費される）  その結果センスアンプは、実際のセル電流より小さく判定する
【０１０５】
この現象はセルのプログラム動作にけるベリファイ動作(プログラムパルス印加後にセル電流もしくはしきい値を測定し、さらにパルスを与える必要があるかを判定する)を誤判定(さらにプログラムパルスが必要であるセルを書込完了と判断する)させる。書込消去におけるベリファイ動作を誤判定させ、セルの電流分布を広く緩慢にする。
【０１０６】
本構成によれば、バーチャルグランドアレイの課題であった隣接ビットへのセル電流の漏洩を防ぐことができ、メモリセルの分布を急峻にとることができて、アレイ上のセルの電荷状態を一様にできるといった意味で信頼性保証のマージンを大きくとり、メモリセルの特性を十分に発揮することができる。
【０１０７】
図１２は本発明の実施の形態における１ビット格納領域を備えたバーチャルグランド型メモリアレイにおける消去動作を説明する等価回路である。
【０１０８】
本構成によれば、消去の対象となるソース側の注入電子は隣接するソース線側の拡散ビット線１４０２側にまとめて配置される。消去に必要なホットホール注入はソース側に例えば8V程度、ドレイン側は解放、ワード線を接地電位とすることによりの隣接セルをまとめて消去可能となる。従来ドレイン側とソース側の２ステップで実行されていた消去動作がソース側からの消去による１ステップで実行でき、高速消去が可能となる。
【０１０９】
つぎに図１５を用いてドレイン側ビットの高速プログラム方式を説明する。図１５は本発明の実施の形態における１ビット格納領域を備えたバーチャルグランド型メモリアレイのドレイン側注入電子の注入動作を説明する等価回路である。
【０１１０】
ドレイン側注入電子は常に固定の電荷であるので並列書込ができる。図において、        埋め込み拡散ビット線にドレイン１５０１側にプログラムバイアスＶｐｄ（例えば５Ｖ）、ソース１５０２側をグランド（０Ｖ）、ワード線をプログラムバイアスＶｗｌ（例えば１０Ｖ）に選択することにより、書込電流１５０３がドレインから両側のソースに向かって並列ながれ、ドレインの電子注入が並列に実行される。並列度はドレイン電流の供給能力に依存する。通常の書込動作では注入電子の選択的な書込が要求されるのに比べて、固定のデータに対する書込であり単純な回路で、より高速の書込が可能になる
【０１１１】
なおアレイ全面をいくつかの領域に分割し、分割された領域に対して上記のドレイン側ビットの書込プロセスを実行しても、ドレイン電源の供給能力に応じてバイアスするドレイン数またはワード線数を制御しても同様の効果を得ることができる。
【産業上の利用可能性】
【０１１２】
本発明の不揮発性メモリによれば、低電流でかつ高信頼性を得ることができることから小型の通信機器に広く用いられている。例えばツインプログラムセル方式に関しては、プログラム状態と消去状態のメモリセル電流比つまりメモリセル電流のダイナミックレンジを拡大することができ、読みだし動作におけるリファレンス電流または電位に対してマージンを大きくとって読み出すことができて、セルの電流の変動や経時変化による誤読みだしに対する耐性が強く、より高い信頼性の読みだしが実現できることから、携帯電話などの小型の通信機器に広く適用可能である。
【図面の簡単な説明】
【０１１３】
【図１】本発明の実施の形態における不揮発性メモリの駆動方法によるMONOS型メモリセルの断面図である
【図２】本発明の実施の形態における不揮発性メモリの駆動方法によるMONOS型メモリセルの読みだし時の動作を説明するための断面図である
【図３】本発明の実施の形態における１ビット格納領域と２ビット格納領域を固定して高速化を図った不揮発性メモリのブロック図である
【図４】本発明の実施の形態における不揮発性メモリの動作を説明するためのセンスアンプ系の等価回路である
【図５】本発明の実施の形態における不揮発性メモリの動作を説明するためVcell,Irefの時間的発展を示す説明図である
【図６】本発明の実施の形態における１ビット格納領域と２ビット格納領域を任意の一矩形領域に設定できる不揮発性メモリのブロック図である
【図７】本発明の実施の形態における１ビット格納領域と２ビット格納領域をワード線単位に設定できる不揮発性メモリのブロック図である
【図８】本発明の実施の形態における１ビット格納領域と２ビット格納領域をワード線単位に設定できかつRAMによる設定情報の格納機能を備えた不揮発性メモリのブロック図である
【図９】本発明の実施の形態における１ビット格納領域を備えたバーチャルグランド型メモリアレイにおけるメモリセルのプログラム状態とその配置を示すレイアウト図およびその等価回路である。
【図１０】本発明の不揮発性メモリの駆動方法の実施の形態において注入された電荷を模式的に示したMONOS型メモリセルの断面図である
【図１１】本発明の実施の形態における１ビット格納領域を備えたバーチャルグランド型メモリアレイにおけるメモリセルのプログラム状態とその配置を示すレイアウト図およびその等価回路である
【図１２】本発明の実施の形態における１ビット格納領域を備えたバーチャルグランド型メモリアレイにおける消去動作を説明する等価回路である
【図１３】本発明の実施の形態における１ビット格納領域を備えたバーチャルグランド型メモリアレイのドレイン側注入電子の注入動作を説明する等価回路である
【図１４】従来のMONOS型メモリセルの平面図と断面図である
【図１５】従来のMONOS型メモリセルの動作を説明するための断面図である
【符号の説明】
【０１１４】
１１・・・ONO膜
１２・・・ワード線
１３・・・LOCOS
１４・・・埋め込み核酸ビット線
１５・・・シリコン基板
１６・・・ドレインまたはソース接合エッジ
１７・・・注入電子
１８・・・導電チャンネル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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