(57)【要約】【課題】  省電力動作中にも、ユーザが、表示内容を把握可能な画像表示装置を提供する。【解決手段】  省電力制御部１２６は、例えば、入力装置１００に対する操作が一定時間ないときに、通常モード動作から省電力モードとなり、省電力モードにおいて、画像生成回路１２以外のＰＤＡ装置１の各構成部分を、電力消費が減少するように制御し、バッテリ１０８の消耗を防止する。また、省電力制御部１２６は、省電力モードの際に、ディザ処理部１２２およびディザパターン発生部１２４を起動し、これらを制御して、画像処理部１２０から入力される画像データに対するディザ処理を行わせる。【選択図】図２
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【特許請求の範囲】
【請求項１】
ディザ処理された画像を表示可能な画像表示手段と、
前記画像の表示の省電力のための制御を行う省電力制御手段と、
前記省電力のための制御に応じて、前記表示される画像をディザ処理するディザ処理手段と
を有する画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、省電力動作が可能な画像処理装置に関する。
【背景技術】
【０００２】
例えば、特許文献１，２は、液晶表示装置の省電力の方法を開示する。
しかしながら、これらの文献に開示された方法は、省電力動作の際に画像の表示を完全に停止してしまうので、省電力動作の間、ユーザは、表示画像の内容を全く知ることができなくなる。
【特許文献１】特開２００１−３４５９２８号公報
【特許文献２】特開２００２−８２６４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、上述したような背景からなされたものであって、省電力動作中にも、ユーザが、表示内容を把握可能な画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記目的を達成するために、本発明にディザ処理された画像を表示可能な画像表示手段と、前記画像の表示の省電力のための制御を行う省電力制御手段と、前記省電力のための制御に応じて、前記表示される画像をディザ処理するディザ処理手段とを有する。
【発明の効果】
【０００５】
本発明かかる画像表示装置によれば、省電力動作中にも、ユーザは、表示内容を把握可能である。
【発明を実施するための最良の形態】
【０００６】
以下、本発明の実施形態を説明する。
【０００７】
［ＰＤＡ装置１］
図１は、ＰＤＡ装置１の構成を例示する図である。
図１に示すように、ＰＤＡ(Personal Digital Assistant)装置１は、キーボードなどの入力装置１００、フラッシュメモリ・ＳＤＲＡＭなどのメモリ１０４、メモリ１０４にロードされたプログラム（図示せず）を実行するＣＰＵ１０２、ＴＦＴ(Thin Film Transistor)型のディスプレイ（ＴＦＴディスプレイ２）、ＴＦＴコントローラ１０６、バッテリ１０８および画像生成回路１２から構成される。
ＰＤＡ装置１は、携帯に便利なように小型に作られており、これらの構成部分により、バッテリによって動作する情報処理としての機能を実現する。
なお、本発明は、ＰＤＡ以外にも、携帯電話など、表示装置を有する様々な情報処理に応用可能であるが、以下、説明の具体化および明確化のために、本発明が、ＰＤＡに応用される場合を具体例とする。
【０００８】
図２は、図１に示した画像生成回路１２の構成を示す図である。
画像処理装置１２は、例えば、ＡＳＩＣ(Application Specific Integrated Circuit)として実現され、図２に示すように、画像処理部１２０、ディザ処理部１２２、ディザパターン発生部１２４、省電力制御部１２６およびタイミング信号発生部１２８から構成される。
画像生成回路１２は、これらの構成部分により、ＴＦＴディスプレイ２に表示する画像データに対する様々な処理を行う。
【０００９】
画像生成回路１２において、タイミング信号発生部１２８は、ドットクロック信号ＤＣＬＫ、垂直走査信号Ｖｓおよび水平走査信号Ｈｓを生成し、画像生成回路１２の各構成部分およびＴＦＴコントローラ１０６に対して出力する。
画像生成回路１２の各構成部分、ＴＦＴコントローラ１０６およびＴＦＴディスプレイ２は、ドットクロック信号ＤＣＬＫ、垂直走査信号Ｖｓおよび水平走査信号Ｈｓに同期して動作する。
画像処理部１２０は、メモリ１０４に記憶された画像データ、および、ＣＰＵ１０２によるプログラムの実行により生成された画像データなどに対して、様々な画像処理を行い、ディザ処理部１２２に対して出力する。
【００１０】
省電力制御部１２６は、例えば、入力装置１００に対する操作が一定時間ないときに、通常モード動作から省電力モードとなり、省電力モードにおいて、画像生成回路１２以外のＰＤＡ装置１の各構成部分を、電力消費が減少するように制御し、バッテリ１０８の消耗を防止する。
また、省電力制御部１２６は、省電力モードの際に、ディザ処理部１２２およびディザパターン発生部１２４を起動し、これらを制御して、画像処理部１２０から入力される画像データに対するディザ処理を行わせる。
このディザ処理は、ある決められた階調によって、より豊富な階調を表示するための技法であって、例えば、白と黒の２階調しかない画素により、様々な濃さの灰色を表現することができる。
【００１１】
ディザパターン発生部１２４は、省電力制御部１２６の制御に従って動作し、メモリ１０４などから入力される画像データを用いて、あるいは、乱数を用いて、ディザ処理部１２２におけるディザ処理のために用いられるディザパターンデータを生成し、ディザ処理部１２２に対して出力する。
なお、ディザ法において一般的に用いられるディザパターンとして、Ｂａｙｅｒパターン、渦巻パターンおよび網点パターンなどを挙げることができる。
【００１２】
これらのパターン内、Ｂａｙｅｒパターンは、２ｎ×２ｎ（ここのｎは、図３に示すｎとは同じでない）の大きさを持ち、ｎ＝ｋの場合のＢａｙｅｒパターンは、ｎ＝ｋ−１の場合のＢａｙｅｒパターンから再帰的に定義されうる。
つまり、Ｂａｙｅｒパターンを示す行列Ｄの初期値を行列Ｄ(1)＝（０）と定義し、行列Ｕ(n)を、下式１に示すように、要素が全て１のｎ×ｎ行列とすると、第ｎの行列Ｄ(n)は、下式２に示すように定義される。
なお、サイズ４×４の主なディザパターンを、表１に例示する。
【００１３】
【数１】
2006084884.tif 000003
【００１４】
【数２】
2006084884.tif 000004
【００１５】
【表１】
2006084884.tif 000005
【００１６】
ディザ処理部１２２は、省電力制御部１２６の制御に従って動作し、ディザパターン発生部１２４から入力されるディザパターンデータを用いて、画像処理部１２０から入力される画像データに対してディザ処理を行い、ＴＦＴコントローラ１０６（図１）に対して出力する。
なお、省電力制御部１２６による制御、および、ディザ処理部１２２およびディザパターン発生部１２４によるディザ処理は、ＣＰＵ１０２が実行するプログラムによっても実現されうるが、以下、説明の具体化および明確化のために、これらが、画像生成回路１２を実現するＡＳＩＣにより、ハードウエア的に実現される場合を具体例とする。
【００１７】
ＴＦＴコントローラ１０６（図１）は、画像生成回路１２から入力されたドットクロック信号ＤＣＬＫ、垂直走査信号Ｖｓ、水平走査信号Ｈｓおよび画像データを、ＴＦＴディスプレイ２に対して出力し、ＴＦＴディスプレイ２を駆動する。
【００１８】
図３は、図１に示したＴＦＴディスプレイ２の構成を示す図である。
図３に示すように、ＴＦＴディスプレイ２は、タイミング信号生成回路２０、走査線駆動回路２２、データ線駆動回路２４、データ変換回路２６、素子基板２８０および画素２８２−１−１〜２８２−ｍ−ｎ（例えば、ｍ＝３２０，ｎ＝２４０）から構成される。
なお、以下、画素２８２−１−１〜２８２−ｍ−ｎなど、複数ある構成部分のいずれかを特定せずに示すときには、単に、画素２８２などと略記することがある。
タイミング信号生成回路２０は、画像生成回路１２から入力される垂直走査信号Ｈｓ、垂直走査信号Ｖｓおよびドットクロック信号ＤＣＬＫから、駆動信号ＬＣＯＭ、スタートパルスＤＹ、交流化信号ＦＲ、クロック信号ＣＬＸ，ＣＬＹおよびラッチパルスＬＰを生成する。
【００１９】
タイミング信号生成回路２０は、生成した駆動信号ＬＣＯＭを素子基板２８０に対して印加して、素子基板２８０を駆動する。
また、タイミング信号生成回路２０は、クロック信号ＣＬＹを走査線駆動回路２２に対して出力する。
また、タイミング信号生成回路２０は、スタートパルスＤＹを、走査線駆動回路２２およびデータ変換回路２６に対して出力する。
また、タイミング信号生成回路２０は、交流化信号ＦＲ、クロック信号ＣＬＸおよびラッチパルスＬＰを、データ線駆動回路２４およびデータ変換回路２６に対して出力する。
なお、タイミング信号生成回路２０が生成する信号・パルス・クロックの内、交流化信号ＦＲは、フレームごとに反転する信号であり、スタートパルスＤＹは、各サブフィールドにおいて最初に出力されるパルスであり、クロック信号ＣＬＸは、いわゆるドットクロックであり、クロック信号ＣＬＹは、走査側（Ｙ側）の水平走査期間を規定するクロックである。
【００２０】
データ変換回路２６は、画像生成回路１２から入力される画像データを処理し、画素２８２それぞれに対する階調データを生成し、データ線駆動回路２４に対して出力する。
走査線駆動回路２２は、タイミング信号生成回路２０から入力されるクロック信号ＣＬＹおよびラッチパルスＬＰに従って、素子基板２８０の走査線Ｇ１〜Ｇｍを駆動する。
データ線駆動回路２４は、データ変換回路２６から入力される階調データ、および、走査線駆動回路２２から入力される交流化信号ＦＲ、クロック信号ＣＬＸおよびラッチパルスＬＰを用いて、素子基板２８０のデータ線ｄ１〜ｄｎを駆動する。
素子基板２８０において、画素２８２は、それぞれＴＦＴ素子であって、走査線Ｇのいずれかと、データ線ｄのいずれかとに接続されて駆動されて発光し、画素２８２全体として画像を表示する。
【００２１】
［ＰＤＡ装置１の全体動作］
以下、ＰＤＡ装置１の全体的な動作を説明する。
図４は、図１，図３に示したＴＦＴディスプレイ２の表示画像を例示する図であって、（Ａ）は、通常動作のときの画素２８２の全体画面を例示し、（Ｂ）は、通常動作の時の４つの画素２８２を例示し、（Ｃ）は、省電力時の４つの画素２８２を例示する。
入力装置１００に対するユーザの操作が定常的に行われているようなときには、画像生成回路１２（図２）の省電力制御部１２６は、画像生成回路１２の他の構成部分、および、ＰＤＡ装置１の各構成部分を、省電力を行わない通常動作を行うように制御する。
【００２２】
画像生成回路１２は、メモリ１０４あるいはＣＰＵ１０２が生成した画像データに対して、ディザ処理部１２２およびディザパターン発生部１２４によるディザ処理を行わないで、画像処理部１２０による所定の処理のみを行い、この処理により得られた画像データを、ＴＦＴコントローラ１０６に対して出力する。
この結果、図４（Ａ），（Ｂ）に示すように、全ての画素２８２が、最も明るい階調で発光し、画像の表示を行う。
【００２３】
一方、入力装置１００に対するユーザの操作が一定時間以上ないようなときには、画像生成回路１２（図２）の省電力制御部１２６は、画像生成回路１２の他の構成部分、および、ＰＤＡ装置１の各構成部分を、省電力動作を行うように制御する。
画像生成回路１２は、メモリ１０４あるいはＣＰＵ１０２が生成した画像データに対して、画像処理部１２０による所定の処理のみを行い、さらに、ディザ処理部１２２およびディザパターン発生部１２４によるディザ処理を行って、ＴＦＴコントローラ１０６に対して出力する。
【００２４】
この結果、画素２８２は、ディザ処理された画像を表示する。
つまり、画素２８２それぞれは、例えば、図４（Ｃ）に示すように、ディザ処理部１２２およびディザパターン発生部１２４により、元の画像の画素の階調に応じて、一定の規則に従った階調を表示する。
この結果、画素２８２は、全体として、階調が落とされた画像を表示することとなり、階調が落とされた分だけ、ＴＦＴディスプレイ２の消費電力が低下することとなる。
なお、省電力制御部１２６は、入力装置１００に対する何らかの操作が行われると、画像生成回路１２の他の構成部分、および、ＰＤＡ装置１の各構成部分を、通常動作を行うように制御し、また、ディザ処理部１２２およびディザパターン発生部１２４によるディザ処理を停止させる。
【００２５】
［効果］
図５は、一般的なＴＦＴディスプレイの表示画像を例示する図であって、（Ａ）は、通常動作のときの全体画像を例示し、（Ｂ）は、第１段階の省電力時の画像を例示し、（Ｃ）は、第２段階の省電力時の画像を例示する。
一般的なＰＤＡおよび携帯電話機のＴＦＴディスプレイにおいては、通常動作時には、図５（Ａ）に示すように、最も明るい階調で画像が表示される。
これに対して、電力消費をやや抑えるための第１段階の省電力時には、図５（Ｂ）に示すように、やや階調が落とされた画像が表示される。
さらに、電力消費を最も抑えるための第２段階の省電力時には、図５（Ｃ）に示すように、画像の表示が行われなくなり、この状態は、ユーザが画像の表示を回復させるための操作を行うまで続く。
【００２６】
これに対して、図１に示したＰＤＡ装置１においては、省電力時にも、図４（Ｃ）に示したように、ＴＦＴディスプレイ２に、ディザ処理された画像が表示される。
従って、図５（Ｃ）に示したように、省電力時に画像の表示が行われなくなる場合とは異なり、ＰＤＡ装置１のユーザは、省電力時にも、図４（Ｃ）に示したように、ＴＦＴディスプレイ２の表示内容の概要を把握することができる。
従って、ユーザは、ＰＤＡ装置１の省電力動作状態を解除することなく、ＴＦＴディスプレイ２に表示された画像の内容を把握することができ、従って、このような単なる画像内容の把握だけのために、バッテリ１０８が消費されることもない。
【産業上の利用可能性】
【００２７】
本発明は、画像表示のために利用可能である。
【図面の簡単な説明】
【００２８】
【図１】ＰＤＡ装置の構成を例示する図である。
【図２】図１に示した画像生成回路の構成を示す図である。
【図３】図１に示したＴＦＴディスプレイの構成を示す図である。
【図４】図１，図３に示したＴＦＴディスプレイの表示画像を例示する図であって、（Ａ）は、通常動作のときの画素の全体画面を例示し、（Ｂ）は、通常動作の時の４つの画素を例示し、（Ｃ）は、省電力時の４つの画素２８２を例示する。
【図５】図５は、一般的なＴＦＴディスプレイの表示画像を例示する図であって、（Ａ）は、通常動作のときの全体画像を例示し、（Ｂ）は、第１段階の省電力時の画像を例示し、（Ｃ）は、第２段階の省電力時の画像を例示する。
【符号の説明】
【００２９】
１・・・ＰＤＡ装置、
１００・・・入力装置、
１０２・・・ＣＰＵ、
１０４・・・メモリ、
１０６・・・ＴＦＴコントローラ、
１２・・・画像生成回路、
１２０・・・画像処理部、
１２２・・・ディザ処理部、
１２４・・・ディザパターン発生部、
１２６・・・省電力制御部、
１２８・・・タイミング信号発生部、
２・・・ＴＦＴディスプレイ、
２０・・・タイミング信号生成回路、
２２・・・走査線駆動回路、
２４・・・データ線駆動回路、
２６・・・データ変換回路、
２８０・・・素子基板、
２８２・・・画素、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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