(57)【要約】      （修正有）【課題】半導体基板上にゲートを形成した後、窒素熱処理とＲＴＯ工程を行ってタングステンシリサイド膜のシート抵抗を減少させ、過度な酸化を防止するうえ、ＯＮＯ（Oxide-Nitride-Oxide）スマイリングを抑えるフラッシュメモリ素子のゲート形成方法を提供する。【解決手段】トンネル酸化膜１１２とフローティングゲート用ポリシリコン膜１１３とＯＮＯ誘電体膜１１４とコントロールゲート用ポリシリコン膜１１５とタングステンシリサイド膜１１６とハードマスク１１９を半導体基板１１１上に形成し、露光工程およびエッチング工程を行ってゲートラインを形成する工程と、前記ゲートライン形成工程の後、窒素熱処理を行う工程と、前記窒素熱処理工程の後、ＲＴＯ工程を行って酸化膜を形成する工程とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
トンネル酸化膜とフローティングゲート用ポリシリコン膜とＯＮＯ誘電体膜とコントロールゲート用ポリシリコン膜とタングステンシリサイド膜とハードマスクを半導体基板上に形成し、露光工程およびエッチング工程を行ってゲートラインを形成する工程と、
前記ゲートライン形成工程の後、窒素熱処理を行う工程と、
前記窒素熱処理工程の後、ＲＴＯ工程を行って酸化膜を形成する工程とを含むことを特徴とするフラッシュメモリ素子のゲート形成方法。
【請求項２】
前記窒素熱処理工程によって前記タングステンシリサイド膜が結晶化されることを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
【請求項３】
前記窒素熱処理工程は、ＲＴＰ装備で行うことを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
【請求項４】
前記窒素熱処理工程は、８００〜１０００℃の温度範囲内で行うことを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
【請求項５】
前記窒素熱処理工程は、１０〜２０ｓｃｃｍの窒素流量範囲内で行うことを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
【請求項６】
前記窒素熱処理工程は、３０秒以内の時間範囲内で行うことを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
【請求項７】
前記ＲＴＯ工程は、窒素熱処理工程の後、ＲＴＰ装備でインシチュにて行うことを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
【請求項８】
前記ＲＴＯ工程は、７００〜９００℃の温度範囲内で行うことを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
【請求項９】
前記ＲＴＯ工程は、５〜１０ｓｃｃｍの窒素流量範囲内で行うことを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
【請求項１０】
前記ＲＴＯ工程で形成された酸化膜は、膜厚が２０〜４０Åであることを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子のゲート形成方法に係り、特に、フローティングゲートとＯＮＯ(Oxide-Nitride-Oxide)誘電体膜とコントロールゲートが積層された構造のゲートを形成するフラッシュメモリ素子のゲート形成方法に関する。
【背景技術】
【０００２】
以下、従来のフラッシュメモリ素子のゲート形成方法を図３（ａ），（ｂ）を参照して説明する。
【０００３】
図３（ａ），（ｂ）は従来のフラッシュメモリ素子のゲート製造方法を説明するための素子の断面図である。
【０００４】
図３（ａ）を参照すると、半導体基板１１上には、フローティングゲート１３とコントロールゲート１８が積層された積層ゲートを形成する。フローティングゲート１３と半導体基板１１との間にはトンネル酸化膜１２を形成する。誘電体膜１４は、第１酸化膜１４ａ、窒化膜１４ｂ、第２酸化膜１４ｃが積層された酸化・窒化・酸化(ＯＮＯ)構造を広く採用する。コントロールゲート用ポリシリコン膜１５上にタングステンシリサイド膜１６を形成する。
【０００５】
前記において、フローティングゲート１３とＯＮＯ誘電体膜１４とコントロールゲート１８が積層されたゲートを形成するためのエッチング工程の際にゲート側壁がプラズマ雰囲気に露出して損傷を被ると共にトンネル酸化膜１２のエッジも損傷を被ってトンネル酸化膜のアンダーカット１７が生ずる。
【０００６】
図３（ｂ）を参照すると、ゲート側壁の損傷およびトンネル酸化膜１２の損傷を補償するための熱酸化膜工程を行い、露出したゲートおよび半導体基板の表面に熱酸化膜１００を形成する。熱酸化膜１００の形成により、ゲート側壁の損傷およびトンネル酸化膜のアンダーカット１７も熱酸化膜１００によって補償される（符号１７０）。ところが、前記第１、第２酸化膜１４ａ、１４ｃ内の酸素（Ｏ２）と前記フローティングゲート１３およびコントロールゲート用ポリシリコン膜１５のシリコン（Ｓｉ）とが反応して酸化シリコン（ＳｉＯ２）膜が形成されることにより、ＯＮＯ誘電体膜１４にスマイリング現象が発生する（符号１１０）。スマイリングはＯＮＯ誘電体膜１４の側面に発生する非正常的な酸化による厚さ増加を意味する。前記スマイリング現象により、コントロールゲート１８に印加される電圧がフローティングゲート１３に不均一に伝達されてカップリング比が低下するという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、半導体基板上にゲートを形成した後、窒素熱処理とＲＴＯ工程を行ってタングステンシリサイド膜のシート抵抗を減少させ、過度な酸化を防止するうえ、ＯＮＯスマイリングを抑えるフラッシュメモリ素子のゲート形成方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係るフラッシュメモリ素子のゲート形成方法は、トンネル酸化膜とフローティングゲート用ポリシリコン膜とＯＮＯ誘電体膜とコントロールゲート用ポリシリコン膜とタングステンシリサイド膜とハードマスクを半導体基板上に形成し、露光工程およびエッチング工程を行ってゲートラインを形成する工程と、前記ゲートライン形成工程の後、窒素熱処理を含むＲＴＯ工程を行う工程とを含んでなる。
【発明の効果】
【０００９】
上述した本発明によれば、ＲＴＰ装備で窒素熱処理を行うことにより、コントロールゲート電極として用いられたタングステンシリサイド膜を結晶化させてコントロールゲート電極のシート抵抗を減少させることができる。また、短時間にＲＴＯ工程を行うことにより、工程時間の短縮とＯＮＯスマイリングを防止してフローティングゲートカップリング比を増加させることができる。これにより、プログラムまたは消去速度を向上させて素子の特性を向上させることができる。
【発明を実施するための最良の形態】
【００１０】
以下に添付図面を参照しながら、本発明を説明する。
【００１１】
図１（ａ），（ｂ）および図２（ａ），（ｂ）は本発明に係るフラッシュメモリ素子のゲート形成方法の実施形態を説明するための素子の断面図である。各図を参照して本発明に係るフラッシュメモリ素子のゲート形成方法を説明する。
【００１２】
まず、図１（ａ）に示すように、半導体基板１１１上にトンネル酸化膜１１２とフローティングゲート用第１ポリシリコン膜１１３とＯＮＯ構造の誘電体膜１１４とコントロールゲート用第２ポリシリコン膜１１５とタングステンシリサイド膜１１６とゲートハードマスク１１９を順次蒸着する。ＯＮＯ構造の誘電体膜１１４は、第１酸化膜、窒化膜１１４ｂ、第２酸化膜１１４ｃが積層された構造で形成する。
【００１３】
次に、図１（ｂ）に示すように、ゲートハードマスク１１９をバリアとして用いてタングステンシリサイド膜１１６と第２ポリシリコン膜１１５と誘電体膜１１４と第１ポリシリコン膜１１３とトンネル酸化膜１１２を選択的にエッチングし、トンネル酸化膜１１２、フローティングゲート１１３、誘電体膜１１４、コントロールゲート１１８からなるゲートを形成する。
【００１４】
次に、図２（ａ）に示すように、ＲＴＰ（Rapid Thermal Processingl）装備でタングステンシリサイド膜１１６の結晶化のために窒素熱処理(N2 Anneal)を行う。窒素熱処理工程は、８００〜１０００℃の温度範囲内で行う。また、窒素の流量は１０〜２０ｓｃｃｍ（標準分当りの立方センチメートル）の下に行い、時間は３０秒以内とすることが良い。前記の条件の窒素熱処理によってタングステンシリサイド膜１１６が結晶化され、これによりコントロールゲート電極のシート抵抗Ｒｓが減少し、後続のＲＴＯ工程におけるタングステンシリサイド膜１１６の過度な酸化が防止される。
【００１５】
次に、図２（ｂ）に示すように、ゲートラインエッチング工程の際に引き起こされた損傷を緩和させるためにＲＴＯ工程を行って酸化膜１００を形成する。ＲＴＯ工程はＲＴＰ装備で窒素熱処理工程の後にインシチュ（In-situ）で行う。ＲＴＯ工程は７００〜９００℃の温度範囲内で行い、酸素の流量は５〜１０ｓｃｃｍにすることが良い。ＲＴＯ工程による酸化膜１００は、２０〜４０Åの膜厚となるようにすることがよい。ＲＴＯ工程は、ゲートエッチング工程による損傷を緩和させることができ、短時間内に行われることによりＯＮＯスマイリング現象を抑えることができる。
【図面の簡単な説明】
【００１６】
【図１】同図（ａ），（ｂ）は本発明に係るフラッシュメモリ素子のゲート形成方法の実施形態を説明するための素子の断面図である。
【図２】同図（ａ），（ｂ）は図１に続く本実施形態に係るフラッシュメモリ素子のゲート形成方法を説明するための素子の断面図である。
【図３】同図（ａ），（ｂ）は従来のフラッシュメモリ素子のゲート形成方法を説明するための素子の断面図である。
【符号の説明】
【００１７】
１１１        半導体基板
１１２        トンネル酸化膜
１１３        フローティングゲート
１１３ａ      第１ポリシリコン膜
１１４        ＯＮＯ誘電体膜
１１４ａ      第１酸化膜
１１４ｂ      窒化膜
１１４ｃ      第２酸化膜
１１５        第２ポリシリコン膜
１１６        タングステンシリサイド膜
１１７        トンネル酸化膜のアンダーカット
１１８        コントロールゲート
１１９        ゲートハードマスク
１００        熱酸化膜
１１０        スマイリング発生部
１７０        トンネル酸化膜補償部
【図１】
2006253646.tif 000003
【図２】
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【図３】
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