(57)【要約】【課題】キャパシタを配置する構造においてキャパシタ絶縁膜や上部電極界面に与えられたダメージを効率よく回復させる半導体装置及びその製造方法を提供すること。【解決手段】本発明の一形態の半導体装置は、半導体基板（１０１）の上方に形成された、下部電極（１１５）とＭＯｘ型導電性酸化物（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）を含む電極膜を有する上部電極（１１７）とで誘電体膜（１１６）を挟んでなるキャパシタと、前記上部電極に接続されたコンタクト（１２２）と、を備え、前記電極膜は、前記コンタクト直下の膜厚がその他の部分の膜厚に比べて薄い。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板の上方に形成された、下部電極とＭＯｘ型導電性酸化物（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）を含む電極膜を有する上部電極とで誘電体膜を挟んでなるキャパシタと、
前記上部電極に接続されたコンタクトと、を備え、
前記電極膜は、前記コンタクト直下の膜厚がその他の部分の膜厚に比べて薄いことを特徴とする半導体装置。
【請求項２】
前記電極膜は、前記コンタクト直下の膜厚が１０ｎｍ〜５０ｎｍ、その他の部分の膜厚が５０ｎｍ〜１００ｎｍの範囲にあることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の上方に、下部電極とＭＯｘ型導電性酸化物（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）を含む電極膜を有する上部電極とで誘電体膜を挟んでなるキャパシタを形成し、
前記キャパシタ上に層間絶縁膜を堆積し、
前記層間絶縁膜から前記上部電極に通じるコンタクト・ホールを、該コンタクト・ホール直下の前記電極膜の第１の膜厚が前記電極膜のその他の部分の第２の膜厚に比べて薄くなるように形成し、
前記コンタクトホールを形成した後に、前記キャパシタを加熱処理することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１の膜厚は１０ｎｍ〜５０ｎｍの範囲にあり、前記第２の膜厚は５０ｎｍ〜１００ｎｍの範囲にあることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に強誘電体膜キャパシタセル構造に関する。
【背景技術】
【０００２】
従来のＣＯＰ構造のキャパシタセルでは、活性領域が形成されたシリコン（Ｓｉ）基板上に、ゲート酸化膜、ゲート電極、およびゲート側壁・キャップＳｉＮ膜で構成されたゲートが形成されている。
【０００３】
さらに、このゲートを取り囲み平坦化された絶縁膜、およびその上に形成された多層層間膜中に、コンタクト・ホールが形成されている。このコンタクト・ホール中にＰｏｌｙ−ＳｉプラグおよびＷプラグ（およびバリア層）が形成されており、活性領域とキャパシタの下部電極とをバリア層を介して接続する。
【０００４】
このＷプラグに接続するように、バリア層、キャパシタ下部電極が形成される。さらに、キャパシタ下部電極上に、強誘電体であるキャパシタ絶縁膜、およびキャパシタ上部電極が形成される。
【０００５】
次に、キャパシタを取り囲むように層間絶縁膜が形成される。コンタクトおよび配線を、層間絶縁膜を突き通してキャパシタ上部電極と接続し、隣り合うキャパシタセル間のＴＥとＴＥとを電気接合するように形成する（所謂デュアル・ダマシン構造）。
【０００６】
キャパシタを取り囲むように層間絶縁膜を形成するとき、キャパシタ絶縁膜と上部電極との界面に水素を主としたガスが進入し、還元や分解などのダメージが加えられ、特性を著しく劣化させる。
【０００７】
このように従来のキャパシタ構造では、高集積化およびセルサイズの縮小に伴って、上記のダメージの与える影響が大きく、デバイスを動かすために必要な信号量が得られない問題が発生する。
【０００８】
なお、特許文献１には、上部電極が、上部電極層と上部電極層上に形成したペロブスカイト構造の導電性酸化物層（ＳｒＲｕＯ３）、その上に形成した金属層（Ｐｔ，Ｉｒ，Ｒｕなどを含む）で構成される構造が開示されている。
【０００９】
特許文献２には、ＴａｘＳｉ１−ｘＮｙまたはＨｆｘＳｉ１−ｘＮｙ拡散バリア層上にＩｒを形成、熱処理後、ＩｒＯ２膜、誘電体膜を積層したキャパシタ構造が開示されている。
【００１０】
特許文献３には、誘電体層上面に接する第１酸化物上部電極と第２酸化物上部電極の一方がＳＲＯ、他方がＩｒＯｘを含むキャパシタ電極構造が開示されている。
【００１１】
特許文献４には、強誘電体キャパシタが、下部電極、下部電極上に形成された酸化物強誘体層、酸化物強誘電体層上面に接して形成された第１酸化物上部電極、第一酸化物上部電極上に形成された第２酸化物上部電極を有し、第１および第２酸化物上部電極の一方が０．１ａｔ％以上の添加物を含むＳＲＯ、他方がＩｒＯｘを含んで形成される構造が開示されている。
【特許文献１】特開２０００−３４９２４６号公報
【特許文献２】特開平１１−２３３７３４号公報
【特許文献３】特開２００３−１７４１４６号公報
【特許文献４】ＵＳＰ−６６４９９５４
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、キャパシタを配置する構造においてキャパシタ絶縁膜や上部電極界面に与えられたダメージを効率よく回復させる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一形態の半導体装置は、半導体基板の上方に形成された、下部電極とＭＯｘ型導電性酸化物（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）を含む電極膜を有する上部電極とで誘電体膜を挟んでなるキャパシタと、前記上部電極に接続されたコンタクトと、を備え、前記電極膜は、前記コンタクト直下の膜厚がその他の部分の膜厚に比べて薄い。
【００１４】
本発明の他の形態の半導体装置の製造方法は、半導体基板の上方に、下部電極とＭＯｘ型導電性酸化物（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）を含む電極膜を有する上部電極とで誘電体膜を挟んでなるキャパシタを形成し、前記キャパシタ上に層間絶縁膜を堆積し、前記層間絶縁膜から前記上部電極に通じるコンタクト・ホールを、該コンタクト・ホール直下の前記電極膜の第１の膜厚が前記電極膜のその他の部分の第２の膜厚に比べて薄くなるように形成し、前記コンタクトホールを形成した後に、前記キャパシタを加熱処理する。
【発明の効果】
【００１５】
本発明によれば、キャパシタを配置する構造においてキャパシタ絶縁膜や上部電極界面に与えられたダメージを効率よく回復させる半導体装置及びその製造方法を提供できる。すなわち、半導体装置の製造過程におけるバックエンドダメージによるキャパシタ特性の劣化を減少させ、さらにキャパシタに与えられたダメージを効率的に回復させることができ、半導体装置の信頼性が向上する。
【発明を実施するための最良の形態】
【００１６】
図１は、本実施の形態に係るスタック型キャパシタ構造を持つ半導体装置であるＦｅＲＡＭのメモリセルの断面図である。図１において、ｐ型シリコン（Ｓｉ）基板１０１上には、溝型の素子分離（図示せず）が形成されており、ゲート絶縁膜１０３、ワード線となるゲート電極（例えば、ポリＳｉ膜１０４及びＷＳｉ２膜１０５からなるポリサイド構造）、シリコン窒化膜からなるゲートキャップ膜およびゲート側壁膜１０６、及びソース・ドレイン拡散層１０２によってＭＯＳトランジスタが形成されている。
【００１７】
このトランジスタを取り囲むように形成された層間絶縁膜１０７（シリコン酸化膜）は平坦化され、さらにその上に層間絶縁膜１０８（シリコン酸化膜），１０９（シリコン窒化膜），及び１１０（シリコン酸化膜）が形成されている。これら層間絶縁膜１０７，１０８，１０９，及び１１０中に、トランジスタの活性化領域１０２とキャパシタのバリア層１１４とを接続するコンタクト・プラグ１１１及びＷプラグ１１３が形成されている。さらにプラグ１１３を取り囲むように拡散防止膜（コンタクトバリア膜）１１２が形成されている。
【００１８】
次に、キャパシタが層間絶縁膜１１０上に形成される。キャパシタは、バリア層（キャパシタバリア膜）１１４、下部電極１１５、キャパシタ誘電体膜１１６、上部電極１１７で構成される。また、上部電極１１７上には、上部電極の加工のための第一のマスク膜１１８および第二のマスク膜１１９が、キャパシタ加工後に残って形成される。
【００１９】
さらに、キャパシタ全体を囲むように還元雰囲気拡散防止膜１２０が形成される。その上に形成された層間絶縁膜（シリコン酸化膜）１２１中に、隣同士のキャパシタの上部電極間を接続するためのコンタクト１２２及び配線１２３が形成される。
【００２０】
図２〜図５は、本実施の形態に係る半導体装置の製造工程、いわゆる前工程以後の工程を示す断面図である。また、図６はこの半導体装置の製造工程を示すフローチャートである。以下、図２〜図５および図６を基に本実施の形態のキャパシタ構造の製造方法について説明する。
【００２１】
まず図２に示すように、層間絶縁膜（図示せず）中に、ソース・ドレイン拡散層（図示せず）に多結晶シリコン・プラグ（図示せず）を接続するためにコンタクト・ホールを形成する。このコンタクト・ホールに、バリア層例えばＴｉ／ＴｉＮ膜あるいはＴｉ膜２１２をスパッタ法あるいはＣＶＤ法により堆積し、フォーミングガス中で熱処理を行う。続いて、ＣＶＤ法によりＷ膜を全面に堆積し、ＣＭＰ法によりコンタクト・ホール外の領域から前記Ｗ膜を除去し、コンタクト・プラグ２１３を形成する。
【００２２】
その後、全面にスパッタ法にてＴａＳｉＮ膜またはＴｉＡｌＮ膜やそれらの積層膜を堆積し、バリア層２１４を形成する。続いて、スパッタ法にてＩｒ、ＩｒＯ２、Ｐｔ、Ｔｉ、ＳＲＯなどの積層膜を堆積してキャパシタ下部電極膜２１５を形成する。さらに、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）膜などの強誘電体膜をスパッタ法やＣＶＤ法にて堆積し、キャパシタ誘電体膜２１６を形成する（ステップＳ１）。キャパシタ誘電体膜２１６にＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）などを用いても良い。
【００２３】
その後、スパッタ法を用いてＳＲＯ膜（第一の上部電極）を堆積した後、ＳＲＯ膜を結晶化するために例えばＲＴＡ等のアニール処理をする。さらに、ＩｒＯｘ（ＭＯｘ型導電性酸化物（Ｍは金属元素、Ｏは酸素元素、ｘ＞０、ｘは任意の数である））膜（第二の上部電極、電極膜）をスパッタ法にて堆積し、ＳＲＯ／ＩｒＯｘ積層からなるキャパシタ上部電極２１７を形成する。この時、ＩｒＯｘ膜の膜厚を全面で一定に５０ｎｍ〜１００ｎｍに形成する。また、ＩｒＯｘ膜は水素などの還元性雰囲気にて自ら還元されバッファ層（還元犠牲層）として働き、同時に酸素に対しても高いバリアバリア性を示す。さらに、ＳＲＯ／ＩｒＯｘの積層上部電極にするメリットは、還元性ガスのバリア性の強化、ＩｒＯｘが還元されて生じるＩｒのＰＺＴ膜中への拡散の防止などがあり、半導体装置の信頼性を向上させることができる。
【００２４】
その後、第一のマスク膜２１８として例えばＡｌ２Ｏ３膜をスパッタ法またはＣＶＤ法を用いて堆積し（ステップＳ２）、続いて第二のマスク膜２１９としてＴＥＯＳなどのＳｉＯ２膜をＣＶＤ法にて堆積する（ステップＳ３）。この時、膜厚５０ｎｍ〜１００ｎｍのＩｒＯｘ膜を還元性雰囲気のバリア層として機能させ、第二のマスク膜２１９堆積時の還元性ダメージを減少させることが可能になる。
【００２５】
その後、図３に示すように、光リソグラフィ法（ステップＳ４）とＲＩＥ法（ステップＳ５）を用いて第二のマスク２１９を加工し、アッシャー法によりレジストを除去する（ステップＳ６）。続いて第一のマスク膜２１８、キャパシタ上部電極２１７、キャパシタ誘電体膜２１６、キャパシタ下部電極２１５、およびバリア層２１４をＲＩＥ法にてエッチング加工する。この後、全面に還元雰囲気拡散防止膜（Ａｌ２Ｏ３膜）２２０および層間絶縁膜（ＴＥＯＳ，ＳｉＯ２膜）２２１を、スパッタ法やＣＶＤ法を用いて堆積し（ステップＳ７，Ｓ８）、ＣＭＰ法にて平坦化する。
【００２６】
この後、図４に示すように、光リソグラフィ法（ステップＳ９）とＲＩＥ法（ステップＳ１０）を用いて、層間絶縁膜２２１、還元雰囲気拡散防止膜２２０、第二のマスク膜２１９、第一のマスク膜２１８をエッチングして、キャパシタ上部電極２１７に通じるコンタクト・ホールを形成する。さらに、キャパシタにダメージを与えないガス条件でエッチングを進め、コンタクト・ホール直下の上部電極２１７のＩｒＯｘ膜の膜厚を１０ｎｍ〜５０ｎｍ、望ましくは１５ｎｍ〜３５ｎｍにコントロールして形成する（ステップＳ１１）。ＩｒＯｘ膜は酸素のバリア層としても機能することから、この膜厚を１０ｎｍ〜５０ｎｍ、望ましくは１５ｎｍ〜３５ｎｍにすることでコンタクトホールからの酸素の供給する回復アニールの効果を高くすることが可能になり、半導体装置の信頼性を向上することができる。その後、続けて光リソグラフィ法とＲＩＥ法を用いて配線のための溝を形成する。この後、キャパシタが受けたダメージを回復するためのアニール処理を行う（ステップＳ１２）。代表的なアニール条件は酸素中、６００℃、３０〜６０分となる。なお上記ダメージは、キャパシタ上に形成するハードマスク、層間絶縁膜などのＣＶＤ工程での水素、キャパシタＲＩＥ加工工程での還元性雰囲気ガス、絶縁膜中に存在する水と金属が熱処理工程にて反応して形成される水素などにより引き起こされる。キャパシタ絶縁膜と電極との界面、キャパシタ絶縁膜中に酸素欠損、水素結合などの空間電荷を伴う欠陥を形成し、分極の反転を阻害する。
【００２７】
このように、上部電極に接続するコンタクト・ホール形成時のダメージを５０ｎｍ〜１００ｎｍのＩｒＯｘ膜で効率的に減少させ、その後酸素バリア性を持つＩｒＯｘ膜の膜厚を１５ｎｍ〜３５ｎｍに薄膜化することで、酸素雰囲気中でのアニールで効率的にキャパシタを回復することが可能になる。
【００２８】
この後、図５に示すように、形成したコンタクト・ホールおよび配線の溝にバリア膜（図示せず）、Ａｌ膜またはＷ膜、Ａｌ−Ｃｕ合金膜などをスパッタ法やＣＶＤ法を用いて埋め込み、ＣＭＰ法により配線加工を行い、コンタクト２２２および配線２２３を形成する（ステップＳ１３，Ｓ１４）。
【００２９】
このように、上部電極をＳＲＯ／ＩｒＯｘの積層膜にし、さらにＩｒＯｘの膜厚を半導体装置の製造過程でコントロールすることで、キャパシタ誘電体膜と上部電極との界面のダメージの軽減、効率的な回復を図ることができ、半導体装置の信頼性を向上することが可能になる。
【００３０】
なお、キャパシタ上部電極２１７の積層構造における第二の上部電極には、ＭＯｘ型導電性酸化物（Ｍは金属元素、Ｏは酸素元素、ｘ＞０、ｘは任意の数である）として以下の物質を使用することができる。このＭＯｘ型導電性酸化物には、貴金属酸化物であるＰｔＯｘ、ＩｒＯｘ、ＲｕＯｘ、ＲｈＯｘ、ＯｓＯｘおよびそれらの固溶体、混合物、あるいはこれらの貴金属酸化物を主成分として、一部ドーパントの形で別元素を加えたものなどが含まれる。貴金属酸化物以外では、ＲｅＯ３、ＶＯｘ、ＴｉＯｘ、ＩｎＯｘ、ＳｎＯｘ、ＺｎＯｘ、ＮｉＯｘなどの導電性酸化物があげられ、これらもＭＯｘ型導電性酸化物として使用することが可能である。
【００３１】
図７は、上述したキャパシタ構造における上部電極のＩｒＯｘの膜厚とキャパシタのスウィッチング・チャージ量（分極反転時電荷量Ｑｓｗ）との関係を示す図である。図７のデータは、キャパシタ加工時のハードマスクとなるＴＥＯＳ（図６中、ステップＳ３）や層間絶縁膜のＴＥＯＳ（図６中、ステップＳ８）の堆積時のダメージによるキャパシタの劣化、およびその後のアニール処理（図６中、ステップＳ１２）による特性の回復を示している。
【００３２】
図７からは最適なＩｒＯｘの膜厚が存在しないように見られるが、図６中ステップＳ１１のＩｒＯｘエッチバックＲＩＥ処理（電極のオーバーエッチング）をすることで、上部電極をなすＩｒＯｘの膜厚を約３５ｎｍにコントロールし、効率的にステップＳ１２の回復アニールの効果を上げ、デバイス動作に必要な信号量を得ることが可能になる。
【００３３】
ここでは一例を挙げてコントロールされるＩｒＯｘの膜厚を示したが、ＩｒＯｘの水素および酸素バリア性によりその膜厚は決まる。データとしては、図７のそれぞれの曲線がＩｒＯｘ膜厚を示す軸方向にある幅を持ってシフトすることになる。
【００３４】
また、高誘電体材料を適用したスタック型キャパシタ構造を持つＤＲＡＭの上部電極をなすＲｕＯ２の場合においても、上記と同様なことが適用できる。
【００３５】
前述したように、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３などを代表とするような強誘電体膜を用いたＦｅＲＡＭや強誘電体を絶縁膜とした強誘電体キャパシタを適用した混載メモリの高集積化に伴って、デバイスを問題なく動かすのに必要な信号量を確保しつつ、チップ内のキャパシタ占有面積を減少する必要がある。
【００３６】
本実施の形態によれば、ＦｅＲＡＭや混載メモリにおけるキャパシタ構造において、キャパシタ上部電極にＳＲＯ／ＩｒＯｘの積層膜を適用すること、さらにＩｒＯｘ膜厚をコントロールすることで、小さなキャパシタ占有面積でも十分なキャパシタ信号量を得ることが可能になる。
【００３７】
なお、本発明は上記実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
【図面の簡単な説明】
【００３８】
【図１】本実施の形態に係るＦｅＲＡＭのメモリセルの断面図。
【図２】本実施の形態に係る半導体装置の製造工程を示す断面図。
【図３】本実施の形態に係る半導体装置の製造工程を示す断面図。
【図４】本実施の形態に係る半導体装置の製造工程を示す断面図。
【図５】本実施の形態に係る半導体装置の製造工程を示す断面図。
【図６】本実施の形態に係る半導体装置の製造工程を示すフローチャート。
【図７】本実施の形態に係るキャパシタ構造における上部電極のＩｒＯｘの膜厚とキャパシタのスウィッチング・チャージ量（Ｑｓｗ）との関係を示す図。
【符号の説明】
【００３９】
１０１…ｐ型シリコン基板  １０２…ソース・ドレイン拡散層  １０３…ゲート絶縁膜  １０４…ポリＳｉ膜  １０５…ＷＳｉ２膜  １０６…ゲートキャップ膜およびゲート側壁膜  １０７，１０８，１０９，１１０…層間絶縁膜  １１１…コンタクト・プラグ  １１２…拡散防止膜  １１３…Ｗプラグ  １１４…バリア層  １１５…下部電極  １１６…キャパシタ誘電体膜  １１７…上部電極  １１８…第一のマスク膜  １１９…第二のマスク膜  １２０…還元雰囲気拡散防止膜  １２１…層間絶縁膜  １２２…コンタクト  １２３…配線  ２１０…シリコン基板  ２１２…バリア層  ２１３…コンタクト・プラグ  ２１４…バリア層  ２１５…下部電極  ２１６…キャパシタ誘電体膜  ２１７…上部電極  ２１８…第一のマスク膜  ２１９…第二のマスク膜  ２２０…還元雰囲気拡散防止膜  ２２１…層間絶縁膜  ２２２…コンタクト  ２２３…配線  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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