(57)【要約】【課題】高いドレイン耐圧を確保しながら、ＭＯＳパワートランジスタのオン抵抗を低減できる半導体装置の構造およびその製造方法を提供する。【解決手段】ｐ型半導体基板１中に、ｎ型の延長ドレイン領域２を形成する。延長ドレイン領域２には、第１の埋め込み層４ａ及び第２の埋め込み層４ｂを形成する。第１の埋め込み層４ａは、延長ドレイン領域２の半導体基板１表面から一定の深さ位置に、それぞれ離反した状態で形成したｐ型不純物領域の群である。また、第２の埋め込み層４ｂは、さらに深い一定の位置にあり、かつその上部には第１の埋め込み層４ａが存在しないように、それぞれ離反した状態で形成したｐ型不純物領域の群である。すなわち、第１および第２の埋め込み層４ａ、４ｂを形成する個々のｐ型不純物領域は、その全方位に対して延長ドレイン領域２を形成するｎ型不純物により囲まれた状態にある。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の一主面に設けられた第２導電型のソース領域と、
前記半導体基板の一主面に設けられた第２導電型の延長ドレイン領域と、
前記延長ドレイン領域内に配置された第１導電型の複数の埋め込み層と、
前記ソース領域と前記延長ドレイン領域との間に設けられたアンチパルススルー領域と、
前記アンチパルススルー領域上にゲート誘電体膜を介して設けられたゲート電極を備えた半導体装置であって、
前記第１導電型の複数の埋め込み層は、互い違いに離間して配置されていることを特徴とする半導体装置。
【請求項２】
前記第１導電型の埋め込み層は、前記半導体基板表面からの深さが異なる第１の群と、第２の群と、を有しており、
前記第１の群および前記第２の群は、前記半導体基板表面と平行な方向に対して互い違いに離間して配置され、
前記半導体基板を上から見たとき、前記第１の群と重ならないように前記第２の群が配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
横型高耐圧ＭＯＳトランジスタであることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
第１導電型の半導体基板の一主面に第２導電型の延長ドレイン領域および第２導電型のソース領域を形成する工程と、
前記延長ドレイン領域内に第１導電型の複数の埋め込み層を形成する工程と、
前記ソース領域と前記延長ドレイン領域との間にアンチパルススルー領域を形成する工程と、
少なくとも前記アンチパルススルー領域上にゲート誘電体膜を形成する工程と
前記ゲート誘電体膜上にゲート電極を形成する工程と、を備え、
前記複数の埋め込み層を形成する工程は、
前記延長ドレイン領域の表面に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンの一部に光照射、露光を行いレジストパターンの膜厚を薄膜化させて第２のレジストパターンを形成する工程と、
前記第１および第２のレジストパターンをマスクにして、前記延長ドレイン領域内部にイオン注入を行い、前記延長ドレイン領域表面からの深さがそれぞれ異なる領域に、前記第１導電型の埋め込み層を形成する工程と、をさらに含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高耐圧横型ＭＯＳトランジスタを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、ＣＭＯＳ回路との混載が容易な高耐圧トランジスタとして、横型のＭＯＳトランジスタが用いられている。
【０００３】
さらに、その横型のＭＯＳトランジスタの耐圧を上げる為に、様々な延長ドレイン領域を有したトランジスタ構造が提案されている。
【０００４】
以下、図１６を参照にしながら、特許文献１に示された、延長ドレイン領域の構造について説明する。
【０００５】
図１６に示したように、ｐ型基板１２１には低濃度のｎ型延長ドレイン領域１２３があり、その延長ドレイン領域１２３内にはｐ型埋め込み層１３０ａ、１３０ｂと、が形成されている。
【０００６】
また、ｐ型埋め込み層１３０ａ、１３０ｂを形成するために、膜厚の異なる酸化膜１２５ａ、１２５ｂを注入マスクとして用いている。
【０００７】
この構成では、埋め込み層１３０ａ、１３０ｂは基板１２１を介して基準電位に設定されているため、延長ドレイン領域１２３に高電圧が印加されると、延長ドレイン領域１２３と、半導体基板１２１及び埋め込み層１３０ａ、１３０ｂとは逆バイアス状態になる。
【０００８】
このため、延長ドレイン領域１２３と埋め込み層１３０ａ、１３０ｂとの接合部から空乏層が拡がると共に、延長ドレイン領域１２３と半導体基板１２１との接合部からも空乏層が拡がる。これらの空乏層の絶縁耐圧特性を利用することにより、ＭＯＳ型トランジスタの高耐圧化を図ることができる。
【０００９】
また、この延長ドレイン領域１２３の構造を実現するには、厚さの異なる酸化膜をマスクとして、深さが異なる不純物の注入を一回で行なう工程が行われている。
【特許文献１】米国特許第６２０７９９４号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に開示された構造は、延長ドレイン領域１２３に埋め込み層１３０ａ、１３０ｂをストライプ状に配置するので、延長ドレイン領域１２３内では電流の進行が阻害され、オン抵抗が高くなるという課題を有している。
【００１１】
また、注入マスクである複数の膜厚を有する酸化膜の形成には、複数回の熱処理が必要であり、そのため熱歪による結晶欠陥の増加という課題を有している。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の半導体装置は、第１導電型の半導体基板の一主面に設けられた第２導電型のソース領域と、半導体基板の一主面に設けられた第２導電型の延長ドレイン領域と、延長ドレイン領域内に配置された第１導電型の複数の埋め込み層と、ソース領域と延長ドレイン領域との間に設けられたアンチパルススルー領域と、アンチパルススルー領域上にゲート誘電体膜を介して設けられたゲート電極を備えた半導体装置であって、第１導電型の複数の埋め込み層は、互い違いに離間して配置されていることを特徴とするものである。
【００１３】
なお本発明の半導体装置において、第１導電型の埋め込み層は、半導体基板表面からの深さが異なる第１の群と、第２の群と、を有しており、第１の群および第２の群は、半導体基板表面と平行な方向に対して互い違いに離間して配置され、半導体基板を上から見たとき、第１の群と重ならないように第２の群が配置されていることがより好ましい。
【００１４】
なお、本発明の半導体装置は、横型高耐圧ＭＯＳトランジスタであることがより好ましい。
【００１５】
また、本発明の半導体装置の製造方法は、第１導電型の半導体基板の一主面に第２導電型の延長ドレイン領域および第２導電型のソース領域を形成する工程と、延長ドレイン領域内に第１導電型の複数の埋め込み層を形成する工程と、ソース領域と延長ドレイン領域との間にアンチパルススルー領域を形成する工程と、少なくともアンチパルススルー領域上にゲート誘電体膜を形成する工程とゲート誘電体膜上にゲート電極を形成する工程と、を備え、複数の埋め込み層を形成する工程は、延長ドレイン領域の表面に第１のレジストパターンを形成する工程と、第１のレジストパターンの一部に光照射、露光を行いレジストパターンの膜厚を薄膜化させて第２のレジストパターンを形成する工程と、第１および第２のレジストパターンをマスクにして、延長ドレイン領域内部にイオン注入を行い、延長ドレイン領域表面からの深さがそれぞれ異なる領域に、第１導電型の埋め込み層を形成する工程と、をさらに含むことを特徴とするものである。
【発明の効果】
【００１６】
延長ドレイン領域に、小容量の不純物領域の群である埋め込み層を設けたことにより、高耐圧特性を確保しつつ、オン抵抗を大きく低減することができる。
【００１７】
また、注入マスクとして異なる膜厚を有するレジスト膜を形成し、埋め込み層を形成するための不純物注入を同時に行うことが出来る。
【００１８】
また、注入マスクはレジストで行い、酸化膜は形成しないため、熱処理工程数の低減、熱処理工程の増加に伴う熱歪による基板の結晶欠陥を低減出来る。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態に係る半導体装置およびその製造方法について、図面を参照にしながら説明する。
【００２０】
図１は、本発明の実施形態に係る半導体装置を示した断面図である。
【００２１】
まず、１×１０14ｃｍ-3程度の濃度を有するｐ型半導体基板１中に、ｎ型の延長ドレイン領域２を形成する。延長ドレイン領域２の厚さは約８μｍである。また、不純物濃度は２×１０16ｃｍ-3程度であり、半導体基板１表面から深さ方向に対して濃度は一定である。
【００２２】
延長ドレイン領域２には、第１の埋め込み層４ａ及び第２の埋め込み層４ｂを形成する。
【００２３】
第１の埋め込み層４ａは、延長ドレイン領域２の半導体基板１表面から一定の深さ位置に、それぞれ離反した状態で形成したｐ型不純物領域の群である。
【００２４】
また、第２の埋め込み層４ｂは、さらに深い一定位置にあり、かつその上部には第１の埋め込み層４ａが存在しないように、それぞれ離反した状態で形成したｐ型不純物領域の群である。
【００２５】
すなわち、第１および第２の埋め込み層４ａ、４ｂを形成する個々のｐ型不純物領域は、その全方位に対して延長ドレイン領域２を形成するｎ型不純物により囲まれた状態にある。
【００２６】
具体的には、第１の埋め込み層４ａは基板１表面から深さ０．５〜１μｍ程度の一定位置にあり、また第２の埋め込み層４ｂは基板１表面から深さ２〜３μｍ程度の一定位置にあり、それぞれのｐ型不純物濃度は５×１０16〜１×１０17ｃｍ-3程度である。
【００２７】
また、第１および第２の埋め込み層４ａ、４ｂは、半導体基板１と電気的に接続されているか又は浮遊状態にある。
【００２８】
一方、延長ドレイン領域２とアンチパルススルー領域３の上部には、ゲート誘電体膜６であるシリコン酸化膜を形成し、さらにゲート誘電体膜６の上部にゲート配線７としてのポリシリコン膜を形成する。
【００２９】
また、半導体基板１は、トランジスタを分離する絶縁膜５ａ、５ｂとしてシリコン酸化膜と、アンチパルススルー領域３内にソース領域８ａと、延長ドレイン領域２内にドレイン領域８ｂと、をそれぞれ形成する。
【００３０】
さらにその上部には、シリコン酸化膜とＢＰＳＧ膜の積層膜からなる層間絶縁膜９を形成する。層間絶縁膜９には、コンタクトホール１０ａ、１０ｂを形成し、その上部にソース・ドレイン電極１１ａ、１１ｂとしてアルミ合金膜を形成する。
【００３１】
これにより、ソース領域８ａ、ドレイン領域８ｂと、ソース電極１１ａ、ドレイン電極１１ｂとは、コンタクトホール１０ａ、１０ｂを介して接続する。その上部には、保護膜１２としてシリコン窒化膜を形成する。
【００３２】
以上より、本発明の実施形態に係る半導体装置を構成する。
【００３３】
本発明の実施形態に係る半導体装置によると、延長ドレイン領域２には、互いに間隔をおいて第１の埋め込み層４ａと第２の埋め込み層４ｂとが形成されているため、延長ドレイン領域２に高電圧が印加されると、延長ドレイン領域２と、半導体基板１、第１及び第２の埋め込み層４ａ、４ｂとは互いに逆バイアス状態になる。
【００３４】
このため、第１の埋め込み層４ａと延長ドレイン領域２の各接合部、第２の埋め込み層４ｂと延長ドレイン領域２との各接合部、並びに延長ドレイン領域２と半導体基板１との接合部からそれぞれ空乏層が拡がると共に、各空乏層が互いに連続になり、これにより空乏層の領域が大きくなるので、ＭＯＳ型トランジスタの高耐圧化を図ることができる。
【００３５】
次に、本発明の実施形態に係る半導体装置でのオン抵抗の特性について説明する。
【００３６】
図２は、ゲート電極７に電圧が印加されて、ＭＯＳ型トランジスタのチャネル領域が導通したときに、図１の矢印で示したように電流が流れた場合を示している。但し、図２は図１の半導体装置のＪ−Ｊ’ライン上を一部省略した平面図である。
【００３７】
図２より、延長ドレイン領域２内は、従来技術で示した構造に比べて、電流の流れる経路が増加していることがわかる。これは、第１の埋め込み層４ａをｐ型不純物領域は、小容量からなるｐ型不純物の群であり、その全方位に対し延長ドレイン領域２を形成するｎ型不純物に囲まれているためである。
【００３８】
この特性は電流が第２の埋め込み層４ｂの周辺を流れる場合も同様である。
【００３９】
したがって、本発明の実施形態に係る半導体装置のオン抵抗は、従来技術で示した半導体装置と比較して、大きく低減させることが出来る。
【００４０】
以上説明したように、本発明の実施形態に係る半導体装置は、延長ドレイン領域２に、小容量の不純物領域の群である第１及び第２の埋め込み層４ａ、４ｂを設けたことにより、高耐圧特性を確保しつつ、オン抵抗を大きく低減することができる。
【００４１】
なお、本実施形態では、埋め込み層４を半導体基板１の深さ方向に対して２層形成された例を示したが、延長ドレイン領域２を同一濃度で更に深くし、埋め込み層４を３層以上形成すれば、更にパワーＭＯＳトランジスタの高耐圧特性を確保しつつ、オン抵抗を大きく低減することができる。
【００４２】
次に、図３〜図１５を参照にしながら、本発明の実施形態に係る半導体装置の製造方法を説明する。
【００４３】
まず、図３に示すように、１×１０14ｃｍ-3程度のｐ型半導体基板２１上に第１の酸化膜２２ａを形成する。
【００４４】
次に、図４に示すように、リソグラフィ、エッチング処理により、パターン化した第１の酸化膜２２ｂを形成する。
【００４５】
次に、図５に示すように、パターン化した第１の酸化膜２２ｂをマスクとして用い、９×１０12〜１×１０13ｃｍ-2程度のドーズ量で１５０ｋｅＶ程度の加速エネルギーでＰを注入する。
【００４６】
次に、図６に示すように、Ｎ2雰囲気下において十分な熱処理を行い、２×１０16ｃｍ-3程度で表面から一定の濃度分布を有し、約８μｍの厚さの延長ドレイン領域２３を形成する。その後、パターン化した第１の酸化膜２２ｂを除去する。
【００４７】
次に、図７に示すように、リソグラフィ、エッチング処理によりパターン化した第２の酸化膜２４とパターン化したＳｉ3Ｎ4膜２５とを形成する。
【００４８】
次に、図８に示すように、リソグラフィ処理によりパターン化したレジスト膜２６を形成し、これをマスクにして、Ｂイオンを２×１０12〜５×１０12ｃｍ-2程度のドーズ量で、第２のシリコン酸化膜２４とＳｉ3Ｎ4膜２５を貫通するように注入する。
【００４９】
次に、図９に示すように、パターン化したレジスト膜２６を除去した後に、Ｓｉ3Ｎ4膜２５をマスクとして熱酸化を行い、素子分離膜２８ａ、２８ｂを形成する。
【００５０】
また、この熱酸化処理により注入したＢが拡散し、１×１０16ｃｍ-3程度のｐ型濃度を有するアンチパルススルー領域２７を形成する。その後、第２の酸化膜２４とＳｉ3Ｎ4膜２５を除去する。
【００５１】
次に、図１０に示すように、フォトマスク３０を介して光照射と現像を行い、パターン化した第１のレジスト膜２９ａを形成する。
【００５２】
次に、図１１に示すように、フォトマスク３２を用いて、第１のレジスト膜２９ａに光照射と現像を行い、素子分離膜２８ｂ上の第１のレジスト膜２９ｂの一部を薄膜化し、パターン化した第２のレジスト膜２９ｂを形成する。
【００５３】
この工程では、光照射量を任意に設定することにより、容易に所望のレジスト膜厚を形成できる。
【００５４】
次に、図１２に示すように、第１のレジスト膜２９ａおよび第２のレジスト膜２９ｂをマスクにして、延長ドレイン領域２３内にＢイオン注入を行う。具体的な条件は、３×１０12〜５×１０12ｃｍ-2程度のドーズ量で５００〜７００ｋｅＶである。
【００５５】
この工程により延長ドレイン領域２３内には、第２のレジスト膜２９ｂの凸部下にあり、かつ基板深さ方向に対して浅い位置と、および第２のレジスト膜２９ｂの凹部下にあり、かつ基板深さ方向に対して深い位置と、に不純物注入が行なわれる。
【００５６】
次に、図１３に示すように、第１および第２のレジスト膜２９ａ、２９ｂを除去したのち、ゲート誘電体膜３５とゲート電極３６を形成する。
【００５７】
この熱処理により、図１２の工程で注入したＢが拡散し、２×１０16〜４×１０16ｃｍ-3程度の濃度を有する第１および第２の埋め込み層３４ａ、３４ｂが同時に形成される。
【００５８】
次に、図１４に示すように、Ａｓを７×１０12〜９×１０12ｃｍ-2程度注入し、ソース領域３７ａとドレイン領域３７ｂとを形成する。
【００５９】
最後に、図１５に示すように、層間絶縁膜３８の形成と、層間絶縁膜３８の平坦化と、コンタクトホール３９ａ、３９ｂの形成と、ソース電極４０ａとドレイン電極４０ｂとの形成と、保護膜４１の形成と、を順次行う。
【００６０】
以上の工程により、低濃度のＮ型延長ドレイン領域と、その中に深さの異なる埋め込み層３４ａ、３４ｂとを有するＭＯＳ構造のパワートランジスタを形成する。
【００６１】
図１０〜図１２に示すように、注入マスクとして異なる膜厚を有するレジスト膜２９ａ、２９ｂを形成した。したがって、第１の埋め込み層３４ａと第２の埋め込み層３４ｂを形成するための不純物注入を同時に行うことが出来る。
【００６２】
また、注入マスクはレジストで行い、酸化膜は形成しないため、熱処理工程数の低減との熱歪による基板の結晶欠陥を低減出来る。
【００６３】
なお、本実施形態では、埋め込み層３４ａ、３４ｂを２層形成する方法を示したが、マスク３０に対し部分的にパターンの反転したマスクを複数用いて露光を行えば、３層以上の膜厚を有するレジスト膜を形成でき、一回の注入で異なる基板深さ位置に３層以上の埋め込み層を形成出来る。
【産業上の利用可能性】
【００６４】
本発明にかかる半導体装置およびその製造方法は、ドレイン耐圧を維持しながらオン抵抗を低減できるＭＯＳトランジスタを形成することができ、ＣＭＯＳ回路との混載したパワーＩＣの用途にも適用出来る。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施形態に係る半導体装置を示す構造断面図
【図２】本発明の実施形態に係る半導体装置を示す平面図
【図３】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図４】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図５】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図６】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図７】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図８】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図９】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図１０】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図１１】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図１２】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図１３】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図１４】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図１５】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図１６】従来の半導体装置を示す構造断面図
【符号の説明】
【００６６】
１  半導体基板
２  延長ドレイン領域
３  アンチパルススルー領域
４ａ  第１の埋め込み層
４ｂ  第２の埋め込み層
５ａ  素子分離膜
５ｂ  素子分離膜
６  ゲート誘電体膜
７  ゲート電極
８ａ  ソース領域
８ｂ  ドレイン領域
９  層間絶縁膜
１０ａ  コンタクトホール
１０ｂ  コンタクトホール
１１ａ  ソース電極
１１ｂ  ドレイン電極
１２  保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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