(57)【要約】      （修正有）【課題】ＤＲＡＭに対し互換性の高い相変化メモリを提供する。【解決手段】ワード線ＷＬ０Ｌに接続されるセルＭＣ０が低抵抗であった場合、ダミーセルＭＲ０よりも流れる電流量が大きいため、ビット線ＳＡ＿Ｂは、ビット線ＳＡ＿Ｔよりも低い電位になる。この差をセンスアンプＳＡで増幅して読み出しを行う。なお、センスアンプでセルデータをラッチ直前にＮＭＯＳトランジスタＭＮ１をオフして、メモリセル部とセンスアンプ部とを切り離す。その後、ＮＭＯＳトランジスタＭＮ１０をオンして選択されたワード線のデータを全てセット状態にする。さらにその後、ライトを行う場合は、Ｉ／Ｏ線である信号線ＬＩＯ、ＲＩＯからセンスアンプＳＡに書き込みが行われ、メモリセルには書き込みを行わない。プリチャージコマンドが入力され、ワード線ＷＬ０Ｌをプリチャージする前に、再びＮＭＯＳトランジスタＭＮ１をオンし、セルＭＣ０にリセットを書き込む。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ビット線とワード線の交差部に備えられる、プログラム可能な抵抗素子を含むメモリセルへの書き込み方法であって、
選択されたワード線に接続されるメモリセルの抵抗値に応じた信号を読み出してセンスアンプに保持するステップと、
前記メモリセルに対して第１の状態に書き込みを行うステップと、
必要なメモリセルにのみ第２の状態に書き込みを行うステップと、
を含むことを特徴とする半導体記憶装置の書き込み方法。
【請求項２】
前記第１の状態に書き込みを行うステップは、一括もしくは数回に分けて連続で行うことを特徴とする請求項１記載の半導体記憶装置の書き込み方法。
【請求項３】
前記第２の状態に書き込みを行うステップは、前記選択されたワード線のプリチャージの時に行うことを特徴とする請求項１記載の半導体記憶装置の書き込み方法。
【請求項４】
活性化されたワード線に接続されているメモリセルへ一括書き込みを行う、もしくは書込みデータが転送されたセンスアンプに接続されているメモリセルへの書き込みを行うことを特徴とする請求項１記載の半導体記憶装置の書き込み方法。
【請求項５】
前記第１の状態における前記抵抗素子の抵抗値は、前記第２の状態における前記抵抗素子の抵抗値に比べて高いことを特徴とする請求項１記載の半導体記憶装置の書き込み方法。
【請求項６】
前記第１の状態における前記抵抗素子の抵抗値は、前記第２の状態における前記抵抗素子の抵抗値に比べて低いことを特徴とする請求項１記載の半導体記憶装置の書き込み方法。
【請求項７】
前記抵抗素子は、第１、第２の状態間で相変化する材料を含むことを特徴とする請求項１記載の半導体記憶装置の書き込み方法。
【請求項８】
前記抵抗素子は、前記相変化材料が前記第１の状態において結晶状態であって、前記第２の状態においてアモルファス状態であるようにプログラムされることを特徴とする請求項７記載の半導体記憶装置の書き込み方法。
【請求項９】
前記抵抗素子は、前記相変化材料が前記第１の状態においてアモルファス状態であって、前記第２の状態において結晶状態であるようにプログラムされることを特徴とする請求項７記載の半導体記憶装置の書き込み方法。
【請求項１０】
ビット線とワード線の交差部にプログラム可能な抵抗素子を備えるメモリセルと、
選択されたワード線に接続されるメモリセルの抵抗値に応じた信号を読み出して保持するセンスアンプと、
前記メモリセルに対して第１の状態に書き込みを行い、必要なメモリセルにのみ第２の状態に書き込みを行うように制御する書き込み制御部と、
を備えることを特徴とする半導体記憶装置。
【請求項１１】
前記メモリセルは、前記ビット線と第１の電源間に直列形態に接続された、メモリセルトランジスタと前記プログラム可能な抵抗素子とを備え、
前記メモリセルトランジスタの制御端子は、前記ワード線に接続されることを特徴とする請求項１０記載の半導体記憶装置。
【請求項１２】
前記メモリセルに対して前記第１の状態又は前記第２の状態に書き込みを行うためのトランジスタを前記ビット線と所定の電源との間に備えることを特徴とする請求項１０記載の半導体記憶装置。
【請求項１３】
前記第１の状態における前記抵抗素子の抵抗値は、前記第２の状態における前記抵抗素子の抵抗値に比べて高いことを特徴とする請求項１０記載の半導体記憶装置。
【請求項１４】
前記第１の状態における前記抵抗素子の抵抗値は、前記第２の状態における前記抵抗素子の抵抗値に比べて低いことを特徴とする請求項１０記載の半導体記憶装置。
【請求項１５】
前記抵抗素子は、第１、第２の状態間で相変化する材料を含むことを特徴とする請求項１０記載の半導体記憶装置。
【請求項１６】
前記抵抗素子は、前記相変化材料が前記第１の状態において結晶状態であって、前記第２の状態においてアモルファス状態であるようにプログラムされることを特徴とする請求項１５記載の半導体記憶装置。
【請求項１７】
前記抵抗素子は、前記相変化材料が前記第１の状態においてアモルファス状態であって、前記第２の状態において結晶状態であるようにプログラムされることを特徴とする請求項１５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその書込み方法に関し、特にプログラム可能な抵抗素子付きメモリを用いる半導体記憶装置およびその書込み方法に関する。
【背景技術】
【０００２】
プログラム可能な抵抗素子付きメモリの一例として、相変化メモリは、カルコゲナイド系材料（Ｇｅ、Ｓｂ、Ｔｅ）に電気的に発生する熱を加えることによって、アモルファス状態と結晶化状態とを遷移する性質を用いて記憶する素子である。相変化メモリにおいて電流によるジュール熱で相変化を起こす場合、低抵抗状態（セット状態）から高抵抗状態（リセット状態）に遷移させる場合には、大きな電流を短時間流す。また、逆の高抵抗状態（リセット状態）から低抵抗状態（セット状態）に遷移させる場合は、比較的少ない電流を長時間流す必要があり、一般的には数１０〜１００ｎｓ程度の時間が必要である。例えば、非特許文献１には、低抵抗化（セット時間）に１２０ｎｓ、高抵抗化（リセット時間）に５０ｎｓ程度の時間を要する相変化メモリを用いた６４ＭｂのＲＡＭの構成が紹介されている。
【０００３】
相変化メモリの読み出しは、ＤＲＡＭ並みの時間で行えるが、書き込みは、高抵抗状態（リセット状態）から低抵抗状態（セット状態）に遷移する時間が数１０ｎｓ〜１００ｎｓ程度と長い。このため、相変化メモリは、ＤＲＡＭのような高速なランダム書き込みに対応するメモリではなく、非同期ＳＲＡＭやフラッシュメモリのようにサイクル時間が長いメモリとの置き換えを考えている場合が多い。
【０００４】
相変化メモリを非同期ＳＲＡＭインタフェースを有するメモリに適用した場合の書き込みにおけるタイミングチャートを図６に示す。図６において、アドレスの遷移を受けてワード線を立ち上げ、カラム選択線も活性化される。カラム選択線が活性化されると、データの書き込みが始まり、次のサイクルのアドレス遷移を受けて終了する。書き込みサイクルがｔＷＣ＝７０ｎｓとした場合、書き込み時間は、次サイクルの開始まで取ることが出来るため、実質の書き込み時間として、ｔＷ＝５０ｎｓ程度を確保することができる。これにより相変化メモリの書き込み時間が、ｔＷＲ＝４５ｎｓの場合であれば、ＳＲＡＭ互換の不揮発メモリを実現することは可能であると考えられる。
【０００５】
一方、関連する技術として、特許文献１には、揮発性データ記憶手段としてのＤＲＡＭと不揮発性データ記憶手段としてのＥＥＰＲＯＭとを組み合わせたメモリセルや、強誘電体を用いて揮発性と不揮発性の双方の記憶機能を有するメモリセル等、データを揮発性データおよび不揮発性データとして記憶可能なメモリセルを備えた不揮発性半導体記憶装置が開示されている。この記憶装置は、メモリセルのデータを読み出す読み出しサイクル、またはメモリセルにデータを書き込む書き込みサイクルを起動する起動信号が入力されたときに、行アドレス判定回路によって、直前の読み出し／書き込みサイクルと今回の読み出し／書き込みサイクルとで入力された行アドレス（ワード線アドレス）が同じであるか異なるかを判定する。そして、直前のサイクルと今回のサイクルとで行アドレスが異なるときには、直前のサイクルの行アドレスで選択されていたメモリセルに対して揮発性データを不揮発性データとして記憶させるストア動作を行い、その後、今回のサイクルの行アドレスで選択されたメモリセルに記憶している不揮発性データを読み出すために、不揮発性データを揮発性データに変換するリコール動作を行う。そして、得られた揮発性データをそのメモリセル内、該当する列アドレスに接続されるセンスアンプ内およびセンスアンプ以外のラッチ回路等に記憶させる。
【０００６】
【非特許文献１】ウー・ヨン・チョ（Woo Yeong Cho）他、「ア  ０．１８μｍ  ３．０Ｖ  ６４Ｍｂ  ノン・ボラタイル  フェーズ・トランジション  ランダム・アクセス  メモリ（A 0.18μm 3.0V 64Mb Non-Volatile Phase-Transition Random-Access Memory (PRAM)）」、２００４  アイ・イー・イー・イー  インタナショナル  ソリッド・ステート  サーキッツ  コンファレンス（2004 IEEE International Solid-State Circuits Conference）  ISSCC 2004 / SESSION 2 / NON-VOLATILE MEMORY / 2.1、２００４年２月１６日
【特許文献１】特開２００１−２１００７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、このような相変化素子を使用してシンクロナスＤＲＡＭ（ＳＤＲＡＭ）互換の仕様を有するメモリ装置を実現することを考えると、次のような解決すべき課題がある。
【０００８】
ＳＤＲＡＭの場合、ライトデータは、１サイクル時間内にセンスアンプにデータへの書き込みを行い、その後はセンスアンプによってメモリセルにデータが書き込まれる。連続して同じビットに書き込みを行う場合も同様であって、１サイクル内にセンスアンプ内のデータの書き換えを行えば、セルへの書き込みは、センスアンプが自動的に行う。すなわち、図７に示すようにデータＤ０、Ｄ１、Ｄ２，Ｄ３は、連続して書き込みが行われる。
【０００９】
しかし、同様の方法で相変化素子に書き込みを行う場合、次のような問題点がある。相変化メモリは、セット（低抵抗状態）とリセット（高抵抗状態）の２つの状態を、相変化素子に流す電流量によって遷移させ、データを記憶する素子である。ＤＲＡＭと異なりメモリセルへの書き込み時間は、所定の時間である必要があり、ＤＲＡＭの書き込みの様にセンスアンプである一定時間以上書き込みを行えばよい場合とは異なる。
【００１０】
相変化素子に書き込みを行うためには、リセット書き込み（高抵抗状態から低抵抗状態へ遷移）の場合は、高い電圧を短い時間印加し、相変化素子に大きな電流を流し、アモルファス状態にする。この逆のセット書き込み（低抵抗状態から高抵抗状態へ遷移）では、リセット書き込み電圧よりも低い電圧をより長い時間印加し、相変化素子を再結晶状態にする。これらそれぞれの書き込み時間には、適切な長さがあり、短すぎても長すぎても所望の抵抗値に相変化素子を制御することはできない。そして、このような書き込みを行うためには、セルへの書き込み自体を所定時間内に終了する必要がある。
【００１１】
しかしながら、ＤＲＡＭと同様の構成を考えると、ランダムなカラムアドレスへの書き込みに対応する場合、書き込み時間は、カラム選択線の活性化時間で調整するしかなく、結果的に書き込みサイクル時間を実際のメモリセルの書き込み時間以下にすることは出来ないことは明らかである。例えば、図８に示すようにｔＷＲ（リセット）＝１５ｎｓ、ｔＷＲ（セット）＝４５ｎｓとすると、書き込みサイクル時間は、ｔＷＲ（セット）＝４５ｎｓに律せられ、書き込みサイクル時間を早くすることができない。
【００１２】
したがって、相変化素子を使ったメモリでモバイルＲＡＭ等のＤＲＡＭインタフェース互換の装置を作ろうとすると、書き込み時間の制約が有るため互換性を保つことは困難である。
【００１３】
したがって、本発明の目的は、書き込み時間を出来るだけ外部から見えなくする方法、すなわち、書き込みサイクル時間を短くし、相変化メモリを用いてＤＲＡＭ互換とするための書き込み方法およびこの方法を実行する半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１４】
前記目的を達成するために本発明の一つのアスペクトに係る半導体記憶装置の書き込み方法は、ビット線とワード線の交差部に備えられる、プログラム可能な抵抗素子を含むメモリセルへの書き込み方法である。この方法は、選択されたワード線に接続されるメモリセルの抵抗値に応じた信号を読み出してセンスアンプに保持するステップと、メモリセルに対して第１の状態に書き込みを行うステップと、必要なメモリセルにのみ第２の状態に書き込みを行うステップと、を含む。
【００１５】
第１の展開形態の書込み方法において、第１の状態に書き込みを行うステップは、一括もしくは数回に分けて連続で行うようにしてもよい。
【００１６】
第２の展開形態の書込み方法において、第２の状態に書き込みを行うステップは、選択されたワード線のプリチャージの時に行うようにしてもよい。
【００１７】
第３の展開形態の書込み方法において、活性化されたワード線に接続されているメモリセルへ一括書き込みを行う、もしくは書込みデータが転送されたセンスアンプに接続されているメモリセルへの書き込みを行うようにしてもよい。
【００１８】
本発明の一つのアスペクトに係る半導体記憶装置は、ビット線とワード線の交差部にプログラム可能な抵抗素子を備えるメモリセルと、選択されたワード線に接続されるメモリセルの抵抗値に応じた信号を読み出して保持するセンスアンプと、メモリセルに対して第１の状態に書き込みを行い、必要なメモリセルにのみ第２の状態に書き込みを行うように制御する書き込み制御部と、を備える。
【００１９】
第１の展開形態の半導体記憶装置において、メモリセルは、ビット線と第１の電源間に直列形態に接続された、メモリセルトランジスタとプログラム可能な抵抗素子とを備え、メモリセルトランジスタの制御端子は、ワード線に接続されるようにしてもよい。
【００２０】
第２の展開形態の半導体記憶装置において、メモリセルに対して第１の状態又は第２の状態に書き込みを行うためのトランジスタをビット線と所定の電源との間に備えるようにしてもよい。
【００２１】
第３の展開形態の半導体記憶装置において、第１の状態における抵抗素子の抵抗値は、第２の状態における抵抗素子の抵抗値に比べて高くてもよい。
【００２２】
第４の展開形態の半導体記憶装置において、第１の状態における抵抗素子の抵抗値は、第２の状態における抵抗素子の抵抗値に比べて低くてもよい。
【００２３】
第５の展開形態の半導体記憶装置において、抵抗素子は、第１、第２の状態間で相変化する材料を含むことが好ましい。
【００２４】
第６の展開形態の半導体記憶装置において、抵抗素子は、相変化材料が第１の状態において結晶状態であって、第２の状態においてアモルファス状態であるようにプログラムされるようにしてもよい。
【００２５】
第７の展開形態の半導体記憶装置において、抵抗素子は、相変化材料が第１の状態においてアモルファス状態であって、第２の状態において結晶状態であるようにプログラムされるようにしてもよい。
【発明の効果】
【００２６】
本発明によれば、相変化メモリへの書き込み時間をアクティブコマンドとプリチャージコマンドとの間の期間（ｔＲＡＳ）内に隠すことによって、ＤＲＡＭと互換性の高い半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００２７】
本発明の実施形態に係る半導体記憶装置は、相変化素子を含むメモリセルにデータを記憶される装置である。選択されたワード線に接続されるメモリセルからセンスアンプにデータが転送された後、ワード線につながるメモリセルに対し一旦セット書き込み（例えば低抵抗状態にする）を行う。その後書き込みデータは、センスアンプにのみ書き込みを行いメモリセルには書き込まない。プリチャージコマンドが入力され、ワード線が立ち下がる前に、リセットデータを書き込むメモリセルにのみ選択的にリセット書き込み（例えば高抵抗状態にする）を行う。
【００２８】
このような書き込み方法によれば、ＤＲＡＭと同様に高速な連続ライトを実現するとともに、比較的長い時間が必要なセット書き込みをアクティブコマンドとプリチャージコマンドとの間の期間（ｔＲＡＳ）内に隠蔽してＤＲＡＭ互換のメモリを実現することができる。
【実施例１】
【００２９】
図１は、本発明の実施例に係る半導体記憶装置のセンスアンプとメモリセル部分の構成を示す回路図である。センスアンプＳＡは、ＮＭＯＳトランジスタＭＮ１〜ＭＮ９、ＰＭＯＳトランジスタＭＰ１〜ＭＰ４を備える。メモリセル部分は、ＮＭＯＳトランジスタＭＮ１０〜ＭＮ１４、ＭＮ２０〜ＭＮ２４、相変化素子を含むセルＭＬ０、ＭＣ０〜ＭＣ２、ＭＲ０、ＭＤ０〜ＭＤ２を備える。
【００３０】
ＮＭＯＳトランジスタＭＮ２の一端は、センスアンプＳＡ内のビット線ＳＡ＿Ｂに接続され、他端には電源ＶＳＳが与えられる。ＮＭＯＳトランジスタＭＮ３の一端は、センスアンプＳＡ内のビット線ＳＡ＿Ｔに接続され、他端には電源ＶＳＳが与えられる。ＮＭＯＳトランジスタＭＮ４の一端は、ビット線ＳＡ＿Ｂに接続され、他端はビット線ＳＡ＿Ｔに接続される。また、ＮＭＯＳトランジスタＭＮ２、ＭＮ３、ＭＮ４のゲートは、信号線ＰＣ＿ＳＡに接続され、信号線ＰＣ＿ＳＡにハイレベルとなるプリチャージ信号が与えられると、ＮＭＯＳトランジスタＭＮ２、ＭＮ３、ＭＮ４はオンとなり、ビット線ＳＡ＿Ｂ、ＳＡ＿Ｔは、ＶＳＳにプリチャージされる。
【００３１】
ＰＭＯＳトランジスタＭＰ１の一端は、ビット線ＳＡ＿Ｂに接続され、他端は信号線ＶＲＥＦに接続され、ゲート端は信号線ＢＬＥＱ０に接続される。また、ＰＭＯＳトランジスタＭＰ２の一端は、ビット線ＳＡ＿Ｔに接続され、他端は信号線ＶＲＥＦに接続され、ゲート端は信号線ＢＬＥＱ１に接続される。信号線ＢＬＥＱ０、ＢＬＥＱ１にハイレベルが与えられると、ＰＭＯＳトランジスタＭＰ１、ＭＰ２がオンとなって、ビット線ＳＡ＿Ｂ、ＳＡ＿Ｔは、ＶＲＥＦにプリチャージされる。
【００３２】
ＮＭＯＳトランジスタＭＮ５、ＭＮ６は、互いにたすきがけに接続され、ラッチ回路を構成し、ビット線ＳＡ＿Ｂ、ＳＡ＿Ｔ間の電位差を増幅して信号線ＮＣＳに出力する。また、ＰＭＯＳトランジスタＭＰ３、ＭＰ４も、互いにたすきがけに接続され、ラッチ回路を構成し、ビット線ＳＡ＿Ｂ、ＳＡ＿Ｔ間の電位差を増幅して信号線ＰＣＳに出力する。
【００３３】
ＮＭＯＳトランジスタＭＮ７の一端は、ビット線ＳＡ＿Ｂに接続され、他端はＩ／Ｏとなる信号線ＬＩＯに接続され、ゲート端には信号線ＹＳが接続される。ＮＭＯＳトランジスタＭＮ８の一端は、ビット線ＳＡ＿Ｔに接続され、他端はＩ／Ｏとなる信号線ＲＩＯに接続され、ゲート端には信号線ＹＳが接続される。信号線ＹＳがハイレベルになると、ビット線ＳＡ＿Ｂと信号線ＬＩＯとが導通し、ビット線ＳＡ＿Ｔと信号線ＲＩＯとが導通する。
【００３４】
ＮＭＯＳトランジスタＭＮ１（シェアードＭＯＳとも呼ばれる）の一端は、ビット線ＳＡ＿Ｂに接続され、他端はセンスアンプＳＡ外のビット線ＢＬ＿Ｂに接続され、ゲート端には信号線ＴＧ＿Ｌが接続され、信号線ＴＧ＿Ｌにハイレベルが与えられると、ビット線ＳＡ＿Ｂとビット線ＢＬ＿Ｂとが短絡される。
【００３５】
ＮＭＯＳトランジスタＭＮ９（シェアードＭＯＳとも呼ばれる）の一端は、ビット線ＳＡ＿Ｔに接続され、他端はセンスアンプＳＡ外のビット線ＢＬ＿Ｔに接続され、ゲート端には信号線ＴＧ＿Ｒが接続され、信号線ＴＧ＿Ｒにハイレベルが与えられると、ビット線ＳＡ＿Ｔとビット線ＢＬ＿Ｔとが短絡される。
【００３６】
また、セルＭＬ０、ＭＣ０〜ＭＣ２は、一端が接地され、他端がそれぞれＮＭＯＳトランジスタＭＮ１１〜ＭＮ１４を介してビット線ＢＬ＿Ｂに接続される。ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１４のゲート端には、それぞれワード線ＤＭＹＬ、ＷＬ０Ｌ、ＷＬ１Ｌ、ＷＬ２Ｌが接続され、ワード線がハイレベルになると、それぞれのセルがビット線ＢＬ＿Ｂに接続される。
【００３７】
さらに、ＮＭＯＳトランジスタＭＮ１０の一端は、ビット線ＢＬ＿Ｂに接続され、他端はＶＳＳが与えられ、ゲート端は信号線ＳＥＴ＿Ｌに接続され、信号線ＳＥＴ＿Ｌがハイレベルになると、ビット線ＢＬ＿ＢにはＶＳＳが供給される。ＮＭＯＳトランジスタＭＮ１０は、相変化素子に対してセット書き込みの働きをする。
【００３８】
また、セルＭＲ０、ＭＤ０〜ＭＤ２は、一端が接地され、他端がそれぞれＮＭＯＳトランジスタＭＮ２１〜ＭＮ２４を介してビット線ＢＬ＿Ｔに接続される。ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２４のゲート端には、それぞれワード線ＤＭＹＲ、ＷＬ０Ｒ、ＷＬ１Ｒ、ＷＬ２Ｒが接続され、ワード線がハイレベルになると、それぞれのセルがビット線ＢＬ＿Ｔに接続される。
【００３９】
さらに、ＮＭＯＳトランジスタＭＮ２０の一端は、ビット線ＢＬ＿Ｔに接続され、他端はＶＳＳが与えられ、ゲート端は信号線ＳＥＴ＿Ｒに接続され、信号線ＳＥＴ＿Ｒがハイレベルになると、ビット線ＢＬ＿ＴにはＶＳＳが供給される。ＮＭＯＳトランジスタＭＮ２０は、相変化素子に対してセット書き込みの働きをする。
【００４０】
次に、図１に示す回路の動作について説明する。図２は、図１の回路における各部の信号波形を示すタイミングチャートである。
【００４１】
まず、ビット線をＶＳＳにプリチャージしておく。マットが選択されたらプリチャージ用の信号線ＰＣ＿ＳＡを立ち下げる。と同時に、信号線ＢＬＥＱ０、ＢＬＥＱ１を制御して（ハイレベルを与えて）ビット線をＶＲＥＦにプリチャージする。ＶＲＥＦは、セット書き込み電位よりも低い電圧である。
【００４２】
今、例えばワード線ＷＬ０Ｌが選択されたと仮定する。これと同時にセンスアンプを挟んで逆側のマットのＤＭＹＲも同時に立ち上げる。ＤＭＹＲにつながっているセルＭＲ０は、高抵抗状態と低抵抗状態の中間の抵抗を持つようなセル（ダミーセル）である。
【００４３】
ワード線ＷＬ０ＬにつながっているセルＭＣ０が低抵抗であった場合、ダミーセルＭＲ０よりも流れる電流量が大きいため、ビット線ＳＡ＿Ｂは、ビット線ＳＡ＿Ｔよりも低い電位になる。この差をセンスアンプＳＡで増幅して読み出しを行う。すなわち、ワード線が活性化され、メモリセルが選択されると、選ばれたセルの抵抗値をダミーセルの抵抗値と比較して、比較結果をセンスアンプＳＡでラッチする。なお、センスアンプでセルデータをラッチ直前にＮＭＯＳトランジスタＭＮ１をオフし、メモリセル部とセンスアンプ部とを切り離す。
【００４４】
その後、選択側のセット書き込み用のＮＭＯＳトランジスタＭＮ１０をオンして選択されたワード線のデータを全てセット状態にする。さらにその後、ライトを行う場合は、Ｉ／Ｏ線である信号線ＬＩＯ、ＲＩＯからセンスアンプ内に書き込みが行われ、プリチャージコマンドがくるまで、センスアンプ内にのみ書き込みを行い、メモリセルには書き込みを行わない。
【００４５】
プリチャージコマンドが入力され、ワード線ＷＬ０Ｌをプリチャージする前に、再びＮＭＯＳトランジスタＭＮ１をオンさせて、リセット書き込みを行う。もし、センスアンプに書かれているのがセットデータの場合は、ビット線ＳＡ＿ＢはＶＳＳレベルとなっているので、相変化素子のソース電位とビット線の電位とが同じになるため書き込みは行われず、選択的にリセット書き込みのみが実行される。リセット書き込み時間は、ＮＭＯＳトランジスタＭＮ１のゲートをリセット書き込みが行える時間ハイレベル状態にすることによって制御される。
【００４６】
図３は、本発明の実施例に係る書込み時のタイミングチャートである。ここではｔＷＲ（Ｒｅｓｅｔ）（リセット書き込み時間）を１５ｎｓ、ｔＷＲ（Ｓｅｔ）（セット書き込み時間）を４５ｎｓと仮定する。この場合、ＡＣＴコマンドが入ってからｔＲＣＤ期間中にセンスアンプ内にデータを転送し、その後同時に活性化されたビットの全てのビットをセット状態に書き込みを行う（ページライト）。この場合、ｔＲＡＳは、ｔＲＣＤ＋ｔＷＲ（Ｓｅｔ）となり、ｔＲＣＤ＝１５ｎｓの場合、ｔＲＡＳ期間が６０ｎｓ以上あればよいことになる。図３ではＳＤＲＡＭのバースト長ＢＬ＝４の動作を示したため、もともとのＤＲＡＭのｔＷＲの仕様である１５ｎｓよりも長い２２．５ｎｓになっているが、あと１サイクル分のリードもしくはライト動作が入れば外部には見えないことになる。
【００４７】
その後ＰＲＥコマンドが来たときに、書き込み時間の比較的短いリセット書き込みを一括して実施する。ここで仮定したｔＷＲ（Ｒｅｓｅｔ）は、１５ｎｓであるので、この場合ｔＲＰは、１５ｎｓ分延びることになるが、影響は小さい。
【００４８】
半導体記憶装置は、以上のように書込み動作を行い、ＤＲＡＭに準ずる仕様でリードライトを行う不揮発性のメモリを実現することができる。なお、このような書き込み方法において、ライトサイクルを短く出来ること及び時間のかかるセット書き込みをｔＲＡＳ期間内に隠蔽できる長所の他に、さらに以下に述べるようなもう１つの長所がある。
【００４９】
相変化メモリの書き込みは、素子に電流を流すことによりジュール熱を発生させて、結晶化／アモルファス化を制御することによって行っている。このため、リード時に流れる電流によっても相変化素子部分に熱が発生して、状態が変化することが懸念される。特にリセット状態（アモルファス）のセルに対して、リードを繰り返すと、徐々に結晶化が進み、抵抗値が下がったり、さらに低抵抗状態の抵抗値が下がりすぎたために、過大な電流を加えないと高抵抗状態に出来なくなることが考えられる。
【００５０】
これを避けるためには、リテンション（保持特性）に強い材料組成に変更したり、リードで流す電流量を少なくする方法が取られることになる。しかしながら、熱リテンションに強い材料を使用するということは、融点の高い材料を使用することになり、書き換え電流／時間の増加となる。また、リード電流を制限することは、リード時間の増大につながってしまい、ＲＡＭ用途には適していない。
【００５１】
しかし、本実施例における書き込み方法を採ることによって、リード／ライトに拘わらず、ワード線が活性化されるごとに書き換えが行われる。したがって、図４に示すように抵抗値は、毎回初期状態の値に戻ることになり、抵抗値が下がる問題が解決される。これによって抵抗値の劣化が無く読み出しが可能になる。また、リード時にも再書き込みを行うため、データを破壊読出しで読み出してもよいことになり、読み出し時の電流を増やすことが出来、高速な読み出しが可能になる。
【００５２】
以上の説明では、読み出し後に抵抗値の低いセット状態にするとしたが、これを図５に示すように逆の高抵抗状態（リセット）にすることも可能である。この場合には、比較的時間のかかるセット書き込み（ページライト）をプリチャージ（ＰＲＥ）サイクルで行うことになりｔＲＰが長くなる。先に説明したとおり、非常にランダムなアクセスが行われてｔＲＡＳが短いことが要求される一方、ｔＲＰは長くても良い場合には、読み出し後に抵抗値の高いリセット状態にするようにして対応することも可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例に係る半導体記憶装置のセンスアンプとメモリセル部分の構成を示す回路図である。
【図２】本発明の実施例に係る半導体記憶装置のセンスアンプとメモリセル部分の信号波形を示すタイミングチャートである。
【図３】本発明の実施例に係る半導体記憶装置の書込み時のタイミングチャートである。
【図４】相変化素子の抵抗値の変化を示す図である。
【図５】本発明の実施例に係る半導体記憶装置における他の書込み時のタイミングチャートである。
【図６】相変化メモリを非同期ＳＲＡＭインタフェースを有するメモリに適用した従来の場合の書き込みにおけるタイミングチャートである。
【図７】従来のＤＲＡＭの書き込みにおけるタイミングチャートである。
【図８】相変化メモリをＤＲＡＭインタフェースを有するメモリに適用した従来の場合の書き込みにおけるタイミングチャートである。
【符号の説明】
【００５４】
ＭＮ１〜ＭＮ１４、ＭＮ２０〜ＭＮ２４  ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ４  ＰＭＯＳトランジスタ
ＳＡ  センスアンプ
ＭＬ０、ＭＣ０〜ＭＣ２、ＭＲ０、ＭＤ０〜ＭＤ２  セル
【図１】
2006302465.tif 000003
【図２】
2006302465.tif 000004
【図３】
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【図４】
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【図５】
2006302465.tif 000007
【図６】
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【図７】
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【図８】
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