(57)【要約】【課題】  チップの仕上がり抵抗値次第でアセンブリ工程でボンディング位置を変更することにより製品仕様許容範囲よりもチップの製造ばらつきが大きい場合でも製造歩留を下げない半導体集積回路装置を提供する。【解決手段】  直列接続された抵抗素子１１４−１１９及び接続パッド１０８−１１１を有する半導体集積回路チップと、チップが搭載され第１及び第２の外部端子１０４、１０５及びこれら外部端子の夫々に接続された第１及び第２の配線パターン１０６、１０７を有するパッケージ基板１０２とを備える。抵抗素子１１４の１端は、第１の配線パターン１０６にボンディングワイヤ１２１で接続される第１の接続パッド１０８に接続され、第１の抵抗素子の他端及び第１の抵抗素子以外の抵抗素子の端子のうちの１つは、接続パッド１０９−１１１の１つにボンディングワイヤ１１３により接続されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
直列に接続された複数の抵抗素子及び表面に形成された複数の接続パッドを有する半導体集積回路が形成された半導体チップと、
前記半導体チップが搭載され、第１及び第２の外部端子及びこれら外部端子のそれぞれに接続された第１及び第２の配線パターンが形成されたパッケージ基板とを具備し、
前記複数の抵抗素子の内第１の抵抗素子の１の端子は、前記第１の配線パターンに電気的に接続される前記複数の接続パッドの内の第１の接続パッドに接続され、前記第１の抵抗素子の他の端子及び前記第１の抵抗素子以外の抵抗素子の端子の内の少なくとも２つの端子は、それぞれ前記複数の接続パッドの内の前記第１の接続パッド以外の接続パッドに接続されていることを特徴とする半導体集積回路装置。
【請求項２】
前記第１の抵抗素子の他の端子及び前記第１の抵抗素子以外の抵抗素子の端子の内の少なくとも２つの端子が接続されている前記複数の接続パッドの内の前記第１の接続パッド以外の接続パッドのいずれか１つは、前記第２の配線パターンに接続されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記複数の接続パッドの内の接続パッドと前記第１の配線パターンとの間及び前記第１の接続パッド以外の接続パッドの内のいずれか１つと前記第２の配線パターンとの間は、いずれもボンディングワイヤにより電気的に接続されていることを特徴とする請求項１又は請求項２のいずれかに記載の半導体集積回路装置。
【請求項４】
前記ボンディングワイヤは、いずれも配線方向が同じであることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
ウエハー作成工程、ダイソート・テスト工程及びアセンブリ工程が行われる半導体集積回路装置の製造方法において、
ウエハー作成工程において、直列に接続された複数の抵抗素子及び表面に形成された複数の接続パッドを有し、前記複数の抵抗素子の内第１の抵抗素子の１の端子は、前記複数の接続パッドの内の第１の接続パッドに接続され、前記第１の抵抗素子の他の端子及び前記第１の抵抗素子以外の抵抗素子の端子の内の少なくとも２つの端子は、それぞれ前記複数の接続パッドの内の前記第１の接続パッド以外の接続パッドに接続されている半導体集積回路を形成するステップと、
前記ウエハー作成工程後に行われるダイソート・テスト工程において、前記複数の抵抗素子の抵抗値を計測するステップと、
アセンブリ工程において、第１及び第２の外部端子及びこれら外部端子のそれぞれに接続された第１及び第２の配線パターンが形成されたパッケージ基板に前記半導体チップを搭載し、前記複数の抵抗素子の内第１の抵抗素子の１の端子は、前記第１の配線パターンに電気的に接続される前記複数の接続パッドの内の第１の接続パッドに接続し、前記第１の抵抗素子の他の端子及び前記第１の抵抗素子以外の端子の内の少なくとも２つの端子から選択された１つの端子は、前記ダイソート・テスト工程で計測された前記複数の抵抗素子の抵抗値に基づいて、前記複数の抵抗素子が所定の設定値内に入るように、前記第２の配線パターンに接続するステップとを具備したことを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子が組み込まれた半導体集積回路装置に関し、とくに抵抗素子の抵抗値ばらつきを制御する半導体集積回路装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路装置に使用されている抵抗素子としては、拡散層、ポリシリコン膜、金属薄膜等が挙げられるが、例えば、ポリシリコン膜は電圧に依存せず寄生容量が小さい為、抵抗素子として広く使用されている。しかしポリシリコン抵抗体は製造ばらつきによって仕上がり抵抗値が変動するという問題がある。
ばらつき要因を大別すると、加工寸法ばらつきと層抵抗ばらつきに分けることができる。加工寸法ばらつきはフォトレジスト工程におけるプリント転写精度とエッチング工程におけるエッチング転写精度に依存するが、シリコンの微細化が進むにつれ、これらのパターン転写精度が悪化し、加工寸法ばらつきは増大する方向にある。
【０００３】
一方、層抵抗ばらつきは、ポリシリコン膜厚、不純物添加量及び不純物活性化率の制御性に依存する。とくに不純物活性化率のばらつきは、製造工程における熱履歴に大きく依存するためばらつき易い。
これらの要因を合算すると抵抗値の製造ばらつきを±１０％以内に制御することは非常に困難である。しかしながら、製品仕様によっては製造ばらつき±１０％以内が求められるケースがある。このような場合には出荷テストで仕様を満たさないチップは、不良品と判定され製品歩留を落とすこととなり、損益を悪化させる問題を孕むことになる。
【０００４】
従来の技術においてチップ製造後に抵抗値を補正する手段としては、ＦＩＢ加工を用いて補正する手段等がある。しかしこのような手段ではコストが高く、加工に時間がかかることから量産性に乏しい。また、特許文献１には、半導体装置の特性をトリミングする方法が記載されている。この方法は、半導体装置に特性設定用の複数のトリミングパッドを設け、半導体装置の特性を測定し、測定結果に基づいて前記複数のトリミングパッドから短絡すべき一対のトリミングパッドを決定し、半導体装置の組立て工程において、決定された一対のトリミングパッド間を短絡して半導体装置の特性をトリミングする。この方法によれば、トリミング精度を落とすことなく短時間でトリミングでき、しかも高耐圧によりチップ面積を増大させることのないようにすることができる。しかし、この方法では、短い間隔で並んだパッド同士をボンディングするが、非常に狭い間隔で配列されたパッド間をボンディングワイヤで電気的に接続することは非常に困難であり、実用的な方法ではない。
【特許文献１】特開平７−８６５２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、このような事情によりなされたものであり、シリコンチップの仕上がり抵抗値次第でアセンブリ工程でボンディング位置を変更することにより、製品仕様許容範囲よりもシリコンチップの製造ばらつきが大きい場合でも製造歩留を下げないように構成し、且つ抵抗素子を含む半導体集積回路装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の半導体集積回路装置の一態様は、直列に接続された複数の抵抗素子及び表面に形成された複数の接続パッドを有する半導体集積回路が形成された半導体チップと、前記半導体チップが搭載され、第１及び第２の外部端子及びこれら外部端子のそれぞれに接続された第１及び第２の配線パターンが形成されたパッケージ基板とを具備し、前記複数の抵抗素子の内第１の抵抗素子の１の端子は、前記第１の配線パターンに電気的に接続される前記複数の接続パッドの内の第１の接続パッドに接続され、前記第１の抵抗素子の他の端子及び前記第１の抵抗素子以外の抵抗素子の端子の内の少なくとも２つの端子は、それぞれ前記複数の接続パッドの内の前記第１の接続パッド以外の接続パッドに接続されていることを特徴としている。
【０００７】
また、本発明の半導体集積回路装置の製造方法は、ウエハー作成工程、ダイソート・テスト工程及びアセンブリ工程が行われる半導体集積回路装置の製造方法において、ウエハー作成工程において、直列に接続された複数の抵抗素子及び表面に形成された複数の接続パッドを有し、前記複数の抵抗素子の内第１の抵抗素子の１の端子は、前記複数の接続パッドの内の第１の接続パッドに接続され、前記第１の抵抗素子の他の端子及び前記第１の抵抗素子以外の抵抗素子の端子の内の少なくとも２つの端子は、それぞれ前記複数の接続パッドの内の前記第１の接続パッド以外の接続パッドに接続されている半導体集積回路を形成するステップと、前記ウエハー作成工程後に行われるダイソート・テスト工程において、前記複数の抵抗素子の抵抗値を計測するステップと、アセンブリ工程において、第１及び第２の外部端子及びこれら外部端子のそれぞれに接続された第１及び第２の配線パターンが形成されたパッケージ基板に前記半導体チップを搭載し、前記複数の抵抗素子の内第１の抵抗素子の１の端子は、前記第１の配線パターンに電気的に接続される前記複数の接続パッドの内の第１の接続パッドに接続し、前記第１の抵抗素子の他の端子及び前記第１の抵抗素子以外の端子の内の少なくとも２つの端子から選択された１つの端子は、前記ダイソート・テスト工程で計測された前記複数の抵抗素子の抵抗値に基づいて、前記複数の抵抗素子が所定の設定値内に入るように、前記第２の配線パターンに接続するステップとを具備したことを特徴としている。
【発明の効果】
【０００８】
本発明は、以上の構成により、ポリシリコン抵抗の製造ばらつき範囲より、製品仕様の抵抗値許容範囲が厳しい場合でも歩留りを落とさず製造することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【００１０】
まず、図１及び図２を参照して実施例１を説明する。
図１は、この実施例の半導体集積回路装置の構成を示す概略平面図、図２は、この実施例の半導体集積回路装置のシリコンウエハー作成から製品出荷までの工程フロー図である。
この半導体集積回路装置（ＬＳＩ）１０１は、シリコンチップ１０３内部にトランジスタ等（図示しない）の他に抵抗素子としてポリシリコン抵抗１１４〜１１９を内蔵している。
抵抗１１４〜１１９は、例えば、各同じ抵抗値２０Ωとなるように設計されているが、シリコンウエハー間では±２０％の製造ばらつきをもっているものとする。但し、同一ウエハー、同一チップ内ではばらつきが無いものとする。
【００１１】
抵抗１（１１４）は、チップ１０３上でパッド１（１０８）に接続されている。パッド１はパッケージ基板１０２上のアルミニウムなどで形成された基板バターンＡ（１０６）とボンディングワイヤ１２１で接続されており、基板パターンＡ（１０６）は、半導体集積回路装置１０１の外部端子１０４に接続されている。パッド５（１１２）は、チップ１０３内部でＧＮＤに接続されている。パッド５は、パッケージ基板１０２上の基板パターンＢ（１０７）とボンディングワイヤ１２２で接続されており、アルミニウムなどで形成された基板パターンＢは、半導体集積回路装置１０１の外部端子１０５に接続されている。チップ１０３が搭載されたパッケージ基板１０２は、エポキシ樹脂などの樹脂封止体１２０により封止されている。樹脂封止体１２０には、トランジスタや抵抗（抵抗１〜抵抗６）及びパッド（パッド１〜パッド５）等が作り込まれたチップ１０３、パッケージ基板１０２、ボンディングワイヤ１１３、１２１、１２２、基板パターンＡ（１０６）、基板パターンＢ（１０７）などが樹脂封止体１２０により封止されている。基板パターンＡ及び基板パターンＢに接続された外部端子１０４、１０５は、一部は樹脂封止体１２０に封止されているが、外部回路との接続部分は、この封止体から露出している。
【００１２】
半導体集積回路装置１０１は、製品仕様として、例えば、外部端子１０４と外部端子１０５の間に１００Ωの抵抗を持ち、許容される精度は±１０％（９０Ω〜１１０Ω）とする。
図２の半導体集積回路装置のウエハー作成から出荷までの工程フローに示すように、ウエハー作成工程２０１で作成されたシリコンウエハーは、ダイソート・テスト工程２０２でチップ毎に各種特性が検査される。
製造ばらつきにより仕上がり抵抗値が、例えば、２０％少ないシリコンウエハーの場合、ダイソート・テスト工程２０２の検査の結果、パッド１（１０８）とパッド２（１０９）間の抵抗値は６４Ω、パッド１（１０８）とパッド３（１１０）間の抵抗値は８０Ω、パッド１（１０８）とパッド４（１１１）間の抵抗値は９６Ωとなる。
この場合、アセンブリ工程２０３においてパッド４と基板パターンＢとをボンディングワイヤ１１３で接続することにより、外部端子１０４と外部端子１０５の間の抵抗値は９６Ωとなり、製品出荷テスト２０４においてテストスペック９０Ω〜１１０Ωを満たすことから良品となり、製品出荷２０５が可能となる。
【００１３】
製造ばらつきにより仕上がり抵抗値が２０％多いシリコンウエハーの場合、ダイソート・テスト工程２０２の検査の結果、パッド１とパッド２間の抵抗値は９６Ω、パッド１とパッド３間の抵抗値は１２０Ω、パッド１とパッド４間の抵抗値は１４４Ωとなる。
この場合、アセンブリ工程２０３において、パッド２と基板パターンＢをボンディングワイヤで接続することにより、外部端子１０４と外部端子１０５の間の抵抗値は９６Ωとなり、出荷テスト２０４においてテストスペック９０Ω〜１１０Ωを満たすことから良品となり、製品出荷２０５が可能となる。
製造ばらつきにより仕上がり抵抗値が狙い目通りのシリコンウエハーの場合、ダイソート・テスト工程２０２の検査の結果、パッド１とパッド２間の抵抗値は８０Ω、パッド１とパッド３間の抵抗値は１００Ω、パッド１とパッド４間の抵抗値は１２０Ωとなる。
【００１４】
この場合、アセンブリ工程２０３において、パッド３と基板パターンＢをボンディングワイヤで接続することにより、外部端子１０４と外部端子の間の抵抗値は１００Ωとなり、製品出荷テスト２０４においてテストスペック９０Ω〜１１０Ωを満たすことから良品となり、製品出荷２０５が可能となる。
このようにダイソート・テスト工程２０２の結果次第でアセンブリ工程２０３においてボンディングするパッドを切り替えることにより、製造ばらつきにより半導体チップの特性が±２０％変動する場合でも、１００％の歩留で半導体集積回路の特性ばらつきを±１０％以内に抑えることが可能となる。
【００１５】
ボンディングツールを用いてボンディングワイヤでパッド／基板パターン間を電気的に接続するために、ボンディングワイヤは、いずれも配線方向が同じであるようにすることができる。図１では、例えば、パッド１と基板パターンＡとを接続するボンディングワイヤ１２１は、水平（図１の左右方向）に配線されている。このボンディングワイヤと同じ様に他のボンディングワイヤも水平方向に配線すると、アセンブリ工程が容易に進行する。そのために、パッド１と基板パターンＡのボンディング部が水平方向に対向しているのと同様に、他のパッドと基板パターンのボンディング部もそれぞれ水平方向に対向すべく構成されている。即ち、配線基板Ｂは、パッケージ基板１０２上において、外部端子１０５との接続端から所定の距離だけパッケージ基板１０２の内部方向に延在し（延在部１０７ａ）、延在部１０７ａの尽きるところから図１の上方向に折曲している（折曲部１０７ｂ）。
【００１６】
延在部１０７ａの先端部分は、パッド５と水平に対向し、必要に応じてボンディングワイヤでパッド５と電気的に接続される。この先端部分は折曲部１０７ｂにつながり、折曲部１０７ｂにはパッド２〜パッド４にそれぞれ対向するボンディング部が設けられている。したがって、パッド２〜パッド５と基板パターンＢとが、パッド１と配線パターンＡとを接続するボンディングワイヤと同じ配線方向で同じ長さのボンディングワイヤにより、それぞれ接続できるように、折曲部１０７ｂは、パッド配列と平行に形成されている。
【実施例２】
【００１７】
次に、図３を参照して実施例２を説明する。
図３は、この実施例の半導体集積回路装置の構成を示す概略平面図ある。この実施例では、チップに形成された抵抗素子がＧＮＤ接続されていない。
この半導体集積回路装置（ＬＳＩ）３０１は、シリコンチップ３０３内部にトランジスタ等（図示しない）の他に抵抗素子としてポリシリコン抵抗３１４〜３２０を内蔵している。
抵抗３１４〜３２０は、例えば、各同じ抵抗値２０Ωとなるように設計されているが、シリコンウエハー間では±２０％の製造ばらつきをもっているものとする。但し、同一ウエハー、同一チップ内ではばらつきが無いものとする。
【００１８】
抵抗１（３１４）は、チップ３０３上でパッド１（３０８）に接続されている。パッド１は、パッケージ基板３０２上の基板バターンＡ（３０６）とボンディングワイヤ３２１で接続されており、基板パターンＡは、半導体集積回路装置３０１の外部端子３０４につながり、基板パターンＢ（３０７）は、半導体集積回路装置３０１の外部端子３０５に接続されている。チップ３０３が搭載されたパッケージ基板３０２は、エポキシ樹脂などの樹脂封止体３２２により封止されている。樹脂封止体３２２には、トランジスタや抵抗（抵抗１〜抵抗７）及びパッド（パッド１〜パッド５）等が作り込まれたチップ３０３、パッケージ基板３０２、ボンディングワイヤ３１３、３２１、基板パターンＡ、基板パターンＢなどが樹脂封止体３２２により封止されている。基板パターンＡ及び基板パターンＢに接続された外部端子３０４、３０５は、一部は樹脂封止体３２２に封止されているが、外部回路との接続部分は、この封止体から露出している。
【００１９】
半導体集積回路装置３０１は、製品仕様として、例えば、外部端子３０４と外部端子３０５の間に１００Ωの抵抗を持ち、許容される精度は±１０％（９０Ω〜１１０Ω）とする。
半導体集積回路装置のウエハー作成工程で作成されたシリコンウエハーは、ダイソート・テスト工程でチップ毎に各種特性が検査される（図２参照）。
製造ばらつきにより仕上がり抵抗値が２０％多いシリコンウエハーの場合、ダイソート・テスト工程の検査の結果、パッド１とパッド２間の抵抗値は９６Ω、パッド１とパッド３間の抵抗値は１２０Ω、パッド１とパッド４間の抵抗値は１４４Ωとなる。
この場合、アセンブリ工程において、パッド２と基板パターンＢとをボンディングワイヤで接続することにより、外部端子３０４と外部端子３０５間の抵抗値は９６Ωとなり、出荷テストにおいてテストスペック９０Ω〜１１０Ωを満たすことから良品と判定されて製品出荷が可能となる（図２参照）。
【００２０】
このよう２０にダイソート・テスト工程の結果次第でアセンブリ工程においてボンディングするパッドを切り替えることにより、製造ばらつきにより半導体チップの特性が±２０％変動する場合でも、１００％の歩留で半導体集積回路の特性ばらつきを±１０％以内に抑えることが可能となる。
本発明は、以上の構成により、ポリシリコン抵抗の製造ばらつき範囲より製品仕様の抵抗値許容範囲が厳しい場合でも歩留りを落とさず製造することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施例である実施例１の半導体集積回路装置の構成を示す概略平面図。
【図２】図１の半導体集積回路装置のシリコンウエハー作成から製品出荷までの工程フロー図。
【図３】本発明の一実施例である実施例２の半導体集積回路装置の構成を示す概略平面図。
【符号の説明】
【００２２】
１０１、３０１・・・半導体集積回路（ＬＳＩ）
１０２、３０２・・・パッケージ基板
１０３、３０３・・・シリコンチップ
１０４、１０５、３０４、３０５・・・外部端子
１０６、１０７、３０６、３０７・・・基板パターン
１０８、１０９、１１０、１１１、１０２、３０８、３０９、３１０、３１１、３１２・・・パッド（パッド１〜パッド５）
１１３、１２１、１２２、３１３、３２１・・・ボンディングワイヤ
１１４−１１９、３１４−３２０・・・抵抗素子（抵抗１〜抵抗７）
１２０、３２２・・・樹脂封止体
２０１・・・ウエハー作成工程
２０２・・・ダイソート・テスト工程
２０３・・・アセンブリ工程
２０４・・・出荷テスト工程
２０５・・・製品出荷
３０７ａ・・・基板パターンＢの延在部
３０７ｂ・・・基板パターンＢの折曲部
【図１】
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【図２】
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【図３】
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