(57)【要約】【課題】  外部クロックの周波数が変わったときのデータの書き込み不良を低減して製品歩留りを向上できる半導体記憶装置を提供する。【解決手段】  オートプリチャージ付きライト動作が可能な半導体記憶装置であって、予め定めたクロック周波数である設定周波数と外部クロックの周波数とを比較し、設定周波数と外部クロックの周波数との高低関係を示す検知信号を出力する周波数検知回路と、検知信号で示される設定周波数と外部クロックの周波数との高低関係に応じてデータの書き込み時間を確保するためのライトリカバリー時間に割り当てる外部クロックのクロック数を変更し、ライトリカバリー時間経過後にプリチャージ動作を開始するためのプリチャージスタート信号を出力するプリチャージ信号発生回路とを有する構成とする。【選択図】  図１
2006228342.tif 000002
【特許請求の範囲】
【請求項１】
１つのコマンド入力によりデータの書き込み動作とプリチャージ動作とを連続して実行するオートプリチャージ付きライト動作が可能な半導体記憶装置であって、
予め定めたクロック周波数である設定周波数と外部クロックの周波数とを比較し、前記設定周波数と前記外部クロックの周波数との高低関係を示す検知信号を出力する周波数検知回路と、
前記検知信号で示される前記設定周波数と前記外部クロックの周波数との高低関係に応じて前記データの書き込み時間を確保するためのライトリカバリー時間に割り当てる前記外部クロックのクロック数を変更し、前記ライトリカバリー時間経過後に前記プリチャージ動作を開始するためのプリチャージスタート信号を出力するプリチャージ信号発生回路と、
を有する半導体記憶装置。
【請求項２】
前記プリチャージ信号発生回路は、
前記検知信号が、前記設定周波数よりも前記外部クロックが低い周波数であることを示しているとき、前記ライトリカバリー時間に割り当てる前記外部クロックのクロック数を予め定めた標準数とし、
前記検知信号が、前記設定周波数よりも前記外部クロックが高い周波数であることを示しているとき、前記データの書き込み時間を確保するためのライトリカバリー時間に割り当てる前記外部クロックのクロック数を前記標準数＋１にする請求項１記載の半導体記憶装置。
【請求項３】
前記標準数は２である請求項２記載の半導体記憶装置。
【請求項４】
前記プリチャージ信号発生回路は、
半導体記憶装置がテスト状態であることを示すテストモード信号を受け取ると、前記ライトリカバリー時間に割り当てる前記外部クロックのクロック数を１にする請求項１から３のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はオートプリチャージ付きライト動作が可能な半導体記憶装置に関する。
【背景技術】
【０００２】
図４は従来の半導体記憶装置のデータ書き込み時の動作を示すタイミングチャートである。図４は、ＤＤＲ（Double Data Rate）−ＳＤＲＡＭ（Synchronous DRAM）に対して、外部から供給される外部クロックＣＬＫ（ＣＬＫＢはＣＬＫの反転信号）に同期して複数のデータを連続して書き込むバースト動作（バースト長＝４）の様子を示している。
【０００３】
図４に示すように、データ（バースト長＝４）の書き込み時、半導体記憶装置へは、時刻Ｔ０にて書き込み命令（Ｗｒｉｔｅコマンド）が入力され、時刻Ｔ１よりデータＤ１〜Ｄ４がデータ入出力端子であるＤＱ端子から順次入力される。ここでは、半導体記憶装置として、ＤＤＲ−ＳＤＲＡＭを想定しているため、外部クロックＣＬＫの１周期毎に２つのデータが入力される。このとき、データＤ１及びＤ２は時刻Ｔ２（内部クロック）からメモリセルへの書き込み処理が開始され、データＤ３及びＤ４は時刻Ｔ３（内部クロック）からメモリセルへの書き込み処理が開始される。データＤ１〜Ｄ４は、最終データ（ここではデータＤ４）が入力されてからライトリカバリー時間ｔＷＲが経過するまでにメモリセルへそれぞれ書き込まれる。
【０００４】
ライトリカバリー時間ｔＷＲは、メモリセルへのデータの書き込み時間に応じて設定される仕様値であり、必要な書き込み時間を確保できる外部クロック数あるいはその時間で定義される。
【０００５】
ライトリカバリー時間ｔＷＲの経過後、半導体記憶装置には、次のデータの書き込みを可能にする周知のプリチャージ動作を実行するためのプリチャージコマンドが入力される。プリチャージコマンドは、メモリセルに対するデータＤ１〜Ｄ４の書き込み動作が終了した後に入力可能であり、例えばライトリカバリー時間ｔＷＲの仕様値が１５ｎＳである場合、外部クロックＣＬＫの周期（ｔＣＫ）が７．５ｎＳならば時刻Ｔ５（ｔＷＲ＝１５ｎＳ）以降に入力すればよく、外部クロックＣＬＫの周期が６ｎＳならば時刻Ｔ６（ｔＷＲ＝１８ｎＳ）以降に入力すればよく、外部クロックＣＬＫの周期が５ｎＳならば時刻Ｔ６（ｔＷＲ＝１５ｎＳ）以降に入力すればよい。
【０００６】
プリチャージコマンドが入力されると、Ｒｏｗプリチャージ時間ｔＲＰが経過した後、プリチャージ動作が終了し、同一のメモリバンクに対する次のアクセス（Activeコマンドの入力）が可能になる。
【０００７】
Ｒｏｗプリチャージ時間ｔＲＰは、メモリセルへのプリチャージ時間に応じて設定される仕様値であり、必要なプリチャージ時間を確保できる外部クロック数あるいはその時間で定義される。
【０００８】
ところで、ＤＤＲ−ＳＤＲＡＭ等の半導体記憶装置では、１つのコマンド入力により、データのバースト書き込み動作またはバースト読み出し動作とプリチャージ動作とを連続して実行するオートプリチャージ動作が可能である。
【０００９】
例えばオートプリチャージ付ライトコマンド（Write-with-AP）が入力された場合、半導体記憶装置では、図４に示したタイミングチャートと同様の手順で、最初にデータの書き込み動作が実行され、その後、内部で発行されるプリチャージスタート信号によりプリチャージ動作が実行される。
【００１０】
従来の半導体記憶装置は、図５に示すプリチャージ信号発生回路を備え、オートプリチャージ付ライト時は、書き込み終了後にプリチャージ信号発生回路によりプリチャージスタート信号を出力することでプリチャージ動作を自動的に開始している。
【００１１】
図５に示すように、プリチャージ信号発生回路は、シフトレジスタを構成する第１のＤ−フリップフロップ（Ｄ−Ｆ／Ｆ）１０３及び第２のＤ−Ｆ／Ｆ１０５と、第１のＤ−Ｆ／Ｆ１０３の動作を制御するインバータ１０１及びＮＡＮＤ回路１０２と、第２のＤ−Ｆ／Ｆ１０５の動作を制御するＯＲ−ＮＡＮＤ回路１０４と、プリチャージスタート信号を外部へ出力するインバータ１０６とを備えている。
【００１２】
図５に示す端子Ａからは半導体記憶装置内で生成された内部クロックが入力され、端子Ｃからは不図示の制御回路で生成されるデータの書き込み終了信号が入力される。プリチャージ信号発生回路で生成されたプリチャージスタート信号は端子Ｅから出力される。
【００１３】
従来のプリチャージ信号発生回路は、図４に示した時刻Ｔ３で入力されるデータの書き込み終了信号を、２つのＤ−Ｆ／Ｆから成るシフトレジスタを用いて内部クロックの２周期分だけ遅延させ、プリチャージスタート信号として出力する。
【００１４】
内部クロックの周波数は外部クロックＣＬＫに等しいため、プリチャージ信号発生回路からは、最終データが入力されてから外部クロックＣＬＫの２周期分の時間が経過した後、プリチャージスタート信号が出力される。すなわち、ライトリカバリー時間ｔＷＲに割り当てる外部クロックＣＬＫのクロック数（以下、ライトリカバリー時間ｔＷＲのクロック数と称す）を「２」に設定し、図４に示した時刻Ｔ５からプリチャージ動作を開始していた。
【００１５】
なお、図５に示す端子Ｂには半導体記憶装置がテスト状態であることを示すテストモード信号が入力される。テストモード信号が“Ｈｉｇｈ”のとき、プリチャージ信号発生回路は通常どおり動作し、テスト用信号が“Ｌｏｗ”のとき、プリチャージ信号発生回路はライトリカバリー時間ｔＷＲのクロック数を「１」に設定する。これは、半導体記憶装置のテスト時には、周波数が低い外部クロックＣＬＫ（ｔＣＫ＞数百ｎＳ）が使用されるため、外部クロックＣＬＫの１周期分の時間でもデータの書き込み時間を十分に確保できるからであり、かつテスト時間を短縮するためでもある。
【００１６】
上述したように、図５に示したプリチャージ信号発生回路では、ライトリカバリー時間ｔＷＲのクロック数を「２」に設定しているため、ライトリカバリー時間ｔＷＲの仕様値を１５ｎＳとした場合、外部クロックＣＬＫの周期が７．５ｎＳ以上であればライトリカバリー時間ｔＷＲの仕様値を満たすことができる。ここで、外部クロックＣＬＫの周波数が変動して周期が６ｎＳ〜７．５ｎＳとなると、ライトリカバリー時間ｔＷＲは１２ｎＳ〜１５ｎＳとなり、仕様値を満たすことができなくなる。しかしながら、従来の半導体記憶装置では、実際に必要な書き込み時間に対してライトリカバリー時間ｔＷＲの仕様値が比較的大きなマージンを持っていたため、ライトリカバリー時間ｔＷＲのクロック数を「２」で固定していても書き込みが可能であった。
【００１７】
なお、外部クロックの周波数が変動した場合でもプリチャージを安定して動作させるための構成が、例えば特許文献１及び特許文献２で提案されている。
【特許文献１】特開２００１−２１００７７号公報
【特許文献２】特開２００１−３４４９７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
近年の半導体記憶装置では、さらなる高速化が進んだ結果、データの書き込み／読み出し速度（データレート）が４００Ｍｂｐｓ（ｔＣＫ＝５ｎＳ）のＤＤＲ−ＳＤＲＡＭも実現されている。このような半導体記憶装置では、ライトリカバリー時間ｔＷＲのクロック数を「２」で固定すると１０ｎＳになってしまうため、ライトリカバリー時間ｔＷＲの仕様値から大きく外れ、データの書き込み不良が発生するおそれがある。
【００１９】
そこで、ライトリカバリー時間ｔＷＲのクロック数を「３」で固定すれば、十分な書き込み時間を確保できるため、書き込み不良を防止できる。しかしながら、半導体記憶装置には、ｔＤＡＬ（ｍｉｎ）（＝（ｔＷＲ ｍｉｎ＋ｔＲＰ ｍｉｎ）/ｔＣＫ）として定義された、データの総書き込み時間（クロック数）に対する制限が設けられているため、ライトリカバリー時間ｔＷＲのクロック数を「３」で固定すると、Ｒｏｗプリチャージ時間ｔＲＰに割り当て可能なクロック数が減ってしまう問題がある。
【００２０】
表１は、例えばＤＤＲ−ＳＤＲＡＭにおけるｔＷＲ／ｔＲＰ／ｔＤＡＬの最小値（ＣＬＫ数）と外部クロックＣＬＫの周期ｔＣＫの関係を示したものである。
【００２１】
【表１】
2006228342.tif 000003
【００２２】
この表１に示すライトリカバリー時間ｔＷＲを確保できなければ書き込み不良が起こり、Ｒｏｗプリチャージ時間ｔＲＰを確保できない場合も書き込み不良が起こるため、製品の歩留まり低下に繋がる。
【００２３】
なお、表１に示すＤＤＲ３３３（２．５−３−３）及びＤＤＲ４００（３−４−４）は、ＤＤＲ−ＳＤＲＡＭの仕様を示している。例えば「３３３」はデータレートが３３３Ｍｂｐｓ（ｔＣＫ＝６ｎＳ）であり、「４００」はデータレートが４００Ｍｂｐｓ（ｔＣＫ＝５ｎＳ）であることを示している。また、（２．５−３−３）は、Cas Latency＝２．５，ｔＲＣＤ＝３，ｔＲＰ＝３（いずれもクロック数）であることを示し、同様に（３−４−４）は、Cas Latency＝３，ｔＲＣＤ＝４，ｔＲＰ＝４（いずれもクロック数）であることを示している。
【００２４】
通常、オートプリチャージ付きライト時では、ｔＤＡＬ（ｍｉｎ）の値を満たしていればライトリカバリー時間ｔＷＲとＲｏｗプリチャージ時間ｔＲＰの配分比を自由に設定できる。
【００２５】
表２−１は従来のＤＤＲ−ＳＤＲＡＭにおいてｔＷＲ＝２で固定したときのｔＷＲ／ｔＲＰ／ｔＤＡＬの最小値（ＣＬＫ数）とｔＣＫの関係を示したものであり、表２−２は従来のＤＤＲ−ＳＤＲＡＭにおいてｔＷＲ＝３で固定したときのｔＷＲ／ｔＲＰ／ｔＤＡＬの最小値（ＣＬＫ数）とｔＣＫの関係を示したものである。
【００２６】
【表２−１】
2006228342.tif 000004
【００２７】
【表２−２】
2006228342.tif 000005
【００２８】
表２−１に示すように、従来のＤＤＲ−ＳＤＲＡＭにおいてｔＷＲ＝２（クロック数）で固定とした場合、外部クロックの周波数が高くなるとｔＷＲに対してｔＲＰの配分比率が大きくなり、ライトリカバリー時間ｔＷＲを確保することができなくなってしまう。
【００２９】
また、表２−２に示すように、従来のＤＤＲ−ＳＤＲＡＭにおいてｔＷＲ＝３（クロック数）で固定とした場合、外部クロックの周波数が高くなるとｔＲＰに対してｔＷＲの配分比率が大きくなり、Ｒｏｗプリチャージ時間ｔＲＰを確保することができなくなってしまう。
【００３０】
なお、プリチャージに要する時間を確保する方法として、外部クロックＣＬＫと同期することなく、データの書き込み終了後直ぐにプリチャージを開始する方法が考えられる。しかしながら、プリチャージ時には内部回路が比較的大きな規模で動作するため、外部クロックに対して非同期なノイズが発生するおそれがあり、他の回路の誤動作の要因となってしまう。したがって、プリチャージ動作は外部クロックに同期して開始することが望ましい。
【００３１】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、外部クロックの周波数が変わったときのデータの書き込み不良を低減して製品歩留りを向上できる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００３２】
上記目的を達成するため本発明の半導体記憶装置は、１つのコマンド入力によりデータの書き込み動作とプリチャージ動作とを連続して実行するオートプリチャージ付きライト動作が可能な半導体記憶装置であって、
予め定めたクロック周波数である設定周波数と外部クロックの周波数とを比較し、前記設定周波数と前記外部クロックの周波数との高低関係を示す検知信号を出力する周波数検知回路と、
前記検知信号で示される前記設定周波数と前記外部クロックの周波数との高低関係に応じて前記データの書き込み時間を確保するためのライトリカバリー時間に割り当てる前記外部クロックのクロック数を変更し、前記ライトリカバリー時間経過後に前記プリチャージ動作を開始するためのプリチャージスタート信号を出力するプリチャージ信号発生回路と、
を有する構成である。
【００３３】
上記のような構成の半導体記憶装置では、外部クロックの周波数に応じてライトリカバリー時間に割り当てるクロック数を変更するため、オートプリチャージ付きライト時におけるライトリカバリー時間及びＲｏｗプリチャージ時間の配分比率を外部クロックの周波数に対応して最適に設定できる。
【発明の効果】
【００３４】
本発明によれば、外部クロックの周波数に応じてライトリカバリー時間に割り当てるクロック数を変更することで、オートプリチャージ付きライト時におけるライトリカバリー時間及びＲｏｗプリチャージ時間の配分比率を外部クロックの周波数に対応して最適に設定できるため、データの書き込み不良が低減し、製品の歩留りを向上させることができる。
【発明を実施するための最良の形態】
【００３５】
次に本発明について図面を参照して説明する。
【００３６】
本発明の半導体記憶装置は、図４に示した従来のプリチャージ信号発生回路に外部クロックＣＬＫの周波数を検知する周波数検知回路を追加し、その出力信号によりプリチャージ信号発生回路で生成するプリチャージスタート信号のレイテンシーを変更し、ライトリカバリー時間ｔＷＲのクロック数を調整する構成である。
【００３７】
（第１の実施の形態）
図１は本発明の半導体記憶装置の第１の実施の形態の構成を示す回路図である。
【００３８】
図１に示すように、第１の実施の形態の半導体記憶装置は、プリチャージスタート信号を生成するプリチャージ信号発生回路１と、外部クロックＣＬＫの周波数を検知する周波数検知回路２とを有する構成である。
【００３９】
プリチャージ信号発生回路１は、シフトレジスタを構成する第１のＤ−フリップフロップ（Ｄ−Ｆ／Ｆ）１４、第２のＤ−Ｆ／Ｆ１６及び第３のＤ−Ｆ／Ｆ１８と、第１のＤ−Ｆ／Ｆ１４の動作を制御するＮＡＮＤ回路１２及びＮＯＲ回路１３と、第２のＤ−Ｆ／Ｆ１６の動作を制御するＯＲ−ＮＡＮＤ回路１５、インバータ１０及びＮＡＮＤ回路１１と、第３のＤ−Ｆ／Ｆ１８の動作を制御するＯＲ−ＮＡＮＤ回路１７と、プリチャージスタート信号を外部へ出力するインバータ１９とを備えている。
【００４０】
図１に示す端子Ａからは半導体記憶装置内で生成された内部クロックが入力され、端子Ｃからは不図示の制御回路で生成されるデータの書き込み終了信号が入力される。プリチャージ信号発生回路１で生成されたプリチャージスタート信号は端子Ｅから出力される。また、プリチャージ信号発生回路１のＮＡＮＤ回路１２及びインバータ１０には周波数検知回路２の出力信号（検知信号）が入力される。
【００４１】
なお、図１に示す端子Ｂには、図４に示した従来の半導体記憶装置と同様にテストモード信号が入力され、半導体記憶装置のテスト時、ライトリカバリー時間ｔＷＲのクロック数が「１」に設定される。
【００４２】
周波数検知回路２は、予め定めたクロック周波数（以下、設定周波数と称す）と外部クロックＣＬＫの周波数とを比較し、設定周波数と外部クロックＣＬＫの周波数との高低関係を示す検知信号を出力する。周波数検知回路２は、例えば外部クロックＣＬＫの周波数が設定周波数より低い場合は検知信号として“Ｌｏｗ"レベルを出力し、外部クロックＣＬＫの周波数が設定周波数より高い場合は検知信号として“Ｈｉｇｈ"レベルを出力する。周波数検知回路２は、上述した設定周波数と外部クロックＣＬＫの周波数とを比較し、それらの高低関係を示す検知信号を出力する構成であれば、どのような構成であってもよい。例えば、周波数検知回路２には特開２００４−０６４１４３号公報の図６に記載された「ロックモード判定回路３２０」と同様の構成を用いればよい。
【００４３】
プリチャージ信号発生回路１は、周波数検知回路２から出力される検知信号を受信し、設定周波数と外部クロックの周波数との高低関係に応じてライトリカバリー時間ｔＷＲのクロック数を変更し、ライトリカバリー時間経過後にプリチャージスタート信号を出力する。
【００４４】
次に、図２を用いて本実施形態の半導体記憶装置の動作について説明する。
【００４５】
図２は図１に示した半導体記憶装置の動作を示すタイミングチャートである。
【００４６】
図２は、図４と同様にＤＤＲ−ＳＤＲＡＭに対して、外部から供給される外部クロックＣＬＫ（ＣＬＫＢはＣＬＫの反転信号）に同期して複数のデータを連続して書き込むバースト動作（バースト長＝４）の様子を示している。
【００４７】
図２に示すように、データ（バースト長＝４）の書き込み時、半導体記憶装置へは、時刻Ｔ０においてオートプリチャージ付きライトコマンドが入力され、時刻Ｔ１よりデータＤ１〜Ｄ４がデータ入出力端子であるＤＱ端子から順次入力される。
データ（バースト長＝４）の書き込み時、半導体記憶装置へは、時刻Ｔ０にて書き込み命令（Ｗｒｉｔｅコマンド）が入力され、時刻Ｔ１よりデータＤ１〜Ｄ４がデータ入出力端子であるＤＱ端子から順次入力される。このとき、データＤ１及びＤ２は時刻Ｔ２からメモリセルへの書き込み処理が開始され、データＤ３及びＤ４は時刻Ｔ３からメモリセルへの書き込み処理が開始される。
【００４８】
データＤ１〜Ｄ４のメモリセルへの書き込み処理が終了すると、不図示の制御回路から書き込み終了信号が出力され、プリチャージ信号発生回路１の第１のＤ−Ｆ／Ｆ１４、第２のＤ−Ｆ／Ｆ１６及び第３のＤ−Ｆ／Ｆ１８は、時刻Ｔ３の内部クロックのタイミングで書き込み終了信号がセットされ、時刻Ｔ４から内部クロックに同期してシフト動作を開始する。
【００４９】
周波数検知回路２は、上述したように外部クロックＣＬＫの周波数と設定周波数とを比較し、外部クロックＣＬＫの周波数が設定周波数より高い場合は検知信号として“Ｈｉｇｈ”レベルを出力し、外部クロックＣＬＫの周波数が設定周波数より低い場合は検知信号として“Ｌｏｗ”レベルを出力する。
【００５０】
ここで、外部クロックＣＬＫの周波数が設定周波数より低い場合（ｔＣＫ＞設定周波数）、周波数検知回路２から出力される検知信号Ｄは“Ｌｏｗ"レベルであるため、プリチャージ信号発生回路１の第１のＤ−Ｆ／Ｆ１４がディスイネーブル状態に設定され、第２のＤ−Ｆ／Ｆ１６及び第３のＤ−Ｆ／Ｆ１８がそれぞれイネーブル状態に設定される。
【００５１】
したがって、端子Ｃから入力された書き込み終了信号は、第２のＤ−Ｆ／Ｆ１６及び第３のＤ−Ｆ／Ｆ１８によって内部クロック２つ分だけシフトされ、時刻Ｔ５の内部クロックのタイミングでプリチャージスタート信号Ｅとして出力される。このとき、ライトリカバリー時間ｔＷＲのクロック数は「２」（ｔＷＲ＝２ＣＬＫ）となる。なお、ここでは、このクロック数「２」を標準数として定義する。
【００５２】
一方、外部クロックＣＬＫの周波数が設定周波数より高い場合（ｔＣＫ＜設定周波数）、周波数検知回路２から出力される検知信号Ｄは“Ｈｉｇｈ"レベルであるため、プリチャージ信号発生回路１の第１のＤ−Ｆ／Ｆ１４、第２のＤ−Ｆ／Ｆ１６及び第３のＤ−Ｆ／Ｆ１８がそれぞれイネーブル状態に設定される。
【００５３】
したがって、端子Ｃから入力された書き込み終了信号は、第１のＤ−Ｆ／Ｆ１４、第２のＤ−Ｆ／Ｆ１６及び第３のＤ−Ｆ／Ｆ１８によって内部クロック３つ分だけシフトされ、時刻Ｔ６の内部クロックのタイミングでプリチャージスタート信号Ｅとして出力される。このとき、ライトリカバリー時間ｔＷＲのクロック数は「３」（ｔＷＲ＝３ＣＬＫ）となる。すなわち、ライトリカバリー時間ｔＷＲのクロック数は標準数＋１となる。
【００５４】
本実施形態の半導体記憶装置では、例えば周波数検知回路２の設定周波数の周期をｔＣＫ＝７．５ｎＳとした場合、表３−１の性能を実現できる。なお、実際の設定周波数は、製造バラツキや使用条件等により検知周波数にずれが生じるため、通常、ｔＣＫ＝６ｎＳ〜７ｎＳ程度に設定することが望ましい。
【００５５】
【表３−１】
2006228342.tif 000006
【００５６】
以上説明したように、本発明の半導体記憶装置によれば、外部クロックの周波数に応じてライトリカバリー時間ｔＷＲのクロック数を変更するため、オートプリチャージ付きライト時におけるライトリカバリー時間ｔＷＲ及びＲｏｗプリチャージ時間ｔＲＰの配分比率を外部クロックの周波数に対応して最適に設定できる。したがって、半導体記憶装置のデータの書き込み不良が低減し、製品の歩留りを向上させることができる。
【００５７】
（第２の実施の形態）
次に本発明の半導体記憶装置の第２の実施の形態について図面を参照して説明する。
【００５８】
図３は本発明の半導体記憶装置の第２の実施の形態の構成を示す回路図である。
【００５９】
図３に示すように、第２の実施の形態の半導体記憶装置は、図１に示した周波数検知回路の出力にＡＮＤ回路３を挿入し、周波数検知回路の出力信号を、例えばCas Latencyの選択信号により制御可能にした構成である。その他の構成及び動作は第１の実施の形態と同様であるため、その説明は省略する。
【００６０】
例えば、ＳＤＲＡＭ（ＤＤＲ４００）をＣＬ（Cas Latency）＝３で使用する場合、外部クロックＣＬＫとしては、高周波数のクロックの使用が想定される。本実施形態では、ＣＬ（Cas Latency）＝３に設定された場合は（ＣＬ＝３選択信号が“Ｈｉｇｈ"レベル）、周波数検知回路から出力される検知信号によりプリチャージ信号発生回路の動作を制御してライトリカバリー時間ｔＷＲのクロック数を第１の実施の形態と同様に変更する。一方、ＣＬ（Cas Latency）＝３以外の場合は（ＣＬ＝３選択信号が“Ｌ"レベル）、ライトリカバリー時間ｔＷＲのクロック数を「２」で固定する。
【００６１】
第２の実施の形態の半導体記憶装置では、周波数検知回路の設定周波数の周期をｔＣＫ＝７．５ｎＳとした場合、表３−２の性能を実現できる。
【００６２】
【表３−２】
2006228342.tif 000007
【００６３】
表３−２に示すように、第２の実施の形態の半導体記憶装置では、第１の実施の形態に比べてＲｏｗプリチャージ時間ｔＲＰの配分比率がライトリカバリー時間ｔＷＲよりも大きい仕様（ＤＤＲ３３３について）に設定される。
【００６４】
第２の実施の形態の半導体記憶装置よれば、第１の実施の形態の半導体記憶装置と同様の効果が得られると共に、例えばCas Latencyのように各種の信号を用いてライトリカバリー時間ｔＷＲとＲｏｗプリチャージ時間ｔＲＰの配分比率を制御可能になる。
【図面の簡単な説明】
【００６５】
【図１】本発明の半導体記憶装置の第１の実施の形態の構成を示す回路図である。
【図２】図１に示した半導体記憶装置の動作を示すタイミングチャートである。
【図３】本発明の半導体記憶装置の第２の実施の形態の構成を示す回路図である。
【図４】従来の半導体記憶装置のデータ書き込み時の動作を示すタイミングチャートである。
【図５】従来の半導体記憶装置が備えるプリチャージ信号発生回路の構成を示す回路図である。
【符号の説明】
【００６６】
１    プリチャージ信号発生回路
２    周波数検知回路
３    ＡＮＤ回路
１０，１９    インバータ
１１，１２    ＮＡＮＤ回路
１３    ＮＯＲ回路
１４    第１のＤ−Ｆ／Ｆ
１５，１７    ＯＲ−ＮＡＮＤ回路
１６    第２のＤ−Ｆ／Ｆ
１８    第３のＤ−Ｆ／Ｆ
【図１】
2006228342.tif 000008
【図２】
2006228342.tif 000009
【図３】
2006228342.tif 000010
【図４】
2006228342.tif 000011
【図５】
2006228342.tif 000012