(57)【要約】【課題】  ２つの入力クロック信号に対してその異常を検出することができる半導体装置を実現する。【解決手段】  本発明の半導体装置は、同期していない周期の異なるクロック信号ｆｃおよびｆｓが入力され、ｆｓに基づく所定の期間、ｆｃのクロック数をカウントし、当該カウント値ｓｃを出力する計数部１１と、計数部１１からのｓｃが所定の範囲にない場合に、ｆｃまたはｆｓの異常を示すエラー信号ｅｒｒを出力する判定部１２を有する。【選択図】  図１
2006031133.tif 000002
【特許請求の範囲】
【請求項１】
同期していない周期の異なる第１および第２のクロック信号が入力され、前記第２のクロック信号に基づく所定の期間、前記第１のクロック信号のクロック数をカウントし、当該カウント値を出力する計数手段と、
前記計数手段からの前記カウント値が所定の範囲にない場合に、前記第１または前記第２のクロック信号の異常を示すエラー信号を出力する判定手段を有することを特徴とする半導体装置。
【請求項２】
前記判定手段は、
前記所定の範囲の上限を示す上限値を保持している第１の記憶手段と、
前記所定の範囲の下限を示す下限値を保持している第２の記憶手段と、
前記第１および前記第２の記憶手段に保持された値と前記計数手段が出力する前記カウント値を比較し、当該カウント値が前記上限値と前記下限値の間の値である時に“ＯＫ”を出力し、それ以外の時はエラーを示す“ＮＧ”を出力する比較手段と、
前記第２のクロック信号に基づいて、所定のタイミングでの前記比較手段の出力を１周期の間保持する第３の記憶手段を具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記計数手段は、
前記第２のクロック信号に基づいて第１および第２の状態を周期的に交互に繰り返す第１の制御信号と、前記第１の制御信号の反転信号である第２および第３の制御信号とを生成し出力する制御手段と、
前記第１の制御信号が前記第１の状態にある時に、前記第１のクロック信号をカウントアップし出力する第１のカウンタと、
前記第２の制御信号が前記第１の状態にある時に、前記第１のクロック信号をカウントアップし出力する第２のカウンタと、
前記第３の制御信号が前記第１の状態にある時に、前記第２のカウンタからの出力を選択し、前記第３の制御信号が前記第２の状態にある時に、前記第１のカウンタからの出力を選択して、カウンタ値として出力するセレクタを具備することを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周期の異なる２つのクロック信号が入力される半導体装置に係わり、特に、クロック信号の異常検出機能を有する半導体装置に関する。
【背景技術】
【０００２】
ＣＰＵにより全体の動作が制御されるシステムでは、ＣＰＵの暴走などによるデッドロックを検出するために、システムクロックを監視するウォッチドッグタイマーが採用されている。（例えば、特許文献１を参照。）  このため、従来の半導体装置は、システムに異常が発生した場合に、ウォッチドッグタイマーにより生成されるリセット信号でリセットできるよう設計されていた。
【０００３】
しかし、ウォッチドッグタイマーは、ＣＰＵのソフトウェアで制御されているので、装着されている水晶発振子の接触不良などでシステムクロックに一時的な異常が発生した場合には、うまく機能しないことが多かった。
【０００４】
したがって、従来の半導体装置では、システムクロックの異常に起因する誤動作や暴走を防止することが困難であるという問題があった。
【０００５】
一方、近年、携帯電話などの携帯機器における省電力化の要求に応えて、周期の異なる２つのシステムクロックを使用する半導体装置が開発されている。すなわち、省電力動作をさせる場合には、通常の５００〜１０００倍の周期を持つ第２のクロック信号をシステムクロックとして使用する。
【０００６】
ところで、この場合、つまり、周期の長いクロック信号により動作している場合、従来のウォッチドッグタイマーによるシステムクロックの監視では、上述した問題の他に、異常を検出するまでの時間が非常に長くなってしまうという問題もあった。
【特許文献１】特開平９−２９７６９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、入力されたクロック信号の異常を検出することができる半導体装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、同期していない周期の異なる第１および第２のクロック信号が入力され、前記第２のクロック信号に基づく所定の期間、前記第１のクロック信号のクロック数をカウントし、当該カウント値を出力する計数手段と、前記計数手段からの前記カウント値が所定の範囲にない場合に、前記第１または前記第２のクロック信号の異常を示すエラー信号を出力する判定手段を有することを特徴とする半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、２つの入力クロック信号に対してその異常を検出することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例】
【００１１】
図１は、本発明の実施例に係わる半導体装置を示す回路ブロック図である。ここでは、主に、入力されるクロック信号の異常検出にかかわる部分を示した。
【００１２】
本発明の実施例に係わる半導体装置は、クロック信号をカウントしカウント値（以下、「ｓｃ」という。）を出力する計数部１１、およびｓｃが所定の範囲をはずれていた場合にクロック信号の異常を示すエラー信号（以下、「ｅｒｒ」という。）を出力する判定部１２を備えている。
【００１３】
計数部１１の第１の入力には１６ＭＨｚのクロック信号（以下、「ｆｃ」という。）が入力され、計数部１１の第２の入力には３２ＫＨｚのクロック信号（以下、「ｆｓ」という。）が入力され、計数部１１の出力はｓｃとして判定部１２の第１の入力に供給されている。
【００１４】
判定部１２の第２の入力にはｆｓが入力され、判定部１２の出力はｅｒｒとしてＣＰＵなどの回路ブロック（図示していない。）に供給されている。
【００１５】
計数部１１は、ｆｓの周期ごとにｆｃのクロック数をカウントし、その値を１０ビットのｓｃとして判定部１２へ出力する。
【００１６】
判定部１２は、計数部１１からのｓｃと所定の範囲を比較し、もし、ｓｃが所定の範囲に入っていれば、ｅｒｒとして“ＯＫ”を出力し、入っていなければ、ｅｒｒとして“ＮＧ”を出力する。
【００１７】
図１に示したように、計数部１１は、制御信号を生成する制御回路１３、ｆｃをカウントアップするカウンタ１４およびカウンタ１５、およびカウンタ１４の出力（以下、「ｃｎｔ１」という。）またはカウンタ１５の出力（以下、「ｃｎｔ２」という。）を選択してｓｃとして出力するセレクタ１６を備えている。
【００１８】
制御回路１３の入力にはｆｓが入力され、制御回路１３の第１の出力はｓｅｌとしてセレクタ１６の制御入力へ供給され、制御回路１３の第２の出力はｒｓｔ１としてカウンタ１４の制御入力へ供給され、制御回路１３の第３の出力はｒｓｔ２としてカウンタ１５の制御入力へ供給されている。
【００１９】
カウンタ１４の入力にはｆｃが入力され、その出力は１０ｂｉｔ幅でセレクタ１６の第１の入力に接続されている。
【００２０】
カウンタ１５の入力にはｆｃが入力され、その出力は１０ｂｉｔ幅でセレクタ１６の第２の入力に接続されている。
【００２１】
セレクタ１６の出力は、計数部１１の出力であるｓｃとして、１０ｂｉｔ幅で判定部１２の第１の入力へ接続されている。
【００２２】
制御回路１３は、カウンタ１４、カウンタ１５、およびセレクタ１６を制御する信号ｒｓｔ１、ｒｓｔ２、およびｓｅｌを生成し、それぞれの制御入力へ供給する。
【００２３】
図２は、本発明の実施例に係わる半導体装置における制御回路１３を示す回路図である。ここでは、一例として、ｆｓのデューティー比が１：１である場合の回路を示した。
【００２４】
本発明の実施例に係わる半導体装置における制御回路１３は、２つのデータラッチ２１および２２（以下、「ＤＬ２１およびＤＬ２２」という。）、およびインバータ２３（以下、「ＩＮＶ２３」という。）で構成されている。
【００２５】
ＤＬ２１のクロック入力にはｆｓが入力され、ＤＬ２１の出力ＱはＩＮＶ２３の入力、ＤＬ２２の入力Ｄ、およびｒｓｔ２としてカウンタ１５の制御入力に接続されている。
【００２６】
ＩＮＶ２３の出力はＤＬ２１の入力Ｄに接続され、ＤＬ２２のクロック入力にはｆｓが入力され、ＤＬ２２の出力Ｑはｒｓｔ１としてカウンタ１４の制御入力に接続されている。
【００２７】
また、同時に、ＤＬ２２の出力Ｑは、ｓｅｌとしてセレクタ１６の制御入力に接続されている。
【００２８】
このような構成により、制御回路１３は、ｆｓを２分周した制御信号ｒｓｔ２と、ｒｓｔ２を反転した制御信号ｒｓｔ１およびｓｅｌを生成する。（これらの具体的な波形例は、後述する図４〜図６を参照。）。
【００２９】
カウンタ１４は、１０ｂｉｔ構成のバイナリーカウンタ回路であり、ｒｓｔ１が“Ｌ”である期間、ｆｃのクロック数をカウントアップする。
【００３０】
したがって、カウンタ１４は、ｆｃのクロック周期ごとに、このカウントアップした１０ｂｉｔの２進数をｃｎｔ１として順次出力する。
【００３１】
カウンタ１５の構成、機能はカウンタ１４と同様である。カウンタ１４との違いは、制御入力にｒｓｔ２が入力されていることと、その出力ｃｎｔ２がセレクタ１６の第２の入力に接続されていることである。
【００３２】
セレクタ１６は、１０個の２入力１出力選択回路で構成され、各選択回路は、制御入力が“Ｌ”である時に第１の入力を選択して出力し、制御入力が“Ｈ”であるときに第２の入力を選択して出力する。
【００３３】
各選択回路の制御入力にはｓｅｌが入力され、それぞれの第１の入力にはｃｎｔ１の各ｂｉｔが接続され、それぞれの第２の入力にはｃｎｔ２の各ｂｉｔが接続されている。
【００３４】
また、各選択回路の出力は、それぞれがｓｃの各ｂｉｔとして判定部１２の第１の入力に接続されている。
【００３５】
このような構成により、セレクタ１６は、ｓｅｌが“Ｌ”である期間はｃｎｔ１を選択して判定部１２へ出力し、ｓｅｌが“Ｈ”である期間はｃｎｔ２を選択して判定部１２へ出力する。
【００３６】
判定部１２は、図１に示したように、ｓｃの正常な範囲の上限を示す上限値を保持している上限値レジスタ１７、ｓｃの正常な範囲の下限を示す下限値を保持している下限値レジスタ１８、ｓｃと上限値および下限値を比較する比較器１９、および比較器１９からの出力（以下、「ｃｍｐ」という。）を保持するサンプリング回路２０を備えている。
【００３７】
上限値レジスタ１７の出力は比較器１９の第１の入力に接続され、下限値レジスタ１８の出力は比較器１９の第２の入力に接続されている。また、比較器１９の第３の入力には計数部１１からのｓｃが入力され、比較器１９の出力（“ｃｍｐ”）はサンプリング回路２０のデータ入力に接続されている。
【００３８】
サンプリング回路２０のクロック入力にはｆｓが入力され、サンプリング回路２０の出力は判定部１２の出力であるｅｒｒとしてＣＰＵなどの回路ブロック（図示していない。）へ供給されている。
【００３９】
上限値レジスタ１７は、１０個のデータラッチで構成され、それらの出力が１０ｂｉｔ幅の２進数として比較器１９の第１の入力に供給されている。図１には示されていないが、上限値レジスタ１７への上限値のセットはＣＰＵによって行われ、例えば、“５０１”が設定される。
【００４０】
下限値レジスタ１８の構成、機能は上限値レジスタ１７と同様である。上限値レジスタ１７との違いは、その出力が比較器１９の第２の入力に接続されていることと、ＣＰＵによって設定される下限値が、例えば、“４９９”になっていることである。
【００４１】
比較器１９は、ｓｃを上限値および下限値と比較し、ｓｃが上限値と下限値の間の値（下限値以上、上限値未満）であれば、ｃｍｐとして“Ｌ”を出力し、それ以外の場合は、ｃｍｐとして“Ｈ”を出力する。
【００４２】
比較は１０ｂｉｔの２進数として行われる。
【００４３】
上述したように、計数部１１の出力であるｓｃは、ｆｃのクロック周期ごとにその値がカウントアップされるので、ｃｍｐもそれにつれて順次変化する。（ｓｃおよびｃｍｐの具体的な波形例は、後述する図４〜図６を参照。）。
【００４４】
サンプリング回路２０は、ｃｍｐをラッチしてｆｓの１周期の間保持し、ｓｃが正常な範囲にあるかどうかを示すｅｒｒを出力する。すなわち、ｆｓの立ち上がり時にｓｃが上限値と下限値の間（下限値以上、上限値未満）にあれば、ｅｒｒは“ＯＫ”を示す“Ｌ”となり、それ以外の場合は、ｅｒｒは“ＮＧ”を示す“Ｈ”となる。
【００４５】
ｅｒｒの“ＮＧ”は、ｆｃまたはｆｓに瞬断などの異常が発生していることを意味している。
【００４６】
図３は、本発明の実施例に係わる半導体装置におけるサンプリング回路２０を示す回路図である。ここでは、一例として、データラッチ２４（以下、「ＤＬ２４」という。）による構成例を示した。
【００４７】
ＤＬ２４の入力Ｄにはｃｍｐが接続され、ＤＬ２４のクロック入力にはｆｓが接続され、ＤＬ２４の出力Ｑにはｅｒｒが接続されている。
【００４８】
このような構成により、サンプリング回路２０は、ｆｓの立ち上がりでｃｍｐをラッチし、ｆｓの１周期の間これを保持し、ｅｒｒとして出力し続けることができる。（ｆｓ、ｃｍｐ、およびｅｒｒの具体的な波形例は、後述する図４〜図６を参照。）。
【００４９】
次に、上述した構成を持つ半導体装置の動作について説明する。ここでは、主に、上述した計数部１１および判定部１２にかかわる動作について説明する。
【００５０】
まずはじめに、クロック信号ｆｃおよびｆｓに異常がない場合の通常動作について説明する。図４は、本発明の実施例に係わる半導体装置の通常動作を示す波形図である。
【００５１】
図４には、ｆｓの３クロック分（時刻ｔ０〜ｔ３）を示した。
【００５２】
ｆｃ、ｃｎｔ１、ｃｎｔ２、およびｓｃはクロックの最小周期がｆｓのそれの１／５００なので、そのような部分は縦縞のハッチングで示してある。
【００５３】
また、ｃｎｔ１、ｃｎｔ２、およびｓｃでの“［０−９］”という表記は、これらが１０ｂｉｔ幅であることを示している。
【００５４】
さらに、ｃｎｔ１およびｃｎｔ２上部の矢印を付した数値は、それぞれの出力値を１０進数で示している。
【００５５】
さらに、図４の時間スケール（紙面横方向）は、説明のため、横方向の位置によって適宜伸縮させて描いてある。つまり、例えば、図中のｆｓのパルス幅とｃｍｐのパルス幅の比率は実際の比率を反映していない。
【００５６】
ただし、時刻（紙面縦方向）については、すべての波形で揃えて描いてある。
【００５７】
まず時刻ｔ０において、ｆｓが立ち上がると、制御回路１３がｒｓｔ１を“Ｌ”に設定し、ｒｓｔ２およびｓｅｌ（図４には示していない。）を“Ｈ”に設定する。
【００５８】
このｒｓｔ１を受けてカウンタ１４は、ｆｃのカウントアップを開始する。また、ｒｓｔ２を受けてカウンタ１５の出力ｃｎｔ２は“０”にリセットされ、時刻ｔ１までその値を保持する。
【００５９】
セレクタ１６は、ｓｅｌを受けて時刻ｔ１までの間その第１の入力、つまり、ｃｎｔ１を選択しこれをｓｃとして出力する。
【００６０】
比較器１９は、入力されたｓｃを上限値レジスタ１７に保持されている上限値（“５０１”）および下限値レジスタ１８に保持されている下限値（“４９９”）と比較し、比較結果をｃｍｐとして出力する。
【００６１】
カウンタ１４のカウントアップ開始後しばらくの間はｓｃが下限値よりも小さいので、ｃｍｐは“Ｈ”のままである。
【００６２】
ｆｃによるカウンタ１４のカウントアップが進み、ｃｎｔ１が“４９９”に達すると、ｓｃが正常な範囲（下限値以上、上限値未満）に入るので、ｃｍｐは“Ｌ”に遷移する。
【００６３】
そして、時刻ｔ１で、ｆｓが立ち上がると、まず、サンプリング回路２０がｃｍｐの“Ｌ”をｅｒｒとしてラッチして出力する。
【００６４】
同時に、制御回路１３がｒｓｔ１を“Ｈ”に設定し、ｒｓｔ２およびｓｅｌ（図４には示していない。）を“Ｌ”に設定する。
【００６５】
このｒｓｔ１を受けてカウンタ１４の出力ｃｎｔ１は“０”にリセットされ、時刻ｔ２までその値を保持する。また、ｒｓｔ２を受けてカウンタ１５は、ｆｃのカウントアップを開始する。
【００６６】
セレクタ１６は、ｓｅｌを受けて時刻ｔ２までの間その第２の入力、つまり、ｃｎｔ２を選択しこれをｓｃとして出力する。
【００６７】
このため、ｓｃはこの時点で“０”にリセットされ、ｃｍｐは“Ｈ”に遷移する。ここで、ｅｒｒは、サンプリング回路２０によりラッチされているので、ｃｍｐの状態にかかわらず“Ｌ”のままである。
【００６８】
カウンタ１５のカウントアップ開始後しばらくの間はｓｃが下限値よりも小さいので、ｃｍｐは“Ｈ”のままである。
【００６９】
ｆｃによるカウンタ１５のカウントアップが進み、ｃｎｔ２が“４９９”に達すると、ｓｃが正常な範囲に入るので、ｃｍｐは“Ｌ”に遷移する。
【００７０】
そして、時刻ｔ２で、ｆｓが立ち上がると、サンプリング回路２０がｃｍｐの“Ｌ”をｅｒｒとしてラッチして出力する。
【００７１】
同時に、制御回路１３がｒｓｔ１を“Ｌ”に設定し、ｒｓｔ２およびｓｅｌ（図４には示していない。）を“Ｈ”に設定し、計数部１１および判定部１２は時刻ｔ０と同じ状態に戻る。
【００７２】
このようにして、ｆｃとｆｓの周期の比が１：４９９〜１：５０１の間にあれば、つまり、カウンタ１４またはカウンタ１５によるｆｃのカウント値ｓｃがｆｓの立ち上がり時点で４９９〜５０１の間にあれば、計数部１１および判定部１２は上述した動作を繰り返し、ｅｒｒは“ＯＫ”を示す“Ｌ”を出力し続ける。
【００７３】
次に、クロック信号ｆｃに瞬断が生じた場合の計数部１１および判定部１２の異常検出動作について説明する。
【００７４】
図５は、本発明の実施例に係わる半導体装置におけるｆｃの異常を検出する動作を示す波形図である。ここでは、一例として、時刻ｔ１〜ｔ２の間に、ｆｃが瞬断した場合を説明する。
【００７５】
なお、図中の表記方法などは、図４と同様なので、説明は省略する。また、時刻ｔ０〜ｔ１の動作は図４の通常動作と同様なので、説明は省略する。
【００７６】
時刻ｔ１で、ｆｓが立ち上がると、図４と同様に、カウンタ１５がカウントアップを開始する。そして、時刻ｔ２まで図４と同様な動作が進行する。
【００７７】
しかし、図５に示したように、時刻ｔ１〜ｔ２の間でｆｃに瞬断が生じているので、時刻ｔ２に達した時点では、カウンタ１５のカウントアップは“３００”までしか進んでいない状態である。
【００７８】
したがって、この時点では、比較器１９の出力であるｃｍｐはまだ“Ｈ”のままである。
【００７９】
なお、図５においてｃｎｔ２［０−９］とｓｃ［０−９］の波形で、時刻ｔ１〜ｔ２にある白抜き部分は、ｆｃによるカウントアップが停止していることを示している。
【００８０】
次に、時刻ｔ２のｆｓの立ち上がりで、サンプリング回路２０はｃｍｐの“Ｈ”をラッチして出力する。すなわち、ｆｃに瞬断が起こった次のｆｓの立ち上がりで、ｅｒｒは“ＮＧ”を示す“Ｈ”となり、ｅｒｒを受信するＣＰＵなどが異常を検知することができる。
【００８１】
そして、時刻ｔ２で、制御回路１３がｒｓｔ１を“Ｌ”に設定し、ｒｓｔ２およびｓｅｌ（図５には示していない。）を“Ｈ”に設定し、ｅｒｒを除いて、計数部１１および判定部１２は時刻ｔ０と同じ状態に戻り、カウンタ１４のカウントアップが開始される。
【００８２】
時刻ｔ２〜ｔ３の動作は、ｅｒｒを除いて、時刻ｔ０〜ｔ１の動作と同様であり、カウンタ１４の出力であるｃｎｔ１が“４９９”に達すると、ｃｍｐは“Ｌ”に遷移する。
【００８３】
この間、ｅｒｒはサンプリング回路２０により“Ｈ”に保持されている。
【００８４】
時刻ｔ３で、ｆｓが立ち上がると、時刻ｔ１での動作と同様に、サンプリング回路２０がｃｍｐの“Ｌ”をラッチして、ｅｒｒをリセットし、ｅｒｒは“ＯＫ”を示す“Ｌ”に復帰する。
【００８５】
このようにして、計数部１１および判定部１２は、時刻ｔ１と同じ状態に復帰する。
【００８６】
次に、クロック信号ｆｓに瞬断が生じた場合の計数部１１および判定部１２の異常検出動作について説明する。
【００８７】
図６は、本発明の実施例に係わる半導体装置におけるｆｓの異常を検出する動作を示す波形図である。ここでは、一例として、時刻ｔ１〜ｔ２の間に、ｆｓが瞬断した場合を説明する。
【００８８】
なお、図中の表記方法などは、図４と同様なので、説明は省略する。また、時刻ｔ０〜ｔ１の動作は図４の通常動作と同様なので、説明は省略する。
【００８９】
図６では、ｆｓに瞬断が生じているために、時刻ｔ１になってもｆｓは立ち上がらない。このため、ｒｓｔ１、ｒｓｔ２、およびｓｅｌ（図６には示していない。）の状態は変わらず、カウンタ１４のカウントアップは継続され、セレクタ１６もｃｎｔ１の選択を継続する。
【００９０】
カウンタ１４の出力であるｃｎｔ１が“５０１”に達すると、ｓｃが上限値になるので、ｃｍｐは“Ｈ”に遷移する。
【００９１】
そして、時刻ｔ２のｆｓの立ち上がりで、サンプリング回路２０はｃｍｐの“Ｈ”をラッチして出力する。すなわち、瞬断が起こった次のｆｓの立ち上がりで、ｅｒｒは“ＮＧ”を示す“Ｈ”となり、ｅｒｒを受信するＣＰＵなどが異常を検知することができる。
【００９２】
同時に、時刻ｔ２で、制御回路１３がｒｓｔ１を“Ｈ”に設定し、ｒｓｔ２およびｓｅｌ（図６には示していない。）を“Ｌ”に設定し、ｅｒｒを除いて、計数部１１および判定部１２は図４の時刻ｔ１と同じ状態に戻り、カウンタ１５のカウントアップが開始される。
【００９３】
時刻ｔ２〜ｔ３の動作は、ｅｒｒを除いて、図４の時刻ｔ１〜ｔ２の動作と同様であり、カウンタ１５の出力であるｃｎｔ２が“４９９”に達すると、ｃｍｐは“Ｌ”に遷移する。
【００９４】
この間、ｅｒｒはサンプリング回路２０により“Ｈ”に保持されている。
【００９５】
時刻ｔ３で、ｆｓが立ち上がると、図４の時刻ｔ２での動作と同様に、サンプリング回路２０がｃｍｐの“Ｌ”をラッチして、ｅｒｒをリセットし、ｅｒｒは“ＯＫ”を示す“Ｌ”に復帰する。
【００９６】
このようにして、計数部１１および判定部１２は、図４の時刻ｔ２と同じ状態に復帰する。
【００９７】
上記実施例によれば、周期の異なる２つの入力クロック信号ｆｃおよびｆｓを用いてそれらの周期の比を監視しているので、ＣＰＵのソフトウェアによる制御を利用することなく、ｆｃまたはｆｓの異常を検出する半導体装置を実現することができる。
【００９８】
また、ｆｃまたはｆｓに瞬断などの異常が生じた直後のｆｓの立ち上がりでその異常を検出しているので、クロック信号の異常検出までにかかる時間を大幅に削減することができる。
【００９９】
さらに、上記実施例によれば、あらかじめ上限値レジスタ１７および下限値レジスタ１８に設定された上限値および下限値によりｆｃとｆｓの周期比の正常な範囲が規定されるので、ｆｃとｆｓの周期比が正常な範囲より小さい場合、およびｆｃとｆｓの周期比が正常な範囲より大きい場合の両者に対してその異常を検出することができる。
【０１００】
すなわち、瞬断などによりｆｃまたはｆｓの周期が長くなった場合だけでなく、想定外の逓倍発信などによりｆｃまたはｆｓの周期が短くなった場合にもその異常を検出することができる。
【０１０１】
上述の実施例では、ｆｃは１６ＭＨｚ、ｆｓは３２ＫＨｚであるとしたが、本発明はこれに限られるものではなく、原理的にはｆｃとｆｓの周期が異なっていればどのような周波数でも適用可能である。
【０１０２】
また、ｆｃとｆｓが同程度の周波数であっても、それらが非同期のクロック信号であれば、例えば、ｆｓを所定の回数分周することで、本発明を適用することができる。
【０１０３】
さらに、上述の実施例では、カウンタ１４およびカウンタ１５は１０ｂｉｔ構成のバイナリーカウンタ回路であり、上限値レジスタ１７および下限値レジスタ１８は１０個のデータラッチで構成されるとしたが、本発明はこれに限られるものではない。
【０１０４】
さらに、ｃｎｔ１、ｃｎｔ２、ｓｃ、上限値、および下限値は１０ｂｉｔの２進数であるとしたが、本発明はこれに限られるものではない。
【０１０５】
さらに、上述の実施例では、カウント値ｓｃの正常な範囲は“下限値以上、上限値未満”であるとしてが、本発明はこれに限られるものではなく、例えば、“下限値以上、上限値以下”などとしても良い。
【０１０６】
さらに、上述の実施例では、ｆｓのデューティー比は１：１であるとしたが、本発明はこれに限られるものではなく、例えば、ｆｓを分周してデューティー比が１：１の信号を生成して、これを使用するようにしても良い。
【０１０７】
さらに、上述の実施例では、制御回路１３およびサンプリング回路２０を主にデータラッチで構成するとしたが、本発明はこれに限られるものではなく、同等の機能を有する他の回路構成を用いて実装しても良い。
【０１０８】
さらに、上述の実施例では、説明のため、制御信号などは正論理、つまり、“Ｈ”でアクティブ、“Ｌ”で非アクティブであるとしたが、本発明はこれに限られるものではなく、例えば、負論理で回路を構成することもできる。
【図面の簡単な説明】
【０１０９】
【図１】本発明の実施例に係わる半導体装置を示す回路ブロック図。
【図２】本発明の実施例に係わる半導体装置における制御回路を示す回路図。
【図３】本発明の実施例に係わる半導体装置におけるサンプリング回路を示す回路図。
【図４】本発明の実施例に係わる半導体装置の通常動作を示す波形図。
【図５】本発明の実施例に係わる半導体装置におけるｆｃの異常を検出する動作を示す波形図。
【図６】本発明の実施例に係わる半導体装置におけるｆｓの異常を検出する動作を示す波形図。
【符号の説明】
【０１１０】
１１  計数部
１２  判定部
１３  制御回路
１４、１５  カウンタ
１６  セレクタ
１７  上限値レジスタ
１８  下限値レジスタ
１９  比較器
２０  サンプリング回路
【図１】
2006031133.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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