(57)【要約】【課題】  エッジトリガで動作するレジスタ回路に簡単なハードウェアを付加してノイズ等の影響によるレジスタへの誤書き込み防止をはかる。【解決手段】  レジスタ回路１に対する新しいデータの書き込み時、レジスタ回路１に記憶された冗長ビットを含むデータを読み出し、当該冗長ビットに基づくパリティチェックを行い正常時のみ新しいデータの書き込みを許可することで、ノイズに対するプロテクトを行う。このとき、パリティ回路５は、レジスタ回路１のデフォルト値、もしくは任意の値が書き込まれても、オール０もしくはオール１にならない冗長ビットを付加する。【選択図】      図４
2006031434.tif 000002
【特許請求の範囲】
【請求項１】
冗長ビットを生成するパリティ回路と、
前記冗長ビットを含むデータを記憶するレジスタ回路と、
を具備することを特徴とする半導体集積回路。
【請求項２】
冗長ビットを生成するパリティ回路と、
前記冗長ビットを含むデータを記憶するレジスタ回路と、
前記レジスタ回路のデフォルト値、および任意の値が書き込まれても、オール０もしくはオール１にならない冗長ビットを付加するパリティ回路と、
を具備することを特徴とする半導体集積回路。
【請求項３】
前記冗長ビットとしてパリティビットとその反転データを用い、前記パリティチェックによって異常が検出されたとき外部に異常を通知することを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記レジスタ回路に新しいデータを書き込む前に、前記レジスタ回路に記憶された冗長ビットを含むデータを読み出し保持するラッチ回路と、
前記レジスタ回路に対する冗長ビットを含む新しいデータの書き込み時、前記レジスタ回路に記憶されたデータを読み出し、前記ラッチ回路に保持されたデータと比較し、一致したときのみ前記新しいデータを書き込む書き込み制御回路をさらに具備することを特徴とする請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズ等によるレジスタへ誤書き込みを防止する、半導体集積回路に関する。
【背景技術】
【０００２】
ノイズを除去する技術については従来から多数提案されており、例えば、入力側回路にヒステリス特性を持つシュミットバッファを備え、当該シュミットバッファに積分回路を挿入し、パルス性のノイズとともにアナログ性のノイズを除去して内部回路の誤動作をなくしたもの（例えば、特許文献１参照）、入力パルス信号の論理レベルのうち、あらかじめ設定された基準時間幅に達していないレベルをノイズとしてデジタル的に除去したデジタルノイズフィルタ（例えば、特許文献２参照）がある。
【特許文献１】特開２００３−８７１０１号公報
【特許文献２】特開平５−１４１４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
レジスタを内蔵する半導体集積回路の動作は、図５にタイミングチャートとして示されているように、Ｗｒｉｔｅ信号（負論理）の立ち上がり（図中、Ｘ）をトリガとしてレジスタにデータ（Ｗ１ Ｄａｔａ）を書き込んでいた。
このため、狭パルス状ノイズ等の影響により、Ｗｒｉｔｅ信号に意図しないエッジが発生しただけでこれをトリガとしてレジスタにデータの誤書き込みが発生する可能性がある。また、静電ノイズが発生することにより、上記したＷｒｉｔｅ信号のエッジにかかわらず、全てのレジスタ内容が書き換わってしまうことがある。
【０００４】
本発明は上記事情に鑑みてなされたものであり、エッジトリガで動作するレジスタ回路に簡単なハードウェアを付加するだけで、ノイズの影響によるレジスタへの誤書き込み防止をはかった半導体集積回路を提供することを目的とする。
また、上記した静電ノイズを含むあらゆる可能性のエラー発生状況においても、その検出精度を向上させることのできる半導体集積回路を提供することも目的とする。
【課題を解決するための手段】
【０００５】
上記した課題を解決するために本発明の半導体集積回路は、冗長ビットを生成するパリティ回路と、前記冗長ビットを含むデータを記憶するレジスタ回路と、を具備することを特徴とする。
【０００６】
また、本発明の半導体集積回路は、冗長ビットを生成するパリティ回路と、前記冗長ビットを含むデータを記憶するレジスタ回路と、前記レジスタ回路のデフォルト値、および任意の値が書き込まれても、オール０もしくはオール１にならない冗長ビットを付加するパリティ回路と、を具備することを特徴とする。
【０００７】
また、本発明において、前記冗長ビットとしてパリティビットとその反転データを用い、前記パリティチェックによって異常が検出されたとき外部に異常を通知することを特徴とする。
【０００８】
また、本発明において、前記レジスタ回路に新しいデータを書き込む前に、前記レジスタ回路に記憶された冗長ビットを含むデータを読み出し保持するラッチ回路と、前記レジスタ回路に対する冗長ビットを含む新しいデータの書き込み時、前記レジスタ回路に記憶されたデータを読み出し、前記ラッチ回路に保持されたデータと比較し、一致したときのみ前記新しいデータを書き込む書き込み制御回路をさらに具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、パリティ回路が、レジスタ回路のデフォルト値、および任意の値が書き込まれても、オール０もしくはオール１にならない冗長ビットを付加することで、静電ノイズ等の発生により、レジスタ値が書き終わった場合にもパリティの精度により異常判別が可能になり、また、正規の書き込み時にパリティの反転データを含むことで、全ビットがオール０もしくはオール１に誤った場合でも異常検出が可能になる。
【００１０】
また、書き込み制御回路が、レジスタ回路に対する冗長ビットを含む新しいデータの書き込み前に、レジスタ回路に記憶された冗長ビットを含むデータを読み出してラッチし、レジスタ回路に対する冗長ビットを含む新しいデータの書き込み時、レジスタ回路とラッチ回路の内容を比較し、一致しているときに新しいデータの書き込みを許可することで、狭パルス状のノイズに対するプロテクトが可能となる。つまり、ノイズ等によって意図しないエッジが発生しても上記したデータの一致が検出されることは無いため、レジスタ回路のデータが更新されることなく、ノイズ等による誤書き込みを防止することができる。このことにより、あらゆる可能性のエラー発生状況においてもその検出精度を向上させることができる。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明の半導体集積回路の一実施形態を示す図である。図１において、符号１は、８ビットのレジスタ回路、符号２は、一致検出回路、符号３は、ラッチ回路、符号４は、デコード回路である。
なお、□の中に×印が付されたマークは、本半導体集積回路（ＬＳＩ）の入出力端子を示す。
【００１２】
レジスタ回路１には、クロック信号（ＣＫ）の他に、レジスタ（ＲＥＧ）出力とＷ（入力）バスから得られるデータを、一致検出回路２により出力される選択信号（ＳＥＬ）で選択されたデータが供給されている。ここでは、ＡＮＤ／ＯＲ回路の組み合わせにより構成される選択回路を書き込み制御回路と称する。
一致検出回路２には、ラッチ回路３出力とＲバスからのデータが供給され、ここで比較した結果をＳＥＬ信号としてレジスタ回路１に供給している。また、デコード回路４は、ｎビットのアドレスをデコードして書き込み許可（ＷＥ）信号と論理積演算を行った結果をレジスタ回路１に供給している。
【００１３】
なお、Ｗバス／Ｒバスは、ＬＳＩ内部に対する、それぞれ入力（Ｗｒｉｔｅ）、出力（Ｒｅａｄ）に関する一方向性のバスであり、また、ＷＥは書き込み許可信号、ＲＥは読出し許可信号（いずれも負論理）である。
【００１４】
図２に、レジスタ回路に対するデータ書き込み時の動作タイミングチャートが示されている。
以下、図２に示すタイミングチャートを参照しながら図１に示す半導体集積回路の動作について詳細に説明する。
【００１５】
ここで、ラッチ回路読み出し信号Ｒ１（負論理）は、ＬＳＩ内部で生成される信号で、例えば、ＷＥを内部のクロックで同期して、所定の１クロック分の幅だけ発生する様に構成される。ＷＥ信号が印加されると、内部で信号Ｒ１が発生し、この信号により、一旦、レジスタ回路１のＲＥＧが保持するデータ（ｄｏ）をラッチ回路３に保持する。続いて、信号Ｒ１で保持したデータと、信号ＷＥの立ち上がり時点で記憶していたデータと一致検出回路２で比較され、ここで一致が確認されたときに、ＷＥ信号の立ち上がりエッジで新しいデータをＲＥＧに書き込み、更新される。
【００１６】
図３に、ノイズ発生等による異常時の動作がタイミングチャートで示されている。例えば、ＷＥが意図しないノイズとして図３に示すように印加されても、結果的に一致検出回路２により一致が成立せず、従って、レジスタ回路１のＲＥＧが更新されることはない。
このことにより、エッジトリガで動作するレジスタ回路１は、ノイズに対して弱く誤書き込みが発生しやすいが、本実施形態によれば狭パルス状のノイズに対して保護がかかり、誤ったデータ更新は回避される。
【００１７】
図４は、本発明の他の実施形態を示す図である。本実施形態は、静電ノイズ等により、ＷＥ信号の立ち上がりエッジにかかわらず、レジスタの内容が書き換わってしまう場合があることへの対応であり、図１に示す実施形態の効果を一層高めたものである。
【００１８】
図４中、点線枠内で囲った部分は、図に示す１と同様の構造をもつレジスタ回路であり、必要とする信号は、クロック（ＣＫ）、選択信号（ＳＥＬ）ならびにデータ（Ｄａｔａ）である。
ここでは、パリティ回路５によって本来８ビットのデータに対して２ビットの冗長データが付加されるため、１０ビットのレジスタ回路１となる。なお、冗長ビットは、例えば、パリティ演算した結果と、その反転データとする。パリティによる一致検出は、この１０ビット単位で実現される。なお。その他の構成と動作についは、図１、図２に示す実施形態と同じであるため、重複を回避する意味で詳細な説明は省略する。
【００１９】
本実施形態で示される半導体集積回路は、上記した冗長ビットを生成するパリティ回路５と、冗長ビットを含むデータを記憶するレジスタ回路１と、レジスタ回路１に対する新しいデータの書き込み時、レジスタ回路１に記憶された冗長ビットを含むデータを読み出し、当該冗長ビットに基づくパリティチェックを行い、正常時のみ新しいデータを書き込む書き込み制御回路で構成される。
ここで付加されるパリティ回路５は、レジスタ回路１のデフォルト値、もしくは任意の値が書き込まれても、オール０もしくはオール１にならない冗長ビットを付加するものとする。また、冗長データとしてパリティビットとその反転データを用い、パリティチェックによって異常が検出されたとき、例えば、フラグとして記憶し、割り込み等を発生して外部に異常を通知する。
【００２０】
ＬＳＩが、静電ノイズによって、ＷＥ信号にかかわらず全レジスタ値が書き変わってしまう場合があり、この様な場合に図４に示す実施形態は有効である。すなわち、パリティチェックの精度によりエラーを判別することができる。具体的に、正規の書き込み時に、パリティの反転を含む２ビットを用いることで、全ビットオール０、またはオール１に誤った場合でもエラーとして検出することができる。このとき、１０ビットのレジスタ回路１は、正常な場合、オール０またはオール１にならない様に構成され、このことによってあらゆる可能性のエラー発生状況においてもその検出能力を高める効果が得られる。
【００２１】
以上説明のように本発明は、レジスタ回路１に対する新しいデータの書き込み時、レジスタ回路１に記憶された冗長ビットを含むデータを読み出し、当該冗長ビットに基づくパリティチェックを行い正常時のみ新しいデータの書き込みを許可することで、ノイズに対するプロテクトが可能となる。つまり、ノイズによって意図しないエッジが発生しても上記したデータの一致が検出されることは無いため、レジスタ回路のデータが更新されることなく、ノイズ等による誤書き込みを防止することができる。
【００２２】
また、パリティ回路５が、レジスタ回路１のデフォルト値、もしくは任意の値が書き込まれても、オール０もしくはオール１にならない冗長ビットを付加することで、静電ノイズ等の発生により、レジスタ値が書き換わった場合にもパリティの精度によっては異常判別が可能となり、また、正規の書き込み時にパリティの反転データを含むことで、全ビットがオール０、オール１に誤った場合でも異常検出が可能となる。このことにより、あらゆる可能性のエラー発生状況においてもその検出精度を向上させることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態を示す図である。
【図２】本発明一実施形態の動作を示すタイミングチャートである。
【図３】本発明一実施形態の動作を示すタイミングチャートである。
【図４】本発明の他の実施形態を示す図である。
【図５】従来例の動作を示すタイミングチャートである。
【符号の説明】
【００２４】
１…レジスタ回路、２…一致検出回路、３…ラッチ回路、４…デコード回路（ＤＥＣ）、５…パリティ回路
【図１】
2006031434.tif 000003
【図２】
2006031434.tif 000004
【図３】
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【図４】
2006031434.tif 000006
【図５】
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