(57)【要約】      （修正有）【課題】複数のビットを含むチップイネーブル信号によって複数のプレーンのプログラムおよび読出し動作を同時に実行することにより、その動作速度とデータ処理量を増加させることが可能なマルチプレーン型フラッシュメモリ装置。【解決手段】複数のメモリセルブロックを含む複数のプレーンと、複数のプレーンにそれぞれ一つずつ対応するように配置たページバッファと、ページバッファにそれぞれ一つずつ対応するように配置され、それぞれがキャッシュ入力制御信号のいずれか一つに応答して入力データまたはラッチされた出力データを記憶し、その記憶されたデータをキャッシュ出力制御信号のいずれか一つに応答して、対応するページバッファまたは外部装置に出力するキャッシュバッファと、複数のビットを含むチップイネーブル信号とコマンド信号に応答してキャッシュ入力制御信号とキャッシュ出力制御信号を発生する制御論理回路とを含んでなる。【選択図】図３
2006252747.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルブロックをそれぞれ含む複数のプレーンと、
複数のプレーンにそれぞれ一つずつ対応するように配置され、それぞれが入力データをラッチし、そのラッチされた入力データを対応するプレーンに出力し、または対応するプレーンから受信される出力データをラッチし、そのラッチされた出力データを出力するページバッファと、
前記ページバッファにそれぞれ一つずつ対応するように配置され、それぞれがキャッシュ入力制御信号のいずれか一つに応答して前記入力データまたは前記ラッチされた出力データを記憶し、その記憶されたデータをキャッシュ出力制御信号のいずれか一つに応答して、対応するページバッファまたは外部装置に出力するキャッシュバッファと、
前記複数のビットを含むチップイネーブル信号とコマンド信号に応答して前記キャッシュ入力制御信号と前記キャッシュ出力制御信号を発生する制御論理回路と
を含んでなるフラッシュメモリ装置。
【請求項２】
請求項１に記載のフラッシュメモリ装置において、
前記制御論理回路は、前記コマンド信号に応答してプログラム命令、読出し命令および消去命令のいずれか一つをさらに発生し、外部アドレス信号に応答してロウアドレス信号とカラムアドレス信号をさらに発生する
ことを特徴とするフラッシュメモリ装置。
【請求項３】
請求項１に記載のフラッシュメモリ装置において、
前記チップイネーブル信号のビット数は、前記プレーンの数と同一である
ことを特徴とするフラッシュメモリ装置。
【請求項４】
請求項２に記載のフラッシュメモリ装置であって、
さらに、前記プログラム命令、前記読出し命令および前記消去命令のいずれか一つに応答してバイアス電圧を発生する高電圧発生器と、
前記ロウアドレス信号に基づいて前記複数のプレーンそれぞれの前記メモリセルブロックのいずれか一つを選択し、その選択されたメモリセルブロックに前記バイアス電圧を供給するＸデコーダと、
前記カラムアドレス信号をデコードし、カラムデコーディング信号を前記ページバッファにそれぞれ出力するＹデコーダとを含んでなり、
前記ページバッファのそれぞれは、前記カラムデコーディング信号に応答して、対応するプレーンのビットラインの一部または全体を選択し、その選択されたビットラインに前記入力データを出力し、または前記選択されたビットラインから受信される前記出力データをラッチする
ことを特徴とするのフラッシュメモリ装置。
【請求項５】
請求項２に記載のフラッシュメモリ装置において、
前記制御論理回路は、前記コマンド信号がページプログラムセットアップコードを含むとき、前記プログラム命令を発生し、前記プログラム命令の発生後に確認コードを含む前記コマンド信号を受信するとき、レディー／ビジーバー信号を第１設定時間にディスエーブルさせる
ことを特徴とするフラッシュメモリ装置。
【請求項６】
請求項５に記載のフラッシュメモリ装置において、
前記プログラム命令が発生した後、前記制御論理回路は、前記複数のビットが一つずつ連続的に第２設定時間に設定の論理値に変更されるとき、前記キャッシュ入力制御信号を一つずつ連続的に前記第２設定時間にイネーブルさせ、前記複数のビットが同時に前記第１設定時間に前記設定の論理値に変更されるとき、前記レディー／ビジーバー信号がディスエーブルされる間、前記キャッシュ出力制御信号を同時にイネーブルさせ、
前記キャッシュ入力制御信号が一つずつ連続的にイネーブルされるとき、前記キャッシュバッファが一つずつ連続的に前記入力データを記憶し、前記キャッシュ出力制御信号が同時にイネーブルされるとき、前記キャッシュバッファが同時に前記記憶されたデータをページバッファにそれぞれ出力する
ことを特徴とするフラッシュメモリ装置。
【請求項７】
請求項６に記載のフラッシュメモリ装置において、
前記キャッシュバッファのうち最後のキャッシュバッファに前記入力データが記憶された後、前記複数のビットが同時に前記第１設定時間に前記設定された論理値に変更される
ことを特徴とするフラッシュメモリ装置。
【請求項８】
請求項２に記載のフラッシュメモリ装置において、
前記制御論理回路は、前記コマンド信号が読出しコードを含むとき、前記読出し命令を発生し、前記読出し命令の発生後に前記外部アドレス信号を受信すると、レディー／ビジーバー信号を第１設定時間にディスエーブルさせる
ことを特徴とするフラッシュメモリ装置。
【請求項９】
請求項８に記載のフラッシュメモリ装置において、
前記読出し命令の発生後、前記制御論理回路は、前記レディー／ビジーバー信号がディスエーブルされる間、前記キャッシュ入力制御信号を同時にイネーブルさせ、前記複数のビットが一つずつ連続的に第２設定時間に設定の論理値に変更されるとき、前記キャッシュ出力制御信号を一つずつ連続的に前記第２設定時間にイネーブルさせ、
前記キャッシュバッファは、前記キャッシュ入力制御信号が同時にイネーブルされるとき、前記ページバッファから受信される前記ラッチされた出力データを記憶し、前記キャッシュ出力制御信号が一つずつ連続的にイネーブルされるとき、前記キャッシュバッファが一つずつ連続的に前記記憶されたデータを前記外部装置に出力する
ことを特徴とするフラッシュメモリ装置。
【請求項１０】
請求項９に記載のフラッシュメモリ装置において、
前記制御論理回路が、前記コマンド信号を受信するとき、前記複数のビットが同時に前記設定の論理値に変更され、前記レディー／ビジーバー信号がディスエーブルされる間、前記複数のビットが前記設定の論理値を維持する
ことを特徴とするフラッシュメモリ装置。
【請求項１１】
請求項９に記載のフラッシュメモリ装置において、
前記ラッチされた出力データが前記キャッシュバッファに同時に記憶された後、前記複数のビットが一つずつ連続的に前記第２設定時間に前記設定の論理値に変更される
ことを特徴とするフラッシュメモリ装置。
【請求項１２】
マルチプレーン型フラッシュメモリ装置のプログラム動作制御方法であって、
コマンド信号に応答してプログラム命令を発生する段階と、
複数のプレーンにそれぞれ対応するように配置されるキャッシュバッファに一つずつ連続的に入力データを記憶する段階と、
前記プログラム命令に応答してプログラム動作のためのバイアス電圧を発生し、ロウアドレス信号とカラムアドレス信号に基づいて前記複数のプレーンそれぞれのメモリセルブロックのいずれか一つを選択し、その選択されたメモリセルブロックに前記バイアス電圧を印加する段階と、
前記キャッシュバッファに記憶されたデータを同時に前記複数のプレーンに出力する段階と
を含んでなるプログラム動作制御方法。
【請求項１３】
請求項１２に記載のフラッシュメモリ装置のプログラム動作制御方法において、
前記記憶する段階は、
チップイネーブル信号に応答して、キャッシュ入力制御信号を一つずつ連続的に設定の時間にイネーブルさせる段階と、
前記キャッシュ入力制御信号のうちイネーブルされる一つに応答して、対応するキャッシュバッファに前記入力データを記憶する段階と、
前記キャッシュバッファのうち最後のキャッシュバッファに前記入力データが記憶されるまで、前記イネーブル段階と前記記憶段階を繰り返し行う段階とを含む
ことを特徴とするプログラム動作制御方法。
【請求項１４】
請求項１３に記載のフラッシュメモリ装置のプログラム動作制御方法において、
前記イネーブルさせる段階は、前記プログラム命令が発生した後、チップイネーブル信号のビットを一つずつ連続的に前記設定の時間に設定の論理値に変更させる段階を含む
ことを特徴とするプログラム動作制御方法。
【請求項１５】
請求項１３に記載のフラッシュメモリ装置のプログラム動作制御方法において、
前記記憶する段階は、前記キャッシュバッファのうち最後のキャッシュバッファに前記入力データが記憶された後、チップイネーブル信号のビットを同時に設定の時間に設定の論理値に変更させる段階をさらに含む
ことを特徴とするプログラム動作制御方法。
【請求項１６】
請求項１２に記載のフラッシュメモリ装置のプログラム動作制御方法において、
前記出力する段階は、
前記プログラム命令が発生した後、チップイネーブル信号のビットが同時に第１設定時間に設定の論理値に変更されるとき、キャッシュ出力制御信号を同時に第２設定時間にイネーブルさせる段階と、
前記キャッシュ出力制御信号に応答して、前記複数のプレーンにそれぞれ対応するように配置され、前記キャッシュバッファにそれぞれ連結されるページバッファに、前記キャッシュバッファに記憶されたデータを同時に出力する段階と、
前記ページバッファによって前記記憶されたデータをそれぞれラッチし、そのラッチされたデータを前記複数のプレーンにそれぞれ出力する段階とを含む
ことを特徴とするプログラム動作制御方法。
【請求項１７】
マルチプレーン型フラッシュメモリ装置の読出し動作制御方法であって、
コマンド信号に応答して読出し命令を発生する段階と、
前記読出し命令に応答して読出し動作のためのバイアス電圧を発生し、ローアドレス信号とカラムアドレス信号に基づいて複数のプレーンそれぞれのメモリセルブロックのいずれか一つを選択し、その選択されたメモリセルブロックに前記バイアス電圧を印加する段階と、
前記複数のプレーンの出力データを前記複数のプレーンにそれぞれ対応するように配置されるキャッシュバッファに同時にそれぞれ記憶する段階と、
前記キャッシュバッファに記憶されたデータを一つずつ連続的に外部装置に出力する段階と
を含んでなる読出し動作制御方法。
【請求項１８】
請求項１７に記載のフラッシュメモリ装置の読出し動作制御方法において、
前記記憶する段階は、
前記複数のプレーンにそれぞれ対応するように配置されるページバッファによって前記出力データをそれぞれラッチする段階と、
前記読出し命令が発生した後、レディー／ビジーバー信号がディスエーブルされるとき、キャッシュ入力制御信号を同時にイネーブルさせる段階と、
前記キャッシュ入力制御信号に応答して、前記ラッチされたデータを前記ページバッファにそれぞれ連結される前記キャッシュバッファに同時に記憶する段階とを含む
ことを特徴とする読出し動作制御方法。
【請求項１９】
請求項１８に記載のフラッシュメモリ装置の読出し動作制御方法において、
前記イネーブルさせる段階は、前記読出し命令が発生するとき、チップイネーブル信号のビットを同時に設定の論理値に変更させ、前記レディー／ビジーバー信号がディスエーブルされる間、前記ビットの論理値を維持する段階を含む
ことを特徴とする読出し動作制御方法。
【請求項２０】
請求項１７に記載のフラッシュメモリ装置の読出し動作制御方法において、
前記出力する段階は、
チップイネーブル信号のビットに応答して、キャッシュ出力制御信号を一つずつ連続的に設定の時間にイネーブルさせる段階と、
前記キャッシュ出力制御信号のうちイネーブルされる一つに応答して、対応するキャッシュバッファに記憶されたデータを前記外部装置に出力する段階と、
前記キャッシュバッファのうち最後のキャッシュバッファに記憶されたデータが前記外部装置に出力されるまで、前記イネーブルさせる段階と前記出力する段階を繰り返し行う段階とを含む
ことを特徴とする読出し動作制御方法。
【請求項２１】
請求項２０に記載のフラッシュメモリ装置の読出し動作制御方法であって、
さらに、前記イネーブルさせる段階は、前記出力データが前記キャッシュバッファに同時に記憶された後、前記チップイネーブル信号のビットを一つずつ連続的に前記設定の時間に設定の論理値に変更させる段階を含んでなる
ことを特徴とする読出し動作制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、フラッシュメモリ装置に関し、特に、マルチプレーン型フラッシュメモリ装置およびその動作の制御方法に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ装置は、メモリセルアレイの構造によって、シングルプレーン(single-plane)型とマルチプレーン(multi-plane)型に分類される。シングルプレーン型フラッシュメモリ装置は、複数のメモリセルブロックからなる一つのプレーンのみを含み、マルチプレーン型フラッシュメモリ装置は、それぞれ複数のメモリセルブロックからなる複数のプレーンを含む。図１は、従来のフラッシュメモリ装置のブロック図であって、シングルプレーン型フラッシュメモリ装置を示す。図１を参照すると、フラッシュメモリ装置１０は、入力バッファ１１、制御論理回路１２、高電圧発生器１３、メモリセルブロックＢ１〜ＢＫ、Ｘデコーダ１４、ページバッファ１５、Ｙデコーダ１６、およびデータ入出力回路１７を含む。図２を参照して前記フラッシュメモリ装置１０のプログラム動作（データ書込み動作）を説明する。図２は、図１に示したフラッシュメモリ装置のプログラム動作に関連する諸信号のタイミング波形図である。まず、チップイネーブル信号ＣＥｂがディスエーブルされ、書込みイネーブル信号ＷＥｂがトグルされる。チップイネーブル信号ＣＥｂと書込みイネーブル信号ＷＥｂに応答して、制御論理回路１２が、入力バッファ１１を介して連続的に受信されるコマンド信号ＣＭＤ１とアドレス信号ＡＤＤを受信し、プログラム命令ＰＧＭ、ロウアドレス信号ＲＡＤＤおよびカラムアドレス信号ＣＡＤＤを発生する。この際、コマンド信号ＣＭＤ１は、フラッシュメモリ装置１０の動作モードを決定するページプログラムセットアップコード(page program setup code)を含み、アドレス信号ＡＤＤは、メモリセルブロックＢ１〜ＢＫのいずれか一つに含まれるページの一つに対応する。
【０００３】
高電圧発生器１３前記プログラム命令ＰＧＭに応答してプログラムのためのバイアス電圧を発生し、Ｘデコーダ１４は、ロウアドレス信号ＲＡＤＤに応答して、メモリセルブロックＢ１〜ＢＫのいずれか一つにバイアス電圧を供給する。ページバッファ１５は、データ入出力回路１７およびＹデコーダ１６を介して受信されるデータ信号ＤＩをラッチし、メモリセルブロックＢ１〜ＢＫによって共有されるビットライン（図示せず）に出力する。その後、制御論理回路１２がコマンド信号ＣＭＤ２を受信し、レディー／ビジーバー(ready/busy bar)信号Ｒ／Ｂｂを設定された時間Ｔにディスエーブルさせる。コマンド信号ＣＤＭ２は、フラッシュメモリ装置１０のプログラム動作を指示する確認コード(confirm code)を含む。外部のメモリコントローラ（図示せず）は、レディー／ビジーバー信号Ｒ／Ｂｂを受信し、フラッシュメモリ装置１０がプログラム動作状態であることを認識する。すなわち、レディー／ビジーバー信号Ｒ／Ｂｂがディスエーブルされるまでの時間の間、メモリセルブロックＢ１〜ＢＫのいずれか一つに含まれるページの一つに対するプログラム動作が実行される。このように、フラッシュメモリ装置１０のプログラム動作が１回に１ページずつ実行されるので、メモリセルブロックＢ１〜ＢＫ全体がプログラムされるためには、上述した過程が繰り返し行われなければならない。結局、メモリセルブロックの数が増加すると、全体のプログラム時間が増加する。
【０００４】
最近は、トータルのプログラム時間を減らすために、キャッシュプログラム方式がフラッシュメモリ装置に適用されている。キャッシュプログラム方式では、キャッシュバッファが次にプログラムされるべきページのデータを予め記憶し、該当ページのプログラム動作の際にその記憶されたデータをページバッファに伝達するため、トータルのプログラム時間が減少する。したがって、キャッシュプログラム方式が適用されたフラッシュメモリ装置のプログラム速度が増加できる。一方、最近は、相対的にデータ処理量(throughput)の少ないシングル型フラッシュメモリ装置の欠点を補完するために、複数のプレーンを含む様々な形のマルチプレーン型フラッシュメモリ装置が提案されている。マルチプレーン型フラッシュメモリ装置は、増加したデータ処理量を持つが、プレーンが順次プログラムされるので、マルチプレーン型フラッシュメモリ装置のトータルプログラム時間が増加する。すなわち、プレーンのいずれか一つがページ単位でプログラム動作を行う間、残りのプレーンはプログラム動作を行わない。したがって、マルチプレーン型フラッシュメモリ装置のトータルプログラム動作時間がシングルプレーン型フラッシュメモリ装置のトータルプログラム動作時間よりさらに大きいという問題点があった。また、プレーンのいずれか一つを選択し、その選択されたプレーンにデータをプログラムしまたは選択されたプレーンからデータを読み出すために、外部のメモリコントローラがブロックアドレス信号以外にプレーンアドレス信号をさらに発生しなければならないという煩わしさがある。また、フラッシュメモリ装置がプレーンをそれぞれ制御するための複雑な制御回路を備えなければならないという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、この発明の目的は、複雑な回路構成なしで、複数のビットを含むチップイネーブル信号によって複数のプレーンのプログラム動作および読出し動作を同時に実行することにより、その動作速度とデータ処理量を増加させることが可能なフラッシュメモリ装置を提供することにある。
【０００６】
この発明の他の目的は、複雑な回路構成なしで、複数のビットを含むチップイネーブル信号によって複数のプレーンのプログラム動作を同時に実行することにより、その動作速度とデータ処理量を増加させることが可能なフラッシュメモリ装置のプログラム動作制御方法を提供することにある。
【０００７】
この発明の別の目的は、複雑な回路構成なしで、複数のビットを含むチップイネーブル信号によって複数のプレーンの読出し動作を同時に実行することにより、その動作速度とデータ処理量を増加させることが可能なフラッシュメモリ装置の読出し動作制御方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、この発明に係るフラッシュメモリ装置は、複数のメモリセルブロックをそれぞれ含む複数のプレーンと、複数のプレーンにそれぞれ一つずつ対応するように配置され、それぞれが入力データをラッチし、そのラッチされた入力データを対応するプレーンに出力しまたは対応するプレーンから受信される出力データをラッチし、そのラッチされた出力データを出力するページバッファと、ページバッファにそれぞれ一つずつ対応するように配置され、それぞれがキャッシュ入力制御信号のいずれか一つに応答して入力データまたはラッチされた出力データを記憶し、その記憶されたデータをキャッシュ出力制御信号のいずれか一つに応答して、対応するページバッファまたは外部装置に出力するキャッシュバッファと、複数のビットを含むチップイネーブル信号とコマンド信号に応答してキャッシュ入力制御信号とキャッシュ出力制御信号を発生する制御論理回路とを含んで構成される。
【０００９】
また、上記他の課題を解決するために、この発明に係るフラッシュメモリ装置のプログラム動作制御方法は、コマンド信号に応答してプログラム命令を発生する段階と、複数のプレーンにそれぞれ対応するように配置されるキャッシュバッファに一つずつ連続的に入力データを記憶する段階と、前記プログラム命令に応答してプログラム動作のためのバイアス電圧を発生し、ロウアドレス信号とカラムアドレス信号に基づいて複数のプレーンそれぞれのメモリセルブロックのいずれか一つを選択し、その選択されたメモリセルブロックにバイアス電圧を印加する段階と、キャッシュバッファに記憶されたデータを同時に複数のプレーンに出力する段階とを含んでなる。
【００１０】
また、前記別の課題を解決するために、この発明に係るフラッシュメモリ装置の読出し動作制御方法は、コマンド信号に応答して読出し命令を発生する段階と、読出し命令に応答して読出し動作のためのバイアス電圧を発生し、ロウアドレス信号とカラムアドレス信号に基づいて複数のプレーンそれぞれのメモリセルブロックのいずれか一つを選択し、その選択されたメモリセルブロックにバイアス電圧を印加する段階と、複数のプレーンの出力データを複数のプレーンにそれぞれ対応するように配置されるキャッシュバッファに同時にそれぞれ記憶する段階と、キャッシュバッファに記憶されたデータを一つずつ連続的に外部装置に出力する段階とを含んでなる。
【発明の効果】
【００１１】
この発明によれば、複雑な回路構成なしで、複数のビットを含むチップイネーブル信号によって複数のプレーンのプログラム動作および読出し動作を同時に実行することにより、その動作速度とデータ処理量を増加させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照してこの発明の好適な実施例を詳細に説明する。なお、これらの実施例は、様々な形に変形することができ、この発明の範囲を限定するものではない。これらの実施例は、この発明の開示を完全にし、当該技術分野で通常の知識を有する者にこの発明の範疇を完全に知らせるために提供されるものである。
【００１３】
図３は、この発明の一実施例に係るフラッシュメモリ装置のブロック図である。図３を参照すると、フラッシュメモリ装置１００は、入力バッファ１１０、制御論理回路１２０、高電圧発生器１３０、Ｘデコーダ１４０、Ｙデコーダ１５０、複数のプレーンＰＬ１〜ＰＬＭ（Ｍは整数）、ページバッファＰＢ１〜ＰＢＭ（Ｍは整数）、キャッシュバッファＣＢ１〜ＣＢＭ（Ｍは整数）およびデータ入出力回路１６０を含む。入力バッファ１１０は、外部アドレス信号ＡＤＤまたはコマンド信号ＣＭＤ１、ＣＭＤ２およびＣＭＤ３のいずれか一つ）を受信して制御論理回路１２０に出力する。制御論理回路１２０は、チップイネーブル信号ＣＥｂと制御信号ＲＥｂ、ＷＥｂ、ＡＬＥ、ＣＬＥに応答して、コマンド信号ＣＭＤ１、ＣＭＤ２およびＣＭＤ３のいずれか一つまたは外部アドレス信号ＡＤＤを受信する。好ましくは、チップイネーブル信号ＣＥｂは、ビットＢ１〜ＢＭ（Ｍは整数）を含む。制御論理回路１２０は、コマンド信号ＣＭＤ１、ＣＭＤ２およびＣＭＤ３のいずれか一つに応答して、プログラム命令ＰＧＭ、読出し命令ＲＥＡＤおよび消去命令ＥＲＳのいずれか一つを発生する。好ましくは、制御論理回路１２０は、ページプログラムセットアップコード（例えば８０ｈ）を含むコマンド信号ＣＭＤ１に応答して、プログラム命令ＰＧＭを発生する。また、読出しコード（例えば、００ｈまたは０１ｈ）を含むコマンド信号ＣＭＤ３に応答して、制御論理回路１２０が読出し命令ＲＥＡＤを発生する。制御論理回路１２０は、プログラム命令ＰＧＭを発生した後、確認コード（例えば、１０ｈ）を含むコマンド信号ＣＭＤ２を受信すると、レディー／ビジーバー信号Ｒ／Ｂｂを設定された時間（Ｔ４、図４参照）にディスエーブルさせる。その結果、メモリコントローラ（図示せず）などの外部制御装置がレディー／ビジーバー信号Ｒ／Ｂｂを受信し、フラッシュメモリ装置１００がプログラム動作状態であることを認識する。また、制御論理回路１２０は、読出し命令ＲＥＡＤを発生した後、外部アドレス信号ＡＤＤを受信すると、レディー／ビジーバー信号Ｒ／Ｂｂを設定された時間（Ｄ２、図５参照）にディスエーブルさせる。その結果、外部制御装置がレディー／ビジーバー信号Ｒ／Ｂｂを受信し、フラッシュメモリ装置１００が読出し動作状態であることを認識する。
【００１４】
また、制御論理回路１２０は、コマンド信号ＣＭＤ１、ＣＭＤ２とチップイネーブル信号ＣＥｂのビットＢ１〜ＢＭに応答して、キャッシュ入力制御信号ＣＩＳ１〜ＣＩＳＭ（Ｍは整数）とキャッシュ出力制御信号ＣＯＳ１〜ＣＯＳＭ（Ｍは整数）を発生する。これをより詳しく説明すると、制御論理回路１２０がコマンド信号ＣＭＤ１に応答してプログラム命令ＰＧＭを発生した後、ビットＢ１〜ＢＭが一つずつ連続的に設定の時間（Ｔ２、図４を参照）に設定された論理値に変更されるとき、キャッシュ入力制御信号ＣＩＳ１〜ＣＩＳＭを一つずつ連続的に設定された時間Ｔ２にイネーブルさせる。例えば、設定された論理値は、「０」に設定することができる。プログラムＰＧＭを発生した後、コマンド信号ＣＭＤ２を受信し、ビットＢ１〜ＢＭが同時に設定された時間（Ｔ３、図４を参照）に前記設定された論理値に変更されるとき、制御論理回路１２０は、キャッシュ出力制御信号ＣＯＳ１〜ＣＯＳＭを設定された時間Ｔ４に同時にイネーブルさせる。
【００１５】
制御論理回路１２０は、コマンド信号ＣＭＤ３に応答して読出し命令ＲＥＡＤを発生した後、レディー／ビジーバー信号Ｒ／Ｂｂがディスエーブルされる間（Ｄ２）に、キャッシュ出力制御信号ＣＯＳ１〜ＣＯＳＭを同時にイネーブルさせる。好ましくは、制御論理回路１２０がコマンド信号ＣＤＭ３を受信するとき、ビットＢ１〜ＢＭが設定された論理値に変更され、レディー／ビジーバー信号Ｒ／Ｂｂがディスエーブルされる間、設定された論理値に維持される。また、制御論理回路１２０は、読出し命令ＲＥＡＤを発生した後、ビットＢ１〜ＢＭが一つずつ連続的に設定された時間（Ｄ３、図５参照）に設定された論理値に変更されるとき、キャッシュ出力制御信号ＣＯＳ１〜ＣＯＳＭを一つずつ連続的に設定された時間Ｄ３にイネーブルさせる。
【００１６】
高電圧発生器１３０は、プログラム命令ＰＧＭ、読出し命令ＲＥＡＤおよび消去命令ＥＲＳのいずれか一つに応答して、バイアス電圧ＶＤ、ＶＳ、ＶＷ１〜ＶＷＫ（Ｋは整数）を発生する。ＶＤは、ドレイン選択ライン（図示せず）に供給される電圧であり、ＶＳは、ソース選択ライン（図示せず）に供給される電圧であり、ＶＷ１〜ＶＷＫは、ワードライン（図示せず）に供給される電圧である。Ｘデコーダ１４０は、ロウアドレス信号ＲＡＤＤに基づいて、複数のプレーンＰＬ１〜ＰＬＭそれぞれのメモリセルブロックＭＢ１〜ＭＢｎのいずれか一つを選択し、その選択されたメモリセルブロックにバイアス電圧ＶＤ、ＶＳ、ＶＷ１〜ＶＷＫを供給する。図３に示していないが、Ｘデコーダ１４０は、ロウアドレス信号ＲＡＤＤをデコードしてロウデコーディング信号を発生し、ロウデコーディング信号に基づいて複数のプレーンＰＬ１〜ＰＬＭそれぞれのメモリセルブロックＭＢ１〜ＭＢｎのいずれか一つを選択する。Ｙデコーダ１５０は、カラムアドレス信号ＣＡＤＤをデコードしてカラムデコーディング信号ＣＤＥＣを発生し、カラムデコーディング信号ＣＤＥＣをページバッファＰＢ１〜ＰＢＭにそれぞれ出力する。
【００１７】
ページバッファＰＢ１〜ＰＢＭは、プレーンＰＬ１〜ＰＬＭにそれぞれ一つずつ対応するように配置され、キャッシュバッファＣＢ１〜ＣＢＭにそれぞれ連結される。ページバッファＰＢ１〜ＰＢＭそれぞれは、対応するキャッシュバッファＣＢ１〜ＣＢＭのいずれか一つから受信される入力データＤｉ１〜ＤｉＭのいずれか一つ（Ｍは整数）をラッチしまたはカラムデコーディング信号ＣＤＥＣに応答して対応するプレーンＰＬ１〜ＰＬＭのいずれか一つのビットライン（図示せず）の一部または全体を選択し、その選択されたビットラインから受信される出力データＤｏ１〜ＤｏＭのいずれか一つ（Ｍは整数）をラッチする。ページバッファＰＢ１〜ＰＢＭのそれぞれは、カラムデコーディング信号ＣＤＥＣに応答して、対応するプレーンＰＬ１〜ＰＬＭのいずれか一つのビットライン（図示せず）の一部または全体を選択し、その選択されたビットラインにラッチされたデータを出力し、またはラッチされたデータを対応するキャッシュバッファＣＢ１〜ＣＢＭのいずれか一つに出力する。
【００１８】
キャッシュバッファＣＢ１〜ＣＢＭは、キャッシュ入力制御信号ＣＩＳ１〜ＣＩＳＭにそれぞれ応答して、データ入出力回路１６０を介して受信される入力データＤｉ１〜ＤｉＭをそれぞれ記憶し、またはページバッファＰＢ１〜ＰＢＭから受信される出力データＤｏ１〜ＤｏＭをそれぞれ記憶する。好ましくは、キャッシュ入力制御信号ＣＩＳ１〜ＣＩＳＭがイネーブルされるとき、キャッシュバッファＣＢ１〜ＣＢＭが入力データＤｉ１〜ＤｉＭまたは出力データＤｏ１〜ＤｏＭをそれぞれ記憶する。また、キャッシュバッファＣＢ１〜ＣＢＭは、キャッシュ出力制御信号ＣＯＳ１〜ＣＯＳＭにそれぞれ応答して、自分にそれぞれ記憶されたデータＤｉ１〜ＤｉＭまたはＤｏ１〜ＤｏＭをページバッファＰＢ１〜ＰＢＭまたはデータ入出力回路１６０を介して外部装置（図示せず）にそれぞれ出力する。好ましくは、キャッシュバッファＣＢ１〜ＣＢＭは、キャッシュ出力制御信号ＣＯＳ１〜ＣＯＳＭがイネーブルされるとき、自己にそれぞれ記憶されているデータＤｉ１〜ＤｉＭまたはＤｏ１〜ＤｏＭを出力する。
【００１９】
次に、図３および図４を参照して、フラッシュメモリ装置１００のプログラム動作を詳細に説明する。図４は、図３に示したフラッシュメモリ装置のプログラム動作に関連する信号のタイミング波形図である。まず、初期にチップイネーブル信号ＣＥｂのビットＢ１〜ＢＭの論理値が設定された時間Ｔ１に論理「０」に変更され、制御信号ＣＬＥ、ＡＬＥが連続的にイネーブルされ、制御信号ＷＥｂがトグルされる。制御論理回路１２０は、制御信号ＣＬＥ、ＷＥｂに応答してコマンド信号ＣＭＤ１を受信し、プログラム命令ＰＧＭを発生する。また、制御論理回路１２０は、制御信号ＡＬＥ、ＷＥｂに応答して外部アドレス信号ＡＤＤを受信し、外部アドレス信号ＡＤＤに基づいてロウアドレス信号ＲＡＤＤとカラムアドレス信号ＣＡＤＤを発生する。
【００２０】
その後、ビットＢ１〜ＢＭの論理値が一つずつ連続的に、設定された時間Ｔ２に論理「０」に変更される。すなわち、ビットＢ１〜ＢＭのいずれか一つの論理値が論理「０」のとき、残りの論理値は論理「１」に維持される。
【００２１】
制御論理回路１２０は、ビットＢ１〜ＢＭに応答して、キャッシュ入力制御信号ＣＩＳ１〜ＣＩＳＭを一つずつ連続的に設定された時間Ｔ２にイネーブルさせる。例えば、制御論理回路１２０は、ビットＢ１が論理「０」に変更されるとき、キャッシュ入力制御信号ＣＩＳ１を設定された時間Ｔ２にイネーブルさせる。キャッシュ入力制御信号ＣＩＳ１〜ＣＩＳＭに応答して、キャッシュバッファＣＢ１〜ＣＢＭが一つずつ連続的に入力データＤｉ１〜ＤｉＭを記憶する。例えば、キャッシュ入力制御信号ＣＩＳ１がイネーブルされるとき、キャッシュバッファＣＢ１が入力データＤｉ１を記憶する。キャッシュバッファＣＢ１と同様に、キャッシュバッファＣＢ２〜ＣＢＭは、キャッシュ入力制御信号ＣＩＳ２〜ＣＩＳＭがそれぞれイネーブルされるとき、入力データＤｉ２〜ＤｉＭをそれぞれ記憶する。キャッシュバッファＣＢ１〜ＣＢＭ全てに入力データＤｉ１〜ＤｉＭが記憶された後、ビットＢ１〜ＢＭの論理値が設定された時間Ｔ３に同時に論理「０」に変更される。また、制御論理回路１２０が制御信号ＣＬＥ、ＷＥｂに応答してコマンド信号ＣＭＤ２を受信し、コマンド信号ＣＭＤ２に応答してレディー／ビジーバー信号Ｒ／Ｂｂを設定された時間Ｔ４にディスエーブルする。制御論理回路１２０は、ビットＢ１〜ＢＭが論理「０」になり、レディー／ビジーバー信号Ｒ／Ｂｂがディスエーブルされる間、キャッシュ出力制御信号ＣＯＳ１〜ＣＯＳＭを同時にイネーブルする。キャッシュ出力制御信号ＣＯＳ１〜ＣＯＳＭに応答して、キャッシュバッファＣＢ１〜ＣＢＭが自己に記憶された入力データＤｉ１〜ＤｉＭを同時にページバッファＰＢ１〜ＰＢＭにそれぞれ出力する。その結果、ページバッファＰＢ１〜ＰＢＭが入力データＤｉ１〜ＤｉＭをそれぞれラッチする。
【００２２】
高電圧発生器１３０は、プログラム命令ＰＧＭに応答して、プログラム動作のためのバイアス電圧ＶＤ、ＶＳ、ＶＷ１〜ＶＷＫを発生する。Ｘデコーダ１４０は、ロウアドレス信号ＲＡＤＤに基づいて、プレーンＰＬ１〜ＰＬＭそれぞれのメモリセルブロックＭＢ１〜ＭＢｎのいずれか一つを選択する。例えば、Ｘデコーダ１４０がプレーンＰＬ１〜ＰＬＭそれぞれのメモリセルブロックＭＢ１を選択した場合、Ｘデコーダ１４０は、プレーンＰＬ１〜ＰＬＭのメモリセルブロックＭＢ１ｓにバイアス電圧ＶＤ、ＶＳ、ＶＷ１〜ＶＷＫを供給する。Ｙデコーダ１５０は、カラムアドレス信号ＣＡＤＤをデコードし、カラムデコーディング信号ＣＤＥＣをページバッファＰＢ１〜ＰＢＭにそれぞれ出力する。ページバッファＰＢ１〜ＰＢＭそれぞれは、カラムデコーディング信号ＣＤＥＣに応答して、プレーンＰＬ１〜ＰＬＭそれぞれのビットラインの一部または全体を選択し、その選択されたビットラインにラッチされた入力データＤｉ１〜ＤｉＭをそれぞれ出力する。その結果、プレーンＰＬ１〜ＰＬＭのメモリセルブロックＭＢ１ｓのロウアドレス信号ＲＡＤＤに対応するページが同時にプログラムされる。
【００２３】
次に、図３および図５を参照してフラッシュメモリ装置１００の読出し動作を詳細に説明する。図５は、図３に示したフラッシュメモリ装置の読出し動作に関連する信号のタイミング波形図である。図５を参照すると、まず、初期にチップイネーブル信号ＣＥｂのビットＢ１〜ＢＭの論理値が設定された時間Ｄ１に論理「０」に変更され、制御信号ＣＬＥ、ＡＬＥが連続的にイネーブルされ、制御信号ＷＥｂがトグルされる。制御論理回路１２０は、制御信号ＣＬＥ、ＷＥｂに応答して、コマンド信号ＣＭＤ３を受信し、読出し命令ＲＥＡＤを発生する。また、制御論理回路１２０は、制御信号ＡＬＥ、ＷＥｂに応答して外部アドレス信号ＡＤＤを受信し、外部アドレス信号ＡＤＤに基づいてロウアドレス信号ＲＡＤＤとカラムアドレス信号ＣＡＤＤを発生する。
【００２４】
高電圧発生器１３０は、読出し命令ＲＥＡＤに応答して、読出し動作のためのバイアス電圧ＶＤ、ＶＳ、ＶＷ１〜ＶＷＫを発生する。Ｘデコーダ１４０は、ロウアドレス信号ＲＡＤＤに基づいて、プレーンＰＬ１〜ＰＬＭそれぞれのメモリセルブロックＭＢ１〜ＭＢｎのいずれか一つを選択する。例えば、Ｘデコーダ１４０がプレーンＰＬ１〜ＰＬＭそれぞれのメモリセルブロックＭＢ２を選択した場合、Ｘデコーダ１４０は、プレーンＰＬ１〜ＰＬＭのメモリセルブロックＭＢ２ｓにバイアス電圧ＶＤ、ＶＳ、ＶＷ１〜ＶＷＫを供給する。Ｙデコーダ１５０は、カラムアドレス信号ＣＡＤＤをデコードし、カラムデコーディング信号ＣＤＥＣをページバッファＰＢ１〜ＰＢＭにそれぞれ出力する。ページバッファＰＢ１〜ＰＢＭそれぞれは、カラムデコーディング信号ＣＤＥＣにそれぞれ応答して、プレーンＰＬ１〜ＰＬＭそれぞれのビットラインの一部または全体を選択し、その選択されたビットラインから受信される出力データＤｏ１〜ＤｏＭのいずれか一つをラッチする。結果として、ページバッファＰＢ１〜ＰＢＭがプレーンＰＬ１〜ＰＬＭのメモリセルブロックＭＢ２ｓのロウアドレス信号ＲＡＤＤに対応するページの出力データＤｏ１〜ＤｏＭをそれぞれラッチする。したがって、プレーンＰＬ１〜ＰＬＭのメモリセルブロックＭＢ２のロウアドレス信号ＲＡＤＤに対応するページのデータを同時に読み出す。
【００２５】
一方、制御論理回路１２０は、外部アドレス信号ＡＤＤを受信すると、設定された時間Ｄ２にレディー／ビジーバー信号Ｒ／Ｂｂをディスエーブルさせる。この際、制御信号ＲＥｂがトグルされる。制御論理回路１２０は、レディー／ビジーバー信号Ｒ／Ｂｂがディスエーブルされる間、キャッシュ入力制御回路ＣＩＳ１〜ＣＩＳＭを同時にイネーブルする。その結果、キャッシュバッファＣＢ１〜ＣＢＭが同時にキャッシュ入力制御信号ＣＩＳ１〜ＣＩＳＭに応答して、ページバッファＰＢ１〜ＰＢＭによってそれぞれラッチされた出力データＤｏ１〜ＤｏＭをそれぞれ記憶する。
【００２６】
その後、ビットＢ１〜ＢＭの論理値が一つずつ連続的に、設定された時間Ｄ３に論理「０」に変更される。すなわち、ビットＢ１〜ＢＭのいずれか一つの論理値が論理「０」のとき、残りの論理値は論理「１」に維持される。
【００２７】
制御論理回路１２０は、ビットＢ１〜ＢＭに応答して、キャッシュ出力制御信号ＣＯＳ１〜ＣＯＳＭを一つずつ連続的に、設定された時間Ｄ３にイネーブルする。例えば、制御論理回路１２０は、ビットＢ１が論理「０」に変更されるとき、キャッシュ出力制御信号ＣＯＳ１を設定された時間Ｄ３にイネーブルする。キャッシュ出力制御信号ＣＯＳ１〜ＣＯＳＭに応答して、キャッシュバッファＣＢ１〜ＣＢＭが、一つずつ連続的に、自己に記憶された出力データＤｏ１〜ＤｏＭのいずれか一つをデータ入出力回路１６０を介して外部装置に出力する。結果として、データ入出力回路１６０から出力データＤｏ１〜ＤｏＭが連続的に出力される。
【００２８】
図６は、この発明に係るフラッシュメモリ装置のプログラム動作によるデータ処理量とシングルプレーン型フラッシュメモリ装置のプログラム動作によるデータ処理量を示すグラフである。グラフＡ１は、この発明に係るフラッシュメモリ装置のプログラム動作によるデータ処理量を示す。グラフＡ２は、キャッシュバッファを含むシングルプレーン型フラッシュメモリ装置のプログラム動作によるデータ処理量を示す。また、グラフＡ３は、キャッシュバッファを含まないシングルプレーン型フラッシュメモリ装置のプログラム動作によるデータ処理量を示す。また、前記グラフＡ１〜Ａ３は、プログラム時間ｔＰＲＯＧが２００μｓのときの各フラッシュメモリ装置のデータ処理量を示す。図６に示すように、この発明に係るフラッシュメモリ装置のデータ処理量がシングルプレーン型フラッシュメモリ装置のデータ処理量より一層大きいことが分かる。これを詳しく説明すると、この発明に係るフラッシュメモリ装置のプログラム動作によるデータ処理量Ｔ１とキャッシュバッファを含まないシングルプレーン型フラッシュメモリ装置のプログラム動作によるデータ処理量Ｔ２は、下記の式［数１］で表現できる。
【００２９】
【数１】
2006252747.tif 000003
【００３０】
式［数１］によれば、この発明のフラッシュメモリ装置のプログラム動作によるデータ処理量Ｔ１が前記シングルプレーン型フラッシュメモリ装置のプログラム動作によるデータ処理量Ｔ２より大きいことが分かる。
【００３１】
上述したこの発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は、この発明を説明するためのものであって、制限するものではないことに注意すべきである。また、当該技術分野で通常の知識を有する者であれば、この発明は、この発明の技術的思想の範囲内で様々な形態の実施が可能であることを理解できるであろう。
【図面の簡単な説明】
【００３２】
【図１】従来のフラッシュメモリ装置のブロック図である。
【図２】図１に示すフラッシュメモリ装置のプログラム動作に関連する信号のタイミング波形図である。
【図３】この発明の一実施例に係るフラッシュメモリ装置のブロック図である。
【図４】図３に示すフラッシュメモリ装置のプログラム動作に関連する信号のタイミング波形図である。
【図５】図３に示すフラッシュメモリ装置の読出し動作に関連する信号のタイミング波形図である。
【図６】この発明に係るフラッシュメモリ装置のプログラム動作によるデータ処理量とシングルプレーン型フラッシュメモリ装置のプログラム動作によるデータ処理量を示すグラフである。
【符号の説明】
【００３３】
１００  …  フラッシュメモリ装置
１１０  …  入力バッファ
１２０  …  制御論理回路
１３０  …  高電圧発生器
１４０  …  Ｘデコーダ
１５０  …  Ｙデコーダ
１６０  …  データ入出力回路
ＰＬ１〜ＰＬＭ  …  プレーン
ＰＢ１〜ＰＢＭ  …  ページバッファ
ＣＢ１〜ＣＢＭ  …  キャッシュバッファ
ＭＢ１〜ＭＢｎ  …  メモリセルブロック
【図１】
2006252747.tif 000004
【図２】
2006252747.tif 000005
【図３】
2006252747.tif 000006
【図４】
2006252747.tif 000007
【図５】
2006252747.tif 000008
【図６】
2006252747.tif 000009