(57)【要約】【課題】デュアルストレージノードを備える半導体メモリ装置とその製造及び動作方法を提供する。【解決手段】基板４０と、基板４０に形成された第１トランジスタと、第１トランジスタのソース領域４２に連結された第１ストレージノードと、第１トランジスタのドレイン領域４４に連結された第２ストレージノードと、第１及び第２ストレージノードに同時に接触された第１プレートライン６２と、を備えることを特徴とする半導体メモリ装置である。【選択図】図２
2006228413.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成された第１トランジスタと、
前記第１トランジスタのソース領域に連結された第１ストレージノードと、
前記第１トランジスタのドレイン領域に連結された第２ストレージノードと、
前記第１及び第２ストレージノードに同時に接触された第１プレートラインと、を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記基板に形成された前記ソース領域及び前記第１ストレージノードを共有する第２トランジスタと、
前記基板に形成された前記ドレイン領域及び前記第２ストレージノードを共有する第３トランジスタと、をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第２トランジスタ上に前記第１ストレージノードと接触された第２プレートラインが備えられ、前記第１プレートラインと前記第２プレートラインとは電気的に分離されていることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記第３トランジスタ上に前記第２ストレージノードと接触された第３プレートラインが備えられ、前記第１プレートラインと前記第３トランジスタ上の第３プレートラインとは、電気的に分離されていることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記第１及び第２ストレージノードは、キャパシタまたは強誘電体キャパシタであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記第１及び第２ストレージノードは、ＰＲＡＭのストレージノード及びＲＲＡＭのストレージノードのうち何れか一つであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記ＰＲＡＭのストレージノード及びＲＲＡＭのストレージノードのうち何れか一つは、前記第１トランジスタがオン状態であるとき、前記ＰＲＡＭのストレージノード及びＲＲＡＭのストレージノードのうち何れか一つの最小抵抗が、前記第１トランジスタの抵抗より大きい物質層であることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
導電性不純物が注入されており、相互離隔された複数のドーピング領域が存在する基板と、
前記ドーピング領域の間の前記基板上に形成されたゲートと、
前記ドーピング領域に一対一に連結された複数のストレージノードと、
前記ストレージノードの間に備えられており、隣接した二つのストレージノードに接触されたプレートラインと、を備えることを特徴とする半導体メモリ装置。
【請求項９】
前記ストレージノードは、キャパシタまたは強誘電体キャパシタであることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記ストレージノードは、ＰＲＡＭのストレージノード及びＲＲＡＭのストレージノードのうち何れか一つであることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１１】
前記ＰＲＡＭのストレージノード及びＲＲＡＭのストレージノードのうち何れか一つは、前記ＰＲＡＭのストレージノード及びＲＲＡＭのストレージノードのうち何れか一つの最小抵抗が、第１トランジスタがオン状態である時の前記第１トランジスタの抵抗より大きい物質であることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
基板上にトランジスタを形成する第１ステップと、
前記基板上に前記トランジスタを覆う第１層間絶縁層を形成する第２ステップと、
前記第１層間絶縁層に前記トランジスタのソース領域及びドレイン領域が露出される第１及び第２コンタクトホールを形成する第３ステップと、
前記第１及び第２コンタクトホールにそれぞれ第１及び第２導電性プラグを充填する第４ステップと、
前記第１層間絶縁層上に前記第１及び第２導電性プラグの上面を覆う第１及び第２ストレージノードを形成する第５ステップと、を含むことを特徴とする半導体メモリ装置の製造方法。
【請求項１３】
前記第１及び第２ストレージノードは分離されるように形成するか、またはそれらの構成要素の一部が連結されるように形成することを特徴とする請求項１２に記載の半導体メモリ装置の製造方法。
【請求項１４】
前記第１及び第２ストレージノードは、キャパシタまたは強誘電体キャパシタであることを特徴とする請求項１２に記載の半導体メモリ装置の製造方法。
【請求項１５】
前記第１及び第２ストレージノードは、ＰＲＡＭのストレージノード及びＲＲＡＭのストレージノードのうち何れか一つであることを特徴とする請求項１２に記載の半導体メモリ装置の製造方法。
【請求項１６】
前記ＰＲＡＭのストレージノード及びＲＲＡＭのストレージノードのうち何れか一つは、前記ＰＲＡＭのストレージノード及びＲＲＡＭのストレージノードのうち何れか一つの最小抵抗が、第１トランジスタがオン状態である時の前記第１トランジスタの抵抗より大きい物質で形成することを特徴とする請求項１５に記載の半導体メモリ装置の製造方法。
【請求項１７】
前記第５ステップは、
前記第１層間絶縁層上に前記第１及び第２導電性プラグを覆う第２層間絶縁層を形成するステップと、
前記第２層間絶縁層に少なくとも前記第１及び第２導電性プラグの上面がそれぞれ露出される第１及び第２ビアホールを形成するステップと、
前記第１及び第２ビアホールをそれぞれ前記第１及び第２キャパシタの下部電極で充填するステップと、
前記第２層間絶縁層の厚さを一部除去して前記下部電極の一部を露出させるステップと、
前記下部電極の露出された部分を覆う誘電層を形成するステップと、
前記誘電層上に上部電極を前記下部電極上で不連続になるように形成するステップと、をさらに含むことを特徴とする請求項１４に記載の半導体メモリ装置の製造方法。
【請求項１８】
前記第５ステップは、
前記第１層間絶縁層上に前記第１及び第２導電性プラグを覆う前記第２層間絶縁層を形成するステップと、
前記第２層間絶縁層上にエッチング阻止層を形成するステップと、
前記エッチング阻止層上に第３層間絶縁層を形成するステップと、
前記第２層間絶縁層、前記エッチング阻止層、及び前記第３層間絶縁層に少なくとも前記第１及び第２導電性プラグの上面がそれぞれ露出される第１及び第２ビアホールを形成するステップと、
前記第１及び第２ビアホールをそれぞれ前記第１及び第２キャパシタの下部電極で充填するステップと、
前記第３層間絶縁層を除去して前記下部電極の一部を露出させるステップと、
前記下部電極の露出された部分を覆う誘電層を形成するステップと、
前記誘電層上に上部電極を前記下部電極上で不連続になるように形成するステップと、をさらに含むことを特徴とする請求項１４に記載の半導体メモリ装置の製造方法。
【請求項１９】
前記第５ステップは、
前記第１層間絶縁層上に前記第１及び第２導電性プラグを覆う第２層間絶縁層を形成するステップと、
前記第２層間絶縁層に少なくとも前記第１及び第２導電性プラグの上面がそれぞれ露出される第１及び第２ビアホールを形成するステップと、
前記第１及び第２ビアホールをそれぞれ下部電極で充填するステップと、
前記第２層間絶縁層上に下部電極を覆うストレージノード層を形成するステップと、
前記ストレージノード層上に一つの上部電極が二つの前記下部電極に対応するように形成するステップと、を含むことを特徴とする請求項１５に記載の半導体メモリ装置の製造方法。
【請求項２０】
基板と、前記基板に形成された第１トランジスタと、前記第１トランジスタのソース領域に連結された第１ストレージノードと、前記第１トランジスタのドレイン領域に連結された第２ストレージノードと、を備え、前記第１及び第２ストレージノードに同時に接触されたプレートラインを備える半導体メモリ装置の動作方法において、
前記第１トランジスタをオフ状態に維持し、前記ドレイン領域をフローティングさせる第１ステップと、
前記第１トランジスタのソース領域と前記プレートラインとの間に第１電位差を形成する第２ステップと、を含むことを特徴とする半導体メモリ装置の動作方法。
【請求項２１】
前記第２ステップ以後に、
前記第１トランジスタをオフ状態に維持しつつ、前記ソース領域をフローティングさせる第３ステップと、
前記ドレイン領域と前記プレートラインとの間に第２電位差を形成する第４ステップと、をさらに含むことを特徴とする請求項２０に記載の半導体メモリ装置の動作方法。
【請求項２２】
前記第１電位差は、前記ソース領域に書き込み電圧を印加し、前記プレートラインに０Ｖを印加して形成することを特徴とする請求項２０に記載の半導体メモリ装置の動作方法。
【請求項２３】
前記第１電位差は、前記ソース領域に０Ｖを印加し、前記プレートラインに書き込み電圧を印加して形成することを特徴とする請求項２０に記載の半導体メモリ装置の動作方法。
【請求項２４】
前記第２電位差は、前記ドレイン領域に書き込み電圧を印加し、前記プレートラインに０Ｖを印加して形成することを特徴とする請求項２１に記載の半導体メモリ装置の動作方法。
【請求項２５】
前記第２電位差は、前記ドレイン領域にＯＶを印加し、前記プレートラインに書き込み電圧を印加して形成することを特徴とする請求項２１に記載の半導体メモリ装置の動作方法。
【請求項２６】
前記第１及び第２ストレージノードは、キャパシタまたは強誘電体キャパシタであることを特徴とする請求項２０に記載の半導体メモリ装置の動作方法。
【請求項２７】
前記第１及び第２ストレージノードは、ＲＲＡＭのストレージノード及びＰＲＡＭのストレージノードのうち何れか一つであることを特徴とする請求項２０に記載の半導体メモリ装置の動作方法。
【請求項２８】
前記ＲＲＡＭのストレージノード及びＰＲＡＭのストレージノードのうち何れか一つは、前記ＲＲＡＭのストレージノード及びＰＲＡＭのストレージノードのうち何れか一つの最小抵抗が、第１トランジスタがオン状態である時の前記第１トランジスタの抵抗より大きい物質層であることを特徴とする請求項２７に記載の半導体メモリ装置の動作方法。
【請求項２９】
前記ソース領域及び前記第１ストレージノードを共有する第２トランジスタと、
前記ドレイン領域及び前記第２ストレージノードを共有する第３トランジスタと、をさらに備えることを特徴とする請求項２０に記載の半導体メモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、さらに詳細には、デュアルストレージノードを備える半導体メモリ装置とその製造及び動作方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は、揮発性メモリ装置と不揮発性メモリ装置とに大別できる。揮発性メモリ装置は、連続的な電源供給なしにはデータを維持できないメモリ装置を称する。代表的な揮発性メモリ装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が挙げられる。不揮発性メモリ装置は、電源供給なしにも保存されたデータをそのままの状態に維持できるメモリ装置を称する。不揮発性メモリ装置としては、フラッシュメモリ装置が挙げられる。
【０００３】
揮発性メモリ装置と不揮発性メモリ装置とは、相互補完的な関係である。最近、揮発性メモリ装置及び不揮発性メモリ装置の互いの長所を有するメモリ装置についての関心が高まり、多様なメモリ装置が紹介されている。
【０００４】
図１は、従来のメモリ装置のうちの一つであって、ビットライン（ｂｉｔ  ｌｉｎｅ）上に強誘電体キャパシタが形成されたＣＯＢ（ｃａｐａｃｉｔｏｒ  ｏｎ  ｂｉｔｌｉｎｅ）構造を有するＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を示す図面である。
【０００５】
図１を参照すれば、半導体基板１０にトランジスタＴｒが形成されている。半導体基板１０上にトランジスタＴｒのゲート１６を覆う第１層間絶縁層１８が形成されている。第１層間絶縁層１８にトランジスタＴｒのソース領域１２が露出されるコンタクトホール２０が形成されている。第１層間絶縁層１８上にコンタクトホール２０を充填するビットライン２２が存在する。第１層間絶縁層１８上にビットライン２２を覆う第２層間絶縁層２４が形成されている。第１及び第２層間絶縁層１８、２４にドレイン領域１４が露出されるコンタクトホール２５が形成されており、コンタクトホール２５は、導電性プラグ２６で充填されている。第２層間絶縁層２４上に導電性プラグ２６の上面を覆う下部電極２８が存在する。下部電極２８は、ＰＺＴ（ｌｅａｄ−ｚｉｒｃｏｎａｔｅ−ｔｉｔａｎａｔｅ：ジルコン酸チタン酸鉛）層３０で覆われている。ＰＺＴ層３０は、上部電極３２で覆われている。下部電極２８、ＰＺＴ層３０及び上部電極３２は、強誘電体キャパシタをなす。第２層間絶縁層２４上に前記強誘電体キャパシタを覆う第３層間絶縁層３４が形成されている。第３層間絶縁層３４上に上部電極３２に連結されたプレートライン３６が形成されている。
【０００６】
このような従来の技術によるメモリ装置は、一つのトランジスタと一つのキャパシタとを備える揮発性メモリ装置、すなわち、ＤＲＡＭ構造を有しつつ、キャパシタを強誘電体キャパシタに代替して不揮発性メモリ装置の利点も有している。
【０００７】
しかし、このような従来の技術によるメモリ装置は、セル当たり１ビットのデータのみしか記録できないため、セル当たりのデータ集積度が低い。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする技術的課題は、上述した従来の技術が有する問題点を改善するためのものであって、セル当たり２ビットのデータを記録でき、集積度を高めうるデュアルストレージノードを備える半導体メモリ装置を提供することである。
【０００９】
本発明が解決しようとする他の技術的課題は、このような半導体メモリ装置の製造方法を提供することである。
【００１０】
本発明が解決しようとするさらに他の技術的課題は、このような半導体メモリ装置の動作方法を提供することである。
【課題を解決するための手段】
【００１１】
前記課題を達成するために、本発明は、基板と、前記基板に形成された第１トランジスタと、前記第１トランジスタのソース領域に連結された第１ストレージノードと、前記第１トランジスタのドレイン領域に連結された第２ストレージノードと、を備えるが、前記第１及び第２ストレージノードに同時に接触された第１プレートラインを備えることを特徴とする半導体メモリ装置を提供する。
【００１２】
ここで、本発明は、前記基板に形成された前記ソース領域及び前記第１ストレージノードを共有する第２トランジスタと、前記基板に形成された前記ドレイン領域及び前記第２ストレージノードを共有する第３トランジスタとを備えうる。
【００１３】
前記第２トランジスタ上に前記第１ストレージノードと接触された第２プレートラインが備えられ、前記第１プレートラインと前記第２プレートラインとは電気的に分離されている。
【００１４】
前記第３トランジスタ上に前記第２ストレージノードと接触された第２プレートラインが備えられ、前記第１プレートラインと前記第３トランジスタ上の前記第２プレートラインとは、電気的に分離されている。
【００１５】
前記第１及び第２ストレージノードは、キャパシタ、特に強誘電体キャパシタでありうる。また、前記第１及び第２ストレージノードは、キャパシタまたは強誘電体キャパシタであり、ＰＲＡＭのストレージノード及びＲＲＡＭのストレージノードのうち何れか一つでありうる。
【００１６】
前記ＰＲＡＭのストレージノード及びＲＲＡＭのストレージノードのうち何れか一つは、その最小抵抗は、第１トランジスタがオン状態である時の前記第１トランジスタ抵抗より大きい物質でありうる。
【００１７】
本発明はまた、前記課題を達成するために、導電性不純物が注入されており、相互離隔された複数のドーピング領域が存在する基板と、前記ドーピング領域間の前記基板上に形成されたゲートと、前記ドーピング領域に一対一に連結された複数のストレージノードと、前記ストレージノード間に備えられて隣接した二つのストレージノードに接触されたプレートラインと、を備えることを特徴とする半導体メモリ装置を提供する。
【００１８】
前記ストレージノードは、キャパシタまたは強誘電体キャパシタでもあり、ＰＲＡＭのストレージノード及びＲＲＡＭのストレージノードのうち何れか一つでもありうる。
【００１９】
前記ＰＲＡＭのストレージノード及びＲＲＡＭのストレージノードのうち何れか一つの最小抵抗は、第１トランジスタがオン状態である時の前記第１トランジスタ抵抗より大きいこともある。
【００２０】
前記他の課題を達成するために、本発明は、基板上にトランジスタを形成する第１ステップと、前記基板上に前記トランジスタを覆う第１層間絶縁層を形成する第２ステップと、前記第１層間絶縁層に前記トランジスタのソース領域及びドレイン領域が露出される第１及び第２コンタクトホールを形成する第３ステップと、前記第１及び第２コンタクトホールにそれぞれ第１及び第２導電性プラグを充填する第４ステップと、前記第１層間絶縁層上に前記第１及び第２導電性プラグの上面を覆う第１及び第２ストレージノードを形成する第５ステップと、を含むことを特徴とする半導体メモリ装置の製造方法を提供する。
【００２１】
この製造方法で、前記第１ストレージノートと第２ストレージノードとは、分離されるように形成するか、または構成要素の一部が連結されるように形成できる。
【００２２】
前記第１及び第２ストレージノードは、キャパシタ及び強誘電体キャパシタのうち何れか一つでもあり、ＰＲＡＭのストレージノード及びＲＲＡＭのストレージノードのうち何れか一つ場合でもある。このとき、前記ＰＲＡＭのストレージノード及びＲＲＡＭのストレージノードのうち何れか一つは、その最小抵抗が、第１トランジスタのオン状態である時の前記第１トランジスタ抵抗より大きい物質で形成できる。
【００２３】
本発明の実施形態によれば、前記第１及び第２ストレージノードが前記キャパシタであるとき、前記第５ステップは、前記第１層間絶縁層上に前記第１及び第２導電性プラグを覆う第２層間絶縁層を形成するステップと、前記第２層間絶縁層に少なくとも前記第１及び第２導電性プラグの上面がそれぞれ露出される第１及び第２ビアホールを形成するステップと、前記第１及び第２ビアホールをそれぞれ前記第１及び第２キャパシタの下部電極で充填するステップと、前記第２層間絶縁層の厚さを一部除去して前記下部電極の一部を露出させるステップと、前記下部電極の露出された部分を覆う誘電層を形成するステップと、前記誘電層上に上部電極を形成するが、前記下部電極上で切れるように形成するステップと、を含みうる。
【００２４】
本発明の他の実施形態によれば、前記第１及び第２ストレージノードが前記キャパシタである場合、前記第５ステップは、前記第１層間絶縁層上に前記第１及び第２導電性プラグを覆う前記第２層間絶縁層を形成するステップと、前記第２層間絶縁層上にエッチング阻止層を形成するステップと、前記エッチング阻止層上に第３層間絶縁層を形成するステップと、前記第２層間絶縁層、前記エッチング阻止層、及び前記第３層間絶縁層に少なくとも前記第１及び第２導電性プラグの上面がそれぞれ露出される第１及び第２ビアホールを形成するステップと、前記第１及び第２ビアホールをそれぞれ前記第１及び第２キャパシタの下部電極で充填するステップと、前記第３層間絶縁層を除去して前記下部電極の一部を露出させるステップと、前記下部電極の露出された部分を覆う誘電層を形成するステップと、前記誘電層上に上部電極を形成するが、前記下部電極上で切れるように形成するステップと、をさらに含みうる。
【００２５】
本発明のさらに他の実施形態によれば、前記第５ステップは、前記第１層間絶縁層上に前記第１及び第２導電性プラグを覆う第２層間絶縁層を形成するステップと、前記第２層間絶縁層に少なくとも前記第１及び第２導電性プラグの上面がそれぞれ露出される第１及び第２ビアホールを形成するステップと、前記第１及び第２ビアホールをそれぞれ下部電極で充填するステップと、前記第２層間絶縁層上に下部電極を覆うストレージノード層を形成するステップと、前記ストレージノード層上に上部電極を形成するが、一つの前記上部電極が二つの前記下部電極に対応するように形成するステップと、を含みうる。
【００２６】
前記さらに他の課題を達成するために、本発明は、基板と、前記基板に形成された第１トランジスタと、前記第１トランジスタのソース領域に連結された第１ストレージノードと、前記第１トランジスタのドレイン領域に連結された第２ストレージノードと、を備えるが、前記第１及び第２ストレージノードに同時に接触されたプレートラインを備える半導体メモリ装置の動作方法において、前記第１トランジスタをオフ状態に維持し、前記ドレイン領域をフローティングさせる第１ステップと、前記第１トランジスタのソース領域と前記プレートラインとの間に第１電位差を形成して前記第１ストレージノードにデータを記録する第２ステップと、を含むことを特徴とする半導体メモリ装置の動作方法を提供する。
【００２７】
このような動作方法で、前記第２ステップ以後に、前記第１トランジスタをオフ状態に維持しつつ、前記ソース領域をフローティングさせる第３ステップと、前記ドレイン領域と前記プレートラインとの間に第２電位差を形成して前記第２ストレージノードにデータを記録する第４ステップと、をさらに含みうる。
【００２８】
また、前記第１電位差は、前記ソース領域に書き込み電圧を印加し、前記プレートラインに０Ｖを印加して形成でき、その逆に印加して形成してもよい。
【００２９】
また、前記第２電位差は、前記ドレイン領域に書き込み電圧を印加し、前記プレートラインに０Ｖを印加して形成でき、その逆に印加して形成できる。
【００３０】
また、前記第１及び第２ストレージノードは、キャパシタ及び強誘電体キャパシタのうち何れか一つでもあり、ＲＲＡＭのストレージノード及びＰＲＡＭのストレージノードのうち何れか一つ場合でもある。このとき、前記ＲＲＡＭのストレージノード及びＰＲＡＭのストレージノードのうち何れか一つは、最小抵抗がオン状態である時の前記第１トランジスタの抵抗より大きい物質層でありうる。
【００３１】
また、前記ソース領域と前記第１ストレージノードとを共有する第２トランジスタと、前記ドレイン領域と前記第２ストレージノードとを共有する第３トランジスタと、をさらに備えうる。
【発明の効果】
【００３２】
本発明を利用すれば、従来の一つのトランジスタと一つのストレージノードとを備える半導体メモリ装置よりも集積度を高めることができ、または単位セルあたりにさらに多くのビットデータを記録できる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態による半導体メモリ装置とその製造方法及び動作方法を、添付された図面を参照して詳細に説明する。添付された図面は、層や領域の厚さを明細書の明確性のために誇張して示した。
【００３４】
まず、本発明の実施形態によるデュアルストレージノード（ｄｕａｌ  ｓｔｏｒａｇｅ  ｎｏｄｅ）を備える半導体メモリ装置（以下、「メモリ装置」と称する）について説明する。
【００３５】
図２を参照すれば、本発明のメモリ装置は、基板４０、例えば、ｐ型半導体基板に第１電界効果トランジスタ（Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）Ｔ１が形成されている。第１電界効果トランジスタ（以下、「第１トランジスタ」と称する）Ｔ１は、導電性不純物がドーピングされており、離隔されたソース領域４２及びドレイン領域４４と、ソース領域４２とドレイン領域４４との間の基板４０上に備えられたゲート積層物４６とを備える。ゲート積層物４６は、順次に積層されたゲート絶縁膜とゲート電極とを備える。
【００３６】
基板４０上に第１トランジスタＴ１を覆う層間絶縁層４８が形成されている。層間絶縁層４８に、層間絶縁層４８を貫通してソース領域４２及びドレイン領域４４に連結された第１導電性プラグ５０及び第２導電性プラグ５２が備えられている。第１導電性プラグ５０及び第２導電性プラグ５２は、導電層、または導電性不純物がドーピングされた半導体層である。層間絶縁層４８上に離隔された第１下部電極５４及び第２下部電極５６が存在する。第１下部電極５４及び第２下部電極５６は、離隔されており、それぞれ第１導電性プラグ５０及び第２導電性プラグ５２を通じてソース領域４２及びドレイン領域４４に連結される。層間絶縁層４８上に第１下部電極５４及び第２下部電極５６を覆う誘電層５８が備えられている。誘電層５８は、第１下部電極５４及び第２下部電極５６を共に覆う共同誘電層であって、ＰＺＴ層またはＢＩＴ（Ｂｉｓｍｕｔｈ  Ｔｉｔａｎａｔｅ）層のような強誘電層であることが望ましいが、他の誘電物質からなってもよい。誘電層５８上に上部電極６０が備えられている。上部電極６０は、第１下部電極５４及び第２下部電極５６を覆い包むように存在する。このような上部電極６０は、第１下部電極５４及び第２下部電極５６の上側で不連続である。言い換えれば、上部電極６０は、第１下部電極５４の上面と第１下部電極５４に隣接した第２下部電極５６の上面との間の誘電層５８上では連続的であるが、第１下部電極５４及び第２下部電極５６の上面の上側では断絶されている。
【００３７】
このような上部電極６０上に複数のプレートライン（ｐｌａｔｅ  ｌｉｎｅ）が存在する。プレートライン６２は、第１下部電極５４と第２下部電極５６との間を満たしている。第１下部電極５４、誘電層５８、及び上部電極６０は、ソース領域４２に連結された第１キャパシタＣ１（第１ストレージノード）となる。そして、第２下部電極５６、誘電層５８、及び上部電極６０は、ドレイン領域４４に連結された第２キャパシタＣ２(第２ストレージノード)となる。第１ストレージノード及び第２ストレージノードを共有するプレートライン６２を第１プレートラインとする。
【００３８】
図２に示すとおり、上部電極６０をみれば、上部電極６０の半分は、第１キャパシタＣ１に属し、残りの半分は、第２キャパシタＣ２に属する。それぞれのキャパシタの立場で考慮すれば、各キャパシタは、離隔された二つの上部電極６０を備えるということが分かる。プレートライン６２を通じて電源を印加する場合、プレートライン６２と接触された上部電極６０は、第１キャパシタＣ１及び第２キャパシタＣ２に何れも接触されているので、前記電源は、第１キャパシタＣ１及び第２キャパシタＣ２の何れにも印加する。第１トランジスタＴ１とその隣接した第２トランジスタＴ２、第３トランジスタＴ３とは、第１キャパシタＣ１の調節に使われうる。第１トランジスタＴ１をオフ状態にし、第２トランジスタＴ２をオン状態しに、および第３トランジスタ（例えば、図３のＴ３）をオフ状態に維持すれば、誘電層５８の第１キャパシタＣ１に属する部分のうち、第１領域Ａ１にビットデータ（例えば、０または１）を記録できる。図３で、第２トランジスタＴ２及び第３トランジスタＴ３のオン／オフを逆にすれば、誘電層５８の第２キャパシタＣ２に属する部分のうち、第２領域Ａ２にビットデータ（例えば、０または１）を記録できる。この動作方法のさらに詳細に説明は後述する。
【００３９】
上述した本発明の半導体メモリ装置は、図３に示すように、複数のトランジスタを直列に一つのビットラインに連結することによって、ＮＡＮＤ型メモリ装置を具現できる。なお、ビットラインは第２トランジスタＴ２及び第３トランジスタＴ３に連結されているが、便宜上、図３には示していない。
【００４０】
図２に示した本発明の実施形態の半導体メモリ装置で、第１トランジスタＴ１のソース領域４２及びドレイン領域４４にそれぞれ連結された第１キャパシタＣ１及び第２キャパシタＣ２は、ビットデータを記録できる多様なストレージノードの一例に過ぎない。したがって、第１キャパシタＣ１及び第２キャパシタＣ２は、他の種類のストレージノードに代替できる。例えば、第１キャパシタＣ１及び第２キャパシタＣ２は、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）のストレージノードまたはＰＲＡＭのストレージノードのようなキャパシタを含まないストレージノードで代替できうる。すなわち、第１及び第２ストレージノードは、キャパシタであり、望ましくは強誘電体キャパシタであり、またはＰＲＡＭのストレージノード及びＲＲＡＭのストレージノードのうち何れか一つでありうる。これらストレージノードの様々なタイプの詳細な説明については、後述する。
【００４１】
図２に示すように、本発明の半導体メモリ装置は、一つのトランジスタと、このトランジスタのソース領域及びドレイン領域にそれぞれ連結される二つのストレージノードとを備える。前記二つのストレージノードは、前述したように、多様な構造を有しうる。したがって、本発明の半導体メモリ装置は、各ストレージノードに一つのビットデータを保存できるので、結局、単位セル当たり２ビットのデータ（例えば、００、０１、１０、または１１）を保存できる。
【００４２】
また、本発明の半導体メモリ装置の構成は、導電性不純物が注入されており、相互離隔された複数のドーピング領域が存在する基板と、ドーピング領域の間の基板上に形成されたゲート（ゲート積層物）と、前記ドーピング領域に一対一に連結された複数のストレージノードと、ストレージノードの間に備えられており、隣接した二つのストレージノードに接触されたプレートラインとを備える。
【００４３】
次いで、図２に示した本発明の半導体メモリ装置の製造方法について説明する。
【００４４】
図４を参照すれば、ドーピングされた基板（半導体基板）４０、例えば、ｐ型半導体基板にソース領域４２とドレイン領域４４とを形成する。ソース領域４２及びドレイン領域４４は、離隔して形成する。ソース領域４２とドレイン領域４４との間の基板４０上にゲート積層物４６を形成する。ゲート積層物４６は、順次に積層されたゲート絶縁膜とゲート電極とを備える。ソース領域４２及びドレイン領域４４とゲート積層物４６とは、電界効果トランジスタ（以下、「トランジスタ」と称する）を形成する。基板４０上に前記トランジスタを覆う第１層間絶縁層Ｌ１を形成し、表面を平坦化する。第１層間絶縁層Ｌ１にソース領域４２及びドレイン領域４４が露出される第１コンタクトホールｈ１及び第２コンタクトホールｈ２を形成する。次いで、第１コンタクトホールｈ１及び第２コンタクトホールｈ２に、それぞれ第１導電性プラグ５０及び第２導電性プラグ５２を充填する。次いで、第１導電性プラグ５０及び第２導電性プラグ５２の上面を覆う第１ストレージノードおよび第２ストレージノードを形成する。第１及び第２ストレージノードは分離されるように形成するか、またはそれらの構成要素の一部が連結されるように形成することができる。
【００４５】
以下、第１ストレージノードおよび第２ストレージノードの形成を説明する。
【００４６】
次いで、図５に示したように、第１層間絶縁層Ｌ１上に第２層間絶縁層Ｌ２、エッチング阻止層７０、及び第３層間絶縁層Ｌ３を順次に積層する。エッチング阻止層７０は、その後の湿式エッチング工程（ｗｅｔ  ｅｔｃｈｉｎｇ  ｐｒｏｃｅｓｓ）において、第２層間絶縁層Ｌ２を保護するためのものである。
【００４７】
図６を参照すれば、第２層間絶縁層Ｌ２、エッチング阻止層７０、及び第３層間絶縁層Ｌ３からなる積層物Ｓに、第１導電性プラグ５０の上面が露出される第１ビアホールｂ１と第２導電性プラグ５２の上面が露出される第２ビアホールｂ２とを形成する。
【００４８】
次いで、図７に示したように、積層物Ｓ上に第１ビアホールｂ１及び第２ビアホールｂ２を充填する導電層５３を形成する。次いで、導電層５３の全面を積層物Ｓが露出されるまで平坦化する。この結果、図８に示したように、第１ビアホールｂ１を満たした第１下部電極５４と第２ビアホールｂ２を満たした第２下部電極５６とが形成される。次いで、図９に示したように、図８に示した結果物から第１下部電極５４と第２下部電極５６との間に形成された第３層間絶縁層Ｌ３を除去する。第３層間絶縁層Ｌ３は、所定のエッチング方法で除去しうる。例えば、エッチング阻止層７０に対してエッチング選択比の高いエッチング液を使用する湿式エッチング方法で、第３層間絶縁層Ｌ３を除去できる。前記エッチングによって、第１下部電極５４及び第２下部電極５６の側面が露出される。一方、エッチング阻止層７０は、そのままでもよいが、前記第３層間絶縁層Ｌ３の除去後にエッチング阻止層７０を除去してもよい。
【００４９】
次いで、図１０に示したように、エッチング阻止層７０上に第１下部電極５４及び第２下部電極５６を覆う誘電層５８を形成する。誘電層５８は、シリコン酸化膜（ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）のような誘電定数の小さな物質で形成できるが、ＰＺＴやＢＩＴのような強誘電物質で形成してもよい。
【００５０】
次いで、図１１を参照すれば、誘電層５８上に所定の厚さの上部電極６０を形成する。望ましくは、上部電極６０は、第１下部電極５４と第２下部電極５６との間を満たさないほどの厚さに形成する。合わせて、上部電極６０は、第１下部電極５４及び第２下部電極５６の上部で切れるよう（不連続）に形成し、第１下部電極５４と第２下部電極５６との間で切れないよう（連続的）に形成する。このような形態の上部電極６０は、フォトリソグラフィー（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程で容易に形成できる。したがって、一つのトランジスタと、このトランジスタのソース領域４２及びドレイン領域４４にそれぞれ連結された２個のキャパシタとを備えるメモリ素子が形成される。以後、上部電極６０上に第１下部電極５４と第２下部電極５６との間を充填する複数のプレートライン６２を形成する。プレートライン６２の形成前または形成後に、ソース領域４２及びドレイン領域４４に連結されるビットライン（図示せず）を形成できる。
【００５１】
次いで、本発明の半導体メモリ装置の動作方法を説明する。本動作方法では、キャパシタをストレージノードとして備える半導体メモリ装置を例として挙げる。しかし、以下で説明する動作方法は、キャパシタを含まないストレージノードを備えるメモリ装置にも適用されうる。
【００５２】
＜書き込み＞
図１２で、第１トランジスタＴ１のソース領域４２及びドレイン領域４４にそれぞれ連結された第１キャパシタＣ１及び第２キャパシタＣ２にデータを記録する場合を説明する。このとき、第１キャパシタＣ１及び第２キャパシタＣ２は、強誘電体キャパシタであるとみなす。
【００５３】
まず、第１トランジスタＴ１及び第３トランジスタＴ３をオフ状態に維持し、第２トランジスタＴ２はオン状態に維持する。このような状態で、ビットラインＢＬ（ソース領域）に所定の書き込み電圧、例えば、５Ｖの電圧を印加し、第１トランジスタＴ１の第１キャパシタＣ１と第２キャパシタＣ２との間に備えられたプレートライン６２に０Ｖ（ｇｒｏｕｎｄ  ｖｏｌｔａｇｅ）を印加する。なお、プレートライン６２を除いた他のプレートライン６２ａ、６２ｂには電圧を印加しない。すなわち、他のプレートライン６２ａ、６２ｂは、フローティングさせる。したがって、第１下部電極５４と上部電極６０との間に電位差（第１電位差）が発生する。このような電位差は、誘電層５８の第１部分Ａ１のみで発生されるところ、誘電層５８の第１部分Ａ１は、図１２に示したように、所定の方向に分極される。誘電層５８の第１部分Ａ１が分極状態であるとき、第１部分Ａ１にビットデータ（１）が記録されたとみなせる。
【００５４】
したがって、第１部分Ａ１にビットデータ（１）を記録した後、図１３に示したように、第１トランジスタＴ１及び第２トランジスタＴ２は、オフ状態に維持し、第３トランジスタＴ３はオン状態に維持する。このとき、ビットラインＢＬ（ドレイン領域）とプレートライン６２とに印加される電圧は、上述したオン／オフ切替前の状態と同一に維持する。そして、プレートライン６２を除いた他のプレートライン６２ａ、６２ｂは、フローティングさせる。したがって、第１トランジスタＴ１の第２下部電極５６と上部電極６０との間に電位差（第２電位差）が発生する。このような電位差は、誘電層５８の第２部分Ａ２のみで発生されるところ、誘電層５８の第２部分Ａ２は、図１３に示したように、所定の方向に分極される。誘電層５８の第２部分Ａ２が図１３に示したような分極状態であるとき、第２部分Ａ２にビットデータ（１）が記録されたとみなす。
【００５５】
誘電層５８の第１部分Ａ１及び／または第２部分Ａ２の分極方向が上述した方向（図１３に示した分極の方向）と逆であるとき、第１部分Ａ１及び／または第２部分Ａ２にビットデータ（０）が記録されたとみなす。この結果は、ビットラインＢＬに０Ｖを印加し、プレートライン６２に所定の書き込み電圧、例えば、５Ｖの電圧を印加することによって得られる。
【００５６】
図１４及び図１５は、第１キャパシタＣ１及び第２キャパシタＣ２と第１トランジスタＴ１とを含むメモリ素子（以下、「２ビットメモリ素子」と称する）に２ビットデータ（０１）を記録する過程を示す。図１４は、誘電層５８の第１部分Ａ１にビットデータ（０）を記録する過程を示し、図１５は、第１部分Ａ１にビットデータ（０）が記録された状態で第２部分Ａ２にビットデータ（１）を記録する過程を示す図面である。前述したような方法で、２ビットメモリ素子に２ビットデータ（１０）及び２ビットデータ（００）も記録できる。
【００５７】
２ビットメモリ素子のストレージノードである第１キャパシタＣ１及び第２キャパシタＣ２がＰＲＡＭのストレージノードである場合にも、印加される電流の大きさおよび方向を除いては、基本的な書き込み動作は同一である。
【００５８】
＜読み取り＞
第１キャパシタＣ１及び第２キャパシタＣ２がストレージノードとして使われるとき、前記２ビットメモリ素子に記録された２ビットデータを読み取る過程は、ＦＲＡＭからデータを読み取る過程と同一である。すなわち、プレートライン６２にのみ所定の読み取り電圧、例えば、５Ｖの電圧を印加し、ビットラインＢＬに０Ｖを印加する。このような電圧が印加されたとき、ビットデータ（０）が記録された場合の分極（図１４の誘電層５８の第１部分Ａ１の分極）の方向は変わらない。しかし、ビットデート（１）が記録された場合の分極（図１３の誘電層５８の第１及び第２部分Ａ１、Ａ２の分極）の方向は反転される。したがって、ビットデート（１）を読み取った後には、読み取り電圧が印加された部分に、読み取り電圧と逆方向の電圧を印加して、読み取り動作する前の分極の方向と同一になるようにする。
【００５９】
次いで、本発明の他の実施形態による半導体メモリ装置について説明する。この過程では、前述した半導体メモリ装置と同じ部分についての説明は省略する。
【００６０】
図１６を参照すれば、層間絶縁層４８上に第１導電性プラグ５０及び第２導電性プラグ５２を覆う下部電極８０が存在する。それぞれの下部電極８０の間は、第１絶縁層８２で満たされている。第１絶縁層８２上に下部電極８０を覆うストレージノード層８４が存在する。ストレージノード層８４は、ＰＲＡＭまたはＲＲＡＭのストレージノード層でありうる。具体的に、ストレージノード層８４は、電流の大きさによって抵抗が変わる物質層、または局所領域の相変化の前後で物質の抵抗が異なる相変移層（ｐｈａｓｅ  ｃｈａｎｇｅ  ｌａｙｅｒ）を含みうる。ストレージノード層８４は、ストレージ層８４の最小抵抗がオン状態である時のトランジスタＴ１、Ｔ２、またはＴ３の抵抗より大きい（例えば、１００倍以上）物質層で形成されることが望ましい。このようなストレージノード層８４の特性は、表面積と関係しないので、キャパシタのように表面積を増大させる必要がない。したがって、ストレージノード層８４は、平板構造（ｆｌａｔ  ｓｔｒｕｃｔｕｒｅ）または多少の屈曲を有する３次元構造であれば十分である。
【００６１】
次いで、ストレージノード層８４上に上部電極８６が存在する。このとき、上部電極８６は、二つの下部電極８０と対応するように、あるいは共有されるように備えられている。すなわち、上部電極８６の一端は、下部電極８０と一定部分重畳され、上部電極８６の他端は、下部電極８０に隣接した別の下部電極８０と一定部分重畳される。下部電極８０からみると、一つの下部電極８０は、二つの上部電極８６に共有または対応する。
【００６２】
ストレージノード層８４上に、上部電極８６を覆う第２絶縁層８８が形成されている。第２絶縁層８８に上部電極８６が露出するビアホール９０が形成されており、第２絶縁層８８の所定の領域上にビアホール９０を充填するプレートライン９２、９４、９６が存在する。プレートライン９２、９４、９６は、ビットラインＢＬと垂直しており、ワードライン（図示せず）と平行している。
【００６３】
図１６に示した半導体メモリ装置の場合、読み取り動作は、ストレージノード層８４として使われた物質層によってＰＲＡＭまたはＲＲＡＭの読み取り動作による。
【００６４】
図１７は、上述した本発明の半導体メモリ装置の等価回路図である。図１７で、Ｂ１〜Ｂ４は、ビットラインを表し、Ｐ１〜Ｐ４は、プレートラインを表す。ストレージノード１０２は、便宜上、キャパシタで表したが、図１６で説明したように、電流によって抵抗が変わる物質層または局所領域の相変化の前後に抵抗が変わる相転移層でもありうる。図１７で、点線で表した円１００は、トランジスタが形成されたトランジスタ領域を表す。便宜上、図１７では、トランジスタ記号は、図１７では表示していない。
【００６５】
図１７のストレージノード１０２が、図１６に示した本発明の半導体メモリ装置のストレージノード層８４である場合、ストレージノード１０２に保存されたデータを読み取る過程で、他のストレージノードから受ける干渉を最小化するために、ストレージノード１０２の最小抵抗（以下、「ノード抵抗（ｎｏｄｅ  ｒｅｓｉｓｔａｎｃｅ）」と称する）は、トランジスタ領域１００に備えられたトランジスタがオン状態である時のトランジスタの抵抗より大きいことが望ましい。例えば、ノード抵抗は、トランジスタ抵抗より１００倍以上でありうる。
【００６６】
前述した説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、プレートラインの下側で誘電層が不連続になるようにすることができ、第１及び第２キャパシタを他の形態に形成できるであるし、ビットラインをプレートライン上に形成できるであろう。したがって、本発明の範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的思想によって決定されねばならない。
【００６７】
前述したように、本発明のメモリ装置は、一つのトランジスタと二つのストレージノードとを備える。前記二つのストレージノードのうち、一つのストレージノードは前記一つのトランジスタのソース領域に、他の一つのストレージノードは、ドレイン領域に連結されている。前記ソース領域を共有する隣接した二つのトランジスタは、前記ソース領域に連結されたストレージノードを共有する。そして、前記ドレイン領域を共有する隣接した二つのトランジスタは、前記ドレイン領域に連結されたストレージノードを共有する。このような構成は、一つのトランジスタ及び一つのストレージノード、例えば、強誘電体キャパシタを備える半導体メモリ装置で、前記一つの強誘電体キャパシタを二つに分割し、分割された強誘電体キャパシタをソース領域及びドレイン領域にそれぞれ一つずつ連結されるように構成したものと同等である。また、本発明の半導体メモリ装置は、一つのビットラインに幾つかのトランジスタが連結されたＮＡＮＤ構造と類似した構造をなしうる。
【産業上の利用可能性】
【００６８】
本発明は、半導体メモリ素子が適用される全ての製品に使われ、例えば、コンピュータ、携帯電話、カムコーダ、デジタルカメラ、ＭＰ３、メモリスチックのような携帯用データ保存装置、ＧＰＳ（Ｇｒｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ＤＭＢ（Ｄｉｇｉｔａｌ  Ｍｕｌｔｉｍｅｄｉａ  Ｂｒｏａｄｃａｓｔｉｎｇ）、メモリ機能を有する各種の家電製品に使われうる。
【図面の簡単な説明】
【００６９】
【図１】従来の技術による半導体メモリ装置の断面図である。
【図２】本発明の実施形態によるデュアルストレージノードを備える半導体メモリ装置の断面図である。
【図３】図２の半導体メモリ装置で構成したＮＡＮＤ型メモリ装置を概略的に示す断面図である。
【図４】図２の半導体メモリ装置の製造方法を段階別に示す断面図である。
【図５】図２の半導体メモリ装置の製造方法を段階別に示す断面図である。
【図６】図２の半導体メモリ装置の製造方法を段階別に示す断面図である。
【図７】図２の半導体メモリ装置の製造方法を段階別に示す断面図である。
【図８】図２の半導体メモリ装置の製造方法を段階別に示す断面図である。
【図９】図２の半導体メモリ装置の製造方法を段階別に示す断面図である。
【図１０】図２の半導体メモリ装置の製造方法を段階別に示す断面図である。
【図１１】図２の半導体メモリ装置の製造方法を段階別に示す断面図である。
【図１２】図３に示したＮＡＮＤ型メモリ装置に２ビットデートを記録する例を示す断面図である。
【図１３】図３に示したＮＡＮＤ型メモリ装置に２ビットデートを記録する例を示す断面図である。
【図１４】図３に示したＮＡＮＤ型メモリ装置に２ビットデートを記録する例を示す断面図である。
【図１５】図３に示したＮＡＮＤ型メモリ装置に２ビットデートを記録する例を示す断面図である。
【図１６】本発明の他の実施形態によるデュアルストレージノードを備える半導体メモリ装置の断面図である。
【図１７】本発明のデュアルストレージノードを備える半導体メモリ装置の等価回路図である。
【符号の説明】
【００７０】
４０    基板、
４２    ソース領域、
４４    ドレイン領域、
４６    ゲート積層物、
４８    層間絶縁層、
５０    第１導電性プラグ、
５２    第２導電性プラグ、
５４    第１下部電極、
５６    第２下部電極、
５８    誘電層、
６０    上部電極、
６２    プレートライン、
Ｃ１，Ｃ２    第１及び第２キャパシタ、
Ｔ１    電界効果トランジスタ、
Ａ１，Ａ２    第１及び第２領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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