(57)【要約】【課題】大きなディボットやコンタクト接続不良の発生を回避しつ半導体基板にストレスをかけることにより、キャリアの移動度を向上させた半導体装置およびその製造方法を提供する。【解決手段】半導体基板１上に、ゲート絶縁膜３を介してゲート電極４が形成されている。ゲート電極４の両側における半導体基板１には、ソース・ドレイン領域８が形成されている。素子分離用溝２の内壁から、ソース・ドレイン領域８上およびゲート電極４上まで連続してライナー膜１１が形成されている。ひとつなぎにしたライナー膜１１により、半導体基板１にストレスをかけて、キャリアの移動度を向上させる。ライナー膜１１は、コンタクト１３の形成のためのエッチングストッパとしての役割ももつ。【選択図】図１
2006228950.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された素子分離絶縁膜と、
前記半導体基板上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板に形成されたソースあるいはドレインとなる２つの半導体領域と、
前記素子分離絶縁膜と前記半導体基板との界面から、前記半導体領域上および前記ゲート電極上まで連続して形成され、前記半導体基板にストレスをかけるライナー膜と
を有する半導体装置。
【請求項２】
前記素子分離絶縁膜は、前記半導体基板に形成された素子分離用溝に埋め込まれて形成されており、
前記ライナー膜は、前記素子分離用溝の内壁から、前記半導体基板上および前記ゲート電極上まで連続して形成された
請求項１記載の半導体装置。
【請求項３】
前記半導体基板の上層に形成された層間絶縁膜と、
前記層間絶縁膜および前記ライナー膜を貫通して形成され、前記２つの半導体領域に接続するコンタクトと、
をさらに有する請求項１記載の半導体装置。
【請求項４】
前記半導体基板に活性領域を区画するダミー素子分離膜を形成する工程と、
活性領域における前記半導体基板上に、ゲート電極を形成する工程と、
前記ゲート電極の両側における前記半導体基板に、ソースあるいはドレインとなる２つの半導体領域を形成する工程と、
前記ダミー素子分離膜を除去して、前記半導体基板に素子分離用溝を形成する工程と、
前記素子分離用溝の内壁、前記半導体領域上および前記ゲート電極上にライナー膜を形成する工程と、
前記素子分離用溝を埋め込むように、前記ライナー膜上に絶縁膜を形成する工程と
を有する半導体装置の製造方法。
【請求項５】
前記素子分離用溝を形成する工程の後、前記ライナー膜を形成する工程の前に、少なくとも素子分離用溝の内壁にパッド絶縁膜を形成する工程をさらに有する
請求項４記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜を形成する工程において、前記素子分離用溝を埋め込み、かつ、前記ゲート電極および前記半導体領域を覆う絶縁膜を形成し、
前記絶縁膜を形成する工程の後、前記半導体領域上の前記絶縁膜および前記ライナー膜に接続孔を形成する工程と、
前記接続孔に導電材料を埋め込み、前記半導体領域に接続するコンタクトを形成する工程と
を有する請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化および高機能化の要求に伴い、素子構造の微細化が進んでいる。このような状況下では、半導体基板上にゲート絶縁膜を介してゲート電極を設けてなる従来構成の半導体装置（いわゆるＭＯＳトランジスタ）において、単純な微細化による特性改善と、それによって顕著になる短チャネル効果（例えばパンチスルー現象）の抑制の両立が難しくなっている。
【０００３】
そのため、キャリアの移動度変化により特性改善を目指す試みが行なわれている。その代表例として、ストレスで特性改善を狙う手法が知られている。そのストレスコントロール手法の一つとして、コンタクトストッパ用ライナー膜、ＳＴＩライナー膜がある。コンタクトストッパ用ライナー膜については、非特許文献１，２に開示されており、ＳＴＩライナー膜については、特許文献１，２に開示されている。
【０００４】
しかしながら、特許文献１，２においても指摘されているように、ＳＴＩライナー膜には、素子分離絶縁膜の端部でのディボットが大きくなりやすいという欠点がある。ディボットが大きくなると、この後に形成されるゲート電極材料がディボット内に埋まり、ゲートの短絡や、寄生トランジスタの発生といった不具合が生じる。
【０００５】
また、コンタクトストッパ用ライナー膜には、ストレスをより多くかけるためライナー膜の膜厚を厚くした時に、接続孔形成不良（コンタクト開口不良）を起こしやすくなる欠点がある。ソース・ドレイン領域に達する接続孔が良好に形成されないと、当該接続孔に導電性材料が埋め込まれて形成されるコンタクトの接続不良を生じる。
【特許文献１】特開２００２−１２６７７号公報
【特許文献２】特開２００２−３７３９３５号公報
【非特許文献１】A. Shimizu et.al.,“Local Mechanical-Stress Control(LMC):A New Technique for CMOS-Performance Enhancement”,IEDM Tech，2001
【非特許文献２】S. Thompson et.al.,“A 90nm Logic Technology Featuring 50nm Strained Silicon Channel Transistors, 7 layers of Cu Interconnects, Low k ILD, and 1um2 SRAM Cell”, IEDM Tech. 2002
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記の事情に鑑みてなされたものであり、その目的は、大きなディボットやコンタクト接続不良の発生を回避しつつ半導体基板にストレスをかけることにより、キャリアの移動度を向上させた半導体装置を提供することにある。
【０００７】
本発明は上記の事情に鑑みてなされたものであり、その目的は、大きなディボットやコンタクト接続不良の発生を回避して、半導体基板にストレスを効率良くかけることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するため、本発明の半導体装置は、半導体基板に形成された素子分離絶縁膜と、前記半導体基板上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に形成されたソースあるいはドレインとなる２つの半導体領域と、前記素子分離絶縁膜と前記半導体基板との界面から、前記半導体領域上および前記ゲート電極上まで連続して形成され、前記半導体基板にストレスをかけるライナー膜とを有する。
【０００９】
上記の本発明の半導体装置では、ライナー膜は、素子分離絶縁膜と半導体基板との界面から、半導体領域上およびゲート電極上まで連続して形成されているため、半導体基板に作用する面積が大きくなる。このため、ライナー膜により、半導体基板に効率良くストレスがかかる。このストレスにより、ゲート電極下における半導体基板の領域（チャネル）でのキャリアの移動度が向上する。また、ライナー膜が連続して形成されていることにより、大きなディボットの発生が回避される。
【００１０】
上記の目的を達成するため、本発明の半導体装置の製造方法は、前記半導体基板に活性領域を区画するダミー素子分離膜を形成する工程と、活性領域における前記半導体基板上に、ゲート電極を形成する工程と、前記ゲート電極の両側における前記半導体基板に、ソースあるいはドレインとなる２つの半導体領域を形成する工程と、前記ダミー素子分離膜を除去して、前記半導体基板に素子分離用溝を形成する工程と、前記素子分離用溝の内壁、前記半導体領域上および前記ゲート電極上にライナー膜を形成する工程と、前記素子分離用溝を埋め込むように、前記ライナー膜上に絶縁膜を形成する工程とを有する。
【００１１】
上記の本発明の半導体装置の製造方法では、ゲート電極および半導体領域を形成した後に、ダミー素子分離膜を除去して素子分離用溝を形成することにより、素子分離用溝の内壁、半導体領域上およびゲート電極上に連続したライナー膜を形成することができる。これにより、半導体基板に作用する面積が大きく、そのため薄膜化が可能なライナー膜が形成される。
【発明の効果】
【００１２】
本発明の半導体装置によれば、大きなディボットやコンタクト接続不良の発生を回避しつつ半導体基板にストレスをかけることにより、キャリアの移動度を向上させることができる。
本発明の半導体装置の製造方法によれば、大きなディボットやコンタクト接続不良の発生を回避して、半導体基板にストレスを効率良くかけた半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の実施の形態について、図面を参照して説明する。
【００１４】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の一例を示す断面図である。
【００１５】
例えばシリコンからなる半導体基板１には、活性領域を区画する素子分離用溝２が形成されている。活性領域における半導体基板１上に、例えば酸化シリコンからなるゲート絶縁膜３を介して、例えばポリシリコンからなるゲート電極４が形成されている。
【００１６】
ゲート電極４の上面には、例えばコバルトシリサイドからなるシリサイド層５が形成されており、ゲート電極４の側壁には、例えば窒化シリコンからなるサイドウォール絶縁膜６が形成されている。
【００１７】
ゲート電極４の両側の半導体基板１、より詳細にはサイドウォール絶縁膜６の直下の半導体基板１には、浅いエクステンション領域７が形成されている。ｐチャネルＭＯＳトランジスタの場合には、ｐ型のエクステンション領域７が形成され、ｎチャネルＭＯＳトランジスタの場合には、ｎ型のエクステンション領域７が形成される。
【００１８】
ゲート電極４の両側における半導体基板１内であって、エクステンション領域７の外側には、エクステンション領域７よりも深いソース・ドレイン領域８が形成されている。ソース・ドレイン領域８は、ソースあるいはドレインとなる半導体領域である。ｐチャネルＭＯＳトランジスタの場合には、ｐ型のソース・ドレイン領域８が形成され、ｎチャネルＭＯＳトランジスタの場合には、ｎ型のソース・ドレイン領域８が形成される。
【００１９】
ソース・ドレイン領域８の表面には、例えばコバルトシリサイドからなるシリサイド層９が形成されている。
【００２０】
素子分離用溝２の内壁、ソース・ドレイン領域８上およびゲート電極４上の全面に、例えば酸化シリコンからなるパッド絶縁膜１０を介してライナー膜１１が形成されている。パッド絶縁膜１０の膜厚は、例えば１０ｎｍ〜５０ｎｍである。
【００２１】
ライナー膜１１は、例えば窒化シリコン（ＳｉＮ）膜、あるいは酸化窒化シリコン（ＳｉＯＮ）膜からなる。なお、ライナー膜１１は、単層に限られず積層膜であってもよい。ライナー膜１１の膜厚は、例えば１０ｎｍ〜１００ｎｍである。後述するように、ライナー膜１１は、半導体基板１にストレスをかけて、キャリアの移動度を向上させる機能をもつ。
【００２２】
ライナー膜１１上には、素子分離用溝２を埋め込み、ゲート電極４を覆う絶縁膜１２が形成されている。絶縁膜１２は、例えば酸化シリコンからなる。絶縁膜１２は、素子分離用溝２を埋め込む素子分離絶縁膜１２ａと、半導体基板１の主面より上側に位置する層間絶縁膜１２ｂとを兼ねる。なお、本例では、絶縁膜１２は、単層以外にも多層により形成されていてもよい。
【００２３】
絶縁膜１２内には、２つのソース・ドレイン領域８、より詳細には２つのシリサイド層９に接続するコンタクト１３が形成されている。コンタクト１３は、例えばタングステンからなる。
【００２４】
図示はしないが、コンタクト１３上には第１層配線が形成されており、第１層配線上には、さらに多層の配線層が形成されている。
【００２５】
上記の本実施形態に係る半導体装置では、素子分離絶縁膜１２ａと半導体基板１との界面から、ソース・ドレイン領域８上およびゲート電極４上まで連続してライナー膜１１が形成されている。本実施形態のライナー膜１１は、従来のコンタクトストッパ用ライナー膜と、ＳＴＩライナー膜を繋げた形状をもつ。なお、図１では、コンタクト１３部分でライナー膜１１が途切れているが、平面的に見た場合には、コンタクト１３の周囲でライナー膜１１は繋がっている。
【００２６】
ライナー膜１１となる窒化シリコン膜あるいは酸化窒化シリコン膜は、膜中の応力を任意に調整しやすい。すなわち、ライナー膜１１は、圧縮応力をもつ膜、あるいは引っ張り応力をもつ膜となる。この結果、半導体基板１のチャネル（ゲート電極４下の領域）を広げようとする力Ｆ１、あるいは半導体基板１のチャネルを収縮させようとする力Ｆ２が働く。この力、すなわちチャネルにかかる機械的ストレスを制御することにより、キャリア（ｎチャネルＭＯＳトランジスタであれば電子、ｐチャネルＭＯＳトランジスタであれば正孔）の移動度を向上させることができる。キャリアの移動度が向上すれば、駆動電流を大きくすることができ、半導体装置の微細化と同等の効果を奏することができるようになる。
【００２７】
ここで、本実施形態では、ライナー膜１１は、素子分離絶縁膜１２ａと半導体基板１との界面から、ソース・ドレイン領域８上およびゲート電極４上まで連続して形成されているため、半導体基板１の全面にストレスをかけることができ、この結果、半導体基板１のチャネルに強いストレスをかけることができる。
【００２８】
すなわち、半導体基板１のチャネルに所定のストレスをかけようとした場合には、例えば従来のコンタクトストッパ用ライナー膜（ソース・ドレイン領域８およびゲート電極４上のみに形成される）と比べて、ライナー膜１１の膜厚を薄膜化することができる。このため、ソース・ドレイン領域８に達するコンタクト用の接続孔を確実に形成することができ、コンタクトの接続不良を防止することができる。ただし、ライナー膜１１は、コンタクトストッパ（エッチングストッパ）用としての役割を果たす程度の膜厚が必要である。
【００２９】
さらに、本実施形態では、素子分離用溝２の内壁からソース・ドレイン領域８上にかけてライナー膜１１が繋がっており、かつ、素子分離用溝２を埋め込むように絶縁膜１２が形成されている。このような構造は、後述するように、一旦ダミー素子分離膜を除去した後に、ライナー膜１１および絶縁膜１２を形成することで可能となる。ダミー素子分離膜の形成において従来のＳＴＩライナー膜を使用しないことにより、ＳＴＩライナー膜を使用した従来の素子分離絶縁膜と比べて、発生するディボットは小さくなる。
【００３０】
以上のように、本実施形態に係る半導体装置によれば、大きなディボットやコンタクト接続不良の発生を回避しつつ半導体基板にストレスをかけることができ、キャリアの移動度を向上させることができる。キャリアの移動度の向上により、駆動電流を大きくすることができ、半導体装置の微細化と同等の効果を奏する。
【００３１】
大きなディボットや、コンタクト開口不良の発生を回避できるため、キャリアの移動度を向上させつつ、半導体装置の信頼性を向上させることができる。
【００３２】
次に、上記の本実施形態に係る半導体装置の製造方法について、図２〜図８を参照して説明する。図２〜図７は、図１に対応する工程断面図である。すなわち、図２〜図７は、ゲート長方向における工程断面図である。図８は、ゲート幅方向（図１の紙面に垂直な方向）における工程断面図である。
【００３３】
まず、図２（ａ）に示すように、半導体基板１に、ＳＴＩ（Shallow Trench Isolation）技術により、素子分離用溝２を形成し、素子分離用溝２を埋め込んでダミー素子分離膜１４を形成する。ここで、ダミー素子分離膜１４の形成では、従来の窒化シリコン膜からなるＳＴＩライナー膜を使わずに、単純に酸化シリコン膜により形成する。このように、最初のダミー素子分離絶縁膜の形成では、ＳＴＩライナー膜を形成しないことにより、図２（ａ）に示すように、ダミー素子分離膜１４の端部に発生するディボット１４ａは、従来のＳＴＩライナー膜を使用する素子分離絶縁膜に比べて小さくなる。
【００３４】
次に、図２（ｂ）に示すように、例えば、熱酸化法により、活性領域における半導体基板１上に、酸化シリコンからなるゲート絶縁膜３を形成する。
【００３５】
次に、図３（ａ）に示すように、活性領域における半導体基板１上に、ゲート絶縁膜３を介して例えばポリシリコンからなるゲート電極４を形成する。ゲート電極４の形成は、半導体基板１の全面にゲート電極材料としてポリシリコンを堆積して、レジストマスクを用いてゲート電極材料をエッチングすることにより行う。
【００３６】
図８（ａ）は、当該工程後のゲート幅方向における断面図である。ゲート電極４は、ダミー素子分離膜１４上にまで伸びて形成されている。ここで、特にゲート電極４が横切るダミー素子分離膜１４の幅が広い場合には、素子分離用溝２内であってゲート電極４下に柱１ａを残しておくことが好ましい。柱１ａの形成は、半導体基板１に素子分離用溝２を形成する際に、柱１ａを残すようなパターンで半導体基板１をエッチングすればよい。
【００３７】
次に、図３（ｂ）に示すように、ゲート電極４をマスクとしたイオン注入により、ゲート電極４の両側における半導体基板１にエクステンション領域７を形成する。ｐチャネルＭＯＳトランジスタの場合には、ｐ型不純物としてボロンをイオン注入して、ｐ型のエクステンション領域７を形成する。ｎチャネルＭＯＳトランジスタの場合には、ｎ型不純物として砒素あるいはリンをイオン注入して、ｎ型のエクステンション領域７を形成する。
【００３８】
次に、図４（ａ）に示すように、ゲート電極４の側壁に、例えば窒化シリコンからなるサイドウォール絶縁膜６を形成する。当該工程では、ゲート電極４を被覆するように半導体基板１の全面に窒化シリコン膜を堆積させた後に、エッチバックを行うことによりゲート電極４の側壁にサイドウォール絶縁膜６を形成する。
【００３９】
次に、図４（ｂ）に示すように、ゲート電極４およびサイドウォール絶縁膜６をマスクとしたイオン注入により、ゲート電極４の両側であってエクステンション領域７の外側における半導体基板１に、エクステンション領域７よりも深いソース・ドレイン領域８を形成する。ｐチャネルＭＯＳトランジスタの場合には、ｐ型不純物としてボロンをイオン注入して、ｐ型のソース・ドレイン領域８を形成する。ｎチャネルＭＯＳトランジスタの場合には、ｎ型不純物として砒素あるいはリンをイオン注入して、ｎ型のソース・ドレイン領域８を形成する。
【００４０】
次に、図５（ａ）に示すように、ゲート電極４の表面にシリサイド層５を形成し、ソース・ドレイン領域８の表面にシリサイド層９を形成する。当該工程では、ゲート電極４を被覆するように半導体基板１上に、例えばコバルト層を堆積させて、熱処理によりシリサイド層５およびシリサイド層９を形成した後に、コバルト層を除去する。
【００４１】
以上のようにして、半導体基板１にトランジスタが作製される。従来の半導体装置の製造方法では、その後、層間絶縁膜の形成およびコンタクトの形成工程に移るが、本実施形態では、以下のような工程に移る。
【００４２】
図５（ｂ）に示すように、半導体基板１の素子分離用溝２を埋め込むダミー素子分離膜１４をウェットエッチングにより除去する。これにより、素子分離用溝２が露出形成される。このエッチングでは、サイドウォール絶縁膜６やゲート電極４に対するダミー素子分離膜１４のエッチング選択比が高いエッチング液を使用する。また、シリサイド層９が形成されているため、シリサイド層９に対するダミー素子分離膜１４のエッチング選択比が高いエッチング液を使用する。
【００４３】
図８（ｂ）は、当該工程後のゲート幅方向における断面図である。図８（ｂ）に示すように、ダミー素子分離膜１４を除去することにより、素子分離用溝２上においてゲート電極４は宙に浮いてしまう。しかし、本実施形態では、特に幅広な素子分離用溝２では、ゲート電極４を柱１ａで支えているため、ゲート電極４が折れるのを防止することができる。
【００４４】
次に、図６（ａ）に示すように、素子分離用溝２の内壁、ソース・ドレイン領域８上およびゲート電極４上に、例えば酸化シリコンからなるパッド絶縁膜１０を形成する。例えば、１０ｎｍ〜５０ｎｍの膜厚のパッド絶縁膜１０を形成する。
【００４５】
次に、図６（ｂ）に示すように、パッド絶縁膜１０上に、窒化シリコン膜あるいは酸化窒化シリコン膜を堆積させてライナー膜１１を形成する。例えば、１０ｎｍ〜１００ｎｍの膜厚のライナー膜１１を形成する。ライナー膜１１として、窒化シリコン膜あるいは酸化窒化シリコン膜を形成する場合には、膜中の応力を任意に調整することができる。例えば、プラズマＣＶＤ法により窒化シリコン膜を成膜することにより、圧縮応力をもつライナー膜１１を形成できる。あるいは、熱ＣＶＤ法により窒化シリコン膜を成膜することにより、引っ張り応力をもつライナー膜１１を形成できる。
【００４６】
また、例えば、ライナー膜１１を成膜した後に、ライナー膜１１に不純物（例えば、Ｇｅイオン）をイオン注入することにより、膜中の応力を調整できる。このため、例えば、ＣＭＯＳトランジスタを形成する場合には、ｎチャネルＭＯＳトランジスタに合わせて最適なライナー膜１１を成膜した後に、ｐチャネルＭＯＳトランジスタの領域におけるライナー膜１１にＧｅイオンをイオン注入して膜中の応力を調整してもよい。なお、反対に、ｐチャネルＭＯＳトランジスタに合わせて最適なライナー膜１１を成膜した後に、ｎチャネルＭＯＳトランジスタの領域におけるライナー膜１１にＧｅイオンをイオン注入して膜中の応力を調整してもよい。
【００４７】
次に、図７（ａ）に示すように、素子分離用溝２およびゲート電極４を埋め込むように、ライナー膜１１上に例えば酸化シリコン膜を堆積させて絶縁膜１２を形成する。絶縁膜１２は、素子分離用溝２を埋め込む素子分離絶縁膜１２ａと、ゲート電極４を覆う層間絶縁膜１２ｂとに大別できる。ここで、素子分離絶縁膜１２ａと、層間絶縁膜１２ｂとで適切な絶縁膜が異なる場合には、絶縁膜１２を２層以上の膜により形成してもよい。
【００４８】
次に、図７（ｂ）に示すように、レジストマスクを用いて絶縁膜１２をエッチングすることにより、ソース・ドレイン領域８、より詳細にはシリサイド層９に達する接続孔１３ａを形成する。当該工程では、まず、ライナー膜１１をエッチングストッパ（コンタクトストッパ）として絶縁膜１２をエッチングする。その後、接続孔１３ａ内に露出したライナー膜１１およびパッド絶縁膜１０を除去する。上記したように、ライナー膜１１の膜厚は、エッチングストッパとして機能し得る膜厚を確保しつつ、接続孔１３ａの形成不良を生じないような膜厚で形成しているため、シリサイド層９に達する接続孔１３ａを精度良く形成することができる。
【００４９】
次に、接続孔１３ａをタングステン等の導電材料で埋め込むことにより、接続孔１３ａ内にコンタクト１３を形成する（図１参照）。その後、多層配線形成工程を実施することにより、半導体装置が製造される。
【００５０】
以上説明したように、本実施形態に係る半導体装置の製造方法では、半導体基板１にトランジスタを形成した後に、ダミー素子分離膜１４を一旦除去し、その後、素子分離用溝２の内壁、ソース・ドレイン領域８上およびゲート電極４上に連続して繋がるライナー膜１１を形成している。
【００５１】
本実施形態では、ダミー素子分離膜１４の形成では、従来のＳＴＩライナー膜を使用しないことから、ダミー素子分離膜１４の端部に発生するディボット１４ａは、従来のＳＴＩライナー膜を使用した素子分離絶縁膜の端部に発生するディボットに比べて小さくなる。また、半導体基板１にストレスをかけるためのライナー膜１１の膜厚を薄膜化できることから、接続孔１３ａの形成不良を防止することができる。シリサイド層９に達する接続孔１３ａを精度良く形成できるため、コンタクト１３の接続不良を防止することができる。
【００５２】
このため、大きなディボットの発生や、コンタクト接続不良の発生を回避しつつ、半導体基板１にストレスを効率良くかけることができる。このため、歩留まりを低下させることなく、キャリアの移動度を向上させた半導体装置を製造することができる。
【００５３】
（第２実施形態）
図９は、第２実施形態に係る半導体装置の一例を示す断面図である。なお、図１と同一の構成要素には、同一の符号を付してあり、その説明は省略する。
【００５４】
本実施形態では、半導体基板１の素子分離用溝２の内壁（素子分離絶縁膜１２ａと半導体基板１との界面）、ソース・ドレイン領域８上およびゲート電極４上に連続して、直接ライナー膜１１が形成されている。
【００５５】
第１実施形態において、ライナー膜１１と半導体基板１との間にパッド絶縁膜１０を介在させたのは、半導体基板１上にライナー膜１１として電荷保持特性をもつ窒化シリコンあるいは酸化窒化シリコンを直接形成すると、ＭＯＳトランジスタの電気的特性へ影響を及ぼす懸念があったからである。しかしながら、このような影響が無ければ、第１実施形態で説明したパッド絶縁膜１０は無くても良い。
【００５６】
上記の半導体装置は、第１実施形態において図６（ａ）に示したパッド絶縁膜１０の形成工程を行わないことにより、製造することができる。本実施形態によっても、第１実施形態と同様の効果を奏することができる。
【００５７】
（第３実施形態）
図１０は、第３実施形態に係る半導体装置の一例を示す断面図である。なお、図１と同一の構成要素には、同一の符号を付してあり、その説明は省略する。
【００５８】
本実施形態では、例えば酸化シリコンからなるパッド絶縁膜１０ａは、素子分離用溝２の内壁にのみ形成されている例である。
【００５９】
次に、上記の本実施形態に係る半導体装置の製造方法について、図１１〜図１４を参照して説明する。
【００６０】
まず、第１実施形態と同様にして、図２（ａ）〜図４（ｂ）に示す工程を経る。そして、本実施形態では、シリサイド層５，９を形成せずに、図１１（ａ）に示すように、ダミー素子分離膜１４を除去する。これにより、素子分離用溝２が露出形成される。
【００６１】
次に、図１１（ｂ）に示すように、素子分離用溝２の内壁、ソース・ドレイン領域８上およびゲート電極４上に、例えば酸化シリコンからなるパッド絶縁膜１０を形成する。例えば、１０ｎｍ〜５０ｎｍの膜厚のパッド絶縁膜１０を形成する。
【００６２】
次に、図１２（ａ）に示すように、素子分離用溝２内のみを埋め込むマスク層１５を形成する。マスク層１５の形成では、例えば、全面にレジスト膜を形成した後に、当該レジスト膜をエッチバックする。これにより、素子分離用溝２内のみにレジスト膜からなるマスク層１５を形成することができる。
【００６３】
次に、図１２（ｂ）に示すように、マスク層１５をエッチングマスクとして、マスク層１５から露出したパッド絶縁膜１０をウェットエッチングする。これにより、ソース・ドレイン領域８上およびゲート電極４上のパッド絶縁膜１０が除去され、素子分離用溝２の内壁にのみパッド絶縁膜１０ａが残る。その後、マスク層１５を除去する。
【００６４】
次に、図１３（ａ）に示すように、ゲート電極４の表面にシリサイド層５を形成し、ソース・ドレイン領域８の表面にシリサイド層９を形成する。当該工程では、ゲート電極４を被覆するように半導体基板１上に、例えばコバルト層を堆積させて、熱処理によりシリサイド層５およびシリサイド層９を形成する。このとき、素子分離用溝２にはパッド絶縁膜１０ａが残っているため、シリサイド層は形成されない。その後、コバルト層を除去する。
【００６５】
次に、図１３（ｂ）に示すように、パッド絶縁膜１０ａ上、ソース・ドレイン領域８上およびゲート電極４上の全面に、窒化シリコン膜あるいは酸化窒化シリコン膜を堆積させてライナー膜１１を形成する。例えば、１０ｎｍ〜１００ｎｍの膜厚のライナー膜１１を形成する。なお、ライナー膜１１の形成方法としては、第１実施形態で説明したとおりである。
【００６６】
次に、図１４（ａ）に示すように、素子分離用溝２およびゲート電極４を埋め込むように、ライナー膜１１上に例えば酸化シリコン膜を堆積させて絶縁膜１２を形成する。絶縁膜１２は、素子分離用溝２を埋め込む素子分離絶縁膜１２ａと、ゲート電極４を覆う層間絶縁膜１２ｂとに大別できる。ここで、素子分離絶縁膜１２ａと、層間絶縁膜１２ｂとで適切な絶縁膜が異なる場合には、絶縁膜１２を２層以上の膜により形成してもよい。
【００６７】
次に、図１４（ｂ）に示すように、レジストマスクを用いて絶縁膜１２をエッチングすることにより、ソース・ドレイン領域８、より詳細にはシリサイド層９に達する接続孔１３ａを形成する。当該工程では、まず、ライナー膜１１をエッチングストッパ（コンタクトストッパ）として絶縁膜１２をエッチングする。その後、接続孔１３ａ内に露出したライナー膜１１を除去する。上記したように、ライナー膜１１の膜厚は、エッチングストッパとして機能し得る膜厚を確保しつつ、接続孔１３ａの形成不良を生じないような膜厚で形成しているため、シリサイド層９に達する接続孔１３ａを精度良く形成することができる。
【００６８】
次に、接続孔１３ａをタングステン等の導電材料で埋め込むことにより、接続孔１３ａ内にコンタクト１３を形成する（図１０参照）。その後、多層配線形成工程を実施することにより、半導体装置が製造される。
【００６９】
上記の本実施形態に係る半導体装置の製造方法によっても、第１実施形態と同様の効果を奏することができる。本実施形態では、シリサイド層５，９を形成する前に、ダミー素子分離膜１４を除去している。このため、仮にシリサイド層に対して選択的にダミー素子分離膜１４をエッチングすることができない場合に特に有効となる。また、ダミー素子分離膜１４のエッチング時にシリサイド層５，９にダメージが入ることを防止することができる。
【００７０】
本発明は、上記の実施形態の説明に限定されない。
例えば、本実施形態で挙げた材料や数値は一例であり、これに限定されるものではない。また、例えば、図２〜図４に示すトランジスタの形成工程は、適宜変更可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００７１】
【図１】第１実施形態に係る半導体装置の一例を示す断面図である。
【図２】第１実施形態に係る半導体装置の製造における工程断面図である。
【図３】第１実施形態に係る半導体装置の製造における工程断面図である。
【図４】第１実施形態に係る半導体装置の製造における工程断面図である。
【図５】第１実施形態に係る半導体装置の製造における工程断面図である。
【図６】第１実施形態に係る半導体装置の製造における工程断面図である。
【図７】第１実施形態に係る半導体装置の製造における工程断面図である。
【図８】第１実施形態に係る半導体装置の製造において、ゲート幅方向における工程断面図である。
【図９】第２実施形態に係る半導体装置の一例を示す断面図である。
【図１０】第３実施形態に係る半導体装置の一例を示す断面図である。
【図１１】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１２】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１３】第３実施形態に係る半導体装置の製造における工程断面図である。
【図１４】第３実施形態に係る半導体装置の製造における工程断面図である。
【符号の説明】
【００７２】
１…半導体基板、１ａ…柱、２…素子分離用溝、３…ゲート絶縁膜、４…ゲート電極、５…シリサイド層、６…サイドウォール絶縁膜、７…エクステンション領域、８…ソース・ドレイン領域、９…シリサイド層、１０，１０ａ…パッド絶縁膜、１１…ライナー膜、１２…絶縁膜、１２ａ…素子分離絶縁膜、１２ｂ…層間絶縁膜、１３…コンタクト、１３ａ…接続孔、１４…ダミー素子分離膜、１４ａ…ディボット、１５…マスク層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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