(57)【要約】【課題】  リダンダンシ情報をデータ圧縮してヒューズセットに記憶する半導体記憶装置において、ヒューズのプログラムミスが生じた場合においても、不良セルを確実に救済することが可能な半導体記憶装置を提供することを目的とする。【解決手段】  メモリセルアレイ内に存在する不良セルを冗長セルアレイ内の冗長セルと置き換えるために使用されるリダンダンシ情報をデータ圧縮して記憶する複数の第１のヒューズセット２３ａと、データ圧縮されたリダンダンシ情報を変更するために使用されるデータ変更情報を記憶する第２のヒューズセット２３ｂ１、２３ｂ２、２３ｂ３、…と、データ圧縮されたリダンダンシ情報をデータ変更情報に応じて変更するとともに、その変更されたリダンダンシ情報を展開して新たなリダンダンシ情報を生成するリダンダンシ情報生成回路とを具備することを特徴としている。【選択図】  図２
2006228330.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイ内に存在する不良セルを冗長セルアレイ内の冗長セルと置き換えるために使用されるリダンダンシ情報をデータ圧縮して記憶する複数の第１のヒューズセットと、
前記データ圧縮されたリダンダンシ情報を変更するために使用されるデータ変更情報を記憶する第２のヒューズセットと、
前記データ圧縮されたリダンダンシ情報を前記データ変更情報に応じて変更するとともに、その変更されたリダンダンシ情報を展開して新たなリダンダンシ情報を生成するリダンダンシ情報生成回路とを具備することを特徴とする半導体記憶装置。
【請求項２】
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイ内の不良セルを救済するために使用される複数の冗長セルを有する冗長セルアレイと、
前記メモリセルアレイ内に存在する不良セルを冗長セルアレイ内の冗長セルと置き換えるために使用されるリダンダンシ情報をデータ圧縮して記憶する複数の第１のヒューズセットと、
前記データ圧縮されたリダンダンシ情報を変更するために使用されるデータ変更情報を記憶する第２のヒューズセットと、
前記データ圧縮されたリダンダンシ情報を前記データ変更情報に応じて変更するとともに、その変更されたリダンダンシ情報を展開して新たなリダンダンシ情報を生成するリダンダンシ情報生成回路と、
前記リダンダンシ情報生成回路で生成されたリダンダンシ情報及び前記メモリセルアレイ内のメモリセルの選択情報に応じて、前記メモリセルアレイ内のメモリセルもしくは前記冗長セルアレイ内の冗長セルを選択する選択回路とを具備することを特徴とする半導体記憶装置。
【請求項３】
前記各第１のヒューズセットは、その第１のヒューズセットに書き込まれたデータが圧縮されているか否かを示す第１のイネーブルビットを記憶し、
前記リダンダンシ情報生成回路は、前記データ変更情報に基づいて前記第１のイネーブルビットを書き換えることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第２のヒューズセットは、前記複数の第１のヒューズセットのうち何番目の第１のヒューズセットに記憶された第１のイネーブルビットを書き換えるかを指示する指示ビットを記憶し、
前記リダンダンシ情報生成回路は、前記指示ビットが指示する第１のヒューズセットの第１のイネーブルビットを書き換えることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記各第１のヒューズセットは、その第１のヒューズセットに書き込まれたデータが圧縮されているか否かを示す第１のイネーブルビットと、前記冗長セルと置き換える不良セルを指定するアドレスビットとを記憶し、
前記第２のヒューズセットは、前記リダンダンシ情報生成回路の動作モードを設定する第２のイネーブルビットを記憶し、
前記リダンダンシ情報生成回路は、前記第２のイネーブルビットが第１の動作モードを示す場合、前記データ変更情報に基づいて前記第１のイネーブルビットを書き換え、前記第２のイネーブルビットが第２の動作モードを示す場合、前記データ変更情報に基づいて前記アドレスビットを書き換えることを特徴とする請求項１または２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リダンダンシ機能を有する半導体記憶装置に関し、特に不良セルに対応したアドレスをヒューズ素子にプログラムし、プログラムされたヒューズ素子からリダンダンシ用アドレスを生成するための回路に関する。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（DRAM）などの半導体記憶装置（以下、メモリと称する）では、記憶容量が益々増大している。大容量のメモリでは、製造歩留まりの向上を図るために、メモリセルアレイ中に発生した不良セルを冗長セルに置き換えるための冗長機能を備えることが必須となっている。不良セルに対応したアドレスは、例えばレーザ光の照射によってブローされるリダンダンシ（Redundancy）ヒューズにプログラムされる。ヒューズにプログラムされたアドレスは、メモリチップの動作開始時に読み出され、ヒューズラッチ回路に格納される。ヒューズラッチ回路に格納されたアドレスは、外部から入力されるメモリセルアクセス用のアドレスと比較され、両アドレスが一致した際に、不良セルに代わって冗長セルがアクセスされることで不良セルの救済が行われる。
【０００３】
通常、不良セルは、不良セルを含むメモリセルアレイ内の１行分のメモリセルの単位、あるいは１列分のメモリセルの単位で冗長セルと置き換えられる。行単位で置き換えが行われる場合、つまりローリダンダンシ（Row Redundancy）の場合には、ローアドレスがヒューズにプログラムされる。列単位で置き換えが行われる場合、つまりカラムリダンダンシ（Column Redundancy）の場合には、カラムアドレスがヒューズにプログラムされる。
【０００４】
図１７は、ローリダンダンシを有するDRAM内に設けられたリダンダンシヒューズの一例を示している。この場合、メモリセルアレイはSegment0からSegment3の４個のセグメントで構成され、各セグメント内には不良セルを救済するためのリダンダンシワード線がそれぞれ８本ずつ配置されている。各セグメントには８本のリダンダンシワード線（RWL0〜RWL7）に対応してヒューズセットが８組設けられている。各ヒューズセットは、そのヒューズセットを使用するか否かをプログラムするための１個のイネーブル（Enable）ヒューズと、リダンダンシを使用するアドレスを指定するための９個のアドレスヒューズとから構成される。
【０００５】
ヒューズ素子はチップ上の占有面積が大きいため、なるべく数を減らしたいという要求がある。ヒューズの数を減らすために用いる一つの手段は、ヒューズデータを圧縮することである。データ圧縮方式の一例を図１８に示す。図１８中、上側に示したデータが圧縮前のものであり、下側が圧縮後のものである。この例では、イネーブルヒューズ（E）がブローされていないヒューズセット２，４のデータ（０のデータが１０個）が１つの０であらわされる。これによって、圧縮前には６０個必要であったヒューズの個数が４２個に減る。一般に製品後のメモリのチップ当たりのリダンダンシ使用率は半分以下程度なので、この方式ではヒューズの個数を７割程度に減らすことができる。
【０００６】
なお、特許文献１には、欠陥素子を冗長素子に置き換えるために使用されるアドレスヒューズの数を節約するために、冗長素子間でヒューズを共有するためのアルゴリズムが記載されている。
【０００７】
また、特許文献２には、ウェハ段階において、レーザリペアを行った後、パッケージにした半導体装置のバーンインテストの際に発生するエラーもリペアできるようにしたものが記載されている。
【０００８】
更に、特許文献３には、欠陥セルを含むローラインまたはカラムラインを冗長ラインの１つに置き換えるようにプログラムし、所定数の冗長ラインがプログラムされた後に、さらなる欠陥セルが発見された場合に、少なくとも１つ冗長ラインのプログラムをキャンセルし、この冗長ラインを他のメモリセルの欠陥のリペアのためにプログラムするようにしたものが記載されている。
【特許文献１】特開平１１−８６５８８号公報
【特許文献２】特開２０００−２０７８９６号公報
【特許文献３】米国特許第６４１８０６９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、このようなデータ圧縮方式を用いると、ヒューズのプログラムミスが生じた場合に、不良セルを救済することができない場合がある。
【００１０】
例えば、アドレスヒューズにプログラムミスが生じた場合、そのプログラムミスが生じたヒューズセットに対応するリダンダンシワード線は、不良セルが存在するワード線以外のワード線に置き換えられてしまう。すなわち、アドレスヒューズのブローミスがあった場合、不良セルを救済することができない。
【００１１】
また、イネーブルヒューズ（E）にプログラムミスが生じた場合も、アドレスヒューズのプログラムミスがあった場合と同様の問題が生じる。イネーブルヒューズのプログラムミスが生じた場合について図１９及び図２０を参照して説明する。図１９及び図２０は、図１８の上側に示したデータを圧縮する場合を示している。
【００１２】
図１９は、ヒューズセット１（RWL1）のイネーブルヒューズ（E）をブローするつもりが、ブローミスにより、ブローできなかった場合を示している。図１９中、上側に示したデータが展開前のものであり、下側が展開後のものである。
【００１３】
ヒューズセット１から転送されるデータの先頭、つまりイネーブルビットに１のデータが書き込まれている場合、先頭ビットとこれに続く９ビットのアドレスデータがヒューズセット１のデータとして転送される。しかしながら、この例では、ヒューズセット１のイネーブルヒューズはブローされておらず、０のデータが書き込まれている。このため、ヒューズセット１は圧縮されているとみなされ、ヒューズセット１のイネーブルビットは１０個の０データに展開される。この場合、ヒューズセット１のイネーブルヒューズの次のヒューズは、ヒューズセット２（RWL2）のイネーブルヒューズとみなされる。つまり、ヒューズセット１のイネーブルヒューズの次のヒューズに書き込まれた１のデータとこれに続く９ビットのデータがヒューズセット２のデータとして転送される。
【００１４】
図２０は、ヒューズセット２のイネーブルヒューズ（E）をブローしないつもりが、ブローミスにより、ブローしてしまった場合を示している。図２０中、上側に示したデータが展開前のものであり、下側が展開後のものである。
【００１５】
ヒューズセット２から転送されるデータの先頭、つまりイネーブルビットに０のデータが書き込まれている場合、１０個の０データがヒューズセット２のデータとして転送される。しかしながら、この例では、ヒューズセット２のイネーブルヒューズはブローされており、１のデータが書き込まれている。このため、ヒューズセット２は圧縮されていないとみなされ、ヒューズセット２のイネーブルビットとこれに続く９ビットのデータがヒューズセット２のデータとして転送される。
【００１６】
以上に述べたように、イネーブルヒューズのプログラムミスが生じると、展開後のデータ（図１９及び図２０の下側に示したデータ）は圧縮前のデータ（図１８の上側に示したデータ）と異なるものになってしまう。展開後のデータが圧縮前のデータと異なると、不良セルが存在するワード線以外のワード線がリダンダンシワード線に置き換えられ、不良セルを救済することができない。
【００１７】
本発明は、以上のことを鑑みてなされたものであり、リダンダンシ情報をデータ圧縮してヒューズセットに記憶する半導体記憶装置において、ヒューズのプログラムミスが生じた場合においても、不良セルを確実に救済することが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明に係る半導体記憶装置は、メモリセルアレイ内に存在する不良セルを冗長セルアレイ内の冗長セルと置き換えるために使用されるリダンダンシ情報をデータ圧縮して記憶する複数の第１のヒューズセットと、前記データ圧縮されたリダンダンシ情報を変更するために使用されるデータ変更情報を記憶する第２のヒューズセットと、前記データ圧縮されたリダンダンシ情報を前記データ変更情報に応じて変更するとともに、その変更されたリダンダンシ情報を展開して新たなリダンダンシ情報を生成するリダンダンシ情報生成回路とを具備することを特徴としている。
【００１９】
また、本発明に係る半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイ内の不良セルを救済するために使用される複数の冗長セルを有する冗長セルアレイと、前記メモリセルアレイ内に存在する不良セルを冗長セルアレイ内の冗長セルと置き換えるために使用されるリダンダンシ情報をデータ圧縮して記憶する複数の第１のヒューズセットと、前記データ圧縮されたリダンダンシ情報を変更するために使用されるデータ変更情報を記憶する第２のヒューズセットと、前記データ圧縮されたリダンダンシ情報を前記データ変更情報に応じて変更するとともに、その変更されたリダンダンシ情報を展開して新たなリダンダンシ情報を生成するリダンダンシ情報生成回路と、前記リダンダンシ情報生成回路で生成されたリダンダンシ情報及び前記メモリセルアレイ内のメモリセルの選択情報に応じて、前記メモリセルアレイ内のメモリセルもしくは前記冗長セルアレイ内の冗長セルを選択する選択回路とを具備することを特徴としている。
【発明の効果】
【００２０】
本発明によれば、リダンダンシ情報をデータ圧縮してヒューズセットに記憶する半導体記憶装置において、ヒューズのプログラムミスが生じた場合においても、不良セルを確実に救済することが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明に係る半導体記憶装置についての実施例を図１乃至１６を参照して説明する。
【００２２】
（第１の実施の形態）
図１は、第１の実施の形態のメモリの全体の構成を示すブロック図である。このメモリは、大きく分けてメモリマクロ（Memory macro）１０と、ヒューズボックス（Fuse box）２０とから構成されている。
【００２３】
メモリマクロ１０は、メモリセルアレイ（Memory cell array）１１、冗長セルアレイ（Spare memory cell array）１２、ロー制御回路（Row control）１３、カラム制御回路（Column control）１４、ロー用のヒューズラッチ回路（Fuse latch for row redundancy）１５、カラム用のヒューズラッチ回路（Fuse latch for column redundancy）１６などを有する。
【００２４】
メモリセルアレイ１１内には、マトリックス状に配置された複数のメモリセルが設けられている。同一行（Row）に配置された複数のメモリセルは複数のワード線のうち対応するものに共通に接続され、同一列（Column）に配置された複数のメモリセルは複数のビット線のうち対応するものに共通に接続されている。
【００２５】
冗長セルアレイ１２内には複数のリダンダンシワード線及びリダンダンシビット線が設けられている。リダンダンシワード線及びリダンダンシビット線にはそれぞれ、メモリセルアレイ１１内に不良セルが存在する場合に、この不良セルと置き換えて使用される複数の冗長セルが接続されている。
【００２６】
ロー制御回路１３は、メモリセルアレイ１１内のメモリセルをアクセスする際に、供給されるローアドレス（選択情報）とロー用のヒューズラッチ回路１５に記憶されているリダンダンシ用のローアドレスを含むリダンダンシ情報とに応じて、メモリセルアレイ１１内のワード線もしくは冗長セルアレイ１２内のリダンダンシワード線を選択する。
【００２７】
カラム制御回路１４は、メモリセルアレイ１１内のメモリセルをアクセスする際に、供給されるカラムアドレス（選択情報）とカラム用のヒューズラッチ回路１６に記憶されているリダンダンシ用のカラムアドレスを含むリダンダンシ情報とに応じて、メモリセルアレイ１１内のビット線もしくは冗長セルアレイ１２内のリダンダンシビット線を選択する。
【００２８】
ロー用のヒューズラッチ回路１５は、メモリセルアレイ１１内のメモリセルに不良セルが存在する場合に、この不良セルを含むメモリセルアレイ１１内の１行分のメモリセルを冗長セルアレイ１２内の１行分の冗長セルと置き換えを行うために使用されるリダンダンシ用のローアドレスを含むリダンダンシ情報を記憶する。
【００２９】
カラム用のヒューズラッチ回路１６は、メモリセルアレイ１１内のメモリセルに不良セルが存在する場合に、この不良セルを含むメモリセルアレイ１１内の１列分のメモリセルを冗長セルアレイ１２内の１列分の冗長セルと置き換えを行うために使用されるリダンダンシ用のカラムアドレスを含むリダンダンシ情報を記憶する。
【００３０】
ロー制御回路１３によって選択されたワード線もしくはリダンダンシワード線と、カラム制御回路１４によって選択されたビット線もしくはリダンダンシビット線との交点に位置するメモリセルもしくは冗長セルがアクセスされる。そして、データ書き込み時には、データＩ／Ｏ及びセンスアンプを介して入力される書き込みデータが選択メモリセルに供給されてデータ書き込みが行われる。データ読み出し時には、選択メモリセルに記憶されたデータがセンスアンプによって読み出され、データＩ／Ｏを介してメモリ外部に出力される。
【００３１】
ヒューズボックス２０は、ロー用のヒューズラッチ回路１５及びカラム用のヒューズラッチ回路１６に記憶されるリダンダンシ情報を生成する。ヒューズボックス２０は、ヒューズ・ヒューズラッチ回路部（Fuse & fuse latch）２１とヒューズデータ転送制御回路部（Fuse data transfer control）２２とを具備している。ヒューズ・ヒューズラッチ回路部２１は、複数のヒューズ素子を含んでいる。この複数のヒューズ素子には、リダンダンシ用のアドレスなどからなるリダンダンシ情報がデータ圧縮されてプログラムされている。ヒューズデータ転送制御回路部２２には、このヒューズ・ヒューズラッチ回路部２１にプログラムされたリダンダンシ情報が供給される。ヒューズデータ転送制御回路部２２は、このリダンダンシ情報を展開して新たなリダンダンシ情報を生成し、メモリマクロ１０内のロー用のヒューズラッチ回路１５及びカラム用のヒューズラッチ回路１６に転送する。
【００３２】
図２は、図１中のヒューズボックス２０の具体的な構成を示すブロック図である。ヒューズ・ヒューズラッチ回路部２１内には、複数のヒューズ・ヒューズラッチ回路の一例として、第１のヒューズ・ヒューズラッチ回路２３ａと、複数の第２のヒューズ・ヒューズラッチ回路２３ｂ１、２３ｂ２、２３ｂ３、…とが設けられている。
【００３３】
第１、第２のヒューズ・ヒューズラッチ回路２３ａ、２３ｂ内にはそれぞれ、不揮発性記憶素子として複数個のヒューズ素子と、各ヒューズ素子に対応して設けられ、各ヒューズ素子に書き込まれたデータをラッチする複数のヒューズラッチ回路とが設けられている。第１のヒューズ・ヒューズラッチ回路２３ａは、供給される転送用のクロック信号FCLK1に同期して、複数のヒューズラッチ回路にラッチされているデータをシリアルデータDATA1としてヒューズデータ転送制御回路部２２に供給する。
【００３４】
第１のヒューズ・ヒューズラッチ回路２３ａには、リダンダンシ情報がデータ圧縮されてプログラムされている。複数の第２のヒューズ・ヒューズラッチ回路２３ｂ１、２３ｂ２、２３ｂ３、…には、第１のヒューズ・ヒューズラッチ回路２３ａにプログラムされたデータのうちイネーブルビット(E)を変更するために使用される情報（データ変更情報）がそれぞれプログラムされている。
【００３５】
ヒューズデータ転送制御回路部２２には、カウンタ２４、データ転送制御回路２５の他に、第２のヒューズ・ヒューズラッチ回路２３ｂｉ（２３ｂ１、２３ｂ２、２３ｂ３、…）に対応して設けられた複数の指示ビット監視回路２８と、データ書き換え制御回路２９とが設けられている。
【００３６】
カウンタ２４は、供給されるクロック信号CLKをカウントする。カウンタ２４のカウント出力は複数の指示ビット監視回路２８に供給される。複数の指示ビット監視回路２８はそれぞれ、対応する第２のヒューズ・ヒューズラッチ回路２３ｂ１、２３ｂ２、２３ｂ３、…に書き込まれているデータのうち指示ビットの値を検出する。また、複数の指示ビット監視回路２８は、第２のヒューズ・ヒューズラッチ回路２３ｂ１、２３ｂ２、２３ｂ３、…に書き込まれたデータのうちイネーブルビット(B)が１のときに、カウンタ２４の値と指示ビットとの値を比較し、一致すれば、データ書き換え制御回路２９に書き換え信号ENMISSi, ENOPDi(ENMISS1, ENMISS2, ENMISS3,…,ENOPD1, ENOPD2, ENOPD3,…)を供給する。この書き換え信号ENMISSiは、イネーブルビット(E)にプログラムミスがあることをデータ書き換え制御回路２９に知らせるための信号である。また、書き換え信号ENOPDiは、イネーブルビット(E)を実際に書き換えるデータを示す信号である。データ書き換え制御回路２９は、この書き換え信号を受けると、書き換え信号ENMISS, ENOPDをデータ転送制御回路２５に供給する。データ転送制御回路２５は、第１のヒューズ・ヒューズラッチ回路２３ａに書き込まれたデータのうちイネーブルビット(E)を書き換え信号ENMISS, ENOPDに応じて書き換えるとともに、その書き換えたイネーブルビットに基づいてリダンダンシ情報を展開して新たなリダンダンシ情報を生成する。この新たなリダンダンシ情報はメモリマクロ１０に転送される。
【００３７】
図３は、図２中の第１のヒューズ・ヒューズラッチ回路（リダンダンシ情報記憶回路）２３ａの詳細な構成を示す回路図である。複数のヒューズ素子３１はそれぞれ、プログラム可能な不揮発性記憶素子であり、リダンダンシ用のアドレスなどからなるリダンダンシ情報がこれら複数のヒューズ素子３１にプログラムされる。各ヒューズ素子３１にはフリップフロップ（F/F）を含むヒューズラッチ回路３２が接続されている。これら複数のヒューズラッチ回路３２は直列に接続されている。
【００３８】
各ヒューズ素子３１に書き込まれたリダンダンシ情報は対応するヒューズラッチ回路３２でラッチされる。複数のヒューズラッチ回路３２でラッチされたリダンダンシ情報は、クロック信号FCLK1に同期して順次転送され、データDATA1としてデータ転送制御回路２５に供給される。
【００３９】
第２のヒューズ・ヒューズラッチ回路（データ変更情報記憶回路）２３ｂは、データ変更情報がプログラムされた複数のヒューズ素子と、この複数のヒューズ素子にそれぞれ対応して設けられた複数のヒューズラッチ回路を有している。これら複数のヒューズラッチ回路は直列に接続されている。このように、第２のヒューズ・ヒューズラッチ回路２３ｂは、第１のヒューズ・ヒューズラッチ回路２３ａと同様の構成を有している。ただし、第２のヒューズ・ヒューズラッチ回路２３ｂは、第１のヒューズ・ヒューズラッチ回路２３ａと比べて、クロック信号の入力がなく、複数のヒューズラッチ回路でラッチされたデータ変更情報が転送されない点が異なっている。この複数のヒューズラッチ回路でラッチされたデータ変更情報は、その第２のヒューズ・ヒューズラッチ回路２３ｂに対応した指示ビット監視回路２８により参照される。
【００４０】
図４は、図１中のロー用のヒューズラッチ回路１５及びカラム用のヒューズラッチ回路１６の詳細な構成を示す回路図である。ヒューズラッチ回路１５、１６には、それぞれフリップフロップ（F/F）を含み、直列接続された複数のヒューズラッチ回路３３が設けられている。ヒューズデータ転送制御回路部２２で生成された新たなデータが複数のヒューズラッチ回路３３の端部にシリアルに供給され、その後、複数のヒューズラッチ回路３３で順次転送されることで、リダンダンシ用のアドレスなどからなるリダンダンシ情報がヒューズラッチ回路１５、１６にセットされる。
【００４１】
図５は、図３中に示す１つのヒューズ素子３１が接続されたヒューズラッチ回路３２の詳細な構成を示す回路図である。ヒューズラッチ回路３２は、前段のヒューズラッチ回路３２から転送されたデータDATAが供給されるクロックドインバータ回路４１と、インバータ回路４２とクロックドインバータ回路４３とからなりクロックドインバータ回路４１の出力をラッチするラッチ回路４４と、ラッチ回路４４の出力を転送制御するＣＭＯＳ型のトランスファゲート４５と、インバータ回路４６とクロックドインバータ回路４７とを含み、ヒューズ素子３１にプログラムされたデータがセットされるとともにトランスファゲート４５から出力される前段からのデータが供給されるラッチ回路４８と、ラッチ回路４８の出力が供給されるインバータ回路４９とから構成されている。
【００４２】
ラッチ回路４８内には更に、ラッチ回路４８の入力ノードSQをクリアするためのＰＭＯＳ型のトランジスタ５０と、ヒューズ素子３１に書き込まれたデータを入力ノードSQにセットするためのＮＭＯＳ型のトランジスタ５１とが設けられている。
【００４３】
なお、クロックドインバータ回路４１、４７はそれぞれ、クロック信号FCLK（FCLK1）と反転クロック信号FCLKBで制御され、トランスファゲート４５は反転クロック信号FCLKBとクロック信号FCLKとで制御される。
【００４４】
ヒューズ素子３１に書き込まれたデータをヒューズラッチ回路３２に転送する際に、図６に示すタイミングチャートのように、クリア信号FCLRとセット信号FSETが入力される。クリア信号FCLRが“Ｌ”レベルになると、トランジスタ５０がオンし、ラッチ回路４８の入力ノードSQが強制的に“Ｈ”レベルにクリアされる。その後、セット信号FSETが“Ｈ”レベルになると、トランジスタ５１がオンする。このとき、ヒューズ素子３１がブローされていれば、入力ノードSQは“Ｈ”レベルのままとなる。ヒューズ素子３１がブローされていなければ、入力ノードSQは“Ｌ”レベルに落ちる。その後、クロック信号FCLKと反転クロック信号FCLKBとが転送クロック信号として供給されることにより、複数のヒューズラッチ回路３２を介してデータが後段に向かって順次転送される。
【００４５】
図７は、図４中に示す１つのヒューズラッチ回路３３の詳細な構成を示す回路図である。このヒューズラッチ回路３３は、図５に示すヒューズラッチ回路３２と比べて、ラッチ回路４８内の２個のトランジスタ５０、５１が省略されている点のみが異なり、他の構成はヒューズラッチ回路３２と同じなので、その構成の説明は省略する。
【００４６】
図７に示すヒューズラッチ回路３３では、クロック信号FCLKと反転クロック信号FCLKBとが転送クロック信号として供給されることにより、直列に接続された複数のヒューズラッチ回路３３でデータが順次転送される。
【００４７】
図８は、図７に示すように構成されたヒューズラッチ回路３３が複数設けられている図１中のヒューズラッチ回路１５、１６におけるデータ転送時のタイミングチャートを示している。図８中、DINは転送されるデータを表す。クロック信号FCLKと反転クロック信号FCLKBは、ヒューズラッチ回路１５、１６内に設けられているヒューズラッチ回路３３の個数回だけ立ち上げられる。クロック信号FCLKと反転クロック信号FCLKBは、図示しないカウンタによってクロック信号CLKをカウントすることによって生成される。これによって、データ転送制御回路２５で合成され、転送されてきたリダンダンシ情報を、ヒューズラッチ回路１５、１６内に設けられている複数のヒューズラッチ回路３３の所定の場所に転送し、セットすることができる。
【００４８】
次に、上記のような構成のメモリの動作を説明する。なお、理解を容易にするために、メモリセルアレイ１１内に不良セルが発生した際に、その不良セルを行単位で冗長セルアレイ１２内の冗長セルと置き換えを行う場合を例にして説明する。
【００４９】
まず、一回目のテストが行われる。このテストは、例えばウェハ状態で行われるテストである。このとき、メモリセルアレイ１１内に不良セルが発生していれば、その不良セルが存在するワード線のアドレスを含むリダンダンシ情報が、図２に示される第１のヒューズ・ヒューズラッチ回路２３ａにプログラムされる。このプログラムは、レーザ照射装置からレーザ光を照射してヒューズ素子をブローすることにより行われる。このとき、図２に示される第２のヒューズ・ヒューズラッチ回路２３ｂ１、２３ｂ２、２３ｂ３、…はプログラムされない。
【００５０】
第１のヒューズ・ヒューズラッチ回路２３ａに対してプログラムされるリダンダンシ情報は、図１８を用いて説明したような従来と同様の圧縮方式を用いて圧縮される。第１のヒューズ・ヒューズラッチ回路２３ａは、複数のヒューズセット（第１のヒューズセット）を含んでいる。この複数の第１のヒューズセットは、不良セルが存在するワード線が置き換えられるリダンダンシワード線にそれぞれ対応して設けられている。例えば６本のリダンダンシワード線のうち０、１、３、５番目のリダンダンシワード線を使用する場合には、図９（ａ）に示すように、０、１、３、５番目のヒューズセットの各１０個のヒューズのうちイネーブル（E）ヒューズにそれぞれ１のデータが書き込まれ、残り９個のアドレスヒューズにローリダンダンシを使用するアドレスを指定するためのアドレスビットがそれぞれ書き込まれる。図９（ａ）では、１番目のヒューズセットのイネーブル（E）ヒューズに１のデータを書き込むつもりが、プログラムミスにより、１のデータが書き込めなかった場合を示している。使用されない２、４番目のヒューズセットについては、図１８を用いて説明した場合と同様に、１０個の０のデータが１個の０のデータに圧縮され、それぞれ１個のイネーブルヒューズに０が書き込まれる。つまり、イネーブル（E）ヒューズは、１のデータがプログラムされている場合はそのヒューズセットがデータ圧縮されていないことを示し、０のデータがプログラムされている場合はそのヒューズセットがデータ圧縮されていることを示している。
【００５１】
次に、ヒューズブローによるリダンダンシ救済が正しく行われているか、再度テストが行われる。このテストにより、１番目のヒューズセットのイネーブル（E）ヒューズに１のデータがプログラムされなかったことが検出されたとする。図２に示される第２のヒューズ・ヒューズラッチ回路２３ｂ１、２３ｂ２、２３ｂ３、…には、１番目のヒューズセットのイネーブル（E）ヒューズのデータを書き換えるために使用されるデータ（データ変更情報）がプログラムされる。このプログラムは、レーザ照射装置からレーザ光を照射してヒューズ素子をブローするか、もしくは図示しない制御回路からヒューズ素子に大電流を流してブローすることにより行われる。このとき、図２に示される第１のヒューズ・ヒューズラッチ回路２３ａはプログラムされない。
【００５２】
第２のヒューズ・ヒューズラッチ回路２３ｂ１、２３ｂ２、２３ｂ３、…は、複数のヒューズセット（第２のヒューズセット）を含んでいる。この第２のヒューズセットのそれぞれは、イネーブル（B）ヒューズ、データ(D）ヒューズ及びアドレス（A）ヒューズから構成される。イネーブル（B）ヒューズには、そのヒューズセットにデータ変更情報がプログラムされているか否かを示すイネーブルビット(B)がプログラムされる。データ(D）ヒューズには、第１のヒューズ・ヒューズラッチ回路２３ａにプログラムされたイネーブルビット(E)を書き換えるデータを示すデータビット(D)がプログラムされる。また、アドレス（A）ヒューズには、第１のヒューズ・ヒューズラッチ回路２３ａが含む複数のヒューズセットのうち何番目のヒューズセットに記憶されたイネーブルビットを書き換えるかを指示する指示ビット(A)がプログラムされる。
【００５３】
この例では、１番目のヒューズセットのイネーブル（E）ヒューズを１のデータに書き換えるため、図９（ａ）に示すように、データ(D）ヒューズには１のデータが書き込まれ、アドレス（A）ヒューズには１番目のヒューズセットを指示する指示ビットが書き込まれる。
【００５４】
メモリチップに電源が投入された後、メモリアクセスが開始される前に、図２に示すヒューズ・ヒューズラッチ回路部２１内の第１のヒューズ・ヒューズラッチ回路２３に書き込まれているリダンダンシ情報がシリアルに読み出され、データ転送制御回路２５に供給される。また、複数の指示ビット監視回路２８は、イネーブルビット(B)が１のときに、カウンタ２４の値と指示ビットとの値を比較し、一致すれば、データ書き換え制御回路２９に書き換え信号ENMISSi, ENOPDiを供給する。データ書き換え制御回路２９は、この書き換え信号ENMISSi, ENOPDiを受けてデータ転送制御回路２５に書き換え信号ENMISS, ENOPDを供給する。データ転送制御回路２５は、この書き換え信号ENMISS, ENOPDに基づいて１番目のヒューズセットのイネーブルビット(E)を０のデータから１のデータに書き換える。そして、データ転送制御回路２５は、このイネーブルビット(E)が書き換えたれたリダンダンシ情報を展開することにより、図９（ｂ）に示すような新たなリダンダンシ情報を生成する。生成された新たなリダンダンシ情報は、メモリマクロ１０内のロー用のヒューズラッチ回路１５及びカラム用のヒューズラッチ回路１６に対してシリアルに順次転送され、ヒューズラッチ回路１５、１６にセットされる。
【００５５】
続いて、２番目のヒューズセットのイネーブル（E）ヒューズに０のデータを書き込むつもりが、プログラムミスにより、１のデータが書き込まれてしまった場合について図１０を参照して説明する。図１０（ａ）は、２番目のヒューズセットのイネーブル（E）ヒューズに誤って１のデータがプログラムされた場合を示している。
【００５６】
この例では、１番目のヒューズセットのイネーブル（E）ヒューズを１のデータに書き換えるため、図１０（ａ）に示すように、データ(D）ヒューズには０のデータが書き込まれ、アドレス（A）ヒューズには２番目のヒューズセットを指示する指示ビットが書き込まれる。
【００５７】
複数の指示ビット監視回路２８は、カウンタ２４の値と指示ビットとの値が一致したときに、データ書き換え制御回路２９に書き換え信号ENMISSi, ENOPDiを供給する。データ書き換え制御回路２９は、この書き換え信号ENMISSi, ENOPDiを受けてデータ転送制御回路２５に書き換え信号ENMISS, ENOPDを供給する。データ転送制御回路２５は、この書き換え信号ENMISS, ENOPDに基づいて２番目のヒューズセットのイネーブルビット(E)を１のデータから０のデータに書き換える。そして、データ転送制御回路２５は、このイネーブルビット(E)が書き換えたれたリダンダンシ情報を展開することにより、図１０（ｂ）に示すような新たなリダンダンシ情報を生成する。
【００５８】
図１１は、データ転送制御回路２５で新たなリダンダンシ情報が生成される際のアルゴリズムを示すフローチャートである。このアルゴリズムでは、データの転送開始と同時に、第１のヒューズ・ヒューズラッチ回路２３ａにプログラムされたイネーブルビット(E)が書き換えられながら、第１のヒューズ・ヒューズラッチ回路２３ａに圧縮された状態で書き込まれているリダンダンシ情報が展開され、メモリマクロ１０に供給される。
【００５９】
まず、転送開始後、イネーブルビット(B)に１のデータがプログラムされたすべての第２のヒューズセットの指示ビット(A)とカウント値とを比較する（ステップＳ１０１）。つまり、ステップＳ１０１では、転送が開始される第１のヒューズセットのイネーブルビット(E)が書き換えられるか否かが判定される。指示ビット(A)とカウント値とが一致した場合は、指示ビット(A)が一致した第２のヒューズセットのデータビット(D)に応じて、第１のヒューズ・ヒューズラッチ回路２３ａから転送されるデータの先頭、つまりイネーブルビット(E)が書き換えられる（ステップＳ１０２）。
【００６０】
次に、第１のヒューズセットにプログラムされたデータの先頭、つまりイネーブルビット(E)が０か否かが判定される（ステップＳ１０３）。イネーブルビットが０ならば、その後、１０ビットの０のデータが生成される（ステップＳ１０４）。イネーブルビットが１ならば、先頭ビットとこれに続く９ビットのデータが取り出される（ステップＳ１０５）。その後、１０ビットのデータが転送される（ステップＳ１０６）。このようにして、第１のヒューズ・ヒューズラッチ回路２３ａに書き込まれている圧縮されたデータが展開される。次に転送ビット数がカウントされ（ステップＳ１０７）、全ての転送が終了したか否かが判定される（ステップＳ１０８）。全ての転送が終了していなければステップＳ１０１に戻り、全ての転送が終了していれば、メモリマクロ１０への転送が終了する。
【００６１】
このように上記実施の形態のメモリでは、第２のヒューズセットにプログラムしたデータ変更情報に基づいて第１のヒューズセットのイネーブルビット(E)を書き換えることができる。換言すれば、本実施の形態のメモリは、第２のヒューズセットにプログラムしたデータ変更情報に基づいて第１のヒューズセットのデータ圧縮の有無を変更することができる。このため、イネーブルヒューズのブローにミスがあった場合においても、不良セルを確実に救済することができる。
【００６２】
なお、上記実施の形態のメモリでは、メモリセルアレイ１１内の不良セルを行単位で冗長セルアレイ１２内の冗長セルと置き換えを行う場合について説明したが、これは不良セルを列単位で冗長セルアレイ１２内の冗長セルと置き換えることもできる。あるいは両者を併用することもできる。
【００６３】
（第２の実施の形態）
メモリをテストする工程には種々のものがあり、各工程によって不良を起こすアドレスが異なる。このため、例えばウェハ状態でテストを行い、この結果に基づいてヒューズブローをした後、チップをパッケージに収納し、もう一度テストした後に更にヒューズブローを行いたい場合などがある。このときの様子を図１２に示す。
【００６４】
ところで、第１の実施の形態のメモリでは、イネーブルビットが０の場合、１つのヒューズセットにプログラムされるデータが全て０を表すとして、１０ビットのデータが１ビットの０のデータに圧縮されている。このため、例えば一回目のリダンダンシ工程で図９（ａ）に示すようなヒューズブローを行うと、二回目のリダンダンシ工程でヒューズセット２、４にリダンダンシ情報をプログラムする必要が生じても、ヒューズブローは不可逆なプロセスなので、二度目のヒューズブローは行えない。すなわち、ヒューズデータの圧縮と、複数回のヒューズブローとは両立し難いという問題がある。本実施の形態のメモリは、ヒューズデータを圧縮しているにもかかわらずヒューズデータのプログラムを複数回行うことができるように構成したものである。
【００６５】
本実施の形態では、第１のヒューズ・ヒューズラッチ回路２３ａ内に設けられる複数のヒューズ素子３１は、ウェハ状態で行われるテストの直後にプログラムされることを想定している。このため、これらのヒューズ素子として、レーザ光が照射されることによってブローされる構造のものが採用される。これに対し、第２のヒューズ・ヒューズラッチ回路２３ｂ内に設けられる複数のヒューズ素子３１は、チップがパッケージに収納された後に行われるテスト後にプログラムされることを想定している。このため、これらのヒューズ素子として、電気的な手段、例えば電流を流すことによってブローされる構造のものが採用される。ただし、第２のヒューズ・ヒューズラッチ回路２３ｂ内に設けられる複数のヒューズ素子３１は、パッケージに収納される前でもプログラムすることができる。
【００６６】
図１３は、第２の実施の形態のメモリにおけるヒューズボックス２０の詳細な構成を示すブロック図である。ヒューズ・ヒューズラッチ回路部２１内には、複数のヒューズ・ヒューズラッチ回路の一例として、第１のヒューズ・ヒューズラッチ回路２３ａと第２のヒューズ・ヒューズラッチ回路第２のヒューズ・ヒューズラッチ回路２３ｂ１、２３ｂ２、…とが設けられている。
【００６７】
第１のヒューズ・ヒューズラッチ回路２３ａには、リダンダンシ情報（第１のリダンダンシ情報）がデータ圧縮されてプログラムされている。この第１のヒューズ・ヒューズラッチ回路２３ａは、一回目のリダンダンシ工程でプログラムされる。複数の第２のヒューズ・ヒューズラッチ回路２３ｂ１、２３ｂ２、…には、第１のヒューズ・ヒューズラッチ回路２３ａにプログラムされたデータのうちイネーブルビットを変更するために使用される情報がプログラムされている。また、複数の第２のヒューズ・ヒューズラッチ回路２３ｂ１、２３ｂ２、…には、イネーブルビットを変更するための情報の他に、パッケージ後のテストで検出された不良セルを救済するために行う二回目のリダンダンシ工程で、新たなリダンダンシ情報（第２のリダンダンシ情報）をプログラムすることができる。
【００６８】
ヒューズデータ転送制御回路部２２には、カウンタ２４、データ転送制御回路２５の他に、第２のヒューズ・ヒューズラッチ回路２３ｂｉ（２３ｂ１、２３ｂ２、…）に対応して設けられた複数の指示ビット及びアドレス監視回路２８と、データ挿入及び書き換え制御回路３０とが設けられている。
【００６９】
複数の指示ビット及びアドレス監視回路２８はそれぞれ、対応する第２のヒューズ・ヒューズラッチ回路２３ｂ１、２３ｂ２、…に書き込まれているデータのうち指示ビットの値を検出する。複数の指示ビット及びアドレス監視回路２８は、第１の実施の形態と同様、第２のヒューズ・ヒューズラッチ回路２３ｂ１、２３ｂ２、…に書き込まれたデータのうちイネーブルビット(B)が１のときに、カウンタ２４の値と指示ビットとの値を比較し、一致すれば、データ挿入及び書き換え制御回路３０に書き換え信号ENMISSi, ENOPDi(ENMISS1, ENMISS2,…,ENOPD1, ENOPD2,…)を供給する。データ挿入及び書き換え制御回路３０は、この書き換え信号を受けると、データ転送制御回路２５に書き換え信号ENMISS, ENOPDを供給する。データ転送制御回路２５は、第１のヒューズ・ヒューズラッチ回路２３ａに書き込まれたデータのうちイネーブルビット(E)を書き換え信号ENMISS, ENOPDに応じて書き換える。
【００７０】
また、複数の指示ビット及びアドレス監視回路２８は、第２のヒューズ・ヒューズラッチ回路２３ｂ１、２３ｂ２、…に書き込まれたデータのうちイネーブルビット(E)が１のときに、カウンタ２４の値と指示ビットとの値を比較し、一致すれば、データ挿入及び書き換え制御回路３０に割り込み信号INTRPTi(INTRPT1,INTRPT2,…)を供給する。この割り込み信号を受けると、データ挿入及び書き換え制御回路３０は、カウンタ２４の値と指示ビットとの値とが一致した第２のヒューズ・ヒューズラッチ回路に対してクロック信号FCLKxi(FCLKx1,FCLKx2,…)を供給し、その第２のヒューズ・ヒューズラッチ回路から１０ビットのデータDATAxi(DATAx1,DATAx2,…)を取り出し、データ転送制御回路２５に供給する。データ転送制御回路２５は、第２のヒューズ・ヒューズラッチ回路から取り出した１０ビットのデータDATAxi(DATAx1,DATAx2,…)と、第１のヒューズ・ヒューズラッチ回路２３ａから供給されたリダンダンシ情報との論理和を取って新たなリダンダンシ情報を合成する。この新たなリダンダンシ情報は、メモリマクロ１０に供給される。
【００７１】
このように、第２のヒューズ・ヒューズラッチ回路２３ｂ１、２３ｂ２、…に書き込まれたデータのうちイネーブルビット(B)とイネーブルビット(E)は、データ転送制御回路２５の動作モードを設定するためのデータである。つまり、データ転送制御回路２５は、第２のヒューズ・ヒューズラッチ回路２３ｂ１、２３ｂ２、…のイネーブルビット(B)に１のデータがプログラムされている場合に、第１のヒューズ・ヒューズラッチ回路２３ａに書き込まれたイネーブルビット(E)を書き換え、第２のヒューズ・ヒューズラッチ回路２３ｂ１、２３ｂ２、…のイネーブルビット(E)に１のデータがプログラムされている場合に、第１及び第２のリダンダンシ情報を合成して新たなリダンダンシ情報を生成する。
【００７２】
図１４は、第１のヒューズ・ヒューズラッチ回路２３ａ及び第２のヒューズ・ヒューズラッチ回路２３ｂ１、２３ｂ２、…に書き込まれるリダンダンシ情報の一例を示している。この例では、１番目のヒューズセットのイネーブル（E）ヒューズを１のデータに書き換えるとともに、データ圧縮されている２番目のヒューズセットに新たなリダンダンシ情報（第２のリダンダンシ情報）をプログラムする場合を示している。
【００７３】
第２のヒューズ・ヒューズラッチ回路２３ｂ１に含まれるヒューズセットには、図１４（ａ）に示すように、データ(D）ヒューズに１のデータが書き込まれ、アドレス（A）ヒューズに１番目のヒューズセットを指示する指示ビットが書き込まれる。また、第２のヒューズ・ヒューズラッチ回路２３ｂ２に含まれるヒューズセットには、イネーブル（E）ヒューズに１のデータが書き込まれ、アドレス（A）ヒューズに２番目のヒューズセットを指示する指示ビットが書き込まれる。また、このヒューズセットには、アドレス（A）ヒューズに続く９個のヒューズ素子に９ビットのアドレスビットが書き込まれる。このアドレスビットは、二回目のリダンダンシ工程においてローリダンダンシを使用するアドレスを指定するためのデータである。
【００７４】
また、第２のヒューズ・ヒューズラッチ回路２３ｂ１、２３ｂ２、…に含まれるヒューズセット（第２のヒューズセット）は、第２のリダンダンシ情報をプログラムする場合と、イネーブルビット(E)を書き換えるために使用される情報をプログラムする場合とで併用できるように、データが割り当てられている。具体的には、図１４（ａ）に示すように、第２のリダンダンシ情報を記憶するヒューズセットではアドレスビットの７ビット目と８ビット目を記憶する２個のヒューズ素子が、イネーブルビットを書き換えるための情報を記憶するヒューズセットではイネーブル（B）ヒューズとデータ(D）ヒューズとして使用される。
【００７５】
データ転送制御回路２５により展開された後のリダンダンシ情報を図１４（ｂ）に示す。図１４に示されている例では、第２のヒューズ・ヒューズラッチ回路２３ｂ２内のヒューズセットの３ビットの指示ビットが０１０なので、この指示ビットに続く９ビットのデータ（アドレスビット）は合成後の２番目の位置に挿入される。
【００７６】
なお、図１４では、第１のヒューズ・ヒューズラッチ回路２３ａで使用されていなかったヒューズセット（データ圧縮されていたヒューズセット）に新たにリダンダンシ情報を挿入する場合を示したが、本実施の形態のメモリは、第１のヒューズ・ヒューズラッチ回路２３ａに既に書き込まれたリダンダンシ情報を上書きすることにより、第１のヒューズ・ヒューズラッチ回路２３ａに書き込まれたリダンダンシ情報を変更することもできる。
【００７７】
図１５は、第１のヒューズ・ヒューズラッチ回路２３ａに既に書き込まれたリダンダンシ情報を上書きする場合のリダンダンシ情報の一例を示している。この例では、第１のヒューズ・ヒューズラッチ回路２３ａのヒューズセットをプログラムする際に、１番目のヒューズセットの６番目のアドレスヒューズにプログラムミスが生じた場合を示している。
【００７８】
第２のヒューズ・ヒューズラッチ回路２３ｂ１に含まれるヒューズセットには、図１５に示すように、イネーブル（E）ヒューズに１のデータが書き込まれ、アドレス（A）ヒューズに１番目のヒューズセットを指示する指示ビットが書き込まれる。また、このヒューズセットには、プログラムミスが生じた１番目のヒューズセットを上書きするためのアドレスビットが書き込まれる。
【００７９】
この例では、第１のヒューズ・ヒューズラッチ回路２３ａの１番目のヒューズセットにアドレスビットが既に書き込まれている。データ転送制御回路２５は、データ挿入及び書き換え制御回路３０から割り込み信号INTRPTを受けた際に、第２のヒューズ・ヒューズラッチ回路２３ｂ２から転送されたデータ（アドレスビット）を優先してメモリマクロ１０に供給する。この構成により、本実施の形態のメモリは、プログラムミスが生じたアドレスヒューズを正しいデータに書き換えることができる。
【００８０】
図１６は、図１３中のデータ転送制御回路２５で新たなリダンダンシ情報が生成される際のアルゴリズムを示すフローチャートである。まず、転送開始後、イネーブルビット(B)もしくはイネーブルビット(E)に１のデータがプログラムされているすべての第２のヒューズセットの指示ビット(A)とカウント値とを比較する（ステップＳ２０１）。指示ビット(A)とカウント値とが一致した場合は、第２のヒューズセットに書き込まれたデータが、リダンダンシ情報を挿入するためのデータか、あるいはイネーブルビット(E)を書き換えるためのデータであるかが判定される（ステップＳ２０２）。つまり、第２のヒューズセットのうちイネーブル（E）ヒューズがプログラムされているのか、あるいはイネーブル（B）ヒューズがプログラムされているのかが判定される。
【００８１】
第２のヒューズセットに書き込まれたデータがイネーブルビット(E)を書き換えるためのデータである場合は、指示ビット(A)が一致した第２のヒューズセットのデータビット(D)に応じて、第１のヒューズ・ヒューズラッチ回路２３ａから転送されるデータの先頭、つまりイネーブルビット(E)が書き換えられる（ステップＳ２０３）。次に、第１のヒューズセットにプログラムされたデータの先頭、つまりイネーブルビット(E)が０か否かが判定される（ステップＳ２０４）。イネーブルビットが０ならば、その後、１０ビットの０のデータが生成される（ステップＳ２０５）。イネーブルビットが１ならば、先頭ビットとこれに続く９ビットのデータが取り出される（ステップＳ２０６）。その後、１０ビットのデータがデータ転送制御回路２５に転送される（ステップＳ２０７）。
【００８２】
第２のヒューズセットに書き込まれたデータが、リダンダンシ情報を挿入するためのデータである場合は、その第２のヒューズセットにプログラムされた指示ビット以外の１０ビットのデータがデータ転送制御回路２５に転送される（ステップＳ２０８）。データ転送制御回路２５は、ステップＳ２０４からＳ２０７までのステップで展開された１０ビットのデータと、ステップＳ２０８で得られた１０ビットのデータとの論理和をビット毎に取って新たなリダンダンシ情報を合成する（ステップＳ２０９）。この新たなリダンダンシ情報はメモリマクロ１０に転送される（ステップＳ２１０）。次に転送ビット数がカウントされ（ステップＳ２１１）、全ての転送が終了したか否かが判定される（ステップＳ２１２）。全ての転送が終了していなければステップＳ２０１に戻り、全ての転送が終了していれば、メモリマクロ１０への転送が終了する。
【００８３】
本実施の形態のメモリでも、第１の実施の形態と同様、イネーブルヒューズのブローにミスがあった場合においても、不良セルを確実に救済することができる。
【００８４】
また、本実施の形態のメモリは、ヒューズデータを圧縮しているにもかかわらずヒューズデータのプログラムを複数回行うことができる。
【００８５】
更に、本実施の形態のメモリでは、第２のヒューズ・ヒューズラッチ回路２３ｂ１、２３ｂ２、…にそれぞれ独立した複数のヒューズセットを設け、各ヒューズセットにデータ挿入用の指示ビットを書き込み、データを転送する毎にこの指示ビットをカウンタ値と比較し、一致した際にそのヒューズセットにプログラムされるデータ（アドレスビット）を挿入するようにしている。このため、本実施の形態のメモリは、二回目のリダンダンシ工程に用いるヒューズセットをリダンダンシワード線にそれぞれ対応して設ける場合に比較して、二回目のリダンダンシ工程に用いるヒューズ素子の数を減らし、ヒューズ素子のチップ上の占有面積を低減することができる。また、本実施の形態のメモリは、用意されているヒューズセットの数の範囲ならば何度でも、データの挿入位置を選ばずにヒューズブローすることができる。
【００８６】
更に、本実施の形態のメモリは、第１のヒューズ・ヒューズラッチ回路２３ａに書き込まれたアドレスビットを上書きすることにより、第１のヒューズ・ヒューズラッチ回路２３ａのアドレスヒューズにプログラムミスがあった場合においても、不良セルを確実に救済することができる。
【００８７】
なお、本発明は、実施段階ではその要旨を変更しない範囲で種々に変形することが可能である。
【００８８】
以上、詳述したように、本発明に係る半導体記憶装置の特徴をまとめると以下の通りになる。
【００８９】
本発明に係る半導体記憶装置は、メモリセルアレイ内に存在する不良セルを冗長セルアレイ内の冗長セルと置き換えるために使用されるリダンダンシ情報をデータ圧縮して記憶する複数の第１のヒューズセットと、前記データ圧縮されたリダンダンシ情報を変更するために使用されるデータ変更情報を記憶する第２のヒューズセットと、前記データ圧縮されたリダンダンシ情報を前記データ変更情報に応じて変更するとともに、その変更されたリダンダンシ情報を展開して新たなリダンダンシ情報を生成するリダンダンシ情報生成回路とを具備することを特徴としている。
【００９０】
また、本発明に係る半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイ内の不良セルを救済するために使用される複数の冗長セルを有する冗長セルアレイと、前記メモリセルアレイ内に存在する不良セルを冗長セルアレイ内の冗長セルと置き換えるために使用されるリダンダンシ情報をデータ圧縮して記憶する複数の第１のヒューズセットと、前記データ圧縮されたリダンダンシ情報を変更するために使用されるデータ変更情報を記憶する第２のヒューズセットと、前記データ圧縮されたリダンダンシ情報を前記データ変更情報に応じて変更するとともに、その変更されたリダンダンシ情報を展開して新たなリダンダンシ情報を生成するリダンダンシ情報生成回路と、前記リダンダンシ情報生成回路で生成されたリダンダンシ情報及び前記メモリセルアレイ内のメモリセルの選択情報に応じて、前記メモリセルアレイ内のメモリセルもしくは前記冗長セルアレイ内の冗長セルを選択する選択回路とを具備することを特徴としている。
【００９１】
更に、本発明に係る半導体記憶装置は、前記各第１のヒューズセットは、その第１のヒューズセットに書き込まれたデータが圧縮されているか否かを示す第１のイネーブルビットを記憶し、前記リダンダンシ情報生成回路は、前記データ変更情報に基づいて前記第１のイネーブルビットを書き換えることを特徴としている。
【００９２】
更に、本発明に係る半導体記憶装置は、前記第２のヒューズセットは、前記複数の第１のヒューズセットのうち何番目の第１のヒューズセットに記憶された第１のイネーブルビットを書き換えるかを指示する指示ビットを記憶し、前記リダンダンシ情報生成回路は、前記指示ビットが指示する第１のヒューズセットの第１のイネーブルビットを書き換えることを特徴としている。
【００９３】
更に、本発明に係る半導体記憶装置は、前記各第１のヒューズセットは、その第１のヒューズセットに書き込まれたデータが圧縮されているか否かを示す第１のイネーブルビットと、前記冗長セルと置き換える不良セルを指定するアドレスビットとを記憶し、前記第２のヒューズセットは、前記リダンダンシ情報生成回路の動作モードを設定する第２のイネーブルビットを記憶し、前記リダンダンシ情報生成回路は、前記第２のイネーブルビットが第１の動作モードを示す場合、前記データ変更情報に基づいて前記第１のイネーブルビットを書き換え、前記第２のイネーブルビットが第２の動作モードを示す場合、前記データ変更情報に基づいて前記アドレスビットを書き換えることを特徴としている。
【図面の簡単な説明】
【００９４】
【図１】第１の実施の形態のメモリの全体の構成を示すブロック図。
【図２】第１の実施の形態に係るメモリにおけるヒューズボックスの詳細な構成を示すブロック図。
【図３】図２中の第１のヒューズ・ヒューズラッチ回路の詳細な構成を示す回路図。
【図４】図１中のロー用のヒューズラッチ回路及びカラム用のヒューズラッチ回路の詳細な構成を示す回路図。
【図５】図３中に示す１つのヒューズ素子が接続されたヒューズラッチ回路の詳細な構成を示す回路図。
【図６】図５のヒューズラッチ回路の動作の一例を示すタイミングチャート。
【図７】図４中に示す１つのヒューズラッチ回路の詳細な構成を示す回路図。
【図８】図７のヒューズラッチ回路の動作の一例を示すタイミングチャート。
【図９】第１の実施の形態のメモリのデータ転送制御回路でイネーブルビットを１のデータに書き換える様子を示す図。
【図１０】第１の実施の形態のメモリのデータ転送制御回路でイネーブルビットを０のデータに書き換える様子を示す図。
【図１１】第１の実施の形態のメモリのデータ転送制御回路で新たなリダンダンシ情報が生成される際のアルゴリズムを示すフローチャート。
【図１２】メモリをテストしリダンダンシ救済を行う工程を説明するための図。
【図１３】第２の実施の形態に係るメモリにおけるヒューズボックスの詳細な構成を示すブロック図。
【図１４】第２の実施の形態のメモリにおいて第１、第２のヒューズ・ヒューズラッチ回路に書き込まれるリダンダンシ情報及びデータ変更情報の第１例を示す図。
【図１５】第２の実施の形態のメモリにおいて第１、第２のヒューズ・ヒューズラッチ回路に書き込まれるリダンダンシ情報の第２例を示す図。
【図１６】第２の実施の形態のメモリのデータ転送制御回路で新たなリダンダンシ情報が生成される際のアルゴリズムを示すフローチャート。
【図１７】ローリダンダンシを有するDRAM内に設けられたリダンダンシヒューズの一例を示す図。
【図１８】従来のデータ圧縮の一例を説明するための図。
【図１９】従来のデータ圧縮方式においてイネーブルビットにプログラムミスにより０のデータが書き込まれた場合のリダンダンシ情報の一例を示す図。
【図２０】従来のデータ圧縮方式においてイネーブルビットにプログラムミスにより１のデータが書き込まれた場合のリダンダンシ情報の一例を示す図。
【符号の説明】
【００９５】
１０…メモリマクロ
１１…メモリセルアレイ
１２…冗長セルアレイ
１３…ロー制御回路
１４…カラム制御回路
１５…ロー用のヒューズラッチ回路
１６…カラム用のヒューズラッチ回路
２０…ヒューズボックス
２１…ヒューズ・ヒューズラッチ回路部
２２…ヒューズデータ転送制御回路部
２３ａ…第１のヒューズ・ヒューズラッチ回路
２３ｂ…第２のヒューズ・ヒューズラッチ回路
２４…カウンタ
２５…データ転送制御回路
２８…指示ビット監視回路
２９…データ書き換え制御回路
３０…データ挿入及び書き換え制御回路
３１…ヒューズ素子
３２、３３…ヒューズラッチ回路
４１、４３、４７…クロックドインバータ回路
４２、４６、４９…インバータ回路
４４、４８…ラッチ回路
４５…トランスファゲート
５０、５１…トランジスタ
【図１】
2006228330.tif 000003
【図２】
2006228330.tif 000004
【図３】
2006228330.tif 000005
【図４】
2006228330.tif 000006
【図５】
2006228330.tif 000007
【図６】
2006228330.tif 000008
【図７】
2006228330.tif 000009
【図８】
2006228330.tif 000010
【図９】
2006228330.tif 000011
【図１０】
2006228330.tif 000012
【図１１】
2006228330.tif 000013
【図１２】
2006228330.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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