(57)【要約】【課題】ディジタルデータの不正なコピーを防止すること。【解決手段】このデータ記録装置は、データ記憶メディアを保持する手段と、半導体メモリ素子から識別情報を獲得する手段と、第１の符号を保持する手段と、第１の符号と獲得した識別情報とに基づいて第２の符号を生成する手段と、データを第２の符号に基づいてエンコードする手段と、エンコードしたデータを半導体メモリ素子に書き込む手段とを具備している。【選択図】図２８
2006228256.tif 000002
【特許請求の範囲】
【請求項１】
識別情報を有する半導体メモリ素子を備えたデータ記憶メディアにデータを記録するデータ記録装置において、
前記データ記憶メディアを保持する手段と、
前記半導体メモリ素子から前記識別情報を獲得する手段と、
第１の符号を保持する手段と、
前記第１の符号と獲得した前記識別情報とに基づいて第２の符号を生成する手段と、
前記データを前記第２の符号に基づいてエンコードする手段と、
エンコードした前記データを前記半導体メモリ素子に書き込む手段と、
を具備したことを特徴とするデータ記録装置。
【請求項２】
識別情報を有する半導体メモリ素子を備えたデータ記憶メディアからデータを読み出すデータ読出装置において、
前記半導体メディアを保持する手段と、
前記半導体メモリ素子から前記識別情報を獲得する手段と、
第１の符号を保持する手段と、
前記第１の符号と獲得した前記識別情報とに基づいて第２の符号を生成する手段と、
前記半導体メモリ素子から前記データを読み出す手段と、
読み出した前記データを前記第２の符号によりデコードする手段と、
を具備したことを特徴とするデータ読出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はディジタルデータを記憶するデータ記憶メディアに関する。また本発明はディジタルデータを記憶するデータ記憶メディアにデータを記録するデータ記録装置、データ記憶メディアに記憶されたデータを読みだすデータ読みだし装置を提供することを目的とする。
【背景技術】
【０００２】
近年では文字、画像、映像、音楽、音声などさまざまな情報をディジタルデータとして取り扱うようになってきている。このようなディジタルデータ、プログラムデータを記録するためのデータ記憶メディアとしてもテープ、フロッピー（登録商標）ディスク、ハードディスク、光磁気ディスクなどを初めとして様々なものが用いられている。
【０００３】
例えばフロッピーディスクは一般に幅広く普及しているメディアであるが、メディアを回転駆動する必要があることからモータと回転機構とを必要とするため、このデータ記憶メディアを取り扱う電子機器の小型化、軽量化には適したメディアとはいえない。
【０００４】
携帯型の電子機器で用いる外部データ記憶メディアとしては、他の電子機器との互換性の保持と、携帯用途に適した小型化、軽量化を両立することが課題である。
【０００５】
このようなデータ記憶メディアとして、近年、データの書き換えを電気的に行うことができる不揮発性メモリがデータ記憶のためのメディアとして注目されている。このようなデータ記憶メディアとして、例えば不揮発性メモリ素子を小型のメモリカードの形にパッケージングしたデータ記憶メディアが知られている。このデータ記憶メディアに、静止画、音声、音楽等のコンテンツを記録する応用も進展している。ディジタルデータとしてデータ記憶メディアに取り込まれたコンテンツは、アナログ信号と違い何度コピーを繰り返してもその質の劣化を引き起こさない。このため無防備なコンテンツが不正にコピーされるのを防止する技術を確立することが求められている。
【０００６】
またディジタルデータとして、電子商取引、電子バンキングなどに用いられる認証情報をデータ記憶メディアに格納する場合は、事態はさらに深刻であり、ディジタルな認証情報の不正コピーを防止する技術の確立が求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明はこのような問題点を解決するためになされたものである。すなわち本発明は、読出専用の領域を有する半導体データ記憶メディアを提供することを目的とする。また本発明は一度だけ書き込むことができその後読出専用となる領域を有する半導体データ記憶メディアを提供することを目的とする。
【０００８】
また本発明はデータ通信、電子商取引などのシステムセキュリティーの向上を図るとともに、不正コピーを防止することができるデータ記憶メディアを提供することを目的とする。
【０００９】
また本発明は、ディジタルデータの不正なコピーを防止することができるデータ記録装置、データ読出装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
無防備なディジタルデータがコピーされ、世の中に流通してしまうことを防ぐためには、データ記憶メディア自身の個体認識が役立つ。
【００１１】
例えば、半導体素子などからなるデータ記憶メディア自身が、個々に、そのデータ記憶メディアの個体識別情報を所有していると、この個体識別情報を暗号鍵の一部として使ったり、あるいは暗号鍵を再度暗号化する暗号鍵として使うことができる。このような個体識別情報に基づいて、例えば音楽データなどのコンテンツを暗号化し、その個体識別情報を有するデータ記憶メディアに記録するようにする。この暗号化されたデータは暗号化に用いられた個体識別情報を有するデータ記憶メディアに記録されたときのみ有効となる。なぜならば、暗号化されたデータをデコードするときには、データ記憶メディア自身の個体認識番号が関与するからである。もし、ある個体認識番号を持つデータ記憶メディアに記録された音楽データが他の個体識別番号を持つデータ記憶メディアにコピーされても、その音楽データは他の個体識別番号を持つデータ記憶メディアからは暗号鍵が違うために、決して読み出す事ができないので、他の個体識別番号を持つデータ記憶メディアにとっては無意味な音楽データとなる。
【００１２】
そこで、データ記憶メディアを構成している書き換え可能な不揮発性メモリの中に、該メモリの供給メーカが製造段階で、個々のデータ記憶メディアを個体識別することができる方法として、該メモリの内部に個体識別ができる手段を埋め込む方法が取られている。この手段は、特に、書き換え可能な不揮発性メモリそのものだけで構成されているスマートメディアと呼ばれるデータ記憶メディアにおいては有効となる。
【００１３】
該メモリの供給メーカが製造段階で、個々のデータ記憶メディアを個体識別できる方法として、特別な領域に読み出し専用の特別領域を設定する事が多い。但し、従来の読み出し専用の特別な番号領域は、マスクＲＯＭとしてウェハーの製造工程中に作り付けてしまう場合や、その特別の番号領域をＯＴＰとすべく特別な構成にしている場合が一般的であった。しかしながら、上記方法が製造工程上あるいはデバイス構成上、複雑であり、そのため工程日数の増加を招き、引いてはコスト高にまで影響してくる。
【００１４】
さらに、該メモリの供給メーカが製造段階で、個々のデータ記憶メディアを個体識別することができる方法としてよく用いられる方法として、製造段階で個体識別番号をデータ信号線を用いて書き込み、その書き込んだ領域を読み出し専用化する手段として、書き込み後に再び書き込みに必要な信号がかからないように書き込み信号からのラインのヒューズ部分をレーザ等にて切断してしまう方法がある。
【００１５】
しかしながら、レーザによるヒューズを切断する方法は製造工程上工程が追加になり複雑かつコスト高を生じる。また、実際はヒューズを切断するという物理的に絶対かつ完璧な方法のように見えるが、人為的あるいは工程上のミスが発生し、切断され無かった場合、目視による工程が完了しているかどうかの判断が難しい点があり、特定領域を完璧に読み出し専用化されているかどうかの信頼度に欠ける面がある。
【００１６】
本発明では簡単な構成にて、書き換え可能な不揮発性メモリに読み出し専用の特別な番号領域を設定することができ、メモリ素子の製造メーカーが製造段階で、個々のデータ記憶メディアを個体識別することができる個体識別情報をデータ記憶メディアに付与することができる方法を提供するものである。
【００１７】
本発明のデータ記憶メディアは、第１のメモリセルと第２のメモリセルを有し、前記第１のメモリセルへのデータの書込みを制御する配線と接続された第１の接続端子と、前記第２のメモリセルへの前記データの書込みまたは消去を制御する配線と接続された第２の接続端子とを有する半導体素子と、前記第１の接続端子と接続され、前記第２の接続端子とは電気的に独立に配設された外部接続端子と、前記半導体素子が内部に封止され、かつ前記外部接続端子が外部に導出、あるいは表面や側面に露出するように前記半導体素子と前記外部接続端子とを保持する手段と、を具備したことを特徴とする。
【００１８】
本発明のデータ記憶メディアは、第１の面と第２の面とを有する配線基板と、前記配線基板の前記第１の面に搭載され、第１のメモリセルと第２のメモリセルを有し、前記第１のメモリセルへのデータの書込みを制御する配線と接続された第１の接続端子と、前記第２のメモリセルへの前記データの書込みまたは消去を制御する配線と接続された第２の接続端子とを有する半導体素子と、前記配線基板の前記第２の面に配設され、前記第１の接続端子と接続され、前記第２の接続端子とは電気的に独立に配設された外部接続端子と、前記半導体素子を封止するように前記配線基板の前記第２の面と前記半導体素子を覆って配設された封止樹脂と、を具備したことを特徴とする。
【００１９】
本発明のデータ記憶メディアは、第１の面と第２の面とを有する配線基板と、前記配線基板の前記第１の面に搭載され、第１のメモリセルと第２のメモリセルを有し、前記第１のメモリセルへのデータの書込みまたは消去を制御する配線と接続された第１の接続端子と、前記第２のメモリセルへの前記データの書込みまたは消去を制御する配線と接続された第２の接続端子とを有する半導体素子と、前記配線基板の前記第２の面に配設され、前記第１の接続端子と接続され、前記第２の接続端子とは電気的に独立に配設された外部接続端子と、前記半導体素子を封止するように前記配線基板の前記第２の面と前記半導体素子を覆って配設された封止手段とを有するモジュールと、前記外部接続端子が表面に露出するように前記モジュールを保持する凹部を有するカード型の保持部材と、を具備したことを特徴とする。
【００２０】
本発明のデータ記憶メディアでは、前記第２の接続端子は前記第２のメモリセルへの前記データの書込みまたは消去を制御する前記配線の導通状態を制御可能に接続するようにしてもよい。
【００２１】
また前記第２の接続端子は前記第２のメモリセルへのデータの書込みまたは消去を制御する前記配線に介挿されたトランジスタのゲート電極と接続するようにしてもよい。
【００２２】
また前記第２のメモリセルには、前記半導体素子を識別するための識別情報を保持するようにしてもよい。さらに第１のメモリセルにユーザの認証情報を保持するとともに、第２のメモリセルに識別情報を保持するようにしてもよい。
【００２３】
前記半導体素子は実質的に不揮発性メモリ素子から構成するようにしてもよい。また不揮発性メモリ素子の一部に、論理回路を設けるようにしてもよい。
【００２４】
前記不揮発性メモリ素子としては、例えばＮＡＮＤ型、ＡＮＤ型、ＮＯＲ型などのフラッシュＥＥＰＲＯＭを用いるようにしてもよい。
【００２５】
また前記半導体素子はデータレジスタを有し、前記データの前記半導体素子への書込みと読みだしは前記データレジスタを介して行われ、前記第２のメモリセルが構成するメモリ容量は、前記データレジスタの容量以下に設定するようにしてもよい。
【００２６】
また前記半導体素子は論理回路を有し、前記第１のメモリセルは、前記半導体素子の外部からの直接のアクセスが可能な第１の領域と、前記論理回路を介してのみアクセス可能な第２の領域とを有するようにしてもよい。
【００２７】
本発明のデータ記録装置は、識別情報を有する半導体メモリ素子を備えたデータ記憶メディアにデータを記録するデータ記録装置において、前記データ記憶メディアを保持する手段と、前記半導体メモリ素子から前記識別情報を獲得する手段と、第１の符号を保持する手段と、前記第１の符号と獲得した前記識別情報とに基づいて第２の符号を生成する手段と、前記データを前記第２の符号に基づいてエンコードする手段と、エンコードした前記データを前記半導体メモリ素子に書き込む手段と、具備したことを特徴とする。
【００２８】
本発明のデータ読出装置は、識別情報を有する半導体メモリ素子を備えたデータ記憶メディアからデータを読み出すデータ読出装置において、前記データ記憶メディアを保持する手段と、前記半導体メモリ素子から前記識別情報を獲得する手段と、第１の符号を保持する手段と、前記第１の符号と獲得した前記識別情報とに基づいて第２の符号を生成する手段と、前記半導体メモリ素子から前記データを読み出す手段と、読み出した前記データを前記第２の符号によりデコードする手段と、を具備したことを特徴とする。また、前記第１の符号を保持する手段は半導体素子であり、前記第１の符号としてこの第１の符号を保持した前記半導体素子を識別する個別識別情報を用いるようにしてもよい。
【００２９】
また、前記第１の符号を保持する手段へ、前記第１の符号を供給する手段をさらに具備するようにしてもよい。例えば、前記第１の符号を保持する手段へ前記第１の符号を供給する手段としてはスマートカードを用いるようにしてもよい。すなわち、少なくとも論理回路と、この論理回路を介して外部からアクセスされる不揮発性半導体メモリとを有する半導体素子を有するスマートカードの、不揮発性半導体メモリ素子に第１の符号を格納するようにしてもよいし、また前記半導体素子に、読取り専用の第２の領域を設け、この第２の領域に第１の符号を格納するようにしてもよい。もちろん前記半導体素子の識別情報を第１の符号として用いるようにしてもよい。
【００３０】
データの読出装置には、デコードした前記データはアナログデータに変換する手段をさらに具備し、メモリセルに格納したデータは、アナログデータとして出力するようにしてもよい。
【００３１】
本発明の半導体装置の製造方法は、複数の素子領域を有するウエハの前記素子領域に、データの書込みまたは消去を制御する配線と接続された複数の接続端子と、前記データを保持可能な第１の領域と第２の領域とを有する半導体メモリ素子を形成する工程と、前記半導体メモリ素子の第２の領域に前記半導体素子の識別情報を書き込む工程と、外部接続端子が外部に導出、あるいは表面や側面に露出するとともに、この外部接続端子と前記半導体メモリ素子の前記第１の領域の前記データの書込みまたは消去を制御する前記配線とが接続され、前記の前記半導体メモリ素子の前記第２の領域の前記データの書込みまたは消去を制御する前記配線と接続された前記接続端子が前記外部接続端子と電気的に独立になるように前記半導体メモリ素子を封止する工程と、を有することを特徴とする。
【００３２】
前記識別情報を前記半導体メモリ素子の前記第２の領域に書き込む工程は、前記ウエハを前記素子領域ごとに分離する以前に行うようにしてもよい。
【００３３】
本発明のデータ記憶メディアは、個々のメモリデバイスを識別することができる識別情報を一定のメモリ領域に格納した書き換え可能な不揮発性メモリにおいて、識別情報を格納する領域は読み出し専用の領域であり、その識別情報を格納する領域の形成に際しては、メモリチップ上に設けられた書き込みときのみに使われる少なくとも一つ以上の専用の電極パッドを設けられており、前記電極パッドはメモリチップをメモリデバイスとしてパッケージにされる際に、外部電極端子に接続されずにパッケージ内部に取り込まれたままの状態で残されたことを特徴とするものである。メモリチップ上に設けられた書き込みときのみに使われる専用の前記電極パッドは、その電圧をある一定の規定電圧に設定されたとき、識別情報を格納する領域に繋がったデータ信号を読み込み専用信号化するむことができる機能を有している。
【００３４】
またメモリチップ上に設けられた書き込みのときのみに使われる専用の前記電極パッドはその電圧をある一定の規定電圧に設定しないと、識別情報を格納する領域に書き込み用高電圧がかかることができないような機能を有している。
【００３５】
また識別情報を格納する領域の形成する読み出し専用の領域に繋がった各ビットに対応したワード線が、メモリチップ上に設けられた書き込み時のみに使われる専用の前記電極パッドと同時に使用したときのみ、前記ワード線の状態が書き込み状態に維持されることを特徴とする。
【００３６】
さらに前記ワード線にフラッシュメモリに必要な書き込み高電圧を発生させないように、メモリチップ上に設けられた書き込み時のみに使われる専用の前記電極パッドにて制御した事を特徴とする。
【００３７】
識別情報は、メモリデバイスがウェハーの状態で完成したときに行う電極パッドにプローブを接触させてテスター試験を行う際に、メモリチップ上に設けられた書き込み時のみに使われる専用の前記電極パッドにある電圧を印加しつつ、識別情報を格納する領域に繋がったデータ信号から書き込むようにしてもよい。
【発明の効果】
【００３８】
以上説明したように本発明のデータ記録メディアでは、所定のメモリセルアレイを、読取り専用の領域、あるいは一度だけ書込み可能で消去が不能の領域にすることができる。したがってこれらの領域に例えば半導体素子の識別情報等の管理情報を格納することにより、不正コピーを防止することができる。また、システムセキュリティーの向上を図ることができる。本発明のデータ記録メディア、半導体装置の製造方法によれば、第２のメモリセルを高い信頼性で形成することができ、かつ工程的には非常に簡単で低コスト化を実現することができる。
【００３９】
また本発明のデータ記録装置、データ読出装置によれば、データ記録メディアのプロテクトされた第２のメモリセルに格納された識別情報を、データ記録装置、データ読出装置に格納された第１の暗号鍵によりコード化して、第２の暗号鍵を生成し、この第２の暗号鍵により格納するデータのエンコード、読みだすデータのデコードを行うことができる。したがって、データの不正コピーを防止することができ、また、システムセキュリティーの向上を図ることができる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明についてさらに詳細に説明する。
【００４１】
（実施形態１）
図１、図２は本発明のデータ記録メディアの例を概略的に示す図である。ここではデータ記録メディアの例としてＩＣカードを取り上げて説明する。図１にはスマートカードとよばれるＣＰＵ付きのＩＣカードを、図２にはメモリカードとよばれる実質的にメモリ素子からなるＩＣカードを例示している。なお、ＩＣカードには、ＣＰＵを搭載しているものとしていないものとに大別することができるが、ここではＣＰＵとメモリを搭載したＩＣカード（例えばＩＳＯ準拠のＩＣカード）をスマートカードと呼び、実質的にメモリ素子からなるＣＰＵを搭載しないタイプのＩＣカードをメモリカードと呼ぶ。
【００４２】
スマートカード１１は縦８５．６ｍｍ、横５４．０ｍｍ、厚さ０．７６±０．０８ｍｍと、ＩＳＯ７８１０に準拠したものであり、一方の面に露出した平面型端子１２を備えている。このスマートカード１１の平面型端子１２もＩＳＯ７８１６に準拠したものであり、この平面型端子を介して、スマートカード１１に内蔵されたＩＣへのアクセスが行われる。
【００４３】
図２に示したメモリカード２１の大きさは縦４５．０±０．１ｍｍ、横３７．０±０．１ｍｍ、厚さ０．７６±０．０８ｍｍであり、ＪＥＤＥＣのＭＯ−１８６（ＦＬＯＰＰＹ ＤＩＳＫ ＣＡＲＤ／ＦＬＯＰＰＹは登録商標）に準拠したものである。スマートカード１１の平面型電極１２と、形状、ピン数は相違するものの、このメモリカード２１も一方の面に露出した平面型端子２２を備えており、この平面型端子２２を通じて内蔵されたＩＣへのアクセスが行われる。そして本発明のデータ記録メディアでは、半導体素子の接続端子のうち、識別情報を格納したメモリセルの消去動作・書込み動作を制御する配線は、平面型端子２２と接続されることなく、電気的に独立に孤立して配設されている。したがって本発明のデータ記録メディアでは、パッケージングの後は識別情報は読みだすことしかできない。
【００４４】
ここで、スマートカード１１についてさらに詳細に説明する。図３はＣＰＵとメモリを備えたＩＣカードの１種であるスマートカード１１の構成を模式的に示す図である。スマートカード１１内にはＭＰＵ１３チップが内蔵されており、このＭＰＵ１３はＣＰＵ１４とプログラムメモリ（ＲＯＭ）１５、そしてデータメモリであるＥＥＰＲＯＭ１６から構成されている。このようなチップの片面はモールドされて、もう一方の面は平面型端子１２が形成される。
【００４５】
図４にスマートカード１１の平面型端子１２のパターンの例を示す。ピン１２ａは電源（ＶＣＣ）、ピン１２ｂはリセット（ＲＳＴ）、ピン１２ｃはクロック（ＣＬＫ）、ピン１２ｅはグランド（ＧＮＤ）、ピン１２ｇは伝送（Ｉ／Ｏ）であり、ピン１２ｄ、ピン１２ｈは予備、ピン１２ｆは未使用である。
【００４６】
つぎにメモリカード２１についてさらに詳細に説明する。このメモリカード２１は、ＮＡＮＤ型ＥＥＰＲＯＭが１チップに搭載されたフラッシュメモリカードであり、その大きさは縦４５．０±０．１ｍｍ、横３７．０±０．１ｍｍ、厚さ０．７６±０．０８ｍｍであり、ＪＥＤＥＣのＭＯ−１８６（ＦＬＯＰＰＹ ＤＩＳＫ ＣＡＲＤ）に準拠したものである。このメモリーカードの形態の例として、ＳｍａｒｔＭｅｄｉａあるいはＳＳＦＤＣ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｆｌｏｐｐｙ Ｄｉｓｋ Ｃａｒｄ／Ｆｌｏｐｐｙは登録商標）と呼ばれているものをあげることができる。
【００４７】
このメモリカード２１は主として２つの部分から構成されている。図５にこれらの構成を示すように、ひとつはメモリチップを搭載し平面型端子を備えたパッケージ２３と、このパッケージを保持するベースカード２４である。
【００４８】
このパッケージ２３の概略的な構造は図６に示すように、メモリチップ２５を搭載した樹脂基板２６をモールド樹脂２７により片面モールドしたものであり、メモリチップ２５と配線基板２６との接続にはここではワイヤボンディング２８を用いている。外部との電気的な接続をとるためにパッケージのメモリチップ２５搭載面と反対側には平面型端子２２を設けており、平面型端子２２とメモリチップ２５との電気的接続は樹脂基板２６に設けたスルーホール２６ａを介してビア接続している。また、平面型端子２２の表面は金メッキを施しており、ここでは金の純度を９９．５％程度まで落して機械的耐摩耗性を向上させたハード金メッキを施している。このような構成を採用することによりパッケージの厚さは約０．６５ｍｍ程度と非常に薄いものとなっている。
【００４９】
一方、このパッケージ２３を保持するベースカード２４はパッケージ２３を嵌合するようなステップ付の凹部を有している。このベースカード２４に形成されたステップの部分で、配線基板のモールドされていない領域で接着することによって、パッケージ２３をベースカード２４に固定している。パッケージ２３の平面型端子２２はベースカード２４の表面と実質的に同一平面を構成するように固定される。なおベースカード２４の凹部の底部はパッケージ２３のモールド層２７の厚さよりもわずかに深く形成されており、メモリチップ２５にかかる応力を緩和するとともに、モールド工程での厚さ制御のマージンを大きくしている。
【００５０】
メモリチップ２５と対応するベースカード２４の薄肉部は非常に薄いため、流動性の高い例えばＰＣ／ＡＢＳアロイを用いて射出成型法により形成した。
【００５１】
なお、パッケージ２３とベースカード２４の固定にはゴムを主材とした熱圧着シートを用いており、ベースカード２４のステップの部分に熱圧着シートを載置してパッケージ２３を搭載したうえで熱圧着している。
【００５２】
このメモリカードの平面構成は、平面型端子２２が露出した接触領域と、書き込み禁止用のシールなどを貼る領域８１、インデックスラベルを貼る領域８２、搭載したメモリチップの容量、電源電圧、種別等が表記される表記領域８３から構成される。なお、ベースカード２４の挿入方向の先端部の一方の角の切りかけ部８４は、電源電圧に応じて左右に形成されている。例えば、電源電圧が５Ｖのメモリカードでは挿入方向の左側、電源電圧が３．３Ｖのメモリカードでは挿入方向の右側に切り欠きを形成している。この切り欠けはスロットの誤挿入防止機構とともに機能し、例えば電源電圧が３．３Ｖのメモリカードに５Ｖの電源が印加され、メモリチップ２５が電気的に破壊されるのを防止している。
【００５３】
書き込み禁止を行うには、ライトプロテクト領域に導電性を有するシールを貼り付ける。スロット３４側の接続電極３５はライトプロテクト領域に対応する部分に２つの端子を接触させ、その導通状態によってシールの貼り付けの有無を検出することにより、ソフトウエア的またはハードウエア的にメモリカード２１への書き込みにプロテクトをかけることができる。
【００５４】
このメモリカード１２に搭載されているＮＡＮＤ型フラッシュＥＥＰＲＯＭについて説明する。このメモリは、例えば８ＭＢの場合には、５２８バイト×１６ページ×１，０２４ブロック構成の３．３Ｖ単一電源動作のフラッシュメモリである。メモリチップの内部には、５２８バイトのスタティックなレジスタを備えており、プログラム動作およびリード動作はこのレジスタとメモリセルアレイ間で５２８バイト単位でデータ転送される。また消去はブロック（４ｋバイト＋２５６バイト単位）で実行される。１ページが５１２バイトではなく５２８バイトと１６バイト余分な領域が付加されているが、この冗長領域はＥＣＣ（エラー訂正）符号の格納領域または管理情報等を格納する領域として使用することができる。本発明のデータ記録メディアにあっては、この冗長領域の一部を読みだし専用のメモリセルとし、素子の識別情報を格納するようにしてもよい。
【００５５】
このメモリはアドレス、データ、コマンドを平面型端子のＩ／Ｏ端子からシリアルに入出力する完全シリアルタイプのメモリで、プログラム、消去動作はメモリチップ内で自動実行させるタイプのものである。
【００５６】
図７は２ＭＢ、４ＭＢ、８ＭＢのＮＡＮＤ型ＥＥＰＲＯＭを用いたメモリーカードの仕様とピンレイアウトを示す図である。また図８はメモリチップ２５の構成を模式的に示す図である。このようにこのメモリチップ２５はアドレスピンを持っておらず、アドレスはＩ／Ｏピンから複数回に分けて入力される。このためピン数を少なく、かつメモリ容量が大きくなってもピン数を増やす必要がない。このことは、図７に例示した３２ＭＢ、６４ＭＢのＮＡＮＤ型ＥＥＰＲＯＭのピンレイアウトに示している。したがって、本発明のデータ記録装置、データ読出装置などの接続装置側に関しても、接続電極３５の構成を変更することなく容量の相違するメモリカード２１を受け入れることができる。さらに接続電極３５を共通化することができ、１つの接続装置で異なる種類のメモリカードを使用することができるという利点を有している。
【００５７】
（実施形態２）
図９はＮＡＮＤ構造のメモリセルの平面構成図と等価回路図の例を示す図である。図９（ａ）は１６ＭビットのＮＡＮＤ構造のメモリセルの構成を、図９（ｃ）は４ＭビットのＮＡＮＤ構造のメモリセルの構成を、図９（ｂ）は１６ＭビットのＮＡＮＤ構造のメモリセルの等価回路図である。
【００５８】
メモリセルトランジスタは自己整合された２層ゲート構造で浮遊ゲートＦＧi、制御ゲートＣＧi ともにポリシリコンで形成されている。１ＮＡＮＤの構造は、４Ｍビットの場合、２個の選択トランジスタＳＧ1とＳＧ2との間に８個のメモリセルトランジスタが直列に介挿され、１６Ｍビットの場合、１６個のメモリセルトランジスタが直列に介挿されている。図９中１０１はコンタクトホール、１０２はソース線である。
【００５９】
フラッシュメモリにデータを書き込むためにはメモリセルの中にある浮遊ゲートＦＧi に電子を溜める必要があり、このために、浮遊ゲートＦＧi の上にある制御ゲートＣＧi 
に書き込みのための高電圧Ｖppを印加する必要がある。浮遊ゲートＦＧi へは、ＮＡＮＤ型フラッシュメモリではトンネル現象により電子を注入し、ＮＯＲ型フラッシュメモリはホットエレクトロンを注入して実行している違いがある。トンネル現象と呼ばれる物理現象の方が、高電圧とはいっても比較的低い値の電圧で実行することができるために、ＮＡＮＤ型フラッシュメモリは内部に昇圧回路を設けてこの高電圧を発生している。
【００６０】
この例では本発明をＮＡＮＤ型フラッシュメモリに応用した場合を例にとって説明するが、本発明は、ＮＯＲ型フラッシュメモリやＡＮＤ型フラッシュメモリなどにも同様に適用することができる。
【００６１】
メモリセルのデータの消去／書込み方法は、例えばメモリセルのチャネル全面でトンネル電流を流して行う方法を採用するようにしてもよい。
【００６２】
図１０はメモリセル１ビットの消去動作を説明するための図であり、図１１はメモリセル１ビットの書き込み動作を説明するための図である。消去時は、制御ゲートＣＧiを０ＶにしてＮ型基板１０３とＰウェル１０４にＶEEを印加する。これによりゲートＦＧｉからＮ型基板にトンネル電流が流れ、メモリセルの閾値は負になる。このときトンネル電流は、メモリセルのチャネル全面で流れる。
【００６３】
一方書込みの場合は、消去時とは逆に制御ゲートＣＧｉにＶppを印加してＮ型基板１０３とＰウェル１０４を０Ｖにする。これにより、トンネル電流はＮ型基板１０３から浮遊ゲートＦＧｉへと流れ、メモリセルの閾値は正になる。書込み時も消去時と同様に、トンネル電流は、メモリセルのチャネル全面で流れる。
【００６４】
また書き込まないメモリセルには、ドレイン１０６に０ＶとＶPPの中間電位ＶP1を与えて誤書込みを防止する。消去／書込みともにチャネル全面でトンネル電流を流す動作方法では、トンネル酸化膜に双方向に電界が印加されることになるため、素子の信頼性を向上することができる。消去／書込みともにチャネル全面でトンネル電流を流す動作を行うために、メモリセルアレイと周辺回路はＮ型基板１０３上にそれぞれ分離されたＰウェル１０４上に形成されている。配線構造は例えば３層ポリシリコン１層Ａｌで、３層目のポリシリコンはＭｏＳｉ2との積層構造であり、Ａｌの金属配線はＴｉ／ＴｉＮのバリアメタルを下地に形成している。
【００６５】
このＮＡＮＤＥＥＰＲＯＭのチップ構成は、ページ単位のプログラムのためにチップ周辺部にセンスアンプを兼ねた本体メモリセルアレイの１ロー分に相当するサイズのデータレジスタを配置している。また５Ｖまたは３．３Ｖ電源動作のための消去／書込み用の高電圧を発生する昇圧回路（高電圧発生回路）を備えており、動作モードの制御はコマンド入力により行われる。リダンダンシィは例えば、４ブロック、２カラムが搭載されている。
【００６６】
図１２は８ＭＢのメモリセルアレイの内部構成を模式的に示す図である。本体メモリセルアレイは、５１２バイトごとに１６バイトの冗長ビットが付加されている。データの書込みと読みだしは、データレジスタを介してページ単位に行う方式を用いている。８ＭＢの場合、深さ方向に８ビットを有する１６ｋローがメモリ領域として準備されている。個別識別情報をこのメモリ領域内に設けてもよいし、あるいは、リダンダンシィとして用意したブロック内に設けてもよい。
【００６７】
読みだし動作は、選択された１ロー分のデータをメモリセルからデータレジスタへ転送するページアクセスと、データレジスタからデータを出力端子に読みだすシリアルアクセスとからなる。
【００６８】
図１３はシリアルな読みだし動作を説明するための図である。図１３に示すように、最初に入力したアドレスからページアクセスを開始し、１ページ分の読みだしが終了すると、自動的に次ページのページアクセスを行う。外部システムはページアクセスが終了したかどうかをＲｅａｄｙ／Ｂｕｓｙ端子のレベルに基づいて判別することができる。
【００６９】
また読みだし方式には、１ページ分をシリアルに読みだすモードの他に、冗長部だけを連続して読みだすモードがあり、これらの読み出しモードはコマンドの入力により使い分けることができる。この冗長部は例えば誤り訂正符号を格納したり、個体識別情報、暗号鍵などを格納することができる。
【００７０】
このようにこのデバイスはファイルシステムに最適な読みだし方法を採用することができる。
【００７１】
図１４は書込み動作の例を説明するためのフローチャートである。この例では閾値分布を狭くして電源マージンを十分確保するために、ビットごとに書き込み時間を制御している。
【００７２】
まず書込みを行うページアドレスを入力し、次にデータレジスタに書き込むデータを入力後所定の時間書込みを行う。次に自動的にデータ読みだしを行い、メモリセルの閾値が正になっているかどうかをチェックする。書込み量が不十分であるビットには再度書込みを行い、閾値が正になっているビットには再書込みを禁止する。
【００７３】
図１５は消去動作の例を説明するためのフローチャートである。消去方式は、選択された任意のブロックだけ消去することができるマルチブロックイレーズを採用するようにしてもよい。
【００７４】
まず消去する任意のブロック（複数でもよい）のアドレスを入力し、内部レジスタでブロックアドレスを記憶する。この記憶されたブロックアドレスに対応したブロック内のメモリセルの制御ゲートＣＧiに０Ｖを印加し消去を行う。このとき非選択ブロック内のメモリセルの制御ゲートには消去電圧が印加されるため、選択されたブロックだけ消去が行われる。
【００７５】
消去後、内部レジスタから消去したブロックアドレスを読みだし、消去したブロック内のメモリセルについて、閾値が十分負になっているかチェックする。もし消去が不十分であれば再度消去を行う。この一連の動作は、消去すべきブロックがすべて消去ＯＫになるまで自動的に繰り返して行われる。
【００７６】
（実施形態３）
図１６はＮＡＮＤ型フラッシュメモリのメモリセルの構成の例を模式的に示す図である。ビットラインに繋がったセレクトＳ１と接地ラインに繋がったセレクトＳ２のトランジスタＳＧ１、ＳＧ２とをＯＮにすることで、８つのメモリセルトランジスタ単位で構成された一組のセル領域を活性な状態にする。
【００７７】
そして８つのメモリセルトランジスタのそれぞれのコントロールゲートＣＧｉに繋がったワード線Ｗｉ（Ｗ１〜Ｗ８）の状態で書き込み及び読み出し状態を設定する。例えば、Ｗ１、Ｗ２及びＷ４からＷ８の他のワード線はそれぞれのメモリセルトランジスタがＯＮ状態になる電圧、例えば３Ｖから５Ｖ程度の電圧を印加する。一方、例えばＷ３に書き込まれたデータを読み出すときには、Ｗ３をフローティング状態に維持し、他のワード線にはそれぞれのトランジスタがＯＮ状態になる電圧、例えば３Ｖから５Ｖ程度の電圧を印加し、Ｓ１からＳ２の導通および非導通を感知して、“０”および“１”の状態に対応するデータとして読み取る。
【００７８】
図１７、１８は本発明のデータ記録メディアの構成の例を概略的に示す図である。 図１６で説明したように、各ワード線Ｗi に高電圧Ｖppを印加することでデータの書き込み動作は実行される。このために、ワード線Ｗiは書き込み状態のとき、Ｖppに繋がるような回路構成を施す。この際、個体識別することができる任意の番号を書き込む特別領域に繋がったワード線Ｗi の全てで、書き込み状態のとき、Ｖppに繋がるような回路のところに、更に制御回路を設け、この制御回路をコントロールする専用ラインを設定した回路構成とする（図１７）。この図１７では、例えばこの制御回路は専用ラインに特定の電圧が印加されたときのみ高電圧Ｖppをワード線Ｗiに発生することができるようにする。
【００７９】
この制御回路の一例を図１８に示す。高電圧Ｖppを制御するトランジスタのゲートが専用ラインに繋がっている。そのために、専用ラインにゲートコントロール信号を印加したときにのみ、Ｖppラインは導通することができる。このような構成を採用することにより、ワード線Ｗiへの電圧Ｖppの印加を制御することができる。
【００８０】
すなわちデータの消去動作、書込み動作を行う場合、上述のようにワード線Ｗi に電圧Ｖppを印加する必要がある。本発明のデータ記録メディアでは、Ｖppを入力する接続端子１１１とワード線Ｗｉとの間にそれぞれトランジスタ１１２を介挿し、このトランジスタの導通状態を、制御端子１１３の入力によって制御することで、所定のメモリセルアレイにライトプロテクトをかけている。
【００８１】
トランジスタ１１２のソース・ドレインはＶppの入力を行う接続端子１１１と各ワード線Ｗｉとの間に介挿され、ゲート電極は制御線の端子１１３と接続されている。
【００８２】
この端子１１３を例えば図１、図２に例示したようなデータ記録メディアの外部接続端子とは電気的に独立に、モジュール内部に孤立するように配設することにより、このワード線Ｗｉと接続されたメモリセルアレイに格納されたデータは、読取り専用となり、書き換えることはできない。個体識別情報などの管理情報は例えば半導体素子の製造時に、モジュール化の前に、端子１１３にトランジスタ１１２がオンになるような電圧を印加しながら書き込むことができる。したがってプロテクトされたメモリセルアレイに、識別情報等の管理情報を格納することにより、データ記録メディアのセキュリティー、データ記録メディアのセキュリティーの確保が必要なシステムでの利用性を向上することができる。
【００８３】
図１８のような構成を採用することにより、最大でもこの１ページ単位全体を個体識別することができる任意の番号が書き込まれた、読み出し専用の特別領域として設定することができる。
【００８４】
（実施形態４）
図１９は本発明のデータ記録メディアを構成する半導体素子の構成の例を模式的に示す図である。
【００８５】
この半導体素子では接続端子がメモリセルアレイを含む集積回路１１０の周辺部に配設されており、これらの接続端子１１１、１１４を介して外部回路から半導体素子へのアクセスが行われる。Ｖppは通常はメモリチップ内部の高電圧発生回路で発生したものを直接印加する場合が多いが、ここでは例えば、接続端子１１１はＶppを入力する端子であり、接続端子１１４は、例えばＣＬＥ、ＡＬＥ、ＷＥ、ＷＰ、／ＣＥ、／ＲＥ、Ｒ／Ｂ、ＧＮＤ、Ｉ／Ｏなどの入力が行われる端子であるとする（図７参照）。
【００８６】
本発明のデータ記録メディアでは、これらの接続端子の一部への外部回路からのアクセスを禁止する構成を採用することにより、読み書きが可能な第１のメモリセルと、読み込みのみが可能な第２のメモリセルとを実現している。
【００８７】
すなわち前述のように、本発明のデータ記録メディアでは、Ｖppを入力する接続端子１１１とワード線Ｗｉとの間に、それぞれトランジスタ１１２などの制御回路を介挿し、このトランジスタの導通状態を、制御端子１１３の入力によって制御することで、所定のメモリセル（第２のメモリセル）へのライトプロテクトをかけている。そして制御端子１１３への外部回路からのアクセスを禁止するために、本発明ではこの制御端子とデータ記録メディアの外部接続端子とを電気的に独立に配設した状態で、モジュール化している。図２０、図２１は本発明のデータ記録メディアの構成の例を概略的に示す図である。図２０ではＤＩＰタイプのデータ記録メディアであり、図２１では、例えば図５に例示したような外部接続端子２２をメモリモジュールと一体化したタイプのデータ記録メディアである。ここではどちらの場合にもボンディングワイヤー２８を用いたボンディング実装により半導体素子２５を搭載しているが、導電性バンプを用いたフリップチップ接続によりフェースダウン型に搭載するようにしてもよい。なお、２２ｃはリードフレームである。
【００８８】
さて、上述した接続電極１１１、１１４はメモリ素子２５が絶縁性のモールド樹脂２７でパッケージングされるときには、図２０、図２１に示されたパッケージの外部接続端子２２、２２ｂと接続され外部の信号との間のやり取りに寄与する。ところが、先のワード線ＷｉへのＶpp印加制御の専用ラインに繋がった少なくとも一つ以上の制御端子１１３は、この外部接続端子２２、２２ｂと繋がらない特別な端子として形成する。この特別の制御端子は、半導体素子２５がウェハー状態で行われるチップ検査工程や、通常のダイソートテスト工程でのみアクセス可能な専用パッドとする。このような制御端子１１３へのアクセスが可能な状態では、第２のメモリセルと接続したワード線Ｗｉに電圧Ｖppを印加することができる。したがって例えば半導体素子の個体識別番号等の管理情報を書き込むことができる。この後、制御端子１１３をモジュール内に封止してしまえば、モジュールを壊さない限り第２のメモリセルと接続したワード線Ｗｉに電圧Ｖppを印加することはできなくなる。図２０、図２１に例示したように半導体素子２５をパッケージにした後は、これらの制御端子１１３と接続した外部接続端子２２、２２ｂはないため、パッケージされた半導体素子のある特定の領域を読み出し専用の管理情報格納領域として確保することができる。
【００８９】
なお第２のメモリセル１２２は、半導体素子２５内での内部アクセス専用にするようにしてもよい。また半導体素子２５内での内部アクセス専用、かつ読出専用の領域にするようにしてもよい。さらに消去制御のみが不能な領域（１度だけ書込みができる）としてもよい。
【００９０】
例えば第２のメモリセルのワード線Ｗi に書込み電圧を印加する端子と、消去電圧を印加する端子とを別に設けておく。あるいは第２のメモリセルに消去電圧を印加する端子を除いて半導体素子を形成する。
【００９１】
半導体素子の製造工程において、ウエハのダイソータ段階で、メモリセルのすべてに”０”を書き込んでおく。そして、第２のメモリセルへの消去電圧を印加できなくするようにする。この方法は、例えば、制御ライン専用に繋がった少なくとも一つ以上の制御端子を設け、その制御端子を用いてウエハ状態でメモリセルに“０”を書き込んだ後、メモリチップをパッケージに封止する際に、その制御端子を外部接続端子２２、２２ｂと接続しないようにする前述と同様の方法にて実施することができる。また、前述したようにトランジスタのような制御回路を介挿することにより行ってもよい。
【００９２】
このときこの半導体素子は、第２のメモリセルへ、１度だけデータの書込みができる状態にある。この段階で、半導体素子の製造者が半導体素子の識別情報等の管理情報を第２のメモリセルに書き込むようにしてもよい。また第２のメモリセルのワード線に書込み電圧を印加する端子と、データ記録メディアの外部接続端子２２とを接続しておき、ユーザー、ベンダーが必要に応じて消去不能（したがって読だし専用の）管理情報を格納するようにしてもよい。
【００９３】
このような一度だけ書込みが可能なＯＴＰ領域は、前述した読出専用、書込み不能のメモリセルの他に設けるようにしてもよい。このような領域は、半導体素子の製造メーカ以外のユーザなどの秘密保持、セキュリティー管理、コピー防止等に用いるのに好適である。
【００９４】
（実施形態５）
半導体素子の識別情報等の管理情報を読みだし専用のメモリセルに格納することができる本発明のデータ記録メディアによれば、例えば電子商取引システム、電子バンキングシステム、電子マネーシステム等のセキュリティーを向上することができる。また、本発明のデータ記録メディアは、例えばインターネット等の各種ネットワークを通じて音楽や映像等のファイルデータを配信するファイルデータの配信システムにおいても用いることができる。例えばメモリ素子に格納されたディジタルデータの不正コピーを防止することができる。例えばこのようなシステムは、本発明のデータ記録メディアの外部接続端子２２、２２ｂを介して半導体素子２５とアクセスする手段を備えるようにすればよい。そして、例えばＰＣ、ＰＤＡ、携帯電話、ディジタルカメラ、携帯音楽機器等の本発明のデータ記録メディアのホスト機器は、本発明のデータ記録メディアの第２のメモリセルに格納された管理情報に基づいて、データ記録メディアの第１のメモリセルに書き込むデータを暗号化するようにする。ファイルデータとしてはテキストデータだけでなく、例えば音楽データ、画像データ、あるいは映像データ等をあげることができる。このような場合前記音楽データは、例えばＡＡＣ、ＴｗｉｎＶＱ、ＡＣ−３、ＭＰ−３等の圧縮アルゴリズムにより圧縮された状態で配信、配付される場合もある。また画像データは例えばＪＰＥＧ、ＭＰＥＧ２等の圧縮アルゴリズムにより圧縮されて配信、配付される場合もある。
【００９５】
いずれの場合でも、ホスト機器からデータ記録メディアにデータを格納する際に、第２のメモリセルに格納された管理情報に基づいてデータを暗号コード化してから第１のメモリセルに格納することにより第１のメモリセルに格納したディジタルデータをビットｔｏビットでその他の半導体素子等にコピーしても、デコードするための管理情報が異なるので無意味なデータとなる。
【００９６】
このように本発明のデータ記録装置、データ読出装置、情報処理装置と、本発明のデータ記録メディア（例えばスマートカード、メモリカード（ＳｍａｒｔＭｅｄｉａ（登録商標）を含む）などのＩＣカード）を組み合わせることにより、電子商取引システム、電子バンキングシステム、電子マネーシステム、各種配信システム等に対応することができる。このような場合、例えばメモリカードに暗号化されたアイデンティフィケーションデータを認証に用い、スマートカードによるペイメントと組み合わせることにシステムの安全性をより高めることができる。
【００９７】
アイデンティフィケーションデータとしては、例えば指紋、顔写真、声紋、虹彩等の画像データ、音声データやこれらの組み合わせを用いるようにしてもよい。これらのアイデンティフィケーションデータは個人を認証するためのディジタルサインとして暗号化しておくことが好ましく、例えばインターフェースのＣＰＵなどにより暗号化して、メモリカードに取り込むようにしてもよい。また例えば外部インターフェースによる暗号化は、メモリカード内の第２のメモリセルに格納された識別情報などの管理情報に基づいて行うようにしてもよい。
【００９８】
このようなシステムの例として、スマートカードとメモリカードの２枚のＩＣカードにより、音楽配信と課金を行う例について説明する。すなわち、各種のネットワークを用いて音楽を配信し、配信された音楽をメモリカードに取り込むようにするとともに、その課金、決済をスマートカードにより行うのである。特に音楽、画像、映像などのデータはシリアルアクセスに適しているため、外部接続端子と、シリアルアクセス型メモリ素子とを備えるデータ記録メディアは好適に用いることができる。
【００９９】
音楽のデータは、例えばＡＡＣや、ＡＣ−３、ＭＰ−３等の各種圧縮アルゴリズムに基づいて圧縮された状態で配信することが、トラフィックの混雑防止や、通信速度の向上などの観点から好ましい。また、メモリカードにも圧縮された状態で記憶させれば、メモリカードの容量を節約することができる。さらに、メモリカードに保持する音楽データは暗号化しておくようにしてもよい。また配信する音楽データ自体を暗号化しておくようにしてもよい。さらに暗号化を配信する音楽データに取り込んでおき、そのままデータ記録メディアに保持するようにしてもよい。
【０１００】
このような音楽配信システムを用いれば、例えばインターネット等の各種のネットワークを通じてユーザに音楽を配信するとともに、その課金処理を行うことができる。
【０１０１】
なおここではファイルデータの例として音楽データの配信システムの例について説明したが、これ以外にも例えばテキストデータ、画像データ、映像データ（ＭＰＥＧ、ＭＰＥＧ２などの動画データ）等の配信システムに適用するようにしてもよい。
【０１０２】
（実施形態６）
図２２は本発明のデータ記録読出装置３０の構成の１例を概略的に示す図であり、図２３は図２２に例示した本発明のデータ記録読出装置３０を、そのスロットの開口部側から見た図である。また図２４は図２２に例示したデータ記録読出装置３０を横から透視した様子を模式的に示す図である。なおこの例ではデータ記録、データ読出をともに行うことができる装置について説明するが、本発明はデータの記録または、データの読出のいずれか一方の専用の装置にも適用することができる。さらにこの例では２つの記録メディア（スマートカードとメモリカード）とに対応した装置について説明するが、どちらか一方のデータ記録メディアと対応する装置にも本発明は全く同様に説明することができる。
【０１０３】
このデータ記録読出装置３０は、第１の面に第１の外部接続端子１２を有するスマートカード（第１のデータ記録メディア）１１と、第１の面に第２の外部接続端子２２を有し、第１のデータ記録メディア１１よりも小さなメモリカード２１（第２のデータ記録メディア、例えばＳｍａｒｔＭｅｄｉａ）とを挿入して保持する装置であり、スマートカード１１を挿入するスロット３１と、スロット３１にスマートカード１１が挿入されたときに外部接続端子１２と接触するように形成された接続電極３２を有する第１の保持手段３３と、第１の保持手段３３の接続電極３２が形成された側面に、接続電極３２が形成された領域が露出するように積層され、メモリカード２１を挿入するスロット３４と、スロット３４にメモリカード２１が挿入されたときに外部接続端子２２と接触するように形成された接続電極３５を有する第２の保持手段３６とを備えている。そして、スマートカード１１を下側のスロット３１に、メモリカード２１を上側のスロット３４に保持するように第１の保持手段３３と第２の保持手段３６とが組み合わされている。なお、第１の保持手段３３および第２の保持手段３６は、挿入されたスマートカード１１、メモリカード２１などのデータ記録メディアを保持することができればよく、必ずしもカード全体を覆うような形状に限ることはない。例えばデータ記録メディアの分程度が覆われる形状など、データ記録メディアが露出した形で保持されるように形成してもよい。
【０１０４】
図２５はスマートカード１１とメモリカード２１とをそれぞれスロット３１、スロット３４へ挿入したときの相互の位置関係の例を説明するための図である。このようにスマートカード１１とメモリカード２１とは、スロットの開口部側を揃えて重ね合わせることにより、外部接続端子１２と外部接続端子２２とが重なりあわないようにスロットに挿入することができる。このとき本発明のデータ記録読出装置では、第１の外部接続端子１２と第２の外部接続端子２２とに対して同じ側からコンタクトするように構成している。また、第１の保持手段３３の第２の保持手段３６と重なり合っていない領域４０の部分で、外部接続端子３２との接続を行うこともできる。さらにこの領域４０に、スマートカード１１およびメモリカード１２を駆動するコントローラを含むインターフェース回路を形成するようにしてもよい。
【０１０５】
スマートカード１１の外部接続端子１２と接続する接続電極３２およびメモリカード２１の外部接続端子２２と接続する接続電極３５は、外部接続端子１２、２２の形状に応じた構成とすればよい。
【０１０６】
図２６は外部接続端子とコンタクトする接続電極３２、３５の例を概略的に示す図である。例えば図２６に示すような例えばスプリング機構を備えた接触ピン３７を外部接続端子パターンに応じて備えるようにしてもよい。この接続電極３２、３５と例えばインターフェース回路とを接続する配線は、スロット内に形成するようにしてもよいし、また、スロットの外側から接続するようにしてもよい。
【０１０７】
図２８は本発明のデータ記録装置の構成の例を模式的に示す図である。本発明のデータ記録装置は、識別情報を有する半導体素子を備えたデータ記録メディアにディジタルデータを記録するデータ記録装置において、メモリカード（例えばＳｍａｒｔＭｅｄｉａ）、スマートカード等のデータ記録メディア１２０を保持する手段と、半導体素子２５の第２のメモリセル１２２から識別情報を獲得する手段と、第１の暗号鍵Ｋ１を格納する不揮発性メモリ素子１２３と、第１の暗号鍵Ｋ１と獲得した識別情報Ａとに基づいて第２の暗号鍵Ｋ２を生成する手段と、第１のメモリセルに格納すべきデータＤ１を第２の暗号鍵Ｋ２に基づいてエンコードする手段と、エンコードしたデータＤ２を半導体素子２５の第１のメモリセル１２１に格納する手段と、を具備したものである（図２８参照）。この例ではデータ記録メディア１２０からの識別情報Ａの獲得、不揮発性メモリ素子１２３からの第１の暗号鍵Ｋ１の獲得、識別情報Ａと第１の暗号鍵Ｋ１に基づく第２の暗号鍵Ｋ２の生成、第２の暗号鍵Ｋ２に基づいたデータＤ１のデータＤ２へのエンコードはＣＰＵ５５ａによって行っている。
【０１０８】
図２９は本発明のデータ読出装置の構成の例を模式的に示す図である。本発明のデータ読出装置は、識別情報を有する半導体素子を備えたデータ記録メディアからデータを読み出すデータ読出装置において、データ記録メディア１２０を保持する手段と、半導体素子２５の第２のメモリ１２２セルから識別情報Ａを獲得する手段と、第１の暗号鍵Ｋ１を保持する手段と、前記第１の暗号鍵Ｋ１と獲得した前記識別情報Ａとに基づいて第２の暗号鍵Ｋ２を生成する手段と、前記半導体素子から前記データを読み出す手段と、読み出した前記データを前記第２の暗号鍵Ｋ２によりデコードする手段と、を具備したものである（図２９参照）。この例ではデータ記録メディア１２０からの識別情報Ａの獲得、不揮発性メモリ素子１２３からの第１の暗号鍵Ｋ１の獲得、識別情報Ａと第１の暗号鍵Ｋ１に基づく第２の暗号鍵Ｋ２の生成、第２の暗号鍵Ｋ２に基づいたデータＤ２のデータＤ１へのデコードはＣＰＵ５５ａによって行っている。読出装置においては、例えばＤ／Ａコンバータ等によりデコードしたデータをアナログデータに変換してから出力するようにしてもよい。
【０１０９】
前述したように本発明のデータ記録メディア１２０には、データの読だし、書込み、消去、を行うことができる第１のメモリセル１２１と、書込み、消去を行うことができない管理データ格納領域である第２のメモリセル１２２とを有している。このデータ記録メディア１２０では、制御端子１１３はすでにモジュール内に外部接続端子２２とは電気的に独立して埋め込まれており、第２のメモリセル１２２にＶppを印加することはできない。
【０１１０】
データの書込み動作について説明する。供給され、第１のメモリセル１２１に格納すべきディジタルデータをデータＤ１とする。データ記録装置１３０ａのＣＰＵ５５ａは、データ記録メディア１２０の第２の領域１２２に格納された例えば半導体素子の識別情報Ａ（シリアルナンバーなど）などの管理情報を読みだす。またインターフェース回路５５内の不揮発性メモリ１２３に格納された暗号鍵Ｋ１を読みだす。そして、識別情報Ａを暗号鍵Ｋ１によりエンコードして暗号鍵Ｋ２を生成する。
【０１１１】
そしてデータＤ１を暗号鍵Ｋ２によりコードしてデータＤ２とし、このデータＤ２を第２のメモリセル１２２に格納する。
【０１１２】
データ読だしのときにも、データ読出装置１３０ｂのＣＰＵ５５ａは、データ記録メディア１２０の第２の領域１２２に格納された例えば半導体素子の識別情報Ａ（シリアルナンバーなど）などの管理情報を読みだす。またインターフェース回路５５内の不揮発性メモリ１２３に格納された暗号鍵Ｋ１を読みだして、識別情報Ａを暗号鍵Ｋ１によりエンコードして暗号鍵Ｋ２を生成する。
【０１１３】
そしてデータ記録メディア１２０の第２のメモリセル１２２から獲得したデータＤ２を暗号鍵Ｋ２によりデコードしてデータＤ１とし、このデータＤ１を外部に出力する。このとき、ディジタルなデータＤ１は、Ｄ／Ａコンバータによってアナログデータに変換した上で出力することがデータの不正コピー防止のためには好適である。ここで説明した例では、識別情報Ａは公開鍵に、第１の暗号鍵Ｋ１は秘密鍵に対応している。固有の識別情報Ａを有する半導体素子２５を備えたデータ記録メディア１２０から他の固有の識別情報Ｂを有するデータ記録メディアへ、データＤ２をコピーされた場合でも、データ読出装置はＤ２をデコードするためのＫ２を正しく生成することができず、不正コピーされたデータは意味をなさないことになる。図２８および図２９の第１の暗号鍵Ｋ１を、第１の暗号鍵Ｋ１を保持する手段、つまりデータ記録装置１３０ａおよびデータ読出装置１３０ｂを識別する個別識別情報とすることで、識別情報Ａを保持する手段との間で一対一の関係でＤ２の情報が授受される。これではシステムとして不便な場合には、第１の暗号鍵Ｋ１を外部から供給出来るようにすればよい。
【０１１４】
この際、セキュリティーの観点からは、個別識別情報を持つ秘密鍵Ｋ１であることが望ましく、例えばスマートカードに記録された個人所有の秘密鍵を第１の暗号鍵Ｋ１として使うことができる。
【０１１５】
ところで、このスマートカードに記録された個人所有の秘密鍵の一例としては、ネットワーク等で音楽データ等のデータが配信されてきて、個人が所定のデータを受信した際に、支払いと同時に所定のデータと共に受け取ったものが考えられる。このことにより、所有権のあるデータを正当な手段、例えば、データ価値に見合った支払い等で取得した者以外が使用できないようなより安全性・セキュリティーの高いシステムが構築される。
【０１１６】
なおここで説明したエンコード、デコードのスキームは例であり、他のスキームを用いることもできる。本発明では、読取り専用の第２のメモリセル１２２に半導体素子２５、あるいはデータ記録メディア１２０ごとに固有の識別情報を格納することにより、データセキュリティーの向上、不正コピーの防止を行うことができる。
【０１１７】
また図２７に示したように、インターフェース回路５５内に少なくとも１個のＣＰＵ（またはＤＳＰ）５５ａを備えるようにしてもよい。これにより、例えばこのＣＰＵ５５ａによって、データ記録メディアの第１のメモリセルに格納すべきデータＤの暗号化、第１のメモリセルから読みだすデータの復号化を行うようにすることができる。また、スマートカード１１に内蔵されたＩＣもＣＰＵを備えているから、例えばスマートカード１１のＣＰＵに第１の暗号鍵Ｋ１を保持し、インターフェース回路５５のＣＰＵでは第２の暗号鍵Ｋ２を処理するようにしてもよい。さらに、メモリカード２１の第２のメモリセルに保持するデータとして、識別情報Ａなどの管理情報、また例えば認証を行うためのディジタルサインである写真情報や、指紋、声紋などの情報を保持／読出する場合には、インターフェース回路５５のＣＰＵ５５ａにより、またはスマートカード１１のＣＰＵにより、データの暗号化／復号化を行うことによりメモリカード２１に保持されたデータのセキュリティーを確保することができる。
【０１１８】
ＣＰＵ５５ａは処理能力が高い方がより複雑な暗号化、復号化処理を短時間で実行することができる。ＲＳＡの鍵の値のビット長を長くすればするほど、それを処理するＣＰＵにかかる負荷が大きくなる。したがっって、このような複雑な処理を例えばスマートカードのＣＰＵで行うには、専用のコプロセッサを具備するなどの手段を講じないと時間がかかりすぎる。このため本発明ではインターフェース回路５５内のＣＰＵによって、このような「重い」処理を行っており、例えば１６ビット、３２ビットといった比較的高性能のＣＰＵを、必要に応じて使い分けるようにすることができる。
【０１１９】
一方、暗号化、復号化の必要のないデータの場合には、インターフェース回路５５内をスルーパスでホスト側とアクセスするように設計するようにしてもよい。このために、例えばメモリカード２１に保持されたデータに、そのデータが暗号化されているか否かを示すヘッダを付加するようにしてもよい。このようなヘッダの付加はスマートカード１１のＣＰＵにより実行することも可能である。
【０１２０】
このような構成を採用することにより本発明のデータ記録読出装置は、ディジタルデータの不正コピーを防止することができる。また認証情報等を本発明のデータ記録メディアに格納することで、電子決済やディジタルマネーの取り扱いにおけるセキュリティーを向上することができる。特にいわゆるスマートカードでは扱いきれない１〜１６ＭＢ程度の大きな情報量を有するディジタルサイン、医療記録等のデータを安全に保管するとともに、ＰＣ側乃至はネットワーク側に安全に送出することもできる。
【図面の簡単な説明】
【０１２１】
【図１】本発明のデータ記録メディアの例（スマートカード）を概略的に示す図。
【図２】本発明のデータ記録メディアの例（メモリカード）を概略的に示す図。
【図３】スマートカードの構成を模式的に示す図。
【図４】スマートカードの外部接続端子のパターンの例を示す図。
【図５】メモリカードの構成を模式的に示す図。
【図６】メモリチップを搭載し外部接続端子を備えたパッケージの構成を概略的に示す図。
【図７】１６ＭｂのＮＡＮＤ型ＥＥＰＲＯＭの仕様とピンレイアウトを示す図。
【図８】メモリチップの構成を模式的に示す図。
【図９】ＮＡＮＤ構造のメモリセルの平面構成図と等価回路図の例を示す図。
【図１０】メモリセル１ビットの消去動作を説明するための図。
【図１１】メモリセル１ビットの書き込み動作を説明するための図。
【図１２】１６Ｍビットのメモリセルアレイの内部構成を模式的に示す図。
【図１３】シリアルな読みだし動作を説明するための図。
【図１４】書込み動作の例を説明するためのフローチャート。
【図１５】消去動作の例を説明するためのフローチャート。
【図１６】ＮＡＮＤ型フラッシュメモリのメモリセルの構成の例を模式的に示す図。
【図１７】本発明のデータ記録メディアの構成の例を概略的に示す図。
【図１８】本発明のデータ記録メディアの構成の例を概略的に示す図。
【図１９】本発明のデータ記録メディアの例（スマートカード）を概略的に示す図。
【図２０】本発明のデータ記録メディアの構成の例を概略的に示す図。
【図２１】本発明のデータ記録メディアの構成の例を概略的に示す図。
【図２２】本発明のデータ記録読出装置の構成の１例を概略的に示す図。
【図２３】本発明のデータ記録読出装置を、そのスロットの開口部側から見た図。
【図２４】本発明のデータ記録読出装置を横から透視した様子を模式的に示す図。
【図２５】スマートカードとメモリカードとをそれぞれスロットへ挿入したときの相互の位置関係の例を説明するための図。
【図２６】外部接続端子とコンタクトする接続電極の例を概略的に示す図。
【図２７】本発明のデータ記録読出装置の構成の別の１例を説明するための図。
【図２８】本発明のデータ記録装置の構成の例を模式的に示す図。
【図２９】本発明のデータ読出装置の構成の例を模式的に示す図。
【符号の説明】
【０１２２】
１１………スマートカード
１２………外部接続端子
１３………ＭＰＵチップ
１４………ＣＰＵ
１５………ＲＯＭ（プログラムメモリ）
１６………ＥＥＰＲＯＭ
２１………メモリカード
２２………外部接続端子
２２ｂ……外部接続端子
２３………パッケージ
２４………ベースカード
２５………メモリチップ
２６………樹脂基板
２７………モールド樹脂
２８………ワイヤボンディング
３０………データ記録読出装置
３１、３４………スロット
３２、３５………接続電極
３３………第１の保持手段
３６………第２の保持手段
３７………接触ピン
４０………第１の保持手段の第２の保持手段と対向していない領域
５０………筐体
５１………コネクタ（データ記録読出装置側）
５２………コネクタ（本体側）
５３………中央演算装置（ＣＰＵ）
５４………基板
５５………インタフェース回路
５５ａ……ＣＰＵ（インターフェース）
５６………バス
５９………接続配線
６１………メモリ
６２………カウンタ
６３………センサ
６５………Ｉ／Ｆ（ＰＣ側）
６６………Ｉ／Ｆ（データ記録メディア側）
１０１………コンタクトホール
１０２………ソース線
１０３………半導体基板（Ｎ型）
１０４………Ｐウェル
１０５………ソース領域
１０６………ドレイン領域
１１１………接続端子
１１２………トランジスタ
１１３………制御端子
１１４………接続端子
１２０………データ記録メディア
１２１………第１のメモリセルアレイ
１２２………第２のメモリセルアレイ
１２３………不揮発性メモリ
１３０ａ……データ記録装置
１３０ｂ……データ読出装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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