(57)【要約】【課題】ホール素子の種類にも幅広く対応してオフセット電圧（不平衡電圧）の好適な低減を可能とする構造を有し、オフセット電圧を演算補正する補正回路等を備える構成にあっては、その回路規模の縮小化を図ることのできるホール素子を提供する。【解決手段】半導体基板の表面に、互いに電気的に絶縁された電極材Ｇ１〜Ｇ４を、それら電極材の協働のもと、あるいは単独で、各々に印加される電圧に応じて磁気検出部の抵抗分布を可変とするように配設する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面に電流供給対および電圧出力対の各端部を有し、前記電流供給対の一端から前記基板内の磁気検出部に供給される駆動電流に対して磁界が印加されるとき、その磁界に対応するホール電圧信号を前記電圧出力対の両端部に出力するホール素子であって、
前記半導体基板の表面の前記電流供給対と前記電圧出力対との間には、印加される電圧に応じて前記磁気検出部の抵抗分布を可変とする電極材が配設されてなる
ことを特徴とするホール素子。
【請求項２】
前記電流供給対と電圧出力対との間に配設される電極材は、前記半導体基板の表面に絶縁膜を介して配設されてなる
請求項１に記載のホール素子。
【請求項３】
前記電流供給対と電圧出力対との間に配設される電極材は、前記半導体基板内にてｐｎ接合を形成する拡散層の上に配設されてなる
請求項１に記載のホール素子。
【請求項４】
前記電流供給対と電圧出力対との間に配設される電極材は、前記磁気検出部の上に配設されてなる
請求項１〜３のいずれか一項に記載のホール素子。
【請求項５】
前記電流供給対と電圧出力対との間に配設される電極材は、前記半導体基板の表面にて前記電圧出力対の周囲を囲繞するかたちで配設されてなる
請求項１〜４のいずれか一項に記載のホール素子。
【請求項６】
前記電流供給対と電圧出力対との間に配設される電極材は、当該ホール素子に加え、他の半導体素子の一部も構成する
請求項１〜５のいずれか一項に記載のホール素子。
【請求項７】
前記他の半導体素子は、前記電流供給対と電圧出力対との間に配設される電極材をフローティングゲート電極として利用する不揮発性のメモリである
請求項６に記載のホール素子。
【請求項８】
前記不揮発性のメモリは、前記フローティングゲート電極による電荷の保持を通じて前記磁気検出部の抵抗分布を固定、維持するものである
請求項７に記載のホール素子。
【請求項９】
前記電流供給対と電圧出力対との間に配設される電極材は多結晶シリコンからなる
請求項１〜８のいずれか一項に記載のホール素子。
【請求項１０】
半導体基板の表面に電流供給対および電圧出力対の各端部を有し、前記電流供給対の一端から前記基板内の磁気検出部に供給される駆動電流に対して磁界が印加されるとき、その磁界に対応するホール電圧信号を前記電圧出力対の両端部に出力するホール素子であって、
前記半導体基板の表面には、互いに電気的に絶縁された複数の電極材が、それら電極材の協働のもと、あるいは単独で、各々に印加される電圧に応じて前記磁気検出部の抵抗分布を可変とするように配設されてなる
ことを特徴とするホール素子。
【請求項１１】
前記複数の電極材は、それぞれ前記半導体基板の表面に絶縁膜を介して配設されてなる
請求項１０に記載のホール素子。
【請求項１２】
前記複数の電極材は、それぞれ前記半導体基板内にてｐｎ接合を形成する拡散層の上に配設されてなる
請求項１０に記載のホール素子。
【請求項１３】
前記複数の電極材の少なくとも１つは、前記電流供給対と前記電圧出力対との間に配設されてなる
請求項１０〜１２のいずれか一項に記載のホール素子。
【請求項１４】
前記複数の電極材の少なくとも１つは、前記磁気検出部の上に配設されてなる
請求項１０〜１３のいずれか一項に記載のホール素子。
【請求項１５】
前記複数の電極材の少なくとも１つは、前記半導体基板の表面にて前記電圧出力対の周囲を囲繞するかたちで配設されてなる
請求項１０〜１４のいずれか一項に記載のホール素子。
【請求項１６】
前記複数の電極材の少なくとも１つは、当該ホール素子に加え、他の半導体素子の一部も構成する
請求項１０〜１５のいずれか一項に記載のホール素子。
【請求項１７】
前記他の半導体素子は、前記複数の電極材の少なくとも１つをフローティングゲート電極として利用する不揮発性のメモリである
請求項１６に記載のホール素子。
【請求項１８】
前記不揮発性のメモリは、前記フローティングゲート電極による電荷の保持を通じて前記磁気検出部の抵抗分布を固定、維持するものである
請求項１７に記載のホール素子。
【請求項１９】
前記複数の電極材は、それぞれ多結晶シリコンからなる
請求項１０〜１８のいずれか一項に記載のホール素子。
【請求項２０】
請求項９または１９に記載のホール素子において、周辺回路としてＣＭＯＳ回路を有する
ことを特徴とするホール素子。
【請求項２１】
当該ホール素子は、基板面に平行な磁界成分を検出する縦型ホール素子である
請求項１〜２０のいずれか一項に記載のホール素子。
【請求項２２】
前記縦型ホール素子にあって、前記磁気検出部は前記半導体基板内に分離壁にて電気的に区画されてなる
請求項２１に記載のホール素子。
【請求項２３】
前記縦型ホール素子にあって、前記電流供給対および前記電圧出力対は互いに直交するかたちで配されてなる
請求項２１または２２に記載のホール素子。
【請求項２４】
前記縦型ホール素子にあって、前記電流供給対は、一端が前記電圧出力対に挟まれ、他端が前記電圧出力対に関して線対称に配されてなる
請求項２３に記載のホール素子。
【請求項２５】
当該ホール素子は、基板面に垂直な磁界成分を検出する横型ホール素子である
請求項１〜２０のいずれか一項に記載のホール素子。
【請求項２６】
前記電流供給対および前記電圧出力対の各端部は、前記半導体基板の表面における不純物濃度の選択的に高められた部分として設けられてなる
請求項１〜２５のいずれか一項に記載のホール素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば磁気センサ等に用いられ、ホール効果を利用して磁界を検出するホール素子に関する。
【背景技術】
【０００２】
周知のように、ホール素子は、非接触での角度検出が可能であることから、いわゆるホールＩＣ等に搭載されて例えば磁気センサとして車載内燃機関のスロットル弁開度センサ等の角度検出センサに用いられる。
【０００３】
そして、一般的なホール素子としては、例えば非特許文献１に記載のようなホール素子、いわゆる横型ホール素子が知られている。この横型ホール素子は、基板面（チップ面）に対して垂直な磁界成分を検出するものである。
【０００４】
以下、図１６を参照して、このホール素子（横型ホール素子）についてさらに説明する。なお、図１６（ａ）はこのホール素子の平面図、図１６（ｂ）は図１６（ａ）のＬ１−Ｌ１線に沿った断面図である。
【０００５】
同図１６（ａ）および（ｂ）に示されるように、このホール素子は、大きくは、例えばＰ型のシリコンからなる半導体層（Ｐ-ｓｕｂ）２１と、この表面にＮ型の導電型不純物が導入されるかたちで形成された拡散層（ウェル）からなる半導体領域２２とを有して構成されている。なお、この半導体領域２２は、エピタキシャル膜等として形成されることもある。
【０００６】
そして、この半導体領域２２の表面には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域２３ａ〜２３ｄが形成され、これらコンタクト領域２３ａ〜２３ｄとそこに配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになっている。さらに詳しくは、コンタクト領域２３ａおよび２３ｂとコンタクト領域２３ｃおよび２３ｄとは、互いに直交するかたちで上記半導体層２１に囲まれた領域（活性領域）２２ａの四隅に配置され、それら各領域に配設される電極（配線）を介して、それぞれ端子ＳおよびＧ、並びに端子Ｖ１およびＶ２と電気的に接続される。
【０００７】
ここで、例えば端子Ｓから端子Ｇへ一定の駆動電流を流すと、その電流は、上記コンタクト領域２３ａから半導体領域２２内をコンタクト領域２３ｂへと流れる。すなわちこの場合、基板表面の近傍に、同面（チップ面）に平行な成分を主に含む電流が流れることになる。このとき、その電流に対し基板面（チップ面）に垂直な成分を含む磁界（例えば図１６中に矢印Ｂで示される磁界）が印加されると、ホール効果により、端子Ｖ１と端子Ｖ２との間にその磁界に応じたホール電圧が発生する。したがって、それら端子Ｖ１およびＶ２を通じてその発生したホール電圧信号を検出することで、検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面（チップ面）に垂直な磁界成分が求められることとなる。
【０００８】
また近年、上記横型ホール素子に加え、例えば特許文献１に記載されているように、基板面（チップ面）に平行な磁界成分を検出するホール素子、いわゆる縦型ホール素子も提案されている。この縦型ホール素子は、異なる位相（角度）を検出する２つの素子を１チップに集積化できるという特長をもつため、２つの縦型ホール素子を「９０°」の角度をなすように配置することで、「０°〜３６０°」の角度範囲でリニアな出力（電圧信号）の得られる回転センサ等も実現可能になる。
【非特許文献１】前中一介、外３名，「集積化三次元磁気センサ」，電気学会論文誌  Ｃ，平成元年，第１０９巻，第７号，ｐ４８３−４９０
【特許文献１】米国特許第４，９２９，９９３号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、こうしたホール素子においては、製造に際してのアライメントずれやパッケージングする際の応力の印加に起因して、素子内部における抵抗成分の等価回路としての抵抗ブリッジが非平衡なものとなり、素子内部の電位分布にアンバランス（不平衡）が生じることがある。こうして素子内部の電流経路に偏りが生じることで、同ホール素子には、磁界が印加されていないにもかかわらず、幾らかの出力電圧、いわゆるオフセット電圧（不平衡電圧）が発生するようになる。
【００１０】
例えばホール素子の内部における抵抗成分の等価回路を、図１７に示すような抵抗ブリッジとして見立てるとする。なお、この図１７において、端子ＡおよびＤはホール素子における電流供給用の端子（電流供給対）に、また端子ＢおよびＣはホール素子における電圧出力用の端子（電圧出力対）にそれぞれ相当する。
【００１１】
ここで、各抵抗成分Ｒ１〜Ｒ４が「Ｒ１×Ｒ４＝Ｒ２×Ｒ３」なる関係を満たしているときにはオフセット電圧は生じておらず、すなわち磁界が印加されていないときのホール素子の出力（端子ＢおよびＣ間の電圧差）は「０（ゼロ）Ｖ」となる。一方、抵抗ブリッジが非平衡になりこの関係が満足されなくなると、オフセット電圧が生じて磁界が印加されていないときにも幾らかの出力（端子ＡおよびＤ間の電圧差）が現れるようになる。
【００１２】
こうして発生するオフセット電圧は、正確な磁界検出の妨げになる。そのため通常、例えば特開平８−２０１４９０号公報、あるいは特公平６−１０３３４１号公報に記載のように、補正回路などを設けてこれを補正除去するようにしている。一般に、オフセット電圧は温度依存性が強いため、こうした補正回路では、そうしたオフセット電圧の温度特性も含めて補正される。しかし、こうした場合においても、ホール素子のオフセット電圧のばらつき（例えば標準偏差）が大きいときには、補正回路を大きくせざるを得なくなり、それに伴う種々の不都合は避けられなくなる。また、こうした補正回路を設ける場合、ホール素子と共々、補正回路が１チップに集積化されることもあれば、補正回路を別のチップとして設けることもある。いずれの場合も補正回路の拡大によって上記不都合を伴うことになるが、特に、補正回路が１チップに集積化される場合は、チップ面積に関するスペース的な制約やコストアップ等、多くの不都合を伴うことになる。
【００１３】
そこで、こうした補正回路の回路規模の縮小化を図るべく、簡素な回路構成で、もしくは補正回路によらずに、オフセット電圧の調整、並びにその低減を可能とする構造が提案されている。例えば上記特許文献１（特にそのＦｉｇ２１）に記載されている縦型ホール素子においては、電流供給用の端子（電流供給対の各端部）の周囲にリング状のゲートを配設してこれをもってオフセット電圧の調整を可能としている。しかしながら、この構造は、電流供給対（電流供給用の端子）および電圧出力対（電圧出力用の端子）が一列に配される一列配置型の縦型ホール素子においては確かに有効であるとはいえ、横型ホール素子（例えば図１６参照）や、その他の縦型ホール素子にあっては、オフセット電圧の低減を十分に図ることのできる構造とは必ずしも言えない。例えば電流供給対および電圧出力対の互いに直交するかたちで配される縦型ホール素子にあっては、素子内部の抵抗成分の等価回路が、例えば図１８にその一例を示すようになる。このため、電流供給用の端子の周囲にリング状にゲートを配設しても、抵抗ブリッジの平衡を変化させる事ができず、こうした構造によってはオフセット電圧を十分に低減させることができない。なお、この図１８においては、端子ＡおよびＤ１およびＤ２が電圧出力用の端子に、また端子ＢおよびＣが電流供給用の端子にそれぞれ相当する。
【００１４】
この発明は、こうした実情に鑑みてなされたものであり、ホール素子の種類にも幅広く対応してオフセット電圧（不平衡電圧）の好適な低減を可能とする構造を有し、オフセット電圧を演算補正する補正回路等を備える構成にあっては、その回路規模の縮小化を図ることのできるホール素子を提供することを目的とする。
【課題を解決するための手段】
【００１５】
こうした目的を達成すべく、請求項１に記載の発明では、半導体基板の表面に電流供給対および電圧出力対の各端部を有し、前記電流供給対の一端から前記基板内の磁気検出部に供給される駆動電流に対して磁界が印加されるとき、その磁界に対応するホール電圧信号を前記電圧出力対の両端部に出力するホール素子として、前記半導体基板の表面の前記電流供給対と前記電圧出力対との間に、印加される電圧に応じて前記磁気検出部の抵抗分布を可変とする電極材の配設された構造とする。
【００１６】
こうした構造によれば、上記電流供給対と電圧出力対との間に配設される電極材を用いて、先の一列配置型の縦型ホール素子に限られることなく、より多くの種類のホール素子に対応してオフセット電圧の調整が可能となる。具体的には、同電極材に電圧を印加することにより、素子内部の電位分布を変化せしめてオフセット電圧の原因となるアンバランス（不平衡）の調整、平衡化を図ることができるようになる。すなわち、簡素な回路構成で、もしくは補正回路によらずに、オフセット電圧の調整、並びにその低減が可能となり、オフセット電圧を演算補正する補正回路等を備える構成にあってはその回路規模の縮小化が図られるようになる。
【００１７】
また、前記電流供給対と電圧出力対との間に配設される電極材は、例えば請求項２に記載の発明によるように、
・前記半導体基板の表面に絶縁膜を介して配設された電極材。
あるいは請求項３に記載の発明によるように、
・前記半導体基板内にてｐｎ接合を形成する拡散層の上に配設された電極材。
等々の電極材として特に有効である。こうした電極材を採用すれば、絶縁膜を介して印加される電界や、ｐｎ接合による空乏層の幅変化を通じて、印加電圧に応じて前記磁気検出部における抵抗分布が可変とされ、より容易に且つ適切にオフセット電圧の調整を行うことができるようになる。
【００１８】
さらに、これら請求項１〜３のいずれか一項に記載のホール素子は、請求項４に記載の発明によるように、前記電流供給対と電圧出力対との間に配設される電極材を、前記磁気検出部の上に配設されたものとすることで、磁気検出部における抵抗分布を直接的に可変させることができるようになり、ひいてはより好適にオフセット電圧の調整を行うことができるようになる。
【００１９】
また、この請求項４に記載のホール素子も含めて上記ホール素子は、請求項５に記載の発明によるように、前記電流供給対と電圧出力対との間に配設される電極材を、前記半導体基板の表面にて前記電圧出力対の周囲を囲繞するかたちで配設されたものとすることで、磁気検出部における抵抗分布を効率的に可変させることができるようになり、ひいてはより好適にオフセット電圧の調整を行うことができるようになる。
【００２０】
また、半導体基板のチップ面積を有効活用する上では、請求項６に記載のように、上記請求項１〜５のいずれか一項に記載のホール素子において、前記電流供給対と電圧出力対との間に配設される電極材を、当該ホール素子に加え、他の半導体素子の一部も構成するもの、とすることが有効である。
【００２１】
またこの場合、前記他の半導体素子を、請求項７に記載の発明によるように、前記電流供給対と電圧出力対との間に配設される電極材をフローティングゲート電極として利用する不揮発性のメモリにして特に有効である。こうした構造によれば、チップ面積を効率的に利用して例えばＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）やＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ  ＥＰＲＯＭ）等を当該ホール素子の周辺に容易に設けることができるようになる。
【００２２】
さらにこの場合、請求項８に記載の発明によるように、前記不揮発性のメモリを、前記フローティングゲート電極による電荷の保持を通じて前記磁気検出部の抵抗分布を固定、維持するものとすることが有効である。こうした構造にあっては、前記電極材への電圧の印加を通じてオフセット電圧をひとたび調整すれば、前記フローティングゲート電極にてその時の電荷が保持されることになるため、前記電極材への電圧の印加を止めたとしても同電極材に保持される電荷によって電圧は印加され続け、前記磁気検出部の抵抗分布は固定、維持されるようになる。すなわち、こうした構造では、前記電極材への電圧の印加を必要とすることなく、オフセット電圧の低減された状態を維持することが可能とされ、回路規模の縮小化を図る上で極めて有効である。
【００２３】
そして請求項９に記載の発明では、請求項１〜８のいずれか一項に記載のホール素子において、前記電流供給対と電圧出力対との間に配設される電極材を、多結晶シリコンからなるものとする。これにより、同電極材をより容易に形成することができるようになる。またこの構造は、上記請求項２に記載の構造を採用する場合に適用して特に有効である。
【００２４】
また一方、請求項１０に記載の発明では、半導体基板の表面に電流供給対および電圧出力対の各端部を有し、前記電流供給対の一端から前記基板内の磁気検出部に供給される駆動電流に対して磁界が印加されるとき、その磁界に対応するホール電圧信号を前記電圧出力対の両端部に出力するホール素子として、前記半導体基板の表面に、互いに電気的に絶縁された複数の電極材が、それら電極材の協働のもと、あるいは単独で、各々に印加される電圧に応じて前記磁気検出部の抵抗分布を可変とするように配設された構造とする。
【００２５】
こうした構造によっても、上記複数の電極材を用いて、一列配置型の縦型ホール素子に限られることなく、より多くの種類のホール素子に対応してオフセット電圧の調整が可能となる。さらに、簡素な回路構成で、もしくは補正回路によらずに、オフセット電圧の調整、並びにその低減が可能となり、オフセット電圧を演算補正する補正回路等を備える構成にあってはその回路規模の縮小化が図られるようになる。また、上記複数の電極材に異なる電圧を印加することも考えれば、素子内部の多種多様な電位分布にも柔軟に対応してオフセット電圧を高い自由度で調整することができることにもなる。
【００２６】
またこの構造においても、前記複数の電極材は、例えば請求項１１に記載の発明によるように、
・前記半導体基板の表面に絶縁膜を介して配設された電極材。
あるいは請求項１２に記載の発明によるように、
・前記半導体基板内にてｐｎ接合を形成する拡散層の上に配設された電極材。
等々の電極材として特に有効である。
【００２７】
また請求項１３に記載の発明によるように、上記請求項１０〜１２のいずれか一項に記載のホール素子においては、前記複数の電極材の少なくとも１つを、前記電流供給対と前記電圧出力対との間に配設されたものとすることで、磁気検出部における抵抗分布を的確に可変させ、オフセット電圧の調整を好適に行うことができるようになる。
【００２８】
さらに、これら請求項１０〜１３のいずれか一項に記載のホール素子は、請求項１４に記載の発明によるように、前記複数の電極材の少なくとも１つを、前記磁気検出部の上に配設されたものとすることで、磁気検出部における抵抗分布を直接的に可変させることができるようになり、ひいてはより好適にオフセット電圧の調整を行うことができるようになる。
【００２９】
また、上記請求項１０〜１４のいずれか一項に記載のホール素子は、請求項１５に記載の発明によるように、前記複数の電極材の少なくとも１つを、前記半導体基板の表面にて前記電圧出力対の周囲を囲繞するかたちで配設されたものとすることで、磁気検出部における抵抗分布を効率的に可変させることができるようになり、ひいてはより好適にオフセット電圧の調整を行うことができるようになる。
【００３０】
また、半導体基板のチップ面積を有効活用する上では、請求項１６に記載のように、上記請求項１０〜１５のいずれか一項に記載のホール素子において、前記複数の電極材の少なくとも１つを、当該ホール素子に加え、他の半導体素子の一部も構成するもの、とすることが有効である。
【００３１】
また前述したように、この場合、前記他の半導体素子を、請求項１７に記載の発明によるように、前記複数の電極材の少なくとも１つをフローティングゲート電極として利用する不揮発性のメモリにして特に有効である。
【００３２】
さらにこの場合も、請求項１８に記載の発明によるように、前記不揮発性のメモリを、前記フローティングゲート電極による電荷の保持を通じて前記磁気検出部の抵抗分布を固定、維持するものとすることで、前記複数の電極材への電圧の印加を必要とすることなく、オフセット電圧の低減された状態を維持することが可能となる。
【００３３】
そして請求項１９に記載の発明では、請求項１０〜１８のいずれか一項に記載のホール素子において、前記複数の電極材を、それぞれ多結晶シリコンからなるものとする。これにより、同電極材をより容易に形成することができるようになる。またこの構造は、上記請求項１１に記載の構造を採用する場合に適用して特に有効である。
【００３４】
また、請求項２０に記載の発明によるように、請求項９または１９に記載のホール素子を、周辺回路としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を有するものとすれば、このＣＭＯＳ回路の製造工程を利用して前記電極材を作製することも可能となり、当該ホール素子をその周辺回路も含めてより容易に製造することができるようになる。
【００３５】
また、請求項１〜２０のいずれか一項に記載のホール素子に関しては、同ホール素子を、請求項２１に記載の発明によるように、
・基板面に平行な磁界成分を検出する縦型ホール素子。
あるいは請求項２５に記載の発明によるように、
・基板面に垂直な磁界成分を検出する横型ホール素子。
として用いることが有効である。
【００３６】
さらに詳しくは、請求項２１に記載のホール素子においては、請求項２２に記載の発明によるように、前記縦型ホール素子における前記磁気検出部を、前記半導体基板内に分離壁にて電気的に区画されたものとすることが有効である。このように磁気検出部が電気的に区画されていることで、同磁気検出部における抵抗分布を狙い通りに的確に可変させることが容易となる。そしてこの構造は、上記請求項４もしくは１４に記載の構造と併せて用いて特に有効である。
【００３７】
またこの発明は、請求項２３に記載の発明によるように、請求項２１または２２に記載のホール素子において、前記電流供給対および前記電圧出力対の互いに直交するかたちで配された縦型ホール素子に適用して特に有効である。前述したように、こうした縦型ホール素子では、素子内部の抵抗成分の等価回路がいわゆる一列配置型のホール素子と異なる（例えば図１８参照）。このため、補正回路等によらなければオフセット電圧を低減させることが難しく、これら回路の規模拡大が余儀なくされる実情にあった。この発明によれば、こうした縦型ホール素子に適用した場合あれ、簡素な回路構成で、もしくは補正回路によらずに、オフセット電圧の調整、並びにその低減が可能になる。
【００３８】
また、この請求項２３に記載のホール素子に関して、オフセット電圧の発生自体を抑制するためには、請求項２４に記載の発明によるように、前記縦型ホール素子における前記電流供給対を、一端が前記電圧出力対に挟まれ、他端が前記電圧出力対に関して線対称に配されるものとすることが有効である。
【００３９】
また、請求項２６に記載の発明では、請求項１〜２５のいずれか一項に記載のホール素子において、前記電流供給対および前記電圧出力対の各端部を、前記半導体基板の表面における不純物濃度の選択的に高められた部分として設けられたものとする。
【００４０】
こうした構造によれば、それら各端部に配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになり、ひいてはより優れた電気特性が得られるようになる。
【発明を実施するための最良の形態】
【００４１】
（第１の実施の形態）
以下、この発明に係るホール素子についてその第１の実施の形態を示す。
まず、図１を参照して、この実施の形態に係るホール素子の概略構造およびその動作態様について説明する。なお、図１（ａ）はこのホール素子の平面図、図１（ｂ）は図１（ａ）のＬ１−Ｌ１線に沿った断面図である。
【００４２】
同図１（ａ）および（ｂ）に示されるように、このホール素子も、大きくは、基板面（チップ面）に垂直な磁界成分を検出する横型ホール素子であり、例えばＰ型のシリコンからなる半導体層（Ｐ-ｓｕｂ）１と、この表面にＮ型の導電型不純物が導入されるかたちで形成された拡散層（ウェル）からなる半導体領域２とを有して構成されている。なお、この半導体領域２は、エピタキシャル膜等として形成することもできる。またＳｉ（シリコン）をはじめとして、半導体材料は一般に、Ｐ型からなる半導体よりもＮ型からなる半導体のほうが大きなキャリア移動度をもっているため、磁気検出素子としての高感度化を図る上では、この半導体領域２の材料としてＮ型の半導体材料（例えばシリコン）を用いることが望ましい。ただし、製造工程や構造上の条件等に応じてＰ型の半導体材料も採用することができる。
【００４３】
半導体領域２の表面には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域３ａ〜３ｄが形成され、これらコンタクト領域３ａ〜３ｄとそこに配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになっている。さらに詳しくは、コンタクト領域３ａおよび３ｂとコンタクト領域３ｃおよび３ｄとは、互いに直交するかたちで上記半導体層１に囲まれた領域（活性領域）２ａの四隅に配置され、それら各領域に配設される電極（配線）を介して、それぞれ端子ＳおよびＧ、並びに端子Ｖ１およびＶ２と電気的に接続される。なお、この実施の形態においては、これらコンタクト領域３ａ〜３ｄが、電流供給対および電圧出力対の各端部に相当する。
【００４４】
さらに、この実施の形態に係るホール素子においては、コンタクト領域３ａおよび３ｃ、コンタクト領域３ａおよび３ｄ、コンタクト領域３ｂおよび３ｃ、コンタクト領域３ｂおよび３ｄについて各々の領域間に、互いに電気的に絶縁された例えば多結晶シリコン（Ｐｏｌｙ−Ｓｉ）からなる矩形状の電極材Ｇ１〜Ｇ４が設けられている。これら電極材Ｇ１〜Ｇ４は、例えば酸化シリコン等からなる絶縁膜４（図１（ｂ））を介して基板表面に配設されている。また図示を割愛しているが、このホール素子は、同素子から出力されるホール電圧信号に対して所定の信号処理を行う信号処理回路や、オフセット電圧を演算補正する補正回路を、その周辺回路として有して磁気センサを構成している。またこれらの周辺回路は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路として形成されている。
【００４５】
ここで、例えば端子Ｓから端子Ｇへ一定の駆動電流を流すと、その電流は、上記コンタクト領域３ａから半導体領域２内をコンタクト領域３ｂへと流れる。また、このときの電流は最も流れ易い経路を流れ、コンタクト領域３ｃおよび３ｄの方にまで略一定の分布をもって広がることになる。すなわちこの場合は、基板表面の近傍に、同面に平行な成分を主に含む電流が流れることになる。この実施の形態においては、基板面（チップ面）に平行な電流の流れるこの領域（部分）が磁気検出部に相当する。このとき、その電流に対し基板面（チップ面）に垂直な成分を含む磁界（例えば図１中に矢印Ｂで示される磁界）が印加されると、ホール効果により、端子Ｖ１と端子Ｖ２との間にその磁界に応じたホール電圧が発生する。したがって、それら端子Ｖ１およびＶ２を通じてその発生したホール電圧信号を検出することで、検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面（チップ面）に垂直な磁界成分が求められることとなる。なお、このホール素子においては、端子Ｖ１およびＶ２に駆動電流を流して端子ＳおよびＧにてホール電圧信号を検出することもできる。そのため、こうした電極の入れ替えを利用して、例えば電極の入れ替えを周期的に行って、同素子に発生するオフセット電圧（不平衡電圧）を相殺するような駆動方式なども実用されている。
【００４６】
こうした構造によれば、上記電極材Ｇ１〜Ｇ４を協働のもとにあるいは単独に用いることで、前述した一列配置型の縦型ホール素子に限られることなくこの実施の形態にみられるような横型ホール素子においても、オフセット電圧の調整が可能となる。具体的には、同電極材Ｇ１〜Ｇ４のいずれかに選択的に電圧を印加することで、絶縁膜４を介して印加される電界を通じて、半導体領域２の、より詳しくはその磁気検出部の抵抗値を局所的に、また選択的に変化させることができるようになる。さらにこの実施の形態においては、上記電極材Ｇ１〜Ｇ４を磁気検出部の上に配設するようにしているため、同磁気検出部における抵抗分布を直接的に変化させることができる。またこのとき、印加電圧の大小や極性により、抵抗値の変化量を調整することができる。そうして上記電極材Ｇ１〜Ｇ４に異なる電圧を印加すること等も考えると、素子内部の多種多様な電位分布にも柔軟に対応してオフセット電圧を高い自由度で調整することができることになる。例えば磁界が印加されていないにもかかわらず端子Ｖ１の電位が端子Ｖ２の電位よりも高くなって端子間に出力電圧のあるときには、上記電極材Ｇ２およびＧ３に正の電圧を、また電極材Ｇ１およびＧ４に負の電圧を印加することにより、オフセット電圧を調整、除去することができる。
【００４７】
こうして素子内部の電位分布を変化せしめてオフセット電圧の原因となるアンバランス（不平衡）の調整、ひいては平衡化が図られるようになる。すなわち、このホール素子によれば、簡素な回路構成で、もしくは補正回路によらずに、オフセット電圧の調整、並びにその低減が可能となり、オフセット電圧を演算補正する補正回路等を備える構成にあってはその回路規模の縮小化が図られるようになる。
【００４８】
以上説明したように、この実施の形態に係るホール素子によれば、以下に記載するような多くの優れた効果が得られるようになる。
（１）半導体基板の表面に、互いに電気的に絶縁された電極材Ｇ１〜Ｇ４を、それら電極材の協働のもと、あるいは単独で、各々に印加される電圧に応じて磁気検出部の抵抗分布を可変とするように配設した構造とした。これにより、簡素な回路構成で、もしくは補正回路によらずに、オフセット電圧の調整、並びにその低減が可能となり、オフセット電圧を演算補正する補正回路等を備える構成にあってはその回路規模の縮小化が図られるようになる。また、上記電極材Ｇ１〜Ｇ４に異なる電圧を印加することも考えれば、素子内部の多種多様な電位分布にも柔軟に対応してオフセット電圧を高い自由度で調整することができることにもなる。
【００４９】
（２）また、オフセット電圧を低減することで磁気検出素子としての検出精度が高く維持されるようになるため、従来は難しかったような微細な磁気変動を検出することが可能になり、新たな分野への適用、応用も期待できるようになる。さらに従来分野へ適用した場合にも、歩留り向上や低コスト化、ひいては省エネルギー化が図られるようになる。
【００５０】
（３）上記電極材Ｇ１〜Ｇ４を、半導体基板の表面に絶縁膜４を介して配設するようにした。これにより、絶縁膜４を介して印加される電界を通じて、印加電圧に応じて磁気検出部における抵抗分布が可変とされ、より容易に且つ適切にオフセット電圧の調整を行うことができるようになる。
【００５１】
（４）上記電極材Ｇ１〜Ｇ４を、当該ホール素子における電流供給対と電圧出力対との間に配設するようにした。これにより、磁気検出部における抵抗分布を的確に可変させ、オフセット電圧の調整を好適に行うことができるようになる。
【００５２】
（５）上記電極材Ｇ１〜Ｇ４を、当該ホール素子における磁気検出部の上に配設するようにした。これにより、磁気検出部における抵抗分布を直接的に可変させることができるようになり、ひいてはより好適にオフセット電圧の調整を行うことができるようになる。
【００５３】
（６）上記電極材Ｇ１〜Ｇ４を、それぞれ多結晶シリコンからなるものとした。これにより、同電極材をより容易に形成することができるようになる。
（７）周辺回路としてＣＭＯＳ回路を有する構造とした。こうすることで、このＣＭＯＳ回路の製造工程を利用して上記電極材Ｇ１〜Ｇ４を作製することも可能であり、当該ホール素子をその周辺回路も含めてより容易に製造することができるようになる。
【００５４】
（８）電流供給対および電圧出力対の各端部を、コンタクト領域３ａ〜３ｄ、すなわち半導体領域２の表面における不純物濃度の選択的に高められた部分とした。これにより、電流を供給する、もしくは取り出すために、あるいはホール電圧を検出するためにそれら各領域に配設される電極（配線）との間に良好なオーミックコンタクトが形成されるようになる。
【００５５】
（９）当該ホール素子から出力されるホール電圧信号に対して所定の信号処理を行う信号処理回路と共々、当該縦型ホール素子を１チップに集積化して、所定の方向から印加される磁界を検出する磁気センサを構成させることで、前述した角度検出センサ等に用いて好適な磁気センサなども実現することができるようになる。
【００５６】
なお、この第１の実施の形態に係るホール素子では、上記電極材Ｇ１〜Ｇ４を４箇所に配置するようにした。しかしこれに限られることなく、こうした電極材を、例えば図２に示すように、コンタクト領域３ａおよび３ｃ、並びにコンタクト領域３ａおよび３ｄの、各領域間のみ、すなわち２箇所のみに配置するだけでも、幾らか自由度が低下するもののオフセット電圧の調整は可能である。また、素子内部の電位分布によっては、例えば図３に示すように、コンタクト領域３ａおよび３ｄの各領域間のみ、すなわち１箇所のみに配置するだけでもオフセット電圧の調整は可能になる。また図示しないが、必要に応じて３箇所あるいは５箇所以上に配置するようにしてもよい。
【００５７】
また、この第１の実施の形態に係るホール素子では、上記電極材Ｇ１〜Ｇ４を矩形状からなるものとしたが、同電極材の形状は任意である。例えば図４に示すように、こうした電極材を台形状からなるものとしてもよい。またこの場合、電極材Ｇ１およびＧ３は半導体領域２の内側へ向けて狭くなる台形状を有しているため、半導体領域２の内側のより狭い部分の電位分布が局所的に可変とされることになる。このように、電位分布を可変としたい領域（部分）に応じて電極材の形状を変更することで、磁気検出部における抵抗分布を的確に可変させ、オフセット電圧の調整をより好適に行うことができるようになる。
【００５８】
（第２の実施の形態）
図５に、この発明に係るホール素子の第２の実施の形態を示す。
以下、図５を参照して、先の第１の実施の形態との相違点を中心に、この実施の形態に係るホール素子の構造について説明する。なお、この図５（ａ）の平面図は先の図１（ａ）の平面図に対応するものであり、同図１（ａ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。また、図５（ｂ）は図５（ａ）のＬ１−Ｌ１線に沿った断面図である。
【００５９】
同図５（ａ）および（ｂ）に示されるように、このホール素子も横型ホール素子であり、基本的には、図２に例示したホール素子（電極材を２箇所にしたもの）と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態においては、コンタクト領域３ａおよび３ｃ、並びにコンタクト領域３ａおよび３ｄの各領域間に、半導体領域２内にてｐｎ接合を形成するＰ型の拡散層（可変抵抗）Ｄ１およびＤ３が形成され、これら拡散層の上にそれぞれ例えばアルミニウム等からなる電極材（図示略）が配設される。なお、この電極材の材料は任意であり、例えば他の金属材料や多結晶シリコン等も適宜採用することができる。また、このホール素子においては、絶縁膜４（図１（ｂ））が割愛されている。
【００６０】
こうした構造によれば、拡散層Ｄ１およびＤ３の上に配設される電極材のいずれかに選択的に電圧を印加することで、各拡散層によるｐｎ接合の空乏層の幅変化を通じて、半導体領域２の、より詳しくは磁気検出部の抵抗値を局所的に、また選択的に変化させることができるようになる。例えば半導体領域２内のコンタクト領域３ｄ付近を流れる電流は、拡散層Ｄ３の上に配設される電極材（配線材）に負の電圧を印加することで、同拡散層Ｄ３によるｐｎ接合の空乏層が伸びて制限されることになる。一方、半導体領域２内のコンタクト領域３ｃ付近を流れる電流は、拡散層Ｄ１の上に配設される電極材（配線材）に負の電圧を印加することで、同様に制限されることになる。このように、この実施の形態に係るホール素子においても、素子内部の電位分布を変化せしめてオフセット電圧の原因となるアンバランス（不平衡）の調整、平衡化を図ることができるようになる。すなわち、簡素な回路構成で、もしくは補正回路によらずに、オフセット電圧の調整、並びにその低減が可能となり、オフセット電圧を演算補正する補正回路等を備える構成にあってはその回路規模の縮小化が図られるようになる。
【００６１】
以上説明したように、この実施の形態に係るホール素子によっても、先の第１の実施の形態による前記（１）〜（５）および（７）〜（９）の効果と同様の効果もしくはそれに準じた効果が得られるようになる。
【００６２】
なお、この第２の実施の形態に係るホール素子に関しても、上記拡散層Ｄ１およびＤ３の数および形状は任意である。ただし、この実施の形態では、先の電極材よりもむしろ拡散層の形状により、電位分布の可変とされる領域（部分）が変化することになる。すなわち、電位分布を可変としたい領域（部分）に応じて拡散層の形状を変更することで、磁気検出部における抵抗分布を的確に可変させ、オフセット電圧の調整をより好適に行うことができるようになる。
【００６３】
（第３の実施の形態）
図６に、この発明に係るホール素子の第３の実施の形態を示す。
以下、図６を参照して、先の第１の実施の形態との相違点を中心に、この実施の形態に係るホール素子の構造について説明する。なお、この図６（ａ）の平面図は先の図１（ａ）の平面図に対応するものであり、同図１（ａ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。また、図６（ｂ）は図６（ａ）のＬ１−Ｌ１線に沿った断面図である。
【００６４】
同図６（ａ）および（ｂ）に示されるように、このホール素子も横型ホール素子であり、基本的には、図２に例示したホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態においては、上記電極材Ｇ１およびＧ３をフローティングゲート電極として利用して不揮発性のメモリ、より詳しくはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ  ＥＰＲＯＭ）を形成するようにしている。
【００６５】
このＥＥＰＲＯＭは、Ｎ型の拡散層（Ｎ+層）ＭＤ１、ＭＤ３と、この上にトンネル絶縁膜ＴＷ（絶縁膜４の一部）を介して形成される電子捕獲用のフローティングゲート電極（電極材Ｇ１、Ｇ３）と、これに絶縁膜４を介して重畳されて書き込みやアクセスの際に用いられるコントロールゲート電極ＣＧ１、ＣＧ３とを有して構成されている。電子捕獲用のフローティングゲート電極としては、上記電極材Ｇ１およびＧ３を利用している。またここでは、コントロールゲート電極ＣＧ１およびＣＧ３を、電極材Ｇ１およびＧ３と同様、多結晶シリコンからなるものとしている。
【００６６】
こうした構造では、コントロールゲート電極ＣＧ１およびＣＧ３による電極材Ｇ１およびＧ３（フローティングゲート電極）への電圧の印加を通じてオフセット電圧をひとたび調整すれば、同電極材Ｇ１およびＧ３にてその時の電荷が保持されることになる。このため、コントロールゲート電極ＣＧ１およびＣＧ３への電圧の印加を止めたとしても電極材Ｇ１およびＧ３に保持される電荷によって電圧は印加され続け、磁気検出部の抵抗分布は固定、維持されるようになる。すなわち、こうした構造では、電極材Ｇ１およびＧ３への電圧の印加を必要とすることなく、オフセット電圧の低減された状態を維持することが可能とされ、回路規模の縮小化を図る上で極めて有効である。
【００６７】
例えば端子Ｓから端子Ｇへ電流を流した状態で端子Ｖ２の電位が端子Ｖ１の電位よりも低くなっている場合、コンタクト領域３ａおよび３ｄ間に配設されたＥＥＰＲＯＭの、拡散層ＭＤ３に高電圧を、またコントロールゲート電極ＣＧ３に０バイアスを加えるなどして、トンネル絶縁膜ＴＷを通して電極材Ｇ３から電子を引き抜く。こうして電子を引き抜くことで、引き抜いた電子の量に応じて電極材Ｇ３が正に帯電する。そうしてこの電極材Ｇ３の下方にあたる半導体領域２の抵抗値が、より詳しくは磁気検出部の抵抗値が局所的に、また選択的に高められることになる。このように、電極材Ｇ３、もしくは電極材Ｇ１への電圧の印加を通じてオフセット電圧を調整することができる。またこのとき、電極材Ｇ１およびＧ３（フローティングゲート電極）に蓄積された電荷は同電極材Ｇ１およびＧ３への電圧の印加を止めたとしても保持されるため、これら電極材Ｇ１およびＧ３への電圧の印加を必要とすることなく、オフセット電圧の低減された状態を維持することが可能となる。
【００６８】
以上説明したように、この実施の形態に係るホール素子によれば、先の第１の実施の形態による前記（１）〜（９）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。
【００６９】
（１０）上記電極材Ｇ１およびＧ３をフローティングゲート電極として利用して、不揮発性メモリ（ＥＥＰＲＯＭ）を形成するようにした。これにより、チップ面積を効率的に利用して当該ホール素子の周辺にこのＥＥＰＲＯＭを容易に設けることができるようになる。
【００７０】
（１１）またこのＥＥＰＲＯＭを、フローティングゲート電極による電荷の保持を通じて磁気検出部の抵抗分布を固定、維持するものとした。これにより、電極材Ｇ１およびＧ３への電圧の印加を必要とすることなく、オフセット電圧の低減された状態を維持することが可能とされ、回路規模の縮小化を図る上で極めて有効である。
【００７１】
なお、この第３の実施の形態に係るホール素子に関しても、上記ＥＥＰＲＯＭの数および形状は任意である。例えば図７に示すように、コントロールゲート電極ＣＧ１およびＣＧ３の形状を適宜変更したものであっても、同様の効果もしくはそれに準じた効果は得られるようになる。さらにＥＥＰＲＯＭに限られることもなく、電荷を保持することのできるもの（不揮発性メモリ）であれば足り、例えば図８に示すように、フローティングゲート電極等の形状を変えてＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）を形成するようにしてもよい。これによっても、同様の効果もしくはそれに準じた効果は得られることになる。
【００７２】
（第４の実施の形態）
図９に、この発明に係るホール素子についてその第４の実施の形態を示す。
以下、この図９を参照して、この実施の形態に係るホール素子の概略構造およびその動作態様について説明する。なお、この図９において、図９（ａ）はこのホール素子の平面構造を模式的に示す平面図、図９（ｂ）は図９（ａ）のＬ１−Ｌ１線に沿った断面図、図９（ｃ）は図９（ａ）のＬ２−Ｌ２線に沿った断面図である。
【００７３】
同図９（ａ）〜（ｃ）に示されるように、このホール素子は、基板面（チップ面）に平行な磁界成分を検出する縦型ホール素子であり、大きくは、例えばＰ型のシリコンからなる半導体層（Ｐ−ｓｕｂ）１１と、この表面に例えばＮ型の導電型不純物が導入されて拡散層として形成されたＮ型の半導体領域（Ｎウェル）１２とを有して構成されている。なお、この半導体領域１２は、エピタキシャル膜等として形成することもできる。そして一般に、こうしたエピタキシャル基板を採用する場合には、埋込層（Ｎ+層）が用いられることが多い。またこの他に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等も適宜採用することができる。さらにこの半導体領域１２の材料としても、Ｎ型の半導体材料（例えばシリコン）を用いることが望ましい。ただし、製造工程や構造上の条件等に応じてＰ型の半導体材料（Ｐ−層）を採用することもできる。
【００７４】
このホール素子においては、上記半導体層１１に、当該ホール素子を他の素子と素子分離すべく、例えばＰ型からなる拡散層（Ｐ型拡散分離壁）１４が形成されている。そして、上記半導体領域１２の表面にあってこの拡散層１４にて囲まれる領域（活性領域）には、同表面の不純物濃度（Ｎ型）が選択的に高められるかたちでコンタクト領域（Ｎ+層）１３ａ〜１３ｅが形成されている。これにより、これら各コンタクト領域とそこに配設される電極（配線）との間には、良好なオーミックコンタクトが形成されることになる。そしてこれらコンタクト領域１３ａ〜１３ｅは、そこに配設される各電極（配線）を介して、それぞれ端子ＳおよびＧＡおよびＧＢおよびＶ１およびＶ２と電気的に接続される。なお、このホール素子において、上記コンタクト領域１３ｂおよび１３ｃは、それぞれコンタクト領域１３ａと対をなして電流供給対を形成するものであり、また上記コンタクト領域１３ｄおよび１３ｅは、電圧出力対の各端部に相当するものである。
【００７５】
また、拡散層１４にて囲まれる領域（活性領域）は、図９（ａ）に示されるように、各拡散層によるｐｎ接合分離を通じて、Ｐ型の拡散層（Ｐ型拡散分離壁）１４ａおよび１４ｂを互いに隔てた領域１２ａ〜１２ｃに分割されている。そして図９（ｃ）に示されるように、これら領域１２ａ〜１２ｃにおいては、基板内部においても電気的に区画された領域が形成されている。
【００７６】
さらにこれら領域において、領域（素子領域）１２ａには上記コンタクト領域１３ａおよび１３ｄおよび１３ｅが、領域１２ｂには上記コンタクト領域１３ｂが、領域１２ｃには上記コンタクト領域１３ｃが、それぞれ形成されている。さらに詳しくは、コンタクト領域１３ａは、コンタクト領域１３ｂおよび１３ｃとこれら領域に直交するコンタクト領域１３ｄおよび１３ｅとの双方に挟まれるかたちで配置されている。すなわち、同コンタクト領域１３ａが上記拡散層１４ａおよび１４ｂを隔ててコンタクト領域１３ｂおよび１３ｃにそれぞれ対向するような配置となっている。また、オフセット電圧の発生自体を抑制すべく、電流供給対の一端に相当する上記コンタクト領域１３ｂおよび１３ｃは、電圧出力対に相当する上記コンタクト領域１３ｄおよび１３ｅに関して線対称に配されている。
【００７７】
このホール素子においては、上記領域１２ａの基板内部に電気的に区画される領域にあって上記コンタクト領域１３ｄおよび１３ｅにて挟まれる領域が、いわゆる磁気検出部（ホールプレート）ＨＰとなる。すなわち、このホール素子では、ここに印加される磁界に応じたホール電圧信号を生じさせることになる。
【００７８】
さらに、この実施の形態に係るホール素子においては、コンタクト領域１３ａおよび１３ｄ、コンタクト領域１３ａおよび１３ｅについて各々の領域間に、上記領域１２ａを跨ぐ態様で、互いに電気的に絶縁された例えば多結晶シリコン（Ｐｏｌｙ−Ｓｉ）からなる矩形状の電極材Ｇ１１およびＧ１２が設けられている。これら電極材Ｇ１１およびＧ１２は、例えば酸化シリコン等からなる絶縁膜１６を介して基板表面に配設されている。また図示を割愛しているが、このホール素子も、同素子から出力されるホール電圧信号に対して所定の信号処理を行う信号処理回路や、オフセット電圧を演算補正する補正回路を、その周辺回路として有して磁気センサを構成している。またこれらの周辺回路は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路として形成されている。
【００７９】
ここで例えば、上記端子Ｓから端子ＧＡへ、また端子Ｓから端子ＧＢへそれぞれ一定の駆動電流を流すと、その電流は、基板表面に形成されたコンタクト領域１３ａから磁気検出部ＨＰ、そして拡散層１４ａおよび１４ｂの下方を通じて、コンタクト領域１３ｂおよび１３ｃへとそれぞれ流れる。すなわちこの場合、上記磁気検出部ＨＰには、基板面（チップ面）に垂直な成分を含む電流が流れることになる。
【００８０】
そしてこの駆動電流を流した状態において、基板表面（チップ面）に平行な成分を含む磁界（例えば図１中に矢印Ｂで示される磁界）が当該ホール素子の磁気検出部ＨＰに印加されたとすると、ホール効果により、上記端子Ｖ１と端子Ｖ２との間にその磁界に対応するホール電圧が発生する。したがって、それら端子Ｖ１およびＶ２を通じてその発生したホール電圧信号を検出することで、検出対象とする磁界成分が、すなわち当該ホール素子に用いられる基板の表面（チップ面）に平行な磁界成分が求められることとなる。なお、このホール素子において駆動電流を流す方向は任意であり、上記駆動電流の方向を反対にして磁界（磁気）の検出を行うこともできる。
【００８１】
こうした構造によっても、上記電極材Ｇ１１およびＧ１２を協働のもとにあるいは単独に用いることで、前述した一列配置型の縦型ホール素子に限られることなくこの実施の形態にみられるような縦型ホール素子においても、オフセット電圧の調整が可能となる。具体的には、同電極材Ｇ１１およびＧ１２のいずれかに選択的に電圧を印加することで、絶縁膜１６を介して印加される電界を通じて、半導体領域１２の、より詳しくはその磁気検出部ＨＰの抵抗値を局所的に、また選択的に変化させることができるようになる。さらにこの実施の形態においては、上記電極材Ｇ１１およびＧ１２を磁気検出部ＨＰの上に配設するようにしているため、同磁気検出部ＨＰにおける抵抗分布を直接的に変化させることができる。またこのとき、印加電圧の大小や極性により、抵抗値の変化量を調整することができる。
【００８２】
こうして素子内部の電位分布を変化せしめてオフセット電圧の原因となるアンバランス（不平衡）の調整、ひいては平衡化が図られるようになる。すなわち、このホール素子によれば、簡素な回路構成で、もしくは補正回路によらずに、オフセット電圧の調整、並びにその低減が可能となり、オフセット電圧を演算補正する補正回路等を備える構成にあってはその回路規模の縮小化が図られるようになる。
【００８３】
以上説明したように、この実施の形態に係るホール素子によれば、先の第１の実施の形態による前記（１）〜（９）の効果と同様の効果もしくはそれに準じた効果に加え、さらに次のような効果が得られるようになる。
【００８４】
（１２）縦型ホール素子における磁気検出部ＨＰを、半導体領域２内に拡散層（Ｐ型拡散分離壁）１４ａおよび１４ｂにて電気的に区画されたものとした。このように磁気検出部ＨＰが電気的に区画されていることで、同磁気検出部ＨＰにおける抵抗分布を狙い通りに的確に可変させることが容易となる。
【００８５】
（１３）また、この縦型ホール素子においては、電流供給対（コンタクト領域１３ａ〜１３ｃ）および電圧出力対（コンタクト領域１３ｄおよび１３ｅ）の互いに直交するかたちで配された構造とした。上記構造によれば、こうした縦型ホール素子に適用した場合、簡素な回路構成で、もしくは補正回路によらずに、オフセット電圧の調整、並びにその低減が可能になる。
【００８６】
（１４）さらに縦型ホール素子における電流供給対を、一端（コンタクト領域１３ａ）が電圧出力対（コンタクト領域１３ｄおよび１３ｅ）に挟まれ、他端（コンタクト領域１３ｂおよび１３ｃ）が同電圧出力対に関して線対称に配されるものとした。こうした構造によれば、オフセット電圧の発生自体の抑制が図られるようになる。
【００８７】
なお、この第４の実施の形態に係るホール素子に関しても、上記電極材Ｇ１１およびＧ１２の数および形状は任意である。すなわち、例えば図１０に示すように、上記電極材Ｇ１２を割愛した構造、あるいは図１１に示すように、上記電極材Ｇ１１およびＧ１２の寸法を領域１２ａを跨がない程度に短くした構造、等々の構造によっても上述の効果に準じた効果は得られるようになる。
【００８８】
さらには、図１２に示すように、上記電極材Ｇ１１およびＧ１２を、半導体基板の表面にて電圧出力対（コンタクト領域１３ｄおよび１３ｅ）の周囲を囲繞するかたちで配設することも、すなわちリング状に配設することもできる。しかもこうした構造によれば、磁気検出部ＨＰにおける抵抗分布を効率的に可変させることができるようになり、ひいてはより好適にオフセット電圧の調整を行うことができるようになる。
【００８９】
（第５の実施の形態）
図１３に、この発明に係るホール素子の第５の実施の形態を示す。
以下、図１３を参照して、先の第４の実施の形態との相違点を中心に、この実施の形態に係るホール素子の構造について説明する。なお、この図１３（ａ）の平面図は先の図９（ａ）の平面図に対応するものであり、同図９（ａ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。また、図１３（ｂ）は図１３（ａ）のＬ１−Ｌ１線に沿った断面図、図１３（ｃ）は図１３（ａ）のＬ２−Ｌ２線に沿った断面図である。
【００９０】
同図１３（ａ）〜（ｃ）に示されるように、このホール素子も縦型ホール素子であり、基本的には、図９に例示したホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態においては、コンタクト領域１３ａおよび１３ｄ、並びにコンタクト領域１３ａおよび１３ｅの各領域間に、半導体領域１２内にてｐｎ接合を形成するＰ型の拡散層（可変抵抗）Ｄ１１およびＤ１２が形成され、これら拡散層の上にそれぞれ例えばアルミニウム等からなる電極材（図示略）が配設される。なお、この電極材の材料は任意であり、例えば他の金属材料や多結晶シリコン等も適宜採用することができる。また、このホール素子においては、絶縁膜１６（図９）が割愛されている。
【００９１】
こうした構造によれば、拡散層Ｄ１１およびＤ１２の上に配設される電極材のいずれかに選択的に電圧を印加することで、各拡散層によるｐｎ接合の空乏層の幅変化を通じて、半導体領域１２の、より詳しくは磁気検出部ＨＰの抵抗値を局所的に、また選択的に変化させることができるようになる。このように、この実施の形態に係るホール素子においても、素子内部の電位分布を変化せしめてオフセット電圧の原因となるアンバランス（不平衡）の調整、平衡化を図ることができるようになる。すなわち、簡素な回路構成で、もしくは補正回路によらずに、オフセット電圧の調整、並びにその低減が可能となり、オフセット電圧を演算補正する補正回路等を備える構成にあってはその回路規模の縮小化が図られるようになる。
【００９２】
以上説明したように、この実施の形態に係るホール素子によっても、先の第１もしくは第４の実施の形態による前記（１）〜（５）および（７）〜（９）および（１２）〜（１４）の効果と同様の効果もしくはそれに準じた効果が得られるようになる。
【００９３】
なお、この第５の実施の形態に係るホール素子に関しても、上記拡散層Ｄ１１およびＤ１２の数および形状は任意である。
（第６の実施の形態）
図１４に、この発明に係るホール素子の第６の実施の形態を示す。
【００９４】
以下、図１４を参照して、先の第４の実施の形態との相違点を中心に、この実施の形態に係るホール素子の構造について説明する。なお、この図１４（ａ）の平面図は先の図９（ａ）の平面図に対応するものであり、同図９（ａ）に示した要素と同一の要素には各々同一の符号を付して示し、それら要素についての重複する説明は割愛する。また、図１４（ｂ）は図１４（ａ）のＬ１−Ｌ１線に沿った断面図である。
【００９５】
同図１４（ａ）および（ｂ）に示されるように、このホール素子も縦型ホール素子であり、基本的には、図９に例示したホール素子と略同様の構造を有しており、その動作態様も前述したとおりである。ただし、この実施の形態においては、上記電極材Ｇ１１およびＧ１２をフローティングゲート電極として利用して不揮発性のメモリ、より詳しくはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃ  ＥＰＲＯＭ）を形成するようにしている。
【００９６】
このＥＥＰＲＯＭにおいても、Ｎ型の拡散層（Ｎ+層）ＭＤ１１、ＭＤ１２の上には、トンネル絶縁膜（絶縁膜１６の一部）ＴＷを介して、電子捕獲用のフローティングゲート電極（電極材Ｇ１１、Ｇ１２）が形成されている。そして、この電極に絶縁膜１６を介して重畳されるかたちで、書き込みやアクセスの際に用いられるコントロールゲート電極ＣＧ１１、ＣＧ１２が形成されている。ここでも、電子捕獲用のフローティングゲート電極として、上記電極材Ｇ１１およびＧ１２を利用している。また、コントロールゲート電極ＣＧ１１およびＣＧ１２を、電極材Ｇ１１およびＧ１２と同様、多結晶シリコンからなるものとしている。
【００９７】
こうした構造によっても、先の第３の実施の形態のホール素子と同様、コントロールゲート電極ＣＧ１１およびＣＧ１２による電極材Ｇ１１およびＧ１２（フローティングゲート電極）への電圧の印加を通じてオフセット電圧をひとたび調整すれば、同電極材Ｇ１１およびＧ１２にてその時の電荷が保持されることになる。このため、コントロールゲート電極ＣＧ１１およびＣＧ１２への電圧の印加を止めたとしても電極材Ｇ１１およびＧ１２に保持される電荷によって電圧は印加され続け、磁気検出部の抵抗分布は固定、維持されるようになる。すなわち、こうした構造によっても、電極材Ｇ１１およびＧ１２への電圧の印加を必要とすることなく、オフセット電圧の低減された状態を維持することが可能とされ、回路規模の縮小化を図る上で極めて有効である。
【００９８】
以上説明したように、この実施の形態に係るホール素子によっても、先の第１もしくは第３もしくは第４の実施の形態による前記（１）〜（１４）の効果と同様の効果もしくはそれに準じた効果が得られるようになる。
【００９９】
なお、この第６の実施の形態に係るホール素子に関しても、上記ＥＥＰＲＯＭの数および形状は任意である。またＥＥＰＲＯＭに限られることもなく、電荷を保持することのできるもの（不揮発性メモリ）であれば足り、例えば上記電極材Ｇ１１およびＧ１２によりＥＰＲＯＭ等を形成するようにしてもよい。これらによっても、同様の効果もしくはそれに準じた効果は得られることになる。
【０１００】
（他の実施の形態）
なお、上記各実施の形態は、以下の態様をもって実施することもできる。
・上記第３および第６の実施の形態においては、電極材Ｇ１およびＧ３（もしくは電極材Ｇ１１およびＧ１２）をフローティングゲート電極として利用して、不揮発性メモリ（ＥＥＰＲＯＭ）を形成するようにした。しかしこれに限られることなく、同電極材によって他の半導体素子を形成するようにしてもよい。同電極材を、当該ホール素子に加え、他の半導体素子の一部も構成するものとすれば、半導体基板のチップ面積を有効活用することはできるようになる。
【０１０１】
・上記第１および第３および第４および第６の実施の形態においては、電極材Ｇ１〜Ｇ４（もしくは電極材Ｇ１１およびＧ１２）の材料として多結晶シリコンを採用するようにした。しかしこれに限らず、任意の電極材を採用することができる。
【０１０２】
・上記第４〜第６の実施の形態においては、磁気検出部ＨＰを半導体領域２内に電気的に区画する分離壁として拡散層を用いるようにしたが、これに代えてトレンチアイソレーションを用いるようにしてもよい。さらに、これら分離壁は必須の構成要素ではなく、ホール素子の種類やその用途によっては割愛することもできる。
【０１０３】
・上記第４〜第６の実施の形態においては、１対の電圧出力対からなる縦型ホール素子を想定したが、これに限られることなく、２対以上の電圧出力対を備える縦型ホール素子に対してもこの発明は同様に適用することができる。
【０１０４】
・また、電流供給対の数も２対に限られることなく任意である。例えば１対の電流供給対からなる縦型ホール素子に対してもこの発明は同様に適用することができる。例えば図１５に示すように、第４の実施の形態に係る縦型ホール素子について、領域１２ｃ、すなわち端子ＧＢ側のコンタクト領域１３ｃ等を割愛した構造としても、この発明は同様に適用することができる。しかもこうした構造にすれば、先の図９に示した縦型ホール素子と比較して約「１／３」の面積が縮小されることになり、大幅な小型化が図られるようになる。なお、こうしたホール素子の動作態様も、基本的には、図９に例示した先の縦型ホール素子と同様である。
【０１０５】
・さらに、先の特許文献１に記載の一列配置型の縦型ホール素子に対してさえ、この発明は適用することができる。すなわち、上記電流供給対および電圧出力対が互いに直交するかたちで配されていることも必須の構成ではない。
【０１０６】
・上記各実施の形態においては、電圧出力対および電圧出力対の各端部を、いずれも基板表面における導電型不純物の濃度が選択的に高められたコンタクト領域（Ｎ+層）として設けるようにした。しかし、これは必須の構成ではなく、例えばこうしたコンタクト領域を設けずに半導体領域の上に直に配線（電極）を設けるようにしてもよい。
【０１０７】
・上記各実施の形態においては、周辺回路としてＣＭＯＳ回路を有する構造とした。しかしこれに限られることはなく、例えばこの周辺回路としてバイポーラ回路を有する構造としてもよい。
【０１０８】
・また、上記各実施の形態においては、ホール素子の駆動方法の一例として定電流駆動について説明したが、このホール素子の駆動方法は任意であり、例えば定電圧駆動によって駆動することもできる。
【０１０９】
・上記各実施の形態において、半導体基板を構成する各要素の導電型を入れ替えた構造、すなわちＰ型とＮ型とを入れ替えた構造についても、この発明は同様に適用することができる。
【０１１０】
・上記各実施の形態においては、基板の材料としてシリコンを用いるようにしたが、製造工程や構造上の条件等に応じてその他の材料を適宜採用するようにしてもよい。例えば、ＧａＡｓ、ＩｎＳｂ、ＩｎＡｓ、ＳｉＣ等の化合物半導体材料やＧｅ（ゲルマニウム）等の他の半導体材料も用いることができる。特に、ＧａＡｓ、ＩｎＡｓは温度特性に優れた材料であり、当該ホール素子の高感度化を図る上で有効である。
【０１１１】
・結局のところ、次の（イ）および（ロ）の少なくとも一方の構造を有してさえいれば、所期の目的は達成されることになる。
（イ）半導体基板の表面の電流供給対と電圧出力対との間に、印加される電圧に応じて磁気検出部の抵抗分布を可変とする電極材が配設された構造。
（ロ）半導体基板の表面に、互いに電気的に絶縁された複数の電極材が、それら電極材の協働のもと、あるいは単独で、各々に印加される電圧に応じて磁気検出部の抵抗分布を可変とするように配設された構造。
【図面の簡単な説明】
【０１１２】
【図１】この発明に係るホール素子の第１の実施の形態について、（ａ）はそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図。
【図２】同第１の実施の形態に係るホール素子の変形例を示す平面図。
【図３】同第１の実施の形態に係るホール素子の別の変形例を示す平面図。
【図４】同第１の実施の形態に係るホール素子の別の変形例を示す平面図。
【図５】この発明に係るホール素子の第２の実施の形態について、（ａ）はそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図。
【図６】この発明に係るホール素子の第３の実施の形態について、（ａ）はそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図。
【図７】（ａ）は同第３の実施の形態に係るホール素子の変形例を示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図。
【図８】（ａ）は同第３の実施の形態に係るホール素子の別の変形例を示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図。
【図９】この発明に係るホール素子の第４の実施の形態について、（ａ）はそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。
【図１０】同第４の実施の形態に係るホール素子の変形例を示す平面図。
【図１１】同第４の実施の形態に係るホール素子の別の変形例を示す平面図。
【図１２】同第４の実施の形態に係るホール素子の別の変形例を示す平面図。
【図１３】この発明に係るホール素子の第５の実施の形態について、（ａ）はそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図、（ｃ）は（ａ）のＬ２−Ｌ２線に沿った断面図。
【図１４】この発明に係るホール素子の第５の実施の形態について、（ａ）はそのホール素子の概略構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図。
【図１５】上記第４〜第６の実施の形態に係るホール素子の変形例を示す平面図。
【図１６】従来のホール素子（横型ホール素子）の一例について、（ａ）はそのホール素子の平面構造を模式的に示す平面図、（ｂ）は（ａ）のＬ１−Ｌ１線に沿った断面図。
【図１７】ホール素子の等価回路の一例を示す回路図。
【図１８】ホール素子の等価回路の一例を示す回路図。
【符号の説明】
【０１１３】
１、１１…半導体層、２、１２…半導体領域、２ａ、１２ａ〜１２ｃ…領域、３ａ〜３ｄ、１３ａ〜１３ｅ…コンタクト領域（Ｎ+層）、４、１６…絶縁膜、１４、１４ａ、１４ｂ…拡散層、ＣＧ１、ＣＧ３、ＣＧ１１、ＣＧ１２…コントロールゲート電極、Ｄ１、Ｄ３、Ｄ１１、Ｄ１２…拡散層、ＭＤ１、ＭＤ３、ＭＤ１１、ＭＤ１２…拡散層、Ｇ１〜Ｇ４、Ｇ１１、Ｇ１２…電極材、ＨＰ…磁気検出部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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