(57)【要約】【課題】起動時に異常なロック状態になることを防止できる遅延同期ループ回路を提供する。【解決手段】停止モードにおいて、遅延回路１０の遅延が所定の範囲内に設定され、停止モードからＤＬＬモードへ移行するとき、位相検出回路２０で検出される位相差Δφ’が所定の範囲内に含まれるように、当該移行時におけるクロック信号φｉｎの１サイクル分のクロックパルスが位相検出回路２０の検出対象から除外される。これにより、クロック信号φｉｎに対するクロック信号φｄｉｎの遅延を所望の値（例えば‘２π’）にロックすることが可能となり、意図しない異常な状態へのロックを防止できる。【選択図】      図１
2006287641.tif 000002
【特許請求の範囲】
【請求項１】
入力される第１のクロック信号に、入力される制御信号に応じた遅延を与えて第２のクロック信号として出力する遅延回路と、
上記第１のクロック信号に対する上記第２のクロック信号の位相の進みもしくは遅れを検出する位相検出回路と、
第１のモードにおいて、上記遅延回路の遅延を所定の範囲内に設定する上記制御信号を生成し、第２のモードにおいて、上記位相検出回路により検出される位相の進みもしくは遅れが減少するように上記遅延回路の遅延を制御する上記制御信号を生成する遅延制御回路と、
上記第１のモードから上記第２のモードへ移行するとき、上記位相検出回路において検出される上記第２のクロック信号の位相の進みもしくは遅れが所定の範囲内に含まれるように、当該移行時における上記第１のクロック信号または上記第２のクロック信号の何れか一方の少なくとも１サイクル分のクロックパルスを上記位相検出回路の検出対象から除外する位相検出制御回路と
を有する遅延同期ループ回路。
【請求項２】
入力される第１のクロック信号に、入力される制御信号に応じた異なる複数の遅延を与え、当該複数の遅延信号の１つを第２のクロック信号として出力する遅延回路と、
上記第１のクロック信号に対する上記第２のクロック信号の位相の進みもしくは遅れを検出する位相検出回路と、
第１のモードにおいて、上記遅延回路の遅延を所定の範囲内に設定する上記制御信号を生成し、第２のモードにおいて、上記位相検出回路により検出される位相の進みもしくは遅れが減少するように上記遅延回路の遅延を制御する上記制御信号を生成する遅延制御回路と、
上記第１のモードから上記第２のモードへ移行するとき、上記位相検出回路において検出される上記第２のクロック信号の位相の進みもしくは遅れを所定の範囲内に設定する位相検出制御回路と、
上記遅延回路において入出力される複数の信号のうち、少なくとも２つの信号同士における位相の状態を判定する位相判定回路と、
上記位相判定回路において判定される位相状態の遷移が所定の遷移であるかを判定し、所定の遷移でない場合、動作モードを上記第１のモードへ変更する遷移判定回路と
を有する遅延同期ループ回路。
【請求項３】
上記位相判定回路は、判定対象となる複数の信号のうち、一の信号の立ち上がりエッジもしくは立下りエッジにおける他の信号のレベルに基づいて上記位相状態を判定する、
請求項２に記載の遅延同期ループ回路。
【請求項４】
上記遷移判定回路は、動作モードを上記第１のモードへ変更した後、上記位相判定回路において所定の位相状態が判定された場合、動作モードを上記第２のモードへ変更する、
請求項２または３に記載の遅延同期ループ回路。
【請求項５】
上記位相検出制御回路は、上記第１のモードから上記第２のモードへの移行時における上記第１のクロック信号または上記第２のクロック信号の何れか一方の少なくとも１サイクル分のクロックパルスを上記位相検出回路の検出対象から除外する、
請求項２、３または４に記載の遅延同期ループ回路。
【請求項６】
上記位相検出回路は、上記第１のクロック信号においてクロックサイクルの基点となるパルスエッジと上記第２のクロック信号においてクロックサイクルの基点となるパルスエッジとの時間差に基づいて、上記第１のクロック信号と上記第２のクロック信号との位相差を検出するとともに、上記第１のモードから上記第２のモードへ移行するときの上記パルスエッジの発生順序に基づいて、当該移行時において上記第１のクロック信号に対する上記第２のクロック信号の位相が進んでいるかまたは遅れているかを判定し、
上記位相検出制御回路は、上記第１のモードから上記第２のモードへ移行するとき、上記位相検出回路に入力される上記第１のクロック信号または上記第２のクロック信号の何れか一方の少なくとも１サイクル分の上記パルスエッジを除去する、
請求項１または５に記載の遅延同期ループ回路。
【請求項７】
上記位相検出制御回路は、上記第１のモードから上記第２のモードへ移行するときに上記位相検出回路の検出対象から除外する上記クロックパルスの数を、入力される第２の制御信号に応じて変更する、
請求項１、５または６に記載の遅延同期ループ回路。
【請求項８】
上記遅延制御回路は、
上記位相検出回路の検出結果に応じた電流を発生するチャージポンプ回路と、
上記チャージポンプにおいて発生する電流を平滑化して上記制御信号を生成するローパスフィルタと、
上記第１のモードにおいて、上記制御信号を所定の初期値に設定する電流を生成して上記ローパスフィルタに供給する初期値設定回路と
を含む、
請求項１、２、３、４、５、６または７に記載の遅延同期ループ回路。
【請求項９】
第１のクロック信号を受ける入力端子と、
上記入力端子に結合され、上記第１のクロック信号に遅延制御信号に応じた遅延を与えて第２のクロック信号として出力する遅延回路と、
上記第２のクロック信号が供給される出力端子と、
上記入力端子と上記出力端子とに結合され、上記第１のクロック信号と上記第２のクロック信号とをそれぞれ第３のクロック信号と第４のクロック信号として出力する信号供給回路と、
上記信号供給回路に結合され、上記第３のクロック信号と上記第４のクロック信号との位相差に応じた位相差信号を出力する位相比較器と、
上記位相比較器に結合され、上記位相差信号に応じて上記遅延回路の遅延量を制御するための上記遅延制御信号を出力する遅延制御回路と、
を有し、
上記信号供給回路が、イネーブル信号に応答して、上記第１のクロック信号または上記第２のクロック信号の少なくとも１サイクルのクロックパルスをマスキングして上記第３のクロック信号または上記第４のクロック信号として出力する、
遅延同期ループ回路。
【請求項１０】
上記遅延制御回路が、
上記位相比較器に結合され、上記位相差信号に応じた電流信号を出力するチャージポンプ回路と、
上記チャージポンプ回路に結合され、上記電流信号に応じた電圧信号を上記遅延制御信号として出力するローパスフィルタと、
上記イネーブル信号に応じて所定の電流信号を上記ローパスフィルタに供給する初期値設定回路と
を有する、
請求項９に記載の遅延同期ループ回路。
【請求項１１】
上記遅延回路がそれぞれ所定の位相差を持った第１乃至第ｎ（ｎは３以上の整数）の遅延信号を出力し、上記第ｎの出力信号が上記第２のクロック信号として上記出力端子に供給される遅延同期ループ回路であって、
上記遅延回路に結合され、上記第１の遅延信号と上記第２の遅延信号との位相状態を判定して当該位相状態が所定の状態にないときに制御信号を出力する位相状態判定回路と
を有し、
上記信号供給回路が、上記制御信号に応答して、上記第１のクロック信号または上記第２のクロック信号の少なくとも１サイクルのクロックパルスをマスキングして上記第３のクロック信号または上記第４のクロック信号として出力する
請求項９または１０に記載の遅延同期ループ回路。
【請求項１２】
上記初期値設定回路が、上記制御信号に応答して、上記所定の電流信号を供給する
請求項１１に記載の遅延同期ループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遅延同期ループ回路に係り、特に、不正な位相状態へのロックの防止を図った遅延同期ループ回路に関するものである。
【背景技術】
【０００２】
遅延同期ループ回路（ｄｅｌａｙ−ｌｏｃｋｅｄ  ｌｏｏｐ回路、以下ＤＬＬ回路と表記する）は、クロック信号などに位相が同期した任意の信号を作り出す回路である。
【０００３】
図２２は、一般的なＤＬＬ回路の構成の一例を示す図である。
図２２に示すＤＬＬ回路は、ディレイライン１と、位相検出回路（位相比較器）２と、チャージポンプ３と、ローパスフィルタ４とを有する。
【０００４】
ディレイライン１は、入力されるクロック信号φｉｎを遅延させて出力する。ディレイライン１の遅延量は、制御電圧Ｖｌｆに応じて変化する。
【０００５】
位相検出回路２は、ディレイライン１に入力されるクロック信号φｉｎと、ディレイライン１から出力されるクロック信号φｏｕｔ（φｄｉｎ）との位相差を検出し、その位相差に応じた信号（Ｖｕｐ，Ｖｄｎ）を生成する。
【０００６】
チャージポンプ回路３は、位相検出回路２から出力される位相検出結果の信号（Ｖｕｐ，Ｖｄｎ）に応じた電流Ｉｐｄを出力する。
【０００７】
ローパスフィルタ４は、チャージポンプ３から出力される電流Ｉｐｄを平滑化して制御電圧Ｖｌｆに変換する。
【０００８】
ＤＬＬ回路の基本的な動作は、入力のクロック信号φｉｎに対してディレイライン１により所定の遅延を与えることである。チャージポンプ３の出力電流Ｉｐｄがローパスフィルタ３で平滑化され、制御電圧Ｖｌｆとしてディレイラン１に供給される。ディレイライン１の遅延は、この制御電圧Ｖｌｆに応じて制御される。制御電圧Ｖｌｆは、以下のように決定される。
【０００９】
クロック信号φｉｎに対するクロック信号φｄｉｎの位相が遅れている場合、位相検出回路２は、その位相の遅れ分に相当するパルス幅を有した信号Ｖｕｐを生成する（図２３）。逆に、クロック信号φｉｎに対してクロック信号φｄｉｎの位相が進んでいる場合、位相検出回路２は、その位相の進み分に相当するパルス幅を有した信号Ｖｄｎを生成する（図２４）。
【００１０】
位相検出回路２において検出される位相の進みと遅れは、２つのクロック信号（φｉｎ，φｄｉｎ）の立ち上がりエッジ同士を比較することにより判定される。
例えば図２３では、比較対象の２つの立ち上がりエッジのうち、クロック信号φｄｉｎのエッジがクロック信号φｉｎのエッジより後に発生している（図２３（Ａ），（Ｂ））。この場合、位相検出回路２は、クロック信号φｉｎに対してクロック信号φｄｉｎの位相が遅れていると判定し、信号Ｖｕｐを生成する（図２３（Ｃ））。
他方、図２４では、比較対象の２つの立ち上がりエッジのうち、クロック信号φｄｉｎのエッジがクロック信号φｉｎのエッジより先に発生している（図２４（Ａ），（Ｂ））。この場合、位相検出回路２は、クロック信号φｉｎに対してクロック信号φｄｉｎの位相が進んでいると判定し、信号Ｖｄｎを生成する（図２４（Ｄ））。
【００１１】
図２３，２４における‘Δφ’は、位相検出回路２において検出されるクロック信号φｉｎおよびφｄｉｎの位相差を示す。
位相差Δφが正の場合、クロック信号φｉｎに対してクロック信号φｄｉｎが遅れており、位相差Δφが負の場合、クロック信号φｉｎに対してクロック信号φｄｉｎが進んでいる。
【００１２】
なお、クロック信号φｄｉｎはクロック信号φｉｎをディレイライン１で遅延させた信号であることから、この遅延を考慮すると、クロック信号φｄｉｎの位相がクロック信号φｉｎの位相より進むことはない。位相検出回路２において検出される‘位相の進み’や‘位相の遅れ’は、比較対象となる２つの立ち上がりエッジ同士の前後関係によって決まるものであり、クロック信号φｉｎに対するクロック信号φｄｉｎの実際の遅延とは必ずしも一致しない。
【００１３】
位相検出回路２が信号Ｖｕｐを出力すると、その間チャージポンプ３はローパスフィルタ４へ電流Ｉｐを流し込む。この電流Ｉｐによって、ローパルフィルタ４に内蔵されるキャパシタ（不図示）が充電され、ローパスフィルタ４より出力される制御電圧Ｖｌｆは上昇する。
他方、位相検出回路２が信号Ｖｄｎを出力すると、その間チャージポンプ３はローパスフィルタ４から電流Ｉｐを引き込む。この電流Ｉｐによって、ローパルフィルタ４に内蔵されるキャパシタが放電され、ローパスフィルタ４より出力される制御電圧Ｖｌｆは低下する。
このキャパシタの容量を‘Ｃｐ’とすると、制御電圧Ｖｌｆは次式で表される。
【００１４】
【数１】
2006287641.tif 000003
【００１５】
ただし、式（１）において‘ｕ（ｔ）’はステップ関数を示す。
【００１６】
ディレイライン１の遅延は、例えば制御電圧Ｖｌｆが高いほど小さくなり、制御電圧Ｖｌｆが低いほど大きくなる。この場合、位相差Δφが正になる（クロック信号φｄｉｎの位相が遅れる）と、位相検出回路２において信号Ｖｕｐが発生して制御電圧Ｖｌｆが高くなり、ディレイライン１の遅延が小さくなる。逆に、位相差Δφが負になる（クロック信号φｄｉｎの位相が進む）と、位相検出回路２において信号Ｖｄｎが発生して制御電圧Ｖｌｆが低くなり、ディレイライン１の遅延が大きくなる。
【００１７】
以上の動作により、図２２に示すＤＬＬ回路では、位相検出回路２において検出されるクロック信号φｉｎの位相とクロック信号φｄｉｎの位相とが一致するときに安定状態（以降、ロック状態と呼ぶことがある）になる。このときクロック信号φｉｎとクロック信号φｄｉｎとの位相差Δφは‘２ｎπ’（ｎは整数を示す）になる。
【００１８】
通常、ディレイライン１はインバータ回路などの遅延素子を複数縦続に接続して構成されている。そのため、例えばディレイライン１の入出力間の位相差が‘２π’になるようにＤＬＬ回路の制御が行われた場合、縦続接続された各々の遅延素子からは、クロック信号φｉｎに対して‘０’から‘２π’までの異なる位相差を有する複数のクロック信号が得られる。
【００１９】
図２５は、遅延の等しい４つの遅延素子を縦続接続することによってディレイライン１が構成される場合において、各遅延素子から出力される信号の一例を示す図である。
図２５の例においては、ディレイライン１の入出力間の位相差が‘２π’になるようにＤＬＬ回路の制御が働いている。この場合、クロック信号φｉｎに対する各遅延素子の出力信号の位相差は、初段から順に‘π／２’，‘π’，‘３π／２’，‘２π’となる。各遅延素子から出力される信号は、互いに‘π／２’ずつ位相がずれている。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
図２２に示すＤＬＬ回路では、クロック信号φｉｎとクロック信号φｄｉｎとの位相差Δφが‘２ｎπ’となるように制御が働くため、整数ｎが異なるとディレイライン１の各遅延素子から出力される信号が全く異なってしまうという問題がある。
【００２１】
図２５の例では、クロック信号φｉｎとクロック信号φｄｉｎとの位相差が‘２π’でロック状態になっており、整数ｎは‘１’である。しかしながら、図２２に示すＤＬＬ回路は、整数ｎが‘１’以外の場合でもロック状態になり得る。
図２６は、図２５と同様な４つの遅延素子で構成されたディレイライン１を持つＤＬＬ回路において、クロック信号φｉｎとクロック信号φｄｉｎとの位相差が‘４π’でロック状態になる場合（すなわち整数ｎが‘２’の場合）における遅延素子の出力信号の一例を示す図である。
この場合、各遅延素子から出力される信号φ１〜φ４は互いに‘π’ずつ位相がずれており、クロック信号φｉｎに対する見かけ上の位相差は‘０’もしくは‘π’になっている。これは、図２５に示すように互いに‘π／２’ずつ位相がずれた信号φ１〜φ４と全く異なっている。
【００２２】
別の観点からこの問題を説明する。
図２７は、位相検出回路２において検出される位相差Δφを横軸、チャージポンプ３の出力電流Ｉｐｄを縦軸にして両者の関係を図解した図である。位相検出回路２およびチャージポンプ３は、図２７の実線上で動作する。
【００２３】
初期状態での位相差Δφが‘＋２π＜Δφ＜＋４π’の場合、クロック信号φｉｎに対してクロック信号φｄｉｎの位相が遅れているため、クロック信号φｄｉｎの位相を進ませるように位相検出回路２において信号Ｖｕｐが発生し、‘Δφ＝＋２π’となるように系の制御が働く。そのためＤＬＬ回路は、図２７の点Ａにおいてロック状態になる。この場合、クロック信号φｉｎとクロック信号φｄｉｎとの位相差は‘２π’になるため、ディレイライン１の各遅延素子は例えば図２５に示すような正常な信号を出力する。
【００２４】
初期状態が‘０＜Δφ＜＋２π’の場合、クロック信号φｉｎに対してクロック信号φｄｉｎの位相が遅れているため、位相検出回路２において信号Ｖｕｐが発生し、‘Δφ＝０’となるように系の制御が働く。そのため、ＤＬＬ回路は図２７の点Ｂにおいてロック状態になる。ただし、厳密にはディレイライン１の遅延はゼロにならないため、点Ｂにロックしようと制御が働き続ける状態でＤＬＬ回路は安定化する。初期状態が‘−２π＜Δφ＜０’の場合も、‘Δφ＝０’となるように系の制御が働くため、ＤＬＬ回路は図２７の点Ｂでロック状態になる。
【００２５】
初期状態が‘＋４π＜Δφ＜＋６π’の場合、‘Δφ＝＋４π’となるように系の制御が働くため、ＤＬＬ回路は図２７の点Ｃでロック状態になる。この場合、ディレイライン１の各遅延素子は例えば図２６に示すような異常な信号を発生する。
【００２６】
更に、この異常なロック状態は、上述のようにＤＬＬ回路が起動する時の位相差Δφの初期状態に応じて発生する他、例えば外部からの雑音によって本来のフィードバック制御の軌跡を外れた場合や、クロック信号φｉｎの周波数が大きく変化した場合など、ＤＬＬ回路の動作中でも起きる。
【００２７】
図２８は、クロック信号φｉｎの周波数変化によってロック状態が変化する例を示す図である。ある周波数で正常なロック状態（ｎ＝１）であったが、クロック信号φｉｎの周波数が２倍に変化したことによって異常なロック状態（ｎ＝２）になる例を示している。この図２８の例では、図２７における点Ａから点Ｃへロック状態が移ったことになる。
ＤＬＬ回路がこのような異常なロック状態で動作し続けると、ＤＬＬ回路で発生したクロック信号に基づいて動作する回路が不安定になったり、誤動作を起こしたり、消費電力が無駄に増大するといった不利益を生じる。
【００２８】
本発明はかかる事情に鑑みてなされたものであり、その目的は、起動時に異常なロック状態になることを防止できる遅延同期ループ回路を提供することにある。また、本発明の他の目的は、異常なロック状態のまま動作し続けることを防止できる遅延同期ループ回路を提供することにある。
【課題を解決するための手段】
【００２９】
本発明の第１の観点に係る遅延同期ループ回路は、入力される第１のクロック信号に、入力される制御信号に応じた遅延を与えて第２のクロック信号として出力する遅延回路と、上記第１のクロック信号に対する上記第２のクロック信号の位相の進みもしくは遅れを検出する位相検出回路と、第１のモードにおいて、上記遅延回路の遅延を所定の範囲内に設定する上記制御信号を生成し、第２のモードにおいて、上記位相検出回路により検出される位相の進みもしくは遅れが減少するように上記遅延回路の遅延を制御する上記制御信号を生成する遅延制御回路と、上記第１のモードから上記第２のモードへ移行するとき、上記位相検出回路において検出される上記第２のクロック信号の位相の進みもしくは遅れが所定の範囲内に含まれるように、当該移行時における上記第１のクロック信号または上記第２のクロック信号の何れか一方の少なくとも１サイクル分のクロックパルスを上記位相検出回路の検出対象から除外する位相検出制御回路とを有する。
【００３０】
本発明の第２の観点に係る遅延同期ループ回路は、入力される第１のクロック信号に、入力される制御信号に応じた異なる複数の遅延を与え、当該複数の遅延信号の１つを第２のクロック信号として出力する遅延回路と、上記第１のクロック信号に対する上記第２のクロック信号の位相の進みもしくは遅れを検出する位相検出回路と、第１のモードにおいて、上記遅延回路の遅延を所定の範囲内に設定する上記制御信号を生成し、第２のモードにおいて、上記位相検出回路により検出される位相の進みもしくは遅れが減少するように上記遅延回路の遅延を制御する上記制御信号を生成する遅延制御回路と、上記第１のモードから上記第２のモードへ移行するとき、上記位相検出回路において検出される上記第２のクロック信号の位相の進みもしくは遅れを所定の範囲内に設定する位相検出制御回路と、上記遅延回路において入出力される複数の信号のうち、少なくとも２つの信号同士における位相の状態を判定する位相判定回路と、上記位相判定回路において判定される位相状態の遷移が所定の遷移であるかを判定し、所定の遷移でない場合、動作モードを上記第１のモードへ変更する遷移判定回路とを有する。
上記位相判定回路は、例えば、判定対象となる複数の信号のうち、一の信号の立ち上がりエッジもしくは立下りエッジにおける他の信号のレベルに基づいて上記位相状態を判定する。
好適には、上記遷移判定回路は、動作モードを上記第１のモードへ変更した後、上記位相判定回路において所定の位相状態が判定された場合、動作モードを上記第２のモードへ変更する。
また、好適には、上記位相検出制御回路は、上記第１のモードから上記第２のモードへの移行時における上記第１のクロック信号または上記第２のクロック信号の何れか一方の少なくとも１サイクル分のクロックパルスを上記位相検出回路の検出対象から除外する。
【００３１】
なお、上記位相検出回路は、上記第１のクロック信号においてクロックサイクルの基点となるパルスエッジと上記第２のクロック信号においてクロックサイクルの基点となるパルスエッジとの時間差に基づいて、上記第１のクロック信号と上記第２のクロック信号との位相差を検出するとともに、上記第１のモードから上記第２のモードへ移行するときの上記パルスエッジの発生順序に基づいて、当該移行時において上記第１のクロック信号に対する上記第２のクロック信号の位相が進んでいるかまたは遅れているかを判定しても良い。
この場合、上記位相検出制御回路は、上記第１のモードから上記第２のモードへ移行するとき、上記位相検出回路に入力される上記第１のクロック信号または上記第２のクロック信号の何れか一方の少なくとも１サイクル分の上記パルスエッジを除去しても良い。
【００３２】
また、上記位相検出制御回路は、上記第１のモードから上記第２のモードへ移行するときに上記位相検出回路の検出対象から除外する上記クロックパルスの数を、入力される第２の制御信号に応じて変更しても良い。
【発明の効果】
【００３３】
本発明によれば、第１に、起動時に異常なロック状態になることを防止できる。第２に、異常なロック状態が保持されることを防止できる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施形態について、図面を参照して説明する。
【００３５】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＤＬＬ回路の構成の一例を示す図である。
図１に示すＤＬＬ回路は、遅延回路１０と、位相検出回路（位相比較器）２０と、チャージポンプ３０と、ローパスフィルタ４０と、初期値設定回路５０と、位相検出制御回路６０とを有する。
遅延回路１０は、本発明の遅延回路の一実施形態である。
位相検出回路（位相比較器）２０は、本発明の位相検出回路（位相比較器）の一実施形態である。
チャージポンプ３０、ローパスフィルタ４０および初期値設定回路５０を含む回路は、本発明の遅延制御回路の一実施形態である。
チャージポンプ３０は、本発明のチャージポンプ回路の一実施形態である。
ローパスフィルタ４０は、本発明のローパスフィルタの一実施形態である。
初期値設定回路５０は、本発明の初期値設定回路５０の一実施形態である。
位相検出制御回路６０は、本発明の位相検出制御回路の一実施形態である。
【００３６】
遅延回路１０は、入力されるクロック信号φｉｎに対して制御電圧Ｖｌｆに応じた遅延を与え、これをクロック信号φｏｕｔ（φｄｉｎ）として出力する。
【００３７】
図２は、遅延回路１０の構成の一例を示す図である。
図２に示す遅延回路１０は、縦続に接続された遅延素子１０１，１０２，１０３および１０４を有する。初段の遅延素子１０１は遅延信号φ１を出力し、２段目の遅延素子は遅延信号φ２を出力し、３段目の遅延素子１０３は遅延信号φ３を出力し、終段の遅延素子１０４は遅延信号φ４（＝φｏｕｔ＝φｄｉｎ）を出力する。
遅延素子１０１〜１０４は、制御電圧Ｖｌｆに応じて遅延を変化させる。遅延素子１０１〜１０４の遅延は、例えば、同一の制御電圧Ｖｌｆが与えられる場合にほぼ同一の値を有する。
【００３８】
位相検出回路２０は、クロック信号φ’ｉｎに対するクロック信号φ’ｄｉｎの位相の進みもしくは遅れを検出する。
クロック信号φ’ｉｎはクロック信号φｉｎに対応し、クロック信号φ’ｄｉｎはクロック信号φｄｉｎに対応する。クロック信号φ’ｉｎ、φ’ｄｉｎは、ＤＬＬ動作が開始される際に後述の位相検出制御回路６０において所定の処理を受け、その後ＤＬＬ動作の実行中はクロック信号φｉｎ、φｄｉｎとほぼ等しくなる。
【００３９】
位相検出回路２０は、例えば、クロック信号φ’ｉｎの立ち上がりエッジとクロック信号φ’ｄｉｎの立ち上がりエッジとの時間差に基づいて両者の位相差を検出する。また、ＤＬＬ動作が停止されるモード（以降、停止モードと表記する）からＤＬＬ動作が行われるモード（以降、ＤＬＬモードと表記する）へ移行するときの立ち上がりエッジの発生順序に基づき、この移行時においてクロック信号φ’ｉｎに対するクロック信号φ’ｄｉｎの位相が進んでいるかまたは遅れているかを判定する。
【００４０】
図３は、この動作を実現する位相検出回路２０の構成の一例を示す図である。
図３に示す位相検出回路２０は、Ｄ型のフリップフロップ２０１および２０２と、ＡＮＤ回路２０３とを有する。
【００４１】
フリップフロップ２０１は、クロック信号φ’ｉｎの立ち上がりに同期してハイレベルの信号Ｖｕｐを出力し、その出力レベルを保持する。ＡＮＤ回路２０３の出力信号がハイレベルになった場合、信号Ｖｕｐをローレベルにリセットする。
フリップフロップ２０２は、クロック信号φ’ｄｉｎの立ち上がりに同期してハイレベルの信号Ｖｄｎを出力し、その出力レベルを保持する。ＡＮＤ回路２０３の出力信号がハイレベルになった場合、信号Ｖｄｎをローレベルにリセットする。
ＡＮＤ回路２０３は、フリップフロップ２０１から出力される信号Ｖｕｐとフリップフロップ２０２から出力される信号Ｖｄｎとの論理積を演算し、これをリセット信号としてフリップフロップ２０１および２０２に供給する。
【００４２】
停止モードからＤＬＬモードへの移行時において、クロック信号φ’ｉｎがクロック信号φ’ｄｉｎより早く立ち上がると、その立ち上がりに同期して信号Ｖｕｐがハイレベルとなる。その後、クロック信号φ’ｄｉｎが立ち上がると、ＡＮＤ回路２０３の出力信号がハイレベルになり、フリップフロップ２０１および２０３の出力信号は直ちにローレベルにリセットされる。これにより、クロック信号φ’ｉｎの立ち上がりエッジからクロック信号φ’ｄｉｎの立ち上がりエッジまでの間、位相検出回路２０からハイレベルの信号Ｖｕｐが出力される。このハイレベルの信号Ｖｕｐは、クロック信号φ’ｉｎがクロック信号φ’ｄｉｎより早く立ち上がる限り、その後もクロックサイクルごとに繰り返し出力される。
一方、停止モードからＤＬＬモードへの移行時において、クロック信号φ’ｉｎがクロック信号φ’ｄｉｎより遅く立ち上がる場合は、上記と逆に、位相検出回路２０からハイレベルの信号Ｖｄｎが出力される。このハイレベルの信号Ｖｄｎは、クロック信号φ’ｉｎがクロック信号φ’ｄｉｎより遅く立ち上がる限り、その後もクロックサイクルごとに繰り返し出力される。
【００４３】
チャージポンプ３０は、位相検出回路２０の検出結果として出力される信号（Ｖｕｐ，Ｖｄｎ）に応じた電流Ｉｐｄを発生し、ローパスフィルタ４０に供給する。
【００４４】
ローパスフィルタ４０は、チャージポンプ３０から供給される電流Ｉｐｄを平滑化し、制御電圧Ｖｌｆを発生する。ローパスフィルタ４０には、例えばキャパシタが含まれており、このキャパシタを電流Ｉｐｄによって充放電することによってキャパシタに発生する電圧が制御電圧Ｖｌｆとして遅延回路１０に出力される。
【００４５】
初期値設定回路５０は、停止モードにおいて制御電圧Ｖｌｆを所定の範囲内に設定する電流Ｉｏを生成し、ローパスフィルタ４０に供給する。例えば、ローパスフィルタ４０において遅延回路１０の遅延を最小にする制御電圧Ｖｌｆが発生するように、電流Ｉｏを生成する。ＤＬＬモードにおいては、ローパスフィルタ４０に対する電流Ｉｏの供給を停止する。
【００４６】
図４は、チャージポンプ３０および初期値設定回路５０の構成の一例を示す図である。
図４に示すチャージポンプ３０は、ｐ型ＭＯＳトランジスタ３０１および３０２と、ｎ型ＭＯＳトランジスタ３０３および３０４と、インバータ回路３０５とを有する。また、図４に示す初期値設定回路５０は、ｐ型ＭＯＳトランジスタ５０１を有する。
【００４７】
ｐ型ＭＯＳトランジスタ３０１のソースは、ｐ型ＭＯＳトランジスタ３０２を介して電源電圧ＶＤＤに接続され、そのドレインはｎ型ＭＯＳトランジスタ３０３のドレインに接続され、そのゲートにはインバータ回路３０５によって信号Ｖｕｐを論理反転した信号が入力される。ｎ型ＭＯＳトランジスタ３０３のソースは、ｎ型ＭＯＳトランジスタ３０４を介して基準電位Ｇに接続され、そのゲートには信号Ｖｄｎが入力される。ｐ型ＭＯＳトランジスタ３０２のゲートには一定のバイアス電圧Ｖｂ１が印加され、ｎ型ＭＯＳトランジスタ３０４のゲートには一定のバイアス電圧Ｖｂ２が印加される。ｐ型ＭＯＳトランジスタ３０１およびｎ型ＭＯＳトランジスタ３０３の共通接続されたドレインから、電流Ｉｐｄが出力される。
ｐ型ＭＯＳトランジスタ５０１は、チャージポンプ３０の電流Ｉｐｄの出力端子と電源電圧ＶＤＤとの間に接続されており、ゲートにイネーブル信号ＥＮが印加される。
【００４８】
ＤＬＬモードの場合、イネーブル信号ＥＮがハイレベルになり、ｐ型ＭＯＳトランジスタ５０１がオフする。そのため、ローパスフィルタ４０にはチャージポンプ３０の電流Ｉｐｄが供給される。
信号Ｖｕｐがハイレベルになると、インバータ回路３０５の出力がローレベルになり、ｐ型ＭＯＳトランジスタ３０１がオンする。ｐ型ＭＯＳトランジスタ３０２のゲートには一定のバイアス電圧Ｖｂ１が印加されているため、ｐ型ＭＯＳトランジスタ３０２には一定の電流（＋Ｉｐ）が流れる。この電流は、電源電圧ＶＤＤからｐ型ＭＯＳトランジスタ３０２および３０１を介してローパスフィルタ４０に流れる。
信号Ｖｄｎがハイレベルになると、ｎ型ＭＯＳトランジスタ３０３のゲートがハイレベルになるため、ｎ型ＭＯＳトランジスタ３０３がオンする。ｎ型ＭＯＳトランジスタ３０４のゲートには一定のバイアス電圧Ｖｂ２が印加されているため、ｎ型ＭＯＳトランジスタ３０４には一定の電流（−Ｉｐ）が流れる。この電流は、ローパスフィルタ４０からｐ型ＭＯＳトランジスタ３０１および３０２を介して基準電位Ｇに流れる。
【００４９】
他方、停止モードの場合、イネーブル信号ＥＮがハイレベルになり、ｐ型ＭＯＳトランジスタ５０１がオンする。また停止モードにおいて、位相検出回路２０の検出動作が停止し、信号ＶｕｐおよびＶｄｎは何れもローレベルに保持される。そのため、ローパスフィルタ４０には電源電圧ＶＤＤからｐ型ＭＯＳトランジスタ５０１を介して電流Ｉｏが流れる。
したがって、停止モードの場合、ローパスフィルタ４０にはｐ型ＭＯＳトランジスタ５０１の電流Ｉｏが供給され、ローパスフィルタ４０には電流Ｉｏに応じた一定の制御電圧Ｖｌｆ（例えば遅延回路１０の遅延を最小にする電圧）が発生する。
【００５０】
図５は、初期値設定回路の他の例を示す図である。
図５に示す初期値設定回路５１は、演算増幅器５０２と、抵抗５０３と、可変抵抗５０４と、ｎ型ＭＯＳトランジスタ５０５と、ｐ型ＭＯＳトランジスタ５０６と、インバータ回路５０７とを有する。
演算増幅器５０２の正入力端子には基準電圧Ｖｒｅｆが入力され、その負入力端子は抵抗５０３を介して基準電位Ｇに接続されるとともに可変抵抗５０４を介して演算増幅器５０２の出力端子に接続される。また、演算増幅器５０２の出力端子は、並列接続されたｎ型ＭＯＳトランジスタ５０５およびｐ型ＭＯＳトランジスタ５０６を介してローパスフィルタ４０に電流Ｉｏを出力する。ｐ型ＭＯＳトランジスタ５０６のゲートにはイネーブル信号ＥＮが入力され、ｎ型ＭＯＳトランジスタ５０５のゲートにはインバータ回路５０７で論理反転されイネーブル信号ＥＮが入力される。
【００５１】
抵抗５０３の抵抗値を‘Ｒ１’、可変抵抗５０４の抵抗値を‘Ｒ２’とした場合、演算増幅器５０２の出力電圧Ｖｏは、
Ｖｏ＝（１＋Ｒ２／Ｒ１）×Ｖｒｅｆ；
となる。停止モードにおいてイネーブル信号ＥＮがローレベルになると、ｎ型ＭＯＳトランジスタ５０５およびｐ型ＭＯＳトランジスタ５０６が共にオンするため、電圧Ｖｏはこれらのトランジスタを介してローパスフィルタ４０に供給される。可変抵抗５０４の抵抗値を外部からレジスタ等によって制御して演算増幅器５０２の出力電圧Ｖｏを適切に設定することにより、ローパスフィルタ４０で発生する制御電圧Ｖｌｆを所定の電圧（例えば遅延回路１０の遅延を最小にする電圧）となるように設定することが可能である。
【００５２】
位相検出制御回路６０は、停止モードからＤＬＬモードへ移行するとき、位相検出回路２０において検出される位相差Δφ’（クロック信号φ’ｉｎに対するクロック信号φ’ｄｉｎの位相の遅れ）が所定の範囲内に含まれるように、当該移行時におけるクロック信号φｉｎの１サイクル分のクロックパルスを位相検出回路２０の検出対象から除外する。
例えば位相検出制御回路６０は、停止モードからＤＬＬモードへの移行時において、クロック信号φｉｎの立ち上がりエッジが１サイクル分除去されるようにクロック信号φｉｎおよびφｄｉｎを処理し、これをクロック信号φ’ｉｎおよびφ’ｄｉｎとして位相検出回路２０に出力する。
【００５３】
図６は、位相検出制御回路６０の構成の一例を示す図である。
図６に示す位相検出制御回路６０は、Ｄ型のフリップフロップ６０１と、インバータ回路６０２と、ＡＮＤ回路６０３および６０４とを有する。
【００５４】
インバータ回路は、クロック信号φｉｎを論理反転させたクロック信号ｘφｉｎを出力する。
フリップフロップ６０１は、イネーブル信号ＥＮがハイレベルの場合、クロック信号ｘφｉｎの立ち上がりエッジに同期してハイレベルの信号ＣＫＳＥＴを出力し、そのレベルを保持する。イネーブル信号ＥＮがローレベルの場合は、クロック信号ｘφｉｎに関わらず信号ＣＫＳＥＴをローレベルに設定する。
ＡＮＤ回路６０３は、クロック信号φｉｎと信号ＣＫＳＥＴとの論理積を演算し、クロック信号φ’ｉｎとして出力する。
ＡＮＤ回路６０４は、クロック信号φｄｉｎと信号ＣＫＳＥＴとの論理積を演算し、クロック信号φ’ｄｉｎとして出力する。
【００５５】
ここで、上述した構成を有する本実施形態に係るＤＬＬ回路の動作について図７のタイミング図を参照して説明する。
【００５６】
図７は、本実施形態に係るＤＬＬ回路における各信号のタイミングの一例を示す図である。
【００５７】
停止モードにおいて、イネーブル信号ＥＮはローレベルに設定される。この場合、位相検出制御回路６０のフリップフロップ６０１から出力される信号ＣＫＳＥＴはローレベルになるため、クロック信号φ’ｉｎおよびφ’ｄｉｎは共にローレベルになる。
【００５８】
また、この停止モードにおいて、初期値設定回路５０（５１）からローパスフィルタ４０に電流Ｉｏが供給されるため、ローパスフィルタ４０から出力される制御電圧Ｖｌｆは所定の初期値となる。この初期値に設定された制御電圧Ｖｌｆが供給されると、遅延回路１０の遅延は例えば最小値となり、クロック信号φｉｎに対するクロック信号φｄｉｎの位相遅れは‘０’〜‘π’の範囲内に設定される。
【００５９】
停止モードからＤＬＬモードへ移行すると、イネーブル信号ＥＮはハイレベルに設定される。イネーブル信号ＥＮがハイレベルになると、初期値設定回路５０（５１）からの電流Ｉｏの出力が停止され、初期値設定回路５０（５１）の出力はハイインピーダンス状態になる。
【００６０】
停止モードからＤＬＬモードへの移行後、クロック信号φｉｎの立下りエッジ（クロック信号ｘφｉｎの立ち上がりエッジ）が発生するまで、クロック信号φ’ｉｎおよびφ’ｄｉｎは共にローレベルに保持される。クロック信号φｉｎが立ち下がると、フリップフロップ６０１の出力信号ＣＫＳＥＴがハイレベルになり、ＡＮＤ回路６０３および６０４が透過状態になって、クロック信号φｉｎおよびφｄｉｎがそのままクロック信号φ’ｉｎおよびφ’ｄｉｎとして出力される。
【００６１】
このとき、クロック信号φｉｎは立下りの直後であるため、パルスデューティが約５０％であるとすると、クロック信号φｉｎは半サイクル先（すなわち‘π’だけ位相が離れたタイミング）までローレベルのままになる。
これに対し、クロック信号φｉｎに対するクロック信号φｄｉｎの遅延は‘０’〜‘π’の範囲に含まれるため、クロック信号φｉｎが次に立ち上がるより前にクロック信号φｄｉｎがハイレベルになる。
すなわち、停止モードからＤＬＬモードへ移行した直後（イネーブル信号ＥＮの立ち上がり直後）にクロック信号φｉｎに存在する１サイクル分のクロックパルスは、位相検出制御回路６０によって除去される。そして、クロック信号φ’ｄｉｎの立ち上がりエッジは、常にクロック信号φ’ｉｎの立ち上がりエッジより先に発生する。
【００６２】
クロック信号φ’ｄｉｎの立ち上がりエッジがクロック信号φ’ｉｎより先に発生すると、位相検出回路２０においてクロック信号φ’ｄｉｎの位相が進んでいると判定され、図７（Ｄ）に示すように信号Ｖｄｎが発生する。これにより、クロック信号φｄｉｎの位相を遅らせる制御が働き、遅延回路１０に初期設定された遅延は‘０’〜‘π’の範囲から徐々に大きくなる。その結果、クロック信号φｉｎおよびφｄｉｎの位相差が‘２π’になるところでＤＬＬ回路はロック状態になる。
【００６３】
これに対し、例えば図８に示すように、イネーブル信号ＥＮがハイレベルに立ち上がった直後にクロック信号φｉｎおよびφｄｉｎをそのまま位相検出回路２０に供給してしまうと、クロック信号φｄｉｎはクロック信号φｉｎより遅れて立ち上がるため、位相検出回路２０においてクロック信号φｄｉｎの位相が遅れていると判定される。この場合、クロック信号φｄｉｎの位相を進めるようにＤＬＬ回路の制御が働いてしまい、図８の例では遅延回路１０の遅延が最小値になるところでＤＬＬ回路はロック状態になる。すなわち、位相検出制御回路６０の制御を無効にすると、クロック信号φｄｉｎがクロック信号φｉｎより遅れていると判定される可能性がある。
このことからも分かるように、クロック信号φｉｎの１サイクル分のクロックパルスを除去することにより、見かけ上、クロック信号φ’ｉｎの位相をクロック信号φ’ｄｉｎに対して強制的に１サイクル（位相では‘２π’）遅らせることができる。
クロック信号φｉｎの位相を‘Ｐｉｎ１’、クロック信号φ’ｉｎの位相を‘Ｐｉｎ２’とすると、この２つの位相は次のような関係を有する。
【００６４】
［数２］
Ｐｉｎ２  ＝  Ｐｉｎ１−２π  ・・・（２）
【００６５】
また、クロック信号φｄｉｎの位相を‘Ｐｄｉｎ１’、クロック信号φ’ｄｉｎの位相を‘Ｐｄｉｎ２’とすると、クロック信号φ’ｉｎに対するクロック信号φ’ｄｉｎの位相差Δφ’は次式で表される。
【００６６】
［数３］
Δφ’  ＝  Ｐｉｎ２−Ｐｄｉｎ２
＝  （Ｐｉｎ１−２π）−Ｐｄｉｎ１
＝  Δφ−２π                    ・・・・（３）
【００６７】
位相差Δφは、停止モードにおいて初期値設定回路５０により‘０’〜‘π’の範囲に設定されるため、式（３）の関係から、ＤＬＬ回路の制御が開始される時の位相差Δφ’は‘−２π’〜‘−π’の範囲に設定されることが分かる。
【００６８】
図９は、位相検出回路２０において検出される位相差Δφ’とチャージポンプ３０の電流Ｉｐｄとの関係の一例を示す図である。横軸は位相差Δφ’を示し、縦軸は電流Ｉｐｄを示す。
図８と図２７を比較して分かるように、図８のグラフは図２７のグラフを横軸方向に‘＋２π’だけ平行移動したものに等しい。図８における点Ａ’，Ｂ’，Ｃ’は、図２７における点Ａ，Ｂ，Ｃにそれぞれ対応している。
【００６９】
停止モードからＤＬＬモードへ移行した後、クロック信号φ’ｉｎに対するクロック信号φ’ｄｉｎの見かけ上の位相差Δφ’は‘−２π’〜‘−π’の領域Ｄ’に初期設定される。この領域Ｄ’からクロック信号φｄｉｎの位相を進める制御が働くため、ＤＬＬ回路は図８の点Ａ’においてロック状態になる。この点Ａ’において、位相検出回路２０により検出される見かけ上の位相差Δφ’はゼロになるが、遅延回路１０において発生するクロック信号φｉｎおよびφｄｉｎとの実際の位相差は‘２π’になる。そのため、ＤＬＬ回路は、図２５に示すような遅延信号を生成する正常なロック状態となる。
【００７０】
以上説明したように、本実施形態に係るＤＬＬ回路によれば、停止モードにおいて、遅延回路１０の遅延が所定の範囲内に設定される。また、停止モードからＤＬＬモードへ移行するとき、位相検出回路２０で検出される位相差Δφ’が所定の範囲内に含まれるように、当該移行時におけるクロック信号φｉｎの１サイクル分のクロックパルスが位相検出回路２０の検出対象から除外される。
そのため、停止モードからＤＬＬモードへ移行した後、クロック信号φ’ｉｎに対するクロック信号φ’ｄｉｎの位相差Δ’φが‘−２π’〜‘−π’の範囲に初期設定され、この状態からクロック信号φ’ｄｉｎの位相を遅らせる制御が働くことにより、結果としてクロック信号φｉｎに対するクロック信号φｄｉｎの位相差が‘２π’になる点で遅延回路１０の遅延がロックされる。
このように本実施形態に係るＤＬＬ回路によれば、ＤＬＬ動作を開始する初期の時点における遅延回路１０の遅延と位相検出回路２０の検出上の位相差Δφ’とをそれぞれ所定の範囲内に設定することにより、遅延回路１０で生じるクロック信号φｉｎおよびφｄｉｎの位相差が所望の値（例えば‘２π’）になるように遅延回路１０の遅延をロックすることが可能となり、意図しない異常な状態へのロックを防止できる。
【００７１】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
【００７２】
第２の実施形態に係るＤＬＬ回路では、遅延回路において生成される遅延信号の位相状態が正しく変化しているかを調べ、異常な遷移を起こしている場合には、ＤＬＬ動作を一旦停止させて所定の初期状態に設定してからＤＬＬ動作をやり直す。例えば、外来のノイズやクロック信号φｉｎの周波数変化などの影響によって本来のロック軌跡を外れた場合、適切な初期状態からＤＬＬ動作をやり直すことによって、異常なロック状態が保持されることを防止する。
【００７３】
例えば図２７において、ディレイライン１における初期の位相差が‘＋２π’〜‘＋４π’の場合、従来のＤＬＬ回路では点Ａにロックする。しかしながら、電源電圧変動やノイズなどによってクロック信号φｉｎ，φｄｉｎに余分なパルスが重畳されてしまい、位相差が‘＋４π’〜‘＋６π’になると、従来のＤＬＬ回路は点Ａにはロックせずに点Ｃにロックする制御が働く。
このことを防ぐため、本実施形態に係るＤＬＬ回路では、遅延回路において入出力される信号の位相状態が異常な状態へ遷移した場合、ＤＬＬ動作を一旦停止させて位相状態を正常な状態に戻し、この正常な状態から再びＤＬＬ動作を開始させる。
【００７４】
図１０は、第２の実施形態に係るＤＬＬ回路の構成の一例を示す図であり、図１と図１０の同一符号は同一の構成要素を示す。
図１０に示すＤＬＬ回路は、遅延回路１０と、位相検出回路２０Ａと、チャージポンプ３０と、ローパスフィルタ４０と、初期値設定回路５０Ａと、位相検出制御回路６０と、位相判定回路７０と、遷移判定回路８０とを有する。
位相判定回路７０は、本発明の位相判定回路の一実施形態である。
遷移判定回路８０は、本発明の遷移判定回路の一実施形態である。
【００７５】
以下では、図１に示すＤＬＬ回路に含まれない構成要素（位相検出回路２０Ａ、初期値設定回路５０Ａ、位相判定回路７０、遷移判定回路８０）について説明し、他の構成要素については説明を割愛する。
【００７６】
位相検出回路２０Ａは、クロック信号φ’ｉｎに対するクロック信号φ’ｄｉｎの位相の進みもしくは遅れを検出する。また、後述する遷移判定回路８０の出力信号ＡＢＳＥＴが異常な位相状態の遷移を示すローレベル状態になった場合、位相検出の検出結果（Ｖｕｐ，Ｖｄｎ）を所定の初期状態に設定する。
【００７７】
図１１は、位相検出回路２０Ａの構成の一例を示す図である。図１１に示す位相検出回路２０Ａは、図３に示す位相検出回路２０における２入力のＡＮＤ回路を３入力のＡＮＤ回路２０３Ａに置き換えたものである。
ＡＮＤ回路２０３Ａは、フリップフロップ２０１の出力信号Ｖｕｐ、フリップフロップ２０２の出力信号Ｖｄｎおよび遷移判定回路８０の出力信号ＡＢＳＥＴを入力し、これらの論理積をリセット信号としてフリップフロップ２０１および２０２に供給する。
図１１に示す回路により、遷移判定回路８０の出力信号ＡＢＳＥＴがローレベルの場合、位相検出回路２０Ａの出力信号ＶｕｐおよびＶｄｎは常にローレベルに設定される。
【００７８】
初期値設定回路５０Ａは、イネーブル信号ＥＮおよび信号ＡＢＳＥＴの少なくとも一方がローレベルになる場合、制御電圧Ｖｌｆを所定の範囲内に設定する電流Ｉｏを生成してローパスフィルタ４０に供給する。
【００７９】
図１２は、初期値設定回路５０Ａの構成の一例を示す図である。
初期値設定回路５０Ａは、図４に示す初期値設定回路５０と同じｐ型ＭＯＳトランジスタ５０１と、これにゲート電圧を出力するＡＮＤ回路５０２とを有する。
ＡＮＤ回路５０２は、イネーブル信号ＥＮおよび信号ＡＢＳＥＴの少なくとも一方がローレベルの場合、ｐ型ＭＯＳトランジスタ５０１のゲートにローレベルの電圧を供給し、ｐ型ＭＯＳトランジスタ５０１をオンさせる。
これにより、イネーブル信号ＥＮがローレベルの場合に加えて信号ＡＢＳＥＴがローレベルの場合にも、初期値設定回路５１Ａからローパスフィルタ４０へ電流Ｉｏが供給される。
【００８０】
図１３は、初期値設定回路の他の例を示す図である。
図１３に示す初期値設定回路５１Ａは、図５に示す初期値設定回路５１と同じ構成に加えて、ＡＮＤ回路５０８を有する。
ＡＮＤ回路５０８は、イネーブル信号ＥＮおよび信号ＡＢＳＥＴの少なくとも一方がローレベルの場合、ｐ型ＭＯＳトランジスタ５０６のゲートにローレベルの電圧を供給し、ｐ型ＭＯＳトランジスタ５０６をオンさせる。また、この場合、ＡＮＤ回路５０８は、インバータ回路５０７を介してｎ型ＭＯＳトランジスタ５０５のゲートにハイレベルの電圧を供給し、ｎ型ＭＯＳトランジスタ５０５をオンさせる。
これにより、イネーブル信号ＥＮがローレベルの場合に加えて信号ＡＢＳＥＴがローレベルの場合にも、初期値設定回路５１Ａからローパスフィルタ４０へ電流Ｉｏが供給される。
【００８１】
位相判定回路７０は、遅延回路１０において入出力される複数の信号（クロック信号φｉｎ、遅延信号φ１〜φ４）うち、少なくとも２つの信号同士における位相の状態を判定する。位相状態は、例えば、判定対象となる複数の信号のうちの一の信号の立ち上がりエッジもしくは立下りエッジにおける他の信号のレベルに基づいて判定される。
例えば図１４に示す位相判定回路７０は、クロック信号φｉｎの立下りエッジにおいて遅延信号φ１がハイレベルになるか否か、ならびに、この立下りエッジにおいて遅延信号φ１およびφ２の両方がハイレベルになるか否かを判定する。
【００８２】
図１４に示す位相判定回路７０１は、インバータ回路７０１と、ＡＮＤ回路７０２と、フリップフロップ７０３および７０４とを有する。
【００８３】
インバータ回路７０１は、クロック信号φｉｎを論理反転したクロック信号ｘφｉｎを生成する。
ＡＮＤ回路７０２は、遅延回路１０から出力される遅延信号φ１およびφ２の論理積を演算する。
【００８４】
フリップフロップ７０３は、イネーブル信号ＥＮがハイレベルの場合、クロック信号ｘφｉｎの立ち上がり（すなわちクロック信号φｉｎの立下り）に同期して、ＡＮＤ回路７０２の論理積の論理反転を信号Ａ１として出力し、その出力信号レベルを保持する。イネーブル信号ＥＮがローレベルの場合は、出力信号Ａ１をハイレベルに設定する。
【００８５】
フリップフロップ７０４は、イネーブル信号ＥＮがハイレベルの場合、クロック信号ｘφｉｎの立ち上がり（すなわちクロック信号φｉｎの立下り）に同期して、遅延信号φ１を信号Ｂ１として出力し、その出力信号レベルを保持する。イネーブル信号ＥＮがローレベルの場合は、出力信号Ｂ１をローレベルに設定する。
【００８６】
遷移判定回路８０は、位相判定回路７０において判定される位相状態の遷移が所定の遷移であるかを判定し、所定の遷移である場合は信号ＡＢＳＥＴをハイレベルに設定し、所定の遷移でない場合は信号ＡＢＳＥＴをローレベルに設定する。遷移判定回路８０が信号ＡＢＳＥＴをローレベルに設定することにより、ＤＬＬ回路の動作モードは初期化モードへ移行する。この初期化モードでは、イネーブル信号ＥＮがローレベルの場合の停止モードと同様に、ＤＬＬ動作が停止される。
【００８７】
図１４に示す遷移判定回路８０は、２つのＮＡＮＤ回路８０１および８０２を有する。ＮＡＮＤ回路８０１は、ＮＡＮＤ回路８０２の出力信号と位相判定回路７０の出力信号Ａ１との反転論理積を演算する。ＮＡＮＤ回路８０２は、ＮＡＮＤ回路８０１の出力信号と位相判定回路７０の出力信号Ｂ１との反転論理積を演算する。ＡＮＤ回路８０１の出力信号が信号ＡＢＳＥＴとなる。
【００８８】
ここで、上述した構成を有する本実施形態に係るＤＬＬ回路の動作を説明する。
【００８９】
図１０に示すＤＬＬ回路は、イネーブル信号ＥＮがローレベルになると停止モードになり、信号ＡＢＳＥＴがローレベルになると初期化モードになる。
停止モードおよび初期化モードにおいて、遅延回路１０にはローパスフィルタ４０から所定の初期値の制御電圧Ｖｌｆが供給され、これにより遅延回路１０の遅延は所定の範囲内に設定される。
【００９０】
ここでは、クロック信号φｉｎに対するクロック信号φｄｉｎの遅延が‘０’〜‘π’の範囲内になるように、停止モードにおける遅延回路１０の遅延が設定されるものとする。遅延信号φ１、φ２は、縦続接続された４つの遅延素子（１０１〜１０４）のうちの初段（１０１）と２段目（１０２）から出力される信号であるため（図２参照）、停止モードおよび初期化モードにおいて遅延回路１０の全体の遅延が‘０’〜‘π’の範囲内になると、クロック信号φｉｎに対する遅延信号φ２の位相差は必ず‘π’より小さくなる。
クロック信号φｉｎに対する遅延信号φ２の位相差が‘π’より小さくなる位相状態を、ここでは‘状態Ｘ’と呼ぶ。状態Ｘでは、クロック信号φｉｎの立下りエッジにおいて遅延信号φ１およびφ２がハイレベルになる。また、クロック信号φｉｎから見た遅延信号φ１の位相遅れは‘π／２’より小さくなる。
図１５は、状態Ｘにおけるクロック信号φｉｎおよび遅延信号φ１，φ２のタイミングの一例を示す図である。
【００９１】
停止モードもしくは初期化モードからＤＬＬモードへ移行するとき、先の実施形態で説明したように、位相検出回路２０において検出される位相差Δφ’が‘−２π’〜‘−π’に初期設定されるため、クロック信号φｄｉｎの位相を遅らせるように制御が働く。この制御によってＤＬＬ回路が正常なロック状態に到る過程で、クロック信号φｉｎに対する遅延信号φ１の位相差は常に‘π’以下に保たれる。
クロック信号φｉｎに対する遅延信号φ１の位相差が‘π’以下になる位相状態を、ここでは‘状態Ｙ’と呼ぶ。ＤＬＬ回路は、この状態Ｙを保ったままロック状態に到る。
図１６は、状態Ｙにおけるクロック信号φｉｎおよび遅延信号φ１，φ２のタイミングの一例を示す図である。
【００９２】
図１０に示すＤＬＬ回路は、停止モードからＤＬＬモードへ移行してロック状態に到る場合、必ず状態Ｘおよび状態Ｙを経る。これ以外の状態遷移は異常な遷移であり、異常なロック状態に到る可能性がある。遷移判定回路８０は、この異常な状態遷移が生じた場合、信号ＡＢＳＥＴをローレベルに設定して、動作モードを初期化モードに変更する。
【００９３】
以下の表は、各信号（ＥＮ，φｉｎ，φ１，φ２，ＡＢＳＥＴ）のレベルと位相状態を示す。表中において‘Ｈ’はハイレベル、‘Ｌ’はローレベルを示す。
【００９４】
【表１】
2006287641.tif 000004
【００９５】
この表を参照しながら、各信号（ＥＮ，φｉｎ，φ１，φ２，ＡＢＳＥＴ）のレベルと位相状態との関係を詳しく説明する。
【００９６】
停止モードにおいて、クロック信号φｉｎおよび遅延信号φ１，φ２の位相状態は状態Ｘになる。
状態Ｘでは、図１５に示すように、クロック信号φｉｎの立下りエッジにおいて遅延信号φ１およびφ２が何れもハイレベルになるため、この立下りエッジにおいてＡＮＤ回路７０２の出力信号がハイレベルになる。その結果、フリップフロップ７０３の出力信号Ａ１は状態Ｘを示すローレベルになる。出力信号Ａ１がローレベルになると、遷移判定回路８０の出力信号ＡＢＳＥＴはハイレベルになる。
【００９７】
状態Ｘにおいて停止モードからＤＬＬモードへ移行すると、上述したようにクロック信号φｄｉｎの位相を遅らせる制御が働く。これにより、クロック信号φｉｎに対する遅延信号φ２の遅延が大きくなり、クロック信号φｉｎの立下りにおいて遅延信号φ２がローレベルになると、クロック信号φｉｎおよび遅延信号φ１，φ２の位相状態は状態Ｘから外れ、フリップフロップ７０３の出力信号Ａ１はハイレベルになる。
しかしながら、このときクロック信号φｉｎおよび遅延信号φ１の位相状態が状態Ｙであれば、クロック信号φｉｎの立下りにおいて遅延信号φ１はハイレベルになるため、フリップフロップ７０４の出力信号Ｂ１は引き続きハイレベルになる。この場合、信号Ａ１およびＡ２が共にハイレベルになるため、遷移判定回路８０の出力信号ＡＢＳＥＴはハイレベルのまま保持される。
【００９８】
したがって、停止モードから状態Ｘを経てロック状態の状態Ｙに到る間、遷移判定回路８０の出力信号ＡＢＳＥＴはハイレベルに保持される。
【００９９】
一方、何らかの原因によってクロック信号φｉｎおよび遅延信号φ１の位相状態が状態Ｙから外れるような異常な状態遷移が起きると、フリップフロップ７０３の出力信号Ａ１がハイレベル、フリップフロップ７０４の出力信号Ｂ１がローレベルになる。この場合、遷移判定回路８０の出力信号ＡＢＳＥＴがローレベルになり、ＤＬＬ回路の動作モードは初期化モードに移行する。
【０１００】
信号ＡＢＳＥＴがローレベルになることによって初期化モードに移行すると、先に述べた停止モードと同様に、初期値設定回路５０Ａ（５１Ａ）によってローパスフィルタ４０の状態が初期化され、遅延回路１０の遅延が所定の範囲に設定される。また、位相検出回路２０Ａの検出結果（Ｖｕｐ，Ｖｄｎ）も初期化される。
この初期化動作によって、遅延回路１０の全体の遅延が‘０’〜‘π’の範囲内に戻ると、クロック信号φｉｎの立下りエッジにおいて遅延信号φ１およびφ２がハイレベルになり、位相判定回路７０の出力信号Ａ１がローレベルになる。その結果、ＤＬＬ回路の動作モードは再び状態Ｘに戻り、ＤＬＬ動作が再開される。そして、この状態Ｘから状態Ｙに移行し、正常なロック状態になる。
【０１０１】
以上説明したように、本実施形態に係るＤＬＬ回路によれば、遅延回路１０において入出力される複数の信号のうち、少なくとも２つの信号同士における位相の状態が位相判定回路７０において判定される。そして、この判定された位相状態の遷移が遷移判定回路８０によって所定の正常な遷移でないと判定された場合、動作モードが自動的に初期化モードに変更される。
したがって、ＤＬＬの動作が異常な状態になっても、動作モードが初期化モードに変更されることによって、異常なロック状態のままＤＬＬ動作が続けられることを防止できる。
【０１０２】
また、本実施形態に係るＤＬＬ回路によれば、異常状態の発生によって動作モードが初期化モードになると、初期値設定回路５０Ａによって遅延回路１０の遅延が所定の範囲内に設定される。そして、初期化モードから再びＤＬＬモードへ移行するとき、位相検出制御回路６０の制御によって、位相検出回路２０で検出されるクロック信号φ’ｉｎおよびφ’ｄｉｎの位相差Δφ’が所定の範囲内（例えば‘−２π’〜‘π’）に設定される。
そのため、異常状態の発生によってＤＬＬ動作を停止した後で再びＤＬＬ動作を開始する場合でも、先に述べた第１の実施形態に係るＤＬＬ回路と同様に、正常なロック状態へ移行することができる。
【０１０３】
更に、本実施形態に係るＤＬＬ回路によれば、異常状態の発生によって動作モードが初期化モードに変更されると、遅延回路１０の遅延が所定の範囲内に初期設定されるため、位相状態が状態Ｘに移行する。そして、状態Ｘに移行すると、位相判定回路７０の出力信号Ａ１がローレベルになり、これに応じて遷移判定回路８０の出力信号ＡＢＳＥＲがハイレベルに変化して、動作モードが自動的にＤＬＬモードへ変更される。
したがって、異常な位相状態への遷移が判定された場合、動作モードを自動的に初期化モードへ変更し、適切な位相状態に戻してからＤＬＬ動作を自動的に再開することができる。すなわち、ＤＬＬの動作異常を自動的に解消することができる。
【０１０４】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
【０１０５】
例えば、遅延回路が縦続接続された３つの遅延素子によって構成されており、各遅延素子の遅延がほぼ等しいものとする。この場合、各遅延素子から出力される信号φ１〜φ３の位相関係は、遅延回路の入出力間の位相差に応じて、図１７および図１８に示すように異なったものになる。
【０１０６】
図１７および図１８は、遅延回路に入力されるクロック信号φｉｎと遅延回路から出力される遅延信号φ１〜φ３とのタイミングの一例を示す図である。図１７は、遅延回路の入出力間の位相差が‘２π’の場合のタイミングを示し、図１８はこの位相差が‘４π’の場合のタイミングを示す。
【０１０７】
入出力間の位相差が‘２π’の場合、図１７（Ｂ），（Ｃ）に示すように、遅延信号φ１は遅延信号φ２に対して‘２π／３’だけ位相が進んでいる。一方、入出力間の位相差が‘４π’の場合、図１８（Ｂ），（Ｃ）に示すように、遅延信号φ１は遅延信号φ２に対して‘２π／３’だけ位相が遅れている。
すなわち、３つの遅延素子で構成された遅延回路の入出力間の位相差を‘２π’または‘４π’に交互に切り替えると、隣り合うの遅延素子から出力される信号同士の‘位相進み’と‘位相遅れ’の関係が、同じ位相差のままで交互に切り替わる。
【０１０８】
このように、遅延信号同士の位相関係を変更するためには、ＤＬＬのロック状態における遅延回路の入出力間の位相差を変更すれば良い。
本実施形態に係るＤＬＬ回路では、このロック状態の位相差を変更するため、位相検出制御回路が利用される。すなわち、停止モードからＤＬＬモードへ移行するとき、位相検出回路の検出対象から除外するクロック信号φｉｎのクロックパルスの数を、制御信号に応じて任意に変更する。これにより、ロック状態における遅延回路の入出力間の位相差が変わるため、遅延回路の出力信号の位相関係を任意に変更することが可能になる。
【０１０９】
以下、本実施形態に係るＤＬＬ回路の一例を説明する。このＤＬＬ回路は、位相検出制御回路を除く他の構成に関して先に説明した図１，図１０に示すＤＬＬ回路と同様であるので、ここでは位相検出制御回路についてのみ説明する。
【０１１０】
図１９は、本実施形態に係るＤＬＬ回路における位相検出制御回路の構成の一例を示す図である。
図１９に示す位相検出制御回路６０Ａは、図６に示す位相検出制御回路６０にフリップフロップ６０５、インバータ回路６０６およびセレクタ回路６０７を設けたものである。
インバータ回路６０６は、クロック信号φｉｎを論理反転したクロック信号ｘφｉｎを生成する。
フリップフロップ６０５は、イネーブル信号ＥＮがハイレベルの場合、インバータ回路６０６のクロック信号ｘφｉｎの立ち上がりエッジに同期してハイレベルの信号ＣＫＳＥＴ２を出力し、そのレベルを保持する。イネーブル信号ＥＮがローレベルの場合は、クロック信号ｘφｉｎに関わらず信号ＣＫＳＥＴ２をローレベルに設定する。
セレクタ回路６０７は、選択信号ＳＥＬがハイレベルの場合、フリップフロップ６０１の出力信号ＣＫＳＥＴ１を選択して出力し、選択信号ＳＥＬがローレベルの場合、フリップフロップ６０５の出力信号ＣＫＳＥＴ２を選択して出力する。
ＡＮＤ回路６０３は、このセレクタ回路６０７の出力信号とクロック信号φｉｎとの論理積を演算し、クロック信号φ’ｉｎとして出力する。
【０１１１】
図２０は、選択信号ＳＥＬがハイレベルの場合におけるＤＬＬ回路の各信号のタイミングの一例を示す図である。
この場合、セレクタ回路６０７ではフリップフロップ６０１の出力信号ＣＫＳＥＬ１が選択されるため、この場合の動作は図６に示す位相検出制御回路６０の動作と同じになる。すなわち、クロック信号φｉｎのクロックパルスが１サイクル分除去され、位相検出回路２０により検出される初期の位相差Δ’φは‘−２π’〜‘−π’の範囲に設定される。
したがって、ロック状態における遅延回路の入出力間の位相差は‘２π’になる。
【０１１２】
一方、図２１は、選択信号ＳＥＬがローレベルの場合におけるＤＬＬ回路の各信号のタイミングの一例を示す図である。
この場合、セレクタ回路６０７ではフリップフロップ６０５の出力信号ＣＫＳＥＴ２が選択される。フリップフロップ６０５の出力信号ＣＫＳＥＴ２は、停止モードからＤＬＬモードへ移行した後、クロック信号φｉｎの立下りが２回発生するまでハイレベルに変化しない。信号ＣＫＳＥＴ２がハイレベルに変化するまでＡＮＤ回路６０３からのクロック信号φｉｎの出力が抑止されるため、クロック信号φｉｎのクロックパルスは２サイクル分除去される。
その結果、クロック信号φ’ｉｎはクロック信号φ’ｄｉｎに対して見かけ上‘４π’だけ遅延し、初期の位相差Δ’φは‘−４π’〜‘−３π’の範囲に設定される。
したがって、ロック状態における遅延回路の入出力間の位相差は‘４π’になる。
【０１１３】
以上説明したように、本実施形態に係るＤＬＬ回路によれば、停止モードからＤＬＬモードへ移行するときに位相検出回路の検出対象から除外するクロックパルスの数が、選択信号ＳＥＬに応じて変更される。これにより、ロック状態における遅延回路の入出力間の位相差を変更し、遅延回路の各遅延素子から出力される信号同士の位相関係を変更することが可能になる。
【０１１４】
以上、本発明の幾つかの実施形態について説明したが、本発明は上記の形態のみに限定されるものではなく、種々のバリエーションを含んでいる。
【０１１５】
上述した実施形態では、停止モードから動作モードへ移行するとき、位相検出制御回路によって位相検出回路の検出対象から１サイクル分のクロックパルスを除外する例が示されているが、これに限らず、複数サイクル分のクロックパルスを除外しても良い。
同様に、停止モードにおいて遅延回路に設定する初期の遅延も任意に設定可能である。
このように、ＤＬＬ動作の開始時に位相検出回路の位相検出対象から除外するクロックパルスの数と、停止モードにおいて遅延回路に設定する初期の遅延とを任意に設定することにより、ロック状態における遅延回路の入出力間の位相差を任意に設定することが可能である。
【０１１６】
上述した実施形態では、停止モードから動作モードへ移行するとき位相検出制御回路においてクロック信号φｉｎのクロックパルスを位相の検出対象から除外しているが、本発明はこれに限定されない。
例えば、遅延回路から出力されるクロック信号φｄｉｎのクロックパルスを除去することにより、その見かけ上の位相を遅らせても良い。この場合、クロック信号φｄｉｎの位相を進めるように制御が働くため、初期値設定回路によって設定される遅延回路の初期の遅延を例えば‘２π’〜‘４π’の範囲に設定することにより、クロック信号φｉｎに対するクロック信号φｄｉｎの遅延が‘２π’となる点でＤＬＬ回路をロック状態にすることができる。
【０１１７】
上述した実施形態では、位相検出制御回路においてクロックパルスをＡＮＤ回路により除去する例を挙げているが、本発明はこれに限定されない。例えば、位相検出回路のフリップフロップにリセット信号を供給するなどの方法により、位相検出回路がクロックパルスの入力に応答しなくなるようにしても良い。
【図面の簡単な説明】
【０１１８】
【図１】第１の実施形態に係るＤＬＬ回路の構成の一例を示す図である。
【図２】図１に示すＤＬＬ回路における遅延回路の構成の一例を示す図である。
【図３】図１に示すＤＬＬ回路における位相検出回路の構成の一例を示す図である。
【図４】図１に示すＤＬＬ回路におけるチャージポンプおよび初期値設定回路の構成の一例を示す図である。
【図５】図１に示すＤＬＬ回路における初期値設定回路の他の構成例を示す図である。
【図６】図１に示すＤＬＬ回路における位相検出制御回路の構成の一例を示す図である。
【図７】本実施形態に係るＤＬＬ回路における各信号のタイミングの一例を示す図である。
【図８】図１に示すＤＬＬ回路において位相検出制御回路の動作を無効にした場合におけるタイミングの一例を示す図である。
【図９】図１に示すＤＬＬ回路の位相検出回路において検出される位相差とチャージポンプの出力電流との関係の一例を示す図である。
【図１０】第２の実施形態に係るＤＬＬ回路の構成の一例を示す図である。
【図１１】図１０に示すＤＬＬ回路における位相検出回路の構成の一例を示す図である。
【図１２】図１０に示すＤＬＬ回路における初期値設定回路の構成の一例を示す図である。
【図１３】図１０に示すＤＬＬ回路における初期値設定回路の他の構成例を示す図である。
【図１４】位相判定回路および遷移判定回路の構成の一例を示す図である。
【図１５】所定の位相状態における遅延回路の入出力信号のタイミング例を示す第１の図である。
【図１６】所定の位相状態における遅延回路の入出力信号のタイミング例を示す第２の図である。
【図１７】ロック状態における遅延回路の入出力信号のタイミング例を示す第１の図である。
【図１８】ロック状態における遅延回路の入出力信号のタイミング例を示す第２の図である。
【図１９】第３の実施形態に係るＤＬＬ回路における位相検出制御回路の構成の一例を示す図である。
【図２０】選択信号がハイレベルの場合におけるＤＬＬ回路の各信号のタイミングの一例を示す図である。
【図２１】選択信号がローレベルの場合におけるＤＬＬ回路の各信号のタイミングの一例を示す図である。
【図２２】一般的なＤＬＬ回路の構成の一例を示す図である。
【図２３】位相検出回路において検出される位相の進みと遅れを説明するための第１の図である。
【図２４】位相検出回路において検出される位相の進みと遅れを説明するための第１の図である。
【図２５】図２２に示すＤＬＬ回路のディレイラインから出力される信号の第１の例を示す図である。
【図２６】図２２に示すＤＬＬ回路のディレイラインから出力される信号の第２の例を示す図である。
【図２７】図２２に示すＤＬＬ回路の位相検出回路において検出される位相差とチャージポンプの出力電流との関係の一例を示す図である。
【図２８】ＤＬＬ回路に入力されるクロック信号の周波数変化によってロック状態が変化する例を示す図である。
【符号の説明】
【０１１９】
１０…遅延回路、２０，２０Ａ…位相検出回路、３０…チャージポンプ、４０…ローパスフィルタ、５０，５０Ａ…初期値設定回路、６０，６０Ａ…位相検出制御回路、７０…位相判定回路、８０…遷移判定回路、１０１〜１０４…遅延素子。
【図１】
2006287641.tif 000005
【図２】
2006287641.tif 000006
【図３】
2006287641.tif 000007
【図４】
2006287641.tif 000008
【図５】
2006287641.tif 000009
【図６】
2006287641.tif 000010
【図７】
2006287641.tif 000011
【図８】
2006287641.tif 000012
【図９】
2006287641.tif 000013
【図１０】
2006287641.tif 000014
【図１１】
2006287641.tif 000015
【図１２】
2006287641.tif 000016
【図１３】
2006287641.tif 000017
【図１４】
2006287641.tif 000018
【図１５】
2006287641.tif 000019
【図１６】
2006287641.tif 000020
【図１７】
2006287641.tif 000021
【図１８】
2006287641.tif 000022
【図１９】
2006287641.tif 000023
【図２０】
2006287641.tif 000024
【図２１】
2006287641.tif 000025
【図２２】
2006287641.tif 000026
【図２３】
2006287641.tif 000027
【図２４】
2006287641.tif 000028
【図２５】
2006287641.tif 000029
【図２６】
2006287641.tif 000030
【図２７】
2006287641.tif 000031
【図２８】
2006287641.tif 000032