(57)【要約】【課題】  ＪＦＥＴ現象の発生を抑制しながら、耐圧とオン電圧の間に存在するトレードオフ関係を打破する。【解決手段】  ｎ−型の半導体層１２とｎ＋型のエミッタ領域３２を隔てているｐ−型のボディ領域３４の表面から、ボディ領域３４の周縁３４ａより外側に位置する半導体層１２の表面まで連続的に形成されているゲート絶縁膜４２と、半導体層１２とエミッタ領域３２を隔てているボディ領域３４にゲート絶縁膜４２を介して対向しているプレーナーゲート電極４４を備えている半導体装置であり、ゲート絶縁膜４２によって覆われている半導体層１２の表面であってボディ領域３４の周縁３４ａに沿う位置に形成されているｎ＋型半導体領域５２と、ｎ＋型半導体領域５２の近傍に形成されているｐ＋型半導体領域５４を備えている。【選択図】  図１
2006179815.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型不純物を低濃度に含む半導体層と、
その半導体層の表面の一部に形成されているとともに、第２導電型不純物を低濃度に含むボディ領域と、
そのボディ領域の表面の一部に形成されているとともに、第２導電型不純物を高濃度に含むボディコンタクト領域と、
そのボディ領域の表面の一部に形成されており、そのボディ領域によって前記半導体層から隔てられているとともに、第１導電型不純物を高濃度に含む第１半導体領域と、
前記半導体層と前記第１半導体領域を隔てている前記ボディ領域の表面から、そのボディ領域の周縁より外側に位置する半導体層の表面まで連続的に形成されている絶縁膜と、
前記半導体層と前記第１半導体領域を隔てている前記ボディ領域に前記絶縁膜を介して対向しているプレーナーゲート電極と、
前記絶縁膜によって覆われている前記半導体層の表面であって前記ボディ領域の周縁に沿う位置に形成されているとともに、第１導電型不純物を高濃度に含む第２半導体領域と、
その第２半導体領域の近傍に形成されているとともに、第２導電型不純物を高濃度に含む第３半導体領域と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記半導体層の裏面に接している第２導電型のコレクタ層と、
そのコレクタ層に接しているコレクタ電極と、
前記ボディコンタクト領域と前記第１半導体領域に接しているエミッタ電極をさらに備えていることを特徴とする請求項１の半導体装置。
【請求項３】
前記第２半導体領域が、前記ボディ領域の周縁に沿って間隔を置いて形成されていることを特徴とする請求項１又は２の半導体装置。
【請求項４】
前記第２半導体領域と前記第３半導体領域が接していることを特徴とする請求項１〜３のいずれかの半導体装置。
【請求項５】
前記第３半導体領域が、隣接する第２半導体領域の間に形成されていることを特徴とする請求項３又は４の半導体装置。
【請求項６】
前記第１半導体領域が、前記ボディ領域の周縁に沿って間隔を置いて形成されていることを特徴とする請求項１〜５のいずれかの半導体装置。
【請求項７】
前記第１半導体領域の間隔と第３半導体領域がボディ領域を介して対向していることを特徴とする請求項６の半導体装置。
【請求項８】
前記第３半導体領域が、前記ボディ領域と接していることを特徴とする請求項３〜７のいずれかの半導体装置。
【請求項９】
前記第２半導体領域と前記第３半導体領域の組合せが、半導体層の層厚方向に積層されていることを特徴とする請求項１〜８のいずれかの半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プレーナーゲート電極を備えている半導体装置に関する。特に、プレーナーゲート電極を備えている半導体装置の耐圧を損ねずにオン電圧を低減する技術に関する。
【背景技術】
【０００２】
プレーナーゲート電極を備えている半導体装置が知られている。この種の半導体装置の一例にＩＧＢＴ（Insulated Gate Bipolar Transistor）が知られている。
ＩＧＢＴは、ｎ−型の半導体層を備えており、その半導体層の表面の一部にｐ−型のボディ領域が形成されている。ボディ領域の表面の一部にｐ＋型のボディコンタクト領域とｎ＋型のエミッタ領域が形成されている。さらに、半導体層とエミッタ領域を隔てているボディ領域の表面からそのボディ領域の周縁より外側に位置する半導体層の表面まで連続的に伸びているに絶縁膜が形成されている。半導体層とエミッタ領域を隔てているボディ領域を覆う絶縁膜の表面にプレーナーゲート電極が形成されている。プレーナーゲート電極は、半導体層とエミッタ領域を隔てているボディ領域に対向している。絶縁膜のうち、プレーナーゲート電極とボディ領域の間に位置している部分をゲート絶縁膜という。絶縁膜は、ゲート絶縁膜の他、フィールド酸化膜及び／又はＬＯＣＯＳ酸化膜等を含む。ＩＧＢＴは、半導体層の裏面に接しているｐ＋型のコレクタ層と、コレクタ層に接しているコレクタ電極と、ボディコンタクト領域とエミッタ領域に接しているエミッタ電極を備えている。ボディ領域を除く半導体層はドリフト領域として機能する。
【０００３】
上記ＩＧＢＴでは、ｐ−型ボディ領域とｎ−型半導体層（ドリフト領域ともいえる）によってｐｎ接合が形成されており、このｐｎ接合から空乏層が伸びる。プレーナーゲート電極構造の場合、前記ｐｎ接合からｎ−型半導体層内を横方向に伸びる空乏層が形成されるので、絶縁膜の下方のｎ−半導体層内における電流通路が制限されるという現象、即ちＪＦＥＴ現象が発生するという問題がある。この問題を解決するために、絶縁膜の下方の半導体層に、周辺のｎ−型半導体層よりも不純物濃度が濃いｎ＋型半導体領域を設ける技術が知られている。不純物濃度が濃い領域を設けることによって、空乏層の伸びを抑制することができる。これにより、半導体層内に十分な電流経路を確保することができ、ＪＦＥＴ現象の発生を抑制することができる。関連する公知技術に、特許文献１と特許文献２の技術が知られている。
【特許文献１】特開２００２−１１０９８５号公報
【特許文献２】特開２００１−２４２８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者らは、半導体層に不純物濃度が濃い領域を形成することによって、ＪＦＥＴ現象の発生を抑制することができるだけでなく、その領域の存在によって半導体層内に正孔が蓄積され、両現象が相俟ってＩＧＢＴのオン電圧が低減されることを新たに見出した。そこで、不純物高濃度領域の不純物濃度を従来技術で知られているものよりも濃くすることによって、正孔の蓄積効果をさらに向上させようと試みた。ところが、不純物高濃度領域の不純物濃度を濃くしすぎると、半導体装置をオフしたときに、不純物高濃度領域の電位がコレクタ電位まで持ち上がり、不純物高濃度領域とエミッタ領域間の短い距離で、コレクタ電極とエミッタ電極間の電位差に耐えなければならず、半導体装置の耐圧が劣化してしまうことが判明した。一方、上記領域の不純物濃度が薄い場合は、正孔の蓄積効果が減少してしまう。
本発明者らの研究によって、ＪＦＥＴ現象に対策するために設ける不純物高濃度領域の不純物濃度を調整するだけでは、ＪＦＥＴ現象の発生を抑制するとともに少数キャリアの蓄積効果を高めることによってオン電圧を低減することと、必要な耐圧を確保することが困難であることが判明してきた。少数キャリアの蓄積効果を高めることと耐圧を確保することはトレードオフの関係にあり、両者を両立させることが困難であることを確認した。
なお、このトレードオフ関係は、ＩＧＢＴに限らず、プレーナーゲート電極を備えているその他の半導体装置、例えばＭＯＳ等にも共通して存在している。
本発明者らは、上記知見を見出し、必要な耐圧を確保しながらオン電圧を低減するためには、耐圧と少数キャリアの蓄積効果の間に存在するトレードオフの関係を打破する技術が必要であることを認識し、それに成功したのである。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、第１導電型不純物を低濃度に含む半導体層を備えている。その半導体層の表面の一部に、第２導電型不純物を低濃度に含むボディ領域が形成されている。そのボディ領域の表面の一部に、第２導電型不純物を高濃度に含むボディコンタクト領域と、第１導電型不純物を高濃度に含む第１半導体領域が形成されている。第１半導体領域は、ボディ領域によって半導体層から隔てられている。
半導体層と第１半導体領域を隔てているボディ領域の表面に絶縁膜が形成されている。その絶縁膜は、ボディ領域の周縁より外側に位置する半導体層の表面まで連続的に形成されている。半導体層と第１半導体領域を隔てているボディ領域の表面を覆う絶縁膜の表面にはプレーナーゲート電極が形成されている。プレーナーゲート電極は、絶縁膜を介して、半導体層と第１半導体領域を隔てているボディ領域に対向している。
本発明の半導体装置では、絶縁膜によって覆われている半導体層の表面であってボディ領域の周縁に沿う位置に、第１導電型不純物を高濃度に含む第２半導体領域が形成されている。さらに、その第２半導体領域の近傍に、第２導電型不純物を高濃度に含む第３半導体領域が形成されている。
絶縁膜はゲート絶縁膜を含み、その他にフィールド酸化膜及び／又はＬＯＣＯＳ酸化膜等を含む。これらは複数の絶縁性の部材によって形成されていてもよく、あるいは一体で形成されていてもよい。絶縁膜は、ボディ領域の周縁より外側の半導体層の全表面に形成されていてもよく、表面の一部に形成されていてもよい。絶縁膜のうち、プレーナーゲート電極とボディ領域の間に介在している部分をゲート絶縁膜という。なお、プレーナーゲート電極の一部がフィールド酸化膜及び／又はＬＯＣＯＳ酸化膜等の表面に延設して形成されることもある。
【０００６】
第２半導体領域の不純物濃度は高濃度とされている。これにより、ボディ領域と半導体層のｐｎ接合界面（ボディ領域に第２半導体領域が接している場合は、ボディ領域と第２半導体領域のｐｎ接合界面を含む）から伸びる空乏層の幅を抑制することできる。したがって、絶縁膜の下方の半導体層において、空乏層によって電流経路が制限される現象、即ちＪＦＥＴ現象の発生を抑制することができる。さらに、高濃度であるために、少数キャリアを蓄積する効果が大きく、両者が相俟って、半導体装置のオン電圧を低減することができる。さらに、半導体装置がオフしたときは、第２半導体領域の近傍に形成されている第３半導体領域から、第２半導体領域内に空乏層を伸ばすことができる。したがって、第２半導体領域が高濃度であっても、第２半導体領域が高電位に持ち上げられる事態を回避することができる。半導体装置の耐圧が損なわれることもない。
本発明の半導体装置によると、高濃度の第２半導体領域を利用することによって、ＪＦＥＴ現象の発生を抑制するとともに少数キャリアを蓄積することができ、オン電圧を低減することができる。その一方において、高濃度の第３半導体領域を利用することによって耐圧が損なわれることを防止することができる。耐圧とオン電圧の間に存在するトレードオフ関係を打破することができ、両者をともに改善することができる。
【０００７】
本発明の半導体装置は、ＩＧＢＴにおいて特に有用である。本発明をＩＧＢＴに適用した半導体装置は、半導体層の裏面に接している第２導電型のコレクタ層と、コレクタ層に接しているコレクタ電極と、ボディコンタクト領域と第１半導体領域に接しているエミッタ電極をさらに備えている。必要に応じて、コレクタ層と半導体層の間に、第１導電型不純物を高濃度に含むバッファ層を設けてもよい。
【０００８】
第２半導体領域が、ボディ領域の周縁に沿って間隔を置いて形成されていることが好ましい。
この場合、半導体装置のターンオフ時に、第２半導体領域の間隔から少数キャリアが速やかに排出され、安定したターンオフ動作が得られる。
また、第２半導体領域と第３半導体領域が接していることが好ましい。
この場合、半導体装置がオフしたときに、第３半導体領域から第２半導体領域内に向けて効果的に空乏層を伸ばすことができ、必要な耐圧を確保しやすい。
【０００９】
第３半導体領域が、隣合う第２半導体領域の間に形成されていることが好ましい。
この場合、第２半導体領域と第３半導体領域の組合せが、ボディ領域の周縁に沿って繰返し形成されることになる。これにより、半導体装置がオフしたときに、絶縁膜の下方の半導体層の広い範囲を空乏化することができる。第２半導体領域の不純物濃度が高濃度であっても、半導体装置の耐圧が損なわれる事態を回避することができる。
【００１０】
第１半導体領域が、ボディ領域の周縁に沿って間隔を置いて形成されていることが好ましい。
第２半導体領域を形成することによって、少数キャリアの蓄積効果を向上させることができるが、その一方において、蓄積した少数キャリアが第１半導体領域に流入してゲート電圧をオフしても半導体装置がターンオフしない現象（ラッチアップ現象）が生じる可能性が発生する。
第１半導体領域を間隔を置いて形成することによって、蓄積した少数キャリアをボディコンタクト領域に排出する経路を確保することができる。ラッチアップ現象の発生を抑制しながら、少数キャリアの蓄積効果を向上させることができる。
【００１１】
間隔を置いて形成されている第１半導体領域の前記間隔と第３半導体領域がボディ領域を介して対向していることが好ましい。
第１半導体領域の間隔と第３半導体領域の位置関係が、ボディ領域を介して対向する位置関係となるように配置することによって、少数キャリアがボディコンタクト領域へ排出される経路が最短化される。ラッチアップ現象の発生を効果的に抑制しながら、少数キャリアの蓄積効果をさらに向上させることができる。
【００１２】
第３半導体領域が、ボディ領域と接していることが好ましい。蓄積した少数キャリアを第１半導体領域ではなく、ボディコンタクト領域に効果的に排出することができる。
【００１３】
第２半導体領域と第３半導体領域の組合せが、半導体層の層厚方向に積層されていることが好ましい。第２半導体領域と第３半導体領域の組合せを様々な方向に対して形成することによって、第２半導体領域と第３半導体領域の設計の自由度を大きくすることができる。したがって、ＪＦＥＴ現象の発生を抑制しながら、耐圧とオン電圧の間に存在するトレードオフ関係を打破するのに最適な状態を実現し易い。
【発明の効果】
【００１４】
本発明のプレーナーゲート電極を備えている半導体装置では、高濃度の第２半導体領域を利用することによって、ＪＦＥＴ現象の発生を抑制するとともに少数キャリアの蓄積効果を得ることができ、オン電圧を低減することができる。その一方において、高濃度の第３半導体領域を利用することによって耐圧が損なわれることを防止することができる。耐圧とオン電圧の間に存在するトレードオフ関係を打破することができ、両者をともに改善することができる。
【発明を実施するための最良の形態】
【００１５】
実施例の主要な特徴を列記する。
（第１形態）  ｎ＋型半導体領域（第２半導体領域の一例）とｐ＋型半導体領域（第３半導体領域の一例）が、ボディ領域の周縁に沿って交互に形成されている。
（第２形態）  ｎ＋型半導体領域とｐ＋型半導体領域の組合せが、ボディ領域の周縁に沿って繰返し形成されている。
（第３形態）  ｎ＋型半導体領域の体積が、ｐ＋型半導体領域の体積より大きい。
（第４形態）  半導体層の表面におけるｎ＋型半導体領域の表面積が、ｐ＋型半導体領域の表面積より大きい。
（第５形態）  ｎ＋型半導体領域の不純物量が、ｐ＋型半導体領域の不純物量より大きい。
【実施例】
【００１６】
図１に、半導体装置１０の要部斜視図を示す。図２は、図１のII−II線に対応する縦断面図であり、図３は図１のIII−III線に対応する縦断面図である。図２と図３は、半導体装置１０の繰返し構造の単位セル（ハーフセルともいわれる）を示す。図４は、半導体装置１０の平面図であるが、ゲート絶縁膜４２とプレーナーゲート電極４４を除いた状態で示されている点に留意されたい。以下に示す実施例では、シリコンを主成分とする半導体材料を用いているが、他の半導体材料を用いた場合も同様の作用効果を得ることができる。
【００１７】
半導体装置１０は、ｎ−型の半導体層１２を備えている。後記するように、ｎ−型の半導体層１２には、局所的に不純物が注入されており、全域がｎ−型に維持されているのではないが、局所的な不純物注入領域以外は、ｎ−型に維持されている。
半導体層１２の表面の一部にｐ−型のボディ領域３４が形成されている。ボディ領域３４の表面の一部にｐ＋型のボディコンタクト領域３６が形成されている。ボディ領域３４の表面の一部（ｐ＋型のボディコンタクト領域３６とは異なる位置）にｎ＋型のエミッタ領域３２（第１半導体領域の一例）が形成されている。ｎ＋型のエミッタ領域３２は、ボディ領域３４によってボディ領域３４を囲繞しているドリフト領域２６とは隔てられている。エミッタ領域３２は、図１と図４に示すように、ボディ領域３４の周縁３４ａに沿って、Ｙ軸方向に間隔を置いて形成されている。なお、ここでいうボディ領域３４の周縁３４ａとは、ボディ領域３４のｐ−型不純物が拡散している領域の輪郭線が半導体層１２の表面に接する線をいう。本実施例では、ボディ領域３４の周縁３４ａがＹ軸方向に直線的に伸びており、エミッタ領域３２の繰返し方向と平行である。隣接するエミッタ領域３２の間隔には、ボディコンタクト領域３６が形成されている（図示３６ａ）。なお本実施例の場合、図示３６ａの領域（以下、ボディコンタクト部分領域３６ａという）は、ボディコンタクト領域３６と一体の領域として形成されているが、必要に応じてｐ型の不純物濃度が異なる領域とすることができる。例えば、製造方法の制限から、不純物濃度が異なる領域となることがある。
【００１８】
ドリフト領域２６とエミッタ領域３２を隔てているボディ領域３４の表面を含むとともに、ボディ領域３４の周縁３４ａから外側に位置する半導体層１２の表面を含む範囲に、ゲート絶縁膜４２が連続的に形成されている。ドリフト領域２６とエミッタ領域３２を隔てているボディ領域３４に、ゲート絶縁膜４２を介して、プレーナーゲート電極４４が対向している。この例では、ゲート絶縁膜４２のみがドリフト層１２の表面に延設している例を示しているが、必要に応じて、より厚みの大きいフィールド酸化膜、ＬＯＣＯＳ酸化膜等を、ドリフト領域２６の表面に形成してもよい。
図４に示すように、ゲート絶縁膜４４に覆われているドリフト領域２６の表面であり、且つボディ領域３４の周縁３４ａに沿う位置に、Ｙ軸方向に間隔を置いてｎ＋型の半導体領域５２（第２半導体領域の一例）が形成されている。隣接するｎ＋型半導体領域５２の間に、ｐ＋型の半導体領域５４（第３半導体領域の一例）が形成されており、ｎ＋型半導体領域５２とｐ＋型半導体領域５４の組合せがＹ軸方向に繰返し形成されている。ｐ＋型半導体領域５４はｎ＋型半導体領域５２と接している。
図２の図示５２ａに示すように、ｎ＋型半導体領域５２はボディ領域３４と接している。図３の図示５４ａに示すように、ｐ＋型半導体領域５４はボディ領域３４と接している。図４に示すように、エミッタ領域３２間に形成されているボディコンタクト部分領域３６ａとｐ＋型半導体領域５４は、ボディ領域３４を介してＸ軸方向に対向している。ボディコンタクト部分領域３６ａとｐ＋型半導体領域５４は、Ｘ軸方向に直線上に並んでいる。ボディコンタクト部分領域３６ａとｐ＋型半導体領域５４のそれぞれの組合せが、Ｙ方向に平行に並んでいるということもできる。
ドリフト層２６の裏面にｎ＋型のバッファ層２４を介して接しているｐ＋型のコレクタ層２２が形成されている。コレクタ層２２はコレクタ電極Ｃと接している。さらに、ボディコンタクト領域３６とエミッタ領域３２にエミッタ電極Ｅが接している。本実施例は、バッファ層２４を備えるパンチスルー（ＰＴ）型ＩＧＢＴを例示しているが、必要に応じてバッファ層２４が省略されたノンパンチスルー（ＮＰＴ）型でＩＧＢＴあってもよい。
本発明でいうｎ−型の半導体層１２は、イオン注入前にｎ−型の半導体であった層をいい、ｎ−型の半導体層１２の表面に、ボディ領域３４、ボディコンタクト領域３６、エミッタ領域３２、ｎ＋型半導体領域５２、ｐ＋型半導体領域５４が形成されている。ｎ−型の半導体層１２の残部の領域２６は、ドリフト領域として機能する。
【００１９】
次に、半導体装置１０のオン動作を説明する。
コレクタ電極Ｃに正電圧を印加し、エミッタ電極Ｅを接地した状態で、ゲート電極４４に閾値より大きな電圧を印加すると、ゲート電極４４に対向しているボディ領域３４の表面部に反転層が形成され、半導体装置１０はターンオンする。エミッタ領域３２から供給された電子は、反転層とｎ＋型半導体領域５２を経由してドリフト領域２６に注入される。このとき、ｐ−型のボディ領域３２とｎ＋型半導体領域５２のｐｎ接合から、ｎ＋型半導体領域５２内に空乏層が伸びているが、ｎ＋型半導体領域５２の不純物濃度が濃いのでこの空乏層の幅は小さい。したがって、図２に示すように、ｎ＋型半導体領域５２内を横方向に移動する電子は、空乏層の幅を超えた位置から下方向に移動する。仮に、この空乏層の幅が大きいと、電子の移動は空乏層によって遮られ下方向に移動することができなくなる。いわゆるＪＦＥＴ現象が発生するが、本実施例のようにｎ＋型半導体領域５２を利用すると、空乏層がの伸びる幅が抑制され、ＪＦＥＴ現象は実質的に認められない。オン抵抗が増大することを防止することができる。
ドリフト領域２６に注入された電子は、バッファ層２４に蓄積され、コレクタ層２２とバッファ層２４の接触電位差を低下させる。接触電位差が低下すると、コレクタ層２２からバッファ層２４とドリフト領域２６に正孔が注入される。この結果、ドリフト領域２６で伝導度変調が起こる。本実施例では、図２に示すように、ドリフト領域２６に注入された正孔が、ｎ＋型半導体領域５２の存在によって、そのｎ＋型半導体領域５２の下方のドリフト層２６内及びｎ＋型半導体領域５２内に蓄積される。正孔の蓄積量が増大することに呼応して、供給される電子量も増大し、ひいては伝導度変調がさらに活発化する。したがって、半導体装置１０のオン電圧は、極めて低減化されている。
【００２０】
また、図３と図４に示すように、蓄積された正孔の一部は、ｎ＋型半導体領域５２に隣接するｐ＋型半導体領域５４と、そのｐ＋型半導体領域５４に接するボディ領域３４と、ボディコンタクト部分領域３６ａを介してエミッタ電極Ｅに排出される。図４に示すように、エミッタ領域３２が分散して形成されていること、さらにボディコンタクト部分領域３６ａとｐ＋型半導体領域５４が直線的に対向する位置関係に配置されて短距離化されていることによって、正孔はエミッタ領域３２に排出されず（正孔がエミッタ領域３２に排出されるとラッチアップ現象が生じる）、ｐ＋型半導体領域５４に優先的に排出することができる。即ち、ラッチアップ現象の発生を抑制しながら、オン電圧を低減することができるのである。
【００２１】
次に半導体装置１０のオフ動作を説明する。
コレクタ電極Ｃに正電圧を印加し、エミッタ電極Ｅを接地した状態で、ゲート電極４４に閾値より小さな電圧を印加すると、反転層が消失し、半導体装置１０はターンオフする。半導体装置１０がターンオフすると、ボディ領域３４とドリフト領域２６のｐｎ接合から空乏層が伸びる。また、ｎ＋型半導体領域５２には、ｐ＋型半導体領域５４から空乏層が伸びる。これにより、ドリフト領域２６とｎ＋型半導体領域５２とｐ＋型半導体領域５４の全領域に亘って空乏化領域が形成される。したがって、コレクタ電極Ｃとエミッタ電極Ｅ間の電位差は、広い空乏化領域によって作られる縦方向の長い距離で保持することができる。したがって、単位距離当たりの電界強度が緩和され、高耐圧な半導体装置を得ることができる。
これにより、ｎ＋型半導体領域５２を利用することによって、ＪＦＥＴ現象の発生を抑制するとともに少数キャリアの蓄積効果を得ることができ、オン電圧を低減することができる。その一方において、ｐ＋型半導体領域５４を利用することによって、耐圧が損なわれることを防止することができる。耐圧とオン電圧の間に存在するトレードオフ関係を打破することができ、両者をともに改善することができる。
【００２２】
半導体装置１０は、他に次の特徴を有している。
半導体装置１０は、エミッタ領域３２が分散して形成されていること、さらにボディコンタクト部分領域３６ａとｐ＋型半導体領域５４が直線的に対向する位置関係に配置されて短距離化されていることによって、半導体装置１０がオフしたときに、蓄積されていた正孔を素早くエミッタ領域３２に排出する効果がある。したがって、ターンオフ時間が短縮され、ターンオフ損失を低減することができる。
ｐ＋型半導体領域５４は、ボディ領域３４と電気的に接してないフローティング状態であってもよい。
ｎ＋型半導体領域５２の不純物濃度は特に限定されないが、ＪＦＥＴ現象が実質的に発生しない濃度以上であることが好ましい。ＪＦＥＴ現象が実質的に発生するか否かは、不純物濃度だけではなく、ｎ＋型半導体領域５２の体積、ボディ領域３４の不純物濃度、ｐ＋型半導体領域５４の不純物濃度、ｎ＋型半導体領域５２とｐ＋型半導体領域５４の体積比等の様々な要因によって決定されるので、好適な不純物濃度範囲を一律に決定することは難しい。形成する半導体装置に対応して適宜設定するのが好ましい。
ｎ＋型半導体領域５２とｐ＋型半導体領域５４は、完全空乏化するためにチャージバランスさせてもよいが、必要に応じてアンバランスな状態で形成してもよい。要は、半導体装置１０がオフのときに、ｎ＋型半導体領域５２の電位がコレクタ電位に持ち上がらない程度に空乏化が進行すればよい。
ｎ＋型半導体領域５２の体積は、ｐ＋型半導体領域５４の体積よりも大きく形成されているのが好ましい。正孔の蓄積効果を向上させることができる。なお、ｐ＋型半導体領域５４の体積が小さくても、正孔の排出径路は十分に確保することができる。
ｎ＋型半導体領域５２の不純物量は、ｐ＋型半導体領域５４の不純物量よりも大きく形成されているのが好ましい。この場合、正孔の蓄積効果を向上させることができる。
【００２３】
また、図５に示す変形例としてもよい。
この変形例の半導体装置１００は、ｎ＋型半導体領域１５２、１５８とｐ＋型半導体領域１５４、１５６が、ドリフト領域１１２の層厚方向に積層している例である。半導体装置１００では、ｎ＋型半導体領域１５２、１５８とｐ＋型半導体領域１５４、１５６が断面視したときに千鳥格子状に積層しており、異なる導電型が水平方向にも垂直方向にも交互に形成されている。
このように、ｎ＋型半導体領域１５２、１５８とｐ＋型半導体領域１５４、１５６の組合せを、ドリフト領域１１２の表面と平行な方向だけでなく、層厚方向等の様々な方向に対して形成することによって、ｎ＋型半導体領域１５２、１５８とｐ＋型半導体領域１５４、１５６の設計の自由度を大きくすることができる。ゲート絶縁膜１４２の下方の半導体層１１２の表面部において、正孔の蓄積、正孔の排出、ＪＦＥＴ現象の抑制、さらに空乏化の促進等を実現するのに最適な状態を形成し易くなる。
【００２４】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００２５】
【図１】実施例の半導体装置の要部斜視図を示す。
【図２】図１のII−II線に対応する縦断面図を示す。
【図３】図１のIII−III線に対応する縦断面図を示す。
【図４】実施例の半導体装置の要部平面図を示す。
【図５】変形例の半導体装置の要部斜視図を示す。
【符号の説明】
【００２６】
１２：半導体層
２２：コレクタ層
２４：バッファ層
２６：ドリフト領域
３２：エミッタ領域
３４：ボディ領域
３６：ボディコンタクト領域
３６ａ：ボディコンタクト部分領域
４２：ゲート絶縁膜
４４：プレーナーゲート電極
５２：ｎ＋型半導体領域
５４：ｐ＋型半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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