(57)【要約】【課題】信号配線へのシールド配線の設置に伴うゲート出力の遷移時間差の拡大を抑制することのできる半導体回路装置を提供する。【解決手段】駆動ＣＭＯＳインバータ１０のｐＭＯＳ・ｎＭＯＳの利得係数の比βｐ／βｎを、１．０を超える大きい値に設定するとともに、低電位シールド配線ＳＬの配線長Ｌｌが長く、高電位シールド配線ＳＨの配線長Ｌｈが短くなるように、両シールド配線を、互い偏りを持った配設態様で信号配線ＬＯに併設する。【選択図】      図１
2006179554.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の電界効果型トランジスタの利得係数βｐと第２導電型の電界効果型トランジスタの利得係数βｎとの比βｐ／βｎが１．０を超えるように設定された相補型の出力トランジスタを有して信号配線を駆動する駆動ゲートと、
前記信号配線に併設され、かつ前記出力トランジスタの論理閾値よりも高い電位に保持された高電位シールド配線と、
同じく前記信号配線に併設され、かつ前記論理閾値よりも低い電位に保持された低電位シールド配線と、
を備えるとともに、
前記高電位シールド配線と前記信号配線との間の寄生容量Ｃｐが、前記低電位シールド配線と前記信号配線との間の寄生容量Ｃｇよりも小さくなるように、両シールド配線が偏った配設態様で配設されてなる
ことを特徴とする半導体回路装置。
【請求項２】
前記駆動ゲートによって前記信号配線と共に駆動される被動ゲートに設けられる相補型の入力トランジスタを、その第１導電型の電界効果型トランジスタの利得係数βｐｉと第２導電型の電界効果型トランジスタの利得係数βｎｉとの比βｐｉ／βｎｉが０．５を下回るように構成した
ことを特徴とする請求項１に記載の半導体回路装置。
【請求項３】
第１導電型の電界効果型トランジスタの利得係数βｐと第２導電型の電界効果型トランジスタの利得係数βｎとの比βｐ／βｎが０．５を下回るように設定された相補型の出力トランジスタを有して信号配線を駆動する駆動ゲートと、
前記信号配線に併設され、かつ前記ゲートの論理閾値よりも高い電位に保持された高電位シールド配線と、
同じく前記信号配線に併設され、かつ前記論理閾値よりも低い電位に保持された低電位シールド配線と、
を備えるとともに、
前記高電位シールド配線と前記信号配線との間の寄生容量Ｃｐが、前記低電位シールド配線と前記信号配線との間の寄生容量Ｃｇよりも大きくなるように、両シールド配線が偏ったの配設態様で配設されてなる
ことを特徴とする半導体回路装置。
【請求項４】
前記駆動ゲートによって前記信号配線と共に駆動される被動ゲートに設けられる相補型の入力トランジスタを、その第１導電型の電界効果型トランジスタの利得係数βｐｉと第２導電型の電界効果型トランジスタの利得係数βｎｉとの比βｐｉ／βｎｉが１．０を超えるように構成した
ことを特徴とする請求項３に記載の半導体回路装置。
【請求項５】
信号配線を駆動する相補型の出力トランジスタを有する駆動ゲートと、前記信号配線に併設されるシールド配線であって前記出力トランジスタの論理閾値よりも高い電位に保持される高電位シールド配線と、同じくシールド配線であって前記論理閾値よりも低い電位に保持される低電位シールド配線とを備える半導体回路装置を設計する方法であって、
前記出力トランジスタの第１導電型の電界効果型トランジスタの利得係数βｐと第２導電型の電界効果型トランジスタの利得係数βｎとの比βｐ／βｎと、前記高電位シールド配線と前記信号配線との間の寄生容量Ｃｐおよび前記低電位シールド配線と前記信号配線との間の寄生容量Ｃｇとを互いに相関させて設定する
ことを特徴とする半導体回路装置の設計方法。
【請求項６】
信号配線を駆動する相補型の出力トランジスタを有する駆動ゲートと、前記信号配線に併設されるシールド配線であって前記出力トランジスタの論理閾値よりも高い電位に保持される高電位シールド配線と、同じくシールド配線であって前記論理閾値よりも低い電位に保持される低電位シールド配線とを備える半導体回路装置を設計する方法であって、
前記出力トランジスタの第１導電型の電界効果型トランジスタの利得係数βｐと第２導電型の電界効果型トランジスタの利得係数βｎとの比βｐ／βｎが１．０を超えるように設定するとともに、前記高電位シールド配線と前記信号配線との間の寄生容量Ｃｐが前記低電位シールド配線と前記信号配線との間の寄生容量Ｃｇよりも小さくなるように、両シールド配線の配設態様に偏りを持たせる
ことを特徴とする半導体回路装置の設計方法。
【請求項７】
前記駆動ゲートによって前記信号配線と共に駆動される被動ゲートに設けられる相補型の入力トランジスタを、その第１導電型の電界効果型トランジスタの利得係数βｐｉと第２導電型の電界効果型トランジスタの利得係数βｎｉとの比βｐｉ／βｎｉが０．５を下回るように設定する
ことを特徴とする請求項６に記載の半導体回路装置の設計方法。
【請求項８】
信号配線を駆動する相補型の出力トランジスタを有する駆動ゲートと、前記信号配線に併設されるシールド配線であって前記出力トランジスタの論理閾値よりも高い電位に保持される高電位シールド配線と、同じくシールド配線であって前記論理閾値よりも低い電位に保持される低電位シールド配線とを備える半導体回路装置を設計する方法であって、
前記出力トランジスタの第１導電型の電界効果型トランジスタの利得係数βｐと第２導電型の電界効果型トランジスタの利得係数βｎとの比βｐ／βｎが０．５を下回るように設定するとともに、前記高電位シールド配線と前記信号配線との間の寄生容量Ｃｐが前記低電位シールド配線と前記信号配線との間の寄生容量Ｃｇよりも大きくなるように、両シールド配線の配設態様に偏りを持たせる
ことを特徴とする半導体回路装置の設計方法。
【請求項９】
前記駆動ゲートによって前記信号配線と共に駆動される被動ゲートに設けられる相補型の入力トランジスタを、その第１導電型の電界効果型トランジスタの利得係数βｐｉと第２導電型の電界効果型トランジスタの利得係数βｎｉとの比βｐｉ／βｎｉが１．０を超えるように設定する
ことを特徴とする請求項８に記載の半導体回路装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補型の出力トランジスタを有して、シールド配線の併設された信号配線を駆動する駆動ゲートを備える半導体回路装置およびその設計方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）論理回路により構成された半導体回路装置は、論理積（ＡＮＤ）、論理和（ＯＲ）、インバータ（否定：ＮＯＴ）、排他的論理積（ＮＡＮＤ）、排他的論理和（ＮＯＲ）、フリップフロップなどのＣＭＯＳゲートをその基本構成単位として構成されている。すなわち、半導体回路装置は大きくは、各種ＣＭＯＳゲートとそれらゲート間を繋ぐ信号配線とによって構成されている。ＣＭＯＳゲートは、第１導電型の電界効果型トランジスタであるｐＭＯＳと第２導電型の電界効果型トランジスタであるｎＭＯＳとを組み合わせた相補型トランジスタであるＣＭＯＳトランジスタを有して構成されている。
【０００３】
ＣＭＯＳ論理回路に配設される各ＣＭＯＳゲートは一般に、その出力電位Ｖｏｕｔの立ち上げ／立ち下げの遷移時間をほぼ同一とし、またその論理閾値Ｖｉｎｖ（入力電位Ｖｉｎと出力電位Ｖｏｕｔとが等しくなる電位）が、高電位Ｖｄｄと低電位Ｖｓｓとの中間電位（（Ｖｄｄ−Ｖｓｓ）／２）近傍となるように設定されている。通常は、そうした設定により、ＣＭＯＳゲートの出力電位Ｖｏｕｔの遷移時間は最速となり、論理レベルのノイズ耐性も最大となる。
【０００４】
ちなみにＭＯＳトランジスタの負荷に対する駆動能力（利得）は一般に、利得係数βにより表される。利得係数βは、ＭＯＳトランジスタのチャンネル幅Ｗ、チャンネル長Ｌ、ゲート酸化膜誘電率ε、ゲート酸化膜厚ｔｏｘおよびキャリア移動度μを用いて下式にて表される。
【０００５】
［数１］
β＝μ・（Ｗ／Ｌ）・（ε／ｔｏｘ）
ｎＭＯＳのキャリアである電子とｐＭＯＳのキャリアである空孔とは、キャリア移動度μが異なり、通常、ｎＭＯＳのキャリア移動度は、ｐＭＯＳのキャリア移動度の約２〜３倍となっている。ここでチャンネル長Ｌを同一とすれば、上記立ち上げ／立ち下げの遷移時間をほぼ等しくするには、ｐＭＯＳのゲート幅ＷｐをｎＭＯＳのゲート幅Ｗｎの１．５〜２倍とすることが必要になる。またそうしたＣＭＯＳトランジスタのｐＭＯＳの利得係数βｐとｎＭＯＳの利得係数βｎとの比βｐ／βｎは、０．５〜１．０の範囲となる。図８は、そうした設定のなされた一般的なＣＭＯＳインバータの直流伝達特性を示している。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで半導体回路装置の微細化、高速動作化に伴い、そうしたＣＭＯＳゲート間を繋ぐ信号配線間のクロストークノイズの影響による遅延変動や誤作動といった不具合が問題となっている。従来より、そうしたクロストークノイズの対策としては、基本ゲートの信号配線への、固定電位のシールド配線の併設が行われている。
【０００７】
こうしたシールド配線の設置は、クロストークノイズの影響低減には確かに有効である
ものの、その設置に応じて信号配線の寄生容量は増大してしまう。そしてそうした信号配線の寄生容量の増大により、ゲート出力の立ち上げ／立ち下げの遷移時間差が増大する虞がある。
【０００８】
例えばシールド配線の電位を低電位Ｖｓｓとした場合、ゲート出力電位の低電位Ｖｓｓから高電位Ｖｄｄへの遷移（立ち上げ）に際しては、信号配線・シールド配線間の電位差が拡大されることから、それら配線間の寄生容量によって配線負荷が増大するようになる。一方、シールド配線と同電位（低電位Ｖｓｓ）に向かっての、高電位Ｖｄｄからのゲート出力電位の遷移（立ち下げ）に際しては、上記寄生容量による配線負荷の増大は無い。そのため、ゲート出力の立ち上げ時と立ち下げ時とで配線負荷に差が生じてしまうこととなる。したがって、それ単体では遷移時間差が許容範囲内に収まるようにＣＭＯＳゲートが設計されていても、シールド配線付きの信号配線に接続された状態では許容し得ない遷移時間差が発生してしまう虞がある。
【０００９】
本発明は、こうした実状に鑑みてなされたものであり、その解決しようとする課題は、信号配線へのシールド配線の設置に伴うゲート出力の遷移時間差の拡大を抑制することのできる半導体回路装置を提供することにある。
【課題を解決するための手段】
【００１０】
以下、上記課題を解決するための手段、及びその作用を記載する。
【００１１】
＜手段＞
請求項１に記載の発明は、半導体回路装置であって、第１導電型の電界効果型トランジスタの利得係数βｐと第２導電型の電界効果型トランジスタの利得係数βｎとの比βｐ／βｎが１．０を超えるように設定された相補型の出力トランジスタを有して信号配線を駆動する駆動ゲートと、前記信号配線に併設され、かつ前記出力トランジスタの論理閾値よりも高い電位に保持された高電位シールド配線と、同じく前記信号配線に併設され、かつ前記論理閾値よりも低い電位に保持された低電位シールド配線と、を備えるとともに、前記高電位シールド配線と前記信号配線との間の寄生容量Ｃｐが、前記低電位シールド配線と前記信号配線との間の寄生容量Ｃｇよりも小さくなるように、両シールド配線が偏った配設態様で配設されてなることをその要旨とする。
【００１２】
請求項２に記載の発明は、請求項１に記載の半導体回路装置において、前記駆動ゲートによって前記信号配線と共に駆動される被動ゲートに設けられる相補型の入力トランジスタを、その第１導電型の電界効果型トランジスタの利得係数βｐｉと第２導電型の電界効果型トランジスタの利得係数βｎｉとの比βｐｉ／βｎｉが０．５を下回るように構成したことをその要旨とする。
【００１３】
請求項３に記載の発明は、半導体回路装置であって、第１導電型の電界効果型トランジスタの利得係数βｐと第２導電型の電界効果型トランジスタの利得係数βｎとの比βｐ／βｎが０．５を下回るように設定された相補型の出力トランジスタを有して信号配線を駆動する駆動ゲートと、前記信号配線に併設され、かつ前記駆動ゲートの論理閾値よりも高い電位に保持された高電位シールド配線と、同じく前記信号配線に併設され、かつ前記論理閾値よりも低い電位に保持された低電位シールド配線と、を備えるとともに、前記高電位シールド配線と前記信号配線との間の寄生容量Ｃｐが、前記低電位シールド配線と前記信号配線との間の寄生容量Ｃｇよりも大きくなるように、両シールド配線が偏ったの配設態様で配設されていることをその要旨とする。
【００１４】
請求項４に記載の発明は、請求項３に記載の半導体回路装置において、前記駆動ゲートによって前記信号配線と共に駆動される被動ゲートに設けられる相補型の入力トランジスタを、その第１導電型の電界効果型トランジスタの利得係数βｐｉと第２導電型の電界効
果型トランジスタの利得係数βｎｉとの比βｐｉ／βｎｉが１．０を超えるように構成したことをその要旨とする。
【００１５】
請求項５に記載の発明は、信号配線を駆動する相補型の出力トランジスタを有する駆動ゲートと、前記信号配線に併設されるシールド配線であって前記駆動ゲートの出力トランジスタの論理閾値よりも高い電位に保持される高電位シールド配線と、同じくシールド配線であって前記論理閾値よりも低い電位に保持される低電位シールド配線とを備える半導体回路装置を設計する方法であって、前記出力トランジスタの第１導電型の電界効果型トランジスタの利得係数βｐと第２導電型の電界効果型トランジスタの利得係数βｎとの比βｐ／βｎと、前記高電位シールド配線と前記信号配線との間の寄生容量Ｃｐおよび前記低電位シールド配線と前記信号配線との間の寄生容量Ｃｇとを互いに相関させて設定することをその要旨とする。
【００１６】
請求項６に記載の発明は、信号配線を駆動する相補型の出力トランジスタを有する駆動ゲートと、前記信号配線に併設されるシールド配線であって前記駆動ゲートの出力トランジスタの論理閾値よりも高い電位に保持される高電位シールド配線と、同じくシールド配線であって前記論理閾値よりも低い電位に保持される低電位シールド配線とを備える半導体回路装置を設計する方法であって、前記出力トランジスタの第１導電型の電界効果型トランジスタの利得係数βｐと第２導電型の電界効果型トランジスタの利得係数βｎとの比βｐ／βｎが１．０を超えるように設定するとともに、前記高電位シールド配線と前記信号配線との間の寄生容量Ｃｐが前記低電位シールド配線と前記信号配線との間の寄生容量Ｃｇよりも小さくなるように、両シールド配線の配設態様に偏りを持たせることをその要旨とする。
【００１７】
請求項７に記載の発明は、請求項６に記載の半導体回路装置の設計方法において、前記駆動ゲートによって前記信号配線と共に駆動される被動ゲートに設けられる相補型の入力トランジスタを、その第１導電型の電界効果型トランジスタの利得係数βｐｉと第２導電型の電界効果型トランジスタの利得係数βｎｉとの比βｐｉ／βｎｉが０．５を下回るように設定することをその要旨とする。
【００１８】
請求項８に記載の発明は、信号配線を駆動する相補型の出力トランジスタを有する駆動ゲートと、前記信号配線に併設されるシールド配線であって前記駆動ゲートの出力トランジスタの論理閾値よりも高い電位に保持される高電位シールド配線と、同じくシールド配線であって前記論理閾値よりも低い電位に保持される低電位シールド配線とを備える半導体回路装置を設計する方法であって、前記出力トランジスタの第１導電型の電界効果型トランジスタの利得係数βｐと第２導電型の電界効果型トランジスタの利得係数βｎとの比βｐ／βｎが０．５を下回るように設定するとともに、前記高電位シールド配線と前記信号配線との間の寄生容量Ｃｐが前記低電位シールド配線と前記信号配線との間の寄生容量Ｃｇよりも大きくなるように、両シールド配線の配設態様に偏りを持たせることをその要旨とする。
【００１９】
請求項９に記載の発明は、請求項８に記載の半導体回路装置の設計方法において、前記駆動ゲートによって前記信号配線と共に駆動される被動ゲートに設けられる相補型の入力トランジスタを、その第１導電型の電界効果型トランジスタの利得係数βｐｉと第２導電型の電界効果型トランジスタの利得係数βｎｉとの比βｐｉ／βｎｉが１．０を超えるように設定することをその要旨とする。
【００２０】
＜作用＞
請求項１に記載の構成および請求項６に記載の設計方法では、信号配線を駆動する駆動ゲートの相補型の出力トランジスタは、その第１導電型の電界効果型トランジスタの利得
係数βｐと第２導電型の電界効果型トランジスタの利得係数βｎとの比βｐ／βｎが、上記通常の設定範囲（０．５〜１．０）を超える大きい値に設定される。こうした出力トランジスタは、その出力電位の立ち上げが高速となり、立ち下げが低速となる。
【００２１】
一方、そうした出力トランジスタを備える駆動ゲートによって駆動される信号配線には、高電位／低電位のシールド配線が併設されている。それら近接して配設される信号配線・シールド配線間には寄生容量が発生するが、ここでは敢えて両シールド配線を偏った配設態様で配設することで、高電位シールド配線側と低電位シールド配線とで寄生容量を異ならせている。
【００２２】
さて駆動ゲートの出力電位の立ち上げに際しては、低電位シールド配線側の寄生容量Ｃｇに起因した配線負荷の増大が生じ、その立ち下げに際しては、高電位シールド配線側の寄生容量Ｃｐに起因した配線負荷の増大が生じることになる。ここでは高電位シールド配線側の寄生容量Ｃｐを低電位シールド配線側の寄生容量Ｃｇよりも小さくしているため、駆動ゲートの出力電位の立ち上げ時の配線負荷がより大きく、立ち下げ時の配線負荷がより小さくなる。そのため、出力トランジスタが高速動作する出力電位の立ち上げ時には、配線負荷による遅延が大きくなり、低速動作する出力電位の立ち下げ時には配線負荷による遅延は小さくなることとなる。したがって、立ち上げ／立ち下げの遷移時間に対し、出力トランジスタの出力特性の与える影響とシールド配線の寄生容量の与える影響とが相互に補間され合うかたちとなり、全体としては遷移時間差が縮小されることになる。
【００２３】
また請求項２に記載の構成および請求項７に記載の設計方法では、上記のように利得係数の比βｐ／βｎが１．０を超える大きい値に設定された駆動ゲートの出力トランジスタからの出力が、同利得係数の比βｐｉ／βｎｉが０．５を下回る小さい値に設定された、被動ゲートの相補型の入力トランジスタに入力されることになる。
【００２４】
ここで上記利得係数の比βｐ／βｎ（βｐｉ／βｎｉ）が１．０を超える大きい値とされたＣＭＯＳトランジスタでは、その論理閾値が低電位側に偏倚するため、高電位側のノイズマージンが大きく、低電位側のノイズマージンが小さくなる。一方、上記利得係数の比βｐ／βｎ（βｐｉ／βｎｉ）が０．５を下回る小さい値とされたＣＭＯＳトランジスタでは、その論理閾値が高電位側に偏倚するため、高電位側のノイズマージンが小さく、低電位側のノイズマージンが大きくなる。
【００２５】
ここで高電位側では出力トランジスタのノイズマージンが大きいため、入力トランジスタにノイズとして入力される出力電位の変動はあまり生じない。一方、低電位側では出力トランジスタのノイズマージンが小さいため、その入力電位の僅かな変動に対して出力トランジスタが多大な出力電位変動を生じさせる虞がある。
【００２６】
その点、上記構成および設計方法では、ノイズとして入力される出力トランジスタの出力電位変動が生じ易い低電位側のノイズマージンが大きくなり、そうでない高電位側のノイズマージンが小さくなるように入力トランジスタの利得係数の比βｐｉ／βｎｉが設定される。したがって、駆動ゲート、被動ゲートおよび信号配線からなるゲート間配線構造のノイズ耐性が効果的に向上されることになる。
【００２７】
請求項３に記載の構成および請求項８に記載の設計方法では、信号配線を駆動する駆動ゲートの出力トランジスタの上記利得係数の比βｐ／βｎが、上記通常の設定範囲（０．５〜１．０）を下回る小さい値に設定される。こうした出力トランジスタは、その出力電位の立ち下げが高速となり、立ち上げが低速となる。
【００２８】
一方、ここでは、高電位シールド配線側の寄生容量Ｃｐを低電位シールド配線側の寄生
容量Ｃｇよりも大きくしており、駆動ゲートの出力電位の立ち下げ時の配線負荷がより大きく、立ち上げ時の配線負荷がより小さくされている。そのため、出力トランジスタが高速動作する出力電位の立ち下げ時には、配線負荷による遅延が大きくなり、低速動作する出力電位の立ち上げ時には配線負荷による遅延は小さくなる。したがって、上記構成および設計方法においても、立ち上げ／立ち下げの遷移時間に対し、出力トランジスタの出力特性の与える影響とシールド配線の寄生容量の与える影響とが相互に補間され合うかたちとなり、全体としては遷移時間差が縮小されることになる。
【００２９】
また請求項４に記載の構成および請求項８に記載の設計方法では、上記のように利得係数の比βｐ／βｎが０．５を下回る小さい値に設定された駆動ゲートの出力トランジスタは、低電位側ではノイズマージンが大きくされており、その出力電位の変動はあまり生じない。一方、高電位側ではノイズマージンが小さいため、出力トランジスタの出力電位の変動が生じ易くなる。
【００３０】
その点、上記構成および設計方法では、ノイズとして入力される出力トランジスタの出力電位変動が生じ易い高電位側のノイズマージンが大きくなり、そうでない低電位側のノイズマージンが小さくなるように入力トランジスタの利得係数の比βｐｉ／βｎｉが設定される。したがって、駆動ゲート、被動ゲートおよび信号配線からなるゲート間配線構造のノイズ耐性は効果的に向上されることになる。
【００３１】
以上のように、立ち上げ／立ち下げの遷移時間に対し、出力トランジスタの出力特性が与える影響と信号配線の配線負荷が与える影響とを相互作用させて、駆動ゲートおよび信号配線を含めたゲート間配線構造全体として、好ましい遷移時間特性が得られるようになる。したがって請求項５に記載の設計方法のように、出力トランジスタの利得係数の比βｐ／βｎ、両シールド配線の寄生容量Ｃｐ，Ｃｇを相互に関連付けて設定することで、各々を単体で設定しては得ることのできない好適な特性を有した半導体回路装置を構成することができる。
【発明の効果】
【００３２】
本発明の半導体回路装置およびその設計方法によれば、信号配線へのシールド配線の設置に伴うゲート出力の遷移時間差の拡大を抑制することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明を具体化した一実施形態について図１〜６を参照して詳細に説明する。
【００３４】
図１は、本実施形態の半導体回路装置に設けられるゲート間配線構造の一例を示している。ここでは駆動側および被動側のゲートを共に、相補型のトランジスタであるＣＭＯＳトランジスタにより構成されたＣＭＯＳインバータとした場合を例に説明する。
【００３５】
同図に示すように、駆動ＣＭＯＳインバータ１０とそれにより駆動される被動ＣＭＯＳインバータ１１とを接続する信号配線ＬＯの両側には、高電位Ｖｄｄに保持された高電位シールド配線ＳＨおよび低電位Ｖｓｓに保持された低電位シールド配線ＳＬが併設されている。このゲート間配線構造では、駆動ＣＭＯＳインバータ１０に近い側に高電位シールド配線ＳＨが配設され、被動ＣＭＯＳインバータ１１に近い側に低電位シールド配線ＳＬが配設されている。そしてここでは、高電位シールド配線ＳＨの配線長Ｌｈが低電位シールド配線ＳＬの配線長Ｌｌに比して短くなるように（Ｌｈ＜Ｌｌ）、両シールド配線の配設態様に偏りを持たせている。
【００３６】
図２（Ａ）は、駆動ＣＭＯＳインバータ１０の回路図を示す。同図に示されるように、駆動ＣＭＯＳインバータ１０は、ごく一般的なＣＭＯＳインバータとして構成されている。すなわち駆動ＣＭＯＳインバータは、ｐＭＯＳ、ｎＭＯＳの２つのＭＯＳトランジスタ
を備えて構成される。ｐＭＯＳのゲートＧｐおよびｎＭＯＳのゲートＧｎは互いに接続されて当該インバータの入力とされ、またｐＭＯＳのドレインＤｐおよびｎＭＯＳのドレインＤｎは互いに接続されて当該インバータの出力とされる構成となっている。更にｐＭＯＳのソースＳｐは高電位Ｖｄｄの電圧配線に、ｎＭＯＳのソースＳｎは低電位Ｖｓｓの電圧配線にそれぞれ接続されている。ちなみに被動ＣＭＯＳインバータ１１は、こうした駆動ＣＭＯＳインバータ１０と基本構造が同様の構成となっている。
【００３７】
なおこうしたＣＭＯＳインバータは、全体が１つのＣＭＯＳトランジスタのみで構成された単段ＣＭＯＳ構造となっているため、「ＣＭＯＳインバータ」＝「入力トランジスタ」＝「出力トランジスタ」の関係となる。
【００３８】
さてこのゲート間配線構造に採用される駆動ＣＭＯＳインバータ１０は、ｐＭＯＳの利得係数βｐとｎＭＯＳの利得係数βｎとの比βｐ／βｎが、一般的なＣＭＯＳインバータの設定範囲（０．５〜１．０）を大きく上回る、偏った出力特性を有して構成されている（例えばβｐ／βｎ≒２．０）。こうした利得係数の比βｐ／βｎの設定は、ｐＭＯＳのゲート幅をｎＭＯＳ側に比して十分大きく形成することで行うことができる。またチャンネルドープ等の製造プロセス的手法や、基板若しくはウェルへのバイアス電圧の印加によるｐＭＯＳの論理閾値の高電位化等によっても行うことができる。
【００３９】
図２（Ｂ）は、駆動ＣＭＯＳインバータ１０の直流伝達特性を示している。同図に示すように駆動ＣＭＯＳインバータ１０の論理閾値Ｖｉｎｖは、高電位Ｖｄｄと低電位Ｖｓｓとの中間電位（＝（Ｖｄｄ−Ｖｓｓ）／２）より低電位Ｖｓｓ側に偏った電位となる。こうした駆動ＣＭＯＳインバータ１０は、高電位Ｖｄｄから低電位Ｖｓｓへの出力電位Ｖｏｕｔの立ち下げが低速となり、低電位Ｖｓｓから高電位Ｖｄｄへの出力電位Ｖｏｕｔの立ち上げが高速となる。すなわち、この駆動ＣＭＯＳインバータ１０は、敢えてゲート出力の遷移時間差が拡大するように形成されている。
【００４０】
こうした駆動ＣＭＯＳインバータ１０の特性と、上述した高電位シールド配線ＳＨおよび低電位シールド配線ＳＬの配線長Ｌｈ、Ｌｌの偏りとは、互いに相関して設定されている。以下、そうした設定の詳細を説明する。
【００４１】
図３は、以上のように構成されたゲート間配線構造における駆動ＣＭＯＳインバータ１０の入力電位Ｖｉｎと出力電位Ｖｏｕｔとの関係を示す。なお同図には、上記信号配線ＬＯが接続されていない状態、すなわちゲート単体の入出力関係と、接続された状態、すなわち配線込み入出力関係とが併せ示されている。
【００４２】
近接して併設された高電位シールド配線ＳＨおよび低電位シールド配線ＳＬと信号配線ＬＯとの間には、寄生容量が発生する。配線長Ｌｌのより長い低電位シールド配線ＳＬ側での信号配線ＬＯとの間の寄生容量Ｃｇは、配線長Ｌｈのより短い高電位シールド配線ＳＨ側での信号配線ＬＯとの間の寄生容量Ｃｐに比して大きくなる（Ｃｐ＜Ｃｇ）。
【００４３】
ここで駆動ＣＭＯＳインバータ１０の上記出力電位Ｖｏｕｔの立ち上げに際しては、信号配線ＬＯとの電位差が拡大される低電位シールド配線ＳＬ側の寄生容量Ｃｇによって配線負荷が増大される。また上記出力電位Ｖｏｕｔの立ち下げに際しては、信号配線ＬＯとの電位差が拡大される高電位シールド配線ＳＨ側の寄生容量Ｃｐによって配線負荷が増大される。上記のようにこのゲート間配線構造では、寄生容量Ｃｇが寄生容量Ｃｐよりも大きくされている（Ｃｇ＞Ｃｐ）。そのため、上記出力電位Ｖｏｕｔの立ち下げ時よりも立ち上げ時の方が配線負荷は大きくなる。
【００４４】
一方、同図に示すように、駆動ＣＭＯＳインバータ１０単体では、上記出力電位Ｖｏｕ
ｔの立ち下げ時に比して立ち上げ時の方が遷移時間が小さくなっている。したがって、駆動ＣＭＯＳインバータ１０の動作がそもそも高速な出力電位Ｖｏｕｔの立ち上げ時に配線負荷に起因したより大きい遅れが生じることになり、立ち上げ時の遷移時間Ｔｈｌと立ち下げ時の遷移時間Ｔｈｌとの差は縮小される。ここで、上記利得係数の比βｐ／βｎ、高電位シールド配線ＳＨ側および低電位シールド配線ＳＬ側の寄生容量Ｃｐ，Ｃｇを適宜調整すれば、出力電位Ｖｏｕｔの立ち上げ、立ち下げの遷移時間差（Ｔｈｌ−Ｔｌｈ）を許容範囲内とすることができる。
【００４５】
以上のように本実施形態では、高電位シールド配線ＳＨおよび低電位シールド配線ＳＬの設置を通じてクロストークノイズの影響を低減しつつも、上記利得係数の比βｐ／βｎ、各シールド配線の寄生容量Ｃｐ，Ｃｇを互いに相関して設定することで、その設置に伴うゲート出力の遷移時間差の拡大が好適に抑制されている。ちなみに上記駆動ＣＭＯＳインバータ１０の代わりに、複数段のＣＭＯＳにより構成されたＣＭＯＳゲートが上記ゲート間配線構造の駆動ゲートとして採用される場合には、その出力トランジスタの出力特性を同様に設定すれば、同様の作用効果が得られる。
【００４６】
ところで高速化、高駆動能力化を図るべくｐＭＯＳ、ｎＭＯＳ双方の利得係数βｐ，βｎを大きくしてしまえば、リーク電流が大きくなってしまう。その点、上記ゲート間配線構造では、駆動ＣＭＯＳインバータ１０のｐＭＯＳの利得係数βｐのみを大きくして高速化が図られており、ｎＭＯＳ側は低リーク電流化されている。ゲートを共通とするＣＭＯＳでは、ｐＭＯＳ側、ｎＭＯＳ側のいずれかが低リーク電流化されていれば、全体のリーク電流を低く保つことができる。そのため、上記ゲート間配線構造では、高速化を図りながらも、リーク電流の増大は抑えられるようになる。
【００４７】
なお上記ゲート間配線構造では、上述したような駆動ＣＭＯＳインバータ１０の出力特性に合わせて被動ＣＭＯＳインバータ１１の出力特性を設定することで、ノイズ耐性の向上が図られている。
【００４８】
上記利得係数の比βｐ／βｎが大きいと、論理閾値Ｖｉｎｖが低電位Ｖｓｓ側に偏倚するため、ＣＭＯＳトランジスタの高電位Ｖｄｄ側のノイズマージンは大きく、低電位Ｖｓｓ側のノイズマージンは小さくなる（図２（Ｂ）参照）。これとは逆に、上記利得係数の比βｐ／βｎが小さいと、論理閾値Ｖｉｎｖが高電位Ｖｄｄ側に偏倚して、ＣＭＯＳトランジスタの高電位Ｖｄｄ側のノイズマージンは小さく、低電位Ｖｓｓ側のノイズマージンは大きくなる（図４）。
【００４９】
したがって上記利得係数の比βｐ／βｎが大きく設定された駆動ＣＭＯＳインバータ１０では、ノイズマージンの小さい低電位Ｖｓｓにあるときには、僅かなノイズの入力により、出力電位Ｖｏｕｔの変動が生じる虞がある。
【００５０】
更に上記ゲート間配線構造では、低電位シールド配線ＳＬの配線長Ｌｌが長くとられており、信号配線ＬＯの電位が高電位Ｖｄｄであるときには、配線負荷が高く、信号配線ＬＯ内のノイズの伝播が抑えられるようになる。そのため、信号配線ＬＯの電位が高電位Ｖｄｄであるときには、低電位Ｖｓｓであるときに比して、被動ＣＭＯＳインバータ１１にノイズが入力され難くなる。
【００５１】
そこで、被動ＣＭＯＳインバータ１１にあっては、ノイズの入力され難い高電位Ｖｄｄ側については敢えてノイズマージンを小さく取り、駆動ＣＭＯＳインバータ１０の出力電位Ｖｏｕｔ変動が生じ易い低電位Ｖｓｓ側についてのノイズマージンを大きくすれば、ノイズ耐性を効果的に高めることができる。すなわち上記ゲート間配線構造では、被動ＣＭＯＳインバータ１１のｐＭＯＳの利得係数βｐｉとｎＭＯＳの利得係数βｎｉの比βｐｉ
／βｎｉを、低電位Ｖｓｓ側のノイズマージンが拡大される０．５を下回る値に設定するようにしている。ちなみに、こうした被動ＣＭＯＳインバータ１１の代わりに、複数段のＣＭＯＳにより構成されたＣＭＯＳゲートを上記ゲート間配線構造の被動ゲートとして採用する場合には、その入力トランジスタの出力特性を同様に設定すれば、ノイズ耐性を効果的に向上させることができる。
【００５２】
なお、上記ゲート間配線構造と同等の機能は、図５に示すように構成されたゲート間配線構造によっても得ることができる。
【００５３】
同図に示されるゲート間配線構造は、上記利得係数の比βｐ／βｎが０．５を下回る小さい値（例えば０．３）とされた駆動ＣＭＯＳインバータ１０’を備えて構成されている。この場合、駆動ＣＭＯＳインバータ１０’の論理閾値Ｖｉｎｖは、高電位Ｖｄｄと低電位Ｖｓｓとの中間電位（（Ｖｄｄ−Ｖｓｓ）／２）より高電位Ｖｄｄ側に偏った電位となる。また駆動ＣＭＯＳインバータ１０’は、高電位Ｖｄｄから低電位Ｖｓｓへの出力電位Ｖｏｕｔの立ち下げが高速となり、低電位Ｖｓｓから高電位Ｖｄｄへの出力電位Ｖｏｕｔの立ち上げが低速となる。
【００５４】
こうした場合、高電位シールド配線ＳＨの配線長Ｌｈを低電位シールド配線ＳＬの配線長Ｌｌに比して長くして（Ｌｈ＞Ｌｌ）、高電位シールド配線ＳＨ側の寄生容量Ｃｐを低電位シールド配線ＳＬ側の寄生容量Ｃｇよりも大きくすることで、図１のゲート間配線構造と同様の機能を果たすことができる。すなわち、より高速な出力電位Ｖｏｕｔの立ち下げに際して、信号配線ＬＯの配線負荷による遅れがより大きくなり、より低速な出力電位Ｖｏｕｔの立ち上げに際して、信号配線ＬＯの配線負荷による遅れがより小さくなって、シールド配線の設置に伴う出力電位Ｖｏｕｔの遷移時間差の増大が同様に抑制されるようになる。
【００５５】
またこうした場合には、上記利得係数の比βｐ／βｎが０．５を下回る小さい値とされた駆動ＣＭＯＳインバータ１０’に対して、被動ＣＭＯＳインバータ１１’の上記利得係数の比βｐｉ／βｎｉを、１．０を超える大きい値とすることで、同様にノイズ耐性の向上が図れるようにもなる。
【００５６】
ちなみにこのゲート間配線構造では、駆動ＣＭＯＳインバータ１０’のｐＭＯＳ側が、ｎＭＯＳ側に比して低リーク電流化された構成となっている。そのため、こうしたゲート間配線構造においても同様に、高速化を図りながら、リーク電流の増大を抑えることができる。
【００５７】
以上説明した本実施形態によれば、次の効果を奏することができる。
【００５８】
（１）駆動ＣＭＯＳインバータのｐＭＯＳ、ｎＭＯＳの利得係数の比βｐ／βｎ、各シールド配線の寄生容量Ｃｐ，Ｃｇを互いに相関して設定することで、クロストークノイズの影響を低減しつつも、シールド配線の設置に伴うゲート出力の遷移時間差の拡大を好適に抑制することができる。また高電位Ｖｄｄ若しくは低電位Ｖｓｓに保持されたシールド配線のみを設置した場合に比して、信号の高速伝送が可能となる。
【００５９】
（２）駆動ＣＭＯＳインバータの利得係数の比βｐ／βｎに応じた被動ＣＭＯＳインバータの利得係数の比βｐｉ／βｎｉの設定により、ノイズ耐性を効果的に向上することができる。
【００６０】
（３）駆動ＣＭＯＳインバータのｐＭＯＳ、ｎＭＯＳの一方のみの利得係数の拡大により高速化が図られているため、リーク電流の増大を抑制することができる。
【００６１】
上記実施形態は次のように変更して実施することもできる。
【００６２】
・上記実施形態では、駆動ＣＭＯＳインバータの利得係数の比βｐ／βｎに応じて被動ＣＭＯＳインバータの利得係数の比βｐｉ／βｎｉを設定することで、ゲート間配線構造全体のノイズ耐性を向上させている。こうした設定を行わずとも、十分なノイズ耐性が確保されているのであれば、そうした被動ＣＭＯＳインバータ側の利得係数の比βｐｉ／βｎｉの設定はその採用を省略することができる。その場合にも、駆動ＣＭＯＳインバータの利得係数の比βｐ／βｎとシールド配線の寄生容量Ｃｐ，Ｃｇとを互いに相関させて適宜に設定すれば、シールド配線の設置に伴うゲート出力の遷移時間差の拡大を好適に抑制することはできる。
【００６３】
・上記実施形態では、両シールド配線の配線長Ｌｈ，Ｌｌを異ならせることで、高電位シールド配線ＳＨ側および低電位シールド配線ＳＬ側の寄生容量Ｃｐ，Ｃｇの大小関係を設定していたが、他の手法でその設定を行うこともできる。
【００６４】
例えば各シールド配線の固定電位の調整により、寄生容量Ｃｐ，Ｃｇの大小関係を設定することができる。図６に示すゲート間配線構造では、駆動ＣＭＯＳインバータ１０および被動ＣＭＯＳインバータ１１は、図１のものと同様の構成とされている。すなわち、駆動ＣＭＯＳインバータ１０は、上記利得係数の比βｐ／βｎが１．０を超える大きい値とされ、出力電位Ｖｏｕｔの立ち上げに際して高速動作可能なインバータとされている。
【００６５】
ここでこのゲート間配線構造では、信号配線ＬＯの両側にそれぞれ高電位シールド配線ＳＨおよび低電位シールド配線ＳＬが同様に配設されている。すなわち、ここでは、両シールド配線の配線長は同じとされている。ただしこのゲート間配線構造では、高電位シールド配線ＳＨが高電位Ｖｄｄよりも低い電位Ｖｈｉｇｈ（Ｖｄｄ＞Ｖｈｉｇｈ＞Ｖｉｎｖ）とされている。こうした高電位シールド配線ＳＨの低電位化により、同高電位シールド配線ＳＨ側の寄生容量Ｃｐは小さくなる。そのため、こうした場合にも、シールド配線の設置に伴うゲート出力の遷移時間差の拡大は同様に抑制されるようになる。
【００６６】
またこれ以外にも、信号配線と高電位／低電位シールド配線との配設間隔を偏倚させたり、両シールド配線の材質特性を異ならせたりすること等でも、上記寄生容量Ｃｐ，Ｃｇの大小関係の設定を行うことができる。
【００６７】
・上記実施形態での利得係数の比βｐ／βｎおよび寄生容量Ｃｐ，Ｃｇの相関設定は、ＡＮＤやＯＲ、ＮＡＮＤ、ＮＯＲ、フリップフロップ等のようなインバータ以外のゲートを、駆動側および被動側のいずれか一方または双方に備えるゲート間配線構造についても、同様に適用することができる。要は、相補型の出力トランジスタを有して信号配線を駆動する駆動ゲートを備えるゲート間配線構造であれば、上記実施形態と同様或いはそれに準じた態様での上記相関設定を適用することで、シールド配線の設置に伴うゲート出力の遷移時間差の拡大を好適に抑制することができる。
【００６８】
（他の構成例）
なお、上述したような利得係数の比βｐ／βｎ、寄生容量Ｃｐ，Ｃｇの相関設定は、出力電位Ｖｏｕｔの立ち上げ／立ち下げの遷移速度差の低減以外の目的に用いることもできる。
【００６９】
例えば出力電位Ｖｏｕｔの立ち上げ／立ち下げのいずれか一方のみを特化して高速化する目的で、上記相関設定を用いることができる。出力電位Ｖｏｕｔの立ち上げのみを特化して高速化することは、図７に示すように、駆動ＣＭＯＳインバータの出力トランジスタの利得係数の比βｐ／βｎを、１．０を超える大きい値に設定するとともに、高電位シールド配線側の寄生容量Ｃｐを低電位シールド配線の寄生容量Ｃｇに比して十分大きくすることで実現できる。また出力電位Ｖｏｕｔの立ち下げのみを特化して高速化することは、
駆動ＣＭＯＳインバータの出力トランジスタの利得係数の比βｐ／βｎを、０．５を下回る小さい値に設定するとともに、高電位シールド配線側の寄生容量Ｃｐを低電位シールド配線の寄生容量Ｃｇに比して十分小さくすることで実現できる。すなわち、出力電位Ｖｏｕｔの立ち上げ、立ち下げのうち、偏倚した上記利得係数の比βｐ／βｎの設定を通じて高速化された側の配線負荷がより小さくなるように、寄生容量Ｃｐ，Ｃｇの大小関係を設定すれば、その高速化された側の更なる高速化が図られる。
【００７０】
このように、立ち上げ／立ち下げの遷移時間に対し、出力トランジスタの出力特性が与える影響と信号配線の配線負荷が与える影響とを相互作用させることで、駆動ゲートおよび信号配線を含めたゲート間配線構造全体として、好ましい遷移時間特性を得ることが可能である。すなわち、出力トランジスタの利得係数の比βｐ／βｎ、両シールド配線の寄生容量Ｃｐ，Ｃｇを相互に関連付けて設定することで、各々を単体で設定しては得ることのできない好適な特性を備えたゲート間配線構造を有した半導体回路装置を構成することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の一実施形態についてそのゲート間配線構造を示す模式図。
【図２】同ゲート間配線構造の駆動ＣＭＯＳインバータの（Ａ）回路構成を示す回路図および（Ｂ）直流伝達特性を示すグラフ。
【図３】同ＣＭＯＳインバータの動作態様を示すタイムチャート。
【図４】駆動ＣＭＯＳインバータとは逆の特性を有するＣＭＯＳインバータの直流伝達特性を示すグラフ。
【図５】同実施形態のゲート間配線構造の他の構成例の模式図。
【図６】同実施形態のゲート間配線構造の更に他の構成例の模式図。
【図７】他の構成例についてそのゲート間配線構造を示す模式図。
【図８】一般的なＣＭＯＳインバータの直流伝達特性を示すグラフ。
【符号の説明】
【００７２】
１０，１０’…駆動ＣＭＯＳインバータ（相補型の出力トランジスタを有する駆動ゲート）、１１，１１’…被動ＣＭＯＳインバータ（相補型の入力トランジスタを有する被動ゲート）、ＬＯ…信号配線、ＳＨ…高電位シールド配線、ＳＬ…低電位シールド配線、Ｃｐ…高電位シールド配線・信号配線間の寄生容量、Ｃｇ…低電位シールド配線・信号配線間の寄生容量、βｐ…駆動ＣＭＯＳインバータのｐＭＯＳの利得係数、βｎ…駆動ＣＭＯＳインバータのｎＭＯＳの利得係数、βｐｉ…被動ＣＭＯＳインバータのｐＭＯＳの利得係数、βｎｉ…被動ＣＭＯＳインバータのｎＭＯＳの利得係数。
【図１】
2006179554.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006179554.tif 000008
【図７】
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【図８】
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