(57)【要約】【課題】  差動伝送時の伝送路に生じるノイズを有効に低減できるノイズフィルタを備えた半導体装置を提供する。【解決手段】  同相の信号成分からなるコモンモードノイズが入力端子３０および３２から入力されると、それぞれの信号成分により生じる磁束が互いに強め合い、インダクタンスは増大する。そのため、コモンモードノイズは、通過を阻害されて減衰する。また、出力端子３８と４０とを短絡した場合に、入力端子３０または３２から見たインダクタンスは、Ｌ＝２（１−ｋ）Ｌｓであり、鉄心が存在しないので漏れ磁束が多く、結合係数ｋは１より小さい。そのため、ノーマルモードノイズに対しても十分大きなインダクタンスが生じ、ノーマルモードノイズは、通過を阻害されて減衰する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板上に積層された複数の配線層を含む半導体装置であって、
前記複数の配線層のうち少なくとも１つの配線層に形成されるノイズフィルタを備え、
前記ノイズフィルタは、
第１の入力端子と、
第１の出力端子と、
前記第１の入力端子と前記第１の出力端子との間に配置された第１のインダクタと、
前記第１の出力端子と基準電位との間に配置された第１のキャパシタと、
第２の入力端子と、
第２の出力端子と、
前記第２の入力端子と前記第２の出力端子との間に配置された第２のインダクタと、
前記第２の出力端子と前記基準電位との間に配置され、前記第１のキャパシタと容量が略一致する第２のキャパシタとを含み、
前記第１のインダクタは、前記第２のインダクタとの間で相互インダクタンスを生じるように配置され、
前記第１のインダクタの配線の幅は、前記第２のインダクタの配線の幅と略一致し、
前記第１のインダクタの前記配線層の各々における配線の全長は、前記第２のインダクタの前記配線層の各々における配線の全長とそれぞれ略一致する、半導体装置。
【請求項２】
前記第１および第２のインダクタは、前記半導体基板の面内方向においてスパイラル状の配線からなる、請求項１に記載の半導体装置。
【請求項３】
前記第１および第２のインダクタは、さらに、前記半導体基板の垂直方向において互いにねじり合わされた形状の配線からなる、請求項２に記載の半導体装置。
【請求項４】
前記第１のインダクタは、前記第１および第２の入力端子の中間点と前記第１および第２の出力端子の中間点とを結ぶ線に対して、前記第２のインダクタと対称となるように構成される、請求項２に記載の半導体装置。
【請求項５】
前記ノイズフィルタは、前記基準電位と接続され、かつ、前記半導体基板と前記第１および第２のインダクタとの間に配置されるシールド部をさらに含み、
前記シールド部は、前記第１および第２のインダクタを構成する配線と直交するような配線を含む、請求項１〜４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、特に、差動伝送時に生じるノイズを低減するノイズフィルタを備えた半導体装置に関するものである。
【背景技術】
【０００２】
差動伝送方式は、平衡伝送方式とも呼ばれ、一対の伝送線路間の差信号を用いる伝送方式である。差動伝送方式は、伝送経路にグランドを含まないので、グランドの電位差による影響を受けず、一般にノイズ耐性が高い。そのため、高速信号伝送や高周波信号伝送を行う場合によく用いられる。
【０００３】
信号伝送時に生じるノイズは、主として、ノーマルモードノイズ（正相雑音）とコモンモードノイズ（同相雑音）とに分けられる。
【０００４】
ノーマルモードノイズは、ペアとなる伝送線路間に異なった電位をもって生じるノイズである。ノーマルモードノイズは、伝送される信号と周波数帯域が近接していなければ、周波数フィルタを用いて低減される。
【０００５】
一方、コモンモードノイズは、一対の伝送線路間に等しい電位をもって生じるノイズであり、伝送線路がアンテナとして作用して外部からノイズを受ける場合や伝送線路の不平衡、すなわち、伝送線路における往路と帰路との回路特性が同一ではない場合に発生する。そのため、コモンセントロイド配置などのレイアウトの工夫やコモンモードフィードバック回路などの回路上の工夫が行われている。
【０００６】
さらに、コモンモードノイズを互いに打ち消すコモンモードチョークコイルなどが用いられる場合もある。特許文献１には、コモンモードチョークコイルとキャパシタとを任意に組み合わせることで、所望のフィルタ特性が得られる端末機器用のノイズフィルタが開示されている。
【０００７】
ところで、近年、電子機器のＥＭＣ（ElectroMagnetic Compatibility：電磁環境適合性）／ＥＭＩ（ElectroMagnetic Interference：電磁妨害）対策の要求が高まってきており、電子機器を構成する半導体集積回路自体のノイズ低減対策も重要となっている。そこで、特許文献２に開示されるように、コモンモードチョークコイルを内蔵し、ノイズを低減させる半導体集積回路が提案されている。
【０００８】
しかし、チョークコイルは、透磁率の高い鉄やニッケルなどからなる鉄心を必要とするため、限りなく不純物を排除する必要があるシリコン半導体集積回路の製造プロセスにおいては、金属による汚染が問題となり、現実的ではない。
【０００９】
そのため、半導体集積回路内に設けられた、演算増幅器（オペアンプ）とＲＣ回路とからなるアクティブフィルタを用いてコモンモードノイズを低減させることが行われる。
【００１０】
また、特許文献３に開示されるように、ＲＣ回路からなるノイズフィルタを備える半導体集積回路も提案されている。
【特許文献１】実開平０６−７７３２４号公報
【特許文献２】特開２００３−１８２２４号公報
【特許文献３】特開平０９−２８４０７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述のようなアクティブフィルタによりコモンモードノイズを低減させるためには、演算増幅器のＣＭＲＲ（Common Mode Rejection Ratio：コモンモード除去比）が高くなるように設計する必要がある。そのため、カスコード構造などを採用せざるを得ず、回路規模が大きくなる。また、近年では、デザインルールの小型化に伴い、電源電圧が低下しており、ＣＭＲＲの高い演算増幅器を設計することが非常に困難となっている。さらに、上述のようなアクティブフィルタの周波数帯域は狭く、高周波数領域に存在するノイズの低減は困難である。
【００１２】
一方、半導体集積回路内に製作された抵抗は、製造プロセス上の制約から、インダクタに比較して、その値のばらつきが大きい。そのため、ＲＣ回路からなるノイズフィルタは、伝送線路に直列に挿入される抵抗値のばらつきにより伝送路の不平衡が生じ、ノイズの発生源となってしまうという問題がある。
【００１３】
そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、差動伝送時の伝送路に生じるノイズを有効に低減できるノイズフィルタを備えた半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
この発明は、半導体基板上に積層された複数の配線層を含む半導体装置であって、複数の配線層のうち少なくとも１つの配線層に形成されるノイズフィルタを備える。ノイズフィルタは、第１の入力端子と、第１の出力端子と、第１の入力端子と第１の出力端子との間に配置された第１のインダクタと、第１の出力端子と接地電位との間に配置された第１のキャパシタと、第２の入力端子と、第２の出力端子と、第２の入力端子と第２の出力端子との間に配置された第２のインダクタと、第２の出力端子と接地電位との間に配置され、第１のキャパシタと容量が略一致する第２のキャパシタとを含み、第１のインダクタは、第２のインダクタとの間で相互インダクタンスを生じるように配置され、第１のインダクタの配線の幅は、第２のインダクタの配線の幅と略一致し、第１のインダクタの配線層の各々における配線の全長は、第２のインダクタの配線層の各々における配線の全長とそれぞれ略一致する。
【発明の効果】
【００１５】
この発明によれば、第１の入力端子および第２の入力端子から入力されたノイズによりそれぞれのインダクタが発生する磁束は互いに影響し合う。そのため、ノイズに対するインダクタンスは、インダクタ単体の場合に比較して増加するため、ノイズは通過を阻害される。また、インダクタは、抵抗などに比較して高い精度で製作できるので、伝送路の不平衡が生じにくい。よって、伝送路に生じるノイズを有効に低減できるノイズフィルタを実現できる。
【発明を実施するための最良の形態】
【００１６】
この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。
【００１７】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置に含まれる差動インダクタ２００を示す図である。
【００１８】
図１（ａ）は、差動インダクタ２００の透過平面図である。
図１（ｂ）は、図１（ａ）のＩｂ−Ｉｂ線断面図である。
【００１９】
図１（ａ），（ｂ）を参照して、差動インダクタ２００は、４層アルミ配線のＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化物半導体）を使用した半導体集積回路から構成される。そして、シリコン基板７０の表面に層間膜（絶縁層）７２を介して、インダクタ３４および３６が形成される。また、インダクタ３４および３６の表面は、パッシベーション膜７４で覆われる。
【００２０】
インダクタ３４は、入力端子３０と、スパイラル状配線７６と、ビィアホール４６と、交差部配線８０と、引出線４２と、出力端子３８とからなる。
【００２１】
入力端子３０、スパイラル状配線７６および出力端子３８は、第４アルミ配線層に形成される。また、交差部配線８０および引出線４２は、第３アルミ配線層に形成される。入力端子３０は、スパイラル状配線７６、ビィアホール４６、交差部配線８０および引出線４２を介して出力端子３８と接続される。また、スパイラル状配線７６は、ビィアホール４６を介して交差部配線８０と接続される。
【００２２】
一方、インダクタ３６は、入力端子３２と、スパイラル状配線７８と、ビィアホール４６と、交差部配線８１と、引出線４４と、出力端子４０とからなる。
【００２３】
入力端子３２、スパイラル状配線７８および出力端子４０は、第４アルミ配線層に形成される。また、交差部配線８１および引出線４４は、第３アルミ配線層に形成される。入力端子３２は、スパイラル状配線７８、ビィアホール４６、交差部配線８１および引出線４４を介して出力端子４０と接続される。また、スパイラル状配線７８は、ビィアホール４６を介して交差部配線８１と接続される。
【００２４】
スパイラル状配線７６，７８、交差部配線８０，８１および引出線４２，４４は、いずれも配線幅Ｗで、かつ、隣接する配線と配線間隔Ｄをもって形成される。そして、インダクタ３４，３６は、全体として内側に向けて時計回りに１．５回巻いたスパイラル状となっている。また、インダクタ３４，３６のそれぞれの中心点Ｏ，Ｏ’から、最外郭の配線の中心線までの距離はともにＬで等しい。
【００２５】
さらに、第４アルミ配線層に形成された、スパイラル状配線７６の全長とスパイラル状配線７８の全長とは同一であり、第３アルミ配線層に形成された、交差部配線８０および引出線４２の全長と、交差部配線８１および引出線４４の全長とは同一である。したがって、インダクタ３４を構成するスパイラル状配線７６、交差部配線８０および引出線４２の全長と、インダクタ３６を構成するスパイラル状配線７８、交差部配線８１および引出線４４の全長とは一致する。
【００２６】
ところで、インダクタは、Ｑ値（Quality Factor）を用いて評価される。Ｑ値は、単位時間内に失われるエネルギーと蓄積エネルギーとの比である。一般的に、配線とシリコン基板７０との間が離れるほど生じる損失は少なくなる。そのため、インダクタのＱ値を大きくするためには、できるだけ上位層に配線を形成し、損失を少なくすることが望ましい。
【００２７】
そのため、たとえば、第４および第１アルミ配線層に形成され、シリコン基板７０に対して平行に磁束が生じるようなコイル形状の配線で構成されるインダクタに比較して、第４および第３アルミ配線層に形成された配線で構成されるインダクタ３４，３６は、Ｑ値が高く、損失を低減できる。
【００２８】
図２は、差動インダクタ２００の等価回路図である。
図２を参照して、インダクタ３４，３６は、いずれもπ型等価回路モデルとして表すことができる。
【００２９】
インダクタ３４は、入力端子３０と出力端子３８との間に接続されるインダクタンスＬｓと抵抗Ｒｓとの直列回路をもつ。そして、キャパシタンスＣｏｘ１ならびに抵抗Ｒｓｉ１およびキャパシタンスＣｓｉ１の並列回路からなる直列回路が、入力端子３０と接地電位との間に接続される。また、キャパシタンスＣｏｘ２ならびに抵抗Ｒｓｉ２およびキャパシタンスＣｓｉ２の並列回路からなる直列回路が、出力端子３８と接地電位との間に接続される。
【００３０】
キャパシタンスＣｏｘ１，Ｃｏｘ２は、それぞれ入力端子３０側および出力端子３８側に存在する酸化膜容量である。また、キャパシタンスＣｓｉ１，Ｃｓｉ２は、それぞれ入力端子３０側および出力端子３８側に存在するシリコン基板７０とグランドとの容量である。さらに、抵抗Ｒｓｉ１，Ｒｓｉ２は、それぞれ入力端子３０側および出力端子３８側に存在するシリコン基板７０とグランドとの抵抗である。
【００３１】
上述のように、インダクタ３４を構成するスパイラル状配線７６、交差部配線８０および引出線４２の全長と、インダクタ３６を構成するスパイラル状配線７８、交差部配線８１および引出線４４の全長とは同一であり、かつ、いずれの配線も同一の配線幅Ｗである。よって、インダクタ３４とインダクタ３６とにおいて、インダクタンスＬｓ，抵抗Ｒｓは、それぞれ一致する。
【００３２】
また、酸化膜容量は、シリコン基板７０に対する配線の面積およびシリコン基板７０に対する配線の距離に応じて決まる。そのため、上述のように、第４および第３アルミ配線層に形成されたそれぞれの配線の全長が同一であり、かつ、いずれの配線も同一の配線幅Ｗであるので、インダクタ３４とインダクタ３６とにおいて、キャパシタンスＣｏｘ１，Ｃｏｘ２は、それぞれ一致する。
【００３３】
さらに、同一のシリコン基板７０上に形成されているためインダクタ３４とインダクタ３６とにおいて、キャパシタンスＣｓｉ１，Ｃｓｉ２および抵抗Ｒｓｉ１，Ｒｓｉ２は、それぞれ一致する。
【００３４】
したがって、インダクタ３６は、インダクタ３４と同一の等価回路となる。
そして、インダクタ３４とインダクタ３６とは、相互インダクタンスＭをもつ。図１（ａ）に示すように、インダクタ３４とインダクタ３６とは、巻き方向が同一であるので、入力端子３０および３２から同相の信号が入力されると、インダクタ３４，３６が発生する磁束は互いに強め合う。
【００３５】
したがって、同相の信号成分からなるコモンモードノイズが入力端子３０および３２から入力されると、それぞれの信号成分により発生する磁束が互いに強め合い、入力端子３０および３２から見たインダクタンスは増大する。そのため、コモンモードノイズに対してインピーダンスは増大し、コモンモードノイズは、差動インダクタ２００の通過を阻害されて減衰する。
【００３６】
一方、入力端子３０から正相の信号が入力され、入力端子３２から逆相の信号が入力されると、インダクタ３４，３６が発生する磁束は互いに弱め合う。よって、出力端子３８と出力端子４０とを短絡した場合に、入力端子３０または３２から見たインダクタンスＬは、Ｌ＝２Ｌｓ−２Ｍとなる。ここで、相互インダクタンスＭは、結合係数ｋを用いて、Ｍ＝ｋＬｓと表すことができので、入力端子３０または３２から見たインダクタンスＬは、Ｌ＝２（１−ｋ）Ｌｓと変形できる。
【００３７】
コモンモードチョークコイルなどでは、鉄心を介して２つのインダクタが結合されているので、漏れ磁束が少なく、結合係数ｋは１に近い。そのため、入力端子３０または３２から見たインダクタンスＬは、ゼロに近づく。一方、差動インダクタ２００においては、鉄心が存在しないので、漏れ磁束が多く、結合係数ｋは１より小さくなる。そのため、入力端子３０または３２から見たインダクタンスＬは、インダクタンスＬｓと比較して十分大きな値となる。
【００３８】
したがって、入力端子３０から正相の信号が入力され、入力端子３２から逆相の信号が入力されることになるノーマルモードノイズに対して十分なインダクタンスが生じる。そのため、ノーマルモードノイズは、差動インダクタ２００の通過を阻害されて減衰する。
【００３９】
図３は、この実施の形態１に従う半導体装置における差動伝送装置３００の概略構成図である。
【００４０】
図３を参照して、差動伝送装置３００は、同一の集積回路上に配置される、送信部６と、伝送線路８と、終端回路１０と、ノイズフィルタ２５０と、受信部１２とからなる。
【００４１】
入力端子２，４から入力された差動信号は、伝送線路８を伝送して、出力端子１４，１６から出力される。
【００４２】
送信部６は、入力端子２，４から差動信号を受ける。そして、送信部６は、入力された差動信号を所定のレベルに調整し、伝送線路８を介して送信する。
【００４３】
伝送線路８は、送信部６から送信された差動信号を伝搬させる。伝送線路８は、半導体集積回路のグローバル配線層に形成される。通常では、グローバル配線層は、損失の最も少ない最上層である。
【００４４】
終端回路１０は、伝送線路８とノイズフィルタ２５０との間に配置され、ノイズフィルタ２５０の入力端における差動信号の反射を抑制する。
【００４５】
ノイズフィルタ２５０は、差動インダクタ２００と、出力端子３８と接地電位との間に接続されるキャパシタ２０と、出力端子４０と接地電位との間に接続されるキャパシタ２２とからなる。また、キャパシタ２０の容量とキャパシタ２２の容量とは同一である。そして、ノイズフィルタ２５０は、伝送線路８を伝搬する過程で差動信号に生じたノイズを低減する。
【００４６】
受信部１２は、ノイズフィルタ２５０を通過した差動信号を所定のレベルに調整し、出力端子１４，１６から出力する。
【００４７】
上述のように、ノイズフィルタ２５０は、伝送線路８の伝搬過程において生じるコモンモードノイズおよびノーマルモードノイズを低減するため、伝送線路８を介して差動信号を長距離伝送してもノイズの影響を抑制できる。
【００４８】
なお、ＣＭＯＳプロセスにおいては、２つのポリシリコン層を用いた容量（ポリＳｉ−ポリＳｉ容量）、ポリシリコン層と金属配線層とを用いた容量（ＭＩＳ容量：Metal Insulator Silicon容量）、２つの金属配線層を用いた容量（ＭＩＭ容量：Metal Insulator Metal容量）およびＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いた容量（ＭＯＳ容量）などのように固定容量をもつキャパシタを形成できる。また、ＭＯＳトランジスタからなるバラクタを用いてコントロール電圧を調整することにより、可変容量をもつキャパシタを形成することもできる。
【００４９】
そのため、所定の固定特性をもつノイズフィルタを製作する場合には、固定容量をもつキャパシタ２０，２２を形成すればよく、特性が変化するノイズフィルタを製作する場合には、可変容量をもつキャパシタ２０，２２を形成すればよい。
【００５０】
さらに、複数のノイズフィルタを直列に接続し、高次の特性をもつフィルタを構成することもできる。
【００５１】
図４は、２つのノイズフィルタ２５０を直列接続した差動伝送装置３０２の概略構成図である。
【００５２】
図４を参照して、２つのノイズフィルタ２５０を直列に接続して伝送線路８と受信部１２との間に配置することにより、ノイズ低減効果を高めることができる。
【００５３】
たとえば、ノイズフィルタ２５０が所定の遮断周波数をもつ低域通過フィルタである場合には、直列に接続することで、遮断周波数以上における減衰量が２乗に比例して増大する。そのため、より高いノイズ低減効果を得ることができる。さらに、異なる遮断周波数をもつ低域通過フィルタと高域通過フィルタとを直列に接続することにより、帯域通過フィルタを実現することもできる。
【００５４】
なお、実施の形態１においては、図１（ａ）に示すように、１．５回巻いたスパイラル状の配線で形成されるインダクタ３４，３６について説明したが、特に巻数に関して制限されることはなく、所望するフィルタ特性に応じて巻数を設定すればよい。
【００５５】
実施の形態１によれば、２つのインダクタの巻き方向が同一であるので、同相の信号成分からなるコモンモードノイズが入力すると、発生する磁束は互いに強め合う。そのため、コモンモードノイズに対するインダクタンスは増大する。一方、正相の信号成分からなるノーマルモードノイズが入力すると、発生する磁束は互いに弱め合うが、鉄心が存在しないので漏れ磁束が大きい。そのため、ノーマルモードノイズに対するインダクタンスは十分大きい。よって、コモンモードノイズおよびノーマルモードノイズのいずれに対しても有効なノイズフィルタを実現できる。
【００５６】
また、実施の形態１によれば、インダクタンスは主に配線距離に応じて決まり、その精度は、ＣＭＯＳの最小デザインルールよりもはるかに大きい１００μｍオーダーでよい。よって、抵抗素子に比較して製造のばらつきが少なく、抵抗素子を含んだＲＣ回路からなるノイズフィルタと比較して、不平衡が生じにくいノイズフィルタを実現できる。
【００５７】
さらに、実施の形態１によれば、２つのインダクタは、シリコン基板と離れた第４および第３アルミ配線層に形成されるので、損失を抑制できる。よって、伝送線路に挿入した場合に、信号の減衰量が少ないノイズフィルタを実現できる。
【００５８】
さらに、実施の形態１によれば、受動素子であるインダクタとキャパシタとからなるフィルタであるため、ノイズレベルに応じた減衰量を得られる。よって、アクティブフィルタを用いる場合と比較して、動作電圧によらずノイズレベルの高いノイズを有効に低減でき、また、必要とする面積を抑制したノイズフィルタを実現できる。
【００５９】
［実施の形態２］
上述の実施の形態１においては、スパイラル状の配線からなる差動インダクタについて説明した。
【００６０】
一方、実施の形態２においては、さらに、互いにねじり合わされた配線からなる差動インダクタについて説明する。
【００６１】
図５は、この発明の実施の形態２に従う半導体装置に含まれる差動インダクタ２０２の構造図である。
【００６２】
図５（ａ）は、差動インダクタ２０２の透過平面図である。
図５（ｂ）は、図５（ａ）のＶｂ−Ｖｂ線断面図である。
【００６３】
図５（ａ），（ｂ）を参照して、差動インダクタ２０２は、図１に示す差動インダクタ２００と同様に、４層アルミ配線のＣＭＯＳを使用した半導体集積回路から構成される。そして、差動インダクタ２０２は、インダクタ６２および６４からなる。
【００６４】
インダクタ６２は、入力端子３０と、スパイラル状配線８２と、ビィアホール４６と、交差部配線８６と、引出線９０と、出力端子３８とからなる。
【００６５】
入力端子３０、スパイラル状配線８２および出力端子３８は、第４アルミ配線層に形成される。また、交差部配線８６および引出線９０は、第３アルミ配線層に形成される。入力端子３０は、スパイラル状配線８２、ビィアホール４６、交差部配線８６および引出線９０を介して出力端子３８と接続される。また、スパイラル状配線８２は、ビィアホール４６を介して交差部配線８６と接続される。
【００６６】
一方、インダクタ６４は、入力端子３２と、スパイラル状配線８４と、ビィアホール４６と、交差部配線８８と、引出線９２と、出力端子４０とからなる。
【００６７】
入力端子３２、スパイラル状配線８４および出力端子４０は、第４アルミ配線層に形成される。また、交差部配線８８および引出線９２は、第３アルミ配線層に形成される。入力端子３２は、スパイラル状配線８４、ビィアホール４６、交差部配線８８および引出線９２を介して出力端子４０と接続される。また、スパイラル状配線８４は、ビィアホール４６を介して交差部配線８８と接続される。
【００６８】
スパイラル状配線８２，８４および交差部配線８６，８８は、いずれも配線幅Ｗで、かつ、全体として内側に向けて時計回りに１．５回巻いたスパイラル状となっている。そして、スパイラル状配線８２，８４および交差部配線８６，８８は、互いにねじり合わされた形状となっている。さらに、第４アルミ配線層に形成された、スパイラル状配線８２の全長とスパイラル状配線８４の全長とは同一であり、第３アルミ配線層に形成された、交差部配線８６および引出線９０の全長と、交差部配線８８および引出線９２の全長とは同一である。
【００６９】
差動インダクタ２０２の等価回路は、図２に示す差動インダクタ２００の等価回路と同様であるので、以後の説明は繰返さない。
【００７０】
また、図３に示すノイズフィルタ２５０と同様に、差動インダクタ２０２を用いたノイズフィルタを構成できるので、以後の説明は繰返さない。
【００７１】
差動インダクタ２０２においては、インダクタ６２および６４をそれぞれ構成するスパイラル状配線８２，８４および交差部配線８６，８８が、互いにねじり合わされているので、インダクタ６２とインダクタ６４との電磁的結合度がより高い。そのため、インダクタ６２および６４は、外部からノイズを受けても、そのノイズを互いに打ち消し合い、差動インダクタ２０２自体のノイズ耐性が向上する。
【００７２】
なお、実施の形態２においては、図５（ａ）に示すように、１．５回巻いたスパイラル状の配線で形成されるインダクタ６２，６４について説明したが、特に巻数に関して制限されることはなく、所望するフィルタ特性に応じて巻数を設定すればよい。
【００７３】
実施の形態２によれば、実施の形態１における効果に加えて、差動インダクタに直接侵入するノイズを互いに打ち消しあうことができるので、ノイズの影響を抑制することができる。よって、よりノイズ耐性の高いノイズフィルタを実現できる。
【００７４】
［実施の形態３］
上述の実施の形態１および２においては、それぞれの入力端子から同相の信号が入力された場合に互いに強め合う方向に磁束を発生する差動インダクタについて説明した。
【００７５】
一方、実施の形態３においては、それぞれの入力端子から同相の信号が入力された場合に互いに弱め合う方向に磁束を発生する差動インダクタについて説明する。
【００７６】
図６は、この発明の実施の形態３に従う半導体装置に含まれる差動インダクタ２０４の構造図である。
【００７７】
図６（ａ）は、差動インダクタ２０４の透過平面図である。
図６（ｂ）は、図６（ａ）のＶＩｂ−ＶＩｂ線断面図である。
【００７８】
図６（ａ），（ｂ）を参照して、差動インダクタ２０４は、図１に示す差動インダクタ２００と同様に、４層アルミ配線のＣＭＯＳを使用した半導体集積回路から構成される。そして、差動インダクタ２０２は、インダクタ９４および９６からなる。
【００７９】
インダクタ９４は、入力端子３０と、スパイラル状配線９８と、ビィアホール４６と、交差部配線１０２と、引出線１０６と、出力端子３８とからなる。
【００８０】
入力端子３０、スパイラル状配線９８および出力端子３８は、第４アルミ配線層に形成される。また、交差部配線１０２および引出線１０６は、第３アルミ配線層に形成される。入力端子３０は、スパイラル状配線９８、ビィアホール４６、交差部配線１０２および引出線１０６を介して出力端子３８と接続される。また、スパイラル状配線９８は、ビィアホール４６を介して交差部配線１０２と接続される。
【００８１】
一方、インダクタ９６は、入力端子３２と、スパイラル状配線１００と、ビィアホール４６と、交差部配線１０４と、引出線１０８と、出力端子４０とからなる。
【００８２】
入力端子３２、スパイラル状配線８４および出力端子４０は、第４アルミ配線層に形成される。また、交差部配線１０４および引出線１０８は、第３アルミ配線層に形成される。入力端子３２は、スパイラル状配線１００、ビィアホール４６、交差部配線１０４および引出線１０８を介して出力端子４０と接続される。また、スパイラル状配線１００は、ビィアホール４６を介して交差部配線１０４と接続される。
【００８３】
スパイラル状配線９８，１００および交差部配線１０２，１０４は、上方から見て、いずれも配線幅Ｗで、全体として互いの巻き方向が逆になるように内側に向けて時計回りに１．５回巻いたスパイラル状となっている。また、インダクタ９４，９６の中心点Ｏから、最外郭の配線の中心線までの距離はともにＬで等しく、かつ、入力端子３０および３２の中間点と、出力端子３８および４０の中間点とを結んだＡ−Ａ線に対して対称となる。そのため、出力端子３８および４０に差動信号が入力されると、Ａ−Ａ線面が仮想的なグランド面となる。さらに、第４アルミ配線層に形成された、スパイラル状配線９８の全長とスパイラル状配線１００の全長とは同一であり、第３アルミ配線層に形成された、交差部配線１０２および引出線１０６の全長と、交差部配線１０４および引出線１０８の全長とは同一である。
【００８４】
差動インダクタ２０４の等価回路は、図２に示す差動インダクタ２００の等価回路と同様である。ただし、インダクタ９４とインダクタ９６とは、差動インダクタ２００と逆方向の相互インダクタンスＭをもつ。すなわち、図６（ａ）に示すように、インダクタ９４とインダクタ９６とは、巻き方向が逆であるので、入力端子３０および３２から同相の信号が入力されると、インダクタ９４，９６が発生する磁束は互いに弱め合う。
【００８５】
したがって、同相の信号成分からなるコモンモードノイズが入力端子３０および３２から入力されると、それぞれの信号成分により発生する磁束が互いに弱め合い、入力端子３０および３２から見たインピーダンスは減少する。そのため、コモンモードノイズは、差動インダクタ２０４の通過を阻害されず、減衰しない。
【００８６】
一方、入力端子３０から正相の信号が入力され、入力端子３２から逆相の信号が入力されると、インダクタ９４，９６が発生する磁束は互いに強め合う。よって、出力端子３８と出力端子４０とを短絡した場合に、入力端子３０または３２から見たインダクタンスＬ’は、Ｌ’＝２Ｌｓ＋２Ｍとなる。そのため、入力端子３０または３２から見たインダクタンスＬ’は、相互インダクタンスＭに応じて増大する。
【００８７】
したがって、入力端子３０から正相の信号が入力され、入力端子３２から逆相の信号が入力されることになるノーマルモードノイズに対して、インダクタンスが増大する。そのため、ノーマルモードノイズは、差動インダクタ２０４の通過を阻害されて減衰する。
【００８８】
また、図３に示すノイズフィルタ２５０と同様に、差動インダクタ２０４を用いたノイズフィルタを構成できるので、以後の説明は繰返さない。
【００８９】
なお、実施の形態３においては、図６（ａ）に示すように、１．５回巻いたスパイラル状の配線で形成されるインダクタ９４，９６について説明したが、特に巻数に関して制限されることはなく、所望するフィルタ特性に応じて巻数を設定すればよい。
【００９０】
実施の形態３によれば、差動インダクタの自己インダクタンスに加え、相互インダクタンスがノーマルモードノイズの通過を妨げる。そのため、インダクタのみからなるノイズフィルタに比較して、同様の効果を得るための配線距離が短くて済む。よって、半導体上の限られた面積でノイズ低減効果の高いノイズフィルタを実現できる。
【００９１】
［実施の形態４］
実施の形態４においては、グランド・シールドをさらに備えた差動インダクタについて説明する。
【００９２】
図７は、この発明の実施の形態４に従う半導体装置に含まれる差動インダクタ２０６の構造図である。
【００９３】
図７（ａ）は、差動インダクタ２０６の透過平面図である。
図７（ｂ）は、図７（ａ）のＶＩＩｂ−ＶＩＩｂ線断面図である。
【００９４】
図８は、グランド・シールド１１０の透過平面図である。
図７（ａ），（ｂ）および図８を参照して、差動インダクタ２０６は、図６に示す差動インダクタ２０４において、第１アルミ配線層にグランド・シールド１１０をさらに形成したものである。
【００９５】
グランド・シールド１１０は、図示しないグランドと接続され、インダクタ９４および９６からシリコン基板７０へ流れ込む誘導電流を抑制する。そして、グランド・シールド１１０は、インダクタ９４，９６を構成するスパイラル状配線９８，１００および交差部配線１０２，１０４のそれぞれと直交するように形成される。このように形成することで、グランド・シールド１１０自体に生じる誘導電流を抑制できる。
【００９６】
図９は、差動インダクタ２０６の等価回路図である。
図９を参照して、差動インダクタ２０６の等価回路は、図２に示す差動インダクタ２００の等価回路に比較して、シリコン基板７０に起因するキャパシタンスＣｓｉ１，Ｃｓｉ２および抵抗Ｒｓｉ１，Ｒｓｉ２が除去されている。
【００９７】
そのため、差動インダクタ２０６においては、シリコン基板７０における抵抗損が抑制される。よって、差動インダクタ２０６とキャパシタ２０，２２とからなるノイズフィルタを伝送線路に配置した場合の伝送損失を低減でき、信号の減衰によるひずみなどを防止できる。
【００９８】
なお、実施の形態４においては、差動インダクタ２０４に対してグランド・シールド１１０をさらに備える場合について説明したが、図１および図５に示す差動インダクタ２００，２０４に対しても同様に適用できる。その場合には、上述したように、各々のインダクタを構成するスパイラル状配線および交差部配線のそれぞれと直交するようにグランド・シールドを形成する。
【００９９】
また、実施の形態４においては、図７（ｂ）に示すように、第１アルミ配線層に形成されるグランド・シールドについて説明したが、インダクタの下層に形成されれば同様の効果を得ることができ、第２アルミ配線層またはポリシリコン層に形成してもよい。
【０１００】
さらに、グランド・シールドは、シリコン基板上に形成したインダクタに対して有効であるため、ＣＭＯＳプロセスで製作したインダクタに限らず、ＢｉＣＭＯＳプロセスで製作したインダクタに対しても適用できる。
【０１０１】
実施の形態４によれば、差動インダクタとシリコン基板との間に接地電位と接続されたグランド・シールドが形成されるので、差動インダクタからシリコン基板への誘導電流を低減でき、シリコン基板で生じる損失を抑制できる。よって、差動フィルタを伝送線路へ挿入した場合にも、信号の損失を抑制できるため、損失の少ない優れたノイズフィルタを実現できる。
【０１０２】
［他の変形例］
上述の実施の形態１〜４においては、シリコン基板上に形成した集積回路で差動インダクタを実現する場合について説明したが、ＧａＡｓ基板上やＧａＮ基板上に形成した集積回路で実現してもよく、また、化合物半導体基板上やＳｉＣ基板上の集積回路で差動インダクタを実現してもよい。
【０１０３】
また、上述の実施の形態１〜４においては、２層のアルミ配線層を用いて差動インダクタを実現する場合について説明したが、エレクトロマイグレーションに対する耐性を向上させるために、複数の配線層にわたる配線で差動インダクタを実現してもよい。たとえば、第４および第３アルミ配線層を使用する上部配線と、第２および第１アルミ配線層を使用する下部配線とで差動インダクタを実現してもよい。さらに、アルミ配線に代えて銅配線を用いても、エレクトロマイグレーションに対する耐性を向上できる。
【０１０４】
さらに、上述の実施の形態１〜４に示したノイズフィルタは、高速デジタル信号および高周波アナログ信号のいずれの伝送にも適用できる。なお、高周波アナログ信号を伝送する場合には、含まれる周波数帯域が限られるので、差動インダクタと出力端子に接続されるキャパシタとを調整し、送信する信号に対するインピーダンスマッチングを行うことにより、ノイズフィルタの入力端に接続される終端回路を省略することもできる。また、終端回路は、図３に示すように、抵抗のみからなるπ型回路に限られず、ノイズフィルタの入力端における信号反射を抑制できるものであればよい。
【０１０５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１０６】
【図１】この発明の実施の形態１に従う半導体装置に含まれる差動インダクタを示す図である。
【図２】差動インダクタの等価回路図である。
【図３】この発明の実施の形態１に従う半導体装置における差動伝送装置の概略構成図である。
【図４】２つのノイズフィルタを直列接続した差動伝送装置の概略構成図である。
【図５】この発明の実施の形態２に従う半導体装置に含まれる差動インダクタの構造図である。
【図６】この発明の実施の形態３に従う半導体装置に含まれる差動インダクタの構造図である。
【図７】この発明の実施の形態４に従う半導体装置に含まれる差動インダクタの構造図である。
【図８】グランド・シールドの透過平面図である。
【図９】差動インダクタの等価回路図である。
【符号の説明】
【０１０７】
２，４，３０，３２  入力端子、６  送信部、８  伝送線路、１０  終端回路、１２  受信部、１４，１６，３８，４０  出力端子、２０，２２  キャパシタ、３４，３６，６２，６４，９４，９６  インダクタ、４２，４４，１０６，１０８  引出線、４６  ビィアホール、７０  シリコン基板、７４  パッシベーション膜、７６，７８，８２，８４，９８，１００  スパイラル状配線、８０，８１，８６，８８，１０２，１０４  交差部配線、９０，９２  引出線、１１０  グランド・シールド、２００，２０４，２０６  差動インダクタ、２５０  ノイズフィルタ、３００，３０２  差動伝送装置、Ｃｏｘ１，Ｃｏｘ２，Ｃｓｉ１，Ｃｓｉ２  キャパシタンス、Ｄ  配線間隔、ｋ  結合係数、Ｌ，Ｌ’，Ｌｓ  インダクタンス、Ｍ  相互インダクタンス、Ｏ，Ｏ’  中心点、Ｒｓ，Ｒｓｉ１，Ｒｓｉ２  抵抗、Ｗ  配線幅。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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