(57)【要約】【課題】  ＤＲＡＭセルのリフレッシュ周期の温度依存を的確に補償し、動作マージンが小さくて済み、かつ消費電流の低減が可能なリフレッシュ周期発生回路を提供する。【解決手段】  本発明のリフレッシュ周期発生回路００１は、周囲温度に対して温度依存性を持つ周波数で発振する発振回路部００２と、発振回路部００２の発振出力を分周する分周回路０１５と、周囲温度を検出する温度検出器０１８と、温度検出器０１８の出力に基づき分周回路０１５からの複数の周波数の分周出力を切り替えて選択出力しリフレッシュ周期の基準となる信号を出力する選択回路０１７とを備え、発振回路部００２の発振周波数の温度依存性は所定の温度範囲内で正の温度係数を持つ一方、所定の温度範囲外では正の温度係数を持たず、選択回路０１７は所定の温度範囲外で分周出力を切り替えるように構成される。【選択図】  図１
2006031860.tif 000002
【特許請求の範囲】
【請求項１】
ＤＲＡＭセルをリフレッシュする際のリフレッシュ周期を発生するリフレッシュ周期発生回路であって、
周囲温度に対して温度依存性を持つ周波数で発振する発振回路部と、
前記発振回路部の発振出力を分周する分周回路と、
前記周囲温度を検出する温度検出器と、
前記温度検出器の出力に基づき前記分周回路からの複数の周波数の分周出力を切り替え可能に選択出力し、前記リフレッシュ周期の基準となる信号を出力する選択回路と、
を備え、前記発振回路部の発振周波数の温度依存性は、所定の温度範囲内で正の温度係数を持つ一方、前記所定の温度範囲外では正の温度係数を持たず、前記選択回路は、前記所定の温度範囲外で前記分周出力を切り替えることを特徴とするリフレッシュ周期発生回路。
【請求項２】
請求項１に記載のリフレッシュ周期発生回路において、前記ＤＲＡＭセルを含む半導体装置に搭載され、前記選択回路では、前記所定の温度範囲外の高温側での前記分周出力の切り替え温度が前記半導体装置の動作保証温度の範囲外に設定されることを特徴とするリフレッシュ周期発生回路。
【請求項３】
請求項１に記載のリフレッシュ周期発生回路において、前記ＤＲＡＭセルを含む半導体装置に搭載され、前記選択回路は、前記所定の温度範囲外の高温側で前記分周出力を切り替えないことを特徴とするリフレッシュ周期発生回路。
【請求項４】
請求項１に記載のリフレッシュ周期発生回路において、前記ＤＲＡＭセルを含む半導体装置に搭載され、前記選択回路は、前記所定の温度範囲外の低温側で前記分周出力を切り替える際、前記正の温度係数を持つ区間の前記発振回路部の消費電力に比べ、より少ない消費電力となる方向へ切り替えることを特徴とするリフレッシュ周期発生回路。
【請求項５】
請求項１に記載のリフレッシュ周期発生回路において、前記ＤＲＡＭセルを含む半導体装置に搭載され、前記発振回路部に比べより長い発振周期で発振する第２の発振回路部をさらに備え、前記所定の温度範囲外の低温側での前記分周出力の切り替えは、前記発振回路部を前記第２の発振回路部に切り替えて行うことを特徴とするリフレッシュ周期発生回路。
【請求項６】
請求項１から５のいずれかに記載のリフレッシュ周期発生回路において、前記所定の温度範囲外の高温側は、最高発振周波数の７７％以上の発振範囲とみなし、前記所定の温度範囲外の低温側は、最低発振周波数の１３０％以下の発振範囲とみなしたことを特徴とするリフレッシュ周期発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はリフレッシュ動作の必要なダイナミック型メモリセル（以降ＤＲＡＭセルという）を搭載し、自動的にリフレッシュ動作を行う機能を持つＤＲＡＭ製品、例えば汎用ＤＲＡＭ、ＳＤＲＡＭ、疑似ＳＲＡＭ、ＤＲＡＭ混載のシステムＬＳＩなどに関し、特にリフレッシュ周期を発生させるリフレッシュ周期発生回路に関する。
【背景技術】
【０００２】
ＤＲＡＭセルは、データとしての電荷を蓄える容量（キャパシタ）とデータの入出力をスイッチングするトランジスタで構成されている。このＤＲＡＭセルのデータ保持特性は、他の構成素子、例えばＭＯＳトランジスタなどの電気的特性に比べると温度依存性が非常に大きい。他の構成素子の電気的特性は、概ね電子のモビリティの温度依存によるものであり、温度が１０℃上がると約５％特性が遅くなることが知られている。一方、ＤＲＡＭセルのデータ保持特性は主としてＤＲＡＭセルの一部を構成するＰＮ拡散層の部分の接合リークによるもので、温度が１０℃上がると約半分のデータ保持特性（データ保持時間）となることが知られている。
【０００３】
近年、普及が進んでいる携帯用装置は、その形状が小型化すると共に電池でバックアップ可能に構成することが一般的になっている。そのため、このような携帯用装置は、持ち運びが容易になってきている。この種の携帯用装置に用いるＤＲＡＭ製品に関しても、自動的にリフレッシュをするセルフリフレッシュ（自動リフレッシュ）が導入され、これによりシステムの負担を軽くすることができる。セルフリフレッシュは、前記ＤＲＡＭ製品が、定期的にリフレッシュするためのリフレッシュタイマーを保持しており、指定時間になると、内部でリフレッシュ用のアドレス（ワード線アドレス）やクロックを発生し、自動的にリフレッシュを行うよう構成されている。
【０００４】
特にセルフリフレッシュ時は、携帯用装置は動いていないことが多いので発熱はなく、また持ち運び時などを考慮すると、実際の使用温度または周囲温度は常温程度であることが推測できる。そこで常温時(低温時)はデータの保持時間が長いのでセルフリフレッシュの周期を高温時よりも長くし、リフレッシュ動作に伴う消費電力を下げるようにリフレッシュの温度補償機能を持たせるようになってきた。
【０００５】
温度補償を持たせる手段として、特許文献１にさまざまな技法が示されている（ただし、本文献は温度依存をなくすための補償例が開示されている）。図４に発振周期が大きな倍率で温度変化をする発振器の従来例を示す。この従来例は、リフレッシュ周期のように大きな温度依存のあるシステムの補償に適している。図４に示す発振器は、バンドギャップ型基準電位発生回路（ＶＲＥＦ０）０１１、比較電圧発生回路（ＶＲＥＦ１）０１２、正の温度特性を持つ電流制御用バイアス発生回路（ＣＳＧＥＮ）０１３、発振器としてのリングオシレータ（Ｒ−ＯＳＣ）０１４から構成されている。
【０００６】
この例では、バンドギャップ型基準電位発生回路０１１より温度依存のない電圧ＶＢＧＲと温度依存を持つ電圧ＶＢＥを取出す。温度依存のない電圧ＶＢＧＲは比較電圧発生回路０１２に入力され、比較に適切な温度依存のない電圧ＶＲＴＲ０が生成される。電流制御用バイアス発生回路０１３では、電圧ＶＢＥ、ＶＲＴＲ０をともに入力して比較し、電流制御信号ＯＳＣＢＰ，ＯＳＣＢＮを生成し、この両信号がリングオシレータ０１４に入力される。リングオシレータ０１４では、電流制御信号ＯＳＣＢＰ，ＯＳＣＢＮにより発振周波数を制御し、出力としてリフレッシュ基準信号ＲＥＦＲＱを取出すように構成されている。次に、図４の発振器の具体的回路の構成例を示しながら、動作を説明する。
【０００７】
図５は図４の発振器に含まれるバンドギャップ型基準電位発生回路０１１の一例である。この例では、ＰチャネルトランジスタＱＰ０１，ＱＰ０２，ＱＰ０３、ＮチャネルトランジスタＱＮ０１，ＱＮ０２、バイポーラトランジスタＢＰ０１，ＢＰ０２，ＢＰ０３、および抵抗Ｒ０１，Ｒ０２による構成を示している。よく知られているようにバイポーラトランジスタＢＰ０１，ＢＰ０２のエミッタ面積の比と抵抗Ｒ０１，Ｒ０２の比を適切に選ぶことにより、温度依存のない基準電圧ＶＢＧＲを得ることができる。また、バイポーラトランジスタＢＰ０３のベースエミッタ間電圧に相当する電圧ＶＢＥも出力されている。この電圧ＶＢＥは、負の温度係数を持ち、温度が上がると電圧が下がる特性を有する。
【０００８】
図６は図４の発振器に含まれる比較電圧発生回路０１２の一例を示している。この例では、ＰチャネルトランジスタＱＰ０４，ＱＰ０５，ＱＰ０６、ＮチャネルトランジスタＱＮ０３，ＱＮ０４、電流源ＩＳ０３、および抵抗Ｒ０３〜Ｒ０８による構成を示している。比較電圧発生回路０１２の目的は、温度依存のない基準電圧ＶＢＧＲから、温度依存のない比較電圧ＶＲＴＲ０を生成することにある。また多数の抵抗Ｒ０４〜Ｒ０８が縦続接続される理由は、各抵抗の接続点から目的に合う電圧を選択するためである。
【０００９】
対を成すＰチャネルおよびＮチャネルトランジスタＱＰ０４，ＱＰ０５、ＱＮ０３，ＱＮ０４と電流源ＩＳ０３とは、一体的に差動増幅器を構成する。ＰチャネルトランジスタＱＰ０４，ＱＰ０５のミラー結合されたゲートは、ＰチャネルトランジスタＱＰ０５のドレインに接続される。ＰチャネルトランジスタＱＰ０４のドレイン電位は、ＰチャネルトランジスタＱＰ０６のゲートに入力され、このＰチャネルトランジスタＱＰ０６と抵抗Ｒ０３〜Ｒ０８の縦続接続によりほぼ基準電圧ＶＢＧＲに等しい電圧を抵抗Ｒ０３とＲ０４の接点に発生させる。この電圧を、前記差動増幅器で基準電圧ＶＢＧＲと比較しながら、抵抗Ｒ０４〜Ｒ０８で分圧することにより、温度依存のない所望の比較電圧ＶＲＴＲ０が得られる。
【００１０】
差動増幅器のＮチャネルトランジスタＱＮ０３のゲートに入力される基準電圧ＶＢＧＲに対応するＮチャネルトランジスタＱＮ０４のゲート電位が下がればＰチャネルおよびＮチャネルトランジスタＱＰ０５，ＱＮ０４を流れる電流は減少し、カレントミラー接続のＰチャネルトランジスタＱＰ０４，ＱＰ０５の共通接続のゲート電位は相対的に上がる。その結果、ＰチャネルトランジスタＱＰ０４，ＱＰ０５に流れる電流は低下し、ＮチャネルトランジスタＱＮ０３のドレイン電位、すなわちＰチャネルトランジスタＱＰ０６のゲート電位は下がるため、ＰチャネルトランジスタＱＰ０６はより強くオンし、それを流れる電流量は増加する。よってＰチャネルトランジスタＱＰ０６のドレインと、抵抗Ｒ０３〜Ｒ０８で抵抗分割された各接点の電位は上昇する。すなわち、差動増幅器の入力（ＮチャネルトランジスタＱＮ０４のゲート電位）を上昇させるフィードバック機構が働くことになる。よって、抵抗Ｒ０３〜Ｒ０８で抵抗分割することにより、温度依存のない所望の比較電圧が得られることがわかる。
【００１１】
図７は図４の発振器に含まれる正の温度特性を持つ電流制御用バイアス発生回路０１３の具体的な回路の一例を示している。この例では、ＰチャネルトランジスタＱＰ０７〜ＱＰ１０、ＮチャネルトランジスタＱＮ０５〜ＱＮ０９、および電流源ＩＳ０１、ＩＳ０２による構成を示している。電流源ＩＳ０１と、温度依存のない比較電圧ＶＲＴＲ０とベース−エミッタ間電圧ＶＢＥとを比較入力とするＰチャネルトランジスタＱＰ０７，ＱＰ０８と、ミラー結合されたＮチャネルトランジスタＱＮ０５，ＱＮ０６とは、一体的に増幅回路を構成する。この増幅回路の出力は、ＮチャネルトランジスタＱＮ０５と並列に結線されたＭＯＳダイオードＱＮ０７のゲート／ドレイン部に供給される。
【００１２】
ダイオード結合をしたＰチャネルトランジスタＱＰ０９と、前記増幅回路の出力をゲート電位とするＮチャネルトランジスタＱＮ０８とは、電源と接地電位間に直列に配置され、さらに定電流源ＩＳ０２とＮチャネルトランジスタＱＮ０８とが並列に配置される。前記ＰチャネルトランジスタＱＰ０９のゲート／ドレイン電位は、電流制御信号ＯＳＣＢＰとして出力される。また電流制御信号ＯＳＣＢＰをゲート入力とするＰチャネルトランジスタＱＰ１０とＭＯＳダイオードＱＮ０９とが、電源と接地電位間に直列に配置される。前記ＮチャネルトランジスタＱＮ０９のゲート／ドレイン電位は、電流制御信号ＯＳＣＢＮとして出力される。ここで定電流源ＩＳ０２としては、後に詳述するがゲートにハイレベルを与えた極小サイズのＮチャネルトランジスタを用いればよい。ＮチャネルトランジスタＱＮ０８がカットオフした場合でも、この回路から出力される電流制御信号ＯＳＣＢＰ、ＯＳＣＢＮが、常にＰチャネルトランジスタまたはＮチャネルトランジスタをオンするだけのレベルを維持できるように設定されている。
【００１３】
図８は図４の発振器に含まれるリングオシレータ０１４の一例を示している。この例では、ＰチャネルトランジスタＱＰ２１〜ＱＰ２ｎ、ＮチャネルトランジスタＱＮ２１〜ＱＮ２ｎ、およびインバータＩＮＶ２１〜ＩＮＶ２ｎによる構成を示している。尚、ｎは３以上の奇数を意味している。なぜなら、リングオシレータ０１４は、リング状に接続された構成を備えており、発振が連続するためには、奇数段のインバータが必要なことによる。また以降の説明では、１からｎまでの任意段のインバータまたはトランジスタを、ｉを付記して表現する。
【００１４】
電流制御用バイアス発生回路０１３から出力される電流制御信号ＯＳＣＢＰがＰチャネルトランジスタＱＰ２ｉにゲート入力されるとともに、同様に出力される電流制御信号ＯＳＣＢＮがＮチャネルトランジスタＱＮ２ｉにゲート入力される。これらＰチャネルおよびＮチャネルトランジスタＱＰ２ｉ、ＱＮ２ｉは、電源グランド間に挟まれたインバータＩＮＶ２ｉを奇数段リング状に結線することにより、発振器(リングオシレータ)を構成する。ＰチャネルトランジスタＱＰ２ｉとＮチャネルトランジスタＱＮ２ｉのサイズ比を、前記電流制御用バイアス発生回路０１３のトランジスタＱＰ１０とＱＮ０９のサイズ比に等しくし、前記インバータＩＮＶ２ｉのトランジスタより十分小さく作れば、インバータＩＮＶ２ｉの充放電能力はトランジスタＱＰ２ｉ，ＱＮ２ｉの電流量、すなわち電流制御信号ＯＳＣＢＰ，ＯＳＣＢＮの電位で決定される。リングオシレータ０１４の発振周期はそれを構成するインバータＩＮＶ２ｉの信号伝達時間ｔpdに比例することから、リングオシレータ０１４の発振周波数が前記電流制御用バイアス発生回路０１３から出力される電流制御信号ＯＳＣＢＰ，ＯＳＣＢＮのレベルにより制御されることがわかる。
【００１５】
電流制御信号ＯＳＣＢＰ，ＯＳＣＢＮの定性的な温度依存を図７の電流制御用バイアス発生回路０１３の回路図を使って示す。電圧ＶＢＥとＶＲＴＲ０を入力とする差動増幅器において、電圧ＶＲＴＲ０は温度依存がないよう、すなわち温度が変わっても一定電圧を保つように比較電圧発生回路０１２から供給されている。一方よく知られるように電圧ＶＢＥは負の温度特性を持つ。したがって温度が高くなると電圧ＶＢＥは低くなりＰチャネルトランジスタＱＰ０７の電流能力は上がり、比較信号側出力Ｎ０１は高く、基準電位側出力Ｎ０２は低くなる。逆に温度が低くなると電圧ＶＢＥは高くなりＰチャネルトランジスタＱＰ０７の電流能力は下がり、比較信号側出力Ｎ０１は低く、基準電位側出力Ｎ０２は高くなる。よってＮチャネルトランジスタＱＮ０７，ＱＮ０８は温度が高くなれば電流が多く流れ、低くなれば電流が少なくなる。
【００１６】
よって、ＰチャネルトランジスタＱＰ０９を流れる電流（リングオシレータ制御電流ＩＳＯＣ）は温度が低くなると減少してゆき、比較信号側出力Ｎ０１がＮチャネルトランジスタの閾値Ｖthn以下になると負荷トランジスタであるＮチャネルトランジスタＱＮ０７の電流はゼロとなり、当然ＮチャネルトランジスタＱＮ０８の電流もゼロとなる。よってトランジスタＱＰ０９を流れる電流、即ちリングオシレータ制御電流ＩＳＯＣは最小（ＩＳＯＣｍｉｎ）となり、定電流源ＩＳ０２に流れる電流Ｉ０２のみとなる（ＩＳＯＣｍｉｎ＝Ｉ０２）。安定した発振を得るには定電流源ＩＳ０２に流れる電流Ｉ０２を０．１μＡ程度に確保しておく必要がある。 
【００１７】
次にＰチャネルトランジスタＱＰ０９を流れる電流、即ちリングオシレータ制御電流ＩＳＯＣの最大値（ＩＳＯＣｍａｘ）を考える。図７の電流源ＩＳ０１で駆動される差動増幅器においては、電圧ＶＢＥが低く、電圧ＶＲＴＲ０が高く、ＰチャネルトランジスタＱＰ０８に流れる電流が限りなく小さくなった場合に、ＮチャネルトランジスタＱＮ０７には、トランジスタＱＰ０７を通って、ほぼ電流源ＩＳ０１に近い電流Ｉ０１が流れることになる。仮にＮチャネルトランジスタＱＮ０７とＱＮ０８のサイズ比を等しく設定すれば、ＰチャネルトランジスタＱＰ０９に流れる電流の最大値は、電流源ＩＳ０１とＩＳ０２に流れる電流の和：Ｉ０１＋Ｉ０２となる。
【００１８】
電流Ｉ０１は比較的自由に設定できるが、電流制御信号ＯＳＣＢＰ、ＯＳＣＢＮの振れ幅は、図８において電流制御信号ＯＳＣＢＰ、ＯＳＣＢＮが接続される電流制御用トランジスタの電流量の対称性などを考慮するとＶＤＤの１／２以内に設定するのが好ましい。また全体の消費電流の低減などを考慮すると、電流ＩＯ２の数倍程度に設定するのが好ましい。従って、仮に電流ＩＯ１を電流ＩＯ２の５倍と設定すると、リングオシレータ制御電流ＩＳＯＣの最大値（ＩＳＯＣｍａｘ）は６ＩＯ２となり、０．６μＡ程度となる。尚この電流は、図７の回路の一部を流れる電流であり、実際にはリフレッシュ周期発生回路００１に含まれる各ブロックが電流を流している。
【００１９】
その他の設定される電位などの具体例は次のとおりである。一例として、電圧ＶＢＥは常温（２５℃）で０．７Ｖ程度に設定され、０〜７０℃で約０．４Ｖ程度変化する（−０１５Ｖ／２５℃程度）。また電圧ＶＲＴＲ０は、どの温度で前記リングオシレータ０１４の周波数を最大変化させるかの設計値によるが、一例として０．５Ｖ程度に設定される。この０．５Ｖは、電圧ＶＢＥの６０℃前後の値に相当する。よって周囲温度０〜７０℃の温度範囲では、電圧ＶＢＥが最小値の電圧になった場合（７０℃で、約０．４Ｖと推定される）、前記のように、ＰチャネルトランジスタＱＰ０９に流れる電流を最大とさせる。
【００２０】
以上をまとめると、リングオシレータ０１４の発振周波数は、電流制御用バイアス発生回路０１３から出力される電流制御信号ＯＳＣＢＰ、ＯＳＣＢＮによって制御され、温度が高くなるとその電流制御信号ＯＳＣＢＰは低く、電流制御信号ＯＳＣＢＮは高く、リングオシレータ制御電流ＩＳＯＣは増加する。その結果、リングオシレータ０１４の発振周波数は増加する。温度が低くなると電流制御信号ＯＳＣＢＰは高く、電流制御信号ＯＳＣＢＮは低く、リングオシレータ制御電流ＩＳＯＣは減少する。その結果、リングオシレータ０１４の発振周波数は減少する。リングオシレータ０１４の発振周波数、即ち図４のリフレッシュ周期発生回路００１の高温／低温の周波数の比は、ＩＳＯＣｍａｘ／ＩＳＯＣｍｉｎで決まることとなる。
【００２１】
またセルフリフレッシュ時の電流Ｉｓｅｌｆはリフレッシュ周期をＴｒｅｆ、リフレッシュができるミニマムサイクルをＴｒｃｙｃ、このミニマムサイクルで連続してリフレッシュを続けたときに流れる電流をＩｒｅｆ、スタンバイ電流をＩｓｔｂとすれば、
Ｉｓｅｌｆ=（Ｉｒｅｆ）×（Ｔｒｃｙｃ／Ｔｒｅｆ）+Ｉｓｔｂ
で表され、ＤＲＡＭ製品の実力では２５０μA程度のレベルである。電流スタンバイ電流Ｉｓｔｂは概ね２０〜２５μＡと低く抑えており、これらの発振回路での消費電流も低く抑えねばならない。
【００２２】
図９は図４に示すようなアナログ方式でリフレッシュの周波数を変えたときのリフレッシュ周期と温度の関係を示した図である。図９のグラフにおいて、横軸は温度を示し、縦軸は周期を規格化して示す。また、図９のグラフにおいて、直線０２１は典型的なＤＲＡＭセルのデータ保持特性(データ保持に必要なリフレッシュ周期)の温度依存性を示し、曲線０２２は、図４で示した発振器の周期の温度依存性を示している。高温側および低温側で、温度依存が低下し飽和状態になっているのは、図７に示すリングオシレータ制御電流ＩＯＳＣが上限、または下限で一定値になり、変化しないためである。アナログ方式でリフレッシュ周期を変えようとすれば、高温側または低温側での温度依存が飽和する温度は、設計によりある程度自由に設定できる。
【００２３】
しかし前述したようなアナログ方式の発振器における周波数の変化量は高々数倍であるため、ＤＲＡＭセルのデータ保持時間の温度依存性、すなわち０．５倍／１０℃を考慮すれば２０〜３０℃の範囲をカバーするに過ぎない。明らかに低温部での消費電力の減少が不十分である。さらに低温部において消費電流の交流動作部分（ダイナミック電流）をさらに半減しようとするならば、発振周波数の変化する範囲を特に低温側において、一層低周波にする必要があるが、これは困難である。従って、前記携帯用途に用いるＤＲＡＭ製品の低電力化に問題があることがわかる。
【００２４】
このような温度に対してアナログ的に周波数を変化させる代わりにディジタル的に周波数を変化させる例がある。その一例が特許文献２に開示されている。
【００２５】
図１０は、特許文献２において温度に対してディジタルにリフレッシュ周期を変化させる発振器の例(従来例)を示している。図１０に示す発振器は、リングオシレータ（Ｒ−ＯＳＣ）０１４と、分周回路（ＤＩＶＩＤＥＲ）０１５と、温度センサ部（ＴＥＭＰ-ＳＥＮＳＯＲ）０１６と、周波数選択回路（ＳＥＬＥＣＴＯＲ）０１７により構成されている。このように構成された発振器では、リングオシレータ０１４の出力を分周回路０１５に入力し、いくつかの分周された周波数（分周出力）を、温度センサ部０１６で得られた温度を識別する信号を用いて周波数選択回路０１７により選択し、リフレッシュ基準信号ＲＥＦＲＱを出力する。
【００２６】
例えば、ここで分周回路０１５をバイナリカウンタとし、温度検出の刻みを１０℃ごとにし、検出最低温度のとき前記バイナリカウンタの最上位ビットを選択し以後温度が１ステップ上がるごとにバイナリカウンタの下位ビットを順次選択する構成を考える。このように構成すると温度が１０℃上がるごとにリフレッシュ周期が半減していき、前述したように、ＤＲＡＭセルのデータの保持時間が１０℃上がるごとに半減するのに対応し都合がよい。ただしどのような温度ステップで変化させるかは、温度検出回路の性能や分周された信号の処理方法に依存するため、設計による選択となる。
【００２７】
図１１は前記ディジタル的に周波数を変化させる例を採用したときのリフレッシュ周期と温度の関係を示す。図１１のグラフの横軸は温度を示し、縦軸は周期を規格化して示す。また、図１１のグラフにおいて、直線０２１は典型的なＤＲＡＭセルのデータ保持特性(データ保持に必要なリフレッシュ周期)の温度依存性（データ保持に必要なリフレッシュ周期）を示し、実線０２３は図１０で示した発振器の周期の温度依存性を示している。ここで、２０℃ごとに１／４倍の周期の変化をするように設定されているとすると、周波数は周期の逆数であるので、２０℃ごとに４倍の周波数となる。また、破線０２４はこの発振器の温度センサ部０１６における周波数切り替え精度のばらつきや製造プロセスのばらつきなどにより、発振周波数または周期がばらついた時の様子を示す。
【００２８】
一般に集積回路では相対値は比較的精度よく出せるが、絶対値は製造条件でかなりばらつくことが知られている。たとえば温度を１０℃のステップで検出すること、あるいは周波数を２倍，半分にすることなどは相対値であり、精度を高く実現できるが、７０℃を検出すること，１００ＫＨｚの周波数を出すことなどは絶対値であり各々２０〜３０％のばらつきを生じることなどがよくある。また、特にこのリフレッシュ周期を変える発想の源は、温度の低いときの消費電流を下げようという点にあるため、消費電力を増やしてばらつきを抑えるというトレードオフは意味がない。
【００２９】
言い換えれば、前記図１１の破線０２４で示される部分はプロセスばらつきなどに伴い特性が変動する範囲を示しているため、リフレッシュ周期の切替わり部分、すなわち前記階段状波形のかど部が、前記データ保持特性の限界に近づいており、設計値や製造パラメータの変動などの影響を考えると、リフレッシュが遅れて、ＤＲＡＭセルのデータが消失してしまう可能性が考えられる。この現象に対処するためには、大きな動作マージンを取っておく必要があり、これはリフレッシュ回数の増加につながるため、電流が増加するという問題がある。
【特許文献１】特開２００２−２１５２５８号公報
【特許文献２】特開平５−３０７８８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００３０】
ＤＲＡＭ製品をセルフリフレッシュする時の消費電力、特に低温側の消費電力を下げるためにリフレッシュの周波数を下げるとき、周波数に温度依存性を持たせたアナログ方式では周波数の変化量が少なく、周波数の温度変化を大きく取れるディジタル方式では周波数切り替えのかど部で必要とするリフレッシュ周期をオーバーする可能性が生じ、それを防ぐために大きな動作マージンを必要とする欠点があった。
【００３１】
本発明はこれらの問題を解決するためになされたものであり、周波数が正の温度依存（高温側で周波数が上がる方向）を持つ発振回路部と、この発振回路の温度特性が飽和してしまう高温領域、または低温領域から先を発振回路の周波数を分周（高温領域側では倍周と捉えてもよい）して温度検出器の出力に基づき分周された周波数を選択することにより、広い温度範囲で変化するリフレッシュ用の発振周波数（リフレッシュ周波数）が得られる（リフレッシュ周期を発生する）と共に、特に高温側でリフレッシュの実力から大きく動作マージンをとらずに済み、かつ低温側で消費電流の小さいリフレッシュ周期発生回路を提供することを目的とする。
【課題を解決するための手段】
【００３２】
上記課題を解決するために、本発明のリフレッシュ周期発生回路は、ＤＲＡＭセルをリフレッシュする際のリフレッシュ周期を発生するリフレッシュ周期発生回路であって、周囲温度に対して温度依存性を持つ周波数で発振する発振回路部と、前記発振回路部の発振出力を分周する分周回路と、前記周囲温度を検出する温度検出器と、前記温度検出器の出力に基づき前記分周回路からの複数の周波数の分周出力を切り替え可能に選択出力し、前記リフレッシュ周期の基準となる信号を出力する選択回路とを備え、前記発振回路部の発振周波数の温度依存性は、所定の温度範囲内で正の温度係数を持つ一方、前記所定の温度範囲外では正の温度係数を持たず、前記選択回路は、前記所定の温度範囲外で前記分周出力を切り替えることを特徴としている。
【００３３】
このように構成された本発明によれば、特に正の温度依存を持つ発振回路部を用いるため、従来のディジタル方式で見られたリフレッシュ周期の階段状波形の階段部がＤＲＡＭセルのデータ保持特性に近い斜め線状態となり、設定すべき動作マージンの幅を小さくできると共に、併せて低温部においてもリフレッシュ周期をより大きくして、低消費電力化が実現できる。
【００３４】
本発明において、前記ＤＲＡＭセルを含む半導体装置に搭載し、前記選択回路では、前記所定の温度範囲外の高温側での前記分周出力の切り替え温度を前記半導体装置の動作保証温度の範囲外に設定するようにしてもよい。
【００３５】
本発明において、前記ＤＲＡＭセルを含む半導体装置に搭載し、前記選択回路が、前記所定の温度範囲外の高温側で前記分周出力を切り替えないようにしてもよい。
【００３６】
本発明において、前記ＤＲＡＭセルを含む半導体装置に搭載し、前記選択回路は、前記所定の温度範囲外の低温側で前記分周出力を切り替える際、前記正の温度係数を持つ区間の前記発振回路部の消費電力に比べ、より少ない消費電力となる方向へ切り替えるようにしてもよい。
【００３７】
本発明において、前記ＤＲＡＭセルを含む半導体装置に搭載し、前記発振回路部に比べより長い発振周期で発振する第２の発振回路部をさらに備え、前記所定の温度範囲外の低温側での前記分周出力の切り替えは、前記発振回路部を前記第２の発振回路部に切り替えて行うようにしてもよい。
【００３８】
本発明において、前記所定の温度範囲外の高温側は、最高発振周波数の７７％以上の発振範囲とみなし、前記所定の温度範囲外の低温側は、最低発振周波数の１３０％以下の発振範囲とみなしてもよい。
【発明の効果】
【００３９】
本発明によれば、ＤＲＡＭセルのリフレッシュ周期を決める発振回路部を、正の温度依存（高温側で発振周波数が上がる）を持つアナログ方式の発振回路を用いて構成すると共に、その発振の温度依存がなくなるポイントが高温側および低温側に存在することを利用して、温度変化の概ねなくなるポイント付近より発振周波数をディジタル的に変えるようにしたので、より広い温度範囲にわたり、ＤＲＡＭセルのデータ保持時間の温度変化に合わせてリフレッシュ周期を調整でき、より効率よく低消費電流を得ることができる。また特に高温側で、周波数切り替えのかど部で生じる製造ばらつきに対する動作保証のマージンを大きくとらずに済むようにできるので、リフレッシュの効率化と低消費電流化を同時に実現できる。
【発明を実施するための最良の形態】
【００４０】
以下、図面を用いて実施形態を示す。図１は本発明の実施形態に係るリフレッシュ周期発生回路の構成を示している。図１に示すリフレッシュ周期発生回路００１は、発振周波数がアナログ的温度依存を持つ発振回路部００２と、分周回路（ＤＩＶＩＤＥＲ）０１５と、温度センサ部（ＴＥＭＰ−ＳＥＮＳＯＲ）０１６と、周波数選択回路（ＳＥＬＥＣＴＯＲ）０１７とを備えている。また、リフレッシュ周期発生回路００１からは、リフレッシュ基準信号ＲＥＦＲＱが出力される。アナログ発振回路部００２は図４で示される発振回路と同様、周波数が大きな正の温度依存性を持つ発振回路であって、バンドギャップ型基準電位発生回路（ＶＲＥＦ０）０１１、比較電圧発生回路（ＶＲＥＦ１）０１２、正の温度特性を持つ電流制御用バイアス発生回路（ＣＳＧＥＮ）０１３、発振器としてのリングオシレータ（Ｒ−ＯＳＣ）０１４からなる。
【００４１】
アナログ発振回路部００２の出力は分周回路０１５に入力される。この分周回路０１５は、複数個の分周された周波数の信号を出力する。この周波数は、概ね２のｍ（ｍは負の値を含む整数と定義する）乗倍で表される。周波数選択回路０１７では、温度センサ部０１６の信号に基づき、複数個の周波数の中の１つの周波数に対応するリフレッシュ基準信号ＲＥＦＲＱを出力する。尚、リフレッシュ基準信号ＲＥＦＲＱは、ＤＲＡＭセルに対してリフレッシュを指示する信号（ＲＥＦ信号）の基準となる信号で、リフレッシュ基準信号ＲＥＦＲＱをカウンタ等でｋ倍（ｋは正の整数）してＲＥＦ信号を作ってもよいし、そのままＲＥＦ信号としてもよい。
【００４２】
図２は本実施形態における第１の温度とリフレッシュ周期の関係を示すグラフである。グラフの横軸は温度、縦軸はリフレッシュ周期を規格化して示している。ｔ０は規格化したリフレッシュの１周期を示しており、縦軸はそのｔ０を１目盛進むごとに２倍になるよう記載されている。すなわち縦軸は対数軸となっている。同図において、直線０２１はＤＲＡＭセルのデータ保持特性(保持に必要なリフレッシュ周期)の温度依存性を示し、曲線０２５はリフレッシュ周期発生回路００１の周期の温度依存性を示す。前記温度センサ部０１６は高温部での周波数の温度依存の飽和が起きる温度Ｔ０を検出し、温度Ｔ０以上では周波数選択回路０１７によってより少なく分周された（周期が短く周波数が高い）周期を選択してリフレッシュを実行しデータ保持時間の減少に対応する。
【００４３】
一方、温度センサ部０１６は低温部での温度依存の飽和が起きる付近の温度Ｔ１を検出し、温度がＴ０〜Ｔ１の間は、前記発振回路部００２の周期の温度依存性にしたがってアナログ的に周期を変える。 尚、実際の周期は周波数を分周して、リングオシレータ０１４の何倍かの周期としてもよい。温度がＴ１より低くなると周波数選択回路０１７により長い周期を選択し低電流を実現する。温度依存飽和点の検出温度Ｔ０，Ｔ１値の設定と周期の切り替えを何倍にするかは設計の選択によるところとなる。さらには温度Ｔ１より低温領域において温度Ｔ２，Ｔ３を検出し、リフレッシュ周期をより長くし、低消費電力を測ることも可能である。
【００４４】
尚、周波数選択回路１７において周波数を選択する場合、より低い周波数を得るために、リングオシレータ０１４の代わりに別の低周波発振器を設け、その信号を分周して選択してもよい。またそのときに、リングオシレータ０１４の動作は止めてもよい。
【００４５】
図３は本実施形態における第２の温度とリフレッシュ周期の関係を示すグラフである。グラフの横軸は温度、縦軸はリフレッシュ周期を規格化して示している。同図において、直線０２１はＤＲＡＭセルのデータ保持特性(データ保持に必要なリフレッシュ周期)の温度依存性を示し、曲線０２６はリフレッシュ周期発生回路００１におけるリフレッシュ周期の第２の温度依存性を示す。同図ではアナログ発振回路部００２が正の周波数の温度依存を示さなくなった低温領域で、温度センサ部０１６が温度Ｔ１を検出し、分周回路０１５で分周された信号の１つを周波数選択回路０１７で選択しリフレッシュ基準信号ＲＥＦＲＱを生成する。
【００４６】
また特に高温領域、例えば周囲温度４０〜７０℃においてはアナログ発振回路部００２の出力をそのまま用いて、リフレッシュ基準信号ＲＥＦＲＱを発生している。この例では、アナログ発振回路部００２を動作させる温度を高温側に設定し、低温部では温度依存のない定常状態で、その信号を必要に応じて分周し全体の消費電流を低減している。本例では、リフレッシュ周期発生回路００１のリフレッシュ周期の温度依存性を示す曲線０２６が、高温部で必要かつ十分にマージンをとれるようにしておけば発振周期の分周出力の数を低減でき、消費電流の低減と共に、温度センサ部０１６の温度検出点を少なくできるという利点がある。
【００４７】
特にこのようなリフレッシュの消費電力の少ないことが要求されるＤＲＡＭ製品では、もともとＤＲＡＭのデータ保持特性はばらつきが大きいので、製品化する際にＤＲＡＭ製品のデータ保持特性の実力を測り、その実力に似合った周期にリフレッシュを合わせる技術が用いられることがある。そのような例を図１２に示す。図１２においては、本発明に係るリフレッシュ周期発生回路００１、ヒューズブロック０１８、第２の分周器０１９、ＤＲＡＭセルのデータ保持特性に対応したリフレッシュ周期調整回路０２０、第２の周波数選択回路０２７を示している。そして、リフレッシュ周期発生回路００１からはリフレッシュ基準信号ＲＥＦＲＱが第２の分周器０１９に出力され、第２の周波数選択回路０２７からはＤＲＡＭセルへのリフレッシュ信号ＲＥＦが出力される。
【００４８】
図１２のリフレッシュ周期発生回路００１は、図１，４，１０に示されるリフレッシュ周期発生回路００１のいずれを選択してもよい。ＤＲＡＭ製品のデータ保持特性に合わせたリフレッシュ周期は、あらかじめＤＲＡＭセルのデータ保持時間、およびヒューズ切断無しで選択されるリフレッシュ信号ＲＥＦの周波数（またはヒューズを切断しないときのリフレッシュ信号の周期）を測定し、その結果を用いて必要なリフレッシュ周期に合わせてヒューズを切ることを行う。リフレッシュ周期調整回路０２０は、以上説明したようにヒューズブロック０１８内のヒューズの切断状況によって、そのＤＲＡＭ製品のＤＲＡＭセルが必要とする最適なリフレッシュ周期を第２の選択回路０２７で選択しリフレッシュ信号ＲＥＦを出力する。
【００４９】
このように本発明と共に図１２に示す技術を利用して、高温側でリフレッシュ周期の調整を行うならば、図３で示す第２の温度とリフレッシュ周期の関係を示すグラフのように高温領域のデータ保持特性の規格を適切に合わせることができる。これに加えて、低温領域ではＤＣ的に流れるスタンバイ電流が大きな割合を占めるので、さほど厳格に周期を決めて低温領域のリフレッシュ消費電流を下げなくても、相対的にスタンバイでリフレッシュを定期間隔で行っているときの消費電流を目標値以下に抑えることができる。なおこのようなＤＲＡＭ製品のデータ保持特性に対応するリフレッシュ周期調整回路０２０は、リフレッシュ周期発生回路００１の後に設けてもリングオシレータ０１４と分周回路０１５の間に設けてもよいことは明白である。
【００５０】
上記低温領域において、定時間にＤＣ的に流れるスタンバイ電流の具体例としては、例えばアナログ発振回路部００２において、電流源ＩＳ０１，ＩＳ０２や、リングオシレータ制御電流ＩＳＯＣ、バンドギャップ型基準電位発生回路０１１、リングオシレータ０１４などであり、特に発振周期の温度依存が飽和した温度領域では消費電力の大きい、周波数が正の温度依存を持つ発振回路部を使う必要がない。従って、アナログ発振回路部００２の動作を止め（消費電力をゼロとさせ）別の消費電力の少ない発振器に切り替えて使用することも前述のとおり可能である。
【００５１】
またアナログ発振回路部００２は、図７で示される電流制御用バイアス発生回路０１３に入力される２つの電圧ＶＢＥ、ＶＲＴＲ０が等しくなる温度において発振周波数の温度変化の変曲点を迎える。この温度よりさらに高温側、またはさらに低温側に行くに従って、その周波数が徐々に温度変化の無い一定値に近づいていく。図７に示される差動増幅器の増幅率を調整することにより、前記発振周波数の温度勾配の係数を変えることができる。従って、前記の周波数が正の温度係数を持つ所定の温度範囲は、回路構成やトランジスタのディメンジョンを変えることにより、変化させることができる。よってここでは、正の温度係数を持つ所定の温度範囲を、以下のように定義しておく。
【００５２】
図７の電流制御用バイアス発生回路０１３と図８のリングオシレータ０１４において、このリングオシレータ０１４が最大周波数Ｆｍａｘで動作するときは、図７の差動増幅器において比較信号側出力Ｎ０１の値が最大値をとるとき（電流源ＩＳ０１に流れる電流がほぼ全て、ＰチャネルおよびＮチャネルトランジスタＱＰ０７、ＱＮ０７を通り流れる場合）である。比較信号側出力Ｎ０１の値が最大値をとり具体的に定まった場合、電流制御信号ＯＳＣＢＰとＯＳＣＢＮは一意に決定される。
【００５３】
またリングオシレータ０１４が最小周波数Ｆｍｉｎで動作するときは、図７の差動増幅器において比較信号側出力Ｎ０１の値が最小値をとるとき（電流源ＩＳ０１に流れる電流がほぼ全て、ＰチャネルおよびＮチャネルトランジスタＱＰ０８、ＱＮ０６を通り流れ、比較信号側出力Ｎ０１が接地レベル近くになり、ＮチャネルトランジスタＱＮ０７、ＱＮ０８がカットオフする場合）である。このときには、ＮチャネルトランジスタＱＮ０８がカットオフするため、ＰチャネルトランジスタＱＰ０９と定電流源ＩＳ０２の値により電流制御信号ＯＳＣＢＰとＯＳＣＢＮは一意に決定される。
【００５４】
ここでアナログ発振回路部００２は、正の温度依存性をもち、前記最小周波数Ｆｍｉｎをｆ０とすると、最大周波数Ｆｍａｘはおよそその数倍程度（例えば６倍とおく）となる。すなわち、Ｆｍａｘ＝６×（Ｆｍｉｎ）＝６×（ｆ０）の関係が成り立つ。従って、図２または図３の温度とリフレッシュ周期を示すグラフにおいて、周波数（グラフでは周期）の振れ幅が６倍に変化するので、縦の対数軸に対して（Ｌｏｇ６−Ｌｏｇ１）が全体の振れ幅となる。今この対数軸の周波数（グラフでは周期）の振れ幅において、試験を行った結果、８５％〜９０％以上の範囲を所定の温度範囲外の高温側とし、同１５％〜１０％以下の範囲を所定の温度範囲外の低温側とすることが良好であった。
【００５５】
この対数軸の周波数（グラフでは周期）の振れ幅において、８５％以上の範囲を所定の温度範囲外の高温側とし、同１５％以下の範囲を所定の温度範囲外の低温側とした場合を考える。このとき、リフレッシュ周期発生回路００１では、前記所定の温度範囲外の高温側は、最高発振周波数の７７％以上の発振範囲とみなすことができる。最高発振周波数の７７％は、（１０のＬｏｇ１乗）÷（１０の０．１５×［Ｌｏｇ６−Ｌｏｇ１］乗）により算出される。また、前記所定の温度範囲外の低温側は、最低発振周波数の１３０％以下の発振範囲とみなすことができる。この最低発振周波数の１３０％は、（１０の［Ｌｏｇ６−Ｌｏｇ１］乗）÷（１０の０．８５×［Ｌｏｇ６−Ｌｏｇ１］乗）により算出される。
【００５６】
またこの対数軸の周波数（グラフでは周期）の振れ幅において、９０％以上の範囲を所定の温度範囲外の高温側とし、同１０％以下の範囲を所定の温度範囲外の低温側とした場合を考える。このとき、リフレッシュ周期発生回路００１では、前記所定の温度範囲外の高温側は、最高発振周波数の８４％以上の発振範囲とみなすことができる。この最高発振周波数の８４％は、（１０のＬｏｇ１乗）÷（１０の０．１０×［Ｌｏｇ６−Ｌｏｇ１］乗）により算出される。また、前記所定の温度範囲外の低温側は、最低発振周波数の１１９％以下の発振範囲とみなすことができる。この最低発振周波数の１１９％は、（１０の［Ｌｏｇ６−Ｌｏｇ１］乗）÷（１０の０．９０×［Ｌｏｇ６−Ｌｏｇ１］乗）により算出される。
【００５７】
以上説明したように本発明によれば、リフレッシュ周期の温度依存の厳しい温度範囲（Ｔ０〜Ｔ１）でアナログ的な温度依存を持たせ、高温部のアナログ発振回路部００２の飽和温度付近をＤＲＡＭ製品の動作保証温度の上限程度にし、さらに高温ではＤＲＡＭセルのデータ保持動作の保証という観点からより短い周期にリフレッシュ周期を切り替え（選択回路０１７において分周回路０１５でより短い周期を選択する。場合によっては倍周してもよい。）、低温部ではアナログ的な温度依存がなくなった後はＤＲＡＭセルのデータ保持時間に比較的余裕があるので、動作マージンを大きめにとることができる。従ってばらつきの大きいディジタル的な温度依存を持たせても安全な動作が可能となった。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施形態の構成を示すブロック図である。
【図２】図１における第１の温度とリフレッシュ周期の関係を示すグラフである。
【図３】図１における第２の温度とリフレッシュ周期の関係を示すグラフである。
【図４】発振周期が大きな倍率で温度変化をするアナログ方式の発振器または発振回路部の従来例を示すブロック図である。
【図５】図４の発振器に含まれるバンドギャップ型基準電位発生回路０１１の回路図である。
【図６】図４の発振器に含まれる比較電圧発生回路０１２の回路図である。
【図７】図４の発振器に含まれる正の温度特性を持つ電流制御用バイアス発生回路０１３の回路図である。
【図８】図４の発振器に含まれるリングオシレータ０１４の回路図である。
【図９】図４に示すようなアナログ制御を採用したときのリフレッシュ周期と温度の関係を示した図である。
【図１０】温度に対してディジタル制御を採用したときの従来の発振器のブロック図である。
【図１１】図１０における温度とリフレッシュ周期の関係を示すグラフである。
【図１２】ＤＲＡＭ製品のデータ保持特性に合わせたリフレッシュ周期を得る例を示す図である。
【符号の説明】
【００５９】
００１  リフレッシュ周期発生用のオシレータ回路、
００２  発振周波数がアナログ的温度依存を持つ発振回路部
０１１  バンドギャップ型基準電位発生回路
０１２  比較電圧発生回路
０１３  正の温度特性を持つ電流制御用バイアス発生回路
０１４  リングオシレータ
０１５  分周回路
０１６  温度センサ部
０１７  周波数選択回路
０１８  ヒューズブロック
０１９  第２の分周回路
０２０  ＤＲＡＭセルのデータ保持特性に対応したリフレッシュ周期調整回路
０２１  ＤＲＡＭセルのデータ保持特性(データ保持に必要なリフレッシュ周期)の温度依存性を示す直線
０２２  図４で示した発振器の周期の温度依存性を示す曲線
０２３  図１０で示した発振器の周期の温度依存性を示す実線
０２４  図１０で示した発振器の周期の、温度依存性のばらつき
０２５  リフレッシュ周期発生回路００１の周期の温度依存性を示す曲線
０２６  リフレッシュ周期発生回路００１におけるリフレッシュ周期の第２の温度依存性を示す曲線
０２７  第２の周波数選択回路
Ｔ０〜Ｔ２  温度センサ部による温度判定ポイント
ＱＰ０１〜ＱＰ１０，ＱＰ２１〜ＱＰ２ｎ  Ｐチャネルトランジスタ
ＱＮ０１〜ＱＮ０９，ＱＮ２１〜ＱＮ２ｎ  Ｎチャネルトランジスタ
ＢＰ０１〜ＢＰ０３  バイポーラトランジスタ
ＩＮＶ２１〜ＩＮＶ２ｎ  インバータ
ＩＳ０１〜ＩＳ０３  定電流源
Ｒ０１〜Ｒ０８  抵抗素子
Ｎ０１〜Ｎ０２  接点
ＲＥＦ  リフレッシュ信号
ＲＥＦＲＱ  リフレッシュの基準信号
ＯＳＣＢＰ，ＯＳＣＢＮ  電流制御信号
【図１】
2006031860.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2006031860.tif 000012
【図１１】
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【図１２】
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