(57)【要約】【課題】  カルコゲナイド膜の剥離を有効に防止し、かつ、隣接するビット情報の位置でディスターブの影響を抑圧可能な信頼性の高い半導体装置を提供する。【解決手段】  本発明の半導体装置は、半導体基板１０上に前記相変化材料と良好な接着性を有する絶縁材料を用いて堆積された絶縁膜２５と、絶縁膜２５におけるビット情報毎に分離された領域に設けたホール内にカルコゲナイド系の相変化材料を埋め込んで形成されたカルコゲナイド膜２６と、各々のカルコゲナイド膜２６からなる相変化素子に電流を供給するための電極構造２３、２４、２７とを備えている。これにより、カルコゲナイド膜２６の剥離を防止し、かつ隣接するビット情報の位置のカルコゲナイド膜２６の間でディスターブを抑圧することができる。【選択図】  図１２
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【特許請求の範囲】
【請求項１】
ビット情報を記憶する複数の相変化素子としてカルコゲナイド系の相変化材料を用いた半導体装置であって、
半導体基板上に前記相変化材料と良好な接着性を有する絶縁材料を用いて堆積された絶縁膜と、
前記絶縁膜における前記ビット情報毎に分離された領域に設けたホール内に前記カルコゲナイド系の相変化材料を埋め込んで形成されたカルコゲナイド膜と、
各々の前記カルコゲナイド膜からなる前記相変化素子に電流を供給するための電極構造と、
を備えることを特徴とする半導体装置。
【請求項２】
前記絶縁膜として、シリコン窒化膜を用いたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記カルコゲナイド系の相変化材料は、Ｇｅ、Ｓｂ、Ｔｅを含有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記絶縁膜に設けたホール内には、前記カルコゲナイド膜が前記絶縁膜の厚さより小さい所定の厚さで埋め込まれ、その上部に前記電極構造をなす導電膜が成膜されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
ビット情報を記憶する複数の相変化素子としてカルコゲナイド系の相変化材料を用いた半導体装置であって、
半導体基板上に堆積された絶縁膜と、
前記絶縁膜における前記ビット情報毎に分離された領域に設けたホール内の側壁にサイドウォール状に形成されたシリコン窒化膜と、
前記ホール内の前記シリコン窒化膜の内側に前記カルコゲナイド系の相変化材料を埋め込んで形成されたカルコゲナイド膜と、
各々の前記カルコゲナイド膜からなる前記相変化素子に電流を供給するための電極構造と、
を備えることを特徴とする半導体装置。
【請求項６】
ビット情報を記憶する複数の相変化素子としてカルコゲナイド系の相変化材料を用いた半導体装置の製造方法であって、
半導体基板上にシリコン窒化膜を用いて絶縁膜を堆積する工程と、
前記絶縁膜における前記ビット情報毎に分離された領域にホールを設け、当該ホール内に前記カルコゲナイド系の相変化材料を埋め込んでカルコゲナイド膜を形成する工程と、
各々の前記カルコゲナイド膜からなる前記相変化素子に電流を供給するための電極構造を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記カルコゲナイド膜を形成する工程において、前記絶縁膜に設けたホール内に前記カルコゲナイド膜を前記絶縁膜の厚さより小さい所定の厚さで埋め込み、
前記電極構造を形成する工程において、前記ホール内の上部に前記電極構造をなす導電膜を成膜することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
ビット情報を記憶する複数の相変化素子としてカルコゲナイド系の相変化材料を用いた半導体装置の製造方法であって、
半導体基板上にシリコン酸化膜を用いて絶縁膜を堆積する工程と、
前記絶縁膜における前記ビット情報毎に分離された領域にホールを設け、当該ホール内の側壁にサイドウォール状にシリコン窒化膜を形成する工程と、
前記ホール内の前記シリコン窒化膜の内側に前記カルコゲナイド系の相変化材料を埋め込んでカルコゲナイド膜を形成する工程と、
各々の前記カルコゲナイド膜からなる前記相変化素子に電流を供給するための電極構造を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カルコゲナイド系の相変化材料をメモリ素子として用いた半導体装置と、その製造方法に関するものである。
【背景技術】
【０００２】
携帯機器等の情報記憶手段として広く用いられている不揮発性メモリに関し、次世代の技術として相変化材料の構造変化を利用した相変化メモリが注目されている。この相変化メモリは、例えばＧｅ、Ｓｂ、Ｔｅ等のカルコゲナイド系の相変化材料を用いて半導体基板上にメモリ素子を形成し、このメモリ素子を加熱する構造を有する。このような構造により、相変化材料を高抵抗のアモルファス状態と低抵抗の結晶状態との間で自在に遷移させ、情報を書き換え可能に保持することができる（例えば、特許文献１、２参照）。
【０００３】
図１５（ａ）は、上記の相変化材料を用いたメモリ素子を半導体基板上に形成した相変化メモリの模式的な断面構造を示している。半導体基板２００には図示しないＭＯＳトランジスタが形成され、その上部に絶縁膜としてのシリコン酸化膜２０１を挟んでカルコゲナイド膜２０２が成膜されている。そして、カルコゲナイド膜２０２に対しビット情報毎にＭＯＳトランジスタと接続するための下部電極構造となるプラグ２０３がシリコン酸化膜２０１を貫いて形成されている。また、カルコゲナイド膜２０２の上部には、電流供給のための上部電極２０４が形成されている。このような構造により、カルコゲナイド膜２０２における所望のビット情報の読出しと書込みが可能な不揮発性の相変化メモリを構築することができる。
【特許文献１】US6590807B2
【特許文献２】US6567296B1
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、図１５（ａ）の断面構造において、一般にカルコゲナイド膜２０２とシリコン酸化膜２０１との接着性が悪いことが知られている。そのため、図１５（ｂ）に示すように、相変化メモリの製造工程においてカルコゲナイド膜２０２がシリコン酸化膜２０１との界面で剥離する恐れがある。このような剥離を防止するためにカルコゲナイド膜２０２とシリコン酸化膜２０１との間に、チタン等の接着層を挿入する方法も考えられる。しかし、この方法では接着層に含まれる元素がカルコゲナイド膜２０２に拡散し、これによりカルコゲナイド膜２０２の組成が変化して特性劣化を引き起こす。
【０００５】
また、図１５（ａ）の断面構造では、所望のビット情報の書込み動作時にプラグ２０３を介して流れる電流でカルコゲナイド膜２０２に構造変化を生じさせる際、距離ｄを隔てて隣接するプラグ２０３に接続されるビット情報の領域との間でディスターブが起こることが問題となる。すなわち、カルコゲナイド膜２０２において隣接するビット情報の距離が近い場合、一方の熱が他方に伝達する影響によって隣接ビット情報の内容を書き換え、乃至はデータを破壊する可能性がある。一方、ディスターブを抑制するため、カルコゲナイド膜２０２におけるビット情報の距離を大きくする配置は、チップ面積が増大してコスト上昇につながることが問題となる。
【０００６】
そこで、本発明はこれらの問題を解決するためになされたものであり、カルコゲナイド系の相変化材料を用いて半導体装置を構成する場合、製造工程においてカルコゲナイド膜が剥離することを有効に防止するとともに、隣接するビット情報の位置のカルコゲナイド膜の間でディスターブの影響を抑圧することによりデータを確実に保持し、かつ、相変化素子を高密度に配置してチップ面積を増大させることなく低コストで信頼性の高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体装置は、ビット情報を記憶する複数の相変化素子としてカルコゲナイド系の相変化材料を用いた半導体装置であって、半導体基板上に前記相変化材料と良好な接着性を有する絶縁材料を用いて堆積された絶縁膜と、前記絶縁膜における前記ビット情報毎に分離された領域に設けたホール内に前記カルコゲナイド系の相変化材料を埋め込んで形成されたカルコゲナイド膜と、各々の前記カルコゲナイド膜からなる前記相変化素子に電流を供給するための電極構造とを備えることを特徴とする。
【０００８】
このように構成された本発明によれば、半導体基板上でカルコゲナイド膜と絶縁膜とは良好な接着性で接するとともに、カルコゲナイド膜がビット情報毎に分離されて絶縁膜に埋め込まれているので、各々のカルコゲナイド膜自体が小さくかつ絶縁膜と側面で接することになる。そのため、カルコゲナイド膜を剥がすような応力を受けにくい構造となり、カルコゲナイド膜の絶縁膜からの剥離を確実に防止することができる。また、相変化素子の書込み動作時に、電極構造を介して供給される電流により、ヒータが発熱してカルコゲナイド膜の温度が上昇した場合、各々のカルコゲナイド膜が分離されているため、隣接するビット情報の位置に対するディスターブを抑圧することができる。さらに、各々のカルコゲナイド膜の体積を小さく構成し、特性のばらつきを低減させるとともに発熱効率を高めることができる。
【０００９】
また、本発明の半導体装置は、前記絶縁膜として、シリコン窒化膜を用いたことを特徴とする。
【００１０】
また、本発明の半導体装置は、前記カルコゲナイド系の相変化材料は、Ｇｅ、Ｓｂ、Ｔｅを含有することを特徴とする。
【００１１】
また、本発明の半導体装置は、前記絶縁膜に設けたホール内には、前記カルコゲナイド膜が前記絶縁膜の厚さより小さい所定の厚さで埋め込まれ、その上部に前記電極構造をなす導電膜が成膜されていることを特徴とする。
【００１２】
かかる特徴により、絶縁膜のホール内には厚みの小さいカルコゲナイド膜の上部に導電膜が成膜された構造を有しているので、カルコゲナイド膜と導電膜の良好な界面を保つことができ、より一層カルコゲナイド膜が剥離しにくい状態とし、さらには各々のカルコゲナイドの体積を小さくして発熱効率を一層高めることができる。
【００１３】
また、本発明の半導体装置は、ビット情報を記憶する複数のビット情報を記憶する複数の相変化素子としてカルコゲナイド系の相変化材料を用いた半導体装置であって、半導体基板上に堆積された絶縁膜と、前記絶縁膜における前記ビット情報毎に分離された領域に設けたホール内の側壁にサイドウォール状に形成されたシリコン窒化膜と、前記ホール内の前記シリコン窒化膜の内側に前記カルコゲナイド系の相変化材料を埋め込んで形成されたカルコゲナイド膜と、各々の前記カルコゲナイド膜からなる前記相変化素子に電流を供給するための電極構造とを備えることを特徴とする。
【００１４】
かかる特徴により、シリコン窒化膜はカルコゲナイド膜の周囲でサイドウォール状に形成されるので、双方の良好な接着性を保ちつつ、シリコン窒化膜のチップ上に占める面積を大幅に低減可能となる。よって、シリコン窒化膜と配線間の寄生容量を小さくして良好な特性を確保することでき、同時にカルコゲナイド膜の剥離を確実に防止することができる。
【００１５】
上記課題を解決するために、本発明の半導体装置の製造方法は、ビット情報を記憶する複数の相変化素子としてカルコゲナイド系の相変化材料を用いた半導体装置の製造方法であって、半導体基板上にシリコン窒化膜を用いて絶縁膜を堆積する工程と、前記絶縁膜における前記ビット情報毎に分離された領域にホールを設け、当該ホール内に前記カルコゲナイド系の相変化材料を埋め込んでカルコゲナイド膜を形成する工程と、各々の前記カルコゲナイド膜からなる前記相変化素子に電流を供給するための電極構造を形成する工程とを含むことを特徴とする。
【００１６】
また、本発明の半導体装置の製造方法は、前記カルコゲナイド膜を形成する工程において、前記絶縁膜に設けたホール内に前記カルコゲナイド膜を前記絶縁膜の厚さより小さい所定の厚さで埋め込み、前記電極構造を形成する工程において、前記ホール内の上部に前記電極構造をなす導電膜を成膜することを特徴とする。
【００１７】
また、本発明の半導体装置の製造方法は、ビット情報を記憶する複数の相変化素子としてカルコゲナイド系の相変化材料を用いた半導体装置の製造方法であって、半導体基板上にシリコン酸化膜を用いて絶縁膜を堆積する工程と、前記絶縁膜における前記ビット情報毎に分離された領域にホールを設け、当該ホール内の側壁にサイドウォール状にシリコン窒化膜を形成する工程と、前記ホール内の前記シリコン窒化膜の内側に前記カルコゲナイド系の相変化材料を埋め込んでカルコゲナイド膜を形成する工程と、各々の前記カルコゲナイド膜からなる前記相変化素子に電流を供給するための電極構造を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、半導体基板上にカルコゲナイド系の相変化材料と良好な接着性を有する絶縁膜を設け、その絶縁膜に設けたホール内にカルコゲナイド膜を埋め込んで形成したので、製造工程においてカルコゲナイド膜が剥離することを有効に防止することができる。また、隣接するビット情報の位置のカルコゲナイド膜の間でディスターブの影響を抑圧することができ、かつ、相変化素子を高密度に配置してチップ面積を小さく構成できる。従って、本発明により、低コストで製造上の信頼性が高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について図面を参照しながら説明する。本実施形態では、本発明を適用した半導体装置の一例として、カルコゲナイド系の相変化材料を用いた不揮発性の相変化メモリについての実施形態を説明する。
【００２０】
まず、本実施形態の相変化メモリの基本構造を説明する。図１は、本実施形態の相変化メモリの模式的な断面構造を示す図であり、従来の構成の図１５（ａ）に対応する図である。図１において、半導体基板１００には図示しないＭＯＳトランジスタが形成され、その上部に絶縁膜としてのシリコン酸化膜１０１が形成されている。シリコン酸化膜１０１の上部にはシリコン窒化膜１０２が成膜されるとともに、そのシリコン窒化膜１０２において距離ｄを隔てた複数の領域にホールを設け、そこにビット情報毎のカルコゲナイド膜１０３が埋め込まれている。このカルコゲナイド膜１０３には、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）が含有される。
【００２１】
そして、各々のカルコゲナイド膜１０３に対応するシリコン窒化膜１０２の位置に、ビット情報毎にＭＯＳトランジスタと接続するための下部電極構造となる複数のプラグ１０４が距離ｄを隔てて形成されている。また、シリコン窒化膜１０２及びカルコゲナイド膜１０３の上部には、カルコゲナイド膜１０３への電流供給のための上部電極１０５が形成されている。なお、本実施形態の相変化メモリに関し、より詳細な断面構造図については後述する（図１２）。
【００２２】
このように図１に示す断面構造は、図１５と比較すると、シリコン窒化膜１０２とカルコゲナイド膜１０３の構造に相違がある。すなわち、カルコゲナイド膜１０３とシリコン酸化膜とは一般に接着性が悪いのに対し、カルコゲナイド膜１０３とシリコン窒化膜１０２とは良好な接着性を保つことができる。また、図１５の場合はカルコゲナイド膜２０２とシリコン酸化膜２０１が広い界面で接しているため、剥離時に強い応力が加わる構造であるのに対し、本実施形態の場合は、ビット情報毎にカルコゲナイド膜１０３の側面でシリコン窒化膜１０２に接する構成であるため、体積及び表面積が小さく横方向の小さい応力が加わるのみであり剥離が生じにくい構造となっている。さらに、図１の断面構造では、各々のカルコゲナイド膜１０３は、その下方でプラグ１０４により支持される安定な構造を有している。
【００２３】
また、図１５の場合は、カルコゲナイド膜２０２の所望のビット情報の書込み動作時に、隣接するビット情報の領域の間でディスターブを起こす構造であるのに対し、本実施形態の場合はこのようなディスターブを抑制可能な構造となっている。すなわち、特定のビット情報を担うカルコゲナイド膜１０３に接続されるプラグ１０４に電流を供給してカルコゲナイド膜１０３とプラグ１０４の界面から発熱させ、熱伝導によりカルコゲナイド膜１０３の温度を上昇させて相変化させた場合、その熱はカルコゲナイド膜１０３から、サイズの大きい上部電極１０５を通して拡散する。すなわち、距離ｄを隔てて隣接するカルコゲナイド膜１０３の間では、互いに熱の伝達を生じにくい構造となっている。そのため、本実施形態において任意のビット情報の書込み動作時に、ディスターブに起因する不安定性を回避しデータ破壊等の事態を有効に防止することができる。
【００２４】
以下、本実施形態の相変化メモリの製造方法について説明する。まず、図２に示すように、シリコン単結晶からなる半導体基板１０上の所定領域に、不純物拡散領域１１と素子分離領域１２とを形成する。素子分離領域１２は、半導体基板１０に形成した浅溝内にシリコン酸化膜を埋設することにより形成される。また、不純物拡散領域１１は、素子分離領域１２で隔てられた所定領域に対し、イオン注入により不純物イオンを注入することにより形成される。なお、半導体基板１０の領域は、図２に示すようにメモリセル部と周辺回路部に分けられる。
【００２５】
次に、図３に示すように、相変化メモリ全体を構成する回路に用いるＭＯＳトランジスタの構造を形成する。すなわち、不純物拡散領域１１の上部に絶縁膜１３を形成し、その上部にゲート電極となる多結晶シリコン膜１４とタングステン膜１５を堆積し、さらのその上部にハードマスクとなるシリコン窒化膜１６を堆積する。このとき、相変化素子を含むメモリセルに用いられるＭＯＳトランジスタに加え、それ以外の回路部分に用いられるＭＯＳトランジスタも併せて形成される。そして、フォトリソグラフィ及びドライエッチングを行って、ＭＯＳトランジスタのゲート電極を形成する。次いで、ＭＯＳトランジスタのチャネル領域に対し、イオン注入により所望の不純物を注入することにより、ソース及びドレインに対応する拡散層１７を形成する。
【００２６】
次に、図４に示すように、半導体基板１０上の全領域に、シリコン窒化膜（不図示）を所定の厚さで堆積した後、エッチバックによりゲート電極にシリコン窒化膜のサイドウォール１８を形成する。その後、メモリセル部に、フォトレジスト（不図示）によるマスクを設け周辺回路部のみに再びイオン注入により所望の不純物を注入することにより不純物の濃度を高め、ソース及びドレインに対応する拡散層１７の構造が完成する。
【００２７】
次に、図５に示すように、隣接するゲート電極間に、例えば、シリコン酸化膜からなる絶縁膜１９を所定の膜厚で形成し、その表面を例えばＣＭＰ（Chemical Mechanical Polishing）法によって研磨して平坦化する。なお、絶縁膜１９は、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて形成すればよい。
【００２８】
次に、図６に示すように、フォトリソグラフィ及びドライエッチングを行って、相変化メモリのビット線及び周辺回路部の局所配線と接続するためのコンタクトホールを開口し、そのコンタクトホールに、例えばタングステンからなる導電膜を埋め込む。そして、埋め込みの際の余分な導電膜の部分を、例えばＣＭＰ法により研磨することで、第１のコンタクトプラグ２０を形成する。
【００２９】
次に、図７に示すように、半導体基板１０の上部に導電膜２１をさらに堆積し、フォトリソグラフィ及びドライエッチングを行う。そして、この導電膜２１において、相変化メモリのビット線及び周辺回路部の局所配線を第１のコンタクトプラグ２０に接続するように形成する。このような配線が形成された状態で半導体基板１０の上部にシリコン酸化膜からなる層間絶縁膜２２を堆積する。この場合、平坦性を向上させるには、例えばＣＭＰ法により層間絶縁膜２２を研磨すればよい。
【００３０】
次に、図８に示すように、フォトリソグラフィ及びドライエッチングを行って、相変化素子との電気的接続のためのコンタクトホールを開口し、そのコンタクトホールに導電膜を埋め込む。そして、埋め込みの際の余分な導電膜の部分を、例えばＣＭＰ法により研磨することで、第２のコンタクトプラグ２３を形成する。なお、第２のコンタクトプラグ２３の導電膜としては、例えば、不純物をドープした多結晶シリコンが用いられる。
【００３１】
次に、図９に示すように、層間絶縁膜２２の上部にさらに層間絶縁膜２２ａを堆積した上で、フォトリソグラフィ及びドライエッチングを行い、相変化素子との電気的接続のためのコンタクトホールを開口する。そのコンタクトホールに、例えば、シリサイド形成及び反応防止のためのチタン及び窒化チタンを成膜するとともに導電膜としてのタングステンを成膜する。そして、成膜時に余分な膜の部分を、例えばＣＭＰ法により研磨することで、第３のコンタクトプラグ２４を形成する。この第３のコンタクトプラグ２４は、上記第２のコンタクトプラグ２３と一体的に接続されることで下部電極構造を構成し、相変化素子に対する電流供給と発熱用のヒータとしての役割を担う。
【００３２】
次に、図１０に示すように、層間絶縁膜２２ａの上部にシリコン窒化膜２５を堆積する。そして、フォトリソグラフィ及びドライエッチングを行って、第２のコンタクトプラグ２３及び第３のコンタクトプラグ２４に対応する位置に、相変化材料を埋め込むためのホールを開口する。
【００３３】
次に、図１１に示すように、図１０におけるシリコン窒化膜２５に開口されたホールに相変化材料であるカルコゲナイド膜２６を埋め込む。埋め込みの際の余分な膜の部分は、例えばＣＭＰ法により研磨して除去する。このようにして、カルコゲナイド膜２６からなる相変化素子の基本構造が形成される。
【００３４】
次に、図１２に示すように、例えばタングステンを堆積することにより上部電極２７を形成する。そして、フォトリソグラフィ及びドライエッチングを行って、カルコゲナイド膜２６の配置に適合するように上部電極２７を所望のパターンに加工する。なお、上部電極２７の周囲には、相変化素子に電流を供給するための配線構造が形成される。
【００３５】
以上の図１〜図１２に示す製造工程を経て、本実施形態の半導体装置としての相変化メモリが完成する。かかる相変化メモリは、図１に示した基本構造と同様の作用、効果を奏し、カルコゲナイド膜２６の剥離を確実に防止し、かつ隣接するビット情報の間のディスターブを十分に抑圧することができる。なお、本実施形態の半導体装置の構造及び製造方法の細部は、図２〜図１２に示す例に限られず多様な構造及び製造方法を適用可能である。以下では、本実施形態の半導体装置の構造に関し、図１２の構造に対応する２つの変形例について説明する。
【００３６】
図１３は、本実施形態の半導体装置の第１の変形例を示す図である。この第１の変形例においては、図１２のシリコン窒化膜２５の構造が異なっている。すなわち、図１３に示すように、カルコゲナイド膜２６が形成される層には、シリコン酸化膜からなる層間絶縁膜３１が堆積されている。そして、層間絶縁膜３１におけるカルコゲナイド膜２６を埋め込むホール内の側壁に、サイドウォール状のシリコン窒化膜３０が形成され、その内側にカルコゲナイド膜２６が埋め込まれた構造を有している。なお、図１３の他の構成要素については、図１２と同様であるため説明を省略する
【００３７】
このように、第１の変形例の構造によれば、シリコン窒化膜３０とカルコゲナイド膜２６との良好な接着性を確保しつつ、図１２の構成に比べてチップ面積のうちのシリコン窒化膜３０の占める面積が大幅に低減する。よって、カルコゲナイド膜２６の剥離を防止する一方で、シリコン窒化膜３０の配線間の寄生容量を小さくすることができ、特性向上を図ることができる。
【００３８】
次に図１４は、本実施形態の半導体装置の第２の変形例を示す図である。この第２の変形例においては、図１２のカルコゲナイド膜２６及び上部電極２７の構造が異なっている。すなわち、図１４に示すように、シリコン窒化膜２５のホール内には、シリコン窒化膜２５の厚さより小さい所定の厚さのカルコゲナイド膜４０が埋め込まれている。そして、シリコン窒化膜２５のホールの上部には、カルコゲナイド膜４０に接して上部電極４１が下方に凸となる形状で連続的に成膜されている。なお、図１４の他の構成要素については、図１２と同様であるため説明を省略する
【００３９】
このように、第２の変形例の構造によれば、カルコゲナイド膜４０とシリコン窒化膜２５に加えて、カルコゲナイド膜４０と上部電極４１との間で良好な界面を保つことにより剥離を生じにくい構造にすることができる。また、各々のビット情報に対応するカルコゲナイド膜２６の体積を小さくすることにより書込み時の発熱効率をさらに高めることができる。
【００４０】
以上、本実施形態に基づいて本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、本実施形態の半導体装置は、不揮発性の相変化メモリに対して適用する場合を説明したが、図１に示すような構造でカルコゲナイド膜１０３とシリコン窒化膜１０２を具備する半導体装置に対し広く本発明を適用することができる。この場合、シリコン窒化膜１０２は、カルコゲナイド膜１０３と良好な接着性を有する他の絶縁材料を用いてもよい。また、カルコゲナイド膜１０３としては、Ｇｅ、Ｓｔ、Ｔｅ以外の材料が含有されていてもよい。また、半導体装置における電極構造やＭＯＳトランジスタの構造は、本実施形態に限定されず、多様な形態を採用することができる。
【図面の簡単な説明】
【００４１】
【図１】本実施形態の相変化メモリの模式的な断面構造を示す図である。
【図２】本実施形態の相変化メモリの製造方法のうち、半導体基板１０上に不純物拡散領域１１と素子分離領域１２とを形成する工程を示す図である。
【図３】本実施形態の相変化メモリの製造方法のうち、相変化メモリ全体を構成する回路に用いられるＭＯＳトランジスタの構造を形成する工程を示す図である。
【図４】本実施形態の相変化メモリの製造方法のうち、ゲート電極にシリコン窒化膜のサイドウォール１８を形成する工程を示す図である。
【図５】本実施形態の相変化メモリの製造方法のうち、隣接するゲート電極間に絶縁膜１９を形成する工程を示す図である。
【図６】本実施形態の相変化メモリの製造方法のうち、コンタクトホールに導電膜を埋め込み第１のコンタクトプラグ２０を形成する工程を示す図である。
【図７】本実施形態の相変化メモリの製造方法のうち、導電膜２１を堆積し、上部に層間絶縁膜２２を堆積する工程を示す図である。
【図８】本実施形態の相変化メモリの製造方法のうち、コンタクトホールに導電膜を埋め込み第２のコンタクトプラグ２３を形成する工程を示す図である。
【図９】本実施形態の相変化メモリの製造方法のうち、コンタクトホールに導電膜を埋め込み第３のコンタクトプラグ２４を形成する工程を示す図である。
【図１０】本実施形態の相変化メモリの製造方法のうち、層間絶縁膜２２の上部にシリコン窒化膜２５を堆積してホールを開口する工程を示す図である。
【図１１】本実施形態の相変化メモリの製造方法のうち、シリコン窒化膜２５に開口されたホールにカルコゲナイド膜２６を埋め込む工程を示す図である。
【図１２】本実施形態の相変化メモリの製造方法のうち、上部電極２７を形成する工程を示す図である。
【図１３】本実施形態の半導体装置の第１の変形例を示す図である。
【図１４】本実施形態の半導体装置の第２の変形例を示す図である。
【図１５】従来の相変化メモリの模式的な断面構造を示す図である。
【符号の説明】
【００４２】
１０…半導体基板
１１…不純物拡散領域
１２…素子分離領域
１３…絶縁膜
１４…多結晶シリコン膜
１５…タングステン膜
１６…シリコン窒化膜
１７…拡散層
１８…サイドウォール
１９…絶縁膜
２０…第１のコンタクトプラグ
２１…導電膜
２２…層間絶縁膜
２３…第２のコンタクトプラグ
２４…第３のコンタクトプラグ
２５…シリコン窒化膜
２６…カルコゲナイド膜
２７…上部電極
３０…シリコン窒化膜
３１…層間絶縁膜
４０…カルコゲナイド膜
４１…上部電極
１００…半導体基板
１０１…シリコン酸化膜
１０２…シリコン窒化膜
１０３…カルコゲナイド膜
１０４…プラグ
１０５…上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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