(57)【要約】      （修正有）【課題】絶縁基板上の半導体層を活用した新規な構成により、製造工程が少なく、安価な半導体不揮発性記憶装置を提供する。【解決手段】絶縁基板上に設けた導電層２を電荷を蓄積する浮遊領域として、前記浮遊領域と絶線されかつ電気的に容量結合する半導体層４と、前記浮遊領域と電気的に容量結合する制御電極領域５を備え、前記浮遊領域２に蓄積する電荷の正負あるいはその電荷量によって生ずる静電力の変化によって前記半導体層４の導電状態を制御することによる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
絶縁基板上に設けた電気的に浮遊状態にある導電層領域と、前記導電層領域と絶縁されかつ電気的に容量結合する半導体層領域と、前記電気的に浮遊状態である導電層領域と電気的に容量結合する制御電極領域を持つ構造にあって、前記電気的に浮遊状態にある導電層領域に蓄積した電荷の静電力によって前記半導体層領域の導電状態を変化させることを特徴とする半導体記憶装置。
【請求項２】
絶縁基板上に設けたソースおよびドレイン電極をもつ半導体層領域と、電気的に分離された制御電極領域と、前記半導体層領域および前記導電層電極領域の両方と電気的に容量結合する電気的に浮遊状態にある導電層領域を積層させた構造にあって、前記電気的に浮遊状態にある導電層領域に蓄積した電荷の静電力によって前記半導体層領域の導電状態を変化させることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は小型で製造工程が比較的短い半導体記憶装置、特に記憶を書き換えることが可能で、かつ書き込んだ記憶が実質的に不揮発性であることを特徴とする装置に関わる。
【背景技術】
【０００２】
従来、半導体不揮発性記憶装置として、金属ー酸化膜ー半導体（MOS)型トランジスタのゲート酸化膜の中に設けた浮遊ゲートに電荷を蓄積し、その電荷の有無あるいは正負によって静電力で前記MOSトランジスタの閾値を変化させ、情報の記憶を実現する方法が広く用いられてきた。前記浮遊ゲートは絶縁性の優れたシリコン酸化膜等に囲まれているので、実質的に蓄積された電荷の放出がないため不揮発性である。記憶の書き換えは、前記浮遊ゲートへの電荷の注入あるいは放出による。
【０００３】
微細加工技術の進展によって高密度の半導体不揮発性記憶装置が製造されるようになっており、各種の電子機器、特に携帯電話の記憶装置あるいはデジタルカメラの記憶装置等として多用されてきた。
【特許文献１】特開２００５−０４４８４４
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前記浮遊ゲート型半導体不揮発性記憶装置は、しかしながら、製造工程数が多く、特に記憶密度を上げるためには高度な微細加工技術に頼らざるを得ず、製造コストの上昇を招くなどの問題があった。従来の半導体不揮発性記憶装置は、単結晶シリコン基板上に半導体集積回路製造技術を使って製造した半導体装置であるため、製造コストの低減を可能とするような大幅な改良は困難であった。
【０００５】
ひとつの解決方法として、本来１ビットの記憶領域に多値の記憶をさせ、ビットあたりの製造コストを実質的に低減させる方法がある。これは、蓄積する電荷の量を調整するものと、電荷の蓄積位置を調整するなどの方法がある。
【０００６】
他の新規な方法として、ガラス基板の上の多結晶シリコン薄膜を利用する半導体不揮発性記憶装置の提案があった。例えばUSP5818083に登録された[Semiconductor
Memory Device Having Flaoting Gate]（Filed by October,
6, 1998, Inventer: Takashi Ito)である。これは、ガラス基板上の多結晶半導体薄膜を用いて、従来構造に近い浮遊ゲート型の記憶装置を実現するものであり、特に基板コストを含めた製造コストの大幅な低減を可能にするものである。
【０００７】
本発明は、原理的には浮遊ゲートに電荷を蓄積させる従来の不揮発性半導体記憶装置に近い動作をするが、前記の従来例とは全く異なる構造と製造工程によって製造することを特徴とする。特に、構成が簡単で、製造工数が著しく短く、安価な基板材料を使えるなど、半導体不揮発性記憶装置を大量に超低コストで実現できる特徴がある。また、半導体は多結晶に限るものではない。
【課題を解決するための手段】
【０００８】
本発明によれば、主要な手段は請求項１に記載するように、絶縁基板上に設けた電気的に浮遊状態にある導電層領域と、前記導電層領域と絶縁されかつ電気的に容量結合する半導体層領域と、前記電気的に浮遊状態である導電層領域と電気的に容量結合する制御電極領域を持つ構造にあって、前記電気的に浮遊状態にある導電層領域に蓄積した電荷の静電
力によって前記半導体層領域の導電状態を変化させることを特徴とする。
【０００９】
絶縁基板上に設けた電気的に浮遊状態にある導電層領域は、電気的に浮遊状態である導電層領域と電気的に容量結合する制御電極によって電位を制御できる。また、絶縁基板上に設けた電気的に浮遊状態にある導電層領域の電位によって、前記導電層領域と絶縁されかつ電気的に容量結合する半導体層領域の電荷が影響を受け、伝導性が変化する。同様に、電気的に浮遊状態にある導電層領域に蓄積された電荷によっても伝導性は変化する。今、導電層領域に電子が蓄積しているとすれば、半導体層領域の電荷が電子の場合は斥力が働くため伝導性は低下する。反対に、正孔が蓄積されている時は半導体層領域の電子に引力が働くので、伝導性は高くなる。このように、半導体層領域をチャネルとするトランジスタのしきい値を制御できる。導電層領域に電子あるいは正孔を注入しあるいは放出するためには、導電層領域と電気的に容量結合する制御電極にやや高い電圧を印加し、電荷のトンネル注入を利用できる。記憶の読み出しは、制御電極に印加する電圧を下げ、半導体層領域にチャネルを形成し、トランジスタ動作させることによる。
【００１０】
本発明の他の構成としては、請求項２の記載にあるように、絶縁基板上に設けたソースおよびドレイン電極をもつ半導体層領域と、電気的に分離された制御電極領域と、前記半導体層領域および前記導電層電極領域の両方と電気的に容量結合する電気的に浮遊状態にある導電層領域を積層させた構造にあって、前記電気的に浮遊状態にある導電層領域に蓄積した電荷の静電力によって前記半導体層領域の導電状態を変化させることを特徴とする。その動作は、前記の説明にあるものと原理的には同じである。
【発明の効果】
【００１１】
従来使われてきた浮遊ゲート型半導体不揮発性記憶装置の主要部は、単結晶シリコン基板に素子分離領域を形成し、素子形成領域に電荷がトンネル現象で通過できる程度の厚さの薄いトンネル酸化膜、その上に多結晶の浮遊ゲート、その上に薄い絶縁膜、その上にコントロールゲートを設け、MOSトランジスタ構造のソースおよびドレイン、さらにコントロールゲートを含む各領域から電極を取り出す構成になっている。また、前記不揮発性記憶装置を制御するトランジスタを製造プロセスを調整しながら製造する。
【００１２】
これに対して本発明では、基板に安価なガラスあるいは耐熱性のあるプラスチック基板などの絶縁物を用いることができる利点がある。その基板上に金属の電荷蓄積領域を形成し、その上に電荷が高電界で通過できる程度の薄い絶縁膜を形成し、多結晶あるいは非晶質の半導体薄膜を設け、前記半導体の一部をトランジスタ領域、別の一部をコントロールゲート領域とすることが特徴となる。
【００１３】
また、前記不揮発性記憶装置を制御するトランジスタを同一の製造プロセスにより製造できる特徴をも持つ。
【００１４】
これにより、４枚の露光マスクで、不揮発性記憶装置および制御用トランジスタを同時に製造するプロセスパターンを形成ができる。従来に比べて製造工程数は約５分の１に短縮され、材料費を含めた製造コストは約１０分の１に低減できる可能性を持つ。
【００１５】
本発明による不揮発性記憶装置および制御用トランジスタは絶縁基板上に製造されるので、基板に対する浮遊容量は非常に小さくなり、寄生容量による信号遅延の劣化が避けられ、消費電力の低減効果がある。
【発明を実施するための最良の形態】
【００１６】
次に、本発明の実施例について説明する。第１図は、本発明の主要工程である。（１）において、１はガラス基板であり、この上にMo膜２を約０．５μm堆積し、所定の形状に
パターン形成する。（２）において、約１０nmのシリコン酸化膜３を化学気相成長法などの手段で堆積し、その上に約１００nmの多結晶シリコン膜を堆積し、フォトリスグラフィおよびエッチングによりトランジスタ領域４およびコントロールゲート領域５とするためのパターンを形成する。（３）において、絶縁層となるシリコン酸化膜６を約１μmの厚さに堆積し、ソース７およびドレイン領域８、およびコントロールゲート領域のコンタクト９の窓を形成し、前記窓からリンなどの不純物をイオン注入し、約500℃の温度で活性化アニールをする。（４）において、ソース１０、ドレイン１１、コントロールゲート１２の接続のためにAlを約1μm堆積し、配線形成する。
【００１７】
第2図は、請求項１に記載する本発明を実施するための代表的なパターン配置例である。前述のように、電気的に浮遊状態にある導電層領域パターン２、前記導電層領域と絶縁されかつ電気的に容量結合する半導体層領域４と、前記電気的に浮遊状態である導電層領域と電気的に容量結合する制御電極領域５、ソースコンタクト窓７、ドレインコンタクト窓８、コントロールゲートコンタクト窓９、接続のためにAlパターン１１、１２、１３の配線形成を含めて、
4枚のマスクパターンによる配置である。第2図では、（１）の断面図と（２）の平面図とを対応させることにより、各部の形状の関係の理解を容易にしている。
【００１８】
第3図は、本発明の実施による高密度の半導体記憶装置を実現するためのマトリクス配置例である。本発明の実施による１ビット記憶装置を選択した単位セルは破線１３で囲ってある。記憶１の書き込みは、PL（プレートライン）１４を接地し、WL(ワードライン）１５に１２Vの電圧パルスを、BL（ビットライン）１６にマイナス１２Vの電圧パルスを印加する。この動作により、電子が前記半導体層領域から電気的に浮遊状態にある導電層領域にトンネル注入し、前記導電層領域は負に帯電する。この状態はパルス印加を除いても実質的に変化しない。すなわち、不揮発記憶の状態である。前記トランジスタの閾値は６V程度に高くシフトする。
【００１９】
また、記憶０の状態に戻すためには、 PL（プレートライン）を接地し、WL(ワードライン）にマイナス１２Vの電圧パルスを、BL（ビットライン）に１２Vの電圧パルスを印加する。この動作により、浮遊状態にある導電層領域の電子が前記半導体層領域に放出される。これにより、前記トランジスタの閾
値は０．５V程度に低くシフトする。 記憶の読み出しは、ＰＬを接地し,WLに5V印加した状態でBLに流れる電流をセンス回路により検出する。
第4図に、記憶が１および０の検出状態、それぞれ１７、１８を模式的に示す。１７に対して１８はしきい値の増加があるため、特性曲線は右側に並行シフトする。Vgは、WLパルス電圧であり、IdはBL電流である。
【００２０】
第５図は、本発明の他の実施例である。製造の条件は、第１図とほぼ同じである。（１）において、ガラス基板１９上に多結晶シリコン膜２０を堆積する。(２)において、２０をトランジスタ領域(21)とコントロール領域(22)に分離し、ソース(23)、ドレイン(24)、および制御電極コンタクト(25)の不純物注入領域を形成し、トンネル酸化膜(26)を堆積し、その上に電気的に浮遊状態にある導電層領域(27)を形成する。(３)において、絶縁層(28)で被覆する。(27)に蓄積した電荷の状態によって、前記トランジスタの閾値を変え、不揮発性記憶動作させることができる。
【００２１】
なお、本発明は、半導体層に多結晶シリコンを用いたが、これに限るものではなく、有機半導体を含めた他の半導体が使用できることは自明である。絶縁膜上の多結晶シリコンはレーザアニールなどの手段によって単結晶化し、半導体の性能を向上させることも可能である。
【００２２】
さらに、本発明の実施は1層に拘る必要はなく、多層化によっていわゆる3次元半導体装置に展開可能である。
【００２３】
また、請求項２に実施にあたっては、単結晶シリコンオンインスレータ(SOI)基板が使えるため、特に高速動作の不揮発性記憶装置が簡単な工程で実現できることを付記する。また、記憶の書き換えおよび読み出しの電圧印加方式も本説明の方式に限るものではなく、各種の方式の適用が可能である。
【産業上の利用可能性】
【００２４】
本発明は、極めて低コストで書き換え可能な不揮発性記憶装置を実現できるため、コンピュータ、家庭電化製品、携帯電話、あるいはデジタルカメラ、無線タグなどの記憶装置として応用は広く、産業上の用途は極めて大きい。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の工程説明である。
【図２】パターン例の説明のための平面図である。
【図３】マトリクス回路配置例である。
【図４】記憶１および０の状態説明図である。
【図５】他の実施のための工程図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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