(57)【要約】【課題】  Si基板上に形成した歪緩和SiGe層を仮想基板に形成した、歪Si層を得る、SiGe層の膜厚を薄くすることにより、結晶性、歪の制御された半導体基板を提供する。又、こうした半導体基板を用いた、低コストで高耐圧、低チャネルコンダクタンスを有する半導体装置を提供する。【解決手段】  第１導電型のSi基板もしくはSOIの主面の全面もしくは一部にSiGe層とSi層が順次積層された第１の半導体積層構造を有し、前記Si基板とSiGe層の界面には、転位を含んでいる。この転位線の始点と終点は基板の側面に存在しており、前記歪Siの主面には転位線の始点または終点がほとんど存在せず、前記SiGe層は部分的もしくは完全に歪緩和している。この上引っ張り歪の歪Si層を形成して半導体基板が提供される。又、第１の半導体積層構造を含まない基板の主面には、圧縮歪Si領域を含ませることが出来る。そして、少なくとも２種類の電界効果型トランジスタ形成することが出来る。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型のSi基板もしくはSOI基板と、
前記基板の主面の全面もしくは一部に、第１のSiGe層とSi層とが順次積層された第１の半導体積層構造と、を少なくとも有し、
前記第１のSiGe層と前記基板との界面には転位を含んでおり、
前記第１のSiGe層は部分的もしくは完全に歪緩和しており、且つ
前記Si層は、面内で引っ張り歪を有する第１の歪Si層であることを特徴とする半導体基板。
【請求項２】
前記第１のSiGe層の膜厚が１００ｎｍ以下であることを特徴とする請求項１に記載の半導体基板。
【請求項３】
前記第１のSiGe層のGe濃度が、原子数％で２０％未満であることを特徴とする請求項１に記載の半導体基板。
【請求項４】
前記第１導電型のSi基板もしくはSOI基板の主面の全面もしくは一部に、第１のSiGe層より第nのSiGe層（ｎは２以上の自然数）の複数のSiGe層と、Si層とが順次積層された第１の半導体積層構造を具備し、
第１のSiGe層と前記基板の界面及び、第nのSiGe層と第(n−１)のSiGe層の界面には転位を含んでおり、
前記第１のSiGe層、より前記第nのSiGe層は部分的もしくは完全に歪緩和しており、且つ前記Si層は、面内で引っ張り歪を有する第１の歪Si層であることを特徴とする請求項１に記載の半導体基板。
【請求項５】
前記第nのSiGe層のGe濃度が、前記第(n-１)のSiGe層のGe濃度の２倍以下であることを特徴とする請求項４に記載の半導体基板。
【請求項６】
前記第１の半導体積層構造を含まない領域の一部の表面には、SiGe層で挟まれたSi領域を含む第２の半導体積層構造を具備し、
前記Si領域は面内で圧縮の歪を受けた状態であることを特徴とする請求項１に記載の半導体基板。
【請求項７】
前記第１の半導体積層構造を含まない領域の一部の表面には、SiGe層で挟まれたSi領域を含む第２の半導体積層構造を具備し、
前記Si領域は面内で圧縮の歪を受けた状態であることを特徴とする請求項２に記載の半導体基板。
【請求項８】
前記第１の半導体積層構造を含まない領域の一部の表面には、SiGe層で挟まれたSi領域を含む第２の半導体積層構造を具備し、
前記Si領域は面内で圧縮の歪を受けた状態であることを特徴とする請求項３に記載の半導体基板。
【請求項９】
前記第１の半導体積層構造を含まない領域の一部の表面には、SiGe層で挟まれたSi領域を含む第２の半導体積層構造を具備し、
前記Si領域は面内で圧縮の歪を受けた状態であることを特徴とする請求項４に記載の半導体基板。
【請求項１０】
前記第１の半導体積層構造を含まない領域の一部の表面には、SiGe層で挟まれたSi領域を含む第２の半導体積層構造を具備し、
前記Si領域は面内で圧縮の歪を受けた状態であることを特徴とする請求項５に記載の半導体基板。
【請求項１１】
第１導電型のSi基板もしくはSOI基板と、
前記基板の主面の全面もしくは一部に、第１のSiGe層とSi層とが順次積層された第１の半導体積層構造と、を少なくとも有し、
前記第１のSiGe層と前記基板との界面には転位を含んでおり、
前記第１のSiGe層は部分的もしくは完全に歪緩和しており、
且つ前記Si層は、面内で引っ張りの状態にある歪を有する第１の歪Si層である半導体基板と、
前記第１の歪Si層上に、ゲート絶縁膜を介してゲート電極を有し、前記ゲート電極下の前記第１の歪Si層をチャネル形成領域とする第１の電界効果型トランジスタとを、少なくとも有することを特徴とする半導体装置。
【請求項１２】
前記第１のSiGe層の膜厚が１００ｎｍ以下であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１のSiGe層のGe濃度が、原子数％で２０％未満であることを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
前記第１導電型のSi基板もしくはSOI基板の主面の、全面もしくは一部に第１のSiGe層より第nのSiGe層（ｎは２以上の自然数）の複数のSiGe層と、Si層とが順次積層された第１の半導体積層構造を具備し、
第１のSiGe層と前記Si基板もしくはSOI基板の界面及び、第nのSiGe層と第(n-１)のSiGe層には転位を含んでおり、
前記第１のSiGe層より前記第nのSiGe層は部分的もしくは完全に歪緩和しており、且つ前記Siは、面内で引っ張り歪を有する第１の歪Si層である半導体基板と、
前記第１の歪Si層上に、ゲート絶縁膜を介してゲート電極を有し、前記ゲート電極下の前記第１の歪Si層をチャネル形成領域とする第１の電界効果型トランジスタとを、少なくとも有することを特徴とする請求項１１に記載の半導体装置。
【請求項１５】
前記第nのSiGe層のGe濃度が、前記第(n-１)のSiGe層のGe濃度の２倍以下であることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１の半導体積層構造と、
前記基板の主面における、前記第１の半導体積層構造を有しない領域の少なくとも一部にSiGe層で挟まれたSi領域を有する第２の半導体積層構造と、を少なくとも有し、
前記第１の半導体積層構造では、面内で引っ張り歪を受けた第１の歪Si層領域を、前記第２の半導体積層構造では、面内で圧縮歪を受けた第２の歪Si領域を有し、
前記第１の半導体積層構造の前記第１の歪Si層領域上に、ゲート絶縁膜を介して第１のゲート電極を有し、前記第１のゲート電極下の前記第１の歪Si層領域にチャネル形成領域を有する第１の電界効果型トランジスタと、
前記第２の半導体積層構造の前記第２の歪Si層領域上に、ゲート絶縁膜を介して第２のゲート電極を有し、前記第２のゲート電極下の前記第２の歪Si層領域にチャネル形成領域を有する第２の電界効果型トランジスタとを、少なくとも有することを特徴とする請求項１１に記載の半導体装置。
【請求項１７】
前記第１の電界効果型トランジスタのソース領域およびドレイン領域はＮ型であり、前記第２の電界効果型トランジスタのソース領域およびドレイン領域はＰ型であることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第１の電界効果型トランジスタと前記第２の電界効果型トランジスタとによってＣＯＭＳを構成する領域があることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第１のSiGe層の膜厚が１００ｎｍ以下であることを特徴とする請求項１７に記載の半導体装置。
【請求項２０】
Si基板又はSOI基板上にミスフィット転位が発生する膜厚である臨界膜厚以上のSiGe層を、前記基板の全面もしくは１部領域に堆積する工程、
堆積された前記SiGe層の膜厚が転位増殖を起こす膜厚になるまで薄膜化する工程、及び
前記SiGe層の歪みを部分的もしくは完全に緩和させる為、加熱処理を行う工程、
前記前記SiGe層上にSi層を形成する工程、を有することを特徴とする半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板及びこの半導体基板を用いた半導体装置、わけても電界効果型トランジスタの装置及びその製造方法に関するものである。
【背景技術】
【０００２】
デジタル家電用マイコンやパーソナルコンピュータなどに用いられる大規模集積回路（LSI）や移動体通信端末に用いられるアナログ高周波用電子部品（例えば送信用アンプ、受信用集積回路など）には高速化、低消費電力化、多機能化が求められている。回路を構成する電子素子、例えば、シリコン（Si）電界効果型トランジスタ（FET）においては、これまで、リソグラフィ技術を駆使し、主にゲート長を短縮化することによって、素子の高性能化（電流駆動力の向上、消費電力の低減）が実現されてきた。
【０００３】
しかしながら、最小加工寸法１００nm以下の微細化技術においては、MOS(Metal-Oxide-Semiconductor)トランジスタにおける短チャネル効果により、チャネル内キャリアのドリフト速度が飽和する。即ち、微細化に伴って、トランジスタのオン電流が小さくなってしまう問題が生じてきた。又、トランジスタの耐圧も低下するため、アナログ回路に適用するには問題が生ずる。更に、微細化技術に関しても、設備や製造コストが増大する問題も生じてきている。
【０００４】
そこで、微細化技術のみに頼らず、材料開発により上記電子素子の性能向上させることが期待されている．その中で、Si材料の長所を生かしつつ、材料の移動度を向上させることが可能な歪Siが注目されている。歪Siは、Si結晶の対称性の低下により電子状態が変化し、Si結晶に面内引っ張りを与えると電子の移動度が、面内に圧縮応力を与えると正孔の移動度が増加する特徴を有する。
【０００５】
Siに歪を与える方法として、例えば（１）デバイス製造プロセスに導入する“局所歪による方法”、（２）仮想基板（Si基板上に例えば歪緩和SiGe層などを形成した基板）を用いた“グローバル歪による方法”などが知られている。
【０００６】
局所歪による方法は、例えば、論文Tech. Dig. Int. Electron Devices Meet. ２００３、 P１１.６.１.をあげることが出来る（非特許文献１）。ここでの方法は、PMOSのソース、ドレイン領域のSiをエッチングしてくぼみを形成し、そのくぼみを埋めるようにSiGeをエピタクシャル成長する。その結果、ソース、ドレインで挟まれたチャネル領域に一軸性圧縮歪が与えられ、チャネル内の正孔移動度が５０％以上上昇する。又、NMOSの場合は、ゲート上層にSiNキャップ層を形成して、チャネル領域に引っ張り歪を伝達する。その結果、飽和ドレイン電流が１０％上昇する。
【０００７】
グローバル歪による方法のコンセプトは、Si基板上に基板と格子定数の異なった薄膜材料をエピタクシャル成長させた仮想基板を用いることである。この仮想基板表面にSiをエピタクシャル成長させてSi膜を歪ませる。仮想基板の格子定数がSiの格子定数より大きければ、引っ張り歪のSi膜が、仮想基板の格子定数がSiの格子定数よりも小さければ、圧縮歪のSi膜が形成される。
【０００８】
仮想基板を形成する技術として、多くの方法が知られている。その中の代表例とし、Si基板上に歪緩和したSiGe（Si１-xGex）混晶層を成長した仮想基板が知られている。その望ましい形態はSiGe層が完全に歪緩和していて、且つ、表面に結晶欠陥（貫通転位など）が存在しないことである。
【０００９】
Si基板上にSiGeを成長させると、初期段階では、Siと格子整合するため、SiGe膜内部には圧縮歪が内包されている。膜厚を増加させ、臨界膜厚hcを超えた段階ではSiGe/Si基板界面にミスフィット転位が形成されSiGeの内包歪を解放する。しかし、この段階ではSiGeは転位線付近のみの部分的格子緩和にとどまる。そこで、SiGeの膜厚を増加させ、４hc以上の膜厚のSiGe層を形成すると、ミスフィット転位の増殖が起こる。その結果、SiGe層は十分に歪緩和していく。例えば、R. Beanlandの論文溺ultiplication of misfit dislocations in epitaxial layers煤AJ. Appl. Phys.、 ７２ (１９９２) ４０３１によれば、このときの転位の増殖はFrank-Read機構による（非特許文献４）。この転位増殖機構は、SiGe/Si基板界面で形成されたミスフィット転位線が、薄膜表面へ抜けた貫通転位が分解することによる。即ち、貫通転位に働く張力がある膜厚値を超えると滑り、薄膜断面内で弧を描くように運動する。そして、この弧が表面に達することにより転位線は切れる。その結果、転位線が増殖するというものである。言い換えると、この機構は、貫通転位を利用しており、厚膜化に伴う貫通転位線に働く張力が転位増殖の駆動力になっている。
【００１０】
一方、例えば、W. Hagen等の論文、鄭 New Type of Source Generating Misfit Dislocations煤AAppl. Phys.、１７(１９７８)８５に見られるように、Frank-Read機構以外の転位増殖機構として、Hagen-Strunk機構がある（非特許文献５）。これは、バーガースベクトルが等しく且つ互いに界面内で垂直な２本のミスフィット転位線が交差するときに、一方の転位線が切れ２本になることにより増殖するというものである。Y. Obayashi等の論文、「Is the Hagen-Strunk multiplication mechanism of misfit dislocations in heteroepitaxial layers probable?」Phil. Mag. Lett.、７６(１９９７)１によるエネルギ計算によれば、Hagen-Strunk機構で転位増殖するためには、転位増殖臨界膜厚hh-s以下でなければならない（非特許文献６）。ところが、SiGe/Si系の場合、ミスフィット転位が形成される臨界膜厚hcは、hh-sより大きくなるため、Hagen-Strunk機構での転位増殖は起こらないと考えられている。
【００１１】
さて、貫通転位は、仮想基板表面での結晶欠陥になるため、歪Siの結晶性に悪影響を及ぼす。しかしながら、SiGeを歪緩和させるためには、上記の通り貫通転位を利用した転位増殖が必要である．このために、仮想基板形成技術においては、SiGe層の歪緩和と貫通転位低減化を両立させなければならない。Si基板上に貫通転位の少ない歪緩和したSiGeを成長させる方法は、米国特許、ＵＳＰ５、２２１、４１３（特許文献１）或いはAppl. Phys. Lett、５９(１９９１)８１１（非特許文献２）に開示されている。特許文献１によれば、摂氏８５０度を超えた成長温度にて、Si基板上にGe組成を目的の組成まで傾斜して増加させた（１ミクロンあたり約２５％以下の増加率）条件でSiGeバッファ層を形成すると貫通転位の少ない歪緩和したSiGe層が形成される。
【００１２】
上記Ge組成傾斜バッファ層を用いた方法以外では、転位増殖を利用せずにSiGe層を緩和させる方法が開示されている。例えば、Appl. Phys. Lett.、７６(２０００)３５５２（非特許文献３）は、Si基板上にSiGe層を成膜後、水素イオン注入を行い、その後摂氏８００度でアニールを行うと、SiGe/Si基板界面付近で微小な亀裂と転位ループが形成され、その結果、SiGeが歪緩和する。特開２００３-２７３０１７号公報（特許文献２）は水素分子を用いて、効率よくSiGeを歪緩和させている。
【００１３】
特開２００３-２８２４６３号公報（特許文献３）によれば、Si基板表面を陽極酸化法により、多孔質に変換し、その後、孔を酸化することによって、Si格子に引っ張り応力を与え、その上にSiGeを成膜するとSiGeの歪は緩和されていることが開示されている。
【００１４】
特開２００３-２３１６０号公報（特許文献４）では、SOI(Silicon on Insulator)基板を用いて絶縁層上に形成した島状SiGeを熱酸化すると、Ge濃度が増大し、SiGe層の端部を起点としてSiGe層と下地絶縁層との界面で滑りが生じ、その結果、SiGeの歪が緩和される方法が開示されている。
【００１５】
【特許文献１】米国特許  ＵＳＰ５２２１４１３  （１９９３.６.２２）
【特許文献２】特開２００３-２７３０１７
【特許文献３】特開２００３-２８２４６３
【特許文献４】特開２００３-２３１６０
【非特許文献１】T. Ghani、et al.、「A ９０nm High Volume Manufacturing Logic Technology Featuring Novel ４５nm Gate Length Strained Silicon CMOS Transistors」、 Tech. Dig. Int. Electron Devices Meet. ２００３、 P１１.６.１.
【非特許文献２】E.. A. Fitzgerald et al.、「Totally relaxed GexSi１-x layers with low threading dislocation densities grown on Si substrates」、 Appl. Phys. Lett、 ５９ (１９９１) ８１１.
【非特許文献３】H. Trinkaus et al.「Strain relaxation mechanism for hydrogen-implanted Si１-xGex/Si(１００) heterostructures」、 Appl. Phys. Lett.、 ７６ (２０００)３５５２
【非特許文献４】R. Beanland、「Multiplication of misfit dislocations in epitaxial layers」、 J. Appl. Phys.、 ７２ (１９９２) ４０３１
【非特許文献５】W. Hagen and H. Strunk、「A New Type of Source Generating Misfit Dislocations」、 Appl. Phys.、 １７ (１９７８) ８５
【非特許文献６】Y. Obayashi and K. Shintani、「Is the Hagen-Strunk multiplication mechanism of misfit dislocations in heteroepitaxial layers probable?」、 Phil. Mag. Lett.、 ７６ (１９９７) １
【発明の開示】
【発明が解決しようとする課題】
【００１６】
Siに引っ張りと圧縮の歪を与えることにより、キャリアの移動度を向上させることを目的とした従来技術は、以下に述べる難点がある。
【００１７】
局所歪を用いた方法は、SiNキャップ膜をMOSFETのゲート上部に形成して引っ張り応力をチャネル部に伝達させている。このため、Si膜に大きな歪を与えることが困難であり、NMOSにおいては、１０％の電流向上に留まってしまう。すなわち、NMOSに必要な引っ張り歪量が十分でなく、また歪の定量的制御が十分でない難点がある。
【００１８】
グローバル歪を用いた方法は、仮想基板表面を通してSi膜に十分な量の歪を与えることができるが、Si膜全面で歪は一様である。よって、Si膜に引っ張り歪を与えると、NMOSの性能は向上するが、PMOSの性能が低下してしまい、又、圧縮歪の場合も逆に同様である。即ち、NMOSとPMOSの両方の性能を向上することができないため、 CMOS(Complementary Metal-Oxide-Semiconductor)の性能向上を実現することが難しくなってしまう。
【００１９】
Ge組成傾斜バッファ層を用いた方法は、SiGe層が数ミクロンと厚いため、SiGe層をパターニングして部分的に歪を与えるようなことは極めて困難である。従って、本方法によって、基板全面にSiGeを成膜することに限定されてしまう。
【００２０】
Ge組成傾斜バッファ層を用いた方法は、原料ガスなどの材料費及び光熱費が増加するため、基板単価が上昇してしまう難点がある。例えば、傾斜SiGeバッファ層では、数ミクロンの膜厚のSiGe層を成膜しなければならないため、通常のCVD法を用いた成膜では数時間を要してしまう。
【００２１】
Ge組成傾斜バッファ層を用いた方法において、SiGe層を歪緩和させるためにミスフィット転位や転位ループなどの結晶欠陥を導入しなければならない。転位線は、結晶内部でループを形成するか、さもなければ、ウエハの膜の側面もしくは、貫通転位として表面に突き抜けなければならない。このため、SiGe膜表面上にも結晶欠陥が付随する。典型的には貫通転位密度は１０３−１０６cm−２ 存在している。
【００２２】
Ge組成傾斜バッファ層を用いた方法において、SiGeはSiに比べて熱伝導度が低いため、厚膜SiGe層により放熱性が低下し、素子の温度が上昇する問題がある。
【００２３】
即ち、Ge組成傾斜バッファ層を用いた方法の課題における根本的な原因は、歪緩和SiGe層の膜厚が数ミクロンと厚くなってしまうことに起因する。
【００２４】
他の方法も陽極酸化やイオン注入プロセスを必要とするため仮想基板作製プロセスが複雑になり製造コストが高くなる。
【００２５】
又、SiGeを用いない方法は、歪量を定量的に制御するのが困難である
従って、本発明の課題は、SiGeの長所を利用し、短所を補うことであり、即ち、SiGeの膜厚を薄くすること、貫通転位を抑制することである。その効果として、低コストで製造でき、歪の方向と大きさが定量的に制御された結晶性に優れた歪Siを提供する。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付の図面によって明らかになるであろう。
【課題を解決するための手段】
【００２６】
本願において開示される発明のうち、代表的なものの骨子を説明すれば、以下の通りである。本発明の半導体基板の有する歪Si積層構造の基本構成は、第１導電型のSi基板もしくはSOI基板の主面の全面もしくは一部に、SiGe層とSi層が順次積層された第１の半導体積層構造を有する。そして、第１の半導体積層構造のSiGe層と前記基板の界面には、転位を大量に含んでいる。この転位線の始点と終点は基板の側面に存在しており、前記歪Siの主面には転位線の始点又は終点がほとんど存在しない。この為、前記SiGe層は部分的もしくは完全に歪緩和している。更に、好ましくは、前記SiGe層の膜厚は、１００ｎｍ程度もしくは以下となす。この膜厚以下で、十分な歪緩和SiGe層を実現することが出来る。本願発明は、従来技術に比べて格段に薄く、前記歪Siの歪は面内で引っ張りである。
【００２７】
前記第１の半導体積層構造を含まない領域の一部の、基板表面にはSiGeで挟まれたSi領域を含む第２の半導体積層構造を有しても良い。このSi領域には面内で圧縮の歪を受けている。
【００２８】
又、前記基板に形成するSiGe層は複数層をもって構成することも可能である。この場合、第１のSiGe層と前記基板の界面及び、第nのSiGe層と第(n−１)のSiGe層の界面には転位を含んでおり、前記第１のSiGe層、より前記第nのSiGe層は部分的もしくは完全に歪緩和しており、且つ前記Si層は、面内で引っ張り歪を有する第１の歪Si層となっている。この形態は、後述するように、Ge濃度が２０％以上の歪緩和SiGe層を得る場合に、極めて有用である。尚、上記複数のSiGe層の数ｎは、概ね１０程度以下が実用的である。
【００２９】
本発明の第１の電界効果型半導体装置の構成は、前記第１の半導体積層構造の主面上に、ゲート絶縁膜を介してゲート電極を有し、前記ゲート電極下のチャネル形成領域となるSi層を挟むように、絶縁ゲート型電界効果型トランジスタが構成されている。この場合、通例、前記歪Si層と前記SiGe層内に第２導電型のソース領域及びドレイン領域が形成されている。
【００３０】
本発明の第２の電界効果型半導体装置の構成は、前記第２の半導体積層構造の主面上に、ゲート絶縁膜を介してゲート電極を有し、前記ゲート電極下のチャネル形成領域となるSi層を挟むように、絶縁ゲート型電界効果型トランジスタが構成されている。この場合、通例、前記歪Si層と前記SiGe層内に第２導電型のソース領域及びドレイン領域が形成されている。
【００３１】
上記電界効果型半導体装置において、一般に、第１の電界効果型半導体装置のソース領域、ドレイン領域はＮ型であり、第２の電界効果型半導体装置のソース領域、ドレイン領域はＰ型が多用される。
【００３２】
又、第１の電界効果型半導体装置と第２の電界効果型半導体装置は隣接していて、ＣＭＯＳを構成することも自由である。
【００３３】
本発明の半導体基板を製造する代表的な例は次の工程を有するものである。即ち、Si基板又はSOI基板上に、ミスフィット転位が発生する膜厚である臨界膜厚以上のSiGe層を、前記基板の全面もしくは１部領域に堆積する工程、前記SiGe層の膜厚が１０ｎｍ程度以下になるまで薄膜化する工程、及び前記SiGe層の歪みを部分的もしくは完全に緩和させる為、加熱処理を行う工程、前記前記SiGe層上にSi層を形成する工程、を有する。ここで、SiGe層の膜厚はHagen-Strank機構で転位増殖を起こす薄さにすることが肝要である。この厚さはSiGe層のGeの含有量にも依存するが、概ね、１０ｎｍ以下、好ましくは５ｎｍ以下をなすことが好ましい。
【発明の効果】
【００３４】
本発明の第１の観点によれば、結晶性に優れ、しかも歪が制御されたSi膜を有する半導体基板を得ることが出来る。合わせて、こうした半導体基板の製造方法を提供する。
【００３５】
本発明の第２の観点によれば、電界効果トランジスタなどの電子素子の性能を向上することができる。
【発明を実施するための最良の形態】
【００３６】
具体的実施の形態を説明するに先立って、発明者が上述の手段を発明した背景について説明する。発明者は、歪緩和SiGe層の膜厚を、従来の数ミクロン厚よりも格段に薄くし、且つ貫通転位が形成されないような技術が実現すれば、上記のSiGe仮想基板における課題を解決できると考えた。その為に、歪緩和に必要なミスフィット転位を如何に増殖させるかを考え、SiGe成膜と結晶欠陥評価の実験研究を進めてきた。その研究過程において、Si基板上に図２の１０で示す臨界膜厚hcを超えたSiGe膜を成膜し、その後、SiGe膜を薄くしたのちに、摂氏９００度程度で加熱処理すると、SiGe膜とSi基板に形成されていたミスフィット転位が増殖することを発見した。尚、図２はSi基板上にSiGe膜を成膜した場合の、SiGe膜中のGe濃度と、ミスフィット転位が形成されるSiGe膜の臨界膜厚の関係を示す図である。横軸がSiGe膜中のGe濃度（原子数％）、縦軸が前記臨界膜厚（ｎｍ）である。曲線１０が前記臨界膜厚である。
【００３７】
図３は、Si基板の上に成膜したSiGe膜の平面TEM像である。この図３の例では、SiGeの膜厚が臨界膜厚hcを超えており、格子状にミスフィット転位(例えば１１)が観察されている。
【００３８】
次にこの試料を熱酸化し、酸化膜を除去し、加熱処理を行った。すると、図４に示すように、ミスフィット転位の増殖（例えば１２）が観察されている。尚、図４は、前記加熱処理後のSiGe膜の平面TEM像である。更に、エッチピット法で貫通転位を評価したところ、ミスフィット転位が増殖しているにもかかわらず、SiGe膜の貫通転位密度は、１０３/cm２以下と極めて少ないことも判った。この転位増殖は、SiGe/Si界面で起こっており、従来では観察されていなかったHagen-Strunk機構もしくは、それに類似した機構による。ここで、図４の例は、転位増殖の初期の段階であり、実際に完全に歪緩和したときの転位増殖の写真は転位線で表面全体を覆いつくしている。
【００３９】
従って、本手段により、SiGe/Si界面での転位増殖が生じ、その結果、SiGe層が歪緩和した。この歪緩和SiGe層の膜厚は１００nm以下である。本発明においては、SiGe層上にSｉ層を成長させて歪Si層を形成するので、SiGe層は上部のSi層より応力を受ける。Si層によってSiGe層が歪を受けることは好ましくない。従って、SiGe層はある程度の膜厚が必要となる。上部に形成されるSi層の厚みにも依存するが、SiGe層の厚さは１００ｎｍより２０ｎｍの範囲が好ましい。
【００４０】
又、SiGe膜のGe濃度が２０％未満のとき、初期に形成されるミスフィット転位は、６０°転位となることが判った。この場合、ミスフィット転位は運動しやすく、転位線のほとんどはウエハの側面に抜ける。よって、転位線がウエハ表面に抜ける貫通転位はほとんど存在しない。更に、薄膜化、加熱処理による転位増殖過程においても、転位線は基板表面へ貫通せずにSiGe/Si界面に閉じ込められる傾向があることも発見した。
【００４１】
SiGe膜のGe濃度が２０％以上になると、ミスフィット転位は９０度転位と６０度転位が混在して存在する傾向がある。９０度転位は、転位の運動が制限されるため、転位線は比較的短い線分となり、転位線の両端は表面へ抜け、貫通転位を形成する。よって、Si基板上にGe濃度が２０％以上のSiGe層を直接成膜すると結晶性の悪い（貫通転位の多い）歪緩和層が形成されてしまう。そこで、Ge濃度が２０％以上のSiGe層を形成したい場合は、まずGe濃度が０.２未満で上記方法により第１歪緩和SiGe層を形成し、その上にGe濃度が第１層のGe濃度の２倍以下のSiGeを成膜して、上記方法を繰り返すことにより第２歪緩和SiGe層を形成する。必要なGe濃度に応じて第３、第４歪緩和SiGe層を形成すればよい。
【００４２】
上記の方法により、薄膜の歪緩和SiGe層を形成することができるが、SiGeが５０nmより薄い場合は、SiGe上にSiを成膜したときにSi膜の応力によりSiGeが歪んでしまう。よって、歪緩和SiGe層を形成後、引き続き前記歪緩和SiGe層と同じGe濃度のSiGeバッファ層を成膜する必要がある。SiGeバッファ層の必要な膜厚は、Si層の膜厚に依存するが、１００nm程度であればよい。尚、ここで、歪Si層の厚みは、ここに形成されるデバイスの要請にもよる。概ね、２０ｎｍより１００ｎｍの範囲が多用され実用的である。
【００４３】
又、SiGe層が薄膜化できたため、SiGeをフォトリソグラフィによりパターニングすることができ、その上にSiを成膜し、平坦化すれば、引っ張り歪Si領域を作り分けすることができる。更に、歪のないSi領域の両側にくぼみを形成して、SiGeを埋め込むように成長させた後、表面を酸化すれば、SiGeのGe濃度が増加するため体積膨張し、SiGeに挟まれたSiが圧縮性で歪む。従って、同一基板表面上に無歪、引っ張り歪、圧縮歪のSiを作り分けることができる。
【００４４】
＜実施例１＞
本実施例では、図５Ａより図５Ｆ及び図８Ａより図８Ｂを用いて、低温熱酸化法を用いた、歪緩和SiGe層を有する歪Si基板とその製造方法を例示する。歪緩和SiGe層の膜厚は１００nm程度の例である。
【００４５】
Si基板又はSOI（Silicon on Insulator）基板２０を化学洗浄した（図５Ａ）後、減圧化学気相成長（LPCVD）装置に導入して、基板２０上に第１SiGe層２２を成長する（図５Ｂ）。原料ガスはH２ガスで希釈したSiH４及びGeH４を用い、成長温度は摂氏６５０度である。Ge濃度は、１５％とした。又、Ge濃度は、２０％未満であれば貫通転位が少なく結晶性が良好である。この時の第１SiGe層２２の膜厚は、Ge濃度が図２に示した臨界膜厚hcより大きくしなければならない。ここでは、３０nm成膜した。この段階では、第１SiGe層とSi基板２０との界面には、ミスフィット転位２１が形成されている。しかし、ミスフィット転位密度がSiGeの歪を解放するのに十分でないため、SiGe層２２内には圧縮性の歪が内包されている。
【００４６】
次に、上記SiGeを成膜した基板を酸化炉に導入して、SiGeを比較的低温で（例えば、摂氏７５０度）熱酸化し、SiO２層、GeO２層２３を形成する（図５Ｃ）。未酸化のSiGe層の膜厚が、５nmになるまで酸化した。ここで、SiGe層２２の膜厚は、分光エリプソメトリを用いて測定した。次に、５％のHF水溶液でSiO２層２３をエッチングする。ここで、GeO２は水溶性なのでSiO２と共にエッチングされる。エッチング後の基板を電気炉に導入し窒素雰囲気中で、摂氏９００度で３０分加熱する。このときSiGeとSi基板界面で、ミスフィット転位２１の増殖が起こり、SiGe層２４は歪緩和する（図５Ｄ）。
【００４７】
こうして準備した基板を化学洗浄した後、再びLPCVD装置に導入して、SiGeバッファ層２４aを成長する。原料ガスはH２ガスで希釈したSiH４及びGeH４を用い、成長温度は６５０度である。Ge濃度は、第１SiGe層のGe濃度と同じで１５％、膜厚は９５nmにした。この段階のSiGe層２４aの膜厚は１００nmである（図５Ｅ）。尚、図５Ｅでは、前述の歪緩和SiGe層２４と前記バッファ層２４aとが、一体となっているので、SiGe層２４ａとして図示されている。
【００４８】
尚、前記歪緩和の為の加熱処理は余り温度が高すぎるとGeの拡散の影響があるので、デバイスプロセス最大温度以下で、摂氏800-1000度程度である。
【００４９】
続いて、GeH４ガスを停止して膜厚２０nmの第１Si層２５を成長する（図５Ｆ）。
【００５０】
ここで、SiGeバッファ層２４aを成長する理由は２つある。１つは、歪Si層に電界効果トランジスタなどの電子素子を形成したとき、第１SiGeとSi基板の界面で形成された大量のミスフィット転位が、PN接合界面に存在するとリーク電流発生の原因になってしまうからである。よって、ミスフィット転位の位置を歪Si層２５から離す必要があるためである。もう１つの理由は、歪緩和した第１SiGe層２１の膜厚は５nmと非常に薄い。この為、その上に２０nm膜厚のSi層２５を成長させると、SiGe層２１はSi層２５からの応力に負けてしまい、Si層２５は歪まずにSiGe層２１が再び圧縮歪を受けてしまう。SiGe歪緩和と歪Siの歪み量は、ラマン分光法やX線回折法を用いて確認することができる。ここでは、ビーム径１μｍφのアルゴンイオンレーザをプローブ光とした顕微ラマン分光法を用いて歪緩和を確認した。歪Si層２５、SiGe層２４a(第１Si層とSiGeバッファ層は一体化している)の膜厚は、分光エリプソメトリを用いて評価できる。又、透過電子顕微鏡法を用いた断面観察を用いると、SiGe層２４aとSi基板２０界面にミスフィット転位が大量に形成されているのを確認できる。
【００５１】
本実施例で形成したSiGe層及び歪Siの結晶性は極めて高い。その検証は、セコエッチング法によるエッピピット密度を微分干渉顕微鏡を用いて評価することにより確認できる。本実施例では、歪Si層及びSiGe層の貫通転位を確認することはできないほど結晶性が優れていた。本例において、最悪の場合で、貫通転位密度は１０３cm−２であった。貫通転位の発生原因は、成長装置の清浄度や基板洗浄環境に依存する。
【００５２】
上記のとおり、結晶性の優れた歪緩和SiGe層を形成するためにはGe濃度が２０％未満であることが望ましい。しかし、Ge濃度が２０％以上の歪緩和SiGe層を作製したい場合は、図８Ａ、図８Ｂに示す方法がある。まず、Si基板又はSOI（Silicon on Insulator）基板２０上に、Ge濃度が２０％未満で、上記した方法により第１歪緩和SiGe層３０aを形成し、次いで、第１歪緩和SiGe層３０aの上に、Ge濃度が第１歪緩和SiGe層のGe濃度の２倍以下の第２歪緩和SiGe層３０bを成膜する。そして、前述した例のごとく、酸化、エッチング、加熱の上記方法を繰り返すことにより第２歪緩和SiGe層３０ｂを形成する。第２歪緩和SiGe層３０ｂと第１歪緩和SiGe層３０aの界面には大量のミスフィット転位２１bが形成されている。続いて、前述の通り、第２歪緩和SiGe層３０ｂ上に膜厚２０nmの第１Si層２５を成長する（図８Ａ）。
【００５３】
さらに必要なGe濃度に応じて第３歪緩和SiGe層３０cなどを繰り返し形成すればよい。ここで、最上の歪緩和SiGe層上では、バッファ層を形成する。続いて、前述の通り、第３歪緩和SiGe層３０cなどの上に膜厚２０nmの第１Si層２５を成長する（図８Ｂ）。
【００５４】
＜実施例２＞
本実施例では、図６Ａより図６Ｆ及び図８Ａより図８Ｂを用いて、高温熱酸化法による膜厚１００nm程度の歪緩和SiGe層を有する歪Si基板とその製造方法を例示する。
【００５５】
Si基板又はSOI基板を化学洗浄した（図６Ａ）後、減圧化学気相成長（LPCVD）装置に導入し第１SiGe層３２を成長する（図６Ｂ）。原料ガスはH２ガスで希釈したSiH４及びGeH４を用い、成長温度は摂氏６５０度である。後述するが、最終的な第１SiGe層３５のGe濃度は１５％で膜厚は５nmである。ここで、最終的なSiGe層３５のGe濃度は、２０％未満であればSiGe膜の貫通転位が極めて少なくなり結晶性に優れる。最終的な第１SiGe層３５の膜厚は、最終的なGe濃度に対する図２示した臨界膜厚hcより厚くしなければならない。上記の最終的な第１SiGe層３５のGe濃度と膜厚を得るために、成膜するSiGe膜、即ち初期の第１SiGe層３２のGe濃度は、３％とし、膜厚を２５nmにした。次に、SiGe３２を摂氏８５０度で熱酸化すると表面にはSiO２層３３が形成され（図６Ｃ）、GeはSiGe層３４の内部へ拡散する。温度をさらに上げると基板２０側へもGeが拡散してしまうため注意が必要である。熱酸化の方法は、熱酸化炉で行う場合の他にRTA(Rapid Thermal Annealing)装置やフラッシュランプ装置で行ってもよい。即ちSiO２層の膜厚が増すにつれ、SiGe層３２のGeの濃度が上昇していく。SiGe層３４の膜厚が５nmに達したとき熱酸化を停止した。この段階で、SiGe層３４のGe濃度は約１５％になっている。ここで、SiGe層３４の膜厚は、分光エリプソメトリを用いて測定し、Ge濃度はラマン分光法で測定した。
【００５６】
次に、５％のHF水溶液でSiO２膜３３をエッチングする。その後、第１SiGe膜３２が形成された基板を電気炉に導入し窒素ガス雰囲気中で、摂氏９００度で３０分加熱する。このときSiGe膜３５とSi基板２０界面で、ミスフィット転位２１の増殖が起こり、SiGe層３５は歪緩和する（図６Ｄ）。次に、基板を化学洗浄した後、再びLPCVD装置に導入して、SiGeバッファ層を成長する。原料ガスはH２ガスで希釈したSiH４及びGeH４を用い、成長温度は摂氏６５０度である。Ge濃度は、第１SiGe層３５のGe濃度と同じで１５％、又膜厚は、９５nmにした。この段階で歪緩和SiGe層３５aの膜厚は、１００nmになっている。続いて、GeH４ガスを停止して膜厚２０nmの第１Si層３６を成長する。
【００５７】
SiGe歪緩和と歪Siの歪み量は、ラマン分光法やX線回折法を用いて確認することができる。ここでは、ビーム径１μｍφのアルゴンイオンレーザをプローブ光とした顕微ラマン分光法を用いて歪緩和を確認した。歪Si層３６、SiGe層３５a(尚、前の例と同じように、第１SiGe層３２とSiGeバッファ層は一体化している)の膜厚は、分光エリプソメトリを用いて評価できる。透過電子顕微鏡法を用いた断面観察を用いると、SiGe層３５aと基板２０の界面にミスフィット転位が大量に形成されていることを確認できる。本実施例では、歪Si層３６及びSiGe層３５aの貫通転位を確認することはできないほど結晶性が優れていた。本例での最悪の場合で、貫通転位密度は１０３cm−２であった。貫通転位の発生原因は、成長装置の清浄度や基板洗浄環境に依存する。
【００５８】
上記のとおり、結晶性の優れた歪緩和SiGe層３５aを形成するためには、Ge濃度が２０％未満であることが望ましい。しかし、Ge濃度が２０％以上の歪緩和SiGe層を作製したい場合を、図８Ａ、図８Ｂを用いて説明する。まず、Si基板又はSOI（Silicon on Insulator）基板２０上に、Ge濃度が２０％未満で、上記方法により第１歪緩和SiGe層３０aを形成する。次いで、第１歪緩和SiGe層３０ａの上に、Ge濃度が第１歪緩和SiGe層のGe濃度の２倍以下の第２歪緩和SiGe層３０bを成膜する。そして、前述したごとく、酸化、エッチング、加熱の上記方法を繰り返すことにより第２歪緩和SiGe層を形成する。第２歪緩和SiGe層と第１歪緩和SiGe層の界面には大量のミスフィット転位２１bが形成されている。続いて、前述の通り、第２歪緩和SiGe層３０ｂなどの上に膜厚２０nmの第１Si層２５を成長する（図８Ａ）。
【００５９】
更に必要なGe濃度に応じて、第３歪緩和SiGe層３０cなどを繰り返し形成すればよい。ここで、最上の歪緩和SiGe層上では、バッファ層を形成する。続いて、前述の通り、第３歪緩和SiGe層３０ｃ上に膜厚２０nmの第１Si層２５を成長する（図８Ｂ）。
【００６０】
本実施例は実施例１に比べて、高温で熱酸化をするため、酸化時間を短縮することが可能である。但し、酸化でGeが基板側へも拡散するため、Ge濃度制御をより厳格に行う必要がある。
【００６１】
＜実施例３＞
本実施例では、図７Ａより図７Ｆ及び図８Ａより図８Ｂを用いて、ドライエッチングを用いて、膜厚１００nm程度の歪緩和SiGe層を有する歪Si基板とその製造方法を例示する。
【００６２】
Si基板又はSOI基板２０を化学洗浄した後（図７Ａ）、減圧化学気相成長（LPCVD）装置に導入し第１SiGe層２２を成長する（図７Ｂ）。原料ガスはH２ガスで希釈したSiH４及びGeH４を用い、成長温度は摂氏６５０度である。Ge濃度は、１５％とした。又、Ge濃度は、２０％未満であれば貫通転位が少なく結晶性が良好である。第１SiGe層２２の膜厚は、前述の図２に示すように、臨界膜厚hcより大きくしなければならない。ここでは、３０nm成膜した。この段階では、第１SiGe層２２と基板２０の界面には、ミスフィット転位２１が形成されている。しかし、ミスフィット転位密度がSiGe層２２の歪を解放するのに十分でないため、SiGe層２２内には圧縮性の歪が内包されている。
【００６３】
次に、基板をドライエッチング装置に導入して、CF４ガスを用いて第１SiGe層２２の膜厚が、５nmになるようにエッチングし、符号２２bの状態にする（図７Ｃ）。ここで、SiGe層２２bの膜厚は、分光エリプソメトリを用いて測定し、エッチング条件を較正した。その後、基板をドライエッチング装置から取り出し、化学洗浄を行ったあと、基板を電気炉に導入し窒素ガス雰囲気中で、摂氏９００度で３０分加熱する。このときSiGe層２２cと基板２０の界面で、ミスフィット転位の増殖が起こり、SiGe層２２ｃは歪緩和する。
【００６４】
次に、基板を化学洗浄した後、再びLPCVD装置に導入して、SiGeバッファ層を成長する（図７Ｅ）。原料ガスはH２ガスで希釈したSiH４及びGeH４を用い、成長温度は摂氏６５０度である。Ge濃度は、第１SiGe層２２のGe濃度と同じで１５％、又膜厚は、９５nmにした。このときのSiGe層２２dの膜厚は１００nmである。続いて、GeH４ガスを停止して膜厚２０nmの第１歪Si層を成長する。SiGe歪緩和と歪Siの歪み量は、ラマン分光法やX線回折法を用いて確認することができる。ここでは、ビーム径１μｍφのアルゴンイオンレーザをプローブ光とした顕微ラマン分光法を用いて歪緩和を確認した。歪Si層２５、SiGe層２２d(尚、前述の通り、第１SiGe層２２とSiGeバッファ層は一体化している)の膜厚は、分光エリプソメトリを用いて評価できる。又、透過電子顕微鏡法を用いた断面観察を用いると、SiGe層２０ｄとSi基板２０界面にミスフィット転位が大量に形成されているのを確認できる。本実施例で形成したSiGe層及び歪Siの結晶性は極めて高い。その検証は、セコエッチング法によるエッピピット密度を微分干渉顕微鏡を用いて評価することにより確認できる。歪Si層及びSiGe層の貫通転位を確認することはできないこともあった。又、最悪の場合でも、貫通転位密度は１０３ｃｍ-２であった。貫通転位の発生原因は、成長装置の清浄度や基板洗浄環境に依存する。
【００６５】
上記のとおり、結晶性の優れた歪緩和SiGe層２２aを形成するためには、Ge濃度が２０％未満であることが望ましい。しかし、Ge濃度が２０％以上の歪緩和SiGe層を作製したい場合の例は、図８Ａ及び図８Ｂを用いて説明する。まずGe濃度が２０原子数％未満で、上記方法により第１歪緩和SiGe層３０aを形成し、第１歪緩和SiGe層３０aの上にGe濃度が第１歪緩和SiGe層３０aのGe濃度の２倍以下の第２歪緩和SiGe層３０bを成膜する。そして、酸化、エッチング、加熱の上記方法を繰り返すことにより、第２歪緩和SiGe層３０bを形成する。第２歪緩和SiGe層３０bと第１歪緩和SiGe層３０aの界面には大量のミスフィット転位２１bが形成されている。続いて、前述の通り、第２歪緩和SiGe層３０ｂ上に膜厚２０nmの第１Si層２５を成長する（図８Ａ）
更に、必要なGe濃度に応じて第３歪緩和SiGe層３０cなどを繰り返し形成すればよい。ここで、最上の歪緩和SiGe層上では、バッファ層を形成する。続いて、前述の通り、バッファ層と一体化した第３歪緩和SiGe層３０ｃ上に膜厚２０nmの第１Si層２５を成長する（図８Ｂ）。
【００６６】
本実施例の特徴は、ドライエッチングを用いているため直接SiGe層をエッチングできることである。又、成長装置内に塩素系ガスを導入することによって、SiGe層成長、SiGeエッチング、転位増殖アニール、歪Si層成長を一貫して行うことも可能である。
【００６７】
＜実施例４＞
本実施例では、圧縮の歪Siが含まれた基板とこれを製造する方法を例示する。この方法では、実施例１、実施例２、或いは実施例３に例示した諸方法の、いずれかの方法を用いて形成した歪緩和SiGe層のリソグラフィによるパターニング、更にSi層とSiGe層のエピタクシャル成長と熱酸化などを組み合わせる。図９Ａより図９Ｂ及び図１０Ａより図１０Ｂの断面図を用いて、以下説明する。
【００６８】
Si基板もしくはSOI基板２０上に膜厚１００nm程度の歪緩和SiGe層２４aを形成する（図９Ａ）。その製造方法は前述のごとく、実施例１、実施例２、或いは実施例３に例示した諸方法の、いずれかの方法で十分である。この歪緩和SiGe層２４aをリソグラフィにより、溝４０を形成するようにパターニングする（図９Ｂ）。溝４０を形成するためにSiGe層２４aのエッチング深さは、Si基板２０に達するようにしなければならない。化学洗浄後、基板をLPCVD装置に導入して、溝４０を埋めるようにSi層４１を成長する（図９Ｃ）。Si層４１は、Si基板表面上ではSi格子と一致するようにエピタクシャル成長し、SiGe層表面上では、SiGe格子に一致するように歪成長する。Si層が図９Ｃのように成長した段階では、SiGe層２４ａとSi層４１の界面ではミスフィット転位２１ｍが形成されている。そこで、Si層４１をSiGe２４ａの表面に達するまで、CMP(Chemical Mechanical Polishing)を用いて平坦化する。よって、前記ミスフィット転位２１ｍは消失する。基板を化学洗浄後、基板をLPCVD装置に導入して、膜厚２０nmのSi層４４をエピタクシャル成長する（図９Ｅ）。その結果、Si膜表面４４は、引っ張り歪が与えられ、Si膜表面４３には歪がない。
【００６９】
次に、図１０Ａより図１０Ｃの断面図を用いて、圧縮歪Siの形成方法を例示する。上記した方法で、引っ張り歪みのSi層４４と無歪のSi層４３を作り分ける（図１０Ａ）。無歪Si層４３の表面の一部にリソグラフィを用いて、ペアの溝５０を形成する（図１０Ｂ）。その後、基板をLPCVD装置に導入して、SiGe膜を成長して、溝５０をSiGe５１で埋める。次に、RTA装置を用いて摂氏９００度程度で酸化し、５％のHF水溶液で酸化膜を除去すると、SiGe５１に挟まれた領域の圧縮歪Si層５２が形成されている。このように、同一基板表面上に引っ張り歪Si層４４、圧縮歪Si層５２、無歪Si層４３を作り分けることができた。
【００７０】
本実施例のように、歪Si層を作り分ける理由は、背景技術の欄で述べたように、引っ張り歪Si層の領域にNMOSを形成し、圧縮歪Si層の領域にPMOSを形成すると、NMOS、PMOS共にチャネルコンダクタンスが向上する。その結果、これらの電界効果型トランジスタを用いて構成されたCMOSの性能を向上させることが可能になるからである。ここで、従来技術においても、引っ張り、圧縮歪Si層と無歪Si層とを作り分けることが可能であるが、本実施例に示すごとき基板の形態で且つ、同一基板表面上に作り分けることは、従来技術の範囲内では、極めて困難である。例えば、圧縮歪を基板表面に形成すると、一方で引っ張り歪は、具体的なデバイスの製造段階で、ゲートの上に引っ張り性の材料、例えばSiN層を成膜するなどの方法を取らなければならず、これまでの技術では、基板内に引っ張り歪と圧縮歪の２種類の歪を作り分けることは実際的に困難である。本発明はこうした困難を克服するものである。
【００７１】
＜実施例５＞
本例は、歪Si基板を用いた電界効果型半導体装置、具体的にはNMOSを例示する。歪Si基板は、前述の実施例１、実施例２、或いは実施例３のいずれかに示した方法で良い。ＭＯＳトランジスタ自体の製造は、これまでの製造方法に従って十分である。基板２０上にSiGe層２４ａ、引っ張り歪Si層４４が形成される。こうして準備された半導体基板に通例の方法によってNMOSが形成される。図１１は、本例のNMOSトランジスタの断面図である。ソース領域６２とドレイン領域６１がチャネル領域となる引っ張り歪Si層４４を挟んで形成される。この上部にゲート絶縁膜６６が形成され、前記チャネル領域に対向する領域にゲート電極６３が配置される。符号６４、６５はそれぞれ、ドレイン電極、ソース電極である。符号７０は層間絶縁物層である。前記ソース領域６２とドレイン領域６１にはミスフィット転位２１が含まれてはならない。尚、素子分離にはSTI（Shallow Trench Isolation）６０を用いた。
【００７２】
＜実施例６＞
本例は、歪Si基板を用いた電界効果型半導体装置、具体的にはCMOSを例示する。歪Si基板は、前述の実施例４示した方法に従った。ＣＭＯＳトランジスタ自体の製造は、これまでの製造方法に従って十分である。
【００７３】
図１２はＣＭＯＳ用の歪Si基板の断面図、図１３は本例のＣＭＯＳの主要部の断面図である。ＣＭＯＳ用の歪Si基板は、これまで説明してきた方法によって製造する。Si基板２０に、引っ張り歪Si４４と圧縮歪のSiGe５２が作り分けられている。圧縮歪のSiGe５２の両側はSiGe層５１が埋め込まれている。尚、符号２１はミスフィット転位を示す。
【００７４】
Si層４４は、引っ張り歪Si層であり、この領域にNMOSが形成される。即ち、図１３に見られるように、ソース領域６２とドレイン領域６１にはAsなどのN型ドーピングされている。一方、Si層５２は圧縮歪Siであり、この領域にPMOSが形成される。即ち、ソース領域６２a、ドレイン領域６１aにはBなどのP型ドーピングされている。製造方法は、通常のCMOS作製プロセスを用いた。素子分離にはSTI（Shallow Trench Isolation）６０を用いた。尚、図１３において、符号６６はゲート絶縁膜、６５、６５ａはソース電極、６４、６４ａはドレイン電極、及び符号６３、６３ａはゲート電極、符号７０は層間絶縁物層である。
【００７５】
以下、本願は多岐にわたるので、本願発明の主な形態を列挙する。
（１）第１の形態は、引っ張り歪が加えられた歪みSi層を有する半導体基板であって、
第１導電型のSi基板もしくはSOI基板の主面の全面もしくは一部に第１SiGe層とSi層が順次積層された第１半導体積層構造を具備し、第１SiGe層と前記基板の界面には、転位を大量に含んでおり、前記SiGe層は部分的もしくは完全に歪緩和しており、前記Siの歪は面内で引っ張りである半導体基板である。
（２））第２の形態は、前項（１）の半導体基板であって、前記第１SiGe層の膜厚が１００ｎｍ以下である半導体基板である。
（３）前項（１）の半導体装置であって、前記第１SiGe層のGe濃度が２０％未満である半導体基板である。
（４）第４の形態は、引っ張り歪が加えられた歪みSi層を有する半導体基板であって、
第１導電型のSi基板もしくはSOI基板の主面の全面もしくは一部に第１SiGe層、第２SiGe層、・・・、第nSiGe層とSi層が順次積層された第１半導体積層構造を具備し、第１SiGe層と前記基板の界面及び、第nSiGe層と第(n-１)SiGeには、転位を大量に含んでおり、前記第１SiGe層、第２SiGe層、・・・、第nSiGe層は部分的もしくは完全に歪緩和しており、前記Siの歪は面内で引っ張りである半導体基板である。
（５）第５の形態は、前項（４）の半導体基板において、第nSiGe層のGe濃度が第(n-１)SiGe層のGe濃度の２倍以下である半導体基板である。
（６）第６の形態は、前項（１）、（２）、（３）、（４）、及び（５）のいずれかの半導体基板の製造法であって、Si又は、SOI基板上にミスフィット転位が発生する膜厚である臨界膜厚以上のSiGe層を前記基板の全面もしくは１部領域に堆積した後、SiGe層の膜厚が５ｎｍ程度になるまで薄膜化した後加熱処理を行うことによって、前記SiGe層の歪みを部分的もしくは完全に緩和させる方法を含んだ前記SiGeの全面もしくは一部にSiを成膜する半導体基板の製造法である。
（７）第７の形態は、引っ張り歪を受けたSiを有する半導体装置であって、前項（１）、（２）、（３）、（４）、及び（５）のいずれかの半導体基板の主面上に、ゲート絶縁膜を介してゲート電極を有し、前記ゲート電極下のチャネル形成領域となるSi層を挟むように、前記歪Si層と前記SiGe層内に第２導電型のソース領域及びドレイン領域が形成されている半導体装置である。
（８）第８の形態は、引っ張り歪Si領域と圧縮歪Si領域を有する半導体基板であって、前項（１）、（２）、（３）、（４）、及び（５）のいずれかの半導体基板の主面において、前記第１半導体積層構造を含まない領域の一部の表面にはSiGeで挟まれたSi領域を含む第２半導体積層構造を具備し、該Si領域には面内で圧縮の歪を受けている半導体基板である。
（９）第９の形態は、引っ張り歪を受けたSiと圧縮歪を受けたSiを有する半導体装置であって、前項（８）の半導体基板の主面上に前記第１半導体積層構造の主面上にゲート絶縁膜を介してゲート電極を有し、前記ゲート電極下のチャネル形成領域となるSi層を挟むように、前記歪Si層と前記SiGe層内に第２導電型のソース領域及びドレイン領域が形成されていて、前記第２半導体積層構造の主面上にゲート絶縁膜を介してゲート電極を有し、前記ゲート電極下のチャネル形成領域となるSi層を挟むように、前記歪Si層と前記SiGe層内に第２導電型のソース領域及びドレイン領域が形成されていることを特徴としている半導体装置である。
（１０）第１０の形態は、前項（９）の半導体装置において、第１電界効果型半導体装置のソース領域、ドレイン領域はＮ型であり、第２電界効果型半導体装置のソース領域、ドレイン領域はＰ型である半導体装置である。
（１１）第１１の形態は、前項（１０）の半導体装置において、第１電界効果型半導体装置と第２電界効果型半導体装置は隣接していて、CMOS素子である半導体装置である。
【００７６】
以上、本願発明をいくつかの実施例等を用いて詳細に説明した。本発明によれば、結晶性に優れ、しかも歪が制御されたSi膜が形成された基板を低コストで作製することができ、電界効果トランジスタなどの電子素子の性能を向上することができる。
【００７７】
また、Siに歪を与えるためにSiGeを用いているにもかかわらず、薄膜であるため素子温度上昇の問題は生じない。
【００７８】
以上の効果は、単にトランジスタ単体の性能向上のみならず、たとえば、アナログ-デジタル混載回路などに適した高速、高耐圧、低消費電力の電子素子が実現できることを含む。
【図面の簡単な説明】
【００７９】
【図１】図１は、本発明の実施例４に関わる引っ張り、圧縮、無歪Siが作り分けられた基板の断面図である。
【図２】図２は、Siの臨界膜厚のGe濃度依存性を示す図である。
【図３】図３は、ミスフィット転位の例を示すモデル図である。
【図４】図４は、転位増殖の例を示すモデル図である。
【図５Ａ】図５Ａは、本発明の実施例１に関わる、低温熱酸化法による歪緩和SiGe層の製造法を工程順に説明する基板の断面図である。
【図５Ｂ】図５Ｂは、本発明の実施例１に関わる、低温熱酸化法による歪緩和SiGe層の製造法を工程順に説明する基板の断面図である。
【図５Ｃ】図５Ｃは、本発明の実施例１に関わる、低温熱酸化法による歪緩和SiGe層の製造法を工程順に説明する基板の断面図である。
【図５Ｄ】図５Ｄは、本発明の実施例１に関わる、低温熱酸化法による歪緩和SiGe層の製造法を工程順に説明する基板の断面図である。
【図５Ｅ】図５Ｅは、本発明の実施例１に関わる、低温熱酸化法による歪緩和SiGe層の製造法を工程順に説明する基板の断面図である。
【図５Ｆ】図５Ｆは、本発明の実施例１に関わる、低温熱酸化法による歪緩和SiGe層の製造法を工程順に説明する基板の断面図である。
【図６Ａ】図６Ａは、本発明の実施例２に関わる、熱酸化法による歪緩和SiGe層の製造法を工程順に説明する基板の断面図である。
【図６Ｂ】図６Ｂは、本発明の実施例２に関わる、熱酸化法による歪緩和SiGe層の製造法を工程順に説明する基板の断面図である。
【図６Ｃ】図６Ｃは、本発明の実施例２に関わる、熱酸化法による歪緩和SiGe層の製造法を工程順に説明する基板の断面図である。
【図６Ｄ】図６Ｄは、本発明の実施例２に関わる、熱酸化法による歪緩和SiGe層の製造法を工程順に説明する基板の断面図である。
【図６Ｅ】図６Ｅは、本発明の実施例２に関わる、熱酸化法による歪緩和SiGe層の製造法を工程順に説明する基板の断面図である。
【図６Ｆ】図６Ｆは、本発明の実施例２に関わる、熱酸化法による歪緩和SiGe層の製造法を工程順に説明する基板の断面図である。
【図７Ａ】図７Ａは、本発明の実施例３に関わる、ドライエッチング法による歪緩和SiGe層の製造法を工程順に説明する基板の断面図である。
【図７Ｂ】図７Ｂは、本発明の実施例３に関わる、ドライエッチング法による歪緩和SiGe層の製造法を工程順に説明する基板の断面図である。
【図７Ｃ】図７Ｃは、本発明の実施例３に関わる、ドライエッチング法による歪緩和SiGe層の製造法を工程順に説明する基板の断面図である。
【図７Ｄ】図７Ｄは、本発明の実施例３に関わる、ドライエッチング法による歪緩和SiGe層の製造法を工程順に説明する基板の断面図である。
【図７Ｅ】図７Ｅは、本発明の実施例３に関わる、ドライエッチング法による歪緩和SiGe層の製造法を工程順に説明する基板の断面図である。
【図７Ｆ】図７Ｆは、本発明の実施例３に関わる、ドライエッチング法による歪緩和SiGe層の製造法を工程順に説明する基板の断面図である。
【図８Ａ】図８は、Ge濃度２０％以上の歪緩和SiGe層の製造法を工程順に説明する基板の断面図である。
【図８Ｂ】図８Ｂは、Ge濃度２０％以上の歪緩和SiGe層の製造法を工程順に説明する基板の断面図である。
【図９Ａ】図９Ａは、本発明の実施例４に関わる、引っ張り歪Si領域を作り分ける製造方法を工程順に説明する基板の断面図である。
【図９Ｂ】図９Ｂは、本発明の実施例４に関わる、引っ張り歪Si領域を作り分ける製造方法を工程順に説明する基板の断面図である。
【図９Ｃ】図９Ｃは、本発明の実施例４に関わる、引っ張り歪Si領域を作り分ける製造方法を工程順に説明する基板の断面図である。
【図９Ｄ】図９Ｄは、本発明の実施例４に関わる、引っ張り歪Si領域を作り分ける製造方法を工程順に説明する基板の断面図である。
【図９Ｅ】図９Ｅは、本発明の実施例４に関わる、引っ張り歪Si領域を作り分ける製造方法を工程順に説明する基板の断面図である。
【図１０Ａ】図１０Ａは、本発明の実施例４に関わる、引っ張り歪Si、圧縮歪Si、無歪Si領域を作り分ける製造方法を工程順に説明する基板の断面図である。
【図１０Ｂ】図１０Ｂは、本発明の実施例４に関わる、引っ張り歪Si、圧縮歪Si、無歪Si領域を作り分ける製造方法を工程順に説明する基板の断面図である。
【図１０Ｃ】図１０Ｃは、本発明の実施例４に関わる、引っ張り歪Si、圧縮歪Si、無歪Si領域を作り分ける製造方法を工程順に説明する基板の断面図である。
【図１１】図１１は、本発明の実施例５に関わる、引っ張り歪Siを用いたNMOSの断面図である。
【図１２】図１２は、本発明の実施例６に関わる、ＣＭＯＳ用の基板の断面図である。
【図１３】図１３は、本発明の実施例６に関わる、ＣＭＯＳの断面図である。
【符号の説明】
【００８０】
１：Si基板、２：SiO２層、３：Si層、４：ミスフィット転位、５：SiGe層、６：圧縮歪Si層、７：SiGe層、８：引っ張り歪Si層、１０：臨界膜厚曲線、１１：ミスフィット転位、１２：ミスフィット転位、２０：基板、２１：ミスフィット転位、２１：ミスフィット転位、２１a：ミスフィット転位、２１b：ミスフィット転位、２１c：ミスフィット転位、２２：SiGe層、２２b：SiGe層、２２c：SiGe層、２２d：SiGe層、２３：酸化膜、２４：ミスフィット転位、２４a：SiGe層、２５：引っ張り歪Si層、３０a：SiGe層、３０b：SiGe層、３０c：SiGe層、３２：SiGe層、３３：SiO２層、３５：SiGe層、３５a：SiGe層、３６：引っ張り歪Si層、４０：溝、４１：Si層、４２：無歪Si層表面、４３：無歪Si層、４４：引っ張り歪Si層、５０：溝、５１：SiGe層、５２：圧縮歪Si層、６０：STI、６１：ドレイン領域、６２：ソース領域、６３：ゲート電極、６４：ドレイン電極、６５：ソース電極、６１a：ドレイン領域、６２a：ソース領域、６３a：ゲート電極、６４a：ドレイン電極、６５a：ソース電極、６６：ゲート絶縁膜、７０：層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２】
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【図１３】
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