(57)【要約】【課題】  ＳＯＩ基板を用いることなく、絶縁体上に形成される半導体層の面積を拡大する。【解決手段】  開口部７を介して空洞部９内の半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に埋め込み絶縁膜１０を形成した後、ソース／ドレイン層２５ａ、２５ｂの表面に露出している埋め込み絶縁膜１０、１３および第２半導体層３をパターニングすることにより、開口部７の周囲のソース／ドレイン層２５ａ、２５ｂの側壁を露出させるコンタクトホール２６を形成し、コンタクトホール２６を介してソース／ドレイン層２５ａ、２５ｂにそれぞれ接続された配線層２７ａ、２７ｂを形成する。【選択図】      図８
2006253260.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層が形成された半導体基板と、
前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層と、
前記ソース層およびドレイン層のいずれか少なくとも一方に形成され、前記半導体層を貫通して前記絶縁層に達する開口部と、
前記開口部の少なくとも一部が含まれるようにして前記半導体層に形成されたコンタクトホールと、
前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部とを備えることを特徴とする半導体装置。
【請求項２】
絶縁層が形成された半導体基板と、
前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層と、
前記ソース層およびドレイン層のいずれか少なくとも一方に形成され、前記半導体層を貫通して前記絶縁層に達する開口部と、
前記開口部内に埋め込まれるようにして前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部とを備えることを特徴とする半導体装置。
【請求項３】
第１半導体層を半導体基板上に成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる開口部を形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程と、
前記開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板の表面の一部に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるようにして前記半導体基板上に支持体を形成する工程と、
前記支持体および第２半導体層を貫通して前記第１半導体層の一部を露出させる開口部を形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程と、
前記開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板に素子分離絶縁膜を選択的に形成する工程と、
前記素子分離絶縁膜で分離された前記半導体基板上に第１半導体層を選択エピタキシャル成長にて形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に選択エピタキシャル成長にて形成する工程と、
前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜および第２半導体層を貫通して前記第１半導体層の一部を露出させる開口部を形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程と、
前記開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および前記第２半導体層を貫通して前記半導体基板を露出させる開口部を形成する工程と、
前記開口部が埋め込まれるようにして前記第２半導体層上に支持体を形成する工程と、
前記支持体をパターニングすることにより前記第２半導体層の表面の一部を露出させる工程と、
前記パターニングされた前記支持体をマスクとして前記第２半導体層および前記第１半導体層をエッチングすることにより、前記第１半導体層および前記第２半導体層の側面を露出させる工程と、
前記第１半導体層の側面を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層上の前記支持体を除去することにより、前記第２半導体層の表面を露出させる工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程と、
前記開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記開口部内に埋め込まれた支持体の少なくとも一部を除去する工程をさらに備え、
前記配線部は前記開口部内に埋め込まれるようにして前記ソース層またはドレイン層のいずれか少なくとも一方に接続されていることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および前記第２半導体層を貫通して前記半導体基板を露出させる第１開口部を形成する工程と、
前記第１開口部が埋め込まれるようにして前記第２半導体層上に支持体を形成する工程と、
前記支持体および第２半導体層を貫通して前記第１半導体層の一部を露出させる第２開口部を形成する工程と、
前記第２開口部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層上の前記支持体を除去することにより、前記第２半導体層の表面を露出させる工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第１開口部および前記第２開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程と、
前記第１開口部および前記第２開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを形成する工程と、
前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素のイオン注入が必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００５】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
また、非特許文献１に開示された方法では、ＳｉＧｅ層を除去した時にＳｉ層をＳｉ基板上で支持するための領域や、Ｓｉ層下のＳｉＧｅ層にエッチング液を接触させるための領域をＳｉ層の周囲に確保する必要がある。このため、アクティブ領域として利用できない無駄な部分の面積が大きくなり、トランジスタの集積化に支障をきたすという問題があった。
【０００６】
そこで、本発明の目的は、ＳＯＩ基板を用いることなく、絶縁体上に形成される半導体層の面積を拡大することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁層が形成された半導体基板と、前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層と、前記ソース層およびドレイン層のいずれか少なくとも一方に形成され、前記半導体層を貫通して前記絶縁層に達する開口部と、前記開口部の少なくとも一部が含まれるようにして前記半導体層に形成されたコンタクトホールと、前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部とを備えることを特徴とする。
【０００８】
これにより、半導体層下に絶縁層を形成するために、組成の異なる半導体層間の選択比の違いを利用して下層の半導体層を除去する場合においても、下層の半導体層を除去するための領域や上層の半導体層を支持するための領域をソース層またはドレイン層に配置することが可能となるとともに、それらの領域を介してソース層またはドレイン層とのコンタクトをとることができる。このため、下層の半導体層を除去するための領域や上層の半導体層を支持するための領域を半導体層の周囲に形成する必要がなくなるとともに、ソース層またはドレイン層とコンタクトをとるための領域を半導体層に別途確保する必要がなくなり、アクティブ領域として利用できない無駄な部分を削減することができる。このため、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、絶縁層が形成された半導体基板と、前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層と、前記ソース層およびドレイン層のいずれか少なくとも一方に形成され、前記半導体層を貫通して前記絶縁層に達する開口部と、前記開口部内に埋め込まれるようにして前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部とを備えることを特徴とする。
【００１０】
これにより、半導体層下に絶縁層を形成するために、組成の異なる半導体層間の選択比の違いを利用して下層の半導体層を除去する場合においても、下層の半導体層を除去するための領域や上層の半導体層を支持するための領域を半導体層の周囲に形成する必要がなくなるとともに、ソース層またはドレイン層とコンタクトをとるための領域を半導体層に別途確保することなく、ソース層またはドレイン層とのコンタクト面積を増大させることができる。このため、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、ＳＯＩトランジスタの集積度を向上させることができる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる開口部を形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程と、前記開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを形成する工程と、前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部を形成する工程とを備えることを特徴とする。
【００１２】
これにより、第１半導体層上に第２半導体層が積層された場合においても、開口部を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、ソース層またはドレイン層に開口部を配置することで、第１半導体層の一部を露出させる開口部を素子領域の周囲に形成することなく、第１半導体層を除去することが可能となるとともに、その開口部を介してソース層またはドレイン層とのコンタクトをとることで、ソース層またはドレイン層とコンタクトをとるために第２半導体層上で空けておかなければならない領域を削減することができる。さらに、第２半導体層を半導体基板上で支持する支持体を設けることにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層が半導体基板上に脱落することを防止することができる。
【００１３】
このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、アクティブ領域として利用できない無駄な部分を削減することができる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の表面の一部に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるようにして前記半導体基板上に支持体を形成する工程と、前記支持体および第２半導体層を貫通して前記第１半導体層の一部を露出させる開口部を形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程と、前記開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを形成する工程と、前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部を形成する工程を備えることを特徴とする。
【００１５】
これにより、第２半導体層下に配置された第１半導体層を除去するための開口部を素子領域の周囲に形成する必要がなくなるとともに、ソース層またはドレイン層とコンタクトをとるために第２半導体層上で空けておかなければならない領域を削減することができる。このため、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板に素子分離絶縁膜を選択的に形成する工程と、前記素子分離絶縁膜で分離された前記半導体基板上に第１半導体層を選択エピタキシャル成長にて形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に選択エピタキシャル成長にて形成する工程と、前記第２半導体層が覆われるようにして前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜および第２半導体層を貫通して前記第１半導体層の一部を露出させる開口部を形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程と、前記開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを形成する工程と、前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部を形成する工程とを備えることを特徴とする。
【００１７】
これにより、素子分離絶縁膜を利用して、第１および第２半導体層を半導体基板上に選択的にエピタキシャル成長させることが可能となるとともに、素子分離絶縁膜に開口部を形成することなく、第２半導体層下の第１半導体層を除去することが可能となる。このため、工程数の削減を図りつつ、第２半導体層上にＳＯＩトランジスタを形成することを可能となるとともに、ＳＯＩトランジスタの集積度を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および前記第２半導体層を貫通して前記半導体基板を露出させる開口部を形成する工程と、前記開口部が埋め込まれるようにして前記第２半導体層上に支持体を形成する工程と、前記支持体をパターニングすることにより前記第２半導体層の表面の一部を露出させる工程と、前記パターニングされた前記支持体をマスクとして前記第２半導体層および前記第１半導体層をエッチングすることにより、前記第１半導体層および前記第２半導体層の側面を露出させる工程と、前記第１半導体層の側面を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層上の前記支持体を除去することにより、前記第２半導体層の表面を露出させる工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程と、前記開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを形成する工程と、前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部を形成する工程とを備えることを特徴とする。
【００１９】
これにより、第１半導体層が除去された時に半導体基板上で第２半導体層を支持する支持体をソース層またはドレイン層に形成することが可能となり、第２半導体層を支持するための支持体を素子領域の周囲に形成する必要がなくなるとともに、ソース層またはドレイン層とコンタクトをとるために第２半導体層上で空けておかなければならない領域を削減することができる。このため、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記開口部内に埋め込まれた支持体の少なくとも一部を除去する工程をさらに備え、前記配線部は前記開口部内に埋め込まれるようにして前記ソース層またはドレイン層のいずれか少なくとも一方に接続されていることを特徴とする。
これにより、ソース層またはドレイン層とコンタクトをとるための領域を半導体層に別途確保することなく、ソース層またはドレイン層とのコンタクト面積を増大させることができ、コンタクト不良を抑制しつつ、ＳＯＩトランジスタの集積度を向上させることができる。
【００２１】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および前記第２半導体層を貫通して前記半導体基板を露出させる第１開口部を形成する工程と、前記第１開口部が埋め込まれるようにして前記第２半導体層上に支持体を形成する工程と、前記支持体および第２半導体層を貫通して前記第１半導体層の一部を露出させる第２開口部を形成する工程と、前記第２開口部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層上の前記支持体を除去することにより、前記第２半導体層の表面を露出させる工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記第１開口部および前記第２開口部がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程と、前記第１開口部および前記第２開口部の少なくとも一部が含まれるようにして前記半導体層にコンタクトホールを形成する工程と、前記コンタクトホールを介して前記ソース層またはドレイン層のいずれか少なくとも一方に接続された配線部を形成する工程とを備えることを特徴とする。
【００２２】
これにより、第２半導体層下に配置された第１半導体層を除去するための第２開口部をソース層またはドレイン層に形成することが可能となるだけでなく、第１半導体層が除去された時に半導体基板上で第２半導体層を支持する支持体をソース層またはドレイン層に形成することが可能となる。このため、第２半導体層を支持するための支持体を素子領域の周囲に形成する必要がなくなる上に、第２半導体層下に配置された第１半導体層を除去するための第２開口部を素子領域の周囲に形成する必要がなくなるとともに、ソース層またはドレイン層とコンタクトをとるために第２半導体層上で空けておかなければならない領域を削減することができる。このため、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）〜図８（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図、図１（ｂ）〜図８（ｂ）は、図１（ａ）〜図８（ａ）のＡ１−Ａ１´〜Ａ８−Ａ８´線でそれぞれ切断した断面図、図１（ｃ）〜図８（ｃ）は、図１（ａ）〜図８（ａ）のＢ１−Ｂ１´〜Ｂ８−Ｂ８´線でそれぞれ切断した断面図である。
【００２４】
図１において、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により、半導体基板１の素子分離領域Ｒ２に素子分離絶縁膜６を形成し、素子分離絶縁膜６で素子分離された素子領域Ｒ１を半導体基板１に形成する。なお、半導体基板１の素子分離領域Ｒ２に素子分離絶縁膜６を形成する方法としては、ＬＯＣＯＳ法の他、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などの方法を用いるようにしてもよい。
【００２５】
次に、図２に示すように、素子分離絶縁膜６をマスクとして選択エピタキシャル成長を行うことにより、第１半導体層２および第２半導体層３を半導体基板１上に順次選択的に形成する。
なお、第１半導体層２は、半導体基板１および第２半導体層３よりもエッチングレートが大きな材質を用いることができ、半導体基板１、第１半導体層２および第２半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層２としてＳｉＧｅ、第２半導体層３してＳｉを用いることが好ましい。これにより、第１半導体層２と第２半導体層３との間の格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間の選択比を確保することができる。また、第１半導体層２としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層２の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層２および第２半導体層３の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。
【００２６】
ここで、素子分離絶縁膜６上には、第１半導体層２および第２半導体層３はエピタキシャル成長しないので、素子分離絶縁膜６を形成してから第１半導体層２および第２半導体層３のエピタキシャル成長を行うことにより、第１半導体層２および第２半導体層３を半導体基板１の素子領域Ｒ１に選択的に形成することができる。このため、第１半導体層２および第２半導体層３を半導体基板１の素子領域Ｒ１に選択的に形成するためのマスクを素子分離絶縁膜６で兼用することが可能となり、第１半導体層２および第２半導体層３を半導体基板１の素子領域Ｒ１に選択的に形成するためのマスクを素子分離絶縁膜６と別個に形成する必要がなくなることから、工程数の削減することができる。
【００２７】
次に、図３に示すように、ＣＶＤなどの方法により、第２半導体層３を覆うように配置された支持体５を第２半導体層３上に形成する。なお、支持体５としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
そして、フォトリソグラフィー技術およびエッチング技術を用いて支持体５、第２半導体層３および第１半導体層２をパターニングすることにより、第１半導体層２の少なくとも一部を露出させる開口部７を支持体５、第２半導体層３および第１半導体層２に形成する。
【００２８】
ここで、開口部７は素子領域Ｒ１に配置することが好ましい。これにより、開口部７を素子分離領域Ｒ２に配置する必要がなくなり、素子領域Ｒ１を拡大することを可能として、素子領域Ｒ１に形成されるＳＯＩトランジスタの集積度を向上させることが可能となる。
なお、第１半導体層２の少なくとも一部を露出させる開口部７を形成する場合、第１半導体層２の表面でエッチングを止めるようにしてもよいし、第１半導体層２をオーバーエッチングして第１半導体層２に凹部を形成するようにしてもよい。あるいは、開口部７内の第１半導体層２を貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層２のエッチングを途中で止めることにより、開口部７内の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層２をエッチング除去する際に、開口部７内の半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、開口部７内の半導体基板１のオーバーエッチングを抑制することができる。
【００２９】
また、上述した実施形態では、第２半導体層３上に支持体５を直接形成する方法について説明したが、第２半導体層３の表面にエッチングダメージが入る恐れのある場合、第２半導体層３上に下地酸化膜を形成してから支持体５を形成するようにしてもよい。
次に、図４に示すように、開口部７を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部９を形成する。
【００３０】
ここで、第１半導体層２の一部を露出させる開口部７を支持体５、第２半導体層３および第１半導体層２に形成することにより、第１半導体層２上に第２半導体層３を積層した場合においても、第２半導体層３下の第１半導体層２にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板１と第２半導体層３との間に空洞部９を形成することができる。また、第２半導体層３が支持体５で覆われたままにすることにより、第１半導体層２が除去された場合においても、第２半導体層３を支持体５にて半導体基板１上で支持することが可能となり、第２半導体層３が陥没することを防止することができる。
【００３１】
なお、半導体基板１および第２半導体層３がＳｉ、第１半導体層２がＳｉＧｅの場合、第１半導体層２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層３のオーバーエッチングを抑制しつつ、第１半導体層２を除去することが可能となる。また、第１半導体層２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水を用いても良い。
【００３２】
また、第１半導体層２をエッチング除去する前に、陽極酸化などの方法により第１半導体層２を多孔質化するようにしてもよいし、第１半導体層２にイオン注入を行うことにより、第１半導体層２をアモルファス化するようにしてもよい。これにより、第１半導体層２のエッチングレートを増大させることが可能となり、第１半導体層２のエッチング面積を拡大することができる。
【００３３】
次に、図５に示すように、開口部７を介して空洞部９内の半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に埋め込み絶縁膜１０を形成する。なお、埋め込み絶縁膜１０を形成した後、高温アニールを行うようにしてもよい。また、埋め込み絶縁膜１０は空洞部９を全て埋めるように形成しても良いし、空洞部９が一部残るように形成しても良い。
【００３４】
また、図５の方法では、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に埋め込み絶縁膜１０を形成する方法について説明したが、化学気相成長法にて半導体基板１と第２半導体層３との間の空洞部９に絶縁膜を成膜させることにより、半導体基板１と第２半導体層３との間の空洞部９を絶縁膜で埋め込むようにしてもよい。これにより、第２半導体層３の膜減りを防止しつつ、半導体基板１と第２半導体層３との間の空洞部９を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層３の裏面側に配置される絶縁体の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層３の裏面側の寄生容量を低減させることができる。
【００３５】
なお、埋め込み絶縁膜１０の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁膜１０として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００３６】
次に、図６に示すように、ＣＶＤなどの方法により、開口部７が埋め込まれるようにして支持体５上に絶縁膜を形成する。そして、ＣＭＰ（化学的機械的研磨）などの方法により支持体５上の絶縁膜を平坦化した後、第２半導体層３上の絶縁膜および支持体５を除去することにより、第２半導体層３の表面を露出させるとともに、開口部７内に埋め込み絶縁膜１３を形成する。ここで、開口部７内に埋め込み絶縁膜１３を形成することにより、ソース／ドレイン層２５ａ、２５ｂに開口部７を配置した場合においても、ソース／ドレイン層２５ａ、２５ｂを平坦化することができ、ＳＯＩトランジスタの集積度を向上させることができる。
【００３７】
次に、図７に示すように、第２半導体層３の表面の熱酸化を行うことにより、第２半導体層３の表面にゲート絶縁膜２１を形成する。そして、ゲート絶縁膜２１が形成された第２半導体層３上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３上にゲート電極２２を形成する。ここで、ゲート電極２２は、第２半導体層３に形成された開口部７を避けるように配置することが好ましい。
【００３８】
次に、ゲート電極２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、ゲート電極２２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２３ａ、２３ｂを第２半導体層３に形成する。そして、ＬＤＤ層２３ａ、２３ｂが形成された第２半導体層３上に、ＣＶＤなどの方法により絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２２の側壁にサイドウォール２４ａ、２４ｂを形成する。そして、ゲート電極２２およびサイドウォール２４ａ、２４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、開口部７がソース／ドレイン層２５ａ、２５ｂに配置されるようにして、ゲート電極２２を挟み込むように配置された高濃度不純物導入層からなるソース／ドレイン層２５ａ、２５ｂを第２半導体層３に形成する。
【００３９】
次に、図８に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、ソース／ドレイン層２５ａ、２５ｂの表面に露出している埋め込み絶縁膜１０、１３および第２半導体層３をパターニングすることにより、開口部７内の埋め込み絶縁膜１３およびその周囲の埋め込み絶縁膜１０および第２半導体層３の一部を除去し、開口部７の周囲のソース／ドレイン層２５ａ、２５ｂの側壁を露出させるコンタクトホール２６を形成する。そして、コンタクトホール２６を介してソース／ドレイン層２５ａ、２５ｂにそれぞれ接続された配線層２７ａ、２７ｂを形成する。
【００４０】
ここで、ソース／ドレイン層２５ａ、２５ｂに開口部７を配置することで、第１半導体層２の一部を露出させる開口部７を素子領域の周囲に形成することなく、第１半導体層７を除去することが可能となるとともに、その開口部７を介してソース／ドレイン層２５ａ、２５ｂとのコンタクトをとることで、ソース／ドレイン層２５ａ、２５ｂとコンタクトをとるために第２半導体層３上で空けておかなければならない領域を削減することができる。
【００４１】
このため、第２半導体層３の欠陥の発生を低減させつつ、第２半導体層３を埋め込み絶縁膜１０上に配置することが可能となり、第２半導体層３の品質を損なうことなく、第２半導体層３と半導体基板１との間の絶縁を図ることが可能となるとともに、アクティブ領域として利用できない無駄な部分を削減することができる。この結果、ＳＯＩ基板を用いることなく、第２半導体層３上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【００４２】
なお、配線層２７ａ、２７ｂとしては、ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造の他、ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ａｌ／Ｔｉ／ＴｉＮ構造、Ｔｉ／ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／Ｔｉ／ＴｉＮ構造またはＴｉ／ＴｉＮ／Ｔｉ／Ａｌ／Ｔｉ／ＴｉＮ構造などを用いるようにしてもよい。これにより、ソース／ドレイン層２５ａ、２５ｂとの接触抵抗を低減させることが可能となるとともに、配線層２７ａ、２７ｂによるソース／ドレイン層２５ａ、２５ｂへのダメージを抑制することができる。
【００４３】
図９（ａ）〜図１７（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す斜視図、図９（ｂ）〜図１７（ｂ）は、図９（ａ）〜図１７（ａ）のＡ１１−Ａ１１´〜Ａ１９−Ａ１９´線でそれぞれ切断した断面図、図９（ｃ）〜図１７（ｃ）は、図９（ａ）〜図１７（ａ）のＢ１１−Ｂ１１´〜Ｂ１９−Ｂ１９´線でそれぞれ切断した断面図である。
【００４４】
図９において、エピタキシャル成長を行うことにより、第１半導体層３２および第２半導体層３３を半導体基板３１上に順次選択的に形成する。なお、第１半導体層３２は、半導体基板３１および第２半導体層３３よりもエッチングレートが大きな材質を用いることができ、半導体基板３１および第２半導体層３３がＳｉの場合、第１半導体層３２としてＳｉＧｅを用いることが好ましい。
【００４５】
次に、図１０に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第１半導体層３２および第２半導体層３３をパターニングすることにより、第１半導体層３２および第２半導体層３３を貫通して半導体基板３１を露出させる開口部３４を形成する。ここで、開口部３４は素子領域に配置することが好ましい。これにより、開口部３４を素子分離領域に配置する必要がなくなり、素子領域を拡大することを可能として、素子領域に形成されるＳＯＩトランジスタの集積度を向上させることができる。
【００４６】
次に、図１１に示すように、ＣＶＤなどの方法により、開口部３４内が埋め込まれるようにして、第２半導体層３３上の全面に支持体３５を形成する。なお、支持体３５の材質としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
次に、図１２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体３５をパターニングすることにより、第２半導体層３３の表面の一部を露出させる。そして、パターニングされた支持体３５をマスクとして第２半導体層３３および第１半導体層３２をエッチングすることにより、半導体基板３１の表面の一部を露出させるとともに、第１半導体層３２および第２半導体層３３の側面を露出させる。
【００４７】
次に、図１３に示すように、第１半導体層３２の側面を介してエッチングガスまたはエッチング液を第１半導体層３２に接触させることにより、第１半導体層３２をエッチング除去し、半導体基板３１と第２半導体層３３との間に空洞部３９を形成する。ここで、開口部３４内に支持体３５を埋め込むことにより、第１半導体層３２が除去された場合においても、第２半導体層３３を支持体３５にて半導体基板３１上で支持することが可能となり、第２半導体層３３が陥没することを防止することができる。また、第１半導体層３２の側面が露出するように酸化防止膜３５、第２半導体層３３および第１半導体層３２をパターニングすることにより、第１半導体層３２上に第２半導体層３３および酸化防止膜３５を積層した場合においても、第２半導体層３３下の第１半導体層３２にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板３１と第２半導体層３３との間に空洞部３９を形成することができる。
【００４８】
次に、図１４に示すように、半導体基板３１および第２半導体層３３の熱酸化を行うことにより、半導体基板３１と第２半導体層３３との間の空洞部３９に埋め込み絶縁膜４０を形成する。
次に、図１５に示すように、エッチバックまたはＣＭＰ（化学的機械的研磨）などの方法にて支持体３５を薄膜化することにより、開口部３４内が支持体３５で埋め込まれるようにして第２半導体層３３の表面を露出させる。ここで、開口部３４内に支持体３５を埋め込むことにより、ソース／ドレイン層５５ａ、５５ｂに開口部３４を配置した場合においても、ソース／ドレイン層３５ａ、３５ｂを平坦化することができ、ＳＯＩトランジスタの集積度を向上させることができる。
【００４９】
次に、図１６に示すように、第２半導体層３３の表面の熱酸化を行うことにより、第２半導体層３３の表面にゲート絶縁膜５１を形成する。そして、ゲート絶縁膜５１が形成された第２半導体層３３上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３３上にゲート電極５２を形成する。ここで、ゲート電極５２は、第２半導体層３３に形成された開口部３４を避けるように配置することが好ましい。
【００５０】
次に、ゲート電極５２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３３内にイオン注入することにより、ゲート電極５２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層５３ａ、５３ｂを第２半導体層３３に形成する。そして、ＬＤＤ層５３ａ、５３ｂが形成された第２半導体層３３上に、ＣＶＤなどの方法により絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極５２の側壁にサイドウォール５４ａ、５４ｂを形成する。そして、ゲート電極５２およびサイドウォール５４ａ、５４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３３内にイオン注入することにより、開口部３４がソース／ドレイン層５５ａ、５５ｂに配置されるようにして、ゲート電極５２を挟み込むように配置された高濃度不純物導入層からなるソース／ドレイン層５５ａ、５５ｂを第２半導体層３３に形成する。そして、開口部３４を避けるように配置されたソース／ドレインコンタクトをソース／ドレイン層５５ａ、５５ｂにそれぞれ形成する。
【００５１】
次に、図１７に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、開口部３４７内の埋め込み絶縁膜３５および第２半導体層３３をパターニングすることにより、開口部３４内の埋め込み絶縁膜３５およびその周囲の第２半導体層３３の一部を除去し、開口部３４の周囲のソース／ドレイン層５５ａ、５５ｂの側壁を露出させるコンタクトホール５６を形成する。そして、コンタクトホール５６を介してソース／ドレイン層５５ａ、５５ｂにそれぞれ接続された配線層５７ａ、５７ｂを形成する。
【００５２】
これにより、第１半導体層３２が除去された時に半導体基板３１上で第２半導体層３３を支持する支持体３５をソース／ドレイン層５５ａ、５５ｂに形成することが可能となり、第２半導体層３３を支持するための支持体３５を素子領域の周囲に形成する必要がなくなるとともに、ソース／ドレイン層５５ａ、５５ｂとコンタクトをとるために第２半導体層３３上で空けておかなければならない領域を削減することができる。このため、ＳＯＩ基板を用いることなく、第２半導体層３３上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【００５３】
図１８（ａ）〜図２６（ａ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す斜視図、図１８（ｂ）〜図２６（ｂ）は、図１８（ａ）〜図２６（ａ）のＡ２１−Ａ２１´〜Ａ２９−Ａ２９´線でそれぞれ切断した断面図、図１８（ｃ）〜図２６（ｃ）は、図１８（ａ）〜図２６（ａ）のＢ２１−Ｂ２１´〜Ｂ２９−Ｂ２９´線でそれぞれ切断した断面図である。
【００５４】
図１８において、エピタキシャル成長を行うことにより、第１半導体層６２および第２半導体層６３を半導体基板６１上に順次選択的に形成する。なお、第１半導体層６２は、半導体基板６１および第２半導体層６３よりもエッチングレートが大きな材質を用いることができ、半導体基板６１および第２半導体層６３がＳｉの場合、第１半導体層６２としてＳｉＧｅを用いることが好ましい。
【００５５】
次に、図１９に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第１半導体層６２および第２半導体層６３をパターニングすることにより、第１半導体層６２および第２半導体層６３を貫通して半導体基板６１を露出させる開口部６７ａを形成する。ここで、開口部６７ａは素子領域に配置することが好ましい。これにより、開口部６７ａを素子分離領域に配置する必要がなくなり、素子領域を拡大することを可能として、素子領域に形成されるＳＯＩトランジスタの集積度を向上させることができる。
【００５６】
次に、図２０に示すように、ＣＶＤなどの方法により、開口部６７ａ内が埋め込まれるようにして、第２半導体層６３上の全面に支持体６５を形成する。なお、支持体６５の材質としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
次に、図２１に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体６５、第２半導体層６３および第１半導体層６２をパターニングすることにより、第１半導体層６２の少なくとも一部を露出させる開口部６７ｂを支持体６５、第２半導体層６３および第１半導体層６２に形成する。
【００５７】
ここで、開口部６７ｂは素子領域に配置することが好ましい。これにより、開口部６７ｂを素子分離領域に配置する必要がなくなり、素子領域を拡大することを可能として、素子領域に形成されるＳＯＩトランジスタの集積度を向上させることが可能となる。
次に、図２２に示すように、開口部６７ｂを介してエッチングガスまたはエッチング液を第１半導体層６２に接触させることにより、第１半導体層６２をエッチング除去し、半導体基板６１と第２半導体層６３との間に空洞部６９を形成する。ここで、開口部６７ａ内に支持体６５を埋め込むことにより、第１半導体層６２が除去された場合においても、第２半導体層６３を支持体６５にて半導体基板６１上で支持することが可能となり、第２半導体層６３が陥没することを防止することができる。また、支持体６５が埋め込まれた開口部６７ａとは別に開口部６７ｂを形成することにより、第１半導体層６２上に第２半導体層６３および支持体６５を積層した場合においても、第２半導体層６３下の第１半導体層６２にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板６１と第２半導体層６３との間に空洞部６９を形成することができる。
【００５８】
次に、図２３に示すように、半導体基板６１および第２半導体層６３の熱酸化を行うことにより、半導体基板６１と第２半導体層６３との間の空洞部６９に埋め込み絶縁膜７０を形成する。
次に、図２４に示すように、ＣＶＤなどの方法により、開口部６７ｂが埋め込まれるようにして支持体６５上に絶縁膜を形成する。そして、ＣＭＰ（化学的機械的研磨）などの方法により支持体６５上の絶縁膜を平坦化した後、第２半導体層３上の支持体６５を薄膜化することにより、開口部６７ａ内が支持体６５で埋め込まれるようにして第２半導体層６３の表面を露出させるとともに、開口部６７ｂ内に埋め込み絶縁膜７３を形成する。ここで、開口部６７ａ内に支持体６５を埋め込むとともに、開口部６７ｂ内に埋め込み絶縁膜７３を形成することにより、ソース／ドレイン層８５ａ、８５ｂに開口部６７ａ、６７ｂを配置した場合においても、ソース／ドレイン層８５ａ、８５ｂを平坦化することができ、ＳＯＩトランジスタの集積度を向上させることができる。
【００５９】
次に、図２５に示すように、第２半導体層６３の表面の熱酸化を行うことにより、第２半導体層６３の表面にゲート絶縁膜８１を形成する。そして、ゲート絶縁膜８１が形成された第２半導体層６３上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層６３上にゲート電極８２を形成する。ここで、ゲート電極８２は、第２半導体層６３に形成された開口部６７ａ、６７ｂを避けるように配置することが好ましい。
【００６０】
次に、ゲート電極８２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層６３内にイオン注入することにより、ゲート電極８２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層８３ａ、８３ｂを第２半導体層６３に形成する。そして、ＬＤＤ層８３ａ、８３ｂが形成された第２半導体層６３上に、ＣＶＤなどの方法により絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極８２の側壁にサイドウォール８４ａ、８４ｂを形成する。そして、ゲート電極８２およびサイドウォール８４ａ、８４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層６３内にイオン注入することにより、開口部６７ａ、６７ｂがソース／ドレイン層８５ａ、８５ｂに配置されるようにして、ゲート電極８２を挟み込むように配置された高濃度不純物導入層からなるソース／ドレイン層８５ａ、８５ｂを第２半導体層６３に形成する。そして、開口部６７ａ、６７ｂを避けるように配置されたソース／ドレインコンタクトをソース／ドレイン層８５ａ、８５ｂにそれぞれ形成する。
【００６１】
次に、図２６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、ソース／ドレイン層２５ａ、２５ｂの表面に露出している支持体６５、埋め込み絶縁膜７０、７３および第２半導体層６３をパターニングすることにより、開口部６７ａ、６７ｂの周囲のソース／ドレイン層８５ａ、８５ｂの側壁を露出させるコンタクトホール８６を形成する。そして、コンタクトホール８６を介してソース／ドレイン層８５ａ、８５ｂにそれぞれ接続された配線層８７ａ、８７ｂを形成する。
【００６２】
これにより、第２半導体層６３下に配置された第１半導体層６２を除去するための開口部６７ｂをソース／ドレイン層８５ａ、８５ｂに形成することが可能となるだけでなく、第１半導体層６２が除去された時に半導体基板６１上で第２半導体層６３を支持する支持体６５をソース／ドレイン層８５ａ、８５ｂに形成することが可能となる。このため、第２半導体層６３を支持するための支持体６５を素子領域の周囲に形成する必要がなくなる上に、第２半導体層６３下に配置された第１半導体層６２を除去するための開口部６７ｂを素子領域の周囲に形成する必要がなくなるとともに、ソース／ドレイン層８５ａ、８５ｂとコンタクトをとるために第２半導体層６３上で空けておかなければならない領域を削減することができる。このため、ＳＯＩ基板を用いることなく、第２半導体層６３上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１４】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１５】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１６】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１７】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１８】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１９】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２０】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２１】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２２】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２３】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２４】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２５】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２６】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００６４】
Ｒ１  素子領域、Ｒ２  素子分離領域、１、３１、６１  半導体基板、２、３２、６２  第１半導体層、３、３３、６３  第２半導体層、５、３５、６５  支持体、６  素子分離絶縁膜、７、３４、６７ａ、６７ｂ  開口部、９、３９、６９  空洞部、１０、１３、４０、７０、７３  埋め込み絶縁膜、２１、５１、８１  ゲート絶縁膜、２２、５２、８２  ゲート電極、２３ａ、２３ｂ、５３ａ、５３ｂ、８３ａ、８３ｂ  ＬＤＤ層、２４ａ、２４ｂ、５４ａ、５４ｂ、８４ａ、８４ｂ  サイドウォールスペーサ、２５ａ、２５ｂ、５５ａ、５５ｂ、８５ａ、８５ｂ  ソース／ドレイン層、２６  コンタクトホール、２７ａ、２７ｂ、５７ａ、５７ｂ、８７ａ、８７ｂ  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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