(57)【要約】【課題】許容する電源ノイズレベルでの不要な電源リーク電流の発生を抑制することのできる電源クランプ回路を提供する。【解決手段】基準電圧回路６は、トランジスタ７（クランプ素子）をオン状態に制御して第１及び第２電源端子１０，１１間を電気的に短絡させるための電圧として、該第１電源端子１０から供給される第１電源電圧ＶＤＤを所定電位にて降圧した基準電圧ＶＤＤＲをバッファ回路５に供給する。バッファ回路５は、この基準電圧ＶＤＤＲに基づいて、トランジスタ７をオン制御する信号を生成する。【選択図】      図１
2006302971.tif 000002
【特許請求の範囲】
【請求項１】
正電圧の第１電源電圧を供給する第１電源端子と負電圧の第２電源電圧を供給する第２電源端子との間に設けられ、抵抗と容量とを直列に接続してなるＲＣ回路と、
入力信号に基づいて導通／非導通制御され、前記第１電源端子及び前記第２電源端子間を電気的に短絡するためのクランプ素子と、
前記抵抗と前記容量との接続ノードの電位に基づいて、前記クランプ素子に供給する前記入力信号を生成するバッファ回路と、
前記第１電源電圧を所定電位にて降圧、又は前記第２電源電圧を所定電位にて昇圧した基準電圧を、前記クランプ素子を導通状態に制御するための電圧として前記バッファ回路に供給する基準電圧回路と、
を備えたことを特徴とする電源クランプ回路。
【請求項２】
前記バッファ回路は第１トランジスタと第２トランジスタとからなるインバータ回路で構成され、前記基準電圧回路は前記第１トランジスタのソースと前記第１電源端子との間、又は前記第２トランジスタのソースと前記第２電源端子との間に設けられる、
請求項１記載の電源クランプ回路。
【請求項３】
前記バッファ回路は奇数段又は偶数段にて複数設けられ、前記基準電圧回路は前記複数のバッファ回路のうち少なくともいずれか１つのバッファ回路に対して設けられる、
請求項１又は２記載の電源クランプ回路。
【請求項４】
前記基準電圧回路は、前記クランプ素子に接続される最終段のバッファ回路以外の位置に対して設けられる、
請求項３記載の電源クランプ回路。
【請求項５】
前記基準電圧は、前記第１電源電圧又は前記第２電源電圧に生じる電源ノイズが許容するノイズレベルのときには前記クランプ素子を非導通状態に制御する前記入力信号を前記バッファ回路にて生成させる値に設定される、
請求項１乃至４のいずれか一項記載の電源クランプ回路。
【請求項６】
前記基準電圧回路は、１段以上のダイオードにより構成される、
請求項１乃至５のいずれか一項記載の電源クランプ回路。
【請求項７】
前記ダイオードは、ダイオード形成されたトランジスタにより構成される、
請求項６記載の電源クランプ回路。
【請求項８】
請求項１乃至７のいずれか一項記載の電源クランプ回路を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電源クランプ回路及び半導体装置にかかり、詳しくは、半導体装置の内部回路を静電気放電（ＥＳＤ：Electro Static Discharge）から保護するＥＳＤ保護回路に適用して好適な電源クランプ回路に関する。
【０００２】
一般に半導体装置（ＬＳＩ）には、外部からのＥＳＤ等に起因する電圧サージから内部回路を構成する微細な半導体素子を保護するために、電源クランプ回路が保護回路として備えられている。これにより、許容レベル以上の電圧が内部回路に印加されることを防止している。
【背景技術】
【０００３】
図９は、従来の電源クランプ回路を示す回路図である。
電源クランプ回路５１はＬＳＩ５２に形成され、抵抗５３、容量５４、バッファ回路５５、及び、クランプ素子を構成するＮチャネル型ＭＯＳトランジスタ５６を備えている。内部回路５７はＬＳＩ５２に形成される回路であり、信号を入出力するための入出力端子５８、電源電圧ＶＤＤ，ＶＳＳを供給するための電源端子５９，６０と接続されている。なお、電源電圧ＶＤＤは正電圧の電源、電源電圧ＶＳＳは負電圧の電源である。
【０００４】
電源端子５９，６０の間には、抵抗５３と容量５４とを直列に接続してなるＲＣ回路が形成されている。バッファ回路５５は、例えば、Ｐチャネル型ＭＯＳトランジスタ６１とＮチャネル型ＭＯＳトランジスタ６２とからなるインバータ回路で構成されている。このバッファ回路５５には、抵抗５３と容量５４との接続ノードの電位が入力信号として供給される。クランプ素子を構成するトランジスタ５６は、そのソースが電源端子６０に接続され、そのドレインが電源端子５９に接続され、そのゲートにバッファ回路５５の出力信号が入力される。
【０００５】
このような電源クランプ回路５１では、定常時、抵抗５３と容量５４との接続ノードから電源電圧ＶＤＤと同電位を持つ信号がバッファ回路５５に入力され、該バッファ回路５５からはトランジスタ５６（クランプ素子）をオフにするＬレベルの信号が出力される。従って、電源電圧ＶＤＤは内部回路５７に供給され、内部回路５７は所定の動作をする。
【０００６】
電源電圧ＶＤＤに対して正のＥＳＤサージが電源端子５９に印加された場合には、抵抗５３と容量５４とのＲＣ回路に同ＥＳＤサージによる電流が流れ、容量５４は、抵抗５３と容量５４とのＲＣ時定数に従って充電される。この容量５４が充電されるＲＣ時定数の間、バッファ回路５５のトランジスタ６１がオンされ、同バッファ回路５５からはトランジスタ５６（クランプ素子）をオンにするＨレベルの信号が出力される。従って、ＥＳＤサージによる電流は、このオンしたトランジスタ５６を通じて電源電圧ＶＳＳに流れる。これにより、内部回路５７はＥＳＤサージによる電流から保護される。なお、このような従来の電源クランプ回路５１の構成に関する先行技術文献としては、例えば非特許文献１に記載されている。
【非特許文献１】Richard Merrill,Enayet Issaq,”ESD DESIGN METHODOLOGY”,EOS/ESD SYMPOSIUM,p.93-233
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、上記の構成では、電源端子５９にＥＳＤのような高電圧のサージが印加される場合に限らず、電源電圧ＶＤＤのレベルに対してバッファ回路５５のトランジスタ６１をオンさせる電圧（つまり閾値電圧）以上の変位電位を持つ電源ノイズが電源端子５９に印加されれば、同バッファ回路５５からトランジスタ５６（クランプ素子）をオンにするＨレベルの信号が出力される。このため、内部回路５７に影響のない許容する電源ノイズレベルであっても、それによってトランジスタ５６（クランプ素子）がオンされる場合があり、その場合に、容量５４が充電されるＲＣ時定数の間で、該オンしたトランジスタ５６を通じて、不要な電源リーク電流が流れるという問題があった。このような電源リーク電流は、消費電流を増大させる要因となる。特に、ＬＳＩ５２がバッテリ装置として構成されている場合には、そのような不要な電源リーク電流はバッテリ消費を早めることにもなるため、この点からも従来の構成は改善の余地を残すものとなっていた。
【０００８】
この発明は、このような従来の実情に鑑みてなされたものであり、その目的は、許容する電源ノイズレベルでの不要な電源リーク電流の発生を抑制し得る電源クランプ回路及びそれを備える半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、基準電圧回路は、クランプ素子を導通状態に制御して第１電源端子及び第２電源端子間を電気的に短絡させるための電圧として、正電圧の第１電源電圧を所定電位にて降圧又は負電圧の第２電源電圧を所定電位にて昇圧した基準電圧をバッファ回路に供給し、該バッファ回路は、この基準電圧に基づいて、クランプ素子を導通制御する信号を生成するようにした。この構成によれば、電源ノイズに起因してクランプ素子が導通される際の第１電源電圧又は第２電源電圧のレベルを、基準電圧回路における降圧分又は昇圧分にて引き上げることができる。これにより、許容する電源ノイズレベルでクランプ素子が導通されることによる不要な電源リーク電流の発生を抑制することができる。
【００１０】
請求項２に記載の発明では、請求項１記載の電源クランプ回路において、バッファ回路を第１トランジスタと第２トランジスタとからなるインバータ回路で構成し、基準電圧回路を第１トランジスタのソースと第１電源端子との間、又は第２トランジスタのソースと第２電源端子との間に設けるようにした。この構成によれば、「第１トランジスタの閾値電圧＋基準電圧回路における降圧分」を超える電源ノイズが第１電源電圧に生じる場合、又は「第２トランジスタの閾値電圧＋基準電圧回路における昇圧分」を超える電源ノイズが第２電源電圧に生じる場合に、クランプ素子が導通状態に制御される。
【００１１】
請求項３に記載の発明では、請求項１又は２記載の電源クランプ回路において、バッファ回路を奇数段又は偶数段にて複数設け、それら複数のバッファ回路のうち少なくともいずれか１つのバッファ回路に対して基準電圧回路を設けるようにした。この構成によれば、バッファ回路を複数段設ける場合において、許容する電源ノイズレベルでの不要な電源リーク電流の発生を抑制することができる。
【００１２】
請求項４に記載の発明では、請求項３記載の電源クランプ回路において、基準電圧回路をクランプ素子に接続される最終段のバッファ回路以外の位置に対して設けるようにした。この構成によれば、許容ノイズレベルを超える高電圧のサージから内部回路を保護する機能を好適に維持しつつ、不要な電源リーク電流の発生を抑えることができる。
【００１３】
請求項５に記載の発明では、請求項１乃至４のいずれか一項記載の電源クランプ回路において、基準電圧は、第１電源電圧又は第２電源電圧に生じる電源ノイズが許容するノイズレベルのときにはクランプ素子を非導通状態に制御する入力信号をバッファ回路にて生成させる値に設定される。この構成によれば、許容する電源ノイズレベルでの不要な電源リーク電流の発生を抑制することができる。
【００１４】
請求項６に記載の発明では、請求項１乃至５のいずれか一項記載の電源クランプ回路において、基準電圧回路を１段以上のダイオードで構成するといった態様を採用することができる。この構成によれば、ダイオードの閾値電圧に基づいて、上記基準電圧の値を設定することができる。
【００１５】
請求項７に記載の発明では、請求項６記載の電源クランプ回路において、ダイオードを、ダイオード形成したトランジスタで構成するといった態様を採用することができる。
請求項８に記載の発明では、請求項１乃至７のいずれか一項記載の電源クランプ回路を備えた半導体装置を提供することができる。この半導体装置においては、許容する電源ノイズレベルでの不要な電源リーク電流の発生を抑制することができる。
【発明の効果】
【００１６】
上記発明によれば、許容する電源ノイズレベルでの不要な電源リーク電流の発生を抑制し得る電源クランプ回路及びそれを備えた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
（第１の実施の形態）
以下、本発明を具体化した第１の実施の形態を図１〜図４に従って説明する。
図１は、本発明に係る第１の実施の形態の電源クランプ回路の原理構成を示す回路図である。
【００１８】
電源クランプ回路１はＬＳＩ（半導体装置）２に形成され、抵抗３、容量４、バッファ回路５、基準電圧回路６、及びクランプ素子としてのＮチャネル型ＭＯＳトランジスタ７を備えている。内部回路８は、ＬＳＩ２に形成される回路であり、信号を入出力するための入出力端子９、第１電源電圧ＶＤＤを供給するための第１電源端子１０、第２電源電圧ＶＳＳを供給するための第２電源端子１１と接続されている。なお、第１電源電圧ＶＤＤは正電圧の電源、第２電源電圧ＶＳＳは負電圧の電源である。
【００１９】
電源端子１０，１１の間には、抵抗３と容量４とを直列接続してなるＲＣ回路が形成されている。バッファ回路５は、Ｐチャネル型ＭＯＳトランジスタ（以下、第１トランジスタ）１２とＮチャネル型ＭＯＳトランジスタ１３（以下、第２トランジスタ）とからなるインバータ回路で構成されている。第１トランジスタ１２のソースは基準電圧回路６を介して第１電源端子１０と接続されている。第２トランジスタ１３のソースは第２電源端子１１と接続されている。このバッファ回路５には、抵抗３と容量４との接続ノードの電位が入力信号として供給される。
【００２０】
基準電圧回路６は、第１電源電圧ＶＤＤを所定電位にて降圧した基準電圧ＶＤＤＲを第１トランジスタ１２のソースに供給する。この基準電圧回路６における第１電源電圧ＶＤＤの降圧量Ｖｄ（＝ＶＤＤ−ＶＤＤＲ）は、該第１電源電圧ＶＤＤに生じ得る変位電位（電源ノイズ）に対して、許容する電源ノイズレベルの範囲内では第１トランジスタ１２をオンさせないようにする値、つまりは、クランプ素子とするトランジスタ７をオンさせないようにする値に設定される。具体的には、許容する電源ノイズレベルをＮｐとしたとき、第１トランジスタ１２の閾値電圧Ｖｔｈに対して、Ｖｄ＞Ｎｐ−Ｖｔｈの関係を満たす値に設定される。
【００２１】
トランジスタ７（クランプ素子）は、そのソースが第２電源端子１１に接続され、そのドレインが第１電源端子１０に接続され、そのゲートにバッファ回路５の出力信号が入力される。
【００２２】
このように構成された電源クランプ回路１では、定常時、抵抗３と容量４との接続ノードから第１電源電圧ＶＤＤと同電位を持つ信号がバッファ回路５に入力される。従って、バッファ回路５からは、トランジスタ７（クランプ素子）をオフにするＬレベルの信号が出力される。これにより、第１電源電圧ＶＤＤは内部回路８に供給され、該内部回路８は所定の動作をする。
【００２３】
また、第１電源電圧ＶＤＤに対して許容ノイズレベルを超える正のＥＳＤサージが第１電源端子１０に印加された場合には、抵抗３と容量４とのＲＣ回路に同ＥＳＤサージによる電流が流れ、容量４は抵抗３と容量４とのＲＣ時定数に従って充電される。この容量４が充電されるＲＣ時定数の間、バッファ回路５における第１トランジスタ１２がオンされ、該バッファ回路５からはトランジスタ７（クランプ素子）をオンとするＨレベルの信号が出力される。従って、ＥＳＤサージによる電流は、このオンしたトランジスタ７を通じて第２電源端子１１に流れる。これにより、内部回路８は、ＥＳＤサージによる電流から保護される。
【００２４】
また、第１電源電圧ＶＤＤに対して許容範囲内の電源ノイズ、具体的には、「基準電圧回路６における降圧量Ｖｄ＋第１トランジスタ１２の閾値電圧Ｖｔｈ」を超えない変位量の電源ノイズが第１電源端子１０に印加された場合には、バッファ回路５における入力ゲートレベルが第１トランジスタ１２の閾値電圧Ｖｔｈを超えるレベルに達しないため、同第１トランジスタ１２はオンされない。従って、バッファ回路５からはトランジスタ７（クランプ素子）をオフとするＬレベルの信号が出力される。即ちトランジスタ７はオンされない。これにより、許容する電源ノイズレベルでの不要な電源リーク電流の発生は抑制される。
【００２５】
次に、上記基準電圧回路６の回路構成について述べる。
図２は、基準電圧回路６の一構成例（基準電圧回路６ａ）を示す回路図である。なお、図１と同様な構成部分については同一符号を付して説明する。この基準電圧回路６ａは、ダイオード形成したＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳダイオード）２１をｎ段（ｎ≧１）接続して構成されている。なお、図ではＰＭＯＳダイオード２１を複数段接続した態様にて示すが、１つのＰＭＯＳダイオード２１で形成してもよい。このｎ段のＰＭＯＳダイオード２１の閾値電圧に基づいて、上述したＶｄ＞Ｎｐ−Ｖｔｈの関係を満たすように基準電圧回路６ａにおける降圧量Ｖｄを設定することで、トランジスタ７（クランプ素子）のオン条件を任意に設定することができる。
【００２６】
図３は、基準電圧回路６のその他の構成例（基準電圧回路６ｂ）を示す回路図である。なお、図１と同様な構成部分については同一符号を付して説明する。この基準電圧回路６ｂは、ダイオード形成したＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳダイオード）２２をｎ段（ｎ≧１）接続して構成されている。なお、図ではＮＭＯＳダイオード２２を複数段接続した態様にて示すが、１つのＮＭＯＳダイオード２２で形成してもよい。このｎ段のＮＭＯＳダイオード２２の閾値電圧に基づいて、上述したＶｄ＞Ｎｐ−Ｖｔｈの関係を満たすように基準電圧回路６ｂにおける降圧量Ｖｄを設定することで、トランジスタ７（クランプ素子）のオン条件を任意に設定することができる。
【００２７】
図４は、基準電圧回路６のその他の構成例（基準電圧回路６ｃ）を示す回路図である。なお、図１と同様な構成部分については同一符号を付して説明する。この基準電圧回路６ｃは、アノードを第１電源端子１０側、カソードを第２電源端子１１側にして、ダイオード２３をｎ段（ｎ≧１）接続して形成されている。なお、図では、ダイオード２３を複数段接続した態様にて示すが、１つのダイオード２３で形成してもよい。このｎ段のダイオード２３の閾値電圧に基づいて、上述したＶｄ＞Ｎｐ−Ｖｔｈの関係を満たすように基準電圧回路６ｃにおける降圧量Ｖｄを設定することで、トランジスタ７（クランプ素子）のオン条件を任意に設定することができる。
【００２８】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）第１電源電圧ＶＤＤを所定電位（降圧量Ｖｄ）にて降圧した基準電圧ＶＤＤＲをバッファ回路５に供給する基準電圧回路６を備えた。この構成では、「基準電圧回路６における降圧量Ｖｄ＋第１トランジスタ１２の閾値電圧Ｖｔｈ」を超える電源ノイズが第１電源電圧ＶＤＤに生じる場合にのみ、トランジスタ７（クランプ素子）がオンされる。これにより、許容する電源ノイズレベルでの不要な電源リーク電流の発生を抑制することができる。
【００２９】
（第２の実施の形態）
次に、この発明の第２の実施の形態を上記第１の実施の形態との相違点を中心に説明する。なお、図１と同様な構成部分については同一符号を付して説明する。
【００３０】
図５は、第２の実施の形態の電源クランプ回路３１を示す回路図である。
この第２の実施の形態は、上記第１の実施の形態におけるバッファ回路５を（２ｎ−１）段（つまり奇数段：ただしｎ≧２）設け、それらのうち少なくともいずれか１つのバッファ回路５（ただし最終段の位置を除く）に対して基準電圧回路６ａ（図２参照）を設けたものである。その他の構成は第１の実施の形態の構成と同様である。なお、基準電圧回路６ａに替えて、基準電圧回路６ｂ（図３）、基準電圧回路６ｃ（図４）の構成を採用することもできる。
【００３１】
各バッファ回路５は、第１の実施の形態と同様、それぞれインバータ回路で構成されている。基準電圧回路６ａは、本実施の形態においては、（２ｎ−１）段のバッファ回路５のうち（２ｎ−３）段目のバッファ回路５に対して第１トランジスタ１２のソースと第１電源端子１０との間に挿入接続されて設けられている。つまり、（２ｎ−３）段目を除く各バッファ回路５の第１トランジスタ１２（図示略）のソースには、第１電源端子１０から第１電源電圧ＶＤＤが直接供給されるようになっている。なお、この基準電圧回路６ａにおける降圧量Ｖｄは、第１の実施の形態と同様、Ｖｄ＞Ｎｐ−Ｖｔｈの関係を満たす値に設定されている。
【００３２】
このように構成された電源クランプ回路３１では、許容ノイズレベルとする電源ノイズが第１電源端子１０に印加された場合、最終段である（２ｎ−１）段目のバッファ回路５からトランジスタ７（クランプ素子）をオフとするＬレベルの信号が出力される。即ち、この場合には、（２ｎ−３）段目のバッファ回路５の出力により、最終段のバッファ回路５からトランジスタ７（クランプ素子）をオンとするＨレベルの信号が出力されることが阻止される。これにより、許容ノイズレベルでの不要な電源リーク電流の発生を抑制することができる。
【００３３】
また、ＥＳＤのような許容ノイズレベルを超える電圧サージが第１電源端子１０に印加された場合には、最終段のバッファ回路５からトランジスタ７（クランプ素子）をオンとするＨレベルの信号が出力される。この際、本実施の形態においては（２ｎ−３）段目を除く各バッファ回路５の第１トランジスタ１２のソースには、第１電源電圧ＶＤＤを直接供給する構成としているため、ＥＳＤのような高電圧のサージが印加された場合におけるトランジスタ７（クランプ素子）のスイッチング応答性を良好に維持することができる。これにより、ＥＳＤ保護の機能を好適に維持することができる。
【００３４】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）バッファ回路５を複数（奇数段）設け、それら複数のバッファ回路５のうち少なくともいずれか１つのバッファ回路５（最終段の位置を除く）に対して基準電圧回路６を設ける構成とした。これにより、ＥＳＤ保護の機能を好適に維持しつつ、許容ノイズレベルでの不要な電源リーク電流の発生を抑えることができる。
【００３５】
（第２の実施の形態の変形例）
図６は、第２の実施の形態の電源クランプ回路３１の変形構成例（電源クランプ回路３２）を示す回路図である。なお、図５と同様な構成部分については同一符号を付して説明する。
【００３６】
この電源クランプ回路３２は、バッファ回路５を２ｎ段（つまり偶数段：ただしｎ≧１）にて構成し、それに伴い第１及び第２電源端子１０，１１間に形成する抵抗３と容量４との接続位置を変更したものである。その他の構成は図５に示す電源クランプ回路３１と同様である。
【００３７】
抵抗３と容量４とで構成されるＲＣ回路は、容量４の一端を第１電源端子１０側、抵抗３の一端を第２電源端子１１側にして、第１及び第２電源端子１０，１１間に形成されている。基準電圧回路６ａ（図２参照）は、２ｎ段のバッファ回路５のうち少なくともいずれか１つのバッファ回路５（ただし最終段の位置を除く）に対して設けられている。ここでは、（２ｎ−２）段目のバッファ回路５の位置に基準電圧回路６ａが設けられている。なお、基準電圧回路６ａに替えて、基準電圧回路６ｂ（図３）、基準電圧回路６ｃ（図４）の構成を採用することももちろん可能である。このような電源クランプ回路３２の構成でも、上記第２の実施の形態と同様な作用効果を奏するものとなる。
【００３８】
（第３の実施の形態）
次に、この発明の第３の実施の形態を上記各実施の形態との相違点を中心に説明する。なお、同様な構成部分については同一符号を付して説明する。
【００３９】
図７は、第３の実施の形態の電源クランプ回路４１を示す回路図である。
この電源クランプ回路４１は、第２電源電圧ＶＳＳ側に生じ得る電源ノイズに対して、上記各実施の形態と同様な対策を講じたものである。具体的には、クランプ素子の構成をＰチャネル型ＭＯＳトランジスタ７ａの構成に変更し、基準電圧回路６ｂ（図３参照）をバッファ回路５における第２トランジスタ１３のソースと第２電源端子１１との間に挿入接続した構成となっている。なお、基準電圧回路６ｂに替えて、基準電圧回路６ａ（図２）、基準電圧回路６ｃ（図４）の構成を採用することももちろん可能である。
【００４０】
バッファ回路５は２ｎ段（偶数段：ただしｎ≧１）にて設けられ、それぞれインバータ回路で構成されている。基準電圧回路６ｂは、２ｎ段のバッファ回路５のうち少なくともいずれか１つのバッファ回路５（ただし最終段の位置を除く）に対して設けられている。
【００４１】
本実施の形態においては、基準電圧回路６ｂは、（２ｎ−２）段目のバッファ回路５の位置に設けられている。基準電圧回路６ｂは、第２電源電圧ＶＳＳを所定電位にて昇圧した基準電圧ＶＳＳＲを第２トランジスタ１３のソースに供給する。この基準電圧回路６ｂにおける第２電源電圧ＶＳＳからの昇圧量Ｖｕは、第２トランジスタ１３の閾値電圧Ｖｔｈ１に対してＶｄ＞Ｎｐ−Ｖｔｈ１の関係を満たす値に設定されている。なお、（２ｎ−２）段目を除く各バッファ回路５の第２トランジスタ１３（図示略）のソースには、第２電源端子１１からの第２電源電圧ＶＳＳが直接供給されるようになっている。このような構成では、第２電源電圧ＶＳＳ側に生じ得るＥＳＤサージや電源ノイズに対して、ＥＳＤ保護の機能を好適に維持しつつ、許容ノイズレベルでの不要な電源リーク電流の発生を抑えることができる。
【００４２】
（第３の実施の形態の変形例）
図８は、第３の実施の形態の電源クランプ回路４１の変形構成例（電源クランプ回路４２）を示す回路図である。なお、図７と同様な構成部分については同一符号を付して説明する。
【００４３】
この電源クランプ回路４２は、バッファ回路５を（２ｎ−１）段（奇数段：ただしｎ≧２）にて構成し、それに伴い第１及び第２電源端子１０，１１間に形成する抵抗３と容量４との接続位置を変更したものである。その他の構成は図７に示す電源クランプ回路４１と同様である。
【００４４】
抵抗３と容量４とで構成されるＲＣ回路は、容量４の一端を第１電源端子１０側、抵抗３の一端を第２電源端子１１側にして、第１及び第２電源端子１０，１１間に形成されている。基準電圧回路６ｂ（図３参照）は、（２ｎ−１）段のバッファ回路５のうち少なくともいずれか１つのバッファ回路５（ただし最終段の位置を除く）に対して設けられている。ここでは、（２ｎ−３）段目のバッファ回路５の位置に基準電圧回路６ｂが設けられている。なお、基準電圧回路６ｂに替えて、基準電圧回路６ａ（図２）、基準電圧回路６ｃ（図４）の構成を採用することももちろん可能である。このような電源クランプ回路４２の構成でも、上記第３の実施の形態と同様な作用効果を奏するものとなる。
【００４５】
なお、上記各実施の形態は、以下の態様で実施してもよい。
・第２及び第３の実施の形態（それぞれの変形構成例を含む）では、複数段のうち少なくとも最終段を除くバッファ回路５の位置に対して基準電圧回路６（６ａ又は６ｂ又は６ｃ）が設けられる構成であればよい。
【００４６】
・基準電圧回路６の構成としては、図２〜図４に示す構成に限らず、その他任意の構成を採ることができる。
・その他上記各実施の形態における設計的事項は、本発明の技術的思想の範囲内において適宜変更することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明にかかる電源クランプ回路の原理構成を示す回路図。
【図２】第１の実施の形態の電源クランプ回路を示す回路図。
【図３】基準電圧回路の変形例を示す回路図。
【図４】基準電圧回路の変形例を示す回路図。
【図５】第２の実施の形態の電源クランプ回路を示す回路図。
【図６】第２の実施の形態の電源クランプ回路の変形例を示す回路図。
【図７】第３の実施の形態の電源クランプ回路を示す回路図。
【図８】第３の実施の形態の電源クランプ回路の変形例を示す回路図。
【図９】従来の電源クランプ回路を示す回路図。
【符号の説明】
【００４８】
１，３１，３２，４１，４２  電源クランプ回路
２  ＬＳＩ（半導体装置）
３  抵抗
４  容量
５  バッファ回路
６，６ａ，６ｂ，６ｃ  基準電圧回路
７  Ｎチャネル型ＭＯＳトランジスタ（クランプ素子）
７ａ  Ｐチャネル型ＭＯＳトランジスタ（クランプ素子）
８  内部回路
１０  第１電源端子
１１  第２電源端子
１２  バッファ回路を構成するＰチャネル型ＭＯＳトランジスタ（第１トランジスタ）
１３  バッファ回路を構成するＮチャネル型ＭＯＳトランジスタ（第２トランジスタ）
２１  基準電圧回路を構成するＰＭＯＳダイオード
２２  基準電圧回路を構成するＮＭＯＳダイオード
２３  基準電圧回路を構成するダイオード
ＶＤＤ  第１電源電圧
ＶＤＤＲ  基準電圧
ＶＳＳ  第２電源電圧
ＶＳＳＲ  基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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