(57)【要約】【課題】スキャンテスト信号配線を有する半導体集積回路において、ノーマルモード時にスキャンテスト信号が変化することでノイズの発生源となり、半導体集積回路が誤動作してしまう。【解決手段】スキャンテスト信号を伝搬するスキャンテスト信号配線１０３と、スキャンテストモードとノーマルモードとのモード切り換えを制御するスキャンイネーブル信号を伝搬するスキャンイネーブル信号配線１０５と、半導体集積回路に所望の動作をさせる機能を有するＳＲＡＭコア回路部１０９と、前記コア回路内部の前記スキャンテスト信号を、前記スキャンイネーブル信号によってノーマルモード時に固定する論理回路１１０を備える。【選択図】図１
2006287151.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路に所望の動作をさせる機能を備えたコア回路を有する半導体集積回路において、
スキャンテスト信号を伝搬するスキャンテスト信号配線と、
スキャンテストモードとノーマルモードとのモード切り換えを制御するスキャンイネーブル信号を伝搬するスキャンイネーブル信号配線と、
前記コア回路内部の前記スキャンテスト信号を、前記スキャンイネーブル信号によってノーマルモード時に一定値に固定する論理回路とを備えたことを特徴とする半導体集積回路。
【請求項２】
前記コア回路内部で信号を伝搬する第１の配線をさらに備え、
前記スキャンテスト信号配線が、前記第１の配線の上層に、垂直方向に重なるように配線されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記スキャンテスト信号配線が、前記第１の配線の幅全体を覆うように配線されていることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記コア回路内部で信号を伝搬する第１の配線と、
前記コア回路内部で信号を伝搬する第２の配線とをさらに備え、
前記スキャンテスト信号配線が、前記第１の配線と前記第２の配線との間に配線され、
前記第１の配線、前記第２の配線、及び前記スキャンテスト信号配線が同一の配線層に配線されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記コア回路が、ＳＲＡＭのハードマクロ回路であることを特徴とする請求項１から請求項３のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のテスト信号配線を回路内に備えた半導体集積回路に関し、特にテスト信号配線をシールド配線として利用する半導体集積回路に関する。
【背景技術】
【０００２】
一般的に、半導体集積回路では、半導体集積回路内部に故障がないことを判定するために、回路内にスキャンテスト信号配線を配線し、スキャンテスト信号を用いてスキャンテストを行う。
【０００３】
以下、従来のスキャンテスト信号配線を有する半導体集積回路について、具体例としてＳＲＡＭを挙げ、図面を参照しながら、その構成と動作を説明する。
【０００４】
図５は、従来の技術におけるスキャンテスト信号配線を有するＳＲＡＭの概略図、図６は、図５のＣ−Ｃ´の断面図である。
【０００５】
図５に示す概略図において、半導体集積回路内にあるＳＲＡＭ以外の回路（以下、外部回路という）からの信号を入力するデータ入力配線２０１は、入力バッファ２１０の入力端子に接続され、入力バッファ２１０の出力端子は、ビット線２０２、及びスキャンテスト信号配線２０３へ接続される。ビット線２０２は、ＳＲＡＭコア回路部２０９の内部で論理回路（図示せず）に接続される。一方、スキャンテスト信号配線２０３はセレクタ２１１の入力端子に接続される。セレクタ２１１は、入力端子にスキャンテスト信号配線２０３とＳＲＡＭコア内部信号配線２０６が接続され、セレクト端子にスキャンイネーブル信号配線２０５が接続され、出力端子はデータ出力配線２０７へと接続される。
【０００６】
また、ビット線２０２、スキャンテスト信号配線２０３は、図６に記載の断面図のように配線される。すなわち、スキャンテスト信号配線２０３は、ＳＲＡＭコア回路部２０９の内部に配線されたビット線２０２の上層に配線されている。なお、ビット線２０２の上層の垂直方向に重なる部分は、その部分に配線された配線がノイズ源となり、ビット線２０２へ影響を与え、その結果ＳＲＡＭの誤動作の原因とならないように、あらゆる配線を配線することができない配線禁止領域２１２として設定されているため、ビット線２０２の上層の垂直方向に重なる部分にはスキャンテスト信号配線２０３も配線することができなかった。
【０００７】
次に、従来のスキャンテスト信号配線を有するＳＲＡＭの動作について説明する。
【０００８】
ＳＲＡＭへの入力信号は、データ入力配線２０１から入力され、入力バッファ２１０を介してビット線２０２、及びスキャンテスト信号配線２０３に伝搬される。ビット線２０２を介してＳＲＡＭコア回路部２０９に入力された入力信号は、ＳＲＡＭへ入力されたＷＲＩＴＥ信号（図示せず）によってＳＲＡＭに記憶される。ＳＲＡＭは、入力されたデータの記憶、及び記憶しているデータの出力、すなわち、データの書き込み、読み出しといった動作を行う。スキャンテスト信号配線２０３は、セレクタ２１１へと入力される。セレクタ２１１は、セレクト端子に接続されたスキャンイネーブル信号配線２０５のスキャンイネーブル信号に基づいて、スキャンテスト信号配線２０３、又はＳＲＡＭコア内部信号配線２０６のいずれか一方からの信号を選択して、データ出力配線２０７から出力する。なお、ＳＲＡＭコア内部信号配線２０６からセレクタ２１１に入力される信号は、ＳＲＡＭからの出力信号である。
【０００９】
ここで、モード別の動作について説明する。
【００１０】
ＳＲＡＭに対してスキャンテストを行うスキャンテストモードの場合、スキャンイネーブル信号配線２０５からは、スキャンテストモードであることを示すスキャンイネーブル信号が入力され、セレクタ２１１は、スキャンテスト信号配線２０３からの信号を選択してデータ出力配線２０７に出力する。
【００１１】
一方で、データの書き込み、読み出しといった通常の動作を行うノーマルモードの場合、スキャンイネーブル信号配線２０５からは、ノーマルモードであることを示すスキャンイネーブル信号が入力され、セレクタ２１１は、ＳＲＡＭコア内部信号配線２０６からの信号を選択してデータ出力配線２０７に出力する。
【００１２】
また、スキャンテスト信号配線を有する半導体装置としては、特許文献１のようなものがある。
【特許文献１】特開２００１−２４１７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記従来のスキャンテスト信号配線を有する半導体集積回路では、スキャンテスト信号配線２０３は、データ入力配線２０１から入力バッファ２１０を介して入力された入力信号を、そのままセレクタ２１１に伝搬しているだけである。そのため、スキャンテスト信号配線２０３のスキャンテスト信号は、ＳＲＡＭの動作モードがスキャンテストモードであるかノーマルモードであるかに関わらず、データ入力配線２０１からの入力信号に合わせて“０”、“１”に変化する。
【００１４】
しかし、スキャンテスト信号が変化すると、そのスキャンテスト信号を伝搬するスキャンテスト信号配線２０３はノイズの発生源となり、近接したビット線２０２を含むＳＲＡＭコア回路部２０９の内部の信号線へと影響を与え、結果としてＳＲＡＭが誤動作してしまうことがあった。
【００１５】
また、ビット線２０２がノイズの影響を受けて、ＳＲＡＭが誤動作することを防止するために配線禁止領域２１２を設定する必要があり、その結果配線禁止領域２１２によって配線リソースを取られてしまっていた。
【００１６】
本発明は、上記従来の課題を解決するもので、半導体集積回路の誤動作を防止することを目的としている。また、配線禁止領域を無くし、配線リソースを確保することを目的としている。
【課題を解決するための手段】
【００１７】
上記従来の課題を解決するために、本発明は次のような手段を講じる。
【００１８】
本願の第１の発明の半導体集積回路は、半導体集積回路に所望の動作をさせる機能を備えたコア回路を有する半導体集積回路において、スキャンテスト信号を伝搬するスキャンテスト信号配線と、スキャンテストモードとノーマルモードとのモード切り換えを制御するスキャンイネーブル信号を伝搬するスキャンイネーブル信号配線と、コア回路内部のスキャンテスト信号を、スキャンイネーブル信号によってノーマルモード時に一定値に固定する論理回路とを備えたものである。
【００１９】
この構成によれば、ノーマルモード時におけるコア回路内部のスキャンテスト信号配線の信号の変化を抑止することでノイズの発生源となることを防ぐことができ、半導体集積回路の誤動作を防止することができる。
【００２０】
また、本願の第２の発明の半導体集積回路は、本願の第１の発明の半導体集積回路において、コア回路内部で信号を伝搬する第１の配線をさらに備え、スキャンテスト信号配線が、第１の配線の上層に、垂直方向に重なるように配線されているものである。
【００２１】
この構成によれば、ノーマルモード時にスキャンイネーブル信号によって固定されるスキャンテスト信号配線をシールド配線として利用することができ、配線禁止領域を無くし、配線リソースを確保することができる。さらに、半導体集積回路の誤動作を防止することができる。
【００２２】
また、本願の第３の発明の半導体集積回路は、本願の第２の発明の半導体集積回路において、スキャンテスト信号配線が、第１の配線の幅全体を覆うように配線されているものである。
【００２３】
また、本願の第４の発明の半導体集積回路は、本願の第１の発明の半導体集積回路において、コア回路内部で信号を伝搬する第１の配線と、コア回路内部で信号を伝搬する第２の配線とをさらに備え、スキャンテスト信号配線が、第１の配線と第２の配線との間に配線され、第１の配線、第２の配線、及びスキャンテスト信号配線が同一の配線層に配線されているものである。
【００２４】
この構成によれば、ノーマルモード時にスキャンイネーブル信号によって固定されるスキャンテスト信号配線をシールド配線として利用することができ、半導体集積回路の誤動作を防止することができる。
【００２５】
また、本願の第５の発明の半導体集積回路は、本願の第１から第３のいずれかの発明の半導体集積回路において、前記半導体集積回路が、ＳＲＡＭのハードマクロ回路であるものである。
【発明の効果】
【００２６】
本発明によれば、ノーマルモード時におけるコア回路内部のスキャンテスト信号配線の信号の変化を抑止することでノイズの発生源となることを防ぐことができ、半導体集積回路の誤動作を防止することができる。
【００２７】
また、ノーマルモード時にスキャンイネーブル信号によって固定されるスキャンテスト信号配線をシールド配線として利用することができ、配線禁止領域を無くし、配線リソースを確保することができる。さらに、半導体集積回路の誤動作を防止することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態にかかるスキャンテスト信号配線を有する半導体集積回路について、具体例としてＳＲＡＭを挙げ、図面を参照しながら、その構成と動作を説明する。
【００２９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかるスキャンテスト信号配線を有するＳＲＡＭの概略図、図２は、図１のＡ−Ａ´の断面図である。
【００３０】
図１に示す概略図において、半導体集積回路内にあるＳＲＡＭ以外の回路（以下、外部回路という）からの信号を入力するデータ入力配線１０１は、ビット線１０２、及びＡＮＤ回路１１０へ接続される。ビット線１０２は、ＳＲＡＭコア回路部１０９の内部で論理回路（図示せず）に接続される。一方、ＡＮＤ回路１１０は、入力端子にデータ入力配線１０１とスキャンイネーブル信号配線１０５を接続され、出力端子にスキャンテスト信号配線１０３を接続される。スキャンテスト信号配線１０３はセレクタ１１１の入力端子に接続される。セレクタ１１１は、入力端子にスキャンテスト信号配線１０３とＳＲＡＭコア内部信号配線１０６を、セレクト端子にスキャンイネーブル信号配線１０５を接続され、出力端子にデータ出力配線１０７を接続される。
【００３１】
また、ビット線１０２とスキャンテスト信号配線１０３は、図２に記載の断面図のように配線される。すなわち、スキャンテスト信号配線１０３は、ビット線１０２の上層に、垂直方向に重なるように配線されている。
【００３２】
次に、本発明のスキャンテスト信号配線を有するＳＲＡＭの動作について説明する。
【００３３】
ＳＲＡＭへの入力信号は、データ入力配線１０１から入力され、ビット線１０２に伝搬されると同時に、ＡＮＤ回路１１０に入力される。ビット線１０２を介してＳＲＡＭコア回路部１０９に入力された入力信号は、ＳＲＡＭへ入力されたＷＲＩＴＥ信号（図示せず）によってＳＲＡＭに記憶される。ＳＲＡＭは、入力されたデータの記憶、及び記憶しているデータの出力、すなわち、データの書き込み、読み出しといった動作を行う。ＡＮＤ回路１１０の入力信号は、データ入力配線１０１からの入力信号、及びスキャンイネーブル信号配線１０５からのスキャンイネーブル信号である。よって、ＡＮＤ回路１１０の出力信号である、スキャンテスト信号配線１０３のスキャンテスト信号は、スキャンイネーブル信号が“１”を示すときにはデータ入力配線１０１からの入力信号となり、スキャンイネーブル信号が“０”を示すときには“０”となる。スキャンテスト信号配線１０３は、セレクタ１１１へと入力される。セレクタ１１１は、セレクト端子に接続されたスキャンイネーブル信号配線１０５のスキャンイネーブル信号に基づいて、スキャンテスト信号配線１０３、又はＳＲＡＭコア内部信号配線１０６のいずれか一方からの信号を選択して、データ出力配線１０７から出力する。なお、ＳＲＡＭコア内部信号配線１０６からセレクタ１１１に入力される信号は、ＳＲＡＭからの出力信号である。
【００３４】
なお、スキャンイネーブル信号は、スキャンテストモードとノーマルモードとのモード切り換えを制御するものであり、スキャンテストモードの場合に“１”を、ノーマルモードの場合に“０”を示す。
【００３５】
ここで、モード別の動作について説明する。
【００３６】
ＳＲＡＭに対してスキャンテストを行うスキャンテストモードの場合、スキャンイネーブル信号配線１０５からは、スキャンテストモードであることを示すスキャンイネーブル信号“１”が入力される。ＡＮＤ回路１１０は、入力信号のひとつであるスキャンイネーブル信号が“１”であるため、もうひとつの入力信号であるデータ入力配線１０１からの入力信号をそのままスキャンテスト信号配線１０３に出力する。また、セレクタ１１１は、スキャンテスト信号配線１０３からの信号を選択して出力する。
【００３７】
一方で、データの書き込み、読み出しといった通常の動作を行うノーマルモードの場合、スキャンイネーブル信号配線１０５からは、ノーマルモードであることを示すスキャンイネーブル信号“０”が入力される。ＡＮＤ回路１１０は、入力信号のひとつであるスキャンイネーブル信号が“０”であるため、必ず“０”をスキャンテスト信号配線１０３に出力する。すなわち、スキャンテスト信号配線１０３のスキャンテスト信号が“１”になることはない。また、セレクタ１１１は、ＳＲＡＭコア内部信号配線１０６からの信号を選択して出力する。
【００３８】
以上のような構成にすることで、ＳＲＡＭコア回路部１０９の内部のスキャンテスト信号配線１０３のスキャンテスト信号は、スキャンテストモード時にのみ変化し、ノーマルモード時にはスキャンイネーブル信号によって“０”に固定されているため、ノーマルモード時にノイズの発生源となることがない。
【００３９】
これによって、ＳＲＡＭの誤動作を防止することが可能となる。
【００４０】
さらに、ノーマルモード時に固定されるスキャンテスト信号を伝搬するスキャンテスト信号配線１０３を、ビット線１０２の１層上の配線層に、垂直方向に重なるように配線することで、シールド配線として利用することができる。
【００４１】
これによって、従来誤動作を防止するために必要であった配線禁止領域を無くし、配線リソースを確保することが可能となる。さらに、半導体集積回路の誤動作を防止することが可能となる。
【００４２】
なお、本実施の形態の半導体集積回路のコア回路は、ＳＲＡＭ、ＤＲＡＭなどのメモリ機能を有するハードマクロ回路に限定されるものではなく、演算機能を有する演算回路などのハードマクロ回路でも良い。さらに、ハードマクロ回路に限定されるものではなく、広く所望の機能を有する半導体集積回路にも利用することが可能である。
【００４３】
また、ビット線は、データ入力配線に接続されていることに限定されるものではなく、半導体集積回路の内部で信号を伝搬する配線であっても良い。
【００４４】
また、データ入力配線を接続する論理回路は、ＡＮＤ回路に限定されるものではなく、スキャンテスト信号を固定する機能を果たすことのできるＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路などの論理回路であっても良い。
【００４５】
また、データ出力配線に出力信号を出力する論理回路は、セレクタに限定されるものではなく、同様の機能を果たすことのできる論理回路であっても良い。
【００４６】
また、ノーマルモード時のスキャンテスト信号配線は、必ずしも“０”に固定されることに限定されるものではなく、“１”に固定されるものであっても良い。すなわち、一定値に固定されるものであれば良い。
【００４７】
また、スキャンテスト信号配線は、ビット線の１層上の配線層に、ビット線よりも広い配線幅で、ビット線の幅全体を覆うような形で垂直方向に重なるように配線することが好ましいが、これに限定されるものではなく、ビット線と一部において垂直方向に重なりを有するように配線しても良く、ビット線と同じ配線幅、又はビット線よりも狭い配線幅であっても良い。
【００４８】
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。
【００４９】
図３は、本発明の第２の実施の形態にかかるスキャンテスト信号配線を有するＳＲＡＭの概略図、図４は、図３のＢ−Ｂ´の断面図である。なお、図３、及び図４の説明において、簡略化のため、図１、及び図２と同一の構成については、同一の符号を付して説明を省略する。
【００５０】
図３に示す概略図において、ビット線１０２とスキャンテスト信号配線１０３との近接部には、ビット線１０２、スキャンテスト信号配線１０３と平行に、他のビット線１５０が配線されている。
【００５１】
また、ビット線１０２、スキャンテスト信号配線１０３、及び他のビット配線１５０は、図４に記載の断面図のように配線される。すなわち、スキャンテスト信号配線１０３は、ビット線１０２と他のビット線１５０にはさまれるように、同一の配線層に配線されている。
【００５２】
以上のような構成にすることで、ビット線１０２と他のビット線１５０が互いに相手のノイズ源となりうるとしても、ノーマルモード時にスキャンイネーブル信号によって“０”に固定されるスキャンテスト信号配線１０３がシールド配線としての機能を果たすことができる。
【００５３】
これによって、ＳＲＡＭの誤動作を防止することが可能となる。
【産業上の利用可能性】
【００５４】
本発明にかかる半導体集積回路は、テスト信号配線をシールド配線として利用することで半導体集積回路の誤動作を防止する効果を有し、スキャンテストを行う半導体集積回路等として有用である。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施の形態にかかるスキャンテスト信号配線を有するＳＲＡＭの概略図
【図２】図１のＡ−Ａ´の断面図
【図３】本発明の第２の実施の形態にかかるスキャンテスト信号配線を有するＳＲＡＭの概略図
【図４】図３のＢ−Ｂ´の断面図
【図５】従来の技術におけるスキャンテスト信号配線を有するＳＲＡＭの概略図
【図６】図５のＣ−Ｃ´の断面図
【符号の説明】
【００５６】
１０１、２０１  データ入力配線
１０２、２０２  ビット線
１０３、２０３  スキャンテスト信号配線
１０５、２０５  スキャンイネーブル信号配線
１０６、２０６  ＳＲＡＭコア内部信号配線
１０７、２０７  データ出力配線
１０９、２０９  ＳＲＡＭコア回路部
１１０  ＡＮＤ回路
１１１、２１１  セレクタ
１５０  他のビット線
２１０  入力バッファ
２１２  配線禁止領域
【図１】
2006287151.tif 000003
【図２】
2006287151.tif 000004
【図３】
2006287151.tif 000005
【図４】
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【図５】
2006287151.tif 000007
【図６】
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