(57)【要約】      （修正有）【課題】  様々な電位を出力可能であり，且つ，その電位を速やかに切り換え可能な電位切換回路の提供。【解決手段】  電位切換回路は，フラッシュメモリの動作モードに対応した参照電位ＶＲＥＦを生成する電位制御回路２１と，イネーブルにされたときに出力端子２４に参照電位ＶＲＥＦに対応した出力電位ＶＯＵＴを生成し，ディスイネーブルにされたときに出力端子２４をハイインピーダンス状態に設定する出力回路２２と，出力端子２４に接続されたプリチャージ回路２３とを備える。出力回路２２は，動作モードが第１モードから第２モードに切り換えられる際にディスイネーブルにされる。プリチャージ回路２３は，出力回路２２がディスイネーブルにされている間に，参照電位ＶＲＥＦに応答して出力端子２４をプリチャージする。【選択図】  図２
2006031801.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリの動作モードに対応した参照電位を生成する参照電位制御回路と，
イネーブルにされたときに出力端子に前記参照電位に対応した出力電位を生成し，ディスイネーブルにされたときに前記出力端子をハイインピーダンス状態に設定する出力回路と，
前記出力端子に接続されたプリチャージ回路
とを備え，
前記出力回路は，前記動作モードが第１モードから第２モードに切り換えられる際にディスイネーブルにされ，
前記参照電位制御回路は，前記動作モードが切り換えられる際，前記出力回路がディスイネーブルにされている間に前記参照電位を前記第１モードに対応した第１電位から前記第２モードに対応した第２電位に切り換え，
前記プリチャージ回路は，前記出力回路がディスイネーブルにされている間に，前記参照電位に応答して前記出力端子をプリチャージする
電位切換回路。
【請求項２】
請求項１に記載の電位切換回路であって，
前記プリチャージ回路は，
前記出力端子にソースが接続されたＰＭＯＳトランジスタと，
前記出力回路がディスイネーブルにされている間に，前記ＰＭＯＳトランジスタのゲートに前記参照電位に対応したゲート電位を供給するゲート制御回路
とを備えた
電位切換回路。
【請求項３】
請求項２に記載の電位切換回路であって，
前記ゲート電位は，前記動作モードが第２モードであるときに前記出力端子に出力されるべき目標電位よりも，所定電圧だけ低い
電位切換回路。
【請求項４】
請求項３に記載の電位切換回路であって，
前記所定電圧は，前記ＰＭＯＳトランジスタの閾値電圧と実質的に等しい
電位切換回路。
【請求項５】
フラッシュメモリセルを備えたメモリアレイと，
前記フラッシュメモリセルを選択するデコーダと，
前記デコーダに接続された電位切換回路
とを備え，
前記電位切換回路は，当該フラッシュメモリの動作モードに対応した参照電位を生成する参照電位制御回路と，
前記参照電位に応答した出力電位を出力端子に生成し，前記出力電位を前記デコーダに供給する出力回路と，
前記出力端子に接続されたプリチャージ回路
とを備え，
前記出力回路は，イネーブルにされたとき，前記出力端子に前記参照電位に応答して前記出力電位を生成し，且つ，ディスイネーブルにされたときに前記出力端子をハイインピーダンス状態に設定し，
前記出力回路は，前記動作モードが第１モードから第２モードに切り換えられる際にディスイネーブルにされ，
前記参照電位制御回路は，前記動作モードが切り換えられる際，前記出力回路がディスイネーブルにされている間に前記参照電位を前記第１モードに対応した第１電位から前記第２モードに対応した第２電位に切り換え，
前記プリチャージ回路は，前記出力回路がディスイネーブルにされている間に，前記参照電位に応答して前記出力端子をプリチャージする
フラッシュメモリ。
【請求項６】
（ａ）参照電位を，フラッシュメモリが設定されている動作モードに応答して第１電位に設定するステップと，
（ｂ）出力回路により，前記参照電位に対応した出力電位を出力端子に生成するステップと，
（ｃ）前記出力回路をディスイネーブルにして，前記出力端子をハイインピーダンス状態にするステップと，
（ｄ）前記出力回路がディスイネーブルにされている間に，前記フラッシュメモリの動作モードを前記第１モードから第２モードに切り換えるステップと，
（ｅ）前記出力回路がディスイネーブルにされている間に，前記参照電位を前記第１電位から前記第２モードに対応した第２電位に切り換えるステップと，
（ｆ）前記出力回路がディスイネーブルにされている間に，前記参照電位に応答して前記出力端子をプリチャージするステップと，
（ｇ）前記（ｆ）ステップの後で前記出力回路をイネーブルにし，前記出力端子に，前記参照電位に対応した出力電位を前記出力端子に生成するステップ
とを備えた
電位切換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，電位切換回路に関し，特に，フラッシュメモリに使用される電位切換回路に関する。
【背景技術】
【０００２】
当業者に広く知られているように，フラッシュメモリの周辺回路，例えば，デコーダには，メモリの動作モードに応答して様々な電位を供給する必要がある。例えば，ワード線デコーダには，フラッシュメモリがデータの書き込み（プログラム）が行われるプログラムモードに設定されたときには１０Ｖ程度の高い電位を，ベリファイが行われるベリファイモードに設定されたときには５Ｖ程度の中間的な電位をワード線デコーダに供給する必要がある。
【０００３】
フラッシュメモリのアクセスタイムを低減するためには，動作モードが切り換えられたときに，電位を速やかに切り換えることが求められる。特許文献１は，ロウデコーダに供給される電位を，ベリファイに使用される電位から，データ書き込みに使用される電位に高速に切り換えるための装置を開示している。公知のその装置は，書き込み系昇圧回路と，読み出し系昇圧回路と，電位切換回路とを備えている。書き込み系昇圧回路は，データ書き込みに使用される電位を生成し，読み出し系昇圧回路は，ベリファイ及びデータ読み出しに使用される電位を生成する。電位切換回路は，書き込み系昇圧回路が生成する電位と読み出し系昇圧回路が生成する電位との一方をロウデコーダに出力する。公知のその装置では，ベリファイが行われている間，書き込み系昇圧回路が出力する電位が，データ書き込みにおいてメモリセルに供給されるべきよりも高い電位まで上昇される。引き続いてデータ書き込みが開始されると，電位切換回路は，書き込み系昇圧回路が出力する電位をロウデコーダに出力する。これにより，ロウデコーダに出力される電位が速やかに昇圧される。
【０００４】
しかし，公知のその装置は，データの書き込みとベリファイとを行うために２つの昇圧回路を搭載することが必要である。これは，フラッシュメモリに搭載される昇圧回路の数を増大させるため好ましくない。昇圧回路の数の増大は，フラッシュメモリのチップ面積を増大させ，コストの面に不利である。
【０００５】
このような背景から，より少ない数の昇圧回路しか使用せずに様々な電位を出力可能であり，且つ，電位を速やかに切り換えることができる電位切換回路を提供することが望まれている。
【０００６】
【特許文献１】特開２００１−１８４８７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は，より少ない数の昇圧回路しか使用せずに様々な電位を出力可能であり，且つ，その電位を速やかに切り換えることができる電位切換回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために，本発明は，以下に述べられる手段を採用する。その手段に含まれる技術的事項には，［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために，［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し，付加された番号・符号は，［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明による電位切換回路（６）は，フラッシュメモリ（１０）の動作モードに対応した参照電位（ＶＲＥＦ）を生成する参照電位制御回路（２１）と，イネーブルにされたときに出力端子（２４）に参照電位（ＶＲＥＦ）に対応した出力電位（ＶＯＵＴ）を生成し，ディスイネーブルにされたときに出力端子（２４）をハイインピーダンス状態に設定する出力回路（２２）と，出力端子（２４）に接続されたプリチャージ回路（２３）とを備えている。出力回路（２２）は，動作モードが第１モードから第２モードに切り換えられる際にディスイネーブルにされる。参照電位制御回路（２１）は，動作モードが切り換えられる際，出力回路（２２）がディスイネーブルにされている間に参照電位（ＶＲＥＦ）を第１モードに対応した第１電位（Ｖｐｇｍ’）から第２モードに対応した第２電位（Ｖｖｅｒｉｆｙ’）に切り換える。プリチャージ回路（２３）は，出力回路（２２）がディスイネーブルにされている間に，参照電位（ＶＲＥＦ）に応答して出力端子（２４）をプリチャージする。
【００１０】
当該電位切換回路（６）では，参照電位（ＶＲＥＦ）に応答して出力電位（ＶＯＵＴ）が可変的に生成されるため，出力電位（ＶＯＵＴ）を生成するために複数の昇圧回路を必要としない。加えて，動作モードの切換のとき，出力回路（２２）がディスイネーブルにされている間に出力端子（２４）が参照電位（ＶＲＥＦ）に応答してプリチャージされるから，出力電位（ＶＯＵＴ）を速やかに切り換えることができる。
【００１１】
好適な実施形態では，プリチャージ回路（２３）は，出力端子（２４）にソースが接続されたＰＭＯＳトランジスタ（５１）と，出力回路（２２）がディスイネーブルにされている間に，ＰＭＯＳトランジスタ（５１）のゲートに参照電位（ＶＲＥＦ）に対応したゲート電位（ＶＧ）を供給するゲート制御回路（５３）を備えて構成される。この場合，ゲート電位（ＶＧ）は，前記動作モードが第２モードであるときに出力端子（２４）に出力されるべき目標電位（Ｖｖｅｒｉｆｙ）よりも，所定電圧（ＶＴＨ）だけ低いことが好適である。所定電圧（ＶＴＨ）は，ＰＭＯＳトランジスタ（５１）の閾値電圧（ＶＰＴＨ）と実質的に等しいことが一層に好適である。
【００１２】
本発明によるフラッシュメモリ（１０）は，フラッシュメモリセル（１１）を備えたメモリアレイ（１）と，フラッシュメモリセル（１１）を選択するデコーダ（２，３）と，デコーダ（２，３）に接続された電位切換回路（６）とを備えている。電位切換回路（６）は，当該フラッシュメモリ（１０）の動作モードに対応した参照電位（ＶＲＥＦ）を生成する参照電位制御回路（２１）と，参照電位（ＶＲＥＦ）に応答した出力電位（ＶＯＵＴ）を出力端子（２４）に生成し，出力電位（ＶＯＵＴ）をデコーダ（２，３）に供給する出力回路（２２）と，出力端子（２４）に接続されたプリチャージ回路（２３）とを備えている。出力回路（２２）は，イネーブルにされたとき，出力端子（２２）に参照電位（ＶＲＥＦ）に応答して出力電位（ＶＯＵＴ）を生成し，ディスイネーブルにされたときに出力端子（２４）をハイインピーダンス状態に設定する。加えて，出力回路（２２）は，動作モードが第１モードから第２モードに切り換えられる際にディスイネーブルにされる。参照電位制御回路（２１）は，動作モードが切り換えられる際，出力回路（２２）がディスイネーブルにされている間に参照電位（ＶＲＥＦ）を第１モードに対応した第１電位（Ｖｐｇｍ’）から第２モードに対応した第２電位（Ｖｖｅｒｉｆｙ’）に切り換える。プリチャージ回路（２３）は，出力回路（２２）がディスイネーブルにされている間に，参照電位（ＶＲＥＦ）に応答して出力端子（２４）をプリチャージする。
【００１３】
当該フラッシュメモリ（１０）は，上記の電位切換回路（６）の採用により，動作モードの切換の際，デコーダ（２，３）に供給される電位（ＶＯＵＴ）を速やかに切り換えることができる。
【００１４】
本発明による電位切換方法は， 
（ａ）参照電位（ＶＲＥＦ）を，フラッシュメモリ（１０）の動作モードに応答して第１電位（Ｖｐｇｍ’）に設定するステップと，
（ｂ）出力回路（２２）により，前記参照電位（ＶＲＥＦ）に対応した出力電位（Ｖｐｇｍ）を出力端子（２４）に生成するステップと，
（ｃ）出力回路（２２）をディスイネーブルにして，前記出力端子（２４）をハイインピーダンス状態するステップと，
（ｄ）出力回路（２２）がディスイネーブルにされている間に，フラッシュメモリ（１０）の動作モードを第１モードから第２モードに切り換えるステップと，
（ｅ）出力回路（２２）がディスイネーブルにされている間に，参照電位（ＶＲＥＦ）を第１電位（Ｖｐｇｍ’）から第２モードに対応した第２電位（Ｖｖｅｒｉｆｙ’）に切り換えるステップと，
（ｆ）出力回路（２２）がディスイネーブルにされている間に，参照電位（ＶＲＥＦ）に応答して出力端子（２４）をプリチャージするステップと，
（ｇ）（ｆ）ステップの後で出力回路（２２）をイネーブルにし，出力端子（２４）に，参照電位（ＶＲＥＦ）に対応した出力電位（Ｖｖｅｒｉｆｙ）を出力端子（２４）に生成するステップ
とを備えている。
【００１５】
当該電位切換方法は，参照電位（ＶＲＥＦ）に応答して出力電位（ＶＯＵＴ）が可変的に生成されるため，出力電位（ＶＯＵＴ）を生成するために複数の昇圧回路を必要としない。加えて，動作モードの切換のとき，出力回路（２２）がディスイネーブルにされている間に出力端子（２４）が参照電位（ＶＲＥＦ）に応答してプリチャージされるから，出力電位（ＶＯＵＴ）を速やかに切り換えることができる。
【発明の効果】
【００１６】
本発明により，より少ない数の昇圧回路しか使用せずに様々な電位を出力可能であり，且つ，その電位を速やかに切り換えることができる電位切換回路が提供される。
【発明を実施するための最良の形態】
【００１７】
第１  フラッシュメモリの全体構成
図１は，本発明の電位切換回路の実施の一形態が適用されるフラッシュメモリ１０の主要部分の構成を示すブロック図である。フラッシュメモリ１０は，メモリアレイ１とロウデコーダ２とカラムデコーダ３とを備えている。メモリアレイ１は，行列に並べられたフラッシュメモリセル１１と，ワード線１２と，ビット線１３と，ソース線１４とを備えている。ただし，図を見やすくするために，フラッシュメモリセル１１と，ワード線１２と，ビット線１３と，ソース線１４とは一つずつしか図示されていない。当業者に周知であるように，フラッシュメモリセル１１は，フローティングゲートを有するＭＯＳＦＥＴで構成される。フラッシュメモリセル１１のコントロールゲートはワード線１２に，ドレインはビット線１３に接続され，ソースはソース線１４にそれぞれ接続される。ロウデコーダ２，カラムデコーダ３は，フラッシュメモリセル１１を選択するために使用される；ロウデコーダ２は，Ｘアドレスに応答してワード線１２を選択するために使用され，カラムデコーダ３は，Ｙアドレスに応答してビット線１３を選択するために使用される。データのプログラム及び読み出しは，選択されたワード線１２，ビット線１３に接続されているフラッシュメモリセル１１に対して行われる。
【００１８】
メモリアレイ１はカラムデコーダ３を介してセンスアンプ４に接続され，そのセンスアンプ４は，入出力回路５に接続されている。センスアンプ４は，選択されたフラッシュメモリセル１１にデータを書き込み，又は，選択されたフラッシュメモリセル１１に書き込まれているデータを識別するために使用される。入出力回路５は，フラッシュメモリセル１１に書き込まれるべき書き込みデータを外部から供給し，更に，フラッシュメモリセル１１から読み出される読み出しデータを外部に出力するために使用される。書き込みデータは，入出力回路５を介してセンスアンプ４に供給される。センスアンプ４によって識別された読み出しデータは，入出力回路５を介して外部に出力される。
【００１９】
ロウデコーダ２，カラムデコーダ３には，電位切換回路６が接続されている。電位切換回路６は，フラッシュメモリ１０が設定される動作モードに応じて，ロウデコーダ２，カラムデコーダ３に電位を供給する。より具体的には，電位切換回路６は，フラッシュメモリ１０がプログラムモードに設定されたときには１２Ｖ程度の高い電位を，ベリファイモードに設定されたときには５Ｖ程度の中程度の電位を，ロウデコーダ２及びカラムデコーダ３に供給する。後述されるように，本発明の主題は，この電位切換回路６を改良することにある。
【００２０】
電位切換回路６は，コマンド制御系７に接続されている。コマンド制御系７は，外部から供給される外部制御信号（例えば，チップイネーブル信号／ＣＥ，ローストローブ信号／ＲＡＳ，カラムストローブ信号／ＣＡＳ）に応答して，フラッシュメモリ１０の各部に内部制御信号を供給する。電位切換回路６には，このコマンド制御系７からモード設定信号ＭＯＤＥ，イネーブル信号ＥＮ，／ＥＮ，及びリセット信号ＥＮＲが供給されている。モード設定信号ＭＯＤＥは，フラッシュメモリ１０が設定されている動作モードを電位切換回路６に通知するために使用される。モード設定信号ＭＯＤＥは，フラッシュメモリ１０がプログラムモードに設定されているときに活性化され，そうでないとき（即ち，フラッシュメモリ１０がベリファイモードに設定されているとき）には，非活性化される。イネーブル信号ＥＮ，／ＥＮは，互いに相補の信号であり，電位切換回路６をイネーブルに，又はディスイネーブルにするために使用される。リセット信号ＥＮＲは，電位切換回路６を制御するための信号である。リセット信号ＥＮＲの役割については，後述される。
【００２１】
以下において，信号を参照する符号の先頭に付されている”／”は，当該信号がローアクティブであることを示し，記号”／”が付されていないことは，当該信号がハイアクティブであることを示していることに留意されたい。ローアクティブの信号が活性化されるとは，当該信号が接地電位にプルダウンされることを意味し，ハイアクティブの信号が活性化されるとは，当該信号が電源電位にプルアップされることを意味している。
【００２２】
第２  電位切換回路の構成
１．電位切換回路の概略
図２は，電位切換回路６の構成を示すブロック図である。電位切換回路６は，概略的には，電位制御回路２１と，出力回路２２と，プリチャージ回路２３とを備えている。
【００２３】
電位制御回路２１は，参照電位ＶＲＥＦを生成する回路である。参照電位ＶＲＥＦとは，電位切換回路６の出力電位ＶＯＵＴを制御するために使用される電位であり，出力電位ＶＯＵＴの目標値に対応した電位である。本実施の形態では，出力電位ＶＯＵＴの目標値がＶ’である場合，参照電位ＶＲＥＦは，
ＶＲＥＦ＝（１／ｋ）・Ｖ’      ・・・（１），
が成立するように生成される。ここでｋは，１より大きい数である。
【００２４】
参照電位ＶＲＥＦの生成は，モード設定信号ＭＯＤＥに応答して行われる。図３に示されているように，モード設定信号ＭＯＤＥが活性化されているとき，即ち，フラッシュメモリ１０がプログラムモードに設定されているときには，参照電位ＶＲＥＦは，
ＶＲＥＦ＝（１／ｋ）・Ｖｐｒｇ（＝Ｖｐｒｇ’）      ・・・（１ａ），
となるように生成される。ここでＶｐｒｇは，データ書き込みに使用される電位Ｖｐｇｍであり，典型的には，１０Ｖである。一方，モード設定信号ＭＯＤＥが非活性化されているときには，参照電位ＶＲＥＦは，
ＶＲＥＦ＝（１／ｋ）・Ｖｖｅｒｉｆｙ（＝Ｖｖｅｒｙｆｙ’）    ・・・（１ｂ），
となるように生成される。ここで，Ｖｖｅｒｉｆｙは，ベリファイに使用される電位である。
【００２５】
図２に戻って，出力回路２２は，参照電位ＶＲＥＦに応答して，出力端子２４に出力電位ＶＯＵＴを生成する回路である。出力端子２４に生成された出力電位ＶＯＵＴが，既述のロウデコーダ２及びカラムデコーダ３に供給される。出力回路２２は，コマンド制御系７から供給されるイネーブル信号ＥＮに応答してイネーブルに，又はディスイネーブルにされる。イネーブル信号ＥＮが活性化されている場合，出力回路２２は，参照電位ＶＲＥＦに対応する出力電位ＶＯＵＴを生成する。本実施の形態では，イネーブル信号ＥＮが活性化されている場合，出力電位ＶＯＵＴは電位ｋ・ＶＲＥＦに制御される。ｋは，式（１）にも現れていることに留意されたい。イネーブル信号ＥＮが非活性化されている場合には，出力回路２２は，出力端子２４をハイインピーダンス状態に設定する。
【００２６】
プリチャージ回路２３は，出力回路２２がディスイネーブルにされている間に，出力端子２４をプリチャージする回路である。プリチャージ回路２３は，参照電位ＶＲＥＦに応答して出力端子２４をプリチャージする。後述されるように，プリチャージ回路２３は，出力電位ＶＯＵＴを高速に切り換えるために重要な役割を果たす。
【００２７】
２．出力回路の構成
出力回路２２は，ＰＭＯＳトランジスタ３１，３３と，ＮＭＯＳトランジスタ３２，３４とを備えている。ＰＭＯＳトランジスタ３１，３３は，出力端子２４と電源端子４２との間に直列に接続され，ＮＭＯＳトランジスタ３２，３４は，出力端子２４と接地端子４３との間に直列に接続されている。電源端子４２には，昇圧回路（図示されない）から高い電源電位ＶＰＰが供給されている。電源電位ＶＰＰは，データ書き込みに使用される電位以上の電位である。ＰＭＯＳトランジスタ３１，３３の基板端子は，電源端子４２に接続されており，電位は，いずれも，電源電位ＶＰＰである。ＰＭＯＳトランジスタ３１，ＮＭＯＳトランジスタ３２は，イネーブル信号ＥＮに応答して出力回路２２が出力端子２４に出力電位ＶＯＵＴを出力することを許可するスイッチ素子として使用される。ＰＭＯＳトランジスタ３３は，その出力電位ＶＯＵＴを制御する制御素子として使用される。ＮＭＯＳトランジスタ３４は，そのゲートが所定の電位に固定され，定電流源として機能する。
【００２８】
ＰＭＯＳトランジスタ３１のゲートにはレベルシフタ回路３６が接続され，ＰＭＯＳトランジスタ３１は，レベルシフタ回路３６によってオンオフされる。レベルシフタ回路３６は，イネーブル信号ＥＮに応答してＰＭＯＳトランジスタ３１をオンオフする回路である。レベルシフタ回路３６の電源端子３７には，既述の昇圧回路（図示されない）から電源電位ＶＰＰが供給され，レベルシフタ回路３６は電源電位ＶＰＰを出力可能に構成されている。イネーブル信号ＥＮが活性化されると，レベルシフタ回路３６は，ＰＭＯＳトランジスタ３１のゲートに接地電位ＶＳＳを供給してＰＭＯＳトランジスタ３１をターンオンする。逆に，イネーブル信号ＥＮが非活性化されると，レベルシフタ回路３６は，ＰＭＯＳトランジスタ３１のゲートに電源電位ＶＰＰを供給してＰＭＯＳトランジスタ３１をターンオフにする。
【００２９】
ＮＭＯＳトランジスタ３２のゲートにはイネーブル信号ＥＮが直接に入力される。ＮＭＯＳトランジスタ３２は，イネーブル信号ＥＮが活性化されるとターンオンされ，非活性化されるとターンオフされる。
【００３０】
ＰＭＯＳトランジスタ３３のゲートは，コンパレータ３８に接続されている。コンパレータ３８は，ＰＭＯＳトランジスタ３３を流れる電流を制御し，もって出力端子２４に生成される出力電位ＶＯＵＴを制御するために使用される。出力電位ＶＯＵＴの制御には，出力端子２４と接地端子３９との間に介設された抵抗素子４０，４１が使用される。抵抗素子４０，４１は，出力電位ＶＯＵＴを分圧し，それらの間のノードに電位ＶＡを生成する。電位ＶＡは，出力電位ＶＯＵＴに比例しており，本実施の形態では，
ＶＡ＝（１／ｋ）・ＶＯＵＴ，        ・・・（２）
である。ｋは，参照電位ＶＲＥＦを表す式（１）にも現れていることに留意されたい。コンパレータ３８は，その電位ＶＡを電位制御回路２１から供給される参照電位ＶＲＥＦと比較して電位ＶＡと参照電位ＶＲＥＦとの差に対応する制御電位ＶＤＩＦを生成する。コンパレータ３８は，その制御電位ＶＤＩＦをＰＭＯＳトランジスタ３３のゲートに供給する。ＰＭＯＳトランジスタ３３を流れる電流は，制御電位ＶＤＩＦに応じて制御される。制御電位ＶＤＩＦは，電位ＶＡと参照電位ＶＲＥＦとの差に対応した電位であるから，出力端子２４に生成される出力電位ＶＯＵＴは，参照電位ＶＲＥＦに応答して制御されることになる。
【００３１】
ＮＭＯＳトランジスタ３４のゲートは，定電圧源３５に接続されている。定電圧源３５は，ＮＭＯＳトランジスタ３４のゲートを所定の電位に固定し，ＮＭＯＳトランジスタ３４を定電流源として機能させる。ＮＭＯＳトランジスタ３４により，出力端子２４を放電させる放電電流の大きさが一定に保たれる。
【００３２】
３．プリチャージ回路の構成
プリチャージ回路２３は，ＰＭＯＳトランジスタ５１と，ＮＭＯＳトランジスタ５２と，ゲート制御回路５３とを備えている。ＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ５２とは，出力端子２４と接地端子５４との間に直列に接続されている。ＰＭＯＳトランジスタ５１のゲートには，ゲート制御回路５３が接続されている。
【００３３】
ゲート制御回路５３は，ＰＭＯＳトランジスタ５１のゲートの電位を制御するための回路である。ゲート制御回路５３は，電位制御回路２１から参照電位ＶＲＥＦを受け取り，コマンド制御系７からリセット信号ＥＮＲを受け取り，これらの信号に応答して，電位ＶＧを生成する。電位ＶＧがＰＭＯＳトランジスタ５１のゲートに供給され，これにより，ＰＭＯＳトランジスタ５１を流れる電流が制御される。ゲート制御回路５３の電源端子５５には，既述の昇圧回路（図示されない）から電源電位ＶＰＰが供給され，ゲート制御回路５３は最高で電源電位ＶＰＰを出力可能である。
【００３４】
電位ＶＧは，リセット信号ＥＮＲの状態に応じて異なる；リセット信号ＥＮＲが非活性化されると，参照電位ＶＲＥＦに無関係に電源電位ＶＰＰを出力する。一方，リセット信号ＥＮＲが活性化されると，電位ＶＧは，参照電位ＶＲＥＦに対応する電位に制御される。本実施の形態では，電位ＶＧは，下記式（３）：
ＶＧ＝ｋ・ＶＲＥＦ−ＶＴＨ，        ・・・（３）
を満足するように生成される。ｋは，参照電位ＶＲＥＦを表す式（１）にも現れていることに留意されたい。
【００３５】
式（３）のＶＴＨは，プリチャージ回路２３によって出力端子２４の電位を好適に制御するために導入される定数である。具体的には，ＶＴＨは，ＰＭＯＳトランジスタ５１のゲートの電位を，出力端子２４の電位よりもＶＴＨだけ低い値にする役割を果たす。ＶＴＨは，ＰＭＯＳトランジスタ５１の閾値電圧と同じ値に設定されることが好適である。これにより，プリチャージ回路２３が生成する出力端子２４の電位は，ｋ・ＶＲＥＦ，即ち，出力端子２４の目標値と同一になる。
【００３６】
以上に説明された電位切換回路６の構成では，図示されない昇圧回路から供給される電源電位は，電源電位ＶＰＰの一つのみであることに留意されたい。電位切換回路６は，参照電位ＶＲＥＦに応答して出力電位ＶＯＵＴを可変的に制御するから，電位切換回路６を動作させるのに必要な昇圧回路は，一つで充分である。
【００３７】
第３  電位切換回路の動作
図３は，電位切換回路６の動作を示すタイミングチャートである。初期的に，フラッシュメモリ１０がプログラムモードに設定されているとする；即ち，モード設定信号ＭＯＤＥ，イネーブル信号ＥＮ，／ＥＮはいずれも活性化される。参照電位ＶＲＥＦは，Ｖｐｇｍ’（＝（１／ｋ）・Ｖｐｇｍ）に設定され，これにより，電位切換回路６の出力電位ＶＯＵＴは，電位Ｖｐｇｍに制御されている。更に，リセット信号ＥＮＲは非活性化される。従って，ゲート制御回路５３が出力する電位ＶＧは電源電位ＶＰＰであり，プリチャージ回路２３のＰＭＯＳトランジスタ５１は，完全にオフされた状態である。以下では，フラッシュメモリ１０の動作モードが，プログラムモードからベリファイモードに切り換えられる際，出力電位ＶＯＵＴが電位Ｖｐｇｍから電位Ｖｖｅｒｉｆｙに切り換える動作が説明される。
【００３８】
フラッシュメモリ１０の動作モードが，プログラムモードからベリファイモードに切り換えられる場合，まず，イネーブル信号ＥＮ，／ＥＮが非活性化される（時刻ｔ１）。即ち，イネーブル信号ＥＮは，接地電位ＶＳＳにプルダウンされ，イネーブル信号／ＥＮは，電源電位ＶＤＤにプルアップされる。
【００３９】
イネーブル信号ＥＮがプルダウンされることにより，出力回路２２のＰＭＯＳトランジスタ３１，ＮＭＯＳトランジスタ３２は，いずれもターンオフされ，出力端子２４は，電源端子４２，接地端子４３のいずれからも電気的に切り離される。即ち，出力回路２２はディスイネーブルにされ，出力端子２４はハイインピーダンス状態になる。イネーブル信号ＥＮによって出力回路２２をディスイネーブルにすることは，出力端子２４のプリチャージの間にＰＭＯＳトランジスタ３１，３３，５１，及びＮＭＯＳトランジスタ５２を介して，流れる貫通電流を防止し，不要な電源変動を発生させないために重要である。
【００４０】
イネーブル信号ＥＮの非活性化に同期して，モード設定信号ＭＯＤＥがプルダウンされる。モード設定信号ＭＯＤＥのプルダウンにより，次に設定される動作モードがベリファイモードであることが，電位切換回路６に通知される。モード設定信号ＭＯＤＥのプルダウンに同期して，電位制御回路２１は，参照電位ＶＲＥＦをベリファイに対応した電位Ｖｖｅｒｉｆｙ’に切り換える。
【００４１】
加えて，リセット信号ＥＮＲが活性化され，イネーブル信号／ＥＮの非活性化とリセット信号ＥＮＲの活性化とに同期して，プリチャージ回路２３は，出力電位ＶＯＵＴを電位Ｖｖｅｒｉｆｙ−ＶＴＨ＋ＶＰＴＨにプリチャージし始める。ここで，ＶＰＴＨは，ＰＭＯＳトランジスタ５１の閾値電圧の真値である。ＶＴＨが理想的であって，ＶＰＴＨに等しい場合には，出力端子２４に生成される出力電位ＶＯＵＴは，ベリファイモードにおける目標値である電位Ｖｖｅｒｙｆｙに一致する。以下では，プリチャージ回路２３が出力電位ＶＯＵＴを電位Ｖｖｅｒｉｆｙ−ＶＴＨ＋ＶＰＴＨに（理想的には電位Ｖｖｅｒｉｆｙに）プリチャージする動作が説明される。
【００４２】
リセット信号ＥＮＲのプルアップに応答して，ゲート制御回路５３は，ＰＭＯＳトランジスタ５１のゲートの電位ＶＧを電位ｋ・Ｖｖｅｒｉｆｙ’−ＶＴＨに制御し始める。電位ｋ・Ｖｖｅｒｉｆｙ’は電位Ｖｖｅｒｉｆｙに等しいから，電位ＶＧは電位Ｖｖｅｒｉｆｙ−ＶＴＨに等しい。
【００４３】
ＰＭＯＳトランジスタ５１のゲートの電位が，電位Ｖｖｅｒｉｆｙ−ＶＴＨに制御されると，ＰＭＯＳトランジスタ５１のソースの電位，即ち，出力端子２４の電位は，ゲートの電位より電圧ＶＰＴＨだけ高い電位，即ち，電位Ｖｖｅｒｉｆｙ−ＶＴＨ＋ＶＰＴＨになる。このような過程により，電位切換回路６の出力電位ＶＯＵＴは，電位Ｖｖｅｒｉｆｙ−ＶＴＨ＋ＶＰＴＨにプリチャージされる。
【００４４】
プリチャージに続いて，イネーブル信号ＥＮ，／ＥＮが活性化され，リセット信号ＥＮＲが非活性化される（時刻ｔ２）。イネーブル信号ＥＮの活性化に応答して，出力回路２２は，出力電位ＶＯＵＴを電位Ｖｖｅｒｙｆｙになるように制御し始める。イネーブル信号ＥＮ，／ＥＮが活性化される前に，出力端子２４が電位Ｖｖｅｒｉｆｙ−ＶＴＨ＋ＶＰＴＨに既にプリチャージされているため，ベリファイが開始されて以後速やかに，出力電位ＶＯＵＴは，電位Ｖｖｅｒｉｆｙに安定化される。即ち，出力電位ＶＯＵＴの電位Ｖｖｅｒｉｆｙへの切換が速やかに行われる。イネーブル信号／ＥＮの活性化及びリセット信号ＥＮＲの非活性化に応答して，プリチャージ回路２３は，その動作を停止する。加えて，リセット信号ＥＮＲの非活性化に応答して，ゲート制御回路５３が出力する電位ＶＧは，電源電位ＶＰＰに戻される。
【００４５】
以上に説明されているように，プリチャージ回路２３は，イネーブル信号ＥＮ，／ＥＮが活性化されて出力回路２２がイネーブルにされる前に，出力端子２４を，ベリファイモードにおける目標値に近い電位Ｖｖｅｒｙｆｙ−ＶＴＨ＋ＶＰＴＨにプリチャージする。これにより，プログラムモードからベリファイモードへの動作モードの切り換えの際，出力電位ＶＯＵＴは，電位Ｖｐｒｇから電位Ｖｖｅｒｉｆｙに速やかに切り換えられる。
【００４６】
フラッシュメモリ１０の動作モードが，ベリファイモードからプログラムモードに切り換えられるときも同様である。まず，イネーブル信号ＥＮ，／ＥＮが非活性化される（時刻ｔ３）。イネーブル信号ＥＮ，／ＥＮの非活性化に応答して，出力回路２２がディスイネーブルにされ，出力端子２４がハイインピーダンス状態にされる。
【００４７】
イネーブル信号ＥＮ，／ＥＮの非活性化に同期して，モード設定信号ＭＯＤＥがプルアップされる。モード設定信号ＭＯＤＥのプルアップに応答して，電位制御回路２１は，参照電位ＶＲＥＦをデータ書き込みに対応した電位Ｖｐｇｍ’に切り換える。
【００４８】
更に，イネーブル信号ＥＮ，／ＥＮの非活性化に同期して，リセット信号ＥＮＲが活性化される。イネーブル信号／ＥＮの非活性化とリセット信号ＥＮＲの活性化とに応答して，プリチャージ回路２３は，出力電位ＶＯＵＴを電位Ｖｐｇｍ−ＶＴＨ＋ＶＰＴＨにプリチャージし始める。詳細には，リセット信号ＥＮＲのプルアップに応答して，ゲート制御回路５３は，ＰＭＯＳトランジスタ５１のゲートの電位ＶＧを，電位ｋ・Ｖｐｇｍ’−ＶＴＨに制御し始める。電位ｋ・Ｖｐｇｍ’は電位Ｖｐｇｍに等しいから，電位ＶＧは電位Ｖｐｇｍ−ＶＴＨに等しい。ＰＭＯＳトランジスタ５１のゲートの電位が，電位Ｖｐｇｍ−ＶＴＨに制御されと，ＰＭＯＳトランジスタ５１のソースの電位，即ち，出力端子２４の電位は，ゲートの電位より電圧ＶＰＴＨだけ高い電位，即ち，電位Ｖｐｇｍ−ＶＴＨ＋ＶＰＴＨになる。このような過程により，電位切換回路６の出力電位ＶＯＵＴは，電位Ｖｐｇｍ−ＶＴＨ＋ＶＰＴＨにプリチャージされる。
【００４９】
続いて，イネーブル信号ＥＮ，／ＥＮが活性化され，リセット信号ＥＮＲが非活性化される（時間ｔ４）。イネーブル信号ＥＮの活性化に応答して，出力回路２２は，出力電位ＶＯＵＴを電位Ｖｐｇｍになるように制御し始める。イネーブル信号ＥＮ，／ＥＮが活性化される前に，出力端子２４は電位Ｖｐｇｍ−ＶＴＨ＋ＶＰＴＨに既にプリチャージされているため，ベリファイが開始されて以後速やかに，出力電位ＶＯＵＴは，電位Ｖｐｇｍに安定化される。即ち，出力電位ＶＯＵＴの切換が速やかに行われる。イネーブル信号／ＥＮの活性化及びリセット信号ＥＮＲの非活性化に応答して，プリチャージ回路２３は，その動作を停止する。
【００５０】
第４  まとめ
以上に説明されているように，本実施の形態の電位切換回路６は，動作モードに応じて様々な電位を出力するために昇圧回路を一つしか必要としない構成を有している。加えて，当該電位切換回路６は，動作モードの切換に際して出力回路２２がディスイネーブルにされている間に，出力端子２４が，次の動作モードに対応した電位にプリチャージされるように構成されている。これにより，電位切換回路６は，動作モードの切換のとき，出力電位ＶＯＵＴを速やかに所望の電位に切り換えることができる。
【図面の簡単な説明】
【００５１】
【図１】図１は，本発明による実施の一形態の電位切換回路が搭載されたフラッシュメモリの構成を示すブロック図である。
【図２】図２は，本実施の形態の電位切換回路の構成を示すブロック図である。
【図３】図３は，本実施の形態の電位切換回路の動作を示すフローチャートである。
【符号の説明】
【００５２】
１：メモリアレイ
２：ロウデコーダ
３：カラムデコーダ
４：センスアンプ
５：入出力回路
６：電位切換回路
７：コマンド制御系
１０：フラッシュメモリ
１１：フラッシュメモリセル
１２：ワード線
１３：ビット線
１４：ソース線
２１：電位制御回路
２２：出力回路
２３：プリチャージ回路
２４：出力端子
３１，３３：ＰＭＯＳトランジスタ
３２，３４：ＮＭＯＳトランジスタ
３５：定電圧源
３６：レベルシフタ回路
３７：電源端子
３８：コンパレータ
３９：接地端子
４０，４１：抵抗素子
４２：電源端子
４３：接地端子
５１：ＰＭＯＳトランジスタ
５２：ＮＭＯＳトランジスタ
５３：ゲート制御回路
５４：接地端子
５５：電源端子
【図１】
2006031801.tif 000003
【図２】
2006031801.tif 000004
【図３】
2006031801.tif 000005