(57)【要約】【課題】大面積の電子装置の製造に利用できるパターニングされたIC用薄膜層の形成方法として、安価に大面積のパターンを形成できるパターニング技術と、小さな特徴パターンを形成できる微細パターニング技術と、を同時に実現する方法を提供する。【解決手段】本発明は、装置の基板上にパターニングされた薄膜層を形成する方法であって、第1の処理ツールを用いて、前記装置基板上に比較的高解像度の第1構造を形成するステップ（ブロック１１０）と、第２の処理ツールを用いて、前記装置基板上に、前記第１構造と接続されるように、比較的低解像度の第２構造を形成するステップ（ブロック１２０）と、を含む方法であることを特徴とする。【選択図】図1
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【特許請求の範囲】
【請求項１】
装置の基板上にパターニングされた薄膜層を形成する方法であって、
第１の処理ツールを用いて、前記装置基板上に比較的高解像度の第１構造を形成するステップと、
第２の処理ツールを用いて、前記装置基板上に、前記第１構造と接続されるように、比較的低解像度の第２構造を形成するステップと、
を含む方法。
【請求項２】
請求項１に記載の方法において、
前記第１構造を形成するステップは、ソフトリソグラフィ、インプリントリソグラフィ、およびホトリソグラフィのうちの１つ以上の方法を用いるステップを含み、
前記第２構造を形成するステップは、ジェット印刷、スクリーン印刷、フレキソ印刷、およびグラビア印刷のうちの１つ以上の方法を用いるステップを含む方法。
【請求項３】
基板上に集積回路を形成する方法であって、
前記基板上に材料層を形成するステップと、
前記材料層の第１部分を処理して、比較的高解像度の第１特徴部分を規定するステップと、
前記材料層の第２部分を、ジェット印刷されたエッチマスクを用いてパターニングして、前記第１特徴部分に接続される比較的低解像度の第２特徴部分を規定するステップと、
を含む方法。
【請求項４】
基板上にボトムゲート型薄膜トランジスタを形成する方法であって、
前記基板上にゲート構造を形成するステップと、
前記ゲート構造上に誘電層を形成するステップと、
前記ゲート構造上の前記誘電層上に、高解像度の処理ツールを用いて、ソース電極とドレイン電極とを形成するステップと、
低解像度の処理ツールを用いて、前記ソース電極に接続される第１の相互接続構造と、前記ドレイン電極に接続される第２の相互接続構造とを形成するステップと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路（ＩＣ）製造に関し、特に、大面積の電子装置の製造に利用できるパターニングされたＩＣ用薄膜層の形成方法に関する。
【背景技術】
【０００２】
フラットパネルディスプレイ、センサアレイ、およびスペースアンテナ等の大面積電子装置は、一般的に薄膜トランジスタ（ＴＦＴ）ならびに他の電気および電子装置（受動部品およびホトダイオード等）によってアドレス指定および／または制御される、大面積のセンサまたは発光電子セル群を含む。このような大面積電子装置は、電子セルアレイが比較的大型（例えば１０００ｃｍ２以上）であり、かつ隣接するＴＦＴ間の間隔が比較的広いため、従来のホトリソグラフィ技術による製造では高価になってしまう。一般的な（３００ｃｍ２以下）ＩＣ装置を製造する従来のホトリソグラフィ装置は、一般的には所定サイズの半導体ウェハを収容して処理するように構成されており、かかるウェハは一般的には大面積の電子装置の基板よりも大幅に小さい。従って、大型基板用の特別のホトリソグラフィ装置を、一般的には高い経費で開発しなければならない。さらに、従来のホトリソグラフィ装置は、大面積電子装置の多数の要素で要求されるよりかなり小型の特徴部分が形成できるように構成される光学およびその他の処理ツールを含むため、このようなホトリソグラフィ装置を用いて大面積の電子装置を製造するのは非常に効率が悪い。
【０００３】
ジェット印刷は、高価なホトリソグラフィ処理を、プリントヘッドから噴射される材料を用いて層構造を形成する簡単な印刷動作で代用することにより、ＩＣ製造に関連するコストを削減しようとする新しい技術である。従来のＩＣ製造で用いられる繊細で時間のかかるリソグラフィプロセスを用いる代わりに、ＩＣパターンをデバイス基板上に直接印刷することにより、ＩＣ印刷システムはＩＣの製造コストを大幅に削減できる。印刷されたＩＣパターンは、実際のＩＣ特徴部分（すなわちＴＦＴのゲート、ソース、およびドレイン領域、信号線、半導体、光電子コンポーネント等の最終ＩＣに組み入れられる要素群）を含むか、または後続の半導体処理ステップ（エッチング、インプラント等）で用いる、基板上に印刷されたマスクとなる。本明細書では、このようなマスクを「ジェット印刷したエッチマスク」と称する。
【０００４】
一般的に、ジェット印刷は、印刷溶液（一般には溶剤または液体に材料を溶解させたもの）を、固体基板を横切る一本の軸（「印刷移動軸」）に沿ってラスタービットマップに従って堆積させるステップを含む。プリントヘッド、特にプリントヘッドに組み入れられるイジェクタの配列は、この印刷移動軸に沿って印刷するように最適化される。プリントヘッドの下に固体基板が設置され、固定されたプリントヘッドに対して基板が移動するか、または固定された基板上をプリントヘッドが移動する。いずれの場合も、ＩＣパターンの印刷はラスター状に行われ、プリントヘッドが基板を横切って「印刷パス」を行う間に、プリントヘッド中の１つまたは複数のイジェクタが印刷溶液の液滴を基板上に与える。１回の印刷パスが終了するごとに、プリントヘッドが印刷移動軸に対して垂直方向にシフトし、その後、新たな印刷パスを開始する。プリントヘッドは、ＩＣパターンが完全に印刷されるまで、このように基板を横切って印刷パスを継続する。印刷溶液の液滴は、プリントヘッドのイジェクタから吐出されると、ぬれ作用（ｗｅｔｔｉｎｇ  ａｃｔｉｏｎ）によって基板に付着し、その後、キャリア溶剤の蒸発によって乾燥するか、または純粋材料が堆積される場合は凝固する。
【０００５】
コンピュータにパターンが記憶される「ディジタルリソグラフィ」とも称されるエッチマスクのジェット印刷は、特定のウェハサイズに限定されないので、大面積ディスプレイまたはセンサアレイの駆動等に用いられる薄膜トランジスタの大面積アレイの製造に有望な技術である。ただし、現在のところ、ジェット印刷の使用は比較的解像度の低い特徴部分（３０μｍ〜５０μｍ等）の製造に限定されており、従って大面積アレイの要件すべてには合致できない。すなわち、大半の大面積電子装置は、相互接続に幅広の金属線が必要なため、（特徴部分などは）低解像度で印刷してもよい。だが以下に詳述するが、微細特徴部分（約１μｍ等）をもつトランジスタのほうが性能がはるかに優れており、従って高解像度の印刷プロセスに適している。
【０００６】
【特許文献１】米国特許第５，９００，１６０号明細書
【特許文献２】米国特許第６，３３４，９６０号明細書
【特許文献３】米国特許第６，６５５，２８６号明細書
【特許文献４】米国特許出願公開第２００４／０２１９２４６号明細書
【特許文献５】米国特許出願番号第１０／２２４，７０１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ジェット印刷技術によって製造される大型の特徴部分の問題点は、大面積の電子装置を形成するＴＦＴ群の速度および寄生容量を限定することであり、かつ多くの場合は静電容量が高くなることがより深刻な問題である。ＴＦＴ１３００の一般的な金属コンタクトの設計を図１３に示す。ＴＦＴ１３００は、ゲート領域１３１０と、ソース領域１３２０と、ドレイン領域１３３０とを含み、これら領域はすべて導電材料から構成され、ソース領域１３２０とドレイン領域１３３０は、誘電層（図示せず）によってゲート領域１３１０から分離されている。ＴＦＴ１３００の導電率は、ＴＦＴ１３００のソースおよびドレイン構造の幅をＬ、長さをＷとした場合に、Ｗ／Ｌ比に比例する。ＴＦＴ１３００の面積はＷ×Ｌ（幅×長さ）であり、遷移時間はＬ２／移動度に比例し、寄生容量は、ゲート領域とソース領域との重複距離をＤとした場合にＷ×Ｄに比例し、Ｄは特徴部分よりは小さいが桁は同じである。
【０００８】
ＴＦＴ１３００の動作速度は、一般にＲＣ（抵抗−キャパシタンス）時間定数によって制限され、最終的にはＴＦＴ自体のＲＣ時間定数によって制限される。低抵抗（高電流）ＴＦＴではＷ／Ｌが大きくなければならないが、大型の特徴部分（幅広のＤ等）をもつように製造される場合は寄生容量が増大するため、電力消費量を増加させ、動作速度を減速させてしまう。簡単に近似すると、容量は特徴部分の大きさの平方に比例する。従って、ジェット印刷等の比較的低解像度の処理ツールを用いて大面積の電子装置を製造すると、比較的低速で低効率のＴＦＴが形成される。特定的には、ジェット印刷法は一般的には大型の特徴部分を形成し、現在のところ従来のプリントヘッド用としては２０μｍ〜４０μｍの特徴部分を形成する。特徴部分の大きさを大幅に縮小することも可能と考えられるが、１μｍ〜２μｍに達することができるかどうかは不明であり、従ってジェット印刷によって低容量高速ＴＦＴを製造する能力には限界がある。しかしながら、ジェット印刷では液滴の配置精度が液滴の噴射方向のランダムなばらつきによってのみ制約され、これは５μｍ未満にまで減じることが可能なため、層間のレジストレーション（見当合わせ）を非常に良好に行うことができる。
【０００９】
ソフトリソグラフィ（別名スタンピング印刷またはマイクロコンタクト印刷）およびインプリントリソグラフィは、小型の特徴部分（例えば１μｍを十分下回る寸法が立証されている）をもつ回路構造の製造、ひいてはジェット印刷技術を用いて製造されるものよりはるかに高性能のＴＦＴの製造を可能にする比較的高解像度の印刷技術である。ソフトリソグラフィは、ソフト材料（ポリジメチルシロキサン等）から構成したスタンプと呼ばれる印刷プレス様の構造を形成するステップを含み、このスタンプによって、装置基板に堆積された材料（金属等）層上に直接レジストパターンを印刷する。スタンプは適切なＸ−Ｙ配置表を用いて希望の基板領域上に位置決め（見当合わせ）され、その後、所定の力で装置基板に押圧されて、レジスト層のパターンを基板上に転写する。他の例では、インプリントリソグラフィと呼ばれるプロセスにおいて、レジスト層を基板上に被覆して、これをスタンプによってエンボス加工する。
【００１０】
ソフトリソグラフィの問題点は、層間のレジストレーション精度がジェット印刷の場合よりもやや低く、このため大面積の電子装置の製造では小型特徴部分の利点が実現されないことである。さらに、大型スタンプ（すなわち大面積電子装置の重要な層全体を印刷するのに適している）の製造は、スタンプの特徴部分に機械的な歪みが生じる可能性があるため、困難である。
【課題を解決するための手段】
【００１１】
本発明は、装置の基板上にパターニングされた薄膜層を形成する方法であって、第１の処理ツールを用いて、前記装置基板上に比較的高解像度の第１構造を形成するステップと、第２の処理ツールを用いて、前記装置基板上に、前記第１構造と接続されるように、比較的低解像度の第２構造を形成するステップと、を含む方法であることを特徴とし、さらに、前記第１構造を形成するステップは、ソフトリソグラフィ、インプリントリソグラフィ、およびホトリソグラフィのうちの１つ以上の方法を用いるステップを含み、前記第２構造を形成するステップは、ジェット印刷、スクリーン印刷、フレキソ印刷、およびグラビア印刷のうちの１つ以上の方法を用いるステップを含む方法であることを特徴とする。
【００１２】
また、本発明は、基板上に集積回路を形成する方法であって、前記基板上に材料層を形成するステップと、前記材料層の第１部分を処理して、比較的高解像度の第１特徴部分を規定するステップと、前記材料層の第２部分を、ジェット印刷されたエッチマスクを用いてパターニングして、前記第１特徴部分に接続される比較的低解像度の第２特徴部分を規定するステップと、を含む方法であることを特徴とする。
【００１３】
また、本発明は、
基板上にボトムゲート型薄膜トランジスタを形成する方法であって、
前記基板上にゲート構造を形成するステップと、
前記ゲート構造上に誘電層を形成するステップと、
前記ゲート構造上の前記誘電層上に、高解像度の処理ツールを用いて、ソース電極とドレイン電極とを形成するステップと、
低解像度の処理ツールを用いて、前記ソース電極に接続される第１の相互接続構造と、前記ドレイン電極に接続される第２の相互接続構造とを形成するステップと、
を含む方法であることを特徴とする。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の実施形態の例、主として大面積電子装置用の薄膜トランジスタ（ＴＦＴ）の製造を含む実施形態を参照して本発明を説明する。以下の説明では、特に大面積電子装置用のＴＦＴに関して説明するが、本発明は大面積電子装置上で使用される他の電気および電子回路の製造にも利用できる。また本明細書に記載する方法は、必ずしも大面積電子装置の製造に限定するものではなく、小面積の電子装置用の費用効果の高い製造方法として利用できる。従って、特に明記しない限りは、前掲の特許請求の範囲は以下に説明する実施形態に限定するものではない。
【００１５】
図１は、本発明の一般的な実施形態を示すフロー図であり、図２（Ａ）および図２（Ｂ）は、図１に示す方法に従って形成した特徴部分（構造）を示す斜視図である。本発明は、一般には装置基板上に２段階工程で低解像度および高解像度の両構造を形成するステップを含み、高解像度の構造を第１段階で形成し、低解像度の構造を第２段階で形成する。
【００１６】
製造工程の第１段階では、高解像度の特徴部分（例えばサイズのオーダが１μｍ〜５μｍの特徴部分をもつ構造）を、高解像度の処理ツール（ソフトリソグラフィまたはインプリントリソグラフィ等）を用いてデバイス構造上に形成する（ブロック１１０）。図２（Ａ）は、基板２０１上に形成した高解像度構造の例２１０を示す。高解像度構造２１０は、例えば特徴部分のサイズ（幅）Ｆ１が例えば１μｍの金属ＴＦＴソース／ドレイン構造である。高解像度構造２１０は、低解像度構造（相互接続線など）との接続用のコンタクト部２１５を含む。
【００１７】
製造工程の第２段階では、低解像度の特徴部分（例えばサイズのオーダが１０μｍ〜５０μｍの特徴部分をもつ構造）を、低解像度の処理ツール（ジェット印刷またはスクリーン印刷）を用いて、対応する高解像度の特徴部分に接触するようにデバイス基板上に形成する（ブロック１２０）。図２（Ｂ）は、プリントヘッド２５０を用いて基板２０１上に形成した低解像度構造の例２２０を示し、プリントヘッド２５０が印刷溶液２５５を噴射して、高解像度構造２１０のコンタクト部２１５に接続するように低解像度構造２２０を形成する。低解像度構造２２０は、例えば特徴部分のサイズ（幅）Ｆ２が２０μｍ〜４０μｍのオーダである金属相互接続線である。
【００１８】
図１に戻って、その後、（必要に応じて）製造工程を再開し、高解像度および低解像度の特徴部分を組み合わせて形成した構造を組み入れた希望の電子装置を完成させる（ブロック１３０）。後続処理には、例えば組み合わせ構造上に保護層を形成するステップ等を含む。低解像度構造２２０は高解像度構造２１０に接続されるため（図２（Ｂ）参照）、本発明は、高解像度の処理技術によって製造される高性能な構造と、経済的な低解像度の処理技術を用いて製造される相互接続構造とを組み合わせた電子装置の製造を可能にする。
【００１９】
図３は、本発明の一実施形態に従う集積回路製造方法を示すフロー図である。図４（Ａ）〜図４（Ｄ）は、簡略化した構造を用いて図３の方法を示す図である。
【００２０】
図３の上部分および図４（Ａ）を参照して、この方法ではまず、材料（金属等）層４１０を基板２０１Ａ上に形成し（ブロック３０５）、その後、ソフトリソグラフィスタンプ４３０を用いて、金属層４１０を処理して高解像度構造を形成する（ブロック１１０Ａ）。図４（Ａ）に示すように、金属層４１０を処理するステップは、金属層４１０を形成し（例えばスパッタ法、蒸着、めっき、堆積、またはその他の方法によって）、その後、スタンプ４３０を用いて所定のエッチレジストパターン４２５を金属層４１０の保持部分４１５上に堆積させる。より特定的には、スタンプ４３０は、レジスト材料で被覆された隆起構造４３５を含み、スタンプ４３０を基板２０１Ａに押圧する（すなわち図中、矢印「Ａ」で示す方向に移動させる）と、この隆起構造４３５がレジスト層４２５に転写される。露出部分４１２（すなわち金属層４１０のうちエッチレジストパターン４２５で覆われていない部分）は、金属層４１０のうち後続のエッチング工程で除去される部分であり、エッチレジストパターン４２５は、後続のエッチング工程中に保持部分４１５を保護する。インプリントリソグラフィ法を用いる場合、基板をソフトレジスト材料で被覆し、スタンプ４３０を基板表面へ押圧して、スタンプの隆起構造４３５に対応するインプリントパターンを形成する。インプリントされたパターンは、エッチングして希望のパターンを形成できる金属層を露出させる。エッチングの前に、通常、レジストパターンは洗浄（プラズマ等によって）される。
【００２１】
図４（Ｂ）は、公知の技術を用いてエッチングを行い、金属層４１０の露出部分４１２を除去して高解像度の特徴部分２１０Ａを規定（形成）した金属層４１０を示す。本実施形態では、高解像度の特徴部分２１０Ａは、コンタクト部２１５Ａによって金属層４１０の保持部分４１５に接続される。後ほど説明するが、本実施形態では、サブトラクティブ法（リソグラフィ法など）を用いて保持部分４１５をさらに処理し、希望の低解像度の特徴部分を形成する。他の実施形態では、上述したスタンピング法を用いて高解像度の特徴部分２１０Ａおよびコンタクト部２１５Ａのみを形成し（すなわちこれら構造を規定する保持部分４１５はエッチング工程中に除去される）、低解像度の特徴部分は、図２（Ｂ）のところで説明したジェット印刷動作を追加で用いて形成できる。
【００２２】
図３および図４（Ｃ）を参照して、サブトラクティブ法ジェット印刷技術を用いて保持領域４１５を処理し、希望の低解像度の特徴部分を形成する（ブロック１２０Ａ）。本実施形態では、ジェット印刷技術は、プリントヘッド２５０（上記に記載）を用いて、印刷溶液（レジスト）２５５Ａ１を基板２０１Ａの保持領域４１５の選択部分４１６上に噴射して、レジスト層４６０を、前部４１７が露出する（すなわちレジスト層４６０で被覆されない）ように形成する。その後、露出した前部４１７を公知の技術を用いてエッチングし、図４（Ｄ）に示すように選択部分４１６から低解像度の構造２２０Ａを形成する。レジスト層４６０の一部は高解像度の特徴部分およびコンタクト部２１５Ａ上にも形成されるため、第２のエッチング工程中にこれら構造が除去されるのを防止する。
【００２３】
図３を再度参照して、本発明の他の態様によれば、高解像度および低解像度の特徴部分を形成した後、（必要に応じて）スティッチング（補修）工程を実施し、形成時にスタンプまたはジェット印刷マスクの少なくともいずれかの誤整列等のために分離された可能性のある高解像度の特徴部分２１０Ａと低解像度の特徴部分２２０Ａとを接続する（ブロック３３０）。高解像度の特徴部分と低解像度の特徴部分との間のこのような隙間（ギャップ）は、ＩＣ構造の重要な領域で発生した場合は、誤動作または装置の機能不全の少なくともいずれかを生じうる。ブロック３３０に従って行われるスティッチング工程によって処理の欠陥を補修するメカニズムを設けることにより、製造歩留まりの向上を可能にする。スティッチング工程は、例えばプリントヘッド２５０を用いて、輸送溶媒（ｔｒａｎｓｐｏｒｔ  ｓｏｌｖｅｎｔ）に懸濁させた導電材料（導電性のナノ粒子等）を含む印刷溶液２５５Ａ２を、高解像度の構造と低解像度の構造とを分離しているギャップ中に噴射して、導電ブリッジ構造を形成する。プリントヘッド２５０と基板２０１Ａとの位置決めおよび較正は、本明細書にその全体を引用して援用する、本発明と同一所有者かつ同時継続中の特許文献（特許文献５（発明の名称「マルチイジェクタプリントヘッドを用いて均一な電子材料を印刷する方法（”Ｍｅｔｈｏｄ  ｆｏｒ  ｔｈｅ  Ｐｒｉｎｔｉｎｇ  ｏｆ  Ｈｏｍｏｇｅｎｅｏｕｓ  Ｅｌｅｃｔｒｏｎｉｃ  Ｍａｔｅｒｉａｌ  ｗｉｔｈ  ａ  Ｍｕｌｔｉ−Ｅｊｅｃｔｏｒ  Ｐｒｉｎｔ  Ｈｅａｄ”）（代理人ドケット番号Ｎｏ．ＸＣＰ−０３０）参照）に記載されている。このようにジェット印刷は、低解像度の特徴部分を形成し、かつ高解像度の特徴部分と低解像度の特徴部分との間の不要なギャップの補修に利用できるので、大面積の電子装置製造に特に有用である。
【００２４】
多くの場合、高解像度の特徴部分の形成に利用されるスタンプパターンはデバイス基板よりもかなり小さく、基板全面をパターニングするにはスタンピング動作を複数回実行する。このような複数回のスタンピング動作は、１つのスタンプを使用するか（例えばＴＦＴのソースおよびドレイン構造等の重要な構造を複製する場合）、または高解像度の異なる特徴部分をパターニングするように構成された複数のスタンプを使用してもよい。比較的小型のスタンプとは反対に、ジェット印刷されるマスクは印刷ソフトウェアで現像される。マスクのサイズの物理的な制約はプリンタシステムのサイズだけなので、原理上、マスクは装置基板全面をパターニング可能な任意の大型のマスクにできる。いずれの場合も、高解像度および低解像度の特徴部分の配置を調整する信頼できるメカニズムを設けて、開路状況を回避することが重要である。
【００２５】
図５（Ａ）〜図５（Ｃ）は、高解像度および低解像度処理技術を調整して大面積電子装置を信頼性をもって製造できるようにする、アライメント（位置合わせ）マークの使用例を簡略化した図を示す。
【００２６】
図５（Ａ）は、スタンプ４３０Ｂの底面（図面左側）と、スタンプ４３０Ｂをソフトリソグラフィ工程中に適用するデバイス基板２０１Ｂの上面の一部（図面右側）とを示す。図５（Ａ）の左側を参照すると、上述のように形成したスタンプ４３０Ｂは、周辺の隆起領域４３４Ｂで囲まれた空洞領域４３２Ｂの内側に位置する高解像度の隆起構造４３５Ｂを含む。高解像度の隆起構造４３５ＢはＴＦＴのソースおよびドレイン電極として形成され、これら電極構造は周辺の隆起領域４３４Ｂに接続される。空洞領域４３２Ｂ中には１つ以上の隆起したアライメントマーク構造４３８Ｂも含まれ、これを以下に説明するような態様で使用して、基板２０１Ｂ上にアライメントマークを形成する。図５（Ａ）の右側を参照すると、基板２０１Ｂは、誘電または絶縁層（図示せず）の下に位置するゲート構造２０５Ｂ（点線部分）を含み、誘電層の上には金属層４１０Ｂを形成する。金属層４１０Ｂはすでにスタンプ４３０Ｂによってスタンプされ、かつ上述のようにエッチングされて、高解像度のソース／ドレイン構造２１０Ｂ、コンタクト部２１５Ｂ、アライメントマーク２１８Ｂ、および開領域（すなわち金属層４１０Ｂ中の穴）２１２Ｂが形成されている。一実施形態では、ソース／ドレイン構造２１０Ｂは、幅２μｍ、開（白）部分の面積が（例えば）５０μｍ×５０μｍである。後ほど詳述する本発明に関連した利点を説明するため、スタンプ４３０Ｂは最適位置からわずかにずれて（すなわち斜めになって）いるとする。
【００２７】
図５（Ｂ）は、ジェット印刷したエッチマスク４５０Ｂの一部（図面左側）と、マスク４５０Ｂを用いてレジスト層をパターニングして、金属層４１０Ｂ上にレジストパターン（構造）４６５Ｂを形成した装置基板２０１Ｂ（図面右側）とを示す。図５（Ｂ）の左側を参照して、上述のように形成した印刷マスク４５０Ｂは、印刷したレジスト領域４５５Ｂと、未被覆領域４５７Ｂとを含む。上述と同様、パターンを基板上に位置合わせさせ、ジェット噴射によってレジスト特徴部分４６５Ｂを形成する。
【００２８】
本発明の他の態様に従えば、マスク４５０Ｂの位置決めに用いる制御システムによって、アライメントマーク２１８Ｂの位置に基づいて、レジストパターン４６５Ｂがソース／ドレイン構造２１０Ｂと低解像度の相互接続構造を設けるのに必要な金属層２１０Ｂの一部とを覆うように、レジストパターン４６５Ｂの最適位置を求める。上記の実施形態と同じく、金属層４１０Ｂの残りの露出部分４１７Ｂは除去（エッチング）する。
【００２９】
図５（Ｃ）は、マスクパターンを基板中にエッチングした後に得られる構造を示す。ソース電極２１０Ｂ１とドレイン電極２１０Ｂ２とによって形成されるソース／ゲート構造はゲート構造２０５Ｂ上に位置するが、誘電層（図示せず）によって分離されている。その後、半導体材料を堆積させてソースコンタクトとドレインコンタクトとを接続し、これによりゲート構造２０５Ｂに印加される電圧に応じてソース電極２１０Ｂ１からドレイン電極２１０Ｂ２へと電流が流れるようにする。また、ソース電極２１０Ｂ１はコンタクト部２１５Ｂ１を介して（カラム用の）相互接続構造２２０Ｂ１に接続され、ドレイン電極２１０Ｂ２はコンタクト部２１５Ｂ２を介して（ロウ用の）相互接続構造２２０Ｂ２に接続されて、例えば（カラム用の）相互接続構造２２０Ｂ１から（ロウ用の）相互接続構造２２０Ｂ２へ電流が流れるようにする。こうして、スタンプ４３０Ｂ（図５（Ａ））の高解像度パターンが、ジェット印刷したエッチマスク４５０Ｂ（図５（Ｂ））によって形成される低解像度の相互接続線に接続され、エッチマスク４５０Ｂはアライメントマーク４３８Ｂの測定位置を用いて位置決めされる。ゲート金属構造２０５Ｂが大きくても、ソース／ドレイン領域の寸法が小さいため寄生容量は低くなっている。例えば、高解像度スタンプ４３０Ｂの線幅およびギャップが２μｍならば、Ｗ／Ｌ比１０のＴＦＴは、約８０μｍ２のコンタクト領域をゲート構造２０５Ｂ上にもつ。これに対して、もしソース電極およびドレイン電極を低解像度の処理ツール（ジェット印刷等）を用いて形成すると、チャネルは長さ約４０μｍ、オーバラップ（Ｄ）約１０μｍとなり、これに対応して約８０００μｍ２の領域が形成されるため、本発明によって得られる改善度は１００となる。ジェット印刷した特徴部分が長さ２０μｍでオーバラップ５μｍの場合でも、１桁以上の容量の改善度が得られる。
【００３０】
高解像度の特徴部分の形成時に作成されるアライメントマークは、先に形成した高解像度の特徴部分に対して低解像度の特徴部分の位置決めをする信頼性のあるメカニズムを与えることに加えて、（上述した）意図しないギャップの補修に用いるスティッチング工程、または希望のＴＦＴアレイの別形成された部分との接続に用いる予定されたスティッチング工程時に、プリントヘッドを自動的に制御（配置）するためにも使用される。
【００３１】
図６（Ａ）および図６（Ｂ）は、上述したスティッチング工程を用いて、ピクセルアレイの別途形成した特徴部分に接続（「スティッチ（縫合）」）する例を示す。図６（Ａ）は、共有ゲート構造２０５Ｃ１〜２０５Ｃ４上に形成されるＴＦＴ群６１０を含むピクセルアレイ６００を示す。各ＴＦＴ６１０は、対応するゲート構造上にソフトリソグラフィによって上述した態様で形成した高解像度のソース端子および高解像度のドレイン端子を含み、これらソースおよびドレイン端子に、上述したジェット印刷したマスク技術によって低解像度のカラムおよびロウのコンダクタが接続される。例えば、ＴＦＴ６１０−１１のソースはカラムコンダクタセグメント２２０Ｃ１０に接続され、ＴＦＴ６１０−１１のドレインはロウコンダクタセグメント２２０Ｃ１１に接続される。同様に、ＴＦＴ６１０−１２のソースはカラムコンダクタセグメント２２０Ｃ１０に接続され、ＴＦＴ６１０−１２のドレインはロウコンダクタセグメント２２０Ｃ１２に接続される。同様に、ＴＦＴ６１０−２１およびＴＦＴ６１０−２２のソースはカラムコンダクタセグメント２２０Ｃ２０に接続され、ＴＦＴ６１０−２１のドレインはロウコンダクタセグメント２２０Ｃ２１に、かつＴＦＴ６１０−２２のドレインはロウコンダクタセグメント２２０Ｃ２２に接続される。
【００３２】
本例では、低解像度の相互接続構造の形成に用いるジェット印刷したマスク（図示せず）は、ピクセルアレイ６００が形成される基板より小さいものとし、従ってアレイ全体をカバーするために何回かのステップで再配置かつ使用しなければならない。例えば、ＴＦＴ６１０−１１および６１０−１２の形成に用いるスタンプおよびマスク動作は、ＴＦＴ６１０−２１および６１０−２２（カラムコンダクタセグメント２２０Ｃ２０と、ロウコンダクタセグメント２００Ｃ２１および２２０Ｃ２２とにそれぞれ接続される）で用いるスタンプおよびマスク動作とは異なる時間に実行される。従って、連続して行われる低解像度工程間の位置合わせの誤差により、カラムコンダクタセグメント２２０Ｃ１０と２２０Ｃ２０間にギャップＧが生じる場合がある。本実施形態では、ジェット印刷したマスクは、アライメントマーク（図示せず）を上述した態様で使用して、スタンプした関連のソース／ドレイン構造に対して位置決めするので、これによって生じる位置合わせの誤差により、隣接するカラムコンダクタセグメント間にギャップＧが形成されている。このようなギャップは、高解像度のソース／ドレイン特徴部分とともに印刷されたアライメントマークの記録位置に基づいて、かつ低解像度の相互接続構造形成時のジェット印刷したエッチマスクの公知の位置に基づいて、工程制御システムによって検知され、ジェット印刷システムは導電性の印刷溶液２５５ＣをギャップＧ中に噴射して導電ブリッジ構造６２０を形成し、これにより関連カラムコンダクタセグメント（例えばカラムセグメント２２０Ｃ１と２２０Ｃ２）間を接続するように制御される。
【００３３】
さらに他の実施形態では、ＴＦＴアレイの隣接する部分間に意図的にギャップが形成され、低解像度のエッチングステップ後にこのギャップを塞ぐように、製造工程の一部にスティッチング工程が含まれる。例えば、ｎ×ｎ個のピクセルを含むスタンプを用いてピクセル部分を形成する。このスタンプを基板上でラスター状に動作させて、ピクセルがスタンプされたｐ×ｍアレイを形成する。その後、スタンプされたピクセルを処理して相互接続線を形成するか、またはスタンプされた各ピクセルアレイを、印刷された「スティッチ」相互接続を用いて相互接続する。このアプローチにより、ピクセル間を相互接続する「スティッチ」点の数量を減じ、またアレイ中のピクセルの寸法を小さくできる。
【００３４】
図７は、ポリマー半導体の製造、またはアモルファスシリコンＴＦＴの製造にも適当と考えられるボトムゲートＴＦＴアレイの製造方法を示すフロー図である。上述したように、本発明は、大面積電子装置用のＴＦＴアレイを作成する非常に順応性のある（寛容な）方法の提供に用いることができる。
【００３５】
図７の上部分を参照すると、製造方法はまず、ジェット印刷した低解像度のエッチマスクを用いて、基板上にゲート構造および任意で第１のアライメントマークを形成するステップ（ブロック７１０）と、ゲート構造上に誘電層を形成するステップ（ブロック７２０）と、その後、誘電層上にソース／ドレイン金属層を堆積させるステップ（ブロック７３０）とを含む。一実施形態では、ゲート構造および関連のアライメントマークは、先に低解像度の相互接続構造の形成のところで説明したのと同じ態様で、ジェット印刷したエッチマスクを用いてパターニングされるゲート（第１）金属層から形成される。第１のアライメントマークはゲート構造とともにパターニングされ、ゲート金属のエッチング工程後にゲート構造から電気的に分離される。第１のアライメントマークの位置を検知・記憶して、後に（例えばソース／ドレイン電極形成のためスタンプを配置する際に）使用する。ゲート金属エッチング工程が完了すると、ゲート構造およびアライメントマーク上に誘電体を堆積させ、その後、誘電層上にソース／ドレイン金属層を形成する。
【００３６】
続いて、上述した態様で、高解像度のソース／ドレイン電極と低解像度の相互接続構造とを形成する。まず、ソース／ドレイン金属層をスタンプして処理し、高解像度のソース／ドレイン電極を形成する（ブロック１１０Ｃ）。第１のアライメントマークを用いて、ソース／ドレイン電極が関連のゲート構造上に形成されるようスタンプを位置決めする。次に、ソース／ドレイン金属層の保持部分を、ジェット印刷したエッチマスクを用いて上述した態様でパターニングし、関連の相互接続構造を形成する（ブロック１２０Ｃ）。低解像度工程は、ゲート金属およびスタンプしたソース−ドレイン金属のいずれかまたは両方のアライメントマークのセットを用いて、スタンピング工程中の位置合わせの誤差を補正できる。２セットのアライメントマークの位置をカメラ等によって測定して２つの層の正確な位置を計算することにより、位置合わせの誤差を縮小できる（この機能を自動的に実行するためにソフトウェアルーチンを用いてもよい）。印刷したエッチマスクはスタンプの微細特徴部分をカバーし、ＴＦＴを残りの回路部分に接続する低解像度パターンを与える。その後、トランジスタ動作ができるように各ソース／ドレイン電極対上に半導体構造を形成し（ブロック７４０）、その後、上述した方法に従って位置合わせの誤差によるギャップをスティッチする（ブロック７５０）。
【００３７】
図８（Ａ）〜図８（Ｄ）は、図７に示す方法の一実施形態に従って形成したＴＦＴアレイの上面の一部を簡略化した図である。
【００３８】
図８（Ａ）は、ゲート金属がパターニングされ（薄い影の部分）、誘電体が堆積され、高解像度パターンがソース−ドレイン（Ｓ／Ｄ）金属中に印刷された装置構造を示す。濃い影の部分はソース／ドレイン金属が除去された部分を示す。各ピクセル中の異なる箇所に高解像度のソース／ドレイン電極構造が形成されており、これはスタンピングによるランダムなエラーを示す。
【００３９】
図８（Ｂ）に示す複数の円は、低解像度のエッチング工程中にソース／ドレイン金属層の残りの不用部分の除去に用いるエッチマスク作成のためにジェットプリンタから噴射される個々の液滴を表す。このエッチマスクは、スタンプパターンの位置誤差に対処するように設計されるが、スタンプされたＴＦＴに大幅な位置誤差がある場合でもピクセルが正しい寸法になるように、ボトム金属に整列している。
【００４０】
図８（Ｃ）は、高解像度処理段階および低解像度処理段階後のソース／ドレイン金属層の最終パターンを示す。
【００４１】
図８（Ｄ）は、ソースおよびドレイン電極上にポリマー半導体８１０（楕円形の領域）が印刷された後のＴＦＴを示す。ポリマー印刷された領域は、位置決めの誤差を考慮してＴＦＴ電極を十分にカバーできる広さをもつため、非常に寛容なＴＦＴ製造方法が得られる。
【００４２】
図９（Ａ）および図９（Ｂ）は、電子回路の各種要件および予想されるスタンプ配置の不安定さに応じて、図８（Ｄ）に示す実施形態よりも有利と考えられる高解像度ＴＦＴ用の他の設計を示す。
【００４３】
スタンプと第１の金属層との位置合わせ誤差に対する寛容度をさらに改善するため、高解像度工程中に冗長な特徴部分をスタンプしておき、もっとも良好に位置合わせされた特徴部分を第２のマスキングステップを用いて選択して、残りの特徴部分を除去するようにできる。例えばマスクは、図１０（Ａ）および図１０（Ｂ）に示すように、異なる位置にソース−ドレインコンタクト構造の複製を含みうる。図１０（Ａ）は、主として水平方向および回転方向の位置合わせ誤差を補正する冗長な特徴部パターンを示し、図１０（Ｂ）は、主として垂直方向の位置合わせ誤差を補正する冗長な特徴部パターンを示す。スタンピング工程後、２つの層のアライメントマークを検査して、自動的に最適なデバイス位置を選択できる。従って、第２のマスキングステップは、選択されたデバイスを（自動的に）維持し、かつ最適でない冗長パターンを削除するように設計される。パターンは、印刷工程における公知の種類および大きさの位置合わせ誤差を最適化するように設計できる。
【００４４】
図１１は、ほぼ同一の複数の冗長な特徴部が、基板上のゲート構造（影をつけた部分）の近傍に印刷される他の冗長パターンを示す。ジェット印刷によってパターニングされたゲート構造の幅をＧとすると、高解像度のスタンプの線幅および解像度はＧよりも大幅に小さいことがわかる。高解像度のスタンプでパターニングされたＴＦＴのチャネル長はＬである。高解像度のスタンプとゲート線との間の角度のばらつきを簡単にほとんどなくす（スプロケット付きのローラの使用等によって）ことができるとすると、ＴＦＴ間のＧ−Ｌのスペーシング中に、常に少なくとも１つのＴＦＴがゲート線上にくるようにできる。
【００４５】
図１２（Ａ）〜図１２（Ｃ）は、カラム中に冗長なデバイスを製造するように設計された他の高解像度のスタンプパターンを示す。図１２（Ａ）は、かかる冗長デバイスのアレイを示し、これは上述したような態様でゲート線（図示せず）上に延在しうる。図１２（Ｂ）に示すように、後続の低解像度マスキングステップ（影をつけた部分で示す）では、ピクセルパッドにおけるオーバラップ容量を最低限に抑えるため、１つまたは複数の適当または最適な冗長構造が選択される。図１２（Ｃ）に示すように、選択された特徴部分をマスキングした後、マスク（選択）されていなかった特徴部分、およびソース／ドレイン金属層の他の露出部分をエッチングすることによって、ＴＦＴが完成する。
【００４６】
また高解像度スタンプの冗長性によって、ピクセルパッドのバイアホール用の一般的なマスキング層の製造が可能となる。バイアは、ＴＦＴ面より上方の金属コンタクト層に接続する。バイアホールをゲート線の両側に配置できるという考え方により、どのトランジスタのコンタクトがピクセルコンタクトとして選択されても、２つのうち一方のバイアホールがトランジスタに接触する。このバイア層はトランジスタの選択に用いられるマスキング層に整列するだけで、高解像度パターンからどのドランジスタおよびコンタクトが選択されたかとは関係ない。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態に従う一般的な集積回路製造方法を示すフロー図である。
【図２（Ａ）】図１の方法に従って製造される構造を単純化した斜視図である。
【図２（Ｂ）】図１の方法に従って製造される構造を単純化した斜視図である。
【図３】本発明の他の実施形態に従う集積回路製造方法を簡略化したフロー図である。
【図４（Ａ）】図３の方法に従って製造される構造を簡略化した斜視図である。
【図４（Ｂ）】図３の方法に従って製造される構造を簡略化した斜視図である。
【図４（Ｃ）】図３の方法に従って製造される構造を簡略化した斜視図である。
【図４（Ｄ）】図３の方法に従って製造される構造を簡略化した斜視図である。
【図５（Ａ）】本発明の他の実施形態に従ってアライメントマークを用いて集積回路を製造する方法を示す平面図である。
【図５（Ｂ）】本発明の他の実施形態に従ってアライメントマークを用いて集積回路を製造する方法を示す平面図である。
【図５（Ｃ）】本発明の他の実施形態に従ってアライメントマークを用いて集積回路を製造する方法を示す平面図である。
【図６（Ａ）】本発明の他の実施形態に従ってジェット印刷によるスティッチングを用いて集積回路を製造する方法を示す平面図である。
【図６（Ｂ）】本発明の他の実施形態に従ってジェット印刷によるスティッチングを用いて集積回路を製造する方法を示す平面図である。
【図７】本発明の他の実施形態に従ってボトムゲートＴＦＴを製造する方法を簡略化したフロー図である。
【図８（Ａ）】図７の方法から選択した製造段階の例を示す平面図である。
【図８（Ｂ）】図７の方法から選択した製造段階の例を示す平面図である。
【図８（Ｃ）】図７の方法から選択した製造段階の例を示す平面図である。
【図８（Ｄ）】図７の方法から選択した製造段階の例を示す平面図である。
【図９（Ａ）】図７の方法を用いて製造される他のＴＦＴ構造を示す平面図である。
【図９（Ｂ）】図７の方法を用いて製造される他のＴＦＴ構造を示す平面図である。
【図１０（Ａ）】本発明の他の実施形態に従う冗長な高解像度構造を含むスタンプパターンを示す平面図である。
【図１０（Ｂ）】本発明の他の実施形態に従う冗長な高解像度構造を含むスタンプパターンを示す平面図である。
【図１１】本発明の他の実施形態に従うゲート構造上に形成された冗長な高解像度構造を示す平面図である。
【図１２（Ａ）】本発明のさらに他の実施形態に従う冗長なソース／ドレイン構造を実装する製造工程を示す平面図である。
【図１２（Ｂ）】本発明のさらに他の実施形態に従う冗長なソース／ドレイン構造を実装する製造工程を示す平面図である。
【図１２（Ｃ）】本発明のさらに他の実施形態に従う冗長なソース／ドレイン構造を実装する製造工程を示す平面図である。
【図１３】従来のＴＦＴ構造を上からみた平面図である。
【符号の説明】
【００４８】
２０１  基板、２１０  高解像度構造、２１５  相互接続構造、２２０  相互接続構造。
【図１】
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【図２（Ａ）】
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【図２（Ｂ）】
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【図３】
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【図４（Ａ）】
2006179899.tif 000007
【図４（Ｂ）】
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【図４（Ｃ）】
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【図４（Ｄ）】
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【図５（Ａ）】
2006179899.tif 000011
【図５（Ｂ）】
2006179899.tif 000012
【図５（Ｃ）】
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【図６（Ａ）】
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【図６（Ｂ）】
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【図７】
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【図８（Ａ）】
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【図８（Ｂ）】
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【図８（Ｃ）】
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【図８（Ｄ）】
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【図９（Ａ）】
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【図９（Ｂ）】
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【図１０（Ａ）】
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【図１０（Ｂ）】
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【図１１】
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【図１２（Ａ）】
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【図１２（Ｂ）】
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【図１２（Ｃ）】
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【図１３】
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