(57)【要約】【課題】  高誘電率絶縁膜を用いて、閾値電圧の変動を低減することのできる半導体装置およびその製造方法を提供する。【解決手段】  半導体基板５の上に形成されたゲート絶縁膜９は、高誘電率絶縁膜を含む絶縁膜である。ＭＯＳＦＥＴのうちで、ゲート長およびゲート絶縁膜が同一であるものは、チャネル幅がＷである単一のチャネルまたはチャネル幅がＷであるチャネルを複数並列した構造を有する。また、チャネル幅の異なるＭＯＳＦＥＴの素子分離領域６の端部における曲率が異なる。この場合、素子分離領域６の表面は実質的に同一面をなし、且つ、素子分離領域６の表面から底面までの深さが異なっていることが好ましい。【選択図】      図５
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【特許請求の範囲】
【請求項１】
半導体基板の上に配置された複数のＭＯＳＦＥＴを備える半導体装置において、
前記ＭＯＳＦＥＴのゲート絶縁膜は高誘電率絶縁膜を含む絶縁膜であり、
前記ＭＯＳＦＥＴのうちで、ゲート長およびゲート絶縁膜が同一であるものは、チャネル幅がＷである単一のチャネルまたはチャネル幅がＷであるチャネルを複数並列した構造を有し、
チャネル幅の異なる前記ＭＯＳＦＥＴの素子分離領域端部における曲率が異なっていることを特徴とする半導体装置。
【請求項２】
チャネル幅の異なる前記ＭＯＳＦＥＴにおいて、前記素子分離領域の表面が実質的に同一面をなし、且つ、前記素子分離領域の表面から底面までの深さが異なっている請求項１に記載の半導体装置。
【請求項３】
前記深さの差が２０ｎｍ〜３０ｎｍの範囲内である請求項２に記載の半導体装置。
【請求項４】
半導体基板の上に配置された複数のＭＯＳＦＥＴを備える半導体装置において、
前記ＭＯＳＦＥＴのゲート絶縁膜は高誘電率絶縁膜を含む絶縁膜であり、
前記ＭＯＳＦＥＴのうちで、ゲート長およびゲート絶縁膜が同一であるものは、チャネル幅がＷである単一のチャネルまたはチャネル幅がＷであるチャネルを複数並列した構造を有し、
チャネル幅の異なる前記ＭＯＳＦＥＴについて、前記素子分離領域の底面が実質的に同一面をなし、且つ、素子分離領域の表面から底面までの深さが異なっていることを特徴とする半導体装置。
【請求項５】
前記ＭＯＳＦＥＴは、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴの少なくとも一方である請求項１〜４に記載の半導体装置。
【請求項６】
ゲート絶縁膜として高誘電率絶縁膜を有する半導体装置の製造方法であって、
素子分離領域となる半導体基板の所定領域に溝部を形成する工程と、
第１の酸化反応によって前記溝部の内面に第１の酸化膜を形成する工程と、
チャネル幅の異なる領域にある前記溝部について、前記第１の酸化膜を選択的に除去する工程と、
第２の酸化反応によって前記溝部の内面に第２の酸化膜を形成する工程と、
前記溝部を埋め込むようにして絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の酸化膜を選択的に除去する工程に続いて、前記半導体基板を所定の深さまでエッチングする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記所定の深さは２０ｎｍ〜３０ｎｍの範囲内である請求項７に記載の半導体装置の製造方法。
【請求項９】
ゲート絶縁膜として高誘電率絶縁膜を有する半導体装置の製造方法であって、
素子分離領域となる半導体基板の所定領域に溝部を形成する工程と、
酸化反応によって前記溝部の内面に酸化膜を形成する工程と、
前記溝部に絶縁膜を埋め込む工程と、
チャネル幅の異なる領域にある前記絶縁膜を所定膜厚まで選択的にエッチングする工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より詳しくは、高誘電率絶縁膜を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置における高集積化が大きく進展しており、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置ではトランジスタ等の素子の微細化、高性能化が図られている。特に、ＭＯＳ構造を構成する要素の一つであるゲート絶縁膜に関しては、上記トランジスタの微細化、高速動作および低電圧化に対応すべく薄膜化が急速に進んでいる。
【０００３】
ゲート絶縁膜を構成する材料としては、従来よりシリコン酸化膜（ＳｉＯ２膜）やシリコン酸窒化膜（ＳｉＯＮ膜）などが用いられてきた。しかしながら、これらの材料を用いた場合には、薄膜化に伴うリーク電流の増大によって消費電力が増加するという問題があった。
【０００４】
一方、サブ０．１μｍ世代のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）では、ゲート絶縁膜に対して、シリコン酸化膜換算膜厚で１．５ｎｍ以下の性能が必要とされる。しかし、シリコン酸化膜やシリコン酸窒化膜をゲート絶縁膜として用いる従来の構造では、膜厚が１．５ｎｍ以下になると、キャパシタに流れるリーク電流が増加してしまう。このため、高速動作の実現は可能となるものの、その一方で低消費電力化を図ることが困難になるという問題があった。
【０００５】
こうした問題に対しては、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）または亜鉛（Ｚｎ）といった金属の酸化物、窒化物または珪化物などからなる比誘電率の高い材料をゲート絶縁膜として用いることが提案されている。一般に、比誘電率が高くなると電荷蓄積量が多くなる。したがって、ゲート容量が同じである場合には、高誘電率絶縁膜を用いることにより、シリコン酸化膜よりも物理的膜厚を厚くすることが可能になる。すなわち、高誘電率絶縁膜をゲート絶縁膜として用いることによって、キャパシタのリーク電流が増加するのを抑制することができる。
【０００６】
一方、従来より、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が様々なチャネル幅を有する場合に、これらのＭＯＳＦＥＴによって構成される集積回路内では、閾値電圧の相違から各信号回路において生成される信号のタイミングが一致せず、回路動作に支障を来たすという問題があった。
【０００７】
この問題に対しては、全てのＭＯＳＦＥＴを実質的に１つの同じチャネル幅で形成することによって、閾値電圧を同じにする方法が提案されている（例えば、特許文献１参照。）。
【０００８】
【特許文献１】特開２００１−１８５７２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、高誘電率絶縁膜をゲート絶縁膜として用いた場合には、基板と絶縁膜または絶縁膜とゲート電極との界面に生じる固定電荷や界面準位の影響によって、閾値電圧にさらに変動が生じるという問題があった。
【００１０】
例えば、ハフニウムを含む高誘電率絶縁膜を用いた場合には、ＰＭＯＳＦＥＴ（Ｐ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の閾値電圧が上昇する。一方、アルミニウムを含む高誘電率絶縁膜を用いた場合には、ＮＭＯＳＦＥＴ（Ｎ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の閾値電圧が上昇する。
【００１１】
閾値電圧の上昇が不純物の濃度で制御できる範囲を超えると、ＭＯＳＦＥＴの駆動能力が低下するようになる。そのため、従来のシリコン酸化膜やシリコン酸窒化膜を用いた場合に比較して、ゲートリーク電流を低減することはできるものの、オン電流が低下して高速化および低消費電力化を達成できないという不具合が生じる。こうした問題は、上記従来の方法によっても十分に解決することは困難である。
【００１２】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、高誘電率絶縁膜を用いて、閾値電圧の変動を低減することのできる半導体装置およびその製造方法を提供することにある。
【００１３】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１４】
本願第１の発明は、半導体基板の上に配置された複数のＭＯＳＦＥＴを備える半導体装置において、ＭＯＳＦＥＴのゲート絶縁膜は高誘電率絶縁膜を含む絶縁膜であり、ＭＯＳＦＥＴのうちで、ゲート長およびゲート絶縁膜が同一であるものは、チャネル幅がＷである単一のチャネルまたはチャネル幅がＷであるチャネルを複数並列した構造を有し、チャネル幅の異なるＭＯＳＦＥＴの素子分離領域端部における曲率が異なっていることを特徴とする半導体装置に関する。
【００１５】
また、本願第２の発明は、半導体基板の上に配置された複数のＭＯＳＦＥＴを備える半導体装置において、ＭＯＳＦＥＴのゲート絶縁膜は高誘電率絶縁膜を含む絶縁膜であり、ＭＯＳＦＥＴのうちで、ゲート長およびゲート絶縁膜が同一であるものは、チャネル幅がＷである単一のチャネルまたはチャネル幅がＷであるチャネルを複数並列した構造を有し、チャネル幅の異なるＭＯＳＦＥＴについて、素子分離領域の底面が実質的に同一面をなし、且つ、素子分離領域の表面から底面までの深さが異なっていることを特徴とする半導体装置に関する。
【００１６】
また、本願第３の発明は、ゲート絶縁膜として高誘電率絶縁膜を有する半導体装置の製造方法であって、素子分離領域となる半導体基板の所定領域に溝部を形成する工程と、第１の酸化反応によって溝部の内面に第１の酸化膜を形成する工程と、チャネル幅の異なる領域にある溝部について、第１の酸化膜を選択的に除去する工程と、第２の酸化反応によって溝部の内面に第２の酸化膜を形成する工程と、溝部を埋め込むようにして絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法に関する。
【００１７】
さらに、本願第４の発明は、ゲート絶縁膜として高誘電率絶縁膜を有する半導体装置の製造方法であって、素子分離領域となる半導体基板の所定領域に溝部を形成する工程と、酸化反応によって溝部の内面に酸化膜を形成する工程と、溝部に絶縁膜を埋め込む工程と、チャネル幅の異なる領域にある絶縁膜を所定膜厚まで選択的にエッチングする工程とを有することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００１８】
本願第１の発明によれば、閾値電圧が適正値となるので、高誘電率絶縁膜を用いた場合であってもオン電流の低下を抑制することができる。また、チャネル幅と曲率とを組み合わせて最適化することによって、閾値電圧を広い範囲で制御することが可能となる。
【００１９】
また、本願第２の発明によれば、閾値電圧が適正値となるので、高誘電率絶縁膜を用いた場合であってもオン電流の低下を抑制することができる。また、チャネル幅と素子分離領域の表面から底面までの深さとを組み合わせて最適化することによって、閾値電圧を広い範囲で制御することが可能となる。
【００２０】
また、本願第３の発明によれば、高誘電率絶縁膜を用いて、閾値電圧の変動を低減することのできる半導体装置を製造することができる。
【００２１】
さらに、本願第４の発明によれば、高誘電率絶縁膜を用いて、閾値電圧の変動を低減することのできる半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２２】
実施の形態１．
図１は、本実施の形態における半導体装置の平面図である。図に示すように、ＰＭＯＳＦＥＴの活性領域１とＮＭＯＳＦＥＴの活性領域２の上には、ゲート電極３が設けられている。また、各ＭＯＳＦＥＴは、コンタクト４を介して配線層（図示せず）に接続する。
【００２３】
図２（ａ）は、ＮＭＯＳＦＥＴのチャネル幅と閾値電圧との関係を示す図である。また、図２（ｂ）は、ＰＭＯＳＦＥＴのチャネル幅と閾値電圧との関係を示す図である。本実施の形態においては、所望の閾値電圧に対応するチャネル幅を求め、この値からＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴそれぞれのチャネル幅ＷｎおよびＷｐを決定することを第１の特徴としている。
【００２４】
本実施の形態においては、ＮＭＯＳＦＥＴが、チャネル幅がＷｎである単一のチャネルまたはこのチャネルを複数並列した構造を有することを特徴とする。同様に、ＰＭＯＳＦＥＴについても、チャネル幅がＷｐである単一のチャネルまたはこのチャネルを複数並列した構造を有することを特徴とする。図１は、このようなＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴがそれぞれ１つずつある例である。また、図３は、チャネル幅Ｗｎを有するＮＭＯＳＦＥＴが並列して２つあり、チャネル幅Ｗｐを有するＰＭＯＳＦＥＴが並列して３つある例である。さらに、本実施の形態においては、このようなＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのいずれか一方があればよい。例えば、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの内で、より閾値電圧の制御が困難な方にのみ本発明を適用することができる。
【００２５】
但し、チャネル幅がＷｎである単一のチャネルまたはこのチャネルを複数並列した構造を有するＮＭＯＳＦＥＴは、同一のゲート長およびゲート絶縁膜であるとする。同様に、チャネル幅がＷｐである単一のチャネルまたはこのチャネルを複数並列した構造も、同一のゲート長およびゲート絶縁膜であるとする。
【００２６】
チャネル幅ＷｎまたはＷｐを有するトランジスタをどのように配列するかは、次のようにして決定することができる。一般に、半導体装置では、動作電圧および動作性能に応じて、ゲート絶縁膜の膜厚、ゲート長および基板濃度を変化させ、これにより異なる閾値電圧を有するトランジスタ群を作製する。そこで、同じ閾値電圧を有するトランジスタについて同一となるチャネル幅を決定し、トランジスタのドレイン電流が最適となるように、同一のチャネル幅で並列するトランジスタの個数を決定する。
【００２７】
このようにすることによって閾値電圧が適正値となるので、高誘電率絶縁膜を用いた場合であってもオン電流の低下を抑制することができる。したがって、回路速度を同じとすると、シリコン酸化膜をゲート絶縁膜として用いた場合に比較して、低減されたゲートリーク電流に相当する分の消費電力を抑制することが可能となる（図４）。
【００２８】
図５は、本実施の形態における半導体装置の断面図である。
【００２９】
図５において、半導体基板５には、活性領域を電気的に絶縁分離する素子分離領域６が設けられている。そして、Ｐ型不純物が導入された活性領域はＰウェル７を、Ｎ型不純物が導入された活性領域はＮウェル８をそれぞれ構成している。また、半導体基板５の上には、ゲート絶縁膜９を介してゲート電極１０が設けられている。尚、図５において、１１は層間絶縁膜、１２はコンタクト、１３は配線層である。
【００３０】
本実施の形態において、ゲート絶縁膜９は、高誘電率絶縁膜を含む絶縁膜であるとする。例えば、ゲート絶縁膜は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）または亜鉛（Ｚｎ）といった金属の酸化物、窒化物または珪化物などからなる単層膜であってもよいし、これらの高誘電率絶縁膜とシリコン酸化膜などとの積層膜であってもよい。
【００３１】
ゲート電極１０は、例えば、ポリシリコン膜からなるものとすることができる。この場合、ポリシリコン膜の上に、ニッケルシリサイド膜やコバルトシリサイド膜などの金属シリサイド膜が形成されていてもよい。また、ポリシリコン膜の代わりに金属膜を用いてゲート電極１０を形成してもよい。
【００３２】
本実施の形態においては、異なるチャネル幅を有するＭＯＳＦＥＴについて、素子分離領域端部における曲率が異なることを第２の特徴としている。このことは、異なる閾値電圧を有するＭＯＳＦＥＴについて、素子分離領域における曲率が異なることを特徴とすると言うこともできる。上述したように、本実施の形態は、チャネル幅を所定の閾値電圧から決定することを第１の特徴としているからである。
【００３３】
図５の例では、Ｎウェル８における素子分離領域６の端部の曲率は、Ｐウェル７における素子分離領域６の端部の曲率より小さくなっている。
【００３４】
また、図６は、図５において、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの境界にある素子分離領域６を拡大した断面図である。図６から分かるように、ＰＭＯＳＦＥＴ側にある端部の曲率は、ＮＭＯＳＦＥＴ側にある端部の曲率より小さい。
【００３５】
図７は、曲率を変化させたときのチャネル幅と閾値電圧との関係を示す図である。図から分かるように、曲率が変わることによって、チャネル幅に対する閾値電圧の変化の度合いが変わるようになる。したがって、チャネル幅と曲率とを組み合わせて最適化することによって、閾値電圧を広い範囲で制御することが可能となる。
【００３６】
例えば、ハフニウムを含む高誘電率絶縁膜を用いた場合、ＰＭＯＳＦＥＴの閾値電圧が上昇することが知られているので、ＰＭＯＳＦＥＴにおける素子分離領域端部の曲率を大きくすればよい。一方、アルミニウムを含む高誘電率絶縁膜を用いた場合には、ＮＭＯＳＦＥＴの閾値電圧が上昇することが知られているので、ＮＭＯＳＦＥＴにおける素子分離領域端部の曲率を大きくすればよい。
【００３７】
次に、図８〜図１３を用いて、本実施の形態による半導体装置の製造方法の一例について説明する。尚、これらの図において、同じ符号で示した部分は同じものであることを示している。
【００３８】
まず、シリコン基板２１の上に、シリコン酸化膜２２およびシリコン窒化膜２３をこの順に積層した後、フォトリソグラフィー法を用いて、所定領域以外の部分にあるシリコン酸化膜２２及びシリコン窒化膜２３を除去する（図８）。尚、シリコン基板以外の他の半導体基板を用いてもよく、また、バルクのシリコン基板に限らず、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いてもよい。
【００３９】
次に、シリコン酸化膜２２およびシリコン窒化膜２３からなる積層膜をマスクとしたシリコン基板２１のエッチングによって溝部２４を形成する（図９）。
【００４０】
次に、第１の酸化反応によって溝部２４の内面に第１の酸化膜を形成する。具体的には、高温での熱酸化またはプラズマ酸化によって、溝部２４の内壁にシリコン酸化膜２５を形成する（図１０）。尚、プラズマによるダメージを考慮すると、第１の酸化反応は高温での熱酸化の方が好ましい。
【００４１】
次いで、素子分離領域端部における曲率を小さくしたい領域のシリコン酸化膜２５を除去する。例えば、図１１に示すように、ＮＭＯＳＦＥＴとなる領域をレジスト膜２６で覆い、露出しているＰＭＯＳＦＥＴとなる領域にあるシリコン酸化膜２５をエッチングによって除去する。この際、シリコン酸化膜２５とともに、下地のシリコン基板２１の一部もエッチングされる。これにより、ＰＭＯＳＦＥＴの素子分離領域が深くなるので、半導体装置の耐圧を向上させることができる。この場合、シリコン基板２１について、２０ｎｍ〜３０ｎｍの深さｄでエッチングすることが好ましい（図１１）。
【００４２】
次に、不要となったレジスト膜２６を除去した後、第２の酸化反応によって溝部２４の内面に第２の酸化膜を形成する。具体的には、再び高温での熱酸化またはプラズマ酸化を行い、溝部２４の内壁にシリコン酸化膜２７を形成する（図１２）。尚、図１２においては、ＮＭＯＳＦＥＴの領域にあるシリコン酸化膜２５（図１１）は、二度目の酸化によって形成されたシリコン酸化膜と区別できないので、これらを併せてシリコン酸化膜２７としている。また、プラズマによるダメージを考慮すると、第２の酸化反応も第１の酸化反応と同様に高温での熱酸化の方が好ましい。
【００４３】
図１２に示すように、ＰＭＯＳＦＥＴの領域に形成されたシリコン酸化膜２７は、バーズビークの侵入によって、溝部２４の側壁上端部における曲率が小さくなる。一方、ＮＭＯＳＦＥＴの領域に形成されたシリコン酸化膜２７は、２度目の酸化反応が殆ど進行しないために、溝部２４の側壁部上端部における曲率に変化は見られない。
【００４４】
次に、溝部２４を埋め込むようにして、絶縁膜としてのシリコン酸化膜２８を全面に形成する（図１３）。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法またはドライ若しくはウェットのエッチングを行うことによって、活性領域となる領域の上にあるシリコン酸化膜２８、シリコン窒化膜２３およびシリコン酸化膜２２を除去する。以上の工程によって、図１４に示すように、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで、端部における曲率の異なる素子分離領域２９を形成することができる。尚、素子分離領域２９によって分離された領域が活性領域３０となる。
【００４５】
素子分離領域を形成した後は、ウェル、ゲート絶縁膜、ゲート電極およびソース・ドレイン領域の形成を行った後、コンタクトおよび配線の形成工程を経ることによって、半導体集積回路が完成する。
【００４６】
図１４において、異なるチャネル幅を有するＭＯＳＦＥＴでは、素子分離領域の表面が実質的に同一面をなし、且つ、素子分離領域の表面から底面までの深さが異なっている。本実施の形態においては、この深さの差は２０ｎｍ〜３０ｎｍの範囲内であることが好ましい。尚、図１１において、シリコン基板２１の表面を故意にエッチングしない場合には、図５の構造のようになる。すなわち、図５においては、異なるチャネル幅を有するＭＯＳＦＥＴであっても、素子分離領域の表面および底面は実質的に同一面をなしている。本実施の形態はいずれの構造であってもよいが、上述したように、耐圧性を向上させる観点からは図１４の構造の方が好ましい。
【００４７】
また、本実施の形態は、図１５に示すようなＦｉｎＦＥＴ（Ｆｉｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）構造の半導体装置にも適用可能である。図１５において、３１はシリコン基板、３２は素子分離領域、３３はゲート絶縁膜、３４はゲート電極である。
【００４８】
図１５に示すように、ゲート絶縁膜３３およびゲート電極３４は、活性領域３５を挟み込む構造をとる。そして、素子分離領域３２の端部は活性領域３５の端部に対応している。したがって、異なる閾値電圧を有するＭＯＳＦＥＴについて、活性領域の端部における曲率を変えることによって、本発明の効果を得ることができる。例えば、図１５の例では、活性領域３５の端部における曲率は、ＰＭＯＳＦＥＴの方がＮＭＯＳＦＥＴより小さくなっている。
【００４９】
実施の形態２．
図１６は、本実施の形態による半導体装置の断面図である。尚、本実施の形態においても、所望の閾値電圧に対応するチャネル幅を求め、この値からＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴそれぞれのチャネル幅ＷｎおよびＷｐを決定することを第１の特徴としている。
【００５０】
図１６において、半導体基板４１には、活性領域を電気的に絶縁分離する素子分離領域４２が設けられている。そして、Ｐ型不純物が導入された活性領域はＰウェル４３を、Ｎ型不純物が導入された活性領域はＮウェル４４をそれぞれ構成している。また、半導体基板４１の上には、ゲート絶縁膜４５を介してゲート電極４６が設けられている。尚、図１６において、４７は層間絶縁膜、４８はコンタクト、４９は配線層である。
【００５１】
ゲート絶縁膜４５は、高誘電率絶縁膜を含む絶縁膜であるとする。例えば、ゲート絶縁膜は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）または亜鉛（Ｚｎ）といった金属の酸化物、窒化物または珪化物などからなる単層膜であってもよいし、これらの高誘電率絶縁膜とシリコン酸化膜などとの積層膜であってもよい。
【００５２】
また、ゲート電極４６は、例えばポリシリコン膜からなるものとすることができる。尚、ポリシリコン膜の上に、ニッケルシリサイド膜やコバルトシリサイド膜などの金属シリサイド膜が形成されていてもよい。
【００５３】
本実施の形態においては、異なるチャネル幅を有するＭＯＳＦＥＴについて、素子分離領域の底面が実質的に同一面をなし、且つ、素子分離領域の表面から底面までの深さが異なることを第２の特徴としている。このことは、異なる閾値電圧を有するＭＯＳＦＥＴについて、素子分離領域の底面が実質的に同一面をなし、且つ、素子分離領域の表面から底面までの深さが異なることを特徴とすると言うこともできる。上述したように、本実施の形態は、チャネル幅を所定の閾値電圧から決定することを第１の特徴としているからである。
【００５４】
図１６の例では、Ｐウェル４３における素子分離領域４２の表面から底面までの深さｈ１は、Ｎウェル４４における素子分離領域４２の表面から底面までの深さｈ２より小さくなっている。換言すると、ＮＭＯＳＦＥＴ側にある素子分離領域の表面から底面までの深さｈ１は、ＰＭＯＳＦＥＴ側にある素子分離領域の表面から底面までの深さｈ２より小さい。
【００５５】
図１７は、素子分離領域の表面から底面までの深さを変化させたときのチャネル幅と閾値電圧との関係を示す図である。図から分かるように、素子分離領域の表面から底面までの深さが変わることによって、チャネル幅に対する閾値電圧の変化の度合いが変わるようになる。したがって、チャネル幅と素子分離領域の表面から底面までの深さとを組み合わせて最適化することによって、閾値電圧を広い範囲で制御することが可能となる。
【００５６】
次に、図１８〜図２４を用いて、本実施の形態による半導体装置の製造方法の一例について説明する。尚、これらの図において、同じ符号で示した部分は同じものであることを示している。
【００５７】
まず、シリコン基板５１の上に、シリコン酸化膜５２およびシリコン窒化膜５３をこの順に積層した後、フォトリソグラフィー法を用いて、所定領域以外の部分にあるシリコン酸化膜５２及びシリコン窒化膜５３を除去する（図１８）。尚、シリコン基板以外の他の半導体基板を用いてもよく、また、バルクのシリコン基板に限らず、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いてもよい。
【００５８】
次に、シリコン酸化膜５２およびシリコン窒化膜５３からなる積層膜をマスクとしたシリコン基板５１のエッチングによって溝部５４を形成する（図１９）。
【００５９】
次に、高温での熱酸化またはプラズマ酸化によって、溝部５４の内壁にシリコン酸化膜５５を形成する（図２０）。
【００６０】
次に、溝部５４を埋め込むようにして、絶縁膜としてのシリコン酸化膜５６を全面に形成する（図２１）。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法またはドライ若しくはウェットのエッチングを行うことによって、活性領域となる領域の上にあるシリコン酸化膜５６、シリコン窒化膜５３およびシリコン酸化膜５２を除去する（図２２）。尚、図２２において、シリコン酸化膜５５はシリコン酸化膜５６と区別できないので、両者を合わせてシリコン酸化膜５６としている。
【００６１】
次いで、素子分離領域の表面から底面までの深さを小さくしたい領域のシリコン酸化膜５６の一部を除去する。例えば、図２３に示すように、ＰＭＯＳＦＥＴの領域をレジスト膜５７で覆い、露出しているＮＭＯＳＦＥＴの領域にあるシリコン酸化膜５６を所定膜厚までエッチングする。
【００６２】
その後、レジスト膜５７を除去することによって、図２４に示すように、ＭＮＯＳＦＥＴとＰＭＯＳＦＥＴとで、表面から底面までの深さが異なる素子分離領域５８を形成することができる。尚、素子分離領域５８によって分離された領域が活性領域５９となる。
【００６３】
素子分離領域を形成した後は、ウェル、ゲート絶縁膜、ゲート電極およびソース・ドレイン領域の形成を行った後、コンタクトおよび配線の形成工程を経ることによって、半導体集積回路が完成する。
【００６４】
尚、本発明は上記各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々変形して実施することができる。
【図面の簡単な説明】
【００６５】
【図１】実施の形態１における半導体装置の平面図の一例である。
【図２】（ａ）は、ＮＭＯＳＦＥＴのチャネル幅と閾値電圧との関係を示す図であり、（ｂ）は、ＰＭＯＳＦＥＴのチャネル幅と閾値電圧との関係を示す図である。
【図３】実施の形態１における半導体装置の平面図の他の例である。
【図４】ゲートリーク電流とトランジスタのオン電流との関係を示す図である。
【図５】実施の形態１における半導体装置の断面図の一例である。
【図６】図５における素子分離領域の一部拡大断面図である。
【図７】曲率を変化させたときのチャネル幅と閾値電圧との関係を示す図である。
【図８】実施の形態１における半導体装置の製造方法を説明する図である。
【図９】実施の形態１における半導体装置の製造方法を説明する図である。
【図１０】実施の形態１における半導体装置の製造方法を説明する図である。
【図１１】実施の形態１における半導体装置の製造方法を説明する図である。
【図１２】実施の形態１における半導体装置の製造方法を説明する図である。
【図１３】実施の形態１における半導体装置の製造方法を説明する図である。
【図１４】実施の形態１における半導体装置の製造方法を説明する図である。
【図１５】実施の形態１における半導体装置の断面図の他の例である。
【図１６】実施の形態２における半導体装置の断面図の一例である。
【図１７】素子分離領域の深さによるチャネル幅と閾値電圧との関係を示す図である。
【図１８】実施の形態２における半導体装置の製造方法を説明する図である。
【図１９】実施の形態２における半導体装置の製造方法を説明する図である。
【図２０】実施の形態２における半導体装置の製造方法を説明する図である。
【図２１】実施の形態２における半導体装置の製造方法を説明する図である。
【図２２】実施の形態２における半導体装置の製造方法を説明する図である。
【図２３】実施の形態２における半導体装置の製造方法を説明する図である。
【図２４】実施の形態２における半導体装置の製造方法を説明する図である。
【符号の説明】
【００６６】
１，２，３０，３５，５９  活性領域
３  ゲート電極
４  コンタクト
５，４１  半導体基板
６，２９，３２，４２，５８  素子分離領域
７，４３  Ｐウェル
８，４４  Ｎウェル
９，３３，４５  ゲート絶縁膜
１０，３４，４６  ゲート電極
１１，４７  層間絶縁膜
１２，４８  コンタクト
１３，４９  配線層
２１，３１，５１  シリコン基板
２２，２５，２７，５２，５５，５６  シリコン酸化膜
２３，５３  シリコン窒化膜
２４，５４  溝部
２６，５７  レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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