(57)【要約】【課題】非同期の信号同士を処理する場合において、信号の取りこぼしを有効に抑制できる処理タイミングを示す信号を発生するタイミング信号発生回路と、これを有する信号処理装置を提供する。【解決手段】第１のクロック信号ＣＫ１がハイレベルの状態で第２のクロック信号ＣＫ２が立ち上がるとき、ならびに、第２のクロック信号ＣＫ２がハイレベルの状態で第１のクロック信号ＣＫ１が立ち上がるときに、パルス発生回路１０１および１０２の一方または両方からパルス信号が出力され、これらのパルス信号の少なくとも一方が出力される期間の終了時点を示す信号がタイミング信号Ｓ１として生成される。信号処理回路１３では、タイミング信号Ｓ１が示す上記期間の終了時点において、第１のクロック信号ＣＫ１の同期した第１の信号Ｓ１１と第２のクロック信号ＣＫ２に同期した第２の信号Ｓ１２との処理が実行される。【選択図】      図１
2006287382.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号が第１のレベルから第２のレベルに変化するタイミングに同期した信号と、第２のクロック信号が第３のレベルから第４のレベルに変化するタイミングに同期した信号とを共通に処理するためのタイミングを指示するタイミング信号を発生するタイミング信号発生回路であって、
上記第１のクロック信号が上記第２のレベルを有するときに上記第２のクロック信号が上記第３のレベルから上記第４のレベルへ変化すると、第１のパルス幅のパルス信号を発生する第１のパルス発生回路と、
上記第２のクロック信号が上記第４のレベルを有するときに上記第１のクロック信号が上記第１のレベルから上記第２のレベルへ変化すると、第２のパルス幅のパルス信号を発生する第２のパルス発生回路と、
上記第１のパルス発生回路および上記第２のパルス発生回路の少なくとも一方からパルス信号が出力される期間の終了時点を示す信号を上記タイミング信号として生成する信号生成回路と
を有するタイミング信号発生回路。
【請求項２】
上記第１のパルス発生回路は、
上記第２のクロック信号が上記第３のレベルから上記第４のレベルへ変化すると、入力される上記第１のクロック信号を出力して当該出力信号のレベルを保持し、リセット信号が入力されると、当該出力信号を上記第１のレベルにリセットする第１のフリップフロップ回路と、
上記第１のフリップフロップ回路に上記第２のレベルの出力信号が保持されてから上記第１のパルス幅の時間だけ遅延したタイミングにおいて、上記第１のフリップフロップ回路にリセット信号を入力する第１のリセット回路と
を含み、
上記第２のパルス発生回路は、
上記第１のクロック信号が上記第１のレベルから上記第２のレベルへ変化すると、入力される上記第２のクロック信号を出力して当該出力信号のレベルを保持し、リセット信号が入力されると、当該出力信号を上記第３のレベルにリセットする第２のフリップフロップ回路と、
上記第２のフリップフロップ回路に上記第４のレベルの出力信号が保持されてから上記第２のパルス幅の時間だけ遅延したタイミングにおいて、上記第２のフリップフロップ回路にリセット信号を入力する第２のリセット回路と、
を含む、
請求項１に記載のタイミング信号発生回路。
【請求項３】
上記第１のパルス発生回路に入力される第１のクロック信号および第２のクロック信号の一方を遅延させる第１の遅延回路と、
上記第２のパルス発生回路に入力される第１のクロック信号および第２のクロック信号の一方を遅延させる第２の遅延回路と
を有する、
請求項２に記載のタイミング信号発生回路。
【請求項４】
第１のクロック信号が第１のレベルから第２のレベルに変化するタイミングに同期した信号と、第２のクロック信号が第３のレベルから第４のレベルに変化するタイミングに同期した信号とを共通に処理するためのタイミングを指示するタイミング信号を発生するタイミング信号発生回路であって、
上記第２のクロック信号が上記第３のレベルから上記第４のレベルへ変化すると、入力される上記第１のクロック信号を出力して当該出力信号のレベルを保持する第１のフリップフロップ回路と、
上記第１のクロック信号が上記第１のレベルから上記第２のレベルへ変化すると、入力される上記第２のクロック信号を出力して当該出力信号のレベルを保持する第２のフリップフロップ回路と、
上記第１のフリップフロップ回路および上記第２のフリップフロップ回路の出力信号のレベルが変化するタイミングを示す信号を上記タイミング信号として生成する信号生成回路と
を有するタイミング信号発生回路。
【請求項５】
上記信号生成回路は、上記第１のフリップフロップ回路の出力信号と上記第２のフリップフロップ回路の出力信号との排他的論理和若しくは排他的反転論理和を上記タイミング信号として出力する論理回路を含む、
請求項４に記載のタイミング信号発生回路。
【請求項６】
上記信号生成回路は、
上記第１のフリップフロップ回路の出力信号と上記第２のフリップフロップ回路の出力信号との排他的論理和若しくは排他的反転論理和を出力する論理回路と、
上記論理回路の出力信号の立ち上がりおよび／または立下りにおいて、所定のパルス幅のパルス信号を上記タイミング信号として発生するパルス発生回路と
を含む、
請求項５に記載のタイミング信号発生回路。
【請求項７】
第１のクロック信号が第１のレベルから第２のレベルに変化するタイミングに同期した第１の信号と、第２のクロック信号が第３のレベルから第４のレベルに変化するタイミングに同期した第２の信号とを共通に処理する信号処理装置であって、
上記第２のクロック信号が上記第４のレベルを有するときに上記第１のクロック信号が上記第１のレベルから上記第２のレベルへ変化すると、第１のパルス幅のパルス信号を発生する第１のパルス発生回路と、
上記第１のクロック信号が上記第２のレベルを有するときに上記第２のクロック信号が上記第３のレベルから上記第４のレベルへ変化すると、第２のパルス幅のパルス信号を発生する第２のパルス発生回路と、
上記第１のパルス発生回路および上記第２のパルス発生回路の少なくとも一方からパルス信号が出力される期間の終了時点を示す信号を上記タイミング信号として生成する信号生成回路と、
上記タイミング信号が示す上記終了時点において、上記第１の信号と上記第２の信号とを処理する信号処理回路と
を有する信号処理装置。
【請求項８】
上記第１のクロック信号を計数する第１の計数回路と、
上記第２のクロック信号を計数する第２の計数回路と
を有し、
上記信号処理回路は、上記タイミング信号が示す上記終了時点において上記第１の計数回路および上記第２の計数回路から出力される計数値同士の差を演算する、
請求項７に記載の信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミング信号発生回路とこれを用いた信号処理装置に係り、特に、複数の非同期の信号を処理するためのタイミング信号を発生するタイミング信号発生回路とその信号処理装置に関するものである。
【背景技術】
【０００２】
互いに非同期のクロック信号で動作する２つの回路の間でデータを転送する場合、一方の回路で生成した信号を他方の回路のクロック信号に同期化する手法が一般的である。例えば特許文献１では、データ送信部からデータ受信部へデータを転送する際に、データ送信部で生成したデータ受信要求信号（レディ信号）をデータ受信部のクロック信号に同期化している。
【特許文献１】特開平０７−２７１７２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
互いに非同期のクロック信号に基づいて生成される複数の信号同士を処理する場合においても、上述のデータ転送と同様に、ある特定のクロック信号に全信号を同期化してから処理を行うことが多い。
【０００４】
ところが、元々非同期に生成される信号を特定のクロック信号に同期化してしまうと、クロック信号が十分に高い周波数でない限り、刻々に変化する信号を取りこぼしてしまうことが避けられない。
また、複数の信号の同時性が要求される信号処理においては、その結果の信頼性に影響がある。例えば、２つの入力信号の差が一定であることを判定する場合、上記の方法では、同期化した片方の信号のみを取りこぼしてしまう可能性が高いため、誤判定を生じ易くなる。
【０００５】
本発明はかかる事情に鑑みてなされたものであり、その目的は、非同期の信号同士を処理する場合において、信号の取りこぼしを有効に抑制できる処理タイミングを示す信号を発生するタイミング信号発生回路を提供することにある。また、本発明の他の目的は、信号の取りこぼしを抑制しつつ、非同期の信号同士を処理できる信号処理装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の第１の観点は、第１のクロック信号が第１のレベルから第２のレベルに変化するタイミングに同期した第１の信号と、第２のクロック信号が第３のレベルから第４のレベルに変化するタイミングに同期した第２の信号とを共通に処理するためのタイミングを指示するタイミング信号を発生するタイミング信号発生回路に関するものであり、このタイミング信号発生回路は、上記第１のクロック信号が上記第２のレベルを有するときに上記第２のクロック信号が上記第３のレベルから上記第４のレベルへ変化すると、第１のパルス幅のパルス信号を発生する第１のパルス発生回路と、上記第２のクロック信号が上記第４のレベルを有するときに上記第１のクロック信号が上記第１のレベルから上記第２のレベルへ変化すると、第２のパルス幅のパルス信号を発生する第２のパルス発生回路と、上記第１のパルス発生回路および上記第２のパルス発生回路の少なくとも一方からパルス信号が出力される期間の終了時点を示す信号を上記タイミング信号として生成する信号生成回路とを有する。
【０００７】
上記第１の観点に係るタイミング信号発生回路によれば、上記第１のクロック信号が上記第２のレベルを有するときに上記第２のクロック信号が上記第３のレベルから上記第４のレベルへ変化すると、上記第１のパルス発生回路において第１のパルス幅のパルス信号が発生する。また、上記第２のクロック信号が上記第４のレベルを有するときに上記第１のクロック信号が上記第１のレベルから上記第２のレベルへ変化すると、上記第２のパルス発生回路において第２のパルス幅のパルス信号が発生する。そして、上記信号生成回路では、上記第１のパルス発生回路および上記第２のパルス発生回路の少なくとも一方からパルス信号が出力される期間の終了時点を示す信号が、上記タイミング信号として生成される。
【０００８】
上記第１のパルス発生回路は、上記第２のクロック信号が上記第３のレベルから上記第４のレベルへ変化すると、入力される上記第１のクロック信号を出力して当該出力信号のレベルを保持し、リセット信号が入力されると、当該出力信号を上記第１のレベルにリセットする第１のフリップフロップ回路と、上記第１のフリップフロップ回路に上記第２のレベルの出力信号が保持されてから上記第１のパルス幅の時間だけ遅延したタイミングにおいて、上記第１のフリップフロップ回路にリセット信号を入力する第１のリセット回路とを含んでも良い。
上記第２のパルス発生回路は、上記第１のクロック信号が上記第１のレベルから上記第２のレベルへ変化すると、入力される上記第２のクロック信号を出力して当該出力信号のレベルを保持し、リセット信号が入力されると、当該出力信号を上記第３のレベルにリセットする第２のフリップフロップ回路と、上記第２のフリップフロップ回路に上記第４のレベルの出力信号が保持されてから上記第２のパルス幅の時間だけ遅延したタイミングにおいて、上記第２のフリップフロップ回路にリセット信号を入力する第２のリセット回路とを含んでも良い。
この場合、上記第１の観点に係るタイミング信号発生回路は、上記第１のパルス発生回路に入力される第１のクロック信号および第２のクロック信号の一方を遅延させる第１の遅延回路と、上記第２のパルス発生回路に入力される第１のクロック信号および第２のクロック信号の一方を遅延させる第２の遅延回路とを有しても良い。
【０００９】
本発明の第２の観点に係るタイミング信号発生回路は、上記第２のクロック信号が上記第３のレベルから上記第４のレベルへ変化すると、入力される上記第１のクロック信号を出力して当該出力信号のレベルを保持する第１のフリップフロップ回路と、上記第１のクロック信号が上記第１のレベルから上記第２のレベルへ変化すると、入力される上記第２のクロック信号を出力して当該出力信号のレベルを保持する第２のフリップフロップ回路と、上記第１のフリップフロップ回路および上記第２のフリップフロップ回路の出力信号のレベルが変化するタイミングを示す信号を上記タイミング信号として生成する信号生成回路とを有する。
【００１０】
上記第２の観点に係るタイミング信号発生回路によれば、上記第２のクロック信号が上記第３のレベルから上記第４のレベルへ変化すると、上記第１のフリップフロップ回路から上記第１のクロック信号が出力され、当該出力信号のレベルが保持される。また、上記第１のクロック信号が上記第１のレベルから上記第２のレベルへ変化すると、第２のフリップフロップ回路から上記第２のクロック信号が出力され、当該出力信号のレベルが保持される。そして、上記信号生成回路では、上記第１のフリップフロップ回路および上記第２のフリップフロップ回路の出力信号のレベルが変化するタイミングを示す信号が上記タイミング信号として生成される。
【００１１】
上記信号生成回路は、上記第１のフリップフロップ回路の出力信号と上記第２のフリップフロップ回路の出力信号との排他的論理和若しくは排他的反転論理和を上記タイミング信号として出力する論理回路を含んでも良い。
あるいは、上記信号生成回路は、上記第１のフリップフロップ回路の出力信号と上記第２のフリップフロップ回路の出力信号との排他的論理和若しくは排他的反転論理和を出力する論理回路と、上記論理回路の出力信号の立ち上がりおよび／または立下りにおいて、所定のパルス幅のパルス信号を上記タイミング信号として発生するパルス発生回路とを含んでも良い。
【００１２】
本発明の第３の観点に係る信号処理装置は、上記第２のクロック信号が上記第４のレベルを有するときに上記第１のクロック信号が上記第１のレベルから上記第２のレベルへ変化すると、第１のパルス幅のパルス信号を発生する第１のパルス発生回路と、上記第１のクロック信号が上記第２のレベルを有するときに上記第２のクロック信号が上記第３のレベルから上記第４のレベルへ変化すると、第２のパルス幅のパルス信号を発生する第２のパルス発生回路と、上記第１のパルス発生回路および上記第２のパルス発生回路の少なくとも一方からパルス信号が出力される期間の終了時点を示す信号を上記タイミング信号として生成する信号生成回路と、上記タイミング信号が示す上記終了時点において、上記第１の信号と上記第２の信号とを処理する信号処理回路とを有する。
【発明の効果】
【００１３】
本発明よれば、非同期の信号同士を処理する場合において、信号の取りこぼしを有効に抑制できる処理タイミングを示すタイミング信号を発生することができる。また、信号の取りこぼしを抑制しつつ、非同期の信号同士を処理できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を２つの実施形態について、図面を参照して説明する。
【００１５】
＜第１の実施形態＞
図１は、本発明の実施形態に係る信号処理装置の構成の一例を示す図である。
図１に示す信号処理装置は、タイミング信号発生回路１０と、信号処理回路１１，１２，１３とを有する。
【００１６】
信号処理回路１１は、第１のクロック信号ＣＫ１の立ち上がりに同期して所定の信号処理を行う。
信号処理回路１２は、第２のクロック信号ＣＫ２の立ち上がりに同期して所定の信号処理を行う。
【００１７】
信号処理回路１３は、信号処理回路１１から処理結果として出力される第１の信号Ｓ１１と、信号処理回路１２から処理結果として出力される第２の信号Ｓ１２とをそれぞれ入力し、タイミング信号発生回路１０において生成されるタイミング信号Ｓ１に同期して、これらの信号に所定の信号処理を行う。
信号処理回路１３は、本発明の信号処理回路の一実施形態である。
【００１８】
タイミング信号発生回路１０は、第１の信号Ｓ１１および第２の信号Ｓ１２の処理タイミングを指示するタイミング信号Ｓ１を発生する。
【００１９】
図２は、本実施形態に係るタイミング信号発生回路１０の構成の一例を示す図である。
図２に示すタイミング信号発生回路１０は、第１のパルス発生回路１０１と、第２のパルス発生回路１０２と、信号生成回路１０３とを有する。
第１のパルス発生回路１０１は、本発明の第１のパルス発生回路の一実施形態である。
第２のパルス発生回路１０２は、本発明の第２のパルス発生回路の一実施形態である。
信号生成回路１０３は、本発明の信号生成回路の一実施形態である。
【００２０】
第１のパルス発生回路１０１は、第２のクロック信号ＣＫ２がハイレベルのときに第１のクロック信号ＣＫ１がローレベルからハイレベルへ立ち上がると、所定のパルス幅のパルス信号Ｐ１を発生する。
【００２１】
第１のパルス発生回路１０２は、第１のクロック信号ＣＫ１がハイレベルのときに第２のクロック信号ＣＫ２がローレベルからハイレベルへ立ち上がると、所定のパルス幅のパルス信号Ｐ２を発生する。
【００２２】
信号生成回路１０３は、第１のパルス発生回路１０１および第２のパルス発生回路１０２の少なくとも一方からパルス信号が出力される期間の終了時点を示すタイミング信号Ｓ１を生成する。
パルス信号Ｐ１の出力期間とパルス信号Ｐ２の出力期間とが重なる場合、信号生成回路１０３は、２つの出力期間のうちの何れか遅い方の終了時点を示すタイミング信号Ｓ１を生成する。
一例として、パルス信号Ｐ１およびＰ２が共にハイレベルのパルスであるとすると、信号生成回路１０３は、例えばパルス信号Ｐ１およびＰ２の反転論理和をタイミング信号Ｓ１として出力する。この場合、タイミング信号Ｓ１の立ち上がりが、上記のパルス出力期間の終了時点を示す。
【００２３】
図３は、図２に示すタイミング信号発生回路１０のより詳細な構成の一例を示す図である。
図３に示すタイミング信号発生回路１０Ａは、フリップフロップ回路１０４および１０６と、リセット回路１０５および１０７と、ＮＯＲ回路１０８とを有する。
フリップフロップ回路１０４は、本発明の第１のフリップフロップ回路の一実施形態である。
フリップフロップ回路１０６は、本発明の第２のフリップフロップ回路の一実施形態である。
リセット回路１０５は、本発明の第１のリセット回路の一実施形態である。
リセット回路１０７は、本発明の第２のリセット回路の一実施形態である。
【００２４】
なお、フリップフロップ回路１０４およびリセット回路１０５を含む回路は、図２におけるパルス発生回路１０１に対応する。
フリップフロップ回路１０６およびリセット回路１０７を含む回路は、図２におけるパルス発生回路１０２に対応する。
ＮＯＲ回路１０８は、図２における信号生成回路１０３に対応する。
【００２５】
フリップフロップ回路１０４は、第２のクロック信号ＣＫ２の立ち上がりに同期して、入力される第１のクロック信号ＣＫ１を出力し、その出力信号のレベルを保持する。フリップフロップ回路１０４は、次に第２のクロック信号ＣＫ２が立ち上がるまで、出力信号のレベルを保持する。
また、フリップフロップ回路１０４は、リセット回路１０５からハイレベルのリセット信号が入力されると、その出力信号をローレベルにリセットする。
【００２６】
フリップフロップ回路１０６は、第１のクロック信号ＣＫ１の立ち上がりに同期して、入力される第２のクロック信号ＣＫ２を出力し、その出力信号のレベルを保持する。フリップフロップ回路１０６は、次に第１のクロック信号ＣＫ１が立ち上がるまで、出力信号のレベルを保持する。
また、フリップフロップ回路１０６は、リセット回路１０７からハイレベルのリセット信号が入力されると、その出力信号をローレベルにリセットする。
【００２７】
リセット回路１０５は、フリップフロップ回路１０４にハイレベルの出力信号が保持されてから所定の時間だけ遅延したタイミングにおいて、フリップフロップ回路１０４にハイレベルのリセット信号を入力する。
リセット回路１０５は、例えば遅延回路によって構成される。すなわち、フリップフロップ回路１０４の出力信号を所定の時間だけ遅延させ、この遅延信号をリセット信号としてフリップフロップ回路１０４に入力する。
【００２８】
リセット回路１０７は、フリップフロップ回路１０６にハイレベルの出力信号が保持されてから所定の時間だけ遅延したタイミングにおいて、フリップフロップ回路１０６にハイレベルのリセット信号を入力する。
リセット回路１０７は、例えば遅延回路によって構成される。すなわち、フリップフロップ回路１０６の出力信号を所定の時間だけ遅延させ、この遅延信号をリセット信号としてフリップフロップ回路１０６に入力する。
【００２９】
ＮＯＲ回路１０８は、フリップフロップ回路１０４および１０６の出力信号同士の反転論理和を演算し、タイミング信号Ｓ１として出力する。
【００３０】
ここで、本実施形態に係る信号処理装置の動作について、図４に示すタイミングチャートを参照して説明する。
【００３１】
図４は、図３に示すタイミング信号発生回路１０Ａにおける各信号のタイミング関係の一例を示すタイミングチャートである。
図４（Ａ）は第１のクロック信号ＣＫ１、図４（Ｂ）は第２のクロック信号ＣＫ２、図４（Ｃ）はフリップフロップ回路１０４から出力されるパルス信号Ｐ１、図４（Ｄ）はフリップフロップ回路１０６から出力されるパルス信号Ｐ２、図４（Ｅ）はタイミング信号Ｓ１をそれぞれ示す。
なお、図４のタイミングチャートでは、各回路素子における信号の伝播遅延を微小なものとして無視している。
【００３２】
時刻ｔ２において第２のクロック信号ＣＫ２が立ち上がると、そのとき第１のクロック信号ＣＫ１はハイレベルであるため、フリップフロップ回路１０４の出力はハイレベルになる。このハイレベルの出力信号は、所定の遅延時間を経た時刻ｔ３において、フリップフロップ回路１０４にリセット信号として入力され、フリップフロップ回路１０４はローレベルにリセットされる。これにより、フリップフロップ回路１０４からは、時刻ｔ２から時刻ｔ３までの間においてハイレベルとなるパルス信号Ｐ１が出力される。ＮＯＲ回路１０８にハイレベルのパルス信号Ｐ１が入力されると、その出力からはタイミング信号Ｓ１としてローレベルのパルスが出力される。
【００３３】
また、時刻ｔ７において第１のクロック信号ＣＫ１が立ち上がると、そのとき第２のクロック信号ＣＫ２はハイレベルであるため、フリップフロップ回路１０６の出力はハイレベルになる。このハイレベルの出力信号は、所定の遅延時間を経た時刻ｔ８において、フリップフロップ回路１０６にリセット信号として入力され、フリップフロップ回路１０６はローレベルにリセットされる。これにより、フリップフロップ回路１０６からは、時刻ｔ７から時刻ｔ８までの間においてハイレベルになるパルス信号Ｐ２が出力される。ＮＯＲ回路１０８にハイレベルのパルス信号Ｐ２が入力されると、その出力からはタイミング信号Ｓ１としてローレベルのパルスが出力される。
【００３４】
ここで、パルス信号Ｐ１，Ｐ２のパルス幅を‘Ｔｐｗ’、第１のクロック信号ＣＫ１の周期を‘Ｔ１’、第２のクロック信号ＣＫ２の周期を‘Ｔ２’とする。また、第１のクロック信号ＣＫ１および第２のクロック信号ＣＫ２のパルス・デューティ（１周期に対するハイレベルのパルス幅の割合）は５０％であるものとする。
【００３５】
この場合、タイミング信号Ｓ１が立ち上がる時刻ｔ３から、その後に第１のクロック信号ＣＫ１が立ち上がる時刻ｔ４までの時間は、最も短い場合でも‘（Ｔ１／２）−Ｔｐｗ’となる。
すなわち、時刻ｔ２から時刻ｔ４までの時間が‘Ｔ１／２’より短くなると、時刻ｔ２において第１のクロック信号ＣＫ１がローレベルになり、ハイレベルのパルス信号Ｐ１が発生しなくなる。そのため、時刻ｔ２から時刻ｔ４までの時間は、最も短い場合でも‘Ｔ１／２’となる。したがって、時刻ｔ２から‘Ｔｐｗ’だけ遅れるタイミング信号Ｓ１の立ち上がり時刻ｔ３は、時刻ｔ４に対して‘（Ｔ１／２）−Ｔｐｗ’より前の時刻になる。
【００３６】
また、第１のクロック信号ＣＫ１が立ち上がる時刻ｔ１から、その後にタイミング信号Ｓ１が立ち上がる時刻ｔ３までの時間は、最も短い場合でも‘Ｔｐｗ’となる。
すなわち、時刻ｔ２においてパルス信号Ｐ１が発生するためには、時刻ｔ２において第１のクロック信号ＣＫ１がハイレベルでなくてはならない。第１のクロック信号ＣＫ１がハイレベルになるのは時刻ｔ１より後であるため、パルス信号Ｐ１の立ち上がり時刻ｔ２は時刻ｔ１より後になる。したがって、時刻ｔ２から‘Ｔｐｗ’だけ遅れるタイミング信号Ｓ１の立ち上がり時刻ｔ３は、時刻ｔ１に対して‘Ｔｐｗ’より後の時刻になる。
【００３７】
更に、タイミング信号Ｓ１の立ち上がりと第２のクロック信号ＣＫ２の立ち上がりとの時間差は、第１のクロック信号ＣＫ１と無関係であり、パルス信号Ｐ１のパルス幅Ｔｐｗや第２のクロック信号ＣＫ２の周期Ｔ２が一定である限り一定の時間差になる。
すなわち、タイミング信号Ｓ１が立ち上がる時刻ｔ３は、その前に第２のクロック信号ＣＫ２が立ち上がる時刻ｔ２に対して‘Ｔｐｗ’だけ遅れており、その後に第２のクロック信号ＣＫ２が立ち上がる時刻ｔ５に対して‘Ｔ２−Ｔｐｗ’だけ進んでいる。
【００３８】
したがって、タイミング信号Ｓ１の立ち上がり時刻ｔ３は、その前後における第１のクロック信号ＣＫ１および第２のクロック信号ＣＫ２の立ち上がり時刻（ｔ１，ｔ２，ｔ４，ｔ５）に対してそれぞれ所定の条件を満たす時間差を有することが保証される。
同様に、タイミング信号Ｓ１の立ち上がり時刻ｔ８についても、その前後における第１のクロック信号ＣＫ１および第２のクロック信号ＣＫ２の立ち上がり時刻（ｔ６，ｔ７，ｔ９，ｔ１０）に対して所定の条件を満たす時間差を有することが保証される。
【００３９】
信号処理回路１３では、このタイミング信号Ｓ１の立ち上がりに同期して、第１の信号Ｓ１１および第２の信号Ｓ１２の信号処理が行われる。
【００４０】
信号処理回路１３で処理を行う場合、タイミング信号Ｓ１の立ち上がりと各クロック信号の立ち上がりとの時間差があまり小さくなると、第１の信号Ｓ１１および第２の信号Ｓ１２の信号処理を行うタイミングの近くでこれらの信号が変化することになる。そのため、信号処理回路１３において規定されているセットアップ時間、ホールド時間、遅延マージンといったタイミング条件に違反し、信号処理回路１３の処理結果が不定になる。
【００４１】
こうした不定状態は、非同期の信号同士を何の手当てもせずにそのまま処理した場合に必ず起こる。通常の信号処理回路は、自分自身の処理結果が不定であることを判定できないため、不定状態が発生すると、そのときの処理結果はそのまま誤差や誤作動の原因になる。また、不定状態が生じたときの処理結果は無効であるため、その処理に使用された入力信号が取りこぼされたものと同等である。したがって、仮に不定状態の検出手段を設けても、入力信号の取りこぼしを防止することはできない。
これに対し、本実施形態に係る信号処理装置では、タイミング信号Ｓ１の立ち上がりとクロック信号の立ち上がりとの時間差を、信号処理回路１３のタイミング条件に適合するように保証することが可能であるため、このような不定状態の発生を防止できる。
【００４２】
タイミング信号Ｓ１の立ち上がりと各クロック信号の立ち上がりとの時間差は、主として第１のクロック信号ＣＫ１および第２のクロック信号ＣＫ２の周波数やそのパルス・デューティ、パルス信号Ｐ１，Ｐ２のパルス幅などによって決まる。
【００４３】
パルス信号Ｐ１，Ｐ２のパルス幅が狭くなると、パルス信号Ｐ１，Ｐ２の発生時点におけるクロック信号の立ち上がりと、タイミング信号Ｓ１の立ち上がりとが近づく。
したがって、パルス信号Ｐ１，Ｐ２のパルス幅は、タイミング信号Ｓ１の立ち上がりとクロック信号の立ち上がりとの時間差について規定されている最小時間より長くなるように設定される。
【００４４】
クロック信号の周波数が高くなると、クロック信号の１周期に対するパルス信号Ｐ１，Ｐ２のパルス幅が相対的に広がるため、タイミング信号Ｓ１の立ち上がりは、その後に起こるクロック信号の立ち上がりに近づく。クロック信号のパルス・デューティが広くなる場合も、タイミング信号Ｓ１の立ち上がりは、その後に起こるクロック信号の立ち上がりに近づく。
したがって、例えばクロック信号のパルス・デューティが固定されている場合、クロック信号の周波数は、その固定されたパルス・デューティとパルス信号Ｐ１，Ｐ２のパルス幅Ｔｐｗとによって決まる所定の上限を超えない値に制限される。また、例えばクロック信号の周波数が固定されている場合、クロック信号のパルス・デューティは、その固定された周波数とパルス信号Ｐ１，Ｐ２のパルス幅Ｔｐｗとによって決まる所定の上限を超えない値に制限される。
【００４５】
このように、クロック信号ＣＫ１，ＣＫ２の周波数やパルス・デューティ、パルス信号Ｐ１，Ｐ２のパルス幅Ｔｐｗを適切に設定することにより、信号処理回路１３における不定状態が防止される。
【００４６】
以上説明したように、本実施形態によれば、第１のクロック信号ＣＫ１がハイレベルの状態で第２のクロック信号ＣＫ２が立ち上がるとき、ならびに、第２のクロック信号ＣＫ２がハイレベルの状態で第１のクロック信号ＣＫ１が立ち上がるときに、パルス発生回路１０１および１０２の一方または両方からパルス信号が出力され、これらのパルス信号の少なくとも一方が出力される期間の終了時点を示す信号がタイミング信号Ｓ１として生成される。信号処理回路１３では、このタイミング信号Ｓ１が示す上記期間の終了時点において、第１のクロック信号ＣＫ１の立ち上がりに同期した第１の信号Ｓ１１と第２のクロック信号ＣＫ２の立ち上がりに同期した第２の信号Ｓ１２との処理が実行される。
これにより、タイミング信号Ｓ１が示す時点と、第１のクロック信号ＣＫ１および第２のクロック信号ＣＫ２の立ち上がりとの時間差を、信号処理回路１３のタイミング条件に適合するように設定することが可能になり、信号処理回路１３の処理結果が不定状態になることを防止できる。
【００４７】
また、非同期の信号同士を処理する際に一方の信号を他方の信号に同期化する方法では、同期化された一方の信号において必ず取りこぼしが生じる。これに対し、本実施形態では、２つのクロック信号の刻々の位相関係に応じて、不定状態を生じない適切なタイミングを指示するようにタイミング信号が生成されるため、非同期の信号を同等に扱うことが可能であり、非同期の信号の一方のみを取りこぼすことがない。したがって、本実施形態によれば、信号の取りこぼしを有効に抑制しつつ、非同期の信号同士を処理することができる。
【００４８】
次に、本実施形態の変形例について説明する。
【００４９】
図５は、本実施形態に係るタイミング信号発生回路の変形例を示す図である。
図５に示すタイミング信号発生回路１０Ｂは、図３に示すタイミング信号発生回路１０Ａと同じ構成を有するとともに、遅延回路１０９および１１０を有する。
遅延回路１０９は、本発明の第１の遅延回路の一実施形態である。
遅延回路１１０は、本発明の第２の遅延回路の一実施形態である。
【００５０】
遅延回路１０９は、第２のクロック信号ＣＫ２に所定の遅延を与えてフリップフロップ回路１０４に入力する。フリップフロップ回路１０４は、遅延回路１０９において遅延された第２のクロック信号ＣＫ２に同期して、第１のクロック信号ＣＫ１を保持する。
【００５１】
遅延回路１１０は、第１のクロック信号ＣＫ１に所定の遅延を与えてフリップフロップ回路１０６に入力する。フリップフロップ回路１０６は、遅延回路１１０において遅延された第１のクロック信号ＣＫ１に同期して、第２のクロック信号ＣＫ２を保持する。
【００５２】
図５に示すタイミング信号発生回路１０Ｂによれば、第１のクロック信号ＣＫ１および第２のクロック信号ＣＫ２の位相がほぼ等しい場合でも、フリップフロップ回路１０４，１０６にそれぞれ入力される２つのクロック信号同士の位相がずれるため、フリップフロップ回路１０４，１０６が両方とも不定状態になることを防止できる。
【００５３】
図６は、本実施形態に係る信号処理装置の変形例を示す図であり、図１に示す信号処理装置の構成をより具体化したものである。
図６に示す信号処理装置は、先に説明したタイミング信号発生回路１０（１０Ａ，１０Ｂでも良い）と、カウンタ１４，１５と、信号処理回路１６とを有する。信号処理回路１６は、ラッチ回路１６１，１６２，１６４と、引算器１６３を含む。
【００５４】
カウンタ１４は、第１のクロック信号ＣＫ１を計数し、その計数値Ｄ１をラッチ回路１６１に出力する。
カウンタ１５は、第２のクロック信号ＣＫ２を計数し、その計数値Ｄ２をラッチ回路１６２に出力する。
【００５５】
ラッチ回路１６１は、カウンタ１４から出力される計数値Ｄ１をタイミング信号Ｓ１に同期してラッチする。
ラッチ回路１６２は、カウンタ１５から出力される計数値Ｄ２をタイミング信号Ｓ１に同期してラッチする。
【００５６】
引算器１６３は、ラッチ回路１６１および１６２にラッチされる計数値Ｄ１から計数値Ｄ２を引き算する。
【００５７】
ラッチ回路１６４は、引算器１６３の演算結果をタイミング信号Ｓ１に同期してラッチし、引き算の結果を示す信号Ｄ３として出力する。
【００５８】
図７および図８は、図６に示す信号処理装置における各信号のタイミング関係の一例を示すタイミングチャートである。
【００５９】
図７の例は、第１のクロック信号ＣＫ１の周波数が第２のクロック信号ＣＫ２の周波数に比べて高い場合を示す。この場合、計数値Ｄ１は計数値Ｄ２に比べて増加スピードが速いため、両者の差は時間と共に増加することが期待される。
他方、図８の例は、第１のクロック信号ＣＫ１と第２のクロック信号ＣＫ２が同じ周波数の場合を示す。この場合、計数値Ｄ１と計数値Ｄ２は同一のスピードで増加するため、両者の差は一定になることが期待される。
【００６０】
ところが、第１のクロック信号ＣＫ１および第２のクロック信号ＣＫ２の全ての立ち上がりに同期して計数値Ｄ１，Ｄ２の引き算を行うと、その結果は１カウントのバラツキを生じる。
図７の例において、計数値Ｄ２（図７（Ｅ））が‘２’から‘３’へ変化する前後において、計数値Ｄ１（図７（Ｄ））は‘３’のまま一定になっている。そのため、計数値Ｄ１から計数値Ｄ２をそのまま引き算すると、その値は一旦‘１’になった後に‘０’へ減少してしまう。
また、図８の例において、計数値Ｄ１から計数値Ｄ２をそのまま引き算した場合、その値は‘１’と‘０’を交互に繰り返す（図８（Ｆ））。
【００６１】
これに対し、タイミング信号発生回路１０において発生したタイミング信号Ｓ１に同期して引き算を行うと、引き算の結果は上述のようなバラツキをほとんど生じなくなる。
例えば図７（Ｆ）に示す信号Ｄ３は、減少することなく滑らかに増加する。また、図８（Ｅ）に示す信号Ｄ３は、バラツキを生じることなく一定値に保たれる。
これは、タイミング信号Ｓ１によって指示される処理タイミング同士の時間間隔が、第１のクロック信号ＣＫ１および第２のクロック信号ＣＫ２のうち周波数の高いクロック信号の半周期より短くならないことによる。
したがって、本実施形態に係る信号処理装置によれば、非同期の信号同士の演算（引き算など）を行う場合において、処理結果のバラツキを抑制することができる。
【００６２】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
【００６３】
図９は、本発明の第２の実施形態に係るタイミング信号発生回路の構成の一例を示す図である。
図９に示すタイミング信号発生回路２０は、フリップフロップ回路２０１および２０２と、信号生成回路２０３とを有する。
フリップフロップ回路２０１は、本発明の第１のフリップフロップ回路の一実施形態である。
フリップフロップ回路２０２は、本発明の第２のフリップフロップ回路の一実施形態である。
信号生成回路２０３は、本発明の信号生成回路の一実施形態である。
【００６４】
フリップフロップ回路２０１は、第２のクロック信号ＣＫ２の立ち上がりに同期して、入力される第１のクロック信号ＣＫ１を出力し、その出力信号のレベルを保持する。フリップフロップ回路２０１は、次に第２のクロック信号ＣＫ２が立ち上がるまで、出力信号のレベルを保持する。
【００６５】
フリップフロップ回路２０２は、第１のクロック信号ＣＫ１の立ち上がりに同期して、入力される第２のクロック信号ＣＫ２を出力し、その出力信号のレベルを保持する。フリップフロップ回路２０２は、次に第１のクロック信号ＣＫ１が立ち上がるまで、出力信号のレベルを保持する。
【００６６】
信号生成回路２０３は、フリップフロップ回路２０１および２０２の出力信号のレベルが変化するタイミングを示す信号をタイミング信号Ｓ２として生成する。
【００６７】
上述した構成によると、フリップフロップ回路２０１の出力信号Ｑ１は、第２のクロック信号ＣＫ２の立ち上がりが第１のクロック信号ＣＫ１のレベル変化点（立ち上がりまたは立下り）を追い越した場合やその逆の場合に変化する。
例えば、第２のクロック信号ＣＫ２の周波数が第１のクロック信号ＣＫ１の周波数より低い場合、第２のクロック信号ＣＫ２が立ち上がる位相は、第１のクロック信号ＣＫ１のレベル変化点の位相に対して時間の経過とともに遅れる。第２のクロック信号ＣＫ２の立ち上がりが第１のクロック信号ＣＫ１のレベル変化点に追い越されると、このとき第２のクロック信号ＣＫ２の立ち上がりに同期してフリップフロップ回路２０１に保持される第１のクロック信号ＣＫ１のレベルは、前回保持された信号のレベルに対して変化する。
【００６８】
同様に、フリップフロップ回路２０２の出力信号Ｑ２は、第１のクロック信号ＣＫ１の立ち上がりが第２のクロック信号ＣＫ２のレベル変化点（立ち上がりまたは立下り）を追い越した場合やその逆の場合に変化する。
【００６９】
ここで、第１のクロック信号ＣＫ１および第２のクロック信号ＣＫ２の周波数が比較的近いものとする。この場合、出力信号Ｑ１，Ｑ２のレベル変化点の直前には、２つのクロック信号（ＣＫ１，ＣＫ２）のレベル変化点が近接して存在することになる。また、出力信号Ｑ１，Ｑ２のレベル変化点と、その後に来るクロック信号の立ち上がりとの時間差は、当該クロック信号の約半周期分の長さを有する。
したがって、この場合、出力信号Ｑ１，Ｑ２のレベル変化点に近い時点で生じるクロック信号の立ち上がりは、その直前に存在するクロック信号の立ち上がりのみである。この立ち上がり信号からの時間差が信号処理回路のタイミング条件に影響しない場合、出力信号Ｑ１，Ｑ２のレベル変化点を示すタイミング信号Ｓ２に同期させて、この信号処理回路を動作させることが可能である。
【００７０】
図１０は、本実施形態に係るタイミング信号発生回路の構成の一例を示す図であり、図９に示すタイミング信号発生回路２０における信号生成回路２０３として、出力信号Ｑ１，Ｑ２の排他的論理和を演算するＥＸＯＲ回路２０４を設けたものである。
図１０に示すタイミング信号発生回路２０Ａにおいて、ＥＸＯＲ回路２０４の出力信号ＥＸ１は、出力信号Ｑ１，Ｑ２の一方のレベルが変化した場合に変化する。そのため、例えば信号ＥＸ１の立ち上がりや立下りに同期して、信号処理回路を動作させることが可能である。
【００７１】
図１１は、本実施形態に係るタイミング信号発生回路の他の構成例を示す図であり、図１０に示すタイミング信号発生回路２０Ａにフリップフロップ回路２０５とリセット回路２０６を設けたものである。
【００７２】
フリップフロップ回路２０５およびリセット回路２０６は、ＥＸＯＲ回路２０４の出力信号ＥＸ１の立ち上がりにおいて、所定のパルス幅のパルス信号を発生するパルス発生回路を構成する。このパルス発生回路の出力信号が、タイミング信号Ｓ２として図示しない信号処理回路に供給される。
【００７３】
フリップフロップ回路２０５は、ＥＸＯＲ回路２０４の出力信号ＥＸ１の立ち上がりに同期してハイレベルの信号を出力し、その出力信号のレベルを保持する。また、フリップフロップ回路２０５は、リセット回路２０６からハイレベルのリセット信号が入力されると、その出力信号をローレベルにリセットする。
【００７４】
リセット回路２０６は、フリップフロップ回路２０５にハイレベルの出力信号が保持されてから所定の時間だけ遅延したタイミングにおいて、フリップフロップ回路２０５にハイレベルのリセット信号を入力する。
【００７５】
先に述べたように、第１のクロック信号ＣＫ１および第２のクロック信号ＣＫ２の周波数が比較的近い場合、出力信号Ｑ１，Ｑ２のレベル変化点に近い時点で生じるクロック信号の立ち上がりは、その直前に存在するクロック信号の立ち上がりのみである。図１１に示すタイミング信号発生回路２０Ｂによれば、この直前の立ち上がりに対し、パルス発生回路（フリップフロップ回路２０５およびリセット回路２０６）で発生するパルス信号のパルス幅だけ時間差を設けることができるため、図１０に示すタイミング信号発生回路２０Ａに比べてより安定に信号処理回路を動作させることができる。
【００７６】
図１２は、図１１に示すタイミング信号発生回路２０Ｂにおける各信号のタイミング関係の一例を示すタイミングチャートである。
図１２の例では、第１のクロック信号ＣＫ１の周波数が第２のクロック信号ＣＫ２の周波数に比べて若干高くなっている。
あるクロックサイクルにおいて、第１のクロック信号ＣＫ１の立ち上がりＥＧ１は第２のクロック信号ＣＫ２の立ち上がりＥＧ３に対して位相が遅れているが、その次のクロックサイクルになると、第１のクロック信号ＣＫ１の立ち上がりＥＧ２は第２のクロック信号ＣＫ２の立ち上がりＥＧ４に対して位相が進んでいる。すなわち、このとき、第１のクロック信号ＣＫ１の立ち上がりが、第２のクロック信号ＣＫ２の立ち上がりを追い越している。そのため、フリップフロップ回路２０１，２０２の出力信号Ｑ１，Ｑ２が共にレベル変化を生じ、ＥＸＯＲ回路２０４の出力信号ＥＸ１がパルス状に変化する。フリップフロップ回路２０５およびリセット回路２０６によって構成されるパルス発生回路は、この出力信号ＥＸ１の立ち上がりに同期してパルス信号を発生している。
【００７７】
以上、本発明の幾つかの実施形態について説明したが、本発明は上記の形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。
【００７８】
例えば上述の実施形態では、クロック信号の立ち上がりに同期して入力される信号を処理する例が示されているが、本発明はこの例に限らず、クロック信号の立下りに同期して入力される信号を処理することも可能である。また、２つの非同期信号の一方がクロック信号の立ち上がりに同期し、他方がクロック信号の立下りに同期する場合も、本発明に含まれる。
【００７９】
第１のクロック信号ＣＫ１および第２のクロック信号ＣＫ２の周波数が比較的近い場合、図１０に示すタイミング信号発生回路２０ＡのＥＸＯＲ回路２０４において出力される信号ＥＸ１は、この２つのクロック信号の周波数差に応じたパルス密度を有する。したがって、図１０や図１１に示すタイミング信号発生回路は、２つの信号の周波数差を利用するような信号処理にも応用可能である。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施形態に係る信号処理装置の構成の一例を示す図である。
【図２】第１の実施形態に係るタイミング信号発生回路の構成の一例を示す図である。
【図３】図２に示すタイミング信号発生回路のより詳細な構成の一例を示す図である。
【図４】図３に示すタイミング信号発生回路における各信号のタイミング関係の一例を示すタイミングチャートである。
【図５】図３に示すタイミング信号発生回路の変形例を示す図である。
【図６】図１に示す信号処理装置のより詳細な構成の一例を示す図である。
【図７】図６に示す信号処理装置における各信号のタイミング関係の一例を示す第１のタイミングチャートである。
【図８】図６に示す信号処理装置における各信号のタイミング関係の一例を示す第２のタイミングチャートである。
【図９】第２の実施形態に係るタイミング信号発生回路の構成の一例を示す図である。
【図１０】図９に示すタイミング信号発生回路のより詳細な構成の一例を示す図である。
【図１１】図１０に示すタイミング信号発生回路の変形例を示す図である。
【図１２】図１１に示すパルス発生回路における各信号のタイミング関係の一例を示すタイミングチャートである。
【符号の説明】
【００８１】
１０，１０Ａ，１０Ｂ，２０，２０Ａ，２０Ｂ…タイミング信号発生回路、１１，１２，１３，１６…信号処理回路、１４，１５…カウンタ、１０１，１０２…パルス発生回路、１０３，２０３…信号生成回路、１０４，１０６，２０１，２０２，２０５…フリップフロップ、１０５，１０７…リセット回路、１０８…ＮＯＲ回路、１０９，１１０，２０６…遅延回路、２０４…ＥＸＯＲ回路、１６１，１６２，１６４…ラッチ回路、１６３…引算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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