(57)【要約】【課題】プログラムディスターバンス特性が劣化することなく、インデュアランス特性を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。【解決手段】半導体基板の一領域上にトンネル誘電膜、フローティングゲート用ポリシリコン膜パターン、層間誘電膜、コントロールゲート用ポリシリコン膜パターン、金属膜が積層されたスタックゲートを形成する段階と、前記スタックゲートの両側の半導体基板に不純物イオンを注入する段階と、前記スタックゲートを含んだ全表面上に異常酸化防止膜を形成する段階とを含んでなる。【選択図】図２
2006253622.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一領域上にトンネル誘電膜、フローティングゲート用ポリシリコン膜パターン、層間誘電膜、コントロールゲート用ポリシリコン膜パターン、金属膜が積層されたスタックゲートを形成する段階と、
前記スタックゲートの両側の半導体基板に不純物イオンを注入する段階と、
前記スタックゲートを含んだ全表面上に異常酸化防止膜を形成する段階とを含んでなることを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記スタックゲートは、
半導体基板上にトンネル誘電膜、フローティングゲート用ポリシリコン膜、層間誘電膜、コントロールゲート用ポリシリコン膜、金属膜を順次積層し、
前記一領域上に残るように金属膜、コントロールゲート用ポリシリコン膜、層間誘電膜、フローティングゲート用ポリシリコン膜を選択的にエッチングして形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記金属膜上にハードマスク膜をさらに含んで形成することを特徴とする請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記金属膜は、反応障壁層と金属電極膜を積層して形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記反応障壁層は、ＷＮ、ＴａＮ、ＴｉＮおよびＭｏＮのいずれか一つを用いて形成することを特徴とする請求項４に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記金属電極膜は、Ｗ、Ｃｏ、Ｔｉ、Ｍｏ、Ｒｕ−Ｔａ、Ｎｉ−Ｔｉ、ＴｉＮおよびＴａ−Ｐｔのいずれか一つを用いて形成することを特徴とする請求項４に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記スタックゲートを形成した以後、前記金属膜の酸化を抑制する選択酸化工程で前記フローティングゲート用ポリシリコン膜パターンとコントロールゲート用ポリシリコン膜パターンの側面に酸化膜を形成する段階をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記不純物イオンとしてリン（Ｐ）およびヒ素（Ａｓ）のいずれか一つを使用することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記不純物イオンとして硼素（Ｂ）を使用することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記不純物イオン注入の際、イオン注入エネルギーは１０ＫｅＶ以上、且つ５０ＫｅＶ以下、イオン注入量は５Ｅ１２［ｉｏｎｓ／ｃｍ２］以上、且つ５Ｅ１３［ｉｏｎｓ／ｃｍ２］以下であることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記不純物イオン注入の際に０°以上、且つ１０°以下のチルト角を持たせることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記不純物イオンを注入する段階以後、クリーニング工程を行う段階をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記クリーニング工程の際に、Ｈ２ＳＯ４、Ｈ２Ｏ２、ＮＨ４ＯＨが含まれたクリーニング溶液を使用することを特徴とする請求項１２に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記異常酸化防止膜は、シーリング窒化膜またはＡＬＤ酸化膜で形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１５】
前記ＡＬＤ酸化膜は、ＡＬＤ法で形成したＳｉＯ２膜であることを特徴とする請求項１４に記載のフラッシュメモリ素子の製造方法。
【請求項１６】
前記シーリング窒化膜は、ＳｉＮおよびＳｉＯＮのいずれか一つを使用することを特徴とする請求項１４に記載のフラッシュメモリ素子の製造方法。
【請求項１７】
前記異常酸化防止膜の厚さは、５０Å以上、且つ３００Å以下であることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１８】
前記異常酸化防止膜を形成した後、前記注入された不純物イオンを活性化させるための熱処理工程を行う段階をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、特に、フラッシュメモリ素子のサイクリングインデュアランス(cycling endurance)特性、すなわちＥ／Ｗ(Erase/Write)サイクリング特性を向上させるためのフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子の中でも、フラッシュメモリ素子は、電源が遮断された状態でも、メモリセルに格納された情報が消滅しない特性を持つ。よって、コンピュータに使用されるメモリカードなどに広く用いられている。
【０００３】
フラッシュメモリ素子の単位セルとして、フローティングゲート用導電膜とコントロールゲート用導電膜が順次積層された構造を持つメモリセルが広く知られている。前記フローティングゲート用導電膜とコントロールゲート用導電膜としてポリシリコンが広く用いられており、特にコントロールゲート用導電膜としてポリシリコン膜とタングステンシリサイド（ＷＳｉｘ）の二重構造が主に用いられている。
【０００４】
どころが、フラッシュメモリ素子の集積度が増加するにつれて、ポリシリコン膜／タングステンシリサイド膜の構造における抵抗が非常に高くなるという問題がある。
【０００５】
そこで、前記タングステンシリサイド膜（ＷＳｉｘ）の代わりに反応障壁(reaction barrier)層、例えばタングステンナイトライド膜（ＷＮ）を形成し、タングステンナイトライド膜上に金属電極膜、例えばタングステン膜（Ｗ）膜を積層するメタルゲート構造が提案されたことがある。
【０００６】
このようなメタルゲート構造のフラッシュメモリ素子の製造は、半導体基板上にトンネル誘電膜、フローティングゲート用ポリシリコン膜、層間誘電膜、コントロールゲート用ポリシリコン膜、反応障壁層、金属電極膜を順次積層した後、フォトおよびエッチング工程で前記金属電極膜、反応障壁層、コントロールゲート用ポリシリコン膜、層間誘電膜、フローティングゲート用ポリシリコン膜をパターニングして形成する。
【０００７】
前記メタルゲートパターニングの際にエッチングダメージが発生するが、これを緩和するために、前記金属電極膜が酸化しないように選択的酸化工程を行い、前記メタルゲートを含んだ全面にシーリング窒化膜(sealing nitride)を形成する。
【０００８】
前記シーリング窒化膜を形成する理由は、後続の熱工程、すなわち酸化物質を含有する熱処理工程で金属電極膜に異常酸化が起こると、装備チャンバーが汚染されるという問題、露出した金属電極膜の断面積が酸化によって減少して抵抗の増加をもたらし、セルのワードライン抵抗の増加による信号伝達遅延時間が増加して全般的な読み取り速度の低下をもたらして製品の品質を低下させる結果をもたらすという問題が発生するところ、このような問題を予防するためである。
【０００９】
次に、ソース／ドレイン接合を形成するためにインプラント工程、すなわち前記メタルゲートをマスクとして半導体基板に不純物イオン注入工程を行う。その後、前記注入された不純物イオンの活性化のための熱処理工程を行い、ソース／ドレイン接合を形成する。
【００１０】
図１は既存のフラッシュメモリセルのソース／ドレイン接合用不純物イオンドーズ量によるサイクリングインデュアランス特性を示すグラフである。
【００１１】
図１のＥ／Ｗ(Erase/Write)１００Ｋサイクル進行結果より、サイクリング回数が増加するほどセルのしきい値電圧シフト(thresholdvoltage shift)が急激に起こる、言い換えればサイクリングウィンドウ(cycling window)が激しく減少することが分かる。
【００１２】
フラッシュメモリセルは、特性上、１００Ｋサイクルに耐えなければならないインデュアランス特性が確保されるべきであるが、既存の工程で作られたセルではインデュアランス特性の確保が不可能であることが分かる。
【００１３】
一方、セルジャンクションインプランストドーズ(cell junction implant dose)量の増加によってＥ／Ｗサイクリング特性が改善されることが分かるが、完全な効果を示すものではない。また、ソース／ドレイン接合用不純物イオンのドーズ量が増加する場合、ＧＩＤＬ(GateInduced Drain Lowering)効果によって漏れ電流(leakage current)が増加し、これによりプログラムディスターバンス(programdisturbance)特性が悪くなるという問題が発生する。そのため、インデュアランス(endurance)特性を改善するために、やたらにソース／ドレイン接合用不純物イオンのドーズ量を増加させることができない実情である。
【００１４】
既存のフラッシュメモリセルにおいてインデュアランス特性の低下が発生する原因としては、大きく２つを挙げることができる。
【００１５】
第一に、シーリング窒化膜の引張ストレス(tensile stress)がシリコン表面に影響を与えてソース／ドレイン接合用不純物イオン、すなわちヒ素（Ａｓ）、リン（Ｐ）あるいは硼素（Ｂ）の水平拡散を抑制し、ソース／ドレイン接合とゲート間のオーバーラップが不十分であってセル電流の減少によってしきい値電圧が増加するものと予想される。
【００１６】
これは、図１においてセルジャンクションインプラントドーズ量の増加によってＥ／Ｗサイクリング特性が改善されることからみて、間接的に分かることができる。
【００１７】
第二に、シーリング窒化膜自体の物質上の問題であるが、一般的にインプラントされた窒化膜はトラップソースとして作用してトラップチャージが多く発生するものと予想される。
【００１８】
ところが、インプラントされていないメタルゲート側面のシーリング窒化膜の場合のサイクリング特性をみれば、窒化膜の場合と酸化膜の場合、インデュアランス特性の差は見えないので、効果が大きくない。よって、シーリング窒化膜がインプラントを妨害しないようにしなければならない。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
そこで、本発明は、従来の技術のかかる問題点を解決するためのもので、その目的とするところは、プログラムディスターバンス特性が劣化することなく、インデュアランス特性を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、本発明に係るフラッシュメモリ素子の製造方法は、半導体基板の一領域上にトンネル誘電膜、フローティングゲート用ポリシリコン膜パターン、層間誘電膜、コントロールゲート用ポリシリコン膜パターン、金属膜が積層されたスタックゲートを形成する段階と、前記スタックゲートの両側の半導体基板に不純物イオンを注入する段階と、前記スタックゲートを含んだ全表面上に異常酸化防止膜を形成する段階とを含んでなる。
【００２１】
好ましくは、前記スタックゲートは、半導体基板上にトンネル誘電膜、フローティングゲート用ポリシリコン膜、層間誘電膜、コントロールゲート用ポリシリコン膜、金属膜を順次積層する段階と、前記一領域上に残るように金属膜、コントロールゲート用ポリシリコン膜、層間誘電膜、フローティングゲート用ポリシリコン膜を選択的にエッチングして形成することを特徴とする。
【００２２】
好ましくは、前記金属膜上にハードマスク膜をさらに含んで形成することを特徴とする。
【００２３】
好ましくは、前記金属膜は、反応障壁層と金属電極膜を積層して形成することを特徴とする。
【００２４】
好ましくは、前記反応障壁層はＷＮ、ＴａＮ、ＴｉＮおよびＭｏＮのいずれか一つを用いて形成することを特徴とする。
【００２５】
好ましくは、前記金属電極膜は、Ｗ、Ｃｏ、Ｔｉ、Ｍｏ、Ｒｕ−Ｔａ、Ｎｉ−Ｔｉ、ＴｉＮおよびＴａ−Ｐｔのいずれか一つを用いて形成することを特徴とする。
【００２６】
好ましくは、前記スタックゲートを形成した以後、前記金属膜の酸化を抑制する選択酸化工程によって前記フローティングゲート用ポリシリコン膜パターンとコントロールゲート用ポリシリコン膜パターンの側面に酸化膜を形成する段階をさらに含むことを特徴とする。
【００２７】
好ましくは、前記不純物イオンとしてリン（Ｐ）およびヒ素（Ａｓ）のいずれか一つを使用することを特徴とする。
【００２８】
好ましくは、前記不純物イオンとして硼素（Ｂ）を使用することを特徴とする。
【００２９】
好ましくは、前記不純物イオン注入の際、イオン注入エネルギーは１０ＫｅＶ以上、且つ５０ＫｅＶ以下であり、イオン注入量は５Ｅ１２［ｉｏｎｓ／ｃｍ２］以上、且つ５Ｅ１３［ｉｏｎｓ／ｃｍ２］以下であることを特徴とする。
【００３０】
好ましくは、前記不純物イオン注入の際に０°以上、且つ１０°以下のチルト角を持たせることを特徴とする。
【００３１】
好ましくは、前記不純物イオンを注入する段階以後、クリーニング工程を行う段階をさらに含むことを特徴とする。
【００３２】
好ましくは、前記クリーニング工程の際に、Ｈ２ＳＯ４、Ｈ２Ｏ２、ＮＨ４ＯＨが含まれたクリーニング溶液を使用することを特徴とする。
【００３３】
好ましくは、前記異常酸化防止膜は、シーリング窒化膜またはＡＬＤ酸化膜で形成することを特徴とする。
【００３４】
好ましくは、前記ＡＬＤ酸化膜はＡＬＤ法で形成したＳｉＯ２膜であることを特徴とする。
【００３５】
好ましくは、前記シーリング窒化膜はＳｉＮおよびＳｉＯＮのいずれか一つを使用することを特徴とする。
【００３６】
好ましくは、前記異常酸化防止膜の厚さは５０Å以上、且つ３００Å以下であることを特徴とする。
【００３７】
好ましくは、前記異常酸化防止膜を形成した後、前記注入された不純物イオンを活性化させるための熱処理工程を行う段階をさらに含むことを特徴とする。
【発明の効果】
【００３８】
本発明は、次の効果がある。
【００３９】
１）ソース／ドレイン接合イオン注入工程以後、異常酸化防止膜を形成することにより、異常酸化防止膜によって不純物イオンの水平拡散が抑制される現象を防止することができるので、ゲートとソース／ドレイン接合間のオーバーラップを十分確保することができる。したがって、ゲートとソース／ドレイン接合間のオーバーラップの不足によりしきい値電圧が上昇するという問題を防止することができるので、しきい値電圧の上昇に起因したサイクリングインデュアランス特性劣化問題を解決することができる。
【００４０】
２）不純物イオンのドーズ量を増やさなくてもインデュアランス特性劣化問題を解決することができるので、インデュアランス特性を改善するためにディスターバンス特性を低めなくてもよい。
【発明を実施するための最良の形態】
【００４１】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００４２】
図２（ａ）および図２（ｂ）は本発明の実施例に係るフラッシュメモリ素子の製造工程断面図である。
【００４３】
まず、半導体基板１０上にトンネル誘電膜１１とフローティングゲート用ポリシリコン膜と層間誘電膜１３とコントロールゲート用ポリシリコン膜と金属膜１５とハードマスク膜１６を形成する。前記金属膜１５としては、反応障壁層と金属電極膜の積層膜で形成することが良い。
【００４４】
前記反応障壁層は、例えばＷＮ、ＴａＮ、ＴｉＮおよびＭｏＮのいずれか一つで形成し、前記金属電極膜は、Ｗ、Ｃｏ、Ｔｉ、Ｍｏ、Ｒｕ−Ｔａ、Ｎｉ−Ｔｉ、ＴｉＮおよびＴａ−Ｐｔのいずれか一つで形成する。
【００４５】
次に、フォトおよびエッチング工程で一領域上に残るように前記ハードマスク膜１６と金属膜１５とコントロールゲート用ポリシリコン膜と層間誘電膜１３とフローティングゲート用ポリシリコン膜を選択的にエッチングし、図２（ａ）に示すように、トンネル誘電膜１１が形成された半導体基板１０の一領域上にフローティングゲート用ポリシリコン膜パターン１２、層間誘電膜１３、コントロールゲート用ポリシリコン膜パターン１４、金属膜１５、ハードマスク膜１６の積層膜から構成されるスタックゲートを形成する。
【００４６】
図面には示していないが、前記スタックゲート形成の際にエッチングダメージを緩和するために、前記金属膜１５の酸化を抑制する選択酸化工程を行い、前記フローティングゲート用ポリシリコン膜パターン１２およびコントロールゲート用ポリシリコン膜パターン１４の側面にシリコン酸化膜（ＳｉＯ２）を形成する。
【００４７】
その後、全面にフォトレジストを塗布し、露光および現像工程によってセル領域を露出させた後、セルジャンクション形成のためにスタックゲートの両側の半導体基板１０に不純物イオンを注入する。
【００４８】
前記不純物イオンとしては、ｎ型ソースとしてリン（Ｐ）またはヒ素（Ａｓ）を使用し、ｐ型ソースとして硼（ホウ）素（Ｂ）を使用する。
【００４９】
前記不純物イオン注入時のイオン注入エネルギーは１０ＫｅＶ以上、且つ５０ＫｅＶ以下であり、イオン注入量は５Ｅ１２ｉｏｎｓ／ｃｍ２以上、且つ５Ｅ１３ｉｏｎｓ／ｃｍ２以下である。次に、イオン注入の際に０°以上、且つ１０°以下のチルト角を持たせる。
【００５０】
その後、前記フォトレジストを除去し、洗浄工程（クリーニング工程）を行う。
【００５１】
前記洗浄工程に用いられる洗浄液として、Ｈ２ＳＯ４、Ｈ２Ｏ２、ＮＨ４ＯＨが含有されている洗浄液（クリーニング溶液）のみを使用する。特に、前記洗浄液に、酸化膜の除去に使用される洗浄液、例えばＢＯＥ(Buffer Oxide Etchant)またはＨＦが含まれないようにし、前記選択的酸化工程でフローティングゲート用ポリシリコン膜パターン１２とコントロールゲート用ポリシリコン膜パターン１４の側面に形成されたシリコン酸化膜（ＳｉＯ２）が除去されないようにする。
【００５２】
次いで、後続の酸化物質を含有する熱工程で前記金属膜１５の異常酸化を防止するために、図２（ｂ）に示すように、前記スタックゲートを含んだ全表面上に異常酸化防止膜１７を形成する。
【００５３】
前記異常酸化防止膜１７は、シーリング窒化膜(sealing nitride)、例えばＳｉＮ、ＳｉＯＮ、またはＡＬＤ(Atomic Layer Deposition)酸化膜となるＡＬＤ法で蒸着したシリコン酸化膜（ＳｉＯ２）を用いて形成し、その厚さは５０Å以上、且つ３００Å以下にすることが良い。
【００５４】
その後、熱処理工程により、前記注入された不純物イオンを活性化および拡散させてソース／ドレイン接合１８を形成する。以上、本発明に係るフラッシュメモリ素子の製造を完了する。
【００５５】
図３は本発明に係るフラッシュメモリ素子のサイクリングインデュアランス特性を示すグラフである。図３を参照すると、図１に示した既存のフラッシュメモリ素子に比べて、Ｅ／Ｗ１００Ｋサイクル進行結果、しきい値電圧シフトが大幅減少したことを確認することができる。
【産業上の利用可能性】
【００５６】
本発明の活用例として、フラッシュメモリ素子の製造方法に適用出来、特に、フラッシュメモリ素子のサイクリングインデュアランス(cycling endurance)特性、すなわちＥ／Ｗ(Erase/Write)サイクリング特性を向上させるためのフラッシュメモリ素子の製造方法に適用出来る。
【図面の簡単な説明】
【００５７】
【図１】既存のフラッシュメモリセルの不純物イオンドーズ量によるサイクリングインデュアランス(cycling endurance)特性を示すグラフである。
【図２】（ａ）は本発明の実施例に係るフラッシュメモリ素子の製造工程断面図、（ｂ）は本発明の実施例に係るフラッシュメモリ素子の製造工程断面図である。
【図３】本発明に係るフラッシュメモリ素子のサイクリングインデュアランス特性を示すグラフである。
【符号の説明】
【００５８】
１０    半導体基板
１１    トンネル誘電膜
１２    フローティングゲート用ポリシリコン膜パターン
１３    層間誘電膜
１４    コントロールゲート用ポリシリコン膜パターン
１５    金属膜
１６    ハードマスク膜
１７    異常酸化防止膜
１８    ソース／ドレイン接合
【図１】
2006253622.tif 000003
【図２】
2006253622.tif 000004
【図３】
2006253622.tif 000005