(57)【要約】【課題】本発明は、ゲート絶縁膜に高誘電体膜を用いてなるＭＩＳＦＥＴにおいて、寄生抵抗の増大を抑制しつつ、駆動電流を高くできるようにする。【解決手段】たとえば、半導体基板１１の表面上には、ゲート絶縁膜１５を介して、ゲート電極１７が設けられている。ゲート絶縁膜１５は、比誘電率ｋｇが「６」であるＳｉＯＮ膜を用いて形成されている。ゲート電極１７の各側面には、第１の側壁絶縁膜２１ａと第２の側壁絶縁膜２１ｂとからなるゲート側壁膜２１が形成されている。ゲート電極１７に隣接する第１の側壁絶縁膜２１ａは、比誘電率ｋｓが「７．８」であるＳｉＮ膜を用いて形成されている。また、第１の側壁絶縁膜２１ａは、ゲート／ソース端での寄生抵抗の低減が可能な、３．５〜８．５ｎｍの側壁長Ｌｓを有して形成されている。【選択図】      図１
2006302959.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に、ゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート絶縁膜を含む、前記ゲート電極の側壁部分に形成された、少なくとも第１の側壁絶縁膜からなるゲート側壁膜と
を具備し、
前記ゲート電極の側壁部分に形成された前記第１の側壁絶縁膜は、膜幅Ｌｓが下記の数１によって与えられることを特徴とする半導体装置。
【数１】
2006302959.tif 000011
ただし、ｋｇは前記ゲート絶縁膜の比誘電率であり、ｋｓは前記第１の側壁絶縁膜の比誘電率である。
【請求項２】
前記ゲート側壁膜は、さらに、前記第１の側壁絶縁膜よりも比誘電率が低い、第２の側壁絶縁膜を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極と前記第１の側壁絶縁膜との間には、さらに、前記ゲート側壁膜を構成する第３の側壁絶縁膜が設けられ、前記第３の側壁絶縁膜は前記第１の側壁絶縁膜よりも比誘電率が低いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜はＳｉＯＮ膜であり、前記第１の側壁絶縁膜はＳｉＮ膜で、３．５〜８．５ｎｍの膜幅（Ｌｓ）を有して、または、前記ゲート絶縁膜はＨｆＳｉＯＮ膜であり、前記第１の側壁絶縁膜はＳｉＮ膜で、２．５〜７．５ｎｍの膜幅（Ｌｓ）を有して、それぞれ形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜および前記第１の側壁絶縁膜はともにＨｆＡｌＯＮ膜またはＨｆＳｉＯＮ膜であり、前記第１の側壁絶縁膜は２．６〜７．６ｎｍの膜幅（Ｌｓ）を有して形成されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するもので、特に、ゲート絶縁膜に高誘電体膜（Ｈｉｇｈ−ｋ膜）を用いてなるＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型構造の半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、ＭＩＳ型構造の半導体集積回路装置、たとえばＭＩＳＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）においては、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）世代が進むにつれて、ゲートリーク電流の抑制が求められてきている。そのため、Ｈｉｇｈ−ｋ膜の採用などにより、ゲート絶縁膜の比誘電率が高められている。
【０００３】
しかしながら、電気的な膜厚であるＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ：実効酸化膜厚）が同じであっても、ゲート絶縁膜の比誘電率を高くしただけでは、ＭＩＳＦＥＴの駆動電流が劣化する問題がある。その理由は、ゲート／ソース端での寄生抵抗の増大にある。すなわち、比誘電率を高くすると、ゲート絶縁膜の物理的な膜厚（Ｔｇ）が大きくなる。これにより、ゲート電極と基板との間の物理的な距離が長くなる。すると、ゲート／ソース端での電界が低下するために、蓄積層（チャネル部）の表面キャリア濃度が低下する。その結果、ゲート／ソース端での寄生抵抗が増大し、駆動電流が劣化する。
【０００４】
この問題を解決する方法として、ゲート側壁絶縁膜の比誘電率を高くする方法が上げられる（たとえば、非特許文献１参照）。しかしながら、ゲート側壁絶縁膜の比誘電率を高くすると、ゲート電極のフリンジ容量も増大してしまう。そのため、高比誘電率のゲート側壁絶縁膜はゲート／ソース端での寄生抵抗を低減できるものの、むやみに厚くすることができない。すなわち、ゲート絶縁膜の比誘電率を変える場合、寄生抵抗の低減のためには、その比誘電率に応じて、ゲート側壁絶縁膜の比誘電率や膜幅（側壁長）を最適化する必要がある。
【非特許文献１】Ｓ．Ｈａｒｒｉｓｏｎ  ｅｔ  ａｌ．，“Ｐｏｌｙ−ｇａｔｅ  ＲＥｐｌａｃｅｍｅｎｔ  Ｔｈｒｏｕｇｈ  Ｃｏｎｔａｃｔ  Ｈｏｌｅ  （ＰＲＥＴＣＨ）：Ａ  ｎｅｗ  ｍｅｔｈｏｄ  ｆｏｒ  Ｈｉｇｈ−Ｋ／Ｍｅｔａｌ  ｇａｔｅ  ａｎｄ  ｍｕｌｔｉ−ｏｘｉｄｅ  ｉｍｐｌｅｍｅｎｔａｔｉｏｎ  ｏｎ  ｃｈｉｐ”，ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．，ｐｐ．２９１−２９４，２００４．
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ゲートリーク電流を抑制するために、ゲート絶縁膜を高比誘電率化した場合にも、寄生抵抗の増大を抑制しつつ、駆動電流を高くすることが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、半導体基板と、前記半導体基板上に、ゲート絶縁膜を介して設けられたゲート電極と、前記ゲート絶縁膜を含む、前記ゲート電極の側壁部分に形成された、少なくとも第１の側壁絶縁膜からなるゲート側壁膜とを具備し、前記ゲート電極の側壁部分に形成された前記第１の側壁絶縁膜は、膜幅Ｌｓが下記の数２によって与えられることを特徴とする半導体装置が提供される。
【数２】
2006302959.tif 000003
【０００７】
ただし、ｋｇは前記ゲート絶縁膜の比誘電率であり、ｋｓは前記第１の側壁絶縁膜の比誘電率である。
【発明の効果】
【０００８】
上記の構成により、ゲートリーク電流を抑制するために、ゲート絶縁膜を高比誘電率化した場合にも、寄生抵抗の増大を抑制しつつ、駆動電流を高くすることが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。
【００１０】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、ＭＩＳ型構造の半導体集積回路装置の基本構成を示すものである。ここでは、ＭＩＳ型構造の半導体集積回路装置として、ＭＩＳＦＥＴを例に説明する。また、その実効酸化膜厚ＥＯＴを１．０ｎｍとした場合について説明する。
【００１１】
たとえば、半導体基板（Ｓｉ基板）１１の表面部には、ＭＩＳＦＥＴを電気的に分離するための、たとえばＳｉＯ2 膜からなる、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域１３が形成されている。上記素子分離領域１３によって画定された素子形成領域に対応する、上記半導体基板１１の表面部には、しきい値電圧を調整するための不純物が、たとえばイオン注入法により導入されている。また、素子形成領域に対応する上記半導体基板１１の表面上には、ゲート絶縁膜１５を介して、ゲート電極１７が設けられている。上記ゲート絶縁膜１５は、たとえば、比誘電率ｋｇが「６」であるＳｉＯＮ膜（Ｈｉｇｈ−ｋ膜）を用いて形成されている。上記ゲート電極１７は、たとえば金属やポリシリコン（ｐｏｌｙ−Ｓｉ）を用いて形成されている。
【００１２】
そして、上記ゲート絶縁膜１５および上記ゲート電極１７の各側面には、ゲート側壁膜２１が形成されている。本実施形態の場合、上記ゲート側壁膜２１は、たとえば、上記ゲート絶縁膜１５および上記ゲート電極１７に隣接する第１の側壁絶縁膜（ゲート最近接の側壁）２１ａと、この第１の側壁絶縁膜２１ａに隣接する第２の側壁絶縁膜２１ｂとから構成されている。上記第１の側壁絶縁膜２１ａは、たとえば、比誘電率ｋｓが「７．８」であるＳｉＮ膜を用いて形成されている。また、上記第１の側壁絶縁膜２１ａは、たとえば下記の数３の式（５），式（６）を満足する、３．５〜８．５ｎｍの側壁長（膜幅）Ｌｓを有して構成されている。なお、上記第２の側壁絶縁膜２１ｂは、上記第１の側壁絶縁膜２１ａの比誘電率ｋｓよりも低い、たとえば比誘電率ｋｐが「３．９」であるＳｉＯ2 膜を用いて形成されている。
【数３】
2006302959.tif 000004
【００１３】
一方、素子形成領域に対応する上記半導体基板１１の表面部の、上記ゲート電極１７の形成位置を除く部位には、それぞれ、ＭＩＳＦＥＴのソース・ドレイン電極となるソース・ドレイン拡散層３１が形成されている。上記各ソース・ドレイン拡散層３１は、浅いソース・ドレイン拡散層３１ａおよび深いソース・ドレイン拡散層３１ｂにより形成されている。上記浅いソース・ドレイン拡散層３１ａは、たとえば、上記ゲート電極１７をマスクに自己整合的に形成される。上記深いソース・ドレイン拡散層３１ｂは、たとえば、上記ゲート電極１７および上記ゲート側壁膜２１をマスクに自己整合的に形成される。
【００１４】
また、素子形成領域に対応する上記半導体基板１１の表面部に露出する、上記ソース・ドレイン拡散層３１の表面部、および、上記ゲート電極１７の上面部には、それぞれサリサイド層３３が形成されている。さらに、ＭＩＳＦＥＴの全面を覆うようにして、層間絶縁膜３５が設けられている。そして、上記層間絶縁膜３５に対し、コンタクト層３７を介して、上記ゲート電極１７につながる配線３９が形成されるとともに、コンタクト層４１，４３を介して、上記ソース・ドレイン拡散層３１に接続される配線４５，４７がそれぞれ形成されることにより、本実施形態のＭＩＳＦＥＴが構成されている。
【００１５】
次に、図２〜図６を参照して、上記した構成のＭＩＳＦＥＴの製造方法について説明する。まず、たとえば図２に示すように、半導体基板１１の表面部にＳＴＩ法により素子分離領域１３を形成する。この後、素子分離領域１３によって画定された素子形成領域に対応する、上記半導体基板１１の表面部に、しきい値電圧を調整するための不純物を、たとえばイオン注入法により導入する。
【００１６】
次いで、たとえば図３に示すように、素子形成領域に対応する上記半導体基板１１の表面上に、ゲート絶縁膜１５を形成するためのＳｉＯＮ膜を、所望の膜厚となるように成膜する。上記ＳｉＯＮ膜の成膜は、たとえば、熱酸化法やＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはプラズマ窒化法などを用いて行われる。続いて、上記ＳｉＯＮ膜上に、さらにゲート電極１７を形成するための金属やｐｏｌｙ−Ｓｉを、ＣＶＤ法により所望の膜厚となるように成膜する。その後、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、上記ゲート電極１７が、所望の形状となるように加工する。また、上記ＳｉＯＮ膜の露出部分を、たとえばＲＩＥ法や希フッ酸水溶液を用いて剥離し、上記ゲート絶縁膜１５を形成する。
【００１７】
次いで、たとえば図４に示すように、上記ゲート電極１７をマスクに、所望の濃度の不純物をイオン注入法などにより導入し、上記半導体基板１１の表面部に、浅いソース・ドレイン拡散層３１ａを形成する。その後、上記した数３の式（５），式（６）を満足する比誘電率（ｋｓ＝７．８）と側壁長（Ｌｓ＝３．５〜８．５ｎｍ）とを有するＳｉＮ膜を、たとえばＣＶＤ法により堆積した後、ＲＩＥ法を用いて所望の形状に加工する。これにより、上記ゲート電極１７および上記ゲート絶縁膜１５に隣接する、第１の側壁絶縁膜２１ａが形成される。
【００１８】
次いで、たとえば図５に示すように、上記第１の側壁絶縁膜２１ａよりも低い比誘電率ｋｐを有するＳｉＯ2 膜を、ＣＶＤ法などにより堆積した後、ＲＩＥ法を用いて所望の形状に加工する。これにより、上記第１の側壁絶縁膜２１ａに隣接する第２の側壁絶縁膜２１ｂが形成されて、ゲート側壁膜２１が完成する。また、上記ゲート電極１７および上記ゲート側壁膜２１をマスクに、所望の濃度の不純物をイオン注入法などにより導入し、上記半導体基板１１の表面部に、深いソース・ドレイン拡散層３１ｂを形成する。この後、導入された不純物の活性化を行うための熱工程、たとえばＲａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ（ＲＴＡ）法を用いたアニール処理を行って、ＭＩＳＦＥＴのソース・ドレイン拡散層３１を形成させる。
【００１９】
次いで、たとえば図６に示すように、上記ソース・ドレイン拡散層３１の表面部および上記ゲート電極１７の上面部に、スパッタ法とＲＴＡ法とを用いて、サリサイド層３３を形成する。その後、全面に層間絶縁膜３５を堆積し、上記ゲート電極１７につながるコンタクト層３７および上記ソース・ドレイン拡散層３１につながるコンタクト層４１，４３を形成する工程と、上記コンタクト層３７につながる配線３９および上記コンタクト層４１，４３につながる配線４５，４７を形成する工程とを経ることにより、図１に示したような構成のＭＩＳＦＥＴが完成する。
【００２０】
上記した構成によれば、ゲートリーク電流の抑制のために、ゲート絶縁膜１５に高比誘電率のＳｉＯＮ膜を用いた場合にも、第１の側壁絶縁膜２１ａを最適化することが可能となる。すなわち、第１の側壁絶縁膜２１ａとして、比誘電率ｋｓが「７．８」であるＳｉＮ膜を、３．５〜８．５ｎｍの側壁長（膜幅）Ｌｓを有して形成することにより、ゲート／ソース端での寄生抵抗を低減（最小化）でき、駆動電流を高くすることが可能となる。
【００２１】
ここで、最小の寄生抵抗を与えるゲート絶縁膜と第１の側壁絶縁膜との関係について、さらに説明する。
【００２２】
図７（ａ）および（ｂ）は、寄生抵抗の低減を目的に、第１の側壁絶縁膜の最適な膜幅を求めるために行ったシミュレーションの結果を示すものである。なお、同図（ａ）は、ゲート絶縁膜１５に比誘電率ｋｇが「３．９」の膜を用いた場合の寄生抵抗（Ｒｐａｒａ）の、第１の側壁絶縁膜２１ａの側壁長（Ｌｓ）に対する依存性を示すものであり、同図（ｂ）は、ゲート絶縁膜１５に比誘電率ｋｇが「１５」の膜を用いた場合の寄生抵抗の、第１の側壁絶縁膜２１ａの側壁長（Ｌｓ）に対する依存性を示すものである。ただし、各図とも、縦軸は寄生抵抗（Ｒｐａｒａ／Ｒｐａｒａ（ｋｓ＝３．９））であり、これは、第１の側壁絶縁膜２１ａに比誘電率ｋｓが「３．９」の膜（たとえば、ＳｉＯ2 膜）を用いた場合を基準に規格化したものである。また、ここでは、第１の側壁絶縁膜２１ａの比誘電率ｋｓを、それぞれ、「４．５」，「７．５」，「１５」，「２５」とした場合について示している。
【００２３】
図７（ａ）および（ｂ）からも明らかなように、ゲート絶縁膜１５の比誘電率ｋｇによらず、第１の側壁絶縁膜２１ａの比誘電率ｋｓを高くすればするほど、寄生抵抗（Ｒｐａｒａ）は小さくなる。これに対し、側壁長Ｌｓはただ長くすればよいというものではなく、ある最適値をとる。すなわち、第１の側壁絶縁膜２１ａにＳｉＯ2 膜よりも比誘電率ｋｓの高いＳｉＮ膜を用いた場合、ある程度の膜厚、たとえば側壁長Ｌｓが５ｎｍ程度になると寄生抵抗Ｒｐａｒａが最も低下する。これは、第１の側壁絶縁膜２１ａの比誘電率ｋｓを高くすると、ソース・ドレイン拡散層３１のキャリア濃度が高くなり、ある側壁長Ｌｓにおいて、電界の閉じ込め効果によってゲートエッヂ部のキャリア濃度が最大になる、と説明できる。
【００２４】
図８（ａ）および（ｂ）は、寄生抵抗が最小となる場合の第１の側壁絶縁膜の側壁長の、ゲート絶縁膜および第１の側壁絶縁膜の比誘電率依存性を示すものである。なお、同図（ａ）は、第１の側壁絶縁膜２１ａの比誘電率ｋｓに対する依存性（ゲート絶縁膜１５の比誘電率ｋｇを、それぞれ、「３．９」，「７．５」，「１５」，「２５」とした場合）を示すものであり、同図（ｂ）は、ゲート絶縁膜１５の比誘電率ｋｇに対する依存性（第１の側壁絶縁膜２１ａの比誘電率ｋｓを、それぞれ、「４．５」，「７．５」，「１５」，「２５」とした場合）を示すものである。ただし、いずれの場合も、実効酸化膜厚ＥＯＴを２ｎｍとした場合を例に示している。
【００２５】
図８（ａ）および（ｂ）より明らかなように、第１の側壁絶縁膜２１ａの比誘電率ｋｓが高くなるほど、最適な側壁長（Ｌｓ＠Ｒｐａｒａ＿ｍｉｎ）は大きくなり、ゲート絶縁膜１５の比誘電率ｋｇが高くなるほど、最適な側壁長（Ｌｓ＠Ｒｐａｒａ＿ｍｉｎ）は小さくなる。この例の場合、各実線は、フィッティング（ｆｉｔｔｉｎｇ）により求められる上記の数３の式（５），式（６）にもとづくものであり、上述したシミュレーションの結果に略一致している。
【００２６】
後掲する表１は、上記したシミュレーションによって得られた最小の寄生抵抗Ｒｐａｒａを与える、比誘電率ｋｇ，ｋｓと側壁長Ｌｓとの関係をまとめたものである。表１に示すように、ゲート絶縁膜１５の比誘電率ｋｇが低いほど、または、第１の側壁絶縁膜２１ａの比誘電率ｋｓが高いほど、長い側壁長Ｌｓが必要であることが分かる。
【表１】
2006302959.tif 000005
【００２７】
この表１にもとづいて、上記の数３の式（５），式（６）を求めるために、まず、比誘電率ｋｇに対しての近似を試行した。上記の数３の式（５），式（６）を求めるための近似としては、表１に示す近似式の適合性（近似適合性Ｒ2 ）が最大となる、“累乗近似”が最も適していることがわかる。
【００２８】
最小の寄生抵抗Ｒｐａｒａを与える第１の側壁絶縁膜２１ａの側壁長ＬｓをＬｓ（Ｒｐａｒａ＿ｍｉｎ）とすると、このＬｓ（Ｒｐａｒａ＿ｍｉｎ）は下記の数４の式（７）のようになる。
【数４】
2006302959.tif 000006
【００２９】
後掲する表２は、“累乗近似”で求められた上記の数４の式（７）の各パラメータ値Ａ，Ｂと、その近似適合性Ｒ2 との関係を示すものである。すなわち、各パラメータ値Ａ，Ｂのそれぞれについて、比誘電率ｋｓに対する近似を試行したところ、ともに、近似適合性Ｒ2 が最大となる、“多項式近似”が最適であることがわかる。
【表２】
2006302959.tif 000007
【００３０】
また、そのときの各パラメータ値Ａ，Ｂは、それぞれ、下記の数５の式（８），（９）で表される。
【数５】
2006302959.tif 000008
【００３１】
上記式（７），式（８），式（９）から、比誘電率ｋｓ，ｋｇで与えられる最適な側壁長Ｌｓは、下記の数６の式（１０）で表される。
【数６】
2006302959.tif 000009
【００３２】
図９は、高比誘電率をもつ第１の側壁絶縁膜の側壁長（Ｌｓ）が長いときの、寄生抵抗（Ｒｏ）に対する、寄生抵抗の低減効果の側壁長依存性を示すものである。なお、Ｒｍｉｎは、寄生抵抗Ｒｐａｒａの最小値である。Ｒｏ−Ｒｍｉｎは、最適化により得られる最大の低減効果を示し、その５０％以上が本実施形態の効果を得ることができる範囲である。また、ゲート絶縁膜１５の比誘電率ｋｇを「１５」とし、第１の側壁絶縁膜２１ａの比誘電率ｋｓを、それぞれ、「４．５」，「７．５」，「１５」，「２５」とした場合について示している。
【００３３】
図９からも明らかなように、本実施形態での最適化の有効な範囲は、たとえば、比誘電率ｋｓ，ｋｇで与えられる最適な側壁長Ｌｓから短いほうに２ｎｍ、長いほうに３ｎｍの幅をもち、下記の数７の式（１１）のように表される。なお、この有効な範囲は、比誘電率ｋｇが「１５」以外のゲート絶縁膜１５の場合も同様である。
【数７】
2006302959.tif 000010
【００３４】
以上のようにして、ゲート絶縁膜１５の比誘電率ｋｇに応じて、高比誘電率（ｋｓ）の第１の側壁絶縁膜２１ａの側壁長Ｌｓを最適化するための関係式（上述した数３の式（５），式（６））が導き出される。
【００３５】
［第２の実施形態］
図１０は、この発明の第２の実施形態にしたがった、ＭＩＳ型構造の半導体集積回路装置（ＭＩＳＦＥＴ）の基本構成を示すものである。ここでは、ゲート電極と第１の側壁絶縁膜との間に、さらに、第３の側壁絶縁膜が設けられてなる場合について説明する。なお、同一部分には同一符号を付して、詳しい説明は割愛する。
【００３６】
すなわち、この第２の実施形態にかかるＭＩＳＦＥＴの場合、たとえば図１０に示すように、ゲート電極１７とゲート側壁膜２１の第１の側壁絶縁膜２１ａとが直に接することなく、ゲート電極１７と第１の側壁絶縁膜２１ａとの間に、第３の側壁絶縁膜５１が設けられている。上記第３の側壁絶縁膜５１としては、上記第１の側壁絶縁膜２１ａよりも低い比誘電率を有する膜、たとえば比誘電率が「３．９」のＳｉＯ2 膜が用いられる。また、上記第３の側壁絶縁膜５１は、たとえば、２ｎｍ以下の膜厚を有して形成される。
【００３７】
このような構成のＭＩＳＦＥＴの場合においても、上述した第１の実施形態と同様に、ゲート絶縁膜１５の比誘電率ｋｇに応じて、高比誘電率（ｋｓ）の第１の側壁絶縁膜２１ａの膜幅（側壁長Ｌｓ）を最適化できるようになる。したがって、ゲートリーク電流を抑制するために、ゲート絶縁膜１５を高比誘電率化した場合にも、寄生抵抗の増大を抑制しつつ、駆動電流を高くすることが可能である。
【００３８】
また、いずれの実施形態においても、ゲート絶縁膜をＳｉＯＮ膜によって、第１の側壁絶縁膜をＳｉＮ膜によって、それぞれ形成する場合に限定されない。
【００３９】
たとえば、ゲート絶縁膜を、比誘電率ｋｇが「１０」のＨｆＡｌＯＮ膜またはＨｆＳｉＯＮ膜によって形成し、第１の側壁絶縁膜は、比誘電率ｋｓが「７．８」のＳｉＮ膜を、２．５〜７．５ｎｍの膜幅（Ｌｓ）で形成するようにした場合にも、第１および第２の実施形態と同様の効果が期待できる。
【００４０】
または、たとえば、ゲート絶縁膜を、比誘電率ｋｇが「１０」のＨｆＡｌＯＮ膜またはＨｆＳｉＯＮ膜によって形成し、第１の側壁絶縁膜は、比誘電率ｋｓが「１０」のＨｆＡｌＯＮ膜またはＨｆＳｉＯＮ膜を、２．６〜７．６ｎｍの膜幅（Ｌｓ）で形成するようにした場合にも、第１および第２の実施形態と同様の効果が期待できる。
【００４１】
または、たとえば、ゲート絶縁膜を、比誘電率ｋｇが「２５」のＨｆＯ2 膜によって形成し、第１の側壁絶縁膜は、比誘電率ｋｓが「７．８」のＳｉＮ膜を、１．１〜６．１ｎｍの膜幅（Ｌｓ）で形成するようにした場合にも、第１および第２の実施形態と同様の効果が期待できる。
【００４２】
さらには、たとえば、ゲート絶縁膜を、比誘電率ｋｇが「２５」のＨｆＯ2 膜によって形成し、第１の側壁絶縁膜は、比誘電率ｋｓが「２５」のＨｆＯ2 膜を、２．５〜７．５ｎｍの膜幅（Ｌｓ）で形成するようにした場合にも、第１および第２の実施形態と同様の効果が期待できる。
【００４３】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態にしたがった、ＭＩＳ型構造の半導体集積回路装置（ＭＩＳＦＥＴ）の基本構成を示す断面図。
【図２】図１に示したＭＩＳＦＥＴの製造方法を説明するために示す工程断面図。
【図３】図１に示したＭＩＳＦＥＴの製造方法を説明するために示す工程断面図。
【図４】図１に示したＭＩＳＦＥＴの製造方法を説明するために示す工程断面図。
【図５】図１に示したＭＩＳＦＥＴの製造方法を説明するために示す工程断面図。
【図６】図１に示したＭＩＳＦＥＴの製造方法を説明するために示す工程断面図。
【図７】図１に示したＭＩＳＦＥＴにおいて、寄生抵抗の低減を目的に、第１の側壁絶縁膜の最適な膜幅を求めるために行ったシミュレーションの結果を示す図。
【図８】図１に示したＭＩＳＦＥＴにおいて、寄生抵抗が最小となる場合の第１の側壁絶縁膜の側壁長の、ゲート絶縁膜および第１の側壁絶縁膜の比誘電率に対する依存性を示す図。
【図９】図１に示したＭＩＳＦＥＴにおいて、高比誘電率をもつ第１の側壁絶縁膜の側壁長が長いときの、寄生抵抗（Ｒｏ）に対する、寄生抵抗の低減効果の側壁長依存性について説明するために示す図。
【図１０】本発明の第２の実施形態にしたがった、ＭＩＳＦＥＴの基本構成を示す断面図。
【符号の説明】
【００４５】
１１…半導体基板（Ｓｉ基板）、１３…素子分離領域、１５…ゲート絶縁膜、１７…ゲート電極、２１…ゲート側壁膜、２１ａ…第１の側壁絶縁膜、２１ｂ…第２の側壁絶縁膜、３１…ソース・ドレイン拡散層、３１ａ…浅いソース・ドレイン拡散層、３１ｂ…深いソース・ドレイン拡散層、３３…サリサイド層、３５…層間絶縁膜、３７，４１，４３…コンタクト層、３９，４５，４７…配線、５１…第３の側壁絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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