(57)【要約】【課題】バースト長調整可能な低消費電力の半導体記憶装置。【解決手段】ロウデコーダ１６,カラムデコーダ２２及びメモリセルアレイ１８を含むバンク３０と、リードデータ／ライトデータを送受信するデータ入出力バースト制御回路２８と、カラムデコーダおよびデータ入出力バースト制御回路に接続され,外部アドレスＡ０−Ａ２を受信して、リードバースト制御信号ＲＢＣを送信するリードバーストレングスデコーダ１２と、カラムデコーダおよびロウデコーダに接続され, 外部アドレスを受信して、デコーダ用アドレス信号を送信するデコーダ用アドレスレジスタ１４と、リードバーストレングスデコーダ,データ入出力バースト制御回路,デコーダ用アドレスレジスタおよびカラムデコーダに接続され,外部コマンド信号を受信して、コマンドデコード信号を送信するコマンドデコーダ１０とを備える半導体記憶装置であり、バリアブルリード仕様／ライト仕様で動作する。【選択図】図３
2006252668.tif 000002
【特許請求の範囲】
【請求項１】
ロウデコーダ,カラムデコーダ及びメモリセルアレイを含むバンクと、
前記メモリセルアレイに接続され, ライトデータを受信し,リードデータを出力するデータ入出力バースト制御回路と、
外部アドレスを受信して、前記カラムデコーダおよび前記データ入出力バースト制御回路にリードバースト制御信号を送信するリードバーストレングスデコーダと、
前記外部アドレスを受信して、前記カラムデコーダおよび前記ロウデコーダにリード／ライト用のデコーダ用アドレス信号を送信するリード／ライト用のデコーダ用アドレスレジスタと、
外部コマンド信号を受信して、コマンドデコード信号を前記リードバーストレングスデコーダ,前記データ入出力バースト制御回路,前記デコーダ用アドレスレジスタおよび前記カラムデコーダに送信するコマンドデコーダ
とを備え、読み出しコマンドと同時に入力される前記外部アドレスに読み出しバースト長調整用の外部アドレスを設け、データ読み出しのバースト長調整は、前記読み出しバースト長調整用の外部アドレスに従って、随時読み出しコマンドを受ける度にバースト長デコードされ、必要なデータ分のみのバースト長読み出しを行うことを特徴とする半導体記憶装置。
【請求項２】
前記外部アドレスを受信して、前記カラムデコーダおよび前記データ入出力バースト制御回路にライトバースト制御信号を送信するライトバーストレングスデコーダを更に備え、書き込みコマンドと同時に入力される前記外部アドレスに書き込みバースト長調整用の外部アドレスを設け、データ書き込みのバースト長調整は、前記書き込みバースト長調整用の外部アドレスに従って、随時書き込みコマンドを受ける度にバースト長デコードされ、必要なデータ分のみのバースト長書き込みを行うことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記読み出しバースト長調整用の外部アドレスのビット数ｎ（ｎは正の整数）に対して、最大２nのバースト長が用意可能な読み出しバースト長テーブルを備えることを特徴とする請求項１又は請求項２記載の半導体記憶装置。
【請求項４】
前記書き込みバースト長調整用の外部アドレスと、前記読み出しバースト長調整用の外部アドレスは同じアドレスであり、書き込みバースト長調整用テーブルと読み出しバースト長調整用テーブルを共通化することを特徴とする請求項１又は請求項２記載の半導体記憶装置。
【請求項５】
前記半導体記憶装置は、多ビットプリフェッチ制御を有することを特徴とする請求項１乃至請求項４の内、いずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、バースト長調整に特徴を有する半導体記憶装置に関する。
【背景技術】
【０００２】
近年の半導体メモリのデータ読み出しにおいて、１回のメモリアクセスで扱える１ピンあたりのデータ長、即ち、バースト長の選択方法としては、モードレジスタセット（ＭＲＳ）と称される仕様によるものが主流である。メモリへの電源供給後、実動作に入る前に用意されたバースト長、例えばバースト長[２]やバースト長[４]、バースト長[８]といった選択テーブルの中から所望の１つを初期固定選択する仕様である。しかしながら、ＭＲＳ仕様においては、メモリ動作中にバースト長を柔軟に可変制御できないため、外部データバスを最大限に有効活用できなかったり、ときにはメモリセルアレイから不必要なデータまでも余分に読み出し、無駄な電流を消費してしまったりすることもある。
【０００３】
これらを補佐するために、データマスクピン仕様が追加される場合がある。必要の無いデータを読み出したくないとき、データマスクピンから信号を受け取り、必要のないデータをマスキングして読み出さない仕様である。無駄な充放電電流が削減できるだけでなく、外部データバスが空くので、データ書き込み等の違ったアクセスコマンドを直ぐに入れ直す用いられ方が可能となる。しかし、新たにデータマスクピンというピンを追加する必要がある。
【０００４】
また、不必要なデータを出力するタイミングからデータの読み出しを途中で遮るインタラプトと称する仕様が存在する。データ読み出し中に、インタラプトコマンドを受ければ、データの読み出しを停止する仕様である。但し、１回のメモリセルアレイへのアクセスだけで多くのデータを読み出す多ビットプリフェッチ制御を有する製品でインタラプト仕様を考えた場合、メモリセルアレイから外部データバスまでの中間に存在するメモリ内部データバス制御が複雑になり、インタラプト仕様の実現が難しくなる場合がある。
【０００５】
近年、世に出ているネットワーク・ファースト・サイクル・ラム(ＦＣＲＡＭ)において、インタラプト仕様によるデータ読み出しのバースト長調整はメモリ内部のデータバス制御で破綻している。同一セルアレイへのランダムアクセス時間の短さを特徴とするこのメモリは、１回のメモリセルアクセスで沢山のデータを読み出さなければ、ランダムアクセス時間を短縮できないという背景がある。例えば、バースト長[８]において、４バーストでデータ読み出しを遮るようなインタラプト仕様を製品に盛り込みたくても、メモリ内部データバス制御の問題を解決しなければ、実使用化に踏み切ることは難しい。
【０００６】
更に、バースト長を仮にＭＲＳの固定選択とそれを補佐するデータマスクピン或いはインタラプトなる仕様で調整することに成功したとしても、メモリセルアレイから無駄なデータまでも読み出し、後で不必要データを破棄するということ自体は防止できず、常に余分な消費電流を費やしているという問題点がある。
【０００７】
リードコマンド入力時に或いはバンクアクティブコマンド入力時に、不使用中のピンを使用して、若しくは専用ピンを用いて、バースト長の設定又はＣＡＳ（カラム・アドレス・ストローブ）レーテンシの設定を行うようにした、同期型半導体記憶装置に関しては、既に開示されている（例えば、特許文献１参照。）。
【特許文献１】特開平１０−２０８４６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、半導体メモリのデータ読み出しにおけるバースト長の調整を、固定選択ではない随時プログラマブル的な可変制御を行い、かつ不必要なデータはメモリセルアレイから読み出しを行わない低消費電力に優れた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の第１の特徴は、（イ）ロウデコーダ,カラムデコーダ及びメモリセルアレイを含むバンクと、（ロ）メモリセルアレイに接続され, ライトデータを受信し,リードデータを出力するデータ入出力バースト制御回路と、（ハ）外部アドレスを受信して、カラムデコーダおよびデータ入出力バースト制御回路にリードバースト制御信号を送信するリードバーストレングスデコーダと、（ニ）外部アドレスを受信して、カラムデコーダおよびロウデコーダにリード／ライト用のデコーダ用アドレス信号を送信するリード／ライト用のデコーダ用アドレスレジスタと、（ホ）外部コマンド信号を受信して、コマンドデコード信号をリードバーストレングスデコーダ,データ入出力バースト制御回路,デコーダ用アドレスレジスタおよびカラムデコーダに送信するコマンドデコーダとを備え、（へ）読み出しコマンドと同時に入力される外部アドレスに読み出しバースト長調整用の外部アドレスを設け、データ読み出しのバースト長調整は、読み出しバースト長調整用の外部アドレスに従って、随時読み出しコマンドを受ける度にバースト長デコードされ、必要なデータ分のみのバースト長読み出しを行う半導体記憶装置であることを要旨とする。
【発明の効果】
【００１０】
本発明によれば、半導体メモリのデータ読み出しにおけるバースト長の調整を、固定選択ではない随時プログラマブル的な可変制御を行い、かつ不必要なデータはメモリセルアレイから読み出しを行わないため、低消費電力に優れる半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各ブロックの平面寸法、各タイミング波形の横軸及び縦軸の寸法、各バースト波形のタイミング形状等は現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各ブロックの構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
本発明の実施の形態に係る半導体記憶装置は、読み出しコマンドと同時に入力される外部アドレスに、バースト長を調整するための外部アドレスを未使用アドレスに割り当て、メモリ動作中でもバースト長を可変的に調整できる。本発明の実施の形態に係る半導体記憶装置によれば、バースト長の調整はより柔軟になり、特に既存の書き込みバースト長を可変制御できるバリアブルライト（Ｖａｒｉａｂｌｅ Ｗｒｉｔｅ）仕様と併用させれば、外部データバスの使用効率が格段に向上する。
【００１４】
また、本発明の実施の形態に係る半導体記憶装置によれば、メモリ内部としては、不必要なデータはメモリセルへのアクセスの段階から読み出しさせないように制御できるため、余分なデータの読み出し電流を無くすことができる。更にまた、本発明の実施の形態に係る半導体記憶装置によれば、ＭＲＳによるバースト長選択仕様及びその回路は不必要となる。
【００１５】
[第１の実施の形態]
本発明の第１の実施の形態に係る半導体記憶装置の動作波形は、図１（ａ）に示すように、表される。読み出しコマンドＲＤ＋と同時に、バースト長調整用の外部アドレスを受け、読み出しのバースト長を調整する動作を行う。
【００１６】
（バリアブルリード）
本発明の第１の実施の形態に係る半導体記憶装置において、「読み出しコマンドと同時に、バースト長調整用の外部アドレスを受け、読み出しのバースト長を調整する」仕様を、バリアブルリード（Ｖａｒｉａｂｌｅ Ｒｅａｄ）と称する。
【００１７】
バースト長調整のデコードテーブルの例は、図２に示すように表される。外部アドレスＡ０,Ａ１,Ａ２の３ビットでバースト長Ｂ1〜バースト長Ｂ８まで用意できる。読み出しコマンドＲＤ＋毎に、このバースト長調整用の外部アドレスを制御することで、好みの長さにバーストが生成されるので、外部データバスを無駄なく、かつ密に構成できるなどの効果がある。
【００１８】
（自己完結型動作）
本発明の第１の実施の形態に係る半導体記憶装置においては、自己完結型動作も可能である。図１（ｂ）に示すように、メモリ内部の読み出しデータパス制御としても、読み出しコマンドＲＤ＋を受けた時点で、何バースト分のデータを出力するか判断することができるので、途中でデータマスクやインタラプトでデータを遮断する必要も無く、自己完結型でデータ長を調整することができる。従って、１回のメモリセルアレイへのアクセスだけで多くのデータを読み出す多ビットプリフェッチ制御を有する半導体記憶装置であったとしても、少データプリフェッチの読み出しが実現でき、外部データバスも空けることなく、短いバースト長[２]や長いバースト長[８]を織り交ぜながら柔軟な読み出しが可能となる。
【００１９】
図１（ｂ）の例では、バースト４の読み出しコマンドＲＤ＋を受けた時点で、メモリデータパス内部としては外部クロックとは関係なく非同期に読み出しデータｑ０,ｑ１,ｑ２,ｑ３をシリアル転送して、４バースト分のデータＱ０,Ｑ１,Ｑ２,Ｑ３が生成される。同様に、バースト２の読み出しコマンドＲＤ＋を受けた時点で、メモリデータパス内部としては外部クロックとは関係なく非同期に読み出しデータｑ０,ｑ１をシリアル転送して、２バースト分のデータＱ０,Ｑ１が生成される。更に同様に、バースト８の読み出しコマンドＲＤ＋を受けた時点で、メモリデータパス内部としては外部クロックとは関係なく非同期に読み出しデータｑ０,ｑ１,ｑ２,ｑ３,ｑ４,ｑ５,ｑ６,ｑ７をシリアル転送して、８バースト分のデータＱ０,Ｑ１,Ｑ２,Ｑ３,Ｑ４,Ｑ５,Ｑ６,Ｑ７が生成される。
【００２０】
（半導体記憶装置のブロック構成）
本発明の第１の実施の形態に係る半導体記憶装置２は、図３に示すように、ロウデコーダ１６,カラムデコーダ２２及びメモリセルアレイ１８を含むバンク３０と、メモリセルアレイ１８に接続され, ライトデータ（ＤＱ）を受信し,リードデータ（ＤＱ）を出力するデータ入出力バースト制御回路２８と、カラムデコーダ２２およびデータ入出力バースト制御回路２８に接続され,外部アドレスＡ０−Ａ２を受信して、カラムデコーダ２２およびデータ入出力バースト制御回路２８にリードバースト制御信号ＲＢＣを送信するリードバーストレングスデコーダ１２と、カラムデコーダ２２およびロウデコーダ１６に接続され, 外部アドレスＡ０−Ａ２を受信して、カラムデコーダ２２およびロウデコーダ１６にリード／ライト用のデコーダ用アドレス信号を送信するリード／ライト用のデコーダ用アドレスレジスタ１４と、リードバーストレングスデコーダ１２,データ入出力バースト制御回路２８,デコーダ用アドレスレジスタ１４およびカラムデコーダ２２に接続され,外部コマンド信号を受信して、コマンドデコード信号をリードバーストレングスデコーダ１２,データ入出力バースト制御回路２８,デコーダ用アドレスレジスタ１４およびカラムデコーダ２２に送信するコマンドデコーダ１０とを備える。
【００２１】
読み出しコマンドと同時に入力される外部アドレスにバースト長調整用の外部アドレスを設け、データ読み出しのバースト長調整は、バースト長調整用の外部アドレスに従って、随時読み出しコマンドを受ける度にバースト長デコードされ、必要なデータ分のみのバースト長読み出しを行うバリアブルリード仕様を用いる。
【００２２】
又、本発明の第１の実施の形態に係る半導体記憶装置２は、読み出しバースト長調整用の外部アドレスのビット数ｎ（ｎは正の整数）に対して、最大２nのバースト長が用意可能な読み出しバースト長テーブルを備えることもできる。
【００２３】
或いは又、本発明の第１の実施の形態に係る半導体記憶装置２は、多ビットプリフェッチ制御を有する半導体記憶装置であっても良い。
【００２４】
或いは又、本発明の第１の実施の形態に係る半導体記憶装置２は、ネットワーク・ファースト・サイクル・ラムで構成されていても良い。
【００２５】
コマンドデコーダ１０は、リードバーストレングスデコーダ１２, デコーダ用アドレスレジスタ１４, データ入出力バースト制御回路２８, ロウデコーダ１６及びカラムデコーダ２２に接続され、コマンドデコード信号を送信する。
【００２６】
デコーダ用アドレスレジスタ１４は、ロウデコーダ１６及びカラムデコーダ２２に接続され、リード／ライト用のデコーダ用アドレス信号を送信する。
【００２７】
リードバーストレングスデコーダ１２は、データ入出力バースト制御回路２８及びカラムデコーダ２２に接続され、リードバースト制御信号ＲＢＣを送信する。
【００２８】
バンク３０内においては、ロウデコーダ１６とメモリセルアレイ１８間には複数のワード線２０が接続され、カラムデコーダ２２とメモリセルアレイ１８間には複数のカラム選択線２４が接続されている。データ入出力バースト制御回路２８と、メモリセルアレイ１８間には、複数のデータ線２６が接続されている。
【００２９】
コマンドデコーダ１０で読み出しコマンドが生成されると同時に、バースト長調整用の外部アドレスＡ０〜Ａ２をデコードし、このアクセスで何バースト分の読み出しをするかを決定する。メモリセルアレイ１８内の番地はロウデコーダ１６が出力するワード線２０とカラムデコーダ２２が出力するカラム選択線２４で交差選択されるが、決定されたバースト長情報(ＲＢＣ：リードバースト制御信号)に従い、必要なカラム選択線ＣＳＬの活性数をカラムデコーダ２２経由で制御する。長いバースト長であれば、沢山のカラム選択線ＣＳＬを活性し、短いバースト長であればそれに合わせた少ないカラム選択線ＣＳＬを活性化し、データ線２６に必要分だけのデータを読み出す。
【００３０】
即ち、本発明の第１の実施の形態に係る半導体記憶装置では、読み出しコマンド毎に、随時送られてくるバースト長情報に従い、活性化するカラム選択線ＣＳＬの数を変化させるので、従来発生していた無駄なデータ読み出し分の電流を削減することができる。
【００３１】
読み出しコマンドと同時に、バースト長調整用の外部アドレスＡ０−Ａ２を受け、バースト長を随時、可変調整できる本発明の第１の実施の形態に係る半導体記憶装置により、半導体記憶装置のバースト長調整はより柔軟になり、外部データバスの使用効率が向上する。
【００３２】
メモリ内部としては、不必要なデータはメモリセルへのアクセスの段階から読み出しをさせないように制御できるため、無駄なデータの読み出し電流を無くすことができる。  
更には、１回のメモリセルアレイへのアクセスだけで多くのデータを読み出す多ビットプリフェッチ制御を有する半導体記憶装置において実現が難しかったバースト長調整も、予め必要なバースト長をデコードしているので、自己完結型でデータパスをバーストエンド転送でき、実現することができる。
【００３３】
また、読み出しのバースト長調整仕様として、バースト長の固定選択動作のＭＲＳ仕様や、ピン増加を伴うデータマスクピン仕様、メモリ内部のデータパスの制御が複雑なインタラプト仕様は不必要なものとなり、またそれらを構成する回路も不必要なものとなる。
【００３４】
本発明の第１の実施の形態に係る半導体記憶装置によれば、半導体メモリのデータ読み出しにおけるバースト長の調整を、固定選択ではない随時プログラマブル的な可変制御を行い、かつ不必要なデータはメモリセルアレイから読み出しを行わないため、低消費電力に優れる半導体記憶装置を提供することができる。
【００３５】
[第２の実施の形態]
本発明の第２の実施の形態に係る半導体記憶装置の動作波形は、図４に示すように表される。従来例で説明したネットワークＦＣＲＡＭでは既にバリアブルライトと称する書き込みにおけるバースト長調整仕様が実用化されている。
【００３６】
（バリアブルライト）
本発明の第２の実施の形態に係る半導体記憶装置において、バリアブルライト仕様とは、「書き込みコマンドと同時に入力される外部アドレスにバースト長調整用の外部アドレスを設け、データ書き込みのバースト長調整は、バースト長調整用外部アドレスに従って、随時書き込みコマンドを受ける度にバースト長デコードされ、必要なデータ分のみのバースト長書き込みを実現する動作モード仕様」をいう。書き込みコマンドと同時にバースト長を調整するための外部アドレスを受け、随時書き込みバースト長を変えられる仕様である。
【００３７】
本発明の第２の実施の形態に係る半導体記憶装置の特徴は、バリアブルライト仕様に、今までになかった随時読み出しバースト長調整仕様、即ち、本発明の第１の実施の形態に係る半導体記憶装置のバリアブルリード仕様とを併用させることにある。
【００３８】
読み出しと書き込みを織り交ぜながら、様々なバースト長で外部データバスを密に構成させることが可能となるので、メモリを使う側からみれば格段に使い勝手が向上する。しかも、図５（ａ）及び（ｂ）に示すように、読み出しバースト長調整用の外部アドレスと、書き込みバースト長調整用の外部アドレスは同じアドレスであり、読み出しバースト長調整用テーブルと書き込みバースト長調整用テーブルを共通化できるので制御するアドレスが増加することも無い。
【００３９】
（半導体記憶装置のブロック構成）
本発明の第２の実施の形態に係る半導体記憶装置２は、図６に示すように、ロウデコーダ１６,カラムデコーダ２２及びメモリセルアレイ１８を含むバンク３０と、メモリセルアレイ１８に接続され, ライトデータ（ＤＱ）を受信し,リードデータ（ＤＱ）を出力するデータ入出力バースト制御回路２８と、カラムデコーダ２２およびデータ入出力バースト制御回路２８に接続され,外部アドレスＡ０−Ａ２を受信して、カラムデコーダ２２およびデータ入出力バースト制御回路２８にリードバースト制御信号ＲＢＣを送信するリードバーストレングスデコーダ１２と、カラムデコーダ２２およびロウデコーダ１６に接続され, 外部アドレスＡ０−Ａ２を受信して、カラムデコーダ２２およびロウデコーダ１６にリード／ライト用のデコーダ用アドレス信号を送信するリード／ライト用のデコーダ用アドレスレジスタ１４と、リードバーストレングスデコーダ１２,データ入出力バースト制御回路２８,デコーダ用アドレスレジスタ１４およびカラムデコーダ２２に接続され,外部コマンド信号を受信して、コマンドデコード信号をリードバーストレングスデコーダ１２,データ入出力バースト制御回路２８,デコーダ用アドレスレジスタ１４およびカラムデコーダ２２に送信するコマンドデコーダ１０と、カラムデコーダ２２およびデータ入出力バースト制御回路２８に接続され,外部アドレスを受信して、カラムデコーダ２２およびデータ入出力バースト制御回路２８にライトバースト制御信号ＷＢＣを送信するライトバーストレングスデコーダ３２とを備える。
【００４０】
読み出しコマンドと同時に入力される外部アドレスにバースト長調整用の外部アドレスを設け、データ読み出しのバースト長調整は、バースト長調整用の外部アドレスに従って、随時読み出しコマンドを受ける度にバースト長デコードされ、必要なデータ分のみのバースト長読み出しを行うバリアブルリード仕様と、書き込みコマンドと同時に入力される外部アドレスにバースト長調整用の外部アドレスを設け、データ書き込みのバースト長調整は、バースト長調整用の外部アドレスに従って、随時書き込みコマンドを受ける度にバースト長デコードされ、必要なデータ分のみのバースト長書き込みを行うバリアブルライト仕様とを併用する。
【００４１】
又、本発明の第２の実施の形態に係る半導体記憶装置２は、読み出しバースト長調整用の外部アドレスのビット数ｎ（ｎは正の整数）に対して、最大２nのバースト長が用意可能な読み出しバースト長テーブルを備えることもできる。
【００４２】
又、本発明の第２の実施の形態に係る半導体記憶装置２においては、書き込みバースト長調整用の外部アドレスと、読み出しバースト長調整用の外部アドレスは同じアドレスであっても良く、書き込みバースト長調整用テーブルと読み出しバースト長調整用テーブルを共通化しても良い。
【００４３】
或いは又、本発明の第２の実施の形態に係る半導体記憶装置２は、多ビットプリフェッチ制御を有する半導体記憶装置であっても良い。
【００４４】
或いは又、本発明の第２の実施の形態に係る半導体記憶装置２は、ネットワーク・ファースト・サイクル・ラムで構成されていても良い。
【００４５】
コマンドデコーダ１０は、リードバーストレングスデコーダ１２, ライトバーストレングスデコーダ３２,デコーダ用アドレスレジスタ１４, データ入出力バースト制御回路２８, ロウデコーダ１６及びカラムデコーダ２２に接続され、コマンドデコード信号を送信する。
【００４６】
デコーダ用アドレスレジスタ１４は、ロウデコーダ１６及びカラムデコーダ２２に接続され、リード／ライト用のデコーダ用アドレス信号を送信する。リードバーストレングスデコーダ１２は、データ入出力バースト制御回路２８及びカラムデコーダ２２に接続され、リードバースト制御信号ＲＢＣを送信する。
【００４７】
リードバーストレングスデコーダ１２は、データ入出力バースト制御回路２８及びカラムデコーダ２２に接続され、リードバースト制御信号ＲＢＣを送信する。
【００４８】
ライトバーストレングスデコーダ３２は、データ入出力バースト制御回路２８及びカラムデコーダ２２に接続され、ライトバースト制御信号ＷＢＣを送信する。
【００４９】
バンク３０内においては、ロウデコーダ１６とメモリセルアレイ１８間には複数のワード線２０が接続され、カラムデコーダ２２とメモリセルアレイ１８間には複数のカラム選択線２４が接続されている。データ入出力バースト制御回路２８と、メモリセルアレイ１８間には、複数のデータ線２６が接続されている。
【００５０】
コマンドデコーダ１０で読み出しコマンドが生成されると同時に、バースト長調整用の外部アドレスＡ０〜Ａ２をデコードし、このアクセスで何バースト分の読み出し及び書き込みをするかを決定する。メモリセルアレイ１８内の番地はロウデコーダ１６が出力するワード線２０とカラムデコーダ２２が出力するカラム選択線２４で交差選択されるが、決定されたバースト長情報としてのリードバースト制御信号ＲＢＣ及びライトバースト制御信号ＷＢＣに従い、必要なカラム選択線ＣＳＬの活性数をカラムデコーダ２２経由で制御する。長いバースト長であれば、沢山のカラム選択線ＣＳＬを活性し、短いバースト長であればそれに合わせた少ないカラム選択線ＣＳＬを活性化し、データ線２６に必要分だけのデータを読み出し、或いは書き込む。
【００５１】
即ち、本発明の第２の実施の形態に係る半導体記憶装置では、読み出し／書き込みコマンド毎に、随時送られてくるバースト長情報に従い、活性化するカラム選択線ＣＳＬの数を変化させるので、従来発生していた無駄なデータ読み出し／書き込み分の電流を削減することができる。
【００５２】
既存の随時書き込みバースト長デコード回路として機能するライトバーストレングスデコーダ３２に、本発明の第１の実施の形態に係る半導体記憶装置で示した随時読み出しバースト長デコード回路として機能するリードバーストレングスデコーダ１２を追加した構成を採用することにより、半導体メモリのバースト長調整において、既存のＭＲＳの固定選択仕様やピン増加を伴うデータマスクピン仕様、内部データパスの制御が複雑なインタラプト仕様は不必要なものとなり、またそれらを構成する回路を必要なくなる。
【００５３】
読み出しコマンドと同時に、バースト長調整用の外部アドレスを受け、バースト長を随時、可変調整できる本発明の第２の実施の形態に係る半導体記憶装置により、半導体メモリのバースト長調整はより柔軟になり、特に既存の書き込みバースト長を可変制御できるバリアブルライト仕様と併用させることによって、外部データバスの使用効率が格段に向上する。
【００５４】
メモリ内部としては、不必要なデータはメモリセルへのアクセスの段階から読み出しをさせないように制御できるため、無駄なデータの読み出し電流を無くすことができる。
【００５５】
更に、１回のメモリセルアレイへのアクセスだけで多くのデータを読み出す多ビットプリフェッチ制御を有する半導体記憶装置において実現が難しかったバースト長調整も、予め必要なバースト長をデコードしているので、自己完結型でデータパスをバーストエンド転送でき、実現することができる。
【００５６】
本発明の第２の実施の形態に係る半導体記憶装置によれば、半導体メモリのデータ読み出しにおけるバースト長の調整を、固定選択ではない随時プログラマブル的な可変制御を行い、かつ不必要なデータはメモリセルアレイから読み出しを行わないため、低消費電力に優れる半導体記憶装置を提供することができる。
【００５７】
[その他の実施の形態]
上記のように、本発明は第１乃至第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５８】
本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の動作波形図であって、（ａ）読み出しコマンドＲＤ＋と同時に、バースト長調整用の外部アドレスを受け、読み出しのバースト長を調整する動作を行う例、（ｂ）読み出しコマンドＲＤ＋を受けた時点で、何バースト分のデータを出力するか判断することができ、自己完結型でデータ長を調整することができる例。
【図２】本発明の第１の実施の形態に係る半導体記憶装置の読み出しバースト長デコードテーブルの例。
【図３】本発明の第１の実施の形態に係る半導体記憶装置のブロック構成図。
【図４】本発明の第２の実施の形態に係る半導体記憶装置の動作波形図。
【図５】本発明の第２の実施の形態に係る半導体記憶装置の（ａ）読み出しバースト長デコードテーブルの例、（ｂ）書き込みバースト長デコードテーブルの例。
【図６】本発明の第２の実施の形態に係る半導体記憶装置のブロック構成図。
【符号の説明】
【００６０】
２…半導体記憶装置
１０・・・コマンドデコーダ
１２・・・リードバーストレングスデコーダ
１４・・・デコーダ用アドレスレジスタ（リード／ライト用）
１６・・・ロウデコーダ
１８・・・メモリセルアレイ
２０・・・ワード線ＷＬ
２２・・・カラムデコーダ
２４・・・カラム選択線ＣＳＬ
２６・・・データ線
２８・・・データ入出力バースト制御回路
３０・・・バンク
３２・・・ライトバーストレングスデコーダ
【図１】
2006252668.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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