(57)【要約】【課題】製造の工程を簡略化することができ、小型化されたディスプレイを提供すること。【解決手段】この液晶ディスプレイ１は、１画素につき１つの薄膜トランジスタ２３が絶縁性透明基板１０上に形成された表示部２０と、表示部２０に走査信号を出力する走査回路部５０とを備える。走査回路部５０は、複数の走査線選択部ＤＣ1〜ＤＣ4を有するデコーダ回路を具備する。走査線選択部ＤＣ1〜ＤＣ4は何れも、絶縁性透明基板１０上に形成された薄膜トランジスタ６１〜６５を有する。薄膜トランジスタ６１〜６５は、薄膜トランジスタ２３の構造と同一の構造を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板に複数の走査線と、該複数の走査線に接続されて該走査線に走査信号を出力する走査回路部と、前記基板の表示領域において前記複数の走査線のそれぞれに接続されて、前記走査信号によって駆動される複数の第１のスイッチング素子とを有したディスプレイにおいて、
前記走査回路部は、前記複数の走査線のそれぞれに接続されて該複数の走査線に走査信号を供給する複数の走査線選択部を有するデコーダ回路を具備し、
前記複数の走査線選択部はそれぞれ、前記第１のスイッチング素子と同一材料の半導体層を有する複数の第２のスイッチング素子を含むことを特徴とするディスプレイ。
【請求項２】
前記半導体層はアモルファスシリコンからなることを特徴とする請求項１に記載のディスプレイ。
【請求項３】
前記半導体層はポリシリコンからなることを特徴とする請求項１に記載のディスプレイ。
【請求項４】
前記半導体層は単結晶シリコンからなることを特徴とする請求項１に記載のディスプレイ。
【請求項５】
前記半導体層はＮ型の半導体であることを特徴とする請求項１から４の何れか一項に記載のディスプレイ。
【請求項６】
前記半導体層はＰ型の半導体であることを特徴とする請求項１から４の何れか一項に記載のディスプレイ。
【請求項７】
前記デコーダ回路は、第１の定電位が供給される第１の電源線と、前記第１の定電位と異なる第２の定電位が供給される第２の電源線とを具備し、
前記複数の第２のスイッチング素子は、前記第１の電源線に接続されたプリチャージ用スイッチング素子と、前記第２の電源線に接続されたディスチャージ用スイッチング素子とを含むことを特徴とする請求項１から６の何れか一項に記載のディスプレイ。
【請求項８】
前記ディスプレイは前記複数の第２のスイッチング素子を制御する制御手段を具備し、
該制御手段は、前記デコーダ回路に含まれる全ての前記走査線選択部のディスチャージ用スイッチング素子をオフし、前記デコーダ回路に含まれる全ての前記走査線選択部のプリチャージ用スイッチング素子をオンすることにより、前記第１の電源線から前記全ての走査線選択部に電荷を蓄積するプリチャージ動作を行い、次いで、前記全ての走査線選択部のプリチャージ用スイッチング素子をオフし、前記複数の走査線のうち選択されない走査線に接続された走査線選択部のディスチャージ用スイッチング素子をオンすることにより、該走査線選択部から前記第２の電源線に前記電荷を放電するディスチャージ動作を行い、前記複数の走査線のうち選択される走査線にのみ前記走査信号を出力することを特徴とする請求項７に記載のディスプレイ。
【請求項９】
前記複数の第２のスイッチング素子は前記複数の走査線のうち一本に接続された信号出力用スイッチング素子を更に含み、前記走査線選択部は前記プリチャージ用スイッチング素子と前記信号出力用スイッチング素子とを接続する配線上に電荷を蓄積する容量を具備することを特徴とする請求項７に記載のディスプレイ。
【請求項１０】
前記ディスプレイは前記複数の第２のスイッチング素子を制御する制御手段を具備し、
該制御手段は、前記デコーダ回路に含まれる全ての前記走査線選択部のディスチャージ用スイッチング素子及び信号出力用スイッチング素子をオフし、前記デコーダ回路に含まれる全ての前記走査線選択部のプリチャージ用スイッチング素子をオンすることにより、前記第１の電源線から前記全ての走査線選択部及び前記容量に電荷を蓄積するプリチャージ動作を行い、次いで、前記全ての走査線選択部のプリチャージ用スイッチング素子をオフし、前記複数の走査線のうち選択されない走査線に接続された走査線選択部のディスチャージ用スイッチング素子をオンすることにより、該走査線選択部及び該走査線選択部の容量から前記第２の電源線に前記電荷を放電するディスチャージ動作を行い、前記全ての走査線選択部の信号出力用スイッチング素子をオンし、前記複数の走査線のうち選択される走査線にのみ前記走査信号を出力することを特徴とする請求項９に記載のディスプレイ。
【請求項１１】
前記デコーダ回路はＮＯＲ型とされたことを特徴とする請求項１から１０の何れか一項に記載のディスプレイ。
【請求項１２】
前記第１の複数のスイッチング素子と、前記複数の第２のスイッチング素子とは何れも逆スタガ構造のトランジスタであることを特徴とする請求項１から１１の何れか一項に記載のディスプレイ。
【請求項１３】
前記第１の複数のスイッチング素子と、前記複数の第２のスイッチング素子とは何れもコプラナ構造のトランジスタであることを特徴とする請求項１から１１の何れか一項に記載のディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス駆動方式のディスプレイに関する。
【背景技術】
【０００２】
アクティブマトリクス駆動方式のディスプレイは、複数の走査線と、平面視してこれら走査線に対して直交した信号線と、これら走査線とこれら信号線との各交差部に配置された複数の薄膜トランジスタと、各薄膜トランジスタに接続された複数の画素電極とを基板上に有する。これら画素電極及び薄膜トランジスタをマトリクス状に配列した部分が表示部となっており、周辺駆動回路から表示部に信号が出力されることによって表示部で映像表示が行われる。周辺駆動回路は、各信号線にデータ信号を出力するデータドライバと、各走査線に走査信号を出力する走査ドライバとから構成されている（例えば、特許文献１参照。）。走査ドライバには単結晶シリコンのトランジスタが用いられ、特に走査ドライバがＮチャネル型のトランジスタとＰチャネル型のトランジスタを組み合わせたＣＭＯＳ回路である。また、走査ドライバがデータドライバとは別に又は一体となってチップ化されている。
【特許文献１】特開平９−３１１６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、走査ドライバをチップ化すると、走査ドライバをＣＯＧ（Chip On Glass）方式で基板上に搭載しなければならない。そのため、走査ドライバを実装するためのスペースを基板に確保しなければならないので、ディスプレイが大型になってしまう。
【０００４】
また、表示部の薄膜トランジスタにはアモルファスシリコンが用いられるため、単結晶シリコンを含む走査ドライバのトランジスタとは別工程で製造する必要がある。加えて、走査ドライバがＣＭＯＳ回路であるから、走査ドライバの製造に際してはＰチャネル型トランジスタのパターニング工程と、Ｎチャネル型トランジスタのパターニング工程とを必要とし、更に、完成した走査ドライバの実装工程も必要とする。そのため、ディスプレイの製造には多くの工程を必要としていた。
【０００５】
そこで、本発明は、上記のような課題を解決しようとしてなされたものであり、製造の工程を簡略化することができ、小型化されたディスプレイを提供することを目的とする。
【課題を解決するための手段】
【０００６】
以上の課題を解決するために、請求項１に係る発明は、基板に複数の走査線と、該複数の走査線に接続されて該走査線に走査信号を出力する走査回路部と、前記基板の表示領域において前記複数の走査線のそれぞれに接続されて、前記走査信号によって駆動される複数の第１のスイッチング素子とを有したディスプレイにおいて、前記走査回路部は、前記複数の走査線のそれぞれに接続されて該複数の走査線に走査信号を供給する複数の走査線選択部を有するデコーダ回路を具備し、前記複数の走査線選択部はそれぞれ、前記第１のスイッチング素子と同一材料の半導体層を有する複数の第２のスイッチング素子を含むことを特徴とする。
【０００７】
請求項１に係る発明によれば、複数の第２のスイッチング素子と表示領域の複数の第１のスイッチング素子が同一材料の半導体層を有するため、表示領域の複数の第１のスイッチング素子を基板上に形成するに際して同時に複数の第２のスイッチング素子も形成することができる。そのため、ディスプレイの製造の工程を簡略化することができる。
【０００８】
また、基板上に走査回路部が具備するデコーダ回路を構成する走査線選択部に含まれる複数の第２のスイッチング素子が形成されているから、チップ型の走査ドライバを別途製造する必要もなく、更にはチップ型の走査ドライバを実装する必要もなくなる。そのため、ディスプレイの製造工程を簡略化することができ、更にディスプレイを小型化することができる。
【０００９】
請求項２に係る発明は、請求項１に記載のディスプレイにおいて、前記半導体層はアモルファスシリコンからなることを特徴とする。
【００１０】
請求項２に係る発明によれば、表示領域に形成される第１の複数のスイッチング素子の半導体層と、走査回路部が具備するデコーダ回路を構成する走査線選択部に含まれる複数の第２のスイッチング素子の半導体層とが何れもアモルファスシリコンからなるので、それらトランジスタのパターニングを簡略化することができる。そのため、ディスプレイの製造工程も簡略化することができる。
【００１１】
請求項３に係る発明は、請求項１に記載のディスプレイにおいて、前記半導体層はポリシリコンからなることを特徴とする。
【００１２】
請求項４に係る発明は、請求項１に記載のディスプレイにおいて、前記半導体層は単結晶シリコンからなることを特徴とする。
【００１３】
請求項５に係る発明は、請求項１から４の何れか一項に記載のディスプレイにおいて、前記半導体層はＮ型の半導体であることを特徴とする。
【００１４】
請求項６に係る発明は、請求項１から４の何れか一項に記載のディスプレイにおいて、前記半導体層はＰ型の半導体であることを特徴とする。
【００１５】
請求項７に係る発明は、請求項１から６の何れか一項に記載のディスプレイにおいて、前記デコーダ回路は、第１の定電位が供給される第１の電源線と、前記第１の定電位と異なる第２の定電位が供給される第２の電源線とを具備し、前記複数の第２のスイッチング素子は、前記第１の電源線に接続されたプリチャージ用スイッチング素子と、前記第２の電源線に接続されたディスチャージ用スイッチング素子とを含むことを特徴とする。
【００１６】
請求項８に係る発明は、請求項７に記載のディスプレイにおいて、前記ディスプレイは前記複数の第２のスイッチング素子を制御する制御手段を具備し、該前記ディスプレイは前記複数の第２のスイッチング素子を制御する制御手段を具備し、該制御手段は、前記デコーダ回路に含まれる全ての前記走査線選択部のディスチャージ用スイッチング素子をオフし、前記デコーダ回路に含まれる全ての前記走査線選択部のプリチャージ用スイッチング素子をオンすることにより、前記第１の電源線から前記全ての走査線選択部に電荷を蓄積するプリチャージ動作を行い、次いで、前記全ての走査線選択部のプリチャージ用スイッチング素子をオフし、前記複数の走査線のうち選択されない走査線に接続された走査線選択部のディスチャージ用スイッチング素子をオンすることにより、該走査線選択部から前記第２の電源線に前記電荷を放電するディスチャージ動作を行い、前記複数の走査線のうち選択される走査線にのみ前記走査信号を出力することを特徴とする。
【００１７】
請求項９に係る発明は、請求項７に記載のディスプレイにおいて、前記複数の第２のスイッチング素子は前記複数の走査線のうち一本に接続された信号出力用スイッチング素子を更に含み、前記走査線選択部は前記プリチャージ用スイッチング素子と前記信号出力用スイッチング素子とを接続する配線上に電荷を蓄積する容量を具備することを特徴とする。
【００１８】
請求項１０に係る発明は、請求項９に記載のディスプレイにおいて、前記ディスプレイは前記複数の第２のスイッチング素子を制御する制御手段を具備し、該制御手段は、前記デコーダ回路に含まれる全ての前記走査線選択部のディスチャージ用スイッチング素子及び信号出力用スイッチング素子をオフし、前記デコーダ回路に含まれる全ての前記走査線選択部のプリチャージ用スイッチング素子をオンすることにより、前記第１の電源線から前記全ての走査線選択部及び前記容量に電荷を蓄積するプリチャージ動作を行い、次いで、前記全ての走査線選択部のプリチャージ用スイッチング素子をオフし、前記複数の走査線のうち選択されない走査線に接続された走査線選択部のディスチャージ用スイッチング素子をオンすることにより、該走査線選択部及び該走査線選択部の容量から前記第２の電源線に前記電荷を放電するディスチャージ動作を行い、前記全ての走査線選択部の信号出力用スイッチング素子をオンし、前記複数の走査線のうち選択される走査線にのみ前記走査信号を出力することを特徴とする。
【００１９】
請求項１１に係る発明は、請求項１から１０の何れか一項に記載のディスプレイにおいて、前記デコーダ回路はＮＯＲ型とされたことを特徴とする。
【００２０】
請求項１２に係る発明は、請求項１から１１の何れか一項に記載のディスプレイにおいて、前記第１の複数のスイッチング素子と、前記複数の第２のスイッチング素子とは何れも逆スタガ構造のトランジスタであることを特徴とする。
【００２１】
請求項１３に係る発明は、請求項１から１１の何れか一項に記載のディスプレイにおいて、前記第１の複数のスイッチング素子と、前記複数の第２のスイッチング素子とは何れもコプラナ構造のトランジスタであることを特徴とする。
【発明の効果】
【００２２】
本発明によれば、ディスプレイの製造工程を簡略化することができるとともに、ディスプレイを小型化することができる。
【発明を実施するための最良の形態】
【００２３】
以下に、本発明を実施するための最良の形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００２４】
図１は、液晶ディスプレイ１の斜視図である。図１に示すように、液晶ディスプレイ１は液晶ディスプレイパネル２と、液晶ディスプレイパネル２に搭載されたＬＳＩチップ３とから構成されている。
【００２５】
液晶ディスプレイパネル２は、映像の表示が行われる表示部２０と、表示部２０の右側に設けられた走査回路部５０とを有する。図２は、表示部２０の回路構成とともに液晶ディスプレイ１を示した概略図である。図２に示すように、表示部２０においては、水平方向に延在した複数の走査線２１が絶縁性透明基板１０上に形成され、走査線２１に対して絶縁された信号線２２が平面視して走査線２１に直交するよう絶縁性透明基板１０上に形成されている。これら走査線２１とこれら信号線２２との各交差部に薄膜トランジスタ２３が配置され、走査線２１と信号線２２によって囲まれた各囲繞領域に画素電極２４が配置され、複数の薄膜トランジスタ２３及び複数の画素電極２４が表示部２０内においてマトリクス状に配列されている。水平方向に一列に配列された複数の薄膜トランジスタ２３のゲートが共通の走査線２１に接続され、垂直方向に一列に配列された複数の薄膜トランジスタ２３のソースとドレインの一方が共通の信号線２２に接続され、薄膜トランジスタ２３のソースとドレインの他方が画素電極２４にそれぞれ接続されている。走査線２１、信号線２２、薄膜トランジスタ２３及び画素電極２４等が形成された絶縁性透明基板１０に、対向共通電極が形成された対向基板１１（図１に図示）を対向させ、この対向基板１１と絶縁性透明基板１０との間に液晶を封止することで、液晶ディスプレイパネル２の表示部２０が構成される。
【００２６】
図１に示されたＬＳＩチップ３がＣＯＧ（Chip On Glass）方式で絶縁性透明基板１０上に搭載されて、信号線２２及び走査回路部５０に接続されたバス配線５１に接続される。ＬＳＩチップ３はデータドライバ５２及びゲートコントローラ５３が内蔵されており、ゲートコントローラ５３は定電圧電源を走査回路部５０に供給する電源供給部５４を具備する。データドライバからは各信号線２２にデータ信号が出力される。ゲートコントローラ５３からはバス配線５１に電源供給部５４からの定電圧信号及びゲート制御信号が出力され、これらの信号が走査回路部５０のデコーダ回路においてデコードされて、各走査線２１に走査信号が出力される。
【００２７】
薄膜トランジスタ２３は三端子のスイッチング素子であり、薄膜トランジスタ２３はドレインとソースとの間の半導体層を有するが、薄膜トランジスタ２３の半導体層はアモルファスシリコンからなる。走査線２１、信号線２２、薄膜トランジスタ２３及び画素電極２４等は、気相成長法、フォトレジスト法、エッチング法等を適宜行うことでパターニングされたものである。
【００２８】
図３は、走査回路部５０の概略図である。走査回路部５０は、ビット信号Ｓ1〜Ｓnを伝達するｎ（但し、ｎ≧２）本のアドレス信号線ＡＬ1〜ＡＬnと、ビット信号Ｓ1〜Ｓnの反転信号である反転ビット信号ＩＳ1〜ＩＳnを伝達するｎ本の反転アドレス信号線ＩＡＬ1〜ＩＡＬnと、高電圧ＶGHが供給される１本の高電圧電源線ＨＬと、高電圧ＶGHよりも低い低電圧ＶGLが供給される１本の低電圧電源線ＬＬと、イネーブル信号ＯＥを伝達する１本のイネーブル信号線ＥＬと、プリチャージ信号ＰＲＥを伝達する１本のプリチャージ信号線ＰＬと、各走査線２１に接続されたｍ個の走査線選択部ＤＣ1〜ＤＣmと、を有するデコーダ回路を備える。図２におけるバス配線５１は少なくともこれら２ｎ＋４本の配線によって構成されている。ここで、ｍは、表示部２０における走査線２１の本数であり、ｍ≦２nを満たす。
【００２９】
なお、本実施形態では、説明を簡単にするために、ｎを２とし、ｍを４としている。ｎ、ｍの数は特に限定されるものではなく、ｍ≦２nを満たす数であれば良い。
【００３０】
図４は、ＮＯＲ型となるデコーダ回路に含まれる走査線選択部ＤＣ1〜ＤＣ4の等価回路図である。図４に示すように、何れの走査線選択部ＤＣ1〜ＤＣ4も５個の薄膜トランジスタ６１〜６５と、キャパシタ６６とから構成されている。薄膜トランジスタ６１はディスチャージ用スイッチング素子であり、薄膜トランジスタ６４はプリチャージ用スイッチング素子であり、薄膜トランジスタ６５は信号出力用トランジスタである。
【００３１】
これら薄膜トランジスタ６１〜６５は表示部２０の周囲（具体的には表示部２０の右側）において絶縁性透明基板１０上に形成されたものであり、どの薄膜トランジスタ６１〜６５も表示部２０内の薄膜トランジスタ２３の構造と同一の構造を有する。
【００３２】
具体的には、薄膜トランジスタ６１〜６５はそれぞれのドレインとソースとの間の半導体層を有するが、どの薄膜トランジスタ６１〜６５の半導体層も薄膜トランジスタ２３の半導体層と同様にアモルファスシリコンからなる。
【００３３】
また、何れの薄膜トランジスタ６１〜６５も薄膜トランジスタ２３と同一の層構造となっており、例えば薄膜トランジスタ２３が逆スタガ型構造である場合には薄膜トランジスタ６１〜６５も逆スタガ構造であり、例えば薄膜トランジスタ２３がコプラナ型構造である場合には薄膜トランジスタ６１〜６５もコプラナ型構造である。ここで、薄膜トランジスタ６１〜６５及び薄膜トランジスタ２３のゲート等の各構成を平面視したときの形成幅は同じである必要はなく、走査回路部５０または表示部１０のそれぞれに適した形成幅とすることができる。
【００３４】
また、薄膜トランジスタ２３がＮチャネル型のトランジスタである場合には、薄膜トランジスタ６１〜６５も全てＮチャネル型のトランジスタであり、薄膜トランジスタ２３がＰチャネル型のトランジスタである場合には、薄膜トランジスタ６１〜６５も全てＰチャネル型のトランジスタである。なお、Ｎチャネル型のトランジスタとは、半導体層がＮ型の半導体であるトランジスタのことであり、Ｐチャネル型のトランジスタとは、半導体層がＰ型の半導体であるトランジスタのことである。
【００３５】
また、薄膜トランジスタ２３は気相成長法、フォトレジスト法、エッチング法等を適宜行うことでパターニングされたものであるが、薄膜トランジスタ６１〜６５は薄膜トランジスタ２３のパターニングと同時且つ同工程でパターニングされたものである。そのため、液晶ディスプレイ１を製造するに際して、製造工程を簡略化することができる。
【００３６】
なお、薄膜トランジスタ６１〜６５が薄膜トランジスタ２３を同時にパターニングしなくてもよく、薄膜トランジスタ２３のパターニングの前又は後に薄膜トランジスタ６１〜６５をパターニングしても良い。この場合、薄膜トランジスタ２３のパターニングと薄膜トランジスタ６１〜６５のパターニングを連続させる。
【００３７】
以上のように、表示部２０の周囲において薄膜トランジスタ６１〜６５が形成されることで走査回路部５０が具備するデコーダ回路に含まれる走査線選択部ＤＣ1〜ＤＣ4が構成されているから、チップ型の走査ドライバを別途製造する必要もなく、更にはチップ型の走査ドライバを絶縁性透明基板１０に搭載する必要もなくなる。そのため、液晶ディスプレイ１の製造工程を簡略化することができ、更に液晶ディスプレイ１を小型化することができる。
【００３８】
何れの走査線選択部ＤＣ1〜ＤＣ4においても、薄膜トランジスタ６１のゲートがイネーブル信号入力部６７とされ、薄膜トランジスタ６１のソースとドレインのうちの一方が低電圧入力部６８とされ、薄膜トランジスタ６２のゲートがビット信号入力部６９とされ、薄膜トランジスタ６２のゲートがビット信号入力部７０とされ、薄膜トランジスタ６４のゲートがプリチャージ信号入力部７１とされ、薄膜トランジスタ６４のソースとドレインのうちの一方が高電圧入力部７２とされ、薄膜トランジスタ６５のゲートがイネーブル信号入力部７３とされ、薄膜トランジスタ６５のソースとドレインのうちの一方が信号出力部７４とされている。
【００３９】
また、何れの走査線選択部ＤＣ1〜ＤＣ4においても、薄膜トランジスタ６１のソースとドレインのうちの他方は、薄膜トランジスタ６２のソースとドレインのうちのの一方及び薄膜トランジスタ６３のソースとドレインのうちの一方と接続されている。また、何れの走査線選択部ＤＣ1〜ＤＣ4においても、薄膜トランジスタ６２のソースとドレインのうちの他方及び薄膜トランジスタ６３のソースとドレインのうちの他方は、薄膜トランジスタ６４のソースとドレインのうちの他方及び薄膜トランジスタ６５のソースとドレインのうちの他方、更にキャパシタ６６の一方の電極と接続されている。また、何れの走査線選択部ＤＣ1〜ＤＣ4においても、キャパシタ６６の他方の電極が接地されている。
【００４０】
図３に示すように、何れの走査線選択部ＤＣ1〜ＤＣ4においても、イネーブル信号入力部６７及びイネーブル信号入力部７３がイネーブル信号線ＥＬに接続され、プリチャージ信号入力部７１がプリチャージ信号線ＰＬに接続され、高電圧入力部７２が高電圧電源線ＨＬに接続され、低電圧入力部６８が低電圧電源線ＬＬに接続されている。
【００４１】
走査線選択部ＤＣ1の場合には、ビット信号入力部６９がアドレス信号線ＡＬ1に接続され、ビット信号入力部７０がアドレス信号線ＡＬ2に接続され、信号出力部７４が１行目の走査線２１に接続されている。
【００４２】
走査線選択部ＤＣ2の場合には、ビット信号入力部６９が反転アドレス信号線ＩＡＬ1に接続され、ビット信号入力部７０がアドレス信号線ＡＬ2に接続され、信号出力部７４が２行目の走査線２１に接続されている。
【００４３】
走査線選択部ＤＣ3の場合には、ビット信号入力部６９がアドレス信号線ＡＬ1に接続され、ビット信号入力部７０が反転アドレス信号線ＩＡＬ2に接続され、信号出力部７４が３行目の走査線２１に接続されている。
【００４４】
走査線選択部ＤＣ4の場合には、ビット信号入力部６９が反転アドレス信号線ＩＡＬ1に接続され、ビット信号入力部７０が反転アドレス信号線ＩＡＬ2に接続され、信号出力部７４が３行目の走査線２１に接続されている。
【００４５】
アドレス信号線ＡＬ1〜ＡＬ2、反転アドレス信号線ＩＡＬ1〜ＩＡＬ2、高電圧電源線ＨＬ、低電圧電源線ＬＬ、イネーブル信号線ＥＬ及びプリチャージ信号線ＰＬはバス配線５１を介してＬＳＩチップ３に接続されている。
【００４６】
ＬＳＩチップ３が内蔵するゲートコントローラ５３が具備する電源供給部５４は、高電圧ＶGHを高電圧電源線ＨＬに印加するとともに、低電圧ＶGLを低電圧電源線ＬＬに印加する。ゲートコントローラ５３は、ビット信号Ｓ1をアドレス信号線ＡＬ1に出力し、反転ビット信号ＩＳ1を反転アドレス信号線ＩＡＬ1に出力し、ビット信号Ｓ2をアドレス信号線ＡＬ2に出力し、反転ビット信号ＩＳ2を反転アドレス信号線ＩＡＬ2に出力し、イネーブル信号ＯＥをイネーブル信号線ＥＬに出力し、プリチャージ信号ＰＲＥをプリチャージ信号線ＰＬに出力する。ビット信号Ｓ1、ビット信号Ｓ2をそれぞれ反転するインバータ８１、インバータ８２はゲートコントローラ５３に設けられている。
【００４７】
図５には、ビット信号Ｓ1、ビット信号Ｓ2、イネーブル信号ＯＥ及びプリチャージ信号ＰＲＥのタイミングが示されている。ビット信号Ｓ1は周期的にローとハイに切り替わり、ビット信号Ｓ1の周期は２Ｔである。ビット信号Ｓ2は周期的にローとハイに切り替わり、ビット信号Ｓ2の周期は４Ｔである。イネーブル信号ＯＥは周期的にローとハイに切り替わり、イネーブル信号ＯＥの周期はＴであるが、イネーブル信号ＯＥの初期位相がビット信号Ｓ1及びビット信号Ｓ2の初期位相に対してＴ／４だけずれている。プリチャージ信号ＰＲＥは、周期Ｔ毎にハイレベルのパルスとなる信号である。
【００４８】
図５に示すようなビット信号Ｓ1、ビット信号Ｓ2、イネーブル信号ＯＥ及びプリチャージ信号ＰＲＥが走査線選択部ＤＣ1に入力される。また、反転ビット信号ＩＳ1、ビット信号Ｓ2、イネーブル信号ＯＥ及びプリチャージ信号ＰＲＥが走査線選択部ＤＣ2に入力される。ビット信号Ｓ1、反転ビット信号ＩＳ2、イネーブル信号ＯＥ及びプリチャージ信号ＰＲＥが走査線選択部ＤＣ3に入力される。反転ビット信号ＩＳ1、反転ビット信号ＩＳ2、イネーブル信号ＯＥ及びプリチャージ信号ＰＲＥが走査線選択部ＤＣ4に入力される。
【００４９】
走査線選択部ＤＣ1〜ＤＣ4の動作について説明する。周期の最初にプリチャージ信号入力部７１がハイレベルになると、薄膜トランジスタ６４がオンになるので、高電圧電源線ＨＬを介して走査線選択部に正孔が流入する。流入した正孔はキャパシタ６６を含む走査線選択部に蓄積されて、走査線選択部の内部は高電圧となる（プリチャージ）。この時、ビット信号入力部６９及びビット信号入力部７０がともにローレベルである場合には、薄膜トランジスタ６２及び薄膜トランジスタ６３の両方がオフになるから、走査線選択部の内部における、薄膜トランジスタ７３と、薄膜トランジスタ６２及び薄膜トランジスタ６３によって挟まれた部分のみ高電圧となる。一方、ビット信号入力部６９及びビット信号入力部７０のうち少なくとも一方がハイレベルの場合には、薄膜トランジスタ６２及び薄膜トランジスタ６３の少なくとも一方がオンになるから、走査線選択部の内部における、薄膜トランジスタ７３と、薄膜トランジスタ６１によって挟まれた部分が高電圧となる。その後、プリチャージ信号入力部７１がローレベルになり、その後イネーブル信号入力部６７，７３がハイレベルになると、ビット信号入力部６９及びビット信号入力部７０がともにローレベルである場合には、キャパシタ６６に蓄積された正孔は低電圧入力部６８を介して低電圧電源線ＬＬに放電されないで、走査選択部の内部は最初のプリチャージによる高電圧が保持されるため、信号出力部７４がハイレベルになる。一方、ビット信号入力部６９及びビット信号入力部７０のうち少なくとも一方がハイレベルの場合には、キャパシタ６６を含む走査線選択部に蓄積された正孔は低電圧入力部６８を介して低電圧電源線ＬＬに放電されて走査線選択部の内部が低電圧となる（ディスチャージ）ため、信号出力部７４がローレベルになる。
【００５０】
従って、図５に示すように、最初の周期では、ビット信号Ｓ1、ビット信号Ｓ2がともにローレベルであるから、アドレス信号線ＡＬ1に接続された走査線選択部ＤＣ1のビット信号入力部６９及びアドレス信号線ＡＬ2に接続された走査線選択部ＤＣ1のビット信号入力部７０には、ともにローレベルのビット信号Ｓ1、Ｓ2が入力され、イネーブル信号ＯＥ及びプリチャージ信号ＰＲＥによって走査線選択部ＤＣ1からの走査信号Ｘ1がハイレベルとなって１行目の走査線２１に出力される。一方、走査線選択部ＤＣ2〜ＤＣ4のビット信号入力部６９又は７０の少なくとも一方は反転アドレス信号線ＩＡＬ1又はＩＡＬ2に接続されているので、走査線選択部ＤＣ2〜ＤＣ4のビット信号入力部６９又は７０の少なくとも一方にハイレベルの反転ビット信号ＩＳ1又はＩＳ2が入力され、イネーブル信号ＯＥ及びプリチャージ信号ＰＲＥによって走査線選択部ＤＣ2〜ＤＣ4からの各走査信号Ｘ2〜Ｘ4が何れもローレベルとなって、それぞれ２〜４行目の走査線２１に出力される。
【００５１】
次の周期では、ビット信号Ｓ1がハイレベル、ビット信号Ｓ2がローレベルであるので、走査線選択部ＤＣ2からの走査信号Ｘ2だけがハイレベルとなって２行目の走査線２１に出力され、残りの各走査信号Ｘ1、Ｘ3及びＸ4が何れもローレベルとなって、それぞれ１、３及び４行目の走査線２１に出力される。続く第３の周期では走査信号Ｘ3、第４の周期では走査信号Ｘ4だけがハイレベルとなって、それぞれ３行目、４行目の走査線２１に出力される。
【００５２】
図５に示すように、走査信号Ｘ1〜走査信号Ｘ4は、イネーブル信号ＯＥがハイレベルになるのに同期して順次ハイレベルになる。即ち、最初の周期では走査信号Ｘ1がハイレベルになり、次の周期では走査信号Ｘ2がハイレベルになり、その次の周期では走査信号Ｘ3がハイレベルになり、その次の周期では走査信号Ｘ4がハイレベルになる。走査信号Ｘ4がハイレベルになった後は、再び走査信号Ｘ1がハイレベルになって、以後走査信号Ｘ1〜走査信号Ｘ4が順次ハイレベルになることが繰り返され、走査線２１の順次走査が可能となる。
【００５３】
図５に示された信号ａ1は、走査線選択部ＤＣ1のキャパシタ６６の一方の電極の電圧を表し、信号ａ2は、走査線選択部ＤＣ2のキャパシタ６６の一方の電極の電圧を表し、信号ａ3は、走査線選択部ＤＣ3のキャパシタ６６の一方の電極の電圧を表し、信号ａ4は、走査線選択部ＤＣ4のキャパシタ６６の一方の電極の電圧を表す。
【００５４】
なお、本発明は、上記実施の形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良並びに設計の変更を行っても良い。
【００５５】
上記実施形態では、薄膜トランジスタ２３、薄膜トランジスタ６１〜６５の何れもがアモルファスシリコンからなる半導体層を有していた。それに対して、薄膜トランジスタ２３の半導体層と、薄膜トランジスタ６１〜６５の半導体層とが何れもポリシリコン又は単結晶シリコンからなっても良い。
【００５６】
また、各走査線選択部ＤＣ1〜ＤＣ4は、薄膜トランジスタ６５及びキャパシタ６６を省略した構成としても良い。この場合、周期の最初にプリチャージ信号ＰＲＥがハイレベルとなり、走査線選択部がプリチャージされて走査線選択部の内部が高電圧となるが、薄膜トランジスタ６５がないので、プリチャージと同時に全ての走査線選択部の信号出力部７４がハイレベルとなる。このとき、各走査線２１は何れもハイレベルとなっている。その後、プリチャージ信号ＰＲＥがローレベルとなり、その後イネーブル信号ＯＥがハイレベルになると、走査線選択部のうち、ビット信号入力部６９及びビット信号入力部７０がともにローレベルとなる一つの走査線選択部はディスチャージされないため、信号出力部７４がハイレベルのままとなる。一方、残りの走査線選択部はディスチャージされ、走査線選択部の内部が低電圧となって信号出力部７４がローレベルとなることにより、一つの走査線２１だけをハイレベルとして選択することができる。
【００５７】
また、上記実施形態は、薄膜トランジスタ６１と薄膜トランジスタ６５との間に２個の薄膜トランジスタ６２，６３を並列接続することによって、ＮＯＲ型となる２ビットのデコーダ回路の走査線選択部ＤＣ1〜ＤＣ4を構成し、ビット信号Ｓ1、ビット信号Ｓ2の２ビットの信号をデコードすることで４本の走査線２１を順次選択したが、ＮＯＲ型となるｎビットのデコーダ回路とする場合には、走査線選択部ＤＣ1〜ＤＣmにそれぞれ含まれる薄膜トランジスタ６１と薄膜トランジスタ６５との間にｎ個の薄膜トランジスタ（これら薄膜トランジスタも薄膜トランジスタ２３の構造と同一の構造を有する。）を並列接続すれば良い。この場合、ｎ組の対となるアドレス信号線と反転アドレス信号線とのうち何れか一本とｎ個の薄膜トランジスタのうち何れか一つに形成されたゲートとを、全ての走査線選択部接続ＤＣ1〜ＤＣmにおいて組み合わせが重複しないように一対一接続し、更に、ｉ≦ｎを満たすｉ番目のアドレス信号線ＡＬiに入力されるビット信号Ｓiを周期２iＴでローとハイに切り替わるものにすることで、最大２n本の走査線２１を順次選択することができる。ｎ＝８とすると、ビット信号Ｓ1〜ビット信号Ｓ8の８ビットで最大２５６本の走査線２１を順次選択することができる。従って、例えば２４０本の走査線２１を走査する場合、走査回路部５０が具備するデコーダ回路に必要な配線数は、アドレス信号線ＡＬ1〜ＡＬ8、アドレス信号線ＩＡＬ1〜ＩＡＬ8、高電圧電源線ＨＬ、低電圧電源線ＬＬ、イネーブル信号線ＥＬ及びプリチャージ信号線ＰＬの合計２０本であり、走査回路部５０において配線が占める面積は、従来の走査ドライバの実装面積よりも遙かに少ない。
【００５８】
また、上記実施形態では、走査回路部５０が表示部２０の右側に設けられているが、表示部２０の下側、上側又は左側に設けられていても良い。また、走査回路部５０が表示部２０の下側、上側、左側、右側のうち少なくとも２つの領域に均等に分割されても良い。
【００５９】
また、上記実施形態では、液晶ディスプレイ１に本発明を適用したが、表示部内において１画素につき１又は複数の薄膜トランジスタが設けられたディスプレイ（例えば、エレクトロルミネッセンス素子を画素として用いたエレクトロルミネッセンスディスプレイ）に本発明を適用しても良い。このようなディスプレイにおいても、表示部が形成された基板上であって表示部の周囲には、複数の薄膜トランジスタを組み合わせた走査回路部が形成されているが、走査回路部の薄膜トランジスタは、表示部の薄膜トランジスタの構造と同一の構造を有している。
【図面の簡単な説明】
【００６０】
【図１】本発明を適用した液晶ディスプレイ１の斜視図である。
【図２】液晶ディスプレイ１の概略図である。
【図３】走査回路部５０の概略図である。
【図４】走査線選択部ＤＣ1〜ＤＣ4の等価回路図である。
【図５】ビット信号Ｓ1，Ｓ2、走査信号Ｘ1〜Ｘ4、イネーブル信号ＯＥ、プリチャージ信号ＰＲＥのタイミングチャートである。
【符号の説明】
【００６１】
１  液晶ディスプレイ
１０  絶縁性透明基板（基板）
２０  表示部
２３  薄膜トランジスタ（表示部のトランジスタ）
６１〜６５  薄膜トランジスタ（走査回路部のトランジスタ）
５０  走査回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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