(57)【要約】【課題】クロック信号に同期されてデータ信号をラッチする場合、不要な充放電電流を発生せず、データ信号の入力が、クロック信号のセットアップタイミング、ホールドタイミングに合わずなくてもラッチが可能なデータラッチ回路を提供する。【解決手段】クロック信号をデータ信号のホールドタイミングと同じタイミング遅延させた第１クロック信号と、その信号を反転した第２クロック信号とを出力し、前記第１クロック信号及び前記データ信号の第１遷移時点に応答して、第１データ遷移感知信号を出力し、前記第２クロック信号及び前記データ信号の第２遷移時点に応答して、第２データ遷移感知信号を出力するデータ入力制御部と、前記第１データ遷移感知信号に応答して、前記データ信号のラッチを開始し、前記第２データ遷移感知信号に応答して、前記データ信号のラッチを終了するデータラッチ回路を提供する。【選択図】図５
2006287906.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に同期してデータ信号をラッチするデータラッチ回路において、
前記クロック信号を前記データ信号のホールドタイミングと同じホールドタイミングだけ遅延させた第１クロック信号と、その信号を反転した第２クロック信号とを出力するホールドタイミング遅延部と、
前記第１クロック信号及び前記データ信号の第１遷移時点に応答して、第１データ遷移感知信号を出力し、前記第２クロック信号及び前記データ信号の第２遷移時点に応答して、第２データ遷移感知信号を出力するデータ入力制御部と、
前記第１データ遷移感知信号に応答して、前記データ信号のラッチを開始し、前記第２データ遷移感知信号に応答して、前記データ信号のラッチを終了するデータラッチ部と
を備えることを特徴とする半導体装置のデータラッチ回路。
【請求項２】
前記ホールドタイミング制御部は、
前記クロック信号を受け取って、前記データ信号のホールドタイミングと同じホールドタイミングだけ遅延させるための遅延部と、
該遅延部から出力されるクロック信号をバッファリングして出力するためのバッファ部と、
前記遅延部から出力されるクロック信号を反転して出力するための反転部
とを備えることを特徴とする請求項１に記載の半導体装置のデータラッチ回路。
【請求項３】
前記遅延部は、直列接続された２個のインバータを備えることを特徴とする請求項２に記載の半導体装置のデータラッチ回路。
【請求項４】
前記バッファ部は、前記直列接続された２個のインバータを備えることを特徴とする請求項３に記載の半導体装置のデータラッチ回路。
【請求項５】
前記反転部は、前記遅延部から出力されるクロック信号を反転して出力するためのインバータを備えることを特徴とする請求項４に記載の半導体装置のデータラッチ回路。
【請求項６】
前記データラッチ部は、前記データ信号のラッチ開始に応答して、前記データ入力制御部から出力される前記第１データ遷移感知信号を非アクティブにし、前記データ信号のラッチ終了に応答して、前記データ入力制御部から出力される前記第２データ遷移感知信号を非アクティブにするためのフィードバック信号を出力することを特徴とする請求項１に記載の半導体装置のデータラッチ回路。
【請求項７】
前記データ入力制御部は、
前記第２クロック信号と前記データ信号と前記フィードバック信号とを論理積して、前記第１データ遷移感知信号を出力するための第１論理積手段と、
前記第１クロック信号と前記データ信号と前記フィードバック信号とを論理積して、前記第２データ遷移感知信号を出力するための第２論理積手段と
を備えることを特徴とする請求項６に記載の半導体装置のデータラッチ回路。
【請求項８】
前記第１論理積手段は、
前記第２クロック信号と前記データ信号と前記フィードバック信号とを受け取るＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力を反転して、前記第１データ遷移感知信号として出力するためのインバータと
を備えることを特徴とする請求項７に記載の半導体装置のデータラッチ回路。
【請求項９】
前記第２論理積手段は、
前記第１クロック信号と前記データ信号と前記フィードバック信号とを受け取って、前記第２データ遷移感知信号として出力するためのＮＯＲゲートを備えることを特徴とする請求項８に記載の半導体装置のデータラッチ回路。
【請求項１０】
前記データラッチ部は、
前記クロック信号のクロッキングに対応して、第１及び第２ノードをプリチャージさせるためのプリチャージ部と、
前記第１データ遷移感知信号に応答して、前記第１ノードまたは前記第２ノードを放電させることでデータ信号を格納し、前記第２データ遷移感知信号に応答して、前記放電されたノードを充電させることで格納されたデータ信号をリセットさせるためのデータ格納部と、
前記第１ノード及び前記第２ノードの充放電状態に対応して、データ信号をラッチし出力するラッチ出力部と
を備えることを特徴とする請求項１に記載の半導体装置のデータラッチ回路。
【請求項１１】
前記データ格納部は、
前記第１ノードと前記第２ノードとをクロスカップルで感知及び増幅するための増幅部と、
前記第１データ遷移感知信号に応答して、前記第１ノードを放電させ、前記第２ノードを充電させ、前記第２データ遷移感知信号に応答して、前記第２ノードを放電させ、前記第１ノードを充電させるための充放電制御部と、
前記クロック信号のクロッキングに応答して、前記充放電制御部により充放電される電流をシンクするための電流伝達部と
を備えることを特徴とする請求項１０に記載の半導体装置のデータラッチ回路。
【請求項１２】
前記ラッチ出力部は、
前記第１ノードの状態に応答して、第３ノードをプルアップするためのプルアップ部と、
前記第２ノードの状態に応答して、前記第３ノードをプルダウンするためのプルダウン部と、
前記第３ノードに伝達された信号をラッチして出力し、前記ラッチされた信号を利用して、前記第１データ遷移感知信号または前記第２データ遷移感知信号を非アクティブにするためのフィードバック信号を前記データ入力制御部に出力するデータ信号ラッチと
を備えることを特徴とする請求項１０に記載の半導体装置のデータラッチ回路。
【請求項１３】
前記プリチャージ部は、
前記クロック信号に応答して、電源電圧を前記第１ノードに提供するための第１ＭＯＳトランジスタと、
前記クロック信号に応答して、前記電源電圧を前記第２ノードに提供するための第２ＭＯＳトランジスタと、
前記クロック信号に応答して、前記第１ノードと前記第２ノードとの両電位を同じにするために第３ＭＯＳトランジスタと
を備えることを特徴とする請求項１０に記載の半導体装置のデータラッチ回路。
【請求項１４】
前記増幅部は、
前記第１ノードにゲートが接続され、一方が電源電圧に接続された第１ＭＯＳトランジスタと、
前記第１ノードにゲートが接続され、一方が前記第１ＭＯＳトランジスタの他方に接続された第２ＭＯＳトランジスタと、
前記第２ノードにゲートが接続され、一方が前記電源電圧に接続された第３ＭＯＳトランジスタと、
前記第２ノードにゲートが接続され、一方が前記第３ＭＯＳトランジスタの他方に接続された第４ＭＯＳトランジスタと
を備えることを特徴とする請求項１１に記載の半導体装置のデータラッチ回路。
【請求項１５】
前記充放電制御部は、
前記第１データ遷移感知信号に応答して、前記第１ノードを放電させるために、前記第４ＭＯＳトランジスタの他方に一方が接続された第５ＭＯＳトランジスタと、
前記第２データ遷移感知信号に応答して、前記第２ノードを放電させるために、前記第２ＭＯＳトランジスタの他方に一方が接続された第６ＭＯＳトランジスタと
を備えることを特徴とする請求項１４に記載の半導体装置のデータラッチ回路。
【請求項１６】
前記電流伝達部は、
前記クロック信号がゲートに印加され、前記第５及び第６ＭＯＳトランジスタの他方と接地電圧供給端との間に接続された第７ＭＯＳトランジスタを備えることを特徴とする請求項１５に記載の半導体装置のデータラッチ回路。
【請求項１７】
前記プルアップ部は、
前記第１ノードとゲートとが接続され、一方と他方とがそれぞれ電源電圧供給端と前記第３ノードとに接続された第１ＭＯＳトランジスタを備えることを特徴とする請求項１２に記載の半導体装置のデータラッチ回路。
【請求項１８】
前記プルダウン部は、
前記第２ノードに印加された信号を反転するための第１インバータと、
該第１インバータの出力信号をゲートに受け取り、一方と他方とがそれぞれ接地電圧供給端と前記第３ノードとに接続された第２ＭＯＳトランジスタと
を備えることを特徴とする請求項１７に記載の半導体装置のデータラッチ回路。
【請求項１９】
前記データ信号ラッチは、
前記第３ノードに印加された信号をラッチするために、入力と出力とが交互に接続された第２及び第３インバータと、
該第３インバータの出力を反転して、ラッチされたデータとして出力するための第４インバータと
を備え、
前記第２インバータの出力として、前記フィードバック信号を出力することを特徴とする請求項１８に記載の半導体装置のデータラッチ回路。
【請求項２０】
クロック信号に同期されて、データ信号をラッチするデータラッチ回路において、
前記クロック信号を前記データ信号のホールドタイミングと同じホールドタイミングだけ遅延させた遅延クロック信号を出力するホールドタイミング遅延部と、
前記遅延クロック信号のアクティブ区間に前記データ信号を受け取って、データ入力信号を出力するデータ入力制御部と、
前記データ入力信号に対応するデータ信号をラッチするデータラッチ部と
を備えることを特徴とする半導体装置のデータラッチ回路。
【請求項２１】
前記データラッチ部は、ラッチされたデータ信号を利用して、前記データ入力信号を非アクティブにするためのフィードバック信号を前記入力制御部に出力することを特徴とする請求項２０に記載の半導体装置のデータラッチ回路。
【請求項２２】
前記データラッチ部は、
前記データ入力信号を伝達するための伝達部と、
前記伝達部により伝達されたデータ入力信号を感知及び増幅するための感知増幅部と、
前記感知増幅部により増幅されたデータをラッチして出力し、ラッチされた信号を利用して、前記フィードバック信号として出力するための出力ラッチ部と、
前記クロック信号に応答して、前記伝達部及び感知増幅部をイネーブルさせるためのイネーブル部と
を備えることを特徴とする請求項２１に記載の半導体装置のデータラッチ回路。
【請求項２３】
半導体装置でデータ信号をラッチする方法において、
クロック信号をホールドタイミングと同じホールドタイミングだけ遅延させた遅延クロック信号を出力するステップと、
前記遅延クロック信号の第１状態が維持される区間の間、入力されるデータ信号の第１遷移時点に合せて、データ信号のラッチを開始するステップと、
前記遅延クロック信号の第２状態が維持される区間の間、入力されるデータ信号の第２遷移時点に合せて、前記データ信号のラッチを終了するステップと
を含むことを特徴とする半導体装置のデータラッチ方法。
【請求項２４】
前記データ信号のラッチを開始するステップは、
前記遅延クロック信号の第１状態が維持される区間の間、入力された前記データ信号の第１遷移時点に対応する入力開始信号をアクティブにし出力するステップと、
前記アクティブになった入力開始信号により伝達されたデータ信号を感知するステップと、
前記感知されたデータ信号を増幅するステップと、
前記増幅されたデータ信号をラッチし出力するステップと
を含むことを特徴とする請求項２３に記載の半導体装置のデータラッチ方法。
【請求項２５】
前記ラッチし出力するデータ信号を利用して、前記入力開始信号を非アクティブにするステップをさらに含むことを特徴とする請求項２４に記載の半導体装置のデータラッチ方法。
【請求項２６】
前記データ信号のラッチを終了するステップは、
前記遅延クロック信号の第２状態が維持される区間の間、入力されるデータ信号の第２遷移時点に対応する入力終了信号をイネーブルさせて出力するステップと、
前記イネーブルされた入力終了信号に応答して、感知増幅されたデータ信号をリセットさせるステップと、
前記データ信号のリセット動作に対応して、前記ラッチし出力したデータ信号の出力を終了するステップと
を含むことを特徴とする請求項２５に記載の半導体装置のデータラッチ方法。
【請求項２７】
前記データ信号のリセット動作に対応して、前記入力終了信号を非アクティブにするステップをさらに含むことを特徴とする請求項２６に記載の半導体装置のデータラッチ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、データをラッチするためのデータラッチ回路に関する。
【背景技術】
【０００２】
半導体集積回路の中で、データを一定の時間区間において維持する回路をラッチという。すなわち、入力されたデータがロウレベルのデータであれば、新しいデータが入力される前までは、ロウレベルのデータを維持及び出力させ、入力されたデータがハイレベルのデータであれば、新しいデータが入力される前まで、ハイレベルのデータを維持及び出力させる回路である（例えば、特許文献１参照。）。
【０００３】
一方、データを入出力させる方式においては、クロック信号の立ち上がりエッジまたは立ち下がりエッジに同期させて入出力させる同期式方式と、クロック信号と無関係にデータを入出力させる非同期式方式とがある。
【０００４】
それぞれの方式は、長所短所があるが、データ信号の入出力されるタイミングが正確に分かる同期式方式の方が、高速で動作する半導体集積回路で広く用いられている。
【０００５】
同期式回路では、データを受け取って維持及び出力させるラッチもまた、クロック信号の立ち上がりエッジまたは立下りエッジに同期させて、データを受け取る。
【０００６】
クロック信号を利用してデータを受け取るデータラッチでは、安定したデータのラッチのためには、クロック信号の遷移時点以前の一定区間前にデータ信号が入力されなければならず、クロック信号の遷移時点以後の一定区間の間、データ信号の入力が持続しなければならない。
【０００７】
この時、クロック信号の遷移時点以前の一定区間の前に、データ信号が入力されなければならない時間をデータ信号のセットアップタイム(set-up time)と言い、クロック信号の遷移時点以後の一定区間の間データ信号が入力されなければならない時間をデータ信号のホールドタイム(hold time)と言う。
【０００８】
したがって、クロック信号に同期されてラッチされるデータラッチの遂行において、データが安定してラッチされるためには、クロック信号のセットアップタイミング区間の前にデータが入力され、少なくともホールドタイミング区間の間は、データの入力が維持されなければ、安定してデータ信号がデータラッチにラッチできない。
【０００９】
図１は、従来の技術に係るデータラッチ回路を示す回路図である。
【００１０】
図１に示されているように、従来の技術によるデータラッチ回路は、データ信号を受け取って、対となる入力制御信号Ｓ／ＳＢに分離する入力駆動部５０と、入力制御信号に応答してデータ信号を２つのノードＬＮ１、ＬＮ２にそれぞれ伝達する入力処理部３０と、入力処理部３０に伝達される２つの入力制御信号Ｓ／ＳＢに応答して、２つのノードＬＮ１、ＬＮ２にデータ信号を増幅しラッチする増幅部２０と、クロック信号に応答して、増幅部２０の２つのノードＬＮ１、ＬＮ２をプリチャージさせるプリチャージ部１０と、増幅部２０の２つのノードＬＮ１、ＬＮ２に増幅されてラッチされたデータ信号を伝達されて出力する出力ラッチ部４０とを備える。
【００１１】
図２は、図１に示されたデータラッチ回路の動作を示す波形図である。図１と図２を参照して、従来の技術に係るデータラッチ回路の動作を説明する。
【００１２】
参考に、ここで説明するデータラッチ回路は、クロック信号ＣＬＫの立ち上がりエッジに同期されてデータ信号がラッチされる。
【００１３】
クロック信号ＣＬＫの立ち上がりエッジＤａｔａ  Ｌａｔｃｈ  Ｅｄｇｅ以前の一定区間、すなわちセットアップタイミングｔＳ以前にデータが入力されており、クロック信号ＣＬＫの立ち上がりエッジＤａｔａ  Ｌａｔｃｈ  Ｅｄｇｅ以後の一定区間、すなわちホールドタイミングｔＨの間、データの入力が維持されると、データラッチは、入力されたデータ信号ＬＡＴ＿ＩＮをラッチし出力データ信号ＬＡＴ＿ＯＵＴとして出力する。
【００１４】
データ信号が入力される区間が、セットアップタイミングｔＳとホールドタイミングｔＨとの区間以上維持されれば、データが安定してラッチされるパス条件になる。
【００１５】
もし、データ信号が入力される区間がセットアップタイミングｔＳとホールドタイミングｔＨとの区間の間維持できなければ、データラッチは、入力されたデータをラッチできず、エラーが発生する結果を招く。
【００１６】
図２の下段に示された波形のように、セットアップタイミングｔＳ以後にデータが入力され、ホールドタイミングｔＨの間、データの入力が維持されなければ、データラッチは、入力されたデータのラッチが不可能な失敗条件になる。
【００１７】
図３は、図１に示されたデータラッチ回路の動作中の問題点を示す波形図である。次いで、図１ないし図３を参照して、従来の技術のデータラッチ回路の動作と、動作上の問題点を説明する。
【００１８】
図３に示されているように、クロック信号ＣＬＫがクロックしながら入力されれば、クロック信号ＣＬＫがロウレベルで入力される区間では、増幅部の２つのノードＬＮ１、ＬＮ２は、ハイレベルにプリチャージされ、クロック信号ＣＬＫがハイレベルで入力される区間では、増幅部の２つのノードＬＮ１、ＬＮ２は、入力処理部３０に伝達される２つの入力制御信号Ｓ、ＳＢに応じて、データ信号を格納する。
【００１９】
もし、入力駆動部５０にハイレベルのデータが入力された場合には、２つの入力制御信号Ｓ／ＳＢは、それぞれハイレベルとロウレベルになって、入力処理部３０に伝達される。
【００２０】
入力処理部３０に伝達された２つの入力制御信号Ｓ、ＳＢに応じて、ノードＬＮ１は、ロウレベルに遷移し、ノードＬＮ２は、ハイレベルに遷移し、増幅部２０は、各ノードがさらに早く遷移されるように誘導する。
【００２１】
ノードＬＮ１が、ロウレベルに遷移し、ノードＬＮ２が、ハイレベルへの遷移が完了すれば、出力ラッチ部４０は、２つのノードＬＮ１、ＬＮ２の信号を利用して、備えられたラッチＩＶ４、ＩＶ５にハイレベルのデータ信号をラッチし、出力信号ＬＡＴ＿ＯＵＴにラッチされたハイレベルの信号を出力する。
【００２２】
通常、データ信号ＤＡＴ＿ＩＮは、低周波数を有する信号であり、クロック信号ＣＬＫは、高周波数を有する信号である。
【００２３】
したがって、図２に示されているように、１つのデータ信号がラッチされる途中でも、クロック信号ＣＬＫは、続けてクロック動作を行い、したがって、増幅部２０とプリチャージ部１０とに配置された回路では、続けて充放電動作が行われる。
【００２４】
ハイレベルで入力される入力制御信号Ｓにより、ノードＬＮ１は、続けてロウレベルを維持し、ロウレベルで入力される入力制御信号ＳＢにより、ノードＬＮ２は、続けてハイレベルを維持するようになるが、これによってデータ信号の入力が維持される間、増幅部２０の２つのノードＬＮ１、ＬＮ２のうち、いずれかは、充放電が続けて起きる。
【００２５】
ここで、入力制御信号Ｓがハイレベルを維持すれば、ＭＯＳトランジスタＱ８がターンオンされて、ノードＬＮ１がクロック信号ＣＬＫのクロッキングに応じて、続けて充放電される。
【００２６】
結局、データ信号の入力区間の間、クロック信号ＣＬＫが続けてクロックされることによって、プリチャージ部１０と増幅部２０とが続けて動作されて、多くの電流を消費する。
【００２７】
図３の楕円形の点線部分は、データ信号が入力される区間の間、プリチャージ部１０と増幅部２０との各回路に充放電電流が消費されることを示している。
【００２８】
これは、データ信号の入力区間に比べて、クロック信号の周波数がさらに高まるほど激しくなる。今後、半導体集積回路の動作速度の向上のために、クロック信号の周波数が益々高くなると予想されるので、データ信号が伝達される間、上述した充放電電流の量は、さらに増加し、それによりデータをラッチするのに不要な電流の消費が増加するであろう。
【００２９】
また、図１に示された従来の技術によるデータラッチ回路は、クロック信号の立ち上がりエッジまたは立ち下がりエッジを基に、セットアップタイミングとホールドタイミングとに合うように、データ信号がデータラッチに入力されなければ、正確なデータ信号のラッチが不可能であった。もし、データ信号が少しでもタイミングに一致せずに伝達されれば、データラッチ回路は、正しいデータ信号をラッチできなくなる。
【００３０】
これは、入力駆動部から提供する入力制御信号Ｓ、ＳＢが伝達されるタイミングとクロック信号ＣＬＫがクロックされるタイミングとが合わなければならないためである。
【００３１】
ますます集積回路の動作速度の向上が要求されるにつれて、クロック信号ＣＬＫの動作周波数は増加するため、クロック信号ＣＬＫの立ち上がりエッジまたは立ち下がりエッジに入力制御信号Ｓ、ＳＢの伝達タイミングを合わせるのは、非常に難しくなっている。
【特許文献１】特開２００４−０８８１５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００３２】
本発明は、上記問題点を解決するためになされたものであって、その目的は、クロック信号に同期されてデータ信号をラッチするにおいて、データ信号よりさらに高周波で入力されるクロック信号がクロックしている間には、不要な充放電電流を発生しないデータラッチを提供することにある。
【００３３】
また、本発明の他の目的は、クロック信号のセットアップタイミングよりデータ信号が遅く入力されるか、またはホールドタイミングに一致しないようにデータ信号が入力されても、安定してデータのラッチが可能な半導体装置のデータラッチを提供することにある。
【課題を解決するための手段】
【００３４】
本発明は、クロック信号に同期されてデータ信号をラッチするデータラッチ回路において、前記クロック信号を前記データ信号のホールドタイミングと同じホールドタイミングだけ遅延させた第１クロック信号と、その信号を反転した第２クロック信号とを出力するホールドタイミング遅延部と、前記第１クロック信号及び前記データ信号の第１遷移時点に応答して、第１データ遷移感知信号を出力し、前記第２クロック信号及び前記データ信号の第２遷移時点に応答して、第２データ遷移感知信号を出力するデータ入力制御部と、前記第１データ遷移感知信号に応答して、前記データ信号のラッチを開始し、前記第２データ遷移感知信号に応答して、前記データ信号のラッチを終了するデータラッチ部とを備える半導体装置のデータラッチ回路を提供する。
【００３５】
また、本発明は、クロック信号に同期されて、データ信号をラッチするデータラッチ回路において、前記クロック信号を前記データ信号のホールドタイミングと同じホールドタイミングだけ遅延させた遅延クロック信号を出力するホールドタイミング遅延部と、前記遅延クロック信号のアクティブ区間に前記データ信号を受け取って、データ入力信号を出力するデータ入力制御部と、前記データ入力信号に対応するデータ信号をラッチするデータラッチ部とを備える半導体装置のデータラッチ回路を提供する。
【００３６】
また、半導体装置でデータ信号をラッチする方法において、クロック信号をホールドタイミングと同じホールドタイミングだけ遅延させた遅延クロック信号を出力するステップと、前記遅延クロック信号の第１状態が維持される区間の間、入力されるデータ信号の第１遷移時点に合せて、データ信号のラッチを開始するステップと、前記遅延クロック信号の第２状態が維持される区間の間、入力されるデータ信号の第２遷移時点に合せて、前記データ信号のラッチを終了するステップとを含む半導体装置のデータラッチ方法を提供する。
【００３７】
より具体的には、第一の発明においては、クロック信号に同期してデータ信号をラッチするデータラッチ回路において、前記クロック信号を前記データ信号のホールドタイミングと同じホールドタイミングだけ遅延させた第１クロック信号と、その信号を反転した第２クロック信号とを出力するホールドタイミング遅延部と、前記第１クロック信号及び前記データ信号の第１遷移時点に応答して、第１データ遷移感知信号を出力し、前記第２クロック信号及び前記データ信号の第２遷移時点に応答して、第２データ遷移感知信号を出力するデータ入力制御部と、前記第１データ遷移感知信号に応答して、前記データ信号のラッチを開始し、前記第２データ遷移感知信号に応答して、前記データ信号のラッチを終了するデータラッチ部とを備えることを特徴とする半導体装置のデータラッチ回路が提供される。
【００３８】
第二の発明においては、第一の発明の半導体装置のデータラッチ回路であって、前記ホールドタイミング制御部は、前記クロック信号を受け取って、前記データ信号のホールドタイミングと同じホールドタイミングだけ遅延させるための遅延部と、該遅延部から出力されるクロック信号をバッファリングして出力するためのバッファ部と、前記遅延部から出力されるクロック信号を反転して出力するための反転部とを備えることを特徴とする請求項１に記載の半導体装置のデータラッチ回路が提供される。
【００３９】
第三の発明においては、第二の発明の半導体装置のデータラッチ回路であって、前記遅延部は、直列接続された２個のインバータを備えることを特徴とする半導体装置のデータラッチ回路が提供される。
【００４０】
第四の発明においては、第三の発明の半導体装置のデータラッチ回路であって、前記バッファ部は、前記直列接続された２個のインバータを備えることを特徴とする半導体装置のデータラッチ回路が提供される。
【００４１】
第五の発明においては、第四の発明の半導体装置のデータラッチ回路であって、前記反転部は、前記遅延部から出力されるクロック信号を反転して出力するためのインバータを備えることを特徴とする半導体装置のデータラッチ回路が提供される。
【００４２】
第六の発明においては、第一の発明の半導体装置のデータラッチ回路であって、前記データラッチ部は、前記データ信号のラッチ開始に応答して、前記データ入力制御部から出力される前記第１データ遷移感知信号を非アクティブにし、前記データ信号のラッチ終了に応答して、前記データ入力制御部から出力される前記第２データ遷移感知信号を非アクティブにするためのフィードバック信号を出力することを特徴とする半導体装置のデータラッチ回路が提供される。
【００４３】
第七の発明においては、第六の発明の半導体装置のデータラッチ回路であって、前記データ入力制御部は、前記第２クロック信号と前記データ信号と前記フィードバック信号とを論理積して、前記第１データ遷移感知信号を出力するための第１論理積手段と、前記第１クロック信号と前記データ信号と前記フィードバック信号とを論理積して、前記第２データ遷移感知信号を出力するための第２論理積手段とを備えることを特徴とする半導体装置のデータラッチ回路が提供される。
【００４４】
第八の発明においては、第七の発明の半導体装置のデータラッチ回路であって、前記第１論理積手段は、前記第２クロック信号と前記データ信号と前記フィードバック信号とを受け取るＮＡＮＤゲートと、該ＮＡＮＤゲートの出力を反転して、前記第１データ遷移感知信号として出力するためのインバータとを備えることを特徴とする半導体装置のデータラッチ回路が提供される。
【００４５】
第九の発明においては、第八の発明の半導体装置のデータラッチ回路であって、前記第２論理積手段は、前記第１クロック信号と前記データ信号と前記フィードバック信号とを受け取って、前記第２データ遷移感知信号として出力するためのＮＯＲゲートを備えることを特徴とする半導体装置のデータラッチ回路が提供される。
【００４６】
第十の発明においては、第一の発明の半導体装置のデータラッチ回路であって、前記データラッチ部は、前記クロック信号のクロッキングに対応して、第１及び第２ノードをプリチャージさせるためのプリチャージ部と、前記第１データ遷移感知信号に応答して、前記第１ノードまたは前記第２ノードを放電させることでデータ信号を格納し、前記第２データ遷移感知信号に応答して、前記放電されたノードを充電させることで格納されたデータ信号をリセットさせるためのデータ格納部と、前記第１ノード及び前記第２ノードの充放電状態に対応して、データ信号をラッチし出力するラッチ出力部とを備えることを特徴とする半導体装置のデータラッチ回路が提供される。
【００４７】
第十一の発明においては、第十の発明の半導体装置のデータラッチ回路であって、前記データ格納部は、前記第１ノードと前記第２ノードとをクロスカップルで感知及び増幅するための増幅部と、前記第１データ遷移感知信号に応答して、前記第１ノードを放電させ、前記第２ノードを充電させ、前記第２データ遷移感知信号に応答して、前記第２ノードを放電させ、前記第１ノードを充電させるための充放電制御部と、前記クロック信号のクロッキングに応答して、前記充放電制御部により充放電される電流をシンクするための電流伝達部とを備えることを特徴とする半導体装置のデータラッチ回路が提供される。
【００４８】
第十二の発明においては、、第十の発明の半導体装置のデータラッチ回路であって、前記ラッチ出力部は、前記第１ノードの状態に応答して、第３ノードをプルアップするためのプルアップ部と、前記第２ノードの状態に応答して、前記第３ノードをプルダウンするためのプルダウン部と、前記第３ノードに伝達された信号をラッチして出力し、前記ラッチされた信号を利用して、前記第１データ遷移感知信号または前記第２データ遷移感知信号を非アクティブにするためのフィードバック信号を前記データ入力制御部に出力するデータ信号ラッチとを備えることを特徴とする半導体装置のデータラッチ回路が提供される。
【００４９】
第十三の発明においては、第十の発明の半導体装置のデータラッチ回路であって、前記プリチャージ部は、前記クロック信号に応答して、電源電圧を前記第１ノードに提供するための第１ＭＯＳトランジスタと、前記クロック信号に応答して、前記電源電圧を前記第２ノードに提供するための第２ＭＯＳトランジスタと、前記クロック信号に応答して、前記第１ノードと前記第２ノードとの両電位を同じにするために第３ＭＯＳトランジスタとを備えることを特徴とする半導体装置のデータラッチ回路が提供される。
【００５０】
第十四の発明においては、第十一の発明の半導体装置のデータラッチ回路であって、前記増幅部は、前記第１ノードにゲートが接続され、一方が電源電圧に接続された第１ＭＯＳトランジスタと、前記第１ノードにゲートが接続され、一方が前記第１ＭＯＳトランジスタの他方に接続された第２ＭＯＳトランジスタと、前記第２ノードにゲートが接続され、一方が前記電源電圧に接続された第３ＭＯＳトランジスタと、前記第２ノードにゲートが接続され、一方が前記第３ＭＯＳトランジスタの他方に接続された第４ＭＯＳトランジスタとを備えることを特徴とする半導体装置のデータラッチ回路が提供される。
【００５１】
第十五の発明においては、第十四の発明の半導体装置のデータラッチ回路であって、前記充放電制御部は、前記第１データ遷移感知信号に応答して、前記第１ノードを放電させるために、前記第４ＭＯＳトランジスタの他方に一方が接続された第５ＭＯＳトランジスタと、前記第２データ遷移感知信号に応答して、前記第２ノードを放電させるために、前記第２ＭＯＳトランジスタの他方に一方が接続された第６ＭＯＳトランジスタとを備えることを特徴とする半導体装置のデータラッチ回路が提供される。
【００５２】
第十六の発明においては、第十五の発明の半導体装置のデータラッチ回路であって、前記電流伝達部は、前記クロック信号をゲートに印加され、前記第５及び第６ＭＯＳトランジスタの他方と接地電圧供給端との間に接続された第７ＭＯＳトランジスタを備えることを特徴とする半導体装置のデータラッチ回路が提供される。
【００５３】
第十七の発明においては、第十二発明の半導体装置のデータラッチ回路であって、前記プルアップ部は、前記第１ノードとゲートとが接続され、一方と他方とがそれぞれ電源電圧供給端と前記第３ノードとに接続された第１ＭＯＳトランジスタを備えることを特徴とする半導体装置のデータラッチ回路が提供される。
【００５４】
第十八の発明においては、第十七の発明の半導体装置のデータラッチ回路であって、前記プルダウン部は、前記第２ノードに印加された信号を反転するための第１インバータと、該第１インバータの出力信号をゲートに受け取り、一方と他方とがそれぞれ接地電圧供給端と前記第３ノードとに接続された第２ＭＯＳトランジスタとを備えることを特徴とする半導体装置のデータラッチ回路。
【００５５】
第十九の発明においては、第十八の発明の半導体装置のデータラッチ回路であって、前記データ信号ラッチは、前記第３ノードに印加された信号をラッチするために、入力と出力とが交互に接続された第２及び第３インバータと、該第３インバータの出力を反転して、ラッチされたデータとして出力するための第４インバータとを備え、前記第２インバータの出力として、前記フィードバック信号を出力することを特徴とする半導体装置のデータラッチ回路が提供される。
【００５６】
第二十の発明においては、クロック信号に同期されて、データ信号をラッチするデータラッチ回路において、前記クロック信号を前記データ信号のホールドタイミングと同じホールドタイミングだけ遅延させた遅延クロック信号を出力するホールドタイミング遅延部と、前記遅延クロック信号のアクティブ区間に前記データ信号を受け取って、データ入力信号を出力するデータ入力制御部と、前記データ入力信号に対応するデータ信号をラッチするデータラッチ部とを備えることを特徴とする半導体装置のデータラッチ回路が提供される。
【００５７】
第二十一の発明においては、第二十の発明の半導体装置のデータラッチ回路であって、前記データラッチ部は、ラッチされたデータ信号を利用して、前記データ入力信号を非アクティブにするためのフィードバック信号を前記入力制御部に出力することを特徴とする半導体装置のデータラッチ回路が提供される。
【００５８】
第二十二の発明においては、第二十一の発明の半導体装置のデータラッチ回路であって、前記データラッチ部は、前記データ入力信号を伝達するための伝達部と、前記伝達部により伝達されたデータ入力信号を感知及び増幅するための感知増幅部と、前記感知増幅部により増幅されたデータをラッチして出力し、ラッチされた信号を利用して、前記フィードバック信号として出力するための出力ラッチ部と、前記クロック信号に応答して、前記伝達部及び感知増幅部をイネーブルさせるためのイネーブル部とを備えることを特徴とする半導体装置のデータラッチ回路が提供される。
【００５９】
第二十三の発明においては、半導体装置でデータ信号をラッチする方法において、クロック信号をホールドタイミングと同じホールドタイミングだけ遅延させた遅延クロック信号を出力するステップと、前記遅延クロック信号の第１状態が維持される区間の間、入力されるデータ信号の第１遷移時点に合せて、データ信号のラッチを開始するステップと、前記遅延クロック信号の第２状態が維持される区間の間、入力されるデータ信号の第２遷移時点に合せて、前記データ信号のラッチを終了するステップとを含むことを特徴とする半導体装置のデータラッチ方法が提供される。
【００６０】
第二十四の発明においては、第二十三の発明の半導体装置のデータラッチ方法であって、前記データ信号のラッチを開始するステップは、前記遅延クロック信号の第１状態が維持される区間の間、入力された前記データ信号の第１遷移時点に対応する入力開始信号をアクティブにし出力するステップと、前記アクティブになった入力開始信号により伝達されたデータ信号を感知するステップと、
前記感知されたデータ信号を増幅するステップと、前記増幅されたデータ信号をラッチし出力するステップとを含むことを特徴とする半導体装置のデータラッチ方法。
【００６１】
第二十五の発明においては、第二十四の発明の半導体装置のデータラッチ方法であって、前記ラッチし出力するデータ信号を利用して、前記入力開始信号を非アクティブにするステップをさらに含むことを特徴とする半導体装置のデータラッチ方法が提供される。
【００６２】
第二十六の発明においては、第二十五の半導体装置のデータラッチ方法であって、前記データ信号のラッチを終了するステップは、前記遅延クロック信号の第２状態が維持される区間の間、入力されるデータ信号の第２遷移時点に対応する入力終了信号をイネーブルさせて出力するステップと、前記イネーブルされた入力終了信号に応答して、感知増幅されたデータ信号をリセットさせるステップと、前記データ信号のリセット動作に対応して、前記ラッチし出力したデータ信号の出力を終了するステップとを含むことを特徴とする記載の半導体装置のデータラッチ方法が提供される。
【００６３】
第二十七の発明においては、第二十六の発明の半導体装置のデータラッチ方法であって、前記データ信号のリセット動作に対応して、前記入力終了信号を非アクティブにするステップをさらに含むことを特徴とする半導体装置のデータラッチ方法が提供される。
【発明の効果】
【００６４】
本発明によりデータ信号のクロック信号に同期させてラッチするにおいて、従来よりラッチするためのタイミングを増加させることができ、本願発明を集積回路に採用すれば、高速で動作する集積回路の動作マージンを大きく向上させることができる。
【００６５】
また、集積回路でクロック信号に同期させてデータをラッチするのに必要とする電流消費を大幅に低減することができる。特に、同じ形態のデータすなわちハイレベルのデータが連続して入力されるか、またはデータ信号の入力と終了がクロック信号のクロック周波数より長い場合、データのラッチにおける多くの電流消費を低減できる。
【発明を実施するための最良の形態】
【００６６】
以下、添付した図面を参照しながら、本発明の最も好ましい実施の形態を説明する。
【００６７】
図４は、本発明の好ましい実施の形態に係る半導体装置のデータラッチ回路を示すブロック構成図である。
【００６８】
図４に示されているように、本実施の形態に係る半導体装置のデータラッチ回路は、クロック信号ＣＬＫに同期されてデータ信号をラッチする場合において、クロック信号ＣＬＫをデータ信号のホールドタイミングと同じタイミングだけ遅延させた第１クロック信号ＣＬＫ＿Ｈｏｌｄとその信号を反転した第２クロック信号ＣＬＫＢ＿Ｈｏｌｄとを出力するホールドタイミング遅延部２０００と、第１クロック信号ＣＬＫ＿Ｈｏｌｄ及びデータ信号ＬＡＴ＿ＩＮ０の第１遷移時点に応答して、第１データ遷移感知信号Ｓを出力し、第２クロック信号ＣＬＫＢ＿Ｈｏｌｄ及びデータ信号の第２遷移時点に応答して、第２データ遷移感知信号ＳＢを出力するデータ入力制御部１００と、第１データ遷移感知信号Ｓに応答して、データ信号ＬＡＴ＿ＩＮ１０のラッチを開始し、第２データ遷移感知信号ＳＢに応答して、データ信号ＬＡＴ＿ＩＮ０のラッチを終了するデータラッチ部２００とを備える。
【００６９】
半導体装置において、データを処理する場合には、１つのデータを直列に処理する場合と複数のデータを並列に処理する場合とがある。
【００７０】
図４には、複数のデータを並列に処理する場合を示しているが、この場合、共通してホールドタイミング遅延部２０００を使用し、データを直接的にラッチするラッチ部(入力制御部とデータラッチ部とを含む回路)１０００＿１〜１０００＿ｎを並列に処理するようになるデータの数と同じ数だけラッチ部１０００＿１〜１０００＿ｎを備すれば良い。
【００７１】
もし、１つのデータをクロック信号に同期させ、ラッチして出力する回路の場合には、１つのホールドタイミング遅延部２０００と、１つのラッチ部１０００＿１のみあれば良い。
【００７２】
また、データラッチ部２００は、データ信号ＬＮT＿ＩＮ０のラッチ開始に応答して、データ入力制御部１００から出力される第１データ遷移感知信号Ｓを非アクティブにし、データ信号のラッチ終了に応答して、データ入力制御部１００から出力される第２データ遷移感知信号ＳＢを非アクティブにするためのフィードバック信号ＦＳを出力することを特徴とする。
【００７３】
ここで、第１データ遷移感知信号Ｓと第２データ遷移感知信号ＳＢとは、固定されたものではなく、第１データ遷移感知信号がＳＢ、第２データ遷移感知信号がＳになり得る。これは、入力されるデータ信号がハイレベルであるかロウレベルであるかにより決まるものである。
【００７４】
図５は、図４に示されたホールドタイミング遅延部を示す回路図である。
【００７５】
図５に示されているように、ホールドタイミング遅延部２０００は、クロック信号ＣＬＫを受け取ってデータ信号のホールドタイミングと同じホールドタイミングだけ遅延させるための遅延部２１００と、遅延部２１００から出力されるクロック信号をバッファリングして出力するためのバッファ部２２００と、遅延部２１００から出力されるクロック信号を反転して出力するための反転部２３００とを備える。
【００７６】
遅延部２１００は、直列接続された２個のインバータＩＶ７、ＩＶ８を備え、バッファ部２２００は、直列接続された２個のインバータＩＶ９、ＩＶ１０を備え、反転部ＩＶ１１は、遅延部２１００から出力されるクロック信号を反転して出力するためのインバータＩＶ１１を備える。
【００７７】
図６は、図４に示されたデータラッチ部と、データ入力制御部とを示す回路図である。
【００７８】
図６に示されているように、データ入力制御部１００は、第２クロック信号ＣＬＫＢ＿Ｈｏｌｄとデータ信号ＬＡＴ＿ＩＮとフィードバック信号ＦＳとを論理積して、第１データ遷移感知信号Ｓを出力するための第１論理積ロジック回路と、第１クロック信号ＣＬＫ＿Ｈｏｌｄとデータ信号ＬＡＴ＿ＩＮとフィードバック信号ＦＳとを論理積して、第２データ遷移感知信号ＳＢを出力するための第２論理積ロジック回路とを備える。
【００７９】
第１論理積ロジック回路は、第２クロック信号ＣＬＫＢ＿Ｈｏｌｄとデータ信号ＬＡＴ＿ＩＮとフィードバック信号ＦＳとを受け取るＮＡＮＤゲートＮＤ１と、ＮＡＮＤゲートＮＤ１の出力を反転して、第１データ遷移感知信号Ｓとして出力するためのインバータＩＶ１２とを備える。
【００８０】
第２論理積ロジック回路は、第１クロック信号ＣＬＫ＿Ｈｏｌｄとデータ信号ＬＡＴ＿ＩＮとフィードバック信号ＦＳとを受け取って、第２データ遷移感知信号ＳＢとして出力するためのＮＯＲゲートＮＯＲ１を備える。
【００８１】
データラッチ部２００は、クロック信号ＣＬＫのクロッキングに対応して、第１及び第２ノードＬＮ１、ＬＮ２をプリチャージするためのプリチャージ部２１０と、第１データ遷移感知信号Ｓに応答して、第１ノードＬＮ１または前記第２ノードＬＮ２を放電させてデータ信号を格納し、第２データ遷移感知信号に応答して、前記放電されたノードを充電させて、格納されたデータ信号ＬＡＴ＿ＩＮをリセットさせるデータ格納部２２０と、第１ノードＬＮ１及び第２ノードＬＮ２の充放電状態に対応して、データ信号ＬＡＴ＿ＩＮをラッチし出力するラッチ出力部２３０とを備える。
【００８２】
プリチャージ部２１０は、クロック信号ＣＬＫに応答して、電源電圧ＶＤＤを第１ノードＬＮ１に提供するためのＭＯＳトランジスタＱ１３と、クロック信号ＣＬＫに応答して、電源電圧ＶＤＤを第２ノードＬＮ２に提供するためのＭＯＳトランジスタＱ１４と、クロック信号ＣＬＫに応答して、第１ノードＬＮ１と第２ノードＬＮ２との両電位を同じにするため、ＭＯＳトランジスタＱ１５とを備える。
【００８３】
データ格納部２２０は、第１ノードＬＮ１と第２ノードＬＮ２とをクロスカップルで感知及び増幅するための増幅部２２１と、第１データ遷移感知信号Ｓに応答して、第１ノードＬＮ１を放電させ、第２ノードＬＮ２を充電させ、第２データ遷移感知信号ＳＢに応答して、第２ノードＬＮ２を放電させ、第１ノードＬＮ１を充電させるための充放電制御部２２２と、クロック信号ＣＬＫのクロッキングに応答して、充放電制御部２２２により充放電される電流をシンクするための電流伝達部２２３とを備える。
【００８４】
増幅部２２１は、第１ノードＬＮ１にゲートが接続され、一方が電源電圧ＶＤＤに接続されたＭＯＳトランジスタＱ１７と、第１ノードＬＮ１にゲートが接続され、一方がＭＯＳトランジスタＱ１７の他方に接続されたＭＯＳトランジスタＱ１９と、第２ノードＬＮ２にゲートが接続され、一方が電源電圧ＶＤＤに接続されたＭＯＳトランジスタＱ１６と、第２ノードＬＮ２にゲートが接続され、一方がＭＯＳトランジスタＱ１６の他方に接続されたＭＯＳトランジスタＱ１８とを備える。
【００８５】
充放電制御部２２２は、第１データ遷移感知信号Ｓに応答して第１ノードＬＮ１を放電させるために、ＭＯＳトランジスタＱ１８の他方に一方が接続されたＭＯＳトランジスタＱ２０と、第２データ遷移感知信号ＳＢに応答して、第２ノードＬＮ２を放電させるために、ＭＯＳトランジスタＱ１９の他方に一方が接続されたＭＯＳトランジスタＱ２１とを備える。
【００８６】
電流伝達部２２３は、クロック信号ＣＬＫをゲートに印加され、ＭＯＳトランジスタＱ２０、Ｑ２１の他方と接地電圧供給端ＶＳＳとの間に接続されたＭＯＳトランジスタＱ２２を備える。
【００８７】
ラッチ出力部２３０は、第１ノードＬＮ１の状態に応答して、第３ノードＬＮ４をプルアップするためのプルアップ部２３１と、第２ノードＬＮ２の状態に応答して、第３ノードＬＮ４をプルダウンするためのプルダウン部２３２と、第３ノードＬＮ４に伝達された信号をラッチして出力し、ラッチされた信号を利用して第１データ遷移感知信号Ｓまたは第２データ遷移感知信号ＳＢを非アクティブにするためのフィードバック信号ＦＳをデータ入力制御部１００に出力するデータ信号ラッチ２３３とを備える。
【００８８】
プルアップ部２３１は、第１ノードＬＮ１とゲートとが接続され、一方と他方とがそれぞれ電源電圧供給端ＶＤＤと第３ノードＬＮ４とに接続されたＭＯＳトランジスタＱ２３を備える。
【００８９】
プルダウン部２３２は、第２ノードＬＮ２に印加された信号を反転するためのインバータＩＶ１３と、インバータＩＶ１３の出力信号をゲートに接続され、一方と他方とがそれぞれ接地電圧供給端ＶＳＳと第３ノードＬＮ４とに接続されたＭＯＳトランジスタＱ２４を備える。
【００９０】
データ信号ラッチ２３３は、第３ノードＬＮ４に印加された信号をラッチするために入力と出力とが交互に接続されたインバータＩＶ１４、ＩＶ１５と、インバータＩＶ１４の出力を反転して出力するためのインバータＩＶ１６を備える。
【００９１】
図７は、図４に示されたデータラッチ回路の動作を示す波形図であって、データをラッチできる条件を示す波形図である。以下、図４ないし図７を参照して、本実施の形態に係るデータラッチ回路の動作を説明する。
【００９２】
本願発明で提示するデータラッチ回路の特徴は、ホールドタイミング遅延部から出力されるホールドタイミングと同じホールドタイミングだけ遅延されたクロック信号とその反転された信号と、データ信号を組み合わせてデータを受け取ることができる信号Ｓ、ＳＢを生成し、その信号に応答してデータをラッチする。
【００９３】
正常的なセットアップタイムとホールドタイムとに合せてデータが入力される場合には、データ信号ＬＡＴ＿ＩＮは、第１クロック信号ＣＬＫ＿Ｈｏｌｄまたは第２クロック信号ＣＬＫＢ＿Ｈｏｌｄに同期されて、データラッチ部２００にラッチされる(図７のパス条件１参照)。
【００９４】
一方、データ信号が正常的なタイミングより遅く入力される場合には、すなわちセットアップタイミングとホールドタイミングとを逃して入力される場合には、従来のクロック信号と同期されてデータ信号をラッチするラッチ回路の場合には、例外なくエラーが発生した。
【００９５】
しかし、本願発明で提案するデータラッチ回路は、正常的なセットアップタイミングとホールドタイミングとに合わないように入力される場合にも、正常にラッチすることが可能である。すなわちデータ信号がセットアップタイミングより遅く入力されても、ホールドタイミング内に入力されれば、正常的なラッチが可能である。
【００９６】
図７において、第１の場合には、正常にデータ信号ＬＡＴ＿ＩＮがクロック信号ＣＬＫのセットアップタイミングとホールドタイミングとに合せて入力される時にラッチされることを示す波形である。第２の場合には、データ信号がクロック信号ＣＬＫのセットアップタイミングより遅く入力されたが、ホールドタイミングｔＨ区間内に入力された場合である。この場合、従来には、データ信号をラッチすることができなかったが、本願発明のデータラッチ回路は、正常にデータ信号をラッチできる。これに関しては、図９と図１０とを参照して、詳細に後述するものとする。
【００９７】
第３の場合には、データ信号がクロック信号ＣＬＫのセットアップタイミング及びホールドタイミングの間に入力されない場合であって、この場合には、データ信号をラッチできなくなる。
【００９８】
図８は、図４に示されたデータラッチ回路の動作を示す波形図であって、データ信号のセットアップタイミングがクロック信号の基準遷移時点に先行しており、データ信号のホールトタイミングがクロック信号の基準遷移時点以後のホールドタイミング区間の間持続される時の動作を示す波形図である。結局、図８は、正常的なタイミングにデータが入力されることを示すものである。
【００９９】
次に、図８に示しているように、正常にデータ信号が入力される時データがラッチされる過程を説明する。
【０１００】
まず、ホールドタイミング遅延部２０００は、クロック信号をデータ信号のホールドタイミングと同じホールドタイミングだけ遅延させた第１クロック信号ＣＬＫ＿Ｈｏｌｄと、これを反転した第２クロック信号ＣＬＫＢ＿Ｈｏｌｄとを出力する。図５に示されているように、複数のインバータを利用してホールドタイミングｔＨと同じホールドタイミングだけ遅延させることもでき、他の回路を利用することもできる。
【０１０１】
ホールドタイミング遅延部２０００から出力される第１クロック信号ＣＬＫ＿Ｈｏｌｄと第２クロック信号ＣＬＫＢ＿Ｈｏｌｄとは、複数備えられたラッチ部１０００＿１〜１０００＿ｎに共通して使用することができる。
【０１０２】
データ入力制御部１００は、第１クロック信号ＣＬＫ＿Ｈｏｌｄと第２クロック信号ＣＬＫＢ＿Ｈｏｌｄと、データ信号ＬＡＴ＿ＩＮを受け取って、２つの信号Ｓ、ＳＢをデータラッチ部２００へ出力する。
【０１０３】
入力されるデータ信号ＬＡＴ＿ＩＮがハイレベルであるか、ロウレベルであるかに応じて、２つの信号の中で決められたいずれかが先にハイレベルにイネーブルされて、第１データ遷移感知信号としてデータラッチ部２００に出力される。ここでは、入力されるデータ信号ＬＡＴ＿ＩＮがハイレベルのデータであると仮定し説明する。
【０１０４】
ロウレベルで入力されたデータ信号ＬＡＴ＿ＩＮがハイレベルに遷移されれば、すなわちデータの入力が開始されれば、第２クロック信号ＣＬＫＢ＿Ｈｏｌｄと、ハイレベルのデータ信号ＬＡＴ＿ＩＮとハイレベルとを維持して入力されたフィードバック信号ＦＳとが組合わせられて、ＮＡＮＤゲートＮＤ１及びインバータＩＶ１２によりハイレベルの第１データ遷移感知信号Ｓがデータラッチ部２００に出力される。
【０１０５】
この時フィードバックＦＳ信号がハイレベルで出力される理由は、それまでのラッチ動作により、出力ラッチ部２３０のノードＬＮ４にロウレベルのデータ信号がラッチされているからである。
【０１０６】
一方、データラッチ部２００のプリチャージ部２１０は、クロック信号ＣＬＫに応答して、イネーブルとディセーブルとが繰り返されるが、クロック信号ＣＬＫがロウレベルで入力される間、イネーブル状態になって、２つのノードＬＮ１、ＬＮ２をハイレベルにプリチャージさせる。
【０１０７】
クロック信号ＣＬＫがハイレベルで入力される間、プリチャージ部２１０は、ディセーブル状態になり、データ格納部２２０がイネーブル状態になって、２入力信号Ｓ、ＳＢのうち、ハイレベルにアクティブになって入力される信号に応答して、ハイレベルにプリチャージされていた２つのノードＬＮ１、ＬＮ２のうち、いずれかのノードを放電させる。
【０１０８】
ここでは、第１データ遷移感知信号Ｓがハイレベルで入力されるため、ノードＬＮ１が放電され、ノードＬＮ２は、ハイレベルを続けて維持する。
【０１０９】
したがって、プルアップ部２３１がイネーブル状態になって、ノードＬＮ４がハイレベルになり、それによりラッチされたハイレベルのデータ信号が出力信号ＬＡＴ＿ＯＵＴとして出力される。
【０１１０】
また、インバータＩＶ１４の出力信号であるフィードバック信号ＦＳは、ロウレベルで出力されて、インバータＩＶ１２を介して出力された第１データ遷移感知信号Ｓをロウレベルに非アクティブにする。したがって、出力ラッチ部２３０でフィードバックされるフィードバック信号ＦＳにより、第１データ遷移感知信号Ｓは、一定区間だけハイレベルを維持するパルス形態の信号となる。
【０１１１】
第１データ遷移感知信号Ｓがロウレベルで入力されれば、ＭＯＳトランジスタＱ２０がターンオフされて、ノードＬＮ１がフローティング状態となる。
【０１１２】
次いで、ハイレベルで入力されたデータ信号ＬＡＴ＿ＩＮがロウレベルに遷移されれば、すなわちデータの入力が終了されれば、第１クロック信号ＣＬＫ＿Ｈｏｌｄと、ロウレベルのデータ信号ＬＡＴ＿ＩＮとロウレベルを維持して入力されたフィードバック信号ＦＳとが組合わせられて、ＮＯＲゲートＮＯＲ１からの出力がハイレベルの第２データ遷移感知信号ＳＢとなって、データラッチ部２２０に出力される。
【０１１３】
データラッチ部２２０では、ハイレベルで入力される第２データ遷移感知信号ＳＢに応答して、ハイレベルに充電されていた第２ノードＬＮ２を放電させる。
【０１１４】
第２ノードＬＮ２がロウレベルになれば、インバータＩＶ１３の出力がハイレベルになり、プルダウン用ＭＯＳトランジスタＱ２４がターンオンされて、第３ノードＬＮ４がロウレベルに遷移される。この時、第１ノードＬＮ１は、ハイレベルに充電され、プルアップ部のＭＯＳトランジスタＱ２３は、ターンオフされる。
【０１１５】
すなわち、出力ラッチ部２３０の第３ノードＬＮ４にロウレベルの信号がラッチされ、それにより出力される出力信号ＬＡＴ＿ＯＵＴがロウレベルに遷移されて出力される。これは、これ以上ラッチされたハイレベルのデータ信号が出力されずに終了することを意味する。
【０１１６】
インバータＩＶ１４を介してハイレベルのフィードバック信号ＦＳが出力されるため、ＮＯＲゲートＮＯＲ１の出力、すなわち第２データ遷移感知信号ＳＢがロウレベルにディセーブルされる。
【０１１７】
第２データ遷移感知信号ＳＢがロウレベルにディセーブルされて出力されれば、データラッチ部２２０のＭＯＳトランジスタＱ２１がターンオフされて、第２ノードＩＮ２がフローティングされる。
【０１１８】
以上のように上述したように、本願発明のデータラッチ回路は、ハイレベルのデータ信号を受け取ってラッチする過程において、データ信号が遷移される２つの部分に、それぞれ第１及び第２データ遷移感知信号Ｓ、ＳＢをハイレベルを有するパルス形態で出力し、２つのパルスの間の区間だけでハイレベルのデータがラッチされて出力されるようにするものである。
【０１１９】
したがって、データを受け取って感知し増幅する増幅部２２１が、結局、パルス形態で入力される第１及び第２データ遷移感知信号Ｓ、ＳＢが入力される間のみに動作するので、クロック信号ＣＬＫが続けてデータラッチ部２２０に入力されても、データ信号が入力される区間の間には、消費される動作電流は、なくなる。
【０１２０】
従来においては、クロック信号のクロッキングに応じて続けて動作電流を消費していたことに比べて、本願発明では、データ信号の遷移時点だけで動作電流を消費するため、クロック信号に同期されてデータ信号をラッチし出力する過程での電流消費をより低減することができる。特に、データ信号が入力される区間がクロック信号のクロックよりさらに大きければ大きいほど、動作電流は低減する。
【０１２１】
また、クロック信号のクロッキングごとに、続けてデータ信号を受け取る場合にも、同じデータが連続して入力される場合、本願発明のデータラッチは、動作電流の消費をより低減することができる。
【０１２２】
従来においては、クロック信号のクロッキングごとにデータをラッチするためには、入力されたデータ信号を感知して増幅する過程を必要とし、同じデータが連続して入力されても、続けてクロック信号の周期ごとに動作電流が発生するようになるが、本願発明は、同じデータが入力される場合には、最初に遷移される時点のようなデータの入力が終了する時点だけに動作電流が発生するため、消費電流をより低減することができる。
【０１２３】
図９は、図４に示されたデータラッチ回路の動作を示す波形図であって、データ信号のセットアップタイミングがクロック信号の基準遷移時点より後行し、データ信号のホールトタイミングがクロック信号の基準遷移時点以後のホールドタイミング区間の間持続する時の動作を示す波形図である。すなわち、データ信号がセットアップタイミングをのがし、好ましいタイミングより遅く入力される場合を示している。
【０１２４】
次に、図９を参照して、データ信号がセットアップタイミングより遅く入力される場合における本実施の形態に係るデータラッチ回路の動作に対して説明する。
【０１２５】
もし、データ信号がクロック信号の立ち上がりエッジを基に、セットアップタイミングに入力されずに、それより遅く入力される場合にも、上述したように、本実施の形態に係るデータラッチ回路は、データを正常にラッチできる。しかし、データ信号がセットアップタイミングより遅く入力されても、ホールドタイミングが終わる前に入力されなければ、正常にラッチすることができない。
【０１２６】
ホールドタイミング遅延部２０００では、クロック信号ＣＬＫをホールドタイミングと同じホールドタイミングだけ遅延された第１クロック信号ＣＬＫ＿Ｈｏｌｄと第２クロック信号ＣＬＫＢ＿Ｈｏｌｄとをそれぞれ出力する。
【０１２７】
データ入力制御部１００では、第１クロック信号ＣＬＫ＿Ｈｏｌｄと第２クロック信号ＣＬＫＢ＿Ｈｏｌｄと入力されるデータ信号ＬＡＴ＿ＩＮとを組み合わせて、２つの出力信号Ｓ、ＳＢのうち、いずれかを第１データ遷移感知信号として、残りの１つの信号を第２データ遷移感知信号として出力する。
【０１２８】
ハイレベルのデータ信号が入力されると、ハイレベルにアクティブになった第１データ遷移感知信号Ｓがデータラッチ部に出力される。この時にも、フィードバック信号ＦＳは、ハイレベルを維持する。
【０１２９】
データを受け取るための基準時点であるクロック信号の立ち上がりエッジにデータが入力されなくても、データ入力制御部１００では、ホールドタイミングと同じホールドタイミングだけ遅延された第１クロック信号ＣＬＫ＿Ｈｏｌｄと第２クロック信号ＣＬＫＢ＿Ｈｏｌｄとを利用してデータ信号ＬＡＴ＿ＩＮを伝達されているため、正常に第１データ遷移感知信号をハイレベルで出力させることができる。
【０１３０】
すなわち、第１クロック信号ＣＬＫ＿Ｈｏｌｄがロウレベルに維持される区間Ｘ(ロウレベルのデータ信号を受け取るための区間)または第２クロック信号ＣＬＫＢ＿Ｈｏｌｄがハイレベルに維持される区間Ｙ（ハイレベルのデータ信号を受け取るための区間)にデータ信号を受け取るため、クロック信号の立ち上がりエッジ、すなわち基準時点よりデータ信号が遅れても、正常に遷移感知信号Ｓ、ＳＢをハイレベルに遷移させることができる。
【０１３１】
第１データ遷移感知信号Ｓが入力されれば、データラッチ部２００のデータ格納部２２１の第１ノードＬＮ１がロウレベルに増幅され、第２ノードＬＮ２は、ハイレベルに増幅される。
【０１３２】
勿論、この時にクロック信号がハイレベルに維持される区間Ｚの間、第１データ遷移感知信号Ｓがハイレベルになるため、２つのノードＬＮ１、ＬＮ２が変化できる。
【０１３３】
第１ノードＬＮ１がロウレベルに増幅され、第２ノードＬＮ２は、ハイレベルに増幅されるため、プルアップ部のＭＯＳトランジスタＱ２３は、ターンオンされ、プルダウン部のＭＯＳトランジスタＱ２４がターンオフされる。したがって、第３ノードＬＮ４は、ハイレベルに遷移され、データ信号ラッチ２２３には、ハイレベルのデータ信号がラッチされ、ラッチされたハイレベルのデータ信号が出力される。
【０１３４】
一方、ロウレベルのフィードバック信号ＦＳがデータ入力制御部１００にフィードバックされるが、データ入力制御部１００は、ロウレベルにフィードバックされた信号ＦＳを利用して、第１データ遷移感知信号をロウレベルに非アクティブにする。
【０１３５】
次に、ハイレベルのデータ信号入力が終了されてロウレベルに遷移されれば、データ入力制御部１００は、第２データ遷移感知信号ＳＢをハイレベルにアクティブにして出力する。この場合にも、データが入力される時点に、正常的なタイミングより遅く入力されたため、終了される時点も正常的なタイミングより遅くなる。
【０１３６】
しかし、この時にもデータ信号の入力が開始される場合と同様に、クロック信号を遅延させた第１クロック信号ＣＬＫ＿Ｈｏｌｄと第２クロック信号ＣＬＫＢ＿Ｈｏｌｄとを利用してデータ信号が伝達されるため、第２データ遷移感知信号ＳＢをハイレベルに遷移させて出力させることができる。
【０１３７】
第２データ遷移感知信号ＳＢがハイレベルで入力されれば、データラッチ部２００のデータ格納部２２０の第２ノードＬＮ２は、ロウレベルになる。したがって、出力ラッチ部２３０のプルダウン部のＭＯＳトランジスタＱ２４がターンオンされて、第３ノードＬＮ４がロウレベルに遷移され、それによってデータラッチ２３３は、ロウレベルの信号を格納し、出力信号としてロウレベルに遷移させて出力する。すなわち、ハイレベルのデータ信号の出力が終了される。
【０１３８】
一方、フィードバック信号ＦＳは、ロウレベルで出力され、データ入力制御部１００は、第２データ遷移感知信号ＳＢをロウレベルにディセーブルさせて出力する。
【０１３９】
以上のように述べたように、図９に示されているように、データ信号がセットアップタイミングより遅く入力される場合、第１及び第２データ遷移感知信号がアクティブになるパルス幅が、図８の正常的な場合より狭く表れることが分かる。
【０１４０】
しかし、データ信号がホールドタイミングが終了される時点よりは早く入力されたため、これを感知して正常にラッチできる。
【０１４１】
したがって、データ信号がホールドタイミングが終わる時点より早く入力されれば、本実施の形態に係るデータラッチ回路は、正常にデータ信号をラッチして出力させることができる。したがって、本実施の形態に係るデータラッチ回路を半導体集積回路に採用すれば、動作マージンを大きく増加させることができる。
【０１４２】
図１０は、図４に示されたデータラッチ回路の動作を示す波形図であって、データ信号のセットアップタイミングがクロック信号の基準遷移時点及びその基準遷移時点以後のホールドタイミング区間より後行する場合を示す波形図である。
【０１４３】
すなわち、データ信号がセットアップタイミング及びホールドタイミングより遅く入力される場合を示しているが、この場合にも、クロック信号の次のクロッキングの間、データの入力が維持されれば、たとえ１クロックの遅延があったとしても、正常的なデータがラッチされることを示すものである。
【０１４４】
データ信号の入力がデータのセットアップタイミングとホールドタイミングとの間維持されなければ、データ信号がラッチされずに失敗が発生するが、図１０の場合には、持続的にデータの入力が維持されるため、１クロックの遅延があったとしても、データのラッチが可能になるものである。
【０１４５】
全体的にデータをラッチする過程は、図８を参考して説明したことと同様であり、但し、データ信号が遅く入力されるため、第１データ遷移感知信号Ｓと第２データ遷移感知信号ＳＢとが１クロック遅くアクティブになる。
【０１４６】
また、正常的なデータ信号ＬＡＴ＿ＩＮの入力タイミングには、データ入力制御部１００で既に第１クロック信号または第２クロック信号が入力される状態でデータ信号ＬＡＴ＿ＩＮの入力に対応して第１データ遷移感知信号Ｓ、ＳＢがアクティブになるのに比べて、ここでは、データ信号ＬＡＴ＿ＩＮの入力が既に行われ、第１クロック信号ＣＬＫ＿Ｈｏｌｄまたは第２クロック信号ＣＬＫＢ＿Ｈｏｌｄが入力されるタイミングに応じて、第１データ遷移感知信号Ｓ、ＳＢがアクティブになる。
【０１４７】
上述したように、本実施の形態に係るデータラッチ回路は、データ信号をクロック信号に同期させてラッチする回路において、本実施の形態のように、クロック信号をホールドタイミングと同じホールドタイミングだけ遅延させた遅延クロック信号を生成し、遅延クロック信号の第１状態が維持される区間の間、入力されるデータ信号の第１遷移時点に合せて、データ信号のラッチを開始し、遅延クロック信号の第２状態が維持された区間の間、入力されるデータ信号の第２遷移時点に合せて、前記データ信号のラッチを終了する。
【０１４８】
したがって、このようにデータ信号をラッチすれば、データ信号がセットアップタイミングをのがすようになっても、ホールドタイミングが終了する時点以前だけに入力されれば、正常にデータ信号をラッチさせることができ、全体的な動作上のマージンを増加させることができる。
【０１４９】
また、データラッチ部でクロック信号の第１レベルと第２レベルとに同期されてイネーブルされてからディセーブルされる動作を繰り返すとしても、データ信号のラッチの開始と終了とを表す第１及び第２データ遷移感知信号Ｓ、ＳＢをパルス形態で出力するため、データラッチ部がクロック信号のクロッキングに応じて動作するとしても、不要な電流(データのラッチが維持される間、クロック信号のクロッキングに応じて消費される電流)を消費させないようになる。
【０１５０】
したがって、同じ形態のデータすなわちハイレベルのデータが連続して入力されるか、またはデータ信号の入力と終了とがクロック信号のクロック周波数より長い場合、データのラッチにおける多くの電流消費を低減することができる。
【０１５１】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【０１５２】
【図１】従来の技術によるデータラッチ回路を示す回路図である。
【図２】図１に示されたデータラッチ回路の動作を示す波形図である。
【図３】図１に示されたデータラッチ回路の動作中の問題点を示す波形図である。
【図４】本発明の好ましい実施の形態に係る半導体装置のデータラッチ回路を示すブロック構成図である。
【図５】図４に示されたホールドタイミング遅延部を示す回路図である。
【図６】図４に示されたデータラッチ部と、データ入力制御部とを示す回路図である。
【図７】図４に示されたデータラッチ回路の動作を示す波形図であって、データをラッチできる条件を示す波形図である。
【図８】図４に示されたデータラッチ回路の動作を示す波形図であって、データ信号のセットアップタイミングがクロック信号の基準遷移時点より先行しており、データ信号のホールトタイミングがクロック信号の基準遷移時点以後のホールドタイミング区間の間持続する時の動作を示す波形図である。
【図９】図４に示されたデータラッチ回路の動作を示す波形図であって、データ信号のセットアップタイミングがクロック信号の基準遷移時点より後行しており、データ信号のホールトタイミングがクロック信号の基準遷移時点以後のホールドタイミング区間の間持続する時の動作を示す波形図である。
【図１０】図４に示されたデータラッチ回路の動作を示す波形図であって、データ信号のセットアップタイミングがクロック信号の基準遷移時点及びその基準遷移時点以後のホールドタイミング区間より後行する場合を示す波形図である。
【符号の説明】
【０１５３】
１０００＿１〜１０００＿ｎ      データラッチ回路
２０００      ホールドタイミング遅延部
１００      セットアップ及びホールドタイム制御部
２００      データラッチ部
Ｑ１〜Ｑ２４      ＭＯＳトランジスタ
I１〜I１６      インバータ
ＮＤ１      ＮＡＮＤゲート
ＮＯＲ１      ＮＯＲゲート
【図１】
2006287906.tif 000003
【図２】
2006287906.tif 000004
【図３】
2006287906.tif 000005
【図４】
2006287906.tif 000006
【図５】
2006287906.tif 000007
【図６】
2006287906.tif 000008
【図７】
2006287906.tif 000009
【図８】
2006287906.tif 000010
【図９】
2006287906.tif 000011
【図１０】
2006287906.tif 000012