(57)【要約】【課題】  従来と異なる手段により、クロストーク電流を低減し、かつ、チップサイズの小型化が可能である半導体装置を提供する。【解決手段】  保護対象となる回路部と、回路部を保護する保護部と、入出力端子３ａ、３ｂとを備える半導体装置において、保護部２を、第１のＰ型ウェル１２ａおよび第２のＰ型ウェル１２ｂとを有し、第１のＰ型ウェル１２ａの表層に形成され、第１の入力端子（Ｐａｄ１）３ａと電気的に接続されたＮ型ドレイン領域１３と、第２のＰ型ウェル１２ｂの表層に形成され、第２の入力端子（Ｐａｄ２）３ｂと電気的に接続されたＮ型ドレイン領域１３とを有する構成とする。さらに、第１、第２のＰ型ウェル１２ａ、１２ｂの側面１２ｃ、底面１２ｄを覆い、第１のＰ型ウェル１２ａと第２のＰ型ウェル１２ｂとを隔離するＤｅｅｐＮ型ウェル１１を有する構成とする。  【選択図】        図２
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【特許請求の範囲】
【請求項１】
保護対象となる回路部（１）と、前記回路部（１）を保護し、複数のトランジスタを有する保護部（２）と、前記保護部（２）を介して、前記回路部（１）と電気的に接続された複数の入出力端子（３）とを備える半導体装置において、
前記保護部（２）は、第１導電型の半導体基板（１０）の主表面に形成された複数の第１導電型の第１半導体領域（１２）と、
前記複数の第１半導体領域（１２）のそれぞれにおける表層に形成され、前記入出力端子（３）と電気的に接続された第２導電型の第２半導体領域（１３）と、
前記複数の第１半導体領域（１２）のそれぞれにおける表層に形成され、前記第２半導体領域（１３）と離間して配置された第２導電型の第３半導体領域（１４）と、
前記第１半導体領域（１２）の側面（１２ｃ）および底面（１２ｄ）を覆い、複数の第１半導体領域（１２）同士を隔離する第２導電型の第４半導体領域（１１）とを有することを特徴とする半導体装置。
【請求項２】
前記第４の半導体領域は、前記回路部（１）と前記保護部（２）とのうち、前記保護部（２）にのみ形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記回路部（１）は、デジタル回路部と、アナログ回路部とを有しており、
前記デジタル回路部と前記アナログ回路部のうちの少なくとも一方は、前記半導体基板（１０）に、前記回路部（１）を構成する素子領域（１２、２２）の全体を囲うように形成され、かつ、所定の電位とされた第２導電型の第５半導体領域（２１）を有することを特徴とする請求項１に記載の半導体装置。  
【請求項４】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護対象の回路部と、その回路部を保護する保護部とを有する半導体装置に関するものである。
【背景技術】
【０００２】
図１１に従来における半導体装置のレイアウトを示す。図１１に示す半導体装置は、保護対象の回路部１と、その回路部１を保護する保護部２と、入出力端子（パッド）３とを有している。これらは同じ半導体基板に形成されている。
【０００３】
保護対象の回路部１は、ＩＣチップに主として形成されている回路部のことであり、入出力端子３はその回路部１とＩＣチップの外部電極とを電気的に接続するためのものである。入出力端子３は、半導体基板上に複数形成されている。
【０００４】
保護部２は、回路部１と入出力端子３との間に配置および接続されており、例えば、入出力端子３から回路部１に静電サージが入力されて、回路部１が静電破壊されるのを防止するものである。保護部２は、複数のトランジスタを備えている。例えば、１つの保護部２は、図１１中で上下に並んでいるＮチャンネル型ＭＯＳトランジスタ２ａとＰチャンネル型ＭＯＳトランジスタ２ｂとを備えている。そして、隣り合う保護部２同士では、同種類のトランジスタ（例えば、Ｎチャンネル型ＭＯＳトランジスタ２ａ同士）が、横方向で隣り合っている。
【０００５】
ここで、図１２に、図１１中の保護部２におけるＮチャンネル型ＭＯＳトランジスタ２ａのＢ−Ｂ’線断面図を示す。図１２には、２つのＮチャンネル型ＭＯＳトランジスタ２ａが示されている。
【０００６】
このＮチャンネル型ＭＯＳトランジスタ２ａは、図１２に示すように、例えば、シリコンにより構成されたＰ型半導体基板１０の主表面側に位置するＰ型ウェル１０１と、このＰ形ウェル１０１の内部に形成されたＮ型ドレイン領域１３と、Ｎ型ソース領域１４とを有している。２つのＮチャンネル型ＭＯＳトランジスタ２ａは、共通のＰ型ウェル１０１で構成されている。
【０００７】
また、Ｐ型半導体基板１０の表面上のうち、Ｎ型ドレイン領域１３とＮ型ソース領域１４との間の位置には、ゲート電極１５が形成されている。また、Ｐ型ウェル１０１の表層には、Ｎ型ドレイン領域１３およびＮ型ソース領域１４と、ＳＴＩ（Shallow Trench Isolation）１６により、電気的に分離されて、Ｐ型拡散層１７が形成されている。
【０００８】
そして、図中左側半分に位置するＮチャンネル型ＭＯＳトランジスタ２ａのＮ型ドレイン領域１３は、第１の入出力端子（Ｐａｄ１）３ａと電気的に接続され、図中右側半分に位置するＮチャンネル型ＭＯＳトランジスタ２ａのＮ型ドレイン領域１３は、第２の入力端子（Ｐａｄ２）３ｂと電気的に接続されている。なお、Ｐ型拡散層１７には、接地電圧が印加され、Ｎ型ソース領域１４には、所定の電圧が印加されている。
【０００９】
ところで、このような構成の半導体装置では、クロストーク電流が発生するという問題があった。すなわち、例えば、第１の入出力端子（Ｐａｄ１）３ａに対して印加電流が流れた場合に、この電流に連動して、第１の入出力端子（Ｐａｄ１）３ａに隣接する第２の入出力端子（Ｐａｄ２）３ｂから電流を引いてしまうという問題があった。
【００１０】
このクロストーク電流は、第２の入出力端子（Ｐａｄ２）３ｂに接続されたＮ型ドレイン領域１３をコレクタとし、第１の入出力端子（Ｐａｄ１）３ａに接続されたＮ型ドレイン領域をエミッタとし、Ｐ型ウェル１０１をベースとした寄生ＮＰＮトランジスタＢ１が動作するために発生する。
【００１１】
そこで、従来では、このクロストーク電流の発生を抑制する方法として、以下に説明する２つの方法があった。
【００１２】
１つは、寄生ＮＰＮトランジスタＢ１のベース（特に、Ｐ型ウェル１０１のうち隣り合うＮチャンネル型ＭＯＳトランジスタ２ａの間に位置する部分１０１ａ）１０１を広くする方法である。この方法によれば、寄生ＮＰＮトランジスタＢ１のベース抵抗を増大させて、電流増幅率を十分に小さくすることができるので、クロストーク電流を低減できる。
【００１３】
しかし、この方法では、バッファー間隔（隣り合うＮチャンネル型ＭＯＳトランジスタ２ａ同士の間隔）４が大きくなるため、チップサイズが増大するという問題が新たに生じる。
【００１４】
もう１つの方法を表した半導体装置を図１３に示す。もう１つの方法は、図１３に示すように、Ｎチャンネル型ＭＯＳトランジスタ２ａのＮ型ドレイン領域１３に対して、Ｐ型ウェル１０１の深さ以上の深さであるＮ型ウェル１０２を形成する。さらに、Ｎチャンネル型ＭＯＳトランジスタ２ａの周囲にＮ型ウェルにより構成されたガードリング１０３を形成し、ガードリング１０３に接触するＮ型深層領域１０４を形成する方法である（例えば、特許文献１の図２参照）。
【００１５】
ガードリング１０３は、Ｐ型ウェル１０１の側面（図中横方向）のみを覆っている。Ｎ型深層領域１０４は、ガードリング１０３の深層部に接触し、かつ、Ｎ型ウェル１０２に接触せずに近接して配置されている。
【００１６】
図１３に示す半導体装置では、寄生トランジスタＢ１の他に、Ｐ型ウェル１０１をベースとし、第１の入出力端子（Ｐａｄ１）３ａに接続されたＮ型ドレイン領域１３（Ｎ型ウェル１０２）をエミッタとし、ガードリング１０３をコレクタとする寄生ＮＰＮトランジスタＢ２が形成されている。
【００１７】
このため、第１の入出力端子（Ｐａｄ１）３ａに印加電流が流れた場合、寄生ＮＰＮトランジスタＢ２からの電流と寄生ＮＰＮトランジスタＢ１からの電流とが合成された合成電流が実質的にＮ型ドレイン領域１３から第１の入出力端子（Ｐａｄ１）３ａに流れる。この場合、寄生ＮＰＮトランジスタＢ１が第２の入出力端子（Ｐａｄ２）３ｂから引く電流は、合成電流と寄生ＮＰＮトランジスタＢ２からの電流との差分に相当する。
【００１８】
そして、この半導体装置では、Ｎ型ドレイン領域１３（Ｎ型ウェル１０２）とガードリング１０３とが近接しており、寄生トランジスタＢ２のコレクタ−エミッタ間の距離が小さくなっている。したがって、寄生トランジスタＢ２の電流増幅率が大きくなっている。
【００１９】
これにより、寄生ＮＰＮトランジスタＢ２からの電流を多くすることができ、この結果、寄生ＮＰＮトランジスタＢ１からの電流を少なくすることができる。このように、この半導体装置によれば、チップサイズの増大を抑制しつつ、寄生ＮＰＮトランジスタＢ１が第２の入出力端子（Ｐａｄ２）３ｂから引く電流（クロストーク電流）を低減することができる。
【００２０】
なお、Ｎ型ドレイン領域１３（Ｎ型ウェル１０２）とＮ型深層領域１０４とを非接触の状態としているのは、これらを接触させてしまうとコレクタ、エミッタが連結し、寄生トランジスタＢ２が作動しないからである。すなわち、この方法では、寄生トランジスタＢ２を作動させ、かつ、寄生トランジスタＢ２の電流増幅率を増大させる観点で、Ｎ型深層領域１０４を設けている。
【特許文献１】特許第３１８４１６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかし、上記した後者の方法（図１３に示した半導体装置）は、寄生トランジスタＢ２の電流増幅率を増幅させることで、寄生トランジスタＢ１に流れる電流を低減させる方法であり、この方法であっても、寄生トランジスタＢ１自体が存在し、この寄生トランジスタＢ１が作動する。このため、クロストーク電流の低減に限界があり、さらなる低減を可能とすることが望まれる。
【００２２】
ところで、上記した前者の方法（ベースを広くする方法）に関して、保護部２のレイアウトを工夫する方法が考えられる。図１４に半導体装置の平面レイアウトを示す。図１４のように、隣り合う保護部２同士において、Ｎチャンネル型ＭＯＳトランジスタ２ａとＰチャンネル型ＭＯＳトランジスタ２ｂとが互い違いとなり、Ｎチャンネル型ＭＯＳトランジスタ２ａ同士が斜め方向で隣り合うように配置する。
【００２３】
これにより、隣り合うＮチャンネル型ＭＯＳトランジスタ２ａ同士の間隔を、一定の距離以上としたまま、バッファー間隔４を、図１１に示す半導体装置と比較して、小さくでき、チップサイズを縮小させることができる。
【００２４】
しかし、このような上記した前者の方法を改良した方法でも、寄生トランジスタＢ１自体が存在するため、隣り合うＮチャンネル型ＭＯＳトランジスタ２ａ同士の間隔を、一定の距離以上とする必要があり、チップサイズの小型化に限界がある。このため、さらなるチップサイズの小型化が望まれる。
【００２５】
本発明は、上記点に鑑み、従来と異なる手段により、クロストーク電流を低減し、かつ、チップサイズの小型化が可能である半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２６】
上記目的を達成するため、請求項１に記載の発明では、保護部（２）が、第１導電型の半導体基板（１０）の主表面に形成された複数の第１導電型の第１半導体領域（１２）と、複数の第１半導体領域（１２）のそれぞれにおける表層に形成され、入出力端子（３）と電気的に接続された第２導電型の第２半導体領域（１３）と、複数の第１半導体領域（１２）のそれぞれにおける表層に形成され、第２半導体領域（１３）と離間して配置された第２導電型の第３半導体領域（１４）と、第１半導体領域（１２）の側面（１２ｃ）および底面（１２ｄ）を覆い、複数の第１半導体領域（１２）同士を隔離する第２導電型の第４半導体領域（１１）とを有することを特徴としている。
【００２７】
本発明によれば、保護部が有する複数のトランジスタにおいて、一の入出力端子に接続された第２半導体領域が形成されている第１半導体領域を、他の入出力端子に接続された第２半導体領域が形成されている第１半導体領域と分け、これらの第１半導体領域同士を第４半導体領域で隔離させることができる。
【００２８】
これにより、仮に、第１半導体領域が分けられていない場合に生じる、一の入出力端子に接続された第２半導体領域と、他の入出力端子に接続された第２半導体領域と、第１半導体領域とにより構成される寄生バイポーラトランジスタを遮断することができる。
【００２９】
この結果、一の入出力端子に対して印加電流が流れた場合であっても、この電流に連動して、他の入出力端子にクロストーク電流が流れるのを低減することができる。
【００３０】
また、本発明によれば、保護部が有する複数のトランジスタ同士の間隔を、図１２に示す従来の半導体装置よりも小さくすることができるので、図５に示す従来の半導体装置と比較して、チップサイズを小型化することができる。
【００３１】
なお、保護部が有する複数のトランジスタの平面レイアウトとしては、同種類のトランジスタが横方向で隣り合うレイアウトにしたり、斜め方向で隣り合うレイアウトにしたりすることができる。
【００３２】
また、請求項２に示すように、第４の半導体領域を、回路部（１）と保護部（２）とのうち、保護部（２）にのみ形成することが好ましい。
【００３３】
また、請求項３に示すように、前記回路部（１）が、デジタル回路部と、アナログ回路部とを有している場合では、半導体基板（１０）のうちの前記デジタル回路部と前記アナログ回路部の少なくとも一方に、前記回路部（１）を構成する素子領域（１２、２２）の全体を囲うように形成され、かつ、所定の電位とされた第２導電型の第５半導体領域（２１）を配置することが好ましい。  
【００３４】
これにより、デジタル回路部の動作によって生じるデジタルノイズを第５半導体領域から外部に放出することができ、デジタルノイズがアナログ回路部に伝搬するのを抑制することができる。この結果、デジタル回路からデジタルノイズが伝搬することで、アナログ回路の精度が低下するのを抑制することができる。
【００３５】
なお、第５半導体領域の形成においては、例えば、第４半導体領域と同時に形成することができる。これにより、これらを別々の工程で形成する場合と比較して、半導体装置の製造工程を簡略化することができる。
【００３６】
また、請求項４に示すように、第１導電型をＰ型、第２導電型をＮ型とすることが好ましい。特に、この場合に、上記した問題が顕著に発生するためである。      
【００３７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【発明を実施するための最良の形態】
【００３８】
（第１実施形態）
図１に、本発明の第１実施形態における半導体装置の平面レイアウト図を示す。また、図２に、図１中のＡ−Ａ’線断面図を示す。なお、本実施形態の半導体装置における平面レイアウトは、図１に示すように、バッファー間隔４が異なる以外は、図７に示すレイアウトと同じである。図１、２では、図５、６、７に示す半導体装置と同様の構成部については、これらと同一の符号を付している。
【００３９】
本実施形態の半導体装置は、図２に示すように、Ｐ型半導体基板１０の主表面側に形成されたＤｅｅｐＮ型ウェル１１と、ＤｅｅｐＮ型ウェル１１内に形成された複数のＰ型ウェル１２とを備えている。なお、図２中のＰ型ウェル１２は２つである。また、Ｐ型、Ｎ型がそれぞれ本発明の第１導電型、第２導電型に相当し、ＤｅｅｐＮ型ウェル１１が本発明の第４半導体領域に相当し、Ｐ型ウェル１２が本発明の第１半導体領域に相当する。
【００４０】
１つのＰ型ウェル１２の側面１２ｃおよび底面１２ｄは、ＤｅｅｐＮ型ウェル１１により覆われており、１つのＰ型ウェル１２は、縦、横方向ともにＤｅｅｐＮ型ウェル１１で囲まれている。すなわち、基板表面と平行な方向や、基板表面から深さ方向においても、Ｐ型ウェル１２の側面１２ｃおよび底面１２ｄがすっぽりとＤｅｅｐＮウェルに入っており、保護部（入出力バッファー領域）２において、Ｐ型ウェル１２がＤｅｅｐＮ型ウェル１１とクロスして、ＤｅｅｐＮ型ウェル１１の外に存在している領域は存在しない。このため、隣り合う２つのＰ型ウェル１２同士は、ＤｅｅｐＮ型ウェル１１により、隔離された状態となっている。
【００４１】
ここで、ＤｅｅｐＮ型ウェル１１の基板表面からの深さ１１ｂは、例えば、４μｍであり、不純物濃度は、例えば、４×１０１６ａｔｏｍ／ｃｃである。また、Ｐ型ウェル１２の基板表面からの深さ１２ｅは、例えば、２μｍ以下であり、不純物濃度は、例えば、２×１０１７ａｔｏｍ／ｃｃである。
【００４２】
また、図中左側における第１のＰ型ウェル１２ａの表層には、第１の入力端子（Ｐａｄ１）３ａに電気的に接続されたＮ型ドレイン領域１３が形成されている。また、図中右側における第２のＰ型ウェル１２ｂの表層には、第２の入力端子（Ｐａｄ２）３ｂに電気的に接続されたＮ型ドレイン領域１３が形成されている。Ｎ型ドレイン領域１３が本発明の第２半導体領域に相当する。
【００４３】
また、第１のＰ型ウェル１２ａおよび第２のＰ型ウェル１２ｂの表層には、Ｎ型ドレイン領域１３の他に、Ｎ型ドレイン領域１３と離間してＮ型ソース領域１４が形成されている。Ｎ型ソース領域１４が本発明の第３半導体領域に相当する。
【００４４】
さらに、第１のＰ型ウェル１２ａおよび第２のＰ型ウェル１２ｂの表層には、Ｎ型ドレイン領域１３、Ｎ型ソース領域１４と、ＳＴＩ１６により分離されて、Ｐ型拡散層１７が形成されている。
【００４５】
なお、ＤｅｅｐＮ型ウェル１１が形成されているのは、Ｐ型半導体基板１０のうち、保護部２のみであり、回路部１には、ＤｅｅｐＮ型ウェル１１は形成されていない。これは、上記した問題は、保護部２で発生することから、Ｐ型半導体基板１０のうち、必要な部位にのみ、ＤｅｅｐＮ型ウェル１１を形成すれば良いからである。
【００４６】
以上説明したように、本実施形態の半導体装置では、保護部２は、例えば、第１のＰ型ウェル１２ａおよび第２のＰ型ウェル１２ｂを有している。そして、第１のＰ型ウェル１２ａの表層には、第１の入力端子（Ｐａｄ１）３ａと電気的に接続されたＮ型ドレイン領域１３と、Ｎ型ソース領域１４とが離間して形成されている。
【００４７】
一方、第２のＰ型ウェル１２ｂの表層にも、第１の入力端子（Ｐａｄ１）３ａに隣接する第２の入力端子（Ｐａｄ２）３ｂと電気的に接続されたＮ型ドレイン領域１３と、Ｎ型ソース領域１４とが離間して形成されている。
【００４８】
さらに、保護部２は、第１のＰ型ウェル１２ａおよび第２のＰ型ウェル１２ｂの側面１２ｃ、底面１２ｄを覆い、第１のＰ型ウェル１２ａと第２のＰ型ウェル１２ｂとを隔離するＤｅｅｐＮ型ウェル１１を有している。
【００４９】
これにより、図５に示す半導体装置のように、保護部２のＮチャンネル型ＭＯＳトランジスタ２ａ同士が隣接している場合において、第１の入力端子（Ｐａｄ１）３ａに接続されたＮ型ドレイン領域１３と、第２の入力端子（Ｐａｄ２）３ｂに接続されたＮ型ドレイン領域１３と、Ｐ型ウェル１０１とにより、構成されていた寄生バイポーラトランジスタＢ１を遮断することができる。
【００５０】
この結果、第１の入力端子（Ｐａｄ１）３ａに対して印加電流が流れた場合であっても、この電流に連動して、第２の入力端子（Ｐａｄ２）３ｂにクロストーク電流が流れるのを低減することができる。
【００５１】
ここで、図３に、本実施形態の半導体装置におけるクロストーク電流の測定結果を示す。図３では、図５に示す半導体装置についての測定結果もあわせて示している。図３に示すように、第２の入力端子（Ｐａｄ２）３ｂに流れるクロストーク電流の測定値は、０．１μＡ程度であり、クロストーク電流を低減できていることがわかる。
【００５２】
また、図３に示す結果からわかるように、本実施形態によれば、図５に示す半導体装置と比較して、隣接するＮチャンネル型ＭＯＳトランジスタ２ａ同士の距離（バッファー間隔）４を小さくすることができる。これにより、図５に示す従来の半導体装置であって、保護部の平面レイアウトを図７のようにした半導体装置と比較して、チップサイズを小型化することができる。
【００５３】
なお、本実施形態の半導体装置は、図５に示す半導体装置に対して、Ｐ型ウェル１０１を第１のＰ型ウェル１２ａと第２のＰ型ウェル１２ｂに分け、さらに、ＤｅｅｐＮ型ウェル１１を追加した構造である。このため、本実施形態の半導体装置は、イオン注入法等の従来における半導体装置の製造方法を利用して、製造することができる。
【００５４】
（第２実施形態）
第１実施形態では、回路部１と保護部２のうち、保護部２のみにＤｅｅｐＮ型ウェル１１が形成されている場合を例として説明したが、本実施形態のように、保護部２の他に、回路部１にＤｅｅｐＮ型ウェルを形成することもできる。
【００５５】
図４に、本実施形態の第１の例における半導体装置の断面図を示す。なお、参考として、図５に、回路部１にＤｅｅｐＮ型ウェルが形成されていない半導体装置の断面図を示す。これらの断面図は、回路部１における断面図である。
【００５６】
半導体装置は、回路部１として、デジタル回路部とアナログ回路部とを備えている。デジタル回路部はデジタル信号を扱う部分であり、アナログ回路部はアナログ信号を扱う部分である。デジタル回路部とアナログ回路部は、図４に示すように、それぞれ、Ｎチャンネル型トランジスタ（ＮｃｈＴｒ）とＰチャンネル型トランジスタ（ＰｃｈＴｒ）とを有している。
【００５７】
各Ｎチャンネル型トランジスタは、保護部２が有するものと同様の構成であり、Ｐ型半導体基板１０の表層に形成されたＰ型ウェル１２と、Ｐ型ウェル１２の内部に形成された
Ｎ型ドレイン領域１３、Ｎ型ソース領域１４、Ｐ型拡散層１７とを備えている。これらのＰ型ウェル１２、Ｎ型ドレイン領域１３、Ｎ型ソース領域１４、Ｐ型拡散層１７が本発明の回路部を構成する素子領域に相当する。
【００５８】
Ｐ型拡散層１７は、Ｎ型ドレイン領域１３およびＮ型ソース領域１４とＳＴＩ１６により分離されている。また、また、Ｐ型半導体基板１０の表面上のうち、Ｎ型ドレイン領域１３、Ｎ型ソース領域１４の間の領域上に、ゲート電極１５が形成されている。
【００５９】
一方、Ｐチャンネル型トランジスタは、Ｐ型半導体基板１０の表層に形成されたＮ型ウェル２２と、Ｎ型ウェル２２の内部に形成されたＰ型ドレイン領域２３、Ｐ型ソース領域２４、Ｎ型拡散層２７とを備えている。Ｎ型ウェル２２、Ｐ型ドレイン領域２３、Ｐ型ソース領域２４、Ｎ型拡散層２７が本発明の素子領域に相当する。
【００６０】
Ｎ型拡散層２７は、Ｐ型ドレイン領域２３およびＰ型ソース領域２４とＳＴＩ１６により分離されている。また、また、Ｐ型半導体基板１０の表面上のうち、Ｐ型ドレイン領域２３、Ｐ型ソース領域２４の間の領域上に、ゲート電極２５が形成されている。
【００６１】
そして、アナログ回路部では、図４に示すように、アナログ回路部を構成する素子領域、すなわち、Ｎチャンネル型トランジスタとＰチャンネル型トランジスタとを構成する素子領域の全体を囲うように、ＤｅｅｐＮ型ウェル２１がＰ型半導体基板１０に形成されている。ＤｅｅｐＮ型ウェル２１が本発明の第５半導体領域に相当する。
【００６２】
具体的には、このＤｅｅｐＮ型ウェル２１は、Ｐ型半導体基板１０のうち、アナログ回路部において、Ｐ型ウェル１２とＮ型ウェル２２のそれぞれの側面１２ｃ、２２ｃおよび底面１２ｄ、２２ｄを覆うように（囲むように）配置されている。このように、本発明の素子領域の全体を囲うとは、本実施形態ではＰ型ウェル１２およびＮ型ウェル２２を囲うことを意味する。
【００６３】
また、ＤｅｅｐＮ型ウェル２１には、図４に示すように、専用の端子２８が設けられている。端子２８により、ＤｅｅｐＮ型ウェル２１は、フローティングではなく所定の電位とされている。この端子２８は、例えば、半導体装置の最外周や、デジタル回路部とアナログ回路部との間の領域に設けられる。なお、ＤｅｅｐＮ型ウェル２１は、デジタル回路部のＮ型ウェル２２と電気的に分離するように配置されている。
【００６４】
このＤｅｅｐＮ型ウェル２１は、例えば、保護部２に形成されているＤｅｅｐＮ型ウェル１１と同時に形成される。したがって、ＤｅｅｐＮ型ウェル２１は、例えば、保護部２のＤｅｅｐＮ型ウェル１１と同じ不純物プロファイルとなっている。なお、ＤｅｅｐＮ型ウェル２１を、ＤｅｅｐＮ型ウェル１１と別に形成することもできる。ただし、半導体装置の製造工程を簡略化する観点では、ＤｅｅｐＮ型ウェル２１とＤｅｅｐＮ型ウェル１１とを同時に形成することが好ましい。  
【００６５】
ここで、図５に、回路部１に、ＤｅｅｐＮ型ウェル２１が形成されていない場合の半導体装置の断面図を示す。このように、ＤｅｅｐＮ型ウェル２１が形成されていない場合、
デジタル回路部の動作によって生じるデジタルノイズが、Ｐ型半導体基板１０を伝わって、アナログ回路部に伝搬するため、アナログ回路の精度が低下するという問題が発生する。
【００６６】
これに対して、本実施形態では、Ｐ型半導体基板１０に、アナログ回路部全体を囲うように、ＤｅｅｐＮ型ウェル２１を形成し、このＤｅｅｐＮ型ウェル２１に端子２８を設けている。
【００６７】
これにより、デジタル回路部からアナログ回路部にデジタルノイズが伝搬しても、デジタルノイズを、アナログ回路部に形成されたＤｅｅｐＮ型ウェル１１から端子２８を介して外部に放出することができる。この結果、デジタル回路部からデジタルノイズが伝搬することで、アナログ回路の精度が低下するのを抑制することができる。
【００６８】
参考として、図６に、アナログ回路部にＤｅｅｐＮ型ウェル２１が形成されている場合と、ＤｅｅｐＮ型ウェル１１が形成されていない場合とにおいて、ノイズ量を測定した結果を示す。なお、この図は、デジタル回路部に設けられたインバータをノイズ発生源として、アナログ回路部でのノイズ量の周波数特性を測定し、最も多いノイズ量をグラフ化したものである。
【００６９】
図６に示すように、アナログ回路部にＤｅｅｐＮ型ウェル２１が形成されていない場合では、アナログ回路部のデジタル回路部までの距離が離れていれば、ノイズ量は小さいが、その距離が小さくなるにつれ、ノイズ量が大きくなる。このため、この場合では、デジタルノイズの対策として、アナログ回路部とデジタル回路部との距離を大きくする必要がある。
【００７０】
これに対して本実施形態のように、アナログ回路部にＤｅｅｐＮ型ウェル２１が形成されている場合では、図６から、その距離に関係なく、ノイズ量を低減できることがわかる。
【００７１】
このため、本実施形態によれば、アナログ回路部で許容されるノイズレベルが、アナログ回路部にＤｅｅｐＮ型ウェル２１が形成されていない場合と同じであれば、その場合よりも半導体装置の小型化が可能となる。また、本実施形態によれば、デジタル回路部とアナログ回路部との距離が、アナログ回路部にＤｅｅｐＮ型ウェル２１が形成されていない場合と同じであれば、その場合よりも、アナログ回路部に伝搬するノイズレベルをより低減できる。
【００７２】
図７、８に、それぞれ、本実施形態の第２、第３の例における半導体装置の断面図を示す。これらの断面図も、回路部１における断面図であり、これらの図では、図４と同様の構成部には、図４と同一の符号を付している。
【００７３】
上記第１の例では、回路部１のうち、アナログ回路部のみにＤｅｅｐＮ型ウェル２１を形成する場合を例として説明したが、図７に示すように、デジタル回路部のみにＤｅｅｐＮ型ウェル２１を形成することもできる。また、図８に示すように、デジタル回路部とアナログ回路部の両方にＤｅｅｐＮ型ウェル２１を形成することもできる。
【００７４】
このようにしても、第１の例と同様の効果を得ることができる。なお、どちらの場合においても、ＤｅｅｐＮ型ウェル２１に専用の端子２８を設けることが好ましい。
【００７５】
ここで、参考として、回路部１にＤｅｅｐＮ型ウェル２１が形成されていない場合（図５参照）、回路部１のうちのアナログ回路部のみにＤｅｅｐＮ型ウェル２１が形成されている場合（図４参照）、デジタル回路部のみにＤｅｅｐＮ型ウェル２１が形成されている場合（図７参照）、アナログ回路部とデジタル回路部の両方にＤｅｅｐＮ型ウェル２１が形成されている場合（図８参照）、それぞれにおけるノイズ量のシミュレーション結果を図９に示す。
【００７６】
このシミュレーション結果は、既成のシミュレーションモデルを用い、デジタル回路部の端子をノイズ源とし、アナログ回路部の端子をモニター端子として、所定の条件で算出したものである。なお、図９中の表示は、ＤｅｅｐＮ型ウェル２１の形成領域およびＤｅｅｐＮ型ウェル２１の不純物濃度、深さを示している。
【００７７】
図９に示すシミュレーション結果より、ＤｅｅｐＮ型ウェル２１の不純物濃度（１×１０１６ａｔｍ／ｃｃ）、深さ（４．５μｍ）が同じ場合であれば、少なくともアナログ回路部とデジタル回路部のどちらか一方に、ＤｅｅｐＮ型ウェル２１が形成されていれば、ＤｅｅｐＮ型ウェル２１が形成されていない場合と比較したノイズレベルの低減量は同程度であることがわかった。
【００７８】
そして、アナログ回路部とデジタル回路部の両方にＤｅｅｐＮ型ウェル２１が形成されている場合では、不純物濃度が高い（２×１０１６ａｔｍ／ｃｃ）方が、ノイズレベルの低減量が大きいことがわかった。これは、不純物濃度が高いほどＤｅｅｐＮ型ウェル２１中をデジタルノイズが伝搬しやすく、デジタルノイズが外部に放出しやすいからである。
【００７９】
したがって、これらの結果より、Ｐ型半導体基板１０において、少なくともアナログ回路部とデジタル回路部のどちらか一方に、ＤｅｅｐＮ型ウェル２１を形成することで、アナログ回路部におけるデジタルノイズによる精度の低下を抑制できると言える。また、アナログ回路部へのデジタルノイズの伝搬をより抑制したい場合では、ＤｅｅｐＮ型ウェル２１の不純物濃度を高くすれば良いと言える。
【００８０】
図１０に、本実施形態の第４の例における半導体装置の断面図を示す。この断面図も、回路部１における断面図であり、この図では、図６と同様の構成部には、図６と同一の符号を付している。
【００８１】
また、図１０に示すように、アナログ回路部にＤｅｅｐＮ型ウェル２１を形成する場合では、Ｐチャンネル型ＭＯＳトランジスタのＮ型ウェル２２を省略することもできる。すなわち、ＤｅｅｐＮ型ウェル２１をＮ型ウェル２２と兼用させることもできる。
【００８２】
（他の実施形態）
第１実施形態では、保護部２のうち、Ｎチャンネル型ＭＯＳトランジスタ２ａの構造について説明したが、Ｐチャンネル型ＭＯＳトランジスタ２ｂの構造についても、同様の構成とすることができる。
【００８３】
なお、濃度プロファイル等の関係により、保護部（入出力バッファーの領域）２のうち、Ｐチャンネル型ＭＯＳトランジスタ２ｂよりもＮチャンネル型ＭＯＳトランジスタ２ａにおいて、上記した問題が特に顕著であった。したがって、Ｐチャンネル型ＭＯＳトランジスタ２ｂについては、従来と同様の構成としても良く、少なくとも、Ｎチャンネル型ＭＯＳトランジスタ２ａにおいて、上記した構成とすることが必要である。
【００８４】
また、第１実施形態では、平面レイアウトを図１に示すように、Ｎチャンネル型ＭＯＳトランジスタ２ａが斜め方向で隣り合うレイアウトにする場合を例として説明したが、図４に示すように、Ｎチャンネル型ＭＯＳトランジスタ２ａ同士が横方向で隣り合うレイアウトにすることもできる。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１実施形態における半導体装置の平面レイアウト図である。
【図２】図１中のＡ−Ａ’線断面図である。
【図３】本実施形態の半導体装置において、第２の入力端子（Ｐａｄ２）３ｂに流れるクロストーク電流の測定結果を示す図である。
【図４】本発明の第２実施形態の第１の例における半導体装置の断面図である。
【図５】第２実施形態の比較例における半導体装置の断面図である。
【図６】アナログ回路部にＤｅｅｐＮ型ウェル２１が形成されている場合と、ＤｅｅｐＮ型ウェル１１が形成されていない場合とにおけるアナログ回路部でのノイズ量を測定した結果を示す図である。
【図７】本発明の第２実施形態の第２の例における半導体装置の断面図である。
【図８】本発明の第２実施形態の第３の例における半導体装置の断面図である。
【図９】本発明の第２実施形態の各例におけるアナログ回路部でのノイズ量のシミュレーション結果である。
【図１０】本発明の第２実施形態の第４の例における半導体装置の断面図である。
【図１１】従来の第１の例における半導体装置の平面レイアウト図である。
【図１２】図５中のＢ−Ｂ’線断面図である。
【図１３】従来の第２の例における半導体装置の断面図である。
【図１４】本発明者らが検討した半導体装置の平面レイアウト図である。
【符号の説明】
【００８６】
１…保護対象の回路部、２…保護部、
２ａ…Ｎチャンネル型ＭＯＳトランジスタ、２ｂ…Ｐチャンネル型ＭＯＳトランジスタ、３…入出力端子、３ａ…第１の入力端子（Ｐａｄ１）、３ｂ…第２の入力端子（Ｐａｄ２）、
１０…Ｐ型半導体基板、１１…ＤｅｅｐＮ型ウェル、１２…Ｐ型ウェル、
１２ａ…第１のＰ型ウェル、１２ｂ…第２のＰ型ウェル、１３…Ｎ型ドレイン領域、
２１…ＤｅｅｐＮ型ウェル、２２…Ｎ型ウェル、
１４…Ｎ型ソース領域、１０１…Ｐ型ウェル、
１０１ａ…Ｐ型ウェルのうち、隣り合うＮチャンネル型ＭＯＳトランジスタ２ａ同士の間の部分。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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