(57)【要約】【課題】  描画性能の優れた画像処理装置を提供する。【解決手段】  画像処理装置１内にラインバッファ１８（１８ａ，１８ｂ）を設ける。スプライト処理回路１７はビデオメモリ３に記憶されている１ライン分のスプライトパターンのデータをラインバッファ１８に描画する。１ライン分の描画が完了した後に、描画用と転送用のラインバッファ１８を切り替えて、転送用に切り替わったラインバッファ１８の記憶内容をビデオメモリ３の描画用のフレームバッファに書き込む。ピクセルデータコントローラ２０はビデオメモリ３の表示用のフレームバッファに記憶されている表示データをＤＡＣ２１ａ〜２１ｃへ出力し、ＤＡＣ２１ａ〜２１ｃによりアナログ信号に変換されてＣＲＴ表示装置４へ出力する。【選択図】  図６
2006227498.tif 000002
【特許請求の範囲】
【請求項１】
描画用および表示用のフレームバッファとして使用されるとともに、表示装置に表示すべき複数のスプライトパターンのデータを記憶する記憶装置とデータ授受可能に接続された画像処理装置において、
ラインバッファと、
前記表示装置に表示すべきスプライトパターンのデータを前記記憶装置から読み出して該データに基づく表示データを前記ラインバッファに描画し、該描画した表示データを前記記憶装置の描画用のフレームバッファに描画するスプライト処理回路と、
前記記憶装置の表示用のフレームバッファから表示データを取り出して前記表示装置に該表示データに基づく表示を行う表示処理回路と、
を備えたことを特徴とする画像処理装置。
【請求項２】
前記ラインバッファは２つのラインバッファから構成されていることを特徴とする請求項１記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スプライトの表示を行う画像処理装置に関する。
【背景技術】
【０００２】
スプライトは、画面上で自由に移動できる図形やキャラクタ等のパターンで、コンピュータ・ゲーム機には欠かせないものであり、パーソナルコンピュータでもグラフィック機能の１つとしてよく使用されている。
【０００３】
スプライトの表示に用いられる方式の一つとしてラインバッファ方式があり、ラインバッファ方式について図１を参照しつつ説明する。図１はラインバッファ方式によってスプライト表示を行う従来の画像処理装置の構成を示すブロック図である。
【０００４】
図１において、１０１はラインバッファ方式の画像処理装置、１０２は画像表示を制御するＣＰＵ（Ｃｅｎｔｒａｌ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ：中央演算装置）、１０３は多数のスプライトパターンのデータ（画像データ）をビットマップにより記憶するパターンメモリ、１０４はＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）表示装置である。なお、表示装置としてＣＲＴ表示装置の他、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）などであってもよい。後述する図３のフレームバッファ方式および図６の後述する本発明の実施の形態においても同様である。
【０００５】
画像処理装置１０１において、１１１はＣＰＵインタフェースであり、ＣＰＵ１０２との間のデータ授受を司るものである。１１２はパターンメモリインタフェースであり、パターンメモリ１０３との間のデータ授受を司るものである。Ｂはバスである。１１３はクロックジェネレータであり、クロックパルスを発生し、各部へ出力する。
【０００６】
１１４はカラーコードによるドットデータをＲＧＢ（レッド・グリーン・ブルー）カラーデータに変換するためのカラーパレットである。１１５はスプライトパターンの表示位置、スプライトパターンのサイズ、拡大／縮小率、スプライトパターンのパターンメモリ１０３上のアドレスなどスプライトパターンの属性データを表示すべきスプライトパターンごとに記憶するスプライト属性テーブルである。１１６は動作に必要な各種データ（スプライト属性テーブル１１５の読み出し位置等を示すデータ、ＣＲＴ表示装置１０４の走査線数など）を一時的に記憶するレジスタである。カラーパレット１１４、スプライト属性テーブル１１５、レジスタ１１６はＣＰＵ１０２により書き込まれる。
【０００７】
１１７はスプライト処理回路である。スプライト処理回路１１７は、スプライト属性テーブル１１５から属性データを読み出し、属性データに従いラインバッファ１１８に描画すべき（書き込むべき）スプライトパターンのパターンメモリ１０３のアドレス（１ライン分）を求め、パターンメモリ１０３からその求めたアドレスのドットデータを取り出す。スプライト処理回路１１７は取り出したドットデータをカラーパレット１１４を利用してＲＧＢカラーデータに変換し、変換後のＲＧＢカラーデータに対しスプライト属性テーブル１１５のスプライトの属性データに基づく処理を施して得られたカラーデータ（表示データ）をラインバッファ１１８に書き込む。
【０００８】
ラインバッファ１１８はＣＲＴ表示装置１０４の水平表示ラインの各表示ドットに対応する記憶スロットを有するバッファメモリであり、２個のラインバッファ１１８ａ，１１８ｂから構成されている（ダブルバッファ構成）。そして、それら２個のラインバッファ１１８ａ，１１８ｂがライン単位で交互に描画（書き込み）用バッファおよび表示（読み出し）用バッファとして使用される。
【０００９】
１１９はＣＲＴコントローラであり、クロックジェネレータ１１３から出力されるクロックパルスに基づいてＣＲＴ表示装置１０４を駆動する各種のパルス信号、すなわち、水平走査パルス、垂直走査パルス等を発生し、ＣＲＴ表示装置１０４およびピクセルデータコントローラ１２０へ出力する。ピクセルデータコントローラ１２０はラインバッファ１１８からカラーデータを読み出し、ＣＲＴコントローラ１１９から入力される水平走査パルスに従ってＤＡＣ（デジタル・アナログ・コンバータ）１２１ａ〜１２１ｃへ出力する。ＤＡＣ１２１ａ〜１２１ｃはカラーデータをアナログ信号に変換し、ＣＲＴ表示装置１０４へ出力する。
【００１０】
図１のラインバッファ方式によってスプライト表示を行う従来の画像処理装置の動作の概要について説明する。ＣＰＵ１０２によりカラーパレット１１４にカラーコードに対応するＲＧＢカラーデータが、スプライト属性テーブル１１５に属性データが、レジスタ１１６に動作に必要な各種データが設定される。また、ＣＰＵ１０２により、スプライトパターンのデータがパターンメモリ１０３に格納される。
【００１１】
スプライト処理回路１１７はスプライト属性テーブル１１５の属性データに従い描画すべきスプライトパターンが記憶されているパターンメモリ１０３のアドレス（１ライン分）を求め、パターンメモリ１０３からその求めたアドレスのドットデータを取り出す。スプライト処理回路１１７は取り出したドットデータをカラーパレット１１４を利用してＲＧＢカラーデータに変換し、変換後のＲＧＢカラーデータに対しスプライト属性テーブル１１５のスプライトの属性データに基づく処理を施し、処理後のカラーデータを描画用のラインバッファ（ラインバッファ１１８ａ又はラインバッファ１１８ｂ）に描画する。これを表示すべき全てのスプライトパターンに対して行う。
【００１２】
描画用と表示用のラインバッファ１１８ａ，１１８ｂが切り替わり、ピクセルデータコントローラ１２０は表示用に切り替わったラインバッファからカラーデータを読み出してＤＡＣ１２１ａ〜１２１ｃへ出力し、ＤＡＣ１２１ａ〜１２１ｃによりアナログ信号に変換されてＣＲＴ表示装置１０４へ出力される。この期間に描画用に切り替わったラインバッファに次のラインのデータが描画される。
【００１３】
さらに、ラインバッファ方式における描画と表示について図２を用いて説明する。図２はラインバッファ方式における描画と表示を説明するための図であり、（ａ）はＣＲＴ表示装置１０４の表示画面であり、（ｂ）はラインバッファ１１８ａ，１１８ｂである。ＣＲＴ表示装置１０４には「０」ラインから「Ｎ」ラインが順次表示される。ラインバッファ方式では、上述したように、１ライン分のカラーデータを格納する２つのラインバッファ１１８ａ，１１８ｂがあり、順次描画用と表示用とが切り替えられる。
【００１４】
例えば、ラインバッファ１１８ａのカラーデータを利用してＣＲＴ表示装置１０４の「０」ライン目を表示している間にラインバッファ１１８ｂに「１」ライン目のカラーデータを描画する。「０」ライン目の表示が終了した時点で、描画用と表示用のラインバッファが切り替わり、「０」ライン目を表示している間にラインバッファ１１８ｂに描画されたカラーデータを利用してＣＲＴ表示装置１０４の「１」ライン目を表示し、その間に描画用に切り替わったラインバッファ１１８ａに「２」ライン目のカラーデータを描画する。
なお、ラインバッファ方式に関するものとして、特許文献１および特許文献２が挙げられる。
【００１５】
ラインバッファ方式と別の方式としてフレームバッファ方式があり、フレームバッファ方式について図３を参照しつつ説明する。図３はフレームバッファ方式によってスプライト表示を行う従来の画像処理装置の構成を示すブロック図である。
図３において、２０１はフレームバッファ方式の画像処理装置、２０２は画像表示を制御するＣＰＵ、２０３は多数のスプライトパターンのデータ（画像データ）をビットマップにより記憶するビデオメモリ、２０４はＣＲＴ表示装置である。ビデオメモリ２０３はフレームバッファとしても使用され、図示はしていないがダブルバッファ構成となっており、それら２個のフレームバッファはフレーム単位で交互に書き込み（描画）用バッファおよび読み出し（表示）用バッファとして使用される。
【００１６】
画像処理装置２０１において、２１１はＣＰＵ２０２との間でデータ授受を司るＣＰＵインタフェースであり、２１２はビデオメモリ２０３との間でデータ授受を司るビデオメモリインターフェースであり、Ｂはバスである。２１３はクロックパルスを発生して各部へ出力するクロックジェネレータである。
【００１７】
２１４はカラーコードによるドットデータをＲＧＢカラーデータに変換するためのカラーパレットである。２１５はスプライトパターンの表示位置、スプライトパターンのサイズ、拡大／縮小率、スプライトパターンのビデオメモリ２０３上のアドレスなどスプライトパターンの属性データを表示すべきスプライトパターンごとに記憶するスプライト属性テーブルである。２１６は動作に必要な各種データ（スプライト属性テーブル２１５の読み出し位置等を示すデータ、ＣＲＴ表示装置２０４の走査線数など）を一時的に記憶するレジスタである。カラーパレット２１４、スプライト属性テーブル２１５、レジスタ２１６はＣＰＵ２０２により書き込まれる。
【００１８】
２１７はスプライト処理回路である。スプライト処理回路２１７は、スプライト属性テーブル２１５から属性データを読み出し、属性データに従いビデオメモリ２０３に描画すべき（書き込むべき）スプライトパターンのビデオメモリ２０３のアドレス（１フレーム分）を求め、また、属性データに従いカラーデータを描画するビデオメモリ（描画用のフレームバッファ）２０３のアドレス（１フレーム分）を求める。スプライト処理回路２１７は、ビデオメモリ２０３からその求めたアドレスのドットデータを取り出す。スプライト処理回路２１７は取り出したドットデータをカラーパレット２１４を利用してＲＧＢカラーデータに変換し、変換後のＲＧＢカラーデータに対しスプライト属性テーブル２１５のスプライトの属性データに基づく処理を施した後ビデオメモリ（フレームバッファ）２０３の求めたアドレスに書き込む。
【００１９】
２１９はＣＲＴコントローラであり、クロックジェネレータ２１３から出力されるクロックパルスに基づいてＣＲＴ表示装置２０４を駆動する各種のパルス信号、すなわち、水平走査パルス、垂直走査パルス等を発生し、ＣＲＴ表示装置２０４およびピクセルデータコントローラ２１９へ出力する。ピクセルデータコントローラ２１９はビデオメモリ（フレームバッファ）２０３からカラーデータを読み出し、ＣＲＴコントローラ２１８から入力される水平走査パルスおよび垂直走査パルスに従ってＤＡＣ（デジタル・アナログ・コンバータ）２２０ａ〜２２０ｃへ出力する。ＤＡＣ２２０ａ〜２２０ｃはカラーデータをアナログ信号に変換し、ＣＲＴ表示装置２０４へ出力する。
【００２０】
図３のフレームバッファ方式によってスプライト表示を行う従来の画像処理装置の動作の概要について説明する。ＣＰＵ２０２によりカラーパレット２１４にカラーコードに対応するＲＧＢカラーデータが、スプライト属性テーブル２１５に属性データが、レジスタ２１６に動作に必要な各種データが設定される。また、ＣＰＵ２０２により、スプライトパターンのデータがビデオメモリ２０３に格納される。
【００２１】
スプライト処理回路２１７はスプライト属性テーブル２１５の属性データに従い描画すべきスプライトパターンのビデオメモリ２０３のアドレス（１フレーム分）を求め、また、属性データに従いカラーデータを描画するビデオメモリ（描画用のフレームバッファ）２０３のアドレス（１フレーム分）を求める。スプライト処理回路２１７はビデオメモリ２０３からその求めたアドレスのドットデータを取り出す。スプライト処理回路２１７は取り出したドットデータをカラーパレット２１４を利用してＲＧＢカラーデータに変換し、変換後のＲＧＢカラーデータに対しスプライト属性テーブル２１５のスプライトの属性データに基づく処理を施し、処理後のカラーデータをビデオメモリ（描画用のフレームバッファ）２０３の求めたアドレスに描画する。これを表示すべき全てのスプライトパターンに対して行う。
【００２２】
描画用と表示用のフレームバッファが切り替わり、ピクセルデータコントローラ２１９はビデオメモリ（表示用に切り替わったフレームバッファ）２０３からカラーデータを読み出してＤＡＣ２２０ａ〜２２０ｃへ出力し、ＤＡＣ２２０ａ〜２２０ｃによりアナログ信号に変換されてＣＲＴ表示装置２０４へ出力される。この期間にビデオメモリ（描画用に切り替わったフレームバッファ）２０３に次のフレームのデータが描画される。
なお、フレームバッファ方式に関するものとして、特許文献３〜特許文献５が挙げられる。
【特許文献１】特開昭６１−１６２０８４号公報
【特許文献２】特開平０２−２７５９９０号公報
【特許文献３】特開平０２−１１６８９４号公報
【特許文献４】特開平０５−０２７７４５号公報
【特許文献５】特開２００２−３４１８５９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
図１および図２を用いて説明したラインバッファ方式の画像処理装置１０１では、ライン単位で描画用のラインバッファと表示用のラインバッファを切り替えて行なう。このため、描画するスプライトが同じラインに集中してしまうと、例えば、図４のようにスプライトＳ１〜Ｓ５が同じラインに集中してしまうと、そのラインでは水平走査時間内にラインバッファへの全スプライトの描画が間に合わなくなる。この結果、面としての描画性能が悪くなるという問題がある。
【００２４】
また、図３を用いて説明したフレームバッファ方式の画像処理装置２０１では、ビデオメモリ２０３へのアクセス回数が多くなり、ビデオメモリ２０３へのアクセスが描画性能を高くする際に問題となる。フレームバッファ方式におけるビデオメモリ２０３へのアクセスの種類として図５に示すように、「スプライトパターンの読み出し」、「フレームバッファへの描画」、「フレームバッファからの表示データ（カラーデータ）の読み出し（１面）」の３種類がある。
【００２５】
ここで、本発明の画像処理装置との描画性能を比較するために、従来のフレームバッファ方式の描画性能の一例を示す。ただし、転送速度を２００Ｍｄｏｔ／ｓ（ビデオメモリ速度を１００ＭＨｚ，ビデオメモリバス幅を１６ｂｉｔ、１ドットのビット数を８ビットとした場合の転送速度）、表示サイズを６４０×４８０（１ラインが６４０ドット、ライン数が４８０）、フレーム周波数を６０Ｈｚであるとする。
図３の従来のフレームバッファ方式における描画性能は、転送速度（ビデオメモリの帯域）から「フレームバッファからの表示データの読み出し（１面）」に使用する帯域を減算して残りの帯域を求め、残った帯域で「スプライトパターンの読み出し」と「フレームバッファへの描画」とが何個分のスプライトパターンに対して行えるかである。従って、
描画性能＝
（転送速度−表示サイズ×フレーム周波数）／（２×表示サイズ×フレーム周波数）
で表され、上記設定の場合、
（２００Ｍ−６４０×４８０×６０）／（２×６４０×４８０×６０）＝４．８（面）
となる。
【００２６】
そこで、本発明は、上述したラインバッファ方式の画像処理装置および上述したフレームバッファ方式の画像処理装置より描画性能の優れた画像処理装置を提供することを目的とする。
【課題を解決するための手段】
【００２７】
本発明は、描画用および表示用のフレームバッファとして使用されるとともに、表示装置に表示すべき複数のスプライトパターンのデータを記憶している記憶装置とデータ授受可能に接続された画像処理装置において、ラインバッファと、前記表示装置に表示すべきスプライトパターンのデータを前記記憶装置から読み出して該データに基づく表示データを前記ラインバッファに描画し、該描画した表示データを前記記憶装置の描画用のフレームバッファに描画するスプライト処理回路と、前記記憶装置の表示用のフレームバッファから表示データを取り出して前記表示装置に該表示データに基づく表示を行う表示処理回路と、を備えたことを特徴とする画像処理装置である。
【００２８】
上記の画像処理回路において、前記ラインバッファは２つのラインバッファから構成されていることを特徴とする。
【発明の効果】
【００２９】
本発明によれば、画像処理装置内にラインバッファを設け、ラインバッファに１ライン分の表示データを保持し、その後フレームバッファへの描画を行う構成としたため、画像処理装置の描画性能が向上する。
【発明を実施するための最良の形態】
【００３０】
以下、本発明を実施するための最良の形態について図面を参照しつつ説明する。
まず、本発明の実施の形態における画像処理装置の装置構成について図６を参照しつつ説明する。図６は本実施の形態における画像処理装置の構成を示すブロック図である。
図６において、１は本実施の形態の画像処理装置、２は画像表示を制御するＣＰＵ、３は多数のスプライトパターンのデータ（画像データ）をビットマップにより記憶するビデオメモリ、４はＣＲＴ表示装置である。ビデオメモリ３はフレームバッファとしても使用され、図示はしていないがダブルバッファ構成となっており、それら２個のフレームバッファはフレーム単位で交互に書き込み（描画）用バッファおよび読み出し（表示）用バッファとして使用される。
【００３１】
画像処理装置１において、１１はＣＰＵ２との間でデータ授受を司るＣＰＵインタフェースであり、１２はビデオメモリ３との間でデータ授受を司るビデオメモリインターフェースであり、Ｂはバスである。１３はクロックパルスを発生して画像処理装置１を構成する各部へ出力するクロックジェネレータである。
【００３２】
１４はカラーコードによるドットデータをＲＧＢカラーデータに変換するためのカラーパレットである。１５はスプライトパターンの表示位置、スプライトパターンのサイズ、拡大／縮小率、スプライトパターンのビデオメモリ３上のアドレスなどスプライトパターンの属性データを表示すべきスプライトパターンごとに記憶するスプライト属性テーブルである。１６は動作に必要な各種データ（スプライト属性テーブル１５の読み出し位置等を示すデータ、ＣＲＴ表示装置４の走査線数、ビデオメモリ３のフレームバッファとして使用される領域のアドレスなど）を一時的に記憶するレジスタである。カラーパレット１４、スプライト属性テーブル１５、レジスタ１６はＣＰＵインターフェース１１及びバスＢを介してＣＰＵ２により書き込まれる。
【００３３】
１７はスプライト処理回路である。スプライト処理回路１７は、スプライト属性テーブル１５から属性データを読み出し、属性データのスプライトパターンの表示位置、サイズ、拡大／縮小率等と、スプライトパターンのビデオメモリ３上のアドレスとを利用して、ラインバッファ１８に描画すべき（書き込むべき）スプライトパターンのビデオメモリ３のアドレス（１ライン分）を求める。また、スプライト処理回路１７は、属性データのスプライトパターンの表示位置とビデモメモリ３の描画用のフレームバッファのアドレスとを利用してカラーデータを描画するビデオメモリ（描画用のフレームバッファ）３のアドレス（１ライン分）を求める。スプライト処理回路１７はビデオメモリ３からその求めたアドレスのドットデータを取り出す。スプライト処理回路１７は取り出したドットデータをカラーパレット１４を利用してＲＧＢカラーデータに変換し、変換後のＲＧＢカラーデータに対しスプライト属性テーブル１５のスプライトの属性データに基づく処理を施し、得られたカラーデータを描画用のラインバッファ１８に書き込む。スプライト処理回路１７はラインバッファ１８への１ライン分の描画が完了すると、描画（書き込み）用から転送用に切り替わったラインバッファに記憶されているカラーデータをビデオメモリ（描画用のフレームバッファ）３の求めたアドレスに書き込む。スプライト処理回路１７は２つのフレームバッファの何れが描画用のフレームバッファとして使用されているか判断するための情報を保持し、この情報を１フレームの表示が完了すると変更する。
【００３４】
ラインバッファ１８はＣＲＴ表示装置１０４の水平表示ラインの各表示ドットに対応する記憶スロットを有するバッファメモリであり、２個のラインバッファ１８ａ，１８ｂから構成されている（ダブルバッファ構成）。そして、それら２個のラインバッファ１８ａ，１８ｂがライン単位で交互に描画（書き込み）用ラインバッファおよびビデオメモリ３への転送用ラインバッファとして使用される。ラインバッファ１８は不図示の制御回路により描画用のラインバッファに１ライン分のカラーデータの描画が完了した後に描画用のラインバッファは転送用のラインバッファに、転送用のラインバッファは描画用のラインバッファに切り替えられる。
【００３５】
１９はＣＲＴコントローラであり、クロックジェネレータ１３から出力されるクロックパルスに基づいてＣＲＴ表示装置４を駆動する各種のパルス信号、すなわち、水平走査パルス、垂直走査パルス等を発生し、ＣＲＴ表示装置４およびピクセルデータコントローラ２０へ出力する。ピクセルデータコントローラ２０はビデオメモリ（表示用のバッファメモリ）３からカラーデータを読み出し、ＣＲＴコントローラ１９から入力される水平走査パルスおよび垂直走査パルスに従ってＤＡＣ２１ａ〜２１ｃへ出力する。ピクセルデータコントローラ２０は、２つのフレームバッファの何れが表示用のフレームバッファとして使用されているか判断するための情報を保持し、この情報を１フレームの表示が完了すると変更する。ＤＡＣ２１ａ〜２１ｃはカラーデータをアナログ信号に変換し、ＣＲＴ表示装置４へ出力する。
【００３６】
図６の本実施の形態の画像処理装置の動作の概要について説明する。ＣＰＵ２によりカラーパレット１４にカラーコードに対応するＲＧＢカラーデータが、スプライト属性テーブル１５に属性データが、レジスタ１６に動作に必要な各種データが設定される。また、ＣＰＵ２により、スプライトパターンのデータがビデオメモリ３に格納される。
【００３７】
スプライト処理回路１７はスプライト属性テーブル１５の属性データに従い描画すべきスプライトパターンのビデオメモリ３のアドレス（１ライン分）を求め、また、属性データ等に従いカラーデータを描画するビデオメモリ（描画用のフレームバッファ）３のアドレス（１ライン分）を求める。スプライト処理回路１７はビデオメモリ３からその求めたアドレスのドットデータを取り出す。スプライト処理回路１７は取り出したドットデータをカラーパレット１４を利用してＲＧＢカラーデータに変換し、変換後のＲＧＢカラーデータに対しスプライト属性テーブル１５のスプライトの属性データに基づく処理を施し、処理後のカラーデータを描画用のラインバッファ（ラインバッファ１８ａ又はラインバッファ１８ｂ）に描画する。これを表示すべき全てのスプライトパターンに対して行う。
【００３８】
描画用と転送用のラインバッファ１８ａ，１８ｂが切り替わり、スプライト処理回路１７は転送用に切り替わったラインバッファのカラーデータをビデオメモリ（描画用のフレームバッファ）３の求めたアドレスに書き込む。
【００３９】
ピクセルデータコントローラ２０はビデオメモリ（表示用のフレームバッファ）３からカラーデータを取り出して、ＤＡＣ２１ａ〜２１ｃへ出力し、ＤＡＣ２１ａ〜２１ｃによりアナログ信号に変換されてＣＲＴ表示装置４へ出力される。この期間に描画用に切り替わったビデオメモリ（描画用のフレームバッファ）に次のフレームのカラーデータが描画される。
【００４０】
以上説明した本実施の形態の画像処理装置１によれば、画像処理装置１内にラインバッファ１８を設け、表示すべきスプライトパターンの１ライン分のカラーデータをラインバッファ１８に描画し、描画後ラインバッファ１８に記憶された１ライン分のカラーデータをビデオメモリ（描画用のフレームバッファ）３に描画する構成となっている。このため、ラインバッファ１８への描画はＣＲＴ表示装置４の表示ラインに同期させる必要がなくなり、図１のラインバッファ方式の従来の画像処理装置１０１のように、同じラインにスプライトパターンが集中しても描画ができなくなるということはない。
【００４１】
また、図３の従来のフレームバッファ方式の描画性能と比較するために、本実施の形態の画像処理装置の描画性能の一例を示す。ここで、本実施の形態の画像処理装置１におけるビデオメモリ３へのアクセスの種類として図７に示すように、「スプライトパターンの読み出し」、「フレームバッファへの描画（１面）」、「フレームバッファからの表示データの読み出し（１面）」の３種類がある。
図３の従来のフレームバッファ方式の場合と同様に、転送速度を２００Ｍｄｏｔ／ｓ（ビデオメモリ速度を１００ＭＨｚ，ビデオメモリバス幅を１６ｂｉｔ、１ドットのビット数を８ビットとした場合の転送速度）、表示サイズを６４０×４８０（１ラインが６４０ドット、ライン数が４８０）、フレーム周波数を６０Ｈｚとする。
描画性能は、転送速度（ビデオメモリの帯域）から「フレームバッファからの表示データの読み出し（１面）」および「フレームバッファへの描画（１面）に使用する帯域を減算して残りの帯域を求め、残った帯域で「スプライトパターンの読み出し」が何個分のスプライトパターンに対して行えるかである。従って、
描画性能＝
（転送速度−２×表示サイズ×フレーム周波数）／（表示サイズ×フレーム周波数）
で表され、上記の設定の場合、
（２００Ｍ−２×６４０×４８０×６０）／（６４０×４８０×６０）＝８．８（面）
となり、図３の従来のフレームバッファ方式における描画性能の４．９（面）に比べ、本実施の形態の画像処理装置１の描画性能が向上していることが分かる。
【００４２】
以上、本発明の最良の実施の形態について説明したが、本発明は上述の実施の形態に限られるものではなく、特許請求の範囲に記載した限りにおいて様々な設計変更が可能なものである。例えば、画像処理装置１内に２個のラインバッファ１８ａ，１８ｂを設けて描画用と転送用をライン単位で切り替えて使用する構成となっているが、これに限らず、１個のラインバッファを設けて、１つのラインバッファで１ライン分描画し、描画したラインのカラーデータをビデオメモリ（描画用バッファメモリ）３に転送し、転送完了後に次のラインのカラーデータをラインバッファに描画するようにしてもよい。
【図面の簡単な説明】
【００４３】
【図１】ラインバッファ方式によってスプライト表示を行う従来の画像処理装置の構成を示すブロック図。
【図２】ラインバッファ方式における描画と表示を説明するための図。
【図３】フレームバッファ方式によってスプライト表示を行う従来の画像処理装置の構成を示すブロック図。
【図４】従来のラインバッファ方式における問題点を説明するための図。
【図５】従来のフレームバッファ方式におけるビデオメモリへのアクセスパターンを示す図。
【図６】本発明の実施の形態における画像処理装置の構成を示すブロック図。
【図７】本実施の形態の方式におけるビデオメモリへのアクセスパターンを示す図。
【符号の説明】
【００４４】
１  画像処理装置、２  ＣＰＵ、３  ビデオメモリ、４  ＣＲＴ表示装置、１１  ＣＰＵインタフェース、１２  ビデオメモリインターフェース、１３  クロックジェネレータ、１４  カラーパレット、１５  スプライト属性テーブル、１６  レジスタ、１７  スプライト処理回路、１８，１８ａ，１８ｂ  ラインバッファ、１９  ＣＲＴコントローラ、２０  ピクセルデータコントローラ、２１ａ〜２１ｃ  ＤＡＣ
【図１】
2006227498.tif 000003
【図２】
2006227498.tif 000004
【図３】
2006227498.tif 000005
【図４】
2006227498.tif 000006
【図５】
2006227498.tif 000007
【図６】
2006227498.tif 000008
【図７】
2006227498.tif 000009