(57)【要約】【課題】  スタック型の半導体パッケージにおいて、チップ間の間隔を小さく且つ正確に形成できる半導体パッケージを提供する。【解決手段】  半導体パッケージ１０は、インタポーザ基板１１上に複数の半導体チップ１６，２０を順次に積層し、単一のパッケージに収容して成るスタック型の半導体パッケージである。隣接する２つの半導体チップ１６，２０の間には、半導体チップ１６に、ウエハプロセスで形成されたスペーサ１８が配設される。【選択図】  図１
2006253175.tif 000002
【特許請求の範囲】
【請求項１】
インタポーザ基板上に複数のチップを順次に積層し、単一のパッケージに収容して成るスタック型の半導体パッケージにおいて、
隣接する２つのチップの間には、該２つのチップの内の一方のチップに、ウエハプロセスで形成されたスペーサが配設されることを特徴とする半導体パッケージ。
【請求項２】
前記一方のチップがフェースアップで積層され、前記スペーサは、該一方のチップの回路面に形成される、請求項１に記載の半導体パッケージ。
【請求項３】
前記スペーサ及び該スペーサと前記２つのチップを接着する接着層の合計の厚みが、１００μｍ以上で１２０μｍ未満である、請求項２に記載の半導体パッケージ。
【請求項４】
ウエハの回路面に回路を形成する工程と、前記ウエハの回路面又は裏面に絶縁層を形成する工程と、前記絶縁層を選択的に除去してスペーサを形成する工程と、前記ウエハをチップに切断することによって、前記スペーサを備えるチップを得る工程とをこの順に有することを特徴とする半導体パッケージの製造方法。
【請求項５】
前記ウエハの回路面に絶縁層を形成する工程に後続して、前記ウエハの裏面を研削する工程を有する、請求項４に記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージ及びその製造方法に関し、更に詳細には、複数の半導体チップを積層してパッケージとして構成した、スタック型の半導体パッケージ及びその製造方法に関する。
【背景技術】
【０００２】
電子機器の小型化に伴い、電子機器に搭載する半導体チップの高密度実装化が要求されている。その一環として、複数の半導体チップを積層してパッケージとして構成した、スタック型の半導体パッケージが注目されている。スタック型の半導体パッケージでは、一般に、大きなサイズの半導体チップから順にピラミッド状に積層され、回路面の周辺領域で、ワイヤボンディング等の配線が行われている。ところが、メモリチップなどの同じサイズの半導体チップを、下段の半導体チップ上にオーバーラップさせて積層する場合があり、このような場合には、上段の半導体チップによって、下段の半導体チップの回路面に接続されたワイヤが押し潰されないように、一定の間隔（クリアランス）を確保する必要がある。
【０００３】
図３、４に、同じサイズの半導体チップを積層して半導体パッケージとした、２つの従来例の半導体パッケージをそれぞれ示す。図３に示した半導体パッケージ３０では、下段の半導体チップ１６は、接着剤１５を介して、フェースアップでインタポーザ基板１１上に配設される。また、回路面１６ａの周辺領域で、金ワイヤ２２を用いたワイヤボンディングによって、インタポーザ基板１１に接続される。
【０００４】
下段の半導体チップの回路面１６ａの中央部では、接着剤３１を介して、半導体チップ１６よりも小さな平面形状を有するシリコン片から成るスペーサ３２が配設される。スペーサ３２上に更に、接着剤３３を介して、上段の半導体チップ２０が配設され、回路面２０ａの周辺領域で、金ワイヤ２２を用いたワイヤボンディングによって、インタポーザ基板１１に接続される。半導体パッケージ３０では、スペーサ３２及び接着剤３１，３３の厚みによって、上段及び下段の半導体チップ間の間隔を確保している。
【０００５】
図４に示した半導体パッケージ４０では、下段の半導体チップ１６は、図３の半導体パッケージ３０と同様の構成を有している。下段の半導体チップの回路面１６ａの中央部で、樹脂層４１を介して、上段の半導体チップ２０が配設される。樹脂層４１は、例えば、下段の半導体チップ１６上に塗布された後、上段の半導体チップ２０を積層する際の押し付け圧力によって、その厚さが設定される。上段の半導体チップ２０は、回路面２０ａの周辺領域で、金ワイヤ２２を用いたワイヤボンディングによって、インタポーザ基板１１に接続されている。半導体パッケージ４０では、樹脂層４１の厚みによって、上段及び下段の半導体チップ間の間隔を確保している。
【０００６】
図３、４に示した半導体パッケージ３０，４０については、例えば特許文献１に記載されている。
【特許文献１】特開２００４−２５３６９３号公報（図６，７）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、図３の半導体パッケージ３０では、スペーサ３２を構成するシリコン片の割れを防止するため、スペーサ３２の厚みを少なくとも１００μｍ程度に設定する必要がある。この場合、スペーサ３２の上下に塗布される接着剤３１，３３の厚みは、何れも２５μｍ程度であるため、半導体チップ間の間隔は１５０μｍ程度以上となる。この間隔は、近年の半導体パッケージに要求される厚みの観点から、小さくすることが望まれる。
【０００８】
一方、図４の半導体パッケージ４０では、樹脂層４１の粘度や塗布量、硬化による収縮など、樹脂層４１の厚みに影響を与えるパラメータが多く、誤差が生じ易い．このため、この半導体パッケージ４０では、厚み誤差を考慮して、樹脂層４１を厚めに形成する必要があり、半導体チップ間の間隔を十分に小さくすることが出来なかった。
【０００９】
本発明は、上記に鑑み、スタック型の半導体パッケージにおいて、チップ間の間隔を小さく且つ正確に形成できる半導体パッケージ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係る半導体パッケージは、インタポーザ基板上に複数のチップを順次に積層し、単一のパッケージに収容して成るスタック型の半導体パッケージにおいて、
隣接する２つのチップの間には、該２つのチップの内の一方のチップに、ウエハプロセスで形成されたスペーサが配設されることを特徴とする。
【００１１】
また、本発明に係る半導体パッケージの製造方法は、ウエハの回路面に回路を形成する工程と、前記ウエハの回路面又は裏面に絶縁層を形成する工程と、前記絶縁層を選択的に除去してスペーサを形成する工程と、前記ウエハをチップに切断することによって、前記スペーサを備えるチップを得る工程とをこの順に有することを特徴とする。
【発明の効果】
【００１２】
本発明の半導体パッケージによれば、スペーサがウエハプロセスで形成されることによって、スペーサを小さく且つ正確な厚みに形成することが出来る。これによって、チップ間の間隔を、小さく且つ正確に形成することが出来る。
【００１３】
本発明の半導体パッケージでは、前記一方のチップをフェースアップで積層し、前記スペーサを、該一方のチップの回路面に形成することが出来る。一方のチップに接続されたワイヤが、上段のチップによって押し潰されることを回避しつつ、チップ間の間隔を小さくすることが出来る。
【００１４】
本発明の半導体パッケージでは、好適には、前記スペーサ及び該スペーサと前記２つのチップを接着する接着層の合計の厚みが、１００μｍ以上で１２０μｍ未満である。１００μｍ以上で、下段のチップに接続されたワイヤが、上段のチップによって押し潰されることを回避できる。１２０μｍ未満で、半導体パッケージの厚みを十分に小さくすることが出来る。
【００１５】
本発明の半導体パッケージの製造方法によれば、複数のチップに配設されるスペーサをウエハプロセスで一括に形成するので、スペーサの形成に必要なコストを低減することが出来る。
【００１６】
本発明の半導体パッケージの製造方法の好適な実施態様では、前記ウエハの回路面に絶縁層を形成する工程に後続して、前記ウエハの裏面を研削する工程を有する。この場合、ウエハが絶縁層で補強されることによって、ウエハの割れを抑制することが出来る。
【発明を実施するための最良の形態】
【００１７】
以下に、図面を参照し、本発明に係る実施形態に基づいて本発明を更に詳細に説明する。図１は、本発明の実施形態に係る半導体パッケージの構成を示す断面図である。半導体パッケージ１０は、スタック型のＣＳＰ（Chip Size Package）であって、内部に図示しない配線が形成されたインタポーザ基板１１を備える。インタポーザ基板１１の上面及び底面には、インタポーザ基板１１内部の配線に接続された電極パッド１２，１３がそれぞれ形成されている。インタポーザ基板１１の底面の電極パッド１３には半田ボール１４が配設され、半導体パッケージ１０は、半田ボール１４を介してマザーボード等に接続される。
【００１８】
インタポーザ基板１１上には、２５μｍ程度の厚みを有する接着剤１５を介して、１００μｍの厚みを有する第１の半導体チップ１６が、フェースアップで配設されている。第１の半導体チップ１６は、ＤＲＡＭとして構成され、回路面１６ａの周辺部に配列された複数の電極パッド１７と、回路面１６ａ上であって、これら複数の電極パッド１７の内側に形成されたスペーサ１８とを備える。
【００１９】
スペーサ１８は、ウエハプロセスで回路形成工程に後続して形成され、８０μｍの厚みを有するエポキシ樹脂から成る。第１の半導体チップの電極パッド１７と、インタポーザ基板の電極パッド１２との間は、ワイヤボンディングによって、金ワイヤ２２で接続されている。
【００２０】
スペーサ１８上には、２５μｍ程度の厚みを有する接着剤１９を介して、第２の半導体チップ２０がフェースアップで配設されている。第２の半導体チップ２０は、ＤＲＡＭとして構成され、回路面２０ａの周辺部に配列された複数の電極パッド２１を備える。第２の半導体チップ２０は、第１の半導体チップ１６と同じ厚み及び平面形状を有し、垂直方向に見て第１の半導体チップ１６と重なるように配設されている。第２の半導体チップの電極パッド２１と、インタポーザ基板の電極パッド１２との間は、ワイヤボンディングによって、金ワイヤ２２で接続されている。
【００２１】
第２の半導体チップ２０は、第１の半導体チップ１６上にスペーサ１８及び接着剤１９を介して配設されるため、半導体チップ間の間隔は１０５μｍ程度である。インタポーザ基板１１上の接着剤１５、第１の半導体チップ１６、スペーサ１８、接着剤１９、第２の半導体チップ２０、及び金ワイヤ２２の全体を封止するように樹脂２３が形成されている。
【００２２】
本実施形態の半導体パッケージによれば、スペーサ１８がウエハプロセスで形成されるため、小さく且つ正確な厚みを有する。第１の半導体チップ１６と第２の半導体チップ２０との間隔が、上記スペーサ１８と厚み誤差が小さな接着剤１９とで構成されるので、第１の半導体チップ１６に接続された金ワイヤ２２が、第２の半導体チップ２０によって押し潰されることを回避しつつ、半導体チップ間の間隔を小さくすることが出来る。
【００２３】
なお、第１の半導体チップの回路面１６ａに形成されたスペーサ１８に代えて、第２の半導体チップの裏面２０ｂにスペーサが形成されても構わない。また、本実施形態では、２つの半導体チップを積層した半導体パッケージについて示したが、３つ以上の半導体チップを積層する半導体パッケージに本実施形態の構成を適用することによって、半導体パッケージの厚みを効果的に小さく出来る。
【００２４】
更に、３つ以上の半導体チップを積層する場合に、１段目の半導体チップをフェースダウンで配設し、インタポーザ基板に対してフリップチップ接続を行っても構わない。この場合、２段目の半導体チップの裏面を、１段目の半導体チップの裏面に対向させて配設し、２段目以降の半導体チップについて、本実施形態の半導体パッケージと同様の構成を採用することが出来る。
【００２５】
図２（ａ）〜（ｃ）は、図１に示した半導体パッケージ１０を製造する製造方法について、各製造段階をそれぞれ順次に示す断面図である。先ず、ウエハ２４の主面上に図示しない種々の半導体素子及び回路を形成した後、これら半導体素子及び回路が形成されたウエハの回路面２４ａに電極パッド１７を形成する。次いで、図２（ａ）に示すように、スピンコート法によって、ウエハの回路面２４ａの全面に液状のエポキシ樹脂１８ａを塗布し、これを硬化させる。エポキシ樹脂１８ａを塗布する際には、硬化した後に、エポキシ樹脂１８ａの厚みが８０μｍになるように厚みを設定する。引き続き、ウエハ２４の厚みが１００μｍになるように、ウエハの裏面２４ｂを研削する。
【００２６】
次いで、フォトリソグラフィ技術を用いて、電極パッド１７、ダイシング予定部位２５、及びそれらの近傍の回路面２４ａが露出するようにエポキシ樹脂１８ａを除去することによって、スペーサ１８を形成する。本実施形態では、ＷＬＣＳＰ（Wafer Level Chip Size Package）の再配線技術を用いて、スペーサ１８の形成を行う。引き続き、図２（ｃ）に示すように、ダイシングによりウエハ２４を切断し、半導体チップ１６に切り分ける。
【００２７】
更に、インタポーザ基板１１上に接着剤１５を塗布し、フェースアップで第１の半導体チップ１６を配設する。引き続き、ワイヤボンディングにより、第１の半導体チップの電極パッド１７と、インタポーザ基板の電極パッド１２との間の接続を行う。次いで、スペーサ１８上に接着剤１９を塗布し、フェースアップで第２の半導体チップ２０を配設する。引き続き、ワイヤボンディングにより、第２の半導体チップの電極パッド２１と、インタポーザ基板の電極パッド１２との間の接続を行う。
【００２８】
引き続き、インタポーザ基板１１上の接着剤１５、第１の半導体チップ１６、スペーサ１８、接着剤１９、第２の半導体チップ２０、及び金ワイヤ２２の全体を封止する樹脂２３を形成する。更に、インタポーザ基板１１の裏面に半田ボール１４を形成することによって、図１に示した半導体パッケージ１０を完成することが出来る。
【００２９】
本実施形態に係る半導体パッケージの製造方法によれば、複数の第１の半導体チップ１６に配設されるスペーサ１８をウエハプロセスで一括に形成するので、スペーサ１８を低コストで製造することが出来る。また、ウエハプロセスの技術を用いてスペーサ１８を形成するので、所望で且つ正確な厚みを有するスペーサ１８を形成することが出来る。更に、ウエハの回路面２４ａにエポキシ樹脂１８ａが塗布され、硬化した後に、ウエハの裏面２４ｂの研削を行うので、ウエハ２４がエポキシ樹脂１８ａで補強され、ウエハ２４の割れを抑制することが出来る。
【００３０】
なお、スペーサ１８は、エポキシ樹脂に限定されず、様々な絶縁材料で構成することが出来る。また、スピンコート法以外にも、各種の塗布法やＣＶＤ法など、ウエハプロセスでの様々な絶縁膜の形成方法を用いて絶縁材料を形成することによって、スペーサ１８を小さく且つ正確な厚みに形成できる。
【００３１】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体パッケージ及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体パッケージ及びその製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態に係る半導体パッケージの構成を示す断面図である。
【図２】図２（ａ）〜（ｃ）は、図１の半導体パッケージを製造する各製造段階をそれぞれ順次に示す断面図である。
【図３】一従来例の半導体パッケージの構成を示す断面図である。
【図４】一従来例の半導体パッケージの構成を示す断面図である。
【符号の説明】
【００３３】
１０：半導体パッケージ
１１：インタポーザ基板
１２：電極パッド
１３：電極パッド
１４：半田ボール
１５：接着剤
１６：第１の半導体チップ
１６ａ：（第１の半導体チップの）回路面
１６ｂ：（第１の半導体チップの）裏面
１７：電極パッド
１８：スペーサ
１８ａ：エポキシ樹脂
１９：接着剤
２０：第２の半導体チップ
２０ａ：（第２の半導体チップの）回路面
２０ｂ：（第２の半導体チップの）裏面
２１：電極パッド
２２：金ワイヤ
２３：樹脂
２４：ウエハ
２４ａ：（ウエハの）回路面
２４ｂ：（ウエハの）裏面
２５：ダイシング予定部位
【図１】
2006253175.tif 000003
【図２】
2006253175.tif 000004
【図３】
2006253175.tif 000005
【図４】
2006253175.tif 000006