(57)【要約】【課題】ＯＦＤＭ方式のデジタル信号送信装置において、回路規模の削減と、処理時間の短縮化を実現する。【解決手段】１段のＲＡＭからのシンボルの読み出しと、パイロット信号の挿入と、０値の挿入と、を順次切り替えるためのセレクタを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
シンボルを書き込むためのＲＡＭと、
ＲＡＭから読み出されたシンボルにパイロット信号を挿入する手段と、
前記シンボルに０値を挿入する手段と、
前記シンボルの読み出しと、
前記パイロット信号の挿入と前記０値の挿入とを同時に行うためのセレクタ手段と、
を備えたことを特徴とするデジタル信号送信装置。
【請求項２】
請求項１において、前記パイロット信号を挿入する手段はスクランブラ回路からなり、  前記セレクタ手段は、前記ＲＡＭの出力と、
前記スクランブラ回路の出力と、
０値挿入回路の出力を切り替えることで高速逆フーリエ変換（ＩＦＦＴ）前処理を行うデジタル信号送信装置。
【請求項３】
請求項２において、前記セレクタは、前記ＲＡＭからシンボルを読み出す際の読み出しカウンタが、０，２７，２８，２９，３０，３１，３２，３３，３４，３５，３６，３７のとき、前記０値挿入回路の出力に切り替え、前記読み出しカウンタが、７，２１，４３，５７のとき、前記スクランブラ回路の出力に切り替えることを特徴とするデジタル信号送信装置。
【請求項４】
請求項３において、前記ＲＡＭへ前記シンボルを書き込む際に、書き込みカウンタが「０」のとき、前記ＲＡＭの書き込みアドレスを「３８」にする手段と、
前記カウンタのカウントアップと共に、前記ＲＡＭの書き込みアドレスを昇順に書き込む手段と、
前記書き込みカウンタが「２５」のとき、前記ＲＡＭの書き込みアドレスが「６３」、前記書き込みカウンタが「２６」のとき、前記ＲＡＭの書き込みアドレスが「０」、前記書き込みカウンタが「２７」のとき、前記ＲＡＭの書き込みアドレスが「１」、前記書き込みカウンタが「６３」のとき、前記ＲＡＭの書き込みアドレスが「３７」になるように、前記ＲＡＭへシンボルを書き込む手段と、
を備えたことを特徴とするデジタル信号送信装置。
【請求項５】
請求項４において、前記ＲＡＭは、第1のＲＡＭと、第1のＲＡＭに書き込みが行われているときに読み出しが行われる第2のＲＡＭからなることを特徴とするデジタル信号送信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線ＬＡＮ規格ＩＥＥＥ８０２．１１aにおいて、シンボルにパイロット信号を挿入する操作と、０値を挿入する操作を行うデジタル信号送信装置に関する。
【背景技術】
【０００２】
近年、地上系デジタルテレビジョン放送や次世代の高速ＬＡＮにおいて、大容量のデータ伝送方式としてＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ：直交周波数分割多重）方式が提案されている。
ＯＦＤＭとは、複数の搬送波（キャリア）を用いて情報信号を伝送するマルチキャリア伝送方式の一種で、各サブキャリアの周波数関係が互いに直交関係にあるという特徴がある。
【０００３】
ここで直交とは、サブキャリア同士が独立に分離可能であることを示す用語であり、サブキャリア間隔を信号周期の逆数にすることに該当する。
ＩＥＥＥ８０２．１１aのサブキャリア配置は、図５に示す通り、中心周波数のサブキャリア番号を「０」として、上下に「−２６」から「２６」までの５２本のサブキャリア（中心のサブキャリアは除く）で構成されている。
【０００４】
図5に示す４８個のデータ「ｄ０」から「ｄ４７」は、４８個のサブキャリアに対応する。この内、サブキャリア番号「−２１」、「−７」、「７」、「２１」の４本はパイロット信号用として使用され、伝送路の時間変動を推定するための既知のパターン信号である。
【０００５】
図６はスクランブラ回路１５を示し、パイロット信号の生成を行う。スクランブラ回路１５は、７段のラッチ回路Ｔからなるシフトレジスタ１３と、２個の排他的論理和回路１４から構成される。パイロット信号の生成多項式は以下のように示される。
【０００６】
Ｓ（ｘ）＝Ｘ7＋Ｘ4＋１
同図において、シフトレジスタ１３の初期値はすべて１であり、このときに得られる系列をパイロット信号として挿入する。
【０００７】
ＯＦＤＭ変調波を処理する際、従来の方式では、ＩＦＦＴ（Ｉｎｖｅｒｓｅ  Ｆａｓｔ   
Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ：高速逆フーリエ変換）前処理として、直列に並んだ５２本のサブキャリアに０値を挿入して６４サンプルとしなければならない。具体的に説明するために、シンボル（各サブキャリアが伝送する一区切りのデータ）とサブキャリアの対応図を図７に示す。図７に示すようにシンボル「０」から「５１」はサブキャリア「−２６」から「−１」及び「１」から「２６」に対応する。
【０００８】
図８はＩＦＦＴ回路を示し、周波数軸上に並んだサブキャリアを時間軸上の信号に変換し、不図示の並直変換部を介し、送信データとして送信する。図７のサブキャリア番号「−２６」から「−１」及び「１」から「２６」が図８のＩＦＦＴ回路に入力される前に「２６」から「１」及び「−１」から「−２６」に並び替えられる。
【０００９】
次に、「１」から「２６」までのサブキャリアをサンプル番号「１」から「２６」に割り当て、「−２６」から「−１」までのサブキャリアをサンプル番号「３８」から「６３」に割り当てる。そして、サンプル番号「０」と「２７」から「３７」に０値（Ｎｕｌｌ値）を挿入し、５２個のサブキャリアを６４サンプルとする。
【００１０】
以下、具体的な動作について説明する。
図９は従来方式のＲＡＭの構成を示しており、ＲＡＭ１−１及びＲＡＭ１−２は実軸（以下、「Ｉ軸」と呼ぶ）成分信号（等価ベースバンド表現の実軸信号）であるパイロット信号挿入用ＲＡＭを示し、ＲＡＭ２−１及びＲＡＭ２−２は虚軸（以下、「Ｑ軸」と呼ぶ）成分信号（等価ベースバンド表現の虚軸信号）であるパイロット信号挿入用ＲＡＭを表している。同様に、ＲＡＭ３−１及びＲＡＭ３−２はＩ軸成分信号であるサブキャリアマッピング用ＲＡＭを示し、ＲＡＭ４−１及びＲＡＭ４−２はＱ軸成分信号であるサブキャリアマッピング用ＲＡＭを表している。各ＲＡＭはそれぞれアドレス数が６４であり、メモリーデータは９ビットである。ただし、メモリーデータは９ビットに限らない。
【００１１】
パイロット信号挿入用ＲＡＭにＩ軸成分、Ｑ軸成分でそれぞれ２個ずつＲＡＭが用意されているのは、一方のＲＡＭにパイロット信号を書き込んでいる間、もう一方のＲＡＭで以前に書き込んだパイロット信号の読み出しを行うことで、連続的に処理を行うためである。
【００１２】
同様にサブキャリアマッピング用ＲＡＭにＩ軸成分、Ｑ軸成分でそれぞれ２個ずつＲＡＭが用意されているのも、一方のＲＡＭにサブキャリアマッピング信号を書き込んでいる間、もう一方のＲＡＭで以前に書き込んだサブキャリアマッピング信号の読み出しを行うことで、処理時間の短縮化を図るためである。
【００１３】
図１０は従来方式の構成概要を示す図である。ＲＡＭ５は、ＲＡＭ１−１、ＲＡＭ１−２、ＲＡＭ２−１、ＲＡＭ２−２に示すＲＡＭを省略して表示しており、ＲＡＭ６は、ＲＡＭ３−１、ＲＡＭ３−２、ＲＡＭ４−１、ＲＡＭ４−２に示すＲＡＭを省略して表示している。例えば、ＲＡＭ５へ書き込まれるサンプル数と、サンプリング周波数はそれぞれ、４８サンプル、１２ＭＨｚであり、４８サンプルを一区切りのシンボルとし、以下、第１シンボル、第２シンボルのように称する。
【００１４】
続いて、４８サンプルの第１シンボルをＲＡＭ５から読み出して、スクランブラ回路１５よりパイロット信号として４サンプルがセレクタ１７の制御により追加されて、５２サンプルのデータを例えば１３ＭＨｚのサンプリング周波数でＲＡＭ６に書き込まれる。
【００１５】
さらに、５２サンプルのデータをＲＡＭ６から読み出して、０値挿入回路１６より０値がセレクタ１８の制御により追加されて、６４サンプルのデータを例えば１６ＭＨｚのサンプリング周波数で読み出される。ここで、サンプリング周波数が１２ＭＨｚから１６ＭＨｚに上がっているのは、パイロット信号と、０値を挿入することでサンプリングデータが増えるため、同一のタイミング時間で書き込みを可能にするにはサンプリング周波数を上げないといけないためである。
【００１６】
図１１は共通のタイミング下における、パイロット信号挿入操作と上記図７及び図８で述べた並び替え操作と０値挿入操作が行われる動作のタイムチャートを示す。
ＲＡＭ５はＩ軸成分に書き込み操作もしくは読み出し操作が行われる場合、一方がＲＡＭ１−１であると、もう一方はＲＡＭ１−２であり、またＱ軸成分に書き込み操作もしくは読み出し操作が行われる場合、一方がＲＡＭ２−１であると、もう一方はＲＡＭ２−２が選択される。
【００１７】
同様にＲＡＭ６もＩ軸成分に書き込み操作もしくは読み出し操作が行われる場合、一方がＲＡＭ３−１であると、もう一方はＲＡＭ３−２であり、またＱ軸成分に書き込み操作もしくは読み出し操作が行われる場合、一方がＲＡＭ４−１であると、もう一方はＲＡＭ４−２が選択される。以降、ＲＡＭの入力信号を説明するときは、特にことわらない限り、Ｉ軸成分に書き込みが行われるものとする。
【００１８】
図１１より、第１のシンボルがＲＡＭ５へ入力すると、例えば、ＲＡＭ１−１に書込み操作が行われ、続いて第２のシンボルがＲＡＭ５へ入力すると、ＲＡＭ１−２に書込み操作が行われると同時にＲＡＭ１−１の読み出し操作が行われ、第１シンボルにパイロット信号４個を加えた５２サンプルがＲＡＭ３−１に書き込まれる。次に第３のシンボルがＲＡＭ５へ入力すると、ＲＡＭ１−１に書き込み操作が行われ、同時に５２サンプルの第１シンボルは上記図７及び図８で述べた並び替え操作と０値挿入操作が行われ、６４サンプルの第１シンボルが形成される。以後、同様の操作が繰り返される。
【００１９】
これより、上記信号処理を行うためには、パイロット信号挿入用ＲＡＭ５と、シンボルを並べ替えて０値を挿入するためのＲＡＭ６の２段のＲＡＭを用いるので、回路構成が大きくなるという欠点があった。しかも、ＲＡＭを２段用いるためＲＡＭへの書込み時間も長くなるという欠点があった。
【００２０】
特許文献１は、メモリの容量を削減し、回路構成を縮小することが記載されているが、物理的にメモリ自体を削除して回路構成を縮小するものではないため、縮小化においては限界があった。
【特許文献１】特開２００３−１０１５０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
上記問題点に鑑みて、本発明は、データ保存用ＲＡＭを削減し、回路規模の縮小化を実現させ、かつ、処理時間の短縮化を実現できるデジタル信号送信装置を提供することである。
【課題を解決するための手段】
【００２２】
本発明は、上記課題を達成するために以下の手段より成る。
本発明によるデジタル信号送信装置は、シンボルを入力する１段のＲＡＭと、このＲＡＭから出力されるサブキャリアにパイロット信号を挿入するためのスクランブラ回路と、０値を挿入するための０値挿入回路と、スクランブラ回路の出力データ及び０値挿入回路の出力データと、ＲＡＭに書き込まれたシンボル（各サブキャリアが伝送する一区切りのデータ）の出力データと、を切り替えるためのセレクタから構成される。
【００２３】
ＲＡＭに対するシンボルの書き込み・読み出し操作、スクランブラ回路によるパイロット信号挿入操作、０値挿入操作は共通のタイミングによって行われる。シンボルとパイロット信号と０値を合わせた所望の６４サンプルを得るために、セレクタは、ＲＡＭに書き込まれたシンボルを読み出しながら、同時にスクランブラ回路によってパイロット信号を挿入し、０値挿入回路より０値を挿入するよう、回路の切り替え操作を行う。
【００２４】
これにより、従来、パイロット信号挿入操作及び、０値挿入操作を２段のＲＡＭを用いて別々に処理していたところを、本発明では、１段のＲＡＭを用いて同時に処理することで処理時間の短縮化を実現する。さらに、この同時処理によってＲＡＭを削減することができ、回路規模の縮小を実現するものである。
【発明の効果】
【００２５】
本発明によれば、パイロット信号挿入及び、０値挿入操作を同時に処理することで、回路規模の削減と、処理時間の短縮化を実現できる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。
図１は、本発明におけるパイロット信号挿入及び、０値挿入操作を同時に処理することを実現したＲＡＭ１０−１、ＲＡＭ１０−２、ＲＡＭ１１−１、ＲＡＭ１１−２、を示す。
【００２７】
ここで同時とは、一段のＲＡＭ１０−１、ＲＡＭ１０−２、ＲＡＭ１１−１、ＲＡＭ１１−２、から、シンボルすなわち、６４サンプルが出力されるのに要する、時間内区域のことを指す。
【００２８】
ＲＡＭ１０−１及びＲＡＭ１０−２はＩ軸成分におけるサブキャリアマッピング用ＲＡＭを示し、ＲＡＭ１１−１及びＲＡＭ１１−２はＱ軸成分におけるサブキャリアマッピング用ＲＡＭを表している。各ＲＡＭはそれぞれアドレス数が６４であり、メモリーデータは９ビットである。
【００２９】
図２は、本発明における一実施例の構成概要図を示す図である。ＲＡＭ１２の出力、スクランブラ回路１５の出力、０値挿入回路１６の出力は、セレクタ１７に入力される。セレクタ１７の出力は、周知の信号処理を受けた後、図８に示す、ＩＦＦＴ回路に入力される。ＲＡＭ１２は、ＲＡＭ１０−１、ＲＡＭ１０−２、ＲＡＭ１１−１、ＲＡＭ１１−２に示すＲＡＭを省略して表示している。例えば、ＲＡＭ１２へ書き込まれるサンプル数と、サンプリング周波数はそれぞれ、４８サンプル、１２ＭＨｚであり、４８サンプルを一区切りのシンボルとし、以下、第１シンボル、第２シンボルのように称する。
【００３０】
ここで、４８サンプルの第１シンボルをＲＡＭ１２から読み出す際に、セレクタ１７を用いて、ＲＡＭ１２の出力と、スクランブラ回路１５の出力と、０値挿入回路１６の出力と、を切り替え操作する。
【００３１】
例えば、ＲＡＭ１２から４８サンプル読み出され、ＲＡＭ１２、スクランブラ回路１５、０値挿入回路１６全体から６４サンプルが読み出される。読み出される６４サンプルの第１シンボルのうちの有意の４８サンプルに、スクランブラ回路１５よりパイロット信号としての４サンプルと、０値挿入回路１６より０値の１２サンプルが追加されて、６４サンプルのデータとして例えば１６ＭＨｚのサンプリング周波数で読み出される。ここで、サンプリング周波数が１２ＭＨｚから１６ＭＨｚに上がっているのは、パイロット信号と、０値を挿入することでサンプリングデータが増えるため、同一のタイミング時間で書き込みを可能にするにはサンプリング周波数を上げないといけないためである。
【００３２】
ここで所望の６４サンプルのシンボルを得るための動作を実現するためには、シンボルの読み出しと、パイロット信号の挿入と、０値挿入操作を順次切り替えて読み出すためのセレクタ１７を用意する。
【００３３】
ＲＡＭ１２はＩ軸成分に書き込み操作もしくは読み出し操作が行われる場合、一方が
ＲＡＭ１０−１であると、もう一方はＲＡＭ１０−２であり、またＱ軸成分に読み出し操作もしくは書き込み操作が行われる場合、一方がＲＡＭ１１−１であると、もう一方は
ＲＡＭ１１−２が選択される。以降、ＲＡＭの入力信号を説明するときは、特にことわらない限り、Ｉ軸成分に書き込みが行われるものとする。
【００３４】
第１のシンボルがＲＡＭ１２へ入力すると、例えば、ＲＡＭ１０−１に書込み操作が行われ、続いて第２のシンボルがＲＡＭ１２へ入力すると、ＲＡＭ１０−２に書込み操作が行われると同時にセレクタ１７で下記の切り替え操作が行われる。
【００３５】
ＲＡＭ１０−１に書き込まれた第１シンボルを読み出しながら、スクランブラ回路１５によってパイロット信号を加え、０値挿入回路１６より０値を挿入して６４サンプルのシンボルが形成される。以後、同様の操作が繰り返される。
【００３６】
図３は、共通のタイミング下における、パイロット信号挿入操作と上記図７及び図８で述べた並び替え操作と０値挿入操作が同時に行われる動作のタイムチャートを示す。
４８サンプルからなる第１シンボル、第２シンボル、第３シンボル、第４シンボル、が順次ＲＡＭ１２に入力される。第１シンボルが入力されるタイミングで第１シンボルが４８サンプルとしてＲＡＭ１０−１に書き込まれる。次に、第２シンボルが入力されるタイミングでＲＡＭ１０−１から４８サンプル読み出され、ＲＡＭ１０−１、スクランブラ回路１５、０値挿入回路１６全体から６４サンプルが第１シンボルとして読み出される。ＲＡＭ１０−１から第１シンボルが読み出されるタイミングでパイロット信号の４サンプルの挿入と、０値の１２サンプル挿入がセレクタ３のタイミング制御のもとに行われる。なお、図８のＩＦＦＴへの入力配置に合わせるため、ＲＡＭ１０−１からの読み出し信号の並び替えを行う。ＲＡＭ１０−１から６４サンプルの第１シンボルが読み出されると同時にＲＡＭ１０−２には、第２シンボルの４８サンプルが書き込まれる。
【００３７】
ここで、６４サンプルの第１シンボルの読み出し時間を従来方式の図１１と、本発明による図３で比較してみると１ＯＦＤＭ（直交周波数分割多重）シンボル分（約４μｓ）の処理時間の短縮が実現される。すなわち、図３では第１シンボルは第１シンボル、第２シンボルの入力時間で読み出されるが、図１１では、第１シンボルは第１シンボル、第２シンボル、第３シンボルの入力時間で読み出されるため、シンボル一つ分長く時間がかかっていた。
【００３８】
図４Ａは、書込みカウンタと、ＲＡＭ１２の書込みアドレスと、シンボルにパイロット信号及び０値を挿入すべきサブキャリアとの関係及び、読出しカウンタと、ＲＡＭ１２の読出しアドレスと、６４サンプルの出力サンプルと、の関係を表す図である。書き込みカウンタは「０」から「４７」までカウントアップする。書き込みカウンタが「０」のとき、ＲＡＭ書き込みアドレスは「３８」に対応する。このとき、ＲＡＭ読み出しアドレス「３８」からサブキャリア「−２６」が読み出せるようにする。これにより、４８個のサブキャリアがＩＦＦＴ回路の入力パターンの規格に合った６４個のサンプルに並び替えられる。
【００３９】
次に、読み出しカウンタは「０」から「６３」までカウントアップする。読み出しカウンタが「０」のとき、ＲＡＭ読み出しアドレスは「０」に対応する。これはＩＥＥＥ８０２．１１ａの規格に合わせるようにするためである。また、ＲＡＭ書き込みアドレスとＲＡＭ読み出しアドレスがずれることによってＲＡＭが書き込み中に、同時に読み出しも可能となる。
【００４０】
同図アスタリスク（＊１）はパイロット信号に割り当てられるサブキャリアを示し、アスタリスク（＊２）は０値挿入回路１６より０値が挿入される位置を示す。書き込みカウンタが「０」のとき、書き込みアドレスは「３８」となり、サブキャリア番号「−２６」の内容が書き込みアドレス「３８」の内容として書き込まれる。そして、ＲＡＭ１２の書き込みアドレスは「３８」から「４２」、「４４」から「５６」、「５８」から「６３」（「４３」、「５７」を除き）まで昇順に書き込まれ、「６３」まで来ると「０」に戻ってここから、「１」から「６」、「８」から「２０」、「２２」から「２６」（「０」、「７」、「２１」、「２７」、「２８」、「２９」、「３０」、「３１」、「３２」、「３３」、「３４」、「３５」、「３６」、「３７」を除き）まで昇順に書き込まれる。ＲＡＭ１２の書き込みアドレス「０」、「７」、「２１」、「２７」、「２８」、「２９」、「３０」、「３１」、「３２」、「３３」、「３４」、「３５」、「３６」、「３７」、「４３」、「５７」は、以下に説明するパイロット信号挿入及び０値挿入のためのアドレスであり、このアドレスの内容を「×」として示している。
【００４１】
したがって、読み出しアドレス「０」、「７」、「２１」、「２７」、「２８」、「２９」、「３０」、「３１」、「３２」、「３３」、「３４」、「３５」、「３６」、「３７」、「４３」、「５７」の内容は、空き「×」となっている。ＲＡＭ１２の読み出しアドレスは「０」から「６３」まで昇順に読み出される。サブキャリアの空き「×」はそのまま読み出され、その後、以下に示すように空き「×」へパイロット信号及び０値が挿入される。
【００４２】
ここで、読み出しカウンタは「０」からカウントアップするものとすると、読み出しカウンタが「０」のとき、ＲＡＭ１２の読み出しアドレス０が指定され、図４Ａに示すように空き「×」となり、セレクタ１７は０値挿入回路１６の出力に切り替わり、出力サンプルとして図４Ａに示すように＊２に０値が挿入される。次に、読み出しカウンタが「１」から「６」の間はセレクタ１７はＲＡＭ１２の出力に切り替わり、ＲＡＭ１２の出力を読み出す。
【００４３】
次に、読み出しカウンタが「７」のとき、ＲＡＭ１２の読み出しアドレス７が指定され、図４Ａに示すように空き「×」となり、セレクタ１７はスクランブラ回路１５の出力に切り替わり、出力サンプルとして、図４Ａに示すように＊１にパイロット信号が挿入される。
【００４４】
次に、読み出しカウンタが「８」から「２０」の間はセレクタ１７はＲＡＭ１２の出力に切り替わり、ＲＡＭ１２の出力を読み出す。
次に、読出しカウンタが「２１」のとき、ＲＡＭ１２の読み出しアドレス２１が指定され、図４Ａに示すように空き「×」となり、セレクタ１７はスクランブラ回路１５の出力に切り替わり、出力サンプルとして図４Ａに示すように＊１にパイロット信号が挿入される。
【００４５】
次に、読み出しカウンタが「２２」から「２６」の間はセレクタ１７はＲＡＭ１２の出力に切り替わり、ＲＡＭ１２の出力を読み出す。
次に、読出しカウンタが「２７」から「３７」のとき、ＲＡＭ１２の読み出しアドレス「２７」から「３７」が指定され、図４Ａに示すように空き「×」となり、セレクタ１７は０値挿入回路１６の出力に切り替わり、出力サンプルとして図４Ａに示すように＊２に０値が挿入される。
【００４６】
次に、読み出しカウンタが「３８」から「４２」の間はセレクタ１７はＲＡＭ１２の出力に切り替わり、ＲＡＭ１２の出力を読み出す。
次に、読出しカウンタが「４３」のとき、ＲＡＭ１２の読み出しアドレス４３が指定され、図４Ａに示すように空き「×」となり、セレクタ１７はスクランブラ回路１５の出力に切り替わり、出力サンプルとして図４Ａに示すように＊１にパイロット信号が挿入される。
【００４７】
次に、読出しカウンタが「４４」から「５６」の間はセレクタ１７はＲＡＭ１２の出力に切り替わり、ＲＡＭ１２の出力を読出す。次に、読出しカウンタが「５７」のとき、ＲＡＭ１２の読み出しアドレス５７が指定され、図４Ａに示すように空き「×」となり、セレクタ１７はスクランブラ回路１５の出力に切り替わり、出力サンプルとして図４Ａに示すように＊１にパイロット信号が挿入される。
【００４８】
次に、読出しカウンタが「５８」から「６３」の間はセレクタ１７はＲＡＭ１２の出力に切り替わり、ＲＡＭ１２の出力を読出す。これによって、出力サンプルは６４サンプルのシンボルに形成される。
【００４９】
また、図４Ａの変形例（図４Ｂ）として、書き込みカウンタは「０」から昇順に「４７」まで増加し、書き込みアドレスを「０」から「４」、「６」から「１８」、「２０」から「２５」、「２７」から「３２」、「３４」から「４６」、「４８」から「５２」まで増加させ、読み出しカウンタが「０」のとき、ＲＡＭ１２に対する読み出しアドレスは「２６」から「６３」まで昇順に増加し、次に、「０」から「２５」まで昇順に増加するように構成してもよい。ここで、書き込みアドレス「０」にはサブキャリア番号「−２６」を書き込む。したがって、出力サンプルは図４Ａと同様となる。
【００５０】
このように、セレクタ１７で、ＲＡＭ１２の出力と、スクランブラ回路１５の出力と、０値挿入回路１６の出力と、を切り替え操作することで、パイロット信号と、０値が同時に挿入処理され、かつ、サブキャリア番号の並び替え処理が行われることで、本発明の処理を実現できる。
【００５１】
なお、実施の形態でいう「同時に」とは、時間座標軸で同時という意味ではなく、１回の読み出し操作で全てができる、という意味である。または、セレクタによりＲＡＭ１２の出力とパイロット信号の挿入と０値の挿入が１回の読み出し操作でできる、という意味である。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施例の構成図である。
【図２】本発明の一実施例の構成概要図である。
【図３】本発明の一実施例のタイムチャートである。
【図４Ａ】サブキャリアと出力サンプルのアドレス位置との関係を示す図である。
【図４Ｂ】サブキャリアと出力サンプルのアドレス位置との関係の変形例を示す図である。
【図５】サブキャリアとパイロット信号の割り当ての説明図である。
【図６】パイロット信号生成用スクランブラ回路の構成図である。
【図７】シンボル番号とサブキャリア番号の対応を示す図面である。
【図８】サブキャリアにパイロット信号と０値を挿入して並べ替えた出力サンプルを示す図である。
【図９】従来方式のＲＡＭの構成図面である。
【図１０】従来方式の構成概要図である。
【図１１】従来方式のタイムチャートである。
【符号の説明】
【００５３】
１５  スクランブラ回路
１６  ０値挿入回路
１７  セレクタ
１８  セレクタ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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