(57)【要約】【課題】  応力印加により動作速度を向上させたｐチャネルＭＯＳトランジスタにおいて、動作速度を、費用を増大させずにさらに向上させる。【解決手段】  シリコン基板上に、チャネル領域に対応して、ゲート絶縁膜を介して形成され、両側壁面上にそれぞれの側壁絶縁膜を担持するゲート電極と、前記基板中、前記側壁絶縁膜の外側に形成された、ｐ型のソースおよびドレイン領域とよりなるｐチャネルＭＯＳトランジスタにおいて、前記ソースおよびドレイン領域の各々を、ｐ型の多結晶領域を内包するように形成し、前記多結晶領域に、圧縮応力を蓄積させる。【選択図】  図３
2006253318.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板上に、チャネル領域に対応して、ゲート絶縁膜を介して形成され、両側壁面上にそれぞれの側壁絶縁膜を担持するゲート電極と、
前記基板中、前記側壁絶縁膜の外側に形成された、ｐ型のソースおよびドレイン領域とよりなるｐチャネルＭＯＳトランジスタであって、
前記ソースおよびドレイン領域の各々は、ｐ型の多結晶領域を内包し、
前記多結晶領域は、圧縮応力を蓄積することを特徴とするｐチャネルＭＯＳトランジスタ。
【請求項２】
前記多結晶領域はポリシリコンよりなり、Ｓｉよりも原子半径の大きな不純物元素を含むことを特徴とする請求項１記載のｐチャネルＭＯＳトランジスタ。
【請求項３】
前記不純物元素は、ＩｎまたはＧｅよりなることを特徴とする請求項２記載のｐチャネルＭＯＳトランジスタ。
【請求項４】
前記多結晶領域はポリシリコンよりなり、不純物元素が、前記不純物元素を構成する原子が集合したクラスタの形で含まれていることを特徴とする請求項１記載のｐチャネルＭＯＳトランジスタ。
【請求項５】
前記多結晶領域はＳｉＧｅ多結晶よりなることを特徴とする請求項１記載のｐチャネルＭＯＳトランジスタ。
【請求項６】
ｐチャネルＭＯＳトランジスタの製造方法であって、
シリコン基板上に、チャネル領域に対応して、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート絶縁膜の両側壁面上に、それぞれ側壁絶縁膜を形成する工程と、
前記シリコン基板中、前記側壁絶縁膜の外側に、ｐ型のソース領域およびドレイン領域を形成する工程を含み、
前記ｐ型のソース領域およびドレイン領域を形成する工程は、
それぞれ前記ソース領域およびドレイン領域に内包される第１および第２の領域をアモルファス状態に形成する工程と、
前記第１および第２の領域を結晶化して、前記第１および第２の領域を、前記シリコン基板に対して圧縮歪みを蓄積した多結晶領域とする工程とよりなることを特徴とするｐチャネルＭＯＳトランジスタの製造方法。
【請求項７】
前記結晶化工程は、前記シリコン基板上に、前記ゲート電極を除き、前記第１および第２の領域を覆うように、剛性を有するマスクを形成して実行されることを特徴とする請求項６記載のｐチャネルＭＯＳトランジスタの製造方法。
【請求項８】
前記第１および第２の領域をアモルファス状態に形成する工程は、前記シリコン基板中に、前記第１および第２の領域に対応して、イオンクラスタを注入することにより実行されることを特徴とする請求項６または７記載のｐチャネルＭＯＳトランジスタの製造方法。
【請求項９】
前記第１および第２の領域をアモルファス状態に形成する工程は、前記シリコン基板中に、前記第１および第２の領域に対応してそれぞれ第１および第２の溝を形成し、前記溝をアモルファスＳｉＧｅにより充填することにより実行されることを特徴とする請求項６または７記載のｐチャネルＭＯＳトランジスタの製造方法。
【請求項１０】
ｐチャネルＭＯＳトランジスタの製造方法であって、
シリコン基板上に、チャネル領域に対応して、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート絶縁膜の両側壁面上に、それぞれ側壁絶縁膜を形成する工程と、
前記シリコン基板中、前記側壁絶縁膜の外側に、ｐ型のソース領域およびドレイン領域を形成する工程を含み、
前記ｐ型のソース領域およびドレイン領域を形成する工程は、
それぞれ前記ソース領域およびドレイン領域に内包される第１および第２の領域を、前記シリコン基板に対して圧縮歪みを蓄積した多結晶状態に形成する工程とよりなることを特徴とするｐチャネルＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に歪み印加により動作速度を向上させた半導体装置を含む半導体集積回路装置およびその製造方法に関する。
【背景技術】
【０００２】
微細化技術の進歩に伴い、今日では１００ｎｍを切るゲート長を有する超微細化・超高速半導体装置が可能になっている。
【０００３】
このような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。
【特許文献１】特開２００２−３２９８６４号公報
【非特許文献１】Shimizu. A., etal. IEDM2001 Tech. Dig.p.433, 2001
【非特許文献２】Nakahara, Y.,et al. IEDM2003 Tech. Dig. p.281, 2003
【非特許文献３】Chen, C., etal., 2004 Symposium on VLSI Technology Digest of Technical Papers, pp.56-57
【非特許文献４】Ghani, T., etal., IEDM2003, 978-980, June 10, 2003
【非特許文献５】Ota, K., IEDMTech. Dig. p.27, 2003
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特に従来、ｎチャネルＭＯＳトランジスタの動作速度を向上させるため、ｎチャネルＭＯＳトランジスタの素子領域に、ゲート電極を含むように、引張り応力を蓄積した典型的にはＳｉＮ膜などの応力膜を形成し、ゲート電極直下のチャネル領域において電子移動度を向上させる構成が知られている。
【０００５】
図１は、このような応力膜を有するｎチャネルＭＯＳトランジスタの概略的構成を示す。
【０００６】
図１を参照するに、シリコン基板１上にはＳＴＩ型の素子分離領域１Ｉにより、前記ｎチャネルＭＯＳトランジスタの素子領域１Ａがｐ型ウェルとして画成されており、前記素子領域１Ａにおいては前記シリコン基板１上にチャネル領域に対応してゲート電極３が、ゲート絶縁膜２を介して形成されており、前記シリコン基板１中には前記ゲート電極３の両側にｎ型ソース／ドレインエクステンション領域１ａ，１ｂが形成されている。
【０００７】
さらに前記ゲート電極の両側には側壁絶縁膜３Ａ，３Ｂが形成され、前記シリコン基板１中、前記側壁絶縁膜３Ａ，３Ｂの外側領域にはｎ+型のソース・ドレイン拡散領域１ｃ，１ｄが、前記ソース／ドレインエクステンション領域１ａ，１ｂに重なるように形成されている。
【０００８】
前記ソース・ドレイン拡散領域１ｃ，１ｄの表面部分にはシリサイド層４Ａ，４Ｂがそれぞれ形成されており、さらに前記ゲート電極３上にはシリサイド層４Ｃが形成されている。
【０００９】
さらに図１の構成ではシリコン基板１上に、前記ゲート電極３および側壁絶縁膜３Ａ，３Ｂ、さらにシリサイド層４を含むゲート構造を覆うように、内部に引っ張り応力を蓄積したＳｉＮ膜５が形成されている。
【００１０】
かかる引っ張り応力膜５は、前記ゲート電極３をシリコン基板１の方向に押圧する作用を有し、その結果、前記ゲート電極３直下のチャネル領域には基板面に垂直方向に圧縮応力が印加されるが、その結果、前記チャネル領域には、基板面に平行方向に引張り応力（面内引張り応力）が印加されたのと同等な歪みが誘起される。
【００１１】
このような構成により、前記チャネル領域を構成するＳｉ結晶の対称性が局所的に変調され、結晶学的に等価な状態間において生じる電子の散乱が抑制されるため、ｎチャネルＭＯＳトランジスタにおいてはチャネル領域において電子移動度が向上し、動作速度が向上する。
【００１２】
一方、従来、ホールをキャリアとするｐチャネルＭＯＳトランジスタにおいて、チャネル領域に一軸性の圧縮応力を印加することでキャリアの移動度が向上することが知られており、チャネル領域に圧縮応力を印加する手段として、図２に示す概略的構成が提案されている（非特許文献４）。
【００１３】
図２を参照するに、シリコン基板１１上にはチャネル領域に対応してゲート電極１３が、ゲート絶縁膜１２を介して形成されており、前記シリコン基板１１中には前記ゲート電極１３の両側にチャネル領域を画成するように、ｐ型拡散領域１１ａおよび１１ｂが形成されている。さらに前記ゲート電極１３の側壁には、前記シリコン基板１１の表面の一部をも覆うように側壁絶縁膜１３Ａ，１３Ｂが形成されている。
【００１４】
前記拡散領域１１ａ，１１ｂはそれぞれＭＯＳトランジスタのソースおよびドレインエクステンション領域として作用し、前記拡散領域１１ａから１１ｂへと前記ゲート電極１３直下のチャネル領域を輸送されるホールの流れが、前記ゲート電極１３に印加されたゲート電圧により制御される。
【００１５】
図２の構成では、さらに前記シリコン基板１１中、前記側壁絶縁膜１３Ａおよび１３Ｂのそれぞれ外側に、ＳｉＧｅ混晶層１１Ａ，１１Ｂがシリコン基板１に対してエピタキシャルに形成されており、前記ＳｉＧｅ混晶層１１Ａ，１１Ｂ中には、それぞれ前記拡散領域１１ａおよび１１ｂに連続するｐ型のソースおよびドレイン領域が形成されている。
【００１６】
図２の構成のｐチャネルＭＯＳトランジスタでは、前記ＳｉＧｅ混晶層１１Ａ，１１Ｂがシリコン基板１１に対してより大きな格子定数を有するため、前記ＳｉＧｅ混晶層１１Ａ，１１Ｂ中には矢印ａで示す圧縮応力が形成され、その結果、ＳｉＧｅ混晶層１１Ａ，１１Ｂは、矢印ｂで示す前記シリコン基板１１の表面に略垂直な方向に歪む。
【００１７】
前記ＳｉＧｅ混晶層１１Ａ，１１Ｂはシリコン基板１１に対してエピタキシャルに形成されているため、このような矢印ｂで示すＳｉＧｅ混晶層１１Ａ，１１Ｂにおける歪みは対応する歪みを、前記シリコン基板中の前記チャネル領域に、矢印ｃで示すように誘起するが、かかる歪みに伴い前記シリコン基板１１のチャネル領域はチャネル方向に収縮し、前記チャネル領域に、矢印ｄで示すように一軸性の圧縮応力が印加されたと同等な状態が誘起される。
【００１８】
図２のｐチャネルＭＯＳトランジスタでは、チャネル領域の、このような一軸性の圧縮応力に対応した変形の結果、前記チャネル領域を構成するＳｉ結晶の対称性が局所的に変調され、さらにかかる対称性の変化に伴って、重いホールの価電子帯と軽いホールの価電子帯の縮退が解けるため、チャネル領域におけるホール移動度が増大し、トランジスタの動作速度が向上する。このようなチャネル領域に局所的に誘起された応力によるホール移動度の増大およびこれに伴うトランジスタ動作速度の向上は、特にゲート長が１００ｎｍ以下の超微細化半導体装置に顕著に現れる。
【００１９】
本発明は、このような応力印加により動作速度を向上した半導体装置、特にｐチャネルＭＯＳトランジスタにおいて、チャネル領域に印加される応力をさらに増大させ、さらなる動作速度の向上を実現することを課題とする。
【００２０】
また本発明は、このような応力印加により動作速度を向上した半導体装置の安価な製造方法、およびかかる方法により製造された半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００２１】
本発明は一の側面において、シリコン基板と、前記シリコン基板上に、チャネル領域に対応して、ゲート絶縁膜を介して形成され、両側壁面上にそれぞれの側壁絶縁膜を担持するゲート電極と、前記基板中、前記側壁絶縁膜の外側に形成された、ｐ型のソースおよびドレイン領域とよりなるｐチャネルＭＯＳトランジスタであって、前記ソースおよびドレイン領域の各々は、ｐ型の多結晶領域を内包し、前記多結晶領域は、圧縮応力を蓄積することを特徴とするｐチャネルＭＯＳトランジスタを提供する。
【００２２】
また本発明は他の側面において、ｐチャネルＭＯＳトランジスタの製造方法であって、シリコン基板上に、チャネル領域に対応して、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート絶縁膜の両側壁面上に、それぞれ側壁絶縁膜を形成する工程と、前記シリコン基板中、前記側壁絶縁膜の外側に、ｐ型のソース領域およびドレイン領域を形成する工程を含み、前記ｐ型のソース領域およびドレイン領域を形成する工程は、それぞれ前記ソース領域およびドレイン領域に内包される第１および第２の領域をアモルファス状態に形成する工程と、前記第１および第２の領域を結晶化して、前記第１および第２の領域を、前記シリコン基板に対して圧縮歪みを蓄積した多結晶領域とする工程とよりなることを特徴とするｐチャネルＭＯＳトランジスタの製造方法を提供する。
【００２３】
本発明は他の側面において、ｐチャネルＭＯＳトランジスタの製造方法であって、シリコン基板上に、チャネル領域に対応して、ゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート絶縁膜の両側壁面上に、それぞれ側壁絶縁膜を形成する工程と、前記シリコン基板中、前記側壁絶縁膜の外側に、ｐ型のソース領域およびドレイン領域を形成する工程を含み、前記ｐ型のソース領域およびドレイン領域を形成する工程は、それぞれ前記ソース領域およびドレイン領域に内包される第１および第２の領域を、前記シリコン基板に対して圧縮歪みを蓄積した多結晶状態に形成する工程とよりなることを特徴とするｐチャネルＭＯＳトランジスタの製造方法を提供する。
【発明の効果】
【００２４】
本発明によれば、ｐチャネルＭＯＳトランジスタが形成されたシリコン基板中に、前記ｐチャネルＭＯＳトランジスタのソースおよびドレイン領域に内包されるように、シリコン基板に対して圧縮応力を蓄積した多結晶領域を形成することにより、前記ｐチャネルＭＯＳトランジスタのチャネル領域にチャネル方向に印加される圧縮応力を増大させ、ｐチャネルＭＯＳトランジスタの動作速度をさらに向上させることが可能となる。
【００２５】
特に本発明によれば、前記チャネル領域への応力源として多結晶領域を使うため、従来の単結晶領域では不可能であったＩｎなど、原子半径の大きい不純物元素を導入することが可能で、あるいはクラスタイオンビームを使うことなどにより、不純物元素を従来の単結晶領域では不可能であった高濃度で導入することが可能で、前記多結晶領域中に、より大きな圧縮応力を蓄積することが可能となる。
【００２６】
また本発明によれば、このような多結晶領域を、イオン注入により形成することにより、半導体装置の製造費用を低減することが可能となる。
【発明を実施するための最良の形態】
【００２７】
［第１実施例］
図３は、本発明の第１実施例による半導体集積回路装置２０の構成を示す図である。
【００２８】
図３を参照するに、シリコン基板２１上には素子分離領域２１Ｉにより、ｎチャネルＭＯＳトランジスタの素子領域２１ＡとｐチャネルＭＯＳトランジスタの素子領域２１Ｂとが画成されており、前記素子領域２１Ａには、前記ｎチャネルＭＯＳトランジスタのチャネル領域に対応して前記シリコン基板２１上に、ＳｉＯＮなどのゲート絶縁膜２２Ａを介してポリシリコンゲート電極２３Ａが形成されている。
【００２９】
さらに前記素子領域２１Ａにおいては前記シリコン基板中、前記ポリシリコンゲート電極２３Ａの両側に、ｎ型ソースエクステンション領域２１ａおよびｎ型ドレインエクステンション領域２１ｂが形成されている。
【００３０】
前記ポリシリコンゲート電極２３Ａの両側壁面上には、それぞれ側壁絶縁膜２３ＷＡが形成されており、前記シリコン基板２１中、前記側壁絶縁膜２３ＷＡの外側には、ｎ+型拡散領域２１ｃ，２１ｄが、それぞれ前記ｎチャネルＭＯＳトランジスタのソースおよびドレイン領域として形成されている。また図３の構成では、前記ソース領域２１ｃ，２１ｄの表面には、シリサイド層２１ＳＡが形成されており、同様なシリサイド層２３ＳＡが、前記ポリシリコンゲート電極２３Ａ上にも形成されている。
【００３１】
前記ポリシリコンゲート電極２３Ａ中には、前記側壁絶縁膜２３ＷＡの形成後、ＡｓあるいはＧｅが、典型的には５×１０18ｃｍ-3程度の高濃度でイオン注入され、これに伴うゲート電極２３Ａの膨張により、前記ｎチャネルＭＯＳトランジスタのチャネル領域には、図中矢印で示すように、シリコン基板面に垂直方向に圧縮応力が印加され、これに伴って、先に図１で説明したのと同様な機構により、前記チャネル領域を構成するＳｉ結晶はチャネル方向に延伸する。このような局所的なＳｉ結晶の対称性の変調の結果、前記チャネル領域において電子移動度が増大し、ｎチャネルＭＯＳトランジスタの動作速度が向上する。
【００３２】
一方、前記素子領域２１Ｂにおいては、前記ｐチャネルＭＯＳトランジスタのチャネル領域に対応して前記シリコン基板２１上に、ＳｉＯＮなどのゲート絶縁膜２２Ｂを介してポリシリコンゲート電極２３Ｂが形成されており、さらに前記素子領域２１Ｂにおいては前記シリコン基板２１中、前記ポリシリコンゲート電極２３Ｂの両側に、ｐ型ソースエクステンション領域２１ｅおよびｐ型ドレインエクステンション領域２１ｆが形成されている。
【００３３】
さらに前記ポリシリコンゲート電極２３Ｂの両側壁面上には、それぞれ側壁絶縁膜２３ＷＢが形成されており、前記前記シリコン基板２１中、前記側壁絶縁膜２３ＷＢの外側には、ｐ+型拡散領域２１ｇ，２１ｈが、それぞれ前記ｐチャネルＭＯＳトランジスタのソースおよびドレイン領域として形成されている。また図３の構成では、前記ソース領域２１ｇ，２１ｈの表面には、シリサイド層２１ＳＢが形成されており、同様なシリサイド層２３ＳＢが、前記ポリシリコンゲート電極２３Ｂ上にも形成されている。
【００３４】
前記素子領域２１Ｂに形成されるｐチャネルＭＯＳトランジスタでは、さらに前記シリコン基板２１中に、前記ソースおよびドレイン領域２１ｇ，２１ｈに内包されるように、Ｓｉよりも原子半径の大きな例えばＩｎやＧｅなどの不純物元素を、単結晶状態を維持できる固溶限界組成近傍、あるいは固溶限界組成を超えた、例えば１×１０19ｃｍ-3以上の高濃度で含んだ多結晶領域２１ＳＧが形成されている。特に前記不純物元素としてＧｅを使った場合には、前記多結晶領域２１ＳＧはＳｉＧｅ混晶より構成される。
【００３５】
かかる多結晶領域２１ＳＧを構成するＳｉ結晶は、格子位置のみならず格子間位置にも不純物元素を含み、個々の結晶粒が、前記シリコン基板２１を構成するＳｉ結晶に対して膨張するため、図中に矢印で示すように圧縮応力を蓄積し、その結果、先に図２で説明したのと同様な機構により、前記チャネル領域におけるホール移動度が増大し、前記ｐチャネルＭＯＳトランジスタの動作速度が向上する。
【００３６】
その際、図３に示すようにｐ+型Ｓｉよりなるソース領域２１ｇあるいはドレイン領域２１ｈを、これらが前記多結晶領域２１ＳＧを内包するように形成することにより、前記ソース／ドレイン領域と前記素子領域２１Ｂを構成するｎ型ウェルとの間の接合リーク電流が抑制される。
［第２実施例］
以下、図４〜図８を参照しながら、図３の半導体集積回路装置２０の製造工程を、本発明の第２実施例として説明する。
【００３７】
図４を参照するに、前記シリコン基板２１上には、前記素子領域２１Ａに図３のｎチャネルＭＯＳトランジスタが既に形成されており、また前記素子領域２１Ｂには、前記ｐチャネルＭＯＳトランジスタのうち、ゲート絶縁膜２２Ｂ，ゲート電極２３Ｂ，ゲート側壁絶縁膜２３ＷＢおよびソース／ドレインエクステンション領域２１ｅ，２１ｆが形成されている。
【００３８】
なお、図４の状態では既に前記素子領域２１Ａにおいて前記ゲート電極２３ＡにＡｓあるいはＧが高濃度でイオン注入されており、その結果、前記ゲート電極２３Ａはアモルファス状態になっている。
【００３９】
次に図５の工程において、前記素子領域２１Ａをレジスト膜Ｒにより覆い、Ｉｎ+あるいはＧｅ+を、１０〜４０ｋｅＶの加速電圧下、１×１０14〜２×１０15ｃｍ-2のドーズ量で、前記ゲート電極２３Ｂおよび側壁絶縁膜２３ＷＢを自己整合マスクにイオン注入することにより、前記素子領域２１Ｂのシリコン基板２１中、前記側壁絶縁膜２３ＷＢの外側に高濃度不純物注入領域２１ＳＧ´を形成する。
【００４０】
この図５の工程では、イオン注入にあたり、前記ゲート電極２３Ｂをレジストパターンにより保護してもよい。
【００４１】
次に図６の工程において、図５の構造上に剛性を有するシリコン酸化膜３１をＣＶＤ法により、前記ｎチャネルＭＯＳトランジスタのゲート電極２３Ａを覆うように、ただし前記ｐチャネルＭＯＳトランジスタのゲート電極２３Ｂを露出するように形成し、さらに典型的には１０００℃で数秒間熱処理することにより、前記不純物注入領域２１ＳＧ´を結晶化する。これにより、前記不純物注入領域２１ＳＧ´に対応して、前記多結晶領域２１ＳＧを形成する。その際、前記不純物注入領域２１ＳＧ´には、Ｓｉ結晶の固溶限界近傍、あるいは固溶限界を超える高濃度で前記不純物元素が注入されているため、図６の再結晶工程を行っても、前記領域２１ＳＧが前記シリコン基板２１に対してエピタキシャルな単結晶領域を形成することはない。
【００４２】
このような結晶化により、前記多結晶領域２１ＳＧは図６に示すように膨張し、その結果、先に図２で説明したメカニズムに従って、前記ｐチャネルＭＯＳトランジスタのチャネル領域に、チャネル方向に一軸性圧縮応力が印加される。
【００４３】
また図６の工程では、同時に前記ｎ型ＭＯＳトランジスタのゲート電極２３Ａも同時に結晶化するが、この結晶化工程が、前記素子領域２１Ａにおいて前記ゲート電極２３Ａが前記ＣＶＤ酸化膜３１により覆われた状態で行われているため、ゲート電極２３Ａの結晶化に伴い体積膨張が生じても、かかる体積膨張により前記ｎチャネルＭＯＳトランジスタのチャネル領域に、基板面に垂直方向に印加される圧縮応力が緩和されることがなく、大きな応力を前記チャネル領域に印加することが可能になる。これにより、前記ｎチャネルＭＯＳトランジスタのチャネル領域には、大きな面内引張り応力が印加される。
【００４４】
なお、図６の工程では、前記ＣＶＤ酸化膜３１は、前記ｐチャネルＭＯＳトランジスタのゲート電極２３Ｂを露出するように形成されており、このため図５のイオン注入工程で前記ポリシリコンゲート電極２３Ｂに不純物元素が注入されていても、図６の結晶化工程において前記ポリシリコンゲート電極２３ＢがｐチャネルＭＯＳトランジスタのチャネル領域に印加する応力は効果的に緩和され、前記多結晶領域２１ＳＧの圧縮応力によるｐチャネルＭＯＳトランジスタの動作速度の向上が相殺されるようなことはない。
【００４５】
さらに図７の工程において、前記ｐチャネルＭＯＳトランジスタの素子領域２１Ｂにｐ型の不純物元素、例えばＡｓが、典型的には１００ｋｅＶの加速電圧下、３×１０13ｃｍ-2のドーズ量でイオン注入され、前記多結晶領域２１ＳＧを包むように、ｐ+型ソース／ドレイン領域２１ｇ，２１ｈが形成される。
【００４６】
さらに前記ｎ+型ソース／ドレイン領域２１ｃ、２１ｄ上にシリサイド層２１ＳＡを、前記ｐ+型ソース／ドレイン領域２１ｇ，２１ｈ上にシリサイド層２１ＳＢを、ｎ+型ポリシリコンゲート電極２３Ａ上にシリサイド層２３ＳＡを、さらにｐ+型ポリシリコンゲート電極２３Ｂ上にシリサイド層２３ＳＢを形成することにより、図３で説明したＣＭＯＳ素子が得られる。
【００４７】
さらに図８の工程で、図３の構造上に、前記素子領域２１Ａにおいて前記シリコン基板２１および前記ゲート電極２３Ａを連続して覆うように、引張り応力を蓄積したＳｉＮ膜２４Ａが形成され、また前記素子領域２１Ｂにおいて前記シリコン基板２１および前記ゲート電極２３Ｂを連続して覆うように、無応力あるいは圧縮応力を蓄積したＳｉＮ膜２４Ｂが形成される。
【００４８】
さらに前記ＳｉＮ膜２４Ａ，２４Ｂを覆うように層間絶縁膜２５が形成され、前記層間絶縁膜２５中に、それぞれ前記ソース領域２１ｃおよびドレイン領域２１ｄを覆うシリサイド層２１ＳＡを露出するコンタクトホール２５Ａ，２５Ｂを形成する。同様に、前記層間絶縁膜２５中に、前記ＳｉＮ膜２４Ｂをコンタクトエッチストッパとして、それぞれ前記ソース領域２１ｇおよびドレイン領域２１ｈを覆うシリサイド層２１ＳＢを露出するコンタクトホール２５Ｃ，２５Ｄを形成する。さらに前記コンタクトホール２５Ａ〜２５ＤをそれぞれＷプラグ２６Ａ〜２６Ｄにより充填することにより、図３の構造上に配線構造を備えたＣＭＯＳ素子を形成することが可能である。
【００４９】
なお、先の図５のイオン注入工程において、前記不純物元素としてＩｎあるいはＧｅの他に、ｐ型ドーパントのクラスターイオン、例えばＢ2Ｈ6のクラスターイオンを注入することも可能である。このようなクラスターイオンは、個々の原子の原子半径が小さくとも、前記領域２１ＳＧに１０００個程度の原子団、すなわちクラスタとして含まれるため、Ｓｉ結晶の結晶格子を大きく変形し、体積を膨張させることができる。
［第３実施例］
図９〜図１３は、本発明の第３実施例による、半導体装置の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００５０】
図９を参照するに、本実施例では先の図４の工程の後、前記素子領域２１ＡをレジストパターンＲ２で覆い、前記素子領域２１Ｂ中、前記シリコン基板２１の前記側壁絶縁膜２３ＷＢの外側部分を選択的にウエットエッチングし、前記領域２１ＳＧ´に対応したトレンチ２１Ｔを形成する。
【００５１】
さらに図１０の工程で、前記素子領域２１Ａの全面および前記素子流域２１Ｂのうち、前記ゲート電極２３ＢをＣＶＤ酸化膜パターン３２により、前記トレンチ２１Ｔが露出するように覆い、さらにＳｉＨ4およびＧｅＨ4を原料ガスとしたＣＶＤ法により、前記トレンチ２１Ｔを、アモルファスＳｉＧｅ層により充填し、前記領域２１ＳＧ´を形成する。
【００５２】
さらに図１１の工程で前記ＣＶＤ酸化膜パターン３２を除去し、代わりに先に図６の工程で使ったのと同じＣＶＤ酸化膜マスク３１を形成し、約１０００℃で数秒間急速熱処理することにより、前記ＳｉＧｅ領域２１ＳＧ´およびゲート電極２３Ａを結晶化させ、前記アモルファスＳｉＧｅ領域２１ＳＧ´を多結晶領域２１ＳｉＧｅに変換する。
【００５３】
これにより、前記素子領域２１Ａおよび２１Ｂにおいて、それぞれ望ましい応力が誘起される。
【００５４】
さらに前記図７の工程に対応した図１２の工程において、前記素子力２１Ｂにおいてｐ型不純物元素がイオン注入され、前記ＳｉＧｅ多結晶領域２１ＳＧを包むように、ｐ+型ソースおよびドレイン領域２１ｇ，２１ｈが形成される。
【００５５】
なお、本実施例において、図１０の工程にいて、前記ＣＶＤ酸化膜をマスクに、Ｉｎあるいはクラスタイオンのイオン注入を、図５と同様にして行うことも可能である。
【００５６】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００５７】
（付記１）
シリコン基板と、
前記シリコン基板上に、チャネル領域に対応して、ゲート絶縁膜を介して形成され、両側壁面上にそれぞれの側壁絶縁膜を担持するゲート電極と、
前記基板中、前記側壁絶縁膜の外側に形成された、ｐ型のソースおよびドレイン領域とよりなるｐチャネルＭＯＳトランジスタであって、
前記ソースおよびドレイン領域の各々は、ｐ型の多結晶領域を内包し、
前記多結晶領域は、圧縮応力を蓄積することを特徴とするｐチャネルＭＯＳトランジスタ。
【００５８】
（付記２）
前記多結晶領域はポリシリコンよりなり、Ｓｉよりも原子半径の大きな不純物元素を含むことを特徴とする付記１記載のｐチャネルＭＯＳトランジスタ。
【００５９】
（付記３）
前記多結晶領域は前記不純物元素を、Ｓｉ結晶中における前記不純物元素の固溶限界近傍の濃度で含むことを特徴とする付記２記載のｐチャネルＭＯＳトランジスタ。
【００６０】
（付記４）
前記多結晶領域は前記不純物元素を、Ｓｉ結晶中における前記不純物元素の固溶限界を超えた濃度で含むことを特徴とする付記２記載のｐチャネルＭＯＳトランジスタ。
【００６１】
（付記５）
前記不純物元素は、ＩｎまたはＧｅよりなることを特徴とする付記２〜４のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタ。
【００６２】
（付記６）
前記多結晶領域はポリシリコンよりなり、不純物元素が、前記不純物元素を構成する原子が集合したクラスタの形で含まれていることを特徴とする付記１記載のｐチャネルＭＯＳトランジスタ。
【００６３】
（付記７）
前記多結晶領域はＳｉＧｅ多結晶よりなることを特徴とする付記１記載のｐチャネルＭＯＳトランジスタ。
【００６４】
（付記８）
前記ＳｉＧｅ多結晶はＧｅを、Ｓｉ結晶に対する固溶限界組成近傍の濃度で含むことを特徴とする付記７記載のｐチャネルＭＯＳトランジスタ。
【００６５】
（付記９）
前記ＳｉＧｅ多結晶はＧｅを、Ｓｉ結晶に対する固溶限界組成を超えた濃度で含むことを特徴とする付記７記載のｐチャネルＭＯＳトランジスタ。
【００６６】
（付記１０）
ｐチャネルＭＯＳトランジスタの製造方法であって、
シリコン基板上に、チャネル領域に対応して、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート絶縁膜の両側壁面上に、それぞれ側壁絶縁膜を形成する工程と、
前記シリコン基板中、前記側壁絶縁膜の外側に、ｐ型のソース領域およびドレイン領域を形成する工程を含み、
前記ｐ型のソース領域およびドレイン領域を形成する工程は、
それぞれ前記ソース領域およびドレイン領域に内包される第１および第２の領域をアモルファス状態に形成する工程と、
前記第１および第２の領域を結晶化して、前記第１および第２の領域を、前記シリコン基板に対して圧縮歪みを蓄積した多結晶領域とする工程とよりなることを特徴とするｐチャネルＭＯＳトランジスタの製造方法。
【００６７】
（付記１１）
前記結晶化工程は、前記シリコン基板上に、前記ゲート電極を除き、前記第１および第２の領域を覆うように、剛性を有するマスクを形成して実行されることを特徴とする付記１０記載のｐチャネルＭＯＳトランジスタの製造方法。
【００６８】
（付記１２）
前記第１および第２の領域をアモルファス状態に形成する工程は、前記シリコン基板中に、前記第１および第２の領域に対応して、Ｓｉ原子より原子半径の大きな原子をイオン注入することにより実行されることを特徴とする付記１０または１１記載のｐチャネルＭＯＳトランジスタの製造方法。
【００６９】
（付記１３）
前記第１および第２の領域をアモルファス状態に形成する工程は、前記シリコン基板中に、前記第１および第２の領域に対応して、イオンクラスタを注入することにより実行されることを特徴とする付記１０または１１記載のｐチャネルＭＯＳトランジスタの製造方法。
【００７０】
（付記１４）
前記第１および第２の領域をアモルファス状態に形成する工程は、前記シリコン基板中に、前記第１および第２の領域に対応してそれぞれ第１および第２の溝を形成し、前記溝をアモルファスＳｉＧｅにより充填することにより実行されることを特徴とする付記１０または１１記載のｐチャネルＭＯＳトランジスタの製造方法。
【００７１】
（付記１５）
ｐチャネルＭＯＳトランジスタの製造方法であって、
シリコン基板上に、チャネル領域に対応して、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート絶縁膜の両側壁面上に、それぞれ側壁絶縁膜を形成する工程と、
前記シリコン基板中、前記側壁絶縁膜の外側に、ｐ型のソース領域およびドレイン領域を形成する工程を含み、
前記ｐ型のソース領域およびドレイン領域を形成する工程は、
それぞれ前記ソース領域およびドレイン領域に内包される第１および第２の領域を、前記シリコン基板に対して圧縮歪みを蓄積した多結晶状態に形成する工程とよりなることを特徴とするｐチャネルＭＯＳトランジスタの製造方法。
【図面の簡単な説明】
【００７２】
【図１】従来の応力印加ｎチャネルＭＯＳトランジスタの原理を示す図である。
【図２】従来の応力印加ｐチャネルＭＯＳトランジスタの原理を示す図である。
【図３】本発明第１実施例によるＣＭＯＳ集積回路装置の構成を示す図である。
【図４】本発明第２実施例によるＣＭＯＳ集積回路装置の製造工程を示す図（その１）である。
【図５】本発明第２実施例によるＣＭＯＳ集積回路装置の製造工程を示す図（その２）である。
【図６】本発明第２実施例によるＣＭＯＳ集積回路装置の製造工程を示す図（その３）である。
【図７】本発明第２実施例によるＣＭＯＳ集積回路装置の製造工程を示す図（その４）である。
【図８】本発明第２実施例によるＣＭＯＳ集積回路装置の製造工程を示す図（その５）である。
【図９】本発明第３実施例によるＣＭＯＳ集積回路装置の製造工程を示す図（その１）である。
【図１０】本発明第３実施例によるＣＭＯＳ集積回路装置の製造工程を示す図（その２）である。
【図１１】本発明第３実施例によるＣＭＯＳ集積回路装置の製造工程を示す図（その３）である。
【図１２】本発明第３実施例によるＣＭＯＳ集積回路装置の製造工程を示す図（その４）である。
【符号の説明】
【００７３】
１，１１，２１  シリコン基板
１Ａ，２１Ａ，２１Ｂ  素子領域
１Ｉ，２１Ｉ  素子分離領域
１ａ，１１ａ，２１ａ，２１ｅ  ソースエクステンション領域
１ｂ，１１ｂ，２１ｂ，２１ｆ  ドレインエクステンション領域
２，１２，２２Ａ，２２Ｂ  ゲート絶縁膜
３，１３，２３Ａ，２３Ｂ  ゲート電極
４Ａ，４Ｂ，４Ｃ、２１ＳＡ，２１ＳＢ，２３ＳＡ，２３ＳＢ  シリサイド層
５  引張り応力膜
１１Ａ，１１Ｂ  ＳｉＧｅ混晶層領域
１３Ａ，１３Ｂ，２３ＷＡ，２３ＷＢ  ゲート側壁絶縁膜
２１ＳＧ  多結晶領域
２１ＳＧ´  アモルファス領域
２４Ａ  引張り応力膜
２４Ｂ  無応力または圧縮応力膜
２５  層間絶縁膜
２５Ａ〜２５Ｄ  コンタクトホール
２６Ａ〜２６Ｄ  コンタクトプラグ
３１，３２  ＣＶＤ酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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