(57)【要約】【課題】  消費電力とEMIを削減可能な表示制御装置を提供する。【解決手段】  信号線駆動回路は、縦続接続された複数のソースドライバIC1〜ICnと、これらソースドライバIC1〜ICnを制御するコントローラ１とを備える。縦続接続されたソースドライバIC1〜ICnのそれぞれを、必要最小限の時間だけアクティブ状態あるいはスタンバイ状態に設定し、それ以外は停止状態に設定するため、ソースドライバIC1〜ICnの消費電力を大幅に削減できる。【選択図】  図２
2006227104.tif 000002
【特許請求の範囲】
【請求項１】
縦横に列設された信号線および走査線と、これら信号線および走査線の交点付近に接続される表示素子とを有する画素アレイ部の信号線の駆動を行う表示制御装置において、
互いに縦続接続され、それぞれが別々の複数の信号線を駆動する複数の信号線駆動部を備え、
前記複数の信号線駆動部はそれぞれ、
入力された画素データを出力する画素データ入力回路と、
前記画素データ入力回路から出力された画素データをラッチするためのクロック信号を出力するクロック入力回路と、
前記クロック信号に同期させて、前記画素データ入力回路から出力された画素データをラッチするラッチ回路と、
次段の前記信号線駆動部の動作開始を指示するデータ取込指示信号を生成して出力するデータ取込指示信号生成回路と、
表示開始のタイミングを規定するスタートパルス信号または前段の前記信号線駆動部から出力された前記データ取込指示信号を前記クロック信号に同期させてラッチする駆動開始検出回路と、
前記スタートパルス信号または前段の前記信号線駆動部から出力されたデータ取込指示信号が入力された後の所定期間だけ前記クロック入力回路および前記駆動開始検出回路を動作させ、前記所定期間以外は、前記クロック入力回路および前記駆動開始検出回路を停止させる制御回路と、を備えることを特徴とする表示制御装置。
【請求項２】
前記制御回路は、前記クロック入力回路および前記駆動開始検出回路を動作状態にする期間内の一部の期間のみ、前記画素データ入力回路および前記ラッチ回路を動作させることを特徴とする請求項１に記載の表示制御装置。
【請求項３】
前記制御回路は、前記スタートパルス信号または前段の前記信号線駆動部から出力された前記データ取込指示信号が入力された時点を起点として前記所定時間だけ前記クロック入力回路および前記駆動開始検出回路を動作させることを特徴とする請求項１または２に記載の表示制御装置。
【請求項４】
前記制御回路は、前記スタートパルス信号または前段の前記信号線駆動部から出力された前記データ取込指示信号が入力された後、前段の前記信号線駆動部が画素データのラッチ動作を行っている最中の所定の時刻を起点として前記所定期間だけ前記クロック入力回路および前記駆動開始検出回路を動作させることを特徴とする請求項１または２に記載の表示制御装置。
【請求項５】
前記ラッチ回路は、
前記画素データ入力回路から出力された画素データを前記複数の信号線に供給するためにそれぞれタイミングをずらして順次ラッチする第１ラッチ部と、
前記複数の信号線駆動部内のすべての前記第１ラッチ部がラッチ動作を行った後、これらすべてを同一タイミングでラッチする第２ラッチ部と、
前記第１ラッチ部が複数の画素データを順次ラッチするのに用いる複数のシフトクロックを順にタイミングをずらして生成するシフトレジスタと、を有し、
前記制御回路は、前記複数のシフトクロックの少なくとも一つを用いて、前記クロック入力回路および前記駆動開始検出回路を動作させるタイミングを調整することを特徴とする請求項１乃至４のいずれかに記載の表示制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等の平面表示装置における信号線を駆動する表示制御装置に関する。
【背景技術】
【０００２】
液晶表示装置等の平面表示装置は、ソースドライバと呼ばれるICを用いて信号線を駆動するのが一般的である。一つのソースドライバで駆動可能な信号線の数は限られているため、通常は複数のソースドライバを縦続接続して全信号線を駆動する。
【０００３】
画面の端に位置する初段のソースドライバはスタートパルス信号に従って画素データを順次ラッチし、ラッチし終わると次段のソースドライバに信号を送って、その信号を受信した次段のソースドライバがラッチ動作を順に行う。全ソースドライバが１水平ライン分の画素データのラッチを終えると、ロード信号を用いて、１水平ライン分のラッチデータを再度ラッチする。その後、D/A変換器でアナログ画素データに変換されて各信号線に供給される（特許文献１参照）。
【０００４】
従来は、ソースドライバ内の画素データ入力回路とラッチ回路以降の後段側回路の動作を停止させることはできても、同じくソースドライバ内のクロック入力回路と前段のソースドライバからのDOI信号を検出するDIO検出回路を停止させることはできなかった。このため、従来のソースドライバは常にスタンバイ状態にあり、ソースドライバの消費電力と不要な電波放射（EMI：Electromagnetic Interference）が増大するという問題があった。特に、信号線の数の多い高解像度の平面表示装置の場合、その分ソースドライバの数も増えるため、ソースドライバの消費電力がさらに増大し、EMI対策も困難になるおそれがあった。
【特許文献１】特開平10-104566号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、消費電力とEMIを削減可能な表示制御装置を提供するものである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、縦横に列設された信号線および走査線と、これら信号線および走査線の交点付近に接続される表示素子とを有する画素アレイ部の信号線の駆動を行う表示制御装置において、互いに縦続接続され、それぞれが別々の複数の信号線を駆動する複数の信号線駆動部を備え、前記複数の信号線駆動部はそれぞれ、入力された画素データを出力する画素データ入力回路と、前記画素データ入力回路から出力された画素データをラッチするためのクロック信号を出力するクロック入力回路と、前記クロック信号に同期させて、前記画素データ入力回路から出力された画素データをラッチするラッチ回路と、次段の前記信号線駆動部の動作開始を指示するデータ取込指示信号を生成して出力するデータ取込指示信号生成回路と、表示開始のタイミングを規定するスタートパルス信号または前段の前記信号線駆動部から出力された前記データ取込指示信号を前記クロック入力回路から出力されたクロック信号に同期させてラッチする駆動開始検出回路と、前記スタートパルス信号または前段の前記信号線駆動部から出力されたデータ取込指示信号が入力された後の所定期間だけ前記クロック入力回路および前記駆動開始検出回路を動作させ、前記所定期間以外は、前記クロック入力回路および前記駆動開始検出回路を停止させる制御回路と、を備えることを特徴とする表示制御装置を提供するものである。
【発明の効果】
【０００７】
本発明によれば、消費電力とEMIを削減することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら本発明の一実施形態を説明する。以下では、本発明の表示制御装置を、液晶表示装置内の信号線駆動回路に適用した例を説明する。
【０００９】
図１は信号線駆動回路の内部構成の一例を示すブロック図である。図１の信号線駆動回路は、カスケード接続（縦続接続）された複数のソースドライバIC1〜ICnと、これらソースドライバIC1〜ICnを制御するコントローラ１とを備えている。以下では、ｎ個のソースドライバIC1〜ICnが縦続接続され、各ソースドライバがｍ本の信号線を駆動する例を説明する。
【００１０】
コントローラ１は、初段のソースドライバIC1に対してスタートパルス信号STHを供給する。また、コントローラ１は、データバスｄ１を介して各ソースドライバIC1〜ICnにデジタル画素データを供給する。この他、コントローラ１は、各ソースドライバIC1〜ICnにロード信号LOADを供給する。
【００１１】
各ソースドライバIC1〜ICnは同じ回路構成であり、それぞれ複数の信号線を駆動する。カスケード接続されるソースドライバIC1〜ICnの数を調整することで、種々の表示解像度に対応可能となる。
【００１２】
図２はソースドライバIC1〜ICnの内部構成の一例を示すブロック図である。図２のソースドライバIC1〜ICnは、画素表示のためのクロック信号CLKをバッファリングするクロック入力回路２と、デジタル画素データの取込タイミングに合わせて互いに位相の異なる複数のシフトクロックSR1〜SRmを生成するシフトレジスタ（S/R）３と、これらシフトクロックSR1〜SRmを用いてデジタル画素データを時間をずらして順にラッチする第１のラッチ回路（REG1）４と、他のソースドライバIC1〜ICnを含めて１水平ライン分のデジタル画素データのラッチが終了した時点で全ラッチデータをロード信号LOADのタイミングに合わせて同時にラッチする第２のラッチ回路（REG2）５と、第２のラッチ回路５のラッチデータをアナログ画素電圧に変換するD/A変換器（D/A）６と、各アナログ画素電圧をバッファリングして信号線に供給する出力回路７と、入力されたデジタル画素データをバッファリングして第１のラッチ回路４に供給する画素データ入力回路８と、各部の制御を行う制御回路９とを備えている。
【００１３】
出力回路７から出力されたアナログ画素電圧は、画素アレイ部１０内の対応する信号線に供給される。画素アレイ部１０は、列設された信号線Ｓおよび走査線Ｇと、各信号線および走査線の交点付近に接続された画素TFT（Thin Film Transistor）Ｑ１とを有する。
【００１４】
各ソースドライバIC1〜ICnは、デジタル画素データの取込終了を示すデータ取込指示信号DOIを次段のソースドライバに伝達するためのDOI端子と、前段のソースドライバが出力したデータ取込指示信号DOIを入力するためのDIO端子とを有する。初段のソースドライバIC1のDIO端子にはスタートパルス信号STHが入力される。各ソースドライバIC1〜ICnは、DIO端子にスタートパルス信号STHまたはデータ取込指示信号DOIが入力された後に、信号線の駆動を開始する。
【００１５】
制御回路９は、ソースドライバIC1〜ICnの消費電力が極力少なくなるように制御を行う。図３は制御回路９の内部構成の一例を示すブロック図である。図４は初段のソースドライバIC1内の制御回路９の内部信号の真理値表を示す図、図５は二段目以降のソースドライバIC2〜ICn内の制御回路９の内部信号の真理値表を示す図である。
【００１６】
以下、図４および図５の真理値表に基づいて、ソースドライバIC1〜ICn内の制御回路９の回路構成およびその動作を説明する。
【００１７】
図３に示すように、制御回路９は、DIO端子にスタートパルス信号STHまたは前段のソースドライバからのデータ取込指示信号DOIが入力されたか否かを検出するDIO検出回路１１と、クロック入力回路２の動作タイミングを制御するための制御信号STBSTLを生成する制御信号生成回路１２と、データ取込指示信号DOIを生成するDOI生成回路１３とを有する。
【００１８】
制御信号生成回路１２は、オアゲート２１と、アンドゲート２２と、インバータIV1〜IV4と、Dフリップフロップ（以下、DF/F）２３，２４とを有する。DF/F２４はロード信号LOADが入力されたとき（"H"のとき）にセットされ（"H"になり）、DIO端子にスタートパルス信号STHまたは前段のソースドライバからのデータ取込指示信号DOIが入力されたとき（"H"になったとき）に"L"になる。このDF/F２４のＱ出力を信号FFとする。
【００１９】
DF/F２３のＱ出力は、DIO端子にスタートパルス信号STHまたは前段のソースドライバからのデータ取込指示信号DOIが入力されたとき（"H"になったとき）に"H"になり、シフトレジスタ３が最後のシフトクロックSRmを出力した時点でリセットされて"L"になる。このDF/F２３のＱ出力を信号SPLとする。
【００２０】
インバータIV4、オアゲート２１およびアンドゲート２２は、図４および図５の真理値表を実現するためのものであり、その回路構成は特に問わない。オアゲート２１からは信号STBSPLが出力される。この信号STBSPLは、クロック入力回路２の動作タイミングを規定するために用いられる。
【００２１】
初段のソースドライバIC1内の制御回路９は、図４に示すように、DF/F２３のＱ出力である信号SPLが"H"のときか、信号SPLが"L"で、かつDF/F２４のＱ出力である信号FFが"H"で、かつスタートパルス信号STHが"L"のときに、信号STBSPLを"H"にする。それ以外の条件では、信号STBSPLを"L"にする。
【００２２】
二段目以降のソースドライバIC2〜ICn内の制御回路９は、図５に示すように、信号SPLが"H"のときか、信号SPLが"L"で、かつDF/F２４のＱ出力である信号FFが"H"で、かつDIO端子が"L"のとき（すなわち、データ取込指示信号DOIが入力されないとき）に、信号STBSPLを"H"にする。それ以外の条件では、信号STBSPLを"L"にする。
【００２３】
図３を見ればわかるように、クロック入力回路２の出力はDIO検出回路１１に入力されており、信号STBSPLの論理を制御することにより、ソースドライバIC1〜ICnの消費電力を削減することができる。
【００２４】
より具体的には、信号STBSPLが"H"の期間は、クロック入力回路２とDIO検出回路１１が動作中であることを示している。すなわち、この期間内はソースドライバIC1〜ICnは電力を消費する。一方、信号STBSPLが"L"になると、クロック入力回路２とDIO検出回路１１は非動作になり、ソースドライバIC1〜ICnの電力消費量が抑制される。
【００２５】
信号STBSPLが"H"で、かつ信号SPLが"H"の期間は、ソースドライバIC1〜ICnが信号線の駆動を行うアクティブ状態である。信号STBSPLが"H"で、かつ信号SPLが"L"の期間は、画素データ入力回路８がデジタル画素データの取込を行わず、シフトレジスタ３もシフトクロックを出力しないスタンバイ状態である。このスタンバイ状態は、アクティブ状態よりは消費電力を削減できる。信号STBSPLが"L"の期間は、ソースドライバIC1〜ICnの停止状態であり、消費電力を最小限に抑制できる。
【００２６】
図３に示すDIO検出回路１１は、縦続接続された２段のDF/F２５，２６を有し、これらDF/F２５，２６はクロック入力回路２を通過したクロック信号に同期して動作する。DIO検出回路１１の出力信号は、シフトレジスタ３に入力される。シフトレジスタ３は、クロック入力回路２を通過したクロック信号と信号SPLとの論理積を演算するアンドゲート２７の出力信号に同期して動作する。
【００２７】
同じく図３に示すDOI生成回路１３は、DF/F２８とノアゲート２９を有する。このDF/F２８は、ロード信号LOADが入力されるか、シフトレジスタ３が最後から２番目のシフトクロックSRm-2を出力したときにセットされて"H"になる。また、DF/F２８は、スタートパルス信号STHまたは前段のソースドライバからのデータ取込指示信号DOIが入力されたとき（"H"のとき）に"L"になる。
【００２８】
図６は図１の信号線駆動回路の動作タイミング図である。以下、図６を参照しながら、図１の信号線駆動回路の動作を説明する。図６では、アクティブ状態を"○"、スタンバイ状態を"△"、停止状態を"×"で表している。
【００２９】
信号線の駆動は、初段のソースドライバIC1のDIO端子にスタートパルス信号STHが入力される（"H"になる）ことにより開始される（時刻ｔ１）。スタートパルス信号STHが入力される前（時刻ｔ０）にロード信号LOADが入力される（"H"になる）が、これにより、初段のソースドライバIC1内の制御回路９は信号STBSPLを"H"にし、スタンバイ状態になる。このとき、二段目以降のソースドライバIC2〜ICnのDIO端子は"H"であるため、図６からわかるようにすべて非動作となり、無駄な消費電力を消費しない。
【００３０】
時刻ｔ１では、初段のソースドライバIC1のデータ取込指示信号DOIが"L"になる。これにより、二段目のソースドライバIC2の信号STBSPLが"H"になり、二段目のソースドライバIC2は停止状態からスタンバイ状態に変化する。
【００３１】
時刻ｔ１以降、初段のソースドライバIC1はスタンバイ状態からアクティブ状態に変化して、デジタル画素データのラッチ動作を順次行う。その後、初段のソースドライバIC1が最後から２番目のシフトクロックSRm-2を出力した時点（時刻ｔ２）で、二段目のソースドライバIC2における図３に示す制御信号生成回路１２内のDF/F２３のＱ出力信号SPLが"H"になるとともに、初段のソースドライバIC1のデータ取込指示信号DOIが"H"になる。この時刻ｔ２では、二段目のソースドライバIC2のデータ取込指示信号DOIが"L"になり、三段目のソースドライバIC3は停止状態からスタンバイ状態に変化する。
【００３２】
初段のソースドライバIC1のデータ取込指示信号DOIが"H"になったことで、二段目のソースドライバIC2はアクティブ状態になってデジタル画素データのラッチ動作を開始する。
【００３３】
その後、時刻ｔ３になると、初段のソースドライバIC1内の第１のラッチ回路４はラッチ動作を終え、信号SPLと信号STBSPLがともに"L"になって、初段のソースドライバIC1は停止状態になる。
【００３４】
その後、二段目のソースドライバIC2が最後から２番目のデジタル画素データのラッチ動作を行った時点（時刻ｔ４）で、データ取込指示信号DOIが"H"になり、三段目のソースドライバIC3はスタンバイ状態からアクティブ状態に変化して、デジタル画素データのラッチ動作を開始する。また、四段目のソースドライバIC4は停止状態からスタンバイ状態に変化する。以降は、同様の動作が繰り返し行われる。
【００３５】
最終段のソースドライバICnが(m-2)番目のデジタル画素データのラッチ動作を行った時点で、そのソースドライバICnのデータ取込指示信号DOIが"H"になる。その後、時刻ｔ０以降の処理が繰り返される。
【００３６】
このように、第１の実施形態では、縦続接続されたソースドライバIC1〜ICnのそれぞれを、必要最小限の時間だけアクティブ状態あるいはスタンバイ状態に設定し、それ以外は停止状態に設定するため、ソースドライバIC1〜ICnの消費電力を大幅に削減できる。より具体的には、本実施形態では、ソースドライバIC1〜ICn内のクロック入力回路２とDIO検出回路１１を所定時間のみ動作させて、それ以外は停止させることにより、消費電力の削減を図ることができる。
【００３７】
（第２の実施形態）
第２の実施形態は、第１の実施形態よりもさらにスタンバイ状態を短くするものである。
【００３８】
図７はソースドライバIC1〜ICnの第２の実施形態による動作タイミング図である。図６との違いは、データ取込指示信号DOIが"L"の期間を図６よりも短くして、信号STBSPLが"H"の期間を短くしたことである。
【００３９】
図６では、スタートパルス信号STHが"H"になった時点（時刻ｔ１）で二段目のソースドライバIC2のデータ取込指示信号DOIが"L"になったが、図７の場合、それよりもずっと後のデジタル画素データのラッチ動作を行っている最中（時刻ｔ１１）にデータ取込指示信号DOIは"L"になる。
【００４０】
その後のタイミングは図６と同様であり、最後から２番目のデジタル画素データのラッチ動作を行った時点（時刻ｔ２）でデータ取込指示信号DOIは"H"になる。時刻ｔ１１〜ｔ２までの期間がスタンバイ状態であり、図６の時刻ｔ１〜ｔ２までの期間よりも短くなる。このため、その分、ソースドライバIC2〜ICnが非動作の期間が長くなり、ソースドライバIC1〜ICnの消費電力をより削減できる。
【００４１】
図７の動作タイミングを実現する具体的な回路構成は特に問わない。図８は図７の動作タイミングを実現する一例を示す回路図である。図８では、図３と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００４２】
図８の回路では、DF/F２８のクロック端子に、シフトレジスタ３から出力されるｋ番目のシフトクロックSRkを入力しており、それ以外は図３の回路と同じである。これにより、シフトクロックSRkが"H"になった時点でデータ取込指示信号DOIが"L"になり、図３よりもデータ取込指示信号DOIが"L"になるタイミングを遅らせることができ、結果として、ソースドライバIC1〜ICnの非動作期間を長くできる。
【００４３】
このように、第２の実施形態では、第１の実施形態よりもさらにソースドライバIC1〜ICnの非動作期間を長くでき、より消費電力の削減が図れる。
【００４４】
上述した各実施形態では、本発明を液晶表示装置に適用した例を説明したが、本発明は、EL（Electroluminescense）表示装置等の他の平面表示装置にも適用可能である。
【図面の簡単な説明】
【００４５】
【図１】信号線駆動回路の内部構成の一例を示すブロック図。
【図２】ソースドライバの内部構成の一例を示すブロック図。
【図３】制御回路９の内部構成の一例を示すブロック図。
【図４】初段のソースドライバIC1内の制御回路９の内部信号の真理値表を示す図。
【図５】二段目以降のソースドライバIC1〜ICn内の制御回路９の内部信号の真理値表を示す図。
【図６】図１の信号線駆動回路の動作タイミング図。
【図７】ソースドライバIC1〜ICnの第２の実施形態による動作タイミング図。
【図８】図７の動作タイミングを実現する一例を示す回路図。
【符号の説明】
【００４６】
１  コントローラ
２  クロック入力回路
３  シフトレジスタ
４  第１のラッチ回路
５  第２のラッチ回路
６  D/A変換器
７  出力回路
８  画素データ入力回路
９  制御回路
１０  画素アレイ部
１１  DIO検出回路
１２  制御信号生成部
１３  DOI生成回路
IC1〜ICn  ソースドライバ
【図１】
2006227104.tif 000003
【図２】
2006227104.tif 000004
【図３】
2006227104.tif 000005
【図４】
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【図５】
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【図６】
2006227104.tif 000008
【図７】
2006227104.tif 000009
【図８】
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