(57)【要約】【課題】  安定したリファレンス電圧を得ることができ、正確な記憶データの読み出しが可能な強誘電体メモリ及びそのデータリライト方法を提供する。【解決手段】  リファレンスビット線ＲＢＬＡがプリセンスアンプ２１に接続され、かつリファレンスビット線ＲＢＬＢがプリセンスアンプ２２に接続される第１の接続状態と、リファレンスビット線ＲＢＬＡがプリセンスアンプ２２に接続され、かつリファレンスビット線ＲＢＬＢがプリセンスアンプ２１に接続される第２の接続状態とを、ビット線選択信号ＳＥＬＡ，ＳＥＬＢに基づいて交互に選択するビット線選択回路２７と、第１のラッチ回路２５Ｂの正転出力及び反転出力に基づいて、リファレンスセルＲＣＡ，ＲＣＢのうち論理“０”を記憶していたリファレンスセルに論理“１”をリライトし、リファレンスセルＲＣＡ，ＲＣＢのうち論理“１”を記憶していたリファレンスセルに論理“０”をリライトするリライト回路２９，３０と、を含む。【選択図】      図１０
2006164359.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタを含むメモリセル側から供給される電圧と所与のリファレンス電圧とを比較して該メモリセルに記憶されたデータを読み出す強誘電体メモリであって、
前記メモリセルとともに選択され、データ０及びデータ１を相補的に記憶し、各々に強誘電体キャパシタを含む第１及び第２のリファレンスセルと、
前記第１のリファレンスセルに接続される第１のリファレンスビット線と、
前記第２のリファレンスセルに接続される第２のリファレンスビット線と、
前記第１及び第２のリファレンスセルのうちデータ０を記憶するリファレンスセルから供給されるリファレンスビット線電圧を増幅する第１のリファレンスセル用プリセンスアンプと、
前記第１及び第２のリファレンスセルのうちデータ１を記憶するリファレンスセルから供給されるリファレンスビット線電圧を増幅する第２のリファレンスセル用プリセンスアンプと、
前記第１のリファレンスビット線が前記第１のリファレンスセル用プリセンスアンプに接続され、かつ前記第２のリファレンスビット線が前記第２のリファレンスセル用プリセンスアンプに接続される第１の接続状態と、前記第１のリファレンスビット線が前記第２のリファレンスセル用プリセンスアンプに接続され、かつ前記第２のリファレンスビット線が前記第１のリファレンスセル用プリセンスアンプに接続される第２の接続状態とを、所与のビット線選択信号に基づいて交互に選択するビット線選択回路と、
前記第１のリファレンスセル用プリセンスアンプの出力電圧及び前記第２のリファレンスセル用プリセンスアンプの出力電圧の少なくとも一方に基づき前記リファレンス電圧を生成するリファレンス電圧生成回路と、
前記リファレンス電圧が入力され、所与の電圧と該リファレンス電圧とを比較する比較回路と、該比較回路の出力を保持する第１のラッチ回路とを含むリファレンスセル用ポストセンスアンプと、
前記リファレンスセル用ポストセンスアンプに含まれる前記第１のラッチ回路の正転出力と反転出力とに基づき、前記第１及び第２のリファレンスビット線を介して前記第１及び第２のリファレンスセルの各々にデータ０又はデータ１をリライトするリライト回路と、
を含み、
前記リライト回路は、
前記第１及び第２のリファレンスセルのうちデータ０を記憶していたリファレンスセルにデータ１をリライトし、前記第１及び第２のリファレンスセルのうちデータ１を記憶していたリファレンスセルにデータ０をリライトする、強誘電体メモリ。
【請求項２】
請求項１において、
前記第１及び第２のリファレンスビット線のいずれか１つと前記ビット線選択回路を介さずに接続され、接続されたリファレンスビット線に供給されるリファレンスビット線電圧を増幅する第３のリファレンスセル用プリセンスアンプをさらに含み、
前記リファレンスセル用ポストセンスアンプに含まれる比較回路は、
前記第３のリファレンスセル用プリセンスアンプの出力電圧と前記リファレンス電圧とを比較する、強誘電体メモリ。
【請求項３】
請求項１または２において、
前記リライト回路は、
前記第１のラッチ回路の各出力を反転して前記第１及び第２のリファレンスビット線に供給する第１及び第２のインバータ回路を含む、強誘電体メモリ。
【請求項４】
請求項１〜３のいずれかにおいて、
前記リファレンスセル用ポストセンスアンプに含まれる第１のラッチ回路とともにフリップフロップ動作をする第２のラッチ回路をさらに含み、
前記ビット線選択回路は、
前記第２のラッチ回路の正転出力及び反転出力を前記ビット線選択信号として、前記第１及び第２のリファレンスビット線と前記第１及び第２のリファレンスセル用プリセンスアンプとの接続状態を切り替える、強誘電体メモリ。
【請求項５】
請求項１〜４のいずれかにおいて、
前記ビット線選択回路は、
前記ビット線選択信号に基づき前記第１の接続状態及び前記第２の接続状態のいずれかを選択することによって、前記第１及び第２のリファレンスビット線のうち、データ０を記憶するリファレンスセルと接続されたリファレンスビット線を第１のリファレンスセル用プリセンスアンプに接続するとともに、前記第１及び第２のリファレンスビット線のうち、データ１を記憶するリファレンスセルと接続されたリファレンスビット線を第２のリファレンスセル用プリセンスアンプに接続する、強誘電体メモリ。
【請求項６】
請求項１〜５のいずれかにおいて、
前記メモリセルから供給されるビット線電圧を増幅するメモリセル用プリセンスアンプと、
前記メモリセル用プリセンスアンプの出力電圧と、前記リファレンス電圧生成回路により生成されたリファレンス電圧とを比較して、前記メモリセルに記憶されたデータを読み出すメモリセル用ポストセンスアンプと、
を含む、強誘電体メモリ。
【請求項７】
請求項１〜６のいずれかにおいて、
前記リファレンス電圧生成回路は、
前記第１のリファレンスセル用プリセンスアンプの出力線と、前記第２のリファレンスセル用プリセンスアンプの出力線とを導通させて、前記第１のリファレンスセル用プリセンスアンプの出力電圧と前記第２のリファレンスセル用プリセンスアンプの出力電圧との中間電位のリファレンス電圧を生成するスイッチ回路を含む、強誘電体メモリ。
【請求項８】
請求項７において、
前記リファレンス電圧生成回路は、
所与の第１の期間では、第１のリファレンスセル用プリセンスアンプの出力電圧を前記リファレンス電圧として生成し、前記第１の期間に続く第２の期間では、前記中間電位のリファレンス電圧を生成する、強誘電体メモリ。
【請求項９】
請求項８において、
前記第２の期間は、
前記メモリセル及び該メモリセルに対応する前記リファレンスセルに共通接続されたプレート線がアクティブになるタイミングから少なくとも所与の遅延時間を経過した後に開始する、強誘電体メモリ。
【請求項１０】
請求項１〜９のいずれかにおいて、
前記メモリセルと前記第１及び第２のリファレンスセルとが、共通のワード線及び共通のプレート線に接続されている、強誘電体メモリ。
【請求項１１】
強誘電体キャパシタを含むメモリセル側から供給される電圧と所与のリファレンス電圧とを比較して該メモリセルに記憶されたデータを読み出す強誘電体メモリのデータリライト方法であって、
データ０及びデータ１を相補的に記憶し、各々に強誘電体キャパシタを含む第１及び第２のリファレンスセルを、前記メモリセルとともに選択し、
前記第１及び第２のリファレンスセルのうちデータ０を記憶するリファレンスセルから供給されるリファレンスビット線電圧を、第１のリファレンスセル用プリセンスアンプで増幅し、
前記第１及び第２のリファレンスセルのうちデータ１を記憶するリファレンスセルから供給されるリファレンスビット線電圧を、第２のリファレンスセル用プリセンスアンプで増幅し、
前記第１及び第２のリファレンスセルのうち、いずれか１のリファレンスセルから供給されるリファレンスビット線電圧を第３のリファレンスセル用プリセンスアンプで増幅し、
前記第１のリファレンスセルに接続される第１のリファレンスビット線が前記第１のリファレンスセル用プリセンスアンプに接続され、かつ前記第２のリファレンスセルに接続される第２のリファレンスビット線が第２のリファレンスセル用プリセンスアンプに接続される第１の接続状態と、前記第１のリファレンスビット線が前記第２のリファレンスセル用プリセンスアンプに接続され、かつ前記第２のリファレンスビット線が前記第１のリファレンスセル用プリセンスアンプに接続される第２の接続状態とを、所与のビット線選択信号に基づいて交互に選択し、
前記第１のリファレンスセル用プリセンスアンプの出力電圧及び前記第２のリファレンスセル用プリセンスアンプの出力電圧の少なくとも一方に基づき前記リファレンス電圧を生成し、
前記第３のリファレンスセル用プリセンスアンプの出力電圧と生成された前記リファレンス電圧とを比較し、
前記比較結果に基づき、前記第１及び第２のリファレンスセルのうちデータ０を記憶していたリファレンスセルにデータ１をリライトし、前記第１及び第２のリファレンスセルのうちデータ１を記憶していたリファレンスセルにデータ０をリライトする、強誘電体メモリのデータリライト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ及びそのデータのリライト方法に関し、特にリファレンス電圧を参照してメモリセルに記憶されたデータが読み出される強誘電体メモリ及びそのデータリライト方法に関する。
【背景技術】
【０００２】
近年、メモリセルに強誘電体キャパシタを含む強誘電体メモリ（FeRAM；Ferroelectric Random Access Memory）が注目を集めている。ＦｅＲＡＭは、電界を与えなくても分極を持続する強誘電体膜の残留分極を利用して、分極の向きをデータ“０”またはデータ“１”として記憶させることができる不揮発性メモリである。
【０００３】
ＦｅＲＡＭのメモリセル構造としては、代表的なものとして１Ｔ１Ｃ型（1 Transistor 1 Capacitor）や２Ｔ２Ｃ型（2 Transistor 2 Capacitor）などが挙げられる。１Ｔ１Ｃ型のメモリセル構造は、２Ｔ２Ｃ型のメモリセル構造に比べてセル面積が半減することができるため、メモリセルアレイの高集積化の要請に伴い有力視されている。
【０００４】
両者はデータの読み出し方式に大きな違いがあり、１Ｔ１Ｃ型は、メモリセル内に相補的にデータを記憶する２Ｔ２Ｃ型と違って、メモリセルの記憶データの読み出しにリファレンス電圧（参照電圧、基準電圧）を必要とする。このリファレンス電圧の電位変動は、記憶データの誤判定を引き起こすため、リファレンス電圧を安定的に供給される技術が望まれている。
【０００５】
そこで、１Ｔ１Ｃ型のメモリセル構造においては、メモリセルと同一のメモリセル構造を利用してリファレンス電圧を発生させるリファレンスセル方式（ダミーセル方式）が利用されている。この方式では、メモリセルと同一構造のリファレンスセルを２個用意し、各々に記憶データとしてデータ０あるいはデータ１を書き込んでおく。また各々のリファレンスセルに接続されるビット線をショートしておく。メモリセルから記憶データを読み出すときには、各々のリファレンスセルからデータをビット線に読み出す。これにより、データ０及びデータ１に対応するビット線電圧の中間電位のリファレンス電圧を発生させることができる。
【０００６】
しかしながら、従来のリファレンスセル方式では、リファレンスセルを２個使うことでビット線負荷が増大するため、リファレンス電圧の供給がその分だけ遅延し、読み出し動作を迅速に開始することができない。
【０００７】
また、強誘電体メモリは、記憶データが読み出し時に破壊される非破壊読み出しであるため、リファレンスセルの記憶データを読み出した後には、データのリライト（再書き込み）が必要となる。このため、従来のリファレンスセル方式では、多数個のメモリセルに対して１対のリファレンスセルしか接続されていないために、リファレンスセルのリライト回数が非常に多くなる。するとメモリセルに比べてリライト回数の多いリファレンスセルでは、強誘電体キャパシタが疲労劣化（ファティーグ）し、正確なリファレンス電圧を発生できなくなる。
【０００８】
また、従来のリファレンスセル方式では、メモリセルの読み出し回数が増えると、同時にリファレンスセルへのリライト回数が増えることになり、強誘電体キャパシタの分極反転特性を決める抗電圧が偏った方向に変動するインプリント劣化が進行する。このようなインプリント劣化が進行することも、記憶データの読み出し動作時に安定したリファレンス電圧を得ることの妨げになる。
【特許文献１】特開平１０−５００７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記事情に鑑みてなされたものであり、その目的は、安定したリファレンス電圧を得ることができ、正確な記憶データの読み出しが可能な強誘電体メモリ及びそのデータリライト方法を提供することにある。
【課題を解決するための手段】
【００１０】
（１）本発明は、強誘電体キャパシタを含むメモリセル側から供給される電圧と所与のリファレンス電圧とを比較して該メモリセルに記憶されたデータを読み出す強誘電体メモリであって、前記メモリセルとともに選択され、データ０及びデータ１を相補的に記憶し、各々に強誘電体キャパシタを含む第１及び第２のリファレンスセルと、前記第１のリファレンスセルに接続される第１のリファレンスビット線と、前記第２のリファレンスセルに接続される第２のリファレンスビット線と、前記第１及び第２のリファレンスセルのうちデータ０を記憶するリファレンスセルから供給されるリファレンスビット線電圧を増幅する第１のリファレンスセル用プリセンスアンプと、前記第１及び第２のリファレンスセルのうちデータ１を記憶するリファレンスセルから供給されるリファレンスビット線電圧を増幅する第２のリファレンスセル用プリセンスアンプと、前記第１のリファレンスビット線が前記第１のリファレンスセル用プリセンスアンプに接続され、かつ前記第２のリファレンスビット線が前記第２のリファレンスセル用プリセンスアンプに接続される第１の接続状態と、前記第１のリファレンスビット線が前記第２のリファレンスセル用プリセンスアンプに接続され、かつ前記第２のリファレンスビット線が前記第１のリファレンスセル用プリセンスアンプに接続される第２の接続状態とを、所与のビット線選択信号に基づいて交互に選択するビット線選択回路と、前記第１のリファレンスセル用プリセンスアンプの出力電圧及び前記第２のリファレンスセル用プリセンスアンプの出力電圧の少なくとも一方に基づき前記リファレンス電圧を生成するリファレンス電圧生成回路と、前記リファレンス電圧が入力され、所与の電圧と該リファレンス電圧とを比較する比較回路と、該比較回路の出力を保持する第１のラッチ回路とを含むリファレンスセル用ポストセンスアンプと、前記リファレンスセル用ポストセンスアンプに含まれる前記第１のラッチ回路の正転出力と反転出力とに基づき、前記第１及び第２のリファレンスビット線を介して前記第１及び第２のリファレンスセルの各々にデータ０又はデータ１をリライトするリライト回路と、を含み、前記リライト回路は、前記第１及び第２のリファレンスセルのうちデータ０を記憶していたリファレンスセルにデータ１をリライトし、前記第１及び第２のリファレンスセルのうちデータ１を記憶していたリファレンスセルにデータ０をリライトする。
【００１１】
本発明では、リライト回路がデータ０及びデータ１を相補的に記憶する第１及び第２のリファレンスセルについて、リファレンス電圧を生成した後に記憶データを書き換える。これによって、リファレンスセルのインプリント劣化を防止することができる。
【００１２】
また第１及び第２のリファレンスビット線と第１及び第２のリファレンスセル用プリセンスアンプとの接続状態を第１の接続状態と第２の接続状態とを交互に選択することにより切り替えるビット線選択回路を含むことにより、第１及び第２のリファレンスセルの記憶データがリライト回路で交互に書き換えられても、リファレンスビット線とリファレンスセル用プリアンプとの接続関係を適切な状態に保つことができる。
【００１３】
また本発明では、リファレンスセルがメモリセルとともに選択されることによってメモリセルとリファレンスセルとの強誘電体キャパシタのファティーグ（膜疲労）による劣化が同程度で進行していくため、リファレンスセル特性の経年変化がメモリセル特性の経年変化に追従し、安定したリファレンス電圧を得ることができる。
【００１４】
（２）本発明の強誘電体メモリでは、前記第１及び第２のリファレンスビット線のいずれか１つと前記ビット線選択回路を介さずに接続され、接続されたリファレンスビット線に供給されるリファレンスビット線電圧を増幅する第３のリファレンスセル用プリセンスアンプをさらに含み、前記リファレンスセル用ポストセンスアンプに含まれる比較回路は、前記第３のリファレンスセル用プリセンスアンプの出力電圧と前記リファレンス電圧とを比較してもよい。
【００１５】
このようにすれば、リファレンスセル用ポストセンスアンプの比較回路にデータ０に対応する電圧とデータ１に対応する電圧とが交互に供給されるので、読出しサイクル毎に第１及び第２のリファレンスセルの記憶データを交互に書き換えるリライト回路の構成を簡素化することができる。また、リファレンスセル用ポストセンスアンプに入力されるリファレンス電圧もデータ０用のプリセンスアンプとデータ１用のプリセンスアンプとの出力に基づき生成されるため、リファレンスセル用ポストセンスアンプの比較回路に各データが入力されるタイミングや入力電圧レベルを合わせることができる。
【００１６】
（３）本発明の強誘電体メモリでは、前記リライト回路は、前記第１のラッチ回路の各出力を反転して前記第１及び第２のリファレンスビット線に供給する第１及び第２のインバータ回路を含んでいてもよい。このようにすれば、リライト回路の構成を簡素化することができるばかりでなく、リファレンスビット線から各種センスアンプとリライト回路を介して形成されるループにおける発振を防止することができる。
【００１７】
（４）本発明の強誘電体メモリでは、前記リファレンスセル用ポストセンスアンプに含まれる第１のラッチ回路とともにフリップフロップ動作をする第２のラッチ回路をさらに含み、前記ビット線選択回路は、前記第２のラッチ回路の正転出力及び反転出力を前記ビット線選択信号として、前記第１及び第２のリファレンスビット線と前記第１及び第２のリファレンスセル用プリセンスアンプとの接続状態を切り替えてもよい。このようにすれば、リライト回路でのリファレンスセルの記憶データの書き換えに追従するようにビット線選択信号を生成することができる。
【００１８】
（５）本発明の強誘電体メモリにおいて、前記ビット線選択回路は、前記ビット線選択信号に基づき前記第１の接続状態及び前記第２の接続状態のいずれかを選択することによって、前記第１及び第２のリファレンスビット線のうち、データ０を記憶するリファレンスセルと接続されたリファレンスビット線を第１のリファレンスセル用プリセンスアンプに接続するとともに、前記第１及び第２のリファレンスビット線のうち、データ１を記憶するリファレンスセルと接続されたリファレンスビット線を第２のリファレンスセル用プリセンスアンプに接続するようにしてもよい。例えばデータ０あるいはデータ１のいずれか一方の記憶データを用いてリファレンス電圧を生成するような場合に、この態様のようにすれば、第１及び第２のリファレンスセル用プリセンスアンプに固定的にデータ０あるいはデータ１に対応するビット線電圧を供給する構成を実現することができる。
【００１９】
（６）本発明の強誘電体メモリでは、前記メモリセルから供給されるビット線電圧を増幅するメモリセル用プリセンスアンプと、前記メモリセル用プリセンスアンプの出力電圧と、前記リファレンス電圧生成回路により生成されたリファレンス電圧とを比較して、前記メモリセルに記憶されたデータを読み出すメモリセル用ポストセンスアンプと、を含んでいてもよい。
【００２０】
この態様では、メモリセルのビット線電圧およびリファレンスセルのビット線電圧の双方を個別に用意されたプリセンスアンプで一旦読み出し、メモリセル用のポストセンスアンプでメモリセルのビット線電圧の増幅データとリファレンス電圧との比較を行う。このため、リファレンス電圧を使用したメモリセルの記憶データの読み出し動作を正確に行うことができる。
【００２１】
（７）本発明の強誘電体メモリにおいて、前記リファレンス電圧生成回路は、前記第１のリファレンスセル用プリセンスアンプの出力線と、前記第２のリファレンスセル用プリセンスアンプの出力線とを導通させて、前記第１のリファレンスセル用プリセンスアンプの出力電圧と前記第２のリファレンスセル用プリセンスアンプの出力電圧との中間電位のリファレンス電圧を生成するスイッチ回路を含んでいてもよい。このようにすれば、メモリセルやリファレンスセルに記憶されたデータの判別に適したリファレンス電圧を得ることができる。
【００２２】
（８）本発明の強誘電体メモリにおいて、前記リファレンス電圧生成回路は、所与の第１の期間では、第１のリファレンスセル用プリセンスアンプの出力電圧を前記リファレンス電圧として生成し、前記第１の期間に続く第２の期間では、前記中間電位のリファレンス電圧を生成してもよい。
【００２３】
この態様では、第１の期間では、リファレンスセルに記憶されたデータ０に対応するリファレンスビット線電圧の増幅データに基づいてリファレンス電圧が生成され、第２の期間では、リファレンスセルに記憶されたデータ０及びデータ１に対応する各リファレンスビット線電圧の中間電位を電圧レベルとするリファレンス電圧が生成される。このように第１の期間とこれに続く第２の期間とでリファレンス電圧を変化させることによって、メモリセル用ポストセンスアンプによるメモリセルに記憶されたデータの誤読出しを防止することができる。
【００２４】
（９）本発明の強誘電体メモリにおいて、前記第２の期間は、前記メモリセル及び該メモリセルに対応する前記リファレンスセルに共通接続されたプレート線がアクティブになるタイミングから少なくとも所与の遅延時間を経過した後に開始するようにしてもよい。このようにすれば、プレート線電圧の立ち上がり直後で発生しやすいデータ１の誤読出しを防止することができる。
【００２５】
（１０）本発明の強誘電体メモリでは、前記メモリセルと前記１対のリファレンスセルとが、共通のワード線及び共通のプレート線に接続されていてもよい。このようにすれば、メモリ内における信号配線の数を低減して高集積化を図ることができる。
【００２６】
本発明は、強誘電体キャパシタを含むメモリセル側から供給される電圧と所与のリファレンス電圧とを比較して該メモリセルに記憶されたデータを読み出す強誘電体メモリのデータリライト方法であって、データ０及びデータ１を相補的に記憶し、各々に強誘電体キャパシタを含む第１及び第２のリファレンスセルを、前記メモリセルとともに選択し、前記第１及び第２のリファレンスセルのうちデータ０を記憶するリファレンスセルから供給されるリファレンスビット線電圧を、第１のリファレンスセル用プリセンスアンプで増幅し、前記第１及び第２のリファレンスセルのうちデータ１を記憶するリファレンスセルから供給されるリファレンスビット線電圧を、第２のリファレンスセル用プリセンスアンプで増幅し、前記第１及び第２のリファレンスセルのうち、いずれか１のリファレンスセルから供給されるリファレンスビット線電圧を第３のリファレンスセル用プリセンスアンプで増幅し、前記第１のリファレンスセルに接続される第１のリファレンスビット線が前記第１のリファレンスセル用プリセンスアンプに接続され、かつ前記第２のリファレンスセルに接続される第２のリファレンスビット線が第２のリファレンスセル用プリセンスアンプに接続される第１の接続状態と、前記第１のリファレンスビット線が前記第２のリファレンスセル用プリセンスアンプに接続され、かつ前記第２のリファレンスビット線が前記第１のリファレンスセル用プリセンスアンプに接続される第２の接続状態とを、所与のビット線選択信号に基づいて交互に選択し、前記第１のリファレンスセル用プリセンスアンプの出力電圧及び前記第２のリファレンスセル用プリセンスアンプの出力電圧の少なくとも一方に基づき前記リファレンス電圧を生成し、前記第３のリファレンスセル用プリセンスアンプの出力電圧と生成された前記リファレンス電圧とを比較し、前記比較結果に基づき、前記第１及び第２のリファレンスセルのうちデータ０を記憶していたリファレンスセルにデータ１をリライトし、前記第１及び第２のリファレンスセルのうちデータ１を記憶していたリファレンスセルにデータ０をリライトする。
【００２７】
本発明では、データ０及びデータ１を相補的に記憶する第１及び第２のリファレンスセルについて、リファレンス電圧を生成した後に記憶データを書き換える。これによって、リファレンスセルのインプリント劣化を防止することができる。
【００２８】
また第１及び第２のリファレンスビット線と第１及び第２のリファレンスセル用プリセンスアンプとの接続状態を第１の接続状態と第２の接続状態とを交互に選択することにより切り替えることにより、第１及び第２のリファレンスセルの記憶データが交互に書き換えられても、リファレンスビット線とリファレンスセル用プリアンプとの接続関係を適切な状態に保つことができる。
【００２９】
また本発明では、リファレンスセルがメモリセルとともに選択されることによってメモリセルとリファレンスセルとの強誘電体キャパシタのファティーグ（膜疲労）による劣化が同程度で進行していくため、リファレンスセル特性の経年変化がメモリセル特性の経年変化に追従し、安定したリファレンス電圧を得ることができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３１】
なお、本実施の形態において信号名などをあらわす記号に「／」が付されたものは、その信号が負論理であることを意味する。また、本実施形態において信号などが「アクティブ」になるとは、正論理信号の場合、電位がＬＯＷ（第１の電位）からＨＩＧＨ（第２の電位）に変化することを意味し、負論理信号の場合、電位がＨＩＧＨからＬＯＷに変化することを意味する。また「非アクティブ」という表現を用いる場合には、「アクティブ」の場合と逆の電位変化が生じていることを意味する。
【００３２】
１．強誘電体メモリ
図１（Ａ）に強誘電体メモリのメモリセルの構成例を示す。このメモリセルは、強誘電体キャパシタＣＳとＮ型（広義には第２導電型）のトランスファートランジスタ（セル選択トランジスタ）ＴＲを含む。強誘電体キャパシタＣＳの一端はノードＮＣに接続され、他端はプレート線ＰＬに接続される。トランスファートランジスタＴＲは、ゲートがワード線ＷＬに接続され、ソースがビット線ＢＬに接続され、ドレインがノードＮＣに接続される。なお本明細書では、便宜的に、トランジスタの電流経路のどちらか一方側をドレインと呼び、他方側をソースと呼ぶ。またメモリセルは図１（Ａ）の構成に限定されない。例えば図１（Ａ）のような１Ｔ１Ｃ（1 Transistor 1 Capacitor）型のみならず、２Ｔ２Ｃ（2 Transistor 2 Capacitor）型や、ＦＥＴ型等であってもよい。
【００３３】
図１（Ｂ）に示すように、メモリセルに論理“１”（データ１）を書き込む場合には、ワード線ＷＬに選択電圧を印加し、ビット線ＢＬにＶＣＣ（広義には第２の電源電圧、あるいは高電位電源電圧）を印加し、プレート線ＰＬに０Ｖ（広義には第１の電源電圧、あるいは低電位電源電圧）を印加する。これにより図１（Ｃ）のヒステリシス特性のＡ１に示すように、強誘電体キャパシタＣＳの残留分極が「負」になる。このように残留分極が「負」である状態を、例えば論理“１”が記憶されている状態と定義できる。
【００３４】
一方、メモリセルに論理“０”（データ０）を書き込む場合には、ワード線ＷＬに選択電圧を印加し、ビット線ＢＬに０Ｖに印加し、プレート線ＰＬにＶＣＣ（例えば５Ｖ）を印加する。これにより図１（Ｃ）のヒステリシス特性のＡ２に示すように、強誘電体キャパシタＣＳの残留分極が「正」になる。このように残留分極が「正」である状態を、例えば論理“０”が記憶されている状態と定義できる。
【００３５】
さて、図１（Ａ）においてトランスファートランジスタＴＲはしきい値（ＶＴＨ）を有する。従って、ビット線ＢＬにＶＣＣを印加し、ワード線ＷＬにもＶＣＣを印加した場合には、ノードＮＣの電圧はＶＣＣよりも低い電圧（ＶＣＣ−ＶＴＨ）になってしまう。このため強誘電体キャパシタＣＳに十分な電圧を印加できなくなり、書き込み不良やインプリントの問題が生じる。従って、ワード線ＷＬにはＶＣＣよりも高い電圧（ＶＰＰ）を選択電圧として印加することが望ましい。なお、図１（Ｂ）から明らかなように、ノードＮＣの電圧がしきい値電圧の影響で低下する現象は、ビット線ＢＬにＶＣＣを印加してメモリセルに論理“１”を書き込む場合に特に問題となる。
【００３６】
次に、図１（Ｂ）に示すようにメモリセルに記憶されたデータを読み出す場合には、ワード線ＷＬに選択電圧を印加し、プレート線ＰＬにＶＣＣ（広義には第２の電源電圧、あるいは高電位電源電圧）を印加する。すると、図１（Ｃ）に示すように、強誘電体キャパシタＣＳが論理“０”を記憶している場合には、電荷量ΔＱ０の電荷変動が生じ、この電荷量ΔＱ０に相応するビット線電圧Ｖ０がビット線ＢＬに生じる。また強誘電体キャパシタＣＳが論理“１”を記憶している場合には、電荷量ΔＱ０よりも大きな電荷量ΔＱ１の電荷変動が生じ、この電荷量ΔＱ１に相応するビット線電圧Ｖ１がビット線ＢＬに生じる。強誘電体メモリでは、この論理“０”あるいは論理“１”に対応するビット線電圧Ｖ０，Ｖ１を、センスアンプでリファレンス電圧と比較することにより記憶データを判別する。
【００３７】
さて、図１（Ｃ）において、メモリセルに記憶されたデータを読み出す際において、強誘電体キャパシタＣＳが、論理“０”を記憶している場合には分極反転が生じないが、論理“１”を記憶している場合には論理“０”への分極反転が生じてしまう。このように強誘電体メモリの読出しは、一旦記憶データを破壊する破壊読出しであるため、記憶データを読み出した後には、リライト（再書き込み）が必要となる。
【００３８】
図２（Ａ）にメモリセルへのライト動作時の信号波形例を示す。同図に示すように、論理”１”をメモリセルに書き込む場合には、期間ＴＡ２〜ＴＡ３で一旦論理“０”の書き込みが行われ、その後の期間ＴＡ４〜ＴＡ５で論理“１”の書き込みが行われる。また論理“０”をメモリセルに書き込む場合には、期間ＴＡ２〜ＴＡ４で論理“０”の書き込みが行われる。
【００３９】
図２（Ｂ）にメモリセルからのリード動作時の信号波形例を示す。同図に示すように、期間Ｔ１Ｂ〜ＴＢ２でビット線がハイインピーダンス状態（Ｈｉｇｈ Ｚ）になり、期間ＴＢ２〜ＴＢ３で強誘電体キャパシタからビット線への電荷転送を行い、ＴＢ３〜ＴＢ４でビット線上のデータの増幅を行う。そしてメモリセルから論理“１”のデータが読み出された場合には、読み出しにより破壊されたデータを回復するために、期間ＴＢ４〜ＴＢ５で読み出されたビット線電圧のセンス増幅と、論理“１”のリライトとが行われる。一方、メモリセルから論理“０”のデータが読み出された場合には、期間ＴＢ３〜ＴＢ４でビット線上のデータの増幅を行うと共に、論理“０”のリライトが行われる。
【００４０】
図２（Ａ）、図２（Ｂ）の期間ＴＡ４〜ＴＡ５、ＴＢ４〜ＴＢ５に示すように、論理“１”の書き込みはプレート線ＰＬが０Ｖに立ち下がった（非アクティブ）後に行われる。従ってプレート線ＰＬが０Ｖに立ち下がった後も、所与の期間、ワード線ＷＬに選択電圧を印加し続ける必要がある。この場合、図１（Ａ）で説明したように、ワード線ＷＬの選択電圧が高電圧に設定されていないと、ノードＮＣの電圧がトランスファートランジスタＴＲのしきい値電圧により低下してしまう。従って、少なくとも期間ＴＡ４〜ＴＡ５、ＴＢ４〜ＴＢ５において、ワード線ＷＬの選択電圧を高電圧（ＶＰＰ）に設定することが望ましい。
【００４１】
２．全体構成
図３に本実施形態の強誘電体メモリ（半導体記憶装置）の全体構成を示す。なお本実施形態の強誘電体メモリは図３の構成に限定されず、その一部の構成要件を省略する構成としたり、他の構成要件を加える構成としてもよい。
【００４２】
本実施形態の強誘電体メモリはセルアレイ１００を含む。このセルアレイ１００は、強誘電体キャパシタを有する複数のメモリセルが配置されたメモリセルアレイ１１０と、センスアンプ用のリファレンス電圧を生成するため複数のリファレンスセル（ダミーメモリセル）が配置されたリファレンスセルアレイ１２０とを含む。
【００４３】
メモリセルアレイ１１０において、各メモリセルは、図１（Ａ）に示すように、強誘電体キャパシタと、強誘電体キャパシタの一端に接続されるトランスファートランジスタ（セル選択トランジスタ）とを含む、いわゆる１Ｔ１Ｃ型のメモリセル構造を有する。
【００４４】
リファレンスセルアレイ１２０において、各リファレンスセルは、いわゆる２Ｔ２Ｃ型のメモリセル構造を有している。なお２Ｔ２Ｃ型のメモリセル構造とは、論理“０”又は“１”の一方を記憶する第１の強誘電体キャパシタと、第１の強誘電体キャパシタの一端に接続される第１のトランスファートランジスタ（第１のセル選択トランジスタ）と、論理“０”又は“１”の他方を記憶する第２の強誘電体キャパシタと、第２の強誘電体キャパシタの一端に接続される第２のトランスファートランジスタ（第２のセル選択トランジスタ）とを含むメモリセル構造である。すなわち、各リファレンスセルは、第１の強誘電体キャパシタと第１のトランスファートランジスタとを含む第１のリファレンスセルと、第２の強誘電体キャパシタと第２のトランスファートランジスタとを含む第２のリファレンスセルとが１対となってリファレンス電圧の生成動作に関係する。
【００４５】
本実施形態の強誘電体メモリは、複数のワード線ＷＬと、複数のプレート線ＰＬと、図示しない複数のビット線と、図示しない複数のリファレンスビット線とを含む（なお、適宜、「ワード線」、「プレート線」、「ビット線」、「リファレンスビット線」を、各々、「ＷＬ」、「ＰＬ」、「ＢＬ」、「ＲＢＬ」と略称する）。複数のワード線の各ワード線（第Ｋのワード線）は、メモリセル及びリファレンスセルの各トランスファートランジスタのゲートに共通接続される。複数のビット線の各ビット線は、メモリセル用のトランスファートランジスタのソース及びドレインを介してメモリセル用の強誘電体キャパシタの一端に接続される。複数のリファレンスビット線の各リファレンスビット線は、リファレンスセル用のトランスファートランジスタのソース及びドレインを介してリファレンスセル用の強誘電体キャパシタの一端に接続される。複数のプレート線の各プレート線（第Ｋのプレート線）はメモリセル用及びリファレンスセル用の各強誘電体キャパシタの他端に共通接続される。
【００４６】
本実施形態の強誘電体メモリは、ワード線駆動部２１０及びプレート線駆動部２２０（広義には駆動部）を含む。このワード線駆動部２１０及びプレート線駆動部２２０は、アドレス信号のデコードや、ワード線ＷＬあるいはプレート線ＰＬの駆動を行う。ワード線駆動部２１０は、複数のワード線駆動回路を含む。プレート線駆動部２２０は、複数のプレート線駆動回路を含む。これらの各ワード線駆動回路は各ワード線ＷＬ（第Ｋのワード線）を駆動し、各プレート線駆動回路は、各プレート線ＰＬ（第Ｋのプレート線）を駆動する。
【００４７】
本実施形態の強誘電体メモリは、制御回路３００を含む。この制御回路３００は、アドレス信号（Ｘアドレス信号、Ｙアドレス信号）や各種タイミング信号（ＷＬタイミング信号、ＰＬタイミング信号等）を受け、各種制御信号（ＷＬ制御信号、ＰＬ制御信号等）を生成し、ワード線駆動部２１０、プレート線駆動部２２０やセンスアンプ＆ライト部４００などに供給する。
【００４８】
センスアンプ＆ライト部４００は、ビット線及びリファレンスビット線を制御して、データのリード動作やライト（リライト）動作などを行う。具体的には、例えばデータのリード時には、ビット線の電圧をセンスアンプにより増幅し、リファレンス電圧と比較することで、メモリセルから読み出されたデータが論理“１”（データ１）なのか論理“０”（データ０）なのかを判定する。またデータバスからのデータをライトする時には、ビット線の電圧をＶＣＣや０Ｖに設定して、論理“１”や“０”をメモリセルに書き込む。
【００４９】
なお強誘電体メモリの構成は図３の構成に限定されず種々の変形実施が可能であり、例えば、メモリセルアレイ１１０が、第１のメモリセルアレイ領域と第２のメモリセルアレイ領域というように２つのブロック（広義には複数のブロック）に分割されていてもよい。
【００５０】
またメモリセルアレイ１１０を、３つ以上のブロックに分割してもよい。またメモリセルアレイ１１０が複数のブロックに分割されている場合には、分割数に応じてリファレンスセルアレイ１２０を分割して配置した構成としてもよい。またリファレンスセル１２０によりメモリセルアレイ１１０が複数に分割されるように配置してもよい。
【００５１】
３．本実施形態の読み出し方式
図４に本実施形態の読み出し方式に好適な強誘電体メモリの構成例を示す。図４では、特にメモリセル、リファレンスセル、センスアンプ部について示す。
【００５２】
本実施形態の強誘電体メモリでは、１対の強誘電体キャパシタＣＡ３，ＣＡ４（第１及び第２の強誘電体キャパシタ）と１対のトランスファートランジスタＱＡ３，ＱＡ４（第１及び第２のトランスファートランジスタ）とからなる１対のリファレンスセルＲＣ１，ＲＣ２（第１及び第２のリファレンスセル）を含む。リファレンスセルＲＣ１，ＲＣ２は、強誘電体キャパシタＣＡ３，ＣＡ４が、トランスファートランジスタＱＡ３，ＱＡ４を介してリファレンスビット線ＲＢＬ１，ＲＢＬ２（第１及び第２のリファレンスビット線）に接続されている。
【００５３】
本実施の形態では、リファレンスセルＲＣ１，ＲＣ２が２Ｔ２Ｃ型のメモリセル構造を有する。すなわち、リファレンスセルＲＣ１，ＲＣ２は、論理“０”（データ０）及び論理“１”（データ１）を相補的に記憶している。すなわち、一方のリファレンスセルが論理“０”を記憶している場合には、他方のリファレンスセルが論理“１”を記憶しており、一方のリファレンスセルが論理“１”を記憶している場合には、他方のリファレンスセルが論理“０”を記憶している。図４に示す例では、リファレンスセルＲＣ１において論理“０”が記憶され、リファレンスセルＲＣ２において論理“１”が記憶されている。
【００５４】
またリファレンスセルＲＣ１，ＲＣ２は、複数のメモリセルＭＣ１，ＭＣ２，・・・（以下、各メモリセルＭＣと略す）と共通のワード線ＷＬ及び共通のプレート線ＰＬに接続されている。すなわち、各メモリセルＭＣが選択（駆動）されると各リファレンスセルＲＣ１，ＲＣ２がともに選択（駆動）される。
【００５５】
また本実施形態の強誘電体メモリでは、センスアンプ部が、複数のプリセンスアンプ１１（メモリセル用プリセンスアンプ）を含む。各プリセンスアンプ１１は、各メモリセルＭＣに接続され、各メモリセルＭＣからビット線ＢＬ１，ＢＬ２，・・・（以下、各ビット線ＢＬと略す）へ供給されるビット線電圧を増幅する。
【００５６】
また本実施形態の強誘電体メモリは、リファレンスセル用のプリセンスアンプとして、プリセンスアンプ１２（第１のリファレンスセル用プリセンスアンプ）と、プリセンスアンプ１３（第２のリファレンスセル用プリセンスアンプ）とを含む。プリセンスアンプ１２は、リファレンスセルＲＣ１からリファレンスビット線ＲＢＬ１に供給される論理“０”に対応するリファレンスビット線電圧を増幅する。プリセンスアンプ１３は、リファレンスセルＲＣ２からリファレンスビット線ＲＢＬ２に供給される論理“１”に対応するリファレンスビット線電圧を増幅する。
【００５７】
図５（Ａ）に、本実施形態の強誘電体メモリの各プリセンスアンプの回路構成の一例を示す。
【００５８】
本実施の形態において、各種プリセンスアンプ１１，１２，１３の各々は、ゲートがビット線ＢＬ（あるいはリファレンスビット線ＲＢＬ１、ＲＢＬ２）に接続され、ソースがＶＣＣに接続されるＰ型（第１導電型）のトランジスタＱＰ２と、ドレインがＰ型のトランジスタＱＰ２のドレインと接続され、ソースに０Ｖ（ＧＮＤ；接地電位）が供給されるＮ型（第２導電型）のトランジスタＱＮ２と、を含む。また、Ｎ型のトランジスタＱＮ２のゲートには、バイアス回路で生成されたバイアス電圧Ｖｂｉａｓが供給される。
【００５９】
バイアス回路は、各種プリセンスアンプ１１，１２，１３を動作させるためのバイアス電圧Ｖｂｉａｓを供給するための回路であって、ソースがＶＣＣに接続され、ゲートがリファレンスビット線ＲＢＬ１に接続されるＰ型のトランジスタＱＰ１と、ゲート及びドレインがＰ型のトランジスタＱＰ１のドレインに接続され、ソースに０Ｖが供給されるＮ型のトランジスタＱＮ１と、を含む。バイアス回路は、リファレンスセルＲＣ１，ＲＣ２のうち論理“０”を記憶したリファレンスセルＲＣ１から供給される論理“０”に対応するリファレンスビット線電圧に基づいて図５（Ｂ）に示すバイアス電圧Ｖｂｉａｓを生成する。
【００６０】
そして、プリセンスアンプ１１，１２，１３では、図５（Ｃ）に示すように、バイアス電圧Ｖｂｉａｓがゲートに供給されるＮ型のトランジスタＱＮ２の出力とビット線電圧Ｖｂｌ（あるいはリファレンスビット線電圧）がゲートに供給されるＰ型のトランジスタＱＰ２の出力との比較結果が電圧／Ｖｓａとして出力される。
【００６１】
また、バイアス回路及びプリセンスアンプ１１，１２，１３のＮ型のトランジスタＱＮ１，ＱＮ２の各ソースは、センスアンプ制御信号ＳＡＥ１（第１のセンスアンプ制御信号）によってプリセンスアンプ１１，１２，１３及びバイアス回路の動作／非動作を制御するためのＮ型の制御トランジスタＱＮ３に接続される。すなわち、センスアンプ制御信号ＳＡＥ１がＬＯＷである（非アクティブである）場合には、制御トランジスタＱＮ３がオフとなる。すると、バイアス回路からはプリセンスアンプ１１，１２，１３へバイアス電圧Ｖｂｉａｓの供給が行われず、プリセンスアンプ１１，１２，１３については、ＧＮＤへの電流経路が遮断されるため、バイアス回路及びプリセンスアンプ１１，１２，１３は、ともに非動作状態となる。そして、センスアンプ制御信号ＳＡＥ１がＨＩＧＨである（アクティブである）場合には、制御トランジスタＱＮ３がオンとなり、バイアス回路及びプリセンスアンプ１１，１２，１３が動作状態となる。すなわち、本実施形態では、センスアンプ制御信号ＳＡＥ１でオン／オフされる制御トランジスタＱＮ３によって、プリセンスアンプ１１，１２，１３及びバイアス回路を必要なときにだけ動作させることができ低消費電力化を図ることができる。
【００６２】
再び図４に戻って説明を進める。本実施形態の強誘電体メモリは、リファレンス電圧生成回路１４を含む。
【００６３】
リファレンス電圧生成回路１４は、プリセンスアンプ１２の出力電圧及びプリセンスアンプ１３の出力電圧の少なくとも一方に基づき各メモリセルＭＣに記憶されたデータを判別するためのリファレンス電圧Ｖｒｅｆを生成する。
【００６４】
リファレンス電圧生成回路１４は、スイッチ回路１５を含む。スイッチ回路１５は、接続制御信号ＲＥＱに基づいて、プリセンスアンプ１２の出力ノード（出力線）ＮＳ１と、プリセンスアンプ１３の出力ノード（出力線）ＮＳ２との接続および非接続を切り替える回路である。スイッチ回路１５は、例えばＮ型のトランジスタのゲートに接続制御信号ＲＥＱが入力されて各出力ノードの接続及び非接続を制御するゲートスイッチにより構成することができる。すなわち本実施形態では、スイッチ回路１５がプリセンスアンプ１２の出力ノードＮＳ１と、プリセンスアンプ１３の出力ノードＮＳ２とを接続（ショート）させて、プリセンスアンプ１２の出力電圧Ｖｂｌ（０）とプリセンスアンプ１３の出力電圧Ｖｂｌ（１）との中間電位（マージ電位、補間電位）のリファレンス電圧Ｖｒｅｆを生成することができる。この場合のリファレンス電圧Ｖｒｅｆは、プリセンスアンプ１２の出力電圧／Ｖｓａ（０）とプリセンスアンプ１３の出力電圧／Ｖｓａ（１）との実質的に中間の電位を電圧レベルを有するものであればよく、厳密に中間の電位であることを必要とはしない。またスイッチ回路１５がプリセンスアンプ１２の出力ノードＮＳ１とプリセンスアンプ１３の出力ノードＮＳ２とを接続させていない非接続状態では、論理“０”を記憶するリファレンスセルＲＣ１側に接続されるプリセンスアンプ１２の出力ノードＮＳ１から供給される電圧／Ｖｓａ（０）がリファレンス電圧Ｖｒｅｆとして出力される。
【００６５】
このように論理“１”及び論理“０”の相補データを使用して、読み出しビット線をセンスする為のリファレンス電圧を得る方法としては、上記の手法と異なり、単純にリファレンスビット線をショートする事により、論理“１”と論理“０”との中間電圧を発生させる方法がある。しかしながら、リファレンスセルからデータを読み出す前にリファレンスビット線をショートしておく場合、強誘電体キャパシタから見たビット線容量値が見かけ上大きくなってしまい、強誘電体キャパシタへ実効的に印加される電圧が大きくなる。その結果、リファレンスビット線電圧は、読み出し対象となるメモリセルが接続されたビット線電圧に比べて相対的に高い電圧となる為、リファレンス電圧として適さないものとなってしまう。また、リファレンスセルからデータを読み出した後にリファレンスビット線をショートする事により、論理“１”と論理“０”の中間電圧を発生させる場合には、リファレンスセルからデータを読み出した後、リファレンスビット線をショートするタイミングが余分に追加される為、読み出し速度の高速化を阻害する原因となる。さらに、リファレンスビット線をショートして“１”と“０”との中間電圧を生成した後、読み出し対象となるビット線に繋がるセンスアンプまでの長い配線負荷容量にリファレンスビット線を接続した場合には、もはやリファレンス電圧として使用できない程にリファレンスビット線電圧が低下してしまうという問題も発生する。
【００６６】
これに対して、本実施形態では、リファレンス電圧Ｖｒｅｆを生成する際に単純にリファレンスビット線をショートするのではなく、読み出したリファレンスビット線電圧をプリセンスアンプ１２，１３で増幅させてから、各出力ノードを接続する構成とし、メモリセル側においても読み出したビット線電圧をプリセンスアンプ１１で増幅させてから、記憶データを比較する構成としたので、記憶データの判別に適したリファレンス電圧Ｖｒｅｆを安定して供給することができる。
【００６７】
またリファレンス電圧生成回路１４は、メモリセルが選択された後の第１の期間ｔｔ１では、プリセンスアンプ１２の出力電圧（論理“０”に対応するリファレンスビット線電圧の増幅電圧）をリファレンス電圧Ｖｒｅｆとして生成し、第１の期間ｔｔ１に続く第２の期間ｔｔ２では、プリセンスアンプ１２の出力電圧とプリセンスアンプ１３の出力電圧の中間電位のリファレンス電圧Ｖｒｅｆを生成する。この場合、第２の期間ｔｔ２は、各メモリセルＭＣ、及びリファレンスセルＲＣ１，ＲＣ２に共通接続されたプレート線ＰＬがアクティブになるタイミングから少なくとも所与の遅延時間ｔｄを経過した後に開始するようにスイッチ回路１５を動作させる。例えば、第２の期間ｔｔ２の開始タイミングデータが設定されたタイミング設定回路をさらに含ませることにより実現することができる。すなわち、スイッチ回路１５は、タイミング設定回路から出力される第２の期間ｔｔ２の開始タイミングデータにより生成された接続制御信号ＲＥＱに基づき、第１の期間ｔｔ１と第２の期間ｔｔ２とにおいて、プリセンスアンプ１２の出力ノードＮＳ１と、プリセンスアンプ１３の出力ノードＮＳ２との接続および非接続を切り替えることができる。
【００６８】
なお、リファレンス電圧Ｖｒｅｆを切り替える第２の期間ｔｔ２の開始タイミングとしては、例えば、プレート線ＰＬがアクティブになるプレート線電圧の立ち上がりタイミングと同じタイミングあるいは所与の遅延時間を経過したタイミングとすることができる。具体的には、例えば、遅延回路を使用したり、リファレンス電圧Ｖｒｅｆの切り替えタイミング信号（接続制御信号ＲＥＱ）を外部入力する事により実現できる。この場合の切り替えタイミングの設定は、プロービング等のテスト工程において、最適な第２の期間ｔｔ２の開始タイミングデータを抽出し、チップ内に設けられた、レーザーフューズや強誘電体キャパシタなどを使用したプログラム回路等によりタイミング設定を行うことができる。
【００６９】
図６（Ａ）及び図６（Ｂ）にタイミング設定回路の一例を示す。
【００７０】
図６（Ａ）に示す回路は、レーザーなどのヒューズ切断手段を用いて、ヒューズ（ＦＵＳＥ）の切断／非切断により異なる出力Ｅを得ることができるプログラマブル回路である。図６（Ａ）に示すタイミング設定回路では、パワー・オン・リセット信号ＰＯＲによって、ヒューズ（ＦＵＳＥ）部分の充電を行い、ノードＮＦの電位を上昇させる。その後信号ＰＯＲの入力を終了して、ヒューズ（ＦＵＳＥ）を切断することにより、開始タイミングデータを書き込むことができる。
【００７１】
図６（Ｂ）に示す回路は、強誘電体キャパシタを用いたプログラマブル回路である。図６（Ｂ）に示すタイミング設定回路は、入力制御部５１、出力制御部５２、ラッチ回路５３、及び記憶部５４を含む。
【００７２】
入力制御部５１は、インバータＩＶＧ１と、Ｐ型のトランジスタＱＧ１と、Ｎ型のトランジスタＱＧ２と、を含む。インバータＩＶＧ１の入力には、入力制御信号ＩＮが供給され、インバータＩＶＧ１の出力は、トランジスタＱＧ１のゲートに接続される。またトランジスタＱＧ２のゲートにも入力制御信号ＩＮが供給される。トランジスタＱＧ１は、ソース及びドレインの一方にデータ入力信号Ｄｉｎが供給され、他方がノードＮＧ１に接続される。トランジスタＱＧ２も、ソース及びドレインの一方にデータ入力信号Ｄｉｎが供給され、他方がノードＮＧ１に接続される。
【００７３】
出力制御部５２は、インバータＩＶＧ２と、Ｐ型のトランジスタＱＧ３と、Ｎ型のトランジスタＱＧ４と、を含む。インバータＩＶＧ２の入力には、出力制御信号ＯＵＴが供給され、インバータＩＶＧ２の出力は、トランジスタＱＧ３のゲートに接続される。またトランジスタＱＧ４のゲートにも出力制御信号ＯＵＴが供給される。トランジスタＱＧ３は、ソース及びドレインの一方からデータ出力信号Ｄｏｕｔが出力され、他方がノードＮＧ２に接続される。トランジスタＱＧ４も、ソース及びドレインの一方からデータ出力信号Ｄｏｕｔが出力され、他方がノードＮＧ２に接続される。
【００７４】
ラッチ回路５３は、Ｐ型の負荷トランジスタＱＧ１１と、Ｎ型の駆動トランジスタＱＧ１２と、Ｐ型の制御トランジスタＱＧ１５と、Ｎ型の制御トランジスタＱＧ１６とからなるインバータと、Ｐ型の負荷トランジスタＱＧ１３と、Ｎ型の駆動トランジスタＱＧ１４と、Ｐ型の制御トランジスタＱＧ１７と、Ｎ型の制御トランジスタＱＧ１８とからなるインバータとを含み、各インバータの互いの入力ノードと出力ノードとを相互に接続されてなるインバータラッチ回路である。ラッチ回路５３は、制御トランジスタＱＧ１５，ＱＧ１７のゲートにリセット信号ＲＳＴ（第１のリセット信号）が供給され、制御トランジスタＱＧ１６，ＱＧ１８のゲートにリセット信号／ＲＳＴ（第２のリセット信号）が供給される。リセット信号ＲＳＴとリセット信号／ＲＳＴとは、正と負の論理関係にあり、リセット信号ＲＳＴがＨＩＧＨである場合には、リセット信号／ＲＳＴがＬＯＷとなり、リセット信号ＲＳＴがＬＯＷである場合には、リセット信号／ＲＳＴがＨＩＧＨとなる。制御トランジスタＱＧ１５〜ＱＧ１８がオンすると、ラッチ回路５３は、ノードＮＧ１，ＮＧ２から強誘電体キャパシタＣＢ，ＣＣの記憶データを増幅して保持する。制御トランジスタＱＧ１５〜ＱＧ１８がオフすると、ラッチ回路５３は、他部と遮断される。
【００７５】
記憶部５４は、開始タイミングデータを記憶するための強誘電体キャパシタＣＢ，ＣＣと、ノードＮＧ１をディスチャージするＮ型のトランジスタＱＧ５と、ノードＮＧ２をディスチャージするＮ型のトランジスタＱＧ６とを含む。
【００７６】
強誘電体キャパシタＣＢは、ノードＮＧ１とプレート線ＰＬとの間に接続され、強誘電体キャパシタＣＣは、ノードＮＧ１とプレート線ＰＬとの間に接続される。また強誘電体キャパシタＣＢ，ＣＣは、論理“０”および論理“１”を相補的に記憶する。トランジスタＱＧ５，ＱＧ６の各ゲートは、ノードＮＧ３に接続されている。ノードＮＧ３には、ディスチャージ信号ＤＩＳが供給される。
【００７７】
図７に図６（Ｂ）に示すタイミング設定回路のタイミング設定動作を説明する信号波形例を示す。
【００７８】
タイミング設定動作を行う場合には、ディスチャージ信号ＤＩＳとしてノードＮＧ３にＬＯＷが供給され、トランジスタＱＧ５，ＱＧ６がオフにされる。これにより強誘電体キャパシタＣＢ，ＣＣへのデータ書込みが可能な状態となる。次に、タイミングＴＣ１においてトランジスタＱＧ１５〜ＱＧ１８がオフするようにリセット信号ＲＳＴ，／ＲＳＴを供給する。これによりラッチ回路５３が他部と遮断される。そして、タイミングＴＣ２において入力制御信号ＩＮおよび入力データ信号がＬＯＷからＨＩＧＨになり、入力制御部５１からノードＮＧ１にデータが入力される。
【００７９】
次にタイミングＴＣ３においてトランジスタＱＧ１５〜ＱＧ１８がオンするようにリセット信号ＲＳＴ，／ＲＳＴを供給する。これによりラッチ回路５３がノードＮＧ１から入力データＨＩＧＨを取込み、ノードＮＧ３の電位がＬＯＷとなる。これで、強誘電体キャパシタＣＢ，ＣＣへデータを書き込む準備が整ったことになる。
【００８０】
次にタイミングＴＣ４において、プレート線ＰＬの電位をＬＯＷからＨＩＧＨにする。これにより、強誘電体キャパシタＣＣへ論理“０”が書き込まれる。そして、所与の書込み期間を経過した後、タイミングＴＣ５においてプレート線ＰＬの電位をＨＩＧＨからＬＯＷにする。これにより、強誘電体キャパシタＣＢへ論理“１”が書き込まれる。そして、所与の書込み期間を経過した後、入力制御信号ＩＮをＨＩＧＨからＬＯＷにして、タイミング設定動作を終了する。
【００８１】
図８に図６（Ｂ）に示すタイミング設定回路の設定タイミングの読出し動作を説明する信号波形例を示す。
【００８２】
設定タイミングの読出し動作を行う場合には、ディスチャージ信号ＤＩＳがＨＩＧＨであってトランジスタＱＧ５，ＱＧ６がオンであるタイミングＴＥ１において、トランジスタＱＧ１５〜ＱＧ１８がオフするようにリセット信号ＲＳＴ，／ＲＳＴを供給する。これによりラッチ回路５３が他部と遮断される。次に、タイミングＴＥ２においてディスチャージ信号ＤＩＳをＨＩＧＨからＬＯＷへ変化させ、トランジスタＱＧ５，ＱＧ６をオフにする。これにより強誘電体キャパシタＣＢ，ＣＣからのデータ読出しが可能な状態となる。
【００８３】
次に、タイミングＴＥ３においてプレート線ＰＬの電位をＬＯＷからＨＩＧＨに変化させる。これにより強誘電体キャパシタＣＢ，ＣＣからノードＮＧ１，ＮＧ２へ電荷が読み出され、ノードＮＧ１，ＮＧ２の電位が読出し電荷に応じた電位にチャージアップされる。そして、所与の読出し期間を経過した後、タイミングＴＥ４においてトランジスタＱＧ１５〜ＱＧ１８がオンするようにリセット信号ＲＳＴ，／ＲＳＴを供給する。これによりノードＮＧ１，ＮＧ２からラッチ回路５３に読み出しデータが入力され、ノードＮＧ１の電位は、論理“１”に対応するＨＩＧＨに保持され、ノードＮＧ２の電位は、論理“０”に対応するＬＯＷに保持される。ノードＮＧ１，ＮＧ２の電位が保持された後に、タイミングＴＥ５においてプレート線ＰＬの電位をＨＩＧＨからＬＯＷへ変化させる。最終的には、タイミングＴＥ６出力制御信号ＯＵＴをＬＯＷからＨＩＧＨに変化させて、出力データＤｏｕｔを外部に出力することにより設定タイミングの読出し動作を終了する。
【００８４】
再び図４に戻って説明を進める。本実施形態の強誘電体メモリは、さらに、ポストセンスアンプ１６（メモリセル用ポストセンスアンプ）と、ポストセンスアンプ１７（リファレンスセル用ポストセンスアンプ）と、を含む。
【００８５】
ポストセンスアンプ１６は、プリセンスアンプ１１の出力電圧と、リファレンス電圧生成回路１４により生成されたリファレンス電圧Ｖｒｅｆとを比較して、各メモリセルＭＣに記憶されたデータ（論理“０”あるいは論理“１”）を読み出し、データバスへ読み出したデータを出力する。
【００８６】
ポストセンスアンプ１７は、プリセンスアンプ１２，１３の各出力電圧を比較して保持し、保持データをリライト回路へ出力する。リライト回路では、保持データに基づきリファレンスセルＲＣ１，ＲＣ２へ論理“０”あるいは論理“１”をリライト（再書き込み）する。
【００８７】
図９に本実施の形態の強誘電体メモリの読み出し動作を説明する信号波形例を示す。
【００８８】
まずタイミングＴ１でアドレスデコード信号がアクティブになり、タイミングＴ２でアドレス検出信号ΦＡＴＤでメモリセルの選択が確認されると、ワード線駆動部２１０によりワード線ＷＬが駆動され、その電位がＬＯＷからＨＩＧＨ（アクティブ）に変化する。またワード線ＷＬの駆動に伴って、タイミングＴ２においてセンスアンプ制御信号ＳＡＥ１もアクティブになり、バイアス回路から各プリセンスアンプ１１，１２，１３にバイアス電圧Ｖｂｉａｓが供給される。また、タイミングＴ２では、接続制御信号ＲＥＱがＨＩＧＨからＬＯＷ（非アクティブ）に変化し、スイッチ回路１５は、プリセンスアンプ１２の出力ノードＮＳ１とプリセンスアンプ１３の出力ノードＮＳ２とを非接続状態にする。すなわち、リファレンス電圧生成回路１４は、論理“０”を記憶するリファレンスセルＲＣ１とリファレンスビット線ＲＢＬ１を介して接続されるプリセンスアンプ１２の出力電圧をリファレンス電圧Ｖｒｅｆとして、メモリセル側のポストセンスアンプ１６に供給する。
【００８９】
次に、タイミングＴ３においてプレート線駆動部２２０がプレート線ＰＬを駆動し、その電位がＬＯＷからＨＩＧＨに変化する。すると、プレート線ＰＬの電位が立ち上がるのに伴って、メモリセルに接続されたビット線ＢＬには、強誘電体キャパシタに記憶された論理“０”あるいは論理“１”に対応する転送電荷量がビット線電圧として読み出される。
【００９０】
そして、タイミングＴ２から第１の期間ｔｔ１を経過した後、あるいはタイミングＴ３から所与の遅延時間ｔｄを経過した後、タイミングＴ４において接続制御信号ＲＥＱをＬＯＷからＨＩＧＨに変化させる。すると、リファレンス電圧生成回路１４のスイッチ回路１５は、プリセンスアンプ１２の出力ノードＮＳ１とプリセンスアンプ１３の出力ノードＮＳ２とを接続し、プリセンスアンプ１２の出力電圧とプリセンスアンプ１３の出力電圧との中間電位のリファレンス電圧Ｖｒｅｆが各ポストセンスアンプ１６に供給される。そして、タイミングＴ５においてセンスアンプ制御信号ＳＡＥ２（第２のセンスアンプ制御信号）がアクティブとなり、ポストセンスアンプ１６は、プリセンスアンプ１１の出力電圧とリファレンス電圧Ｖｒｅｆとを比較し、記憶データの判別結果をデータバスへ出力する。
【００９１】
次にタイミングＴ５から所与の読み出し期間を経過した後に、タイミングＴ６においてセンスアンプ制御信号ＳＡＥ１，ＳＡＥ２を非アクティブとすると、ライト部が記憶データのリライト動作を開始する。まずタイミングＴ６からタイミングＴ７の期間においては、プレート線ＰＬの電位がＨＩＧＨであるので、論理“０”を記憶していたメモリセルへのリライトが行われる。次に、タイミングＴ７においてプレート線ＰＬの電位をＨＩＧＨからＬＯＷへ変化させると、論理“１”を記憶していたメモリセルへのリライトが行われる。最終的にはリライト動作が完了した後のタイミングＴ８において、ビット線ＢＬがディスチャージされて、読み出し動作の１サイクルが終了する。タイミングＴ９以降においては、次の１サイクルのメモリセルの読み出し動作が開始される。
【００９２】
本実施形態の読出し方式に好適な強誘電体メモリの特徴をまとめると以下の通りである。
【００９３】
（１）ビット線ＢＬ及びリファレンスビット線ＲＢＬ１，ＲＢＬ２ごとに増幅度を持ったプリセンスアンプ１１，１２，１３が設けられている。これらのプリセンスアンプ１１，１２，１３には、論理”０”のデータを元にしてバイアス回路にて生成されたバイアス電圧Ｖｂｉａｓが供給される。
【００９４】
（２）メモリセル側の読み出しビット線電圧を専用のプリセンスアンプ１１で増幅した出力電圧とリファレンスビット線電圧を専用のプリセンスアンプ１２，１３によって増幅した出力電圧に基づき生成されたリファレンス電圧Ｖｒｅｆとを比較するメモリセル用のポストセンスアンプ１６が設けられている。
【００９５】
（３）各リファレンスビット線ＲＢＬ１，ＲＢＬ２には、論理”１”、論理”０”のデータが読み出され、読み出されたデータは、それぞれ専用のプリセンスアンプ１２，１３で増幅される。そして、第１の期間ｔｔ１では、論理”０”のデータの増幅電圧をリファレンス電圧Ｖｒｅｆとして使用する。その後、プレート線ＰＬの立ち上げ後の誤データの出力期間を過ぎた時点で、論理”１”及び論理”０”についてのプリセンスアンプ１２，１３の各出力ノードをスイッチ回路１５によりショートすることにより、論理”１”データ及び論理”０”データの中間の電圧をポストセンスアンプ１６用のリファレンス電圧Ｖｒｅｆとする。
【００９６】
（４）各リファレンスビット線ＲＢＬ１，ＲＢＬ２に繋がる各プリセンスアンプ１２，１３の後段には、各プリセンスアンプ１２，１３の出力データをラッチする目的でリファレンスセル用のポストセンスアンプ１７が接続されている。
【００９７】
本実施形態の読み出し方式に好適な強誘電体メモリによれば、以下の作用効果を奏することができる。
【００９８】
（Ａ）読み出しビット線ＢＬもリファレンスビット線ＲＢＬ１，ＲＢＬ２も同じ回路構成のプリセンスアンプ１１，１２，１３で一旦読み出し、ポストセンスアンプ１６で読み出しビット線ＢＬのデータとリファレンス電圧Ｖｒｅｆとの比較を行う構成としたので、１Ｔ１Ｃ構成でリファレンスセルを読み出しセルと共通のワード線ＷＬ、及び共通のプレート線ＰＬへ接続したとしても、リファレンス電圧Ｖｒｅｆを使用した正確な読み出し動作を行うことができる。
【００９９】
（Ｂ）スイッチ回路１５を設けたことで、プレート線ＰＬの電圧の立ち上がり前後で、ポストセンスアンプ１６で使用するリファレンス電圧Ｖｒｅｆを変化させることができる。ＦｅＲＡＭの読み出し動作においては、共通のワード線ＷＬ及び共通のプレート線ＰＬに繋がる各メモリセルＭＣからビット線ＢＬへ電荷を転送するスピードがばらつく場合がある。特に、本実施の形態のようにプリセンスアンプ１１に増幅作用を持たせている場合には、ビット線ＢＬへの電荷の転送タイミングが遅延すると、プリセンスアンプ１１において、一旦、論理“０”としてセンス増幅動作を行った後に、本来の正しいデータ（論理“１”）をセンス増幅しようとする。このため、プリセンスアンプ１１の出力をさらにポストセンスアンプ１６で増幅する様な場合には、ポストセンスアンプ１６が誤った出力をしてしまうおそれがある。この問題は特に低電圧側でセンス増幅スピードの遅延となる。しかしながら、本実施の形態の読み出し方式では、プレート線ＰＬの電圧が立ち上がった直後は、論理“０”のデータをリファレンス電圧Ｖｒｅｆとして使用することで、ポストセンスアンプ１６が誤データを出力する事を防止することができる。
【０１００】
（Ｃ）プレート線ＰＬの電圧が十分に立ち上がり、ビット線ＢＬに読み出し電荷が転送された時点では、論理“０”と論理“１”とのそれぞれについてのプリセンスアンプ１２，１３の出力電圧をマージした電圧をリファレンス電圧Ｖｒｅｆとして生成することで確実に記憶データを判別することができる。
【０１０１】
（Ｄ）読み出しメモリセルＭＣもリファレンスセルＲＣ１，ＲＣ２も同じ構成の回路でデータを読み出す為、温度、電圧依存傾向を合わせる事ができる
（Ｅ）プリセンスアンプ１１，１２，１３を動作させるバイアス電圧Ｖｂｉａｓを論理“０”のデータを使用して生成するため、論理“１”のデータを使用した場合と比較してプリセンスアンプ１１，１２，１３の出力を安定化することができ、安定したリファレンス電圧Ｖｒｅｆを得ることができる。
【０１０２】
４．本実施形態のリライト方式
図１０に本実施形態のリライト方式に好適な強誘電体メモリのリファレンス回路の構成例を示す。ここでいうリファレンス回路とは、リファレンスセルアレイ、及びリファレンスセルアレイと直接あるいは間接的に接続されるリファレンス電圧の生成に関する回路やリファレンスセルへのデータのリライトに関する回路を含むものである。
【０１０３】
本実施形態のリファレンス回路では、リファレンスセルアレイ１２０がメモリセルとともに選択される１対のリファレンスセルＲＣＡ，ＲＣＢ（第１及び第２のリファレンスセル）を含む。すなわち、リファレンスセルＲＣＡ，ＲＣＢは、メモリセルと共通のワード線ＷＬ及び共通のプレート線ＰＬに接続されている。またリファレンスセルＲＣＡは、リファレンスビット線ＲＢＬＡ（第１のリファレンスビット線）に接続され、リファレンスセルＲＣＢは、リファレンスビット線ＲＢＬＢ（第２のリファレンスビット線）に接続されている。
【０１０４】
リファレンスセルＲＣＡ，ＲＣＢは、１対の強誘電体キャパシタＣＢ１，ＣＢ２（第１及び第２の強誘電体キャパシタ）と１対のトランスファートランジスタＱＢ１，ＱＢ２（第１及び第２のトランスファートランジスタ）とを含む。
【０１０５】
リファレンスセルＲＣＡは、論理“０”（データ０）又は論理“１”（データ１）の一方を記憶する強誘電体キャパシタＣＢ１を含み、リファレンスセルＲＣＢは、論理“０”又は論理“１”の他方を記憶する強誘電体キャパシタＣＢ２を含む。すなわち、強誘電体キャパシタＣＢ１と強誘電体キャパシタＣＢ２とは、相補的に論理“０”と論理“１”とを記憶する。このように本実施の形態では、１対のリファレンスセルＲＣＡ，ＲＣＢが２Ｔ２Ｃ型のメモリセル構造を有する。
【０１０６】
本実施形態のリファレンス回路は、プリセンスアンプ２１（第１のリファレンスセル用プリセンスアンプ）と、プリセンスアンプ２２（第２のリファレンスセル用プリセンスアンプ）とを含む。プリセンスアンプ２１は、リファレンスセルＲＣＡ，ＲＣＢのうち論理“０”を記憶するリファレンスセルから供給されるリファレンスビット線電圧を増幅する。プリセンスアンプ２２は、リファレンスセルＲＣＡ，ＲＣＢのうち論理“１”を記憶するリファレンスセルから供給されるリファレンスビット線電圧を増幅する。
【０１０７】
本実施形態のリファレンス回路は、ビット線選択回路２７を含む。ビット線選択回路２７は、リファレンスビット線ＲＢＬＡがプリセンスアンプ２１に接続され、かつリファレンスビット線ＲＢＬＢがプリセンスアンプ２２に接続される第１の接続状態と、リファレンスビット線ＲＢＬＡがプリセンスアンプ２２に接続され、かつリファレンスビット線ＲＢＬＢがプリセンスアンプ２１に接続される第２の接続状態とを、後述する第２のラッチ回路２８の正転出力及び反転出力であるビット線選択信号ＳＥＬＡ，ＳＥＬＢに基づいて交互に選択する。
【０１０８】
具体的には、ビット線選択回路２７は、ビット線選択信号ＳＥＬＡ，ＳＥＬＢに基づき第１の接続状態及び第２の接続状態のいずれかを選択することによって、リファレンスビット線ＲＢＬＡ，ＲＢＬＢのうち、論理“０”を記憶するリファレンスセルと接続されたリファレンスビット線をプリセンスアンプ２１に接続し、リファレンスビット線ＲＢＬＡ，ＲＢＬＢのうち、論理“１”を記憶するリファレンスセルと接続されたリファレンスビット線をプリセンスアンプ２２に接続する。
【０１０９】
また本実施形態のリファレンス回路は、リファレンス電圧生成回路２６を含む。リファレンス電圧生成回路２６は、プリセンスアンプ２１の出力電圧及びプリセンスアンプ２２の出力電圧の少なくとも一方に基づきリファレンス電圧Ｖｒｅｆを生成する。またリファレンス電圧生成回路２６は、接続制御信号ＲＥＱに基づき、プリセンスアンプ２１の出力ノードとプリセンスアンプ２２の出力ノードとの接続及び非接続を切り替えるスイッチ回路２６Ａを含む。これらの回路は、それぞれ、図４で示したリファレンス電圧生成回路１４，スイッチ回路１５に相当するものであり、詳細な説明は省略する。
【０１１０】
また本実施形態のリファレンス回路は、プリセンスアンプ２３（第３のリファレンスセル用プリセンスアンプ）をさらに含む。プリセンスアンプ２３は、リファレンスビット線ＲＢＬＡとビット線選択回路２７を介さずに接続され、リファレンスビット線ＲＢＬＡに供給されるリファレンスビット線電圧を増幅する。なお、プリセンスアンプ２３は、リファレンスビット線ＲＢＬＡの代わりにリファレンスビット線ＲＢＬＢと接続されていてもよく、各リファレンスビット線ＲＢＬＡ，ＲＢＬＢのうちのいずれか１つと接続されていればよい。
【０１１１】
また本実施形態のリファレンス回路は、ポストセンスアンプ２５（リファレンスセル用ポストセンスアンプ）を含む。ポストセンスアンプ２５は、比較回路２５Ａと、第１のラッチ回路２５Ｂとを含む。比較回路２５Ａは、センスアンプ制御信号ＳＡＥ２（第２のセンスアンプ制御信号）に基づいて動作する。また比較回路２５Ａは、プリセンスアンプ２３の出力電圧とリファレンス電圧Ｖｒｅｆとが入力され、プリセンスアンプ２３の出力電圧とリファレンス電圧Ｖｒｅｆとを比較し、比較結果を第１のラッチ回路２５Ｂへ出力する。第１のラッチ回路２５Ｂは、比較回路２５Ａの出力を保持し、保持データをリライト回路２９，３０へ出力する。
【０１１２】
リライト回路２９，３０は、一方に第１のラッチ回路２５Ｂから出力される保持データの正転出力が入力され、他方に保持データの反転出力が入力され、リファレンスビット線ＲＢＬＡ，ＲＢＬＢを介してリファレンスセルＲＣＡ，ＲＣＢの一方に論理“０”をリライトし、他方に論理“１”をリライトする回路である。
【０１１３】
またリライト回路２９，３０は、リファレンスセルＲＣＡ，ＲＣＢのうち論理“０”を記憶していたリファレンスセルに論理“１”をリライトし、リファレンスセルＲＣＡ，ＲＣＢのうち論理“１”を記憶していたリファレンスセルに論理“０”をリライトする。またリライト回路２９，３０には、リライト制御信号／Ｗが入力され、このリライト制御信号／Ｗによりリファレンスビット線ＲＢＬＡ，ＲＢＬＢへのリライト回路２９，３０の出力及び非出力が制御される。言い換えればリライト回路２９，３０の出力タイミングがリライト制御信号／Ｗによって制御される。
【０１１４】
また本実施形態のリファレンス回路は、第２のラッチ回路２８をさらに含む。第２のラッチ回路２８は、ポストセンスアンプ２５に含まれる第１のラッチ回路２５Ｂとともにフリップフロップ動作をすることにより、その正転出力及び反転出力をビット線選択信号ＳＥＬＡ，ＳＥＬＢとしてビット線選択回路２７へ出力する。
【０１１５】
図１１〜図１３に本実施形態のリファレンス回路を含む強誘電体メモリの具体的な回路構成の例を示す。
【０１１６】
図１１に示すように、メモリセルアレイは、複数のビット線ＢＬ０〜ＢＬｎ（以下、各ビット線ＢＬと略す）、複数のワード線ＷＬ０，ＷＬ１（以下、各ワード線ＷＬと略す）、及び複数のプレート線ＰＬ０，ＰＬ１（以下、各プレート線ＰＬと略す）に接続されるメモリセルＭＣ００〜ＭＣｎ０，ＭＣ０１〜ＭＣｎ１（以下、各メモリセルＭＣと略す）を含む。各メモリセルＭＣは、１のトランスファートランジスタと１の強誘電体キャパシタからなる１Ｔ１Ｃ型のメモリセル構造を有する。
【０１１７】
また各メモリセルＭＣに接続される各ビット線ＢＬは、メモリセル用プリセンスアンプに接続されている。各メモリセル用プリセンスアンプは、図５で説明した回路と同様の構成及び機能を有する。例えば、Ｐ型のトランジスタＱＤ５及びＮ型のトランジスタＱＤ６からなるプリセンスアンプは、Ｐ型のトランジスタＱＤ１６、及びＮ型のトランジスタＱＤ１７，１８からなるバイアス回路２４からバイアス電圧Ｖｂｉａｓの供給を受けて、ビット線ＢＬ０の電圧を増幅して電圧／ＳＡ０を図示しないメモリセル用のポストセンスアンプに出力する。Ｐ型のトランジスタＱＤ７とＮ型のトランジスタＱＤ８とからなるメモリセル用プリセンスアンプなど、他のメモリセル用のプリセンスアンプについても同様の構成及び機能を有する。
【０１１８】
またメモリセルアレイは、各ビット線ＢＬに各ドレインが接続され、各ソースに０Ｖ（ＧＮＤ）が供給される複数のＮ型のディスチャージトランジスタＱＤｉｓ０〜ＱＤｉｓｎを含む。各ディスチャージトランジスタＱＤｉｓ０〜ＱＤｉｓｎは、ゲートにディスチャージ信号ＢＬＤｉｓが入力され、ディスチャージ信号ＢＬＤｉｓがアクティブであるとき、各ビット線ＢＬを０Ｖにディスチャージする。
【０１１９】
リファレンスセルアレイは、メモリセルＭＣ０１〜ＭＣｎ１と共通のワード線ＷＬ１及び共通のプレート線ＰＬ１に接続されるリファレンスセルＲＣＡ１，ＲＣＢ１と、メモリセルＭＣ００〜ＭＣｎ０と共通のワード線ＷＬ０及び共通のプレート線ＰＬ０に接続されるリファレンスセルＲＣＡ０，ＲＣＢ０とを含む。リファレンスセルＲＣＡ１，ＲＣＡ０は、図１０に示すリファレンスセルＲＣＡ（第１のリファレンスセル）に相当するものであり、リファレンスビット線ＲＢＬＡ（第１のリファレンスビット線）に共通接続されている。リファレンスセルＲＣＢ１，ＲＣＢ０は、図１０に示すリファレンスセルＲＣＢ（第２のリファレンスセル）に相当するものであり、リファレンスビット線ＲＢＬＢ（第２のリファレンスビット線）に共通接続されている。またリファレンスセルＲＣＡ１とリファレンスセルＲＣＢ１とが１対の２Ｔ２Ｃ型メモリセルとして機能し、リファレンスセルＲＣＡ０とリファレンスセルＲＣＢ０とが１対の２Ｔ２Ｃ型メモリセルとして機能する。
【０１２０】
またワード線駆動部がワード線ＷＬ１を駆動し、プレート線駆動部がプレート線ＰＬ１を駆動すると、メモリセルＭＣ１１〜ＭＣ１ｎとリファレンスセルＲＣＡ１，ＲＣＢ１とがともに選択駆動される。またワード線駆動部がワード線ＷＬ０を駆動し、プレート線駆動部がプレート線ＰＬ０を駆動すると、メモリセルＭＣ０１〜ＭＣ０ｎとリファレンスセルＲＣＡ０，ＲＣＢ０とがともに選択駆動される。
【０１２１】
またリファレンスセルアレイは、リファレンスビット線ＲＢＬＡ，ＲＢＬＢに各ドレインが接続され、各ソースに０Ｖ（ＧＮＤ）が供給される１対のＮ型のディスチャージトランジスタＱＤｉｓＡ，ＱＤｉｓＢを含む。各ディスチャージトランジスタＱＤｉｓＡ，ＱＤｉｓＢは、ゲートにメモリセルアレイと共通のディスチャージ信号ＢＬＤｉｓが入力され、ディスチャージ信号ＢＬＤｉｓがアクティブであるとき、各リファレンスビット線ＲＢＬＡ，ＲＢＬＢを０Ｖにディスチャージする。
【０１２２】
また、図１１において、リファレンスセルアレイのリファレンスビット線ＲＢＬＡ，ＲＢＬＢには、各リファレンスビット線電圧を増幅するプリセンスアンプ２１，２２（第１及び第２のリファレンスセル用プリセンスアンプ）がビット線選択回路２７を介して接続されている。Ｐ型のトランジスタＱＤ１４とＮ型のトランジスタＱＤ１５とからなるプリセンスアンプ２１の出力ノードＮＤ１と、Ｐ型のトランジスタＱＤ１１とＮ型のトランジスタＱＤ１２とからなるプリセンスアンプ２２の出力ノードＮＤ２との間には、リファレンス電圧生成回路２６が設けられている。リファレンス電圧生成回路２６は、接続制御信号ＲＥＱがゲートに入力されるＮ型のトランジスタＱＤ１３からなるゲートスイッチで構成される。Ｎ型のトランジスタＱＤ１３は、図１０のスイッチ回路２６Ａに相当する。そして、リファレンス電圧生成回路２６では、接続制御信号ＲＥＱがＨＩＧＨ（アクティブ）の場合に、トランジスタＱＤ１３がオンとなり、出力ノードＮＤ１と出力ノードＮＤ２とが接続されて、プリセンスアンプ２１の出力電圧とプリセンスアンプ２２の出力電圧との中間電位のリファレンス電圧Ｖｒｅｆが生成される。
【０１２３】
またリファレンスビット線ＲＢＬＡには、Ｐ型のトランジスタＱＤ９とＮ型のトランジスタＱＤ１０とからなるプリセンスアンプ２３（第３のリファレンスセル用プリセンスアンプ）が接続されている。プリセンスアンプ２３は、リファレンスビット線ＲＢＬＡから供給されるリファレンスビット線電圧を増幅し、出力電圧／Ｖｓａを図１２に示すポストセンスアンプ２５（リファレンスセル用ポストセンスアンプ）に供給する。なお、各プリセンスアンプは、センスアンプ制御信号ＳＡＥ１（第１のセンスアンプ制御信号）によってバイアス回路２４のＮ型のトランジスタＱＤ１８がオンすることにより動作する。
【０１２４】
ビット線選択回路２７は、リファレンスビット線ＲＢＬＡにソースあるいはドレインの一方が接続され、他方がノードＮＤ３に接続されるＮ型のトランジスタＱＤ１と、リファレンスビット線ＲＢＬＢにソースあるいはドレインの一方が接続され、他方がノードＮＤ３に接続されるＮ型のトランジスタＱＤ２と、リファレンスビット線ＲＢＬＡにソースあるいはドレインの一方が接続され、他方がノードＮＤ４に接続されるＮ型のトランジスタＱＤ３と、リファレンスビット線ＲＢＬＢにソースあるいはドレインの一方が接続され、他方がノードＮＤ４に接続されるＮ型のトランジスタＱＤ４と、を含む。
【０１２５】
トランジスタＱＤ１のゲートとトランジスタＱＤ４のゲートとが接続されており、各ゲートには、ビット選択信号ＳＥＬＡが入力される。またトランジスタＱＤ２のゲートとトランジスタＱＤ３のゲートとが接続されており、各ゲートには、ビット線選択信号ＳＥＬＢが入力される。ビット線選択信号ＳＥＬＡ，ＳＥＬＢは、互いに反転関係にある。このため、ビット線選択信号ＳＥＬＡがＨＩＧＨで、ビット線選択信号ＳＥＬＢがＬＯＷである場合には、トランジスタＱＤ１とトランジスタＱＤ４とがオンとなり、リファレンスビット線ＲＢＬＡが第１のプリセンスアンプ２１に接続され、かつリファレンスビット線ＲＢＬＢが第２のプリセンスアンプ２２に接続される第１の接続状態が実現される。またビット線選択信号ＳＥＬＡがＬＯＷで、ビット線選択信号ＳＥＬＢがＨＩＧＨである場合には、トランジスタＱＤ２とトランジスタＱＤ３がオンとなり、リファレンスビット線ＲＢＬＡがプリセンスアンプ２２に接続され、かつリファレンスビット線ＲＢＬＢがプリセンスアンプ２１に接続される第２の接続状態が実現される。
【０１２６】
このような構成とすることにより、各リファレンスセルが論理“０”と論理“１”とを交互に記憶させるようにリライトを行ったとしても、論理“０”を記憶するリファレンスセルに接続されたリファレンスビット線を常にプリセンスアンプ２１と接続し、論理“１”を記憶するリファレンスセルに接続されたリファレンスビット線を常にプリセンスアンプ２２に接続することができる。
【０１２７】
図１２に、ポストセンスアンプ２５の比較回路２５Ａ及び第１のラッチ回路２５Ｂ、並びに第２のラッチ回路２８の具体的な回路構成を示す。
【０１２８】
比較回路２５Ａは、Ｐ型のトランジスタＱＥ１，ＱＥ２とＮ型のトランジスタＱＥ３，ＱＥ４とを含む。トランジスタＱＥ１は、ソースにセンスアンプ制御信号ＳＡＥ２（第２のセンスアンプ制御信号）が供給され、ドレインがノードＮＥ１に接続され、ゲートがノードＮＥ２に接続されている。トランジスタＱＥ２は、ソースにセンスアンプ制御信号ＳＡＥ２が供給され、ドレインがノードＮＥ２に接続され、ゲートがノードＮＥ１に接続されている。トランジスタＱＥ３は、ドレインがノードＮＥ１に接続され、ソースに０Ｖ（ＧＮＤ）が供給され、ゲートにプリセンスアンプ２３の出力／Ｖｓａが入力される。トランジスタＱＥ４は、ドレインがノードＮＥ２に接続され、ソースに０Ｖ（ＧＮＤ）が供給され、ゲートにリファレンス電圧生成回路２６で生成されたリファレンス電圧Ｖｒｅｆが入力される。比較回路２５Ａは、センスアンプ制御信号ＳＡＥ２がアクティブになることで動作し、プリセンスアンプ２３の出力／Ｖｓａとリファレンス電圧Ｖｒｅｆとの比較結果をノードＮＥ１から第１のラッチ回路２５Ｂへ出力する。
【０１２９】
第１のラッチ回路２５Ｂは、インバータＩＶ１〜ＩＶ３、Ｐ型のトランジスタＱＥ５，ＱＥ８、およびＮ型のトランジスタＱＥ６，ＱＥ７を含む。
【０１３０】
インバータＩＶ１には、第１のラッチ制御信号Ｌａｔｃｈ１が入力され、その反転信号をトランジスタＱＥ５及びトランジスタＱＥ７の各ゲートに出力する。
【０１３１】
トランジスタＱＥ５，ＱＥ６は、ソースあるいはドレインの一方がノードＮＥ１に接続され、他方がノードＮＥ３に接続される。トランジスタＱＥ５のゲートには、インバータＩＶ１を介して第１のラッチ制御信号Ｌａｔｃｈ１の反転信号が入力される。トランジスタＱＥ６のゲートには、第１のラッチ制御信号Ｌａｔｃｈ１が入力される。インバータＩＶ１とトランジスタＱＥ５，ＱＥ６とは、第１のラッチ回路２５Ｂの入力を制御し、第１のラッチ制御信号Ｌａｔｃｈ１がアクティブになると、トランジスタＱＥ５，ＱＥ６がオンとなり、比較回路２５Ａの出力が第１のラッチ回路２５Ｂに取り込まれ、保持動作が行われる。
【０１３２】
インバータＩＶ２，ＩＶ３は、インバータラッチを構成する。すなわち、ノードＮＥ３とノードＮＥ４との電位関係は相補的になり、一方がＨＩＧＨであれば、他方がＬＯＷとなる。そして、ノードＮＥ３からは、リファレンスビット線ＲＢＬＡに接続された各リファレンスセル用のリライトデータＲＷＤＡ（第１のラッチ回路２５Ｂの正転出力）が出力され、ノードＮＥ４からは、リファレンスビット線ＲＢＬＢに接続された各リファレンスセル用のリライトデータＲＷＤＢ（第１のラッチ回路２５Ｂの反転出力）が出力される。
【０１３３】
トランジスタＱＥ７，ＱＥ８は、ソースあるいはドレインの一方がノードＮＥ１に接続され、他方がノードＮＥ３に接続される。トランジスタＱＥ７のゲートには、インバータＩＶ１を介して第１のラッチ制御信号Ｌａｔｃｈ１の反転信号が入力される。トランジスタＱＥ８のゲートには、第１のラッチ制御信号Ｌａｔｃｈ１が入力される。トランジスタＱＥ７，ＱＥ８とは、第１のラッチ回路２５Ｂの出力を制御し、第１のラッチ制御信号Ｌａｔｃｈ１が非アクティブになると、トランジスタＱＥ７，ＱＥ８がオンとなり、インバータＩＶ２，ＩＶ３からなるインバータラッチの正転出力としてノードＮＥ３からリライトデータＲＷＤＡが出力され、インバータラッチの反転出力としてノードＮＥ４からリライトデータＲＷＤＢが出力される。
【０１３４】
第２のラッチ回路２８は、インバータＩＶ４〜ＩＶ６と、Ｐ型のトランジスタＱＥ９，ＱＥ１２と、Ｎ型のトランジスタＱＥ１０，ＱＥ１１と、を含む。第２のラッチ回路２８は、第１のラッチ回路２５Ｂと同様の構成を有し、第１のラッチ回路２５Ｂと第２のラッチ回路２８とでフリップフロップ動作をする。第２のラッチ回路２８は、第２のラッチ制御信号Ｌａｔｃｈ２がアクティブになると、トランジスタＱＥ９，ＱＥ１０がオンとなり、ノードＮＥ４から第１のラッチ回路２５Ｂの反転出力であるリライトデータＲＷＤＢを取り込み、インバータＩＶ５，ＩＶ６からなるインバータラッチが保持動作を行う。また第２のラッチ制御信号Ｌａｔｃｈ２が非アクティブになると、トランジスタＱＥ１１，ＱＥ１２がオンとなり、ノードＮＥ５から正転出力としてビット線選択信号ＳＥＬＢが出力され、ノードＮＥ６から反転出力としてビット線選択信号ＳＥＬＡが出力される。
【０１３５】
このように本実施形態のリファレンス回路では、第１のラッチ回路２５Ｂの正転出力及び反転出力を利用してリファレンスセル用のリライトデータＲＷＤＡ，ＲＷＤＢを生成し、第２のラッチ回路２８の入力を第１のラッチ回路の反転出力として、第２のラッチ回路２８の正転出力及び反転出力を利用してビット線選択信号ＳＥＬＡ，ＳＥＬＢを生成する。これによりリファレンスビット線ＲＢＬＡ，ＲＢＬＢには論理“０”と論理“１”を交互にリライトするようにリライトデータＲＷＤＡ，ＲＷＤＢを生成し、論理“０”にリライトされたリファレンスセルに接続されたリファレンスビット線がプリセンスアンプ２１に接続され、論理“１”にリライトされたリファレンスセルに接続されたリファレンスビット線がプリセンスアンプ２２に接続されるようにビット線選択信号ＳＥＬＡ，ＳＥＬＢを生成することができる。
【０１３６】
図１３にリライト回路２９，３０の構成例を示す。リライト回路２９，３０は、インバータＩＶ８，ＩＶ９（第１及び第２のインバータ回路）と、入力制御用のインバータＩＶ７と、を含む。インバータＩＶ８，ＩＶ９は、第１のラッチ回路２５Ｂの正転出力及び反転出力であるリライトデータＲＷＤＡ，ＲＷＤＢを反転して、その反転されたデータを第１及び第２のリファレンスビット線ＲＢＬＡ，ＲＢＬＢに供給する。
【０１３７】
インバータＩＶ８は、ゲートにリライトデータＲＷＤＡが入力されるＰ型のトランジスタＱＦ１及びＮ型のトランジスタＱＦ４と、ゲートにリライト制御信号／Ｗが入力されるＰ型のトランジスタＱＦ２と、ゲートにリライト制御信号／Ｗの反転出力が入力されるＮ型のトランジスタＱＦ３とを含む。
【０１３８】
インバータＩＶ９は、ゲートにリライトデータＲＷＤＢが入力されるＰ型のトランジスタＱＦ５及びＮ型のトランジスタＱＦ８と、ゲートにリライト制御信号／Ｗが入力されるＰ型のトランジスタＱＦ６と、ゲートにリライト制御信号／Ｗの反転出力が入力されるＮ型のトランジスタＱＦ７とを含む。
【０１３９】
図１３に示すリライト回路２９，３０では、リライト制御信号／Ｗがアクティブになると、トランジスタＱＦ２，ＱＦ３，ＱＦ６，ＱＦ７がオンとなり、インバータＩＶ８，ＩＶ９のそれぞれは、リライトデータＲＷＤＡ，ＲＷＤＢを反転して、その反転されたデータを第１及び第２のリファレンスビット線ＲＢＬＡ，ＲＢＬＢに供給する。このように本実施の形態のリファレンス回路では、リライト回路２９，３０を、それぞれインバータを用いた非常にシンプルな回路構成で実現している。
【０１４０】
図１４に本実施の形態のリファレンス回路の読み出し動作及びリライト動作を説明する信号波形例を示す。以下では、リファレンスビット線ＲＣＡに接続されるリファレンスセルが論理“０”を記憶しており、リファレンスビット線に接続されるリファレンスセルが論理“１”を記憶している状態を想定して説明を行う。
【０１４１】
まずタイミングＴ１１でアドレスデコード信号がアクティブになり、タイミングＴ１２でアドレス検出信号ΦＡＴＤでメモリセルの選択が確認されると、ワード線駆動部２１０によりワード線ＷＬが駆動され、その電位がＬＯＷからＨＩＧＨに変化する。またワード線ＷＬの駆動に伴って、タイミングＴ１２においてセンスアンプ制御信号ＳＡＥ１もアクティブになり、バイアス回路２４からリファレンスセル用プリセンスアンプ２１〜２３にバイアス電圧Ｖｂｉａｓが供給される。
【０１４２】
また、タイミングＴ１２では、接続制御信号ＲＥＱがＨＩＧＨからＬＯＷに変化し、スイッチ回路２６Ａは、プリセンスアンプ２１の出力ノードＮＤ１とプリセンスアンプ２２の出力ノードＮＤ２とを非接続状態にする。すなわち、リファレンス電圧生成回路２６は、論理“０”を記憶するリファレンスセルＲＣＡ（ＲＣＡ１，ＲＣＡ０）とリファレンスビット線ＲＢＬＡを介して接続されるプリセンスアンプ２１の出力電圧をリファレンス電圧Ｖｒｅｆとして、リファレンスセル用ポストセンスアンプ２５に供給する。
【０１４３】
また、タイミングＴ１２では、ディスチャージ信号ＢＬＤｉｓが非アクティブとなり、図１１のディスチャージトランジスタＱＤｉｓＡ，ＱＤｉｓＢがオフとなり、各リファレンスビット線ＲＢＬＡ，ＲＢＬＢへ電荷を転送することができる状態となる。
【０１４４】
次に、タイミングＴ１３においてプレート線駆動部２２０がプレート線ＰＬの駆動を開始し、その電位がＬＯＷからＨＩＧＨに変化する。すると、プレート線ＰＬの電位が立ち上がるのに伴って、リファレンスビット線ＲＢＬＡには、論理“０”に対応する転送電荷量がリファレンスビット線電圧として読み出され、リファレンスビット線ＲＢＬＢには、論理“１”に対応する転送電化量がリファレンスビット線電圧として読み出される。
【０１４５】
そして、タイミングＴ１２から第１の期間ｔｔ１を経過した後、あるいはタイミングＴ１３から所与の遅延時間ｔｄを経過した後、タイミングＴ１４において接続制御信号ＲＥＱをＬＯＷからＨＩＧＨに変化させる。すると、リファレンス電圧生成回路２６のスイッチ回路２６Ａは、プリセンスアンプ２１の出力ノードＮＤ１とプリセンスアンプ２２の出力ノードＮＤ２とを接続し、プリセンスアンプ２１の出力電圧とプリセンスアンプ２２の出力電圧との中間電位のリファレンス電圧Ｖｒｅｆがポストセンスアンプ２５の比較回路２５Ａに供給される。
【０１４６】
タイミングＴ１５では、センスアンプ制御信号ＳＡＥ２がアクティブとなり、ポストセンスアンプ２５の比較回路２５Ａは、プリセンスアンプ２３の出力電圧／Ｖｓａとリファレンス電圧Ｖｒｅｆとを比較し、比較結果を第１のラッチ回路２５Ｂへ出力する。
【０１４７】
次に第２のセンスアンプ制御信号ＳＡＥ２がアクティブになってから所与の期間を経過した後に、第１のラッチ制御信号Ｌａｔｃｈ１を入力し、入力パルスの立ち上がりで比較回路２５Ａの出力する比較結果を第１のラッチ回路２５Ｂで保持し、入力パルスの立ち下がるタイミングＴ１６で正転出力及び反転出力をリライトデータＲＷＤＡ，ＲＷＤＢとしてリライト回路２９，３０へ出力する。
【０１４８】
次にタイミングＴ１５から所与の読み出し期間を経過した後に、タイミングＴ１７においてセンスアンプ制御信号ＳＡＥ１，ＳＡＥ２を非アクティブとすると、リファレンス回路は、リファレンス電圧の生成動作を終了する。続いて、タイミングＴ１８でリライト制御信号／Ｗをアクティブにすると、リライト回路２９，３０がリファレンスセルＲＣＡ，ＲＣＢへのリライト動作を開始する。このときリライト回路２９，３０では、インバータＩＶ８，ＩＶ９によりリライトデータＲＷＤＡ，ＲＷＤＢを反転してリファレンスビット線ＲＢＬＡ，ＲＢＬＢへデータを転送する。
【０１４９】
まずタイミングＴＴ１８からタイミングＴ１９の期間においては、プレート線ＰＬの電位がＨＩＧＨであるので、論理“１”を記憶していたリファレンスセルＲＣＢに対して論理“０”のリライトが行われる。次に、タイミングＴ１９においてプレート線ＰＬの電位をＨＩＧＨからＬＯＷへ変化させると、タイミング１９からタイミングＴ２０の期間においては、論理“０”を記憶していたリファレンスセルＲＣＡへ論理“１”のリライトが行われる。
【０１５０】
このようにして各リファレンスセルへのリライト動作が完了すると、タイミングＴ２０において、リライト制御信号／Ｗを非アクティブにするともに、ビットラインディスチャージ信号ＢＬＤｉｓをアクティブにする。すると、リファレンスビット線ＲＢＬＡ，ＲＢＬＢがディスチャージされる。
【０１５１】
その後、第２のラッチ制御信号Ｌａｔｃｈ２を入力して、入力パルスの立ち上がりで第１のラッチ回路２５Ｂの出力するリライトデータＲＷＤＡ，ＲＷＤＢが第２のラッチ回路２８で保持され、入力パルスの立下りであるタイミングＴ２１で、第２のラッチ回路２８の正転出力及び反転出力が次の読み出しサイクル用のビット線選択信号ＳＥＬＡ，ＳＥＬＢとして出力される。このようにして、リファレンス電圧Ｖｒｅｆの生成動作及び各リファレンスセルへのリライト動作の１サイクルが終了する。そして、タイミングＴ２２以降においては、次の読み出しサイクルにおけるリファレンス電圧の生成動作が開始される。
【０１５２】
本実施形態のリライト方式に好適なリファレンス回路の特徴をまとめると以下の通りである。
【０１５３】
（１）リファレンスセルＲＣＡ，ＲＣＢから読み出された論理“１”に対応するデータ及び論理“０”に対応するデータをプリセンスアンプ２１，２２で増幅した後、スイッチ回路２６Ａで各プリセンスアンプの出力ノード同士をショートすることによってリファレンス電圧Ｖｒｅｆを生成する。
【０１５４】
（２）読み出し動作時の当初は、論理“０”に対応するデータをプリセンスアンプ２１で増幅した電圧をリファレンス電圧Ｖｒｅｆとして生成し、その後に、論理“１”及び論理“０”に対応するデータをプリセンスアンプ２１，２２で増幅した電圧の中間電位のリファレンス電圧Ｖｒｅｆを生成する。これにより、プレート線ＰＬの電圧の立ち上がり時に、読み出しメモリセルＭＣから読み出し電荷をビット線ＢＬへ転送するのが遅れても、メモリセル用のポストセンスアンプで誤データが出力されることを防止することができる。
【０１５５】
（３）読み出しビット線ＢＬに繋がるプリセンスアンプ及びポストセンスアンプ、ならびにリファレンスビット線ＲＢＬＡ，ＲＢＬＢに繋がるプリセンスアンプ及びポストセンスアンプは、同じタイミング信号ＳＡＥ１，ＳＡＥ２によって動作する。このため読み出しメモリセル及びリファレンスセルを、共通のワード線ＷＬ、共通のプレート線ＰＬによって、同じタイミングで選択させることができる。
【０１５６】
（４）リファレンスビット線ＲＢＬＡ，ＲＢＬＢに交互に繋がるプリセンスアンプ２３の後段には、その出力データをラッチする目的で第１のラッチ回路２５Ｂを含むポストセンスアンプ２５が接続されている。第１のラッチ回路２５Ｂの出力はリライト回路２９，３０に接続されている。
【０１５７】
（５）インバータを用いた単純なリライト回路２９，３０でリファレンスビット線ＲＢＬＡ，ＲＢＬＢから読み出されたデータと逆のデータで各リファレンスセルＲＣＡ，ＲＣＢへリライトを行う。具体的には、リファレンスビット線に論理”１”に対応するデータが読み出された場合には、リライトデータとしては、論理”０”に対応するデータをそのリファレンスビット線へ転送する。リファレンスビット線へ論理”０”に対応するデータが読み出された場合には、リライトデータとしては、論理”１”に対応するデータがリファレンスビット線へ転送される。すなわち、ポストセンスアンプ２５とリライト回路２９，３０とでは、Ｄ−Ｆ／Ｆの様な順序論理回路動作では無く、読み出されたデータとは逆のデータを出力する否定論理回路動作を行っている。
【０１５８】
（６）リライト回路２９，３０は、第２のラッチ回路２８の出力であるリライトデータを反転してリライト制御信号（／Ｗ）によってリファレンスビット線ＲＢＬＡ，ＲＢＬＢへ反転されたリライトデータを転送する。
【０１５９】
（７）プリセンスアンプ用のバイアス電圧Ｖｂｉａｓを、論理“０”に対応するデータを使用して生成する。
【０１６０】
（８）論理”０”に対応するデータを記憶するリファレンスセルは、読み出しサイクル毎に入れ替わる為、リファレンスビット線ＲＢＬＡ，ＲＢＬＢを交互にバイアス回路２４側へ選択的に接続するビット線選択回路２７を設けている。バイアス電圧Ｖｂｉａｓを生成するための論理“０”に対応するデータは、リファレンスセル用のポストセンスアンプ２５の後段に接続される第２のラッチ回路２８の出力データであるビット線選択信号ＳＥＬＡ，ＳＥＬＢに基づき、ビット線選択回路２７により、常に論理“０”を記憶するリファレンスセルと接続されたリファレンスビット線をバイアス回路２４側へ接続する。
【０１６１】
本実施形態のリライト方式に好適なリファレンス回路によれば、以下の作用効果を奏することができる。
【０１６２】
（Ａ）リファレンスセルＲＣＡ，ＲＣＢをメモリセルＭＣと共通のワード線ＷＬ及び共通のプレート線ＰＬに接続したことにより、リファレンスセルＲＣＡ，ＲＣＢの方が読み出し対象のメモリセルＭＣに比べてアクセス頻度が著しく多くなることを防止することができる。すなわち、リファレンスセルＲＣＡ，ＲＣＢの特性劣化を従来の回路構成よりも軽減することができる。
【０１６３】
（Ｂ）読み出し対象のメモリセルＭＣとリファレンスセルＲＣＡ，ＲＣＢとを同じ回路構成のプリセンスアンプでビット線電圧及びリファレンスビット線電圧を増幅する構成としたことにより、ビット線の読み出しデータ／ＳＡ０〜／ＳＡｎとリファレンス電圧Ｖｒｅｆとをメモリセル用のポストセンスアンプへ供給するタイミングのずれを軽減することができる。
【０１６４】
（Ｃ）リファレンスセルＲＣＡ，ＲＣＢへのリライトをインバータＩＶ８，ＩＶ９を用いた単純な回路構成で実現しているため、リライト回路２９，３０の占有面積を縮小化することができる。
【０１６５】
（Ｄ）リライト回路２９，３０が論理“０”及び論理“１”を相補的に記憶する各リファレンスセルＲＣＡ，ＲＣＢについて、リファレンス電圧Ｖｒｅｆを生成した後に記憶データを書き換える。これによって、リファレンスセルＲＣＡ，ＲＣＢのインプリント劣化を防止することができる。
【０１６６】
（Ｅ）リファレンスセルＲＣＡ，ＲＣＢがメモリセルＭＣとともに選択されることによってメモリセルＭＣとリファレンスセルＲＣＡ，ＲＣＢとの強誘電体キャパシタのファティーグ（膜疲労）による劣化が同程度で進行していくため、リファレンスセルＲＣＡ，ＲＣＢの特性の経年変化がメモリセルＭＣの特性の経年変化に追従し、安定したリファレンス電圧Ｖｒｅｆを得ることができる。
【０１６７】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、明細書又は図面中の記載において広義や同義な用語（第１導電型、第１の電源、第２の電源等）として引用された用語（Ｎ型、０Ｖ（ＧＮＤ）、ＶＣＣ等）は、明細書又は図面中の他の記載においても広義や同義な用語に置き換えることができる。
【図面の簡単な説明】
【０１６８】
【図１】図１（Ａ）〜図１（Ｃ）は、強誘電体メモリのメモリセルの説明図。
【図２】図２（Ａ），図２（Ｂ）は、強誘電体メモリライト動作、リード動作の説明図。
【図３】強誘電体メモリの構成例。
【図４】本実施形態の読み出し方式に適した強誘電体メモリの構成例。
【図５】図５（Ａ）〜図５（Ｃ）は、プリセンスアンプとバイアス回路の説明図。
【図６】図６（Ａ），図６（Ｂ）は、タイミング設定回路の構成例。
【図７】タイミング設定回路のタイミング設定動作を説明する信号波形図。
【図８】タイミング設定回路の設定タイミング読み出し動作を説明する信号波形図。
【図９】本実施形態の強誘電体メモリの読み出し方式を説明する信号波形図。
【図１０】本実施形態のリライト方式に適したリファレンス回路の構成例。
【図１１】本実施形態のリライト方式に適した強誘電体メモリの構成例。
【図１２】本実施形態のリファレンス回路の比較回路、第１及び第２のラッチ回路の構成例。
【図１３】本実施形態のリファレンス回路のリライト回路の構成例。
【図１４】本実施形態の強誘電体メモリのリライト方式を説明する信号波形図。
【符号の説明】
【０１６９】
ＲＢＬ１，ＲＢＬＡ  リファレンスビット線（第１のリファレンスビット線）、
ＲＢＬ２，ＲＢＬＢ  リファレンスビット線（第２のリファレンスビット線）、
ＢＬ１，ＢＬ２，ＢＬ０，ＢＬｎ  ビット線、
ＲＣ１，ＲＣＡ，ＲＣＡ１，ＲＣＡ０  リファレンスセル（第１のリファレンスセル）、
ＲＣ２，ＲＣＢ，ＲＣＢ１，ＲＣＢ０  リファレンスセル（第２のリファレンスセル）、
ＭＣ１，ＭＣ２，ＭＣ０１，ＭＣｎ１，ＭＣ００，ＭＣｎ０  メモリセル
ＷＬ，ＷＬ１，ＷＬ０  ワード線、ＰＬ，ＰＬ１，ＰＬ０  プレート線、
Ｖｒｅｆ  リファレンス電圧、Ｖｂｉａｓ  バイアス電圧、ＲＥＱ  接続制御信号、
ＳＡＥ１，ＳＡＥ２  センスアンプ制御信号（第１及び第２のセンスアンプ制御信号）、
ＳＥＬＡ，ＳＥＬＢ  ビット線選択信号、／Ｗ  リライト制御信号、
ＲＷＤＡ，ＲＷＤＢ  リライトデータ、
Ｌａｔｃｈ１  第１のラッチ制御信号、Ｌａｔｃｈ２  第２のラッチ制御信号、
１１  プリセンスアンプ（メモリセル用プリセンスアンプ）
１２，２１  プリセンスアンプ（第１のリファレンスセル用プリセンスアンプ）、
１３，２２  プリセンスアンプ（第２のリファレンスセル用プリセンスアンプ）、
２３  プリセンスアンプ（第３のリファレンスセル用プリセンスアンプ）、
２４  バイアス回路、
１４，２６  リファレンス電圧生成回路、１５，２６Ａ  スイッチ回路、
１６  ポストセンスアンプ（メモリセル用ポストセンスアンプ）、
１７，２５  ポストセンスアンプ（リファレンスセル用ポストセンスアンプ）、
２５Ａ  比較回路、２５Ｂ  第１のラッチ回路、２８  第２のラッチ回路、
２７  ビット線選択回路、２９，３０  リライト回路、
１００  セルアレイ、１１０  メモリセルアレイ、１２０  リファレンスセルアレイ、
２１０  ワード線駆動部、２２０  プレート線駆動部、３００  制御回路、
４００  センスアンプ＆ライト部
【図１】
2006164359.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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