(57)【要約】 【課題】      上下の配線層を複数のビアを用いて接続する場合に、複数のビアの周辺に隣接する配線を敷設可能とし、信頼度及び歩留まりを向上可能な半導体集積回路の製造方法及び半導体集積回路を提供する。【解決手段】  チップ領域８上に下層配線パターン３１ｂ及び下層配線パターン３１ｂの上層に上層配線パターン４１ｄをそれぞれ配置するステップと、上層配線パターン４１ｄの長手方向に直交する方向に第１迂回パターン６２ａ及び第２迂回パターン６３ａとを含む迂回パターン１６０ａを下層及び上層配線パターン３１ｂ，４１ｄのいずれかに設定するステップと、下層及び上層配線パターン３１ｂ，４１ｄ間を接続する複数のビアパターン７１ａ，７２ａを設定するステップと、迂回パターン１６０ａ及びビアパターン７１ａ，７２ａによりビアセルパターン１３０ｂを作成するステップを含む。【選択図】            図１
2006228987.tif 000002
【特許請求の範囲】
【請求項１】
ビアセル作成部が、設計データ記憶装置に記憶された設計情報に基づいて、チップ領域上に下層配線パターン及び前記下層配線パターンの上層に前記下層配線パターンに直交する上層配線パターンをそれぞれ配置するステップと、
前記上層配線パターンの長手方向に直交する方向に前記上層配線パターンと接続される第１迂回パターン及び前記第１迂回パターンの長手方向に直交する方向に前記第１迂回パターンと接続される第２迂回パターンとを含む迂回パターンを前記下層及び上層配線パターンのいずれかに設定するステップと、
前記下層及び上層配線パターン間を接続する複数のビアパターンを前記下層及び上層配線パターンとの交点及び前記迂回パターン上に設定するステップと、
前記迂回パターン及び前記ビアパターンによりビアセルパターンを作成し、該ビアセルパターンの情報をビアセル記憶装置に記憶させるステップ
を含む工程により作成される設計データを用いることを特徴とする半導体集積回路の製造方法。
【請求項２】
前記工程は、前記設計情報に基づいて、前記迂回パターンの終端部に該終端部が配置された前記下層配線パターン及び上層配線パターンのいずれかの優先方向に平行な方向に終端補正パターンを配置するステップを更に含むことを特徴とする請求項１に記載の半導体集積回路の製造方法。
【請求項３】
前記工程は、レイアウト設計部が、フロアプラン記憶装置に記憶されたフロアプランの情報に基づいて、前記チップ領域上に前記下層及び上層配線パターンを配置し、前記上層及び前記下層配線パターンが平面パターン上で交わる前記交点の周囲の環境に適合するビアセルパターンを前記ビアセル記憶装置の中から抽出し、前記交点に配置するステップとを更に含むことを特徴とする請求項１に記載の半導体集積回路の製造方法。
【請求項４】
下層配線と、
前記下層配線上に配置された層間絶縁膜と、
前記層間絶縁膜の中に埋め込まれ、前記下層配線に接続された第１及び第２ビアと、
前記層間絶縁膜上に配置され、前記下層配線の長手方向に対して垂直に延伸し、平面パターン上、前記下層配線と前記第１ビアの位置で交わる上層配線と、
前記層間絶縁膜上において前記上層配線に接続され、前記上層配線の長手方向に直交する方向に形成された第１迂回配線と、
前記層間絶縁膜上において第１迂回配線に接続され、前記第１迂回配線に直交する方向に延伸し、平面パターン上、前記下層配線と前記第２ビアの位置で交わる第２迂回配線
とを備えることを特徴とする半導体集積回路。
【請求項５】
下層配線と、
前記下層配線と同一配線層上において前記下層配線から離間し、前記下層配線の長手方向に対して並行に配置された第１迂回配線と、
前記下層配線及び前記第１迂回配線の上に配置された層間絶縁膜と、
前記層間絶縁膜に埋め込まれ、前記下層配線に接続された第１及び第２ビアと、
前記層間絶縁膜に埋め込まれ、前記第１迂回配線に接続された第３及び第４ビアと、
前記層間絶縁膜上に配置され、前記下層配線の長手方向に対して垂直に延伸し、平面パターン上、前記下層配線と第１ビアの位置で、前記第１迂回配線と前記第３ビアの位置でそれぞれ交わる上層配線と、
前記層間絶縁膜上において前記上層配線の長手方向に対して並行に配置され、前記第４ビアを介して前記第１迂回配線に接続され、前記第２ビアを介して前記下層配線に接続された第２迂回配線
とを備えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に係り、特に、上下層の配線を複数のビアを用いて接続するための半導体集積回路の製造方法及び半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路の微細化要求に伴い、素子間を接続する配線の形状を設計通りに形成することが困難になってきている。特に、多層配線化が進む半導体集積回路においては、光近接効果（ＯＰＥ）等により多層配線層内の一層における配線の終端部が予め設定された形状より短く形成される場合がある。この結果、ビアホールの位置まで配線が達しない現象（ショートニング）が発生し、接続不良を生じる。
【０００３】
配線の微細化要求によるビアの高アスペクト化も進んでおり、ビアプラグをビアホールに埋め込むことがより困難になってきている。所望の位置にビアが形成されないと、信頼性や歩留まりの低下を招く。このため、ビアの欠損を抑制し、信頼性及び歩留まりの向上を図るための手法が検討されている。
【０００４】
配線のショートニングの発生を抑制する方法として、ビアの配置される配線領域を予め延長・拡大しておく方法が用いられている。ビアの欠損による信頼性低下を抑制する方法としては、１つのビア（シングルカットビア）を配置する代わりに２つのビア（ダブルカットビア）を配置することにより、上下の配線層の接続を確実にする方法が提案されている（例えば、特許文献１参照）。
【０００５】
しかし、配線の優先方向が縦横方向に交互に設定される多層配線層内においては、上下の配線層を接続する２つのビアを配置するために、各配線層において優先方向とは異なる向きに配線を延長させている。このため、配線を延長させた部分の周囲には、優先方向に延伸する他の配線を隣接させて配置することができず、配線効率の低下を招く。特に、グリッドを基準として配線設計する設計装置においては、優先方向に反する延長部分の配線の敷設により、本来敷設可能であった優先方向のグリッドを多く消費することになるため、配線効率が低下する。この結果、高密度化が困難となり、チップサイズの増大を招く。
【０００６】
【特許文献１】特開平１０−１２５７７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上下の配線層を複数のビアを用いて接続する場合に、複数のビアの周辺に隣接する配線を敷設可能とし、信頼度及び歩留まりを向上可能な半導体集積回路の製造方法及び半導体集積回路を提供する。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の第１の特徴は、（イ）ビアセル作成部が、設計データ記憶装置に記憶された設計情報に基づいて、チップ領域上に下層配線パターン及び下層配線パターンの上層に下層配線パターンに直交する上層配線パターンをそれぞれ配置するステップと、（ロ）上層配線パターンの長手方向に直交する方向に上層配線パターンと接続される第１迂回パターン及び第１迂回パターンの長手方向に直交する方向に第１迂回パターンと接続される第２迂回パターンとを含む迂回パターンを下層及び上層配線パターンのいずれかに設定するステップと、（ハ）下層及び上層配線パターン間を接続する複数のビアパターンを下層及び上層配線パターンとの交点及び迂回パターン上に設定するステップと、（ニ）迂回パターン及びビアパターンによりビアセルパターンを作成し、ビアセルパターンの情報をビアセル記憶装置に記憶させるステップを含む工程により作成される設計データを用いる半導体集積回路の製造方法であることを要旨とする。
【０００９】
第２の特徴は、（イ）下層配線と、（ロ）下層配線上に配置された層間絶縁膜と、（ハ）層間絶縁膜の中に埋め込まれ、下層配線に接続された第１及び第２ビアと、（ニ）層間絶縁膜上に配置され、下層配線の長手方向に対して垂直に延伸し、平面パターン上、下層配線と第１ビアの位置で交わる上層配線と、（ホ）層間絶縁膜上において上層配線に接続され、上層配線の長手方向に直交する方向に形成された第１迂回配線と、（ヘ）層間絶縁膜上において第１迂回配線に接続され、第１迂回配線に直交する方向に延伸し、平面パターン上、下層配線と第２ビアの位置で交わる第２迂回配線とを備える半導体集積回路であることを要旨とする。
【００１０】
第３の特徴は、（イ）下層配線と、（ロ）下層配線と同一配線層上において下層配線から離間し、下層配線の長手方向に対して並行に配置された第１迂回配線と、（ハ）下層配線及び第１迂回配線の上に配置された層間絶縁膜と、（ニ）層間絶縁膜に埋め込まれ、下層配線に接続された第１及び第２ビアと、（ホ）層間絶縁膜に埋め込まれ、第１迂回配線に接続された第３及び第４ビアと、（ヘ）層間絶縁膜上に配置され、下層配線の長手方向に対して垂直に延伸し、平面パターン上、下層配線と第１ビアの位置で、第１迂回配線と第３ビアの位置でそれぞれ交わる上層配線と、（ト）層間絶縁膜上において上層配線の長手方向に対して並行に配置され、第４ビアを介して第１迂回配線に接続され、第２ビアを介して下層配線に接続された第２迂回配線とを備える半導体集積回路であることを要旨とする。
【発明の効果】
【００１１】
本発明によれば、上下の配線層を複数のビアを用いて接続する場合に、複数のビアの周辺に隣接する配線を敷設可能とし、信頼度及び歩留まりを向上可能な半導体集積回路の製造方法及び半導体集積回路が提供できる。
【発明を実施するための最良の形態】
【００１２】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平均寸法の関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。
【００１３】
本発明の実施の形態に係る半導体集積回路の設計装置は、図１に示すように、レイアウト設計等の種々の演算を実行する演算処理部（ＣＰＵ）１、ＣＰＵ１に接続された入出力制御装置３、半導体集積回路のレイアウトプログラム等を記憶したプログラム記憶装置６、半導体集積回路のレイアウト設計に必要な設計データを記憶した設計データ記憶装置２０、フロアプラン記憶装置２１、ビアセル記憶装置２３及びレイアウト記憶装置２５を備える。入出力制御装置３には、入力装置４及び出力装置５が接続されている。
【００１４】
ＣＰＵ１は、フロアプラン作成部１１、ビアセル作成部１３及びレイアウト設計部１５を備える。フロアプラン作成部１１は、設計装置のメモリ空間内に設定されたチップ領域上に、論理セルや配線等を配置するためのフロアプランを作成する。フロアプラン記憶装置２１は、フロアプラン作成部１１が作成したフロアプランの情報を記憶する。
【００１５】
ビアセル作成部１３は、チップ領域上の上下の配線層間を接続するビアとして、例えば、図３（ａ）〜図３（ｄ）に示すようなビアセルパターン１３０ａ〜１３０ｄのリストを作成する。このため、ビアセル作成部１３は、図２に示すように、自動配線部１３ａ、交点抽出部１３ｂ、迂回配線設定部１３ｃ、終端補正部１３ｄ、マルチカットビア設定部１３ｅ及びビアセル抽出部１３ｆを有する。
【００１６】
自動配線部１３ａは、図４に示すように、チップ領域上に設定されたグリッドＸ1，Ｘ2，・・・Ｘ5、及びグリッドＸ1，Ｘ2，・・・Ｘ5に直交するグリッドＹ1，Ｙ2，・・・Ｙ6を基礎として、下層配線パターン３１ｂ及び上層配線パターン４１ｄを配置する。図４においては、下層配線パターン３１ｂは、下層配線パターン３１ｂが配線される配線層の優先方向に平行なグリッドＸ3上に配置されている。上層配線パターン４１ｄは、上層配線パターン４１ｄが配線される配線層の優先方向に平行なグリッドＹ4上に配置されている。
【００１７】
図２の交点抽出部１３ｂは、下層配線パターン３１ｂと上層配線パターン４１ｄとの平面パターン上の交点Ｐを抽出する。迂回配線設定部１３ｃは、下層配線パターン３１ｂと上層配線パターン４１ｄとの交点Ｐに複数のビアを配置するための迂回パターンを作成する。例えば、図４に示すように、交点抽出部１３ｂが抽出した交点Ｐが、下層配線パターン３１ｂ及び上層配線パターン４１ｄそれぞれの終端部にある場合は、迂回配線設定部１３ｃは、図５に示すように、交点Ｐから下層配線パターン３１ｂを長手方向に延長させた下層延長パターン５１ａと交点Ｐから上層配線パターン４１ｂを長手方向に延長させた上層延長パターン６１ａとをそれぞれ配置する。なお、下層配線パターン３１ｂ及び上層配線パターン４１ｄの交点Ｐがそれぞれの終端部でない場合は、下層延長パターン５１ａ及び上層延長パターン６１ａの配置は不要である。
【００１８】
迂回配線設定部１３ｃは、図６に示すように、上層延長パターン６１ａの端部に、上層延長パターン６１ａの長手方向に対して垂直な方向に第１迂回パターン６２ａを配置する。第１迂回パターン６２ａの端部には、第１迂回パターン６２ａの長手方向に対して垂直な方向に第２迂回パターン６３ａを配置する。この時、迂回配線設定部１３ｃは、第２迂回パターン６３ａの終端部が下層延長パターン５１ａの終端部に重なるように第２迂回パターン６３ａを配置する。上層延長パターン６１ａ、第１迂回パターン６２ａ、及び第２迂回パターン６３ａにより、平面パターン上、「コの字型」を形成する上層迂回パターン１６０ａが配置される。
【００１９】
終端補正部１３ｄは、配線の終端部が設定値より短く形成されるのを防止するために、迂回配線設定部１３ｃが設定した上層迂回パターン１６０ａの終端部、即ち図６では第２迂回パターン６３ａと下層延長パターン５１ａとが交わる領域に終端補正パターン６４ａを配置する。
【００２０】
マルチカットビア設定部１３ｅは、図７に示すように、交点Ｐ及び第２迂回パターン６３ａと下層延長パターン５１ａとの交点にそれぞれ第１ビアパターン７１ａ及び第２ビアパターン７２ａを設定する。ビアセル抽出部１３ｆは、第１ビアパターン７１ａ及び第２ビアパターン７２ａとその周囲に存在する上層迂回パターン１６０ａ及び下層延長パターン５１ａの形状情報をビアセルパターン１３０ａの情報として抽出する。ビアセル記憶装置２３は、ビアセル作成部１３が作成するビアセルパターン１３０ａの情報を記憶する。
【００２１】
レイアウト設計部１５は、フロアプラン記憶装置２１に記憶されたフロアプランの情報を読み込んで、チップ領域上にセル、配線及びビアを自動設計する。レイアウト設計部１５は、図１に示すように、セル配置部１５１、配線配置部１５２、及びビアセル配置部１５３を有する。
【００２２】
セル配置部１５１は、例えば図８に示すように、チップ領域の周辺領域にＩ／Ｏセル８０ａ〜８０ｎ，８１ａ〜８１ｎ，８２ａ〜８２ｎ，８３ａ〜８３ｎをそれぞれ配置し、Ｉ／Ｏセル８０ａ〜８０ｎ，８１ａ〜８１ｎ，８２ａ〜８２ｎ，８３ａ〜８３ｎで囲まれた領域にＳＲＡＭモジュール８４，ＲＯＭモジュール８５，ＣＰＵ８７，バスインターフェース８８及びＤＲＡＭモジュール８９等のマクロセル又は論理セル等を配置する。
【００２３】
配線配置部１５２は、図９に示すように、グリッドＸ1，Ｘ2，・・・Ｘ5に沿ってそれぞれ平行に延伸する下層配線パターン３１ａ〜３１ｄを、図８に示すチップ領域上の所望の位置に配置する。配線配置部１５２は、グリッドＹ1，Ｙ2，・・・Ｙ6に沿ってそれぞれ平行に延伸する上層配線パターン４１ａ〜４１ｅを下層配線パターン３１ａ〜３１ｄの上層に配置する。
【００２４】
ビアセル配置部１５３は、配線配置部１５２が配置した下層配線パターン３１ａ〜３１ｄ及び上層配線パターン４１ａ〜４１ｅの交点Ｐを抽出し、交点Ｐの周囲の図形環境に適合するビアセルパターン１３０ａの情報を、ビアセル記憶装置２３から抽出し、図１０に示すように、交点Ｐに配置する。図１のレイアウト記憶装置２５は、セル配置部１５１、配線配置部１５２及びビアセル配置部１５３が配置したレイアウト情報を記憶する。
【００２５】
入力装置４は、キーボード、マウス、ライトペン又はフレキシブルディスク装置等を含む。レイアウト実行者は、入力装置４より入出力データを指定したり自動設計に必要な数値等の設定が可能である。また、入力装置４より、出力データの形態等のレイアウトパラメータの設定、或いは演算の実行及び中止等の指示の入力も可能である。出力装置５は、ディスプレイ及びプリンタ装置等を含み、入出力データやレイアウト結果等を表示する。プログラム記憶装置６は、入出力データやレイアウトパラメータ及びその履歴や、演算途中のデータ等を記憶する。
【００２６】
次に、実施の形態に係る半導体集積回路の設計方法の一例を、図１１及び図１２に示すフローチャートを用いて説明する。
【００２７】
（イ）ステップＳ１１において、図１のフロアプラン作成部１１は、設計データ記憶装置２０に記憶された半導体集積回路の設計情報を読み出して、チップ領域上に論理セルや配線等を配置するためのフロアプランを作成する。そして、作成したフロアプランをフロアプラン記憶装置２１に記憶させる。
【００２８】
（ロ）ステップＳ１３において、ビアセル作成部１３は、設計データ記憶装置２０に記憶された半導体集積回路の設計情報を読み込む。ビアセル作成部１３は、読み込んだ設計情報に基づいて、上下の配線層間を複数のビアで接続するための、図３（ａ）〜図３（ｄ）に例示するようなビアセルパターン１３０ａ〜１３０ｄのリストを作成し、ビアセル記憶装置２３に記憶させておく。ビアセルパターン１３０ａ〜１３０ｄのリストの作成方法の詳細は後述する。
【００２９】
（ハ）ステップＳ１５において、レイアウト設計部１５は、設計データ記憶装置２０に記憶された設計情報及びフロアプラン記憶装置２１に記憶されたフロアプランの情報を読み込み、チップ領域上にレイアウト設計を行う。ステップＳ１５１において、セル配置部１５１は、設計データ記憶装置２０に記憶された設計情報及びフロアプラン記憶装置２１に記憶されたフロアプランの情報を読み込み、図８に示すように、チップ領域上に、Ｉ／Ｏセル８０ａ〜８０ｎ，８１ａ〜８１ｎ，８２ａ〜８２ｎ，８３ａ〜８３ｎ、ＳＲＡＭモジュール８４，ＲＯＭモジュール８５，ＣＰＵ８７，バスインターフェース８８，ＤＲＡＭモジュール８９等のマクロセル又は論理セル等を配置する。得られたレイアウト情報は、レイアウト記憶装置２５に記憶させる。
【００３０】
（ニ）ステップＳ１５３において、配線配置部１５２は、設計データ記憶装置２０に記憶された設計情報及びフロアプラン記憶装置２１に記憶されたフロアプランの情報を読み込む。配線配置部１５２は、図９に示すように、チップ領域上にグリッドＸ1，Ｘ2，・・・Ｘ5及びグリッドＸ1，Ｘ2，・・・Ｘ5に直交するグリッドＹ1，Ｙ2，・・・Ｙ6を設定する。配線配置部１５２は、グリッドＸ1，Ｘ2，・・・Ｘ5にそれぞれ平行に延伸する下層配線パターン３１ａ〜３１ｄを配置し、下層配線パターン３１ａ〜３１ｄの上層に、グリッドＹ1，Ｙ2，・・・Ｙ6にそれぞれ平行に延伸する上層配線パターン４１ａ〜４１ｅを配置する。得られた配線のレイアウト情報は、レイアウト記憶装置２５に記憶させる。
【００３１】
（ホ）ステップＳ１５５において、ビアセル配置部１５３は、設計情報、フロアプラン情報及びレイアウト記憶装置２５に記憶された配線の配置情報を読み込んで、図９に示すように、下層配線パターン３１ａ〜３１ｄ及び上層配線パターン４１ａ〜４１ｅの交点Ｐを抽出する。ビアセル配置部１５３は、交点Ｐの周囲の図形環境に最適となるビアセルパターン１３０ａを、ビアセル記憶装置２３から抽出し、図１０に示すように、交点Ｐに配置する。得られたビアセルのレイアウト情報は、レイアウト記憶装置２５に記憶させる。ステップＳ１７において、出力装置５は、レイアウト記憶装置２５に記憶されたセル、配線、ビアセルのレイアウト情報を出力し、作業を終了する。
【００３２】
ステップＳ１５に示すビアセルパターン１３０ａの作成方法の詳細を、図１２に示すフローチャートを用いて説明する。
【００３３】
（イ）ステップＳ１１１において、自動配線部１３ａは、設計データ記憶装置２０に記憶された設計情報を読み込んで、図４に示すように、チップ領域上に、グリッドＸ1，Ｘ2，・・・Ｘ5、及びグリッドＸ1，Ｘ2，・・・Ｘ5に直交するグリッドＹ1，Ｙ2，・・・Ｙ6を設定する。自動配線部１３ａは、グリッドＸ1，Ｘ2，・・・Ｘ5に平行な方向を優先方向とする下層配線パターン３１ｂを、グリッドＸ3上に配置する。自動配線部１３ａは、下層配線パターン３１ａの上層に、グリッドＹ1，Ｙ2，・・・Ｙ6に平行な方向を優先方向とする上層配線パターン４１ｄを、グリッドＹ4上に配置する。自動配線部１３ａは、下層配線パターン３１ｂと上層配線パターン４１ｄの配置情報を、設計データ記憶装置２０に記憶させる。
【００３４】
（ロ）ステップＳ１１２において、交点抽出部１３２は、設計データ記憶装置２０に記憶された下層配線パターン３１ｂ及び上層配線パターン４１ｄの配置情報を読み込んで、図５に示すように、下層配線パターン３１ｂと上層配線パターン４１ｄとの交点Ｐを抽出する。交点Ｐの情報は、設計データ記憶装置２０に記憶させる。
【００３５】
（ハ）ステップＳ１１３において、迂回配線設定部１３ｃは、設計データ記憶装置２０に記憶された設計情報、下層配線パターン３１ｂ、上層配線パターン４１ｄ及び交点Ｐの配置情報を読み込んで、下層配線パターン３１ｂと上層配線パターン４１ｄとを複数のビアで接続するための上層迂回パターン１６０ａを作成する。例えば図５に示すように、交点抽出部１３ｂが抽出した交点Ｐが、下層配線パターン３１ｂ及び上層配線パターン４１ｄそれぞれの終端部である場合は、迂回配線設定部１３ｃは、交点Ｐから下層配線パターン３１ｂの長手方向に延長させた下層延長パターン５１ａと、交点Ｐから上層配線パターン４１ｂの長手方向に延長させた上層延長パターン６１ａとをそれぞれ配置する。下層延長パターン５１ａ及び上層延長パターン６１ａの情報は、設計データ記憶装置２０に記憶させる。
【００３６】
（ニ）さらに、迂回配線設定部１３ｃは、図６に示すように、上層延長パターン６１ａの端部に、上層延長パターン６１ａに対して垂直な方向に第１迂回パターン６２ａを配置する。第１迂回パターン６２ａの端部には、第１迂回パターン６２ａに対して垂直な方向に第２迂回パターン６３ａを配置する。この時、迂回配線設定部１３ｃは、第２迂回パターン６３ａの終端部が、平面パターン上で下層延長パターン５１ａに接続されるように、第２迂回パターン６３ａを配置する。この結果、上層延長パターン６１ａ、第１迂回パターン６２ａ、及び第２迂回パターン６３ａにより、平面パターン上「コ」の字型をなす上層迂回パターン１６０ａが形成される。上層迂回パターン１６０ａ及び下層延長パターン５１ａの情報は、設計データ記憶装置２０に記憶させる。
【００３７】
（ホ）ステップＳ１１４において、終端補正部１３ｄは、設計データ記憶装置２０に記憶された設計情報、下層延長パターン５１ａ及び上層迂回パターン１６０ａ等の配置情報を読み込んで、上層迂回パターン１６０ａの終端、即ち第２迂回パターン６３ａの終端部を抽出し、終端部の長手方向に終端補正パターン６４ａを配置する。終端補正パターン６４ａの配置情報は、設計データ記憶装置２０に記憶させる。
【００３８】
（ヘ）ステップＳ１１５において、マルチカットビア設定部１３ｅは、図７に示すように、設計データ記憶装置２０に記憶された設計情報及びレイアウト情報等を読み込んで、下層配線パターン３１ｂと上層配線パターン４１ｄとの交点Ｐと第２迂回パターン６３ａの終端部に、それぞれ第１ビアパターン７１ａ及び第２ビアパターン７２ａを設定する。マルチカットビア設定部１３ｅが設定したレイアウト情報は、設計データ記憶装置２０に格納させる。
【００３９】
（ト）ステップＳ１１６において、ビアセル抽出部１３ｆは、設計データ記憶装置２０に格納された設計情報及びレイアウト情報を読み込んで、第１ビアパターン７１ａ及び第２ビアパターン７２ａとその周囲に存在する上層迂回パターン１６０ａ及び下層延長パターン５１ａの情報を抽出する。ビアセル抽出部１３ｆは、抽出した情報をビアセルパターン１３０ａの形状情報として抽出し、ビアセル記憶装置２３に記憶させる。
【００４０】
（チ）ステップＳ１１７において、ビアセル配置部１５３は、設計データ記憶装置２０に記憶された設計情報に基づいて、チップ領域上に形成され得る全ての配線構造に対し、ビアセルの形状情報のリストを抽出したか否かを判定する。ビアセルの形状情報のリストを全て抽出した場合は、ビアセルパターン１３０ａ〜１３０ｄの抽出を終了する。抽出しない場合は、ステップＳ１１２に進み、未抽出の設計情報及びフロアプラン情報を読み込んで、交点Ｐを抽出する。
【００４１】
実施の形態に係る設計方法によれば、ビアセル作成部１３が、予めチップ領域上に複数のビアを配置するためのビアセルの形状データのリストを作成し、ビアセル記憶装置２３に記憶させておく。このため、上下の配線層を複数のビアで接続する場合は、対象となる部分の周囲の図形環境に基づいてビアセルの情報を抽出し、配置するだけでよいので、設計工程の高速化が図れる。
【００４２】
また、下層配線パターン３１ｂと上層配線パターン４１ｄとを接続するために、複数のビア（第１及び第２ビアパターン７１ａ，７１ｂ）を用いるため、半導体集積回路の製造においてビアの一方に欠損等が生じた場合においても、他方のビアにより電気的接続が維持できる。この結果、信頼度及び歩留まりを向上させた半導体集積回路の設計が行える。なお、上下の配線層を１つのビアで接続したい場合は、１つのビアを配置するための情報を予めビアセル記憶装置２３に記憶させておけばよい。このため、複数のビアで接続する必要のない箇所には１つのビアを配置することも可能である。
【００４３】
図１０に示すように、ショートニングの発生を防止するための終端補正パターン６４ａは、優先方向と異なる向きには延伸せず、上層配線パターン４１ｄの優先方向に平行なグリッドＹ3上に沿って配置される。上層配線パターン４１ｄを配置した場合に発生する配線の敷設禁止領域Ｒ１は、グリッドＹ3、グリッドＹ6には達しないため、グリッドＹ3、グリッドＹ6上に上層配線パターン４１ｃ及び上層配線パターン４１ｅを配置できる。このため、実施の形態に係る設計方法によれば、終端補正パターン６４ａの配置による敷設制約を受けることなく、上層配線パターン４１ｃ及び上層配線パターン４１ｅを上層配線パターン４１ｄに隣接させたレイアウトを形成できる。この結果、上層迂回パターン１６０ａを用いないレイアウトに比べて、配線可能性を３０〜４０％程度向上でき、より高密度化させた半導体集積回路の設計が可能となる。
【００４４】
比較例として、現在一般的に設計されているレイアウトの一例を図１３に示す。上層配線パターン４１ｄの長手方向に対して直交する向きに延長パターン２６１Ａを接続した場合は、延長パターン２６１Ａの両端にある終端補正パターン２６１Ｂ，２６１Ｃがいずれも優先方向とは異なる向きに設定される。この結果、終端補正パターン２６１Ｂの終端部がグリッドＹ3に近づき、終端補正パターン２６１Ｃの終端部がグリッドＹ6に近づくため、敷設禁止領域Ｒ２はグリッドＹ3，Ｙ6にまで及ぶ。グリッドＹ3，Ｙ6には新たな配線を敷設することができないため、図１０に示すレイアウトに比べて配線効率が低下する。
【００４５】
図１４に示すように、延長パターン２６２Ａの終端部にある終端補正パターン２６２Ｂの端部を、平面パターン上、上層配線パターン４１ｄの端部と重ね合わせるように配置すれば、敷設禁止領域Ｒ３は、グリッドＹ3にまでは達しない。このため、上層配線パターン４１ｃを上層配線パターン４１ｄに隣接させて配置することはできる。しかし、敷設禁止領域Ｒ３はグリッドＹ6にまで及ぶため、グリッドＹ6上には新たな配線を敷設できず、図１０に比べれば配線効率は悪くなる。また、図１４に示すレイアウトの場合は、ビアパターン２７２Ａ，２７２ＢがグリッドＸ1，Ｘ2，・・・Ｘ5及びグリッドＹ1，Ｙ2，・・・Ｙ5上には設定されないため、設計工程も複雑化する。このように、実施の形態に係る半導体集積回路の設計方法によれば、図１３及び図１４に示す比較例に比べてより高密度化させた半導体集積回路の設計が可能となる。
【００４６】
次に、実施の形態に係る半導体集積回路の多層配線構造の一例を図１５及び図１６に示す。図１５及び図１６は、図５に示すレイアウトに基づいて、パターンジェネレータ等により製造された複数枚のレチクルセットを用いて製造された半導体集積回路の一例を示している。図１５のＡ−Ａ方向に沿った断面からみた断面図の一例が図１６である。半導体集積回路は、図１６に示すように、半導体基板８０と、半導体基板８０の上に配置された第１層間絶縁膜９０とを有する。なお、第１層間絶縁膜９０は、より一般的には（ｋ−２）層の層間絶縁膜である（ｋ≧３）。第１層間絶縁膜９０の上層には、第ｋ−１層間絶縁膜１００が配置されている。
【００４７】
第ｋ−１層間絶縁膜１００の上には、下（ｋ−１）層配線１３１が配置されている。第ｋ−１層間絶縁膜１００及び下層配線１３１の上には、第ｋ層間絶縁膜１１０が配置されている。第ｋ層間絶縁膜１１０の中には、下層配線１３１に接続された第１ビア１７１及び第２ビア１７２が埋め込まれている。第ｋ層間絶縁膜１１０の上には、第１ビア１７１に接続された上（ｋ）層配線１４１及び第２ビア１７２に接続された上層迂回配線１６０が配置されている。
【００４８】
図１５に示すように、上層配線１４１は、下層配線１３１の長手方向と直交する方向に延伸し、平面パターン上、第１ビア１７１の位置で下層配線１３１と交差している。上層迂回配線１６０は、第１迂回部（第１迂回配線）１６２及び第２迂回部（第２迂回配線）１６３を有する。第１迂回部１６２は、上層配線１４１の端部から上層配線１４１の長手方向に垂直方向に配置されている。第２迂回部１６３は、第１迂回部１６２に接続され、第１迂回部１６２の長手方向に垂直方向に延伸し、平面パターン上、第２ビア１７２の位置で下層配線１３１と交差している。
【００４９】
実施の形態に係る半導体集積回路によれば、下層配線１３１と上層配線１４１とを接続するために、複数のビア（第１及び第２ビア１７１，１７２）が配置されるため、半導体集積回路の製造においてビアの一方に欠損等が生じた場合においても、他方のビアにより電気的接続を維持できる。この結果、信頼度及び歩留まりを向上させた半導体集積回路が提供できる。また、迂回配線１６０の終端部となる第２迂回部１６３が、上層配線１４１の長手方向と平行に延伸するため、上層配線１４１及び迂回配線１６０に隣接させて新たな配線を敷設することができる。この結果、半導体集積回路の高密度化・微細化が実現できる。
【００５０】
次に、実施の形態に係る半導体集積回路の製造方法を説明する。以下に示す半導体集積回路の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００５１】
（イ）図１７に示すように、複数の素子が形成された半導体基板８０の上にシリコン酸化膜（ＳｉＯ2膜）等の第１層間絶縁膜９０を、化学気相成長（ＣＶＤ）法、物理気相成長（ＰＶＤ）法等により堆積し、化学的機械研磨（ＣＭＰ）法により表面を平坦化する。第１層間絶縁膜９０の上層に、ＣＶＤ、ＰＶＤ等により第ｋ−１層間絶縁膜１００を堆積し、表面を平坦化する。第ｋ−１層間絶縁膜１００の上に導電性薄膜１０１を堆積し、導電性薄膜１０１を平坦化する。導電性薄膜１０１の上には、フォトレジスト膜１０２を塗布する。
【００５２】
（ロ）図１７に示す半導体基板８０をステッパ等の露光ステージに配置し、図６に示すレイアウトから製造されたレチクルを用いてフォトレジスト膜１０２を露光、現像し、導電性薄膜１０１の上にフォトレジスト膜１０２をパターニングする。パターニングされたフォトレジスト膜１０２をマスクとして、図１８に示すように、導電性薄膜１０１の一部をＲＩＥ等により選択的に除去する。フォトレジスト膜１０２を除去することにより、図１９の断面図及び図２０の平面図に示すように、第ｋ−１層間絶縁膜１００の上に下（ｋ−１）層配線１３１が形成される。
【００５３】
（ハ）図２１に示すように、ＣＶＤ法等により下層配線１３１及び第ｋ−１層間絶縁膜１００の上に第ｋ層間絶縁膜１１０を堆積し、平坦化した後、フォトレジスト膜１１１を堆積する。図５に示すレイアウトから製造されたレチクルを用いてフォトレジスト膜１１１をパターニングし、第ｋ層間絶縁膜１１０の一部を選択的に除去し、図２２に示すように、開口部（ビアホール）１１２、１１３を形成する。フォトレジスト膜１１１を除去した後、スパッタリング法、蒸着法等によりタングステン（Ｗ）、モリブデン（Ｍｏ）等の高融点金属をビアホール１１２、１１３に埋め込んだ後、表面を平坦化し、図２３の断面図及び図２４の平面図に示すように、第１ビア１７１及び第２ビア１７２をそれぞれ形成する。
【００５４】
（ニ）図２５に示すように、第ｋ層間絶縁膜１１０の上に、Ａｌ，Ｃｕ等からなる導電性薄膜１１５をスパッタリング法、蒸着法等により堆積する。導電性薄膜１１５の上には、フォトレジスト膜１１６を塗布する。続いて、図５に示すレイアウトから製造されたレチクルを用いてフォトレジスト膜１１６をパターニングし、図２６に示すように、パターニングされたフォトレジスト膜１１６をマスクに導電性薄膜１１５の一部を選択的に除去する。残ったフォトレジスト膜１１６を除去することにより、図２７及び図２８に示すように、第ｋ層間絶縁膜１１０の上に、上層配線１４１及び迂回配線１６０が形成される。
【００５５】
実施の形態に係る半導体集積回路の製造方法によれば、複数層の配線層を複数のビアで接続することにより、ビアの欠損等による高抵抗化や配線の断線を防ぐことができるので、歩留まり及び信頼性の高い半導体集積回路が提供できる。
【００５６】
（実施の形態の変形例）
図１に示すビアセル作成部１３が作成可能な他のビアセルパターン１３０ｂ〜１３０ｇの例について、図３（ｂ）〜図３（ｄ）及び図２９〜図３３を用いて説明する。なお、以下に示すビアセルパターン１３０ｂ〜１３０ｇの形状は例示であり、これ以外にも様々な形状が作成可能である。
【００５７】
図３（ｂ）は、図３（ａ）に示すビアセルパターン１３０ａを時計回り方向に９０°回転させた場合のビアセルパターン１３０ｂの一例を示している。ビアセルパターン１３０ｂは、上層延長パターン６１ｂ、上層延長パターン６１ｂの長手方向に垂直方向に接続された第１迂回パターン６２ｂ、第１迂回パターン６２ｃの長手方向に垂直方向に接続された第２迂回パターン６３ｂ、第２迂回パターン６３ｂの端部に接続された終端補正パターン６４ｂ、上層延長パターン６１ｂ及び第２迂回パターン６３ｂの端部にそれぞれ配置された第１及び第２ビアパターン７１ｂ、７２ｂ及び第１及び第２ビアパターン７１ｂ、７２ｂを介して第１迂回パターン６２ｂ及び第２迂回パターン６３ｂの下に配置された下層延長パターン５１ｂを有する。
【００５８】
図３（ｂ）に示すビアセルパターン１３０ｂは、例えば図２９に示すようなレイアウトパターンに好適である。チップ領域上に設定されたグリッドＸ1，Ｘ2，・・・Ｘ5及びグリッドＹ1，Ｙ2，・・・Ｙ5上には、グリッドＹ1，Ｙ2，・・・Ｙ6と平行な方向を優先方向とする下層配線パターン３２ｄが配置されている。下層配線パターン３２ｄの上層には、グリッドＸ1，Ｘ2，・・・Ｘ5に平行な方向を優先方向とする上層配線パターン４２ｂが配置されている。ビアセルパターン１３０ｂの第１ビアパターン７１ｂは、上層配線パターン４２ｂと下層配線パターン３２ｄとの交点Ｐ２上に配置され、上層延長パターン６１ｂは、交点Ｐ２から上層配線パターン４２ｂの長手方向に接続される。
【００５９】
図３（ｃ）は、図３（ａ）に示すビアセルパターン１３０ａを上層延長パターン６１ｃを軸として反転させた場合のビアセルパターン１３０ｃの一例を示している。ビアセルパターン１３０ｃは、上層延長パターン６１ｃ、上層延長パターン６１ｃの長手方向に垂直方向に接続された第１迂回パターン６２ｃ、第１迂回パターン６２ｃの長手方向に垂直方向に接続された第２迂回パターン６３ｃ、第２迂回パターン６３ｃの端部に接続された終端補正パターン６４ｃ、上層延長パターン６１ｃ及び第２迂回パターン６３ｃの端部にそれぞれ配置された第１及び第２ビアパターン７１ｃ、７２ｃ及び第１及び第２ビアパターン７１ｃ、７２ｃを介して第１迂回パターン６２ｃ及び第２迂回パターン６３ｃの下に配置された下層延長パターン５１ｃを有する。
【００６０】
図３（ｃ）に示すビアセルパターン１３０ｃは、例えば図３０に示すようなレイアウトパターンに好適である。チップ領域上に設定されたグリッドＸ1，Ｘ2，・・・Ｘ5及びグリッドＹ1，Ｙ2，・・・Ｙ6上には、グリッドＸ1，Ｘ2，・・・Ｘ5と平行な方向を優先方向とする下層配線パターン３３ｃが配置されている。下層配線パターン３３ｃの上層には、グリッドＹ1，Ｙ2，・・・Ｙ6に平行な方向を優先方向とする上層配線パターン４３ｃが配置されている。ビアセルパターン１３０ｃの第１ビアパターン７１ｃは、下層配線パターン３３ｃと上層配線パターン４３ｃとの交点Ｐ３上に配置され、上層延長パターン６１ｃは、交点Ｐ３から上層配線パターン４３ｃの長手方向に接続される。
【００６１】
図３（ｄ）は、図３（ｃ）に示すビアセルパターン１３０ｃを時計回り方向に９０°回転させた場合のビアセルパターン１３０ｄを示している。ビアセルパターン１３０ｄは、上層延長パターン６１ｄ、上層延長パターン６１ｄの長手方向に垂直方向に接続された第１迂回パターン６２ｄ、第１迂回パターン６２ｄの長手方向に垂直方向に接続された第２迂回パターン６３ｄ、第２迂回パターン６３ｄの端部に接続された終端補正パターン６４ｄ、上層延長パターン６１ｄ及び第２迂回パターン６３ｄの端部にそれぞれ配置された第１及び第２ビアパターン７１ｄ、７２ｄ及び第１及び第２ビアパターン７１ｄ、７２ｄを介して第１迂回パターン６２ｄ及び第２迂回パターン６３ｄの下に配置された下層延長パターン５１ｄを有する。
【００６２】
図３（ｂ）〜図３（ｄ）に示すビアセルパターン１３０ｂ〜１３０ｄの形状情報は、図３（ａ）に示すビアセルパターン１３０ａの形状に基づくライブラリ交換フォーマット（ＬＥＦ）を、所望の形状・大きさとなるように変形させれば容易に作成可能である。ビアセル作成部１３が、図１２に示すステップＳ１１１〜Ｓ１１７に示す方法に従って作成してもよい。
【００６３】
また、ビアセルパターン１３０ａ〜１３０ｄの形状としては、図３１に示すように、上下の配線層を接続するビアとして４つのビアを採用することで、ビアの欠損による歩留まりの低下を更に抑制できる。例えば、図３１に示すレイアウト例では、グリッドＸ1，Ｘ2，・・・Ｘ5に平行に延伸する下層配線パターン３１ｂに下層迂回パターン１５０ｅが接続されている。下層配線パターン３１ｂの上層に配置され、グリッドＹ1，Ｙ2，・・・Ｙ6に平行に延伸する上層配線パターン４１ｄには、上層迂回パターン１６０ｅが接続されている。
【００６４】
下層迂回パターン１５０ｅは、下層配線パターン３１ｂに接続された下層延長パターン５１ｅ、下層延長パターン５１ｅに接続された下層第１迂回パターン５２ｅ及び下層第１迂回パターン５２ｅに接続された下層第２迂回パターン５３ｅを有する。下層迂回パターン１５０ｅは、下層延長パターン５１ｅ、下層第１迂回パターン５２ｅ及び下層迂回第２パターン５３ｅによりコの字型を形成している。上層迂回パターン１６０ｅは、上層配線パターン４１ｄに接続された上層延長パターン６１ｅ、上層延長パターン６１ｅに接続された上層第１迂回パターン６２ｅ及び上層第１迂回パターン６２ｅに接続された上層第２迂回パターン６３ｅを有する。上層迂回パターン１６０ｅは、上層延長パターン６１ｅ、上層第１迂回パターン６２ｅ及び上層第２迂回パターン６４ｅによりコの字型を形成している。
【００６５】
下層迂回パターン１５０ｅ及び上層迂回パターン１６０ｅは、下層迂回パターン１５０ｅ及び上層迂回パターン１６０ｅの交点にそれぞれ配置された第１ビアパターン７１ｅ、第２ビアパターン７２ｅ，第３ビアパターン７３ｅ及び第４ビアパターン７４ｅにより電気的に接続されている。ビアセルパターン１３０ｅは、第１〜第４ビアパターン７１ｅ〜７４ｅ、下層迂回パターン１５０ｅ及び上層迂回パターン１６０ｅからなる。
【００６６】
４つのビアを持つビアセルパターン１３０ｆとしては、図３２に示すような「井の字型」の形状も採用可能である。図３２に示すビアセルパターン１３０ｆは、下層迂回パターン１５０ｆ、上層迂回パターン１６０ｆ及び下層迂回パターン１５０ｆと上層迂回パターン１６０ｆとを電気的に接続する第１〜第４ビアパターン７１ｆ〜７４ｆとからなる。下層迂回パターン１５０ｆは、下層配線パターン３１ｂに接続された下層延長パターン５１ｆ及び下層延長パターン５１ｆの長手方向に平行に配置された下層第２迂回パターン５３ｆを有している。上層迂回パターン１６０ｆは、上層配線パターン４１ｄに接続された上層延長パターン６１ｆ及び上層延長パターン６１ｆの長手方向に平行に配置された上層第２迂回パターン６３ｆを有している。なお、図３２に示すビアセルパターン１３０ｆは、製造プロセス上、図３１に示すような「コの字型」の形状が禁止されているような箇所への配置に好適である。
【００６７】
図３３に示すビアセルパターン１３０ｇは、上層配線パターン４１ｄにメアンダ（蛇行）形状の上層迂回パターン１６０ｇを配置した例を示す。上層迂回パターン１６０ｇは、上層配線パターン４１ｄに接続された上層延長パターン６１ｇ，上層延長パターン６１ｇに接続された第１迂回パターン６２ｇ、第１迂回パターン６２ｇに接続された第２迂回パターン６３ｇ、第２迂回パターン６３ｇに接続された第３迂回パターン６５ｇ、第３迂回パターン６５ｇに接続された第４迂回パターン６６ｇを含む。第４迂回パターン６６ｇには、終端補正パターン６７ｇが接続されている。下層配線パターン３１ｂの端部には、上層迂回パターン１６０ｇと接続するための下層延長パターン５１ｇが接続されている。上層迂回パターン１６０ｇと下層延長パターン５１ｇとの交点には、第１ビアパターン７１ｇ、第２ビアパターン７２ｇ及び第３ビアパターン７３ｇが配置されている。図３２に示すビアセルパターン１３０ｇを用いる場合であっても上下の配線層を複数のビアで接続できるので、半導体集積回路の歩留まりの向上が図れる。
【００６８】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６９】
実施の形態に係る半導体集積回路としては、図３（ａ）に示すビアセルパターン１３０ａのレイアウトに基づいて製造された半導体集積回路を説明した。しかし、図３（ａ）に示すレイアウトの他にも、図３（ｂ）〜図３（ｄ）、図２９〜図３２に示すレイアウトに基づいた場合も半導体集積回路を製造可能であることは勿論である。例えば、図２９に示すレイアウトを用いることにより、上下の配線層にそれぞれコの字型の迂回配線を有する半導体集積回路が製造可能である。また、図３３に示すレイアウトを用いることにより、平面パターン上、井の字型の迂回配線を有する半導体集積回路が製造可能である。迂回配線の配置される位置は、上下２層の配線層に限定されず、必要に応じて他の配線層に配置することもできる。
【００７０】
上述した実施の形態においては、上下２つの配線層を用いた設計方法について説明したが、２層以上の配線層を持つ多層配線構造の半導体集積回路の設計工程においても採用可能である。この場合、上述したビアセルパターン１３０ａ〜１３０ｇのパターン形状の他にも、現在一般的に用いられるシングルカットビアを用いたパターン形状と併用することもできる。
【００７１】
上述した実施の形態に係る設計方法は、配線の微細化が進んだ大規模集積回路の設計に好適である。例えば、図８に示すように、チップ領域上にＳＲＡＭモジュール８４，ＲＯＭモジュール８５，ＤＲＡＭモジュール，ＣＰＵ８７等の複数のマクロセル、論理セル上の配線層に部分的に適用することにより、より高い歩留まりで高集積化した半導体集積回路が提供できる。また、近年の微細化要求により、配線の最小間隔が１００ｎｍ以下になると、ビアの欠損による歩留まりの低下が顕著になるが、実施の形態に係る設計方法を、配線間隔が１００ｎｍ以下の半導体集積回路に利用することにより、ビアの欠損による導通不良の問題が大幅に低減できる。このため、歩留まりの高い半導体集積回路が提供できる。
【００７２】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態に係る設計装置を示すブロック図である。
【図２】実施の形態に係るビアセル作成部の詳細を示すブロック図である。
【図３】図３（ａ）〜図３（ｄ）は、実施の形態に係るビアセルパターンの形状例を示す概念図である。
【図４】図３（ａ）に示すビアセルパターンの作成方法を示すＣＡＤデータの一例（その１）である。
【図５】図３（ａ）に示すビアセルパターンの作成方法を示すＣＡＤデータの一例（その２）である。
【図６】図３（ａ）に示すビアセルパターンの作成方法を示すＣＡＤデータの一例（その３）である。
【図７】図３（ａ）に示すビアセルパターンの作成方法を示すＣＡＤデータの一例（その４）である。
【図８】実施の形態に係る設計装置が設計するチップ領域の平面図の一例である。
【図９】実施の形態に係る設計方法を示すＣＡＤデータの一例（その１）である。
【図１０】実施の形態に係る設計方法を示すＣＡＤデータの一例（その２）である。
【図１１】実施の形態に係る設計方法の一例を示すフローチャートである。
【図１２】図１１のステップＳ１５に示すレイアウト設計工程の詳細を示すフローチャートである。
【図１３】実施の形態の比較例に係るＣＡＤデータの一例（その１）である。
【図１４】実施の形態の比較例に係るＣＡＤデータの一例（その２）である。
【図１５】実施の形態に係る半導体集積回路を示す平面図である。
【図１６】実施の形態に係る半導体集積回路を示す断面図であり、図１５のＡ−Ａ断面からみた場合を示す。
【図１７】実施の形態に係る半導体集積回路の製造方法を示す工程断面図である。
【図１８】実施の形態に係る半導体集積回路の製造方法を示す工程断面図である。
【図１９】実施の形態に係る半導体集積回路の製造方法を示す工程断面図であり、図２０のＡ−Ａ方向からみた場合を示す。
【図２０】実施の形態に係る半導体集積回路の製造方法を示す平面図である。
【図２１】実施の形態に係る半導体集積回路の製造方法を示す工程断面図である。
【図２２】実施の形態に係る半導体集積回路の製造方法を示す工程断面図である。
【図２３】実施の形態に係る半導体集積回路の製造方法を示す工程断面図であり、図２４のＡ−Ａ方向からみた場合を示す。
【図２４】実施の形態に係る半導体集積回路の製造方法を示す平面図である。
【図２５】実施の形態に係る半導体集積回路の製造方法を示す工程断面図である。
【図２６】実施の形態に係る半導体集積回路の製造方法を示す工程断面図である。
【図２７】実施の形態に係る半導体集積回路の製造方法を示す工程断面図であり、図２８のＡ−Ａ方向からみた場合を示す。
【図２８】実施の形態に係る半導体集積回路の製造方法を示す平面図である。
【図２９】実施の形態に係る設計装置により設計可能なビアセルパターンの他の一例（その１）を示す平面図である。
【図３０】実施の形態に係る設計装置により設計可能なビアセルパターンの他の一例（その２）を示す平面図である。
【図３１】実施の形態に係る設計装置により設計可能なビアセルパターンの他の一例（その３）を示す平面図である。
【図３２】実施の形態に係る設計装置により設計可能なビアセルパターンの他の一例（その４）を示す平面図である。
【図３３】実施の形態に係る設計装置により設計可能なビアセルパターンの他の一例（その５）を示す平面図である。
【符号の説明】
【００７４】
１…ＣＰＵ
３…入出力制御装置
４…入力装置
５…出力装置
６…プログラム記憶装置
１１…フロアプラン作成部
１３…ビアセル作成部
１３ａ…自動配線部
１３ｂ…交点抽出部
１３ｃ…迂回配線設定部
１３ｄ…終端補正部
１３ｅ…マルチカットビア設定部
１３ｆ…ビアセル抽出部
１５…レイアウト設計部
２０…設計データ記憶装置
２１…フロアプラン記憶装置
２３…ビアセル記憶装置
２５…レイアウト記憶装置
３１ａ〜３１ｄ…下層配線パターン
４１ａ〜４１ｅ…上層配線パターン
５１ａ〜５１ｇ…下層延長パターン
５２ｅ，６２ａ〜６２ｇ…第１迂回パターン
５３ｆ，６３ａ〜６３ｇ…第２迂回パターン
６１ａ〜６１ｇ，６７ｇ…上層延長パターン
６４ａ〜６４ｄ…終端補正パターン
６５ｇ…第３迂回パターン
６６ｇ…第４迂回パターン
７１ａ〜７１ｇ…第１ビアパターン
７２ａ〜７２ｇ…第２ビアパターン
７３ｅ，７３ｇ…第３ビアパターン
７４ｅ…第４ビアパターン
８０…半導体基板
９０…第１層間絶縁膜
１００，１１０…層間絶縁膜
１３０ａ〜１３０ｇ…ビアセルパターン
１３１…下層配線
１３２…交点抽出部
１４１…上層配線
１５０ｅ，１５０ｆ…下層迂回パターン
１５１…セル配置部
１５２…配線配置部
１５３…ビアセル配置部
１６０…上層迂回配線
１６０ａ，１６０ｅ，１６０ｆ，１６０ｇ…上層迂回パターン
１６２…第１迂回部
１６３…第２迂回部
１７１…第１ビア
１７２…第２ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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