(57)【要約】    【課題】  回路規模が小さく、誤読み出しの少ない強誘電体メモリ装置を提供する。    【解決手段】  所定のデータを記憶する第１のメモリセル及び第２のメモリセルと、第１のメモリセルに接続された第１のビット線、及び第２のメモリセルに接続された第２のビット線と、ソースに所定の電圧が供給され、ドレイン及びゲートが第１のビット線に接続された第１のＭＯＳトランジスタと、ソースに所定の電圧が供給され、ドレインが第２のビット線に接続され、ゲートが第１のビット線に接続された第２のＭＯＳトランジスタと、第２のビット線の電圧に基づいて、第２のメモリセルに記憶されたデータを判定する判定部と、を備えた強誘電体メモリ装置。【選択図】  図１
2006164382.tif 000002
【特許請求の範囲】
【請求項１】
所定のデータを記憶する第１のメモリセル及び第２のメモリセルと、
前記第１のメモリセルに接続された第１のビット線、及び前記第２のメモリセルに接続された第２のビット線と、
ソースに所定の電圧が供給され、ドレイン及びゲートが前記第１のビット線に接続された第１のＭＯＳトランジスタと、
ソースに前記所定の電圧が供給され、ドレインが前記第２のビット線に接続され、ゲートが前記第１のビット線に接続された第２のＭＯＳトランジスタと、
前記第２のビット線の電圧に基づいて、前記第２のメモリセルに記憶されたデータを判定する判定部と、
を備えたことを特徴とする強誘電体メモリ装置。
【請求項２】
前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタは、それぞれ、前記所定の電圧により前記第１のビット線及び前記第２のビット線を充電し、
前記判定部は、前記第１のビット線の充電が停止したときに、前記第２のメモリセルに記憶されたデータを判定することを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記第１のＭＯＳトランジスタのドレインに付加される容量は、前記第２のＭＯＳトランジスタのドレインに付加される容量と異なり、
前記判定部は、前記第２のビット線の充電が停止したときに、前記第１のビット線の電圧と前記第２のビット線の電圧とを比較して、前記第２のメモリセルに記憶されたデータを判定することを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項４】
前記第１のＭＯＳトランジスタが前記第１のビット線を充電する電荷量は、前記第２のＭＯＳトランジスタが前記第２のビット線を充電する電荷量と略等しいことを特徴とする請求項３に記載の強誘電体メモリ装置。
【請求項５】
前記第１のＭＯＳトランジスタの閾値電圧は、前記第２のＭＯＳトランジスタの閾値電圧と異なり、
前記判定部は、前記第２のビット線の充電が停止したときに、前記第１のビット線の電圧と前記第２のビット線の電圧とを比較して、前記第２のメモリセルに記憶されたデータを判定することを特徴とする請求項１に記載の強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置に関する。特に本発明は、データの誤読み出しが少ない強誘電体メモリ装置に関する。
【背景技術】
【０００２】
従来のＦｅＲＡＭとして、特開２００２−１００１８３号公報（特許文献１）に開示されたものがある。上記特許文献１に開示されたＦｅＲＡＭは、センスアンプの前段に、２値化された信号のうち低電位側の信号を０Ｖに設定し直す０レベル設定回路を備えている。
【特許文献１】特開２００２−１００１８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら特許文献１に開示された従来のＦｅＲＡＭでは、０レベル設定回路を動作させるタイミングを生成しなければならず、ＦｅＲＡＭの回路構成が複雑になるという問題が生じていた。
【０００４】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明の一形態によれば、所定のデータを記憶する第１のメモリセル及び第２のメモリセルと、第１のメモリセルに接続された第１のビット線、及び第２のメモリセルに接続された第２のビット線と、ソースに所定の電圧が供給され、ドレイン及びゲートが第１のビット線に接続された第１のＭＯＳトランジスタと、ソースに所定の電圧が供給され、ドレインが第２のビット線に接続され、ゲートが第１のビット線に接続された第２のＭＯＳトランジスタと、第２のビット線の電圧に基づいて、第２のメモリセルに記憶されたデータを判定する判定部と、を備えたことを特徴とする強誘電体メモリ装置を提供する。
【０００６】
上記構成では、第１のビット線の電圧と、所定の電圧との電位差が、第１のＭＯＳトランジスタの閾値電圧となるまで第１のビット線が充電されると、第１のＭＯＳトランジスタはオフし、第１のビット線の充電は停止されることとなる。第２のＭＯＳトランジスタは、ゲートが第１のビット線に接続されており、第１のビット線の電圧に応じてオフする。すなわち、第２のＭＯＳトランジスタは、第１のビット線の電圧に応じて、第２のビット線の充電を停止する。そして、第２のＭＯＳトランジスタが第２のビット線の充電を停止したときの第２のビット線の電圧は、第２のビット線に付加された容量、すなわち、第２のメモリセルに記憶されたデータの値により異なる。したがって、上記構成によれば、充電が停止したときの第２のビット線の電圧は、メモリセルに記憶されたデータによって異なるところ、判定部は、この電圧に基づいて当該データを判定するため、データの誤読み出しを防ぐことができる。
【０００７】
また、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタは、それぞれ、所定の電圧により第１のビット線及び第２のビット線を充電し、判定部は、第１のビット線の充電が停止したときに、第２のメモリセルに記憶されたデータを判定することが好ましい。
【０００８】
上記強誘電体メモリ装置において、第１のＭＯＳトランジスタのドレインに付加される容量は、第２のＭＯＳトランジスタのドレインに付加される容量と異なり、判定部は、第２のビット線の充電が停止したときに、第１のビット線の電圧と第２のビット線の電圧とを比較して、第２のメモリセルに記憶されたデータを判定することが好ましい。
【０００９】
上記構成では、第１のビット線の容量は第２のビット線の容量と異なるので、第１のビット線及び第２のビット線を充電したときの第１のビット線の電圧は第２のビット線の電圧と異なることとなる。したがって、上記構成によれば、第１のビット線の電圧を参照電圧としてデータを判定することができる。したがって、強誘電体メモリ装置がデータを判定するための参照電圧を生成する回路等をこれとは別に有していなくてもよいため、強誘電体メモリ装置の回路規模を抑えることができる。
【００１０】
上記強誘電体メモリ装置において、第１のＭＯＳトランジスタが第１のビット線を充電する電荷量は、第２のＭＯＳトランジスタが第２のビット線を充電する電荷量と略等しいことが好ましい。
【００１１】
上記構成では、第１のビット線及び第２のビット線の充電を停止したときの第１のビット線及び第２のビット線の電圧は、それらに付加される容量に応じて定まることとなる。したがって、上記構成によれば、充電を停止したときの、参照電圧として用いる第１のビット線の電圧を容易に調整できる。
【００１２】
上記強誘電体メモリ装置において、第１のＭＯＳトランジスタの閾値電圧は、第２のＭＯＳトランジスタの閾値電圧と異なり、判定部は、第２のビット線の充電が停止したときに、第１のビット線の電圧と第２のビット線の電圧とを比較して、第２のメモリセルに記憶されたデータを判定することが好ましい。
【００１３】
上記構成では、第１のＭＯＳトランジスタの閾値電圧は、第２のＭＯＳトランジスタの閾値電圧と異なるため、第１のビット線及び第２のビット線を充電したときの第１のビット線の電圧は第２のビット線の電圧と異なることとなる。したがって、上記構成によれば、第１のビット線の電圧を参照電圧としてデータを判定することができる。したがって、強誘電体メモリ装置がデータを判定するための参照電圧を生成する回路等をこれとは別に有していなくてもよいため、強誘電体メモリ装置の回路規模を抑えることができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００１５】
図１は、本発明の強誘電体メモリ装置の一実施形態を示す図である。強誘電体メモリ装置１００は、メモリセルアレイ１１０と、ワード線制御回路１２０と、プレート線制御回路１３０と、プリチャージ回路１６０と、センスアンプ１７０とを備えて構成される。また、強誘電体メモリ装置１００は、ｍ本（ｍは正の整数）のワード線ＷＬ１〜ｍ及びプレート線ＰＬ１〜ｍと、ｎ本（ｎは正の整数）のビット線ＢＬ１〜ｎと、ダミービット線ＤＢＬとを備えて構成される。
【００１６】
メモリセルアレイ１１０は、アレイ状に配置されたｍ×（ｎ＋１）個のメモリセルＭＣを有する。メモリセルＭＣは、ｎ型ＭＯＳトランジスタＴＲと、強誘電体キャパシタＣとを有して構成される。
【００１７】
ｎ型ＭＯＳトランジスタＴＲは、ゲートがワード線ＷＬ１〜ｍのいずれかに接続され、ソースがダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎのいずれかに接続され、ドレインが強誘電体キャパシタＣの一方端に接続されている。すなわち、ｎ型ＭＯＳトランジスタＴＲは、ワード線ＷＬ１〜ｍの電圧に基づいて、強誘電体キャパシタＣの一方端を、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続するか否かを切り換える。
【００１８】
強誘電体キャパシタＣは、他方端がプレート線ＰＬ１〜ｍのいずれかに接続されており、その一方端と他方端との電位差に基づいて、所定のデータを記憶し、また、記憶されたデータに基づいて所定量の電荷をダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに放出する。本実施形態において、強誘電体キャパシタＣは、一方端の電位に対して、他方端の電位が、その抗電圧より高くなった場合にデータ"１"を記憶し、他方端の電位に対して、一方端の電位が、その抗電圧より高くなった場合にデータ"０"を記憶する。
【００１９】
ワード線制御回路１２０は、ワード線ＷＬ１〜ｍに接続されており、ワード線ＷＬ１〜ｍの電圧を制御する。具体的には、ワード線制御回路１２０は、強誘電体メモリ装置１００の外部から供給されたアドレス信号に基づいて、ワード線ＷＬ１〜ｍのうちの所定のワード線ＷＬの電位を、他のワード線ＷＬの電位より高くして、当該所定のワード線ＷＬに接続されたｎ＋１個のメモリセルＭＣを選択する。
【００２０】
プレート線制御回路１３０は、プレート線ＰＬ１〜ｍに接続されており、プレート線ＰＬ１〜ｍの電圧を制御する。具体的には、プレート線制御回路１３０は、アドレス信号に基づいて、プレート線ＰＬ１〜ｍのうちの所定のプレート線ＰＬの電位を、他のプレート線ＰＬの電位より高くして、当該所定のプレート線ＰＬを選択する。
【００２１】
充電制御回路１５０は、ｐ型ＭＯＳトランジスタ１５２〜１５６を有して構成されており、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎを充電する。本実施形態において、充電制御回路１５０は、信号ＰＯＮに基づいて、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの充電を開始し、ダミービット線ＤＢＬの電圧に基づいて、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの充電を終了する。
【００２２】
ｐ型ＭＯＳトランジスタ１５２は、ソースに駆動電圧ＶＣＣが供給されており、ドレインがｐ型ＭＯＳトランジスタ１５４及び１５６のソースに接続されている。また、ｐ型ＭＯＳトランジスタ１５２は、ゲートに信号ＰＯＮが供給されており、信号ＰＯＮの電圧に基づいて、ｐ型ＭＯＳトランジスタ１５４及び１５６のソースにＶＣＣを供給するか否かを切り換える。
【００２３】
ｐ型ＭＯＳトランジスタ１５４は、第１のＭＯＳトランジスタの一例であって、ドレイン及びゲートがダミービット線ＤＢＬに接続されている。すなわち、ｐ型ＭＯＳトランジスタ１５４は、その閾値電圧の絶対値をＶｔｈ１とすると、ソースにＶＣＣが供給されている場合において、ゲートの電圧、すなわち、ダミービット線ＤＢＬの電圧が、ＶＣＣ−Ｖｔｈ１より低い場合にオンし、ＶＣＣ−Ｖｔｈ１より高い場合にオフする。したがって、ｐ型ＭＯＳトランジスタ１５４は、ソースにＶＣＣが供給されている場合において、ダミービット線ＤＢＬの電圧が、ＶＣＣ−Ｖｔｈ１より低い場合にダミービット線ＤＢＬを充電し、ダミービット線ＤＢＬが充電されてその電圧がＶＣＣ−Ｖｔｈを超えると充電を停止する。
【００２４】
ｐ型ＭＯＳトランジスタ１５６は、第２のＭＯＳトランジスタの一例であって、ソースがｐ型ＭＯＳトランジスタ１５２のドレインに接続されており、ドレインがビット線ＢＬ１〜ｎに接続されている。そして、ｐ型ＭＯＳトランジスタ１５６は、ゲートがダミービット線ＤＢＬに接続されており、ダミービット線ＤＢＬの電圧に基づいて、ビット線ＢＬ１〜ｎを充電するか否かを切り換える。すなわち、ｐ型ＭＯＳトランジスタ１５６は、その閾値電圧の絶対値をＶｔｈ２とすると、ソースにＶＣＣが供給されている場合において、ダミービット線ＤＢＬの電圧が、ＶＣＣ−Ｖｔｈ２より低い場合にビット線ＢＬ１〜ｎを充電し、ダミービット線ＤＢＬが充電されてその電圧がＶＣＣ−Ｖｔｈ２を超えると充電を停止する。すなわち、ｐ型ＭＯＳトランジスタ１５６は、ダミービット線ＤＢＬが飽和するまでの時間、ビット線ＢＬ１〜ｎにＶＣＣを供給し、充電する。
【００２５】
プリチャージ回路１６０は、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎにそれぞれ接続されたｎ型ＭＯＳトランジスタ１６２を有して構成される。ｎ型ＭＯＳトランジスタ１６２は、ソースが接地されており、ドレインがダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続されている。また、ｎ型ＭＯＳトランジスタ１６２は、ゲートに供給される信号ＥＱの電圧に基づいて、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎを接地するか否かを切り換える。
【００２６】
センスアンプ１７０は、ｎ型ＭＯＳトランジスタ１７２〜１７６と、ｐ型ＭＯＳトランジスタ１７８〜１８２と、ＮＯＲ回路１８４及び１８６とを有して構成されており、ビット線ＢＬ１〜ｎに接続されたメモリセルＭＣに記憶されたデータを判定する。具体的には、センスアンプ１７０は、カレントミラー型の構成を有しており、入力として受け取るダミービット線ＤＢＬの電圧とビット線ＢＬ１〜ｎの電圧とを比較して、ビット線ＢＬ１〜ｎに接続されたメモリセルＭＣに記憶されたデータを判定する。
【００２７】
すなわち、センスアンプ１７０において、ｎ型ＭＯＳトランジスタ１７４及びｐ型ＭＯＳトランジスタ１８０、並びにｎ型ＭＯＳトランジスタ１７６及びｐ型ＭＯＳトランジスタ１８２はそれぞれ直列に接続され、ｎ型ＭＯＳトランジスタ１７４のゲートにはダミービット線ＤＢＬが接続され、ｎ型ＭＯＳトランジスタ１７６のゲートにはビット線ＢＬ１〜ｎが接続されている。また、ｐ型ＭＯＳトランジスタ１８０及び１８２のゲートは、互いに接続され、さらにｐ型ＭＯＳトランジスタ１８０のドレインに接続されている。
【００２８】
そして、センスアンプ１７０は、ｎ型ＭＯＳトランジスタ１７４のゲートに供給された電圧と、ｎ型ＭＯＳトランジスタ１７６のゲートに供給された電圧とを比較して、ｎ型ＭＯＳトランジスタ１７６及びｐ型ＭＯＳトランジスタ１８２の接続点（ドレイン）の電圧を反転したものを、それぞれ、その比較結果である出力ＯＵＴ−Ｄ及びＯＵＴ−１〜ｎとして、ＮＯＲ回路１８４及び１８６から出力する。
【００２９】
また、ｎ型ＭＯＳトランジスタ１７４及び１７６のソースは、ｎ型ＭＯＳトランジスタ１７２を介して接地されており、ｐ型ＭＯＳトランジスタ１８０及び１８２のソースには、ｐ型ＭＯＳトランジスタ１７８を介してＶＣＣが供給されている。また、ｎ型ＭＯＳトランジスタ１７２のゲートには信号ＳＡＯＮが供給されており、ｐ型ＭＯＳトランジスタ１７８のゲートには、その反転信号である信号／ＳＡＯＮが供給されている。すなわち、ｎ型ＭＯＳトランジスタ１７２及びｐ型ＭＯＳトランジスタ１７８は、信号ＳＡＯＮの電圧に基づいて、センスアンプ１７０を動作させるか否かを制御する。
【００３０】
図２は、本実施形態の強誘電体メモリ装置１００の動作を示すタイミングチャートである。図１及び図２を参照して、ワード線ＷＬ１に接続されたメモリセルＭＣに記憶されたデータを読み出す場合を例に、本実施形態の強誘電体メモリ装置１００の動作について説明する。
【００３１】
以下の例において各信号がＬ論理を示すときの当該信号の電圧は接地電圧であり、各信号がＨ論理を示すときの当該信号電圧は、強誘電体メモリ装置１００の駆動電圧であるＶＣＣ、ＶＤＤ、又はＶＰＰである。なお、各信号の電圧は、これに限られるものではなく、Ｈ論理を示すときの信号の電圧が、Ｌ論理を示すときの信号の電圧より高いものであればよい。
【００３２】
初期状態において、信号ＥＱはＨ論理となっており、各ｎ型ＭＯＳトランジスタ１６２はオンしているため、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎは接地される。また、信号ＰＯＮはＨ論理となっているため、ｐ型ＭＯＳトランジスタ１５２もオフしており、ｐ型ＭＯＳトランジスタ１５４及び１５６のソースにＶＣＣは供給されていない。
【００３３】
まず、ワード線制御回路１２０は、ワード線ＷＬ１の電圧を上昇させて、ワード線ＷＬ１に接続されたメモリセルＭＣを構成するｎ型ＭＯＳトランジスタＴＲをオンさせる。これにより、ワード線ＷＬ１に接続された各メモリセルＭＣを構成する強誘電体キャパシタＣは、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎに接続される。
【００３４】
次に、信号ＥＱがＬ論理となり、ｎ型ＭＯＳトランジスタ１６２はオフし、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎは浮遊状態となる。そして、信号ＰＯＮがＬ論理となり、ｐ型ＭＯＳトランジスタ１５２がオンすると、ｐ型ＭＯＳトランジスタ１５４及び１５６のソースにＶＣＣが供給される。これにより、電圧が０Ｖであったダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎは、ｐ型ＭＯＳトランジスタ１５４及び１５６を介して電流が供給され、充電される。
【００３５】
そして、ダミービット線ＤＢＬが充電されて、その電位が上昇してＶＣＣ−Ｖｔｈ１を超えると、ｐ型ＭＯＳトランジスタ１５４はオフし、ダミービット線ＤＢＬへの充電を停止する。また、本実施形態において、ｐ型ＭＯＳトランジスタ１５６の閾値電圧Ｖｔｈ２は、ｐ型ＭＯＳトランジスタ１５４の閾値電圧Ｖｔｈ１と略等しいため、ｐ型ＭＯＳトランジスタ１５６は、ｐ型ＭＯＳトランジスタ１５４がオフするタイミングと略同じタイミングでオフする。すなわち、ｐ型ＭＯＳトランジスタ１５４及び１５６がそれぞれダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎを充電する充電時間も略等しい。また、本実施形態においてｐ型ＭＯＳトランジスタ１５４及び１５６はカレントミラーを構成しており、ｐ型ＭＯＳトランジスタ１５４及び１５６が充電を開始してから停止するまでの間に、ｐ型ＭＯＳトランジスタ１５４及び１５６を流れる電流量は略等しい。したがって、この充電時間において、ダミービット線ＤＢＬに蓄積された電荷とビット線ＢＬ１〜ｎに蓄積された電荷は略等しい。
【００３６】
そして、各メモリセルＭＣに記憶されたデータの値に応じて、各ビット線ＢＬ１〜ｎに付加される容量は異なるので、充電されたビット線ＢＬ１〜ｎの電圧は、接続されたメモリセルＭＣに記憶されたデータの値に応じて異なる。具体的には、データ“１”が記憶されたメモリセルＭＣの容量は、データ“０”が記憶されたメモリセルＭＣの容量より大きいので、ビット線ＢＬ１の電圧は、それに接続されたメモリセルＭＣがデータ“１”を記憶している場合には電圧Ｖ１まで上昇し（図中実線）、データ“０”を記憶している場合には電圧Ｖ１より高い電圧Ｖ２まで上昇する（図中点線）。すなわち、ビット線ＢＬ１に接続されたメモリセルＭＣに記憶されたデータに応じて、ビット線ＢＬ１の電圧に電位差が生じる。
【００３７】
さらに、本実施形態において、ダミービット線ＤＢＬとそれに接続されたメモリセルＭＣの容量の和は、ビット線ＢＬ１〜ｎとデータ“１”を記憶している場合のメモリセルＭＣの容量の和と、ビット線ＢＬ１〜ｎとデータ“０”を記憶している場合のメモリセルＭＣの容量の和との間になるように調整されている。例えば、ダミービット線ＤＢＬに接続されたメモリセルＭＣが常にデータ“１”を記憶しており、容量が大きい場合、ダミービット線ＤＢＬの容量はビット線ＢＬ１〜ｎの容量より小さくなるよう調整されている。したがって、充電後のダミービット線ＤＢＬの電圧である電圧Ｖ３＝ＶＣＣ−Ｖｔｈ１は、Ｖ１とＶ２との間の電圧となる。一方、ダミービット線ＤＢＬに接続されたメモリセルＭＣが常にデータ“０”を記憶しており、容量が小さい場合、ダミービット線ＤＢＬの容量はビット線ＢＬ１〜ｎの容量より大きくなるよう調整されている。この場合も同様に、充電後のダミービット線ＤＢＬの電圧である電圧Ｖ３＝ＶＣＣ−Ｖｔｈ１は、Ｖ１とＶ２との間の電圧となる。
【００３８】
そして、ビット線ＢＬ１〜ｎの電圧が十分に上昇した後、ＳＡＯＮをＨ論理とし、センスアンプ１７０を動作させると、センスアンプ１７０は、ダミービット線ＤＢＬの電圧とビット線ＢＬ１〜ｎの電圧とを比較して、その比較結果を出力ＯＵＴ−１〜ｎとして出力する。具体的には、ビット線ＢＬ１〜ｎの電圧がダミービット線ＤＢＬの電圧より高い場合には、ｎ型ＭＯＳトランジスタ１７６に流れる電流は、そのドレインの電圧、すなわち、ＮＯＲ回路１８６の一方の入力の電圧が低下することでｐ型ＭＯＳトランジスタ１８２を流れる電流とつりあい、当該ビット線に接続されたメモリセルＭＣに記憶されたデータが“１”であると判定される。一方、ビット線ＢＬ１〜ｎの電圧がダミービット線ＤＢＬの電圧より低い場合には、ｎ型ＭＯＳトランジスタ１７６に流れる電流は、ＮＯＲ回路１８６の当該入力の電圧が上昇することでｐ型ＭＯＳトランジスタ１８２を流れる電流とつりあい、当該ビット線に接続されたメモリセルＭＣに記憶されたデータは“０”であると判定される。
【００３９】
以上の動作により、強誘電体メモリ装置１００において、メモリセルＭＣに記憶されたデータが読み出される。
【００４０】
本実施形態によれば、充電が停止したときのビット線ＢＬ１〜ｎの電圧は、メモリセルＭＣに記憶されたデータによって異なるところ、センスアンプ１７０は、この電圧に基づいて当該データを判定するため、データの誤読み出しを防ぐことができる。
【００４１】
また、本実施形態によれば、ダミービット線ＤＢＬの電圧を参照電圧として、ビット線ＢＬ１〜ｎに接続されたメモリセルＭＣに記憶されたデータを判定することができる。したがって、強誘電体メモリ装置１００がデータを判定するための参照電圧を生成する回路等をこれとは別に有していなくてもよいため、強誘電体メモリ装置１００の回路規模を抑えることができる。
【００４２】
また、本実施形態では、ダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの充電を停止したときのダミービット線ＤＢＬ及びビット線ＢＬ１〜ｎの電圧は、それらに付加される容量に応じて定まることとなる。したがって、本実施形態によれば、充電を停止したときの、参照電圧として用いるダミービット線ＤＢＬの電圧を容易に調整できる。
【００４３】
なお、本実施形態ではダミービット線ＤＢＬとビット線ＢＬ１〜ｎの容量を異なるよう設定し、ｐ型ＭＯＳトランジスタ１５４の閾値電圧Ｖｔｈ１とｐ型ＭＯＳトランジスタ１５６の閾値電圧Ｖｔｈ２とを略等しくする形態について説明したが、当該容量は略等しくし、ｐ型ＭＯＳトランジスタ１５４の閾値電圧Ｖｔｈ１とｐ型ＭＯＳトランジスタ１５６の閾値電圧Ｖｔｈ２とを異なるように設定する構成においても同等の効果を得ることができる。
【００４４】
例えば、ダミービット線ＤＢＬに接続されたメモリセルＭＣが常にデータ“１”を記憶している場合、ｐ型ＭＯＳトランジスタ１５４の閾値電圧Ｖｔｈ１の絶対値をｐ型ＭＯＳトランジスタ１５６の閾値電圧Ｖｔｈ２の絶対値より小さく設定することで、充電後のダミービット線ＤＢＬの電圧である電圧Ｖ３＝ＶＣＣ−Ｖｔｈ１は、Ｖ１とＶ２との間の電圧となる。一方、ダミービット線ＤＢＬに接続されたメモリセルＭＣが常にデータ“０”を記憶している場合、ｐ型ＭＯＳトランジスタ１５４の閾値電圧Ｖｔｈ１の絶対値をｐ型ＭＯＳトランジスタ１５６の閾値電圧Ｖｔｈ２の絶対値より大きく設定することで、充電後のダミービット線ＤＢＬの電圧である電圧Ｖ３＝ＶＣＣ−Ｖｔｈ１は、Ｖ１とＶ２との間の電圧となる。
【００４５】
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００４６】
【図１】本発明の強誘電体メモリ装置の一実施形態を示す図である。
【図２】本実施形態の強誘電体メモリ装置１００の動作を示すタイミングチャートである。
【符号の説明】
【００４７】
１００・・・強誘電体メモリ装置、１１０・・・メモリセルアレイ、１２０・・・ワード線制御回路、１３０・・・プレート線制御回路、１５０・・・充電制御回路、１６０・・・プリチャージ回路、１７０・・・センスアンプ
【図１】
2006164382.tif 000003
【図２】
2006164382.tif 000004