(57)【要約】【課題】  周波数とタイミングの切り替えが容易で、動作ノイズの少ないクロック信号を選択することができるクロック制御回路を提供する。【解決手段】  マスタクロック信号ＣＬＫをその立下がりのタイミングで分周して分周クロック信号ＤＣＫを生成する分周部（２１〜２４）と、マスタクロック信号ＣＬＫの立上がりのタイミングでｎ逓倍し、ｎ番目のクロックパルスを間引いて逓倍クロック信号ＭＣ１を生成する逓倍部（２５〜２９）と、逓倍クロック信号ＭＣ１から派生された各種のタイミングの逓倍クロック信号、または分周クロック信号ＤＣＫの内から、選択信号ＳＬ１〜ＳＬ３に従ってバスクロック信号ＢＣＫを選択し、プロセッサ１１等に供給する選択部（３０〜３５）を設ける。【選択図】      図１
2006302056.tif 000002
【特許請求の範囲】
【請求項１】
外部から与えられるマスタクロック信号に基づいて入出力動作を行う入出力回路及びプログラムに従って制御を行うプロセッサを含む半導体集積回路内に設けられ、前記マスタクロック信号に基づいて前記プロセッサの動作の基準となるバスクロック信号を生成するクロック制御回路であって、
前記マスタクロック信号の立下がりのタイミングに従って該マスタクロック信号を分周して分周クロック信号を生成する分周部と、
前記マスタクロック信号の周波数をｎ（但し、ｎは３以上の整数）逓倍して該マスタクロック信号の立上がりのタイミングに同期した逓倍信号を生成する逓倍器と、
前記マスタクロック信号の立上がり毎にリセットされ、前記逓倍信号の立上がり毎に１ずつカウントアップするカウンタと、
前記カウンタのカウント値がｎ−１未満の時は“Ｌ”レベルの比較結果信号を出力し、該カウント値がｎ−１の時は該比較結果信号を“Ｈ”レベルにする比較器と、
前記比較結果信号と前記逓倍信号の論理和を逓倍クロック信号として出力する論理和ゲートと、
選択信号に従って、前記分周クロック信号または前記逓倍クロック信号のいずれか一方を選択して前記バスクロック信号として出力するセレクタとを、
備えたことを特徴とするクロック制御回路。
【請求項２】
外部から与えられるマスタクロック信号に基づいて入出力動作を行う入出力回路及びプログラムに従って制御を行うプロセッサを含む半導体集積回路内に設けられ、前記マスタクロック信号に基づいて前記プロセッサの動作の基準となるバスクロック信号を生成するクロック制御回路であって、
前記マスタクロック信号の立下がりのタイミングに従って該マスタクロック信号を分周して分周クロック信号を生成する分周部と、
前記マスタクロック信号の周波数をｎ（但し、ｎは３以上の整数）逓倍して該マスタクロック信号の立上がりのタイミングに同期した逓倍信号を生成する逓倍器と、
前記マスタクロック信号の立上がり毎にリセットされ、前記逓倍信号の立上がり毎に１ずつカウントアップするカウンタと、
前記カウンタのカウント値がｎ−１未満の時は“Ｌ”レベルの比較結果信号を出力し、該カウント値がｎ−１の時は該比較結果信号を“Ｈ”レベルにする比較器と、
前記比較結果信号と前記逓倍信号の論理和を出力する論理和ゲートと、
第１の選択信号に従って、前記論理和ゲートの出力信号または前記逓倍信号のいずれか一方を選択して逓倍バスクロック信号として出力する第１のセレクタと
第２の選択信号に従って、前記分周クロック信号または前記逓倍クロック信号のいずれか一方を選択して前記バスクロック信号として出力する第２のセレクタとを、
備えたことを特徴とするクロック制御回路。
【請求項３】
外部から与えられるマスタクロック信号に基づいて入出力動作を行う入出力回路及びプログラムに従って制御を行うプロセッサを含む半導体集積回路内に設けられ、前記マスタクロック信号に基づいて前記プロセッサの動作の基準となるバスクロック信号を生成するクロック制御回路であって、
前記マスタクロック信号の立下がりのタイミングに従って該マスタクロック信号を分周して分周クロック信号を生成する分周部と、
前記マスタクロック信号の周波数をｎ（但し、ｎは３以上の整数）逓倍して該マスタクロック信号の立上がりのタイミングに同期した逓倍信号を生成する逓倍器と、
前記マスタクロック信号の立上がり毎にリセットされ、前記逓倍信号の立上がり毎に１ずつカウントアップするカウンタと、
前記カウンタのカウント値がｎ−１未満の時は“Ｌ”レベルの比較結果信号を出力し、該カウント値がｎ−１の時は該比較結果信号を“Ｈ”レベルにする比較器と、
前記比較結果信号と前記逓倍信号の論理和を出力する論理和ゲートと、
第１の選択信号に従って、前記論理和ゲートの出力信号または前記逓倍信号のいずれか一方を選択して出力する第１のセレクタと、
第２の選択信号に従って、前記第１のセレクタの出力信号またはこの出力信号を反転した信号のいずれか一方を選択して逓倍クロック信号として出力する第２のセレクタと、
第３の選択信号に従って、前記分周クロック信号または前記逓倍クロック信号のいずれか一方を選択して前記バスクロック信号として出力する第３のセレクタとを、
備えたことを特徴とするクロック制御回路。
【請求項４】
前記プロセッサによって前記分周器に対する分周数、前記逓倍器に対する逓倍数または前記選択信号を設定するためのレジスタを備えたことを特徴とする請求項１、２または３記載のクロック制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のクロックを有する半導体集積回路内のクロック制御回路に関するものである。
【背景技術】
【０００２】
【特許文献１】特開２００２−２１５５７号公報
【０００３】
図２は、上記特許文献１に記載された従来のデータ保持回路の構成図である。
このデータ保持回路は、クロック信号ＣＫ１の立上がりでデータ信号Ｄ１ｉを保持して出力するＤラッチ１、このクロック信号ＣＫ１の立下がりでデータ信号Ｄ２ｉを保持して出力するＤラッチ２、クロック信号ＣＫ２の立上がりでデータ信号Ｄ３ｉを保持して出力するＤラッチ３、及びこのクロック信号ＣＫ２の立下がりでデータ信号Ｄ４ｉを保持して出力するＤラッチ４を備えている。これらのＤラッチ１〜４に保持された信号は、それぞれバッファを介してデータ信号Ｄ１〜Ｄ４として出力されるようになっている。
【０００４】
一方、クロック信号ＣＫ１，ＣＫ２は、基準クロック出力回路５で生成された基準クロック信号ＣＫを、それぞれ立上がりのタイミングと立下がりのタイミングで１／２に分周するフリップフロップ６，７で生成されるようになっている。
【０００５】
このデータ保持回路では、Ｄラッチ１〜４がそれぞれ異なるタイミングでデータ信号の保持動作を行うので、ラッチに伴って発生するノイズの時間が分散される。これにより、同一のタイミングでＤラッチ１〜４が一斉に動作する場合に比べてノイズの大きさが小さくなり、ノイズによる誤動作の影響を低減することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記データ保持回路では、次のような課題があった。
（１）  データ信号の速度に比べて高速な基準クロック信号が必要になり、消費電力が大きくなる。
（２）  複数のクロック供給経路が必要になり、クロック信号のスキュー合わせのためにレイアウトが難しくなる。
（３）  複数のクロック供給経路を切り替える場合、その回路構成が複雑で規模が大きくなる。
【０００７】
本発明は、高速な基準クロック信号を必要とせず、周波数とタイミングの切り替えが容易で、動作ノイズの少ないクロック信号を選択することができるクロック制御回路を提供すること目的としている。
【課題を解決するための手段】
【０００８】
本発明は、外部から与えられるマスタクロック信号に基づいて入出力動作を行う入出力回路及びプログラムに従って制御を行うプロセッサを含む半導体集積回路内に設けられ、前記マスタクロック信号に基づいて前記プロセッサの動作の基準となるバスクロック信号を生成するクロック制御回路において、前記マスタクロック信号の立下がりのタイミングに従って該マスタクロック信号を分周して分周クロック信号を生成する分周部と、前記マスタクロック信号の周波数をｎ（但し、ｎは３以上の整数）逓倍して該マスタクロック信号の立上がりのタイミングに同期した逓倍信号を生成する逓倍器と、前記マスタクロック信号の立上がり毎にリセットされ、前記逓倍信号の立上がり毎に１ずつカウントアップするカウンタと、前記カウンタのカウント値がｎ−１未満の時は“Ｌ”レベルの比較結果信号を出力し、該カウント値がｎ−１の時は該比較結果信号を“Ｈ”レベルにする比較器と、前記比較結果信号と前記逓倍信号の論理和を逓倍クロック信号として出力する論理和ゲートと、選択信号に従って、前記分周クロック信号または前記逓倍クロック信号のいずれか一方を選択して前記バスクロック信号として出力するセレクタとを備えたことを特徴としている。
【発明の効果】
【０００９】
本発明では、マスタクロック信号の立下がりのタイミングでこのマスタクロック信号を分周して分周クロック信号を生成する分周部を有しているので、分周クロック信号の立上がりとマスタクロック信号の立上がりのタイミングが一致することはない。
【００１０】
また、マスタクロック信号をｎ逓倍した逓倍信号をカウントするカウンタと、そのカウント値がｎ−１の時に比較結果信号を“Ｈ”レベルにする比較器と、これらの比較結果信号と逓倍信号の論理和を逓倍クロック信号として出力する論理和ゲートを有している。これにより、逓倍クロック信号の立上がりとマスタクロック信号の立上がりのタイミングが一致することはない。更に、分周クロック信号と逓倍クロック信号のいずれか一方を、選択信号によってバスクロック信号として選択することができる。
【００１１】
従って、マスタクロック信号に基づいて入出力動作を行う入出力回路と、バスクロック信号に基づいて動作するプロセッサ等の動作タイミングが分散されるので、クロックに同期した動作によるノイズの大きさが小さくなり、ノイズによる誤動作の影響を低減することができるという効果がある。
【００１２】
また、高速な基準クロック信号を必要としないので、消費電力の増加を抑制することができる。更に、プロセッサ等に供給するバスクロック信号は１種類であるので、複数のクロック供給経路やそれを切り替えるための回路が不要であり、回路構成を簡素化することができる。
【発明を実施するための最良の形態】
【００１３】
第１の選択信号に従って、論理和ゲートの出力信号または逓倍信号のいずれか一方を選択して出力する第１のセレクタと、第２の選択信号に従って、第１のセレクタの出力信号またはこの出力信号を反転した信号のいずれか一方を選択して逓倍クロック信号として出力する第２のセレクタを設ける。これにより、４種類のタイミングを有するクロック信号の中から、逓倍クロック信号を選択することができるので、誤動作の少ないタイミングのクロック信号を容易に選択することができる。更に、分周数、逓倍数、選択信号等をプロセッサから設定するためのレジスタを設けることにより、プログラムによって最適な状態を設定することができる。
【００１４】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１５】
図１は、本発明の実施例を示すクロック制御回路の構成図である。
このクロック制御回路２０は、半導体集積回路内に設けられ、外部から与えられるマスタクロック信号ＣＬＫに基づいてこの半導体集積回路の内部で用いるバスクロック信号ＢＣＫを生成するものである。
【００１６】
半導体集積回路は、クロック制御回路２０の他、図示しないメモリ等に格納されたプログラムに従って全体の制御を行うプロセッサ（ＣＰＵ）１１、外部装置との間で入出力動作を行う入出力回路（Ｉ／Ｏ）１２、及びクロック制御回路２０に対してクロックの設定を行うクロック設定回路１３等を有している。プロセッサ１１、入出力回路１２及びクロック設定回路１３等は、内部バス１４を介して接続されると共に、クロック制御回路２０から、動作タイミングの基準となるバスクロック信号ＢＣＫが与えられるようになっている。
【００１７】
入出力回路１２には、外部装置との間でデータ転送を行うために必要な周波数のマスタクロック信号ＣＬＫが、外部から与えられるようになっている。また、クロック設定回路１３は、プロセッサ１１から与えられるクロック制御回路２０に対する設定内容を保持するための設定レジスタ１３ａを有している。
【００１８】
クロック制御回路２０は、外部から与えられるマスタクロック信号ＣＬＫを分周して分周クロック信号を生成する分周部、マスタクロック信号ＣＬＫを逓倍て逓倍クロック信号を生成する逓倍部、及び分周クロック信号または逓倍クロック信号の一方を選択してバスクロック信号ＢＣＫとして出力する選択部で構成されている。
【００１９】
分周部は、インバータ２１、分周器（ＤＩＶ）２２、データ保持レジスタ２３、及びセレクタ（ＳＥＬ）２４で構成されている。
【００２０】
インバータ２１は、外部から与えられるマスタクロック信号ＣＬＫを反転して分周器２２へ与えるものである。分周器２２は、例えば２桁の２進カウンタで構成され、インバータ２１の出力信号／ＣＬＫがレベル“Ｌ”からレベル“Ｈ”へ立上がった（即ち、マスタクロック信号ＣＬＫが立下がった）タイミングでマスタクロック信号ＣＬＫを分周し、それぞれマスタクロック信号ＣＬＫの１／１，１／２，１／４，１／８の周波数を有する分周クロック信号ＤＣ１，ＤＣ２，ＤＣ３，ＤＣ４を出力するものである。
【００２１】
データ保持レジスタ２３は、設定レジスタ１３ａから与えられる分周値ＤＮを、分周クロック信号ＤＣ４の立上がりのタイミングで保持して出力するものである。データ保持レジスタ２３の出力側は、セレクタ２４の選択端子に接続されている。セレクタ２４は、データ保持レジスタ２３から与えられる分周値ＤＮに従って、分周器２２から出力される分周クロック信号ＤＣ１，ＤＣ２，ＤＣ３，ＤＣ４の内のいずれか１つを選択し、分周クロック信号ＤＣＫとして出力するものである。
【００２２】
逓倍部は、逓倍器（ＰＬＬ）２５、リセットパルス回路２６、カウンタ（ＣＮＴ）２７、比較器（ＣＭＰ）２８、及び論理和ゲート（ＯＲ）２９で構成されている。
【００２３】
逓倍器２５は、例えば位相固定ループ回路で構成され、マスタクロック信号ＣＬＫを入力とし、このマスタクロック信号ＣＬＫの周波数を、設定レジスタ１３ａから与えられる逓倍値ＭＮに従って逓倍し（但し、逓倍値ＭＮ＋１倍の周波数を出力）、立上がりのタイミングがマスタクロック信号ＣＬＫの立上がりに一致した逓倍クロック信号ＭＣを生成するものである。
【００２４】
リセットパルス回路２６は、比較結果信号ＣＰが一致した状態を受けてリセットパルスＲＰを生成し、リセット信号としてカウンタ２７に与えるものである。
【００２５】
カウンタ２７は、逓倍器２５から与えられる逓倍クロック信号ＭＣの立上がりのタイミングで、１ずつカウントアップして、そのカウント値ＣＮを出力するものである。なお、カウンタ２７は、リセットパルスＲＰが与えられたときには、カウント値ＣＮを０に戻すようになっている。カウント値ＣＮは、比較器２８に与えられるようになっている。
【００２６】
比較器２８は、カウンタ２７から出力されるカウント値ＣＮと設定レジスタ１３ａから与えられる逓倍値ＭＮとを比較し、カウント値ＣＮが逓倍値ＭＮよりも小さい時には“Ｌ”の比較結果信号ＣＰを出力し、カウント値ＣＮが逓倍値ＭＮと同じかそれよりも大きくなった時に“Ｈ”の比較結果信号ＣＰを出力するものである。
【００２７】
論理和ゲート２９は、比較器２８から出力される比較結果信号ＣＰと、逓倍器２５から出力される逓倍クロック信号ＭＣの論理和をとって、逓倍クロック信号ＭＣ１として出力するものである。
【００２８】
選択部は、セレクタ３０，３１，３５、インバータ３２、データラッチ３３、及び同期切替制御部３４で構成されている。
【００２９】
セレクタ３０は、設定レジスタ１３ａから与えられる選択信号ＳＬ１に従って、逓倍器２５から与えられる逓倍クロック信号ＭＣと論理和ゲート２９から出力される逓倍クロック信号ＭＣ１の内のいずれか一方を選択し、逓倍クロック信号ＭＣ２として出力するものである。例えば、選択信号ＳＬ１が“Ｌ”のときは逓倍クロック信号ＭＣが選択され、“Ｈ”のときは逓倍クロック信号ＭＣ１が選択されるようになっている。
【００３０】
セレクタ３１は、設定レジスタ１３ａから与えられる選択信号ＳＬ２に従って、セレクタ３０から出力される逓倍クロック信号ＭＣ２、またはこの逓倍クロック信号ＭＣ２をインバータ３２で反転した信号／ＭＣ２を選択し、逓倍クロック信号ＭＣＫとして出力するものである。例えば、選択信号ＳＬ２が“Ｌ”のときは逓倍クロック信号ＭＣ２が選択され、“Ｈ”のときは信号／ＭＣ２が選択されるようになっている。
【００３１】
データラッチ３３は、設定レジスタ１３ａから与えられる選択信号Ｍ／Ｄを、クロック設定回路１３から与えられるストローブ信号ＳＴＢに従って保持して出力するものである。選択信号Ｍ／Ｄは、例えば分周クロック信号を選択するときに“Ｌ”に設定され、逓倍クロック信号を選択するときに“Ｈ”に設定される信号である。データラッチ３３の出力側は、同期切替制御部３４に与えられている。
【００３２】
同期切替制御部３４は、クロック設定回路１３から任意のタイミングで与えられる選択信号Ｍ／Ｄを、分周クロック信号ＤＣＫと逓倍クロック信号ＭＣＫに同期した選択信号ＳＬ３に補正するものである。選択信号ＳＬ３は、セレクタ３５の選択端子に与えられるようになっている。
【００３３】
セレクタ３５は、同期切替制御部３４から与えられる選択信号ＳＬ３に従って、分周クロック信号ＤＣＫまたは逓倍クロック信号ＭＣＫを選択し、バスクロック信号ＢＣＫとして出力するものである。例えば、選択信号ＳＬ３が“Ｌ”のときは分周クロック信号ＤＣＫが選択され、“Ｈ”のときは逓倍クロック信号ＭＣＫが選択されるようになっている。セレクタ３５から出力されるバスクロック信号ＢＣＫは、プロセッサ１１、入出力回路１２、及びクロック設定回路１３等に与えられるようになっている。
【００３４】
図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。
【００３５】
ここでは、設定レジスタ１３ａに設定された分周値ＤＮは２進数の“０１”、逓倍値ＭＮは２進数の“１１”であるとする。
【００３６】
マスタクロック信号ＣＬＫは、インバータ２１で反転されて分周器２２に与えられる。これにより、分周器２２から、マスタクロック信号ＣＬＫと同じ周波数の分周クロック信号ＤＣ１と、１／２の周波数の分周クロック信号ＤＣ２と、１／４の周波数の分周クロック信号ＤＣ３と、１／８の周波数の分周クロック信号ＤＣ４が出力されてセレクタ２４に与えられる。
【００３７】
分周値ＤＮはデータ保持レジスタ２３に与えられ、分周クロック信号ＤＣ４の立上がりのタイミングでこのデータ保持レジスタ２３に保持される。従って、データ保持レジスタ２３に２進数の“０１”が保持され、セレクタ２４の選択信号として与えられる。これにより、セレクタ２４で分周クロック信号ＤＣ２が選択され、このセレクタ２４から分周クロック信号ＤＣＫとして出力される。
【００３８】
更に、マスタクロック信号ＣＬＫは、逓倍器２５とリセットパルス回路２６に与えられる。これにより、逓倍部２５では、周波数がマスタクロック信号ＣＬＫの４倍で、このマスタクロック信号ＣＬＫの立上がりと同時に立上がる逓倍クロック信号ＭＣが生成される。また、リセットパルス回路２６では、逓倍クロック信号ＭＣの立上がりに同期してリセットパルスＲＰが生成される。逓倍クロック信号ＭＣとリセットパルスＲＰは、カウンタ２７に与えられる。これにより、カウンタ２７から出力されるカウント値ＣＮは、マスタクロック信号ＣＬＫの立上がりで“０”となり、その後、逓倍クロック信号ＭＣの立上がり毎に、“１”，“２”，“３”と１ずつ増加する。そして、マスタクロック信号ＣＬＫが再び立上がると、カウント値ＣＮは“０”に戻る。なお、カウンタは通常、カウント値が０から開始するので、実際のパルス数よりも１だけ小さなカウント値となる。
【００３９】
カウント値ＣＮと逓倍値ＭＮは、比較器２８に与えられて比較される。これにより、カウント値ＣＮが“０”〜“２”のとき比較結果信号ＣＰは“Ｌ”となり、このカウント値ＣＮが“３”のとき比較結果信号ＣＰは“Ｈ”となる。比較結果信号ＣＰと逓倍クロック信号ＭＣは、論理和ゲート２９によって論理和がとられ、この論理和ゲート２９から逓倍クロック信号ＭＣ１が出力される。
【００４０】
これにより、逓倍クロック信号ＭＣ１の周波数（但し、各パルス幅が同一ではないので、厳密には周波数とは呼べない）は、マスタクロック信号ＣＬＫの３倍となる。また、マスタクロック信号ＣＬＫの立上がり時には、逓倍クロック信号ＭＣ１は“Ｈ”となっており、マスタクロック信号ＣＬＫと逓倍クロック信号ＭＣ１の立上がりのタイミングが一致しないようになっている。なお、各パルス幅が同一でなくても、クロック信号の立上がりや立下がりのタイミングで動作する回路では、動作上の問題は生じない。
【００４１】
一方、設定レジスタ１３ａに選択信号Ｍ／Ｄが設定されると、これに伴ってクロック設定回路１３からストローブ信号ＳＴＢが出力される。これにより、データラッチ３３に選択信号Ｍ／Ｄが保持され、同期切替制御部３４に与えられる。同期切替制御部３４では、データラッチ３３から与えられる選択信号Ｍ／Ｄの変化を検出したときに、分周クロック信号ＤＣＫまたは逓倍クロック信号ＭＣＫに同期したタイミングとなるように、この選択信号Ｍ／Ｄの変化タイミングを補正し、選択信号ＳＬ３としてセレクタ３５に与える。
【００４２】
例えば、選択信号Ｍ／Ｄが、分周クロック信号ＤＣＫを選択する“Ｌ”から、逓倍クロック信号ＭＣＫを選択する“Ｈ”に変化したときには、分周クロック信号ＤＣＫが“Ｈ”で、逓倍クロック信号ＭＣＫが“Ｌ”から“Ｈ”に変化したタイミングで、選択信号ＳＬ３を“Ｌ”から“Ｈ”に切り替える。また、選択信号Ｍ／Ｄが、逓倍クロック信号ＭＣＫを選択する“Ｈ”から分周クロック信号ＤＣＫを選択する“Ｌ”に変化したときには、逓倍クロック信号ＭＣＫが“Ｈ”で、分周クロック信号ＤＣＫが“Ｌ”から“Ｈ”に変化したタイミングで、選択信号ＳＬ３を“Ｈ”から“Ｌ”に切り替える。これにより、セレクタ３５では、分周クロック信号ＤＣＫまたは逓倍クロック信号ＭＣＫに同期して、これらの分周クロック信号ＤＣＫ及び逓倍クロック信号ＭＣＫの一方が選択されて切り替えられ、バスクロック信号ＢＣＫとして出力される。
【００４３】
セレクタ３０では、設定レジスタ１３ａに設定された選択信号ＳＬ１に従って、逓倍クロック信号ＭＣと逓倍クロック信号ＭＣ１の内の一方が選択されて逓倍クロック信号ＭＣ２として出力される。更に、セレクタ３１では、設定レジスタ１３ａに設定された選択信号ＳＬ２に従って、逓倍クロック信号ＭＣ２とこれを反転した信号／ＭＣ２の内の一方が選択されて逓倍クロック信号ＭＣＫとして出力される。従って、選択信号ＳＬ１，ＳＬ２の組み合わせにより、４種類の逓倍クロック信号の内のいずれか１つを選択することができる。
【００４４】
このように、本実施例のクロック制御回路２０は、マスタクロック信号ＣＬＫの立上がりのタイミングが異なるバスクロック信号ＢＣＫを生成して、プロセッサ１１や入出力回路１２に与えるようにしているため、プロセッサ１１と入出力回路１２が同一のタイミングで動作することがなくなり、瞬間的な電圧降下による電圧マージンの低下や、回路内部のトランジスタの同時スイッチングによるノイズ発生と、これに伴う誤動作の影響を低減することができるという利点がある。
【００４５】
また、高速な基準クロック信号を必要とせず、簡単な回路構成で周波数とタイミングの切り替えを容易に行うことができるという利点がある。
【００４６】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  分周器２２で生成する分周クロック信号ＤＣの種類と数は、例示したものに限定されず任意である。
（ｂ）  逓倍器２５で生成可能な逓倍クロック信号ＭＣの逓倍数は、例示したものに限定されず任意である。
（ｃ）  分周値ＤＮ、逓倍値ＭＮ、及び選択信号ＳＬ１，ＳＬ２は、設定レジスタ１３ａから与えずに、外部端子から与えることもできる。
（ｄ）  初期設定後に分周値ＤＮを変更する必要が無い場合には、データ保持レジスタ２３を削除して、分周値ＤＮをセレクタ２４に直接与えるようにしても良い。
（ｅ）  初期設定後に選択信号Ｍ／Ｄを切り替える必要が無い場合には、データラッチ３３及び同期切替制御部３４を削除して、選択信号Ｍ／Ｄをセレクタ３５に直接与えるようにしても良い。
（ｆ）  セレクタ３０，３１を削除して、論理和ゲート２９から出力される逓倍クロックＭＣ１をセレクタ３５に直接与えるようにしても良い。
（ｇ）  セレクタ３０を削除して、論理和ゲート２９から出力される逓倍クロックＭＣ１をセレクタ３１に直接与えるようにしても良い。
（ｈ）  セレクタ３１を削除して、セレクタ３０から出力される逓倍クロックＭＣ２をセレクタ３５に直接与えるようにしても良い。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施例を示すクロック制御回路の構成図である。
【図２】従来のデータ保持回路の構成図である。
【図３】図１の動作を示す信号波形図である。
【符号の説明】
【００４８】
１１    プロセッサ
１２    入出力回路
１３    クロック設定回路
１３ａ    設定レジスタ
２０    クロック制御回路
２１，３２    インバータ
２２    分周器
２３    データ保持レジスタ
２４，３０，３１，３５    セレクタ
２５    逓倍器
２６    リセットパルス回路
２７    カウンタ
２８    比較器
２９    論理和ゲート
３３    データラッチ
３４    同期切替制御部
【図１】
2006302056.tif 000003
【図２】
2006302056.tif 000004
【図３】
2006302056.tif 000005