(57)【要約】【課題】  クロックスキューを低減し、動作マージンを十分に確保することが可能な半導体集積回路を提供する。【解決手段】  遅延回路８による遅延時間ＤＬ１とクロックツリー１１による遅延時間ＤＬ１１との和が、遅延回路９による遅延時間ＤＬ２とクロックツリー１２による遅延時間ＤＬ１２との和と等しくなるように、遅延回路８，９の遅延時間ＤＬ１，ＤＬ２が調整される。このように、予め任意に遅延時間をプログラムすることができるプログラマブル遅延回路８，９を設けたことによって、機能ブロック３，４に供給される内部電源電圧Ｖ１，Ｖ２の差が大きい場合でも、機能ブロック３，４間のクロックスキューを低減することができる。したがって、低消費電力の半導体集積回路において、クロックスキューを低減することができ、動作マージンを十分に確保することが可能になる。【選択図】        図１
2006287163.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路であって、
互いに異なる第１および第２の電源電圧を供給する電圧供給部、
第１および第２のクロック信号を生成するクロック発生回路、
前記第１のクロック信号を予め設定された第１の遅延時間だけ遅延させて出力する第１の遅延回路、
前記第２のクロック信号を予め設定された第２の遅延時間だけ遅延させて出力する第２の遅延回路、
前記第１の電源電圧によって駆動され、前記第１の遅延回路からのクロック信号を第３の遅延時間だけ遅延させる第１のクロックツリーと、前記第１のクロックツリーによって遅延されたクロック信号に同期して動作し、データ信号を送信する第１の論理回路とを含む第１の機能ブロック、および
前記第２の電源電圧によって駆動され、前記第２の遅延回路からのクロック信号を第４の遅延時間だけ遅延させる第２のクロックツリーと、前記第２のクロックツリーによって遅延されたクロック信号に同期して動作し、前記第１の論理回路から送信されたデータ信号を受ける第２の論理回路とを含む第２の機能ブロックを備え、
前記第１の遅延時間と前記第３の遅延時間の和と、前記第２の遅延時間と前記第４の遅延時間の和とが等しくなるように、前記第１および第２の遅延時間が予め設定される、半導体集積回路。
【請求項２】
前記第１および第２の遅延回路は、それぞれ前記第１および第２の遅延時間を予め任意にプログラムすることが可能なプログラマブル遅延回路である、請求項１に記載の半導体集積回路。
【請求項３】
さらに、前記第１の論理回路から送信されたデータ信号の電圧レベルを変換して前記第２の論理回路に与えるレベルシフタを備える、請求項１または請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に関し、特に、それぞれ互いに異なる第１および第２の電源電圧で駆動される第１および第２の機能ブロックを備えた半導体集積回路に関する。
【背景技術】
【０００２】
１つの半導体チップ上に複数の機能ブロックを搭載した大規模集積回路（ＬＳＩ）では、機能ブロックごとに異なる電源電圧を供給することによって低消費電力化が図られる。また、低速動作を行なう機能ブロックには低い周波数のクロック信号を供給し、高速動作を行なう機能ブロックには高い周波数のクロック信号を供給する。
【０００３】
下記の特許文献１には、高速動作状態においても低消費電力化を図ることが可能な半導体集積回路が開示されている。これによると、半導体集積回路内で高速動作の周波数と低速動作の周波数の２種類の内部クロック信号を発生させることにより、低速動作を行なう論理回路への内部クロック信号と高速動作を行なう論理回路への内部クロック信号とを使い分けることができる。また、電源電圧変換手段によって、基準クロック信号の周波数に対し内部クロック信号の周波数が低い場合は、内部クロック信号が入力されることにより動作を行なう論理回路へ供給される電源電圧を下げ、内部クロック信号の周波数が高い場合は、電源電圧を上げる。
【０００４】
また、下記の特許文献２には、低消費電力で、所望の機能および性能を実現したデジタル集積回路が開示されている。これによると、第２の回路ブロックのトランジスタのスイッチ速度が第１の回路ブロックより遅くてよく、許容される範囲内で第２の回路ブロックのトランジスタのスイッチ速度を下げても所望の機能および性能を実現できるので、スイッチ速度を下げて第２の回路ブロックの消費電力を低減することにより集積回路の消費電力が低減されている。
【０００５】
また、下記の特許文献３には、通常の動作をさせながら、低消費電力性を実現することが可能な大規模集積回路が開示されている。これによると、各機能ブロックに供給されるクロックおよび電源線を分離し、各機能ブロックに供給するクロックの周波数および電源電圧を可変とできるようなプログラマブル機能をＬＳＩ上にオンチップする。
【特許文献１】特開平８−３３９２３５号公報
【特許文献２】特開２００３−８６６９３号公報
【特許文献３】特開昭６３−１０４４４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の半導体集積回路では、各機能ブロックの電源電圧の差が大きいと各機能ブロック間のクロックスキュー（クロック信号の伝播時間のずれ）が大きくなるため、動作マージンが不足して誤動作が生じる可能性があった。
【０００７】
それゆえに、この発明の主たる目的は、クロックスキューを低減し、動作マージンを十分に確保することが可能な半導体集積回路を提供することである。
【課題を解決するための手段】
【０００８】
この発明に係わる半導体集積回路は、互いに異なる第１および第２の電源電圧を供給する電圧供給部と、第１および第２のクロック信号を生成するクロック発生回路と、第１のクロック信号を予め設定された第１の遅延時間だけ遅延させて出力する第１の遅延回路と、第２のクロック信号を予め設定された第２の遅延時間だけ遅延させて出力する第２の遅延回路と、第１の電源電圧によって駆動され、第１の遅延回路からのクロック信号を第３の遅延時間だけ遅延させる第１のクロックツリーと、第１のクロックツリーによって遅延されたクロック信号に同期して動作し、データ信号を送信する第１の論理回路とを含む第１の機能ブロックと、第２の電源電圧によって駆動され、第２の遅延回路からのクロック信号を第４の遅延時間だけ遅延させる第２のクロックツリーと、第２のクロックツリーによって遅延されたクロック信号に同期して動作し、第１の論理回路から送信されたデータ信号を受ける第２の論理回路とを含む第２の機能ブロックとを備えたものである。ここで、第１の遅延時間と第３の遅延時間の和と、第２の遅延時間と第４の遅延時間の和とが等しくなるように、第１および第２の遅延時間が予め設定される。
【０００９】
好ましくは、第１および第２の遅延回路は、それぞれ第１および第２の遅延時間を予め任意にプログラムすることが可能なプログラマブル遅延回路である。
【００１０】
また好ましくは、さらに、第１の論理回路から送信されたデータ信号の電圧レベルを変換して第２の論理回路に与えるレベルシフタが設けられる。
【発明の効果】
【００１１】
この発明に係わる半導体集積回路では、互いに異なる第１および第２の電源電圧を供給する電圧供給部と、第１および第２のクロック信号を生成するクロック発生回路と、第１のクロック信号を予め設定された第１の遅延時間だけ遅延させて出力する第１の遅延回路と、第２のクロック信号を予め設定された第２の遅延時間だけ遅延させて出力する第２の遅延回路と、第１の電源電圧によって駆動され、第１の遅延回路からのクロック信号を第３の遅延時間だけ遅延させる第１のクロックツリーと、第１のクロックツリーによって遅延されたクロック信号に同期して動作し、データ信号を送信する第１の論理回路とを含む第１の機能ブロックと、第２の電源電圧によって駆動され、第２の遅延回路からのクロック信号を第４の遅延時間だけ遅延させる第２のクロックツリーと、第２のクロックツリーによって遅延されたクロック信号に同期して動作し、第１の論理回路から送信されたデータ信号を受ける第２の論理回路とを含む第２の機能ブロックとが設けられる。第１の遅延時間と第３の遅延時間の和と、第２の遅延時間と第４の遅延時間の和とが等しくなるように、第１および第２の遅延時間が予め設定される。したがって、第１および第２の電源電圧の差が大きい場合でも、第１および第２の機能ブロック間のクロックスキューを低減することができる。これにより、低消費電力の半導体集積回路において、クロックスキューを低減することができ、動作マージンを十分に確保することが可能になる。
【発明を実施するための最良の形態】
【００１２】
［実施の形態１］
図１は、この発明の実施の形態１による大規模集積回路１の概略構成を示すブロック図である。図１において、この大規模集積回路１は、１つの半導体チップ上に電圧供給部２と、機能ブロック３，４と、クロック発生回路５と、バッファ回路６，７と、遅延回路８，９とを備える。機能ブロック３，４は、それぞれクロックツリー１１，１２を含む。
【００１３】
電圧供給部２は、外部から所定の電圧Ｖｉｎを受け、互いに異なる内部電源電圧Ｖ１，Ｖ２を出力する。機能ブロック３，４は、それぞれ内部電源電圧Ｖ１，Ｖ２によって駆動される。内部電源電圧Ｖ１は内部電源電圧Ｖ２よりも低いものとする。このように、機能ブロックごとに異なる電源電圧を供給することによって、低消費電力化が図られている。機能ブロック３，４は、それぞれ大規模集積回路１が有する複数の機能のうちの所定の機能を実現する。機能ブロック３，４は、双方向または片方向にデータ信号ＤＳを送受信することによって互いに連携して動作する。
【００１４】
クロック発生回路５は、クロック信号ＣＬＫ１，ＣＬＫ２を生成する。バッファ回路６，７は、それぞれクロック発生回路５からのクロック信号ＣＬＫ１，ＣＬＫ２をバッファリングして遅延回路８，９に与える。遅延回路８，９は、それぞれクロック信号ＣＬＫ１，ＣＬＫ２を予め設定された遅延時間ＤＬ１，ＤＬ２だけ遅延させたクロック信号ＣＬＫ１１，ＣＬＫ１２を出力する。これらの遅延回路８，９は、任意に遅延時間ＤＬ１，ＤＬ２をプログラムすることができるプログラマブル遅延回路である。
【００１５】
機能ブロック３，４は、それぞれ遅延回路８，９からのクロック信号ＣＬＫ１１，ＣＬＫ１２によってその動作タイミングが定められる。クロック発生回路５が生成するクロック信号ＣＬＫ１，ＣＬＫ２の周波数の大小関係は任意とする。たとえば、機能ブロック３が低速動作を行ない、機能ブロック４が高速動作を行なう場合は、機能ブロック３には周波数の低いクロック信号ＣＬＫ１を供給し、機能ブロック４に周波数の高いクロック信号ＣＬＫ２を供給する。
【００１６】
機能ブロック３において、入力されたクロック信号ＣＬＫ１１はクロックツリー１１によって複数の系統に分配される。また、機能ブロック４において、入力されたクロック信号ＣＬＫ１２はクロックツリー１２によって複数の系統に分配される。
【００１７】
図２は、図１に示した電圧供給部２の構成を示す回路ブロック図である。図２において、この電圧供給部２は、可変抵抗素子２１〜２４と、降圧回路２５，２６を含む。
【００１８】
可変抵抗素子２１，２２は、電圧供給部２の入力ノードと接地電位ＧＮＤのラインとの間に直列接続される。可変抵抗素子２３，２４は、電圧供給部２の入力ノードと接地電位ＧＮＤのラインとの間に直列接続される。これらの可変抵抗素子２１〜２４は、それぞれ制御信号によって抵抗値が任意に調整される。
【００１９】
外部から電圧供給部２の入力ノードに与えられた所定の電圧Ｖｉｎは、可変抵抗素子２１，２２によって分圧され、可変抵抗素子２１，２２の間の出力ノードから所望の基準電圧Ｖｒｅｆ１が出力される。また、電圧供給部２の入力ノードに与えられた所定の電圧Ｖｉｎは、可変抵抗素子２３，２４によって分圧され、可変抵抗素子２３，２４の間の出力ノードから所望の基準電圧Ｖｒｅｆ２が出力される。降圧回路２５，２６は、それぞれ基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を降圧して、安定した電圧Ｖ１，Ｖ２を出力する。
【００２０】
図３は、図２に示した降圧回路２５の構成を示す回路図である。図３において、この高圧回路２５は、差動アンプ３１と、ＰチャネルＭＯＳトランジスタ３７と、コンデンサ３８とを含む。差動アンプ３１は、ＰチャネルＭＯＳトランジスタ３２，３３と、ＮチャネルＭＯＳトランジスタ３４，３５と、定電流源３６とで構成される。なお、図２に示した降圧回路２６は、この降圧回路２５と同様の構成を有する。
【００２１】
差動アンプ３１において、ＰチャネルＭＯＳトランジスタ３２およびＮチャネルＭＯＳトランジスタ３４は、電源電位ＶＤＤのラインと共通ノードＮ１との間に直列接続される。ＰチャネルＭＯＳトランジスタ３３およびＮチャネルＭＯＳトランジスタ３５は、電源電位ＶＤＤのラインと共通ノードＮ１との間に直列接続される。定電流源３６は、共通ノードＮ１と接地電位ＧＮＤのラインとの間に接続される。ＰチャネルＭＯＳトランジスタ３２，３３のゲートは互いに接続されるとともに、ＰチャネルＭＯＳトランジスタ３２のドレインに接続され、ＰチャネルＭＯＳトランジスタ３２，３３はカレントミラー回路を構成する。ＮチャネルＭＯＳトランジスタ３４のゲートは出力ノードＮ２に接続され、ＮチャネルＭＯＳトランジスタ３５のゲートは基準電位Ｖｒｅｆ１を受ける。
【００２２】
ＰチャネルＭＯＳトランジスタ３７およびコンデンサ３８は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ３７のゲートは、ＰチャネルＭＯＳトランジスタ３３とＮチャネルＭＯＳトランジスタ３５のい間の出力ノードに接続され、差動アンプ３１からの比較信号ＣＯＭＰを受ける。ＰチャネルＭＯＳトランジスタ３７とコンデンサ３８の間の出力ノードＮ２からは内部電源電圧Ｖ１が出力される。
【００２３】
差動アンプ３１は、基準電圧Ｖｒｅｆ１と内部電源電圧Ｖ１とを比較し、その比較結果を示す比較信号ＣＯＭＰを出力する。基準電圧Ｖｒｅｆ１よりも内部電源電圧Ｖ１の方が高い場合は、比較信号ＣＯＭＰのレベルが上昇してＰチャネルＭＯＳトランジスタ３７が非導通になり、内部電源電圧Ｖ１が低下する。一方、基準電圧Ｖｒｅｆ１よりも内部電源電圧Ｖ１の方が低い場合は、比較信号ＣＯＭＰのレベルが低下してＰチャネルＭＯＳトランジスタ３７が導通し、内部電源電圧Ｖ１が上昇する。このような動作によって、内部電源電圧Ｖ１は基準電圧Ｖｒｅｆ１に常に一致するように調整される。
【００２４】
図４は、図１に示した機能ブロック３，４の要部の構成を示すブロック図である。図４において、機能ブロック３は、クロックツリー１１と、フリップフロップ（ＦＦ）４１と、論理ゲート４２とを含む。機能ブロック４は、クロックツリー１２と、フリップフロップ（ＦＦ）４３と、論理ゲート４４とを含む。機能ブロック３，４は、それぞれ電圧供給部２からの電源電圧Ｖ１，Ｖ２を受けて動作する。
【００２５】
フリップフロップ４１は、クロックツリー１１を介して受けたクロック信号ＣＬＫ１１の立上がりエッジまたは立下がりエッジのタイミングで入力信号をラッチして出力する。論理ゲート４２は、フリップフロップ４１の出力信号に対して所定の論理演算を行なって、データ信号ＤＳを出力する。論理ゲート４３は、論理ゲート４２からのデータ信号ＤＳに対して所定の論理演算を行なう。フリップフロップ４４は、クロックツリー１２を介して受けたクロック信号ＣＬＫ１２の立上がりエッジまたは立下がりエッジのタイミングで論理ゲート４３からの信号をラッチして出力する。フリップフロップ４１と論理ゲート４２、および論理ゲート４３とフリップフロップ４４は、それぞれ論理回路を構成する。
【００２６】
なお、図４においては、機能ブロック３から機能ブロック４にデータ信号ＤＳが送信される場合について説明したが、機能ブロック４から機能ブロック３にデータ信号ＤＳが送信される場合も同様の動作が成立する。
【００２７】
ここで、機能ブロック３に供給される内部電源電圧Ｖ１は機能ブロック４に供給される内部電源電圧Ｖ２よりも低いため、クロックツリー１１によるクロック信号の遅延時間ＤＬ１１はクロックツリー１２によるクロック信号の遅延時間ＤＬ１２よりも大きい。内部電源電圧Ｖ１，Ｖ２の電圧差が大きければ大きいほど、遅延時間ＤＬ１１，ＤＬ１２の差が大きくなる。
【００２８】
従来の半導体集積回路では、機能ブロック３，４に供給される内部電源電圧Ｖ１，Ｖ２の差が大きいと、機能ブロック３，４間のクロックスキュー（クロック信号の伝播時間のずれ）が大きくなる。この場合、フリップフロップ４１，４４においてセットアップ時間やホールド時間が不足するなど、動作マージンが少なくなって誤動作が生じる可能性があった。そこで、この実施の形態１では、図１に示したように任意に遅延時間をプログラムすることができるプログラマブル遅延回路８，９を設けている。
【００２９】
図５は、図１に示した遅延回路８の構成を示す回路ブロック図である。図５において、この遅延回路８は、セレクタ５１〜５３と、バッファ回路５４，５５とを含む。
【００３０】
セレクタ５１〜５３は、それぞれ図示しないレジスタまたは外部端子からの制御信号を受ける。セレクタ５１は、制御信号に応答して、接地電位ＧＮＤの信号またはクロック信号ＣＬＫ１のいずれか一方の信号を選択して出力する。バッファ回路５４は、セレクタ５１の出力信号をバッファリングして、所定時間Ｔだけ遅延させてセレクタ５２に与える。セレクタ５２は、制御信号に応答して、バッファ回路５４の出力信号またはクロック信号ＣＬＫ１のいずれか一方の信号を選択して出力する。バッファ回路５５は、セレクタ５２の出力信号をバッファリングして、所定時間Ｔだけ遅延させてセレクタ５３に与える。セレクタ５３は、制御信号に応答して、バッファ回路５５の出力信号またはクロック信号ＣＬＫ１のいずれか一方の信号を選択して、クロック信号ＣＬＫ１１として出力する。
【００３１】
クロック信号ＣＬＫ１がセレクタ５３のみを介してクロック信号ＣＬＫ１１として出力された場合は、遅延回路８による遅延時間ＤＬ１はＴ0となる。クロック信号ＣＬＫ１がセレクタ５２、バッファ回路５５およびセレクタ５３を介してクロック信号ＣＬＫ１１として出力された場合は、遅延時間ＤＬ１はＴ＋Ｔ0となる。クロック信号ＣＬＫ１がセレクタ５１、バッファ回路５４、セレクタ５２、バッファ回路５５およびセレクタ５３を介してクロック信号ＣＬＫ１１として出力された場合は、遅延時間ＤＬ１は２Ｔ＋Ｔ0となる。
【００３２】
なお、遅延回路８のセレクタおよびバッファ回路の数は任意であり、遅延時間ＤＬ１は任意に設定することが可能である。
【００３３】
このように、制御信号によって遅延回路８の遅延時間ＤＬ１は予め任意に調整される。また、図１に示した遅延回路９は遅延回路８と同様の構成であり、遅延回路９の遅延時間ＤＬ２も予め任意に調整される。具体的には、遅延回路８による遅延時間ＤＬ１とクロックツリー１１による遅延時間ＤＬ１１との和が、遅延回路９による遅延時間ＤＬ２とクロックツリー１２による遅延時間ＤＬ１２との和と等しくなるように、遅延回路８，９の遅延時間ＤＬ１，ＤＬ２が調整される。
【００３４】
したがって、任意に遅延時間をプログラムすることができるプログラマブル遅延回路８，９を設けたことによって、機能ブロック３，４に供給される内部電源電圧Ｖ１，Ｖ２の差が大きい場合でも、機能ブロック３，４間のクロックスキューを低減することができる。これにより、低消費電力の半導体集積回路において、クロックスキューを低減することができ、動作マージンを十分に確保することが可能になる。
【００３５】
なお、ここでは大規模集積回路１が２つの機能ブロック３，４を備える場合について説明したが、機能ブロックの数は３つ以上の任意の数であってもよい。
【００３６】
［実施の形態１の変更例］
図６は、この発明の実施の形態１の変更例による遅延回路の構成を示す回路ブロック図である。図６において、この遅延回路は、バッファ回路６１〜６３と、セレクタ６４とを含む。
【００３７】
バッファ回路６１は、クロック信号ＣＬＫ１をバッファリングして、所定時間Ｔだけ遅延させてセレクタ６４に与える。バッファ回路６２は、クロック信号ＣＬＫ１をバッファリングして、所定時間Ｔだけ遅延させて出力する。バッファ回路６３は、バッファ回路６２の出力信号を所定時間Ｔだけ遅延させてセレクタ６４に与える。
【００３８】
セレクタ６４は、図示しないレジスタまたは外部端子からの制御信号に応答して、クロック信号ＣＬＫ１、バッファ回路６１の出力信号、およびバッファ回路６３の出力信号のうちのいずれか１つの信号を選択して、クロック信号ＣＬＫ１１として出力する。
【００３９】
クロック信号ＣＬＫ１がセレクタ６４のみを介してクロック信号ＣＬＫ１１として出力された場合は、この遅延回路による遅延時間ＤＬ１はＴ0となる。クロック信号ＣＬＫ１がバッファ回路６１およびセレクタ６４を介してクロック信号ＣＬＫ１１として出力された場合は、遅延時間ＤＬ１はＴ＋Ｔ0となる。クロック信号ＣＬＫ１がバッファ回路６２，６３およびセレクタ６４を介してクロック信号ＣＬＫ１１として出力された場合は、遅延時間ＤＬ１は２Ｔ＋Ｔ0となる。このように、制御信号によって遅延時間ＤＬ１は予め任意に調整される。
【００４０】
この実施の形態１の変更例では、実施の形態１において用いた遅延回路８，９の構成を、図６に示した回路構成で実現する。この場合も、実施の形態１と同様に、低消費電力の半導体集積回路において、クロックスキューを低減することができ、動作マージンを十分に確保することが可能になる。
【００４１】
［実施の形態１の他の変更例］
図７は、この発明の実施の形態１の他の変更例による機能ブロック３，４の要部の構成を示すブロック図であって、図４と対比される図である。図７を参照して、図４と異なる点は、機能ブロック３と機能ブロック４との間にレベルシフタ７１が追加されている点である。図７において、レベルシフタ７１は、論理ゲート４２からのデータ信号ＤＳの電圧レベルを変換して論理ゲート４３に与える。具体的には、データ信号ＤＳの電圧振幅をＶ１からＶ２に変換する。
【００４２】
実施の形態１では、論理ゲート４３内において、論理ゲート４２からのデータ信号ＤＳを受けるＣＭＯＳ構成のトランジスタのしきい値電圧が、電源電圧Ｖ１と電源電圧Ｖ２の差（Ｖ２−Ｖ１）よりも小さい場合は、データ信号ＤＳが正確に受信できない。これは、ＣＭＯＳ構成のＰチャネルＭＯＳトランジスタが常に導通したままとなるためである。そこで、このような場合は、機能ブロック３，４間にレベルシフタ７１を設ける。
【００４３】
これにより、論理ゲート４３内において、論理ゲート４２からのデータ信号ＤＳを受けるＣＭＯＳ構成のトランジスタのしきい値電圧が、電源電圧Ｖ１と電源電圧Ｖ２の差（Ｖ２−Ｖ１）よりも小さい場合でも、データ信号ＤＳを正確に受信することが可能になる。
【００４４】
なお、図７においては、機能ブロック３から機能ブロック４にデータ信号ＤＳが送信される場合について説明したが、機能ブロック４から機能ブロック３にデータ信号ＤＳが送信される場合も同様の動作が成立する。
【００４５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４６】
【図１】この発明の実施の形態１による大規模集積回路の概略構成を示すブロック図である。
【図２】図１に示した電圧供給部の構成を示す回路ブロック図である。
【図３】図２に示した降圧回路２５の構成を示す回路図である。
【図４】図１に示した機能ブロック３，４の要部の構成を示すブロック図である。
【図５】図１に示した遅延回路８の構成を示す回路ブロック図である。
【図６】この発明の実施の形態１の変更例による遅延回路の構成を示す回路ブロック図である。
【図７】この発明の実施の形態１の他の変更例による機能ブロック３，４の要部の構成を示すブロック図である。
【符号の説明】
【００４７】
１  大規模集積回路、２  電圧供給部、３，４  機能ブロック、５  クロック発生回路、６，７，５４，５５，６１〜６３  バッファ回路、８，９  遅延回路、１１，１２  クロックツリー、２１〜２４  可変抵抗素子、２５，２６  降圧回路、３１  差動アンプ、３７，３２，３３  ＰチャネルＭＯＳトランジスタ、３８  コンデンサ、３４，３５  ＮチャネルＭＯＳトランジスタ、３６  定電流源、４１，４４  フリップフロップ、４２，４３  論理ゲート、５１〜５３，６４  セレクタ、７１  レベルシフタ。
【図１】
2006287163.tif 000003
【図２】
2006287163.tif 000004
【図３】
2006287163.tif 000005
【図４】
2006287163.tif 000006
【図５】
2006287163.tif 000007
【図６】
2006287163.tif 000008
【図７】
2006287163.tif 000009