(57)【要約】【課題】パワー半導体素子が電流を手段或いは導通する際に生じるサージ電圧を抑制する駆動装置並びにその制御方法を提供する。【解決手段】主電流を通流或いは遮断するパワー半導体素子の駆動装置において、制御電圧に応じて第１の抵抗を変化させる第１の抵抗可変手段と、第１及び第２端子間の電圧に応じて第２の抵抗を変化させる第２の抵抗可変手段を備え、制御電源の電圧或いは第１及び第２端子間の電圧のいずれか一方を第１の抵抗と第２の抵抗で分圧すると共に、分圧された電圧を主電流の通流或いは遮断時に制御ゲート端子に印加する。【効果】本発明によれば、それぞれ制御電圧と入出力端子間電圧に応じて変化する第１，第２の抵抗可変手段で分圧したゲート電圧をパワー半導体素子に印加することで電流下降期間に生じるサージ電圧を安定に抑制低減できる。【選択図】図１
2006353093.tif 000002
【特許請求の範囲】
【請求項１】
制御ゲート端子と、主電流の入出力に係わる第１及び第２端子を有すると共に、該第１，第２端子間にダイオードを具備する半導体素子に、制御電圧を印加或いは除去して前記主電流を通流或いは遮断する半導体素子の制御方法であって、
前記ダイオードの逆回復時に、前記制御ゲート端子と前記第２端子との間に生じる電圧を、前記半導体素子のゲートしきい値電圧より大きくすることを特徴とする半導体素子の制御方法。
【請求項２】
請求項１記載の半導体素子の制御方法において、
前記ダイオードの逆回復時に、前記制御ゲート端子と前記第２端子との間に生じる電圧は、ピーク値が前記半導体素子のゲートしきい値電圧より若干大きくなるように設定されていることを特徴とする半導体素子の制御方法。
【請求項３】
請求項１記載の半導体素子の制御方法において、
前記ダイオードの逆回復時に、前記制御ゲート端子と前記第２端子との間に生じる電圧は、前記第１端子から前記第２端子に向かって電流が瞬時的に流れるように設定されていることを特徴とする半導体素子の制御方法。
【請求項４】
制御ゲート端子と、主電流の入出力に係わる第１及び第２端子を有すると共に、該第１，第２端子間にダイオードを具備する半導体素子に、制御電圧を印加或いは除去して前記主電流を通流或いは遮断する半導体素子の制御方法であって、
前記制御電圧を除去する過程において前記制御ゲート端子と前記第２端子間に具備した抵抗を所定の値まで増加させ、前記ダイオードの逆回復時に前記第１端子から前記制御ゲート端子に流れ込む変位電流と前記抵抗で生じる電圧降下を、前記半導体素子のゲートしきい値電圧より大きい値にすることを特徴とする半導体素子の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の駆動装置に係わり、特に半導体素子が電流を通流，遮断する過渡時に発生する過電圧を抑制させる駆動装置とその制御方法に関する。
【背景技術】
【０００２】
電気自動車等、電池を電源とする電力変換システムでは、電池と負荷（モータ等）の間にインバータなどの電力変換装置を備えており、電力変換装置に使用するパワー半導体素子としては、電圧が低い場合はパワーＭＯＳＦＥＴ、高い場合にはＩＧＢＴが用いられる。パワーＭＯＳＦＥＴやＩＧＢＴはいずれも電圧駆動型素子であり、低損失化の要求から一層の低オン抵抗化が望まれる。電圧駆動型のパワー半導体素子はそのオン抵抗が素子の表面付近に形成されゲート電圧に応じて電流を制限するチャネル部の抵抗と、素子のオフ時に空乏層を形成する半導体基板部の抵抗の和で決まる。チャネル部の抵抗は微細化で減少するが、基板部の抵抗は素子の耐電圧で決まり、オフ時に素子に印加される電圧を低減しない限り抵抗を下げることはできない。一方、電源の電圧を下げてパワー半導体素子の電圧を低減しようとしても、負荷への電力供給が一定であれば逆に素子に流れる電流が増加する。この場合、大電流を高速に遮断する為、サージ電圧(或いはスパイク電圧と呼ぶ)が増大する結果を招く。そこで、過渡的なサージ電圧をスナバ回路やゲート駆動回路等の回路的な対策で抑制し、持続的に印加される電源電圧は電源電圧を下げることで素子の耐電圧を低減することが考えられる。
【０００３】
素子がターンオン或いはターンオフする際に発生するサージ電圧を抑制する回路手法の一例として特開平６−２９１６３１号公報に開示される駆動回路がある。この回路は電圧駆動型パワー半導体素子の入力−出力端子間の電圧を検出し、この検出値に応じてゲート抵抗を変化させ、素子のゲート電圧が増加或いは減少する速度を遅くする。電圧駆動型のパワー半導体素子はゲート電圧により通流可能な電流を制限する飽和特性を持ち、ゲート電圧の増加或いは減少を抑制すれば電流のスイッチング速度もまた緩和される。素子の各端子間には寄生容量を有するが、特に入力端子とゲート端子間の帰還容量は過渡時において、ゲート電流により充電或いは放電の時間が制限される為、前述の従来技術はこの性質を利用してスイッチング時の電圧変化（ｄＶ／ｄｔ）も緩和している。このようにして電流変化（ｄｉ／ｄｔ）、或いは電圧変化（ｄＶ／ｄｔ）が緩和されると、ｄｉ／ｄｔ，
ｄＶ／ｄｔが招くサージ電圧も低減する。特開平６−２９１６３１号公報には入力−出力端子間の電圧と共にゲート電圧を検出し、この検出結果に応じてゲート抵抗を変化させる手段も記載されている。本従来技術に関連した論文が平成７年電気学会産業応用部門全国大会論文誌Ｎo.８８「ＩＧＢＴ駆動用ソフトスイッチングゲート駆動回路の検討」に記載されている。本論文に記載された駆動回路は、ターンオフ時にまず、スイッチング素子の入力−出力端子間の電圧を検出し、ゲート抵抗を小から大へと変化させる。続いてゲート電圧を検出しゲート抵抗を大から小と変化させる。この駆動回路によりスイッチング時のサージ電圧は抑制されたが、オン及びオフ時に電圧と電流波形がオーバーラップする期間が長くなり、従来のゲート駆動回路を使用した場合に比べてスイッチング損失が大幅に増加することが報告されている。
【０００４】
【特許文献１】特開平６−２９１６３１号公報
【非特許文献１】平成７年電気学会産業応用部門全国大会論文誌Ｎo.８８「ＩＧＢＴ駆動用ソフトスイッチングゲート駆動回路の検討」
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述の従来技術の問題点を説明するため、電圧駆動型パワー半導体素子のターンオフ動作を次の４つの期間に分ける。尚、ここではモータなど誘導性の負荷を対象にしている。
（１）ゲート電圧放電期間；オフ信号の印加により抵抗を介してゲート電流が流れ、ゲートに蓄積した電荷を放電する期間である。ゲート電圧はゲート容量と抵抗の積を時定数とする指数関数に従って時間と共に減少する。この期間中の入力−出力端子間の主電流及び電圧はオン時の値を維持している。
（２）電圧上昇期間；素子は飽和動作に入り、ゲート電流によって帰還容量が充電され、この充電程度に応じて入力−出力端子間の電圧が増加する期間である。ゲート電流は帰還容量の充電に使われる為、この期間中にゲート電圧はほぼ一定の値となる。帰還容量は電圧依存性を持ち、入力−出力端子間の電圧に応じて減少する為、入力−出力端子間の電圧増加は途中から速くなる。
（３）電流下降期間；入力−出力端子間の電圧が電源電圧に到達した時点から主電流が減少を始める。主電流が減少し始めてから完全にゼロになるまでの期間を電流下降期間と呼ぶ。帰還容量充電期間の終了時点からゲート電圧は再び減少し、主電流はこのゲート電圧の瞬時値に応じて減少する。
（４）オフ定常期間；ゲート電圧はしきい値以下まで減少し、パワー半導体素子が電流を遮断する状態に維持されている期間である。
【０００６】
前述の従来技術の場合は、ゲート電圧放電期間はゲート抵抗値を小さくし、電圧上昇期間の途中で入力−出力端子間の電圧が増加したことを検出しゲート抵抗値を増加させる。
そして電圧上昇期間と電流下降期間にはゲート抵抗値を大きい値に維持させる。次にゲート電圧を検出してこの値がしきい値電圧以下になったことでオフの定常状態に入ったことを検知し、ゲート抵抗を再び小さい値にする。
【０００７】
一般的なゲート駆動回路では、ゲート電圧放電期間の開始からオフ定常期間の終了までゲート抵抗は小さく一定値であり、電圧上昇期間及び電流下降期間はそれぞれ数十から百ｎｓ程度と短い。一方、前記従来技術で電圧上昇期間にゲート抵抗値が小から大へと変化すると、電圧上昇期間及び電流下降期間はそれぞれ約１〜数μｓ程度に伸びる。しかしながら、検出或いは動作上の時間遅延があると、ゲート抵抗を小から大へ増加させる動作が間に合わなくなる。この場合、ゲート抵抗が小さい状態で電流を遮断する為、電流変化
（ｄｉ／ｄｔ）によりサージ電圧が発生する。このようにサージ電圧が抑制できない事態もあることが第一の問題点である。
【０００８】
第二の問題は遅延時間の増加である。ＰＷＭ（パルス幅変調）制御方式のインバータで搬送波の周波数を数ｋＨｚとすれば、インバータ上下素子の非ラップ時間は一般的に５
μｓが上限であり、上記のように電圧上昇期間だけで３〜５μｓになってしまうとＰＷＭ制御には適さなくなる。
【０００９】
また、ゲート抵抗値の増加により電圧上昇期間から電流下降期間におけるスイッチング損失は増加するが、サージ電圧を抑制しつつ同時にスイッチング損失をできる限り小さくすることが第３の問題である。
【００１０】
更に誘導性負荷に対してはパワー半導体素子の入出力端子間に還流用のダイオードを設けるが、このダイオードが逆回復する際のサージ電圧を抑制することは困難であった。
【課題を解決するための手段】
【００１１】
本発明は上記の問題点を考慮してなされたものである。
【００１２】
本発明による駆動装置は、主電流が入出力する第１端子及び第２端子と制御ゲート端子とを有する半導体素子と、入力信号に応じて制御ゲート端子に制御電源から供給される制御電圧を印加または除去することにより主電流を通流または遮断する駆動回路手段とを備えた半導体素子の駆動装置であって、駆動回路手段は、第１の抵抗可変手段と第２の抵抗可変手段とを有し、第１の抵抗可変手段は、制御ゲート端子のゲート電圧に応じて抵抗値が変化する第１の抵抗手段と、入力信号に応じて第１の抵抗手段に流れる電流を通流または遮断するスイッチ手段とを有し、第２の抵抗可変手段は、第１端子と第２端子との間の電圧に応じて抵抗値が変化する第２の抵抗手段を有し、第２の抵抗手段は、第１端子と第２端子との間に接続されるツエナーダイオードを有し、駆動回路手段は、第１の抵抗手段とツエナーダイオードの端子間電圧とで分圧された電圧を制御ゲート端子に印加する。
【００１３】
好ましくは、第１の抵抗可変手段は、さらに、制御ゲート端子と第２端子との間の電圧を検出する第１の電圧検出手段を有し、第１の電圧検出手段の出力に応じて第１の抵抗手段の抵抗値が変化するものである。より好ましくは、第１の抵抗手段は、制御ゲート端子と第２端子間に接続される抵抗器と、該抵抗器に並列に接続される容量手段を備える。
【００１４】
また好ましくは、第２の抵抗可変手段は、第１，第２端子間の電圧を検出する第２の電圧検出手段と、第２の電圧検出手段の出力と予め設定した基準値の差を比較する増幅手段とを備える。
【００１５】
半導体素子の駆動装置の本発明による他の制御方法においては、制御ゲート端子と、主電流の入出力に係わる第１及び第２端子を有すると共に、該第１，第２端子間にダイオードを具備するパワー半導体素子に、制御電圧を印加或いは除去して前記主電流を通流或いは遮断するパワー半導体素子の制御方法であって、制御電圧を除去する過程において制御ゲート端子と第２端子間に具備した抵抗を所定の値まで増加させ、ダイオードの逆回復時に第１端子から制御ゲート端子に流れ込む変位電流と前記抵抗で生じる電圧降下を、パワー半導体素子のゲートしきい値電圧と同等な値にすることで還流ダイオードが逆回復する際のサージ電圧を抑制する。
【００１６】
電池を電源とし、電池からコンデンサを経由してパワー半導体素子に主電流を供給する際の本発明による駆動装置の制御方法においては、コンデンサとパワー半導体素子を含む閉回路内に存在する配線の寄生インダクタンスの合計値をＬ、コンデンサの静電容量をＣ、パワー半導体素子が出力する主電流の瞬時値をＩ、この電流の実効値をＩav、電池の開路電圧をＶｂ、電池の内部抵抗をＲｂ、増幅手段の基準値或いはツエナーダイオードによって決まるパワー半導体素子の電圧クランプ値をＶｃとして、パワー半導体素子が電流を遮断する時間ｔｆを
ｔｆ＝Ｌ×Ｉ／（Ｖｃ−Ｖｂ＋Ｒｂ×Ｉav）
のように定め、主電流の瞬時最大値に対して時間ｔｆがＲｂ×Ｃで決まる時定数の１０％以下になるよう基準値或いはツエナーダイオードを設定することでより良好なサージ電圧抑制効果が得られる。
【００１７】
更に、パワー半導体素子が、それらが少なくとも２ケ直列に接続されるインバータ部を構成し、インバータ部をＰＷＭ制御させるためにＰＷＭ信号発生部によって駆動装置に制御信号を供給する場合、前記した
ｔｆ＝Ｌ×Ｉ／（Ｖｃ−Ｖｂ＋Ｒｂ×Ｉav）
の関係から電流遮断時間ｔｆを演算すると共に、ＰＷＭ信号発生部の出力にｔｆより長い非ラップ時間を設けることで必要最小限の遅延時間を求めることができる。
【発明の効果】
【００１８】
本発明による駆動装置によれば、それぞれ制御電圧と入出力端子間電圧に応じて変化する第１，第２の抵抗可変手段で分圧したゲート電圧をパワー半導体素子に印加することで電流下降期間に生じるサージ電圧を安定に抑制することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の第１実施例として図１から図３を参照して説明する。図１は本発明の駆動装置を備えたパワー半導体素子を含む電力変換装置の構成を表している。主回路は電源ＶＢの正極と負極間にパワーＭＯＳＦＥＴ（例Ｑ１）とその内蔵ダイオード（例ＱＤ１）からなるパワー半導体素子６ケを３相ブリッジに接続し、一般的な３相インバータの構成となっている。各相の出力端子はＵ，Ｖ，ＷでありモータＭに接続している。パワー
ＭＯＳＦＥＴ  Ｑ１〜Ｑ６にはそれぞれ駆動装置１を備えている。駆動装置１の内部構成として、制御電源Ｖccの正極とＱ１のゲート端子間にＰチャンネルＭＯＳＦＥＴ  Ｍ１及び抵抗Ｒ１を直列に接続したゲート充電手段を備える。ＰＷＭ制御装置５から駆動装置１に備えた制御回路４に駆動信号が送られ、制御回路４はＱ１に対するオン信号Ｓonとオフ信号Ｓoff を作成する。オン信号ＳonがＭ１のゲート端子に与えられるとＭ１がオンし、Ｒ１を介してＱ１にゲート電流を供給し、Ｑ１のゲート・ソース端子間の入力容量Ｃgsを充電する。鎖線で囲んだ領域２が第１の抵抗可変手段であり、抵抗Ｒ２、Ｎチャンネル
ＭＯＳＦＥＴ  Ｍ４及びＭ２を直列に接続した第１のゲート放電回路をＱ１のゲートとソース端子間に並列に備え、この第１のゲート放電回路に並列に抵抗Ｒ３、Ｎチャンネル
ＭＯＳＦＥＴ  Ｍ３を直列に接続した第２のゲート放電回路を備える。ここで、Ｍ２と
Ｍ３はゲート端子が共通接続であり、ゲート端子に制御回路４から伝達されるオフ信号
Ｓoff が与えられるとオン状態となる。また第１の抵抗可変手段２の内部には、制御電源Ｖccの正極と負極間に抵抗Ｒ５とＲ６を直列に接続し両抵抗の接続点がカソード、Ｑ１のゲート端子がアノードとなる極性に接続されたダイオードＤ１を備える。抵抗Ｒ５，Ｒ６及びＤ１でＮチャンネルＭＯＳＦＥＴ  Ｍ４に関するバイアス回路を構成している。このバイアス回路は、ＶccをＲ５とＲ６で分圧した電圧（Ｖ１と定義する）とＱ１のゲート・ソース間電圧Ｖgsを比較して大きい方の電圧をＭ４のゲートに印加する。信号Ｓoffが
Ｍ２，Ｍ３に入力されるとこれらの素子はオンするが、Ｓoffが印加された直後は、分圧値Ｖ１よりＱ１のゲート・ソース間電圧Ｖgsが大きく、この値がＭ４のゲートに印加される。Ｖgsと等しい電圧の供給を得て、Ｍ４のオン抵抗は小さい値となる。先に定義した第１のゲート放電回路（Ｒ２，Ｍ４，Ｍ２）の合成抵抗をＲＴ１とし、第２のゲート放電回路（Ｒ３，Ｍ３）の合成抵抗をＲＴ２とすれば、Ｍ４のゲート電圧がほぼＶgsの定格値に近い条件では、ＲＴ１がＲＴ２より小さくなるよう選定する。この時のＲＴ１／ＲＴ２の比率は１０分の１以下が望ましい。
【００２０】
次に破線で囲んだ領域３が第２の抵抗可変手段であり、その内部にはＶccの正極とＱ１のゲート端子間に直列接続したＰチャンネルＭＯＳＦＥＴ  Ｍ５と抵抗Ｒ４からなるゲート充電回路を備え、抵抗Ｒ４には並列にキャパシタＣ１を設ける。またＱ１ノードレイン端子とソース端子間に抵抗Ｒ７とＲ８で構成する分圧手段を備え、Ｑ１ノードレイン・ソース間電圧Ｖdsを分圧した値（Ｖ２）を得る。ここでＲ８には並列にツエナーダイオードＺＤ１を接続し、上記Ｖ２の上限値をＺＤ１の降服電圧までとする。また、Ｒ７には並列にキャパシタＣ２を接続し、Ｖdsの過渡的な変化に対してはＣ２のインピーダンスとＲ８で分圧値を決め、Ｖdsがその後、定常値に落ち着くとＲ７とＲ８で分圧値Ｖ２が決まるようにしている。このようなキャパシタＣ２の働きをスピードアップコンデンサと呼ぶ。先に延べたＲ４に並列なキャパシタＣ１もスピードアップコンデンサとして働く。即ち、
Ｍ５がオンした瞬間にはＣ１のインピーダンスで抵抗Ｒ４オーバーイパスさせている。分圧値Ｖ２と基準値Ｖref はそれぞれ増幅器６の（−）入力端子と（＋）入力端子に入力する。増幅器６では分圧値Ｖ２が基準値Ｖref を超えて増加すると出力の電位が下がり、その結果ＰチャンネルＭＯＳＦＥＴ  Ｍ５がオンする。
【００２１】
増幅器６の詳細な構成を図３に示す。基本は差動増幅器であり、抵抗Ｒ９とＮチャンネルＭＯＳＦＥＴ  Ｍ６とＭ７のカレントミラー回路で定電流源を作っており、差動部を構成するＮチャンネルＭＯＳＦＥＴ  Ｍ８とＭ９の電流合計値は定電流に等しい。一般的な差動増幅器ではＭ８ノードレイン端子とＭ９ノードレイン端子はカレントミラー型の負荷が接続されており、増幅器の利得を高くとれるようになっている。一方、図３の構成ではＭ８ノードレイン側には負荷抵抗がなく、Ｍ９ノードレイン側にのみ抵抗Ｒ１０を設けている。前述の定電流をＭ８のオン抵抗（基準値Ｖref に依存する）とＭ９のオン抵抗（基準値Ｖ２に依存する）にＲ１０を加算した合成抵抗の２つで分流する形となり利得が小さく、Ｍ５のゲート電圧は分圧値Ｖ２と基準値Ｖref の差電圧に応じて線形的に増加する特性にしている。図１の実施例は後述するように、制御電圧Ｖccを第１抵抗可変手段と第２抵抗可変手段で分圧してＱ１のゲート端子に印加し、Ｑ１のゲート電圧Ｖgsの時間的な変化を抑制することでスイッチング時のサージ電圧を抑制する。この場合に第１抵抗可変手段或いは第２抵抗可変手段の利得（Ｖgs或いはＶdsの検出値に対する抵抗の変化率）が高すぎると、Ｑ１の電圧Ｖds及びＶgsが振動的になる。そこで、これらの利得は適度に小さいことが望ましく、図３はその一例である。
【００２２】
次に図１及び図３の実施例によるサージ電圧抑制効果を図２の動作波形を用いて説明する。
【００２３】
図２はＱ１への駆動指令に対するＱ１のゲート・ソース間電圧Ｖgs（Ｑ１），ゲート電流Ｉgs（Ｑ１），ドレイン・ソース間電圧Ｖds（Ｑ１），ドレイン電流Ｉds（Ｑ１）の各波形と、Ｍ２及びＭ３のオン，オフ動作、並びにＭ４のオン抵抗Ｒon（Ｍ４），Ｍ５のオン抵抗Ｒon（Ｍ５）の時間的変化を表わしている。時刻ｔ１からｔ２まではＱ１はオン状態にあり、ｔ２以降ｔ７までがオフ動作である。時刻ｔ２において図示していないがＭ１がオフし、図２のようにＭ２とＭ３がオンする。ここでｔ２以前のオン状態ではＶgs
（Ｑ１）は制御電圧Ｖccとほぼ等しい電圧値まで充電されており、Ｍ２がオンするとＭ４のゲート・ソース間にはＶgs（Ｑ１）とほぼ等しいゲート電圧が印加される。この結果、Ｍ４のオン抵抗Ｒon（Ｍ４）は非常に小さい値まで減少する。抵抗Ｒ２とＲon（Ｍ４）及びＭ２のオン抵抗の和は抵抗Ｒ３とＭ３のオン抵抗の和に比べて前述のように１／１０以下であると仮定すると、抵抗Ｒ２とＲon（Ｍ４）及びＭ２のオン抵抗の和がゲート電圧の放電抵抗となり、Ｑ１のゲート・ソース間に蓄積した電荷は急速に放電される。これが
ｔ２〜ｔ３の期間であり、前述のゲート電圧放電期間に相当する。この時、Ｑ１のゲート電流Ｉgs（Ｑ１）はターンオフ動作中、最大の電流値になる。
【００２４】
次にｔ３以降になるとＱ１のゲート電圧Ｖgs（Ｑ１）が減少した結果、Ｍ４のゲート電圧も減少しそのオン抵抗Ｒon（Ｍ４）はＶgs（Ｑ１）の減少に依存して高くなる。図２には図示していないが、図１中の電圧Ｖ１が低下するためである。また、Ｒon（Ｍ４）の増加に伴いＩgs（Ｑ１）は低下する。この状態がｔ３〜ｔ４の期間に継続され、途中、帰還容量がＩgs（Ｑ１）により充電され、ドレイン・ソース間電圧Ｖds（Ｑ１）が増加する。
これが電圧上昇期間に相当する。Ｖgs（Ｑ１）が或る電圧（例えば制御電圧Ｖccの１／２から１／３以下）より小さくなるとＲon（Ｍ４）の増加も著しくなり、抵抗Ｒ２とＲon
（Ｍ４）及びＭ２のオン抵抗の和は抵抗Ｒ３とＭ３のオン抵抗の和に対し１０倍以上に増加するようＭ４の電流特性を選ぶ。この結果、ｔ３の期間途中からＱ１のゲート・ソース間抵抗はほぼ抵抗Ｒ３とＭ３のオン抵抗の和に等しくなり、更に、Ｍ３のオン抵抗はＲ３の抵抗値に比べて十分小さく選ぶことから、Ｑ１のゲート・ソース間抵抗としては抵抗
Ｒ３のみを考慮すれば良い。尚、ドレイン・ソース間電圧Ｖds（Ｑ１）の時間変化（ｄＶ／ｄｔ）はＲon（Ｍ４）の増加に伴い小さくなる。
【００２５】
電圧上昇期間の途中でＶds（Ｑ１）をＲ７とＲ８で分圧した値Ｖ２が基準値Ｖref 以上になると、増幅器６によって(Ｖ２−Ｖref) の差電圧に応じた出力電圧がＭ５のゲート電圧として印加されＭ５がオンする。Ｍ５がオンした時刻をｔ４とする。図２では分圧値
Ｖ２と基準値Ｖrefがほぼ等しくなる際のＶds（Ｑ１）がほぼ主電源の電圧ＶＢに等しくなるよう、Ｖrefの値を選んでいる。ここで、本実施例ではｔ３〜ｔ４の期間中にまず、Ｑ１のゲート電圧Ｖgs（Ｑ１）に応じてＭ４のオン抵抗Ｒon（Ｍ４）が増加するが、この効果としてＱ１のゲート放電抵抗値が増加し、Ｑ１の帰還容量の充電電流（Ｉgs(Ｑ１)）が減り、帰還容量の充電は遅くなる。これはドレイン・ソース間電圧Ｖds(Ｑ１)の電圧上昇も遅くなることを意味しており、前述の公知例のように電圧上昇が速すぎてＶds(Ｑ１)の検出に遅延が生じることを防いでいる。またスピードアップコンデンサＣ２の効果で分圧電圧Ｖ２の増加も速くなっており、これもＶds（Ｑ１）の検出遅延の短縮化に寄与している。更に、Ｍ５がオンした直後、スピードアップコンデンサＣ１によってＭ５の直列インピーダンスが一瞬小さくなるが、これも抵抗可変手段の動作遅延を短縮化させる効果がある。
【００２６】
ｔ４〜ｔ６までの期間は第１の抵抗可変手段２と第２の抵抗可変手段３がいずれも動作している。第１の抵抗可変手段はＱ１のゲート・ソース間に抵抗Ｒ２とＲon（Ｍ４）及びＭ２のオン抵抗の和と抵抗Ｒ３とＭ３のオン抵抗の和をそれぞれ、並列に合成した値RT1を有し、一方の第２の抵抗可変手段は抵抗Ｒ４とＲon（Ｍ５）の和で決まる値ＲＴ２を有するため、Ｑ１のゲート電圧は制御電源ＶccをＲＴ１とＲＴ２で分圧した値になる。この値をＶｏと仮定すると、ｔ５〜ｔ６の電流下降期間において電流変化（ｄｉ／ｄｔ）がサージ電圧を発生させようとしても、Ｖds（Ｑ１）の増加に対し増幅器の働きでＲon(Ｍ５)が更に減少して、Ｖｏを増加させる動作が働く。Ｖｏが増加するとＱ１の過渡的なインピーダンスが低くなり、電流遮断が抑制される傾向に働く。このようにして、第１の抵抗可変手段と第２の抵抗可変手段の分圧とはゲート電圧Ｖgs（Ｑ１）とドレイン電圧Ｖds
（Ｑ１）をそれぞれ検出し、Ｖgs（Ｑ１）が安定な値Ｖｏになるようフィードバック制御させる効果を持つ。この効果により電流変化（ｄｉ／ｄｔ）は抑制され、サージ電圧は最小限に抑えられる。図１には図示していないが、主電源ＶＢからＱ１に電流を供給する配線の寄生インダクタンスをＬｓ、Ｑ１が遮断する主電流の瞬時値をＩ、サージ電圧を含むＶgs（Ｑ１）の最大値をＶｃとすれば、Ｑ１が電流Ｉを遮断するために要する時間ｔｆは      Ｌｓ・ｄｉ／ｄｔ＝Ｖｃ−ＶＢ                                        （１）の関係があり、また、ｄｉ／ｄｔを線形近似すると
ｔｆ＝Ｌｓ×Ｉ／（Ｖｃ−ＶＢ）                                      （２）で表わすことができる。このｔｆがｔ５〜ｔ６の時間に等しく、この時間にはドレイン電圧Ｖds（Ｑ１）とドレイン電流Ｉds（Ｑ１）の重なりが生じターンオフ損失となるが、その値は配線の寄生インダクタンスＬｓに貯えられた電磁エネルギーに等しい。この電磁エネルギーはターンオフ時に必ず発生することから、ターンオフ損失も必要最小限に抑制されていると言える。
【００２７】
図２で時刻ｔ７以降はターンオン動作であるが、図１の実施例はＱ１のターンオン時には特別な働きはせず、従来の駆動装置と同様にＭ１のオンにより抵抗Ｒ１を介してＱ１のゲート・ソース間に電流を供給し、ゲート電圧を増加させる。この時、Ｑ２に並列に設けられた還流ダイオードＱＤ２が逆回復するが、このダイオードの逆回復時に発生するサージ電圧も本発明の駆動装置１で抑制することが可能である。この説明は図４と図５を用いて詳細に述べる。
【００２８】
図４はダイオードＱＤ２が逆回復する際の状態を説明する図である。図４に記載した回路部品で図１と同一のものには同じ記号を記載しており、説明は省略する。図１と異なる点として、３相インバータの各パワー半導体素子をＱ１，Ｑ２、及びＱ４の３つしか記載していないが、これはＱＤ２の動作を説明する為に必要な素子のみを記載し残りを省略しただけであり、正確な構成は図１と同じである。図４でＱ２のゲート・ソース間には抵抗Ｒ３しか接続していないが、実際の構成は図１のＱ１に対する駆動装置１と同じである。
図４でＱ２がオフ、ＱＤ２に電流が流れている還流状態を想定すると、Ｑ２のゲート・ソース間電圧はほぼ零であることから図１で述べたＭ４はそのオン抵抗が高抵抗状態にある。また、前述のようにＭ３のオン抵抗をＲ３の抵抗値に比べて十分小さく選んでいる為、ＱＤ２が還流状態にある場合のＱ２のゲート・ソース間抵抗としては抵抗Ｒ３のみを考慮すれば良い。尚図４で新規に記載した部品としてＬｓがあるが、ＬｓはＱ２のゲート主電源ＶＢの正極とＱ２及びＱ４ノードレイン端子をつなぐ配線の寄生インダクタンスである。また負荷は図１ではモータＭであったが、図４では誘導性負荷として記載している。
【００２９】
図５にはダイオードＱＤ２が逆回復する際の動作説明と、動作波形をそれぞれ示す。まず、図５（ａ）は従来の駆動装置を用いた場合である。図５（ａ）の抵抗Ｒ３は本発明のＲ３に比べて抵抗値が１／１０以下とする。従来の駆動装置では図２に示したｔ２期間のターンオフ開始からｔ７期間のオフ定常の終了までゲート抵抗が変化せず、一般的にオフゲート抵抗はｔ２〜ｔ３期間に大きなゲート電流を流すことを目的に選定される為である。図５（ｂ）に従来の駆動装置における動作波形を示すが、還流電流Ｉ(ＱＤ２)はＱＤ２のアノードからカソードに向かう極性を正として表示している。図５(ｂ)でＩ（ＱＤ２）が減少し、やがて零以下になるがＱＤ２に蓄積された電子とホールを全て排出するまでは逆極性の電流が流れる。これが逆回復と呼ばれる現象である。逆回復電流はピークに達した時点以降減少し始め、ＱＤ２にはカソードを正とする逆電圧（図中のＶＱ２）が印加される。この逆電圧は図５（ｂ）に示したように電圧変化（ｄＶ／ｄｔ）が大きく、かつスパイク電圧が重畳する。このスパイク電圧は寄生インダクタンスＬｓと逆回復電流が減少する際の電流変化（ｄＩ／ｄｔ）により発生する。このように（ｄＶ／ｄｔ）が大きく、かつスパイク電圧が重畳した電圧ＶＱ２によりＱ２ノードレイン・ゲート間帰還容量を充電する電流が流れ、この充電電流はＲ３を介してＱ２のソースへと向かう。従来の駆動装置では抵抗Ｒ３が小さい為、帰還容量の充電電流がＲ３で発生させる電圧降下は小さく、一般的にこの電圧降下はＱ２のゲートしきい値電圧以下になるよう抵抗Ｒ３の値を選定していた。
【００３０】
図５（ｃ）には本発明の駆動装置を用いた場合の動作を示す。ＱＤ２が逆回復し電圧変化（ｄＶ／ｄｔ）の大きい電圧ＶＱ２が発生するまでの現象は従来の場合と同じである。
ここで、電圧ＶＱ２によりＱ２の帰還容量を充電する電流が流れ、この充電電流がＲ３に電圧降下を発生させる場合、本発明では抵抗Ｒ３が従来に比べ１０倍以上大きい為、Ｑ２のゲート・ソース間には図５（ｄ）に示すような電圧が生じる。この電圧のピーク値は
Ｑ２のゲートしきい値電圧よりわずかに大きくなるようにＲ３の値を決めておく。この結果、ＭＯＳＦＥＴＱ２は一瞬、オンして図５（ｃ）に示すようなドレインからソースに向かう電流が流れる。オンしたＭＯＳＦＥＴＱ２はゲート電圧が十分大きくない為、その抵抗は図２のｔ１〜ｔ２期間と比べて大きいが、図５（ａ）の従来でオフ状態にある場合に比べるとはるかに小さい値になる。そして、ＱＤ２の逆回復電流に加えてＱ２の電流が流れる為、図５（ｄ）の電流Ｉ（ＱＤ２）は図５（ｂ）に比べて導通期間が長く、かつ電流変化（ｄＩ／ｄｔ）は小さくなっている。このようにして（ｄＩ／ｄｔ）が小さくなると、図５（ｂ）のようなスパイク電圧は発生せず、寄生インダクタンスＬｓに蓄積した電磁エネルギーは電圧ＶＱ２とＩ（ＱＤ２）の積で決まる損失によって消費される。本発明は従来の駆動装置では避けていたＭＯＳＦＥＴＱ２のｄＶ／ｄｔ誤点弧を発生させ、これを用いてスパイク電圧を抑制させている。逆回復時の電圧変化（ｄＶ／ｄｔ）により流れるＭＯＳＦＥＴＱ２の電流は従来の駆動装置を用いた場合に比べてスイッチング損失を増加させる欠点もあるが、Ｒ３の抵抗値を最適に選定すればＱ２が導通したことで発生する損失の増加を最小限に抑えることも可能である。また、本発明のようにスパイク電圧を抑制すれば素子Ｑ２の耐圧を従来より小さくできる為、Ｑ２のオン抵抗を低減することが可能である。本発明によれば、スイッチング損失は増加するものの、素子の耐圧を低減することでオン抵抗を減少させ定常損失を低減することができる。定常損失の低減がスイッチング損失の増加に比べて大きければ、全体としては低損失化の効果になる。
【００３１】
図６は図１に示した第２の抵抗可変手段３に関する第２の実施例である。図１の構成と異なる点は図１が増幅器の出力を直接Ｍ５のゲートに印加しているのに対して、図６ではダイオードＤ３とこれに並列な抵抗Ｒ１１、及びＤ３のアノード端子とＶccの負極間に設けたキャパシタＣ３で構成される遅延手段を介してＭ５のゲートに印加することである。
この遅延手段の効果でＭ５のゲート電位が下がる場合はＣ３の電圧が抵抗の小さいＤ３を介して放電され、その時間遅延はわずかである。一方、Ｍ５のゲート電位が上がる場合はＣ３の電圧が抵抗の大きいＲ１１を介して充電され、Ｒ１１とＣ３の時定数により時間遅延が発生する。この遅延手段によれば、図２の時刻ｔ６においてＶds（Ｑ１）が減少した際にもＭ５が急に流していた電流を遮断するのではなく、ゆっくりと遮断に向かう。これは時刻ｔ６直後のゲート電圧Ｖgs（Ｑ１）がゆっくりと減少する効果をもたらし、Ｖds
（Ｑ１）の波形振動を抑制することができる。遅延手段にもうけた抵抗Ｒ１１とキャパシタＣ３で決まる時定数は、Ｑ１ノードレイン・ソース間寄生容量（Ｃoss ）と図４に記載したように配線の寄生インダクタンスＬｓで決まる共振周期に対して約５〜１０倍程度長くなるように選定すればＶds（Ｑ１）が時刻ｔ６以降で振動することを防止することができる。
【００３２】
図７は図１に示した第１の抵抗可変手段２に関する第２の実施例である。図７が図１と異なる点は、まず抵抗Ｒ２とｎチャンネルＭＯＳＦＥＴ  Ｍ２をＱ１のゲート・ソース間に並列に接続し、制御信号Ｓoff を抵抗Ｒ１２，Ｒ１３、及びＭＯＳＦＥＴ  Ｍ６からなる直列接続に供給する。Ｒ１２とＲ１３の接続箇所からＭ２にゲート信号を供給する。
Ｍ６はＱ１のゲート・ソース間電圧Ｖgs（Ｑ１）と基準電圧Ｖref２を比較し、ゲート電圧Ｖgs（Ｑ１）が基準電圧Ｖref２より高い場合はＭ６はオフ、低くなるとＭ６がオンするよう比較器７から信号を出力する。即ち、Ｖgs（Ｑ１）がＶref２ より高い場合はＭ６がオフしている為、Ｍ２には抵抗Ｒ１２を介して制御信号Ｓoff の電圧がそのまま印加される。この場合、抵抗Ｒ２とＲ３が並列になるが、図１と同様にＲ２はＲ３に比べ１／
１０以下に選び、合成抵抗がほぼＲ２だけになるようにする。Ｑ１のゲート電圧Ｖgs
（Ｑ１）はこの合成抵抗によって急速に放電される。
【００３３】
次に、Ｖgs（Ｑ１）がＶref２ より低くなるとＭ６がオンしている為、制御信号Ｓoff をＲ１２とＲ１３で分圧した電圧がＭ２のゲート電圧として印加される。ゲート電圧が
Ｒ１２とＲ１３の分圧により減少すると、Ｍ２のオン抵抗は高くなる。Ｍ２のオン抵抗が増加し、その値が抵抗Ｒ３に比べてはるかに大きくなるようＭ２の電流特性を選んでおくと、Ｑ１のゲート・ソース間に接続された合成抵抗はほぼＲ３に等しい値になる。この結果、Ｑ１のゲート電圧Ｖgs（Ｑ１）は増加した合成抵抗によってゆっくりと放電され、図１及び図２で述べた動作と同じようになる。図１と図７を比較すると、図１の場合のＭ２とＭ４はターンオフ初期に大きなゲート電流を流す為、電流定格の大きなＭＯＳＦＥＴが必要である。図７のＭ２も同様に定格の大きなＭＯＳＦＥＴが必要であるが、Ｍ６はＲ12とＲ１３で電流を制限する為、Ｍ２に比べると小さな電流定格で良い。使用するMOSFETの電流定格を下げることができれば低コスト化につながり、特に駆動装置を集積回路化する場合には低コストに効果的である。
【００３４】
図８には本発明の駆動装置に関する第２の実施例を示す。尚、図８に示すインバータ型の電力変換装置は図１と同じであり、駆動装置１の破線で囲んだ第２の抵抗可変手段３だけが異なっている。図８における第２の抵抗可変手段３は、Ｑ１のパワーＭＯＳＦＥＴを例にすると、Ｑ１ノードレイン端子とゲート端子間にツエナーダイオードＺＤ２とダイオードＤ２からなる直列接続を備える。本発明では、Ｑ１ノードレイン・ソース間電圧Ｖds（Ｑ１）を上記ＺＤ２とＤ２からなる直列接続と第１の抵抗可変手段２で分圧し、この分圧した電圧をＱ１のゲート電圧として印加させることが特徴である。パワー半導体素子の過電圧保護用として図８と同様にドレイン端子とゲート端子間にツエナーダイオードを備えた例はこれまでにもあるが、スイッチング時に発生するサージ電圧を抑制する目的でこの方法を用いると、毎回のスイッチングでツエナーダイオードが降服し電流が流れる為、ツエナーダイオードの損失が問題になる。本発明はツエナーダイオードと抵抗可変手段を併用することでサージ電圧を抑制すると共に、ツエナーダイオードの損失を低減することが狙いである。
【００３５】
尚、ツエナーダイオードＺＤ２の降服電圧は、主電源の電圧ＶＢに等しい特性を選ぶことが損失及び遅延時間の低減の点で望ましい。
【００３６】
図９は図８の駆動装置を用いた場合の動作波形であり、時刻ｔ４までの動作は図２と同様である。時刻ｔ４においてＱ１ノードレイン・ソース間電圧Ｖds（Ｑ１）がツエナーダイオードＺＤ２の降服電圧を超えるとＺＤ２に電流が流れ、この電流はＲ２，Ｍ４，Ｍ２からなる第１のゲート放電抵抗と、Ｒ３とＭ３からなる第２のゲート放電抵抗に流れる。
ここで、第１のゲート放電抵抗にＭ４が無く、制御信号に応じてオンするＭ２とＲ２だけの場合を想定してみる。第２のゲート放電抵抗は設けていても前述のようにＲ２の値は
Ｒ３に比べて１／１０以下である為、合成したゲート放電抵抗はほぼＲ２に等しく、小さな値になる。これは従来、過電圧保護用としてツエナーダイオードを備えた例と同じ特性になる。即ち、小抵抗Ｒ２がＱ１のゲート・ソース間電圧Ｖgs（Ｑ１）を減少させている状況であり、Ｒ２を流れるゲート電流は大きい。ＺＤ２が降服するとＺＤ２の電流はＲ２に流れ、その電流はＲ２を通るゲート電流にほぼ等しい値まで増加する。この時、Ｒ２が通流可能な電流はＱ１のゲート・ソース間電圧Ｖgs（Ｑ１）をＲ２で割った値である。
ＺＤ２の電流がＲ２に通流可能な電流値まで増加すると、ゲート電圧Ｖgs（Ｑ１）はそれ以上は減少せず、電流は緩やかに遮断される。又、電流変化（ｄＩ／ｄｔ）が小さくなる為、サージ電圧も抑制できる。図８でｔ５〜ｔ６の電流下降期間がこれに相当し、Ｑ１ノードレイン・ソース間電圧Ｖds（Ｑ１）をＺＤ２とＲ２で分圧した電圧がＱ１のゲート・ソース間電圧Ｖgs（Ｑ１）として印加されていると言える。一方、Ｒ２に通流可能な電流はＲ２の値が小さいほど大きくなり、ツエナーダイオードにはこの電流と降服電圧の積で決まる損失が発生する。
【００３７】
次に本発明による駆動装置の場合は図２で述べたように、時刻ｔ３まではＭ４のオン抵抗が小さいが、それ以降はＱ１のゲート電圧Ｖgs（Ｑ１）の減少に依存してＭ４のオン抵抗が増加し、時刻ｔ４ではゲート放電抵抗の合成値はＲ２に比べて１０倍以上、大きい
Ｒ３になっている。この為、ＺＤ２が降服した際に流れる電流もＭ４が無い場合に比べて大幅に低減する。従って、Ｑ１のサージ電圧を抑制すると共に、ツエナーダイオードの損失も大幅に低減することが達成できる。
【００３８】
図１０は前述のスピードアップコンデンサの原理を用いて第１の抵抗可変手段を達成する実施例である。鎖線２で囲む第１の抵抗可変手段以外の構成は図８と同じであり、その説明は省略する。本実施例における第１の抵抗可変手段はＱ１のゲート・ソース間に抵抗Ｒ２と駆動信号Ｓoff によりスイッチングするＭ２を直列に備え、Ｒ２には並列にスピードアップコンデンサＣ４を備える。図９の動作波形に示したｔ２〜ｔ３期間において、
Ｑ１のゲート電圧が急峻に変化し大きなゲート電流が流れる場合にはスピードアップコンデンサＣ４のインピーダンスがＲ２より小さくなり、ゲート電流を流す。次のｔ３〜ｔ６期間においてＱ１のゲート電圧の時間的変化が小さくなると、Ｃ４のインピーダンスが高くなりＲ２がゲート抵抗として働く。そこで、図１０においては抵抗Ｒ２の値を図８の例に比べて１０倍程度大きくしておき、ターンオフ初期のｔ２〜ｔ３期間ではＣ２を抵抗手段としてゲート電流の放電に使用し、ツエナーダイオードＺＤ２が降服するｔ４〜ｔ６期間ではＲ２をゲート抵抗として用いれば、図８で述べた原理によってツエナーダイオードの電流を軽減して低損失化を図ることができる。尚、Ｃ４の容量はＱ１のゲート・ソース間容量と同等な値が望ましい。
【００３９】
図１〜図１０に記載した駆動装置１でキャパシタＣ１〜Ｃ４を除くＭＯＳＦＥＴ，抵抗，ツエナーダイオード，増幅器，比較器はいずれも集積回路（ＩＣ）に適した部品であり、これらを１つ或いは複数のＩＣチップで構成しても良い。ＩＣ化により回路の動作遅延は大幅に短縮化され、本発明の狙いにとってより適した特性が得られる。
【００４０】
図１１は本発明による駆動装置を備えたインバータ装置に大容量電池から電力を供給する電力変換システムの構成である。
【００４１】
図１１でパワー半導体素子Ｑ１〜Ｑ６で構成される３相インバータと、これに負荷として接続されたモータＭ，Ｑ１〜Ｑ６に具備された図１或いは図８と同じ駆動装置１、及び駆動装置１に電力を供給する制御電源Ｖcc、駆動装置１にＰＷＭ制御信号を伝える制御装置５はいずれも図１或いは図８に記載した内容と同じであり、これらの説明は省略する。
Ｌｓ１はそれぞれ平滑コンデンサＣＦと３相インバータを接続する配線の寄生インダクタンス、Ｌｓ２も同様に電池ＶＢと平滑コンデンサＣＦを接続する配線の寄生インダクタンスである。次に電池ＶＢは等価回路的に表現すると、内部抵抗ＲＢと開路電圧ＶＢＯで表すことができる。この電池ＶＢを充電、或いは放電する電流を電流センサ８で計測し、電池の状態監視装置９に電流計測結果を逐次、伝えている。また、状態監視装置９は電池
ＶＢの電圧も計測しており、計測した電池ＶＢの電流，電圧情報から内部抵抗ＲＢと開路電圧ＶＢＯを推定し、制御装置５に伝達する。
【００４２】
本発明は電池ＶＢが大電流を通電した場合、その正負極間電圧は内部抵抗ＲＢの影響で真の電圧（開路電圧ＶＢＯ）より減少或いは増加して現れることから、この原理を前述の駆動装置に関する制御方法として応用することが狙いである。
【００４３】
前述の（１），（２）式で述べたように、平滑コンデンサＣＦ（容量をＣｆとする）からパワー半導体素子を含む閉回路内に存在する配線の寄生インダクタンスをＬｓ１，Ｑ１〜Ｑ６のパワー半導体素子が出力する主電流の瞬時値をＩ（電池にとっては放電電流）、この電流の実効値をＩav、電池の正負極間電圧をＶＢ、開路電圧をＶＢＯ、電池の内部抵抗をＲＢ、駆動装置によってサージ電圧を抑制した場合のパワー半導体素子の最大電圧値をＶｃ（図２でｔ５〜ｔ６期間のＶds（Ｑ１）に相当する）、パワー半導体素子が電流を遮断する時間をｔｆとすれば、これらのパラメータには次の関係がある。
電流遮断期間に発生するサージ電圧は
Ｌｓ１×ｄＩ／ｄｔ＝Ｖｃ−ＶＢ                                      （３）電流遮断時のｄＩ／ｄｔを線形近似すると、
ｄＩ／ｄｔ＝Ｉ／ｔｆ                                                （４）電池の正負極間電圧はパワー半導体素子がオン定常期間中に流した電流の実効値Ｉavと内部抵抗の影響で減少しており、
ＶＢ＝ＶＢＯ−ＲＢ×Ｉav                                            （５）と表すことができる。（３）式のサージ電圧は電流を遮断し始めた時刻（図２のｔ５）からＬｓ１に蓄えられた電磁エネルギーが消費されるまで(図２のｔ６)の期間において、電流がｄＩ／ｄｔの勾配で変化しながらも流れ続けることを意味する。しかしながら、この電流は平滑コンデンサと配線の寄生インダクタ、及びパワー半導体素子の間で流れ、電池から電流を供給するわけではない。そこで、電池は（５）式に記載した内部抵抗と電流による電圧降下分（ＲＢ×Ｉav）が回復してゆく。この回復過程は内部抵抗ＲＢと平滑コンデンサの容量Ｃｆを時定数とする指数関数的な電圧変化となる。一方、パワー半導体素子のサージ電圧を抑制する観点から考えると、ＲＢとＣｆの時定数は電流下降期間（ｔ５〜ｔ６）に対して十分長く、（３）式のＶＢが低い値に維持されている方が好ましい。Ｖｃはパワー半導体素子の耐圧に対して８０〜９０％の値に選定すれば、ＶＢが低いほど電流下降期間のｄＩ／ｄｔを大きく選ぶことができ、（４）式のｔｆが短くなる。これは公知例で問題であった遅延時間を短くしてＰＷＭの非ラップ時間を確保することにつながる。
Ｒｂを例えば２０ｍΩ、Ｃｆを５０００μＦと仮定すると、時定数は１００μｓであり、電流下降時間ｔｆを上記時定数の１０％以下に選べば電池電圧の回復に対して十分短く、電池電圧は電流遮断以前の値にほぼ等しい。ＰＷＭの非ラップ時間は前述のように上限５μｓであり、上記時定数の例に対しては５％に相当し１０％以下の条件を満足している。
遅延時間の制御は図１の基準値Ｖref、或いは図８のツエナーダイオードＺＤ２の降服電圧を用いて、電流下降期間における電圧のクランプ値Ｖｃを設定すれば良い。尚、（３）〜（５）式は遮断電流の振幅Ｉに依存しており、上記Ｖｃの設定には主電流の最大値、或いは熱的には最大主電流に対する実効値を考慮する。
【００４４】
また、（３）及び（４）式より時間ｔｆは
ｔｆ＝Ｌ×Ｉ／（Ｖｃ−Ｖｂ＋ＲＢ×Ｉav）                            （６）と表されることから、制御装置５は電池の状態監視装置９から得る情報に基づき、（６）式の計算を実施し、ＰＷＭ信号にｔｆより長い非ラップ時間を設けることができる。この制御方法によれば、遮断電流の振幅Ｉが変化した場合でも正確な電流下降時間ｔｆを把握でき、非ラップ時間に反映することができる。
【００４５】
本発明による駆動装置によれば、それぞれ制御電圧と入出力端子間電圧に応じて変化する第１，第２の抵抗可変手段で分圧したゲート電圧をパワー半導体素子に印加することで電流下降期間に生じるサージ電圧を安定に抑制することができる。
【００４６】
本発明による制御方法によれば還流ダイオードが逆回復する際に、これに並列なパワー半導体素子を短時間にｄＶ／ｄｔ点弧させ、サージ電圧を抑制することが可能になる。
ｄＶ／ｄｔ点弧によりスイッチング損失はわずかに増加するが、耐圧を下げることで定常損失を大幅に低減し、全体では低損失化の効果がある。さらに、内部抵抗の影響を考慮して、第２抵抗可変手段の基準値、或いはツエナーダイオードの降服電圧を設定することにより、サージ抑制時の電圧を最適化し電流下降時間を短縮することができる。また、この時間を考慮したＰＷＭ制御の非ラップ時間が設定可能となる。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１実施例を示す駆動装置の回路図。
【図２】動作波形図。
【図３】利得を適正化した増幅器の回路図。
【図４】ダイオードが逆回復を説明する回路図。
【図５】ダイオードが逆回復する際の動作説明図。
【図６】遅延手段を設けた増幅器の回路図。
【図７】第１の抵抗可変手段に関する第２の実施例。
【図８】本発明の第２実施例を示す駆動装置の回路図。
【図９】動作説明図。
【図１０】第１の抵抗可変手段に関する第３の実施例。
【図１１】本発明の制御方法を示す電力変換装置のブロック図。
【符号の説明】
【００４８】
１…駆動装置、２…第１の抵抗可変手段、３…第２の抵抗可変手段、４…制御回路、５…ＰＷＭ制御装置、６…増幅器、７…比較器、８…電流センサ、９…電池の状態監視装置、Ｑ１〜Ｑ２…パワー半導体素子、ＱＤ１〜ＱＤ６…還流用ダイオード、Ｍ１〜Ｍ９…
ＭＯＳＦＥＴ、Ｒ１〜Ｒ１１…抵抗、Ｃ１〜Ｃ４…キャパシタ、ＺＤ１，ＺＤ２…ツエナーダイオード、Ｄ１〜Ｄ３…ダイオード、Ｍ…モータ、ＶＢ…電源（或いは電池）、Ｖcc…制御電源、Ｖref及びＶref２…基準値。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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