(57)【要約】【課題】  サイドウォール構造で形成されるメモリトランジスタのゲート長のバラツキを抑制する。【解決手段】  半導体基板の主面上に第１絶縁膜を形成した後、第１絶縁膜上に第１導電膜を形成し、ＣＭＰ法によって第１導電膜の表面を平坦化する（工程Ｓ１０〜Ｓ４０）。続いて、第１導電膜および第１絶縁膜をエッチングし、第１ゲート電極および第１ゲート絶縁膜を有する選択ゲートを形成する（工程Ｓ５０）。続いて、第１ゲート電極の側壁および主面上に第２絶縁膜を形成した後、第２絶縁膜上に第２導電膜を形成し、第２導電膜をエッチングし、第２ゲート電極および第２ゲート絶縁膜を有するメモリゲートを形成する（工程Ｓ６０〜工程Ｓ８０）。【選択図】  図１
2006302985.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１導電膜からなる第１ゲート電極と、
前記第１ゲート電極の側壁および前記主面上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第２導電膜からなる第２ゲート電極と、
前記第１ゲート電極および前記第２ゲート電極の下部の前記半導体基板に形成されたソースおよびドレインとなる拡散層とを有する不揮発性半導体装置の製造方法であって、
（ａ）前記主面上に前記第１絶縁膜を形成した後、前記第１絶縁膜上に前記第１導電膜を形成する工程、
（ｂ）ＣＭＰ法によって前記第１導電膜の表面を平坦化する工程、
（ｃ）前記第１導電膜をパターニングすることによって前記第１ゲート電極を形成する工程、
（ｄ）前記第１ゲート電極の側壁および前記主面上に前記第２絶縁膜を形成し、前記第２絶縁膜上に前記第２導電膜を形成する工程、
（ｅ）前記第２導電膜をエッチバックし、前記第２ゲート電極を形成する工程、
を含むことを特徴とする不揮発性半導体装置の製造方法。
【請求項２】
請求項１記載の不揮発性半導体装置の製造方法において、
前記（ｄ）工程では、アモルファスシリコンから前記第２導電膜を形成することを特徴とする不揮発性半導体装置の製造方法。
【請求項３】
請求項１記載の不揮発性半導体装置の製造方法において、
前記（ｄ）工程では、不純物をドープしたアモルファスシリコンから前記第２導電膜を形成することを特徴とする不揮発性半導体装置の製造方法。
【請求項４】
請求項１記載の不揮発性半導体装置の製造方法において、
前記（ａ）工程では、不純物をドープしないポリシリコンから前記第１導電膜を形成することを特徴とする不揮発性半導体装置の製造方法。
【請求項５】
請求項１記載の不揮発性半導体装置の製造方法において、
前記第２絶縁膜は、前記第１ゲート電極の側壁および前記主面上に形成された第１酸化膜、トラップ性絶縁膜および第２酸化膜からなり、
前記（ｄ）工程は、
（ｄ１）前記第１ゲート電極の側壁および前記主面上に前記第１酸化膜を形成する工程、
（ｄ２）前記第１酸化膜上に前記トラップ性絶縁膜を形成する工程、
（ｄ３）前記トラップ性絶縁膜上に前記第２酸化膜を形成する工程、
を含むことを特徴とする不揮発性半導体装置の製造方法。
【請求項６】
請求項１記載の不揮発性半導体装置の製造方法において、
前記（ｃ）工程では、前記第１ゲート電極のゲート長を１２０ｎｍ以上として、前記第１ゲート電極を形成することを特徴とする不揮発性半導体装置の製造方法。
【請求項７】
請求項１記載の不揮発性半導体装置の製造方法において、
前記（ｃ）工程では、ＫｒＦ光源を用いたフォトリソグラフィ法によってパターニングすることを特徴とする不揮発性半導体装置の製造方法。
【請求項８】
請求項１記載の不揮発性半導体装置の製造方法において、
（ｆ）前記第２ゲート電極をマスクにしたイオン注入法によって、前記拡散層を形成する工程を更に含むことを特徴とする不揮発性半導体装置の製造方法。
【請求項９】
半導体基板の主面上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１導電膜からなる第１ゲート電極と、
前記第１ゲート電極上に形成されたキャップ絶縁膜と、
前記第１ゲート電極の側壁および前記主面上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第２導電膜からなる第２ゲート電極と、
前記第１ゲート電極および前記第２ゲート電極の下部の前記半導体基板に形成されたソースおよびドレインとなる拡散層とを有する不揮発性半導体装置の製造方法であって、
（ａ）前記主面上に前記第１絶縁膜を形成した後、前記第１絶縁膜上に前記第１導電膜を形成する工程、
（ｂ）前記第１導電膜上に前記キャップ絶縁膜を形成する工程、
（ｃ）ＣＭＰ法によって前記キャップ絶縁膜の表面を平坦化する工程、
（ｄ）前記キャップ絶縁膜および第１導電膜をパターニングすることによって前記第１ゲート電極を形成する工程、
（ｅ）前記第１ゲート電極の側壁および前記主面上に前記第２絶縁膜を形成し、前記第２絶縁膜上に前記第２導電膜を形成する工程、
（ｆ）前記第２導電膜をエッチバックし、前記第２ゲート電極を形成する工程、
を含むことを特徴とする不揮発性半導体装置の製造方法。
【請求項１０】
請求項９記載の不揮発性半導体装置の製造方法において、
前記（ｅ）工程では、アモルファスシリコンから前記第２導電膜を形成することを特徴とする不揮発性半導体装置の製造方法。
【請求項１１】
請求項９記載の不揮発性半導体装置の製造方法において、
前記（ｅ）工程では、不純物をドープしたアモルファスシリコンから前記第２導電膜を形成することを特徴とする不揮発性半導体装置の製造方法。
【請求項１２】
請求項９記載の不揮発性半導体装置の製造方法において、
前記（ａ）工程では、不純物をドープしないポリシリコンから前記第１導電膜を形成することを特徴とする不揮発性半導体装置の製造方法。
【請求項１３】
請求項９記載の不揮発性半導体装置の製造方法において、
前記第２絶縁膜は、前記第１ゲート電極の側壁および前記主面上に形成された第１酸化膜、トラップ性絶縁膜および第２酸化膜からなり、
前記（ｅ）工程は、
（ｅ１）前記第１ゲート電極の側壁および前記主面上に前記第１酸化膜を形成する工程、
（ｅ２）前記第１酸化膜上に前記トラップ性絶縁膜を形成する工程、
（ｅ３）前記トラップ性絶縁膜上に前記第２酸化膜を形成する工程、
を含むことを特徴とする不揮発性半導体装置の製造方法。
【請求項１４】
請求項９記載の不揮発性半導体装置の製造方法において、
前記（ｄ）工程では、前記第１ゲート電極のゲート長を１２０ｎｍ以上として、前記第１ゲート電極を形成することを特徴とする不揮発性半導体装置の製造方法。
【請求項１５】
請求項９記載の不揮発性半導体装置の製造方法において、
前記（ｄ）工程では、ＫｒＦ光源を用いたフォトリソグラフィ法によってパターニングすることを特徴とする不揮発性半導体装置の製造方法。
【請求項１６】
請求項９記載の不揮発性半導体装置の製造方法において、
前記（ｂ）工程では、酸化シリコンから前記キャップ絶縁膜を形成することを特徴とする不揮発性半導体装置の製造方法。
【請求項１７】
請求項９記載の不揮発性半導体装置の製造方法において、
（ｇ）前記第２ゲート電極をマスクにしたイオン注入法によって、前記拡散層を形成する工程を更に含むことを特徴とする不揮発性半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体装置の製造技術に関し、特に、半導体不揮発性メモリセルの製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
不揮発性半導体装置は、半導体不揮発性メモリセル（以後「メモリセル」と呼ぶ）を例えばＭＯＳトランジスタなどの論理用半導体装置と共に同一の半導体基板上に混載し、高機能の半導体装置として実現することができる。この不揮発性半導体装置は、組み込み型マイクロコンピュータとして、産業用機械、家電品、自動車搭載装置などに広く用いられている。一般的に混載されたメモリセルには、そのマイクロコンピュータが必要とするプログラムを格納し、随時、読み出して使用する。このような論理用半導体装置との混載に適したメモリセルのセル構造として、選択用ＭＯＳ（Metal Oxide Semiconductor）トランジスタと記憶用ＭＯＳトランジスタからなるスプリットゲート型メモリセルが挙げられる。
【０００３】
不揮発性半導体装置において、このスプリットゲート型メモリセルは、注入効率の良いソースサイドインジェクション（ＳＳＩ：Source Side Injection）方式を採用できるため、書き込みの高速化と電源部面積の低減化が図れること、メモリセルの選択用ＭＯＳトランジスタおよびこれに接続するトランジスタを素子面積の小さい低圧系のトランジスタで構成できるため、周辺回路の面積の低減化が図れることから混載用途に適している。
【０００４】
このメモリセルの記憶用ＭＯＳトランジスタの電荷保持方式には、フローティングゲート方式とＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）方式が知られている。特許文献２および非特許文献１には、電気的に孤立した導電性のポリシリコン（多結晶シリコン）に電荷を蓄えるフローティングゲート方式が記載されている。また、特許文献１および非特許文献２には、窒化シリコン膜のような電荷を蓄積する性質をもつ絶縁膜に電荷を蓄えるＭＯＮＯＳ方式が記載されている。
【０００５】
また、ＭＯＳトランジスタのゲート電極材料として、形成が容易であること、および不純物ドープの制御が容易であることからポリシリコンが適用されることが知られている。特許文献４には、フォトリソグラフィ法によるＭＯＳトランジスタのゲート電極のパターニングを行うにあたって、ゲート電極材料となるポリシリコンの結晶粒による表面段差の影響を排除するために、ポリシリコンを研磨することが記載されている。
【特許文献１】特開平５−４８１１３号公報
【特許文献２】特開平５−１２１７００号公報
【特許文献３】特開２００４−１９３４３１号公報
【特許文献４】米国特許５９１１１１１号
【非特許文献１】アイ・イー・イー・イー、１９９４シンポジウム・オン・ブイエルスアイ・テクノロジー（IEEE、 Symposium on VLSI Technology）、予稿集７１ページ乃至７２ページ
【非特許文献２】アイ・イー・イー・イー、１９９７シンポジウム・オン・ブイエルスアイ・テクノロジー（IEEE、 Symposium on VLSI Technology）、予稿集６３ページ乃至６４ページ
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記フローティングゲート方式は携帯電話向けのプログラム格納用フラッシュメモリやデータ格納用大容量フラッシュメモリなどに広く用いられており、電荷保持特性が良いとされている。しかし、微細化に伴いフローティングゲートの電位制御に必要な容量結合比の確保が難しくなり、構造が複雑化している。また、保持電荷のリークを抑制するためにはフローティングゲートを取り囲む酸化膜の厚さは８ｎｍ程度以上必要とされており、高速化、高集積化を目的とした微細化の限界が近づいている。また、フローティングゲートの導電体に電荷を蓄えるため、フローティングゲート周囲の酸化膜に１箇所でもリークパスとなる欠陥があると極端に電荷保持寿命が低下する。
【０００７】
この点、上記ＭＯＮＯＳ方式は絶縁体に電荷を蓄える離散的記憶方式であるため幾つかのリークパスがあっても全保持電荷が失われることはなく、酸化膜欠陥に強い。したがって、８ｎｍ以下の薄い酸化膜も適用可能で微細化に向くこと、低確率で起こる欠陥による極端な保持寿命低下がないため信頼性予測が容易なこと、メモリセル構造が単純で論理回路部と混載しやすいこと、などから微細化の進展につれて優位であると考えられる。
【０００８】
このＭＯＮＯＳ方式を採用するメモリセルには、特に微細化に適しているスプリットゲート構造として、自己整合を利用して記憶用ＭＯＳトランジスタ（以後「メモリトランジスタ」と呼ぶ）を選択用ＭＯＳトランジスタ（以下「選択トランジスタ」と呼ぶ）の側壁にサイドウォールで形成する構造がある（特許文献１、非特許文献２）。このサイドウォール構造の場合、フォトリソグラフィの位置合わせマージンが不要であること、自己整合で形成するトランジスタのゲート長はフォトリソグラフィの最小解像寸法以下とできることから、２種のトランジスタ各々をホトマスクで形成する従来の構造に比べより微細なメモリセルを実現できる。
【０００９】
また、自己整合を用いたスプリットゲート型メモリセルの中でも、自己整合ゲート側をＭＯＮＯＳ構造で形成したメモリセル（特許文献３、非特許文献２）は、高速な論理回路部との混載に適する。
【００１０】
以下に、本発明者らが検討した選択トランジスタおよびメモリトランジスタを有するスプリットゲート型ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリセルおよびその製造方法について説明する。
【００１１】
図１７は本発明者らが検討したメモリセル５０を模式的に示す断面図である。例えば、シリコンからなる半導体基板５１上には、選択ゲート電極１２の側壁に酸化シリコン（ＳｉＯ２）膜からなるボトム酸化膜１３、窒化シリコン（ＳｉＮ）膜からなるトラップ性絶縁膜１４、酸化シリコン（ＳｉＯ２）膜からなるトップ酸化膜１５からなるＯＮＯ（Oxide Nitride Oxide）膜とサイドウォール構造のメモリゲート電極１１が形成されている。この選択ゲート電極１２のゲート電極材料（導電膜）はポリシリコンからなり、メモリゲート電極１１のゲート電極材料（導電膜）はアモルファスシリコンからなる。なお、拡散層７、拡散層５と選択ゲート電極１２、メモリゲート電極１１の上部にはシリサイド層１６が形成されており、選択ゲート電極１２と半導体基板５１との間には選択ゲート絶縁膜６が形成されている。
【００１２】
このメモリセル５０は構造上、メモリゲート電極１１より選択ゲート電極１２を先に形成するため、半導体基板界面の品質が良い状態で、選択ゲートの選択ゲート絶縁膜６と同時に論理回路部のゲート絶縁膜を形成できる。界面品質に敏感な高速動作用の薄膜ゲートを有するトランジスタを先に形成できるため、混載する論理回路部と選択ゲートの性能が向上する。記憶された情報の読み出しは高性能な選択ゲートのトランジスタの動作だけで可能で、これに接続するトランジスタもすべて薄膜の低圧系で構成できるため、読み出しの高速化と回路面積の低減が図れる。
【００１３】
図１８は上記スプリットゲート型ＭＯＮＯＳメモリセルを用いたアレー構成の説明図である。各メモリセルはそれぞれのメモリゲート１１ａが隣接するメモリゲート１１ａと拡散層（以後「ソース」と呼ぶ）を共有し、このソースから構成されるソース線１（図１８のＳＬ１およびＳＬ２）を有している。このソース線１は、２種類のワード線２（図１８のＭＧ１、ＭＧ２）、ワード線３（図１８のＣＧ１〜ＣＧ４）と平行に走っており、このワード線２はメモリゲートから構成されており、またワード線３は選択ゲートから構成されている。これらソース線１、ワード線２、３に垂直なビット線４（図１８のＢＬ１、ＢＬ２）は、メモリセルの選択ゲート１２ａに隣接する拡散層（以後「ドレイン」と呼ぶ）に接続されている。
【００１４】
図１９は上記アレー構成の平面レイアウトの説明図である。それぞれの単位メモリセルは単位メモリセル領域３１に形成されており、素子分離部３３（図１９のハッチング箇所）により隣接単位メモリセルと電気的に絶縁されている。なお、メモリセルのドレインとソース線４とは、コンタクト２１により電気的に接続されている。
【００１５】
図２０は上記スプリットゲート型ＭＯＮＯＳメモリセルの動作時の電圧条件の説明図である。書込みはソースサイド注入（ＳＳＩ（Source Side Injection））方式により、メモリゲートとソースに各々１２Ｖ、５Ｖ程度を印加した状態で選択ゲートを弱反転させて、選択ゲートとメモリゲート間に生じる強い電界によりホットエレクトロンを発生させて、メモリゲートに注入する。消去はバンド間トンネルによるホットホール注入方式（ＢＴＢＴ（Band To Band Tunneling）方式）を用いる。メモリゲートに−５Ｖ、ソースに７Ｖ程度の逆バイアスとなる電圧を印加して拡散層端に生じる強い電界でバンド間トンネルによるホットホールを発生させて、メモリゲートに注入する。書き込まれた情報を読み出す際には、メモリゲートと選択ゲート共に１．５Ｖ、ドレインに１Ｖを印加して、ドレインに流れる電流の大小により判定する。
【００１６】
図２１〜図２８は、本発明者らが検討した不揮発性半導体装置の製造工程中のメモリセルおよび論理回路用トランジスタを模式的に示す断面図である。なお、図２１〜図２８には、メモリ領域５４に形成されるメモリセルと混載される論理回路用のＭＯＳトランジスタ（以後「ロジック部トランジスタ」と呼ぶ）がロジック領域５５に形成される製造プロセスも併せて示している。
【００１７】
図２１に示すように、例えばｐ型のウエル５２が形成された例えばｐ型の単結晶シリコンからなる半導体基板５１上に、絶縁膜５３とポリシリコンからなる導電膜３４を形成する。このウエル５２は、例えばイオン注入法を用いてボロンなどのｐ型不純物を半導体基板５１内に導入することにより形成される。また、絶縁膜５３は、例えばシリコンからなる半導体基板５１を熱酸化することによって、膜厚４ｎｍ程度の酸化シリコンから形成される。また、例えば、導電膜３４は、ＣＶＤ（Chemical Vapor Deposition）法を用いて膜厚２７０ｎｍ程度で形成される。なお、図中では省略するがこの前段階として、周知の方法を用いて素子分離構造（素子分離部）が形成されている。
【００１８】
続いて、図２２に示すように、導電膜３４をドライエッチングによるパターニングで選択トランジスタおよびロジック部トランジスタのゲート電極を形成する。すなわち、メモリセルの選択トランジスタが選択ゲート電極１２、選択ゲート絶縁膜６を有するとともにロジック部トランジスタがロジック部ゲート電極１７、ロジック部ゲート絶縁膜５６を有するように、この段階で同時にゲート加工が行われる。
【００１９】
続いて、図２３に示すように、ボトム酸化膜１３、トラップ性絶縁膜１４、トップ酸化膜１５の３層構造のＯＮＯ膜１８を形成する。ボトム酸化膜１３は、例えばＣＶＤ法により膜厚５ｎｍ程度の酸化シリコン膜で形成される。また、トップ酸化膜１５は、例えばＣＶＤ法により膜厚５ｎｍ程度の窒化シリコン膜で形成される。また、トップ酸化膜１５は、例えばＣＶＤ法により膜厚５ｎｍ程度の酸化シリコン膜で形成される。
【００２０】
続いて、図２４に示すように、メモリゲート電極材料として不純物をドープしたアモルファスシリコンを堆積し、ドライエッチングでエッチバックして選択ゲート電極１２の側壁にサイドウォール電極として導電膜１１、４０およびロジック部ゲート電極１７の側壁にサイドウォール電極として導電膜４１を残す。
【００２１】
続いて、図２５に示すように、形成したサイドウォール電極のうち、不要な導電膜４０、４１をエッチングで除去して、さらに導電膜４０、４１の下層のＯＮＯ膜１８も同様に除去する。次いで、選択ゲート電極１２、メモリゲート電極１１およびロジック部ゲート電極１７の側壁側の半導体基板５２内に、ｎ型不純物（例えばリンまたはヒ素）をイオン注入することによって、低濃度拡散層８を形成する。この低濃度拡散層８は、それぞれのトランジスタの短チャネル効果を抑制するためのエクステンション領域である。
【００２２】
続いて、図２６に示すように、例えば酸化シリコン膜を半導体基板５１上に形成した後、エッチバックすることによりサイドウォール５８を形成する。次いで、半導体基板５２内にｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより、高濃度拡散層９を形成する。
【００２３】
続いて、図２７に示すように、選択ゲート電極１２、ロジック部ゲート電極１７の低抵抗化のためにシリサイド化を行い、シリサイド層２７を形成する。
【００２４】
続いて、図２８に示すように、半導体基板５１上に例えば酸化シリコン膜からなる層間絶縁膜４２を堆積し、平坦化とコンタクト部の形成を行う。この後に説明は省略するが標準的な３〜６層程度のメタル配線形成プロセスを経て、不揮発性半導体装置が略完成する。
【００２５】
なお、図２２においてＭＯＮＯＳメモリ部の選択トランジスタとロジック部トランジスタのゲート電極を同時に加工する方法を示したが、別の方法として、先に選択トランジスタの加工のみを行い、図２２から図２６のプロセスを経た後に、改めてロジック部トランジスタのゲート電極を加工する方法もある。その場合にはゲート電極の加工に１枚マスクを余計に必要とするが、ロジック部トランジスタは後から形成するために特性の調整が容易となる。
【００２６】
このように図２１〜図２８に製造フローを示した自己整合スプリットゲート型ＭＯＮＯＳメモリセルは、自己整合を使わない場合に比べてメモリトランジスタのゲート長のバラツキが小さい特徴がある。
【００２７】
しかしながら要求仕様に対してはまだ十分ではなく、メモリトランジスタのゲート長のバラツキをさらに抑制したい、という課題がある。以下に詳細に説明する。
【００２８】
自己整合ではないスプリットゲート構造の場合、選択ゲートに対して、メモリゲートはフォトリソグラフィの合わせ誤差だけ選択ゲートから位置がずれて形成される。この値は例えば１３０〜１８０ｎｍノードで用いられるＫｒＦスキャナーで６０ｎｍ程度ある。これに対し、メモリトランジスタを自己整合のサイドウォールとして形成すると合わせずれはゼロであるため、プロセス起因のミクロなバラツキのみとなりサイドウォールゲート長、すなわちメモリトランジスタのゲート長のバラツキは±１０ｎｍ程度となる。通常、±１０ｎｍ程度のバラツキは許容範囲である。しかし、書き込み／消去特性を優先する場合、自己整合スプリットゲート型ＭＯＮＯＳメモリセルは、メモリトランジスタの短チャネル特性が悪くなってしまう。短チャネル特性が悪くなると、ゲート長の僅かなバラツキで閾値電圧等の特性が変動しやすくなってしまう。したがって、書き込み／消去特性を優先した場合であっても、閾値電圧等の特性が変動しないように、メモリトランジスタのゲート長のバラツキをさらに抑制する必要が生じる。
【００２９】
ここで、メモリトランジスタのゲート長のバラツキの影響を、例えばデザインルール１５０ｎｍで作成した自己整合スプリットゲート型ＭＯＮＯＳメモリセルを用いて説明する。図２９はメモリトランジスタのゲート長とＩＶ特性の関係の説明図である。図３０はメモリトランジスタのゲート長とメモリ消去速度の関係の説明図である。
【００３０】
メモリトランジスタのゲート絶縁膜は情報記憶のためＳｉＯ２／ＳｉＮ／ＳｉＯ２の３層構造で酸化膜換算膜厚（ＥＯＴ（Equivalent Oxide Thickness））が１５ｎｍのＯＮＯ膜であり、選択トランジスタやロジック部トランジスタのゲート絶縁膜４ｎｍに比較して厚い。またメモリトランジスタのゲート長は６５ｎｍであり、選択トランジスタやロジック部トランジスタのゲート長１５０ｎｍを大きく下回るほど微細である。ＭＯＳトランジスタの短チャネル特性はゲート絶縁膜が厚く、ゲート長が短いほど悪いため、メモリトランジスタの短チャネル特性は選択トランジスタやロジック部トランジスタに比べ著しく劣り、とりわけゲート長の変化に対して特性が変動しやすい。
【００３１】
図２９に示すように、ＩＶ特性はゲート長（Ｌｍｇ）６５ｎｍに対して短くなる方向（５５ｎｍ、４５ｎｍ）で変化が大きくなる。このデバイスでは１０ｎｍのゲート長短縮によって閾値電圧（Ｖｔｈ）が１．５Ｖシフトして、かつサブスレッショルド係数も変化する。また短チャネル特性以外にも、メモリゲート長は消去特性にも感度が高い。
【００３２】
図３０に示すように、ゲート長（Ｌｍｇ）が６５ｎｍから５５ｎｍへ１０ｎｍ短くなると消去速度は半桁低下し、アレー内で無視できない差が生じる。現状でメモリトランジスタのゲート長のバラツキは±１０ｎｍ程度あるためメモリアレー内で閾値電圧と消去速度が大きくばらつき、書換ストレスの増加に伴う書換耐性や電荷保持特性の悪化をもたらす。このため短チャネル特性を改善するためにはメモリトランジスタのゲート長の増加が効果的であるが、図３０に示すように消去速度の低下を伴う。また同じ目的でメモリトランジスタのゲート絶縁膜を薄膜化すると、電荷保持特性が悪化してしまう。
【００３３】
そこで本発明者らは、メモリトランジスタのゲート長のバラツキが生じる過程について検討した。図３１〜図３５は本発明者らが検討した不揮発性半導体装置の製造工程中のメモリセルを模式的に示す説明図であり、メモリトランジスタのゲート長Ｌｍｇのバラツキが生じる過程を示している。
【００３４】
図３１に示すように、半導体基板（図示せず）上に選択トランジスタの絶縁膜５３を成膜した後、選択トランジスタのゲート電極材料として例えばポリシリコンからなる導電膜３４を堆積する。なお、ポリシリコンの結晶粒は膜の堆積方向に柱状に成長する性質があり、堆積後の表面は結晶粒の成長バラツキに起因する１０ｎｍ程度の表面凹凸がある。
【００３５】
続いて、図３２に示すように、フォトリソグラフィ及びドライエッチングによって選択ゲート電極１２および選択ゲート絶縁膜６を形成する。
【００３６】
続いて、図３３に示すように、電荷を蓄積する、ＳｉＯ２膜／ＳｉＮ膜／ＳｉＯ２膜の３層からなるＯＮＯ膜１８を堆積し、メモリトランジスタのゲート電極材料として例えばアモルファスシリコンからなる導電膜２０を堆積する。アモルファスシリコンからなる導電膜２０は均一に成膜されるため、導電膜２０の上面は下地のポリシリコンからなる導電膜、すなわち選択ゲート電極１２の凹凸を反映した段差が残留している。
【００３７】
続いて、図３４に示すように、異方性ドライエッチングにより導電膜２２をエッチバックしてメモリゲート電極１１となるサイドウォールゲート電極のみを残し、露出したＯＮＯ膜１８をウェットエッチングで除去する。
【００３８】
この段階で図３５に示すように選択ゲート電極１２の上面段差を反映して、サイドウォール電極であるメモリゲート電極１１のゲート長Ｌｍｇが変動する（Ｌｍｇ１＜Ｌｍｇ２）。
【００３９】
理想的なサイドウォール電極はそれが形成される側壁の選択ゲート電極の高さの影響を受けないが、（１）選択ゲート電極の高さがサイドウォール電極となる膜の堆積厚さに比べて十分高くない場合、（２）選択ゲート電極の側壁にテーパーがついている場合にはメモリゲート電極の高さに比例して、メモリトランジスタのゲート長（サイドウォール長）も増加する。
【００４０】
微細化が進んだ先端プロセスほどゲート電極高さは低くなる傾向にあるが、メモリトランジスタのゲート長およびＯＮＯ膜厚は、不揮発メモリとしての信頼性の要求から先端プロセスと同程度には微細化されずに選択ゲート電極とメモリゲート電極の高さの比は理想から外れて上記（１）の条件に近づいていく。また選択ゲート電極の側壁にテーパーを設けることでコーナー部の電界を緩和し信頼性を向上できるため、積極的に上記（２）の条件を導入する場合もある。このように現実のデバイスではサイドウォール構造であっても例えばポリシリコンからなる選択ゲート電極の高さに依存してメモリトランジスタのゲート長が変動する課題があることを本発明者らは見出した。
【００４１】
本発明の目的は、サイドウォール構造で形成されるメモリトランジスタのゲート長のバラツキを抑制する技術を提供することにある。
【００４２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００４３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００４４】
本発明の不揮発性半導体装置の製造方法は、半導体基板上に選択トランジスタのゲート絶縁膜、ポリシリコンからなる選択ゲート電極材料を堆積した後、前記選択ゲート電極材料を研磨により平坦化、パターニングにより選択ゲート電極を形成する。次いで、平坦化された前記選択ゲート電極、および半導体基板上にメモリトランジスタのゲート絶縁膜、アモルファスシリコンからなるメモリゲート電極材料を堆積した後、前記メモリゲート電極材料をエッチバックして自己整合によるメモリゲート電極を形成する。
【発明の効果】
【００４５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００４６】
ポリシリコンからなる選択ゲート電極の表面を平坦化することで、サイドウォール構造で形成されるメモリゲトランジスタのゲート長のバラツキを抑制することができる。
【発明を実施するための最良の形態】
【００４７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００４８】
（実施の形態１）
本発明の実施の形態１で示すメモリセルの製造方法について、図１〜図６により説明する。図１は本発明の実施の形態１で示すメモリセルの製造フローチャート、図２〜図６は製造工程中のメモリセルを模式的に示す説明図である。なお、メモリセルは図１７に示したスプリットゲート型ＭＯＮＯＳメモリセルで、アレー構成は図１８に、セルレイアウトは図１９に示した通りである。また、図１９中の符号３１で囲む部分が１つのメモリセルに該当する。また、隣接するメモリセル同士では、選択ゲートとメモリゲートの配置が常に左右対称となる。また、読み出し、書き込み、消去の電圧は図２０の条件を用いた。また、基本的な製造フローは上記発明が解決しようとする課題で説明した方法に準じる。また、製造には１５０ｎｍノードのプロセスルールを用いた。
【００４９】
まず、例えばｐ型の単結晶シリコンからなる半導体基板（円形の薄い板状に加工した半導体ウエハ）を準備する（工程Ｓ１０）。なお、この半導体基板には、周知の方法により素子分離部およびウエルが形成されている。
【００５０】
次いで、図２に示すように、半導体基板（図示せず）上に、選択トランジスタのゲート絶縁膜として８００℃で厚さ４ｎｍの絶縁膜５３を成膜し、続いてポリシリコンからなる導電膜３４を２７０ｎｍ堆積する（工程Ｓ２０、Ｓ３０）。このポリシリコンからなる導電膜３４の成膜は、不純物ドープなし、成膜温度６４０℃で行い、結晶粒径を極小化する条件を選定している。なお、この場合であってもポリシリコン結晶粒の成長に起因した１０ｎｍ程度の表面凹凸が生じてしまう。
【００５１】
次いで、図３に示すように、導電膜３４の表面凹凸を取り除くために化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により、導電膜３４の表面を平坦化する（工程Ｓ４０）。ここで、ＣＭＰ法は、浅溝素子分離の形成工程や層間絶縁膜の平坦化工程で一般的に用いられ、研磨剤を分散させたスラリとポリウレタン等の研磨パッドによりＳｉＯ２膜等の表面を研磨して平坦化するものである。なお、スラリと研磨パッドの組み合わせによって被加工材料はＳｉＯ２膜以外にもタングステン膜、Ｃｕ膜、ポリシリコン膜等の各種材料に対応可能である。
【００５２】
本実施の形態では、ＣＭＰ法によるポリシリコンからなる導電膜３４の表面研磨前後での表面ラフネスの変化は、ｒｍｓ値で研磨前が６０Åに対して研磨後は８Åと、約一桁低減された。このときの条件は、ポリウレタンパッドにシリカスラリを用いて、研磨圧力１５０ｇ／ｃｍ２、回転数２０ｒｐｍとした。この目的のためにはＣＭＰの研磨量は通常の層間絶縁膜の研磨等に比較して少なくてよく、平坦部で２０ｎｍを研磨する。研磨量が少ないためにＣＭＰの研磨ばらつきも問題とならない。なお、本実施の形態では、導電膜３４の表面を平坦化するにあたりＣＭＰ法を適用しているが、エッチバック、ＳＯＧ法などの各種の平坦化方法であっても良い。しかしながら、ＣＭＰ法は、エッチバック、ＳＯＧ法など各種の平坦化方法の中で最も平坦化能力が高いため、ＣＭＰ法を適用することで、後に形成されるメモリゲートのゲート長のバラツキをより低減することができる。
【００５３】
次いで、図４に示すように、フォトリソグラフィ及びドライエッチングによって選択ゲートを形成する（工程Ｓ５０）。すなわち、導電膜３４および絶縁膜５３をパターニングし、選択ゲート電極１２および選択ゲート絶縁膜６を形成する。
【００５４】
次いで、図５に示すように、電荷蓄積膜（絶縁膜）としてＳｉＯ２膜／ＳｉＮ膜／ＳｉＯ２膜の３層からなるＯＮＯ膜１８を形成し、メモリゲート電極となる不純物をドープしたアモルファスシリコンからなる導電膜２０を形成する（工程Ｓ６０、Ｓ７０）。アモルファスシリコン膜には結晶粒がないため表面凹凸なく均一に成膜される長所がある。
【００５５】
次いで、図６に示すように、異方性ドライエッチングによりアモルファスシリコン膜からなる導電膜２０をエッチバックして、メモリゲート電極１１となるサイドウォールゲート電極のみを残し、余剰のＯＮＯ膜１８をドライエッチング及びウェットエッチングにより除去する（工程Ｓ８０）。
【００５６】
上記ＣＭＰ法を選択ゲート電極材料のポリシリコンからなる導電膜３４を堆積した後、表面段差の１０ｎｍ程度を平坦化するために用いているので、ＣＭＰ後の平坦な表面をもとに選択ゲート電極１２と続くサイドウォールゲート電極を形成すれば、サイドウォールゲートのゲート長のバラツキを抑制できる。すなわち、選択ゲート電極１２の上面段差がＣＭＰにより一桁低減された結果、これを基準としたサイドウォール電極であるメモリゲート電極１１のゲート長バラツキも±１０ｎｍから±数ｎｍへ一桁近く低減される効果を得ることができる。
【００５７】
次いで、メモリゲート保護用の酸化膜形成とアモルファスシリコンの結晶化を兼ねて、８００℃の酸化雰囲気中で熱処理を行う（工程Ｓ９０）。
【００５８】
上述の製造プロセスで形成された本実施の形態で示すスプリットゲート型ＭＯＮＯＳメモリセルは、そのサイドウォール構造のゲート長のバラツキを±１０ｎｍから±数ｎｍへ一桁近く抑制できる。
【００５９】
このメモリトランジスタのゲート長のバラツキを抑制することで、メモリトランジスタの特性を向上することができる。なぜならメモリトランジスタのゲート長は短チャネル特性の支配要因で、リーク電流値と閾値電圧に影響し、またメモリトランジスタのゲート長は不揮発メモリの消去速度にも影響を与えてしまうからである。したがって、メモリアレー内のゲート長バラツキを抑制することで、リーク電流値と閾値電圧、消去速度のバラツキを抑制できる。また、リーク電流バラツキの抑制は消費電流を低減し、閾値電圧バラツキの抑制は、ワーストビットの特性を保証する書き込み条件を緩和して書換え耐性を向上させることができる。また、消去速度バラツキの抑制は、同様にワーストビットの特性で決まる消去条件の実質的な緩和に相当し、書換え耐性を向上させることができる。
【００６０】
（実施の形態２）
本実施の形態２は、前記実施の形態１で示したメモリセルの製造工程のポリシリコンからなるゲート電極材料の導電膜を形成した後において、例えばＳｉＯ２からなるキャップ層を重ねて形成し、ＳｉＯ２からなるキャップ層をＣＭＰ法により平坦化する場合について説明する。
【００６１】
本発明の実施の形態２で示すメモリセルの製造方法について、図７〜図１３により説明する。図７は本発明の実施の形態２で示すメモリセルの製造フローチャート、図８〜図１３は製造工程中のメモリセルを模式的に示す説明図である。なお、メモリセルの基本構造、レイアウト、プロセスルール等は前記実施の形態１に等しい。
【００６２】
まず、半導体基板を準備した後、図８に示すように、半導体基板（図示せず）上に絶縁膜および導電膜を形成する（工程Ｓ１１０〜Ｓ１３０）。すなわち、シリコンからなる半導体基板上に選択トランジスタのゲート絶縁膜となる絶縁膜５３として８００℃で厚さ３ｎｍの熱酸化膜を成膜し、続いてゲート電極となる導電膜３４を２５０ｎｍ程度堆積する。なお、この半導体基板には、周知の方法により素子分離部およびウエルが形成されている。
【００６３】
続いて、図９に示すように、例えば、ＣＶＤ法により酸化シリコン膜からなるキャップ層２６を７０ｎｍ程度堆積する（工程Ｓ１４０）。ポリシリコンの成膜は、不純物ドープなし、成膜温度６４０℃で行い、結晶粒径を極小化する条件を選定しているが、その場合でもポリシリコン結晶粒の成長に起因した１０ｎｍ程度の表面凹凸が生じる。このため、その上に堆積したＳｉＯ２膜からなるキャップ層２６の表面にも段差が生じている。
【００６４】
続いて、図１０に示すように、このＳｉＯ２膜からなるキャップ層２６の表面段差を取り除くためにＣＭＰ法を行い、キャップ層２６の表面を平坦化する（工程Ｓ１５０）。このときの条件は、ポリウレタンパッドにシリカスラリを用いて、研磨圧力２００ｇ／ｃｍ２、回転数２０ｒｐｍとした。この目的のためにはＣＭＰの研磨量は通常の層間絶縁膜の研磨等に比較して少なくてよく、平坦部で２０ｎｍを研磨する。研磨量が少ないためにＣＭＰの研磨ばらつきも問題とならない。
【００６５】
続いて、図１１に示すように、フォトリソグラフィ及びドライエッチングによって選択ゲートを形成する（工程Ｓ１６０）。すなわち、キャップ層２６、導電膜３４および絶縁膜５３をパターニングし、選択ゲート電極１２および選択ゲート絶縁膜６を形成する。
【００６６】
続いて、図１２に示すように、電荷蓄積膜（絶縁膜）としてＳｉＯ２膜／ＳｉＮ膜／ＳｉＯ２膜の３層からなるＯＮＯ膜１８を形成し、メモリゲート電極となる不純物をドープしたアモルファスシリコンからなる導電膜２０を形成する（工程Ｓ１７０、Ｓ１８０）。アモルファスシリコン膜には結晶粒がないため表面凹凸なく均一に成膜される長所がある。
【００６７】
次いで、図１３に示すように、異方性ドライエッチングによりアモルファスシリコン膜からなる導電膜２０をエッチバックして、メモリゲート電極１１となるサイドウォールゲート電極のみを残し、余剰のＯＮＯ膜１８をドライエッチング及びウェットエッチングにより除去する（工程Ｓ１９０）。なお、ここまでの過程で各工程間の洗浄により、ＳｉＯ２膜からなるキャップ層２６はエッチングされて減少し、図１３の段階では僅かに残るか、あるいは選択ゲート電極のポリシリコン表面が露出するが、ゲート長の均一形成の観点では図１２のメモリゲート電極を堆積した段階で表面が平坦であれば良いために不都合はない。
【００６８】
上記ＣＭＰ法を選択ゲート電極１２となる導電膜３４上にＳｉＯ２膜からなるキャップ層２６を堆積した後、表面段差の１０ｎｍ程度を平坦化するために用いているので、ＣＭＰ後の平坦な表面を選択ゲート電極１２と続くサイドウォールゲート電極を形成すれば、サイドウォールゲートのゲート長のバラツキを抑制できる。すなわち、選択ゲート電極１２の上面段差がＣＭＰにより一桁低減された結果、これを基準としたサイドウォール電極であるメモリゲート電極１１のゲート長バラツキも±１０ｎｍから±数ｎｍへ一桁近く低減される効果を得ることができる。
【００６９】
続いて、メモリゲート保護用の酸化膜形成とアモルファスシリコンの結晶化を兼ねて、８００℃の酸化雰囲気中で熱処理を行う（工程Ｓ２００）。
【００７０】
上述の製造プロセスで形成された本実施の形態で示すスプリットゲート型ＭＯＮＯＳメモリセルは、そのサイドウォール構造のゲート長のバラツキを±１０ｎｍから±数ｎｍへ一桁近く抑制できる。
【００７１】
本実施の形態では前記実施の形態１と異なりポリシリコンからなる導電膜３４上にＳｉＯ２膜からなるキャップ層２６を積層し、このキャップ層２６を平坦化する。すなわち、本実施の形態では、ＣＭＰ法により研磨する対象がＳｉＯ２からなる絶縁膜となる。ここで、ＳｉＯ２のＣＭＰ法は浅溝素子分離工程や層間絶縁膜の平坦化に広く使われている。したがって、研磨対象をポリシリコンではなく、ＳｉＯ２とすることで研磨装置や研磨資材、研磨後の洗浄方法を共通化できる効果が得られる。なお、ＣＭＰ法による研磨対象がポリシリコンまたはＳｉＯ２のどちらであってもメモリゲートのゲート長のばらつきを抑制することができるので、製造ラインの構成や製造プロセスに応じて適切な選択肢を取ればよい。
【００７２】
（実施の形態３）
本実施の形態３は、前記実施の形態１で示したメモリセルの製造工程において、選択トランジスタのゲート長を１２０ｎｍ以上とする場合について説明する。
【００７３】
本発明の実施の形態３で示すメモリセルの製造方法について、図１４〜図１６により説明する。図１４は本発明の実施の形態３で示すメモリセルの製造フローチャート、図１５、図１６は製造工程中のメモリセルを模式的に示す説明図である。なお、メモリセルの基本構造、レイアウト、プロセスルール等は前記実施の形態１に等しい。
【００７４】
まず、半導体基板を準備した後、半導体基板上に絶縁膜および導電膜を形成する（工程Ｓ２１０〜Ｓ２３０）。すなわち、シリコンからなる半導体基板上に選択トランジスタのゲート絶縁膜となる絶縁膜として８００℃で厚さ３ｎｍの熱酸化膜を成膜し、続いてゲート電極となる導電膜を２５０ｎｍ程度堆積する。なお、この半導体基板には、周知の方法により素子分離部およびウエルが形成されている。
【００７５】
続いて、図１５に示すように、導電膜３４の表面凹凸を取り除くためにＣＭＰ法により、導電膜３４の表面を平坦化する（工程Ｓ２４０）。
【００７６】
次いで、図１６に示すように、フォトリソグラフィ及びドライエッチングによって選択ゲートを形成する（工程Ｓ２５０）。すなわち、導電膜３４および絶縁膜５３をパターニングし、選択ゲート電極１２および選択ゲート絶縁膜６を形成する。このとき、選択ゲート電極１２のゲート長Ｌｃｇは１２０ｎｍ以上であり、一般的なＫｒＦエキシマレーザーやｉ線、あるいは一部のＡｒＦエキシマレーザーなどを光源として、十分に厚いフォトレジストを使用可能なリソグラフィ装置で露光できる寸法となっている。
【００７７】
ポリシリコンを堆積したゲート電極の上面をＣＭＰにより平坦化する方法は特許文献４により開示されたもの等が存在するが、これらは例えば光源がＡｒＦエキシマレーザーで例えば２００ｎｍ以下と薄いフォトレジストを必要としてより微細なパターンを形成可能なリソグラフィ技術を用いた場合に焦点深度マージン、フォトレジスト高さばらつきマージンが減少し、適切なパターン露光のためにポリシリコンの上面の表面凹凸の平坦化を必要とする場合に有効な技術であって、十分なマージンが確保可能なＫｒＦ光源など十分に厚いフォトレジストを用いるフォトリソグラフィでは通常追加する必要のない手段である。
【００７８】
しかしながら、本実施の形態では前記実施の形態１と同様に、電荷蓄積膜（絶縁膜）となるＳｉＯ２膜／ＳｉＮ膜／ＳｉＯ２膜の３層からなるＯＮＯ膜を堆積し、メモリゲート電極となる導電膜を堆積し、異方性ドライエッチングにより導電膜をエッチバックして、サイドウォール形状のメモリゲート電極を形成している。すなわち、メモリゲート電極のゲート長は、上述したように基準となる選択ゲート電極の上面の高さのバラツキを反映してばらつくために、これを抑制する目的で選択ゲートとなるポリシリコン膜の表面凹凸をＣＭＰにより平坦化する工程を追加している。これによって、サイドウォールであるメモリゲート電極のゲート長が均一に形成される。
【００７９】
このようにサイドウォールゲートを用いたメモリにおいては、ＡｒＦリソグラフィ装置や薄膜のフォトレジストを必要としない、例えばＫｒＦリソグラフィ装置を用いる相対的に大きな寸法のデバイスであっても、サイドウォールをゲート電極とする関係で選択ゲート電極の上面を平坦化してバラツキを抑制する効果が得られる。また、もう一つ重要な効果として選択ゲート電極のゲート長が１２０ｎｍ以上と大きい条件下では、十分に厚いフォトレジストを使えることでゲート加工時のドライエッチング耐性が増し、ゲート電極のポリシリコン高さ２５０ｎｍ以上と十分に確保できる点がある。ポリシリコン高さが２５０ｎｍ以上あれば、これに対して低く形成されるサイドウォールゲート電極も含めて、ゲート電極をマスクとしてソース・ドレインの高濃度拡散層を形成するイオン注入の際に、注入するイオンがゲート電極を突き抜けてチャネル部に注入される不具合を防止することができる。このことは、原理的に必ず一方のゲートよりも高さが低く形成されるサイドウォール構造のゲートを用いるデバイスでは重要な特性となる。
【００８０】
続いて、メモリゲート保護用の酸化膜形成とアモルファスシリコンの結晶化を兼ねて、８００℃の酸化雰囲気中で熱処理を行う（工程Ｓ２９０）。
【００８１】
上述の製造プロセスで形成された本実施の形態で示すスプリットゲート型ＭＯＮＯＳメモリセルは、そのサイドウォール構造のゲート長のバラツキを±１０ｎｍから±数ｎｍへ一桁近く抑制できる。
【００８２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８３】
例えば、前記実施の形態では、選択トランジスタのゲート電極材料としてポリシリコンからなる導電膜を適用した場合について説明したが、アモルファスシリコンからなる導電膜を適用することもできる。
【００８４】
また、前記実施の形態１から３においては、選択ゲート電極を先に形成し、メモリゲート電極をサイドウォールとして形成する構造のメモリセルを記述したが、両者の順序が逆に形成される構造も可能である。この構造を用いると、メモリゲートと選択ゲートの区別なく自己整合スプリットゲート構造のサイドウォールとして形成される側のゲート電極寸法のバラツキを抑制できる。この観点から、前記実施の形態１から３とは逆にメモリゲート電極をマスクを用いて先に形成し、これに対するサイドウォールとして選択ゲートを形成する、という順序へプロセスを変更することができる。具体的には、図２２の第１の絶縁膜６を、トラップ膜を含む第１のゲート絶縁膜と読み替えて形成し、第１のゲート電極１２を形成する。この後、第１のゲート電極表面の凹凸を研磨により平坦化し、続いて図２３に示す第２のゲート絶縁膜１８をシリコン酸化膜と読み替えて形成し、図２４に示す第２のゲート電極１１をサイドウォールとして形成する。完成断面は図１７を、前記同様に第１のゲート絶縁膜６をトラップ膜を含む膜に読み替え、第２のゲート絶縁膜１３、１４、１５を単層のシリコン酸化膜と読み替えたものに等しい。従って図１７の符号１２がメモリゲート電極に相当し、符号１１が選択ゲート電極に相当する。このプロセス変更により得た構造では、選択ゲート電極の特性バラツキを抑制できるため、読み出し動作時の電流バラツキや、書込み動作時の書込み速度のバラツキを抑制する効果が得られる。
【産業上の利用可能性】
【００８５】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施の形態１で示すメモリセルの製造フローチャートである。
【図２】実施の形態１で示す製造工程中のメモリセルを模式的に示す説明図である。
【図３】図２に続く製造工程中のメモリセルを模式的に示す説明図である。
【図４】図３に続く製造工程中のメモリセルを模式的に示す説明図である。
【図５】図４に続く製造工程中のメモリセルを模式的に示す説明図である。
【図６】図５に続く製造工程中のメモリセルを模式的に示す説明図である。
【図７】本発明の実施の形態２で示すメモリセルの製造フローチャートである。
【図８】実施の形態２で示す製造工程中のメモリセルを模式的に示す説明図である。
【図９】図８に続く製造工程中のメモリセルを模式的に示す説明図である。
【図１０】図９に続く製造工程中のメモリセルを模式的に示す説明図である。
【図１１】図１０に続く製造工程中のメモリセルを模式的に示す説明図である。
【図１２】図１１に続く製造工程中のメモリセルを模式的に示す説明図である。
【図１３】図１２に続く製造工程中のメモリセルを模式的に示す説明図である。
【図１４】発明の実施の形態３で示すメモリセルの製造フローチャートである。
【図１５】実施の形態３で示す製造工程中のメモリセルを模式的に示す説明図である。
【図１６】図１５に続く製造工程中のメモリセルを模式的に示す説明図である。
【図１７】本発明者らが検討したメモリセルを模式的に示す断面図である。
【図１８】図１７のメモリセルを用いたアレー構成の説明図である。
【図１９】図１８のアレー構成の平面レイアウトの説明図である。
【図２０】図１７のメモリセルの動作時の電圧条件の説明図である。
【図２１】本発明者らが検討した不揮発性半導体装置の製造工程中のメモリセルおよび論理回路用トランジスタを模式的に示す説明図である。
【図２２】図２１に続く製造工程中のメモリセルおよび論理回路用トランジスタを模式的に示す説明図である。
【図２３】図２２に続く製造工程中のメモリセルおよび論理回路用トランジスタを模式的に示す説明図である。
【図２４】図２３に続く製造工程中のメモリセルおよび論理回路用トランジスタを模式的に示す説明図である。
【図２５】図２４に続く製造工程中のメモリセルおよび論理回路用トランジスタを模式的に示す説明図である。
【図２６】図２５に続く製造工程中のメモリセルおよび論理回路用トランジスタを模式的に示す説明図である。
【図２７】図２６に続く製造工程中のメモリセルおよび論理回路用トランジスタを模式的に示す説明図である。
【図２８】図２６に続く製造工程中のメモリセルおよび論理回路用トランジスタを模式的に示す説明図である。
【図２９】メモリトランジスタのゲート長とＩＶ特性の関係の説明図である。
【図３０】メモリトランジスタのゲート長とメモリ消去速度の関係の説明図である。
【図３１】本発明者らが検討した不揮発性半導体装置の製造工程中のメモリセルを模式的に示す説明図である。
【図３２】図３１に続く製造工程中のメモリセルを模式的に示す説明図である。
【図３３】図３２に続く製造工程中のメモリセルを模式的に示す説明図である。
【図３４】図３３に続く製造工程中のメモリセルを模式的に示す説明図である。
【図３５】図３４のメモリセルを模式的に示す説明図である。
【符号の説明】
【００８７】
１  ソース線
２  ワード線（メモリゲート線）
３  ワード線（選択ゲート線）
４  ビット線
５  拡散層（ドレイン拡散層）
６  選択ゲート絶縁膜
７  拡散層（ソース拡散層）
８  低濃度拡散層
９  高濃度拡散層
１１  メモリゲート電極（導電膜）
１１ａ  メモリゲート
１２  選択ゲート電極
１２ａ  選択ゲート
１３  ボトム酸化膜
１４  トラップ性絶縁膜
１５  トップ酸化膜
１６  シリサイド層
１７  ロジック部ゲート電極
１８  ＯＮＯ膜
１９  酸化膜サイドウォール
２０  導電膜
２１  コンタクト
２６  キャップ層
２７  シリサイド層
３１  単位メモリセル領域
３３  素子分離部
３４  導電膜
４０  導電膜
４１  導電膜
４２  層間絶縁膜
５０  メモリセル
５１  半導体基板
５２  ウエル
５３  絶縁膜
５４  メモリ領域
５５  ロジック領域
５６  ロジック部ゲート絶縁膜
５８  サイドウォール
Ｌｃｇ  ゲート長
Ｌｍｇ  ゲート長
【図１】
2006302985.tif 000003
【図２】
2006302985.tif 000004
【図３】
2006302985.tif 000005
【図４】
2006302985.tif 000006
【図５】
2006302985.tif 000007
【図６】
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【図７】
2006302985.tif 000009
【図８】
2006302985.tif 000010
【図９】
2006302985.tif 000011
【図１０】
2006302985.tif 000012
【図１１】
2006302985.tif 000013
【図１２】
2006302985.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2006302985.tif 000020
【図１９】
2006302985.tif 000021
【図２０】
2006302985.tif 000022
【図２１】
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【図２２】
2006302985.tif 000024
【図２３】
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【図２４】
2006302985.tif 000026
【図２５】
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【図２６】
2006302985.tif 000028
【図２７】
2006302985.tif 000029
【図２８】
2006302985.tif 000030
【図３１】
2006302985.tif 000031
【図３２】
2006302985.tif 000032
【図３３】
2006302985.tif 000033
【図３４】
2006302985.tif 000034
【図３５】
2006302985.tif 000035
【図２９】
2006302985.tif 000036
【図３０】
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