(57)【要約】【課題】  ゲート電極の下端部近傍の電荷保持膜を均一に形成し、信頼性の高い半導体記憶装置の製造方法を提供する。【解決手段】  活性領域１１上にゲート絶縁膜１２を形成する工程と、ゲート絶縁膜１２上に第１導電膜１３を堆積する工程と、第１導電膜１３及びゲート絶縁膜１２及び活性領域１１を加工し、底部が活性領域１１とゲート絶縁膜１２との界面より活性領域１１側に位置する開口部１６を形成し、開口部１６の間にゲート電極部を形成する工程と、開口部１６の側面と底部の表面とを覆う第１絶縁膜２１を堆積する工程と、第１絶縁膜２１上に第２絶縁膜を堆積する工程と、第１絶縁膜２１と第２絶縁膜をエッチングによりサイドウォールスペーサ形状に形成し、ゲート電極部の両側の開口部１６上に電荷保持部を形成する工程と、活性領域１１の電荷保持部の下部領域のゲート電極部とは反対側に拡散領域を形成する工程とを有する。【選択図】        図１
2006287096.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の表面の一部に形成された第１導電型の活性領域上に、ゲート絶縁膜を形成する第１工程と、
（ｂ）前記ゲート絶縁膜上に第１導電膜を堆積する第２工程と、
（ｃ）前記第１導電膜及び前記ゲート絶縁膜及び前記活性領域を加工し、底部が前記活性領域と前記ゲート絶縁膜との界面より前記活性領域側に位置する開口部を形成し、前記開口部の間にゲート電極部を形成する第３工程と、
（ｄ）前記開口部の側面と前記底部の表面とを覆う第１絶縁膜を堆積する第４工程と、
（ｅ）前記第１絶縁膜上に第２絶縁膜を堆積する第５工程と、
（ｆ）前記第１絶縁膜と前記第２絶縁膜をエッチングによりサイドウォールスペーサ形状に形成し、前記ゲート電極部の両側の前記開口部上に電荷保持部を形成する第６工程と、
（ｇ）前記活性領域の前記電荷保持部の下部領域の前記ゲート電極部とは反対側に、前記第１導電型とは異なる第２導電型の拡散領域を形成する第７工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記第３工程は、前記ゲート絶縁膜の下面より下の開口部の側壁面を、前記開口部の底面に近いほど前記ゲート電極部より遠ざかる傾斜面に形成することを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記第３工程は、前記第１導電膜及び前記ゲート絶縁膜を加工し、前記開口部を形成する工程と、前記開口部の側面と前記開口部の前記底部の表面とを覆う第４絶縁膜を形成する工程と、前記第４絶縁膜を除去する工程と、
を有することを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項４】
前記第４絶縁膜がシリコン酸化膜であることを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【請求項５】
前記第５工程における前記第２絶縁膜の堆積後、前記第２絶縁膜上に第３絶縁膜を堆積する工程を有し、
前記第６工程は、前記第１絶縁膜と前記第２絶縁膜と前記第３絶縁膜とをエッチングによりサイドウォールスペーサ形状に形成することを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置の製造方法。
【請求項６】
前記第３絶縁膜がシリコン酸化膜であることを特徴とする請求項５の何れか１項に記載の半導体記憶装置の製造方法。
【請求項７】
前記第１絶縁膜がシリコン酸化膜であることを特徴とする請求項１〜６の何れか１項に記載の半導体記憶装置の製造方法。
【請求項８】
前記第２絶縁膜がシリコン窒化膜であることを特徴とする請求項１〜７の何れか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、電荷量の変化を電流量に変換する機能を有する電界効果トランジスタを有する半導体記憶装置に関する。
【背景技術】
【０００２】
従来の半導体記憶装置には、１つの電界効果トランジスタで２ビットのデータの記憶が可能な不揮発性メモリがある（例えば、特許文献１参照）。以下、この不揮発性メモリの構造と、書込み動作原理を説明する。
【０００３】
特許文献１に記載の不揮発性メモリは、図１５に示すように、Ｐ型ウェル領域９０１上にゲート絶縁膜を介して形成されたゲート電極９０９、Ｐ型ウェル領域９０１表面に形成されたＮ型拡散領域９０２、９０３から構成される。前記ゲート絶縁膜は、シリコン酸化膜９０４、９０５の間にシリコン窒化膜９０６が挟まれた、いわゆるＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）からなる。シリコン窒化膜９０６中には、Ｎ型拡散領域９０２、９０３の端部付近に、夫々記憶保持部９０７、９０８が形成されている。記憶保持部９０７、９０８の夫々の個所での電荷の多寡をトランジスタのドレイン電流として読み出すことにより、１トランジスタで２ビットの情報を記憶させることができる。
【０００４】
次に、この不揮発性メモリにおける書込み動作方法を説明する。ここで、書込みとは、記憶保持部９０７、９０８に電子を注入することを指すこととする。特許文献１には、右側の記憶保持部９０８に電子を注入するために、拡散領域９０３に５．５Ｖを印加し、ゲート電極９０９に１０Ｖを印加する方法が開示されている。尚、左側の記憶保持部９０７に電子を注入する場合は、拡散領域９０２に５．５Ｖを印加し、ゲート電極９０９に１０Ｖを印加する。これにより、２つある記憶保持部９０７、９０８の一方の側に書込みをすることができる。また、記憶保持部９０７、９０８の一方の側の消去及び読み出しを行う方法も開示されており、これらの方法を総合して２ビット動作が可能となっている。
【０００５】
このような不揮発性メモリでは、ゲート絶縁膜は、トランジスタを動作させるための機能と、電荷を蓄積するメモリ膜としての機能とを併せ持たせるために、３層構造のＯＮＯ膜を形成している。このため、特許文献１に記載の不揮発性メモリでは、ゲート絶縁膜の薄膜化が難しく、素子の微細化が困難であるという問題があった。また、上記不揮発性メモリでは、チャネル長が短くなるにつれ、１つのトランジスタの記憶保持部９０７、９０８の２箇所が互いに干渉して２ビット動作が困難になるため、素子の微細化に限界があるという問題があった。
【０００６】
これに対し、１つのトランジスタで２ビット以上の記憶保持動作が可能であり、且つ、微細化が容易な半導体記憶装置がある（例えば、特許文献２参照）。
【０００７】
この半導体記憶装置を構成するメモリ素子について、その基本構造を図１６及び図１７に基づいて説明する。
【０００８】
図１６は、特許文献２に記載のメモリ素子の一例を示す概略断面図である。図１６から分かるように、このメモリ素子は、半導体基板の表面の一部に形成された第１導電型（例えばＰ型又はＮ型の一方）の活性領域１１上に、ゲート絶縁膜１２を介して通常のトランジスタと同程度のゲート長を有するゲート電極１３を形成してあり、ゲート絶縁膜１２及びゲート電極１３の両側側壁に、サイドウォールスペーサ形状の電荷保持部１０Ａ、１０Ｂを形成した２ビットのデータを記憶可能な不揮発性メモリセルである。言い換えると、ゲート絶縁膜１２及びゲート電極１３の一方の側壁には、電荷保持部１０Ａを設け、他方の側壁には、電荷保持部１０Ｂを設けている。
【０００９】
また、電荷保持部１０Ａ、１０Ｂの下部領域の両側の活性領域１１に、夫々第２導電型（例えばＰ型又はＮ型の他方）の拡散領域１７、１８を形成している。この拡散領域１７、１８（ソース／ドレイン領域）は、ゲート電極１３の下端部に対して（ゲート電極１３下に形成されたチャネル領域４１の端部から）オフセットされている。従って、活性領域１１における、ゲート電極１３の各下端部と拡散領域１７、１８との間は夫々オフセット領域４２となっている。
【００１０】
このように、上記メモリ素子の電荷保持部１０Ａ、１０Ｂは、ゲート絶縁膜１２から独立して形成されており、電荷保持部１０Ａ、１０Ｂが担うメモリ機能と、ゲート絶縁膜１２が担うトランジスタ動作機能とが分離されている。また、ゲート電極１３の両側に形成された２つの電荷保持部１０Ａ、１０Ｂは、ゲート電極１３により分離されているので、書換え時の干渉が効果的に抑制される。従って、このメモリ素子は、２ビット以上の記憶が可能で、且つ微細化が容易にできる。
【００１１】
また、拡散領域１７、１８がゲート電極１３の下部領域からずれた位置に形成されオフセットされていることにより、ゲート電極１３に電圧を印加したとき、電荷保持部１０Ａ、１０Ｂの下部（活性領域１１における電荷保持部１０Ａ、１０Ｂとの対向部）のオフセット領域４２の反転し易さを、電荷保持部１０Ａ、１０Ｂに蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。尚、メモリ効果とは、電荷保持膜（電荷保持部１０Ａ、１０Ｂ）に保持された電荷の多寡に応じて、ゲート電極１３に電圧を印加したときにチャネル領域４１を介して拡散領域の一方から他方に流れる電流量が変化することであり、メモリ効果が大きいとは、上記電流量の変化が大きいことである。
【００１２】
更に、拡散領域１７、１８がゲート電極１３からオフセットされた構造であることにより、通常のロジックトランジスタと比較して、短チャネル効果を強力に防止することができ、より一層のゲート長の微細化を図ることができる。また、構造的に短チャネル効果抑制に適しているため、ロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【００１３】
図１７は、特許文献２に記載の半導体記憶装置の他の例を示しており、図１６に示す電荷保持部１０Ａ、１０Ｂが、サイドウォール形状をした第２絶縁膜の一例としてのシリコン窒化膜１５と、このシリコン窒化膜１５とゲート電極１３、活性領域１１及び拡散領域１７、１８とを隔てる第１絶縁膜の一例としてのシリコン酸化膜１４とで構成されている。シリコン窒化膜１５は、電荷（電子または正孔）を蓄積する機能を有し、シリコン酸化膜１４は、シリコン窒化膜１５に蓄積された電荷の漏れを防ぐ機能を有している。
【００１４】
より具体的には、図１７に示すように、特許文献２に記載の半導体記憶装置は、半導体基板の表面の一部に形成された第１導電型（例えばＰ型又はＮ型の一方）の活性領域と、その活性領域上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されたゲート電極１３と、ゲート電極１３の両側に夫々形成された電荷保持部１０Ａ、１０Ｂと、電荷保持部１０Ａ、１０Ｂの下部領域の両側の活性領域に夫々形成された第２導電型（例えばＰ型又はＮ型の他方）の拡散領域１７、１８と、ゲート絶縁膜１２の下部領域に配置されたチャネル領域とを備える。そして、電荷保持部１０Ａ、１０Ｂは、電荷保持部１０Ａ、１０Ｂに保持された電荷の多寡に応じて、ゲート電極１３に電圧を印加したときにチャネル領域を介して拡散領域１７、１８の一方から他方に流れる電流量を変化させる。ここで、電荷保持部１０Ａ、１０Ｂは、電子または正孔を注入、抜取りが可能な機能を有するものである。
【００１５】
特許文献２に記載の半導体記憶装置によれば、電荷保持部１０Ａ、１０Ｂの電荷量の変化を電流量に変換することによりメモリ素子として動作させる。ゲート電極１３の両側に形成された２つの電荷保持部１０Ａ、１０Ｂは、ゲート絶縁膜１２から独立して形成されているので、電荷保持部１０Ａ、１０Ｂが担うメモリ機能と、ゲート絶縁膜１２が担うトランジスタ動作機能とは分離されている。そのため、十分なメモリ機能を有したままゲート絶縁膜１２を薄膜化することができ、容易に短チャネル効果を抑制することができる。
【００１６】
また、ゲート電極１３の両側に形成された２つの電荷保持部１０Ａ、１０Ｂはゲート電極１３により分離されているので、書換え時の干渉を効果的に抑制することができる。言い換えれば、２つの電荷保持部１０Ａ、１０Ｂの間の距離を小さくすることができる。従って、１つのトランジスタで２ビット以上の記憶保持動作が可能で且つ微細化が容易な半導体記憶装置を実現できる。
【００１７】
【特許文献１】特表２００１−５１２２９０公報
【特許文献２】特開２００４−１８６６６３公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記特許文献２に記載の半導体記憶装置（不揮発性メモリ）では、メモリ動作時に、ゲート電極の下端（左右とも）に電界をかけて書き換えを行っているため、特に、ゲート電極の下端部近傍の第１絶縁膜が均一に形成されていない場合に、第１絶縁膜の薄い部分に電界集中が生じ、第１絶縁膜が壊れ、電流リークが生じるという問題があった。
【００１９】
例えば、第１絶縁膜であるシリコン酸化膜は、ガス（例えば酸素）を供給することでシリコンと反応させて形成する。このとき、ガスの供給量が不均一であれば、形成されるシリコン酸化膜の膜厚も不均一になる。上記不揮発性メモリでは、ゲート電極形成後にシリコン酸化膜を形成するため、ゲート電極がガス供給を阻害することで、ゲート電極の下端部でガス供給量が不均一になり、結果シリコン酸化膜の膜厚が不均一になってしまう。
【００２０】
ここで、図１８及び図１９は、従来技術に係る半導体記憶装置の製造方法の一例を示す工程断面図であり、図２０は図１８（ｃ）の拡大図である。図１８（ｂ）及び図２０から分かるように、従来技術に係る半導体記憶装置は、開口部が、活性領域１１とゲート絶縁膜１２との界面と同じ高さに形成されており、ゲート絶縁膜１２の両側の第１絶縁膜１４（例えば、シリコン酸化膜）の膜厚が不均一になっている。
【００２１】
ところで、上記特許文献２には、電荷保持部の一部がゲート絶縁膜とチャネル領域との界面よりも下に在る半導体記憶装置が開示されている。この半導体記憶装置は、電荷保持部の一部がゲート絶縁膜とチャネル領域との界面よりも下に在ることから、書込み動作時における高エネルギ電荷の進行方向に電荷保持部が在ることになる。このため、電荷保持部への電荷注入効率を向上させ、書込み動作の速度を向上させることができる。また、書込み時の電流を小さくすることもでき、この場合には、書込み時の消費電力を低減することができる。詳細には、底部が前記界面から好ましくは２ｎｍ〜１５ｎｍの範囲に位置する開口部を形成するため、活性領域の開口部深さが深いほどガス供給量が増加することから、第１絶縁膜であるシリコン酸化膜の膜厚を均一にすることができる。しかし、特許文献２には、上記シリコン酸化膜の膜質に起因する信頼性上の問題を解決するための半導体記憶装置の製造方法の詳細については開示されておらず、第１絶縁膜の膜圧を均一にするための半導体装置の製造方法が望まれていた。
【００２２】
本発明は、上記問題点に鑑みてなされたものであり、ゲート電極の下端部近傍の電荷保持膜を均一に形成し、信頼性の高い半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記目的を達成するための本発明に係る半導体記憶装置の製造方法は、（ａ）半導体基板の表面の一部に形成された第１導電型の活性領域上に、ゲート絶縁膜を形成する第１工程と、（ｂ）前記ゲート絶縁膜上に第１導電膜を堆積する第２工程と、（ｃ）前記第１導電膜及び前記ゲート絶縁膜及び前記活性領域を加工し、底部が前記活性領域と前記ゲート絶縁膜との界面より前記活性領域側に位置する開口部を形成し、前記開口部の間にゲート電極部を形成する第３工程と、（ｄ）前記開口部の側面と前記底部の表面とを覆う第１絶縁膜を堆積する第４工程と、（ｅ）前記第１絶縁膜上に第２絶縁膜を堆積する第５工程と、（ｆ）前記第１絶縁膜と前記第２絶縁膜をエッチングによりサイドウォールスペーサ形状に形成し、前記ゲート電極部の両側の前記開口部上に電荷保持部を形成する第６工程と、（ｇ）前記活性領域の前記電荷保持部の下部領域の前記ゲート電極部とは反対側に、前記第１導電型とは異なる第２導電型の拡散領域を形成する第７工程とを有することを第１の特徴とする。
【００２４】
上記第１の特徴の本発明に係る半導体記憶装置の製造方法は、更に、前記第３工程が、前記ゲート絶縁膜の下面より下の開口部の側壁面を、前記開口部の底面に近いほど前記ゲート電極部より遠ざかる傾斜面に形成することを特徴とする。
【００２５】
また、上記第１の特徴の本発明に係る半導体記憶装置の製造方法は、前記第３工程は、前記第１導電膜及び前記ゲート絶縁膜を加工し、前記開口部を形成する工程と、前記開口部の側面と前記開口部の前記底部の表面とを覆う第４絶縁膜を形成する工程と、前記第４絶縁膜を除去する工程とを有することを特徴とする。更に、上記特徴の本発明に係る半導体記憶装置の製造方法は、前記第４絶縁膜がシリコン酸化膜であることを特徴とする。
【００２６】
上記何れかの特徴の本発明に係る半導体記憶装置の製造方法は、前記第５工程における前記第２絶縁膜の堆積後、前記第２絶縁膜上に第３絶縁膜を堆積する工程を有し、前記第６工程は、前記第１絶縁膜と前記第２絶縁膜と前記第３絶縁膜とをエッチングによりサイドウォールスペーサ形状に形成することを特徴とする。更に、上記特徴の本発明に係る半導体記憶装置の製造方法は、更に、前記第３絶縁膜がシリコン酸化膜であることを特徴とする。また、上記何れかの特徴の本発明に係る半導体記憶装置の製造方法は、前記第１絶縁膜がシリコン酸化膜であることを特徴とする。上記何れかの特徴の本発明に係る半導体記憶装置の製造方法は、前記第２絶縁膜がシリコン窒化膜であることを特徴とする。
【００２７】
上記第１の特徴の半導体記憶装置の製造方法によれば、第３工程において、ゲート絶縁膜及びゲート電極を形成する際に、第１導電膜及びゲート絶縁膜とともに活性領域を加工することにより、電荷保持部の一部がゲート絶縁膜とチャネル領域との界面よりも下に在る半導体記憶装置の具体的な製造方法を実現できる。更に、第１絶縁膜であるシリコン酸化膜を形成するとき、ガスの供給量が不均一であれば、形成されるシリコン酸化膜の膜厚も不均一になるが、本発明に係る半導体装置の製造方法を用い、底部が活性領域とゲート絶縁膜との界面より活性領域側に位置する開口部を形成することにより、開口部の深さが深いほどガス供給量が増加するので、ゲート電極の下端部近傍へのガス供給を増加させることができ、第１絶縁膜の膜厚を均一にすることができる。
【００２８】
また、上記特徴の半導体記憶装置の製造方法によれば、第３工程において、ゲート絶縁膜の下面より下の開口部の側壁面を、開口部の底面に近いほどゲート電極より遠ざかる傾斜面（テーパ型）に形成するので、開口部の底部に対する開口部の側面の角度が大きいほどガス供給量が増加することから、第１絶縁膜であるシリコン酸化膜の膜厚をより均一に形成できる。尚、傾斜面は、平面状のものに限られず、曲面であっても構わない。
【００２９】
上記特徴の本発明に係る半導体記憶装置の製造方法によれば、上記電荷保持部は、電荷を蓄積する機能を有する第２絶縁膜と、第２絶縁膜に保持された電荷の散逸を防ぐ機能を有する第１及び第３絶縁膜とを有し、第２絶縁膜が第１絶縁膜と第３絶縁膜とに挟まれている構造であっても良い。このように構成すれば、電荷保持部に注入された電荷を、第１及び第３絶縁膜により外部に散逸するのを防止して、第１絶縁膜に効率よく蓄積することができる。従って、本発明に係る半導体記憶装置の製造方法によれば、電荷保持部への電荷注入効率を上げ、書換え動作（書込み及び消去動作）の高速化を実現することができる半導体記憶装置を実現できる。
【発明の効果】
【００３０】
本発明に係る半導体記憶装置の製造方法によれば、ゲート電極の下端部近傍の第１絶縁膜の膜厚を均一に形成でき、膜厚が不均一であることによる電界集中による絶縁破壊を防ぐことが可能となる。また、ゲート電極の両側に形成された２つの電荷保持部が、ゲート絶縁膜から独立しているので、電荷保持部が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とが分離している。このため、十分なメモリ機能を有したままゲート絶縁膜を薄膜化して、容易に短チャネル効果を抑制することができる。また、ゲート電極の両側に形成された２つの電荷保持部がゲート電極により分離されているので、書換え時の干渉を効果的に抑制することができる。言い換えれば、２つの電荷保持部間の距離を小さくすることができる。従って、本発明に係る半導体記憶装置の製造方法によれば、２ビット以上の記憶保持動作が可能で且つ微細化が容易な半導体記憶装置を実現できる。
【００３１】
更には、電荷保持部の一部が、ゲート絶縁膜とチャネル領域との界面よりも下側に在るため、書込み動作時において高エネルギ電荷の進行方向に電荷保持部が在ることとなる。このため、電荷保持部への電荷注入効率を向上させ、書込み動作の速度を向上させることができる。また、書込み時の電流を小さくして、書込み時の消費電力を低減することもできる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明に係る半導体記憶装置の製造方法（以下、適宜「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００３３】
〈第１実施形態〉
本発明方法の第１実施形態について、図１乃至図４を用いて説明する。ここで、図１及び図２は、本発明方法の各工程を説明する工程断面図であり、図３は、本発明方法によるメモリ素子のゲート絶縁膜と電荷保持部との位置関係を説明する図であり、図４は、本発明方法による半導体記憶装置（メモリ素子）における書込み動作を説明する図である。
【００３４】
図２（ｆ）に示すように、本実施形態の本発明方法による半導体記憶装置は、電荷保持部２０Ａ、２０Ｂの一部が、ゲート絶縁膜１２と活性領域１１との界面より下に在る。また、本発明方法による半導体記憶装置は、半導体基板の表面の一部に形成された第１導電型（例えばＰ型）の活性領域１１上に形成されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成されたゲート電極１３と、ゲート絶縁膜１２及びゲート電極１３（ゲート電極部）の両側に活性領域１１上に形成された電荷保持部２０Ａ、２０Ｂと、活性領域１１の電荷保持部２０Ａ、２０Ｂの下部領域のゲート電極１３とは反対側に、夫々電荷保持部２０Ａ、２０Ｂの一部と対向するように配置されたソース／ドレイン領域（拡散領域：例えばＮ型拡散領域）と、活性領域１１におけるゲート絶縁膜１２の下部領域にに形成されたチャネル領域とから構成される。以下、本発明方法の各工程について説明する。
【００３５】
先ず、図１（ａ）に示すように、半導体基板の表面の一部に形成された第１導電型（例えばＰ型）の活性領域１１上に、ゲート絶縁膜１２を形成する（第１工程に相当）。ここで、活性領域１１は、半導体基板に形成された素子分離領域を除く部分であり、当該素子分離領域で分離されてトランジスタが形成される領域を示している。また、ゲート絶縁膜１２は、例えば、シリコン酸化膜であり、拡散炉による酸化によって形成する。続いて、ゲート絶縁膜１２上にゲート電極１３となる第１導電膜１３ａとして、例えば、ポリシリコンをＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）により形成する（第２工程に相当）。
【００３６】
続いて、図１（ｂ）に示すように、第１導電膜１３ａ及びゲート絶縁膜１２及び活性領域１１を加工し、底部が活性領域１１とゲート絶縁膜１２との界面より活性領域１１側に位置する開口部１６を形成する（第３工程に相当）。このとき、開口部１６の加工で残された第１導電膜１３ａがゲート電極１３として形成される。詳細には、フォトリソグラフィによりパターニングし、それをマスクにしてＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：反応性イオンエッチング）により開口部１６を形成する。このとき、ＲＩＥによって形成する開口部１６は、第１導電膜１３ａ、ゲート酸化膜１２の膜厚を越え、好ましくは、活性領域１１の表面から２ｎｍ〜１５ｎｍの範囲の深さまで形成する。
【００３７】
引き続き、図１（ｃ）に示すように、開口部１６の側面と開口部１６の底部の表面とを覆う第１絶縁膜２１を堆積する（第４工程に相当）。詳細には、電荷保持部の一部である第１絶縁膜２１を、例えば、シリコン酸化膜を拡散炉による酸化で形成する。尚、ここでの開口部１６の側面とは、ゲート電極１３の下部領域に形成されるチャネル領域に沿って形成された、ゲート電極１３及びゲート絶縁膜１２及び活性領域１１の側壁部分である。更に、図２（ｄ）に示すように、第１絶縁膜２１上に、第２絶縁膜２２として、例えば、シリコン窒化膜をＣＶＤにより形成する（第５工程に相当）。ここでは、更に、図２（ｄ）に示すように、第２絶縁膜２２の堆積後、第２絶縁膜２２上に第３絶縁膜２３を堆積する。具体的には、第３絶縁膜２３として、例えば、シリコン酸化膜をＣＶＤにより形成する。
【００３８】
引き続き、図２（ｅ）に示すように、第１絶縁膜２１と第２絶縁膜２２と第３絶縁膜２３とをＲＩＥによりエッチングすることで、ゲート絶縁膜１２とゲート電極１３の両側の開口部１６上にサイドウォールスペーサ状の電荷保持部１０Ａ、１０Ｂを形成する（第６工程に相当）。続いて、図２（ｆ）に示すように、活性領域１１の電荷保持部１０Ａ、１０Ｂの下部領域の前記ゲート電極部とは反対側に、第１導電型とは異なる第２導電型（例えばＮ型）の拡散領域１７、１８を形成する（第７工程に相当）。詳細には、拡散領域（ソース／ドレイン領域）１７、１８は、例えば、半導体基板表面に対して垂直方向を０度としたとき、０度の注入角度で砒素（Ａｓ）等の不純物を注入することで形成する。ここで注入する不純物は、元素の周期表において５族に準ずるものであれば良い（他に例えば燐（Ｐ）が使用できる）。
【００３９】
尚、本発明方法の特筆すべき点は、図１（ｂ）、図１（ｃ）に示す第３及び第４工程であり、図１（ｂ）に示す第３工程において、開口部１６を、活性領域１１とゲート絶縁膜１２との界面より下まで、好ましくは、活性領域１１の表面から２ｎｍ〜１５ｎｍの範囲の深さまで形成する。これによって、図１（ｃ）に示す第４工程において、第１絶縁膜２１としてシリコン酸化膜を形成するときに、開口部１６の側面と底部のコーナ部分への酸化ガス供給量が増加することとなり、第１絶縁膜２１の膜厚を均一に形成することができる。
【００４０】
このように、本実施形態の本発明方法を用いることで、ゲート電極１３の下端部の近傍において第１絶縁膜２１、例えばシリコン酸化膜を均一に形成でき、メモリ書き換え時の電荷集中による絶縁膜破壊を防ぐことができる。また、本実施形態の本発明方法を用いたメモリ素子（図２（ｆ））は、電荷保持部２０Ａ、２０Ｂの一部が、ゲート絶縁膜１２と活性領域１１との界面より活性領域１１側に在るので、書込み動作を高速化することができる。即ち、本実施形態の半導体記憶装置は、書込み動作時における高エネルギ電荷の進行方向に電荷保持部２０Ａ、２０Ｂが存在するため、電荷保持部２０Ａ、２０Ｂへの電荷注入効率が向上し、書込み速度を向上させることができる。また、書込み時の電流を小さくすることもでき、この場合には、書込み時の消費電力を低減することができる。
【００４１】
更に、本実施形態のメモリ素子は、電荷保持部２０Ａ、２０Ｂが、電荷をトラップする機能を有する第２絶縁膜としてのシリコン窒化膜２２を、第１絶縁膜及び第３絶縁膜としてのシリコン酸化膜２１、２３で挟み込む構造を有している。このため、電荷保持部２０Ａ、２０Ｂに注入された電荷は、シリコン酸化膜２３によってブロックされ、シリコン窒化膜２２に効率よく蓄積する。このように、電荷保持部２０Ａ、２０Ｂはシリコン窒化膜２２がシリコン酸化膜２１、２３によって挟まれた構造を有するため、電荷保持部２０Ａ、２０Ｂへの電荷注入効率が上がり、書換え動作（書込み及び消去動作）の高速化が実現する。更に、電荷を蓄積するシリコン窒化膜２２を膜状に形成することで、電荷の注入により短い時間でシリコン窒化膜２２内の電荷密度を上げることができるとともに、電荷密度を均一にすることができる。これによって、電荷分布が不均一であることにより、電荷保持中にシリコン窒化膜２２内を電荷が移動することによるメモリ素子の信頼性の低下を防止できる。また、電荷を蓄積するシリコン窒化膜２２は、導電体部（ゲート電極、拡散領域、活性領域）とは別の絶縁膜で隔てられているので、電荷の漏れが抑制されて良好なデータ保持特性を得ることができる。
【００４２】
また、本実施形態の半導体記憶装置は、電荷保持部２０Ａ、２０Ｂが、ゲート絶縁膜１２から独立して形成され、且つ、ゲート電極１３の両側に形成されているため、２ビット以上の記憶保持動作が可能である。更に、各電荷保持部２０Ａ、２０Ｂはゲート電極１３により分離されているので書換え時の干渉が効果的に抑制される。また、各電荷保持部２０Ａ、２０Ｂが担うメモリ機能と、ゲート絶縁膜１２が担うトランジスタ動作機能とは分離されているので、ゲート絶縁膜１２を薄膜化して短チャネル効果を抑制することができ、素子の微細化が容易となる。
【００４３】
次に、図３を用いて、ゲート絶縁膜１２と電荷保持部２０Ａ、２０Ｂとの好ましい位置関係を説明する。ここで、ゲート絶縁膜１２と活性領域１１との界面（第１の面）から、電荷保持部２０Ａ、２０Ｂ（第１絶縁膜２１）と活性領域１１との界面（第２の面）までの距離をＤとする。また、シリコン窒化膜２２と拡散領域１７、１８とを隔てるシリコン酸化膜２１の厚さをＴとする。
【００４４】
ここで、本実施形態のメモリ素子は、シリコン酸化膜２１がシリコン窒化膜２２に蓄積された電荷が散逸するのを防いでいることから、シリコン酸化膜２１の厚さＴは、２ｎｍ以上であるのが好ましい。これは、シリコン酸化膜２１の厚さが２ｎｍ未満の場合、電荷のトンネル効果が顕著になり、メモリ素子のデータ保持時間が短くなるためである。
【００４５】
更に、本実施形態のメモリ素子は、第１の面と第２の面との距離Ｄが２ｎｍ〜１５ｎｍの範囲にあることが好ましい。これは、シリコン酸化膜の厚さＴが２ｎｍ以上であって距離Ｄが２ｎｍに満たない場合、シリコン窒化膜２２が、ゲート絶縁膜１２と活性領域１１との界面（第１の面）より下に存在しないことになるためである。この場合には、書込み動作時にドレイン電界により加速された電子は、直接シリコン窒化膜２２に注入されず、書込み動作の効率の低下を招く虞がある。一方、距離Ｄが１５ｎｍ以上となる場合は、ゲート電界が及び難く反転層が形成され難い領域（図３（ａ）の８１、８１で示す領域）が大きくなる。これによって、トランジスタの駆動電流が著しく減少し、主に読み出し動作時間の増大を招く。従って、距離Ｄは２ｎｍ以上１５ｎｍ以下であることが好ましいといえる。このような位置関係を有する構成とすることにより、本実施形態の本発明方法によるメモリ素子は、電荷保持部２０Ａ、２０Ｂとゲート絶縁膜１２との位置関係を最適化し、動作速度を十分高速に保つことができる。
【００４６】
尚、図３（ａ）では、シリコン酸化膜２１が明確なＬ字型構造となっているが、図３（ｂ）に示すように、丸みを帯びた形状を有していても良い。この場合には、図１及び図２に示すメモリ素子についても図３（ｂ）のように丸みを帯びた形状となる。シリコン酸化膜２１が丸みを帯びることにより、尖部における電界集中を防止して素子特性の改善及び素子の信頼性を向上させることができる。
【００４７】
次に、本実施形態の本発明方法によるメモリ素子の書込み方法について、図４を用いて説明する。ここで、書込み動作とは、メモリ素子がＮ型である場合は電荷保持部に電子を注入することであり、メモリ素子がＰ型である場合は電荷保持部に正孔を注入することとする。本実施形態でのメモリ素子の書込みは、ドレイン電界により加速された電子を電荷保持部２０Ａ、２０Ｂに注入することにより行う。
【００４８】
先ず、電荷保持部２０Ｂに対する書込み（電荷保持部２０Ｂへの電子の注入）について図４（ａ）を基に説明する。図４（ａ）に示すように、拡散領域１７をソース電極とし、拡散領域１８をドレイン電極として、例えば、拡散領域１７及び活性領域１１に０Ｖ、拡散領域１８に＋５Ｖ、ゲート電極１３に＋５Ｖを印加する。このような電圧条件にすることにより、反転層３１が、拡散領域１７（ソース電極）から形成され、拡散領域１８（ドレイン電極）に達することなく、ピンチオフが発生する。電子は、ドレイン電界により、ピンチオフ点から拡散領域１８（ドレイン電極）まで矢印３２の方向に加速され、電荷保持部２０Ｂ（より正確には電荷保持部２０Ｂ内のシリコン窒化膜２２）に注入される。このように、電荷保持部２０Ｂに電子を注入することで、書込みを行うことができる。尚、電荷保持部２０Ａの近傍では、加速電子が発生しないため、電荷保持部２０Ａに対する書込みは行われない。
【００４９】
次に、電荷保持部２０Ａに対する書込み（電荷保持部２０Ａへの電子の注入）について図４（ｂ）を基に説明する。ここでは、図４（ｂ）に示すように、拡散領域１８をソース電極とし、拡散領域１７をドレイン電極として、例えば、拡散領域１８及び活性領域１１に０Ｖ、拡散領域１７に＋５Ｖ、ゲート電極１３に＋５Ｖを印加する。このような電圧条件にすることにより、電子は、矢印３３の方向に加速され、電荷保持部２０Ａ内のシリコン窒化膜２２に注入される。このように、電荷保持部２０Ｂに電子を注入する場合に対し拡散領域１７、１８に印加する電圧条件を入れ替えることにより、電荷保持部２０Ａに電子を注入して書込みを行うことができる。
【００５０】
尚、本実施形態のメモリ素子は、図１６及び図１７に示す従来技術に係るメモリ素子に比べて極めて効率よく書込み動作を行うことができる。具体的には、例えば、電荷保持部２０Ｂへの書込みの場合、図１６及び図１７のメモリ素子では、ピンチオフ点から拡散領域１８に向けて加速された電子のごく一部が上方に散乱され、散乱された電子が電荷保持部１０Ｂに注入されることによって書込みが行われる。一方、本実施形態のメモリ素子では、図４（ａ）に示すように、電子は矢印３２の方向に加速され、その多くがそのまま電荷保持部２０Ｂ内のシリコン窒化膜２２に注入される。言い換えれば、ピンチオフ点から加速された電子の殆どは、矢印３２の向きに大きな運動量を持つため、シリコン酸化膜２１を通過してシリコン窒化膜２２に注入される電子の数が飛躍的に大きくなるのである。
【００５１】
このように、本実施形態の本発明方法によるメモリ素子は、書込み動作効率が高いため、書込み動作速度を飛躍的に向上させることができる。尚、書込み動作効率が高いことから、書込み時の電流を小さくすることもでき、この場合には、半導体記憶装置の書込み時の消費電力を低減することができる。
【００５２】
尚、電荷保持部２０Ｂに対して書込みを行う場合の電圧条件は、上述した電圧条件に限られるものではない。例えば、拡散領域１７及び活性領域１１に０Ｖ、拡散領域１８に＋１０Ｖ、ゲート電極１３に＋５Ｖを印加しても良い。この電圧条件の場合にも、電荷保持部２０Ｂにホットエレクトロン（熱電子）が注入されて書込みが行なわれる。また、電荷保持部２０Ａに対して書込みを行う場合の電圧条件についても同様に、上述した電圧条件に限られるものではない。
【００５３】
〈第２実施形態〉
本発明方法の第２実施形態について、図５及び図６を用いて説明する。本実施形態の半導体装置は、上記第１実施形態の半導体装置の構成を一部変更したものである。ここで、図５及び図６は、本発明方法の各工程を説明する工程断面図である。
【００５４】
上記第１実施形態では、電荷保持部２０Ａ、２０Ｂを第２絶縁膜２２を第１絶縁膜２１及び第３絶縁膜２３で挟み込む３層構造としたが、本実施形態では、電荷保持部を第１絶縁膜及び第２絶縁膜の２層で構成する。以下、本実施形態の本発明方法の各工程について説明する。尚、本実施形態では、第１〜第３工程（図５（ａ）、図５（ｂ））については、上記第１実施形態と同様であり、本実施形態では説明を割愛する。
【００５５】
本実施形態では、第３工程において開口部１６を形成した後、図５（ｃ）に示すように、開口部１６の側面と開口部１６の底部の表面とを覆う第１絶縁膜１４を堆積する（第４工程に相当）。詳細には、電荷保持部の一部である第１絶縁膜１４を、例えば、シリコン酸化膜を拡散炉による酸化で形成する。続いて、図６（ｄ）に示すように、第１絶縁膜１４上に、第２絶縁膜１５として、例えば、シリコン窒化膜をＣＶＤにより形成する（第５工程に相当）。
【００５６】
引き続き、図６（ｅ）に示すように、第１絶縁膜１４と第２絶縁膜１５をＲＩＥによりエッチングすることで、ゲート絶縁膜１２とゲート電極１３の両側の開口部１６上にサイドウォールスペーサ状の電荷保持部１０Ａ、１０Ｂを形成する（第６工程に相当）。続いて、図６（ｆ）に示すように、活性領域１１の電荷保持部１０Ａ、１０Ｂの下部領域の前記ゲート電極部とは反対側に、第１導電型とは異なる第２導電型の拡散領域１７、１８を形成する（第７工程に相当）。
【００５７】
〈第３実施形態〉
本発明方法の第３実施形態について、図７及び図８を用いて説明する。本実施形態では、上記第１及び第２実施形態とは、メモリ素子のゲート電極部の形状が異なる場合について説明する。
【００５８】
具体的には、本実施形態のメモリ素子は、上記第２実施形態の第３工程において、開口部１６の側壁面を、開口部１６の底面に近いほどゲート電極１３より遠ざかる傾斜面に形成する。より詳細には、図７（ｂ）に示すように、開口部１６の側壁面を、順テーパ型の傾斜面にＲＩＥによりエッチングすることを特徴としている。尚、第１、第２、第４〜第７工程は、上記第２実施形態と同様であり、本実施形態では説明を割愛する。
【００５９】
本実施形態では、第３工程において、図７（ｂ）に示すように、ゲート電極１３、ゲート絶縁膜１２、活性領域１１をＲＩＥによりエッチングするときに、これらを順テーパ型に形成する。これは、具体的には、ＲＩＥの条件により実現できる。
【００６０】
ここでは、ガスの流量を変えることにより、ゲート電極１３、ゲート絶縁膜１２、活性領域１１の断面形状を台形状（順テーパ型）に形成する。具体的には、エッチングで発生する堆積物がより多くできるように、例えば、ゲート電極１３の一例としてのポリシリコンを酸化させるＯ２（酸素）、形成された酸化膜上にエッチング防御壁としての役割を持つＢｒ（ブロム）を形成させるＨＢｒガス等のガスの流量を増加させる。これにより、堆積物が増え、エッチングの横方向成分からゲート電極１３、ゲート絶縁膜１２、活性領域１１（ゲート絶縁膜１２の下面より下の開口部１６の側壁面）を守ることになり、結果として、ゲート電極１３、ゲート絶縁膜１２、活性領域１１は順テーパ型の台形状になる。
【００６１】
本実施形態では、ゲート電極部を順テーパ型に形成することで、図７（ｃ）に示すように、ゲート電極１３の下端部近傍の開口部１６の底部への酸化ガスの流量が増加し、第１絶縁膜１４の膜厚を均一にすることができ、第１絶縁膜１４の均一性を更に向上させることができる。
【００６２】
〈第４実施形態〉
本発明方法の第４実施形態について説明する。本実施形態では、上記第３実施形態と同様に、開口部１６の側壁面を順テーパ型の傾斜面に形成するが、その方法が異なる場合について説明する。尚、第１、第２、第４〜第７工程は、上記第３実施形態と同様であり、本実施形態では説明を割愛する。
【００６３】
本実施形態では、第３工程において、エッチングの圧力を変えることにより、ゲート電極１３、ゲート絶縁膜１２、活性領域１１の断面を順テーパ型の形状に形成する。具体的には、圧力を下げることで、形成した堆積物を除去し辛くする。これによって、ゲート電極１３、ゲート絶縁膜１２、活性領域１１（ゲート絶縁膜１２の下面より下の開口部１６の側壁面）を順テーパ型の断面形状に形成できる。
【００６４】
〈第５実施形態〉
本発明方法の第５実施形態について説明する。本実施形態では、上記第３及び第４実施形態と同様に、開口部１６の側壁面を順テーパ型の傾斜面に形成するが、その方法が異なる場合について説明する。尚、第１、第２、第４〜第７工程は、上記第３及び第４実施形態と同様であり、本実施形態では説明を割愛する。
【００６５】
本実施形態では、第３工程において、エッチングイオンの直進性を弱めることにより、ゲート電極１３、ゲート絶縁膜１２、活性領域１１の断面を順テーパ型の形状に形成する。具体的には、プラズマを発生させてできたイオンを電界によって半導体基板表面にぶつけ、半導体基板表面の部材とイオンとを反応させてエッチングを進めていく際、電界を弱めることによってイオンの直進性を弱め、異方性から等方性に近づける。これによって、ゲート電極１３、ゲート絶縁膜１２、活性領域１１（ゲート絶縁膜１２の下面より下の開口部１６の側壁面）を順テーパ型の断面形状に形成できる。
【００６６】
〈第６実施形態〉
本発明方法の第６実施形態について、図９及び図１０を用いて説明する。本実施形態では、上記各実施形態とは、メモリ素子のゲート電極部の断面形状が異なる場合について説明する。尚、第１、第２、第４〜第７工程は、上記第３〜第５実施形態と同様であり、本実施形態では説明を割愛する。
【００６７】
本実施形態のメモリ素子は、上記第３〜第５実施形態の第３工程において、図９（ｂ）に示すように、第１導電膜１３ａをＲＩＥによりエッチングするときに、開口部１６の側壁面がゲート電極１３側に丸まるように形成する。また、本実施形態では、上記第３〜第５実施形態とは異なり、図９及び図１０に示すように、活性領域１１までエッチングしない場合について説明する。
【００６８】
具体的には、本実施形態の本発明方法は、上記第３〜第５実施形態の第３工程において、図９（ｂ）に示すように、ゲート電極１３及びゲート絶縁膜１２をＲＩＥによりエッチングするときに、当該エッチングを何回かに分割し、エッチングが進むほど開口部１６の底部に対する開口部１６の側面の角度が大きくなるように、順テーパがきつくなるように条件を設定する。これによって、開口部１６の側面（ゲート電極１３の側面）を順テーパ型の曲面に形成することができる。尚、分割数としては２以上であれば良いが、エッチングの分割数が多いほど丸まり方を滑らかにすることができることから、現実的には、２分割から１０分割するのが好ましい。本実施形態では、ゲート電極１３の側面を順テーパ型の曲面に形成することで、ゲート電極１３の下端部近傍への酸化ガスの流量を増加させることができ、第１絶縁膜１４の膜厚を均一にすることができる。
【００６９】
尚、本実施形態では、活性領域１１までエッチングしない場合について説明したが、第１及び第２実施形態と同様に、第３工程におけるゲート電極１３のエッチングのときに、ゲート絶縁膜１２及び活性領域１１までエッチングしても良い。この場合は、第１及び第２実施形態１、２と同様の効果を得ることができる。
【００７０】
〈第７実施形態〉
本発明方法の第７実施形態について、図１１〜図１３を用いて説明する。本実施形態では、上記第１及び第２実施形態とは、第３工程における開口部１６の形成方法が異なる場合について説明する。尚、第１、第２、第４〜第７工程は、上記第３〜第５実施形態と同様であり、本実施形態では説明を割愛する。
【００７１】
本実施形態では、図１１〜図１３に示すように、ゲート電極１３及びゲート酸化膜１２に対するエッチング後に、酸化膜の形成、酸化膜の除去を行うことで、活性領域１１を凹状に形成し、底部が活性領域１１とゲート絶縁膜１２との界面より活性領域１１側に位置する開口部１６を形成することを特徴としている。
【００７２】
具体的には、本実施形態では、第３工程において、先ず、図１１（ｂ１）に示すように、ゲート電極１３及びゲート絶縁膜１２をパターニングしてエッチングし、開口部１６を形成する。続いて、図１１（ｂ２）に示すように、開口部１６の側面と開口部１６の底部の表面とを覆う第４絶縁膜１９を形成する。より詳細には、活性領域１１の表面を酸化し、例えば、第４絶縁膜として、シリコン酸化膜１９を形成する。このとき、シリコン酸化膜１９の膜厚は、２ｎｍ〜１００ｎｍの範囲で形成する。更に、好ましくは、４ｎｍ〜３０ｎｍの範囲で形成する。これは、活性領域１１だけでなくゲート電極１３についてもポリシリコンで形成した場合に、シリコン酸化膜１９の形成の際にゲート電極１３も酸化されてしまうためである。引き続き、図１２（ｂ３）に示すように、シリコン酸化膜１９を等方性エッチング等により除去する。これによって、活性領域１１が凹状に加工され、更に、ゲート絶縁膜１２の下面より下の開口部１６の側壁面が底部に近いほどゲート電極１３より遠ざかる曲面状の傾斜面に形成される。
【００７３】
このように、第３工程において、開口部１６の側面を酸化し、形成されたシリコン酸化膜を除去して、活性領域１１を凹状に加工すれば、ゲート電極１３の下端部近傍への酸化ガスの流量を増加させることができ、結果として、第４工程において形成される第１絶縁膜１４の膜厚を均一にすることができる。
【００７４】
〈別実施形態〉
＜１＞上記第１及び第２実施形態において、電荷保持部２０Ａ、２０Ｂ、１０Ａ、１０Ｂの構造は、上記実施形態に限られるものではない。例えば、電荷保持部に電荷を蓄積する機能を有するナノメートルサイズの量子ドットが含まれているものでも良い。また、電荷保持部の形状はサイドウォールスペーサ形状を有している必要はなく、ゲート電極の両側にあって、その一部が活性領域及びソース／ドレイン領域に接していれば良い。但し、電荷保持部の形状をサイドウォールスペーサ形状とすれば、通常構造を有するトランジスタのゲート電極サイドウォールスペーサと同様に自己整合プロセスを用いて形成することができる。この場合、ロジックトランジスタとメモリトランジスタとで共通のゲート電極サイドウォールを形成することにより容易にロジックメモリ混載ＬＳＩを形成することが可能となる。
【００７５】
＜２＞上記第３〜第５実施形態では、第３工程におけるエッチングのときに、ゲート電極１３、ゲート絶縁膜１２、活性領域１１を順テーパ型の傾斜面に形成したが、活性領域１１をエッチングしないように構成しても、第１絶縁膜１４を均一に形成する効果をある程度得ることができる。但し、開口部１６の側面（特に、ゲート電極１３）を順テーパ型の傾斜面に形成する際に、活性領域１１までエッチングを進めた形状である方が、第１絶縁膜１４の均一性がより向上する。
【００７６】
＜３＞上記第３〜第５実施形態では、第３工程におけるエッチングのときに、ゲート電極１３、ゲート絶縁膜１２、活性領域１１を順テーパ型に形成したが、ゲート絶縁膜１２の下面より下の開口部１６のみを順テーパ型に形成しても良い。このように構成しても、第１絶縁膜１４の均一性の向上を図ることができる。
【００７７】
＜４＞上記第３〜第７実施形態では、第２実施形態と同様に、電荷保持部１０Ａ、１０Ｂが第１絶縁膜１４及び第２絶縁膜１５で構成される場合について説明したが、第１実施形態と同様に、第１〜第３絶縁膜で構成し、電荷をトラップする機能を有する第２絶縁膜としてのシリコン窒化膜２２を、第１絶縁膜としてのシリコン酸化膜２１及び第３絶縁膜としてのシリコン酸化膜２３に挟み込む構造としても良い。
【００７８】
＜５＞上記各実施形態では、１つの電荷保持部に２値の情報を記憶するメモリ素子に適用する場合について説明したが、４値又はそれ以上の情報を記憶するメモリ素子について本発明方法を用いても良い。
【００７９】
＜６＞上記各実施形態における本発明方法による半導体記憶装置の半導体基板は、半導体装置に使用されるものであれば特に限定されるものではない。例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体による半導体基板を用いても良いし、ＳＯＩ基板又は多層ＳＯＩ基板等の種々の半導体基板、ガラスやプラスチック基板上に半導体層を有する半導体基板を用いても良い。尚、特に、シリコン基板又は表面半導体層としてシリコン層が形成されたＳＯＩ基板を用いることが好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少の差が生じるものの、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであっても良い。
【００８０】
また、半導体基板は、Ｐ型又はＮ型の何れの導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。尚、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていても良いが、チャネル領域下にボディ領域を有していても良い。
【００８１】
＜７＞上記各実施形態における本発明方法による半導体記憶装置は、素子分離領域、トランジスタ、キャパシタ、抵抗等の素子、これらを組み合わせた回路、半導体装置や層間絶縁膜等を組み合わせた、シングル又はマルチレイヤ構造の半導体基板上又は半導体層上に形成されていても良い。尚、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。
【００８２】
＜８＞上記各実施形態において、ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではない。例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜等の高誘電体膜の単層膜又は積層膜を使用することができる。特に、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていても良いし、ゲート電極よりも大きく（幅広）で形成されていても良い。
【００８３】
＜９＞上記各実施形態では、ゲート電極を、通常の半導体装置に使用される材料を用いて形成しているが、特に限定されるものではない。ゲート電極の材料としては、例えば、ポリシリコン；銅やアルミニウム等の金属；タングステン、チタン、タンタル等の高融点金属；高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。
【００８４】
また、上記各実施形態において、ゲート電極は、電荷保持部の側壁のみに形成され（電荷保持部の側壁のみと対向し）、電荷保持部の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００８５】
＜１０＞上記各実施形態において、活性領域におけるゲート電極の下部領域（ゲート絶縁膜を介したゲート電極との対向部）にはチャネル領域が形成される。このチャネル領域は、ゲート電極の下部領域のみならず、ゲート電極とゲート長方向におけるゲート電極の下端部の外側を含む下部領域（活性領域に形成された２つの拡散領域の間の領域）に形成されていることが好ましい。また、ゲート電極で覆われていないチャネル領域が存在する場合には、そのチャネル領域は、ゲート絶縁膜又は電荷保持部で覆われていることが好ましい。
【００８６】
＜１１＞上記各実施形態において、電荷保持部は、少なくとも、電荷を保持するか、電荷を蓄え保持する機能を有するか、電荷をトラップする機能を有する膜又は領域を含んで構成される。これらの機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；金属等が挙げられる。
【００８７】
更に、電荷保持部は、例えば、シリコン窒化膜を含む絶縁体膜；導電膜若しくは半導体層を内部に含む絶縁体膜；導電体若しくは半導体ドットを１つ以上含む絶縁体膜等の単層又は積層構造によって形成することができる。特に、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、更に、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００８８】
このように、シリコン窒化膜等の電荷保持機能を有する絶縁膜を内部に含む絶縁膜を電荷保持部として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。更には、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接する電荷保持部が接触しても、電荷保持部が導電体からなる場合のように夫々の電荷保持部に記憶された情報が失われることがない。また、コンタクトプラグをより電荷保持部と接近して配置することができ、場合によっては電荷保持部と重なるように配置することができるので、メモリ素子の微細化が容易となる。また、導電膜若しくは半導体層を内部に含む絶縁体膜を電荷保持部として用いることにより、導電体若しくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
【００８９】
更に、記憶保持に関する信頼性を高めるためには、電荷保持部において、電荷保持機能を有する絶縁体は、必ずしも膜状である必要はなく、電荷保持機能を有する絶縁体が絶縁膜に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に分散していることが好ましい。このように、導電体若しくは半導体ドットを１つ以上含む絶縁体膜を電荷保持部として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
【００９０】
つまり、電荷保持部は、電荷を逃げ難くする領域又は電荷を逃げにくくする機能を有する膜を更に含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００９１】
また、上記各実施形態において、電荷保持膜として導電膜を用いる場合には、電荷保持膜が活性領域（ウェル領域、ボディ領域又はソース／ドレイン領域若しくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。尚、上記各実施形態において、電荷保持部は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して活性領域（ウェル領域、ボディ領域又はソース／ドレイン領域若しくは拡散領域）上に配置されている。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全てを覆うように形成されていても良いし、一部を覆うように形成されても良い。
【００９２】
＜１２＞上記第１実施形態では、電荷保持部は、第２絶縁膜としてシリコン窒化膜２２を、第１絶縁膜及び第３絶縁膜としてシリコン酸化膜２１、２３を用いて構成されているが、これに限られるものではなく、第２絶縁膜として、窒化シリコン（シリコン窒化膜）の他に、酸化ハフニウム、タンタルオキサイド、イットリウムオキサイド等を用いても良い。また、第１絶縁膜及び第３絶縁膜として、酸化シリコン（シリコン酸化膜）の他に、酸化アルミニウ等を用いても良い。尚、第１絶縁膜及び第３絶縁膜は、異なる物質で構成されていても良いし、同一の物質で構成されていても良い。
【００９３】
＜１３＞上記各実施形態において、ソース／ドレイン領域は、半導体基板又はウェル領域と逆導電型の拡散領域として、電荷保持部のゲート電極側とは反対側の位置に夫々に配置されている。ソース／ドレイン領域と活性領域との接合は、不純物濃度が急峻であることが好ましい。これはホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。
【００９４】
ソース／ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。尚、半導体基板としてＳＯＩ基板を用いる場合、ソース／ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していても良いものの、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００９５】
また、ソース／ドレイン領域は、ゲート電極端とオーバーラップ（一部オーバーラップ）するように配置していても良いし、ゲート電極の下端部に対してオフセットされて配置（オーバーラップせずに配置）されていても良い。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、電荷保持部に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。
【００９６】
但し、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなる。従って、オフセット量、すなわちゲート長方向における一方のゲート電極端から近い方のソース・ドレイン領域までの距離は、ゲート長方向に対して平行方向の電荷保持膜の厚さよりも、短い方が好ましい。特に重要なことは、電荷保持部中の電荷蓄積領域の少なくとも一部が、拡散領域であるソース／ドレイン領域の一部とオーバーラップしていることである。これは、本発明の半導体記憶装置を構成するメモリ素子の本質が、電荷保持部の側壁部にのみ存在するゲート電極とソース／ドレイン領域間の電圧差により電荷保持部を横切る電界によって記憶を書き換えることであるためである。
【００９７】
ソース／ドレイン領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていても良い。この場合には、半導体基板内に形成されたソース／ドレイン領域上に、このソース／ドレイン領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。尚、この場合には、このソース／ドレイン領域の一部は、ゲート電極とともに、電荷保持膜の少なくとも一部を挟持するように配置することが好ましい。
【００９８】
ここで、上記のようにソース・ドレインの一部がチャネル領域表面より高い位置に形成されている場合の具体例を図１４に示す。電荷保持部１０Ａ、１０Ｂの側壁には、例えばポリシリコン又はアモルファスシリコン等からなる導電性のサイドウォール５２が形成されている。ソース・ドレイン領域は、導電性のサイドウォール５２に不純物注入を行った後に熱処理を行って不純物を拡散させて形成する。このとき不純物は活性領域１１内（領域５７、５８）にも拡散する。この場合、ソース領域（あるいはドレイン領域）は、サイドウォール５２と領域５７（あるいは５８）とから構成される。従って、ソース・ドレインの一部がチャネル領域表面より高い位置にあることになる。尚、５１は素子分離領域である。
【００９９】
上記のような構成では、ソース・ドレイン領域が領域５７、５８のみからなる場合に比べて、ソース・ドレイン領域が厚さを増すことになるため、ソース・ドレイン抵抗を低減することができる。従って、メモリ素子の読み出し動作を高速にすることができる。更に、導電性のサイドウォール５２がポリシリコン又はアモルファスシリコンからなる場合、ポリシリコン又はアモルファスシリコン中における不純物拡散速度が、活性領域１１中における不純物拡散速度よりも極めて大きいため、熱処理によるソース・ドレイン領域形成の際に、領域５７、５８の紙面垂直方向（ゲート長方向及び活性領域１１とゲート電極１３との積層方向に直行する方向）の厚さを非常に薄くすることが容易になる。すなわち、ソース・ドレイン領域の浅接合化が容易になる。従って、メモリ素子の微細化が容易となる。
【０１００】
以上説明したように、上記各実施形態の本発明方法による半導体記憶装置は、メモリ書き換え時に発生する電界が集中することで起こる、膜厚不均一による電荷保持部の絶縁破壊を効果的に防ぐことができる。
【０１０１】
本発明方法による半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【０１０２】
本発明方法は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態に夫々開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明方法の技術的範囲に含まれる。
【図面の簡単な説明】
【０１０３】
【図１】本発明に係る半導体記憶装置の製造方法の第１実施形態における各工程を示す工程断面図
【図２】本発明に係る半導体記憶装置の製造方法の第１実施形態における各工程を示す工程断面図
【図３】本発明に係る半導体記憶装置の製造方法による半導体記憶装置のゲート絶縁膜と電荷保持部との位置関係を説明する説明図
【図４】電荷保持部への書込み方法の説明図
【図５】本発明に係る半導体記憶装置の製造方法の第２実施形態における各工程を示す工程断面図
【図６】本発明に係る半導体記憶装置の製造方法の第２実施形態における各工程を示す工程断面図
【図７】本発明に係る半導体記憶装置の製造方法の第３実施形態における各工程を示す工程断面図
【図８】本発明に係る半導体記憶装置の製造方法の第３実施形態における各工程を示す工程断面図
【図９】本発明に係る半導体記憶装置の製造方法の第６実施形態における各工程を示す工程断面図
【図１０】本発明に係る半導体記憶装置の製造方法の第６実施形態における各工程を示す工程断面図
【図１１】本発明に係る半導体記憶装置の製造方法の第７実施形態における各工程を示す工程断面図
【図１２】本発明に係る半導体記憶装置の製造方法の第７実施形態における各工程を示す工程断面図
【図１３】本発明に係る半導体記憶装置の製造方法の第７実施形態における各工程を示す工程断面図
【図１４】本発明に係る半導体記憶装置の製造方法の別実施形態における概略断面図
【図１５】従来技術に係る半導体記憶装置の要部の一例を示す概略断面図
【図１６】従来技術に係る半導体記憶装置の基本構造の一例を示す概略断面図
【図１７】従来技術に係る半導体記憶装置の基本構造の他の一例を示す概略断面図
【図１８】従来技術に係る半導体記憶装置の製造方法の一例における各工程を示す工程断面図
【図１９】従来技術に係る半導体記憶装置の製造方法の一例における各工程を示す工程断面図
【図２０】従来技術に係る半導体記憶装置における第１絶縁膜の拡大断面図
【符号の説明】
【０１０４】
１０Ａ、１０Ｂ：  電荷保持部
１１：            活性領域
１２：            ゲート絶縁膜
１３：            ゲート電極
１３ａ：          第１導電膜
１４：            シリコン酸化膜
１５：            シリコン窒化膜
１６：            開口部
１７、１８：      拡散領域
１９：            シリコン酸化膜
２０Ａ、２０Ｂ：  電荷保持部
２１、２３：      シリコン酸化膜
２２：            シリコン窒化膜
３１：            反転層
５１：            素子分離領域
５２：            導電性のサイドウォールスペーサ
９０１：          Ｐ型ウェル領域
９０２、９０３：  Ｎ型拡散領域
９０４、９０５：  シリコン酸化膜
９０６：          シリコン窒化膜
９０７、９０８：  記憶保持部
９０９：          ゲート電極
【図１】
2006287096.tif 000003
【図２】
2006287096.tif 000004
【図３】
2006287096.tif 000005
【図４】
2006287096.tif 000006
【図５】
2006287096.tif 000007
【図６】
2006287096.tif 000008
【図７】
2006287096.tif 000009
【図８】
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【図９】
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【図１０】
2006287096.tif 000012
【図１１】
2006287096.tif 000013
【図１２】
2006287096.tif 000014
【図１３】
2006287096.tif 000015
【図１４】
2006287096.tif 000016
【図１５】
2006287096.tif 000017
【図１６】
2006287096.tif 000018
【図１７】
2006287096.tif 000019
【図１８】
2006287096.tif 000020
【図１９】
2006287096.tif 000021
【図２０】
2006287096.tif 000022
【手続補正書】
【提出日】平成18年4月26日(2006.4.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項４
【補正方法】変更
【補正の内容】
【請求項４】
前記第４絶縁膜がシリコン酸化膜であることを特徴とする請求項３に記載の半導体記憶装置の製造方法。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項５
【補正方法】変更
【補正の内容】
【請求項５】
前記第５工程における前記第２絶縁膜の堆積後、前記第２絶縁膜上に第３絶縁膜を堆積する工程を有し、
前記第６工程は、前記第１絶縁膜と前記第２絶縁膜と前記第３絶縁膜とをエッチングによりサイドウォールスペーサ形状に形成することを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置の製造方法。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】
前記第３絶縁膜がシリコン酸化膜であることを特徴とする請求項５に記載の半導体記憶装置の製造方法。