(57)【要約】【課題】素子耐圧を低くすることで小型化，低コスト化を図る。【解決手段】図１（ｂ）のクランプダイオードＤｕ４→Ｄｕ３→Ｄｕ２に点線の経路で電流が流れている状態から、図１（ｃ）の状態に変化するときに、Ｄｕ２〜Ｄｕ４間はＥｄ（Ｐ１）の電圧で逆回復する。Ｄｕ２，Ｄｕ３，Ｄｕ４は３直列なので、それぞれＥｄ（Ｐ１）／３の電圧が印加され、逆回復時に発生するサージ電圧ΔＶｓｐも１／３となる。その後、図１（ｃ）から（ｄ）ではＥｄ（Ｐ１＋Ｎ１）に電圧が変化し、図１（ｄ）から（ｅ）ではＥｄ（Ｐ１＋Ｎ１＋Ｎ２）に電圧が変化するが、それぞれの状態に変化してもすでにオフしていて逆回復動作せず、サージ電圧は発生しないため、Ｄｕ２，Ｄｕ３，Ｄｕ４には、逆回復時に発生するサージ電圧分の余裕度を持つ素子耐圧は必要なく、他の素子より低耐圧の素子とすることができ、小型化，コストダウン化を実現できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の異なる電位を持つ直流電源と、この直流電源の正負極間に複数のスイッチング素子とクランプダイオードを含む半導体素子で個々のアームを構成するマルチレベルインバータにおいて、
前記半導体素子のうち同時に同一の動作をするものの素子耐圧を、他の半導体素子よりも低耐圧のものとすることを特徴とするマルチレベルインバータ。
【請求項２】
前記同時に同一の動作をする半導体素子は、同一のパッケージに収納することを特徴とする請求項１に記載のマルチレベルインバータ。
【請求項３】
同時に同一の動作をする半導体素子にスナバ回路を接続するときは、他の半導体素子に接続されるスナバ回路よりも低耐圧のものを用いることを特徴とする請求項１または２に記載のマルチレベルインバータ。
【請求項４】
前記同時に同一の動作をする半導体素子に接続されるスナバ回路は、同一のパッケージに収納することを特徴とする請求項３に記載のマルチレベルインバータ。
【請求項５】
前記スナバ回路と半導体素子との接続は、直列接続された半導体素子の両端のみ、または両端と直列接続された半導体素子の直列接続点の少なくとも１つとすることを特徴とする請求項３または４に記載のマルチレベルインバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電力変換装置、特に複数の異なるレベルの電圧を出力することができるマルチレベルインバータに関する。
【背景技術】
【０００２】
図６は、スイッチング素子にＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を用いた電力変換装置（インバータ）の１相分を示す。
図６（ａ１）は２レベルインバータ、同（ｂ１）は３レベルインバータ、同（ｃ１）は５レベルインバータをそれぞれ示す。各ＩＧＢＴを任意にオン・オフさせることで、図６（ａ１〜ａ３）では出力電圧ＶｏがＰ・Ｎの２電位、同（ｂ１〜ｂ３）ではＰ・０・Ｎの３電位、同（ｃ１〜ｃ３）ではＰ・Ｐ１・Ｃ・Ｎ１・Ｎ２の５電位を出力することができる。なお、３つ以上の電位を出力できるインバータを総称して、マルチレベルインバータとも云う。
【０００３】
ＩＧＢＴに与えるオン・オフ信号は、出力したい電圧波形Ｖｓと三角波Ｖｃとの比較により決定する方式が一般的である。三角波Ｖｃの周波数はスイッチング周波数またはキャリア周波数と呼ばれ、この周波数を高くすることでインバータから出力されるリップルが抑えられるが、ＩＧＢＴのスイッチング時に発生する損失が増大すると言うトレードオフがある。また、２レベルインバータよりはマルチレベルインバータとすることで、スイッチング周波数を高くすることなく出力電流のリップルが抑えられるが、使用素子数が増加し配線が複雑になると言うトレードオフがある。
【０００４】
図7は５レベルインバータの動作説明図である。ここでは１相分の回路を示し、太実線矢印はインバータから負荷へ、太点線矢印は負荷からインバータへそれぞれ流れる電流経路を示している。図７（ａ）ではＱｕ１，Ｑｕ２，Ｑｕ３，Ｑｕ４がオン、図７（ｂ）ではＱｕ２，Ｑｕ３，Ｑｕ４，Ｑｘ１がオン、図７（ｃ）ではＱｕ３，Ｑｕ４，Ｑｘ１，Ｑｘ２がオン、図７（ｄ）ではＱｕ４，Ｑｘ１，Ｑｘ２，Ｑｘ３がオン、図７（ｅ）ではＱｘ１，Ｑｘ２，Ｑｘ３，Ｑｘ４がオンというように、連続した４個の素子がオン状態となるようにし、また、図７（ａ）の状態から図７（ｂ）へ、図７（ｂ）の状態から図７（ａ）または（ｃ）というように、出力電圧は１レベルずつ切り換えるようにする。
【０００５】
ＩＧＢＴのスイッチング時やダイオードの逆回復時などで、配線に寄生するインダクタンスに発生する過電圧による破壊を防止するために、スナバ回路を設けるのが一般的である。図８は、２レベルインバータにおける配線インダクタンスの影響説明図である。
図８（ａ）はＩＧＢＴＱｘがオンしており、電源Ｅｄから負荷Ｌに電流が流れている状態を示し、この状態でＱｘがターンオフしようとすると、配線インダクタンスＬｓが起電圧を発生し、直流電圧Ｅｄと配線インダクタンスＬｓの起電圧ΔＶｓｐ１との和がＱｘに印加される。
【０００６】
また、図８（ｃ）の状態からＩＧＢＴＱｘが再びターンオンすると、ＱｕのＦＷＤ（フリーホイールダイオード）が逆回復するときも同様に、直流電圧Ｅｄと配線インダクタンスＬｓの起電圧ΔＶｓｐ２との和がＱｕのＦＷＤに印加される。したがって、ＩＧＢＴおよびＦＷＤは、直流電圧Ｅｄとサージ電圧ΔＶｓｐ１またはΔＶｓｐ２との和分の耐圧を必要とすることとなる。さらに、このサージ電圧を抑制するためにスナバ回路を設ける場合にも、図９に示すようにＩＧＢＴやＦＷＤの両端に接続されるため、ＩＧＢＴやＦＷＤと全く同等の耐圧が必要となる。スナバ回路については、例えば特許文献１にも示すように、各種の提案がなされている。
【０００７】
マルチレベルインバータでも同様に、配線インダクタンスの影響でＩＧＢＴやダイオードに過電圧が印加されて破壊してしまわないよう防止する必要があり、スナバ回路が必要となる可能性がある。
図１０に、ＩＧＢＴやダイオードのそれぞれに個別にスナバ回路ＳＣを接続する例を示す。これは、配線の寄生インダクタンスＬｓ１〜Ｌｓ５により、各ＩＧＢＴやダイオードに過電圧が印加されて破壊してしまうことを防止するために、各ＩＧＢＴやダイオードにスナバ回路を接続したものである。
【０００８】
このような場合に、マルチレベルインバータでは使用素子数が増加し、配線が複雑になるだけでなく、スナバ回路の配線も複雑になる。当然のことながら、コストアップにもつながることになる。マルチレベルインバータにスナバ回路を設けるものとして、例えば特許文献２に示すものがある。
【０００９】
【特許文献１】特開平１０−１３６６３７号公報
【特許文献２】特開平０９−３２２５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、特許文献２ではクランプダイオードについても、逆回復動作時にサージ電圧が発生することからスナバ回路が必要となり、さらに配線が複雑になる。
したがって、この発明の課題は、素子を低耐圧化することにより装置の小型化，低コスト化を図ることにある。
【課題を解決するための手段】
【００１１】
このような課題を解決するため、請求項１の発明では、複数の異なる電位を持つ直流電源と、この直流電源の正負極間に複数のスイッチング素子とクランプダイオードを含む半導体素子で個々のアームを構成するマルチレベルインバータにおいて、
前記半導体素子のうち同時に同一の動作をするものの素子耐圧を、他の半導体素子よりも低耐圧のものとすることを特徴とする。
この請求項１の発明においては、前記同時に同一の動作をする半導体素子は、同一のパッケージに収納することができる（請求項２の発明）。
【００１２】
上記請求項１または２の発明においては、前記同時に同一の動作をする半導体素子にスナバ回路を接続するときは、他の半導体素子に接続されるスナバ回路よりも低耐圧のものを用いることができ（請求項３の発明）、この請求項３の発明においては、前記同時に同一の動作をする半導体素子に接続されるスナバ回路は、同一のパッケージに収納することができる（請求項４の発明）。また、請求項３または４の発明においては、前記スナバ回路と半導体素子との接続は、直列接続された半導体素子の両端のみ、または両端と直列接続された半導体素子の直列接続点の少なくとも１つとすることができる（請求項５の発明）。
【発明の効果】
【００１３】
この発明によれば、マルチレベルインバータの動作において、同時に同一の動作を行なう素子を低耐圧化することにより小型化できるようにし、同時にそれらに接続されるスナバ回路も低耐圧化を可能とし、さらなる小型化とコストダウンを実現させる。
【発明を実施するための最良の形態】
【００１４】
図１にこの発明の実施の形態を示す。これは、図７に示す回路に、各素子に印加される電圧を表示したものである。
すなわち、図１（ａ）に示すように、Ｄｕ２とＤｕ３とＤｕ４、Ｄｃ１とＤｃ２、Ｄｃ３とＤｃ４、Ｄｘ１とＤｘ２とＤｘ３が、それぞれ３直列または２直列に接続されている。図１（ａ）〜（ｅ）の各状態におけるクランプダイオードの波形を、図２（ａ）〜（ｅ）に示す。
【００１５】
まず、Ｄｕ２とＤｕ３とＤｕ４について説明する。図１（ｂ）のＤｕ４→Ｄｕ３→Ｄｕ２に点線経路で電流が流れている状態から、図１（ｃ）の状態に変化するときに、Ｄｕ２〜Ｄｕ４間はＥｄ（Ｐ１）の電圧で逆回復する（図２の実線参照）。Ｄｕ２，Ｄｕ３，Ｄｕ４は３直列なので、それぞれＥｄ（Ｐ１）／３の電圧が印加される（図２の点線参照）。したがって、逆回復時に発生するサージ電圧ΔＶｓｐも１／３となる。その後、図１（ｃ）から（ｄ）ではＥｄ（Ｐ１＋Ｎ１）に電圧が変化し、図１（ｄ）から（ｅ）ではＥｄ（Ｐ１＋Ｎ１＋Ｎ２）に電圧が変化するが、それぞれの状態に変化してもすでにオフしていて逆回復動作しないため、サージ電圧は発生しない。
【００１６】
したがって、クランプダイオードＤｕ２，Ｄｕ３，Ｄｕ４には、逆回復時に発生するサージ電圧分の余裕度を持つ素子耐圧は必要ないことが分かる。ゆえに、Ｄｕ２，Ｄｕ３，Ｄｕ４には、他の素子より低耐圧の素子を用いることができ、小型化，コストダウン化を実現できる。
同様に、Ｄｃ１とＤｃ２、Ｄｃ３とＤｃ４、Ｄｘ１とＤｘ２とＤｘ３についても、低耐圧の素子を用いることができるのは当然と言える。
【００１７】
図１，図２で説明したように、Ｄｕ２とＤｕ３とＤｕ４、Ｄｃ１とＤｃ２、Ｄｃ３とＤｃ４、Ｄｘ１とＤｘ２とＤｘ３に低耐圧の素子を用いることで、図３（ａ）のような素子個別の状態から、図３（ｂ）のような同一のパッケージＤｕ２３４，Ｄｃ１２，Ｄｃ３４，Ｄｘ１２３に収納することも可能となる。
また、Ｄｕ２とＤｕ３とＤｕ４、Ｄｃ１とＤｃ２、Ｄｃ３とＤｃ４、Ｄｘ１とＤｘ２とＤｘ３に接続されるスナバ回路についても、上記同様に低圧のスナバ回路とすることができ、さらには図４に示すように、同一のパッケージＳＣ（Ｄｕ２３４），ＳＣ（Ｄｃ１２），ＳＣ（Ｄｃ３４），ＳＣ（Ｄｘ１２３）に収納することも可能である。
【００１８】
なお、同一パッケージ化された半導体素子およびスナバ回路の接続は、図５（ａ）のように各両端を接続しても良く、または図５（ｂ）のように両端と素子接続点の少なくとも１つを接続するようにしても良い。
【図面の簡単な説明】
【００１９】
【図１】この発明の実施の形態を説明するための状態遷移図
【図２】図１の動作を説明する動作説明図
【図３】この発明の別の実施の形態を説明する回路構成図
【図４】この発明のさらに別の実施の形態を示す回路構成図
【図５】スナバ回路の接続構成図
【図６】従来のインバータを説明する回路図および出力電圧波形図
【図７】５レベルインバータの動作説明図
【図８】２レベルインバータにおける配線インダクタンスの影響説明図
【図９】一般的なスナバ回路の接続構成図
【図１０】５レベルインバータにおけるスナバ回路の接続構成図
【符号の説明】
【００２０】
Ｅｄ（Ｐ１，Ｐ２，Ｎ１，Ｎ２）…電源、Ｑｕ１〜Ｑｕ４，Ｑｘ１〜Ｑｘ４…ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、Ｄｕ１〜Ｄｕ４，Ｄｃ１〜Ｄｃ４，Ｄｘ１〜Ｄｘ４…ダイオード、Ｄｕ２３４，Ｄｃ１２，Ｄｃ３４，Ｄｘ１２３…パッケージ、ＳＣ…スナバ回路、Ｐ１，Ｐ２，Ｎ１，Ｎ２…端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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