(57)【要約】【課題】  高い放熱特性及び高いＥＭＣ特性を確保しつつ、端子面の使用効率を高めることによって、端子電極数の増加を可能とした半導体ＩＣ内蔵基板を提供する。【解決手段】  積層された絶縁層１１１〜１１３からなり、端子面１１０ａに複数の端子電極１２１，１２２が形成された多層基板１１０と、主面１３０ａが多層基板１１０の端子面１１０ａ側を向くよう、多層基板１１０に内蔵された半導体ＩＣ１３０と、半導体ＩＣ１３０の裏面１３０ｂの少なくとも一部に接して設けられた放熱層１４０と、多層基板１１０を貫通して設けられ、放熱層１４０と端子電極１２２とを接続するスルーホール電極１４１とを備える。これにより、多層基板１１０の端子面１１０ａに大面積のグランドパターンを形成する必要がなくなるため、端子面１１０ａの使用効率が高く、端子電極の数を増加することが可能となる。【選択図】          図１
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【特許請求の範囲】
【請求項１】
積層された複数の絶縁層からなり、一方の表面に複数の端子電極が形成された多層基板と、
主面が前記多層基板の前記一方の表面側を向くよう、前記多層基板に内蔵された半導体ＩＣと、
前記半導体ＩＣの裏面の少なくとも一部に接して設けられた放熱層と、
前記多層基板を貫通して設けられ、前記放熱層と前記端子電極とを接続するスルーホール電極とを備えることを特徴とする半導体ＩＣ内蔵基板。
【請求項２】
前記放熱層は、前記多層基板の他方の表面のほぼ全面を覆うように形成されていることを特徴とする請求項１に記載の半導体ＩＣ内蔵基板。
【請求項３】
前記スルーホール電極は、前記半導体ＩＣを取り囲むように複数設けられていることを特徴とする請求項１又は２に記載の半導体ＩＣ内蔵基板。
【請求項４】
前記複数のスルーホール電極の配列ピッチは、前記半導体ＩＣの動作周波数の逆数をλとした場合、λ／４以下に設定されていることを特徴とする請求項３に記載の半導体ＩＣ内蔵基板。
【請求項５】
前記放熱層がメッキにより形成されていることを特徴とする請求項２乃至４のいずれか１項に記載の半導体ＩＣ内蔵基板。
【請求項６】
前記半導体ＩＣの前記裏面の粗さ（Ｒａ）が１μｍ以上であることを特徴とする１乃至５のいずれか１項に記載の半導体ＩＣ内蔵基板。
【請求項７】
前記半導体ＩＣが薄膜化されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体ＩＣ内蔵基板。
【請求項８】
前記複数の絶縁層のうち、最も前記端子電極側に位置する第１の絶縁層は、フィラーを実質的に含まない樹脂によって構成されていることを特徴とする請求項１乃至７のいずれか１項に記載の半導体ＩＣ内蔵基板。
【請求項９】
前記複数の絶縁層のうち、前記半導体ＩＣから見て前記端子電極とは反対側に位置する第２の絶縁層は、前記半導体ＩＣの前記裏面の外周部分を覆っており、
前記放熱層は、前記半導体ＩＣの前記裏面のうち、前記第２の絶縁層に覆われていない領域の実質的に全面に接して設けられていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体ＩＣ内蔵基板。
【請求項１０】
前記第２の絶縁層の熱膨張係数は、前記半導体ＩＣの熱膨張係数とほぼ等しいことを特徴とする請求項９に記載の半導体ＩＣ内蔵基板。
【請求項１１】
前記複数の絶縁層に含まれる第３の絶縁層を介して形成された、コンデンサを構成する一対の容量電極をさらに備えることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体ＩＣ内蔵基板。
【請求項１２】
前記第３の絶縁層は、他の絶縁層の少なくとも一つよりも誘電率が高いことを特徴とする請求項１１に記載の半導体ＩＣ内蔵基板。
【請求項１３】
前記第３の絶縁層は、他の絶縁層の少なくとも一つよりも薄いことを特徴とする請求項１１又は１２に記載の半導体ＩＣ内蔵基板。
【請求項１４】
前記第３の絶縁層及び前記一対の容量電極により構成されるコンデンサがデカップリングコンデンサであることを特徴とする請求項１１乃至１３のいずれか１項に記載の半導体ＩＣ内蔵基板。
【請求項１５】
それぞれインダクタ及び抵抗素子として機能する複数の内部配線パターンをさらに備え、前記一対の容量電極により形成されるコンデンサと前記インダクタ及び前記抵抗素子によって、ＬＣＲフィルタが構成されていることを特徴とする請求項１１乃至１４のいずれか１項に記載の半導体ＩＣ内蔵基板。
【請求項１６】
前記多層基板の他方の表面側に搭載されたチップ部品をさらに備えることを特徴とする請求項１乃至１５のいずれか１項に記載の半導体ＩＣ内蔵基板。
【請求項１７】
前記チップ部品は、前記多層基板の前記他方の表面の周辺領域に搭載されていることを特徴とする請求項１６に記載の半導体ＩＣ内蔵基板。
【請求項１８】
前記放熱層には切り欠きが形成されており、前記チップ部品の少なくとも一部の端子は、前記切り欠きに囲まれるように設けられた電極パターンに接続されていることを特徴とする請求項１６に記載の半導体ＩＣ内蔵基板。
【請求項１９】
前記チップ部品は、コンデンサ部品、コイル部品及びフィルタ部品からなる群より選ばれた少なくとも一つの部品を含んでいることを特徴とする請求項１６乃至１８のいずれか１項に記載の半導体ＩＣ内蔵基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体ＩＣ内蔵基板に関し、特に、動作周波数の高いデジタルＩＣを内蔵するのに好適な半導体ＩＣ内蔵基板に関する。
【背景技術】
【０００２】
一般的な半導体ＩＣ搭載基板は、複数の絶縁層からなる多層基板の表面にベアチップ状態の半導体ＩＣが搭載された構造を有している。この場合、搭載される半導体ＩＣのランド電極と多層基板の内部配線パターンとの接続は、通常、ワイヤボンディングやフリップチップ接続により行われる。ワイヤボンディングを用いた場合、半導体ＩＣを搭載する領域とボンディングワイヤを接続する領域とを多層基板上の別平面とする必要があることから、実装面積が大きくなるという問題があり、一方、フリップチップ接続を用いた場合には、実装面積を小さくすることが可能であるものの、ランド電極と配線パターンとの機械的な接続強度を十分に確保するためには、ランド電極の表面に多層のアンダーバリアメタルを施す必要があるなど、工程が複雑になるという問題があった。
【０００３】
しかも、上述した２つの方法は、いずれも多層基板の表面に半導体ＩＣを搭載するものであることから、基板全体を薄くすることが困難であるという共通の問題を有する。これを解決する方法としては、特許文献１に記載されているように、多層基板の内部にベアチップ状態の半導体ＩＣを埋め込み、これにより半導体ＩＣ内蔵基板を構成する方法が考えられる。
【特許文献１】特開平９−３２１４０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体ＩＣを多層基板の内部に埋め込んでしまうと、ヒートシンクなどの放熱部材を半導体ＩＣに直接取り付けることができない。このため、内蔵する半導体ＩＣがＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）のように動作周波数の非常に高いデジタルＩＣである場合、スイッチングにより生じる多量の熱を効率よく外部に放出することができないという問題があった。
【０００５】
また、動作周波数の高いデジタルＩＣはノイズ源となりやすいため、携帯電話機のように狭いスペースに多数の電子部品を高密度に実装する場合には、デジタルＩＣが発する高調波輻射ノイズが大きな問題となる。特に、近年の携帯電話機において採用されているＣＤＭＡ（Code Division Multiple Access）方式は、フェージングに強く、周波数の使用効率が高いものの、その性質上、使用する帯域が非常に広いことから他の半導体ＩＣからのノイズが重畳しやすく、しかも、一旦ノイズが重畳するとこれを除去することが非常に困難である。このため、特にＣＤＭＡ方式の携帯電話機に用いる半導体ＩＣ内蔵基板には、非常に高いＥＭＣ（Electromagnetic Compatibility）特性が要求されることになる。
【０００６】
このような問題を解決すべく、本発明者らは、多層基板の表面のうち、複数の端子電極が設けられた側の表面（端子面）に大面積のグランドパターンを形成し、このグランドパターンと半導体ＩＣの裏面とが接するよう、半導体ＩＣを埋め込む技術を開発した。この方法によれば、内蔵された半導体ＩＣの裏面のほぼ全面がグランドパターンに接し、しかも、このグランドパターン自体に端子電極を設けることができることから、半導体ＩＣにより生じた熱を端子電極を介して効率よくマザーボードへと伝達することが可能となる。
【０００７】
しかしながら、上記の方法では、端子面のうち半導体ＩＣが埋め込まれている領域のほぼ全部にグランドパターンが形成されることから、端子面の使用効率が低くなり、その結果、端子電極の数が制限されるという問題があった。しかも、上記の方法を採用すると、半導体ＩＣの主面（トランジスタやパッド電極などが形成されている側の面）が必然的に端子面とは反対側を向くことになるため、配線の引き回し距離を短縮することが困難であった。
【０００８】
したがって、本発明の目的は、高い放熱特性及び高いＥＭＣ特性を確保しつつ、端子面の使用効率を高めることによって、端子電極数の増加を可能とした半導体ＩＣ内蔵基板を提供することである。
【０００９】
また、本発明の他の目的は、高い放熱特性及び高いＥＭＣ特性を確保しつつ、配線の引き回し距離を短縮することによって、不要な寄生インダクタンスが低減された半導体ＩＣ内蔵基板を提供することである。
【課題を解決するための手段】
【００１０】
本発明による半導体ＩＣ内蔵基板は、積層された複数の絶縁層からなり、一方の表面に複数の端子電極が形成された多層基板と、主面が前記多層基板の前記一方の表面側を向くよう、前記多層基板に内蔵された半導体ＩＣと、前記半導体ＩＣの裏面の少なくとも一部に接して設けられた放熱層と、前記多層基板を貫通して設けられ、前記放熱層と前記端子電極とを接続するスルーホール電極とを備えることを特徴とする。
【００１１】
本発明によれば、主面が多層基板の前記一方の表面、つまり端子面を向くよう半導体ＩＣが内蔵されていることから、端子面に大面積のグランドパターンを形成する必要がなくなる。これにより、半導体ＩＣのサイズにかかわらず、端子面の大部分が有効領域、すなわち、信号端子電極などを配置し得る領域となることから、本発明による半導体ＩＣ内蔵基板は、端子面の使用効率が高く、端子電極の数を増加することが可能となる。しかも、半導体ＩＣの主面が端子面を向くように配置されていることから、配線の引き回し距離が短縮される。これにより、不要な寄生インダクタンスが低減されるので、高周波信号を伝達する場合であっても、信号波形の劣化を効果的に抑制することが可能となる。
【００１２】
また、半導体ＩＣの裏面に接して設けられた放熱層や、放熱ルートとなるスルーホール電極が電磁シールドとして機能することから、高いＥＭＣ特性を確保することも可能となる。さらに、研磨により薄膜化された半導体ＩＣを用いれば、半導体ＩＣ内蔵基板全体の厚さを非常に薄くすることも可能となる。
【００１３】
本発明において放熱層は、多層基板の他方の表面のほぼ全面を覆うように形成されていることが好ましい。これによれば、半導体ＩＣの裏面方向におけるシールド効果を高めることが可能となる。この場合、放熱層はメッキにより形成することができる。
【００１４】
本発明においてスルーホール電極は、半導体ＩＣを取り囲むように複数設けられていることが好ましい。これによれば、半導体ＩＣの側面方向におけるシールド効果を高めることが可能となる。この場合、複数のスルーホール電極の配列ピッチは、半導体ＩＣの動作周波数の逆数をλとした場合、λ／４以下に設定することが好ましく、λ／１６以下に設定することがより好ましく、λ／６４以下に設定することが特に好ましい。
【００１５】
半導体ＩＣの前記裏面の表面粗さ（Ｒａ）は、１μｍ以上であることが好ましい。これによれば、半導体ＩＣと放熱層との密着性が大幅に向上することから、半導体ＩＣの放熱性をさらに高めることが可能となる。
【００１６】
複数の絶縁層のうち、最も端子電極側に位置する第１の絶縁層は、フィラーを実質的に含まない樹脂によって構成されていることが好ましい。上記第１の絶縁層は、その表面に種々の配線パターンやパッドなどが形成されることから、導体に対する高いピール強度が要求されるからである。
【００１７】
複数の絶縁層のうち、半導体ＩＣから見て端子電極とは反対側に位置する第２の絶縁層は、半導体ＩＣの裏面の外周部分を覆っており、放熱層は半導体ＩＣの裏面のうち、第２の絶縁層に覆われていない領域の実質的に全面に接して設けられていることが好ましい。これによれば、半導体ＩＣと放熱層との接触が大面積となることから、高い放熱効果を得ることが可能となる。この場合、第２の絶縁層の熱膨張係数は、半導体ＩＣの熱膨張係数とほぼ等しいことが好ましい。これによれば、熱に起因して生じるストレスなどを最小限に抑制することが可能となる。
【００１８】
本発明による半導体ＩＣ内蔵基板は、複数の絶縁層に含まれる第３の絶縁層を介して形成された、コンデンサを構成する一対の容量電極をさらに備えていることが好ましい。これによれば、多層基板内にコンデンサが内蔵されることから、マザーボードなどに実装すべき電子部品の点数を削減することが可能となる。この場合、第３の絶縁層は、他の絶縁層の少なくとも一つよりも誘電率が高いことが好ましく、他の絶縁層の少なくとも一つよりも薄いことが好ましい。これによれば、より大きな容量を得ることが可能となる。また、内蔵するコンデンサは、デカップリングコンデンサであることが好ましい。これによれば、半導体ＩＣの主面側に、グランド電位が与えられる大面積の容量電極が配置されることになるため、これが半導体ＩＣの主面側における電磁シールドとして機能し、これにより、より高いＥＭＣ特性を得ることが可能となる。また、半導体ＩＣの極めて近傍にデカップリングコンデンサが配置されることになるため、ＥＳＬ（等価直列インダクタンス）を大幅に低減することが可能となる。
【００１９】
本発明による半導体ＩＣ内蔵基板は、それぞれインダクタ及び抵抗素子として機能する複数の内部配線パターンをさらに備え、一対の容量電極により形成されるコンデンサとインダクタ及び抵抗素子によって、ＬＣＲフィルタを構成することが好ましい。これによれば、半導体ＩＣが発生するデジタル信号の無線システムの受信帯域にかかる高調波成分を半導体ＩＣ内蔵基板内で除去することができ、無線システムの受信感度を劣化させるノイズ源を元から遮断することが可能となる。
【００２０】
また、本発明による半導体ＩＣ内蔵基板は、多層基板の他方の表面側に搭載されたチップ部品をさらに備えることが好ましい。これによれば、マザーボードなどに実装すべき電子部品の点数を削減することが可能となる。この場合、チップ部品は多層基板の他方の表面の周辺領域に搭載することが好ましい。これは、多層基板の他方の表面の中央部分は、直下に半導体ＩＣが埋め込まれているため、当該領域に電極パターンなどを形成することが困難であるとともに、当該領域は放熱面として用いることが好ましいからである。チップ部品としては、コンデンサ部品、コイル部品及びフィルタ部品からなる群より選ぶことが可能である。
【００２１】
また、放熱層には切り欠きが形成されており、チップ部品の少なくとも一部の端子は、切り欠きに囲まれるように設けられた電極パターンに接続されていることが好ましい。これによれば、放熱層から絶縁された電極パターンとチップ部品とを接続することが可能となる。
【発明の効果】
【００２２】
このように、本発明によれば、高い放熱特性及び高いＥＭＣ特性を確保しつつ、端子電極数を増加することができることから、半導体ＩＣ内蔵基板の表面積を小さくすることが可能となる。このため、携帯電話機に用いるモジュールのように、小型化への要求が非常に強いモジュールとしての適用が極めて有効となる。また、本発明によれば、配線の引き回し距離の短縮によって、不要な寄生インダクタンスが低減されることから、高周波信号を伝達する場合であっても、信号波形の劣化を効果的に抑制することが可能となる。
【００２３】
しかも、高いＥＭＣ特性を有していることから、携帯電話機のように狭いスペースに多数のＩＣを高密度に実装する場合であっても、内蔵した半導体ＩＣがノイズ源となりにくい。以上を考慮すれば、本発明による半導体ＩＣ内蔵基板は、ＣＤＭＡ方式の携帯電話機用の半導体ＩＣ内蔵基板としての利用が非常に好適である。
【発明を実施するための最良の形態】
【００２４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２５】
図１は、本発明の好ましい第１の実施形態による半導体ＩＣ内蔵基板１００の構造を示す略断面図である。
【００２６】
図１に示すように、本実施形態による半導体ＩＣ内蔵基板１００は、積層された絶縁層１１１〜１１３からなる多層基板１１０と、多層基板１１０の一方の表面１１０ａ側に設けられた信号端子電極１２１及びグランド端子電極１２２と、多層基板１１０の内部に埋め込まれた半導体ＩＣ１３０とを備えて構成されている。実使用時においては、図示しないマザーボードの実装面と多層基板１１０の一方の表面１１０ａ（端子面）とが対向するよう、半導体ＩＣ内蔵基板１００がマザーボードに搭載され、マザーボードの実装面に設けられた端子電極と、半導体ＩＣ内蔵基板１００に設けられた端子電極１２１，１２２とが電気的且つ機械的に接続される。
【００２７】
半導体ＩＣ１３０は、絶縁層１１２と絶縁層１１３との間に埋め込まれているが、このうち、最上層に位置する絶縁層１１３は、半導体ＩＣ１３０の裏面１３０ｂのうち外周部分をのみを覆っている。すなわち、半導体ＩＣ１３０は、主面１３０ａが多層基板１１０の端子面である一方の表面１１０ａを向くようにして内蔵されており、裏面１３０ｂの大部分（中央部）は絶縁層１１３によって覆われていない。そして、多層基板１１０の他方の表面１１０ｂにはほぼ全面に放熱層１４０が設けられており、これにより、半導体ＩＣ１３０の裏面１３０ｂの大部分、すなわち、半導体ＩＣ１３０の裏面１３０ｂのうち、絶縁層１１３に覆われていない領域の実質的に全面が、放熱層１４０と直接接している。放熱層１４０は、図１に示すように、多層基板１１０を貫通して設けられたスルーホール電極１４１を介してグランド端子電極１２２に接続されている。特に限定されるものではないが、放熱層１４０の材料としては、熱伝導率の高い銅（Ｃｕ）又はその合金を用いることが好ましく、放熱層１４０の形成はメッキ法により行うことが好ましい。
【００２８】
一方、半導体ＩＣ１３０の主面１３０ａには、図示しないランド電極が設けられており、ランド電極上にスタッドバンプ１３２がそれぞれ形成されている。スタッドバンプ１３２は、内部配線パターン１４２と電気的に接続されており、内部配線パターン１４２は、樹脂層１１１，１１２を貫通して設けられたスルーホール電極１４３等を介して、最終的に信号端子電極１２１等に接続される。
【００２９】
絶縁層１１１〜１１３を構成する材料としては、樹脂又は樹脂にセラミック等の機能性材料粉末（磁性体粉末又は誘電体粉末）を混合した複合材料を用いることが好ましい。樹脂としては、熱硬化性樹脂又は熱可塑性樹脂を用いることが好ましい。
【００３０】
具体的には、熱硬化性樹脂としては、エポキシ樹脂、低誘電率エポキシ樹脂、フェノール樹脂、不飽和ポリエステル樹脂、ビニルエステル樹脂、ポリイミド樹脂、ポリフェニレンエーテル（オキサイド）樹脂、ビスマレイミドトリアジン（シアネートエステル）樹脂、フマレート樹脂、ポリブタジエン樹脂、ポリビニルベンジルエーテル化合物樹脂等を用いることができる。
【００３１】
また、熱可塑性樹脂としては、ポリブタジエン樹脂、芳香族ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリフェニレンエーテル（オキサイド）樹脂、ポリエチレンテレフタレート樹脂、ポリブチレンテレフタレート樹脂、ポリエチレンサルファイド樹脂、ポリエーテルエーテルケトン樹脂、ポリテトラフルオロエチレン樹脂、グラフト樹脂、液晶ポリマー（ＬＣＰ）、ポリアミド樹脂等を用いることができる。
【００３２】
これらの中でも、特に、フェノール樹脂、エポキシ樹脂、低誘電率エポキシ樹脂、ポリブタジエン樹脂、ビスマレイミドトリアジン（シアネートエステル）樹脂、ビニルベンジル樹脂等をベースレジンとして用いることが好ましい。これらの樹脂は単独で使用しても良いし、２種類以上混合して使用してもよい。２種類以上混合して用いる場合の混合比は任意である。
【００３３】
また、複合材料を構成する場合の無機材料としては、比較的高い誘電率を得るためには、チタン−バリウム−ネオジム系セラミックス、チタン−バリウム−錫系セラミックス、鉛−カルシウム系セラミックス、二酸化チタン系セラミックス、チタン酸バリウム系セラミックス、チタン酸鉛系セラミックス、チタン酸ストロンチウム系セラミックス、チタン酸カルシウム系セラミックス、チタン酸ビスマス系セラミックス、チタン酸マグネシウム系セラミックス、アルミナ系セラミックス、酸化マグネシウム系セラミックス、酸化チタン系セラミックス、ビスマス系セラミックス、ＣａＷＯ４系セラミックス、Ｂａ（Ｍｇ，Ｎｂ）Ｏ３系セラミックス、Ｂａ（Ｍｇ，Ｔａ）Ｏ３系セラミックス、Ｂａ（Ｃｏ，Ｍｇ，Ｎｂ）Ｏ３系セラミックス、Ｂａ（Ｃｏ，Ｍｇ，Ｔａ）Ｏ３系セラミックスを用いることが好ましい。
【００３４】
なお、二酸化チタン系セラミックスとは、二酸化チタンのみを含有するものの他、他の少量の添加物を含有するものも含み、二酸化チタンの結晶構造が保持されているものをいう。また、他のセラミックスも同様である。特に二酸化チタン系セラミックスはルチル構造を有するものが好ましい。
【００３５】
また、誘電率をあまり高くせず、高いＱを持たせるためには、樹脂材料に混合する誘電体粉末としては、シリカ、アルミナ、ジルコニア、チタン酸カリウムウイスカ、チタン酸カルシウムウイスカ、チタン酸バリウムウイスカ、酸化亜鉛ウイスカ、ガラスチョップ、ガラスビーズ、カーボン繊維、酸化マグネシウム（タルク）等を用いることが好ましい。これらの樹脂は単独で使用しても良いし２種類以上混合して使用してもよい。２種類以上混合して用いる場合の混合比は任意である。
【００３６】
また、樹脂材料に混合する無機材料に磁性体を用いる場合は、フェライトとしてはＭｎ−Ｍｇ−Ｚｎ系、Ｎｉ−Ｚｎ系、Ｍｎ−Ｚｎ系等が好ましい。また、磁性体としては強磁性金属を用いることができる。この場合、カーボニル鉄、鉄−シリコン系合金、鉄−アルミニウム−珪素系合金（商標名：センダスト）、鉄−ニッケル系合金（商標名：パーマロイ）、アモルファス系（鉄系、コバルト系）等を用いることが好ましい。
【００３７】
絶縁層１１１〜１１３を構成する材料としては、互いに同じ材料を使用しても構わないが、絶縁層１１１〜１１３に要求される特性に応じてそれぞれ最適な材料を使用することが好ましい。すなわち、絶縁層１１１〜１１３のうち最も端子電極１２１，１２２側に位置する絶縁層１１１は、その表面に種々の配線パターンやパッドなどが形成されることから、導体に対する高いピール強度が要求される。このような要求を満足するためには、絶縁層１１１の材料として、例えばテトラフロオロエチレン、芳香族液晶ポリエステル、ポリフェニレンサルファイド、ジビニルベンゼン、フマレート、ポリフェニレンオキサイド(エーテル)、シアネートエステル、ビスマレイミドトリアジン、ポリエーテルエーテルケトン、ポリイミド、エポキシ樹脂、フェノール樹脂などの樹脂を用い、無機材料などのフィラーを実質的に添加しないことが好ましい。これは、樹脂にフィラーを添加すると一般にピール強度が低下するからであり、フィラーを実質的に含まない樹脂によって構成することにより、高いピール強度を得ることが可能となる。
【００３８】
一方、半導体ＩＣ１３０と接する絶縁層１１２，１１３については、半導体ＩＣ１３０との密着性が高く、且つ、熱膨張率が半導体ＩＣ１３０に近い材料、特に、熱膨張率が半導体ＩＣ１３０とほぼ等しい材料を用いることが好ましい。半導体ＩＣ１３０との密着性が高い材料としては、エポキシ樹脂、ポリビニルベンジルエーテル化合物、ビスマレイミドトリアジン、ポリフェニレンオキサイド(エーテル)、ポリイミド、液晶ポリマー、フェノール樹脂又はベンゾオキサジン樹脂の単体、若しくはこれらの樹脂に、タルク、炭酸カルシウム、炭酸マグネシウム、水酸化アルミニウム、水酸化マグネシウム、ホウ酸アルミウイスカ、チタン酸カリウム繊維、ガラスフレーク、ガラス繊維、窒化タンタル、窒化アルミニウムなどを添加した材料、これらの樹脂に、マグネシウム、ケイ素、チタン、亜鉛、カルシウム、ストロンチウム、ジルコニウム、錫、ネオジウム、サマリウム、ビスマス、アルミニウム、鉛、ランタン、リチウムおよびタンタルからなる群より選ばれる少なくとも１種の金属を含む金属酸化物粉末を添加した材料などを挙げることができる。絶縁層１１２については、層間で断線が生じないよう、縮みにくい材料を用いることがより好ましい。
【００３９】
図２は、半導体ＩＣ１３０の構造を示す略斜視図である。
【００４０】
図２に示すように、半導体ＩＣ１３０はベアチップ状態の半導体ＩＣであり、その主面１３０ａには多数のランド電極１３１が備えられている。特に限定されるものではないが、本実施形態では半導体ＩＣ１３０の裏面１３０ｂは研磨されており、これにより半導体ＩＣ１３０の厚さｔ（主面１３０ａから裏面１３０ｂまでの距離）は、通常の半導体ＩＣに比べて非常に薄くされている。この場合、半導体ＩＣ１３０の厚さｔは、２００μｍ以下、例えば２０〜５０μｍ程度に設定することが好ましい。裏面１３０ｂの研磨は、ウエハの状態で多数の半導体ＩＣに対して一括して行い、その後、ダイシングにより個別の半導体ＩＣ１３０に分離することが好ましい。研磨により薄くする前にダイシングによって個別の半導体ＩＣ１３０に分離した場合には、熱硬化性樹脂等により半導体ＩＣ１３０の主面１３０ａを覆った状態で裏面１３０ｂを研磨すれば作業効率が良い。
【００４１】
特に限定されるものではないが、半導体ＩＣ１３０の裏面１３０ｂは、その表面粗さ（Ｒａ）が１μｍ以上であることが好ましく、２μｍ以上であることがより好ましい。通常、半導体ＩＣの裏面は薄膜化されている場合もされていない場合もほぼ鏡面であり、その表面粗さ（Ｒａ）は約０．５μｍ未満である。これに対し、半導体ＩＣ１３０の裏面１３０ｂの表面粗さ（Ｒａ）を１μｍ以上、特に２μｍ以上とすれば、放熱層１４０をメッキ等により形成した場合、半導体ＩＣ１３０と放熱層１４０との密着性が大幅に向上する。半導体ＩＣ１３０の裏面１３０ｂの表面粗さ（Ｒａ）を１μｍ以上とするためには、ブラストによる粗面化、バフ研磨による粗面化、薬品処理による粗面化などを行えばよい。
【００４２】
また、各ランド電極１３１には、スタッドバンプ１３２が形成されている。スタッドバンプ１３２の大きさについては、電極ピッチに応じて適宜設定すればよく、例えば、電極ピッチが約１００μｍである場合には、径を３０〜５０μｍ程度、高さを４０〜８０μｍ程度に設定すればよい。スタッドバンプ１３２の形成は、ダイシングにより個別の半導体ＩＣ１３０に分離した後、ワイヤボンダーを用いて各ランド電極１３１にこれらを形成することにより行うことができる。スタッドバンプ１３２の材料としては、特に限定されるものではないが銅（Ｃｕ）を用いることが好ましい。スタッドバンプ１３２の材料として銅（Ｃｕ）を用いれば、金（Ａｕ）を用いた場合と比べ、ランド電極１３１に対して高い接合強度を得ることが可能となり、信頼性が高められる。
【００４３】
半導体ＩＣ１３０の種類としては特に限定されるものではないが、ＣＰＵやＤＳＰのように動作周波数が非常に高いデジタルＩＣを選択することが可能である。この種の半導体ＩＣは高速スイッチングにより多量の熱を発生するが、本実施形態による半導体ＩＣ内蔵基板１００では、半導体ＩＣ１３０の裏面１３０ｂの大部分が放熱層１４０に接しており、しかも、この放熱層１４０は、スルーホール電極１４１を介してグランド端子電極１２２に接続されていることから、半導体ＩＣ１３０が発する熱はグランド端子電極１２２を介して極めて効率よくマザーボードへと伝達する。このため、半導体ＩＣ１３０の発熱による信頼性の低下を効果的に防止することが可能となる。
【００４４】
特に、半導体ＩＣ１３０の裏面１３０ｂの表面粗さ（Ｒａ）を１μｍ以上、より好ましくは２μｍ以上とすれば、半導体ＩＣ１３０と放熱層１４０との密着性が大幅に向上することから、半導体ＩＣ１３０の放熱性をさらに高めることが可能となる。
【００４５】
しかも、ＣＰＵやＤＳＰのようなデジタルＩＣはノイズ源となりやすく、このため同じマザーボード上に搭載された他のＩＣを誤動作させたり、ノイズを増加させたりすることがあるが、本実施形態による半導体ＩＣ内蔵基板１００では、多層基板１１０の他方の表面１１０ｂが放熱層１４０によって覆われており、これが電磁シールドとして機能することから、高いＥＭＣ特性を得ることが可能となる。このため、携帯電話機のように狭いスペースに多数のＩＣを高密度に実装する場合であっても、半導体ＩＣ１３０がノイズ源となりにくい。したがって、本実施形態による半導体ＩＣ内蔵基板１００は、ＣＤＭＡ方式の携帯電話機用の半導体ＩＣ内蔵基板として非常に好適であると言える。
【００４６】
図３は、半導体ＩＣ内蔵基板１００を端子面とは反対側から見た略平面図である。
【００４７】
図３に示すように、スルーホール電極１４１は、半導体ＩＣ１３０を取り囲むように配置されており、また、半導体ＩＣ１３０の動作周波数の逆数をλとした場合、これらスルーホール電極１４１の配列ピッチＰは、λ／４以下に設定されている。これは、側面方向に伝播する輻射ノイズを遮断するためであり、スルーホール電極１４１の配列ピッチＰが狭ければ狭いほどシールド効果が高まる。具体的には、これをλ／１６以下に設定すれば、側面方向に伝播する輻射ノイズの大部分を遮断することが可能となり、λ／６４以下に設定すれば、多層基板１１０の側面に金属シールドを設けたのと同等のシールド特性を得ることが可能となる。
【００４８】
尚、スルーホール電極１４１の配列ピッチＰは完全に一定である必要はなく、ある程度のばらつきが存在していても構わない。配列ピッチＰが一定でない場合には、配列ピッチＰの平均値をλ／４以下、好ましくはλ／１６以下、特に好ましくはλ／６４以下に設定すればよい。
【００４９】
以上説明したように、本実施形態による半導体ＩＣ内蔵基板１００では、絶縁層１１２と絶縁層１１３との間に埋め込まれた半導体ＩＣ１３０が下向きに、すなわち、主面１３０ａが多層基板１１０の端子面である一方の表面１１０ａを向くようにして内蔵されていることから、半導体ＩＣ内蔵基板１００を端子面側から見た略平面図である図４に示すように、多層基板１１０の一方の表面１１０ａのうち、グランド端子電極１２２が配置された外周領域を除いて、ほぼ全面が信号端子電極１２１を配置し得る有効領域Ａとなる（図４では、信号端子電極１２１を全て省略してある）。このため、端子面の使用効率が高く、端子電極の数を増加することが可能となる。
【００５０】
また、半導体ＩＣ１３０が下向きに内蔵されていることから、半導体ＩＣ１３０が上向きに内蔵されている場合に比べて配線の引き回し距離が短縮される。これにより、不要な寄生インダクタンスが低減されることから、高周波信号を伝達する場合であっても、信号波形の劣化を効果的に抑制することが可能となる。
【００５１】
しかも、本実施形態では、放熱層１４０が電磁シールドとして機能するとともに、放熱ルートとなるスルーホール電極１４１が側面方向への電磁シールドとしても機能することから、高いＥＭＣ特性を得ることも可能となる。
【００５２】
次に、本発明の好ましい第２の実施形態について説明する。
【００５３】
図５は、本発明の好ましい第２の実施形態による半導体ＩＣ内蔵基板２００の構造を示す略断面図である。
【００５４】
図５に示すように、本実施形態による半導体ＩＣ内蔵基板２００は、多層基板１１０に絶縁層２０１，２０２が追加され、絶縁層２０２を介して一対の容量電極２１１，２１２が形成されている点において上述した半導体ＩＣ内蔵基板１００と異なる。その他の点は、上述した半導体ＩＣ内蔵基板１００と同様であることから、同じ要素には同じ符号を付し、重複する説明は省略する。
【００５５】
本実施形態では、容量電極２１１がグランド電位に接続され、容量電極２１２が電源電位に接続されることにより、デカップリングコンデンサを構成している。このように、本実施形態による半導体ＩＣ内蔵基板２００では、多層基板１１０内にデカップリングコンデンサが内蔵されていることから、マザーボードにデカップリングコンデンサを別部品として搭載する必要がなくなり、部品点数を削減することができる。但し、内蔵可能なコンデンサがデカップリングコンデンサに限定されるものではなく、他の用途に用いるコンデンサを内蔵することも可能である。例えば、バイパスコンデンサや、マッチング素子又はフィルタを構成するコンデンサを内蔵することも可能である。
【００５６】
内蔵するコンデンサの容量を大きくするためには、容量絶縁膜となる絶縁層２０２の材料として誘電率の高い材料を用いたり、絶縁層２０２の厚さを薄く設定すればよい。絶縁層の誘電率を高めるためには、上述したチタン−バリウム−ネオジム系セラミックスなど、誘電率の高い無機材料をフィラーとして添加すればよい。
【００５７】
このように、本実施形態による半導体ＩＣ内蔵基板２００はコンデンサを内蔵していることから、マザーボードに搭載すべき部品の点数を削減することが可能となる。しかも、内蔵するコンデンサをデカップリングコンデンサとした場合、図５に示すように、半導体ＩＣ１３０の主面１３０ａ側に、グランド電位が与えられる大面積の容量電極２１１が配置されることになるため、これが半導体ＩＣ１３０の主面１３０ａ側における電磁シールドとしても機能する。このため、上記実施形態に比べてより高いＥＭＣ特性を得ることが可能となる。
【００５８】
上記実施形態による半導体ＩＣ内蔵基板２００は、多層基板１１０にコンデンサを内蔵しているが、これにとどまらず、それぞれインダクタ及び抵抗素子として機能する複数の内部配線パターン１４２を内蔵することも可能である。多層基板１１０に内蔵したコンデンサ、インダクタ及び抵抗素子によってＬＣＲフィルタを構成すれば、帯域内のノイズを除去するノイズフィルタを多層基板１１０に内蔵させることが可能となる。このようなノイズフィルタを内蔵させれば、半導体ＩＣ１３０が発生するノイズを半導体ＩＣ内蔵基板２００内で除去することができ、ノイズ源を元から遮断することが可能となる。
【００５９】
次に、本発明の好ましい第３の実施形態について説明する。
【００６０】
図６は、本発明の好ましい第３の実施形態による半導体ＩＣ内蔵基板３００の構造を示す略断面図であり、図７は、半導体ＩＣ内蔵基板３００を端子面とは反対側から見た略平面図である。
【００６１】
図６及び図７に示すように、本実施形態による半導体ＩＣ内蔵基板３００は、放熱層１４０が形成されている面の周辺領域にデカップリングコンデンサ３１０が搭載されている点において上述した半導体ＩＣ内蔵基板１００と異なる。これに伴って、放熱層１４０の周辺領域の一部には切り欠き１４０ａが形成され、この切り欠き１４０ａに囲まれた領域に電極パターン１５０が形成されている。これは、全面に放熱層１４０を形成した後、切り欠き１４０ａとなる部分をパターニング除去することによって形成することが可能である。このような切り欠き１４０ａの面積は、多層基板１１０の他方の表面の面積と比較すると僅かであり、したがって、本発明において「多層基板の他方の表面のほぼ全面を覆うように放熱層が形成されている」とは、放熱層１４０の一部に切り欠き１４０ａが設けられている場合をも含む主旨である。
【００６２】
図６及び図７に示すように、デカップリングコンデンサ３１０の一方の端子３１１は、グランド電位が与えられる放熱層１４０にそのまま接続され、他方の端子３１２は電極パターン１５０に接続されている。電極パターン１５０は電源電位が与えられるパターンであり、図６に示すように、スルーホール電極１４３及び内部配線パターン１４２を介して、グランド端子電極１２２とは異なる電極１２１（電源端子）に接続されている。その他の点は、上述した半導体ＩＣ内蔵基板１００と同様であることから、同じ要素には同じ符号を付し、重複する説明は省略する。
【００６３】
本実施形態では、放熱層１４０が形成されている面の周辺領域にデカップリングコンデンサ３１０が搭載されていることから、第２の実施形態と同様、マザーボードにデカップリングコンデンサを別部品として搭載する必要がなくなる。
【００６４】
尚、搭載するチップ部品としてはデカップリングコンデンサ３１０に限らず、図８に示すように、コイル部品３２０、さらには、ＥＭＩフィルタなど帯域内のノイズ除去するためのフィルタ部品３３０などの各種チップ部品を搭載することも可能である。また、コンデンサについても、バイパスコンデンサや、マッチング素子又はフィルタを構成するコンデンサなど、デカップリング以外の用途に用いるコンデンサ部品を搭載しても構わない。
【００６５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６６】
例えば、上記第１及び第３の実施形態では、多層基板１１０が３層の樹脂層１１１〜１１３によって構成され、上記第２の実施形態では、多層基板１１０が５層の樹脂層１１１〜１１３，２０１，２０２によって構成されているが、樹脂層の数については複数である限り特に限定されない。
【図面の簡単な説明】
【００６７】
【図１】本発明の好ましい第１の実施形態による半導体ＩＣ内蔵基板１００の構造を示す略断面図である。
【図２】半導体ＩＣ１３０の構造を示す略斜視図である。
【図３】半導体ＩＣ内蔵基板１００を端子面とは反対側から見た略平面図である。
【図４】半導体ＩＣ内蔵基板１００を端子面側から見た略平面図である。
【図５】本発明の好ましい第２の実施形態による半導体ＩＣ内蔵基板２００の構造を示す略断面図である。
【図６】本発明の好ましい第３の実施形態による半導体ＩＣ内蔵基板３００の構造を示す略断面図である。
【図７】半導体ＩＣ内蔵基板３００を端子面側から見た略平面図である。
【図８】種々のチップ部品を搭載した例による半導体ＩＣ内蔵基板３００の構造を示す略斜視図である。
【符号の説明】
【００６８】
１００，２００，３００    半導体ＩＣ内蔵基板
１１０      多層基板
１１０ａ    多層基板の一方の表面（端子面）
１１０ｂ    多層基板の他方の表面
１１１〜１１３，２０１，２０２    樹脂層
１２１      信号端子電極
１２２      グランド端子電極
１３０      半導体ＩＣ
１３０ａ    半導体ＩＣの主面
１３０ａ    半導体ＩＣの裏面
１３１      ランド電極
１３２      スタッドバンプ
１４０      放熱層
１４０      切り欠き
１４１，１４３    スルーホール電極
１４２      内部配線パターン
１５０      電極パターン
２１１，２１２    容量電極
３１０      デカップリングコンデンサ
３１１      デカップリングコンデンサの一方の端子
３１２      デカップリングコンデンサの他方の端子
３２０      コイル部品
３３０      フィルタ部品
Ａ          有効領域
Ｐ          スルーホール電極の配列ピッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006253168.tif 000008
【図７】
2006253168.tif 000009
【図８】
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