(57)【要約】【課題】半導体装置は、外部から供給される電源電圧を昇圧、降圧し、各種の内部電源電圧を生成している。内部電源電圧が多くなり、これらの電源電圧の電圧変動を抑えるための補償容量が多く使われ、補償容量用の空きスペースが確保できないと問題がある。また補償容量用の空きスペースが不足することから、ラッチアップ対策用のウェルコンタクト、サブコンタクトおよびダミーパターン等の補償素子形成用のスペースが確保できないという問題がある。【解決手段】同一の高さを有する回路セルを備え、回路セルは回路素子（トランジスタ）と、回路素子と同じ幅を有する補償素子とを縦積みする。回路情報により回路素子の高さ方向のサイズが決められ、補償素子の高さは、回路素子の残りの高さとする。補償素子を含めた回路セルの採用により、チップ面積の小さい、安定動作する半導体装置が得られる。【選択図】  図１
2006253393.tif 000002
【特許請求の範囲】
【請求項１】
回路セルにおいて、論理回路を構成する回路素子と、補償素子とを備えたことを特徴とする回路セル。
【請求項２】
前記回路素子は論理回路を構成するトランジスタであり、前記トランジスタと同一幅を有する補償素子を、前記トランジスタの縦方向に縦積みしたことを特徴とする請求項１に記載の回路セル。
【請求項３】
前記回路セルは、縦方向に同じ高さを有し、前記トランジスタは回路情報により高さ方向のサイズが決められ、前記補償素子は前記トランジスタが形成された領域の残りの高さを有することを特徴とする請求項２に記載の回路セル。
【請求項４】
前記補償素子は電源変動を抑えるための補償容量であることを特徴とする請求項３に記載の回路セル。
【請求項５】
前記回路セルは、Ｐｃｈ領域とＮｃｈ領域から構成され、前記Ｐｃｈ領域は高電源配線と、第１の電位供給用ゲート配線と、Ｐ型補償容量と、Ｐｃｈトランジスタと、ウェルコンタクトとを備え、前記Ｎｃｈ領域は低電源配線と、第２の電位供給用ゲート配線と、Ｎ型補償容量と、Ｎｃｈトランジスタと、サブコンタクトとを備えたことを特徴とする請求項４に記載の回路セル。
【請求項６】
前記Ｐ型補償容量は、前記第１の電位供給用ゲート配線からの電位をゲート電圧とし、前記高電源配線からの電位を拡散層電位とするＰｃｈトランジスタから形成され、前記Ｎ型補償容量は、前記第２の電位供給用ゲート配線からの電位をゲート電圧とし、前記低電源配線からの電位を拡散層電位とするＮｃｈトランジスタから形成されたことを特徴とする請求項５に記載の回路セル。
【請求項７】
前記補償素子はラッチアップ対策としてのウェルコンタクト、サブコンタクトであることを特徴とする請求項３に記載の回路セル。
【請求項８】
前記補償素子はダミーパターンであることを特徴とする請求項３に記載の回路セル。
【請求項９】
半導体装置において、トランジスタと補償素子を備え、同じ高さを有する回路セルを同一列に複数配置したブロックを備えたことを特徴とする半導体装置。
【請求項１０】
前記補償素子は補償容量であり、前記トランジスタと同一幅を有し、前記トランジスタの縦方向に縦積みしたことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記ブロックに配置されたトランジスタは回路情報により高さ方向のサイズが決められ、前記補償容量は前記トランジスタが形成された領域の残りの高さを有することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記ブロックに隣接して配置された補償容量の拡散層を削除して、前記隣接して配置された補償容量のゲート配線を、隣接配置された補償容量の拡散層領域まで拡大することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記ブロックは、Ｐｃｈ領域とＮｃｈ領域から構成され、前記Ｐｃｈ領域は高電源配線と、第１の電位供給用ゲート配線と、Ｐ型補償容量と、Ｐｃｈトランジスタと、ウェルコンタクトとを備え、前記Ｎｃｈ領域は低電源配線と、第２の電位供給用ゲート配線と、Ｎ型補償容量と、Ｎｃｈトランジスタと、サブコンタクトとを備え、前記Ｐ型補償容量は、前記第１の電位供給用ゲート配線からの電位をゲート電圧とし、前記高電源配線からの電位を拡散層電位とするＰｃｈトランジスタから形成され、前記Ｎ型補償容量は、前記第２の電位供給用ゲート配線からの電位をゲート電圧とし、前記低電源配線からの電位を拡散層電位とするＮｃｈトランジスタから形成されたことを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
前記補償素子はラッチアップ対策としてのウェルコンタクト、サブコンタクトであることを特徴とする請求項９に記載の半導体装置。
【請求項１５】
前記補償素子はダミーパターンであることを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に補償素子を設けた回路セルと、該回路セルを用いて設計、製造された半導体装置に関する。
【背景技術】
【０００２】
半導体装置はパソコン、通信機器、家電、玩具等のいろいろな分野に利用されている。しかも使用されるシステムのなかのキーデバイスであり、システムの競争力確保のため、大規模化、高速化されている。このように大規模化、高速化に伴い、電源線のノイズ対策、ラッチアップ対策が大きな問題になっている。また、開発期間の短縮のために設計は自動化され、一定の高さを有し、各種の論理回路を構成する回路セルを配列し、回路接続情報により回路セル間を接続させるブロック方式が用いられている。このブロック方式により、回路設計及びマスクレイアウト設計はほぼ全てが自動化、ＣＡＤ化されている。しかし、電源のノイズ対策としての補償容量、ラッチアップ対策のウェルコンタクト、サブコンタクト等の補償素子の設計は、半自動化の状態である。
【０００３】
例えば、電源線のノイズ対策として、電源間に補償容量を配置して、電源電圧の変動を抑えている。またラッチアップ対策として入出力回路に、補強用のウェルコンタクトとか、サブコンタクトとかを余分に配置し電位を固定することで、ラッチアップ対策としている。またパターニングの安定のためのダミーパターンが設けられている。これらの電源電圧の補償容量とか、補強用のウェルコンタクト、サブコンタクトとかの補償素子は、論理動作には直接関係しないが、誤動作防止、高信頼性のためには不可欠の素子である。しかし、これらの素子は、回路情報に基づいてトランジスタが設計された後に、電源配線の下とか、チップ周辺の空き領域に、技術者の経験により、人手により配置レイアウトされているのが現状である。
【０００４】
しかし、最近の半導体装置は外部から供給される電源電圧を内部において降圧、または昇圧させ、各種の内部電源電圧を生成して使用している。そのため、外部から供給される電源電圧以外にも、これらの各内部電源電圧に対する補償容量が必要になり、必要な補償容量は膨大になり、補償容量を配置するスペースが確保できなくなり、チップサイズとか、回路特性に悪影響を及ぼしている。さらに、空き領域に配置される補償容量が多くなることで、その他の補償素子の配置スペースもなくなってしまうという問題が発生している。
【０００５】
これら補償素子のうち電源間の補償容量に関してはいくつかの特許文献がある。特許文献１においては、単位容量セルを用意して、空き領域に単位容量セルを配置させている。特許文献２においては、空き領域にＭＯＳ構造のコンデンサを配置させている。特許文献３においては、容量ユニットを作成し、内部電源電圧発生回路のブロックに配置させている。特許文献４においては、標準セルとして電源容量セルを作成し、未使用のロジックゲートセル領域に配置させている。特許文献５においては、大きなゲート容量パターンに近接するゲートパターンの配置方法が記載されている。
【０００６】
しかし、これらの特許文献においてはいずれも、電源電圧のノイズを低減させることは可能であるが、空きスペースとか、空きセル領域がない場合には電源容量セルが配置できず、電源電圧のノイズ対策としては不充分という問題がある。さらに、補償容量のためのスペース確保のため、他の補償素子の領域が確保できないという問題がある。
【０００７】
【特許文献１】特開２００３−２５６４８９号公報
【特許文献２】特開２００３−１５８１８８号公報
【特許文献３】特開２００１−１２７２５４号公報
【特許文献４】特開２０００−２７７６１８号公報
【特許文献５】特開平０９−２６６２５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記したように、半導体装置は、大規模、高速化され、外部から供給される電源電圧を降圧、昇圧された多種の電源電圧が使用されている。このため電源電圧のノイズ対策用の補償容量を形成する空き領域が不足し、補償容量を確保できないという問題と、補償容量の領域確保のために他の補償素子の領域が確保できないという問題がある。
【０００９】
本願の目的は、上記した問題に鑑み、補償容量を含めた補償素子を回路セルに設けることで、補償素子の領域を確保できる構造を有する回路セルと、これらの回路セルを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本願の回路セルは、論理回路を構成する回路素子と、補償素子とを備えたことを特徴とする。
【００１１】
本願の回路セルにおいては、前記回路素子は論理回路を構成するトランジスタであり、前記トランジスタと同一幅を有する補償素子を、前記トランジスタの縦方向に縦積みしたことを特徴とする。
【００１２】
本願の回路セルは、縦方向に同じ高さを有し、前記トランジスタは回路情報により高さ方向のサイズが決められ、前記補償素子は前記トランジスタが形成された領域の残りの高さを有することを特徴とする。
【００１３】
本願の回路セルにおいては、前記補償素子は電源変動を抑えるための補償容量であることを特徴とする。
【００１４】
本願の回路セルは、Ｐｃｈ領域とＮｃｈ領域から構成され、前記Ｐｃｈ領域は高電源配線と、第１の電位供給用ゲート配線と、Ｐ型補償容量と、Ｐｃｈトランジスタと、ウェルコンタクトとを備え、前記Ｎｃｈ領域は低電源配線と、第２の電位供給用ゲート配線と、Ｎ型補償容量と、Ｎｃｈトランジスタと、サブコンタクトとを備えたことを特徴とする。
【００１５】
本願の回路セルにおいては、前記Ｐ型補償容量は、前記第１の電位供給用ゲート配線からの電位をゲート電圧とし、前記高電源配線からの電位を拡散層電位とするＰｃｈトランジスタから形成され、前記Ｎ型補償容量は、前記第２の電位供給用ゲート配線からの電位をゲート電圧とし、前記低電源配線からの電位を拡散層電位とするＮｃｈトランジスタから形成されたことを特徴とする。
【００１６】
本願の回路セルにおいては、前記補償素子はラッチアップ対策としてのウェルコンタクト、サブコンタクトであることを特徴とする。
【００１７】
本願の回路セルにおいては、前記補償素子はダミーパターンであることを特徴とする。
【００１８】
本願の半導体装置は、トランジスタと補償素子を備え、同じ高さを有する回路セルを同一列に複数配置したブロックを備えたことを特徴とする。
【００１９】
本願の半導体装置においては、前記補償素子は補償容量であり、前記トランジスタと同一幅を有し、前記トランジスタの縦方向に縦積みしたことを特徴とする。
【００２０】
本願の半導体装置においては、前記ブロックに配置されたトランジスタは回路情報により高さ方向のサイズが決められ、前記補償容量は前記トランジスタが形成された領域の残りの高さを有することを特徴とする。
【００２１】
本願の半導体装置においては、前記ブロックに隣接して配置された補償容量の拡散層を削除して、前記隣接して配置された補償容量のゲート配線を、隣接配置された補償容量の拡散層領域まで拡大することを特徴とする。
【００２２】
本願の半導体装置においては、前記ブロックは、Ｐｃｈ領域とＮｃｈ領域から構成され、前記Ｐｃｈ領域は高電源配線と、第１の電位供給用ゲート配線と、Ｐ型補償容量と、Ｐｃｈトランジスタと、ウェルコンタクトとを備え、前記Ｎｃｈ領域は低電源配線と、第２の電位供給用ゲート配線と、Ｎ型補償容量と、Ｎｃｈトランジスタと、サブコンタクトとを備え、前記Ｐ型補償容量は、前記第１の電位供給用ゲート配線からの電位をゲート電圧とし、前記高電源配線からの電位を拡散層電位とするＰｃｈトランジスタから形成され、前記Ｎ型補償容量は、前記第２の電位供給用ゲート配線からの電位をゲート電圧とし、前記低電源配線からの電位を拡散層電位とするＮｃｈトランジスタから形成されたことを特徴とする。
【００２３】
本願の半導体装置においては、前記補償素子はラッチアップ対策としてのウェルコンタクト、サブコンタクトであることを特徴とする。
【００２４】
本願の半導体装置においては、前記補償素子はダミーパターンであることを特徴とする。
【発明の効果】
【００２５】
本願の半導体記憶装置は、同一の高さを有する回路セルを備え、回路セルは回路素子（トランジスタ）と、回路素子と同じ幅を有する補償素子とを縦積みする。回路情報により回路素子の高さ方向のサイズが決められ、補償素子の高さは、回路素子の残りの高さとする。補償素子を含めた回路セルの採用により、チップ面積の小さい、安定動作する半導体装置が得られる。
【発明を実施するための最良の形態】
【００２６】
本発明について、図面を参照して以下詳細に説明する。
【実施例１】
【００２７】
実施例１として、図１、図２を用いて説明する。図１に基本セルの構成図、図２に基本セル生成のフローチャートを示す。本実施例は補償素子として電源電圧のノイズ対策としての補償容量を備えた基本セルである。
【００２８】
図１に基本セルの平面図と、Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’における断面図を示す。基本セル１は、Ｎウェル領域１６に囲まれたＰｃｈ領域２とシリコン基板１３に形成されたＮｃｈ領域３から形成される。Ｐｃｈ領域２にはＰ型補償容量４とＰｃｈトランジスタ５とウェルコン６と、電位供給用ゲート配線１０が形成される。Ｎｃｈ領域３には、Ｎ型補償容量９とＮｃｈトランジスタ８とサブコン７と、電位供給用ゲート配線１１が形成される。Ａ−Ａ’断面図はＰ型補償容量４であり、ウェル領域１６にＰ型拡散層１５と、シリコン表面上に形成されたゲート配線１２が配置されている。ウェル電位は高電位電源に接続され、Ｐ型拡散層１５は補償容量を付加して電源変動を抑えたい高電位の被補償電源電圧に接続され、ゲート配線１２は低電位電源の接地電位に接続される。Ｐ型拡散層１５を高電位電源とし、ゲート配線１２を低電位電源とに接続することで、Ｐ型補償容量が形成され、拡散層１５に接続された被補償電源電圧の電圧変動を抑えることができる。
【００２９】
Ｂ−Ｂ’断面図はＰｃｈトランジスタ５であり、ウェル領域１６にＰ型拡散層１５、基板上にゲート配線１２が配置されている。１つの拡散層を共有した２つのＰｃｈトランジスタを形成し、トランジスタのドレイン、ソース、ゲートはそれぞれ回路情報に従って配線される。本実施例の基本セルは２本にゲート配線を備えているが、ゲート配線は各論理回路に必要な任意のゲート配線数を設けることができる。Ｃ−Ｃ’断面図はＮｃｈトランジスタ８であり、シリコン基板１３にＮ型拡散層１４、基板上にゲート配線１２が配置されている。１つの拡散層を共有した２つのＮｃｈトランジスタを形成し、トランジスタのドレイン、ソース、ゲートはそれぞれ回路情報に従って配線される。ゲート配線数はＰｃｈ領域のＰｃｈトランジスタのゲート本数と同じくする。
【００３０】
Ｄ−Ｄ’ 断面図はＮ型補償容量９であり、シリコン基板１３にＮ型拡散層１４、基板上にゲート配線１２が配置されている。シリコン基板１３は低電位電源（接地電位ＶＳＳ）に接続され、Ｎ型拡散層１４は接地電位ＶＳＳに接続され、ゲート配線１２は補償容量を付加して電源変動を抑えたい被補償電源電圧に接続される。シリコン基板１３とＮ型拡散層１４とを低電位電源とし、ゲート配線１２を高電位電源に接続することで、Ｎ型補償容量が形成され、被補償電源電圧の電圧変動を抑えることができる。
【００３１】
ここで基本セルのＸ方向においては、Ｎｃｈ、Ｐｃｈトランジスタの配置される幅と補償容量の幅は同じ幅とし、同じ幅を有したトランジスタと、補償容量とがＹ方向に縦積みされる。基本セルの縦方向の高さは一定とし、そのなかでトランジスタのサイズＴＷと、補償容量の高さＣＷとは、それぞれ可変である。トランジスタの幅ＴＷが小さい場合には補償容量の高さＣＷは大きく、トランジスタＴＷが大きい場合には補償容量の高さＣＷは小さくされる。それぞれは可変で、ＴＷとＣＷの和が基本セルの高さとなるように設定される。基本セルは回路情報により、そのトランジスタの幅ＴＷが決められ、その残りの領域が補償容量の高さＣＷとされる。基本セルの空き領域には、全て補償容量が形成されることで、領域を無駄なく活用することができる。
【００３２】
また各領域の端部は、それぞれ電位供給用の配線となる。例えば、上辺の電位供給用ゲート配線１０はＰ型補償容量の低電位供給配線、ウェルコン６は高電位電源の電位供給配線、サブコン７は低電位電源の電位供給配線、下辺の電位供給用ゲート配線１１はＮ型補償容量の高電位供給配線となる。つまり、基本セル内で使用される電源の補償容量を基本セル内の配置させることで、基本セル内の動作電源、及び補償容量の電源配線を兼用できる構成としている。ここで、Ｐｃｈ領域及びＮｃｈ領域のそれぞれの高さは特に制限されないが、同じ高さが好ましい。
【００３３】
図２を用いて、回路セル生成のフローチャートを説明する。ステップ１として、セルライブラリのデータを保存しているセルライブラリ記憶装置から種セルデータを計算処理装置に読み出す。ここで種セルは、ＩＮＶ，ＮＡＮＤ，ＮＯＲ等の論理回路を構成するための好適な回路素子を備えている。ステップ２として、読み出された種セルデータに補償容量を仮配置し、回路セルとする。ステップ３として、回路情報を保存している回路情報記憶装置から回路情報を読み取り、回路セルを配置する。
【００３４】
ステップ４として、回路情報からトランジスタの能力を決め、トランジスタのサイズＴＷを決める。ステップ５として、領域に補償容量を設置するスペースの有無をチェックする。空き領域があれば補償容量のサイズＣＷを、領域を最大活用できるように最大まで伸ばす（ステップ６）。一方空き領域がなければ補償容量を削除する（ステップ７）。１つの回路セルが生成される（ステップ８）。これらを繰り返すことで、各種ＩＮＶ，ＮＡＮＤ、ＮＯＲ等の回路セルが生成され、全体の半導体装置の設計が行われる。
【００３５】
これらのフローによれば、論理回路に応じた種セルに対し、補償容量を仮配置した回路セルを生成する。回路情報にしたがって回路セルが配置され、必要とされる駆動能力にしたがってトランジスタのサイズＴＷが決定される。そのトランジスタサイズＴＷの大きさに応じて、残された回路セル内のスペース一杯に補償容量のサイズＣＷが配分される。回路セルの領域はトランジスタ及び補償容量として使用される。したがって基本セル内のスペース効率は１００％となり、電源電圧のノイズ対策の補償容量が確保できることになる。
【００３６】
ここで、ステップ１、２を１つのステップとして最初から補償容量を配置することも可能である。しかしステップ１，２として分けて行うのは回路セルとして補償容量を付加するだけでなく、他の補償素子、あるいは特殊機能を付加させることが優先される場合を考慮したことによる。すなわち、入出力回路の近傍においては、ラッチ対策として、補償素子としてウェルコンタクト、サブコンタクトを重視されることがある。そのため、種セルとしては、補償素子を含まず、回路情報において、入力端子に近いセルはラッチアップ対策を重視し、その他は、電源電圧のノイズ対策を重視させるように柔軟的に対応させるためである。
【００３７】
本実施例においては、補償容量を含んだ回路セルを生成する。回路セルは縦方向の高さは一定であり、補償容量とトランジスタとの形成領域の幅を同一とし、トランジスタと補償容量は縦積みされて配置する。補償容量とトランジスタとの高さ方向は可変とされ、トランジスタの必要サイズが確保され、その残りを補償容量のサイズとする。補償容量を含んだ基本セル構成とすることでセル内の領域が１００％有効活用され、補償容量が確保されることで電源電圧の変動を抑えた半導体装置が得られる。
【実施例２】
【００３８】
実施例２として、図３、図４、図５を用いて説明する。実施例２は実施例１の基本セルを組合せ、回路を構成した回路セル、ブロックにおける補償容量の接続を説明する実施例である。図３にはトランジスタ対を３組備えた回路セルにおける補償容量の接続を説明する第１の接続図、図４には複数の回路セルからなるブロックにおける補償容量の接続を説明する第２の接続図、図５にはトランジスタを３組備えた回路セルにおける補償容量の接続を説明する第３の接続図を示す。ここで回路セル、ブロック内の論理回路としての配線は省略されている。
【００３９】
図３には、それぞれＰｃｈトランジスタ、Ｎｃｈトランジスタ対を３組ずつ備えた回路セルにおける補償容量の接続例を示す。補償容量としてはＰ型容量３０、３１、Ｎ型補償容量として３３，３４が形成され、トランジスタのサイズが大きくＰ型補償容量３２及びＮ型補償容量３５は形成されていない。セルの電源配線として高電位電源Ａ、及び電源Ｂ、低電位電源として接地電位（ＶＳＳ）が配線されている。その他ウェルコンタクト、サブコンタクトの電源配線がある。被補償電源電位としては、コンタクトの接続を変更することで電源Ａまたは電源Ｂのどちらでも任意の電源とすることができるが、ここでは被補償電源電位としては電源Ｂと接続した実施例である。
【００４０】
Ｐ型補償容量３０、３１は低電位電源ＶＳＳをゲート配線に、高電位電源（電源Ｂ）を拡散層に接続する。ゲート配線は、上辺の電位供給用ゲート配線１０、右辺の電位供給用配線３６を経由して下辺の電源配線（ＶＳＳ）３７に接続される。拡散層は電源配線（電源Ｂ）３９からコンタクトを介して接続される。またＰｃｈトランジスタの拡散層からも接続することができる。ここでＰ型補償容量３０，３１はトランジスタのサイズに応じて、そのサイズの大小は決定される。対となるトランジスタが大きいＰ型補償容量３０は小さく、対となるトランジスタが小さいＰ型補償容量３１は大きくなる。Ｐ型補償容量３２が形成される領域には、対となるトランジスタが大きく形成されているために、Ｐ型補償容量３２は形成されない。
【００４１】
Ｎ型補償容量３３、３４は高電位電源（電源Ｂ）をゲート配線に、低電位電源（ＶＳＳ）を拡散層に接続する。ゲート配線は、上辺の電源配線（電源Ｂ）３９、左辺の電位供給用配線３８を経由して下辺の電位供給用ゲート配線１１に接続される。拡散層は電源配線（ＶＳＳ）３７からコンタクトを介して接続される。またＮｃｈトランジスタの拡散層からも接続される。ここでＮ型補償容量３３，３４はＮｃｈトランジスタのサイズに応じて、そのサイズの大小は決定され、対となるトランジスタが大きいＮ型補償容量３３は小さく、対となるトランジスタが小さいＮ型補償容量３４は大きくなる。Ｎ型補償容量３５は形成されない。ここではコンタクトは全て図示しているが、必要に応じて開口し、配線するものである。
【００４２】
図３では、Ｐ型補償容量３２及びＮ型補償容量３５は対となるトランジスタが大きすぎるために形成されない。また回路セルにおいては、論理回路で使用される高電位電源、すなわち本回路では電源Ｂを被補償電源とすることで、使用される回路の近傍に補償容量を配置できることから、回路動作による電源電位変動が他の回路セルに影響されないメリットがある。
【００４３】
図４には、回路セルをＸ方向に３台並べ、Ｙ方向に電位供給用ゲート配線（ＶＳＳ）１１を軸として反転された回路セルが配置されたブロック例を示す。各回路セルは回路構成に応じてそのトランジスタの数、ゲートの本数が用意されている。図４のブロックにおいては高電位電源として電源Ａ，Ｂが配線され、低電源電位はＶＳＳが配置されている。また隣接するブロックには電源配線（電源Ｃ）が配線されている。上段のＮ型補償容量のゲート配線には、電源配線（電源Ａ）２５−１から配線２０を経由して電位供給用ゲート配線１０へ電源Ａが供給される。上段のＮ型補償容量の拡散層には電源配線（ＶＳＳ）２６−１からコンタクトを介して電位供給される。したがって、上段のＮ型補償容量は電源Ａの補償容量となる。上段及び下段のＰ型補償容量は、電源配線（電源Ａ）２５−１、２５−２からコンタクトを介し、拡散層の電位が供給され、ゲート配線電位は電源配線（ＶＳＳ）２６−１及び２６−２、配線２７−１及び２７−２を介し、供給される。上段及び下段のＰ型補償容量は、電源Ａの補償容量である。
【００４４】
下段のＮ型補償容量は、下段左側の２台の回路セルと、下段右側の１台の回路セルは電位供給用ゲート配線２２が電位供給用ゲート配線２２−１、電位供給用ゲート配線２２−２とに、境界２３で切断されて別電源電位が供給される。下段左側２台の回路セルのＮ型補償容量は電源Ｃ、下段右側１台の回路セルのＮ型補償容量は電源Ａの補償容量となる。下段左側２台の回路セルのＮ型補償容量は電源配線（電源Ｃ）２８から配線２1、電位供給用ゲート配線（電源Ｃ）２２−１を経由して、Ｎ型補償容量のゲート配線に電位を供給する。拡散層に対しては電源配線（ＶＳＳ）２６−２からコンタクトを介して電位供給される。下段左側２台の回路セルのＮ型補償容量は電源Ｃの補償容量となる。右側１台の電位供給用ゲート配線２２−２は電源配線（電源Ａ）２５−２から配線２４を経由して電源Ａが供給される。拡散層は電源配線（ＶＳＳ）２６−２から電位が供給される。下段右側１台のＮ型補償容量は電源Ａの補償容量となる。
【００４５】
図４の回路セルが複数組み合わされたブロックにおいては、上段のセルのＰ型補償容量、Ｎ型補償容量は全て電源Ａの補償容量として形成される。また下段のＰ型補償容量の全てと、下段右側１台のＮ型補償容量は電源Ａの補償容量として形成される。下段左側２台のセルのＮ型補償容量は、電位供給用ゲート配線が途中で切断され、電源Ｃの補償容量となる。このように回路セルが組み合わされたブロックにおいては補償容量への供給される電位を変えることで、被補償電源を設定できる。
【００４６】
図５には、回路セルの領域を有効活用することで、補償容量のサイズを大きくする実施例を示す。図５の回路セルはＰｃｈ、Ｎｃｈのトランジスタ対を３組有し、Ｐ型補償容量３０，３１，３２と、Ｎ型補償容量３３，３４，３５が形成されている。図の補償容量３１、３４においては、拡散層３１−１、３１−２、３４−１、３４−２（図では白抜きで示す。）が削除されている。拡散層３１−１、３１−２、３４−１、３４−２が削除され、拡散層としては隣接する拡散層３０−２，３２−１、３３−２，３５−１を兼用している。
【００４７】
拡散層を兼用することで回路セルの中央にある補償容量のサイズを拡大でき、補償容量値を大きくできる。高さ方向のもっとも高い補償容量のサイズを拡大させることで補償容量値の増加分は大きい。しかし、高さの高い拡散層を削除し隣接拡散層で兼用させるためには、隣接拡散層の電位が同じであること、すなわち、被補償電源電圧が同じである場合である。また、高いゲート電極のサイズを拡大させるために対応するトランジスタ素子の位置関係をチェックする必要がある。
【００４８】
また、図５では、中央部の高さが高い補償容量３１，３４のサイズを拡大させたが、逆に、高さが低い補償容量の拡散層を削除して、補償容量のサイズを拡大させることもできる。拡散層３０−２、３２−１、３３−２、３５−１を削除し、拡散層として隣接する拡散層３１−１，３１−２、３４−１，３４−２を兼用することができる。この場合には、高さ方向の低い補償容量３０，３２、３３，３５のサイズを拡大させ、削除された拡散層と分離領域とを容量領域として使用することで、両側の補償容量のサイズを拡大することができる。この場合には図５よりもサイズ拡大の効果は少し小さいが、隣接するトランジスタ素子の位置関係を計算させる必要がなく、設計の自動化がやり易いメリットがある。
【００４９】
本実施例においては、回路セルに補償容量と電位供給用ゲート配線を設けることで、補償容量への接続を簡単にする。回路セル、またはブロック内に補償容量を配置することで、回路セル、ブロック内の回路動作で発生する電源電位変動を抑え、他のブロックへの影響を排除できる。回路セル、またはブロック内に補償容量を配置することで、半導体装置内の内部電源発生回路で発生される各種内部電源に必要な補償容量が確保され、電源電圧の変動が抑えられる。電源電圧変動を抑えた安定動作できる半導体装置が得られる。
【実施例３】
【００５０】
実施例３として、図６、図７を用いて説明する。実施例３は実施例１の応用例として、補償素子として他の機能を有する実施例である。図６に回路セルにウェルコン、サブコンの補償素子を備えた構成図、図７に回路セルにダミーパターンの補償素子を備えた構成図を示す。図６のウェルコン、サブコンの補償素子を追加してウェルコン、サブコンを強化する例は、半導体装置の外部端子近傍に配置される入出力回路等のラッチアップ対策がより重要な回路に適用される。また、図７のダミーパターンの補償素子は差動増幅器等において、トランジスタのチャンネル長ばらつきを抑える必要がある回路等に使用される。これらのダミーパターンは、エッチングとかＣＭＰ工程においてパターンの粗密がある場合にはエッチングのばらつき、高さ方向のばらつきが発生する。これらのばらつきを防止するための補償素子である。
【００５１】
図６の回路セルは、複数のＰｃｈトランジスタ５と、ウェルコン６とが設けられたＰｃｈ領域２には補償素子としてのウェルコン４１、４２，４３が設けられている。回路セルのＰｃｈトランジスタは、その上下からのウェルコンタクトにより、ウェル領域の電位が固定されることで電位浮き上がりがない。また、複数のＮｃｈトランジスタ８と、サブコン７とが設けられたＮｃｈ領域３には補償素子としてのサブコン４４、４５，４６が設けられている。回路セルのＮｃｈトランジスタは、その上下からのサブコンタクトにより、シリコン基板の電位が固定されることで電位浮き上がりがない。
【００５２】
図６のウェルコンタクト及びサブコンタクトのＸ方向の幅は、対応して配置されているトランジスタの拡散領域と同一の幅で、図２のステップ２において仮配置される。対応するトランジスタサイズにより、それぞれのウェルコン４１、４２，４３と、サブコン４４、４５，４６との高さ方向サイズが決定される。その後補償素子のサイズ拡大を行い、高さ方向に低いコンタクトサイズを拡大し、連続したウェルコン４１、４２，４３と、サブコン４４、４５，４６を図に示している。
【００５３】
図７の回路セルは、複数のＰｃｈトランジスタ５と、ウェルコン６とが設けられたＰｃｈ領域２には補償素子としての複数のダミーパターン４７が設けられている。また、複数のＮｃｈトランジスタ８と、サブコン７とが設けられたＮｃｈ領域３にも補償素子としての複数のダミーパターン４７が設けられている。これらのダミーパターンは均等な間隔で形成され、均一のパターンを形成することで、エッチングばらつき、ＣＭＰばらつきを抑えることができる。
【００５４】
本実施例においては、ウェルコンタクト、サブコンタクト、あるいはダミーパターンを補償素子としてセル領域に形成する。補償素子は対応するトランジスタと同じ幅を有し、トランジスタに縦積みされる。縦積みされた補償素子は、対応して配置されたトランジスタのサイズに応じて、そのサイズを伸縮して変化し、回路セルの領域全体に配置さ、回路セルの領域は、１００％活用される。そのため、領域が無駄なく利用されることで効率よい、特性の良い半導体装置が得られる。
【００５５】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００５６】
【図１】本発明における基本セルの構成図である。
【図２】本発明における基本セル生成のフローチャートである。
【図３】回路セルにおける接続を説明する第１の接続図である。
【図４】ブロックにおける接続を説明する第２の接続図である。
【図５】回路セルにおける接続を説明する第３の接続図である。
【図６】補償素子としてウェルコンタクト、サブコンタクトを配置した説明図である。
【図７】補償素子としてダミーパターンを配置した説明図である。
【符号の説明】
【００５７】
１    基本セル
２    Ｐｃｈ領域
３    Ｎｃｈ領域
４    Ｐ型補償容量
５    Ｐｃｈトランジスタ
６    ウェルコンタクト（ウェルコン）
７    サブコンタクト（サブコン）
８    Ｎｃｈトランジスタ
９    Ｎ型補償容量
１０、１１    電位供給用ゲート配線
１２    ゲート配線
１３    シリコン基板
１４    Ｎ型拡散層
１５    Ｐ型拡散層
１６    ウェル領域
２０，２１，２２，２４、２５、２６，２７，２８    配線
２３    境界
３０，３１，３２，３３，３４，３５  補償容量
４１，４２，４３    ウェルコンタクト
４４、４５，４６    サブコンタクト
４７    ダミーパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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