(57)【要約】【課題】              回路機能モジュール内のＭＯＳトランジスタのチャネル長ばらつきを小さくすること。【解決手段】          コア領域１０において基板バイアス制御する複数のＣＭＯＳ回路モジュール領域ＣＣＭ１１〜ＣＣＭ２２が形成され、かつ、基板上にゲート絶縁膜が形成され当該ゲート絶縁膜上にゲート電極材料膜が形成され当該ゲート電極材料膜上にフォトレジスト膜が膜付けされた半導体集積回路装置１を有するウェハ基板をステップ・アンド・スキャン式投影露光装置により露光する際に、前記ＣＭＯＳ回路モジュール領域ＣＣＭ１１〜ＣＣＭ２２の長手方向と同じ方向にスキャンする。【選択図】            図１
2006302953.tif 000002
【特許請求の範囲】
【請求項１】
コア領域において基板バイアス制御する複数のＣＭＯＳ回路モジュール領域が形成され、かつ、基板上にゲート絶縁膜が形成され当該ゲート絶縁膜上にゲート電極材料膜が形成され当該ゲート電極材料膜上にフォトレジスト膜が膜付けされた半導体集積回路装置を有するウェハ基板をステップ・アンド・スキャン式投影露光装置により露光する際に、前記コア領域における前記ＣＭＯＳ回路モジュール領域の長手方向と同じ方向にスキャンすることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記ステップ・アンド・スキャン式投影露光装置による露光の際に用いるフォトマスクは前記コア領域における前記ＣＭＯＳ回路モジュール領域の回路機能モジュールに係るゲートパターンが形成され、当該ゲートパターンの長手方向は前記ステップ・アンド・スキャン式投影露光装置のスキャン方向と同じ方向に配されることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
【請求項３】
入出力領域において基板バイアス制御する複数のＣＭＯＳ回路モジュール領域が形成され、かつ、基板上にゲート絶縁膜が形成され当該ゲート絶縁膜上にゲート電極材料膜が形成され当該ゲート電極材料膜上にフォトレジスト膜が膜付けされた半導体集積回路装置を有するウェハ基板をステップ・アンド・スキャン式投影露光装置により露光する際に、前記入出力領域において隣り合う前記ＣＭＯＳ回路モジュール領域間の境界線方向と同じ方向にスキャンすることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
前記ステップ・アンド・スキャン式投影露光装置による露光の際に用いるフォトマスクは前記入出力領域における前記ＣＭＯＳ回路モジュール領域の回路機能モジュールに係るゲートパターンが形成され、当該ゲートパターンの長手方向は前記ステップ・アンド・スキャン式投影露光装置のスキャン方向と同じ方向に配されることを特徴とする請求項３記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造方法に関し、特に、コア領域を複数のＣＭＯＳ回路モジュール領域に分割し、各ＣＭＯＳ回路モジュール領域の基板バイアスを制御するようにした半導体集積回路装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置におけるＭＯＳトランジスタの微細化とチップ面積の大規模化に伴い、チップ内のＭＯＳトランジスタの特性ばらつきにより生じる遅延ばらつきが増大し、タイミング制約条件を厳しくする一因となっている。この遅延ばらつきを低減するために、半導体集積回路装置のコア領域を複数のＣＭＯＳ回路モジュール領域に分割し、ＣＭＯＳ回路モジュール領域ごとにＭＯＳトランジスタの基板バイアスを制御して、各ＣＭＯＳ回路モジュール領域間およびチップ間のＭＯＳトランジスタの特性のばらつきを軽減する技術が開発されている。
【０００３】
また、各ＣＭＯＳ回路モジュール領域内のＭＯＳトランジスタのチャネル長ばらつきが大きいと、基板バイアス効果のチャネル長依存性により生じるＣＭＯＳ回路モジュール領域内の特性のばらつきが増大するという問題がある。そのため、各ＣＭＯＳ回路モジュール領域内のＭＯＳトランジスタのチャネル長ばらつきを低減するための技術が望まれている。
【０００４】
ここで、コア領域を複数のＣＭＯＳ回路モジュール領域に分割し、ＣＭＯＳ回路モジュール領域ごとにＭＯＳトランジスタの基板バイアスを制御するようにした従来の半導体集積回路装置について図面を用いて説明する。図６は、従来の半導体集積回路装置の構成の一例を模式的に示した平面図である。図７は、従来の半導体集積回路装置におけるＣＭＯＳ回路モジュール領域の構成の一例を模式的に示したブロック図である。
【０００５】
半導体集積回路装置１は、コア領域１０と、入出力領域１１と、を有する（図６参照）。コア領域１０は、複数のＣＭＯＳ回路モジュール領域ＣＣＭ１１〜ＣＣＭ２２を有する領域である。入出力領域１１は、データを入出力するための領域である。
【０００６】
各ＣＭＯＳ回路モジュール領域ＣＣＭ１１〜ＣＣＭ２２は、平面の法線方向（図面に対する垂直方向；Ｚ軸方向）から見て、Ｘ軸方向を長手方向とし、かつ、Ｙ軸方向を短手方向とした矩形状をなし、図６ではコア領域１０において６行２列に整列している。各ＣＭＯＳ回路モジュール領域ＣＣＭ１１〜ＣＣＭ２２は、その領域内にてＮウェル又はＰウェル（図示せず）が形成されており、境界部分にてフィールド酸化膜（図示せず）で電気的に分離されている。各ＣＭＯＳ回路モジュール領域ＣＣＭ１１〜ＣＣＭ２２の長手方向（Ｘ軸方向）は、スキャン方向（ステップ・アンド・スキャン式投影露光装置によるスキャン方向；Ｙ軸方向）と直交する。
【０００７】
ＣＭＯＳ回路モジュール領域ＣＣＭ１１には、回路機能モジュールＣＦＭ１１と、性能測定回路ＰＭＣ１１と、記憶テーブル回路ＭＴＣ１１と、クロック周波数制御回路ＣＦＣ１１と、電源電圧制御回路ＳＶＣ１１と、基板バイアス制御回路ＢＢＣ１１と、が形成される（図７参照）。ＣＭＯＳ回路モジュール領域ＣＣＭ１２〜ＣＣＭ２２についても、ＣＭＯＳ回路モジュール領域ＣＣＭ１１と同様に形成される。
【０００８】
回路機能モジュールＣＦＭ１１は、クロック信号ｃｌｋ１１、電源電圧ｖｄｄ１１、ＰＭＯＳトランジスタ用基板バイアスｖｂｐ１１、ＮＭＯＳトランジスタ用基板バイアスｖｂｎ１１、および、測定命令信号ｍｅｓｃｍｄ１１が入力され、測定結果信号ｍｅｓｒｅｓ１１を出力する。性能測定回路ＰＭＣ１１は、測定命令信号ｍｅｓｃｍｄ１１、ｍｅｓｃｍｄ１２を出力し、測定結果信号ｍｅｓｒｅｓ１１が入力され、測定結果信号ｍｅｓｒｅｓ１１に対応する結果を性能データ信号ｐｆｄａｔ１１として出力する。記憶テーブル回路ＭＴＣ１１は、測定命令信号ｍｅｓｃｍｄ１２および性能データ信号ｐｆｄａｔ１１が入力され、動作制御信号ｏｐｃｎｔ１１、ｏｐｃｎｔ１２、ｏｐｃｎｔ１３を出力する。クロック周波数制御回路ＣＦＣ１１は、動作制御信号ｏｐｃｎｔ１１を入力し、クロック信号ｃｌｋ１１を出力する。電源電圧制御回路ＳＶＣ１１は、動作制御信号ｏｐｃｎｔ１２が入力され、電源電圧ｖｄｄ１１を出力する。基板バイアス制御回路ＢＢＣ１１は、動作制御信号ｏｐｃｎｔ１３が入力され、ＰＭＯＳトランジスタ用基板バイアスｖｂｐ１１およびＮＭＯＳトランジスタ用基板バイアスｖｂｎ１１を出力する。
【０００９】
なお、回路機能モジュールＣＦＭ１１のデータ処理速度（または動作速度）、あるいは消費電力といった性能は、回路機能モジュールＣＦＭ１１に供給するクロック信号ｃｌｋ１１の周波数、電源電圧ｖｄｄ１１の電圧、および基板バイアスｖｂｐ１１、ｖｂｎ１１の電圧によって変化する。また、回路機能モジュールＣＦＭ１１の動作速度／消費電力の比を最大とし、かつ、クロック信号ｃｌｋ１１、電源電圧ｖｄｄ１１、基板バイアスｖｂｐ１１、ｖｂｎ１１の最適制御を実現するために、クロック周波数制御回路ＣＦＣ１１、電源電圧制御回路ＳＶＣ１１、基板バイアス制御回路ＢＢＣ１１が生成できるクロック信号ｃｌｋ１１の周波数、電源電圧ｖｄｄ１１の電圧、基板バイアスｖｂｐ１１およびｖｂｎ１１の電圧の全ての組合せにおいて性能測定を行い、最適条件を決定する。
【００１０】
また、上記半導体集積回路装置の製造プロセスについて、従来、ステップ・アンド・スキャン式投影露光装置を用いてゲートポリ露光（ゲート形成用のマスクパターンをウェハ基板上に露光）する際、特に、そのスキャン方向は意識せず、例えば、図６のＹ軸方向にスキャンしていた。
【００１１】
【特許文献１】特開２００１−１５６２６１号公報
【特許文献２】特開２００４−１６５６４９号公報
【特許文献３】特開２００４−２２８４１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、回路機能モジュールＣＦＭ１１〜ＣＦＭ２２の基板バイアスを制御すると、回路機能モジュールＣＦＭ１１〜ＣＦＭ２２内のＭＯＳトランジスタのチャネル長ばらつきに起因して、ＭＯＳトランジスタの基板バイアス効果にばらつきが生じ、ＭＯＳトランジスタの特性ばらつきが増大し、回路機能モジュールＣＦＭ１１〜ＣＦＭ２２の回路性能（動作速度）が劣化してしまう。その理由は、ＭＯＳトランジスタの基板バイアス効果にチャネル長依存性があるからである。
【００１３】
また、この回路性能（動作速度）の劣化は、回路機能モジュールＣＦＭ１１〜ＣＦＭ２２内のＭＯＳトランジスタのチャネル長ばらつきが大きいほど顕著になる。そのため、回路機能モジュールＣＦＭ１１〜ＣＦＭ２２の設計において、このばらつきの増分に相当するタイミングマージンを考慮する必要がある。
【００１４】
本発明の主な課題は、回路機能モジュール内のＭＯＳトランジスタのチャネル長ばらつきを小さくすることである。
【課題を解決するための手段】
【００１５】
上記課題を解決するにあたって、従来の半導体集積回路装置において、回路機能モジュールＣＦＭ１１〜ＣＦＭ２２（図７参照）内のＭＯＳトランジスタのチャネル長ばらつきの大きさが、回路機能モジュールＣＦＭ１１〜ＣＦＭ２２の形状と、ステップ・アンド・スキャン式投影露光装置によるゲートポリ露光（ゲート形成用のマスクパターンを基板上に露光）する際のスキャン方向に依存することが、発明者によって見出された。以下、図面を参照して、その相関関係を説明する。図４は、ステップ・アンド・スキャン式投影露光装置の構成を示した模式図である。図５は、ステップ・アンド・スキャン式投影露光装置における照明光のスキャン方法を示した模式図である。図８は、ステップ・アンド・スキャン式投影露光装置で露光した半導体集積回路装置におけるＭＯＳトランジスタのＩｏｎ特性の例を示す等高線図であり、（Ａ）はＮチャネル型ＭＯＳトランジスタ、（Ｂ）はＰチャネル型ＭＯＳトランジスタに関するものである。
【００１６】
ステップ・アンド・スキャン式投影露光装置２は、マスクパターンの一部を投影光学系によりウェハ基板上に投影し、投影露光系に対し相対的にマスクとウェハを同期操作することによりマスクパターン全体を露光する装置であり、ウェハステージをステップ動作させる機構を有し、マスクパターンを繰り返し基板上に露光できるようにした露光装置である（図４参照）。ステップ・アンド・スキャン式投影露光装置２は、照明光学系２０において、水銀灯（図示せず）からｉ線を平行光に変換してから出射し、この光をスリット２１を介してフォトマスク・ステージ２３上のフォトマスク２２に通過させ、該フォトマスク２２のパターンを投影光学系２４を介してウェハステージ２８上のウェハ基板２５に縮小投影する。なお、ウェハ基板２５は、図６のように、半導体集積回路装置１のコア領域１０において基板バイアス制御する複数のＣＭＯＳ回路モジュール領域ＣＣＭ１１〜ＣＣＭ２２が形成されており、基板上にゲート絶縁膜（図示せず）が形成され当該ゲート絶縁膜上にゲート電極材料膜（図示せず）が形成され当該ゲート電極材料膜上にフォトレジスト膜（図示せず）が膜付けされたものである。
【００１７】
ステップ・アンド・スキャン式投影露光装置２において、照明光学系２０、スリット２１、投影光学系２４が固定されているのに対し、フォトマスク・ステージ２３およびウェハステージ２８が図４においてはスキャン方向であるＹ軸方向に同期して移動可能となっている。
【００１８】
フォトマスク２２は、ゲート形成用のフォトマスクであり、ゲートパターンの長手方向がＸ軸方向と平行になるように開口している。スリット２１の開口部２１ａは、Ｘ軸方向（紙面に垂直方向）にはフォトマスク２２のＸ軸方向の寸法より多少大きい幅（図示せず）にて開口しているのに対し、Ｙ軸方向にはフォトマスク２２のＹ軸方向の寸法よりも狭い幅ｗ（図５参照）にて開口している（図４参照）。このため、フォトマスク・ステージ２３を駆動してフォトマスク２２を図４のＹ軸プラス（＋）方向へ移動させると、スリット２１を通過した幅ｗの照明光Ｌ（図５参照）は、フォトマスク２２上を図４のＹ軸マイナス（−）方向へスキャンすることとなる。
【００１９】
ウェハステージ２８は、ウェハ基板２５をＸＹ面内で移動させるためのＸＹステージ２７と、Ｚ軸方向へ移動させるためのＺステージ２６と、から構成され、両ステージ２６、２７の動作の組合せにより、該ウェハ基板２５を指定された位置へ３次元的に移動させることを可能としている（図４参照）。
【００２０】
スリット２１を通過した幅ｗの照明光Ｌは、フォトマスク２２と投影光学系２４を通過してウェハ基板２５上に露光されるが、幅ｗはフォトマスク２２のＸ軸方向の寸法より通常は狭いため、ウェハ基板２５上に露光された像は、スキャン方向（Ｙ軸方向）よりもスキャンと垂直な方向（Ｘ軸方向）において、投影光学系２４のレンズの収差の影響を受けやすい。このレンズの収差の影響により、ＭＯＳトランジスタのチャネル長ばらつきは、スキャン方向と平行（Ｙ軸方向）な成分よりも、スキャン方向と垂直（Ｘ軸方向）な成分の方が大きくなる。
【００２１】
図８を参照すると、（Ａ）Ｎチャネル型ＭＯＳトランジスタ及び（Ｂ）Ｐチャネル型ＭＯＳトランジスタのどちらもチャネル長ばらつきが、スキャン方向と平行（Ｙ軸方向）な成分よりも、スキャン方向と垂直（Ｘ軸方向）な成分の方が大きくなることに起因して、Ｉｏｎ特性ばらつきもスキャン方向と平行（Ｙ軸方向）な成分よりも、スキャン方向と垂直（Ｘ軸方向）な成分の方が大きくなっていることが確認できる。
【００２２】
このため、図６に示した従来の半導体集積回路装置１において、ＣＭＯＳ回路モジュール領域ＣＣＭ１１〜ＣＣＭ２２がＸ軸方向に横長なため、その構成要素である回路機能モジュールＣＦＭ１１〜ＣＦＭ２２（図７参照）に係るゲートパターンもＸ軸方向に横長となるのに対し、ゲートポリ露光（ゲート形成用のマスクパターンを基板上に露光）する際に図６のＹ軸方向にスキャンすると、回路機能モジュールＣＦＭ１１〜ＣＦＭ２２内のＭＯＳトランジスタのチャネル長ばらつきが、ＣＦＭ１１〜ＣＦＭ２２をＹ軸方向に縦長に形成した場合に比較して大きくなり、回路性能（動作速度）が劣化してしまう。以下、上記課題を解決するための手段を示す。
【００２３】
本発明の第１の視点においては、半導体集積回路装置の製造方法において、コア領域において基板バイアス制御する複数のＣＭＯＳ回路モジュール領域が形成され、かつ、基板上にゲート絶縁膜が形成され当該ゲート絶縁膜上にゲート電極材料膜が形成され当該ゲート電極材料膜上にフォトレジスト膜が膜付けされた半導体集積回路装置を有するウェハ基板をステップ・アンド・スキャン式投影露光装置により露光する際に、前記コア領域における前記ＣＭＯＳ回路モジュール領域の長手方向と同じ方向にスキャンすることを特徴とする。
【００２４】
本発明の前記半導体集積回路装置の製造方法において、前記ステップ・アンド・スキャン式投影露光装置による露光の際に用いるフォトマスクは前記コア領域における前記ＣＭＯＳ回路モジュール領域の回路機能モジュールに係るゲートパターンが形成され、当該ゲートパターンの長手方向は前記ステップ・アンド・スキャン式投影露光装置のスキャン方向と同じ方向に配されることが好ましい。
【００２５】
本発明の第２の視点においては、半導体集積回路装置の製造方法において、入出力領域において基板バイアス制御する複数のＣＭＯＳ回路モジュール領域が形成され、かつ、基板上にゲート絶縁膜が形成され当該ゲート絶縁膜上にゲート電極材料膜が形成され当該ゲート電極材料膜上にフォトレジスト膜が膜付けされた半導体集積回路装置を有するウェハ基板をステップ・アンド・スキャン式投影露光装置により露光する際に、前記入出力領域において隣り合う前記ＣＭＯＳ回路モジュール領域間の境界線方向と同じ方向にスキャンすることを特徴とする。
【００２６】
本発明の前記半導体集積回路装置の製造方法において、前記ステップ・アンド・スキャン式投影露光装置による露光の際に用いるフォトマスクは前記入出力領域における前記ＣＭＯＳ回路モジュール領域の回路機能モジュールに係るゲートパターンが形成され、当該ゲートパターンの長手方向は前記ステップ・アンド・スキャン式投影露光装置のスキャン方向と同じ方向に配されることが好ましい。
【発明の効果】
【００２７】
本発明（請求項１−４）によれば、ＭＯＳトランジスタのチャネル長ばらつきに関し、スキャン方向と平行な方向のばらつき成分が、垂直な方向のばらつき成分に比較して小さくなるので、回路機能モジュール内のＭＯＳトランジスタの特性ばらつきが小さくなることにより、回路機能モジュールの回路性能（動作速度）が向上する。
【発明を実施するための最良の形態】
【００２８】
（実施形態１）
本発明の実施形態１に係る半導体集積回路装置の製造方法について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体集積回路装置の製造方法により製造した半導体集積回路装置の構成を模式的に示した平面図である。
【００２９】
実施形態１に係る半導体集積回路装置の製造方法により製造した半導体集積回路装置１は、コア領域１０と、入出力領域１１と、を有する（図１参照）。コア領域１０は、複数のＣＭＯＳ回路モジュール領域ＣＣＭ１１〜ＣＣＭ２２を有する領域である。入出力領域１１は、データを入出力するための領域である。
【００３０】
各ＣＭＯＳ回路モジュール領域ＣＣＭ１１〜ＣＣＭ２２は、平面の法線方向（図面に対する垂直方向；Ｚ軸方向）から見て、Ｙ軸方向を長手方向とし、かつ、Ｘ軸方向を短手方向とした矩形状をなし、図１ではコア領域１０において２行６列に整列している。各ＣＭＯＳ回路モジュール領域ＣＣＭ１１〜ＣＣＭ２２は、その領域内にてＮウェル又はＰウェル（図示せず）が形成されており、境界部分にてフィールド酸化膜（図示せず）で電気的に分離されている。各ＣＭＯＳ回路モジュール領域ＣＣＭ１１〜ＣＣＭ２２の長手方向（Ｙ軸方向）は、スキャン方向（ステップ・アンド・スキャン式投影露光装置２によるスキャン方向；Ｙ軸方向）と平行である。各ＣＭＯＳ回路モジュール領域ＣＣＭ１１〜ＣＣＭ２２上に形成される回路機能モジュールＣＦＭ１１〜ＣＦＭ２２に係るゲートパターンの長手方向は、ステップ・アンド・スキャン式投影露光装置２のスキャン方向と同じ方向である。その他の点については、図６、７に示す従来の半導体集積回路装置の構成と同様であるので、上記［背景技術］の欄の説明を参照されたい。
【００３１】
実施形態１に係る半導体集積回路装置の製造方法では、ステップ・アンド・スキャン式投影露光装置２を用いて、ウェハ基板２５を露光することにより、ゲートパターン形成用のフォトレジスト（図示せず）を形成する（図４参照）。ステップ・アンド・スキャン式投影露光装置２の構成、動作については、上記［課題を解決するための手段］の欄の説明、図４、図５を参照されたい。
【００３２】
ここで、ウェハ基板２５は、コア領域１０において基板バイアス制御する複数のＣＭＯＳ回路モジュール領域ＣＣＭ１１〜ＣＣＭ２２が形成され、基板上にゲート絶縁膜（図示せず）が形成され当該ゲート絶縁膜上にゲート電極材料膜（図示せず）が形成され当該ゲート電極材料膜上にフォトレジスト膜（図示せず）が膜付けされている。ウェハ基板２５は、ＣＭＯＳ回路モジュール領域ＣＣＭ１１〜ＣＣＭ２２の長手方向と、ステップ・アンド・スキャン式投影露光装置２のスキャン方向と、が同じ方向になるように、ウェハステージ２８上に設置される。
【００３３】
また、フォトマスク２２は回路機能モジュール（図７のＣＦＭ１１〜ＣＦＭ２２）に係るゲートパターン（図示せず）を有し、当該ゲートパターンの長手方向はステップ・アンド・スキャン式投影露光装置のスキャン方向と同じ方向に配される。
【００３４】
ステップ・アンド・スキャン式投影露光装置２により、ウェハ基板２５を露光する際に、フォトマスク２２をマスクとして、ＣＭＯＳ回路モジュール領域（図１のＣＣＭ１１〜ＣＣＭ２２）の長手方向（Ｙ軸方向）にスキャンする。この後、現像を行い、フォトレジスト（図示せず）を硬化させる。この後、硬化したフォトレジストをマスクとして、露出するゲート電極材料膜（及びゲート絶縁膜）を選択的にエッチング除去することによりゲートを形成し、フォトレジストを除去し、その後、通常のプロセスにより半導体集積回路を製造することになる。
【００３５】
実施形態１によれば、形成するＭＯＳトランジスタのチャネル長ばらつきに関し、Ｘ軸方向に比較してＹ軸方向（スキャン方向）のばらつき成分が小さくなるため、従来例と比較して個々のＣＭＯＳ回路モジュール領域ＣＣＭ１１〜ＣＣＭ２２内のＭＯＳトランジスタの特性ばらつきは小さくなり、ＣＭＯＳ回路モジュール領域ＣＣＭ１１〜ＣＣＭ２２の構成要素である回路機能モジュールＣＦＭ１１〜ＣＦＭ２２の回路性能（動作速度）が向上する。
【００３６】
（実施形態２）
次に、本発明の実施形態２に係る半導体集積回路の製造方法について図面を用いて説明する。図２は、本発明の実施形態２に係る半導体集積回路装置の製造方法により製造した半導体集積回路装置の構成を模式的に示した平面図である。図３は、本発明の実施形態２に係る半導体集積回路装置の製造方法により製造した半導体集積回路装置におけるＣＭＯＳ回路モジュール領域の構成の一例を模式的に示したブロック図である。
【００３７】
実施形態２に係る半導体集積回路装置の製造方法により製造した半導体集積回路装置１の入出力領域１１は、複数のＣＭＯＳ回路モジュール領域ＣＣＭＩＯ１１〜ＣＣＭＩＯ２４を有する領域である（図２参照）。ＣＭＯＳ回路モジュール領域ＣＣＭＩＯ１１〜１６、ＣＣＭＩＯ１９〜２４は、平面の法線方向（図面に対する垂直方向；Ｚ軸方向）から見て、コア領域１１のＹ軸方向の両端部に配された入出力領域１１にてＹ軸方向に複数に分割されており、図２では１行６列に整列している。ＣＭＯＳ回路モジュール領域ＣＣＭＩＯ１７、１８は、コア領域１０のＸ軸方向の両端部に配されている。各ＣＭＯＳ回路モジュール領域ＣＣＭＩＯ１１〜ＣＣＭ２４は、その領域内にてＮウェル又はＰウェル（図示せず）が形成されており、境界部分にてフィールド酸化膜（図示せず）で電気的に分離されている。隣り合うＣＭＯＳ回路モジュール領域ＣＣＭＩＯ１１〜１６、ＣＣＭＩＯ１９〜２４間の境界線方向（Ｙ軸方向）は、スキャン方向（ステップ・アンド・スキャン式投影露光装置によるスキャン方向；Ｙ軸方向）と平行である。コア領域１０については、実施形態１のコア領域（図１の１０）と同様である。その他の点については、図６、７に示す従来の半導体集積回路装置の構成と同様であるので、上記［背景技術］の欄の説明を参照されたい。
【００３８】
ＣＭＯＳ回路モジュール領域ＣＣＭＩＯ１１には、回路機能モジュールＣＦＭＩＯ１１と、性能測定回路ＰＭＣ１１と、記憶テーブル回路ＭＴＣ１１と、基板バイアス制御回路ＢＢＣ１１と、が形成される（図３参照）。ＣＭＯＳ回路モジュール領域ＣＣＭＩＯ１２〜ＣＣＭＩＯ２４についても、ＣＭＯＳ回路モジュール領域ＣＣＭＩＯ１１と同様に形成される。
【００３９】
回路機能モジュールＣＦＭＩＯ１１は、１又は複数のＩ／ＯバッファＢＵＦ１〜ＢＵＦｎで構成され、ＰＭＯＳトランジスタ用基板バイアスｖｂｐ１１、ＮＭＯＳトランジスタ用基板バイアスｖｂｎ１１、測定命令信号ｍｅｓｃｍｄ１１が入力され、測定結果信号ｍｅｓｒｅｓ１１を出力する。性能測定回路ＰＭＣ１１は、測定命令信号ｍｅｓｃｍｄ１１、ｍｅｓｃｍｄ１２を出力し、測定結果信号ｍｅｓｒｅｓ１１が入力され、その結果を性能データ信号ｐｆｄａｔ１１として出力する。記憶テーブル回路ＭＴＣ１１は、測定命令信号ｍｅｓｃｍｄ１２および性能データ信号ｐｆｄａｔ１１が入力され、動作制御信号ｏｐｃｎｔ１３を出力する。基板バイアス制御回路ＢＢＣ１１は、動作制御信号ｏｐｃｎｔ１３が入力され、ＰＭＯＳトランジスタ用基板バイアスｖｂｐ１１およびＮＭＯＳトランジスタ用基板バイアスｖｂｎ１１を出力する。
【００４０】
回路機能モジュールＣＦＭＩＯ１１の動作速度、あるいは消費電力といった性能は、回路機能モジュールＣＦＭＩＯ１１に供給する基板バイアスｖｂｐ１１、ｖｂｎ１１の電圧によって変化する。この回路機能モジュールＣＦＭＩＯ１１の動作速度／消費電力の比を最大とする、基板バイアスｖｂｐ１１、ｖｂｎ１１の最適制御を実現するために、基板バイアス制御回路ＢＢＣ１１が生成できる基板バイアスｖｂｐ１１およびｖｂｎ１１の電圧の全ての組合せにおいて性能測定を実施し、最適条件を決定する。
【００４１】
実施形態２に係る半導体集積回路装置の製造方法では、ステップ・アンド・スキャン式投影露光装置２を用いて、ウェハ基板２５を露光することにより、ゲートパターン形成用のフォトレジスト（図示せず）を形成する（図４参照）。ステップ・アンド・スキャン式投影露光装置２の構成については、上記［課題を解決するための手段］の欄の説明を参照されたい。
【００４２】
ここで、ウェハ基板２５は、入出力領域１１において基板バイアス制御する複数のＣＭＯＳ回路モジュール領域ＣＣＭＩＯ１１〜ＣＣＭＩＯ２４が形成され、基板上にゲート絶縁膜（図示せず）が形成され当該ゲート絶縁膜上にゲート電極材料膜（図示せず）が形成され当該ゲート電極材料膜上にフォトレジスト膜（図示せず）が膜付けされている。ウェハ基板２５は、ＣＭＯＳ回路モジュール領域ＣＣＭＩＯ１１〜１６、ＣＣＭＩＯ１９〜２４間の境界線と、ステップ・アンド・スキャン式投影露光装置２のスキャン方向と、が同じ方向になるように、ウェハステージ２８上に設置される。
【００４３】
また、フォトマスク２２は回路機能モジュール（図３のＣＦＭＩＯ１１〜ＣＦＭＩＯ２４）に係るゲートパターン（図示せず）を有し、当該ゲートパターンの長手方向はステップ・アンド・スキャン式投影露光装置のスキャン方向と同じ方向に配される。
【００４４】
ステップ・アンド・スキャン式投影露光装置２により、ウェハ基板２５を露光する際に、フォトマスク２２をマスクとして、ＣＭＯＳ回路モジュール領域ＣＣＭＩＯ１１〜１６、ＣＣＭＩＯ１９〜２４間の境界線方向（Ｙ軸方向）にスキャンする。この後、現像を行い、フォトレジスト（図示せず）を硬化させる。この後、硬化したフォトレジストをマスクとして、露出するゲート電極材料膜（及びゲート絶縁膜）を選択的にエッチング除去することによりゲートを形成し、フォトレジストを除去し、その後、通常のプロセスにより半導体集積回路を製造することになる。
【００４５】
実施形態２によれば、形成されるＭＯＳトランジスタのチャネル長ばらつきに関し、Ｘ軸方向に比較してＹ軸方向のばらつき成分が小さくなるため、個々のＣＭＯＳ回路モジュール領域ＣＣＭＩＯ１１〜ＣＣＭＩＯ２４内のＭＯＳトランジスタの特性ばらつきは小さくなり、ＣＭＯＳ回路モジュール領域ＣＣＭＩＯ１１〜ＣＣＭＩＯ２４の構成要素である回路機能モジュールＣＦＭＩＯ１１〜ＣＦＭＩＯ２４の回路性能（動作速度）が向上する。また、複数の回路機能モジュールＣＦＭＩＯ１１〜ＣＦＭＩＯ２４において基板バイアス制御のみを実施することにより、チップ面内のＩ／Ｏバッファの遅延ばらつきを低減することが可能となる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態１に係る半導体集積回路装置の製造方法により製造した半導体集積回路装置の構成を模式的に示した平面図である。
【図２】本発明の実施形態２に係る半導体集積回路装置の製造方法により製造した半導体集積回路装置の構成を模式的に示した平面図である。
【図３】本発明の実施形態２に係る半導体集積回路装置の製造方法により製造した半導体集積回路装置におけるＣＭＯＳ回路モジュール領域の構成の一例を模式的に示したブロック図である。
【図４】ステップ・アンド・スキャン式投影露光装置の構成を示した模式図である。
【図５】ステップ・アンド・スキャン式投影露光装置における照明光のスキャン方法を示した模式図である。
【図６】従来の半導体集積回路装置の構成の一例を模式的に示した平面図である。
【図７】従来の半導体集積回路装置におけるＣＭＯＳ回路モジュール領域の構成の一例を模式的に示したブロック図である。
【図８】ステップ・アンド・スキャン式投影露光装置で露光した半導体集積回路装置におけるＭＯＳトランジスタのＩｏｎ特性の例を示す等高線図であり、（Ａ）はＮチャネル型ＭＯＳトランジスタ、（Ｂ）はＰチャネル型ＭＯＳトランジスタに関するものである。
【符号の説明】
【００４７】
１  半導体集積回路装置
２  ステップ・アンド・スキャン式投影露光装置
１０  コア領域
１１  入出力領域
２０  照明光学系
２１  スリット
２１ａ  スリットの開口部
２２  フォトマスク
２３  フォトマスク・ステージ
２４  投影光学系
２５  ウェハ基板
２６  Ｚステージ
２７  ＸＹステージ
２８  ウェハステージ
２９  フォトマスク制御系
３０  Ｚ制御系
３１  ＸＹ制御系
３２  コンピュータ
ＣＣＭ１１〜ＣＣＭ２２  ＣＭＯＳ回路モジュール領域
ＣＣＭＩＯ１１〜ＣＣＭＩＯ２４  ＣＭＯＳ回路モジュール領域
ＣＦＭ１１〜ＣＦＭ２２  回路機能モジュール
ＣＦＭＩＯ１１〜ＣＦＭＩＯ２４  回路機能モジュール
ＰＭＣ１１〜ＰＭＣ２４  性能測定回路
ＭＴＣ１１〜ＭＴＣ２４  記憶テーブル回路
ＣＦＣ１１〜ＣＦＣ２２  クロック周波数制御回路
ＳＶＣ１１〜ＳＶＣ２２  電源電圧制御回路
ＢＢＣ１１〜ＢＢＣ２４  基板バイアス制御回路
ＢＵＦ１〜ＢＵＦｎ  Ｉ／Ｏバッファ
ｃｌｋ１１  クロック信号
ｖｄｄ１１  電源電圧
ｖｂｐ１１  ＰＭＯＳトランジスタ用基板バイアス
ｖｂｎ１１  ＮＭＯＳトランジスタ用基板バイアス
ｍｅｓｃｍｄ１１、ｍｅｓｃｍｄ１２  測定命令信号
ｍｅｓｒｅｓ１１  測定結果信号
ｐｆｄａｔ１１  性能データ信号
ｏｐｃｎｔ１１〜ｏｐｃｎｔ１３  動作制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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