(57)【要約】【課題】画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、表示画像の輝度に勾配ができることを防止でき、その結果として高品位な画像を表示することが可能な画素回路、および表示装置を提供する。【解決手段】第１のスキャンドライバ１０４と第２のスキャンドライバ１０５とが、Ｖｏｎ１＞Ｖｏｎ２の関係を満足するように、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬを設定することにより、飛び込み電圧、スイッチの抵抗を最適化する。【選択図】      図６
2006084682.tif 000002
【特許請求の範囲】
【請求項１】
流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
少なくとも輝度情報に応じた信号が供給される信号線と、
制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
少なくとも第１および第２の制御線と、
少なくとも第１および第２のスイッチングトランジスタと、
第１および第２の基準電位と、を有し、
上記１の基準電位と第２の基準電位の間に、上記電気光学素子に流れる電流の電流経路として、上記電気光学素子、駆動トランジスタ、少なくとも一つの第１のスイッチングトランジスタが直列に接続され、
上記第１のスイッチトランジスタの制御端子が上記第１の制御線に接続され、
上記第２のスイッチトランジスタは、上記電気光学素子に流れる電流の電流経路外に配置され、上記第２のスイッチングトランジスタの制御端子が上記第２の制御線に接続され、
上記第１のスイッチングトランジスタと上記第２のスイッチングトランジスタが同一の導電型のトランジスタであり、上記第１の制御線のオン電位と上記第２の制御線のオン電位は、上記第１のスイッチングトランジスタのオン時の抵抗値が上記第２のスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定されている
画素回路。
【請求項２】
上記第１のスイッチングトランジスタおよび第２のスイッチングトランジスタがｎチャネル型トランジスタであり、上記第１の制御線のオン電位が上記第２のオン電位より高く設定される
請求項１記載の画素回路。
【請求項３】
上記第１のスイッチングトランジスタおよび第２のスイッチングトランジスタがｐチャネル型トランジスタであり、上記第１の制御線のオン電位が上記第２のオン電位より低く設定される
請求項１記載の画素回路。
【請求項４】
上記電気光学素子が有機ＥＬ素子であり、
上記駆動トランジスタ、第１および第２のスイッチングトランジスタが薄膜トランジスタである
請求項１記載の画素回路。
【請求項５】
流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
少なくとも輝度情報に応じた信号が供給される信号線と、
少なくとも第１および第２の制御線と、
第１および第２の基準電位と、
所定のプリチャージ電位と、
電界効果トランジスタと、
ノードと、
上記電界効果トランジスタのソースと第１の基準電位との間に接続され、制御端子が上記第１の制御線に接続されて導通制御される第１のスイッチングトランジスタと、
上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチングトランジスタと、
上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第３のスイッチングトランジスタと、
上記信号線と上記ノードとの間に接続された第４のスイッチングトランジスタと、
上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、
上記電気光学素子は上記トランジスタのドレインと第２の基準電位との間に接続され、  上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第２の制御線に接続されて導通制御され、
上記第１のスイッチングトランジスタと、制御端子が上記第２の制御線に接続された上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、上記第１の制御線のオン電位と上記第２の制御線のオン電位は、上記第１のスイッチングトランジスタのオン時の抵抗値が上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定されている
画素回路。
【請求項６】
上記第１のスイッチングトランジスタおよび上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタがｎチャネル型トランジスタであり、上記第１の制御線のオン電位が上記第２のオン電位より高く設定される
請求項５記載の画素回路。
【請求項７】
上記第１のスイッチングトランジスタおよび上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタがｐチャネル型トランジスタであり、上記第１の制御線のオン電位が上記第２のオン電位より低く設定される
請求項５記載の画素回路。
【請求項８】
上記電気光学素子が有機ＥＬ素子であり、
上記駆動トランジスタ、第１、第２、第３、および第４のスイッチングトランジスタが薄膜トランジスタである
請求項５記載の画素回路。
【請求項９】
流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
少なくとも輝度情報に応じた信号が供給される信号線と、
少なくとも第１および第２の制御線と、
第１および第２の基準電位と、
所定のプリチャージ電位と、
電界効果トランジスタと、
ノードと、
上記電界効果トランジスタのソースと上記電気光学素子との間に接続され、制御端子が上記第１の制御線に接続されて導通制御される第１のスイッチングトランジスタと、
上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチングトランジスタと、
上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第３のスイッチングトランジスタと、
上記信号線と上記ノードとの間に接続された第４のスイッチングトランジスタと、
上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、
上記電界効果トランジスタのドレインは第１の基準電位に接続され、上記電気光学素子は上記第１のスイッチングトランジスタと第２の基準電位との間に接続され、
上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第２の制御線に接続されて導通制御され、
上記第１のスイッチングトランジスタと、制御端子が上記第２の制御線に接続された上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、上記第１の制御線のオン電位と上記第２の制御線のオン電位は、上記第１のスイッチングトランジスタのオン時の抵抗値が上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定されている
画素回路。
【請求項１０】
上記第１のスイッチングトランジスタおよび上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタがｎチャネル型トランジスタであり、上記第１の制御線のオン電位が上記第２のオン電位より高く設定される
請求項９記載の画素回路。
【請求項１１】
上記第１のスイッチングトランジスタおよび上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタがｐチャネル型トランジスタであり、上記第１の制御線のオン電位が上記第２のオン電位より低く設定される
請求項９記載の画素回路。
【請求項１２】
上記電気光学素子が有機ＥＬ素子であり、
上記駆動トランジスタ、第１、第２、第３、および第４のスイッチングトランジスタが薄膜トランジスタである
請求項９記載の画素回路。
【請求項１３】
流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
少なくとも輝度情報に応じた信号が供給される信号線と、
少なくとも第１および第２の制御線と、
第１および第２の基準電位と、
所定のプリチャージ電位と、
電界効果トランジスタと、
ノードと、
上記電界効果トランジスタのドレインと上記電気光学素子との間に接続され、制御端子が上記第１の制御線に接続されて導通制御される第１のスイッチと、
上記電界効果トランジスタのドレインとゲートとの間に接続された第２のスイッチと、
上記ノードと上記プリチャージ電位との間に接続された第３のスイッチと、
上記信号線と上記ノードとの間に接続された第４のスイッチと、
上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、
上記電界効果トランジスタのソースは第１の基準電位に接続され、上記電気光学素子は上記第１のスイッチと第２の基準電位との間に接続され、
上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第２の制御線に接続されて導通制御され、
上記第１のスイッチングトランジスタと、制御端子が上記第２の制御線に接続された上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、上記第１の制御線のオン電位と上記第２の制御線のオン電位は、上記第１のスイッチングトランジスタのオン時の抵抗値が上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定されている
画素回路。
【請求項１４】
上記第１のスイッチングトランジスタおよび上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタがｎチャネル型トランジスタであり、上記第１の制御線のオン電位が上記第２のオン電位より高く設定される
請求項１３記載の画素回路。
【請求項１５】
上記第１のスイッチングトランジスタおよび上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタがｐチャネル型トランジスタであり、上記第１の制御線のオン電位が上記第２のオン電位より低く設定される
請求項１３記載の画素回路。
【請求項１６】
上記電気光学素子が有機ＥＬ素子であり、
上記駆動トランジスタ、第１、第２、第３、および第４のスイッチングトランジスタが薄膜トランジスタである
請求項１３記載の画素回路。
【請求項１７】
マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給される信号線と、
上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線および第２の制御線と、
上記第１の制御線の電位を設定する第１の駆動回路と、
上記第２の制御線の電位を設定する第２の駆動回路と、を有し、
上記各画素回路は、
制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
少なくとも第１および第２のスイッチングトランジスタと、
第１および第２の基準電位と、を有し、
上記１の基準電位と第２の基準電位の間に、上記電気光学素子に流れる電流の電流経路として、上記電気光学素子、駆動トランジスタ、少なくとも一つの第１のスイッチングトランジスタが直列に接続され、
上記第１のスイッチトランジスタの制御端子が上記第１の制御線に接続され、
上記第２のスイッチトランジスタは、上記電気光学素子に流れる電流の電流経路外に配置され、上記第２のスイッチングトランジスタの制御端子が上記第２の制御線に接続され、
上記第１のスイッチングトランジスタと上記第２のスイッチングトランジスタが同一の導電型のトランジスタであり、
上記第１および第２の駆動回路は、上記第１の制御線のオン電位と上記第２の制御線のオン電位とを、上記第１のスイッチングトランジスタのオン時の抵抗値が上記第２のスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定する
表示装置。
【請求項１８】
マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給される信号線と、
上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線および第２の制御線と、
上記第１の制御線の電位を設定する第１の駆動回路と、
上記第２の制御線の電位を設定する第２の駆動回路と、を有し、
上記各画素回路は、
第１および第２の基準電位と、
所定のプリチャージ電位と、
電界効果トランジスタと、
ノードと、
上記電界効果トランジスタのソースと第１の基準電位との間に接続され、制御端子が上記第１の制御線に接続されて導通制御される第１のスイッチングトランジスタと、
上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチングトランジスタと、
上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第３のスイッチングトランジスタと、
上記信号線と上記ノードとの間に接続された第４のスイッチングトランジスタと、
上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、
上記電気光学素子は上記トランジスタのドレインと第２の基準電位との間に接続され、
上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第２の制御線に接続されて導通制御され、
上記第１のスイッチングトランジスタと、制御端子が上記第２の制御線に接続された上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、
上記第１および第２の駆動回路は、上記第１の制御線のオン電位と上記第２の制御線のオン電位とを、上記第１のスイッチングトランジスタのオン時の抵抗値が上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定する
表示装置。
【請求項１９】
マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給される信号線と、
上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線および第２の制御線と、
上記第１の制御線の電位を設定する第１の駆動回路と、
上記第２の制御線の電位を設定する第２の駆動回路と、を有し、
上記各画素回路は、
第１および第２の基準電位と、
所定のプリチャージ電位と、
電界効果トランジスタと、
ノードと、
上記電界効果トランジスタのソースと上記電気光学素子との間に接続され、制御端子が上記第１の制御線に接続されて導通制御される第１のスイッチングトランジスタと、
上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチングトランジスタと、
上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第３のスイッチングトランジスタと、
上記信号線と上記ノードとの間に接続された第４のスイッチングトランジスタと、
上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、
上記電気光学素子は上記第１のスイッチングトランジスタと第２の基準電位との間に接続され、
上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第２の制御線に接続されて導通制御され、
上記第１のスイッチングトランジスタと、制御端子が上記第２の制御線に接続された上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、
上記第１および第２の駆動回路は、上記第１の制御線のオン電位と上記第２の制御線のオン電位とを、上記第１のスイッチングトランジスタのオン時の抵抗値が上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定する
表示装置。
【請求項２０】
マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給される信号線と、
上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線および第２の制御線と、
上記第１の制御線の電位を設定する第１の駆動回路と、
上記第２の制御線の電位を設定する第２の駆動回路と、を有し、
上記各画素回路は、
第１および第２の基準電位と、
所定のプリチャージ電位と、
電界効果トランジスタと、
ノードと、
上記電界効果トランジスタのドレインと上記電気光学素子との間に接続され、制御端子が上記第１の制御線に接続されて導通制御される第１のスイッチと、
上記電界効果トランジスタのドレインとゲートとの間に接続された第２のスイッチと、
上記ノードと上記プリチャージ電位との間に接続された第３のスイッチと、
上記信号線と上記ノードとの間に接続された第４のスイッチと、
上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、
上記電界効果トランジスタのソースは第１の基準電位に接続され、上記電気光学素子は上記第１のスイッチと第２の基準電位との間に接続され、
上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第２の制御線に接続されて導通制御され、
上記第１のスイッチングトランジスタと、制御端子が上記第２の制御線に接続された上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、
上記第１および第２の駆動回路は、上記第１の制御線のオン電位と上記第２の制御線のオン電位とを、上記第１のスイッチングトランジスタのオン時の抵抗値が上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定する
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（Electroluminescence ）表示装置およびＬＣＤ（液晶表示装置）などのアクティブマトリクス表示装置を含む信号線によって輝度が制御される電気光学素子を有する画素回路、並びにこの画素回路がマトリクス状に配列された画像表示装置における配線構造と配置および回路に関するものである。
【背景技術】
【０００２】
アクティブマトリクス型表示装置において、画素の表示素子として、液晶セルや有機ＥＬ素子等の電気光学素子が用いられる。
そのうち、有機ＥＬ素子は有機材料からなる層、すなわち有機層を電極で挟み込んだ構造を有している。
この有機ＥＬ素子では、当該素子に電圧を印加することにより、陰極から電子が、陽極から正孔が有機層に注入され、その結果電子・正孔が再結合し、発光が生じる。この有機ＥＬ素子は以下のような特長を持っている。
【０００３】
（１）１０Ｖ以下の低電圧駆動で、数１００〜数１００００ｃｄ／ｍ2 の輝度が得られることから低消費電力化が可能である。
（２）自発光素子であることから画像のコントラストが高く、応答速度も速いことから視認性が良く、動画表示にも適している。
（３）シンプルな構造を持つ全固体型素子であり、素子の高信頼性化、薄型化が可能である。
【０００４】
これらの特長を持つ有機ＥＬ素子を画素の表示素子として用いた有機ＥＬ表示装置（以下、有機ＥＬディスプレイと記す）は、次世代のフラットパネルディスプレイとして有望視されている。
【０００５】
ところで、有機ＥＬディスプレイの駆動方式として、単純マトリクス方式とアクティブマトリクス方式とが挙げられる。これらの方式のうち、アクティブマトリクス方式には、以下のような特長がある。
【０００６】
（１）各画素における有機ＥＬ素子の発光を１フレーム期間に亘って保持できるアクティブマトリクス方式は、有機ＥＬディスプレイの高精細化・高輝度化に適している。
（２）基板（パネル）上に、薄膜トランジスタを用いた周辺回路を作成することが可能であるため、パネル外部とのインターフェイスの簡素化、パネルの高機能化が可能である。
【０００７】
このアクティブマトリクス型有機ＥＬディスプレイでは、アクティブ素子であるトランジスタには、ポリシリコンを活性層としたポリシリコン薄膜トランジスタ(Thin Film Transistor ；ＴＦＴ) を用いるのが一般的である。
その理由は、ポリシリコンＴＦＴは駆動能力が高く、画素サイズを小さく設計できることによって高精細化に有利だからである。
【０００８】
ところで、ポリシリコンＴＦＴは上述したような特長を持つ反面、特性のばらつきが大きいことも広く知られている。
したがって、ポリシリコンＴＦＴを用いる場合、その特性ばらつきを抑えること、また回路的にＴＦＴの特性ばらつきを補償することは、ポリシリコンＴＦＴを用いたアクティブマトリクス型有機ＥＬディスプレイにおける大きな課題である。これは、次のような理由による。
【０００９】
すなわち、画素の表示素子として液晶セルを用いた液晶ディスプレイでは、各画素の輝度データを電圧値によって制御する構成が採られるのに対して、有機ＥＬディスプレイでは、各画素の輝度データを電流値によって制御する構成が採られるからである。
【００１０】
ここで、アクティブマトリクス型有機ＥＬディスプレイの概要について説明する。
図１は、一般的なアクティブマトリクス型有機ＥＬディスプレイの構成の概略を示す図であり、図２は、アクティブマトリクス型有機ＥＬディスプレイの画素回路の構成例を示す回路図である（たとえば、特許文献１、２参照）。
【００１１】
アクティブマトリクス型有機ＥＬディスプレイ１は、ｍ×ｎ個の画素回路１０がマトリクス状に配列され、これら画素ＰＸのマトリクス配列に対してデータドライバ（ＤＤＲＶ）２によって駆動されるｎ列分の信号線ＳＧＬ１〜ＳＧＬｎが画素列毎に、スキャンドライバ（ＳＤＲＶ）３によって駆動されるｍ行分の走査線ＳＣＮＬ１〜ＳＣＮＬｍが画素行毎にそれぞれ配線されている。
【００１２】
また、画素回路１０は、図２に示すように、ｐチャネルＴＦＴ１１、ｎチャネルＴＦＴ１２、およびキャパシタＣ１１、および有機ＥＬ素子（ＯＬＥＤ）からなる発光素子１３を有する。
各画素回路１０のＴＦＴ１１は、ソースが電源電位線ＶＣＣＬに、ゲートがＴＦＴ１２のドレインにそれぞれ接続されている。有機ＥＬ発光素子１３は、アノードがＴＦＴ１１のドレインに、カソードが基準電位（たとえば、グランド電位）ＧＮＤにそれぞれ接続されている。
各画素回路１０のＴＦＴ１２は、ソースが対応する列の信号線ＳＧＬ１〜ＳＧＬｎに、ゲートが対応する行の走査線ＳＣＮＬ１〜ＳＣＮＬｍにそれぞれ接続されている。
キャパシタＣ１１は、一端が電源電位線ＶＣＣＬに、他端がＴＦＴ１２のドレインにそれぞれ接続されている。
【００１３】
なお、有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてはＯＬＥＤに必ずしも整流性を要求するものではない。
【００１４】
このような構成を有する画素回路１０において、輝度データの書き込みを行う画素では、当該画素を含む画素行がスキャンドライバ３によって走査線ＳＣＮＬを介して選択されることで、その行の画素のＴＦＴ１２がオンする。
このとき、輝度データはデータドライバ２から信号線ＳＧＬを介して電圧で供給され、ＴＦＴ１２を通してデータ電圧を保持するキャパシタＣ１１に書き込まれる。
キャパシタＣ１１に書き込まれた輝度データは、１フィールド期間に亘って保持される。この保持されたデータ電圧は、ＴＦＴ１１のゲートに印加される。
これにより、ＴＦＴ１１は、保持データに従って有機ＥＬ素子１３を電流で駆動する。このとき、有機ＥＬ発光素子１３の階調表現は、キャパシタＣ１１によって保持されるＴＦＴ１１のゲート・ソース間電圧Ｖｄａｔａ（＜０）を変調することによって行われる。
【００１５】
一般に、有機ＥＬ素子の輝度Ｌｏｌｅｄは、当該素子に流れる電流Ｉｏｌｅｄに比例する。したがって、有機ＥＬ発光素子１３の輝度Ｌｏｌｅｄと電流Ｉｏｌｅｄとの間には次式（１）が成り立つ。
【００１６】
（数１）
Ｌoled∝Ｉoled＝ｋ（Ｖdata−Ｖｔｈ）2                     （１）
【００１７】
式（１）において、ｋ＝１／２・μ・Ｃｏｘ・Ｗ／Ｌである。ここで、μはＴＦＴ１１のキャリアの移動度、ＣｏｘはＴＦＴ１１の単位面積当たりのゲート容量、ＷはＴＦＴ１１のゲート幅、ＬはＴＦＴ１１のゲート長である。
したがって、ＴＦＴ１１の移動度μ、しきい値電圧Ｖｔｈ（＜０）のばらつきが、直接的に、有機ＥＬ発光素子１３の輝度ばらつきに影響を与えることがわかる。
【００１８】
この場合、たとえば異なる画素に対して同じ電位Ｖdataを書き込んでも、画素によってＴＦＴ１１のしきい値Ｖｔｈがばらつく結果、発光素子（OLED）１３に流れる電流Ｉｏｌｅｄは画素毎に大きくばらついて全く所望の値からはずれる結果となり、ディスプレイとして高い画質を期待することはできない。
【００１９】
この問題を改善するため多数の画素回路が提案されているが、代表例を図３に示す（たとえば特許文献３、または特許文献４参照）。
【００２０】
図３の画素回路２０は、ｐチャネルＴＦＴ２１、ｎチャネルＴＦＴ２２〜２４、キャパシタＣ２１，Ｃ２２、発光素子である有機ＥＬ発光素子２５を有する。また、図３において、ＳＧＬは信号線を、ＳＣＮＬは走査線を、ＡＺＬはオートゼロ線を、ＤＲＶＬは駆動線をそれぞれ示している。
この画素回路２０の動作について、図４に示すタイミングチャートを参照しながら以下に説明する。
【００２１】
図４（Ａ），（Ｂ）に示すように、駆動線ＤＲＶＬ、オートゼロ線ＡＺＬをハイレベルとし、ＴＦＴ２２およびＴＦＴ２３を導通状態とする。このときＴＦＴ２１はダイオード接続された状態で発光素子（OLED）２５と接続されるため、ＴＦＴ２１に電流が流れる。
【００２２】
次に、図４（Ａ）に示すように、駆動線ＤＲＶＬをローレベルとし、ＴＦＴ２２を非導通とする。このとき走査線ＳＣＮＬは、図４（Ｃ）に示すように、ハイレベルでＴＦＴ２４が導通状態とされ、信号線ＳＧＬには、図４（Ｄ）に示すように、基準電位Ｖref が与えられる。ＴＦＴ２１に流れる電流が遮断されるため、図４（Ｅ）に示すようにＴＦＴ２１のゲート電位Ｖｇは上昇するが、その電位がVDD-|Vth| まで上昇した時点でＴＦＴ２１は非導通状態となって電位が安定する。この動作を以後、「オートゼロ動作」と称することがある。
【００２３】
図４（Ｂ），（Ｄ）に示すように、オートゼロ線ＡＺＬをローレベルとしてＴＦＴ２３を非導通状態とし、信号線ＳＧＬの電位をＶref からΔVdata だけ低い電位とする。この信号線電位の変化は、図４（Ｅ）に示すように、キャパシタＣ２１を介してＴＦＴ２１のゲート電位をΔVgだけ低下させる。
【００２４】
図４（Ａ），（Ｃ）に示すように、走査線ＳＣＮＬをローレベルとしてＴＦＴ２４を非導通状態とし、駆動線ＤＲＶＬをハイレベルとしてＴＦＴ２２を導通状態とすると、ＴＦＴ２１および発光素子（OLED）２５に電流が流れ、発光素子２５が発光を開始する。
【００２５】
寄生容量が無視できるとすれば、ΔVgおよびＴＦＴ２１のゲート電位Ｖｇはそれぞれ次のようになる。
【００２６】
（数２）
ΔVg＝ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２）                  …（２）
【００２７】
（数３）
Ｖｇ＝ＶCC−｜Ｖｔｈ｜−ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２）…（３）
【００２８】
ここで、Ｃ１はキャパシタＣ２１の容量値、Ｃ２はキャパシタＣ２２の容量値をそれぞれ示している。
【００２９】
一方、発光時に発光素子（OLED）２５に流れる電流をＩoledとすると、これは発光素子２５と直列に接続されるＴＦＴ２１によって電流値が制御される。ＴＦＴ２１が飽和領域で動作すると仮定すれば、良く知られたＭＯＳトランジスタの式および上記（３）式を用いて次の関係を得る。
【００３０】
（数４）
Ｉoled＝μＣｏｘＷ／Ｌ／２（ＶCC−Ｖｇ−｜Ｖｔｈ｜）2 
＝μＣｏｘＷ／Ｌ／２（ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２））2 
…（４）
【００３１】
ここで、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。
【００３２】
（４）式によれば、ＩoledはＴＦＴ２１のしきい値Ｖｔｈによらず、外部から与えられるΔＶdataによって制御される。言い換えれば、図３の画素回路２０を用いれば、画素毎にばらつくしきい値Ｖｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。
【００３３】
【特許文献１】ＵＳＰ５，６８４，３６５
【特許文献２】特開平８−２３４６８３号公報
【特許文献３】ＵＳＰ６，２２９，５０６
【特許文献４】特表２００２−５１４３２０号公報のＦＩＧ．３
【発明の開示】
【発明が解決しようとする課題】
【００３４】
上述のように、図２のような画素回路１０を用いた場合、トランジスタのしきい値Ｖｔｈのばらつきなどのため、画素間の輝度の均一性が損なわれ、高品位の表示装置を構成することは困難である。
ここで、図２において、トランジスタ１１の特性ばらつきのみならず、トランジスタ１２の特性ばらつきも、画素間の輝度の均一性を損ねることから注意すべきである。何となれば、輝度データがトランジスタ１２を介してデータ線から書き込まれた後、トランジスタ１２が非導通となる際、そのチャネル電荷の一部がトランジスタ１１のゲートノードに流入するが、その量はトランジスタ１１の特性や、トランジスタ１１のゲート制御信号の変化速度に依存するためである。
【００３５】
一方、図３の画素回路を用いれば、輝度の均一性が比較的高い表示装置を実現することが可能であるが、これには次のような問題がある。
【００３６】
第２の問題は、図３の画素回路２０に関する上記動作説明は理想的なものであって、実際には、発光素子（OLED）２５を駆動するＴＦＴ２１のＶｔｈのばらつきの影響が無くなるわけではない。
これは、オートゼロ線ＡＺＬとＴＦＴ２１のゲートノードがＴＦＴ２３のゲート容量によって結合されており、オートゼロ線ＡＺＬが高レベルへ遷移してＴＦＴ２３が非導通状態となる過程において、ＴＦＴ２３のチャネル電荷がＴＦＴ２１のゲートノードに流入するためである。この理由を次に説明する。
【００３７】
すなわち、オートゼロ動作終了後、ＴＦＴ２１のゲート電位は理想的にはVDD-|Vth| であるべきであるが、上記電荷の流入によって実際にはそれよりやや高い電位となり、なおかつこの電荷の流入量はＶｔｈの値によって変動する。なぜなら、オートゼロ動作終了直前におけるＴＦＴ２１のゲート電位はほぼVDD-|Vth| である。したがって、この電位は|Vth| がたとえば小さい程高い。
一方、オートゼロ動作終了時、オートゼロ線ＡＺＬの電位が上昇してＴＦＴ２３が非導通に転ずる際、そのソース電位、すなわちＴＦＴ２１のゲート電位が高い程、ＴＦＴ２３が非導通になるタイミングが遅れるため、より多くの電荷がＴＦＴ２１のゲートに流入することになる。結果としてオートゼロ動作終了後のＴＦＴ２１のゲート電位が|Vth| の影響を受けるため、前述の（３）式や（４）式が厳密には成立せず、画素毎にばらつくＶｔｈの影響を受けることになる。
【００３８】
そこで、本願発明者らは、図３に示すような、スイッチトランジスタによるノイズの影響を受けにくい画素回路を提案しているが、スイッチングノイズの影響が完全になくなるわけではない。
【００３９】
ところで、図３の画素回路に注目すると、１画素回路中に１つの駆動トランジスタ（ＴＦＴ２１）と３あるいは４つのスイッチングトランジスタが存在する。
この３つあるいはスイッチングトランジスタのゲートは、いくつかの走査線等の制御線に接続される。
この３または４つのスイッチングトランジスタのうち、ＴＦＴ２２は、有機ＥＬ発光素子（OLED）２５に流れる電流経路（パス）のオン／オフを行う。
したがって、このスイッチがオンした時の抵抗（オン抵抗）は極力小さいことが好ましい。
この抵抗が大きい場合は、スイッチの抵抗による電圧降下によって、発光素子２５に流れる電流を決定する駆動トランジスタであるＴＦＴ２１のゲート- ソース間電圧Ｖｇｓ、ドレイン- ソース間電圧Ｖｄｓが変動する。
その結果、発光素子２５に流れる電流を正確に決定することができず、面内の電圧降下の分布によって面内輝度がばらつく、などの問題が生じる。
【００４０】
一方、スイッチングトランジスタとしてのＴＦＴ２３やＴＦＴ２４は、データ信号やノード電圧の伝達パス等を形成することから、このスイッチングトランジスタのゲート電圧が大きく変動すると、ゲート容量や寄生容量によって、画素に保持されている電圧が変動する。
よって、このスイッチトランジスタが充放電するのに必要な抵抗となる電圧よりもゲート電位を大きく変動させることは好ましくない。
【００４１】
これらのスイッチングトランジスタであるＴＦＴ２２、ＴＦＴ２３、ＴＦＴ２４がすべてｎチャネルであるとすると、ＴＦＴ２１はその制御線のオン電位は極力高いことが好ましく、ＴＦＴ２３やＴＦＴ２４は、その制御線のオン電位が過剰に高いことは好ましくない。
【００４２】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、表示画像の輝度にむらができることを防止でき、その結果として高品位な画像を表示することが可能な画素回路、および表示装置を提供することにある。
【課題を解決するための手段】
【００４３】
上記目的を達成するため、本発明の第１の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、少なくとも輝度情報に応じた信号が供給される信号線と、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、少なくとも第１および第２の制御線と、少なくとも第１および第２のスイッチングトランジスタと、第１および第２の基準電位と、を有し、上記１の基準電位と第２の基準電位の間に、上記電気光学素子に流れる電流の電流経路として、上記電気光学素子、駆動トランジスタ、少なくとも一つの第１のスイッチングトランジスタが直列に接続され、上記第１のスイッチトランジスタの制御端子が上記第１の制御線に接続され、上記第２のスイッチトランジスタは、上記電気光学素子に流れる電流の電流経路外に配置され、上記第２のスイッチングトランジスタの制御端子が上記第２の制御線に接続され、上記第１のスイッチングトランジスタと上記第２のスイッチングトランジスタが同一の導電型のトランジスタであり、上記第１の制御線のオン電位と上記第２の制御線のオン電位は、上記第１のスイッチングトランジスタのオン時の抵抗値が上記第２のスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定されている。
【００４４】
好適には、上記第１のスイッチングトランジスタおよび第２のスイッチングトランジスタがｎチャネル型トランジスタであり、上記第１の制御線のオン電位が上記第２のオン電位より高く設定される。
【００４５】
好適には、上記第１のスイッチングトランジスタおよび第２のスイッチングトランジスタがｐチャネル型トランジスタであり、上記第１の制御線のオン電位が上記第２のオン電位より低く設定される。
【００４６】
好適には、上記電気光学素子が有機ＥＬ素子であり、上記駆動トランジスタ、第１および第２のスイッチングトランジスタが薄膜トランジスタである。
【００４７】
本発明の第２の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、少なくとも輝度情報に応じた信号が供給される信号線と、少なくとも第１および第２の制御線と、第１および第２の基準電位と、所定のプリチャージ電位と、電界効果トランジスタと、ノードと、上記電界効果トランジスタのソースと第１の基準電位との間に接続され、制御端子が上記第１の制御線に接続されて導通制御される第１のスイッチングトランジスタと、上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチングトランジスタと、上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第３のスイッチングトランジスタと、上記信号線と上記ノードとの間に接続された第４のスイッチングトランジスタと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電気光学素子は上記トランジスタのドレインと第２の基準電位との間に接続され、上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第２の制御線に接続されて導通制御され、上記第１のスイッチングトランジスタと、制御端子が上記第２の制御線に接続された上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、上記第１の制御線のオン電位と上記第２の制御線のオン電位は、上記第１のスイッチングトランジスタのオン時の抵抗値が上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定されている。
【００４８】
本発明の第３の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、少なくとも輝度情報に応じた信号が供給される信号線と、少なくとも第１および第２の制御線と、第１および第２の基準電位と、所定のプリチャージ電位と、電界効果トランジスタと、ノードと、上記電界効果トランジスタのソースと上記電気光学素子との間に接続され、制御端子が上記第１の制御線に接続されて導通制御される第１のスイッチングトランジスタと、上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチングトランジスタと、上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第３のスイッチングトランジスタと、上記信号線と上記ノードとの間に接続された第４のスイッチングトランジスタと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電界効果トランジスタのドレインは第１の基準電位に接続され、上記電気光学素子は上記第１のスイッチングトランジスタと第２の基準電位との間に接続され、上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第２の制御線に接続されて導通制御され、上記第１のスイッチングトランジスタと、制御端子が上記第２の制御線に接続された上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、上記第１の制御線のオン電位と上記第２の制御線のオン電位は、上記第１のスイッチングトランジスタのオン時の抵抗値が上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定されている。
【００４９】
本発明の第４の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、少なくとも輝度情報に応じた信号が供給される信号線と、少なくとも第１および第２の制御線と、第１および第２の基準電位と、所定のプリチャージ電位と、電界効果トランジスタと、ノードと、上記電界効果トランジスタのドレインと上記電気光学素子との間に接続され、制御端子が上記第１の制御線に接続されて導通制御される第１のスイッチと、上記電界効果トランジスタのドレインとゲートとの間に接続された第２のスイッチと、上記ノードと上記プリチャージ電位との間に接続された第３のスイッチと、上記信号線と上記ノードとの間に接続された第４のスイッチと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電界効果トランジスタのソースは第１の基準電位に接続され、上記電気光学素子は上記第１のスイッチと第２の基準電位との間に接続され、上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第２の制御線に接続されて導通制御され、上記第１のスイッチングトランジスタと、制御端子が上記第２の制御線に接続された上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、上記第１の制御線のオン電位と上記第２の制御線の第２のオン電位は、上記第１のスイッチングトランジスタのオン時の抵抗値が上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定されている。
【００５０】
好適には、上記第１のスイッチングトランジスタおよび上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタがｎチャネル型トランジスタであり、上記第１の制御線のオン電位が上記第２のオン電位より高く設定される。
【００５１】
好適には、上記第１のスイッチングトランジスタおよび上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタがｐチャネル型トランジスタであり、上記第１の制御線のオン電位が上記第２のオン電位より低く設定される。
【００５２】
好適には、上記電気光学素子が有機ＥＬ素子であり、上記駆動トランジスタ、第１、第２、第３、および第４のスイッチングトランジスタが薄膜トランジスタである。
【００５３】
本発明の第５の観点は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給される信号線と、上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線および第２の制御線と、上記第１の制御線の電位を設定する第１の駆動回路と、上記第２の制御線の電位を設定する第２の駆動回路と、を有し、上記各画素回路は、制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、少なくとも第１および第２のスイッチングトランジスタと、第１および第２の基準電位と、を有し、上記１の基準電位と第２の基準電位の間に、上記電気光学素子に流れる電流の電流経路として、上記電気光学素子、駆動トランジスタ、少なくとも一つの第１のスイッチングトランジスタが直列に接続され、上記第１のスイッチトランジスタの制御端子が上記第１の制御線に接続され、上記第２のスイッチトランジスタは、上記電気光学素子に流れる電流の電流経路外に配置され、上記第２のスイッチングトランジスタの制御端子が上記第２の制御線に接続され、上記第１のスイッチングトランジスタと上記第２のスイッチングトランジスタが同一の導電型のトランジスタであり、上記第１および第２の駆動回路は、上記第１の制御線のオン電位と上記第２の制御線のオン電位とを、上記第１のスイッチングトランジスタのオン時の抵抗値が上記第２のスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定する。
【００５４】
本発明の第６の観点は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給される信号線と、上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線および第２の制御線と、上記第１の制御線の電位を設定する第１の駆動回路と、上記第２の制御線の電位を設定する第２の駆動回路と、を有し、上記各画素回路は、第１および第２の基準電位と、所定のプリチャージ電位と、電界効果トランジスタと、ノードと、上記電界効果トランジスタのソースと第１の基準電位との間に接続され、制御端子が上記第１の制御線に接続されて導通制御される第１のスイッチングトランジスタと、上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチングトランジスタと、上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第３のスイッチングトランジスタと、上記信号線と上記ノードとの間に接続された第４のスイッチングトランジスタと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電気光学素子は上記トランジスタのドレインと第２の基準電位との間に接続され、上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第２の制御線に接続されて導通制御され、上記第１のスイッチングトランジスタと、制御端子が上記第２の制御線に接続された上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、上記第１および第２の駆動回路は、上記第１の制御線のオン電位と上記第２の制御線のオン電位とを、上記第１のスイッチングトランジスタのオン時の抵抗値が上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定する。
【００５５】
本発明の第７の観点は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給される信号線と、上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線および第２の制御線と、上記第１の制御線の電位を設定する第１の駆動回路と、上記第２の制御線の電位を設定する第２の駆動回路と、を有し、上記各画素回路は、第１および第２の基準電位と、所定のプリチャージ電位と、電界効果トランジスタと、ノードと、上記電界効果トランジスタのソースと上記電気光学素子との間に接続され、制御端子が上記第１の制御線に接続されて導通制御される第１のスイッチングトランジスタと、上記電界効果トランジスタのソースと上記ノードとの間に接続された第２のスイッチングトランジスタと、上記電界効果トランジスタのゲートと上記プリチャージ電位との間に接続された第３のスイッチングトランジスタと、上記信号線と上記ノードとの間に接続された第４のスイッチングトランジスタと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電気光学素子は上記第１のスイッチングトランジスタと第２の基準電位との間に接続され、上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第２の制御線に接続されて導通制御され、上記第１のスイッチングトランジスタと、制御端子が上記第２の制御線に接続された上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、上記第１および第２の駆動回路は、上記第１の制御線のオン電位と上記第２の制御線のオン電位とを、上記第１のスイッチングトランジスタのオン時の抵抗値が上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定する。
【００５６】
本発明の第８の観点は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、少なくとも輝度情報に応じたデータ信号が供給される信号線と、上記画素回路のマトリクス配列に対して行毎に配線された少なくとも第１の制御線および第２の制御線と、上記第１の制御線の電位を設定する第１の駆動回路と、上記第２の制御線の電位を設定する第２の駆動回路と、を有し、上記各画素回路は、第１および第２の基準電位と、所定のプリチャージ電位と、電界効果トランジスタと、ノードと、上記電界効果トランジスタのドレインと上記電気光学素子との間に接続され、制御端子が上記第１の制御線に接続されて導通制御される第１のスイッチと、上記電界効果トランジスタのドレインとゲートとの間に接続された第２のスイッチと、上記ノードと上記プリチャージ電位との間に接続された第３のスイッチと、上記信号線と上記ノードとの間に接続された第４のスイッチと、上記ノードと上記電界効果トランジスタのゲートとの間に接続された結合キャパシタと、を有し、上記電界効果トランジスタのソースは第１の基準電位に接続され、上記電気光学素子は上記第１のスイッチと第２の基準電位との間に接続され、上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタの制御端子が上記第２の制御線に接続されて導通制御され、上記第１のスイッチングトランジスタと、制御端子が上記第２の制御線に接続された上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタとが同一の導電型のトランジスタであり、上記第１および第２の駆動回路は、上記第１の制御線のオン電位と上記第２の制御線のオン電位とを、上記第１のスイッチングトランジスタのオン時の抵抗値が上記第２、第３、第４のスイッチングトランジスタの少なくとも一つのスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定する。
【００５７】
本発明によれば、たとえば第１の制御線、第２の制御線等により第１のスイッチングトランジスタ、第２のスイッチングトランジスタ、および第３のスイッチングトランジスタを導通状態とする。
このとき、駆動トランジスタの制御端子、たとえばゲートは第３のスイッチングトランジスタによってプリチャージ電位Ｖｐｃとなり、結合キャパシタの入力側電位（ノード電位）は、第１および第２のスイッチングトランジスタが導通状態にあるため、第１の基準電位（電源電位ＶCC）またはその付近まで上昇する。
そして、第１の制御線により第１のスイッチングトランジスタを非導通状態とする。これにより駆動トランジスタに流れる電流が遮断されるため、駆動トランジスタの第２端子（たとえばドレイン）の電位は下降するが、その電位がVpc+|Vth| まで下降した時点で駆動トランジスタは非導通状態となって電位が安定する。
このとき、キャパシタの入力側電位（ノード電位）は、第２のスイッチングトランジスタが導通状態にあるため、やはり Vpc+|Vth|である。ここで |Vth|は、駆動トランジスタのしきい値の絶対値である。
次に、第２の制御線等により第２および第３のスイッチングトランジスタを非導通状態とする。あるいは、第２の制御線等により第２のスイッチングトランジスタを非導通状態にした後、第３のスイッチングトランジスタを非導通状態とする。キャパシタの入力側ノードの電位は、Vpc+|Vth| であり、駆動トランジスタのゲート電位はＶｐｃである。すなわち、キャパシタの端子間の電位差は |Vth|となる。
次いで、第４のスイッチングトランジスタを導通状態とし、信号線から輝度データに応じた電位Ｖdataをキャパシタの入力側ノードに与える。
キャパシタ端子間の電位差は |Vth|のまま保持されるので、駆動トランジスタのゲート電位は、Ｖdata - |Vth|となる。
次に、第４のスイッチングトランジスタを非導通状態とし、第１の制御線により第１のスイッチングトランジスタを導通状態とすると、駆動トランジスタおよび電気光学素子に電流が流れ、発光を開始する。
このような制御動作において、第１の制御線のオン電位と、第２、第３、または／および第４の制御線のオン電位とは、第１のスイッチングトランジスタのオン時の抵抗値が第２、第３、第４のスイッチングトランジスタのオン時の抵抗値より小さくなるような値に設定される。
このように、本発明に係る画素回路は、画素毎にばらつく駆動トランジスタのしきい値によらず、電気光学素子に電流を供給することができるため、表示画像の輝度にむらができることを防止でき、高品位な画像を表示する表示装置を実現することができる。特に従来の技術と比較した場合、制御線から駆動トランジスタへのノイズの影響が少ない構成であるため、より高精度なしきい値ばらつきの補正が可能である。
【発明の効果】
【００５８】
本発明によれば、画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、表示画像の輝度にむらができることを防止でき、その結果として高品位な画像を表示することができる。
【発明を実施するための最良の形態】
【００５９】
以下、本発明の実施形態を図面に関連付けて説明する。
【００６０】
＜第１実施形態＞
図６は、本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第１の実施形態を示す回路図である。
また、図７は、第１の実施形態に係るアクティブマトリクス型有機ＥＬディスプレイの電源線関係の配線配置を示す図である。
【００６１】
本有機ＥＬディスプレイ１００は、図６に示すように、画素回路１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、データドライバ（ＤＤＲＶ）１０３、第１の駆動回路としての第１のスキャンドライバ（ＳＤＲＶ１）１０４、および第２の駆動回路としての第２のスキャンドライバ（ＳＤＲＶ２）１０５を有している。
そして、画素回路１０１のマトリクス配列に対してデータドライバ（ＤＤＲＶ）１０３によって駆動されるｎ列分の信号線ＳＧＬ１〜ＳＧＬｎが画素列毎に、第１のスキャンドライバ（ＳＤＲＶ１）１０４によって選択的に駆動されるｍ行分の駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍ、第１のスキャンドライバ（ＳＤＲＶ２）１０５によって選択的に駆動されるｍ行分の走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍ、およびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍが画素行毎にそれぞれ配線されている。
なお、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍが本発明の第１の制御線に相当し、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍ、および／またはオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍが本発明の第２の制御線に相当する。
【００６２】
さらに、本実施形態においては、電源電圧Ｖｃｃを供給するｎ列分の電源電位線ＶＣＣＬ１０１〜ＶＣＣＬ１０ｎと、オフセットキャンセルを行うための基準電圧Ｖｐｃを供給するためのｎ列分のプリチャージ電位線ＶＰＣＬ１０１〜ＶＰＣＬ１０ｎが信号線ＳＧＬ１０１〜ＳＧＬ１０ｎに並行するように同一方向に、画素列毎に配線されている。
【００６３】
また、本実施形態においては、電源電位線ＶＣＣＬは、図７に示すように、電源電位線ＶＣＣＬの図中上下で生じる長さ方向の電位差による輝度ムラを防止するために、表示領域である画素アレイ部１０２の図中上下を共通化、すなわち複数の電源電位線ＶＣＣＬ１０１〜ＶＣＣＬ１０ｎの両端部を共通に接続して、同電位化を図っている。
【００６４】
なお、本画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図６においては、図面の簡単化のために２（＝ｍ）×２（＝ｎ）のマトリクス状に配列した例を示している。
また、図６においては、２×２の画素回路の各々を、Ｐｉｘｅｌ（Ｍ，Ｎ）、Ｐｉｘｅｌ（Ｍ，Ｎ＋１）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋１）とも表記している。
【００６５】
次に、各画素回路１０１の具体的な構成について説明する。
【００６６】
画素回路１０１は、図６に示すように、１個のｐチャネルＴＦＴ１１１、４個のｎチャネルＴＦＴ１１２〜１１５、有機ＥＬ発光素子１１６、キャパシタＣ１１１，Ｃ１１２、およびノードＮＤ１１１〜ＮＤ１１３を有している。
なお、本実施形態においては、ＴＦＴ１１１が本発明の駆動トランジスタに相当し、ＴＦＴ１１２が本発明の第１のスイッチングトランジスタに相当し、ＴＦＴ１１３が本発明の第２のスイッチングトランジスタに相当し、ＴＦＴ１１５が本発明の第３のスイッチングトランジスタに相当し、ＴＦＴ１１４が本発明の第４のスイッチングトランジスタに相当する。
また、電源電位ＶＣＣが本発明の第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当する。
【００６７】
図６の１行１列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ）において、駆動トランジスタとしてＴＦＴ１１１のソースが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ドレインがノードＮＤ１１３に接続され、ゲートがノードＮＤ１１１に接続されている。
ＴＦＴ１１２のドレインがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ソースが有機ＥＬ発光素子１１６のアノード側に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１１３のソースがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ドレインがノードＮＤ１１１（ＴＦＴ１１１のゲート）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１１１に接続され、第２電極がノードＮＤ１１２に接続されている。また、キャパシタＣ１１２の第１電極がノードＮＤ１１１に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１１４のソースがノードＮＤ１１２に接続され、ドレインが第１列目に配線された信号線ＳＧＬ１０１に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１１５のソースがノードＮＤ１１２に接続され、ドレインが第１列目に配線されたプリチャージ電位線ＶＰＣＬ１０１に接続されている。
【００６８】
図６の２行１列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ）において、駆動トランジスタとしてＴＦＴ１１１のソースが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ドレインがノードＮＤ１１３に接続され、ゲートがノードＮＤ１１１に接続されている。
ＴＦＴ１１２のドレインがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ソースが有機ＥＬ発光素子１１６のアノード側に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１１３のソースがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ドレインがノードＮＤ１１１（ＴＦＴ１１１のゲート）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１１１に接続され、第２電極がノードＮＤ１１２に接続されている。また、キャパシタＣ１１２の第１電極がノードＮＤ１１１に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１１４のソースがノードＮＤ１１２に接続され、ドレインが第１列目に配線された信号線ＳＧＬ１０１に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１１５のソースがノードＮＤ１１２に接続され、ドレインが第１列目に配線されたプリチャージ電位線ＶＰＣＬ１０１に接続されている。
【００６９】
図６の１行２列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ＋１）において、駆動トランジスタとしてＴＦＴ１１１のソースが第２列目に配線された電源電位線ＶＣＣＬ１０２に接続され、ドレインがノードＮＤ１１３に接続され、ゲートがノードＮＤ１１１に接続されている。
ＴＦＴ１１２のドレインがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ソースが有機ＥＬ発光素子１１６のアノード側に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１１３のソースがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ドレインがノードＮＤ１１１（ＴＦＴ１１１のゲート）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１１１に接続され、第２電極がノードＮＤ１１２に接続されている。また、キャパシタＣ１１２の第１電極がノードＮＤ１１１に接続され、第２電極が第２列目に配線された電源電位線ＶＣＣＬ１０２に接続されている。
ＴＦＴ１１４のソースがノードＮＤ１１２に接続され、ドレインが第２列目に配線された信号線ＳＧＬ１０２に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１１５のソースがノードＮＤ１１２に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。
【００７０】
図６の２行２列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋１）において、駆動トランジスタとしてＴＦＴ１１１のソースが第２列目に配線された電源電位線ＶＣＣＬ１０２に接続され、ドレインがノードＮＤ１１３に接続され、ゲートがノードＮＤ１１１に接続されている。
ＴＦＴ１１２のドレインがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ソースが有機ＥＬ発光素子１１６のアノード側に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１１３のソースがノードＮＤ１１３（ＴＦＴ１１１のドレイン）に接続され、ドレインがノードＮＤ１１１（ＴＦＴ１１１のゲート）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１１１に接続され、第２電極がノードＮＤ１１２に接続されている。また、キャパシタＣ１１２の第１電極がノードＮＤ１１１に接続され、第２電極が第２列目に配線された電源電位線ＶＣＣＬ１０２に接続されている。
ＴＦＴ１１４のソースがノードＮＤ１１２に接続され、ドレインが第２列目に配線された信号線ＳＧＬ１０２に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１１５のソースがノードＮＤ１１２に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。
【００７１】
本第１の実施形態においては、第１〜第４のスイッチングトランジスタとしてＴＦＴ１１２〜ＴＦＴ１１５は、同一の導電型（ｎチャネル）であり、第１の駆動回路としての第１のスキャンドライバ１０４と第２の駆動回路としての第２のスキャンドライバ１０５は、第１の制御線としての駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍのオン電位Ｖｏｎ１と、第２の制御線としての走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍのオン電位Ｖｏｎ２とを、第１のスイッチングトランジスタとしてのＴＦＴ１１２のオン時の抵抗値が、第２、第３、および第４のスイッチングトランジスタとしてのＴＦＴ１１３〜ＴＦＴ１１５のオン時の抵抗値より小さくなるように設定する。
すなわち、図８（Ａ），（Ｂ）に示すように、第１のスキャンドライバ１０４と第２のスキャンドライバ１０５とは、Ｖｏｎ１＞Ｖｏｎ２の関係を満足するように、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬを設定する。
駆動信号ＶＤＲＬは、（ＶＤＤ−ＶＳＳ）の振幅を持ち、駆動信号ＶＳＣＮＬ，ＶＡＺＬは〔ＶＤＤ２（＜ＶＤＤ）−ＶＳＳ〕の振幅を持つ。
【００７２】
図９は、第１の駆動回路としての第１のスキャンドライバ１０４における駆動信号ＶＤＲＬの生成回路の構成例を示す回路図である。なお、図９においては、図面の簡単化のために、３段構成とし、信号の出力系１段のみ示している。実際には、ｍ個のシフトレジスタと各シフトレジスタに対して信号出力系が設けられる。
図９に示すように、第１のスキャンドライバ１０４は、複数のシフトレジスタ１０４１〜１０４３と、出力バッファ１０４４を有する。
対応する駆動線ＤＲＬを駆動するために、たとえばシフトレジスタ１０４２の出力に応答して、出力バッファ１０４４からハイレベルがＶＤＤレベル、ローレベルがＶＳＳレベルの駆動信号ＶＤＲＬが出力される。各ｎチャネルのＴＦＴ１１２は、ＶＤＤレベルの駆動信号ＶＤＲＬによりオン（導通）する。
【００７３】
図１０は、第２の駆動回路としての第２のスキャンドライバ１０５における駆動信号ＶＳＣＮＬ，ＶＡＺＬの生成回路の構成例を示す回路図である。なお、図１０においては、図面の簡単化のために、３段構成とし、信号の出力系１段のみ示している。実際には、ｍ個のシフトレジスタと各シフトレジスタに対して信号出力系が設けられる。
図１０に示すように、第２のスキャンドライバ１０５は、複数のシフトレジスタ１０５１〜１０５３と、出力バッファ１０５４を有する。
対応するスキャン線ＳＣＮＬ、オートゼロ線ＡＺＬを駆動するために、たとえばシフトレジスタ１０５２の出力に応答して、出力バッファ１０５４からハイレベルでＶＤＤ２（＜ＶＤＤ）レベル、ローレベルでＶＳＳレベルの駆動信号ＶＤＲＬが出力される。各ｎチャネルのＴＦＴ１１３〜ＴＦＴ１１５は、ＶＤＤ２レベルの駆動信号ＶＡＺＬ，ＶＳＣＮＬによりオン（導通）する。
【００７４】
また、図１１は、第２の駆動回路としての第２のスキャンドライバ１０５における電圧ＶＤＤ２の生成回路の構成例を示す回路図である。
この生成回路は、電圧ＶＤＤの供給ラインと基準電位ＶＳＳとの間に直列に接続された抵抗素子Ｒ１０１，Ｒ１０２により分圧した電圧をボルテージフォロワ１０５５を通して、電圧ＶＤＤ２を生成する。
【００７５】
このように、本第２の実施形態においては、第１のスキャンドライバ１０４と第２のスキャンドライバ１０５とが、Ｖｏｎ１＞Ｖｏｎ２の関係を満足するように、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬを設定することにより、飛び込み電圧、スイッチの抵抗を最適化して、表示画像の輝度にむらができることを防止して、高品位な画像を表示することを実現している。
【００７６】
次に、画素回路１０１の動作について、図６のＰｉｘｅｌ（Ｍ，Ｎ）を例に説明する。
【００７７】
駆動線ＤＲＬ１０１をハイレベル（ＶＤＤ，Ｖｏｎ１）、オートゼロ線ＡＺＬ１０１をハイレベル（ＶＤＤ２，Ｖｏｎ２）とし、ＴＦＴ１１２、ＴＦＴ１１３、およびＴＦＴ１１５を導通状態とする。このときＴＦＴ１１１はダイオード接続された状態で発光素子（OLED）１１６と接続されるため、ＴＦＴ１１１に定電流Ｉｒｅｆが流れる。
また、ＴＦＴ１１５を通して結合キャパシタＣ１１１の一端（第２電極側）のノードＮＤ１１２にプリチャージ電位線ＶＰＣＬ１０１に供給されている固定の基準電圧Ｖｐｃが供給される。
そして、結合キャパシタＣ１１１の両端には、駆動トランジスタとしてのＴＦＴ１１１に電流Irefが流れたときのゲート−ソース間電位と同じ電圧が生じる。この電位Vrefは、駆動トランジスタとしてのＴＦＴ１１１のゲート側をプラス方向として、以下の式で表される。
【００７８】
（数５）
Ｉｒｅｆ＝β（Ｖｒｅｆ−Ｖｔｈ）2                         （５）
【００７９】
ここで、βは駆動トランジスタの比例係数（∝駆動トランジスタの移動度）、Ｖｔｈは駆動トランジスタのしきい値電圧である。すなわち、駆動トランジスタであるＴＦＴ１１１のゲート−ソース間電位Ｖｒｅｆは、次のようになる。
【００８０】
（数６）
Ｖｒｅｆ＝Ｖｔｈ＋（Ｉｒｅｆ／β）1/2                     （６）
【００８１】
次に、駆動線ＤＲＬ１０１をローレベル（ＶＳＳ）とし、ＴＦＴ１１２を非導通とする。このとき走査線ＳＣＮＬ１０１は、ハイレベル（ＶＤＤ２，Ｖｏｎ２）でＴＦＴ１１４が導通状態とされ、信号線ＳＧＬ１０１には、基準電位Ｖref が与えられる。ＴＦＴ１１１に流れる電流が遮断されるため、ＴＦＴ１１１のゲート電位Ｖｇは上昇するが、その電位がＶｃｃ−|Vth| まで上昇した時点でＴＦＴ１１１は非導通状態となって電位が安定する。すなわち、オートゼロ動作が行われる。
【００８２】
オートゼロ線ＡＺＬ１０１をローレベル（ＶＳＳ）としてＴＦＴ１１３を非導通状態とし、信号線ＳＧＬ１０１を通して結合キャパシタＣ１１１の他端側（ノードＮＤ１１１側）に、データ電圧Vdataが書き込まれる。よって、このときの駆動トランジスタのゲート−ソース電位は、Ｖｇｓは次のように表される。
【００８３】
（数７）
Ｖｇｓ＝Ｖdata＋Ｖｒｅｆ−Ｖsource
＝Ｖdata＋Ｖｔｈ＋（Ｉｒｅｆ／β）1/2 −Ｖsource      （７）
【００８４】
したがって、駆動トランジスタに流れる電流Ｉｄｓは、次のようになる。
【００８５】
（数８）
Ｉｄｓ＝β（Ｖdata＋（Ｉｒｅｆ／β）1/2 −Ｖsource）2       （８）
【００８６】
すなわち、駆動トランジスタに流れる電流電流Ｉｄｓは、しきい値電圧Ｖｔｈに依存しない、すなわち、しきい値電圧補正が行われる。
【００８７】
なお、発光素子１１６が発光を開始させるために、データ電圧を取り込んだ後、走査線ＳＣＮＬ１０１をローレベルとしてＴＦＴ１１４を非導通状態とし、駆動線ＤＲＬ１０１をハイレベル（ＶＤＤ，ｖｏｎ１）としてＴＦＴ１１２を導通状態とする動作が行われる。
【００８８】
ここで、オフセットキャンセルのタイミングについて考察する。
本実施形態においては、信号線ＳＧＬと平行にプリジャージ電位線ＶＰＣＬが配線されている。このとき、信号線ＳＧＬと平行なプリジャージ電位線ＶＰＣＬの１つに接続され、同時にオフセットキャンセルされる画素数はＫ画素である。
通常、Ｋはオフセットキャンセル期間であり、十分にオフセットするのに必要な時間であるが、１〜数10以下が通常であり、従来例で同時にオフセットキャンセルする画素数に比べて小さい。また、パネルの解像度が上がっても、Ｋは変化しない。したがって、プリチャージ電位を安定した電位に保つことが容易となる。
【００８９】
以上説明したように、本第１の実施形態によれば、第１のスキャンドライバ１０４と第２のスキャンドライバ１０５とが、Ｖｏｎ１＞Ｖｏｎ２の関係を満足するように、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬを設定することにより、飛び込み電圧、スイッチの抵抗を最適化し、また、電源電圧Ｖｃｃを供給するｎ列分の電源電位線ＶＣＣＬ１０１〜ＶＣＣＬ１０ｎと、オフセットキャンセルを行うための基準電圧Ｖｐｃを供給するためのｎ列分のプリチャージ電位線ＶＰＣＬ１０１〜ＶＰＣＬ１０ｎが信号線ＳＧＬ１０１〜ＳＧＬ１０ｎの並行するように同一方向に、画素列毎に配線されていることから、画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、かつ、プリチャージ電位線によるオフセットキャンセル機能を有したとしても安定に基準電位を保持でき、表示画像の輝度に勾配（ムラ）ができることを防止できる。
その結果、高品位な画像を表示することができる。
【００９０】
また、本実施形態においては、電源電位線ＶＣＣＬは、表示領域である画素アレイ部１０２の図中上下を共通化、すなわち複数の電源電位線ＶＣＣＬ１０１〜ＶＣＣＬ１０ｎの両端部を共通に接続して、同電位化を図っている。したがって、電源電位線ＶＣＣＬの図中上下で生じる長さ方向の電位差による輝度ムラを確実に防止することができる。
【００９１】
なお、ＴＦＴ１２５をオン、オフする制御線としてオートゼロ線ＡＺＬを共通に用いているが別の制御線を用いてオン、オフ制御することも可能である。
【００９２】
＜第２実施形態＞
図１２は、本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第２の実施形態を示す回路図である。
【００９３】
本第２の実施形態が上述した図６の第１の実施形態と異なる点は、画素回路１０１Ａの構成にある。
すなわち、図６の画素回路１０１は、スイッチングトランジスタとしてのＴＦＴ１１２〜ＴＦＴ１１５をｎチャネルトランジスタにより構成したが、本第２の実施形態の画素回路１０１Ａにおいては、スイッチングトランジスタとしてのＴＦＴ１１２〜ＴＦＴ１１５をｐチャネルトランジスタにより構成している。
【００９４】
この場合、第１のスキャンドライバ１０４Ａと第２のスキャンドライバ１０５Ａとが駆動する駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬのレベルが第１の実施形態と逆レベル（極性）となるが、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬのレベルが、Ｖｏｎ１＜Ｖｏｎ２の関係を満足するように設定される。
【００９５】
本第２の実施形態においては、第１〜第４のスイッチングトランジスタとしてＴＦＴ１１２〜ＴＦＴ１１５は、同一の導電型（ｐチャネル）であり、第１の駆動回路としての第１のスキャンドライバ１０４Ａと第２の駆動回路としての第２のスキャンドライバ１０５Ａは、第１の制御線としての駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍのオン電位Ｖｏｎ１と、第２の制御線としての走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍのオン電位Ｖｏｎ２とを、第１のスイッチングトランジスタとしてのＴＦＴ１１２のオン時の抵抗値が、第２、第３、および第４のスイッチングトランジスタとしてのＴＦＴ１１３〜ＴＦＴ１１５のオン時の抵抗値より小さくなるように設定する。
すなわち、図１３（Ａ），（Ｂ）に示すように、第１のスキャンドライバ１０４Ａと第２のスキャンドライバ１０５Ａとは、Ｖｏｎ１＜Ｖｏｎ２の関係を満足するように、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬを設定する。
駆動信号ＶＤＲＬは、（ＶＤＤ−ＶＳＳ）の振幅を持ち、駆動信号ＶＳＣＮＬ，ＶＡＺＬは〔ＶＤＤ−ＶＳＳ２（＞ＶＳＳ）〕の振幅を持つ。
【００９６】
図１４は、第１の駆動回路としての第１のスキャンドライバ１０４Ａにおける駆動信号ＶＤＲＬの生成回路の構成例を示す回路図である。なお、図１４においては、図面の簡単化のために、３段構成とし、信号の出力系１段のみ示している。実際には、ｍ個のシフトレジスタと各シフトレジスタに対して信号出力系が設けられる。
図１４に示すように、第１のスキャンドライバ１０４Ａは、複数のシフトレジスタ１０４１Ａ〜１０４３Ａと、出力バッファ１０４４Ａを有する。
対応する駆動線ＤＲＬを駆動するために、たとえばシフトレジスタ１０４２Ａの出力に応答して、出力バッファ１０４４ＡからハイレベルがＶＤＤレベル、ローレベルがＶＳＳレベルの駆動信号ＶＤＲＬが出力される。各ｐチャネルのＴＦＴ１１２は、ＶＳＳレベルの駆動信号ＶＤＲＬによりオン（導通）する。
【００９７】
図１５は、第２の駆動回路としての第２のスキャンドライバ１０５Ａにおける駆動信号ＶＳＣＮＬ，ＶＡＺＬの生成回路の構成例を示す回路図である。なお、図１５においては、図面の簡単化のために、３段構成とし、信号の出力系１段のみ示している。実際には、ｍ個のシフトレジスタと各シフトレジスタに対して信号出力系が設けられる。
図１５に示すように、第２のスキャンドライバ１０５Ａは、複数のシフトレジスタ１０５１Ａ〜１０５３Ａと、出力バッファ１０５４Ａを有する。
対応するスキャン線ＳＣＮＬ、オートゼロ線ＡＺＬを駆動するために、たとえばシフトレジスタ１０５２Ａの出力に応答して、出力バッファ１０５４ＡからハイレベルでＶＤＤレベル、ローレベルでＶＳＳ２（＞ＶＳＳ）レベルの駆動信号ＶＤＲＬが出力される。各ｐチャネルのＴＦＴ１１３〜ＴＦＴ１１５は、ＶＳＳ２レベルの駆動信号ＶＡＺＬ，ＶＳＣＮＬによりオン（導通）する。
【００９８】
また、図１６は、第２の駆動回路としての第２のスキャンドライバ１０５Ａにおける電圧ＶＤＤ２の生成回路の構成例を示す回路図である。
この生成回路は、電圧ＶＤＤの供給ラインと基準電位ＶＳＳ２との間に直列に接続された抵抗素子Ｒ１０３，Ｒ１０４により分圧した電圧をボルテージフォロワ１０５５Ａを通して、電圧ＶＳＳ２を生成する。
【００９９】
このように、本第２の実施形態においては、第１のスキャンドライバ１０４Ａと第２のスキャンドライバ１０５Ａとが、Ｖｏｎ１＜Ｖｏｎ２の関係を満足するように、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬを設定することにより、飛び込み電圧、スイッチの抵抗を最適化して、表示画像の輝度にむらができることを防止して、高品位な画像を表示することを実現している。
【０１００】
なお、図１２の動作については、図６の場合と駆動信号のアクティブレベルが逆レベルとなる以外は、第１の実施形態と同様に行われるため、ここではその詳細な説明は省略する。
【０１０１】
本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【０１０２】
＜第３実施形態＞
図１７は、本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第３の実施形態を示す回路図である。
【０１０３】
本第３の実施形態が上述した第１の実施形態と異なる点は、画素回路１０１Ｂの構成にある。
以下、本第３の実施形態に係る画素回路１０１Ｂの構成および動作を順を追って説明する。
【０１０４】
本第３の実施形態に係る各画素回路１０１Ｂは、図１７に示すように、ｐチャネルＴＦＴ１２１、ｎチャネルＴＦＴ１２２〜ＴＦＴ１２５、キャパシタＣ１２１，Ｃ１２２、有機ＥＬ素子ＯＬＥＤ（電気光学素子）からなる発光素子１２６、およびノードＮＤ１２１〜ＮＤ１２３を有する。
これらの構成要素のうち、ＴＦＴ１２１が本発明に係る電界効果トランジスタを構成、ＴＦＴ１２２が第１のスイッチングトランジスタを構成し、ＴＦＴ１２３が第２のスイッチングトランジスタを構成し、ＴＦＴ１２５が第３のスイッチングトランジスタを構成し、ＴＦＴ１２４が第４のスイッチングトランジスタを構成、キャパシタＣ１２１が本発明に係るキャパシタを構成している。
なお、ＴＦＴ１２５をオン、オフする制御線としてオートゼロ線ＡＺＬを共通に用いているが別の制御線を用いてオン、オフ制御することも可能である。
また、電源電圧ＶCCの供給ライン（電源電位）が第１の基準電位に相当し、カソード線ＣＳＬの電位（たとえば接地電位ＧＮＤ）が第２の基準電位に相当している。
【０１０５】
なお、本画素アレイ部１０２Ｂにおいて、画素回路１０１Ｂはｍ×ｎのマトリクス状に配列されるが、図１７においても、図面の簡単化のために２（＝ｍ）×２（＝ｎ）のマトリクス状に配列した例を示している。
また、図１７においては、２×２の画素回路の各々を、Ｐｉｘｅｌ（Ｍ，Ｎ）、Ｐｉｘｅｌ（Ｍ，Ｎ＋１）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋１）とも表記している。
【０１０６】
次に、各画素回路１０１Ｂの具体的な構成について説明する。
【０１０７】
図１７の１行１列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ）において、駆動トランジスタとしてＴＦＴ１２１のソースがノードＮＤ１２３（ＴＦＴ１２２のソース、ＴＦＴＴＦＴ１２３のドレインとの接続点）に接続され、ドレインが有機ＥＬ発光素子１１６のアノード側に接続され、発光素子１２６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１２２のソースがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ドレインが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続されている。
ＴＦＴ１２３のドレインがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ソースがノードＮＤ１２２（ＴＦＴ１２４のソース）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１２１に接続され、第２電極がノードＮＤ１２２に接続されている。また、キャパシタＣ１２２の第１電極がノードＮＤ１２２に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１２４のソースがノードＮＤ１２２に接続され、ドレインが第１列目に配線された信号線ＳＧＬ１０１に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１２５のソースがノードＮＤ１２１（ＴＦＴ１２１のゲート）に接続され、ドレインが第１列目に配線されたプリチャージ電位線ＶＰＣＬ１０１に接続されている。
【０１０８】
図１７の２行１列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ）において、駆動トランジスタとしてＴＦＴ１２１のソースがノードＮＤ１２３（ＴＦＴ１２２のソース、ＴＦＴＴＦＴ１２３のドレインとの接続点）に接続され、ドレインが有機ＥＬ発光素子１１６のアノード側に接続され、発光素子１２６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１２２のソースがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ドレインが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続されている。
ＴＦＴ１２３のドレインがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ソースがノードＮＤ１２２（ＴＦＴ１２４のソース）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１２１に接続され、第２電極がノードＮＤ１２２に接続されている。また、キャパシタＣ１２２の第１電極がノードＮＤ１２２に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１２４のソースがノードＮＤ１２２に接続され、ドレインが第１列目に配線された信号線ＳＧＬ１０１に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１２５のソースがノードＮＤ１２１（ＴＦＴ１２１のゲート）に接続され、ドレインが第１列目に配線されたプリチャージ電位線ＶＰＣＬ１０１に接続されている。
【０１０９】
図１７の１行２列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ＋１）において、駆動トランジスタとしてＴＦＴ１２１のソースがノードＮＤ１２３（ＴＦＴ１２２のソース、ＴＦＴＴＦＴ１２３のドレインとの接続点）に接続され、ドレインが有機ＥＬ発光素子１１６のアノード側に接続され、発光素子１２６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１２２のソースがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ドレインが第２列目に配線された電源電位線ＶＣＣＬ１０２に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続されている。
ＴＦＴ１２３のドレインがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ソースがノードＮＤ１２２（ＴＦＴ１２４のソース）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１２１に接続され、第２電極がノードＮＤ１２２に接続されている。また、キャパシタＣ１２２の第１電極がノードＮＤ１２２に接続され、第２電極が第２列目に配線された電源電位線ＶＣＣＬ１０２に接続されている。
ＴＦＴ１２４のソースがノードＮＤ１２２に接続され、ドレインが第２列目に配線された信号線ＳＧＬ１０２に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１２５のソースがノードＮＤ１２１（ＴＦＴ１２１のゲート）に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。
【０１１０】
図１７の２行２列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋１）において、駆動トランジスタとしてＴＦＴ１２１のソースがノードＮＤ１２３（ＴＦＴ１２２のソース、ＴＦＴＴＦＴ１２３のドレインとの接続点）に接続され、ドレインが有機ＥＬ発光素子１１６のアノード側に接続され、発光素子１２６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１２２のソースがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ドレインが第２列目に配線された電源電位線ＶＣＣＬ１０２に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続されている。
ＴＦＴ１２３のドレインがノードＮＤ１２３（ＴＦＴ１２１のソース）に接続され、ソースがノードＮＤ１２２（ＴＦＴ１２４のソース）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１２１に接続され、第２電極がノードＮＤ１２２に接続されている。また、キャパシタＣ１２２の第１電極がノードＮＤ１２２に接続され、第２電極が第２列目に配線された電源電位線ＶＣＣＬ１０２に接続されている。
ＴＦＴ１２４のソースがノードＮＤ１２２に接続され、ドレインが第２列目に配線された信号線ＳＧＬ１０２に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１２５のソースがノードＮＤ１２１（ＴＦＴ１２１のゲート）に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。
【０１１１】
本第３の実施形態においては、第１〜第４のスイッチングトランジスタとしてＴＦＴ１２２〜ＴＦＴ１２５は、同一の導電型（ｎチャネル）であり、第１の駆動回路としての第１のスキャンドライバ１０４Ｂと第２の駆動回路としての第２のスキャンドライバ１０５Ｂは、第１の制御線としての駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍのオン電位Ｖｏｎ１と、第２の制御線としての走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍのオン電位Ｖｏｎ２とを、第１のスイッチングトランジスタとしてのＴＦＴ１２２のオン時の抵抗値が、第２、第３、および第４のスイッチングトランジスタとしてのＴＦＴ１２３〜ＴＦＴ１２５のオン時の抵抗値より小さくなるように設定する。
すなわち、図１８（Ａ），（Ｂ），（Ｃ）に示すように、第１のスキャンドライバ１０４Ｂと第２のスキャンドライバ１０５Ｂとは、Ｖｏｎ１＞Ｖｏｎ２の関係を満足するように、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬを設定する。
駆動信号ＶＤＲＬは、（ＶＤＤ−ＶＳＳ）の振幅を持ち、駆動信号ＶＳＣＮＬ，ＶＡＺＬは〔ＶＤＤ２（＜ＶＤＤ）−ＶＳＳ〕の振幅を持つ。
【０１１２】
第１のスキャンドライバ１０４Ｂと第２のスキャンドライバ１０５Ｂの駆動信号の生成回路は、図９、図１０、および図１１の回路構成と同様の構成を有する。
【０１１３】
このように、本第３の実施形態においては、第１のスキャンドライバ１０４Ｂと第２のスキャンドライバ１０５Ｂとが、Ｖｏｎ１＞Ｖｏｎ２の関係を満足するように、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬを設定することにより、飛び込み電圧、スイッチの抵抗を最適化して、表示画像の輝度にむらができることを防止して、高品位な画像を表示することを実現している。
【０１１４】
次に、画素回路１０１Ｂの動作について、図１７のＰｉｘｅｌ（Ｍ，Ｎ）を例に、図１８（Ａ）〜（Ｆ）に示すタイミングチャートを参照しながら説明する。
【０１１５】
ステップＳＴ１１：
まず、図１８（Ａ），（Ｂ）に示すように、駆動線ＤＲＬ１０１をハイレベル（ＶＤＤ，Ｖｏｎ１）、オートゼロ線ＡＺＬ１０１をハイレベル（ＶＤＤ２，Ｖｏｎ２）とし、ＴＦＴ１２２、ＴＦＴ１２３、ＴＦＴ１２５を導通状態とする。
このとき、ＴＦＴ１２１のゲートは、ＴＦＴ１２５によって図１８（Ｆ）に示すようにプリチャージ電位Ｖｐｃとなり、キャパシタＣ１２１の入力側電位ＶC121は、ＴＦＴ１２２、ＴＦＴ１２３が導通状態にあるため図１８（Ｅ）に示すように電源電位ＶCCまたはその付近まで上昇する。
【０１１６】
ステップＳＴ１２：
図１８（Ａ）に示すように、駆動線ＤＲＬ１０１をローレベル（ＶＳＳ）とし、ＴＦＴ１２２を非導通状態とする。ＴＦＴ１２１に流れる電流が遮断されるため、ＴＦＴ１２１のドレイン電位は下降するが、その電位がVpc+|Vth| まで下降した時点でＴＦＴ１２１は非導通状態となって電位が安定する。
このとき、キャパシタＣ１２１の入力側電位ＶC121は、ＴＦＴ１２３が導通状態にあるため、図１８（Ｅ）に示すように、やはり Vpc+|Vth|である。ここで |Vth|は、ＴＦＴ１２１のしきい値の絶対値である。
【０１１７】
ステップＳＴ１３：
図１８（Ｂ）に示すように、オートゼロ線ＡＺＬ１０１をローレベルとしてＴＦＴ１２３およびＴＦＴ１２５を非導通状態とする。キャパシタＣ１２１の入力側ノードの電位ＶC121は、図１８（Ｅ）に示すように、Vpc+|Vth| であり、ＴＦＴ１２１のゲート電位Ｖg121は、図１８（Ｆ）に示すように、Ｖｐｃである。すなわち、キャパシタＣ１２１の端子間の電位差は |Vth|となる。
【０１１８】
ステップＳＴ１４：
図１８（Ｃ），（Ｄ）に示すように、走査線ＳＣＮＬ１０１をハイレベルとしてＴＦＴ１２４を導通状態とし、信号線ＳＧＬ１０１から輝度データに応じた電位ＶdataをキャパシタＣ１２１の入力側ノードＮＤ１２１に与える。
キャパシタＣ１２１端子間の電位差は |Vth|のまま保持されるので、ＴＦＴ１２１のゲート電位Ｖg121は、図１８（Ｆ）に示すように、Ｖdata - |Vth|となる。
【０１１９】
ステップＳＴ１５：
図１８（Ａ），（Ｃ）に示すように、走査線ＳＣＮＬ１０１をハイレベル（ＶＤＤ２，Ｖｏｎ２）としてＴＦＴ１２４を非導通とし、駆動線ＤＲＬ１０１をハイレベル（ＶＤＤ，Ｖｏｎ１）としてＴＦＴ１２２を導通状態とすると、ＴＦＴ１２１および発光素子（OLED）１２６に電流が流れ、ＯＬＥＤが発光を開始する。
【０１２０】
なお、上記のステップＳＴ１１およびＳＴ１２の動作においては、Vpc+|Vth| < VDD となるようにＶｐｃの値を設定する必要があるが、これを満たす限りＶｐｃの値は任意である。
【０１２１】
上記動作を行った後に発光素子（OLED）１２６に流れる電流Ｉoledを計算すると、ＴＦＴ１２１が飽和領域で動作していれば、次のようになる。
【０１２２】
（数９）
Ｉoled＝μＣｏｘＷ／Ｌ／２（Ｖｇｓ−Ｖｔｈ）2 
＝μＣｏｘＷ／Ｌ／２（ＶCC−Ｖｇ−｜Ｖｔｈ｜）2 
＝μＣｏｘＷ／Ｌ／２（ＶCC−Ｖdata＋｜Ｖｔｈ｜−｜Ｖｔｈ｜）2 
＝μＣｏｘＷ／Ｌ／２（ＶCC−Ｖdata）2 
…（９）
【０１２３】
ここで、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。
（９）式によれば、電流ＩoledはＴＦＴ１２１のしきい値Ｖｔｈに依存せず（Ｖｔｈによらず）、外部から与えられるＶdataによって制御される。
言い換えれば、図１１の画素回路１０１Ｂを用いれば、画素毎にばらつくＶｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。
【０１２４】
また、ＴＦＴ１２１がリニア領域で動作している場合においても、発光素子（OLED）１２６に流れる電流Ｉoledは次のようになり、やはりＶｔｈに依存しない。
【０１２５】
（数１０）
Ｉoled＝μＣｏｘＷ／Ｌ｛（Ｖｇｓ−Ｖｔｈ）Ｖｄｓ−Ｖｄｓ2 ／２｝
＝μＣｏｘＷ／Ｌ｛（ＶCC−Ｖｇ−｜Ｖｔｈ｜）（ＶCC−Ｖｄ）−（ＶCC
−Ｖｄ）2 ／２｝
＝μＣｏｘＷ／Ｌ｛（ＶCC−Ｖdata＋｜Ｖｔｈ｜−｜Ｖｔｈ｜）（ＶCC−
Ｖｄ）−（ＶCC−Ｖｄ）2 ／２｝
＝μＣｏｘＷ／Ｌ｛（ＶCC−Ｖdata）（ＶCC−Ｖｄ）−（ＶCC−Ｖｄ）2 ／２｝
…（１０）
【０１２６】
ここで、ＶｄはＴＦＴ１２１のドレイン電位を示している。
【０１２７】
以上のように、本第３の実施形態の画素回路１０１Ｂによれば、しきい値Ｖｔｈのばらつきの影響をキャンセルできるという点において、図１の従来例より優れる。
図３の従来例に対しては、次の点において、より優れている。
第１に、図３の従来例においては、外部から駆動するデータ振幅ΔＶdataに対し、駆動トランジスタのゲート振幅ΔVgは（２）式に従って減少するという問題があったが、本発明においてデータ振幅はゲート振幅とほぼ等しく、したがってより小さな信号線振幅で画素回路を駆動することができる。
これによって、より低消費電力、低ノイズの駆動が可能となる。
第２に、図３の従来例で問題となるオートゼロ線とＴＦＴのゲートとの容量結合については、図１７の画素回路１０１Ｂにおいて、ＴＦＴ１２３はＴＦＴ１２１のゲートとは直接接続されていないため、その影響が少ない。
一方、ＴＦＴ１２５はＴＦＴ１２１のゲートと接続されているが、ＴＦＴ１２５のソースは一定電位Ｖｐｃに接続されているため、オートゼロ動作終了時においてそのゲート電位が変化しても、ＴＦＴ１２１のゲート電位はほぼＶｐｃの電位に保たれる。
このように、図１７の画素回路１０１Ｂにおいては、オートゼロ線ＡＺＬ３１とＴＦＴ１２１のゲートとの結合の影響が小さく、その結果図３の画素回路より正確にＶｔｈばらつきの補正が行われる。
すなわち、本実施形態によれば、トランジスタのしきい値のばらつきによらず、正確に画素回路の発光素子に所望の値の電流を供給し、その結果として輝度均一性の高い、高品位な画像を表示することが可能な有機ＥＬ用画素回路を実現できる。その結果、従来の類似回路より高精度なしきい値補正が可能となる。
【０１２８】
また、オフセットキャンセルのタイミングについて考察する。
本第３の実施形態においても、信号線ＳＧＬと平行にプリジャージ電位線ＶＰＣＬが配線されている。このとき、信号線ＳＧＬと平行なプリジャージ電位線ＶＰＣＬの１つに接続され、同時にオフセットキャンセルされる画素数はＫ画素である。
通常、Ｋはオフセットキャンセル期間であり、十分にオフセットするのに必要な時間であるが、１〜数10以下が通常であり、従来例で同時にオフセットキャンセルする画素数に比べて小さい。また、パネルの解像度が上がっても、Ｋは変化しない。したがって、プリチャージ電位を安定した電位に保つことが容易となる。
【０１２９】
本第３の実施形態によれば、上述した第１の実施形態と同様の効果、すなわち、画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、かつ、プリチャージ電位線によるオフセットキャンセル機能を有したとしても安定に基準電位を保持でき、表示画像の輝度に勾配ができることを防止できる。その結果、高品位な画像を表示することができる利点がある。
【０１３０】
また、本第３の実施形態においても、電源電位線ＶＣＣＬは、表示領域である画素アレイ部１０２の図中上下を共通化、すなわち複数の電源電位線ＶＣＣＬ１０１〜ＶＣＣＬ１０ｎの両端部を共通に接続して、同電位化を図っている。したがって、電源電位線ＶＣＣＬの図中上下で生じる長さ方向の電位差による輝度ムラを防止することができる。
【０１３１】
＜第４実施形態＞
図１９は、本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第４の実施形態を示す回路図である。
【０１３２】
本第４の実施形態が上述した図１７の第３の実施形態と異なる点は、画素回路１０１Ｃの構成にある。
すなわち、図１７の画素回路１０１Ｂは、スイッチングトランジスタとしてのＴＦＴ１２２〜ＴＦＴ１２５をｎチャネルトランジスタにより構成したが、本第４の実施形態の画素回路１０１Ｃにおいては、スイッチングトランジスタとしてのＴＦＴ１２２〜ＴＦＴ１２５をｐチャネルトランジスタにより構成している。
【０１３３】
この場合、第１のスキャンドライバ１０４Ｃと第２のスキャンドライバ１０５Ｃとが駆動する駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬのレベルが第３の実施形態と逆レベル（極性）となるが、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬのレベルが、Ｖｏｎ１＜Ｖｏｎ２の関係を満足するように設定される。
【０１３４】
本第４の実施形態においては、第１〜第４のスイッチングトランジスタとしてＴＦＴ１２２〜ＴＦＴ１２５は、同一の導電型（ｐチャネル）であり、第１の駆動回路としての第１のスキャンドライバ１０４Ｃと第２の駆動回路としての第２のスキャンドライバ１０５Ｃは、第１の制御線としての駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍのオン電位Ｖｏｎ１と、第２の制御線としての走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍのオン電位Ｖｏｎ２とを、第１のスイッチングトランジスタとしてのＴＦＴ１２２のオン時の抵抗値が、第２、第３、および第４のスイッチングトランジスタとしてのＴＦＴ１２３〜ＴＦＴ１２５のオン時の抵抗値より小さくなるように設定する。
すなわち、図２０（Ａ），（Ｂ），（Ｃ）に示すように、第１のスキャンドライバ１０４Ｃと第２のスキャンドライバ１０５Ｃとは、Ｖｏｎ１＜Ｖｏｎ２の関係を満足するように、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬを設定する。
駆動信号ＶＤＲＬは、（ＶＤＤ−ＶＳＳ）の振幅を持ち、駆動信号ＶＳＣＮＬ，ＶＡＺＬは〔ＶＤＤ−ＶＳＳ２（＞ＶＳＳ）〕の振幅を持つ。
【０１３５】
第１のスキャンドライバ１０４Ｃと第２のスキャンドライバ１０５Ｃの駆動信号の生成回路は、図１４、図１５、および図１６の回路構成と同様の構成を有する。
【０１３６】
このように、本第４の実施形態においては、第１のスキャンドライバ１０４Ｃと第２のスキャンドライバ１０５Ｃとが、Ｖｏｎ１＜Ｖｏｎ２の関係を満足するように、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬを設定することにより、飛び込み電圧、スイッチの抵抗を最適化して、表示画像の輝度にむらができることを防止して、高品位な画像を表示することを実現している。
【０１３７】
なお、図１９の動作については、図１７の場合と駆動信号のアクティブレベルが逆レベルとなる以外は、第３の実施形態と同様に行われるため、ここではその詳細な説明は省略する。
【０１３８】
本第４の実施形態によれば、上述した第３の実施形態の効果と同様の効果を得ることができる。
【０１３９】
＜第５実施形態＞
図２１は、本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第５の実施形態を示す回路図である。
【０１４０】
本第５の実施形態が上述した第３の実施形態と異なる点は、画素回路１０１Ｄの構成にある。
以下、本第５の実施形態に係る画素回路１０１Ｄの構成および動作を順を追って説明する。
【０１４１】
本第５の実施形態に係る各画素回路１０１Ｄは、図２１に示すように、ｎチャネルＴＦＴ１３１〜ＴＦＴ１３５、キャパシタＣ１３１，Ｃ１３２、有機ＥＬ素子ＯＬＥＤ（電気光学素子）からなる発光素子１３６、およびノードＮＤ１３１〜ＮＤ１３３を有する。
これらの構成要素のうち、ＴＦＴ１３１が本発明に係る電界効果トランジスタを構成、ＴＦＴ１３２が第１のスイッチングトランジスタを構成し、ＴＦＴ１３３が第２のスイッチングトランジスタを構成し、ＴＦＴ１３５が第３のスイッチングトランジスタを構成し、ＴＦＴ１３４が第４のスイッチングトランジスタを構成、キャパシタＣ１３１が本発明に係るキャパシタを構成している。
なお、ＴＦＴ１３５をオン、オフする制御線としてオートゼロ線ＡＺＬを共通に用いているが別の制御線を用いてオン、オフ制御することも可能である。
また、電源電圧ＶCCの供給ライン（電源電位）が第１の基準電位に相当し、カソード線ＣＳＬの電位（たとえば接地電位ＧＮＤ）が第２の基準電位に相当している。
【０１４２】
なお、本画素アレイ部１０２Ｄにおいて、画素回路１０１Ｄはｍ×ｎのマトリクス状に配列されるが、図２１においても、図面の簡単化のために２（＝ｍ）×２（＝ｎ）のマトリクス状に配列した例を示している。
また、図２１においては、２×２の画素回路の各々を、Ｐｉｘｅｌ（Ｍ，Ｎ）、Ｐｉｘｅｌ（Ｍ，Ｎ＋１）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ）、Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋１）とも表記している。
【０１４３】
次に、各画素回路１０１Ｄの具体的な構成について説明する。
【０１４４】
図２１の１行１列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ）において、駆動トランジスタとしてＴＦＴ１３１のドレインが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ソースがノードＮＤ１３３に接続され、ゲートがノードＮＤ１３１に接続されている。
ＴＦＴ１３２のドレインがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ソースが有機ＥＬ発光素子１３６のアノード側に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１３３のソースがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ドレインがノードＮＤ１３１（ＴＦＴ１３１のゲート）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１３１に接続され、第２電極がノードＮＤ１３２に接続されている。また、キャパシタＣ１３２の第１電極がノードＮＤ１３１に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１３４のソースがノードＮＤ１３２に接続され、ドレインが第１列目に配線された信号線ＳＧＬ１０１に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１３５のソースがノードＮＤ１３２に接続され、ドレインが第１列目に配線されたプリチャージ電位線ＶＰＣＬ１０１に接続されている。
【０１４５】
図２１の２行１列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ）において、駆動トランジスタとしてＴＦＴ１３１のドレインが第１列目に配線された電源電位線ＶＣＣＬ１０１に接続され、ソースがノードＮＤ１３３に接続され、ゲートがノードＮＤ１３１に接続されている。
ＴＦＴ１３２のドレインがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ソースが有機ＥＬ発光素子１３６のアノード側に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１３３のソースがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ドレインがノードＮＤ１３１（ＴＦＴ１３１のゲート）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１３１に接続され、第２電極がノードＮＤ１３２に接続されている。また、キャパシタＣ１３２の第１電極がノードＮＤ１３１に接続され、第２電極が第１列目に配線された電源電位線ＶＣＣＬ１０１に接続されている。
ＴＦＴ１３４のソースがノードＮＤ１３２に接続され、ドレインが第１列目に配線された信号線ＳＧＬ１０１に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１３５のソースがノードＮＤ１３２に接続され、ドレインが第１列目に配線されたプリチャージ電位線ＶＰＣＬ１０１に接続されている。
【０１４６】
図２１の１行２列目に配置された画素回路Ｐｉｘｅｌ（Ｍ，Ｎ＋１）において、駆動トランジスタとしてＴＦＴ１３１のドレインが第２列目に配線された電源電位線ＶＣＣＬ１０２に接続され、ソースがノードＮＤ１３３に接続され、ゲートがノードＮＤ１３１に接続されている。
ＴＦＴ１３２のドレインがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ソースが有機ＥＬ発光素子１３６のアノード側に接続され、ゲートが第１行目に配線された駆動線ＤＲＬ１０１に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１３３のソースがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ドレインがノードＮＤ１３１（ＴＦＴ１３１のゲート）に接続され、ゲートが第１行目に配線されたオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１３１に接続され、第２電極がノードＮＤ１３２に接続されている。また、キャパシタＣ１３２の第１電極がノードＮＤ１３１に接続され、第２電極が第２列目に配線された電源電位線ＶＣＣＬ１０２に接続されている。
ＴＦＴ１３４のソースがノードＮＤ１３２に接続され、ドレインが第２列目に配線された信号線ＳＧＬ１０２に接続され、ゲートが第１行目に配線された走査線ＳＣＮＬ１０１に接続されている。
ＴＦＴ１３５のソースがノードＮＤ１３２に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。
【０１４７】
図２１の２行２列目に配置された画素回路Ｐｉｘｅｌ（Ｍ＋１，Ｎ＋１）において、駆動トランジスタとしてＴＦＴ１３１のドレインが第２列目に配線された電源電位線ＶＣＣＬ１０２に接続され、ソースがノードＮＤ１３３に接続され、ゲートがノードＮＤ１３１に接続されている。
ＴＦＴ１３２のドレインがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ソースが有機ＥＬ発光素子１３６のアノード側に接続され、ゲートが第２行目に配線された駆動線ＤＲＬ１０２に接続され、発光素子１１６のカソードが所定電位（たとえばグランド電位）のカソード線ＣＳＬに接続されている。
ＴＦＴ１３３のソースがノードＮＤ１３３（ＴＦＴ１３１のソース）に接続され、ドレインがノードＮＤ１３１（ＴＦＴ１３１のゲート）に接続され、ゲートが第２行目に配線されたオートゼロ線ＡＺＬ１０２に接続されている。
キャパシタＣ１０１の第１電極がノードＮＤ１３１に接続され、第２電極がノードＮＤ１３２に接続されている。また、キャパシタＣ１３２の第１電極がノードＮＤ１３１に接続され、第２電極が第２列目に配線された電源電位線ＶＣＣＬ１０２に接続されている。
ＴＦＴ１３４のソースがノードＮＤ１３２に接続され、ドレインが第２列目に配線された信号線ＳＧＬ１０２に接続され、ゲートが第２行目に配線された走査線ＳＣＮＬ１０２に接続されている。
ＴＦＴ１３５のソースがノードＮＤ１３２に接続され、ドレインが第２列目に配線されたプリチャージ電位線ＶＰＣＬ１０２に接続されている。
【０１４８】
図２１の画素回路１０１Ｄと図１７の画素回路１０１Ｂとの最も大きな違いは、発光素子（OLED）１３６に流れる電流を制御する駆動トランジスタとしてＴＦＴ１３１がｎチャネルであり、そのソースと有機ＥＬ発光素子（ＯＬＥＤ）とスイッチとしてのＴＦＴ１３２を介して接続されている点である。
【０１４９】
本第５の実施形態においては、第１〜第４のスイッチングトランジスタとしてＴＦＴ１３２〜ＴＦＴ１３５は、同一の導電型（ｎチャネル）であり、第１の駆動回路としての第１のスキャンドライバ１０４Ｄと第２の駆動回路としての第２のスキャンドライバ１０５Ｄは、第１の制御線としての駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍのオン電位Ｖｏｎ１と、第２の制御線としての走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍのオン電位Ｖｏｎ２とを、第１のスイッチングトランジスタとしてのＴＦＴ１３２のオン時の抵抗値が、第２、第３、および第４のスイッチングトランジスタとしてのＴＦＴ１３３〜ＴＦＴ１３５のオン時の抵抗値より小さくなるように設定する。
すなわち、図２２（Ａ），（Ｂ），（Ｃ）に示すように、第１のスキャンドライバ１０４Ｂと第２のスキャンドライバ１０５Ｄとは、Ｖｏｎ１＞Ｖｏｎ２の関係を満足するように、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬを設定する。
駆動信号ＶＤＲＬは、（ＶＤＤ−ＶＳＳ）の振幅を持ち、駆動信号ＶＳＣＮＬ，ＶＡＺＬは〔ＶＤＤ２（＜ＶＤＤ）−ＶＳＳ〕の振幅を持つ。
【０１５０】
第１のスキャンドライバ１０４Ｄと第２のスキャンドライバ１０５Ｄの駆動信号の生成回路は、図９、図１０、および図１１の回路構成と同様の構成を有する。
【０１５１】
このように、本第５の実施形態においては、第１のスキャンドライバ１０４Ｄと第２のスキャンドライバ１０５Ｄとが、Ｖｏｎ１＞Ｖｏｎ２の関係を満足するように、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬを設定することにより、飛び込み電圧、スイッチの抵抗を最適化して、表示画像の輝度にむらができることを防止して、高品位な画像を表示することを実現している。
【０１５２】
次に、画素回路１０１Ｄの動作について、図２１のＰｉｘｅｌ（Ｍ，Ｎ）を例に、図２２（Ａ）〜（Ｆ）に示すタイミングチャートを参照しながら説明する。
【０１５３】
ステップＳＴ２１：
図２２（Ａ），（Ｂ）に示すように、駆動線ＤＲＬ１０１をハイレベル（ＶＤＤ，Ｖｏｎ１）、オートゼロ線ＡＺＬ１０１をハイレベル（ＶＤＤ２，Ｖｏｎ２）とし、ＴＦＴ１３２、ＴＦＴ１３３、ＴＦＴ１３５を導通状態とする。このとき、ＴＦＴ１３１のゲート電位Ｖg131はＴＦＴ１３５によって、図２２（Ｆ）に示すように、プリチャージ電位Ｖｐｃとなる。Ｖｐｃを十分高い電位とすればＴＦＴ１３１が導通状態となり、ＴＦＴ１３１および発光素子（OLED）１３６に電流が流れる。
【０１５４】
ステップＳＴ２２：
図２２（Ａ）に示すように、駆動線ＤＲＬ１０１をローレベル（ＶＳＳ）とし、ＴＦＴ１３２を非導通状態とする。ＴＦＴ１３１に流れる電流が遮断されるため、ＴＦＴ１３１のソース電位は上昇するが、その電位が（Vpc-Vth ）まで上昇した時点でＴＦＴ１３１は非導通状態となって電位が安定する。
このとき、キャパシタＣ１３１の入力側電位ＶC131は、ＴＦＴ１３３が導通状態にあるため、図２２（Ｅ）に示すように、やはり（Vpc-Vth）である。ここでＶｔｈは、ＴＦＴ１３１のしきい値である。
【０１５５】
ステップＳＴ２３：
図２２（Ｂ）に示すように、オートゼロ線ＡＺＬ１０１をローレベル（ＶＳＳ）としてＴＦＴ１３３およびＴＦＴ１３５を非導通状態とする。キャパシタＣ１３１の入力側ノードＮＤ１３１の電位ＶC131は、図２２（Ｅ）に示すように、（Vpc - Vth ）であり、ＴＦＴ１３１のゲート電位Ｖg131は、図２２（Ｆ）に示すようにＶｐｃである。すなわち、キャパシタＣ１３１の端子間の電位差はＶｔｈとなる。
【０１５６】
ステップＳＴ２４：
図２２（Ｃ），（Ｄ）に示すように、走査線ＳＣＮＬ１０１をハイレベル（ＶＤＤ２，Ｖｏｎ２）としてＴＦＴ１３４を導通状態とし、信号線ＳＧＬ１０１から輝度データに応じた電位ＶdataをキャパシタＣ１３１の入力側ノードＮＤ１３１に与える。キャパシタＣ１３１の端子間の電位差はＶｔｈのまま保持されるので、ＴＦＴ１３１のゲート電位Ｖg131は、図２１（Ｆ）に示すように、（Vdata + Vth ）となる。
【０１５７】
ステップＳＴ２５：
図２２（Ａ），（Ｃ）に示すように、走査線ＳＣＮＬ１０１をローレベルとしてＴＦＴ１３４を非導通状態とし、駆動線ＤＲＬ１０１をハイレベル（ＶＤＤ，Ｖｏｎ１）としてＴＦＴ１３２を導通状態とすると、ＴＦＴ１３１および発光素子（OLED）１３６に電流が流れ、発光素子（OLED）１３６が発光を開始する。
【０１５８】
なお、上記ステップＳＴ２１およびＳＴ２２の動作においては、Vth ＿elをOLEDのしきい値としたとき、Vpc-Vth>Vth ＿elとなるようにＶｐｃの値を設定する必要があるが、これを満たす限りＶｐｃの値は任意である。
【０１５９】
上記動作を行った後に発光素子（OLED）１３６に流れる電流Ｉoledを計算すると、ＴＦＴ１３１が飽和領域で動作していれば、次のようになる。
【０１６０】
（数１１）
Ｉoled＝μＣｏｘＷ／Ｌ／２（Ｖｇｓ−Ｖｔｈ）2 
＝μＣｏｘＷ／Ｌ／２（ＶCC−Ｖｓ−Ｖｔｈ）2 
＝μＣｏｘＷ／Ｌ／２（Ｖdata＋Ｖｔｈ−Ｖｓ−Ｖｔｈ）2 
＝μＣｏｘＷ／Ｌ／２（Ｖdata−Ｖｓ）2 
…（１１）
【０１６１】
ここで、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。
（１１）式によれば、発光素子（OLED）１３６に流れる電流ＩoledはＴＦＴ１３１のしきい値Ｖｔｈによらず、外部から与えられるＶdataによって制御される。
言い換えれば、図２１の画素回路１０１Ｄを用いれば、画素毎にばらつくＶｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。これは、ＴＦＴ１３１がリニア領域で動作する場合においても同様である。
【０１６２】
本第５の実施形態によれば、上述した第１および第３の実施形態と同様の効果、すなわち、画素内部の能動素子のしきい値のばらつきによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、かつ、プリチャージ電位線によるオフセットキャンセル機能を有したとしても安定に基準電位を保持でき、表示画像の輝度に勾配ができることを防止できる。その結果、高品位な画像を表示することができる利点がある。
【０１６３】
また、本第５の実施形態においても、電源電位線ＶＣＣＬは、表示領域である画素アレイ部１０２の図中上下を共通化、すなわち複数の電源電位線ＶＣＣＬ１０１〜ＶＣＣＬ１０ｎの両端部を共通に接続して、同電位化を図っている。したがって、電源電位線ＶＣＣＬの図中上下で生じる長さ方向の電位差による輝度ムラを防止することができる。
【０１６４】
＜第６実施形態＞
図２３は、本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第６の実施形態を示す回路図である。
【０１６５】
本第６の実施形態が上述した図２１の第５の実施形態と異なる点は、画素回路１０１Ｅの構成にある。
すなわち、図２１の画素回路１０１Ｄは、スイッチングトランジスタとしてのＴＦＴ１３２〜ＴＦＴ１３５をｎチャネルトランジスタにより構成したが、本第６の実施形態の画素回路１０１Ｅにおいては、スイッチングトランジスタとしてのＴＦＴ１３２〜ＴＦＴ１３５をｐチャネルトランジスタにより構成している。
【０１６６】
この場合、第１のスキャンドライバ１０４Ｅと第２のスキャンドライバ１０５Ｅとが駆動する駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬのレベルが第５の実施形態と逆レベル（極性）となるが、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬのレベルが、Ｖｏｎ１＜Ｖｏｎ２の関係を満足するように設定される。
【０１６７】
本第６の実施形態においては、第１〜第４のスイッチングトランジスタとしてＴＦＴ１３２〜ＴＦＴ１３５は、同一の導電型（ｐチャネル）であり、第１の駆動回路としての第１のスキャンドライバ１０４Ｅと第２の駆動回路としての第２のスキャンドライバ１０５Ｅは、第１の制御線としての駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍのオン電位Ｖｏｎ１と、第２の制御線としての走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍのオン電位Ｖｏｎ２とを、第１のスイッチングトランジスタとしてのＴＦＴ１２２のオン時の抵抗値が、第２、第３、および第４のスイッチングトランジスタとしてのＴＦＴ１２３〜ＴＦＴ１２５のオン時の抵抗値より小さくなるように設定する。
すなわち、図２４（Ａ），（Ｂ），（Ｃ）に示すように、第１のスキャンドライバ１０４Ｅと第２のスキャンドライバ１０５Ｅとは、Ｖｏｎ１＜Ｖｏｎ２の関係を満足するように、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬを設定する。
駆動信号ＶＤＲＬは、（ＶＤＤ−ＶＳＳ）の振幅を持ち、駆動信号ＶＳＣＮＬ，ＶＡＺＬは〔ＶＤＤ−ＶＳＳ２（＞ＶＳＳ）〕の振幅を持つ。
【０１６８】
第１のスキャンドライバ１０４Ｅと第２のスキャンドライバ１０５Ｅの駆動信号の生成回路は、図１４、図１５、および図１６の回路構成と同様の構成を有する。
【０１６９】
このように、本第６の実施形態においては、第１のスキャンドライバ１０４Ｅと第２のスキャンドライバ１０５Ｅとが、Ｖｏｎ１＜Ｖｏｎ２の関係を満足するように、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍおよびオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬを設定することにより、飛び込み電圧、スイッチの抵抗を最適化して、表示画像の輝度にむらができることを防止して、高品位な画像を表示することを実現している。
【０１７０】
なお、図２３の動作については、図２１の場合と駆動信号のアクティブレベルが逆レベルとなる以外は、第３の実施形態と同様に行われるため、ここではその詳細な説明は省略する。
【０１７１】
本第６の実施形態によれば、上述した第５の実施形態の効果と同様の効果を得ることができる。
【０１７２】
＜第７実施形態＞
図２５は、本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第７の実施形態を示す回路図である。
【０１７３】
本第７の実施形態が上述した図１９の第３の実施形態と異なる点は、画素回路１０１Ｆの構成にある。
すなわち、図１９の画素回路１０１Ｃは、プリチャージ機能およびオートゼロ機能を有していたのに対して、本第７の実施形態の画素回路１０１Ｆは、単に第１のスイッチングトランジスタとしてのＴＦＴ１２４と、第２のスイッチングトランジスタとしてのＴＦＴ１２２と、ＴＦＴ１２１のゲートと電源電位線ＶＣＣＬとの間に接続されたキャパシタＣ１２２のみを有する。
【０１７４】
この場合、第１のスキャンドライバ１０４Ｆと第２のスキャンドライバ１０５Ｆとが駆動する駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍの駆動信号ＶＳＣＮＬのレベルが第４の実施形態と同レベル（極性）であり、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍの駆動信号ＶＳＣＮＬ，ＶＡＺＬのレベルが、Ｖｏｎ１＜Ｖｏｎ２の関係を満足するように設定される。
【０１７５】
本第７の実施形態においては、第１，第２のスイッチングトランジスタとしてＴＦＴ１２３，ＴＦＴ１２２は、同一の導電型（ｐチャネル）であり、第１の駆動回路としての第１のスキャンドライバ１０４Ｆと第２の駆動回路としての第２のスキャンドライバ１０５Ｆは、第１の制御線としての駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍのオン電位Ｖｏｎ１と、第２の制御線としての走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍのオン電位Ｖｏｎ２とを、第２のスイッチングトランジスタとしてのＴＦＴ１２２のオン時の抵抗値が、第１のスイッチングトランジスタとしてのＴＦＴ１２４のオン時の抵抗値より小さくなるように設定する。
すなわち、図１３（Ａ），（Ｂ）に示すように、第１のスキャンドライバ１０４Ｆと第２のスキャンドライバ１０５Ｆとは、Ｖｏｎ１＜Ｖｏｎ２の関係を満足するように、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍの駆動信号ＶＳＣＮＬを設定する。
駆動信号ＶＤＲＬは、（ＶＤＤ−ＶＳＳ）の振幅を持ち、駆動信号ＶＳＣＮＬ，ＶＡＺＬは〔ＶＤＤ−ＶＳＳ２（＞ＶＳＳ）〕の振幅を持つ。
【０１７６】
第１のスキャンドライバ１０４Ｆと第２のスキャンドライバ１０５Ｆの駆動信号の生成回路は、図１４、図１５、および図１６の回路構成と同様の構成を有する。
【０１７７】
このように、本第７の実施形態においては、第１のスキャンドライバ１０４Ｆと第２のスキャンドライバ１０５Ｆとが、Ｖｏｎ１＜Ｖｏｎ２の関係を満足するように、駆動線ＤＲＬ１０１〜ＤＲＬ１０ｍの駆動信号ＶＤＲＬと、走査線ＳＣＮＬ１０１〜ＳＣＮＬ１０ｍの駆動信号ＶＳＣＮＬを設定することにより、飛び込み電圧、スイッチの抵抗を最適化して、表示画像の輝度にむらができることを防止して、高品位な画像を表示することを実現している。
【０１７８】
なお、図２５の動作については、図１７の場合と駆動信号のアクティブレベルが逆レベルとなることと、プリチャージおよびオートゼロ動作がないシンプルな動作となる。
【０１７９】
本第７の実施形態によれば、安定かつ正確に各画素の発光素子に所望の値の電流を供給することができ、表示画像の輝度に勾配ができることを防止できる利点がある。
【図面の簡単な説明】
【０１８０】
【図１】一般的なアクティブマトリクス型有機ＥＬディスプレイ（表示装置）を示すブロック図である。
【図２】従来の画素回路の第１の構成例を示す回路図である。
【図３】従来の画素回路の第２の構成例を示す回路図である。
【図４】図３の回路の駆動方法を説明するためのタイミングチャートである。
【図５】オフセットキャンセルのタイミング例を示す図である。
【図６】本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第１の実施形態を示す回路図である。
【図７】第１の実施形態に係るアクティブマトリクス型有機ＥＬディスプレイの電源線関係の配線配置を示す図である。
【図８】第１の実施形態において、駆動線の駆動信号レベルと、走査線およびオートゼロ線の駆動信号レベルの設定条件を説明するための図である。
【図９】第１の実施形態において、第１の駆動回路としての第１のスキャンドライバにおける駆動信号の生成回路の構成例を示す回路図である。
【図１０】第１の実施形態において、第２の駆動回路としての第２のスキャンドライバにおける駆動信号の生成回路の構成例を示す回路図である。
【図１１】第１の実施形態において、第２の駆動回路としての第２のスキャンドライバにおける電圧ＶＤＤ２の生成回路の構成例を示す回路図である。
【図１２】本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第２の実施形態を示す回路図である。
【図１３】第２の実施形態において、駆動線の駆動信号レベルと、走査線およびオートゼロ線の駆動信号レベルの設定条件を説明するための図である。
【図１４】第２の実施形態において、第１の駆動回路としての第１のスキャンドライバにおける駆動信号の生成回路の構成例を示す回路図である。
【図１５】第２の実施形態において、第２の駆動回路としての第２のスキャンドライバにおける駆動信号の生成回路の構成例を示す回路図である。
【図１６】第２の実施形態において、第２の駆動回路としての第２のスキャンドライバにおける電圧ＶＳＳ２の生成回路の構成例を示す回路図である。
【図１７】本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第３の実施形態を示す回路図である。
【図１８】図１７の画素回路の駆動信号のレベル、並びに動作を説明するためのタイミングチャートである。
【図１９】本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第４の実施形態を示す回路図である。
【図２０】図１９の画素回路の駆動信号のレベル、並びに動作を説明するためのタイミングチャートである。
【図２１】本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第５の実施形態を示す回路図である。
【図２２】図２１の画素回路の駆動信号のレベル、並びに動作を説明するためのタイミングチャートである。
【図２３】本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第６の実施形態を示す回路図である。
【図２４】図２３の画素回路の駆動信号のレベル、並びに動作を説明するためのタイミングチャートである。
【図２５】本発明に係るアクティブマトリクス型有機ＥＬディスプレイ（表示装置）の第７の実施形態を示す回路図である。
【符号の説明】
【０１８１】
１００，１００Ａ〜１００Ｆ…アクティブマトリクス型有機ＥＬディスプレイ（表示装置）、１０１，１０１Ａ〜１０１Ｆ…画素回路、１０２，１０２Ａ〜１０２Ｆ…画素アレイ部、１０３…データドライバ（ＤＤＲＶ）、１０４，１０４Ａ〜１０４Ｆ…スキャンドライバ（ＳＤＲＶ１、第１の駆動回路）、１０５，１０５Ａ〜１０５Ｆ…スキャンドライバ（ＳＤＲＶ２、第２の駆動回路）、１１１，１２１，１３１，１４１…駆動トランジスタとしてのＴＦＴ、１１２〜１１５，１２２〜１２５，１３２〜１３５…スイッチとしてのＴＦＴ、Ｃ１１１，Ｃ１１２、Ｃ１２１，Ｃ１２２、Ｃ１３１，Ｃ１３２…キャパシタ、ＮＤ１１１〜ＮＤ１１３、ＮＤ１２１〜ＮＤ１２３、ＮＤ１３１〜ＮＤ１３３…ノード、ＶＣＣＬ…電源電位線、ＶＰＣＬ…プリチャージ電位線
【図１】
2006084682.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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