(57)【要約】【課題】リード動作時に漏洩電流を補償することができる相変化メモリ装置を提供することにある。【解決手段】ワードラインとビットラインの交差点に位置する複数個の相変化メモリセルと、リード動作時に設定されたリード電流を前記ビットラインと連結されたセンシングノードに供給するリード電流供給回路と、同一のビットラインに連結された前記メモリセルのうち選択されないメモリセルに流れる漏洩電流量をキャパシタに保持させた後に、リード動作時に前記保持された漏洩電流量による漏洩補償電流を生成して前記センシングノードに印加する漏洩補償回路と、前記漏洩補償電流が印加された前記センシングノードの電圧をセンシング基準電圧と比較して選択されたメモリセルに対するデータリード動作を行うセンスアンプ回路と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ワードラインとビットラインとの交差点に位置する複数個の相変化メモリセルと、
リード動作時に設定されたリード電流を前記ビットラインと連結されたセンシングノードに供給するリード電流供給回路と、
同一のビットラインに連結された前記メモリセルのうち選択されないメモリセルに流れる漏洩電流量をキャパシタに保持させた後、リード動作時に前記保持された漏洩電流量に応じた漏洩補償電流を生成して前記センシングノードに印加する漏洩補償回路と、
前記漏洩補償電流が印加された前記センシングノードの電圧をセンシング基準電圧と比較して選択されたメモリセルに対するデータリード動作を行うセンスアンプ回路と、
を備えることを特徴とする相変化半導体メモリ装置。
【請求項２】
前記漏洩補償回路は、前記漏洩電流量を検出する漏洩電流検出回路と、
検出された漏洩電流量をリード動作時に補償する漏洩電流供給回路と、
を備えることを特徴とする請求項１に記載の相変化半導体メモリ装置。
【請求項３】
前記漏洩電流検出回路は、キャパシタと、
漏洩検出信号に応じて前記漏洩電流量を前記キャパシタに伝達する第１トランジスタと、
ディスチャージ信号に応じて前記キャパシタをディスチャージする第２トランジスタと、を備えることを特徴とする請求項１に記載の相変化半導体メモリ装置。
【請求項４】
前記漏洩電流供給回路は、漏洩補償イネーブル信号に応じてオン／オフされる第３トランジスタと、
前記第１トランジスタに直列に連結され、前記キャパシタに保持された漏洩電流量に応じて前記漏洩補償電流を前記センシングノードに供給する第４トランジスタと、を備えることを特徴とする請求項２に記載の相変化半導体メモリ装置。
【請求項５】
前記センシングノードと前記ビットラインの間に前記ビットラインをクランピングするクランピング回路をさらに備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項６】
前記クランピング回路は前記相変化メモリセルのしきい電圧よりも低いＤＣ電圧を入力されることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
ワードラインとビットラインの交差点に連結された相変化メモリセルを複数で具備した相変化メモリ装置でのリード動作方法において、
選択されたメモリセルのビットラインにリード電流を印加する段階と、
前記ビットラインに連結されたメモリセルのうち選択されないメモリセルに対する漏洩電流を感知してキャパシタに保持させる段階と、
前記キャパシタに保持された漏洩電流量に対応する漏洩補償電流を生成しセンシングノードに印加する段階と、
前記漏洩補償電流が印加された前記センシングノードの電圧をセンシング基準電圧と比較して前記選択されたメモリセルに保持されたデータを読み出す段階と、を備えることを特徴とする相変化メモリ装置でのリード動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係るもので、特にリード動作時に漏洩電流を補償することができる相変化半導体メモリ装置に関する。
【背景技術】
【０００２】
ＰＲＡＭ（Phase Change Random Access Memory）は、加熱されてから冷却されると、２つの状態のうちの１つの状態に維持され、加熱及び冷却により何度も状態を変化させることができるカルコゲナイド合金（chalcogenide alloy）のような相変化物質から構成される。ここで、２つの状態とは、結晶（crystalline）状態及び非晶質（amorphous）状態を意味する。
【０００３】
相変化物質は、結晶状態での抵抗は低く、非晶質状態での抵抗は高い。ＰＲＡＭでは、抵抗値に従い論理値が０または１に決定される。結晶状態はセットまたは論理０に対応し、非晶質状態はリセットまたは論理１に対応する。
【０００４】
ＰＲＡＭの相変化物質を非晶質状態にするためには、相変化物質を抵抗熱により相変化物質の融点以上に加熱し、その後、速い速度で冷却すればよい。一方、相変化物質を結晶状態にするためには、相変化物質を一定時間の間に融点以下の温度に加熱すればよい。
【０００５】
相変化メモリの核心は、カルコゲナイドのような相変化物質である。相変化物質は、一般にＧＳＴ合金といわれるゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及びテルル（Ｔｅ）を含む。ＧＳＴ合金は、加熱及び冷却により非晶質状態（リセットまたは１）と結晶状態（セットまたは０）に速く変化可能な性質のため、メモリ装置に有用である。
【０００６】
非晶質状態で相変化物質は高い抵抗を有し、結晶状態で相変化物質は低い抵抗を有する。
【０００７】
相変化メモリセルは、上部電極、カルコゲナイド層、下部電極コンタクト、下部電極及びアクセストランジスタを備える。プログラミングされたセルを読み出す動作は、カルコゲナイド物質の抵抗を測定することにより行われる。ここで、プログラミングまたはライト動作というのは、メモリセルをリセット状態またはセット状態のうち１つの状態にして一定の論理値を保持させるようにする動作である。
【０００８】
メモリセルにデータを書き込む動作は、カルコゲナイドを融点以上に加熱させた後に速く冷却させて非晶質状態になるようにするか、或いは融点以下の温度で加熱した後に一定した時間の間にその温度を維持してから冷却させて結晶状態になるようにする。
【０００９】
図４Ａ及び図４Ｂは、２つの状態に従うメモリセルをそれぞれ説明する図である。
【００１０】
メモリセル１００は、相変化物質１４上に形成される伝導性の上部電極１２を備える。伝導性の下部電極コンタクト（ＢＥＣ）１６は、上部電極１２及び相変化物質１４を伝導性の下部電極１８と連結させる。
【００１１】
図４Ａを参照すると、メモリセル１００はセット状態または０状態である。この状態で相変化物質１４は結晶状態である。図４Ｂを参照すると、メモリセル１００はリセット状態または１状態である。この状態で相変化物質１４は非晶質状態である。
【００１２】
図４Ａ及び図４Ｂに示す構成は、ともにメモリセル１００を通じて流れる電流を制御するアクセストランジスタＮ２０を備える。メモリセル１００に電流が流れると、下部電極コンタクト１６は、相変化物質１４を加熱させて状態を変化させるヒーターとして動作する。
【００１３】
図５は図４のメモリセルの電気的回路構成を説明する図である。図５において、ワードラインＷＬはメモリセルの活性化を制御する。セルを通じて流れる電流ＩＣＥＬＬとビットラインＢＬは、メモリセルをプログラムするかまたはリードするために用いられる。
【００１４】
図６は相変化物質を備えるメモリセルのプログラミングを説明する図である。図６は、プログラミング方法に従い相変化物質をセット状態またはリセット状態にプログラミングするプログラミングパルスの時間と温度の関係を説明する。
【００１５】
曲線３５は、リセットパルスの時間−温度関係を示し、曲線３６はセットパルスの時間−温度関係を示している。図６の曲線３５を参照すると、相変化物質をリセット状態にするために相変化物質は融点Ｔｍ以上に加熱される。熱は短い時間の間のみ相変化物質に印加される。そして、相変化物質は速い速度で冷却される。図６の曲線３６を参照すると、相変化物質をセット状態にするために相変化物質は融点Ｔｍ以下の温度に加熱される。加熱される温度は、融点Ｔｍと結晶化Ｔｘ温度との間の値を有する。加熱される温度が一定の時間の間にわたって維持された後、相変化物質は冷却される。
【００１６】
図７は相変化物質の電流−電圧曲線を説明する図である。図７を参照すると、リード動作のためのリセット状態（１）、セット状態（３）、及びセットまたはリセット状態にプログラミングするための（２）の区間に分けられる。まず、メモリセルのリード動作をするために相変化物質に印加される電圧が相変化物質のしきい電圧Ｖｔｈよりも小さければならない。例えば、０．４Ｖｔｈ−０．６Ｖｔｈの範囲内で相変化物質にリード動作のためのリード電圧を印加する。このためにリード電流Ｉｒｅａｄがメモリセルのビットラインに印加される。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
然るに、同一のビットラインに連結されたメモリセルのうち選択されないメモリセルに漏洩電流が抜けて出ると、リード動作時に必要なリード電流が選択されたメモリセルに十分に供給されず、これはリードの誤動作を誘発させる。このような誤動作の可能性は、メモリ装置の集積度が高くなり且つ消費電力が低いほど、大きくなる。
【００１８】
そこで、リード動作時に漏洩電流を効率的に補償できるなら、相変化半導体メモリ装置の集積度が高くなるとともに消費電力が低くなるに従い、漏洩電流による誤動作を防止することができるようになる。
【００１９】
本発明の目的は、漏洩電流を考慮して相変化物質に印加されるリード電流の量を制御することができる半導体メモリ装置を提供することにある。
【００２０】
本発明の他の目的は、相変化メモリ装置での漏洩電流によるリード誤動作を最小化または防止することができる相変化メモリ装置及びリード動作時のリード電流印加方法を提供することにある。
【課題を解決するための手段】
【００２１】
このような目的を達成するために本発明の実施例による半導体メモリ装置は、ワードラインとビットラインの交差点に位置する複数個の相変化メモリセルと、リード動作時に設定されたリード電流を前記ビットラインと連結されたセンシングノードに供給するリード電流供給回路と、ビットラインに連結された前記メモリセルに流れる漏洩電流量をキャパシタに保持させた後に、リード動作時に前記保持された漏洩電流量に応じた漏洩補償電流を生成して前記センシングノードに印加する漏洩補償回路と、前記漏洩補償電流が印加された前記センシングノードの電圧をセンシング基準電圧と比較して選択されたメモリセルに対するデータリード動作を行うセンスアンプ回路と、を備える。
【００２２】
前記漏洩補償回路は前記漏洩電流量を検出する漏洩電流検出回路及び検出された漏洩電流量をリード動作時に補償する漏洩電流供給回路を備える。
【００２３】
前記漏洩電流検出回路はキャパシタ、漏洩検出回路に応じて前記漏洩電流量を前記キャパシタに伝達する第１トランジスタ、及びディスチャージ信号に応じて前記キャパシタをディスチャージする第２トランジスタをさらに備える。
【００２４】
前記漏洩電流供給回路は、漏洩補償イネーブル信号に応じてオン／オフされる第３トランジスタ及び前記第１トランジスタに直列に連結され、前記キャパシタに保持された漏洩電流量に応じて前記漏洩補償電流を前記センシングノードに供給する第４トランジスタを備える。
【００２５】
本発明の他の実施例による半導体メモリ装置は、ワードラインとビットラインの交差点に連結された相変化メモリセルを複数で具備した相変化メモリ装置でのリード動作において、選択されたメモリセルのビットラインにリード電流を印加する段階と、前記ビットラインに連結されたメモリセルのうち選択されないメモリセルに対する漏洩電流を感知してキャパシタに保持させる段階と、前記キャパシタに保持された漏洩電流量に対応する漏洩補償電流を生成しセンシングノードに印加する段階と、前記漏洩補償電流が印加された前記センシングノードの電圧をセンシング基準電圧と比較して前記選択されたメモリセルに保持されたデータを読み出す段階と、を備える。
【００２６】
前記半導体メモリ装置は相変化物質を備える相変化半導体メモリ装置である。
【発明の効果】
【００２７】
本発明による半導体メモリ装置は、リード動作時に必要に従い漏洩電流を補償して選択されたビットラインに供給することにより、漏洩電流による誤動作発生を抑制できるとの効果がある。
【発明を実施するための最良の形態】
【００２８】
以下、添付図を用いて本発明の好ましい実施形態を説明し、各図面に提示された同一の参照符号は同一の部材又は要素を示す。
【００２９】
図１は漏洩電流を補償する相変化半導体メモリ装置の構造を説明する図で、図２は図１の相変化半導体メモリ装置のリード動作タイミングを説明する図である。
【００３０】
図１及び図２を参照して本発明の実施形態の半導体メモリ装置の構成及び動作を説明する。ここで、半導体メモリ装置は、相変化物質を含む複数のメモリセルを具備する相変化メモリ装置である。
【００３１】
図１を参照すると、相変化半導体メモリ装置２００は、複数個の相変化メモリセル１００を備えるメモリアレイ、コラム選択回路１１０、クランピング回路１２０、プリチャージ回路１３０、リード電流供給回路１４０、漏洩補償回路１７０、及びセンスアンプ回路１８０を備える。漏洩補償回路１７０は、漏洩電流検出回路１５０及び漏洩電流供給回路１６０を備える。
【００３２】
相変化メモリセル１００は、例えば、図５に図示される相変化メモリセルと同一の構造を有しうるが、例えば、相変化可変抵抗素子ＲとアクセストランジスタＮ２０の位置が入れ替えられる場合もある。
【００３３】
コラム選択回路１１０は、コラムデコーダー（図示せず）から入力されるコラム選択信号Ｙに応じて対応するビットラインＢＬを選択する。
【００３４】
クランピング回路１２０は、図１に示すように、相変化物質のしきい電圧Ｖｔｈよりも低い電圧でビットラインＢＬをクランピングするためにクランピング信号を入力される。
【００３５】
プリチャージ回路１３０は、プリチャージ信号ＰＲＥＢに応じてセンシングノードｎｏｄｅ  Ａをプリチャージする。
【００３６】
リード電流供給回路１４０は、リード動作時に、設定されたリード電流を前記ビットラインと連結されたセンシングノードに供給する。
【００３７】
漏洩補償回路１７０は、漏洩検出信号ＰＤＥＴに応じて検出された漏洩電流量を電荷としてキャパシタＣ３０に保持させた後に、その保持させた漏洩電流量に応じた漏洩補償電流をセンシングノードｎｏｄｅ  Aに供給する。
【００３８】
センスアンプ回路１８０は、前記漏洩補償電流が供給されたセンシングノードｎｏｄｅ  Aの電圧をセンシング基準電圧ＶＲＥＦと比較して、選択されたメモリセルに対するデータリード動作を行う。図２を参照すると、相変化半導体メモリ装置２００の漏洩電流を補償するためにプリチャージ段階（１）、漏洩検出段階（２）、及び漏洩補償段階（３）を備える。
【００３９】
以下、プリチャージ段階（１）が具体的に説明される。リードコマンドＲＥｂが活性化され、コラム選択信号Ｙの活性化に応じてビットラインＢ／ＬとデータラインＤ／Ｌが連結される。予め定められた値を有するクランピング信号ＶＣＭＰに応じてデータラインＤ／Ｌが一定電圧でクランピングされる。プリチャージ信号ＰＲＥＢが活性化されると、センシングノードｎｏｄｅ  Aは電源電圧レベルＶＤＤでプリチャージされ、リード電流供給信号ＶＢＩＡＳに応じてリード電流ＩＲＥＡＤがセンシングノードｎｏｄｅ  Aに供給される。ディスチャージ信号ＰＤＩＳに応じてキャパシタＣ３０がディスチャージされる。
【００４０】
以下、漏洩検出段階（２）が具体的に説明される。プリチャージ信号ＰＲＥＢが非活性化されてプリチャージ回路１３０はディスエーブルされる。ディスチャージ信号ＰＤＩＳが非活性化され、漏洩検出信号ＰＤＥＴが活性化されて、キャパシタＣ３０に漏洩電流量が電荷として保持される。
【００４１】
以下、漏洩補償段階（３）が具体的に説明される。漏洩検出信号ＰＤＥＴが非活性化されて漏洩電流検出回路１５０がディスエーブルされる。ワードライン選択信号Ｗ／Ｌ（Ｎ）が活性化され、漏洩補償イネーブル信号ＰＬＣＥが活性化されて、キャパシタＣ３０に保持された漏洩電流量に対応する漏洩補償電流がトランジスタＰ６０を通してリード電流ｉ（ＲＥＡＤ）とともにセンシングノードｎｏｄｅ  Aを通じて選択された相変化メモリセルに供給される。
【００４２】
図３は本発明の一実施形態の相変化半導体メモリ装置のセット−リセット間のマージンを概念的に説明する図である。
【００４３】
本発明の一実施形態の相変化半導体メモリ装置２００は、選択されたメモリセルに対して、一定の値を有するリード電流ｉ（ＲＥＡＤ）とともに、選択されたビットラインＢ／Ｌの漏洩電流量が補償された漏洩補償電流（ＬＣＣ；Leakage compensation current）を印加する。従って、図３に示すように、セット（ＳＥＴ）抵抗とリセット（ＲＥＳＥＴ）抵抗との間のマージンΔＭが、本発明が適用された例（実線で示された（ａ）with LCC）では従来技術（点線で示された(b)without LCC）に対比して大きくなることがわかる。
【００４４】
本発明の実施形態では、アクセストランジスタと抵抗からなる相変化メモリセルを説明したが、本発明は、例えば、ダイオードと抵抗からなる相変化メモリセル（図示せず）と、相変化物質の一端が接地電圧に連結され、アクセストランジスタのゲートがワードラインに連結され、一端が相変化物質の他の一端に連結され、他端がビットラインに連結される相変化メモリセル（図示せず）にも適用できる。
【００４５】
以上、データラインＤ／Ｌ実施形態が明細書及び図面に開示された。ここで、特定な用語が使用されたが、これは単に本発明を説明するための目的として使用されたものに過ぎず、意味限定及び特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。そこで、本技術分野の通常の知識を有したものならば、これらから多様な変形及び均等な別の実施例も可能なのは理解できるだろう。従って、本発明の真の技術的保護範囲は添付の特許請求範囲の技術的思想により定めるべきである。
【図面の簡単な説明】
【００４６】
【図１】漏洩電流を補償する相変化半導体メモリ装置の構造を説明する図である。
【図２】図１の相変化半導体メモリ装置のリード動作タイミングを説明する図である。
【図３】本発明の実施形態の相変化半導体メモリ装置のセット−リセット間のマージンを概念的に説明する図である。
【図４Ａ】セット状態による相変化メモリセルを説明する図である。
【図４Ｂ】図４Ｂはリセット状態による相変化メモリセルを説明する図ある。
【図５】相変化メモリセルの電気的回路構成を説明する図である。
【図６】相変化物質を備えるメモリセルのプログラミングを説明する図である。
【図７】相変化物質の電流−電圧曲線を説明する図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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