(57)【要約】【課題】機械的破損の少ない基板内蔵用積層型チップキャパシタとこれを具備する印刷回路基板を提供する。【解決手段】本発明による基板内蔵用積層型チップキャパシタは、複数の誘電体層を積層して形成されたキャパシタ本体と、上記キャパシタ本体内に形成され、上記誘電体層らによって分離された複数の第１内部電極及び第２内部電極と、上記キャパシタ本体内に垂直に延長され、上記第１内部電極に連結された第１ビア及び上記第２内部電極に連結された第２ビアとを含む。上記第１ビア及び第２ビアが印刷回路基板の配線と連結され得るように、上記キャパシタ本体の上面に引き出され、上記第２ビアは上記チップキャパシタ本体の底面に引き出される。【選択図】図３
2006253649.tif 000002
【特許請求の範囲】
【請求項１】
複数の誘電体層を積層して形成されたキャパシタ本体と、
上記キャパシタ本体内に形成され、上記誘電体層らによって分離された複数の第１内部電極及び第２内部電極と、
上記キャパシタ本体内に垂直に延長され、上記第１内部電極に連結された第１ビア及び上記第２内部電極に連結された第２ビアとを含み、
上記第１ビアは上記キャパシタ本体の底面に引き出され、第２ビアは上記キャパシタ本体の上面に引き出されることを特徴とする基板内蔵用積層型チップキャパシタ。
【請求項２】
上記第１ビアの引出部は、
上記基板内蔵用積層型チップキャパシタが内蔵される印刷回路基板内に形成された下部導電層に連結され、
上記第２ビアの引出部は、
上記印刷回路基板内に形成された上部導電層に連結されることを特徴とする請求項１に記載の基板内蔵用積層型チップキャパシタ。
【請求項３】
上記第１内部電極及び第２内部電極それぞれには貫通孔が形成されており、
上記第１ビアは、上記第２内部電極の貫通孔の内周面と接触しないように上記第２内部電極の貫通孔を通過し、
上記第２ビアは上記第１内部電極の貫通孔の内周面と接触しないように上記第２内部電極の貫通孔を通過することを特徴とする請求項１に記載の基板内蔵用積層型チップキャパシタ。
【請求項４】
第２ビアが第１内部電極と連結されないように第１内部電極の一角部がカッティングされており、
第１ビアが第２内部電極と連結されないように第２内部電極の一角部がカッティングされていることを特徴とする請求項１に記載の基板内蔵用積層型チップキャパシタ。
【請求項５】
第２ビアが第１内部電極と連結されないように第１内部電極は一側にシフトされており、
第１ビアが第２内部電極と連結されないように第２内部電極は他側にシフトされていることを特徴とする請求項１に記載の基板内蔵用積層型チップキャパシタ。
【請求項６】
上記キャパシタ本体の上面及び底面に各々形成された上部外部電極と下部外部電極をさらに含み、
上記下部外部電極は上記第１ビアを通して上記第１内部電極と連結され、上記上部外部電極は上記第２ビアを通して上記第２内部電極と連結されることを特徴とする請求項１に記載の基板内蔵用積層型チップキャパシタ。
【請求項７】
上記第１ビアの引出部に形成された第１バンプと、上記第２ビアの引出部に形成された第２バンプをさらに含むことを特徴とする請求項１に記載の基板内蔵用積層型チップキャパシタ。
【請求項８】
上記第１ビアの引出部は上記下部導電層に直接連結され、上記第２ビアの引出部は上記上部導電層に直接連結されることを特徴とする請求項２に記載の基板内蔵用積層型チップキャパシタ。
【請求項９】
上記積層型チップキャパシタの横長さは０．４から２．０ｍｍであり、縦長さは０．４から２．０ｍｍであり、厚さは０．０５から１．０ｍｍであることを特徴とする請求項１に記載の基板内蔵用積層型チップキャパシタ。 
【請求項１０】
上記第１及び第２ビアの断面は円形であることを特徴とする請求項１に記載の基板内蔵用積層型チップキャパシタ。
【請求項１１】
上記第１及び第２ビアの断面の直径は５０から５００μｍであることを特徴とする請求項１０に記載の基板内蔵用積層型チップキャパシタ。
【請求項１２】
上記第１及び第２ビアの断面は長方形であることを特徴とする請求項１に記載の基板内蔵用積層型チップキャパシタ。
【請求項１３】
上記第１及び第２ビアの断面の横長さ及び縦長さは５０から５００μｍであることを特徴とする請求項１２に記載の基板内蔵用積層型チップキャパシタ。
【請求項１４】
コア基板と、
上記コア基板に内蔵され、水平に配列された複数の積層型チップキャパシタと、
上記複数の積層型チップキャパシタの上部及び下部にそれぞれ形成され、上記複数の積層型チップキャパシタを並列に連結させる上部導電層及び下部導電層とを含むことを特徴とする印刷回路基板。
【請求項１５】
上記積層型チップキャパシタ各々は、
複数の誘電体層を積層して形成されたキャパシタ本体と、
上記キャパシタ本体内に形成され、上記誘電体層らによって分離された複数の第１内部電極及び第２内部電極と、
上記キャパシタ本体内に垂直に延長され、上記第１内部電極に連結された第１ビア及び上記第２内部電極に連結された第２ビアとを含み、
上記第１ビアは上記キャパシタ本体の底面に引き出しされ、第２ビアは上記キャパシタ本体の上面に引き出しされることを特徴とする請求項１４に記載の印刷回路基板。
【請求項１６】
上記上部及び下部導電層は、導電性接着高分子層、導電性テープ、導電性エポキシ樹脂層、導電性ペースト層またはメッキ層であることを特徴とする請求項１４に記載の印刷回路基板。
【請求項１７】
上記積層型チップキャパシタは上記キャパシタ本体の上面及び底面にそれぞれ形成された上部外部電極と下部外部電極をさらに含み、
上記上部外部電極は上記上部導電層と直接連結され、上記下部外部電極は上記下部導電層と直接連結されることを特徴とする請求項１５に記載の印刷回路基板。
【請求項１８】
上記積層型チップキャパシタは上記第１ビアの引出部に形成された第１バンプと、上記第２ビアの引出部に形成された第２バンプとをさらに含み、上記第１バンプは上記下部導電層と直接連結され、上記第２バンプは上記上部導電層と直接連結されることを特徴とする請求項１５に記載の印刷回路基板。
【請求項１９】
上記第１ビアの引出部は上記下部導電層に直接連結され、上記第２ビアの引出部は上記上部導電層に直接連結されることを特徴とする請求項１５に記載の印刷回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層型チップキャパシタに関するもので、特に高信頼性を有する基板内蔵用積層型チップキャパシタ及びこれを具備する印刷回路基板に関するものである。
【背景技術】
【０００２】
電子回路が高密度化、固集積化されることによって印刷回路基板に実装される受動素子らの実装空間が足りなくなり、これを解決するために基板内に内蔵される部品、すなわち埋め込み素子(embedded device)を具現しようとする研究が進んできた。とりわけ、容量性部品に使用されるキャパシタを基板内部に内蔵する方案が多様に提示されている。基板内にキャパシタを内蔵する方法には、基板材料自体をキャパシタ用誘電体材料に使用し、銅配線などをキャパシタ用電極で使用する方法がある。さらに、基板内蔵用キャパシタを具現するための他の方案として、高誘電率の高分子シートや薄膜の誘電体を基板内部に形成して基板内蔵用キャパシタを形成する方法、及び積層型チップキャパシタを基板内に内蔵する方法などがある。
【０００３】
一般的に積層型チップキャパシタはセラミックス材質からなる複数個の誘電体層と該複数個の誘電体層の間に挿入された内部電極を具備する。このような積層型チップキャパシタを基板内部に配置させることにより、高い静電容量を有する基板内蔵用キャパシタを具現することができる。例えば、日本特許公開公報第２００２-１００８７５号には、コア基板(core substrate)内部に２端子積層型チップキャパシタを内蔵する技術が開示されている。上記日本特許出願に開示された基板内蔵用積層型チップキャパシタはキャパシタの左右側に形成された２つの外部電極を具備している。このような従来の技術によれば、キャパシタを基板に内蔵させるために通常薄い厚みを有する薄膜の積層型チップキャパシタを使用する。 
図１(ａ)及び図１(ｂ)は、基板内蔵用キャパシタに使用される従来の２端子積層型チップキャパシタを表す。図１(ａ)及び図１(ｂ)を参照すれば、積層型チップキャパシタ(１０)は、キャパシタの左右側に形成された２つの外部電極(１１、１３)と、誘電体からなるキャパシタ本体(１５)を含む。図１(ｂ)に示すように、このキャパシタ本体(１５)内部には、第１内部電極ら(２１)と第２内部電極(２３)らが互いに対向して配置されている。第１内部電極(２１)は一外部電極(１１)に連結され、第２内部電極(２３)は他の外部電極(１３)に連結され、両者は互いに異なる極性を表す。
【０００４】
こうした積層型チップキャパシタ(１０)を基板に内蔵するためには、積層型チップキャパシタ(１０)は薄い厚みを有しなければならない。このように積層型チップキャパシタ(１０)が薄い厚みを有する場合には、製造過程中に、あるいは製造された後キャパシタを取り扱う過程においてチッピング(chipping;欠け(５))あるいはクラック(crack；６))が生じやすい。このようなチッピングやクラックはキャパシタの信頼性を悪化させ、誤動作を引き起こす原因で作用することがあり得る。
【０００５】
図２(ａ)は、従来の積層型チップキャパシタ(１０)が内蔵された印刷回路基板(２０)を表す断面図である。図２(ａ)を参照すれば、印刷回路基板(２０)は上部積層板(３０)及び下部積層板(３５)とその間に介在されたコア基板(４０)を含む。コア基板に形成された溝(４１)内に上記積層型チップキャパシタ(１０)が配置されており、キャパシタ(１０)の外部電極(１１、１３)はそれぞれ導電性ビア(５１、５３)を通してパッド(６１、６３)と連結されている。
【０００６】
このような印刷回路基板(２０)を製造するためには、キャパシタ(１０)をコア基板(４０)内部に挿入した後、基板配線とキャパシタの外部電極(１１、１３)を連結するためにレーザーを利用して上部積層板(３０)及び下部積層板(４０)にビアホール(via hole)を開けなければならない。こうしたレーザー加工は印刷回路基板の製造コストを大変増加させる要因となる。また、積層型チップキャパシタ(１０)の大きさが小くなるほどレーザー加工の正確性が低くなり正確な位置にビアホールを整列させにくくなる。さらに、従来のキャパシタ(１０)が内蔵された印刷回路基板(２０)を製造する過程、またはその製造された印刷回路基板(２０)を取り扱う過程において基板(２０)がたわむようになると、基板内部のキャパシタ(１０)に機械的損傷が生じられる。すなわち、図２(ｂ)に示すように、基板(２０)がたわむ場合、薄膜のキャパシタ(１０)にはクラック(７０)が生じ易く、それによってキャパシタ(１０)割れの原因となる。
【特許文献１】日本特許公開公報第２００２-１００８７５号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上記した問題点を解決するためのものとして、その目的はチッピングやクラックの少ない高信頼性の基板内蔵用積層型チップキャパシタを提供することにある。
【０００８】
さらに、本発明の他の目的は基板内蔵用積層型チップキャパシタを具備する印刷回路基板として製造コストが節減され、キャパシタの機械的損傷を防止することができる高信頼性の印刷回路基板を提供することにある。
【課題を解決するための手段】
【０００９】
上述した技術的課題を成し遂げるために、本発明による基板内蔵用積層型チップキャパシタは、複数の誘電体層を積層して形成されたキャパシタ本体と、上記キャパシタ本体内に形成され、上記誘電体層らによって分離された複数の第１内部電極及び第２内部電極と、上記キャパシタ本体内に垂直に延長され、上記第１内部電極に連結された第１ビア及び上記第２内部電極に連結された第２ビアとを含む。上記第１及び第２ビアが印刷回路基板の配線と連結され得るように、第１ビアは上記キャパシタ本体の底面に引き出(led out)され、第２ビアは上記キャパシタ本体の上面に引き出される。
【００１０】
本発明によれば、上記第１ビアの引出部は、上記印刷回路基板(すなわち、上記キャパシタが内蔵される印刷回路基板)内に形成された下部導電層に連結され、上記第２ビアの引出部は上記印刷回路基板内に形成された上部導電層に連結される。
【００１１】
本発明の一実施形態によれば、上記第１内部電極及び第２内部電極には貫通孔が形成されている。この場合、上記第１ビアは上記第２内部電極の貫通孔の内周面と接触しないように上記第２内部電極の貫通孔を通過し、上記第２ビアは上記第１内部電極の貫通孔の内周面と接触しないように上記第１内部電極の貫通孔を通過する。また、上記第１ビアは上記第１内部電極の電極面と合い、上記第２ビアは上記第２内部電極の電極面と合う。このような貫通孔構造を具備することにより、上記第１内部電極は上記第１ビアのみに連結され、上記第２内部電極は第２内部電極のみ連結され得る。しかし、本発明が上記貫通孔によって制限されるわけではなく、上記内部電極は他の構造を有することも可能である。
【００１２】
本発明の一実施形態によれば、上記積層型チップキャパシタは上記キャパシタ本体の上面及び底面にそれぞれ形成された上部外部電極と下部外部電極をさらに含むことができる。上記下部外部電極は上記第１ビアを通して上記第１内部電極と連結され、上記上部外部電極は上記第２ビアを通して上記第２内部電極と連結される。
【００１３】
本発明の他の実施形態によれば、上記積層型チップキャパシタは上記第１ビアの引出部に形成された第１バンプと、上記第２ビアの引出部に形成された第２バンプをさらに含むことができる。これらのバンプは一種のキャパシタ端子の役割を果たすことができる。従って、この場合別途の外部電極がなくても上記バンプを通して内部電極らを印刷回路基板の配線構造と連結できるようになる。
【００１４】
本発明のさらに他の実施形態として、上記積層型チップキャパシタは外部電極、あるいはビア引出部のバンプを具備しないこともあり得る。この場合、上記第１及び第２ビアの引出部各々は、上記印刷回路基板内に形成された下部及び上部導電層に直接連結される。
【００１５】
本発明の好ましき実施形態によれば、上記積層型チップキャパシタは、横長さが０．４から２．０ｍｍであり、縦長さは０．４から２．０ｍｍであり、厚さは０．０５から１．０ｍｍの大きさを有する。このように横及び縦長さに対する厚みの比を十分に大きくすることにより、上記キャパシタは優れた機械的特性を表す。
【００１６】
本発明の一実施形態によれば、上記積層型チップキャパシタ内に形成された上記第１及び第２ビアの断面は円形であり得る。この場合、上記第１及び第２ビアの断面の直径は５０から５００μｍであることが好ましい。また、他の実施形態として、上記積層型チップキャパシタ内に形成された上記第１及び第２ビアの断面は長方形であることもあり得る。この場合、上記第１及び第２ビアの断面の横長さ及び縦長さは５０から５００μｍであることが好ましい。上記第１及び第２ビアの断面は三角形または六角形であることができ、その他に他の形状の断面であることもできる。
【００１７】
本発明の他の目的を成し遂げるために、本発明による印刷回路基板は、コア基板と、上記コア基板に内蔵され、水平に配列された複数の積層型チップキャパシタと、上記複数の積層型チップキャパシタの上部及び下部にそれぞれ形成されて、上記複数の積層型チップキャパシタを並列に連結させる上部導電層及び下部導電層とを含む。また、上記積層型チップキャパシタ各々は、複数の誘電体層を積層して形成されたキャパシタ本体と、上記キャパシタ本体内に形成されて、上記誘電体層らによって分離された複数の第１内部電極及び第２内部電極と、上記キャパシタ本体内に垂直に延長され、上記第１内部電極に連結された第１ビア及び上記第２内部電極に連結された第２ビアとを含む。また、第１ビアは上記キャパシタ本体の底面に引き出(led out)され、第２ビアは上記キャパシタ本体の上面に引き出される。
【００１８】
本発明によれば、上記上部及び下部導電層は、導電性接着高分子層、導電性テープ、導電性エポキシ樹脂層、導電性ペースト層またはメッキ層であり得る。
【００１９】
本発明の一実施形態によれば、上記積層型チップキャパシタは上記キャパシタ本体の上面及び底面にそれぞれ形成された上部外部電極と下部外部電極をさらに含み、上記上部外部電極は上記上部導電層と直接連結され、上記下部外部電極は上記下部導電層と直接連結される。
【００２０】
本発明の他の実施形態によれば、上記積層型チップキャパシタは上記第１ ビアの引出部に形成された第１バンプと、上記第２ビアの引出部に形成された第２バンプをさらに含むことができる。これらバンプは一種のキャパシタ端子の役割を果たすことができる。従って、この場合別途の外部電極がなくても上記バンプを通して内部電極らを印刷回路基板の配線構造と連結できるようになる。
【００２１】
本発明のさらに他の実施形態として、上記積層型チップキャパシタは外部電極あるいはビア引出部のバンプを具備しないこともあり得る。この場合、上記第１及び第２ビアの引出部各々は、上記印刷回路基板内に形成された下部及び上部導電層に直接連結される。
【００２２】
本発明によれば、印刷回路基板のたわみが生じるとしても、基板に内蔵されたキャパシタが損傷されないようにする方案を提供する。そのために、通常の薄膜積層型チップキャパシタ(図１(ａ)参照)より小さな水平長さを有する複数個の積層型チップキャパシタを印刷回路基板内に水平に配列し、該キャパシタらを並列に連結する。それによって、キャパシタの機械的損傷を防ぐことができ、高い静電容量を具現することが可能となる。 
また、従来の２端子積層型チップキャパシタ(図１(ａ)及び図１(ｂ)参照)と違って、印刷回路基板に内蔵されるキャパシタの端子はキャパシタの左右側面に形成されず、キャパシタの上下面に形成される(すなわち、積層型チップキャパシタは上部端子及び下部端子を具備する)。そのために積層型チップキャパシタの同一極性を有する内部電極らをビアを通して互いに連結させ、該ビアをキャパシタの上面または底面に引き出す。‘上記ビアの引出部自体'または‘引出部に形成されたバンプ'あるいは‘引出部と連結された上部及び下部外部電極'は積層型チップキャパシタの上部及び下部端子を形成する。
【００２３】
水平に配列された上記複数の積層型チップキャパシタの上部及び下部端子らは印刷回路基板に形成された上部導電層及び下部導電層に直接連結される。それによって、基板配線とキャパシタ端子を連結するために積層板(図１(ｂ)の図面符号３０及び３５参照)にビアホールを開ける必要がなくなり、(上記ビアホールを開けるためのレーザー加工が要しないので) 印刷回路基板の製造コストが大きく節減される。
【発明の効果】
【００２４】
本発明によれば、キャパシタ内部に形成されたビアを使用して上下構造の端子を具備することにより、基板内蔵用積層型チップキャパシタはチッピングやクラックなどの機械的損傷が少ない。また、減少された水平長さを有する複数の積層型チップキャパシタを水平に配列して並列連結させることにより、 印刷回路基板がたわむ場合にもその基板に内蔵された上記キャパシタの機械的損傷を防止することが可能となる。また、複数個の積層型チップキャパシタを並列連結させることにより高い静電容量を具現することが可能となる。さらに、基板内蔵用積層型チップキャパシタの端子と基板配線を連結するための別途のビアホール形成工程を要しないので、レーザー加工時の整列不良が発生する余地がなく、印刷回路基板の製造コストを節減することが可能となる。
【発明を実施するための最良の形態】
【００２５】
以下、添付の図を参照に本発明の実施形態を説明する。しかし、本発明の実施形態は様々な他の形態に変形されることが可能で、本発明の範囲が以下説明する実施形態に限定されるわけではない。本発明の実施形態は当業界において平均的な知識を有する者に対し本発明をより完全に説明するため提供されるものである。したがって、図における要素の形状及び大きさなどはより明確な説明のために誇張されることもあり、図において同一符号で示される要素は同一要素である。
【００２６】
図３(ａ)は、本発明の一実施形態による基板内蔵用積層型チップキャパシタの斜視図であり、図３(ｂ)は図３(ａ)のキャパシタをＸＸ'ラインに沿って切った断面図である。図３(ａ)及び図３(ｂ)を参照すれば、本実施形態による基板内蔵用積層型チップキャパシタ(１００)は、キャパシタ本体(１０５)、本体(１０５)上面に形成された上部外部電極(１０１)、及び本体(１０５)底面に形成された下部外部電極(１０２)を含む。上記キャパシタ本体(１０５)は複数の誘電体層（図４の図面符号５１、５２参照）を積層して形成されたものである。
【００２７】
図３(ｂ)に示すように、キャパシタ本体(１０５)の内部には誘電体層(５１、５２)によって分離された複数の第１内部電極(１０３)と第２内部電極(１０４)が交互に積層されている。第１内部電極(１０３)が第２内部電極(１０４)は互いに異なる極性を有する。また、キャパシタ本体(１０５)内には垂直に延長された第１ビア(１１３)及び第２ビア(１１４)が形成されている。第１内部電極ら(１０３)は第１ビア(１１３)に連結され、第２内部電極ら(１０４)は第２ビア(１１４)に連結される。上記ビア(１１３、１１４)は導電体となっている。第１ビア(１１３)はキャパシタ本体(１０５)の底面に引き出され、第２ビア(１１４)はキャパシタ本体(１０５)の上面に引き出される。第１ビア(１１３)の引出部は下部外部電極(１０２)と接触連結され、第２ビア(１１４)の引出部は上部外部電極(１０１)と接触連結される。このような構造のビアを具備することにより、キャパシタ(１００)は上下構造(top-bottom structure)の外部端子が具現できるようになる。
【００２８】
図４ａは、上記積層型チップキャパシタ(１００)内に配置された内部電極(１０３、１０４)の形状を表す平面図である。図４ａを参照すれば、誘電体層(５１、５２)上にそれぞれ第１内部電極(１０３)及び第２内部電極(１０４)が形成されている。各々の内部電極(１０３、１０４)には貫通孔(６１、６２)が形成されている。第１ビア(１１３)は第２内部電極(１０４)に形成された貫通孔(６２)を通過するが、貫通孔(６２)の内周面には接触しない。また、第１ビア(１１３)は第１内部電極(１０３)の電極面と合って連結される。図４ａにおいて、第１内部電極(１０３)の電極面に図示された点線部分は、第１内部電極(１０３)が第１ビア(１１３)と合って連結される部分を表す。それによって、第１ビア(１１３)は第１内部電極(１０３)のみに連結され第２内部電極(１０４)には連結されない。同様な方式で、第２ビア(１１４)は、第２内部電極(１０４)のみに連結され第１内部電極(１０３)には連結されない。それによって、第１内部電極(１０３)と第２内部電極(１０４)には互いに異なる極性の電圧を供給することが可能となる。本実施形態では、内部電極に貫通孔が形成されているが、本発明はこれに限定されず、他の構造の内部電極を採用することも可能である。例えば、図４ｂまたは図４ｃに示すような内部電極構造を使用することも可能である。
【００２９】
図４ｂを参照すれば、誘電体層(５１、５２)上にはカッティングされた角部を有する第１内部電極(２０３)及び第２内部電極(２０４)がそれぞれ形成されている。第２ビア(２１４)が第１内部電極(２０３)と連結されないように第１内部電極(２０３)の一角部はカッティング(cutting out)されている。それによって、第１内部電極(２０３)は第１ビア(２１３)のみに連結され第２ビア(２１４)には連結されない。同じく、第２内部電極(２０４)の一角部もカッティングされ、第２内部電極(２０４)は第２ビア(２１４)のみに連結され第１ビア(２１３)には連結されない。それによって、第１内部電極(２０３)と第２内部電極(２０４)には互いに異なる極性の電圧を供給することが可能となる。
【００３０】
図４ｃを参照すれば、誘電体層(５１、５２)上には左右で交互にシフト(shift)された第１内部電極(３０３)と第２内部電極(３０４)がそれぞれ形成されている。第２ビア(３１４)が第１内部電極(３０３)と連結されないように第１内部電極(３０３)は一側にシフトされている。それによって、第１内部電極(３０３)は第１ビア(３１３)のみに連結され第２ビア(３１４)には連結されない。第２内部電極(３０４)は他側にシフトされ、第２ビア(３１４)のみに連結され第１ビア(３１３)には連結されない。それによって、第１内部電極(３０３)と第２内部電極(３０４)には互いに異なる極性の電圧を供給できるようになる。
【００３１】
上記キャパシタ(１００)は、従来の基板内蔵用積層型チップキャパシタ(図１(ａ)参照)と違って、厚さに対する水平長さの比が小さい。好ましくは、上記積層型チップキャパシタ(１００)は、横長さが０．４から２．０ｍｍであり、縦長さが０．４から２．０ｍｍであり、厚さが０．０５から１．０ｍｍの大きさを有する。このように厚さに対する水平長さ(横及び縦長さ)の比を十分に小さくすることにより、印刷回路基板がたわむとしても基板に内蔵されたキャパシタ(１００)には損傷が発生されない。また、キャパシタ自体の大きさ(特に水平長さ)が小さいので、積層型チップキャパシタを製造する過程あるいはこれを取り扱う過程において発生され得るチッピングやクラックの可能性を減少させる。このように小さなサイズによって発生される静電容量の減少は、後述するように、複数個のキャパシタ(１００)を並列に連結させることにより克服できる。
【００３２】
図４ａ乃至図４ｃを参照すれば、上記第１及び第２ビア(１１３、１１４)の断面は円形で形成されている。この場合、上記ビア(１１３、１１４)の断面の直径は５０から５００μｍであることが好ましい。しかし、他の方案として、第１及び第２ビアの断面は長方形であることもできる。ビアの断面の形状が長方形である場合、第１及び第２ビアの断面の横長さ及び縦長さは５０から５００μｍであることが好ましい。その他にも、第１及び第２ビアの断面は三角形または六角形であることもできる。本発明がビア断面の形状によって制限されるものではない。
【００３３】
以下、本発明による基板内蔵用積層型チップキャパシタを含む印刷回路基板について説明する。図５は、本発明の一実施形態による印刷回路基板の分解斜視図であり、図６は図５の印刷回路基板の概略的な断面図である。図５及び図６を参照すれば、印刷回路基板(５００)は、複数個の積層型チップキャパシタ(１００)を内部に含んでいる。印刷回路基板(５００)に内蔵されたキャパシタ(１００)の構造は予め説明した通りである。(図３及び図４ａ乃至図４ｃ参照)。
【００３４】
図５及び図６に示すように、印刷回路基板(５００)はキャパシタ内蔵用溝が形成されているコア基板(１４０)を含む。コア基板(１４０)上面及び下面にはそれぞれ上部積層板(１３０)及び下部積層板(１３５)が積層されている。コア基板(１４０)に形成された溝内には複数個の積層型チップキャパシタ(１００)が水平に配列されている。また、水平に配列されている積層型チップキャパシタの上面及び下面にはそれぞれ上部導電層(１１０)及び下部導電層(１２０)が形成されている。上記上部及び下部導電層(１１０、１２０)には、導電性接着高分子層、導電性テープ、導電性エポキシ樹脂層、導電性ペースト層またはメッキ層を使用することができる。上記上部及び下部導電層(１１０、１２０)に使用され得る導電性テープには異方性導電性テープ(anisotropic conductive tape) またはカーボンテープ(carbon tape) などがある。
【００３５】
上記上部導電層(１１０)及び下部導電層(１２０)は水平に配列されたキャパシタ(１００)を互いに並列連結させる役割をする。すなわち、キャパシタ(１００)の上部外部電極(１０１)は上部導電層(１１０)と接触連結され、下部外部電極(１０２)は下部導電層(１２０)と接触連結される。上記上部導電層(１１０)及び下部導電層(１２０)はそれぞれ印刷回路基板(５００)に形成された配線構造(図示せず)と連結されてキャパシタ(１００)に電圧を認可するようになる。
【００３６】
このように、上下構造の端子（terminals of top-bottom structure）を有する小さな大きさの複数個キャパシタ(１００)を上下部導電層(１１０、１２０)に互いに並列連結することにより、十分な静電容量(capacitance)を具現することが可能であるだけでなく、印刷回路基板(５００)がたわむとしてもキャパシタ(１００)の損傷を防止することが可能となる。
【００３７】
本発明によれば、基板内蔵用積層型チップキャパシタの端子は様々な異なる方式で具現され得る。言い換えれば、前述したような上下部外部電極を採用しなくても上下構造のキャパシタ端子を具現することができる。このような例が図７及び図９に示されている。
【００３８】
図７は、本発明の他の実施形態による基板内蔵用積層型チップキャパシタの断面図である。図７を参照すれば、積層型チップキャパシタ(２００)は上下部に外部電極を具備しない。代りに、ビア(１１３、１１４)の引出部(１１３ａ、１１４ａ)自体がキャパシタ(２００)の外部端子の役割を果たす。キャパシタの残り他の構成要素は前述した通りである。こうした基板内蔵用積層型チップキャパシタ(２００)を採用して製造された印刷回路基板(６００)が図８に示されている。
【００３９】
図８を参照すれば、水平に配列された複数の積層型チップキャパシタ(２００)は、別途の外部電極なしに上部及び下部導電層(１１０、１２０)を通して互いに連結されている。すなわち、下部導電層(１２０)に第１ビア(１１３)の引出部(１１３ａ)が直接接触連結され、上部導電層(１１０)に第２ビア(１１４)の引出部(１１４ａ)が直接接触連結される。それによって複数の積層型チップキャパシタ(２００)は互いに並列に連結されて高い静電容量を具現することが可能となる。
【００４０】
さらに他の方案として、図９に示すように基板内蔵用積層型チップキャパシタ(３００)はビア(１１２、１１３)の引出部にバンプ(１１３ｂ、１１４ｂ)を具備することもできる。キャパシタ(３００)が印刷回路基板に内蔵される場合、このようなバンプ(１１３ｂ、１１４ｂ)は上下部導電層に直接接触連結される。このようなバンプ(１１３ｂ、１１４ｂ)を具備した積層型チップキャパシタ(３００)を採用して製造された印刷回路基板(７００)が図１０に示されている。
【００４１】
図１０を参照すれば、水平に配列された複数の積層型チップキャパシタドル(３００)は、別途の外部電極なしに上部及び下部導電層(１１０、１２０)を通して互いに連結されている。すなわち、下部導電層(１２０)に第１ビア(１１３)のバンプ(１１３ｂ)が直接接触連結され、上部導電層(１１０)に第２ビア(１１４)のバンプ(１１４ｂ)が直接接触連結される。それによって複数の積層型チップキャパシタ(３００)は互いに並列に連結され高い静電容量を具現することが可能となる。
【００４２】
本発明は上述した実施形態及び添付の図に限定されるものではなく、添付の請求範囲により限定されるもので、請求範囲に記載された本発明の技術的思想を外れない範囲内において多様な形態の置換、変形及び変更が可能であることは当技術分野において通常の知識を有する者にとっては自明である。
【図面の簡単な説明】
【００４３】
【図１】図１(ａ)は従来の基板内蔵用積層型チップキャパシタの斜視図で、図１(ｂ)は図１(ａ)のキャパシタをＡＡ'ラインに沿って切った断面図である。
【図２】図２(ａ)は従来の印刷回路基板の概略的な断面図で、図２(ｂ)は図２(ａ)の印刷回路基板の問題点を説明するための概略的な断面図である。
【図３】図３(ａ)は本発明の一実施形態による基板内蔵用積層型チップキャパシタの斜視図で、図３(ｂ)は図３(ａ)のキャパシタをＸＸ'ラインに沿って切った断面図である。
【図４ａ】本発明の種々の実施形態による基板内蔵用積層型チップキャパシタの内部電極の形状を示す平面図である。
【図４ｂ】本発明の種々の実施形態による基板内蔵用積層型チップキャパシタの内部電極の形状を示す平面図である。
【図４ｃ】本発明の種々の実施形態による基板内蔵用積層型チップキャパシタの内部電極の形状を示す平面図である。
【図５】本発明の一実施形態による印刷回路基板の分解斜視図である。
【図６】図５の印刷回路基板の概略的な断面図である。
【図７】本発明の他の実施形態による基板内蔵用積層型チップキャパシタの断面図である。
【図８】本発明の他の実施形態による印刷回路基板の概略的な断面図である。
【図９】本発明のさらに他の実施形態による基板内蔵用積層型チップキャパシタの断面図である。
【図１０】本発明のさらに他の実施形態による印刷回路基板の概略的な断面図である。
【符号の説明】
【００４４】
１０１ 上部外部電極
１０２ 下部外部電極
１０３ 第１内部電極
１０４ 第２内部電極
１１３ 第１ビア
１１４ 第２ビア
１１０ 上部導電層
１２０ 下部導電層
１３０ 上部積層板
１３５ 下部積層板
１４０ コア基板
５００、６００、７００ 印刷回路基板
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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