(57)【要約】【課題】  サイドウォール型メモリセルで構成されたメモリセルアレイを備え、且つ、フラッシュメモリと同等にブロック消去が可能な不揮発性半導体記憶装置を提供する。【解決手段】  ＭＯＳＦＥＴ構造を有し、ゲート電極の両側に電荷保持機能を有するメモリ機能体を備えたサイドウォール型メモリセルをマトリクス状に配列したメモリセルアレイ１００を複数備えてなる不揮発性半導体記憶装置であって、メモリセルアレイ１００が、複数のセクタ１０１に分割して構成され、メモリセルアレイ１００の１つが一括消去される場合に、一括消去の対象となるメモリセルアレイを構成する複数のセクタの中から、複数回に分けて同時に所定数または前記所定数以下のセクタを順次選択するセクタ選択回路１０５と、一括消去の実行時に、セクタ選択手段１０５が同時に選択したセクタに対し、消去用の所定電圧を印加する消去電圧印加回路１０６，１０７を備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側または一方側に形成された電荷を保持する機能を有するメモリ機能体からなるサイドウォール型メモリセルを行方向及び列方向にマトリクス状に複数配列してなるメモリセルアレイを複数備えてなる不揮発性半導体記憶装置であって、
前記メモリセルアレイが、複数のセクタに分割して構成され、
前記メモリセルアレイの１つが一括消去される場合に、一括消去の対象となる前記メモリセルアレイを構成する前記複数のセクタの中から、複数回に分けて同時に所定数または前記所定数以下の前記セクタを順次選択するセクタ選択回路と、
前記一括消去の実行時に、前記セクタ選択手段が同時に選択した前記セクタに対し、消去用の所定電圧を印加する消去電圧印加回路を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記消去用の所定電圧を発生する消去電圧発生回路の電流供給能力を検出する電流供給能力検出回路を備え、
前記セクタ選択回路は、前記電流供給能力検出回路が検出した前記電流供給能力に応じて、同時に選択される前記セクタの最大数が可変に構成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記電流供給能力検出回路は、前記消去電圧発生回路に供給される電源電圧に基づいて前記電流供給能力を検出することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記セクタ選択回路は、アドレス信号または内部レジスタの出力信号に応じて同時に選択する前記セクタを決定することを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルアレイが、複数のセクタに均等に分割して構成されていることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記消去電圧印加回路によって前記消去用の所定電圧を印加された前記セクタに対して各別に前記セクタ内の全ての前記メモリセルが消去されたか否かを検証するベリファイ処理を実行する消去ベリファイ回路を備え、
前記ベリファイ処理で前記セクタ内の１以上の前記メモリセルが消去されていない未消去セクタが１以上検出された場合に、前記セクタ選択回路が、検出された前記未消去セクタを、同時に前記所定数を上限として順次選択し、前記消去電圧印加回路が、前記セクタ選択手段が同時に選択した前記セクタに対し、前記消去用の所定電圧を再度印加することを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記消去ベリファイ回路は、前記消去電圧印加回路によって前記消去用の所定電圧を再度印加された前記セクタに対して各別に前記ベリファイ処理を実行することを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記セクタ毎に前記ベリファイ処理の結果を記憶する内部レジスタを備え、
前記消去ベリファイ回路は、前記セクタ毎の前記ベリファイ処理の結果を前記内部レジスタの対応個所に夫々記憶し、
前記セクタ選択手段は、前記内部レジスタの出力に基づいて前記未消去セクタを順次選択することを特徴とする請求項６または７に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側または一方側に形成された電荷を保持する機能を有するメモリ機能体からなるサイドウォール型メモリセルを行方向及び列方向にマトリクス状に複数配列してなり、外部入力に応じて記憶データを一括して消去可能なメモリセルアレイを１または複数備えてなる不揮発性半導体記憶装置に関し、より詳細には、当該の不揮発性半導体記憶装置の消去方法に関する。
【背景技術】
【０００２】
一般的な電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）は、電気的に絶縁されたフローティングゲートを有する金属−酸化膜−半導体（ＭＯＳ）構造のメモリセルを使用している。この場合、情報はフローティングゲート内に蓄積される電荷の多寡によってメモリセルに記憶される。従来のＥＰＲＯＭの１つに、フラッシュメモリがある。代表的なフラッシュメモリは、標準的なＥＰＲＯＭと同様のメモリセルアレイ構造を有しており、メモリセルアレイは列及び行で構成されている。各メモリセルは、ワード線とビット線の交点に配置されている。各ワード線は、１つの行における複数のメモリセルの制御ゲートに接続し、各ビット線は、１つの列における複数のメモリセルのドレインに接続している。全メモリセルのソースは共通ソース線に接続している。フラッシュメモリは、ユーザーによりプログラム可能で、一旦プログラムされると消去されるまでプログラムされたデータを保持する。また、フラッシュメモリにおけるメモリセルアレイ内の全メモリセルのソースに対して消去電圧を同時に印加して、メモリセルアレイ全体を消去することができる。フラッシュメモリは、消去後、新しいデータで再プログラムされる。
【０００３】
従来のフラッシュメモリ構造の欠点の１つは、メモリセルアレイの消去特性にある。メモリセルアレイに記憶されたプログラムコードまたはデータの変更が求められた場合、たとえ僅かな変更の場合でも、メモリセルアレイ全体を消去して、全プログラムコードまたはデータを当該メモリセルアレイに書き換えなければならない点にある。
【０００４】
かかる欠点を解決するため、従来のフラッシュメモリにおいて、メモリセルアレイを複数ブロックに再構成して、消去対象の１つのブロックにおける全メモリセルのソースのみに対して消去電圧を印加できるようして当該ブロックだけを消去する消去方法がある。このブロック消去法により、全メモリセルアレイを消去するのではなく、メモリセルアレイの１ブロックだけを消去することができる。例えば、下記の特許文献１において、上述のようにブロック分割され、各別にブロック消去可能な構成の不揮発性半導体記憶装置が開示されている。
【０００５】
現在、不揮発性半導体記憶装置全体に占めるフラッシュメモリの市場規模が大きいため、フラッシュメモリと互換性のある不揮発性半導体記憶装置も多数開発されている。その中の１つにサイドウォールメモリがある。サイドウォールメモリは、１つのメモリセルに２ビットのデータを記憶できるマルチビットメモリであり、メモリセルのサイズもフラッシュメモリより小さいことから高集積化に都合がよい。また、ロジックプロセス（ロジック回路用の製造プロセス）を基本としているため、製造コストがフラッシュメモリに比較して低いことが特徴として挙げられる。このサイドウォールメモリで採用されるサイドウォール型メモリセルについて、図３を参照して説明する。
【０００６】
サイドウォール型メモリセルは、Ｐ型半導体基板上２１１に形成されたゲート絶縁膜２１４を介してゲート電極２１７が形成されている。ゲート電極２１７の両側であって、Ｐ型半導体基板上２１１に、夫々ソース領域またはドレイン領域として機能するＮ型の拡散領域２１２、２１３が形成されている。拡散領域２１２、２１３は、オフセット構造を有している。即ち、拡散領域２１２、２１３はゲート電極下の領域には達しておらず、電荷保持膜下のオフセット領域２７１がチャネル領域の一部を構成している。ゲート電極２１７の側面には、電荷を保持するトラップ準位を有し電荷保持膜となるシリコン窒化膜２４２が、シリコン酸化膜２４１、２４３に挟まれてＯＮＯ構造のサイドウォールとして配置されており、夫々実際に電荷を保持するメモリ機能部となっている。ここで、メモリ機能部とは、メモリ機能体または電荷保持膜のうちで書き換え動作により実際に電荷が蓄積される部分を指す。
【０００７】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３と夫々オーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。
【０００８】
ここで、構造上から言えることは、過剰消去が起きないということが特徴として挙げられる。過剰消去とは、本来制御したい閾値電圧の下限より更に閾値電圧が低くなる状態のことであり、例えばＮＯＲ型フラッシュメモリの場合は、過剰消去により０Ｖ以下の閾値電圧になることもある。閾値電圧が０Ｖ以下になった場合には、ＮＯＲ型フラッシュメモリの制御ゲートに正電圧を印加しなくとも、ソース・ドレイン間に電位差を与えるだけで電流が流れるため、制御ゲートに正規の正電圧が印加され選択されたメモリセルの電流を読み取って読み出し動作を行っているのか、過剰消去された非選択メモリセルの電流を読み取って読み出し動作しているのかの区別が困難となり、出力されるデータの信頼性は低くなる。
【０００９】
ここで、閾値電圧の制御について言及する。フラッシュメモリはフローティングゲートに注入された電荷（電子）の蓄積量に従って情報を記憶している。具体的にはフローティングゲートに電子が多く注入されている状態においては、チャネル領域には反転層が形成されにくく、このためメモリセルの閾値電圧は高くなる。一方、フローティングゲートから電子が放出されている状態では、チャネル領域には反転層が形成されやすく、このメモリセルの閾値電圧は低くなる。つまり、フラッシュメモリでは、蓄積されている電子の数によってチャネルの形成に直接影響を与える。しかしながら、サイドウォールメモリの場合では、上述したように、Ｐ型半導体基板上２１１に形成されたゲート絶縁膜２１４を介してゲート電極２１７が形成されており、これは通常のＮ型ＭＯＳＦＥＴと同じ構造を有している。このことは、仮に、サイドウォール型メモリセルのメモリ機能部に電子が過剰に注入されたとしても、Ｎ型ＭＯＳＦＥＴの閾値電圧分は最低限保障されることを意味するため、閾値電圧が０Ｖ以下になることはない。これがサイドウォールメモリで過剰消去が発生しない理由であり、ＮＯＲ型フラッシュメモリにおいて過剰消去対策として導入されているプリコンディション処理やポストコンディション処理といった複雑な消去シーケンス処理をサイドウォールメモリでは必要としない。尚、プリコンディション処理とは、消去対象メモリセルの消去前の閾値電圧のバラツキを揃えるための消去前のプログラム処理のことで、消去前の閾値電圧の低いメモリセルが過剰消去されるのを防止するための処理である。また、ポストコンディション処理とは、消去後に閾値電圧が他のメモリセルより低目の過剰消去気味のメモリセルに対して弱いプログラム処理により、閾値電圧を上げる処理である。
【００１０】
ところで、フラッシュメモリからの置き換えを可能とする不揮発性半導体記憶装置にとって、フラッシュメモリの仕様を継承することが望まれる。これは、当該置き換えにより、フラッシュメモリを搭載しているシステム側の設計に変更が伴わないようにするためである。例えば、一般的に普及しているフラッシュメモリでは、上述のブロック消去機能を基本的に具備しているため、サイドウォールメモリにおいても当該ブロック消去機能を有していることが望まれ、また、フラッシュメモリからの置き換えを狙う以上、フラッシュメモリ以上の性能、即ち高速に消去可能であることが要求される。
【００１１】
しかしながら、サイドウォール型メモリセルでは、メモリ機能体２６１、２６２の何れに対して情報をプログラム、消去、或いは、読み出しを行うかの選択は、チャネル領域に印加される電界方向によって決定されるため、拡散領域２１２、２１３の何れがメモリセルのソース或いはドレインとなるかは可換である。従って、サイドウォールメモリでは、フラッシュメモリのように各メモリセルのソースを共通ソース線に接続してブロック単位で消去する必然性はなく、また、後述するように消費電力の観点からも現実的ではない。
【特許文献１】特開平６−２１５５８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
サイドウォールメモリでは、バンド間トンネリングを利用したホットホール注入によりメモリセルの消去を行っている。バンド間トンネリングを誘発するために、基板とドレイン間のＰＮ接合に高い逆方向電圧を印加し、更に、ゲートに負電圧を印加することによりＰＮ接合の急峻さを更に大きくしている。つまり、サイドウォール型メモリセルの消去は、本質的にＰＮ接合の降伏を利用している。このため、サイドウォール型メモリセルを消去する際にメモリセルから流れる電流（消去電流）が、フラッシュメモリに比べて大きくなる。具体的には、１つのメモリセル当たり１００ｎＡ程度の電流が流れる。
【００１３】
ここで、フラッシュメモリのようにブロック全体を一括で同時に消去する場合を考える。１ブロック内のメモリセル数が、例えば、５１２Ｋ（５１２×１０２４）の場合を想定する。尚、メモリセル当たり２ビットの記憶容量であるから、１ブロックでは１Ｍビットの記憶容量となる。５１２Ｋ個のメモリセルの夫々において、１００ｎＡの電流が流れたとすると、１ブロック全体では、約５０ｍＡの電流が消去のために要することを意味する。従って、消去用の電圧を供給する電圧供給回路（例えばチャージポンプ回路）の電流供給能力を増大させる、電流増による電圧降下を考慮して供給電圧を高くする、或いは、電圧降下の生じる選択トランジスタのトランジスタサイズを大きくする等の対処が必要である。これらは、消費電流の増加、チップ面積の増加の要因となり問題である。
【００１４】
また、現実的には、一般的なフラッシュメモリでチャージポンプ回路の電流供給能力が最小時に１ｍＡ程度であることを考慮すると、５０ｍＡの消去電流を賄うことが如何に大きな課題となるかが分かる。つまり、サイドウォールメモリでは、フラッシュメモリのように高集積化を実現した場合、フラッシュメモリと同等のブロック消去動作が実用上できないという問題があった。そこで、フラッシュメモリ並みの高集積度を維持しつつ、サイドウォールメモリをブロック消去するための手法が必要となる。また、フラッシュメモリの置き換えである以上、フラッシュメモリ以上の高速消去である必要がある。
【００１５】
本発明は、上記問題点に鑑みてなされたもので、その目的は、サイドウォール型メモリセルで構成されたメモリセルアレイを備え、且つ、フラッシュメモリと同等にブロック消去が可能な不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側または一方側に形成された電荷を保持する機能を有するメモリ機能体からなるサイドウォール型メモリセルを行方向及び列方向にマトリクス状に複数配列してなるメモリセルアレイを複数備えてなる不揮発性半導体記憶装置であって、前記メモリセルアレイが、複数のセクタに分割して構成され、前記メモリセルアレイの１つが一括消去される場合に、一括消去の対象となる前記メモリセルアレイを構成する前記複数のセクタの中から、複数回に分けて同時に所定数または前記所定数以下の前記セクタを順次選択するセクタ選択回路と、前記一括消去の実行時に、前記セクタ選択手段が同時に選択した前記セクタに対し、消去用の所定電圧を印加する消去電圧印加回路を備えることを特徴とする。
【００１７】
上記特徴により、メモリセルアレイを消去単位とする一括消去（ブロック消去）が、１または複数のセクタ毎に時分割で消去することで実現できるため、メモリセルアレイサイズが大きくても同時に消去するセクタサイズ（同時に消去する各セクタのメモリセル数の合計）を所定数に制限することで、同時に供給すべき消去電流を抑制でき、ブロック消去単位が大容量でも従来のフラッシュメモリと同等のブロック消去が実用上可能となる。また、サイドウォール型メモリセルは、メモリセル単位でフラッシュメモリより高速に消去可能であり、また、過剰消去が原理的に発生しないため消去シーケンス中に過剰消去対策用の処理が不要なことから、セクタの分割数を増やしても、ブロック消去時間をフラッシュメモリより高速にできる。この結果、従来のフラッシュメモリを用いたシステムに対して、システム側の使用を変更することなく、フラッシュメモリに代えて本発明に係る不揮発性半導体記憶装置を用いることができ、更に、高性能化を果たすことができるようになる。
【００１８】
尚、本発明において、「一括消去」とは、消去単位となっている複数のメモリセルを一まとめに全て消去することであり、必ずしも、当該複数のメモリセルの全てを時間的に同時に消去する場合に限定されない。
【００１９】
更に、本発明に係る不揮発性半導体記憶装置は、前記消去用の所定電圧を発生する消去電圧発生回路の電流供給能力を検出する電流供給能力検出回路を備え、前記セクタ選択回路は、前記電流供給能力検出回路が検出した前記電流供給能力に応じて、同時に選択される前記セクタの最大数が可変に構成されていることを特徴とする。ここで、前記電流供給能力検出回路は、前記消去電圧発生回路に供給される電源電圧に基づいて前記電流供給能力を検出するのが好ましい。
【００２０】
上記特徴により、電流供給能力検出回路で検出した電流供給能力に応じて、当該電流供給能力内で供給可能な消去電流となる最大セクタサイズを使用できるようになるため、時分割で消去する回数を低減でき、消去時間の短縮が図れる。また、消去電圧発生回路がチャージポンプ回路等で構成されている場合、電流供給能力を電源電圧に基づいて簡易に検出するできるため、簡単な回路構成で、消去時間の短縮が図れる。
【００２１】
更に、本発明に係る不揮発性半導体記憶装置は、前記セクタ選択回路が、アドレス信号または内部レジスタの出力信号に応じて同時に選択する前記セクタを決定することを特徴とする。
【００２２】
上記特徴により、メモリセルアレイ全体を消去する場合は、各セクタに予め所定のアドレスを割り当てることで、アドレス信号の制御によって、メモリセルアレイ内の各セクタを選択して順次消去することが可能となり、また、メモリセルアレイ内の一部のセクタを選択的に消去する場合は、アドレス信号とは無関係に、内部レジスタからの制御によって、任意のセクタを消去可能に構成することができる。この結果、メモリセルアレイ全体の消去動作の結果、一部のセクタが完全に消去されなかった場合等において、当該未消去のセクタを任意に選択して再度消去することが可能となる。
【００２３】
更に、本発明に係る不揮発性半導体記憶装置は、前記メモリセルアレイが、複数のセクタに均等に分割して構成されていることを特徴とする。
【００２４】
上記特徴により、セクタ選択回路の構成が簡単化されるとともに、同時に複数のセクタを選択して消去する場合に、セクタ数が同じであれば、消去対象のメモリセル数が同じになり、ブロック消去期間を通して、消去電流を均等に抑制できる。
【００２５】
更に、本発明に係る不揮発性半導体記憶装置は、前記消去電圧印加回路によって前記消去用の所定電圧を印加された前記セクタに対して各別に前記セクタ内の全ての前記メモリセルが消去されたか否かを検証するベリファイ処理を実行する消去ベリファイ回路を備え、前記ベリファイ処理で前記セクタ内の１以上の前記メモリセルが消去されていない未消去セクタが１以上検出された場合に、前記セクタ選択回路が、検出された前記未消去セクタを、同時に前記所定数を上限として順次選択し、前記消去電圧印加回路が、前記セクタ選択手段が同時に選択した前記セクタに対し、前記消去用の所定電圧を再度印加することを特徴とする。更に、本発明に係る不揮発性半導体記憶装置は、前記消去ベリファイ回路が、前記消去電圧印加回路によって前記消去用の所定電圧を再度印加された前記セクタに対して各別に前記ベリファイ処理を実行することを特徴とする。
【００２６】
上記特徴により、１回の消去動作（消去用の所定電圧の印加）で消去できなかったセクタをベリファイ処理により検出し、次に、未消去セクタだけを纏めて消去できるので、２回目の消去動作にかかる合計時間を短縮でき、消去対象のメモリセルアレイ内の全セクタを消去するまでのトータルの消去時間を短縮できる。更に、２回目の消去動作で消去できなかったセクタをベリファイ処理により検出し、次に、未消去セクタだけを纏めて消去できるので、２回目の消去動作にかかる時間を短縮でき、消去対象のメモリセルアレイ内の全セクタを消去するまでのトータルの消去時間を短縮できる。
【００２７】
更に、本発明に係る不揮発性半導体記憶装置は、前記セクタ毎に前記ベリファイ処理の結果を記憶する内部レジスタを備え、前記消去ベリファイ回路は、前記セクタ毎の前記ベリファイ処理の結果を前記内部レジスタの対応個所に夫々記憶し、前記セクタ選択手段は、前記内部レジスタの出力に基づいて前記未消去セクタを順次選択することを特徴とする。
【００２８】
上記特徴により、具体的に、ベリファイ処理後に未消去セクタだけを選択して２回目以降の消去動作が可能となり、消去時間の短縮を図ることができる。
【発明を実施するための最良の形態】
【００２９】
次に、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と称す。）の一実施の形態につき、図面を参照して説明する。
【００３０】
図１に、本発明装置の概略のブロック構成を示す。尚、図１では、本発明装置における消去動作に係る回路ブロックを模式的に示している。本発明装置は、サイドウォール型メモリセル（以下、単に「メモリセル」と称する。）をマトリクス状に行及び列方向に複数配列してなるメモリセルアレイ１００を複数備えてなる。但し、図１では、説明の便宜上、１つのメモリセルアレイ１００のみを表示している。また、メモリセルアレイ１００は、複数のセクタ１０１に分割されている。図１では、列方向に沿って均等に４分割されている場合を例示しているが、１つのモリセルアレイ１０１内のセクタ数、分割方向は、図１に示す分割例に限定されるものではない。本実施形態では、メモリセルアレイ１００がユーザモード（ユーザが利用可能な動作モード）での消去単位で、ユーザによる本発明装置への消去動作入力に応答して、当該消去動作入力で指定されたメモリセルアレイ１００の消去動作が実行される。
【００３１】
図１に示すように、本発明装置は、更に、消去シーケンスを制御する制御回路１０２と、メモリセルアレイ１００内の１または複数列のメモリセルを選択する列デコーダ１０３と、メモリセルアレイ１００内の１または複数行のメモリセルを選択する行デコーダ１０４と、メモリセルアレイ１００の中から所定数のセクタ１０１を順次選択するセクタ選択回路１０５と、消去用の２種類の印加電圧を発生する第１及び第２消去電圧印加回路１０６，１０７と、第１消去電圧印加回路１０６の電流供給能力を検出する電流供給能力検出回路１０８と、セクタ別にセクタ内の全てのメモリセルが消去されたか否かを検証するベリファイ処理を実行する消去ベリファイ回路１０９と、ベリファイ処理の検証結果をセクタ別に記憶する内部レジスタ１１０を備えている。
【００３２】
図２に、メモリセルアレイ１００を構成する各セクタ１０１内におけるメモリセル１の配列構成の一部を示す。メモリセル１は、図３（ａ）に示すように、Ｐ型半導体基板上２１１にゲート絶縁膜２１４を介して形成されたゲート電極２１７と、ゲート電極２１７下に配置されたチャネル領域２７０と、チャネル領域２７０の両側に配置され、チャネル領域２７０と逆導電型のＮ型の拡散領域２１２、２１３と、ゲート電極２１７の両側に各別に形成された電荷を保持する機能を有するメモリ機能体２６１、２６２からなる。Ｎ型の拡散領域２１２、２１３は、一方がドレイン電極、他方がソース電極に相当する。拡散領域２１２、２１３の何れが、ドレイン電極またはソース電極に相当するかは、２つのメモリ機能体２６１、２６２の何れを読み出しまたはプログラムの対象としているかによって変化する。図３（ｂ）にメモリセル１の回路図上での表記用シンボルを示す。図２及び図３に示すように、行方向に隣接する２つのメモリセル１は、一方の拡散領域２１２と他方の拡散領域２１３が同じ拡散領域で共有して形成され、同一行の各メモリセル１のゲート電極２１７は夫々共通のワード線ＷＬに接続し、同一列の各メモリセル１の２つの拡散領域２１２、２１３は、一方が共通の第１ビット線ＢＬ０に接続し、他方が共通の第２ビット線ＢＬ１に接続する。
【００３３】
図１に示すように、メモリセルアレイ１００の各ビット線は、セクタ１０１毎に、夫々のビット線群１１１、１１２、１１３、１１４に分割されている。列デコーダ１０３は、消去動作時は、セクタ選択回路１０５が選択した１または複数のセクタに対応するビット線群の第１及び第２ビット線を選択する。尚、以下の説明では適宜、ビット線群１１１、１１２、１１３、１１４に対応するセクタを夫々、第１セクタ１０１ａ、第２セクタ１０１ｂ、第３セクタ１０１ｃ、第４セクタ１０１ｄと称す。
【００３４】
制御回路１０２は、列デコーダ１０３、行デコーダ１０４、セクタ選択回路１０５、第１及び第２消去電圧印加回路１０６，１０７、電流供給能力検出回路１０８、及び、消去ベリファイ回路１０９を各別に制御して、メモリセルアレイ１００の消去動作及びベリファイ処理を含む一連の消去シーケンスを制御する回路である。図１中、制御回路１０２から各部への制御信号を破線で示す。
【００３５】
第１消去電圧印加回路１０６は、セクタ選択回路１０５及び列デコーダ１０３によって選択されたビット線群に対して消去用の正電圧（例えば＋５Ｖ）を印加する回路で、チャージポンプ回路で構成されている。第２消去電圧印加回路１０７は、行デコーダ１０４を介して、メモリセルアレイ１００のワード線群１２０に繋がる全てのメモリセル１のゲート電極に消去用の負電圧（例えば−５Ｖ）を印加する負電圧発生回路である。尚、消去時には、行デコーダ１０４によって全てのワード線がワード線群１２０として選択される。
【００３６】
電流供給能力検出回路１０８は、本実施形態では、第１消去電圧印加回路１０６の電流供給能力を、第１消去電圧印加回路１０６に供給される電源電圧レベルＶｄｄを検出して判定する方式を採用し、例えばカレントミラー型の差動増幅回路で構成されている。この場合、差動増幅回路の一方の差動入力に電源電圧レベルＶｄｄまたは一定の分圧比を乗じた電圧値を入力し、他方の差動入力に、検出すべき電源電圧レベルの参照電圧（固定電圧）または同じ分圧比を乗じた電圧値を入力することにより、電源電圧レベルＶｄｄと該参照電圧の大小比較ができ、電源電圧レベルＶｄｄが参照電圧より高い場合は、第１消去電圧印加回路１０６の電流供給能力が高いと判定し、逆に、電源電圧レベルＶｄｄが参照電圧より低い場合は、第１消去電圧印加回路１０６の電流供給能力が低いと判定できる。
【００３７】
ここで、セクタ選択回路１０５によって同時に選択されるセクタ数は、選択されたセクタ内の各メモリセルの拡散領域に、選択されたビット線群を介して消去用の正電圧を印加する第１消去電圧印加回路１０６の電流供給能力により制限される。セクタ選択回路１０５は、電流供給能力検出回路１０８の検出出力に基づいて、同時に選択するセクタ数を調整する。従って、セクタ分割数が大きいほど、電流供給能力の変化に対するセクタ数の調整の自由度が増すので好ましい。本実施形態では、説明の簡単のため、当該分割数を４としているが、上記理由で５以上が望ましい。
【００３８】
消去ベリファイ回路１０９は、セクタ１０１毎に列デコーダ１０３と行デコーダ１０４に読み出し用の内部アドレス信号を順次出力して、各セクタ１０１内のメモリセルのデータを順次読み出し、各メモリセルが所定の消去状態に達しているかを検証し、セクタ内の全てのメモリセルが所定の消去状態に達している場合に、当該セクタが消去されたと判定し、夫々以外の場合は、当該セクタを未消去セクタであると判定する。消去ベリファイ回路１０９は、ベリファイ処理の結果、未消去セクタを検出した場合は、内部レジスタ１１０の対応個所に未消去であることを示すフラグを設定する。消去ベリファイ回路１０９は、通常の不揮発性半導体記憶装置で使用される公知の読み出し回路を備えて構成される。内部レジスタ１１０は、消去／未消去の別を記憶するレジスタをセクタ数と同数備えて構成される。内部レジスタ１１０の各レジスタは上記フラグを記憶する。
【００３９】
次に、メモリセルアレイ１００の消去動作を実行する場合の、一連の消去シーケンスにおける本発明装置の各部の動作について説明する。以下、各部の動作は、制御回路１０２によって制御される。尚、以下の説明において、消去動作とは、各メモリセルに消去用の電圧を印加して記憶データを消去する操作を意味し、例えば、各メモリセルの消去が完了したか否かの検証のためのベリファイ処理等の付随処理は含まない。
【００４０】
先ず、行デコーダ１０４は、第２消去電圧印加回路１０７から供給される負電圧をワード線群１２０に印加する。次に、ビット線群１１１〜１１４が、列デコーダ１０３によって順次選択され、セクタ１０１毎に全てのメモリセルのソース電極及びドレイン電極（Ｎ型の拡散領域）に、第１消去電圧印加回路１０６から供給される高電圧（正電圧）が所定期間継続して印加されるよう制御される。この結果、該所定期間をパルス幅とする消去電圧パルスが、各メモリセルのゲート電極とソース・ドレイン電極間に印加され、消去動作が実行される。尚、残りの非選択のセクタのビット線群には、高電圧は印加せず、例えば０Ｖ等の低電圧を印加するか、或いは、フローティング状態とし、消去動作は実行されない。具体的には、先ず、セクタ選択回路１０５が第１セクタ１０１ａを選択すると、ビット線群１１１のみに高電圧が印加され、第１セクタ１０１ａ内の全てのメモリセルが選択的に消去される。ビット線群１１１を非選択にした後に、ビット線群１１２のみに高電圧が印加され、第２セクタ１０１ｂ内の全てのメモリセルが選択的に消去される。同様に、第３セクタ１０１ｃ、第４セクタ１０１ｄを消去した後に、ワード線群１２０に印加していた負電圧を０Ｖにする。図４に、以上の消去動作におけるビット線群１１１〜１１４とワード線群１２０の電圧波形とタイミング関係を示す。
【００４１】
ところで、第１消去電圧印加回路１０６のチャージポンプ回路は、電源電圧Ｖｄｄの変動によって、その出力電流が変化する。かかる現象を説明するために、図５に、代表的なチャージポンプ回路５００の回路構成を示す。一般に、チャージポンプ回路は、キャパシタに蓄積された電荷をクロック回路５０１の周波数に同期して放出することによって電流を外部に供給している。容量Ｃのキャパシタに蓄積される電荷量ΔＱは、キャパシタの電位差ΔＶとすると、以下の数１で表される。
【００４２】
（数１）
ΔＱ＝Ｃ×ΔＶ
【００４３】
数１より明らかなように、キャパシタに蓄積される電荷量はキャパシタに掛かる電位差に正比例する。仮に、本発明装置の電源電圧範囲が、１．８Ｖ〜３．６Ｖであった場合に、電荷量は、最小で１．８Ｃ、最大で３．６Ｃとなり、電流供給能力に２倍の格差が生じる。また、チャージポンプ回路５００内のクロック回路５０１も、電源電圧の上昇につれてクロック周波数が急上昇する。これらを総合すると、電源電圧の変動によって、チャージポンプ回路の電流供給能力に約３倍の格差が生じる。そこで、第１消去電圧印加回路１０６に供給される電源電圧Ｖｄｄが高い時には、同時に複数のセクタ１０１に対して消去動作が可能となる。尚、電源電圧範囲が１．８Ｖ〜３．６Ｖの場合、参照電圧をその中間の２．７Ｖ付近に設定するのが好ましい。
【００４４】
次に、電源電圧Ｖｄｄが高い場合の消去動作について説明する。電源電圧Ｖｄｄが、所定の参照電圧以上になった場合に、電流供給能力検出回路１０８が、高電源電圧検知信号１１５をセクタ選択回路１０５に対して出力する。セクタ選択回路１０５は、高電源電圧検知信号１１５が出力されると、消去動作時において同時に選択するセクタ数を４から２に切り替え、セクタ１０１は同時に２つずつ順次選択される。図６に、高電源電圧検知時の消去動作におけるビット線群１１１〜１１４とワード線群１２０の電圧波形とタイミング関係を示す。
【００４５】
先ず、行デコーダ１０４は、第２消去電圧印加回路１０７から供給される負電圧をワード線群１２０に印加する。次に、セクタ選択回路１０５が第１及び第２セクタ１０１ａ，１０１ｂを選択し、それに対応したビット線群１１１と１１２が列デコーダ１０３によって選択され、第１消去電圧印加回路１０６から供給される高電圧（正電圧）がビット線群１１１と１１２に所定期間継続して印加され、第１及び第２セクタ１０１ａ，１０１ｂに対する消去動作が実行される。第１及び第２セクタ１０１ａ，１０１ｂに対する消去動作後に、セクタ選択回路１０５が第３及び第４セクタ１０１ｃ，１０１ｄを選択し、それに対応したビット線群１１３と１１４が列デコーダ１０３によって選択され、第１消去電圧印加回路１０６から供給される高電圧（正電圧）がビット線群１１３と１１４に所定期間継続して印加され、第３及び第４セクタ１０１ｃ，１０１ｄに対する消去動作が実行される。メモリセルアレイ１００内の全てのセクタ１０１ａ〜１０１ｄに消去電圧パルスが印加されて消去動作が実行された後、ワード線群１２０の電圧は、負電圧から０Ｖの電圧に設定される。
【００４６】
以上の説明より明らかなように、消去単位となるメモリセルアレイ１００内を複数のセクタ１０１に分割して時分割で消去動作を実行することにより、メモリセル当たりの消去電流の多いサイドウォールメモリにおいても、メモリセルアレイ１００を一括して消去可能となる。更に、第１消去電圧印加回路１０６の電流供給能力に応じて、同時に消去動作を実行するセクタ数、即ち、メモリセル数が可変な構成とすることで、電源電圧が高い場合は、より高速且つ効率的に消去が可能となる。
【００４７】
更に、メモリセルアレイ１００全体を消去する場合の消去時間に関して説明する。従来のＮＯＲ型フラッシュメモリのブロック消去時間は、一般的に５００ｍｓ前後である。ＮＯＲ型フラッシュメモリの場合、上述したように過剰消去を防止するための処理としてプリコンディション処理やポストコンディション処理といった複雑な処理を行っているのに対して、サイドウォールメモリでは、前述のように過剰消去が原理的に発生しないために、消去パルス印加（消去動作）とベリファイ処理だけの単純なシーケンスを構築できる。但し、上述したようにメモリセルアレイ１００内のメモリセルを一括して同時に消去することができないために、第１消去電圧印加回路１０６の出力電流で１度に消去可能なセクタ数が異なる。消去電圧パルスを逐次印加していくために、セクタ数によって大きく消去時間が左右される。
【００４８】
以下の説明において、図１に示すメモリセルアレイ１００のセクタ分割が、４分割ではなく、２００分割であり、第１消去電圧印加回路１０６が、セクタ分割数が２００の場合の４つのセクタを同時に消去できる電流供給能力を有している場合を想定する。サイドウォールメモリの消去電圧パルスのパルス幅は１ｍｓ程度であることから、メモリセルアレイ１００全体に対する消去動作に５０ｍｓを要することになる。フラッシュメモリの場合では、消去動作に要する時間は数ｍｓ程度であることから、消去動作時間だけで比較するとフラッシュメモリの方が短時間で１回の消去動作を行える。しかし、１度の消去電圧パルス印加で各メモリセルが消去できるのであれば、プリコンディション処理やポストコンディション処理といった処理が不要なために、１００ｍｓ程度でメモリセルアレイ１００全体に対する一括消去処理を終了することができ、全体としての消去時間は、フラッシュメモリより短縮できる。
【００４９】
しかしながら、１度の消去電圧パルス印加で消去しきれないメモリセルが存在する場合には、再度消去電圧パルスを印加して消去動作を再実行する必要があり、その再実行の回数が多い場合には、フラッシュメモリの消去時間を越えてしまう可能性がある。
【００５０】
次に、消去動作を再実行する必要がある場合の本発明装置における消去シーケンスについて、図１、及び、図７（ａ）〜（ｃ）を参照して説明する。但し、メモリセルアレイ１００のセクタ分割数は２００とする。
【００５１】
説明の簡単のために、図７（ａ），（ｂ）では、１つのメモリセルアレイ１００内の２００セクタのうち１６セクタ分のみ示している。消去電圧パルスを１度に印加するセクタ群は、セクタ“０”〜“３”、セクタ“４”〜“７”、セクタ“８”〜“ｂ”、セクタ“ｃ”〜“ｆ”である。つまり、図７（ａ）に示す１６セクタ分に対しては、消去電圧パルスを４回印加する必要がある。各セクタ群に消去電圧パルスを夫々１回ずつ印加した後に、消去ベリファイ回路１０９によるベリファイ処理を実行し、セクタ“２”、セクタ“５”、セクタ“８”、セクタ“ｆ”内に、消去未達成のメモリセルが検出された場合を想定し、図７（ｂ）に、１回目の消去電圧パルス印加後の状態を示す。ここで、未消去セクタ“２”、“５”、“８”、“ｆ”の情報は、内部レジスタ１１０の未消去セクタに対応する箇所にフラグ設定され記憶される。ところで、消去未達成のメモリセルが検出されたため、メモリセルアレイ１００に対する一括消去を完了させるためには、消去動作を再実行する必要がある。仮に、上記４つのセクタ群の全てに消去電圧パルスを再度印加するとすれば、合計としては、８回の消去電圧パルス印加を必要とするため、消去動作に要する時間が２倍になってしまう。
【００５２】
そこで、本発明装置では、２回目以降の消去動作の再実行時の時間短縮を図るために、図７（ｃ）に示すように、消去未達成のセクタのみを、内部レジスタ１１０に設定された未消去セクタのフラグに基づいてグループ化して、消去電圧パルスを再印加する。つまり、消去動作を再実行するセクタは、セクタ“２”、セクタ“５”、セクタ“８”、セクタ“ｆ”の４つのセクタを新たな１つのセクタ群として再構成して、消去電圧パルスを印加する。これにより、従来の方法では４回に分割した消去動作の再実行が必要であったのに対して、１回の消去動作で終了させることが可能となるため、合計の消去電圧パルスの印加回数としては、最初の実行時の４回と２回目の再実行時の１回の合計５回の印加回数に収めることが可能となる。つまり、消去動作時間を８分の５に短縮化できるため、消去処理の高速化を図ることができる。また、既に消去状態にある消去済セクタに対して消去電圧パルスを再印加することがないので、制約のある第１消去電圧印加回路１０６の電流供給能力を消去動作に有効に活用することができる。
【００５３】
次に、本発明装置における消去動作の再実行を含む一連の消去シーケンスを実現するための処理手順を、図８に示すフローチャートを参照して説明する。
【００５４】
最初に、第１消去電圧印加回路１０６の電流供給能力を調べるために、電流供給能力検出回路１０８が電源電圧Ｖｄｄの検出を行い（Ｓ１）、セクタ選択回路１０５が、その検出結果に応じて同時に消去するセクタ数ｎを決定する（Ｓ２）。セクタ選択回路１０５が、該セクタ数のセクタ群を選択すると（Ｓ３）、選択されたセクタ群のメモリセルに、第１及び第２消去電圧印加回路１０６，１０７から消去電圧パルスを印加して消去動作を実行する（Ｓ４）。ここで、ステップＳ３におけるセクタ群の最初の選択では、セクタ群の先頭セクタ番号Ｎのデフォルト値を１としておき、先頭セクタ番号Ｎからｎ個のセクタが同時消去に係るセクタ群として選択される。
【００５５】
引き続き、消去ベリファイ回路１０９が、消去したセクタに対してベリファイ処理を行い（Ｓ５）、未消去セクタが存在するか否かの判定を行う（Ｓ６）。ここで、未消去セクタが存在する場合は、内部レジスタ１１０の対応個所に未消去であることを示すフラグを設定する（Ｓ７）。次に、選択されたセクタ群に最終セクタが含まれているか否かの判定を行い（Ｓ８）、最終セクタが含まれていない場合は、先頭セクタ番号Ｎに同時消去セクタ数ｎを加算したＮ＋ｎを新たな先頭セクタ番号Ｎとして（Ｓ９）、ステップＳ３〜Ｓ８の処理を、選択されたセクタ群に最終セクタが含まれるまで、即ち、全てのセクタが選択されるまで繰り返す。
【００５６】
ステップＳ６及びＳ７の処理では、未消去セクタの検出とフラグ設定に止まり、該未消去セクタに対する消去動作の再実行は、１回目の消去動作とベリファイ処理の間には行わない。
【００５７】
全てのセクタが選択され、１回目の消去動作が終了すると、ステップＳ８の判定からステップＳ１０以降の２回目以降の消去動作に進む。
【００５８】
次に、内部レジスタ１１０内に設定された未消去フラグの検出を行う（Ｓ１０）。未消去フラグが検出されない場合は、全てのセクタの消去が完了していると判定して、一連の消去処理を終了する。ここで、未消去フラグが検出された場合は、セクタ選択回路１０５は、未消去フラグの設定された未消去セクタのみを合成して新たなセクタ群を再構成し（Ｓ１１）、消去対象のセクタ群を選択すると（Ｓ１２）、選択されたセクタ群のメモリセルに、第１及び第２消去電圧印加回路１０６，１０７から消去電圧パルスを印加して消去動作を実行する（Ｓ１３）。２回目以降の消去動作においても、同時に消去できるセクタ数は１回目と同様に制限されているため、ステップＳ１１では、ステップＳ２において決定したセクタ数ｎを越えない範囲で、セクタ群が再構成される。具体的には、例えば、内部レジスタ１１０に未消去フラグが設定された未消去セクタをセクタ番号の小さい方から順番に検索して、セクタ数ｎ分だけ選択し、最後のセクタ番号をＭとして記憶する。
【００５９】
引き続き１回目と同様に、消去ベリファイ回路１０９が、２回目に消去したセクタに対してベリファイ処理を行い（Ｓ１４）、未消去セクタが存在するか否かの判定を行う（Ｓ１５）。ここで、未消去セクタが存在する場合は、内部レジスタ１１０の対応個所に未消去であることを示すフラグを設定する（Ｓ１６）。具体的には、内部レジスタ１１０には、既に未消去フラグが設定されているので、未消去セクタの場合は、そのまま未消去フラグを設定しておき、消去が完了している場合に、設定された未消去フラグをリセットする。次に、選択されたセクタ群に最終の未消去セクタが含まれているか否かの判定を行い（Ｓ１７）、最終の未消去セクタが含まれていない場合は、現在選択されているセクタ群の最後のセクタ番地Ｍより１だけ大きいセクタ番号（Ｍ＋１）を未消去セクタ検索用の先頭セクタ番号として（Ｓ１８）、ステップＳ１１〜Ｓ１７の処理を、選択されたセクタ群に最終の未消去セクタが含まれるまで、即ち、全ての未消去セクタが選択されるまで繰り返す。
【００６０】
ステップＳ１７の判定で、最終の未消去セクタが含まれていて、全ての未消去セクタに対する２回目の消去動作が終了すると、ステップＳ１０に戻り、再度未消去フラグの検出を行う。未消去フラグが検出されない場合は、全てのセクタの消去が完了していると判定して、一連の消去処理を終了する。ここで、未消去フラグが検出された場合は、３回目以降の消去動作を実行すべく、ステップＳ１１〜Ｓ１８の処理を、２回目と同様に繰り返し、最終的に全てのセクタの消去が完了して一連のメモリセルアレイ全体の一括消去が完了する。
【００６１】
次に、本発明装置の動作について、より具体的に、図９の回路図を参照して説明する。
【００６２】
図９には、一括消去可能なメモリセルアレイのうち、複数のサイドウォール型メモリセルＭ００〜Ｍｉ３とそれらを選択するための列選択トランジスタＴ０〜Ｔ４からなるセクタを、セクタ“０”〜セクタ“ｋ”まで示している。各セクタ“０”〜“ｋ”は、セクタ選択トランジスタＴ９〜Ｔｎによって選択される。また、選択トランジスタＴ５〜Ｔ８により、ノードＧＬ０に選択トランジスタを介して接続する第１ビット線ＢＬ０と、ノードＧＬ１に選択トランジスタを介して接続する第２ビット線ＢＬ１の一方をビット線として使用し、他方をソース線として使用するように制御する。メモリセルのプログラム動作時または読み出し動作時において選択されたメモリセルの内のビット線に接続する拡散領域がドレイン電極となり、ソース線に接続する拡散領域がソース電極となる。第１ビット線ＢＬ０と第２ビット線ＢＬ１の何れをビット線とし、何れをソース線とするかは、選択されたメモリセルの２つのメモリ機能体の何れを読み出しまたはプログラムの対象としているかによって変化する。
【００６３】
また、選択トランジスタＴ７及びＴ８のソースは、センスアンプ３０２及び昇圧回路３０１に接続されている。また、これら列選択トランジスタＴ０〜Ｔ４、セクタ選択トランジスタＴ９〜Ｔｎ、及び、選択トランジスタＴ５〜Ｔ８の各制御は全てデコード回路３０３により制御されている。ここで、昇圧回路３０１は、図１の第１消去電圧印加回路１０６に相当し、センスアンプ３０２は、図１の消去ベリファイ回路１０９の一部として利用可能である。デコード回路３０３は、図１の列デコーダ１０３と行デコーダ１０４を含む。
【００６４】
先ず、メモリセルに対するプログラム動作の制御について説明する。例えば、セクタ“０”のメモリセルＭ００の左側のメモリ記憶体ｍ０に対してプログラムする場合を想定する。この場合、メモリ記憶体ｍ０側の拡散領域がドレイン電極となり、第１ビット線ＢＬ０がビット線として機能し、メモリ記憶体ｍ０と反対側の拡散領域がソース電極となり、第２ビット線ＢＬ１がソース線として機能する。
【００６５】
先ず、ワード線ＷＬ０に所定のプログラム電圧（例えば＋５Ｖ）を印加した後に、昇圧回路３０１を起動して５Ｖを出力する。次に、選択トランジスタＴ５、Ｔ８をオフにして選択トランジスタＴ６、Ｔ７をオンにする。この状態では、ノードＧＬ０が５Ｖになっており、ノードＧＬ１は０Ｖになっている。次に、セクタ選択トランジスタＴ９、Ｔ１０、及び、列選択トランジスタＴ２、Ｔ０、Ｔ１を夫々オンにすると、第１ビット線ＢＬ０を介してメモリセルＭ００のドレイン電極に昇圧回路３０１からの電圧５Ｖが印加され、ソース電極は選択トランジスタＴ６により接地電位０Ｖに設定される。ワード線ＷＬ０に電圧５Ｖが印加された状態で、ソース・ドレイン間に電位差を印加することにより、チャネルホットエレクトロンが発生し、メモリセルＭ００の左側のメモリ記憶体ｍ０のみ電子が注入され、メモリ記憶体ｍ０側の拡散領域をドレイン電極、メモリ記憶体ｍ０と反対側の拡散領域をソース電極とした場合の閾値電圧が上昇してメモリ記憶体ｍ０がプログラムされる。尚、メモリセルＭ００の右側のメモリ記憶体ｍ１をプログラムする場合は、メモリセルＭ００の各拡散領域のソース・ドレインの関係を反転させ、ノードＧＬ０を０Ｖ、ノードＧＬ１を５Ｖになるように、各トランジスタのオン・オフを制御する。
【００６６】
一方、消去動作時には、各ワード線ＷＬ０〜ＷＬｉに負電圧を印加した後に、選択トランジスタＴ５、Ｔ６をオフにし、その他の列選択トランジスタＴ０〜Ｔ４、セクタ選択トランジスタＴ７〜１０をオンにする。これにより昇圧回路３０１より出力される５Ｖがセクタ“０”内の全てのメモリセルＭ００〜Ｍｉ３のソース電極及びドレイン電極に印加され、メモリセルＭ００〜Ｍｉ３の左右両側のメモリ記憶体が全て消去される。
【００６７】
ここで、読み出し、プログラム、消去の各動作における各セクタの選択は、セクタ制御信号ＳＥＬ０〜ＳＥＬｋの信号レベルで制御する。セクタ制御信号ＳＥＬ０〜ＳＥＬｋは、図９中のセクタ毎に２つずつ設けられているセクタ選択トランジスタＴ９〜Ｔｎの対応するトランジスタのゲートに入力している。読み出し動作時やプログラム動作時には、セクタ制御信号ＳＥＬ０〜ＳＥＬｋの信号レベルはアドレス信号のデコード出力によって決定されるが、消去動作時には、任意のセクタを自由に組み合わせて消去セクタ群として認識させる必要がある。特に、上述の未消去セクタが発生した場合の２回目以降の消去動作時に必要となる。このため、デコード回路３０３に内部レジスタ１１０（図１参照）の各レジスタの出力信号の内、セクタ選択回路１０５で選択されたセクタに対応する選択レジスタ信号が入力している。この選択レジスタ信号は、任意のセクタを選択するための制御信号となっており、図１のセクタ選択回路１０５より出力されている。つまり、セクタ選択回路１０５がどのセクタを組み合わせて同時に消去するか決定することによって、任意のセクタを選択できるために、上述の図８に示すフローチャートを参照して説明した一連の消去シーケンスを実現することが可能となる。
【００６８】
以上、本発明装置、及び、本発明装置の消去動作と消去ベリファイ処理を含む一連の消去シーケンスについて詳細に説明したが、本発明装置のメモリセルアレイの構成は、上記実施形態で例示した構成に限定されるものではない。
【００６９】
また、メモリセルとして、１つのメモリセル内に２つのメモリ機能体を備えるマルチビットのサイドウォール型メモリセルを示したが、サイドウォール型メモリセルは、１つのメモリセル内にメモリ機能体が１つの場合であっても構わない。
【００７０】
更に、上記実施形態では、メモリセルアレイの各ビット線に消去用の正の高電圧を供給する第１消去電圧印加回路１０６の電流供給能力を、電源電圧を基に検出する回路構成例を説明したが、当該電流供給能力の検出は、上記実施形態のものに限定されるものではない。また、上記実施形態では、当該電流供給能力を２段階で検出する場合を例示的に説明したが、当該電流供給能力の検出レベルは、２段階に限らず、３段階以上でも構わない。
【００７１】
更に、上記実施形態では、本発明装置における消去動作の再実行を含む一連の消去シーケンスを実現するための処理手順として、図８のフローチャートに示す処理手順を例に説明したが、当該処理手順は、図８のフローチャートに示す処理手順に限定されるものではない。例えば、図８のフローチャートに示す処理手順では、セクタ数ｎのセクタ群に対する１回の消去動作毎に、ベリファイ処理を行っていたが、１回目または２回目以降の消去動作において、各回の対象となる全てのセクタの消去動作が終了してから、纏めてベリファイ処理を行うようにしても構わない。
【図面の簡単な説明】
【００７２】
【図１】本発明に係る不揮発性半導体記憶装置の一実施形態の概略構成を示すブロック図
【図２】本発明に係る不揮発性半導体記憶装置のメモリセルアレイを構成する各セクタ内におけるメモリセルの配列構成の一部を示す回路図
【図３】本発明に係る不揮発性半導体記憶装置のサイドウォール型メモリセルの素子構造を示す素子断面図とその表記シンボル図
【図４】本発明に係る不揮発性半導体記憶装置の消去動作時におけるビット線群とワード線群に印加される電圧波形の一例を示すタイミング波形図
【図５】代表的なチャージポンプ回路の回路構成を示す回路図
【図６】本発明に係る不揮発性半導体記憶装置の消去動作時におけるビット線群とワード線群に印加される電圧波形の他の一例を示すタイミング波形図
【図７】本発明に係る不揮発性半導体記憶装置の一連の消去シーケンスにおけるセクタ選択手順を説明する図
【図８】本発明に係る不揮発性半導体記憶装置における消去動作の再実行を含む一連の消去シーケンスを実現するための処理手順の一例を示すフローチャート
【図９】本発明に係る不揮発性半導体記憶装置のメモリセルアレイとその要部周辺回路を示す回路ブロック図
【符号の説明】
【００７３】
１：          メモリセル
１００：      メモリセルアレイ
１０１：      セクタ
１０１ａ：    第１セクタ
１０１ｂ：    第２セクタ
１０１ｃ：    第３セクタ
１０１ｄ：    第４セクタ
１０２：      制御回路
１０３：      列デコーダ
１０４：      行デコーダ
１０５：      セクタ選択回路
１０６：      第１消去電圧印加回路
１０７：      第２消去電圧印加回路
１０８：      電流供給能力検出回路
１０９：      消去ベリファイ回路
１１０：      内部レジスタ
１１１、１１２、１１３、１１４：  ビット線群
１１５：      高電源電圧検知信号
１２０：      ワード線群
２１１：      Ｐ型半導体基板上
２１２、２１３：  拡散領域
２１４：      ゲート絶縁膜
２１７：      ゲート電極
２４１、２４３：  シリコン酸化膜
２４２：      シリコン窒化膜
２６１、２６２：  メモリ機能体
２７０：      チャネル領域
２７１：      オフセット領域
３０１：      昇圧回路
３０２：      センスアンプ
３０３：      デコード回路
５００：      チャージポンプ回路
５０１：      クロック回路
ＢＬ０：      第１ビット線
ＢＬ１：      第２ビット線
ＧＬ０：      ノード
ＧＬ１：      ノード
ｍ０、ｍ１：  メモリ記憶体
Ｍ００〜Ｍｉ３：  サイドウォール型メモリセル
ＳＥＬ０〜ＳＥＬｋ：  セクタ制御信号
Ｔ０〜Ｔ４：  選択トランジスタ
Ｔ９〜Ｔｎ：  セクタ選択トランジスタ
Ｔ５〜Ｔ８：  選択トランジスタ
Ｖｄｄ：      電源電圧レベル
ＷＬ：        ワード線
ＷＬ０〜ＷＬｉ：  ワード線
【図１】
2006031821.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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