(57)【要約】      （修正有）【課題】抵抗変化型メモリセルを用いたメモリ装置の大容量化を実現する。【解決手段】メモリ装置は、複数のメモリセルＭが２行×ｎ列（ｎは２以上の整数）の２次元マトリクス状に配置されたメモリセルアレイ１を有する構成を基本とすることにより、従来技術のようにメモリセル毎に選択スイッチトランジスタを設けずに周りのメモリセルの記憶状態に起因する誤読み出しを回避する。更に上記基本メモリセルアレイを１ブロックとし、複数個のブロックを配置することによりメモリ装置の大容量化が図れる。【選択図】  図３
2006302407.tif 000002
【特許請求の範囲】
【請求項１】
電気抵抗の変化によって情報を記憶する抵抗変化型のメモリセルを用いたメモリ装置において、
複数の前記メモリセルが２行×ｎ列（ｎは２以上の整数）の２次元マトリックス状に配置されたメモリセルアレイを有することを特徴とするメモリ装置。
【請求項２】
請求項１記載のメモリ装置において、
ｎ＝ｊ×ｋ（ｊ，ｋのうち一方は１以上の整数、他方は２以上の整数）としたとき、
前記メモリセルアレイは、前記メモリセルが２行×ｊ列の２次元マトリックス状に配置されたブロックをｋ個直列に接続したものであることを特徴とするメモリ装置。
【請求項３】
請求項２記載のメモリ装置において、
さらに、前記メモリセルアレイの各ブロックに共通に、かつ列毎に設けられたｊ本のワード線と、
前記メモリセルアレイのブロック毎に設けられたｋ本のビット線と、
前記メモリセルアレイの行毎に設けられ、対応する行のメモリセルの一端に共通に接続された２本のプレート電極線と、
前記メモリセルアレイの列毎及びブロック毎に設けられ、ゲートが対応する列のワード線に接続され、ドレインが対応するブロックのビット線に接続され、ソースが対応する列及びブロックのメモリセルの他端に接続されたトランジスタとを有することを特徴とするメモリ装置。
【請求項４】
請求項１乃至３のいずれか１項に記載のメモリ装置において、
さらに、前記メモリセルを流れる電流と前記メモリセルに発生する電圧とを同時に測定し、測定した電圧と電流とを比較することで前記メモリセルに記憶された情報を読み出す読み出し手段を有することを特徴とするメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気抵抗の変化によって情報を記憶する抵抗変化型のメモリセルを用いたメモリ装置に関するものである。
【背景技術】
【０００２】
従来より、電気抵抗の変化によって情報を記憶する抵抗変化型のメモリセルが提案されており、このような抵抗変化型のメモリセルを用いてクロスポイント構造を形成すれば、大容量メモリができると期待されている（例えば、特許文献１〜特許文献４、非特許文献１、非特許文献２参照）。
【０００３】
図１２は、抵抗変化型のメモリセルを用いた従来のメモリ装置の基本構成を示す等価回路図である。図１２において、Ｍはマトリックス状に配置された抵抗変化型のメモリセル、Ｗ1〜Ｗmは各行のメモリセルごとに設けられたワード線、Ｂ1〜Ｂnは各列のメモリセルごとに設けられたビット線である。
【０００４】
このメモリ装置においては、ワード線Ｗ1〜Ｗmとビット線Ｂ1〜Ｂnにより所望のメモリセルＭを１つ選択すると、このメモリセルＭに接続されたビット線に流れる電流値によりメモリセルＭの抵抗値を読み出すことができる。各メモリセルＭは、低抵抗状態（例えばデータ「１」）又は高抵抗状態（例えばデータ「０」）のいずれかを維持している。選択されたメモリセルＭが低抵抗状態の場合にはビット線に大きい電流IHが流れ、メモリセルＭが高抵抗状態の場合には小さい電流ILが流れる。こうして、メモリセルＭに保持された「１」又は「０」のいずれかの情報を読み出すことができる。
【０００５】
なお、出願人は、本明細書に記載した先行技術文献情報で特定される先行技術文献以外には、本発明に関連する先行技術文献を出願時までに発見するには至らなかった。
【特許文献１】特開２００３−０６８９８３号公報
【特許文献２】特開２００３−０６８９８４号公報
【特許文献３】特開２００４−０８７０６９号公報
【特許文献４】特開２００４−１１９９５８号公報
【非特許文献１】「２１世紀を拓く半導体技術ワークショップ」，新エネルギー・産業技術総合開発機構，平成１２年度調査報告書，２０００年，ＮＥＤＯ−ＩＴ−０００１
【非特許文献２】J.campbell Scott，「Is There an Immortal Memory?」，SCIENCE，２００４年，Ｖｏｌ．３０４，ｐ．６２−６３
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、図１２に示したマトリックス構造のメモリ装置の場合、ワード線Ｗ1〜Ｗmとビット線Ｂ1〜Ｂnにより選択セルに読み出し電圧Ｖを印加して、選択セルを流れる電流を観測する訳であるが、ワード線Ｗ1〜Ｗmとビット線Ｂ1〜Ｂnを介して各メモリセルが相互に接続されているため、選択セルに読み出し電圧Ｖを印加すると、非選択セルにも多少の電圧が印加されることになる。したがって、選択セルの情報を読み出す際には、選択セルのみならず、非選択セルにも電流が流れるので、選択セルを流れる電流と非選択セルを流れる電流との合成電流で、選択セルの状態を識別しなければならない。非選択セルを流れる電流は、非選択セルの全てが低抵抗状態の場合に最大となり、非選択セルの全てが高抵抗状態の場合に最小となる。
【０００７】
ここで、図１３（Ａ）のようにメモリセルを３行×３列のマトリックス状に配置したメモリ装置について読み出し時に観測される電流Ｉを求める。図１３において、Ｍijはセルの各要素を示す。ここで、ワード線W2に読み出し電圧Ｖを印加し、ビット線Ｂ3を接地電位としたとき、ビット線Ｂ3に流れる電流Ｉを求めてみる。ここではＭ23が選択セルになり、その他のＭijは非選択セルになる。情報読み出し可能条件を明らかにするため、非選択セルが全て同じ抵抗値ＲAとし、選択セルの抵抗値はＲBとする。回路の対称性より選択セル以外のビット線Ｂ1とＢ2間で電位は同じになりＶBとする。またワード線Ｗ1とＷ3間の電位も同じになりＶWとする。これより、セルＭ11，Ｍ31，Ｍ12，Ｍ23に流れる電流は（ＶB−ＶW）／ＲAになり、セルＭ13，Ｍ33に流れる電流はＶW／ＲAに、セルＭ21，Ｍ22に流れる電流は（Ｖ−ＶB）／ＲAとなる。なお、選択セルＭ23にはＶ／ＲBの電流が流れる。ところで、電流の無発散より、ワード線W2に流れ込む電流Ｉはビット線Ｂ3より流出する電流Ｉに等しくなる。また、セルＭ21を流れる電流はセルＭ11に流れる電流とセルＭ31に流れる電流の和に等しい。また、セルＭ13を流れる電流はセルＭ11に流れる電流とセルＭ12に流れる電流の和に等しい。すなわち、以下の等式が成り立つ。
Ｉ＝Ｖ／ＲB＋２（Ｖ−ＶB）／ＲA＝Ｖ／ＲB＋２ＶW／ＲA            ・・・（１）
（Ｖ−ＶB）／ＲA＝２（ＶB−ＶW）／ＲA                           ・・・（２）
ＶW／ＲA＝２（ＶB−ＶW）／ＲA                                   ・・・（３）
これらの連立方程式を解くと、それぞれの電位はＶW＝２Ｖ／５，ＶB＝３Ｖ５となる。これより、ビット線Ｂ3に流れる電流Ｉは、次式となる。
Ｉ＝４／５ＲA＋Ｖ／ＲB                                          ・・・（４）
【０００８】
選択セルＭ23が高抵抗状態（ＲB＝ＲH）のときの電流ILは、他の非選択セルの抵抗分布に依存して変動するが、次の不等式の範囲にある。
Ｖ／ＲH＋４Ｖ／５ＲL＞ＩL＞Ｖ／ＲH＋４Ｖ／５ＲH                 ・・・（５）
式（５）において、Ｖ／ＲH＋４Ｖ／５ＲLは選択セルＭ23が高抵抗状態で、非選択セルが低抵抗状態（ＲA＝ＲL）の場合の電流Ｉ、Ｖ／ＲH＋４Ｖ／５ＲHは選択セルＭ23が高抵抗状態で、非選択セルが高抵抗状態（ＲA＝ＲH）の場合の電流Ｉである。
【０００９】
一方、選択セルＭ23が低抵抗状態（ＲB＝ＲL）のときの電流ＩHは、次の不等式の範囲にある。
Ｖ／ＲL＋４Ｖ／５ＲL＞ＩH＞Ｖ／ＲL＋４Ｖ／５ＲH                 ・・・（６）
式（６）において、Ｖ／ＲL＋４Ｖ／５ＲLは選択セルＭ23と非選択セルが共に低抵抗状態の場合の電流Ｉ、Ｖ／ＲL＋４Ｖ／５ＲHは選択セルＭ23が低抵抗状態で、非選択セルが高抵抗状態の場合の電流Ｉである。
【００１０】
読み出しを行う場合には、常にＩH＞ＩLが要求されるので、次式が成立する必要がある。
Ｖ／ＲL＋４Ｖ／５ＲH＞Ｖ／ＲH＋４Ｖ／５ＲL                      ・・・（７）
式（７）はRH＞RLであれば、常に成立する。したがって、図１３（Ａ）のメモリ装置では、選択セルＭ23の状態を識別できることが分かる。
【００１１】
次に、図１３（Ｂ）のようにメモリセルを３行×４列のマトリックス状に配置したメモリ装置について読み出し時に観測される電流Ｉを同様の手法で求める。ワード線Ｗ2とビット線Ｂ3の交点に位置する選択セルＭBを選択するために、ワード線Ｗ2に読み出し電圧Ｖを印加し、ビット線Ｂ3を接地電位にしたとき、ビット線Ｂ3に流れる電流Ｉは、次式となる。
Ｉ＝Ｖ／ＲB＋Ｖ／ＲA                                            ・・・（８）
【００１２】
式（５）と同様に選択セルＭBが高抵抗状態のときの電流ＩLを求め、式（６）と同様に選択セルＭBが低抵抗状態のときの電流ＩHを求めると、次式が成立する。
Ｖ／ＲL＋Ｖ／ＲH＝Ｖ／ＲH＋Ｖ／ＲL                              ・・・（９）
式（９）は電流ＩHの最高値（選択セルＭBと非選択セルＭAが共に低抵抗状態の場合の電流値）と電流ＩLの最低値（選択セルＭBと非選択セルＭAが共に高抵抗状態の場合の電流値）とが等しくなる場合があることを示している。したがって、図１３（Ｂ）のメモリ装置では、選択セルＭBの状態を誤りなく識別することはできない。以上のように、抵抗変化型のメモリセルを用いた従来のメモリ装置では、情報の読み出し時に誤りが発生する可能性があった。
【００１３】
そこで、特許文献３、特許文献４に開示されたメモリ装置では、メモリセル毎に選択スイッチとなるトランジスタ（ＭＯＳＦＥＴ）を設けた１Ｔ１Ｒ構造を採用することで、選択セルのみに電流が流れるようにしている。図１４は、特許文献３、特許文献４に開示されたメモリ装置の基本構成を示す等価回路図である。図１４において、Ｔはトランジスタである。このように、特許文献３、特許文献４に開示されたメモリ装置では、１Ｔ１Ｒ構造を採用することで、選択セルの状態識別を可能としている。
【００１４】
しかしながら、特許文献３、特許文献４に開示されたメモリ装置では、メモリセルＭ毎にトランジスタＴを設ける必要があるので、セル面積がトランジスタＴの面積で決められるため、メモリの大容量化が難しいという問題点があった。
【００１５】
本発明は、上記課題を解決するためになされたもので、抵抗変化型メモリセルを用いたメモリ装置の大容量化を実現することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は、電気抵抗の変化によって情報を記憶する抵抗変化型のメモリセルを用いたメモリ装置において、複数の前記メモリセルが２行×ｎ列（ｎは２以上の整数）の２次元マトリックス状に配置されたメモリセルアレイを有するものである。
また、本発明のメモリ装置の１構成例において、ｎ＝ｊ×ｋ（ｊ，ｋのうち一方は１以上の整数、他方は２以上の整数）としたとき、前記メモリセルアレイは、前記メモリセルが２行×ｊ列の２次元マトリックス状に配置されたブロックをｋ個直列に接続したものである。
また、本発明のメモリ装置の１構成例は、さらに、前記メモリセルアレイの各ブロックに共通に、かつ列毎に設けられたｊ本のワード線と、前記メモリセルアレイのブロック毎に設けられたｋ本のビット線と、前記メモリセルアレイの行毎に設けられ、対応する行のメモリセルの一端に共通に接続された２本のプレート電極線と、前記メモリセルアレイの列毎及びブロック毎に設けられ、ゲートが対応する列のワード線に接続され、ドレインが対応するブロックのビット線に接続され、ソースが対応する列及びブロックのメモリセルの他端に接続されたトランジスタとを有するものである。
また、本発明のメモリ装置の１構成例は、さらに、前記メモリセルを流れる電流と前記メモリセルに発生する電圧とを同時に測定し、測定した電圧と電流とを比較することで前記メモリセルに記憶された情報を読み出す読出手段を有するものである。
【発明の効果】
【００１７】
本発明によれば、抵抗変化型メモリセルを用いたメモリ装置のメモリセルアレイを２行×ｎ列の２次元マトリックス構造とすることにより、チップ面積をメモリセルに効率良く割り当てることができ、メモリを大容量化することができる。
【００１８】
また、ｎ＝ｊ×ｋとし、メモリセルアレイを、メモリセルを２行×ｊ列の２次元マトリックス状に配置したブロックをｋ個直列に接続した構造とすることにより、メモリセルの選択動作を容易にすることができる。
【００１９】
また、メモリセルを流れる電流とメモリセルに発生する電圧とを同時に測定し、測定した電圧と電流とを比較することでメモリセルに記憶された情報を読み出すことにより、配線抵抗の影響を除去することができ、選択セルの状態を正しく識別することができる。
【発明を実施するための最良の形態】
【００２０】
［第１の実施の形態］
図１は、抵抗変化型メモリセルを用いた２次元マトリックス構造のメモリ装置において読み出しを行う場合の各点における電圧分布を示す図である。図１では、各メモリセルを抵抗素子の形で等価的に表している。まず、図１のようにメモリセルをｍ行×ｎ列（ｍ，ｎは２以上の整数）のマトリックス状に配置したメモリ装置において電流分布を求める。図１において、ＭAは非選択セル、ＭBは選択セル、ＩAは非選択セルＭAを流れる電流、ＩBは選択セルＭBを流れる電流、Ｗ1〜Ｗmは各行のメモリセルごとに設けられたワード線、Ｂ1〜Ｂnは各列のメモリセルごとに設けられたビット線である。
【００２１】
非選択セルＭAに接続された配線が開放状態にある場合、回路の対称性より列間あるいは行間の配線の電位は同じになる。また、電流の無発散によりそれぞれの電位は図１のような値となる。すなわち、ワード線Ｗ2とビット線Ｂn-1の交点に位置する選択セルＭBを選択するために、ワード線Ｗ2に読み出し電圧Ｖを印加し、ビット線Ｂn-1を接地電位にすると、ワード線Ｗ1，Ｗ3〜Ｗmの電位は（ｎ−１）Ｖ／（ｍ＋ｎ−１）となり、ビット線Ｂ1〜Ｂn-2，Ｂnの電位はｎＶ／（ｍ＋ｎ−１）となる。
【００２２】
選択セルＭBに接続されたビット線Ｂn-1より流れ出る電流Ｉは、ビット線Ｂn-1に接続された各セルより流れ込む電流の和である。このセルを流れる電流はワード線の電位をセルの抵抗で割ることで求められる。非選択セルは全て同じ抵抗をもつ場合を考えているので、非選択セルの寄与分は各セルの電流（ｎ−１）Ｖ／（ｍ＋ｎ−１）ＲAにセルの数（ｍ−１）を掛けたもの、すなわち（ｍ−１）（ｎ−１）Ｖ／（ｍ＋ｎ−１）ＲAになる。まとめると次式となる。
Ｉ＝Ｖ／ＲB＋（ｍ−１）（ｎ−１）Ｖ／（ｍ＋ｎ−１）ＲA          ・・・（１０）
選択セルＭBが低抵抗の状態の場合にビット線Ｂn-1より流れ出る電流ＩHが最小値をもつのは非選択セルＭAが高抵抗状態の場合である。すなわち次式が成立する。
ＩH＞Ｖ／ＲL＋（ｍ−１）（ｎ−１）Ｖ／（ｍ＋ｎ−１）ＲH         ・・・（１１）
一方、選択セルＭBが高抵抗の状態の場合にビット線Ｂn-1より流れ出る電流ＩLが最大値をもつのは非選択セルＭAが低抵抗状態の場合である。すなわち次式が成立する。
ＩL＜Ｖ／ＲH＋（ｍ−１）（ｎ−１）Ｖ／（ｍ＋ｎ−１）ＲL         ・・・（１２）
選択セルＭBの状態を正しく識別するためには、常にＩH＞ＩLが成立しなければならない。すなわち、次の不等式が成立する。
ＩH＞Ｖ／ＲL＋（ｍ−１）（ｎ−１）Ｖ／（ｍ＋ｎ−１）ＲH
＞Ｖ／ＲH＋（ｍ−１）（ｎ−１）Ｖ／（ｍ＋ｎ−１）ＲL＞ＩL     ・・・（１３）
式（１３）において、ＲLは低抵抗状態の場合のセルＭA，ＭBの抵抗値、ＲHは高抵抗状態の場合のセルＭA，ＭBの抵抗値である。
【００２３】
式（１３）をまとめると、次式が成立する。
［１−｛（ｍ−１）（ｎ−１）／（ｍ＋ｎ−１）｝］ＲH
＞［１−｛（ｍ−１）（ｎ−１）／（ｍ＋ｎ−１）｝］ＲL         ・・・（１４）
これにより、選択セルＭBの状態を正しく識別するには、次式の条件が要求される。
（ｍ＋ｎ−１）＞ｍｎ                                            ・・・（１５）
式（１５）において、ｍ，ｎはそれぞれ１以上である。ｍ＝１とｍ＝２のときは、ｎによらず式（１５）が成立するため、選択セルＭBの状態を正しく識別できることが分かる。また、ｍ＝３、ｎ＝３のときも式（１５）が成立するが、それ以上の規模になると式（１５）は成立せず、選択セルＭBの状態識別に誤りが生じることが分かる。
【００２４】
抵抗変化型メモリセルを用いたメモリ装置では、書き込みを行う場合にも問題が生じる。非選択セルＭAに接続された配線が開放状態であると、直列に接続された３つの非選択セルＭA（例えばビット線Ｂ2とワード線Ｗ2の交点に位置する非選択セルＭAと、ビット線Ｂ2とワード線Ｗ1の交点に位置する非選択セルＭAと、ビット線Ｂn-1とワード線Ｗ1の交点に位置する非選択セルＭA）のうち１つだけが高抵抗状態で他の２つが低抵抗状態であれば、高抵抗状態の非選択セルＭAにも選択セルＭBとほぼ同じ電圧が加わり、この高抵抗状態の非選択セルＭAの情報が書き換えられてしまう。したがって、単純に低抵抗状態と高抵抗状態との抵抗比を大きくしても、メモリセルの行と列の本数を増やすことはできず、メモリの大容量化は図れない。
【００２５】
このような読み出し時と書き込み時の問題を解決するには、特許文献３、特許文献４に開示されたメモリ装置のように、メモリセル毎に選択スイッチとなるトランジスタ（ＭＯＳＦＥＴ）を設ける方法がある。しかし、この方法では、メモリの大容量化が難しいという問題がある。
【００２６】
本実施の形態では、抵抗変化型メモリセルを用いたメモリ装置において、正常な読み出しが可能なマトリックスのサイズを求め、このマトリックスのサイズの範囲内でメモリ装置を構成することにした。ｍ行×ｎ列の２次元マトリックス構造のメモリ装置において、前述の式（１５）の条件を満たす読み出し可能領域（ｍ，ｎの大きさ）を図２に示す。図２では、斜線部が選択セルＭBの状態を正しく識別できる読み出し可能領域、白地の部分は選択セルＭBの状態を誤って識別する可能性がある領域である。
図２によれば、マトリックスの縦方向のサイズｍをｍ＝２とすれば、横方向のサイズｎが無限大まで、選択セルＭBの状態を正しく識別できることが分かる。
【００２７】
そこで、本実施の形態では、メモリ装置を２行×ｎ列の２次元マトリックス構造のメモリセルアレイを有するものとする。図３は本実施の形態のメモリ装置の構成を示す等価回路図である。メモリセルアレイ１の各メモリセルＭの一端は対応するワード線に接続され、メモリセルＭの他端は対応するビット線に接続されている。図３において、２は選択ワード線に読み出し電圧または書き込み電圧を印加するワード線選択回路、３は選択ビット線に読み出し電圧または書き込み電圧を印加するビット線選択回路、４は選択ビット線を流れる電流値により選択セルに記憶された情報（抵抗値）を読み出す読み出し回路である。
【００２８】
図４は、メモリセルＭを構成する抵抗変化膜の電気的特性の１例を示す図である。図４の縦軸は電流値である。図４は、抵抗変化膜に印加する電圧を０から正の方向に増加させた後に０に戻し、さらに負の方向に減少させ、最後に再び０に戻したときに抵抗変化膜を流れる電流値が描くヒステリシスの特性を表している。図４から分かるように、ある特定の正電圧＋ＶC以上の大きさの電圧を印加することにより、抵抗変化膜は低抵抗状態に遷移する。一方、ある特定の負電圧−ＶC以下の電圧を印加することにより、抵抗変化膜は高抵抗状態に遷移する。抵抗変化膜には、これらの低抵抗状態と高抵抗状態の２つの安定状態が存在し、各々の状態は、前述した一定以上の正あるいは負の電圧を印加しない限り、各状態を維持する。また、ＶCより十分低い電圧Ｖを印加した揚合、高抵抗状態では小さい電流値ＩLが、低抵抗状態に対しては大きな電流値ＩHが流れる。このようにＶ印加時の電流を測定することで、メモリされた抵抗を読みだすことができる。
このような電流−電圧特性をもっ抵抗変化膜に対して、本実施の形態のメモリ装置の構造により、読み出し時における非選択セルに流れる電流の寄与は問題なくなる。例えば、ワード線Ｗ1とビット線Ｂn-1の交点に位置する選択セルＭBの情報を読み出す場合、図５（Ａ）に示すように、ワード線選択回路２からワード線Ｗ1に読み出し電圧Ｖを印加し、ビット線選択回路３からビット線Ｂn-1に読み出し電圧−Ｖを印加し、これ以外のワード線Ｗ2とビット線Ｂ1〜Ｂn-2，Ｂnを接地電位にすると、ビット線Ｂn-1を流れる電流Ｉは、２つのメモリセル（ワード線Ｗ2とビット線Ｂn-1の交点に位置する非選択セルＭAと、選択セルＭB）を流れる電流の和で決められる。この２つのメモリセルのうち選択セルＭBが低抵抗状態で、非選択セルＭAが高抵抗状態の場合の電流ＩHは、選択セルＭBが高抵抗状態で、非選択セルＭAが低抵抗状態の場合の電流ＩLよりも常に大きいため、読み出し回路４において選択セルＭBの状態を正しく識別することが可能である。
【００２９】
一方、ワード線Ｗ1とビット線Ｂn-1の交点に位置する選択セルＭBに情報を書き込む場合、図５（Ｂ）に示すように、ワード線選択回路２からワード線Ｗ1に書き込み電圧ＶC/2を印加し、ビット線選択回路３からビット線Ｂn-1に書き込み電圧−ＶC/2を印加し、これ以外のワード線Ｗ2とビット線Ｂ1〜Ｂn-2，Ｂnを接地電位にすると、選択セルＭBを例えば低抵抗状態にすることができる。この場合、非選択セルＭAにかかる電圧を選択セルＭBにかかる電圧ＶCの半分以下にすることができ、非選択セルＭAの情報を誤って書き換えることを防止できる。また、ワード線Ｗ1に書き込み電圧−ＶC/2を印加し、ビット線Ｂn-1に書き込み電圧ＶC/2を印加し、これ以外のワード線Ｗ2とビット線Ｂ1〜Ｂn-2，Ｂnを接地電位にすると、選択セルＭBを例えば高抵抗状態にすることができる。
【００３０】
以上のように、本実施の形態によれば、抵抗変化型メモリセルを用いたメモリ装置のメモリセルアレイを２行×ｎ列の２次元マトリックス構造とすることにより、選択セルに記憶された情報を正しく読み出すことができる。特許文献３、特許文献４に開示されたメモリ装置では、１Ｔ１Ｒ構造を採用するためにメモリの大容量化が難しいが、本実施の形態では、選択スイッチとなるトランジスタを設ける必要がないので、チップ面積をメモリセルに効率良く割り当てることができ、メモリを大容量化することができる。
【００３１】
［第２の実施の形態］
第１の実施の形態によればメモリの大容量化が実現できるが、大容量化のためにはマトリックスの横方向のサイズｎを大きくする必要がある。この場合、ビット線選択回路でｎ列のメモリセルの中から１列を選択することが必要となるが、ｎが大きくなるほど、ビット線選択回路の規模が大きくなり、選択動作が難しくなるという動作上の問題がある。そこで、本実施の形態では、より実用的なメモリ装置について説明する。図６は、本実施の形態のメモリ装置の構成を示す等価回路図である。
【００３２】
本実施の形態のメモリ装置は、メモリセルＭが２行×ｊ列の２次元マトリックス状に配置されたブロックをｋ個直列に接続したメモリセルアレイ１１を有する。ｊ，ｋのうち一方は１以上の整数、他方は２以上の整数であり、ｎ＝ｊ×ｋを満たす。つまり、本実施の形態のメモリ装置は、第１の実施の形態のメモリ装置において、ｎ列のメモリセルをｊ×ｋの２次元マトリックス状に配置したものである。
【００３３】
図６において、ＢＬ1〜ＢＬkはブロック、Ｗ1〜Ｗjはメモリセルアレイ１１の各ブロックＢＬ1〜ＢＬkに共通に、かつ列毎に設けられたｊ本のワード線、Ｂ1〜Ｂkはメモリセルアレイ１１のブロックＢＬ1〜ＢＬk毎に設けられたｋ本のビット線、Ｐ1，Ｐ2はメモリセルアレイ１１の行毎に設けられ、対応する行のメモリセルＭの一端に共通に接続された２本のプレート電極線、Ｔはメモリセルアレイ１１の列毎及びブロックＢＬ1〜ＢＬk毎に設けられ、ゲートＧが対応する列のワード線に接続され、ドレインＤが対応するブロックのビット線に接続され、ソースＳが対応する列及びブロックのメモリセルの他端に接続された選択スイッチとなるトランジスタ（ＭＯＳＦＥＴ）である。
【００３４】
また、１２は選択セルが属する列に対応する選択ワード線に電圧を印加してトランジスタＴをオンさせるワード線選択回路、１３は選択セルが属するブロックに対応する選択ビット線に読み出し電圧または書き込み電圧を印加するビット線選択回路、１４は後述する選択プレート電極線を流れる電流値により選択セルに記憶された情報（抵抗値）を読み出す読み出し回路、１５は選択セルに接続された選択プレート電極線に読み出し電圧または書き込み電圧を印加するプレート電極線選択回路である。
【００３５】
本実施の形態によれば、ｎ列のメモリセルの中から１列を選択するのではなく、ｊ列のメモリセルの中から１列を選択し、さらにｋブロックの中から１ブロックを選択するようにしたので、第１の実施の形態に比べて、ｎ（＝ｊ×ｋ）が大きい場合でも、選択動作を容易にすることができる。
【００３６】
例えば、ブロックＢＬ1に属し、ワード線Ｗ1とプレート電極線Ｐ1の交点に位置する選択セルの情報を読み出す場合、ワード線選択回路１２からワード線Ｗ1に電圧を印加することで、ワード線Ｗ1に接続されたトランジスタＴをオンさせ、ビット線選択回路１３からビット線Ｂ1に読み出し電圧Ｖを印加し、プレート電極線選択回路１５からプレート電極線Ｐ1に読み出し電圧−Ｖを印加し、これ以外のワード線Ｗ2〜Ｗjとビット線Ｂ2〜Ｂkとプレート電極線Ｐ2とを接地電位にすると、読み出し回路１４において選択セルの状態を正しく識別することができる。
【００３７】
一方、ブロックＢＬ1に属し、ワード線Ｗ1とプレート電極線Ｐ1の交点に位置する選択セルに情報を書き込む場合、ワード線選択回路１２からワード線Ｗ1に電圧を印加することで、ワード線Ｗ1に接続されたトランジスタＴをオンさせ、ビット線選択回路１３からビット線Ｂ1に書き込み電圧ＶC/2を印加し、プレート電極線選択回路１５からプレート電極線Ｐ1に書き込み電圧−ＶC/2を印加し、これ以外のワード線Ｗ2〜Ｗjとビット線Ｂ2〜Ｂkとプレート電極線Ｐ2とを接地電位にすると、選択セルを例えば低抵抗状態にすることができる。また、ビット線Ｂ1に書き込み電圧−ＶC/2を印加し、プレート電極線Ｐ1に書き込み電圧ＶC/2を印加し、これ以外のワード線Ｗ2〜Ｗjとビット線Ｂ2〜Ｂkとプレート電極線Ｐ2とを接地電位にすると、選択セルを例えば高抵抗状態にすることができる。
【００３８】
本実施の形態では、１つの選択スイッチ（トランジスタＴ）に対してメモリセルＭを２つ設ける１Ｔ２Ｒ構造になっている。選択スイッチを用いる構成のため、第１の実施の形態に比べるとメモリ容量の点で不利になるが、１Ｔ１Ｒ構造を採用する特許文献３、特許文献４に開示されたメモリ装置に比べると、メモリの容量を２倍にすることができる。
【００３９】
図７は、本実施の形態のメモリ装置の主要部の構成例を示す断面図である。図７において、Ｗはワード線、Ｂはビット線、Ｐ1，Ｐ2はプレート電極線、２１は基板、２２は抵抗変化膜、２３はトランジスタＴのドレイン領域、２４はトランジスタＴのソース領域、２５はドレイン領域２３とビット線Ｂとを接続する電極、２６はソース領域２４と抵抗変化膜２２とを接続する電極、２７は素子分離領域、２８は絶縁膜である。
【００４０】
抵抗変化膜２２としては、例えばＢｉとＴｉとＯとから構成された膜がある。図７の構成において、メモリセルＭとなるのは、電極２６とプレート電極線P1とで挟まれた抵抗変化膜２２の部分と、電極２６とプレート電極線P2とで挟まれた抵抗変化膜２２の部分である。したがって、本実施の形態は、前述のように１つのトランジスタＴに対してメモリセルＭを２つ設ける１Ｔ２Ｒ構造になっている。
【００４１】
図８は、本実施の形態のメモリ装置の主要部の他の構成例を示す断面図であり、図７と同様の構成には同一の符号を付してある。図７の例と同様に、メモリセルＭとなるのは、電極２６とプレート電極線Ｐ1とで挟まれた抵抗変化膜２２と、電極２６とプレート電極線Ｐ2とで挟まれた抵抗変化膜２２である。図９は、図８のメモリ装置の平面図である。
以上のように、本実施の形態によれば、ｎ列のメモリセルの中から１列を選択する必要がなくなり、ｊ×ｋのマトリックスの中から１つを選択すればよいので、第１の実施の形態に比べてメモリセルの選択動作を容易にすることができる。
【００４２】
［第３の実施の形態］
第１、第２の実施の形態によれば、メモリセルに記憶された情報を正しく読み出すことができ、メモリを大容量化することができる。しかし、抵抗変化型メモリセルを用いたメモリ装置では、配線抵抗がメモリセルに直列に接続されるため、この配線抵抗により選択セルの読み出しが不正確になる可能性があった。
【００４３】
つまり、メモリセルの電流はメモリセルに接続されたワード線やビット線、あるいはプレート電極線を通じて流れるため、読み出し回路で観測される電流値は、これらの配線の抵抗が加わった状態で測定される。メモリサイズは配線の幅で決められるため、メモリの大容量化は配線の高抵抗化を引き起こし、読み出し回路で観測される抵抗値における配線抵抗の割合はより大きくなる。例えば５０ｎｍのパターン幅が用いられると、厚み１００ｎｍの銅配線では、メモリの占める長さを１ｃｍとすると配線抵抗は４０ｋΩとなる。また、選択セルと読み出し回路との距離が遠いほど配線抵抗は大きくなる。結果として、配線抵抗は、選択セルの位置に応じて例えば０から４０ｋΩの範囲で変化するので、メモリセル本体の抵抗値測定が難しくなり、読み出しが不正確になる可能性がある。
【００４４】
そこで、本実施の形態では、４端子法の原理を活用することにより、配線抵抗の影響を除去する。図１０は、本実施の形態の読み出し回路の原理を説明するための図である。
【００４５】
前述のとおり、選択ワード線Ｗにはワード線選択回路２から読み出し電圧Ｖが印加され、選択ビット線Ｂにはビット線選択回路３から読み出し電圧−Ｖが印加される。読み出すにあたっては、選択セルＭを流れる電流を電流計３１により測定し、選択セルＭの両端に生じる電圧を電圧計３２により測定する。電圧計３２の入力抵抗は例えば１ＭΩ以上と配線抵抗より大きい。このため、選択セルＭと電圧計３２との間の選択ワード線Ｗ及び選択ビット線Ｂには電流はほとんど流れない。結果として、選択セルＭの両端に生じる電圧を正確に求めることができる。この電圧を電流計３１で測定した電流で割ることにより、選択セルＭの抵抗値を配線抵抗に影響されることなく正確に測定することができる。
以上のように、本実施の形態によれば、４端子法の原理を活用することにより、配線抵抗の影響を除去することができ、選択セルの状態を正しく識別することができる。
【００４６】
［第４の実施の形態］
図１１は、本実施の形態の読み出し回路の原理を説明するための図である。本実施の形態では、図６に示した読み出し回路１４の内部に図１１のような電流計３１と電圧計３２とを有する。
【００４７】
前述のとおり、選択ワード線Ｗにはワード線選択回路１２により電圧を印加してトランジスタＴをオンし、選択ビット線Ｂにはビット線選択回路１３から読み出し電圧Ｖが印加され、選択プレート電極線Ｐにはプレート電極線選択回路１５から読み出し電圧−Ｖが印加される。読み出し回路１４は、選択セルＭを流れる電流を電流計３１により測定し、選択セルＭの両端に生じる電圧を電圧計３２により測定し、電圧計３２で測定した電圧を電流計３１で測定した電流で割ることにより、選択セルＭの抵抗値を求める。こうして、第３の実施の形態と同様の効果を得ることができる。
【産業上の利用可能性】
【００４８】
本発明は、電気抵抗の変化によって情報を記憶する抵抗変化型のメモリセルを用いたメモリ装置に関するものである。
【図面の簡単な説明】
【００４９】
【図１】抵抗変化型メモリセルを用いた２次元マトリックス構造のメモリ装置において読み出しを行う場合の各点における電圧分布を示す図である。
【図２】抵抗変化型メモリセルを用いた２次元マトリックス構造のメモリ装置における読み出し可能領域を示す図である。
【図３】本発明の第１の実施の形態となるメモリ装置の構成を示す等価回路図である。
【図４】図３のメモリ装置においてメモリセルを構成する抵抗変化膜の電気的特性を示す図である。
【図５】図３のメモリ装置に対する読み出し時の電圧印加を示す図及び書き込み時の電圧印加を示す図である。
【図６】本発明の第２の実施の形態となるメモリ装置の構成を示す等価回路図である。
【図７】図６のメモリ装置の主要部の構成例を示す断面図である。
【図８】図６のメモリ装置の主要部の他の構成例を示す断面図である。
【図９】図８のメモリ装置の平面図である。
【図１０】本発明の第３の実施の形態となるメモリ装置の読み出し回路の原理を説明するための図である。
【図１１】本発明の第４の実施の形態となるメモリ装置の読み出し回路の原理を説明するための図である。
【図１２】抵抗変化型メモリセルを用いた従来のメモリ装置の基本構成を示す等価回路図である。
【図１３】図１２のメモリ装置において読み出し時に観測される電流を求めるための図である。
【図１４】抵抗変化型メモリセルを用いた従来のメモリ装置の他の構成を示す等価回路図である。
【符号の説明】
【００５０】
１、１１…メモリセルアレイ、２、１２…ワード線選択回路、３、１３…ビット線選択回路、４、１４…読み出し回路、１５…プレート電極線選択回路、Ｍ…メモリセル、Ｔ…トランジスタ、Ｗ1〜Ｗj…ワード線、Ｂ1〜Ｂn…ビット線、Ｐ1、Ｐ2…プレート電極線、ＢＬ1〜ＢＬk…ブロック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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