(57)【要約】【課題】  NAND型フラッシュメモリの書き込み速度の高速化を実現すること。【解決手段】  本発明によると、電気的に書き換え可能なメモリセルが直列に接続されたNANDストリングスがマトリクス状に配置されたセルアレイと、前記メモリセルに接続されたビット線の電位を感知することによって、前記メモリセルのしきい値を感知するセンスアンプであって、高電圧トランジスタを有する第１の領域と低電圧トランジスタを有する第２の領域と有するセンスアンプと、前記NANDストリングスの一端に接続されたセルソース線と、前記セルソース線に接続され、前記セルソース線に接地電位又は低電位を供給する第１のトランジスタを有する第１のセルソース線ドライバと、を備えた不揮発性半導体記憶装置であって、前記セルソース線ドライバの前記第１のトランジスタは前記センスアンプの前記第１の領域に配置される不揮発性半導体記憶装置が提供される。【選択図】  図２
2006302960.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能なメモリセルが直列に接続されたNANDストリングスがマトリクス状に配置されたセルアレイと、
前記メモリセルに接続されたビット線の電位を感知することによって、前記メモリセルのしきい値を感知するセンスアンプであって、高電圧トランジスタを有する第１の領域と低電圧トランジスタを有する第２の領域と有するセンスアンプと、
前記NANDストリングスの一端に接続されたセルソース線と、
前記セルソース線に接続され、前記セルソース線に接地電位又は低電位を供給する第１のトランジスタを有する第１のセルソース線ドライバと、
を備えた不揮発性半導体記憶装置であって、
前記セルソース線ドライバの前記第１のトランジスタは、前記センスアンプの前記第１の領域に配置されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記セルアレイ上に形成される前記セルソース線は、格子状に配置され、互いに接続され、且つ周期的に配置した配線からなることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記セルソース線に接続され、前記セルソース線に高電位を供給する第２のトランジスタを有する第２のセルソース線ドライバを有し、前記第２のトランジスタは、前記センスアンプとロー・デコーダとの交差部又は周辺回路に配置されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
電気的に書き換え可能なメモリセルが直列に接続されたNANDストリングスがマトリクス状に配置されたセルアレイと、
前記メモリセルに接続されたビット線の電位を感知することによって、前記メモリセルのしきい値を感知するセンスアンプであって、高電圧トランジスタを有する第１の領域と低電圧トランジスタを有する第２の領域と有するセンスアンプと、
前記NANDストリングスの一端に接続されたセルソース線と、
前記セルソース線にその一端が接続され、ビット線シールド線にその他端が接続され、前記ビット線シールド線を介して前記セルソース線に接地電位又は低電位を供給する第１のトランジスタを有する第１のセルソース線ドライバと、
を備えた不揮発性半導体記憶装置であって、
前記セルソース線ドライバの前記第１のトランジスタは、前記センスアンプの前記第１の領域に配置されることを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記セルアレイ上に形成される前記セルソース線は、格子状に配置され、互いに接続され、且つ周期的に配置した配線からなることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記セルソース線に接続され、前記セルソース線に高電位を供給する第２のトランジスタを有する第２のセルソース線ドライバを有し、前記第２のトランジスタは、前記センスアンプとロー・デコーダとの交差部又は周辺回路に配置されることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電気的に書き換え可能な半導体記憶装置に関する。不揮発性半導体記憶装置の中でも、特に、NANDセル型EEPROM（NAND型フラッシュメモリ）に関する。
【背景技術】
【０００２】
近年、小型で大容量な不揮発性半導体記憶装置の需要が急増し、中でも従来のNOR型フラッシュメモリと比較して、メモリセルを複数個直列接続してNANDセルブロックを構成することにより高集積化、大容量化が期待できるNAND型フラッシュメモリが注目されてきている。NAND型フラッシュメモリのデータ書き込み動作・消去動作は、次の通りである。
【０００３】
NAND型フラッシュメモリのデータ書込みの動作は、主にビット線から最も離れた位置のメモリセルから順に行う。まず、データ書込み動作が開始されると、書込みデータに応じてビット線には0V(“０”データ書き込み)又は電源電圧Vcc(“１”データ書き込み)が印加され、選択されたビット線側選択ゲート線にはVccが与えられる。この場合、ビット線が0Vの時、接続された選択NANDセルでは、選択ゲートトランジスタを介してNANDセル内のチャネル部が0Vに固定される。ビット線がVccである時、接続された選択NANDセルでは、NANDセル内のチャネル部は、選択ゲートトランジスタを介して[Vcc−Vtsg](ただし、Vtsgは選択ゲートトランジスタのしきい値電圧)まで充電された後、フローティング状態となる。
【０００４】
続いて、選択NANDセル内の選択メモリセルの制御ゲート線を0VからVpp(=20V程度：書き込み用高電圧)とし、選択NANDセル内の非選択メモリセルの制御ゲート線を0VからVmg(=10V程度：中間電圧)とする。
【０００５】
ここで、ビット線が0V時、接続された選択NANDセルでは、NANDセル内のチャネル部が0Vに固定されているため、選択NANDセル内の選択メモリセルのゲート(＝Vpp電位)とチャネル部(＝0V)に大きな電位差(＝20V程度)が発生し、チャネル部から浮遊ゲートに電子注入が生じる。これにより、その選択メモリセルのしきい値は正方向にシフトする。この状態がデータ“０”である。
【０００６】
一方、ビット線がVcc時、接続された選択NANDセルでは、NANDセル内のチャネル部がフローティング状態にあるため、選択NANDセル内の制御ゲート線とチャネル部の間の容量カップリングの影響による制御ゲート線の電圧上昇(0V→Vpp、Vmg)に伴い、チャネル部の電位がフローティング状態を維持したまま[Vcc−Vtsg]電位からVmch(＝8V程度)に上昇する。この時には、選択NANDセル内の選択メモリセルのゲート(＝Vpp電位)とチャネル部(＝Vmch)の間の電位差が12V程度と比較的小さいため、電子注入が起こらず、従って選択メモリセルのしきい値は変化せず、負の状態に維持される。この状態がデータ“１”である。
【０００７】
NAND型のフラッシュメモリのデータ消去は、選択されたNANDセルブロック内の全てのメモリセルに対して同時に行われる。即ち、選択されたNANDセルブロック内の全ての制御ゲートを0Vとし、ビット線、ソース線、非選択NANDセルブロック中の制御ゲート及び全ての選択ゲートをフローティングとし、p型ウェル（又はp型基板）に20V程度の高電圧を印加する。これにより、選択NANDセルブロック中の全てのメモリセルにおいて浮遊ゲートの電子がp型ウェル（又はp型基板)に放出され、しきい値電圧は負方向にシフトする。このように、NANDセル型フラッシュメモリにおいては、データ消去動作はブロック単位で一括して行われることになる。
【０００８】
データ読み出しは、選択されたメモリセルの制御ゲート0Vとし、それ以外のメモリセルの制御ゲート及び選択ゲートを読み出し動作時のストレスから規定される電圧（例えば5V）として、選択メモリセルで電流が流れるか否かを検出することにより行われる。
【０００９】
通常、“０”データ書き込み後のしきい値は約０Vから約４Vの間に制御しなければならない。このため、書き込みベリファイが行われ、“０”書き込み不足のメモリセルのみを検出し、“０”データ書き込み不足のメモリセルに対してのみ再書き込みが行われるよう再書き込みデータを設定する（ビット毎ベリファイ）。“０”データ書き込み不足のメモリセルは、選択された制御ゲートを、例えば、０．５Ｖ（ベリファイ電圧）にして読み出すこと（ベリファイ読み出し）で検出される。つまり、メモリセルのしきい値が０Ｖに対してマージンを持って、０．５Ｖ以上になっていないと、選択メモリセルで電流が流れ、“０”データ書き込み不足と検出される。
【００１０】
書き込み動作と書き込みベリファイを繰り返しながらデータ書き込みをすることで個々のメモリセルに対して、書き込み時間が最適化され、“０”データ書き込み後のしきい値は０Ｖから約４Vの間に制御される。
【００１１】
上述のような従来のNANDフラッシュメモリについては、例えば、以下の非特許文献１にその動作の概要が記載されている。
【非特許文献１】T.Tanaka, et al., ”A Quick Intelligent Page-Programming Architecture and a Shielded Bitline Sensing Method for 3V-Only NAND Flash Memory”, J.Solid State Circuits, Vol.29, No.11,pp.1366-1372,Nov.1994
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来のNAND型フラッシュメモリにおいては、NANDストリングに接続されたソース配線（メタル配線）は、メモリセルアレイ間に直線状に配置されていた。しかしながら、パターンの微細化に伴い、メモリセルアレイ間のスペース、メタル配線自体の微細化も進み、それに伴いメタル配線の抵抗が上昇することが問題となってきた。
【００１３】
そこで、本発明者らは、先の特許出願（特願２００３−３７９９８８）において開示したとおり、接地電位又はローレベルの電位Vssを供給するソース配線（メタル配線）をメモリセルアレイ間に直線状配置するのではなく、例えば、梯子状（はしご状）、格子状等に配置し互いに接続し、同時にそれら配線を周期的に配置することにより、メタル配線の抵抗を改善する技術を提案した。
【００１４】
図１３には、ソース配線（メタル配線）を格子状に配置し互いに接続し、同時にそれら配線を周期的に配置したNAND型フラッシュメモリ１０１の概略構成図が示されている。なお、図１３においては、説明の便宜上、回路構成、回路ブロック、配線パターン等を混在して示している。
【００１５】
図１３に示すNAND型フラッシュメモリ１０１は、メモリセルがマトリクス状に配置されたセルアレイ１０２、ロー・デコーダ部１０３及び１０４、センスアンプ部（High Voltage Tr領域）１０５、センスアンプ部（Low Voltage Tr領域）１０６、ロー・デコーダ部１０３とセンスアンプ部１０５及び１０６との交差部１０７、ロー・デコーダ部１０４とセンスアンプ部１０５及び１０６との交差部１０８、セルソース線（CELLSRC）１０９、並びにセルソース線ドライバ１１０及び１１１、ビット線シールド線（BLCRL）ドライバ１１２及び１１３、ビット線シールド線（BLCRL）１１４、並びに周辺回路部１１５を備えている。ここでは、セルソース線ドライバ１１０及び１１１は、周辺回路部１１５に設けられており、また、ビット線シールド線（BLCRL）ドライバ１１２及び１１３は、それぞれ、交差部１０７、１０８に設けられている。
【００１６】
NAND型フラッシュメモリ１０１においては、センスアンプ部１０５及び１０６におけるセンスアンプ回路によってメモリセルのデータの読み出し動作が行われる。なお、センスアンプ部（High Voltage Tr領域）１０５には、ゲート酸化膜が厚く高電圧に耐え得るトランジスタ（ここでは「高電圧トランジスタ」と言う。）が用いられているので、「High Voltage Tr領域」と記載している。また、センスアンプ部（Low Voltage Tr領域）１０６には、センスアンプ部（High Voltage Tr領域）１０５に用いられている高電圧トランジスタと比較して、低い電圧が印加されるトランジスタ（ここでは「低電圧トランジスタ」と言う。）が用いられているので、「Low Voltage Tr領域」と記載している。図１３に示すとおり、センスアンプ部（High Voltage Tr領域）１０５は、セルアレイ１０２とセンスアンプ部（Low Voltage Tr領域）１０６との間に設けられている。
【００１７】
図１３に示すとおり、セルソース線１０９は、セルアレイ１０２上に配線を格子状に配置し互いに接続し、同時にそれら配線を周期的に配置している。セルソース線ドライバ１１０は、２つのｎチャネル型トランジスタ１１０−１及び１１０−２と１つのｐチャネル型トランジスタ１１０−３とが直列に接続された構成を有し、２つのｎチャネルトランジスタ１１０−１及び１１０−２のソース又はドレインが互いに接続された接続点にセルソース線１０９が電気的に接続されている。ここでは、ｎチャネル型トランジスタ１１０−１を「放電トランジスタ」と、ｎチャネル型トランジスタ１１０−２及びｐチャネル型トランジスタ１１０−３を「充電トランジスタ」と言うこともある。また、セルソース線ドライバ１１１は、セルソース線ドライバ１１０と同様の構成を有しており、２つのｎチャネル型トランジスタ１１１−１及び１１１−２と１つのｐチャネル型トランジスタ１１１−３とが直列に接続された構成を有し、２つのｎチャネルトランジスタ１１１−１及び１１１−２のソース又はドレインが互いに接続された接続点にセルソース線１０９が電気的に接続されている。
【００１８】
図１３に示すとおり、格子状に張り巡らされたセルソース線１０９は、セルアレイ１０２上から交差部１０７及び１０８上を通り、周辺回路部１１５の領域に配置されているセルソース線ドライバ１１０及び１１１まで引き回されている。セルソース線ドライバ１１０及び１１１は、VSSへの放電パス（接地パス）１１０ｂ及び１１１ｂ（共に白抜きの矢印で示す）と、セルソース線１０９を１Ｖ程度の電圧に充電する充電パス１１０ａ及び１１１ａ（共に白抜きの矢印で示す）を有している。メモリセルからデータを読み出す時には、放電パス１１０ｂ及び１１１ｂがオンし、セルソース線１０９が接地される。一方、メモリセルへデータを書き込む（データプログラム）時には、充電パス１１０ａ及び１１１ａがオンし、セルソース線１０９が１Ｖ程度にプリチャージされる。また、セルソース線１０９は、メモリセルのデータを消去する時には、２０Ｖ程度の高電圧が印加される為、セルソース線１０９を駆動する最終段の回路であるセルソース線ドライバ１１０及び１１１には、高電圧トランジスタによって構成される必要がある。
【００１９】
図１４には、４つのビット線対に対応するセンスアンプ部（High Voltage Tr領域）１０５及びセンスアンプ部（Low Voltage Tr領域）１０６の回路例が示されている。
【００２０】
図１４に示すとおり、NAND型フラッシュメモリにおいては、通常、２本のビット線（BL_odd及びBL_even）をペアとして用い、図１４中のSABLのノードを介してセンスアンプ部１０６に配置された一つのセンスアンプに接続する構成を採用する。また、対となるビット線のうち一方のビット線が選択されているときは、もう一方のビット線には図１４中のBLCRLのノードからシールド電位が供給され、シールドとして機能する。
【００２１】
ここで、図１５を参照する、図１５には、図１４に示す回路のうち、１つのビット線対に対応するセンスアンプ部（High Voltage Tr領域）１０５及びセンスアンプ部（Low Voltage Tr領域）１０６の回路例が示されている。また、図１５には、交差部１０７に設けられたBLCRLドライバ及び周辺回路部１１５に設けられているセルソース線ドライバ１１０の回路構成についても示されている。なお、図１５においては、ビット線シールド線（BLCRL）１１４及びセルソース線（CELLSRC）１０９における電流の流れを説明するため、BL_oddを選択ビット線、BL_evenを非選択ビット線とした場合の電流の流れが白抜きの矢印で示されている。
【００２２】
図１５に示すとおり、選択ビット線側においては、プリチャージ電位からNANDストリングを通してセルソース線ドライバ１１０へ放電を行うため、電流は、選択ビット線BL_oddからNANDストリングを通り、セルソース線（CELLSRC）１０９を経由し、セルソース線ドライバ１１０のｎチャネルトランジスタ１１０−１のVSSに接続されたノードへ流れる。一方、非選択ビット線側においては、非選択ビット線BL_evenをシールド電位にするために、非選択ビット線BL_evenがBLCRLドライバ１１２に電気的に接続され、電流が、非選択ビット線BL_evenからビット線シールド線（BLCRL）１１４を経由してBLCRLドライバ１１２のｎチャネルトランジスタの１１２−１のVSSへ接続されたノードへ流れる。
【００２３】
ビット線シールド線（BLCRL）１１４の配線抵抗R1は、比較的小さい。一方、セルアレイ１０２上にあるセルソース線（CELLSRC）１０９の配線抵抗R2は、比較的小さいが、交差部１０７及び周辺回路部１１５上にあるセルソース線（CELLSRC）１０９の配線抵抗R3は、セルソース線（CELLSRC）１０９が引き回されている分、比較的大きくなっている。
【００２４】
ところで、近年、NAND型フラッシュメモリにおいて、メモリセルからのデータの読み出し動作の高速化が要求されている。NAND型フラッシュメモリにおけるデータの読み出し動作の高速化を実現するためには、セルソース線１０９の抵抗を低減する必要がある。特に、放電時のセルソース線１０９の抵抗が大きいと、セルソース線１０９の不要な電位の上昇が発生し、そのことが引き金となり、ビット線にノイズが生じ、メモリセルのセンス・マージンが小さくなってしまうからである。
【００２５】
ここで、上述の現象を説明するために、図１６を参照する。図１６には、メモリセルからデータを読み出す際における、データ“１”が記憶された“１”セルのビット線、データ“０”が記憶された“０”セルのビット線、セルソース線（CELLSRC）１０９及びビット線シールド線（BLCRL）の電位の変化が示されている。
【００２６】
セルソース線１０９の抵抗が大きいと、“１”セルのビット線からセルソース線（CELLSRC）１０９に、所謂セル電流が流れ込み（図１６の“ａ”で示す部分）、セルソース線（CELLSRC）１０９の不要な電位の上昇が起こる（図１６の“ｂ”で示す部分、「セルソース線ノイズ」と言うことがある。）。また、“１”セルのビット線電位が下がることにより、本来シールド電位VSSとなっているはずの隣接ビット線の電位がカップリングによって下がり、それにより、シールドされている全てのビット線に繋がるビット線シールド線（BLCRL）の電位が下がってしまう（図１６の“ｃ”で示す部分、「ビット線シールド線ノイズ」と言うことがある。）。ビット線シールド線の電位が下がることにより、“０”セルのビット線の電位が、隣接するシールドされたビット線からのノイズによって下がり（図１６の“ｄ”で示す部分）、“０”セルのセンス・マージンが小さくなってしまう。例えば、一つのメモリセルを除く全てのメモリセルのデータが“１”の状況において、そのデータが“０”であるメモリセルのビット線電位は、ビット線シールド線の電位を通してVSS側にカップリングされ、その電位が下降してしまう。セルソース線１０９の抵抗が大きいが為に、このような望まない電位の上昇・降下、即ちノイズが発生し、ビット線のセンス・マージンが小さくなってしまい、データの読み出し動作に大きな影響を与えることになるのである。
【００２７】
セルソース線１０９の抵抗は、その寄生抵抗が主たる要因となっている。セルソース線１０９の寄生抵抗は、以下の３つの抵抗成分によって生じることになる。
【００２８】
（１）セルアレイ１０２上の配線による抵抗成分R(1)
（２）センスアンプ１０５及び１０６とロー・デコーダ１０３及び１０４との交差部１０７及び１０８上の配線による抵抗成分R(2)
（３）放電トランジスタ１１０−１及び１１１−１のオン抵抗成分R(3)
上述の（１）の抵抗成分R(1)に関しては、セルソース線１０９の配線抵抗成分を低減するためには、例えば、セルソース線１０９をセルアレイ１０２上に第２配線層（Ｍ２）を用いて幅広く覆うことが有効である。例えば、セルアレイ１０２の縦幅を１１０００μｍ、横幅を２５００μｍ、第２配線層（Ｍ２）の被服率を５０％、シート抵抗を０．０６Ω/□と仮定すると、セルアレイ上の配線抵抗R(1)は、次の通り計算される。
【００２９】
配線抵抗R(1)＝0.06×11000/(2500/2)=0.53Ω
次に、上述の（２）の抵抗成分R(2)に関しては、センスアンプ１０５及び１０６とロー・デコーダ１０３及び１０４の交差部１０７及び１０８においては、種々の配線が混み合う為、この部分でセルソース線１０９の十分な配線幅を確保することが難しい。よって、交差部１０７及び１０８におけるセルソース線１０９の抵抗成分の低減を実現することは困難である。例えば、交差部１０７及び１０８において、それぞれ、高さ４５０μｍ、幅８μｍのセルソース線１０９を配置する場合、交差部１０７及び１０８におけるセルソース線１０９の配線抵抗R(2)は、それぞれ、次の通り計算される。
【００３０】
配線抵抗R(2)＝0.06*500/8=3.75Ω
また、上述の（３）の抵抗成分R(3)に関しては、放電トランジスタ１１０−１及び１１１−１のオン抵抗を下げるためには、トランジスタのチャネル幅Ｗを大きくすれば良い。一方、トランジスタのチャネル幅Ｗを大きくすると、放電トランジスタ１１０−１及び１１１−１の面積オーバーヘッド（所謂面積占有率）が大きくなってしまうため、周辺回路部１１５における放電トランジスタ１１０−１及び１１１−１の配置や周辺回路部１１５全体における放電トランジスタ１１０−１及び１１１−１の大きさを考慮して、チャネル幅Ｗを決めることになる。現状、放電トランジスタ１１０−１及び１１１−１のオン抵抗R(3)は、それぞれ、上述の抵抗成分R(2)と同等となるように、そのチャネル幅Ｗを決定している。
【００３１】
結局、上述の（２）センスアンプ１０５及び１０６とロー・デコーダ１０３及び１０４との交差部１０７及び１０８上の配線抵抗成分R(2)がセルソース線１０９全体の抵抗の半分近くを占めることになる。よって、セルソース線１０９の抵抗を下げるためには、上述の（２）の交差部１０７及び１０８上の配線抵抗成分R(2)を如何に小さくできるかが課題となる。
【００３２】
そこで、本発明は、上述の問題に鑑みてなされたものであり、セルソース線の配線抵抗を低減し、データ読み出し時のセルソース線及びビット線におけるノイズの発生を抑制し、データの読み出し動作を高速に行うことができるNAND型フラッシュメモリに代表される不揮発性半導体記憶装置を実現することを目的とする。
【課題を解決するための手段】
【００３３】
本発明によると、電気的に書き換え可能なメモリセルが直列に接続されたNANDストリングスがマトリクス状に配置されたセルアレイと、前記メモリセルに接続されたビット線の電位を感知することによって、前記メモリセルのしきい値を感知するセンスアンプであって、高電圧トランジスタを有する第１の領域と低電圧トランジスタを有する第２の領域と有するセンスアンプと、前記NANDストリングスの一端に接続されたセルソース線と、前記セルソース線に接続され、前記セルソース線に接地電位又は低電位を供給する第１のトランジスタを有する第１のセルソース線ドライバと、を備えた不揮発性半導体記憶装置であって、
前記セルソース線ドライバの前記第１のトランジスタは、前記センスアンプの前記第１の領域に配置されることを特徴とする不揮発性半導体記憶装置が提供される。
【００３４】
また、本発明の不揮発性半導体記憶装置においては、前記セルアレイ上に形成される前記セルソース線は、格子状に配置され、互いに接続され、且つ周期的に配置した配線からなるようにしてもよい。
【００３５】
また、本発明の不揮発性半導体記憶装置においては、前記セルソース線に接続され、前記セルソース線に高電位を供給する第２のトランジスタを有する第２のセルソース線ドライバを有し、前記第２のトランジスタは、前記センスアンプとロー・デコーダとの交差部又は周辺回路に配置されるようにしてもよい。
【００３６】
また、本発明によると、電気的に書き換え可能なメモリセルが直列に接続されたNANDストリングスがマトリクス状に配置されたセルアレイと、前記メモリセルに接続されたビット線の電位を感知することによって、前記メモリセルのしきい値を感知するセンスアンプであって、高電圧トランジスタを有する第１の領域と低電圧トランジスタを有する第２の領域と有するセンスアンプと、前記NANDストリングスの一端に接続されたセルソース線と、前記セルソース線にその一端が接続され、ビット線シールド線にその他端が接続され、前記ビット線シールド線を介して前記セルソース線に接地電位又は低電位を供給する第１のトランジスタを有する第１のセルソース線ドライバと、を備えた不揮発性半導体記憶装置であって、前記セルソース線ドライバの前記第１のトランジスタは、前記センスアンプの前記第１の領域に配置されることを特徴とする不揮発性半導体記憶装置が提供される。
【００３７】
また、本発明の不揮発性半導体記憶装置においては、前記セルアレイ上に形成される前記セルソース線は、格子状に配置され、互いに接続され、且つ周期的に配置した配線からなるようにしてもよい。
【００３８】
また、本発明の不揮発性半導体記憶装置においては、前記セルソース線に接続され、前記セルソース線に高電位を供給する第２のトランジスタを有する第２のセルソース線ドライバを有し、前記第２のトランジスタは、前記センスアンプとロー・デコーダとの交差部又は周辺回路に配置されるようにしてもよい。
【発明の効果】
【００３９】
本発明によると、セルソース線ドライバの放電トランジスタへ放電する放電パスにおけるセルソース線の配線抵抗を低減することができ、それによってデータ読み出し時におけるセル電流の減少を抑制し、セルソース線及びビット線におけるノイズの発生を抑制することができ、データの読み出し動作を高速に行うことができる。
【００４０】
また、本発明によると、セルソース線の電位とビット線シールド線の電位をイコライズすることにより、２つの配線に生じるノイズをほぼキャンセルすることができ、それによってデータ読み出し時におけるセル電流の減少を抑制し、セルソース線及びビット線におけるノイズの発生を抑制することができ、データの読み出し動作を高速に行うことができる。
【発明を実施するための最良の形態】
【００４１】
以下、本発明の不揮発性半導体記憶装置について、詳細に説明する。本実施形態においては、本発明の不揮発性半導体記憶装置として、NAND型フラッシュメモリを例にとって説明する。
【００４２】
図１を参照する。図１には、本発明の不揮発性半導体記憶装置の一例であるNAND型フラッシュメモリ１の概略ブロック図が示されている。図１に示すNAND型フラッシュメモリ１は、メモリセルがマトリクス状に配置されたセルアレイ２、ロー・デコーダ部３及び４、センスアンプ部（High Voltage Tr領域）５、センスアンプ部（Low Voltage Tr領域）６、ロー・デコーダ部３とセンスアンプ部５及び６との交差部７、ロー・デコーダ部４とセンスアンプ部５及び６との交差部８、並びに周辺回路部１５を備えている。
【００４３】
次に、図２を参照する。図２は、本実施形態に係る本発明のNAND型フラッシュメモリ１をより詳細に示した構成図である。なお、図１においては、説明の便宜上、回路構成、回路ブロック、配線パターン等を混在して示している。
【００４４】
本実施形態に係る本発明のNAND型フラッシュメモリ１は、セルソース線（CELLSRC）９、放電用セルソース線ドライバ１０、並びに充電用セルソース線ドライバ１１及び１２を備えている。
【００４５】
放電用セルソース線ドライバ１０は、複数のｎチャネル型トランジスタ１０−１〜１０−ｋを有している（ｋは自然数）。これらｎチャネル型トランジスタ１０−１〜１０−ｋは、セルソース線１０９の放電を担い、高電圧トランジスタが用いられている。ここでは、放電用セルソース線ドライバ１０を構成するｎチャネル型トランジスタ１０−１〜１０−ｋを「放電用トランジスタ」と言う。本発明のNAND型フラッシュメモリ１においては、高電圧トランジスタからなる放電用セルソース線ドライバ１０即ち放電用トランジスタ１０−１〜１０−ｋは、センスアンプ部（High Voltage Tr領域）５に設けられており、このことは本発明の特徴の一つである。なお、放電用セルソース線ドライバ１０を構成する放電用ｎチャネル型トランジスタの数、サイズ（チャネル幅、チャネル長）は、適時設計変更され得る。
【００４６】
本発明のNAND型フラッシュメモリ１においては、放電用セルソース線ドライバ１０をセンスアンプ部（High Voltage Tr領域）５に配置することにより、セルソース線ドライバ１０の放電用トランジスタ１０−１〜１０−ｋへ放電する放電パス１０ｂにおいては、従来問題となっていた交差部７及び８におけるソースセルソース線１０９の配線抵抗を排除することができる。よって、放電時のセルソース線１０９の配線抵抗を低減することができ、それによってデータ読み出し時のセルソース線及びビット線におけるノイズの発生を抑制することができ、データの読み出し動作を高速に行うことができる。
【００４７】
一方、充電用セルソース線ドライバ１１及び１２は、周辺回路部１５に設けられている。セルソース線ドライバ１１は、１つのｎチャネル型トランジスタ１１−１と１つのｐチャネル型トランジスタ１１−２とが直列に接続された構成を有し、それぞれのソース又はドレインが互いに接続された接続点にセルソース線１０９が電気的に接続されている。ここでは、ｎチャネル型トランジスタ１１−１及びｐチャネル型トランジスタ１１−２を「充電用トランジスタ」と言う。また、充電用セルソース線ドライバ１２は、セルソース線ドライバ１１と同様の構成を有しており、１つのｎチャネル型トランジスタ１１−１と１つのｐチャネル型トランジスタ１１−２とが直列に接続された構成を有し、それぞれのソース又はドレインが互いに接続された接続点にセルソース線１０９が電気的に接続されている。なお、充電用セルソース線ドライバ１１及び１２を構成するｎチャネル型トランジスタ及びｐチャネル型トランジスタそれぞれの数、それぞれのサイズ（チャネル幅、チャネル長）もまた適時設計変更され得る。
【００４８】
なお、図２に示すとおり、本実施形態においては、セルソース線（CELLSRC）９は、セルアレイ２上に格子状に配置し互いに接続し、同時にそれら配線を周期的に配置した配線によって形成されているが、セルソース線（CELLSRC）９の形状はこれに限定されるわけで無く、如何なる形状をも取り得、例えば、セルアレイ上に梯子状に配置し互いに接続し、同時にそれら配線を周期的に配置した配線によって形成しても良く、また従来のようにセルソース線をメモリセルアレイ２間上に直線状配置するようにしてもよい。
【００４９】
本実施形態のNAND型フラッシュメモリ１においては、センスアンプ部５及び６におけるセンスアンプ回路によってメモリセルに接続されたビット線の電位を感知し、そうすることによってメモリセルのしきい値を感知し、データの読み出し動作が行われる。なお、センスアンプ部（High Voltage Tr領域）５には、高電圧トランジスタが用いられており、一方、センスアンプ部（Low Voltage Tr領域）６には、低電圧トランジスタが用いられている。図１及び図２に示すとおり、センスアンプ部（High Voltage Tr領域）５は、セルアレイ２とセンスアンプ部（Low Voltage Tr領域）６との間に設けられている。
【００５０】
図２に示すとおり、セルソース線９は、セルアレイ２上に配線を格子状に配置し互いに接続し、同時にそれらを周期的に配置した配線によって形成されている。放電用セルソース線ドライバ１０は、ｎチャネルトランジスタのみから構成されるので、同じくセンスアンプ部（High Voltage Tr領域）５をｎチャネルトランジスタのみから構成されるようにした場合、ｎチャネルの高電圧トランジスタをセンスアンプ部（High Voltage Tr領域）５に集中して配置することができ、レイアウト上メリットを有する。
【００５１】
、
図２に示すとおり、格子状に張り巡らされたセルソース線１０９は、セルアレイ２上から交差部７及び８上を通り、周辺回路１５の領域に配置されているセルソース線ドライバ１１及び１２まで引き回されている。セルソース線ドライバ１０は、VSSへの放電パス（接地パス）１０ｂ（白抜きの矢印で示す）を有している。また、セルソース線ドライバ１１及び１２は、セルソース線９を１Ｖ程度の電圧に充電する充電パス１１ａ及び１２ａ（共に白抜きの矢印で示す）を有している。
【００５２】
メモリセルからデータを読み出す時には、放電パス１０ｂがオンし、セルソース線９が接地（VSS）される。一方、メモリセルへデータを書き込む（データプログラム）時には、充電パス１１ａ及び１２ａがオンし、セルソース線９が１Ｖ程度にプリチャージされる。また、セルソース線９は、メモリセルのデータを消去する時には、２０Ｖ程度の高電圧が印加される為、セルソース線９を駆動する最終段の回路であるセルソース線ドライバ１１及び１２は、高電圧トランジスタによって構成される必要がある。
【００５３】
次に、図３及び図４を参照する。図３には、本実施形態における４つのビット線対に対応するセンスアンプ部（High Voltage Tr領域）５及びセンスアンプ部（Low Voltage Tr領域）６の回路例が示されている。図３に示すとおり、１つのビット線対に対応した回路ブロックが段積みされたような状態で配置され、センスアンプ部（High Voltage Tr領域）５を構成している。図３に示すとおり、本実施形態においては、セルソース線ドライバ１０（放電用トランジスタ）が１ビット線対に対応する回路ブロックと、隣接する１ビット線対に対応する回路ブロックとの間に配置されているが、これに限定されるわけではなく、例えば、例えば、２つの１ビット線対に対応する回路ブロックと、隣接する２つの１ビット線対に対応する回路ブロックとの間に配置されるようにしても良い。また、本実施形態においては、２つのビット線対に対して１つの放電用トランジスタが対応するようにしたが、これに限定されるわけではなく、放電用トランジスタの数、サイズ（チャネル幅、チャネル長）は、適時設計変更可能である。
【００５４】
次に、図４には、本実施形態における４つのビット線対に対応するセンスアンプ部（High Voltage Tr領域）５及びセンスアンプ部（Low Voltage Tr領域）６のレイアウトイメージ例が示されている。図４において、「ＡＡ」は活性領域、「ＧＣ」はゲート配線、「Ｍ０」は第１の配線層、「Ｍ１」は第２の配線層、「Ｍ２」は第３の配線層を示している。また、図中に示すマークを用いて、Ｍ０からＡＡへのコンタクト、Ｍ１からＭ０へのコンタクト、Ｍ２からＭ１へのコンタクトが示されている。
【００５５】
セルソース線（CELLSRC）１０９及びVSS配線は、金属（例えば、アルミニウム）のベタ配線によるＭ２が用いられている。従って、セルソース線ドライバ１０の放電トランジスタは、Ｍ２からＭ１へコンタクトを落とすために、セルアレイ２から延びるビット線（Ｍ１による）の配置が緩和される部分に配置される。図４に示すとおり、本実施形態においては、この緩和される部分がセンスアンプ部（High Voltage Tr領域）５の中央付近である。
【００５６】
本実施形態のNAND型フラッシュメモリ１のように、セルソース線ドライバ１０の放電トランジスタをセンスアンプ部の高電圧トランジスタの領域５に配置することにより、VSS配線をＭ２によって新たに引き回すことになり、このVSS配線の抵抗が、放電パスにおける抵抗として加わることになる。よって、このVSS配線の抵抗を如何に小さくできるかが問題となってくる。
【００５７】
通常、センスアンプの高電圧トランジスタの領域５は、100μｍ程度の高さがあるので、VSS配線の幅を40μｍ程度確保することができる。そうすれば、VSS配線の配線抵抗RVSSは、
RVSS＝0.06×2500／40／2＝1.88Ω
となり、結果として、従来問題となっていた、上述の（２）センスアンプ５及び６とロー・デコーダ３及び４との交差部７及び８上の配線による抵抗成分R(2)を排除できることを考慮すると、抵抗成分R(2)を半減することと同等の効果を奏することになる。
【００５８】
また、セルアレイ２のワード線方向（横方向）の長さが短くなると、更に配線抵抗の低減効果が顕著になる。何故なら、ワード線はセンスアンプの高電圧トランジスタ領域上をセルアレイ２の横方向に走っているので、この長さが短くなると配線抵抗も低減するからである。また、放電トランジスタは横方向に一列に配列でき、十分大きなチャネル幅Ｗを確保することができ、放電トランジスタのオン抵抗も抑制することができる。
【００５９】
以上述べたとおり、本発明のNAND型フラッシュメモリ１においては、放電用セルソース線ドライバ１０をセンスアンプ部（High Voltage Tr領域）５に配置することにより、セルソース線ドライバ１０の放電用トランジスタ１０−１〜１０−ｋへ放電する放電パス１０ｂにおいては、従来問題となっていた交差部７及び８におけるソースセルソース線１０９の配線抵抗を排除することができる。よって、結果として、放電時のセルソース線１０９の配線抵抗を低減することができ、それによってデータ読み出し時のセルソース線及びビット線におけるノイズの発生を抑制することができ、データの読み出し動作を高速に行うことができる。
【実施例１】
【００６０】
本実施例においては、上述の実施形態において説明した本発明のNAND型フラッシュメモリ１において、充電用セルソース線ドライバ１１及び１２を、それぞれ、交差部７及び交差部８に配置した例について説明する。
【００６１】
図５を参照する。図５には、本実施例に係る本発明のNAND型フラッシュメモリ２０の概略構成図が示されている。なお、図５に示す本実施例に係る本発明のNAND型フラッシュメモリ２０において、上述の実施形態において説明した本発明のNAND型フラッシュメモリ１と同様の構成については、同じ符号を付してあるので、ここでは改めて説明はしない。
【００６２】
図５に示すとおり、本実施例のNAND型フラッシュメモリ２０は、充電用セルソース線ドライバ１１及び１２を、それぞれ、交差部７及び交差部８に配置している。こうすることによって、充電パス１１ａ及び１２ａにおけるセルソース線（CELLSRC）９の配線が短くなり、充電パス１１ａ及び１２ａの抵抗を小さくすることができる。また、通常、交差部７及び交差部８は、他の回路がそれほど密集して配置されておらず、レイアウトに余裕があるので、交差部７及び交差部８にサイズの大きな充電用セルソース線ドライバ１１及び１２を配置することにより、周辺回路部１５の面積負担が軽くなり、周辺回路１５のレイアウト効率を上げることができ、もって、NAND型フラッシュメモリ２０全体のレイアウト効率を上げることができる。
【実施例２】
【００６３】
本実施例においては、上述の実施形態において説明した本発明のNAND型フラッシュメモリ１において、セルソース線（CELLSRC）の電位と、ビット線シールド線（BLCRL）の電位とをイコライズするトランジスタをセルアレイ直近のセンスアンプ部の高電圧トランジスタ領域に配置した例について説明する。
【００６４】
図６を参照する。図６には、本実施例に係る本発明のNAND型フラッシュメモリ３０の概略構成図が示されている。なお、図６に示す本実施例に係る本発明のNAND型フラッシュメモリ３０において、上述の実施形態において説明した本発明のNAND型フラッシュメモリ１と同様の構成については、同じ符号を付してあるので、ここでは改めて説明はしない。
【００６５】
本実施例のNAND型フラッシュメモリ３０においては、セルソース線（CELLSRC）の電位と、ビット線シールド線（BLCRL）の電位とをイコライズする複数のトランジスタ（イコライズ用トランジスタ又は放電用トランジスタ）１６−１〜１６−ｋからなる放電用セルソースドライバ１６をセルアレイ２直近のセンスアンプ部（High Voltage Tr領域）５に配置している。ビット線シールド線（BLCRL）１７は、ビット線シールド線ドライバ１３及び１４によって駆動され、VSS電位となる。なお、イコライズ用トランジスタ１６−１〜１６−ｋは、この数に限定されるわけではなく、またそれらのサイズ（チャネル幅、チャネル長）についても、適時設計変更が可能である。
【００６６】
次に、図７を参照する。図７には、本実施例における４つのビット線対に対応するセンスアンプ部（High Voltage Tr領域）５及びセンスアンプ部（Low Voltage Tr領域）６の回路例が示されている。図７に示すとおり、１つのビット線対に対応した回路ブロックが段積みされたような状態で配置され、センスアンプ部（High Voltage Tr領域）を構成している。図７に示すとおり、本実施例においては、セルソース線ドライバ１０（放電用トランジスタ）が１ビット線対に対応する回路ブロックと、隣接する１ビット線対に対応する回路ブロックとの間に配置されているが、これに限定されるわけではなく、例えば、２つの１ビット線対に対応する回路ブロックと、隣接する２つの１ビット線対に対応する回路ブロックとの間に配置されるようにしても良い。また、本実施例においては、２つのビット線対に対して１つの放電用トランジスタ（イコライズ用トランジスタ）が対応するようにしたが、これに限定されるわけではなく、放電用トランジスタ（イコライズ用トランジスタ）の数、サイズ（チャネル幅、チャネル長）は、適時設計変更可能である。
【００６７】
次に、図８には、本実施形態における４つのビット線対に対応するセンスアンプ部（High Voltage Tr領域）５及びセンスアンプ部（Low Voltage Tr領域）６のレイアウトイメージ例が示されている。図８においては、図４と同様、「ＡＡ」は活性領域、「ＧＣ」はゲート配線、「Ｍ０」は第１の配線層、「Ｍ１」は第２の配線層、「Ｍ２」は第３の配線層を示している。また、図４と同様、図中に示すマークを用いて、Ｍ０からＡＡへのコンタクト、Ｍ１からＭ０へのコンタクト、Ｍ２からＭ１へのコンタクトが示されている。
【００６８】
セルソース線（CELLSRC）９、ビット線シールド線（BLCRL）１７及びVSS配線は、金属（例えば、アルミニウム）のベタ配線によるＭ２が用いられている。従って、セルソース線ドライバ１０の放電トランジスタは、Ｍ２からＭ１へコンタクトを落とすために、セルアレイ２から延びるビット線（Ｍ１による）の配置が緩和される部分に配置される。図４に示すとおり、本実施形態においては、この緩和される部分が、１ビット線対に対応する回路ブロックと、隣接する１ビット線対に対応する回路ブロックとの間となる。
【００６９】
ここで、図９を参照し、本実施例に係る本発明のNAND型フラッシュメモリ３０において、セルソース線（CELLSRC）９の電位と、ビット線シールド線（BLCRL）１７の電位とをイコライズする場合の電流の流れについて説明する。図９には、図７及び８に示す回路のうち、１つのビット線対に対応するセンスアンプ部（High Voltage Tr領域）５及びセンスアンプ部（Low Voltage Tr領域）６の回路例が示されている。また、図９には、交差部７に設けられているBLCRLドライバ１３及び周辺回路部１５に設けられているセルソース線ドライバ１１の回路構成についても示されている。なお、図９においては、ビット線シールド線（BLCRL）１７及びセルソース線（CELLSRC）９における電流の流れを説明するため、BL_oddを選択ビット線、BL_evenを非選択ビット線とし、セルソース線ドライバ１６の放電用トランジスタ１６−１〜１６−ｋによって、ビット線シールド線（BLCRL）１７の電位とセルソース線（CELLSRC）９の電位とをイコライズした場合の電流の流れが白抜きの矢印で示されている。
【００７０】
図９に示すとおり、本発明のNAND型フラッシュメモリ３０においては、データの読み出し時には、非選択ビット線BL_evenがビット線シールド線１７に接続され、BLCRLドライバ１３から非選択ビット線BL_evenに接地電位VSSが供給される。同時に、セルソース線ドライバ１６（イコライズ用トランジスタ１６−１〜１６−ｋ）を介して選択ビット線側のセルソース線９も接地されることになる。電流の流れに基づいて説明すると、データの読み出し時には、電流は、選択ビット線BL_oddからNANDストリングを通り、セルソース線ドライバ１６（イコライズ用トランジスタ１６−１〜１６−ｋ）を経由し、BLCRLドライバ１３のｎチャネルトランジスタ１３−１のVSSに接続されたノードへ流れる。一方、非選択ビット線側においては、電流が、非選択ビット線BL_evenからビット線シールド線（BLCRL）１３を経由してBLCRLドライバ１３のｎチャネルトランジスタの１３−１のVSSへ接続されたノードへ流れる。
【００７１】
ビット線シールド線（BLCRL）１３の配線抵抗R1は、比較的小さい。一方、セルアレイ２上にあるセルソース線（CELLSRC）９の配線抵抗R2は、比較的小さいが、交差部７及び周辺回路部１５上にあるセルソース線（CELLSRC）９の配線抵抗R3は、セルソース線（CELLSRC）９が引き回されている分、比較的大きくなっている。本実施例に係る本発明のNAND型フラッシュメモリ３０においては、このセルソース線９のうち抵抗が大きい部分を電流パスとして用いないので、セルソース線９に発生するノイズを抑制することができる。
【００７２】
ここで、図１０を参照する。図１０には、メモリセルからデータを読み出す際における、データ“１”が記憶された“１”セルのビット線、データ“０”が記憶された“０”セルのビット線、セルソース線（CELLSRC）９及びビット線シールド線（BLCRL）１７の電位の変化が示されている。
【００７３】
本実施例に係る本発明のNAND型フラッシュメモリ３０においては、放電パスにおけるセルソース線９の抵抗が小さいので、“１”セルのビット線からセルソース線（CELLSRC）９に、所謂セル電流が流れ込むことを抑制することができ、セルソース線（CELLSRC）９の不要な電位の上昇を抑制することができる（図１０の“ｂ’”で示す部分）。また、セルソース線９の電位の上昇とビット線シールド線１７の電位の降下とは、互いに逆相の関係にあり、ほぼ同じ大きさである。なぜなら、ビット線容量のほぼ９２％は隣接ビット線容量によって占められているためである。従って、セルアレイ２の直近で、セルソース線９の電位の上昇とビット線シールド線１７の電位をイコライズ用トランジスタ１６−１〜１６−ｋを分散配置してイコライズすることにより、２つの配線に生じるノイズがほぼキャンセルされ（図１０における“ｂ’”及び“ｃ’”）、ノイズ量が従来の１／４以下になるという劇的な改善を図ることができる。よって、ビット線シールド線（BLCRL）１７の電位が下がらないので、“０”セルのビット線の電位が、隣接するシールドされたビット線からのノイズによって下がるｋとはなく（図１０の“ｄ’”で示す部分）、“０”セルのセンス・マージンに悪影響が及ぶことはない。
【００７４】
ここで、図１１を参照する。図１１は、メモリセルからデータを読み出す際における、本実施例に係る本発明のNAND型フラッシュメモリ３０のセルソース線（CELLSRC）９及びビット線シールド線（BLCRL）１７の電位の変化と、図１３に示すNAND型フラッシュメモリ１００のセルソース線（CELLSRC）１０９及びビット線シールド線（BLCRL）１１４の電位の変化のコンピュータシミュレーション結果を示す。セルソース線（CELLSRC）９及びセルソース線（CELLSRC）１０９については電位の上昇が現れており、ビット線シールド線（BLCRL）１７及びビット線シールド線（BLCRL）１１４については、電位の降下が現れている。
【００７５】
図１１から明らかなとおり、本実施例に係る本発明のNAND型フラッシュメモリ３０のセルソース線（CELLSRC）９は、殆ど電位の上昇が見られず、ビット線シールド線（BLCRL）１７もまた、殆ど電位の下降が見られない。一方、図１３に示すNAND型フラッシュメモリ１００のセルソース線（CELLSRC）１０９は、大きく電位が上昇し、また、ビット線シールド線（BLCRL）１１４は、大きく電位が下降している。このコンピュータシミュレーション結果は、図１０及び図１６と一致している。
【００７６】
本実施例に係る本発明のNAND型フラッシュメモリ３０においては、セルソース線９の電位の上昇とビット線シールド線１７の電位をイコライズ用トランジスタ１６−１〜１６−ｋを分散配置してイコライズすることにより、２つの配線に生じるノイズをほぼキャンセルすることができ、それによってデータ読み出し時におけるセル電流の減少を抑制し、セルソース線及びビット線におけるノイズの発生を抑制することができ、データの読み出し動作を高速に行うことができる。
【実施例３】
【００７７】
本実施例においては、上述の実施例２において説明した本発明のNAND型フラッシュメモリ３０において、充電用セルソース線ドライバ１１及び１２を、それぞれ、交差部７及び交差部８に配置した例について説明する。
【００７８】
図１２を参照する。図１２には、本実施例に係る本発明のNAND型フラッシュメモリ４０の概略構成図が示されている。なお、図１２に示す本実施例に係る本発明のNAND型フラッシュメモリ２０において、上述の実施形態及び実施例２において説明した本発明のNAND型フラッシュメモリ１及び本発明のNAND型フラッシュメモリ３０と同様の構成については、同じ符号を付してあるので、ここでは改めて説明はしない。
【００７９】
図１２に示すとおり、本実施例のNAND型フラッシュメモリ４０は、充電用セルソース線ドライバ１１及び１２を、それぞれ、交差部７及び交差部８に配置している。こうすることによって、充電パス１１ａ及び１２ａにおけるセルソース線（CELLSRC）９の配線が短くなり、充電パス１１ａ及び１２ａの抵抗を小さくすることができる。また、通常、交差部７及び交差部８は、他の回路がそれほど密集して配置されておらず、レイアウトに余裕があるので、交差部７及び交差部８にサイズの大きな充電用セルソース線ドライバ１１及び１２を配置することにより、周辺回路部１５の面積負担が軽くなり、周辺回路１５のレイアウト効率を上げることができ、もって、NAND型フラッシュメモリ４０全体のレイアウト効率を上げることができる。よって、セルソース線９の電位の上昇とビット線シールド線１７の電位をイコライズ用トランジスタ１６−１〜１６−ｋを分散配置してイコライズすることによるセルソース線及びビット線におけるノイズの発生の抑制によるデータの読み出し動作の高速化と相まって、優れた効果を奏する。
【産業上の利用可能性】
【００８０】
本発明の不揮発性半導体記憶装置は、書き込み動作の高速化を実現でき、NAND型フラッシュメモリのシステム全体の高速化を実現できる。よって、本発明によると、より安価で、小型、高速且つ大容量の不揮発性半導体記憶装置が実現できる。本発明の不揮発性半導体記憶装置は、コンピュータを始めとし、ディジタルスチルカメラ、携帯電話、家電製品等の電子機器の記憶装置として用いることができる。
【図面の簡単な説明】
【００８１】
【図１】本発明の一実施形態に係るNAND型フラッシュメモリ１の概略構成図である。
【図２】本発明の一実施形態に係るNAND型フラッシュメモリ１をより詳細に示した構成図である。
【図３】本発明の一本実施形態における４つのビット線対に対応するセンスアンプ部（High Voltage Tr領域）５及びセンスアンプ部（Low Voltage Tr領域）６の回路例である。
【図４】本発明の一実施形態における４つのビット線対に対応するセンスアンプ部（High Voltage Tr領域）５及びセンスアンプ部（Low Voltage Tr領域）６のレイアウトイメージ例である。
【図５】本発明の一実施例に係るNAND型フラッシュメモリ２０の概略構成図である。
【図６】本発明の一実施例に係るNAND型フラッシュメモリ３０の概略構成図である。
【図７】本発明の一実施例における４つのビット線対に対応するセンスアンプ部（High Voltage Tr領域）５及びセンスアンプ部（Low Voltage Tr領域）６の回路例である。
【図８】本発明の一実施例における４つのビット線対に対応するセンスアンプ部（High Voltage Tr領域）５及びセンスアンプ部（Low Voltage Tr領域）６のレイアウトイメージ例である。
【図９】本発明の一実施例における１つのビット線対に対応するセンスアンプ部（High Voltage Tr領域）５及びセンスアンプ部（Low Voltage Tr領域）６の回路例である。
【図１０】本発明の一実施例におけるNAND型フラッシュメモリのメモリセルからデータを読み出す際における、データ“１”が記憶された“１”セルのビット線、データ“０”が記憶された“０”セルのビット線、セルソース線（CELLSRC）９及びビット線シールド線（BLCRL）１７の電位の変化を示すグラフである。
【図１１】セルソース線（CELLSRC）及びビット線シールド線（BLCRL）の電位のコンピュータシミュレーション結果である。
【図１２】本発明の一実施例におけるNAND型フラッシュメモリ４０の概略構成図である。
【図１３】ソース配線を格子状に配置し互いに接続し、同時にそれら配線を周期的に配置したNAND型フラッシュメモリ１０１の概略構成図である。
【図１４】図１３に示すNAND型フラッシュメモリ１０１における４つのビット線対に対応するセンスアンプ部（High Voltage Tr領域）１０５及びセンスアンプ部（Low Voltage Tr領域）１０６の回路例である。
【図１５】図１４に示す回路のうち、１つのビット線対に対応するセンスアンプ部（High Voltage Tr領域）１０５及びセンスアンプ部（Low Voltage Tr領域）１０６の回路例である。
【図１６】図１３に示すNAND型フラッシュメモリ１０１のメモリセルからデータを読み出す際における、データ“１”が記憶された“１”セルのビット線、データ“０”が記憶された“０”セルのビット線、セルソース線（CELLSRC）１０９及びビット線シールド線（BLCRL）の電位の変化を示すグラフである。
【符号の説明】
【００８２】
１      NAND型フラッシュメモリ
２      セルアレイ
３、４      ロー・デコーダ部
５、６      センスアンプ部
７、８      交差部
９      セルソース線（CELLSRC）
１０      放電用セルソース線ドライバ
１０−１〜１０−ｋ      放電用トランジスタ
１０ｂ      放電パス
１１、１２      充電用セルソース線ドライバ
１１−２      ｐチャネル型トランジスタ
１２      充電用セルソース線ドライバ
１３      BLCRLドライバ
１５      周辺回路部
１６      放電用セルソースドライバ
１６−１〜１６−ｋ      イコライズ用トランジスタ
３０      NAND型フラッシュメモリ
４０      NAND型フラッシュメモリ
１００      NAND型フラッシュメモリ
１０２、      セルアレイ
１０３      デコーダ部
１０５,１０６      センスアンプ
１０５,１０６      センスアンプ
１０７、１０８      交差部
１０９      セルソース線
１１０、１１１      セルソース線ドライバ
１１０−１、１１０−２      ｎチャネルトランジスタ
１１０ａ、１１１ａ      充電パス
１１１      セルソース線ドライバ
１１１−３      ｐチャネル型トランジスタ
１１２、１１３      BLCRLドライバ
【図１】
2006302960.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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