(57)【要約】【課題】  小規模な回路構成でプレート線等を駆動できる強誘電体メモリを提供すること。【解決手段】  ＰＬ選択回路７０Ｌは、ワード線ＷＬが選択電圧の場合にオンになり、プレート線ＬＰＬ（Ｌ）にプレート線選択信号ＰＳ（Ｌ）を供給するトランジスタＴＤ１と、ワード線ＷＬが非選択電圧の場合にオンになり、プレート線ＬＰＬ（Ｌ）を第１の電源ＧＮＤの電圧レベルに設定するトランジスタＴＤ２を含む。ＰＬ選択回路７０Ｒは、ワード線ＷＬが選択電圧の場合にオンになり、プレート線ＬＰＬ（Ｒ）にプレート線選択信号ＰＳ（Ｒ）を供給するトランジスタＴＥ１と、ワード線ＷＬが非選択電圧の場合にオンになり、プレート線ＬＰＬ（Ｒ）をＧＮＤの電圧レベルに設定するトランジスタＴＥ２を含む。【選択図】        図６
2006164321.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタを有する複数のメモリセルが配置されるメモリセルアレイと、複数のワード線と、複数のプレート線と、複数のプレート線選択回路とを含み、
前記複数のプレート線選択回路の第Ｌのプレート線選択回路は、
第Ｌのプレート線と第Ｉのプレート線選択信号の供給ノードとの間に設けられ、第Ｋのワード線が選択電圧に設定された場合にオンになり、前記第Ｌのプレート線に前記第Ｉのプレート線選択信号を供給する第１のトランジスタと、
前記第Ｌのプレート線と第１の電源との間に設けられ、前記第Ｋのワード線が非選択電圧に設定された場合にオンになり、前記第Ｌのプレート線を前記第１の電源の電圧レベルに設定する第２のトランジスタを含み、
前記複数のプレート線選択回路の第Ｍのプレート線選択回路は、
第Ｍのプレート線と第Ｊのプレート線選択信号の供給ノードとの間に設けられ、前記第Ｋのワード線が選択電圧に設定された場合にオンになり、前記第Ｍのプレート線に前記第Ｊのプレート線選択信号を供給する第３のトランジスタと、
前記第Ｍのプレート線と前記第１の電源との間に設けられ、前記第Ｋのワード線が非選択電圧に設定された場合にオンになり、前記第Ｍのプレート線を前記第１の電源の電圧レベルに設定する第４のトランジスタを含むことを特徴とする強誘電体メモリ。
【請求項２】
請求項１において、
前記第Ｋのワード線の信号が入力されその反転信号を出力するインバータ回路が、前記第Ｌのプレート線選択回路と前記第Ｍのプレート線選択回路との間で共用されることを特徴とする強誘電体メモリ。
【請求項３】
請求項１又は２において、
第Ｋのワード線用のプレート線選択回路と第Ｋ＋１のワード線用のプレート線選択回路との間で、プレート線選択信号が共用されることを特徴とする強誘電体メモリ。
【請求項４】
請求項１乃至３のいずれかにおいて、
複数のワード線昇圧回路を更に含み、
前記複数のワード線昇圧回路の第Ｋのワード線昇圧回路は、
一端が前記第Ｋのワード線に接続され、他端が第１のノードに接続される昇圧用キャパシタと、
昇圧制御信号の供給ノードと前記第１のノードの間に設けられ、前記第Ｋのワード線が選択電圧に設定された場合にオンになり、前記第１のノードに前記昇圧制御信号を供給する第５のトランジスタを含むことを特徴とする強誘電体メモリ。
【請求項５】
請求項４において、
前記第Ｋのワード線昇圧回路は、
前記第１のノードと前記第１の電源との間に設けられ、前記第Ｋのワード線が非選択電圧に設定された場合にオンになり、前記第１のノードを前記第１の電源の電圧レベルに設定する第６のトランジスタを含むことを特徴とする強誘電体メモリ。
【請求項６】
請求項４又は５において、
前記昇圧制御信号を生成する昇圧制御信号生成回路を含み、
前記昇圧制御信号生成回路は、
前記第Ｉ、第Ｊのプレート線選択信号の信号変化タイミングを設定するためのプレート線タイミング信号がアクティブから非アクティブになった後、所与の期間、前記昇圧制御信号をアクティブに設定することを特徴とする強誘電体メモリ。
【請求項７】
請求項４乃至６のいずれかにおいて、
前記第Ｋのワード線の信号が入力されその反転信号を出力するインバータ回路が、前記第Ｌのプレート線選択回路と前記第Ｍのプレート線選択回路と前記第Ｋのワード線昇圧回路との間で共用されることを特徴とする強誘電体メモリ。
【請求項８】
強誘電体キャパシタを有する複数のメモリセルが配置されるメモリセルアレイと、複数のワード線と、複数のプレート線と、複数のプレート線選択回路と、複数のワード線昇圧回路を含み、
前記複数のプレート線選択回路の第Ｌのプレート線選択回路は、
第Ｌのプレート線と第Ｉのプレート線選択信号の供給ノードとの間に設けられ、第Ｋのワード線が選択電圧に設定された場合にオンになり、前記第Ｌのプレート線に前記第Ｉのプレート線選択信号を供給する第１のトランジスタと、
前記第Ｌのプレート線と第１の電源との間に設けられ、前記第Ｋのワード線が非選択電圧に設定された場合にオンになり、前記第Ｌのプレート線を前記第１の電源の電圧レベルに設定する第２のトランジスタを含み、
前記複数のワード線昇圧回路の第Ｋのワード線昇圧回路は、
一端が前記第Ｋのワード線に接続され、他端が第１のノードに接続される昇圧用キャパシタと、
昇圧制御信号の供給ノードと前記第１のノードとの間に設けられ、前記第Ｋのワード線が選択電圧に設定された場合にオンになり、前記第１のノードに前記昇圧制御信号を供給する第３のトランジスタを含むことを特徴とする強誘電体メモリ。
【請求項９】
請求項８において
前記第Ｋのワード線昇圧回路は、
前記第１のノードと前記第１の電源との間に設けられ、前記第Ｋのワード線が非選択電圧に設定された場合にオンになり、前記第１のノードを前記第１の電源の電圧レベルに設定する第４のトランジスタを含むことを特徴とする強誘電体メモリ。
【請求項１０】
請求項８又は９において、
前記昇圧制御信号を生成する昇圧制御信号生成回路を含み、
前記昇圧制御信号生成回路は、
前記第Ｉのプレート線選択信号の信号変化タイミングを設定するためのプレート線タイミング信号がアクティブから非アクティブになった後、所与の期間、前記昇圧制御信号をアクティブに設定することを特徴とする強誘電体メモリ。
【請求項１１】
強誘電体キャパシタを有する複数のメモリセルが配置されるメモリセルアレイと、複数のワード線と、複数のプレート線と、複数のワード線昇圧回路を含み、
前記複数のワード線昇圧回路の第Ｋのワード線昇圧回路は、
一端が第Ｋのワード線に接続され、他端が第１のノードに接続される昇圧用キャパシタと、
昇圧制御信号の供給ノードと前記第１のノードとの間に設けられ、前記第Ｋのワード線が選択電圧に設定された場合にオンになり、前記第１のノードに前記昇圧制御信号を供給する第１のトランジスタを含むことを特徴とする強誘電体メモリ。
【請求項１２】
請求項１１において、
前記第Ｋのワード線昇圧回路は、
前記第１のノードと第１の電源との間に設けられ、前記第Ｋのワード線が非選択電圧に設定された場合にオンになり、前記第１のノードを前記第１の電源の電圧レベルに設定する第２のトランジスタを含むことを特徴とする強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに関する。
【背景技術】
【０００２】
近年、情報記憶用キャパシタとして強誘電体キャパシタを用いる強誘電体メモリ（ＦｅＲＡＭ:Ferroelectric Random Access Memory）が脚光を浴びている。この強誘電体メモリは、ＲＦＩＤ（Radio Frequency Identification）システムのトランスポンダ側に搭載されるメモリなどとして広く用いられている。
【０００３】
強誘電体メモリのワード線、プレート線には大きな容量が寄生しており、特にプレート線には、より大きな容量が寄生している。このため、１本のワード線に対応するプレート線を、プレート線選択信号を用いて複数のローカルなプレート線に階層化する従来技術が知られている。
【０００４】
しかしながら、この従来技術では、ナンド回路やインバータ回路を用いてプレート線の階層化を行っているため、回路規模が大きくなってしまうという課題がある。
【０００５】
また強誘電体メモリのワード線やプレート線を駆動する駆動回路についても種々の従来技術がある。
【０００６】
しかしながら、この従来技術では、トランジスタのしきい値電圧の影響で、ワード線に供給される電圧が電源電圧ＶＣＣよりも低くなってしまうという課題がある。ワード線の選択電圧がＶＣＣ未満になると、メモリセルへの論理”１”の書き込み不良が生じ、特に電源電圧が低電圧化された場合に大きな問題になる。
【特許文献１】特開平１０−２２９１７１号公報
【特許文献２】特開２００１−２８３５８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、小規模な回路構成でプレート線等を駆動できる強誘電体メモリを提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、強誘電体キャパシタを有する複数のメモリセルが配置されるメモリセルアレイと、複数のワード線と、複数のプレート線と、複数のプレート線選択回路とを含み、前記複数のプレート線選択回路の第Ｌのプレート線選択回路は、第Ｌのプレート線と第Ｉのプレート線選択信号の供給ノードとの間に設けられ、第Ｋのワード線が選択電圧に設定された場合にオンになり、前記第Ｌのプレート線に前記第Ｉのプレート線選択信号を供給する第１のトランジスタと、前記第Ｌのプレート線と第１の電源との間に設けられ、前記第Ｋのワード線が非選択電圧に設定された場合にオンになり、前記第Ｌのプレート線を前記第１の電源の電圧レベルに設定する第２のトランジスタを含み、前記複数のプレート線選択回路の第Ｍのプレート線選択回路は、第Ｍのプレート線と第Ｊのプレート線選択信号の供給ノードとの間に設けられ、前記第Ｋのワード線が選択電圧に設定された場合にオンになり、前記第Ｍのプレート線に前記第Ｊのプレート線選択信号を供給する第３のトランジスタと、前記第Ｍのプレート線と前記第１の電源との間に設けられ、前記第Ｋのワード線が非選択電圧に設定された場合にオンになり、前記第Ｍのプレート線を前記第１の電源の電圧レベルに設定する第４のトランジスタを含む強誘電体メモリに関係する。
【０００９】
本発明によれば、第Ｋのワード線が非選択電圧に設定された場合には、第２のトランジスタがオンになり、第Ｌのプレート線（ローカルプレート線）が第１の電源の電圧レベルに設定される。そして第Ｋのワード線が選択電圧に設定されると、第１のトランジスタがオンになり、第Ｉのプレート線選択信号が第Ｌのプレート線に供給されるようになる。これにより、第Ｌのプレート線が第Ｉのプレート線選択信号により駆動されて、第Ｌのプレート線に接続されるメモリセルのデータの書き込み、読み出し等を行うことが可能になる。また本発明によれば、第Ｋのワード線が非選択電圧に設定された場合には、第４のトランジスタがオンになり、第Ｍのプレート線（ローカルプレート線）が第１の電源の電圧レベルに設定される。そして第Ｋのワード線が選択電圧に設定されると、第３のトランジスタがオンになり、第Ｊのプレート線選択信号が第Ｍのプレート線に供給されるようになる。これにより、第Ｍのプレート線が第Ｊのプレート線選択信号により駆動されて、第Ｍのプレート線に接続されるメモリセルのデータの書き込み、読み出し等を行うことが可能になる。
【００１０】
また本発明では、前記第Ｋのワード線の信号が入力されその反転信号を出力するインバータ回路が、前記第Ｌのプレート線選択回路と前記第Ｍのプレート線選択回路との間で共用されるようにしてもよい。
【００１１】
このようにすれば、インバータ回路の個数を節約して回路を小規模化できる。
【００１２】
また本発明では、第Ｋのワード線用のプレート線選択回路と第Ｋ＋１のワード線用のプレート線選択回路との間で、プレート線選択信号が共用されるようにしてもよい。
【００１３】
このようにすれば、複数のプレート線選択回路でプレート線選択信号を共用して、プレート線選択信号を階層化できるようになる。なおプレート線選択信号が共用されるワード線の本数は２本に限定されず、３本以上でもよい。
【００１４】
また本発明では、複数のワード線昇圧回路を更に含み、前記複数のワード線昇圧回路の第Ｋのワード線昇圧回路は、一端が前記第Ｋのワード線に接続され、他端が第１のノードに接続される昇圧用キャパシタと、昇圧制御信号の供給ノードと前記第１のノードの間に設けられ、前記第Ｋのワード線が選択電圧に設定された場合にオンになり、前記第１のノードに前記昇圧制御信号を供給する第５のトランジスタを含むようにしてもよい。
【００１５】
本発明によれば、第Ｋのワード線が選択電圧に設定されると、第５のトランジスタがオンになり、第１のノードに昇圧制御信号が供給されるようになる。従って、昇圧制御信号の電圧レベルを変化させることで、昇圧用キャパシタの容量カップリングにより、第Ｋのワード線の電圧を昇圧することが可能になる。
【００１６】
また本発明では、前記第Ｋのワード線昇圧回路は、前記第１のノードと前記第１の電源との間に設けられ、前記第Ｋのワード線が非選択電圧に設定された場合にオンになり、前記第１のノードを前記第１の電源の電圧レベルに設定する第６のトランジスタを含むようにしてもよい。
【００１７】
このようにすれば、昇圧用キャパシタの容量カップリングにより、第Ｋのワード線の電圧レベルを急速に変化させることなどが可能になる。
【００１８】
また本発明では、前記昇圧制御信号を生成する昇圧制御信号生成回路を含み、前記昇圧制御信号生成回路は、前記第Ｉ、第Ｊのプレート線選択信号の信号変化タイミングを設定するためのプレート線タイミング信号がアクティブから非アクティブになった後、所与の期間、前記昇圧制御信号をアクティブに設定するようにしてもよい。
【００１９】
このようにすれば、プレート線タイミング信号がアクティブになった後（プレート線選択後）の所与の期間において、昇圧制御信号をアクティブにしてワード線電圧の昇圧を維持できるようになり、メモリセルへのデータの適正な書き込みを実現できる。
【００２０】
また本発明では、前記第Ｋのワード線の信号が入力されその反転信号を出力するインバータ回路が、前記第Ｌのプレート線選択回路と前記第Ｍのプレート線選択回路と前記第Ｋのワード線昇圧回路との間で共用されるようにしてもよい。
【００２１】
このようにすればインバータ回路の個数を節約して回路を小規模化できる。
【００２２】
また本発明は、強誘電体キャパシタを有する複数のメモリセルが配置されるメモリセルアレイと、複数のワード線と、複数のプレート線と、複数のプレート線選択回路と、複数のワード線昇圧回路を含み、前記複数のプレート線選択回路の第Ｌのプレート線選択回路は、第Ｌのプレート線と第Ｉのプレート線選択信号の供給ノードとの間に設けられ、第Ｋのワード線が選択電圧に設定された場合にオンになり、前記第Ｌのプレート線に前記第Ｉのプレート線選択信号を供給する第１のトランジスタと、前記第Ｌのプレート線と第１の電源との間に設けられ、前記第Ｋのワード線が非選択電圧に設定された場合にオンになり、前記第Ｌのプレート線を前記第１の電源の電圧レベルに設定する第２のトランジスタを含み、前記複数のワード線昇圧回路の第Ｋのワード線昇圧回路は、一端が前記第Ｋのワード線に接続され、他端が第１のノードに接続される昇圧用キャパシタと、昇圧制御信号の供給ノードと前記第１のノードとの間に設けられ、前記第Ｋのワード線が選択電圧に設定された場合にオンになり、前記第１のノードに前記昇圧制御信号を供給する第３のトランジスタを含む強誘電体メモリに関係する。
【００２３】
本発明によれば、第Ｋのワード線が選択電圧に設定されると、第１のトランジスタがオンになり、第Ｉのプレート線選択信号が第Ｌのプレート線に供給されるようになる。これにより、第Ｌのプレート線が第Ｉのプレート線選択信号により駆動されて、第Ｌのプレート線に接続されるメモリセルのデータの書き込み、読み出し等を行うことが可能になる。また本発明によれば、第Ｋのワード線が選択電圧に設定されると、第３のトランジスタがオンになり、第１のノードに昇圧制御信号が供給されるようになる。従って、昇圧制御信号の電圧レベルを変化させることで、昇圧用キャパシタの容量カップリングにより、第Ｋのワード線の電圧を昇圧することが可能になる。
【００２４】
また本発明では、前記第Ｋのワード線昇圧回路は、前記第１のノードと前記第１の電源との間に設けられ、前記第Ｋのワード線が非選択電圧に設定された場合にオンになり、前記第１のノードを前記第１の電源の電圧レベルに設定する第４のトランジスタを含むようにしてもよい。
【００２５】
このようにすれば、昇圧用キャパシタの容量カップリングにより、第Ｋのワード線の電圧レベルを急速に変化させることなどが可能になる。
【００２６】
また本発明では、前記昇圧制御信号を生成する昇圧制御信号生成回路を含み、前記昇圧制御信号生成回路は、前記第Ｉのプレート線選択信号の信号変化タイミングを設定するためのプレート線タイミング信号がアクティブから非アクティブになった後、所与の期間、前記昇圧制御信号をアクティブに設定するようにしてもよい。
【００２７】
このようにすれば、プレート線タイミング信号がアクティブになった後の所与の期間において、昇圧制御信号をアクティブにしてワード線電圧の昇圧を維持できるようになり、メモリセルへのデータの適正な書き込みを実現できる。
【００２８】
また本発明は、強誘電体キャパシタを有する複数のメモリセルが配置されるメモリセルアレイと、複数のワード線と、複数のプレート線と、複数のワード線昇圧回路を含み、前記複数のワード線昇圧回路の第Ｋのワード線昇圧回路は、一端が第Ｋのワード線に接続され、他端が第１のノードに接続される昇圧用キャパシタと、昇圧制御信号の供給ノードと前記第１のノードとの間に設けられ、前記第Ｋのワード線が選択電圧に設定された場合にオンになり、前記第１のノードに前記昇圧制御信号を供給する第１のトランジスタを含む強誘電体メモリに関係する。
【００２９】
本発明によれば、第Ｋのワード線が選択電圧に設定されると、第１のトランジスタがオンになり、第１のノードに昇圧制御信号が供給されるようになる。従って、昇圧制御信号の電圧レベルを変化させることで、昇圧用キャパシタの容量カップリングにより、第Ｋのワード線の電圧を昇圧することが可能になる。
【００３０】
また本発明では、前記第Ｋのワード線昇圧回路は、前記第１のノードと第１の電源との間に設けられ、前記第Ｋのワード線が非選択電圧に設定された場合にオンになり、前記第１のノードを前記第１の電源の電圧レベルに設定する第２のトランジスタを含むようにしてもよい。
【００３１】
このようにすれば、昇圧用キャパシタの容量カップリングにより、第Ｋのワード線の電圧レベルを急速に変化させることなどが可能になる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３３】
１．強誘電体メモリ
図１（Ａ）に強誘電体メモリのメモリセルの構成例を示す。このメモリセルは、強誘電体キャパシタＣＳとＮ型（広義には第１導電型）のトランスファートランジスタＴＲを含む。強誘電体キャパシタＣＳの一端にはノードＮＣが接続され、他端にはプレート線ＰＬが接続される。トランスファートランジスタＴＲのゲートにはワード線ＷＬが接続され、ソースにはビット線ＢＬが接続され、ドレインにはノードＮＣが接続される。なお本明細書では、便宜的に、トランジスタの電流経路のどちらか一方側をドレインと呼び、他方側をソースと呼ぶ。またメモリセルは図１（Ａ）の構成に限定されない。例えば図１（Ａ）のような１Ｔ１Ｃ（1 Transistor 1 Capacitor）型のみならず、２Ｔ２Ｃ（2 Transistor 2 Capacitor）型や、ＦＥＴ型等であってもよい。
【００３４】
図１（Ｂ）に示すように、メモリセルに論理“１”を書き込む場合には、ワード線ＷＬに選択電圧を印加し、ビット線ＢＬにＶＣＣ（広義には第２の電源）の電圧を印加し、プレート線ＰＬに０Ｖ（広義には第１の電源の電圧）を印加する。これにより図１（Ｃ）のヒステリシス特性のＡ１に示すように、強誘電体キャパシタＣＳの残留分極が「負」になる。このように残留分極が「負」である状態を、例えば論理“１”が記憶されている状態と定義できる。
【００３５】
一方、メモリセルに論理“０”を書き込む場合には、ワード線ＷＬに選択電圧を印加し、ビット線ＢＬに０Ｖを印加し、プレート線ＰＬにＶＣＣ（例えば５Ｖ）を印加する。これにより図１（Ｃ）のヒステリシス特性のＡ２に示すように、強誘電体キャパシタＣＳの残留分極が「正」になる。このように残留分極が「正」である状態を、例えば論理“０”が記憶されている状態と定義できる。
【００３６】
さて、図１（Ａ）においてトランスファートランジスタＴＲはしきい値（ＶＴＨ）を有する。従って、ビット線ＢＬにＶＣＣを印加し、ワード線ＷＬにもＶＣＣを印加した場合には、ノードＮＣの電圧はＶＣＣよりも低い電圧（ＶＣＣ−ＶＴＨ）になってしまう。このため強誘電体キャパシタＣＳに十分な電圧を印加できなくなり、書き込み不良やインプリントの問題が生じる。従って、ワード線ＷＬにはＶＣＣよりも高い電圧（ＶＰＰ）を選択電圧として印加することが望ましい。なお、図１（Ｂ）から明らかなように、ノードＮＣの電圧がしきい値電圧の影響で低下する現象は、ビット線ＢＬにＶＣＣを印加してメモリセルに論理“１”を書き込む場合にだけ問題となる。
【００３７】
図２（Ａ）にメモリセルへのライト動作時の信号波形例を示す。同図に示すように、論理”１”をメモリセルに書き込む場合には、期間Ｔ０２〜Ｔ０３で論理“０”の書き込みが行われ、その後の期間Ｔ０４〜Ｔ０５で論理“１”の書き込みが行われる。また論理“０”をメモリセルに書き込む場合には、期間Ｔ０２〜Ｔ０４で論理“０”の書き込みが行われる。
【００３８】
図２（Ｂ）にメモリセルからのリード動作時の信号波形例を示す。同図に示すように、期間Ｔ１１〜Ｔ１２でビット線がハイインピーダンス状態（ＨｉＺ）になり、期間Ｔ１２〜Ｔ１３で強誘電体キャパシタからビット線への電荷の転送が行われる。続く期間Ｔ１３〜Ｔ１４でセンスアンプによるビット線電圧の増幅動作が行われる。そしてメモリセルから論理“１”のデータが読み出された場合には、読み出しにより破壊されたデータを回復するために、期間Ｔ１４〜Ｔ１５で論理“１”のリライトが行われる。一方、メモリセルから論理“０”のデータが読み出された場合には、期間Ｔ１３〜Ｔ１４でセンスアンプによるビット線電圧の増幅動作が行われると共に、論理“０”のリライトが行われる。
【００３９】
図２（Ａ）、図２（Ｂ）の期間Ｔ０４〜Ｔ０５、Ｔ１４〜Ｔ１５に示すように、論理“１”の書き込みはプレート線ＰＬが０Ｖ（非アクティブ）に立ち下がった後に行われる。従ってプレート線ＰＬが０Ｖに立ち下がった後も、所与の期間、ワード線ＷＬに選択電圧を印加し続ける必要がある。この場合、図１（Ａ）で説明したように、ワード線ＷＬの選択電圧が高電圧に設定されていないと、ノードＮＣの電圧がトランスファートランジスタＴＲのしきい値電圧により低下してしまう。従って、少なくとも期間Ｔ０４〜Ｔ０５、Ｔ１４〜Ｔ１５において、ワード線ＷＬの選択電圧を高電圧（ＶＰＰ）に設定することが望ましい。
【００４０】
２．全体構成
図３に本実施形態の強誘電体メモリ（半導体記憶装置）の全体構成を示す。なお本実施形態の強誘電体メモリは図３の構成に限定されず、その一部の構成要件を省略する構成としたり、他の構成要件を加える構成としてもよい。
【００４１】
図３の強誘電体メモリは、２つのブロック（広義には複数のブロック）に分割されたメモリセルアレイ１２、１４を含む。各メモリセルアレイ１２、１４には、強誘電体キャパシタを有する複数のメモリセルが配置される。具体的には図１（Ａ）のように、各メモリセルは、強誘電体キャパシタと、強誘電体キャパシタの一端に接続されるトランスファートランジスタを含む。なお２Ｔ２Ｃ型のメモリセルの場合には、論理“０”又は“１”の一方を記憶する第１の強誘電体キャパシタと、第１の強誘電体キャパシタの一端に接続される第１のトランスファートランジスタと、論理“０”又は“１”の他方を記憶する第２の強誘電体キャパシタと、第２の強誘電体キャパシタの一端に接続される第２のトランスファートランジスタを含む。またメモリセルアレイの他に、センスアンプのリファレンス電圧を生成するためのリファレンスセル（ダミーメモリセル）のアレイを設けてもよい。
【００４２】
強誘電体メモリは複数のワード線と、複数のプレート線と、複数のビット線を含む。なお、本明細書では、適宜、「ワード線」、「プレート線（ローカルプレート線）」、「ビット線」を、各々、「ＷＬ」、「ＰＬ（ＬＰＬ）」、「ＢＬ」と略称する。複数のワード線の各ワード線（第Ｋのワード線）は、メモリセルのトランスファートランジスタのゲートに接続される。複数のビット線の各ビット線は、トランスファートランジスタのソース及びドレインを介して強誘電体キャパシタの一端に接続される。複数のプレート線の各プレート線（第Ｋのプレート線）は強誘電体キャパシタの他端に接続される。
【００４３】
強誘電体メモリはＷＬ駆動部２２やＰＬ駆動部２４（広義には駆動部）を含む。このＷＬ駆動部２２はアドレス信号のデコードやワード線の駆動などを行う。ＰＬ駆動部２４は、プレート線の駆動や、プレート線（ローカルプレート線）の選択などを行う。具体的には、例えば左側（右側でもよい）に設けられたＷＬ駆動部２２がワード線を駆動し、このワード線の信号を受けたＰＬ駆動部２４が、左側のメモリセルアレイ１２のプレート線（ローカルプレート線ＬＰＬ（Ｌ））と、右側のメモリセルアレイ１４のプレート線（ローカルプレート線ＬＰＬ（Ｒ））を駆動する。
【００４４】
ＷＬ駆動部２２は複数のＷＬ駆動回路３０-1、３０-2、３０-3・・・・を含む。各ＷＬ駆動回路３０-1、３０-2、３０-3・・・・は各ワード線を駆動する。
【００４５】
ＰＬ駆動部２４は、複数のＰＬ選択回路７０Ｌ-1、７０Ｒ-1、７０Ｌ-2、７０Ｒ-2・・・・や、複数のＷＬ昇圧回路８０-1、８０-2・・・・を含む。各ＰＬ選択回路７０Ｌ-1、７０Ｒ-1、７０Ｌ-2、７０Ｒ-2・・・・は、プレート線（ローカルプレート線）の選択を行い、選択されたプレート線にプレート線選択信号を供給する。また各ＷＬ昇圧回路８０-1、８０-2・・・・は各ワード線の昇圧を行う。
【００４６】
強誘電体メモリは制御回路５２、５４を含む。これらの制御回路５２、５４は、アドレス信号（Ｘアドレス信号、Ｙアドレス信号）や各種タイミング信号（ＷＬタイミング信号、ＰＬタイミング信号等）を受け、各種制御信号（ＷＬ選択信号、ＰＬ選択信号、昇圧制御信号、ＷＬ制御信号、ＰＬ制御信号等）を生成し、ＷＬ駆動部２２やＰＬ駆動部２４やセンスアンプ＆ライト部６２、６４などに供給する。
【００４７】
センスアンプ＆ライト部６２、６４は、ビット線を制御して、データのリード動作やライト（リライト）動作などを行う。具体的には、例えばデータのリード時には、ビット線の電圧をセンスアンプにより増幅し、リファレンス電圧と比較することで、メモリセルから読み出されたデータが論理“１”なのか“０”なのかを判定する。またデータバスからのデータをライトする時には、ビット線の電圧をＶＣＣや０Ｖに設定して、論理“１”や“０”をメモリセルに書き込む。
【００４８】
なお図３ではメモリセルアレイを２つのブロックに分割しているが、３つ以上のブロックに分割してもよい。また強誘電体メモリの構成は図３の構成に限定されず種々の変形実施が可能であり、例えば図４のような構成にしてもよい。図４では、ＷＬ駆動部２２とＰＬ駆動部２４の両方の機能を実現するＷＬ＆ＰＬ駆動部２０が、メモリセルアレイ１０の左側（右側でもよい）に配置されている。そしてこのＷＬ＆ＰＬ駆動部２０により、ワード線の駆動やプレート線の駆動（選択）が行われる。
【００４９】
３．比較例
図５に本実施形態の比較例となるＰＬ選択回路２００Ｌ、２００Ｒの例を示す。このＰＬ選択回路２００Ｌはナンド回路ＮＡＮＤ１、インバータ回路ＩＮＶ１を含み、ＰＬ選択回路２００Ｒはナンド回路ＮＡＮＤ２、インバータ回路ＩＮＶ２を含む。そしてワード線ＷＬが選択電圧（ＶＣＣ）に設定され、ＰＬ選択信号ＰＳ（Ｌ）が選択電圧（ＶＣＣ）に設定されると、ＮＡＮＤ１の出力がＬ（ロー）レベルになり、プレート線（ローカルプレート線）ＬＰＬ（Ｌ）へＩＮＶ１からＨ（ハイ）レベルが供給される。これにより、プレート線ＬＰＬ（Ｌ）が強誘電体キャパシタの一端に接続されたメモリセルのデータの書き込み、読み出しが行われる。またワード線ＷＬが選択電圧に設定され、ＰＬ選択信号ＰＳ（Ｒ）が選択電圧（ＶＣＣ）に設定されると、ＮＡＮＤ２の出力がＬレベルになり、プレート線（ローカルプレート線）ＬＰＬ（Ｒ）へＩＮＶ２からＨレベルが供給される。これにより、プレート線ＬＰＬ（Ｒ）が強誘電体キャパシタの一端に接続されたメモリセルのデータの書き込み、読み出し動作が行われるようになる。
【００５０】
しかしながら図５の比較例では、多くの論理回路（ＮＡＮＤ１、ＮＡＮＤ２、ＩＮＶ１、ＩＮＶ２）が必要になり、ＰＬ選択回路が大規模化、複雑化してしまう。ＰＬ選択回路の個数は多いため、これは強誘電体メモリの大規模化を招くと共に省電力化の妨げになるという課題がある。また図５の比較例ではプレート線の信号に基づくワード線昇圧については行われていなかった。
【００５１】
４．ＰＬ選択回路、ＷＬ昇圧回路
図６に、上述した課題を解決できる本実施形態のＰＬ選択回路７０Ｌ、７０Ｒ、ＷＬ昇圧回路８０の構成例を示す。なお本実施形態のＰＬ選択回路、ＷＬ昇圧回路は図６の構成に限定されず、その一部の構成要件を省略する構成としたり、他の構成要件を加える構成としてもよい。
【００５２】
ＰＬ選択回路７０Ｌ（第ＬのＰＬ選択回路：Ｌは整数）はＮ型（広義には第１導電型）のトランジスタＴＤ１、ＴＤ２（第１、第２のトランジスタ）を含む。
【００５３】
トランジスタＴＤ１は、プレート線ＬＰＬ（Ｌ）（第Ｌのプレート線）と、ＰＬ選択信号ＰＳ（Ｌ）（第Ｉのプレート線選択信号：Ｉは整数）の供給ノードＮＤ１との間に設けられる。具体的にはトランジスタＴＤ１は、ソースに供給ノードＮＤ１が接続され、ゲートにワード線ＷＬが接続され、ドレインにプレート線ＬＰＬ（Ｌ）が接続される。
【００５４】
そしてトランジスタＴＤ１は、ワード線ＷＬ（第Ｋのワード線：Ｋは整数）が選択電圧（ＶＣＣ、ＶＰＰ）に設定された場合にオンになり、プレート線ＬＰＬ（Ｌ）にＰＬ選択信号ＰＳ（Ｌ）を供給する。具体的には、ワード線ＷＬがＶＣＣ（第２の電源）の電圧レベルに設定され、ＰＬ選択信号ＰＳ（Ｌ）が０Ｖの場合には、プレート線ＬＰＬ（Ｌ）は０Ｖのままになる。一方、ワード線ＷＬがＶＣＣに設定され、ＰＬ選択信号ＰＳ（Ｌ）がＶＣＣの場合には、プレート線ＬＰＬ（Ｌ）はＶＣＣ−ＶＴＤ１（ＶＴＤ１はトランジスタＴＤ１のしきい値電圧）に設定される。これにより、プレート線ＬＰＬ（Ｌ）に強誘電体キャパシタの一端が接続されたメモリセルのデータの書き込み、読み出し動作が行われるようになる。
【００５５】
トランジスタＴＤ２は、プレート線ＬＰＬ（Ｌ）とＧＮＤ（広義には第１の電源）との間に設けられる。具体的にはトランジスタＴＤ２は、ソースにＧＮＤが接続され、ゲートにインバータ回路ＩＮＶＤの出力ノードＮＤ２が接続され、ドレインにプレート線ＬＰＬ（Ｌ）が接続される。そしてトランジスタＴＤ２は、ワード線ＷＬが非選択電圧（０Ｖ）に設定され、インバータ回路ＩＮＶＤの出力ノードＮＤ２がＶＣＣになると、オンになり、プレート線ＬＰＬ（Ｌ）をＧＮＤ（第１の電源）の電圧レベルである０Ｖに設定（ディスチャージ）する。即ち、ワード線ＷＬが選択電圧にならない限り、トランジスタＴＤ２によりプレート線ＬＰＬ（Ｌ）は０Ｖ（ＧＮＤ）に設定される。
【００５６】
またＰＬ選択回路７０Ｌは、ワード線ＷＬの信号が入力され、その反転信号を出力するインバータ回路ＩＮＶＤを含む。このインバータ回路ＩＮＶＤは、ＰＬ選択回路７０Ｌ、ＰＬ選択回路７０Ｒ、ＷＬ昇圧回路８０で共用される。即ち、インバータ回路ＩＮＶＤの出力は、ＰＬ選択回路７０ＬのトランジスタＴＤ２のゲートと、ＰＬ選択回路７０ＲのトランジスタＴＥ２のゲートと、ＷＬ昇圧回路８０のトランジスタＴＦ２のゲートに入力される。
【００５７】
ＰＬ選択回路７０Ｒ（第ＭのＰＬ選択回路：Ｍは整数）はＮ型（第１導電型）のトランジスタＴＥ１、ＴＥ２（第３、第４のトランジスタ）を含む。
【００５８】
トランジスタＴＥ１は、プレート線ＬＰＬ（Ｒ）（第Ｍのプレート線）と、ＰＬ選択信号ＰＳ（Ｒ）（第Ｊのプレート線選択信号：Ｊは整数）の供給ノードＮＥ１との間に設けられる。具体的にはトランジスタＴＥ１は、ソースに供給ノードＮＥ１が接続され、ゲートにワード線ＷＬが接続され、ドレインにプレート線ＬＰＬ（Ｒ）が接続される。
【００５９】
そしてトランジスタＴＥ１は、ワード線ＷＬが選択電圧に設定された場合にオンになり、プレート線ＬＰＬ（Ｒ）にＰＬ選択信号ＰＳ（Ｒ）を供給する。具体的には、ワード線ＷＬがＶＣＣに設定され、ＰＬ選択信号ＰＳ（Ｒ）が０Ｖの場合には、プレート線ＬＰＬ（Ｒ）は０Ｖのままになる。一方、ワード線ＷＬがＶＣＣに設定され、ＰＬ選択信号ＰＳ（Ｒ）がＶＣＣの場合には、プレート線ＬＰＬ（Ｒ）はＶＣＣ−ＶＴＥ１（ＶＴＥ１はトランジスタＴＥ１のしきい値電圧）に設定される。これにより、プレート線ＬＰＬ（Ｒ）に強誘電体キャパシタの一端が接続されたメモリセルのデータの書き込み、読み出し動作が行われるようになる。
【００６０】
またトランジスタＴＥ２は、プレート線ＬＰＬ（Ｒ）とＧＮＤとの間に設けられる。具体的にはトランジスタＴＥ２は、ソースにＧＮＤが接続され、ゲートにインバータ回路ＩＮＶＤの出力ノードＮＤ２が接続され、ドレインにプレート線ＬＰＬ（Ｒ）が接続される。そしてトランジスタＴＥ２は、ワード線ＷＬが非選択電圧（０Ｖ）に設定され、インバータ回路ＩＮＶＤの出力ノードＮＤ２がＶＣＣになると、オンになり、プレート線ＬＰＬ（Ｒ）を０Ｖに設定（ディスチャージ）する。即ち、ワード線ＷＬが選択電圧にならない限り、トランジスタＴＥ２によりプレート線ＬＰＬ（Ｒ）は０Ｖに設定される。
【００６１】
ＷＬ昇圧回路８０（第Ｋのワード線昇圧回路）は、昇圧用のキャパシタＣＦと、Ｎ型のトランジスタＴＦ１、ＴＦ２を含む。
【００６２】
昇圧用のキャパシタＣＦは、一端がワード線ＷＬに接続され、他端が第１のノードＮＦ２に接続される。なおキャパシタＣＦは、常誘電体キャパシタであってもよいし、強誘電体キャパシタであってもよい。
【００６３】
トランジスタＴＦ１（第５のトランジスタ）は、昇圧制御信号ΦＰＬＳの供給ノードＮＦ１と、ノードＮＦ２との間に設けられる。具体的にはトランジスタＴＦ１は、ソースに供給ノードＮＦ１が接続され、ゲートにワード線ＷＬが接続され、ドレインにノードＮＦ２が接続される。そしてトランジスタＴＦ１は、ワード線ＷＬが選択電圧に設定された場合にオンになり、ノードＮＦ２に昇圧制御信号ΦＰＬＳを供給する。そして、昇圧制御信号ΦＰＬＳが０Ｖ（非アクティブ）からＶＣＣ（アクティブ）に変化すると、昇圧用キャパシタＣＦの容量カップリングにより、ワード線ＷＬの電圧が昇圧（ＶＰＰ）される。これにより、トランジスタＴＤ１、ＴＥ１のゲート電圧が上昇し、プレート線ＬＰＬ（Ｌ）、ＬＰＬ（Ｒ）の電圧レベルがＶＣＣに設定されるようになる。
【００６４】
なおＷＬ昇圧回路８０の配置場所は、図６のようなＰＬ選択回路７０Ｌと７０Ｒの間の場所に限定されず、ワード線ＷＬと接続できる場所であれば任意の場所に配置できる。例えば図３のＰＬ駆動部２４の場所にＷＬ昇圧回路８０を配置してもよいし、ＷＬ駆動部２２の場所にＷＬ昇圧回路８０を配置してもよい。
【００６５】
次に図７の信号波形図を用いて本実施形態の動作を説明する。タイミングＴ４２でアドレスが変化すると、アドレス遷移検出信号ＡＴＤがアクティブになる。この時、図７では、Ｙアドレス信号はＹＡＤＤ（Ｌ）となっている。従ってプレート線ＬＰＬ（Ｌ）側（図３のメモリセルアレイ１２側）が選択状態になり、プレート線ＬＰＬ（Ｒ）側（メモリセル１４側）は非選択状態になる。
【００６６】
タイミングＴ４３で、ＷＬタイミング信号ΦＷＬＥがアクティブ（ＶＣＣ、ハイレベル）になり、ワード線ＷＬが選択されると、ＷＬの電圧がＶＣＣに設定される。そしてタイミングＴ４４でＰＬタイミング信号ΦＰＬＥがアクティブになると、ＰＬ選択信号ＰＳがアクティブになる。具体的には図７ではプレート線ＬＰＬ（Ｌ）側が選択状態になっているため、ＰＬ選択信号ＰＳ（Ｌ）が非アクティブ（０Ｖ）からアクティブ（ＶＣＣ）になり、ＰＳ（Ｒ）は非アクティブ（０Ｖ）のままとなる。この時、図６のトランジスタＴＤ１がオンになっているため、プレート線ＬＰＬ（Ｌ）の電圧が上昇する。
【００６７】
またタイミングＴ４４でＰＬタイミング信号ΦＰＬＥがアクティブになると、昇圧制御信号ΦＰＬＳがアクティブになる。従って、図６の昇圧用キャパシタＣＦによる容量カップリングにより、ワード線ＷＬがＶＣＣからＶＰＰに昇圧される。従って、トランジスタＴＤ１（ＴＥ１）のゲートにはＶＣＣよりも高い電圧ＶＰＰが印加されるため、プレート線ＬＰＬ（Ｌ）の電圧は、ＶＣＣ−ＶＴＤ１ではなくＶＣＣに設定されるようになる。
【００６８】
次に、タイミングＴ４５でＰＬタイミング信号ΦＰＬＥが非アクティブ（０Ｖ）になるため、プレート線ＬＰＬ（Ｌ）の電圧は０Ｖに戻る。一方、このタイミングＴ４５において、昇圧制御信号ΦＰＬＳはアクティブのままとなる。即ち昇圧制御信号ΦＰＬＳは、期間Ｔ４４〜Ｔ４６の間、アクティブであるため、ワード線ＷＬの電圧も期間Ｔ４４〜Ｔ４６の間、昇圧電圧ＶＰＰに設定される。これにより、図２（Ａ）の期間Ｔ０４〜Ｔ０５での論理“１”の書き込みを適正に行うことが可能になる。
【００６９】
本実施形態のＰＬ選択回路、昇圧回路によれば、以下の作用効果を奏することができる。
【００７０】
（１）図５に示すナンド回路、インバータ回路を用いる比較例に比べて、回路を構成するトランジスタの数を格段に削減でき、回路の配置面積も低減できる。即ち図５の比較例ではＰＬ選択回路２００Ｌ及び２００Ｒを構成するトランジスタの総数は１２個である。これに対して図６の本実施形態では、ＰＬ選択回路７０Ｌ及び７０Ｒを構成するトランジスタの総数は、インバータ回路ＩＮＶＤを構成する２個のトランジスタを加えても、６個であり、比較例に比べて格段に少ない。また、インバータ回路ＩＮＶＤは、ＷＬ昇圧回路との間でも共用できるため、回路面積を更に小さくできる。
【００７１】
（２）昇圧制御信号ΦＰＬＳがアクティブである期間、ワード線ＷＬの電圧を昇圧電圧ＶＰＰに設定できるため、特に論理“１”の書き込みを十分に行えるようになる。
【００７２】
即ち図２（Ａ）で説明したように、メモリセルに論理“１”の書き込みが行われるのは、プレート線ＰＬの電圧が立ち下がった後のＴ０４〜Ｔ０５の期間であり、ワード線電圧はこのＴ０４〜Ｔ０５の期間で昇圧されていることが望ましい。
【００７３】
本実施形態では、ＰＬタイミング信号ΦＰＬＥとは別個の独立した昇圧制御信号ΦＰＬＳを用いているため、図７のタイミングＴ４５で信号ΦＰＬＥが非アクティブになった後も、昇圧制御信号ΦＰＬＳについてはアクティブのままに維持できる。従って、タイミングＴ４５の後も、ワード線ＷＬを昇圧電圧ＶＰＰに設定できるため、論理“１”の書き込みを十分に行えるようになる。
【００７４】
（３）ワード線ＷＬがＶＰＰに昇圧され、この昇圧電圧ＶＰＰがトランジスタＴＤ１、ＴＥ１のゲートに入力されるため、プレート線ＬＰＬ（Ｌ）、ＬＰＬ（Ｒ）の電圧を、ＶＣＣ−ＶＴＤ１、ＶＣＣ−ＶＴＥ１よりも高いＶＣＣに設定できる。
【００７５】
（４）ＰＬ選択信号ＰＳ（Ｌ）、ＰＳ（Ｒ）の信号線は、トランジスタＴＤ１、ＴＥ１のゲートではなくドレインに接続されており、昇圧制御信号ΦＰＬＳの信号線も、トランジスタＴＦ１のゲートではなくドレインに接続されている。従って、これらの信号線の寄生容量（負荷）を軽減できるため、信号波形が鈍るなどの問題を解消できる。またこれらの信号線の充放電電流も少なくなるため、省電力化を図れる。
【００７６】
即ち図５の比較例では、ＰＬ選択信号ＰＳ（Ｌ）、ＰＳ（Ｒ）の信号線は、ナンド回路を構成するトランジスタのゲートに接続されため、信号線の寄生容量が非常に大きくなってしまう。このため、これらの信号線を駆動する回路のトランジスタサイズを大きくする必要があり、回路が大規模化するという問題がある。また信号線の充放電電流も大きくなるため、消費電力が増えるという問題がある。本実施形態によれば、このような問題を解消できる。
【００７７】
（５）メモリセルを構成するトランスファーファートランジスタ（図１（Ａ）のＴＲ）のゲートに印加される電圧と同じ電圧（ワード線電圧）が、トランジスタＴＤ１、ＴＥ１のゲートに印加される。従って、インプリントが生じにくい強誘電体メモリを提供できる。例えばワード線電圧がＶＣＣである場合には、図６のトランジスタＴＤ１のゲート電圧も図１（Ａ）のトランスファートランジスタＴＲのゲート電圧も共にＶＣＣになる。この状態で、ＰＬ選択信号がＶＣＣになると、プレート線電圧はＶＣＣ−ＶＴＤ１になる。一方、図１（Ａ）において、ビット線電圧がＶＣＣになると、ノードＮＣの電圧はＶＣＣ−ＶＴＨになる。従って、結局、強誘電体キャパシタＣＳの一端であるノードＮＣに印加される電圧と、他端であるプレート線に印加される電圧は、同じ方向にシフトすることになるため、インプリントが生じにくい強誘電体メモリを提供できる。
【００７８】
（６）ワード線ＷＬとＰＬ選択信号ＰＳにより選択されたプレート線にだけ電圧が印加され、それ以外のプレート線はトランジスタＴＤ２、ＴＥ２により０Ｖに接地される。従って、非選択のメモリセルの記憶データが、プレート線の信号ノイズにより破壊されてしまう事態を防止できる。
【００７９】
（７）ワード線電圧が０Ｖに立ち下がると、ＷＬ昇圧回路８０のトランジスタＴＦ２がオンになり、ノードＮＦ２の電圧が０Ｖ側に変化する。従って、昇圧用キャパシタＣＦの容量カップリングを利用して、ワード線電圧を高速に立ち下げることが可能になる。これにより回路の高速動作を実現できる。
【００８０】
（８）ＰＬ選択信号線ＰＳを、ビット線ＢＬと平行に配線するだけではなく、図８に示すように、ワード線ＷＬと平行にメインのＰＬ選択信号線ＭＰＬを配線することで、プレート線の階層化を行うことができる。この場合に本実施形態では、隣接したＰＬ選択回路（第Ｋのワード線用のＰＬ選択回路と第Ｋ＋１のワード線用のＰＬ選択回路）でメインのＰＬ選択信号線を共用できる。即ち図８では、ＰＬ選択回路７０Ｌ-1、７０Ｌ-2でメインのＰＬ選択信号線ＭＰＬ（Ｌ）を共用し、ＰＬ選択回路７０Ｒ-1、７０Ｒ-2でメインのＰＬ選択信号線ＭＰＬ（Ｒ）を共用できる。これにより、メインのＰＬ選択信号線を駆動する回路の配置数を削減でき、回路の小規模化を図れる。
【００８１】
５．変形例
図９に本実施形態の第１の変形例を示す。図９ではＰＬ選択回路７０Ｌ、７０Ｒは設けられているが、図６のＷＬ昇圧回路８０は設けられていない。この図９の第１の変形例では、ＷＬ信号の反転信号を生成するインバータ回路ＩＮＶＤは、ＰＬ選択回路７０Ｌ、７０Ｒの間で共用されることになる。
【００８２】
例えば、図１０（Ａ）にＷＬ駆動回路３０（第ＫのＷＬ駆動回路）の構成例を示す。ＷＬ駆動回路３０は、ドライバＤＲＶとトランスファートランジスタＴＲＡとゲート制御回路３２を含む。ドライバＤＲＶはワード線ＷＬを駆動する回路である。Ｎ型のトランスファートランジスタＴＲＡは、ドライバＤＲＶとワード線ＷＬの間に設けられ、ゲート制御回路３２によりそのゲートが制御され、駆動ノードＮＡ１とワード線ＷＬとの間の接続のオン／オフ制御を行う。ゲート制御回路３２はトランスファートランジスタＴＲＡのゲート制御を行う回路であり、電圧設定回路３４と昇圧用のキャパシタＣＡ１を含む。
【００８３】
アドレスデコード信号＃Ｘが非アクティブ（ＶＣＣ）である場合には、Ｎ型のトランジスタＴＡ３がオンになり、ワード線ＷＬが０Ｖにディスチャージされる。なお「＃」は負論理を示す。そしてアドレスデコード信号＃Ｘが０Ｖになり、ワード線ＷＬが選択されると、駆動ノードＮＡ１の電圧がＶＣＣになる。これにより、トランスファートランジスタＴＲＡのゲートノードＮＡ２は、第１の電圧レベルＶＣＣ−ＶＴＡ２（ＶＴＡ２はトランジスタＴＡ２のしきい値電圧）に設定される。
【００８４】
次に、ワード線制御信号ΦＷＬ０がアクティブ（ＶＣＣ）になると、ゲート制御用のキャパシタＣＡ１の容量カップリングにより、ゲートノードＮＡ２の電圧が上昇する。この時、ゲートノードＮＡ１の電圧は、クランプ回路として機能するトランジスタＴＡ１により、第２の電圧レベルＶＣＣ＋ＶＴＡ１（ＶＴＡ１はトランジスタＴＡ１のしきい値電圧）にクランプされる。ゲートノードＮＡ２がＶＣＣ＋ＶＴＡ１に設定されることで、トランスファートランジスタＴＲＡは強いオンになり、ワード線ＷＬがドライバＤＲＶにより駆動されて、ワード線電圧がＶＣＣに上昇する。
【００８５】
次に、ワード線制御信号ΦＷＬ０が非アクティブ（０Ｖ）になると、ゲート制御用のキャパシタＣＡ１の容量カップリングにより、ゲートノードＮＡ２が、トランスファートランジスタＴＲＡをオフにする第３の電圧レベルＶＣＣ−α（α＞ＶＴＡ、ＶＴＡはＴＲＡのしきい値電圧）に設定される。
【００８６】
図１０（Ａ）の回路によれば、ゲート制御回路３２によりトランスファートランジスタＴＲＡをオン／オフ制御することで、ドライバＤＲＶとワード線ＷＬとの間の接続を任意に遮断できる。そしてトランスファートランジスタＴＲＡをオフにしてドライバＤＲＶとワード線ＷＬの接続を遮断することで、ワード線ＷＬがハイインピーダンス状態に設定されて、ワード線電圧の昇圧が容易化される。
【００８７】
一方、図１０（Ｂ）では、ＷＬ駆動回路３０がＷＬ昇圧回路３８を含んでいる。このＷＬ昇圧回路３８は、ワード線ＷＬの昇圧動作を行う回路であり、第２のワード線制御信号ΦＷＬ１がアクティブ（ＶＣＣ）になった場合に、ワード線を昇圧する。このＷＬ昇圧回路３８は、一端にワード線制御信号ΦＷＬ１が供給され、他端にワード線ＷＬが接続される昇圧用のキャパシタＣＡ２を含む。そしてトランスファートランジスタＴＲＡがオフになりワード線がハイインピーダンス状態になった後に、ワード線制御信号ΦＷＬ１がアクティブになると、キャパシタＣＡ２による容量カップリングによりワード線ＷＬがＶＰＰに昇圧される。この時、ワード線ＷＬの電圧は、クランプ回路として機能するトランジスタＴＡ４により、電圧レベルＶＣＣ＋ＶＴＡ４（ＶＴＡ４はトランジスタＴＡ４のしきい値電圧）にクランプされる。
【００８８】
図１０（Ｂ）のようにＷＬ駆動回路３０がＷＬ昇圧回路３８を含む場合には、図６のＷＬ昇圧回路８０は不要となる。従って、この場合には、ＷＬ昇圧回路を含まない図９の第１の変形例を採用することが望ましい。
【００８９】
図１１に本実施形態の第２の変形例を示す。図１１ではＷＬ昇圧回路８０-1、８０-2は設けられているが、図６のＰＬ選択回路７０Ｌ、７０Ｒは設けられていない。即ちこの第２の変形例では、ワード線ＷＬ１に対応してＷＬ昇圧回路ＷＬ８０-1が設けられ、ワード線ＷＬ２に対応してＷＬ昇圧回路８０-2が設けられる。他のワード線についても同様である。
【００９０】
図１０（Ａ）のトランスファートランジスタＴＲＡがオンになり、ドライバＤＲＶによりワード線ＷＬ１が駆動された後、ＴＲＡがオフになるとワード線ＷＬ１がハイインピーダンス状態に設定される。その後に図１１の昇圧制御信号ΦＰＬＳがアクティブ（ＶＣＣ）になると、ハイインピーダンス状態に設定されたワード線ＷＬ１の電圧が、ＷＬ昇圧回路８０-1により昇圧される。このようにワード線電圧が昇圧されると、図１（Ａ）のトランスファートランジスタＴＲのゲートに、ＶＣＣよりも高い昇圧電圧ＶＰＰが印加されるようになる。これにより、ワード線選択時に図１（Ａ）のノードＮＣの電圧を、ＶＣＣ−ＶＴＨよりも高いＶＣＣに設定できるようになる。従って、強誘電体キャパシタＣＳに十分な電圧を印加でき、データの適正な書き込みを実現できる。
【００９１】
また図１１の回路では、ワード線ＷＬ１の電圧がＶＰＰから０Ｖに変化する際に、トランジスタＴＦ２１がオフからオンに変化することで、ノードＮＦ２１が０Ｖ側に変化する。従って、昇圧制御用のキャパシタＣＦ１の容量カップリングを利用して、ワード線ＷＬ１の電圧をＶＰＰから０Ｖに急速に変化させることが可能になる。
【００９２】
６．信号生成回路
図１２に、本実施形態で使用される各種信号を生成する回路の例を示す。図１２のＷＬ選択信号生成回路１００は図３の制御回路５２に含まれ、昇圧制御信号生成回路１１０、ＰＬ選択信号生成回路１２０は制御回路５４に含まれる。
【００９３】
ＷＬ選択信号生成回路１００は、ナンド回路ＮＡＮＤＧ１、インバータ回路ＩＮＶＧ１を含み、ＷＬタイミング信号ΦＷＬＥとＸアドレス信号ＸＡＤＤに基づいて、ＷＬ選択信号ＷＬＳＥＬを生成する。
【００９４】
昇圧制御信号生成回路１１０は、ＷＬタイミング信号ΦＷＬＥとＰＬタイミング信号ΦＰＬＥに基づいて、図６、図７の昇圧制御信号ΦＰＬＳを生成する。
【００９５】
ＰＬ選択信号生成回路１２０は、ナンド回路ＮＡＮＤＧ２、ＮＡＮＤＧ３、インバータ回路ＩＮＶＧ２、ＩＮＶＧ３を含む。そして、Ｙアドレス信号ＹＡＤＤ（Ｌ）とＰＬタイミング信号ΦＰＬＥに基づいて、図６、図７のＰＬ選択信号ＰＳ（Ｌ）を生成する。またＹアドレス信号ＹＡＤＤ（Ｒ）とＰＬタイミング信号ΦＰＬＥに基づいて、ＰＬ選択信号ＰＳ（Ｒ）を生成する。
【００９６】
図１３（Ａ）に、図１２の昇圧制御信号生成回路１１０の第１の構成例を示し、図１３（Ｂ）にその動作を説明するための信号波形図を示す。
【００９７】
図１３（Ａ）の昇圧制御信号生成回路１１０は、ＶＣＣ（第２の電源）とＧＮＤ（第１の電源）の間に直列に接続されたＰ型のトランジスタＴＨ１、ＴＨ２とＮ型のトランジスタＴＨ３を含む。トランジスタＴＨ１のゲートにはＷＬタイミング信号ΦＷＬＥが入力され、トランジスタＴＨ２、ＴＨ３のゲートにはＰＬタイミング信号ΦＰＬＥが入力される。そしてトランジスタＴＨ２とＴＨ３のドレインが共通接続される出力ノードＮＨ１に、インバータ回路ＩＮＶＨ３の入力が接続される。なお、ＷＬタイミング信号ΦＷＬＥは、ＷＬ選択信号等のタイミングを設定するための信号であり、ＰＬタイミング信号ΦＰＬＥは、ＰＬ選択信号ＰＳ（Ｌ）、ＰＳ（Ｒ）の信号変化タイミングを設定するための信号である。
【００９８】
図１３（Ｂ）のタイミングＴ５１で信号ΦＷＬＥがアクティブ（ＶＣＣ）になりトランジスタＴＨ１がオフになった後、タイミングＴ５２で信号ΦＰＬＥがアクティブ（ＶＣＣ）になると、トランジスタＴＨ３がオンになる。これにより、ノードＮＨ１の電圧が０Ｖに変化し、昇圧制御信号ΦＰＬＳがアクティブ（ＶＣＣ）になる。
【００９９】
次にタイミングＴ５３で信号ΦＰＬＥが非アクティブ（０Ｖ）になると、トランジスタＴＨ３がオフになり、トランジスタＴＨ２がオンになるが、トランジスタＴＨ１はオフのままになる。このため、ノードＮＨ１の電圧は、寄生容量ＣＬ１、ＣＬ２により０Ｖに保持され、信号ΦＰＬＳの電圧レベルは変化せずにＶＣＣに維持される。その後、タイミングＴ５４で信号ΦＷＬＥが非アクティブ（０Ｖ）になると、トランジスタＴＨ１がオンになり、ノードＮＨ１の電圧がＶＣＣになるため、信号ΦＰＬＳは非アクティブ（０Ｖ）になる。
【０１００】
図１４（Ａ）に、図１２の昇圧制御信号生成回路１１０の第２の構成例を示し、図１４（Ｂ）にその動作を説明するための信号波形図を示す。この昇圧制御信号生成回路１１０は、遅延回路１２２、１２４とＮＡＮＤ回路ＮＡＮＤＨ、ＮＯＲ回路ＮＯＲＨ、インバータ回路ＩＮＶＨ１、ＩＮＶＨ２を含む。
【０１０１】
図１４（Ｂ）のタイミングＴ６１で信号ΦＰＬＥがアクティブ（ＶＣＣ）になると、遅延回路１２２の素子遅延により決まる遅延時間ＤＬ１が経過した後のタイミングＴ６２で、信号ΦＰＬＳがアクティブ（ＶＣＣ）になる。その後、タイミングＴ６３で信号ΦＰＬＥが非アクティブ（０Ｖ）になると、遅延回路１２４の素子遅延により決まる遅延時間ＤＬ２が経過した後のタイミングＴ６４で、信号ΦＰＬＳが非アクティブ（０Ｖ）になる。
【０１０２】
図１３（Ａ）、図１４（Ａ）の昇圧制御信号生成回路１１０によれば、ＰＬタイミング信号ΦＰＬＥがアクティブ（ＶＣＣ）から非アクティブ（０Ｖ）になった後、所与の期間、昇圧制御信号ΦＰＬＳがアクティブ（ＶＣＣ）に設定される。即ち、図１３（Ｂ）の期間Ｔ５３〜Ｔ５４や図１４（Ｂ）の期間Ｔ６３〜Ｔ６４において、昇圧制御信号ΦＰＬＳがアクティブに維持される。従って、この期間Ｔ５３〜Ｔ５４や期間Ｔ６３〜Ｔ６４において、ワード線ＷＬがＶＰＰに昇圧されるようになり、特に論理“１”の書き込みを十分に行えるようになる。
【０１０３】
即ち図２（Ａ）で説明したように、メモリセルに論理“１”の書き込みが行われるのは、プレート線ＰＬの電圧（ΦＰＬＥ）が立ち下がった後の期間である。従って、図１３（Ｂ）の期間Ｔ５３〜Ｔ５４や図１４（Ｂ）の期間Ｔ６３〜Ｔ６４において、昇圧制御信号ΦＰＬＳをアクティブにしてワード線電圧をＶＰＰに昇圧すれば、論理“１”の書き込みを十分に行うことが可能になる。
【０１０４】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、明細書又は図面中の記載において広義や同義な用語（第１導電型、第１の電源、第２の電源等）として引用された用語（Ｎ型、０Ｖ（ＧＮＤ）、ＶＣＣ等）は、明細書又は図面中の他の記載においても広義や同義な用語に置き換えることができる。
【０１０５】
また本実施形態では、メモリセルアレイを図３に示すように２つのブロックに分割してプレート線を２つの階層に階層化する場合について説明したが、本発明はこれに限定されない。例えばメモリセルアレイを３つ以上のブロックに分割して、プレート線を３階層以上に階層化する場合も本発明の範囲に含まれる。
【０１０６】
また強誘電体メモリの全体構成も図３、図４で説明した構成に限定されない。例えばＰＬ選択回路やＷＬ選択回路の配置場所も図３、図４の場所に限定されず、種々の変形実施が可能である。また昇圧制御信号などの各種信号の生成手法も本実施形態で説明した手法に限定されない。また強誘電体メモリをロジック回路として利用してもよい。
【図面の簡単な説明】
【０１０７】
【図１】図１（Ａ）〜図１（Ｃ）は強誘電体メモリのメモリセルの説明図。
【図２】図２（Ａ）、図２（Ｂ）は強誘電体メモリのライト動作、リード動作の説明図。
【図３】強誘電体メモリの構成例。
【図４】強誘電体メモリの構成例。
【図５】比較例の構成例。
【図６】本実施形態のＰＬ選択回路、ＷＬ昇圧回路の構成例。
【図７】本実施形態のＰＬ選択回路、ＷＬ昇圧回路の動作を説明する信号波形図。
【図８】メインＰＬ選択信号線の配線を説明する図。
【図９】本実施形態の第１の変形例。
【図１０】図１０（Ａ）、図１０（Ｂ）はＷＬ駆動回路の構成例。
【図１１】本実施形態の第２の変形例。
【図１２】各種信号を生成する信号生成回路の構成例。
【図１３】図１３（Ａ）、図１３（Ｂ）は、昇圧制御信号生成回路の構成例と、その動作を説明するための信号波形図。
【図１４】図１４（Ａ）、図１４（Ｂ）は、昇圧制御信号生成回路の構成例と、その動作を説明するための信号波形図。
【符号の説明】
【０１０８】
ＴＤ１、ＴＤ２、ＴＥ１、ＴＥ２、ＴＦ１、ＴＦ２  トランジスタ、
ＣＦ  昇圧制御キャパシタ、ＩＮＶＤ  インバータ回路、
ＷＬ  ワード線、ＬＰＬ（Ｌ）、ＬＰＬ（Ｒ）  プレート線、
ＰＳ（Ｌ）、ＰＳ（Ｒ）  ＰＬ選択信号、ΦＰＬＳ  昇圧制御信号、
ΦＷＬＥ  ＷＬタイミング信号、ΦＰＬＥ  ＰＬタイミング信号、
ＮＤ１、ＮＥ１  ＰＳ（Ｌ）、ＰＳ（Ｒ）の供給ノード、ＮＤ２  ＩＮＶＤの出力ノード、ＮＦ１  ΦＰＬＳの供給ノード、ＮＦ２  第１のノード、
１０、１２、１４  メモリセルアレイ、２０  ＷＬ＆ＰＬ駆動部、２２  ＷＬ駆動部、
２４  ＰＬ駆動部、３０  ＷＬ駆動回路、３２  ゲート制御回路、３４  電圧設定回路、
３８  ＷＬ昇圧回路、５０、５２、５４  制御回路、
６２、６４  センスアンプ＆ライト部、７０Ｌ、７０Ｒ  ＰＬ選択回路、
８０  ＷＬ昇圧回路、１００  ＷＬ選択信号生成回路、１１０  昇圧制御信号生成回路、
１２０  ＰＬ選択信号生成回路、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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