(57)【要約】【課題】  メモリの不良救済のための冗長素子配置に係る面積を小さくする。【解決手段】  内蔵メモリ３０の不良救済のための２次元冗長パラメータとしてロウアドレスおよび入出力データを持つ。内蔵メモリ３０の不良の診断を行う自己診断回路１０と、自己診断回路１０の診断によって検出された不良検出順に応じ、予め設定した順番に基づいて置き換える冗長素子を定める冗長素子配置演算部２０と、定められた順番に対応して内蔵メモリ中の不良部を置き換えるロウ冗長部３１、ＩＯ冗長部３２を備える。冗長素子配置演算部２０は、優先軸決定を不良検出順に応じて予め設定した順番に従って決定して冗長素子配置情報を保持する。【選択図】  図１
2006302464.tif 000002
【特許請求の範囲】
【請求項１】
内蔵メモリの不良救済のための２次元冗長部としてロウアドレスによりアドレス指定されるメモリセル列と置き換えられる冗長メモリセル群であるロウ冗長部および入出力データ単位のメモリセル群と置き換えられる冗長メモリセル群であるＩＯ冗長部を有する半導体記憶装置において、
内蔵メモリの診断を行う自己診断回路と、
前記自己診断回路の診断によって検出された不良検出順に応じ、前記ロウ冗長部と前記ＩＯ冗長部との中から１つの冗長メモリセル群を予め設定された順序に基づいて選択する冗長素子配置演算部と、
前記冗長素子配置演算部によって前記選択された冗長メモリセル群へ前記内蔵メモリ中の不良部を置き換える冗長置換部と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記冗長素子配置演算部は、
前記内蔵メモリ中において置き換えられた前記不良部のアドレスを記憶するラッチ回路と、
前記自己診断回路の診断によって検出された不良アドレスと前記ラッチ回路に記憶された前記不良部のアドレスとの一致を検出するアドレス重複判定回路とを含み、
前記ラッチ回路は、当該一致を検出しない場合に前記検出された不良アドレスをラッチするものであることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記冗長素子配置演算部は、前記一致検出が重複でないことを示す毎に、所定の信号をシフトして前記ラッチ回路が前記不良アドレスをラッチするためのパルス信号を出力するシフトレジスタ回路を更に含むものであることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記冗長素子配置演算部は、
前記一致検出が重複でないことを示す回数を計数するカウンタ回路と、
前記カウンタ回路のビット対応の出力を入力してデコードし、前記ラッチ回路が前記不良アドレスをラッチするためのパルス信号を出力するデコーダ回路と、
を含むことを特徴とする請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に内蔵メモリのための自己復旧機能を持つ半導体記憶装置に関する。
【背景技術】
【０００２】
システムＬＳＩにおいて、ロジック回路と共にＤＲＡＭがデータを蓄える大容量メモリとして混載されている。このような混載用ＤＲＡＭでは、ＳＲＡＭ相当の高速ランダムアクセス動作が要求される。また、汎用ＤＲＡＭと同様に１個のメモリセルが１個のトランジスタと１個のキャパシタとから構成（１トランジスタ＋１キャパシタ構成）されるためビット性不良（コンタクト抵抗の製造バラツキが代表的な要因である）を持ちうる。このため混載ＤＲＡＭには、ＳＲＡＭ相当の高速試験と、ビット性不良救済のために汎用ＤＲＡＭ相当の多軸（ロウ／コラム）の冗長（リダンダンシ）構成とが必要とされ、この両者を効率よく試験・活用する手法が必要となる。このような手法として、テスタ装置（デバイスをＤＣ、ＡＣ試験する装置）を用いずにデバイスに内蔵するメモリ回路を自己診断回路（ＢＩＳＴ）で試験し、その試験結果に応じた電気ヒューズを過電流で切断することで冗長メモリセルへの置き換えを実現することが行われている。
【０００３】
このような冗長構成を有するメモリの例として特許文献１には、内蔵メモリのための自己復旧回路（ＢＩＳＲ）を具備する集積回路半導体装置及びメモリ復旧方法が開示されている。この集積回路半導体装置は、複数個のロウ冗長と複数個のカラム冗長とを具備した内蔵メモリと、メモリ不良を検出するための自己診断回路（ＢＩＳＴ）と、検出された不良に関する情報をロウまたはカラム別に区分して貯蔵した後、これに基づいて不良に対する復旧方法を決定し、復旧したアドレスを内蔵メモリに発生させるための自己復旧回路を含む。そして、２次元冗長パラメータに対しその不良数に応じて優先軸を変えるように動作する。すなわち、特定のメモリセル列に複数の不良セルがあるのか、メモリセル行に複数の不良セルがあるのかに応じて冗長メモリセルを列（コラム）単位に置き換えるか、行（ロウ）単位に置き換えるかを選択する。
【０００４】
また、特許文献２には、少なくとも１つの欠陥のある行メモリラインを修復する行修復回路と、その行修復回路に接続され、少なくとも１つの欠陥のあるＩ／Ｏメモリブロックを修復する、Ｉ／Ｏ修復回路とを備えているオンチップ自己修復システムが開示されている。そして、行修復回路とＩ／Ｏ修復回路との間に接続され優先修復機構の仲裁を行う仲裁器を更に備えている。
【０００５】
【特許文献１】特開２００１−２１６７９７号公報  （図１）
【特許文献２】特開平９−３１１８２４号公報  （図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで特許文献１の冗長素子配置演算器は、２次元冗長パラメータとしてロウアドレス及びカラムアドレスを使用している。しかし、混載用ＤＲＡＭにおいては、データ転送帯域幅(bandwidth)を広げるために、少数のカラムアドレス、多数のデータ入出力を備える構成が望ましい。この場合、カラムアドレスを冗長パラメータとして使用すると、冗長メモリセル領域が増大するという欠点がある。例えば８カラムアドレス、１２８入出力データの構成を考えると、１つの冗長アドレスに対し１２８本のビット線を要するため、冗長メモリセル領域は、全ビット線数の１／８もの規模となってしまう。即ちチップサイズが１２．５％増加することを意味する。従って冗長パラメータとして入出力データ（ＩＯ）をカラムアドレスの代わりに使用するのが一般的である。
【０００７】
したがって、特許文献２に記載のような行修復回路とＩ／Ｏ修復回路とを備えることが有効である。このような場合、特許文献２には記載がないが、各ＩＯについて少なくとも冗長ロウアドレス数＋１個を記憶するラッチ回路が必要となる。その理由は、該当ＩＯを冗長ＭＵＳＴ（冗長ロウまたは冗長ＩＯを使うことに決定）とさせるためには、既に冗長ロウアドレスを使い切った状態を記憶させる必要があるためである。仮に、冗長ロウアドレス数が２個、ＩＯ構成が１２８個であるメモリについて考えみると、ＭＵＳＴ冗長ＩＯを作る（冗長ＩＯを使うことに決定する）には、３回の不良を記憶させる２個のフリップフロップが必要であり、合計２×１２８＝２５６個ものフリップフロップを設置しなければならない。このためチップの面積が増大するという欠点がある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の半導体記憶装置は、一つのアスペクトによれば、内蔵メモリの不良救済のための２次元冗長部としてロウアドレスによりアドレス指定されるメモリセル列と置き換えられる冗長メモリセル群であるロウ冗長部および入出力データ単位のメモリセル群と置き換えられる冗長メモリセル群であるＩＯ冗長部を持つ半導体記憶装置において、内蔵メモリの診断を行う自己診断回路と、自己診断回路の診断によって検出された不良検出順に応じ、ロウ冗長部とＩＯ冗長部との中から１つの冗長メモリセル群を予め設定された順序に基づいて選択する冗長素子配置演算部と、冗長素子配置演算部によって選択された冗長メモリセル群へ内蔵メモリ中の不良部を置き換える冗長置換部と、を備える。
【発明の効果】
【０００９】
本発明によれば、不良検出順に応じ、予め設定した順番に基づいて置き換える冗長素子を定めることで、冗長素子配置演算器の回路規模を減少することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態に係る半導体記憶装置は、内蔵メモリ（図１の３０）の不良救済のための２次元冗長パラメータとしてロウアドレスおよび入出力データを持つ。この半導体記憶装置は、内蔵メモリの不良の診断を行う自己診断回路（図１の１０）と、自己診断回路の診断によって検出された不良検出順に応じ、予め設定した順番に基づいて置き換える冗長素子を定める冗長素子配置演算部（図１の２０）と、定められた冗長素子に対応して内蔵メモリ中の不良部を置き換えるロウ冗長部（図１の３１）、ＩＯ冗長部（図１の３２）を備える。冗長素子配置演算部（図１の２０）は、ロウアドレスおよび入出力データの不良救済順の設定（優先軸決定）を不良検出順に応じて予め設定した順番に従って決定して冗長素子配置情報を保持する。そして、電気ヒューズ回路（図１の３３）は、この冗長素子配置情報を元に不良救済のための救済情報のプログラミングを行う。ロウ冗長部（図１の３１）、ＩＯ冗長部（図１の３２）は、プログラムされた救済情報にしたがって内蔵メモリ（図１の３０）中の対応するビット性不良を救済して復旧させる。
【００１１】
このように構成される半導体記憶装置において、冗長素子配置演算部は、単純に検出順で動作することから動作の高速化が容易であり、内蔵メモリの動作と同等周波数での高速機能試験が可能となる。また、論理的な冗長素子配置情報の保持回路は、小規模なものであり、ペレット面積（メモリセルを含めたＤＲＡＭ回路全体の面積）を増大することがない。以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１２】
図１は、本発明の第１の実施例に係る半導体記憶装置の構成を示すブロック図である。図１において、半導体記憶装置は、自己診断回路（ＢＩＳＴ）１０、冗長素子配置演算器２０、内蔵メモリ３０を備える。
【００１３】
自己診断回路１０は、自己診断制御器１１、アドレス発生器１２、データ発生器１３、比較器１４を備え、内蔵メモリ３０に対しテストパターンを発生してテスト結果を比較する機能を有する。自己診断回路１０の構成は、従来例とほぼ同じであるが、ＩＯ冗長を取りいれた内蔵メモリをテストして復旧させるため、比較器１４は、全体比較結果信号Judgeと個別ＩＯ比較結果信号Jio[i,0]とを冗長素子配置演算器２０に出力する。ここで全体比較結果信号Judgeとは、アドレス発生器１２が出力するアドレスによって選択されるメモリセルに不良セルが含まれていたか否かを示すＢＩＳＴの試験結果を示す信号である。また、個別ＩＯ比較結果信号Jio[i,0]は、ＩＯ毎に個別にエラーであるか否かを示す信号である。なお、以下の信号線の説明において、[i,0]は、ＩＯの数に対応して存在することを意味し、[n,0]は、アドレスの数に対応して複数存在することを意味する。
【００１４】
冗長素子配置演算器２０は、１次アドレスラッチ回路２１、優先軸シーケンサ回路２２、シフトレジスタ回路２３を備える。１次アドレスラッチ回路２１は、アドレス発生器１２から内蔵メモリ３０に出力されるアドレス信号を一旦ラッチし、出力信号Row[n,0]として優先軸シーケンサ２２に出力する。優先軸シーケンサ２２は、１次アドレスラッチ回路２１の出力信号Row[n,0]、および比較器１４の出力である全体比較結果信号Judgeと個別ＩＯ比較結果信号Jio[i,0]とを入力し、優先軸決定を不良検出順に応じて予め設定した順番に従って決定し、冗長置換のためのロウアドレスおよびＩＯをラッチするために、出力信号FILL_R1、FILL_R2、FILL_IO1、Rrow1[n,0]、Rrow2[n,0]、Rio[i,0]をシフトレジスタ回路２３に出力する。シフトレジスタ回路２３は、優先軸シーケンサ回路２２から出力信号FILL_R1、FILL_R2、FILL_IO1、Rrow1[n,0]、Rrow2[n,0]、Rio[i,0]を入力し、ロウアドレス情報、ＩＯ情報として、信号Rrow1[n,0]、Rrow2[n,0]、Rio[i,0]を電気ヒューズ回路３３に出力するためにデータの保持とタイミング調整とを行う。
【００１５】
内蔵メモリ３０は、内蔵ＲＡＭであって、ロウ冗長部３１、ＩＯ冗長部３２、電気ヒューズ回路３３、メモリセル群３４を備える。ロウ冗長部３１およびＩＯ冗長部３２は、電気ヒューズ回路３３が出力する情報にしたがって、メモリセル群３４中のビット性不良を置換し救済する。電気ヒューズ回路３３は、冗長素子配置演算器２０から出力されるロウアドレス情報、ＩＯ情報に基づいて、対応するビット性不良を救済して復旧させるために電気ヒューズの切断による救済情報のプログラミングを行う。なお、従来例では、ソフトウエア的に論理的復旧を行う自己復旧回路（ＢＩＳＲ）を用いているが、ここでは物理的電気的に復旧させる電気ヒューズ（ｅｆｕｓｅ回路）を用いている。無論、復旧手段として、ソフトウエア的な手段であってもかまわない。
【００１６】
図２は、本発明の第１の実施例に係る半導体記憶装置の優先軸シーケンサの構成を示すブロック図である。優先軸シーケンサ回路２２は、ロウアドレス重複判定回路４１、フリップフロップ回路４２〜４８を備える。なお、ここでは、冗長ロウ数を２個、冗長ＩＯ数を１個として構成される場合の内蔵メモリの復旧手段の例を示す。また、フリップフロップ回路４６〜４８は、それぞれアドレスの数およびＩＯの数に対応して複数個ずつ存在する。
【００１７】
ロウアドレス重複判定回路４１は、信号Judge、FILL_R1、FILL_R2、Rrow[n,0]、Rrow1[n,0]、Rrow2[n,0]を入力して、フェイルを示したロウアドレスが既に冗長ロウアドレスとして使用されているか、すなわちRrow1[n,0]またはRrow2[n,0]と、Row[n,0]とが示すアドレスが一致（重複）しているか否かを判定する。そして、重複なしと判定した場合には、信号Judge2をクロック信号としてフリップフロップ回路４２〜４５のそれぞれのクロック入力端子Ｃに対し出力する。
【００１８】
フリップフロップ回路４２〜４５は、それぞれ信号Judge2がハイレベルになるたびにハイレベル（ＶＣＣ）を順次シフトしていく。フリップフロップ回路４２〜４４の出力は、それぞれロウ冗長確定を示す信号FILL_R1、FILL_R2、ＩＯ冗長確定を示す信号FILL_IO1として出力され、またそれぞれフリップフロップ回路４６〜４８のクロック入力に接続される。信号FILL_R1、FILL_R2、FILL_IO1がそれぞれハイレベルになった時に、フリップフロップ回路４６〜４８は、それぞれ信号Row[n,0]、Row[n,0]、Jio[i,0]をラッチし、それぞれ信号Rrow1[n,0]、Rrow2[n,0]、Rio[i,0]としてシフトレジスタ回路２３に出力する。
【００１９】
フリップフロップ回路４６〜４８は、それぞれ１番目の不良ロウアドレスのラッチ回路、２番目の不良ロウアドレスのラッチ回路、不良ＩＯのラッチ回路に相当する。
【００２０】
図３は、ロウアドレス重複判定回路の構成を示すブロック図である。ロウアドレス重複判定回路４１は、一致検出回路５０ａ、５０ｂ、ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３、ＮＡＮＤ４、インバータ回路ＩＮＶ１、ＩＮＶ２を備える。一致検出回路５０ａは、入力される信号Rrow1[n,0]とRow[n,0]との全てのビットが一致する場合、ハイレベルを出力する。また、一致検出回路５０ｂは、入力される信号Rrow2[n,0]とRow[n,0]との全てのビットが一致する場合、ハイレベルを出力する。ＮＡＮＤ回路ＮＡＮＤ１は、一致検出回路５０ａが一致を検出し、信号FILL_R1がハイレベルの時、ローレベルを出力し、ＮＡＮＤ回路ＮＡＮＤ２は、一致検出回路５０ｂが一致を検出し、信号FILL_R2がハイレベルの時、ローレベルを出力する。ＮＡＮＤ回路ＮＡＮＤ３は、ＮＡＮＤ回路ＮＡＮＤ１の出力を入力し、出力はインバータ回路ＩＮＶ１を介してＮＡＮＤ回路ＮＡＮＤ４の入力の一端に接続される。ＮＡＮＤ回路ＮＡＮＤ４の入力の他端には、信号Judgeが与えられ、インバータ回路ＩＮＶ１を介して信号Judge2として出力される。
【００２１】
以上のように構成されるロウアドレス重複判定回路４１は、信号Judgeがフェイル（fail）を示すハイレベルとなり、ロウアドレスに重複が無い場合には、信号Judge2は、ロウアドレスに重複が無くフェイルであることを示すハイレベルを出力する。また、信号Judgeがパス（pass）を示すローレベル、あるいは、ロウアドレスに重複がある場合には、信号Judge2は、パスあるいはロウアドレスに重複有りfailであることを示すローレベルを出力する。
【００２２】
次に、冗長素子配置演算器２０の動作について図面を参照して説明する。図４は、本発明の第１の実施例に係る半導体記憶装置の動作を示すタイミング図である。時刻ｔ１においてイニシャライズ信号INITがハイレベルになると、フリップフロップ回路４２〜４８は初期化され、それぞれのフリップフロップ回路の出力は、ローレベルとなる。その後、クロック信号LKが入力されると自己診断回路１０が動作し、内蔵メモリ３０のテストを開始する。アドレス発生器１２からロウ、コラムアドレスAdd（a0,a1,a2・・・）が内蔵メモリ３０に対して順次出力され、１次アドレスラッチ回路２１でロウアドレスがラッチされ、信号Row[n,0]が出力される。一方、内蔵メモリ３４の出力データDoutは、比較器１４で比較評価され、パス（pass）であればローレベル、フェイル（fail）であればハイレベルとなる信号Judge、および信号Jio[i,0]が優先軸シーケンサ２２に出力される。
【００２３】
時刻ｔ２において、アドレスa１がフェイルと判定されると、信号Judgeは、ハイレベルになる。この時、ロウアドレス重複判定回路４１は、最初のフェイルであるため重複なしと判定し、信号Judgeと同位相の信号Judge2をハイレベルとして出力する。フリップフロップ４２は、信号Judge2を受けて、Ｄ端子に入力されるハイレベル（VCC）をラッチして出力し、ロウ冗長確定信号FILL_R1をハイレベルとする。その後、ラッチ回路４６において、信号FILL_R1がハイレベルに遷移したことによって、１次ラッチ回路２１でラッチしたロウアドレスRow_a1が再度ラッチされ、１番目の冗長ロウが確定する。
【００２４】
時刻ｔ３において、アドレスa3がフェイルと判定され、さらにロウアドレス重複判定回路４１で既に冗長確定されたロウアドレスでないと判定されると、時刻ｔ２と同様の動作でロウ冗長確定信号FILL_R2がハイレベルとなり、ラッチ回路４７で信号Row_a3がラッチされ、二番目の冗長ロウが確定する。なお、ロウアドレス重複判定回路４１で既に冗長確定されたアドレスと重複すると判定された場合には、信号Judge2はローレベルのままであり、信号Judgeのフェイル情報は無視される。
【００２５】
続けて時刻ｔ４において、アドレスa6がフェイルと判定されると、信号FILL_R2がハイレベルで２番目のロウ冗長確定済みの場合、信号FILL_IO1がハイレベルとなる。その後、ラッチ４８において、今度はロウアドレスの代わりに個別ＩＯ比較結果信号Jio[i,0]が冗長確定されたＩＯとしてラッチされる。
【００２６】
以上説明したように、フェイル判定毎に１番目の冗長ロウ、２番目の冗長ロウ２、冗長ＩＯの順で冗長パラメータが確定する。なお、冗長ＩＯが確定済みで再度フェイルと判定され、ロウアドレス重複判定回路４１で重複なしと判定された場合は、フリップフロップ４５がハイレベルをラッチし、ハイレベルとなった信号FILL_ALLを出力する。ハイレベルとなった信号FILL_ALLは、冗長手段による救済不可が確定したことを意味する。信号FILL_ALLは、例えばチップの外に出力され、図示されないテスタ等による冗長可否判定に使われる。
【００２７】
以上のように、本実施例によれば、ＩＯを冗長パラメータとする内蔵メモリにおいて、個別ＩＯ出力Jio[i,0]を冗長パラメータとすることで冗長置換手段を提供する。また、優先軸決定を不良検出順に応じて予め設定された配置順に従って決定することで、冗長素子配置演算器２０の回路規模を小さくすることができる。従来例ではＭＵＳＴ冗長ＩＯを作るには、３回の不良（フェイル）を記憶させる２個のフリップフロップが必要であり、１２８個のＩＯ構成の場合、合計２５６個ものフリップフロップを比較器に設置させる必要があった。しかし、本実施例における不良検出順の置換手段を適用することで合計１２８個のフリップフロップで構成することができ、回路規模の増大を抑えることができる。また、冗長素子配置演算器２０において、単純な組み合わせ回路で構成されるロウアドレス重複判定回路とフリップフロップ回路１段とで冗長確定手段が構成されるため、高速に冗長確定を行うことが可能である。
【実施例２】
【００２８】
図５は、本発明の第２の実施例に係る半導体記憶装置の優先軸シーケンサの構成を示すブロック図である。図５に示す優先軸シーケンサは、ロウアドレス重複判定回路４１ａと、４ビットカウンタ６０と、４入力１６出力デコーダ６１とを備える。ここでは、優先軸シーケンサ２２は、冗長ロウ数が１４、冗長ＩＯ数が２である場合を例として示す。
【００２９】
ロウアドレス重複判定回路４１ａは、図２の比較器１４が出力する信号Judge、１次アドレスラッチ回路２１が出力する信号Rrow[n,0]、１４個の冗長確定信号FILL_R1〜FILL_R14、１４組のアドレス信号Rrow1[n,0]〜Rrow14[n,0]を入力して、フェイルを示したロウアドレスが既に冗長ロウアドレスとして使用されているか、すなわちRrow1[n,0]〜Rrow14[n,0]とRow[n,0]とが示すアドレスが一致（重複）しているか否かを判定する。そして、重複なしと判定した場合には、信号Judge2をクロック信号として４ビットカウンタ６０のクロック入力端子に対し出力する。
【００３０】
４ビットカウンタ６０は、フェイル毎にロウアドレス重複判定回路４１ａから出力される信号Judge2によって、カウントアップする。４入力１６出力デコーダ６１は、４ビットカウンタ６０の出力（ビット０〜３）をデコードすることで、１６個の冗長確定信号FILL_R1〜FILL_R14、FILL_IO1、FILL_IO2を発生する。
【００３１】
図６は、第２の実施例に係る優先軸シーケンサのアドレスラッチ部を示すブロック図である。図６において、アドレスラッチ部は、フリップフロップ回路７１〜８４、９１、９２を備える。フリップフロップ回路７１〜８４は、それぞれアドレス数相当の複数個ずつのフリップフロップ回路を含む。フリップフロップ回路７１〜８４は、それぞれ冗長確定信号FILL_R1〜FILL_R14がハイレベルになった時に、信号Rrow[n,0]をラッチして、それぞれアドレス信号Rrow1[n,0]〜Rrow14[n,0]を出力する。アドレス信号Rrow1[n,0]〜Rrow14[n,0]は、ロウアドレス重複判定回路４１ａに出力されると共に、シフトレジスタ回路２３に出力される。
【００３２】
また、フリップフロップ回路９１、９２は、それぞれＩＯ数相当の複数個ずつのフリップフロップ回路を含む。フリップフロップ回路９１、９２は、それぞれ冗長確定信号FILL_IO1、FILL_IO2がハイレベルになった時に、信号Jio[i,0]をラッチし、それぞれ信号Rio1[i,0]、Rio2[i,0]を出力する。信号Rio1[i,0]、Rio2[i,0]は、ロウアドレス重複判定回路４１ａに出力されると共に、シフトレジスタ回路２３に出力される。
【００３３】
図２に示す優先軸シーケンサ回路２２は、冗長ロウ数２個、冗長ＩＯ数１個のような小規模冗長構成では回路規模が小さい。しかし、冗長ロウ数が増え、例えば冗長ロウ数が１４、冗長ＩＯ数が２であるような場合では、フリップフロップが１６個必要となり回路規模が大きくなる。このような場合には、優先軸シーケンサを図６に示すような４ビットのカウンタによる構成とすることで回路規模の増加を抑えることができる。なお、ここでは、冗長ロウ数が１４、冗長ＩＯ数が２である場合を示したが、それらに限定されるものではなく、さらに大きな値であっても、同様に構成できることは言うまでも無い。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施例に係る半導体記憶装置の構成を示すブロック図である。
【図２】優先軸シーケンサの構成を示すブロック図である。
【図３】ロウアドレス重複判定回路の構成を示すブロック図である。
【図４】半導体記憶装置の動作を示すタイミングチャートである。
【図５】本発明の第２の実施例に係る半導体記憶装置の優先軸シーケンサの構成を示すブロック図である。
【図６】本発明の第２の実施例に係る優先軸シーケンサのアドレスラッチ部を示すブロック図である。
【符号の説明】
【００３５】
１０  自己診断回路
１１  自己診断制御器
１２  アドレス発生器
１３  データ発生器
１４  比較器
２０  冗長素子配置演算器
２１  １次アドレスラッチ回路
２２  優先軸シーケンサ回路
２３  シフトレジスタ回路
３０  内蔵メモリ
３１  ロウ冗長部
３２  ＩＯ冗長部
３３  電気ヒューズ回路
３４  メモリセル群
４１、４１ａ  ロウアドレス重複判定回路
４２〜４８、７１〜８４、９１、９２  フリップフロップ回路
５０ａ、５０ｂ  一致検出回路
６０  ４ビットカウンタ
６１  ４入力１６出力デコーダ
ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３、ＮＡＮＤ４  ＮＡＮＤ回路
ＩＮＶ１、ＩＮＶ２  インバータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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