(57)【要約】【課題】  Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴを備える半導体装置において、Ｎ型ＭＯＳＦＥＴのリーク電流を抑制しつつ、Ｐ型ＭＯＳＦＥＴの性能を最大限に発揮させる。【解決手段】  同一の電源電圧で動作する領域内にＮ型ＭＯＳＦＥＴ１１８とＰ型ＭＯＳＦＥＴ１２０とを形成する際に、Ｎ型ＭＯＳＦＥＴ１１８のゲート絶縁膜１０６ａの厚さをＰ型ＭＯＳＦＥＴ１２０のゲート絶縁膜１０６ｂの厚さよりも厚くする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
同一の電源電圧で動作するＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを有し
前記Ｎ型ＭＯＳＦＥＴが第１ゲート絶縁膜を有し、
前記Ｐ型ＭＯＳＦＥＴが第２ゲート絶縁膜を有し、
前記第１ゲート絶縁膜の膜厚が前記第２ゲート絶縁膜の膜厚よりも厚いこと、
を特徴とする半導体装置。
【請求項２】
前記第１ゲート絶縁膜が、第１絶縁膜と第２絶縁膜とが積層した膜であり、
前記第２ゲート絶縁膜が、第３絶縁膜と第４絶縁膜とが積層した膜であり、
前記第１絶縁膜の誘電率が前記第２絶縁膜の誘電率よりも低く、
前記第３絶縁膜の誘電率が前記第４絶縁膜の誘電率よりも低いこと、
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１絶縁膜の膜厚が、前記第３絶縁膜の膜厚よりも厚いこと、
を特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２絶縁膜の膜厚と前記第４絶縁膜の膜厚が実質的に同一であること、
を特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２絶縁膜の膜厚が、前記第４絶縁膜の膜厚よりも厚いこと、
を特徴とする請求項２に記載の半導体装置。
【請求項６】
前記第１絶縁膜の膜厚と前記第３絶縁膜の膜厚が実質的に同一であること、
を特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜が、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜からなる群から選択される材料からなること、
を特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜が、Ｈｆ、Ｚｒ、Al及びランタン系元素からなる群から選択される元素を含む高誘電率膜であること、
を特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第１絶縁膜及び前記第３絶縁膜が、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜からなる群から選択される材料からなること、
を特徴とする請求項２乃至請求項６のいずれか一に記載の半導体装置。
【請求項１０】
前記第２絶縁膜及び前記第４絶縁膜が、Ｈｆ、Ｚｒ、Al及びランタン系元素からなる群から選択される元素を含む高誘電率膜であること、
を特徴とする請求項２乃至請求項６のいずれか一に記載の半導体装置。
【請求項１１】
前記Ｎ型ＭＯＳＦＥＴと前記Ｐ型ＭＯＳＦＥＴとが一つのインバータを構成すること、
を特徴とする請求項1乃至請求項１０のいずれか一に記載の半導体装置。
【請求項１２】
第１電源電圧で動作する第１領域と、
前記第１電源電圧よりも高い第２電源電圧で動作する第２領域と、
をさらに有し、
前記Ｎ型ＭＯＳＦＥＴと前記Ｐ型ＭＯＳＦＥＴとが共に前記第１領域内に形成されていること、
を特徴とする請求項１乃至請求項１１のいずれか一に記載の半導体装置。
【請求項１３】
前記第２領域内に複数のＭＯＳＦＥＴが形成され、
当該複数のＭＯＳＦＥＴが有するゲート絶縁膜の膜厚は、互いに、実質的に同一であること、
を特徴とする請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを備えたＣＭＯＳ半導体装置に関する。
【背景技術】
【０００２】
同一の半導体基板上に、Ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とＰ型ＭＯＳＦＥＴが形成されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）半導体装置は、消費電力が少ないことや、高速動作が可能であることなど、その有利な特性から、広く用いられている。
ＭＯＳＦＥＴの特性を決定するパラメータの一つとして、ゲート電極と半導体基板との絶縁を確保するゲート絶縁膜の膜厚がある。このゲート絶縁膜の物理膜厚を厚くすると、ゲート電極から半導体基板へのリーク電流を抑制できる。しかし、ゲート絶縁膜の物理膜厚を厚くすると、ゲート絶縁膜容量の容量値が小さくなるため、ＭＯＳＦＥＴがオン状態の時にゲート直下に誘起されるキャリアの数が減少し、オン電流が減少してしまうというトレードオフがある。
【０００３】
通常、ＭＯＳＦＥＴの設計には、このトレードオフを考慮して最適なゲート絶縁膜厚が決定される。
【０００４】
ゲート絶縁膜の膜厚に工夫がある従来技術が、引用文献１に開示されているので、図7を用いて説明する。この従来技術では、同一の半導体基板１上に形成されるＭＯＳＦＥＴ１０、２０のうち、高い電源電圧で動作する領域ＨＶに形成されるＭＯＳＦＥＴ２０のゲート絶縁膜２２の電気的膜厚を、その領域ＨＶより低い電源電圧で動作する領域ＬＶに形成されるＭＯＳＦＥＴ１０のゲート絶縁膜１２の電気的膜厚よりも厚くしている。特許文献１には、電気的膜厚を変える方法について、物理膜厚を変える方法（「発明が解決しようとする課題」の欄）と、ゲート絶縁膜の誘電率を変える方法（実施の形態１）が開示されている。
かかる構成にすることにより、電源電圧が高い領域ＨＶに形成され、ゲート２４に高い電圧が印加されるＭＯＳＦＥＴ２０では、リーク電流を抑制することができる。また、ゲート電極２４に印加される電圧が高ければ、ゲート絶縁膜２２の膜厚を厚くしたことによりゲート絶縁膜容量の容量値が小さくなったとしても、ゲート電極２４直下に十分にキャリアを誘起できるので、オン電流の減少は生じにくい。一方、電源電圧が低い領域ＬＶに形成され、ゲート電極１４に低い電圧が印加されるＭＯＳＦＥＴ１０では、ゲート絶縁膜１２を薄くすることにより、オン電流の減少を防止している。
【特許文献１】特開２００３−１００８９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、本願発明者は、従来技術にかかる半導体装置には、以下の課題があることを見出した。
【０００６】
従来は、同一の電源電圧で動作する領域内（例えば図７の領域ＬＶ内）に形成されるＮ型ＭＯＳＦＥＴとP型ＭＯＳＦＥＴは、互いに同じ厚さのゲート絶縁膜を有していた。
【０００７】
一般的に、同一の電源電圧で動作するＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを比較すると、Ｎ型ＭＯＳＦＥＴの方が、リーク電流を生じやすい。そこで、Ｎ型ＭＯＳＦＥＴのリーク電流を所定の値以下に抑えるためにゲート絶縁膜の物理膜厚を厚くすると、オン電流の減少により、元来オン電流の小さいＰ型ＭＯＳＳＦＥＴの性能がさらに劣化してしまう。
【０００８】
しかし、通常は、Ｎ型ＭＯＳＦＥＴのリーク電流を抑えることを優先させるために、ゲート絶縁膜の物理膜厚を厚くし、オン電流の減少によって性能が劣化したＰ型ＭＯＳＦＥＴを甘んじて使用しているのである。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、同一の電源電圧で動作するＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴにおいて、Ｎ型ＭＯＳＦＥＴのゲート絶縁膜の膜厚が、Ｐ型ＭＯＳＦＥＴのゲート絶縁膜の膜厚よりも厚いことを特徴とする。
この特徴により、Ｐ型ＭＯＳＦＥＴよりリーク電流が生じやすいＮ型ＭＯＳＦＥＴでは、厚いゲート絶縁膜でリーク電流を抑制しつつ、Ｎ型ＭＯＳＦＥＴよりもリーク電流が生じにくいＰ型ＭＯＳＦＥＴでは、ゲート絶縁膜を薄くしてオン電流の減少を防止できる。
【００１０】
例えば本発明は、同一の電源電圧で動作するＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとを有し、前記Ｎ型ＭＯＳＦＥＴが第１ゲート絶縁膜を有し、前記Ｐ型ＭＯＳＦＥＴが第２ゲート絶縁膜を有し、前記第１ゲート絶縁膜の膜厚が前記第２ゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置とすることができる。
【発明の効果】
【００１１】
本発明によれば、Ｎ型ＭＯＳＦＥＴのリーク電流を抑制しつつ、Ｐ型ＭＯＳＦＥＴの性能を最大限に発揮できるような構造とすることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。各図面において共通する構成要素には同一の符号を付して、適宜説明を省略する。また、以下で単に膜厚という場合は、物理膜厚を意味する。
【００１３】
（第1の実施の形態）
図１は、本実施の形態における半導体装置１００の構成を示す断面図である。本実施の形態において、半導体装置１００は、Ｎ型ＭＯＳＦＥＴ１１８およびＰ型ＭＯＳＦＥＴ１２０を含むＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスであり、両ＭＯＳＦＥＴ１１８、１２０は、同一電源電圧で動作する。つまり、ＭＯＳＦＥＴ１１８および１２０は、共に高い電源電圧で動作する領域（例えば図７のＨＶ）に形成されるか、若しくは、共に低い電源電圧で動作する領域（例えば図７のＬＶ）に形成される。特に、低い電源電圧で動作する領域ＬＶに形成されるＭＯＳＦＥＴは、ゲート電極に印加される電圧も低いため、ゲート直下にキャリアが誘起されにくく、オン電流が小さくなる傾向にある。そこでオン電流を確保するために、ゲート絶縁膜の薄化が特に求められる。
【００１４】
そこで、Ｎ型ＭＯＳＦＥＴ１１８のリーク電流抑制とＰ型ＭＯＳＦＥＴ１２０のオン電流改善とのバランスをとることができるという本願発明の効果は、電源電圧が低い領域ＬＶにおいて特に顕著となる。
【００１５】
半導体装置１００は、Ｐ型の導電型を有するＰウェル１０２ａおよびＮ型の導電型を有するＮウェル１０２ｂが設けられた、半導体基板（本実施の形態ではシリコン基板）１０２と、Ｐウェル１０２ａとＮウェル１０２ｂとを分離する素子分離領域１０４とを含む。Ｐウェル１０２ａおよびＮウェル１０２ｂには、それぞれ、Ｎ型ＭＯＳＦＥＴ１１８およびＰ型ＭＯＳＦＥＴ１２０が形成されている。
【００１６】
Ｐウェル１０２ａには、一対のＮ型不純物拡散領域１２１が設けられ、これらの間にチャネル領域（不図示）が形成されている。チャネル領域上には、シリコン酸化膜からなるゲート絶縁膜１０６ａと、ゲート絶縁膜１０６ａ上に設けられ、多結晶シリコン膜により構成されたゲート電極１１４と、側壁絶縁膜１１５と、により構成されたゲートが設けられる。Ｎ型ＭＯＳＦＥＴ１１８のゲート電極１１４には、Ｎ型不純物がドープされている。これらによりＮ型ＭＯＳＦＥＴ１１８が構成される。
【００１７】
また、同様に、Ｎウェル１０２ｂにも一対のＰ型不純物拡散領域１２２が設けられ、これらの間にチャネル領域（不図示）が形成されている。チャネル領域上には、シリコン酸化膜からなるゲート絶縁膜１０６ｂと、ゲート絶縁膜１０６ｂ上に設けられ、多結晶シリコン膜により構成されたゲート電極１１４と、側壁絶縁膜１１５と、により構成されたゲートが設けられる。Ｐ型ＭＯＳＦＥＴ１２０のゲート電極１１４には、Ｐ型不純物がドープされている。これらにより、Ｐ型ＭＯＳＦＥＴ１２０が構成される。
【００１８】
Ｎ型ＭＯＳＦＥＴのゲート絶縁膜１０６ａとＰ型ＭＯＳＦＥＴのゲート絶縁膜１０６ｂの厚さをそれぞれｄａ，ｄｂとすると、ｄａ>ｄｂである。
【００１９】
ゲート絶縁膜１０６ａ、１０６ｂの材料は、シリコン酸化膜にかぎらず、シリコン酸窒化膜、シリコン窒化膜としてもよく、いわゆる高誘電率膜であってもよい。高誘電率膜は、例えば、ＨｆおよびＺｒからなる群から選択される一または二以上の元素を含む材料により構成することができ、これらのいずれかの元素を含む酸化膜、シリケート膜等とすることができる。
【００２０】
半導体装置１００の製造方法を、２例、以下に説明する。
【００２１】
（第1の実施の形態の第1の製造方法）
まず、図２（ａ）に示すように、シリコン基板１０２に、ＳＴＩ（Shallow Trench Isolation）による素子分離領域１０４を形成する。次いで、素子分離領域１０４で分離された一方の領域にＰ型不純物をイオン注入してＰウェル１０２ａを形成し、他方の領域にＮ型不純物をイオン注入してＮウェル１０２ｂを形成する。素子分離領域１０４は、たとえばＬＯＣＯＳ法等の公知の他の方法で形成してもよい。
【００２２】
つづいて、図２（ｂ）に示すように、シリコン基板１０２の表面に絶縁膜１０６を形成する。シリコン酸化膜の絶縁膜１０６は、シリコン基板１０２の表面を熱酸化することにより形成することができる。高誘電率膜の絶縁膜１０６は、ＣＶＤ法又はＡＬＤ法（原子層堆積法）等により形成することができる。例えば、高誘電率膜の材料としてハフニウムシリケートを選択する場合は、有機ハフニウム原料ガス、酸化性ガスおよびシリコン含有ガスを用いて絶縁膜１０６形成することができる。酸化性ガスとして酸素、シリコン含有ガスとしてモノシラン（ＳｉＨ４）を、それぞれ用いることができる。
【００２３】
つづいて、図２（ｃ）に示すように、Ｐウェル１０２ａ上に、フォトレジスト１１０を形成する。フォトレジスト１１０は、絶縁膜１０６上にレジストを塗布し、パターン形成用マスク（不図示）を用いて露光・現像することにより形成される。
つづいて、図３（ｄ）に示すように、このフォトレジストをマスクとしたエッチングにより、Ｎウェル１０２ｂ上の絶縁膜１０６を選択的に除去し、Pウェル１０２ａ上に絶縁膜１０６１を残存させる。そして、フォトレジスト１１０を剥離して、絶縁膜１０６１の表面を露出する。
【００２４】
つづいて、図３（ｅ）に示すように、絶縁膜１０６１およびＮウェル１０２ｂ上に絶縁膜１０６２を形成する。絶縁膜１０６２は、絶縁膜１０６と同様の方法で形成することができる。
【００２５】
以上の手順により、Ｐウェル１０２ａ上には、絶縁膜１０６１および１０６２からなるゲート絶縁膜１０６ａが形成され、Ｎウェル１０２ｂ上には、絶縁膜１０６２からなり、ゲート絶縁膜１０６ａよりも厚さが薄いゲート絶縁膜１０６ｂを形成することができる。
【００２６】
その後、通常のＭＯＳＦＥＴの製造方法と同様の手順により、ゲート電極１１４、サイドウォール１１５を形成し、ソース・ドレインとして、Ｐウェル１０２ａにはＮ型不純物領域１２１、Ｎウェル１０２ｂにはＰ型不純物領域１２２をそれぞれ形成することにより、図３（ｆ）に示す半導体装置１００を得ることができる。
【００２７】
図３（ｆ）に示すように、Ｐ型ＭＯＳＦＥＴ１２０は絶縁膜１０６２からなるゲート絶縁膜１０６ｂを有する。一方、Ｎ型ＭＯＳＦＥＴ１１８は、絶縁膜１０６１および１０６２からなるゲート絶縁膜１０６ａを有する。ゲート絶縁膜１０６ａは、絶縁膜１０６１の分だけゲート絶縁膜１０６ｂよりも厚い。
【００２８】
（第1の実施の形態の第２の製造方法）
半導体装置１００の、その他の製造方法について図４を参照して説明する。
まず、素子分離領域１０４、Ｐウェル１０２ａ、Ｎウェル１０２ｂが設けられたシリコン基板１０２を用意する。
【００２９】
つづいて、図４（ａ）に示すように、Ｐウェル１０２ａにフッ素、Ｎウェル１０２ｂに窒素を、それぞれ注入する。フッ素の注入は、Ｎウェル１０２ｂをフォトレジスト等でマスクしてから行う。一方、窒素の注入は、Ｐウェル１０２ａを同様にマスクしてから行う。
【００３０】
つづいて、図４（ｂ）に示すように、シリコン基板１０２の表面を熱酸化して、Ｐウェル１０２ａ上に熱酸化膜である絶縁膜１０６３を形成し、Ｎウェル上に熱酸化膜である絶縁膜１０６４を形成する。フッ素が注入されたシリコン基板１０２の表面では熱酸化が促進される。一方、窒素が注入されたシリコン基板１０２の表面では熱酸化が抑制される。従って、絶縁膜１０６３の膜厚が、絶縁膜１０６４の膜厚よりも厚くなる。
【００３１】
つづいて、図４（ｃ）に示すように、通常のＭＯＳＦＥＴの製造方法と同様の手順により、ゲート電極１１４、サイドウォール１１５を形成し、ソース・ドレインとして、Ｐウェル１０２ａにはＮ型不純物領域１２１、Ｎウェル１０２ｂにはＰ型不純物領域１２２をそれぞれ形成することにより、図に示す半導体装置１００を得ることができる。
【００３２】
図４（ｃ）に示すように、Ｐ型ＭＯＳＦＥＴ１２０は絶縁膜１０６４からなるゲート絶縁膜を有する。一方、Ｎ型ＭＯＳＦＥＴ１１８は、絶縁膜１０６４よりも膜厚が厚い絶縁膜１０６３からなるゲート絶縁膜を有する。
【００３３】
尚、フッ素若しくは窒素のいずれか一方のみの注入を行った場合も、同様の構造を得ることができる。
【００３４】
（第２の実施の形態）
本願発明の第２の実施の形態について、図５を用いて説明する。
【００３５】
第２の実施の形態が第１の実施の形態と異なる点は、ゲート絶縁膜１０６ａ、１０６ｂが、シリコン酸化膜１０７ａ、１０７ｂと高誘電率膜１０８ａ、１０８ｂとの積層構造を有していることである。高誘電率膜を用いると、物理膜厚を厚くしつつ、電気的膜厚を薄くすることができる。
【００３６】
図５（ａ）に示した半導体装置１００ａでは、Ｎ型ＭＯＳＦＥＴ１１８のシリコン酸化膜１０７ａの膜厚が、Ｐ型ＭＯＳＦＥＴ１２０のシリコン酸化膜１０７ｂの膜厚よりも厚い。そして、Ｎ型ＭＯＳＦＥＴ１１８の高誘電率膜１０８ａとＰ型ＭＯＳＦＥＴ１２０の高誘電率膜１０８ｂが、略同一の膜厚を有する。
【００３７】
一方、図５（ｂ）に示した半導体装置１００ｂでは、シリコン酸化膜１０７ａとシリコン酸化膜１０７ｂが、略同一の膜厚を有する。そして、高誘電率膜１０８ａの膜厚が、高誘電率膜１０８ｂの膜厚よりも厚い。
【００３８】
シリコン酸化膜１０７ａ、１０７ｂの膜厚を互いに変えるためには、第１の実施の形態の第１の製造方法、若しくは第２の製造方法と同様の方法を用いることができる。
【００３９】
また、高誘電率膜１０８ａ、１０８ｂの膜厚を互いに変えるためには、第１の実施の形態の第１の製造方法と同様の方法を用いることができる。
【００４０】
半導体装置１００ａの構造を得るためには、高誘電率膜のエッチングを行う必要が無い。高誘電率膜とシリコン酸化膜（もしくは、シリコン窒化膜等）との選択比を大きくすることが難しく、シリコン酸化膜（もしくは、シリコン窒化膜等）を残存させつつ、高誘電率膜のみを除去することが難しい。従って、１００ａに示す構造は、１００ｂに示す構造に比べて製造が容易である。
【００４１】
一方、半導体装置１００ｂの構造は、半導体装置１００ａに比べて、Ｎ型ＮＯＳＦＥＴ１１８の高誘電率膜１０８ａの物理膜厚が厚い。従って、ゲート絶縁膜１０６ａの物理膜厚を厚くしつつ、電気的膜厚を薄く保つことができる。よって、半導体装置１００ｂのＮ型ＭＯＳＦＥＴ１１８の性能は、半導体装置１００ａのＮ型ＭＯＳＦＥＴ１１８よりも高い。
【００４２】
（第３の実施の形態）
本願発明の第３の実施の形態について、図６を用いて説明する。
【００４３】
本実施の形態においては、半導体基板１上に、第1の電源電圧ＶＤＤ１で動作する領域ＬＶと、第2の電源電圧ＶＤＤ２で動作する領域ＨＶが設けられている。ここで、第1の電源電圧ＶＤＤ１は、第2の電源電圧ＶＤＤ２よりも低い。
【００４４】
領域ＬＶ内には、Ｎ型ＭＯＳＦＥＴ１１８とＰ型ＭＯＳＦＥＴ１２０とが形成され、両ＭＯＳＦＥＴ１１８、１２０により、入力ノードＮ１と出力ノードＮ２を有する一つのインバータ２が構成されている。Ｎ型ＭＯＳＦＥＴ１１８のゲート電極１１４とＰ型ＭＯＳＦＥＴ１２０のゲート電極１１４は共に、インバータ２の入力ノードＮ１に接続している。従って、入力ノードＮ１に信号が入力すると、Ｎ型ＭＯＳＦＥＴ１１８のゲート電極１１４とＰ型ＭＯＳＦＥＴ１１２０のゲート電極１１４に、同一の電圧が印加される。通常、入力信号の電圧は、領域ＬＶの動作電圧ＶＤＤ１に略等しい。
【００４５】
本実施の形態においても、第１の実施の形態と同様に、Ｎ型ＭＯＳＦＥＴ１１８のゲート絶縁膜の膜厚は、Ｐ型ＭＯＳＦＥＴ１２０のゲート絶縁膜の膜厚よりも厚い。または、第２の実施の形態におけるゲート絶縁膜と同様の材料、構成、膜厚関係とすることもできる。
【００４６】
さらに、領域ＨＶ内には、Ｎ型ＭＯＳＦＥＴ１２８とＰ型ＭＯＳＦＥＴ１３０とが設けられており、両ＭＯＳＦＥＴ１２８、１３０により、入力ノードＮ３と出力ノードＮ４を有する一つのインバータ３が構成されている。
【００４７】
Ｎ型ＭＯＳＦＥＴ１２８のゲート絶縁膜１０６ｃの膜厚ｄｃは、Ｐ型ＭＯＳＦＥＴ１３０のゲート絶縁膜１０６ｄの膜厚ｄｄと同一であってもよいし、第１及び第２の実施の形態と同様に、膜厚ｄｃの方が膜厚ｄｄよりも厚くてもよい。また、ゲート絶縁膜１０６ｃ及び１０６ｄも、第２の実施の形態と同様に、シリコン酸化膜と高誘電率膜との積層構造を有するものであってもよい。
【００４８】
また、膜厚ｄａ、ｄｂ、ｄｃ、ｄｄは、少なくとも、ｄａ<ｄｃかつｄｂ<ｄｄ、の大小関係を満たす。
【００４９】
本発明は、上記実施の形態に限定されることは無く、発明の思想から逸脱しない範囲で、変更や修正を加えて実施することができる。
【図面の簡単な説明】
【００５０】
【図１】本願発明第１の実施の形態を示す図。
【図２】本願発明第１の実施の形態を製造する工程を示す図。
【図３】本願発明第１の実施の形態を製造する工程を示す図。
【図４】本願発明第１の実施の形態を製造する工程を示す図。
【図５】本願第２の実施の形態を示す図。
【図６】本願第３の実施の形態を示す図。
【図７】従来の技術を説明するための図。
【符号の説明】
【００５１】
１  半導体基板
２  インバータ
１０，２０  ＭＯＳＦＥＴ
１２，２２  ゲート絶縁膜
１４，２４  ゲート電極
１００，１００ａ，１００ｂ  半導体装置
１０２  半導体基板
１０２ａ  Ｐウェル
１０２ｂ  Ｎウェル
１０４  素子分離領域
１０６，１０６ａ，１０６ｂ  ゲート絶縁膜
１０６１，１０６２，１０６３，１０６４  絶縁膜
１０７ａ，１０７ｂ  シリコン酸化膜
１０８ａ，１０８ｂ  高誘電率膜
１１０  フォトレジスト
１１４  ゲート電極
１１５  側壁絶縁膜
１１８  Ｎ型ＭＯＳＦＥＴ
１２０  Ｐ型ＭＯＳＦＥＴ
１２１  Ｎ型不純物拡散領域
１２２  Ｐ型不純物拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2006179635.tif 000007
【図６】
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【図７】
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