(57)【要約】【課題】  従来では、パッケージ基板をモデル化して解析することは行われておらず、パッケージ設計前にパッケージ基板を考慮した電源解析を行うことは不可能であった。【解決手段】  電源解析方法は、半導体素子が搭載されるパッケージ基板を複数の第１の領域に分割し、前記複数の第１の領域に対して、仮想の平板導体を設定し、前記平板導体のインダクタンス特性を含む複数の電気特性を計算し、それぞれの第１の領域内のヴィア数から、前記インダクタンス特性に関して補正を行うことを特徴とする。【選択図】  図４
2006253187.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子が搭載されるパッケージ基板を複数の第１の領域に分割し、
前記複数の第１の領域に対して、仮想の平板導体を設定し、
前記平板導体のインダクタンス特性を含む複数の電気特性を計算し、
それぞれの第１の領域内のヴィア数から、前記インダクタンス特性に関して補正を行うことを特徴とする電源解析方法。
【請求項２】
前記複数の第１の領域への分割は、前記半導体素子のパッド情報および前記パッケージ基板の端子情報に基づいて行われることを特徴とする請求項１に記載の電源解析方法。
【請求項３】
前記平板導体の電気特性の計算は、前記平板導体を複数の単位ブロックに分割して行われることを特徴とする請求項１あるいは２に記載の電源解析方法。
【請求項４】
半導体装置の電源解析を実行するプログラムであって、
半導体素子が搭載されるパッケージ基板を複数の第１の領域に分割し、
前記複数の第１の領域に対して、仮想の平板導体を設定し、
前記平板導体のインダクタンス特性を含む複数の電気特性を計算し、
それぞれの第１の領域内のヴィア数から、前記インダクタンス特性に関して補正を行うことをコンピュータに実行させるプログラム。
【請求項５】
前記複数の第１の領域への分割は、前記半導体素子のパッド情報および前記パッケージ基板の端子情報に基づいて行われることを特徴とする請求項４に記載のプログラム。
【請求項６】
前記平板導体の電気特性の計算は、前記平板導体を複数の単位ブロックに分割して行われることを特徴とする請求項４あるいは５に記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体集積回路についての電源解析方法に関し、詳しくは設計段階における電源解析方法および電源解析プログラムに関する。
【背景技術】
【０００２】
半導体集積回路内部で多数の論理セルが同時にスイッチングしたり、外部との入出力用のＩ／Ｏセルが多数同時にスイッチングしたりすると、瞬間的に大きな電流が流れ、電源配線上のインダクタンス成分により電源ノイズなどが発生する。この電源ノイズは、半導体装置内部の回路の誤動作を引き起こす原因となる。
【０００３】
このような電源の影響について適切に解析することなく回路を設計してしまうと、製造された回路の電源ノイズなどが結局は大きすぎて、再度設計をやり直さなければならない場合がある。従って、設計段階において適切な電源解析を行い、電源配線について対処した回路を設計することが必要となる。
【０００４】
ただし、半導体集積回路内部の電源を解析する手法を構築したとしても、パッケージ基板をモデル化しない限り、パッケージ基板の影響を考慮することができない。例えば、パッケージ基板上の電源をモデル化することなく理想電源として表現してしまうと、半導体集積回路の電源を精度良く解析することができない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来では、パッケージ基板をモデル化して解析することは行われておらず、パッケージ設計前にパッケージ基板を考慮した電源解析を行うことは不可能であった。
【課題を解決するための手段】
【０００６】
本発明の電源解析方法は、半導体素子が搭載されるパッケージ基板を複数の第１の領域に分割し、前記複数の第１の領域に対して、仮想の平板導体を設定し、前記平板導体のインダクタンス特性を含む複数の電気特性を計算し、それぞれの第１の領域内のヴィア数から、前記インダクタンス特性に関して補正を行うことを特徴とする。
【０００７】
また、本発明は、半導体装置の電源解析を実行するプログラムであって、半導体素子が搭載されるパッケージ基板を複数の第１の領域に分割し、前記複数の第１の領域に対して、仮想の平板導体を設定し、前記平板導体のインダクタンス特性を含む複数の電気特性を計算し、それぞれの第１の領域内のヴィア数から、前記インダクタンス特性に関して補正を行うことをコンピュータに実行させる。
【０００８】
このように電源解析を行うことにより、半導体集積回路のパッケージ基板の設計前にパッケージ基板の電源解析を行うことが可能である。
【発明の効果】
【０００９】
本発明により、パッケージ基板設計以前に、パッケージ基板の電源系配線を考慮した電源解析が可能となる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明の実施の形態を図面を用いて詳細に説明する。図１（ａ）および図１（ｂ）は、本発明による電源解析の対象となる半導体装置の一例を模式的に示す図である。図１（ａ）は、半導体装置１００がプリント基板などに接続される基板側から見た平面図であり、図１（ｂ）は、半導体素子が搭載される側から見た平面図である。
図１の半導体装置１００は、ＢＧＡなどのパッケージ基板１１、半導体素子１２を有している。パッケージ基板１１は、バンプ電極１３、ヴィアホール１４、信号配線１５などを有している。半導体素子１２は、パッケージ基板１１上に実装されている。半導体素子１２のパッドは信号配線１５に接続され、ヴィアホール１４、バンプ電極１３を介して信号の入出力を行っている。また半導体素子１２には、バンプ電極１３、ヴィアホール１４、信号配線１５を介して電源電圧、グランド電圧が与えられる。
【００１１】
次に、電源解析モデル生成装置２００について説明する。図２は、本実施の形態における電源解析モデル生成装置のハードウェアの構成例を示すブロック図である。図２に示すように、電源解析モデル生成装置２００を実現するハードウェアは、入力部２１、処理部２２、記憶部２３、表示部２４から構成される。入力部２１は、ユーザからの入力を受け付ける部分である。処理部２２は、後述するソフトウェアなどの処理を行う部分であり、データの処理を行う。記憶部２３は、処理部が実行するプログラムや電源解析モデルの生成に必要なデータを格納する。表示部２４は、電源解析結果等の表示を行う。
【００１２】
次に、上述の処理部が実行する電源解析モデル生成装置２００の構成について説明する。図３は、本実施の形態における電源解析モデル生成装置のソフトウェアの構成例を示すブロック図である。図３に示すように、電源解析モデル生成装置２００は、データ取得部３１と、電源領域抽出部３２、メッシュ分割処理部３３、ＬＲＧＣ計算部３４、インダクタンス補正部３５、電源解析モデル格納部３６とを有している。
【００１３】
図４は、本実施形態の電源解析フローを示すフローチャートである。以下、図１乃至図４を用いて本実施形態の電源解析フローについて説明する。
【００１４】
まず、ステップＳ１において、データ取得部３１は、予め設計されたＣＡＤデータなどから、パッケージ基板に対しての半導体素子１２のパッド配置、それぞれのパッドに入出力される信号情報などを取得する。また、半導体装置１００のバンプ電極配置などに関する端子情報も取得する。これらの取得したデータは、例えば図２に示した記憶部２３に格納される。このデータの格納場所は、記憶部２３に限らず、一時的にデータを格納できる場所であってもよい。
【００１５】
ステップＳ２において、電源領域抽出部３２は、半導体装置１００のパッケージ基板１１を複数の第１の領域に分割する。ここでは、ステップＳ１で取得したデータを元に、分割が行われる。この分割は、例えば電源系が異なる領域（３．３Ｖと２．５Ｖなど）ごとの分割などが行われる。仮に同一の電源系であっても、電源となるバンプの数が異なる場合などには、その領域ごとなどに分割が行われる。図１に示した例では、パッケージ基板を４つの台形状の領域に分割している。なお、図１では各領域の境界を破線において示している（図１Ａ〜Ｄ参照）。このとき、半導体素子１２が実装される部分についてはパッケージ基板１１の電源配線は形成されないものとして、この第１の領域には含まれないものとする。
【００１６】
ステップＳ３において、電源領域抽出部３２は、ステップＳ２で分割したそれぞれの第１の領域全面にわたり、仮想配線となる平板導体を設定する。この平板導体は、各領域で少なくとも２つの平板導体（電源配線、グランド配線）が設定される。つまり、図１（ｂ）に示した例では領域Ａ、Ｂ、Ｃ、Ｄのそれぞれに対して少なくとも２枚、合計で８枚以上の平板導体が設定される。
【００１７】
その後、ステップＳ４において、メッシュ分割処理部３３は、ステップＳ３において設定された各領域に対応する平板導体を、複数の正方形からなるメッシュ状に分割する。図５（ａ）は、例えば図１（ｂ）における領域Ａの平板導体をこのようにメッシュ状に分割した模様を示す模式図である。このように、第１の領域それぞれに平板導体状の電源配線を仮定し、その平板導体をメッシュ状の単位領域に区切ることによって、電源系の配線をモデル化するときの単位ブロックが決定される。
【００１８】
図５（ｂ）は、１つのメッシュに対応するの単位ブロックの配線モデルを表すものである。なお、この基本単位ブロックの配線モデル自体はデータとして記憶部などに保持されているものでも、モデル化するパッケージ基板に応じて使用者が入力するものであっても良い。
【００１９】
ここでは、各単位ブロックのメッシュの正方形は一辺Ｗとしている。配線モデルとしては、そのブロックの表面に厚さｔの導体とその下部に誘電率ε、損失角δの誘電体が積層されたものとしてモデル化している。
【００２０】
その後、ステップＳ５において、ＬＲＧＣ計算部３４は、平板導体として設定した電源配線およびグランド配線の抵抗Ｒ、インダクタンスＬ、コンダクタンスＧ、キャパシタンスＣの計算を行う。この計算はメッシュ状の各単位ブロックが、以下のような式に基づいた特性を持つとして行われる。
【数１】
2006253187.tif 000003
【００２１】
上述の計算は、ステップＳ３において設定された平板導体の数に応じて行われる。上述の式を用いることにより、パッケージ基板の各領域における電源系配線に関しての特性計算が可能となる。ただし、この段階ではパッケージ基板の電源系配線に形成されるヴィア数の考慮は、行われていない。
【００２２】
実際のパッケージ基板の電源配線では、電源はプリント基板などからヴィアホール１４を介して信号配線１５に供給される。上述の計算に基づいたパッケージ基板の電源系配線モデルでは、このヴィアホールの存在を考慮していないため、半導体装置１００の事前検証に用いる場合に不正確なものとなってしまう恐れがある。
【００２３】
そのため、本実施の形態では、パッケージ基板の電源配線をモデル化するに際して、このヴィア数を考慮して、モデル化を行う。そこで以下に示すような、ヴィアホールの数に基づいたインダクタンスの補正が行われる。
【００２４】
ステップＳ６において、インダクタンス補正部３５は、例えばステップＳ１などで取得したデータから、ステップＳ２で分けた第１の領域それぞれに含まれるヴィア数を取得する。そして、本実施の形態においては、以下のように仮定して、ヴィア数によるインダクタンス補正を行う。
・ステップＳ２において設定した第１の領域の半導体素子端部側に、取得したヴィア数（仮にＮとする）だけのヴィアが形成されている。
・半導体装置が搭載されるプリント基板などから与えられた電源は、半導体装置の最外部側から、平板導体上の電源配線モデルを介してこのビアへと供給される。
つまり、本実施の形態では平板導体状に想定された電源系配線に対してチップ端部にヴィアを想定し、電流経路の広がりを考慮したインダクタンスの補正を行っている。図６は、このヴィア補正を行う半導体装置を説明するイメージ図である。
【００２５】
このように想定してインダクタンスの補正を行う場合、第１の領域に対応する平板導体の補正したインダクタンスＬは以下の式で表すことが可能である。
【数２】
2006253187.tif 000004
【００２６】
このようにして計算したヴィア数に基づく補正値にもとづいてインダクタンス補正部によって電源配線のインダクタンス補正が行われる。
【００２７】
ステップＳ６において、ステップＳ３で設定したそれぞれの平板導体に対してこのようなインダクタンスの補正が行われる。ステップＳ６による補正が行われることで、ステップＳ３で設定された平板導体のそれぞれに対するＲＬＧＣが決定され、それぞれの電源系配線がモデル化される。
【００２８】
ステップＳ７においては、電源解析モデル収納部３６によりＳ１からＳ６によって形成されたパッケージの電源配線のデータが記憶部などに保持される。
【００２９】
このように本実施の形態では、パッケージ基板を電源の系統により複数の第１の領域に分割し、各領域に平板導体状の電源系配線が形成されるものと想定している。さらに各平板導体は複数のメッシュ状単位図形により構成され、この単位メッシュの特性から電源系配線の特性が推定されている。また、パッケージ基板特有のヴィアによるインダクタンス成分の変化の点に着目して、ヴィア数のデータからインダクタンスの補正を行い、パッケージ基板の電源解析用モデルとしている。このように、パッケージ基板をデータによりモデル化することでＳＰＩＣＥなどのシミュレーションにも適用可能なデータとなる。また、半導体装置のパッケージ基板を設計した後の電磁界解析などによらず、事前に予測することが可能となる。
【００３０】
また、本発明の方法により生成されたパッケージをモデル化したデータは、例えばＳＰＩＣＥのデータとして保持され、その後の半導体素子のシミュレーションなどにも用いることが可能であるため、パッケージ基板と半導体素子の両方を考慮した電源解析を行うことが可能となる。
【００３１】
以上説明したように本発明の実施の形態によれば、半導体素子などが搭載されるパッケージ基板の電源解析を行うことで、半導体装置全体の事前検証を容易化し、その開発工数を大きく削減することが可能である。
【００３２】
また、実施の形態ではヴィア数に基づいたインダクタンスの補正を計算式を用いて行うものとしたが、この補正は例えば過去の実測値に基づいた補正テーブルを用意しておき、そのテーブルに基づいて補正を行うものであっても良い。
【図面の簡単な説明】
【００３３】
【図１】本実施の形態が適用されるパッケージ基板を示す。
【図２】電源解析装置のハードウェアを示すブロック図である。
【図３】電源解析装置を示すブロック図である。
【図４】実施の形態のフローを示すフローチャートである。
【図５】実施の形態に適用される配線モデルの構造を示す図である。
【図６】ヴィアに基づく補正を説明する図である。
【符号の説明】
【００３４】
１１    パッケージ基板
１２    半導体素子
１３    バンプ
１３    バンプ電極
１４    ヴィアホール
１５    信号配線
２１    入力部
２２    処理部
２３    記憶部
２４    表示部
３１    データ取得部
３２    電源領域抽出部
３３    メッシュ分割処理部
３４    モデル化処理部
３５    計算部
３６    インダクタンス補正部
３７    電源解析モデル格納部
１００    半導体装置
２００    電源解析モデル生成装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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