(57)【要約】      （修正有）【課題】  少部品点数、簡単な構成、ノーマリィ・オフ型ＦＥＴ使用、電源投入時の電源短絡電流少、少電源線数、電源電圧の増加回避、読出し時の不都合除去、電力損失低減、読出し内容の誤判別の低減、耐ノイズ性向上、という効果を持つ６値記憶手段の提供。【解決手段】  電位が順々に高くなって行く電源線Ｖ０〜電源線Ｖ５の各間に２値ＣＭＯＳ型のインバータを１つずつ設け、電源線Ｖ０にＮＭＯＳをソース接地し、電源線Ｖ５にＰＭＯＳをソース接地し、電源線Ｖ１〜電源線Ｖ４それぞれにＮＭＯＳとＰＭＯＳの直列回路（双方向スイッチ）を１つずつ接続し、各ＰＭＯＳと各ＮＭＯＳのオン・オフ駆動を図の様に各前記インバータが行い、「電源線Ｖ０のＮＭＯＳの開放端、電源線Ｖ５のＰＭＯＳの開放端、前記直列回路すべての開放端および前記インバータの全入力端子」を接続して入出力端子Ｔｉｏとした６値記憶手段である。【選択図】  図１０
2006252742.tif 000002
【特許請求の範囲】
【請求項１】
３又は３以上の所定の複数をＮで表わしたときに、
第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の電位を供給する第１電位供給手段〜第Ｎ電位供給手段を有し、
「そこから書込み信号を入力したり、読出し信号を出力したりする入出力手段と、ノーマリィ・オフの出力プル・アップ・スイッチング手段と、ノーマリィ・オフの出力プル・ダウン・スイッチング手段を有する２値記憶手段」を１つずつ、番号で隣り同士となる２つの前記電位供給手段の間それぞれに設け、
最上位の前記２値記憶手段を除く各前記２値記憶手段ではその出力プル・アップ・スイッチング手段の代わりに「その出力プル・アップ・スイッチング手段」と「ノーマリィ・オフで、オン駆動電圧極性がプラスで、両主電極の役割がその印加電圧の方向により互いに入れ換わることができ、１つ上位の前記２値記憶手段の補出力を駆動信号とする第１可制御スイッチング手段」の直列回路を用い、
最下位の前記２値記憶手段を除く各前記２値記憶手段ではその出力プル・ダウン・スイッチング手段の代わりに「その出力プル・ダウン・スイッチング手段」と「ノーマリィ・オフで、オン駆動電圧極性がマイナスで、両主電極の役割がその印加電圧の方向により互いに入れ換わることができ、１つ下位の前記２値記憶手段の補出力を駆動信号とする第２可制御スイッチング手段」の直列回路を用い、
すべての前記入出力手段を接続して１つの入出力手段にまとめたことを特徴とする多値記憶手段。
【請求項２】
前記第２電位供給手段〜前記第（Ｎ−１）電位供給手段のそれぞれに接続される２つの前記直列回路のうち、どちらかを片方ずつ取り外し、その取外しにより開放になる制御電極または制御端子が有れば前記制御電極または制御端子を前記入出力手段に接続することを特徴とする請求項１記載の多値記憶手段。
【請求項３】
請求項１又は２記載の多値記憶手段において、各前記２値記憶手段の構成手段で、前記補出力を１つずつ出力する各２値インバータ手段の「そこから信号を入力する入力手段」を各前記直列回路から切り離し、それら入力手段すべてを接続して１つの入力手段にまとめ、前記入出力手段を出力手段としたことを特徴とする多値バッファ手段。
【請求項４】
「どちらも両主電極の役割がその印加電圧の方向により互いに入れ換わることができ、どちらも互いに相補関係に有る２つの可制御スイッチング手段」が有って、
その両可制御スイッチング手段のうち一方の主電極と他方の主電極を接続し、
一方の開放された主電極と一方の制御電極の間に一方のオン・オフ駆動手段を設け、
一方の開放された主電極と他方の制御電極の間に他方のオン・オフ駆動手段を設け、
その両可制御スイッチング手段の直列回路を双方向性のスイッチとして使用することを特徴とする双方向性スイッチング手段。
【発明の詳細な説明】
【技術分野】
【０００１】  第１発明は、その記憶可能な数値（又は意味又は内容）が３通り又は３通り以上で、その数値等に応じた電圧または電位を保持または入出力できる多値記憶手段に関する。この多値記憶手段は多値（又は多進法）メモリ・セル、多値（又は多進法）メモリ、（外部）多値（又は多進法）情報保管手段まなは多安定回路として利用できる。また多値（又は多進法）論理回路、多値（又は多進法）演算回路、多値コンピュータ（又は多進法コンピュータ、特に４、８、『１０』、１６、３２、６４、「１００」、１２８進法コンピュータ等）、車内や無線や有線など各種の多値変調通信手段、多値記録手段あるいは多値（又は多進法）制御手段の構成要素として利用できる。第２発明は、第１発明と同じ機能と効果を持ち、第１発明に比べて部品点数が少なく、構成が簡単な多値記憶手段に関する。第３発明は第２発明を応用した、部品点数が少なく、構成が簡単な多値バッファ手段に関する。第４発明は各発明で使う双方向性スイッチング手段に関する。
【背景技術】
【０００２】  特許第２８５３０４１号に開示の多値記憶手段には『後述の双方向性プル手段が構成されていないにもかかわらず部品点数が多い』という問題点が有る。その様な双方向性プル手段を構成できたとしても、部品点数は当然もっと多くなってしまう。また、特開２０００−８３３６９号の図２７〜図３６、特開２００１−２５７５７０の図２１〜図２８及び「ＷＯ  ０３／０２８２１４  Ａ１」に開示の多値記憶手段には『ノーマリィ・オン型スイッチング手段（例：ディプレッション型ＭＯＳ・ＦＥＴ。）しか使えず、しかも、その為に電源投入時に電源電圧が立ち上がり、それらノーマリィ・オン型スイッチング手段に充分なゲート逆バイアス電圧を印加できるまで電源短絡電流が流れてしまい、その上、各電源電圧の大きさを大きくする必要が有る』という問題点が有る。【０００３】  もしノーマリィ・オフ型スイッチング手段（例：エンハンスメント型ＭＯＳ・ＦＥＴ。）で多値記憶手段を構成できれば、構成手段の選択肢が増えて便利だし、電源投入時の電源短絡電流を低減できる。その電源短絡電流の問題は、例えば『その多値記憶手段を多値メモリ・セルとして多数使い多値メモリ手段を構成する場合、その電源投入時に極めて大きな電源短絡電流が流れて、その電源電圧を立ち上げることができず使い物にならなかったり、又は、電源投入の繰り返しで電源線が焼き切れたり、又は、その電源線付近の半導体に熱的ダメージや膨脹（ぼうちょう）歪みによるダメージ等を与えたりする』という問題点に結び付く。そして、各電源電圧に関しても『負性抵抗手段を形成する各トランジスタ対』をオフ駆動するには『対を成すトランジスタの直列接続された両ゲート・ソース間』にオフ駆動電圧を同時供給しなければならないので、各電源電圧は約『４倍のオン・オフしきい値電圧絶対値』になり、結局、他の多値記憶手段のそれに比較して大きくなり、記憶内容の書換え時のスイッチング損失も大きくなってしまう。なぜなら、各トランジスタ対が例えばＰ型とＮ型のＭＯＳ・ＦＥＴの組合せの場合、両オン・オフしきい値電圧絶対値を等しく設定するのが普通であり、書換え時「ターン・オンするトランジスタ対」と「ターン・オフするトランジスタ対」ができるだけ同時オン状態とならない様にする為には、各電源電圧は少なくとも４倍のオン・オフしきい値電圧絶対値でなければならない、からである。通常の２値ＣＭＯＳメモリの電源電圧はほぼ『Ｐ型ＭＯＳとＮ型ＭＯＳの両オン・オフしきい値電圧絶対値の和』である。【０００４】  さらに、特開２００３−１８８６９６に開示の多値記憶手段ではノーマリィ・オフ型スイッチング手段とノーマリィ・オン型スイッチング手段を直列にして使うので、上記電源短絡電流の面や構成手段の選択肢の面で改善されるが、『電位供給手段（例：電源線）の数が多くなる上に、電源電圧の総和は大きいままで、記憶内容の書換え時のスイッチング損失も大きいままである』という問題点が有る。【０００５】  それから、特開２００４−０８８７６３に開示の多値記憶手段はノーマリィ・オフ型スイッチング手段で構成できるが、『最高、最低の電位供給手段を除く各電位供給手段と入出力手段（例：入出力端子等。）の間に出力用の双方向性プル手段（プル・アップまたはプル・ダウンする手段）が構成されていない』という問題点が有る。この問題点は次の問題を引き起こす。そのプル・アップ手段の電位より「接続される外部データ線」の電位の方が高いときプル・ダウン機能が無い為その外部データ線をプル・ダウンできない上に、そのプル・ダウン手段の電位より「接続される外部データ線」の電位の方が低いときプル・アップ機能が無い為その外部データ線をプル・アップできないので、または、反対にその「接続される外部データ線」の方がその充電電荷によって多値記憶手段の入出力手段部の電位をそのプル・アップ手段の電位より高くプル・アップしたり、そのプル・ダウン手段の電位より低くプル・ダウンしたりするので、『読出し不能、読出し時の記憶内容の変化、誤った記憶内容の読出し、あるいは、読出し時間の遅れ』や『不安定な動作』という問題を引き起こす。これら問題は『接続される外部データ線の電位や充電電荷』だけでなく『その入出力手段に繋がる内部導線などからの漏洩電流』や『その外部データ線とその入出力手段を接続する選択用スイッチ・トランジスタ等の駆動電流（例：絶縁ゲート型ＦＥＴのゲート・ソース間静電容量の充放電電流。）』等によっても引き起こされる。この事は前述の特許第２８５３０４１号や特開２０００−８３３６９の各多値記憶手段でも同様である。【０００６】  そして、念のため第１発明の効果の存在をより明確にする為に、本発明者が第１発明より先に考えた図２、図９（ｂ）の各多値記憶手段（特願２００４−３０３５６４、未公開。）が持つ問題点について述べる。これら図２のｎ（≧３）値と図９（ｂ）の３値の多値記憶手段では各プル手段（＝各プル・アップ手段や各プル・ダウン手段）が「順電圧（又は順方向電圧）を伴うダイオード等のダイオード手段」を内蔵する結果、下記２つの問題点が有り、第１発明はこの問題点を解決することができる。なお、下記２つの問題点は前述した各多値記憶手段にも有る。
（Ａ）その順電圧分、各プル手段のオン電圧が増加する為に各出力電位、各出力電圧の差、違いが小さくなる結果、『雑音余裕度が小さくなり、次段回路（例：読出し回路等。）がノイズの影響を受け易くなり、入力電位、入力電圧に対応する入力数値などの判別を間違い易くなってしまう』。
（Ｂ）その順電圧の存在によって各プル手段はその順電圧より小さくしっかりとプルできない為、出力しようとする本来の電源電位（又は電源電圧）付近で開放状態の様になるので、すなわち、出力インピーダンスが大きくなるので、『出力信号にノイズが乗り易くなり、その次段回路がそのノイズを増幅して他に悪影響を与えてしまう』。【０００７】  ここで、一旦、ｎ値を記憶できる図２の多値記憶手段について説明する。全ＭＯＳ・ＦＥＴはノーマリィ・オフ型で、電源線Ｖ０〜電源線Ｖ（ｎ−１）の電位すなわち電位ｖ０〜電位ｖ（ｎ−１）は順々に高くなって行く。電源線Ｖ０〜電源線Ｖ（ｎ−１）の各・２電源線間に２値ＣＭＯＳメモリが１個ずつ接続され、全部で（ｎ−１）個有る。電源線Ｖ１〜電源線Ｖ（ｎ−２）の各線に接続された「ＰＭＯＳ・ＦＥＴとダイオードの直列回路」と「ダイオードとＮＭＯＳ・ＦＥＴの直列回路」はどちらも１方向性の可制御スイッチング手段を構成し、オン駆動時でも逆方向電圧に対してオフを維持できる。上記（ｎ−１）個の２値Ｃ・ＭＯＳメモリが連携してｎ値の記憶動作を行う際に電源短絡が起きない様にダイオードＤＵ１〜ＤＵ（ｎ−２）及びＤＬ２〜ＤＬ（ｎ−１）が接続されている。ふつう電位ｖ０を数値『０』に、電位ｖ１を数値『１』に、電位ｖ２を数値『２』に、あとは同様に電位ｖ（ｎ−１）まで各電位を順々に各数値に対応させ、電位ｖ（ｎ−１）を数値『ｎ−１』に対応させる。勿論ほかの使い方も可能である。【０００８】  具体的に動作を説明すれば、入出力端子Ｔｉｏが電位ｖ０を保持する時トランジスタＱＬ１〜ＱＬ（ｎ−１）はオンであるが、ダイオードＤＬ２〜ＤＬ（ｎ−１）がトランジスタＱＬ２〜ＱＬ（ｎ−１）とトランジスタＱＬ１の電源短絡を阻止する。また、入出力端子Ｔｉｏが電位ｖ（ｎ−１）を保持する時トランジスタＱＵ１〜ＱＵ（ｎ−１）はオンであるが、ダイオードＤＵ１〜ＤＵ（ｎ−２）がトランジスタＱＵ（ｎ−１）とトランジスタＱＵ１〜ＱＵ（ｎ−２）の電源短絡を阻止する。更に、入出力端子Ｔｉｏが電位ｖ１を保持する時トランジスタＱＵ１及びＱＬ２〜ＱＬ（ｎ−１）はオンであるが、ダイオードＤＬ３〜ＤＬ（ｎ−１）がトランジスタＱＬ３〜ＱＬ（ｎ−１）とトランジスタＱＬ２の電源短絡を阻止する。しかも、このとき「トランジスタＱＵ１とダイオードＤＵ１の直列回路」と「ダイオードＤＬ２とトランジスタＱＬ２の直列回路」の並列回路が実質的に双方向性プル手段つまり「プル・アップしたりプル・ダウンしたりする手段」を構成する。あと同様に、入出力端子Ｔｉｏが電位ｖ２〜電位ｖ（ｎ−２）の各電位を保持する時に、同様な並列回路が実質的に双方向性プル手段を構成する。【０００９】  ここから、先程（段落番号０００６）の図２等の多値記憶手段の問題点について詳述する。図２の多値記憶手段では例えばトランジスタＱＵ１、ＱＬ２がオンのとき入出力端子Ｔｉｏの電位の上限はダイオードＤＬ２の順電圧分（ぶん）余計に高くなる一方、トランジスタＱＵ２、ＱＬ３がオンのとき入出力端子Ｔｉｏの電位の下限はダイオードＤＵ２の順電圧分（ぶん）余計に低くなるので、電位ｖ２出力と電位ｖ１出力との差、違いが小さくなってしまう。この事は他の電位出力同士でも同様である。その結果、『雑音余裕度が小さくなり、次段回路（例：読出し回路等。）がノイズの影響を受け易くなり、入力電位、入力電圧に対応する入力数値等の判別を間違い易くなってしまう』。【００１０】  また、一般的に信号用ダイオードの順電圧は約０．６ボルトで、ダイオードの電圧対電流特性から分かる通りその順電圧がゼロ・ボルト近くなる為にはその順電流は非常に極めて小さい値である必要が有る。この為、『ダイオード手段を内蔵する各プル手段』が何かをプル・アップしたりプル・ダウンしたりしてプルするとき、順電圧ほぼゼロ・ボルトでプルしようとしてもしっかりとプルすることができす、非常に極めて弱くプルするだけである。言い換えると、そのプル手段はその順電圧より小さい電圧範囲内ではしっかりとプルすることができないので、そのプル手段が出力しようとする本来の電源電位（もしくは電源電圧）付近で開放状態の様になってしまう。すなわち、出力インピーダンスが大きくなってしまう。その結果、『出力信号にノイズが乗り易くなり、その次段回路がそのノイズを増幅して他に悪影響を与えてしまう』。これら２つの問題点は前述した各多値記憶手段にも有る。
【関連技術】
【００１１】
【特許文献１】  特許第２８５３０４１号（多値記憶手段、本発明者の出願）
【特許文献２】  特開２０００−８３３６９（同上）
【特許文献３】  特開２００１−２５７５７０（同上）
【特許文献４】  ＷＯ  ０３／０２８２１４  Ａ１（同上）
【特許文献５】  特開２００３−１８８６９６（同上）
【特許文献６】  特開２００４−８８７６３（同上）
【特許文献７】  特願２００４−３０３５６４
【第１発明の開示】
【第１発明が解決しようとする課題】
【００１２】  従来の問題点は下記の通りてある。（課題）
ａ）部品点数が多い。                              （特許文献１の多値記憶手段）
ｂ）構成手段の選択肢を増やすことが望まれる。（特許文献２〜４の各多値記憶手段）
ｃ）電源投入時の電源短絡電流が多く、その電源短絡電流による弊害が有っなりする。
（特許文献２〜４の各多値記憶手段）
ｄ）各電源電圧の大きさを大きくしなければならず、電力損失が増加する。
（特許文献２〜５の各多値記憶手段）
ｅ）電位供給手段（例：電源線）の数が多い。        （特許文献５の多値記憶手段）
ｆ）最高、最低の電位供給手段を除いた各電位供給手段と入出力手段（例：入出力端子など。）の間に出力用の双方向性プル手段が構成されていない為に、『読出し不能、読出し時の記憶内容の変化、誤った記憶内容の読出し、又は、読出し時間の遅れ』や『不安定な動作』という問題が起きる。              （特許文献１、２、６の各多値記憶手段）
ｇ）各プル手段が『順電圧を伴うダイオード手段』を内蔵する為、雑音余裕度が小さくなり、次段回路がノイズの影響を受け易くなり、入力数値等の判別を間違い易くなり、しかも、出力信号にノイズが乗り易くなり、その次段回路がそのノイズを増幅して他に悪影響を与えてしまう。                            （特許文献１〜７の各多値記憶手段）
【００１３】  そこで、第１発明は下記特徴を持つ多値記憶手段を提供することを目的としている。
（第１発明の目的）
ａ）部品点数が少ない。
ｂ）すべてノーマリィ・オフ型スイッチング手段で構成できる為、従来の多値記憶手段と合わせれば構成手段の選択肢が増えて便利になる。
ｃ）電源投入時の電源短絡電流を少なくできて、その電源短絡電流による弊害を無くす又は小さくすることができる。
ｄ）各電源電圧の大きさを大きくせずに済み、電力損失の増加を回避できる。
ｅ）電位供給手段の数が多くならずに済む。
ｆ）最高、最低の電位供給手段を除いた各電位供給手段と入出力手段（例：入出力端子など。）の間に実質的に出力用の双方向性プル手段を構成できるので、『読出し不能、読出し時の記憶内容の変化、誤った記憶内容の読出し、読出し時間の遅れ』が無く、動作が安定する。
ｇ）各プル手段が『順電圧を伴うダイオード手段』を内蔵していないので、雑音余裕度が大きくなり、次段回路がノイズの影響を受け難くなり、入力数値等の判別を間違い難くなり、しかも、出力信号にノイズが乗り難くなり、その次段回路がそのノイズを増幅することが減って他に影響を与え難くなる。
【問題を解決するための手段】
【００１４】  すなわち、第１発明は請求項１に記載した多値記憶手段である。第１電位供給手段〜第Ｎ電位供給手段で、番号で隣り同士となる２つの電位供給手段の各間に２値記憶手段を１つずつ設けており、全部で（Ｎ−１）個の２値記憶手段が有る。電位的に上下関係にある前記２値記憶手段それぞれ同士が各電位供給手段間の電源手段を短絡しない様に請求項１に記載の通り特定の各出力プル・アップ・スイッチング手段に逆阻止用の第１可制御スイッチング手段を１つずつ直列接続して出力プル・アップ用直列回路とし、同じく特定の各出力プル・ダウン・スイッチング手段に逆阻止用の第２可制御スイッチング手段を１つずつ直列接続して出力プル・ダウン用直列回路としている。しかも、その第２〜第（Ｎ−１）電位供給手段のそれぞれに『前記出力プル・アップ用直列回路と前記出力プル・ダウン用直列回路』の並列回路が１つずつ接続されることになり、各並列回路が実質的に双方向性プル手段として機能する。
【００１５】  このことによって、（Ｎ−１）個の前記２値記憶手段が連携して多値記憶手段として機能する。また、それら全２値記憶手段の入出力手段（例：入出力端子など。）を接続しても支障が無い様に最上位の前記２値記憶手段を除いた各２値記憶手段ではその出力プル・アップ・スイッチング手段がオンで、その『出力プル・アップ・スイッチング手段と第１可制御スイッチング手段の直列回路』に逆方向電圧が印加される時、その第１可制御スイッチング手段はオフ駆動されてその逆方向電圧を阻止する一方、その出力プル・アップ・スイッチング手段がオンで、その直列回路に順方向電圧が印加される時、その第１可制御スイッチング手段もオン駆動されていて、その直列回路は出力のプル・アップ動作をする。さらに、同じく支障が無い様に最下位の前記２値記憶手段を除いた各２値記憶手段ではその出力プル・ダウン・スイッチング手段がオンで、その『出力プル・ダウン・スイッチング手段と第２可制御スイッチング手段の直列回路』に逆方向電圧が印加される時、その第２可制御スイッチング手段はオフ駆動されてその逆方向電圧を阻止する一方、その出力プル・ダウン・スイッチング手段がオンで、その直列回路に順方向電圧が印加される時、その第２可制御スイッチング手段もオン駆動されていて、その直列回路は出力のプル・ダウン動作をする。
【００１６】  本多値記憶手段が第１電位を保持している時、第１電位の出力プル・ダウン・スイッチング手段はオンで、第Ｎ電位の出力プル・アップ・スイッチング手段および各『前記出力プル・アップ用直列回路と前記出力プル・ダウン用直列回路の並列回路』はオフである。又、本多値記憶手段が第Ｎ電位を保持している時、第Ｎ電位の出力プル・アップ・スイッチング手段はオンで、第１電位の出力プル・ダウン・スイッチング手段と上記の各並列回路はオフである。さらに、本多値記憶手段が第２電位から第（Ｎ−１）電位のうち、ある電位を保持している時、その電位を境にして『その電位とその電位以上の前記出力プル・ダウン・スイッチング手段すべて』と『その電位とその電位以下の前記出力プル・アップ・スイッチング手段すべて』はオン駆動される。ところが、これらがオン駆動されていても、上述の通り各第１可制御スイッチング手段と各第２可制御スイッチング手段の作用により逆方向電圧に対して『各前記出力プル・アップ用直列回路と各前記出力プル・ダウン用直列回路』はオフとなるので、その電位の前記並列回路だけが双方向にオンとなり、双方向性プル手段として機能するので、電源短絡は起きない。
【第１発明の効果】
【００１７】  その結果、第１発明の多値記憶手段には下記の効果が有る。
ａ）特許第２８５３０４１号の多値記憶手段に比べて部品点数を少なくできる。
ｂ）すべてノーマリィ・オフ型スイッチング手段で構成できる為、従来の多値記憶手段と合わせれば構成手段の選択肢が増えて便利になる。
ｃ）すべてノーマリィ・オフ型スイッチング手段で構成できるので、電源投入時の電源短絡電流を少なくできて、その電源短絡電流による弊害を無くす又は小さくすることができる。
ｄ）従来のノーマリィ・オフ型の２値記憶手段など（新規でも良いが。）を使用できるため各電源電圧の大きさを大きくせずに済み、電力損失の増加を回避できる。
ｅ）電位供給手段の数が多くならずに済む。
ｆ）最高、最低の電位供給手段を除いた各電位供給手段と入出力手段（例：入出力端子など。）の間に出力用の双方向性プル手段を構成できる。
ｇ）各プル手段が『順電圧を伴うダイオード手段』を内蔵していないので、雑音余裕度が大きくなり、次段回路がノイズの影響を受け難く、入力数値等の判別を間違い難くなる。しかも、各プル手段がしっかりプルできるので、出力信号にノイズが乗り難くなり、その次段回路がそのノイズを増幅することが減って他に影響を与え難くなる。
【００１８】  なお、第１発明の多値記憶手段では第２電位供給手段〜第（Ｎ−１）電位供給手段とその入出力手段（例：入出力端子等。）の各間に実質的に双方向性プル手段が構成されることになるので、外部データ線がその入出力手段に接続されてその記憶データを読み出すとき、たとえその外部データ線の電位が「その読み出す時の記憶内容」の電位より高かろうが低かろうが、その外部データ線はその記憶内容に応じてプル・アップされたり、あるいは、プル・ダウンされたりするので、「読出し不能も、読出し時の記憶内容の変化も、誤った記憶内容の読出しも」無い上に、読出し時間が短くなり、動作が安定する。また、実質的な双方向性プル手段それぞれは『接続される外部データ線の電位や充電電荷』だけでなく『その入出力手段に繋がる多値記憶手段内部の導線等からの漏洩電流』や『その外部データ線とその入出力手段を接続する選択用スイッチ・トランジスタ等の駆動電流（例：絶縁ゲート型ＦＥＴのゲート・ソース間静電容量の充放電電流など。）』等が引き起こす同様の問題に対しても有効である。
【第２発明の開示】
【第２発明が解決しようとする課題】
【００１９】  いつでも各分野では『同じ機能、同じ効果を持ちつつ、少・部品点数、簡単な構成、低・製造コストが望まれている』。第１発明でも同様である。（課題）
そこで、第２発明は『第１発明の多値記憶手段と同じ機能、同じ効果を持ちつつ、少・部品点数、簡単な構成、低・製造コストで実現できる多値記憶手段』を提供することを目的としている。（第２発明の目的）
【問題を解決するための手段】
【００２０】  すなわち、第２発明は請求項２に記載した多値記憶手段である。前述した第１発明の多値記憶手段において、第２電位〜第（Ｎ−１）電位の各電位供給手段では『その電位供給手段に接続される出力プル・アップ用の前記直列回路と出力プル・ダウン用の前記直列回路』がどちらも双方向性スイッチング手段つまり双方向性プル手段として機能し、だぶっているので、第２発明は『その各電位供給手段に接続される両前記直列回路のうち、どちらか片方ずつを取り外した構成の多値記憶手段』である。
【第２発明の効果】
【００２１】  このことによって、第１発明の多値記憶手段において『機能がだぶっている構成手段』をただ取り外しただけなので、第２発明は、第１発明の多値記憶手段の機能と効果をそのまま持ちつつ、少・部品点数、簡単な構成および低・製造コストを実現できる。
【第３発明の開示】
【第３発明が解決しようとする課題】
【００２２】  少・部品点数、簡単な構成および低・製造コストを実現できる多値バッファ手段が望まれる。従来、その様な多値バッファ手段は無かった。（課題）
そこで、第３発明は第１又は第２発明を応用して『少・部品点数、簡単な構成、低・製造コストの多値バッファ手段』を提供するのを目的としている。（第３発明の目的）
【問題を解決するための手段】
【００２３】  すなわち、第３発明は請求項３に記載した多値バッファ手段である。第１又は第２発明の多値記憶手段がちょうど『第３発明の多値バッファ手段において出力信号を入力側に正帰還した構成』なので、正反対に第３発明は『第１又は第２発明の多値記憶手段において出力信号の正帰還を遮断した構成の多値バッファ手段』である。
【第３発明の効果】
【００２４】  このことによって、第３発明は第１又は第２発明の多値記憶手段において『ただ出力信号の正帰還を遮断しただけ』なので、第１又は第２発明の特徴つまり『少・部品点数、簡単な構成、低・製造コスト』という特徴を持つ多値バッファ手段を実現できる。
【第４発明の開示】
【第４発明が解決しようとする課題】
【００２５】  一般的な双方向性スイッチング手段として利用できることはもちろん当然であるが、全体でＣ・ＭＯＳ・ＦＥＴやＰＮＰ・ＮＰＮ相補型などの相補型回路を構成できる様にするために、『Ｃ・ＭＯＳ・ＦＥＴ等の相補型３端子スイッチング手段を用いたオン・オフ駆動手段も使用できる様にすることである』。特に多値または多進法論理回路などではＣ・ＭＯＳ・ＦＥＴ回路構成の実現は省電力の面などから重要である。（課題）
そこで、第４発明は『Ｃ・ＭＯＳ・ＦＥＴ等の相補型３端子スイッチング手段を用いたオン・オフ駆動手段も使用できる双方向性スイッチング手段』を提供することを目的としている。（第４発明の目的）
【問題を解決するための手段】
【００２６】  すなわち、第４発明は請求項４に記載した双方向性スイッチング手段である。両方の『スイッチングを制御できるスイッチ方向』を互いに正反対にして両方を直列接続し、他方のオン・オフ駆動を一方を介して行うことにより一方の主電極の所に両方のオン・オフ駆動手段を設けた。
【第４発明の効果】
【００２７】  このことによって双方向性スイッチング機能を損なわすに３端子スイッチング手段を用いたオン・オフ駆動手段も使用できる様になる結果、『Ｃ・ＭＯＳ・ＦＥＴ等の相補型３端子スイッチング手段を用いたオン・オフ駆動手段も使用できる』。特に多値論理回路等ではＣ・ＭＯＳ・ＦＥＴ回路構成を実現できるので、電力消費を少なくできる。
【発明を実施するための最良の形態】
【００２８】  本発明をより詳細に説明する為に以下添付図面に従ってこれを説明する。尚、電源線Ｖ０の電位を電位ｖ０で表わし、電源線Ｖ１の電位を電位ｖ１で表わし、あとは同様に電源線Ｖ２から電源線Ｖ（ｎ−１）まで各電位を電位ｖ２〜電位ｖ（ｎ−１）で表わしている。また、電位ｖ０から電位ｖ（ｎ−１）まで順々に電位は高くなって行く。
【実施例１】
【００２９】  図１に示す実施例１は１０値の多値記憶手段で、前述のＮは１０で、符号ｓ１〜ｓ５に関して同じ符号を付した導線同士は導通状態にある。全ＭＯＳ・ＦＥＴはノーマリィ・オフ型つまりエンハンスメント・モードＦＥＴで、各電源線間に２値ＣＭＯＳメモリが１個ずつ接続されており、全部で９個有る。図１の各構成手段などは次の通り請求項１記載中の各構成手段などに相当する。
ａ）電位ｖ０〜電位ｖ９それぞれが順々に同項記載中の第１電位〜第Ｎ電位それぞれに。
ｂ）電源線Ｖ０〜電源線Ｖ９それぞれが順々に同項記載中の第１電位供給手段〜第Ｎ電位供給手段それぞれに。
ｃ）入出力端子Ｔｉｏが同項記載中の入出力手段に。
ｄ）電源線Ｖ０〜電源線Ｖ９の各・２電源線間に１つずつ接続されている９個の２値ＣＭＯＳメモリが同項記載中の２値記憶手段に。
ｅ）トランジスタ１ｃ〜９ｃそれぞれが同項記載中の出力プル・アップ・スイッチング手段それぞれに。
ｆ）トランジスタ１ｄ〜９ｄそれぞれが同項記載中の出力プル・ダウン・スイッチング手段それぞれに。
ｇ）トランジスタ１ｅ〜８ｅそれぞれが同項記載中の第１可制御スイッチング手段それぞれに。
ｈ）トランジスタ２ｆ〜９ｆそれぞれが同項記載中の第２可制御スイッチング手段それぞれに。
ｉ）トランジスタ「１ｃ、１ｅ」、「２ｃ、２ｅ」……、「８ｃ、８ｅ」の各直列回路が同項記載中の出力プル・アップ用の各直列回路に。
ｊ）トランジスタ「２ｆ、２ｄ」、「３ｆ、３ｄ」……、「９ｆ、９ｄ」の各直列回路が同項記載中の出力プル・ダウン用の各直列回路に。【００３０】  全２値ＣＭＯＳメモリの入出力端子を接続して入出力端子Ｔｉｏひとつにまとめても電源短絡が起きない様に、トランジスタ１ｃ〜８ｃそれぞれのオン期間中その逆方向電圧を『その逆方向電圧印加時にオフである逆阻止用のトランジスタ１ｅ〜８ｅそれぞれ』が阻止する一方、トランジスタ２ｄ〜９ｄそれぞれのオン期間中その逆方向電圧を『その逆方向電圧印加時にオフである逆阻止用トランジスタ２ｆ〜９ｆそれぞれ』が阻止する。例えば入出力端子Ｔｉｏが電位ｖ１を保持している時トランジスタ「２ａ〜９ａ、２ｄ〜９ｄ、１ｃ、１ｂ」はオンで、トランジスタ「２ｃ〜９ｃ、２ｂ〜９ｂ、１ａ、１ｄ」はオフだから、トランジスタ「１ｅ〜８ｅ、２ｆ」はオンで、トランジスタ「３ｆ〜９ｆ」はオフである。その結果これらトランジスタが電源線同士を短絡することは無い。つまり電源短絡は起きない。この電位ｖ１保持の時、オンであるトランジスタ「２ｆ、２ｄ、１ｃ、１ｅ」が電源線Ｖ１と入出力端子Ｔｉｏの間を双方向に導通し、これらトランジスタが双方向性プル手段（プル・アップ又はプル・ダウンする手段）として機能し、実質的に双方向性プル手段を構成する。この様な双方向性プル手段は電位ｖ１保持の時だけでなく電位ｖ２〜ｖ８の各電位保持の時も同様に構成される。【００３１】  なお、本発明の各２値記憶手段には入出力兼用タイプつまり「書込み信号を入力したり、読出し信号を出力したりする部分（＝入出力手段。例：入出力端子。）が共通のタイプ」を用いている。実施例１の使い方は例えば電位ｖ０を数値「０」、電位ｖ１を数値「１」、電位ｖ２を数値「２」、……、電位ｖ９を数値「９」に対応させて用いる。各電源電位を任意の符号又は意味、内容と対応させて使う使い方ももちろん構わない。例えば数値「０」〜「９」の代わりに数値「−２」〜「７」でも、文字「ａ」〜「ｊ」でも良い。他の実施例の使い方も同様である。また、書込み時と読出し時に外部データ線を選択用スイッチ・トランジスタ等で入出力端子Ｔｉｏに接続するが、本発明の多値記憶手段をメモリ・セルとして使う時ワード選択方式を利用することができる。さらに、本発明の多値記憶手段の書込みは入出力端子Ｔｉｏをプル・アップ又はプル・ダウンして「その書込み数値等に対応する電位または電圧」に保持して行い、その読出しは入出力端子Ｔｉｏの電位もしくは電圧を判別してその数値等を読み出す。それから、オン駆動電圧極性が各ＦＥＴと同じなら、各ＦＥＴの代わりに『両主電極の役割がその印加電圧の方向によって互いに入れ換わることができるノーマリィ・オフの制御電極絶縁型スイッチング手段』を１つずつ使用できる。【００３２】  そして、トランジスタ１ａ〜９ａそれぞれのバックゲートはそのソースや「そのソースより電位の高い電源線等」に接続され、トランジスタ１ｂ〜９ｂそれぞれのバックゲートはそのソースや「そのソースより電位の低い電源線等」に接続される。一方、トランジスタ２ｆ〜９ｆそれぞれのバックゲートはそのソースに接続されているが、そのバックゲート・ソース間ＰＮ接合やそのバックゲート・ドレイン間ＰＮ接合が導通しない様に電源線Ｖ９（又は電源線Ｖ９より電位の高い電源線等」に接続しても良い。同様に、トランジスタ１ｅ〜８ｅそれぞれのバックゲートはそのソースに接続されているが、そのバックゲート・ソース間ＰＮ接合やそのバックゲート・ドレイン間ＰＮ接合が導通しない様に電源線Ｖ０（又は電源線Ｖ０より電位の低い電源線等」に接続しても良い。ところで、逆阻止用のトランジスタ「１ｅ〜８ｅ、２ｆ〜９ｆ」それぞれはそのドレイン・ソース間の印加電圧方向によりそのドレインとソースの役割が互いに入れ換わっているが、そのドレイン・バックゲート間ＰＮ接合を内蔵ダイオードとして積極的に利用しても構わない。この事は後述するＭＯＳ・ＦＥＴを使う各実施例でも同様である。
【実施例２】
【００３３】  図１の実施例において電源線Ｖ２・電源線Ｖ１間の「電源（図示せず。）と２値メモリー」を取り外し、電源線Ｖ２と電源線Ｖ１を直結して両電源線を共通化し、トランジスタ１ｅのゲートをトランジスタ３ａ、３ｂの両ドレインに接続し、トランジスタ３ｆのゲートをトランジスタ１ａ、１ｂの両ドレインに接続した９値の多値記憶手段の実施例が可能であり、さらに電源線Ｖ３・電源線Ｖ２間の「電源（図示せず。）と２値メモリー」を取り外し、電源線Ｖ１〜Ｖ３を直結して３電源線を共通化し、トランジスタ１ｅのゲートをトランジスタ４ａ、４ｂの両ドレインに接続し、トランジスタ４ｆのゲートをトランジスタ１ａ、１ｂの両ドレインに接続した８値の多値記憶手段の実施例が可能である。あとは同様に「電源と２値メモリーの取外し、電源線の共通化、および、各ゲートの接続し直し」を順々にして行くと７値〜３値の各多値記憶手段が可能になる。これらの事は後述する他の各実施例においても同様で、多値数（例えばＮ値のＮのこと。１０値なら１０。以後こう呼ぶ。）の違う実施例を構成できる。（派生実施例）
【実施例３】
【００３４】  図３に示す実施例３は、図１の実施例１において１０値記憶から４値記憶に変更し、トランジスタ１ａ、２ａの各ゲートの接続を入出力端子Ｔｉｏからトランジスタ１ｃ、２ｃの各ドレインに変更し、トランジスタ２ｂ、３ｂの各ゲートの接続を入出力端子Ｔｉｏからトランジスタ２ｄ、３ｄの各ドレインに変更した４値の多値記憶手段である。
【実施例４】
【００３５】  図４に示す実施例４は、図１の実施例１においてトランジスタ「１ｅと１ｃ、２ｅと２ｃ………、８ｅと８ｃ」それぞれの上下の接続とトランジスタ「２ｄと２ｆ、３ｄと３ｆ………、９ｄと９ｆ」それぞれの上下の接続を入れ換えた１０値の多値記憶手段である。この場合、トランジスタ１ｃ〜８ｃそれぞれのバックゲートはそのソースに接続するか、又は、そのバックゲート・ソース間ＰＮ接合やそのバックゲート・ドレイン間ＰＮ接合が導通しない様に電源線Ｖ９（又は電源線Ｖ９より電位の高い電源線など」に接続する。同様にトランジスタ２ｄ〜９ｄそれぞれのバックゲートもそのソースに接続するか、又は、そのバックゲート・ソース間ＰＮ接合やそのバックゲート・ドレイン間ＰＮ接合が導通しない様に電源線Ｖ０（又は電源線Ｖ０より電位の低い電源線など」に接続する。その一方、トランジスタ１ｅ〜８ｅそれぞれのバックゲートはそのソースに接続されているが、「そのソース電位より低い電源線など」に接続し直しても構わない。そして、トランジスタ２ｆ〜９ｆそれぞれのバックゲートはそのソースに接続されているが、「そのソース電位より高い電源線など」に接続し直しても構わない。尚、図４で符号ｔ１〜ｔ５に関して同じ符号を付した導線同士は接続状態に有る。
【実施例５】
【００３６】  図５に示す実施例５は、図１の実施例１において１０値記憶から５値記憶に変更し、各Ｐ型ＭＯＳ・ＦＥＴの代わりにベース電流制限手段付きＰＮＰトランジスタを使い、各Ｎ型ＭＯＳ・ＦＥＴの代わりにベース電流制限手段付きＮＰＮトランジスタを使い、トランジスタ１１ｅ〜１３ｅとトランジスタ１２ｆ〜１４ｆの各トランジスタに関してはそのコレクタとエミッタの役割がそのコレクタ・エミッタ間印加電圧の方向によって互いに入れ換わることができるものを使った５値の多値記憶手段である。その記憶内容を読み出すとき、その読出し手段の電位（又は電圧）判別手段の入力抵抗は大きいから、オン駆動の各トランジスタはオーバー・ドライブされ、過飽和状態にあり、そのオン電圧はダイオードの順電圧に比べて小さい。この事は後述する実施例６〜７でも同様。
【実施例６】
【００３７】  図６に示す実施例６は、図３の実施例３において、各Ｐ型ＭＯＳ・ＦＥＴの代わりにベース電流制限手段付きＰＮＰトランジスタを使い、各Ｎ型ＭＯＳ・ＦＥＴの代わりにベース電流制限手段付きＮＰＮトランジスタを使い、トランジスタ１１ｅ〜１２ｅとトランジスタ１２ｆ〜１３ｆの各トランジスタに関してはそのコレクタとエミッタの役割がそのコレクタ・エミッタ間の印加電圧の方向によって互いに入れ換わることができるものを使った４値の多値記憶手段である。
【実施例７】
【００３８】  図７に示す実施例７は、図４の実施例４において１０値記憶から５値記憶に変更し、各Ｐ型ＭＯＳ・ＦＥＴの代わりにベース電流制限手段付きＰＮＰトランジスタを使い、各Ｎ型ＭＯＳ・ＦＥＴの代わりにベース電流制限手段付きＮＰＮトランジスタを使い、トランジスタ１１ｅ〜１３ｅとトランジスタ１２ｆ〜１４ｆの各トランジスタに関してはそのコレクタとエミッタの役割がそのコレクタ・エミッタ間印加電圧の方向によって互いに入れ換わることができるものを使った５値の多値記憶手段である。
【実施例８】
【００３９】  図８（ａ）に示す実施例８は、図４の実施例において入出力端子Ｔｉｏを残して電源線Ｖ８・電源線Ｖ１間のすべての「電源（図示せず。）と回路構成部品」を取り外し、電源線Ｖ８と電源線Ｖ１を直結して両電源線を共通化し、トランジスタ１ｅのゲートをトランジスタ９ａ、９ｂの両ドレインに接続し、トランジスタ９ｆのゲートをトランジスタ１ａ、１ｂの両ドレインに接続した３値の多値記憶手段である。すなわち、それは電源線Ｖ９・電源線Ｖ８間２値メモリ、電源線Ｖ１・電源線Ｖ０間２値メモリ及び入出力端子Ｔｉｏを接続する等した３値記憶手段である。他の各実施例でも同様にその最上位の２値メモリ、最下位の２値メモリ及び入出力端子Ｔｉｏだけ残して両２値メモリを上下に直結する等して３値記憶手段を構成することができる。（派生実施例）
【実施例９】
【００４０】  図８（ｂ）に示す実施例９は、図１の実施例において入出力端子Ｔｉｏを残して電源線Ｖ８・電源線Ｖ１間のすべての「電源（図示せず。）と回路構成部品」を取り外し、電源線Ｖ８と電源線Ｖ１を直結して両電源線を共通化し、トランジスタ１ｅのゲートをトランジスタ９ａ、９ｂの両ドレインに接続し、トランジスタ９ｆのゲートをトランジスタ１ａ、１ｂの両ドレインに接続した３値の多値記憶手段である。
【実施例１０】
【００４１】  図９（ａ）に示す実施例１０は、図３の実施例において入出力端子Ｔｉｏを残して電源線Ｖ２・電源線Ｖ１間の「電源（図示せず。）と回路構成部品すべて」を取り外し、電源線Ｖ２と電源線Ｖ１を直結して両電源線を共通化し、トランジスタ１ｅのゲートをトランジスタ３ａ、３ｂの両ドレインに接続し、トランジスタ３ｆのゲートをトランジスタ１ａ、１ｂの両ドレインに接続した３値の多値記憶手段である。
【実施例１１】
【００４２】  図１０に示す実施例１１（第２発明）は、図１の実施例においてトランジスタ「１ｃ〜８ｃ、１ｅ〜８ｅ」を取り外し、１０値記憶から６値記憶に変更した６値の多値記憶手段である。図１の実施例ではトランジスタ１ｃ、１ｅの直列回路とトランジスタ２ｆ、２ｄの直列回路はどちらも双方向性プル手段として機能し、機能がだぶっているので、どちらか片方を取り外すことができる。同様に「トランジスタ２ｃ、２ｅの直列回路とトランジスタ３ｆ、３ｄの直列回路」、「トランジスタ３ｃ、３ｅの直列回路とトランジスタ４ｆ、４ｄの直列回路」………、「トランジスタ８ｃ、８ｅの直列回路とトランジスタ９ｆ、９ｄの直列回路」それぞれについても同じ事が言えて、どちらかの直列回路を片方ずつ取り外すことができる。同様に、第１発明の実施例１〜１０それぞれにおいても同様な各２直列回路のうち、どちらかを片方ずつ取り外すことができ、その取り外しによりその実施例は第２発明の多値記憶手段の実施例（派生実施例）になる。
【実施例１２】
【００４３】  実施例１２（第２発明）は、図３の実施例３においてトランジスタ２ｆ、２ｄ、３ｆ、３ｄを取り外し、その収外しにより開放となるトランジスタ２ｂ、３ｂの両ゲートを入出力端子Ｔｉｏに接続した４値の多値記憶手段である。又は実施例３においてトランジスタ１ｃ、１ｅ、２ｃ、２ｅを取り外し、その取外しにより開放となるトランジスタ１ａ、２ａの両ゲートを入出力端子Ｔｉｏに接続した４値の多値記憶手段である。
【実施例１３】
【００４４】  図１１に示す実施例１３（第３発明）は、図１０の実施例１１（第２発明）において出力信号が図１０左側の全２値ＣＭＯＳインバータの各入力部に正帰還するのを遮断（しゃだん）する為に、図１０左側の全ＭＯＳ・ＦＥＴの各ゲートと入出力端子Ｔｉｏの接続を一旦切り離し、全ゲートを接続して入力端子Ｉｎとし、入出力端子Ｔｉｏを出力端子Ｏｕｔに変更した多値バッファ手段である。逆に言えば、図１１の実施例１２（第３発明）の入力端子Ｉｎと出力端子Ｏｕｔを接続して入出力端子Ｔｉｏとすれば多値記憶手段になる。同様に、実施例１〜１０、１２（第１又は第２発明）それぞれ及びその各派生実施例（第１又は第２発明）や実施例１１〜１２（第２発明）の各派生実施例においても出力信号が入力部に正帰還するのを遮断する等すれば、それは第３発明の多値バッファ手段（各派生実施例）になる。対比：特開２００４−３２７０２の多値ＡＮＤ回路（段落番号００３２）で入力端子を１つにしたもの。
【実施例１４】
【００４５】  図１２（ｃ）に示す実施例１４（第４発明）は、第１〜第３発明で使用できる双方向性スイッチング手段である。図１２（ａ）は「図１２（ｃ）の双方向性スイッチング手段が双方向にオフ駆動されたとき、双方向にオフを維持できることを説明する回路図」である。図１２（ａ）の回路では図右側の端子から図左側の端子への電圧印加に対して『ゲート・ソース間を短絡したＮＭＯＳ』がオフを保つことができる。一方、図左側の端子から図右側の端子への電圧印加に対してＰＭＯＳがもし仮に僅（わず）か少しでも導通しようとすると、その漏洩電流がＮＭＯＳに電圧降下を生ずるが、その電圧降下はＰＭＯＳにとってゲート逆バイアス電圧になるので、ＰＭＯＳはオフ駆動されることになる。結局、図１２（ａ）の回路は双方向にオフを維持することができることになる。このため、図１２（ｃ）の実施例１４（第４発明）においてＰＭＯＳとＮＭＯＳを同時にオン駆動したり、同時にオフ駆動したりできることが分かる。もちろん、第１〜第３発明の様に使い方によって片方ずつオン駆動したり等しても構わない。そして、２組の「３端子スイッチと抵抗２つの接続体」をＣＭＯＳ・ＦＥＴや「ベース電流制限用抵抗が付いたＰＮＰとＮＰＮ等の接続体」で置換できることは明白であり、事実、実施例１〜１３それぞれには図１２（ｃ）の実施例１４（第４発明）の構成が有る。
【実施例１５】
【００４６】  図１２（ｄ）に示す実施例１５（第４発明）も第１〜第３発明で使用する双方向性スイッチング手段であるが、実施例１５はただ図１２（ｃ）の実施例１４においてＰ型、Ｎ型の両ＭＯＳ・ＦＥＴの接続位置を互いに入れ換えただけである。図１２（ｂ）も「図１２（ｄ）の双方向性スイッチング手段が双方向にオフ駆動されたとき、双方向にオフを維持できることを説明する回路図」であるが、図１２（ｂ）の回路の作用効果や使用方法等は上述と同様である。実施例１〜１０、１２それぞれにも図１２（ｄ）の実施例１５の構成が有る。なお、図１２（ｄ）の実施例１５ではＰＭＯＳとＮＭＯＳどちらもオフ駆動用抵抗（両３端子スイッチ間に接続された抵抗２つ）の代わりにゲート逆バイアス用直流電源と抵抗の直列回路を使用できる。この場合、ＰＭＯＳのゲート順バイアス用直流電源をＮＭＯＳのゲート逆バイアス用直流電源としても使い、ＮＭＯＳのゲート順バイアス用直流電源をＰＭＯＳのゲート逆バイアス用直流電源としても使うことができる。また、各バックゲートは各ソースに接続されているが、もちろん一旦その各接続を切り離し、バックゲート・ソース間ＰＮ接合とバックゲート・ドレイン間ＰＮ接合が導通しないよう各バックゲート電位を保つ様にしても構わない。この電源共有化と各バックゲート接続変更は図１２（ｃ）の実施例１４においても同様である。【００４７】  最後に補足説明する。説明の便宜上、入出力端子（請求項１記載中の入出力手段に相当。）と呼んだが、実際には端子として存在せず、単なる導線や電極などである場合が多い。これは例えばトランジスタのベース端子、ベース電極、ベース・リード線という呼び方がされるのと同様である。また、記憶内容の書込み又は読出しは入出力端子を使わず、各図左側の２値インバータ側からもできるし、両側からも可能である。さらに、例えばＭＯＳ・ＦＥＴとダイオードの直列回路よりＰＭＯＳとＮＭＯＳの直列回路の方がオン電圧の面で有利である。なぜなら、ダイオードだと必ず順電圧分の電圧降下を考慮する必要が有るが、その直列回路では両オン抵抗の和で済むので、各オン抵抗を小さくすれば済むし、読出し判別用ソース電流やシンク電流は小さい為有利だからである。
【産業上の利用可能性】
【００４８】  特に、『部品点数が少なく、簡単な構成で、製造コストが低い第２〜第３発明』や『新しい基本構成の第４発明』は産業上の利用可能性が高い。
【図面の簡単な説明】
【００４９】
【図１】  第１発明の１実施例を示す回路図である。
【図２】  発明効果の説明で使う本発明者の先の発明回路を示す回路図である。
2006252742.tif 000003
【図８】  （ａ）と（ｂ）に第１発明の実施例を２つ示す回路図である。
【図９】  （ａ）に第１発明の１実施例を示し、（ｂ）に同じく本発明者の先の発明回路を示す回路図である。
【図１０】  第２発明の１実施例を示す回路図である。
【図１１】  第３発明の１実施例を示す回路図である。
【図１２】  第４発明の実施例２つとその説明回路２つを示す回路図である。
【図１】
2006252742.tif 000004
【図２】
2006252742.tif 000005
【図３】
2006252742.tif 000006
【図４】
2006252742.tif 000007
【図５】
2006252742.tif 000008
【図６】
2006252742.tif 000009
【図７】
2006252742.tif 000010
【図８】
2006252742.tif 000011
【図９】
2006252742.tif 000012
【図１０】
2006252742.tif 000013
【図１１】
2006252742.tif 000014
【図１２】
2006252742.tif 000015