(57)【要約】【課題】  ホットエレクトロン書き込み、及び、バンド間トンネリングによるホットホール消去が可能で低電圧動作及び大容量化に適した不揮発性半導体記憶装置を提供する。【解決手段】  メモリ機能体１８と制御ゲート１９からなる第１メモリトランジスタ部１５と第２メモリトランジスタ部１６、及び、ゲート絶縁膜２０と補助ゲート２１からなる補助トランジスタ部１７を２つの拡散領域１３間に有するスプリットゲート構造のメモリセルユニット１０を、直列に複数接続したＮＡＮＤ型構成のメモリセルユニット群３０を備えてなり、メモリセルユニット群３０が、隣接するメモリセルユニット１０間で一方の拡散領域１３を共有し、共有した拡散領域１３にコンタクトを具備しない。また、メモリセルユニット１０単位で、第１及び第２メモリトランジスタ部１５，１６の制御ゲート１９に同一電圧が印加可能である。【選択図】        図３
2006253650.tif 000002
【特許請求の範囲】
【請求項１】
半導体表面上に形成された２つの拡散領域と、
前記２つの拡散領域間のチャネル領域上の前記拡散領域の一方側に近接する第１チャネル領域上に形成された電荷の多寡により情報を記憶するメモリ機能体と制御ゲートからなる第１メモリトランジスタ部と、
前記チャネル領域上の前記拡散領域の他方側に近接する第２チャネル領域上に形成された電荷の多寡により情報を記憶するメモリ機能体と制御ゲートからなる第２メモリトランジスタ部と、
前記チャネル領域の内の前記第１チャネル領域と前記第２チャネル領域の中間に位置する第３チャネル領域上に形成されたゲート絶縁膜と補助ゲートからなる補助トランジスタ部と、
を有するスプリットゲート構造のメモリセルユニットを、直列に複数接続したＮＡＮＤ型構成のメモリセルユニット群を備えてなり、
前記メモリセルユニット群が、隣接する前記メモリセルユニット間で一方の前記拡散領域を共有し、共有した前記拡散領域にコンタクトを具備しないことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルユニット単位で、前記第１及び第２メモリトランジスタ部の前記制御ゲートに同一電圧を印加可能であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１及び第２メモリトランジスタ部の前記メモリ機能体と前記制御ゲートが、前記補助トランジスタ部の前記補助ゲートの両側に、サイドウォール状に自己整合的に形成されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルユニット群の両端に位置する前記拡散領域の一方が２本のビット線の一方に接続し、他方が前記２本のビット線の他方に接続して、複数の前記メモリセルユニット群が前記２本のビット線の延伸方向に沿って前記２本のビット線間に並列接続してなることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
互いに平行な複数のビット線の並列方向に前記メモリセルユニット群を複数配列してなり、
前記メモリセルユニット群の両端に位置する前記拡散領域の一方が２本の前記ビット線の一方に接続し、他方が前記２本のビット線の他方に接続し、
前記並列方向に隣接する２つの前記メモリセルユニット群は、前記メモリセルユニット群の両端に位置する前記拡散領域の一方同士が、１本の前記ビット線に共通に接続することを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルユニット群の１つの前記メモリセルユニットの書き込みは、書き込み対象の前記メモリセルユニットを含む前記メモリセルユニット群の両端に位置する前記拡散領域の夫々が各別に接続する２本の前記ビット線を選択ビット線とし、前記選択ビット線でない前記ビット線を非選択ビット線とした場合に、２本の前記選択ビット線の内の印加電圧が高い方の前記選択ビット線に隣接する前記非選択ビット線に所定の電圧を印加し、その他の前記非選択ビット線に接地電圧を印加するか、或いは、フローティング状態とすることにより行うことを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルユニット群の１つの前記メモリセルユニットの書き込みは、前記メモリセルユニット群の両端に位置する前記拡散領域間に書き込み電圧を印加し、書き込み対象の前記メモリセルユニットの前記第１または第２メモリトランジスタ部の前記メモリ機能体に、前記第３チャネル領域側からホットエレクトロン注入することにより行うことを特徴とする請求項１〜６の何れか１項に記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリセルユニット群の１つの前記メモリセルユニットの消去は、前記メモリセルユニット群の両端に位置する前記拡散領域の少なくとも一方から供給される消去用正電圧を、消去対象の前記メモリセルユニットの２つの前記拡散領域の内の少なくとも何れか一方に印加し、前記消去用正電圧を印加された前記拡散領域から前記メモリ機能体にホットホール注入することにより行うことを特徴とする請求項１〜７の何れか１項に記載の不揮発性半導体記憶装置。
【請求項９】
前記メモリセルユニット群の１つの前記メモリセルユニットの消去は、前記メモリセルユニット群の両端に位置する前記拡散領域の両方から供給される消去用正電圧を、消去対象の前記メモリセルユニットの２つの前記拡散領域に印加し、前記消去用正電圧を印加された２つの前記拡散領域から２つの前記メモリ機能体に各別にホットホール注入することにより行うことを特徴とする請求項１〜７の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
前記メモリセルユニット群の１つの前記メモリセルユニットの消去時に、消去対象の前記メモリセルユニットの前記制御ゲートに消去用負電圧を印加することを特徴とする請求項８または９に記載の不揮発性半導体記憶装置。
【請求項１１】
前記メモリセルユニット群の１つの前記メモリセルユニットの消去時に、消去対象の前記メモリセルユニットの補助ゲートに負電圧を印加することを特徴とする請求項８〜１０の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１２】
前記メモリセルユニットの書き込みをホットホール注入で、前記メモリセルユニットの消去をホットエレクトロン注入で行うことを特徴とする請求項１〜６の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１３】
半導体表面上に形成された２つの拡散領域と、
前記２つの拡散領域間のチャネル領域上の前記拡散領域の一方側に近接する第１チャネル領域上に形成された電荷の多寡により情報を記憶するメモリ機能体と制御ゲートからなる第１メモリトランジスタ部と、
前記チャネル領域上の前記拡散領域の他方側に近接する第２チャネル領域上に形成された電荷の多寡により情報を記憶するメモリ機能体と制御ゲートからなる第２メモリトランジスタ部と、
前記チャネル領域の内の前記第１チャネル領域と前記第２チャネル領域の中間に位置する第３チャネル領域上に形成されたゲート絶縁膜と補助ゲートからなる補助トランジスタ部と、
を有するスプリットゲート構造のメモリセルユニットを、備えてなり、
前記メモリセルユニット単位で、前記第１及び第２メモリトランジスタ部の前記制御ゲートに同一電圧を印加可能であることを特徴とする不揮発性半導体記憶装置。
【請求項１４】
前記第１及び第２メモリトランジスタ部の前記メモリ機能体と前記制御ゲートが、前記補助トランジスタ部の前記補助ゲートの両側に、サイドウォール状に自己整合的に形成されていることを特徴とする請求項１３に記載の不揮発性半導体記憶装置。
【請求項１５】
前記メモリセルユニットの両端に位置する前記拡散領域の一方が２本のビット線の一方に接続し、他方が前記２本のビット線の他方に接続して、複数の前記メモリセルユニットが前記２本のビット線の延伸方向に沿って前記２本のビット線間に並列接続してなることを特徴とする請求項１３または１４に記載の不揮発性半導体記憶装置。
【請求項１６】
互いに平行な複数のビット線の並列方向に前記メモリセルユニットを複数配列してなり、
前記メモリセルユニットの両端に位置する前記拡散領域の一方が２本の前記ビット線の一方に接続し、他方が前記２本のビット線の他方に接続し、
前記並列方向に隣接する２つの前記メモリセルユニットは、前記メモリセルユニットの両端に位置する前記拡散領域の一方同士が、１本の前記ビット線に共通に接続することを特徴とする請求項１３〜１５の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１７】
前記メモリセルユニットの書き込みは、書き込み対象の前記メモリセルユニットの両端に位置する前記拡散領域の夫々が各別に接続する２本の前記ビット線を選択ビット線とし、前記選択ビット線でない前記ビット線を非選択ビット線とした場合に、２本の前記選択ビット線の内の印加電圧が高い方の前記選択ビット線に隣接する前記非選択ビット線に所定の電圧を印加し、その他の前記非選択ビット線に接地電圧を印加するか、或いは、フローティング状態とすることにより行うことを特徴とする請求項１６に記載の不揮発性半導体記憶装置。
【請求項１８】
前記メモリセルユニットの書き込みは、前記メモリセルユニットの両端に位置する前記拡散領域間に書き込み電圧を印加し、書き込み対象の前記メモリセルユニットの前記第１または第２メモリトランジスタ部の前記メモリ機能体に、前記第３チャネル領域側からホットエレクトロン注入することにより行うことを特徴とする請求項１３〜１７の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１９】
前記メモリセルユニットの消去は、前記メモリセルユニットの両端に位置する前記拡散領域の少なくとも一方から供給される消去用正電圧を、消去対象の前記メモリセルユニットの２つの前記拡散領域の内の少なくとも何れか一方に印加し、前記消去用正電圧を印加された前記拡散領域から前記メモリ機能体にホットホール注入することにより行うことを特徴とする請求項１３〜１８の何れか１項に記載の不揮発性半導体記憶装置。
【請求項２０】
前記メモリセルユニットの消去は、前記メモリセルユニット群の両端に位置する前記拡散領域の両方から供給される消去用正電圧を、消去対象の前記メモリセルユニットの２つの前記拡散領域に印加し、前記消去用正電圧を印加された２つの前記拡散領域から２つの前記メモリ機能体に各別にホットホール注入することにより行うことを特徴とする請求項１３〜１８の何れか１項に記載の不揮発性半導体記憶装置。
【請求項２１】
前記メモリセルユニットの消去時に、消去対象の前記メモリセルユニットの前記制御ゲートに消去用負電圧を印加することを特徴とする請求項１９または２０に記載の不揮発性半導体記憶装置。
【請求項２２】
前記メモリセルユニットの消去時に、消去対象の前記メモリセルユニットの補助ゲートに負電圧を印加することを特徴とする請求項１９〜２１の何れか１項に記載の不揮発性半導体記憶装置。
【請求項２３】
前記メモリセルユニットの書き込みをホットホール注入で、前記メモリセルユニットの消去をホットエレクトロン注入で行うことを特徴とする請求項１３〜１７の何れか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、より詳細には、電荷の多寡により情報を記憶するメモリ機能体を２つ備えたメモリセルをマトリクス状に配列したアレイ構成を有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、ＭＯＮＯＳメモリでは、電荷保持層として絶縁膜を用いており、また、この電荷保持層と基板間に酸化膜が形成されている。当該ＭＯＮＯＳメモリ構造において、電荷保持層と基板間の酸化膜を薄くすると、トンネル電流によるチャージロスが発生しやすくなるため、メモリとしての信頼性の低下が危惧される。
【０００３】
また、書き込み・消去動作に関しては、ＦＮ（ファウラー・ノルドハイム）トンネル電流が用いられるが、ＦＮトンネル電流による書き込み・消去を実現するには、高電圧動作が要求される。更に、高信頼性且つ低電圧動作を実現するには、ホットエレクトロン書き込み及びバンド間トンネリングホットホール消去が望ましい。その上、更に大容量化を図るには、ＮＡＮＤ型アレイ構造が望まれる。
【０００４】
また、下記の特許文献１には、ホットエレクトロン書き込みを採用したＮＡＮＤ型アレイが、ＳＩ（Ｓｏｕｒｃｅ  Ｓｉｄｅ  Ｉｎｊｅｃｔｉｏｎ）−ＮＡＮＤ型フラッシュメモリとして報告されており、図１に示すように、補助ゲート１とメモリセルトランジスタ２が直列接続されたアレイ構成を有している。
【０００５】
【特許文献１】特許第３０２０３５５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図２に示すような従来のＮＡＮＤ型アレイは、浮遊ゲート３と制御ゲート４からなるスタックゲート５を、拡散層６を介して直列接続したメモリセルアレイ構成を有し、メモリセルの集積密度の点で有利であるが、上述したようにＦＮトンネル電流にて、書き込み及び消去を行っており、高信頼性且つ低電圧動作を実現する上で障害となり好ましくない。また、１つのメモリセル内に２ビットを記憶するための書き込みを行うには、チャンネルホットエレクトロン書き込みが必要となるため問題となる。
【０００７】
また、図１に示すようなＳＩ−ＮＡＮＤ型アレイ構成では、各メモリセルトランジスタ２が補助ゲート１を介して直列に接続されているため、補助ゲート１と拡散層６間に高電界を印加することにより発生させるホットホール注入による消去は困難であった。
【０００８】
本発明は、上記問題点に鑑みてなされたもので、その目的は、ＮＡＮＤ型アレイ構成にて、ホットエレクトロン書き込み、及び、バンド間トンネリングによるホットホール消去が可能で低電圧動作及び大容量化に適した不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、半導体表面上に形成された２つの拡散領域と、前記２つの拡散領域間のチャネル領域上の前記拡散領域の一方側に近接する第１チャネル領域上に形成された電荷の多寡により情報を記憶するメモリ機能体と制御ゲートからなる第１メモリトランジスタ部と、前記チャネル領域上の前記拡散領域の他方側に近接する第２チャネル領域上に形成された電荷の多寡により情報を記憶するメモリ機能体と制御ゲートからなる第２メモリトランジスタ部と、前記チャネル領域の内の前記第１チャネル領域と前記第２チャネル領域の中間に位置する第３チャネル領域上に形成されたゲート絶縁膜と補助ゲートからなる補助トランジスタ部と、を有するスプリットゲート構造のメモリセルユニットを、直列に複数接続したＮＡＮＤ型構成のメモリセルユニット群を備えてなり、前記メモリセルユニット群が、隣接する前記メモリセルユニット間で一方の前記拡散領域を共有し、共有した前記拡散領域にコンタクトを具備しないことを特徴とする。
【００１０】
更に、本発明に係る不揮発性半導体記憶装置は、上記特徴に加え、前記メモリセルユニット単位で、前記第１及び第２メモリトランジスタ部の前記制御ゲートに同一電圧を印加可能であることを特徴とする。
【００１１】
更に、本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴に加え、前記第１及び第２メモリトランジスタ部の前記メモリ機能体と前記制御ゲートが、前記補助トランジスタ部の前記補助ゲートの両側に、サイドウォール状に自己整合的に形成されていることを特徴とする。
【００１２】
更に、本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴に加え、前記メモリセルユニット群の両端に位置する前記拡散領域の一方が２本のビット線の一方に接続し、他方が前記２本のビット線の他方に接続して、複数の前記メモリセルユニット群が前記２本のビット線の延伸方向に沿って前記２本のビット線間に並列接続してなることを特徴とする。
【００１３】
更に、本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴に加え、互いに平行な複数のビット線の並列方向に前記メモリセルユニット群を複数配列してなり、前記メモリセルユニット群の両端に位置する前記拡散領域の一方が２本の前記ビット線の一方に接続し、他方が前記２本のビット線の他方に接続し、前記並列方向に隣接する２つの前記メモリセルユニット群は、前記メモリセルユニット群の両端に位置する前記拡散領域の一方同士が、１本の前記ビット線に共通に接続することを特徴とする。
【００１４】
更に、本発明に係る不揮発性半導体記憶装置は、上記の特徴に加え、前記メモリセルユニット群の１つの前記メモリセルユニットの書き込みは、書き込み対象の前記メモリセルユニットを含む前記メモリセルユニット群の両端に位置する前記拡散領域の夫々が各別に接続する２本の前記ビット線を選択ビット線とし、前記選択ビット線でない前記ビット線を非選択ビット線とした場合に、２本の前記選択ビット線の内の印加電圧が高い方の前記選択ビット線に隣接する前記非選択ビット線に所定の電圧を印加し、その他の前記非選択ビット線に接地電圧を印加するか、或いは、フローティング状態とすることにより行うことを特徴とする。
【００１５】
更に、本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴に加え、前記メモリセルユニット群の１つの前記メモリセルユニットの書き込みは、前記メモリセルユニット群の両端に位置する前記拡散領域間に書き込み電圧を印加し、書き込み対象の前記メモリセルユニットの前記第１または第２メモリトランジスタ部の前記メモリ機能体に、前記第３チャネル領域側からホットエレクトロン注入することにより行うことを特徴とする。
【００１６】
更に、本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴に加え、前記メモリセルユニット群の１つの前記メモリセルユニットの消去は、前記メモリセルユニット群の両端に位置する前記拡散領域の少なくとも一方から供給される消去用正電圧を、消去対象の前記メモリセルユニットの２つの前記拡散領域の内の少なくとも何れか一方に印加し、前記消去用正電圧を印加された前記拡散領域から前記メモリ機能体にホットホール注入することにより行うこと、或いは、前記メモリセルユニット群の両端に位置する前記拡散領域の両方から供給される消去用正電圧を、消去対象の前記メモリセルユニットの２つの前記拡散領域に印加し、前記消去用正電圧を印加された２つの前記拡散領域から２つの前記メモリ機能体に各別にホットホール注入することにより行うことを特徴とする。ここで、前記メモリセルユニット群の１つの前記メモリセルユニットの消去時に、消去対象の前記メモリセルユニットの前記制御ゲートに消去用負電圧を印加すること、更には、消去対象の前記メモリセルユニットの補助ゲートに負電圧を印加することが好ましい。
【００１７】
更に、上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、半導体表面上に形成された２つの拡散領域と、前記２つの拡散領域間のチャネル領域上の前記拡散領域の一方側に近接する第１チャネル領域上に形成された電荷の多寡により情報を記憶するメモリ機能体と制御ゲートからなる第１メモリトランジスタ部と、前記チャネル領域上の前記拡散領域の他方側に近接する第２チャネル領域上に形成された電荷の多寡により情報を記憶するメモリ機能体と制御ゲートからなる第２メモリトランジスタ部と、前記チャネル領域の内の前記第１チャネル領域と前記第２チャネル領域の中間に位置する第３チャネル領域上に形成されたゲート絶縁膜と補助ゲートからなる補助トランジスタ部と、を有するスプリットゲート構造のメモリセルユニットを、備えてなり、前記メモリセルユニット単位で、前記第１及び第２メモリトランジスタ部の前記制御ゲートに同一電圧を印加可能であることを第２の特徴とする。
【００１８】
更に、上記第２の特徴の不揮発性半導体記憶装置は、前記第１及び第２メモリトランジスタ部の前記メモリ機能体と前記制御ゲートが、前記補助トランジスタ部の前記補助ゲートの両側に、サイドウォール状に自己整合的に形成されていることが好ましい。
【００１９】
更に好ましくは、上記第２の特徴の不揮発性半導体記憶装置は、前記メモリセルユニットの両端に位置する前記拡散領域の一方が２本のビット線の一方に接続し、他方が前記２本のビット線の他方に接続して、複数の前記メモリセルユニットが前記２本のビット線の延伸方向に沿って前記２本のビット線間に並列接続してなる。
【００２０】
更に好ましくは、上記第２の特徴の不揮発性半導体記憶装置は、互いに平行な複数のビット線の並列方向に前記メモリセルユニットを複数配列してなり、前記メモリセルユニットの両端に位置する前記拡散領域の一方が２本の前記ビット線の一方に接続し、他方が前記２本のビット線の他方に接続し、前記並列方向に隣接する２つの前記メモリセルユニットは、前記メモリセルユニットの両端に位置する前記拡散領域の一方同士が、１本の前記ビット線に共通に接続する。
【００２１】
更に好ましくは、上記第２の特徴の不揮発性半導体記憶装置は、前記メモリセルユニットの書き込みが、書き込み対象の前記メモリセルユニットの両端に位置する前記拡散領域の夫々が各別に接続する２本の前記ビット線を選択ビット線とし、前記選択ビット線でない前記ビット線を非選択ビット線とした場合に、２本の前記選択ビット線の内の印加電圧が高い方の前記選択ビット線に隣接する前記非選択ビット線に所定の電圧を印加し、その他の前記非選択ビット線に接地電圧を印加するか、或いは、フローティング状態とすることにより行うことを特徴とする。
【００２２】
更に好ましくは、上記第２の特徴の不揮発性半導体記憶装置では、前記メモリセルユニットの書き込みは、前記メモリセルユニットの両端に位置する前記拡散領域間に書き込み電圧を印加し、書き込み対象の前記メモリセルユニットの前記第１または第２メモリトランジスタ部の前記メモリ機能体に、前記第３チャネル領域側からホットエレクトロン注入することにより行う。
【００２３】
更に好ましくは、上記第２の特徴の不揮発性半導体記憶装置では、前記メモリセルユニットの消去は、前記メモリセルユニットの両端に位置する前記拡散領域の少なくとも一方から供給される消去用正電圧を、消去対象の前記メモリセルユニットの２つの前記拡散領域の内の少なくとも何れか一方に印加し、前記消去用正電圧を印加された前記拡散領域から前記メモリ機能体にホットホール注入することにより行う、或いは、前記メモリセルユニット群の両端に位置する前記拡散領域の両方から供給される消去用正電圧を、消去対象の前記メモリセルユニットの２つの前記拡散領域に印加し、前記消去用正電圧を印加された２つの前記拡散領域から２つの前記メモリ機能体に各別にホットホール注入することにより行う。ここで、前記メモリセルユニットの消去時に、消去対象の前記メモリセルユニットの前記制御ゲートに消去用負電圧を印加すること、更には、消去対象の前記メモリセルユニットの補助ゲートに負電圧を印加することが好ましい。
【００２４】
尚、前記メモリセルユニットの消去をホットホール注入に代えてホットエレクトロン注入で行い、前記メモリセルユニットの書き込みをホットホール注入で行うようにしても構わない。つまり、書き込み及び消去は、何れもメモリ機能体の電荷蓄積量の変化と捉えれば、ホットホール注入による変化とホットエレクトロン注入による変化の何れを、書き込みまたは消去としても扱っても構わないということである。
【発明を実施するための最良の形態】
【００２５】
以下に、本発明に係る不揮発性半導体記憶装置（適宜、「本発明装置」と称す）、及び、そのメモリ動作に係る制御方法の一実施の形態を、図面に基づき説明する。
【００２６】
〈第１実施形態〉
図３に、本発明装置が備えるメモリセルユニット１０とそのメモリセルユニット１０を２つ直列接続してなるメモリセルユニット群３０の概略構成を模式的に示す。図３（Ａ）は、メモリセルユニット１０の補助ゲート２１と素子分離領域１１とその間の活性領域１２のみを示した平面図で、図３（Ｂ）は、図３（Ａ）に示す活性領域１２上のＸ−Ｘ’に沿った断面図である。図３（Ｃ）は、メモリセルユニット１０を後述する３つのトランジスタ部で表した等価回路図である。
【００２７】
図３に示すように、１つのメモリセルユニット１０は、活性領域１２内に形成された２つの拡散領域１３と、その２つの拡散領域１３間のチャネル領域１４上に順番に配置された第１メモリトランジスタ部１５と補助トランジスタ部１７と第２メモリトランジスタ部１６を備えて構成される。第１メモリトランジスタ部１５と第２メモリトランジスタ部１６は、２つの拡散領域１３に夫々近接する第１チャネル領域１４ａと第２チャネル領域１４ｂ上に、電荷の多寡により情報を記憶するメモリ機能体１８と制御ゲート１９を積層して形成される。補助トランジスタ部１７は、第１チャネル領域１４ａと第２チャネル領域１４ｂの中間に位置する第３チャネル領域１４ｃ上に形成されたゲート絶縁膜２０と補助ゲート２１で構成される。より具体的には、補助ゲート２１はポリシリコンまたはポリシリコンと金属サリサイド膜等を図３（Ａ）に示すようにＸ−Ｘ’と直交するストライプパターン状に形成する。第１メモリトランジスタ部１５と第２メモリトランジスタ部１６の各メモリ機能体１８と制御ゲート１９は、補助トランジスタ部１７を形成した後、補助トランジスタ部１７上にメモリ機能体１８と制御ゲート１９となる膜を順次堆積してエッチバックすることにより、補助ゲート２１の両側にサイドウォール状に自己整合的に形成される。メモリ機能体１８は、例えば、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜（ＯＮＯ膜）等の電子を捕獲して蓄積する機能を有するトラッピング膜で形成され、制御ゲート１９は、例えば、ポリシリコン等で形成される。拡散領域１３は、第１メモリトランジスタ部１５と第２メモリトランジスタ部１６を形成した後に、各トランジスタ部１５〜１７をマスクとしてＮ型の不純物イオンを注入して形成される。尚、メモリセルユニット１０は、１つのスプリットゲート型のメモリセルトランジスタとして構成され、２つの拡散領域１３は、当該メモリセルトランジスタのソース電極及びドレイン電極となる。また、拡散領域１３は、周辺回路用の周辺トランジスタのソース／ドレインと同時に形成されるため、浅い拡散層の形成が可能となる。
【００２８】
第１メモリトランジスタ部１５と第２メモリトランジスタ部１６の各制御ゲート１９は、図３（Ｂ）では、夫々分離して形成されているが、本実施形態では、回路上、同じ制御電圧を印加可能に構成している。
【００２９】
本実施形態では、メモリセルユニット群３０は、メモリセルユニット１０を２つ直列接続して構成される。２つのメモリセルユニット１０は、１つの拡散領域１３ｂを共有する。また、メモリセルユニット群３０の両端に位置する２つの拡散領域１３ａ，１３ｃは、図示しないが、後述するメモリ動作における信号の入出力端子として、コンタクトを介してメタル配線（ビット線）と接続することになる。中間の拡散領域１３ｂは、２つのメモリセルユニット１０を接続するための節点であり、信号の入出力端子として使用しないため、コンタクトを介してメタル配線と接続する必要は無い。従って、メモリセルユニット群３０を構成するメモリセルユニット１０の数が多いほど、記憶単位当たりのメモリセル面積が小さくなる。
【００３０】
メモリセルユニット群３０を構成するメモリセルユニット１０が３以上の場合は、図３はその一部の２つの隣接するメモリセルユニット１０を示している。
【００３１】
次に、本発明装置のメモリセルユニット群３０に対するメモリ動作（データの読み出し動作、書き込み動作、及び、消去動作）について説明する。ここで、全てのメモリ動作の説明において、図４〜図６に示すように、メモリセルユニット群３０中の２つのメモリセルユニット１０ａ，１０ｂの制御ゲート１９を夫々ＣＧ０，ＣＧ１とし、補助ゲート２１を夫々ＷＬ０、ＷＬ１とし、４つのメモリトランジスタ部１５，１６を夫々Ｍ０Ａ，Ｍ０Ｂ，Ｍ１Ａ，Ｍ１Ｂとする。そして、メモリセルユニット群３０の両端に位置する２つの拡散領域１３ａ，１３ｃをＳＤ０，ＳＤ２とし、中間の拡散領域１３ｂをＳＤ１とする。
【００３２】
（読み出し動作）
図４を参照して、メモリセルユニット群３０の任意のメモリトランジスタ部Ｍ０Ａ，Ｍ０Ｂ，Ｍ１Ａ，Ｍ１Ｂからの読み出し動作について説明する。
【００３３】
メモリセルユニット１０ａ側のメモリトランジスタ部Ｍ０Ａの読み出し時には、図４（Ａ）に示すように、先ず、ＳＤ０をソース，ＳＤ２をドレインとして、夫々に０Ｖと１．５Ｖ（読み出し電圧）を印加する。そして、非選択メモリセルユニット１０ｂ側を導通状態のトランスファーゲートとすべく、制御ゲートＣＧ１と補助ゲートＷＬ１に夫々７Ｖと３Ｖを印加してチャネル領域に反転層を形成する。これにより、選択メモリセルユニット１０ａは、ＳＤ０がソース、ＳＤ１がドレインとなり、ＳＤ０−ＳＤ１間に読み出し電圧が印加される。選択メモリセルユニット１０ａ側の制御ゲートＣＧ０と補助ゲートＷＬ０に夫々０Ｖと３Ｖを印加し、補助トランジスタをオン状態にする。また、選択メモリセルユニット１０ａを流れるドレイン電流（読み出し電流）は、ドレインＳＤ１からの拡散層の延びにより、ドレインＳＤ１側のメモリトランジスタ部Ｍ０Ｂのメモリ記憶体の電荷蓄積量（書き込み状態か消去状態かの違い）に大きく影響されず、専ら、ソースＳＤ０側の読み出し対象のメモリトランジスタ部Ｍ０Ａのメモリ記憶体の電荷蓄積量により決定される。従って、メモリトランジスタ部Ｍ０Ａのメモリ記憶体の電荷蓄積量（電子蓄積量）が多い程、メモリトランジスタ部Ｍ０Ａの閾値電圧が高くなる。選択メモリセルユニット１０ａ側の制御ゲートＣＧ０への印加電圧０Ｖより、閾値電圧が高いとメモリトランジスタ部Ｍ０Ａがオフして選択メモリセルユニット１０ａが非導通状態となり、閾値電圧が低いとメモリトランジスタ部Ｍ０Ａがオンして選択メモリセルユニット１０ａが導通状態となり、メモリトランジスタ部Ｍ０Ａの読み出しが可能となる。
【００３４】
次に、メモリセルユニット１０ａ側のメモリトランジスタ部Ｍ０Ｂの読み出し動作について説明する。図４（Ｂ）に示すように、先ず、ＳＤ２をソース，ＳＤ０をドレインとして、夫々に０Ｖと１．５Ｖ（読み出し電圧）を印加する。そして、非選択メモリセルユニット１０ｂ側を導通状態のトランスファーゲートとすべく、制御ゲートＣＧ１と補助ゲートＷＬ１に夫々７Ｖと３Ｖを印加してチャネル領域に反転層を形成する。これにより、選択メモリセルユニット１０ａは、ＳＤ０がドレイン、ＳＤ１がソースとなり、ＳＤ０−ＳＤ１間に読み出し電圧が印加される。選択メモリセルユニット１０ａ側の制御ゲートＣＧ０と補助ゲートＷＬ０に夫々０Ｖと３Ｖを印加し、補助トランジスタをオン状態にする。また、選択メモリセルユニット１０ａを流れるドレイン電流（読み出し電流）は、ドレインＳＤ０からの拡散層の延びにより、ドレインＳＤ０側のメモリトランジスタ部Ｍ０Ａのメモリ記憶体の電荷蓄積量に大きく影響されず、専ら、ソースＳＤ１側の読み出し対象のメモリトランジスタ部Ｍ０Ｂのメモリ記憶体の電荷蓄積量により決定される。従って、メモリトランジスタ部Ｍ０Ｂのメモリ記憶体の電荷蓄積量（電子蓄積量）が多い程、メモリトランジスタ部Ｍ０Ｂの閾値電圧が高くなる。選択メモリセルユニット１０ａ側の制御ゲートＣＧ０への印加電圧０Ｖより、閾値電圧が高いとメモリトランジスタ部Ｍ０Ｂがオフして選択メモリセルユニット１０ａが非導通状態となり、閾値電圧が低いとメモリトランジスタ部Ｍ０Ｂがオンして選択メモリセルユニット１０ａが導通状態となり、メモリトランジスタ部Ｍ０Ｂの読み出しが可能となる。
【００３５】
メモリセルユニット１０ｂ側のメモリトランジスタ部Ｍ１Ａ，Ｍ１Ｂの読み出し動作については、上記メモリセルユニット１０ａ側の動作に準じて行えばよいので、重複する説明は割愛する。
【００３６】
尚、メモリセルユニット群３０を構成するメモリセルユニット１０が３以上の場合は、非選択となるメモリセルユニット１０が増えるだけで、選択及び非選択の制御ゲート１９と補助ゲート２１に対する電圧印加条件はメモリセルユニット１０が２つの場合と同様に扱えばよい。
【００３７】
（書き込み動作）
次に、図５を参照して、メモリセルユニット群３０の任意のメモリトランジスタ部Ｍ０Ａ，Ｍ０Ｂ，Ｍ１Ａ，Ｍ１Ｂへの書き込み動作について説明する。
【００３８】
メモリセルユニット１０ａ側のメモリトランジスタ部Ｍ０Ａの書き込み時には、図５（Ａ）に示すように、先ず、ＳＤ０をドレイン，ＳＤ２をソースとして、夫々に４Ｖ（書き込み電圧）と０Ｖを印加する。そして、非選択メモリセルユニット１０ｂ側を導通状態のトランスファーゲートとすべく、制御ゲートＣＧ１と補助ゲートＷＬ１に夫々１０Ｖと７Ｖを印加してチャネル領域に反転層を形成する。これにより、選択メモリセルユニット１０ａは、ＳＤ０がドレイン、ＳＤ１がソースとなり、ＳＤ０−ＳＤ１間に書き込み電圧が印加される。選択メモリセルユニット１０ａ側の制御ゲートＣＧ０に１０Ｖの書き込み電圧を印加し、補助ゲートＷＬ０に補助トランジスタの閾値電圧に近い０．５Ｖを印加し、補助トランジスタを僅かにオン状態にすると、反対側のメモリトランジスタ部Ｍ０Ｂの書き込み状態に関係なく、ＳＤ０−ＳＤ１間に電流が流れる。つまり、書き込みに供する電子は、ソース（ＳＤ１）側からドレイン（ＳＤ０）側に流れる。ここで、選択メモリセルユニット１０ａのチャネル領域１４のメモリトランジスタ部Ｍ０Ａと補助ゲートＷＬ０間には高電界が生じているので、ソース側（補助トランジスタのチャネル領域側）からメモリトランジスタ部Ｍ０Ａのメモリ機能体に向けて加速されてホットエレクトロン注入され、メモリトランジスタ部Ｍ０Ａへの書き込みが行われる。尚、反対側のメモリトランジスタ部Ｍ０Ｂに対しては、チャネル領域１４のメモリトランジスタ部Ｍ０Ｂと補助ゲートＷＬ０間には高電界が生じないため、電子は十分に加速されずにメモリトランジスタ部Ｍ０Ｂのメモリ機能体へはホットエレクトロン注入されない。
【００３９】
次に、メモリセルユニット１０ａ側のメモリトランジスタ部Ｍ０Ｂの書き込み動作について説明する。図５（Ｂ）に示すように、先ず、ＳＤ２をドレイン，ＳＤ０をソースとして、夫々に４Ｖ（書き込み電圧）と０Ｖを印加する。そして、非選択メモリセルユニット１０ｂ側を導通状態のトランスファーゲートとすべく、制御ゲートＣＧ１と補助ゲートＷＬ１に夫々１０Ｖと７Ｖを印加してチャネル領域に反転層を形成する。尚、この場合、ドレイン電圧４Ｖを、非選択メモリセルユニット１０ｂを介して、選択メモリセルユニット１０ａ側に供給するため、制御ゲートＣＧ１の印加電圧は高めに設定する。これにより、選択メモリセルユニット１０ａは、ＳＤ１がドレイン、ＳＤ０がソースとなり、ＳＤ０−ＳＤ１間に書き込み電圧が印加される。選択メモリセルユニット１０ａ側の制御ゲートＣＧ０に１０Ｖの書き込み電圧を印加し、補助ゲートＷＬ０に補助トランジスタの閾値電圧に近い０．５Ｖを印加し、補助トランジスタを僅かにオン状態にすると、反対側のメモリトランジスタ部Ｍ０Ａの書き込み状態に関係なく、ＳＤ０−ＳＤ１間に電流が流れる。つまり、書き込みに供する電子は、ソース（ＳＤ０）側からドレイン（ＳＤ１）側に流れる。ここで、選択メモリセルユニット１０ａのチャネル領域１４のメモリトランジスタ部Ｍ０Ｂと補助ゲートＷＬ０間には高電界が生じているので、ソース側（補助トランジスタのチャネル領域側）からメモリトランジスタ部Ｍ０Ｂのメモリ機能体に向けて加速されてホットエレクトロン注入され、メモリトランジスタ部Ｍ０Ｂへの書き込みが行われる。尚、反対側のメモリトランジスタ部Ｍ０Ａに対しては、チャネル領域１４のメモリトランジスタ部Ｍ０Ａと補助ゲートＷＬ０間には高電界が生じないため、電子は十分に加速されずにメモリトランジスタ部Ｍ０Ａのメモリ機能体へはホットエレクトロン注入されない。
【００４０】
上記の如く、メモリセルユニット１０ａ側のメモリトランジスタ部Ｍ０Ａ，Ｍ０Ｂの何れのメモリトランジスタ部に対しても、ソース側からのホットエレクトロン注入によるＳＳＩ（Ｓｏｕｒｃｅ  Ｓｉｄｅ  Ｉｎｊｅｃｔｉｏｎ）書き込みが行なわれることになり、注入効率を高くできるとともに、書き込み電流も小さくでき、且つ、ドレイン電圧を５Ｖ以下に低く抑えることが可能となり、低電圧化・低消費電流化が可能となる。
【００４１】
メモリセルユニット１０ｂ側のメモリトランジスタ部Ｍ１Ａ，Ｍ１Ｂの書き込み動作については、上記メモリセルユニット１０ａ側の動作に準じて行えばよいので、重複する説明は割愛する。
【００４２】
尚、メモリセルユニット群３０を構成するメモリセルユニット１０が３以上の場合は、非選択となるメモリセルユニット１０が増えるだけで、選択及び非選択の制御ゲート１９と補助ゲート２１に対する電圧印加条件はメモリセルユニット１０が２つの場合と同様に扱えばよい。
【００４３】
（消去方法）
次に、図６を参照して、メモリセルユニット群３０の任意のメモリトランジスタ部Ｍ０Ａ，Ｍ０Ｂ，Ｍ１Ａ，Ｍ１Ｂの消去動作について説明する。
【００４４】
メモリセルユニット１０ａ側のメモリトランジスタ部Ｍ０Ａの消去時には、図６（Ａ）に示すように、先ず、ＳＤ０をドレイン，ＳＤ２をソースとして、夫々に４Ｖ（消去用正電圧）と０Ｖを印加する。そして、非選択メモリセルユニット１０ｂ側を導通状態のトランスファーゲートとすべく、制御ゲートＣＧ１と補助ゲートＷＬ１に夫々１０Ｖと３Ｖを印加してチャネル領域に反転層を形成する。これにより、選択メモリセルユニット１０ａは、ＳＤ０がドレイン、ＳＤ１がソースとなり、ＳＤ１が０Ｖに接地される。選択メモリセルユニット１０ａ側の制御ゲートＣＧ０に−６Ｖの消去用負電圧を印加し、補助ゲートＷＬ０に補助トランジスタをオフするために閾値電圧以下のゲート電圧、例えば負電圧を印加すると、反対側のメモリトランジスタ部Ｍ０Ｂの書き込み状態に関係なく、ドレインＳＤ０の端部にバンド間電流が流れ、制御ゲートＣＧ１とドレインＳＤ０間の高電圧差によって、ホットホールがメモリトランジスタ部Ｍ０Ａのメモリ記憶体に注入されメモリトランジスタ部Ｍ０Ａの閾値電圧が低下し、メモリトランジスタ部Ｍ０Ａの消去が行われる。ここで、補助ゲートＷＬ０に負電圧を印加することで、ホットホール注入の効率が上がり、消去速度を早くできる。尚、反対側のメモリトランジスタ部Ｍ０Ｂでは、制御ゲートＣＧ１とソースＳＤ１間に十分な電圧差が印加されておらず、消去は行われない。
【００４５】
次に、メモリセルユニット１０ａ側のメモリトランジスタ部Ｍ０Ｂの消去動作について説明する。図６（Ｂ）に示すように、先ず、ＳＤ２をドレイン，ＳＤ０をソースとして、夫々に４Ｖ（消去用正電圧）と０Ｖを印加する。そして、非選択メモリセルユニット１０ｂ側を導通状態のトランスファーゲートとすべく、制御ゲートＣＧ１と補助ゲートＷＬ１に夫々１０Ｖと３Ｖを印加してチャネル領域に反転層を形成する。これにより、選択メモリセルユニット１０ａは、ＳＤ１がドレイン、ＳＤ０がソースとなり、ＳＤ１に４Ｖ（消去用正電圧）が印加される。選択メモリセルユニット１０ａ側の制御ゲートＣＧ０に−６Ｖの消去用負電圧を印加し、補助ゲートＷＬ０に補助トランジスタをオフするために閾値電圧以下のゲート電圧、例えば負電圧を印加すると、反対側のメモリトランジスタ部Ｍ０Ａの書き込み状態に関係なく、ドレインＳＤ１の端部にバンド間電流が流れ、制御ゲートＣＧ１とドレインＳＤ１間の高電圧差によって、ホットホールがメモリトランジスタ部Ｍ０Ｂのメモリ記憶体に注入されメモリトランジスタ部Ｍ０Ｂの閾値電圧が低下し、メモリトランジスタ部Ｍ０Ｂの消去が行われる。ここで、補助ゲートＷＬ０に負電圧を印加することで、ホットホール注入の効率が上がり、消去速度を早くできる。尚、反対側のメモリトランジスタ部Ｍ０Ａでは、制御ゲートＣＧ１とソースＳＤ０間に十分な電圧差が印加されておらず、消去は行われない。
【００４６】
次に、メモリセルユニット１０ａ側のメモリトランジスタ部Ｍ０Ａ，Ｍ０Ｂの両メモリトランジスタ部の消去動作について説明する。図６（Ｃ）に示すように、先ず、ＳＤ２とＳＤ０の両端子に４Ｖ（消去用正電圧）を印加する。そして、非選択メモリセルユニット１０ｂ側を導通状態のトランスファーゲートとすべく、制御ゲートＣＧ１と補助ゲートＷＬ１に夫々１０Ｖと３Ｖを印加してチャネル領域に反転層を形成する。これにより、選択メモリセルユニット１０ａは、ＳＤ１とＳＤ０に４Ｖ（消去用正電圧）が印加される。選択メモリセルユニット１０ａ側の制御ゲートＣＧ０に−６Ｖの消去用負電圧を印加し、補助ゲートＷＬ０に補助トランジスタをオフするために閾値電圧以下のゲート電圧、例えば負電圧を印加すると、ＳＤ０とＳＤ１の両方のドレイン端部にバンド間電流が流れ、制御ゲートＣＧ１とドレインＳＤ０とＳＤ１間の高電圧差によって、ホットホールがメモリトランジスタ部Ｍ０Ａ，Ｍ０Ｂの両方のメモリ記憶体に注入されメモリトランジスタ部Ｍ０Ａ，Ｍ０Ｂの各閾値電圧が低下し、メモリトランジスタ部Ｍ０Ａ，Ｍ０Ｂの両方の消去が同時に行われる。ここで、補助ゲートＷＬ０に負電圧を印加することで、ホットホール注入の効率が上がり、消去速度を早くできる。
【００４７】
上記各消去動作において、補助ゲートＷＬ０を共有する他のメモリセルユニット群３０についても、両端のＳＤ０とＳＤ２への印加電圧を同様に行えば、同時に同様の消去が行われることになる。
【００４８】
メモリセルユニット１０ｂ側のメモリトランジスタ部Ｍ１Ａ，Ｍ１Ｂの消去動作については、上記メモリセルユニット１０ａ側の動作に準じて行えばよいので、重複する説明は割愛する。
【００４９】
尚、メモリセルユニット群３０を構成するメモリセルユニット１０が３以上の場合は、非選択となるメモリセルユニット１０が増えるだけで、選択及び非選択の制御ゲート１９と補助ゲート２１に対する電圧印加条件はメモリセルユニット１０が２つの場合と同様に扱えばよい。
【００５０】
次に、メモリセルユニット群３０を用いたメモリセルアレイ構成の一例を図７に示す。図７に示すように、本発明装置で使用するメモリセルアレイは、行方向（補助ゲート２１及び制御ゲート１９の延伸方向）と列方向（ビット線ＢＬ０〜ｋの延伸方向）に夫々、メモリセルユニット群３０を複数配列して構成される。
【００５１】
同一列の複数のメモリセルユニット群３０は夫々、一端の拡散領域１３が２本のビット線ＢＬｉ，ＢＬｉ＋１の一方に接続し、他端の拡散領域１３が該２本のビット線ＢＬｉ，ＢＬｉ＋１の他方に接続して、該２本のビット線ＢＬｉ，ＢＬｉ＋１の  間で相互に並列接続する。尚、各ビット線ＢＬは金属配線により形成され、メモリセルユニット群３０の両端の各拡散領域１３とビット線ＢＬ間はコンタクトを介して接続されるが、中間の拡散領域には外部の信号配線との接続用のコンタクトは存在しない。
【００５２】
また、行方向（ビット線ＢＬ０〜ｋの並列方向）に配列された同一行の複数のメモリセルユニット群３０は夫々、補助ゲート２１及び制御ゲート１９を相互に共有し、一端の拡散領域１３が２本のビット線ＢＬｉ，ＢＬｉ＋１（ｉ＝０〜ｋ−１）の並列方向）の一方に接続し、他端の拡散領域１３が該２本のビット線ＢＬｉ，ＢＬｉ＋１の他方に接続する。ここで、行方向に隣接する２つのメモリセルユニット群３０は、両端の拡散領域１３の一方同士が、１本のビット線ＢＬｊ（ｊ＝１〜ｋ−１）に共通に接続する。
【００５３】
従って、図７に示すメモリセルアレイの中から１または複数のメモリセルユニット群３０を選択して、上記各メモリ動作を実行する場合は、メモリ動作の対象となるメモリセルユニット群３０に接続する隣接する２本のビット線と２組の補助ゲート２１と制御ゲート１９を選択して、上記説明の要領で所定の動作電圧を印加する。選択メモリセルユニット群３０に行方向に隣接する非選択メモリセルユニット群３０に対しては、隣接するビット線間の電圧が０Ｖとなるようにし、他の非選択メモリセルユニット群３０に対しては、ビット線をフローティング状態とする。また、非選択メモリセルユニット群３０の補助ゲート２１と制御ゲート１９は夫々０Ｖに接地して、各メモリセルユニット１０を非活性化する。図８に、図７に示すメモリセルアレイに対する各メモリ動作の動作条件の一例を一覧表にして示す。尚、図８に示す消去動作は、補助ゲートＷＬｎに接続する同一行のメモリセルユニット１０を一括して消去する場合を想定している。
【００５４】
尚、図８に示す書き込み動作条件において、メモリトランジスタ部Ｍｎ，１（Ｂ）への書き込みを行う場合、上述の動作条件に加えて、選択メモリセルユニット群３０に接続する２本のビット線ＢＬ０，ＢＬ１（選択ビット線）の内の高電圧（４Ｖ印加）側の選択ビット線ＢＬ１に隣接する非選択のビット線ＢＬ２に、補助ゲートＷＬｎに印加されている補助トランジスタの閾値電圧に近い０．５Ｖと同電圧を印加することで、ビット線ＢＬ１，ＢＬ２間の非選択メモリセルユニット群の補助トランジスタがオフし、非選択メモリセルユニット群に接続する２本のビット線ＢＬ１，ＢＬ２間は非導通となる。この電圧印加方法では、高電圧（４Ｖ印加）側の選択ビット線側に位置する非選択メモリセルユニット群にのみ接続する非選択ビット線の内、高電圧（４Ｖ印加）側の選択ビット線ＢＬ１に隣接する非選択のビット線ＢＬ２を除き、電圧印加を要せず（０Ｖ印加またはフローティング）、非選択ビット線間を非導通とすることができ、低消費電力化を図る上で好都合である。
【００５５】
図７に示すメモリセルアレイでは、メモリ動作の対象となるメモリセルユニット群３０中の何れのメモリセルユニット１０を選択するかによって、選択された２本のビット線の何れがソースまたはドレインとなるかが変化する。従って、本発明装置のメモリセルアレイは、ビット線と仮想接地線が交替可能な仮想接地型のＮＡＮＤ型アレイ構成となっている。
【００５６】
以上、本発明装置のメモリセルアレイ構成について詳細に説明したが、メモリセルユニット１０を複数直列接続して構成されるメモリセルユニット群３０を使用する限りにおいて、メモリセルアレイ構成は、図７に示す実施例に限定されるものではない。また、各メモリ動作における電圧条件は一例であり、具体的なメモリの構成に応じて適宜設定可能である。
【００５７】
〈第２実施形態〉
次に、本発明装置の第２実施形態について説明する。第２実施形態では、第１実施形態と異なり、複数のメモリセルユニット１０が直列接続してメモリセルユニット群を構成せずに、単体のメモリセルユニット１０として利用する場合について説明する。
【００５８】
図９に、単体でのメモリセルユニット１０の概略構成を模式的に示す。図９（Ａ）は、メモリセルユニット１０の補助ゲート２１と素子分離領域１１とその間の活性領域１２のみを示した平面図で、図９（Ｂ）は、図９（Ａ）に示す活性領域１２上のＸ−Ｘ’に沿った断面図である。図９（Ｃ）は、メモリセルユニット１０を後述する３つのトランジスタ部で表した等価回路図である。
【００５９】
図９に示すように、１つのメモリセルユニット１０は、活性領域１２内に形成された２つの拡散領域１３と、その２つの拡散領域１３間のチャネル領域１４上に順番に配置された第１メモリトランジスタ部１５と補助トランジスタ部１７と第２メモリトランジスタ部１６を備えて構成される。第１メモリトランジスタ部１５と第２メモリトランジスタ部１６は、２つの拡散領域１３に夫々近接する第１チャネル領域１４ａと第２チャネル領域１４ｂ上に、電荷の多寡により情報を記憶するメモリ機能体１８と制御ゲート１９を積層して形成される。補助トランジスタ部１７は、第１チャネル領域１４ａと第２チャネル領域１４ｂの中間に位置する第３チャネル領域１４ｃ上に形成されたゲート絶縁膜２０と補助ゲート２１で構成される。より具体的には、補助ゲート２１はポリシリコンまたはポリシリコンと金属サリサイド膜等を図３（Ａ）に示すようにＸ−Ｘ’と直交するストライプパターン状に形成する。第１メモリトランジスタ部１５と第２メモリトランジスタ部１６の各メモリ機能体１８と制御ゲート１９は、補助トランジスタ部１７を形成した後、補助トランジスタ部１７上にメモリ機能体１８と制御ゲート１９となる膜を順次堆積してエッチバックすることにより、補助ゲート２１の両側にサイドウォール状に自己整合的に形成される。メモリ機能体１８は、例えば、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜（ＯＮＯ膜）等の電子を捕獲して蓄積する機能を有するトラッピング膜で形成され、制御ゲート１９は、例えば、ポリシリコン等で形成される。拡散領域１３は、第１メモリトランジスタ部１５と第２メモリトランジスタ部１６を形成した後に、各トランジスタ部１５〜１７をマスクとしてＮ型の不純物イオンを注入して形成される。尚、メモリセルユニット１０は、１つのスプリットゲート型のメモリセルトランジスタとして構成され、２つの拡散領域１３は、当該メモリセルトランジスタのソース電極及びドレイン電極となる。また、拡散領域１３は、周辺回路用の周辺トランジスタのソース／ドレインと同時に形成されるため、浅い拡散層の形成が可能となる。
【００６０】
第１メモリトランジスタ部１５と第２メモリトランジスタ部１６の各制御ゲート１９は、図９（Ｂ）では、夫々分離して形成されているが、本実施形態では、回路上、同じ制御電圧を印加可能に構成している。
【００６１】
本実施形態では、メモリセルユニット１０は単体で利用されるため、メモリセルユニット１０の両端に位置する２つの拡散領域１３ａ，１３ｂは、図示しないが、後述するメモリ動作における信号の入出力端子として、コンタクトを介して２本のメタル配線（ビット線）と各別に接続することになる。ここで、記憶単位当たりのメモリセル面積を小さくするために、ビット線の延伸方向（図９（Ａ）のＸ−Ｘ’方向）に隣接する２つのメモリセルユニット１０間で、２つの拡散領域１３ａ，１３ｂの一方と他方が１つの拡散領域と１つのコンタクトを共有する。補助ゲート２１の延伸方向（ビット線の並列方向）に隣接する２つのメモリセルユニット１０間で、２つの拡散領域１３ａ，１３ｂの一方同士が１つのコンタクトを共有して、２本のビット線の内の１本と接続する。この結果、１つのメモリセルユニット１０は、２つの拡散領域１３ａ，１３ｂの一方側において、ビット線の延伸方向と補助ゲート２１の延伸方向に隣接する他の３つのメモリセルユニット１０と１つのコンタクトを共有し、２つの拡散領域１３ａ，１３ｂの他方側においても同様に、ビット線の延伸方向と補助ゲート２１の延伸方向に隣接する他の３つのメモリセルユニット１０と１つのコンタクトを共有するため、１つのメモリセルユニット１０当たりに要するコンタクトの数は０．５個である。
【００６２】
次に、本発明装置のメモリセルユニット１０に対するメモリ動作（データの読み出し動作、書き込み動作、及び、消去動作）について説明する。ここで、全てのメモリ動作の説明において、図１０〜図１２に示すように、メモリセルユニット１０の２つの制御ゲート１９をＣＧとし電気的に同電圧が印加される構成とし、補助ゲート２１をＷＬ１とし、２つのメモリトランジスタ部１５，１６を夫々ＭＡ，ＭＢとする。そして、メモリセルユニット１０の両端に位置する２つの拡散領域１３ａ，１３ｂをＳＤ０，ＳＤ１とする。
【００６３】
（読み出し動作）
図１０を参照して、メモリセルユニット１０の任意のメモリトランジスタ部ＭＡ，ＭＢからの読み出し動作について説明する。
【００６４】
メモリトランジスタ部ＭＡの読み出し時には、図１０（Ａ）に示すように、先ず、ＳＤ０をソース、ＳＤ１をドレインとして、夫々に０Ｖと１．５Ｖ（読み出し電圧）を印加する。これにより、ＳＤ０−ＳＤ１間に読み出し電圧が印加される。制御ゲートＣＧと補助ゲートＷＬに夫々０Ｖと３Ｖを印加し、補助トランジスタをオン状態にする。また、メモリセルユニット１０を流れるドレイン電流（読み出し電流）は、ドレインＳＤ１からの拡散層の延びにより、ドレインＳＤ１側のメモリトランジスタ部ＭＢのメモリ記憶体の電荷蓄積量（書き込み状態か消去状態かの違い）に大きく影響されず、専ら、ソースＳＤ０側の読み出し対象のメモリトランジスタ部ＭＡのメモリ記憶体の電荷蓄積量により決定される。従って、メモリトランジスタ部ＭＡのメモリ記憶体の電荷蓄積量（電子蓄積量）が多い程、メモリトランジスタ部ＭＡの閾値電圧が高くなる。制御ゲートＣＧへの印加電圧０Ｖより、閾値電圧が高いとメモリトランジスタ部ＭＡがオフしてメモリセルユニット１０が非導通状態となり、閾値電圧が低いとメモリトランジスタ部ＭＡがオンしてメモリセルユニット１０が導通状態となり、メモリトランジスタ部ＭＡの読み出しが可能となる。
【００６５】
次に、メモリトランジスタ部ＭＢの読み出し動作について説明する。図１０（Ｂ）に示すように、先ず、ＳＤ１をソース，ＳＤ０をドレインとして、夫々に０Ｖと１．５Ｖ（読み出し電圧）を印加する。これにより、ＳＤ０−ＳＤ１間に読み出し電圧が印加される。制御ゲートＣＧと補助ゲートＷＬに夫々０Ｖと３Ｖを印加し、補助トランジスタをオン状態にする。また、メモリセルユニット１０を流れるドレイン電流（読み出し電流）は、ドレインＳＤ０からの拡散層の延びにより、ドレインＳＤ０側のメモリトランジスタ部ＭＡのメモリ記憶体の電荷蓄積量に大きく影響されず、専ら、ソースＳＤ１側の読み出し対象のメモリトランジスタ部ＭＢのメモリ記憶体の電荷蓄積量により決定される。従って、メモリトランジスタ部ＭＢのメモリ記憶体の電荷蓄積量（電子蓄積量）が多い程、メモリトランジスタ部ＭＢの閾値電圧が高くなる。制御ゲートＣＧへの印加電圧０Ｖより、閾値電圧が高いとメモリトランジスタ部ＭＢがオフしてメモリセルユニット１０が非導通状態となり、閾値電圧が低いとメモリトランジスタ部ＭＢがオンしてメモリセルユニット１０が導通状態となり、メモリトランジスタ部ＭＢの読み出しが可能となる。
【００６６】
ここで、読み出し対象の選択メモリセルユニット１０と拡散領域ＳＤ０，ＳＤ１が同じビット線に接続する同一列の非選択メモリセルユニット１０は、補助ゲートＷＬに０Ｖを印加することにより、補助トランジスタがオフ状態となり、ＳＤ０−ＳＤ１間にドレイン電流（読み出し電流）が流れずに非活性化される。
【００６７】
（書き込み動作）
次に、図１１を参照して、メモリセルユニット１０の任意のメモリトランジスタ部ＭＡ，ＭＢへの書き込み動作について説明する。
【００６８】
メモリトランジスタ部ＭＡの書き込み時には、図１１（Ａ）に示すように、先ず、ＳＤ０をドレイン、ＳＤ１をソースとして、夫々に４Ｖ（書き込み電圧）と０Ｖを印加する。これにより、ＳＤ０−ＳＤ１間に書き込み電圧が印加される。制御ゲートＣＧに１０Ｖの書き込み電圧を印加し、補助ゲートＷＬに補助トランジスタの閾値電圧に近い０．５Ｖを印加し、補助トランジスタを僅かにオン状態にすると、反対側のメモリトランジスタ部ＭＢの書き込み状態に関係なく、ＳＤ０−ＳＤ１間に電流が流れる。つまり、書き込みに供する電子は、ソース（ＳＤ１）側からドレイン（ＳＤ０）側に流れる。ここで、メモリセルユニット１０のチャネル領域１４のメモリトランジスタ部ＭＡと補助ゲートＷＬ間には高電界が生じているので、ソース側（補助トランジスタのチャネル領域側）からメモリトランジスタ部ＭＡのメモリ機能体に向けて加速されてホットエレクトロン注入され、メモリトランジスタ部ＭＡへの書き込みが行われる。尚、反対側のメモリトランジスタ部ＭＢに対しては、チャネル領域１４のメモリトランジスタ部ＭＢと補助ゲートＷＬ間には高電界が生じないため、電子は十分に加速されずにメモリトランジスタ部ＭＢのメモリ機能体へはホットエレクトロン注入されない。
【００６９】
次に、メモリトランジスタ部ＭＢの書き込み動作について説明する。図１１（Ｂ）に示すように、先ず、ＳＤ１をドレイン，ＳＤ０をソースとして、夫々に４Ｖ（書き込み電圧）と０Ｖを印加する。これにより、ＳＤ０−ＳＤ１間に書き込み電圧が印加される。制御ゲートＣＧに１０Ｖの書き込み電圧を印加し、補助ゲートＷＬに補助トランジスタの閾値電圧に近い０．５Ｖを印加し、補助トランジスタを僅かにオン状態にすると、反対側のメモリトランジスタ部ＭＡの書き込み状態に関係なく、ＳＤ０−ＳＤ１間に電流が流れる。つまり、書き込みに供する電子は、ソース（ＳＤ０）側からドレイン（ＳＤ１）側に流れる。ここで、選択メモリセルユニット１０のチャネル領域１４のメモリトランジスタ部ＭＢと補助ゲートＷＬ間には高電界が生じているので、ソース側（補助トランジスタのチャネル領域側）からメモリトランジスタ部ＭＢのメモリ機能体に向けて加速されてホットエレクトロン注入され、メモリトランジスタ部ＭＢへの書き込みが行われる。尚、反対側のメモリトランジスタ部ＭＡに対しては、チャネル領域１４のメモリトランジスタ部ＭＡと補助ゲートＷＬ間には高電界が生じないため、電子は十分に加速されずにメモリトランジスタ部ＭＡのメモリ機能体へはホットエレクトロン注入されない。
【００７０】
上記の如く、メモリトランジスタ部ＭＡ，ＭＢの何れのメモリトランジスタ部に対しても、ソース側からのホットエレクトロン注入によるＳＳＩ（Ｓｏｕｒｃｅ  Ｓｉｄｅ  Ｉｎｊｅｃｔｉｏｎ）書き込みが行なわれることになり、注入効率を高くできるとともに、書き込み電流も小さくでき、且つ、ドレイン電圧を５Ｖ以下に低く抑えることが可能となり、低電圧化・低消費電流化が可能となる。
【００７１】
ここで、書き込み対象の選択メモリセルユニット１０と拡散領域ＳＤ０，ＳＤ１が同じビット線に接続する同一列の非選択メモリセルユニット１０は、補助ゲートＷＬに０Ｖを印加することにより、補助トランジスタがオフ状態となり、ＳＤ０−ＳＤ１間にドレイン電流（書き込み電流）が流れずに非活性化される。また、制御ゲートＣＧにも書き込み電圧は印加されない。
【００７２】
（消去方法）
次に、図１２を参照して、メモリセルユニット１０の任意のメモリトランジスタ部ＭＡ，ＭＢの消去動作について説明する。
【００７３】
メモリトランジスタ部ＭＡの消去時には、図１２（Ａ）に示すように、先ず、ＳＤ０をドレイン，ＳＤ１をソースとして、夫々に４Ｖ（消去用正電圧）と０Ｖを印加する。また、制御ゲートＣＧに−６Ｖの消去用負電圧を印加し、補助ゲートＷＬに補助トランジスタをオフするために閾値電圧以下のゲート電圧、例えば負電圧を印加すると、反対側のメモリトランジスタ部ＭＢの書き込み状態に関係なく、ドレインＳＤ０の端部にバンド間電流が流れ、制御ゲートＣＧとドレインＳＤ０間の高電圧差によってホットホールがメモリトランジスタ部ＭＡのメモリ記憶体に注入されメモリトランジスタ部ＭＡの閾値電圧が低下し、メモリトランジスタ部ＭＡの消去が行われる。ここで、補助ゲートＷＬに負電圧を印加することで、ホットホール注入の効率が上がり、消去速度を早くできる。尚、反対側のメモリトランジスタ部ＭＢでは、制御ゲートＣＧとソースＳＤ１間に十分な電圧差が印加されておらず、消去は行われない。
【００７４】
次に、メモリトランジスタ部ＭＢの消去動作について説明する。図１２（Ｂ）に示すように、先ず、ＳＤ１をドレイン，ＳＤ０をソースとして、夫々に４Ｖ（消去用正電圧）と０Ｖを印加する。また、制御ゲートＣＧに−６Ｖの消去用負電圧を印加し、補助ゲートＷＬに補助トランジスタをオフするために閾値電圧以下のゲート電圧、例えば負電圧を印加すると、反対側のメモリトランジスタ部ＭＡの書き込み状態に関係なく、ドレインＳＤ１の端部にバンド間電流が流れ、制御ゲートＣＧとドレインＳＤ１間の高電圧差によって、ホットホールがメモリトランジスタ部ＭＢのメモリ記憶体に注入されメモリトランジスタ部ＭＢの閾値電圧が低下し、メモリトランジスタ部ＭＢの消去が行われる。ここで、補助ゲートＷＬに負電圧を印加することで、ホットホール注入の効率が上がり、消去速度を早くできる。尚、反対側のメモリトランジスタ部ＭＡでは、制御ゲートＣＧとソースＳＤ０間に十分な電圧差が印加されておらず、消去は行われない。
【００７５】
次に、メモリトランジスタ部ＭＡ，ＭＢの両メモリトランジスタ部の同時消去動作について説明する。図１２（Ｃ）に示すように、先ず、ＳＤ１とＳＤ０の両端子に４Ｖ（消去用正電圧）を印加する。また、制御ゲートＣＧに−６Ｖの消去用負電圧を印加し、補助ゲートＷＬに補助トランジスタをオフするために閾値電圧以下のゲート電圧、例えば負電圧を印加すると、ＳＤ０とＳＤ１の両方のドレイン端部にバンド間電流が流れ、制御ゲートＣＧとドレインＳＤ０とＳＤ１間の高電圧差によって、ホットホールがメモリトランジスタ部ＭＡ，ＭＢの両方のメモリ記憶体に注入されメモリトランジスタ部ＭＡ，ＭＢの各閾値電圧が低下し、メモリトランジスタ部ＭＡ，ＭＢの両方の消去が同時に行われる。ここで、補助ゲートＷＬに負電圧を印加することで、ホットホール注入の効率が上がり、消去速度を早くできる。
【００７６】
上記各消去動作において、補助ゲートＷＬを共有する他のメモリセルユニット１０についても、両端のＳＤ０とＳＤ１への印加電圧を同様に行えば、同時に同様の消去が行われることになる。
【００７７】
ここで、消去対象の選択メモリセルユニット１０と拡散領域ＳＤ０，ＳＤ１が同じビット線に接続する同一列の非選択メモリセルユニット１０は、補助ゲートＷＬに例えば消去用正電圧を印加することにより、制御ゲートＣＧとドレインＳＤ０，ＳＤ１間に高電圧が印加されずホットホールがメモリトランジスタ部ＭＡ，ＭＢのメモリ記憶体に注入されずに非活性化される。また、補助ゲートＷＬにも０Ｖが印加されてオフ状態にして、ＳＤ０−ＳＤ１間に不要な電流が流れるのを防止する。
【００７８】
次に、メモリセルユニット１０を用いたメモリセルアレイ構成の一例を図１３に示す。図１３に示すように、第２実施形態における本発明装置で使用するメモリセルアレイは、行方向（補助ゲート２１及び制御ゲート１９の延伸方向）と列方向（ビット線ＢＬ０〜ｋの延伸方向）に夫々、メモリセルユニット１０を複数配列して構成される。
【００７９】
同一列の複数のメモリセルユニット１０は夫々、一端の拡散領域１３が２本のビット線ＢＬｉ，ＢＬｉ＋１の一方に接続し、他端の拡散領域１３が該２本のビット線ＢＬｉ，ＢＬｉ＋１の他方に接続して、該２本のビット線ＢＬｉ，ＢＬｉ＋１の間で相互に並列接続する。尚、各ビット線ＢＬは金属配線により形成され、メモリセルユニット１０の両端の各拡散領域１３とビット線ＢＬ間はコンタクトを介して接続される。
【００８０】
また、行方向（ビット線ＢＬ０〜ｋの並列方向）に配列された同一行の複数のメモリセルユニット１０は夫々、補助ゲート２１及び制御ゲート１９を相互に共有し、一端の拡散領域１３が２本のビット線ＢＬｉ，ＢＬｉ＋１（ｉ＝０〜ｋ−１）の並列方向）の一方に接続し、他端の拡散領域１３が該２本のビット線ＢＬｉ，ＢＬｉ＋１の他方に接続する。ここで、行方向に隣接する２つのメモリセルユニット１０は、両端の拡散領域１３の一方同士が、１本のビット線ＢＬｊ（ｊ＝１〜ｋ−１）に共通に接続する。
【００８１】
従って、図１３に示すメモリセルアレイの中から１または複数のメモリセルユニット１０を選択して、上記各メモリ動作を実行する場合は、メモリ動作の対象となるメモリセルユニット１０に接続する隣接する２本のビット線と２組の補助ゲート２１と制御ゲート１９を選択して、上記説明の要領で所定の動作電圧を印加する。選択メモリセルユニット１０に行方向に隣接する非選択メモリセルユニット１０に対しては、隣接するビット線間の電圧が０Ｖとなるようにし、他の非選択メモリセルユニット１０に対しては、ビット線をフローティング状態とする。また、非選択メモリセルユニット１０の補助ゲート２１と制御ゲート１９は夫々０Ｖに接地して、各メモリセルユニット１０を非活性化する。図１４に、図１３に示すメモリセルアレイに対する各メモリ動作の動作条件の一例を一覧表にして示す。尚、図１４に示す消去動作は、補助ゲートＷＬｎに接続する同一行のメモリセルユニット１０を一括して消去する場合を想定している。
【００８２】
尚、図１４に示す書き込み動作条件において、メモリトランジスタ部Ｍｎ，１（Ｂ）への書き込みを行う場合、上述の動作条件に加えて、選択メモリセルユニット１０に接続する２本のビット線ＢＬ０，ＢＬ１（選択ビット線）の内の高電圧（４Ｖ印加）側の選択ビット線ＢＬ１に隣接する非選択のビット線ＢＬ２に、補助ゲートＷＬｎに印加されている補助トランジスタの閾値電圧に近い０．５Ｖと同電圧を印加することで、ビット線ＢＬ１，ＢＬ２間の非選択メモリセルユニットの補助トランジスタがオフし、非選択メモリセルユニットに接続する２本のビット線ＢＬ１，ＢＬ２間は非導通となる。この電圧印加方法では、高電圧（４Ｖ印加）側の選択ビット線側に位置する非選択メモリセルユニットにのみ接続する非選択ビット線の内、高電圧（４Ｖ印加）側の選択ビット線ＢＬ１に隣接する非選択のビット線ＢＬ２を除き、電圧印加を要せず（０Ｖ印加またはフローティング）、非選択ビット線間を非導通とすることができ、低消費電力化を図る上で好都合である。
【００８３】
図１３に示すメモリセルアレイでは、メモリ動作の対象となるメモリセルユニット１００中の何れのメモリトランジスタ部を選択するかによって、選択された２本のビット線の何れがソースまたはドレインとなるかが変化する。従って、本発明装置のメモリセルアレイは、ビット線と仮想接地線が交替可能な仮想接地型のアレイ構成となっている。
【００８４】
以上、本発明装置のメモリセルアレイ構成について詳細に説明したが、メモリセルアレイ構成は、図１３に示す実施例に限定されるものではない。また、各メモリ動作における電圧条件は一例であり、具体的なメモリの構成に応じて適宜設定可能である。
【００８５】
次に、本発明装置の別実施形態について説明する。
【００８６】
上記各実施形態における消去動作おいて、消去対象のメモリセルユニット１０の制御ゲートＣＧに−６Ｖの消去用負電圧を印加する場合を説明したが、消去対象のメモリトランジスタ部側の拡散領域ＳＤ１またはＳＤ０と制御ゲートＣＧ間に消去に十分な高電圧が印加されれば十分であり、拡散領域ＳＤ１またはＳＤ０に印加する消去用正電圧が高ければ、制御ゲートＣＧに印加する電圧は必ずしも負電圧でなくても構わない。
【産業上の利用可能性】
【００８７】
本発明に係る不揮発性半導体記憶装置は、不揮発性半導体記憶装置に利用可能であり、より詳細には、電荷の多寡により情報を記憶するメモリ機能体を２つ備えたメモリセルをマトリクス状に配列したアレイ構成を有する不揮発性半導体記憶装置に有用である。
【図面の簡単な説明】
【００８８】
【図１】従来のＳＩ−ＮＡＮＤ型アレイ構成を模式的に示す素子断面図
【図２】従来のスタックゲート構造のＮＡＮＤ型アレイ構成を模式的に示す素子断面図
【図３】本発明に係る不揮発性半導体記憶装置の第１実施形態におけるＮＡＮＤ型アレイを構成するメモリセルユニット群を模式的に示す平面図、断面図、及び、等価回路図
【図４】本発明に係る不揮発性半導体記憶装置の第１実施形態におけるメモリセルユニット群の読み出し動作における動作条件を示す断面図
【図５】本発明に係る不揮発性半導体記憶装置の第１実施形態におけるメモリセルユニット群の書き込み動作における動作条件を示す断面図
【図６】本発明に係る不揮発性半導体記憶装置の第１実施形態におけるメモリセルユニット群の消去動作における動作条件を示す断面図
【図７】本発明に係る不揮発性半導体記憶装置の第１実施形態におけるＮＡＮＤ型アレイ構成を模式的に示す等価回路図
【図８】本発明に係る不揮発性半導体記憶装置の第１実施形態におけるＮＡＮＤ型アレイ構成に対する各メモリ動作の動作条件を示す一覧表
【図９】本発明に係る不揮発性半導体記憶装置の第２実施形態における仮想接地型アレイを構成するメモリセルユニット群を模式的に示す平面図、断面図、及び、等価回路図
【図１０】本発明に係る不揮発性半導体記憶装置の第２実施形態におけるメモリセルユニット群の読み出し動作における動作条件を示す断面図
【図１１】本発明に係る不揮発性半導体記憶装置の第２実施形態におけるメモリセルユニット群の書き込み動作における動作条件を示す断面図
【図１２】本発明に係る不揮発性半導体記憶装置の第２実施形態におけるメモリセルユニット群の消去動作における動作条件を示す断面図
【図１３】本発明に係る不揮発性半導体記憶装置の第２実施形態における仮想接地型アレイ構成を模式的に示す等価回路図
【図１４】本発明に係る不揮発性半導体記憶装置の第２実施形態における仮想接地型アレイ構成に対する各メモリ動作の動作条件を示す一覧表
【符号の説明】
【００８９】
１：    補助ゲート
２：    メモリセルトランジスタ
３：    浮遊ゲート
４：    制御ゲート
５：    スタックゲート
６：    拡散層
１０，１０ａ，１０ｂ：  メモリセルユニット
１１：  素子分離領域
１２：  活性領域
１３，１３ａ，１３ｂ，１３ｃ：  拡散領域
１４：  チャネル領域
１４ａ：  第１チャネル領域
１４ｂ：  第２チャネル領域
１４ｃ：  第３チャネル領域
１５：  第１メモリトランジスタ部
１６：  第２メモリトランジスタ部
１７：  補助トランジスタ部
１８：  メモリ機能体
１９：  制御ゲート
２０：  ゲート絶縁膜
２１：  補助ゲート
３０：  メモリセルユニット群
ＣＧ，ＣＧ０，ＣＧ１：  制御ゲート
ＢＬ０〜ＢＬｋ：  ビット線
ＭＡ，ＭＢ，Ｍ０Ａ，Ｍ０Ｂ，Ｍ１Ａ，Ｍ１Ｂ：  メモリトランジスタ部
ＳＤ０，ＳＤ１，ＳＤ２：  拡散領域
ＷＬ，ＷＬ０，ＷＬ１：  補助ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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