(57)【要約】      （修正有）【課題】アクティブ領域の実効的な面積を狭めることなく、分離溝側壁の酸化によって生じるアクティブ領域への圧縮応力を有効に利用して素子の特性を高めることが可能な半導体装置およびその製造方法を提供する。【解決手段】溝パターン１０の内部を絶縁膜１１で埋め込んでなる溝型素子分離３によって、半導体基板１の表面側が複数のアクティブ領域Ａ-p，Ａ-nに分離された半導体装置において、溝型素子分離３の少なくとも一部は、半導体基板１の表面における分離幅ｗ１に対して所定の深さ部分の分離幅ｗ２が広く設定された拡幅部３Ｗを備えている。この拡幅部３Ｗは、アクティブ領域Ａ-p方向への選択的な酸化成長によって拡幅されている。【選択図】図２
2006253174.tif 000002
【特許請求の範囲】
【請求項１】
溝パターンの内部を絶縁膜で埋め込んでなる溝型素子分離によって、半導体基板の表面側が複数のアクティブ領域に分離された半導体装置において、
前記溝型素子分離の少なくとも一部は、前記半導体基板の表面における分離幅に対して所定の深さ部分の分離幅が広く設定された拡幅部を備えている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記拡幅部は、前記アクティブ領域方向への選択的な酸化成長によって拡幅されている
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記溝型素子分離と前記アクティブ領域との界面のうち、前記拡幅部を除く界面分部には酸化防止膜が設けられている
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記拡幅部は、ｐチャンネルのＭＯＳトランジスタが設けられたアクティブ領域に臨み、かつ当該ｐチャンネルのＭＯＳトランジスタにおけるゲート電極と平行をなして配置される前記溝型素子分離部分のみに設けられており、当該アクティブ領域側に張り出す状態で拡幅されている
ことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記拡幅部は、ｐチャンネルのＭＯＳトランジスタにおけるソース／ドレインよりも深い位置に設けられている
ことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記拡幅部は、前記溝型素子分離の途中深さのみに設けられている
ことを特徴とする半導体装置。
【請求項７】
半導体基板の表面側を複数のアクティブ領域に分離する状態で溝パターンを形成する工程と、
前記溝パターンの内壁を覆う状態で前記半導体基板上に酸化防止膜を形成する工程と、
前記酸化防止膜を介して前記溝パターンの下部を埋込材料膜で埋め込む工程と、
前記埋込材料膜の上部に露出している前記溝パターンの側壁に、前記酸化防止膜を介してサイドウォールを形成する工程と、
前記サイドウォールをマスクにして前記材料膜および酸化防止膜をエッチング除去し、当該サイドウォールの下部における前記溝パターンの側壁に半導体基板を露出させる工程と、
前記酸化防止膜から前記半導体基板の一部を露出させた前記溝パターン内に絶縁膜を埋め込んで溝型素子分離を形成する工程と、
前記酸化防止膜から露出させた前記溝パターンの側壁を酸化することにより酸化成長部分におけるアクティブ領域を後退させる工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記サイドウォールの下部における前記溝パターンの側壁に半導体基板を露出させる工程は、当該サイドウォールの一部をレジストパターンで覆った状態で行う
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記サイドウォールの下部における前記溝パターンの側壁に半導体基板を露出させる工程では、当該溝パターンの途中深さのみに半導体基板を露出させる
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特にはトレンチ素子分離されたアクティブ領域にＭＯＳ型のトランジスタを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ型のトランジスタを備えた半導体装置においては、素子構造の微細化を進めることによってトランジスタの駆動能力の向上を図りつつ、高性能化と高集積化を達成してきた。しかしながら、６５ｎｍ世代以降に素子構造の微細化が進むとトランジスタ性能自体が劣化する傾向にあり、このことが半導体装置のさらなる高機能化と高集積化を妨げる要因になってきている。そこで、微細化が進んだトランジスタの高性能化を進めるための手段として、シリコン基板への応力印加によってキャリア移動度を向上させる技術が積極的に使用されている。
【０００３】
このような技術として、例えば、内部応力の高いシリコン窒化膜でトランジスタを覆ったり、トランジスタのＳ／Ｄ領域に格子定数の大きいシリコンゲルマニウム（ＳｉＧｅ）エピ層を形成する等してチャネル領域に応力を与える手法が提案されている。
【０００４】
一方、ｐチャンネルＭＯＳトランジスタにおいては、溝型素子分離（shallow trench isolation：ＳＴＩ）の埋め込み絶縁膜に酸化シリコン（ＳｉＯ2）を用いた場合に、分離溝側壁の酸化膨張にともなう溝型素子分離からシリコン基板（アクティブ領域）への圧縮応力の影響によって、オン電流（Ｉon）が向上することが知られていた。ところがこのようなオン電流の向上は、ゲート電極から溝型素子分離までの距離に依存するため、回路中のレイアウトに依存した特性のばらつきを引き起こす要因となっていた。しかしながら、近年では、回路設計用のトランジスタ特性のシミュレーションモデルに、レイアウト依存のモデルを取込むなどの対応によって、上述したような溝型素子分離によるアクティブ領域への圧縮応力を、ｐチャンネルＭＯＳトランジスタの駆動能力向上に利用できるようになってきている
【０００５】
ところで、ｐチャンネルＭＯＳトランジスタにおいては、溝型素子分離からゲート電極に垂直な方向への圧縮応力はオン電流の向上に寄与する。しかしながら、ｐチャンネルＭＯＳトランジスタにおいて溝型素子分離からゲート電極に平行な方向への圧縮応力、およびｎチャンネルＭＯＳトランジスタにおける溝型素子分離からアクティブ領域への圧縮応力は、オン電流の低下を招く。
【０００６】
そこで、ｐチャネルＭＯＳトランジスタおよびｎチャンネルのＭＯＳトランジスタを備えた半導体装置の製造プロセスでは、溝型素子分離の分離溝を酸化シリコンで埋め込む前に、上述した圧縮応力を生じさせたくない方向の分離溝の側壁部分にのみ酸化防止膜を設ける方法が提案されている。これにより、次の分離溝内を酸化シリコンで埋め込んで熱処理を行うことで、ｐチャンネルのＭＯＳトランジスタが形成されるアクティブ領域において、溝型素子分離からゲート電極に垂直な方向のみに、酸化膨張による圧縮応力を生じさせることができる（下記特許文献１参照）。
【０００７】
【特許文献１】特開２００３−１５８２４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、上述したような分離溝側壁の酸化膨張を利用してアクティブ領域に圧縮応力を生じさせる構成では、さらなる圧縮応力の増大によってｐチャンネルのＭＯＳトランジスタにおけるキャリア移動度（オン電流）を高めようとした場合、分離溝側壁の酸化量を増やす必要がある。ところが、酸化量を多くすると、アクティブ領域の後退量が大きくなり、アクティブ領域の面積が縮小される。これにより、Ｓ／Ｄ拡散層の専有面積が縮小されて抵抗が増加したり、Ｓ／Ｄ拡散層上のコンタクト底部の接触面積が小さくなることによりコンタクト抵抗が増加すると言った問題が発生する。
【０００９】
そこで本発明は、アクティブ領域の実効的な面積を狭めることなく、分離溝側壁の酸化によって生じるアクティブ領域への圧縮応力を有効に利用して素子の特性を高めることが可能な半導体装置を提供すること、およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
このような目的を達成するための本発明の半導体装置は、半導体基板の表面側を複数のアクティブ領域に分離する溝型素子分離を有する半導体装置において、溝型素子分離の少なくとも一部が、前記半導体基板の表面における分離幅に対して所定の深さ部分の分離幅が広く設定された拡幅部を備えていることを特徴としている。
【００１１】
このような構成の半導体装置では、半導体基板の表面よりも所定の深さにおける分離幅が広く設定された拡幅部を溝型素子分離に設けたことにより、半導体基板の表面分部におけるアクティブ領域の開口幅を維持しつつ、その深さ方向においてアクティブ領域の開口幅を狭めることでアクティブ領域に対して充分な圧縮応力が与えられる。
【００１２】
また、本発明の半導体装置の製造方法は、次の手順を行うことを特徴としている。先ず、半導体基板の表面側を複数のアクティブ領域に分離する状態で溝パターンを形成し、溝パターンの内壁を覆う状態で酸化防止膜を形成する。次に、酸化防止膜を介して溝パターンの下部を材料膜で埋め込んだ後、材料膜の上部に露出している前記溝パターンの側壁に酸化防止膜を介してサイドウォールを形成する。次いで、サイドウォールをマスクにして前記材料膜および酸化防止膜をエッチング除去し、当該サイドウォールの下部における溝パターンの側壁に半導体基板を露出させる。しかる後、酸化防止膜から半導体基板の一部を露出させた溝パターン内に絶縁膜を埋め込んで溝型素子分離を形成すると共に、酸化防止膜から露出させた溝パターンの側壁を酸化することにより当該酸化成長部分におけるアクティブ領域を後退させる。
【００１３】
このような製造方法では、溝パターンの上部を酸化防止膜で覆った状態で、選択酸化により溝パターンの所定深さを選択酸化することによりアクティブ領域を後退させている。このため、半導体基板の表面位置よりも、深さ方向において分離幅を広くした拡幅部を有する、上記本発明構成の溝型素子分離が形成される。そして、この素子分離領域で分離されたアクティブ領域には、選択酸化された拡幅部から圧縮応力が加えられる。
【発明の効果】
【００１４】
以上説明したように本発明によれば、アクティブ領域の開口幅を狭めることなく実効的な面積を維持しつつも、所定の深さにおける分離幅が広く設定された溝型素子分離の拡幅部によって、アクティブ領域に対して充分な圧縮応力を与えて当該アクティブ領域に形成される素子の性能を高めることが可能になる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の各実施の形態を、半導体装置の構成、この半導体装置の製造方法の順に説明する。尚ここでは、半導体基板の表面側に、ｐチャンネルＭＯＳトランジスタ（以下、ｐ型トランジスタと記す）とｎチャンネルＭＯＳトランジスタ（以下、ｎ型トランジスタと記す）とを設けた半導体装置を例示して各実施形態を説明する。
【００１６】
＜第1実施形態＞
図１は、本実施形態の半導体装置の要部平面図である。この図に示す半導体装置は、半導体基板１の表面側に溝型素子分離３が設けられ、この溝型素子分離３によって半導体基板1の表面側が複数のアクティブ領域Ａ-p，Ａ-nに分割されている。各アクティブ領域Ａ-p，Ａ-nは、ここでの図示を省略したウェル拡散層によってそれぞれの導電型に調整されており、それぞれｐ型トランジスタ５ｐとｎ型トランジスタ５ｎとが分け置かれた構成となっている。また、これらのトランジスタ５ｐ，５ｎを構成するゲート電極７を共通に用いて、ｐ型トランジスタ５ｐとｎ型トランジスタ５ｎとが接続された状態となっている。
【００１７】
図２（ａ）には図1の平面図において示したゲート電極７に垂直な方向の、ｐ型トランジスタ５ｐからｎ型トランジスタ５ｎにわたるＡ−Ａ’断面図を示し、図２（ｂ）には図１の平面図おいて示したゲート電極７と平行なＢ−Ｂ’断面図を示す。
【００１８】
これらの断面図に示すように、溝型素子分離３は、半導体基板１に設けた溝パターン１０の内部を、絶縁膜１１で埋め込んでなる。そして特に、ｐ型トランジスタ５ｐが設けられるアクティブ領域Ａ-pに隣接する溝型素子分離３の一部は、半導体基板１の表面における分離幅ｗ１よりも、表面から所定の深さｄにおける分離幅ｗ２が広く設定された拡幅部３Ｗを備えている。
【００１９】
ここで、拡幅部３Ｗは、ｐ型トランジスタ５ｐが設けられたアクティブ領域Ａ-p側に向かって拡幅されている。そして、この拡幅部３Ｗは、ｐ型トランジスタ５ｐが設けられたアクティブ領域Ａ-pに臨み、ｐ型トランジスタ５ｐにおけるゲート電極７と平行をなして配置される溝型素子分離３部分をアクティブ領域Ａ-p側に張り出させた形状となっている。したがって、ｐ型トランジスタ５ｐが設けられたアクティブ領域Ａ-pに臨む位置であっても、ゲート電極７と垂直に配置される溝型素子分離３に拡幅部が設けられることはない。また、ｎ型トランジスタ５ｎが設けられたアクティブ領域Ａ-n側に張り出させた形状の拡幅部３Ｗが設けられることもない。
【００２０】
また、拡幅部３Ｗは、ｐ型のＭＯＳトランジスタ５ｐにおけるソースＳおよびドレインＤよりも深い位置に設けられている。そして、拡幅部３Ｗが設けられる好ましい深さｄは、ソースＳおよびドレインＤの開口面積および深さに影響を与えることのない位置で、できるだけ浅い位置であることとする。尚、本第１実施形態においては、拡幅部３Ｗが、溝型素子分離３の途中深さのみに設けられている場合を例示した。
【００２１】
以上のような拡幅部３Ｗは、アクティブ領域Ａ-p方向への選択的な酸化成長によって拡幅されている。このため、溝型素子分離３におけるアクティブ領域Ａ-p，Ａ-nとの界面（界面付近）には、拡幅部３Ｗのみで酸化成長が生じるように、拡幅部３Ｗを除く位置に酸化防止膜１４が設けられた構成となっている。
【００２２】
これにより、ｐ型トランジスタ５ｐが設けられたアクティブ領域Ａ-pは、ゲート電極７と垂直な方向（Ａ−Ａ’断面）の開口幅が、半導体基板１の表面から深さｄの位置で狭くなる一方、ゲート電極７と平行な方向（Ｂ−Ｂ’断面）の開口幅は、半導体基板１の表面から深さ方向にほぼ一定に保たれた形状となっている。
【００２３】
これに対して、ｎ型トランジスタ５ｎが設けられたアクティブ領域Ａ-nは、ゲート電極７と垂直な方向（Ａ−Ａ’断面）の開口幅および平行な方向（Ｂ−Ｂ’断面）の開口幅が、半導半導体基板１の表面から深さ方向にほぼ一定に保たれた形状となっている。
【００２４】
次に、上述した構成の半導体装置の製造方法と、さらに詳細な構成を、図３〜図５の断面工程図に基づいて説明する。
【００２５】
先ず、図３（１）に示すように、例えば単結晶シリコンからなる半導体基板１の表面に、熱酸化法によって膜厚２ｎｍ程度のパッド酸化膜１０１を形成し、次いでＬＰ−ＣＶＤ法によってパッド・シリコン窒化膜１０２を形成する。このパッド・シリコン窒化膜１０２は、次の溝パターンの形成後に１５０ｎｍ程度の膜厚として残る様に形成されることとする。
【００２６】
次に、ここでの図示を省略したレジストパターンをマスクにしたエッチングにより、パッド・シリコン窒化膜１０２およびパッド酸化膜１０１をパターニングする。次いで、パターニングされたパッド・シリコン窒化膜１０２をマスクに用いて半導体基板１をエッチングし、半導体基板１の表面面側に溝パターン１０を形成する。
【００２７】
その後、必要に応じてパッド・シリコン窒化膜１０２を等方的にエッチングして後退させ、次いで、溝パターン１０の内壁に露出する半導体基板１の表面を酸化処理することにより、溝パターン１０の内壁に酸化膜１０３を形成すると共に、溝パターン１０の開口上部の肩を丸める。この酸化膜１０３は、溝パターン１０側壁の半導体基板１を保護するための膜となる。また、溝パターン１０の開口上部の肩を丸めることにより、結晶欠陥の発生を抑制する。
【００２８】
次に、この酸化膜１０３および、半導体基板１の情報のパッド・シリコン窒化膜１０２を覆う状態で、窒化シリコン膜１０４を形成する。この窒化シリコン膜１０４は、図２を用いて説明した酸化防止膜１４に相当する膜である。このような窒化シリコン膜１０４は、以降に行う溝パターン１０側壁の酸化工程において酸化防止膜として機能する程度の膜厚で、かつ溝パターン１０側壁においてパターニングされた状態において溝パターン１０内の埋め込みに支障とならない程度の膜厚で成膜されることとする。このため、ここでは一例として、ＬＰ−ＣＶＤ法により５ｎｍ程度の膜厚の窒化シリコン膜１０４を形成することとする。
【００２９】
次に、図３（２）に示すように、溝パターン１０の底部を、埋込材料膜１０５で埋め込む。埋込材料膜１０５としては、例えば、ＨＤＰ−ＳｉＯ2、ＳＯＧ、ＢＳＧ等、酸化シリコン系材料を用いることができるが、これに限定されることはない。このような溝パターン１０の底部への埋込材料膜１０５の埋め込みは、例えば先ず、溝パターン１０を完全に埋め込む膜厚で埋込材料膜１０５を成膜した後、必要に応じて熱処理による膜の緻密化処理を行い、ＣＭＰによって窒化シリコン膜１０４が露出するまで埋込材料膜１０５を研磨し、さらにフッ酸などのエッチング溶液を用いて埋込材料膜１０５を掘り下げる（リセスする）。
【００３０】
この際、溝パターン１０内における埋込材料膜１０５の掘り下げ深さｄは、アクティブ領域Ａ-pに形成されるｐ型トランジスタのソース・ドレインの深さと同等か、それより下方にする。これにより、ソース・ドレインの抵抗を増加させず、空乏層容量を抑制する。
【００３１】
その後、パッド・シリコン窒化膜１０２および溝パターン１０の露出側壁に、窒化シリコン膜１０４を介してサイドウォール１０６を形成する。このサイドウォール１０６は、埋込材料膜１０５、窒化シリコン膜１０４および酸化膜（酸化シリコン膜）１０３のエッチングに際してマスクとなる材料で構成されれば良い。ここでは一例として、多結晶シリコンを用い、ＣＶＤ法による材料膜の堆積製膜とその後の異方性エッチングとによってサイドウォール１０６を形成する。尚、埋込材料膜１０５が、ＢＳＧやＳＯＧなどの不純物を含有する酸化シリコンからなる場合には、エッチング選択比が取れるノンドープの酸化シリコン（ＮＳＧ）を用いてサイドウォールを形成しても良い。
【００３２】
次に、図３（３）に示すように、ｐ型トランジスタが設けられるアクティブ領域Ａ-pの周囲において、ｐ型トランジスタのゲート電極と平行に設けられたサイドウォール１０６のみを露出させ、他の部分のサイドウォールを覆う形状のマスクパターン１０７を半導体基板１上に形成する。
【００３３】
このマスクパターン１０７は、例えば下層ＳＯＧ膜とその上部のレジスト層との積層構造からなり、リソグラフィー技術によってパターン形成されたレジスト層をマスクにして下層ＳＯＧ層をパターンエッチングしてなる。これにより、高い段差上に形状精度良好なマスクパターン１０７が設けられる。
【００３４】
その後、マスクパターン１０７とサイドウォール１０６とをマスクにしたエッチングにより、溝パターン１０内の埋込材料膜１０５を掘り下げる。ここでは、埋込材料膜１０５が酸化シリコン系材料である場合、希フッ酸をエッチング溶液に用いたウェットエッチングを行う。ここでの埋込材料膜１０５の掘り下げ深さｄ１は、例えば以降の工程で行う溝パターン１０の埋込特性が得られる程度にする。
【００３５】
その後さらに、マスクパターン１０７、サイドウォール１０６、および溝パターン１０内に残した埋込材料膜１０５をマスクにしたエッチングにより、窒化シリコン膜１０４を除去する。ここでは、熱燐酸をエッチング溶液に用いたエッチングを行う。そして、ｐ型トランジスタが形成されるアクティブ領域Ａ-pの周囲において、ゲート電極と平行に配置された溝パターン１０の側壁のみに酸化膜１０３を露出させる。尚、ここでは、アクティブ領域Ａ-p上に露出している窒化シリコン膜１０４もエッチングされるため、同じ材質からなるパッド・シリコン窒化膜１０２が露出する。
【００３６】
次に、図４（４）に示すように、半導体基板１上のマスクパターン１０７を除去し、次に、多結晶シリコンからなるサイドウォール１０６を除去する。ただし、サイドウォール１０６がＮＳＧからなる場合には、サイドウォール１０６を除去することにより酸化膜１０３も除去されることになる。また、サイドウォール１０６がＮＳＧからなる場合であって、次に行う溝パターン１０の埋込に支障がない場合には、サイドウォール１０６を除去せずに残して置いても良い。この場合、製造工程の簡略化が図られる。尚、ここではサイドウォール１０６が多結晶シリコンからなることとし、このサイドウォール１０６を除去した後に酸化膜１０３が残存した状態を図示した。
【００３７】
以上の後、図４（５）に示すように、溝パターン１０の内部に絶縁膜１０９を埋め込む。ここでは、先ず、溝パターン１０を完全に埋め込む膜厚で絶縁膜１０９を成膜した後、必要に応じて熱処理による膜の緻密化処理を行い、ＣＭＰによって窒化シリコン膜１０４さらにはパッド・シリコン窒化膜１０２が露出するまで絶縁膜１０９を研磨する。この絶縁膜１０９としては、ＨＤＰ−ＳｉＯ2やＯ3−ＴＥＯＳ−ＳｉＯ2,ＳＯＧ，またはそれらの積層膜など、酸化シリコン系材料であれば良い。
【００３８】
以上により、溝パターン１０の内部が、酸化膜１０３，窒化シリコン膜１０４，埋込材料膜１０５，および絶縁膜１０９で完全に埋め込まれた溝型素子分離３が得られる。この時点においては、溝型素子分離３の分離幅は、半導体基板１の表面側から深さ方向にほぼ一定となっている。そして、溝パターン内に埋め込まれた上記の各膜のうち、窒化シリコン膜１０４が先の図２の断面図に示した酸化防止膜１４となり、その他の膜が先の図２の断面図に示した絶縁膜１１となる。
【００３９】
その後、図４（６）に示すように、酸化処理を行うことで、酸化防止膜１４から露出している半導体基板１の露出面に酸化膜を成長させる。これにより、溝パターン１０内壁の酸化防止膜１４から露出している部分を酸化成長させ、この部分に対応するアクティブ領域Ａ-pを後退させた拡幅部３Ｗを形成する。この際、半導体基板１の露出面における酸化成長の度合いは、この酸化成長によって発生する結晶欠陥が許容量に抑えられる範囲において、アクティブ領域Ａ-pに必要とされる圧縮応力が得られる程度であることとする。またこの酸化成長においては、酸化防止膜１４の下地である酸化膜（酸化シリコン膜）１０３から連続する状態で酸化が進められる。尚、図４（４）を用いて説明したように、酸化膜１０３が除去されている場合には、この酸化成長におけるストレス緩和の効果が得られる。
【００４０】
以上の後には通常の製造工程にしたがい、以下の一例に示すような手順を行う。
【００４１】
先ず、図５（７）に示すように、半導体基板１の表面を露出させる。この際、例えば先ず、図４（６）で示した酸化処理によってパッド・シリコン窒化膜１０２上に成膜された酸化膜（図示省略）を、フッ酸を用いたウェットエッチングによって除去する。その後、パッド・シリコン窒化膜１０２を、リン酸を用いたウェットエッチングによって除去し、パッド酸化膜１０１を露出させる。この際、窒化シリコン膜からなる酸化防止膜１４も、パッド酸化膜１０１の露出面と同程度の高さまで除去される。次に、パッド酸化膜１０１を、フッ酸を用いたウェットエッチングによって除去し、半導体基板１を露出させる。
【００４２】
以上により、図５（７）に示したように、溝型素子分離３の間に半導体基板１を露出させた状態となる。尚、図面においては、溝型素子分離３内の最上部を埋め込む絶縁膜１０９と半導体基板１との高さが同一高さである状態を示した。しかしながら、上述した手順によれば、半導体基板１の表面高さよりも、絶縁膜１０９が若干凸の構成となる。ここでは、溝型素子分離３内の最上部を埋め込む絶縁膜１０９の表面を、半導体基板１の露出表面よりも高く保つことが重要であり、好ましくは半導体基板１の露出表面より数〜十数ｎｍ程度高くなることが好ましい。このような溝型素子分離３における絶縁膜１０９の表面高さは、パッド・シリコン窒化膜１０２の初期膜厚や、図４（５）で示したＣＭＰ工程、およびその他の図４（６）で示した酸化処理に至る前の工程条件によって調整される。
【００４３】
次に、図５（８）に示すように、半導体基板１の上部に熱酸化処理によって５ｎｍの膜厚のゲート絶縁膜２０１を形成し、さらに多結晶シリコンからなるゲート電極７を形成する。このゲート電極７は、各アクティブ領域Ａ-p，Ａ-nの中央を横切る状態で形成される。特にｐ型トランジスタが形成されるアクティブ領域Ａ-p上においては、溝型素子分離３の拡幅部３Ｗが設けられた壁面と平行にゲート電極７を設ける。
【００４４】
次いで、ここでの図示を省略したマスクパターンによって、ｎ型トランジスタが形成されるアクティブ領域Ａ-nを覆った状態で、ｐ型トランジスタが形成されるアクティブ領域Ａ-pにおけるゲート電極７の脇にｐ型のエクステンション拡散層２０２を形成する。次に、ゲート電極７の側壁にサイドウォール２０３を形成した後、サイドウォール２０３から露出している部分にｐ型のソースＳ・ドレインＤを形成する。
【００４５】
その後、ｎ型トランジスタが形成されるアクティブ領域Ａ-nを覆っていたマスクパターンを除去し、ｐ型トランジスタが形成されるアクティブ領域Ａ-pをマスクパターンで覆う（図示省略）。
【００４６】
この状態で、図５（９）に示すように、ｎ型トランジスタが形成されるアクティブ領域Ａ-nにおけるゲート電極７の脇にｎ型のエクステンション拡散層３０２を形成し、ゲート電極７の側壁にサイドウォール３０３を形成した後、サイドウォール３０３から露出している部分にｎ型のソースＳ・ドレインＤを形成する。その後、ｐ型トランジスタが形成されるアクティブ領域Ａ-pを覆っていたマスクパターンを除去する。
【００４７】
以上の後、先の図２に示したように、ゲート電極７、ソースＳ、およびドレインＤの表面層に、セルフアラインによりシリサイド層４０１を成長させ、ｐ型トランジスタ５ｐとｎ型トランジスタ５ｎとを備えた半導体装置を完成させる。
【００４８】
以上の実施形態によれば、溝型素子分離３の形状を、半導体基板１の表面よりも所定の深さにおける分離幅が広く設定された拡幅部３Ｗを設けた形状としている。これにより、半導体基板１の表面分部におけるアクティブ領域Ａ-p，Ａ-nの開口面積が維持しつつも、その深さ方向において、酸化成長させた拡幅部３Ｗによってアクティブ領域Ａ-pの開口幅を狭めることで、アクティブ領域Ａ-pに対して充分な圧縮応力を与えることができる。
【００４９】
特に、この拡幅部３Ｗは、ｐ型トランジスタ５ｐのゲート電極７と平行な溝型素子分離３部分に、ｐ型トランジスタ５ｐが形成されたアクティブ領域Ａ-pに向かって張り出す状態でのみ設けられている。つまり、図４（６）を用いて説明したように、酸化防止膜１４を除去した部分のみを酸化成長させることで、上述した位置に選択的に拡幅部３Ｗを設けている。これにより、図１の平面図に破線矢印で示したように、ｐ型トランジスタ５ｐが形成されるアクティブ領域Ａ-pに対して、ゲート電極７と垂直な方向からもに圧縮応力を加えることができる。したがって、ｐ型トランジスタ５ｐにおけるキャリア移動度の向上と、これによるオン電流の増加を図ることができると共に、ｎ型トランジスタ５ｎが設けられたアクティブ領域Ａ-n側には、拡幅部３Ｗを張り出させていないため、ｎ型トランジスタＡ-nの性能も維持される。
【００５０】
この結果、アクティブ領域Ａ-p，Ａ-nの開口幅を狭めることなく実効的な面積を維持しつつも、所定の深さにおける分離幅が広く設定された溝型素子分離３の拡幅部３Ｗによって、アクティブ領域Ａ-pに対して充分な圧縮応力を与えて、このアクティブ領域Ａ-pに形成される素子（ここではｐ型トランジスタ５ｐ）の性能を高めることが可能になる。
【００５１】
また、拡幅部３Ｗが設けられた溝型素子分離３においては、拡幅部３Ｗを設けたことによって素子分離長が実効的に長くなる。このため、素子分離耐圧の向上を図ることが可能である。さらに、ソースＳ・ドレインＤの下部に拡幅部３Ｗが設けられたｐ型トランジスタ５ｐにおいては、ソースＳ・ドレインＤの下部のシリコン堆積が小さくなる為に、空乏層の広がる範囲が減って接合容量が減少し、高速動作が可能となる。
【００５２】
尚、以上説明した第１実施形態の製造方法では、図４（５）を用いて説明したように、溝パターン１０の底部に埋込材料膜１０５を残した状態で、当該溝パターン１０内を絶縁膜１０９で埋め込んだ場合を説明した。しかしながら、溝パターン１０内の埋込材料膜１０５を除去した後に、当該溝パターン１０内を絶縁膜１０９で埋め込んでも良い。このように、埋込材料膜１０５を除去することにより、埋込材料膜１０５を構成する材料の選択に幅ができ、埋込材料膜１０５を多結晶シリコンからなるものとすることができる。また、溝パターン１０内の底部まで、新たな絶縁膜１０９で埋め込み直すことになるため、次の図４（６）に示す酸化成長で生じる応力の制御性を向上させることもできる。
【００５３】
また、最終的に溝パターン１０内を埋め込む絶縁膜１０９は、１種類に限定されることはなく、複数層の絶縁膜で埋め込んでも良い。この場合、例えば、拡幅部３Ｗが設けられたアクティブ領域Ａ-pの周囲には酸化シリコンを埋め込み、それ以外お部分には緻密化によって強い引っ張り応力を発生するＳＯＧなどの塗布膜やＮＳＧで埋め込むなどして、引っ張り応力によるｎ型トランジスタ５ｎの素子性能の向上を図ることも可能である。
【００５４】
さらに、図３（２）で形成したサイドウォール１０６をＮＳＧで構成する場合には、埋込材料膜１０５を多結晶シリコンで構成することが好ましい。この場合、埋込材料膜１０５は、上述したように溝パターン１０内から除去されることが好ましいが、酸化処理によって酸化シリコンに変化させても良い。
【００５５】
＜第２実施形態＞
図６は、第２実施形態の半導体装置の断面構成図であり、第１実施形態の説明で用いた図１の平面図における、ｐ型トランジスタ５ｐからｎ型トランジスタ５ｎにわたるＡ−Ａ’断面図に対応している。この図に示す第２実施形態の半導体装置が、第１実施形態の半導体装置と異なるところは、溝型素子分離３における拡幅部３Ｗの深さ方向の形状にあり、他の構成は同様であることとする。
【００５６】
すなわち、第２実施形態における溝型素子分離３の拡幅部３Ｗは、ｐ型トランジスタ５ｐにおけるソースＳおよびドレインＤよりも深い位置に設けられていることは、第１実施形態と同様である。また、拡幅部３Ｗが設けられる好ましい深さｄが、ソースＳおよびドレインＤの開口面積および深さに影響を与えることのない位置で、できるだけ浅い位置であることも、第１実施形態と同様である。しかしながら、先の第１実施形態の拡幅部３Ｗが、溝型素子分離３の途中深さのみに設けられているのに対して、第２実施形態の拡幅部３Ｗは、溝型素子分離３の深さｄより深い部分が全て拡幅された形状で設けられているのである。
【００５７】
次に、このように拡幅部３Ｗが構成された溝型素子分離３を有する半導体装置の製造方法を説明する。
【００５８】
先ず、第１実施形態で図３（１）および図３（２）を用いて説明したと同様の工程を行い、半導体基板１の表面側に形成した溝パターン１０の底部を埋込材料膜１０５で埋め込み、サイドウォール１０６を形成するまでを行う。
【００５９】
その後、図７（１）に示すように、ｐ型トランジスタが設けられるアクティブ領域Ａ-pの周囲において、ｐ型トランジスタのゲート電極と平行に設けられたサイドウォール１０６のみを露出させ、他の部分のサイドウォールを覆う形状のマスクパターン１０７を半導体基板１上に形成する。ここでは、図３（３）で説明したと同様にマスクパターン１０７が形成される。
【００６０】
次に、図７（２）に示すように、マスクパターン１０７とサイドウォール１０６とをマスクにしたエッチングにより、溝パターン１０内の底部まで埋込材料膜１０５を掘り下げる。ここでは、埋込材料膜１０５が酸化シリコン系材料である場合、希フッ酸をエッチング溶液に用いたウェットエッチングを行う。
【００６１】
その後さらに、マスクパターン１０７、サイドウォール１０６、および溝パターン１０内に残した埋込材料膜１０５をマスクにしたエッチングにより、窒化シリコン膜からなる酸化防止膜１４を除去する。ここでは、熱燐酸をエッチング溶液に用いたエッチングを行う。そして、ｐ型トランジスタが形成されるアクティブ領域Ａ-pの周囲において、ゲート電極と平行に配置された溝パターン１０の側壁のみに酸化膜１０３を露出させる。この際、溝パターン１０の底部にまでわたって酸化膜１０３が露出されることになる。尚、ここでは、アクティブ領域Ａ-p上に露出している酸化防止膜１４もエッチングされるため、同じ材質からなるパッド・シリコン窒化膜１０２が露出することは、第１実施形態と同様である。
【００６２】
以上の後は、第１実施形態で図４（４）〜図４（６）を用いて説明したと同様に行う。  
【００６３】
すなわち、図８（３）に示すように、マスクパターン１０６およびサイドウォール１０６を除去する。
【００６４】
次に、図８（４）に示すように、溝パターン１０の内部に絶縁膜１０９を埋め込む。この工程は、図４（５）で説明したと同様に行う。
【００６５】
その後、図８（５）に示すように、酸化処理を行うことで、酸化防止膜１４から露出している半導体基板１の露出面に酸化膜を成長させる。この工程は、図４（６）を用いて説明したと同様に行う。これにより、溝パターン１０内壁の酸化防止膜１４から露出している部分を酸化成長させ、この部分に対応するアクティブ領域Ａ-pを後退させた拡幅部３Ｗを形成する。この拡幅部３Ｗは、深さｄより深い部分が全て拡幅された形状となる。
【００６６】
以上の後には通常の製造工程にしたがい、例えば第１実施形態で図５（７）〜図５（９）を用いて説明したと同様に行い、その後、先の図６に示したように、ゲート電極７、ソースＳ、およびドレインＤの表面層に、セルフアラインによりシリサイド層４０１を成長させ、ｐ型トランジスタ５ｐとｎ型トランジスタ５ｎとを備えた半導体装置を完成させる。
【００６７】
以上のような第２実施形態であっても、溝型素子分離３の形状を、半導体基板１の表面よりも所定の深さにおける分離幅が広く設定された拡幅部３Ｗを設けた形状としているため、第１実施形態と同様にの効果を得ることができる。
【００６８】
そして特に、本第２実施形態では、拡幅部３Ｗが、溝型素子分離３の深さｄより深い部分が全て拡幅された形状で設けられているため、第１実施形態と比較して実効的な素子分離長（隣接するトランジスタ同士の分離長さ）が長く、素子分離耐圧に優れている。
【００６９】
尚、上述した各実施形態においては、半導体基板の表面側にｐ型トランジスタとｎ型トランジスタとを設けた半導体装置に本発明を適用した実施の形態を説明した。しかしながら、本発明は、アクティブ領域に圧縮応力を加えることで特性が向上する素子を有する半導体装置に広く適用可能であり、アクティブ領域の実効的な面積を維持しつつも充分な圧縮応力を与えて、このアクティブ領域に形成される素子の性能を高めることが可能になる。この際、アクティブ領域に要求される圧縮応力の方向によって選択された適切な方向の溝型素子分離部分で、かつ所定の深さより深い位置に拡幅部を設けることが重要である。
【図面の簡単な説明】
【００７０】
【図１】本実施形態の半導体装置の要部平面図である。
【図２】第１実施形態の半導体装置の断面図である。
【図３】第１実施形態の半導体装置の製造工程図（その１）である。
【図４】第１実施形態の半導体装置の製造工程図（その２）である。
【図５】第１実施形態の半導体装置の製造工程図（その３）である。
【図６】第２実施形態の半導体装置の断面図である。
【図７】第２実施形態の半導体装置の製造工程図（その１）である。
【図８】第２実施形態の半導体装置の製造工程図（その２）である。
【符号の説明】
【００７１】
１…半導体基板、…絶縁膜、３…溝型素子分離、３Ｗ…拡幅部、５ｐ…ｐ型トランジスタ、７…ゲート電極、１０…溝パターン、１４…酸化防止膜、１０５…埋込材料膜、１０６…サイドウォール、１０７…マスクパターン、Ａ-p，Ａ-n…アクティブ領域、ｄ…深さ、ｗ１、ｗ２…分離幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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