(57)【要約】  【課題】  部品点数の削減や信頼性の確保を可能としながらも、使用形態において汎用性のあるマイクロコンピュータのリセット回路を提供する。  【解決手段】  ＣＰＵ２を初期化するリセット信号入力端子にリセット信号を入力する第一リセット回路８１が内蔵されたマイクロコンピュータのリセット回路であって、前記リセット入力端子に、外部に設けられた第二リセット回路からのリセット信号または前記第一リセット回路からのリセット信号の何れかまたは双方を選択的に入力可能に設定するフィールドプログラマブルゲートアレイで構成されるスイッチ回路８４が設けられている。  【選択図】  図４
2006227845.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵを初期化するリセット信号入力端子にリセット信号を入力する第一リセット回路が内蔵されたマイクロコンピュータのリセット回路であって、
前記リセット入力端子に、外部に設けられた第二リセット回路からのリセット信号または前記第一リセット回路からのリセット信号の何れかまたは双方を選択的に入力可能に設定するスイッチ回路が設けられているマイクロコンピュータのリセット回路。
【請求項２】
前記第一リセット回路からのリセット信号を選択的に外部に出力可能に設定するスイッチ回路が設けられている請求項１記載のマイクロコンピュータのリセット回路。
【請求項３】
プログラムによりアクセス可能なレジスタ回路に前記スイッチ回路の設定状態が格納されている請求項１または２記載のマイクロコンピュータのリセット回路。
【請求項４】
前記スイッチ回路がプログラム可能なゲートアレイで構成されている請求項１から３の何れかに記載のマイクロコンピュータのリセット回路。
【請求項５】
前記スイッチ回路の設定状態がプログラムにより切替可能に構成されている請求項１から３の何れかに記載のマイクロコンピュータのリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵを初期化するリセット信号入力端子にリセット信号を入力する第一リセット回路が内蔵されたマイクロコンピュータのリセット回路に関する。
【背景技術】
【０００２】
ポート数や外部付加部品の削減、さらにはシステムの信頼性確保のため、ＣＰＵに対するリセット回路が内蔵されたマイクロコンピュータが提案されている。
【特許文献１】特開平０５−２６５５９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、制御対象が複雑で複数のマイクロコンピュータの協働により分散制御するような制御システムに上述の従来のリセット回路が内蔵されたマイクロコンピュータを使用する場合には、夫々のマイクロコンピュータがローカルでリセットされるのみで、システムとして全体をリセットする必要がある場合に対処できないという問題があった。
【０００４】
例えば個々のマイクロコンピュータの電源投入タイミングがずれるような場合に、立ち上りの早いマイクロコンピュータが他のマイクロコンピュータの接続を認識できず、所用の処理が実行されなくなるといった不都合が生じる虞がある。
【０００５】
さらに、特定のマイクロコンピュータのリセットタイミングに同期して他のマイクロコンピュータや周辺回路をリセットする必要がある場合に支障を来たすことになる。
【０００６】
従って、リセット動作の信頼性を確保等の点で優れた上記従来のマイクロコンピュータは、スタンドアロンで使用される場合を除いて、汎用性に欠けるものであるため、一層の改良の余地があった。
【０００７】
本発明は、上述の従来欠点に鑑み、部品点数の削減や信頼性の確保を可能としながらも、使用形態において汎用性のあるマイクロコンピュータのリセット回路を提供する点にある。
【課題を解決するための手段】
【０００８】
上述の目的を達成するため、本発明によるマイクロコンピュータのリセット回路の第一の特徴構成は、ＣＰＵを初期化するリセット信号入力端子にリセット信号を入力する第一リセット回路が内蔵されたマイクロコンピュータのリセット回路であって、前記リセット入力端子に、外部に設けられた第二リセット回路からのリセット信号または前記第一リセット回路からのリセット信号の何れかまたは双方を選択的に入力可能に設定するスイッチ回路が設けられている点にある。
【０００９】
上述の構成によれば、スイッチ回路の設定により、内蔵された第一リセット回路からのリセット信号と、外部設置された第二リセット回路からのリセット信号の何れかまたは双方を選択的に切り替えてリセット動作を実行することが可能となるので、目的に合わせてスイッチ回路を設定することにより、例えば、外部からのリセット信号でＣＰＵをリセットすることも可能となり、汎用性に優れたリセット回路を備えたマイクロコンピュータを提供できるようになる。
【００１０】
同第二の特徴構成は上述の第一特徴構成に加えて、前記第一リセット回路からのリセッ
ト信号を選択的に外部に出力可能に設定するスイッチ回路が設けられている点にある。
【００１１】
上述の構成によれば、第一リセット回路からのリセット信号で他のマイクロコンピュータや周辺回路をリセットすることが可能になり、この場合には、外部に別途のリセット回路を設ける必要が無くなる。
【００１２】
同第三の特徴構成は上述の第一または第二特徴構成に加えて、プログラムによりアクセス可能なレジスタ回路に前記スイッチ回路の設定状態が格納されている点にある。
【００１３】
上述のスイッチ回路の設定状態をＣＰＵから参照可能なレジスタに格納されるように構成してあれば、プログラムでスイッチ回路の設定状態を参照することにより状態の確認処理や自己診断処理が可能になり、信頼性を確保することができる。
【００１４】
同第四の特徴構成は上述の第一から第三の何れかの特徴構成に加えて、前記スイッチ回路がプログラム可能なゲートアレイで構成されている点にある。
【００１５】
上述のスイッチ回路をフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）等で構成すれば、ユーザーが使用目的に合わせて初期設定することにより、その後のスイッチ状態が固定されるようになる。つまり、汎用のリセット回路を目的に合わせてカスタマイズできるようになり、カスタマイズされた後にはリセット動作モードは固定されるので、安定的に所期の機能を実現することができるのである。この様態をレジスタ回路で参照できれば、ユーザーの開発するアプリケーションプログラムでマイクロコンピュータの異常、つまり、現実に設定されているスイッチ回路の状態とレジスタで参照されるスイッチ回路の状態に相違があれば使用されるＣＰＵの誤りである等の判別も可能となる。
【００１６】
同第五の特徴構成は上述の第一から第三の何れかの特徴構成に加えて、前記スイッチ回路の設定状態がプログラムにより切替可能に構成されている点にある。
【００１７】
上述の構成によれば、マイクロコンピュータを動作させるプログラムによってリセット動作を切替設定できるようになり、目的に応じてカスタマイズ可能な汎用性あるリセット回路を構築できるようになる。
【発明の効果】
【００１８】
以上説明した通り、本発明によれば、部品点数の削減や信頼性の確保を可能としながらも、使用形態において汎用性のあるマイクロコンピュータのリセット回路を提供することができるようになった。
【発明を実施するための最良の形態】
【００１９】
以下に本発明によるマイクロコンピュータのリセット回路を説明する。図１に示すように、ワンチップマイクロコンピュータ１は、所定の演算処理及び制御処理を実行するＣＰＵ２と、前記ＣＰＵ２の動作に必要なプログラムの命令コードが所定の番地に順番に格納されている不揮発性メモリでなるプログラムメモリ３と、前記プログラムメモリ３の番地を指定するプログラムカウンタ４と、前記ワンチップマイクロコンピュータ１の制御クロック（ＣＬＫ）を発生する発振回路５と、前記ＣＰＵ２の作動過程で必要なデータを格納するＲＡＭ６と、前記ＣＰＵ２による動作時における各種タイマ制御を行うタイマ回路７と、外部とのインターフェースとなる入出力回路９と、前記ＣＰＵ２を初期化するリセット回路８等を備えて構成されている。
【００２０】
前記ＣＰＵ２、プログラムメモリ３、ＲＡＭ６、タイマ回路７、入出力回路９等が内部
バスライン１０で接続され、前記ＣＰＵ２は、前記制御クロックに同期するマシンサイクルでステップ的に処理を実行する。先ず、プログラムメモリ３から命令コードをフェッチし、命令コードに応じて必要なデータをＲＡＭ６に書込み或いは読出し処理等し、ＲＡＭ６の内容を入出力ポート９を介して外部に出力等する。
【００２１】
前記ＣＰＵ２、プログラムカウンタ４、発信回路５、タイマ回路７の夫々に前記リセット回路８からのリセット信号が入力されるようリセット信号線８０で接続され、リセット信号の立ち上りタイミングで各ブロックが初期化される。つまり、このタイミングで発信回路５が作動し、タイマ回路７がカウントを開始し、プログラムカウンタ４の値が０番地に設定され、そのクロックに基づいてＣＰＵ２にプログラムメモリ３の０番地のデータが読み込まれるのである。
【００２２】
前記リセット回路８は、図２に示すように、当該マイクロコンピュータ１の電源端子ＶＤＤに接続され電源投入に伴って内部リセット信号を出力する第一リセット回路８１と、外部からのリセット信号が入力されるリセット信号入力端子８２と、前記第一リセット回路８１からのリセット信号を外部に出力するリセット信号出力端子８３とを備え、それらを前記リセット信号線８０に選択的に接続するスイッチ回路８４を設けて構成されている。
【００２３】
前記スイッチ回路８４は、図３に示すように、前記入出力ポート８２，８３や第一リセット回路８１のリセット信号出力端子と接続するためのインターフェース回路部８４Ａと、論理回路部８４Ｂと、配線部８４Ｃで構成される小規模のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）で構成され、ＥＤＡツールを用いてハードウェア記述言語（ＨＤＬ）により設計することにより、当該マイクロコンピュータ１のユーザーが独自にコンフィギュレーションできるように構成されている。
【００２４】
前記スイッチ回路８４がコンフィギュレーションされた結果の一例を示すと、図４（ａ）に示すように、第一リセット回路８１からのリセット信号及び前記リセット信号入力端子８２に入力された外部リセット信号が前記リセット信号線８０に接続され、且つ、第一リセット回路８１からのリセット信号が前記リセット信号出力端子８３に接続されるようにスイッチングされる構成、図４（ｂ）に示すように、第一リセット回路８１からのリセット信号及び前記リセット信号入力端子８２に入力された外部リセット信号が前記リセット信号線８０に接続され、第一リセット回路８１からのリセット信号が前記リセット信号出力端子８３に接続されない、つまり、外部に対してリセット信号が出力されないようにスイッチングされる構成等、ユーザーの仕様に合わせて設定可能に構成される。当該外部リセット信号としては、図外のマイクロコンピュータからの制御信号、外部に設定されたリセット回路からのリセット信号、同種の他のマイクロコンピュータの内部リセット回路からのリセット信号等の第二リセット回路として位置付けられるか色からのリセット信号が該当する。何れの場合も、ゲートアレイによってスイッチの設定状態を示すレジスタ回路８５が構成され、前記内部バスライン１０を介して当該レジスタ回路の内容が読み出し可能に構成されている。
【００２５】
即ち、前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）では、三種類のスイッチＳＷ１，ＳＷ２，ＳＷ３の状態が設定可能に構成され、前記レジスタ回路８５には（表１）に示すような状態が３ｂｉｔ（ｂｉｔ０：ＳＷ１，ｂｉｔ１：ＳＷ２，ｂｉｔ２：ＳＷ３）で設定される。
【００２６】
【表１】
2006227845.tif 000003
【００２７】
ＣＰＵ２は、プログラムメモリ３に格納されるアプリケーションプログラムに基づいて、上述のレジスタ回路８５のデータを参照することにより、設定された状態を認識し、必要な処理を実行することができる。例えば、現実に設定されているスイッチ回路の状態とレジスタで参照されるスイッチ回路の状態に相違があれば使用されるＣＰＵの誤りである等の判別が可能になり、また、レジスタで参照されるスイッチ回路の状態により異なるプログラムを実行するように構成することもできる。尚、（表１）に記載した全てのモードを設定する必要は無く、必要に応じて適宜選択設定されるものである。
【００２８】
上述の実施形態では、第一リセット回路からのリセット信号の出力ポートと第二リセット回路からのリセット信号の入力ポートを個別に設けたものを説明したが、入出力ポートを兼用するように構成してもよい。この場合には、何れか一方のみ選択できるようになる。
【００２９】
以上、前記スイッチ回路がプログラム可能なゲートアレイで構成されているものを説明したが、前記スイッチ回路は、その設定状態がプログラムにより切替可能に構成されるものであってもよい。例えば、上述の三種類のスイッチＳＷ１，ＳＷ２，ＳＷ３を２入力ＮＡＮＤ等の論理回路ブロックで構成し、それらの状態をプログラムにより設定可能なレジスタ回路と、前記レジスタ回路の設定値に基づいて前記ＮＡＮＤ回路の一方のゲート入力をハイレベルまたはローレベルに切り替える論理素子を設けることにより、各スイッチＳＷ１，ＳＷ２，ＳＷ３をプログラムによってオン、オフ設定することができる。これにより、マイクロコンピュータのリセット動作を用途によってプログラムによって切り替える汎用性的なマイクロコンピュータを提供できるようになる。
【００３０】
また、マイクロコンピュータのみならず、リセット可能な信号処理装置であれば適用可能である。
【００３１】
上述の実施形態は、本発明の一実施例に過ぎず、該記載により本発明が限定されるものではなく、具体的な回路構成等は本発明の作用効果を奏する範囲で適宜変更設計可能である。
【図面の簡単な説明】
【００３２】
【図１】マイクロコンピュータのブロック構成図
【図２】リセット回路のブロック構成図
【図３】リセット回路の要部のブロック構成図
【図４】リセット回路の要部のブロック構成図
【符号の説明】
【００３３】
１：マイクロコンピュータ
２：ＣＰＵ
３：プログラムメモリ
４：プログラムカウンタ
５：発振回路
６：ＲＡＭ
７：タイマ回路
８：リセット回路
８１：第一リセット回路
８２：リセット信号入力端子
８３：リセット信号出力端子
８４：スイッチ回路
８５：レジスタ回路
【図１】
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【図２】
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【図３】
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【図４】
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