(57)【要約】【課題】耐圧ＢＶｄｓｓが確保され、さらにセット電流の経時的な変化が抑制されるとともに、増幅素子のオン抵抗が小さい電界効果トランジスタを提供する。【解決手段】本発明に係る電界効果トランジスタは、半導体基板２上に離間して形成されたソース電極３０およびドレイン電極２９と、ソース電極３０とドレイン電極２９との間に配置されたゲート電極２２と、を備え、  ゲート電極２２とドレイン電極２９との間の領域において、半導体基板２の上部に絶縁膜２１を介してフィールドプレート電極（２４，２６）が設けられ、  半導体基板２の表面は平坦であり、半導体基板２とフィールドプレート電極（２４，２６）との距離が、ゲート電極２２からドレイン電極２９に向かうに従って増大するように構成されている。【選択図】図１
2006253654.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に離間して形成されたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極との間に配置されたゲート電極と、
を備え、
前記ゲート電極と前記ドレイン電極との間の領域において、前記半導体基板の上部に絶縁膜を介してフィールドプレート電極が設けられ、
前記半導体基板の表面は平坦であり、前記半導体基板と前記フィールドプレート電極との距離が、前記ゲート電極から前記ドレイン電極に向かうに従って増大するように構成されていることを特徴とする電界効果トランジスタ。
【請求項２】
前記フィールドプレート電極は、第1のフィールドプレート電極と、該第1のフィールドプレート電極上に形成された第２のフィールドプレート電極とからなり、
前記第２のフィールドプレート電極は、前記第1のフィールドプレート電極よりも前記ドレイン電極側に形成され、
前記半導体基板と前記第２のフィールドプレート電極との距離が、前記半導体基板と前記第1のフィールドプレート電極との距離よりも大きいことを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記フィールドプレート電極は、前記半導体基板上に第１の絶縁膜を介して形成された前記第1のフィールドプレート電極と、該第１のフィールドプレート電極上に第２の絶縁膜を介して形成された前記第２のフィールドプレート電極とからなることを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項４】
前記フィールドプレート電極は、前記絶縁膜を介して複数積層され、
前記フィールドプレート電極の前記ドレイン電極側に位置する下端部同士を結んだ線が、前記ドレイン電極側に向かって上方に傾斜することを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項５】
前記フィールドプレート電極の下端部同士を結んだ全ての線が、一直線上に位置することを特徴とする請求項４に記載の電界効果トランジスタ。
【請求項６】
前記絶縁膜の上部には、前記ゲート電極から前記ドレイン電極に向かって上方向に傾斜している斜面を有する他の絶縁膜が形成されており、
前記フィールドプレート電極は、前記絶縁膜上と前記斜面上とに亘って形成されていることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項７】
ゲート電極を有する半導体基板の上部に、第１の絶縁膜と、第２の絶縁膜とを順に形成する積層工程と、
前記第２の絶縁膜上において、前記ゲート電極とドレイン電極が設けられる位置との間の領域に、パターニングされたレジスト膜を形成するパターニング工程と、
パターニングされた前記レジスト膜をマスクとして、前記第２の絶縁膜に対してエッチングを施し、該レジスト膜の直下に位置する該第２の絶縁膜をサイドエッチングすることにより、前記ゲート電極から前記ドレイン電極に向かって上方向に傾斜している斜面を該第２の絶縁膜に形成する工程と、
前記第１の絶縁膜および前記第２の絶縁膜の表面に、多結晶シリコン層を形成した後エッチングを施し、前記ゲート電極と前記ドレイン電極が設けられる位置との間の領域において、前記第２の絶縁膜と前記斜面とに亘ってフィールドプレート電極を形成する工程と、
を含むことを特徴とする、電界効果トランジスタの製造方法。
【請求項８】
前記積層工程と前記パターニング工程との間に、前記第２の絶縁膜にイオン注入を行う工程を有することを特徴とする請求項７に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィールドプレート電極を有する電界効果トランジスタ、およびその製造方法に関するものである。
【背景技術】
【０００２】
Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ−Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）用途に向けて、高周波電力増幅器に対し、高性能化と共に、小型化の要求が強くなっている。基地局用では電源電圧２８Ｖを使用するため、高周波電力増幅器の増幅素子の性能として、ドレイン・ソース間耐圧ＢＶｄｓｓ（以下、単に「耐圧ＢＶｄｓｓ」とする。）は８０Ｖ程度必要とされる。また、高周波電力出力として２８０Ｗ以上の大電力が求められているため、基地局用高周波電力増幅器の小型化を実現する上で、増幅素子のオン抵抗を小さくしてチップあたりの高出力化を図ることが必要となる。さらに、長期信頼性を確保することも重要である。この高周波電力増幅器の増幅素子としては、高周波電力増幅用の横型ＭＯＳＦＥＴ（以下、単に「横型パワーＭＯＳＦＥＴ」とする。）などの電界効果型トランジスタの開発が進められている。
【０００３】
従来の横型パワーＭＯＳＦＥＴでは、拡散層内において、ゲート電極のドレイン側端部近傍に電界が集中するという問題があった。この電界集中により、ホットキャリヤが発生し、ゲート絶縁膜やＳｉ−ＳｉＯ２界面にホットキャリヤが捕獲されることによって電圧が変動する。したがって、ＦＥＴのバイアス印加時に流れるセット電流Ｉｄｑが経時的に変化し、誤動作を引き起こす。このセット電流の経時的な変化は、２０年で５％以下にまで低減することが目標とされている。
【０００４】
また、拡散層内において、ゲート電極のドレイン側端部近傍に電界が集中することにより、耐圧ＢＶｄｓｓが低下するため、電界の集中を緩和する必要もあった。
【０００５】
このような問題点を解決するため、Ｎ−ドレイン拡散層と、その上部にフィールドプレート電極（以下、ＦＰ電極とする。）とを備えた構造を有する横型パワーＭＯＳＦＥＴが開発されている（例えば、特許文献１〜３参照）。
【０００６】
特許文献１，２に示された従来の横型パワーＭＯＳＦＥＴの概略断面図を、図１１に示す。図１１に示すように、横型パワーＭＯＳＦＥＴ１００は、Ｐ＋基板１０２上にＰ−型エピタキシャル層１０４を有している。また、Ｐ＋基板１０２上に、Ｐ＋埋込拡散層１０６、Ｎ＋ソース拡散層１０８、Ｐチャネル層１１０、Ｎ−ドレイン拡散層１１２を有している。また、Ｐ−型エピタキシャル層１０４上には、所定の位置にドレイン電極１２０およびソース電極１２２が接続されるとともに、ゲート絶縁膜１１４が形成されている。ゲート絶縁膜１１４上には、ゲート電極１１６が接続されている。ゲート絶縁膜１１４とゲート電極１１６との上部には、絶縁膜１１５が形成されている。絶縁膜１１５上には、ゲート電極１１６とドレイン電極１２０との間の領域において、ＦＰ電極１１８が形成されている。ＦＰ電極１１８は、Ｎ−ドレイン拡散層１１２の上部に位置し、その上面においてソース電極１２２と接続している。
【０００７】
また、特許文献３に示された従来の横型パワーＭＯＳＦＥＴの概略断面図を、図１３に示す。図１３に示す横型パワーＭＯＳＦＥＴ１０１は、図１１に示す横型パワーＭＯＳＦＥＴ１００と異なり、Ｎ−ドレイン拡散層１１２上においてフィールド絶縁膜１２８が形成されている。フィールド絶縁膜１２８は、ゲート絶縁膜１１４よりも膜厚が厚く、半導体基板の表面に凹部が形成されている。さらに、ＦＰ電極１１８が、絶縁膜１１５を介してフィールド絶縁膜１２８上に形成されている。フィールド絶縁膜１２８は上方に盛り上がった形状を有しているため、ＦＰ電極１１８は、ドレイン電極１２０側において上方に傾斜した構造を有している。
【特許文献１】特開２００２−３４３９６０号公報
【特許文献２】特開２００４−６３９２２号公報
【特許文献３】特開平１１−２６１０６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１１に示す横型パワーＭＯＳＦＥＴ１００は、このような構造により、Ｎ−ドレイン拡散層１１２内において、ドレイン電極１２０側のゲート電極下端部１１６ａの直下に位置する領域（以下、ゲート端領域）１２４に電界が集中することを抑制することができる。横型パワーＭＯＳＦＥＴ１００のＤ−Ｄ'方向における電界強度を図１２に示す。
【０００９】
図１２に示すように、電界強度は、Ｎ−ドレイン拡散層１１２においてゲート端領域１２４だけではなく、ドレイン電極１２０側のＦＰ電極下端部１１８ａの直下に位置する領域（以下、ＦＰ端領域）１２６にも分散しており、ゲート端領域１２４への電界集中が抑制される。
また、図１３に示す横型パワーＭＯＳＦＥＴ１０１においても、Ｎ−ドレイン拡散層１１２内において、ゲート端領域１２４に電界が集中することを抑制することができる。横型パワーＭＯＳＦＥＴ１０１のＥ−Ｅ'方向およびＦ−Ｆ'方向における電界強度を図１４に示す。
【００１０】
図１４に示すように、電界強度は、Ｎ−ドレイン拡散層１１２においてゲート端領域１２４だけではなく、フィールド絶縁膜端部の直下に位置する領域（以下、フィールド絶縁膜端領域）１２５、およびＦＰ端領域１２６にも分散している。このため、ゲート端領域１２４への電界集中が抑制される。
【００１１】
このように、横型パワーＭＯＳＦＥＴ１００，１０１のいずれにおいても、電界の集中が緩和されている。しかしながら、その程度は充分ではなく、依然として、耐圧ＢＶｄｓｓが低下することがあった。また、増幅素子のオン抵抗を小さくするためには、ドレイン拡散層の不純物濃度を高くすることが考えられる。しかしながら、ドレイン拡散層の不純物濃度を高くすると、逆に耐圧ＢＶｄｓｓが確保できず、さらにセット電流の経時的な変化の抑制を図ることができない。
【００１２】
したがって、耐圧ＢＶｄｓｓが確保され、さらにセット電流の経時的な変化が抑制されるとともに、増幅素子のオン抵抗が小さいフィールドプレート電極を有する電界効果トランジスタが求められていた。
【課題を解決するための手段】
【００１３】
本発明によれば、半導体基板上に離間して形成されたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極との間に配置されたゲート電極と、
を備え、
前記ゲート電極と前記ドレイン電極との間の領域において、前記半導体基板の上部に絶縁膜を介してフィールドプレート電極が設けられ、
前記半導体基板の表面は平坦であり、前記半導体基板と前記フィールドプレート電極との距離が、前記ゲート電極から前記ドレイン電極に向かうに従って増大するように構成されている電界効果トランジスタが提供される。
この電界効果トランジスタによれば、耐圧ＢＶｄｓｓが確保され、さらにセット電流の経時的な変化が抑制されるとともに、増幅素子のオン抵抗が低減される。
本発明において、半導体基板の表面が「平坦」であるとは、本発明の効果を損なわない範囲で、半導体基板の表面に凹凸を有していてもよい形状を意味する。
【発明の効果】
【００１４】
本発明によれば、フィールドプレート電極は、前記ゲート電極から前記ドレイン電極に向かうに従い前記半導体基板から離間する距離が増大するように設けられている。これにより、増幅素子のオン抵抗が低減されるとともに、耐圧ＢＶｄｓｓが確保され、さらにセット電流の経時的な変化が抑制された電界効果トランジスタを提供することができる。したがって、高周波電力増幅器の増幅素子として、長期信頼性に優れる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について、図面を用いて説明する。すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
図１は、本発明に係る電界効果トランジスタの第１の実施形態、すなわち高周波電力増幅用横型ＭＯＳＦＥＴ（以下、単に「横型パワーＭＯＳＦＥＴ」）を示す概略断面図である。
【００１７】
図１に示すように、横型パワーＭＯＳＦＥＴ１は、シリコンからなる半導体基板２上に離間して形成されたソース電極３０およびドレイン電極２９と、ソース電極３０とドレイン電極２９との間に配置されたゲート電極２２と、を備え、ゲート電極２２とドレイン電極２９との間の領域において、半導体基板２の上部に絶縁膜２１を介して第１のフィールドプレート電極２４および第２のフィールドプレート電極２６が形成されている。
【００１８】
半導体基板２は、Ｐ＋支持基板１０と、Ｐ＋支持基板１０上に形成されたＰ型エピタキシャル層１２と、からなる。Ｐ型エピタキシャル層１２には、Ｐ＋ソース埋込層１３、Ｎ＋ソース拡散層１４、Ｐチャネル拡散層１６、Ｎ−ドレイン拡散層１８が形成されている。また、Ｐ型エピタキシャル層１２には、Ｎ＋コンタクト１７，１９、Ｐ＋コンタクト１５が形成されている。このような半導体基板２の表面は、平坦である。
【００１９】
Ｎ＋コンタクト１７上にドレイン電極２９が接続され、Ｎ＋コンタクト１９およびＰ＋コンタクト１５上にソース電極３０が接続されている。ソース電極３０は、さらに後述する第１のＦＰ電極２４および第２のＦＰ電極２６にも接続されている。半導体基板２上にはゲート絶縁膜２０が形成され、さらにその上には、ゲート電極２２が設けられている。ゲート絶縁膜２０とゲート電極２２とを覆うように、第１の絶縁膜２１が形成されている。第１の絶縁膜２１上には第１のＦＰ電極２４が形成されている。さらに、第１のＦＰ電極２４と第１の絶縁膜２１とを覆うように第２の絶縁膜２３が形成されており、この第２の絶縁膜２３上には、第２のＦＰ電極２６が形成されている。第１のＦＰ電極２４および第２のＦＰ電極２６は、Ｎ−ドレイン拡散層１８の上部に配置されている。
【００２０】
第１のＦＰ電極２４および第２のＦＰ電極２６は、ゲート電極２２からドレイン電極２９に向かうに従い、半導体基板２との距離が増大するように配置される。つまり、第１のＦＰ電極２４および第２のＦＰ電極２６は、図１に示すように、ドレイン電極側に位置する下端部２４ａ，２６ａを結んだ線が、ドレイン電極２９側に向かって上方向に傾斜するように配置される。このような位置に、第１のＦＰ電極２４および第２のＦＰ電極２６を設けることにより、Ｎ−ドレイン拡散層１８内のゲート端領域３１のみに電界が集中することを抑制することができる。
【００２１】
このような効果を、図２を参照してさらに説明する。
【００２２】
図２は、Ｎ−ドレイン拡散層１８における、電界強度を示すグラフである。図２において、図１に示す横型パワーＭＯＳＦＥＴ１のＡ−Ａ'方向における電界強度と、図１１に記載の横型パワーＭＯＳＦＥＴ１００のＤ−Ｄ'方向における電界強度と、を比較している。なお、Ｎ−ドレイン拡散層の不純物濃度は同一である。
【００２３】
図２に示すように、本実施形態の横型パワーＭＯＳＦＥＴ１の電界強度は、Ｎ−ドレイン拡散層１８において、ゲート端領域３１、第１ＦＰ端領域３２、および第２ＦＰ端領域３４の３つの領域に分散されている。このように分散されることにより、ゲート端領域３１と第２ＦＰ端領域３４の電界強度が従来の横型パワーＭＯＳＦＥＴ１００に比べて低減されている。
【００２４】
したがって、同一ドレイン濃度において、本実施形態の横型パワーＭＯＳＦＥＴ１は、ホットキャリヤ発生によるセット電流の経時的な変化が低減され、耐圧ＢＶｄｓｓが向上する効果が得られる。さらに、従来と同じ電界強度までドレイン濃度を高く設定することが可能となるため、従来よりオン抵抗を小さくすることができる。
【００２５】
また、図１３に記載の横型パワーＭＯＳＦＥＴ１０１は、本実施形態の横型パワーＭＯＳＦＥＴ１と比較して、所望の電界強度となるようにＦＰ電極を形成することが困難である。そのため、電界強度がＦＰ端領域１２６に集中する傾向がある。これにより、本実施形態の横型パワーＭＯＳＦＥＴ１は、横型パワーＭＯＳＦＥＴ１０１と比較して、上記と同様な効果を得ることができる。
【００２６】
第１のＦＰ電極２４の下端部２４ａ、および第２のＦＰ電極２６の下端部２６ａを結んだ線は、半導体基板２に対し、５〜２５度程度、好ましくは１０〜２０度程度傾斜するように構成することができる。第１のＦＰ電極２４と、第２のＦＰ電極２６との傾斜角度が５度未満であると、第２ＦＰ端領域３４に電界が集中し、一方、傾斜角度が２５度を超えると、第１ＦＰ端領域３２に電界が集中する傾向がある。これに対し、上記角度で第１のＦＰ電極２４および第２のＦＰ電極２６を設ければ、電界強度がバランスよく分散される。したがって、耐圧ＢＶｄｓｓが確保され、さらにセット電流の経時的な変化が抑制されるとともに、増幅素子のオン抵抗が小さい電界効果トランジスタを提供することができる。
【００２７】
第１のＦＰ電極２４および第２のＦＰ電極２６が、このような傾斜角度を有する構造とするためには、具体的には、第１のＦＰ電極２４および第２のＦＰ電極２６の形成位置、さらに第１の絶縁膜２１および第２の絶縁膜２３の膜厚を適宜調節することにより行う。
【００２８】
次に、第２の実施形態に係る電界効果トランジスタを説明する。図３に、第２実施形態の電界効果トランジスタの概略断面図を示す。
【００２９】
図３に示すように、横型パワーＭＯＳＦＥＴ１は、さらに第３のＦＰ電極２８が設けられている。この第３のＦＰ電極２８は、第２の絶縁膜２３と第２のＦＰ電極２６とを覆うように形成された第３の絶縁膜２５上に設けられている。この第３のＦＰ電極２８は、ソース電極３０と電気的に接続されている。なお、半導体基板２の表面は、平坦となるように構成されている。
【００３０】
第１のＦＰ電極２４，第２のＦＰ電極２６および第３のＦＰ電極２８は、ゲート電極２２からドレイン電極２９に向かうに従い、半導体基板２から離間する距離が増大するように配置される。つまり、第１のＦＰ電極２４，第２のＦＰ電極２６および第３のＦＰ電極２８は、図３に示すように、ドレイン電極側に位置する下端部２４ａ，２６ａ，２８ａを結んだ線が、ドレイン電極側に向かって上方向に傾斜するように設けられている。
【００３１】
このような位置に、第１のＦＰ電極２４、第２のＦＰ電極２６および第３のＦＰ電極２８を設けることにより、Ｎ−ドレイン拡散層１８内のゲート端領域３１のみに電界が集中することを抑制することができる。つまり、後述するように、Ｎ−ドレイン拡散層１８内においては、ゲート端領域３１だけでなく、第１，第２および第３ＦＰ電極の下端部（２４ａ，２６ａ，２８ａ）の直下に位置する領域（３２，３４，３６）に、電界が集中することにより電界が分散されるためである。
【００３２】
したがって、耐圧ＢＶｄｓｓが確保され、さらにセット電流の経時的な変化が抑制される。このような効果は、図３に示すように、ドレイン電極側に位置する下端部２４ａ，２６ａ，２８ａを結んだ線が一直線状となるようにＦＰ電極を設けると、領域（３２，３４，３６）への電界強度が効率的に分散されるため、特に顕著となる。
【００３３】
このような効果を、図４，５を参照してさらに説明する。
図４は、Ｎ−ドレイン拡散層１８における、電界強度を示すグラフである。図３に示す横型パワーＭＯＳＦＥＴ１のＢ−Ｂ'方向における電界強度と、図１１に記載の横型パワーＭＯＳＦＥＴのＤ−Ｄ'方向における電界強度と、を比較している。なお、Ｎ−ドレイン拡散層の不純物濃度は同一である。
【００３４】
図４に示すように、電界強度は、Ｎ−ドレイン拡散層１８において、ゲート端領域３１、第１ＦＰ端領域３２、第２ＦＰ端領域３４、および第３ＦＰ端領域３６の４つの領域に分散されている。そのため、電界強度が従来の横型パワーＭＯＳＦＥＴ１００に比べて低減されている。
【００３５】
一方、図５においては、図３に示す横型パワーＭＯＳＦＥＴ４のＢ−Ｂ'方向における電界強度と、図１３に記載の横型パワーＭＯＳＦＥＴ１０１のＥ−Ｅ'方向およびＦ−Ｆ'方向における電界強度と、を比較している。なお、Ｎ−ドレイン拡散層１８の不純物濃度は同一である。
【００３６】
図５に示すように、従来の横型パワーＭＯＳＦＥＴ１０１においては、フィールド絶縁膜端領域１２５、およびＦＰ端領域１２６に電界強度のピークが存在する。一方、本実施形態の横型パワーＭＯＳＦＥＴ１の電界強度は、４つの領域に略均一に分散され、最大電界強度が横型パワーＭＯＳＦＥＴ１０１よりも低い。このように分散されることにより、電界強度が従来の横型パワーＭＯＳＦＥＴ１０１に比べて低減されている。
このように電界強度が分散されることにより、従来のように、電界強度が際立って集中する領域がないため、ホットキャリヤ発生によるセット電流の経時的な変化が低減し、耐圧ＢＶｄｓｓが向上する効果が得られる。さらに、従来と同じ電界強度までドレイン濃度を高く設定することが可能となるため、従来よりオン抵抗を低減することができる。
【００３７】
第１のＦＰ電極２４の下端部２４ａ、第２のＦＰ電極２６の下端部２６ａ、および第３のＦＰ電極２８の下端部２８ａを結んだ線は、半導体基板２に対し、５〜２５度程度、好ましくは１０〜２０度程度傾斜するように構成することができる。
【００３８】
この線の傾斜角度が５度未満であると、第３ＦＰ端領域３６に電界が集中し、一方、傾斜角度が２５度を超えると、第１ＦＰ端領域３２に電界が集中する傾向がある。これに対し、本願のように上記角度で第１のＦＰ電極２４、第２のＦＰ電極２６、および第３のＦＰ電極２８を設ければ、電界強度がバランスよく分散される。したがって、耐圧ＢＶｄｓｓが確保され、さらにセット電流の経時的な変化が抑制されるとともに、増幅素子のオン抵抗が小さい電界効果トランジスタを提供することができる。
【００３９】
第１のＦＰ電極２４、第２のＦＰ電極２６、および第３のＦＰ電極２８が、このような傾斜角度を有する構造とするためには、上述した第１の実施態様の形成方法と同様に行うことができる。
【００４０】
なお、第１，第２の実施形態においては、２つまたは３つのＦＰ電極が設けられた例によって説明したが、設計上可能な範囲でさらにＦＰ電極を形成してもよい。
【００４１】
次に、第３の実施形態に係る電界効果トランジスタを説明する。図６に、第３の実施形態における電界効果トランジスタの概略断面図を示す。
【００４２】
図６に示すように、横型パワーＭＯＳＦＥＴ１において、半導体基板２の表面は、平坦となるように構成されている。ゲート電極２２とゲート絶縁膜２０を覆うように形成された第１の絶縁膜２１上に、シリコン窒化膜等からなる第２の絶縁膜４０が形成されている。第２の絶縁膜４０上には、ドレイン電極２９側に第３の絶縁膜４１が設けられ、この第３の絶縁膜４１はゲート電極２２からドレイン電極２９に向かって上方向に傾斜している斜面４１ａを有する。
【００４３】
この斜面４１ａは、湾曲部や、凹凸部を有する形状であってもよい。ＦＰ電極３８は、ゲート電極２２とドレイン電極２９との間の領域において、第２の絶縁膜４０上と、第３の絶縁膜４１の斜面４１ａ上とに亘って形成されている。したがって、ＦＰ電極３８の下面３８ａの一部は、ドレイン電極２９に向かって上方向に傾斜しており、斜面４１ａの形成角度と略同一の角度に形成される。ここで、斜面４１ａの形成角度とは、半導体基板２との角度を意味し、斜面上に湾曲部や凹凸部を有しており直線状でない場合には、その斜面の平均線と半導体基板２との角度を意味する。また、このＦＰ電極３８は、ソース電極３０と電気的に接続されている。このような、ＦＰ電極３８の製造方法については後述する。
【００４４】
半導体基板２と、ＦＰ電極３８の下面３８ａとの距離は、ゲート電極２２からドレイン電極２９に向かうに従い増大する。つまり、ＦＰ電極３８の下面３８ａは、図６に示すように、ドレイン電極２９側に向かって上方向に傾斜する。このような位置に、ＦＰ電極３８の下面３８ａが位置することにより、Ｎ−ドレイン拡散層１８内のゲート端領域３１のみに電界が集中することを抑制することができる。つまり、電界強度を均一に分散させることができるため、耐圧ＢＶｄｓｓが確保され、さらにセット電流の経時的な変化が抑制されるとともに、長期信頼性に優れることになる。
【００４５】
従来の横型パワーＭＯＳＦＥＴにおいても、ＦＰ電極の下面の一部が、ドレイン電極に向かって上方向に傾斜する態様を認めることができる。しかしながら、従来の横型パワーＭＯＳＦＥＴは、その設計過程において、偶発的にＦＰ電極の下面が傾斜しているにとどまる。これに対し、横型パワーＭＯＳＦＥＴ１においては、ＦＰ電極３８は、ゲート電極２２とドレイン電極２９との間の領域において、第２の絶縁膜４０上と、角度の調整された斜面４１ａ上とに亘って形成されている。したがって、ＦＰ電極３８は、第２の絶縁膜４０上に形成された面により、ゲート端領域３１の電界集中を緩和し、さらに斜面４１ａ上に形成されたＦＰ電極３８の下面３８ａ全面により、電界集中を効率的に分散させることができる。さらに、電界強度を均一に分散させることができるため、耐圧ＢＶｄｓｓが確保され、さらにセット電流の経時的な変化が抑制されるとともに、長期信頼性に優れることになる。
【００４６】
このような効果を、図７，８を参照してさらに説明する。
図７は、Ｎ−ドレイン拡散層１８における、電界強度を示すグラフである。図６に示す横型パワーＭＯＳＦＥＴ１のＣ−Ｃ'方向における電界強度と、図１１に記載の横型パワーＭＯＳＦＥＴ１００のＤ−Ｄ'方向における電界強度と、を比較している。なお、ＦＰ電極３８の下面３８ａの傾斜角度を約１５度とした例により示す。さらに、Ｎ−ドレイン拡散層の不純物濃度は同一である。
【００４７】
図７に示すように、本実施形態の横型パワーＭＯＳＦＥＴ１の電界強度は、ドレイン拡散層１８において、ゲート端領域３１、およびＦＰ電極３８の下面３８ａの直下に位置し、下面３８ａの面積に対応する領域（以下、ＦＰ下面領域）４２に分散されている。ＦＰ下面領域４２は、下面３８ａの面積に対応するため広く、従来構造に比べて電界強度がさらに均一に分散される。
【００４８】
一方、図８においては、図６に示す横型パワーＭＯＳＦＥＴ１のＣ−Ｃ'方向における電界強度と、図１３に記載の横型パワーＭＯＳＦＥＴ１０１のＥ−Ｅ'方向およびＦ−Ｆ'方向における電界強度と、を比較している。なお、Ｎ−ドレイン拡散層の不純物濃度は同一である。
【００４９】
図８に示すように、横型パワーＭＯＳＦＥＴ１０１においては、フィールド絶縁膜端１２５、およびＦＰ端１２６に電界強度のピークが存在する。一方、本実施形態の横型パワーＭＯＳＦＥＴ１の電界強度はさらに均一に分散され、最大電界強度が横型パワーＭＯＳＦＥＴ１０１よりも低い。このように分散されることにより、電界強度が従来の横型パワーＭＯＳＦＥＴ１０１に比べて低減されている。
【００５０】
特許文献３（図１３）に記載の横型パワーＭＯＳＦＥＴ１０１においても、ＦＰ電極１１８がドレイン電極１２０側に行くにしたがい、上方に傾斜している。しかしながら、ＦＰ電極１１８の直下において、半導体基板の表面は平坦ではなく凹部が形成されているため、電界強度のコントロールが困難であると考えられる。そのため、いずれかの端部に電界が集中する場合があった。
【００５１】
これに対し、本実施形態の横型パワーＭＯＳＦＥＴ１によれば、同一ドレイン濃度において、ホットキャリヤ発生によるセット電流の経時的な変化が低減し、耐圧ＢＶｄｓｓが向上する効果が得られる。さらに、従来と同じ電界強度までドレイン濃度を高く設定することが可能となるため、従来よりオン抵抗を低減することができる。
【００５２】
このような効果を、図９を参照してさらに説明する。図９は、ＦＰ電極３８の下面３８ａの傾斜角度を約８度、約１５度、約２２度とした例である。図９に示すように、ＦＰ電極３８の下面３８ａの傾斜角度が小さくなると、ＦＰ下面領域４２において、ドレイン電極２９方向に電界が集中する傾向がある。一方、ＦＰ電極３８の下面３８ａの傾斜角度が大きくなると、ゲート電極２２方向に電界が集中する傾向がある。したがって、ＦＰ電極３８の下面３８ａの傾斜角度は、５〜２５度程度、好ましくは１０〜２０度程度とすることができる。
【００５３】
このような下面３８ａが傾斜したＦＰ電極３８は、以下のように形成することができる。なお、半導体基板２の上部におけるＦＰ電極３８の形成方法を説明し、他の部分については適宜説明を省略する。
【００５４】
まず、図１０（ａ）に示すように、半導体基板２の上部に、ゲート絶縁膜２０と、ゲート絶縁膜２０上にゲート電極２２とを形成し、さらに第１の絶縁膜２１と第２の絶縁膜４０とを順に積層する。第２の絶縁膜４０は、シリコン窒化膜等からなり、後述するエッチング工程におけるストッパーとなる。
【００５５】
次いで、図１０（ｂ）に示すように、第２の絶縁膜４０上に第３の絶縁膜４１を形成するとともに、第３の絶縁膜４１にイオン注入を行う。このイオン注入は、Ａｓなどが用いられる。これにより、第３の絶縁膜のエッチングレートが早くなる。また、不純物は、第３の絶縁膜の深さ方向に濃度が薄くなるように注入される。つまり、第３の絶縁膜４１は、表面ほど不純物の濃度が高く、エッチングされる速度が速い。このように、濃度勾配を設けることにより、後述するエッチング工程において斜面の形成角度を調整することができる。斜面の形成角度を調整するには、イオン注入のエネルギーと不純物量、及び後述するエッチング条件をコントロールすることにより行う。
【００５６】
図１０（ｃ）に示すように、イオン注入された第３の絶縁膜４１上に、レジスト膜を形成するとともにパターニングを行う。これにより、ゲート電極２２とドレイン電極２９が設けられる位置との間にパターニングされたレジスト膜４６を形成する。
【００５７】
さらに、エッチング工程により、レジスト膜４６の直下に位置する第３の絶縁膜４１をサイドエッチングし、第３の絶縁膜４１に斜面４１ａを形成する。エッチング方式としては、ウェットエッチング、ドライエッチングのいずれも用いることができる。ウェットエッチングの場合は、薬液濃度や時間といったエッチング条件を変更し、一方、ドライエッチングの場合は、ガス組成や流量といったエッチング条件を変更することができる。これにより、サイドエッチ量が変わり、上記斜面の形成角度を変更することができる。
【００５８】
次いで、レジスト膜４６を除去した後、多結晶シリコン層等を形成し、さらに、所定の形状となるようにパターニングを行う。これにより、図１０（ｄ）に示すように、第２の絶縁膜４０と、第３の絶縁膜４１に形成された斜面４１ａとに亘って、フィールドプレート電極を形成することができる。
【００５９】
以上、図面を参照して本実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００６０】
例えば、本実施形態においては、Ｎチャネル型の横型パワーＭＯＳＦＥＴについて説明したが、Ｐチャネル型の横型パワーＭＯＳＦＥＴについても、不純物の導電型を逆にすることで同様に説明することができる。さらに、横型パワーＭＯＳＦＥＴ以外のＭＯＳＦＥＴに適用することもでき、シリコン以外の半導体基板に適用することもできる。
【図面の簡単な説明】
【００６１】
【図１】図１は、本発明に係る電界効果トランジスタの第１の実施形態を示す概略断面図である。
【図２】図２は、Ｎ−ドレイン拡散層における、電界強度を比較するグラフである。
【図３】図３は、本発明に係る電界効果トランジスタの第２の実施形態を示す概略断面図である。
【図４】図４は、Ｎ−ドレイン拡散層における、電界強度を比較するグラフである。
【図５】図５は、Ｎ−ドレイン拡散層における、電界強度を比較するグラフである。
【図６】図６は、本発明に係る電界効果トランジスタの第３の実施形態を示す概略断面図である。
【図７】図７は、Ｎ−ドレイン拡散層における、電界強度を比較するグラフである。
【図８】図８は、Ｎ−ドレイン拡散層における、電界強度を比較するグラフである。
【図９】図９は、ＦＰ電極の下面における、傾斜角度の違いによる電界強度を比較するグラフである。
【図１０】図１０は、ＦＰ電極の形成工程を示す概略断面図である。
【図１１】図１１は、従来の電界効果トランジスタを示す概略断面図である。
【図１２】図１２は、Ｎ−ドレイン拡散層における、電界強度を示すグラフである。
【図１３】図１３は、従来の電界効果トランジスタを示す概略断面図である。
【図１４】図１４は、Ｎ−ドレイン拡散層における、電界強度を示すグラフである。
【符号の説明】
【００６２】
１            横型パワーＭＯＳＦＥＴ
２            半導体基板
１０          Ｐ＋支持基板
１２          Ｐ型エピタキシャル層
１３          Ｐ＋ソース埋込層
１４          Ｎ＋ソース拡散層
１５          Ｐ＋コンタクト
１６          Ｐチャネル拡散層
１８          Ｎ−ドレイン拡散層
１７，１９    Ｎ＋コンタクト
２０          ゲート絶縁膜
２２          ゲート電極
２１          第１の絶縁膜
２２          ゲート電極
２３          第２の絶縁膜
２４          第１のフィールドプレート電極
２５          第３の絶縁膜
２６          第２のフィールドプレート電極
２８          第３のフィールドプレート電極
２４ａ，２６ａ，２８ａ  下端部
２９          ドレイン電極
３０          ソース電極
３１          ゲート端領域
３２          第１ＦＰ端領域
３４          第２ＦＰ端領域
３６          第３ＦＰ端領域
３８          ＦＰ電極
３８ａ        下面
４０          第２の絶縁膜
４１          第３の絶縁膜
４１ａ        斜面
４２          ＦＰ下面領域
４６          レジスト膜
１００，１０１        横型パワーＭＯＳＦＥＴ
１０２        Ｐ＋基板
１０４        Ｐ−型エピタキシャル層
１０６        Ｐ＋埋込拡散層
１０８        Ｎ＋ソース拡散層
１１０        Ｐチャネル層
１１２        Ｎ−ドレイン拡散層
１１４        ゲート絶縁膜
１１５        絶縁膜
１１６        ゲート電極
１１６ａ      ゲート電極下端部
１１８        ＦＰ電極
１１８ａ      ＦＰ電極下端部
１２０        ドレイン電極
１２２        ソース電極
１２４        ゲート端領域
１２５        フィールド絶縁膜端領域
１２６        ＦＰ端領域
１２８        フィールド絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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