(57)【要約】【課題】  外部からモニタリングされる危険性のあるチップ間のデータ通信の秘匿性を向上する。【解決手段】  チップ外部へ出力する信号に対して所定のビットに乱数値のダミービットを挿入し、この信号を入力するチップ側では最初にダミービットを分離除去してから信号処理を行なう。この際ダミービットを挿入するビット位置情報を送受信側双方であらかじめ共有するか、送信側でデータに付随するヘッダ等に入れることにより受信側で認識する。【選択図】  図１
2006246166.tif 000002
【特許請求の範囲】
【請求項１】
複数の信号処理チップを含む信号処理装置において
前記複数の信号処理チップの出力信号をストレージデバイスに蓄積するときは前記信号を出力する信号処理チップで暗号化処理を行ない、
前記複数の信号処理チップの出力信号がストレージデバイスを介さずに別の信号処理を行なうときには前記ストレージデバイスを介さずに別の信号処理を行なう信号を出力する信号処理チップで信号にダミービットを挿入し、前記複数の信号処理チップのうち、前記ストレージデバイスを介さずに別の信号処理を行なう信号を入力する信号処理チップで前記ダミービットを挿入した信号からダミービットを除去することを特徴とする信号処理装置。
【請求項２】
複数の信号処理チップを含む信号処理装置において
前記複数の信号処理チップの出力信号のうち少なくとも一つの信号処理チップの出力信号にはヘッダ情報としてダミービット数、ダミービット挿入位置が付加されており、前記ヘッダ情報が付加された信号を入力する少なくとも一つの前記複数の信号処理チップは前記出力信号に付加されたヘッダ情報に従って前記出力信号よりダミービットを除去することを特徴とする信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号処理装置に関するものである。
【背景技術】
【０００２】
近年、暗号化技術の進展に伴い、ＡＥＳなどの暗号化モジュールが広く使われるようになってきた。特に盗聴の恐れのあるハードディスクやメモリ上のデータは暗号化が必須となってきており、また改竄されていないかの認証にも暗号技術が用いられていた。
【０００３】
図６は暗号技術が用いられているシステムのブロック図を示したものであり、同図において２１は所望のデータ処理を行なった後、その処理結果を出力するデータ処理チップ、２２は所望のデータ処理を行なった後、データ処理出力を暗号化し、出力するためのデータ処理チップ、１０２はチップ１の１６ビット入力信号、４は１６ビットの信号１０２に対して所定のデータ処理を行ない、３２ビットの信号を出力するデータ処理ブロック、１０３はデータ処理ブロック４の３２ビット出力信号、７は３２ビットの信号１０３に対して所定のデータ処理を行ない、１２８ビットの信号を出力するデータ処理ブロック、１０６はデータ処理ブロック７の１２８ビット出力信号、８は１２８ビットの信号１０６に対して暗号化処理を行なう暗号化処理ブロック、５１は暗号化データをメモリ５４に書き込むためのＤＭＡコントローラ、５２はメモリへのデータ書き込み、メモリからのデータ読み出しを制御するＣＰＵ、５３は暗号化データを一時蓄えておくためのメモリ、１５０はＤＭＡコントローラ５１、ＣＰＵ５２、メモリ５３等が接続されているバスである。
【０００４】
上記構成においてチップ２１に１６ビットの信号１０２が入力し、データ処理ブロック４において所定の処理を行なった後、チップ２１の外部に３２ビットの出力信号１０３を出力する。次に３２ビットの信号１０３はデータ処理ブロック７において所定の処理を行なった後、３２ビットの出力信号１０６を暗号化ブロック８に出力する。
【０００５】
暗号化ブロック８では３２ビットの信号１０６を４つまとめて１２８ビットデータとし、１２８ビットの信号に対してＡＥＳで定められた一連の処理を行ない、１２８ビットの暗号化された信号１０７を出力する。暗号化された信号１０７はＣＰＵ５２により制御されるＤＭＡコントローラ５１を介してメモリ５３に書き込まれる。
【０００６】
このようにHDDやメモリに書き込むデータに関しては暗号化ブロックにより暗号化することにより盗聴の恐れのあるHDDやメモリ上のデータが事実上解読が不可能になっていた。
【０００７】
一方、システム上の様々な処理回路中の信号は上記のハードディスクやメモリ等のストレージ・デバイスに比べると比較的安全であるため、生の信号をそのまま扱っていた。
【０００８】
又、従来例としては、例えば特許文献１をあげることが出来る。
【特許文献１】特開２００１−１９４９９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら上記従来例ではハードディスクやメモリ上でのデータは暗号化されているもののシステムの配線上では平文をそのまま通信しており、外部からデータを読み取られる危険性があった。特に半導体チップ間の通信データは外部に露出しており、チップ内の配線上を流れるデータに比べると盗聴の危険性があった。
【００１０】
一方、チップ間のデータ通信を全て暗号化しようとすると各チップの出力段に全て暗号化モジュールを入れる必要があり、また、必然的に受信側のチップの入力段には全て復号化モジュールを入れる必要があった。ＡＥＳなどの暗号化モジュールは回路規模が大きいため、各チップに暗号化モジュールが必要になると全体としてかなりのハードウエア規模増加につながってしまい問題となっていた。
【課題を解決するための手段】
【００１１】
本発明では上記問題点に鑑み、チップ間のデータ通信の際にデータに所定のビット数の乱数を挿入することにより、データ通信の秘匿性を向上させるものである。
【００１２】
また、ヘッダ情報により乱数の混合率を変化させることにより、適応的に所望の割合で正味のデータに乱数を混合することができるようにしたものである。
【発明の効果】
【００１３】
以上詳細に説明したように複数の半導体チップ間で信号の受け渡しをする際にダミービットを付加し、ダミービットに乱数データを挿入することによりチップ間のデータ通信の秘匿性が向上した。
【発明を実施するための最良の形態】
【００１４】
（第1の実施例）
図１は本発明の特徴を最もよく表す図であり、同図において１はダミービットを含んだ入力信号からダミービットを除去し、所望のデータ処理を行なった後、ダミービットを挿入して出力するチップ、２はダミービットを含んだ入力信号からダミービットを除去し、所望のデータ処理、暗号化処理を行なった後、暗号化された信号を出力するチップ、１０１はチップ１の２４ビット入力信号、３は入力信号１０１からダミービットを分離し、真のビットを取り出すためのダミービット分離ブロック、９は２４ビットの入力信号１がどのようなビット配列で真のビットとダミービットを合成しているかを示す合成パターンを出力するための合成パターン生成ブロック、１０８はダミービット分離ブロック３でダミービットを分離するための合成パターン信号、１０２はダミービット分離ブロック３でダミービットを分離除去し、真のデータを構成するビットのみをとり出した１６ビットの信号、４は１６ビットの信号１０２に対して所定のデータ処理を行ない、３２ビットの信号を出力するデータ処理ブロック、１０３はデータ処理ブロック４の３２ビット出力信号、５は３２ビットの信号に所定のビット数のダミービットを挿入し６４ビットの信号を出力するダミービット合成ブロック、１０９はダミービット合成ブロック５でダミービットを合成するための合成パターン信号、１０は３２ビットの乱数を生成するための乱数生成ブロック、１１０は乱数生成ブロック１０で生成され、ダミービット合成ブロック５でダミービットに挿入するための３２ビットの乱数信号、１０４はダミービット合成ブロック５で３２ビットの入力信号に３２ビットのダミービットを挿入した６４ビットの信号、６は信号１０４から３２ビットのダミービットを分離し、真のビットのみを取り出すためのダミービット分離ブロック、１１は６４ビットの信号１０４がどのようなビット配列で真のビットとダミービットを合成しているかを示す合成パターンを出力するための合成パターン生成ブロック、１１１はダミービット分離ブロック６でダミービットを分離するための合成パターン信号、１０５はダミービット分離ブロック５で３２ビットのダミービットを分離除去し、真のデータを構成するビットのみをとり出した３２ビットの信号、７は３２ビットの信号１０５に対して所定のデータ処理を行ない、１２８ビットの信号を出力するデータ処理ブロック、１０６はデータ処理ブロック７の１２８ビット出力信号、８は１２８ビットの信号１０６に対して暗号化処理を行なう暗号化処理ブロックである。また、他の構成要素は従来技術と同一のものである。
【００１５】
上記構成における信号処理を順を追って説明する。
【００１６】
まず、チップ１に２４ビットの信号１０１が入力する。この信号１０１は所定の合成パターンにより１６ビットの真のビットデータと８ビットのダミービットが合成されたものであり、この信号１０１を生成したチップの出力段で合成されている。チップ１に入力した信号１０１は最初にダミービット分離ブロック３に入力する。一方合成パターン生成ブロック９では設定に従ってダミービット分離ブロック３の処理用に合成パターン信号１０８を生成し、ダミービット分離ブロック３へ供給する。この合成パターン信号１０８は図４に示すように２４ビット分の信号でありMSBからLSBまで各ビットに真のデータが挿入されているか、ダミーデータが挿入されているかを示している。そして１の場合は真のデータを、０の場合はダミーデータが挿入されている。このようなダミービットが含まれた信号１０１のビット配置を示した図が図５である。
【００１７】
ダミービット分離ブロック３ではこの合成パターン信号１０８に従って２４ビットの合成データ１０１を１６ビットの真のデータと８ビットのダミーデータに分離し、１６ビットの真のデータのみを出力する。この分離された真のデータが１６ビットの出力信号１０２である。このとき合成パターン信号１０８はあらかじめ設定された通りのパターンであるが、チップ１に入力した信号を合成した合成パターンと同一である必要がある。
【００１８】
１６ビットの信号１０２はデータ処理ブロック４において所定の処理を行なった後、３２ビットの出力信号１０３をダミービット合成ブロック５に出力する。合成パターン生成ブロック９では設定に従ってダミービット合成ブロック５の処理用に合成パターン信号１０９を生成し、ダミービット合成ブロック５へ供給する。
【００１９】
図２はこの合成パターン信号１０９をビット単位で示した図である。合成パターン信号１０９は６４ビット分の信号でMSBからLSBまで各ビットに真のデータを挿入するか、ダミーデータを挿入するかを示しており、１の場合は真のデータを、０の場合はダミーデータを挿入することを示している。
【００２０】
乱数生成ブロック１０では３２ビットの乱数データを生成しており、生成された乱数データ１１０はダミービット合成ブロック５へ供給される。ダミービット合成ブロック５ではデータ処理ブロック４の３２ビットの出力信号１０３と乱数生成ブロック１０から供給される３２ビットの乱数データ１１０から合成パターン生成ブロック９から供給される合成パターン信号１０９に従って１ビット単位で真のデータとして信号１０３か、ダミーデータとして乱数データ１１０かどちらかを選択し、連結することによって６４ビットの合成データ１０４を生成し、チップ１の外部へ出力している。
【００２１】
図３はこのようにして生成された合成データ１０４を示しており、同図において白の部分は真のデータとして信号１０３が、黒の部分はダミーデータとして乱数データ１１０が挿入されている。
【００２２】
次に６４ビットの合成データ１０４はチップ２に入力し、ダミービット分離ブロック６に入力する。一方、合成パターン生成ブロック１１では設定に従ってダミービット分離ブロック６の処理用に合成パターン信号１１１を生成し、ダミービット分離ブロック６へ供給する。この合成パターン信号１１１は図２に示された合成パターン信号１０９と同一のパターンを示す信号である。ダミービット分離ブロック６ではこの合成パターン信号１１１に従って６４ビットの合成データ１０４を３２ビットの真のデータと３２ビットのダミーデータに分離し、３２ビットの真のデータのみを出力する。この分離された真のデータが３２ビットの出力信号１０５である。
【００２３】
なお、このとき合成パターン信号１０９及び１１１は同一のパターンを表すものでなければならないが、チップ１からチップ２に信号として渡すものではない。個々のチップで各々レジスタ設定として同一のパターンになるように設定してもよいし、公開鍵暗号方式で同一の設定になるように外部から与えてもよい。いずれにしても各チップの信号処理以前に設定されている必要がある。
【００２４】
次に３２ビットの信号１０５はデータ処理ブロック７において所定の処理を行なった後、３２ビットの出力信号１０６を暗号化ブロック８に出力する。
暗号化ブロック８では従来例で示したように暗号化処理を行い、１２８ビットの暗号化された信号１０７を出力する。
【００２５】
このようにHDDやメモリに書き込むデータに関しては暗号化ブロックにより暗号化することにより厳重に解読が不可能にし、ストレージデバイスに蓄えられることなく、チップ間を単に通過するデータに関してはダミービットを挿入して単に観測しただけでは内容がわからないようにすることにより、システムでバランスの良いセキュリティ管理ができるようになった。
【００２６】
（第２の実施例）
図７は本発明の第２の実施形態のブロック図を示したものである。同図においてチップ３１はヘッダ付き入力信号のヘッダ情報からダミービット数及びダミービットの合成パターンを特定することによりダミービットを除去し、所望のデータ処理を行なった後、ダミービットを挿入し、ダミービット数及びダミービットの合成パターンを示すヘッダ情報を付加して出力するチップ、チップ３２はヘッダ付き入力信号のヘッダ情報からダミービット数及びダミービットの合成パターンを特定することによりダミービットを除去し、所望のデータ処理、暗号化処理を行なった後、暗号化された信号を出力するチップ、１０１'は上記のダミービットに関するヘッダ情報が付加された２４ビット信号、３'は入力信号１０１'からヘッダを分離した後、更にダミービットを分離し、真のビットを取り出すためのダミービット分離ブロック、９'は入力信号１０１'のヘッダ情報からダミービット数及びダミービットの合成パターンを特定し、合成パターン信号１０８をダミービット分離ブロック３へ出力する合成パターン生成ブロック、５'は３２ビットの信号１０３に所定のビット数のダミービットを挿入し、ヘッダ情報を付加して６４ビットの信号を出力するダミービット合成ブロック、１０４'はダミービット合成ブロック５' で３２ビットの入力信号に所望のビット数のダミービットを挿入した信号、６'は信号１０４'からダミービットを分離し、真のビットのみを取り出すためのダミービット分離ブロック、１１'は信号１０４'がどのようなビット配列で真のビットとダミービットを合成しているかを示す合成パターンを出力するための合成パターン生成ブロックである。また、他の構成要素は従来技術または第1の実施例と同一のものなので説明を省略する。
【００２７】
上記構成における信号処理を順を追って説明する。
【００２８】
まず、チップ３１に２４ビットのビット幅をもつ信号１０１'が入力する。この信号１０１'は一連のデータとその付帯情報である３２ビットのヘッダから構成されており、２４ビット単位で真のデータとダミーデータが合成されていた第１の実施形態と異なっている。
【００２９】
図８は信号１０１'のヘッダの一部を示したものである。ヘッダーは全部で３２ビットあり、信号１０１'のＭＳＢから各フィールドを順に埋めていくように決まっている。同図においてオフセットビットはＭＳＢから何ビット目からそのフィールドが始まるかを示しており、ビット幅は各フィールドの占有するビット幅を示している。ここでは本発明に関連する合成パターンとダミービットの２つのフィールドについて説明する。
【００３０】
合成パターンフィールドは３ビットあり、設定されている複数の合成パターンから１つを選択するためのものである。合成パターンはダミービットと真のデータを合成した際にどの合成パターンで合成したかをヘッダ情報として付加しているので、この情報により合成パターンを特定する。
【００３１】
ダミービット数フィールドは真のデータに付加するダミービット数を示しており、数値により０ビット、８ビット、１６ビットというように付加するダミービット数を特定するためのものである。
【００３２】
図９はダミービット数が０の場合の信号１０１'の構成を示した図である。同図において２０１及び２０２aがヘッダを示している。上述したようにヘッダのビット数は３２ビットで、配線のビット幅は２４ビットであるので、図８に従って２０１のＭＳＢ側から順に各フィールドの内容をつめていき、２０２aまでで３２ビットのヘッダの内容が全て網羅される。引き続き、２０２bに最初の１６ビットのデータが、２０３aに２番目の１６ビットのデータが入り、以下同様に２０３b及び２０４aに３番目のデータ、２０４bに４番目のデータと続いていく。
【００３３】
図１０はダミービット数が８ビットの場合の信号１０１'の構成を示した図である。ダミービット数が０の時と同様に２０１及び２０２aがヘッダである。引き続き、２０２b及び２０３aに最初の２４ビットのデータが、２０３b及び２０４aに２番目の２４ビットのデータが入り、以下同様に３番目のデータ、４番目のデータと続いていく。
【００３４】
図１１はダミービット数が１６ビットの場合の信号１０１'の構成を示した図である。ダミービット数が０、８の時と同様に２０１及び２０２aがヘッダである。引き続き、２０２b及び２０３aに最初の３２ビットのデータが、２０３b及び２０４aに２番目の３２ビットのデータが入り、以下同様に３番目のデータ、４番目のデータと続いていく。
【００３５】
このようなヘッダが付いた信号１０１'が入力すると合成パターン生成ブロック９'は信号１０１'に付加されたヘッダ情報からダミービット数及び合成パターンを特定し、ダミービット分離ブロック３'に合成パターン信号１０８を出力する。ダミービット分離ブロック３'では“真のデータの１６ビット＋ダミービット数”単位で合成パターン信号１０８に従ってダミービットを分離し、真のデータ１６ビットのみを信号１０２として出力する。
【００３６】
この後、第１の実施例で示した手順で３２ビットの信号１０３が得られ、続いてダミービット合成ブロック５'ではダミービット数及び合成パターンに従って合成された信号に所定のヘッダを付加し、ヘッダ付きの合成データである信号１０４'が生成され、チップ３１からチップ３２へ出力する。
【００３７】
次にヘッダ付きの信号１０４'がチップ３２に入力する。チップ３１の入力信号と同様に合成パターン生成ブロック１１'では信号１０４'に付加されたヘッダ情報からダミービット数及び合成パターンを特定し、ダミービット分離ブロック６'に合成パターン信号１１１を出力する。ダミービット分離ブロック６'では“真のデータの３２ビット＋ダミービット数”単位で合成パターン信号１１１に従ってダミービットを分離し、真のデータ３２ビットのみを信号１０５として出力する。
【００３８】
以上説明したようにダミービットを真のデータに付加するときにヘッダ情報としてダミービット数及びダミービットの合成パターンを入れることにより、データの受け渡しをする複数チップでレジスタを書き換えたり公開鍵暗号方式で合成パターンを共有しなくてもあらかじめ複数の設定を入れておき、ヘッダ情報で一つを特定することによりダミービットのビット数、合成パターンの変更が動的に手軽に行なえるようになった。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態におけるシステムのブロック構成を示した図である。
【図２】本発明の第１の実施形態における６４ビットの合成パターンの様子を示した図である。
【図３】本発明の第１の実施形態における６４ビットの真のデータとダミーデータのビット配置の様子を示した図である。
【図４】本発明の第１の実施形態における２４ビットの合成パターンの様子を示した図である。
【図５】本発明の第１の実施形態における２４ビットの真のデータとダミーデータのビット配置の様子を示した図である。
【図６】チップ間で生データを直接送受信する従来のシステムのブロック構成を示した図である。
【図７】本発明の第２の実施形態におけるシステムのブロック構成を示した図である。
【図８】本発明の第２の実施形態において信号に付加するヘッダフォーマットの一例を示した図である。
【図９】本発明の第２の実施形態においてダミービット数が０の場合の信号の構成の一例を示した図である。
【図１０】本発明の第２の実施形態においてダミービット数が８の場合の信号の構成の一例を示した図である。
【図１１】本発明の第２の実施形態においてダミービット数が１６の場合の信号の構成の一例を示した図である。
【符号の説明】
【００４０】
１、２、２１、２２、３１、３２  信号処理を行なうチップ
３、６  ダミービット分離ブロック
５  ダミービット合成ブロック
９、１１、９'、１１'  合成パターン生成ブロック
１０  乱数生成ブロック
４、７  データ処理ブロック
８  暗号化処理ブロック
５１  ＤＭＡコントローラ
５２  ＣＰＵ
５３  メモリ
【図１】
2006246166.tif 000003
【図２】
2006246166.tif 000004
【図３】
2006246166.tif 000005
【図４】
2006246166.tif 000006
【図５】
2006246166.tif 000007
【図６】
2006246166.tif 000008
【図７】
2006246166.tif 000009
【図８】
2006246166.tif 000010
【図９】
2006246166.tif 000011
【図１０】
2006246166.tif 000012
【図１１】
2006246166.tif 000013