(57)【要約】【課題】  基板面積を削減し得る誤り訂正回路を提供する。【解決手段】  誤り訂正回路部１４ｂでは、隣接するデータビットＤ0 〜Ｄn および検査ビットＰn,0 〜Ｐn-1,n に対し、誤り訂正回路３０が構成されている。これにより、メモリ回路部から読み出されたトリミングデータのうち、例えば、データビットＤ1 がデータ化けを起こしていても、「データビットＤ0 、検査ビットＰ0,1 およびデータビットＤ1 の排他的論理和の結果（Ｅ0,1 ）」および「データビットＤ1 、検査ビットＰ1,2 およびデータビットＤ2 の排他的論理和の結果（Ｅ1,2 ）」の論理積と、データビットＤ1 と、の排他的論理和をとるので、データビットＤ1 は反転、つまりデータビットの誤りを訂正しＤout1として出力することができる。したがって、誤り訂正回路部１４ｂの回路配線を簡素化できるとともに回路基板上の配線パターンの引き回しの錯綜を防止するので、基板面積を削減できる。【選択図】  図５
2006031225.tif 000002
【特許請求の範囲】
【請求項１】
記憶されている２進化データ列のうち、少なくとも誤り訂正の対象となるデータ列の任意の２ビットにおける排他的論理和を検査データとして記憶している記憶装置に対する誤り訂正回路であって、
データビットＤ0 およびデータビットＤ1 の排他的論理和を検査ビットＰ0,1 、データビットＤ1 およびデータビットＤ2 の排他的論理和を検査ビットＰ1,2 、データビットＤ2 およびデータビットＤ0 の排他的論理和を検査ビットＰ2,0 とし、これらデータビットＤ0 、Ｄ1 、Ｄ2 および検査ビットＰ0,1 、Ｐ1,2 、Ｐ2,0 が回路基板上の配置位置関係において隣接して入力されるとき、次の論理式(1) 〜(3) に基づいてデータビットＤ0 、データビットＤ1 およびデータビットＤ2 の誤りをそれぞれ訂正し、データビットＤout0、データビットＤout1およびデータビットＤout2を出力する論理回路を備えることを特徴とする誤り訂正回路。
【数１】
2006031225.tif 000009
【請求項２】
前記誤り訂正の対象となるデータ列をｎビットとした場合、データビットＤi およびデータビットＤi+1 の排他的論理和を検査ビットＰi,i+1 としたときに、次の論理式(4) に基づいてデータビットＤi の誤りを訂正し、データビットＤoutiを出力する論理回路を備えることを特徴とする請求項１記載の誤り訂正回路。ただし、i は０からｎまでであり、i が０の場合にはi-1 をｎとし、またi がｎの場合にはi+1 を０とする。
【数２】
2006031225.tif 000010
【請求項３】
印加されるセンサ電圧に基づいて物理量を検出可能なセンサ手段と、
前記センサ電圧を調整可能に発生し得るセンサ電圧発生手段と、
半導体記憶装置から読み出された補正データに基づいて前記センサ電圧発生手段による前記センサ電圧の調整を制御するセンサ電圧調整手段と、
を備えた物理量センサ装置であって、
前記センサ電圧調整手段は、請求項１または２に記載の誤り訂正回路を備えており、前記半導体記憶装置から前記誤り訂正回路を介して前記補正データを読み出すことを特徴とする物理量センサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶されている２進化データ列のうち、少なくとも誤り訂正の対象となるデータ列の任意の２ビットにおける排他的論理和を検査データとして記憶している記憶装置に対する誤り訂正回路およびこれを備えた物理量センサ装置に関するものである。
【背景技術】
【０００２】
例えば、半導体メモリ等の記憶装置では、記憶をした情報やデータが異なったものとして読み出される、いわゆるデータ化けを生じることがあり、このような情報やデータの誤りは、その内容によっては情報処理上の不具合の原因にもなり得る。そのため、例えば、下記、特許文献１に開示されるような技術では、いわゆる多数決方式による誤り訂正回路やデータの重要度に応じた冗長構成を採る誤り訂正回路等によって、万一、データ化け等が生じた場合にもデータ内容の保証を可能にしている。
【特許文献１】特開２００２−２８８０４６号公報（第２頁〜第６頁、図３、図７および図８）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、このような開示技術によると、例えば、多数決方式による誤り訂正回路では、図８に示すように、３つのメモリに記憶された同一のデータＤ0a,Ｄ0b,Ｄ0cやデータＤ1a,Ｄ1b,Ｄ1c等を多数決判定回部１０１に入力する必要があった（特許文献１；図７に示すデータＡ１,Ａ２,Ａ３）。つまり、同一データを３重にもつ冗長構成を採る必要から、本来、必要とするデータ容量の３倍分のメモリを備えなければならず、製品コストの上昇を招くという課題がある。また、このような３倍分のメモリを実装するため、基板面積の増加を招くという課題もある。
【０００４】
また、データの重要度に応じた冗長構成を採る誤り訂正回路では、中程度の能力を持つ誤り訂正回路として一般的なパリティ訂正方式であるＳＥＣ（Single Error Collect）を用いている。この特許文献１には、ＳＥＣ判定部９２の回路構成までは開示されていないが、例えば、図９に示すような構成を採る。このため、図９に示すように、符号αに示す範囲においては、パリティを判定する際に要するEXOR（排他的論理和）同士の結線が複雑に構成されるため、誤り訂正の対象となるデータ数の増加に伴って配線パターンの複雑化が増し、配線パターンの引き回しの錯綜を招き易いという課題がある。また、符号βに示す範囲においては、バス状に横切る複数本の配線パターンを必要とするため、基板レイアウト上、占有面積の増加を招き配線面積のロスが生じ易いという課題がある。
【０００５】
さらに、多数決方式による誤り訂正回路の場合やデータの重要度に応じた冗長構成を採る誤り訂正回路の場合のいずれであっても、実装するメモリや論理ゲートあるいは配線パターンの数量が増加すると、それに伴って電子機器としての故障率の増大をも招き易くなるという課題もある。
【０００６】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、基板面積を削減し得る誤り訂正回路を提供することにある。
また、本発明の別の目的は、故障率を低減し得る誤り訂正回路を提供することにある。
さらに、本発明の別の目的は、小型軽量化および故障率の低減を可能にし得る物理量センサ装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、特許請求の範囲に記載の請求項１の手段を採用する。この手段によると、データビットＤ0 およびデータビットＤ1 の排他的論理和を検査ビットＰ0,1 、データビットＤ1 およびデータビットＤ2 の排他的論理和を検査ビットＰ1,2 、データビットＤ2 およびデータビットＤ0 の排他的論理和を検査ビットＰ2,0 とし、これらデータビットＤ0 、Ｄ1 、Ｄ2 および検査ビットＰ0,1 、Ｐ1,2 、Ｐ2,0 が回路基板上の配置位置関係において隣接して入力されるとき、次の論理式(1) 〜(3) に基づいてデータビットＤ0 、データビットＤ1 およびデータビットＤ2 の誤りをそれぞれ訂正し、データビットＤout0、データビットＤout1およびデータビットＤout2を出力する論理回路を備える。
【０００８】
【数１】
2006031225.tif 000003
【０００９】
これにより、データビットＤ1 については、論理式(2) により誤り訂正が行われる。例えば、データビットＤ1 がデータ化けを生じている場合には、同式(2) の（）内の論理演算の結果はいずれも「１」になり、同式(2) の｛｝内の論理演算の結果も「１」になるので、「１」と排他的論理和をとるデータビットＤ1 は反転、つまりデータビットの誤りが訂正されてデータビットＤout1として出力される。これに対し、データビットＤ1 がデータ化けを生じていない場合には、データビットＤ1 を訂正する必要がない。そのため、同式(2) の（）内の論理演算の結果はいずれも「０」になり、同式(2) の｛｝内の論理演算の結果も「０」になるので、「０」と排他的論理和をとるデータビットＤ1 はそのままデータビットＤout1として出力される。同様に、データビットＤ2 には論理式(3) により、またデータビットＤ1 には論理式(1) により、それぞれ誤り訂正が行われる。
【００１０】
このように３ビットのデータビットＤ0 、Ｄ1 およびＤ2 を訂正するのに、３ビットの検査ビットＰ0,1 、Ｐ1,2 、Ｐ2,0 があれば足りる。また、これらデータビットＤ0 、Ｄ1 、Ｄ2 および検査ビットＰ0,1 、Ｐ1,2 、Ｐ2,0 が回路基板上の配置位置関係において隣接して入力される。これにより、同一データを３重にもつ冗長構成の多数決方式による誤り訂正回路に比べ、必要とするデータ容量を削減することができる。また、当該３ビットのデータビットＤ0 、Ｄ1 、Ｄ2 および３ビットの検査ビットＰ0,1 、Ｐ1,2 、Ｐ2,0 を用いて誤りを訂正するので、回路配線を簡素化することができるとともに回路基板上の配線パターンの引き回しの錯綜を防止することができる。また、回路基板上の配線パターンの長さを短くできる。さらに、３ビット単位で他のデータビットとは独立して誤りを訂正し得るので、当該３ビット単位を１ブロックとした誤り訂正の対象範囲を２進化データ列の複数箇所に設定することで、当該ブロック間で２ビット以上のデータ誤りを訂正することができる。
【００１１】
特許請求の範囲に記載の請求項２の手段を採用することによって、誤り訂正の対象となるデータ列をｎビットとした場合、データビットＤi およびデータビットＤi+1 の排他的論理和を検査ビットＰi,i+1 としたときに、次の論理式(4) に基づいてデータビットＤi の誤りを訂正し、データビットＤoutiを出力する論理回路を備える（ただし、i は０からｎまでであり、i が０の場合にはi-1 をｎとし、またi がｎの場合にはi+1 を０とする。）。
【００１２】
【数２】
2006031225.tif 000004
【００１３】
これにより、データビットＤi については、論理式(4) により誤り訂正が行われる。例えば、データビットＤi がデータ化けを生じている場合には、同式(4) の（）内の論理演算の結果はいずれも「１」になり、同式(4) の｛｝内の論理演算の結果も「１」になるので、「１」と排他的論理和をとるデータビットＤi は反転、つまりデータビットの誤りが訂正されてデータビットＤoutiとして出力される。これに対し、データビットＤi がデータ化けを生じていない場合には、データビットＤi を訂正する必要がない。そのため、同式(4) の（）内の論理演算の結果はいずれも「０」になり、同式(4) の｛｝内の論理演算の結果も「０」になるので、「０」と排他的論理和をとるデータビットＤi はそのままデータビットＤoutiとして出力される。
【００１４】
このようにｎビットのデータビットＤ0 、Ｄ1 、…、Ｄn を訂正するのに、ｎビットの検査ビットＰn,0 、Ｐ0,1 、…、Ｐn-1,n があれば足りる。また、これらデータビットＤ0 、Ｄ1 、…、Ｄn および検査ビットＰn,0 、Ｐ0,1 、…、Ｐn-1,n が回路基板上の配置位置関係において隣接して入力される。これにより、同一データを３重にもつ冗長構成の多数決方式による誤り訂正回路に比べ、必要とするデータ容量を削減することができる。また、回路基板上の配置位置関係において隣接して入力される、当該ｎビットのデータビットＤ0 、Ｄ1 、…、Ｄn およびｎビットの検査ビットＰn,0 、Ｐ0,1 、…、Ｐn-1,n を用いて誤りを訂正するので、回路配線を簡素化することができるとともに回路基板上の配線パターンの引き回しの錯綜を防止することができる。また、回路基板上の配線パターンの長さを短くできる。さらに、誤り訂正の対象となるデータ列を４ビット以上とした場合、所定の組合せで２ビット誤りを訂正することができる。
【００１５】
上記目的を達成するため、特許請求の範囲に記載の請求項３の手段を採用する。この手段によると、半導体記憶装置から読み出された補正データに基づいてセンサ電圧発生手段によるセンサ電圧の調整を制御するセンサ電圧調整手段は、請求項１または２に記載の誤り訂正回路を備えており、半導体記憶装置から誤り訂正回路を介して補正データを読み出す。これにより、センサ電圧調整手段では、半導体記憶装置から読み出された補正データがデータ化けを生じても誤り訂正回路により訂正されるので、適正な補正データを読み出すことができる。また、誤り訂正回路の回路配線を簡素化することができるとともに回路基板上の配線パターンの引き回しの錯綜を防止することができる。さらに、回路基板上の配線パターンの長さを短くできる。
【発明の効果】
【００１６】
請求項１の発明では、３ビットのデータビットＤ0 、Ｄ1 およびＤ2 を訂正するのに、３ビットの検査ビットＰ0,1 、Ｐ1,2 、Ｐ2,0 があれば足りる。また、これらデータビットＤ0 、Ｄ1 、Ｄ2 および検査ビットＰ0,1 、Ｐ1,2 、Ｐ2,0 が回路基板上の配置位置関係において隣接して入力される。これにより、同一データを３重にもつ冗長構成の多数決方式による誤り訂正回路に比べ、必要とするデータ容量を削減することができる。また、当該３ビットのデータビットＤ0 、Ｄ1 、Ｄ2 および３ビットの検査ビットＰ0,1 、Ｐ1,2 、Ｐ2,0 を用いて誤りを訂正するので、回路配線を簡素化することができるとともに回路基板上の配線パターンの引き回しの錯綜を防止することができる。また、回路基板上の配線パターンの長さを短くできる。さらに、３ビット単位で他のデータビットとは独立して誤りを訂正し得るので、当該３ビット単位を１ブロックとした誤り訂正の対象範囲を２進化データ列の複数箇所に設定することで、当該ブロック間で２ビット以上のデータ誤りを訂正することができる。したがって、回路基板上の配線パターンによる占有面積の減少により基板面積を削減することができる。また、配線パターン長の短縮化により配線パターンの断線や信号減衰さらには外来ノイズの混入等も減るので、故障率を低減させることができる。
【００１７】
請求項２の発明では、ｎビットのデータビットＤ0 、Ｄ1 、…、Ｄn を訂正するのに、ｎビットの検査ビットＰn,0 、Ｐ0,1 、…、Ｐn-1,n があれば足りる。また、これらデータビットＤ0 、Ｄ1 、…、Ｄn および検査ビットＰn,0 、Ｐ0,1 、…、Ｐn-1,n が回路基板上の配置位置関係において隣接して入力される。これにより、同一データを３重にもつ冗長構成の多数決方式による誤り訂正回路に比べ、必要とするデータ容量を削減することができる。また、回路基板上の配置位置関係において隣接して入力される、当該ｎビットのデータビットＤ0 、Ｄ1 、…、Ｄn およびｎビットの検査ビットＰn,0 、Ｐ0,1 、…、Ｐn-1,n を用いて誤りを訂正するので、回路配線を簡素化することができるとともに回路基板上の配線パターンの引き回しの錯綜を防止することができる。また、回路基板上の配線パターンの長さを短くできる。さらに、誤り訂正の対象となるデータ列を４ビット以上とした場合、所定の組合せで２ビット誤りを訂正することができる。したがって、回路基板上の配線パターンによる占有面積の減少により基板面積を削減することができる。また、配線パターン長の短縮化により配線パターンの断線や信号減衰さらには外来ノイズの混入等も減るので、故障率を低減することができる。
【００１８】
請求項３の発明では、センサ電圧調整手段では、半導体記憶装置から読み出された補正データがデータ化けを生じても誤り訂正回路により訂正されるので、適正な補正データを読み出すことができる。また、誤り訂正回路の回路配線を簡素化することができるとともに回路基板上の配線パターンの引き回しの錯綜を防止することができる。さらに、回路基板上の配線パターンの長さを短くできる。したがって、当該物理量センサ装置の小型軽量化および故障率の低減を可能にすることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の誤り訂正回路を物理量センサ装置に適用した一実施形態について図を参照して説明する。図１には、本実施形態に係る物理量センサ装置１０の構成概要を示すブロック図が示されている。また、図２には、物理量センサ装置１０のトリミング電圧制御回路部１４の構成を示すブロック図が示されている。まず、物理量センサ装置１０の構成を図１および図２に基づいて説明する。
【００２０】
図１に示すように、物理量センサ装置１０は、主に、ロジック回路部１２、トリミング電圧制御回路部１４、アナログ回路部１６およびセンサ素子Ｓenにより構成されている。センサ素子Ｓenは、例えば、ピエゾ素子をブリッジ状に配置して構成されるもので、外部から印加されるセンサ駆動電圧（センサ電圧）に基づいて物理量（例えば、圧力、加速度やヨーレイト）を検出可能に構成されるものである。なお、このセンサ素子Ｓenは、特許請求の範囲に記載の「センサ手段」に相当し得るものである。
【００２１】
ロジック回路部１２は、端子１８ａから外部入力されるトリミング調整用のTRM 信号に基づいて、トリミング電圧制御回路部１４の各種制御を行い得るように構成されている。具体的には、ロジック回路部１２は、トリミング電圧制御回路部１４に対してアドレスバス、モード制御信号を発生させるとともに、トリミング電圧制御回路部１４とのデータの授受を行うことで、トリミング電圧制御回路部１４から得られたデータをDataOUT 信号としてアナログ回路部１６へ出力し得るように構成されている。
【００２２】
トリミング電圧制御回路部１４は、ロジック回路部１２からの各種制御信号に基づいて、トリミング調整に関するデータ（以下「トリミングデータ」という。）を記憶したり、この記憶された補正データに基づいて、センサ素子Ｓenに印加されるセンサ駆動電圧をトリミング調整するためのトリミング電圧Ｖtrm を発生させ得るように構成されている。なお、このトリミング電圧制御回路部１４は、特許請求の範囲に記載の「センサ電圧調整手段」に相当し得るもので、またトリミングデータは、特許請求の範囲に記載の「補正データ」に相当し得るものである。ここで、トリミング電圧制御回路部１４の構成を図２に基づいて説明する。
【００２３】
図２に示すように、トリミング電圧制御回路部１４は、主に、メモリ回路部１４ａ、誤り訂正回路部１４ｂおよびＤ／Ａ変換部１４ｃにより構成されており、メモリ回路部１４ａから誤り訂正回路部１４ｂを介して読み出したトリミングデータに基づいて、トリミング電圧Ｖtrm をＤ／Ａ変換部１４ｃにより発生させている。
【００２４】
メモリ回路部１４ａは、例えば、ＰＲＯＭ（記憶装置、半導体記憶装置）で、トリミング電圧Ｖtrm を発生させるためのトリミングデータ（２進化されたデータ列）のほかに、少なくとも誤り訂正の対象となるデータ列の任意の２ビットにおける排他的論理和が検査データとして記憶されている。本実施形態では、全てのトリミングデータのデータビットＤ0 〜Ｄn を誤り訂正の対象に設定している。
【００２５】
即ち、誤り訂正の対象となるトリミングデータ（データ列）がデータビットＤ0 ,Ｄ1 ,Ｄ2 である場合には、データＤn とデータＤ0 の排他的論理和が設定される検査ビットＰn,0 、データＤ0 とデータＤ1 の排他的論理和が設定される検査ビットＰ0,1 、データＤ1 とデータＤ2 の排他的論理和が設定される検査ビットＰ1,2 が、それぞれメモリ回路部１４ａに記憶されている。つまり、誤り訂正の対象となるデータ列をデータビットＤn-1,Ｄn,Ｄn+1 とすると、データＤn-1 とデータＤn の排他的論理和が設定される検査ビットＰn-1,n 、データＤn とデータＤn+1 の排他的論理和が設定される検査ビットＰn,n+1 、データＤn+1 とデータＤn-1 の排他的論理和が設定される検査ビットＰn+1,n-1 が、それぞれメモリ回路部１４ａに記憶されている。
【００２６】
誤り訂正回路部１４ｂは、メモリ回路部１４ａに記憶されている検査ビットＰn-1,n と検査ビットＰn,n+1 とに基づいてデータＤn に対する誤り訂正を行い得る論理回路を構成するものである。具体的には、「データＤn-1 、データＤn および検査ビットＰn-1,n の排他的論理和」と「データＤn 、データＤn+1 および検査ビットＰn,n+1 の排他的論理和」との論理積に対するデータＤn との排他的論理和をとり得るように論理回路を構成することで、当該データＤn の誤りを訂正する。なお、この誤り訂正回路部１４ｂは、特許請求の範囲に記載の「誤り訂正回路」に相当し得るもので、具体的な構成等については後述する。
【００２７】
Ｄ／Ａ変換部１４ｃは、誤り訂正回路部１４ｂにより誤り訂正された後のトリミングデータ（Ｄout1〜Ｄoutn）をアナログ信号に変換し得る、いわゆるＤＡＣ（Digital to Analog Converter）で、このＤ／Ａ変換部１４ｃから出力がトリミング電圧Ｖtrm としてアナログ回路部１６に印加されるように構成されている。
【００２８】
アナログ回路部１６は、トリミング電圧制御回路部１４からのトリミング電圧Ｖtrm に基づいて、センサ素子Ｓenに印加するセンサ駆動電圧を調整したり、センサ素子Ｓenから出力されるセンサ検出電圧を調整するもので、外部に接続可能な３つの端子、即ちＶcc端子１８ｂ、Ｖout 端子１８ｃ、ＧＮＤ端子１８ｄを備えている。これらの調整により、最終的な感度調整、オフセット調整、オフセット温度特性調整等を可能にしている。また、このアナログ回路部１６には、ロジック回路部１２から出力されるDataOUT 信号を受けて、トリミング電圧制御回路部１４のメモリ回路部１４ａに記憶されたトリミングデータの内容に基づいたセンサ出力電圧をＶout 端子１８ｃから出力可能に構成されている。なお、このアナログ回路部１６は特許請求の範囲に記載の「センサ電圧発生手段」に相当し得るものである。
【００２９】
ここで、誤り訂正回路部１４ｂの構成例を図３〜図７に基づいて説明する。まず、誤り訂正回路部１４ｂを構成する誤り訂正回路の最小構成例を図３を参照して説明する。
図３に示すように、誤り訂正回路２０は、誤り訂正の対象となるデータ列をデータビットＤ0 、Ｄ1 、Ｄ2 とし、データビットＤ0 およびデータビットＤ1 の排他的論理和を検査ビットＰ0,1 （次論理式(5) ）、データビットＤ1 およびデータビットＤ2 の排他的論理和を検査ビットＰ1,2 （次論理式(6) ）、データビットＤ2 およびデータビットＤ0 の排他的論理和を検査ビットＰ2,0 （次論理式(7) ）とするものである。
【００３０】
【数３】
2006031225.tif 000005
【００３１】
そして、これらデータビットＤ0 、Ｄ1 、Ｄ2 および検査ビットＰ0,1 、Ｐ1,2 、Ｐ2,0 が回路基板上の配置位置関係において隣接して入力されるとき、次の論理式(8) 〜(10)に基づいてデータビットＤ0 、データビットＤ1 およびデータビットＤ2 の誤りをそれぞれ訂正し、データビットＤout0、データビットＤout1およびデータビットＤout2を出力する論理回路を備える。
【００３２】
【数４】
2006031225.tif 000006
【００３３】
即ち、データビットＤ1 については、データビットＤ0 、検査ビットＰ0,1 およびデータビットＤ1 の排他的論理和がＥ0,1 として出力されるように、検査ビットＰ0,1 とデータビットＤ1 とを排他的論理和XOR-2aに入力し、排他的論理和XOR-2aの出力とデータビットＤ0 とを排他的論理和XOR-2bに入力可能に構成する。また、データビットＤ1 、検査ビットＰ1,2 およびデータビットＤ2 の排他的論理和がＥ1,2 として出力されるように、検査ビットＰ1,2 とデータビットＤ2 とを排他的論理和XOR-3aに入力し、排他的論理和XOR-3aの出力とデータビットＤ1 とを排他的論理和XOR-3bに入力可能に構成する。そして、Ｅ0,1 とＥ1,2 とを論理積AND-2 に入力し、この論理積AND-2 の出力とデータビットＤ1 とを排他的論理和XOR-2cに入力可能に構成する。これにより、前掲の論理式(9) による論理演算、つまりデータビットＤ1 の誤り訂正が可能になる。
【００３４】
例えば、データビットＤ1 がデータ化けを生じている場合には、同式(9) の（）内の論理演算、つまり「データビットＤ0 、検査ビットＰ0,1 およびデータビットＤ1 の排他的論理和の結果（Ｅ0,1 ）」と「データビットＤ1 、検査ビットＰ1,2 およびデータビットＤ2 の排他的論理和の結果（Ｅ1,2 ）」はいずれも「１」になるので、同式(9) の｛｝内の論理演算、つまりＥ0,1 とＥ1,2 の論理積の結果も「１」になり、「１」と排他的論理和をとるデータビットＤ1 は反転、つまりデータビットの誤りが訂正されてデータビットＤout1として出力される。
【００３５】
これに対し、データビットＤ1 がデータ化けを生じていない場合には、データビットＤ1 を訂正する必要がない。そのため、同式(9) の（）内の論理演算、つまり「データビットＤ0 、検査ビットＰ0,1 およびデータビットＤ1 の排他的論理和の結果（Ｅ0,1 ）」と「データビットＤ1 、検査ビットＰ1,2 およびデータビットＤ2 の排他的論理和の結果（Ｅ1,2 ）」はいずれも「０」になり、また同式(9) の｛｝内の論理演算、つまりＥ0,1 とＥ1,2 の論理積の結果も「０」になるので、「０」と排他的論理和をとるデータビットＤ1 はそのままデータビットＤout1として出力される。
【００３６】
また、データビットＤ2 については、データビットＤ1 、検査ビットＰ1,2 およびデータビットＤ0 の排他的論理和がＥ1,2 として出力されるように、検査ビットＰ1,2 とデータビットＤ2 とを排他的論理和XOR-3aに入力し、排他的論理和XOR-3aの出力とデータビットＤ1 とを排他的論理和XOR-3bに入力可能に構成する。また、データビットＤ2 、検査ビットＰ2,0 およびデータビットＤ0 の排他的論理和がＥ2,0 として出力されるように、検査ビットＰ2,0 とデータビットＤ0 とを排他的論理和XOR-1aに入力し、排他的論理和XOR-1aの出力とデータビットＤ2 とを排他的論理和XOR-1bに入力可能に構成する（環状接続２５ａ）。そして、Ｅ1,2 とＥ2,0 とを論理積AND-3 に入力し（環状接続２５ｂ）、この論理積AND-3 の出力とデータビットＤ2 とを排他的論理和XOR-3cに入力可能に構成する。これにより、前掲の論理式(10)による論理演算、つまりデータビットＤ2 の誤り訂正が可能になる。
【００３７】
例えば、データビットＤ2 がデータ化けを生じている場合には、同式(10)の（）内の論理演算、つまり「データビットＤ1 、検査ビットＰ1,2 およびデータビットＤ2 の排他的論理和の結果（Ｅ1,2 ）」と「データビットＤ2 、検査ビットＰ2,0 およびデータビットＤ0 の排他的論理和の結果（Ｅ2,0 ）」はいずれも「１」になるので、同式(10)の｛｝内の論理演算、つまりＥ1,2 とＥ2,0 の論理積の結果も「１」になり、「１」と排他的論理和をとるデータビットＤ2 は反転、つまりデータビットの誤りが訂正されてデータビットＤout2として出力される。
【００３８】
これに対し、データビットＤ2 がデータ化けを生じていない場合には、データビットＤ2 を訂正する必要がない。そのため、同式(10)の（）内の論理演算、つまり「データビットＤ1 、検査ビットＰ1,2 およびデータビットＤ2 の排他的論理和の結果（Ｅ1,2 ）」と「データビットＤ2 、検査ビットＰ2,0 およびデータビットＤ0 の排他的論理和の結果（Ｅ2,0 ）」はいずれも「０」になり、また同式(10)の｛｝内の論理演算、つまりＥ1,2 とＥ2,0 の論理積の結果も「０」になるので、「０」と排他的論理和をとるデータビットＤ2 はそのままデータビットＤout2として出力される。
【００３９】
さらに、データビットＤ0 については、データビットＤ2 、検査ビットＰ2,0 およびデータビットＤ0 の排他的論理和がＥ2,0 として出力されるように、検査ビットＰ2,0 とデータビットＤ0 とを排他的論理和XOR-1aに入力し、排他的論理和XOR-1aの出力とデータビットＤ2 とを排他的論理和XOR-1bに入力可能に構成する（環状接続２５ａ）。また、データビットＤ0 、検査ビットＰ0,1 およびデータビットＤ1 の排他的論理和がＥ0,1 として出力されるように、検査ビットＰ0,1 とデータビットＤ1 とを排他的論理和XOR-2aに入力し、排他的論理和XOR-2aの出力とデータビットＤ0 とを排他的論理和XOR-2bに入力可能に構成する。そして、Ｅ2,0 とＥ0,1 とを論理積AND-1 に入力し、この論理積AND-1 の出力とデータビットＤ0 とを排他的論理和XOR-1cに入力可能に構成する。これにより、前掲の論理式(8) による論理演算、つまりデータビットＤ0 の誤り訂正が可能になる。
【００４０】
例えば、データビットＤ0 がデータ化けを生じている場合には、同式(8) の（）内の論理演算、つまり「データビットＤ2 、検査ビットＰ2,0 およびデータビットＤ0 の排他的論理和の結果（Ｅ2,0 ）」と「データビットＤ0 、検査ビットＰ0,1 およびデータビットＤ1 の排他的論理和の結果（Ｅ0,1 ）」はいずれも「１」になるので、同式(8) の｛｝内の論理演算、つまりＥ2,0 とＥ0,1 の論理積の結果も「１」になり、「１」と排他的論理和をとるデータビットＤ0 は反転、つまりデータビットの誤りが訂正されてデータビットＤout0として出力される。
【００４１】
これに対し、データビットＤ0 がデータ化けを生じていない場合には、データビットＤ0 を訂正する必要がない。そのため、同式(8) の（）内の論理演算、つまり「データビットＤ2 、検査ビットＰ2,0 およびデータビットＤ0 の排他的論理和の結果（Ｅ2,0 ）」と「データビットＤ0 、検査ビットＰ0,1 およびデータビットＤ1 の排他的論理和の結果（Ｅ0,1 ）」はいずれも「０」になり、また同式(8) の｛｝内の論理演算、つまりＥ2,0 とＥ0,1 の論理積の結果も「０」になるので、「０」と排他的論理和をとるデータビットＤ0 はそのままデータビットＤout0として出力される。
【００４２】
このように、３ビットのデータビットＤ0 、Ｄ1 、Ｄ2 に対し、それぞれのビット間における排他的論理和を検査ビットＰ0,1 、Ｐ1,2 、Ｐ2,0 として予めメモリ回路部１４ａに記憶させておくことで、図３に示す誤り訂正回路２０によりデータビットＤ0 、Ｄ1 、Ｄ2 の誤りを訂正することができる。これにより、３ビットのデータビットＤ0 、Ｄ1 、Ｄ2 に対し３ビットの検出ビットを用意しておけば誤り訂正をすることができる。つまり、誤り訂正の対象となるデータと同じデータ量の検出データを予め記憶装置に記憶しておけば良いので、同一データを３重にもつ冗長構成の多数決方式による誤り訂正回路に比べ、必要とする誤り訂正回路部１４ｂの記憶容量を削減することができる。また、当該３ビットのデータビットＤ0 、Ｄ1 、Ｄ2 および３ビットの検査ビットＰ0,1 、Ｐ1,2 、Ｐ2,0 を用いて誤りを訂正するので、誤り訂正回路部１４ｂの回路配線を簡素化することができるとともに誤り訂正回路部１４ｂの回路基板上の配線パターンの引き回しの錯綜を防止することができる。また、誤り訂正回路部１４ｂの回路基板上の配線パターンの長さを短くできる。したがって、誤り訂正回路部１４ｂの回路基板上の配線パターンによる占有面積の減少によりトリミング電圧制御回路部１４の基板面積を削減することができる。また、配線パターン長の短縮化により配線パターンの断線や信号減衰さらには外来ノイズの混入等も減るので、トリミング電圧制御回路部１４、ひいては物理量センサ装置１０の故障率を低減させることができる。
【００４３】
このような３ビットのデータの誤り訂正を可能にする誤り訂正回路２０を１ブロックとして、複数の誤り訂正回路２０を設け複数ブロックにおいて誤り訂正を可能にする構成を採っても良い。例えば、図４に示すように、データビットＤ0 、Ｄ1 、Ｄ2 については誤り訂正回路２０Ａにより誤り訂正を行い、データビットＤ3 、Ｄ4 、Ｄ5 については誤り訂正回路２０Ｂにより誤り訂正を行う構成とする。これにより、３ビット単位で他のデータビット（他のブロック）とは独立して誤りを訂正することができるので、これらのブロック間で２ビット以上のデータ誤りを訂正することができる。したがって、このようなブロック間における複数ビットの誤りにも対応できるので、誤り訂正能力を向上させることができる。
【００４４】
次に、誤り訂正回路部１４ｂの構成例として、誤り訂正の対象をｎビット、つまり複数ビットとした場合の誤り訂正回路３０の例を図５に基づいて説明する。
図５に示すように、誤り訂正回路３０は、誤り訂正の対象となるデータ列をデータビットＤ0 、Ｄ1 、…、Ｄn とし、データビットＤi およびデータビットＤi+1 の排他的論理和を検査ビットＰi,i+1 （次論理式(11)）とするものである。ただし、i は０からｎまでであり、i が０の場合にはi-1 をｎとし、またi がｎの場合にはi+1 を０とする。
【００４５】
【数５】
2006031225.tif 000007
【００４６】
そして、これらデータビットＤ0 、Ｄ1 、…、Ｄn および検査ビットＰn,0 、Ｐ0,1 、…、Ｐn-1,n が回路基板上の配置位置関係において隣接して入力されるとき、次の論理式(12)に基づいてデータビットＤ0 、Ｄ1 、…、Ｄn の誤りをそれぞれ訂正し、データビットＤout0、Ｄout1、…、データビットＤoutnを出力する論理回路を備える。
【００４７】
【数６】
2006031225.tif 000008
【００４８】
即ち、前述した最小構成の誤り訂正回路２０を拡張して、データビットＤi については、データビットＤi-1 、検査ビットＰi-1,i およびデータビットＤi の排他的論理和がＥi-1,i として出力されるように、検査ビットＰi-1,i とデータビットＤi とを排他的論理和XOR-(i+1)aに入力し、排他的論理和XOR-(i+1)aの出力とデータビットＤi-1 とを排他的論理和XOR-(i+1)bに入力可能に構成する。また、データビットＤi 、検査ビットＰi,i+1 およびデータビットＤi+1 の排他的論理和がＥi,i+1 として出力されるように、検査ビットＰi,i+1 とデータビットＤi+1 とを排他的論理和XOR-(i+2)aに入力し、排他的論理和XOR-(i+2)aの出力とデータビットＤi とを排他的論理和XOR-(i+2)bに入力可能に構成する。そして、Ｅi-1,i とＥi,i+1 とを論理積AND-(i+1) に入力し、この論理積AND-(i+1) の出力とデータビットＤi とを排他的論理和XOR-(i+1)cに入力可能に構成する。これにより、前掲の論理式(12)による論理演算、つまりデータビットＤi の誤り訂正が可能になる。なお、前述したように、i は０からｎまでであり、i が０の場合にはi-1 はｎであり、またi がｎの場合にはi+1 は０である。
【００４９】
例えば、データビットＤi がデータ化けを生じている場合には、同式(12)の（）内の論理演算、つまり「データビットＤi-1 、検査ビットＰi-1,i およびデータビットＤi の排他的論理和の結果（Ｅi-1,i ）」と「データビットＤi 、検査ビットＰi,i+1 およびデータビットＤi+1 の排他的論理和の結果（Ｅi,i+1 ）」はいずれも「１」になるので、同式(12)の｛｝内の論理演算、つまりＥi-1,i とＥi,i+1 の論理積の結果も「１」になり、「１」と排他的論理和をとるデータビットＤi は反転、つまりデータビットの誤りが訂正されてデータビットＤoutiとして出力される。
【００５０】
これに対し、データビットＤi がデータ化けを生じていない場合には、データビットＤi を訂正する必要がない。そのため、同式(12)の（）内の論理演算、つまり「データビットＤi-1 、検査ビットＰi-1,i およびデータビットＤi の排他的論理和の結果（Ｅi-1,i ）」と「データビットＤi 、検査ビットＰi,i+1 およびデータビットＤi+1 の排他的論理和の結果（Ｅi,i+1 ）」はいずれも「０」になり、また同式(12)の｛｝内の論理演算、つまりＥi-1,i とＥi,i+1 の論理積の結果も「０」になるので、「０」と排他的論理和をとるデータビットＤi はそのままデータビットＤoutiとして出力される。
【００５１】
このように、ｎビットのデータビットＤ0 、Ｄ1 、…、Ｄn に対し、それぞれのビット間における排他的論理和を検査ビットＰn,0 、Ｐ0,1 、…、Ｐn-1,n として予めメモリ回路部１４ａに記憶させておくことで、図４に示す誤り訂正回路３０によりデータビットＤ0 、Ｄ1 、…、Ｄn の誤りを訂正することができる。これにより、ｎビットのデータビットＤ0 、Ｄ1 、…、Ｄn に対しｎビットの検出ビットを用意しておけば誤り訂正をすることができる。つまり、誤り訂正の対象となるデータと同じデータ量の検出データを予め記憶装置に記憶しておけば良いので、同一データを３重にもつ冗長構成の多数決方式による誤り訂正回路に比べ、必要とする誤り訂正回路部１４ｂの記憶容量を削減することができる。また、当該ｎビットのデータビットＤ0 、Ｄ1 、…、Ｄn および検査ビットＰn,0 、Ｐ0,1 、…、Ｐn-1,n を用いて誤りを訂正するので、前述した３ビット単位の最小構成の誤り訂正回路２０に比べて、３ビットごとに環状接続２５ａ、２５ｂを設ける必要がない。そのため、誤り訂正回路２０に比べ、誤り訂正回路部１４ｂの回路配線を簡素化することができるとともに誤り訂正回路部１４ｂの回路基板上の配線パターンの引き回しの錯綜を防止することができる。また、誤り訂正回路部１４ｂの回路基板上の配線パターンの長さを短くできる。したがって、誤り訂正回路部１４ｂの回路基板上の配線パターンによる占有面積の一層の減少によりトリミング電圧制御回路部１４の基板面積をさらに削減することができる。また、配線パターン長のさらなる短縮化により配線パターンの断線や信号減衰さらには外来ノイズの混入等もより減るので、トリミング電圧制御回路部１４、ひいては物理量センサ装置１０の故障率を一層低減させることができる。
【００５２】
また、図５に示すようなｎビットのデータを誤り訂正の対象する構成では、図６および図７に示すような組み合わせにより２ビット誤りにも対応することができる。なお、図６には、図５に示す誤り訂正回路における２ビット誤り（×印）に対する訂正の可否を表す説明図が示されている。また、図７には、誤り訂正の対象となるビット数ｎに対する誤り訂正可能な２ビット誤りの組み合わせ（破線で結ばれたビット同士）を示す説明図が示されている。
【００５３】
即ち、図６に示すように、２ビット誤りの誤りビットの間隔が１ビットから３ビットまでの場合、例えば、図５に示すデータビットＤ0 と検出ビットＰ0,1 との組み合わせで誤っていた場合（誤りビット間隔は１ビット）、データビットＤ0 とデータビットＤ1 との組み合わせで誤っていた場合（誤りビット間隔は２ビット）あるいはデータビットＤ0 と検出ビットＰ1,2 との組み合わせで誤っていた場合（誤りビット間隔は３ビット）には、いずれもビットも訂正をすることができない。しかし、このような誤りビットの組み合わせ間隔（誤りビット間隔）が４ビット以上ある場合には、次のような組み合わせにおいて、双方のビットの誤りを訂正することが可能となる。
【００５４】
例えば、図５に示す例では、検出ビットＰ0,1 と検出ビットＰ2,3 の組み合わせで誤っていた場合（誤りビット間隔は４ビット）、データビットＤ0 と検出ビットＰ2,3 との組み合わせで誤っていた場合（誤りビット間隔は５ビット）や検出ビットＰ0,1 とデータビットＤ3 との組み合わせで誤っていた場合（誤りビット間隔は５ビット）には、いずれのビットも誤りを訂正することができる。なお、誤り訂正可能なビットの組み合わせは、図７に示す破線で結ばれたビット同士である。
【００５５】
なお、ビット誤り率の観点から、上述した誤り訂正回路２０、３０を検討すると、次のようになる。単ビットの誤り率をｐとすると、２ビット同時に誤る誤率はｐ２  、また３ビット同時に誤る誤率はｐ３  であり、ｐ＜＜１である。そのため、ｐ＞＞ｐ２  ＞＞ｐ３  となる。したがって、誤り訂正後の誤り率として，３ビット以上の同時誤り率は無視して，２ビット同時誤りのみを考える。図３に示す最小構成の場合、２ビットの同時誤りが発生した場合には、それらを訂正することはできない。そして、このような２ビット誤りの組み合わせは、  ６Ｃ２  で１５通りあるので、誤り率は１５ｐ２  となる。
【００５６】
一方、図５に示すようなｎビット構成の場合には、ビット間距離がある程度以上離れていれば、２ビット以上の同時誤りにも対応することができる。これは、上述したように、隣接する数ビットのみの情報を利用して誤り訂正を行っているからである。そして、このビット間隔として、どの程度離れていれば良いかを見ると、図６に示すように、およそ４ビット以上離れている場合には、双方のビットを訂正することが可能となる。訂正することができない誤りビットのパターンの組合せ数から誤り率は７ｎｐ２  となる。したがって、ｎ＝５の場合には３５ｐ２  、ｎ＝６の場合には４２ｐ２  、ｎ＝７場合には４９ｐ２  となる。なお、ｎ＝４の場合には２６ｐ２  （＝６．５ｎｐ２  ）になることが判明している。
【００５７】
以上説明したように、物理量センサ装置１０によると、トリミング電圧制御回路部１４を構成する誤り訂正回路部１４ｂでは、メモリ回路部１４から読み出されたトリミングデータがデータ化けを生じても、前掲の論理式(12)の（）内の論理演算、つまり「データビットＤi-1 、検査ビットＰi-1,i およびデータビットＤi の排他的論理和の結果（Ｅi-1,i ）」と「データビットＤi 、検査ビットＰi,i+1 およびデータビットＤi+1 の排他的論理和の結果（Ｅi,i+1 ）」はいずれも「１」になるので、同式(12)の｛｝内の論理演算、つまりＥi-1,i とＥi,i+1 の論理積の結果も「１」になり、「１」と排他的論理和をとるデータビットＤi は反転、つまりデータビットの誤りが訂正されてデータビットＤoutiとして出力される。
【００５８】
これにより、適正なトリミングデータを読み出すことができる。また、誤り訂正回路部１４ｂの回路配線を簡素化することができるとともに、誤り訂正回路部１４ｂの回路基板上の配線パターンの引き回しの錯綜を防止することができる。また、誤り訂正回路部１４ｂの回路基板上の配線パターンの長さを短くできる。したがって、誤り訂正回路部１４ｂの回路基板上の配線パターンによる占有面積の一層の減少によりトリミング電圧制御回路部１４の基板面積をさらに削減することができる。また、配線パターン長のさらなる短縮化により配線パターンの断線や信号減衰さらには外来ノイズの混入等もより減るので、トリミング電圧制御回路部１４、ひいては物理量センサ装置１０の故障率を一層低減させることができる。
【００５９】
なお、上述した実施形態では、２進化データ列を記憶する記憶装置として、半導体記憶装置を例示したが、本発明では、これに限られることはなく、２進化データ列を記憶を記憶可能な情報記憶媒体、例えば、磁気バブルメモリ、磁気ディスク、磁気テープ、光ディスク、光磁気ディスク、ＣＤ、ＭＤ、ＤＶＤであっても良く、上述したものと同様の作用・効果を得ることができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態に係る物理量センサ装置の構成概要を示すブロック図である。
【図２】本実施形態に係る物理量センサ装置のトリミング電圧制御回路部の構成を示すブロック図である。
【図３】トリミング電圧制御回路部の誤り訂正回路部に適用可能な誤り訂正回路の基本構成を示す回路図である。
【図４】図３に示す訂正回路を複数組み合わせた場合の構成を示す回路図である。
【図５】トリミング電圧制御回路部の誤り訂正回路部に適用可能な誤り訂正回路の一例を示す回路図である。
【図６】図５の誤り訂正回路における２ビット誤り（×印）に対する訂正の可否を表す説明図である。
【図７】誤り訂正の対象となるビット数ｎに対する誤り訂正可能な２ビット誤りの組み合わせ（破線で結ばれたビット同士）を示す説明図である。
【図８】多数決方式による誤り訂正回路の一例を示す回路図である。
【図９】データの重要度に応じた冗長構成を採る誤り訂正回路の一例を示す回路図である。
【符号の説明】
【００６１】
１０…物理量センサ装置
１２…ロジック回路部
１４…トリミング電圧制御回路部（センサ電圧調整手段）
１４ａ…メモリ回路部（記憶装置、半導体記憶装置）
１４ｂ…誤り訂正回路部（誤り訂正回路）
１４ｃ…Ｄ／Ａ変換部
１６…アナログ回路部（センサ電圧発生手段）
２０、３０…誤り訂正回路（論理回路）
Ｓen…センサ素子（センサ手段）
Ｖtrm …トリミング電圧
【図１】
2006031225.tif 000011
【図２】
2006031225.tif 000012
【図３】
2006031225.tif 000013
【図４】
2006031225.tif 000014
【図５】
2006031225.tif 000015
【図６】
2006031225.tif 000016
【図７】
2006031225.tif 000017
【図８】
2006031225.tif 000018
【図９】
2006031225.tif 000019