(57)【要約】【課題】０.１５μｍ世代以下のＭＩＳＦＥＴの高速動作を実現することのできる技術を提供する。【解決手段】ゲート電極１０ｎおよびサイドウォールスペーサ１５をマスクとして、基板１の法線方向からｎ型不純物をイオン注入し、ソース、ドレイン拡散領域１１ｂを形成した後、基板１の法線方向に対して所定の角度を有する斜め打ち込みでｎ型不純物をイオン注入し、基板１の表面から深さ２０〜４０ｎｍ程度の位置にソース、ドレイン拡張領域１１ａよりも相対的に不純物濃度の高いｎ型半導体領域１６を形成する。【選択図】図９
2006179947.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基板上にゲート電極を形成する工程と、（ｂ）ソース、ドレイン拡張領域を形成するために、前記ゲート電極に対して自己整合で前記基板に不純物を注入する工程と、（ｃ）前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、（ｄ）ソース、ドレイン拡散領域を形成するために、前記サイドウォールスペーサに対して自己整合で前記基板に不純物を注入する工程と、（ｅ）前記ソース、ドレイン拡散領域と前記ソース、ドレイン拡張領域と同じ導電型を有する半導体領域を形成するために、前記基板の法線方向に対して所定の角度を有した斜め打ち込みで、かつ、前記基板にゲート電極と前記サイドウォールスペーサに対して自己整合で不純物を注入する工程と、（ｆ）前記（ｄ）工程および前記（ｅ）工程の後に、前記基板を洗浄し、前記ソース、ドレイン拡散領域の表面にシリサイド層を熱処理により形成するために前記基板上に高融点金属を堆積する工程とを有し、
チャネル領域から前記サイドウォールスペーサの端部に向かって前記基板に、前記ソース、ドレイン拡張領域、前記半導体領域、前記ソース、ドレイン拡散領域が順に位置し、前記半導体領域の接合深さは前記ソース、ドレイン拡張領域の接合深さよりも深く、前記ソース、ドレイン拡散領域の接合深さよりも浅く、前記ソース、ドレイン拡張領域の不純物濃度は前記半導体領域と前記ソース、ドレイン拡散領域の不純物濃度よりも低いことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、前記ソース、ドレイン拡散領域の不純物濃度は、前記半導体領域の不純物濃度と同じか、または前記半導体領域の不純物濃度よりも相対的に高いことを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｄ）と（ｅ）工程の前に、前記サイドウォールスペーサに覆われていない前記基板の表面に選択エピタキシャル層を形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
（ａ）ソース、ドレイン拡張領域を形成するためにゲート電極に対して自己整合で基板に不純物を注入する工程と、（ｂ）前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、（ｃ）ソース、ドレイン拡散領域を形成するために、前記サイドウォールスペーサに対して自己整合で前記基板に不純物を注入する工程と、（ｄ）前記ソース、ドレイン拡散領域と前記ソース、ドレイン拡張領域と同じ導電型を有する半導体領域を形成するために、前記ゲート電極と前記サイドウォールスペーサに対して自己整合で前記基板に不純物を注入する工程と、（ｅ）前記（ｃ）工程および前記（ｄ）工程の後に、前記基板を洗浄し、熱処理によって前記ソース、ドレイン拡散領域の表面にシリサイド層を形成するために、前記基板上に高融点金属を堆積する工程とを有し、
前記（ｃ）および前記（ｄ）工程の前に、前記基板の露出表面に選択エピタキシャル層を形成し、チャネル領域から前記サイドウォールスペーサの端部に向かって前記基板に、前記ソース、ドレイン拡張領域、前記半導体領域、前記ソース、ドレイン拡散領域が順に位置し、前記半導体領域の接合深さは前記ソース、ドレイン拡張領域の接合深さよりも深く、前記ソース、ドレイン拡散領域の接合深さよりも浅く、前記ソース、ドレイン拡張領域の不純物濃度は前記半導体領域と前記ソース、ドレイン拡散領域の不純物濃度よりも低いことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項４記載の半導体集積回路装置の製造方法において、前記（ｄ）工程における前記不純物は、前記基板の法線方向に対して所定の角度を有した斜め打ち込みで前記基板に導入されることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
（ａ）基板上にゲート電極を形成する工程と、（ｂ）ソース、ドレイン拡張領域を形成するために前記ゲート電極に対して自己整合で前記基板に不純物を注入する工程と、（ｃ）前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、（ｄ）ソース、ドレイン拡散領域を形成するために、前記サイドウォールスペーサに対して自己整合で前記基板に不純物を注入する工程と、（ｅ）前記ソース、ドレイン拡散領域と前記ソース、ドレイン拡張領域と同じ導電型を有する半導体領域を形成するために、前記基板の法線方向に対して所定の角度を有した斜め打ち込みで、かつ、前記基板にゲート電極と前記サイドウォールスペーサに対して自己整合で不純物を注入する工程と、（ｆ）前記（ｅ）工程後、前記基板を洗浄する工程と、（ｇ）前記基板に高融点金属膜を堆積する工程と、熱処理によって少なくとも前記ソース、ドレイン拡散領域の表面にシリサイド層を形成する工程とを有し、
チャネル領域から前記サイドウォールスペーサの端部に向かって前記基板に、前記ソース、ドレイン拡張領域、前記半導体領域、前記ソース、ドレイン拡散領域が順に位置し、前記ソース、ドレイン拡張領域の不純物濃度は前記半導体領域と前記ソース、ドレイン拡散領域の不純物濃度よりも低いことを特徴とする半導体集積回路装置の製造方法。
【請求項７】
（ａ）基板上にゲート電極を形成する工程と、（ｂ）ソース、ドレイン拡張領域を形成するために前記ゲート電極に対して自己整合で前記基板に不純物を注入する工程と、（ｃ）前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、（ｄ）ソース、ドレイン拡散領域を形成するために前記サイドウォールスペーサに対して自己整合で前記基板に不純物を注入する工程と、（ｅ）前記ソース、ドレイン拡散領域と前記ソース、ドレイン拡張領域と同じ導電型を有する半導体領域を形成するために、前記ゲート電極と前記サイドウォールスペーサに対して自己整合で前記基板内に不純物を注入する工程と、（ｆ）前記（ｅ）工程の後に、前記基板を洗浄する工程と、（ｇ）熱処理によって、前記ソース、ドレイン拡散領域の表面にシリサイド層を形成するために、前記基板上に高融点金属膜を堆積する工程とを有し、
前記（ｅ）工程で、前記不純物は前記基板の法線方向に対して所定の角度を有した斜め打ち込みで前記基板にイオン注入され、前記半導体領域は前記ソース、ドレイン拡散領域表面のシリサイド層の少なくとも一部を囲み、前記ソース、ドレイン拡張領域の不純物濃度は、前記半導体領域と前記ソース、ドレイン拡散領域の不純物濃度より低いことを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項７記載の半導体集積回路装置の製造方法において、前記半導体領域の接合深さは、前記ソース、ドレイン拡張領域の接合深さよりも相対的に深く、かつ前記ソース、ドレイン拡散領域の接合深さよりも相対的に浅いことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項１、４、６または７のいずれか１項に記載の半導体集積回路装置の製造方法において、前記ソース、ドレイン拡張領域の不純物濃度は、前記半導体領域の不純物濃度と同じか、または前記半導体領域の不純物濃度よりも相対的に低いことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項１〜８のいずれか１項に記載の半導体集積回路装置の製造方法において、前記ソース、ドレイン拡張領域を形成する工程は、前記ゲート電極に対して自己整合で前記基板に不純物を注入し、前記ソース、ドレイン拡張領域の下部に接する、前記ソース、ドレイン拡張領域と反対の導電型のポケット領域を形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項１〜８のいずれか１項に記載の半導体集積回路装置の製造方法において、前記サイドウォールスペーサは、酸化シリコン膜で構成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項１〜８のいずれか１項に記載の半導体集積回路装置の製造方法において、前記高融点金属はコバルトであり、前記シリサイド層はコバルトシリサイド層であることを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１〜８のいずれか１項に記載の半導体集積回路装置の製造方法において、前記ゲート電極のゲート長は０.１５μｍ以下、または前記サイドウォールスペーサのスペーサ長が０.０７μｍ以下であることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、ゲート長が０.１５μｍ以下の世代の高速動作が要求されるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体集積回路装置に適用して有効な技術に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴのソース、ドレイン上およびゲート電極上に高融点金属シリサイド層、たとえばコバルトシリサイド（ＣｏＳｉ２）またはチタンシリサイド（ＴｉＳｉ２）を形成する、所謂サリサイド（ＳＡＬＩＣＩＤＥ：self-aligned silicide）技術では、シリサイド層と接する半導体の表面の不純物濃度を１×１０２０ｃｍ−３以上に設定することで、コンタクト抵抗の増大を防いでいる（例えば特許文献１、２参照）。
【０００３】
金属と半導体とのコンタクト抵抗に及ぼす半導体中の不純物濃度の影響を図２９に示す。図２９（ａ）はｎ型導電性の半導体とのコンタクト抵抗、同図（ｂ）はｐ型導電性の半導体とのコンタクト抵抗を示す。金属と半導体とのコンタクト抵抗は式（１）を用いて算出した。
【０００４】
式（１）          Ｅｘｐ（ＡΦ／ＳＱＲＴ（Ｎ））
ここで、Φは金属と半導体との仕事関数差、Ｎは半導体中の不純物濃度、Ａは比例定数である。図から半導体中の不純物濃度が１×１０２０ｃｍ−３を下回るとコンタクト抵抗が急激に増加することがわかる。
【０００５】
以下は、本発明者によって検討されたソース、ドレイン上のシリサイド層形成技術であり、その概要は次のとおりである。
【０００６】
まず、ゲート電極の外からのイオン打ち込みで相対的に低濃度の不純物を基板に注入して、ゲート電極の両側の基板にソース、ドレインの一部を構成する拡張半導体領域（以下、ソース、ドレイン拡張領域と称す）を形成する。次に、ゲート電極の側壁にサイドウォールスペーサを設けた後、このサイドウォールスペーサの外からのイオン打ち込みで相対的に高濃度の不純物を基板に注入して、ゲート電極の両側の基板にソース、ドレインの他の一部を構成し、１×１０２０ｃｍ−３以上の表面濃度を有する拡散半導体領域（以下、ソース、ドレイン拡散領域と称す）を形成する。この後、上記ソース、ドレイン拡散領域の表面にシリサイド層を自己整合法によって形成する。
【０００７】
たとえば、ゲート長が０.２μｍ以上の世代では、ソース、ドレイン拡散領域の接合深さは０.２μｍ程度、横方向の広がりは０.１μｍ程度である。一方、シリサイド層の厚さは、ＣｏＳｉ２膜で０.０４μｍ程度、ＴｉＳｉ２膜で０.０７μｍ程度であり、ソース、ドレイン拡散領域の横方向の広がりよりも薄く設けられる。
【特許文献１】特開平９−２３００３号公報
【特許文献２】特開平５−３２６５５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ゲート長が０.１５μｍ以下の世代では、ソース、ドレイン拡散領域の接合深さは０.１μｍ以下、横方向の広がりは０.０５μｍ以下となる。このため、横方向の広がりがシリサイド層の厚さとほぼ同程度となり、シリサイド層がソース、ドレイン拡張領域と接触するという問題が生ずることが、本発明者によって明らかとなった。
【０００９】
ホットキャリア発生率を低減するため、ソース、ドレイン拡張領域の不純物濃度は相対的に低く設定されていることから、シリサイド層がソース、ドレイン拡張領域と接触するとコンタクト抵抗が増加してＭＩＳＦＥＴのＯＮ電流が低下する。特に、サイドウォールスペーサを酸化シリコン膜で構成した場合は、基板に施されるフッ酸（ＨＦ）液による洗浄工程でサイドウォールスペーサがエッチングされてシリサイド層がソース、ドレイン拡張領域に接触しやすくなり、ＭＩＳＦＥＴのＯＮ電流を著しく低下させる。
【００１０】
また、ゲート電極の側壁にサイドウォールスペーサを形成した後に、シリコン（Ｓｉ）層またはゲルマニウム（Ｇｅ）を含んだＳｉ層を基板上に選択的に成長させる、所謂積み上げソース、ドレイン構造ＭＩＳＦＥＴにおいては、サイドウォールスペーサの端部（以下、スペーサ端部と称す）にファセット（facet）が生じるため、スペーサ端部でのＳｉ層の厚さが減少する。さらに、積み上げソース、ドレイン構造ＭＩＳＦＥＴでは、シート抵抗低減のため、シリサイド層の厚さが通常のソース、ドレイン構造ＭＩＳＦＥＴのシリサイド層の厚さよりも相対的に厚く形成されるので、スペーサ端部における横方向のエンクローチメント量が大きくなる。このため、シリサイド層がソース、ドレイン拡張領域に接触するという問題が生じやすくなる。
【００１１】
本発明の目的は、０.１５μｍ世代以下のＭＩＳＦＥＴの高速動作を実現することのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明による半導体集積回路装置の製造方法は、基板上にシリコン膜で構成されるゲート電極を形成する工程と、ゲート電極をマスクとして基板に第１のｎ型不純物をイオン注入し、ソース、ドレイン拡張領域を形成する工程と、ゲート電極の側壁にサイドウォールスペーサを形成する工程と、ゲート電極とサイドウォールスペーサとをマスクとして基板に第２のｎ型不純物をイオン注入し、ソース、ドレイン拡散領域を形成する工程と、基板に洗浄処理を施す工程と、基板上にコバルト膜を堆積した後、熱処理によりソース、ドレイン拡散領域の表面にコバルトシリサイド層を形成する工程とを有しており、
上記サイドウォールスペーサを形成する工程の後に、ゲート電極とサイドウォールスペーサとをマスクとして、基板の法線方向に対して所定の角度を有した斜め打ち込みで基板に第３のｎ型不純物をイオン注入し、ｎ型半導体領域を形成する工程を含むものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
ＭＩＳＦＥＴのソース、ドレイン拡張領域とシリサイド層との間に、１×１０２０ｃｍ−３程度の不純物濃度を有する半導体領域を形成することによって、ソース、ドレイン拡張領域とシリサイド層とのコンタクト抵抗が相対的に小さくなる。これにより、電流がシリサイド層からソース、ドレイン拡張領域に流れる際の電圧降下が少なくなるので、電流降下が低減されて、ＭＩＳＦＥＴの高速動作を実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
（実施の形態１）
本発明の一実施の形態であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスを図１〜図１３を用いて説明する。図中、Ｑｎはｎチャネル型ＭＩＳＦＥＴ、Ｑｐはｐチャネル型ＭＩＳＦＥＴである。
【００１９】
まず、図１に示すように、たとえばｐ型の単結晶シリコンからなる基板１を用意する。次に、この基板１を熱酸化してその表面に膜厚０.０１μｍ程度の薄い酸化シリコン膜２を形成し、次いでその上層にＣＶＤ（Chemical Vapor Deposition）法で膜厚０.１μｍ程度の窒化シリコン膜３を堆積した後、レジストパターンをマスクとして窒化シリコン膜３、酸化シリコン膜２および基板１を順次ドライエッチングすることにより、素子分離領域の基板１に深さ０.３５μｍ程度の素子分離溝４ａを形成する。
【００２０】
次に、熱リン酸を用いたウェットエッチングで窒化シリコン膜３を除去した後、図２に示すように、基板１上にＣＶＤ法で堆積した酸化シリコン膜４ｂをエッチバック、またはＣＭＰ（Chemical Mechanical Polishing）法で研磨して、素子分離溝４ａの内部に酸化シリコン膜４ｂを残すことにより素子分離領域を形成する。続いて、基板１を約１０００℃でアニールすることにより、素子分離溝４ａに埋め込んだ酸化シリコン膜４ｂをデンシファイ（焼き締め）する。
【００２１】
次に、基板１のｎチャネル型ＭＩＳＦＥＴＱｎの形成領域にｐ型ウェル５を形成するためのボロン（Ｂ）をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐの形成領域にｎ型ウェル６を形成するためのリン（Ｐ）をイオン注入する。上記Ｂは、たとえば注入エネルギー２００ｋｅＶ、ドーズ量２×１０１３ｃｍ−２で注入し、上記Ｐは、たとえば注入エネルギー５００ｋｅＶ、ドーズ量３×１０１３ｃｍ−２で注入する。
【００２２】
次に、図３に示すように、基板１を熱酸化して、ｐ型ウェル５およびｎ型ウェル６のそれぞれの表面にゲート絶縁膜７を４ｎｍ程度の厚さで形成した後、２００ｎｍ程度の厚さのアモルファスシリコン膜８をＣＶＤ法で基板上に堆積する。次いで、ｎチャネル型ＭＩＳＦＥＴＱｎの形成領域のアモルファスシリコン膜８にｎ型不純物、たとえばＰをイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐの形成領域のアモルファスシリコン膜８にｐ型不純物、たとえばＢをイオン注入する。上記Ｐは、たとえば注入エネルギー１０ｋｅＶ、ドーズ量８×１０１５ｃｍ−２で注入し、上記Ｂは、たとえば注入エネルギー５ｋｅＶ、ドーズ量４×１０１５ｃｍ−２で注入する。
【００２３】
この後、図４に示すように、アモルファスシリコン膜８の上層に酸化シリコン膜９を５０ｎｍ程度の厚さで形成する。次いで基板１に、たとえば９５０℃、６０秒程度の熱処理を施して、アモルファスシリコン膜８に導入したｎ型不純物およびｐ型不純物を活性化させ、さらにｎチャネル型ＭＩＳＦＥＴＱｎの形成領域のアモルファスシリコン膜８をｎ型多結晶シリコン膜８ｎに、ｐチャネル型ＭＩＳＦＥＴＱｐの形成領域のアモルファスシリコン膜８をｐ型多結晶シリコン膜８ｐに変える。
【００２４】
次に、図５に示すように、レジストパターンをマスクとして酸化シリコン膜９およびｎ型多結晶シリコン膜８ｎを順次エッチングし、ｎチャネル型ＭＩＳＦＥＴＱｎの形成領域にｎ型多結晶シリコン膜８ｎで構成されるゲート長０.１５μｍ以下のゲート電極１０ｎを形成する。同時に、レジストパターンをマスクとして酸化シリコン膜９およびｐ型多結晶シリコン膜８ｐを順次エッチングし、ｐチャネル型ＭＩＳＦＥＴＱｐの形成領域にｐ型多結晶シリコン膜８ｐで構成されるゲート長０.１５μｍ以下のゲート電極１０ｐを形成する。この後、基板１に、たとえば８００℃のドライ酸化処理を施す。
【００２５】
次に、図６に示すように、ｎ型ウェル６をレジスト膜で覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１０ｎに対して自己整合でｐ型ウェル５にｎ型不純物、たとえばヒ素（Ａｓ）をイオン注入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン拡張領域１１ａを形成する。続いてｐ型不純物、たとえばＢまたはインジウム（Ｉｎ）をイオン注入し、パンチスルーストッパとして機能するポケット領域１２を上記ソース、ドレイン拡張領域１１ａの下部に接して形成する。ポケット領域１２もゲート電極１０ｎに対して自己整合で形成される。上記Ａｓは、たとえば注入エネルギー５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２で注入し、上記Ｂは、たとえば注入エネルギー２０ｋｅＶ、ドーズ量４×１３ｃｍ−２で注入する。
【００２６】
同様に、図７に示すように、ｐ型ウェル５をレジスト膜で覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１０ｐに対して自己整合でｎ型ウェル６にｐ型不純物、たとえばフッ化ボロン（ＢＦ２）をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン拡張領域１３ａを形成する。続いてｎ型不純物、たとえばＰまたはＡｓをイオン注入し、パンチスルーストッパとして機能するポケット領域１４を上記ソース、ドレイン拡張領域１３ａの下部に接して形成する。ポケット領域１２もゲート電極１０ｎに対して自己整合で形成される。上記ＢＦ２は、たとえば注入エネルギー３ｋｅＶ、ドーズ量１×１０１５ｃｍ−２で注入し、上記Ｐは、たとえば注入エネルギー６０ｋｅＶ、ドーズ量４×１０１３ｃｍ−２で注入する。
【００２７】
次に、図８に示すように、基板１上にＣＶＤ法で堆積した酸化シリコン膜をＲＩＥ（Reactive Ion Etching）法で異方性エッチングして、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１０ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１０ｐのそれぞれの側壁にサイドウォールスペーサ１５を形成する。なお、スペーサ長Ｌが０.０７μｍ以下となるように、上記サイドウォールスペーサ１５は加工される。
【００２８】
次に、図９に示すように、ｎ型ウェル６をレジスト膜Ｒ１で覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１０ｎおよびサイドウォールスペーサ１５に対して自己整合でｐ型ウェル５にｎ型不純物、たとえばＡｓをイオン注入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン拡散領域１１ｂを形成する（図９（ａ））。上記Ａｓは、たとえば注入エネルギー４０ｋｅＶ、ドーズ量２×１０１５ｃｍ−２で注入する。
【００２９】
続いてｎ型不純物、たとえばＡｓをイオン注入し、基板１の表面から深さ２０〜４０ｎｍ程度の位置にｎ型半導体領域１６を形成する（図９（ｂ））。上記Ａｓは、基板１の法線方向に対して、たとえば約４５度の角度を有する４方向からの斜め打ち込みで注入され、１方向からの注入条件は、たとえば注入エネルギー２５ｋｅＶ、ドーズ量１×１４ｃｍ−２である。ｎ型半導体領域１６は、ゲート電極１０ｎおよびサイドウォールスペーサ１５に対して自己整合で形成される。
【００３０】
レジスト膜Ｒ１を除去した後、同様に、図１０に示すように、ｐ型ウェル５をレジスト膜Ｒ２で覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１０ｐおよびサイドウォールスペーサ１５に対して自己整合でｎ型ウェル６にｐ型不純物、たとえばＢＦ２をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン拡散領域１３ｂを形成する（図１０（ａ））。上記ＢＦ２は、たとえば注入エネルギー２５ｋｅＶ、ドーズ量２×１０１５ｃｍ−２で注入する。
【００３１】
続いてｐ型不純物、たとえばＢＦ２をイオン注入し、基板１の表面からの深さ２０〜４０ｎｍ程度の位置にｐ型半導体領域１７を形成する（図１０（ｂ））。上記ＢＦ２は、基板１の法線方向に対して、たとえば約４５度の角度を有する４方向からの斜め打ち込みで注入され、１方向からの注入条件は、たとえば注入エネルギー２５ｋｅＶ、ドーズ量１×１０１４ｃｍ−２である。ｎ型半導体領域１６は、ゲート電極１０ｎおよびサイドウォールスペーサ１５に対して自己整合で形成される。
【００３２】
この後、レジスト膜Ｒ２を除去し、次いで基板１に１０００℃、５秒程度の熱処理を施して、基板１に注入したｎ型不純物およびｐ型不純物を活性化させる。
【００３３】
次に、図１１に示すように、フッ酸（ＨＦ）液で基板１を洗浄した後、厚さ１０〜２０ｎｍ程度のＣｏ膜をスパッタリング法で基板１上に堆積する。本発明には、Ｃｏ膜に変えてＴｉ膜等の高融点金属膜が含まれる。次いで、５００〜６００℃程度の熱処理を基板１に施してｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１０ｎの表面およびソース、ドレイン拡散領域１１ｂの表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１０ｐの表面およびソース、ドレイン拡散領域１３ｂの表面とに選択的に厚さ３０ｎｍ程度のシリサイド層１８を形成する。この後、未反応のＣｏ膜を除去し、次いでシリサイド層１８の低抵抗化のため７００〜８００℃程度の熱処理を基板１に施す。
【００３４】
なお、上記洗浄処理において、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１０ｎ上およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１０ｐ上の酸化シリコン膜９を全て除去せずに残してもよい。この場合、ゲート電極１０ｎを構成するｎ型多結晶シリコン膜８ｎの表面およびゲート電極１０ｐを構成するｐ型多結晶シリコン膜８ｐの表面はシリサイド化されない。このため、ゲート電極１０ｎを金属膜とｎ型多結晶シリコン膜との積層膜または金属シリサイド膜とｎ型多結晶シリコン膜との積層膜とし、ゲート電極１０ｐを金属膜とｐ型多結晶シリコン膜との積層膜または金属シリサイド膜とｐ型多結晶シリコン膜との積層膜として、ゲート電極１０ｎ，１０ｐの低抵抗化を図ってもよい。
【００３５】
次に、図１２に示すように、基板１上に層間絶縁膜１９を形成した後、レジストパターンをマスクとして層間絶縁膜１９をエッチングし、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン拡散領域１１ｂの表面に設けられたシリサイド層１８に達するコンタクトホール２０ｎ、およびｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン拡散領域１３ｂの表面に設けられたシリサイド層１８に達するコンタクトホール２０ｐを開孔する。なお、図示はしないが、同時にｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１０ｎの表面に設けられたシリサイド層１８、およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１０ｐの表面に設けられたシリサイド層１８に達するコンタクトホールが形成される。
【００３６】
次いで、図１３に示すように、層間絶縁膜１９の上層に金属膜、たとえばタングステン（Ｗ）膜を堆積し、たとえばＣＭＰ法でこの金属膜の表面を平坦化することによって上記コンタクトホール２０ｎ，２０ｐの内部に金属膜を埋め込みプラグ２１を形成する。その後、層間絶縁膜１９の上層に堆積した金属膜をエッチングして配線層２２を形成することにより、ＣＭＯＳデバイスが略完成する。
【００３７】
図１４に、ｎチャネル型ＭＩＳＦＥＴＱｎの拡大断面図を示し、図１５に、図１４のＡ−Ａ´線、Ｂ−Ｂ´線およびＣ−Ｃ´線における基板１に導入されたｎ型不純物およびｐ型不純物の各々の濃度プロファイルの一例を示す。
【００３８】
サイドウォールスペーサ１５の下方の基板１（Ａ−Ａ´線）には、ピーク濃度１×１０２０ｃｍ−３程度の濃度プロファイル（Ｎ−）を有するソース、ドレイン拡張領域１１ａと、ソース、ドレイン拡張領域１１ａの下部に接するピーク濃度１×１０１９ｃｍ−３程度の濃度プロファイル（Ｐ）を有するポケット領域１２とが形成されている（図１５（ａ））。
【００３９】
サイドウォールスペーサ１５の端部近傍の基板１（Ｂ−Ｂ´線）には、ピーク濃度１×１０２０ｃｍ−３程度の濃度プロファイル（Ｎ−）を有するソース、ドレイン拡張領域１１ａと、ソース、ドレイン拡張領域１１ａの下部に接するピーク濃度１×１０１９ｃｍ−３程度の濃度プロファイル（Ｐ）を有するポケット領域１２と、さらにシリサイド層１８の端部で１×１０２０ｃｍ−３程度の濃度を有しピーク濃度２×１０２０ｃｍ−３程度の濃度プロファイル（ＮＳ）を有するｎ型半導体領域１６とが形成されている（図１５（ｂ））。
【００４０】
ゲート電極１０ｎおよびサイドウォールスペーサ１５が形成されない基板１（Ｃ−Ｃ´線）には、ピーク濃度１×１０２０ｃｍ−３程度の濃度プロファイル（Ｎ−）を有するソース、ドレイン拡張領域１１ａと、ソース、ドレイン拡張領域１１ａの下部に接するピーク濃度１×１０１９ｃｍ−３程度の濃度プロファイル（Ｐ）を有するポケット領域１２と、シリサイド層１８の端部で１×１０２０ｃｍ−３程度の濃度を有しピーク濃度２×１０２０ｃｍ−３程度の濃度プロファイル（ＮＳ）を有するｎ型半導体領域１６と、さらにｎ型半導体領域１６よりも深くピーク濃度２×１０２０ｃｍ−３以上の濃度プロファイル（Ｎ＋）を有するソース、ドレイン拡散領域１１ｂが形成されている（図１５（ｃ））。
【００４１】
図１６は、図１４のＡ−Ａ´線、Ｂ−Ｂ´線およびＣ−Ｃ´線における基板１に導入されたｎ型不純物およびｐ型不純物の各々の濃度プロファイルの他の例を示す。
【００４２】
サイドウォールスペーサ１５の下方の基板１（Ａ−Ａ´線）には、ピーク濃度１×１０２０ｃｍ−３程度の濃度プロファイル（Ｎ−）を有するソース、ドレイン拡張領域１１ａと、ソース、ドレイン拡張領域１１ａの下部に接するピーク濃度１×１０１９ｃｍ−３程度の濃度プロファイル（Ｐ）を有するポケット領域１２とが形成されている（図１６（ａ））。
【００４３】
サイドウォールスペーサ１５の端部近傍の基板１（Ｂ−Ｂ´線）には、ピーク濃度１×１０２０ｃｍ−３程度の濃度プロファイル（Ｎ−）を有するソース、ドレイン拡張領域１１ａと、ソース、ドレイン拡張領域１１ａの下部に接するピーク濃度１×１０１９ｃｍ−３程度の濃度プロファイル（Ｐ）を有するポケット領域１２と、さらにシリサイド層１８の端部で１×１０２０ｃｍ−３以上の濃度を有しピーク濃度２×１０２０ｃｍ−３以上の濃度プロファイル（ＮＳ）を有するｎ型半導体領域１６とが形成されている（図１６（ｂ））。
【００４４】
ゲート電極１０ｎおよびサイドウォールスペーサ１５が形成されない基板１（Ｃ−Ｃ´線）には、ピーク濃度１×１０２０ｃｍ−３程度の濃度プロファイル（Ｎ−）を有するソース、ドレイン拡張領域１１ａと、ソース、ドレイン拡張領域１１ａの下部に接するピーク濃度１×１０１９ｃｍ−３程度の濃度プロファイル（Ｐ）を有するポケット領域１２と、シリサイド層１８の端部で１×１０２０ｃｍ−３以上の濃度を有しピーク濃度２×１０２０ｃｍ−３以上の濃度プロファイル（ＮＳ）を有するｎ型半導体領域１６と、さらにｎ型半導体領域１６よりも深くピーク濃度２×１０２０ｃｍ−３程度の濃度プロファイル（Ｎ＋）を有するソース、ドレイン拡散領域１１ｂが形成されている（図１６（ｃ））。
【００４５】
前記図１５および図１６に示すように、ソース、ドレイン拡散領域１１ｂのピーク濃度と、ｎ型半導体領域１６のピーク濃度との大小関係は特に規定されない。
【００４６】
しかし、ソース、ドレイン拡張領域１１ａの接合深さ（ＸｊＮ−）はｎ型半導体領域１６の接合深さ（ＸｊＮＳ）よりも浅く、ｎ型半導体領域１６の接合深さ（ＸｊＮＳ）はソース、ドレイン拡散領域１１ｂの接合深さ（ＸｊＮ＋）よりも浅く設けられる。すなわち、下記式（２）を満たす。
【００４７】
式（２）          ＸｊＮ−＜ＸｊＮＳ＜ＸｊＮ＋
また、ｎ型半導体領域１６の不純物濃度（ＣＮＳ）はソース、ドレイン拡張領域１１ａの不純物濃度（ＣＮ−）よりも高く設定され、および／またはｎ型半導体領域１６の不純物濃度（ＣＮＳ）はソース、ドレイン拡散領域１１ｂの不純物濃度（ＣＮ＋）以下に設定される。すなわち、下記式（３）を満たす。
【００４８】
式（３）          ＣＮ−＜ＣＮＳ  and/or  ＣＮＳ≦ＣＮ＋
さらに、サイドウォールスペーサ１５の端部近傍の基板１（Ｂ−Ｂ´線）に位置するシリサイド層１８の端部には、１×１０２０ｃｍ−３程度またはそれ以上の濃度を有するｎ型半導体領域１６が形成され、このｎ型半導体領域１６でシリサイド層１８の端部の一部または全てを囲む。すなわち、チャネル領域からサイドウォールスペーサ１５の端部に向かって、ソース、ドレイン拡張領域１１ａ、ｎ型半導体領域１６、シリサイド層１８、ソース、ドレイン拡散領域１１ｂが順に位置する。
【００４９】
ゲート電極１０ｎおよびサイドウォールスペーサ１５が形成されない基板１（Ｃ−Ｃ´線）に位置するシリサイド層１８の下部には、１×１０２０ｃｍ−３程度またはそれ以上の濃度を有するｎ型半導体領域１６またはソース、ドレイン拡散領域１１ｂが形成される。
【００５０】
なお、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体領域１６を形成する際に、基板１の法線方向に対して約４５度の角度でｎ型不純物を４方向から注入したが、イオン注入の角度は約４５度に限定されるものではなく、サイドウォールスペーサ１５の端部近傍に位置するシリサイド層１８の端部の一部または全てを囲ったｎ型半導体領域１６が形成できる角度でｎ型不純物を注入すればよい。なお、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ型半導体領域１７を形成する際も同様に、イオン注入の角度は約４５度に限定されるものではない。
【００５１】
このように、本実施の形態１によれば、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン拡張領域１１ａとソース、ドレイン拡散領域１１ｂとの間にｎ型半導体領域１６を設け、基板１の表面に設けられたシリサイド層１８の端部の一部または全てをｎ型半導体領域１６で囲み、シリサイド層１８と接する部分のｎ型半導体領域１６の濃度を１×１０２０ｃｍ−３程度とする。同様に、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン拡張領域１３ａとソース、ドレイン拡散領域１３ｂとの間にｐ型半導体領域１７を設け、基板１の表面に設けられたシリサイド層１８の端部の一部または全てをｐ型半導体領域１７で囲み、シリサイド層１８と接する部分のｐ型半導体領域１７の濃度を１×１０２０ｃｍ−３程度とする。これにより、シリサイド層１８とｎ型半導体領域１６とのコンタクト抵抗およびシリサイド層１８とｐ型半導体領域１７とのコンタクト抵抗が相対的に小さくなるので、電流がシリサイド層１８からソース、ドレイン拡張領域１１ａ，１３ａに流れる際の電圧降下が低減できる。
【００５２】
（実施の形態２）
本発明の他の実施の形態であるＣＭＯＳデバイスを図１７〜図２４を用いて説明する。
【００５３】
まず、前記実施の形態１において前記図１〜図７を用いて説明した製造方法と同様に、基板１の主面上にｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜７、ゲート電極１０ｎ、ソース、ドレイン拡張領域１１ａおよびポケット領域１２を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート絶縁膜７、ゲート電極１０ｐ、ソース、ドレイン拡張領域１３ａおよびポケット領域１４を形成する。
【００５４】
次に、図１７に示すように、基板１上にＣＶＤ法で１５０ｎｍ程度の厚さの酸化シリコン膜を堆積した後、この酸化シリコン膜をＲＩＥ法で異方性エッチングして、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１０ｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１０ｐのそれぞれの側壁にサイドウォールスペーサ１５を形成する。なお、本実施の形態２では、ゲート電極１０ｎ，１０ｐの上部に酸化シリコン膜９が設けられているが、図１８に示すように、上記異方性エッチングの際に、酸化シリコン膜９を全て除去し、ゲート電極１０ｎ，１０ｐの表面を露出させてもよい。
【００５５】
次に、図１９に示すように、Ｓｉエピタキシャル層２３を選択ＣＶＤ法で基板１上に堆積する。Ｓｉエピタキシャル層２３の厚さは、たとえば５０ｎｍ程度であり、Ｓｉエピタキシャル層２３にＧｅを混入してもよい。
【００５６】
次に、図２０に示すように、ｎ型ウェル６をレジスト膜Ｒ１で覆った後、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１０ｎおよびサイドウォールスペーサ１５に対して自己整合でＳｉエピタキシャル層２３およびｐ型ウェル５にｎ型不純物、たとえばＡｓをイオン注入し、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン拡散領域１１ｂを形成する（図２０（ａ））。上記Ａｓは、たとえば注入エネルギー４０ｋｅＶ、ドーズ量２×１０１５ｃｍ−２で注入する。
【００５７】
続いてｎ型不純物、たとえばＡｓをイオン注入し、Ｓｉエピタキシャル層２３の表面から深さ２０〜４０ｎｍ程度の位置にｎ型半導体領域１６を形成する（図２０（ｂ））。上記Ａｓは、基板１の法線方向に対して、たとえば約４５度の角度を有する４方向からの斜め打ち込みで注入され、１方向からの注入条件は、たとえば注入エネルギー２５ｋｅＶ、ドーズ量１×１４ｃｍ−２である。ｎ型半導体領域１６はゲート電極１０ｎおよびサイドウォールスペーサ１５に対して自己整合で形成される。
【００５８】
レジスト膜Ｒ１を除去した後、同様に、図２１に示すように、ｐ型ウェル５をレジスト膜Ｒ２で覆った後、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１０ｐおよびサイドウォールスペーサ１５に対して自己整合でＳｉエピタキシャル層２３およびｎ型ウェル６にｐ型不純物、たとえばＢＦ２をイオン注入し、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン拡散領域１３ｂを形成する（図２１（ａ））。上記ＢＦ２は、たとえば注入エネルギー２５ｋｅＶ、ドーズ量２×１０１５ｃｍ−２で注入する。
【００５９】
続いてｐ型不純物、たとえばＢＦ２をイオン注入し、Ｓｉエピタキシャル層２３の表面からの深さ２０〜４０ｎｍ程度の位置にｐ型半導体領域１７を形成する（図２１（ｂ））。上記ＢＦ２は、基板１の法線方向に対して、たとえば約４５度の角度を有する４方向からの斜め打ち込みで注入され、１方向からの注入条件は、たとえば注入エネルギー２５ｋｅＶ、ドーズ量１×１０１４ｃｍ−２である。ｎ型半導体領域１６はゲート電極１０ｎおよびサイドウォールスペーサ１５に対して自己整合で形成される。
【００６０】
この後、レジスト膜Ｒ２を除去し、次いで基板１に１０００℃、５秒程度の熱処理を施して、基板１およびＳｉエピタキシャル層２３に注入したｎ型不純物およびｐ型不純物を活性化させる。
【００６１】
次に、図２２に示すように、ＨＦ液で基板１を洗浄した後、厚さ１０〜２０ｎｍ程度のＣｏ膜をスパッタリング法で基板１上に堆積する。次いで、５００〜６００℃程度の熱処理を基板１に施してｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン拡散領域１１ｂの表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン拡散領域１３ｂの表面とに選択的に厚さ３０ｎｍ程度のシリサイド１８を形成する。この後、未反応のＣｏ膜を除去し、次いでシリサイド層１８の低抵抗化のため７００〜８００℃程度の熱処理を基板１に施す。
【００６２】
次に、図２３に示すように、基板１上に層間絶縁膜１９を形成した後、レジストパターンをマスクとして層間絶縁膜１９をエッチングし、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン拡散領域１１ｂの表面に設けられたシリサイド層１８に達するコンタクトホール２０ｎ、およびｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレイン拡散領域１３ｂの表面に設けられたシリサイド層１８に達するコンタクトホール２０ｐを開孔する。なお、図示はしないが、同時にｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１０ｎ、およびｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極１０ｐに達するコンタクトホールが形成される。
【００６３】
次いで、図２４に示すように、層間絶縁膜１９の上層に金属膜、たとえばＷ膜を堆積し、たとえばＣＭＰ法でこの金属膜の表面を平坦化することによって上記コンタクトホール２０ｎ，２０ｐの内部に金属膜を埋め込みプラグ２１を形成する。その後、層間絶縁膜１９の上層に堆積した金属膜をエッチングして配線層２２を形成することにより、ＣＭＯＳデバイスが略完成する。
【００６４】
図２５に、ｎチャネル型ＭＩＳＦＥＴＱｎの拡大断面図を示し、図２６に、図２５のＤ−Ｄ´線における基板１に導入されたｎ型不純物およびｐ型不純物の各々の濃度プロファイルの一例を示す。
【００６５】
前記実施の形態１で示したＣＭＯＳデバイスと同様に、サイドウォールスペーサ１５の端部近傍の基板１には、ピーク濃度１×１０２０ｃｍ−３程度の濃度プロファイル（Ｎ−）を有するソース、ドレイン拡張領域１１ａと、ソース、ドレイン拡張領域１１ａの下部に接するピーク濃度１×１０１９ｃｍ−３程度の濃度プロファイル（Ｐ）を有するポケット領域１２と、さらにシリサイド層１８の端部で１×１０２０ｃｍ−３程度の濃度を有しピーク濃度２×１０２０ｃｍ−３程度の濃度プロファイル（ＮＳ）を有するｎ型半導体領域１６とが形成されている。
【００６６】
すなわち、サイドウォールスペーサ１５の端部近傍の基板１に位置するシリサイド層１８の端部には、１×１０２０ｃｍ−３程度の濃度を有するｎ型半導体領域１６が形成され、このｎ型半導体領域１６でシリサイド層１８の端部の一部または全てを囲んでいる。
【００６７】
このように、本実施の形態２によれば、前記実施の形態１と同様に、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体領域１６とシリサイド層１８とのコンタクト抵抗およびｐチャネル型ＭＩＳＦＥＴＱｐのｐ型半導体領域１７とシリサイド層１８とのコンタクト抵抗が相対的に小さくなるので、電流がシリサイド層１８からソース、ドレイン拡張領域１１ａ，１３ａに流れる際の電圧降下が低減される効果が得られる。さらに、シリサイド層１８の横方向のエンクローチメント量が大きくなった場合でも、ｎ型半導体領域１６およびｐ型半導体領域１７を設けることにより、シリサイド層１８がソース、ドレイン拡張領域１１ａ，１３ａに接触するという問題を回避することができる。
【００６８】
（実施の形態３）
図２７に、本発明の他の実施の形態であるｎチャネル型ＭＩＳＦＥＴＱｎを示す半導体基板の拡大断面図を示し、図２８に、図２７のＥ−Ｅ´線およびＦ−Ｆ´線における基板１に導入されたｎ型不純物およびｐ型不純物の各々の濃度プロファイルの一例を示す。
【００６９】
サイドウォールスペーサ１５の端部近傍の基板１（Ｅ−Ｅ´線）には、ピーク濃度１×１０２０ｃｍ−３程度の濃度プロファイル（Ｎ−）を有するソース、ドレイン拡張領域１１ａと、ソース、ドレイン拡張領域１１ａの下部に接するピーク濃度１×１０１９ｃｍ−３程度の濃度プロファイル（Ｐ）を有するポケット領域１２と、さらにシリサイド層１８の端部で１×１０２０ｃｍ−３以上の濃度を有しピーク濃度２×１０２０ｃｍ−３以上の濃度プロファイル（ＮＳ）を有するｎ型半導体領域１６とが形成されている（図２８（ａ））。
【００７０】
ゲート電極１０ｎおよびサイドウォールスペーサ１５が形成されない基板１（Ｆ−Ｆ´線）には、ピーク濃度１×１０２０ｃｍ−３程度の濃度プロファイル（Ｎ−）を有するソース、ドレイン拡張領域１１ａと、ソース、ドレイン拡張領域１１ａの下部に接するピーク濃度１×１０１９ｃｍ−３程度の濃度プロファイル（Ｐ）を有するポケット領域１２と、シリサイド層１８の端部で１×１０２０ｃｍ−３以上の濃度を有しピーク濃度２×１０２０ｃｍ−３以上の濃度プロファイル（ＮＳ）を有するｎ型半導体領域１６と、さらにｎ型半導体領域１６よりも深くピーク濃度１×１０２０ｃｍ−３程度の濃度プロファイル（Ｎ＋）を有するソース、ドレイン拡散領域１１ｂが形成されている（図２８（ｂ））。
【００７１】
図２８に示すように、ソース、ドレイン拡張領域１１ａの接合深さ（ＸｊＮ−）はｎ型半導体領域１６の接合深さ（ＸｊＮＳ）よりも浅く、ｎ型半導体領域１６の接合深さ（ＸｊＮＳ）はソース、ドレイン拡散領域１１ｂの接合深さ（ＸｊＮ＋）よりも浅く設けられる。すなわち、前記式（２）を満たす。
【００７２】
また、ｎ型半導体領域１６の不純物濃度（ＣＮＳ）は、ソース、ドレイン拡張領域１１ａの不純物濃度（ＣＮ−）よりも高く設定される。さらに、サイドウォールスペーサ１５の端部近傍の基板１（Ｅ−Ｅ´線）に位置するシリサイド層１８の端部には、１×１０２０ｃｍ−３以上の濃度を有するｎ型半導体領域１６が形成され、このｎ型半導体領域１６でシリサイド層１８の端部の一部または全てを囲む。ゲート電極１０ｎおよびサイドウォールスペーサ１５が形成されない基板１（Ｆ−Ｆ´線）に位置するシリサイド層１８の下部にも１×１０２０ｃｍ−３以上の濃度を有するｎ型半導体領域１６が形成される。
【００７３】
一方、ソース、ドレイン拡散領域１１ｂの不純物濃度（ＣＮ＋）は、シリサイド層１８からのリーク電流を抑えることのできる不純物濃度に設定されており、ｎ型半導体領域１６の不純物濃度（ＣＮＳ）と同等あるいはそれよりも低く設定される。すなわち、下記式（４）を満たす。
【００７４】
式（４）          ＣＮＳ≧ＣＮ＋
このように、本実施の形態３によれば、シリサイド層１８の下部を１×１０２０ｃｍ−３以上の濃度を有するｎ型半導体領域１６で囲むことにより、ソース、ドレイン拡散領域１１ｂの不純物濃度を相対的に低く設定することが可能となり、イオン注入におけるドーズ量等が低減できて、ダメージの低減、スループットの向上等を図ることが可能となる。
【００７５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００７６】
本発明の半導体集積回路装置の製造方法は、ゲート長が０.１５μｍ以下の世代の高速動作が要求されるＭＩＳＦＥＴを有する半導体集積回路装置に適用することができる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施の形態１であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図２】本発明の実施の形態１であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図３】本発明の実施の形態１であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図４】本発明の実施の形態１であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図５】本発明の実施の形態１であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図６】本発明の実施の形態１であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図７】本発明の実施の形態１であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図８】本発明の実施の形態１であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図９】本発明の実施の形態１であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図１０】本発明の実施の形態１であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図１１】本発明の実施の形態１であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図１２】本発明の実施の形態１であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図１３】本発明の実施の形態１であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図１４】本発明の実施の形態１であるｎチャネル型ＭＩＳＦＥＴの拡大断面図である。
【図１５】図１４のＡ−Ａ´線、Ｂ−Ｂ´線、Ｃ−Ｃ´線における不純物濃度プロファイルの一例である。
【図１６】図１４のＡ−Ａ´線、Ｂ−Ｂ´線、Ｃ−Ｃ´線における不純物濃度プロファイルの他の例である。
【図１７】本発明の実施の形態２であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図１８】本発明の実施の形態２であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図１９】本発明の実施の形態２であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図２０】本発明の実施の形態２であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図２１】本発明の実施の形態２であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図２２】本発明の実施の形態２であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図２３】本発明の実施の形態２であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図２４】本発明の実施の形態２であるＣＭＯＳデバイスを示す半導体基板の製造方法の要部断面図である。
【図２５】本発明の実施の形態２であるｎチャネル型ＭＩＳＦＥＴの拡大断面図である。
【図２６】図２５のＤ−Ｄ´線における不純物濃度プロファイルの一例である。
【図２７】本発明の実施の形態３であるｎチャネル型ＭＩＳＦＥＴの拡大断面図である。
【図２８】図２７のＥ−Ｅ´線、Ｆ−Ｆ´線における不純物濃度プロファイルの一例である。
【図２９】金属と半導体とのコンタクト抵抗に及ぼす半導体中の不純物濃度の影響を示すグラフ図である。
【符号の説明】
【００７８】
１  基板
２  酸化シリコン膜
３  窒化シリコン膜
４ａ  素子分離溝
４ｂ  酸化シリコン膜
５  ｐ型ウェル
６  ｎ型ウェル
７  ゲート絶縁膜
８  アモルファスシリコン膜
８ｎ  ｎ型多結晶シリコン膜
８ｐ  ｐ型多結晶シリコン膜
９  酸化シリコン膜
１０ｎ  ゲート電極
１０ｐ  ゲート電極
１１ａ  ソース、ドレイン拡張領域
１１ｂ  ソース、ドレイン拡散領域
１２  ポケット領域
１３ａ  ソース、ドレイン拡張領域
１３ｂ  ソース、ドレイン拡散領域
１４  ポケット領域
１５  サイドウォールスペーサ
１６  ｎ型半導体領域
１７  ｐ型半導体領域
１８  シリサイド層
１９  層間絶縁膜
２０ｎ  コンタクトホール
２０ｐ  コンタクトホール
２１  プラグ
２２  配線層
２３  Ｓｉエピタキシャル層
Ｌ  スペーサ長
Ｒ１  レジスト膜
Ｒ２  レジスト膜
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
【図１】
2006179947.tif 000003
【図２】
2006179947.tif 000004
【図３】
2006179947.tif 000005
【図４】
2006179947.tif 000006
【図５】
2006179947.tif 000007
【図６】
2006179947.tif 000008
【図７】
2006179947.tif 000009
【図８】
2006179947.tif 000010
【図９】
2006179947.tif 000011
【図１０】
2006179947.tif 000012
【図１１】
2006179947.tif 000013
【図１２】
2006179947.tif 000014
【図１３】
2006179947.tif 000015
【図１４】
2006179947.tif 000016
【図１５】
2006179947.tif 000017
【図１６】
2006179947.tif 000018
【図１７】
2006179947.tif 000019
【図１８】
2006179947.tif 000020
【図１９】
2006179947.tif 000021
【図２０】
2006179947.tif 000022
【図２１】
2006179947.tif 000023
【図２２】
2006179947.tif 000024
【図２３】
2006179947.tif 000025
【図２４】
2006179947.tif 000026
【図２５】
2006179947.tif 000027
【図２６】
2006179947.tif 000028
【図２７】
2006179947.tif 000029
【図２８】
2006179947.tif 000030
【図２９】
2006179947.tif 000031