(57)【要約】【課題】内部電源回路の出力電圧状態を外部端子で簡便にモニタできると共に内部電圧のトリミングを容易にした半導体集積回路を提供する。【解決手段】所定電圧を基準電圧と比較する比較部３１と、この比較部３１の出力に基づき内部電圧を生成する内部電圧生成部３２と、内部電圧ノード３７を抵抗分割により前記所定電圧に分圧する抵抗分割部３８と、を基本的に備えている。半導体集積回路３０は、所望の電圧となるような内部抵抗値を設定するために、前記内部電圧生成部３２と抵抗分割部３８との接続点である第１ノード３４に接続された外部端子３５に外部から所望のトリミング電圧を供給し、前記比較部３１の出力による内部電圧生成部３２へのフィードバック部３３を非活性化させて、前記比較部３１の出力である比較結果を検出することにより内部抵抗値を決定するテストモードを備える。【選択図】図１９
2006179175.tif 000002
【特許請求の範囲】
【請求項１】
所定電圧を基準電圧と比較する比較部と、この比較部の出力に基づき内部電圧を生成する内部電圧生成部と、内部電圧ノードを抵抗分割により前記所定電圧に分圧する抵抗分割部と、を備える半導体集積回路であって、
所望の電圧となるような内部抵抗値を設定するために、前記内部電圧生成部と抵抗分割部との接続点である第１ノードに接続された外部端子に外部から所望のトリミング電圧を供給し、前記比較部の出力による内部電圧生成部へのフィードバックを非活性化させ、該比較部の出力である比較結果を検出することにより内部抵抗値を決定するテストモードを備えることを特徴とする半導体集積回路。
【請求項２】
前記半導体集積回路は、チップ全体の基準電圧を生成する第１の基準電圧生成部をさらに備えている請求項１に記載の半導体集積回路。
【請求項３】
前記半導体集積回路は、チップ全体の基準電圧である第１の基準電圧が前記外部端子より供給される前記トリミング電圧よりも大きい場合に、前記第１の基準電圧をレベルシフトにより降圧させた第２の基準電圧を生成する第２の基準電圧生成回路をさらに備えている請求項１に記載の半導体集積回路。
【請求項４】
前記内部電圧生成部は、前記内部電圧が電源電圧よりも大きいときに出力される活性化信号により動作するオシレータ回路と、前記オシレータ回路の出力するパルスを受けて昇圧して前記第１ノードに昇圧電圧を出力する昇圧回路と、テストモード時に前記外部端子から供給される所望の前記トリミング電圧により、前記比較部より出力される比較結果により前記オシレータ回路の活性化と非活性化との切替えを制御する制御部と、を備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記内部電圧生成部は、前記内部電圧が電源電圧よりも大きいときに出力される活性化信号により動作するオシレータ回路と、前記オシレータ回路の出力するパルスを受けて昇圧して前記第１ノードに昇圧電圧を出力する昇圧回路と、テストモード時に前記外部端子から供給される所望の前記トリミング電圧により、前記比較部より出力される比較結果により前記昇圧回路の活性化と非活性化との切替を制御する制御部と、を備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項６】
前記抵抗分割部は、テストモード時に前記比較結果に基づいて抵抗値を可変にする可変抵抗を含むと共に、前記外部端子より供給される前記トリミング電圧の設定レベルを予め所定のステップ幅に設定しておいてトリミングテスト時にこのステップ幅を半ステップ上または下にずらすことにより半ステップの精度で設定レベルを制御することを特徴とする請求項１に記載の半導体集積回路。
【請求項７】
基準電圧と比較することにより内部電圧を生成し、ビットデータによって内部電圧値を微調整できる機能を有する半導体集積回路において、
テスト時に内部電圧生成回路の出力ノードに外部から第１の電圧を供給し、内部電圧値と基準電圧の電圧比が前記第１の電圧と基準電圧の電圧比と最も近くなるようなビットデータを検知し、前記テスト時以外のビットデータにしたがって内部電圧を微調整する手段を備えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧のレベルをシフトさせた駆動電圧を生成する昇圧回路等の内部電源回路を内蔵する半導体集積回路に関し、特に、電圧トリミング機能を有する半導体集積回路に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ(Electrically Erasable and Programmable Read Only Memory)やＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリは一般に、内部電源電圧を昇圧して必要な駆動電圧を生成する昇圧電源回路を内蔵する。昇圧電源回路は、代表的なものとしては、チャージポンプ回路を用いた昇圧回路と、この昇圧回路を駆動するクロックを生成するオシレータと、昇圧回路から得られる駆動電圧を所定レベルに設定保持するべくオシレータを帰還制御するリミッタ回路とを備えて構成される。
【０００３】
このような半導体メモリのウェハ段階のダイソートテストにおいては、素子内部で使用される昇圧電源回路出力等の各種電圧のレベルが設計値通りであるか否かを測定し、書き込み、消去等の基本動作が可能であるか否かをテストする。ウェハ状態では、このような電圧テストができるように、外部端子に接続するために、通常はいくつかのモニタ用パッドが設けられている。
【０００４】
しかし、メモリチップがパッケージングされるときは、外部端子数の制限等から、多くのモニタ用パッドは外部端子にはボンディング接続されない。したがって、ストレス試験や信頼性試験等に基づく出荷前の不良サンプルの解析のためには、メモリチップを、モニタ用パッドにボンディング接続可能なパッケージにアセンブリし直して、内部電圧をモニタできる状態にすることを行なっている。これは、不良サンプル解析の手間がかかるだけでなく、アセンブリ失敗により不良サンプルがなくなり、別の不良箇所が発生したりする。
【０００５】
以上のような背景から、昇圧電源回路等のリミッタ回路から得られる出力信号（電圧判定フラグ）をテスト時に外部端子であるＩ／Ｏ端子に転送出力できるようにしたテストモード機能が提案されている（特許文献１参照）。これは、内部昇圧電源回路等がその電圧制御のためにリミッタ回路を備えていることを利用したものである。
【特許文献１】特開平９−８２８９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、リミッタ回路から得られる電圧判定フラグは、昇圧回路を帰還制御するための活性化信号である。例えば図１８に示すように、電圧判定フラグＦＬＧは、昇圧回路の動作開始前“Ｌ”であり、動作開始から出力電圧が所定レベルに達するまで“Ｈ”になり、所定レベルに達すると“Ｌ”になり、出力安定化後は“Ｈ”，“Ｌ”を繰り返すという論理信号となる。このため、オシロスコープ等による波形観察には適しているが、ＬＳＩテスタによるテストには適さないという問題があった。したがって、手軽さや解析の早さの点から、ＬＳＩテスタにより測定できる回路構成が望まれる。
【０００７】
本発明の目的は、電圧モニタパッドに設定したい電圧を外部から与えてリミッタ回路のフィードバック系を非活性化させ、リミッタ回路の抵抗値を操作して、リミッタフラグの読み出しにより電圧トリミングを行なうことができるようにした電圧トリミング機能を有する半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明の第１の基本構成に係る半導体集積回路は、所定電圧を基準電圧と比較する比較部と、この比較部の出力に基づき内部電圧を生成する内部電圧生成部と、内部電圧ノードを抵抗分割により前記所定電圧に分割する抵抗分割部とを備える半導体集積回路であって、所望の電圧となるような内部抵抗値を設定するために、前記内部電圧生成部と前記抵抗分割部との接続点である第１ノードに接続された外部端子に外部から所望のトリミング電圧を供給し、比較器の出力による内部電圧生成部へのフィードバックを非活性化させ、比較器の出力である比較結果を検出することにより内部抵抗値を決定するテストモードを備えることを特徴とする。
【０００９】
この第１の基本構成に係る半導体集積回路によれば、電圧モニタパッドに設定したい電圧を外部から与え、リミッタ回路のフィードバック系の非活性化、リミッタの抵抗値操作、リミッタフラグの読み出しにより電圧トリミングを行なうことができるようになる。
【００１０】
上記第１の基本構成に係る半導体集積回路は、チップ全体の基準電圧を生成する第１の基準電圧生成部をさらに備えていても良い。
【００１１】
上記第１の基本構成に係る半導体集積回路において、前記半導体集積回路は、チップ全体の基準電圧である第１の基準電圧が前記外部端子より供給される前記トリミング電圧よりも大きい場合に、前記第１の基準電圧をレベルシフトにより降圧させた第２の基準電圧を生成する第２の基準電圧生成回路をさらに備えても良い。
【００１２】
上記第１の基本構成に係る半導体集積回路において、前記内部電圧生成部は、前記内部電圧が電源電圧よりも大きいときに出力される活性化信号により動作するオシレータ回路と、前記オシレータ回路の出力するパルスを受けて昇圧して前記第１ノードに昇圧電圧を出力する昇圧回路と、テストモード時に前記外部端子から供給される所望の前記トリミング電圧により、前記比較部より出力される比較結果により前記オシレータ回路の活性化と非活性化との切替えを制御する制御部と、を備えていても良い。
【００１３】
上記第１の基本構成に係る半導体集積回路において、前記内部電圧生成部は、前記内部電圧が電源電圧よりも大きいときに出力される活性化信号により動作するオシレータ回路と、前記オシレータ回路の出力するパルスを受けて昇圧して前記第１ノードに昇圧電圧を出力する昇圧回路と、テストモード時に前記外部端子から供給される所望の前記トリミング電圧により、前記比較部より出力される比較結果により前記昇圧回路の活性化と非活性化との切替えを制御する制御部と、を備えていても良い。
【００１４】
上記第１の基本構成に係る半導体集積回路において、前記抵抗分割部はテストモード時に前記比較結果に基づいて抵抗値を変化可能とする可変抵抗を含むと共に、前記外部端子より供給される前記トリミング電圧の設定レベルを予め所定のステップ幅に設定しておいてトリミングテスト時にこのステップ幅を半ステップ上または下にずらすことにより半ステップの精度で設定レベルを制御するようにしても良い。
【００１５】
また、本発明の第２の基本構成に係る半導体集積回路は、基準電圧と比較することにより内部電圧を生成し、ビットデータによって内部電圧値を微調整できる機能を有する半導体集積回路において、テスト時に内部電圧生成回路の出力ノードに外部から第１の電圧を供給し、内部電圧値と基準電圧の電圧比が前記第１の電圧と基準電圧の電圧比と最も近くなるようなビットデータを検知し、前記テスト時以外のビットデータにしたがって内部電圧を微調整する手段を備えることを特徴としている。
【００１６】
この第２の基本構成に係る半導体集積回路は、第１の基本構成に係る半導体集積回路を機能構成により捉えるようにしたものである。この第２の基本構成に係る半導体集積回路によっても、設定したい電圧を外部から与えてテストを行ない、テスト時以外のビットデータを読み出して内部電圧を微調整するように電圧トリミングすることができる。
【発明の効果】
【００１７】
以上述べたように本発明によれば、本発明に係る電圧トリミング機能を有する半導体集積回路は、電圧モニタパッドに設定したい電圧を外部から与え、リミッタ回路のフィードバック系の非活性化、リミッタの抵抗値操作、リミッタフラグの読み出しにより電圧トリミングを行なう。本発明に係る半導体集積回路は、設定したい電圧に対してその電圧生成回路のほとんどの回路系を用いて最も近い抵抗値にするため、ばらつきも含めた状態でのトリミングが可能となる。抵抗値を設定するための抵抗値ビットデータの判定作業を内部回路で処理するので、多数個取り測定が可能となり、テスト時間を大幅に短縮することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付した図面を参照しながら、本発明の実施の形態について詳細に説明する。本明細書に開示された実施形態は、第１ないし第８実施形態が本発明の前提となる前提基本構成に関連する具体的な開示であり、第９ないし第１７実施形態が本発明の第１、第２の基本構成に関連する具体的な開示である。
【第１実施形態】
【００１９】
第１実施形態は、本発明の前提基本構成における最も基本的な概念を含む実施形態であり、図１にその基本的な構成が示されている。図１に示される第１実施形態に係る半導体集積回路は第２ないし第８実施形態の上位概念を示すものである。図１において、第１実施形態に係る半導体集積回路１０は、電源電圧のレベルをシフトした駆動電圧を生成する内部電源回路１１と、内部電源回路１１の出力した駆動電圧とモード信号とに基づいて内部電源回路１１を制御するリミッタ回路１２と、内部電源回路１１が出力する駆動電圧を監視し、この駆動電圧が所定値に達するまで第１論理レベルを維持し、駆動電圧が前記所定値に達してから第２論理レベルとなる活性化信号を出力するモニタ回路１３と、を備えている。
【００２０】
図１において、本発明の特徴はリミッタ回路１２のみでなくモニタ回路１３をも備えている点にあり、このモニタ回路１３はモニタ信号を出力する第１の外部端子１４と、外部電源電圧が供給される第２の外部端子１５と、駆動電圧を監視するための監視ノードの電圧と比較する基準電圧が供給される第３の外部端子１６と、を備え、さらに、第２の外部端子１５から供給される外部電源電圧が与えられ、テストモード時に活性化されて前記内部電源回路の駆動電圧を監視するための監視ノードの電圧を第３の外部端子１６から供給される基準電圧と比較してモニタ信号を出力するコンパレータ１７と、このコンパレータ１７から出力される前記モニタ信号を前記第１の外部端子１４に転送する転送ゲート１８と、を備える。リミッタ回路１２およびモニタ回路１３の詳細な構成については、以下に説明する第２ないし第８実施形態により具体的に説明する。
【００２１】
このような構成を有する第１実施形態に係る半導体集積回路１０は、図２に示されるようなＥＥＰＲＯＭに搭載されている。図２について、本発明が適用されるＥＥＰＲＯＭの構成を説明する。図２において、メモリセルアレイ１は、例えばＮＡＮＤ型或いはＮＯＲ型に不揮発性メモリセルが配置されて構成される。メモリセルアレイ１のワード線を選択駆動するのがロウデコーダ２であり、ビット線選択を行なうのがカラムデコーダ５とカラムゲート４である。読み出し時、メモリセルアレイ１のビット線データはセンスアンプ３により検知増幅され、カラムゲート４により選択されてＩ／Ｏバッファ６に転送される。書き込み時は、外部からの書き込みデータがＩ／Ｏバッファ６からカラムゲート４を介し、センスアンプ３を介して、ビット線に与えられる。
【００２２】
アドレス信号Ａｄｄ．各種制御信号もＩ／Ｏバッファ６に取り込まれ、アドレス信号はアドレスバッファ７に転送保持され、制御信号は制御回路８に転送される。制御回路８は、制御信号により設定される動作モードに応じて、アドレスバッファ７を制御してロウアドレス、カラムアドレスをそれぞれロウデコーダ２、カラムデコーダ５に転送し、動作モードに応じて昇圧電源回路９を制御して、自動書き込みや自動消去のシーケンス制御を行なう。昇圧電源回路９は、メモリセルアレイ１の各部に与えられる、電源電圧を昇圧した書き込み電圧、消去電圧、中間電圧等を生成するものである。この昇圧電源回路９に含まれる１つの電源回路が、図１に示された半導体集積回路１０に相当している。
【第２実施形態】
【００２３】
次に、本発明のより詳細な構成を示す第２実施形態に係る半導体集積回路について、図３ないし図１０を用いて説明する。なお、図２に示すＥＥＰＲＯＭはこの第２実施形態についても適用あるものとする。
【００２４】
図３は、昇圧電源回路９に含まれる１つの電源回路として、高電圧ＶＰＰを生成する電源回路の構成を示している。チャージポンプ回路により構成された昇圧回路２１と、これを駆動するクロックを生成するオシレータ２２が電源回路本体を構成する。昇圧回路２１の出力端子には、その出力電圧を監視して所定レベルに保持するためのリミッタ回路２３が設けられている。リミッタ回路２３は、昇圧回路の動作状態に出力電圧の状態に応じて電圧判定フラグＦＬＧを出力する。この電圧判定フラグＦＬＧは、オシレータ２２の活性、非活性を制御する活性化信号となる。
【００２５】
リミッタ回路２３が出力する電圧判定フラグＦＬＧの状態をチップ外部で監視できるようにするために、リミッタ回路２３の所定ノードの電圧を検知するモニタ回路２４が設けられている。このモニタ回路２４が出力するモニタ信号の端子は、外部端子にボンディング接続されるパッドＰＡＤ１に接続されている。更にこの実施の形態では、モニタ回路２４に対して外部電源電圧Ｖｅｘｔｐｗと、外部基準電圧Ｖｅｘｔｒｅｆを供給する端子がそれぞれパッドＰＡＤ２，ＰＡＤ３に接続されている。
【００２６】
昇圧回路２１には、図４に示す２相駆動のチャージポンプ回路、或いは図５に示す４相駆動のチャージポンプ回路が用いられる。これらの回路は公知のものであり、詳細な説明は省く。図４に示す昇圧回路は、オシレータ２２から発生される図６に示す２相のクロックφ１，φ２により、また図５に示す昇圧回路は図７に示す４相のクロックφ１〜φ４により駆動されて、電源電圧ＶＣＣを昇圧した高電圧ＶＰＰを生成する。
【００２７】
図８は、リミッタ回路２３とモニタ回路２４の構成を示している。リミッタ回路２３は、昇圧回路２１の出力端子であるＶＰＰ端子の電圧を分圧する抵抗Ｒ１，Ｒ２による抵抗分圧回路を有する。分圧回路の一端は、活性化ＮＭＯＳトランジスタＱＮ１を介して接地されている。このＮＭＯＳトランジスタＱＮ１は、制御回路８から発生されるモード信号ＭＯＤＥにより制御される。
【００２８】
抵抗Ｒ１，Ｒ２の接続ノードＮ１が電圧監視ノードであり、この電圧が基準電圧Ｖｒｅｆを越えたか否かを判定するためにコンパレータＣＭＰ１が設けられている。すなわち監視ノードＮ１の電圧が基準電圧Ｖｒｅｆになったときに書き込み電圧ＶＰＰが所望の値になるように、抵抗Ｒ１，Ｒ２と基準電圧Ｖｒｅｆが設定されている。コンパレータＣＭＰ１の出力は、ＮＯＲゲートＧ１の１つの入力端子に入る。ＮＯＲゲートＧ１のもう１つの入力端子には、モード信号ＭＯＤＥがインバータＩ１により反転されて入る。このＮＯＲゲートＧ１の出力端子が電圧判定フラグＦＬＧの出力端子となる。
【００２９】
このリミッタ回路２３の動作については、以下の通りである。モード信号ＭＯＤＥが“Ｌ”の間、リミッタ回路２３は非活性に保持される。このとき、電圧判定フラグは、ＦＬＧ＝“Ｌ”である。モード信号ＭＯＤＥが“Ｈ”になると、電圧判定フラグがＦＬＧ＝“Ｈ”になり、オシレータ２２が駆動されて昇圧動作が開始される。さらに、昇圧出力が一定レベルに達すると、監視ノードＮ１の電圧が基準電圧Ｖｒｅｆを越え、これにより、コンパレータＣＭＰ１の出力が“Ｈ”になる。この結果、ＮＯＲゲートＧ１の出力、すなわち電圧判定フラグがＦＬＧ＝“Ｌ”になる。
【００３０】
電圧判定フラグＦＬＧが“Ｌ”になる、オシレータ２２は非活性となり、昇圧動作を停止する。そして昇圧回路２１の出力レベルが下がり、監視ノードＮ１の電圧が基準電圧Ｖｒｅｆ以下になると、コンパレータＣＭＰ１の出力は“Ｌ”、したがって電圧判定フラグＦＬＧは再び“Ｈ”になる。以下、モード信号ＭＯＤＥが“Ｈ”の動作状態にある期間、電圧フラグＦＬＧは“Ｈ”，“Ｌ”を繰り返して、高電圧ＶＰＰは所定のレベルを保持する。
【００３１】
モニタ回路２４は、リミッタ回路２３内の監視ノードＮ１の電圧レベルを検知して、高電圧ＶＰＰが安定化したことを示すモニタ信号を出すためのコンパレータＣＭＰ２を有する。このコンパレータＣＭＰ２の電源端子および基準入力端子には、外部電源電圧Ｖｅｘｔｐｗおよび外部基準電圧Ｖｅｘｔｒｅｆが用いられる。これらの外部電源電圧Ｖｅｘｔｐｗおよび外部基準電圧Ｖｅｘｔｒｅｆはそれぞれ、パッドＰＡＤ２，ＰＡＤ３からＮＭＯＳトランジスタＱＮ２，ＱＮ３からなる転送ゲートを介して供給される。
【００３２】
ＮＭＯＳトランジスタＱＮ２を駆動するために、この実施の形態では、ブート回路２４１が設けられている。すなわちＰＡＤ２から供給される入力電圧Ｖｉｎをブート回路２４１により昇圧した電圧ＶｂｔによってＮＭＯＳトランジスタＱＮ２のゲートが制御される。また外部基準電圧Ｖｅｘｔｒｅｆを転送するＮＭＯＳトランジスタＱＮ２のゲートは、パッドＰＡＤ２から入力される外部電源電圧が用いられる。
【００３３】
コンパレータＣＭＰ２の接地側端子には、テスト信号ＴＥＳＴにより制御される活性化用ＮＭＯＳトランジスタＱＮ４が挿入されている。テスト信号ＴＥＳＴはテスト動作のときに制御回路８から発生されるものである。コンパレータＣＭＰ２の出力端子は、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ５の対により構成された転送ゲートＴＧを介して、パッドＰＡＤ１に接続される。この転送ゲートＴＧもテスト信号ＴＥＳＴにより制御される。
【００３４】
この第２実施形態において、モニタ信号が出力されるパッドＰＡＤ１としては、複数のデータ入出力端子（Ｉ／Ｏ端子）の１つに接続されるパッドが用いられる。また、外部電源電圧Ｖｅｘｔｐｗおよび外部基準電圧Ｖｅｘｔｒｅｆが与えられるパッドＰＡＤ２，ＰＡＤ３としては、ＮＡＮＤ型ＥＥＰＲＯＭの場合であれば、オプション端子、レディ／ビジー（Ｒ／Ｂ）端子、書き込みプロテクト（ＷＰ）端子等のパッドが用いられる。これらの端子は“Ｌ”或いは“Ｈ”に固定される必要がある。しかし、基本動作モードが確定した状態では、これらの端子につながる内部端子の状態がラッチ回路に記憶されていれば、テストモードにおいては他の制御信号の入力端子として利用することができる。すなわち格別のオプション端子が用意されていないパッケージ品であっても、これらの端子を擬似的なオプション端子として利用することができる。
【００３５】
モニタ回路２４におけるブート回路２４１は例えば、図９のように構成される。このブート回路２４１はよく知られたもので、入力端子Ｎｉｎの電圧Ｖｉｎを、クロックＣＬＫとモード信号ＭＯＤＥにより制御されて、ＮＭＯＳトランジスタＱｎ１３，ＱＮ１４，ＱＮ１５により、ブート電圧Ｖｂｔの出力端子Ｎｏｕｔに転送する動作を行なうものである。すなわち、モード信号ＭＯＤＥが“Ｈ”になると、これがＤタイプのＮＭＯＳトランジスタＱＮ１１，ＱＮ１２を介して出力端子Ｎｏｕｔに転送される。これによりＮＭＯＳトランジスタＱＮ１３がオンになる。
【００３６】
モード信号ＭＯＤＥにより同時にＡＮＤゲートＧ２が活性化されて、クロックＣＬＫがキャパシタＣ１１，Ｃ１２に逆相で転送される。キャパシタＣ１１，Ｃ１２と、ダイオード接続されたＮＭＯＳトランジスタＱＮ１４，ＱＮ１５はチャージポンプ回路を構成しており、クロックＣＬＫの駆動によるチャージポンプ動作で、入力端子Ｎｉｎの電圧が出力端子Ｎｏｕｔに転送される。入力端子Ｎｉｎと出力端子Ｎｏｕｔの間にダイオード接続されたＮＭＯＳトランジスタＱＮ１６，ＱＮ１７は、出力端子Ｎｏｕｔの電圧レベルを制限するためのもので、ブート電圧は、Ｖｂｔ＝Ｖｉｎ＋２Ｖｔｈ（Ｖｔｈは、ＮＭＯＳトランジスタＱＮ１６ＱＮ１７のしきい値電圧）まで上昇する。
【００３７】
このようなブート回路２４１を用いてＮＭＯＳトランジスタＱＮ２のゲートを制御することにより、パッドＰＡＤ２から供給される外部電源電圧Ｖｅｘｔｐｗは、ＮＭＯＳトランジスタＱＮ２でレベル低下することなく、コンパレータＣＭＰ２の電源端子に供給されることになる。
【００３８】
この第２実施形態において、テストモードでのモニタ信号出力の動作を次に説明する。図８に示すリミッタ回路２３は、前述のようにモード信号ＭＯＤＥにより活性化されて、高電圧ＶＰＰが所定レベルに達すると、電圧判定フラグＦＬＧが“Ｌ”になり、その後動作モード信号ＭＯＤＥが“Ｈ”の間、電圧フラグＦＬＧは“Ｈ”，“Ｌ”を繰り返すことになる。監視ノードＮ１の電圧もこれに応じて、高電圧ＶＰＰを安定化させた後、図１０に示すようにほぼ基準電圧Ｖｒｅｆの一定レベルで信号することになる。
【００３９】
これに対して、モニタ回路２４には、制御回路８からテスト信号ＴＥＳＴ＝“Ｈ”が与えられ、パッドＰＡＤ２，ＰＡＤ３からはそれぞれ、外部電源電圧Ｖｅｘｔｐｗと外部基準電圧Ｖｅｘｔｒｅｆが与えられる。このとき、外部基準電圧Ｖｅｘｔｒｅｆとしては、図１０に示すように、レベルが監視ノードＮ１の電圧レベルより低いところから、監視ノードＮ１の電圧レベルと交差してシフトするような、時間的に変化する電圧が用いられる。
【００４０】
そうすると、図１０に示すように、外部基準電圧Ｖｅｘｔｒｅｆが監視ノードＮ１のレベルと交差するタイミングでコンパレータＣＭＰ２の出力は“Ｌ”となる。このコンパレータＣＭＰ２の出力がモニタ信号として、転送ゲートＴＧを介してパッドＰＡＤ１に出力される。外部基準電圧Ｖｅｘｔｒｅｆをこのように時間的にレベルシフトする電圧とすることによって、監視ノードＮ１の僅かのレベル振動に拘わらず、出力されるモニタ信号は、固定の論理レベル（この実施の形態の場合“Ｌ”）となる。したがって、このモニタ信号をＬＳＩテスタにより読み取ることで、昇圧電源回路から高電圧ＶＰＰが出力されていることを簡単かつ確実に知ることができる。
【００４１】
またこのテストモードにおいて、モニタ信号が出力されるタイミングでの外部基準電圧Ｖｅｘｔｒｅｆは、リミッタ回路２３に与えられる内部基準電圧Ｖｒｅｆにほぼ等しい。したがって、外部基準電圧Ｖｅｘｔｒｅｆをチェックすることにより、内部の基準電圧Ｖｒｅｆを確認することもできる。更に、外部電源電圧Ｖｅｘｔｐｗと外部基準電圧Ｖｅｘｔｒｅｆを種々変化させてコンパレータＣＭＰ２の動作を見ることにより、コンパレータＣＭＰ２の回路動作テストも可能になる。特にコンパレータＣＭＰ２が正常動作する最低電源電圧レベルＶＣＣｍｉｎをチェックするといった測定が可能である。
【第３実施形態】
【００４２】
図１１は、本発明の第３実施形態によるリミッタ回路２３とモニタ回路２４を示している。リミッタ回路２３は、上述した第２実施形態のものと同じであり、モニタ回路２４もその基本構成は第２実施形態のものと同じである。この第３実施形態では、外部電源電圧Ｖｅｘｔｐｗを供給する転送ゲートＮＭＯＳトランジスタＱＮ２のゲートの制御に、ブート回路を用いず、内部で発生させる適当な昇圧電圧Ｖｍを用いている。
【００４３】
この場合昇圧電圧Ｖｍは、供給される外部電源電圧Ｖｅｘｔｐｗに対して、ＮＭＯＳトランジスタＱＮ２のしきい値電圧よりも高いものとする。これにより、外部電源電圧Ｖｅｘｔｐｗはレベル低下することなく、コンパレータＣＭＰ２に与えられる。外部基準電圧Ｖｅｘｔｒｅｆは、先の第２実施形態と同様に時間的にレベルシフトする電圧とする。これにより、先の第２実施形態に比べて簡単な回路構成で、先の第２実施形態と同様に、論理レベル変動のないモニタ信号を得ることができる。リミッタ回路２３の基準電圧Ｖｒｅｆのテスト等については、上述した第２実施形態と同様に、内部回路のテストも可能である。
【第４実施形態】
【００４４】
図１２は、本発明の第４実施形態による半導体集積回路におけるリミッタ回路２３とモニタ回路２４を示している。リミッタ回路２３は先の第２実施形態と同じであり、モニタ回路２４もその基本構成は先の第２実施形態と同じである。ただし、この第４実施形態においては、テスト用端子として１つのパッドＰＡＤ２しか用意できない場合を想定している。そこで、パッドＰＡＤ２からは、第２実施形態に係る半導体集積回路と同様にして、外部電源電圧ＶｅｘｔｐｗをコンパレータＣＭＰ２に供給し、外部基準電圧Ｖｅｘｔｒｅｆは、この外部電源電圧Ｖｅｘｔｐｗを降圧して生成されている。
【００４５】
すなわち、転送ゲートＮＭＯＳトランジスタＱＮ２のソース端子と接地端子の間に抵抗Ｒ３，Ｒ４と活性化用ＮＭＯＳトランジスタＱＮ６を直列接続した分圧回路を構成して、抵抗Ｒ３，Ｒ４の接続ノードに必要な外部基準電圧Ｖｅｘｔｒｅｆが得られるようにしている。活性化ＮＭＯＳトランジスタＱＮ６のゲートはテスト信号ＴＥＳＴにより制御する。
【００４６】
コンパレータＣＭＰ２のオペアンプの感度特性を考慮すると、その電源電圧と基準電圧は、一定の比率を保てば問題ない。この第４実施形態の場合のモニタ回路２４の動作波形を図１４に示す。外部電源電圧Ｖｅｘｔｐｗは、時間的にレベルシフトする電圧として供給する。これより外部基準電圧Ｖｅｘｔｒｅｆも、外部電源電圧Ｖｅｘｔｐｗに依存してレベルシフトする電圧となる。そしてこの基準電圧Ｖｅｘｔｒｅｆが、第２実施形態におけると同様に、昇圧電源回路安定化後の監視ノードＮ１のレベルと交差するように、抵抗Ｒ３，Ｒ４の値が設定される。
【００４７】
これにより、第２および第３実施形態と同様に、パッドＰＡＤ１にモニタ信号を出力することができる。この第４実施形態によると、テストのために用意できるパッドが少ない場合にも同様のテストが可能になる。また外部基準電圧Ｖｅｘｔｒｅｆを生成する抵抗分圧回路には活性化ＮＭＯＳトランジスタＱＮ６を挿入してテスト時のみ電流が流れるようにしており、無用な消費電力が抑えられる。リミッタ回路２３の基準電圧Ｖｒｅｆのテスト等の内部回路のテストが可能であるとは、上述した第２および第３実施形態と同様である。
【第５実施形態】
【００４８】
図１３は、本発明の第５実施形態に係るリミッタ回路２３とモニタ回路２４を示している。この第５実施形態が上述した第４実施形態と異なる点は、パッドＰＡＤ２から外部電源電圧Ｖｅｘｔｐｗを供給する転送ゲートとしてのＮＭＯＳトランジスタＱＮ２のゲートを、ブート回路を用いず、図１１の第３実施形態と同様に、内部で生成される適当な昇圧電圧Ｖｍを用いていることである。この場合も、昇圧電圧Ｖｍは、供給される外部電源電圧Ｖｅｘｔｐｗに対して、ＮＭＯＳトランジスタＱＮ２のしきい値電圧より高いものとする。
【００４９】
図１２に示した第４実施形態と同様に、外部電源電圧Ｖｅｘｔｐｗは、図１４に示すように、時間的にレベルシフトする電圧として供給される。これより外部基準電圧Ｖｅｘｔｒｅｆも、外部電源電圧Ｖｅｘｔｐｗに依存してレベルシフトする電圧となる。これにより、第４実施形態と同様のモニタ信号を出力することができる。したがって、第４実施形態と同様の効果が得られるばかりでなく、回路はより簡単な構成となる。
【第６実施形態】
【００５０】
図１５は、第６実施形態におけるモニタ回路２４の構成である。リミッタ回路については上述した第２ないし第５実施形態と同様の構成であるので省略した。この第６実施形態も、テスト用として用意できるパッドがＰＡＤ３の１つのみの場合であるが、この第６実施形態ではこの１つのパッドＰＡＤ３を外部基準電圧Ｖｅｘｔｒｅｆの供給端子として用いている。この外部基準電圧ＶｅｘｔｒｅｆをコンパレータＣＭＰ２に供給するＮＭＯＳトランジスタＱＮ３のゲートは、第２実施形態におけるものと同様のブート回路２４１を用いて昇圧された電圧Ｖｂｔにより制御する。この昇圧電圧Ｖｂｔを適用することにより、外部基準電圧Ｖｅｘｔｒｅｆをレベル低下させることなくコンパレータＣＭＰ２の基準端子に与えることができる。
【００５１】
コンパレータＣＭＰ２の電源端子には、内部で発生される適当な昇圧電圧Ｖｍが与えられる。この第６実施形態の場合、外部基準電圧Ｖｅｘｔｒｅｆは、第２実施形態の場合と同様、図１０に示すように、時間的にレベルシフトする電圧としてパッドＰＡＤ３から与えられる。昇圧電圧Ｖｍは、図１４における外部電源で圧Ｖｅｘｔｐｗと同程度のものとする。これにより、第２実施形態と同様の動作で、かつ少ないパッド数で昇圧回路のモニタ信号を出力することができる。
【第７実施形態】
【００５２】
図１６は、図１５に示された第６実施形態に係る半導体集積回路の構成を変形した第７実施形態のモニタ回路２４である。この実施の形態では、コンパレータＣＭＰ２に与える電源電圧として内部の適当な昇圧電圧Ｖｍ２を用い、パッドＰＡＤ３からコンパレータＣＭＰ２に外部基準電圧Ｖｅｘｔｒｅｆを与えるための転送ゲートトランジスタＱＮ３のゲートにも、内部で昇圧されて適当な昇圧電圧Ｖｍ１を用いている。
【００５３】
昇圧電圧Ｖｍ２は、図１４における外部電源電圧Ｖｅｘｔｐｗと同程度のものとする。昇圧電圧Ｖｍ１は外部基準電圧Ｖｅｘｔｒｅｆをレベル低下なくコンパレータＣＭＰ２の基準端子に与えることができる値とする。これらの昇圧電圧Ｖｍ１，Ｖｍ２は同じもよいし、異なる値でもよい。この第７実施形態によっても第２実施形態と同様の動作により、かつ少ないパッド数で昇圧回路のモニタ信号を出力することができる。
【第８実施形態】
【００５４】
図１７は、第８実施形態によるリミッタ回路２３とモニタ回路２４の構成を示している。リミッタ回路２３はこれまでの実施の形態と同じであるが、モニタ回路２４の構成は、ここまでの実施の形態とは大きく異なる。すなわちこの第８実施形態では、モニタ回路２４は、電圧供給用のパッドを用いることなく、上述した第１ないし第７実施形態と同様のモニタ信号を出力する。
【００５５】
すなわち、この第８実施形態におけるモニタ回路２４は、リミッタ回路２３の動作開始直後の電圧判定フラグＦＬＧの“Ｈ”レベルへの切り替わりを検知して保持するラッチ回路２４２と、その電圧判定フラグＦＬＧの、リミッタ回路２３の動作開始後最初の“Ｌ”レベルへの切り替わりを検知して保持するラッチ回路２４３とが設けられる。これらのラッチ回路２４２，２４３の保持データは、ＮＡＮＤゲートＧ１６とインバータＩ１２からなるゲート回路２４４により論理積がとられて、転送ゲートＴＧに供給される。
【００５６】
図１８を用いてこの実施の形態の動作を説明する。モード信号ＭＯＤＥが時刻ｔ０で立ち上がってリミッタ回路２３が動作開始し、電圧判定フラグＦＬＧ＝“Ｈ”となって昇圧動作が開始される。この電圧判定フラグＦＬＧの立ち上がりによりラッチ回路２４２のノードＮ２に“Ｈ”が保持される。昇圧電圧ＶＰＰが所定のレベルに達すると、時刻ｔ１で電圧判定フラグＦＬＧは“Ｌ”になり、以後電圧判定フラグＦＬＧは“Ｈ”，“Ｌ”を繰り返す。時刻ｔ１で電圧判定フラグＦＬＧが“Ｌ”になると、インバータＩ１１とＮＯＲゲートＧ１３によりラッチ回路２４３に“Ｈ”が入力され、そのノードＮ３に“Ｈ”が保持される。
【００５７】
このラッチ回路２４２，２４３の状態は、電圧判定フラグＦＬＧのその後の、“Ｈ”，“Ｌ”の繰り返しに拘わらず、リセット信号ＲＥＳＥＴが入るまで維持される。そして、ノードＮ２およびＮ３が共に“Ｈ”となる時刻ｔ１で、ゲート回路２４４によりこれらの積がとられて、転送ゲートＴＧを介してパッドＰＡＤ１に“Ｈ”固定のモニタ信号が発生される。
【００５８】
したがってこの第８実施形態によれば、電圧供給パッドを１つも用いることなく、先の各実施の形態と同様にＬＳＩテスタでのテストが容易な電源安定化のモニタ信号を生成することができる。
【００５９】
本発明は上記実施形態の構成のみに限定されることなく、例えば、第１ないし第８実施形態では、ＥＥＰＲＯＭの昇圧電源回路について説明したが、ＤＲＡＭ等、内部昇圧電源回路を用いる他の各種半導体集積回路に同様に適用することができる。また、異なる実施形態としては、昇圧電源回路を説明したが、選択的に活性化されて内部で降圧電源電圧を生成する内部電源回路についても同様に本発明を適用することが可能である。
【第９ないし第１９実施形態】
【００６０】
これ以降に説明する第９ないし第１９実施形態は、電圧トリミング機能を有する半導体集積回路に関する実施形態である。この電圧トリミング機能を有する半導体集積回路は、外部端子としての電圧モニタパッドに設定したい電圧を外部より供給し、リミッタ回路のフィードバック系を非活性化して、リミッタ回路の抵抗値を操作し、リミッタフラグを読み出すことにより電圧トリミングを行なうものである。この明細書における「電圧トリミング（trimming）」とは、回路のばらつきによって所望のレベルからずれた電圧を、外部から供給された所望の電圧を使用し抵抗値を可変とすることによって、ずれた分を補正し所望の電圧となるように微調整するという意味で用いている。
【第９実施形態】
【００６１】
図１９に示す第９実施形態に係る半導体集積回路は、本発明の第１の基本構成の総括的な概念を纏めた基本的な実施形態である。図１９において、第９実施形態に係る半導体集積回路３０は、所定電圧を基準電圧と比較する比較部３１と、この比較部３１の出力に基づき内部電圧を生成する内部電圧生成部３２と、内部電圧ノード３７を抵抗分割により前記所定電圧に分圧する抵抗分割部３８と、を基本的に備えている。半導体集積回路３０は、所望の電圧となるような内部抵抗値を設定するために、前記内部電圧生成部３２と抵抗分割部３８との接続点である第１ノード３４に接続された外部端子３５に外部から所望のトリミング電圧を供給し、前記比較部３１の出力による内部電圧生成部３２へのフィードバック部３３を非活性化させて、前記比較部３１の出力である比較結果を検出することにより内部抵抗値を決定するテストモードを備えている。
【００６２】
この半導体集積回路３０は、さらに内部電圧リミッタ回路４０を備えており、この内部電圧リミッタ回路４０は、前記フィードバック部３３と前記内部電圧生成部３２との接続点である第１ノード３４に接続されてテスト信号が供給されたテストモード時に所望のトリミング電圧を外部から供給するための外部端子３５と、テストモード時に前記第１ノード３４に供給された前記トリミング電圧を抵抗素子の直列体３６により抵抗分割し、その接続点である第２ノード３７の電位を前記基準電圧と比較するための前記所定電圧として前記比較部３１にフィードバックする抵抗分割部３３と、テストモード時に前記第１ノード３４に前記外部端子３５から所望の前記トリミング電圧が供給されているときに、前記内部電圧生成部３２を非活性化させてフィードバックを停止し、前記比較部の比較結果を検出することにより内部抵抗値を設定するための抵抗値ビットデータを判定する判定部３９と、を備える。
【００６３】
図１９において、実線で示す構成要素および電圧信号の供給経路は第１０，第１１，第１４ないし第１７実施形態に係る半導体集積回路の構成を示し、点線で示す構成要素は第１２および第１８実施形態に係る半導体集積回路の構成を示している。以下、それぞれの実施形態毎に詳細に説明する。
【第１０実施形態】
【００６４】
図２０ないし図２５を参照しながら、本発明の第１０実施形態に係る半導体集積回路について説明する。第１０実施形態は、本発明の第２の基本構成における最も基本的な具体例であり、基準電圧Ｖｒｅｆと内部電圧Ｖｇｅｎとの関係が「Ｖｒｅｆ＜Ｖｇｅｎ」となる場合の回路を含んだ実施形態である。
【００６５】
電圧トリミング回路４１は、基準電圧Ｖｒｅｆを生成する基準電圧生成回路４２と、この基準電圧Ｖｒｅｆを比較基準電圧として用いることにより内部電圧Ｖｇｅｎを生成する内部電圧Ｖｇｅｎリミッタ回路４０と、リミッタ回路４０の外部端子３５としての「Ｖｇｅｎ  ＰＡＤ」と、の３つの構成要素により構成されている。前記基準電圧生成回路４２の代表的な回路は、図２１に示すようなＢＧＲ（Band Gap Reference）回路である。このＢＧＲ回路は、抵抗Ｒ１とダイオードＤ１の放電パスと、抵抗Ｒ２，Ｒ３と並列接続されたＮ個のダイオードＤ２の放電パスと、が並列に設けられており、ノードＶａとノードＶｂとが同じ電位となるようなフィードバック回路により構成されている。したがって、
Ｉ１・Ｒ１＝Ｉ２・Ｒ２
Ｖａ＝ｋＴ／ｑ・ｌｎ（Ｉ１／Ｉｓ）
Ｖｂ＝Ｉ２・Ｒ３＋ｋＴ／ｑ・ｌｎ｛Ｉ２／（Ｎ・Ｉｓ）｝
より
Ｖｒｅｆ＝Ｖａ＋Ｒ２／Ｒ３・ｋＴ／ｑ・ｌｎ（Ｎ・Ｒ２／Ｒ１）
の式を導くことができる。この式の第１項と第２項の温度特性が補償されるように各値を設定することにより、温度依存性のない正確な基準電圧Ｖｒｅｆを生成することができる。
【００６６】
リミッタ回路４０は、図２２に示すように、ＢＧＲ回路４２より供給される基準電圧Ｖｒｅｆと内部抵抗分圧されたノード３７の電圧Ｖｍｏｎとを比較する比較器（ＯＰアンプ）よりなる比較部３１と、前記比較器の出力がゲートに入力されたＰＭＯＳ４３および電圧トリミングテスト時の制御信号ＴＥＳＴによりオフされる第１のスイッチ４４よりなる内部電圧生成部３２と、前記制御信号によりオンされる第２のスイッチ４５と、比較部３１の比較出力を波形整形してフラグとして出力する波形整形回路４６と、このフラグを含む制御信号に基づいて直列抵抗体３６を構成する内部可変抵抗の抵抗値を単純に増加または減少させるように変化させる抵抗制御回路４７と、を備えている。なお、この第１０実施形態においては、抵抗制御回路４７は可変抵抗と制御回路３９とを含み、前記ノード３７はＲＳ抵抗とＲＯ抵抗との接続点であり、ＰＭＯＳ（Ｍ１）４３と可変抵抗との接続点であるノード３４に電圧トリミング用の外部端子３５としてのパッド「Ｖｇｅｎ  ＰＡＤ」からトリミング電圧が供給される。
【００６７】
このような基本構成に基づく第１０実施形態に係る電圧トリミング機能付き半導体集積回路の動作について説明する。まず、図２１に示す基準電圧生成回路４２が、チップ全体の内部基準電圧Ｖｒｅｆを生成する。この基準電圧生成回路４２の代表的な回路は上述のＢＧＲ（Back Gap Reference）回路である。基準電圧Ｖｒｅｆは、内部電圧Ｖｇｅｎのリミッタ回路４０における比較基準電圧として用いられ、通常の動作においては電源電圧は抵抗分圧された第２ノード３７の電圧Ｖｍｏｎと基準電圧ＶｒｅｆがＯＰアンプよりなる比較部３１で比較され、フィードバックされることにより、
Ｖｇｅｎ＝Ｖｒｅｆ×（１＋ＲＳ／Ｒ０）
の式により表される内部電圧Ｖｇｅｎが生成される。
【００６８】
電圧トリミングテスト時には制御信号ＴＥＳＴがＨｉｇｈになり、第１のスイッチ４４としてのリミッタの電流パスのＰＭＯＳ（ＳＷ１）がオフし、フラグ信号の出力回路への第２のスイッチ４５としてのＰＭＯＳ（ＳＷ２）がオンする。また、このテストモード時には上記動作と同時に、外部端子３５としての「Ｖｇｅｎ  ＰＡＤ」に設定したいトリミング電圧を印加する。直列抵抗体３６を構成する可変抵抗としての抵抗ＲＳの抵抗値を変化させていくと、フラグ信号ＦＬＧのロジックが切り替わる。このときの可変の過程は、図２５の抵抗制御回路の波形に示されている。また、可変方向は単調増加する方向か単調減少する方向の何れかにより行なわれる。フラグ信号ＦＬＧのロジックが切り替わったときの抵抗値を記憶する。
【００６９】
図２３（ｂ）（ｃ）には（ａ）に示す可変抵抗ＲＳの具体的な構成が示されている。可変抵抗ＲＳは、図２３（ｂ）に示すように、並列接続された複数の抵抗Ｒ１，Ｒ２，Ｒ３，…Ｒｉと各抵抗にそれぞれ直列にソース・ドレイン接続された複数のトランジスタとより構成しても良いし、図２３（ｃ）に示すように、直列接続された複数の抵抗Ｒ１，Ｒ２，Ｒ３，…Ｒｉと各抵抗のそれぞれの接続点に並列接続された複数のトランジスタから構成しても良い。
【００７０】
なお、図２３（ａ）に示すような可変抵抗は、図２３（ｂ）（ｃ）にそれぞれ示すような抵抗とトランジスタとの組み合わせ接続により構成され、抵抗Ｒ１からＲｉまでｉビットの抵抗値ビットデータによる制御信号によって、ディジタル的に抵抗値を可変する。このためフラグ信号を変化した時、Ｒ１〜Ｒｉがどのような設定かを記憶すればディジタルデータとして記憶できる。
【００７１】
次に、外部端子３５よりトリミング電圧を供給してトリミングテストを行なう場合について図２４を用いて説明する。図２４において、図２２の制御回路３９は、リセット信号ＲＳＴ，クロック信号ＣＬＫ，テスト信号ＴＥＳＴによって制御され、クロック信号によってカウントアップして抵抗値ビットデータＲ１〜Ｒｉを出力するカウンタ４８と、カウンタ４８の出力する抵抗値ビットデータＲ１〜Ｒｉを波形整形回路４６の出力するフラグ信号ＦＬＧにより判定する判定器４９と、判定器４９の判定した抵抗値ビットデータを記憶する内部記憶手段としてのレジスタ５０と、を備えている。
【００７２】
図２５の最上段は電圧安定のために充分に長い所定のクロック期間を有するクロック信号ＣＬＫの波形が示されており、中段には抵抗値Ｒ１〜Ｒｉのデータが示されており、最下段にフラグ信号ＦＬＧの波形が示されている。図２５に示すようにフラグ信号ＦＬＧが立ち上がったときの抵抗値Ｒ３の抵抗値ビットデータが、図２４に示すレジスタ５０に記憶されることになる。
【００７３】
カウンタ４８の出力する抵抗値ビットデータＲ１〜Ｒｉとフラグ信号ＦＬＧにより判定器４９が判定したデータとの関係は図２５に示されている。電圧安定のために数１０μｓ以上の充分に長いクロック信号ＣＬＫにより抵抗値ビットデータがカウントアップされ、順次出力される。出力された抵抗値ビットデータは、判定器４９でフラグ信号ＦＬＧのロジックが切り替わったことを検知して、レジスタ５０側に出力されて記憶される。
【００７４】
トリミングテスト後に可変抵抗を記憶した抵抗値ビットデータに設定すれば、通常動作時もＶｇｅｎノードに外部から与えた電圧に近い電圧が出力されることになる。また、ＰＭＯＳ（Ｍ１）以外の回路素子は全く同じ回路でレベル検知をするため、このトリミングテスト方法により、基準電圧回路系、リミッタ回路系全てのばらつきを含めた形でトリミングできるので、本発明に係る半導体集積回路のトリミング機能によって基準電圧回路系やリミッタ回路系の電圧にばらつきが生じている状態であっても、所定の電圧に設定できる。
【００７５】
また、フラグ信号ＦＬＧのロジックが切り替わったときを検知して可変抵抗の抵抗値ビットデータをチップ内部の動作で記憶することができるので、多数個チップによる同時トリミングテスト動作が可能になり、テスト時間の短縮化につながる。
【第１１実施形態】
【００７６】
本発明は、Ｖｇｅｎの抵抗分圧ノードＶｍｏｎとＶｒｅｆとの比較を行なうので、かならずこの第１０実施形態のように、Ｖｇｅｎ＞Ｖｍｏｎでなくてはならない。このため、ＶｒｅｆとＶｇｅｎの電圧値が同じである場合や、Ｖｇｅｎ＜Ｖｒｅｆである場合には、Ｖｒｅｆ＜Ｖｇｅｎ２となるような第２の基準電圧Ｖｒｅｆ２を生成しなくてはならない。このため、Ｖｇｅｎ＜Ｖｒｅｆの場合においては、以下に説明する第１１実施形態のようにＶｒｅｆをＶｒｅｆ２（Ｖｒｅｆ２＜Ｖｇｅｎ＜Ｖｒｅｆ）へとレベルシフトさせるためのレベルシフタ回路が設けられている。
【００７７】
本発明の第１１実施形態に係る集積回路装置について図２６および図２７を用いて説明する。図２６は、第１１実施形態の集積回路の回路構成を示すブロック図であり、図２７は内部電圧Ｖｇｅｎのリミッタ回路の詳細な構成を示す回路ブロック図である。第１１実施形態が第１０実施形態と異なる点は、図２６に示すように、第１の基準信号Ｖｒｅｆから第２の基準信号Ｖｒｅｆ２を生成するためのレベルシフタ回路５１が設けられている点と、内部電圧Ｖｇｅｎリミッタ回路４０に供給される比較電圧が第１の基準電圧Ｖｒｅｆから第２の基準電圧Ｖｒｅｆ２となっている点の２つである。その他の構成は第１０実施形態の半導体集積回路と全く同一である。
【００７８】
上述のように、この第１１実施形態は、内部電圧Ｖｇｅｎが基準電圧Ｖｒｅｆに対して低い場合の実施形態である。このような場合、図２６に示すように、電圧トリミング回路４０は、第１の基準電圧Ｖｒｅｆを生成する基準電圧生成回路４２と、この第１の基準電圧Ｖｒｅｆに基づいて第２の基準電圧Ｖｒｅｆ２を生成するレベルシフタ回路５１と、この第２の基準電圧Ｖｒｅｆ２を比較基準電圧として用いることにより内部電圧Ｖｇｅｎを生成する内部電圧Ｖｇｅｎリミッタ回路４０と、の３つの構成要素により構成されている。リミッタ回路４０には外部端子３５としての「Ｖｇｅｎ  ＰＡＤ」が設けられている。
【００７９】
基準電圧生成回路４２は、図２４を用いて説明した第１０実施形態の半導体集積回路におけるものと同一構成のＢＧＲ回路を適用することができる。レベルシフタ回路５１は第１の基準電圧Ｖｒｅｆと内部電圧とを比較する比較器５２と、接地ノードと電源ノード間に直列に接続されたＰＭＯＳ５３と、抵抗素子５４から構成され、ＰＭＯＳ５３と抵抗素子５４との接続点のノード電圧が比較器５２の比較用の入力となっている。抵抗素子５４はノード５６により２つに分割されることで、第２の基準電圧Ｖｒｅｆ２が生成される。この第２の基準電圧Ｖｒｅｆ２は、リミッタ回路４０に供給される。
【００８０】
リミッタ回路４０の構成は図２７に示されているが、入力される基準電圧が図２６により生成された第２の基準電圧Ｖｒｅｆ２であること以外は、図２２に示した第１０実施形態におけるリミッタ回路４０と全く同一の構成であるので、同一符号を付して重複説明を省略する。
【００８１】
第１１実施形態に係る電圧トリミング機能付き半導体集積回路の動作についても、特にリミッタ回路４０の動作は第１０実施形態の半導体集積回路と全く同じであるので重複説明を省略する。ただし、比較部３１を構成するＯＰアンプに入力される基準電圧が、降圧された第２の基準電圧Ｖｒｅｆ２である。このとき、降圧する理由については、上述したように、本発明がＶｇｅｎの抵抗分圧ノードＶｍｏｎと基準電圧との比較を行なうので、内部電圧Ｖｇｅｎは必ず「Ｖｇｅｎ＞Ｖｍｏｎ」の関係でなくてはならない。このため、ＶｒｅｆとＶｇｅｎとの電圧値が同じ大きさであったり、「Ｖｇｅｎ＜Ｖｒｅｆ」となる第１１実施形態のような場合には「Ｖｒｅｆ２＜Ｖｇｅｎ」となるような第２の基準電圧Ｖｒｅｆ２を生成しなくてはならない。このため、図２６を用いて説明したレベルシフタ回路５１が設けられ、「Ｖｇｅｎ＜Ｖｒｅｆ」の場合の基準電圧Ｖｒｅｆを第２の基準電圧Ｖｒｅｆ２（Ｖｒｅｆ２＜Ｖｇｅｎ＜Ｖｒｅｆ）にレベルシフトしている。
【００８２】
降圧された第２の基準電圧Ｖｒｅｆ２は、内部電圧Ｖｇｅｎのリミッタ回路４０における比較基準電圧として用いられ、通常の動作においては電源電圧は抵抗分圧されたノード３７の電圧Ｖｍｏｎと第２の基準電圧Ｖｒｅｆ２が比較器３１のＯＰアンプで比較され、フィードバックされることにより、
Ｖｇｅｎ＝Ｖｒｅｆ２×（１＋ＲＳ／Ｒ０）
の式により表される内部電圧Ｖｇｅｎが生成される。
【００８３】
電圧トリミングテスト時には制御信号ＴＥＳＴがＨｉｇｈになり、第１のスイッチ４４としてのリミッタの電流パスのＰＭＯＳ（ＳＷ１）がオフし、フラグ信号の出力回路への第２のスイッチ４５としてのＰＭＯＳ（ＳＷ２）がオンする。また、このテストモード時には上記動作と同時に、外部端子３５としての「Ｖｇｅｎ  ＰＡＤ」に設定したい電圧を印加する。可変抵抗３６としての抵抗ＲＳの抵抗値を変化させていくと、フラグ信号ＦＬＧのロジックが切り替わる。このときの可変の動作過程は、図２５の抵抗制御回路の波形に示されている。また、抵抗値の可変方向は単調増加する方向か単調減少する方向の何れかにより行なわれる。フラグ信号のロジックが切り替わったときの抵抗値を記憶する。
【第１２実施形態】
【００８４】
上述した第１０および第１１実施形態においては、電源電圧ＶＣＣと内部電圧Ｖｇｅｎとの電圧値の関係について触れなかったが、電源電圧ＶＣＣの方が内部電圧Ｖｇｅｎよりも大きい（Ｖｇｅｎ＜ＶＣＣ）ことを前提として説明した。しかしながら、内部電圧の方が電源電圧よりも大きい場合もあり、この場合には内部電圧は昇圧させないと生成できない。このため、第１２実施形態に係る半導体集積回路においては、「ＶＣＣ＜Ｖｇｅｎ」となる場合の回路の構成について図２８に示している。
【００８５】
図２８において、第１２実施形態に係る半導体集積回路６０は、内部電圧Ｖｇｅｎが電源電圧ＶＣＣよりも高いために全体構成が第１０および第１１実施形態の回路とは異なっており、内部電圧Ｖｇｅｎを昇圧するためのパルスを生成するオシレータ回路６１と、内部電圧Ｖｇｅｎを生成するための昇圧回路６２と、リミッタ回路６３と、より構成されている。リミッタ回路６３には、図２１に示すような基準電圧生成回路４２で生成された基準電圧が供給されている。オシレータ６１は、例えば奇数段のインバータを縦列接続させて最終段にＮＡＮＤ回路を接続したような一般的なオシレータが適用される。
【００８６】
昇圧回路６２は、図４および図５を用いて説明した第２実施形態の昇圧回路２１と同様の構成のチャージポンプ回路が用いられる。すなわち、図４に示す２相駆動のチャージポンプ回路であっても、或いは図５に示す４相駆動のチャージポンプ回路であっても、何れかを第１２実施形態に係る回路に対して適用可能である。
【００８７】
通常動作においては、内部電圧Ｖｇｅｎを生成する起動信号が立ち、オシレータ回路６１がポンピングパルスを出力し、昇圧回路６２によりＶｇｅｎ電圧が昇圧される。この昇圧電圧をリミッタ回路６３によってモニタし、リミッタ回路６３の出力であるフラグ信号ＦＬＧをフィードバックすることにより内部電圧Ｖｇｅｎは、「Ｖｒｅｆ×（１＋ＲＳ／Ｒ０）」により決定される電圧となるように制御される。
【００８８】
一方、電圧トリミングテストのときには、ＴＥＳＴ信号をＨｉｇｈとしてポンピングパルスを停止し、外部端子３５としての「Ｖｇｅｎ  ＰＡＤ」に所定のトリミング電圧Ｖｇｅｎを供給する。この状態で、第１０実施形態と同様に、可変抵抗を抵抗値ビットデータによって単調方向に変化させると、図２５に示すようなある抵抗値でフラグ信号ＦＬＧのロジックが反転する。この反転時の抵抗値ビットデータを記憶し通常動作で設定することで、基準電圧回路系４２、リミッタ回路系６３のばらつきを含めた電圧トリミングが可能となる。
【００８９】
また、第１０および第１１実施形態と同様に、内部回路にてフラグのロジックが反転したときの抵抗値ビットデータを検出することから、多数個チップによる測定が可能となり、テスト時間の短縮化が図れる。
【第１３ないし第１５実施形態】
【００９０】
第１３ないし第１５実施形態は、図２９に示されるような電圧トリミングの設定値と誤差の関係からくる誤差の増大を防ぐための実施形態である。第１３実施形態ないし第１５実施形態は、誤差精度を向上させるために第３のスイッチを設けている以外の構成は、第１０実施形態ないし第１２実施形態の構成にそれぞれ対応している。
【００９１】
まず、電圧トリミングの設定値と誤差の関係について説明する。
【００９２】
図２９に示すように、電圧トリミング設定レベルＲ１からＲ５で電圧トリミングを行なうことを考える。例えば、図２９のような位置１．２１Ｖに実際の電圧が存在していたとすると、図２９（ａ）の場合の電圧トリミングテストによりフラグのロジックが変化するのはＲ４＝１．３Ｖとなる。したがってトリミング後電圧はＲ４＝１．３Ｖに設定され、実際の電圧との差は０．０９Ｖとなりトリミングのステップ幅と同等の誤差が出てしまう。このように図２９（ａ）の誤差範囲を考えると０Ｖから０．１Ｖ未満ということになる。ところが、電圧トリミングテスト時と通常設定のレベルを図２９（ｂ）のように半ステップレベルずらし、電圧トリミングテスト時に半ステップ上げるようなことを行なうと、実際の電圧１．２１ＶはＲ３＝１．２５Ｖでフラグ信号のロジックが変化するのでＲ３と判定され、通常動作時には半ステップ下がった設定となるのでＲ３＝１．２Ｖに設定される。したがって、誤差は０．０１Ｖとなり、誤差範囲は（ｂ）の場合、±０．５Ｖとなる。このように（ａ）と（ｂ）とでトリミングのステップは同じ０．１Ｖであるが、誤差は図２９（ａ）はｍａｘ１Ｖ、図２９（ｂ）はｍａｘ０．５Ｖとなり、図２９（ｂ）のようにすると誤差を小さくできる。
【第１３実施形態】
【００９３】
図３０に示される第１３実施形態は、図２２に示される第１０実施形態に対して、電圧・抵抗設定レベルを半ステップずらすための抵抗ＲＴと第３のスイッチＳＷ３を挿入したものである。この第３のスイッチＳＷ３によって電圧設定レベルを電圧トリミングテスト時と通常時で半ステップずらすことができ、図２９（ｂ）に示すように誤差を小さくすることができる。
【第１４実施形態】
【００９４】
図３１に示される第１４実施形態も図２７に示される第１１実施形態に対して、電圧・抵抗設定レベルを半ステップずらすための抵抗ＲＴと第３のスイッチＳＷ３を挿入したものである。この第３のスイッチＳＷ３によって電圧設定レベルを電圧トリミングテスト時と通常時で半ステップずらすことができ、図２９（ｂ）に示すように誤差を小さくすることができる。
【第１５実施形態】
【００９５】
図３２に示される第１５実施形態も図２８に示す第１２実施形態に対して、電圧・抵抗設定レベルを半ステップずらすための抵抗ＲＴと第３のスイッチＳＷ３を挿入したものである。この第３のスイッチＳＷ３によって電圧設定レベルを電圧トリミングテスト時と通常時で半ステップずらすことで、図２９（ｂ）に示すように誤差を小さくすることができる。
【第１６および第１７実施形態】
【００９６】
以上説明した第１０ないし第１５実施形態は、ノード３４と３７との間の抵抗を可変抵抗ＲＳ、ノード３７と接地間の抵抗を固定抵抗値の抵抗Ｒ０としているが、本発明はこれに限定されず、図３３に示す第１６実施形態に係る半導体集積回路や、図３４に示す第１７実施形態に係る半導体集積回路のように、ノード３７と接地間に介挿される抵抗を可変抵抗ＲＳとし、他方の抵抗を固定抵抗値の抵抗Ｒ０とするように構成しても良い。
【００９７】
第１６および第１７実施形態は、それぞれ図２２および図３０に示される第１０および第１３実施形態に係る回路に対応する構成となっているが、第１１、第１２，第１４および第１５実施形態についても第１６および第１７実施形態の回路と同様に可変抵抗ＲＳおよび固定値抵抗ＲＯを入れ替えた構成のリミッタ回路を適用できることは勿論である。
【第１８実施形態】
【００９８】
上述した本発明の構成において、第１の基本構成と第２の基本構成に係る半導体集積回路を組み合わせた構成であっても本発明の概念を含むことができるものと説明したが、この具体的な実施例として図３５に示す第１８実施形態の半導体集積回路がある。
【００９９】
図３５に示す第１８実施形態に係る半導体集積回路は、図８に示された第２実施形態に係る半導体集積回路におけるモニタ回路２４と、図２８に示された図２８に示された第１２実施形態に係る半導体集積回路６０の変形した構成とを組み合わせたような構成を備えている。図３５において、第１８実施形態に係る半導体集積回路は、内部電圧リミッタ回路６４と、モニタ回路２４とを備えている。モニタ回路２４の構成は、図８を用いて説明した第２実施形態におけるモニタ回路２４と同一構成なので、同一符号を付すことにより重複説明を省略する。
【０１００】
内部電圧リミッタ回路６４の構成は、図２８に示された第１２実施形態の半導体集積回路６０の構成を変形したものである。異なる点は、外部からモード信号が供給されて、その反転されたものがＮＯＲゲートＧ１に入力され比較部３１の出力との間でＮＯＲ論理出力が求められて制御回路３９とオシレータ回路６１側とに供給されている点である。リミッタ回路６４の他の構成は図２８に示された第１２実施形態に係る半導体集積回路の構成と同様である。
【０１０１】
図３５に示された第１８実施形態に係る半導体集積回路によれば、本発明における第１の基本構成に係る半導体集積回路による内部電源回路の出力電圧状態を外部端子により簡便にモニタできるようにするための構成と、第２の基本構成に係る半導体集積回路によるリミッタフラグの読み出しにより電圧トリミングを行なうことができるようにするための構成と、を同時に提供することができる。なお、この第１８実施形態においても、抵抗素子３６は、抵抗値が可変の可変抵抗と固定の固定抵抗とを入れ替えた構成であっても良い。
【第１９実施形態】
【０１０２】
なお、上述した第９ないし第１８実施形態に係る半導体集積回路は、電圧トリミング機能を実現するために具体的な回路構成を備えていたが、本発明は第２の基本構成に係る半導体集積回路のように、機能構成により電圧トリミング機能を実現することもできる。図３６に示す第１９実施形態に係る半導体集積回路は、この第２の基本構成に係る半導体集積回路に対応する構成を示すものである。
【０１０３】
図３６において、第１９実施形態に係る半導体集積回路における内部電圧リミッタ回路６５は、例えば基準電圧生成回路（図３６では図示されず）より供給される基準電圧と回路内の電位とを比較する比較回路６６と、比較回路６６の比較によって内部電圧を生成する内部電圧生成回路６７と、比較回路６６の出力したフラグ信号ＦＬＧに基づくビットデータによって内部電圧値を微調整する微調整制御回路６８と、テスト時に内部電圧生成回路６７の出力ノードに外部から第１の電圧を供給するための外部端子（Ｖｇｅｎ  ＰＡＤ）３５と、内部電圧値と前記基準電圧の電圧比および前記第１の電圧と前記基準電圧の電圧比を調整する電圧比調整器６９と、を備えている。
【０１０４】
上記構成の内部電圧リミッタ回路６５において、微調整制御回路６８は、テスト時に外部端子より入力された第１の電圧と基準電圧との電圧比に基づいてビットデータを検知し、このビットデータを用いてテスト時以外の基準電圧と内部電圧の電圧比を電圧比調整器６９を介して調整することにより、ビットデータの分解能で決まる誤差範囲内で第１の電圧に近い内部電圧を生成することができる。以上のようにして、テスト時に得られたビットデータを用いて通常の動作時の内部電圧の微調整を行なうことができ、通常動作とテスト動作で略々同じ回路を使用していることによる回路のばらつきを除去することができる。
【図面の簡単な説明】
【０１０５】
【図１】本発明の基本概念としての第１実施形態に係る半導体集積回路の概略構成を示すブロック図である。
【図２】本発明の第１ないし第８実施形態に係る半導体集積回路が適用されるＥＥＰＲＯＭの構成を示す図である。
【図３】本発明の第２実施形態に係る半導体集積回路における昇圧電源回路の構成を示すブロック図である。
【図４】図３に示された昇圧回路の具体的な構成例を示す回路図である。
【図５】図３の昇圧回路の他の具体的な構成例を示す回路図である。
【図６】図４の昇圧回路のクロック波形を示す特性図である。
【図７】図５の昇圧回路のクロック波形を示す特性図である。
【図８】図３のリミッタ回路およびモニタ回路の具体的な構成を示す回路図である。
【図９】図８におけるブート回路の具体的な構成を示す回路図である。
【図１０】図８のモニタ回路の動作波形を示す特性図である。
【図１１】本発明の第３実施形態に係る半導体集積回路におけるリミッタ回路とモニタ回路の構成を示す回路図である。
【図１２】第４実施形態に係る半導体集積回路におけるリミッタ回路とモニタ回路の構成を示す回路図である。
【図１３】本発明の第５実施形態に係る半導体集積回路におけるリミッタ回路とモニタ回路の構成を示す回路図である。
【図１４】同じく第５実施形態のモニタ動作波形を示す特性図である。
【図１５】本発明の第６実施形態に係る半導体集積回路におけるモニタ回路の構成を示す回路図である。
【図１６】本発明の第７実施形態に係る半導体集積回路におけるモニタ回路の構成を示す回路図である。
【図１７】本発明の第８実施形態に係る半導体集積回路におけるリミッタ回路とモニタ回路の構成を示す回路図である。
【図１８】同じく第８実施形態おける動作波形を示す特性図である。
【図１９】本発明の第９ないし第１７実施形態に係る半導体集積回路の基本概念としての第９実施形態に係る回路の構成を示すブロック図である。
【図２０】本発明の第１０実施形態に係る半導体集積回路の基本構成を示すブロック図である。
【図２１】図２０の基準電圧生成回路４２の具体的な構成の一例を示す回路図である。
【図２２】第１０実施形態に係る半導体集積回路の構成を示す回路ブロック図である。
【図２３】（ａ）可変抵抗ＲＳの具体的な２つの構成例を（ｂ）（ｃ）にそれぞれ示す回路図である。
【図２４】抵抗制御回路４７における制御回路３９の具体的な構成を示すブロック図である。
【図２５】図２４に示される抵抗制御回路の動作波形を示す特性図である。
【図２６】本発明の第１１実施形態に係る半導体集積回路におけるレベルシフト回路の構成を示す回路ブロック図である。
【図２７】第１１実施形態に係る半導体集積回路の構成を示す回路ブロック図である。
【図２８】本発明の第１２実施形態に係る半導体集積回路の構成を示す回路ブロック図である。
【図２９】第１３ないし第１５実施形態に係る半導体集積回路における誤差精度を向上させる原理について説明する特性図である。
【図３０】本発明の第１３実施形態に係る半導体集積回路の構成を示す回路ブロック図である。
【図３１】本発明の第１４実施形態に係る半導体集積回路の構成を示す回路ブロック図である。
【図３２】本発明の第１５実施形態に係る半導体集積回路の構成を示す回路ブロック図である。
【図３３】本発明の第１６実施形態に係る半導体集積回路の構成を示す回路ブロック図である。
【図３４】本発明の第１７実施形態に係る半導体集積回路の構成を示す回路ブロック図である。
【図３５】本発明の第１８実施形態に係る半導体集積回路の構成を示す回路ブロック図である。
【図３６】本発明の第１９実施形態に係る半導体集積回路の構成を示すブロック構成図である。
【符号の説明】
【０１０６】
１  メモリセルアレイ
２  ロウデコーダ
３  センスアンプ
４  カラムゲート
５  カラムデコーダ
６  Ｉ／Ｏバッファ
７  アドレスバッファ
８  制御回路
９  昇圧電源回路
３０  半導体集積回路
３１  比較部
３２  内部電圧生成部
３３  フィードバック部
３４  第１ノード
３５  外部端子
３６  抵抗直列体
３７  第２ノード
３８  抵抗分割部
３９  判定部
４０  内部電圧リミッタ回路
４２  基準電圧生成回路
４７  抵抗制御回路
５１  レベルシフタ
５２  比較器
６１  オシレータ回路
６２  昇圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006179175.tif 000008
【図７】
2006179175.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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