(57)【要約】    【課題】  コストが低く、高速伝送特性が優れ、微細加工が可能であり、薄膜キャパシタを歩留り良く形成することができる半導体接続基板、この半導体接続基板を備えた半導体装置、半導体デバイス及び半導体基板並びに半導体接続基板の製造方法を提供する。    【解決手段】  感光性ガラスからなり厚さが３００μｍのガラス基板４を設け、このガラス基板４に貫通ビア５を形成する。また、非感光性ガラスからなり厚さが５０μｍのガラス基板６を設ける。そして、ガラス基板６上に、下部電極層１０、誘電体層１１、上部電極層１２からなる薄膜キャパシタ１３を形成し、その後、ガラス基板６に貫通ビア７を形成し、薄膜キャパシタ１３に接続する。そして、ガラス基板４にガラス基板６を重ね、貫通ビア５に貫通ビア７を夫々接続する。【選択図】  図１
2006179564.tif 000002
【特許請求の範囲】
【請求項１】
感光性ガラスからなる第１のガラス基板と、この第１のガラス基板に形成された複数の第１の貫通ビアと、この第１のガラス基板上に配置され非感光性ガラスからなり前記第１のガラス基板よりも薄い第２のガラス基板と、この第２のガラス基板に形成されその下端部が前記第１の貫通ビアの上端部に接続された複数の第２の貫通ビアと、前記第２のガラス基板上に形成され少なくとも１つの前記第２の貫通ビアの上端部に接続された下部電極層、この下部電極層上の一部に形成された誘電体層、及びこの誘電体層上に形成され他の少なくとも１つの前記第２の貫通ビアの上端部に接続された上部電極層からなる薄膜キャパシタと、を有することを特徴とする半導体接続基板。
【請求項２】
前記第１の貫通ビアの上端部と前記第２の貫通ビアの下端部との間に夫々接続された複数の接続部材を有することを特徴とする請求項１に記載の半導体接続基板。
【請求項３】
前記第２のガラス基板の熱膨張係数が前記第１のガラス基板の熱膨張係数未満であることを特徴とする請求項１又は２に記載の半導体接続基板。
【請求項４】
前記第１のガラス基板の熱膨張係数が前記配線基板の熱膨張係数未満であり、前記第２のガラス基板の熱膨張係数が前記半導体チップの熱膨張係数以上であることを特徴とする請求項３に記載の半導体接続基板。
【請求項５】
前記第２のガラス基板が複数設けられており、この複数の第２のガラス基板に形成された前記第２の貫通ビアが、１枚の前記第１のガラス基板に形成された前記第１の貫通ビアに接続されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体接続基板。
【請求項６】
前記下部電極層が前記第２の貫通ビアの上端部を覆うように配置されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体接続基板。
【請求項７】
前記下部電極層が前記第２の貫通ビアの下端部を覆うように配置されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体接続基板。
【請求項８】
前記下部電極層における前記第２の貫通ビアの下端部を覆う部分が、前記第２のガラス基板の下面よりも高い位置にあることを特徴とする請求項７に記載の半導体接続基板。
【請求項９】
半導体チップを配線基板に接続するものであり、前記第１の貫通ビアの下端部が前記配線基板に接続されており、前記下部電極層に接続された前記少なくとも１つの第２の貫通ビアの上端部が前記半導体チップの少なくとも１つの端子に接続されており、前記上部電極層に接続された前記他の少なくとも１つの第２の貫通ビアの上端部が前記半導体チップの他の少なくとも１つの端子に接続されていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体接続基板。
【請求項１０】
請求項９に記載の半導体接続基板と、前記第１の貫通ビアの下端部に接続された配線基板と、少なくとも１つの端子が前記下部電極層及び上部電極層の一方に接続され他の少なくとも１つの端子が前記下部電極層及び上部電極層の他方に接続された半導体チップと、を有することを特徴とする半導体装置。
【請求項１１】
請求項９に記載の半導体接続基板と、少なくとも１つの端子が前記下部電極層及び上部電極層の一方に接続され他の少なくとも１つの端子が前記下部電極層及び上部電極層の他方に接続された半導体チップと、を有することを特徴とする半導体デバイス。
【請求項１２】
請求項９に記載の半導体接続基板と、前記第１の貫通ビアの下端部に接続された配線基板と、を有することを特徴とする半導体基板。
【請求項１３】
感光性ガラスからなる第１のガラス基板にこの第１のガラス基板を貫通する複数の第１の貫通ビアを形成する工程と、非感光性ガラスからなる第２のガラス基板の上面上に下部電極層、誘電体層上部電極層がこの順に積層された薄膜キャパシタを形成する工程と、前記第２のガラス基板を下面側から減厚して前記第１のガラス基板よりも薄くする工程と、前記第２のガラス基板に複数の第２の貫通ビアを形成し、前記下部電極層を少なくとも１つの前記第２の貫通ビアの上端部に接続すると共に前記上部電極層を他の少なくとも１つの前記第２の貫通ビアの上端部に接続する工程と、前記第２の貫通ビアの下端部を前記第１の貫通ビアの上端部に夫々接続する工程と、を有することを特徴とする半導体接続基板の製造方法。
【請求項１４】
感光性ガラスからなる第１のガラス基板にこの第１のガラス基板を貫通する複数の第１の貫通ビアを形成する工程と、非感光性ガラスからなる第２のガラス基板の上面に凹部を形成する工程と、前記第２のガラス基板の上面上に下部電極層、誘電体層及び上部電極層がこの順に積層された薄膜キャパシタを形成し、前記下部電極層の一部分を少なくとも１つの前記凹部内に配置する工程と、前記第２のガラス基板の上面上に前記凹部内を埋め込むように導電体を形成し、前記上部電極層を前記少なくとも１つの凹部を除く他の少なくとも１つの凹部内に埋め込まれた前記導電体に接続する工程と、前記第２のガラス基板を下面側から前記凹部に達するまで減厚して前記凹部に埋め込まれた前記導電体を第２の貫通ビアとすると共に前記第２のガラス基板を前記第１のガラス基板よりも薄くする工程と、前記第２の貫通ビアの下端部を前記第１の貫通ビアの上端部に夫々接続する工程と、を有することを特徴とする半導体接続基板の製造方法。
【請求項１５】
感光性ガラスからなる第１のガラス基板にこの第１のガラス基板を貫通する複数の第１の貫通ビアを形成する工程と、非感光性ガラスからなる第２のガラス基板の上下面における相互に対応する位置に凹部を形成する工程と、前記第２のガラス基板の上面上に下部電極層、誘電体層及び上部電極層がこの順に積層された薄膜キャパシタを形成し、前記下部電極層の一部分を少なくとも１つの前記凹部内に配置する工程と、前記第２のガラス基板の上面上に前記凹部内を埋め込むように導電体を形成し、前記上部電極層を前記少なくとも１つの凹部を除く他の少なくとも１つの凹部内に埋め込まれた前記導電体に接続する工程と、前記第２のガラス基板を下面側から前記下面に形成された凹部が前記上面に形成された凹部に連通するまで減厚して前記上面に形成された凹部に埋め込まれた前記導電体を第２の貫通ビアとすると共に前記第２のガラス基板を前記第１のガラス基板よりも薄くする工程と、前記第２の貫通ビアの下端部を前記第１の貫通ビアの上端部に夫々接続する工程と、を有することを特徴とする半導体接続基板の製造方法。
【請求項１６】
前記第２の貫通ビアの下端部を前記第１の貫通ビアの上端部に夫々接続する工程において、前記第２の貫通ビアの下端部を前記第１の貫通ビアの上端部に複数の接続部材を介して夫々接続することを特徴とする請求項１３乃至１５のいずれか１項に記載の半導体接続基板の製造方法。
【請求項１７】
前記誘電体層の形成を、温度が４００℃以上の雰囲気下でペロブスカイト型酸化膜を成膜することにより行うことを特徴とする請求項１３乃至１６のいずれか１項に記載の半導体接続基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを配線基板に接続する半導体接続基板、この半導体接続基板を備えた半導体装置、半導体デバイス及び半導体基板並びに半導体接続基板の製造方法に関する。
【背景技術】
【０００２】
近時のＬＳＩ（Large Scale Integrated circuit：大規模集積回路）の高速化に伴い、スイッチングノイズ及び電源電圧の低下による誤動作の発生が無視できなくなっている。従来、スイッチングノイズを低減し電源電圧の低下を補うことにより誤動作を防ぐ方法として、ＬＳＩとこれを搭載するプリント配線基板との間にデカップリングキャパシタを挿入する方法が知られている。
【０００３】
しかしながら、このようなデカップリングキャパシタとして、チップコンデンサをプリント配線基板に搭載すると、ＬＳＩとデカップリングキャパシタとの間の配線長が長くなるため、この配線のインダクタンス成分が大きくなり、スイッチングノイズを低減する効果及び電源電圧の低下を補う効果が小さくなる。このため、ＬＳＩとデカップリングキャパシタとの間のインダクタンス成分を低減するためには、ＬＳＩの近傍にデカップリングキャパシタを配置することが好ましい。例えば、ＬＳＩとプリント配線基板との間に半導体接続基板を設け、この半導体接続基板にキャパシタを搭載又は内蔵させることが好ましい。このようなキャパシタとしては、高容量且つ低インダクタンスである薄膜キャパシタが好適である。
【０００４】
半導体接続基板としては、その基板として、平坦性が優れ、その熱膨張係数がＬＳＩチップの熱膨張係数に近いシリコン基板を用いたものが開発されている（例えば、特許文献１及び非特許文献１参照）。図１５は、従来のシリコンからなる半導体接続基板を示す断面図である。図１５に示すように、半導体接続基板１０１は、表面にＬＳＩ（図示せず）が形成された半導体チップ１０２を、プリント配線基板１０３に接続するものである。半導体接続基板１０１においては、シリコン基板１０４が設けられており、シリコン基板１０４には、シリコン基板１０４の上面から下面まで貫通する貫通ビア１０５ａ乃至１０５ｃが形成されている。
【０００５】
シリコン基板１０４の上面上、即ち、半導体チップ１０２側の表面上には、下部電極層１０６が設けられている。下部電極層１０６は、貫通ビア１０５ｂの直上域を含む領域に選択的に形成されており、貫通ビア１０５ｂに接続されている。また、下部電極層１０６上の一部には誘電体層１０７が設けられており、誘電体層１０７上には上部電極層１０８が設けられている。そして、下部電極層１０６、誘電体層１０７及び上部電極層１０８により、薄膜キャパシタ１０９が形成されている。また、貫通ビア１０５ｃの直上域を含む領域にも、下部導電層１０６と同層で電極層１１０が形成されている。
【０００６】
薄膜キャパシタ１０９を覆うように、層間絶縁膜１１１が形成されている。層間絶縁膜１１１における上部電極層１０８の直上域の一部にはビアホールが形成されており、このビアホールを介して上部電極層１０８を貫通ビア１０５ａに接続するように、層間絶縁膜１１１上に導電層１１２ａが設けられている。また、層間絶縁膜１１１における下部電極層１０６の直上域の一部及び電極層１１０の直上域の一部にも夫々ビアホールが形成されており、これらのビアホールの内部及び上方には、夫々導電層１１２ｂ及び１１２ｃが形成されている。更に、層間絶縁膜１１１及び導電層１１２ａ乃至１１２ｃを覆うように、カバー層１１３が形成されている。カバー層１１３における貫通ビア１０５ａ乃至１０５ｃの直上域には夫々開口部１１４ａ乃至１１４ｃが形成されており、開口部１１４ａにて導電層１１２ａが露出し、開口部１１４ｂにて導電層１１２ｂが露出し、開口部１１４ｃにて導電層１１２ｃが露出している。
【０００７】
そして、開口部１１４ａ乃至１１４ｃにおいて、半導体チップ１０２の半田ボール１１５ａ乃至１１５ｃが導電層１１２ａ乃至１１２ｃに夫々接続され、貫通ビア１０５ａ乃至１０５ｃの下端部、即ち、シリコン基板１０４の下面における露出部に、プリント配線基板１０３の半田ボール１１６ａ乃至１１６ｃが夫々接続されるようになっている。これにより、半導体チップ１０２が半導体接続基板１０１を介してプリント配線基板１０３に接続されるようになっている。このとき、半田ボール１１６ａ−貫通ビア１０５ａ−導電層１１２ａ−半田ボール１１５ａからなる電流経路と、半田ボール１１６ｂ−貫通ビア１０５ｂ−導電層１１２ｂ−半田ボール１１５ｂからなる電流経路との間に、薄膜キャパシタ１０９が接続されている。
【０００８】
しかしながら、図１５に示す技術には、以下のような問題点がある。先ず、シリコン基板は高価である。また、シリコンは半導体であるため、絶縁体であるガラス又はセラミクス等を用いた半導体接続基板と比較すると、絶縁性が低い。このため、高周波信号が貫通ビア１０５ａ乃至１０５ｃを流れ磁界が発生すると、シリコン基板１０４内に誘導電流が発生する。この結果、ＧＨｚ帯以上の高周波領域における信号の高速伝送特性が低い。一方、半導体接続基板としてセラミクス基板を使用する場合には、セラミクス基板は微細加工が困難であるという問題点がある。
【０００９】
そこで、コストが低く、高速伝送特性が優れており、微細加工が可能な半導体接続基板として、ガラス基板を使用した半導体接続基板を作製することが考えられる。特許文献２には、感光性ガラスからなるガラス基板に高アスペクト比の貫通ビアを形成して、半導体接続基板を形成する技術が開示されている。感光性ガラスとは、珪酸塩ガラス（ＳｉＯ２−Ｌｉ２Ｏ−Ａｌ２Ｏ３）にＡｕ、Ａｇ、Ｃｕ等の感光性金属イオンが添加されたものである。感光性ガラスは、紫外線を照射することにより、照射された部分の金属イオンが金属原子となり、その後、加熱現像処理を行うことにより金属コロイドを生じ、これが核となって微細な（Ｌｉ２Ｏ−ＳｉＯ２）結晶が成長する。そして、この結晶化した部分は、他の部分と比較してフッ酸（ＨＦ）に対する溶解度が高くなる。この性質を利用することにより、感光性ガラスからなる基板には、高アスペクト比のビアを形成することができる。
【００１０】
図１６は、特許文献２に開示された感光性ガラスからなる半導体接続基板を示す断面図である。図１６に示すように、半導体接続基板１２１は半導体チップ１２２をプリント配線基板１２３に接続するものである。半導体接続基板１２１においては、感光性ガラスからなるガラス基板１２４が設けられており、ガラス基板１２４には貫通ビア１２５が形成されている。ガラス基板１２４の上面上には、接着剤層１２６を介して配線１２７が設けられており、貫通ビア１２５の上端部に接続されている。また、ガラス基板１２４の下面上には、半田バンプ１２８が設けられており、貫通ビア１２５の下端部に接続されている。そして、半導体チップ１２２の半田バンプ１２９は配線１２７に接続され、プリント配線基板１２３の電極１３０は半田パンプ１２８に接続されるようになっている。これにより、半導体チップ１２２は、半導体接続基板１２１を介してプリント配線基板１２３に接続されるようになっている。
【００１１】
また、特許文献２には、感光性ガラスからなるベアチップ搭載ボードにチップコンデンサを搭載する技術も開示されている。図１７は、特許文献２に開示されたチップコンデンサを備えたベアチップ搭載ボードを示す断面図である。図１７に示すように、ベアチップ搭載ボード１３１には感光性ガラスからなるガラス基板１３２が設けられており、このガラス基板１３２の上面上には、ＣＰＵ（Central Processing Unit：中央処理装置）チップ１３３及びメモリチップ１３４が搭載されており、ガラス基板１３２の下面上には、メモリチップ１３５及びチップコンデンサ１３６が搭載されている。そして、ＣＰＵチップ１３３及びメモリチップ１３４と、メモリチップ１３５及びチップコンデンサ１３６とは、ガラス基板１３２に形成された複数の貫通ビア１３７により相互に接続されている。
【００１２】
そこで、上述の特許文献１及び２に開示された技術を参照して、感光性ガラスからなるガラス基板に貫通ビアを形成し、このガラス基板の上面上に薄膜キャパシタを形成することにより、半導体接続基板を製造することが考えられる。
【００１３】
【特許文献１】特開２００２−２８０４９０号公報
【特許文献２】特開平９−３２１１８４号公報（図１、図２１）
【非特許文献１】栗原和明、小野正明「ＧＨｚ動作の高速ＬＳＩ用デカップリングキャパシタの開発」電子材料、２００２年９月、ｐ．５７−６１
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上述の従来の技術には、以下に示すような問題点がある。感光性ガラスからなるガラス基板に貫通ビアを形成し、このガラス基板上に薄膜キャパシタを形成して半導体接続基板を作製しても、薄膜キャパシタの上部電極層と下部電極層とが短絡してしまい、薄膜キャパシタを歩留り良く形成することができない。
【００１５】
本発明はかかる問題点に鑑みてなされたものであって、コストが低く、高速伝送特性が優れ、微細加工が可能であり、薄膜キャパシタを歩留り良く形成することができる半導体接続基板、この半導体接続基板を備えた半導体装置、半導体デバイス及び半導体基板並びに半導体接続基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る半導体接続基板は、感光性ガラスからなる第１のガラス基板と、この第１のガラス基板に形成された複数の第１の貫通ビアと、この第１のガラス基板上に配置され非感光性ガラスからなり前記第１のガラス基板よりも薄い第２のガラス基板と、この第２のガラス基板に形成されその下端部が前記第１の貫通ビアの上端部に接続された複数の第２の貫通ビアと、前記第２のガラス基板上に形成され少なくとも１つの前記第２の貫通ビアの上端部に接続された下部電極層、この下部電極層上の一部に形成された誘電体層、及びこの誘電体層上に形成され他の少なくとも１つの前記第２の貫通ビアの上端部に接続された上部電極層からなる薄膜キャパシタと、を有することを特徴とする。
【００１７】
本発明においては、第２のガラス基板を非感光性ガラスで形成することにより、この第２のガラス基板上に薄膜キャパシタを高い歩留りで形成することができ、第１のガラス基板を感光性ガラスで形成することにより、第１のガラス基板を第２のガラス基板よりも厚く形成し、半導体接続基板全体の機械的強度を向上させることができる。
【００１８】
また、本発明に係る半導体接続基板は、前記第１の貫通ビアの上端部と前記第２の貫通ビアの下端部との間に夫々接続された複数の接続部材を有することが好ましい。これにより、第２のガラス基板を第１のガラス基板に容易に且つ確実に接続することができる。
【００１９】
更に、前記第２のガラス基板の熱膨張係数が前記第１のガラス基板の熱膨張係数未満であることが好ましい。このとき、前記第１のガラス基板の熱膨張係数が前記配線基板の熱膨張係数未満であり、前記第２のガラス基板の熱膨張係数が前記半導体チップの熱膨張係数以上であることがより好ましい。これにより、第１のガラス基板に配線基板を接続し、第２のガラス基板に半導体チップを接続したときに、配線基板と半導体チップとの間の熱膨張係数の差に起因する応力を緩和することができ、配線基板と半導体チップとの間の接続信頼性を向上させることができる。
【００２０】
更にまた、前記第２のガラス基板が複数設けられており、この複数の第２のガラス基板に形成された前記第２の貫通ビアが、１枚の前記第１のガラス基板に形成された前記第１の貫通ビアに接続されていてもよい。
【００２１】
更にまた、前記下部電極層が前記第２の貫通ビアの上端部を覆うように配置されていてもよく、又は、前記下部電極層が前記第２の貫通ビアの下端部を覆うように配置されていてもよい。そして、この場合は、前記下部電極層における前記第２の貫通ビアの下端部を覆う部分が、前記第２のガラス基板の下面よりも高い位置にあってもよい。これにより、第２のガラス基板の下面に接続部材を接続する際に、第２のガラス基板をソルダーレジストとして使用することができる。
【００２２】
更にまた、前記半導体接続基板は半導体チップを配線基板に接続するものであってもよく、このとき、前記第１の貫通ビアの下端部が前記配線基板に接続されており、前記下部電極層に接続された前記少なくとも１つの第２の貫通ビアの上端部が前記半導体チップの少なくとも１つの端子に接続されており、前記上部電極層に接続された前記他の少なくとも１つの第２の貫通ビアの上端部が前記半導体チップの他の少なくとも１つの端子に接続されていてもよい。
【００２３】
本発明に係る半導体装置は、前記半導体接続基板と、前記第１の貫通ビアの下端部に接続された配線基板と、少なくとも１つの端子が前記下部電極層及び上部電極層の一方に接続され他の少なくとも１つの端子が前記下部電極層及び上部電極層の他方に接続された半導体チップと、を有することを特徴とする。
【００２４】
本発明に係る半導体デバイスは、前記半導体接続基板と、少なくとも１つの端子が前記下部電極層及び上部電極層の一方に接続され他の少なくとも１つの端子が前記下部電極層及び上部電極層の他方に接続された半導体チップと、を有することを特徴とする。
【００２５】
本発明に係る半導体基板は、前記半導体接続基板と、前記第１の貫通ビアの下端部に接続された配線基板と、を有することを特徴とする。
【００２６】
本発明に係る半導体接続基板の製造方法は、感光性ガラスからなる第１のガラス基板にこの第１のガラス基板を貫通する複数の第１の貫通ビアを形成する工程と、非感光性ガラスからなる第２のガラス基板の上面上に下部電極層、誘電体層上部電極層がこの順に積層された薄膜キャパシタを形成する工程と、前記第２のガラス基板を下面側から減厚して前記第１のガラス基板よりも薄くする工程と、前記第２のガラス基板に複数の第２の貫通ビアを形成し、前記下部電極層を少なくとも１つの前記第２の貫通ビアの上端部に接続すると共に前記上部電極層を他の少なくとも１つの前記第２の貫通ビアの上端部に接続する工程と、前記第２の貫通ビアの下端部を前記第１の貫通ビアの上端部に夫々接続する工程と、を有することを特徴とする。
【００２７】
本発明に係る他の半導体接続基板の製造方法は、感光性ガラスからなる第１のガラス基板にこの第１のガラス基板を貫通する複数の第１の貫通ビアを形成する工程と、非感光性ガラスからなる第２のガラス基板の上面に凹部を形成する工程と、前記第２のガラス基板の上面上に下部電極層、誘電体層及び上部電極層がこの順に積層された薄膜キャパシタを形成し、前記下部電極層の一部分を少なくとも１つの前記凹部内に配置する工程と、前記第２のガラス基板の上面上に前記凹部内を埋め込むように導電体を形成し、前記上部電極層を前記少なくとも１つの凹部を除く他の少なくとも１つの凹部内に埋め込まれた前記導電体に接続する工程と、前記第２のガラス基板を下面側から前記凹部に達するまで減厚して前記凹部に埋め込まれた前記導電体を第２の貫通ビアとすると共に前記第２のガラス基板を前記第１のガラス基板よりも薄くする工程と、前記第２の貫通ビアの下端部を前記第１の貫通ビアの上端部に夫々接続する工程と、を有することを特徴とする。
【００２８】
本発明に係る更に他の半導体接続基板の製造方法は、感光性ガラスからなる第１のガラス基板にこの第１のガラス基板を貫通する複数の第１の貫通ビアを形成する工程と、非感光性ガラスからなる第２のガラス基板の上下面における相互に対応する位置に凹部を形成する工程と、前記第２のガラス基板の上面上に下部電極層、誘電体層及び上部電極層がこの順に積層された薄膜キャパシタを形成し、前記下部電極層の一部分を少なくとも１つの前記凹部内に配置する工程と、前記第２のガラス基板の上面上に前記凹部内を埋め込むように導電体を形成し、前記上部電極層を前記少なくとも１つの凹部を除く他の少なくとも１つの凹部内に埋め込まれた前記導電体に接続する工程と、前記第２のガラス基板を下面側から前記下面に形成された凹部が前記上面に形成された凹部に連通するまで減厚して前記上面に形成された凹部に埋め込まれた前記導電体を第２の貫通ビアとすると共に前記第２のガラス基板を前記第１のガラス基板よりも薄くする工程と、前記第２の貫通ビアの下端部を前記第１の貫通ビアの上端部に夫々接続する工程と、を有することを特徴とする。
【００２９】
また、前記誘電体層の形成を、温度が４００℃以上の雰囲気下でペロブスカイト型酸化膜を成膜することにより行うことが好ましい。これにより、誘電率が高い誘電体層を形成することができる。また、本発明においては、薄膜キャパシタを形成した後に第２の貫通ビアを形成しているため、第２の貫通ビアが薄膜キャパシタの誘電体層の成膜に伴って熱膨張及び熱収縮することがなく、薄膜キャパシタが破壊されることがない。
【発明の効果】
【００３０】
本発明によれば、半導体接続基板をガラスにより形成することにより、コストが低く、高速伝送特性が優れ、微細加工が可能である半導体接続基板を作製することができる。また、第２のガラス基板を非感光性ガラスにより形成し、この第２のガラス基板上に薄膜キャパシタを形成することにより、薄膜キャパシタが破壊されることがなく、薄膜キャパシタを歩留り良く形成することができる。更に、第１のガラス基板を感光性ガラスにより形成することにより、第１のガラス基板を第２のガラス基板よりも厚く形成することができ、半導体接続基板全体の機械的強度を向上させることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。本実施形態は半導体接続基板、及びそれを備えた半導体装置、半導体デバイス、半導体基板の実施形態である。図１は、本実施形態に係る半導体装置を示す断面図であり、図２は、本実施形態に係る半導体接続基板を示す分解斜視図である。図１に示すように、この半導体接続基板１は半導体チップ２をプリント配線基板３に接続するものである。
【００３２】
半導体接続基板１においては、ガラス基板４が設けられている。ガラス基板４は感光性ガラスからなり、その厚さは例えば５０乃至３００μｍであり、例えば３００μｍである。ガラス基板４には貫通ビア５ａ乃至５ｃ（以下、総称して貫通ビア５ともいう）が形成されている。貫通ビア５は、ガラス基板４を厚さ方向に貫通する直径が例えば５０μｍの貫通孔に、導電材料、例えばＣｕが埋め込まれて形成されている。なお、図１においては、図及び説明を簡略化するために、電流経路は貫通ビア５ａ乃至５ｃを含む３本の電流経路しか示していないが、本発明はこれに限定されず、半導体接続基板１にはより多数の電流経路が形成されている。
【００３３】
ガラス基板４の上方には、非感光性ガラスからなるガラス基板６が設けられている。非感光性ガラスとは、実質的に感光性を持たないガラスの総称であり、例えば、ソーダ石灰ガラス、硼珪酸ガラス、無アルカリガラス、石英等である。ガラス基板６は例えば無アルカリガラスからなり、その厚さはガラス基板４よりも薄く、例えば２０乃至５０μｍであり、例えば５０μｍである。また、ガラス基板６の熱膨張係数はガラス基板４の熱膨張係数未満であり、且つ、半導体チップ２の熱膨張係数以上である。更に、ガラス基板４の熱膨張係数はプリント配線基板３の熱膨張係数未満である。即ち、半導体チップ２、ガラス基板６、ガラス基板４、プリント配線基板３の順に、熱膨張係数が大きくなっている。
【００３４】
ガラス基板６には、ガラス基板４の貫通ビア５ａ乃至５ｃの直上に相当する位置に、貫通ビア７ａ乃至７ｃ（以下、総称して貫通ビア７ともいう）が形成されている。貫通ビア７は、ガラス基板６の厚さ方向に貫通する直径が例えば５０μｍの貫通孔に、導電材料、例えばＣｕが埋め込まれて形成されている。貫通ビア５ａ乃至５ｃの上端部は、貫通ビア７ａ乃至７ｃの下端部に、半田ペースト８ａ乃至８ｃ（以下、総称して半田ペースト８ともいう）により夫々接続されている。なお、図２においては、便宜上、半田ペースト８の図示を省略している。
【００３５】
ガラス基板６の上面上、即ち、半導体チップ２側の表面上には、下部電極層１０が設けられている。下部電極層１０は、貫通ビア７ｂの直上域を含む領域に選択的に形成されており、貫通ビア７ｂの上端部を覆い、貫通ビア７ｂに接続されている。下部電極層１０は、例えば、厚さが５０ｎｍであるＴｉ層上に厚さが２００ｎｍであるＰｔ層が形成された（Ｔｉ／Ｐｔ）二層膜により形成されている。
【００３６】
また、下部電極層１０上の一部には誘電体層１１が設けられている。誘電体層１１は例えばペロブスカイト型酸化物により形成されており、例えば（Ｂａ、Ｓｒ）ＴｉＯ３により形成されている。誘電体層１１の膜厚は例えば５０乃至５００ｎｍであり、例えば５０ｎｍである。誘電体層１１上には上部電極層１２が設けられている。上部電極層１２は例えばＰｔにより形成されており、その膜厚は例えば２００ｎｍである。そして、下部電極層１０、誘電体層１１及び上部電極層１２により、薄膜キャパシタ１３が形成されている。また、貫通ビア７ｃの直上域を含む領域にも、下部導電層１０と同層で同材料からなる電極層１４が形成されている。
【００３７】
ガラス基板６上には、薄膜キャパシタ１３を覆うように、例えば感光性樹脂材料からなる層間絶縁膜１５が形成されている。層間絶縁膜１５における上部電極層１２の直上域の一部にはビアホールが形成されており、このビアホールを介して上部電極層１２を貫通ビア７ａに接続するように、層間絶縁膜１５上に引出電極１６ａが設けられている。また、層間絶縁膜１５における下部電極層１０の直上域の一部及び電極層１４の直上域の一部にも夫々ビアホールが形成されており、これらのビアホールの内部及び上方には、夫々引出電極１６ｂ及び１６ｃが形成されている。引出電極１６ａ乃至１６ｃ（以下、総称して引出電極１６ともいう）は、例えば、膜厚が５０ｎｍのＴｉ層上に膜厚が３００ｎｍのＣｕ層が形成された（Ｔｉ／Ｃｕ）二層膜により形成されている。
【００３８】
更に、層間絶縁膜１５及び引出電極１６を覆うように、例えば感光性樹脂材料からなるカバー層１７が形成されている。カバー層１７における貫通ビア７ａ乃至７ｃの直上域には夫々開口部１８ａ乃至１８ｃが形成されており、開口部１８ａにて引出電極１６ａが露出し、開口部１８ｂにて引出電極１６ｂが露出し、開口部１８ｃにて引出電極１６ｃが露出している。このように、半導体接続基板１は、感光性ガラスからなるガラス基板４上に、非感光性ガラスからなりガラス基板４よりも薄いガラス基板６が重ねられた二段構成となっており、ガラス基板６の上面上に薄膜キャパシタ１３が設けられている。
【００３９】
そして、ガラス基板６の開口部１８ａ乃至１８ｃにおいて、半導体チップ２の半田ボール１９ａ乃至１９ｃが引出電極１６ａ乃至１６ｃに夫々接続されるようになっており、ガラス基板４の貫通ビア５ａ乃至５ｃの下端部、即ち、ガラス基板４の下面における貫通ビア５ａ乃至５ｃの露出部に、プリント配線基板３の半田ボール２０ａ乃至２０ｃが夫々接続されるようになっている。これにより、半導体チップ２が半導体接続基板１を介してプリント配線基板３に接続されるようになっている。半田ボール２０ａ−貫通ビア５ａ−半田ペースト８ａ−貫通ビア７ａ−引出電極１６ａ−半田ボール１９ａからなる電流経路は、例えば接地電位線である。また、半田ボール２０ｂ−貫通ビア５ｂ−半田ペースト８ｂ−貫通ビア７ｂ−引出電極１６ｂ−半田ボール１９ｂからなる電流経路は、例えば電源電位線である。更に、半田ボール２０ｃ−貫通ビア５ｃ−半田ペースト８ｃ−貫通ビア７ｃ−引出電極１６ｃ−半田ボール１９ｃからなる電流経路は、例えば信号線である。そして、接地電位線と電源電位線との間に、薄膜キャパシタ１３が接続されている。なお、図１においては、薄膜キャパシタ１３が１つしか示されていないが、薄膜キャパシタ１３は複数個形成されていてもよく、この複数個の薄膜キャパシタ１３が相互に並列に接続されていてもよい。
【００４０】
半導体接続基板１、半導体チップ２及びプリント配線基板３により、本実施形態に係る半導体装置が構成されている。半導体チップ２は、シリコンからなるチップの表面にＬＳＩが形成されたものであり、プリント配線基板３は、樹脂材料からなる基板の表面及び内部に配線が形成されたものである。なお、プリント配線基板３の替わりに、マザーボード及びパッケージ基板が設けられていてもよい。また、半導体接続基板１及び半導体チップ２により本実施形態に係る半導体デバイスが構成されており、半導体接続基板１及びプリント配線基板３により本実施形態に係る半導体基板が構成されている。
【００４１】
次に、上述の如く構成された本実施形態に係る半導体接続基板の作用及び効果について説明する。本発明者等は、上述の感光性ガラスからなるガラス基板上に薄膜キャパシタを形成すると、薄膜キャパシタの上部電極層と下部電極層とが短絡してしまい、薄膜キャパシタを歩留り良く作製することができないという課題を解決すべく、鋭意実験研究を行い、以下に示す知見を得た。感光性ガラスからなるガラス基板に、貫通ビアを形成するための紫外線照射及び加熱現像処理を施すと、紫外線を照射していない部分、即ち、貫通ビアを形成する予定の部分以外の部分も若干結晶化してしまい、ガラス基板の表面に結晶粒の凹凸が出現し、ガラス基板の表面が荒れてしまう。また、貫通ビア内にＣｕを埋設する工程においても、１０００°近い温度まで加熱された溶融Ｃｕを貫通孔内に埋設するため、ガラス基板がある程度結晶化し、表面が荒れてしまう。この結果、下部電極層及び誘電体層にクラックが生じ、下部電極層と上部電極層とが短絡してしまう。
【００４２】
また、この問題を解決するために、ガラス基板を非感光性ガラスにより形成しようとすると、ガラス基板にアスペクト比が大きな貫通ビアを形成することができないため、ガラス基板を薄くせざるを得ない。この結果、半導体接続基板全体の機械的強度が不足し、半導体チップを実装する際若しくはプリント配線基板に実装する際に、又は半導体装置の使用中に、半導体接続基板が破壊されてしまう虞がある。このため、半導体装置の歩留り及び信頼性が低くなる。
【００４３】
そこで、本実施形態においては、感光性ガラスからなるガラス基板４と、非感光性ガラスからなるガラス基板６とを重ね合わせ、ガラス基板６上に薄膜キャパシタ１３を形成した。ガラス基板６は非感光性ガラスにより形成されているため、その表面がシリコン基板と同程度に平坦である。また、高温プロセスを経ても結晶化して表面が荒れることがない。このため、ガラス基板６上に形成された薄膜キャパシタ１３は、ガラス基板６の表面の凹凸により破壊されることがなく、薄膜キャパシタ１３を歩留り良く形成することができる。
【００４４】
また、ガラス基板６のみでは、その厚さが薄いため機械的強度が不足するが、本実施形態においては、ガラス基板４を設けることにより、ガラス基板６を補強し、半導体接続基板全体の機械的強度を補っている。ガラス基板４は感光性ガラスにより形成されているため、ガラス基板４を例えば３００ｎｍと厚くしても、紫外線を照射し加熱現像処理を施すことにより、貫通ビア５を形成することができる。なお、ガラス基板４の表面上には薄膜キャパシタは形成されないため、表面が多少荒れても問題は発生しない。
【００４５】
本実施形態においては、半導体接続基板の基板材料としてガラスを使用しているため、シリコンを使用する場合と比較してコストが低く、信号の伝送に伴う誘導電流が発生しにくいため高速伝送特性が優れている。また、基板材料としてセラミクスを使用する場合と比較して、微細加工が可能である。更に、感光性ガラスからなるガラス基板４上に非感光性ガラスからなるガラス基板６を重ねているため、感光性ガラス及び非感光性ガラスの欠点を相互に補うことができる。即ち、薄膜キャパシタ１３の基板となるガラス基板６を非感光性ガラスにより形成しているため、薄膜キャパシタ１３を歩留り良く形成することができる。このため、大面積の薄膜キャパシタを形成することができる。また、ガラス基板４を感光性ガラスにより形成しているため、ガラス基板４をガラス基板６よりも厚く形成することができ、機械的強度を担保することができる。更にまた、薄膜キャパシタ１３をガラス基板６上に形成しているため、薄膜キャパシタ１３と半導体チップ２との間の配線長を短くすることができ、薄膜キャパシタ１３と半導体チップ２との間のインピーダンスを低減することができる。
【００４６】
更にまた、本実施形態においては、感光性ガラスからなるガラス基板４の厚さを５０乃至３００μｍとしている。ガラス基板４の厚さを５０μｍ以上とすることにより、ガラス基板４の機械的強度を高め、半導体接続基板の機械的強度をより確実に担保することができる。また、厚さを３００μｍ以下とすることにより、貫通ビア５の電気抵抗値を低く抑えることができる。また、本実施形態においては、非感光性ガラスからなるガラス基板６の厚さを２０乃至５０μｍとしている。ガラス基板６の厚さを２０μｍ以上とすることにより、半導体接続基板の製造工程におけるハンドリングが容易になると共に、ガラス基板６の反りを抑制することができる。また、厚さを５０μｍ以下とすることにより、貫通ビア７の形成が容易になる。
【００４７】
更にまた、ガラス基板６の熱膨張係数をガラス基板４の熱膨張係数未満とし、ガラス基板６の熱膨張係数を半導体チップ２の熱膨張係数以上とし、ガラス基板４の熱膨張係数をプリント配線基板３の熱膨張係数未満とすることにより、熱膨張係数の関係を、半導体チップ２≦ガラス基板６＜ガラス基板４＜プリント配線基板３とすることができる。これにより、半導体チップ２とプリント配線基板３との間の熱膨張差に起因する応力を、ガラス基板４及び６により緩和することができる。
【００４８】
更にまた、本実施形態においては、ガラス基板４の貫通ビア５の上端部をガラス基板６の貫通ビア７の下端部に接続するための接続部材として、半田ペースト８を設けているため、貫通ビア５と貫通ビア７とを確実且つ容易に接続することができる。
【００４９】
次に、本発明の第２の実施形態について説明する。図３は、本実施形態に係る半導体接続基板を示す分解斜視図である。図３に示すように、本実施形態においては、前述の第１の実施形態と比較して、ガラス基板６（図２参照）の替わりに、ガラス基板６よりもサイズが小さいガラス基板２６が複数枚、例えば９枚設けられている点が異なっている。ガラス基板２６はガラス基板４及び半導体チップ２よりも小さく、１枚のガラス基板４に対して例えば９枚のガラス基板２６が（３×３）のマトリクス状は配列されており、ガラス基板２６の夫々に形成されている貫通ビア７が、ガラス基板４に形成されたガラス基板５に接続されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００５０】
次に、本実施形態の効果について説明する。薄膜キャパシタはその面積が大きくなるにつれて、歩留りが低下する。このため、前述の第１の実施形態に係る半導体接続基板において、大面積の薄膜キャパシタを形成しようとすると、この薄膜キャパシタのどこか１ヶ所に欠陥があれば、薄膜キャパシタ全体が使用不能となってしまうため、ガラス基板６自体を破棄せざるを得なくなる。これは、ガラス基板６上に小面積の薄膜キャパシタを多数形成して相互に並列に接続した場合も同様で、１つの薄膜キャパシタの１ヶ所に欠陥があれば、ガラス基板６自体を破棄することになる。
【００５１】
これに対して、本実施形態においては、小面積のガラス基板２６を複数枚形成し、各ガラス基板２６上に小面積の薄膜キャパシタを設けているため、１つの薄膜キャパシタに欠陥が発生した場合には、１枚のガラス基板２６のみを破棄すればよく、残りの８枚のガラス基板２６を破棄する必要はない。このため、全体として半導体接続基板の歩留りを向上させることができる。
【００５２】
特に、近時、ＬＳＩのピン数の増加に伴い、ＬＳＩの面積が増加しつつある。ＬＳＩが大面積化すると、デカップリングを目的として半導体接続基板に形成される薄膜キャパシタに要求される容量値が大きくなるため、薄膜キャパシタのサイズもＬＳＩに追従して大きくならざるを得ない。そして、ＬＳＩと同程度のサイズの半導体接続基板を用いる場合、薄膜キャパシタのサイズもＬＳＩと同程度にする必要があり、半導体接続基板のサイズとほとんど変わらない大面積の薄膜キャパシタを形成する必要が生じてくる。このとき、半導体接続基板の歩留まりは薄膜キャパシタの歩留まりに強く依存し、ＬＳＩが大型化すると、薄膜キャパシタも大面積化するため、半導体接続基板の歩留まりは大幅に低下することが考えられる。従って、今後、本実施形態の効果は特に重要になってくる。本実施形態に係る上記以外の効果は、前述の第１の実施形態と同様である。
【００５３】
次に、本発明の第３の実施形態について説明する。図４は、本実施形態に係る半導体装置を示す断面図である。図４に示すように、本実施形態に係る半導体接続基板おいては、前述の第１の実施形態に係る半導体接続基板（図１参照）と比較して、下部電極層１０及び電極層１４が夫々貫通ビア７ｂ及び７ｃの上端部を覆っておらず、貫通ビア７ｂ及び７ｃの下端部を覆っている点が異なっている。即ち、下部電極層１０は貫通ビア７ｂの側面及び下面を覆うように設けられており、電極層１４は貫通ビア７ｃの側面及び下面を覆うように設けられている。そして、下部電極層１０における貫通ビア７ｂの下面を覆う部分の下面、及び電極層１４における貫通ビア７ｃの下面を覆う部分の下面は、ガラス基板６の下面と同じ位置にある。また、引出電極１６ａと貫通ビア７ａとは一体的に形成されており、引出電極１６ｂと貫通ビア７ｂとは一体的に形成されており、引出電極１６ｃと貫通ビア７ｃとは一体的に形成されている。本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。
【００５４】
次に、本発明の第４の実施形態について説明する。図５は、本実施形態に係る半導体装置を示す断面図である。図５に示すように、本実施形態に係る半導体接続基板おいては、前述の第３の実施形態に係る半導体接続基板（図４参照）と比較して、下部電極層１０における貫通ビア７ｂの下面を覆う部分の下面、電極層１４における貫通ビア７ｃの下面を覆う部分の下面、及び貫通ビア７ａの下面が、ガラス基板６の下面よりも高い位置にある。これにより、ガラス基板６の下面には、凹部２７ａ乃至２７ｃ（以下、総称して凹部２７ともいう）が形成されており、凹部２７ａの底面において貫通ビア７ａが露出しており、凹部２７ｂの底面において下部電極層１０が露出しており、凹部２７ｃの底面において電極層１４が露出している。本実施形態における上記以外の構成は、前述の第３の実施形態と同様である。
【００５５】
本実施形態においては、ガラス基板６の下面に凹部２７が形成されているため、ガラス基板６をガラス基板４に接続する際に、半田ペースト８を溶融させたときに、半田ペースト８の流出を防止することができる。即ち、ガラス基板６の下面における凹部２７以外の部分が、ソルダーレジストとして機能する。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００５６】
次に、本発明の第５の実施形態について説明する。本実施形態は前述の第１の実施形態に係る半導体接続基板の製造方法の実施形態である。図６（ａ）乃至（ｄ）、図７（ａ）乃至（ｃ）、図８（ａ）乃至（ｄ）は、本実施形態に係る半導体接続基板の製造方法をその工程順に示す断面図である。
【００５７】
先ず、図６（ａ）に示すように、非感光性ガラス、例えば無アルカリガラスからなるガラス基板６ａを準備する。ガラス基板６ａの厚さは、ハンドリングが容易で、且つ、後の工程において所定の板厚まで薄型加工しやすいような厚さであればよく、例えば３００μｍとする。
【００５８】
次に、図６（ｂ）に示すように、ガラス基板６ａ上に、ＤＣスパッタ法によりＴｉ層を厚さが例えば５０ｎｍになるように成膜し、続けてＰｔ層を厚さが例えば２００ｎｍになるように成膜し、（Ｔｉ／Ｐｔ）二層膜１０ａを形成する。次に、（Ｔｉ／Ｐｔ）二層膜１０ａ上に、ＲＦスパッタ法により、ガラス基板６ａの温度を４００℃以上として、ペロブスカイト型酸化膜を厚さが例えば５０乃至５００ｎｍになるように成膜する。例えば、膜厚が５０ｎｍの（Ｂａ、Ｓｒ）ＴｉＯ３膜１１ａを成膜する。次に、（Ｂａ、Ｓｒ）ＴｉＯ３膜１１ａ上に、ＤＣスパッタ法によりＰｔ層を厚さが例えば２００ｎｍになるように成膜し、Ｐｔ膜１２ａを形成する。
【００５９】
次に、図６（ｃ）に示すように、Ｐｔ膜１２ａ上にフォトレジスト（図示せず）をスピンコート法により塗布し、乾燥させる。そして、露光及び現像を行ってフォトレジストをパターニングし、ポストベークを行うことによりレジストマスク（図示せず）を形成する。次に、このレジストマスクをマスクとしてイオンビームエッチング法によりＰｔ膜１２ａをエッチングしてパターニングし、Ｐｔ膜１２ａからなる上部電極層１２を形成する。その後、有機溶剤によりレジストマスクを剥離する。
【００６０】
次に、図６（ｄ）に示すように、（Ｂａ、Ｓｒ）ＴｉＯ３膜１１ａ上にフォトレジスト（図示せず）をスピンコート法により塗布し、乾燥させる。そして、露光及び現像を行ってフォトレジストのパターンを形成し、ポストベークを行うことによりレジストマスク（図示せず）を形成する。次に、このレジストマスクをマスクとしてイオンビームエッチング法又はフッ硝酸によるウェットエッチングにより（Ｂａ、Ｓｒ）ＴｉＯ３膜１１ａをパターニングし、上部電極層１２の直下域を含む領域に、（Ｂａ、Ｓｒ）ＴｉＯ３膜１１ａからなる誘電体層１１を形成する。その後、有機溶剤によりレジストマスクを剥離する。
【００６１】
次に、図７（ａ）に示すように、（Ｔｉ／Ｐｔ）二層膜１０ａ上にフォトレジスト（図示せず）をスピンコート法により塗布し、乾燥させる。そして、露光及び現像を行ってフォトレジストをパターニングし、ポストベークを行うことによりレジストマスク（図示せず）を形成する。次に、このレジストマスクをマスクとしてイオンビームエッチング法により（Ｔｉ／Ｐｔ）二層膜１０ａをパターニングし、誘電体層１１の直下域を含む領域に、（Ｔｉ／Ｐｔ）二層膜１０ａからなる下部電極層１０を形成する。また、下部電極層１０から離隔した領域に、（Ｔｉ／Ｐｔ）二層膜１０ａからなる電極層１４を形成する。その後、有機溶剤によりレジストマスクを剥離する。これにより、下部電極層１０、誘電体層１１及び上部電極層１２からなる薄膜キャパシタ１３が作製される。
【００６２】
次に、図７（ｂ）に示すように、ガラス基板６ａ上に絶縁性の感光性樹脂材料をスピンコート法により塗布し、乾燥させて、感光性樹脂層（図示せず）を形成する。その後、この感光性樹脂層を露光、現像して、パターニングすることにより、層間絶縁膜１５を形成する。このとき、上部電極層１２上、下部電極層１０上及び電極層１４上に夫々ビアホール３１ａ乃至３１ｃが形成されるようにする。
【００６３】
次に、図７（ｃ）に示すように、引出電極１６を形成する。先ず、室温においてＤＣスパッタ法によりＴｉ層を厚さが例えば５０ｎｍになるように成膜する。その後、スピンコート法によりフォトレジスト（図示せず）を塗布し、乾燥させた後に、露光及び現像を行うことにより、フォトレジストをパターニングする。これにより、引出電極１６を形成する予定の領域のみが開口されそれ以外の領域を覆うレジストマスクが形成される。次に、このレジストマスクをマスクとして、上述のＴｉ層をめっきシード層とした電解めっき法により、Ｃｕ層を例えば３００ｎｍの厚さに成膜する。これにより、（Ｔｉ／Ｃｕ）二層膜からなる引出電極１６が形成される。引出電極１６のうち、引出電極１６ａはビアホール３１ａを介して上部電極層１２に接続され、引出電極１６ｂはビアホール３１ｂを介して下部電極層１０に接続され、引出電極１６ｃはビアホール３１ｃを介して電極層１４に接続される。その後、有機溶剤によりレジストマスクを剥離し、Ｃｕ層が形成されていない部分のＴｉ層をエッチングして除去する。
【００６４】
次に、図８（ａ）に示すように、ソルダーレジストとしての特性を有する感光性樹脂を用意し、この感光性樹脂をスピンコート法によりガラス基板６ａ上の全面に塗布し、乾燥させた後、露光及び現像によりパターニングする。これにより、カバー層１７が形成される。カバー層１７には開口部１８ａ乃至１８ｃが形成されており、この開口部１８ａ乃至１８ｃにおいて夫々引出電極１６ａ乃至１６ｃが露出している。
【００６５】
次に、図８（ｂ）に示すように、ガラス基板６ａ（図８（ｂ）参照）の上面、即ち、薄膜キャパシタ１３を形成した側の面に、耐薬品性が優れた保護膜（図示せず）を形成して、この上面を保護する。そして、ガラス基板６ａをその下面側からフッ酸により化学エッチングし、ガラス基板６ａを薄型加工して、その厚さを例えば５０μｍとする。これにより、ガラス基板６ａから、厚さが例えば５０μｍであるガラス基板６が形成される。
【００６６】
次に、図８（ｃ）に示すように、ガラス基板６の上面を保護膜により覆ったまま、ガラス基板６の下面にフォトレジスト（図示せず）をスピンコート法により塗布し、乾燥させ、その後露光及び現像を行うことにより、このフォトレジストをパターニングしてレジストマスク（図示せず）を形成する。次に、このレジストマスクをマスクとして、フッ酸による化学エッチング法によりガラス基板６を下面側からエッチングし、貫通ビア７ａ乃至７ｃ（図１参照）を形成する予定の領域に貫通孔３２ａ乃至３２ｃを形成する。貫通孔３２ａ乃至３２ｃの直径は例えば５０μｍであり、アスペクト比は例えば１である。その後、有機溶媒によりレジストマスクを剥離する。
【００６７】
次に、図８（ｄ）に示すように、ガラス基板６の下面にＤＣスパッタ法により（Ｔｉ／Ｃｕ）積層膜（図示せず）を成膜する。次に、スピンコート法によりフォトレジスト（図示せず）を塗布し、乾燥させた後に、露光及び現像を行ってフォトレジストをパターニングし、レジストマスク（図示せず）を形成する。そして、このレジストマスクをマスクとし、上述の（Ｔｉ／Ｃｕ）積層膜をシード層として、電解めっき法によりＣｕを選択的にめっきし、貫通孔３２ａ乃至３２ｃ内にＣｕを埋設させ、夫々貫通ビア７ａ乃至７ｃを形成する。次に、有機溶剤によりレジストマスクを剥離し、その後、Ｃｕめっきが形成されていない部分のシード層をエッチングして除去する。これにより、必要な領域にのみＣｕめっきを形成することができ、引出電極１６ａ乃至１６ｃに電気的に接続された貫通ビア７ａ乃至７ｃを形成することができる。その後、保護膜を除去する。
【００６８】
一方、図１に示すように、非感光性ガラスからなり、厚さが例えば３００μｍであるガラス基板４を用意する。そして、このガラス基板４に紫外線照射、加熱現像処理及びフッ酸によるエッチングを行うことにより、貫通孔を形成する。そして、例えば１０００℃の温度に加熱して溶融させたＣｕをこの貫通孔内に流し込み、貫通孔内に貫通ビア５ａ乃至５ｃを埋設する。このとき、貫通ビア５ａ乃至５ｃの直径は例えば５０μｍとし、アスペクト比は例えば６とする。
【００６９】
次に、印刷機により、ガラス基板４の上面上における貫通ビア５ａ乃至５ｃの直上に、半田ペースト８ａ乃至８ｃを印刷する。そして、この半田ペースト８ａ乃至８ｃにガラス基板６の貫通ビア７ａ乃至７ｃが夫々当接するように、ガラス基板４上にガラス基板６を配置する。その後、ガラス基板４上にガラス基板６を重ねた積層体をリフロー炉に入れ、半田ペースト８ａ乃至８ｃを溶融させ、その後凝固させることにより、貫通ビア５ａ乃至５ｃの上端部を夫々半田ペースト８ａ乃至８ｃを介して貫通ビア７ａ乃至７ｃの下端部に接続する。これにより、感光性ガラスからなるガラス基板４と非感光性ガラスからなるガラス基板６とが相互に連結される。このとき、樹脂材料と比較して熱膨張係数が小さい感光性ガラスによりガラス基板４を形成しているため、接続に伴ってガラス基板４にクラックが発生することがない。これにより、前述の第１の実施形態に係る半導体接続基板１を製造することができる。
【００７０】
次に、プリント配線基板３の半田ボール２０ａ乃至２０ｃを夫々、半導体接続基板１の貫通ビア５ａ乃至５ｃの下端部に接続することにより、前述の第１の実施形態に係る半導体基板を製造することができる。次に、半導体チップ２の半田ボール１９ａ乃至１９ｃを夫々、半導体接続基板１の貫通ビア７ａ乃至７ｃの上端部に接続することにより、前述の第１の実施形態に係る半導体装置を製造することができる。なお、半導体接続基板１にプリント配線基板３を接続せずに半導体チップ２を接続することにより、前述の第１の実施形態に係る半導体デバイスを製造することができる。
【００７１】
次に、本実施形態の効果について説明する。前述の従来の技術の項で説明したように、感光性ガラスからなるガラス基板に貫通ビアを形成した後、このガラス基板上に薄膜キャパシタを形成すると、この薄膜キャパシタの上部電極層と下部電極層とが短絡し、破壊されてしまう。本発明者等がこの破壊の原因を調査したところ、前述の感光性ガラスの結晶化に伴うガラス基板表面の荒れの他に、貫通ビアの熱膨張が影響していることが明らかとなった。
【００７２】
即ち、ガラス基板に貫通ビアを形成すると、室温の状態では、貫通ビアの上面はガラス基板の上面と同じ高さにあり、貫通ビアの下面はガラス基板の下面と同じ高さにある。しかしながら、このガラス基板上に薄膜キャパシタを形成しようとすると、薄膜キャパシタの誘電体層を成膜するときに４００℃以上の温度まで加熱する必要がある。このとき、貫通ビアを形成しているＣｕの熱膨張係数は、ガラスの熱膨張係数よりも大きいため、貫通ビアはガラス基板に対して膨張することになるが、貫通ビアの直径はガラス基板により拘束されているため直径を大きくすることはできず、貫通ビアは上下方向に伸びることになる。即ち、貫通ビアの上端部がガラス基板の上面より突出し、貫通ビアの下端部がガラス基板の下面より突出する。この結果、貫通ビアの直上域に形成された下部電極層及び誘電体層が貫通ビアによって部分的に下から押し上げられることになり、下部電極層及び誘電体層が破壊されてしまう。また、誘電体層の成膜が終了してガラス基板を室温まで冷却すると、貫通ビアがガラス基板よりも大きく収縮して、今度は貫通ビアの上端部がガラス基板の上面より下方に窪み、貫通ビアの下端部がガラス基板の下面より上方に窪んでしまう。このときにも、下部電極層及び誘電体層が破壊されてしまう。
【００７３】
これに対して、本実施形態においては、図７（ａ）に示す工程において、ガラス基板上に薄膜キャパシタ１３を形成した後に、図８（ｄ）に示す工程において、ガラス基板６に貫通ビア７を形成している。このため、（Ｂａ、Ｓｒ）ＴｉＯ３膜１１ａの成膜時には貫通ビア７が存在していないため、（Ｂａ、Ｓｒ）ＴｉＯ３膜１１ａの成膜に伴う加熱により、貫通ビア７ｂが膨張して、（Ｔｉ／Ｐｔ）二層膜１０ａ及び（Ｂａ、Ｓｒ）ＴｉＯ３膜１１ａを破壊することがない。これにより、ガラス基板６上に薄膜キャパシタ１３を歩留り良く形成することができる。
【００７４】
次に、本発明の第６の実施形態について説明する。本実施形態は前述の第３の実施形態に係る半導体接続基板の製造方法の実施形態である。図９（ａ）乃至（ｅ）、図１０（ａ）乃至（ｃ）、図１１（ａ）及び（ｂ）は、本実施形態に係る半導体接続基板の製造方法をその工程順に示す断面図である。
【００７５】
先ず、図９（ａ）に示すように、非感光性ガラスからなるガラス基板６ａを用意する。次に、図９（ｂ）に示すように、スピンコート法によりガラス基板６ａ上にフォトレジストを塗布し、これを乾燥させた後、露光及び現像を行ってパターニングし、レジストマスク（図示せず）を形成する。次に、このレジストマスクをマスクとして反応性イオンエッチングにより、ガラス基板６ａの上面に、深さが５０μｍ、直径が５０μｍの凹部３３ａ乃至３３ｃを形成する。
【００７６】
次に、図９（ｃ）乃至図１１（ａ）に示すように、図６（ｂ）乃至図８（ｂ）に示す工程と同様な方法により、ガラス基板６ａ上に薄膜キャパシタ１３、電極層１４、層間絶縁膜１５、引出電極１６ａ乃至１６ｃ、カバー層１７を形成する。このとき、図１１（ａ）に示すように、凹部３３ａ乃至３３ｃの内部には夫々引出電極１６ａ乃至１６ｃの一部が埋設され、凹部３３ｂの側面及び底面に下部電極層１０が形成され、凹部３３ｃの側面及び底面に電極層１４が形成される。
【００７７】
次に、図１１（ｂ）に示すように、ガラス基板６ａの上面を覆うように保護膜（図示せず）を形成し、ガラス基板６ａの下面側からフッ酸により化学エッチングを行い、ガラス基板６ａを、凹部３３ａ乃至３３ｃに埋設された引出電極１６ａ、下部電極層１０及び電極層１４が現れるまで、薄型加工する。これにより、ガラス基板６ａを厚さが例えば５０μｍのガラス基板６に加工する。このとき、凹部３３ａ乃至３３ｃは貫通孔となり、引出電極１６ａにおける凹部３３ａ内に埋設されている部分が貫通ビア７ａとなり、引出電極１６ｂにおける凹部３３ｂ内に埋設されている部分が貫通ビア７ｂとなり、引出電極１６ｃにおける凹部３３ｃ内に埋設されている部分が貫通ビア７ｃとなる。そして、引出電極１６ａの下面はガラス基板６の下面において露出し、引出電極１６ｂの下端部は下部電極層１０により覆われ、引出電極１６ｃの下端部は電極層１４により覆われている。
【００７８】
次に、図４に示すように、ガラス基板６の貫通ビア７の下端部に、半田ペースト８を介してガラス基板４の貫通ビア５の上端部を接続し、ガラス基板４とガラス基板６とを相互に連結することにより、前述の第３の実施形態に係る半導体接続基板を製造することができる。また、この半導体接続基板に半導体チップ２を実装し、この半導体接続基板をプリント配線基板３に実装することにより、前述の第３の実施形態に係る半導体装置を製造することができる。本実施形態に係る上記以外の構成及び効果は、前述の第５の実施形態と同様である。
【００７９】
次に、本発明の第７の実施形態について説明する。本実施形態は前述の第４の実施形態に係る半導体接続基板の製造方法の実施形態である。図１２（ａ）乃至（ｅ）、図１３（ａ）乃至（ｃ）、図１４（ａ）及び（ｂ）は、本実施形態に係る半導体接続基板の製造方法をその工程順に示す断面図である。
【００８０】
先ず、図１２（ａ）に示すように、非感光性ガラスからなるガラス基板６ａを用意する。次に、図１２（ｂ）に示すように、スピンコート法によりガラス基板６ａの上面上及び下面上の双方にフォトレジストを塗布し、これを乾燥させた後、露光及び現像を行ってパターニングし、レジストマスク（図示せず）を形成する。次に、このレジストマスクをマスクとして反応性イオンエッチングにより、ガラス基板６ａの上面に、深さが例えば２５μｍ、直径が５０μｍの凹部３４ａ乃至３４ｃを形成すると共に、ガラス基板６ａの下面に、深さが例えば２５μｍ、直径が５０μｍの凹部３４ｄ乃至３４ｆを形成する。このとき、ガラス基板６ａの表面に垂直な方向から見て、凹部３４ａは凹部３４ｄに整合する位置に形成し、凹部３４ｂは凹部３４ｅに整合する位置に形成し、凹部３４ｃは凹部３４ｆに整合する位置に形成する。
【００８１】
次に、図１２（ｃ）乃至図１４（ａ）に示すように、図６（ｂ）乃至図８（ｂ）に示す工程と同様な方法により、ガラス基板６ａの上面上に薄膜キャパシタ１３、電極層１４、層間絶縁膜１５、引出電極１６ａ乃至１６ｃ、カバー層１７を形成する。このとき、図１４（ａ）に示すように、凹部３４ａ乃至３４ｃの内部には夫々引出電極１６ａ乃至１６ｃの一部が埋設され、凹部３４ｂの側面及び底面に下部電極層１０が形成され、凹部３４ｃの側面及び底面に電極層１４が形成される。
【００８２】
次に、図１４（ｂ）に示すように、ガラス基板６ａの上面を覆うように保護膜（図示せず）を形成し、ガラス基板６ａの下面側からフッ酸により化学エッチングを行い、ガラス基板６ａを、凹部３４ａ乃至３４ｃに埋設された引出電極１６ａ、下部電極層１０及び電極層１４が現れるまで、薄型加工する。これにより、ガラス基板６ａを厚さが例えば５０μｍのガラス基板６に加工する。このとき、凹部３４ａ及び３４ｄは貫通孔３５ａとなり、凹部３４ｂ及び３４ｅは貫通孔３５ｂとなり、凹部３４ｃ及び３４ｆは貫通孔３５ｃとなる。また、引出電極１６ａにおける凹部３４ａ内に埋設されている部分が貫通ビア７ａとなり、引出電極１６ｂにおける凹部３４ｂ内に埋設されている部分が貫通ビア７ｂとなり、引出電極１６ｃにおける凹部３４ｃ内に埋設されている部分が貫通ビア７ｃとなる。そして、貫通孔３５ａにおける貫通ビア７ａが埋設されていない部分が凹部２７ａとなり、貫通孔３５ｂにおける貫通ビア７ｂ及び下層電極層１０が埋設されていない部分が凹部２７ｂとなり、貫通孔３５ｃにおける貫通ビア７ｃ及び電極層１４が埋設されていない部分が凹部２７ｃとなる。即ち、貫通ビア７ａの下面、下層電極層１０における貫通ビア７ｂの下端部を覆う部分、電極層１４における貫通ビア７ｃの下端部を覆う部分は、ガラス基板６の下面よりも高い位置にある。
【００８３】
次に、図５に示すように、ガラス基板６の下面上における貫通ビア７ａ乃至７ｃの直下域に、半田ペースト８ａ乃至８ｃを印刷する。そして、半田ペースト８ａ乃至８ｃに貫通ビア５ａ乃至５ｃの上端部が当接するように、ガラス基板４とガラス基板６とを重ね合わせる。そして、リフロー炉において半田ペースト８ａ乃至８ｃを加熱し、溶融される。このとき、凹部２７ａ乃至２７ｃに溶融した半田ペースト８ａ乃至８ｃが保持され、半田ペーストが流出することを防止する。そして、半田ペースト８を冷却して凝固させることにより、半田ペースト８を介してガラス基板４の貫通ビア５の上端部を接続し、ガラス基板４とガラス基板６とを相互に連結する。これにより、前述の第４の実施形態に係る半導体接続基板を製造することができる。また、この半導体接続基板に半導体チップ２を実装し、この半導体接続基板をプリント配線基板３に実装することにより、前述の第４の実施形態に係る半導体装置を製造することができる。本実施形態に係る上記以外の構成及び効果は、前述の第５の実施形態と同様である。
【００８４】
なお、上述の各実施形態においては、ガラス基板６の材料として無アルカリガラスを使用する例を示したが、本発明はこれに限定されず、石英ガラス、ソーダ石灰ガラス、棚珪酸ガラス、結晶化ガラス等の他の非感光性ガラスを使用してもよい。但し、無アルカリガラスは、表面平坦性が優れ、コストが低く、またガラス基板中に含まれるアルカリイオンのマイグレーションにより、ガラス基板上に形成した薄膜キャパシタの電気特性が劣化することがなく、特に、絶縁不良が発生して歩留まりが低下することを防止できるため、特に好ましい。
【００８５】
また、上述の各実施形態においては、下部電極層１０及び電極層１４を（Ｔｉ／Ｐｔ）二層膜により形成する例を示したが、本発明はこれに限定されず、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、Ａｕ、Ａｌ、Ｔｉ、Ｎｉ、Ｃｒ、Ｍｏ、Ｉｎ、Ｓｎ、Ｚｎ、Ｓｒ、Ｂａ、Ｃａからなる群から選択された１種の金属若しくは１種以上の金属を含む合金、又は１種以上の金属を含む導電性酸化物若しくは導電性酸化窒化物からなる層が１層以上積層されたものであってもよい。また、下部電極層１０の形成方法としてＤＣスパッタ法を用いる例を示したが、本発明はこれに限定されず、蒸着法、分子線エピタキシー法、ＲＦスパッタ法、ゾルゲル法、イオンビームスパッタ法等でもよい。但し、ガラス基板６と下部電極層１０との密着性を良好にするために、ＤＣスパッタ法又はイオンビームスパッタ法が好ましい。
【００８６】
更に、上述の各実施形態においては、誘電体層１１の材料として（Ｂａ、Ｓｒ）ＴｉＯ３を使用する例を示したが、本発明はこれに限定されず、Ａｌ、Ｌａ、Ｚｒ、Ｈｆ、Ｔａ、Ｙ、Ｂａ、Ｓｒ、Ｔｉ、Ｂｉ、Ｐｂからなる群から選択された１種以上の金属を含有する酸化物又は酸窒化物を使用してもよい。但し、高容量の薄膜キャパシタを形成するためには、誘電体層の材料として、ペロブスカイト型酸化物の（Ｂａ、Ｓｒ）ＴｉＯ３、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９等を使用することが好ましい。この誘電体層の形成方法としてＲＦスパッタ法を使用する例を示したが、これに限定されず、例えばゾルゲル法、イオンビールスパッタ法、ＣＶＤ法等を使用してもよい。
【００８７】
更にまた、上述の各実施形態においては、上部電極層１２の材料として、Ｐｔを使用する例を示したが、本発明はこれに限定されず、Ｐｔ、Ｉｒ、Ｒｕ、Ｐｄ、Ａｕ、Ａｌ、Ｔｉ、Ｎｉ、Ｃｒ、Ｍｏ、Ｉｎ、Ｓｎ、Ｚｎ、Ｓｒ、Ｂａ、Ｃａからなる群から選択された１種の金属若しくは１種以上の金属を含む合金、又は１種以上の金属を含む導電性酸化物若しくは導電性酸化窒化物からなる層が１層以上積層されたものであってもよい。また、上部電極層の形成方法としては、蒸着法、分子線エピタキシー法、スパッタ法、ゾルゲル法、イオンビームスパッタ法等があり、特に限定されない。
【００８８】
更にまた、上部電極層、誘電体層及び下部電極層の加工方法としては、ウェットエッチング、イオンエッチング、反応性イオンエッチング等があるが、特に限定されず、各層の材料により加工方法を適宜使い分けることが好ましい。
【００８９】
更にまた、薄膜キャパシタ１３上に形成する層間絶縁膜１５は、引出電極１６間の絶縁性を向上させるためのものである。また、層間絶縁膜１５は、薄膜キャパシタの上部電極層１２と下部電極層１０との間の絶縁性を確保するためのものでもある。薄膜キャパシタの上部電極層１２と下部電極層１０との間に特別な絶縁層を設けないと、主に大気中の水分を経由した表面リーク電流を抑制することができない。層間絶縁膜１５の材料は有機材料及び無機材料のいずれでもよく、特に限定されない。但し、プロセスコストの面から容易に形成でき、感光性を有し、絶縁性、耐熱性、耐湿性が優れている材料が好ましく、特に、誘電率が低く、基板を形成する非感光性ガラスとの間の密着性が高く、キュア後の収縮率が小さい感光性樹脂が好ましい。感光性樹脂であればスピンコート法により基板上に均一に形成することが可能であり、フォトリソグラフィー法によりパターニングすることも容易である。
【００９０】
更にまた、上述の各実施形態においては、引出電極１６を電解めっき法により形成する例を示したが、本発明はこれに限定されず、例えば無電解めっき法でもよい。但し、電解めっき法は膜形成速度が速いため、膜厚が厚い引出電極を形成する場合に好適である。上述の如く、フォトリソグラフィー法により引出電極を形成する予定の領域が開口したレジストマスクを形成した後、成膜を行うことにより、所望のパターンの引出電極を得ることができる。
【００９１】
更にまた、カバー層１７は、引出電極１６の上面、即ち、半導体チップ搭載用のパッド電極間の絶縁性を良好なものとするためのものである。カバー層１７を形成する材料は、層間絶縁膜１５と同様に特に限定されず、有機材料及び無機材料のいずれでもよい。プロセスコストの面から容易に形成でき、感光性を有し、絶縁性、耐熱性、耐湿性が優れている材料であればよく、特に、誘電率が低く、基板を形成する非感光性ガラスとの間の密着性が高く、キュア後の収縮率が小さい感光性樹脂が好ましい。感光性樹脂であればスピンコート法により基板上に均一に形成することが可能であり、フォトリソグラフィー法によりパターニングすることも容易である。
【００９２】
更にまた、ガラス基板６ａを薄型加工する際に、ガラス基板６ａの上面、即ち薄膜キャパシタ１３を形成した側の面に形成する保護膜は、ガラス基板６ａの薄膜加工時に薄膜キャパシタを搭載した面への影響を避けるための絶縁層である。この保護膜の材料は有機材料及び無機材料のいずれでもよく、耐薬品性、耐熱性、強度があるものが好ましく、作業性の面からは、保護膜の外部環境を選択することにより容易に除去できるものが好ましい。
【００９３】
更にまた、上述の各実施形態においては、ガラス基板６ａの薄型加工方法として、フッ酸により化学エッチングを行う例を示したが、本発明はこれに限定されず、機械的な研削方法により薄型加工を行ってもよい。コスト、並びに非感光性ガラス基板及びその上の薄膜キャパシタへの影響の点では、化学的加工方法の方が好ましく、加工後の基板厚さの均一性の点では、機械的研削方法の方が好ましい。従って、状況に応じて化学的加工方法と機械的加工方法とを適宜選択すればよい。
【００９４】
更にまた、ガラス基板６の下面、即ち、薄膜キャパシタを形成していない側の面を加工する場合の加工方法には、エッチング液によるウェットエッチング、並びにイオンエッチング及び反応性イオンエッチング等のドライエッチングがあり、特に限定されない。プロセスコストの点ではウェットエッチングが好ましく、加工精度の点ではドライエッチングが好ましい。
【００９５】
更にまた、上述の各実施形態においては、ガラス基板４の貫通ビア５とガラス基板６の貫通ビア７とを相互に接続するための接続部材として、半田ペースト８を使用する例を示したが、本発明はこれに限定されず、接続部材として例えば導電性接着剤と使用してもよく、異方性導電フィルム（ＡＣＦ：Anisotropic Conductive Film）を使用してもよい。異方性導電フィルムとは、絶縁フィルム中に直径が例えば数μｍ乃至数１０μｍ程度の導電粒子が分散されたものであり、膜厚方向には導電性を持ち、膜面方向には絶縁性を持つものである。
【００９６】
更にまた、上述の各実施形態においては、感光性ガラスからなるガラス基板４にプリント配線基板３を接続し、非感光性ガラスからなりその表面上に薄膜キャパシタ１３が形成されたガラス基板６に半導体チップ２を接続する例を示したが、本発明はこれに限定されず、ガラス基板４に半導体チップ２を接続し、ガラス基板６にプリント配線基板３を接続してもよい。この場合、前述の第１の実施形態と比較して、薄膜キャパシタ１３と半導体チップ２との間の距離が増大するため、薄膜キャパシタ１３と半導体チップ２との間のインダクタンスはやや増加するが、それ以外は前述の第１の実施形態と同様な効果が得られる。更にまた、上述の各実施形態においては、半導体チップを配線基板に接続する半導体接続基板の例を示したが、本発明はこれに限定されず、例えば、配線基板同士を接続するものであってもよい。
【００９７】
更にまた、上述の各実施形態においては、ガラス基板４及び６を各１枚ずつ設ける例を示したが、本発明はこれに限定されず、感光性ガラスからなる１枚のガラス基板４を、非感光性ガラスからなりその表面上に薄膜キャパシタ１３が形成された２枚のガラス基板６により挟む３段構造としてもよい。また、ガラス基板４及び６を夫々複数枚設けた多段構造としてもよい。
【実施例】
【００９８】
以下、本発明の実施例の効果について、その特許請求の範囲から外れる比較例と比較して具体的に説明する。
【００９９】
（第１の実施例）
先ず、本発明の実施例について説明する。上述の第５の実施形態において説明した方法により、上述の第１の実施形態に示す半導体接続基板を作製した。非感光性ガラスからなるガラス基板６上に形成した薄膜キャパシタ１３（図１参照）の表面形状及びリーク電流特性を評価したところ、薄膜キャパシタにはクラック及びショート等の欠陥は発生しておらず、良好な特性を示した。また、半導体接続基板全体の機械的強度も十分強く、半導体接続基板の生産効率も高かった。
【０１００】
（第１の比較例）
次に、第１の比較例について説明する。上述の第１及び第５の実施形態に示す半導体接続基板において、感光性ガラスからなるガラス基板４（図１参照）の替わりに、アルミナセラミクスからなる基板を作製し、アスペクト比が１以上であり表裏面を連通する貫通孔の形成を試みた。即ち、厚さが５００μｍのアルミナセラミクス基板上にフォトレジストをスピンコート法により塗布し、乾燥させた後、露光及び現像を行ってパターンを形成し、ポストベークを行うことでレジストマスクを形成した。そして、このレジストマスクをマスクとして、反応性イオンエッチング及びイオンビームエッチングにより貫通孔の加工を試みたが、エッチング速度が極めて遅く、加工が困難であったため、厚さが５００μｍのアルミナセラミクス基板に対して、アスペクト比が１以上のビアを形成することはできなかった。
【０１０１】
（第２の比較例）
次に、第２の比較例について説明する。本比較例においては、上述の第１及び第５の実施形態に示す半導体接続基板において、感光性ガラスからなるガラス基板４（図１参照）の替わりに、樹脂材料からなる樹脂基板を作製しようとした。Ｓｉウェハ又は銅板のような硬質の支持基板上に樹脂をスピンコート法により塗布し、乾燥及びベークを行うことにより樹脂膜を形成した。１回の塗布・乾燥・ベーク工程で形成できる樹脂層の厚さが２０μｍ程度であったため、塗布・乾燥・ベーク工程を１０回程度繰り返すことにより、厚さが２００μｍの樹脂基板を作製した。しかしながら、樹脂基板のほとんどは大きく反ってしまい、貫通孔を形成することができなかった。
【０１０２】
（第３の比較例）
次に、第３の比較例について説明する。前述の第２の比較例において作製した樹脂基板のうち、比較的反りが小さかった樹脂基板を選び、供試材とした。この樹脂基板上にＤＣスパッタ法によりＣｕ薄膜を形成した。次に、このＣｕ薄膜上にフォトレジストをスピンコート法により塗布し、乾燥させた後、露光及び現像によりパターンを形成し、ポストベークを行って、レジストマスクを形成した。そして、このレジストマスクをマスクとしてＣｕ薄膜をエッチングすることにより所望のＣｕ薄膜のパターンを形成した。その後、レジストマスクを有機溶剤で剥離した。次に、Ｃｕ薄膜のパターンをマスクとしてＡｒガス及びＣＦ４ガスにより樹脂基板を加工し、貫通孔を形成した。次に、貫通ビアを形成するために、室温において、電解めっき法により貫通孔内にＣｕを埋め込もうとしたが、貫通孔を完全に埋め込むことができず、樹脂基板の上下面間を電気的に導通している貫通ビアを形成することができなかった。前述の第１の実施例においては、ガラス基板に形成された貫通ビア内に、溶融させたＣｕを流し込むことによりＣｕを完全に埋設させることができた。これに対して、本比較例においては、耐熱性が低い樹脂基板を使用しているため、溶融Ｃｕを貫通孔に流し込むことができず、やむを得ず電解めっき法によりＣｕを埋設させようとしたが、うまくいかなかった。
【０１０３】
（第４の比較例）
次に、第４の比較例について説明する。上述の第１及び第５の実施形態に示す半導体接続基板において、感光性ガラスからなるガラス基板４（図１参照）の替わりに、樹脂材料からなる樹脂基板を作製しようとした。Ｓｉウェハ又は銅板のような硬質の支持基板上に樹脂をスピンコート法により塗布し、乾燥及びベークすることにより樹脂膜を形成した。１回の塗布・乾燥・ベーク工程で形成できる樹脂層の厚さは２０μｍ程度であった。この樹脂層上に、前述の第３の比較例と同様な方法によりＣｕ薄膜のパターンを形成し、これをマスクとして貫通孔を形成した。そして、室温において、電解めっき法により貫通孔内にＣｕを埋め込んだ。次に、このＣｕが埋設された厚さが２０μｍの樹脂層上に、更に樹脂をスピンコート法により塗布し、乾燥、ベークを行った。このように前述の工程を１０回程度繰り返すことにより、直径が５０μｍの貫通ビアが形成され、厚さが２００μｍである樹脂基板を作製した。一方、非感光性ガラスからなりその上に薄膜キャパシタが形成されたガラス基板６（図１参照）を作製した。そして、この樹脂基板を半田ボールを介してガラス基板６に接続しようとしたが、樹脂基板とガラス基板６との熱膨張係数に差に起因するクラックが発生し、半導体接続基板を形成することができなかった。
【０１０４】
（第５の比較例）
次に、第５の比較例について説明する。本比較例においては、非感光性ガラスからなるガラス基板６（図１参照）の下面上に、樹脂をスピンコート法により塗布し、乾燥させることによって、樹脂基板を作製した。そして、この樹脂基板に貫通ビアを形成した。しかしながら、樹脂を塗布する前の薄膜キャパシタ及びガラス基板６の厚さが、合計で５０乃至１００μｍと薄かったため、機械的強度が不足し、樹脂が硬化するときの収縮により、ガラス基板６が大きく反ると共にガラス基板６にクラックが発生し、半導体接続基板を形成することができなかった。
【０１０５】
（第６の比較例）
次に、第６の比較例について説明する。本比較例においては、上述の第１及び第５の実施形態に示す半導体接続基板において、感光性ガラスからなるガラス基板４（図１参照）の替わりに、非感光性ガラスの一種である石英からなる石英基板を作製し、この石英基板にアスペクト比が１以上である貫通孔を形成しようと試みた。即ち、厚さが５００μｍの石英基板上にフォトレジストをスピンコート法により塗布し、乾燥をした後、露光及び現像によりパターンを形成し、ポストベークを行うことでレジストマスクを形成した。このレジストマスクをマスクとして、反応性イオンエッチング及びイオンビームエッチングにより貫通孔の加工を行ったが、エッチング速度が極めて遅く、加工が困難であったため、厚さが５００μｍの石英基板に対して、アスペクト比が１以上のビアを形成することはできなかった。
【０１０６】
（第７の比較例）
次に、第７の比較例について説明する。本比較例においては、上述の第５の実施形態に係る半導体接続基板の製造方法において、非感光性ガラスからなるガラス基板６上に薄膜キャパシタを形成した後に貫通ビアを形成する替わりに、予め貫通ビアを形成した非感光性ガラスからなるガラス基板上に薄膜キャパシタを形成した。即ち、非感光性ガラスである結晶化ガラスからなり、予め貫通ビアが形成されたガラス基板を用意した。そして、このガラス基板上に、上述の第５の実施形態における図６（ａ）乃至図８（ａ）に示す方法と同様な方法により、薄膜キャパシタ１３を形成した。しかしながら、この薄膜キャパシタの表面形状及びリーク電流特性を評価したところ、薄膜キャパシタにおける貫通ビアの直上域に相当する部分にクラックが発生しており、全ての薄膜キャパシタがショートしていた。従って、予め貫通孔が形成されたガラス基板上には、良好な特性の薄膜キャパシタを形成することはできなかった。
【０１０７】
（第８の比較例）
次に、第８の比較例について説明する。本比較例においては、上述の第７の比較例において、薄膜キャパシタの誘電体層を形成する際の加熱に伴って貫通ビアが熱膨張・熱収縮することを防止するために、ガラス基板と薄膜キャパシタの下部電極層との間に、厚さが１μｍでありＷからなる硬質のバッファ層を設けた。しかしながら、下部電極層及び誘電体層のクラックの発生を軽減することはできなかった。
【０１０８】
（第９の比較例）
次に、第９の比較例について説明する。本比較例においては、上述の第５の実施形態に係る半導体接続基板の製造方法において、非感光性ガラスからなるガラス基板６の替わりに、感光性ガラスからなるガラス基板を用意し、このガラス基板を使用して、上述の第５の実施形態と同様な方法により半導体接続基板を作製した。しかしながら、この薄膜キャパシタの表面形状及びリーク電流特性を評価したところ、感光性ガラスからなるガラス基板の表面には凹凸が形成されており、薄膜キャパシタもガラス基板の表面形状を反映した形状となっていた。そして、薄膜キャパシタのリーク特性はショートしているか、ｍＡのオーダーの極めて大きなリーク電流が発生していた。従って、感光性ガラスからなるガラス基板上には、良好な特性の薄膜キャパシタを形成することはできなかった。
【産業上の利用可能性】
【０１０９】
本発明は、例えばプリント配線基板にＬＳＩ等の半導体チップを搭載する際の半導体接続基板に好適に利用することができる。
【図面の簡単な説明】
【０１１０】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】本実施形態に係る半導体接続基板を示す分解斜視図である。
【図３】本発明の第２の実施形態に係る半導体接続基板を示す分解斜視図である。
【図４】本発明の第３の実施形態に係る半導体装置を示す断面図である。
【図５】本発明の第４の実施形態に係る半導体装置を示す断面図である。
【図６】（ａ）乃至（ｄ）は、本発明の第５の実施形態に係る半導体接続基板の製造方法をその工程順に示す断面図である。
【図７】（ａ）乃至（ｃ）は、本実施形態に係る半導体接続基板の製造方法をその工程順に示す断面図であり、図６（ｄ）の次の工程を示す。
【図８】（ａ）乃至（ｄ）は、本実施形態に係る半導体接続基板の製造方法をその工程順に示す断面図であり、図７（ｃ）の次の工程を示す。
【図９】（ａ）乃至（ｅ）は、本発明の第６の実施形態に係る半導体接続基板の製造方法をその工程順に示す断面図である。
【図１０】（ａ）乃至（ｃ）は、本実施形態に係る半導体接続基板の製造方法をその工程順に示す断面図であり、図９（ｅ）の次の工程を示す。
【図１１】（ａ）及び（ｂ）は、本実施形態に係る半導体接続基板の製造方法をその工程順に示す断面図であり、図１０（ｃ）の次の工程を示す。
【図１２】（ａ）乃至（ｅ）は、本発明の第７の実施形態に係る半導体接続基板の製造方法をその工程順に示す断面図である。
【図１３】（ａ）乃至（ｃ）は、本実施形態に係る半導体接続基板の製造方法をその工程順に示す断面図であり、図１２（ｅ）の次の工程を示す。
【図１４】（ａ）及び（ｂ）は、本実施形態に係る半導体接続基板の製造方法をその工程順に示す断面図であり、図１３（ｃ）の次の工程を示す。
【図１５】従来のシリコンからなる半導体接続基板を示す断面図である。
【図１６】特許文献２に開示された感光性ガラスからなる半導体接続基板を示す断面図である。
【図１７】特許文献２に開示されたチップコンデンサを備えたベアチップ搭載ボードを示す断面図である。
【符号の説明】
【０１１１】
１；半導体接続基板
２；半導体チップ
３；プリント配線基板
４、６、６ａ；ガラス基板
５ａ、５ｂ、５ｃ、７ａ、７ｂ、７ｃ；貫通ビア
８ａ、８ｂ、８ｃ；半田ペースト
１０；下部電極層
１０ａ；（Ｔｉ／Ｐｔ）二層膜
１１；誘電体層
１１ａ；（Ｂａ、Ｓｒ）ＴｉＯ３膜
１２；上部電極層
１２ａ；Ｐｔ膜
１３；薄膜キャパシタ
１４；電極層
１５；層間絶縁膜
１６ａ、１６ｂ、１６ｃ；引出電極
１７；カバー層
１８ａ、１８ｂ、１８ｃ；開口部
１９ａ、１９ｂ、１９ｃ、２０ａ、２０ｂ、２０ｃ；半田ボール
２６；ガラス基板
２７ａ、２７ｂ、２７ｃ；凹部
３１ａ、３１ｂ、３１ｃ；ビアホール
３２ａ、３２ｂ、３２ｃ；貫通孔
３３ａ〜３３ｃ、３４ａ〜３４ｆ；凹部
３５ａ、３５ｂ、３５ｃ；貫通孔
１０１；半導体接続基板
１０２；半導体チップ
１０３；プリント配線基板
１０４；シリコン基板
１０５ａ、１０５ｂ、１０５ｃ；貫通ビア
１０６；下部電極層
１０７；誘電体層
１０８；上部電極層
１０９；薄膜キャパシタ
１１０；電極層
１１１；層間絶縁膜
１１２ａ、１１２ｂ、１１２ｃ；導電層
１１３；カバー層
１１４ａ、１１４ｂ、１１４ｃ；開口部
１１５ａ、１１５ｂ、１１５ｃ、１１６ａ、１１６ｂ、１１６ｃ；半田ボール
１２１；半導体接続基板
１２２；半導体チップ
１２３；プリント配線基板
１２４；ガラス基板
１２５；貫通ビア
１２６；接着剤層
１２７；配線
１２８、１２９；半田バンプ
１３０；電極
１３１；ベアチップ搭載ボード
１３２；ガラス基板
１３３；ＣＰＵチップ
１３４、１３５；メモリチップ
１３６；チップコンデンサ
１３７；貫通ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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