(57)【要約】【課題】層間膜にＳｉＯＣ膜を用いた半導体装置の信頼性を向上することのできる技術を提供する。【解決手段】Ｓｉ−ＣＨ３結合とＳｉ−Ｏ結合との結合比が２.５０％未満のＳｉＯＣ膜で層間膜を形成する、あるいはＳｉＯ−Ｏ結合に対するＳｉ−ＯＨ結合の強度比が０.０００７を超える、ＳｉＯ−Ｏ結合に対する波長２２３０ｃｍ−１におけるＳｉ−Ｈ結合の強度比が０.００５０を超える、およびＳｉＯ−Ｏ結合に対する波長２１７０ｃｍ−１におけるＳｉ−Ｈ結合の強度比が０.００６７を超えるＳｉＯＣ膜で層間膜を形成することにより、層間膜の比誘電率を３以下とすると共に、硬度または弾性率の低下を抑えて層間膜の機械的強度の向上を図る。【選択図】図１６
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【特許請求の範囲】
【請求項１】
金属材料からなる単層または多層の配線を半導体基板上に形成する半導体装置の製造方法であって、
隣接する前記配線の間を電気的に絶縁する層間膜をＳｉＯＣ膜により形成し、ＦＴ−ＩＲから求まる前記ＳｉＯＣ膜のＳｉ−ＣＨ３結合とＳｉ−Ｏ結合との結合比が２.５０％未満であることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記ＳｉＯＣ膜のＳｉ−ＣＨ３結合とＳｉ−Ｏ結合との結合比は２.０５〜２.４９％の範囲であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記ＳｉＯＣ膜の比誘電率は３以下であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記ＳｉＯＣ膜の硬度は２.８Ｇｐａ以上であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記ＳｉＯＣ膜の弾性率は１８Ｇｐａ以上であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記ＳｉＯＣ膜はプラズマＣＶＤ法により形成されることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、前記ＳｉＯＣ膜は、圧力４００〜６００Ｐａ、ＤＭＤＭＯＳ流量２００〜３５０ｓｃｃｍ、Ｈｅ流量１００〜２００ｓｃｃｍ、ＲＦパワー３０００〜４０００Ｗ、基板温度３５０〜４００℃の成膜条件により形成されることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、前記配線は、銅を主導体層とするダマシン配線であることを特徴とする半導体装置の製造方法。
【請求項９】
金属材料からなる単層または多層の配線を半導体基板上に形成する半導体装置の製造方法であって、
隣接する前記配線の間を電気的に絶縁する層間膜をＳｉＯＣ膜により形成し、ＦＴ−ＩＲから求まる前記ＳｉＯＣ膜のＳｉＯ−Ｏ結合に対するＳｉ−ＯＨ結合の強度比が０.０００７を超え、波長２２３０ｃｍ−１におけるＳｉＯ−Ｏ結合に対するＳｉ−Ｈ結合の強度比が０.００５０を超え、波長２１７０ｃｍ−１におけるＳｉＯ−Ｏ結合に対するＳｉ−Ｈ結合の強度比が０.００６７を超えることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、前記ＳｉＯＣ膜の比誘電率が３以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体素子と配線との間または上下の配線間を電気的に絶縁するために設けられる絶縁膜を有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、少なくともＣ／Ｓｉ比が５以上で、かつ、分子量が１００以上の有機シランを原料として形成されたＳｉＯＨ、ＳｉＣＮＨおよびＳｉＣＨからなる有機絶縁膜、および該有機絶縁膜を用いた半導体装置、特に、溝構造を有する半導体装置が、特開２００４−２２１２７５号公報（特許文献１）に記載されている。
【０００３】
また、約１０Ｗから約２００Ｗの一定のＲＦパワーレベルか、または約２０Ｗから約５００ＷのパルスＲＦパワーレベルで、炭素を含む１以上のシリコン化合物と酸化ガスとを反応させて、低誘電率の膜を堆積させるための方法および装置が、特開２００２−５０３８７９号公報（特許文献２）に開示されている。
【０００４】
また、基板上に形成された炭素含有シリコン酸化膜と、炭素含有シリコン酸化膜に埋め込まれた金属配線と、炭素含有シリコン酸化膜および金属配線の上に形成された絶縁膜を備え、上記炭素含有シリコン酸化膜は、炭素濃度が１ａｔｍ％以下であって最表面からの深さが５０ｎｍである表面層を有した半導体装置が、特開２００３−１２４３０７号公報（特許文献３）に開示されている。
【０００５】
また、銅配線を覆うシリコンカーバイド層を有する下地構造を準備する工程と、下地構造上に、ソースガスとしてテトラメチルシクロテトラシロキサン、炭酸ガス、炭酸ガスの流量に対して３％以下の流量の酸素を用い、気相成長でシリコンオキシカーバイドを成長する工程とを有し、上記シリコンオキシカーバイトが水素を含み、炭素含有量約１８ａｔ％以上、比誘電率約３.１以下とする半導体装置の製造方法が、特開２００４−１７２５９０号公報（特許文献４）に開示されている。
【０００６】
また、基板上に膜を成長させるのに十分な化学気相成長条件下で、シリルエーテル、シリルエーテルオリゴマーまたは１以上の反応性基を有する有機ケイ素化合物を含む、有機ケイ素前駆物質を反応させて、約３.５以下の誘電率を有する層間絶縁膜を形成する技術が、特開２００２−２５６４３４号公報（特許文献５）に開示されている。
【特許文献１】特開２００４−２２１２７５号公報
【特許文献２】特開２００２−５０３８７９号公報
【特許文献３】特開２００３−１２４３０７号公報
【特許文献４】特開２００４−１７２５９０号公報
【特許文献５】特開２００２−２５６４３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体装置の微細化に伴う配線遅延を抑制するために、配線抵抗および配線容量の低減が図られている。配線抵抗に関しては、設計技術による対応と、銅を主導体層とした配線の採用が検討されている。銅配線の形成には、絶縁膜に形成された溝の内部を含む基板上に銅を主導体層とする配線用金属を堆積した後、溝以外の領域の余分な配線用金属をＣＭＰ（Chemical Mechanical Polishing）法を用いて除去することにより、溝の内部に配線パターンを形成する方法、いわゆるダマシン法が用いられている。
【０００８】
一方、配線容量に関しては、配線間を絶縁する層間膜に比誘電率が２〜３程度と相対的に低い低誘電率材料の採用が検討されている。なかでも、機械的強度に優れたカーボンを含有するシリコン酸化（Silicon-oxycarbite：以下、ＳｉＯＣと記す）膜が、低誘電率材料として有望視されている。
【０００９】
しかしながら、ＳｉＯＣ膜を層間膜に採用したダマシン配線の製造については、以下に説明する種々の技術的課題が存在する。
【００１０】
すなわち、さらなる配線容量の低減を図るため、ＳｉＯＣ膜に含まれるＣ量を相対的に多くしたところ、ＳｉＯＣ膜の機械的強度が低下することが明らかとなった。前述したように、溝の内部を含む基板上に配線用金属を堆積した後、ＣＭＰ法を用いて溝以外の領域の余分な配線用金属を除去することにより溝の内部に配線が形成されるが、ＳｉＯＣ膜の機械的強度が低下すると、ＣＭＰ法を用いて配線用金属膜を研磨する際にＳｉＯＣ膜が抉れる、またはＳｉＯＣ膜に積層される他種絶縁膜とＳｉＯＣ膜との界面が剥離するなどの不具合が生じ、半導体装置の製造歩留まりが低下してしまう。さらに、半導体ウエハ上に回路パターンの形成がほぼ完了した後、半導体ウエハを１個１個のチップに切り分けるダイシングの際にも、ＳｉＯＣ膜にクラックが入る、またはＳｉＯＣ膜に積層される他種絶縁膜とＳｉＯＣ膜との界面で剥離が生ずることがある。
【００１１】
本発明の目的は、層間膜にＳｉＯＣ膜を用いた半導体装置の信頼性を向上することのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、上下または左右に位置する配線の間を電気的に絶縁する層間膜をＳｉＯＣ膜により形成する半導体装置の製造方法において、ＦＴ−ＩＲから求まるＳｉＯＣ膜のＳｉ−ＣＨ３結合とＳｉ−Ｏ結合との結合比を２.５０％未満とする。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
ＳｉＯＣ膜の機械的強度の低下を防ぐことにより、層間膜にＳｉＯＣ膜を用いた半導体装置の信頼性を向上することができる。
【発明を実施するための最良の形態】
【００１７】
本実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴをＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。
【００１９】
また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
本発明の一実施の形態では、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスの製造方法に本発明を適用した場合について図１〜図１８を用いて説明する。
【００２１】
図１に示すように、例えばｐ型のシリコン単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１を用意し、半導体基板１の主面に素子分離部２を形成する。次に、フォトリソグラフィ法により形成されたレジストパターンをマスクとして半導体基板１に不純物をイオン注入し、ｐウェル３およびｎウェル４を形成する。ｐウェル３にはｐ型の導電型を示す不純物、例えばボロンをイオン注入し、ｎウェル４にはｎ型の導電型を示す不純物、例えばリンをイオン注入する。この後、各ウェル領域にＭＩＳのしきい値を制御するための不純物をイオン注入してもよい。
【００２２】
次に、シリコン酸化膜、シリコン多結晶膜およびシリコン酸化膜を順次堆積して積層膜を形成した後、フォトリソグラフィ法により形成されたレジストパターンをマスクとして上記積層膜をエッチングする。これにより、シリコン酸化膜からなるゲート絶縁膜５、シリコン多結晶膜からなるゲート電極６およびシリコン酸化膜からなるキャップ絶縁膜７を形成する。続いて半導体基板１上に、例えばＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜を堆積した後、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極６の側壁にサイドウォール８を形成する。
【００２３】
次に、フォトリソグラフィ法により形成されたレジストパターンをマスクとしてｐウェル３にｎ型不純物、例えばヒ素をイオン注入し、ゲート電極６の両側のｐウェル３にｎ型半導体領域９を形成する。ｎ型半導体領域９は、ゲート電極６およびサイドウォール８に対して自己整合的に形成され、ｎＭＩＳのソース・ドレインとして機能する。同様に、フォトリソグラフィ法により形成されたレジストパターンをマスクとしてｎウェル４にｐ型不純物、例えばフッ化ボロンをイオン注入し、ゲート電極６の両側のｎウェル４にｐ型半導体領域１０を形成する。ｐ型半導体領域１０は、ゲート電極６およびサイドウォール８に対して自己整合的に形成され、ｐＭＩＳのソース・ドレインとして機能する。
【００２４】
次に、図２に示すように、半導体基板１上に、例えばスパッタ法またはＣＶＤ法によりシリコン酸化膜を形成した後、このシリコン酸化膜を、例えばＣＭＰ法によって研磨することにより、その表面が平坦化された層間絶縁膜１１を形成する。続いてフォトリソグラフィ法により形成されたレジストパターンをマスクとしたエッチングによって層間絶縁膜１１に接続孔１２を形成する。この接続孔１２はｎ型半導体領域９またはｐ型半導体領域１０上などの必要部分に形成する。
【００２５】
次に、接続孔１２の内部を含む半導体基板１の全面にチタン窒化膜を、例えばＣＶＤ法により形成し、さらに接続孔１２を埋め込むタングステン膜を、例えばＣＶＤ法により形成する。その後、接続孔１２以外の領域のチタン窒化膜およびタングステン膜を、例えばＣＭＰ法により除去して接続孔１２の内部にプラグ１３を形成する。
【００２６】
次に、シングルダマシン法により第１層目の配線を形成する。まず、プラグ１３上にストッパ絶縁膜１４を形成し、さらに配線が形成される絶縁膜（以下、配線層間膜と記す）１５を形成する。ストッパ絶縁膜１４は、配線層間膜１５への配線溝加工の際にエッチングストッパとなる膜であり、配線層間膜１５に対してエッチング選択比を有する材料で構成される。ストッパ絶縁膜１４は、例えばシリコン炭化（以下、ＳｉＣと記す）膜、シリコン窒化（以下、ＳｉＮと記す）膜または窒素を含んだシリコン炭化（以下、ＳｉＣＮと記す）膜等とし、その厚さは、例えば５ｎｍ程度である。また、配線層間膜１５はＳｉＯＣ膜１５ａおよびＴＥＯＳ（Tetraethoxysilane：Si(OC2H5)4）膜１５ｂを下層から順に堆積した積層膜からなり、ＳｉＯＣ膜１５ａの厚さは、例えば５００ｎｍ程度、ＴＥＯＳ膜１５ｂの厚さは、例えば５０ｎｍ程度である。ＴＥＯＳ膜１５ｂは、後の工程で半導体基板１上に形成される銅膜を研磨する際の犠牲膜として機能する。
【００２７】
本実施の形態では、ＳｉＯＣ膜をＦＴ−ＩＲ（Fourier Transform Infrared Spectrometer）により分析し、そのスペクトル波形から得られるＳｉ−ＣＨ３結合とＳｉ−Ｏ結合との結合比（以下、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比と記す）が２.５０％未満のＳｉＯＣ膜を配線層間膜１５に用いる。
【００２８】
図３に、ＦＴ−ＩＲにより得られたＳｉＯＣ膜のスペクトル波形の一例を示す。
【００２９】
本実施の形態におけるＳｉＯＣ膜のＳｉ−ＣＨ３／Ｓｉ−Ｏ結合比は、図３に示したスペクトル波形からＳｉ−ＣＨ３ピーク面積とＳｉ−Ｏピーク面積とを測定し、さらにこれらピーク面積を式（１）に代入することによって求めることができる。
【００３０】
Ｓｉ-ＣＨ３／Ｓｉ-Ｏ結合比（％）＝(Ｓｉ-ＣＨ３ピーク面積÷Ｓｉ-Ｏピーク面積)
×１００                          （１）
図４に、ＳｉＯＣ膜のテープテストの結果をまとめる。テープテストには、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比が２.３０％、２.４０％、２.５０％、２.５５％および２.９０％の５つのＳｉＯＣ膜を用いた。テープ荷重は２２０ｇ／ｃｍであり、測定には半導体基板上にＳｉＯＣ膜（厚さ５００ｎｍ）、ＴＥＯＳ膜（厚さ５０ｎｍ）、Ｔａ／ＴａＮ積層膜（厚さ１００ｎｍ）、Ｃｕ膜（厚さ６００〜７００ｎｍ）を下層から順に堆積した積層構造の試料を用いた。
【００３１】
Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比が２.３０％および２.４０％のＳｉＯＣ膜を有する試料では、剥離は見られなかったが、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比が２.５０％、２.５５％および２.９０％のＳｉＯＣ膜を有する試料では、ＳｉＯＣ膜とＴＥＯＳ膜との界面において剥離が生じた。
【００３２】
図５に、前述のテープテストにおいて剥離が生じた試料（剥離有り）および剥離が生じなかった試料（剥離無し）のそれぞれに用いられたＳｉＯＣ膜の表面の状態を調べた結果をまとめる。
【００３３】
剥離が生じなかった試料では、ＳｉＯＣ膜の表面のＨ量およびＯＨ量が相対的に多く、ＣＨ３量が相対的に少ないことから、ＳｉＯＣ膜の表面にはＣＨ３で終端された割合が相対的に少ないことが推測される。これに対して、剥離が生じた試料では、ＳｉＯＣ膜の表面のＨ量およびＯＨ量が相対的に少なく、ＣＨ３量が相対的に多いことから、ＳｉＯＣ膜の表面にはＣＨ３で終端された割合が相対的に多いことが推測される。従って、ＣＨ３で終端された割合が相対的に少ないＳｉＯＣ膜、すなわちＳｉ−ＣＨ３／Ｓｉ−Ｏ結合比が２.５０％未満のＳｉＯＣ膜では、ＯまたはＨで終端した分子構造が界面における原子間の結合を強めて、その上に堆積される膜との接着性を向上させると考えられる。
【００３４】
図６に、ＳｉＯＣ膜の硬度とＳｉ−ＣＨ３／Ｓｉ−Ｏ結合比との関係を示し、図７に、ＳｉＯＣ膜の弾性率とＳｉ−ＣＨ３／Ｓｉ−Ｏ結合比との関係を示す。
【００３５】
Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比が減少するに従って硬度および弾性率は増加しており、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比が２.５０％未満での硬度は約２.８Ｇｐａ以上、弾性率は約１８Ｇｐａ以上となる。これは、ＣＨ３量が減少すると、膜中の空隙が減少してＳｉＯＣ膜が緻密となることに起因すると考えられる。
【００３６】
このように、ＳｉＯＣ膜のＳｉ−ＣＨ３／Ｓｉ−Ｏ結合比を２.５０％未満とすることにより、ＳｉＯＣ膜と、その上（またはその下）に堆積される膜との接着性が向上し、さらにＳｉＯＣ膜の強度および弾性率が向上する。一方で、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比を２.５０％未満とすると、ＳｉＯＣ膜の誘電率が相対的に高くなり、ＳｉＯＣ膜を配線層間膜１５に採用した利点が無くなってしまう。例えばＳｉ−ＣＨ３／Ｓｉ−Ｏ結合比が２.９０％のＳｉＯＣ膜の比誘電率は２.７程度であるが、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比が２.４０％のＳｉＯＣ膜の比誘電率は２.９〜３.０程度となる。これらのことから、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比が、例えば２.０５〜２.４９％の範囲（他の条件によってはこの範囲に限定されないことはもとよりである）のＳｉＯＣ膜が適切であると考えられるが、さらに２.３０〜２.４０％の周辺範囲のＳｉＯＣ膜が最も好適と考えられる。
【００３７】
ＳｉＯＣ膜は、例えばプラズマＣＶＤ法により形成されるが、ＳｉＯＣ膜中のＣＨ３量は、その成膜条件、例えば成膜圧力、ＤＭＤＭＯＳ（Dimethyldimethoxysilane：Si(OCH3)2(CH3)2）流量、Ｈｅ流量、ＲＦパワーまたは基板温度などに依存する。図８〜図１０に、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比と成膜条件との関係の一例を示す。図８は、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比と成膜圧力との関係を示すグラフ図、図９は、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比とＤＭＤＭＯＳ流量との関係を示すグラフ図、図１０は、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比とＲＦパワーとの関係を示すグラフ図である。
【００３８】
例えば成膜圧力またはＤＭＤＭＯＳ流量が増加するに従い、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比は増加し、ＲＦパワーが増加するに従い、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比は減少する。このように成膜条件により、ＳｉＯＣ膜のＳｉ−ＣＨ３／Ｓｉ−Ｏ結合比は変化するが、成膜条件としては、例えば圧力４００〜６００Ｐａ、ＤＭＤＭＯＳ流量２００〜３５０ｓｃｃｍ、Ｈｅ流量１００〜２００ｓｃｃｍ、ＲＦパワー３０００〜４０００Ｗ、基板温度３５０〜４００℃の範囲が適切であると考えられる。
【００３９】
次に、図１１に示すように、フォトリソグラフィ法により形成されたレジストパターンをマスクとしたエッチングによってストッパ絶縁膜１４および配線層間膜１５の所定の領域に配線溝１６を形成する。
【００４０】
次に、配線溝１６の内部を含む半導体基板１の全面にバリアメタル層１７を形成する。バリアメタル層１７は、例えばタンタル膜からなり、その厚さは、例えば基板平面上で５０ｎｍ程度とすることができる。上記タンタル膜は、例えばスパッタ法により形成される。バリアメタル層１７は、チタン窒化膜、タンタル窒化膜等で構成してもよい。続いてバリアメタル層１７上に銅のシード層を、例えばＣＶＤ法またはスパッタ法により形成し、さらにシード層上に銅膜１８を、例えば電界めっき法により形成する。
【００４１】
次に、図１２に示すように、ＣＭＰ法を用いて銅膜１８およびシード層を研磨する。さらに研磨を継続し、配線層間膜１５上のバリアメタル層１７を除去する。これにより、配線溝１６以外の領域の銅膜１８（シード層を含む）およびバリアメタル層１７が除去されて、第１層目の配線１９が形成される。
【００４２】
ところで、本実施の形態では、配線絶縁膜１５を構成するＳｉＯＣ膜にＳｉ−ＣＨ３／Ｓｉ−Ｏ結合比が２.５０％未満のＳｉＯＣ膜を採用していることから、配線層間膜１５を構成するＴＥＯＳ膜１５ｂとＳｉＯＣ膜１５ａとの接着性、およびＳｉＯＣ膜１５ａとストッパ絶縁膜１４との接着性が良く、銅膜１８（シード層を含む）およびバリアメタル層１７のＣＭＰ工程において、配線層間膜１５を構成するＴＥＯＳ膜１５ｂとＳｉＯＣ膜１５ａとの界面およびＳｉＯＣ膜１５ａとストッパ絶縁膜１４との界面での剥離はほとんど生じない。
【００４３】
次に、デュアルダマシン法により第２層目の配線を形成する。まず、図１３に示すように、第１層目の配線１９上にキャップ絶縁膜２０、接続孔が形成される絶縁膜（以下、ビア層間膜と記す）２１および配線形成用のストッパ絶縁膜２２を順次形成する。キャップ絶縁膜２０は、銅の拡散を防ぐ機能を有するが、ビア層間膜２１に対してエッチング選択比を有する材料で構成され、ビア層間膜２１への接続孔加工の際のエッチングストッパとしても用いられる。キャップ絶縁膜２０は、例えばＳｉＣ膜、ＳｉＮ膜またはＳｉＣＮ膜等とし、その厚さは、例えば５ｎｍ程度である。
【００４４】
ビア層間膜２１は、ＳｉＯＣ膜からなり、ＳｉＯＣ膜は、例えばプラズマＣＶＤ法により形成され、その成膜条件は、例えば前記配線層間膜１５を構成するＳｉＯＣ膜１５ａとほぼ同じ条件を用いることができる。なお、ビア層間膜２１は、前記配線層間膜１５と同様に、ＳｉＯＣ膜の上層にＴＥＯＳ膜を堆積した積層膜で構成してもよい。
【００４５】
ストッパ絶縁膜２２は、ビア層間膜２１および後にストッパ絶縁膜２２上に堆積される配線層間膜に対してエッチング選択比を有する絶縁材料で構成され、例えばＳｉＣ膜、ＳｉＮ膜またはＳｉＣＮ膜等とし、その厚さは、例えば５ｎｍ程度である。
【００４６】
次に、孔パターンにパターニングされたフォトレジスト膜をストッパ絶縁膜２２上に形成し、このフォトレジスト膜をマスクとしてストッパ絶縁膜２２をエッチングする。
【００４７】
次に、ストッパ絶縁膜２２上に配線層間膜２３を形成する。配線層間膜２３はＳｉＯＣ膜からなり、ＳｉＯＣ膜は、例えばプラズマＣＶＤ法により形成され、その成膜条件は、例えば前記配線層間膜１５を構成するＳｉＯＣ膜１５ａとほぼ同じ条件を用いることができる。なお、配線層間膜２３は、前記配線層間膜１５と同様に、ＳｉＯＣ膜の上層にＴＥＯＳ膜を堆積した積層膜で構成してもよい。
【００４８】
その後、図１４に示すように、溝パターンにパターニングされたフォトレジスト膜を配線層間膜２３上に形成し、このフォトレジスト膜をマスクとして配線層間膜２３をエッチングする。この際、ストッパ絶縁膜２２がエッチングストッパとして機能する。続いて上記フォトレジスト膜およびストッパ絶縁膜２２をマスクとしてビア層間膜２１をエッチングする。この際、キャップ絶縁膜２０がエッチングストッパとして機能する。
【００４９】
次に、露出したキャップ絶縁膜２０を、例えばドライエッチング法により除去する。キャップ絶縁膜２０を除去すると同時にストッパ絶縁膜２２が除去されて、キャップ絶縁膜２０およびビア層間膜２１に接続孔２４が形成され、ストッパ絶縁膜２２および配線層間膜２３に配線溝２５が形成される。
【００５０】
次に、図１５に示すように、接続孔２４および配線溝２５の内部を含む半導体基板１の全面にバリアメタル層２６を形成する。バリアメタル層２６は、例えばタンタル膜からなり、その厚さは、例えば基板平面上で５０ｎｍ程度とすることができる。上記タンタル膜は、例えばスパッタ法により形成される。バリアメタル層２６は、チタン窒化膜、タンタル膜等で構成してもよい。
【００５１】
続いてバリアメタル層２６上に銅のシード層（図示せず）を、例えばＣＶＤ法またはスパッタ法により形成し、さらにシード層上に銅膜２７を、例えば電界めっき法により形成する。
【００５２】
次に、図１６に示すように、ＣＭＰ法を用いて銅膜２７およびシード層を研磨する。さらに研磨を継続し、配線層間膜２３上のバリアメタル層２６を除去する。これにより、配線溝２５以外の領域の銅膜２７（シード層を含む）およびバリアメタル層２６が除去されて、接続部材と一体に形成された第２層目の配線２８が形成される。
【００５３】
本実施の形態では、ビア層間膜２１および配線層間膜２３を構成するＳｉＯＣ膜にＳｉ−ＣＨ３／Ｓｉ−Ｏ結合比が２.５０％未満のＳｉＯＣ膜を採用していることから、ＳｉＯＣ膜と、これに接する各種膜との接着性が良く、銅膜２７（シード層を含む）およびバリアメタル層２６のＣＭＰ工程においては、前述した銅膜１８（シード層を含む）およびバリアメタル層１７のＣＭＰ工程の場合と同様に、キャップ絶縁膜２０とビア層間膜２１との界面、ビア層間膜２１とストッパ絶縁膜２２との界面、ストッパ絶縁膜２２と配線層間膜２３との界面において剥離はほとんど発生せず、さらに配線層間膜２３の剥がれまたは抉れはほとんど生じない。
【００５４】
続いて、図示はしないが、第２層目の配線２８上にキャップ絶縁膜を形成し、さらに上層の配線を形成した後、パッシベーション膜で半導体基板１の全面を覆うことにより、ＣＭＯＳデバイスが略完成する。
【００５５】
次に、半導体基板１の主面（回路形成面）上に前述したＣＭＯＳデバイスが製造された半導体ウエハから個々のチップを切り出し、実装基板上に搭載するまでの工程を説明する。
【００５６】
まず、半導体ウエハ上に作られた各チップの良・不良を判定する。例えば半導体ウエハを測定用ステージに載置し、例えばＣＭＯＳデバイスが形成された回路形成面の電極パッドにプローブを接触させて入力端子から信号波形を入力すると、出力端子から信号波形が出力される。これをテスターが読み取ることによりチップの良・不良が判定される。不良と判断されたチップには、不良のマーキングが打たれる。
【００５７】
次に、半導体ウエハの回路形成面に保護テープを貼り付けた後、グラインダ装置を用いて半導体ウエハの裏面（回路形成面と反対側の面）を粗研削することにより、半導体ウエハの厚さを所定の厚さまで減少させ、続いて仕上げ研磨することにより、粗研削により生じた半導体ウエハの裏面の歪みを除去する。半導体ウエハの回路形成面に保護テープが貼り付けてあるので、集積回路が破壊されることはない。この後、上記粗研削および仕上げ研磨により半導体ウエハの裏面に生じた研磨スジを除去してもよい。
【００５８】
次に、半導体ウエハの裏面にリング状のフレームに固定されたダイシングテープを貼り付けた後、保護テープを剥離する。ダイシングテープに貼り直すのは、後のダイシング工程で半導体ウエハの回路形成面に形成されているアライメントマークを基準としてダイシングを行うため、アライメントマークが形成されている回路形成面を上面とする必要がある。
【００５９】
次に、図１７に示すように、半導体ウエハをダイシング装置２９へ搬送し、ダイシングテーブル３０上に載置した後、ダイヤモンド・ソーと呼ばれるダイヤモンド微粒を貼り付けた極薄の円形刃３１を用いて、半導体ウエハをスクライブラインに沿って縦、横にカットする。半導体ウエハはチップ３２に個片化されるが、個片化された後も各チップ３２はダイシングテープ３３を介してフレーム３４に固定されているため、整列した状態を維持している。
【００６０】
このダイシング工程では、前述した配線層間膜１５，２３またはビア層間膜２１を構成するＳｉＯＣ膜に力が加わるが、本実施の形態では、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比が２.５０％未満のＳｉＯＣ膜を採用していることから、ＳｉＯＣ膜のクラックを防ぎ、ＳｉＯＣ膜に積層される他種絶縁膜とＳｉＯＣ膜との界面で生ずる剥離を回避することができる。
【００６１】
次に、ダイシングテープ３３の裏面側からＵＶを照射して、ダイシングテープ３３の各チップ３２と接する面の粘着力を低下させた後、良と判断されたチップ３２を突き上げピンにより押圧し、チップ３２をダイシングテープ３３から剥離する。続いて剥離されたチップ３２の回路形成面をコレットにより真空吸着することにより、１個ずつチップ３２をダイシングテープ３３から引き剥がしてピックアップする。ピックアップされたチップはコレットに吸着、保持されて実装基板の所定位置に搭載される。
【００６２】
その後、チップ３２上の電極と実装基板上の電極とを電気的に接続し、さらにモールド樹脂によりチップ３２を封入して保護する。続いてモールド樹脂上に品名などを捺印し、実装基板から１個１個のチップ３２を切り分ける。さらに、仕上がったチップ３２を製品規格に沿って選別し、検査工程を経て製品が完成する。
【００６３】
なお、本実施の形態では、半導体基板１の主面上に形成される半導体素子としてＣＭＯＳデバイスを例示したが、これに限定されるものではない。また、半導体基板１の主面上に形成される配線を２層としたが、例えば単層の配線または３層以上の多層の配線を形成し、上下または左右に位置する配線の間を電気的に絶縁する層間膜に本発明を適用することができる。
【００６４】
また、本実施の形態では、デュアルダマシン法により第２層目の配線２８を形成する際、ストッパ絶縁膜２２にあらかじめ孔パターンを加工した後、キャップ絶縁膜２０およびストッパ絶縁膜２２をエッチングストッパとして機能させて、ビア層間膜２１に接続孔２４を、配線層間膜２３に配線溝２５を同時に形成したが、この形成方法に限定されるものではない。例えば孔パターンにパターニングされたフォトレジスト膜をマスクとしたエッチングにより配線層間膜２３およびビア層間膜２１に接続孔２４を形成した後、溝パターンにパターニングされたフォトレジスト膜をマスクとしたエッチングにより配線層間膜２３に配線溝２５を形成する方法、あるいは溝パターンにパターニングされたフォトレジスト膜をマスクとしたエッチングにより配線層間膜２３に配線溝２５を形成した後、孔パターンにパターニングされたフォトレジスト膜をマスクとしたエッチングによりビア層間膜２１に接続孔２４を形成する方法などがある。
【００６５】
また、本実施の形態では、層間膜に用いるＳｉＯＣ膜をＳｉ−ＣＨ３／Ｓｉ−Ｏ結合比により規定したが、これに限定されるものではなく、例えばＳｉ−Ｏ結合のピーク強度に対するＳｉ−ＯＨ結合またはＳｉ−Ｈ結合のピーク強度の強度比により規定することができる。
【００６６】
図１８に、ＳｉＣＯ膜のＳｉ−ＣＨ３／Ｓｉ−Ｏ結合比とＳｉ−Ｏ結合のピーク強度に対する各結合（Ｓｉ−ＯＨ結合、Ｓｉ−Ｈ結合（波長：２２３０ｃｍ−１）およびＳｉ−Ｈ結合（波長：２１７０ｃｍ−１））のピーク強度の強度比を示す。Ｓｉ−Ｈ結合は、ＦＴ−ＩＲにおいて２１７０ｃｍ−１および２２３０ｃｍ−１付近の２箇所に強いピークを持っているので、２箇所で規定することができる。
【００６７】
Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比が２.４９％以下のＳｉＯＣ膜では、Ｓｉ−Ｏ結合のピーク強度に対するＳｉ−ＯＨ結合のピーク強度の強度比（以下、Ｓｉ−ＯＨ結合の強度比という）は０.００１３、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比が２.５０％のＳｉＯＣ膜では、Ｓｉ−ＯＨ結合の強度比は０.０００７、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比が２.９０％のＳｉＯＣ膜では、Ｓｉ−ＯＨ結合の強度比は０.０００５となる。また、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比が２.４９％以下のＳｉＯＣ膜では、Ｓｉ−Ｏ結合のピーク強度に対するＳｉ−Ｈ結合（波長：２２３０ｃｍ−１）のピーク強度の強度比（以下、Ｓｉ−Ｈ結合（２２３０ｃｍ−１）の強度比という）は０.００５８、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比が２.５０％のＳｉＯＣ膜では、Ｓｉ−Ｈ結合（２２３０ｃｍ−１）の強度比は０.００５０、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比が２.９０％のＳｉＯＣ膜では、Ｓｉ−Ｈ結合（２２３０ｃｍ−１）の強度比は０.００４０となる。また、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比が２.４９％以下のＳｉＯＣ膜では、Ｓｉ−Ｏ結合のピーク強度に対するＳｉ−Ｈ結合（波長：２１７０ｃｍ−１）のピーク強度の強度比（以下、Ｓｉ−Ｈ結合（２１７０ｃｍ−１）の強度比という）は０.００９５、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比が２.５０％のＳｉＯＣ膜では、Ｓｉ−Ｈ結合（２１７０ｃｍ−１）の強度比は０.００６７、Ｓｉ−ＣＨ３／Ｓｉ−Ｏ結合比が２.９０％のＳｉＯＣ膜では、Ｓｉ−Ｈ結合（２１７０ｃｍ−１）の強度比は０.００５１となる。
【００６８】
以上のことから、Ｓｉ−ＯＨ結合の強度比が０.０００７を超える、Ｓｉ−Ｈ結合（２２３０ｃｍ−１）の強度比が０.００５０を超える、およびＳｉ−Ｈ結合（２１７０ｃｍ−１）の強度比が０.００６７を超えるＳｉＯＣ膜を層間膜に用いることができる。
【００６９】
このように、本実施の形態によれば、ＳｉＯＣ膜のＳｉ−ＣＨ３／Ｓｉ−Ｏ結合比を規定する、またはＳｉ−Ｏ結合のピーク強度に対するＳｉ−ＯＨ結合またはＳｉ−Ｈ結合のピーク強度の強度比を規定することにより、所望する比誘電率が得られると共に、硬度または弾性率の低下が抑えられて、ＳｉＯＣ膜の機械的強度の向上を図ることができる。これにより、ダマシン配線を構成する金属材料、例えば銅膜１８，２７およびバリアメタル層１７，２６のＣＭＰの際に、配線層間膜１５，２３またはビア層間膜２１を構成するＳｉＯＣ膜が抉れる、またはＳｉＯＣ膜に積層される他種絶縁膜とＳｉＯＣ膜との界面において剥離が生じるなどの問題を回避することができる。また、半導体基板１上に回路パターンの形成がほぼ完了した後、半導体ウエハを１個１個のチップ３２に切り分けるダイシングの際にも、ＳｉＯＣ膜にクラックが入る、またはＳｉＯＣ膜に積層される他種絶縁膜とＳｉＯＣ膜との界面において剥離が生じやすくなるなどの問題を回避することができる。その結果、層間膜にＳｉＯＣ膜を用いた半導体装置の信頼性が向上し、さらには半導体装置の製造歩留まりを向上させることができる。また、上記剥離等による半導体製造装置の汚染等を低減することができことから、半導体製造装置の稼働率が上がり、半導体製品のコスト低減にも効果がある。
【００７０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７１】
例えば、前記実施の形態では、ＳｉＯＣ膜をダマシン銅配線の配線層間膜またはビア層間膜に用いた場合について説明したが、これに限定されるものではない。例えばリソグラフィ技術とドライエッチング技術とを用いて形成された金属材料、例えばアルミニウム合金またはタングステン等の高融点金属膜からなる配線の上に、ＳｉＯＣ膜からなる層間絶縁膜が形成された場合にも、この層間絶縁膜に対して適用することができる。
【産業上の利用可能性】
【００７２】
本発明の半導体装置の製造方法は、層間膜にＳｉＯＣ膜を用いる半導体装置に適用することができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＦＴ−ＩＲにより得られたＳｉＯＣ膜のスペクトル波形の一例を示す波形図である。
【図４】本発明の一実施の形態であるＳｉＯＣ膜のテープテストの結果を示す説明図である。
【図５】本発明の一実施の形態であるＳｉＯＣ膜の表面の状態を調べた結果を示すグラフ図である。
【図６】本発明の一実施の形態であるＳｉＯＣ膜の硬度とＳｉ−ＣＨ３／Ｓｉ−Ｏ結合比との関係を示すグラフ図である。
【図７】本発明の一実施の形態であるＳｉＯＣ膜の弾性率とＳｉ−ＣＨ３／Ｓｉ−Ｏ結合比との関係を示すグラフ図である。
【図８】本発明の一実施の形態であるＳｉ−ＣＨ３／Ｓｉ−Ｏ結合比と成膜圧力との関係を示すグラフ図である。
【図９】本発明の一実施の形態であるＳｉ−ＣＨ３／Ｓｉ−Ｏ結合比とＤＭＤＭＯＳ流量との関係を示すグラフ図である。
【図１０】本発明の一実施の形態であるＳｉ−ＣＨ３／Ｓｉ−Ｏ結合比とＲＦパワーとの関係を示すグラフ図である。
【図１１】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態である半導体基板のダイシング工程を示す要部断面図である。
【図１８】本発明の一実施の形態であるＳｉＣＯ膜のＳｉ−ＣＨ３／Ｓｉ−Ｏ結合比、およびＳｉ−Ｏ結合のピーク強度に対する各結合のピーク強度の強度比をまとめた結果を示すグラフ図である。
【符号の説明】
【００７４】
１  半導体基板
２  素子分離部
３  ｐウェル
４  ｎウェル
５  ゲート絶縁膜
６  ゲート電極
７  キャップ絶縁膜
８  サイドウォール
９  ｎ型半導体領域
１０  ｐ型半導体領域
１１  層間絶縁膜
１２  接続孔
１３  プラグ
１４  ストッパ絶縁膜
１５  配線層間膜
１５ａ  ＳｉＯＣ膜
１５ｂ  ＴＥＯＳ膜
１６  配線溝
１７  バリアメタル層
１８  銅膜
１９  配線
２０  キャップ絶縁膜
２１  ビア層間膜
２２  ストッパ絶縁膜
２３  配線層間膜
２４  接続孔
２５  配線溝
２６  バリアメタル層
２７  銅膜
２８  配線
２９  ダイシング装置
３０  ダイシングテーブル
３１  円形刃
３２  チップ
３３  ダイシングテープ
３４  フレーム
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2006253557.tif 000016
【図１６】
2006253557.tif 000017
【図１７】
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【図１８】
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【図４】
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