(57)【要約】【課題】ポリシリコンを用いたゲート電極のエッチングによるパターン形成において、ゲート電極ゲート長方向のラインエッジにおける凹凸の発生を抑制する。【解決手段】ポリシリコン層上に第１のハードマスク層としてＳＯＧ（スピンオングラス）層を、その上に第２のハードマスク層としてＣＶＤ形成シリコン酸化膜層を積層して、エッチングによりポリシリコンのゲート電極のパターニングを行う。これにより、従来の方法である、ポリシリコン層表面に生じたうねり状の凹凸に伴った凹凸を有するシリコン酸化膜ハードマスク層を用いてのエッチングによる、ゲート電極のラインエッジでの凹凸発生の現象を、大幅に抑えることが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に積層された、多結晶材料層をパターン形成する工程において、
少なくとも、前記多結晶材料層上に、塗布加工によって形成される第１の無機材料層からなる第１のハードマスク層を積層する工程と、
前記第１のハードマスク層上に、ＣＶＤ法（化学気相成長法）加工によって形成される第２無機材料層からなる第２のハードマスク層を積層する工程とを
有することを特徴とする半導体装置の製造方法。
【請求項２】
前記多結晶材料層は多結晶シリコン層であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の無機材料層はＳＯＧ（スピンオングラス）層であり、前記第２の無機材料層はＣＶＤ形成シリコン酸化層であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記多結晶シリコン層は、ゲート電極形成用の層であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記ＳＯＧ（スピンオングラス）層には染料が添加されていることを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＭＯＳ型半導体装置の微細なゲート電極をより高精度にエッチング形成するための方法に関する。
【背景技術】
【０００２】
半導体デバイスのエッチングプロセスに関して、特にポリシリコン層のエッチングを行うＭＯＳ型トランジスタのゲート電極の加工は、このトランジスタの特性に大きく影響を与えるため、高精度な加工を必要とするプロセスとなっている。近年、ゲート長が１００ｎｍあるいはそれ以下の微細なＭＯＳ型トランジスタの製造がなされるようになり、ますますその重要性が増大している。
【０００３】
従来、これら半導体デバイスのパターニングにおいて、高精度にエッチングする方法としては、まずエッチング対象の層上に、緻密な膜である、ＣＶＤ（化学気相成長、Chemical Vapor Deposition）法で形成した酸化シリコン膜（ＣＶＤ酸化膜と略称する）を用いたハードマスク層を形成し、次に、この上に形成したレジストパターンを用いてＣＶＤ酸化膜ハードマスク層をパターニングし、更に、このハードマスクパターンを用いてエッチング対象の、例えば、ゲート電極用ポリシリコン層をエッチング加工していた（例えば、特許文献１）。
【０００４】
一方、ハードマスク層として、ＳＯＧ（Spin-on-Glass，スピンオングラス）ハードマスク層のパターンを用いて、ポリシリコン層のゲート電極などをエッチングによりパターン形成する方法も試みられている（例えば、特許文献２）。
【特許文献１】特開平５−３４７２８０号公報
【特許文献２】特開平６−２１６０８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、ゲート長が微細化するに従い、従来あまり問題とはならなかった、エッチング加工の際にゲート長（パターン幅）方向に生じる数ｎｍレベルの凹凸（ラインエッジラフネス、Line-Edge-Roughness、ＬＥＲと略称する）がトランジスタ特性に影響を与えることが解ってきた。つまり、図７に、模式的な基板２の上にエッチング加工されたゲート電極１の上面図に示すように、一般にポリシリコンで代表されるゲート電極膜を上記のような、従来の方法でエッチングすると、ゲート電極１の側壁が直線状にカットされず、図のＬＥＲで示すように、ゲートの側面に生じる凹凸あるいは波打ったような形状が生じる。このようなＬＥＲが発生すると、スレッショールド電圧Ｖthがばらつき、またトランジスタのオフ時のリーク電流Ｉoffがばらつき、そしてトランジスタの特性動作不良を招き、また製造トランジスタの特性のばらつきによる歩留まりの低下の原因ともなる。
【０００６】
ＬＥＲが発生する原因として、ゲート電極パターンをエッチングする際に用いるハードマスクの表面に小さなうねりを持った凹凸が生じた状態になっていることが挙げられる。
【０００７】
この状況を図８に示す。図は、ゲート電極層（ポリシリコン）３の上に、ハードマスク層（ＣＶＤ酸化膜）４が積層され、更にその上にレジスト層５が形成された状況の断面斜視図を模式的に表したものである。ポリシリコンを用いたゲート電極層３の表面には、図中に示すように、一般的に、多結晶層の積層時に局所的な結晶成長速度の違い等によって、積層表面に小さなうねり状の３〜１０ｎｍ程度の表面凹凸６が存在する。この上にＣＶＤ酸化膜をデポジションしてハードマスク層４を作成すると、下層のポリシリコンの凹凸に応じた表面形状が、このハードマスク表面に発生する。この状況下で、更に積層したレジスト層５をパターニングして、これによってハードマスク層４をエッチングしてパターンを形成し、更にこのハードマスクパターンによってゲート電極層３のエッチングによりポリシリコンのゲート電極層３のパターニングを行うと、ハードマスク表面の影響を受けて、先の図７に示した、ゲート電極パターンの横（ゲート長）方向に凹凸つまりＬＥＲが発生するという現象が生じる。
【０００８】
また、ハードマスク層として、ＳＯＧ（Spin-on-Glass，スピンオングラス）ハードマスク層を用いる場合、エッチング工程で、ＳＯＧ（スピンオングラス）ハードマスクパターンのエッジが丸くなって実効的にパターンが細るといった不具合が生じる。このことは、特に微細なゲート電極のパターニングにおいてはゲート長のばらつき、すなわちトランジスタ特性の変動につながるため、特に微細なパターンのエッチングにおいては適切な方法ではない。
【０００９】
そこで本発明の目的は、半導体デバイスのエッチングプロセスに関し、特にポリシリコン層のエッチングを行うＭＯＳ型トランジスタの微細なゲート電極などのエッチング加工において、電極パターンの幅方向（横方向）に生じる凹凸、つまりＬＥＲの発生を抑制する、高精度なエッチング方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の目的は、半導体基板上に積層された、多結晶材料層をパターン形成する工程において、少なくとも、前記多結晶材料層上に、塗布加工によって形成される第１の無機材料層からなる第１のハードマスク層を積層する工程と、前記第１のハードマスク層上に、ＣＶＤ法（化学気相成長法）加工によって形成される第２無機料層からなる第２のハードマスク層を積層する工程とを有することを特徴とする半導体装置の製造方法、によって解決が可能となる。
【００１１】
また、前記半導体装置の製造方法において、前記多結晶材料層は多結晶シリコン層であることを特徴とする。
【００１２】
また、前記半導体装置の製造方法において、前記第１の無機材料層はＳＯＧ（スピンオングラス）層であり、前記第２の無機材料層はＣＶＤ形成シリコン酸化層であることを特徴とする。
【００１３】
また、前記半導体装置の製造方法において、前記多結晶シリコン層は、ゲート電極形成用の層であることを特徴とする。
【００１４】
さらに、前記半導体装置の製造方法において、前記ＳＯＧ（スピンオングラス）層には染料が添加されていることを特徴とする。
【発明の効果】
【００１５】
発明の効果を図１および図２によって説明する。
【００１６】
図１は、結晶粒子起因の凹凸表面を有する無機化合物材料層、例えばゲート電極層（ポリシリコン）１０の上に、塗布加工によって形成するＳＯＧ（スピンオングラス）ハードマスク層１１を積層、更にその上に化合物付着加工によって形成される無機化合物材料層、例えば、ＣＶＤ酸化膜ハードマスク層１２が積層され、更にその上にレジスト層１３が形成された状況の断面斜視図を模式的に表したものである。
【００１７】
ゲート電極層（ポリシリコン）１０の表面には、例えば３〜１０ｎｍ程度の表面凹凸１４が存在する。しかし、ＳＯＧ（スピンオングラス）ハードマスク層１１の積層により前記の表面凹凸１４を埋め込んだ形で、表面が平坦な、凹凸形状が表面に反映されていないＳＯＧ（スピンオングラス）ハードマスク層１１を得る事ができる。そしてその上形成された、緻密なＣＶＤ酸化膜層のハードマスク層１２は、表面凹凸１４の影響のない、滑らかなＳＯＧ（スピンオングラス）ハードマスク層の表面が反映された表面を有する第２のハードマスク層とすることができる。
【００１８】
このような、本発明の二層構造のハードマスク層を用い、レジストプロセスを適用して所定のパターンのエッチングを行うことで得られる、ゲート電極パターンの模式図を、図２に示す。基板１６上に形成されたゲート電極パターン１５は、図７と比較して、精度の高いパターンサイズを有する、つまりＬＥＲの発生が抑制された、微細なゲート電極パターンを得ることができるといった効果が得られる。
【００１９】
また、ハードマスク層として、ＳＯＧ（スピンオングラス）ハードマスク層のパターンのみによってポリシリコン層のゲート電極などをエッチングによりパターン形成する場合とは異なり、本発明の方法では、ＳＯＧ（スピンオングラス）ハードマスク層上に、硬く緻密なＣＶＤ酸化膜からなる第２のハードマスク層があるため、マスクパターンのエッジが丸くなることは無く、これによって、パターン精度の高いエッチングが実現できることも本発明の効果である。
【発明を実施するための最良の形態】
【００２０】
（第１の実施の形態）
図３は、プレーナ型のＭＯＳトランジスタにおける本発明の実施の形態を示す、断面工程図である。
【００２１】
図（３−１）に示すように、シリコン基板１０１の素子分離領域に素子分離構造、すなわちここではシリコン基板１０１の当該領域に形成した溝にシリコン酸化膜等の絶縁物を充当して形成されたＳＴＩ（Shallow Trench Isolation）構造１０２を形成して活性領域１０３を画定する。次いで図示されないが、活性領域１０３にウエル形成のためのイオン注入、さらにチャネル形成のためにイオン注入を行って、活性化アニールを実施する。続いてシリコン基板１０１上にシリコン酸窒化膜を積層して、ゲート絶縁膜１０４を形成する。このシリコン酸窒化膜は、例えば８００〜１２００℃の温度で酸素を含むガスで熱処理を行って、例えば、膜厚０．６〜２ｎｍのシリコン酸化膜を形成した後、例えば、８００〜１２００℃の温度で中において窒素を含むガス（例えば、窒素、酸化窒素、アンモニア、ＮＦ3あるいは亜酸化窒素などのガス）で熱処理を行って形成する。さらにこの上にゲート電極用のポリシリコン層１０５を、例えば、１００ｎｍの厚さにＣＶＤ法により積層する。ポリシリコン層１０５の表面には、３〜１０ｎｍ程度の表面凹凸があることに注意を要する。
【００２２】
次に、図（３−２）に示すように、ポリシリコン層１０５上にスピンコート法により、スピンオングラス（ＳＯＧ）層１０６を１０〜４０ｎｍ程度となるように形成して、温度を例えば３００〜５００℃の温度で１０〜３０分の加熱をしてキュアを行う。続いてＣＶＤ法により、シリコン酸化膜（ＣＶＤ酸化膜）１０７を５〜１０ｎｍ程度の厚さで積層する。
【００２３】
次に、図（３−３）に示すように、ＣＶＤ酸化膜１０６上にレジストを塗布し、フォトリグラフィー工程を経てレジストパターン１０８を得た後、このレジストパターン１０８により、ＣＶＤ酸化膜１０７、ＳＯＧ層１０６、ポリシリコン層１０５のエッチングを連続して行い、ＣＶＤ酸化膜パターン１０７Ｐ、ＳＯＧ層パターン１０６Ｐ、ポリシリコン層１０５のエッチング後のパターンであるゲート電極パターン１０５Ｐの積層パターンを得る。
【００２４】
なお、上記のＣＶＤ酸化膜１０７、ＳＯＧ層１０６の２層のハードマスク層は、ＣＦ系の反応性ガス（例えば、ＣＦ4、ＤＨＦ3、Ｃ2Ｆ6、Ｃ4Ｆ8など）を用いて、圧力１〜１００Ｐａ、印加高周波を例えば１３．５６ＭＨzでＲＩＥ（Reactive Ion Etching、 反応性イオンエッチング）によってパターニングを行い、ポリシリコン層１０５は、上記のＣＦ系の反応ガスとＨＢrと酸素を含む混合ガスを用いて、圧力１〜１００Ｐa、印加高周波を例えば１３．５６ＭＨzでＲＩＥによってパターニングを行った。
【００２５】
最後に、図（３−４）に示すように、レジストパターン１０８を、酸素プラズマ処理によるアッシングによって除去し、ＣＶＤ酸化膜パターン１０７Ｐ、ＳＯＧ層パターン１０６Ｐを、希ＨＦ溶液処理と硫酸過酸化水素溶液処理を行うことにより除去した。
【００２６】
こうした工程により、例えば、ゲート長４０ｎｍのゲート電極パターン１０５Ｐを得た。
【００２７】
以上の方法により、ポリシリコンからなる、ゲート側壁にＬＥＲが抑制された、ゲート電極を作製することができる。
（第２の実施の形態）
次に、フィン型トランジスタのような３次元型のトランジスタにおけるポリシリコンからなるゲート電極のエッチング形成工程での、本発明の実施の形態を示す。
【００２８】
図４〜５は、本発明の第２の実施の形態を示す、断面工程図である。
【００２９】
図（４−１）に示すように、シリコン基板２０１、その上に積層された埋め込み酸化膜層２０２、そしてその上に積層されたシリコン結晶層２０３からなるＳＯＩ基板において、例えば、シリコン結晶層２０３を１００ｎｍ程度とする。このＳＯＩであるシリコン結晶層２０３の厚さがフィンの高さとなる。
【００３０】
次に、図（４−２）に示すように、シリコン結晶層２０３をフィン形状にエッチング形成するために、この層上に、ハードマスク層となるＣＶＤ酸化膜２０４をＣＶＤにより、たとえば１０〜２０ｎｍの厚さに積層する。更に、その上にレジストを塗布後、レジストパターン２０５を形成する。
【００３１】
次に、図（４−３）に示すように、レジストパターン２０５をもとに、ＣＶＤ酸化膜２０４のエッチングによりＣＶＤ酸化膜パターン２０４Ｐ（ハードマスクパターンに相当）を，そしてそれをもとに、シリコン結晶層２０３のエッチングによりシリコン結晶層パターンであるシリコンのフィン構造パターン２０３Ｐを、例えば２０ｎｍの幅に形成する。なお、本図において、フィン構造パターン２０３Ｐは奥行き長手方向の構造となっている。
そして、このフィン構造に直交して跨ぐようにゲート電極が形成されることになる。
【００３２】
次に、図（４−４）に示すように、レジストパターン２０５およびＣＶＤ酸化膜パターン２０４Ｐを除去する。こうして、埋め込み酸化膜層２０２上に、所期の形状のシリコンのフィン構造パターン２０３Ｐを得る。
【００３３】
次に、図（５−１）に示すように、シリコンのフィン構造パターン２０３Ｐの表面にゲート絶縁膜２０６を形成する。ゲート絶縁膜としては、先と同様な方法で、例えば、厚さ０．６〜２ｎｍ程度のシリコン酸窒化膜を形成する。
【００３４】
次に、図（５−２）に示すように、ＣＶＤ法によりポリシリコンを、例えば１００ｎｍの厚さに積層してゲート電極層２０７を形成する。図示はしないが、このゲート電極層２０７の表面は、例えば、３〜１０ｎｍ程度の多結晶粒子による凹凸が形成されている。
【００３５】
そして、次に本発明になる、２層のハードマスクによるエッチング方法により、このゲート電極層２０７を高精度にエッチングする。すなわち、図（５−３）に示すように、下地の段差が十分埋まる厚さとするように、スピンコート法によって、ＳＯＧ（スピンオングラス）層２０８を、例えば、１００〜２００ｎｍ程度となるように塗布後、３００〜５００℃の温度で１０〜３０分加熱して、キュアを行う。こうして下側のハードマスク層を形成する。続いて、ＣＶＤ酸化膜２０９をＣＶＤにより、たとえば５〜１０ｎｍの厚さに積層し、上側のハードマスク層を形成する。
【００３６】
次に、図（６−１）に示すように、レジストを塗布後、所要のゲート電極幅を形成するためにレジストパターン２１０を形成する。
【００３７】
次に、図（６−２）に示すように、レジストパターン２１０をもとに、ＣＶＤ酸化膜２０９をエッチングしてＣＶＤ酸化膜パターン２０９Ｐを得、次いでこのハードマスクパターンであるＣＶＤ酸化膜パターン２０９Ｐをもとに、ＳＯＧ（スピンオングラス）層２０８をエッチングしてＳＯＧ（スピンオングラス）パターン２０８Ｐを得、そしてこれをもとに、ポリシリコンからなるゲート電極層２０７をエッチングしてゲート電極パターン２０７Ｐを形成する。
【００３８】
そして、図（６−３）に示すように、レジストパターン２１０、ＣＶＤ酸化膜パターン２０９Ｐ、ＳＯＧ（スピンオングラス）パターン２０８Ｐを除去する。
【００３９】
こうして、埋め込み酸化膜層２０２の上に形成された、フィン構造２０３Ｐ、その表面に形成されたゲート絶縁膜２０６、そして、その側面においてＬＥＲが抑制され、かつ高精度にエッチングされた、ゲート電極２０７Ｐからなる、フィン型のゲート構造を得ることができる。また、このように、側面が平坦化されたゲート電極は、ソース／ドレイン電極の接合抵抗を一様として好ましい。
【００４０】
上記の各実施の形態において、ＳＯＧ（スピンオングラス）層中に、染料（例えば、砒素、砒素を含む化合物、あるいは光学的特性を有する高分子材料など）を混入することにより、パターン露光における、反射防止膜としての効果をさらに付加させることができる。
【００４１】
以上のような、ＭＯＳ型トランジスタの、例えば、ゲート長４０ｎｍの、ポリシリコンのゲート電極を、従来のＣＶＤ酸化膜からなるハードマスクのみによるエッチングによって形成したときのＬＥＲは、凹凸のサイズ分布が、３σで約６ｎｍであった。他方、同じサイズのゲート長のゲート電極を、本発明の二層構造のハードマスクの方法によってエッチング形成したとき、ＬＥＲは、３σで約３ｎｍとなり、大幅なラフネスの向上を得ることができ、本発明の有効性が確認できた。
【図面の簡単な説明】
【００４２】
【図１】本発明の方法の２層構成のハードマスク層構成を模式的に説明する図
【図２】本発明によるＬＥＲの低減効果を説明する図
【図３】本発明の第１の実施の形態を示す工程断面図
【図４】本発明の第２の実施の形態を示す工程断面図（その１）
【図５】本発明の第２の実施の形態を示す工程断面図（その２）
【図６】本発明の第２の実施の形態を示す工程断面図（その３）
【図７】従来の方法で形成されたパターンでのＬＥＲを示す図
【図８】従来の方法のハードマスク層（ＣＶＤ酸化膜層）構成を模式的に説明する図
【符号の説明】
【００４３】
１０  ゲート電極層（ポリシリコン）    
１１  ＳＯＧ（スピンオングラス）ハードマスク層
１２  ＣＶＤシリコン酸化膜層
１３  レジスト
１４  ゲート電極層（ポリシリコン）表面の凹凸
１０１  シリコン基板
１０２  ＳＴＩ構造
１０３  活性領域
１０４  ゲート絶縁膜（シリコン酸窒化膜）
１０５  ゲート電極層（ポリシリコン）
１０５Ｐ  ゲート電極
１０６  ＳＯＧ層
１０７  ＣＶＤ酸化膜
１０８  レジストパターン
２０１  シリコン基板
２０２  埋め込み酸化膜層
２０３  シリコン結晶層（ＳＯＩ膜）
２０３Ｐ  シリコンフィン構造パターン
２０４  ＣＶＤ酸化膜
２０５  レジストパターン
２０６  ゲート絶縁膜
２０７  ゲート電極層
２０７Ｐ  ゲート電極
２０８  ＳＯＧ層
２０９  ＣＶＤ酸化膜層
２１０  レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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