(57)【要約】【課題】電荷を保持するゲート絶縁膜が形成された後の製造工程において、電磁波によるメモリ領域の損傷を低減する不揮発性半導体記憶装置を実現できるようにする。【解決手段】半導体基板１の表面近傍の領域には、不純物拡散層からなる複数のビット線６が互いに平行に形成されている。半導体基板１の上には、下層シリコン酸化膜２、シリコン窒化膜３及び上層シリコン酸化膜４が下から順次積層されたＯＮＯ膜５が形成され、シリコン窒化膜３の上には、上層シリコン酸化膜４よりも膜厚が厚いゲート絶縁膜９を介在させて、各ビット線６と直交するように複数のワード線１３が互いに間隔をおいて形成されている。隣接するワード線１３同士の間の領域には、ポリシリコン膜からなる複数の遮光膜１１が形成されている。【選択図】  図１
2006287109.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部に、互いに間隔をおいて形成された複数のビット線と、
前記半導体基板の上に順次形成された下層絶縁膜及び容量膜と、
前記容量膜の上に互いに間隔をおいて形成され、それぞれが前記各ビット線と交差する複数のワード線と、
前記容量膜の上に前記各ワード線同士の間の領域を埋めるように形成された複数の遮光膜と、
前記容量膜と前記各遮光膜との間にそれぞれ形成された第１の上層絶縁膜と、
前記容量膜と前記各ワード線との間にそれぞれ形成され且つ前記第１の上層絶縁膜と膜厚が異なる第２の上層絶縁膜とを備えていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記遮光膜と前記ワード線との間に形成され、前記各遮光膜と前記各ワード線とを絶縁する側面絶縁膜をさらに備えていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記各ワード線の上面を覆うシリサイド層をさらに備えていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記各遮光膜の上面を覆う上面絶縁膜をさらに備え、
前記各ワード線は、前記上面絶縁膜の上面から突出した突出部を有し、
前記突出部は、前記側面絶縁膜の上端部を覆うように形成されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記突出部は、上面及び側面がシリサイド層に覆われていることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記下層絶縁膜及び前記第１の上層絶縁膜は、シリコン酸化膜であり、
前記容量膜はシリコン窒化膜であることを特徴とする請求項１から５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
それぞれが、前記下層絶縁膜、容量膜及び第２の上層絶縁膜からなる絶縁膜積層体をゲート絶縁膜とすると共に前記ゲート絶縁膜の上に形成された前記各ワード線をゲート電極とし、前記半導体基板の上に行列状に配置された複数のメモリトランジスタをさらに備え、
前記各ビット線は、それぞれが前記各メモリトランジスタのソース又はドレインのうちのいずれかとして機能することを特徴とする請求項１から６のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項８】
半導体基板の上に、下層絶縁膜、容量膜及び第１の上層絶縁膜を順次形成する工程と、
前記半導体基板の表面近傍に不純物を選択的に導入することにより、互いに間隔をおいて延びる複数のビット線を形成する工程と、
前記積層膜上に遮光性を有する材料からなる遮光膜形成膜を形成した後、前記遮光膜形成膜及び第１の上層絶縁膜を選択的にエッチングして、前記容量膜を露出する複数のワード線形成溝を形成すると共に、それぞれが互いに間隔をおいて且つ前記各ビット線と交差する方向に延びる複数の遮光膜を形成する工程と、
前記各ワード線形成溝の底面から露出した前記容量膜の上を覆う第２の上層絶縁膜、前記各ワード線形成溝の側面を覆う側面絶縁膜及び前記各遮光膜の上面を覆う上面絶縁膜をそれぞれ形成する工程と、
前記第２の上層絶縁膜及び側面絶縁膜に覆われた前記各ワード線形成溝を導電性材料膜で埋めることによりワード線を形成する工程とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
前記ワード線は、シリコンからなり、
前記各ワード線の上面に、前記シリコンがシリサイド化されたシリサイド層を形成する工程をさらに備えていることを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記ワード線を形成する工程において、前記導電性材料膜を前記上面絶縁膜の上を覆うように形成した後、前記導電性材料膜のうち前記遮光膜の上に形成された部分を選択的にエッチングすることにより、それぞれが前記上面絶縁膜の上面から突出し且つ前記側面絶縁膜の上端部を覆う突出部を有するワード線を形成することを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記ワード線は、シリコンからなり、
前記各突出部の上面及び側面に、前記シリコンがシリサイド化されたシリサイド層を形成する工程をさらに備えていることを特徴とする請求項１０に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記下層絶縁膜及び第１の上層絶縁膜はシリコン酸化膜であり、
前記容量膜はシリコン窒化膜であることを特徴とする請求項８から１１のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記第２の上層絶縁膜、側面絶縁膜及び上面絶縁膜は、減圧下でのウエット酸化法により形成することを特徴とする請求項８から１２のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記ワード線を形成する工程において、それぞれが、前記下層絶縁膜、容量膜及び第２の上層絶縁膜からなる絶縁膜積層体をゲート絶縁膜とすると共に前記ゲート電極の上に形成された前記各ワード線をゲート電極とする、複数のメモリトランジスタを前記半導体基板の上に行列状に形成し、
前記各ビット線は、それぞれが前記メモリトランジスタのソース又はドレインのうちのいずれかとして機能することを特徴とする請求項８から１３のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込みビット線を有する不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、半導体基板の表層に形成された不純物拡散層をビット線（埋め込みビット線）とし、電荷をトラップしてデータを記憶するゲート絶縁膜を形成し、ゲート絶縁膜の上にビット線と直交するようにワード線が形成されている不揮発性半導体メモリが知られている。
【０００３】
近年、不揮発性半導体記憶装置の小型化、微細化、高速化及び高信頼性化が求められているが、このような埋め込みビット線を有する不揮発性半導体記憶装置を用いると、２層電極構造を有する半導体記憶装置と比べて構造を簡素化することができるので、素子をさらに小型化、微細化及び高速化する可能性が期待されている。
【０００４】
しかし、埋め込みビット線を有する不揮発性半導体記憶装置は、製造工程、特にプラズマを使用する工程において生じる高エネルギーの光に代表される電磁波等の影響により、電荷をトラップするゲート絶縁膜を含む領域（メモリ領域）がダメージを受けメモリ特性が劣化しやすいため、製造工程中において発生する電磁波に対してメモリ領域を保護する必要がある。
【０００５】
従来のメモリ領域の保護は以下のような方法により行われている。図１６〜図１８は従来の埋め込みビット線を有する不揮発性半導体記憶装置の製造方法を工程順に示している。図１６〜図１８において、（ａ）は平面構成を示し、（ｂ）は（ａ）のワード線方向における断面構成を示し、（ｃ）は（ａ）のビット線方向における断面構成を示している。
【０００６】
まず、図１６に示すように半導体基板１１０上に下層シリコン酸化膜１１１、窒化膜１１２及び上層シリコン酸化膜１１３を順次積層し、ＯＮＯ膜１１４を形成する。ＯＮＯ膜１１４の上に、ビット線形成領域に開口を有する第１のマスクパターン１１５を形成し、第１のマスクパターン１１５を用いて、下層シリコン酸化膜１１１が露出するまでＯＮＯ膜１１４を選択的にエッチングする。
【０００７】
次に、図１７に示すように不純物が下層シリコン酸化膜１１１を通過する条件で、半導体基板１１０の表層にイオン注入を行った後、第１のマスクパターン１１５を除去する。続いて、不純物を活性化するためにアニールを行い、埋め込みビット線１１６を形成する。その後、熱酸化法により、下層のシリコン酸化膜１１１をビット線１１６中の不純物の影響によって増速酸化させ、ビット線シリコン酸化膜１１７を形成する。その後、ゲート電極形成膜１１８を形成し、形成したゲート電極形成膜１１８の上にワード線方向に開口を有する第２のマスクパターン１１９を形成する。
【０００８】
次に、図１８に示すように第２のマスクパターン１１９をマスクとして、ゲート電極形成膜１１８をエッチングすることにより、埋め込みビット線１１６と交差し、ゲート電極として機能するワード線１２０を形成し、さらにワード線１２０の上層にシリサイド層１２１を形成した後、遮光膜１２２を形成する。
【０００９】
遮光膜１２２が形成されているため、この後に行われる、層間絶縁膜及びコンタクトの形成を含む配線工程において、メモリ領域は保護されている。
【特許文献１】特開２００３−２４３５４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の不揮発性半導体記憶装置では、配線工程の直前において遮光膜を形成しているため、それ以前の製造工程においては電磁波により生じるダメージに対して、メモリ領域が保護されていないという問題を有している。
【００１１】
本発明は、前記従来の問題を解決し、電荷を保持するゲート絶縁膜が形成された後の各製造工程において、電磁波によるメモリ領域の損傷を低減する不揮発性半導体記憶装置及びその製造方法を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明は不揮発性半導体記憶装置を、隣接する２本のワード線の間の領域に遮光膜が埋め込まれている構成とする。
【００１３】
具体的に本発明に係る不揮発性半導体記憶装置は、半導体基板の表層に、互いに間隔をおいて形成された複数のビット線と、半導体基板の上に順次形成された下層絶縁膜及び容量膜と、容量膜の上に互いに一定の間隔をおいて形成され、それぞれが各ビット線と交差する複数のワード線と、容量膜の上に各ワード線同士の間の領域を埋めるように形成された複数の遮光膜と、容量膜と各遮光膜との間にそれぞれ形成された第１の上層絶縁膜と、容量膜と各ワード線との間にそれぞれ形成され且つ前記１の上層絶縁膜と膜厚が異なる第２の上層絶縁膜とを備えていることを特徴とする。
【００１４】
本発明の不揮発性半導体記憶装置によれば、容量膜の上に各ワード線同士の間の領域を埋めるように形成された複数の遮光膜を備えているため、製造工程において発生する電磁波が電荷を保持するメモリ領域に達することがないので、製造工程においてメモリ領域に生じる損傷を低減することができる。また、遮光膜の下側に形成された第１の上層絶縁膜と、ワード線の下側に形成された第２の上層絶縁膜とが異なる膜厚を有しており、ワード線をゲート電極とする際に、ゲート絶縁膜の膜厚を最適化することが可能である。
【００１５】
本発明の不揮発性半導体記憶装置は、各遮光膜と各ワード線との間に形成され、各遮光膜と各ワード線とを絶縁する側面絶縁膜をさらに備えていることが好ましい。このような構成とすることにより、各ワード線を確実に絶縁することがでると共に、ワード線から遮光膜に不純物が拡散することを防止することができる。
【００１６】
本発明の不揮発性半導体記憶装置は、各ワード線の上面を覆うシリサイド層をさらに備えていることが好ましい。このような構成とすることにより、ゲート電極として機能するワード線を低抵抗化することができる。
【００１７】
本発明の不揮発性半導体記憶装置は、各遮光膜の上面を覆う上面絶縁膜をさらに備え、各ワード線は、上面絶縁膜の上面から突出した突出部を有し、突出部は、側面絶縁膜の上端部を覆うように形成されていることが好ましい。このような構成とすることにより、側面絶縁膜の上端部から電磁波が侵入し、メモリ領域がダメージを受けることを防止できる。
【００１８】
この場合において、突出部は、上面及び側面がシリサイド層に覆われていることが好ましい。
【００１９】
本発明の不揮発性半導体記憶装置において、下層絶縁膜及び第１の上層絶縁膜は、シリコン酸化膜であり、容量膜はシリコン窒化膜であることが好ましい。
【００２０】
本発明の不揮発性半導体記憶装置は、それぞれが、下層絶縁膜、容量膜及び第２の上層絶縁膜からなる絶縁膜積層体をゲート絶縁膜とし、ゲート絶縁膜の上に形成された各ワード線をゲート電極とし、半導体基板の上に行列状に配置された複数のメモリトランジスタをさらに備え、各ビット線は、それぞれが各メモリトランジスタのソース又はドレインのいずれかとして機能することが好ましい。
【００２１】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板の上に、下層絶縁膜、容量膜及び第１の上層絶縁膜を順次積層する工程と、半導体基板の表面近傍に不純物を選択的に導入することにより、互いに間隔をおいて延びる複数のビット線を形成する工程と、積層膜上に遮光性を有する材料からなる遮光膜形成膜を形成した後、遮光膜形成膜及び第１の上層絶縁膜を選択的にエッチングして、容量膜を露出する複数のワード線形成溝を形成すると共に、それぞれが互いに間隔をおいて且つ各ビット線と交差する方向に延びる複数の遮光膜を形成する工程と、各ワード線形成溝の底面から露出した容量膜の上を覆う第２の上層絶縁膜、各ワード線形成溝の側面を覆う側面絶縁膜及び各遮光膜の上面を覆う上面絶縁膜をそれぞれ形成する工程と、第２の上層絶縁膜及び側面絶縁膜に覆われた各ワード線形成溝を導電性材料で埋めることによりワード線を形成する工程とを備えていることを特徴とする。
【００２２】
本発明の不揮発性半導体記憶装置の製造方法によれば、積層膜上に遮光性を有する材料からなる遮光膜形成膜を形成した後、遮光膜形成膜及び第１の上層絶縁膜を選択的にエッチングして、容量膜を露出する複数のワード線形成溝を形成すると共に、各ビット線と交差して延びる複数の遮光膜を形成する工程を備えているため、積層膜は形成された後すぐに遮光膜により保護される。従って、ワード線を形成する工程においても、ＯＮＯ膜を保護することが可能となり、メモリ領域に生じるダメージを低減することができる。
【００２３】
本発明の不揮発性半導体記憶装置の製造方法は、各ワード線は、シリコンからなり、各ワード線の上面にシリコンがシリサイド化されたシリサイド層を形成する工程をさらに備えていることが好ましい。このような構成とすることにより、ワード線を確実に低抵抗化することが可能となる。
【００２４】
本発明の不揮発性半導体記憶装置の製造方法は、ワード線を形成する工程において、導電性材料膜を上面絶縁膜の上を覆うように形成した後、導電性材料膜のうち遮光膜の上に形成された部分を選択的にエッチングすることにより、それぞれが上面絶縁膜の上面から突出し且つ側面絶縁膜の上端部を覆う突出部を有するワード線を形成することを特徴とする。このような構成とすることにより、側面絶縁膜の上端部を覆う突出部を確実に形成することができるので、側面絶縁膜の部分から電磁波が侵入してメモリ領域がダメージを受けることを防止できる。
【００２５】
この場合において、各ワード線はシリコンからなり、突出部の上面及び側面に、シリコンがシリサイド化されたシリサイド層を形成する工程をさらに備えていることが好ましい。
【００２６】
本発明の不揮発性半導体記憶装置の製造方法において、下層絶縁膜及び第１の上層絶縁膜はシリコン酸化膜であり、容量膜はシリコン窒化膜であることが好ましい。
【００２７】
本発明の不揮発性半導体記憶装置の製造方法において、第２の上層絶縁膜、側面絶縁膜及び上面絶縁膜は、減圧下でのウエット酸化法により形成することが好ましい。このような構成とすることにより、膜厚の厚い絶縁膜を形成することができるので、ワード線から遮光膜への不純物の拡散を確実に防止することが可能となる。
【００２８】
本発明の不揮発性半導体記憶装置の製造方法は、ワード線を形成する工程において、それぞれが、下層絶縁膜、容量膜及び第２の上層絶縁膜からなる絶縁膜積層体をゲート絶縁膜とすると共にゲート絶縁膜の上に形成された各ワード線をゲート電極とする、複数のメモリトランジスタを半導体基板の上に行列状に形成し、各ビット線は、それぞれがソース又はドレインのうちのいずれかとして機能することが好ましい。
【発明の効果】
【００２９】
本発明に係る不揮発性半導体記憶装置及びその製造方法によれば、電荷を保持するゲート絶縁膜が形成された後の各製造工程において、電磁波によるメモリ領域の損傷を低減する不揮発性半導体記憶装置及びその製造方法を実現できる。
【発明を実施するための最良の形態】
【００３０】
（第１の実施形態）
本発明の第１の実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図面を用いて説明する。図１（ａ）〜（ｃ）は本実施形態に係る不揮発性半導体記憶装置であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線（ワード線方向）における断面構成を示し、（ｃ）はＩｃ−Ｉｃ線（ビット線方向）における断面構成を示している。
【００３１】
図１に示すように半導体基板１の表面近傍の領域には、不純物拡散層からなる複数のビット線６が互いに平行に形成されている。半導体基板１の上には、膜厚が７ｎｍの下層シリコン酸化膜２、膜厚が１０ｎｍのシリコン窒化膜３及び膜厚が１０ｎｍの上層シリコン酸化膜４が下から順次積層されており、ＯＮＯ膜５が形成されている。
【００３２】
シリコン窒化膜３の上には、上層シリコン酸化膜４よりも膜厚が厚いゲート絶縁膜９を介在させて、各ビット線６と直交するように不純物がドープされたポリシリコンからなる複数のワード線１３が形成されている。また、各ワード線１３の上面には、シリサイド層１４がそれぞれ形成されている。
【００３３】
隣接するワード線１３同士の間の領域には、ノンドープのポリシリコン膜からなる複数の遮光膜１１がそれぞれ形成されている。各遮光膜１１の側面には遮光膜１１とワード線１３との間を埋めるように側面絶縁膜２０がそれぞれ形成され、各遮光膜１１の上面には上面絶縁膜２１がそれぞれ形成されており、各ワード線１３同士の間は絶縁されている。
【００３４】
なお、各ワード線１３はゲート電極として機能し、各ビット線６がそれぞれメモリトランジスタのソース又はドレインのいずれかとして機能するため、複数のメモリトランジスタが行列状に形成されている。
【００３５】
本実施形態の不揮発性半導体記憶装置は、隣接するワード線１３同士の間の領域を埋める遮光膜１１を備えているため、電磁波によるＯＮＯ膜５等へのダメージを低減することが可能である。
【００３６】
以下に、第１の実施形態に係る不揮発性半導体記憶装置の製造方法について、図面を用いて説明する。図２〜図７は本実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示している。なお、図２〜図７のそれぞれにおいて（ａ）は平面構成を示し、（ｂ）はワード線方向の断面構成を示し、（ｃ）はビット線方向の断面構成を示している。
【００３７】
まず、図２に示すように半導体基板１の上に、熱酸化法により厚さが７ｎｍの下層シリコン酸化膜２を形成した後、公知の減圧化学気相堆積法（ＣＶＤ：Chemical Vapor Deposition法）により膜厚が１０ｎｍのシリコン窒化膜３及び膜厚が１０ｎｍの上層シリコン酸化膜４を下から順次堆積して、ＯＮＯ膜５を形成する。その後、ＯＮＯ膜５の上にリソグラフィ技術を用いて、ビット線方向に互いに平行して延びる複数の開口部を有する第１のマスクパターン３５を形成する。
【００３８】
次に、図３に示すように第１のマスクパターン３５をマスクとして、半導体基板１にヒ素イオンを加速電圧が５０ＫｅＶで、ドーズ量が５×１０15／ｃｍ2の条件で注入した後、第１のマスクパターン３５を灰化処理等により除去する。次に、窒素雰囲気中において９００℃の温度下で６０分間の熱処理を行い、メモリトランジスタのソース領域及びドレイン領域となる複数のビット線６を形成する。
【００３９】
次に、図４に示すように公知の減圧ＣＶＤ法によりＯＮＯ膜５の上にポリシリコンからなる遮光膜形成膜１７を１００ｎｍ堆積する。その後、公知のフォトリソグラフィ技術によりワード線方向に互いに平行して延びる複数の開口部を有する第２のマスクパターン３６を遮光膜形成膜１７の上に形成する。なお、本実施形態においては、遮光膜形成膜１７にポリシリコン膜を用いたがシリコン窒化膜等を用いてもよい。
【００４０】
次に、図５に示すように公知の異方性ドライエッチング技術により、遮光膜形成膜１７を上層シリコン酸化膜４が露出するまでエッチングした後、シリコン窒化膜３が露出するまでウェットエッチングする。続いて、第２のマスクパターン３６を灰化処理等によって除去することにより、複数の遮光膜１１及び複数のワード線形成溝５１を形成する。
【００４１】
次に、図６に示すように公知の減圧下におけるウエット酸化法（ＩＳＳＧ：In Situ Steam Generation酸化法）により、各ワード線形成溝５１の底面から露出したシリコン窒化膜３の上に膜厚が２０ｎｍのゲート絶縁膜９となるシリコン酸化膜を形成する。また、各ワード線形成溝５１の側面には側面絶縁膜２０を形成し、遮光膜１１の上面には上面絶縁膜２１を形成する。続いて、各ワード線形成溝５１を埋めるように公知の減圧ＣＶＤ法を用いて厚さが２５０ｎｍのドープされたポリシリコンからなるワード線形成膜１８を堆積する。
【００４２】
次に、図７に示すように公知のＣＭＰ平坦化法を用いて、ワード線形成膜１８を上面絶縁膜２１が露出するまで研磨し、上面絶縁膜２１によって互いに分離された複数のワード線１３を形成する。その後、公知のサリサイド技術により、各ワード線１３の上面にシリサイド層１４を形成する。この時、各ワード線１３の間の領域には上面絶縁膜２１が露出しているため、シリサイド層１４が形成されることがなく、ワード線１３同士が短絡することはない。
【００４３】
その後、金属配線形成工程、保護膜形成工程及びボンディングパッド形成工程が行われるが、これらの工程は従来技術と同様であり、説明は省略する。
【００４４】
以上説明したように、本実施形態の不揮発性半導体記憶装置及びその製造方法によれば、ゲート電極となるワード線１３の形成前に、ＯＮＯ膜５の上に遮光膜形成膜１７が形成される。このため、ワード線１３を形成する各工程において、ＯＮＯ膜５はプラズマを用いる工程において発生する電磁波に対して保護されており、不揮発性半導体記憶装置の閾値を低電圧化することが可能となる。
【００４５】
また、ビット線６への不純物の注入後にゲート絶縁膜９となるシリコン酸化膜を成膜するため、ゲート電極（ワード線１３）と不純物拡散層（ビット線６）との間の電気的絶縁性を向上することができる。また、側面絶縁膜２０及び上面絶縁膜２１の形成にＩＳＳＧ酸化法を用いることにより、従来よりも膜厚が厚い側面絶縁膜２０及び上面絶縁膜２１を形成することができるので、ドープされたポリシリコン膜であるワード線形成膜１８からノンドープのポリシリコン膜である遮光膜形成膜１７への不純物拡散を抑制することができる。
【００４６】
さらに、遮光膜１１をワード線１３よりも前に形成するため、ワード線１３の形成後に遮光膜１１を形成するよりもメモリセル面積を低減することができる。
【００４７】
なお、遮光膜にポリシリコン膜を用いる例を示したが、他に、シリコン窒化膜等を用いてもよい。
【００４８】
また、本実施形態において、ワード線１３の下に形成したゲート絶縁膜９の膜厚を、遮光膜１１の下に形成した上層シリコン酸化膜４の膜厚よりも厚くする例を示したが、ゲート絶縁膜９の膜厚を上層シリコン酸化膜４の膜厚よりも薄くしてもよい。
【００４９】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図面を用いて説明する。図８（ａ）〜（ｃ）は本実施形態に係る不揮発性半導体記憶装置であり、（ａ）は平面構成を示し、（ｂ）は（ａ）のVIIIｂ−VIIIｂ線（ワード線方向）における断面構成を示し、（ｃ）はVIIIｃ−VIIIｃ線（ビット線方向）における断面構成を示している。
【００５０】
図８に示すように半導体基板１の表面近傍の領域には、不純物拡散層からなる複数のビット線６が互いに平行に形成されている。半導体基板１の上には、膜厚が７ｎｍの下層シリコン酸化膜２、膜厚が１０ｎｍのシリコン窒化膜３及び膜厚が１０ｎｍの上層シリコン酸化膜４が下から順次積層されており、ＯＮＯ膜５が形成されている。
【００５１】
シリコン窒化膜３の上には、上層シリコン酸化膜４よりも膜厚が厚いゲート絶縁膜９を介在させて、各ビット線６と直交するように不純物がドープされたポリシリコンからなる複数のワード線１３が形成されている。
【００５２】
隣接するワード線１３同士の間の領域には、ノンドープのポリシリコン膜からなる複数の遮光膜１１がそれぞれ形成されている。各遮光膜１１の側面には遮光膜１１とワード線１３との間を埋めるように側面絶縁膜２０がそれぞれ形成され、各遮光膜１１の上面には上面絶縁膜２１が形成されており、各ワード線１３同士の間は絶縁されている。
【００５３】
なお、各ワード線１３はゲート電極として機能し、各ビット線６がそれぞれメモリトランジスタのソース又はドレインのいずれかとして機能するため、複数のメモリトランジスタが行列状に形成されている。
【００５４】
第２の実施形態において、各ワード線１３は、上面絶縁膜２１の上面よりも上側に突出した突出部１９をそれぞれ有している。各突出部１９は、各ワード線１３の両側に隣接する遮光膜１１の上にはみ出すようにそれぞれ形成されており、少なくとも側面絶縁膜２０の上端部を覆っている。また、各突出部１９の上面及び側面を覆うシリサイド層１４がそれぞれ形成されている
このように、本実施形態の不揮発性半導体記憶装置は、突出部１９が側面絶縁膜２０の上面を覆っているため、側面絶縁膜の部分から電磁波が侵入することを防止できるので、電磁波によるダメージをさらに低減することが可能である。
【００５５】
以下に、第１の実施形態に係る不揮発性半導体記憶装置の製造方法について、図面を用いて説明する。図９〜図１５は本実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示している。なお、図９〜図１５のそれぞれにおいて、（ａ）は平面構成を示し、（ｂ）はワード線方向の断面構成を示し、（ｃ）はビット線方向の断面構成を示している。
【００５６】
まず、図９に示すように半導体基板１の上に、熱酸化法により厚さが７ｎｍの下層シリコン酸化膜２を形成した後、公知の減圧ＣＶＤ(Chemical Vapor Deposition)法により膜厚が１０ｎｍのシリコン窒化膜３及び膜厚が１０ｎｍの上層シリコン酸化膜４を下から順次堆積して、ＯＮＯ膜５を形成する。その後、ＯＮＯ膜５の上にリソグラフィ技術を用いて、ビット線方向に互いに平行して延びる複数の開口部を有する第１のマスクパターン３５を形成する。
【００５７】
次に、図１０に示すように第１のマスクパターン３５をマスクとして、半導体基板１にヒ素イオンを加速電圧が５０ＫｅＶで、ドーズ量が５×１０15／ｃｍ2の条件で注入した後、第１のマスクパターン３５を灰化処理等により除去する。次に、窒素雰囲気中において９００℃の温度下で６０分間の熱処理を行い、メモリトランジスタのソース領域及びドレイン領域となる複数のビット線６を形成する。
【００５８】
次に、図１１に示すように公知の減圧ＣＶＤ法によりＯＮＯ膜５の上にポリシリコンからなる遮光膜形成膜１７を１００ｎｍ堆積する。その後、公知のフォトリソグラフィ技術によりワード線方向に互いに平行して延びる複数の開口部を有する第２のマスクパターン３６を遮光膜形成膜１７の上に形成する。なお、本実施形態においては、遮光膜形成膜１７にポリシリコン膜を用いたがシリコン窒化膜等を用いてもよい。
【００５９】
次に、図１２に示すように公知の異方性ドライエッチング技術により、遮光膜形成膜１７を上層シリコン酸化膜４が露出するまでエッチングした後、シリコン窒化膜３が露出するまでウェットエッチングする。続いて、第２のマスクパターン３６を灰化処理等によって除去することにより、複数の遮光膜１１及び複数のワード線形成溝５１を形成する。
【００６０】
次に、図１３に示すように公知のＩＳＳＧ（In Situ Steam Generation）酸化法により、各ワード線形成溝５１の底面から露出したシリコン窒化膜３の上に膜厚が２０ｎｍのゲート絶縁膜９となるシリコン酸化膜を形成する。また、各ワード線形成溝５１の側面には側面絶縁膜２０を形成し、遮光膜１１の上面には上面絶縁膜２１を形成する。続いて、各ワード線形成溝５１を埋めるように公知の減圧ＣＶＤ法を用いて厚さが２５０ｎｍのドープされたポリシリコンからなるワード線形成膜１８を堆積する。その後、ワード線形成膜１８の上に遮光膜１１が形成された領域に開口部を有する第３のマスクパターン３７を形成する。
【００６１】
次に、図１４に示すように第３のマスクパターンを用いて、ワード線形成膜１８を選択的にエッチングして、上面絶縁膜２１を露出させる。続いて、灰化処理等を行い、第３のマスクパターン４８を除去することにより、上面絶縁膜２１の上面よりも上側に突出し且つ少なくとも側面絶縁膜２０の上端部を覆う突出部１９を有する複数のワード線１３を形成する。
【００６２】
次に、図１５に示すように公知のサリサイド技術により、各突出部１９の上面及び側面にシリサイド層１４を形成する。この時、各ワード線１３の間の領域には上面絶縁膜２１が露出しているため、シリサイド層１４が形成されることがなく、ワード線１３同士が短絡することはない。
【００６３】
以上説明したように、第２の実施形態における不揮発性半導体記憶装置及びその製造方法においては、側面絶縁膜２０の上端部がワード線１３の突出部１９によって覆われている。このため、側面絶縁膜２０の部分から電磁波が侵入し、ＯＮＯ膜５等にダメージを与えることを防ぐことが可能となるので、電磁波によるダメージをさらに低減することができ、不揮発性半導体記憶装置の閾値を低電圧化することが可能となる。
【００６４】
なお、第１の実施形態と同様に、遮光膜としてポリシリコン膜に代えてシリコン窒化膜等を用いてもよい。また、第１の実施形態と同様に、ワード線１３の下に形成したゲート絶縁膜９の膜厚を上層シリコン酸化膜４の膜厚よりも薄くしてもよい。
【産業上の利用可能性】
【００６５】
本発明の不揮発性半導体記憶装置及びその製造方法は、電荷を保持するゲート絶縁膜が形成された後の各製造工程において、電磁波によるメモリ領域の損傷を低減する不揮発性半導体記憶装置及びその製造方法を実現できるという効果を有し、埋め込みビット線を有する不揮発性半導体記憶装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００６６】
【図１】（ａ）から（ｃ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図であり、（ｃ）は（ａ）のＩｃ−Ｉｃ線における断面図である。
【図２】（ａ）から（ｃ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の１工程を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIIｂ−IIｂ線における断面図であり、（ｃ）は（ａ）のIIｃ−IIｃ線における断面図である。
【図３】（ａ）から（ｃ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の１工程を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIIIｂ−IIIｂ線における断面図であり、（ｃ）は（ａ）のIIIｃ−IIIｃ線における断面図である。
【図４】（ａ）から（ｃ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の１工程を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIVｂ−IVｂ線における断面図であり、（ｃ）は（ａ）のIVｃ−IVｃ線における断面図である。
【図５】（ａ）から（ｃ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の１工程を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面図であり、（ｃ）は（ａ）のＶｃ−Ｖｃ線における断面図である。
【図６】（ａ）から（ｃ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の１工程を示し、（ａ）は平面図であり、（ｂ）は（ａ）のVIｂ−VIｂ線における断面図であり、（ｃ）は（ａ）のVIｃ−VIｃ線における断面図である。
【図７】（ａ）から（ｃ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法の１工程を示し、（ａ）は平面図であり、（ｂ）は（ａ）のVIIｂ−VIIｂ線における断面図であり、（ｃ）は（ａ）のVIIｃ−VIIｃ線における断面図である。
【図８】（ａ）から（ｃ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のVIIIｂ−VIIIｂ線における断面図であり、（ｃ）は（ａ）のVIIIｃ−VIIIｃ線における断面図である。
【図９】（ａ）から（ｃ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の１工程を示し、（ａ）は平面図であり、（ｂ）は（ａ）のIXｂ−IXｂ線における断面図であり、（ｃ）は（ａ）のIXｃ−IXｃ線における断面図である。
【図１０】（ａ）から（ｃ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の１工程を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＸｂ−Ｘｂ線における断面図であり、（ｃ）は（ａ）のＸｃ−Ｘｃ線における断面図である。
【図１１】（ａ）から（ｃ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の１工程を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXIｂ−XIｂ線における断面図であり、（ｃ）は（ａ）のXIｃ−XIｃ線における断面図である。
【図１２】（ａ）から（ｃ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の１工程を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXIIｂ−XIIｂ線における断面図であり、（ｃ）は（ａ）のXIIｃ−XIIｃ線における断面図である。
【図１３】（ａ）から（ｃ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の１工程を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXIIIｂ−XIIIｂ線における断面図であり、（ｃ）は（ａ）のXIIIｃ−XIIIｃ線における断面図である。
【図１４】（ａ）から（ｃ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の１工程を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXIVｂ−XIVｂ線における断面図であり、（ｃ）は（ａ）のXIVｃ−XIVｃ線における断面図である。
【図１５】（ａ）から（ｃ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法の１工程を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXVｂ−XVｂ線における断面図であり、（ｃ）は（ａ）のXVｃ−XVｃ線における断面図である。
【図１６】従来例に係る不揮発性半導体記憶装置の製造方法の１工程を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXVIｂ−XVIｂ線における断面図であり、（ｃ）は（ａ）のXVIｃ−XVIｃ線における断面図である。
【図１７】従来例に係る不揮発性半導体記憶装置の製造方法の１工程を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXVIIｂ−XVIIｂ線における断面図であり、（ｃ）は（ａ）のXVIIｃ−XVIIｃ線における断面図である。
【図１８】従来例に係る不揮発性半導体記憶装置の製造方法の１工程を示し、（ａ）は平面図であり、（ｂ）は（ａ）のXVIIIｂ−XVIIIｂ線における断面図であり、（ｃ）は（ａ）のXVIIIｃ−XVIIIｃ線における断面図である。
【符号の説明】
【００６７】
１    半導体基板
２    下層シリコン酸化膜
３    シリコン窒化膜
４    上層シリコン酸化膜
５    ＯＮＯ膜
６    ビット線
９    ゲート絶縁膜
１１  遮光膜
１３  ワード線
１４  シリサイド膜
１７  遮光膜形成膜
１８  ワード線形成膜
１９  突出部
２０  側面絶縁膜
２１  上面絶縁膜
３５  第１のマスクパターン
３６  第２のマスクパターン
３７  第３のマスクパターン
５１  ワード線形成溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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