(57)【要約】【課題】  改善された動作周波数を有するローカルセンス増幅回路及び半導体メモリ装置を提供する。【解決手段】  読み出しデータ伝送部、プリチャージ制御部及び書き込みデータ伝送部を備えるローカルセンス増幅回路。読み出しデータ伝送部は、読み出しブロック選択信号及び第１レベルの動作制御信号に応答して、ローカルＩ／Ｏライン対のデータをグローバルＩ／Ｏライン対に伝送し、プリチャージ制御部は、第２レベルの動作制御信号に応答して、ローカルＩ／Ｏライン対をプリチャージさせ、書き込みデータ伝送部は、書き込みブロック選択信号及び第１レベルの動作制御信号に応答して、グローバルＩ／Ｏライン対のデータをローカルＩ／Ｏライン対に伝送する。【選択図】図５
2006031921.tif 000002
【特許請求の範囲】
【請求項１】
ローカルセンス増幅回路において、
第１レベルの動作制御信号によってターンオンされて、少なくとも一つのローカル入出力ライン対を少なくとも一つのグローバル入出力ライン対に連結させる、少なくとも一つのスイッチング部を備え、
前記動作制御信号は、カラム選択ライン信号と同時に第１レベルとなり、前記動作制御信号及び前記カラム選択ライン信号を伝送する信号ラインは平行することを特徴とするローカルセンス増幅回路。
【請求項２】
前記少なくとも一つのスイッチング部は、読み出し動作時、前記動作制御信号が第１レベルであれば、ターンオンされて、ローカル入出力ライン対とグローバル入出力ライン対との間に読み出しデータを連結する一対のイネーブルトランジスタを備えることを特徴とする請求項１に記載のローカルセンス増幅回路。
【請求項３】
読み出し動作時、読み出しブロック選択信号が第１レベルであり、動作制御信号が第１レベルであれば、ターンオンされる読み出しトランジスタを更に備えることを特徴とする請求項２に記載のローカルセンス増幅回路。
【請求項４】
前記少なくとも一つのスイッチング部は、書き込み動作時、前記動作制御信号が第１レベルであれば、ターンオンされて、ローカル入出力ライン対とグローバル入出力ライン対との間に書き込みデータを連結する他の一対のイネーブルトランジスタを備えることを特徴とする請求項２に記載のローカルセンス増幅回路。
【請求項５】
書き込み動作時、書き込みブロック選択信号が第１レベルであり、動作制御信号が第１レベルであれば、ターンオンされる書き込みトランジスタを更に備えることを特徴とする請求項４に記載のローカルセンス増幅回路。
【請求項６】
前記少なくとも一つのスイッチング部は、書き込み動作時、前記動作制御信号が第１レベルであれば、ターンオンされて、ローカル入出力ライン対とグローバル入出力ライン対との間に書き込みデータを連結する他の一対のイネーブルトランジスタを備えることを特徴とする請求項１に記載のローカルセンス増幅回路。
【請求項７】
書き込み動作時、書き込みブロック選択信号が第１レベルであり、動作制御信号が第１レベルであれば、ターンオンされる書き込みトランジスタを更に備えることを特徴とする請求項６に記載のローカルセンス増幅回路。
【請求項８】
前記動作制御信号が第２レベルであれば、ターンオンされて、前記少なくとも一つのローカル入出力ラインをプリチャージさせる少なくとも一つのプリチャージスイッチング部を更に備えることを特徴とする請求項１に記載のローカルセンス増幅回路。
【請求項９】
動作制御信号及びカラム選択ライン信号を同時に第１レベルに設定するデコーダと、
第１レベルの前記動作制御信号によってターンオンされて、少なくとも一つのローカル入出力ライン対を少なくとも一つのグローバル入出力ライン対に連結させる、少なくとも一つのスイッチング部を備えるローカルセンス増幅回路と、
前記デコーダから出力される前記動作制御信号及び前記カラム選択ライン信号を伝送し、互いに平行な信号ラインと、
を備えることを特徴とする半導体メモリ装置。
【請求項１０】
前記カラム選択ライン信号が第１レベルであれば、少なくとも一つのビットラインのそれぞれを少なくとも一つのローカル入出力ラインに連結するビットラインセンス増幅回路を更に備えることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記少なくとも一つのスイッチング部は、読み出し動作時、前記動作制御信号が第１レベルであれば、ターンオンされて、ローカル入出力ライン対とグローバル入出力ライン対との間に読み出しデータを連結する一対のイネーブルトランジスタを備えることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１２】
読み出し動作時、読み出しブロック選択信号が第１レベルであり、動作制御信号が第１レベルであれば、ターンオンされる読み出しトランジスタを更に備えることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記少なくとも一つのスイッチング部は、書き込み動作時、前記動作制御信号が第１レベルであれば、ターンオンされて、ローカル入出力ライン対とグローバル入出力ライン対との間に書き込みデータを連結する他の一対のイネーブルトランジスタを備えることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１４】
書き込み動作時、書き込みブロック選択信号が第１レベルであり、動作制御信号が第１レベルであれば、ターンオンされる書き込みトランジスタを更に備えることを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記少なくとも一つのスイッチング部は、書き込み動作時、前記動作制御信号が第１レベルであれば、ターンオンされて、ローカル入出力ライン対とグローバル入出力ライン対との間に書き込みデータを連結する他の一対のイネーブルトランジスタを備えることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１６】
書き込み動作時、書き込みブロック選択信号が第１レベルであり、動作制御信号が第１レベルであれば、ターンオンされる書き込みトランジスタを更に備えることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記動作制御信号が第２レベルであれば、ターンオンされて、前記少なくとも一つのローカル入出力ラインをプリチャージさせる少なくとも一つのプリチャージスイッチング部を更に備えることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１８】
動作制御信号及びカラム選択ライン信号を同時に第１レベルに設定するデコーダと、
前記デコーダから出力される前記動作制御信号及び前記カラム選択ライン信号を伝送し、互いに平行な信号ラインと、
書き込み／読み出し動作時、第１レベルの前記動作制御信号によってターンオンされて、少なくとも一つのローカル入出力ライン対を少なくとも一つのグローバル入出力ライン対に連結させる手段と、
を備えることを特徴とする半導体メモリ装置。
【請求項１９】
前記カラム選択ライン信号が第１レベルであれば、少なくとも一つのビットラインのそれぞれを、少なくとも一つのローカル入出力ラインに連結するビットラインセンス増幅回路を更に備えることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記動作制御信号が第２レベルであれば、前記少なくとも一つのローカル入出力ラインをプリチャージさせる手段を更に備えることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２１】
ローカル入出力ライン及び反転ローカル入出力ラインを備えるローカル入出力ライン対と、グローバル入出力ライン及び反転グローバル入出力ラインを備えるグローバル入出力ライン対とを連結して、データをメモリセルアレイブロックに保存するか、または前記メモリセルアレイブロックに保存されたデータを外部に出力するローカルセンス増幅回路において、
読み出しブロック選択信号及び第１レベルの動作制御信号に応答して、前記ローカル入出力ライン対のデータを前記グローバル入出力ライン対に伝送する読み出しデータ伝送部と、
第２レベルの前記動作制御信号に応答して、前記ローカル入出力ライン対をプリチャージさせるプリチャージ制御部と、
書き込みブロック選択信号及び第１レベルの前記動作制御信号に応答して、前記グローバル入出力ライン対のデータを前記ローカル入出力ライン対に伝送する書き込みデータ伝送部と、
を備え、
前記動作制御信号は、ビットライン対と前記ローカル入出力ライン対とを連結するカラム選択ライン信号と同時に活性化または不活性化され、前記カラム選択ライン信号を発生させるカラムデコーダから発生し、前記カラム選択ライン信号が伝送されるメタルラインと同じ方向に配置されるメタルラインを介して伝送されることを特徴とするローカルセンス増幅回路。
【請求項２２】
前記読み出しブロック選択信号は、
保存されたデータを出力しようとするメモリセルアレイブロックを選択する信号であって、ローアドレス信号と読み出し命令との組合わせによって発生し、前記カラム選択ライン信号と同時に活性化されるか、または先に活性化され、
前記書き込みブロック選択信号は、
前記データを保存しようとするメモリセルアレイブロックを選択する信号であって、ローアドレス信号と書き込み命令との組合わせによって発生し、前記カラム選択ライン信号と同時に活性化されるか、または先に活性化されることを特徴とする請求項２１に記載のローカルセンス増幅回路。
【請求項２３】
前記読み出しデータ伝送部は、
第１端が前記反転グローバル入出力ラインに連結され、ゲートに前記動作制御信号が印加される第１読み出しトランジスタと、
第１端が前記グローバル入出力ラインに連結され、ゲートに前記動作制御信号が印加される第２読み出しトランジスタと、
第１端が前記第１読み出しトランジスタの第２端に連結され、ゲートが前記ローカル入出力ラインに連結され、第２端が第１ノードに連結される第３読み出しトランジスタと、
第１端が前記第２読み出しトランジスタの第２端に連結され、ゲートが前記反転ローカル入出力ラインに連結され、第２端が前記第１ノードに連結される第４読み出しトランジスタと、
第１端が前記第１ノードに連結され、ゲートに前記読み出しブロック選択信号が印加され、第２端が接地電圧に連結される第５読み出しトランジスタと、を備えることを特徴とする請求項２１に記載のローカルセンス増幅回路。
【請求項２４】
前記プリチャージ制御部は、
第１端が前記ローカル入出力ラインに連結され、第２端が前記反転ローカル入出力ラインに連結され、ゲートに前記動作制御信号が印加される第１プリチャージトランジスタと、
第１端が前記ローカル入出力ラインに連結され、第２端が第２ノードに連結され、ゲートに前記動作制御信号が印加される第２プリチャージトランジスタと、
第１端が前記第２ノードに連結され、第２端が前記反転ローカル入出力ラインに連結され、ゲートに前記動作制御信号が印加される第３プリチャージトランジスタと、を備えることを特徴とする請求項２１に記載のローカルセンス増幅回路。
【請求項２５】
前記書き込みデータ伝送部は、
前記グローバル入出力ラインと前記ローカル入出力ラインとの間に直列に配置されて、前記グローバル入出力ラインと前記ローカル入出力ラインとを連結または遮断する第１書き込みトランジスタ及び第２書き込みトランジスタであって、前記第１書き込みトランジスタのゲートに前記動作制御信号が印加され、前記第２書き込みトランジスタのゲートに前記書き込みブロック選択信号が印加される前記第１書き込みトランジスタ及び第２書き込みトランジスタと、
前記反転グローバル入出力ラインと前記反転ローカル入出力ラインとの間に直列に配置されて、前記反転グローバル入出力ラインと前記反転ローカル入出力ラインとを連結または遮断する第３書き込みトランジスタ及び第４書き込みトランジスタであって、前記第３書き込みトランジスタのゲートに前記動作制御信号が印加され、前記第４書き込みトランジスタのゲートに前記書き込みブロック選択信号が印加される前記第３書き込みトランジスタ及び第４書き込みトランジスタと、
を備えることを特徴とする請求項２１に記載のローカルセンス増幅回路。
【請求項２６】
前記ローカルセンス増幅回路は、
メモリセルアレイブロックのビットラインセンス増幅回路と、サブワードラインドライバとの間のコンジャンクション領域に配置されることを特徴とする請求項２１に記載のローカルセンス増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、改善された動作周波数を有するローカルセンス増幅回路及びそれを備える半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置のチップサイズが増加するにつれて、データを伝送する役割を行うデータラインの長さも共に長くなる。したがって、データラインの容量性負荷によるデータラインでのデータ伝送遅延を避けられなくなる。このような問題を解決するために、データラインの容量性負荷による影響を受けない電流センス増幅回路が半導体メモリ装置で多く使用される。
【０００３】
このような電流センス増幅回路の場合、データラインでの電圧差がないため、相異なるデータを連続的に伝送する場合にも、データラインを等化する必要がなく、半導体メモリ装置の動作速度が増加する場合にも適用が有利であるという長所がある。
【０００４】
しかし、電流センス増幅回路は、入出力（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ：以下、Ｉ／Ｏ）ラインでのバーチャルショートを実現するために持続的に電流センス増幅回路に電流を供給せねばならないため、電圧センス増幅回路に比べて動作電流が多いという問題がある。したがって、高速動作と共に低電力動作特性が非常に重要な移動通信用機器に適用されるメモリ装置には、電流センス増幅回路の適用が難しい。
【０００５】
したがって、電圧センス増幅回路を適用しつつ、電圧センス増幅回路の動作速度を増加させるために、体系的なＩ／Ｏライン構造を有するメモリ装置で、ローカルＩ／ＯラインとグローバルＩ／Ｏラインとの間にローカルセンス増幅回路を追加して、メモリ装置の動作速度を改善させる方法が利用されている。図１は、従来のローカルセンス増幅回路を説明する回路図である。図２は、図１のローカルセンス増幅回路の動作を説明するタイミング図である。
【０００６】
図１を参照すれば、ローカルセンス増幅回路１００は、読み出しデータを伝送する読み出しトランジスタＲＴＲ１ないしＲＴＲ５、書き込みデータを伝送するトランジスタＷＴＲ１、ＷＴＲ２及びローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢをプリチャージするプリチャージトランジスタＰＴＲ１ないしＰＴＲ３を備える。
【０００７】
読み出し動作時、カラムアドレスによって選択されたカラム選択ライン信号ＣＳＬは、ビットラインセンス増幅回路（図示せず）によって増幅したデータをローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢに伝送する。ローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢのデータは、ローカルセンス増幅回路１００によって増幅されて、グローバルＩ／Ｏライン対ＧＩＯ／ＧＩＯＢに伝達される。
【０００８】
この、上述のローカルセンス増幅回路１００がデータを増幅させてグローバルＩ／Ｏライン対ＧＩＯ／ＧＩＯＢに伝達する時点は、読み出し制御信号ＰＢＬＫ＿Ｒによって管理される。読み出し制御信号ＰＢＬＫ＿Ｒが活性化されれば、読み出しトランジスタＲＴＲ１、ＲＴＲ２、ＲＴＲ５がターンオンされて、データがグローバルＩ／Ｏライン対ＧＩＯ／ＧＩＯＢに伝達される。
【０００９】
読み出し制御信号ＰＢＬＫ＿Ｒが活性化される時点は、図２から分かるように、カラム選択ライン信号ＣＳＬの活性化時点とほぼ同じでなければならない。読み出し制御信号ＰＢＬＫ＿Ｒは、ワードラインによって選択されたメモリアレイブロックに対応するローカルセンス増幅回路を活性化させる。
【００１０】
すなわち、メモリアレイブロックが活性化された領域に位置するローカルセンス増幅回路のみが選択的に動作する。読み出し制御信号ＰＢＬＫ＿Ｒがカラム選択ライン信号ＣＳＬより遅く発生する場合、カラム選択ライン信号ＣＳＬが活性化された時点から、読み出し制御信号ＰＢＬＫ＿Ｒが活性化される時点まで、ローカルセンス増幅回路１００の動作が遅延されるため、データアクセスが遅延される。
【００１１】
逆に、読み出し制御信号ＰＢＬＫ＿Ｒがカラム選択ライン信号ＣＳＬより先に発生する場合、ローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢに有効なデータが伝達される前に、ローカルセンス増幅回路１００が動作するため、有効でないデータがグローバルＩ／Ｏライン対ＧＩＯ、ＧＩＯＢに伝達されるという問題がある。また、不要な電流が消耗される問題もある。
【００１２】
したがって、従来のローカルセンス増幅回路１００では、読み出し制御信号ＰＢＬＫ＿Ｒの発生時点を、カラム選択ライン信号ＣＳＬの発生時点と同じく維持することが非常に重要である。
【００１３】
図３は、一般的なメモリアレイの構造を説明するブロック図である。一般的なメモリアレイ３００は、ローデコーダ３１０、カラムデコーダ３２０及びメモリアレイブロックＭＢを備える。ローカルセンス増幅回路１００は、図３には図示されていないが、メモリアレイブロックＭＢのビットラインセンス増幅回路（図示せず）と、サブワードラインドライバ（図示せず）との間のコンジャンクション領域に位置する。
【００１４】
図３から分かるように、読み出し制御信号ＰＢＬＫ＿Ｒは、ローアドレスを利用して一定の遅延時間を経てワードラインＷＬと同じ方向に伝送される一方、カラム選択ライン信号ＣＳＬは、ワードラインＷＬと直角方向に伝送される。したがって、読み出し制御信号ＰＢＬＫ＿Ｒを何れか一つのメモリアレイブロックＭＢ１で、カラム選択ライン信号ＣＳＬと発生時点を同じく一致させるように設計しても、他のメモリアレイブロックＭＢ２では、二つの信号の発生時点に差があり、メモリアレイブロックＭＢの全体で、カラム選択ライン信号ＣＳＬと読み出し制御信号ＰＢＬＫ＿Ｒとの発生時点を一致させ得ない。
【００１５】
この信号ＰＢＬＫ＿Ｒ及びＣＳＬは、信号ＰＢＬＫ＿Ｒ及びＣＳＬがそれぞれのメモリブロックに到着する際に生じる遅延によって、別々のメモリブロックに別々の時点で発生する。すなわち、カラム選択ラインＣＳＬと読み出し制御信号ＰＢＬＫ＿Ｒとを、全てのメモリブロックにおいて同時に発生させることは、困難である。従って、これは、メモリアレイ３００の動作周波数の制約要因になる。
【００１６】
前記のような問題は、ローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢをプリチャージさせる信号であるプリチャージ制御信号 ／ＰＲＥで更に深刻になる。連続的な読み出し動作が行われる場合、一つのカラム選択ライン信号ＣＳＬｉが不活性化され、他のカラム選択ライン信号ＣＳＬｉ＋１が活性化される。
【００１７】
一般的に、一つのカラム選択ライン信号ＣＳＬｉが不活性化され、他のカラム選択ライン信号ＣＳＬｉ＋１が活性化される前に、ローカルＩ／Ｏライン対ＬＩＯ／ＬＩＯＢをプリチャージするプリチャージ制御信号 ／ＰＲＥが発生して、ローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢをプリチャージさせねばならない。このように、プリチャージ制御信号 ／ＰＲＥは、カラム選択ライン信号ＣＳＬｉとカラム選択ライン信号ＣＳＬｉ＋１との間に正確に発生せねばならず、また、ローカルＩ／Ｏライン対ＬＩＯ／ＬＩＯＢを等化するには、一定時間以上のパルス幅を有さねばならない。
【００１８】
プリチャージ制御信号 ／ＰＲＥが、前のカラム選択ライン信号ＣＳＬｉが不活性化される前に活性化される場合、ローカルＩ／Ｏライン対ＬＩＯ／ＬＩＯＢと、ビットラインセンス増幅回路（図示せず）との間に電流経路が発生して、不要な電流を消耗する。逆に、プリチャージ制御信号 ／ＰＲＥの発生時点が後のカラム選択ライン信号ＣＳＬｉ＋１と重なる場合、ビットラインセンス増幅回路（図示せず）と、ローカルセンス増幅回路１００のローカルＩ／Ｏライン対ＬＩＯ／ＬＩＯＢのプリチャージトランジスタＰＴＲ１、ＰＴＲ２、ＰＴＲ３との間の電流経路によって不要な電流が消耗される。また、ローカルセンス増幅回路１００の動作が開始される時点が遅延されて、データ接近時間が増加する問題が発生する。
【００１９】
ところが、プリチャージ制御信号 ／ＰＲＥもワードラインＷＬと同じ方向に伝送される一方、カラム選択ライン信号ＣＳＬは、ワードラインＷＬと直角方向に伝送される。したがって、プリチャージ制御信号 ／ＰＲＥをあるメモリアレイブロックＭＢ１において、カラム選択ライン信号ＣＳＬと発生時点を同一に一致させるように設計しても、他のメモリアレイブロックＭＢ２では、二信号の発生時点に差があり、メモリアレイブロックＭＢの全体でプリチャージ制御信号 ／ＰＲＥと読み出し制御信号ＰＢＬＫ＿Ｒとの発生時点を一致させ得ない。これは、メモリアレイ３００の動作周波数の制約要因となる。
【００２０】
図４は、プリチャージ制御信号とカラム選択ライン信号との発生時点の不一致を説明する図面である。メモリアレイブロックＭＢ１を通過したカラム選択ライン信号ＣＳＬがメモリアレイブロックＭＢ２に到達するのには時間遅延Ｄが存在する。したがって、プリチャージ制御信号 ／ＰＲＥを、メモリアレイブロックＭＢ１に対応するカラム選択ライン信号ＣＳＬが不活性化される時点で発生させる場合、メモリアレイブロックＭＢ２に対応するカラム選択ライン信号ＣＳＬの不活性化時点と、プリチャージ制御信号 ／ＰＲＥの発生時点とを一致させ得ない。
【００２１】
書き込み動作時にも、読み出し動作時と同様に、別途の書き込み制御信号ＰＢＬＫ＿Ｗが活性化されて、グローバルＩ／Ｏライン対ＧＩＯ、ＧＩＯＢとローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢとを連結させる。書き込み動作時には、グローバルＩ／Ｏライン対ＧＩＯ、ＧＩＯＢがフルスイングするため、別途の増幅回路が不要であり、書き込みトランジスタＷＴＲ１、ＷＴＲ２のみでもデータ伝送が可能である。
【００２２】
書き込み制御信号ＰＢＬＫ＿Ｗも、カラム選択ライン信号ＣＳＬの発生時点と一致せねばならないため、発生時点の調節のために精密なタイミング調整が必要である。書き込み制御信号ＰＢＬＫ＿Ｗも、カラム選択ライン信号ＣＳＬとは直角方向に伝送されるため、カラム選択ライン信号ＣＳＬと発生時点を一致させ難いという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
本発明が達成しようとする技術的課題は、ローカルセンス増幅回路の制御信号の発生時点とカラム選択ライン信号の発生時点とを一致させて、動作周波数の制限を改善させたローカルセンス増幅回路を提供するところにある。
【００２４】
本発明が達成しようとする他の技術的課題は、ローカルセンス増幅回路の制御信号の発生時点とカラム選択ライン信号の発生時点とを一致させて、動作周波数の制限を改善させたローカルセンス増幅回路を備える半導体メモリ装置を提供するところにある。
【課題を解決するための手段】
【００２５】
前記技術的課題を達成するための本発明の実施形態に係るローカルセンス増幅回路は、第１レベルの動作制御信号によってターンオンされて、少なくとも一つのローカルＩ／Ｏライン対を少なくとも一つのグローバルＩ／Ｏライン対に連結させる、少なくとも一つのスイッチング部を備え、前記動作制御信号はカラム選択ライン信号と同時に第１レベルになり、前記動作制御信号及び前記カラム選択ライン信号を伝送する信号ラインは平行である。
【００２６】
前記少なくとも一つのスイッチング部は、読み出し動作時、前記動作制御信号が第１レベルであれば、ターンオンされて、ローカルＩ／Ｏライン対とグローバルＩ／Ｏライン対との間に読み出しデータを連結する一対のイネーブルトランジスタを備える。
読み出し動作時、読み出しブロック選択信号が第１レベルであり、動作制御信号が第１レベルであれば、ターンオンされる読み出しトランジスタを更に備える。
【００２７】
前記少なくとも一つのスイッチング部は、書き込み動作時、前記動作制御信号が第１レベルであれば、ターンオンされて、ローカルＩ／Ｏライン対とグローバルＩ／Ｏライン対との間に書き込みデータを連結する他の一対のイネーブルトランジスタを備える。
【００２８】
ローカルセンス増幅回路は、書き込み動作時、書き込みブロック選択信号が第１レベルであり、動作制御信号が第１レベルであれば、ターンオンされる書き込みトランジスタを更に備える。
【００２９】
ローカルセンス増幅回路は、前記動作制御信号が第２レベルであれば、ターンオンされて、前記少なくとも一つのローカルＩ／Ｏラインをプリチャージさせる少なくとも一つのプリチャージスイッチング部を更に備える。
【００３０】
前記他の技術的課題を達成するための本発明の実施形態に係る半導体メモリ装置は、動作制御信号及びカラム選択ライン信号を同時に第１レベルに設定するデコーダ、第１レベルの前記動作制御信号によってターンオンされて、少なくとも一つのローカルＩ／Ｏライン対を少なくとも一つのグローバルＩ／Ｏライン対に連結させる、少なくとも一つのスイッチング部を備えるローカルセンス増幅回路、及び前記デコーダから出力される前記動作制御信号及び前記カラム選択ライン信号を伝送して、互いに平行な信号ラインを備える。
【００３１】
前記他の技術的課題を達成するための本発明の実施形態に係る半導体メモリ装置は、動作制御信号及びカラム選択ライン信号を同時に第１レベルに設定するデコーダ、前記デコーダから出力される前記動作制御信号及び前記カラム選択ライン信号を伝送し、互いに平行な信号ライン、及び書き込み／読み出し動作時、第１レベルの前記動作制御信号によってターンオンされて、少なくとも一つのローカルＩ／Ｏライン対を少なくとも一つのグローバルＩ／Ｏライン対に連結させる手段を備える。
【００３２】
前記技術的課題を達成するための本発明の他の実施形態に係るローカルセンス増幅回路は、ローカルＩ／Ｏライン及び反転ローカルＩ／Ｏラインを備えるローカルＩ／Ｏライン対と、グローバルＩ／Ｏライン及び反転グローバルＩ／Ｏラインを備えるグローバルＩ／Ｏライン対とを連結して、データをメモリセルアレイブロックに保存するか、または前記メモリセルアレイブロックに保存されたデータを外部に出力するローカルセンス増幅回路に関する。
【００３３】
ローカルセンス増幅回路は、読み出しブロック選択信号及び第１レベルの動作制御信号に応答して、前記ローカルＩ／Ｏライン対のデータを前記グローバルＩ／Ｏライン対に伝送する読み出しデータ伝送部、第２レベルの前記動作制御信号に応答して、前記ローカルＩ／Ｏライン対をプリチャージさせるプリチャージ制御部、及び書き込みブロック選択信号及び第１レベルの前記動作制御信号に応答して、前記グローバルＩ／Ｏライン対のデータを前記ローカルＩ／Ｏライン対に伝送する書き込みデータ伝送部を備える。
【００３４】
前記動作制御信号は、ビットライン対と前記ローカルＩ／Ｏライン対とを連結するカラム選択ライン信号と同時に活性化または不活性化され、前記カラム選択ライン信号を発生させるカラムデコーダから発生し、前記カラム選択ライン信号が伝送されるメタルラインと同じ方向に配置されるメタルラインを介して伝送される。
【発明の効果】
【００３５】
本発明に係るローカルセンス増幅回路及びローカルセンス増幅回路を備える半導体メモリ装置は、ローカルセンス増幅回路を制御する信号の発生時点をカラム選択ライン信号の発生時点と一致させることによって、ローカルセンス増幅回路の動作周波数の制約を改善し、ローカルセンス増幅回路の不要な電流消費を防止するという長所がある。
【発明を実施するための最良の形態】
【００３６】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００３７】
以下、添付した図面を参照して、本発明の好ましい実施形態を説明することで本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。
【００３８】
図５は、本発明の実施形態に係るローカルセンス増幅回路を説明する回路図である。
図６は、図５のローカルセンス増幅回路の動作を説明するタイミング図である。
【００３９】
図５を参照すれば、本発明の実施形態に係るローカルセンス増幅回路５００は、読み出しデータ伝送部５１０、プリチャージ制御部５２０及び書き込みデータ伝送部５３０を備える。読み出しデータ伝送部５１０、プリチャージ制御部５２０及び書き込みデータ伝送部５３０は、本願発明の特許請求の範囲に記載されたスイッチング部に含まれうる。また、特許請求の範囲に記載されたイネーブルトランジスタは、それぞれ読み出しトランジスタ及び書き込みトランジスタを意味できる。
【００４０】
読み出しデータ伝送部５１０は、読み出しブロック選択信号ＢＳＥＬ＿Ｒ及び第１レベルの動作制御信号ＬＳＡ＿ＥＮに応答して、ローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢのデータをグローバルＩ／Ｏライン対ＧＩＯ、ＧＩＯＢに伝送する。
【００４１】
プリチャージ制御部５２０は、第２レベルの動作制御信号ＬＳＡ＿ＥＮに応答して、ローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢをプリチャージさせる。書き込みデータ伝送部５３０は、書き込みブロック選択信号ＢＳＥＬ＿Ｗ及び第１レベルの動作制御信号ＬＳＡ＿ＥＮに応答して、グローバルＩ／Ｏライン対ＧＩＯ、ＧＩＯＢのデータをローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢに伝送する。
【００４２】
ローカルセンス増幅回路５００は、データを読み出しまたは書き込みするメモリセルアレイブロックを選択する信号と、読み出しまたは書き込み動作をイネーブルさせる信号とに応答して動作する。
【００４３】
読み出し動作時、読み出しブロック選択信号ＢＳＥＬ＿Ｒは、第５読み出しトランジスタＲＴＲ５をターンオンさせて、読み出しデータ伝送部５１０がデータを伝送する準備をさせる。読み出しブロック選択信号ＢＳＥＬ＿Ｒが図１の読み出し制御信号ＰＢＬＫ＿Ｒと異なる点は、図１の読み出し制御信号ＰＢＬＫ＿Ｒは、カラム選択ライン信号ＣＳＬと発生時点を一致させねばならないため、正確な遅延時間の調節が必要である一方、図５の読み出しブロック選択信号ＢＳＥＬ＿Ｒは、データを読み出しするメモリセルアレイブロックを選択する動作のみするため、全体的に読み出し動作区間中に活性化されていればよい。
【００４４】
したがって、別途の精密な遅延時間の調節が不要であり、図５のローカルセンス増幅回路５００は、読み出しブロック選択信号ＢＳＥＬ＿Ｒによる動作周波数の制約がない。
【００４５】
読み出しブロック選択信号ＢＳＥＬ＿Ｒは、ローアドレス信号と読み出し命令との組合わせによって発生し、カラム選択ライン信号ＣＳＬと同時に活性化されるか、または先に活性化される。
【００４６】
動作制御信号ＬＳＡ＿ＥＮは、ローカルセンス増幅回路５００が読み出し動作または書き込み動作を開始するように制御する信号である。動作制御信号ＬＳＡ＿ＥＮは、ビットライン対（図示せず）とローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢとを連結するカラム選択ライン信号ＣＳＬと同時に活性化または不活性化される。
【００４７】
動作制御信号ＬＳＡ＿ＥＮは、カラム選択ライン信号ＣＳＬを発生させるカラムデコーダ（図示せず）から発生し、カラム選択ライン信号ＣＳＬが伝送されるメタルラインと同じ方向に配置されるメタルラインを介して伝送される。このような構成により、動作制御信号ＬＳＡ＿ＥＮは、カラム選択ライン信号ＣＳＬと類似した遅延時間を有する。
【００４８】
したがって、図６のタイミング図から分かるように、読み出し命令Ｒ−ＣＯＭによってカラム選択ライン信号ＣＳＬｉがイネーブルされると同時に、ローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢに、ビットラインセンスアンプ（図示せず）によって増幅したデータが伝達される。
【００４９】
この時、読み出しブロック選択信号ＢＳＥＬ＿Ｒは、カラム選択ライン信号ＣＳＬと同時に発生するか、または先に発生される。図６では、先に発生した場合が図示されている。読み出しブロック選択信号ＢＳＥＬ＿Ｒは、読み出し動作の全区間にわたって活性化される。
【００５０】
カラム選択ライン信号ＣＳＬと同時に動作制御信号ＬＳＡ＿ＥＮがイネーブルされて、ローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢのデータが増幅してグローバルＩ／Ｏライン対ＧＩＯ、ＧＩＯＢに伝送される。
【００５１】
読み出しデータ伝送部５１０は、第１読み出しトランジスタＲＴＲ１ないし第５読み出しトランジスタＲＴＲ５を備える。読み出しブロック選択信号ＢＳＥＬ＿Ｒが活性化されれば、第５読み出しトランジスタＲＴＲ５がターンオンされる。そして、カラム選択ライン信号ＣＳＬｉが活性化されると同時に、動作制御信号ＬＳＡ＿ＥＮが活性化される。それにより、第１読み出しトランジスタＲＴＲ１及び第２読み出しトランジスタＲＴＲ２がターンオンされて、ローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢのデータをグローバルＩ／Ｏライン対ＧＩＯ、ＧＩＯＢに伝送する。
【００５２】
カラム選択ライン信号ＣＳＬｉが不活性化されれば、動作制御信号ＬＳＡ＿ＥＮも不活性化される。それにより、プリチャージ制御部５２０がローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢをプリチャージさせる。プリチャージ制御部５２０は、第１プリチャージトランジスタＰＴＲ１ないし第３プリチャージトランジスタＰＴＲ３を備える。
【００５３】
第１プリチャージトランジスタＰＴＲ１は、第１端がローカルＩ／ＯラインＬＩＯに連結され、第２端が反転ローカルＩ／ＯラインＬＩＯＢに連結され、ゲートに動作制御信号ＬＳＡ＿ＥＮが印加される。第２プリチャージトランジスタＰＴＲ２は、第１端がローカルＩ／ＯラインＬＩＯに連結され、第２端が第２ノードＮ２に連結され、ゲートに動作制御信号ＬＳＡ＿ＥＮが印加される。
【００５４】
第３プリチャージトランジスタＰＴＲ３は、第１端が第２ノードＮ２に連結され、第２端が反転ローカルＩ／ＯラインＬＩＯＢに連結され、ゲートに動作制御信号ＬＳＡ＿ＥＮが印加される。第２ノードＮ２は、所定の電圧レベルＶＢＬに維持される。電圧レベルＶＢＬは、電源電圧レベルの半分でありうる。
【００５５】
動作制御信号ＬＳＡ＿ＥＮが不活性化されれば、第１プリチャージトランジスタＰＴＲ１ないし第３プリチャージトランジスタＰＴＲ３が何れもターンオンされて、ローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢがプリチャージされる。そして、再び新たな読み出し命令Ｒ−ＣＯＭによってカラム選択ライン信号ＣＳＬｉ＋１が活性化されれば、ローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢに新たなデータが伝達されて、動作制御信号ＬＳＡ＿ＥＮも再び活性化される。
【００５６】
それにより、ローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢの新たなデータは、読み出しデータ伝送部５１０を介してグローバルＩ／Ｏライン対ＧＩＯ、ＧＩＯＢに伝送される。このように、カラム選択ライン信号ＣＳＬと動作制御信号ＬＳＡ＿ＥＮとが同時に活性化または不活性化されるため、ローカルセンス増幅回路５００が有効でないデータを読み出して伝送するか、または不要な電流を消耗するという問題が解決されうる。
【００５７】
ローカルセンス増幅回路５００は、書き込み動作の場合にも、読み出し動作の場合と同様に動作する。書き込み命令Ｗ−ＣＯＭによって、カラム選択ライン信号ＣＳＬｉが活性化される。書き込みブロック選択信号ＢＳＥＬ＿Ｗは、カラム選択ライン信号ＣＳＬｉと同時に活性化されるか、または先に活性化される。それにより、書き込みデータ伝送部５３０の第２書き込みトランジスタＷＴＲ２及び第４書き込みトランジスタＷＴＲ４がターンオンされる。
【００５８】
書き込みブロック選択信号ＢＳＥＬ＿Ｗは、ローアドレス信号と書き込み命令Ｗ−ＣＯＭとの組合わせによって発生する。書き込みブロック選択信号ＢＳＥＬ＿Ｗは、データを保存しようとするメモリセルアレイブロックを選択する機能のみを行うため、ローカルセンス増幅回路５００の動作周波数に制約を与えない。
【００５９】
動作制御信号ＬＳＡ＿ＥＮは、カラム選択ライン信号ＣＳＬｉと同時に活性化される。それにより、第１書き込みトランジスタＷＴＲ１及び第２書き込みトランジスタＷＴＲ２がターンオンされて、グローバルＩ／Ｏライン対ＧＩＯ、ＧＩＯＢのデータがローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢに伝送される。
【００６０】
カラム選択ライン信号ＣＳＬｉが不活性化されれば、動作制御信号ＬＳＡ＿ＥＮも不活性化され、プリチャージ制御部５２０によってローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢがプリチャージされる。そして、再び新たなカラム選択ライン信号ＣＳＬｉ＋１が活性化されれば、動作制御信号ＬＳＡ＿ＥＮが活性化されて、データが書き込まれる。
【００６１】
書き込み動作中にも、動作制御信号ＬＳＡ＿ＥＮがカラム選択ライン信号ＣＳＬと同時に活性化または不活性化されるため、ローカルセンス増幅回路５００が不要な電流を消耗するという問題を解決できる。
【００６２】
従来のローカルセンス増幅回路１００は、動作周波数を制約する信号が、読み出し制御信号ＰＢＬＫ＿Ｒ、書き込み制御信号ＰＢＬＫ＿Ｗ、プリチャージ制御信号 ／ＰＲＥなど多様であり、それらが何れもカラム選択ライン信号ＣＳＬと直角方向に伝送されるため、カラム選択ライン信号ＣＳＬの発生時点によってタイミングを制御することが容易ではない。
【００６３】
本発明の実施形態に係るローカルセンス増幅回路５００は、動作周波数を制約する信号が動作制御信号ＬＳＡ＿ＥＮのうち一つであり、これもさらに、カラム選択ライン信号ＣＳＬを発生させるカラムデコーダ（図示せず）から発生し、信号伝送方向及び経路がカラム選択ライン信号ＣＳＬと同じである。したがって、動作制御信号ＬＳＡ＿ＥＮとカラム選択ライン信号ＣＳＬとの発生時点を、あらゆるメモリセルアレイブロックで一致させるのに非常に有利である。
【００６４】
図７は、本発明の他の実施形態に係るローカルセンス増幅回路を示す回路図である。
【００６５】
図７を参照すれば、本発明の他の実施形態に係るローカルセンス増幅回路７００は、読み出しデータ伝送部７１０、プリチャージ制御部７２０及び書き込みデータ伝送部７３０を備える。
【００６６】
読み出しデータ伝送部７１０は、読み出しブロック選択信号ＢＳＥＬ＿Ｒ及び第１レベルの動作制御信号ＬＳＡ＿ＥＮに応答して、ローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢのデータをグローバルＩ／Ｏライン対ＧＩＯ、ＧＩＯＢに伝送する。プリチャージ制御部７２０は、第２レベルの動作制御信号ＬＳＡ＿ＥＮに応答して、ローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢをプリチャージさせる。
【００６７】
書き込みデータ伝送部７３０は、書き込み制御信号ＰＢＬＫ＿Ｗに応答して、グローバルＩ／Ｏライン対ＧＩＯ、ＧＩＯＢのデータをローカルＩ／Ｏライン対ＬＩＯ、ＬＩＯＢに伝送する。書き込みデータ伝送部７３０は、第１書き込みトランジスタ及び第２書き込みトランジスタＷＴＲ１、ＷＴＲ２を備える。
【００６８】
第１書き込みトランジスタＷＴＲ１は、書き込み制御信号ＰＢＬＫ＿Ｗをゲートに受信して、グローバルＩ／ＯラインＧＩＯとローカルＩ／ＯラインＬＩＯとを連結または遮断する。第２書き込みトランジスタＷＴＲ２は、書き込み制御信号ＰＢＬＫ＿Ｗをゲートに受信して、反転グローバルＩ／ＯラインＧＩＯＢと反転ローカルＩ／ＯラインＬＩＯＢとを連結または遮断する。
【００６９】
図７のローカルセンス増幅回路７００の読み出し動作及びプリチャージ動作は、図５のローカルセンス増幅回路５００と同じであり、書き込み動作は、従来のローカルセンス増幅回路１００の書き込み動作と同じである。
【００７０】
したがって、図７のローカルセンス増幅回路７００の読み出しデータ伝送部７１０及びプリチャージ制御部７２０は、図５のローカルセンス増幅回路５００の読み出しデータ伝送部５１０及びプリチャージ制御部５２０と同じ構造を有する。
【００７１】
図５のローカルセンス増幅回路５００の読み出し動作及びプリチャージ動作と、従来のローカルセンス増幅回路１００の書き込み動作とは既に説明されており、その詳細な説明を省略する。
【００７２】
図８は、本発明の更に他の実施形態に係るローカルセンス増幅回路を示す回路図である。
【００７３】
図８を参照すれば、本発明の他の実施形態に係るローカルセンス増幅回路８００は、読み出しデータ伝送部８１０、プリチャージ制御部８２０及び書き込みデータ伝送部８３０を備える。
【００７４】
図８のローカルセンス増幅回路８００の書き込みデータ伝送部８３０及びプリチャージ制御部８２０は、図５のローカルセンス増幅回路５００の書き込みデータ伝送部５３０及びプリチャージ制御部５２０と同じ構造を有する。そして、図８のローカルセンス増幅回路８００の読み出し動作は、従来のローカルセンス増幅回路１００の読み出し動作と同じである。
【００７５】
図５のローカルセンス増幅回路５００の書き込み動作及びプリチャージ動作と、従来のローカルセンス増幅回路１００の読み出し動作とは既に説明されており、その詳細な説明を省略する。
【００７６】
図９は、本発明の他の実施形態に係る半導体メモリ装置を説明する図面である。
図１０は、図９のカラムデコーダの構造を説明するブロック図である。
図１１は、図１０のカラム選択ラインドライバの構造を説明する図面である。
【００７７】
図９を参照すれば、本発明の実施形態に係る半導体メモリ装置９００は、複数のメモリアレイブロックＭＢ、ローカルＩ／Ｏライン対（図示せず）及びグローバルＩ／Ｏライン対（図示せず）、ローデコーダ９１０、カラムデコーダ９２０及びローカルセンス増幅回路ＬＳＡを備える。
【００７８】
ローデコーダ９１０は、メモリアレイブロックＭＢのうち、何れか一つのワードラインに連結されるメモリアレイブロックを選択する。カラムデコーダ９２０は、ビットライン対（図示せず）とローカルＩ／Ｏライン対（図示せず）とを連結するカラム選択ライン信号ＣＳＬ及び動作制御信号ＬＳＡ＿ＥＮを発生させる。
【００７９】
ローカルセンス増幅回路ＬＳＡは、読み出しブロック選択信号ＢＳＥＬ＿Ｒ、書き込みブロック選択信号ＢＳＥＬ＿Ｗ及び動作制御信号ＬＳＡ＿ＥＮに応答して、ローカルＩ／Ｏライン対（図示せず）とグローバルＩ／Ｏライン対（図示せず）とを連結し、メモリセルアレイブロックに／からデータを書き込み／読み出しする。
【００８０】
ローカルセンス増幅回路ＬＳＡは、書き込みブロック選択信号ＢＳＥＬ＿Ｗと動作制御信号ＬＳＡ＿ＥＮとが何れも活性化されれば、書き込み動作を行い、読み出しブロック選択信号ＢＳＥＬ＿Ｒと動作制御信号ＬＳＡ＿ＥＮとが何れも活性化されれば、読み出し動作を行う。
【００８１】
読み出しブロック選択信号ＢＳＥＬ＿Ｒは、保存されたデータを出力しようとするメモリセルアレイブロックを選択する信号であって、ローアドレス信号と読み出し命令との組合わせによって発生し、カラム選択ライン信号ＣＳＬと同時に活性化されるか、または先に活性化される。
【００８２】
書き込みブロック選択信号ＢＳＥＬ＿Ｗは、データを保存しようとするメモリセルアレイブロックを選択する信号であって、ローアドレス信号と書き込み命令との組合わせによって発生し、カラム選択ライン信号ＣＳＬと同時に活性化されるか、または先に活性化される。
【００８３】
ローカルセンス増幅回路ＬＳＡは、メモリセルアレイブロックのビットラインセンス増幅回路（ＢＬＳＡ）とサブワードラインドライバＳＷＤとの間のコンジャンクション領域に配置される。
【００８４】
図９の半導体メモリ装置９００の図５のローカルセンス増幅回路５００が配置される半導体メモリ装置を説明する。すなわち、図９の半導体メモリ装置９００のローカルセンス増幅回路ＬＳＡは、図５のローカルセンス増幅回路５００と同じであるため、動作の詳細な説明を省略する。
【００８５】
動作制御信号ＬＳＡ＿ＥＮは、カラム選択ライン信号ＣＳＬと同時に活性化または不活性化され、カラム選択ライン信号ＣＳＬが伝送されるメタルラインと同じ方向に配置されるメタルラインを介して伝送される。動作制御信号ＬＳＡ＿ＥＮは、ローカルセンス増幅回路ＬＳＡを制御するためにカラムデコーダ９２０から発生する。
【００８６】
図１０を参照すれば、カラムデコーダ９２０は、第１カラム選択ラインドライバＣＳＬ＿ＤＲＶ１ないし第ｎカラム選択ラインドライバＣＳＬ＿ＤＲＶｎ及び動作制御信号ドライバＬＳＡ＿ＤＲＶを備える。
【００８７】
第１カラム選択ラインドライバＣＳＬ＿ＤＲＶ１ないし第ｎカラム選択ラインドライバＣＳＬ＿ＤＲＶｎは、カラムアドレス信号ＤＣＡ、活性マスター信号ＰＣＳＬＥ及び不活性マスター信号ＰＣＳＬＤに応答して、対応するカラム選択ライン信号ＣＳＬを発生させる。
【００８８】
動作制御信号ドライバＬＳＡ＿ＤＲＶは、活性マスター信号ＰＣＳＬＥ及び不活性マスター信号ＰＣＳＬＤに応答して、動作制御信号ＬＳＡ＿ＥＮを発生させる。動作制御信号ＬＳＡ＿ＥＮは、活性マスター信号ＰＣＳＬＥが活性化されれば活性化され、不活性マスター信号ＰＣＳＬＤが活性化されれば不活性化される。
【００８９】
カラムアドレス信号ＤＣＡは、複数のビットから構成され、第１カラム選択ラインドライバＣＳＬ＿ＤＲＶ１ないし第ｎカラム選択ラインドライバＣＳＬ＿ＤＲＶｎは、複数のビットのカラムアドレス信号ＤＣＡに応答して、カラム選択ライン信号を伝送するメモリセルアレイブロックを選択する。
【００９０】
そして、活性マスター信号ＰＣＳＬＥが活性化されれば、選択されたメモリセルアレイブロックに対応するカラム選択ライン信号を伝送し、不活性マスター信号ＰＣＳＬＤが活性化されれば、カラム選択ライン信号を不活性化させる。
【００９１】
動作制御信号ドライバＬＳＡ＿ＤＲＶも、第１カラム選択ラインドライバＣＳＬ＿ＤＲＶ１ないし第ｎカラム選択ラインドライバＣＳＬ＿ＤＲＶｎの構造と同じである。但し、動作制御信号ドライバＬＳＡ＿ＤＲＶは、カラムアドレス信号ＤＣＡを受信せずに、活性マスター信号ＰＣＳＬＥが活性化されれば、動作制御信号ＬＳＡ＿ＥＮを活性化させて出力し、不活性マスター信号ＰＣＳＬＤが活性化されれば、動作制御信号ＬＳＡ＿ＥＮを不活性化させる。
【００９２】
したがって、第１カラム選択ラインドライバＣＳＬ＿ＤＲＶ１ないし第ｎカラム選択ラインドライバＣＳＬ＿ＤＲＶｎのうち、何れか一つのカラム選択ラインドライバが対応するカラム選択ライン信号を活性化させて出力すれば、動作制御信号ドライバＬＳＡ＿ＤＲＶも動作制御信号ＬＳＡ＿ＥＮを活性化させて出力する。不活性マスター信号ＰＣＳＬＤによってカラム選択ライン信号が不活性化されれば、動作制御信号ＬＳＡ＿ＥＮも不活性化される。
【００９３】
図１１を参照して、第１カラム選択ラインドライバＣＳＬ＿ＤＲＶ１の構造及び動作を説明する。第１カラム選択ラインドライバＣＳＬ＿ＤＲＶ１は、ＮＡＮＤゲート及び第１ドライビングトランジスタＤＴＲ１ないし第３ドライビングトランジスタＤＴＲ３を備える。
【００９４】
ＮＡＮＤゲートは、カラムアドレス信号ＤＣＡと活性マスター信号ＰＣＳＬＥとをＮＡＮＤ処理する。第１ドライビングトランジスタＤＴＲ１は、電源電圧ＶＤＤに第１端が連結され、反転論理積手段ＮＡＮＤの出力がゲートに印加され、連結ノードＣ＿ＮＯＤＥに第２端が連結される。
【００９５】
第２ドライビングトランジスタＤＴＲ２は、連結ノードＣ＿ＮＯＤＥに第１端が連結され、ゲートに不活性マスター信号ＰＣＳＬＤが印加される。第３ドライビングトランジスタＤＴＲ３は、第２ドライビングトランジスタＤＴＲ２の第２端に第１端が連結され、ゲートにＮＡＮＤゲートの出力が印加され、第２端が接地電圧ＶＳＳに連結される。連結ノードＣ＿ＮＯＤＥを通じて対応するカラム選択ライン信号ＣＳＬ１が出力される。
【００９６】
カラムアドレス信号ＤＣＡがハイレべルに印加され、活性マスター信号ＰＣＳＬＥもハイレべルになれば、ＮＡＮＤゲートの出力はローレベルになる。それにより、第１ドライビングトランジスタＤＴＲ１はターンオンされ、第３ドライビングトランジスタＤＴＲ３はターンオフされ、連結ノードＣ＿ＮＯＤＥはハイレべルの信号を出力する。連結ノードＣ＿ＮＯＤＥから出力されるハイレべルの信号が、カラム選択ライン信号ＣＳＬ１である。
【００９７】
活性マスター信号ＰＣＳＬＥがローレベルになり、不活性マスター信号ＰＣＳＬＤがハイレべルになれば、第１ドライビングトランジスタＤＴＲ１はターンオフされ、第２ドライビングトランジスタＤＴＲ２及び第３ドライビングトランジスタＤＴＲ３はターンオンされる。したがって、カラム選択ライン信号ＣＳＬ１はローレベルに不活性化される。
【００９８】
第１カラム選択ラインドライバＣＳＬ＿ＤＲＶ１は、第１インバータＩＮＶ１及び第２インバータＩＮＶ２及び第４ドライビングトランジスタＤＴＲ４を更に備える。第１インバータＩＮＶ１は、連結ノードＣ＿ＮＯＤＥの出力を反転させる。第４ドライビングトランジスタＤＴＲ４は、連結ノードＣ＿ＮＯＤＥに第１端が連結され、第１インバータＩＮＶ１の出力がゲートに印加され、第２ただこの接地電圧ＶＳＳに連結される。第２インバータＩＮＶ２は、第１インバータＩＮＶ１の出力を反転させて出力する。
【００９９】
第４ドライビングトランジスタＤＴＲ４は、連結ノードＣ＿ＮＯＤＥの論理レベルを維持させる役割を行う。第１インバータＩＮＶ１と第２インバータＩＮＶ２とは、連結ノードＣ＿ＮＯＤＥの出力のドライビング能力を向上させる。
【０１００】
動作制御信号ドライバＬＳＡ＿ＤＲＶは、図１１の第１カラム選択ラインドライバＣＳＬ＿ＤＲＶ１と同じ構造を有する。但し、動作制御信号ドライバは、カラムアドレス信号ＤＣＡを受信しない。カラムアドレス信号ＤＣＡが入力される端子は、電源電圧ＶＤＤに連結する。したがって、動作制御信号ドライバは、活性マスター信号ＰＣＳＬＥ及び不活性マスター信号ＰＣＳＬＤのみによって制御される。
【０１０１】
図１２は、図９の本発明の他の実施形態に係る半導体メモリ装置の追加的な構成要素を示すブロック図である。
【０１０２】
それぞれのカラム選択ライン信号ＣＳＬｉがそれぞれのビットラインセンス増幅回路に連結される。例えば、第１カラム選択ライン信号ＣＳＬ１は、第１ビットラインセンス増幅回路９５２に連結され、第ｎカラム選択ライン信号ＣＳＬｎは、第ｎビットラインセンス増幅回路９５４に連結される。
【０１０３】
カラム選択ライン信号ＣＳＬｉのうち何れか一つが活性化されれば、活性化されたカラム選択ライン信号を受信する対応するビットラインセンス増幅回路は、対応するビットライン対をローカルセンス増幅回路５００のローカルＩ／Ｏライン対に連結する。
【０１０４】
本発明の半導体メモリ装置９００は、ローカルセンス増幅回路ＬＳＡに印加される動作制御信号ＬＳＡ＿ＥＮをカラムデコーダ９２０から発生させることによって、動作制御信号ＬＳＡ＿ＥＮとカラム選択ライン信号ＣＳＬとの動作タイミングを一致させうる。
【０１０５】
したがって、カラム選択ライン信号ＣＳＬが到達する時点が、メモリセルアレイブロックＭＢ１とメモリセルアレイブロックＭＢ２との間に差があっても、動作制御信号ＬＳＡ＿ＥＮも同じカラム選択ライン信号ＣＳＬと同じ時点に、メモリセルアレイブロックＭＢ１とメモリセルアレイブロックＭＢ２とに到達するため、メモリセルアレイブロックＭＢ１、ＭＢ２に対応するローカルセンス増幅回路が誤動作しない。
【０１０６】
以上、図面と明細書とで最適の実施形態が開示された。ここで、特定の用語が使用されたが、それは、単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、それから多様な変形及び均等な他の実施形態が可能であるということが理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらねばならない。
【産業上の利用可能性】
【０１０７】
本発明は、半導体メモリ装置分野に利用でき、特に、メモリコアに配置されるローカルセンス増幅回路の設計に利用できる。
【図面の簡単な説明】
【０１０８】
【図１】従来のローカルセンス増幅回路を説明する回路図である。
【図２】図１のローカルセンス増幅回路の動作を説明するタイミング図である。
【図３】一般的なメモリアレイの構造を説明するブロック図である。
【図４】プリチャージ制御信号とカラム選択ライン信号との発生時点の不一致を説明する図面である。
【図５】本発明の実施形態に係るローカルセンス増幅回路を説明する回路図である。
【図６】図５のローカルセンス増幅回路の動作を説明するタイミング図である。
【図７】本発明の他の実施形態に係るローカルセンス増幅回路を示す回路図である。
【図８】本発明の更に他の実施形態に係るローカルセンス増幅回路を示す回路図である。
【図９】本発明の他の実施形態に係る半導体メモリ装置を説明する図面である。
【図１０】図９のカラムデコーダの構造を説明するブロック図である。
【図１１】図１０のカラム選択ラインドライバの構造を説明する図面である。
【図１２】図９の本発明の他の実施形態に係る半導体メモリ装置の追加的な構成要素を示すブロック図である。
【符号の説明】
【０１０９】
５００  ローカルセンス増幅回路
５１０  読み出しデータ伝送部
５２０  プリチャージ制御部
５３０ 書き込みデータ伝送部
ＢＳＥＬ＿Ｒ  読み出しブロック選択信号
ＢＳＥＬ＿Ｗ  書き込みブロック選択信号
ＬＳＡ＿ＥＮ  第１レベルの動作制御信号
ＬＩＯ、ＬＩＯＢ  ローカルＩ／Ｏライン対
ＧＩＯ、ＧＩＯＢ  グローバルＩ／Ｏライン対
ＷＴＲ１〜ＷＴＲ４  トランジスタ
ＲＴＲ１〜ＲＴＲ５  読み出しトランジス
ＣＳＬ  カラム選択ライン信号
ＶＳＳ  接地電圧
ＶＢＬ  電圧レベル
【図１】
2006031921.tif 000003
【図２】
2006031921.tif 000004
【図３】
2006031921.tif 000005
【図４】
2006031921.tif 000006
【図５】
2006031921.tif 000007
【図６】
2006031921.tif 000008
【図７】
2006031921.tif 000009
【図８】
2006031921.tif 000010
【図９】
2006031921.tif 000011
【図１０】
2006031921.tif 000012
【図１１】
2006031921.tif 000013
【図１２】
2006031921.tif 000014