(57)【要約】【課題】  リーク電流を低減させたワード線選択回路を持つメモリ回路を備えた半導体集積回路装置を提供する。【解決手段】  メモリセルが接続される第２ワード線とそれと直交する方向に延長され、上記複数の第２ワード線のうち選択された第２ワード線に対応したメモリセルと電気的に接続されてなる複数からなるビット線及び上記第２ワード線の選択／非選択を行うＣＭＯＳインバータ回路からなるワードドライバを含み、選択されるビット線に対応した第２ワード線を含む複数のワードドライバを構成するＰチャネルＭＯＳＦＥＴのソースに対して、第２ワード線の選択レベルに対応した電圧を供給し、それ以外のワードドライバのＰチャネルＭＯＳＦＥＴのソースを非選択レベルに対応した電圧とする。【選択図】  図１
2006228294.tif 000002
【特許請求の範囲】
【請求項１】
複数からなる第１ワード線と、
上記第１ワード線と平行に延長されて、上記第１ワード線に対して複数が割り当てられた第２ワード線と、
上記第２ワード線にそれぞれ接続された複数のメモリセルと、
上記第２ワード線と直交する方向に延長され、上記複数の第２ワード線のうち選択された第２ワード線に対応したメモリセルと電気的に接続される複数からなるビット線と、
上記第２ワード線の選択／非選択を行うワードドライバとを含み、
上記ワードドライバは、直列形態に接続された第１導電型の第１ＭＯＳＦＥＴと第２導電型の第２ＭＯＳＦＥＴからなり、上記第１ＭＯＳＦＥＴのソースが回路の接地電位に接続され、上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴの共通接続されたドレインが上記第２ワード線に接続され、上記第２ＭＯＳＦＥＴのソースが第１選択端子とされ、上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴのゲートが共通接続されて第２選択端子とされ、
上記第１選択端子と上記第２選択端子には、上記第１ワード線から伝えられる第１選択信号と、上記ビット線を選択するアドレス信号を用いて形成された第２選択信号とが供給されて、選択されるビット線に対応した第２ワード線を含む複数のワードドライバの上記第１選択端子に対して、第２ワード線の選択レベルに対応した電圧が供給されてなるメモリ回路を備えてなることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記第１ワード線は、メインワード線であり、
上記第２ワード線は、上記メインワード線の延長方向に分割され、かつビット線の延長方向に複数が割り当てられるサブワード線であり、
上記ビット線は、相補ビット線からなり、
上記メモリセルは、２つのＣＭＯＳインバータ回路の入力と出力が交差接続された記憶部と、上記記憶部と上記相補ビット線との間に設けられ、ゲートが上記サブワード線に接続された選択ＭＯＳＦＥＴとからなるスタティック型メモリセルからなり、
上記第２選択信号は、上記メインワード線の延長方向に分割されたサブワード線に対応した複数からなるビット線のそれぞれに対応した選択信号であることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記ワードドライバの第１選択端子は、互いに隣接して配置されるサブワード線に対応した複数個が共通に接続され、上記第１選択信号に対応し選択信号を受ける第１ＣＭＯＳインバータ回路の出力信号が伝えられ、
上記複数個のワードドライバの第２選択端子は、電源電圧側に設けられた抵抗手段と直列に接続され、ソースに上記第１ＣＭＯＳインバータ回路の入力信号が共通に伝えら、ゲートに上記第２選択信号に対応した選択信号が供給される上記複数個の第１導電型の第３ＭＯＳＦＥＴによって形成されたドレイン出力信号がそれぞれ伝えられることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴは、第１しきい値電圧のＭＯＳＦＥＴから構成され、
上記抵抗手段は、定常的にオン状態にされる第２導電型の第４ＭＯＳＦＥＴからなり、  上記第１ＣＭＯＳインバータ回路を構成するＭＯＳＦＥＴ及び第３と第４ＭＯＳＦＥＴは、上記第１しきい値電圧よりも大きな第２しきい値電圧のＭＯＳＦＥＴを用いて形成されるものであることを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
上記複数個のワードドライバを構成する第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴは、ゲート電極が直線的に形成され、
隣接する２つのワードドライバを構成する第２ＭＯＳＦＥＴのソース領域は、共通の半導体領域から構成されてなることを特徴とする半導体集積回路装置。
【請求項６】
請求項５において、
上記第１ＣＭＯＳインバータ回路は、第１導電型の第５ＭＯＳＦＥＴと第２導電型の第６ＭＯＳＦＥＴからなり、
上記第５と第６ＭＯＳＦＥＴは、上記第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴとそれぞれ同じサイズとされ、上記複数個の第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴの中間部に設けられたそれぞれ２つのＭＯＳＦＥＴからなり、
上記それぞれ２つのＭＯＳＦＥＴのソース領域が共通の半導体領域から構成されてなることを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
上記メモリ回路は、
メインワード線の延長方向に分割された複数のサブワード線に対応した複数のメモリマットを備え、
上記ワードドライバは、上記メインワード線の延長方向に配置される２つのメモリマットを単位としてその間に鏡面形態でそれぞれ配置され、
上記第２選択信号は、上記メモリマットの選択信号であることを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
上記相補ビット線は、相補ビット線の延長方向に複数に分割され、
上記分割された相補ビット線に対応して上記メモリマットが構成され、
上記各メモリマットに対応した相補ビット線選択回路は、上記メインワード線の延長方向に配置される２つのメモリマットを単位としてその間に鏡面形態でそれぞれ配置されてなることを特徴とする半導体集積回路装置。
【請求項９】
請求項８において、
メモリ回路は、電源電圧１．２Ｖで動作させられるものであり、
上記第１導電型はＰチャネル型であり、
上記第２導電型はＮチャネル型であることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えばスタティック型ＲＡＭのようなメモリ回路を備えたものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
ＬＳＩ(Large Scale Integrated circuit:大規模集積回路) の低消費電力化およびＬＳＩ中のトランジスタ（ＭＯＳＦＥＴ）の微細化により、ＬＳＩの電源電圧が低下している。たとえば、0.１３ｕｍプロセスでは、電源電圧１．２Ｖで動作するＬＳＩが製造される。ＬＳＩの電源電圧を下げる場合には、回路性能（回路の動作速度）を低下させないために、トランジスタのしきい値電圧（以下、Ｖthと略す。）を下げてトランジスタの電流を増加させており、たとえば、0.１３ｕｍプロセスでは、Ｖthが０．４Ｖ程度であるＭＯＳＦＥＴが使用される。Ｖthが低いトランジスタでは、サブスレショルド電流と呼ばれるトランジスタがオフ状態の場合にソース・ドレイン間に流れる電流が大きくなる。この電流は、そのトランジスタで構成された回路が動作していない場合にも流れ続け、ＬＳＩが通電されているが動作していない状態（以降スタンバイ状態）での消費される電流となる。スタンバイ状態でもデータを記憶しておく必要のあるメモリ回路ではスタンバイ状態でも電源を遮断することができない。そのため、回路を構成するトランジスタのＶthが下がるとサブスレッショルド電流が増加しスタンバイ時の消費電力が増加してしまうという問題がある。
【０００３】
そこで、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）回路において、ソース線電位を制御すればリーク電流を削減することが可能となる。ソース線電位を制御する回路を、ソース線の電位を接地電位に固定するためのスイッチ、電位を決めるためのダイオード接続されたＭＯＳトランジスタ及び常時電流を流す抵抗の３つの素子で構成することで、制御回路で電力を消費することなくメモリセル内のソース線電位を制御し、また３つの素子を使用することで製造プロセスばらつきの影響を考慮したソース線電位制御回路とすることを可能としたＳＲＡＭ回路の例として特開２００４−２０６７４５がある。
【特許文献１】特開２００４−２０６７４５公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１６には、上記特許文献１に示されたＳＲＡＭ回路のワードドライバ回路図が示されている。スタンバイ状態では、ワードドライバの入力は、電源電圧Ｖｄｄとなっており、これによってワードドライバ中のＮチャネルＭＯＳＦＥＴがオン状態となり、回路の接地電位Ｖｓｓが出力されてワード線ｗｌがロウレベルにされる。これによって、メモリセルはアクセスされない状態になっている。この状態ではワードドライバ中のＰチャネルＭＯＳＦＥＴがオフ状態となっており、このＭＯＳＦＥＴを流れるサブスレッショルド電流がリーク電流となるため、この電流を低減する必要がある。
【０００５】
例えば、電源電圧が１．０Ｖの場合にＶddp を０．５Ｖ程度に下げた場合の電源関係が図１６中に示されている。ＰチャネルＭＯＳＦＥＴのゲート電位が１．０Ｖ、ソース電位が０．５Ｖ、ドレイン電位が０Ｖ、バックゲート電位が１．０Ｖとなっている。そのため、ＰチャネルＭＯＳＦＥＴは、ソース−ドレイン間電位が０．５Ｖとなり、０．５Ｖの基板バイアスがかかった状態となり、さらにゲート−ソース間に０．５Ｖが印加された状態となっており、ソース電位が１．０Ｖの状態と比較して１００００分の１程度と大きくリーク電流を低減することができる。このようなＶddp 制御のために並列形態にされた２つのＰチャネルＭＯＳＦＥＴを用いることで電源線Ｖddp の電位をスタンバイ時に０．５Ｖ程度にすることができる。つまり、並列形態の１つのＭＯＳＦＥＴを制御信号によってスタンバイ時にオフ状態にし、残り１つのＭＯＳＦＥＴを常時オン状態としてスタンバイ時に電源線Ｖddp の電位が 0．５Ｖになる程度の電流を流し続ける。
【０００６】
上記特許文献１では，上記のような制御信号を設けて、電源制御によりリーク電流削減を実現している。このため、制御信号の振幅などによる動作電流を発生する。したがって、クロック信号等に同期して上記制御信号をメモリサイクル毎に変化させることは、制御信号の振幅などによる動作電流が増加するに止まらず、多数のワードドライバが接続されることによって比較的大きな寄生容量を持つ電源線Ｖddp の電位を上記のように０．５Ｖ−１．０Ｖのように相互に変化させるのは、それによる消費電流の増加するという問題が生じることの他にワード線の選択／非選択の切り換え時間の観点からも実際的ではない。このため、上記特許文献１の技術では、一定時間以上のスタンバイ状態になる場合にしか低消費電力効果が得られない。
【０００７】
この発明の目的は、リーク電流を低減させたワード線選択回路を持つメモリ回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。複数からなる第１ワード線、上記第１ワード線と平行に延長されて、上記第１ワード線に対して複数が割り当てられた第２ワード線、上記第２ワード線に接続された複数のメモリセル、第２ワード線に直交する方向に延長され、上記複数の第２ワード線のうち選択された第２ワード線に対応したメモリセルと電気的に接続されてなる複数からなるビット線及び上記第２ワード線の選択／非選択を行うＣＭＯＳインバータ回路からなるワードドライバを含み、選択されるビット線に対応した第２ワード線を含む複数のワードドライバを構成するＰチャネルＭＯＳＦＥＴのソースに対して、第２ワード線の選択レベルに対応した電圧を供給し、それ以外のワードドライバのＰチャネルＭＯＳＦＥＴのソースを非選択レベルに対応した電圧とする。
【発明の効果】
【０００９】
選択されるビット線に対応した第２ワード線を含む複数のワードドライバ以外の多数のワードドライバにおいて、リーク電流を遮断することができる。
【発明を実施するための最良の形態】
【００１０】
図４には、この発明が適用されるＳＲＡＭの一実施例のブロック図が示されている。同図において、ＡＸはＸ（行）アドレス信号、ＡＹはＹ（列）アドレス信号、Ｄinはデータ入力信号、ＣＬＫはクロック信号、／Ｒは読み出し制御信号、／Ｗは書き込み制御信号であり、ＤＱはデータ出力信号である。また、ＸＡＢはＸアドレスバッファであり、ＹＡＢはＹアドレスバッファである。ＸＤＥＣはＸ（行）デコーダであり、後述するようなプリデコーダやワードドライバを含む。ＹＤＥＣはＹ（列）デコーダであり、後述するＹ選択スイッチ等も含むものである。ＭＡＲＹはメモリアレイであり、スタティック型メモリセルがワード線とビット線の交点に配置されて構成される。
【００１１】
ＤＩＢは、データ入力信号Ｄinを取り込む入力バッファであり、ＤＯＢは、出力信号を送出する出力バッファである。入力バッファＤＩＢに取り込まれた書き込み信号は、ライトアンプＷＡを通してメモリアレイＭＡＲＹの選択されたメモリセルに書き込まれる。ＳＡはセンスアンプであり、メモリアレイＭＡＲＹの選択されたメモリセルからの読み出し信号をセンスする。このセンスアンプＳＡの出力信号は、増幅し、出力制御回路ＯＣ−出力バッファＤＯＢを通して出力される。ＣＯＮＴは制御回路であり、上記信号ＣＬＫ、／Ｒ，／Ｗを受けてメモリ動作に対応した制御信号を形成する。
【００１２】
図５には、図４のＳＲＡＭのメモリアレイＭＡＲＹと、その選択回路の一実施例のブロック図が示されている。メモリアレイＭＡＲＹは、ワード線方向に４つのブロックに分割され、ビット線方向に４つのブロックに分割される。これにより、メモリアレイＭＡＲＹは、マットＭＡＴ００〜ＭＡＴ３３のように４×４＝１６のブロックに分割される。上記４×４のマットは、ビット線方向に対しては選択信号ＢＬＫ０〜３で選択され、ワード線方向に対して選択信号ＭＡＴ０〜３により選択される。上記選択信号ＢＬＫ０〜３は、Ｘアドレス信号ＡＸのうち上位２ビットのアドレス信号をプリデコーダＰＤＥＣによりデコードして形成される。同図では、省略されているが、選択信号ＭＡＴ０〜３も、Ｙアドレス信号のうちの上位２ビットのアドレス信号をプリデコーダによりデコードして形成される。
【００１３】
上記ワード線方向の４つのメモリマットＭＡＴ０〜ＭＡＴ０３を１つのブロックとする４つのブロックのそれぞれに対して、メインワードドライバＭＷＤ０〜３が設けられる。これらのメインワードドライバＭＷＤ０〜３は、０〜３１のような３２本のメインワード線（第１ワード線）ＭＷＬを選択する。メインワード線ＭＷＬは、メモリマットＭＡＴ０〜ＭＡＴ０３のような１つのブロックに存在するマットＭＡＴ０〜３を貫通するように延長される。マットＭＡＴ００〜０３、ＭＡＴ１０〜１３、ＭＡＴ２０〜２３、ＭＡＴ３０〜３３のそれぞれにおいて、１つのメインワード線ＭＷＬに対して、それぞれの８本のサブワード線（第２ワード線）ＷＬが割り当てられる。したがって、１つのマットＭＡＴ０〜ＭＡＴ３３のそれぞれにおいては、３２×８＝２５６本のようなサブワード線ＷＬが設けられることになる。
【００１４】
選択信号ＢＬＫ０に対応したマットＭＡＴ００〜ＭＡＴ０３において、上記マットＭＡＴ００とそれに隣接するマットＭＡＴ０１において、サブワードドライバＳＷＤが背中合わせ鏡面形態で配置される。他のメモリマットＭＡＴ０２とそれに隣接するマットＭＡＴ０３においても同様な形態でサブワードドライバＳＷＤが設けられる。このことは、選択信号ＢＬＫ１〜３のそれぞれに対応した他のマットＭＡＴ１０〜ＭＡＴ３３においても同様である。
【００１５】
サブワードドライバＳＷＤは、上記メインワード線ＭＷＬの選択信号と、後述するような８本のサブワード線ＷＬのうちの１本を選択するサブワード線選択信号ＳＷＢＬＫ〔０：７〕、上記選択信号ＢＬＫ０〜３及びＭＡＴ０〜ＭＡＴ３をそれぞれ受けて、上記１６個のマットＭＡＴ００〜ＭＡＴ３３のうちの１つのマットＭＡＴのサブワード線ＷＬを選択状態にし、残りを非選択状態にする。このような選択動作のために、メインワードドライバＭＷＤ０〜ＭＷＤ３は、プリデコーダＰＤＥＣで形成されたプリデコード信号ＭＷＢ〔０：３〕、ＭＷＡ〔０：７〕を受けて１／（４×８＝３２）のように３２本の中の１本のメインワード線ＭＷＬを選択する。
【００１６】
また、プリデコーダＰＤＥＣで形成されたプリデコード信号ＳＷ〔０：７〕は、１本のメインワード線に割り当てられた８本のサブワード線ＷＬを選択する信号である。この信号は、上記選択信号ＢＬＫ０と１に対応したマットＭＡＴ００，ＭＡＴ１０等間をワード線方向に延長するように配置される。同様に選択信号ＢＬＫ２と３に対応したマットＭＡＴ２０，ＭＡＴ３０等間をワード線方向に延長される。そして、選択信号ＭＡＴ０とＭＡＴ１及びＭＡＴ２とＭＡＴ３とそれぞれ組み合わされてサブワードドライバＳＷＤに供給される。
【００１７】
図６には、図４における１つのマットにおけるメモリアレイ部の一実施例の回路図が示されている。同図には、３つのサブワード線ＷＬ０，ＷＬ１及びＷＬ２５５と、２対の相補ビット線ＢＬ０，／ＢＬ０、ＢＬ１５，／ＢＬ１５及びそれぞれの交点に設けられた６つのメモリセルＭＣが代表として例示的に示されている。メモリセルＭＣは、入力と出力とが交差接続されたＣＭＯＳインバータ回路からなるラッチ回路（記憶部）と、その一対の記憶ノードと相補のビット線ＢＬ０，／ＢＬ０との間に設けらたＮチャネルの選択スイッチＭＯＳＦＥＴから構成される。選択スイッチＭＯＳＦＥＴのゲートは上記サブワード線ＷＬ０に接続される。この実施例では、特に制限されないが、１６対の相補ビット線ＢＬ０，／ＢＬ０〜ＢＬ１５，／ＢＬ１５が１つのメモリブロックＭＢ０を構成し、ＭＢ０〜ＭＢ８のように全体で９ブロックが設けられる。このような９ブロックＭＢ０〜ＭＢ８からそれぞれ１つのメモリセルを選択して、１バイト（８ビット）のデータと１ビットの誤り検出等のパリティビットとからなる９ビット単位でのデータの書き込み／読み出しが行われる。
【００１８】
上記相補ビット線ＢＬ０，／ＢＬ０〜ＢＬ１５，／ＢＬ１５の間には、両者を短絡するＰチャネルＭＯＳＦＥＴ及び電源電圧を供給するＰチャネルＭＯＳＦＥＴからなるプリチャージ回路ＰＣと、上記相補ビット線ＢＬ０，／ＢＬ０〜ＢＬ１５，／ＢＬ１５と０ビット目の書き込みデータ線ＷＤＴ０，ＷＤＢ０を接続するＮチャネルＭＯＳＦＥＴと、上記相補ビット線ＢＬ０，／ＢＬ０〜ＢＬ１５，／ＢＬ１５と０ビット目の読み出しデータ線ＲＤＴ０，ＲＤＢ０とを接続するＰチャネルＭＯＳＦＥＴからなるカラムスイッチ回路ＣＷが設けられる。これらプリチャージ回路ＰＣとカラムスイッチ回路ＣＷには、デコーダＹＤＥＣで形成されたＹ選択信号ＹＳ０〜ＹＳ１５が供給される。例示的に示された他のメモリブロックＭＢ１とＭＢ８については、１ビット目と８ビット目に対応した書き込みデータ線ＷＤＴ１，ＷＤＢ１及とＷＤＴ８，ＷＤＢ８が対応され、読み出しデータ線ＲＤＴ１，ＲＤＢ１及とＲＤＴ８，ＲＤＢ８が対応される
【００１９】
図７には、図５のプリデコーダ及びメインワードドライバの一実施例の回路図が示されている。３ビットのアドレス信号ＡＸ１〜ＡＸ３と、その反転信号をインバータ回路で形成し、３入力のゲート回路によりＳＷ０〜ＳＷ７のようなサブワード線選択信号が形成される。また、メインワードドライバＭＷＤ０は、ＭＷＤ００〜ＭＷＤ０３のように４つのブロックに分けられ、代表として例示的に示されているメインワード線ＭＷＬ０〜ＭＷＬ７のように８本ずつが割り当てられる。３ビットのアドレス信号のプリデコード信号ＭＷＡ０〜ＭＷＡ７が上記４つのブロックに分けらＭＷＤ００〜ＭＷＤ０３に供給され、それぞれのブロックに対してブロック選択信号ＢＬＫ０〜ＢＬＫ３が供給される。また、上記のような選択信号ＢＬＫ０により４つのブロックＭＷＤ００〜ＭＷＤ０３からなるメインワードドライバＭＷＤ０が選択される。これにより、上記３２本のうちの１本のメインワード線ＭＷＬが選択される。
【００２０】
この実施例では、図５のように４つのメインワードドライバＭＷＤ０〜ＭＷＤ３のそれぞれにおいて、３２本のメインワード線が割り当てられていのので、全体としては３２×４＝１２８本のメインワード線が存在するが、上記選択信号ＢＬＫ０〜ＢＬＫ３のうちの１により１つのメインワードドライバしか選択されないから、１２８本のメインワード線のうちの１本のみが選択される。
【００２１】
図１には、前記図５の１つのマットＭＡＴ００に対応したサブワードドライバ１２の一実施例の回路図が示されている。同図においては、サブワード線ＷＬ０〜ＷＬ２５５は、前記のような３２本のメインワード線ＭＷＬ０〜ＭＷＬ３１に対応した８個のサブワードドライバからなるサブドライバ群５０に分割される。そして、１つのサブドライバ群５０に対応した８本のサブワード線ＷＬ０〜ＷＬ７のうちＷＬ０とＷＬ１及びＷＬ６とＷＬ７に対応した４つのサブワードドライバ５１が代表として例示的に示されている。
【００２２】
サブワード線ＷＬ０に対応したサブワードドライバ５１は、ＣＭＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴＭＰ０１とＮチャネルＭＯＳＦＥＴＭＮ０１の直列回路により構成される。上記ＭＯＳＦＥＴＭＮ０１のソースは回路の接地線に接続される。上記ＭＯＳＦＥＴＭＰ０１とＭＮ０１の共通接続されたドレインは、出力端子とされてサブワード線ＷＬ０に接続される。上記ＭＯＳＦＥＴＭＰ０１のソースは第１選択端子とされて、上記メインワード線ＭＷＬ０に対応した残り７個の同様なＰチャネルＭＯＳＦＥＴＭＰ６１，ＭＰ７１等の第１選択端子であるソースと共通接続される。この共通ソース線ＬＶＤＤには、メインワード線ＭＷＬ０に対応した選択信号がＣＭＯＳインバータ回路ＭＰ４，ＭＮ４及びＭＰ３，ＭＮ３を通して伝えられる。
【００２３】
上記ＭＯＳＦＥＴＭＭ０１とＭＰ０１の共通接続されたゲートは、第２選択端子とされて、ＰチャネルＭＯＳＦＥＴＭＰ０２とＮチャネルＭＯＳＦＥＴＭＮ０２からなる駆動回路を通して選択信号ＳＷＢＫＭＴ０が供給される。上記駆動回路のＰチャネルＭＯＳＦＥＴＭＰ０２は、ゲートに接地電位が与えられて定常的にオン状態にされて抵抗素子として動作する。ＮチャネルＭＯＳＦＥＴＭＮ０２は、ソースが前記同様にメインワード線ＭＷＬ０に対応した残り７個の同様な駆動回路のＮチャネルＭＯＳＦＥＴＭＮ６２，ＭＮ７２等のソースと共通接続され、上記ＣＭＯＳインバータ回路ＭＰ４，ＭＮ４の出力信号ＭＷＬＢ、言い換えるならば、ＣＭＯＳインバータ回路ＭＰ３，ＭＮ３の入力信号が供給される。
【００２４】
上記選択信号ＳＷＢＫＭＴ〔０：７〕は、１つのメインワード線ＭＷＬに割り当てられた８本のサブワード線ＷＬのうちの１本を選択する選択信号であり、前記サブワード線の選択信号ＳＷＢＫ〔０：７〕のうちの１つと選択信号ＢＫ０及びＭＡＴ０を受けるゲート回路Ｇ１〜Ｇ７によりそれぞれ形成される。つまり、上記選択信号ＳＷＢＫ〔０：７〕は、前記１６個のメモリマットに対して共通に用いられる選択信号であり、上記選択信号ＢＫ０及びＭＡＴ０の組み合わせにより１つのマットＭＡＴに対応したサブワードドライバにのみ、上記選択信号ＳＷＢＫＭＴ〔０：７〕が供給される。この選択信号ＳＷＢＫＭＴ〔０：７〕は、マット内のメインワード線ＭＷＬ０〜３１に対応したサブドライバ群５０に共通に用いられる。
【００２５】
メインワード線ＭＷＬ０〜ＭＷＬ３１のうちの１つのＭＷＬ０をハイレベルの選択レベルにすると、それを受けるＣＭＯＳインバータ回路（ＭＰ４，ＭＮ４）の出力信号ＭＷＬＢがロウレベルとなり、８個の駆動回路が動作状態にされる。そして、ＣＭＯＳインバータ回路（ＭＰ３，ＭＮ３）の出力信号がハイレベルとなり、８個のサブワードドライバ５１の共通ソース線ＬＶＤＤを電源電圧のようなハイレベルにする。マットＭＡＴ００に対して供給される選択信号ＳＷＢＫＭＴ〔０：７〕のいずれか１つの選択信号ＳＷＢＫＭＴ０がハイレベルになると、ＮチャネルＭＯＳＦＥＴＭＮ０２がオン状態となり、ＰチャネルＭＯＳＦＥＴＭＰ０１をオン状態にして上記共通ソース線ＬＶＤＤを電源電圧のようなハイレベルをワード線ＷＬ０に伝えて選択状態にする。
【００２６】
このとき、メインワード線ＭＷＬ０に対応した残り７個のサブワードドライバでは、上記選択信号ＳＷＢＫＭＴ〔１：７〕のロウレベルによって、駆動回路のＮチャネルＭＯＳＦＥＴＭＮ１２，ＭＮ６２，ＭＮ７２等がオフ状態になっている。したがって、駆動回路の出力信号は、ＰチャネルＭＯＳＦＥＴＭＰ１２，ＭＰ６２，ＭＰ７２を通してハイレベルがサブワードドライバの第２選択端子であるゲートに伝えられる。これにより、各ドライバにおいて、ＮチャネルＭＯＳＦＥＴＭＮ１１，ＭＮ６１，ＭＮ７１等がオン状態になってワード線ＷＬ１〜ＷＬ７をロウレベルの非選択状態にする。
【００２７】
この実施例では、サブワードドライバを構成するＰチャネルＭＯＳＦＥＴＭＰ０１、ＭＮ１１、ＭＰ６１，ＭＰ７１は、そのプロセスで形成される最も小さなしきい値電圧を持つようにされる。これにより、素子の微細化や低電圧化のもとでも大きな駆動電流が得られるのでワード線ＷＬ０〜ＷＬ７等の選択動作を高速にすることができる。その反面、前記のように非選択のワード線ＷＬ１〜ＷＬ７に対応した７個のサブワードドライバでは、前記のようにオフ状態のＰチャネルＭＯＳＦＥＴＭＮ１１、ＭＰ６１，ＭＰ７１等において比較的大きなリーク電流が流れることになる。しかし、この実施例では、上記のように７個のサブワードドライバでしか上記リーク電流が流れない。
【００２８】
つまり、上記マットＭＡＴ００においては、他のサブワードドライバ群５０の共通ソース線ＬＶＤＤにおいては、それに対応したメインワード線ＭＷＬ１〜ＭＷＬ３１のロウレベルに対応してロウレベルとなっており、上記サブワードドライバでのリーク電流を遮断している。同様に、非選択の残り１５個のマットＭＡＴ０１〜ＭＡＴ３３では、それぞれにおいて上記メインワード線ＭＷＬ０〜ＭＷＬ３１の全てが非選択状態になるので、上記同様に各サブワードドライバ群５０の共通ソース線ＬＶＤＤをメインワード線ＭＷＬ０〜ＭＷＬ３１のロウレベルに対応してロウレベルとして上記サブワードドライバでのリーク電流を遮断している。結局、全体で２５６×１６＝４０９６のサブワードのうち上記のように７個分のサブワードドライバでしか上記リーク電流が流れないので、メモリ回路全体としてみるとリーク電流の大幅な低減が可能になる。
【００２９】
また、サブワードドライバを駆動する駆動回路においても、オフ状態のＮチャネルＭＯＳＦＥＴＭＮ１２〜ＭＮ７２での７個の駆動回路でしかリーク電流しか流れない。つまり、メインワード線ＭＷＬのロウレベルによって、それに対応した駆動回路のＮチャネルＭＯＳＦＥＴのソース電位は、電源電圧のようなハイレベルにされて、駆動回路を構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとの間で直流電流を流さないようにしている。
【００３０】
１６×９＝１４４個もの多数のメモリセルが接続されることによって大きな負荷容量を持つようにされるサブワード線ＷＬに比べて、上記共通ソース線ＬＶＤＤやＭＷＬＢの寄生容量は小さい。そのため、上記ＣＭＯＳインバータ回路ＭＰ３，ＭＮ３及びＭＰ４，ＭＮ４は、リーク電流を小さくするために上記サブワードドライバを構成するＭＯＳＦＥＴＭＰ０１，ＭＮ０１等に比べて大きなしきい値電圧を持つようにされる。これによって、上記駆動回路や、メインワード線ＭＷＬの信号を受けるＣＭＯＳインバータ回路においてもしきい値電圧を大きくすることの結果リーク電流を無視できる程度に小さくすることができる。
【００３１】
この実施例では上記８個のサブワードドライバと、それに対応したＣＭＯＳインバータ回路ＭＰ３，ＭＮ３を１つの単位回路ユニットＣＣとして、次の図２に示したようにレイアウトを採用することにより、高集積化と高速化を実現する。
【００３２】
図２には、図１の単位回路ユニットの一実施例のレイアウト図が示されている。この実施例では、上記８個のサブワードドライバと、その共通ソース線ＬＶＤＤを駆動するＣＭＯＳインバータ回路とが１つの単位回路ユニットＣＣとして構成される。上記単位回路ユニットＣＣは、ｎ型ウェル領域ｎｗｅｌｌにＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）が形成され、ｐ型ウェル領域ｐｗｅｌｌにＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）が形成される。これらのＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとは、ゲート電極Ｇが一直線上に延長されるようワード線ＷＬの延長方向に沿って配置される。ＰチャネルＭＯＳＦＥＴは、そのゲートチャネル幅がＮチャネルＭＯＳＦＥＴに比べて約２倍のように大きく形成される。
【００３３】
この実施例では、互いに隣接するサブワード線ＷＬ０と１、ＷＬ２と３及びＷＬ４と５、ＷＬ６と７に対応した２つのサブワードドライバとが一対とされて、ソースＳが共通の半導体領域で構成される。つまり、ワード線ＷＬ０と１に対応した２つのサブワードドライバを構成するＭＯＳＦＥＴにおいては、ソース領域Ｓを共通として２つのＭＯＳＦＥＴＭＰ０とＭＰ１及びＮＭ０とＭＮ１が鏡面形態で配置される。上記ソース領域Ｓの両側にゲート電極Ｇが配置され、このゲート電極を挟むよう両側にドレイン領域Ｄが配置される。これらのドレイン領域Ｄは、ワード線ＷＬ０とＷＬ１に接続される。上記ＰチャネルＭＯＳＦＥＴＭＰ０とＭＰ１の共通ソース領域Ｓは、前記共通ソース線ＬＶＤＤに接続される。ＮチャネルＭＯＳＦＥＴＭＮ０とＭＮ１の共通ソース領域Ｓは、回路の接地電位線ＶＳＳに接続される。このことは、他のサブワード線ＷＬ２と３及びＷＬ４と５、ＷＬ６と７においても同様である。
【００３４】
上記８個からなるサブワードドライバ群の中間部、つまり、サブワード線ＷＬ３と４に対応したサブワードドライバの間に、上記サブワードドライバと同様なレアウトからなる２つのＣＭＯＳインバータ回路を構成するＭＯＳＦＥＴＭＰ３、ＭＮ３が設けられる。これらの２つのＭＯＳＦＥＴは、それぞれが並列形態にされて、上記１つのＣＭＯＳインバータ回路を構成する。２つのＰチャネルＭＯＳＦＥＴＭＰ３及びＮチャネルＭＯＳＦＥＴＭＮ３は、そのソース領域Ｓが共通の半導体領域とされ、前記サブワードドライバの共通ソース領域Ｓと相互に接続される。両側に配置されるドレイン領域Ｄには、電源電圧ＶＤＤが供給されることにより、２つのＰチャネルＭＯＳＦＥＴＭＰ３及びＮチャネルＭＯＳＦＥＴＭＮ３が並列形態にされることによって、サブワードドライバに比べて２倍の電流供給能力を持つＣＭＯＳインバータ回路を構成することができる。
【００３５】
上記のように同じ回路パターンの１０個のＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴにより、８個のサブワードドライバと、その共通ソース線ＬＶＤＤを駆動するＣＭＯＳインバータ回路を配置することができる。そして、サブワードドライバにおいては、８個のＰチャネルＭＯＳＦＥＴＭＰ０〜ＭＰ７のソースを隣接するもの同士を共通にすることより相互の接続を省略し、実際には４個分のソース領域で構成できるから、そこに存在する寄生容量を約半分にすることができる。この実施例のサブワードドライバでは、ＰチャネルＭＯＳＦＥＴＭＰ０〜ＭＰ７のソースを選択端子として、ワード線ＷＬ０〜ＷＬ７の選択レベルに対応した選択信号を供給するものである。このため、ワード線の選択レベルの立ち上がりは、上記共通ソース線ＬＶＤＤの電圧変化によって決まることになるので、上記共通ソース線ＬＶＤＤの寄生容量の低減に伴って高速化が可能になる。
【００３６】
上記単位回路ユニットにおいては、中間部に設けられた上記共通ソース線ＬＶＤＤの駆動回路を構成するＣＭＯＳインバータ回路の空間を埋めるように８本分のサブワード線ＷＬ０〜ＷＬ７のピッチｈｍが均等に割り振られている。１つのメモリマットＭＡＴにおいて、このような単位回路ユニットＣＣを上記２５６本分のサブワード線に対応して３２個並べられる。これにより、サブワード線を均等なピッチｈｍにより配置させることができ、それに対応してメモリセルＭＣを規則的に配置させることができる。逆に言えば、メモリセルＭＣの配置に対応して、上記サブワードドライバを効率よく配置させることができる。
【００３７】
この実施例では、サブワードドライバと共通ソース線ＬＶＤＤを駆動するＣＭＯＳインバータ回路を同じしきい値電圧のＭＯＳＦＥＴで構成し、前記のような低しきい値電圧のＭＯＳＦＥＴで構成した場合、サブワードドライバの最終段のＰチャネルＭＯＳＦＥＴＭＰ０等のソースを共通ソース線ＬＶＤＤに接続し、メインワード線ＭＷＬが非選択時には上記共通ソース線ＬＶＤＤをロウレベルとする。非選択サブワード線ＷＬ０〜ＷＬ７に対応したサブワードドライバＭＰ０１〜ＭＰ７１のような８個分のＭＯＳＦＥＴに流れるリーク電流は、前記駆動回路におけるオフ状態の２つのＰチャネルＭＯＳＦＥＴＭＰ３のリーク電流に置き換えられることになる。このため、この実施例のようなレイアウトにおいては、ＰチャネルＭＯＳＦＥＴＭＰ０１〜ＭＰ７１からなる８個分のＭＯＳＦＥＴのゲート幅に対し遮断ＭＯＳＦＥＴＭＰ３のゲート幅が１／４に小さくでき、リーク電流を抑制することができる。
【００３８】
さらに、上記リーク電流遮断としてのＭＯＳＦＥＴＭＰ３のドレインから、サブワードドライバのＰチャネルＭＯＳＦＥＴＭＰ０１〜ＭＰ７１のソースにつながる共通ソース線ＬＶＤＤが短くすることが可能となるため、共通ソース線ＬＶＤＤの寄生抵抗を小さくするとが可能である。この実施例では、８個分のサブワードドライバに対して２つ折り返しの電源遮断ＭＯＳＦＥＴＭＰ３，ＭＮ３を配置する領域はできるため、チップサイズを増大することなく電源遮断ＭＯＳＦＥＴを配置することが可能となる。さらに、共通ソース線ＬＶＤＤの寄生拡散容量を低減することができるため、ＬＶＤＤをプルアップするときの遷移時間低減、消費電流低減をすることができる。もちろん、サブワードドライバを構成するＰチャネルＭＯＳＦＥＴＭＰ０１〜ＭＰ７１に比べて上記ＭＯＳＦＥＴＭＰ３のしきい値電圧を大きく形成してもよい。これによりサブワードドライバでのリーク電流を前記のように大幅に低減させることができる。
【００３９】
図３には、図１に示したサブワードドライバの動作の一例を説明するためのタイミング図が示されている。マット選択信号ＭＡＴ０とブロック選択信号ＢＫ０及びサブワード線選択信号ＳＷＢＫ０のハイレベルによって、ゲート回路Ｇ０によりサブワード線選択信号ＳＷＢＫＭＴ０がハイレベルにされる。一方、メインワード線ＭＷＬ０がハイレベルにされると、前段のＣＭＯＳインバータ回路の出力信号ＭＷＬＢがロウレベルになる。この信号ＭＷＬＢのロウレベルと上記ＳＷＢＫＭＴ０のハイレベルによりサブワード線ＷＬ０に対応したサブワードドライバの入力信号ＷＬＢがロウレベルとなり、上記メインワード線ＭＷＬ０のハイレベルに対応して前記駆動回路によって共通ソース線ＬＶＤＤをハイレベルにされるので、上記１つのサブワード線ＷＬ０がハイレベルの選択状態にされる。
【００４０】
図８には、図５の２つのマットＭＡＴ００とＭＡＴ０１に対応したサブワードドライバ１２の他の一実施例の回路図が示されている。この実施例では、前記図５のように背中合わせで配置される２つのサブワードドライバＳＷＤが示されている。この実施例でも、前記同様に２つのマットＭＡＴ００とＭＡＴ０１のサブワード線ＷＬ０〜ＷＬ２５５は、前記のような３２本のメインワード線ＮＬ０〜ＭＬ３１にそれぞれ対応した８個ずつのサブワードドライバからなるサブドライバ群６０に分割される。この実施例では、マット選択信号ＭＡＴ０とＭＡＴ１により、同図のサブワードドライバ群６０に対して左右に振り分けられたマットＭＡＴ００とＭＡＴ０１に対応された２つのサブデコーダのうちの１つが選択される。この実施例では、メインワード線ＭＷＬ０〜ＭＷＬ３１を受けるＣＭＯＳインバータ回路６３が、上記２つのサブワードドライバに対して共通化される。
【００４１】
前記図１の実施例では共通ソース線の選択／非選択はメインワード線ＭＷＬの単位で行っていたが、この実施例では、ＢＬＫ選択信号とＭＡＴ選択信号で選ばれたサブワードドライバブロック単位とされる。メインワード信号単位の場合、同一メインワード線に接続され、ＭＡＴ信号で選択されないサブワードドライバ回路の共通ソース線ＬＶＤＤもプルアップ／プルダウンされることになるため、この部分の充放電電流の消費電流は無駄となる。図１において、サブワードドライバ、つまりはメモリマットをＢＬＫとＭＡＴの組み合わせにより多数に分割して構成した場合には、同図に示すように選択されたサブワードドライバブロックの共通ソース線ＬＶＤＤのみ駆動した方が消費電流を小さくすることができる。例えば、前記４×４のように分割するよりも、８×８のようにマット分割した方が消費電力を小さくすることができる。
【００４２】
また、この実施例では、共通ソース線ＬＶＤＤの駆動（遮断）回路６２がワードドライバの小ブロック６１の８個に対して１個の割合で配置され、同一ＢＬＫ、ＭＡＴで選択されるサブワードドライバブロック内の３２個が共通ソース線ＬＶＤＤに接続される。このため、１個当たりの駆動回路６２に設けられ、共通ソース線電源遮断としてのＰチャネルＭＯＳＦＥＴのゲート幅を小さく設計することが可能となる。
【００４３】
図９には、上記図８のサブワードドライバ群６０の一実施例の回路図が示されている。右側に配置される８個のサブワードドライバ６１と、前記ＣＭＯＳインバータ回路６２は、前記図１のものと同一である。それと対称的に左側にも同様な８個のサブサブワードドライバと１つのＣＭＯＳインバータ回路６２が設けられる。このような８×２個のサブワードドライバ６１に対して、メインワード線ＭＷＬ０を受けるＣＭＯＳインバータ回路６３が設けられる。この実施例では、上記ＣＭＯＳインバータ回路６３の出力信号は、左右に振り分けられて設けられた８個ずつのサブワードドライバ６１の駆動回路を構成するＮチャネルＭＯＳＦＥＴＭＮ０２〜ＭＮ７２、ＭＮ０３〜ＭＮ７３のソース電位を制御するためだけに用いられる。サブワードドライバ６１のＰチャネルＭＯＳＦＥＴの共通ソース線ＬＶＤＤＬとＬＶＤＤＲは、それぞれマットＭＡＴ００、ＭＡＴ０１に対応して共通化され、それぞれ上記サブドライバ群６０毎に設けられたＣＭＯＳインバータ回路６２によって駆動される。
【００４４】
図１０には、図９のサブワードドライバ群の一実施例のレイアウト図が示されている。この実施例では、共通ソース線電源遮断ＭＯＳＦＥＴＭＰ３，ＭＰ５サブワードドライバ最終段のＰチャネルＭＯＳＦＥＴＭＰ０１〜ＭＰ７１及びＭＰ０４〜ＭＰ７４の半分以下とし、空いた領域にサブワードドライバの前記抵抗手段として設けられるＰチャネルＭＯＳＦＥＴＭＰ０２〜ＭＰ７２及びＭＰ０３〜ＭＰ７３がそれぞれ左右に分かれて配置される。上記ＰチャネルＭＯＳＦＥＴＭＰ０２〜ＭＰ７２及びＭＰ０３〜ＭＰ７３に対応されたＮチャネルＭＯＳＦＥＴＭＮ０２〜ＭＮ７２及びＭＮ０３〜ＭＮ７３は、中央部に設けられたｐ型ウェル領域ｐｗｅｌｌにそれぞれのサブワードドライバに対応したＰチャネルＭＯＳＦＥＴと並んで配置される。上記サブワードドライバ群６０の中央部分には、上記メインワード線ＭＷＬを受けるＣＭＯＳインバータ回路６３を構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴが２対設けられて、それが並列接続されて左右のサブワードドライバ群に共通に用いられる。これによって、図９に示されたマットＭＡＴ００とＭＡＴ０１に対応した８本ずつのサブワード線ＷＬ０〜ＷＬ７を選択するのに必要な全てのＭＯＳＦＥＴを効率よくレアウトすることができる。
【００４５】
上記ＳＲＡＭのサブワードドライバを更なる微細化して９０ｎｍのＣＭＯＳプロセスで製造した場合、本願発明者の試算によれば前記のような遮断ＭＯＳＦＥＴを設けないサブワードドライバでは、リーク電流が７２ＭビットのＳＲＡＭにあっては７０ｍＡにも達するという結果が得られた。そこで、サブワードドライバのトランジスタゲート幅を小さくしてリーク電流を小さくした場合、逆に遅延時間が大きくなってしまう。したがって、前記実施例のように遅延時間を悪化させることなくリーク電流を小さくするために複数のワードドライバのＰチャネルＭＯＳＦＥＴのソースを共通にして、リーク遮断ＭＯＳＦＥＴを接続する。この場合には、図１１のタイミング図に示すようにリーク遮断ＭＯＳＦＥＴのゲート電圧ＭＷＬＢは、当該サブワードドライバ群が選択された場合に立ち下げられ、共通ソース線を０ＶからＶＤＤ電圧までリカバリさせる。共通ソース線が十分に立ち上がらないとワード線ＷＬ０を駆動できないため、共通ソースリカバリ時間をなるべく速くする必要がある。
【００４６】
図１２には、リーク遮断ＭＯＳサイズに対する共通ソースリカバリ時間の依存性を説明するための特性図が示されている。共通ソース線に接続されるサブワードドライバの数が大きいほどサブワードドライバのソース部における拡散層の寄生容量が増加するため、リカバリ時間が長くなる。これを低減するために大きなリーク遮断ＭＯＳＦＥＴを必要となるが、大きなリーク遮断ＭＯＳＦＥＴはサブワードドライバのレイアウト占有面積を増加させ、チップの製造コストを悪化させてしまう問題がある。この実施例では、図２や図１０の実施例のように隣接する２つのサブワードドライバにてソース拡散領域を共通とすることで上記寄生容量を半減させ、しかもそれらを接続する配線も半分にすることができので、上記ソースリカバリ時間の短縮化、言い換えるならば、メモリ選択動作の高速化を実現することができる。
【００４７】
図１３には、サブワードドライバのＰチャネルＭＯＳＦＥＴのゲート幅とサブワードリーク電流の関係を説明するための特性図が示されている。図１３は、サブワードドライバの電源遮断によるリーク電流削減効果の一例を示すものであり、この実施例のような遮断ＭＯＳＦＥＴを設けない場合には、ＰチャネルＭＯＳＦＥＴのサイズに比例してリーク電流は増大する。これに対して、電流遮断ＭＯＳＦＥＴを設けることにより、リーク電流をＰチャネルＭＯＳＦＥＴサイズに無関係に一定に小さくすることができる。例えば、チップサイズの小型化を優先させてＰチャネルＭＯＳＦＥＴのサイズを比較的小さくした場合には、例えば６０ｍＡ低減でき、高速化（遅延時間の短縮化）を優先させてＰチャネルＭＯＳＦＥＴのサイズを大きくした場合には、９０ｍＡの低減が可能になる。
【００４８】
図１４には、サブワードドライバのＰチャネルＭＯＳＦＥＴのゲート幅と共通ソース線リカバリ時間の関係を説明するための特性図が示されている。図１４は、共通ソース線リカバリ時間の一例を示すものであり、電流遮断無の場合、つまりはサブワードドライバのＰチャネルＭＯＳＦＥＴのソースに電源電圧ＶＤＤを供給するものでは、当然のようにリカバリ時間は０であるが、反面前記のように大きなリーク電流を流す。同図において、電源遮断１の特性は、サブワードドライバのＰチャネルＭＯＳＦＥＴのソースを独立したソース領域で構成した場合が示されている。これに対して、電源遮断２の特性は、前記図２や図１０の実施例のように隣接したサブワード線のドライバＭＯＳＦＥＴのソースを共通ソース領域で構成した場合が示されている。このようにソース領域の共通化によって、寄生容量及び相互接続の配線抵抗が減るので共通ソース線リカバリ時間を改善することができるものとなる。
【００４９】
図１５には、サブワードドライバの他の一実施例のレイアウト図が示されている。この実施例では、互いに隣接する２つのサブワード線ＷＬ０とＷＬ１に対応した２つのサブワードドライバが示されている。ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴのゲート電極が折り返して構成される。上記折り返しゲート電極Ｇに挟まれた半導体領域がドレイン領域Ｄとして用いられ、ワード線ＷＬ０、ＷＬ１にそれぞれ接続される。上記２つのＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴの一方のソース領域Ｓが共通化される。そして、上下両側に他方のソース領域Ｓがそれぞれ配置される。これらのソース領域Ｓは、図示しないが前記共通ソース線に接続される。この実施例でも、２つのＰチャネルＭＯＳＦＥＴの共通ソースの一部を上記のように共通化しているので、前記同様に寄生容量を低減できる。この実施例では、ゲート電圧Ｇを折り返して構成することにより、ワード線方向の長さを半分にすることができる。つまり、ワード線ＷＬ０とＷＬ１のピッチｈｎに余裕がある場合には、この実施例のようにゲート電極を折り返し構成とすることによって、ワード線方向のメモリ回路の長さを短くすることができる。
【００５０】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記遮断ＭＯＳＦＥＴＭＰ３等は、サブワードドライバのＰチャネルＭＯＳＦＥＴＭＰ０１等に比べてゲート長を長くして、ソース−ドレイン経路に流れるリーク電流を低減させるようにしてもよい。半導体集積回路装置に搭載されるＳＲＡＭのメモリセルアレイを構成するワード線やビット線の本数は、種々の実施形態を採ることができる。ＳＲＡＭは、システムＬＳＩに混載されるＳＲＡＭの他に、汎用メモリとしてのＳＲＡＭにも同様に適用することができる。また、ＳＲＡＭの他に、マスクＲＯＭ等のようなメモリ回路のワード線に設けられるワードドライバにも同様に適用することができる。この発明は、前記のようなＳＲＡＭやＲＯＭ等のメモリ回路を含む半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００５１】
【図１】図５の１つのマットＭＡＴ００に対応したサブワードドライバ１２の一実施例を示す回路図である。
【図２】図１の単位回路ユニットの一実施例のレイアウト図である。
【図３】図１のサブワードドライバの動作の一例を説明するためのタイミング図である。
【図４】この発明が適用されるＳＲＡＭの一実施例を示すブロック図である。
【図５】図４のＳＲＡＭのメモリアレイＭＡＲＹとその選択回路の一実施例を示すブロック図である。
【図６】図４における１つのマットにおけるメモリアレイ部の一実施例を示す回路図である。
【図７】図５のプリデコーダ及びメインワードドライバの一実施例を示す回路図である。
【図８】図５の２つのマットＭＡＴ００とＭＡＴ０１に対応したサブワードドライバ１２の他の一実施例を示す回路図である。
【図９】図８のサブワードドライバ群６０の一実施例を示す回路図である。
【図１０】図９のサブワードドライバ群の一実施例を示すレイアウト図である。
【図１１】この発明に係るリーク遮断ＭＯＳサイズに対する共通ソースリカバリ時間の依存性を説明するための特性図である。
【図１２】この発明に係るリーク遮断ＭＯＳサイズに対する共通ソースリカバリ時間の依存性を説明するための特性図である。
【図１３】この発明に係るサブワードドライバのＰチャネルＭＯＳＦＥＴのゲート幅とサブワードリーク電流の関係を説明するための特性図である。
【図１４】この発明に係るサブワードドライバのＰチャネルＭＯＳＦＥＴのゲート幅と共通ソース線リカバリ時間の関係を説明するための特性図
【図１５】この発明に係るサブワードドライバの他の一実施例を示すレイアウト図である。
【図１６】特許文献１に示されたワードドライバの回路図である。
【符号の説明】
【００５２】
ＡＸ…Ｘアドレス信号、ＡＹ…Ｙアドレス信号、Ｄin…データ入力信号、ＤＱ…データ出力信号、ＣＬＫ…クロック信号、／Ｒ…読み出し制御信号、／Ｗ…書き込み制御信号、ＸＡＢ…Ｘアドレスバッファ、ＹＡＢ…Ｙアドレスバッファ、ＸＤＥＣ…Ｘデコーダ、ＹＤＥＣ…Ｙデコーダ、ＣＯＮＴ…制御回路、ＷＡ…ライトアンプ、ＳＡ…センスアンプ、ＤＩＢ…入力バッファ、ＤＯＢ…出力バッファ、ＯＣ…出力制御回路、ＷＬ０〜ＷＬ２５５…サブワード線、ＢＬ０〜／ＢＬ１５…ビット線、ＭＣ…メモリセル、
１２…サブワードドライバ、５０，６０…サブワードドライバ群、６１…サブワード小ブロック、６２，６３…駆動回路（ＣＭＯＳインバータ回路）、
ＭＰ０１〜ＭＰ７４…ＰチャネルＭＯＳＦＥＴ、ＭＮ０１〜ＭＮ７４…ＮチャネルＭＯＳＦＥＴ、ＭＰ３〜ＭＰ５…ＰチャネルＭＯＳＦＥＴ、ＭＮ３〜ＭＮ５…ＮチャネルＭＯＳＦＥＴ、ＬＶＤＤ…共通ソース線、ＣＣ…単位回路ユニット、
ＭＡＴ００〜ＭＡＴ３３…マット、ＳＷＤ…サブワードドライバ、ＭＷＤ０〜ＭＷＤ３…メインワードドライバ、ＰＤＥＣ…プリデコーダ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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