(57)【要約】【課題】  入力パッドに接続する保護抵抗からの基板ノイズを低減することのできる半導体装置を提供する。【解決手段】  ｐ型の半導体基板１に設けられたｎ型埋め込み層２には、ｐ型埋め込み層３´が設けられている。また、ｎ型埋め込み層２の上にはｎ型拡散層６が、ｐ型埋め込み層３´にはｎ型拡散層６´が設けられている。さらに、ｐ型埋め込み層３´の上にはｐ型拡散層８が、ｎ型拡散層６´の上には分離絶縁膜７を介して保護抵抗９が設けられている。ｎ型拡散層６とｐ型拡散層８の上にはアルミニウム配線１０が設けられていて、ｎ型埋め込み層２とｐ型埋め込み層３´は、アルミニウム配線１０を介してＧＮＤ端子に接続する。【選択図】      図１
2006228881.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板に設けられた第２導電型の第１の埋め込み層と、
前記第１の埋め込み層に設けられた第１導電型の第２の埋め込み層と、
前記第１の埋め込み層の上に設けられた第２導電型の第１の拡散層と、
前記第２の埋め込み層に設けられた第２導電型の第２の拡散層と、
前記第２の埋め込み層の上に設けられた第１導電型の第３の拡散層と、
前記第２の拡散層の上に絶縁膜を介して設けられた保護抵抗と、
前記第１の拡散層と前記第３の拡散層の上に設けられた配線とを有し、
前記第１の埋め込み層と前記第２の埋め込み層が前記配線を介してＧＮＤ端子に接続することを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板と、
前記半導体基板に設けられた第２導電型の埋め込み層と、
前記埋め込み層の上に設けられた第１導電型のウェル層と、
前記埋め込み層の上で且つ前記ウェル層に隣接して設けられた第２導電型の第１のエピ成長層と、
前記ウェル層の上に設けられた第２導電型の第２のエピ成長層と、
前記ウェル層の上で且つ分離絶縁膜を挟んで前記第２のエピ成長層に隣接する位置に設けられた第１導電型の第３のエピ成長層と、
前記第２のエピ成長層の上に設けられた絶縁膜と、
前記絶縁膜の上に設けられた保護抵抗と、
前記第１のエピ成長層と前記第３のエピ成長層の上に設けられた配線とを有し、
前記埋め込み層と前記ウェル層が前記配線を介してＧＮＤ端子に接続することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、より詳しくは、保護抵抗からの基板ノイズを低減することのできる半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路における微細化技術と低電圧化技術とによって、低消費電力で高周波用のＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）が提供されるようになっている。しかし、こうした技術は、一方でノイズに対して敏感になるという問題がある。
【０００３】
例えば、アナ・デジ混載ＬＳＩでは、デジタル回路の動作時の貫通電流が基板へ伝播することによって、基板電位に変動が引き起こされる。また、電源や入力配線と基板間の容量結合によって、基板電位が変動することも知られている。こうした基板電位の変動は、周辺の回路まで伝播した後に基板ノイズとなって回路動作に悪影響を及ぼす。
【０００４】
デジタル回路からの貫通電流に起因する基板ノイズに対しては、ガードバンドの適用、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のウェル構造またはＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）分離の採用などの対策が採られている（例えば、特許文献１参照。）。また、電源配線に起因するノイズに対しては、裏面コンタクトを強化することによって基板電位を固定する方法が有効である。さらに、基板中に発生した過剰少数キャリアは、裏面電極によって基板電位を固定しても基板中を伝播することから、過剰少数キャリアを再結合層によって消失させる方法も提案されている（例えば、特許文献２参照。）。
【０００５】
一方、入力信号配線に起因するノイズは、大面積の入力端子パッドと基板間の容量結合が主な発生源であるので、最上層の配線層を使用したパッド構造の採用や、パッド面積の縮小化などの対策が採られている。また、入力端子には、回路をサージ等から保護するために保護抵抗が直列に接続されるが、この保護抵抗は、配線の抵抗に比較すると高抵抗で大面積である。このため、保護抵抗直下では、入力信号が特に基板に伝播しやすくなり、ノイズの主要な発生源となる。これに対しては、パッドと同様に、面積の縮小化が有効である。
【０００６】
【特許文献１】特開２００４−１７９２５５号公報
【０００７】
【特許文献２】特開平８−２４１９６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、保護抵抗と基板間に形成される寄生容量はデバイス構造によって決定されるので、保護抵抗のレイアウトを若干変更するだけで、基板ノイズ特性が大幅に変化してしまうという問題があった。このため、電源と基板間でのノイズを削減する機構の開発が急務となっている。
【０００９】
また、基板中に発生した過剰少数キャリアの伝播を防止するためには、基板電位をＧＮＤ電位に固定するだけでは十分でない。このため、上述したように、再結合層を設けるために製造工程を増やしたり、ＳＯＩ基板を使用したりする必要があるといった問題もあった。
【００１０】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、入力パッドに接続する保護抵抗からの基板ノイズを低減することのできる半導体装置を提供することにある。
【００１１】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１２】
本願の第１の発明は、第１導電型の半導体基板と、この半導体基板に設けられた第２導電型の第１の埋め込み層と、この第１の埋め込み層に設けられた第１導電型の第２の埋め込み層と、第１の埋め込み層の上に設けられた第２導電型の第１の拡散層と、第２の埋め込み層に設けられた第２導電型の第２の拡散層と、第２の埋め込み層の上に設けられた第１導電型の第３の拡散層と、第２の拡散層の上に絶縁膜を介して設けられた保護抵抗と、第１の拡散層と第３の拡散層の上に設けられた配線とを有し、第１の埋め込み層と第２の埋め込み層が配線を介してＧＮＤ端子に接続することを特徴とする半導体装置に関する。
【００１３】
また、本願の第２の発明は、第１導電型の半導体基板と、この半導体基板に設けられた第２導電型の埋め込み層と、この埋め込み層の上に設けられた第１導電型のウェル層と、埋め込み層の上で且つウェル層に隣接して設けられた第２導電型の第１のエピ成長層と、ウェル層の上に設けられた第２導電型の第２のエピ成長層と、ウェル層の上で且つ分離絶縁膜を挟んで第２のエピ成長層に隣接する位置に設けられた第１導電型の第３のエピ成長層と、第２のエピ成長層の上に設けられた絶縁膜と、この絶縁膜の上に設けられた保護抵抗と、第１のエピ成長層と第３のエピ成長層の上に設けられた配線とを有し、埋め込み層とウェル層が配線を介してＧＮＤ端子に接続することを特徴とする半導体装置に関する。
【発明の効果】
【００１４】
本願の第１の発明によれば、第２の拡散層の下に設けられた第２の埋め込み層がＧＮＤ端子に接続しているので、第２の拡散層の電位変化を低減させることができる。また、この過程において、第２の拡散層と第２の埋め込み層の接合によって発生するキャリアは、最終的には第１の埋め込み層を通ってＧＮＤ端子に流れるので、キャリアが半導体基板へ伝播するのを防ぐこともできる。
【００１５】
また、本願の第２の発明によれば、ウェル層がＧＮＤ端子に接続しているので、第２のエピ成長層の電位変化を低減させることができる。また、この過程において発生するキャリアは、最終的には埋め込み層を通ってＧＮＤ端子に流れるので、キャリアが半導体基板へ伝播するのを防ぐこともできる。
【発明を実施するための最良の形態】
【００１６】
実施の形態１．
図１は、本実施の形態における半導体装置の断面図である。
【００１７】
図１において、ｐ型半導体基板１の上には、ｎｐｎトランジスタのコレクタ層となるｎ型埋め込み層（第１の埋め込み層）２と、接合分離の一部であるｐ型埋め込み層３とが設けられている。また、ｐ型半導体基板１の上にはｎ−層４が設けられている。ここで、ｎ−層４は、ｐ型埋め込み層３と、ｐ型埋め込み層３に達するｐ型ウェル層５とで形成される接合分離層によって分割されている。
【００１８】
ｎ型埋め込み層２には、ｐ型埋め込み層３と同じ工程で形成されるｐ型埋め込み層（第２の埋め込み層）３´が設けられている。また、ｐＭＯＳトランジスタのｎウェル層に相当するｎ型拡散層（第１の拡散層）６が、ｐ型埋め込み層３´に隣接し且つｎ型埋め込み層２に達するように設けられている。そして、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）構造の分離絶縁膜７を挟んでｎ型拡散層６に隣接する位置に、ｎＭＯＳトランジスタのｐウェル層に相当するｐ型拡散層（第３の拡散層）８が、ｐ型埋め込み層３´に達するように設けられている。ここで、ｐ型拡散層８は、ｐ型ウェル層５と同じ工程で形成することができる。
【００１９】
また、図１の上方向から見たときに、ｐ型埋め込み層３´の外側には、ｎ型拡散層６がｎ型埋め込み層２に達するように設けられる。
【００２０】
ｐ型埋め込み層３´に設けられたｎ型拡散層（第２の拡散層）６´は、ｎ型拡散層６と同じ工程で形成される。そして、ｎ型拡散層６´の上には、分離絶縁膜７を介して保護抵抗９が設けられている。保護抵抗９は入力端子（図示せず）に接続していて、ポリシリコンなどの半導体層からなる。本実施の形態においては、保護抵抗９として、ｎｐｎトランジスタのエミッタ引き出し電極や、ＭＯＳトランジスタのゲート電極を用いることによって、新たに工程を加えることなしに抵抗を形成することができる。
【００２１】
また、本実施の形態においては、ｎ型埋め込み層２とｐ型埋め込み層３´は、ｎ型拡散層６とｐ型拡散層８を介してアルミニウム配線１０で短絡し、ＧＮＤ端子（図示せず）に接続している。尚、図１において、１１は層間絶縁膜、１３はエミッタ層、１４はベース層である。
【００２２】
一般に、入力端子からの信号は、入力端子に直接接続する保護抵抗によって、振幅の大きい電圧信号として直下の半導体基板に容量結合によって伝播した後、ｎ型拡散層６´に電位変化を引き起こす。しかし、本実施の形態によれば、ｎ型拡散層６´の下に設けられたｐ型埋め込み層３´がＧＮＤ端子に接続しているので、ｎ型拡散層６´の電位変化を低減させることができる。また、この過程において、ｎ型拡散層６´とｐ型埋め込み層３´の接合によって発生するキャリアは、最終的にはｎ型埋め込み層２を通ってＧＮＤ端子に流れるので、キャリアが半導体基板１へ伝播するのを防ぐこともできる。
【００２３】
実施の形態２．
図２は、本実施の形態における半導体装置の断面図である。
【００２４】
図２において、ｐ型半導体基板２１の上には、ｎｐｎトランジスタのコレクタ層となるｎ型埋め込み層２２と、ｎ−層２４とが形成されている。ここで、ｎ−層２４は、ｐ型ウェル層２５からなる接合分離層によって分割されている。尚、接合分離層は、実施の形態１で示したような上下面型の接合分離であってもよい。
【００２５】
ｎ型埋め込み層２２の上には、ｎＭＯＳトランジスタのバックゲート層となるｐ型ウェル層２８と、ｎｐｎトランジスタのシンカーｎ＋層と同様のｎ＋層（第１のエピ成長層）２６とが設けられている。また、ｐ型ウェル層２８には、ｎＭＯＳトランジスタのソース・ドレイン拡散層に相当するｎ＋層（第２のエピ成長層）３１が設けられている。そして、ｐ型ウェル層２８の上で、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）構造の分離絶縁膜２７を挟んでｎ＋層３１に隣接する位置に、ｐＭＯＳトランジスタのソース・ドレイン拡散層に相当するｐ＋層（第３のエピ成長層）３２が設けられている。
【００２６】
また、ｎ＋層３１の上には、第１の層間絶縁膜３３を介して保護抵抗２９が設けられている。保護抵抗２９は入力端子（図示せず）に接続していて、ポリシリコンなどの半導体層からなる。本実施の形態においては、保護抵抗２９として、ｎｐｎトランジスタのエミッタ引き出し電極や、ＭＯＳトランジスタのゲート電極を用いることによって、新たに工程を加えることなしに抵抗を形成することができる。
【００２７】
また、本実施の形態においては、ｎ型埋め込み層２２とｐ型ウェル層２８は、ｎ＋層２６とｐ＋層３２を介してアルミニウム配線３０で短絡し、ＧＮＤ端子（図示せず）に接続している。尚、図２において、３４は第２の層間絶縁膜である。
【００２８】
本実施の形態によれば、ｐ型ウェル層２８がＧＮＤ端子に接続しているので、ｎ＋層３１の電位変化を低減させることができる。また、この過程において発生するキャリアは、最終的にはｎ型埋め込み層２２を通ってＧＮＤ端子に流れるので、キャリアが半導体基板２１へ伝播するのを防ぐこともできる。
【００２９】
以上述べたように、実施の形態１および２によれば、入力信号配線直下にＧＮＤ電源に接続する拡散層を設けるので、新たに製造工程を増やすことなしに、容量結合によって入力信号配線から半導体基板へ伝播する電位変化を低減することができる。また、併せて、電位変化に伴って発生する過剰少数キャリアに起因するノイズを抑制することのできるアナ・デジ混載集積回路を提供することが可能となる。
【００３０】
尚、本発明は上記各実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々変形して実施することができる。
【図面の簡単な説明】
【００３１】
【図１】実施の形態１における半導体装置の断面図である。
【図２】実施の形態２における半導体装置の断面図である。
【符号の説明】
【００３２】
１，２１  半導体基板
２，２２  ｎ型埋め込み層
３  ｐ型埋め込み層
４，２４  ｎ−層
５，２５，２８  ｐ型ウェル層
６  ｎ型拡散層
７，２７  分離絶縁膜
８  ｐ型拡散層
９  保護抵抗
１０，３０  アルミニウム配線
１１  層間絶縁膜
１３  エミッタ層
１４  ベース層
２６，３１  ｎ＋層
３２  ｐ＋層
３３  第１の層間絶縁膜
３４  第２の層間絶縁膜
【図１】
2006228881.tif 000003
【図２】
2006228881.tif 000004