(57)【要約】【課題】ＰＬＬ回路を混載するマイクロコントローラでは、入力するクロック信号に合わせてＰＬＬ回路の逓倍率を変更する必要がある。そのため、専用端子を用いるか、ＣＰＵによるソフトウェアでの逓倍率変更を行っていた。【解決手段】クロック信号ＣＫのカウンタ回路１３と、内部発振信号Ｓ１を出力する内部発振回路１１と、内部発振信号とクロック信号からカウンタ回路１３を制御するカウンタ制御信号Ｓ２を生成するカウンタ制御回路１２と、カウンタ回路のカウント値Ｋ２からＰＬＬ制御信号Ｓ３を生成するＰＬＬ制御回路１４と、クロック信号をＰＬＬ制御信号が示す逓倍率で逓倍したクロック信号ＣＫ２を生成するＰＬＬ回路１５とを備え、クロック信号の周波数を自動で判別し、その判別結果を用いて最適な逓倍率を決定する。この結果、専用端子や専用ソフトウェアでの処理を必要としないＰＬＬ回路制御が可能となる。【選択図】図１
2006252265.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号をカウントするカウンタ回路と、
内部発振信号を出力する内部発振回路と、
前記内部発振信号と前記クロック信号から前記カウンタ回路を制御するカウンタ制御信号を生成出力するカウンタ制御回路と、
前記カウンタ回路のカウント値からＰＬＬ制御信号を生成出力するＰＬＬ制御回路と、
前記クロック信号を前記ＰＬＬ制御信号が示す逓倍率で逓倍したクロック信号を生成出力するＰＬＬ回路とを備えたマイクロコントローラ。
【請求項２】
ＰＬＬ回路の逓倍が完了したことを知らせる逓倍完了信号とクロック信号からＡＤ変換制御信号を生成出力するＡＤ変換制御回路と、
前記ＡＤ変換制御信号により前記ＰＬＬ回路のＶＣＯ信号の電圧をＡＤ変換し、ＡＤ変換値を生成出力するＡＤ変換回路と、
前記ＡＤ変換回路のＡＤ変換値からＰＬＬ制御信号を生成出力するＰＬＬ制御回路と、
前記クロック信号を前記ＰＬＬ制御信号が示す逓倍率で逓倍したクロック信号を生成出力するＰＬＬ回路とを備えたマイクロコントローラ。
【請求項３】
クロック信号を入力とし、複数の周波数に判別し、判別信号を出力する周波数フィルタ回路と、
前記判別信号を入力としＰＬＬ制御信号を出力するＰＬＬ制御回路と、
前記クロック信号を前記ＰＬＬ制御信号が示す逓倍率で逓倍したクロック信号を生成出力するＰＬＬ回路とを備えたマイクロコントローラ。
【請求項４】
クロック信号をカウントし、カウント値を出力するカウンタ回路と、
外部信号を入力とし外部信号を遅延した遅延信号を出力する遅延セルと、
前記遅延信号と前記外部信号を入力としカウンタ制御信号を出力するカウンタ制御回路と、
前記カウンタ回路のカウント値と前記カウンタ制御回路の制御信号からＰＬＬ制御信号を出力するＰＬＬ制御回路と、
前記クロック信号を前記ＰＬＬ制御信号が示す逓倍率で逓倍したクロック信号を生成出力するＰＬＬ回路とを備えたマイクロコントローラ。
【請求項５】
クロック信号を入力とし、電圧値を出力する積分回路と、
外部信号を入力とし外部信号を遅延した遅延信号を出力する遅延セルと、
前記遅延信号と前記外部信号を入力とし積分制御信号とＡＤ変換トリガ信号を出力する積分制御回路と、
前記ＡＤ変換トリガ信号を入力としＡＤ変換制御信号を出力するＡＤ変換制御回路と、
前記積分回路の出力する電圧値と前記ＡＤ変換制御回路の出力であるＡＤ変換制御信号を入力とし前記電圧値をＡＤ変換しＡＤ変換値を出力するＡＤ変換回路と、
前記ＡＤ変換値を入力としＰＬＬ制御信号を出力するＰＬＬ制御回路と、
前記クロック信号を前記ＰＬＬ制御信号が示す逓倍率で逓倍したクロック信号を生成出力するＰＬＬ回路とを備えたマイクロコントローラ。
【請求項６】
ＰＬＬ回路がロック状態であることを示す逓倍完了信号を入力とし、逓倍完了信号の異常に基づいて逓倍変更信号を生成出力するアンロック検出回路と、
前記逓倍変更信号を入力とし、逓倍率を下げるＰＬＬ制御信号を生成出力するＰＬＬ誤動作制御回路と、
前記クロック信号を前記ＰＬＬ制御信号が示す逓倍率で逓倍したクロック信号を生成出力するＰＬＬ回路とを備えたマイクロコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop：位相同期回路）を混載したマイクロコントローラに関する。
【背景技術】
【０００２】
ＰＬＬ回路を混載したマイクロコントローラは、外部から入力したクロック信号をＰＬＬ回路で逓倍してＣＰＵ（central processing unit）の動作クロックとする。ＰＬＬ制御回路は、ＣＰＵのアイドル時に発振器を停止させて、低消費電力化を行う（例えば、特許文献１参照。）。
【０００３】
マイクロコントローラの用途は多岐にわたり、様々な機器への搭載が行われている。機器によって異なる周波数のクロック信号を使用することがある。
【０００４】
図２５は従来のマイクロコントローラの構成を示す。ＰＬＬ回路１０１は、入力したクロック信号ＣＫを逓倍し、逓倍したクロック信号ＣＫ′と元のクロック信号ＣＫをセレクタ１０２に出力する。ＣＰＵ１０３は、セレクタ１０２を制御し、いずれか一方を動作クロックとして入力する。
【０００５】
ＣＰＵの最高動作クロックが４０ＭＨｚであるとする。クロック信号ＣＫが１０ＭＨｚの場合、４逓倍すればよい。しかし、逓倍率が固定であると、クロック信号ＣＫが５ＭＨｚの場合、２０ＭＨｚでの低速動作になってしまう。そこで、逓倍率を変更するための逓倍制御用端子１０４を設ける。例えば、逓倍制御用端子１０４の状態が“Ｈ”であれば８逓倍に設定し、“Ｌ”であれば４逓倍に設定するといった制御を行う。
【０００６】
また、図２６に示すように、ＣＰＵによるソフトウェアでの制御によりＰＬＬ回路の逓倍率を変更する方法もある。ＣＰＵの起動時には逓倍していないクロック信号ＣＫでＣＰＵが動作する。ソフトウェアの逓倍変更命令によって逓倍率を変更する。次いで、動作クロック変更命令によって、動作クロックを逓倍率変更後のクロックＣＫ′へ変更する。
【特許文献１】特開２０００−１３２２８５号公報（第５頁、第１−２図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記の逓倍率変更のためにクロック信号に応じた逓倍制御用端子を用いる構成においては、限られた端子資源が逓倍率制御用に消費され、また、制御数に応じて端子数を増やす必要がある。
【０００８】
また、上記のソフトウェアによる構成においては、クロック信号の周波数が変更されると、ソフトウェアの修正が必要となる。マイクロコントローラのプログラム格納の不揮発メモリとして主にマスクＲＯＭが使用されるが、ソフトウェアの変更にはマスクＲＯＭも変更しなければならない。
【０００９】
本発明は、このような事情に鑑みて創作したものであり、専用端子や変更ソフトウェアを必要としないで逓倍率制御を実現可能なマイクロコントローラを提供することを目的としている。
【課題を解決するための手段】
【００１０】
本発明によるマイクロコントローラは、
クロック信号をカウントするカウンタ回路と、
内部発振信号を出力する内部発振回路と、
前記内部発振信号と前記クロック信号から前記カウンタ回路を制御するカウンタ制御信号を生成出力するカウンタ制御回路と、
前記カウンタ回路のカウント値からＰＬＬ制御信号を生成出力するＰＬＬ制御回路と、
前記クロック信号を前記ＰＬＬ制御信号が示す逓倍率で逓倍したクロック信号を生成出力するＰＬＬ回路とを備えている。
【００１１】
この構成において、内部発振回路は、主にＣＰＵの低速動作モード時に使用される低周波数の内部発振信号を出力する。この内部発振信号を入力とするカウンタ制御回路は、内部発振信号の周期を基準としてカウンタ制御信号を出力する。このカウンタ制御信号によってカウンタ回路はクロック信号をカウントし、カウント値を出力する。このカウント値はクロック信号の周波数を反映したものとなる。ＰＬＬ制御回路は、カウンタ回路の出力であるカウント値によってＰＬＬ回路の逓倍率を決定し、ＰＬＬ制御信号を出力する。このＰＬＬ制御信号は、クロック信号の周波数を反映したものとなる。ＰＬＬ回路は、このＰＬＬ制御信号によって決定された逓倍率になるようクロック信号を逓倍する。この構成によれば、内部発振回路とカウンタ回路を装備することで、端子制御やソフトウェアを必要とすることなく、ＰＬＬ制御の逓倍率を自動設定することができる。
【００１２】
また、本発明によるマイクロコントローラは、
ＰＬＬ回路の逓倍が完了したことを知らせる逓倍完了信号とクロック信号からＡＤ変換制御信号を生成出力するＡＤ変換制御回路と、
前記ＡＤ変換制御信号により前記ＰＬＬ回路のＶＣＯ信号の電圧をＡＤ変換し、ＡＤ変換値を生成出力するＡＤ変換回路と、
前記ＡＤ変換回路のＡＤ変換値からＰＬＬ制御信号を生成出力するＰＬＬ制御回路と、
前記クロック信号を前記ＰＬＬ制御信号が示す逓倍率で逓倍したクロック信号を生成出力するＰＬＬ回路とを備えている。
【００１３】
この構成において、ＰＬＬ回路は、ロック状態になると、逓倍完了信号と逓倍したクロック信号とＶＣＯ信号を出力する。逓倍完了信号とクロック信号を入力とするＡＤ変換制御回路は、ＰＬＬ回路がロック状態になっているときのＶＣＯ信号をＡＤ変換するようにＡＤ変換制御信号を出力する。このＡＤ変換制御信号によってＡＤ変換回路はＶＣＯ電圧のＡＤ変換を行い、ＡＤ変換値と変換終了信号を出力する。ロック状態でのＶＣＯ電圧はクロック信号の周波数を正確に反映している。ＡＤ変換値を用いてクロック信号の周波数を自動的に判別し、ＰＬＬ回路の逓倍率の制御を行う。この構成によれば、ＡＤ変換回路を用いることで、端子制御やソフトウェアを必要とすることなく、ＰＬＬ制御の逓倍率をより高精度に自動設定することができる。
【００１４】
また、本発明によるマイクロコントローラは、
クロック信号を入力とし、複数の周波数に判別し、判別信号を出力する周波数フィルタ回路と、
前記判別信号を入力としＰＬＬ制御信号を出力するＰＬＬ制御回路と、
前記クロック信号を前記ＰＬＬ制御信号が示す逓倍率で逓倍したクロック信号を生成出力するＰＬＬ回路とを備えている。
【００１５】
この構成において、周波数フィルタ回路は、クロック信号を入力し、クロック信号の周波数に応じた判別信号を出力する。この判別信号によってＰＬＬ制御回路はＰＬＬ制御信号を出力する。周波数フィルタ回路は、判別したい周波数の種類数によってその回路規模が決まる。そのため、マイクロコントローラの使用用途に合わせて周波数フィルタ回路を構成できる。この構成によれば、判別する周波数を限定することにより、回路規模を削減することができる。
【００１６】
また、本発明によるマイクロコントローラは、
クロック信号をカウントし、カウント値を出力するカウンタ回路と、
外部信号を入力とし外部信号を遅延した遅延信号を出力する遅延セルと、
前記遅延信号と前記外部信号を入力としカウンタ制御信号を出力するカウンタ制御回路と、
前記カウンタ回路のカウント値と前記カウンタ制御回路の制御信号からＰＬＬ制御信号を出力するＰＬＬ制御回路と、
前記クロック信号を前記ＰＬＬ制御信号が示す逓倍率で逓倍したクロック信号を生成出力するＰＬＬ回路とを備えている。
【００１７】
この構成において、遅延セルは外部信号を遅延させた遅延信号を出力する。カウンタ制御回路は遅延セルによって遅延された遅延信号と遅延セルに入力される遅延前の信号から一定のカウント期間を定めるカウンタ制御信号を生成する。カウンタ回路はカウンタ制御信号が定める一定のカウント期間においてクロック信号をカウントし、カウント値をＰＬＬ制御回路に出力する。カウント値は、クロック信号の周波数を反映したものとなる。ＰＬＬ制御回路は、クロック信号の周波数を反映したカウント値に応じて逓倍率を決定する。この構成によれば、内部発振回路やＡＤ変換回路を用いなくても、外部信号から生成したカウンタ制御信号でクロック信号のカウント期間を制御することにより、最適な逓倍率でＰＬＬ制御することができる。
【００１８】
また、本発明によるマイクロコントローラは、
クロック信号を入力とし、電圧値を出力する積分回路と、
外部信号を入力とし外部信号を遅延した遅延信号を出力する遅延セルと、
前記遅延信号と前記外部信号を入力とし積分制御信号とＡＤ変換トリガ信号を出力する積分制御回路と、
前記ＡＤ変換トリガ信号を入力としＡＤ変換制御信号を出力するＡＤ変換制御回路と、
前記積分回路の出力する電圧値と前記ＡＤ変換制御回路の出力であるＡＤ変換制御信号を入力とし前記電圧値をＡＤ変換しＡＤ変換値を出力するＡＤ変換回路と、
前記ＡＤ変換値を入力としＰＬＬ制御信号を出力するＰＬＬ制御回路と、
前記クロック信号を前記ＰＬＬ制御信号が示す逓倍率で逓倍したクロック信号を生成出力するＰＬＬ回路とを備えている。
【００１９】
この構成において、遅延セルは入力信号を遅延させた遅延信号を出力する。積分制御回路は遅延セルによって遅延された遅延信号と遅延セルに入力される遅延前の信号から一定の積分期間を定める積分制御信号を生成する。積分回路は積分制御信号が定める一定の積分期間においてクロック信号をカウントし、その積分期間に入力したクロック信号のパルス数に応じた電圧値を得る。さらに、ＡＤ変換回路は電圧値をＡＤ変換する。電圧値ひいてはＡＤ変換値は、クロック信号の周波数を反映したものとなる。ＰＬＬ制御回路は、クロック信号の周波数を反映したＡＤ変換値に応じて逓倍率を決定する。この構成によれば、積分回路とＡＤ変換回路によって、クロック信号の周波数の自動判別をアナログで行うので、より高精度にＰＬＬ制御を行うことができる。
【００２０】
また、本発明によるマイクロコントローラは、
ＰＬＬ回路がロック状態であることを示す逓倍完了信号を入力とし、逓倍完了信号の異常に基づいて逓倍変更信号を生成出力するアンロック検出回路と、
前記逓倍変更信号を入力とし、逓倍率を下げるＰＬＬ制御信号を生成出力するＰＬＬ誤動作制御回路と、
前記クロック信号を前記ＰＬＬ制御信号が示す逓倍率で逓倍したクロック信号を生成出力するＰＬＬ回路とを備えている。
【００２１】
この構成において、アンロック検出回路は、ＰＬＬ回路からの逓倍完了信号が異常を示すときはＰＬＬ誤動作制御回路に逓倍変更信号を出力する。ＰＬＬ誤動作制御回路は逓倍変更信号によって逓倍率を下げるようにＰＬＬ制御信号を生成し、ＰＬＬ回路に出力する。この構成によれば、ＰＬＬ回路が誤動作した場合においてもＣＰＵを動作させることができる。
【発明の効果】
【００２２】
本発明によれば、専用端子や変更ソフトウェアを必要としないで逓倍率制御を実現することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明にかかわるマイクロコントローラの実施の形態を図面に基づいて詳細に説明する。
【００２４】
（実施の形態１）
図１は本発明の実施の形態１におけるマイクロコントローラの構成を示すブロック図である。
【００２５】
本実施の形態のマイクロコントローラ１０は、内部発振回路１１、カウンタ制御回路１２、カウンタ回路１３、ＰＬＬ制御回路１４およびＰＬＬ回路１５を備えている。
【００２６】
図２はカウンタ制御回路１２の構成例を示すブロック図である。
【００２７】
カウンタ制御回路１２は、インバータ１６、フリップフロップ１７，１８、排他的論理和（ＥｘＯＲ）ゲート１９およびＡＮＤゲート２０を備えている。カウンタ制御回路１２は、クロック信号ＣＫおよび内部発振信号Ｓ１を用いてカウンタ制御信号Ｓ２（カウントイネーブル信号Ｓ２ａおよびカウントラッチ信号Ｓ２ｂ）を生成し、カウンタ回路１３に出力する。
【００２８】
図３はカウンタ回路１３の構成を示すブロック図である。
【００２９】
カウンタ回路１３は、ＡＮＤゲート２１、バイナリカウンタ２２およびカウントレジスタ２３を備えている。カウンタ回路１３は、カウンタ制御信号Ｓ２（カウントイネーブル信号Ｓ２ａおよびカウントラッチ信号Ｓ２ｂ）によって制御され、クロック信号ＣＫをカウントするように構成されている。
【００３０】
図４はＰＬＬ制御回路１４の構成を示すブロック図である。
【００３１】
ＰＬＬ制御回路１４は、カウント値テーブル２４と複数の一致回路２５ａ，２５ｂ，２５ｃ，２５ｄと逓倍決定回路２６を備え、カウンタ回路１３によるカウント値Ｋ２を入力とする。ＰＬＬ制御回路１４は、カウンタ回路１３からのカウント値Ｋ２に基づいてＰＬＬ制御信号Ｓ３を生成し、ＰＬＬ回路１５に出力するように構成されている。
【００３２】
ＰＬＬ回路１５は、ＰＬＬ制御信号Ｓ３によって制御され、クロック信号ＣＫを逓倍したクロック信号ＣＫ２を生成出力するように構成されている。なお、内部発振信号Ｓ１はＣＰＵの動作にも使用される。
【００３３】
次に、動作を説明する。図５はカウンタ制御回路１２の動作を示すタイミングチャート、図６はカウンタ回路１３の動作を示すタイミングチャートである。
【００３４】
内部発振回路１１は、低速動作時に使用する低い周波数の内部発振信号Ｓ１を出力する。図２のカウンタ制御回路１２において、インバータ１６は、内部発振信号Ｓ１を反転させた信号をカウントイネーブル信号Ｓ２ａとして出力する。フリップフロップ１７は、入力した内部発振信号Ｓ１をクロック信号ＣＫの立ち上がりタイミングで出力して信号Ａとする。フリップフロップ１８は入力した信号Ａをクロック信号ＣＫの立ち上がりタイミングで出力して信号Ｂとする。信号Ａは内部発振信号Ｓ１を１クロック分遅延した信号となり、信号Ｂは内部発振信号Ｓ１を２クロック分遅延した信号となる。ＥｘＯＲゲート１９で信号Ａと信号Ｂの排他的論理和がとられ、信号Ｃとなる。この信号Ｃは、内部発振信号Ｓ１の立ち上がり、立ち下がりの変化点で１クロック分のパルス幅を持つ信号となる。これは内部発振信号Ｓ１の変化を示すパルスである。ＡＮＤゲート２０は、内部発振信号Ｓ１と信号Ｃの論理積をとり、カウントラッチ信号Ｓ２ｂを出力する。カウントラッチ信号Ｓ２ｂは、内部発振信号Ｓ１の立ち上がりに同期して１クロック分のパルス幅を持って立ち上がる信号である。これらカウントイネーブル信号Ｓ２ａとカウントラッチ信号Ｓ２ｂとがカウンタ制御信号Ｓ２であり、カウンタ回路１３に出力される。
【００３５】
図３のカウンタ回路１３において、ＡＮＤゲート２１は、クロック信号ＣＫとカウントイネーブル信号Ｓ２ａとの論理積をとり、カウントクロックＣＫ１としてバイナリカウンタ２２に出力する。バイナリカウンタ２２は、リセット信号Ｓｒによってカウント値Ｋ１をクリアし、カウントクロックＣＫ１をアップカウントする。カウントレジスタ２３は、カウントラッチ信号Ｓ２ｂが“Ｈ”のときのバイナリカウンタ２２のカウント値Ｋ１を保持し、保持している値をカウント値Ｋ２として出力する。
【００３６】
カウント値Ｋ１は、クロック信号ＣＫの周波数が高いほど大きくなる。したがって、カウント値Ｋ２も大きくなる。このようにカウント値Ｋ２はクロック信号ＣＫの周波数を反映している。
【００３７】
図６において、区間Ｔ１では、リセット信号Ｓｒが“Ｌ”となっているため、バイナリカウンタ２２はカウントアップしない。そして、区間Ｔ２では、カウントイネーブル信号Ｓ２ａが“Ｌ”となるため、やはりバイナリカウンタ２２はカウントアップを行わない。区間Ｔ３では、カウントイネーブル信号Ｓ２ａが“Ｈ”となっており、ＡＮＤゲート２１からカウントクロックＣＫ１が出力され、バイナリカウンタ２２はカウントアップを行う。区間Ｔ４では、カウントラッチ信号Ｓ２ｂが“Ｈ”となっているので、カウントレジスタ２３は、このときのバイナリカウンタ２２のカウント値Ｋ１を保持する。ここでは“４”をラッチする。カウンタ回路１３は、この値をカウント値Ｋ２としてＰＬＬ制御回路１４に出力する。
【００３８】
図４のＰＬＬ制御回路１４において、カウント値テーブル２４は、カウント値Ｋ２と比較するための比較値を出力する。図４では４種類の比較値Ｋａ，Ｋｂ，Ｋｃ，Ｋｄを出力する。一致回路２５ａ，２５ｂ，２５ｃ，２５ｄはそれぞれ、カウント値Ｋ２を比較値Ｋａ，Ｋｂ，Ｋｃ，Ｋｄと比較し、一致している一致回路は“Ｈ”を出力し、それ以外は“Ｌ”を出力する。
【００３９】
逓倍決定回路２６は、一致回路２５ａ，２５ｂ，２５ｃ，２５ｄの出力値から一意に逓倍率を決定する回路であり、図４では比較値Ｋａ，Ｋｂ，Ｋｃ，Ｋｄに対し、それぞれ４倍、８倍、１２倍、１６倍の逓倍率を決定する。ここで、比較値Ｋａを“４”、比較値Ｋｂを“５”、比較値Ｋｃを“６”、比較値Ｋｄを“７”とし、カウント値Ｋ２が“４”のときは、比較値Ｋａと一致することから、一致回路２５ａが“Ｈ”を出力し、逓倍決定回路２６は逓倍率４倍を決定する。そして、逓倍率４倍のＰＬＬ制御信号Ｓ３をＰＬＬ回路１５に出力する。
【００４０】
ＰＬＬ回路１５は、このＰＬＬ制御信号Ｓ３が示す逓倍率に応じてクロック信号ＣＫを逓倍し、逓倍したクロック信号ＣＫ２の出力を行う。
【００４１】
図５、図６の動作例でみると、クロック信号ＣＫは内部発振信号Ｓ１の８倍の周波数をもっている。その結果として、カウントイネーブル信号Ｓ２ａ、カウントラッチ信号Ｓ２ｂはクロック信号ＣＫの１／８の周波数となり、カウントイネーブル信号Ｓ２ａの有効期間でのバイナリカウンタ２２によるクロック信号ＣＫのカウント数は“４”となって、カウントレジスタ２３でラッチされるカウント値Ｋ２は“４”となる。これに対応して、逓倍決定回路２６は逓倍率“４”と決定する。
【００４２】
もし、クロック信号ＣＫが内部発振信号Ｓ１の１０倍の周波数であるとすれば、カウント値Ｋ２は“５”となり、一致回路２５ｂが“Ｈ”を出力し、逓倍決定回路２６は逓倍率“８”と決定する。また、クロック信号ＣＫが内部発振信号Ｓ１の１２倍の周波数であるとすれば、カウント値Ｋ２は“６”となり、一致回路２５ｃが“Ｈ”を出力し、逓倍決定回路２６は逓倍率“１２”と決定する。また、クロック信号ＣＫが内部発振信号Ｓ１の１４倍の周波数であるとすれば、カウント値Ｋ２は“７”となり、一致回路２５ｄが“Ｈ”を出力し、逓倍決定回路２６は逓倍率“１６”と決定する。
【００４３】
カウント値テーブル２４は、内部発信回路１１の発信周波数とＣＰＵへ供給する周波数から事前に作成することが可能である。ＣＰＵの最大動作周波数を６０ＭＨｚとし、内部発信回路１１の周波数が１ＭＨｚとする。カウント値Ｋ２が“５”である場合、入力されたクロック信号ＣＫの周波数は１０ＭＨｚであると判断でき、６逓倍する必要があると決定できる。
【００４４】
本実施の形態によれば、内部発信回路１１とカウンタ回路１３を用いてクロック信号ＣＫの周波数を反映したカウント値Ｋ２を生成し、そのカウンタ回路１３に応じて逓倍率を決定するので、ＰＬＬ回路１５の制御を端子制御やソフトウェアを必要としないで、最適な逓倍率に設定できる。
【００４５】
（実施の形態２）
図７は本発明の実施の形態２におけるマイクロコントローラの構成を示すブロック図である。
【００４６】
本実施の形態のマイクロコントローラ３０は、ＡＤ変換制御回路３１、ＡＤ変換回路３２、ＰＬＬ制御回路３３およびＰＬＬ回路３４を備えている。ＰＬＬ回路３４は、クロック信号ＣＫとＰＬＬ制御信号Ｓ１７を入力とし、ＰＬＬ制御信号Ｓ１７によって決まる逓倍率でクロック信号ＣＫを逓倍し、逓倍したクロック信号ＣＫ４として出力する。ＰＬＬ回路３４は、逓倍が完了したときに“Ｈ”となる逓倍完了信号Ｓ１１をＡＤ変換制御回路３１に出力するとともに、逓倍後の信号の周波数に応じた電圧値のＶＣＯ信号Ｓ１５をＡＤ変換回路３２に出力する。
【００４７】
図８はＡＤ変換制御回路３１の構成を示すブロック図である。ＡＤ変換制御回路３１は、ロック回数カウンタ３５および制御信号生成回路３６を備えている。
【００４８】
図９は本実施の形態のＰＬＬ制御回路３３の構成を示すブロック図である。ＰＬＬ制御回路３３は、ＡＤ変換値テーブル３７と複数の一致回路３８ａ，３８ｂ，３８ｃ，３８ｄと逓倍決定回路３９を備え、ＡＤ変換値Ｋ５、逓倍制御イネーブル信号Ｓ１３およびＡＤ変換終了信号Ｓ１６を入力とする。
【００４９】
次に、動作を説明する。図１０は制御信号生成回路３６の動作を示すタイミングチャートである。
【００５０】
図８のＡＤ変換制御回路３１において、ロック回数カウンタ３５は、ＰＬＬ回路３４からの逓倍完了信号Ｓ１１が“Ｈ”に変化したときにアップカウントし、ＰＬＬ回路３４がロックした回数（Ｋ３）を保持する。マイクロコントローラ３０のリセット解除後はロック回数のカウント値Ｋ３は“０”であり、その後、随時カウントアップをする。ロック回数カウンタ３５は、制御イネーブル信号Ｓ１２を制御信号生成回路３６に出力するとともに、逓倍制御イネーブル信号Ｓ１３をＰＬＬ制御回路３３に出力する。逓倍制御イネーブル信号Ｓ１３は、ロック回数のカウント値Ｋ３が“０”のとき“Ｈ”となり、それ以外のときは“Ｌ”となる信号である。制御イネーブル信号Ｓ１２は、ロック回数のカウント値Ｋ３が“１”以下のとき“Ｈ”となり、それ以外のときは“Ｌ”となる信号である。
【００５１】
制御信号生成回路３６は、クロック信号ＣＫと逓倍完了信号Ｓ１１と制御イネーブル信号Ｓ１２を入力とし、図１０に示すように、逓倍完了信号Ｓ１１をフリップフロップで同期化して内部信号Ｄを生成し、内部信号Ｄをさらにフリップフロップで同期化して内部信号Ｅを生成する。内部信号Ｄと内部信号Ｅの遅延差は１クロック分であるが、それをＡＤ変換スタート信号Ｓ１４ａとしてＡＤ変換回路３２に出力する。制御信号生成回路３６の内部カウンタは、また、このＡＤ変換スタート信号Ｓ１４ａをトリガとしてカウントアップをスタートする。制御信号生成回路３６の内部カウンタは“１０”までカウントし、“０”に戻る。内部カウンタのカウント値Ｋ４が“１”〜“１０”の間、クロック信号ＣＫをＡＤ変換クロック信号ＣＫ３として出力する。
【００５２】
ＡＤ変換回路３２は、ＡＤ変換スタート信号Ｓ１４ａによりＡＤ変換を開始し、ＡＤ変換クロック信号ＣＫ３を動作クロックとしてＰＬＬ回路３４からのＶＣＯ信号Ｓ１５の電圧をＡＤ変換し、ＡＤ変換値Ｋ５およびＡＤ変換終了信号Ｓ１６をＰＬＬ制御回路３３に出力する。
【００５３】
ＡＤ変換スタート信号Ｓ１４ａはＰＬＬ回路３４での逓倍完了信号Ｓ１１に同期している。そして、ＰＬＬ回路３４のロック状態でのＶＣＯ信号Ｓ１５の電圧値はクロック信号ＣＫの周波数を正確に反映している。したがって、ＡＤ変換値Ｋ５もクロック信号ＣＫの周波数を正確に反映したものとなっている。
【００５４】
ＡＤ変換値テーブル３７は、ＡＤ変換回路３２からのＡＤ変換値Ｋ５と比較するための比較値を出力する。図９では４種類の比較値Ｋａ，Ｋｂ，Ｋｃ，Ｋｄを出力する。一致回路３８ａ，３８ｂ，３８ｃ，３８ｄはＡＤ変換回路３２からのＡＤ変換終了信号Ｓ１６によって動作を開始し、それぞれＡＤ変換値Ｋ５を比較値Ｋａ，Ｋｂ，Ｋｃ，Ｋｄと比較し、一致している一致回路は“Ｈ”を出力し、それ以外は“Ｌ”を出力する。
【００５５】
逓倍決定回路３９は、一致回路３８ａ，３８ｂ，３８ｃ，３８ｄからの出力値と逓倍制御イネーブル信号Ｓ１３を入力とし、ＰＬＬ回路３４の逓倍率を決定するＰＬＬ制御信号Ｓ１７を出力する。なお、ロック回数のカウント値Ｋ３が“０”で逓倍制御イネーブル信号Ｓ１３が“Ｌ”のとき、入力周波数にかかわらず、決まった逓倍率になるようＰＬＬ回路３４へＰＬＬ制御信号Ｓ１７を出力する。これは初期状態での逓倍率設定である。本例では、ＰＬＬ回路３４が２逓倍する制御を行う。
【００５６】
一方、逓倍決定回路３９は、逓倍制御イネーブル信号Ｓ１３が“Ｈ”のときに逓倍率の決定を行う。すなわち、一致回路３８ａの出力が“Ｈ”のときは逓倍率４倍とし、一致回路３８ｂの出力が“Ｈ”のときは逓倍率８倍とし、一致回路３８ｃの出力が“Ｈ”のときは逓倍率１２倍とし、一致回路３８ｄの出力が“Ｈ”のときは逓倍率１６倍とする。ここで、比較値Ｋａを“４”、比較値Ｋｂを“５”、比較値Ｋｃを“６”、比較値Ｋｄを“７”とし、ＡＤ変換値Ｋ５が“４”のときは、比較値Ｋａと一致することから、一致回路３８ａが“Ｈ”を出力し、逓倍決定回路３９は逓倍率４倍を決定する。そして、逓倍率４倍のＰＬＬ制御信号Ｓ１７をＰＬＬ回路３４に出力する。
【００５７】
ＰＬＬ回路３４は、ＰＬＬ制御信号Ｓ１７により決定される逓倍率に応じてクロック信号ＣＫを逓倍し、逓倍したクロック信号ＣＫ４の出力を行う。
【００５８】
本実施の形態によれば、ＰＬＬ回路３４での逓倍完了信号Ｓ１１に同期したＡＤ変換スタート信号Ｓ１４ａでＡＤ変換を開始し、ＰＬＬ回路３４のロック状態でクロック信号ＣＫの周波数を正確に反映しているＶＣＯ信号Ｓ１５の電圧値をＡＤ変換し、そのＡＤ変換値Ｋ５に応じて逓倍率を決定している。したがって、内部発信回路を搭載しないマイクロコントローラであっても、クロック信号ＣＫの周波数を自動的に判別し、ＰＬＬ回路３４の制御を端子制御やソフトウェアを必要としないで、最適な逓倍率に設定できる。
【００５９】
（実施の形態３）
図１１は本発明の実施の形態３におけるマイクロコントローラの構成を示すブロック図である。
【００６０】
本実施の形態のマイクロコントローラ４０は、周波数フィルタ回路４１、ＰＬＬ制御回路４２およびＰＬＬ回路４３を備えている。
【００６１】
図１２は周波数フィルタ回路４１の構成を示すブロック図である。
【００６２】
周波数フィルタ回路４１は、フィルタ回路４４とカウンタ回路４５を備えている。フィルタ回路４４はある周波数だけを通す回路であり、論理回路により構成される。図１２ではフィルタ４４ａ，４４ｂ，４４ｃ，４４ｄを備え、それぞれ、４ＭＨｚ、６ＭＨｚ、８ＭＨｚ、１０ＭＨｚを通す。フィルタ４４ａ，４４ｂ，４４ｃ，４４ｄの各出力はそれぞれ、カウンタ回路４５の各カウンタ４５ａ，４５ｂ，４５ｃ，４５ｄに接続されており、フィルタ回路４４を通過したクロック信号ＣＫによってカウントアップされる。カウンタ回路４５は１０カウントするとオーバーフローをし、カウント出力を出力する。カウント出力を総じて判別信号Ｓ２１とする。判別信号Ｓ２１はＰＬＬ制御回路３３に入力される。
【００６３】
図１３はＰＬＬ制御回路３３の構成を示すブロック図である。
【００６４】
ＰＬＬ制御回路３３は、判別信号Ｓ２１のカウント出力Ｎａ，Ｎｂ，Ｎｃ，Ｎｄを入力とする逓倍決定回路４６を備えている。カウント出力Ｎａ，Ｎｂ，Ｎｃ，Ｎｄはその何れかが“Ｈ”であるが、逓倍決定回路４６はそれに応じて逓倍率を、４逓倍、６逓倍、８逓倍、１０逓倍にする。例えば、カウント出力Ｎｂが“Ｈ”であるとすると、６逓倍になるようＰＬＬ制御信号Ｓ２２を生成し、ＰＬＬ回路４３へ出力する。ＰＬＬ回路４３は、ＰＬＬ制御信号Ｓ２２によって決定した逓倍率でクロック信号ＣＫを逓倍し、出力する。
【００６５】
本実施の形態によれば、周波数フィルタ回路４１によりクロック信号ＣＫの周波数を直接にチェックするので、ＰＬＬ制御回路４２を小さい回路規模で実現できる。
【００６６】
（実施の形態４）
図１４は本発明の実施の形態４におけるマイクロコントローラの構成を示すブロック図である。
【００６７】
本実施の形態のマイクロコントローラ５０は、遅延セル５１、カウンタ制御回路５２、カウンタ回路５３、ＰＬＬ制御回路５４、ＰＬＬ回路５５を備えている。
【００６８】
図１５はカウンタ制御回路５２の構成を示すブロック図である。
【００６９】
カウンタ制御回路５２は、外部信号Ｓ３１と遅延セル５１の出力である遅延信号Ｓ３２を入力し、カウンタ回路５３のカウントを制御するカウンタ制御信号Ｓ３３を出力するパルス生成回路５６を備えている。
【００７０】
図１６はＰＬＬ制御回路５４の構成を示すブロック図である。
【００７１】
ＰＬＬ制御回路５４は、カウント値テーブル５７と一致回路５８ａ，５８ｂ，５８ｃ，５８ｄと逓倍決定回路５９を備え、カウンタ回路５３の出力であるカウント値Ｋ６を入力とする回路である。
【００７２】
次に、動作を説明する。図１７はカウンタ制御回路５２とカウンタ回路５３の動作を示すタイミングチャートである。
【００７３】
遅延セル５１は、外部信号Ｓ３１を遅延させた遅延信号Ｓ３２を出力する。図１５のカウンタ制御回路５２は、外部信号Ｓ３１および遅延信号Ｓ３２からカウンタ制御信号Ｓ３３を生成する。このカウンタ制御信号Ｓ３３は、カウンタ回路５３においてクロック信号ＣＫをカウントする際のカウント期間を定めるものである。カウンタ回路５３は、カウンタ制御信号Ｓ３３が“Ｈ”の期間において、クロック信号ＣＫをカウンタクロック信号ＣＫ６としてカウントアップし、カウント値Ｋ６をＰＬＬ制御回路５４へ出力する。
【００７４】
カウンタ制御信号Ｓ３３が定める一定のカウント期間において、クロック信号ＣＫの周波数が高いほどカウント値Ｋ６は大きくなる。つまり、カウント値Ｋ６はクロック信号ＣＫの周波数を反映している。
【００７５】
図１６のＰＬＬ制御回路５４において、カウント値テーブル５７は、カウント値Ｋ６と比較するための比較値を出力する。図１６では４種類の比較値Ｋａ，Ｋｂ，Ｋｃ，Ｋｄを出力する。一致回路５８ａ，５８ｂ，５８ｃ，５８ｄはそれぞれ、カウント値Ｋ６を比較値Ｋａ，Ｋｂ，Ｋｃ，Ｋｄと比較し、一致している一致回路は“Ｈ”を出力し、それ以外は“Ｌ”を出力する。
【００７６】
逓倍決定回路５９は、一致回路５８ａ，５８ｂ，５８ｃ，５８ｄからの出力値から一意に逓倍率を決定する、図１６では比較値Ｋａ，Ｋｂ，Ｋｃ，Ｋｄに対し、それぞれ４倍、８倍、１２倍、１６倍の逓倍率を決定する。ここで、比較値Ｋａを“４”、比較値Ｋｂを“５”、比較値Ｋｃを“６”、比較値Ｋｄを“７”とし、カウント値Ｋ６が“４”のときは、比較値Ｋａと一致することから、一致回路５８ａが“Ｈ”を出力し、逓倍決定回路５９は逓倍率４倍を決定する。そして、逓倍率４倍のＰＬＬ制御信号Ｓ３４をＰＬＬ回路５５に出力する。ＰＬＬ回路５５は、このＰＬＬ制御信号Ｓ３４が示す逓倍率でクロック信号ＣＫを逓倍し、逓倍したクロック信号ＣＫ７の出力を行う。
【００７７】
本実施の形態によれば、外部信号Ｓ３１を用いて生成したカウンタ制御信号Ｓ３３が定める一定のカウント期間において、クロック信号ＣＫをカウントすることにより、クロック信号ＣＫの周波数を反映したカウント値Ｋ６を生成し、このカウント値Ｋ６に応じて逓倍率を決定している。したがって、内部発信回路やＡＤ変換回路を搭載しないマイクロコントローラであっても、クロック信号ＣＫの周波数を自動的に判別し、ＰＬＬ回路５５の制御を端子制御やソフトウェアを必要としないで、最適な逓倍率に設定できる。
【００７８】
（実施の形態５）
図１８は本発明の実施の形態５におけるマイクロコントローラの構成を示すブロック図である。
【００７９】
本実施の形態のマイクロコントローラ６０は、遅延セル６１、積分制御回路６２、積分回路６３、ＡＤ変換制御回路６４、ＡＤ変換回路６５、ＰＬＬ制御回路６６およびＰＬＬ回路６７を備えている。
【００８０】
図１９は積分回路６３の構成を示すブロック図である。積分回路６３は、アナログスイッチ６８、抵抗６９およびコンデンサ７０を備え、積分制御信号Ｓ４３とクロック信号ＣＫを入力とする。
【００８１】
図２０はＡＤ変換制御回路６４の構成を示すブロック図である。ＡＤ変換制御回路６４は、カウンタ７１と制御信号生成回路７２とを備え、クロック信号ＣＫと積分制御信号Ｓ４３とＡＤ変換トリガ信号Ｓ４６を入力とする。
【００８２】
図２１はＰＬＬ制御回路６６の構成を示すブロック図である。ＰＬＬ制御回路６６は、ＡＤ変換値テーブル７３、複数の一致回路７４ａ，７４ｂ，７４ｃ，７４ｄおよび逓倍決定回路７５を備えている。
【００８３】
次に、動作を説明する。図２２は積分制御回路６２および積分回路６３の動作を示すタイミングチャートである。図２３はＡＤ変換制御回路６４の動作を示すタイミングチャートである。
【００８４】
遅延セル６１は、外部信号Ｓ４１を遅延させた遅延信号Ｓ４２を出力する。積分制御回路６２は、クロック信号ＣＫ、外部信号Ｓ４１および遅延信号Ｓ４２を入力とし、積分制御信号Ｓ４３とＡＤ変換トリガ信号Ｓ４６を出力する。積分制御信号Ｓ４３は、積分回路６３においてクロック信号ＣＫを積分する際の積分期間を定めるものである。ＡＤ変換トリガ信号Ｓ４６は、ＡＤ変換をスタートさせる信号である。図１９の積分回路６３において、積分制御信号Ｓ４３が“Ｈ”の期間にアナログスイッチ６８がＯＮとなり、クロック信号ＣＫが充電パルスＣＫ８として通過し、抵抗６９を介してコンデンサ７０に印加される。充電パルスＣＫ８のパルス数によってコンデンサ７０に充電される電子量が決まり、充電されたあとの電圧値Ｋ７が決定される。この電圧値Ｋ７がＡＤ変換回路６５に出力される。
【００８５】
積分制御信号Ｓ４３が定める一定の積分期間において、クロック信号ＣＫの周波数が高いほど充電パルスＣＫ８のパルス数が多く、電圧値Ｋ７は大きくなる。つまり、電圧値Ｋ７はクロック信号ＣＫの周波数を反映している。
【００８６】
図２０のＡＤ変換制御回路６４において、制御信号生成回路７２は、ＡＤ変換トリガ信号Ｓ４６をＡＤ変換スタート信号Ｓ４４ａとして出力する。また、ＡＤ変換スタート信号Ｓ４４ａの立上りエッジのタイミングでカウンタ７１がカウントアップを行う。カウント値Ｋ８は、一定値（“１０”）に達したところで“０”に戻り、カウントアップを終了する。カウント値Ｋ８が“１”以上であるときにクロック信号ＣＫをＡＤ変換クロック信号ＣＫ８として出力を行う。ＡＤ変換スタート信号Ｓ４４ａとＡＤ変換クロック信号ＣＫ８の組からなるＡＤ変換制御信号Ｓ４４がＡＤ変換回路６５に出力される。
【００８７】
ＡＤ変換回路６５は、ＡＤ変換制御回路６４からのＡＤ変換スタート信号Ｓ４４ａによってＡＤ変換を開始し、ＡＤ変換クロック信号ＣＫ８を用いて積分回路６３からの電圧値Ｋ７をＡ／Ｄ変換し、得られたＡＤ変換値Ｋ９をＰＬＬ制御回路６６へ出力する。
【００８８】
図２１のＰＬＬ制御回路６６において、ＡＤ変換値テーブル７３は、ＡＤ変換回路６５からのＡＤ変換値Ｋ９と比較するための比較値を出力する。図２１では４種類の比較値Ｋａ，Ｋｂ，Ｋｃ，Ｋｄを出力する。一致回路７４ａ，７４ｂ，７４ｃ，７４ｄはそれぞれ、ＡＤ変換値Ｋ９を比較値Ｋａ，Ｋｂ，Ｋｃ，Ｋｄと比較し、一致している一致回路は“Ｈ”を出力し、それ以外は“Ｌ”を出力する。
【００８９】
逓倍決定回路７５は、一致回路７４ａ，７４ｂ，７４ｃ，７４ｄからの出力値から一意に逓倍率を決定する、図２１では比較値Ｋａ，Ｋｂ，Ｋｃ，Ｋｄに対し、それぞれ４倍、８倍、１２倍、１６倍の逓倍率を決定する。ここで、比較値Ｋａを“４”、比較値Ｋｂを“５”、比較値Ｋｃを“６”、比較値Ｋｄを“７”とし、ＡＤ変換値Ｋ９が“４”のときは、比較値Ｋａと一致することから、一致回路７４ａが“Ｈ”を出力し、逓倍決定回路７５は逓倍率４倍を決定する。そして、逓倍率４倍のＰＬＬ制御信号Ｓ４５をＰＬＬ回路６７に出力する。ＰＬＬ回路６７は、このＰＬＬ制御信号Ｓ４５が示す逓倍率でクロック信号ＣＫを逓倍し、逓倍したクロック信号ＣＫ９の出力を行う。
【００９０】
本実施の形態によれば、外部信号Ｓ４１を用いて生成した積分制御信号Ｓ４３が定める一定の積分期間において、クロック信号ＣＫを積分することにより、クロック信号ＣＫの周波数を反映した電圧値Ｋ７を生成し、この電圧値Ｋ７をＡＤ変換した結果のＡＤ変換値Ｋ９に応じて逓倍率を決定している。したがって、内部発信回路を搭載しないマイクロコントローラであっても、クロック信号ＣＫの周波数を自動的に判別し、ＰＬＬ回路６７の制御を端子制御やソフトウェアを必要としないで、最適な逓倍率に設定できる。
【００９１】
また、実施の形態２と比べＡＤ変換が１回で済み、高速にＰＬＬ回路６７の逓倍率制御を高精度に行うことができる。
【００９２】
（実施の形態６）
図２４は本発明の実施の形態６におけるマイクロコントローラの構成を示すブロック図である。
【００９３】
本実施の形態のマイクロコントローラ８０は、アンロック検出回路８１、ＰＬＬ回路誤動作制御回路８２およびＰＬＬ回路８３を備えている。アンロック検出回路８１は、ＰＬＬ回路８３からの逓倍完了信号Ｓ５１を入力とする。アンロック検出回路８１は、逓倍完了信号Ｓ５１の監視を通じて、ＰＬＬ回路８３が誤動作によりクロック信号ＣＫを逓倍できていないアンロック状態になってないかを監視する。そして、アンロック状態になったとき、逓倍変更信号Ｓ５２をＰＬＬ回路誤動作制御回路８２へ出力する。ＰＬＬ回路誤動作制御回路８２は、現在の逓倍率を保持しており、逓倍変更信号Ｓ５２がアクティブになると、現在の逓倍率より低い逓倍率を示すＰＬＬ制御信号Ｓ５３をＰＬＬ回路８３へ出力する。
【００９４】
本実施の形態によれば、ＰＬＬ回路８３が動作中に誤動作してアンロック状態になった場合においても、逓倍率を自動変更するので、ＣＰＵの動作を停止させないですむ。
【産業上の利用可能性】
【００９５】
本発明のマイクロコントローラは、様々な電子機器への搭載に適応できるマイクロコントローラとして有用である。
【図面の簡単な説明】
【００９６】
【図１】本発明の実施の形態１におけるマイクロコントローラの構成を示すブロック図
【図２】本発明の実施の形態１におけるカウンタ制御回路の構成を示すブロック図
【図３】本発明の実施の形態１のカウンタ回路の構成を示すブロック図
【図４】本発明の実施の形態１のＰＬＬ制御回路の構成を示すブロック図
【図５】本発明の実施の形態１のカウンタ制御回路の動作を示すタイミングチャート
【図６】本発明の実施の形態１のカウンタ回路の動作を示すタイミングチャート
【図７】本発明の実施の形態２におけるマイクロコントローラの構成を示すブロック図
【図８】本発明の実施の形態２におけるＡＤ変換制御回路の構成を示すブロック図
【図９】本発明の実施の形態２におけるＰＬＬ制御回路の構成を示すブロック図
【図１０】本発明の実施の形態２における制御信号生成回路の動作を示すタイミングチャート
【図１１】本発明の実施の形態３におけるマイクロコントローラの構成を示すブロック図
【図１２】本発明の実施の形態３における周波数フィルタ回路の構成を示すブロック図
【図１３】本発明の実施の形態３におけるＰＬＬ制御回路の構成を示すブロック図
【図１４】本発明の実施の形態４におけるマイクロコントローラの構成を示すブロック図
【図１５】本発明の実施の形態４におけるカウンタ制御回路の構成を示すブロック図
【図１６】本発明の実施の形態４におけるＰＬＬ制御回路の構成を示すブロック図
【図１７】本発明の実施の形態４のカウンタ制御回路の動作を示すタイミングチャート
【図１８】本発明の実施の形態５におけるマイクロコントローラの構成を示すブロック図
【図１９】本発明の実施の形態５における積分回路の構成を示すブロック図
【図２０】本発明の実施の形態５におけるＡＤ変換制御回路の構成を示すブロック図
【図２１】本発明の実施の形態５におけるＰＬＬ制御回路の構成を示すブロック図
【図２２】本発明の実施の形態５における積分回路の動作を示すタイミングチャート
【図２３】本発明の実施の形態５におけるＡＤ変換制御回路の動作を示すタイミングチャート
【図２４】本発明の実施の形態６におけるマイクロコントローラの構成を示すブロック図
【図２５】従来の技術におけるマイクロコントローラの構成を示すブロック図
【図２６】ソフトウェアでのＰＬＬ回路制御のタイミングチャート
【符号の説明】
【００９７】
１０  マイクロコントローラ
１１  内部発振回路
１２  カウンタ制御回路
１３  カウンタ回路
１４  ＰＬＬ制御回路
１５  ＰＬＬ回路
３０  マイクロコントローラ
３１  ＡＤ変換制御回路
３２  ＡＤ変換回路
３３  ＰＬＬ制御回路
３４  ＰＬＬ回路
４０  マイクロコントローラ
４１  周波数フィルタ回路
４２  ＰＬＬ制御回路
４３  ＰＬＬ回路
５０  マイクロコントローラ
５１  遅延セル
５２  カウンタ制御回路
５３  カウンタ回路
５４  ＰＬＬ制御回路
５５  ＰＬＬ回路
６０  マイクロコントローラ
６１  遅延セル
６２  積分制御回路
６３  積分回路
６４  ＡＤ変換制御回路
６５  ＡＤ変換回路
６６  ＰＬＬ制御回路
６７  ＰＬＬ回路
８０  マイクロコントローラ
８１  アンロック検出回路
８２  ＰＬＬ誤動作制御回路
８３  ＰＬＬ回路
【図１】
2006252265.tif 000003
【図２】
2006252265.tif 000004
【図３】
2006252265.tif 000005
【図４】
2006252265.tif 000006
【図５】
2006252265.tif 000007
【図６】
2006252265.tif 000008
【図７】
2006252265.tif 000009
【図８】
2006252265.tif 000010
【図９】
2006252265.tif 000011
【図１０】
2006252265.tif 000012
【図１１】
2006252265.tif 000013
【図１２】
2006252265.tif 000014
【図１３】
2006252265.tif 000015
【図１４】
2006252265.tif 000016
【図１５】
2006252265.tif 000017
【図１６】
2006252265.tif 000018
【図１７】
2006252265.tif 000019
【図１８】
2006252265.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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