(57)【要約】【課題】短チャネル効果の抑制を課題とする。【解決手段】不純物イオンが注入されたＰ型ソース／ドレイン領域を有する電界効果型トランジスタと、不純物イオンが注入されたＮ型ソース／ドレイン領域を有する電界効果型トランジスタからなるＣＭＯＳ半導体装置において、前記Ｐ型ソース／ドレイン領域の接合深さは前記Ｎ型ソース／ドレイン領域の接合深さに対して、等しいか、或は浅いことを特徴とする半導体装置により上記課題を解決する。【選択図】図２１
2006253715.tif 000002
【特許請求の範囲】
【請求項１】
不純物イオンが注入されたＰ型ソース／ドレイン領域を有する電界効果型トランジスタと、不純物イオンが注入されたＮ型ソース／ドレイン領域を有する電界効果型トランジスタからなるＣＭＯＳ半導体装置において、前記Ｐ型ソース／ドレイン領域の接合深さは前記Ｎ型ソース／ドレイン領域の接合深さに対して、等しいか、或は浅いことを特徴とする半導体装置。
【請求項２】
シリコン半導体基板上に、チャネル領域と、ゲート絶縁膜と、ゲート電極と、ゲート電極側壁にサイドウォールスペーサーと、前記チャネル領域とは逆導電型の不純物イオンが注入されたソース領域及びドレイン領域を有し、前記ソース領域及びドレイン領域とを有し、前記サイドウォールスペーサーのシリコン半導体基板方向の厚さがソース領域及びドレイン領域の深さの０．７倍以上であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
現在、普及している半導体集積回路の中に用いられている絶縁ゲート型電界効果トランジスタでは、素子の微細化に伴ってゲートの担う空乏層電荷の全空乏層電荷に対する割合が小さくなるため、しきい値電圧の低下、パンチスルー、サブスレショルド特性の劣化などの短チャネル効果を引き起こす。この原因の一つに、それぞれソース及びドレイン領域の深い接合によるものが挙げられる。短チャネル効果を抑制するためには、素子の微細化に伴ってソース及びドレイン領域の接合を浅く形成しなければならない。また、ＰＭＯＳにおいては、従来用いられてきたゲート電極がｎ型にドーピングされた埋め込みチャネル型では、素子の微細化に対応できないので、ｐ型にドーピングされた表面チャネル型トランジスタが採用されつつある。この場合ゲート電極はデュアルゲート型になるので、工程を簡略にするためには、ＮＭＯＳ及びＰＭＯＳそれぞれにおいてソース及びドレイン領域の形成時に、同時にゲート電極にもそれぞれのドーピングを行う手法が用いられる。また、微細化及び浅い接合化に伴い駆動力を確保するために自己整合型シリサイド技術（サリサイド化技術）も広く用いられている。
【０００３】
従来の自己整合シリサイド化技術（サリサイドトランジスタ技術）に関する製造方法は、例えば図２６（ａ）〜（ｅ）に示す方法が知られている(K.Tsukamoto,T.Okamoto,M.Shimizu,T.Matsukawa及びH.Harada:Extended Abstracts 16thInt.Conf.Solid State Devices & Mterials,Kobe 1984(Business Center for Academic Societies Japan,Tokyo,1984)p.47.参照)（非特許文献１）。以下、図２６（ａ）〜（ｅ）の方法を説明する。
【０００４】
まず、図２６（ａ）に示すように、シリコン半導体基板６０１上にフィールド酸化膜６０２、ゲート酸化膜６０３、側壁が絶縁膜６０５で覆われた多結晶シリコン６０４よりなるゲート電極を形成する。ゲート電極への不純物イオンの注入は、ゲート電極をパターンニングする前に、多結晶シリコン中へ燐を拡散することにより行っている。
【０００５】
次に、図２６（ｂ）に示すように、酸化膜６０６を堆積した後、該酸化膜６０６を介して、ソース及びドレイン領域となる領域に高濃度の不純物イオンをフォトレジストをマスク（図示せず）として注入する。ここで、不純物イオンは、ｎチャネルの場合砒素イオン、ｐチャネルの場合ボロンイオン等が使用されている。この後、活性化の為の熱処理（たとえば、窒素雰囲気中で、９００℃、３０分）を行い、ソース及びドレイン領域６０７を形成する。
【０００６】
次に、図２６（ｃ）に示すように、フッ酸を含む溶液等により、ソース及びドレイン領域６０７、及びゲート電極６０４上の上記酸化膜６０６を除去した後、チタン膜６０８をスパッタ法により、アルゴン雰囲気中で堆積する。次に、図２６（ｄ）に示すように、窒素雰囲気中で、６７５℃、２０秒程度の第一の急速加熱処理を行い、ソース及びドレイン領域６０７及び、ゲート電極６０４の表面層のシリコンとチタンを反応させ、化学量論的に準安定な、Ｃ４９結晶構造のチタンシリサイド（ＴｉＳｉ2）膜６１０を形成する。このとき、該チタン膜６０８表面は、窒化チタン膜６０９に変化する。
【０００７】
次に、図２６（ｅ）に示すように、硫酸と、過酸化水素水の混合溶液で、未反応のチタン６０８、及び、上記第一の急速加熱処理により形成された窒化チタン膜６０９を選択的にエッチング除去する。この後、窒素雰囲気中で、８００℃、２０秒程度の第２の急速加熱処理により、上記チタンシリサイド膜６１０を、化学量的に安定な、Ｃ５４結晶構造のチタンシリサイド（ＴｉＳｉ2）膜に変化させる。
【０００８】
また、従来法によるデュアルゲート型ＣＭＯＳに対応した、サリサイド法を用いたＮＭＯＳの製造工程を図２８（ａ）〜（ｃ）及び図２９（ｄ）〜（ｇ）に示す。以下この図について簡単に説明する。まず、シリコン半導体基板８０１上にｐウエル８０２、素子分離領域８０３を形成した後、ゲート絶縁膜８０４を形成し、多結晶シリコン膜によるゲート電極８０５を例えば厚さ２５００Åで形成する（図２８（ａ）参照）。次に、薄い絶縁膜８０６を堆積した後、イオン注入法により31Ｐ+イオンを注入し、低濃度（ＬＤＤ）領域８０７を形成する（図２８（ｂ）参照）。次いで、厚い絶縁膜８０８を例えば厚さ１０００Åで堆積する（図２８（ｃ）参照）。
【０００９】
次に、異方性エッチングを施し、ゲート電極８０５の側壁にサイドウォールスペーサー８０９を形成する（図２９（ｄ）参照）。続いて、薄い絶縁膜８１０を堆積後、75Ａｓ+イオンをイオン注入法により、上記31Ｐ+イオン注入量よりも高濃度に、例えば４０ＫｅＶ、３×１０15／ｃｍ2で注入し、ソース及びドレイン領域８１１の形成及びゲート電極８０５のｎ+をドーピングする（図２９（ｅ）参照）。
【００１０】
次に、ＬＤＤ領域８０８、ソース及びドレイン領域８１１、ゲート電極８０５のｎ+の活性化及び結晶欠陥回復のためのアニールを、例えば窒素雰囲気中で８５０℃で１０分間、炉アニールあるいは１０００℃で２０秒ＲＴＡ（Ｒａｐｉｄｔｈｅｒｍａｌ ａｎｎｅａｌ）で行う（図２９（ｆ）参照）。次に、高融点金属をスパッタリング等の手法により堆積し、２ステップＲＴＡ法等の熱処理工程を経て、自己整合的にサリサイド８１２を形成することにより半導体装置が形成される（図２９（ｇ）参照）。
【非特許文献１】K.Tsukamoto,T.Okamoto,M.Shimizu,T.Matsukawa及びH.Harada:Extended Abstracts 16thInt.Conf.Solid State Devices & Mterials,Kobe 1984(Business Center for Academic Societies Japan,Tokyo,1984)p.47.
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし上記従来のチタンシリサイド膜形成工程は、下記の課題を有している。
（１）ＴｉとＳｉの反応系に於て、不純物イオンの注入は酸化膜を介して行うためシリコン半導体基板中への酸素原子（不純物注入時のノックオンされる酸素原子）の混入が避けられない（図２７参照）。この混入は、特に重いイオンを注入したときに顕著となり、シリサイド化反応がＴｉ、Ｓｉ、Ｏの３元系で行われることとなる。
【００１２】
（２）上記３元系でのシリサイド化反応では、必要なシリサイド反応が阻害される。また、ＴｉＳｉ2の粒界に、優先的にＳｉＯ2が形成され、チタンシリサイド膜のシート抵抗値が高くなると共に耐熱性も悪くなる。
【００１３】
（３）特にＴｉＳｉ2のグレインサイズよりも小さい配線幅のシリサイド化で、上記（２）の問題点が顕著となる。つまり、ＴｉＳｉ2のグレインサイズよりも小さい配線幅のシリサイド化において、９００℃以下の急速加熱処理（ＲＴＡ処理）では、Ｃ４９からＣ５４結晶構造への変化が起こりにくいので、非常に抵抗の高いチタンシリサイド膜となる。逆に９００℃以上の高温でＲＴＡ処理を行った場合、Ｃ４９からＣ５４結晶構造への変化は、起こりやすくなる。しかし、広い配線幅のチタンシリサイド膜と比較し、耐熱性が悪くなりＴｉＳｉ2が凝集しやすい。更に、この温度での処理により、広い配線幅のチタンシリサイド膜でも酸素原子の影響により凝集が始まるため、小さい配線幅のチタンシリサイド膜では確実に凝集するという問題がある。
【００１４】
（４）従来のシリサイド化では、チタンシリサイド膜を形成した後、８００℃を越えるような熱処理を行った場合、酸素原子の影響によりチタンシリサイド膜の凝集が発生し、その結果チタンがシリコン半導体基板中に拡散する。そのためソース領域及びドレイン領域の接合リークが増大すると共に、ゲート酸化膜の信頼性が低下する。また、特に、ＴｉＳｉ2のグレインサイズより小さい線幅のシリサイド化（たとえばゲート電極のシリサイド化）に関しては、チタンシリサイド膜で裏打ちを行っていない配線と何等変わらないレベルまで、チタンシリサイド膜のシート抵抗値（配線抵抗値）が上昇する。
（５）従来のＣＭＯＳ形成方法では、ｎチャネルと、ｐチャネルの不純物活性化熱処理（アニール）が同時に行われる。しかし、ｐチャネルのボロンイオンのシリコン中での拡散係数は、ｎチャネルの砒素イオンと比較し大きいため、ｐチェネル側のソース及びドレイン領域の接合深さが深くなり、短チャネル効果が顕著になる。
【００１５】
（６）不純物イオンの活性化のための熱処理（アニール）条件をｐチャネル側に最適化させ、短チャネル効果の影響を抑えた場合、ｎチャネル側の結晶回復が不十分となり（砒素イオンはボロンイオンと比較し重いために注入ダメージが大きい）、ｎチャネル側での接合リーク電流が増大する。
【００１６】
（７）トランジスタの短チャネル効果の抑制のための注入エネルギーの低減、熱処理の低温化あるいは短時間化によりソース及びドレイン領域の接合深さを浅くしている。しかし、シリサイドが形成された場合、シリサイド／シリコン界面が接合に近ければ近いほど、接合リーク電流が増大する。
【００１７】
（８）低エネルギー注入、熱処理の低温化あるいは短時間化では、多結晶シリコンゲート電極が厚いので、ゲート電極のゲート絶縁膜との界面における不純物濃度が薄くなり、ゲート電極に電圧がかかるとゲート電極の空乏化が起こり、短チャネル効果及び駆動力の劣化の原因となる。
【課題を解決するための手段】
【００１８】
上記、従来の半導体装置の製造方法では、不純物イオンを注入するためのマスクとして機能する酸化膜が、他の不純物による汚染を防ぐために必要であると考えられていた。特に、ＣＭＯＳ（相補型ＭＯＳ）の製造方法では、ドナーとアクセプタを所望の領域に注入するために、フォトレジストによるマスクが必要である。このマスクは重金属の含有量が高く、これら重金属はシリコン半導体基板を汚染するので、直接シリコン半導体基板上にマスクが接触しないように酸化膜を形成していた。しかしながら、不純物イオンを注入する際にシリコン半導体基板に混入する酸化膜に由来する酸素原子の介入は重要視されていなかった。しかしながら、本発明の発明者等は、不純物イオンを注入する際に混入する酸化膜に由来する酸素原子を極力排除することが、シリコン酸化膜に代えてシリコン窒化膜を使用することにより実現できることを見いだし本発明に至った。
【００１９】
かくして本発明によれば、（ａ）シリコン半導体基板上にシリコン窒化膜を形成し、（ｂ）シリコン半導体基板の所望の領域に不純物イオンを注入し、その際シリコン半導体基板の表面層に、不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入することからなることを特徴とする第１の半導体装置の製造方法が提供される。
【００２０】
更に、本発明によれば、（ａ）′シリコン半導体基板上にシリコン窒化膜を形成し、（ｂ）′シリコン半導体基板の所望の領域に不純物イオンを注入し、その際シリコン半導体基板の表面層に、不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入し、（ｃ）′シリコン窒化膜を除去し、（ｄ）′シリコン半導体基板上にチタン膜を形成し、（ｅ）′次いで、チタン膜を有するシリコン半導体基板を熱処理に付し、チタン膜を窒素原子含有のチタンシリサイド膜に変換することを特徴とする第２の半導体装置の製造方法が提供される。
【００２１】
また、本発明によれば、（ａ）″表面層に第１導電型及び第２導電型ウエルと、この上に形成されたゲート絶縁膜及びゲート電極、及び素子分離領域とを有するシリコン半導体基板上に、シリコン窒化膜を形成し、（ｂ）″シリコン窒化膜を介してシリコン半導体基板の所望の領域に不純物イオンを注入するに際して、（１）フォトレジストを使用して第１導電型ウエル領域をマスクし、第１導電型不純物イオンを注入し、第２導電型ウエルの表面層に第１導電型不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入し、（２）第１導電型ウエル上のマスクを除去し、フォトレジストを使用して第２導電型ウエルをマスクし、第２導電型不純物イオンを注入し、第１導電型ウエルの表面層に第２導電型不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入し、（３）第２導電型ウエル上のマスクを除去し、第１導電型及び第２導電型ウエル上のゲート電極の側壁にシリコン窒化膜を介してサイドウォールスペーサーを形成し、フォトレジストを使用して第１導電型ウエルをマスクし、第１導電型不純物イオンを注入し、第２導電型ウエルの表面層に第１導電型不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入し、（４）第１導電型ウエル上のマスクを除去し、フォトレジストを使用して第２導電型ウエルをマスクし、第２導電型不純物イオンを注入し、第１導電型ウエルの表面層に第２導電型不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入し、第２導電型ウエル上のマスクを除去し、（ｃ）″シリコン窒化膜を除去し、（ｄ）″シリコン半導体基板上にチタン膜を形成し、（ｅ）″チタン膜を有するシリコン半導体基板を第１の熱処理に付し、チタン膜を窒素原子含有のチタンシリサイド膜に変換し、（ｆ）第１の熱処理により形成されたチタンシリサイド膜以外の膜及び未反応のチタン膜を除去し、（ｇ）第２の熱処理によりチタンシリサイド膜を化学量論的に安定なＴｉＳｉ2Ｃ５４結晶に変換することを特徴とする第３の半導体装置の製造方法が提供される。
【００２２】
更に、本発明によれば、（ａ）"'ゲート絶縁膜及び１００〜２００ｎｍの多結晶シリコンからなるゲート電極を備えたシリコン半導体基板上に第１のシリコン窒化膜を形成し、（ｂ）"'（１）シリコン半導体基板の所望の領域に、ゲート電極下のチャネル領域とは逆導電型の不純物イオンを注入し、不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子をゲート電極及びシリコン半導体基板の表面層に混入し、（２）第１のシリコン窒化膜を除去し、シリコン半導体基板全面に厚さ２００〜３００ｎｍの絶縁膜を堆積し、異方性エッチングに付すことによりゲート電極の側壁にサイドウォールスペーサーを形成し、ゲート電極下のチャネル領域とは逆導電型の不純物イオンを注入し、不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子をゲート電極、ソース及びドレイン領域となるべきシリコン半導体基板の表面層に混入し、（ｃ）"'シリコン窒化膜を除去した後、結晶欠陥回復のための熱処理を行い、（ｄ）"'シリコン半導体基板上にチタン膜を形成し、（ｅ）"'次いで、チタン膜を有するシリコン半導体基板を熱処理に付し、チタン膜を自己整合的に窒素原子含有のチタンシリサイド膜に変換することを特徴とする第４の半導体装置の製造方法が提供される。
【００２３】
また、本発明によれば、シリコン半導体基板の表面層に形成された第１導電型及び第２導電型ウエルと、シリコン半導体基板上に形成された素子分離領域と、第１導電型及び第２導電型ウエル上に形成されたゲート絶縁膜及びゲート電極と、ゲート電極上に形成されたチタンシリサイド膜と、ゲート電極側壁に形成されたサイドウォールスペーサーと、サイドウォールスペーサーの両側のシリコン半導体基板の表面層に形成されたソース領域及びドレイン領域と、サイドウォールスペーサー下のシリコン半導体基板の表面層に形成された前記ソース領域及びドレイン領域よりも浅い接合を有する領域と、前記ソース領域及びドレイン領域の表面層に形成されたチタンシリサイド膜とを有することを特徴とする第３の製造方法により得られる半導体装置が提供される。
【００２４】
更に、本発明によれば、少なくとも多結晶シリコンを含む厚さ１００〜２００ｎｍのゲート電極をゲート絶縁膜を介して備えたシリコン半導体基板、ゲート電極上に形成されたチタンシリサイド膜と、ゲート電極側壁に形成された厚さ１５０〜２００ｎｍのサイドウォールスペーサーと、サイドウォールスペーサーの両側のシリコン半導体基板の表面層に形成されたチャネルと逆導電性を有する深さ１２０〜２００ｎｍのソース領域及びドレイン領域と、サイドウォールスペーサー下のシリコン半導体基板の表面層に形成された前記ソース領域及びドレイン領域よりも浅い接合を有するチャネルと逆導電性を有する深さ５０〜７０ｎｍの領域と、前記ソース領域及びドレイン領域の表面層に形成されたチタンシリサイド膜とを有することを特徴とする第４の製造方法により得られる半導体装置が提供される。
【発明の効果】
【００２５】
本発明の半導体装置の製造方法は、（ａ）シリコン半導体基板上にシリコン窒化膜を形成し、（ｂ）シリコン半導体基板の所望の領域に不純物イオンを注入し、その際シリコン半導体基板の表面層に、不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入することからなることを特徴とする。
【００２６】
従って、従来の酸化膜を介して不純物イオンを注入する場合と比較し、Ｏ（酸素原子）の代わりにＮ（窒素原子）がシリコン半導体基板中に混入する。そのため、本発明の第１の製造方法では、酸素原子の混入を極力抑えることができるので、酸素原子に起因する深い準位のトラップが減少する。更に、不純物イオン注入時に発生する結晶欠陥を窒素原子で埋めることができるので、汚染物である重金属がシリコン半導体基板中に拡散しトラップされ、リークセンターとして働くことを極力抑えることができる。従って、接合リーク電流を低減させることができる。
【００２７】
また、（ａ）′シリコン半導体基板上にシリコン窒化膜を形成し、（ｂ）′シリコン半導体基板の所望の領域に不純物イオンを注入し、その際シリコン半導体基板の表面層に、不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入し、（ｃ）′シリコン窒化膜を除去し、（ｄ）′シリコン半導体基板上にチタン膜を形成し、（ｅ）′次いで、チタン膜を有するシリコン半導体基板を熱処理に付し、チタン膜を窒素原子含有のチタンシリサイド膜に変換することを特徴とする。
【００２８】
従って、シリコン窒化膜を介して不純物イオンを注入し、シリコン窒化膜を除去する工程と、チタン膜を形成する工程を、クラスタ型装置にて窒化シリコン膜を除去した後、大気解放なしで行うことができる。そのため、シリコン膜（シリコン半導体基板及びゲート電極の多結晶シリコン膜）表面に極力自然酸化膜が成長しない状態で、前記シリコン膜上にチタン膜を形成することが可能となり、チタン−シリコン系のシリサイド化反応において極力酸素の影響を排除することが可能となる。その結果、低抵抗で耐熱性に優れたチタンシリサイド膜を形成できる。従って、層間絶縁膜形成後のリフローの為の熱処理を行ってもチタンシリサイド膜が凝集することがなく、接合リーク電流を低減することが可能となる。
【００２９】
更に、１×１０18個／ｃｍ3以下の酸素濃度のシリコン半導体基板が、イントリンシックゲッタリング処理により形成することができるので、容易に前記酸度濃度に調節することができる。また、上記工程（ｃ）′前に、熱処理が行われ、それによってシリコン半導体基板の表面層に含まれる不純物イオンが活性化され、不純物拡散層が形成されるので、チタンシリサイド膜の耐熱性を気にすることなく十分な活性化及びイオン注入時の結晶欠陥の回復を行うことができる。特に、窒素原子で結晶欠陥を埋めることができるので、結晶欠陥にチタンがトラップされず、接合リーク電流を低減することができる。
【００３０】
更に、前記工程（ｃ）′と（ｄ）′が、実質的に酸素の不存在下で行われるので、シリコン半導体基板及びゲート電極（多結晶シリコン膜）表面に極力自然酸化膜が成長しない状態で、前記シリコン半導体基板及びゲート電極上にチタン膜を形成することができる。その結果、チタン−シリコン系のシリサイド化反応において極力酸素の影響を排除することができる。
【００３１】
また、工程（ａ）′に付されるシリコン半導体基板が、不活性ガス、−１００℃以下の露点、大気圧以上の雰囲気下に予め保持され、これによってシリコン半導体基板の表面における水分を除去されている。従って、形成したシリコン窒化膜とシリコン半導体基板又はゲート電極（多結晶シリコン膜）との界面の酸素原子が極力排除される。そのため、シリコン窒化膜を介して不純物イオンを注入する際に、ノックオンされる酸素原子を極力少なくすることができる。
【００３２】
本発明の半導体装置の製造方法によれば、（ａ）″表面層に第１導電型及び第２導電型ウエルと、この上に形成されたゲート絶縁膜及びゲート電極、及び素子分離領域とを有するシリコン半導体基板上に、シリコン窒化膜を形成し、（ｂ）″シリコン窒化膜を介してシリコン半導体基板の所望の領域に不純物イオンを注入するに際して、（１）フォトレジストを使用して第１導電型ウエルをマスクし、第１導電型不純物イオンを注入し、第２導電型ウエルの表面層に第１導電型不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入し、（２）第１導電型ウエル上のマスクを除去し、フォトレジストを使用して第２導電型ウエルをマスクし、第２導電型不純物イオンを注入し、第１導電型ウエルの表面層に第２導電型不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入し、（３）第２導電型ウエル上のマスクを除去し、第１導電型及び第２導電型ウエル上のゲート電極の側壁にシリコン窒化膜を介してサイドウォールスペーサーを形成し、フォトレジストを使用して第１導電型ウエルをマスクし、第１導電型不純物イオンを注入し、第２導電型ウエルの表面層に第１導電型不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入し、（４）第１導電型ウエル上のマスクを除去し、フォトレジストを使用して第２導電型ウエルをマスクし、第２導電型不純物イオンを注入し、第１導電型ウエルの表面層に第２導電型不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入し、（ｃ）″第２導電型ウエル上のマスク及びシリコン窒化膜を除去し、（ｄ）″シリコン半導体基板上にチタン膜を形成し、（ｅ）″チタン膜を有するシリコン半導体基板を第１の熱処理に付し、チタン膜を窒素原子含有のチタンシリサイド膜に変換し、（ｆ）素子分離領域上のチタン膜を除去し、（ｇ）第２の熱処理によりチタンシリサイド膜を化学量論的に安定なＴｉＳｉ2Ｃ５４結晶に変換することを特徴とする。
【００３３】
従って、上記効果に加えて、ｐ型シリコンのシリサイド化と比較し、ｎ型シリコンのシリサイド化はシリサイド反応が阻害されシート抵抗値が高くなり、耐熱性に関しても悪くなるという現象もなくなり、ｐ型及びｎ型シリコンとも一様な膜厚のチタンシリサイド膜を形成することが可能となる。更に、ｎチャネル側（ｐウエル）の活性化のための熱処理（アニール）とｐチャネル側（ｎウエル）の活性化のためのアニール条件を別々に設定する事が可能となる。加えて、接合リークが低減されたサリサイドｎチャネルと、短チャネル効果の影響が少ないサリサイドｐチャネルを同時に満足するＣＭＯＳ半導体装置を形成することが可能となる。また、ｎチャネル及びｐチャネルの両方の形成条件を満足する表面チャネルトランジスタの製造が、ソース及びドレイン領域とゲート電極に同時に不純物イオンを注入する方法で可能となる。
【００３４】
また、上記工程（ｂ）″の（４）の不純物イオンの注入が、工程（ｅ）″の後に行うことにより、不純物イオンとチタンとの反応を抑制することができるので、トランジスタ寄生直列抵抗を小さくすることができる。更に、上記工程（ｄ）″と工程（ｅ）″の間に、シリコンイオンをシリコン半導体基板の表面層に注入する工程を含むので、シリサイド化反応を行う前にチタンとシリコンのミキシングを行うことができ、シリサイド化反応初期過程を均一に行うことができる。特に、微細配線の低抵抗化及び抵抗バラツキ（シリサイドの膜厚バラツキ）を抑えることができるとともに耐熱性を向上させることができる。
【００３５】
また、第２の熱処理を９００℃以上で行うことによって、微細配線においても結晶型をＣ４９からＣ５４へ転移させることが可能となる。従って、低抵抗化を達成することができる。従来のシリサイド化技術では、耐熱性が悪く８００℃を越える熱処理で凝集し微細配線を抵抗の高いＣ４９から抵抗の低いＣ５４結晶へ転移させることが不可能であった。しかし、本発明の耐熱性の良好なチタンシリサイド膜に高温の第２の熱処理を行うことによって、微細配線においても低抵抗化を達成することが可能となる。
【００３６】
本発明の半導体装置は、シリコン半導体基板の表面層に形成された第１導電型及び第２導電型ウエルと、シリコン半導体基板上に形成された素子分離領域と、第１導電型及び第２導電型ウエル上に形成されたゲート絶縁膜及びゲート電極と、ゲート電極上に形成されたチタンシリサイド膜と、ゲート絶縁膜及びゲート電極の側壁とゲート絶縁膜の両側に隣接するシリコン半導体基板の一部を覆うシリコン窒化膜と、シリコン窒化膜上に形成されたサイドウォールスペーサーと、サイドウォールスペーサーの両側のシリコン半導体基板の表面層に形成されたソース領域及びドレイン領域と、サイドウォールスペーサー下のシリコン半導体基板の表面層に形成された前記ソース領域及びドレイン領域よりも浅い接合を有する領域と、前記ソース領域及びドレイン領域の表面層に形成されたチタンシリサイド膜とを有することを特徴とし、上記製造方法により製造することができる。
【００３７】
更に、導電型がｐ型であるソース領域とドレイン領域の接合深さが、導電型がｎ型であるソース領域とドレイン領域の接合深さと同程度か又は浅いことにより、ｎチャネル、ｐチャネルとも短チャネル効果に強いＣＭＯＳトランジスタ構造となる。また、第１導電型ウエルがｐ型及び第２導電型ウエルがｎ型であり、ｐ型ウエルに存在するチタンシリサイド膜の膜厚が、ｎ型ウエルに存在するチタンシリサイド膜の膜厚とほぼ等しいことにより、ｐチャネル側とｎチャネル側のチタンシリサイド膜のシート抵抗を略等しくすることができる。従来報告されている半導体装置では、ｎチャネル側を設計通りのシート抵抗にしたとき、ｐチャネル側のチタンシリサイド膜の厚さが、ｎチャネル側のチタンシリサイド膜よりも厚くなっていた。このようにチタンシリサイド膜の厚さが不均一な場合、チタンシリサイド膜とシリコン半導体基板との界面と、接合領域との距離がなくなる。そのため接合リーク電流が増大することとなるが、本発明ではこの接合リーク電流の増大を防ぐことができる。
【００３８】
更に、サイドウォールスペーサーのシリコン半導体基板に平行な方向の厚さが、ソース領域及びドレイン領域の深さの０．７倍以上であること及び／又はゲート電極より厚いことにより、チャネル近傍でのソース領域及びドレイン領域の深さ方向の広がりを防止でき、短チャネル効果を抑制することができる。
【００３９】
また、本発明の製造方法によれば、（ａ）"'ゲート絶縁膜及び１００〜２００ｎｍの多結晶シリコンからなるゲート電極を備えたシリコン半導体基板上に第１のシリコン窒化膜を形成し、（ｂ）"'（１）シリコン半導体基板の所望の領域に、ゲート電極下のチャネル領域とは逆導電型の不純物イオンを注入し、不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子をゲート電極及びシリコン半導体基板の表面層に混入し、（２）第１のシリコン窒化膜を除去し、シリコン半導体基板全面に厚さ２００〜３００ｎｍの絶縁膜を堆積し、異方性エッチングに付すことによりゲート電極の側壁にサイドウォールスペーサーを形成し、ゲート電極下のチャネル領域とは逆導電型の不純物イオンを注入し、不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子をゲート電極、ソース及びドレイン領域となるべきシリコン半導体基板の表面層に混入し、（ｃ）"'シリコン窒化膜を除去した後、結晶欠陥回復のための熱処理を行い、（ｄ）"'シリコン半導体基板上にチタン膜を形成し、（ｅ）"'次いで、チタン膜を有するシリコン半導体基板を熱処理に付し、チタン膜を自己整合的に窒素原子含有のチタンシリサイド膜に変換することを特徴とする。
【００４０】
従って、良好なトランジスタ特性を有する半導体装置を、製造工程を煩雑にすることなく極めて容易に形成することが可能となる。
【００４１】
更に、（ｂ）"'（１）における不純物イオンが、２０〜３０ＫｅＶ、５×１０13〜５×１０14／ｃｍ2の条件で注入されることにより、ＬＤＤ領域の接合深さの浅い半導体装置を得ることができる。また、（ｂ）"'（２）における不純物イオンが、４０〜６０ＫｅＶ、１×１０15〜５×１０15／ｃｍ2の条件で注入されることにより、高濃度のソース及びドレイン領域を形成することができ、ＬＤＤ領域の横方向の広がりによる寄生抵抗の増大を抑制することができる。
【００４２】
また、（ｃ）"'における結晶欠陥回復のための熱処理が、９００〜９５０℃、５〜３０分の条件で行われることにより、チタンシリサイド膜からソース及びドレイン領域の接合部を遠ざけることができ、そのため接合リークを低減することができる。
【００４３】
更に、本発明の半導体装置は、少なくとも多結晶シリコンを含む厚さ１００〜２００ｎｍのゲート電極をゲート絶縁膜を介して備えたシリコン半導体基板、ゲート電極上に形成されたチタンシリサイド膜と、ゲート電極側壁に形成された厚さ１５０〜２００ｎｍのサイドウォールスペーサーと、サイドウォールスペーサーの両側のシリコン半導体基板の表面層に形成された深さ１２０〜２００ｎｍのソース領域及びドレイン領域と、サイドウォールスペーサー下のシリコン半導体基板の表面層に形成された前記ソース領域及びドレイン領域よりも浅い接合を有する深さ５０〜７０ｎｍの領域（ＬＤＤ領域）と、前記ソース領域及びドレイン領域の表面層に形成されたチタンシリサイド膜とを有することを特徴とする。従って、ゲート電極の空乏化及び接合リークと、短チャネル効果のトレードオフの関係が解消でき、良好な特性の半導体装置を形成することができる。
【００４４】
また、ソース領域及びドレイン領域よりも浅い接合を有する領域が、５×１０18〜５×１０19／ｃｍ3の不純物濃度を有することにより、ＬＤＤ領域の横方向の広がりによる寄生抵抗の増大を抑制することができる。
【発明を実施するための最良の形態】
【００４５】
本発明の第１の半導体装置の製造方法は、シリコン半導体基板の所望の領域への不純物イオンの注入が、シリコン窒化膜を介して行われることを特徴の１つとしている。第１の半導体装置の製造方法について説明する。工程（ａ）において、本発明に使用できるシリコン半導体基板は、ｐ型又はｎ型の導電型を有してもよい。ｐ型の導電型を与える不純物イオン（アクセプタ）としてはボロン等が挙げられ、ｎ型の導電型を与える不純物イオン（ドナー）としては燐、砒素等が挙げられる。
【００４６】
次に、シリコン半導体基板上には、シリコン窒化膜が形成される。このシリコン窒化膜の厚さは、５〜５０ｎｍ、好ましくは１０〜３０ｎｍである。５ｎｍより薄い場合は、イオン注入の際にマスクとして用いるレジストを除去する時、１回につき２〜３ｎｍ程度薄くなるため好ましくなく、３０ｎｍより厚い場合は、チタン積層前の除去工程でオーバーエッチング量が増加し、エッチングダメージがゲート、ソース、ドレイン領域に発生し、また、イオン注入エネルギーとして、高いエネルギーが必要となり、注入ダメージが増加するとともに、注入プロファイルの分散（σ）が大きくなり浅い接合ができなくなるため好ましくない。
【００４７】
シリコン窒化膜は、実質的に酸素の不存在下で形成される。特に、工程（ａ）′に付されるシリコン半導体基板が、不活性ガス（例えば、窒素ガス、アルゴンガス）、−１００℃以下の露点、大気圧以上の雰囲気下もしくは減圧（Ｎ2パージされている）に予め保持され、これによってシリコン半導体基板の表面における水分を除去した後、形成することが好ましい。このような方法により形成したシリコン窒化膜は、シリコン半導体基板との界面の酸素原子を極力排除することができるので、後の不純物イオン注入工程の際に、シリコン半導体基板中に混入する酸素原子を極力排除することができる。
【００４８】
また、上記窒化シリコン膜を形成する装置は、予備真空排気室、ロードロック室及び堆積炉をもうけたＬＰＣＶＤ（減圧化学的気相成長法）装置を使用してもよい。この装置を使用したシリコン窒化膜の形成は、次のようにして行われる。即ち、予備真空排気室にシリコン半導体基板を入れ、酸素を真空排気した後、窒素で充填する。この後、予備真空排気室からロードロック室へシリコン半導体基板を移送する。このロードロック室は、窒素充填下、所望の露点及び圧力に保持されている。予備真空排気室及びロードロック室でシリコン半導体基板の表面に吸着している水分を除去したのち、シリコン半導体基板を堆積炉に移送し、シリコン窒化膜を形成する。
【００４９】
次に、シリコン半導体基板にシリコン窒化膜を介して不純物イオンが注入される。ここで、不純物イオンを注入することを所望する領域の酸素濃度が１×１０18個／ｃｍ3以下あることが好ましい。酸素濃度が１×１０18個／ｃｍ3より大きい場合、後に形成されるチタンシリサイド膜に酸化チタン、酸化シリコン等の酸化物が多く含まれてしまうこととなり、チタンシリサイド膜のシート抵抗値が高くなったり、耐熱性が悪くなるので好ましくない。酸素濃度を１×１０18個／ｃｍ3以下にする方法としては、例えばイントリンシックゲッタリング法（ＩＧ処理）が挙げられる。この公知の技術は、無酸素及び無欠陥の層（ＤＺ）をシリコン基半導体基板の表面層に形成する方法である。
【００５０】
また、従来のようにシリコン酸化膜を介して不純物イオンを注入しないので、不純物イオンの注入の際に、不純物イオンと衝突した酸素原子がシリコン半導体基板中に拡散すること（ノックオン）を防ぐことができる。本発明の製造方法では、工程（ｂ）において、不純物イオン注入時にシリコン窒化膜に含まれる窒素原子が、不純物イオンによりノックオンされシリコン半導体基板中に混入するので、シリコン半導体基板中に不純物イオンの注入により発生する結晶欠陥を窒素原子で埋めることもできる。
【００５１】
ここで、注入される不純物イオンは、特に限定されず、ｐ型又はｎ型の導電型の不純物イオンを使用することができる。ｐ型の導電型の不純物イオンとしてはボロン、インジウム等が挙げられ、ｎ型の導電型の不純物イオンとしては燐、砒素等が挙げられる。注入条件は、不純物イオンの種類、シリコン窒化膜の厚さ等により異なる。
【００５２】
以上の工程を経ることにより、半導体装置が製造される。第１の製造方法により形成される半導体装置は、例えば、トランジスタのソース、ドレイン領域や、チャネル近傍のＬＤＤ領域や、チャネル近傍の張り出し接合領域や、半導体基板に設けられた容量対向電極として使用できる。
【００５３】
次に、第２の半導体装置の製造方法について説明する。この製造方法において、工程（ａ）′及び（ｂ）′は上記第１の製造方法と同様に行うことができる。また、シリコン半導体基板、シリコン窒化膜及び不純物イオンは、上記第１の製造方法と同様のものを使用することができる。なお、第２の製造方法において、不純物イオンの注入を所望する領域の酸素濃度が１×１０18個／ｃｍ3以下であれば、上記と同様の理由から好ましい。
【００５４】
次に、工程（ｃ）′において、シリコン窒化膜が除去される。シリコン窒化膜の除去は、シリコン半導体基板の表面に自然酸化膜が形成されることを防ぐために、実質的に酸素の不存在下で行うことが好ましく、アルゴンでスパッタすることにより除去してもよい。なお、シリコン窒化膜を除去する前に、基板を８５０〜９５０℃で加熱処理することにより、不純物イオンを活性化させ、不純物拡散層を形成することが好ましい。
【００５５】
次いで、工程（ｄ）′において、シリコン半導体基板上にチタン膜を形成する。チタン膜の厚さは、目的とするデバイスにより適宜調製することができるが、通常１０〜１００ｎｍである。チタン膜の形成方法としては、例えば、スパッタ法が挙げられる。また、チタン膜は、窒素を含んでいてもよい。この窒素を含むチタン膜は、例えば、窒素ガス雰囲気下で、チタンをターゲットとして反応性スパッタ法により形成することができる。また、チタン膜の形成は、シリコン半導体基板の表面に自然酸化膜が形成されることを防ぐために、実質的に酸素の不存在下で行うことが好ましい。例えば、スパッタ前処理（アルゴンスパッタ等）を行った後、大気に暴露することなくチタンスパッタ室に１×１０-8〜３×１０-8Ｔｏｒｒ以下の真空下で搬送し、チタンをスパッタすれば、自然酸化膜を形成することなくチタン膜を形成することができる。ここで、チタン膜を形成した後に、より低い抵抗のチタンシリサイド膜を形成するために、１×１０15〜１×１０16／ｃｍ2程度のドーズ量でシリコンイオンを注入することにより、チタンとシリコンの混合を行うことが好ましい。また、シリコンイオンの注入は、チタン膜をシリコン半導体基板との界面に、注入したシリコンイオンの濃度のピーク（Ｒｐ）がくるように行うことがより好ましい。
【００５６】
更に、上記工程（ｃ）′と（ｄ）′との間は、１×１０-8〜３×１０-8Ｔｏｒｒ以下の真空搬送系でつなぐことが好ましい。これは、シリコン半導体基板とチタン膜の界面に自然酸化膜を成長させないためである。次に、工程（ｅ）′において、チタン膜を有するシリコン半導体基板を熱処理に付し、チタン膜を窒素原子含有のチタンシリサイド膜に変換される。
【００５７】
上記熱処理は、２段階に分け、かつ急速に行うことが特に好ましい。即ち、第１の熱処理でＣ４９結晶型のチタンシリサイド膜を形成し、第２の熱処理でより安定なＣ５４結晶型のチタンシリサイド膜を形成することができるからである。第１の熱処理は５５０〜７５０℃で５〜６０秒間、好ましくは６５０〜７００℃で１０〜３０秒間行われる。
【００５８】
ここで、６５０℃より低い又は１０秒より短いと、チタンシリサイド膜の形成が十分行われないので好ましくなく、７００℃より高い又は６０秒より長いと、シリサイド膜の横方向への成長によるゲート、ソース、ドレイン間のショートが発生しやすくなり、また、素子分離酸化膜、スペーサ酸化膜と反応しやすくなるので好ましくない。
【００５９】
一方、第２の熱処理は８００℃以上で１０〜６０秒間、好ましくは、９００〜１０００℃で１０〜２０秒間行われる。ここで、９００℃より低い又は１０秒より短いと、より安定なＣ５４結晶型の形成が十分行われないので好ましくなく、３０秒より長いと、高温の場合凝集しやすくなるので好ましくない。第１及び第２の熱処理は、酸素による影響を排除するために窒素又はアンモニア雰囲気下で行うことが好ましい。
【００６０】
また、第１の熱処理と第２の熱処理との間に、未反応並びに窒素又はアンモニア雰囲気下での第１の熱処理により形成された窒化チタン膜を除去する工程を含んでいてもよい。除去方法は、特に限定されず、チタンシリサイド膜に対して窒化チタン膜を選択的に溶解するエッチャントを使用する方法が挙げられる。選択的に溶解するエッチャントとしては、例えば、硫酸と過酸化水素水の混合溶液が挙げられる。
【００６１】
以下上記第３の半導体装置の製造方法を説明する。まず工程（ａ）″において、表面層に第１導電型及び第２導電型ウエルと、この上に形成されたゲート絶縁膜及びゲート電極、及び素子分離領域とを有するシリコン半導体基板上に、シリコン窒化膜が形成される。この製造方法に使用できるシリコン半導体基板、ゲート電極及びシリコン窒化膜は、上記第１及び第２の製造方法と同じものを使用することができる。また、ゲート絶縁膜は、シリコン酸化膜、Ｎ2Ｏを用いた低窒素濃度の窒化酸化膜等が挙げられる。更に、ゲート電極は、特に限定されず、多結晶シリコン膜等が挙げられる。一方、素子分離領域は、特に限定されず、ロコス膜等が挙げられる。更に、第１導電型及び第２導電型ウエルは、一方がｎ型（ドナー）の場合は、他方はｐ型（アクセプタ）である。また、ウエルの不純物濃度は、目的とするデバイスにより異なるが、通常１×１０17〜５×１０17／ｃｍ3程度である。
【００６２】
次に工程（ｂ）″の（１）において、フォトレジストを使用して第１導電型ウエルをマスクし、第１導電型不純物イオンを注入し、第２導電型ウエルの表面層に第１導電型不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入する。注入された第１導電型不純物イオンは後の熱処理工程を経て、ゲート電極の両側のシリコン半導体基板の表面層に浅い接合を有する第１導電型の不純物拡散領域を形成する。この不純物領域の深さは、２０〜７０ｎｍ程度である。また、注入条件は、不純物イオンの種類、シリコン窒化膜の厚さ等により異なり、適宜調整することができるが、ドーズ量１×１０14〜５×１０14／ｃｍ2、注入エネルギー２０〜６０ＫｅＶ、好ましくはドーズ量１×１０14〜３×１０14／ｃｍ2である。
【００６３】
更に工程（ｂ）″の（２）において、第１導電型ウエル上のマスクを除去し、フォトレジストを使用して第２導電型ウエルをマスクし、第２導電型不純物イオンを注入し、第１導電型ウエルの表面層に第２導電型不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入する。注入された第２導電型不純物イオンは後の熱処理工程を経て、ゲート電極の両側のシリコン半導体基板の表面層に浅い接合を有する第２導電型の不純物拡散領域を形成する。この不純物領域の深さは、２０〜７０ｎｍ程度である。注入条件は上記（ｂ−１）と同様とすることができる。
【００６４】
次に工程（ｂ）″の（３）において、第２導電型ウエル上のマスクを除去し、第１導電型及び第２導電型ウエル上のゲート電極の側壁にシリコン窒化膜を介してサイドウォールスペーサーが形成される。サイドウォールスペーサーは、例えばシリコン酸化膜からなる。また、その形成方法は、特に限定されず、公知の方法により形成することができる。例えば、シリコン酸化膜をＣＶＤ法等で１００〜３００ｎｍ形成した後、ウエル上のシリコン窒化膜が露出するまでエッチバックを行うことにより形成することができる。ここで、エッチバックに使用するエッチャントは、Ｃ4Ｆ8＋ＣＯ系のようなシリコン窒化膜に対し５０〜１００程度の選択比を有するものを使用することが好ましい。しかしながら、シリコン酸化膜とシリコン窒化膜との選択比がとれないエッチャントを使用する場合は、活性領域（ウエル）が露出するまでエッチバックを行ってもよい。この場合、シリコン窒化膜を再度形成することが必要となる。
【００６５】
ここで、サイドウォールスペーサーは、シリコン半導体基板に平行な方向の厚さが、後に形成されるソース領域及びドレイン領域の深さの０．７倍以上（更に好ましくは０．７〜１．２倍）であること及び／又はゲート電極より厚いこと（更に好ましくはゲート電極の４／３倍程度であり、具体的には、ゲート電極１５０ｎｍに対し、１７０〜２００ｎｍ以上）が好ましい。このようなサイドウォールスペーサーを使用することにより、チャネル近傍でソース領域及びドレイン領域が深さ方向へ広がることを防止でき、更に短チャネル効果を抑制することができる。また、ソース、ドレイン領域への注入と同時にゲート電極へのドーピングを行う場合、ゲート電極の空乏化を防止できる。
【００６６】
この後、フォトレジストを使用して第１導電型ウエルをマスクし、第１導電型不純物イオンを注入し、第２導電型ウエルの表面層に第１導電型不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入する。注入された第１導電型不純物イオンは、後の熱処理工程を経て、サイドウォールスペーサーの両側のシリコン半導体基板の表面層に、第１導電型のソース及びドレイン領域を形成する。但し、注入エネルギーが大きい場合は、サイドウォールスペーサーとの兼ね合いもあるが、横方向へも不純物イオンが広がるので、短チャネル効果を抑制することができないので好ましくない。一方、注入エネルギーが小さい場合は、ゲート電極の下部まで十分に注入できないので、ゲート電極が空乏化してしまう。更に、接合が浅くなりすぎるので、接合リーク電流が増大してしまうので好ましくない。なお、フォトレジストは、特に限定されず公知のものをいずれも使用することができる。
【００６７】
次に、工程（ｂ）″の（４）において、第１導電型ウエル上のマスクを除去し、フォトレジストを使用して第２導電型ウエルをマスクし、第２導電型不純物イオンを注入し、第１導電型ウエルの表面層に第２導電型不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入する。注入された第２導電型不純物イオンは、後の熱処理工程を経て、サイドウォールスペーサーの両側のシリコン半導体基板の表面層に、第２導電型のソース及びドレイン領域を形成する。次いで、第２導電型ウエル上のマスクが除去される。マスクの除去方法は、マスクの種類により異なるが、公知の有機溶媒あるいは酸素プラズマによるアッシング等を使用することができる。
【００６８】
続いて、（ｃ）″工程において、シリコン窒化膜を除去する。シリコン窒化膜の除去方法は、上記第２の製造方法の工程（ｃ）′と同様にすることができる。更に、（ｄ）″工程において、シリコン半導体基板上にチタン膜が形成される。チタン膜の形成方法は、上記第２の製造方法の工程（ｄ）′と同様にすることができる。この（ｄ）″工程に続いて、シリコンイオンをシリコン半導体基板の表面層に注入してもよい。このシリコンイオンの注入により、次に（ｅ）″工程におけるシリサイド化の前に、シリコン原子とチタン原子を混合することができるので、（ｅ）″工程のシリサイド化の初期の反応過程を均一に行うことができる。シリサイド化の初期の反応過程を均一に行うことにより、微細配線に本発明を使用した場合でも抵抗を低くすることができ、更に抵抗のバラツキ（即ち、チタンシリサイド膜の厚さのバラツキ）を抑えることができる。その結果として、チタンシリサイド膜の耐熱性を向上させることができる。シリコンイオンの注入は、チタン膜とシリコン半導体基板の界面に、シリコンイオンの濃度のピークがくるように行うことが好ましい。注入条件は、例えば、ドーズ量１×１０15〜１×１０16／ｃｍ2、注入エネルギー２０〜６０ＫｅＶとすることができる。
【００６９】
次いで、（ｅ）″工程において、第１の熱処理によりチタン膜と窒素原子が混入したウエルの表面層に存在するシリコン原子とを反応させることにより窒素を含むチタンシリサイド膜に変換される。第１の熱処理の条件は、上記第２の製造方法の工程（ｅ）′の第１の熱処理条件と同様にすることができる。次に、（ｆ）″工程において、素子分離領域上のチタン膜及び窒化チタン膜が除去される。除去方法は、特に限定されず、チタンシリサイド膜に対して窒化チタン膜を選択的に溶解するエッチャントを使用する方法が挙げられる。選択的に溶解するエッチャントとしては、例えば、硫酸と過酸化水素水の混合溶液が挙げられる。
【００７０】
この後、（ｇ）″工程において、第２の熱処理によりチタンシリサイド膜を化学量論的に安定なＣ５４結晶型のＴｉＳｉ2に変化させる。この後、周知の工程を経て、半導体装置が製造される。第２の熱処理の条件は、上記第２の製造方法の工程（ｅ）′の第２の熱処理と同様にすることができる。更に、上記第３の製造方法において、工程（ｂ−４）の不純物イオンの注入を、工程（ｅ）″の後に行ってもよい。
【００７１】
ここで、上記工程（ｂ）″の（３）及び（４）において行われた不純物イオンの注入による結晶欠陥を回復させるために熱処理を施す必要がある。この熱処理により、ウエルの表面層に結晶欠陥が回復した不純物拡散層、即ちソース領域及びドレイン領域並びに浅い接合を有する不純物拡散層を形成することができる。熱処理は、工程（ｂ）″の（３）及び（４）の後に行うか、又は工程（ｂ）″の（３）工程の後及び工程（ｇ）″で第２の熱処理と同時に行ってもよい。工程（ｂ）″の（３）の後に行う熱処理の条件は、例えばＡｓを活性化させる場合には、８５０〜９５０℃、１０〜３０分間であり、工程（ｂ）″の（４）の後に行う熱処理の条件は、たとえば、Ｂを活性化させる場合で８００〜８５０℃、１０〜３０分間＋９５０〜１０５０℃、約１０秒間程度である。
【００７２】
また、チタンシリサイド膜を形成した後に不純物イオン注入を行う場合は、（ｂ）″の（４）のイオン注入の活性化アニール工程（ｇ）″の第２の熱処理蚤となるため、工程（ｇ）″の後の層間絶縁膜を堆積した後、短チャネル効果の抑制とトレードオフの関係を有するが、例えば、ｐチャネル側のソース及びドレイン領域の接合リーク電流を低減させるために、８００〜８５０℃の熱処理を行うことが好ましい。この熱処理を行うことにより、行わない場合と比較して、接合リーク電流を数ｎＡ／ｃｍ2（１〜５ｎＡ／ｃｍ2）から、１ｎＡ／ｃｍ2以下（０．９〜０．６ｎＡ／ｃｍ2）に低減することができる。
【００７３】
更に、本発明によれば、上記第３の製造方法により製造された半導体装置も提供される。即ち、この半導体装置は、ＣＭＯＳ型の半導体装置であり、ソース領域及びドレイン領域の接合リーク電流は、ｎウエル側及びｐウエル側の両方とも１ｎＡ／ｃｍ2以下、特に０．９〜０．６ｎＡ／ｃｍ2と非常に小さい半導体装置である。更に、導電型がｐ型であるソース領域とドレイン領域の接合深さが、導電型がｎ型であるソース領域とドレイン領域の接合深さと同程度か又は浅いことにより、ｎチャネル、ｐチャネルとも短チャネル効果に強いＣＭＯＳトランジスタ構造となる。
【００７４】
また、第１導電型ウエルがｎ型及び第２導電型ウエルがｐ型であり、ｐ型ウエルに存在するチタンシリサイド膜の膜厚が、ｎ型ウエルに存在するチタンシリサイド膜の膜厚とほぼ等しいことにより、ｐチャネル側とｎチャネル側のチタンシリサイド膜のシート抵抗を略等しくすることができる。更に、サイドウォールスペーサーのシリコン半導体基板に平行な方向の厚さが、ソース領域及びドレイン領域の深さの０．７倍以上であること及び／又はゲート電極より厚いことにより、チャネル近傍でのソース領域及びドレイン領域の深さ方向の広がりを防止でき、短チャネル効果が抑制される。
【００７５】
また、上記窒化シリコン膜を除去する工程の前に熱処理工程を行いチタンシリサイド膜を形成する前に上記不純物イオンを活性化し、不純物拡散層を形成することを特徴とする。また、上記窒化シリコン膜を除去する工程と、チタン膜を形成する工程は、クラスタ型装置にて窒化シリコン膜を除去した後、大気解放なしでチタン膜を形成することを特徴とする。
【００７６】
以下上記第４の半導体装置の製造方法を説明する。まず工程（ａ）"'において、ゲート絶縁膜及びゲート電極を備えたシリコン半導体基板上に第１のシリコン窒化膜を形成される。この製造方法に使用できるシリコン半導体基板、ゲート絶縁膜、ゲート電極及び第１のシリコン窒化膜は、上記第１〜第３の製造方法と同じものを使用することができる。ゲート電極は、多結晶シリコン膜からなることが好ましく、その膜厚は１００〜２００ｎｍであることがより好ましい。この範囲の膜厚であれば、後に行われるソース及びドレイン領域形成のための注入エネルギーが比較的低エネルギーであっても、ゲート電極の空乏化を抑制することができる。
【００７７】
次に工程（ｂ）"'の（１）において、シリコン半導体基板の所望の領域に、ゲート電極下のチャネル領域とは逆導電型の不純物イオンを注入し、不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子をゲート電極及びシリコン半導体基板の表面層に混入される。この不純物イオンの注入により、シリコン半導体基板の表面層にＬＤＤ領域が形成される。このＬＤＤ領域の接合深さは、５０〜７０ｎｍである。ここで使用する不純物イオンは、75Ａｓ+が好ましい。また、不純物イオンの注入条件は、注入エネルギー２０〜３０ＫｅＶ、ドーズ量５×１０13〜５×１０14／ｃｍ2であることが好ましい。上記注入条件は、不純物濃度が５×１０18〜５×１０19／ｃｍ3 となるように調節することが、ＬＤＤ領域の横方向の広がりによる寄生抵抗の増大を抑制することができるので、特に好ましい。
【００７８】
次に工程（ｂ）"'の（２）において、第１のシリコン窒化膜を除去し、シリコン半導体基板全面に厚さ２００〜３００ｎｍの絶縁膜を堆積し、異方性エッチングに付すことによりゲート電極の側壁にサイドウォールスペーサーを形成し、ゲート電極下のチャネル領域とは逆導電型の不純物イオンを注入し、不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子をゲート電極、ソース及びドレイン領域となるべきシリコン半導体基板の表面層に混入される。ここで、シリコン窒化膜の除去方法は、上記第２の製造方法の工程（ｃ）′と同様に行うことができる。また、上記厚さの絶縁膜（例えば、シリコン酸化膜からなる）を堆積することにより、１５０〜２００ｎｍの十分な厚さのサイドウォールスペーサーを得ることができる。従って、接合深さの浅いＬＤＤ領域の横方向の広がりを十分確保することができる。また、不純物イオンの注入条件は、注入エネルギー４０〜６０ＫｅＶ、ドーズ量１×１０15〜５×１０15／ｃｍ2であることが好ましい。この注入条件により、接合深さが１２０〜２００ｎｍのソース及びドレイン領域を得ることができる。
【００７９】
次に工程（ｃ）"'において、シリコン窒化膜を除去した後、結晶欠陥回復のための熱処理が行われる。シリコン窒化膜の除去方法は、上記第２の製造方法の工程（ｃ）′と同様に行うことができる。また熱処理は、後の工程で形成するシリサイドからソース及びドレイン領域の接合部を遠ざけ、接合リークを低減するために、ある程度長時間及び／又は高温で行うことが好ましい。具体的には、熱処理は、９００〜９５０℃、５〜３０分（特に１０〜２０分）の条件下で行うことが好ましい。次に工程（ｄ）"'において、シリコン半導体基板上にチタン膜が形成される。チタン膜の形成方法は、上記第２の製造方法の工程（ｄ）′と同様にすることができる。
【００８０】
次に工程（ｅ）"'において、チタン膜を有するシリコン半導体基板を熱処理に付し、チタン膜が自己整合的に窒素原子含有のチタンシリサイド膜に変換される。この熱処理により、窒素原子が混在したシリコン半導体基板の表面層に存在するシリコン原子とチタン膜が反応し、窒素を含むチタンシリサイド膜に変換される。熱処理条件は、公知の条件を使用できるが、上記第３の製造方法の工程（ｅ）″及び（ｇ）″と同様に２段階で行ってもよい。なお、チタンシリサイド膜に変換されなかったチタン膜は、除去しておくことが好ましい。除去方法は、例えば、硫酸と過酸化水素水の混合溶液を使用した選択エッチングが挙げられる。上記工程後、周知の工程を経て、半導体装置が製造される。
【００８１】
更に、本発明によれば、上記第４の製造方法により製造された半導体装置も提供される。この半導体装置は、ゲート電極の空乏化及び接合リークと、短チャネル効果のトレードオフの関係を解消し、良好な絶縁ゲート型電界効果トランジスタを得ることができる。
【００８２】
以下では、本願発明の作用について説明する。まず、図２２に示すように、従来、酸化膜６０６は、特にＣＭＯＳの製造工程において、以下の理由からイオン注入時の汚染を防ぐために、イオン注入マスクとして必ず必要であると考えられていた。ＣＭＯＳの製造工程においては、ドナーとアクセプタを所望の領域に注入するために、フォトレジストによってマスクする必要がある。このフォトレジストは、重金属の含有量が高いので、直接半導体基板に塗布しないようする必要ある。そのため、酸化膜６０６を介してホトマスクが塗布されている。しかしながら、酸化膜を介して不純物イオンを注入すると、酸化膜に存在する酸素原子が不純物イオンによりノックオンされ、シリコン半導体基板中に混入することを避けることができない。特に分子量の大きい不純物を注入した際顕著になる。
【００８３】
以上の理由により、従来法では、チタンとシリコンの反応によるチタンシリサイド形成過程における酸素原子の混入は避けられない。しかし、従来チタンシリサイドの反応系における不純物イオン注入時に混入する酸素原子の介入は、重要視されていなかった。また、従来より、ｐ型半導体（ボロンイオン注入されたシリコン）と比較し、ｎ型半導体（砒素イオン注入されたシリコン）のシリサイド化は、非常に難しいと言われていた(D.Moy,S.Basavaian,H.Protschka,L.K.Wang,F,d'Heurle,J,Wetzel,S.Brodsky and R.Volant:Proc.1st Int.Symp.ULSI Science and Technology,Philadelphia,1987(Electrochemical society,Pennington,1987)p.381.参照)。具体的にはｐ型半導体のシリサイド化と比較し、ｎ型半導体のシリサイド化はシリサイド反応が阻害されチタンシリサイド膜のシート抵抗値が高くなり、耐熱性に関しても悪くなる（高温熱処理でチタンシリサイド膜が凝集する）という現象があった。しかしその原因は、注入される不純物イオンの種類の違いに基づくのであろうという学説はあったが、原因に関してはまだ解明されていなかった。
【００８４】
本発明の発明者らは、ｐ型半導体（ボロンイオン注入されたシリコン）と比較し、ｎ型半導体（砒素イオン注入されたシリコン）のシリサイド化が難しい原因を研究した結果、注入される不純物イオンの種類そのものに原因があるのではなく、不純物イオンを注入するときに同時にシリコン半導体基板中に混入する酸素原子に原因があることを解明することができた。
【００８５】
つまり、シリコン酸化膜を介して質量数の大きい原子（不純物イオン）を注入するほどノックオンされる酸素原子の量が増えることとなる。従って、シリサイド化反応は、Ｔｉ、Ｓｉ、Ｏの３元系で行われることとなり、結果として酸素原子によりシリサイド化反応が阻害される。表１にＴｉＮ、ＴｉＯ2、ＳｉＯ2、ＴｉＳｉ2の生成エンタルピーを示す。
【００８６】
【表１】
2006253715.tif 000003
【００８７】
表１より、Ｔｉ、Ｓｉ、Ｏ、Ｎの４元系の反応では、生成エンタルピーが低い酸化物（ＴｉＯ2、ＳｉＯ2）が最も優先的に形成されることが判る。従って、従来の技術では、酸化物を含むチタンシリサイド膜が形成されていることとなる。この酸化物を含むチタンシリサイド膜は、シート抵抗値が高く、かつ耐熱性が悪いことが知られている。特に、ＴｉＳｉ2のグレインサイズより小さい線幅のシリサイド化（たとえばゲート電極のシリサイド化）に従来の方法を使用した場合、形成されるチタンシリサイド膜は、上記酸化物を含むのでシート抵抗値の上昇が著しく大きくなる。
【００８８】
一方、ＴｉＳｉ2の融点（Ｔｍ）は、１５４０℃である。ここで、一般に金属などの再結晶化は、絶対温度で表した融点（Ｔｍ）の０．６倍で顕著になることが知られている。従って、ＴｉＳｉ2の場合、０．６Ｔｍは、８１５℃に相当する。よって、粒界にＳｉＯ2を含むようなＴｉＳｉ2膜は、層間絶縁膜のリフロー工程で必要となる８００℃以上の熱処理により、粒界に存在するＳｉＯ2 を境として、ＴｉＳｉ2の表面自由エネルギーに基づいて、ＴｉＳｉ2膜の凝集が始まることとなる。この凝集したチタンシリサイド膜は、電気的には部分的に分断されているので、もはや、シリサイドにより裏打ちされた低抵抗な配線とは言えなくなる。
【００８９】
特に、ＴｉＳｉ2のグレインサイズより小さい線幅のシリサイド化（たとえばゲート電極のシリサイド化）に関しては、チタンシリサイド膜で裏打ちを行っていない配線と何等変わらないレベルまで、チタンシリサイド膜のシート抵抗値が上昇する。更に、凝集過程において、チタン原子がシリコン半導体基板中を拡散するため、ソース領域及びドレイン領域に関しては、接合破壊により接合リーク電流が増加する。また、ゲート電極に関しては、ゲート酸化膜の信頼性劣化を招くこととなる。
【００９０】
これに対して、本発明の第１の製造方法は、（ａ）シリコン半導体基板上にシリコン窒化膜を形成し、（ｂ）シリコン半導体基板の所望の領域に不純物イオンを注入し、その際シリコン半導体基板の表面層に、不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入することからなることを特徴とする。
【００９１】
従って、従来の酸化膜を介して不純物イオンを注入する場合と比較し、Ｏ（酸素原子）の代わりにＮ（窒素原子）がシリコン半導体基板中に混入する。そのため、本発明の第１の製造方法では、酸素原子の混入を極力抑えることができるので、酸素原子に起因する深い準位のトラップが減少する。更に、不純物イオン注入時に発生する結晶欠陥を窒素原子で埋めることができるので、汚染物である重金属がシリコン半導体基板中に拡散しトラップされ、リークセンターとして働くことが極力抑えられる。従って、接合リーク電流が低減される。
【００９２】
一方、第２の製造方法は、（ａ）シリコン半導体基板上の全面にシリコン窒化膜を形成する工程、（ｂ）不純物イオンを注入し、シリコン半導体基板の表面層に不純物イオンと同時にシリコン窒化膜を構成する窒素原子及びシリコン原子を不純物イオンにより混入する工程、（ｃ）シリコン窒化膜を除去する工程、（ｄ）シリコン半導体基板上にチタン膜を形成する工程、（ｅ）熱処理によりチタン膜とシリコン半導体基板の窒素原子が混入した表面層に存在するシリコン原子とを反応させることにより窒素を含むチタンシリサイド膜を形成する工程を含むことを特徴とする。
【００９３】
従って、シリコン窒化膜を介して不純物イオンを注入することによって、従来のシリコン酸化膜を介して不純物イオンを注入する場合と比較し、Ｏ（酸素原子）の替わりにＮ（窒素原子）がゲートポリシリコン膜及び半導体シリコン基板中に不純物イオン注入の際に混入する。従って、酸素原子の混入を極力抑え、かつ窒素原子をシリサイド膜中に混入することができる。結果として、多少酸素原子が存在しようと（酸素を完全に除去することは困難であるため）、形成されたチタンシリサイド膜の粒界には、窒化チタン膜が形成されやすい。
【００９４】
また、チタンシリサイド膜の粒界にＳｉＯ2が存在する替わりにＴｉＮが存在した場合、ＳｉＯ2とＴｉＳｉ2の粒界の表面自由エネルギーと比較して、ＴｉＮとＴｉＳｉ2の粒界の表面自由エネルギーが小さいため、熱を加えたときのマイグレーションが抑えられ凝集しにくくなる。その結果、耐熱性に優れたチタンシリサイド膜となる。
【００９５】
更に、本発明の製造方法では、ｐ型半導体のシリサイド化に比べて、ｎ型半導体のシリサイド化はシリサイド化反応が阻害されチタンシリサイド膜のシート抵抗値が高くなり、耐熱性に関しても悪くなるという現象も無くなる。その結果、ｐ型及びｎ型半導体とも一様な厚さのシリサイド膜を形成することが可能となるという作用がある。
【００９６】
また、不純物イオン注入時に発生するシリコン基板中の結晶欠陥を窒素原子が埋める働きをするので、結晶欠陥によって生じる接合リーク電流を低減させる事が可能となる。特にシリサイド化を行った場合、従来の製造方法ではシリサイド化反応時にチタン原子が拡散し、結晶欠陥にチタン原子がトラップされ、このチタン原子がリーク電流のセンターとして働く。しかし、先に窒素原子で結晶欠陥を埋めておく本発明では、チタン原子がトラップされない。従って、シリサイド化を行った接合に対し、更に接合リーク電流低減に有効であるという作用がある。
【００９７】
また、１×１０18個／ｃｍ3以下の酸素濃度が、イントリンシックゲッタリング処理により形成することができるので、容易に前記酸素濃度に調節される。更に、上記窒化シリコン膜を除去する工程の前に、熱処理を行いチタンシリサイド膜を形成する前にシリコン半導体基板の表面層に混入された不純物イオンを活性化し、不純物拡散層を形成する。従って、チタンシリサイド膜の耐熱性を気にすることなく十分な活性化及びイオン注入時の結晶欠陥の回復を行うことができ、特に窒素原子で結晶欠陥を埋める効果により、結晶欠陥にチタン原子がトラップされず、接合リーク電流を低減することが可能となるという作用がある。
【００９８】
更に、上記（ｃ）′工程と（ｄ）′工程が、実質的に酸素の不存在下で行われるため、シリコン半導体基板及びゲート電極（多結晶シリコン膜）表面に極力自然酸化膜が成長しない状態で前記シリコン半導体基板及びゲート電極上にチタン膜を形成することが可能となる。その結果、チタン−シリコン系のシリサイド化反応において極力酸素の影響を排除することが可能となるという作用がある。
【００９９】
また、工程（ａ）′に付されるシリコン半導体基板が、不活性ガス、−１００℃以下の露点、大気圧以上の雰囲気下に予め保持され、これによってシリコン半導体基板の表面における水分を除去されている。従って、形成したシリコン窒化膜とシリコン半導体基板又はゲート電極（多結晶シリコン膜）との界面の酸素原子が極力排除される。そのため、シリコン窒化膜を介して不純物イオンを注入する際に、ノックオンされる酸素原子を極力少なくすることができる。
【０１００】
本発明の第３の半導体装置の製造方法は、（ａ）″表面層に第１導電型及び第２導電型ウエルと、この上に形成されたゲート絶縁膜及びゲート電極、及び素子分離領域とを有するシリコン半導体基板上に、シリコン窒化膜を形成し、（ｂ）″シリコン窒化膜を介してシリコン半導体基板の所望の領域に不純物イオンを注入するに際して、（１）フォトレジストを使用して第１導電型ウエルをマスクし、第１導電型不純物イオンを注入し、第２導電型ウエルの表面層に第１導電型不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入し、（２）第１導電型ウエル上のマスクを除去し、フォトレジストを使用して第２導電型ウエルをマスクし、第２導電型不純物イオンを注入し、第１導電型ウエルの表面層に第２導電型不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入し、（３）第２導電型ウエル上のマスクを除去し、第１導電型及び第２導電型ウエル上のゲート電極の側壁にシリコン窒化膜を介してサイドウォールスペーサーを形成し、フォトレジストを使用して第１導電型ウエルをマスクし、第１導電型不純物イオンを注入し、第２導電型ウエルの表面層に第１導電型不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入し、（４）第１導電型ウエル上のマスクを除去し、８５０〜９５０℃の活性化アニールを行い、フォトレジストを使用して第２導電型ウエルをマスクし、第２導電型不純物イオンを注入し、第１導電型ウエルの表面層に第２導電型不純物イオンの注入と共にシリコン窒化膜からの窒素原子とシリコン原子を混入し、（ｃ）″第２導電型ウエル上のマスクを除去し、８００〜８５０℃の窒素雰囲気での活性化アニールと１０００℃、１０秒間程度の急速熱処理を行い、シリコン窒化膜を除去し、（ｄ）″シリコン半導体基板上にチタン膜を形成し、（ｅ）″チタン膜を有するシリコン半導体基板を第１の熱処理に付し、チタン膜を窒素原子含有のチタンシリサイド膜に変換し、（ｆ）素子分離領域上のチタン膜を除去し、（ｇ）第２の熱処理によりチタンシリサイド膜を化学量論的に安定なＴｉＳｉ2Ｃ５４結晶に変換することを特徴とする。この時、（ｅ）″の前にシリコン原子とチタン原子を混合するためのシリコンイオンの注入を行ってもよい。
【０１０１】
従って、ｎチャネル側の活性化のための熱処理（アニール）条件とｐチャネル側の活性化アニール条件を別々に設定する事が可能となり、接合リークを低減できるサリサイドｎチャネルと、短チャネル効果の影響が少ないサリサイドｐチャネルを同時に満足するＣＭＯＳ半導体装置が形成される。また、低い消費電力の半導体装置を得るために、チャネルの閾値を低くする必要がある。閾値を低くするために、ｎチャネル側及びｐチャネル側の両方とも表面チャネル型の半導体装置（ソース、ドレイン領域と、ゲート電極が同導電型）が注目を集めている。
【０１０２】
この半導体装置を製造するために、ソース領域、ドレイン領域及びゲート電極に同時に不純物イオンを導入する方法が、工程簡略化の観点からも有効である。しかし、この方法の場合、ｎチャネル用の不純物イオンとして一般的に用いられる砒素イオンが、ｐチャネル用の不純物イオンとして一般的に用いられるボロンイオンと比較し質量数が大きくかつ拡散係数が小さい。そのため、ソース領域及びドレイン領域への砒素注入と同時にゲート電極へ砒素注入を行うと、ｐチャネル側に合わせた活性化アニール（短チャネル効果が起こらない程度の熱処理）条件では、ｎチャネル側でゲート電極の空乏化（注入エネルギーが低い場合）もしくは、ゲート酸化膜を突き抜けることによるチャネル領域への砒素イオンの注入（注入エネルギーが高い場合）が発生し、非常に制御が困難である。また、ｎチャネル側に合わせた活性化アニール、即ち、接合リークを抑えられるような、つまり十分結晶回復できるような、またゲート空乏化が抑制できるくらい十分不純物が拡散できるような十分な熱処理をおこなうと、ｐチャネル側で短チャネル効果が発生し微細化が困難となる。
【０１０３】
そこで一般的にはゲート電極となる多結晶シリコンを堆積した後、全面に燐イオンを注入しｎチャネル側のゲート電極の空乏化を抑えた後、ｐチャネル側にｎ型の不純物イオンであるボロンイオンを打ち返す（カウンタードープ）方法が採用されている。これに対して、上記本発明の半導体装置の製造方法では、ｎチャネル側の活性化アニールとｐチャネル側の活性化アニール条件を別々に設定する事が可能である。従って、ｎチャネル及びｐチャネルの不純物イオンの拡散条件を満足する表面チャネルトランジスタの製造を、ソース領域、ドレイン領域及びゲート電極に同時に注入する方法で可能となる。
【０１０４】
更に、工程（ｂ）″の（４）の不純物イオンの注入を、工程（ｅ）″の後に行ってもよい。ここで、従来知られているチタンシリサイド化ｐチャネルＭＯＳＦＥＴの特性は、サリサイド化を行っていないｐチャネルＭＯＳＦＥＴと比較し、トランジスタ特性（トランスコンダクタンス、ドレイン電流）が良くならず、むしろ悪くなるという欠点があった。その欠点を生じる原因として、イオン注入により導入されたアクセプタであるボロンが、チタンシリサイド化反応を行う際にチタン原子と反応しＴｉＢ2を形成するので、ｐ型キャリアとなり得るアクセプタ濃度が著しく減少する。そのためＴｉＳｉ2とシリコン基板との接触を、低い抵抗のオーミック性接触に保つことができなくなる。従って、ソース領域及びドレイン領域が、シリサイド膜によって低抵抗になるにも関わらず、トランジスタ寄生直列抵抗が非常に大きくなることが原因の１つであると考えられる。これの欠点は、ｐチャネル側の不純物注入工程をシリサイド化反応の後、つまり、チタンシリサイド化反応を終了させた後で行うことにより解決することができる。この方法によれば、極力チタンとボロン等の不純物イオンの反応を抑制することが可能となり、アクセプタ濃度の減少を抑え、トランジスタ寄生直列抵抗を小さくし、トランジスタ特性を向上させる作用がある。
【０１０５】
更に、チタン膜もしくは窒素原子を含むチタン膜を形成する工程と、窒素もしくはアンモニア雰囲気中で第１の熱処理を行う工程の間に、シリコンイオンを注入する工程を含むため、シリサイド化反応を行う前にチタンとシリコンのミキシングを行うことができシリサイド化反応初期過程を均一に行うことが可能となる。特に、微細配線を低抵抗化でき、抵抗バラツキ（シリサイドの膜厚バラツキ）を抑える作用がある。更に微細配線の耐熱性も向上する。
【０１０６】
また、第２の熱処理は、９００℃以上で行われる。従来の製造方法では、１μｍ以下の幅の配線のチタンシリサイド化に関しては、Ｃ４９からＣ５４結晶への転移が非常に起こりにくく、低抵抗化が困難である。これに対して本発明では、第２の熱処理を９００℃以上で行うことによって、微細配線においてもＣ４９からＣ５４結晶へ転移させる事が可能となり、低抵抗化を達成することが可能となるという作用がある。従来のシリサイド化技術では、耐熱性が悪く８００℃を越える熱処理で凝集し微細配線を抵抗の高いＣ４９結晶から抵抗の低いＣ５４結晶へ転移させる事が不可能であったが、本発明の耐熱性の良好なチタンシリサイド技術に高温の第２の熱処理を行うことによって、微細配線においても低抵抗化を達成することが可能となる。
【０１０７】
本発明の半導体装置は、シリコン半導体基板の表面層に形成された第１導電型及び第２導電型ウエルと、シリコン半導体基板上に形成された素子分離領域と、第１導電型及び第２導電型ウエル上に形成されたゲート絶縁膜及びゲート電極と、ゲート電極上に形成されたチタンシリサイド膜と、ゲート電極側壁に形成されたサイドウォールスペーサーと、サイドウォールスペーサーの両側のシリコン半導体基板の表面層に形成されたソース領域及びドレイン領域と、サイドウォールスペーサー下のシリコン半導体基板の表面層に形成された前記ソース領域及びドレイン領域よりも浅い接合を有する領域と、前記ソース領域及びドレイン領域の表面層に形成されたチタンシリサイド膜とを有することを特徴とし、上記第３の方法により製造される。
【０１０８】
ここで、本発明の半導体装置の要部の概略拡大図を図２１（ａ）及び（ｂ）に示す。図２１（ａ）は従来例、図２１（ｂ）は本発明の半導体装置を示している。なお、図２１（ａ）及び（ｂ）は、説明のために、ｎウエル及びｐウエルを半分ずつ記載している。図中、ｘｐ及びｘｎはｐ型及びｎ型のソース及びドレイン領域の接合深さを示し、ｙはサイドウォールスペーサーのシリコン半導体基板に平行な方向の厚さを示し、ｘ（ＴｉＳｉ2）ｎ及びｘ（ＴｉＳｉ2）ｐはｐ型及びｎ型のチタンシリサイド膜の厚さを示している。
【０１０９】
上記図より、導電型がｐ型であるソース領域とドレイン領域の接合深さ（ｘｐ）が、導電型がｎ型であるソース領域とドレイン領域の接合深さ（ｘｎ）と同程度か又は浅いことにより、ｎチャネル、ｐチャネルとも短チャネル効果に強いＣＭＯＳトランジスタ構造となる。これに対して、従来報告されている半導体装置では、同時に熱処理するため、ｘｐ＞ｘｎの関係を有している。
【０１１０】
上記図より、第１導電型ウエルがｎ型及び第２導電型ウエルがｐ型であり、ｐ型ウエルに存在するチタンシリサイド膜の膜厚が、ｎ型ウエルに存在するチタンシリサイド膜の膜厚とほぼ等しいことにより、ｐチャネル側とｎチャネル側のチタンシリサイド膜のシート抵抗を略等しくすることができる。従来報告されている半導体装置では、ｎチャネル側を設計通りのシート抵抗にしたとき、ｐチャネル側のチタンシリサイド膜の厚さが、ｎチャネル側のチタンシリサイド膜よりも厚くなっていた（ｘ（ＴｉＳｉ2）ｎ＜ｘ（ＴｉＳｉ2）ｐ）。このようにチタンシリサイド膜の厚さが不均一な場合、チタンシリサイド膜とシリコン半導体基板との界面と、接合領域との距離がなくなる。そのため接合リーク電流が増大することとなるが、本発明ではこの接合リーク電流の増大を防ぐことができる。
【０１１１】
更に、サイドウォールスペーサーのシリコン半導体基板に平行な方向の厚さ（ｙ）が、ソース領域及びドレイン領域の接合深さ（ｘｐ及びｘｎ）の０．７倍以上であること及び／又はゲート電極より厚いことにより、チャネル近傍でのソース領域及びドレイン領域の深さ方向の広がりを防止でき、短チャネル効果が抑制される。これに対して、従来報告されている半導体装置では、サイドウォールスペーサーが薄いため、ｙ＜ｘｐ及びｙ＜ｘｎの関係を有している。
【実施例】
【０１１２】
以下、本発明の半導体装置及びその製造方法を実施例により詳細に説明する。
実施例１
図１は、実施例１の断面構造図である。実施例１において、イオン注入法により、不純物イオンを所望の領域に注入する工程の直前のシリコン半導体基板１０１の表面は、少なくとも不純物イオンが注入される領域において酸素濃度が１×１０18個／ｃｍ3以下となっている。
【０１１３】
実施例１では１×１０18個／ｃｍ3以下の酸素濃度を実現するために、インリンシック・ゲッタリング（ＩＧ）処理により、無酸素、無欠陥層であるＤＺ（denuded zone）を形成した。また、シリコン半導体基板の表面には、実質的に自然酸化膜（シリコン酸化膜）を介することなくシリコン窒化膜１０２が堆積された構造となっていた。このシリコン半導体基板に不純物イオン（実施例１では砒素イオン）を注入した後の断面には、シリコン半導体基板１０１中に形成された酸素濃度が１×１０18個／ｃｍ3以下の領域中に、新たな酸素原子が混入される子となく注入された不純物イオン（砒素イオン１０３）と、不純物イオン（砒素イオン１０３）によりノックオンされた窒素原子１０４のみが存在していた（不純物イオン注入後は、ＤＺゾーンは、無欠陥層ではなくなっていた）。
【０１１４】
以上のような構造となっているため、後の工程で不純物イオンの活性化のための熱処理を行った場合、シリコン半導体基板中に導入された窒素原子１０４により、不純イオン注入時の結晶欠陥が、窒素原子がない場合と比較して更に回復させることができた。つまり、シリコン半導体基板中の酸素原子が少なく、かつ窒素原子が存在するので、酸素原子による深い準位のトラップが減少する。更に、不純物イオン注入時に発生するシリコン半導体基板中の結晶欠陥を先に窒素原子が埋める働きをするので、特に汚染物である重金属が拡散し、結晶欠陥にトラップされリークセンターとして働くことを防ぐことができた。そのため、接合リーク電流を低減することができた。なお、実施例１では、酸化膜を介して不純物イオンを注入した場合と比較して、接合リーク電流を約１／２に減少さすことができた。また、自然酸化膜及び窒化膜を介して不純物イオンを注入した場合と比較して、接合リーク電流を約２／３に減少さすことができた。
【０１１５】
実施例２
実施例１では、シリコン半導体基板中の酸素濃度を１×１０18個／ｃｍ3以下にするためにＩＧ処理により、無酸素、無欠陥層であるＤＺゾーンを形成している。実施例２では、ゲート電極等の多結晶シリコン膜中の酸素濃度を１×１０18個／ｃｍ3以下にするための方法に関して説明する。
【０１１６】
酸素濃度が１×１０18／ｃｍ3以下の多結晶シリコン膜を形成するために、予備真空排気室と、ロードロック室と堆積炉が窒素パージされた搬送系で接続されたＬＰ−ＣＶＤ（減圧化学的気層成長法）装置によって成膜を行った。ＬＰ−ＣＶＤ装置の使用方法を以下に記載する。ゲート酸化膜の形成直後の半導体ウェハを、予備真空排気室に入れた後、予備真空排気室を、１０-1Ｐａ程度に真空引きした。この後、予備真空排気室に窒素を充填し、露点が−１００℃以下に保たれた窒素でパージされているロードロック室に、窒素雰囲気下で搬送した。窒素パージにより半導体ウェハ表面に吸着しているＨ2 Ｏ分子を除去した後、ファーネスに搬送した。次いで、９９．９９９９％以上の純度のＳｉＨ4雰囲気中で、ＬＰ−ＣＶＤ法により、３０Ｐａの圧力下で６２０℃程度の温度で多結晶シリコン膜を成膜した。このように成膜された多結晶シリコン膜中の酸素濃度は、図２に示すように、二次イオン質量分析（ＳＩＭＳ）にて検出限界（１×１０18／ｃｍ3）以下であり、非常に酸素濃度の低い多結晶シリコン膜であった。
【０１１７】
実施例３
図３（ａ）〜（ｄ）並びに図４（ｅ）及び（ｆ）は、本発明の半導体装置の製造方法における工程の断面図である。
【０１１８】
まず、図３（ａ）に示すように、シリコン半導体基板（ｐ型半導体基板）３０１に対して、ＩＧ処理を行い、シリコン半導体基板３０１の表面に無酸素、無欠陥のＤＺゾーン３０２を形成した。次に、図３（ｂ）に示すように、シリコン半導体基板表面に以下に説明する図５に示す如きカセット室、ロードロック室及び堆積炉をもうけたＬＰ−ＣＶＤ（減圧化学的気層成長法）装置をもちいて、５〜３０ｎｍ程度のシリコン窒化膜３０３を堆積した。
【０１１９】
次に、図３（ｃ）に示すように、シリコン窒化膜３０３を介して砒素イオン（不純物イオン）をシリコン半導体基板中に注入した。注入条件は、４０ＫｅＶ〜６０ＫｅＶの注入エネルギーで、５×１０14〜５×１０15／ｃｍ2程度のドーズ量とした。このとき砒素イオンがシリコン窒化膜を介して注入されるため、砒素イオンによるノックオン効果により砒素イオン３０４と共に窒素原子３０５も同時にシリコン半導体基板中に注入された。
【０１２０】
次に、図４（ｅ）に示すように、窒素雰囲気下で、９００℃で１０分間、活性化熱処理を行ないシリコン半導体基板（又はウエル）と逆導電型のｎ型拡散層３０７を形成した。この後、シリコン窒化膜３０３を除去し、チタン膜３０６を堆積した。ここで、チタン膜３０６とシリコン半導体基板３０１の表面層のｎ型拡散層３０７との界面に自然酸化膜を成長させないため、シリコン窒化膜除去装置とチタン膜堆積装置を、真空搬送系でつないだ。実施例３では、アルゴンスパッタクリーニングチャンバー（シリコン窒化膜除去装置）とチタンスパッタチャンバー（チタン膜堆積装置）を有するベース圧力が１〜３ｘ１０-8ｔｏｒｒのクラスタ型装置を使用して、シリコン窒化膜をアルゴンスパッタにより完全に除去し、続いてチタンスパッタチャンバーに真空搬送しチタン膜を堆積した。
【０１２１】
次に、チタン膜３０６とシリコン半導体基板との界面に、濃度のピーク（Ｒｐ）が来るように５ｘ１０15／ｃｍ2のドーズ量、４０ｋｅＶの注入エネルギーでシリコンイオンを注入した。この注入により、チタン膜中のチタン原子とシリコン原子のミキシングを行った。次に、図４（ｆ）に示すように、熱処理を施し、チタンシリサイド膜３０８を形成した。実施例３では、前記熱処理を、２段階急速加熱処理とした。従って、第１の熱処理を窒素雰囲気中、６５０〜７００℃程度の低温で１０〜３０秒程度行い、Ｃ４９結晶型のＴｉＳｉ2 を形成した。この後、未反応又は窒素雰囲気中の熱処理により形成された窒化チタン膜を除去した。続いて、第２の熱処理を窒素雰囲気中、９００℃で１０〜３０秒程度行い、安定なＣ５４結晶型のＴｉＳｉ2を形成した。
【０１２２】
この実施例でも、Ｓｉ、Ｎ、Ｔｉ及びＯ（酸素はいくら排除しようと完全に除けるものではない）の４元系での反応となる。しかし、従来のシリサイド法と比較し、極限まで酸素成分を排除し、さらに窒素を混入させている。従って、酸化物が形成されにくく、非常に耐熱性に優れた膜質のチタンシリサイド膜を得ることができる。
【０１２３】
これに対して、シリコン窒化膜の代わりにシリコン酸化膜を使用した場合は、高温及び長時間の熱処理により、チタンシリサイドが凝集する。そのため、第２の熱処理を窒素雰囲気中、８００℃程度で行う必要があった。しかし、この程度の温度での熱処理では、１μｍ以下の微細な配線幅のシリサイド化において結晶型をＣ４９からＣ５４に転移させることができず、得られたチタンシリサイド膜は高抵抗であった。
【０１２４】
図５は、実施例３のシリコン窒化膜を形成するためのロードロック室を備えたＬＰ−ＣＶＤ装置の概略図である。以下、ＬＰ−ＣＶＤ装置を使用したシリコン窒化膜の形成方法を説明する。まず、表面の自然酸化膜を完全に除去したウェハ２０１を予備真空排気室２０２に搬送し、真空引きを行った。この後、予備真空排気室２０２に窒素を充填し、ウェハ２０１をロードロック室２０３に搬送した。ここで、ロードロック室２０３は、１００℃以下の露点（Ｈ2Ｏ）、０．０１ｐｐｍ以下（０．０１ｐｐｍは酸素濃度計の検出限界）の酸素（Ｏ2）濃度に保持した。このように予備真空排気室２０２及びロードロック室２０３で表面吸着水分子を除去した後、窒化雰囲気中で４００℃に保たれたシリコン窒化膜堆積炉２０４に搬送した。堆積炉２０４内で、ＳｉＨ2Ｃｌ2の流量１０ｓｃｃｍ及びＮＨ3の流量１００ｓｃｃｍの雰囲気下で７００℃まで昇温し、ウェハ上にシリコン窒化膜を堆積した。なお、反応圧力は、１５Ｐａとした。
【０１２５】
実施例４
図６に、表面の自然酸化膜を除去したウェハを、上記ＬＰ−ＣＶＤ装置におけるロードロック室内に放置した時と、大気中に放置した時のウェハの表面に吸着している酸素（水分子）量をＸ線光電子分光法（ＸＰＳ）により分析した結果を示した。なお、図中●はロードロック室内が５リットル／分の流量の窒素雰囲気下の場合を示し、■は１リットル／分の流量の窒素雰囲気下の場合を示し、▲が大気中に放置した場合（従来法）を示している。
【０１２６】
図６から判るように、大気中放置したウェハが表面の自然酸化膜を除去した直後より、放置時間を長くするほど表面の酸素濃度が上昇した。これに対して、ロードロック室内に放置したウェハは、表面の自然酸化膜を除去した直後より、放置した時の方が表面の酸素濃度が減少した。つまり、シリコン窒化膜の堆積装置にロードロック室を設けることにより、表面に吸着している酸素（水分子）を除去することができた。このように酸素（水分子）を除去できるので、シリコン窒化膜を堆積するために堆積炉に搬送する過程で、カセット室とロードロック室をもうけたＬＰ−ＣＶＤ装置では、殆どシリコン酸化膜が存在しないシリコン半導体基板とシリコン窒化膜との界面を形成することが可能となった。これに対して、従来のＬＰ−ＣＶＤ装置では、吸着した酸素（水分子）がシリコン基板表面を酸化させ、シリコン窒化膜とシリコン半導体基板の界面にシリコン酸化膜が形成されてしまうこととなる。
【０１２７】
実施例５
図７は、図５のロードロック室を備えたＬＰ−ＣＶＤ装置によってシリコン半導体基板上にシリコン窒化膜を堆積した場合と、ロードロック室を備えていない従来のＬＰ−ＣＶＤ装置によってシリコン半導体基板上にシリコン窒化膜を堆積した場合の、シリコン半導体基板とシリコン窒化膜との界面の酸素濃度を、オージェ電子分光法により分析した結果である。
【０１２８】
図７は、従来のＬＰ−ＣＶＤ装置では、界面にシリコン酸化膜が形成するが、図５の装置では殆どシリコン酸化膜が存在しない界面を形成できるが証明できた。つまり、不純物イオンによってノックオンされる原子は殆ど窒素原子のみであり、実施例１の構造を得ることが可能であった。
【０１２９】
これに対して、ロードロック室を備えていない従来のＬＰ−ＣＶＤ装置でシリコン半導体基板上にシリコン窒化膜を堆積した場合、図２０に示すように、シリコン半導体基板７０１とシリコン窒化膜７０２との界面には自然酸化膜７０３が存在することとなる。従って、不純物イオンを注入したときシリコン窒化膜７０２とシリコン酸化膜７０３の２層を介しての注入となるため、酸素原子７０５がシリコン基板中にノックオンされた。次の熱処理工程で、酸素原子を含んだシリコンとチタンの反応系では、優先的に酸化物が形成されシリサイド化反応が阻害されると共に不均一な反応が起こった。更に、８００℃を越える熱処理によりチタンシリサイド膜の再結晶化が起こる際（一般に融点の絶対温度の０．６倍で再結晶が起こる）、粒界に酸化膜が形成されていると、界面自由エネルギーを小さくする方向に結晶系が変化し、凝集が発生することが確認された。
【０１３０】
実施例６
図８（ｂ）は、本発明の製造方法により形成したチタンシリサイド膜中の酸素濃度をＳＩＭＳにより分析した結果を示しており、図８（ａ）は、従来のシリコン酸化膜を介して砒素イオン注入した後、シリサイド化を行ったチタンシリサイド膜中の酸素濃度をＳＩＭＳにより分析した結果を示している。図８（ａ）及び（ｂ）から明らかなように、本発明の製造方法により形成したチタンシリサイド膜は、従来のチタンシリサイド膜と比べて膜中の酸素濃度が非常に低いことがわかった。
【０１３１】
実施例７
図９（ａ）及び（ｂ）は、本発明により形成したチタンシリサイド膜と、従来のシリコン酸化膜を介して砒素イオン注入した後シリサイド化を行ったチタンシリサイド膜のシート抵抗及びバラツキの第１の急速加熱処理した際の温度依存性を示している。なお、チタン膜の厚さは３０ｎｍとし、第２の急速加熱処理は、８５０℃、２０秒固定で行った。
【０１３２】
図９（ａ）及び（ｂ）より、第１の急速加熱処理に対して、本発明では、従来法と比較し、より低温側でシリサイド反応が起こっており、チタンの供給律速によりシート抵抗値が飽和する温度が、従来法と比較し低温側にシフトしていることが判った。更に、飽和時のシート抵抗値は、従来法と比較し低い値であった。また、ウェハ面内バラツキも非常に小さかった。
【０１３３】
これらの結果は、従来の酸素を含むシリコンとチタンの反応と比較し、本発明の殆ど酸素原子を含まないシリコンとチタンの反応では、シリサイド化反応が初期過程からスムーズに進行し、且つ、バラツキも小さいことを示している。これに対して従来法では、シリサイド化反応が酸素原子によって阻害され、飽和時のシート抵抗値も高くなった。飽和時のシート抵抗値が高い理由は、シリサイド化反応に直接寄与する第１の急速加熱処理（第２の急速加熱処理は、結晶構造を転移させるのみ）を窒素雰囲気中で行っているため、チタン膜表面側より窒化反応が進行し窒化チタン膜の生成が進行する。更に、酸素原子によりシリサイド化反応が遅延してしまうので、シリコン半導体基板側でのシリサイド化反応に供給されるチタンの供給が不足するためである。また、従来法では、質量数の大きい不純物イオンを打ち込んだ時ほどノックオンされる酸素量が多くなるため、シリサイド化反応が遅れることとなる。従って、チタンの供給律速により生成されるチタンシリサイドの膜厚は薄くなった。
【０１３４】
実施例８
一般的にｐチャネル拡散層のシリサイド化と比較してｎチャネル拡散側のシリサイド化により成膜されたチタンシリサイド膜の膜厚は薄くなると言われている。その理由は、ボロン（ｐチャネル）の質量数（１１）が、砒素（ｎチャネル）の質量数（７５）と比較し小さいためである。この理由の裏付けデータを、図１０（ａ）及び（ｂ）並びに図１１（ａ）及び（ｂ）に示した。
【０１３５】
なお、図１０（ａ）及び（ｂ）は、本発明の製造方法により形成したチタンシリサイド膜と、従来の酸化膜を介して不純物イオン注入した後シリサイド化を行ったチタンシリサイド膜のシート抵抗の不純物のドーズ量依存性を示すグラフである。一方、図１１（ａ）及び（ｂ）は、本発明の製造方法により形成したチタンシリサイド膜と、従来の酸化膜を介して不純物イオン注入した後シリサイド化を行ったチタンシリサイド膜のシート抵抗の不純物の質量依存性を示すグラフである。なお、実施例８において、第１の急速加熱処理は、７００℃、２０秒、第２の急速加熱処理は、８５０℃、２０秒固定で行った。また、従来法と本発明を比較するために、第１、第２の急速加熱処理を同じ条件で行っており、第１の急速加熱処理は従来法でシート抵抗値が飽和する温度に、第２の急速加熱処理は、従来法で凝集しない程度の温度に合わせた。
【０１３６】
従来法では、質量数の大きな不純物イオンを注入したときほど、また、ドーズ量を増やしたときほど、チタンシリサイド膜の厚さが薄くなるので、シート抵抗値が上昇している。従って、従来法ではチタンシリサイド膜は凝集しやすい膜である上、更にその膜厚が薄くなると更に凝集しやすくなるので、ｎチャネル側に膜厚を合わせる必要がある。
【０１３７】
これに対して、本発明の製造方法によれば、質量数の大きさ、ドーズ量に依存することなくシート抵抗値は一定の値となっている。つまり本発明では、ｐチャネル、ｎチャネル両方とも同じ膜厚に形成できるため、例えばＣＭＯＳ半導体装置を形成するときに、従来の問題点であるｎチャネル側に膜厚を合わせたときｐチャネル側でチタンシリサイド膜が非常に厚くなり、拡散層の空乏層近辺までチタンシリサイド膜が迫り、接合リーク電流が増大するという現象を完全に克服することが可能であることが判った。
【０１３８】
実施例９
図１２（ａ）及び（ｂ）は、本発明により形成したチタンシリサイド膜と、従来の酸化膜を介して砒素イオン注入した後シリサイド化を行ったチタンシリサイド膜のシート抵抗及びバラツキの第２の急速加熱処理依存性を示すグラフである。ここで、第１の急速加熱処理は、６７５℃固定で行っている。また、スパッタリングにより形成したチタン膜の厚さは、３０ｎｍに固定した。図１２（ａ）及び（ｂ）から解るように従来例では、８５０℃を越えるような熱処理では、凝集が起こり始めるので、シート抵抗値が上昇を始めることが判った。一方、本発明では、１０５０℃でも凝集が起こっていないことが証明された。
【０１３９】
実施例１０
図１３（ａ）は本発明のシリサイド膜を形成した試料を、図１３（ｂ）は従来の酸化膜を介して砒素イオン注入を行った後シリサイド化反応を行いシリサイド膜を形成した試料を、９００℃、３０分処理した後のチタンシリサイド膜表面の走査型電子顕微鏡（ＳＥＭ）写真である。図１３（ａ）及び（ｂ）から解るように、本発明では、９００℃、３０分程度の高温、長時間アニールを行った後でも凝集が発生していないことが証明された。
【０１４０】
実施例１１
図１４（ａ）〜（ｃ）、図１５（ｄ）〜（ｆ）、図１６（ｇ）〜（ｉ）、図１７（ｊ）〜（ｋ）は、本発明のＣＭＯＳ半導体装置の製造方法の工程の断面図である。以下、ＣＭＯＳ半導体装置の製造方法を説明する。
【０１４１】
まず、周知の方法で図示は行っていないが、半導体基板４０１にＩＧ処理を行いＤＺゾーンを形成した。この後、ｐウエル４０２、ｎウエル４０３を形成し、フィールド酸化膜（素子分離領域）４０４を形成した。次に、図示は行っていないが、閾値電圧の制御及び短チャネル効果の防止用の不純物イオンの注入をｐチャネル、ｎチャネル側にそれぞれ行った。この後、厚さ５ｎｍのゲート酸化膜４０５を形成した。次いで、実施例２の多結晶シリコン膜堆積方法と同様にして、ゲート電極となる厚さ１００〜２００ｎｍの多結晶シリコン膜４０６を堆積し、所望のパターンにパターンニングした（図１４（ａ）参照）。
【０１４２】
次に、図１４（ｂ）に示すように、実施例３のシリコン窒化膜の堆積方法と同様にして、シリコン半導体基板４０１との界面に酸素が混入しない方法でシリコン窒化膜４０７を５〜３０ｎｍ程度堆積した。次に、フォトリソグラフィ工程を経て、ｐチャネル側（ｎウエル）をフォトレジスト４０８でマスクした。この後、チャネル領域近傍に浅い接合を形成するために、ｎチャネル側（ｐウエル）にシリコン半導体基板中でドナーとして振る舞う不純物イオン（砒素）４０９を２０〜４０ＫｅＶのエネルギー、ドーズ量１〜３×１０14／ｃｍ2程度でイオン注入法により注入した（図１４（ｃ）参照）後、フォトレジスト４０８を除去した。
【０１４３】
次に、フォトグラフィー工程を経て、ｎチャネル側（ｐウエル）をフォトレジスト４１０でマスクした。この後、チャネル領域近傍に浅い接合を形成するために、ｐチャネル側（ｎウエル）にシリコン半導体基板中でアクセプタとして振る舞う不純物イオン（例えばインジウム）を４０〜８０ＫｅＶのエネルギー、ドーズ量１〜５×１０14／ｃｍ2程度でイオン注入法により注入した（図１５（ｄ）参照）後、フォトレジスト４１０を除去した。ＢＦ2等の場合は、ドーズ量、２０〜４０ＫｅＶのエネルギーで１〜５×１０14／ｃｍ2程度で注入する。
【０１４４】
次に、図１５（ｅ）に示すように、ゲート電極の側壁にサイドウォールスペーサー４１２を形成した。この実施例では、シリコン酸化膜を１００〜３００ｎｍ程度堆積した後、シリコン窒化膜４０７に対し選択比が、５０〜１００程度あるＣ4 Ｆ8 ＋ＣＯ系のガスでシリコン窒化膜表面が露出するまで酸化膜エッチバックを行うことにより形成した。
【０１４５】
次に、フォトグラフィー工程を経て、ｐチャネル側（ｎウエル）をフォトレジスト４１３でマスクした。この後、ソース及びドレイン領域の形成のために、ｎチャネル側（ｐウエル）にシリコン半導体基板中でドナーとして振る舞う不純物イオン（砒素）４１４を、注入エネルギー３０ＫｅＶ〜６０ＫｅＶ、ドーズ量１×１０14〜５×１０14／ｃｍ2程度でイオン注入法により注入した（図１５（ｆ）参照）。なお、サイドウォールスペーサーの厚さが２００ｎｍで、注入エネルギー８０ＫｅＶで不純物イオンを注入した場合、短チャネル効果を防止する能力が悪化することが判った。
【０１４６】
次に、図１６（ｇ）に示すように、活性化及び結晶回復のためのアニールを窒素雰囲気中で９００℃、１０分程度行った。この熱処理により、閾値電圧の制御及び短チャネル効果の防止用の不純物イオン、チャネル近傍に浅い接合を形成するために注入した不純物イオン、ｎチャネル側のソース及びドレイン領域の形成のために注入した不純物イオンを活性化することができた。なお、図中４１５はｎ型ソース及びドレイン領域を示している。
【０１４７】
次に、図１６（ｈ）に示すように、シリコン窒化膜４０７を除去した後、約３０ｎｍ程度のチタン膜４１６を堆積した。ここでは、ロードロック室、アルゴンスパッタクリーニングチャンバー及びチタンスパッタチャンバーを有するベースプレッシャーが１〜３×１０-8ｔｏｒｒのクラスタ型装置を使用し、シリコン窒化膜をアルゴンスパッタエッチングした後、チタン堆積炉に真空搬送することによりチタン膜を堆積した。この装置により、シリコン半導体基板の活性領域と堆積されたチタン膜の界面に、自然酸化膜を形成することなくチタン膜を堆積することが可能であった。
【０１４８】
上記クラスタ型装置におけるチタン膜の形成方法を以下に詳しく述べる。まず、フッ酸系溶液にて、シリコン窒化膜４０７表面の自然酸化膜を除去した。この後直ちにウェハをロードロック室に入れ、次いでエッチングチャンバーに搬送し、シリコン窒化膜４０７を除去することにより、ウェハ表面を清浄化した。清浄化の方法は、アルゴンスパッタクリーニングエッチング法を用いた。次に、真空中（３×１０-8ｔｏｒｒ）で、スパッタチャンバーに搬送し、アルゴン雰囲気中でチタン膜４１６を堆積した。
【０１４９】
実施例では、純金属チタン（純度９９．９９９９％のチタンターゲットを使用した）を堆積した。次に、窒化チタン膜と、活性領域（ソース及びドレイン領域）及びゲート電極の多結晶シリコン層との界面に、濃度のピーク（Ｒｐ）が来るようにシリコンをイオン注入法により注入した。シリコン注入を行うことによって、界面付近のシリコンとチタンが混合されシリサイド化の初期反応をスムーズに行うことができる。
【０１５０】
次に、図１６（ｉ）に示すように、窒素雰囲気中、６７５℃で１０秒程度、第１の急速加熱処理を行い、シリコン膜（ゲート電極の多結晶シリコン層及びシリコン半導体基板のソース及びドレイン領域）側に、チタンとシリコンの反応により、Ｃ４９結晶型のＴｉＳｉ2のチタンシリサイド膜４１８を形成すると共にチタン膜の表面側に窒化チタン膜４１７を形成した。この時、シリコン膜（シリコン半導体基板等）が露出していない領域（サイドウォールスペーサー４１２、フィールド酸化膜４０４等）では、供給されるシリコンが無いので、チタンシリサイド膜は形成されない。従って、自己整合的に、シリコン膜（シリコン半導体基板等）が露出した領域（ソース及びドレイン領域並びにゲート電極）のみチタンシリサイド膜４１８が形成された。本発明により形成されたチタンシリサイド膜は、実施例３で示したように非常に耐熱性に優れた膜質を有していた。
【０１５１】
次に、フォトリソグラフィ工程を経て、ｎチャネル側をフォトレジスト４１９でマスクした。この後、ソース及びドレイン領域を形成するために、ｐチャネル側にシリコン半導体基板中でアクセプタとして振る舞う不純物イオン（ボロン）を、注入エネルギー１０〜２０ＫｅＶ、ドーズ量１×１０15〜５×１０15／ｃｍ2程度でイオン注入法により注入した（図１７（ｊ）参照）後、フォトレジスト４１９を除去した。
【０１５２】
次に、硫酸と、過酸化水素水の混合溶液で窒化チタン膜４１７及び未反応のチタン膜を除去した。この後、１０００℃で１０秒間、第２の急速加熱処理を行い、チタンシリサイド膜４１８を化学量論的に安定な、Ｃ５４結晶型のＴｉＳｉ2に変化させると共に、ソース及びドレイン領域４２１を形成するために、ｐチャネル側に注入した不純物イオンを活性化した（図１７（ｋ）参照）。
【０１５３】
この後、周知の工程を経て所望のＣＭＯＳ半導体装置を形成することができた。なお、周知の方法で、層間絶縁膜を堆積した後、短チャネル効果とトレードオフの関係を有するが、ｐチャネル側の拡散層の接合リーク電流を低減させる為には、８５０℃程度、Ｎ2 、３０分の熱処理を行った。実施例１１で形成したＣＭＯＳ半導体装置の拡散層の接合リーク電流は、ｎチャネル側及びｐチャネル側共、図１８に示すように面成分が１ｎＡ／ｃｍ2 以下（０．９〜０．６ｎＡ／ｃｍ2）であり、図１９に示すように周囲長成分１ｐＡ／ｃｍ以下（１〜０．５ｐＡ／ｃｍ2）であった。酸化膜を介してイオン注入を行った後にシリサイド化を行う従来法と比較して、接合リーク電流が２〜３桁程度減少しており、非常に優れた特性を有する半導体装置を得ることができた。なお、図１８及び図１９中、ｎ+／ｐはｐウエル中のｎ+ 型ソース及びドレイン領域を示し、ｐ+／ｎはｎウエル中のｐ+型ソース及びドレイン領域を示している。
【０１５４】
実施例１２
図２０は、本発明のＣＭＯＳ半導体装置のゲート電極の幅（ゲート長）に対するシート抵抗の依存性のグラフである。本発明の方法によって製造したゲート電極は、０．２μｍ以下の配線であっても、シート抵抗値が上昇しないという優れた特性を得ることができた。ここで、従来例は、ゲート電極への不純物ドープを燐拡散法により行っており、ｐチャネル側においても、ゲート電極はｎ+の導電型を有している。なお、図２０中、●は本発明の方法により製造されたｎ+のＴｉＳｉ2であり、○は本発明の方法により製造されたｐ+のＴｉＳｉ2であり、▲は従来法により製造されたｎ+のＴｉＳｉ2である。
【０１５５】
実施例１３
実施例１２では、ボロンイオンの注入をシリサイド化反応後に行っているが、シリサイド化反応前に行っても良い。
【０１５６】
即ち、図１６（ｇ）の工程を経た後、フォトグラフィー工程を経て、ｎチャネル側（ｐウエル）をフォトレジストでマスクした。この後、ソース及びドレイン領域を形成するために、ｐチャネル側（ｎウエル）にシリコン半導体基板中でアクセプタとして振る舞う不純物イオン（ボロン）を、注入エネルギー１０〜２０ＫｅＶ、ドーズ量１×１０15〜５×１０15／ｃｍ2程度でイオン注入法により注入した。この際チャネリング効果を防止するため、ボロン注入前にＳｉ注入３０ＫｅＶ、１×１０15／ｃｍ2を行っている。
【０１５７】
なお、この後、フォトレジストマスクを除去し、短チャネル効果とトレードオフの関係を有するが、ｐチャネル側（ｎウエル）の拡散層の接合リーク電流を低減させるために、８５０℃、Ｎ2、３０分の熱処理を行った。次に、図１６（ｈ）及び（ｉ）の工程を経た後、図１７（ｋ）と同様に、硫酸と過酸化水素水の混合溶液で窒化チタン膜、及び未反応のチタン膜を除去した。
【０１５８】
次いで、１０００℃で１０秒間の第２の急速加熱処理を行い、チタンシリサイド膜を化学量論的に安定な、Ｃ５４結晶型のＴｉＳｉ2に変化させるとともに、ボロンを活性化させた。後は、周知の工程を経て所望のＣＭＯＳ半導体装置を形成した。
【０１５９】
実施例１４
図２２（ａ）〜（ｃ）及び図２３（ｄ）〜（ｇ）は、本発明の半導体装置の製造方法における工程の断面図である。まず、図２２（ａ）に示すように、シリコン半導体基板５０１上に、ｐウエル領域５０２、フィールド酸化膜５０３及びゲート酸化膜５０４を公知の手法により形成した。次に、ゲート電極となる真性の多結晶シリコン５０５を、１００〜２００ｎｍ程度堆積し、フォトリソグラフィとドライエッチング工程によりパターンニングした。次に、図２２（ｂ）に示すように、シリコン窒化膜５０６を、５〜２０ｎｍ程度堆積した。
【０１６０】
次いで、図２２（ｃ）に示すように、75Ａｓ+をイオン注入法により、２０〜３０ＫｅＶ、１〜５×１０14／ｃｍ2の条件で注入し、５×１０18〜５×１０19／ｃｍ3の濃度の張り出し接合部となるＬＤＤ領域５０７を形成した。次に、図２３（ｄ）に示すように、酸化膜５０８を、２００〜３００ｎｍ程度堆積し、続いて酸化膜５０８を異方性を持つドライエッチングによりエッチバックし、ゲート電極の側壁にサイドウォールスペーサー５０９を形成した。この際、サイドウォールスペーサー５０９は、少なくとも片側に１５０〜２００ｎｍ程度残るようにした。
【０１６１】
次に、図２３（ｅ）に示すように、５〜２０ｎｍ程度のシリコン窒化膜５１０を堆積し、シリコン窒化膜５１０を介して、75Ａｓ+をイオン注入法により、４０〜６０ＫｅＶ、１〜３×１０15／ｃｍ2の条件で注入し、ソース及びドレイン領域５１１を形成した。続いて、図２３（ｆ）に示すように、ＬＤＤ領域５０７、ソース及びドレイン領域５１１の活性化及び注入ダメージ除去のために９００〜９５０℃で１０分程度熱処理を行った。
【０１６２】
次に、図２３（ｇ）に示すように、シリコン窒化膜５１０を逆スパッタリングで除去し、高融点金属であるＴｉをスパッタリングにより、３５ｎｍ堆積し、熱処理を施してＴｉＳｉ2を形成した。続いて、サイドウォールスペーサー５０９上の未反応のＴｉをウエットエッチングにより除去し、安定化のための熱処理を経てチタンシリサイド膜５１２を形成した。この後、周知の工程を経て所望のｎチャネル型の絶縁ゲート型電界効果トランジスタを形成することができた。
【０１６３】
得られたトランジスタのしきい値電圧（Ｖｔｈ）のゲート長依存性を測定し、その結果を図２４に示した。なお、図２４は、75Ａｓ+を３０ＫｅＶ及び３×１０14／ｃｍ2の条件でＬＤＤ領域、75Ａｓ+を３×１０15／ｃｍ2の条件でソース及びドレイン領域をそれぞれ形成し、９００℃で１０分間活性化のために熱処理し、サイドウォールスペーサーの厚さが１８０ｎｍのトランジスタについて測定した。
【０１６４】
図２４から、ソース及びドレイン領域の横方向の広がりを抑制することができることが判った。また、サイドウォールスペーサーを１５０〜２００ｎｍと厚膜化したことにより、チタンシリサイド膜のリークを抑制するために、熱処理により接合深さを１２０〜２００ｎｍと深くしても、トランジスタの短チャネル効果を抑制することができることが判った。更に、得られたトランジスタの準静的（Ｑｕａｓｉ−ｓｔａｔｉｃ）Ｃ−Ｖを測定し、その結果を図２５に示した。なお、測定したトランジスタの形成条件は、上記図２４に使用したものと同じとした。
【０１６５】
図２５から、この実施例におけるトランジスタのゲート電極が１００〜２００ｎｍ程度と薄いので、ソース及びドレイン領域の注入エネルギーが比較的低エネルギーでもゲート電極の空乏化の抑制が可能であることが判った。
【０１６６】
更に、ＬＤＤ領域の濃度を５×１０18〜５×１０19／ｃｍ3と、比較的高濃度にすることにより、ＬＤＤ領域の横方向の広がりによる寄生抵抗の増大を抑制することができた。また、ＬＤＤ領域、ソース及びドレイン領域の形成の為の注入の際、それぞれシリコン窒化膜を介して注入しているので、酸素原子のノックオンが抑制され、チタンシリサイド膜形成の際の凝集を抑制することができた。
【図面の簡単な説明】
【０１６７】
【図１】本発明の実施例１の半導体装置の概略断面図である。
【図２】本発明の実施例２にて堆積した多結晶シリコン膜中の酸素濃度と、ロックロード室を持たない従来のＬＰ−ＣＶＤ装置によって堆積した多結晶シリコン膜中の酸素濃度のＳＩＭＳ分析結果である。
【図３】本発明の実施例３の工程の概略断面図である。
【図４】本発明の実施例３の工程の概略断面図である。
【図５】本発明で用いたロードロック室を備えたＬＰ−ＣＶＤ装置の概略図である。
【図６】表面自然酸化膜を除去したウェハを、本発明で用いたＬＰ−ＣＶＤ装置におけるロードロック室内に放置した時と、大気中に放置した時の表面吸着酸素（水分子）量をＸＰＳにより分析した結果である。
【図７】本発明で用いたロードロック室を備えたＬＰ−ＣＶＤ装置によってシリコン半導体基板上にシリコン窒化膜を形成した場合と、ロードロック室を備えていない従来のＬＰ−ＣＶＤ装置によってシリコン半導体基板上にシリコン窒化膜を形成した場合の、シリコン半導体基板とシリコン窒化膜との界面の酸素濃度を、オージェ電子分光法により分析した結果である。
【図８】本発明により形成したチタンシリサイド膜と、従来のシリコン酸化膜を介して砒素イオン注入した後、シリサイド化を行ったチタンシリサイド膜中の酸素濃度をＳＩＭＳにより分析した結果である。
【図９】本発明により形成したチタンシリサイド膜と、従来のシリコン酸化膜を介して砒素イオン注入した後、シリサイド化を行ったチタンシリサイド膜のシート抵抗及びバラツキの第１の急速加熱処理依存性を示すグラフである。
【図１０】本発明により形成したチタンシリサイド膜と、従来のシリコン酸化膜を介して不純物イオン注入した後、シリサイド化を行ったチタンシリサイド膜のシート抵抗の不純物のドーズ量依存性を示すグラフである。
【０１６８】
【図１１】本発明により形成したチタンシリサイド膜と、従来のシリコン酸化膜を介して不純物イオン注入した後、シリサイド化を行ったチタンシリサイド膜のシート抵抗の質量数依存性を示すグラフである。
【図１２】本発明により形成したチタンシリサイド膜と、従来のシリコン酸化膜を介して砒素イオン注入した後、シリサイド化を行ったチタンシリサイド膜のシート抵抗及びバラツキの第２の急速加熱処理依存性を示すグラフである。
【図１３】本発明のシリサイド膜と、従来の酸化膜を介して砒素イオン注入を行った後シリサイド化反応を行いチタンシリサイド膜を形成した試料の表面のＳＥＭ写真である。
【図１４】本発明の実施例１１のＣＭＯＳ半導体装置の製造工程の概略断面図である。
【図１５】本発明の実施例１１のＣＭＯＳ半導体装置の製造工程の概略断面図である。
【図１６】本発明の実施例１１のＣＭＯＳ半導体装置の製造工程の概略断面図である。
【図１７】本発明の実施例１１のＣＭＯＳ半導体装置の製造工程の概略断面図である。
【図１８】本発明の実施例１１及び従来例のＣＭＯＳ半導体装置の接合リーク電流面成分を示すグラフである。
【図１９】本発明の実施例１１及び従来例のＣＭＯＳ半導体装置の接合リーク電流周囲長成分を示すグラフである。
【図２０】本発明の実施例１１のＣＭＯＳ半導体装置のゲート電極の幅（ゲート長）に対するシート抵抗の依存性を示すグラフである。
【０１６９】
【図２１】本発明及び従来例のＣＭＯＳ半導体装置の要部の概略断面図である。
【図２２】本発明の実施例１４の半導体装置の製造工程の概略断面図である。
【図２３】本発明の実施例１４の半導体装置の製造工程の概略断面図である。
【図２４】本発明の実施例１４の半導体装置のしきい値電圧（Ｖｔｈ）のゲート長依存性を示すグラフである。
【図２５】本発明の実施例１４の半導体装置の準静的（Ｑｕａｓｉ−ｓｔａｔｉｃ）Ｃ−Ｖを示すグラフである。
【図２６】従来の自己整合シリサイド化技術に関する工程の概略断面図である。
【図２７】従来の半導体装置の概略断面図である。
【図２８】従来の半導体装置の製造工程の概略断面図である。
【図２９】従来の半導体装置の製造工程の概略断面図である。
【符号の説明】
【０１７０】
１０１、３０１、４０１、５０１、６０１、７０１、８０１  シリコン半導体基板
１０２、３０３、４０７、５０６、５１０、７０２  シリコン窒化膜
１０３、３０４、７０４  砒素イオン
１０４、３０５、７０６  窒素
２０１  ウェハ
２０２  カセット室
２０３  ロードロック室
２０４  堆積炉
３０２  ＤＺゾーン
３０６、４６１、６０８  チタン膜
３０７  ｎ型拡散層
３０８、４１８、５１２、６１０  チタンシリサイド膜
４０２  ｎウエル
４０３、５０２、８０２  ｐウエル
４０４、５０３、６０２  フィールド酸化膜
４０５、６０３  ゲート酸化膜
４０６、５０５、６０４  多結晶シリコン
４０８、４１０、４１３、４１９  フォトレジスト
４０９、４１４  ドナー不純物注入
４１１、４２０  アクセプタ不純物注入
４１２、５０９、６０５、８０９  サイドウォールスペーサー
４１５、５１１  ｎ型ソース及びドレイン領域
４１７、６０９  窒化チタン膜
４２１  ｐ型ソース及びドレイン領域
５０７、８０７  ＬＤＤ領域
５０８、６０６  酸化膜
６０７、８１１  ソース及びドレイン領域
７０３  自然酸化膜
７０５  酸素
８０３  素子分離領域
８０４  ゲート絶縁膜
８０５  ゲート電極
８０６、８１０  薄い絶縁膜
８０８  厚い絶縁膜
８１２  サリサイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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