(57)【要約】【課題】自動ドーピングによりＮウェルとＮ+埋め込み層とを隔離してチップサイズを小さくする半導体デバイスを提供する。【解決手段】異なる電位上でバイアスされた複数の低電圧Ｎウェル領域３１を備え、共通のＮ+埋め込み層１１および少なくとも一つの高電圧Ｎウェル領域２７により基板１と隔離する。低電圧Ｎウェル領域３１は、共通するＰ+埋め込み層１７により下方にある共通のＮ+埋め込み層１１と結合される。また、半導体デバイスを形成する基板１に適用し、負電圧にバイアスされたＰ型半導体の所定の低電圧領域５内にＮ+埋め込み層１１を形成する。【選択図】図５
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【特許請求の範囲】
【請求項１】
複数の低電圧Ｎウェル領域を備え、
前記低電圧Ｎウェル領域は、異なる電位にバイアスされて共通のＮ+埋め込み層により下方向で半導体基板と隔離されることを特徴とする半導体デバイス。
【請求項２】
前記低電圧Ｎウェル領域は、少なくとも一つの高電圧Ｎウェル領域により横方向で前記半導体基板と隔離されることを特徴とする請求項１記載の半導体デバイス。
【請求項３】
前記半導体基板はＰ型シリコン基板を有することを特徴とする請求項１記載の半導体デバイス。
【請求項４】
前記半導体基板は負電圧電位を形成することを特徴とする請求項３記載の半導体デバイス。
【請求項５】
前記低電圧Ｎウェル領域と前記共通のＮ+埋め込み層との間に形成される共通のＰ+埋め込み層をさらに備えることを特徴とする請求項１記載の半導体デバイス。
【請求項６】
前記低電圧Ｎウェル領域はそれぞれ前記Ｐ+埋め込み層に接続され、前記Ｐ+埋め込み層は前記Ｎ+埋め込み層上に形成されることを特徴とする請求項５記載の半導体デバイス。
【請求項７】
前記Ｐ+埋め込み層は、ドーパント不純物のインジウム（indium）を含むことを特徴とする請求項５記載の半導体デバイス。
【請求項８】
前記Ｎ+埋め込み層は前記半導体基板の第１の層に形成され、前記Ｐ+埋め込み層はＮ+の第２の層に形成され、前記低電圧Ｎウェル領域は前記Ｐ+埋め込み層上の第３の層に形成されていることを特徴とする請求項５記載の半導体デバイス。
【請求項９】
前記第３の層内で前記低電圧Ｎウェル領域の相互間に形成されている複数の低電圧Ｐウェル領域をさらに備えることを特徴とする請求項８記載の半導体デバイス。
【請求項１０】
前記第３の層は、少なくとも一つの電圧源と接触する表面を有することを特徴とする請求項８記載の半導体デバイス。
【請求項１１】
前記Ｎ+埋め込み層は、前記半導体基板の所定の低電圧領域に形成されていることを特徴とする請求項１記載の半導体デバイス。
【請求項１２】
異なる電位でバイアスされている前記低電圧Ｎウェル領域は、約５ボルトにバイアスされている低電圧Ｎウェル領域と、約２．５ボルトにバイアスされている低電圧Ｎウェル領域とを有することを特徴とする請求項１記載の半導体デバイス。
【請求項１３】
前記低電圧Ｎウェル領域の相互間に形成されている複数の低電圧Ｐウェル領域をさらに備えることを特徴とする請求項１記載の半導体デバイス。
【請求項１４】
前記低電圧Ｎウェル領域および低電圧Ｐウェル領域を前記Ｎ+埋め込み層と隔離する共通のＰ+埋め込み層をさらに備え、前記低電圧Ｎウェル領域および前記低電圧Ｐウェル領域の周りを少なくとも一つの高電圧Ｎウェル領域で囲むことを特徴とする請求項１記載の半導体デバイス。
【請求項１５】
前記Ｎ+埋め込み層はドーパント不純物のアンチモン（Ｓｂ）を含むことを特徴とする請求項１記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体製造デバイスに関し、特に集積回路デバイスを基板上に収容する底部構造に関する。
【背景技術】
【０００２】
集積回路およびその他の半導体デバイスの基板を形成するには、一般にＰ型ドープ材料が使用される。Ｐ型基板は一般に接地されるが、薄膜トランジスタ液晶表示装置（Thin Film Transistor Liquid Crystal Display：ＴＦＴ−ＬＣＤ）の駆動集積回路などの特殊な集積回路設計により、Ｐ型基板を負電圧にバイアスさせることができる。また、特殊な技術を使用することにより、様々なデザインルールを負電圧にバイアスされたＰ型基板に応用することができる。例えば、トリプルゲート技術は、少なくとも一つの高電圧と複数の低電圧を有する。異なる電位を有する低電圧デバイスは、それぞれ専用のＮ+埋め込み層に高電圧Ｎウェル（high voltage N-well：ＨＶＮＷ）領域を結合して隔離しなければならなかった。つまり従来技術では、異なる電位の低電圧デバイスが共通のＮ+埋め込み層（N+ buried layer：ＮＢＬ）に接続されていなかった。また、高電圧のＰ型金属酸化膜半導体（Positive-channel Metal-Oxide Semiconductor：ＰＭＯＳ）および隔離された高電圧のＮ型金属酸化膜半導体（Negative-channel Metal-Oxide Semiconductor：ＮＭＯＳ）のデバイスにはＮ+埋め込み層が必要であった。異なる電位の低電圧Ｎウェル（low voltage N-well：ＬＶＮＷ）領域を共通のＮ+埋め込み層へ接触させ、その後にデバイスを形成する熱処理において、ドーパントを共通のＮ+埋め込み層からそれぞれの低電圧Ｎウェル領域へ拡散させる。従って、低電圧Ｎウェル領域はＮ+埋め込み層により互いに結合され、それぞれの低電圧Ｎウェル領域に異なる電圧を形成することはできなかった。そのため、従来技術では異なる電位にバイアスされている低電圧Ｎウェル領域は、対応するＮ+埋め込み層および高電圧Ｎウェルにより基板と隔離する必要があった。低電圧Ｎウェル領域は、従来、Ｎ+埋め込み層の上方に形成されていたが、その理由は複数の専属するＮ+埋め込み層を異なる電位にバイアスされている低電圧Ｎウェル領域に対応しなければならないからであった。そのため、一般のデザインルールでは隣接するＮ+埋め込み層領域の間に最小で約１２μｍの間隔を設ける必要があった。そのため、それぞれの低電圧Ｎウェル領域に対応するＮ+埋め込み層を基板内に形成し、異なる電圧の低電圧Ｎウェル領域を提供する方法は望ましくなかった。その理由は、このように多くのＮ+埋め込み領域を形成した場合、チップサイズが大幅に大きくなるからである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、自動ドーピングによりＮウェルとＮ+埋め込み層とを隔離してチップサイズを小さくする半導体デバイスを提供することにある。
【課題を解決するための手段】
【０００４】
上述の目的を達成するため、本発明が提供する半導体デバイスは異なる電位にバイアスされた複数の低電圧Ｎウェル領域を備え、共通のＮ+埋め込み層により下方にある半導体基板と隔離する。このＮ+埋め込み層は、Ｐ型にドーピングされた基板の所定の低電圧領域に形成される。
【０００５】
また、本発明が提供する半導体デバイスは、異なる電位レベルでバイアスされて共通のＮ+埋め込み層を覆う複数の低電圧Ｎウェル領域と、その低電圧Ｎウェル領域とＮ+埋め込み層との間に形成されている共通のＰ+埋め込み層（P+ buried layer：ＰＢＬ）とを備える。
【０００６】
さらに、半導体デバイスの基板形成方法では、Ｐ型半導体基板の所定の低電圧領域にＮ+埋め込み層を形成することを含む。Ｐ型ドーパントイオンをＰ+埋め込み層セクションへ注入することにより、Ｎ+埋め込み領域のＰ+埋め込み層セクションにＰ+埋め込み層を形成する。そして、Ｐ型エピタキシャル層をＰ+埋め込み層上へ成長させるためには、Ｐ型ドーパントイオンをＰ+埋め込み層からＰ型エピタキシャル層へ入れてＰ+埋め込み層をＮ+埋め込み層へ延伸して入れる。この方法により、Ｐ型エピタキシャル層内に複数の低電圧Ｐウェル（low voltage P-well：ＬＶＰＷ）領域を形成して、低電圧Ｐウェル領域をＰ+埋め込み層へ接続する。
【発明を実施するための最良の形態】
【０００７】
本発明の一実施形態は、その上方または内部に半導体デバイスを形成する底部構造およびその形成方法を提供する。この底部構造は半導体基板により形成され、それは各種のドーピングと関連する構成要素およびデバイスのバイアス領域とを含み、各種集積回路の設計技術により関連する構成要素とデバイスとを結合し、集積回路およびその他の半導体デバイスを形成する。この技術は、負電圧にバイアスされたＰ型ドープ材料を基板に用いる集積回路を含む。例えば、薄膜トランジスタ液晶表示装置（thin film transistor liquid crystal display：ＴＦＴ−ＬＣＤ）の駆動集積回路が使用する０．１８／０．２５μｍのトリプルゲート高電圧技術などである。
【０００８】
図１は、基板１を示す断面図である。基板１は、シリコンまたはその他の適合する半導体材料により形成され、境界線３により低電圧領域５と高電圧領域７とに分けられる。基板１は一般に半導体製造メーカが使用しているＰ型ウェーハであり、その表面９は研磨されている。そして、従来技術の様々なＰ型ドーピングを行い、基板１にＰ型特性を持たせる。また、基板１は従来技術により負電圧にバイアスされ、基板１はシリコンなどの半導体材料から構成される。低電圧領域５および高電圧領域７は、それぞれ基板１内にＮ+埋め込み層を有し、Ｎ+埋め込み層１１の上面と基板１の表面９とは平面を形成する。Ｎ+埋め込み層１１は重原子を含んで後続の高温処理工程において拡散を防ぐことができるＮ型ドーピングにより形成されることが望ましい。本発明の一実施形態は、Ｎ型ドーパントとしてアンチモン（antimony：Ｓｂ）を使用する。従来のマスキング技術では、イオン注入やその他の技術を使用してＮ型ドーパントを基板１に導入してＮ+埋め込み層を形成し、ドーパントを導入した後に従来技術のドライブイン（thermal drive-in）技術を用いていた。従来技術を利用することにより、例えばＮ+埋め込み層１１などのＮ+領域やＰ+領域は、Ｎ型ドーパントまたはＰ型ドーパントの高濃度領域を提供するが、これは一般に１ｅ14〜１ｅ15原子／ｃｍ2よりも大きいドーパント濃度を有する。そして、Ｎ+埋め込み層にドライブイン工程を行ってから表面注入を行うことにより、例えば低濃度のドーパント層により隣接するＮ+埋め込み層を突き抜け、少し後で形成されるＰ型エピタキシャル層により降伏電圧が増大することを防止する。
【０００９】
図２は、Ｐ+埋め込み層１７の形成を示す。先ずフォトレジストパターン１３を図１の構造上に形成してから、矢印１５で示すようにイオン注入工程を行い、マスクで覆われていないＮ+埋め込み層１１の部分にドーパントを導入してＰ+埋め込み層１７を形成する。本実施形態では、Ｐ+埋め込み層１７を形成するドーパントにインジウム（indium）を用いることができる。このインジウム（indium）は非常に重い原子であるため、イオン注入工程において表面９がダメージを受ける可能性があるが、この場合には高速熱アニール（rapid thermal anneal）工程でダメージを補修して基板表面を元の状態に戻すことができる。本実施形態では高速熱アニールを１０５０℃で約１５５秒行うが、その他の実施形態では、例えば１０００〜１１００℃で約１００〜２００秒など、別の工程条件で高速熱アニールを行ってもよい。Ｐ+埋め込み層１７の厚み１９は、図３に示すように後続の工程処理により増大する可能性がある。そして、フォトレジストパターン１３を除去して構造を洗浄した後に、従来技術によりＰ型エピタキシャル層を形成して図２の構造を覆う。
【００１０】
図３はＰ型エピタキシャル層２１を示す。本発明の一実施形態において、エピタキシャルの堆積温度は約１２００℃であるが、その他の実施形態では１０５０〜１３５０℃の間にすることもできる。本発明の一実施形態のＰ型エピタキシャル層２１は、厚み２５が４．５ミクロン（microns）で、抵抗が４５オーム・センチメートル（ohm-centimeters）である。しかし、その他の実施形態では違う厚みにしてもよく、例えば厚み２５を４〜５ミクロンの間にしてＰ型エピタキシャル層２１の抵抗範囲を４０〜５０オーム・センチメートルの間にしてもよい。高温エピタキシャル工程を行うと、予め注入して形成したＰ+埋め込み層１７のインジウムがＰ型エピタキシャル層２１および／またはＮ+埋め込み層１１に拡散し、Ｐ+埋め込み層１７の厚みが図３に示すように厚み２３に増大する。また、その他の実施形態では厚み２３を２〜３ミクロンの間にしてもよい。
【００１１】
図４は、Ｐ型エピタキシャル層２１内に複数の異なるドーピング領域が形成された状態を示す。従来技術のパターニングおよびレトログレードウェル（retrograde well）の形成技術により低電圧Ｎウェル領域３１をＰ型エピタキシャル層２１に形成する。また、低電圧Ｎウェル領域３１に隣接する低電圧Ｐウェル領域２９を形成するときも従来のパターニングおよびレトログレードウェルの形成技術を用いる。従来技術では一般にＮ型ドーパントにリン（phosphorus）などを使用し、Ｐ型ドーパントにボロン（boron）などを使用する。低電圧Ｐウェルおよび低電圧Ｎウェルは、共にレトログレードウェルでもよい。低電圧Ｎウェル領域３１および低電圧Ｐウェル領域２９は、共通のＮ+埋め込み層１１により基板１と隔離され、少なくとも一つの高電圧Ｎウェル領域２７により横方向で基板１と隔離される。高電圧Ｎウェル領域２７も従来技術のパターニング、イオン注入およびドライブインの技術を同様に利用して形成される。そして高電圧Ｎウェル領域２７はＰ+埋め込み層１７を囲み、低電圧Ｐウェル領域２９および低電圧Ｎウェル領域３１は共通のＰ+埋め込み層１７を覆う。本実施形態では高電圧Ｎウェル領域２７を複数使用することができる。また、その他の実施形態では、一つの高電圧Ｎウェル領域２７がＰ+埋め込み層１７を横方向で囲み、低電圧Ｐウェル領域２９および低電圧Ｎウェル領域３１でＰ+埋め込み層１７を覆う。図４はこれらの実施形態を示す。低電圧Ｐウェル領域２９および低電圧Ｎウェル領域３１は、それぞれＮ+埋め込み層１１に接続されたＰ+埋め込み層１７に接続されている。
【００１２】
図４および図５は、共通のＰ+埋め込み層１７および共通のＮ+埋め込み層１１により結合された複数の低電圧Ｎウェル領域３１を示す。それぞれの低電圧Ｎウェル領域は異なるバイアスで維持することができ、例えば低電圧Ｎウェル領域３１は図５の左側において、電子接点３５により５ボルトにバイアスされ、低電圧Ｎウェル領域３１は図５の右側の電子接点３７により２．５ボルトにバイアスされる。電子接点３５および電子接点３７は、従来技術で異なる低電圧Ｎウェル領域３１をバイアスするため、それぞれが低電圧Ｎウェル領域３１に接続されている。また、その他の実施形態では別の電位を用いることもできる。本発明の一実施形態の低電圧Ｎウェル領域３１は、共通のＮ+埋め込み層１１および一以上の高電圧Ｎウェル領域２７により基板１と隔離される。低電圧Ｎウェル領域３１は、同様のＮ+埋め込み層１１に接続された共通のＰ+埋め込み層１７に接続する。そして、Ｐ+埋め込み層１７は、熱処理工程時の温度上昇によりＮ+埋め込み層１１で起きる拡散が、それぞれの低電圧Ｎウェル領域３１で発生させるショートを防ぐことができるため、低電圧Ｎウェル領域３１は異なるバイアスに維持することができる。低電圧Ｎウェル領域３１は、異なる電位上に保持されて専属のＮ+埋め込み層１１が必要ないため、チップサイズを小さくすることができる。また、共通のＮ+埋め込み層１１を使用すると複数の低電圧Ｎウェル領域３１およびデバイスをこの領域に形成して基板１を負電圧にバイアスするときに、高電圧Ｎウェル領域２７と結合して基板１との間のバイアスを維持することができる。
【００１３】
もう一つの本実施形態は、半導体デバイスに適用する基板の形成方法を提供する。本実施形態の方法は、Ｐ型半導体基板の所定の低電圧領域にＮ+埋め込み層を形成することを含む。そして、Ｐ型ドーパントイオンをＮ+埋め込み層のＰ+埋め込み層セクションへ注入してＰ+埋め込み層を形成する。Ｐ型ドーパントイオンをＰ+埋め込み層からＰ型エピタキシャル層へ拡散させる条件を使用してＰ型エピタキシャル層でＰ+埋め込み層を覆い、Ｐ+埋め込み層をＮ+埋め込み層へ延伸して入れ、複数の低電圧Ｐウェル領域を形成してＰ型エピタキシャル層中においてＰ+埋め込み層へ接続する。Ｎ+埋め込み層は、熱処理および後続のイオン注入により形成する。Ｎ+埋め込み層は、ドーパント不純物のアンチモン（Ｓｂ）をその中に含み、Ｐ型不純物イオンはインジウムでもよい。Ｐ+埋め込み層の形成には、注入した後に１０００〜１１００℃の間で、約１００〜２００秒の間で行う高速熱アニール（rapid thermal annealing）をさらに含む。本実施形態の方法は、Ｐ+埋め込み層に接続された複数の低電圧Ｎウェル領域をエピタキシャル層内で、低電圧Ｐウェル領域へ隣接するように形成する。低電圧Ｐウェル領域および低電圧Ｎウェル領域は、パターニングとＰ型イオンおよびＮ型イオンの注入とを行って形成する。Ｐ型ドーパントイオンをＰ+埋め込み層からＰ型エピタキシャル層へ拡散させる条件には、約１０５０〜１３５０℃の間の温度が含まれる。本実施形態の方法には、Ｐ型エピタキシャル層の厚みを４〜５ミクロンの間へ、その抵抗を４０〜５０オーム・センチメートルの間になるように成長させることが含まれる。この方法には、Ｐ型エピタキシャル層内にＰ+埋め込み層へ接続する少なくとも一つの高電圧Ｎウェル領域を形成することが含まれる。本発明の一実施形態において、Ｎ+埋め込み層は複数の低電圧のＮウェル領域およびＰウェル領域を下方向で半導体基板と隔離し、少なくとも一つの高電圧Ｎウェル領域は複数の低電圧のＮウェル領域およびＰウェル領域を、横向きで半導体基板と隔離する。本実施形態の方法は、複数の低電圧Ｎウェル領域の第１の低電圧Ｎウェル領域において第１の電位にバイアスをかけ、複数の低電圧Ｎウェル領域の第２の低電圧Ｎウェル領域において第１の電位よりも大きい第２の電位でバイアスをかけることを含む。本発明の一実施形態において、第１の電位は約２．５ボルトであり、第２の電位は約５ボルトである。また、この方法は半導体基板を負電圧にバイアスすることをさらに含む。
【００１４】
本発明では好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知するものなら誰でも、本発明の主旨と領域を脱しない範囲内で各種の変更や修正を加えることができる。従って本発明の保護の範囲は、特許請求の範囲で指定した内容を基準とする。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態によるシリコンやその他の適合する半導体材料を用いて製造する半導体デバイスの基板を示す断面図である。
【図２】本発明の一実施形態による半導体デバイスのＰ+埋め込み層の形成を示す断面図である。
【図３】本発明の一実施形態による半導体デバイスのＰ+埋め込み層の後続の製造工程を行うときの状態を示す断面図である。
【図４】本発明の一実施形態による半導体デバイスのＰ型エピタキシャル層内へ複数の異なるドーパント領域を形成したときの状態を示す断面図である。
【図５】本発明の一実施形態による半導体デバイスのＰ型エピタキシャル層内へ複数の異なるドーパント領域を形成したときの状態を示す断面図である。
【符号の説明】
【００１６】
１  基板、３  境界線、５  低電圧領域、７  高電圧領域、９  表面、１１  Ｎ+埋め込み層、１３  フォトレジストパターン、１５  矢印、１７  Ｐ+埋め込み層、１９、２３、２５  厚み、２１  Ｐ型エピタキシャル層、２７  高電圧Ｎウェル領域、２９  低電圧Ｐウェル領域、３１  低電圧Ｎウェル領域、３５、３７  電子接点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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