(57)【要約】【課題】  書き込み動作が高速である強誘電体記憶装置及び強誘電体記憶装置のデータ書き込み方法を提供すること。【解決手段】  プレート線駆動回路２０は、第１の期間Ｔ１にプレート線ＰＬを第２プレート線書き込み電圧ＶＣＣに設定し、第１の期間Ｔ１に続く第２の期間Ｔ２にプレート線ＰＬを第２プレート線書き込み電圧ＶＣＣよりも低い第１プレート線書き込み電圧に設定し、書き込み回路３０は、書き込みデータＲＷと書き込みパルスΦＷを受け、書き込みデータＲＷが論理“１”である場合には、第２の期間Ｔ２内の期間を少なくとも含む所与の期間アクティブに設定された書き込みパルスΦＷに基づいて、所与の期間、ビット線ＢＬを第２ビット線書き込み電圧ＶＣＣに設定し、所与の期間が経過した後にビット線ＢＬを第２ビット線書き込み電圧ＶＣＣよりも低い第１ビット線書き込み電圧に設定する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
強誘電体キャパシタを含むメモリセルと、
前記メモリセルに接続されるワード線、プレート線及びビット線と、
前記ワード線を駆動するワード線駆動回路と、
前記プレート線を駆動するプレート線駆動回路と、
前記ビット線に接続される書き込み回路と、
を含み、
前記プレート線駆動回路は、第１の期間に前記プレート線を第２プレート線書き込み電圧に設定し、前記第１の期間に続く第２の期間に前記プレート線を前記第２プレート線書き込み電圧よりも低い第１プレート線書き込み電圧に設定し、
前記書き込み回路は、
書き込みデータと書き込みパルスを受け、前記書き込みデータが論理“１”である場合には、前記第２の期間の一部の期間を少なくとも含む所与の期間アクティブに設定された前記書き込みパルスに基づいて、前記所与の期間、前記ビット線を第２ビット線書き込み電圧に設定し、前記所与の期間が経過した後に前記ビット線を前記第２ビット線書き込み電圧よりも低い第１ビット線書き込み電圧に設定することを特徴とする強誘電体記憶装置。
【請求項２】
請求項１において、
前記所与の期間は、前記第１の期間の一部の期間を含むことを特徴とする強誘電体記憶装置。
【請求項３】
請求項１又は２において、
前記書き込み回路は、
前記書き込みデータが論理“１”であり、且つ、前記書き込みパルスがアクティブに設定されている場合にオンとなり、前記ビット線に前記第２ビット線書き込み電圧を供給する第１のトランジスタと、
前記第１のトランジスタがオフの場合にオンとなり前記ビット線に前記第１ビット線書き込み電圧を供給し、前記第１のトランジスタがオンである場合にはオフとなる第２のトランジスタと、
を含むことを特徴とする強誘電体記憶装置。
【請求項４】
請求項３において、
前記書き込み回路を使用しない場合に、前記第１のトランジスタ及び前記第２のトランジスタはオフ状態に設定されることを特徴とする強誘電体記憶装置。
【請求項５】
強誘電体キャパシタを含むメモリセルと、
前記メモリセルに接続されるワード線、プレート線及びビット線と、
前記ワード線を駆動するワード線駆動回路と、
前記プレート線を駆動するプレート線駆動回路と、
前記ビット線に接続される書き込み回路と、
を含み、
前記プレート線駆動回路は、第１の期間及び前記第１の期間に続く第２の期間に前記プレート線を第２プレート線書き込み電圧に設定し、前記第２の期間が経過した後、前記プレート線を前記第２プレート線書き込み電圧よりも低い第１プレート線書き込み電圧に設定し、
前記書き込み回路は、
書き込みデータと、書き込みパルスを受け、前記書き込みデータが論理“１”を示す場合には、前記書き込みパルスに基づいて、前記第２の期間内の所与の期間、前記ビット線を前記第２プレート線書き込み電圧よりも高い第３ビット線書き込み電圧に設定し、前記所与の期間が経過した後に前記ビット線を前記第３ビット線書き込み電圧よりも低い電圧に設定することを特徴とする強誘電体記憶装置。
【請求項６】
請求項５において、
論理“０”又は論理“１”の書き込みを指示する信号に基づいて前記書き込みパルスを生成し、前記書き込みパルスに基づいて高電圧書き込み用パルスを生成する制御回路をさらに含み、
前記制御回路は、前記高電圧書き込み用パルスを前記所与の期間アクティブに設定し、
前記書き込み回路は、前記書き込みデータが論理“１”を示す場合には、前記高電圧書き込み用パルスがアクティブに設定されている期間に基づいて前記ビット線を前記第３ビット線書き込み電圧に設定することを特徴とする強誘電体記憶装置。
【請求項７】
請求項６において、
前記制御回路は、前記書き込みパルスを前記第２の期間及び前記第２の期間に続く第３の期間においてアクティブに設定し、
前記書き込み回路は、前記書き込みデータが論理“１”を示す場合には、前記書き込みパルスがアクティブに設定されている期間の内の前記第３の期間に前記ビット線に前記第３ビット線書き込み電圧より低い第２ビット線書き込み電圧を供給することを特徴とする強誘電体記憶装置。
【請求項８】
請求項７において、
前記高電圧書き込み用パルスに基づいて前記書き込み回路に供給する電圧を前記第２、第３ビット線書き込み電圧のいずれかに切り替える電圧切り替え回路をさらに含み、
前記電圧切り替え回路は、前記高電圧書き込み用パルスがアクティブに設定されている場合には前記書き込み回路に供給する電圧を前記第３ビット線書き込み電圧に切り替え、前記高電圧書き込み用パルスがノンアクティブに設定されている場合には前記書き込み回路に供給する電圧を前記第２ビット線書き込み電圧に切り替えることを特徴とする強誘電体記憶装置。
【請求項９】
請求項７又は８において、
前記書き込み回路は、前記第３の期間が経過した後に前記ビット線に対して、前記第２ビット線書き込み電圧よりも低い第１ビット線書き込み電圧を供給することを特徴とする強誘電体記憶装置。
【請求項１０】
請求項８又は９において、
前記書き込み回路は、
前記書き込みデータが論理“１”であり、且つ、前記書き込みパルスがアクティブに設定されている場合にオンとなる第１のトランジスタと、
前記第１のトランジスタがオフの場合にオンとなり、前記第１のトランジスタがオンである場合にはオフとなる第２のトランジスタと、
を含み、
前記第１のトランジスタのソースには、前記電圧切り替え回路から出力される前記第２又は第３ビット線書き込み電圧のいずれかが供給され、前記第２のトランジスタのソースには、前記第２ビット線書き込み電圧よりも低い第１ビット線書き込み電圧が供給され、
前記第１又は第２のトランジスタのドレインから出力される電圧が前記ビット線に供給されることを特徴とする強誘電体記憶装置。
【請求項１１】
請求項１０において、
前記第１のトランジスタはＰ型トランジスタであり、
前記第２の期間において、前記第１のトランジスタのソース及び前記第１のトランジスタの基板には前記第３ビット線書き込み電圧が供給され、
前記書き込み回路を使用しない場合には、前記第１のトランジスタ及び前記第２のトランジスタがオフ状態に設定されることを特徴とする強誘電体記憶装置。
【請求項１２】
強誘電体キャパシタを含むメモリセルと、
前記メモリセルに接続されるワード線、プレート線及びビット線と、
前記ワード線を駆動するワード線駆動回路と、
前記プレート線を駆動するプレート線駆動回路と、
前記ビット線に接続される書き込み回路と、
を含み、
前記ビット線には、ディスチャージ信号に基づいて前記ビット線をディスチャージするディスチャージトランジスタが設けられ、
前記プレート線駆動回路は、第１の期間及び前記第１の期間に続く第２の期間に前記プレート線を第２プレート線書き込み電圧に設定し、前記第２の期間が経過した後、前記プレート線を前記第２プレート線書き込み電圧よりも低い第１プレート線書き込み電圧に設定し、
前記書き込み回路は、書き込みデータと書き込みパルスを受け、
前記書き込みデータが論理“１”である場合には、前記書き込みパルスに基づいて、前記第２の期間内の所与の期間、前記ビット線を前記第２プレート線書き込み電圧よりも高い第３ビット線書き込み電圧に設定し、前記所与の期間が経過した後に前記ビット線を前記第３ビット線書き込み電圧より低い電圧に設定し、
前記ディスチャージ信号は、前記第１の期間にアクティブに設定され、前記第２の期間にノンアクティブに設定され、
前記ディスチャージトランジスタは、前記ディスチャージ信号に基づいて、前記第１の期間に前記ビット線を前記第２プレート線書き込み電圧よりも低い第１ビット線書き込み電圧にディスチャージすることを特徴とする強誘電体記憶装置。
【請求項１３】
請求項１２において、
論理“０”又は論理“１”の書き込みを指示する書き込み指示信号に基づいて前記書き込みパルスを生成し、前記書き込みパルスに基づいて高電圧書き込み用パルスを生成する制御回路をさらに含み、
前記制御回路は、前記高電圧書き込み用パルスを前記所与の期間アクティブに設定し、
前記書き込み回路は、前記書き込みデータが論理“１”を示す場合には、前記高電圧書き込み用パルスがアクティブに設定されている期間に基づいて前記ビット線に前記第３ビット線書き込み電圧を供給することを特徴とする強誘電体記憶装置。
【請求項１４】
請求項１３において、
前記制御回路は、前記書き込みパルスを前記第２の期間及び前記第２の期間に続く第３の期間においてアクティブに設定し、
前記ディスチャージ信号は、前記第２及び第３の期間においてはノンアクティブに設定され、前記第３の期間が経過した後にアクティブに設定され、
前記ディスチャージトランジスタは、前記ディスチャージ信号に基づいて前記第３の期間が経過した後に前記ビット線を前記第１ビット線書き込み電圧にディスチャージし、
前記書き込み回路は、前記書き込みデータが論理“１”を示す場合には、前記書き込みパルスがアクティブに設定されている期間の内の前記第３の期間に前記ビット線に前記第３ビット線書き込み電圧より低く前記第１のビット線書き込み電圧よりも高い第２ビット線書き込み電圧を供給することを特徴とする強誘電体記憶装置。
【請求項１５】
請求項１４において、
前記高電圧書き込み用パルスに基づいて前記書き込み回路に供給する電圧を前記第２、第３ビット線書き込み電圧のいずれかに切り替える電圧切り替え回路をさらに含み、
前記電圧切り替え回路は、前記高電圧書き込み用パルスがアクティブに設定されている場合には前記書き込み回路に供給する電圧を前記第３ビット線書き込み電圧に切り替え、前記高電圧書き込み用パルスがノンアクティブに設定されている場合には前記書き込み回路に供給する電圧を前記第２ビット線書き込み電圧に切り替えることを特徴とする強誘電体記憶装置。
【請求項１６】
請求項１５において、
前記書き込み回路は、前記ビット線に対する電圧の供給のオン／オフ制御を行うための出力トランジスタと、そのゲートには前記書き込みパルスが入力される転送トランジスタを含み、
前記転送トランジスタのソースには前記書き込みデータ論理“１”である場合にアクティブに設定される書き込みデータ信号が入力され、前記出力トランジスタのゲートには、前記転送トランジスタのドレインが接続され、
前記出力トランジスタは、前記転送トランジスタがオンであり、且つ、前記書き込みデータ信号がアクティブの場合にオンとなることを特徴とする強誘電体記憶装置。
【請求項１７】
請求項１６において、
前記出力トランジスタのソースには、前記第２又は第３ビット線書き込み電圧のいずれかの電圧が前記電圧切り替え回路から供給されることを特徴とする強誘電体記憶装置。
【請求項１８】
請求項１６又は１７において、
そのソースには前記第１ビット線書き込み電圧よりも高い電圧レベルが供給され、そのドレインが前記出力トランジスタのゲート及び前記転送トランジスタのドレインに接続されているリセットトランジスタをさらに含み、
前記リセットトランジスタのゲートには前記書き込みパルスが入力されていることを特徴とする強誘電体記憶装置。
【請求項１９】
請求項１６乃至１８のいずれかにおいて、
前記出力トランジスタはＰ型トランジスタであり、
前記第２の期間において、前記出力トランジスタのソース及び前記出力トランジスタの基板には前記第２ビット線書き込み電圧よりも高い第３ビット線書き込み電圧が供給されることを特徴とする強誘電体記憶装置。
【請求項２０】
強誘電体キャパシタを含むメモリセルと、前記メモリセルに接続されるワード線、プレート線及びビット線と前記ビット線に接続される書き込み回路と、を含む強誘電体記憶装置のデータ書き込み方法であって、
前記メモリセルに第１の期間に前記プレート線を第２プレート線書き込み電圧に設定し、第２の期間に前記プレート線を前記第２プレート線書き込み電圧レベルよりも低い第１プレート線書き込み電圧に設定し、
書き込みデータが論理“１”である場合には、書き込みパルスを前記第２の期間内の期間を少なくとも含む所与の期間アクティブに設定し、
前記所与の期間アクティブに設定された前記書き込みパルスに基づいて、前記所与の期間、前記ビット線を前記第１プレート線書き込み電圧よりも高い第２ビット線書き込み電圧に設定し、前記所与の期間が経過した後に前記ビット線を前記第２ビット線書き込み電圧よりも低い第１ビット線書き込み電圧に設定することを特徴とする強誘電体記憶装置のデータ書き込み方法。
【請求項２１】
強誘電体キャパシタを含むメモリセルと、前記メモリセルに接続されるワード線、プレート線及びビット線と前記ビット線に接続される書き込み回路と、を含む強誘電体記憶装置のデータ書き込み方法であって、
第１の期間には前記プレート線を第２プレート線書き込み電圧に設定し、前記ビット線を第１ビット線書き込み電圧に設定し、
第２の期間において前記メモリセルに論理“１”を書き込む場合には前記ビット線を前記第２プレート線書き込み電圧よりも高い第３ビット線書き込み電圧に設定し、前記メモリセルに論理“１”を書き込まない場合には前記ビット線を前記第１ビット線書き込み電圧に設定し、
前記第２の期間が経過した後に前記プレート線を前記第２プレート線書き込み電圧よりも低い第１プレート線書き込み電圧に設定することを特徴とする強誘電体記憶装置のデータ書き込み方法。
【請求項２２】
請求項２１において、
前記メモリセルに論理“１”を書き込む場合には、
前記第２の期間に続く第３の期間において前記ビット線を前記第１ビット線書き込み電圧よりも高く前記第３ビット線書き込み電圧よりも低い第２ビット線書き込み電圧に設定することを特徴とする強誘電体記憶装置のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体記憶装置及び強誘電体記憶装置のデータ書き込み方法に関する。
【背景技術】
【０００２】
近年、情報記憶用キャパシタとして強誘電体キャパシタを用いる強誘電体メモリ（ＦｅＲＡＭ:Ferroelectric Random Access Memory）が脚光を浴びている。この強誘電体メモリは、ＲＦＩＤ（Radio Frequency Identification）システムのトランスポンダ側に搭載されるメモリなどとして広く用いられている。
【０００３】
強誘電体メモリのワード線やプレート線を駆動する駆動回路の実現手法としては種々の従来技術がある。しかしながら、従来技術では、特にメモリセルＭＣへの論理”１”の書き込み不良を防ぐために書き込み期間に十分なマージンが必要であり、書き込み時間の短縮が困難であった。
【特許文献１】特開２００１−２８３５８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、書き込み動作が高速である強誘電体記憶装置及び強誘電体記憶装置のデータ書き込み方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明は、強誘電体キャパシタを含むメモリセルと、前記メモリセルに接続されるワード線、プレート線及びビット線と、前記ワード線を駆動するワード線駆動回路と、前記プレート線を駆動するプレート線駆動回路と、前記ビット線に接続される書き込み回路と、
を含み、前記プレート線駆動回路は、第１の期間に前記プレート線を第２プレート線書き込み電圧に設定し、前記第１の期間に続く第２の期間に前記プレート線を前記第２プレート線書き込み電圧よりも低い第１プレート線書き込み電圧に設定し、前記書き込み回路は、書き込みデータと書き込みパルスを受け、前記書き込みデータが論理“１”である場合には、前記第２の期間の一部の期間を少なくとも含む所与の期間アクティブに設定された前記書き込みパルスに基づいて、前記所与の期間、前記ビット線を第２ビット線書き込み電圧に設定し、前記所与の期間が経過した後に前記ビット線を前記第２ビット線書き込み電圧よりも低い第１ビット線書き込み電圧に設定する強誘電体記憶装置に関する。
【０００６】
本発明によれば、例えばメモリセルに論理“１”を書き込む場合、書き込みパルスに基づいてビット線の電位が制御される。これにより、ビット線の電位の制御に関する信号制御が単純になり、ビット線の電位の制御に必要な信号の立ち上がり・立ち下がりタイミングにおけるマージンを短く設定することができる。即ち、書き込み時間の短縮が可能となる。
【０００７】
また、本発明では、前記所与の期間は、前記第１の期間の一部の期間を含むようにしてもよい。
【０００８】
これにより、メモリセルに対して論理“１”の書き込みを早く開始できるため、書き込み動作に要する書き込み時間の短縮が可能となる。
【０００９】
また、本発明は、前記書き込み回路は、前記書き込みデータが論理“１”であり、且つ、前記書き込みパルスがアクティブに設定されている場合にオンとなり、前記ビット線に前記第２ビット線書き込み電圧を供給する第１のトランジスタと、前記第１のトランジスタがオフの場合にオンとなり前記ビット線に前記第１ビット線書き込み電圧を供給し、前記第１のトランジスタがオンである場合にはオフとなる第２のトランジスタと、を含むようにしてもよい。
【００１０】
これにより、書き込み回路は、書き込みパルスに基づいてビット線を第１ビット線書き込み電圧又は第２ビット線書き込み電圧に設定することができる。
【００１１】
また、本発明では、前記書き込み回路を使用しない場合に、前記第１のトランジスタ及び前記第２のトランジスタはオフ状態に設定されるようにしてもよい。
【００１２】
また、本発明は、強誘電体キャパシタを含むメモリセルと、前記メモリセルに接続されるワード線、プレート線及びビット線と、前記ワード線を駆動するワード線駆動回路と、前記プレート線を駆動するプレート線駆動回路と、前記ビット線に接続される書き込み回路と、を含み、前記プレート線駆動回路は、第１の期間及び前記第１の期間に続く第２の期間に前記プレート線を第２プレート線書き込み電圧に設定し、前記第２の期間が経過した後、前記プレート線を前記第２プレート線書き込み電圧よりも低い第１プレート線書き込み電圧に設定し、前記書き込み回路は、書き込みデータと、書き込みパルスを受け、前記書き込みデータが論理“１”を示す場合には、前記書き込みパルスに基づいて、前記第２の期間内の所与の期間、前記ビット線を前記第２プレート線書き込み電圧よりも高い第３ビット線書き込み電圧に設定し、前記所与の期間が経過した後に前記ビット線を前記第３ビット線書き込み電圧よりも低い電圧に設定する強誘電体記憶装置に関する。
【００１３】
本発明によれば、プレート線が第２プレート線書き込み電圧に設定されている期間に、ビット線を第２プレート線書き込み電圧よりも高い第３ビット線書き込み電圧に設定することができるため、早いタイミングでメモリセルに論理“１”の書き込みを開始できる。そのため、書き込み時間の短縮が可能となる。また、論理“１”を書き込むための時間を十分に確保することができる。
【００１４】
また、本発明は、論理“０”又は論理“１”の書き込みを指示する信号に基づいて前記書き込みパルスを生成し、前記書き込みパルスに基づいて高電圧書き込み用パルスを生成する制御回路をさらに含み、前記制御回路は、前記高電圧書き込み用パルスを前記所与の期間アクティブに設定し、前記書き込み回路は、前記書き込みデータが論理“１”を示す場合には、前記高電圧書き込み用パルスがアクティブに設定されている期間に基づいて前記ビット線を前記第３ビット線書き込み電圧に設定するようにしてもよい。
【００１５】
これにより、所望の期間だけ、ビット線を第３ビット線書き込み電圧に設定することができる。
【００１６】
また、本発明では、前記制御回路は、前記書き込みパルスを前記第２の期間及び前記第２の期間に続く第３の期間においてアクティブに設定し、前記書き込み回路は、前記書き込みデータが論理“１”を示す場合には、前記書き込みパルスがアクティブに設定されている期間の内の前記第３の期間に前記ビット線に前記第３ビット線書き込み電圧より低い第２ビット線書き込み電圧を供給するようにしてもよい。
【００１７】
これにより、論理“１”を書き込むための時間を十分に確保することができる。
【００１８】
また、本発明は、前記高電圧書き込み用パルスに基づいて前記書き込み回路に供給する電圧を前記第２、第３ビット線書き込み電圧のいずれかに切り替える電圧切り替え回路をさらに含み、前記電圧切り替え回路は、前記高電圧書き込み用パルスがアクティブに設定されている場合には前記書き込み回路に供給する電圧を前記第３ビット線書き込み電圧に切り替え、前記高電圧書き込み用パルスがノンアクティブに設定されている場合には前記書き込み回路に供給する電圧を前記第２ビット線書き込み電圧に切り替えるようにしてもよい。
【００１９】
これにより、高電圧書き込み用パルスに基づいてビット線を第３ビット線書き込み電圧に設定することができる。
【００２０】
また、本発明では、前記書き込み回路は、前記第３の期間が経過した後に前記ビット線に対して、前記第２ビット線書き込み電圧よりも低い第１ビット線書き込み電圧を供給するようにしてもよい。
【００２１】
これにより、メモリセルに対して論理“１”の書き込みを十分に行った後にビット線を第１ビット線書き込み電圧に設定できる。
【００２２】
また、本発明では、前記書き込み回路は、前記書き込みデータが論理“１”であり、且つ、前記書き込みパルスがアクティブに設定されている場合にオンとなる第１のトランジスタと、前記第１のトランジスタがオフの場合にオンとなり、前記第１のトランジスタがオンである場合にはオフとなる第２のトランジスタと、を含み、前記第１のトランジスタのソースには、前記電圧切り替え回路から出力される前記第２又は第３ビット線書き込み電圧のいずれかが供給され、前記第２のトランジスタのソースには、前記第２ビット線書き込み電圧よりも低い第１ビット線書き込み電圧が供給され、前記第１又は第２のトランジスタのドレインから出力される電圧が前記ビット線に供給されるようにしてもよい。
【００２３】
これにより、書き込み回路は、書き込みパルスと書き込みデータに基づいてメモリセルに論理“１”を書き込むことができる。
【００２４】
また、本発明では、前記第１のトランジスタはＰ型トランジスタであり、前記第２の期間において、前記第１のトランジスタのソース及び前記第１のトランジスタの基板には前記第３ビット線書き込み電圧が供給され、前記書き込み回路を使用しない場合には、前記第１のトランジスタ及び前記第２のトランジスタがオフ状態に設定されるようにしてもよい。
【００２５】
これにより、所望の期間にビット線を第３ビット線書き込み電圧に設定することができる。
【００２６】
また、本発明は、強誘電体キャパシタを含むメモリセルと、前記メモリセルに接続されるワード線、プレート線及びビット線と、前記ワード線を駆動するワード線駆動回路と、前記プレート線を駆動するプレート線駆動回路と、前記ビット線に接続される書き込み回路と、を含み、前記ビット線には、ディスチャージ信号に基づいて前記ビット線をディスチャージするディスチャージトランジスタが設けられ、前記プレート線駆動回路は、第１の期間及び前記第１の期間に続く第２の期間に前記プレート線を第２プレート線書き込み電圧に設定し、前記第２の期間が経過した後、前記プレート線を前記第２プレート線書き込み電圧よりも低い第１プレート線書き込み電圧に設定し、前記書き込み回路は、書き込みデータと書き込みパルスを受け、前記書き込みデータが論理“１”である場合には、前記書き込みパルスに基づいて、前記第２の期間内の所与の期間、前記ビット線を前記第２プレート線書き込み電圧よりも高い第３ビット線書き込み電圧に設定し、前記所与の期間が経過した後に前記ビット線を前記第３ビット線書き込み電圧より低い電圧に設定し、前記ディスチャージ信号は、前記第１の期間にアクティブに設定され、前記第２の期間にノンアクティブに設定され、前記ディスチャージトランジスタは、前記ディスチャージ信号に基づいて、前記第１の期間に前記ビット線を前記第２プレート線書き込み電圧よりも低い第１ビット線書き込み電圧にディスチャージする強誘電体記憶装置に関する。
【００２７】
本発明によれば、プレート線が第２プレート線書き込み電圧に設定されている期間に、ビット線を第３ビット線書き込み電圧に設定することができるため、書き込み時間を短縮することができる。
【００２８】
また、本発明は、論理“０”又は論理“１”の書き込みを指示する書き込み指示信号に基づいて前記書き込みパルスを生成し、前記書き込みパルスに基づいて高電圧書き込み用パルスを生成する制御回路をさらに含み、前記制御回路は、前記高電圧書き込み用パルスを前記所与の期間アクティブに設定し、前記書き込み回路は、前記書き込みデータが論理“１”を示す場合には、前記高電圧書き込み用パルスがアクティブに設定されている期間に基づいて前記ビット線に前記第３ビット線書き込み電圧を供給するようにしてもよい。
【００２９】
また、本発明では、前記制御回路は、前記書き込みパルスを前記第２の期間及び前記第２の期間に続く第３の期間においてアクティブに設定し、前記ディスチャージ信号は、前記第２及び第３の期間においてはノンアクティブに設定され、前記第３の期間が経過した後にアクティブに設定され、前記ディスチャージトランジスタは、前記ディスチャージ信号に基づいて前記第３の期間が経過した後に前記ビット線を前記第１ビット線書き込み電圧にディスチャージし、前記書き込み回路は、前記書き込みデータが論理“１”を示す場合には、前記書き込みパルスがアクティブに設定されている期間の内の前記第３の期間に前記ビット線に前記第３ビット線書き込み電圧より低く前記第１のビット線書き込み電圧よりも高い第２ビット線書き込み電圧を供給するようにしてもよい。
【００３０】
これにより、第３の期間を調整することで、メモリセルに論理“１”を書き込むために必要な時間を設定することができる。
【００３１】
また、本発明は、前記高電圧書き込み用パルスに基づいて前記書き込み回路に供給する電圧を前記第２、第３ビット線書き込み電圧のいずれかに切り替える電圧切り替え回路をさらに含み、前記電圧切り替え回路は、前記高電圧書き込み用パルスがアクティブに設定されている場合には前記書き込み回路に供給する電圧を前記第３ビット線書き込み電圧に切り替え、前記高電圧書き込み用パルスがノンアクティブに設定されている場合には前記書き込み回路に供給する電圧を前記第２ビット線書き込み電圧に切り替えるようにしてもよい。
【００３２】
また、本発明では、前記書き込み回路は、前記ビット線に対する電圧の供給のオン／オフ制御を行うための出力トランジスタと、そのゲートには前記書き込みパルスが入力される転送トランジスタを含み、前記転送トランジスタのソースには前記書き込みデータ論理“１”である場合にアクティブに設定される書き込みデータ信号が入力され、前記出力トランジスタのゲートには、前記転送トランジスタのドレインが接続され、前記出力トランジスタは、前記転送トランジスタがオンであり、且つ、前記書き込みデータ信号がアクティブの場合にオンとなるようにしてもよい。
【００３３】
本発明によれば、書き込み回路の構成を単純化することができるので、強誘電体記憶装置の回路規模を縮小することができる。
【００３４】
また、本発明では、前記出力トランジスタのソースには、前記第２又は第３ビット線書き込み電圧のいずれかの電圧が前記電圧切り替え回路から供給されるようにしてもよい。
【００３５】
これにより、ビット線を第２ビット線書き込み電圧又は第３ビット線書き込み電圧に設定することができる。
【００３６】
また、本発明は、そのソースには前記第１ビット線書き込み電圧よりも高い電圧レベルが供給され、そのドレインが前記出力トランジスタのゲート及び前記転送トランジスタのドレインに接続されているリセットトランジスタをさらに含み、前記リセットトランジスタのゲートには前記書き込みパルスが入力されるようにしてもよい。
【００３７】
これにより、書き込みパルスがノンアクティブに設定されている場合に、出力トランジスタを確実にオフ状態に設定できる。
【００３８】
また、本発明では、前記出力トランジスタはＰ型トランジスタであり、前記第２の期間において、前記出力トランジスタのソース及び前記出力トランジスタの基板には前記第２ビット線書き込み電圧よりも高い第３ビット線書き込み電圧が供給されるようにしてもよい。
【００３９】
また、本発明は、強誘電体キャパシタを含むメモリセルと、前記メモリセルに接続されるワード線、プレート線及びビット線と前記ビット線に接続される書き込み回路と、を含む強誘電体記憶装置のデータ書き込み方法であって、前記メモリセルに第１の期間に前記プレート線を第２プレート線書き込み電圧に設定し、第２の期間に前記プレート線を前記第２プレート線書き込み電圧レベルよりも低い第１プレート線書き込み電圧に設定し、
書き込みデータが論理“１”である場合には、書き込みパルスを前記第２の期間内の期間を少なくとも含む所与の期間アクティブに設定し、前記所与の期間アクティブに設定された前記書き込みパルスに基づいて、前記所与の期間、前記ビット線を前記第１プレート線書き込み電圧よりも高い第２ビット線書き込み電圧に設定し、前記所与の期間が経過した後に前記ビット線を前記第２ビット線書き込み電圧よりも低い第１ビット線書き込み電圧に設定する強誘電体記憶装置のデータ書き込み方法に関する。
【００４０】
また、本発明は、強誘電体キャパシタを含むメモリセルと、前記メモリセルに接続されるワード線、プレート線及びビット線と前記ビット線に接続される書き込み回路と、を含む強誘電体記憶装置のデータ書き込み方法であって、第１の期間には前記プレート線を第２プレート線書き込み電圧に設定し、前記ビット線を第１ビット線書き込み電圧に設定し、第２の期間において前記メモリセルに論理“１”を書き込む場合には前記ビット線を前記第２プレート線書き込み電圧よりも高い第３ビット線書き込み電圧に設定し、前記メモリセルに論理“１”を書き込まない場合には前記ビット線を前記第１ビット線書き込み電圧に設定し、前記第２の期間が経過した後に前記プレート線を前記第２プレート線書き込み電圧よりも低い第１プレート線書き込み電圧に設定する強誘電体記憶装置のデータ書き込み方法に関する。
【００４１】
また、本発明では、前記メモリセルに論理“１”を書き込む場合には、前記第２の期間に続く第３の期間において前記ビット線を前記第１ビット線書き込み電圧よりも高く前記第３ビット線書き込み電圧よりも低い第２ビット線書き込み電圧に設定するようにしてもよい。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。
【００４３】
１．メモリセルＭＣ
図１（Ａ）に強誘電体記憶装置のメモリセルＭＣの構成例を示す。このメモリセルＭＣは、強誘電体キャパシタＣＳとＮ型（広義には第１導電型）のトランスファートランジスタＷＴＲを含む。強誘電体キャパシタＣＳの一端にはノードＮＣが接続され、他端にはプレート線ＰＬが接続される。トランスファートランジスタＷＴＲのゲートにはワード線ＷＬが接続され、ソースにはビット線ＢＬが接続され、ドレインにはノードＮＣが接続される。なお本明細書では、便宜的に、トランジスタの電流経路のどちらか一方側をドレインと呼び、他方側をソースと呼ぶ。またメモリセルＭＣは図１（Ａ）の構成に限定されない。例えば図１（Ａ）のような１Ｔ１Ｃ（1 Transistor 1 Capacitor）型のみならず、２Ｔ２Ｃ（2 Transistor 2 Capacitor）型や、ＦＥＴ型等であってもよい。
【００４４】
図１（Ｂ）に示すように、メモリセルＭＣに論理“１”を書き込む場合には、ワード線ＷＬに選択電圧を印加し、ビット線ＢＬにＶＣＣ（広義には第２ビット線書き込み電圧）の電圧を印加し、プレート線ＰＬに０Ｖ（広義には第１プレート線書き込み電圧）を印加する。これにより図１（Ｃ）のヒステリシス特性のＡ１に示すように、強誘電体キャパシタＣＳの残留分極が「負」になる。このように残留分極が「負」である状態を、例えば論理“１”が記憶されている状態と定義できる。
【００４５】
一方、メモリセルＭＣに論理“０”を書き込む場合には、ワード線ＷＬに選択電圧を印加し、ビット線ＢＬに０Ｖ（広義には第１ビット線書き込み電圧）を印加し、プレート線ＰＬにＶＣＣ（広義には第２プレート線書き込み電圧、例えば５３Ｖ）を印加する。これにより図１（Ｃ）のヒステリシス特性のＡ２に示すように、強誘電体キャパシタＣＳの残留分極が「正」になる。このように残留分極が「正」である状態を、例えば論理“０”が記憶されている状態と定義できる。
【００４６】
２．強誘電体記憶装置
２．１．第１実施形態
図２は、第１実施形態における強誘電体記憶装置１００を示す図である。強誘電体記憶装置１００は、メモリセルＭＣ、ワード線ＷＬ、プレート線ＰＬ、ビット線ＢＬを含む。また、強誘電体記憶装置１００は、ワード線ＷＬを駆動するワード線駆動回路１０、プレート線ＰＬを駆動するプレート線駆動回路２０、ビット線ＢＬに接続された書き込み回路３０、ビット線ＢＬに接続されたセンスアンプ４０、ディスチャージトランジスタＤＴＲを含むが、これに限定されない。例えば、強誘電体記憶装置１００は、ワード線駆動回路１０、プレート線駆動回路２０、ディスチャージトランジスタＤＴＲが省略された構成でも良い。なお、図２では１つのメモリセルＭＣに関して図示されているが、説明の簡略化のためであり、これに限定されない。強誘電体記憶装置１００は、複数のメモリが配列された構成でも良いし、複数のビット線ＢＬ、複数のワード線ＷＬ、複数のプレート線ＰＬで構成されても良い。
【００４７】
書き込み回路３０には、ビット線書き込み電圧ＶＷ（例えば電圧ＶＣＣ）が供給される。また、書き込み回路３０は書き込みパルスΦＷと書き込みデータＲＷを受け、書き込みパルスΦＷと書き込みデータＲＷに基づいてビット線ＢＬに供給する電圧を制御する。具体的には、書き込みパルスΦＷがアクティブであって、書き込みデータＲＷが論理“１”である場合にビット線ＢＬに例えば電圧ＶＣＣに設定されたビット線書き込み電圧ＶＷ（広義には第２ビット線書き込み電圧）を供給する。
【００４８】
書き込みデータＲＷは例えばセンスアンプ４０から供給されるが、これに限定されない。
【００４９】
ディスチャージトランジスタＤＴＲはディスチャージ信号ＢＬ＿ＤＩＳがアクティブに設定されるとビット線ＢＬを例えば０Ｖ（広義には第１ビット線書き込み電圧）にディスチャージする。
【００５０】
図３は、図２の書き込み回路３０の回路図である。書き込み回路３０は、ビット線書き込み電圧ＶＷがソースに供給されているトランジスタＴＲ１（広義には第１のトランジスタ）と、例えば０Ｖの電圧がソースに供給されているトランジスタＴＲ２（広義には第２のトランジスタ）と、トランジスタＴＲ１とトランジスタＴＲ２の間に設けられたトランジスタＴＲ３を含むが、これに限定されない。例えば、書き込み回路３０は、トランジスタＴＲ３を含まない構成でもよい。
【００５１】
トランジスタＴＲ１は例えばＰ型トランジスタであり、トランジスタＴＲ２及びＴＲ３は例えばＮ型トランジスタである。トランジスタＴＲ３のゲートには、ライトイネーブル信号ＷＥが供給される。なお、書き込み動作の際にはライトイネーブル信号ＷＥがアクティブに設定される。
【００５２】
また、書き込み回路３０は、書き込みパルスΦＷと書き込みデータＲＷが入力される論理積回路ＮＡＮＤを含む。論理積回路ＮＡＮＤの出力はトランジスタＴＲ１及びＴＲ２のゲートに接続される。論理積回路ＮＡＮＤは、書き込みパルスΦＷがアクティブであって、書き込みデータＲＷが論理“１”である場合には、トランジスタＴＲ１、ＴＲ２のゲートにローレベルの電圧を供給する。これにより、トランジスタＴＲ１はオン状態、トランジスタＴＲ２はオフ状態となり、ビット線ＢＬにはビット線書き込み電圧ＶＷが供給される。
【００５３】
書き込みパルスΦＷと書き込みデータＲＷの組み合わせが前述と異なる場合には、論理積回路ＮＡＮＤは、トランジスタＴＲ１、ＴＲ２のゲートにハイレベルの電圧を供給する。これにより、トランジスタＴＲ１はオフ状態になり、トランジスタＴＲ２はオン状態となる。即ち、書き込み動作の際にはトランジスタＴＲ３はオン状態となるため、ビット線ＢＬは例えば０Ｖに設定される。
【００５４】
図４は書き込み動作時の強誘電体記憶装置１００の動作を示すタイミング波形図である。本実施形態では、書き込み動作が行われる期間が、例えば期間ＷＴＭに設定されている。この場合、ライトイネーブル信号ＷＥがＢ１のタイミングでハイレベルの電圧に立ち上がり、Ｂ２のタイミングでローレベルの電圧に立ち下がる。即ち、期間ＷＴＭでは図３の書き込み回路３０のトランジスタＴＲ３がオン状態となる。また、ディスチャージ信号ＢＬ＿ＤＩＳは、Ｂ３のタイミングでローレベルの電圧に立ち下がり、Ｂ４のタイミングでハイレベルの電圧に立ち上がる。即ち、期間ＷＴＭでは図２のディスチャージトランジスタＤＴＲがオフ状態となり、ディスチャージトランジスタＤＴＲは、ビット線ＢＬをディスチャージしない。
【００５５】
プレート線ＰＬの電位は、例えばプレート線駆動回路２０によって、Ｂ５のタイミングで電圧ＶＣＣに立ち上げられ、Ｂ６のタイミングで０Ｖの電圧に立ち下げられる。即ち、Ｂ５のタイミングからＢ６のタイミングまでの期間である第１の期間Ｔ１、プレート線ＰＬは電圧ＶＣＣに設定される。このとき、ビット線ＢＬの電位は０Ｖの電圧に設定されたままである。即ち、第１の期間Ｔ１では、ビット線ＢＬとプレート線ＰＬが図１（Ｂ）の表に示されるように論理“０”の書き込み動作時の電圧に設定されることになり、メモリセルＭＣには論理“０”が書き込まれる。
【００５６】
書き込みパルスΦＷは、Ｂ７のタイミングでハイレベルの電圧に立ち上がり、Ｂ８のタイミングでローレベルの電圧に立ち下がる。即ち、Ｂ７のタイミングからＢ８のタイミングまでの期間である第２の期間Ｔ２の所与の期間ＴＴ１、書き込みパルスΦＷはアクティブに設定される。この第２の期間Ｔ２において、書き込みデータＲＷが論理“１”である場合には、書き込み回路３０はビット線ＢＬに書き込み電圧ＶＷを供給する。図４に示されるように書き込み電圧ＶＷは期間ＷＴＭにおいて電圧ＶＣＣに設定されているので、図４のＢ９のタイミングでビット線ＢＬの電位が電圧ＶＣＣに立ち上げられる。その後、書き込みパルスΦＷがＢ８のタイミングでローレベルの電圧に立ち下がるので、図３の論理積回路ＮＡＮＤによって第２のトランジスタＴＲ２がオン状態となる。これにより、ビット線ＢＬの電位は、Ｂ１０のタイミングで０Ｖの電圧に立ち下げられる。即ち、書き込みデータＲＷが論理“１”である場合には、第２の期間Ｔ２、ビット線ＢＬは電圧ＶＣＣに設定されることになる。一方、プレート線ＰＬは、第２の期間Ｔ２では０Ｖの電圧に設定されているので、図１（Ｂ）の表に従って、第２の期間Ｔ２において書き込みデータＲＷが論理“１”である場合にはメモリセルＭＣに論理“１”が書き込まれる。
【００５７】
なお、書き込みデータＲＷが論理“０”の場合には、図３の書き込み回路３０の第１のトランジスタがオン状態にならないため、第２の期間Ｔ２ではビット線ＢＬは０Ｖの電圧に設定されたままである。この場合、第２の期間Ｔ２ではメモリセルＭＣに論理“１”が書き込まれない。
【００５８】
上述のように、本実施形態では、メモリセルＭＣに対して、特に論理“１”を書き込む場合、書き込みパルスΦＷを書き込み回路３０に供給することでビット線ＢＬの電位の設定が行われる。即ち、書き込みパルスΦＷを制御することでビット線ＢＬの電位の設定を任意のタイミングで行うことができる。これにより、書き込み期間を短くすることが可能となる。
【００５９】
図５は、書き込みパルスΦＷが図４の場合よりも早いタイミングでハイレベルの電圧に立ち上げられた場合のタイミング波形図である。書き込みパルスΦＷがＢ１１のタイミングでハイレベルの電圧に立ち上げられ、Ｂ１２のタイミングでローレベルの電圧に立ち下げられている。即ち、第１の期間Ｔ１の一部の期間Ｔ１Ｐ及び第２の期間Ｔ２の所与の期間ＴＴ２において、書き込みパルスΦＷがアクティブに設定される。この書き込みパルスΦＷに応じて、ビット線ＢＬの電位は、Ｂ１３のタイミングで電圧ＶＣＣに立ち上げられ、Ｂ１４のタイミングで０Ｖの電圧に立ち下げらる。これにより、図４の場合よりも早いタイミングで論理“１”の書き込みが完了する。即ち、書き込み期間の短縮が可能である。
【００６０】
なお、第１の期間Ｔ１の一部である期間Ｔ１Ｐでは、書き込みデータＲＷが論理“１”である場合、プレート線ＰＬの電位とビット線ＢＬの電位が同じ電圧ＶＣＣに設定されているため、メモリセルＭＣは論理“０”及び“１”が書き込まれないデータ保持状態である。即ち、第１の期間Ｔ１から期間Ｔ１Ｐを除いた期間が論理“０”を書き込むために十分な期間であれば、第１の期間Ｔ１において書き込みパルスΦＷがハイレベルの電圧に立ち上げられても問題がない。
【００６１】
図６及び図７は、書き込み回路３０の変形例を示す回路図である。図６の書き込み回路３１は、Ｎ型のトランジスタＮＴＲ１、ＮＴＲ２を含む。トランジスタＮＴＲ１のソースには書き込み電圧ＶＷが供給され、トランジスタＮＴＲ２のソースには例えば０Ｖの電圧が供給される。例えば、書き込みパルスΦＷがアクティブに設定され、書き込みデータＲＷが論理“１”である場合、トランジスタＮＴＲ１はオン状態となり、ビット線ＢＬに書き込み電圧ＶＷが供給される。図７の書き込み回路３２も同様の動作をする。
【００６２】
２．２．第２実施形態
第２実施形態に係る強誘電体記憶装置は、第１実施形態の強誘電体記憶装置１００を含み、第１実施形態の強誘電体記憶装置１００に入力される書き込み電圧ＶＷが制御される。
【００６３】
図８は、第２実施形態で用いられる書き込みパルスΦＷ１、書き込みパルスΦＷ２（広義には高電圧書き込み用パルス）を生成する制御回路５０を示す図である。符号Ｓ１は論理“１”の書き込みを指示する信号を示す。遅延回路５１、５２は、書き込みパルスΦＷ１、ΦＷ２のパルス幅を設定するための遅延回路である。遅延回路５１、５２に基づいて、各書き込みパルスΦＷ１、ΦＷ２のハイレベルの電圧に設定される期間が決まる。
【００６４】
指示信号Ｓ１がアクティブに設定されると、書き込みパルスΦＷ１は遅延回路５１に基づいた期間、ハイレベルの電圧に設定され、書き込みパルスΦＷ２は書き込みパルスΦＷ１及び遅延回路５２に基づいた期間、ハイレベルの電圧に設定される。
【００６５】
図９は、書き込み回路３０に供給する書き込み電圧ＶＷを切り替える電圧切り替え回路６０を示す図である。電圧切り替え回路６０は、高電圧生成回路６１を含むがこれに限定されない。例えば、電圧切り替え回路６０は高電圧生成回路６１を省略する構成でも良い。高電圧生成回路６１は、電圧ＶＣＣよりも電圧レベルの高い電圧ＶＰＰ（広義には第３ビット線書き込み電圧）を生成する。
【００６６】
電圧切り替え回路６０には電圧ＶＣＣと電圧ＶＰＰが供給され、書き込みパルスΦＷ２に基づいて、電圧ＶＣＣと電圧ＶＰＰを切り替えて書き込み電圧ＶＷに設定する。具体的には、書き込みパルスΦＷ２がアクティブに設定されている場合には、書き込み電圧ＶＷを電圧ＶＰＰに設定し、書き込みパルスΦＷ２がノンアクティブに設定されている場合には、書き込み電圧ＶＷを電圧ＶＣＣに設定する。
【００６７】
また、高電圧生成回路６１によって生成された電圧ＶＰＰは、電圧ＶＳＵＢとして出力され、図３の第１のトランジスタＴＲ１の基板（ウェルも含む）に供給される。これにより、第１のトランジスタＴＲ１のソースに電圧ＶＰＰが供給された場合に、トランジスタＴＲ１のドレインに接続されたビット線ＢＬを電圧ＶＰＰに設定することができる。
【００６８】
図１０に第２実施形態の書き込み動作のタイミング波形図を示す。第１の期間Ｔ１までの動作は、第１実施形態と同様である。但し、第１実施形態ではプレート線ＰＬは第２の期間Ｔ２では０Ｖの電圧に設定されているが、第２実施形態ではプレート線ＰＬは第１、第２の期間Ｔ１、Ｔ２の両方の期間、電圧ＶＣＣに設定される。また、第１の期間Ｔ１以降では、書き込みパルスΦＷ１はＣ１のタイミングでハイレベルの電圧に立ち上がり、Ｃ２のタイミングでローレベルの電圧に立ち下がる。即ち、書き込みパルスΦＷ１は、第２の期間Ｔ２及び第３の期間Ｔ３の所与の期間ＴＴ３、アクティブに設定される。
【００６９】
書き込みパルスΦＷ２は、書き込みパルスΦＷ１の立ち上がり（タイミングＣ１）に応じて、Ｃ３のタイミングでハイレベルの電圧に立ち上がり、Ｃ４のタイミングでローレベルの電圧に立ち下がる。即ち、書き込みパルスΦＷ２は、第２の期間Ｔ２、アクティブに設定される。書き込みパルスΦＷ２がＣ３のタイミングでアクティブに設定されると、図９の電圧切り替え回路６０は書き込み電圧ＶＷを電圧ＶＣＣから電圧ＶＰＰに切り替える。これにより、書き込み電圧ＶＷは、Ｃ５のタイミングで電圧ＶＣＣから電圧ＶＰＰに立ち上がる。また、書き込みパルスΦＷ２がＣ４のタイミングでローレベルの電圧に立ち下がるので、これに応じて電圧切り替え回路６０は書き込み電圧ＶＷを電圧ＶＣＣに切り替える。これにより、書き込み電圧ＶＷはＣ６のタイミングで電圧ＶＣＣに立ち下がる。
【００７０】
書き込みデータＲＷが論理“１”である場合、書き込みパルスΦＷ１がアクティブに設定されている期間に書き込み回路３０の第１のトランジスタＴＲ１がオン状態になるため、ビット線ＢＬには書き込み電圧ＶＷが供給される。このとき、書き込み電圧ＶＷは電圧ＶＣＣから電圧ＶＰＰに切り替えられているため、第２の期間Ｔ２のビット線ＢＬの電位はＣ７のタイミングで立ち上がり、電圧ＶＰＰに設定される。
【００７１】
その後、書き込み電圧ＶＷが電圧ＶＣＣに切り替えられ、Ｃ６のタイミングで立ち下がるため、これに応じてビット線ＢＬの電位はＣ８のタイミングで立ち下がる。第３の期間Ｔ３では、書き込みパルスΦＷ１がアクティブに設定されているため、書き込みデータＲＷが論理“１”である場合には、書き込み回路３０はビット線ＢＬに書き込み電圧ＶＷとして電圧ＶＣＣを供給する。第３の期間Ｔ３では書き込み電圧ＶＷは電圧ＶＣＣに切り替えられているため、ビット線ＢＬは電圧ＶＣＣに設定される。その結果、書き込みデータＲＷが論理“１”である場合には、Ｃ８のタイミングでプレート線ＰＬは電圧ＶＣＣに設定され、ビット線ＢＬの電圧もプレート線ＰＬの電圧ＶＣＣと同一の電圧に設定される。この為、強誘電体キャパシタＣＳへ書き込んだ論理“１”のデータは破壊されない。さらに、Ｃ８と同じタイミングでプレート線ＰＬの電位がＧＮＤレベルまで低下しても、引き続きビット線ＢＬの電圧はＣ９のタイミングまで電圧レベルをＶＣＣに維持する為、確実に強誘電体キャパシタへ論理“１”のデータを書き込む事ができる。
【００７２】
その後、書き込みパルスΦＷ１がＣ２のタイミングでローレベルの電圧に立ち下がるため、書き込み回路３０の第１のトランジスタＴＲがオフ状態となり、第２のトランジスタＴＲ２がオン状態となる。これにより、書き込み回路３０はビット線ＢＬを０Ｖの電圧に設定するので、ビット線ＢＬの電位はＣ９のタイミングで立ち下がる。
【００７３】
第２実施形態では、第１の期間Ｔ１にプレート線ＰＬが電圧ＶＣＣに設定され、ビット線ＢＬが０Ｖの電圧に設定されるため、メモリセルＭＣに論理“０”が書き込まれる。その後第２の期間Ｔ２で、プレート線ＰＬは第１の期間Ｔ１と同様の電圧ＶＣＣに設定され、ビット線ＢＬは電圧ＶＰＰに設定される。これにより、ビット線ＢＬの電位がプレート線ＰＬの電位よりも高くなるため、メモリセルＭＣには論理“１”が書き込まれる。さらに、第３の期間Ｔ３でプレート線ＰＬは０Ｖの電圧に設定され、ビット線ＢＬは電圧ＶＣＣに設定されるため、この期間においてもメモリセルＭＣに論理“１”が書き込まれる。
【００７４】
即ち、論理“１”を書き込むための書き込み時間を十分にとることができる。また、プレート線ＰＬの電位が第１、第２の期間Ｔ１、Ｔ２において、同じ電圧レベルの電圧ＶＣＣに設定されているため、論理“０”を書き込む期間と論理“１”を書き込む期間の境目でプレート線ＰＬの電位を変化させない。このため、プレート線ＰＬの電位を変化させた際のプレート線ＰＬの電位が安定するまでに要した時間を第２実施形態では省略できる。
【００７５】
例えば、論理“０”を書き込んだ後に、図１０のＣ７のタイミングで即座に論理“１”を書き込むための電圧をビット線ＢＬに供給することができる。このようにして、第２実施形態の強誘電体記憶装置はデータ書き込みの時間を短縮できる。また、論理“１”を書き込むための時間を十分にとることができるので、書き込み不良を生じさせる可能性がきわめて低くなる。
【００７６】
なお、第２実施形態の強誘電体記憶装置は、制御回路５０、電圧切り替え回路６０を含むが、これに限定されない。例えば、制御回路５０や電圧切り替え回路６０を省略する構成でも良い。
２．３．第３実施形態
第３実施形態に係る強誘電体記憶装置は、第２実施形態の書き込み回路３０が図１１に示す書き込み回路３３に置き換えられて構成されている。
【００７７】
図１１は、第３実施形態に係る書き込み回路３３を示す図である。書き込み回路３３は出力トランジスタＴＲ１１、リセットトランジスタＲＴＲ及び転送トランジスタＴＴＲを含むが、これに限定されない。書き込み回路３３は、例えばリセットトランジスタＲＴＲを省略するように構成されても良い。出力トランジスタＴＲ１１は、Ｐ型のトランジスタであり、そのソースには図９の電圧切り替え回路６０から書き込み電圧ＶＷが供給される。また、出力トランジスタＴＲ１１のドレインはビット線ＢＬに接続され、出力トランジスタＴＲ１１がオン状態である場合には書き込み電圧ＶＷをビット線ＢＬに供給する。また、出力トランジスタＴＲ１１の基板（ウェルも含む）は、例えば高電圧生成回路６１によって電圧ＶＰＰに設定される。
【００７８】
出力トランジスタＴＲ１１のゲートには、リセットトランジスタＲＴＲのドレイン及び転送トランジスタＴＴＲのドレインが接続されている。リセットトランジスタＲＴＲは、Ｐ型のトランジスタであり、そのゲートには書き込みパルスΦＷ１が入力される。また、転送トランジスタＴＴＲは、Ｎ型のトランジスタであり、そのゲートには書き込みパルスΦＷ１が入力され、そのソースには書き込みデータＲＷに基づいた書き込みデータ信号が供給される。例えば、書き込みデータ信号は、書き込みデータＲＷの反転信号である反転書き込みデータ／ＲＷに設定される。なお、リセットトランジスタＲＴＲは、書き込みパルスΦＷ１がノンアクティブに設定されている場合に、出力トランジスタＴＲ１１を確実にオフ状態に設定する働きを持つ。
【００７９】
書き込みパルスΦＷ１がアクティブに設定されると、転送トランジスタＴＴＲがオン状態となり、リセットトランジスタＲＴＲはオフ状態となる。これにより、反転書き込みデータ／ＲＷが出力トランジスタＴＲ１１のゲートに供給されるが、このとき、書き込みデータＲＷが論理“１”である場合には、反転書き込みデータ／ＲＷはローレベルの電圧であるため、出力トランジスタＴＲ１１はオン状態となる。即ち、書き込みパルスΦＷ１がアクティブに設定され、且つ、書き込みパルスデータが論理“１”である場合には出力トランジスタＴＲ１１がオン状態となり、ビット線ＢＬに書き込み電圧ＶＷが供給される。
【００８０】
なお、図１１の書き込み回路３３は、出力トランジスタＴＲ１１がＰ型のトランジスタであるため、書き込みデータＲＷに対して負論理で動作するように構成されているが、出力トランジスタＴＲ１１をＮ型のトランジスタで構成し、書き込みデータＲＷに対して正論理で動作するように構成しても良い。この場合、出力トランジスタＴＲ１１のソースには書き込みデータ信号として書き込みデータＲＷが入力される。
【００８１】
図１２は上述の書き込み回路３３の動作を示すタイミング波形図である。ディスチャージ信号ＢＬ＿ＤＩＳ以外の信号は、第２実施形態と同様に制御される。ディスチャージ信号ＢＬ＿ＤＩＳは、Ｄ１のタイミングでハイレベルの電圧からローレベルの電圧に立ち下がり、Ｄ２のタイミングでローレベルの電圧からハイレベルの電圧に立ち上がる。即ち、ディスチャージ信号ＢＬ＿ＤＩＳは、第１の期間Ｔ１ではアクティブに設定され、第２の期間Ｔ２及び第３の期間Ｔ３でノンアクティブに設定され、第３の期間Ｔ３の経過した後にアクティブに設定される。なお、第１の期間Ｔ１では、ディスチャージ信号ＢＬ＿ＤＩＳはノンアクティブに設定されていても良い。例えば、ビット線ＢＬが第３の期間Ｔ３に電圧ＶＣＣに設定されている場合、Ｄ２のタイミングでディスチャージ信号ＢＬ＿ＤＩＳがハイレベルの電圧に立ち上がるので、図２のディスチャージトランジスタＤＴＲがオン状態となり、ビット線ＢＬがＣ９のタイミングで立ち下がる。
【００８２】
図１１からわかるように書き込み回路３３には、ビット線ＢＬを０Ｖの電圧に設定するための回路が省略されているのが、上述のディスチャージ信号ＢＬ＿ＤＩＳを制御することでビット線ＢＬに０Ｖの電圧を供給することができる。これにより、書き込み回路３３の回路を簡略化することが可能である。第３実施形態ではＤ２のタイミングでディスチャージ信号ＢＬ＿ＤＩＳを制御するため、書き込み時間を短縮できる効果は、第２実施形態に比べてわずかに低下する。しかしながら、このわずかな低下は、第２実施形態及び第３実施形態で獲得できる書き込み時間短縮の効果に比べて小さなものである。さらに、第３実施形態の書き込み回路３３は、第２実施形態の書き込み回路３０と比較すると、回路規模の縮小が可能となる。メモリセルＭＣを複数配列して記憶容量を大容量化した場合や、読み出し／書き込みのビット数が大きく設計された場合、書き込み回路３０、３３の数は増加される。この場合の第３実施形態の効果は絶大である。
【００８３】
３．比較例との対比
図１３に比較例の強誘電体記憶装置１０００を示す。強誘電体記憶装置１０００は、例えば、ワード線ＷＬを駆動するワード線駆動回路１１、プレート線ＰＬを駆動するプレート線駆動回路２１、センスアンプ７０を含む。図１４を用いて強誘電体記憶装置１０００の書き込み動作を説明する。
【００８４】
図１４は、書き込み動作における各信号のタイミング波形図である。プレート線ＰＬは、期間Ｔ１１では電圧ＶＣＣに設定される。ディスチャージ信号ＢＬ＿ＤＩＳは期間Ｔ１１及びＴ１２ではノンアクティブに設定され、Ｅ１のタイミングでアクティブに設定される。ビット線ＢＬは、期間Ｔ１１−１では０Ｖの電圧に設定されるが、書き込みデータＤＡＴＡが論理“１”である場合には、Ｅ２のタイミングで電圧ＶＣＣに設定される。これは、選択信号ＹＳＥＬが期間Ｔ１１−２及びＴ１２においてアクティブに設定されることでトランジスタＹＴＲ１、ＹＴＲ２がオン状態に設定され、センスアンプ７０に入力されるセンスアンプ信号ＳＥＮ、ＳＥＰが期間Ｔ１１−２及びＴ１２においてアクティブに設定されるためである。なお、書き込みデータＤＡＴＡが論理“０”である場合には、期間Ｔ１１及びＴ１２においてビット線ＢＬは０Ｖの電圧ＶＣＣに設定される。
【００８５】
書き込みデータＤＡＴＡが論理“１”である場合、ビット線ＢＬは、期間Ｔ１２が経過した後にＥ３のタイミングで０Ｖの電圧に設定される。これは、Ｅ１のタイミングでディスチャージ信号ＢＬ＿ＤＩＳがアクティブに設定されるためである。
【００８６】
ビット線ＢＬと書き込みデータＤＡＴＡについて述べたが、ビット線／ＢＬと書き込みデータＤＡＴＡに関しても上述と同様の内容である。
【００８７】
上述のように、期間ＷＴＭに各信号が制御されることで書き込み動作が行われる。例えば期間Ｔ１１−１では、プレート線ＰＬが電圧ＶＣＣに設定され、ビット線ＢＬが０Ｖの電圧に設定されるのでメモリセルＭＣに論理“０”が書き込まれる。また、書き込みデータＤＡＴＡが論理“０”である場合には、期間Ｔ１１−２においてもメモリセルＭＣに論理“０”が書き込まれる。書き込みデータＤＡＴＡが論理“１”である場合には、期間Ｔ１１−２におていはビット線ＢＬが電圧ＶＣＣに設定されるため、メモリセルＭＣには何も書き込まれず、期間Ｔ１２においてプレート線ＰＬが０Ｖの電圧に設定され、ビット線が電圧ＶＣＣに設定されるのでメモリセルＭＣに論理“１”が書き込まれる。
【００８８】
比較例の問題点を以下に列挙する。
【００８９】
（１）センスアンプ７０を使用した読み出し動作において、ビット線ＢＬに読み出された電圧をセンスアンプ７０を使用してＶＣＣ又は接地電位にビット線ＢＬ電圧を設定し、メモリセルＭＣに論理“０”を書き込んで論理“１”を書き込み、その後にセンスアンプ７０をディスイネーブル状態とし、さらにビット線ＢＬ上に別途設けられたディスチャージトランジスタＤＴＲによってビット線ＢＬ電圧を接地電位とする必要があった。センスアンプ７０をディスイネーブル状態としてからディスチャージトランジスタＤＴＲでビット線ＢＬを接地電位とするまでのタイミングは、複数の信号タイミングでマージンを有して設定する必要があり、再書き込みを行う際の書き込み速度の高速化を妨げる。
【００９０】
（２）センスアンプ７０を使用した書き込み動作において、データ線から送られてきた書き込みデータＲＷ、／ＤＡＴＡを選択トランジスタＹＴＲ１、ＹＴＲ２を通してビット線ＢＬ上へ転送し、ビット線ＢＬをセンスアンプ７０を使用してＶＣＣ又は接地電位に設定した所で論理“０”を書き込んだ後に論理“１”を書き込み、最後にセンスアンプ７０をディスイネーブル状態とした後にディスチャージトランジスタを使用してビット線ＢＬの電圧を接地電圧としていた。読み出し動作と同様に、書き込み速度の高速化を妨げる。
【００９１】
（３）センスアンプ７０を使用した書き込み動作では、一旦、メモリセルＭＣのデータを論理“０”に書き込んだ後に正しい書き込みデータＲＷがセンスアンプ７０にラッチされるのを待って、書き込みデータＲＷが論理“１”である場合には論理“１”をメモリセルＭＣに書き込む。この場合、一度に選択されるメモリセルＭＣ分のデータを用意する必要があり、１ＢＩＴ又は、８ＢＩＴといった少ないＩ／Ｏ構成では、周辺回路の面積が増加するというデメリットがあった。もしくは、選択されたメモリセルＭＣ列の内、一部をデータ格納領域として使用する必要があり、効率が悪かった。
【００９２】
（４）センスアンプ７０を使用した別の書き込み動作として、選択されたメモリセルＭＣ列から読み出されたデータ全てを一旦センスアンプ７０に格納し、ビット線ＢＬとセンスアンプ７０を切り離す電気的手段によって、センスアンプ７０をビット線ＢＬから切り離した後、ビット線ＢＬの電圧を接地電位として選択されたメモリセルＭＣ列全てに“０”データを書き込む。続いて、プレート線ＰＬをローレベルの電圧に設定し強誘電体キャパシタＣＳに電圧が印加されない状態のまま、正しい書き込みデータＲＷによってセンスアンプ７０に記憶されたデータが更新されるのを待って、選択された全センスアンプ７０に格納されたデータによって、所望の選択メモリセルＭＣに対して論理”１“の書き込みを行っていた。この場合、最初のダミーリード時と論理”１“の書き込み時の２回に渡ってビット線ＢＬの電圧を電圧ＶＣＣにプリチャージする必要がある為、消費電力が大きくなってしまう問題を抱えていた。
【００９３】
上記の比較例の問題点を第１、第２及び第３実施形態に係る強誘電体記憶装置は解消することができる。
【００９４】
例えば第１実施形態、第２実施形態及び第３実施形態に係る強誘電体記憶装置は、ビット線ＢＬをプルアップするＰ型のトランジスタの基板電圧として、電圧ＶＣＣを使用できる為、ビット線ＢＬの電圧を電圧ＶＣＣとする事ができる。特に、第２及び第３実施形態に係る強誘電体記憶装置は、ビット線ＢＬをプルアップするＰ型のトランジスタの基板電圧として、電圧ＶＰＰにすることもできるため、ビット線ＢＬの電圧を、電圧ＶＰＰとする事ができる。電圧ＶＰＰは、書き込みパルスΦＷ１、ΦＷ２によって、任意のタイミングでビット線ＢＬへ書き込み回路３０、３３のトランジスタＴＲ１又はＴＲ１１を通して供給される。この場合の論理“１”の書き込み期間は、論理“０”書き込み期間と同じタイミングで書き込む事が可能となる為、読み出し後の再書き込み期間及び、読み出し動作を伴わない通常の書き込み期間を短縮する事が可能となる。
【００９５】
また、第１実施形態、第２実施形態及び第３実施形態に係る強誘電体記憶装置では、書き込み電圧ＶＷのビット線ＢＬへの供給タイミングは、ΦＷ（もしくは、ΦＷ１）で制御される。プレート線ＰＬの電位が立ち下がった後に書き込みパルスΦＷによってビット線ＢＬへ電圧ＶＣＣを供給する場合は、確実に論理“０”をメモリセルＭＣに書き込んだ後に、論理“１”を書き込む為、安定したデータ書き込み動作ができる。又、論理“１”を書き込む為のビット線ＢＬへの電圧ＶＣＣの供給タイミングをΦＷ（又は、ΦＷ１）によって、プレート線ＰＬの電位の立下りの前に設定した場合には、論理“１”を書き込む期間（ΦＷもしくはΦＷ１がアクティブに設定されている期間）を最適化する事が可能となる為、読み出し後の再書き込み期間及び、書き込み期間を短縮する事が可能となる。
【００９６】
また、第２実施形態及び第３実施形態に係る強誘電体記憶装置において、書き込み電圧ＶＷとして電圧ＶＰＰを使用する場合には、ΦＷ２で論理“０”を書き込む期間中に論理“１”をメモリセルＭＣに書き込む。論理“１”の書き込み後のビット線ＢＬの電圧は、書き込みパルスΦＷ１によって、引き続き電圧ＶＣＣに設定され続ける為、プレート線ＰＬの電位が立ち下がっても、論理“１”の書き込みを維持できる。又、論理“０”を書き込んだ後の論理“１”の書き込み期間が必要なくなる為、読み出し後の再書き込み期間及び、書き込み期間を高速化する事ができる。
【００９７】
また、第２実施形態に係る強誘電体記憶装置では、書き込み回路３０にビット線ＢＬの電圧を０Ｖの電圧に設定することができる第２のトランジスタＴＲ２が設けられているので、論理“１”を書き込んだ後にビット線ＢＬのディスチャージ動作（ディスチャージ信号ＢＬ＿ＤＩＳ及びディスチャージトランジスタＤＴＲによるビット線ＢＬのディスチャージ動作）が必要なくなる為、さらなる再書き込み及び、書き込み時間の高速化が行える。
【００９８】
第１及び第２実施形態では、期間ＷＴＭにおいてディスチャージ信号ＢＬ＿ＤＩＳをノンアクティブに設定することができ、ディスチャージトランジスタＤＴＲの無駄なオン／オフを行わないため、消費電力の低減が可能である。
【００９９】
なお、上述された第１、第２及び第３実施形態に係る強誘電体記憶装置は、読み出し動作に適用した場合も、同様の効果を発揮できる。強誘電体記憶装置において、読み出し動作が破壊読み出しである場合には、論理“１”を再書き込みする動作が必要になる。この再書き込み動作にも第１、第２及び第３実施形態に係る強誘電体記憶装置は有効である。論理“１”を書き込むタイミングを調整できるため、結果的に読み出しに要する所要時間の短縮が可能となる。
【０１００】
また、第１実施形態に係る強誘電体記憶装置１００は、図３の書き込み回路３０の代わりに図１１の書き込み回路３３が用いられても良い。この場合、書き込み回路３３は書き込み回路３０よりも回路構成が単純なため、強誘電体記憶装置の回路規模を縮小させることができる。
【０１０１】
また、第１実施形態、第２実施形態及び第３実施形態の説明では、メモリセルＭＣが１つのトランジスタＷＴＲ及び一つの強誘電体キャパシタＣＳで構成された１Ｔ１Ｃタイプの強誘電体記憶装置が説明されているが、これに限定されない。これは、説明の簡略化のためであり、２つの強誘電体キャパシタＣＳ及び２つのトランジスタＷＴＲで構成される２Ｔ２Ｃタイプにも適用した場合も上述と同様の効果を発揮することができる。また、強誘電体記憶装置のリファレンスセルに対しても適用することができ、効果も上述と同様である。
【０１０２】
上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【図面の簡単な説明】
【０１０３】
【図１】図１（Ａ）〜図１（Ｃ）は第１実施形態、第２実施形態及び第３実施形態に係る強誘電体記憶装置のメモリセルＭＣの説明図。
【図２】第１実施形態に係る強誘電体記憶装置を示す図。
【図３】第１実施形態に係る書き込み回路の回路図。
【図４】第１実施形態に係る強誘電体記憶装置の書き込み動作を示すタイミング波形図。
【図５】第１実施形態に係る強誘電体記憶装置の書き込み動作を示す他のタイミング波形図。
【図６】第１実施形態の変形例に係る書き込み回路を示す回路図。
【図７】第１実施形態の変形例に係る他の書き込み回路を示す回路図。
【図８】第２実施形態に係る強誘電体記憶装置の制御回路を示す図。
【図９】第２実施形態に係る強誘電体記憶装置の電圧切り替え回路を示す図。
【図１０】第２実施形態に係る強誘電体記憶装置の書き込み動作を示すタイミング波形図。
【図１１】第３実施形態に係る強誘電体記憶装置の書き込み回路を示す回路図。
【図１２】第３実施形態に係る強誘電体記憶装置の書き込み動作を示すタイミング波形図。
【図１３】第１実施形態、第２実施形態及び第３実施形態に係る比較例を示す図。
【図１４】比較例の書き込み動作を示すタイミング波形図。
【符号の説明】
【０１０４】
１０  ワード線駆動回路、２０  プレート線駆動回路、３０  書き込み回路、
５０  制御回路、６０  電圧切り替え回路、ＢＬ＿ＤＩＳ  ディスチャージ信号、
ＣＳ  強誘電体キャパシタ、ＤＴＲ  ディスチャージトランジスタ、ＭＣ  メモリセル、
ＰＬ  プレート線、ＲＴＲ  リセットトランジスタ、ＲＷ  書き込みデータ、
ＴＲ１  第１のトランジスタ、ＴＲ１１  出力トランジスタ、
ＴＲ２  第２のトランジスタ、ＴＴＲ  転送トランジスタ、
ＶＣＣ  第２プレー線書き込み電圧、ＶＰＰ  第３ビット線書き込み電圧、
ＶＷ  書き込み回路に供給される電圧、ＷＬ  ワード線、
ΦＷ、ΦＷ１  書き込みパルス、
ΦＷ２  高電圧書き込み用パルス、第２ビット線書き込み電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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