(57)【要約】【課題】Ａ／Ｄ変換器の入力端子に接続したアンプによるオフセットを解消することができる半導体装置を提供すること。【解決手段】補正基準電圧Ｖｃを生成する基準電圧生成回路２３と、アンプ２１の入力信号をアナログ信号ＡＩＮと補正基準電圧Ｖｃとに切り替える切替回路を構成する第１スイッチＳＷ１、第２スイッチＳＷ２、内部リセット生成部２４ａとを備える。Ａ／Ｄ変換器２５は、アンプ２１の出力信号Ａ１を出力信号のビット数よりも多いビット数のデジタル信号Ｄ１に変換する。レジスタ２６は、Ａ／Ｄ変換器２５と、アンプ２１に補正基準電圧Ｖｃを入力したときのＡ／Ｄ変換器２５から出力されるデジタル信号Ｄ１を補正データとして記憶する。そして、演算器２７は、アンプ２１にアナログ信号ＡＩＮを入力したときのＡ／Ｄ変換器２５から出力されるデジタル信号Ｄ１に補正データを演算し、該演算結果を所定のビット数に変換した出力信号を出力する。【選択図】      図１
2006253909.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号が入力されるアンプと、該アンプの出力信号を所定のビット数の出力信号にアナログ−デジタル変換するＡ／Ｄ変換部とを備えた半導体装置であって、
補正基準電圧を生成する基準電圧生成回路と、
前記アンプの入力信号を前記アナログ信号と前記補正基準電圧とに切り替える切替回路と、を備え、
前記Ａ／Ｄ変換部は、
前記アンプの出力信号を前記出力信号のビット数よりも多いビット数のデジタル信号に変換するＡ／Ｄ変換器と、
前記アンプに前記補正基準電圧を入力したときの前記Ａ／Ｄ変換器から出力されるデジタル信号を補正データとして記憶するレジスタと、
前記アンプに前記アナログ信号を入力したときの前記Ａ／Ｄ変換器から出力されるデジタル信号に前記補正データを演算し、該演算結果を前記所定のビット数に変換して前記出力信号を出力する演算器と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記基準電圧生成回路は、前記Ａ／Ｄ変換器の入力電圧範囲を設定する第１基準電圧と第２基準電圧との中間電圧を前記補正基準電圧として生成し、
前記演算器は、前記補正データを第１補正値とし、前記中間電圧と前記アナログ信号の電圧範囲の最小電圧との差電圧に対応するデジタル値を第２補正値として記憶し、前記アナログ信号を入力したときの前記Ａ／Ｄ変換器から出力されるデジタル信号に対して第１補正値及び第２補正値を演算して前記出力信号を生成することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記基準電圧生成回路は、前記アナログ信号の電圧範囲の最小電圧を前記補正基準電圧として生成し、
前記演算器は、前記アナログ信号を入力したときの前記Ａ／Ｄ変換器から出力されるデジタル信号に対して前記補正データを演算して前記出力信号を生成することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記切替回路は、
リセット信号に応答して前記補正基準電圧を前記アンプに供給し、一定期間経過後に前記アナログ信号を前記アンプに供給することを特徴とする請求項１，請求項２又は請求項３に記載の半導体装置。
【請求項５】
前記切替回路は、
前記Ａ／Ｄ変換器の変換回数をカウントし、該カウント値に応じて前記アナログ信号と前記補正基準電圧を交互に前記アンプに供給し、前記補正基準電圧を前記アンプに供給するときに前記レジスタに対して前記Ａ／Ｄ変換器の変換結果を記憶させるための制御信号を生成することを特徴とする請求項１，請求項２又は請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力端子にアンプの出力端子が接続されたＡ／Ｄ変換器を備えた半導体装置に関するものである。
近年、Ａ／Ｄ変換器を備えた半導体装置では、Ａ／Ｄ変換器に入力する信号の駆動能力不足を補うため、該Ａ／Ｄ変換器の入力端子にアンプを接続することが求められている。そして、接続したアンプが変換結果に影響を与えるのを防ぐことが求められている。
【背景技術】
【０００２】
従来、半導体装置には、外部から入力されるアナログ信号をデジタル信号に変換するアナログ−デジタル変換器（Ａ／Ｄ変換器）が備えられた物がある。例えば、ＣＤやＤＶＤ等のディスクに対してデータの読み出し／書き込みを行う装置には、半導体装置としてディスクの回転数やピックアップの位置を制御する制御装置を備え、該制御装置はピックアップから出力される信号に基づいてディスクを回転駆動するモータ等を制御する。
【０００３】
ところで、入力信号の駆動能力が低い（入力信号によってＡ／Ｄ変換器のトランジスタを駆動することができない）場合、センサやピックアップ等とＡ／Ｄ変換器との間にアンプを接続する必要がある。即ち、図７に示すように、半導体装置１は、アンプ２とＡ／Ｄ変換器３を備えている。アンプ２は、反転入力端子と出力端子が接続されてボルテージホロワを構成し、非反転入力端子に入力されるアナログ信号ＡＩＮと実質的に同じ電圧を有する信号Ａ１を出力する。Ａ／Ｄ変換器３は、アンプ２の出力信号Ａ１の電圧範囲（振幅）に応じて、該電圧振幅をフルレンジとするように高電位側基準電源と低電位側基準電源が基準電源端子ＶＲＨ，ＶＲＬに供給され、信号ＡＩＮが入力を所定ビット数（９ビット）のデジタル信号に変換し、該信号Ｓ１を出力する。
【０００４】
ところで、アンプは、それを構成するトランジスタの製造バラツキにより、出力信号がオフセットされ、Ａ／Ｄ変換器による変換結果にオフセットが生じてしまう。このオフセットをキャンセルするため、例えば、基準電圧を変更すること（特許文献１参照）や、デジタル−アナログ変換器（Ｄ／Ａ変換器）を用いてアナログ入力に補正を加えること（特許文献２参照）が行われている。
【特許文献１】特開２００２−３５３５５０号公報（第１図）
【特許文献２】特開２００２−１３５１１９号公報（第３図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１，２のようにアナログ入力に補正を加えようとすると、Ｄ／Ａ変換器等の規模が大きな回路が必要となり、半導体装置のコスト上昇を招くという問題があった。
【０００６】
本発明は上記問題点を解決するためになされたものであって、その目的は、Ａ／Ｄ変換器の入力端子に接続したアンプによるオフセットを解消することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明によれば、補正基準電圧を生成する基準電圧生成回路と、前記アンプの入力信号を前記アナログ信号と前記補正基準電圧とに切り替える切替回路と、を備える。そして、前記Ａ／Ｄ変換部は、前記アンプの出力信号を前記出力信号のビット数よりも多いビット数のデジタル信号に変換するＡ／Ｄ変換器と、前記アンプに前記補正基準電圧を入力したときの前記Ａ／Ｄ変換器から出力されるデジタル信号を補正データとして記憶するレジスタと、前記アンプに前記アナログ信号を入力したときの前記Ａ／Ｄ変換器から出力されるデジタル信号に前記補正データを演算し、該演算結果を前記所定のビット数に変換して前記出力信号を出力する演算器と、を備える。補正基準電圧をアンプに入力してその出力信号をアナログ−デジタル変換した値を補正データとして記憶することで、アンプのオフセットを容易に補正することができる。また、出力信号のビット数よりも多いビット数のデジタル信号を生成するＡ／Ｄ変換器を用いることで、アナログ信号の入力電圧範囲の全てをデジタル信号に変換して出力信号を生成することができる。
【０００８】
請求項２に記載の発明によれば、前記基準電圧生成回路は、前記Ａ／Ｄ変換器の入力電圧範囲を設定する第１基準電圧と第２基準電圧との中間電圧を前記補正基準電圧として生成し、前記演算器は、前記補正データを第１補正値とし、前記中間電圧と前記アナログ信号の電圧範囲の最小電圧との差電圧に対応するデジタル値を第２補正値として記憶し、前記アナログ信号を入力したときの前記Ａ／Ｄ変換器から出力されるデジタル信号に対して第１補正値及び第２補正値を演算して前記出力信号を生成する。従って、第２補正値は中間電圧に対応するため容易に設定することができ、簡単な演算にて出力信号を得ることができる。
【０００９】
請求項３に記載の発明によれば、前記基準電圧生成回路は、前記アナログ信号の電圧範囲の最小電圧を前記補正基準電圧として生成し、前記演算器は、前記アナログ信号を入力したときの前記Ａ／Ｄ変換器から出力されるデジタル信号に対して前記補正データを演算して前記出力信号を生成する。従って、デジタル信号に対して補正データを演算するのみで出力信号が得られ、演算負荷が少なく、また、演算回路の構成が簡単になる。
【００１０】
請求項４に記載の発明によれば、前記切替回路は、リセット信号に応答して前記補正基準電圧を前記アンプに供給し、一定期間経過後に前記アナログ信号を前記アンプに供給するようにした。従って、リセット後に補正データを取得することで、確実にアンプのオフセットをキャンセルすることができる。
【００１１】
請求項５に記載の発明によれば、前記切替回路は、前記Ａ／Ｄ変換器の変換回数をカウントし、該カウント値に応じて前記アナログ信号と前記補正基準電圧を交互に前記アンプに供給し、前記補正基準電圧を前記アンプに供給するときに前記レジスタに対して前記Ａ／Ｄ変換器の変換結果を記憶させるための制御信号を生成するようにした。従って、定期的に補正データを更新することで、ドリフトする要素に対してアンプのオフセットが変化した場合においてもそのオフセットをキャンセルすることができる。
【発明の効果】
【００１２】
以上記述したように、本発明によれば、Ａ／Ｄ変換器の入力端子に接続したアンプによるオフセットを解消することができる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
（第一実施形態）
以下、本発明を具体化した第二実施形態を図１〜図３に従って説明する。
図３は、半導体装置１０の一部ブロック回路図である。
【００１４】
この半導体装置１０は、ＣＤやＤＶＤ等のディスクに対してデータの読み出し／書き込みを行う装置に備えられ、ピックアップから出力される信号に基づいてディスクを回転駆動するモータ等を制御する。
【００１５】
半導体装置１０は、アナログ−デジタル変換回路（ＡＤＣ回路）１１、制御回路１２、駆動回路１３を含む。ＡＤＣ回路１１は、アナログ信号ＡＩＮが入力され、該アナログ信号ＡＩＮに基づいて所定のビット数を持つデジタル信号Ｓ１を生成し、該信号Ｓ１を出力する。制御回路１２は、ＡＤＣ回路１１の出力信号に基づいて設定した制御量を持つ制御信号Ｓ２を出力する。駆動回路１３は、例えばモータを駆動する回路であり、制御信号Ｓ２に基づいて生成した駆動信号Ｓ３を出力する。
【００１６】
ＡＤＣ回路１１は、アンプ２１、アナログ−デジタル変換部（Ａ／Ｄ変換部）２２を含む。アンプ２１は、アナログ信号ＡＩＮにおける駆動能力の不足を補うために設けられている。Ａ／Ｄ変換部２２は、アンプ２１の出力信号Ａ１を所定のビット数のデジタル信号Ｓ１に変換し、該信号Ｓ１を出力する。Ａ／Ｄ変換部２２が生成するデジタル信号のビット数は、入力信号ＡＩＮに対する分解能（デジタル信号の１ステップ当たりの電圧）に応じて設定されており、本実施形態では９ビットに設定されている。
【００１７】
図１は、ＡＤＣ回路１１の構成を示すブロック回路図である。
ＡＤＣ回路１１の入力端子Ｔ１には切替回路を構成する第１スイッチＳＷ１の第１端子が接続され、スイッチＳＷ１の第２端子はアンプ２１の非反転入力端子に接続されている。この非反転入力端子には切替回路を構成する第２スイッチＳＷ２を介して基準電圧生成回路２３が接続されている。
【００１８】
基準電圧生成回路２３は、第１基準電源ＶＲＨと、その基準電源ＶＲＨよりも低い電圧に設定された第２基準電源ＶＲＬとの間に直列接続された複数（本実施形態では２つ）の抵抗Ｒ１，Ｒ２からなる分圧回路であり、両抵抗Ｒ１，Ｒ２は同じ抵抗値を持つ。従って、基準電圧生成回路２３は、両抵抗Ｒ１，Ｒ２により第１基準電源ＶＲＨと第２基準電源ＶＲＬとの間の中間電圧を補正基準電圧Ｖｃとして生成する。両抵抗Ｒ１，Ｒ２の間のノードには第２スイッチＳＷ２の第１端子が接続され、第２スイッチＳＷ２の第２端子はアンプ２１の非反転入力端子に接続されている。
【００１９】
第１スイッチＳＷ１及び第２スイッチＳＷ２は、アナログスイッチであり、切替回路を構成するスイッチ制御回路２４によりオンオフ制御される。スイッチ制御回路２４は、内部リセット生成部２４ａと、アンド回路２４ｂとを含む。内部リセット生成部２４ａは、リセット信号ＲＳＴＸが入力される。リセット信号ＲＳＴＸは、図３に示す半導体装置１０の電源投入時において誤動作を防止するために生成される信号であり、図示しないリセット信号生成回路から供給される。尚、リセット信号ＲＳＴＸは、半導体装置１０を構成する回路を所定期間リセットする（動作を停止させる）ためのレベル（例えばＬレベル）を持ち、このリセット信号ＲＳＴＸが動作を許容するレベル（例えばＨレベル）になると各回路が動作を開始する。この開始時をシステムリセットの解除という。内部リセット生成部２４ａは、システムリセットの解除に応答して第１レベル（例えばＬレベル）の内部リセット信号ＩＲＳＴを出力し、その解除から一定期間経過後に第２レベル（例えばＨレベル）の内部リセット信号ＩＲＳＴを出力する。
【００２０】
アンド回路２４ｂは、リセット信号ＲＳＴＸと内部リセット信号ＩＲＳＴが入力され、両信号ＲＳＴＸ，ＩＲＳＴを論理積演算したレベルを持つ信号を出力し、インバータ回路２４ｃはその信号を反転したレベルを持つ制御信号ＳＣ１を出力する。その制御信号ＳＣ１は第１スイッチＳＷ１に供給され、インバータ回路２４ｃに入力される信号が制御信号ＳＣ２として第２スイッチＳＷ２に供給される。第１スイッチＳＷ１は、第１制御信号ＳＣ１に応答してオンオフし、第２スイッチＳＷ２は第２制御信号ＳＣ２に応答してオンオフする。第１制御信号ＳＣ１と第２制御信号ＳＣ２は互いに論理が反転された相補的な信号である。従って、スイッチ制御回路２４は、第１スイッチＳＷ１及び第２スイッチＳＷ２を相補的にオンオフ制御する。更に、スイッチ制御回路２４は、システムリセット解除後の一定期間、第１スイッチＳＷ１をオフに制御し、第２スイッチＳＷ２をオンに制御する。従って、アンプ２１の非反転入力端子には、システムリセット解除後の一定期間、基準電圧生成回路２３にて生成された補正基準電圧Ｖｃが入力され、一定期間経過後はアナログ信号ＡＩＮが入力される。
【００２１】
アンプ２１は、反転入力端子と出力端子が互いに接続されてボルテージホロワを構成し、非反転入力端子に入力される信号と実質的に同じ電圧を有する信号Ａ１を出力する。アンプ２１の出力端子はＡ／Ｄ変換部２２に接続されている。
【００２２】
Ａ／Ｄ変換部２２は、Ａ／Ｄ変換器２５とレジスタ２６と演算器２７を含む。
Ａ／Ｄ変換器２５は、例えば逐次比較型Ａ／Ｄ変換器であり、上記出力信号Ｓ１のビット数よりも出力信号のビット数が大きく設定されている。尚、本実施形態では、Ａ／Ｄ変換器２５の出力ビット数は出力信号Ｓ１よりも１ビット多い１０ビットに設定されている。つまり、Ａ／Ｄ変換器２５は、入力されるアナログ信号を１０ビットのデジタル信号に変換する。
【００２３】
Ａ／Ｄ変換器２５には、アンプ２１の出力信号Ａ１が入力されている。Ａ／Ｄ変換器２５には、基準電圧生成回路２３に供給される第１基準電源ＶＲＨと第２基準電源ＶＲＬが入力されている。Ａ／Ｄ変換器２５は、第１基準電源ＶＲＨと第２基準電源ＶＲＬの範囲を変換レンジとし、該範囲内の電圧を持つ入力信号を１０ビットのデジタル信号に変換する。例えば、Ａ／Ｄ変換器２５は、第２基準電源ＶＲＬと同じ電圧を持つ入力信号を最小値０００ｈ（ｈは１６進数を示す）を持つデジタル信号に変換し、第１基準電源ＶＲＨと同じ電圧を持つ入力信号を最大値３ＦＦｈを持つデジタル信号に変換する。
【００２４】
第１基準電源ＶＲＨ及び第２基準電源ＶＲＬは、入力可能なアナログ信号の電圧範囲に応じて設定されている。詳述すると、第１基準電源ＶＲＨ及び第２基準電源ＶＲＬは、それらの電位差が、入力されるアナログ信号の電圧範囲（最大振幅）の２倍に設定されている。また、第１基準電源ＶＲＨと第２基準電源ＶＲＬは、それらの中間値（＝（ＶＲＨ＋ＶＲＬ）／２）がアナログ信号の入力範囲の中間値と一致するように設定されている。
【００２５】
アンプ２１には、第１スイッチＳＷ１及び第２スイッチＳＷ２のオンオフ状態によりアナログ信号ＡＩＮと補正基準電圧Ｖｃが入力される。尚、補正基準電圧Ｖｃが入力される期間は、上記内部リセット生成部２４ａにより生成される内部リセット信号ＩＲＳＴが所定レベル（本実施形態ではＬレベル）である期間、即ち、システムリセット解除から内部リセット解除までの一定期間である。この期間において、Ａ／Ｄ変換器２５は、補正基準電圧Ｖｃをデジタル変換した値を持つ信号Ｄ１を出力する。そして、その期間経過後、Ａ／Ｄ変換器２５は、アナログ信号ＡＩＮをデジタル変換した値を持つ信号Ｄ１を出力する。
【００２６】
レジスタ２６には、Ａ／Ｄ変換器２５から出力されるデジタル信号Ｄ１と内部リセット生成部２４ａから出力されるリセット信号ＩＲＳＴが入力される。レジスタ２６は、所定ビット数（本実施形態では１０ビット）の記憶容量を持つ記憶部であり、例えば１０個のＤフリップフロップから構成される。このレジスタ２６は、内部リセット信号ＩＲＳＴに応答してＡ／Ｄ変換器２５から出力されるデジタル信号Ｄ１の値を補正データとして記憶するとともに、該記憶した値を持つ補正信号Ｈ１を出力する。レジスタ２６が内部リセット信号ＩＲＳＴに応答する時（内部リセット信号ＩＲＳＴの立ち上がりエッジ）、Ａ／Ｄ変換器２５は補正基準電圧Ｖｃをデジタル変換した信号Ｄ１を出力している。従って、レジスタ２６は、補正基準電圧Ｖｃをデジタル変換した信号Ｄ１の値（第１補正値α）を補正データとして記憶する。
【００２７】
演算器２７には、Ａ／Ｄ変換器２５から出力されるデジタル信号Ｄ１とレジスタ２６から出力される補正信号Ｈ１とが入力される。演算器２７は、デジタル信号Ｄ１の値（アナログ信号値AOUT）と補正信号Ｈ１の値（第１補正値α）とに基づいて、該デジタル信号Ｄ１を演算処理して９ビットのデジタル値を持つ信号を生成し、該信号を出力信号Ｓ１として出力する。
【００２８】
詳述すると、演算器２７には、第２補正値が記憶されている。演算器２７は、アナログ信号値AOUTから第１補正値αを減算し、その結果に対して第２補正値を加算する。第１補正値αは、補正基準電圧Ｖｃをデジタル変換した値である。
【００２９】
図２の一点鎖線は、アンプ２１を介さずにアナログ信号ＡＩＮをＡ／Ｄ変換器２５により変換したデジタル値（変換コード）を示す。図２の二点差線は、アンプ２１を介して入力したアナログ信号ＡＩＮに対するＡ／Ｄ変換器２５から出力されるデジタル信号Ｄ１の値、即ちアナログ信号値AOUTを示す。これら一点鎖線と二点差線の差がアンプ２１によるオフセットである。そして、この二点差線により、補正基準電圧Ｖｃに対応する変換コード（デジタル値）が第１補正値αである。
【００３０】
従って、アナログ信号値AOUTから第１補正値αを減算することは、補正基準電圧Ｖｃを持つアナログ信号ＡＩＮの変換結果であるデジタル値を零にすることである。すると、補正基準電圧Ｖｃより低い電圧を持つアナログ信号ＡＩＮの変換結果は負の値となる。このため、アナログ信号ＡＩＮの変換結果を０又は正の値とするために第２補正値の値が設定され、演算器２７は上記減算結果に第２補正値を加算する。具体的には、アナログ入力範囲の最大電圧をＡＩＮＨ，最小電圧をＡＩＮＬとした場合、第２補正値は、補正基準電圧Ｖｃと最小電圧ＡＩＮＬの差電圧をデジタル変換した値（補正基準電圧Ｖｃをデジタル変換した値と最小電圧ＡＩＮＬをデジタル変換した値との差）である。
【００３１】
上記したように、Ａ／Ｄ変換器２５は１０ビットのデジタル値を出力し、その入力範囲（変換レンジ）は第１基準電源ＶＲＨと第２基準電源ＶＲＬである。そして、第１基準電源ＶＲＨと第２基準電源ＶＲＬの電位差は、アナログ信号の電圧範囲の２倍に設定され、その電圧範囲の中心値と、第１基準電源ＶＲＨと第２基準電源ＶＲＬの中心値（補正基準電圧Ｖｃ）は一致している。従って、第２補正値はＦＦｈとなり、この値が演算器２７に記憶されている。そして、第２補正値の加算結果を図２に実線にて示す。
【００３２】
更に、演算器２７は、上記演算結果（減算及び加算）の値を９ビットのデジタル値に変換し、該デジタル値を持つ信号Ｓ１を出力する。具体的には、演算器２７は、１０ビットの演算結果の最上位ビットを除く下位９ビットを出力信号Ｓ１として出力する。この出力信号Ｓ１の値（変換コード）の最大値及び最小値は、アナログ入力範囲（最大電圧ＡＩＮＨ，最小電圧ＡＩＮＬ）に対応している。従って、出力信号Ｓ１は、アナログ入力範囲（ＦＳＲ：Full Scale Range）に対応するデジタル値（変換コード）、９ビットのフルコード（００ｈ〜１ＦＦｈ）の値を持つ。
【００３３】
上記のように構成されたＡＤＣ回路１１における作用を説明する。
リセット解除後、第１スイッチＳＷ１がオフし、第２スイッチＳＷ２がオンする。従って、アンプ２１は、基準電圧生成回路２３により供給される補正基準電圧Ｖｃと実質的に同じ電圧を持つ信号Ａ１を出力する。Ａ／Ｄ変換器２５は、信号Ａ１をデジタル変換して１０ビットのデジタル信号Ｄ１を出力する。一定期間経過後に内部リセット信号ＩＲＳＴがＨレベルに変化すると、レジスタ２６は、その内部リセット信号ＩＲＳＴに応答してＡ／Ｄ変換器２５から出力されているデジタル信号Ｄ１を記憶する。
【００３４】
次に、第１スイッチＳＷ１は制御信号ＳＣ１に応答してオンし、第２スイッチＳＷ２は制御信号ＳＣ２に応答してオフする。従って、内部リセット解除後は、アンプ２１にアナログ信号ＡＩＮが入力される。アンプ２１は、外部から入力されるアナログ信号ＡＩＮと実質的に同じ電圧を持つ信号Ａ１を出力する。Ａ／Ｄ変換器２５は、信号Ａ１をデジタル変換して１０ビットのデジタル信号Ｄ１を出力する。演算器２７は、Ａ／Ｄ変換器２５から出力されるデジタル信号Ｄ１の値（アナログ信号値AOUT）から第１補正値αを減算し、該減算結果に第２補正値（０ＦＦｈ）を加算する演算処理を実行する。更に、演算器２７は、上記演算結果の値を９ビットのデジタル値に変換し、該デジタル値を持つ信号Ｓ１を出力する。
【００３５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）補正基準電圧Ｖｃを生成する基準電圧生成回路２３と、アンプ２１の入力信号をアナログ信号ＡＩＮと補正基準電圧Ｖｃとに切り替える切替回路を構成する第１スイッチＳＷ１、第２スイッチＳＷ２、内部リセット生成部２４ａとを備える。Ａ／Ｄ変換部２２は、Ａ／Ｄ変換器２５とレジスタ２６と演算器２７を備える。Ａ／Ｄ変換器２５は、アンプ２１の出力信号Ａ１を出力信号のビット数よりも多いビット数のデジタル信号Ｄ１に変換する。レジスタ２６は、Ａ／Ｄ変換器２５と、アンプ２１に補正基準電圧Ｖｃを入力したときのＡ／Ｄ変換器２５から出力されるデジタル信号Ｄ１を補正データとして記憶する。そして、演算器２７は、アンプ２１にアナログ信号ＡＩＮを入力したときのＡ／Ｄ変換器２５から出力されるデジタル信号Ｄ１に補正データを演算し、該演算結果を所定のビット数に変換した出力信号を出力する。従って、補正基準電圧Ｖｃをアンプ２１に入力してその出力信号Ａ１をアナログ−デジタル変換した値を補正データとして記憶することで、アンプ２１のオフセットを容易に補正することができる。また、出力信号Ｓ１のビット数よりも多いビット数のデジタル信号Ｄ１を生成するＡ／Ｄ変換器２５を用いることで、アナログ信号ＡＩＮの入力電圧範囲の全てをデジタル信号Ｄ１に変換して出力信号Ｓ１を生成する、つまりフルスケールの出力信号Ｓ１を得ることができる。また、付加された回路は、Ｄ／Ａ変換器等に比べて回路規模が小さい（占有面積が少ない）ため、回路規模の増大を抑えることができる。
【００３６】
（２）Ａ／Ｄ変換器２５の入力範囲を設定する第１基準電源ＶＲＨと第２基準電源ＶＲＬを、アナログ信号ＡＩＮの電圧範囲（ＡＩＮＨ−ＡＩＮＬ）の２倍に設定した。従って、出力信号Ｓ１における１ＬＳＢ当たりの電圧（電位差であり、最小分解能）従来の９ビットにおける１ＬＳＢ当たりの電圧（電位差）を同じになる。このため、出力信号Ｓ１を扱う回路（図３における制御回路１２の変更が必要でないため、余分な作業（制御回路，制御ソフトウェア等の変更）を必要とせず、容易にアンプ２１を入力端子に接続したＡ／Ｄ変換部２２を使用することができる。
【００３７】
（３）内部リセット生成部２４ａは、リセット信号ＲＳＴＸに応答して補正基準電圧Ｖｃをアンプ２１に供給し、一定期間経過後にアナログ信号ＡＩＮをアンプ２１に供給するよう第１スイッチＳＷ１及び第２スイッチＳＷ２をオンオフ制御する制御信号ＳＣ１，ＳＣ２を生成する。従って、リセットされる毎に補正データがレジスタ２６に記憶される。このため、リセット後に補正データが取得されるため、確実にアンプ２１のオフセットをキャンセルすることができる。
【００３８】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図４，図５に従って説明する。
尚、説明の便宜上、図１と同様の構成については同一の符号を付してその説明を一部省略する。
【００３９】
図４は、ＡＤＣ回路３１の構成を示すブロック回路図である。このＡＤＣ回路３１は、図１に示すＡＤＣ回路１１と置き換えられる。即ち、半導体装置は、このＡＤＣ回路３１を備える。ＡＤＣ回路３１は、アンプ２１とＡ／Ｄ変換部２２を含む。
【００４０】
アンプ２１の非反転入力端子には第２スイッチＳＷ２を介して基準電圧生成回路３２が接続されている。
基準電圧生成回路３２は、第１基準電源ＶＲＨと、その基準電源ＶＲＨよりも低い電圧に設定された第２基準電源ＶＲＬとの間に直列接続された４つの抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４からなる分圧回路であり、各抵抗Ｒ１１〜Ｒ１４は同じ抵抗値を持つ。従って、基準電圧生成回路３２は、抵抗Ｒ１１〜Ｒ１４により第１基準電源ＶＲＨと第２基準電源ＶＲＬとの間の電位差を４等分し、その１／４だけ第２基準電源ＶＲＬより高い電圧を補正基準電圧Ｖｃ２として生成する。補正基準電圧Ｖｃ２を生成するノードは第２スイッチＳＷ２を介してアンプ２１の非反転入力端子に接続されている。
【００４１】
第１基準電源ＶＲＨと第２基準電源ＶＲＬとの電位差はアナログ信号の電圧範囲（最大電圧ＡＩＮＨ，最小電圧ＡＩＮＬ）の２倍に設定され、第１基準電源ＶＲＨと第２基準電源ＶＲＬの中心値はその電圧範囲の中心値と一致している。従って、補正基準電圧Ｖｃ２は、アナログ信号の電圧範囲の最小電圧ＡＩＮＬと一致している。Ａ／Ｄ変換器２５は、システムリセットの解除に応答して補正基準電圧Ｖｃ２をデジタル変換した値を持つ信号Ｄ１を出力し、レジスタ２６はＡ／Ｄ変換器２５の出力信号Ｄ１、つまり補正基準電圧Ｖｃ２のデジタル値（第１補正値α２）を補正データとして記憶する。
【００４２】
図５の一点鎖線は、アンプ２１を介さずにアナログ信号ＡＩＮをＡ／Ｄ変換器２５により変換したデジタル値（変換コード）を示す。図５の二点差線は、アンプ２１を介して入力したアナログ信号ＡＩＮに対するＡ／Ｄ変換器２５から出力されるデジタル信号Ｄ１の値、即ちアナログ信号値AOUTを示す。これら一点鎖線と二点差線の差がアンプ２１によるオフセットである。そして、この二点差線により、補正基準電圧Ｖｃ２に対応する変換コード（デジタル値）が第１補正値α２である。
【００４３】
従って、アナログ信号値AOUTから第１補正値α２を減算することは、補正基準電圧Ｖｃ２を持つアナログ信号ＡＩＮの変換結果であるデジタル値を零にすることである。本実施形態において、補正基準電圧Ｖｃ２は、アナログ信号の電圧範囲の最小電圧ＡＩＮＬと一致している。従って、本実施形態では、アナログ信号ＡＩＮの変換結果を０又は正の値とするために第２補正値の値は０ｈとなる。つまり、演算器２７は、アナログ信号値AOUTから第１補正値α２を減算することで、上記第一実施形態と同じ補正結果を得ることができる。そして、第２補正値を演算する処理を必要としないためその分演算時間が短くなるとともに、第２補正値を記憶する必要がないため演算器２７の回路規模を小さくすることができる。
【００４４】
そして、第一実施形態と同様に、演算器２７は、上記演算結果（減算及び加算）の値を９ビットのデジタル値に変換し、該デジタル値を持つ信号Ｓ１を出力する。具体的には、演算器２７は、１０ビットの演算結果の最上位ビットを除く下位９ビットを出力信号Ｓ１として出力する。この出力信号Ｓ１の値（変換コード）の最大値及び最小値は、アナログ入力範囲（最大電圧ＡＩＮＨ，最小電圧ＡＩＮＬ）に対応している。従って、出力信号Ｓ１は、アナログ入力範囲（ＦＳＲ：Full Scale Range）に対応するデジタル値（変換コード）、９ビットのフルコード（００ｈ〜１ＦＦｈ）の値を持つ。
【００４５】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）基準電圧生成回路３２は、補正基準電圧Ｖｃ２は、アナログ信号の電圧範囲の最小電圧ＡＩＮＬと一致するようにした。従って、アナログ信号ＡＩＮの変換結果を０又は正の値とするために第２補正値の値は０ｈとなる。つまり、演算器２７は、アナログ信号値AOUTから第１補正値α２を減算することで、上記第一実施形態と同じ補正結果を得ることができる。そして、第２補正値を演算する処理を必要としないためその分演算時間が短くなるとともに、第２補正値を記憶する必要がないため演算器２７の回路規模を小さくすることができる。
【００４６】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図６に従って説明する。
尚、説明の便宜上、図１と同様の構成については同一の符号を付してその説明を一部省略する。
【００４７】
図６は、ＡＤＣ回路４１の構成を示すブロック回路図である。このＡＤＣ回路４１は、図１に示すＡＤＣ回路１１と置き換えられる。即ち、半導体装置は、このＡＤＣ回路４１を備える。ＡＤＣ回路４１は、アンプ２１とＡ／Ｄ変換部２２ａを含む。
【００４８】
Ａ／Ｄ変換部２２ａは、Ａ／Ｄ変換器２５ａとレジスタ２６ａと演算器２７を含む。
Ａ／Ｄ変換器２５ａは、例えば逐次比較型Ａ／Ｄ変換器であり、上記出力信号Ｓ１のビット数よりも出力信号のビット数が大きく設定されている。尚、本実施形態では、Ａ／Ｄ変換器２５ａの出力ビット数は出力信号Ｓ１よりも１ビット多い１０ビットに設定されている。つまり、Ａ／Ｄ変換器２５ａは、入力されるアナログ信号を１０ビットのデジタル信号に変換する。Ａ／Ｄ変換器２５ａは、変換中に第１レベル（例えばＬレベル）のライト信号ＷＲを出力し、変換結果を出力する際に第２レベル（例えばＨレベル）のライト信号ＷＲを出力する。
【００４９】
レジスタ２６ａは、所定ビット数（本実施形態では１０ビット）の記憶容量を持つ記憶部であり、例えば１０個のＤフリップフロップから構成される。レジスタ２６ａは、Ｈレベルのライト信号ＷＲと後述するＨレベルのイネーブル信号ＥＮＢに応答してＡ／Ｄ変換器２５ａから出力されるデジタル信号Ｄ１を補正データとして記憶する。そして、レジスタ２６ａは、記憶した値を持つ補正信号Ｈ１を出力する。
【００５０】
ＡＤＣ回路４１は、切替回路を構成する補正制御回路４２を備える。補正制御回路４２は、カウンタ４３、レジスタ４４、比較回路４５を含む。カウンタ４３にはＡ／Ｄ変換器２５ａから出力されるライト信号ＷＲが入力され、該カウンタ４３はライト信号ＷＲの変化（例えば立ち上がりエッジ）をカウントする。Ａ／Ｄ変換器２５ａは変換結果であるデジタル信号Ｄ１を出力するときにＨレベルのライト信号ＷＲを出力する。従って、カウンタ４３はＡ／Ｄ変換器２５ａから変換結果が出力される回数、つまり、Ａ／Ｄ変換器２５ａの変換回数をカウントする。
【００５１】
レジスタ４４には、レジスタ２６ａの補正データを更新するための設定値（補正データ更新カウント）が予め記憶されている。比較回路４５は、カウンタ４３から出力されるカウント値とレジスタ４４の設定値とを比較し、該比較結果に基づいて、カウント値と設定値とが一致しない場合にはＬレベルの信号を出力し、カウント値と設定値とが一致する場合にはＨレベルの信号を出力する。
【００５２】
比較回路４５から出力される信号は、第２制御信号ＳＣ２として第２スイッチＳＷ２に供給される。また、比較回路４５から出力される信号は、インバータ回路２４ｃによってレベル反転され、そのインバータ回路２４ｃの出力信号が第１制御信号ＳＣ１として第１スイッチＳＷ１に供給される。
【００５３】
また、比較回路４５から出力される信号はイネーブル信号ＥＮＢとしてレジスタ２６ａ及びカウンタ４３に供給される。レジスタ２６ａは、Ｌレベルのイネーブル信号ＥＮＢに応答して非活性化してデジタル信号Ｄ１の記憶を行わない。従って、レジスタ２６ａに記憶された補正データは変更されない。また、レジスタ２６ａは、Ｈレベルのイネーブル信号ＥＮＢに応答して活性化しライト信号ＷＲに応答してデジタル信号Ｄ１を補正データとして記憶する。従って、レジスタ２６ａに記憶された補正データが変更される。
【００５４】
カウンタ４３は、Ｌレベルのイネーブル信号ＥＮＢが入力されている時にはライト信号ＷＲをカウントし、Ｈレベルのイネーブル信号ＥＮＢが入力されている時には第２レベルのライト信号ＷＲに応答してカウント値をリセットする。このため、比較回路４５はカウンタ４３がカウント値をリセットすると、Ｌレベルの信号を出力する。
【００５５】
従って、補正制御回路４２は、Ｌレベルの信号（第２制御信号ＳＣ２及びイネーブル信号ＥＮＢ）をレジスタ４４に格納された設定値に対応する期間出力し、その後、Ｈレベルの信号を次のライト信号ＷＲが出力されるまでの期間つまりライト信号ＷＲに応答してカウンタ４３がカウント値をリセットするまでの期間出力する。補正制御回路４２がＨレベルの信号を出力する期間を通常動作期間とし、Ｈレベルの信号を出力する期間を補正データ取得期間とする。そして、補正制御回路４２は、カウンタ４３にカウント値がリセットされることで、Ｌレベルの信号とＨレベルの信号を交互に繰り返し出力する。つまり、通常動作期間と補正データ取得期間とが交互に繰り返される。
【００５６】
通常動作期間では、第１スイッチＳＷ１がオンし、第２スイッチＳＷ２がオフする。従って、この通常動作期間では、アンプ２１にアナログ信号ＡＩＮが入力される。このため、Ａ／Ｄ変換器２５ａはアンプ２１から出力されアナログ信号ＡＩＮと実質的に同じレベルを持つ信号Ａ１を変換したデジタル信号Ｄ１を出力し、演算器２７はそのデジタル信号Ｄ１に対して第１補正値と第２補正値とを演算して補正後の信号Ｓ１を出力する。
【００５７】
補正データ取得期間では、第２スイッチＳＷ２がオンし、第１スイッチＳＷ１がオフする。従って、この補正データ取得期間では、アンプ２１に補正基準電圧Ｖｃが入力される。このため、Ａ／Ｄ変換器２５ａはアンプ２１から出力されアナログ信号ＡＩＮと実質的に同じレベルを持つ信号Ａ１を変換したデジタル信号Ｄ１を出力し、レジスタ２６ａはライト信号ＷＲに応答してデジタル信号Ｄ１を補正データとして記憶する。
【００５８】
以上記述したように、本実施の形態によれば、第一実施形態の効果に加え、以下の効果を奏する。
（１）補正制御回路４２は、Ａ／Ｄ変換器２５ａの変換回数をカウントするカウンタ４３と設定値を記憶するレジスタ４４とを備え、Ａ／Ｄ変換器２５ａがＡ／Ｄ変換を設定値の回数行う毎に補正データ取得期間として補正データをレジスタ２６ａに記憶させるようにした。従って、温度や電源電圧のドリフトによりアンプ２１のオフセット量が変動した場合でも、定期的に補正データを取得することで、アンプ２１のオフセットをキャンセルすることができる。
【００５９】
尚、上記各実施の形態は、以下の態様で実施してもよい。
・上記各実施形態において、補正値を複数回測定し、それら測定値の平均値や多数決の結果を補正データとして用いる構成としてもよい。但し、補正値を複数回測定するために複数のレジスタが必要となることはいうまでもない。
【００６０】
・上記各実施形態では、基準電圧生成回路２３，３２にて生成される補正基準電圧Ｖｃ，Ｖｃ２をアナログ信号の電圧範囲の中間値又はアナログ信号の電圧範囲の最小電圧ＡＩＮＬとしたが、任意の電圧値を生成する構成としてもよい。この場合、その補正基準電圧Ｖｃ，Ｖｃ２の電圧に応じた第２補正値を演算器２７に記憶させる。
【００６１】
・上記各実施形態では、Ａ／Ｄ変換器２５，２５ａに供給する第１基準電源ＶＲＨと第２基準電源ＶＲＬの電位差をアナログ信号ＡＩＮの電圧範囲の２倍に設定した。また、第１基準電源ＶＲＨと第２基準電源ＶＲＬの中間値とアナログ信号ＡＩＮの電圧範囲の中間値とを一致させるようにした。しかし、アナログ信号ＡＩＮの電圧範囲がアンプ２１のオフセットにより第１基準電源ＶＲＨと第２基準電源ＶＲＬの電圧範囲を超えないように設定されていればよい。
【００６２】
・上記第一，第三実施形態では、基準電圧生成回路２３を２つの抵抗Ｒ１，Ｒ２により構成したが、２つ以上の抵抗により構成しても良い。また、第二実施形態では基準電圧生成回路３２を４つの抵抗Ｒ１１〜Ｒ１４により構成したが、２つ、３つ、５つ以上の抵抗により構成しても良い。
【００６３】
・上記第一，第二実施形態では、リセット信号ＲＳＴＸに基づいて第１スイッチＳＷ１，第２スイッチＳＷ２をオンオフ制御する制御信号ＳＣ１，ＳＣ２を生成したが、トリガ信号等の他の信号により制御信号ＳＣ１，ＳＣ２を生成するようにしてもよい。この場合、トリガ信号等を制御回路等から供給することで、任意のタイミングで補正データをレジスタ２６に記憶させることができる。
【００６４】
・上記第三実施形態において、第二実施形態の基準電圧生成回路３２を備える構成としてもよい。
・上記各実施形態では、制御回路１２及び駆動回路１３を備えた半導体装置１０に具体化したが、Ｄ／Ａ変換器やＣＰＵ等、他の回路を備えた半導体装置に具体化しても良い。また、図１，４，６に示す回路素子、つまりアンプ２１、Ａ／Ｄ変換器２５，２５ａ及びその周辺素子を備えた半導体装置に具体化しても良い。
【００６５】
上記各実施の形態から把握できる技術的思想を以下に記載する。
（付記１）
アナログ信号が入力されるアンプと、該アンプの出力信号を所定のビット数の出力信号にアナログ−デジタル変換するＡ／Ｄ変換部とを備えた半導体装置であって、
補正基準電圧を生成する基準電圧生成回路と、
前記アンプの入力信号を前記アナログ信号と前記補正基準電圧とに切り替える切替回路と、を備え、
前記Ａ／Ｄ変換部は、
前記アンプの出力信号を前記出力信号のビット数よりも多いビット数のデジタル信号に変換するＡ／Ｄ変換器と、
前記アンプに前記補正基準電圧を入力したときの前記Ａ／Ｄ変換器から出力されるデジタル信号を補正データとして記憶するレジスタと、
前記アンプに前記アナログ信号を入力したときの前記Ａ／Ｄ変換器から出力されるデジタル信号に前記補正データを演算し、該演算結果を前記所定のビット数に変換して前記出力信号を出力する演算器と、
を備えたことを特徴とする半導体装置。
（付記２）
前記基準電圧生成回路は、前記Ａ／Ｄ変換器の入力電圧範囲を設定する第１基準電圧と第２基準電圧との中間電圧を前記補正基準電圧として生成し、
前記演算器は、前記補正データを第１補正値とし、前記中間電圧と前記アナログ信号の電圧範囲の最小電圧との差電圧に対応するデジタル値を第２補正値として記憶し、前記アナログ信号を入力したときの前記Ａ／Ｄ変換器から出力されるデジタル信号に対して第１補正値及び第２補正値を演算して前記出力信号を生成することを特徴とする請求項１記載の半導体装置。
（付記３）
前記基準電圧生成回路は、前記アナログ信号の電圧範囲の最小電圧を前記補正基準電圧として生成し、
前記演算器は、前記アナログ信号を入力したときの前記Ａ／Ｄ変換器から出力されるデジタル信号に対して前記補正データを演算して前記出力信号を生成することを特徴とする請求項１記載の半導体装置。
（付記４）
前記切替回路は、
リセット信号に応答して前記補正基準電圧を前記アンプに供給し、一定期間経過後に前記アナログ信号を前記アンプに供給することを特徴とする請求項１，請求項２又は請求項３に記載の半導体装置。
（付記５）
前記切替回路は、
一端に前記アナログ信号が入力され、他端が前記アンプの入力端子に接続された第１スイッチと、
一端が前記基準電圧生成回路に接続され、他端が前記アンプの入力端子に接続された第２スイッチと、
前記第１スイッチ及び第２スイッチをオンオフ制御する第１制御信号及び第２制御信号を生成する内部リセット生成部とを備え、
前記内部リセット生成部は、
前記リセット信号に応答して前記第１スイッチをオフに制御するとともに前記第２スイッチをオンに制御し、一定期間経過後に前記第１スイッチをオンに制御すると共に前記第２スイッチをオフに制御するよう前記第１制御信号及び第２制御信号を生成することを特徴とする付記４記載の半導体装置。
（付記６）
前記切替回路は、
前記Ａ／Ｄ変換器の変換回数をカウントし、該カウント値に応じて前記アナログ信号と前記補正基準電圧を交互に前記アンプに供給し、前記補正基準電圧を前記アンプに供給するときに前記レジスタに対して前記Ａ／Ｄ変換器の変換結果を記憶させるための制御信号を生成することを特徴とする請求項１，請求項２又は請求項３に記載の半導体装置。
（付記７）
前記切替回路は、
一端に前記アナログ信号が入力され、他端が前記アンプの入力端子に接続された第１スイッチと、
一端が前記基準電圧生成回路に接続され、他端が前記アンプの入力端子に接続された第２スイッチと、
前記第１スイッチと前記第２スイッチとを交互にオンオフ制御するとともに前記制御信号を生成する補正制御回路と、
を備えたことを特徴とする付記６記載の半導体装置。
（付記８）
前記Ａ／Ｄ変換器の変換回数をカウントするカウンタと、
設定値が記憶されたレジスタと、
前記カウンタのカウント値と前記レジスタの設定値とを比較し、該比較結果に応じて前記第１スイッチ及び第２スイッチを交互にオンオフ制御するための制御信号と、前記レジスタを制御する制御信号とを出力する比較器と、
を備えたことを特徴とする付記７記載の半導体装置。
【図面の簡単な説明】
【００６６】
【図１】第一実施形態の半導体装置の一部ブロック図である。
【図２】ＡＤＣの変換コードに対する入力電圧を示す特性図である。
【図３】半導体装置の概略構成を示すブロック図である。
【図４】第二実施形態の半導体装置の一部ブロック図である。
【図５】ＡＤＣの変換コードに対する入力電圧を示す特性図である。
【図６】第三実施形態の半導体装置の一部ブロック図である。
【図７】従来の半導体装置の一部ブロック図である。
【符号の説明】
【００６７】
２１  アンプ
２２，２２ａ  Ａ／Ｄ変換部
２３，３２  基準電圧生成回路
２４  スイッチ制御回路
２４ａ  内部リセット生成部
２４ｂ  アンド回路
２５，２５ａ  Ａ／Ｄ変換器
２６，２６ａ  レジスタ
２７  演算器
４２  スイッチ制御回路
４３  カウンタ
４４  レジスタ
４５  比較回路
ＡＩＮ  アナログ信号
Ｄ１  デジタル信号
Ｓ１  出力信号
ＲＳＴＸ  リセット信号
ＩＲＳＴ  内部リセット信号
ＳＷ１，ＳＷ２  スイッチ
ＥＮＢ  イネーブル信号
ＷＲ  ライト信号
ＳＣ１，ＳＣ２  制御信号
Ｖｃ、Ｖｃ２  補正基準電圧
【図１】
2006253909.tif 000003
【図２】
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【図３】
2006253909.tif 000005
【図４】
2006253909.tif 000006
【図５】
2006253909.tif 000007
【図６】
2006253909.tif 000008
【図７】
2006253909.tif 000009