(57)【要約】【課題】送信機が低電力モード中にクロック／データ・リカバリ回路周波数を維持するための方法および装置。【解決手段】アイドル状態を検出しクロック／データ・リカバリ回路を維持するための方法、アルゴリズム、ソフトウェア、アーキテクチャ、回路、および・あるいはシステムが開示される。一実施形態では、クロック／データ・リカバリ回路の周波数を維持する方法が：(i) 差動信号を構成する信号間の差を所定の閾値（または値）と比較すること； (ii) 信号間の差が少なくとも所定のインテグレーション時間閾値未満場合に周波数検出器で可変周波数発振器（ＶＦＯ）を制御すること；および(iii) 信号間の差が閾値を超える場合は差動信号を受信する位相検出器でＶＦＯを制御すること；のステップを含むことができる。本発明の実施形態は低電力モードの送信機で動作し得るクロック・データ・リカバリ（ＣＤＲ）回路に対する信頼性があり簡素化された設計のアプローチを有利に提供することができる。【選択図】図３
2006246478.tif 000002
【特許請求の範囲】
【請求項１】
クロック・データ・リカバリ回路の周波数を維持する方法で、
差動信号を構成する信号間の電圧差または電流値を所定値と比較するステップと、
前記電圧差または前記電流差が少なくとも所定時間前記所定値未満である場合周波数検出器で可変周波数発振器（ＶＦＯ）を制御するステップと、
前記電圧差または前記電流差が前記所定値より大きい場合位相検出器で前記ＶＦＯを制御するステップと、
を含む方法。
【請求項２】
前記所定値が受信された前記差動信号の絶対値より実質的に低い、請求項１に記載される方法。
【請求項３】
前記周波数検出器は基準クロック信号を受信し、前記信号間の電圧差または電流差が少なくとも前記所定時間前記所定値未満である場合に周波数検出信号を提供するように構成された、請求項１に記載される方法。
【請求項４】
請求項１に記載される方法を実施するように適合されたコンピュータ読み取り可能な命令の組を含む媒体または波形。
【請求項５】
クロック制御回路で、
差動入力信号を構成する信号間の電気的パラメータにおける差を判定するように構成された差動検出器と、
前記差動検出器の出力および基準クロックが入力され、周波数検出信号を出力するように構成された周波数検出器と、
位相調節信号および前記周波数検出信号が入力され、位相調節信号および前記周波数検出信号に基づいてクロック制御信号を提供するように構成された選択回路と、
を含む回路。
【請求項６】
前記差動入力信号を構成する信号間の電気的パラメータにおける差が少なくとも所定時間所定閾値未満である場合、前記差動検出器はアイドル状態を知らせるよう構成された、請求項５に記載されるクロック制御回路。
【請求項７】
前記信号間の電気的パラメータにおける差が少なくとも所定時間所定閾値未満である場合、前記周波数検出器が有効化される、請求項５に記載されるクロック制御回路。
【請求項８】
前記差動検出器が電圧または電流コンパレータを含む、請求項５に記載されるクロック制御回路。
【請求項９】
前記差動検出器がさらにサンプリング回路を含む、請求項８に記載されるクロック制御回路。
【請求項１０】
請求項５に記載された制御回路および前記クロック制御信号が入力され、抽出クロック信号を出力するように構成された可変周波数発振器を含む、クロック・データ・リカバリ（ＣＤＲ）回路。
【請求項１１】
さらに前記抽出クロック信号および前記差動入力信号からデータ・ストリームを受信し、それより前記位相調節信号を発生するよう構成された位相検出器を含む、請求項１０に記載されるＣＤＲ回路。
【請求項１２】
さらに前記抽出クロック信号の周波数を分割し周波数分割抽出クロック信号を前記周波数検出器に出力するように構成された分割器を含む、請求項１０に記載されるＣＤＲ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は全般的にシリアル・データおよびクロック・リカバリの分野に関する。より具体的に、本発明の実施形態は送信機の休止期間後（例えば送信機の節電モードにより）、クロック・データ・リカバリ（ＣＤＲ）回路が迅速にクロックおよび／あるいはデータ信号を抽出する（recover）ための方法、アルゴリズム、ソフトウェア、システム、回路、およびアーキテクチャに関する。
【背景技術】
【０００２】
デジタル通信システムの多くにおいて、埋め込みクロックおよび／あるいはデータ信号は非ゼロ復帰（ＮＲＺ）コード化高速シリアル・データ・ストリームから抽出されることがある。図１を見ると、ＮＲＺコード化高速シリアル・データ・ストリームにおいて埋め込みクロック・データ・リカバリを達成する従来の方法が示されており、全体参照番号100で表される。差分シリアル入力データ・ストリーム120は受信機119に接続されるが、ノイズや信号内容の減衰により送信データから劣化している可能性がある。受信機119は信号120を増幅してシリアル・データ・ストリーム入力111を形成し、これが位相検出器（データ・サンプリングおよび判定回路を有する）112および周波数検出器113に入力される。これらの回路は各々シリアル・データ・ストリーム（例えばシリアル・データ・ストリーム111）における信号遷移の位相および周波数を抽出クロック信号118、可変周波数発振器（ＶＦＯ）117の各々と比較する。
【０００３】
結合または選択回路115は位相および周波数をＶＦＯ117の周波数制御信号と比較した結果を従来から知られているいくつかの方法の内の１つを用いて結合する。シリアル・データ・ストリーム入力111および抽出クロック118もブロック112のデータ・サンプリングおよび判定回路部分により、抽出クロック118の適当な遷移における入力データ・ストリームの値を判定するために用いられる。ブロック112のデータ・サンプリングおよび判定回路部分の出力はリタイミングされた（retimed）抽出シリアル・データ114で、この時点では実質的に抽出クロック118と位相が一貫しており、通常は入力データ・ストリーム120より強い信号レベルを有している。
【０００４】
この方法の短所には次が含まれる： (i) ＮＲＺデータの信号スペクトルにより設計が比較的難しいこと、および (ii) 高調波または180°位相外れの擬似ロック（false lock）になりがちのこと（通常ＶＦＯ周波数範囲が入力データ120の周波数に対し広すぎる場合）。またデバイスが小型化され、モノリシック・デバイス上の集積化が進むにつれ、電力消費の最小化はますます重要な目標となる。例えば、伝送すべき有用なデータがない場合通信システムの送信機は低電力モードになることがあり、この場合データ信号線上で遷移はない。さらに図１の方法の短所はクロック・データ・リカバリ（ＣＤＲ）回路の同期化用にデータ遷移を提供しない送信機の低電力モードの場合動作できないことに関わる。
【０００５】
図１に関連して上述した従来の方法に関わる問題のいくつかを克服する一般的な手法は、シリアル・データ・ストリームの周波数の何分の一といった周波数の低速基準クロック（reference clock）を有するクロック・データ・リカバリ（ＣＤＲ）回路を提供することである。これはＶＦＯの周波数が広範囲である場合でも、ＶＦＯの初期周波数値の判定を簡素化する。
【０００６】
次に図２を見ると、低速基準クロックを用いた従来の方法が示され、全体参照番号200で表される。差分入力データ・ストリーム220は増幅受信機219を通して位相検出器（データ・サンプリングおよび判定回路を有する）212に連結している。周波数検出器213は低速基準クロック224の周波数（一般的にシリアル・データ・ストリームの周波数に比べわずかな周波数）を信号229と比べるが、同信号の周波数は一般的に抽出クロック信号218（ＶＦＯ217の出力）を分割器225の周波数分割率で割ったものである。周波数検出器213の出力の１つに、結合／選択回路215に接続する周波数制御信号226がある。周波数検出器213の別の出力は、電力オンのリセット信号228で初期化される順次回路（sequential machine）223に接続する周波数ロック信号221である。位相検出器212からの出力には結合／選択回路215への周波数制御信号227および順次回路223への制御信号222が含まれる。これらの制御信号222および227は通常ロック信号および「信号遷移なし」の信号を含む。
【０００７】
操作において、順次回路223が初期化され、結合／選択回路215に周波数検出器213の出力を選択させる。周波数検出器213、ＶＦＯ217、および分割器225を含むループの作用によりＶＦＯ217の周波数は基準クロック224の周波数に分割器225の周波数分割比率を掛けたものに変更される。周波数のロックが達成されるとロック・インジケータ制御221は、結合／選択回路215が制御信号226を非選択状態にし、位相検出器212の出力をＶＦＯ217への周波数制御216入力に連結するように、順次回路223の状態を変える。この時点で位相検出器212は、主にシリアル・データ・ストリームにおけるデータ遷移位相を用いてＶＦＯ217の周波数を制御する。入力データ・ストリームはＶＦＯ周波数をロック状態に保持し、ＶＦＯ217および関連制御回路の通常の周波数変動を補正するよう充分はデータ遷移を提供すべき（または確実に提供するよう監視すべき）である。不充分なデータ遷移がある期間起こり、またはＶＦＯ217のデータへのロックが何らかの別の理由で失われた場合（例えば温度または電圧変動により位相検出器212のロック範囲より大きい周波数変動が起こった場合）、順次回路223は状態が変わり、再びループが基準クロック224にロックするようにする。
【０００８】
節電のために、伝送すべき有用なデータがない場合送信機は停止し、データ線上で遷移を伝送しないことが望ましい。これは単にＣＤＲ回路の同期化のためにデータ信号遷移を駆動する必要がないので関連回路の節電ができる。しかしながら有用なデータが伝送されないと、多くの通信プロトコルは位相検出器212のような位相検出器を含むＣＤＲ回路のロック状態を保持するに充分な遷移数を含む「ＩＤＬＥ」の文字を伝送する。
【０００９】
このような「論理的アイドル」状態にある場合、比較的長期間データ入手が期待されないことを受信機に示すことも望ましく、そうすると送信機および／あるいは受信機はさらに低電力状態に入ることができる。通信プロトコルによっては送信機がアイドル期間に入るというメッセージを送り、その後所定時間「論理的アイドル」状態に入り、次に送信ドライバ出力を固定論理レベル（例えば論理状態「０」を示す差動電圧）に保持することによりこの状態を知らせる。再び有用なデータが伝送用に生じると、送信機はまず受信機のＶＦＯをロックするのに充分な遷移をデータ線に含むプリアンブル（「トレーニング・シーケンス」とも呼ばれる）をデータの頭に付加することができる。これで通常のデータ伝送が再開できる。
【００１０】
【特許文献１】米国特許第6,727,756号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
入力データ・ストリームが差分ペア上で伝送されるバイナリ信号の場合、アイドル状態の出入りを知らせる別の信号の仕組みが可能である。差分信号の仕組みはデータを互いに補完的状態（例えば片方の線が「高」状態で他方は「低」状態、またはその逆）にある一対の信号線の間で電圧および／あるいは電流の差として送る。基本的に、一方の状態（例えば高い）から他方の状態（例えば低い）への遷移中の一時的または過渡的な状態以外の状態は許されない。ペア線の双方を実質的に同一の電圧または電流（例えば「高」と「低」レベルの中間の電圧）にすることは特殊状態を示すことができる。例えば、Peripheral Component Interconnect (PCI) Express高速拡張バスのプロトコル送信機に結合した差分ペアのこのような特殊状態を「電気的アイドル」状態と定義しており、送信すべき有用または有効なデータがないことを示すために使用される。これは、差分ペアの1本の線上の送信エラーまたは物理的欠陥は通常この状態の誤発生をもたらすことはないため、このような状態を知らせるのに比較的信頼性のある方法である。しかしながら図２の方法は、位相検出器がＶＦＯ217を制御している限り抽出クロック218の位相または周波数のドリフトが起こり、ＶＦＯ217の制御が周波数検出器218に切り替わるためにはＣＤＲ回路200のロックがなくならなければならないなど、尚いくつかの短所を有する。位相および／あるいは周波数のドリフトが充分に大きくなると抽出クロックおよび／あるいはデータ信号は位相外れの信号または高調波にロックする可能性がある。他方、同相および周波数に適したクロックおよび／あるいはデータ信号の信頼性のある抽出はロックがなくなると必ずしも保証されない。
【００１２】
望まれるのは低電力モードの送信機とよりよく作動するＣＤＲ回路の信頼性のある、簡単な設計のアプローチである。さらに、例えば少なくとも抽出クロック信号に対し周波数ロックを維持し、または抽出クロック信号の位相および／または周波数のドリフトを最小限にして受信される差分入力信号の位相外れ信号または高調波にロックする可能性を低くすることにより、このような低電力モードが終了したら比較的速い「ウェイクアップ」期間でクロックおよび／またはデータ信号が抽出できることが望ましい。
【課題を解決するための手段】
【００１３】
本発明の実施形態は差動信号におけるアイドル状態を検出し、クロックおよび／あるいはデータ信号を適切または妥当な周波数で維持および／あるいは抽出する方法、アルゴリズム、ソフトウェア、アーキテクチャ、回路、および／あるいはシステムに関する。
【００１４】
一実施形態では、クロック／データ・リカバリ回路の周波数を維持する方法が一般的に、差動信号を構成する信号間の電圧差または電流差を所定の閾値（または値）と比較するステップと、前記電圧差または前記電流差が少なくとも所定のインテグレーション時間（integration time）閾値より低い場合に周波数検出器で可変周波数発振器（ＶＦＯ）を制御するステップと、前記電圧差または前記電流差が閾値より高い場合は差動信号を受信する位相検出器でＶＦＯを制御するステップを含む。
【００１５】
別の実施形態では、クロック制御回路が一般的に、差動入力信号を構成する信号間の電気的パラメータの差を判定するように構成された差動検出器と、前記差動検出器の出力および基準クロックが入力され、周波数検出信号を出力するように構成された周波数検出器と、位相調節信号および前記周波数検出信号が入力され、それから前記位相調節信号および前記周波数検出信号に基づいてクロック制御信号を提供するように構成された選択回路とを含む。
【００１６】
本発明の実施形態は低電力モードの送信機とよりよく作動するクロック・データ・リカバリ（ＣＤＲ）回路の信頼性のある、簡単な設計のアプローチを有利に提供できる。さらに本発明の実施形態は、送信機の低電力モードが終了した後クロックおよび／あるいはデータ信号が抽出できるよう比較的速い効率的な「ウェイクアップ」期間を有利に提供できる。一実施形態で発明は、従来のＣＤＲループの働きに比べクロックおよび／あるいはデータ・リカバリを簡素化するために電気的アイドル信号を用いる。また、現在および将来の通信プロトコルはＣＤＲ回路がクロックおよび／あるいはデータ信号をアイドル入力から抽出できるようにするためにより短いトレーニング・シーケンスを用いることができるようになる可能性がある。本発明のこれらおよびその他の利点は以下の好ましい実施形態の詳細な説明により容易に明らかになろう。
【発明を実施するための最良の形態】
【００１７】
添付図面に例が示される発明の好ましい実施形態について詳細に言及する。発明は好ましい実施形態に関連して説明されるが、これは発明をこれらの実施形態に限定するものではないことが理解されよう。逆に、発明は添付請求項に定義される発明の精神および範囲に含まれる代替、変更、および同等のものも対象になることを意図している。さらに、本発明に関する以下の詳細な説明において、本発明を充分理解するために多数の具体的な詳細が述べられる。しかし、当業者にはすぐ明らかであるように、本発明はこれら具体的な詳細なしでも実施することができる。その他、本発明を不必要に不明瞭にしないために周知の方法、手順、構成要素、および回路は詳細に説明されていない。
【００１８】
続く詳細な説明のある部分はプロセス、手順、論理ブロック、機能ブロック、処理、およびその他コンピュータ、プロセッサ、コントローラ、および／あるいはメモリ内のコード、データ・ビット、データ・ストリーム、または波形に対する操作の象徴的表現という形で提示される。これらの説明および表現は一般的にデータ処理の当業者が他の当業者に仕事の内容を有効に伝達するために使用するものである。本明細書で、また一般的にプロセス、手順、論理ブロック、機能、プロセス、等々は望ましいおよび／あるいは予期される結果につながる首尾一貫したステップのシーケンスである。ステップは一般的に物理的な量の物理的な操作を含む。必ずしもではないが、これらの量は通常コンピュータまたはデータ処理システムで格納、転送、組み合わせ、比較およびその他の方法で操作できる電気的、磁気的、光学的、または量子的信号の形を取る。主に一般的な用法としてこれらの信号をビット、波、波形、ストリーム、値、要素、シンボル、文字、数式、数字、等々、として、およびコンピュータ・プログラムまたはソフトウェアにおけるこれらの表現をコード（オブジェクト・コード、ソース・コード、またはバイナリ・コードであり得る）として言及することが便利であることがある。
【００１９】
しかし、これらおよび類似した用語はすべてしかるべき物理量および／あるいは信号に関するもので、これらの量および／あるいは信号に適用される便利なレッテルに過ぎないことを念頭に置く必要がある。具体的に別途述べない限りおよび／あるいは以下の考察から明らかでない限り、本出願を通じて「処理」、「作動」、「演算」、「計算」、「判定」、「操作」、「転換」、「表示」、等々、などの用語を用いた考察はコンピュータまたはデータ処理システム、または物理的（例えば電子的）量として表現されるデータを操作し転換する類似の処理装置（例えば電気的、光学的、または量子的計算または処理装置または回路）の動作およびプロセスを指す。これらの用語は回路、システム、またはアーキテクチャ（例えばレジスタ、メモリ、その他同様の情報の格納、伝送、または表示装置、等々）の構成要素における物理的な量を操作または転換する処理装置の動作およびプロセスを指す。
【００２０】
さらに本出願の中で、「電線」、「配線」、「信号」、「導体」、および「バス」は信号を物理的に回路内の１ヵ所から別の個所に転送させるための周知の仕組み、構造、配置、手法、方法、および／あるいはプロセスを指す。また別途示されない限り、「周知の」、「固定の」、「一定の」、「特定の」、および「所定の」の用語の本明細書での使用は一般的に理論的には可変であるが、通常予め設定され、その後使用中に変化しない値、量、パラメータ、制限、条件、状態、プロセス、手順、方法、措置、またはこれらの組み合わせを指す。
【００２１】
同様に便宜および簡素化上、「クロック」、「時間」、「タイミング」、「レート」「期間」および「周波数」は一般的に互換性があり、本明細書で互換的に用いられることがあるが、全般的には各々技術上認知された意味を持っている。さらに便宜および簡素化上、「データ」、「データ・ストリーム」、「波形」、および「情報」の用語は互換的に使用されることがあり、また(a)「フリップ・フロップ」、「ラッチ」、および「レジスタ」の用語、ならびに(b)「接続され」、「結合され」、「連結され」、および「通信して」の用語（直接または間接的な接続、結合、連結、または通信を指し得る）もしかりであるが、これらの用語は本明細書で全般的に技術上認知された意味を持っている。
【００２２】
本発明の実施形態は差分信号におけるアイドル状態を検出しクロック／データ・リカバリ周波数を維持する方法、アルゴリズム、ソフトウェア、アーキテクチャ、回路、および／あるいはシステムに関する。例えば、アイドル状態を検出する方法および／あるいはアルゴリズムは一般的に: (i) 受信した差動信号を構成する信号間の差と所定の閾値と比較すること； (ii) 信号間の差が少なくとも所定のインテグレーション時間閾値より低い場合にアイドル状態を知らせること；および (iii) 信号間の差が閾値より高い場合はアイドル状態の知らせを止めること；のステップを含む。アイドル状態は例えば送信機の低電力状態に前記当することができる。
【００２３】
発明の別の態様で、クロック・データ・リカバリ回路の周波数を維持する方法および／あるいはアルゴリズムは一般的に：(i) 差動信号を構成する信号間の差を所定の閾値（または値）と比較すること；(ii) 信号間の差が少なくとも所定のインテグレーション時間閾値より低い場合に周波数検出器で可変周波数発振器（ＶＦＯ）を制御すること；および(iii) 信号間の差が閾値より高い場合は差動信号を受信する位相検出器でＶＦＯを制御すること；のステップを含む。
【００２４】
発明のさらに別の態様で、クロック制御回路が一般的に：(i)差動入力信号の電気的パラメータの差を検出するように構成された差動検出器；(ii) 差動検出器の出力に連結され、基準クロックを受信し周波数検出信号を出力するように構成された周波数検出器；および(iii) 位相調節信号および周波数検出信号が入力され、それからクロック制御信号を出力するように構成された選択回路；を含む。
【００２５】
発明はさらに本アーキテクチャ、方法、およびシステムのハードウェアおよび／あるいはソフトウェアによる実施に関する。例えば、発明のソフトウェアによる実施はコンピュータ読み取り可能な命令の一組を含む媒体または波形に関わり、命令は上記アイドル状態の検出、およびアイドル状態が指示された場合に基準クロックを受信する周波数検出器を作動化（またはイネーブル）する方法など、本方法の１つ以上を実行するように適合させることができる。
【００２６】
本発明の実施形態は低電力モードの送信機と作動するクロック・データ・リカバリ（ＣＤＲ）回路の信頼性のある、簡素化された設計のアプローチを有利に提供できる。さらに本発明の実施形態は、送信機の低電力モードが終了した後クロックおよび／あるいはデータ信号が抽出できるよう比較的速い効率的な「ウェイクアップ」期間を有利に提供できる。例えば、電気的アイドル信号の使用は従来のクロック・データ・リカバリ（ＣＤＲ）ループの働き（例えば図２のＣＤＲループ）に比べクロックおよび／あるいはデータ・リカバリを簡素化することができ、ＣＤＲ回路をデータ入力信号にロックするためにより短いトレーニング・シーケンスを使用できる可能性がある。本発明は各態様において、実施形態により以下にさらに詳細に説明される。
【００２７】
クロック・データ・リカバリ（ＣＤＲ）回路
ＣＤＲ回路は制御回路部分および発振器部分を含むことができる。制御回路は差動検出器、選択回路、および周波数検出器を含むことができる。差動検出器は例えば差動入力信号を受信することができる。選択回路は位相調節信号および周波数検出器の出力信号を受信することができる。周波数検出器は一般的に差動検出器の出力を受信することにより、差動検出器と連動することができる。周波数検出器はさらに一般的に基準クロック信号を受信し、入力基準クロックとＶＦＯとの周波数の差に比例した信号を選択回路に出力する。発振器部分は可変周波数発振器（ＶＦＯ）および、クロックおよび／あるいはデータ信号リカバリ・ループの一部として、差動入力信号およびＶＦＯの出力を受信するように構成された位相検出器を含むことができる。
【００２８】
差動検出器は差動入力信号対上のアイドル状態を検出することができる。例えば、このようなアイドル状態は差動入力信号対上に遷移がない時の送信機の低電力モードに対応することができる。さらに、周波数検出器はこのようなアイドル状態が検出された時にイネーブルされることができる。差動検出器はまた差動入力信号対の２つの信号間の電圧および／あるいは電流の差を比較する回路を含むことができる。さらに、アイドル状態は例えば差動入力信号対の２つの信号間の電圧および／あるいは電流の差が何らかの閾値未満である場合に検出されることができる。閾値は一般的に差動入力信号対の２信号の内片方の絶対値より実質的に低い。例えば閾値は65mV 以下であり得、差動入力信号対の２つの補完的信号の電圧範囲は約0V から約 3Vであることができる。
【００２９】
可変周波数発振器（ＶＦＯ）もＣＤＲ回路に含めることができる。本ＣＤＲ回路での使用に適している発振器回路にはリング発振器およびＬＣ発振器が含まれ、いずれも電流制御または電圧制御発振器として構成されることができる。ＶＦＯはクロック制御回路により制御されることができ、後者は例えば位相調節信号、周波数検出信号、またはこの２つの組み合わせ（例えば位相調節および周波数検出信号が入力となる論理ゲートまたは関数の出力）を含むことができる。一実施において選択回路はＶＦＯの制御に位相調節信号および／あるいは周波数検出信号を選択することができる。例えば選択回路は位相調節信号および周波数検出信号を受信するように構成されたＯＲゲートを含むことができる。位相調節信号は位相検出器または位相周波数検出器（ＰＦＤ）で発生することができる。位相検出器はある信号を、別の信号の遷移の際に捕らえる（または格納する）ように構成された、Ｄ型フリップ・フロップ（ＤＦＦ）などのラッチを含むことができる。このように位相差の、少なくとも２信号のどちらが先に遷移するかという観点での相対的比較が判定できる。実際にＰＦＤを、内部の位相調節回路の少なくとも一部が差動入力対からデータ信号を受信し、周波数検出（または調節）回路の少なくとも一部が基準クロック信号を受信、位相調節回路および周波数検出回路のこれら両部分がＶＦＯから抽出されたクロック信号および差動検出器の出力を受信するように構成することが可能で、それによりＶＦＯ制御回路の異なった部分または同じ機能ブロックの回路がＶＦＯ制御機能を異なった時に行なうことができる。この判定に基づき、抽出したクロックの位相および／あるいは周波数を調節するために位相調節信号が提供されることができる。
【００３０】
例えば位相調節は、時間的に入力基準信号クロックと一致させるために出力または抽出したクロックに適用する調節（早めるまたは遅らす）またはゲイン係数を概算するために用いることができる。通常、回路は例えば標準的な位相ロック・ループ（ＰＬＬ）システムにおいて２つのクロックまたは信号間でゼロ度またはそれに近い位相差が得られるように動作する。クロック構成回路の種類によって、位相検出器またはＰＦＤからの位相調節信号を用いて電圧制御発振器（ＶＣＯ）を調節し、またはことによればデジタル・アキュムレータ回路を増分することができる。デジタル・アッキュムレータ型では、システムの出力クロックを形成するのに通常最上位のビット（ＭＳＢ）が用いられる。
【００３１】
次に図３において、本発明の実施形態により、電気的アイドル信号を用いた簡素化クロック・データ・リカバリ（ＣＤＲ）回路を示す概略図が全体参照番号300で示される。入力データ・ストリームの差動対320（および図３に示すようなトレース（traces）340）は増幅受信機319および差動検出器332双方に接続されることができる。差動検出器332は一般的に差動信号対の各線の電圧差および／あるいは電流差を検出する通常の電圧および／あるいは電流コンパレータ回路を含む。このようなコンパレータは基本的に差動パラメータ（電圧など）が所定の閾値（例えば100mV以下、またはより高度技術においては65mＶなど比較的小さい値）を超えた値であるか判定できる。このように、差動検出器332が差を検出する電気的パラメータは一般的に電圧および電流を含むが、他のパラメータも補完的差動信号線における値の差をモニタ（直接的または間接的に）することができる。差動検出器332はさらに例えばサンプリング回路を含むことができる。
【００３２】
差動対320/340の双方の線が実質的に同じ電圧および／あるいは電流レベルである場合（すなわち所定の閾値内にある）、イネーブル信号334により周波数313が作動できるようになる。例えばイネーブル信号334は、差動対320/340の信号双方ともほぼ同じ電圧レベルにあることに応じてイネーブル信号334が「高」状態に遷移した場合に周波数検出器313を作動させるよう構成された周波数検出器313内の論理回路に接続することができる。
【００３３】
図２に係わる上記の説明と同様に、周波数検出器313、可変周波数発振器（ＶＦＯ）317、および分割器325で形成されるループはＶＦＯの周波数を基準クロック324に分割器325の周波数分割率をかけたものにロックすることができる。一つの実施において結合／選択回路315は、データ遷移がある間は電気的アイドル信号が発生できないため位相検出器312はその間作動しなくて良いので、基本的に論理ORゲートで構成されることができる。従って位相検出器312の設計はさらに、例えば位相検出器312への電源を切断することによって位相検出器312をディスエーブルするという、イネーブツ信号334の論理的逆の使用を含むことができる。位相検出器（データ・サンプリングおよび判定回路を含む）312は位相調節信号336を１つの入力として結合／選択回路315に提供でき、周波数検出器313は周波数検出（または周波数調節）信号338を別の入力として結合／選択回路315に提供できる。
【００３４】
図３において、クロック・データ・リカバリ（ＣＤＲ）はアイドルまたは送信機節電モード期間基準クロック324にロックしていることができる。さらに基準クロック324に分割器325の周波数分割率をかけたものは一般的に送信データの周波数に非常に近いので（例えば約1-3%内、またはアプリケーションによってはそれ以下）、アイドル状態を終了する際送信データにロックするために比較的少数の遷移しか必要でない可能性がある。さらに例えば57割る17などの周波数率、または他の"P"および"Q"の乗率および除率に対応できるよう図３のＣＤＲ回路300において分割器325に加え倍率器を含むことができる。アイドル状態を終了する際送信機は差分ペア320/340の電圧および／あるいは電流を有効な論理状態（例えば"0"か"1"のいずれか）に変え、通常のデータ送信のプリアンブルとして短いトレーニング・シーケンスを送信することができる。
【００３５】
このようにクロック／データ・リカバリ回路は、差動対上で一定期間実質的に遷移がない送信機の低電力モードおよび／あるいはアイドル状態を検出し、迅速に回復するように構成されることができる。
【００３６】
アイドル状態を検出し発振器を制御する方法
アイドル状態を検出する方法は：(i) 受信差動信号を構成する信号間の差を所定の閾値を比較すること；(ii)信号間の差が少なくとも所定のインテグレーション時間閾値より低い場合アイドル状態を知らせること（例えばアクティブな「アイドル状態」表示信号を有効化することにより）；および(iii)信号間の差が閾値より高い値に戻った場合にアイドル状態の表示を止めること（例えば「アイドル状態」表示信号または他の類似した表示を無効化することにより）；のステップを含む。アイドル状態は例えば送信機の低電力状態に前記当することができる。
【００３７】
信号間の差は電圧および／あるいは電流の差であることができ（例えば受信差動信号対に使用される信号の種類による）、所定の閾値は上述のようい差動信号対のいずれか一方の絶対値より実質的に低くて良い。
【００３８】
電圧制御発振器（ＶＣＯ）または可変周波数発振器（ＶＦＯ）などの発振器を制御する方法はアイドル状態を検出する本方法と、アイドル状態が示された場合に基準クロックを受信する周波数検出器を作動化するステップを含むことができる。さらに、アイドル状態表示の無効化はアクティブなクロックおよび／あるいはデータ・リカバリに戻ることを含むことができ（また方法はさらにアイドル状態表示が有効化されていない場合に受信差分信号からクロックおよび／あるいはデータ信号を抽出することを含むことができる。アイドル状態の検出は例えば送信機の節電モードに前記当することができる。
【００３９】
次に図４において、本発明の実施形態によるアイドル検出および／あるいはＣＤＲ回路制御を示す状態図が全体参照番号400で示される。当業者の知るように、差動信号（ＤＳ）＝０の表示は差動対の２信号間における電気的パラメータ差の絶対値がある所定の（また一般的に比較的小さい）値より低いことを意味する。以下の例において電気的パラメータは電圧であるが、本明細書で述べた通り、電流またはその他の電気的パラメータも同様にモニタすることができる。しかし約ゼロの差動電圧は通常のデータ転送と呼応した信号遷移を示すこともある。従ってアイドル状態が存在していることを判定するために、基本的にアイドル状態が送信機で存在すると結論する前に差動電圧がゼロまたはそれ近く（例えば65mVなど所定閾値未満の値）になければならない最小時間である「インテグレーション」間隔（例えば２サイクル以上のクロック・サイクル）を指定することができる。このような間隔は使用通信プロトコルで指定され、例えば信号遷移の最大指定時間よりかなり長い必要がある。信号はクロック位相または周期以内で遷移することができるが、インテグレーション時間は例えば１、２、３、４、５、またはそれ以上のクロック・サイクルであることができる。
【００４０】
図４で、アクティブなデータ受信状態にある時（例えば通常のデータ転送）差動電圧の値をモニタすることができる。この差動電圧が所定の小さな値（図４で「ＤＳ＝０」と表示）未満である場合、状態はアイドル時間のインテグレーション状態404に変化することができる。インテグレーション状態404において、電圧および／あるいは電流が所定の小さな値未満に維持される時間がモニタされる。差動電圧および／あるいは電流が少なくともインテグレーション時間中所定の小さな値（「ＤＳ＝０」）未満に維持される場合、アイドル状態が検出され、状態機械はアイドル検出状態406に移行することができる。アイドル検出状態406に入った時点でさらに図３のイネーブル信号334を有効化して周波数検出器313を作動化することができる。図４の状態機械はＤＳ＝０である限り（すなわち差動電圧が所定値未満である）アイドル検出状態406でいることができる。差動電圧および／あるいは電流が所定の小さい値より高い場合（図４で「ＤＳ＞０」と表示）はアイドル状態から離れ、アクティブなデータ受信状態402でクロックおよびデータ・リカバリを再開することができる。
【００４１】
クロック・データ・リカバリ（ＣＤＲ）回路の周波数を維持する方法
クロック・データ・リカバリ回路の周波数を維持する方法は： (i)差動信号を構成する信号間の差を所定の閾値（または値）と比較すること； (ii) 信号間の差が少なくとも所定のインテグレーション時間閾値より低い場合に周波数検出器で可変周波数発振器（ＶＦＯ）を制御すること；および(iii) 信号間の差が閾値より高い場合は差動信号を受信する位相検出器でＶＦＯを制御すること；のステップを含む。信号間の差、所定閾値、および所定のインテグレーション時間は上述の通りで良い。
【００４２】
このように、送信機の低電力モードは受信機および／あるいはＣＤＲ回路における差動信号をモニタすることで検出できる。さらにクロック／データ・リカバリ回路はこのようなアイドル送信状態および／あるいはデータ受信状態に応じて作動および／あるいは停止できる。このように、本発明の実施形態は低電力モードの送信機で動作し得るクロック・データ・リカバリ（ＣＤＲ）回路に対する信頼性があり簡素化された設計のアプローチを有利に提供することができる。さらに本発明の実施形態は、送信機の低電力モードが終了した後クロックおよび／あるいはデータ信号が抽出できるよう比較的速い効率的な「ウェイクアップ」期間を有利に提供できる。
【００４３】
上述された本発明の具体的な実施形態は例示と説明の目的のために提示されている。これらは網羅的または開示された通りの形に発明を限定する意図はなく、上記教示に照らして多くの変更および変形が可能であることが明らかである。実施形態は発明の原理およびその実際的な適用を最も良く説明し、それにより他の当業者が予定する特定の用途に適合するよう各種変更を施して発明および各種実施形態を利用できるように選ばれ、叙述されている。発明の範囲は本明細書に添付される請求項およびそれらと同等なもので定義されることが意図される。
【図面の簡単な説明】
【００４４】
【図１】非ゼロ復帰（ＮＲＺ）コード化高速シリアル・データ・ストリームの埋め込みクロック・データ・リカバリを達成するための従来の方法を示す概略図。
【図２】低速基準クロックを用いた従来の方法を示す概略図。
【図３】本発明の実施形態により、電気的アイドル信号を用いた簡素化クロック・データ・リカバリ（ＣＤＲ）回路を示す概略図。
【図４】本発明の実施形態によるアイドル検出および／あるいはＣＤＲ回路制御を示す典型的な状態図。
【符号の説明】
【００４５】
111  シリアル・データ・ストリーム入力
112  データ・サンプリングおよび判定回路を有する位相検出器
113  周波数検出器
114  リタイミングされた抽出シリアルデータ
115  結合／選択回路
116  周波数制御
117  可変周波数発振器
118  抽出クロック
211  シリアル・データ・ストリーム入力
212  データ・サンプリングおよび判定回路を有する位相検出器
213  周波数検出器
214  リタイミングされた抽出シリアルデータ
215  結合／選択回路
216  周波数制御
217  可変周波数発振器
218  抽出クロック
223  順次回路
224  基準クロック
225  分割器
228  電源オン・リセット
311  シリアル・データ・ストリーム入力
312  データ・サンプリングおよび判定回路を有する位相検出器
313  周波数検出器
314  リタイミングされた抽出シリアルデータ
315  結合／選択回路
316  周波数制御
317  可変周波数発振器
318  抽出クロック
324  基準クロック
325  分割器
402  アクティブ・データ受信
404  アイドル・インテグレーション時間
406  アイドル検出
【図１】
2006246478.tif 000003
【図２】
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【図３】
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【図４】
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