(57)【要約】【課題】ＬＤＤ構造を有し、ソース／ドレイン領域に自己整合的に金属シリサイド層が形成されているＭＯＳＦＥＴの製造方法において、ソース／ドレイン領域上のシリサイド層がＬＤＤ層と接触しないようにする。【解決手段】サイドウォール５１形成時のエッチングをＲＩＥとウエットエッチングの二段階で行い、ＲＩＥでシリコン基板１のＬＤＤ層４上に酸化シリコン膜５Ａを残存させ、ウエットエッチングでこの酸化シリコン膜５Ａを除去する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲート絶縁膜とゲート電極が形成されたシリコン基板に、前記ゲート電極をマスクとして不純物を入れることにより、前記基板にＬＤＤ層を形成する第１工程と、
第１工程後の前記基板上に絶縁膜を形成した後に、異方性エッチングを行うことにより、前記ゲート電極の側壁にサイドウォールを形成するとともに、前記ＬＤＤ層上に前記絶縁膜を所定厚さで残す第２工程と、
第２工程後の前記基板をウエットエッチングすることにより、前記ＬＤＤ層上に残した絶縁膜を除去する第３工程と、
第３工程の後に、前記ゲート電極およびサイドウォールをマスクとして前記基板に不純物を入れることにより、前記基板の前記サイドウォールの両側となる部分にソース／ドレイン領域を形成する第４工程と、
第４工程後の前記基板上の所定領域に金属膜を形成した後に、熱処理を行うことにより、前記基板と金属膜を反応させてシリサイド層を形成する第５工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ：低濃度不純物導入層）構造を有し、ソース／ドレイン領域に自己整合的に金属シリサイド層が形成されているＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴの微細化に伴って、ソース／ドレイン領域の抵抗上昇に起因した、動作速度の遅延やドレイン電流の減少等の特性低下が問題となっている。この問題を解決する技術として、シリコン基板上に自己整合的に金属シリサイド層を形成するサリサイド技術（ｓｅｌｆ  ａｌｉｇｎｅｄ  ｓｉｌｉｃｉｄｅ）が、下記の非特許文献１に記載されている。この金属シリサイド層の形成によって、ソース／ドレイン領域の低抵抗化が実現できると期待されている。
【０００３】
ＬＤＤ構造を有し、ソース／ドレイン領域に自己整合的に金属シリサイド層が形成されているＭＯＳＦＥＴは、例えば図３および４に示す下記の方法で製造される。
先ず、シリコン基板１上にゲート絶縁膜２とポリシリコンからなるゲート電極３を形成した後に、ゲート電極３をマスクとして、Ａｓ等の不純物をシリコン基板１にイオン注入することにより、シリコン基板１にＬＤＤ層４を形成する。次に、図３（Ａ）に示すように、このシリコン基板１上に、ＣＶＤ法により酸化シリコン膜５を形成し、ＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）などの異方性エッチングを行うことにより、ゲート電極３の側壁にサイドウォール５１を形成する。図３（Ｂ）はこの状態を示す。
【０００４】
次に、ゲート電極３およびサイドウォール５１をマスクとして、Ａｓ等の不純物をシリコン基板１にイオン注入することにより、シリコン基板１のサイドウォール５１の両側となる部分に、ＬＤＤ層４より高濃度の不純物導入層からなるソース／ドレイン領域６を形成する。図３（Ｃ）はこの状態を示す。
次に、図４（Ａ）に示すように、図３（Ｃ）の状態のシリコン基板１上に、ＣＶＤ法により酸化シリコン膜７を形成する。次に、フォトリソグラフィおよびエッチング工程により、後の工程でチタン膜８を形成しない領域のみに酸化シリコン膜７を残すパターニングを行う。これにより、前記領域が酸化シリコン膜７からなる保護膜で覆われる。なお、この図で示されている部分は、後の工程でチタン膜８を形成する部分であるため、このパターニングによって酸化シリコン膜７が除去された状態になる。
【０００５】
次に、この保護膜を介して、スパッタリング法でシリコン基板１上にチタン膜８を形成する。図４（Ｂ）はこの状態を示す。次に、所定温度で熱処理を行って、シリコン基板１およびゲート電極３とチタン膜８を反応させて、ソース／ドレイン領域６上およびゲート電極３上にシリサイド層９を形成する。
【非特許文献１】Ｍ．Ａｌｐｅｒｉｎｅｔａｌ．，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｆ  Ｅｌｅｃｔｒｏｎ  Ｄｅｉｃｅｓ，ｖｏｌ．ＥＤ−３２，Ｐ．１４１，１９８５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、半導体装置はますます微細化、高集積化しつつあり、配線ルールは０ .３５μｍ以下が主流となりつつある。例えば配線ルールが０．２５μｍのＲＡＭ（ｒａｎｄａｍ
ａｃｃｅｓｓ  ｍｅｍｏｒｙ）では、ＲＡＭを構成するＭＯＳＦＥＴのＬＤＤ層とシリサイド層との接触部で、ＬＤＤ層の不純物がシリサイド層に移動して、シリサイド層に高抵抗領域が形成されたり、ＬＤＤ層の不純物濃度の低下によりドレイン電流が低下したりすることが問題になる。
【０００７】
ＬＤＤ層とシリサイド層が接触するのは、サイドウォール形成時のエッチングをシリコン基板面が確実に露出するまで行うために、図３（Ｂ）に示すように、基板面１１が元の位置１０よりも下がった状態となることに起因する。これに伴い、図４（Ｃ）に示すように、ソース／ドレイン領域６上のシリサイド層９が基板面より下側に形成されて、ＬＤＤ層４と接触し易くなる。
【０００８】
本発明は、このような従来技術の問題点に着目してなされたものであり、ＬＤＤ構造を有し、ソース／ドレイン領域に自己整合的に金属シリサイド層が形成されているＭＯＳＦＥＴの製造方法において、ソース／ドレイン領域上のシリサイド層がＬＤＤ層と接触しないようにできる方法を提供することを課題とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の半導体装置の製造方法は、ゲート絶縁膜とゲート電極が形成されたシリコン基板に、前記ゲート電極をマスクとして不純物を入れることにより、前記基板にＬＤＤ層を形成する第１工程と、第１工程後の前記基板上に絶縁膜を形成した後に、異方性エッチングを行うことにより、前記ゲート電極の側壁にサイドウォールを形成するとともに、前記ＬＤＤ層上に前記絶縁膜を所定厚さで残す第２工程と、第２工程後の前記基板をウエットエッチングすることにより、前記ＬＤＤ層上に残した絶縁膜を除去する第３工程と、第３工程の後に、前記ゲート電極およびサイドウォールをマスクとして前記基板に不純物を入れることにより、前記基板の前記サイドウォールの両側となる部分にソース／ドレイン領域を形成する第４工程と、第４工程後の前記基板上の所定領域に金属膜を形成した後に、熱処理を行うことにより、前記基板と金属膜を反応させてシリサイド層を形成する第５工程と、を備えたことを特徴とする。
【００１０】
本発明の方法では、サイドウォール形成時のエッチングを、異方性エッチングからなる前記第２工程とウエットエッチングからなる前記第３工程の二段階で行うことで、シリコン基板面が元の位置になっている状態で、ソース／ドレイン領域を形成する前記第４工程を行うことができる。これに伴い、前記第５工程でＬＤＤ層が露出していない状態で金属膜の形成が行われるようになるため、ソース／ドレイン領域上のシリサイド層がＬＤＤ層と接触しないようにすることができる
【発明を実施するための最良の形態】
【００１１】
以下、本発明の一実施形態を図１および２を用いて説明する。
先ず、シリコン基板１上にゲート絶縁膜２とポリシリコンからなるゲート電極３を形成した後に、ゲート電極３をマスクとして、Ａｓ等の不純物をシリコン基板１にイオン注入することにより、シリコン基板１にＬＤＤ層４を形成する。次に、図１（Ａ）に示すように、このシリコン基板１上に、原料ガスとしてＴＥＯＳ（ｔｅｔｒａ  ｅｔｈｙｌ  ｏｒｔｈｏ  ｓｉｌｉｃａｔｅ）を用いたＣＶＤ法により、酸化シリコン膜５を１５００Å程度の厚さで形成する。
【００１２】
次に、フォトリソグラフィ工程およびＲＩＥ工程を行うことにより、ゲート電極３の側壁にサイドウォール５１を形成し、シリコン基板１のＬＤＤ層４の上に、酸化シリコン膜５Ａを１００Å程度の厚さで残す。図１（Ｂ）はこの状態を示す。
次に、図１（Ｂ）の状態のシリコン基板１を、フッ化水素酸を含む薬液でウエットエッチングすることにより、シリコン基板１のＬＤＤ層４の上に残した酸化シリコン膜５Ａを除去する。その際に、サイドウォール５１の外側部分５１Ａも除去されて、図１（Ｃ）の状態となる。
【００１３】
次に、ゲート電極３およびサイドウォール５１をマスクとして、Ａｓ等の不純物をシリコン基板１にイオン注入することにより、シリコン基板１のサイドウォール５１の両側となる部分に、ＬＤＤ層４より高濃度の不純物導入層からなるソース／ドレイン領域６を形成する。図１（Ｄ）はこの状態を示す。
次に、図２（Ａ）に示すように、図１（Ｄ）の状態のシリコン基板１上に、ＣＶＤ法により酸化シリコン膜７を形成する。次に、フォトリソグラフィ工程およびエッチング工程により、酸化シリコン膜７のパターニングを行う。このパターニングで、後の工程でチタン膜８を形成しない領域に酸化シリコン膜７を残すことで、保護膜を形成する。なお、この図で示されている部分は、後の工程でチタン膜８を形成する部分であるため、このパターニングによって酸化シリコン膜７が除去された状態になる。
【００１４】
次に、前記保護膜を介して、スパッタリング法でチタン膜８を形成する。図２（Ｂ）はこの状態を示す。次に、所定の熱処理を行って、シリコン基板１およびゲート電極３とチタン膜８を反応させて、ソース／ドレイン領域６上およびゲート電極３上にシリサイド層９を形成する。図２（Ｃ）はこの状態を示す。
この方法によれば、サイドウォール５１形成時のエッチングをＲＩＥとウエットエッチングの二段階で行うことにより、図１（Ｃ）に示すソース／ドレイン領域６を形成する工程で、図３（Ｂ）の状態とは異なり、シリコン基板面を元の位置と同じ位置にすることができる。これにより、図２（Ｂ）に示すように、ＬＤＤ層４が露出していない状態でチタン膜８の形成が行われるため、図２（Ｃ）に示すように、ソース／ドレイン領域６上のシリサイド層９がＬＤＤ層４と接触しない。
【００１５】
したがって、ＭＯＳＦＥＴの作動時にＬＤＤ層の不純物がシリサイド層に移動することが防止されるため、ＬＤＤ層の不純物濃度低下が抑制される。よって、配線ルールが０．２５μｍのＲＡＭであっても素子性能が安定し、信頼性が向上するとともに、製品の歩留まりが向上する。
【図面の簡単な説明】
【００１６】
【図１】本発明のサイドウォール形成工程を説明する図。
【図２】本発明のシリサイド層形成工程を説明する図。
【図３】従来のサイドウォール形成工程を説明する図。
【図４】従来のシリサイド層形成工程を説明する図。
【符号の説明】
【００１７】
１…シリコン基板、２…ゲート絶縁膜、３…ゲート電極、４…ＬＤＤ層、５…酸化シリコン膜、５Ａ…ＬＤＤ層上に残した酸化シリコン膜、５１…サイドウォール、５１Ａ…サイドウォールの外側部分、６…ソース／ドレイン領域、７…酸化シリコン膜（保護膜用の絶縁膜）、７２…保護膜、８…チタン膜（金属膜）、９…シリサイド層。
【図１】
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【図２】
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【図３】
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【図４】
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