(57)【要約】【課題】  電源供給時及び電源停止時のいずれにおいても電源電位以上の振幅を有する入力信号に対して信頼性を高く維持できる入力回路を提供する。【解決手段】  入力信号Ｖｉｎを検知して電位Ｖｇｅｎを生成する電位生成回路１ａと、電源供給時に高位電源ＶＤＤからの電位を選択し、電源停止時に電位生成回路１ａからの電位Ｖｇｅｎを選択する電位選択回路２ａと、電位選択回路２ａが選択した電位に応じて入力信号Ｖｉｎの電位を制限する制限回路４とを備える。【選択図】  図１
2006287591.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を検知して電位を生成する電位生成回路と、
電源供給時に高位電源からの電位を選択し、電源停止時に前記電位生成回路からの電位を選択する電位選択回路と、
前記電位選択回路が選択した電位に応じて前記入力信号の電位を制限する制限回路
とを備えることを特徴とする入力回路。
【請求項２】
前記電位選択回路は、
前記高位電源からの電位を前記制限回路に供給するか否か切り替える第１スイッチ回路と、
前記電位生成回路からの電位を前記制限回路に供給するか否か切り替える第２スイッチ回路と、
前記電源供給時に前記第１及び第２スイッチ回路をそれぞれ導通及び非導通とし、前記電源停止時に前記第１及び第２スイッチ回路をそれぞれ非導通及び導通とする切り替え制御回路
とを備えることを特徴とする請求項１に記載の入力回路。
【請求項３】
前記切り替え制御回路は、
前記電位生成回路からの電位及び低位電源からの電位間で動作し、前記高位電源からの電位を反転する第１インバータと、
前記電位生成回路からの電位及び前記低位電源からの電位間で動作し、前記第１インバータの出力信号を反転する第２インバータ
とを備え、前記第１スイッチ回路は前記第１インバータの出力信号に応じて導通し、前記第２スイッチ回路は前記第２インバータの出力信号に応じて導通することを特徴とする請求項２に記載の入力回路。
【請求項４】
前記電位生成回路は、前記入力信号の電位を分圧する複数の抵抗成分を備えることを特徴とする請求項１〜３のいずれか１項に記載の入力回路。
【請求項５】
前記電位生成回路は、前記複数の抵抗成分により分圧された前記入力信号を制御電圧として、前記入力信号の電位を制御して前記電位選択回路に供給する電位制御用トランジスタをさらに備えることを特徴とする請求項４に記載の入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電位以上の電位を有する入力信号の入力される集積回路（ＩＣ）に搭載される入力回路に関する。
【背景技術】
【０００２】
低消費電力化を目的としてＩＣの高位電源（ＶＤＤ）の低電圧化が進み、ＩＣの電源電位以上の振幅を有する入力信号に対応可能な入力回路が必要とされてきている。ＩＣに搭載された入力回路に電源電位以上の振幅を有する信号が入力される場合、ＩＣの製造プロセスで規定される耐圧以上の振幅に対応可能な回路構成が要求される。電源電位以上の振幅を有する入力信号に対応可能な入力回路として、電位降下用のｎ型チャネルのＭＯＳトランジスタ（以下において「ｎＭＯＳトランジスタ」という。）を備える入力回路が知られている（例えば、特許文献１参照。）。即ち、入力信号は、ｎＭＯＳトランジスタのドレインに入力され、ゲート電位に応じた電位に制限（クランプ）されてソースから出力される。この場合、ｎＭＯＳトランジスタのゲートには、高位電源（ＶＤＤ）の電位が供給される。よって、入力信号が入力されるｎＭＯＳトランジスタのゲート・ドレイン間電位Ｖｇｄは、最大でも入力信号のハイレベル電位と高位電源の電位との電位差となるため、ｎＭＯＳトランジスタのゲート耐圧の範囲内での動作が可能である。
【０００３】
しかしながら、待機電力抑制のため、ＩＣが実装される機器全体の電源が投入された状態で、ＩＣに対する電源供給を停止する手法が用いられ始めている。この場合、電源供給の停止されたＩＣに対して信号が入力されることとなる。電源供給が停止すると、上述したｎＭＯＳトランジスタのゲート電位が０［Ｖ］となる。よって、ｎＭＯＳトランジスタのゲート・ドレイン間電位Ｖｇｄが、ｎＭＯＳトランジスタのゲート耐圧の範囲内に収まらない可能性があり、ＩＣの信頼性上の問題が生じる。
【特許文献１】特開平１０−１３５８１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、電源供給時及び電源停止時のいずれにおいても電源電位以上の振幅を有する入力信号に対して信頼性を高く維持できる入力回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様は、入力信号を検知して電位を生成する電位生成回路と、電源供給時に高位電源からの電位を選択し、電源停止時に電位生成回路からの電位を選択する電位選択回路と、電位選択回路が選択した電位に応じて入力信号の電位を制限する制限回路とを備える入力回路であることを要旨とする。
【発明の効果】
【０００６】
本発明によれば、電源供給時及び電源停止時のいずれにおいても電源電位以上の振幅を有する入力信号に対して信頼性を高く維持できる入力回路を提供できる。
【発明を実施するための最良の形態】
【０００７】
次に、図面を参照して、実施形態を説明する。以下の第１及び第２実施形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【０００８】
（第１実施形態）
本発明の第１実施形態に係る集積回路（ＩＣ）１０は、図１に示すように例えば外部バス２０等に接続される。ＩＣ１０は、入力端子３０に接続された入力回路１１ａ、及び入力回路１１ａに接続された内部回路１２を備える。内部回路１２としては、例えば映像信号処理回路又は音声信号処理回路等の信号処理回路が使用できる。入力回路１１ａは、電位生成回路１ａ、電位選択回路２ａ、制限回路４、及びバッファ回路３ａを備える。電位生成回路１ａは、入力信号Ｖｉｎを検知して電位Ｖｇｅｎを生成する。電位選択回路２ａは、電源供給時に高位電源ＶＤＤからの電位を選択し、電源停止時に電位生成回路１ａからの電位Ｖｇｅｎを選択する。ここで、「電源停止時」とは、待機電力抑制を目的として、ＩＣ１０が実装される機器全体の電源が投入された状態で、ＩＣ１０に対する高位電源ＶＤＤの供給が停止されることを意味する。よって、ＩＣ１０が実装される機器全体の電源が投入されていない状態は含まれない。制限回路４は、電位選択回路２ａが選択した電位に応じて入力信号Ｖｉｎの電位を制限する。バッファ回路３ａは、２段のインバータ３１及び３２を備え、制限回路４の出力信号を波形整形する。尚、入力端子３０と入力回路１１ａとの間に、入力端子３０に印加されたサージ電位から入力回路１１ａ及び内部回路１２を保護する保護回路等を備えても良い。
【０００９】
制限回路４は、入力端子３０から入力信号Ｖｉｎを伝達する入力ノードｎ1にドレインが接続され、電位選択回路２ａにゲートが接続され、バッファ回路３ａにソースが接続された電位制限用トランジスタＭＮ１を備える。電位制限用トランジスタＭＮ１としては、例えばｎＭＯＳトランジスタが使用できる。
【００１０】
ＩＣ１０の電源供給時及び電源停止時のいずれにおいても、高位電源ＶＤＤの電源電位以上の振幅を有する入力信号Ｖｉｎが、外部バス２０に接続された図示を省略するコントローラ又はアナログ回路等からＩＣ１０の入力端子３０に入力される。  
外部バス２０から入力端子３０を介して入力された入力信号Ｖｉｎは、電位制限用トランジスタＭＮ１のドレインに入力され、ゲート電位Ｖｇに応じた電位に制限（クランプ）されてソースから出力される。電位制限用トランジスタＭＮ１のソース電位Ｖｓは、ゲート電位Ｖｇ以下に制限される。
【００１１】
ＩＣ１０の電源供給時には、高位電源ＶＤＤからの電位が電位制限用トランジスタＭＮ１のゲートに供給される。具体的には、高位電源電位をＶＤＤ、電位制限用トランジスタＭＮ１のソース電位をＶｓ、ゲート電位をＶｇ、及び閾値電圧をＶＴｈＮとすると、
Vs=VDD-(VthN+a)                      ・・・（１）
が成り立つ。尚、式（１）において記号“a”は、プロセスに依存する定数である。
【００１２】
したがって、入力信号Ｖｉｎの振幅（電位）が高位電源ＶＤＤ以上であっても、電位制限用トランジスタＭＮ１により入力信号Ｖｉｎの振幅が電位制限用トランジスタＭＮ１の閾値電圧ＶＴｈ分減衰され、後段のバッファ回路３ａにより波形整形されて出力される。よって、入力信号Ｖｉｎの振幅が高位電源ＶＤＤ以上であっても、バッファ回路３ａの破壊を防止可能な構成となっている。
【００１３】
これに対してＩＣ１０の電源停止時には、電位生成回路１ａからの電位Ｖｇｅｎが電位制限用トランジスタＭＮ１のゲートに供給される。電位生成回路１ａからの電位をＶｇｅｎ、電位制限用トランジスタＭＮ１のソース電位をＶｓ、ゲート電位をＶｇ、閾値電圧をＶＴｈＮとすると、式（１）と同様に、
Vs=Vgen-(VthN+a)                      ・・・（２）
が成り立つ。尚、以下の記載においては、説明の便宜上、プロセスに依存する定数“a”を考慮せずに説明する。
【００１４】
電源停止時において、電位生成回路１ａが生成した電位Ｖｇｅｎを電位制限用トランジスタＭＮ１のゲートに供給することにより、電位制限用トランジスタＭＮ１のゲート・ドレイン間電位Ｖｇｄが、電位制限用トランジスタＭＮ１のゲート耐圧を越えることを防止できる。
【００１５】
バッファ回路３ａにおいて、インバータ３１の出力信号は、電位制限用トランジスタＭＮ１のソース電位Ｖｓの反転信号となる。インバータ３２は、インバータ３１の出力信号を更に反転するため、インバータ３２の出力信号Ｖｏｕｔは、入力信号Ｖｉｎ及び電位制限用トランジスタＭＮ１のソース電位Ｖｓと同相の信号となる。
【００１６】
さらに、電位選択回路２ａは、図２に示すように、高位電源ＶＤＤ及び電位生成回路１ａが生成した電位Ｖｇｅｎのいずれか一方を自動的に選択する。この結果、電位制限用トランジスタＭＮ１のゲート電位Ｖｇは、電源供給時においては高位電源ＶＤＤの電位に設定され、電源停止時においては電位Ｖｇｅｎに設定される。
【００１７】
電位生成回路１ａは、入力信号Ｖｉｎのハイレベル電位ＶｉｎＨから電位Ｖｇｅｎを生成するが、上述したように、電位Ｖｇｅｎの値は入力回路１１ａの通常動作に関わるものではなく、電源停止時（高位電源ＶＤＤ:オフ）の信頼性維持を目的として用いる。
【００１８】
このため、電位ＶｇｅｎはＩＣ１０の許容電位の最大値（信頼性として問題とならない最大電位）Ｖｍａｘより低く、且つ、入力信号Ｖｉｎのハイレベル電位ＶｉｎＨ−Ｖｍａｘより高ければ良く、精度はこだわらない。即ち、ＩＣ１０の許容電位の最大値をＶｍａｘ、入力信号Ｖｉｎのハイレベル電位をＶｉｎＨとすると、電位Ｖｇｅｎについて、
(VinH-Vmax)<Vgen<Vmax                   ・・・（３）
が成り立つ。
【００１９】
電位生成回路１ａは、図３に示すように、入力ノードｎ1と低位電源ＶＳＳとの間に直列に接続された第１抵抗Ｒ１及び第２抵抗Ｒ２を備える。図３においては、電位生成回路１ａが２つの抵抗、即ち第１抵抗Ｒ１及び第２抵抗Ｒ２を備える一例を示しているが、３つ以上の抵抗を使用しても良い。また、抵抗として抵抗素子を使用する場合に限らず、例えば配線抵抗又はトランジスタのオン抵抗等を利用しても良い。
【００２０】
第１抵抗Ｒ１及び第２抵抗Ｒ２は、入力信号Ｖｉｎの電位を分圧して電位Ｖｇｅｎを生成する。第１抵抗Ｒ１及び第２抵抗Ｒ２の抵抗比は、式（３）の条件を満たすように設計される。
【００２１】
さらに、電位選択回路２ａは、第１スイッチ回路ＳＷ１、第２スイッチ回路ＳＷ２、及び切り替え制御回路２１ａを備える。第１スイッチ回路ＳＷ１は、高位電源ＶＤＤからの電位を制限回路４に供給するか否か切り替える。第２スイッチ回路ＳＷ２は、電位生成回路１ａからの電位Ｖｇｅｎを制限回路４に供給するか否か切り替える。
【００２２】
切り替え制御回路２１ａは、図４に示すように、電源供給時に第１及び第２スイッチ回路ＳＷ１及びＳＷ２をそれぞれ導通及び非導通とし、電源停止時に第１及び第２スイッチ回路ＳＷ１及びＳＷ２をそれぞれ非導通及び導通とする。この結果、電位制限用トランジスタＭＮ１のゲート電位Ｖｇは、高位電源ＶＤＤの電位及び電位Ｖｇｅｎのいずれかに設定される。
【００２３】
切り替え制御回路２１ａは、図５に示すように、第１インバータ２１１及び第２インバータ２１２を備える。第１インバータ２１１及び第２インバータ２１２は、電源供給時においては高位電源ＶＤＤがハイレベルであり、電源停止時においては高位電源ＶＤＤがロウレベルであることを利用して第１スイッチＳＷ１及び第２スイッチＳＷ２の切り替えを制御する。
【００２４】
第１インバータ２１１は、電位生成回路１ａからの電位及び低位電源ＶＳＳからの電位間で動作し、高位電源ＶＤＤからの電位を反転する。第２インバータ２１２は、電位生成回路１ａからの電位及び低位電源ＶＳＳからの電位間で動作し、第１インバータ２１１の出力信号ＩＶ１を反転する。
【００２５】
即ち、第１インバータ２１１及び第２インバータ２１２は、電位Ｖｇｅｎ及び低位電源ＶＳＳを動作電位（電源）として用いる。したがって、電源停止時（高位電源ＶＤＤ＝０［Ｖ］）であっても切り替え制御回路２１ａの動作を確保できる。
【００２６】
また、第１スイッチＳＷ１は、高位電源ＶＤＤにソースが接続され、切り替え制御回路２１ａにゲートが接続され、電位制限用トランジスタＭＮ１のゲートにドレインが接続された第１スイッチ用トランジスタＭＰ１２を備える。第２スイッチＳＷ２は、電位生成回路１ａにソースが接続され、切り替え制御回路２１ａにゲートが接続され、電位制限用トランジスタＭＮ１のゲートにドレインが接続された第２スイッチ用トランジスタＭＰ１３を備える。第１スイッチ用トランジスタＭＰ１２及び第２スイッチ用トランジスタＭＰ１３のそれぞれとしては、例えばｐ型チャネルのＭＯＳトランジスタ（以下において「ｐＭＯＳトランジスタ」という。）が使用できる。
【００２７】
さらに、第１インバータ２１１は、第１ｐＭＯＳトランジスタＭＰ１０及び第１ｎＭＯＳトランジスタＭＮ１０を備える。第１ｐＭＯＳトランジスタＭＰ１０は、電位生成回路１ａにソースが接続され、高位電源ＶＤＤにゲートが接続される。第１ｎＭＯＳトランジスタＭＮ１０は、第１ｐＭＯＳトランジスタＭＰ１０のドレインにドレインが接続され、高位電源ＶＤＤにゲートが接続され、低位電源ＶＳＳにソースが接続される。
【００２８】
第２インバータ２１２は、第２ｐＭＯＳトランジスタＭＰ１１及び第２ｎＭＯＳトランジスタＭＮ１１を備える。第２ｐＭＯＳトランジスタＭＰ１１は、電位生成回路１ａにソースが接続され、第１インバータ２１１の出力にゲートが接続される。第２ｎＭＯＳトランジスタＭＮ１１は、第２ｐＭＯＳトランジスタＭＰ１１のドレインにドレインが接続され、第１インバータ２１１の出力にゲートが接続され、低位電源ＶＳＳにソースが接続される。
【００２９】
次に、図５及び図６を参照して、第１実施形態に係る入力回路１１ａの動作を説明する。図６（ｃ）に示すように、時刻Ｔ0〜Ｔ1の期間は電源供給時（高位電源ＶＤＤ:オン）であり、時刻Ｔ1〜Ｔ2の期間は電源停止時（高位電源ＶＤＤ:オフ）である。即ち、時刻Ｔ1のタイミングでＩＣ１０の高位電源ＶＤＤをオフ（０［Ｖ］）にする場合について説明する。
【００３０】
（Ａ）時刻ｔ1において、図６（ａ）に示す入力信号Ｖｉｎがロウレベル（０［Ｖ］）からハイレベルに立ち上がる。入力信号Ｖｉｎがロウレベルからハイレベルに立ち上がると、図５に示す第１抵抗Ｒ１及び第２抵抗Ｒ２は、ハイレベルの入力信号ＶｉｎＨを分圧する。この結果、図６（ｂ）の時刻ｔ1に示すように、電位Ｖｇｅｎが生成される。ここで、電位Ｖｇｅｎは、式３を満たす値に設定される。
【００３１】
（Ｂ）時刻ｔ1においては、図６（ｄ）に示すように、図６（ｃ）に示す高位電源ＶＤＤがハイレベルであるために図５に示す第１インバータ２１１の出力信号ＩＶ１はロウレベルを維持する。第１インバータ２１１の出力信号ＩＶ１がゲートに供給される第１スイッチ用トランジスタＭＰ１２は、オン（導通）状態を維持する。
【００３２】
（Ｃ）この結果、図６（ｆ）に示すように、電位制限用トランジスタＭＮ１のゲート電位Ｖｇは、高位電源ＶＤＤの電位に設定される。電位制限用トランジスタＭＮ１のゲート電位Ｖｇが高位電源ＶＤＤの電位に設定されるため、図６（ｇ）に示すように、電位制限用トランジスタＭＮ１のソース電位Ｖｓは、式（１）を満たす値に設定される。バッファ回路３ａは、図６（ｈ）に示すように、電位制限用トランジスタＭＮ１のソース電位Ｖｓと同相の出力信号Ｖｏｕｔを出力する。
【００３３】
（Ｄ）時刻Ｔ1において、図６（ｄ）に示すように、高位電源ＶＤＤがオフ（０［Ｖ］）となる。また、時刻ｔ3において、図６（ａ）に示す入力信号Ｖｉｎがロウレベルからハイレベルに立ち上がる。よって、図６（ｄ）に示すように、第１インバータ２１１の出力信号ＩＶ１はハイレベル（電位Ｖｇｅｎ）となる。図６（ｅ）に示すように、第２インバータ２１２の出力信号ＩＶ２はロウレベル（０［Ｖ］）となる。この結果、時刻ｔ3において、図６（ｆ）に示すように、電位制限用トランジスタＭＮ１のゲート電位Ｖｇは電位Ｖｇｅｎに設定される。
【００３４】
（Ｅ）電位制限用トランジスタＭＮ１のゲート電位Ｖｇが電位Ｖｇｅｎに設定されるため、図６（ｇ）に示すように、電位制限用トランジスタＭＮ１のソース電位Ｖｓは、式（２）を満たす値に設定される。ここで、図６（ｈ）に示すように、バッファ回路３ａに供給される高位電源ＶＤＤが０［Ｖ］であるため、バッファ回路３ａは動作しない。
【００３５】
このように、第１実施形態に係る入力回路１１ａによれば、ＩＣ１０において高位電源ＶＤＤ以上の振幅を有する入力信号Ｖｉｎを入力する際、電位制限用トランジスタＭＮ１のゲートを高位電源ＶＤＤの電位状態によって自動的に切り替えることができる。したがって、電位制限用トランジスタＭＮ１をゲート耐圧内で動作させることが可能となる。このため、電源供給時の安定した動作を確保しつつ、電源停止時であっても電源電位以上の振幅を有する入力信号Ｖｉｎに対して、信頼性を高く維持可能な入力回路１１ａを提供できる。
【００３６】
（第１実施形態の第１変形例）
本発明の第１実施形態の第１変形例に係る入力回路１１ｂは、図７に示すように、切り替え制御回路２１ｂが、第１インバータ２１１のみを備える点が図５と異なる。また、第２スイッチ回路ＳＷ２０が、電位生成回路１ａにソースが接続され、高位電源ＶＤＤにゲートが接続され、電位制限用トランジスタＭＮ１のゲートにドレインが接続された第２スイッチ用トランジスタＭＰ１３０を備える点が図５と異なる。
【００３７】
第１スイッチ用トランジスタＭＰ１２は、図５と同様に、第１インバータ２１１の出力信号ＩＶ１に応じて、高位電源ＶＤＤからの電位を電位制限用トランジスタＭＮ１のゲートに供給する。
【００３８】
第２スイッチ用トランジスタＭＰ１３０は、高位電源ＶＤＤからの電位に応じて、電位生成回路１ａからの電位Ｖｇｅｎを電位制限用トランジスタＭＮ１のゲートに供給する。
【００３９】
電源供給時においては、高位電源ＶＤＤがハイレベルであるため、第１インバータ２１１の出力信号ＩＶ１がロウレベルとなり、第１スイッチ用トランジスタＭＰ１２が導通状態、第２スイッチ用トランジスタＭＰ１３０が非導通状態となる。この結果、電位制限用トランジスタＭＮ１のゲート電位Ｖｇは高位電源ＶＤＤと等しくなる。
【００４０】
これに対して電源停止時では、高位電源ＶＤＤがロウレベル、第１インバータ２１１の出力信号ＩＶ１がハイレベル（電位Ｖｇｅｎ）となり、第１スイッチ用トランジスタＭＰ１２が非導通状態、第２スイッチ用トランジスタＭＰ１３０が導通状態となる。したがって、電位制限用トランジスタＭＮ１のゲート電位Ｖｇは電位Ｖｇｅｎと等しくなる。
【００４１】
このように、図７に示す電位選択回路２ｂによれば、図５に示す電位選択回路２ａよりも回路規模を削減できる。
【００４２】
（第１実施形態の第２変形例）
本発明の第１実施形態の第２変形例に係る入力回路１１ｃは、図８に示すように、切り替え制御回路２１ｂが、第１インバータ２１１のみを備える点が図５と異なる。また、第２スイッチ回路ＳＷ２１が、電位生成回路１ａにドレインが接続され、第１インバータ２１１の出力にゲートが接続され、電位制限用トランジスタＭＮ１のゲートにソースが接続された第２スイッチ用トランジスタＭＮ１２を備える点が図５と異なる。第２スイッチ用トランジスタＭＮ１２としては、例えばｎＭＯＳトランジスタが使用できる。
【００４３】
第１スイッチ用トランジスタＭＰ１２は、第１インバータ２１１の出力信号ＩＶ１に応じて、高位電源ＶＤＤからの電位を電位制限用トランジスタＭＮ１のゲートに供給する。
【００４４】
第２スイッチ用トランジスタＭＮ１２は、第１インバータ２１１の出力信号ＩＶ１に応じて、電位生成回路１ａからの電位Ｖｇｅｎを電位制限用トランジスタＭＮ１のゲートに供給する。
【００４５】
電源供給時では高位電源ＶＤＤがハイレベル、第１インバータ２１１の出力信号ＩＶ１がロウレベルとなり、第１スイッチ用トランジスタＭＰ１２が導通、第２スイッチ用トランジスタＭＮ１２が非導通となる。この結果、電位制限用トランジスタＭＮ１のゲート電位Ｖｇは高位電源ＶＤＤと等しくなる。
【００４６】
これに対して電源停止時では、高位電源ＶＤＤがロウレベル、第１インバータ２１１の出力信号ＩＶ１がハイレベル（電位Ｖｇｅｎ）となり、第１スイッチ用トランジスタＭＰ１２が非導通、第２スイッチ用トランジスタＭＮ１２が導通となる。
【００４７】
ここで、ゲート電位Ｖｇは、第２スイッチ用トランジスタＭＮ１２の閾値電圧ＶＴｈ分減衰する。よってゲート電位Ｖｇは、電位Ｖｇｅｎ−閾値電圧ＶＴｈＮとなる。したがって、電位生成回路１ａにおいて、予め電位Ｖｇｅｎが閾値電圧ＶＴｈＮ分高くなるよう、第１及び第２抵抗Ｒ１及びＲ２を設計することで所望の値を得ることができる。
【００４８】
このように、図８に示す電位選択回路２ｃによれば図７と同様に、図５に示す電位選択回路２ａよりも回路規模を削減できる。
【００４９】
（第２実施形態）
本発明の第２実施形態に係る入力回路１１ｄは、図９に示すように、電位生成回路１ｂが、入力ノードｎ1にドレインが接続され、第１抵抗Ｒ１及び第２抵抗Ｒ２の接続ノードにゲートが接続され、電位選択回路２ａにソースが接続された電位制御用トランジスタＭＮ９をさらに備える点が図５と異なる。電位制御用トランジスタＭＮ９としては、例えばｎＭＯＳトランジスタが使用できる。
【００５０】
電位制御用トランジスタＭＮ９は、ドレインに入力される入力信号Ｖｉｎに対して、第１抵抗Ｒ１及び第２抵抗Ｒ２による分圧出力ＶＲに応じて入力信号Ｖｉｎの電位を制御して電位Ｖｇｅｎを生成する。
【００５１】
電位Ｖｇｅｎは、第１抵抗Ｒ１及び第２抵抗Ｒ２による分圧出力ＶＲ−電位制御用トランジスタＭＮ９の閾値電圧ＶＴｈＮとなる。したがって、ＩＣ１０の許容電位の最大値をＶｍａｘ、第１抵抗Ｒ１及び第２抵抗Ｒ２による分圧出力をＶＲ、電位制御用トランジスタＭＮ９の閾値電圧をＶＴｈＮとすると、
VR-VthN<Vmax                          ・・・（４）
が成り立つ。即ち、
VR<Vmax+VthN                          ・・・（５）
を満たすように、第１抵抗Ｒ１及び第２抵抗Ｒ２を設計することで所望の電位Ｖｇｅｎが得られる。
【００５２】
さらに、バッファ回路３ｂは、インバータ３１、インバータ３２、及びｎＭＯＳトランジスタＭＮ９２を備える。ｎＭＯＳトランジスタＭＮ９２は、高位電源ＶＤＤにドレイン及びゲートが接続され、インバータ３１にソースが接続される。ゲートを高位電源ＶＤＤに接続したｎＭＯＳトランジスタＭＮ９２を用いることにより、電位制限用トランジスタＭＮ１と同様に、インバータ３１のハイレベルが高位電源ＶＤＤ−閾値電圧ＶＴｈＮに制限される。この結果、インバータ３１は、電位制限用トランジスタＭＮ１のソース電位Ｖｓに最適化された閾値となり、安定した動作が得られる。
【００５３】
インバータ３１は、ｐＭＯＳトランジスタＭＰ９４及びｎＭＯＳトランジスタＭＮ９４を備える。ｐＭＯＳトランジスタＭＰ９４は、ｎＭＯＳトランジスタＭＮ９２のソースにソースが接続され、電位制限用トランジスタＭＮ１のソースにゲートが接続される。ｎＭＯＳトランジスタＭＮ９４は、ｐＭＯＳトランジスタＭＰ９４のドレインにドレインが接続され、電位制限用トランジスタＭＮ１のソースにゲートが接続され、低位電源ＶＳＳにソースが接続される。
【００５４】
また、インバータ３２は、ｐＭＯＳトランジスタＭＰ９５及びｎＭＯＳトランジスタＭＮ９５を備える。ｐＭＯＳトランジスタＭＰ９５は、高位電源ＶＤＤにソースが接続され、ｐＭＯＳトランジスタＭＰ９４及びｎＭＯＳトランジスタＭＮ９４のそれぞれのドレインにゲートが接続される。ｎＭＯＳトランジスタＭＮ９５は、ｐＭＯＳトランジスタＭＰ９５のドレインにドレインが接続され、ｐＭＯＳトランジスタＭＰ９４及びｎＭＯＳトランジスタＭＮ９４のそれぞれのドレインにゲートが接続され、低位電源ＶＳＳにソースが接続される。その他の構成については、図５と同様であるので、重複する説明を省略する。
【００５５】
次に、図９及び図１０を参照して、第２実施形態に係る入力回路１１ｄの動作を説明する。但し、第１実施形態に係る入力回路１１ａと同様の動作については、重複する説明を省略する。
【００５６】
（Ａ）図１０（ａ）に示す入力信号ＶｉｎがハイレベルＶｉｎＨのとき、図１０（ｂ）に示す電位Ｖｇｅｎは、ＶｉｎＨを第１抵抗Ｒ１と第２抵抗Ｒ２で抵抗分圧した分圧出力ＶＲにより制限される電位（分圧出力ＶＲ−電位制御用トランジスタＭＮ９の閾値電圧ＶＴｈＮ）となる。一方、入力信号Ｖｉｎがロウレベルの時は、ＶＲ＝０［Ｖ］、且つ、電位制御用トランジスタＭＮ９がオフとなるため電位Ｖｇｅｎは寄生リークにより徐々に電位降下する。
【００５７】
（Ｂ）この結果、図１０（ｂ）に示す電位Ｖｇｅｎ、図１０（ｄ）に示す第１インバータ２１１の出力信号ＩＮ１、図１０（ｅ）に示す第２インバータ２１１の出力信号ＩＮ２、及び図１０（ｆ）に示す電位制限用トランジスタＭＮ１のゲート電位Ｖｇは、それぞれ直流（ＤＣ）的な波形となる。
【００５８】
このように、第２実施形態によれば、第１実施形態と同様に、電源停止時であっても電位制限用トランジスタＭＮ１のゲート・ドレイン間電位Ｖｇｄが耐圧（Ｖｍａｘ）を超えることは無く、信頼性上問題となることが無い入力回路１１ｄを実現できる。
【００５９】
（第２実施形態の変形例）
本発明の第２実施形態の変形例に係る電位生成回路１ｃは、図１１に示すように、入力ノードｎ1と低位電源ＶＳＳとの間に直列に接続された第１負荷トランジスタＭＰ６０及び第２負荷トランジスタＭＰ６１を備える点が図９に示す電位生成回路１ｂと異なる。即ち、図９に示した第１抵抗Ｒ１及び第２抵抗Ｒ２として、第１負荷トランジスタＭＰ６０及び第２負荷トランジスタＭＰ６１を使用する。第１負荷トランジスタＭＰ６０及び第２負荷トランジスタＭＰ６１としては、例えばｐＭＯＳトランジスタが利用できる。
【００６０】
第１負荷トランジスタＭＰ６０は、入力ノードｎ1にソース及びバックゲートが接続され、電位制御用トランジスタＭＮ９のゲートにドレイン及びゲートが接続される。
【００６１】
第２負荷トランジスタＭＰ６１は、電位制御用トランジスタＭＮ９のゲートにソース及びバックゲートが接続され、低位電源ＶＳＳにドレイン及びゲートが接続される。
【００６２】
第１負荷トランジスタＭＰ６０及び第２負荷トランジスタＭＰ６１のバックゲートバイアスは高位電源ＶＤＤとせず、自己のソースと接続している。これにより、第１負荷トランジスタＭＰ６０及び第２負荷トランジスタＭＰ６１は、フローティングウェル構造の抵抗素子として機能する。
【００６３】
したがって、式（５）を満たすように第１負荷トランジスタＭＰ６０及び第２負荷トランジスタＭＰ６１のそれぞれのサイズを設計することで、所望の電位Ｖｇｅｎが得られる。
【００６４】
或いは、負荷トランジスタの個数を増大させることより所望の電位Ｖｇｅｎを得る構成としても良い。
【００６５】
第２実施形態の変形例に係る電位生成回路１ｃによれば、第１負荷トランジスタ及び第２負荷トランジスタを用いるため、抵抗を用いる場合よりも電位生成回路１ｃの面積を削減できる。
【００６６】
（その他の実施形態）
上記のように、本発明は第１及び第２実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００６７】
上述した第１実施形態の第１変形例に係る電位選択回路２ｂ、及び第１実施形態の第２変形例に係る電位選択回路２ｃは、第２実施形態に係る電位生成回路１ｂ又は第２実施形態の変形例に係る電位生成回路１ｃと組み合わせて使用可能である。
【００６８】
上述した第１及び第２実施形態においては、スイッチング素子としてＭＯＳトランジスタを使用する一例を説明したが、スイッチング素子としてはＭＯＳトランジスタに限らずＭＩＳトランジスタを使用可能である。「ＭＩＳトランジスタ」とは、金属・絶縁物・半導体構造を有するスイッチング素子を意味し、金属・酸化物・半導体構造のＭＯＳトランジスタが含まれる。
【００６９】
このように本発明は、ここでは記載していない様々な実施形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００７０】
【図１】第１実施形態に係る集積回路の構成例を示すブロック図である。
【図２】第１実施形態に係る電位選択回路の動作例を示す図である（その１）。
【図３】第１実施形態に係る入力回路の構成例を示すブロック図である。
【図４】第１実施形態に係る電位選択回路の動作例を示す図である（その２）。
【図５】第１実施形態に係る入力回路の構成例を示す回路図である。
【図６】第１実施形態に係る入力回路の動作例を示すタイムチャートである。
【図７】第１実施形態の第１変形例に係る入力回路の構成例を示す回路図である。
【図８】第１実施形態の第２変形例に係る入力回路の構成例を示す回路図である。
【図９】第２実施形態に係る入力回路の構成例を示す回路図である。
【図１０】第２実施形態に係る入力回路の動作例を示すタイムチャートである。
【図１１】第２実施形態の変形例に係る電位生成回路の構成例を示すブロック図である。
【符号の説明】
【００７１】
１ａ〜１ｃ…電位生成回路
２ａ〜２ｃ…電位選択回路
４…制限回路
１１ａ〜１１ｅ…入力回路
２１ａ、２１ｂ…切り替え制御回路
ＳＷ１…第１スイッチ回路
ＳＷ２…第２スイッチ回路
Ｒ１…第１抵抗
Ｒ２…第２抵抗
ＭＮ９…電位制御用トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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