(57)【要約】【課題】寄生効果が無く、低コストで高ＥＳＤ破壊耐量を有し、良好な素子特性が得られる半導体装置を提供する。【解決手段】トレンチ１６とこれを充填する絶縁膜１７で形成されるトレンチ誘電体分離層と、ｐ基板１の裏面に形成した絶縁膜２７とで囲まれた厚みの薄いｐ基板１とｐエピタキシャル層２で構成される半導体領域に横型の出力段用ＭＯＳＦＥＴを形成し、それ以外の厚みの薄いｐ基板１とｐエピタキシャル層２で構成される半導体領域にＥＳＤ保護素子である縦型のツェナーダイオード（ＶＺＤ）を形成する。【選択図】        図１
2006179632.tif 000002
【特許請求の範囲】
【請求項１】
横型素子と、縦型素子と、前記横型素子と前記縦型素子を絶縁分離する分離領域とが同一半導体基板に形成された半導体装置において、
前記分離領域が前記半導体基板を貫通して形成されたトレンチ誘電体分離構造であり、前記横型素子を形成する部分の前記半導体基板の裏面に前記分離領域と接する絶縁層が形成され、前記縦型素子を形成する部分の前記半導体基板の裏面に縦型素子の１電極が形成されることを特徴とする半導体装置。
【請求項２】
前記半導体基板が、ＦＺ基板、ＣＺ基板、ＳＯＩ基板、部分ＳＯＩ基板およびエピタキシャル成長基板のいずれか一つであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記縦型素子が、ＥＳＤ保護素子であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ＥＳＤ保護素子が、ツェナーダイオード、バイポーラトランジスタ、ＩＧＢＴおよびＭＯＳＦＥＴのいずれか一つであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記絶縁層と接する箇所の前記半導体基板の裏面に、該半導体基板より高濃度で、該半導体基板と同一導電型の不純物層を有することを特徴とする請求項１に記載の半導体装置。
【請求項６】
半導体基板の表面層にトレンチを形成する工程と、該トレンチ内に絶縁材を充填する工程と、前記トレンチで囲まれた第１領域に横型素子を形成する工程と、前記トレンチで囲まれない第２領域に縦型素子を形成する工程と、前記半導体基板の裏面を前記トレンチ形成箇所まで研削する工程と、前記半導体基板の前記第１領域の裏面に絶縁層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板の表面層にトレンチを形成する工程と、該トレンチ内に絶縁材を充填する工程と、前記トレンチで囲まれた第１領域に横型素子を形成する工程と、前記第１領域とは異なる前記トレンチで囲まれた第２領域に縦型素子を形成する工程と、前記半導体基板の裏面を前記トレンチ形成箇所まで研削する工程と、前記半導体基板の前記第１領域の裏面に絶縁層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高温領域での寄生動作が抑制でき且つ静電気破壊耐量の高い半導体装置に関する。
【背景技術】
【０００２】
自動車分野に適用され、特にエンジン周辺に設置されるパワーＩＣは、例えば２００℃保証、将来は２４０℃程度の保証が必要であると言われている過酷な条件下で使用されるため、ＩＣ回路内に存在する寄生効果は十分考慮した素子開発を行う必要がある。
従来のＩＣ技術では、各素子間（Ｎｃｈ−ＭＯＳＦＥＴやＰｃｈ−ＭＯＳＦＥＴなど）の寄生効果対策として、Ｓｉのｐｎ接合にて絶縁分離する接合分離と、埋め込みトレンチにより絶縁分離するトレンチ分離がある。また、使用する基板（ウェハ）にも２通りあり、通常のＳｉ基板であるＣＺ（チョクラルスキーゾーン）基板やＦＺ（フローティングゾーン）基板やエピタキシャル基板と、もう一方のＳＯＩ（シリコン  オン  インシュレータ）基板がある。通常のＳｉ基板を用いて接合分離する方法は、基板自体のコストおよび製造コストが低い反面、高温下での寄生効果を抑制する対策が必要がある。一方、ＳＯＩ基板を用いてトレンチ誘電体分離する方法は、基板自体コストが高くなる反面、寄生効果を殆ど考慮せずに回路設計ができるという利点がある。
【０００３】
更に、自動車分野のパワーＩＣにとって非常に重要な特性に静電気破壊耐量（以後、ＥＳＤ破壊耐量と略す）がある。このＥＳＤ破壊のメカニズムは、基本的に素子のエネルギー破壊である。通常のＳｉ基板を用いた接合分離の構造は縦型素子の作製が可能であるので、素子の通電断面積を横型素子構造であるＳＯＩ基板のトレンチ誘電体分離構造に比べ容易に大きくすることができ、高ＥＳＤ破壊耐量の実現が可能である。
図１２は、従来の通常の基板を用いて製作されたパワーＩＣの要部断面図である。この図は、パワーＩＣを接合分離構造を用いて製作した場合の出力段用ＭＯＳＦＥＴおよびＥＳＤ保護素子である縦型ツェナーダイオードを示す。この出力段ＭＯＳＦＥＴは５０Ｖ程度のＮｃｈ−ＭＯＳＦＥＴである。
まず、出力段用ＭＯＳＦＥＴの形成方法を説明する。ｐ基板１上に形成されたｐエピタキシャル層２と、このｐエピタキシャル層２の表面層に形成したｎウェル領域３とｐコンタクト領域１０と、ｎウェル領域３の表面層に形成したｐウェル領域４とｎコンタクト領域１１と、ｐウェル領域４の表面層に形成したｎソース領域７とｎオフセット領域５とｐコンタクト領域９と、ｎオフセット領域５の表面層に形成したｎドレイン領域８と、ｎオフセット領域５に形成したＬＯＣＯＳ膜と、ｎソース領域７上とｐコンタクト領域９上に形成したソース電極２１と、ｎドレイン領域８上に形成したドレイン電極２２と、ｎソース領域７とｎオフセット領域５に挟まれたｐウェル領域４上にゲート絶縁膜１２を介して形成したゲート電極１３とで構成した出力段用ＭＯＳＦＥＴを有している。
【０００４】
また、ｐエピタキシャル層２に形成し、前記のｎウェル領域３から離して形成したｎドリフト領域１４と、ｎドリフト領域１４の表面層に形成したｎカソード領域１５と、ｎカソード領域１５上に形成したカソード電極２３と、ｐ基板１裏面に形成した絶縁膜をｎドリフト領域１４直下で開口し、その上に形成したアノード電極２８とで構成したＶＺＤを有している。
また、前記の出力段用ＭＯＳＦＥＴとＶＺＤの間に接合分離領域５３を形成する。この接合分離領域５３は、ｎウェル領域３とｎドリフト領域１４に挟まれたｐエピタキシャル層２の表面層にｎ領域５１とこのｎ領域５１の側面を取り囲むように形成したｐ領域５２で構成される。
尚、図中の３１はソース端子、３２はドレイン端子、３３はゲート端子、３４はカソード端子、３５はアノード端子である。
【０００５】
図１３は、従来のＳＯＩ基板を用いて製作したパワーＩＣの要部断面図である。この図は、パワーＩＣをトレンチ誘電体分離構造を用いて製作した場合の横型の出力段用ＭＯＳＦＥＴおよびＥＳＤ保護素子である横型ツェナーダイオードを示す。この出力段ＭＯＳＦＥＴは５０Ｖ程度のＮｃｈ−ＭＯＳＦＥＴである。
ＳＯＩ基板７１の酸化膜６１に達するトレンチ１６を形成し、このトレンチ１６を絶縁膜１７で充填して、トレンチ１６で囲まれた横型の出力段用ＭＯＳＦＥＴを形成し、トレンチ１６で囲まれた別の箇所に横型ツェナーダイオードを形成する。尚、図中の１ｂは支持基板（ｐ型、ｎ型どちらでもよい）、２ａはｐ半導体層（活性層）、６２はｎカソード領域、６３はｐアノード領域、６４はカソード電極、６５はアノード電極、６６はカソード端子、６７はアノード端子である。
【０００６】
図１４は、従来の部分ＳＯＩ基板を用いて製作したパワーＩＣの要部断面図である。この図は、パワーＩＣを誘電体分離構造を用いて製作した場合の出力段用ＭＯＳＦＥＴおよびＥＳＤ保護素子である縦型ツェナーダイオードを示す。この出力段ＭＯＳＦＥＴは５０Ｖ程度のＮｃｈ−ＭＯＳＦＥＴである。
部分ＳＯＩ基板７２の酸化膜６１ａに達するトレンチ１６を形成し、このトレンチ１６を絶縁膜１７で充填して、酸化膜６１ａとトレンチ１６で囲まれた横型の出力段用ＭＯＳＦＥＴを形成し、酸化膜６１ａがない箇所に縦型ツェナーダイオードを形成する。尚、図１４では、１ｂの支持基板はｐ型である。
また、前記のように、用途の異なる半導体素子を混載することができる半導体装置の例が開示されている（特許文献１など）。
【０００７】
また、高性能バイポーラトランジスタを搭載した半導体集積回路装置において、製造コストを上げることなく、所望する耐圧を有するＥＳＤ保護ダイオードを形成する方法が開示されている（特許文献２など）。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２００３−１９７７６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１２の場合、出力段用ＭＯＳＦＥＴと縦型ツェナーダイオードを接合分離領域５３で分離しているが、この接合分離領域５３を介して両素子間にｎｐｎｐ（ｎドリフト領域１４−ｐエピタキシャル層２−ｐ領域５２−ｎ領域５１−ｐ領域５２−ｐエピタキシャル層２−ｐコンタクト領域１０）の寄生サイリスタが形成される。高温になるとこの寄生サイリスタの漏れ電流が大きくなり、両素子が互いに影響し合う「寄生効果」が大きくなり、高温動作に支障をきたす。また、この接合分離領域５３の形成により、チップ面積が大きくなり製造コストが高くなる。
図１３の場合、寄生効果はないが、横型ツェナーダイオードは通電箇所が表面層であり、通電断面積が小さいため、ＥＳＤが印加されたときの動作抵抗が大きく、出力段用ＭＯＳＦＥＴに過大な電圧が印加され、ＥＳＤ破壊耐量が低下する。また、トレンチ誘電体分離構造にすることで接合分離構造より分離領域の面積を１／６程度に縮小できるが、ＳＯＩ基板７１自体が高価なため、製造コストは高くなる。
【０００９】
図１４の場合、寄生効果はないが、縦型ツェナーダイオードの厚さ（ｐエピタキシャル層２ａと支持基板１ｂを合わせた厚さ）が数１００μｍあり、ＥＳＤが印加されたときの動作抵抗が大きく、出力段用ＭＯＳＦＥＴに過大な電圧が印加され、ＥＳＤ破壊耐量が低下する。また、トレンチ誘電体分離構造にすることで接合分離構造より分離領域の面積を１／６程度に縮小できるが、部分ＳＯＩ基板７２自体が高価なため、製造コストは高くなる。さらに、部分ＳＯＩ基板７２のｐ半導体層２ａ（活性層）は、ＣＺ基板やＦＺ基板など通常の基板と比べて欠陥が多く、そのため、オン電圧や耐圧などの素子特性が必ずしも良好でない。
この発明の目的は、前記の課題を解決して、寄生効果が無く、低コストで高ＥＳＤ破壊耐量を有し、良好な素子特性が得られる半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、横型素子と、縦型素子と、前記横型素子と前記縦型素子を絶縁分離する分離領域とが同一半導体基板に形成された半導体装置において、
前記分離領域が前記半導体基板を貫通して形成されたトレンチ誘電体分離構造であり、前記横型素子を形成する部分の前記半導体基板の裏面に前記分離領域と接する絶縁膜が形成され、前記縦型素子を形成する部分の前記半導体基板の裏面に縦型素子の１電極が形成される構成とする。
また、前記半導体基板が、ＦＺ基板、ＣＺ基板、ＳＯＩ基板、部分ＳＯＩ基板およびエピタキシャル成長基板のいずれか一つであるとよい。
また、前記縦型素子が、ＥＳＤ保護素子であるとよい。
また、前記ＥＳＤ保護素子が、ツェナーダイオード、バイポーラトランジスタ、ＩＧＢＴおよびＭＯＳＦＥＴのいずれか一つであるとよい。
【００１１】
また、前記絶縁層と接する箇所の前記半導体基板の裏面に該半導体基板より高濃度で、該半導体基板と同一導電型の不純物層を形成するとよい。
また、半導体基板の表面層にトレンチを形成する工程と、該トレンチ内に絶縁材を充填する工程と、前記トレンチで囲まれた第１領域に横型素子を形成する工程と、前記トレンチで囲まれない第２領域に縦型素子を形成する工程と、前記半導体基板の裏面を前記トレンチ形成箇所まで研削する工程と、前記半導体基板の前記第１領域の裏面に絶縁層を形成する工程とを有する製造方法とする。
また、半導体基板の表面層にトレンチを形成する工程と、該トレンチ内に絶縁材を充填する工程と、前記トレンチで囲まれた第１領域に横型素子を形成する工程と、前記第１領域とは異なる前記トレンチで囲まれた第２領域に縦型素子を形成する工程と、前記半導体基板の裏面を前記トレンチ形成箇所まで研削する工程と、前記半導体基板の前記第１領域の裏面に絶縁層を形成する工程とを有する製造方法とする。
【発明の効果】
【００１２】
この発明によれば、誘電体分離構造とすることで寄生効果をなくし、通常のＣＺ基板、ＦＺ基板およびエピタキシャル基板を用いることで低コストで、良好な素子特性を得ることができ、縦型ツェナーダイオードの厚さを薄くすることで動作抵抗を小さくしＥＳＤ破壊耐量を向上させることができる。
また、ＳＯＩ基板および部分ＳＯＩ基板の支持基板をＳＯＩ基板の酸化膜をストッパーとして研削して除去して本発明の半導体装置を形成することで、ＥＳＤ破壊耐量の高い半導体装置とすることができる。
【発明を実施するための最良の形態】
【００１３】
実施の最良の形態として、トレンチ誘電体分離層と基板の裏面に形成した絶縁膜で囲まれた厚みの薄い半導体領域に出力段用ＭＯＳＦＥＴなどの横型素子を形成し、それ以外の厚みの薄い箇所にＥＳＤ保護素子などの縦型素子を形成することで、寄生効果をなくし、縦型素子の動作抵抗を低減する。詳細な説明は以下の実施例で行う。
【実施例１】
【００１４】
図１は、この発明の第１実施例の半導体装置の要部断面図である。この図は、出力段用ＭＯＳＦＥＴおよびＥＳＤ保護素子である縦型ツェナーダイオード（以後、ＶＺＤと略す）の断面図である。この出力段ＭＯＳＦＥＴは５０Ｖ程度のＮｃｈ−ＭＯＳＦＥＴである。
この半導体装置は、ｐ基板１上に形成されたｐエピタキシャル層２と、このｐエピタキシャル層２の表面層に形成したｎウェル領域３とｐコンタクト領域１０と、ｎウェル領域３の表面層に形成したｐウェル領域４とｎコンタクト領域１１と、ｐウェル領域４の表面層に形成したｎソース領域７とｎオフセット領域５とｐコンタクト領域９と、ｎオフセット領域５の表面層に形成したｎドレイン領域８と、ｎオフセット領域５に形成したＬＯＣＯＳ膜６と、ｎソース領域７上とｐコンタクト領域９上に形成したソース電極２１と、ｎドレイン領域８上に形成したドレイン電極２２と、ｎソース領域７とｎオフセット領域５に挟まれたｐウェル領域４上にゲート絶縁膜１２を介して形成したゲート電極１３とで構成した出力段用ＭＯＳＦＥＴを有している。
【００１５】
また、ｐエピタキシャル層２に形成し、前記のｎウェル領域３から離して形成したｎドリフト領域１４と、ｎドリフト領域１４の表面層に形成したｎカソード領域１５と、ｎカソード領域１５上に形成したカソード電極２３と、ｐ基板１裏面に形成した絶縁膜をｎドリフト領域１４直下で開口し、その上に形成したアノード電極２８とで構成したＶＺＤを有している。
また、前記の出力段用ＭＯＳＦＥＴとＶＺＤの間にトレンチ誘電体分離構造を形成する。このトレンチ誘電体分離構造は、ｎウェル領域３とｎドリフト領域１４の間のｐエピタキシャル層２とｐ基板１を貫通するトレンチ１６と、このトレンチ１６を充填する絶縁膜１７とで構成する。
前記の出力段用ＭＯＳＦＥＴとＶＺＤはトレンチ１６で囲まれた別々の領域にそれぞれ形成される場合と、出力段用ＭＯＳＦＥＴのみトレンチ１６で囲まれた領域に形成される場合がある。
【００１６】
前記のアノード電極２８を、後述の図６に示すリードフレームなどの金属ベース３６に半田３７などで固着する。あるいは、アノード電極２８に導電性接着材を用いて金属ベース３６に固着してもよい。いずれにしろ、半導体装置の固着を考え、出力段要ＭＯＳＦＥＴの下の部分にも絶縁膜２７を介してアノード電極２８が配設されるのがよい。
尚、図中の２６はポリイミドなどの絶縁膜、３１はソース端子、３２はドレイン端子、３３はゲート端子、３４はカソード端子、３５はアノード端子である。
図２〜図６は、図１の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。
図２において、最初に出力段ＭＯＳＦＥＴの素子構造について記す。０．００１Ωｃｍ程度のｐ基板１上に厚さが１０μｍで、比抵抗が数１０Ωｃｍ程度のｐエピタキシャル層２を形成する。このｐエピタキシャル層２の表面層に厚さが数μｍで、ドーズ量が１×１０13ｃｍ-2程度のｎウェル領域３と、ドーズ量が１×１０15ｃｍ-2程度のｐコンタクト領域１０を形成し、ｎウェル領域３の表面層にｎウェル領域３より高いドーズ量のｐウェル領域４と、ドーズ量が１×１０15ｃｍ-2程度のｎコンタクト領域１１を形成する。ｐウェル領域４の表面層にドーズ量が１×１０15ｃｍ-2程度のｎソース領域７と、ドーズ量が１×１０15ｃｍ-2程度のｐコンタクト領域９とｐウェル領域４より高いドーズ量のｎオフセット領域５を形成し、このｎオフセット領域５にＬＯＣＯＳ膜６と、ドーズ量が１×１０15ｃｍ-2程度のｎドレイン領域８を形成する。
【００１７】
ｎソース領域７とｎオフセット領域５に挟まれたｐウェル領域４上に数十ｎｍのゲート絶縁膜１２を介してポリシリコンでゲート電極１３を形成する。このポリシリコンの厚みは、素子の微細化に伴い薄型化が図られており数１００ｎｍのオーダーである。
次に、ＶＺＤの素子構造について記す。ＶＺＤは、ｐエピタキシャル層２の表面層にドーズ量が１×１０15ｃｍ-2程度で厚みが８μｍ程度のｎドリフト領域１４が形成され、このｎドリフト領域１４の表面層にドーズ量が１×１０15ｃｍ-2程度で厚みが１μｍ程度のｎカソード領域１５を形成する。ｎドリフト領域１４を不純物濃度が高く、また厚さを厚く形成するのは、ＥＳＤ印加時のＶＺＤの動作抵抗を低抵抗にしてＥＳＤ保護しやすくするためである。
前記の工程に続いて、分離用のトレンチ１６を形成する。このとき、トレンチ１６の深さは、表面からｐ基板１に達する深さとする。その後、トレンチ１６内を絶縁膜１７で埋めて、表面を平坦としてトレンチ誘電体分離構造とする。尚、このトレンチ誘電体分離構造は、前記の各部を形成する前でも、途中でも構わない。またトレンチ誘電体分離構造はトレンチ１６の側壁に酸化膜を形成し、その溝をポリシリコンで埋め込む構造でも構わない。
【００１８】
続いて、層間絶縁膜となるポリイミドなどの絶縁膜２６が被覆され、この絶縁膜２６を開口して、ｎソース領域７上とｐコンタクト領域９上にソース電極２１が形成され、ｎドレイン領域８上にドレイン電極２２が形成され、ｎカソード領域１５上にカソード電極が形成され、ｐコンタクト領域１０上に金属膜２４が形成され、ｎコンタクト領域１１上に金属膜２５が形成されている。これらの金属膜２４、２５はソース電極２１とドレイン電極２２に接続されている。
つぎに、図示しない金属配線と絶縁するための層間絶縁膜の形成工程と、その上の金属配線を形成する工程を行い、続いてパッシベーション膜を形成して、表面構造は完了する  以下、図３〜図６を用いて説明する。
つぎに、ｐ基板１の裏面側をバックグラインドして薄型化を行う。このバックグラインド厚みは、ｐ基板１の縦型抵抗成分をなるべく小さくさせるために、トレンチ１６に達するようにし、ｎドリフト領域１４下に残ったｐ基板１はｐアノード領域となり、その厚みは裏面コンタクトのオーミック接合が得られる程度の厚み（１０μｍ以上）とする（図３）。
【００１９】
つぎに、ｐ基板１の裏面側を酸化膜などの絶縁膜２７で被覆し、ＶＺＤのアノード電極と接触する箇所のみ絶縁膜２７を開口する。尚、この絶縁膜２７の開口部形成に当たっては、表面側のような微細化は必要でなく、その寸法精度は数１００μｍのオーダーで良い。そのため、フォトリソグラフィー工程は不要であり、ｐ基板１の裏面にマスクを介して絶縁材（エポキシ樹脂など）などの媒体を塗布するスクリーン印刷技術などが適用できる（図４）。
つぎに、ｐ基板１の裏面にチタン−ニッケル−金などでアノード電極２８を形成する（図５）。
つぎに、アノード電極２８を半田３７を介してリードフレームなどの金属ベース３６に固着する。尚、半田３７の代わりに導電性接着材（導電性エポキシなど）を用いて、リードフレームなどの金属ベースに固着して、アノード電極２８を省くことができる（図６）。
【００２０】
尚、前記の分離用のトレンチ１６は、他の箇所に形成されるアナログ系の要素素子間の分離にも用いることができる。
図７は、図１の半導体装置のＥＳＤ破壊耐量を示す図である。比較のために、従来の図１４の半導体装置のＥＳＤ破壊耐量も点線で示した。
ＥＳＤ試験の条件は、Ｒ＝１５０Ω、Ｃ＝１５０ｐＦのヒューマンボディモデル（人間−素子間の放電モデル）の条件とした。ｐ基板１の厚みの薄い図１の方が、動作抵抗が小さいため、ＥＳＤ破壊耐量が大きい。
前記のように、トレンチ誘電体分離構造とすることで寄生効果をなくし、通常の基板を用いることで製造コストを低下させ、縦型ツェナーダイオードの厚さを薄くすることで動作抵抗を小さくし、ＥＳＤ破壊耐量を向上させ、通常の基板を用いることで、基板に含まれる欠陥が少なくなり、良好な素子特性を得ることができる。
【００２１】
また、ｐ基板１が高濃度のため、ｐ基板１で空乏層が停止され、絶縁膜２７の界面に到達しない。通常、半導体基板裏面に絶縁膜を形成しただけの構造では、半導体基板裏面と絶縁膜の界面に表面準位が存在し、そのため、この箇所に空乏層が到達すると漏れ電流が増大する。この構造では、前記したように高濃度のｐ基板１で空乏層を停止させ、表面準位のある箇所まで空乏層を広がらなくさせることで、漏れ電流の増大を防止できる。
また、ｐ型のＣＺ基板またはＦＺ基板を用いて、図１のｐ基板１に相当した箇所をｐ基板１と同一の導電型のボロンなどをイオン注入して、金属膜２５が変質しない低温（例えば、５００℃以下）またはレーザーアニールなどにより活性化させ、高濃度層を形成する。この高濃度層を形成することで、空乏層を止めるフィールドストップ構造となり、漏れ電流の増大を防止することができる。勿論、ｎ型のＣＺ基板またはＦＺ基板の場合はリンなどをイオン注入して高濃度層を形成すればよい。
【００２２】
また、図１の構造ではトレンチ１６を充填する絶縁膜１７の裏面の形状は平坦になるか、裏面のエッチングにより凹部の形状となる。この平坦な絶縁膜１７または凹部の絶縁膜１７を被覆するように絶縁膜２７は形成される。
【実施例２】
【００２３】
図８は、この発明の第２実施例の半導体装置の要部断面図である。この図は、出力段用ＭＯＳＦＥＴおよびＶＺＤの断面図である。この出力段ＭＯＳＦＥＴは５０Ｖ程度のＮｃｈ−ＭＯＳＦＥＴである。
図１との違いは、ｐ基板１がｐ型のＣＺ基板１ａ（ＣＺウェハ）を用いていることである。ウェハプロセスは図２〜図６とほぼ同じであるが、異なるのは、ＣＺ基板１ａの裏面側の絶縁膜２７を形成した後で、裏面コンタクトを得るためのｐ+ 層を兼ねたｐアノード領域２９を形成するプロセスが追加されている点である。このｐアノード領域２９は、開口した絶縁膜２７をマスクにボロンのイオン注入を行い、その後で、レーザーアニール（ＹＡＧ系）を行うことで形成することができる。尚、ＣＺ基板１ａの代わりにＦＺ基板（ＦＺウェハ）を用いても構わない。また、この場合も第１実施例と同様の効果が得られる。
【００２４】
また、この場合も絶縁膜２７と接っするＣＺ基板１の裏面に図示しない空乏層を停止させる働きをする高濃度のｐ領域を形成することで、出力段ＭＯＳＦＥＴの漏れ電流を低減することができる。
【実施例３】
【００２５】
図９は、この発明の第３実施例の半導体装置の要部断面図である。この図は、出力段用ＭＯＳＦＥＴおよびＶＺＤの断面図である。この出力段ＭＯＳＦＥＴは５０Ｖ程度のＮｃｈ−ＭＯＳＦＥＴである。
これは、図１３の半導体装置のＳＯＩ基板７１の支持基板１ｂの酸化膜６１をストッパーにして支持基板１ｂを切削して除去し、その後、図８と同様に酸化膜６１を開口して、この酸化膜６１をマスクにボロンのイオン注入を行い、その後、レーザーアニール（ＹＡＧ系）を行うことでｐ+ 層のｐアノード領域２９を形成する。勿論、図１４のように部分的に酸化膜がある部分ＳＯＩ基板７２の支持基板１ｂを酸化膜６１ａをストッパーにしてウェハを切削して除去し、その後、酸化膜６１ａの開口部からボロンのイオン注入を行い、その後、レーザーアニール（ＹＡＧ系）を行うことでｐ+ 層であるｐアノード領域２９を形成してもよい。
【００２６】
これらの場合は、従来の図１３、図１４のようなＳＯＩ基板７１、部分ＳＯＩ基板７２を用いた半導体装置の場合より、支持基板１ｂの切削にコストがかかり、製造コストは上昇する。しかし、ＶＺＤの厚さが薄くなるため、動作抵抗を低減できて、ＥＳＤ破壊耐量を向上させることができる。また、トレンチ誘電体分離構造のため寄生効果を無くすることができる。
前記の第１実施例〜第３実施例のＶＺＤを、図１０のようにｎドリフト領域１４の表面層にｐ領域３０を形成し、このｐ領域３０の表面層にｐコンタクト領域１５ａを形成したｐｎｐ型トランジスタに置き換えてもよい。ｐｎｐ型トランジスタにすると、ＧＮＤ（基板）−高電位側間でも耐圧を持つことができるようになる。この構造は、車載向けなどのパワーＩＣなどにおいて、ヒューマンエラーによるバッテリの逆接続時に回路が破損しないようにＧＮＤ（基板）−高電位側間に耐圧を持たせることで回路を保護するときに非常に有効な構造となる。勿論、第２、第３実施例のＶＺＤをｐｎｐトランジスタに置き換えると同様の効果が得られる。
【００２７】
また、図１１のように、前記のＶＺＤを縦型ＩＧＢＴとし、出力段用ＭＯＳＦＥＴをこの縦型ＩＧＢＴを制御する回路用ＭＯＳＦＥＴとすることで、イグナイター素子としても用いることができる。この縦型ＩＧＢＴは出力段用ＭＯＳＦＥＴと同等の働きも兼ねている。ＥＳＤが印加されたとき、その電圧を図示しない低耐圧のツェナーダイオードを介して縦型ＩＧＢＴのゲートに入れることで、縦型ＩＧＢＴを点弧させて、ＥＳＤ保護を行う。
尚、図中の１ｃはｎ領域（ＣＺ基板）、３ａは回路用ＭＯＳＦＥＴのｐウェル領域、４１〜５０は縦型ＩＧＢＴの各部に付した番号であり、４１はｐウェル領域、４２はｎエミッタ領域、４３はゲート絶縁膜、４４はゲート電極、４５はｐコレクタ領域、４６はエミッタ電極、４７はコレクタ電極、４８はエミッタ端子、４９はゲート端子、５０はコレクタ端子である。
【００２８】
前記の縦型ＩＧＢＴには寄生ｐｎｐトランジスタが存在するため、高温領域での漏れ電流がｐｎダイオードであるＶＺＤよりも大きい。しかし、トレンチ誘電体分離構造を適用することで、漏れ電流（キャリア）による回路用ＭＯＳＦＥＴへの寄生効果をなくすることができる。
尚、裏面のｐコレクタ領域４５の形成は、図８と同じイオン注入とレーザーアニール（ＹＡＧ系）を適用することで、低注入のｐコレクタ領域４５を形成できる。この低注入のｐコレクタ領域４５の不純物濃度を制御することで、ライフタイムキラーを用いずに特性制御が可能となり、正の温度特性を持つＥＳＤ破壊耐量が高い縦型ＩＧＢＴの作製が可能となる。
また、このｐコレクタ領域４５を、イオン種をｐ型からｎ型に変えることで縦型ＭＯＳＦＥＴにすることができる。
【図面の簡単な説明】
【００２９】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】図１の半導体装置の要部製造工程断面図
【図３】図２に続く、図１の半導体装置の要部製造工程断面図
【図４】図３に続く、図１の半導体装置の要部製造工程断面図
【図５】図４に続く、図１の半導体装置の要部製造工程断面図
【図６】図５に続く、図１の半導体装置の要部製造工程断面図
【図７】図１の半導体装置のＥＳＤ破壊耐量を示す図
【図８】この発明の第２実施例の半導体装置の要部断面図
【図９】この発明の第３実施例の半導体装置の要部断面図
【図１０】ＶＺＤをｐｎｐ型トランジスタに置き換えた場合の要部断面図
【図１１】ＶＺＤを縦型ＩＧＢＴに置き換え、出力段用ＭＯＳＦＥＴを縦型ＩＧＢＴを制御する回路用ＭＯＳＦＥＴに置き換えた場合の要部断面図
【図１２】従来の通常の基板を用いて製作されたパワーＩＣの要部断面図
【図１３】従来のＳＯＩ基板を用いて製作したパワーＩＣの要部断面図
【図１４】従来の部分ＳＯＩ基板を用いて製作したパワーＩＣの要部断面図
【符号の説明】
【００３０】
１    ｐ基板
１ａ  ｐ領域
１ｂ  支持基板
１ｃ  ＣＺ基板
２    ｐエピタキシャル層
２ａ  ｐ半導体層（活性層）
３    ｎウェル領域
３ａ、４、４１  ｐウェル領域
５    ｎオフセット領域
６    ＬＯＣＯＳ膜
７    ｎソース領域
８    ｎドレイン領域
９、１０  ｐコンタクト領域
１１、１５ａ  ｎコンタクト領域
１２、４３  ゲート絶縁膜
１３、４４  ゲート電極
１４    ｎドリフト領域
１５、６２  ｎカソード領域
１６    トレンチ
１７    絶縁膜
２１    ソース電極
２２    ドレイン電極
２３、６４  カソード電極
２４、２５  金属膜
２６、２７  絶縁膜
２８、６５  アノード電極
２９    ｐアノード領域
３０    ｐ領域
３１    ソース端子
３２    ドレイン端子
３３、４９  ゲート端子
３４、６６  カソード端子
３５、６７  アノード端子
３６    金属ベース
３７    半田
４２    ｎエミッタ領域
４５    ｐコレクタ領域
４６    エミッタ電極
４７    コレクタ電極
４８    エミッタ端子
５０    コレクタ端子
５１    ｎ領域
５２    ｐ領域
５３    接合分離領域
６１、６１ａ  酸化膜
７１    ＳＯＩ基板
７２    部分ＳＯＩ基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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