(57)【要約】【課題】  電界効果トランジスタ（ＦＥＴ）で実現された電子システムがバイアス温度不安定性（ＢＴＩ）によるしきい値電圧シフトを低減できるようにする方法および装置を提供することにある。【解決手段】  ＢＴＩによるＶＴシフトは、ＦＥＴが特定の電圧応力状態にあるときに蓄積する。電子システム内の多くの記憶素子は、実質的にシステムの寿命の間、同じデータを保管し、その結果、記憶素子内のＦＥＴに相当なＢＴＩによるＶＴシフトが発生する。本発明の一実施形態は、電子システムが動作する時間のうちの第１の部分の間、特定の記憶素子が第１の状態にあり、その間にデータが第１のフェーズで記憶素子に保管されることと、電子システムが動作する時間のうちの第２の部分の間、特定の記憶素子が第２の状態にあり、その間にデータが第２のフェーズで記憶素子に保管されることを保証する。【選択図】  図２
2006252696.tif 000002
【特許請求の範囲】
【請求項１】
電子システム内で使用される電界効果トランジスタ（ＦＥＴ）内のバイアス温度不安定性（ＢＴＩ）によるしきい電圧（ＶＴ）シフトを低減するための方法において、
フェーズ・モードを第１の値に設定するステップと、
前記フェーズ・モードの前記第１の値を使用して、記憶素子に保管するために入力データ信号の第１のフェーズを選択するステップと、
前記フェーズ・モードの前記第１の値を使用して、出力データとしての記憶素子データの第１のフェーズを選択するステップと、
フェーズ・モード・スイッチ・トリガを活動化するステップと、
前記フェーズ・モード・スイッチ・トリガの活動化に応答して、前記フェーズ・モードを第２の値に変更するステップと、
前記フェーズ・モードの前記第２の値を使用して、前記記憶素子に保管するために前記入力データ信号の第２のフェーズを選択するステップと、
前記フェーズ・モードの前記第２の値を使用して、出力データとしての記憶素子データの第２のフェーズを選択するステップと、
を有する、方法。
【請求項２】
前記フェーズ・モード・スイッチ・トリガを活動化するステップが、前記電子システムの再始動が行われたときに行われる、請求項１に記載の方法。
【請求項３】
前記フェーズ・モード・スイッチ・トリガの活動化に続いて、
不揮発性ストレージから前のフェーズ・モード値を読み取るステップと、
前記前のフェーズ・モード値とは異なるように前記フェーズ・モード値を設定するステップと、
前記不揮発性ストレージ内の前記前のフェーズ・モード値を前記前のステップで設定された前記フェーズ・モード値に更新するステップと、
をさらに含む、請求項２に記載の方法。
【請求項４】
前記フェーズ・モード・スイッチ・トリガを活動化するステップが、
不揮発性ストレージから前の再始動時間を読み取るステップと、
現在時間と前記前の再始動時間との間の経過時間を決定するステップと、
前記経過時間が所定の間隔より長い場合に、
前記フェーズ・モード・スイッチ・トリガを活動化するステップと、
前記不揮発性ストレージ内の前記前の再始動時間を前記現在時間で更新するステップと、
を実行するステップと、
前記経過時間が前記所定の間隔より短い場合に、前記フェーズ・モード・スイッチ・トリガの活動化を禁止するステップを実行するステップと、
をさらに有する、請求項３に記載の方法。
【請求項５】
前記フェーズ・モード・スイッチ・トリガを活動化するステップが、１組のアレイ・ビルトイン・セルフ・テスト（ＡＢＩＳＴ）パターンが開始したときに行われる、請求項１に記載の方法。
【請求項６】
前記フェーズ・モード・スイッチ・トリガを活動化するステップが、１組または複数組のＡＢＩＳＴパターンの適用が完了したときに行われる、請求項１に記載の方法。
【請求項７】
前記フェーズ・モード・スイッチ・トリガを活動化するステップが、１組のアレイ・ビルトイン・セルフ・テスト（ＡＢＩＳＴ）パターンが開始し、前の１組のＡＢＩＳＴパターンが開始してから所定の時間間隔が経過したときに行われる、請求項１に記載の方法。
【請求項８】
前記フェーズ・モード・スイッチ・トリガを活動化するステップが、１組または複数組のＡＢＩＳＴパターンの適用が完了し、前の１組のＡＢＩＳＴパターンが完了してから所定の時間間隔が経過したときに行われる、請求項１に記載の方法。
【請求項９】
前記フェーズ・モード・スイッチ・トリガを活動化するステップが、前のフェーズ・モード・スイッチ・トリガが発生してから所定の期間が経過したときに行われる、請求項１に記載の方法。
【請求項１０】
前記フェーズ・モード・スイッチ・トリガに応答して前記フェーズ・モードを変更する前に、特定の記憶素子の前記記憶素子データのフェーズが変更される、請求項９に記載の方法。
【請求項１１】
前記記憶素子データが複数ビットのデータを有し、前記記憶素子データの前記フェーズの変更が時分割多重化方式で行われる、請求項１０に記載の方法。
【請求項１２】
フェーズ・モード値の変更後、前記特定の記憶素子の前記記憶素子データが反転されるまで、前記特定の記憶素子の前記出力データの使用が禁止される、請求項１０に記載の方法。
【請求項１３】
前記ＦＥＴがＰチャネル電界効果トランジスタであり、前記バイアス温度不安定性が負バイアス温度不安定性（ＮＢＴＩ）である、請求項１に記載の方法。
【請求項１４】
前記ＦＥＴがＮチャネル電界効果トランジスタであり、前記バイアス温度不安定性が正バイアス温度不安定性（ＰＢＴＩ）である、請求項１に記載の方法。
【請求項１５】
クロック出力とフェーズ・モード出力とを有するコントローラと、
入力データ信号に結合された入力フェーズ選択であって、入力が前記フェーズ・モードに結合され、入力フェーズ選択出力を有し、前記入力フェーズ選択出力が前記フェーズ・モードによって選択された前記入力データ信号の論理値の真または補数である入力フェーズ選択と、
前記入力フェーズ選択出力に結合されたデータ入力と、クロック入力と、記憶素子出力とを有する記憶素子であって、前記クロック入力が前記データ入力を前記記憶素子にラッチすることができる記憶素子と、
前記記憶素子出力に結合された入力を有する出力フェーズ選択であって、入力が前記フェーズ・モードに結合され、出力フェーズ選択出力を有し、前記出力フェーズ選択出力が前記フェーズ・モードによって決定された前記記憶素子データの真または補数フェーズである出力フェーズ選択と、
を有する、電子システム。
【請求項１６】
前記記憶素子が、Ｍ行×Ｎ列のメモリ・セルを有するメモリ・アレイである、請求項１５に記載の電子システム。
【請求項１７】
前記記憶素子が、前記入力フェーズ選択に結合された入力と、前記Ｎ列のメモリ・セルのうちの１つの列内の各メモリ・セルのビット線入力に結合されたビット線出力とを有するビット線ドライバをさらに有する、請求項１６に記載の電子システム。
【請求項１８】
前記記憶素子が前記ビット線出力に結合されたセンス増幅器をさらに有し、前記センス増幅器が読取り操作中にメモリ・セルの内容を感知するのに適している、請求項１７に記載の電子システム。
【請求項１９】
前記記憶素子が、前記メモリ・アレイへのアドレス入力に結合された１つまたは複数の入力と、前記メモリ・アレイの前記Ｍ行のうちの１つの行内の各メモリ・セルのワード線入力に結合されたワード線出力とを有するワード線ドライバをさらに有する、請求項１８に記載の電子システム。
【請求項２０】
前記ワード線ドライバが、
前記アドレス入力に結合された入力と、クロックに結合された入力と、デコーダ出力とを有するデコーダと、
フェーズ・モードに結合された入力と、
第１の電圧供給源に結合されたソースと、前記ワード線出力に結合されたドレインとを有する第１のＰＦＥＴであって、前記フェーズ・モードが第１の値を有し、前記デコーダ出力がアクティブであるときに前記第１のＰＦＥＴが前記ワード線出力をハイに励起する第１のＰＦＥＴと、
前記第１の電圧供給源に結合されたソースと、前記ワード線出力に結合されたドレインとを有する第２のＰＦＥＴであって、前記フェーズ・モードが第２の値を有し、前記デコーダ出力がアクティブであるときに前記第２のＰＦＥＴが前記ワード線出力をハイに励起する第２のＰＦＥＴと、
をさらに有する、請求項１９に記載の電子システム。
【請求項２１】
前記ワード線ドライバが、
前記アドレス入力に結合された入力と、ライン・クロックに結合された入力と、デコーダ出力とを有するデコーダと、
前記ワード線に結合されたドレインと、第１の電圧供給源に結合されたソースとを有する大型ＦＥＴ（電界効果トランジスタ）と、
前記デコーダ出力結合された入力と、前記大型ＦＥＴのゲートに結合された出力とを有するパルス発生器であって、前記大型ＦＥＴが実質的に前記第１の供給電圧まで前記ワード線を充電するのに十分な長さの前記デコーダ出力の遷移に応答して前記パルス発生器がパルスを生成するパルス発生器と、
前記ワード線に結合されたドレインと、前記電圧供給源に結合されたソースと、前記デコーダ出力に結合されたゲートとを有する小型ＦＥＴであって、前記小型ＦＥＴが実質的に前記供給電圧に前記ワード線を維持できる小型ＦＥＴと、
前記大型ＦＥＴおよび前記小型ＦＥＴとは反対のタイプの放電ＦＥＴであって、前記デコーダ出力に結合されたゲートと、前記ワード線に結合されたドレインと、第２の電圧供給源に結合されたソースとを有する放電ＦＥＴと、
をさらに有する、請求項１９に記載の電子システム。
【請求項２２】
前記記憶素子が、
選択信号に結合された入力であって、前記記憶素子が選択されたときに前記選択信号がアクティブになり、前記記憶素子が選択されないときに前記選択信号が非アクティブになる入力と、
前記選択信号に結合されたゲートと、電圧供給源に結合されたソースと、真フェーズ・ビット線に結合されたドレインとを有する第１の小型ＦＥＴと、
前記選択信号に結合されたゲートと、前記電圧供給源に結合されたソースと、補数フェーズ・ビット線に結合されたドレインとを有する第２の小型ＦＥＴと、
前記電圧供給源に結合されたソースと、前記真フェーズ・ビット線に結合されたドレインと、第１のゲートとを有する第１の大型ＦＥＴと、
前記電圧供給源に結合されたソースと、前記補数フェーズ・ビット線に結合されたドレインと、第２のゲートとを有する第２の大型ＦＥＴと、
前記選択信号に結合された入力と、前記第１のゲートおよび前記第２のゲートに結合された出力とを有するパルス発生器であって、前記第１または前記第２の大型ＦＥＴの前記ドレインに結合された前記ビット線を充電するのに十分な長さの間、各大型ＦＥＴをオンにするのに適したパルス幅を有するパルスを出力することにより、前記選択信号上の遷移に応答するパルス発生器と、
を有する復元機能をさらに有する、請求項１６に記載の電子システム。
【請求項２３】
前記ビット線ドライバが、
前記真ビット線に結合されたソースと、前記補数ビット線に結合されたドレインと、前記選択信号に結合されたゲートとを有する小型等化ＦＥＴと、
前記真ビット線に結合されたソースと、前記パルス発生器の前記出力に結合されたドレインとを有する大型等化ＦＥＴと、
をさらに有する、請求項２２に記載の電子システム。
【請求項２４】
前記ビット線ドライバが、
フェーズ・モード入力と選択信号入力とを有する復元機能をさらに有し、前記復元機能が、
前記真フェーズ・ビット線に結合されたドレインと、電圧供給源に結合されたソースとを有する第１の複数のＦＥＴと、
前記補数フェーズ・ビット線に結合されたドレインと、前記電圧供給源に結合されたソースとを有する第２の複数のＦＥＴと、
をさらに有し、
前記選択信号が非アクティブになったときに、前記フェーズ・モード入力の値が前記第１の複数のＦＥＴ内の第１の特定のＦＥＴと前記第２の複数のＦＥＴ内の第２の特定のＦＥＴとを決定する、請求項１６に記載の電子システム。
【請求項２５】
前記ビット線ドライバが等化機能をさらに有し、前記等化機能が、
前記真フェーズ・ビット線に結合されたソースと、前記補数フェーズ・ビット線に結合されたドレインとを有する第１の等化ＦＥＴと、
前記真フェーズ・ビット線に結合されたソースと、前記補数フェーズ・ビット線に結合されたドレインとを有する第２の等化ＦＥＴと、
をさらに有し、
前記フェーズ・モードが第１のフェーズ・モード値を有し、前記選択信号が非アクティブであるときに、前記第１の等化ＦＥＴがオンになり、前記フェーズ・モードが第２のフェーズ・モード値を有し、前記選択信号が非アクティブであるときに、前記第２の等化ＦＥＴがオンになる、請求項２４に記載の電子システム。
【請求項２６】
前記コントローラが、
前記フェーズ・モードを第１の値から第２の値に切り替えることができるフェーズ・モード・スイッチ・トリガ
をさらに有する、請求項１５に記載の電子システム。
【請求項２７】
前記フェーズ・モード・スイッチ・トリガに結合されたタイマをさらに有し、前記フェーズ・モード・スイッチ・トリガが、前記タイマからのタイミング情報を使用して、所定の時間間隔で前記フェーズ・モードを第１の値から第２の値に切り替えることができる、請求項２６に記載の電子システム。
【請求項２８】
前記フェーズ・モード・スイッチ・トリガがオペレーティング・システムとやりとりし、前記オペレーティング・システムが前記電子システムの再始動を前記フェーズ・モード・スイッチ・トリガに伝達する、請求項２６に記載の電子システム。
【請求項２９】
前記オペレーティング・システムによって伝達された前記電子システムの前記再始動時に前記フェーズ・モード・スイッチ・トリガが活動化する、請求項２６に記載の電子システム。
【請求項３０】
前記フェーズ・モード・スイッチ・トリガが、再始動の時間が書き込まれる不揮発性ストレージに結合され、前の再始動から所定の時間が経過した場合に前記オペレーティング・システムによって伝達された前記電子システムの前記再始動時に前記フェーズ・モード・スイッチ・トリガが活動化する、請求項２６に記載の電子システム。
【請求項３１】
電子システム内の記憶素子内のバイアス温度不安定性によるＶＴシフトを低減するための方法において、
第１の状態中に真フェーズとして記憶素子データを保管するステップと、
第２の状態中に補数フェーズとして記憶素子データを保管するステップと、
前記電子システムが前記第１の状態で合計動作時間のうちの少なくとも第１の部分を費やすことを保証し、前記第１の状態にある第１の合計時間を累積するステップと、
前記電子システムが前記第２の状態で合計動作時間のうちの少なくとも第２の部分を費やすことを保証し、前記第２の状態にある第２の合計時間を累積するステップと、
を有する、方法。
【請求項３２】
前記第１の合計時間を実質的に前記第２の合計時間に等しいものにするステップをさらに有する、請求項３１に記載の方法。
【請求項３３】
前記第１の合計時間を前記第２の合計時間の２倍以下にするステップをさらに有する、請求項３１に記載の方法。
【請求項３４】
前記第１の合計時間を前記第２の合計時間の４倍以下にするステップをさらに有する、請求項３１に記載の方法。
【請求項３５】
前記第１の合計時間を前記第２の合計時間の１０倍以下にするステップをさらに有する、請求項３１に記載の方法。
【請求項３６】
前記電子システムが前記第１の状態で前記合計動作時間のうちの少なくとも前記第１の部分を費やすことを保証するステップと、前記電子システムが前記第２の状態で前記合計動作時間のうちの少なくとも前記第２の部分を費やすことを保証するステップが、事前指定のイベントが発生したときに前記第１の状態から前記第２の状態にまたは前記第２の状態から前記第１の状態に状態を変更するステップをさらに有する、請求項３１に記載の方法。
【請求項３７】
前記事前指定のイベントが前記電子システムの再始動である、請求項３６に記載の方法。
【請求項３８】
前記事前指定のイベントが、前記電子システムの前の再始動から事前指定の経過時間より長く経過した後に行われる前記電子システムの再始動である、請求項３６に記載の方法。
【請求項３９】
前記事前指定のイベントが、前の状態変更から事前指定の時間の超過である、請求項３６に記載の方法。
【請求項４０】
前記事前指定のイベントが、１組のアレイ・ビルトイン・セルフ・テスト・パターンの開始である、請求項３６に記載の方法。
【請求項４１】
前記事前指定のイベントが、１組のアレイ・ビルトイン・セルフ・テスト・パターンの完了である、請求項３６に記載の方法。
【請求項４２】
前記事前指定のイベントが、１組のアレイ・ビルトイン・セルフ・テスト・パターンの所定回数の完了の完了である、請求項３６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、電界効果トランジスタ回路に関する。より具体的には、本発明は、バイアス温度不安定性によるしきい電圧シフト（bias temperature instability caused threshold voltage shift）を受けやすい電界効果トランジスタに関する。
【背景技術】
【０００２】
最新の電子システム、たとえば、コンピュータ・プロセッサ、携帯情報端末（ＰＤＡ）、デジタル・カメラは、現在、半導体チップ上に製作された電界効果トランジスタ（ＦＥＴ）を使用する論理回路および記憶回路を頼りにしている。相補型金属酸化膜半導体（ＣＭＯＳ）回路は、ＣＭＯＳ回路によって提供される速度および比較的低い電力のために、このような論理回路および記憶回路で広く使用されている。ＣＭＯＳ回路は、Ｐチャネル電界効果トランジスタ（ＰＦＥＴ）およびＮチャネル電界効果トランジスタ（ＮＦＥＴ）を使用する。
【０００３】
最近の技術の進歩により、ＦＥＴの物理的サイズが低減されている。電圧供給源は、電力を節約するために、ならびにＦＥＴの物理的サイズの低減の要件に対処するために縮小されている。ＦＥＴしきい電圧（ＶＴ）は、供給電圧の低減の結果として生じるＦＥＴゲート電圧の低減という性能低下効果を緩和するように低減されている。ＦＥＴのサイズの収縮およびＶＴの低減の結果として、ＰＦＥＴ内の負バイアス温度不安定性（ＮＢＴＩ）によるＶＴシフトが重大な問題になり、その結果、性能低下、電圧感度が発生し、限界だが効力のあるメモリ保管場所であった可能性のあるものが障害のある保管場所になっている。ＮＢＴＩによるＶＴシフトはＰＦＥＴ内のＶＴの増加（絶対値）を引き起こし、これはＰＦＥＴ上のソース電圧およびドレイン電圧に対するゲート電圧の関数である。ＮＢＴＩによるＶＴシフトは、ＰＦＥＴがＮＢＴＩによるＶＴシフトに応力を加える電圧状態にある間に、時間の経過につれて蓄積する。ＰＦＥＴ内のＮＢＴＩによるＶＴシフトは、現在の技術では重大な問題である。ＰＦＥＴ内のＮＢＴＩによるＶＴシフトについては本明細書で詳細に論ずる。同様のＶＴシフトはＮＦＥＴにも存在するが、現在の技術ではＰＦＥＴの場合より程度が小さい。ＮＦＥＴ内のこのようなＶＴシフトはＰＢＴＩ（正バイアス温度不安定性）と呼ばれている。以下に記載する例は、本発明の諸実施形態がＰＦＥＴ内のＮＢＴＩによるＶＴシフトの悪影響の多くをどのように克服するかを例証するものであるが、ＮＦＥＴ内のＰＢＴＩによるＶＴシフトを低減するために同様の諸実施形態が企図されている。
【０００４】
ＰＦＥＴのソースとドレインがいずれも「ハイ」電圧レベルであり、ゲートが「ロー」電圧レベルであるときに、ＰＦＥＴはＮＢＴＩ電圧応力状態（voltage stress condition）にある。たとえば、１ボルトの供給電圧を有する現在のＣＭＯＳチップでは、そのソースとそのドレインが１ボルトであり、そのゲートが接地レベル（０ボルト）であるときに、ＰＦＥＴはＮＢＴＩ電圧応力状態にある。また、ゲートが「ハイ」であり、ソースが「ハイ」であるときに、ＰＦＥＴはＮＢＴＩによるＶＴ低下からいくらか回復する傾向がある。理想的には、ＰＦＥＴの平衡デューティ・サイクル（５０％はＮＢＴＩ電圧応力状態にあり、５０％はＮＢＴＩ電圧応力状態にはない）は、最も均一な応力を発生することになるであろう。ＮＦＥＴのゲートが「ハイ」であり、ＮＦＥＴのソースとドレインが「ロー」電圧であるときに、ＮＦＥＴはＰＢＴＩ電圧応力状態にある。
【０００５】
ＮＢＴＩによるＶＴシフトは当業界内で知られているが、ＶＴシフトに関連する低下問題に対処しようと試みるほとんどの方法は、発生するＮＢＴＩによるＶＴシフトの量を最小限にするためのプロセス技法を扱っている。しかし、ゲート酸化膜（またはゲート誘電体に使用するその他の誘電材料）を薄くし、供給電圧を減少させることにより、発生するＮＢＴＩによるＶＴシフトは通常のＶＴ変動性の全体的な百分率としてより重大なものになっている。典型的なＮＢＴＩによるＶＴシフトは、ＰＦＥＴのデューティ・サイクルが５０％である（すなわち、ＰＦＥＴがＮＢＴＩ電圧応力状態でその時間の半分を費やし、ＮＢＴＩ電圧応力状態ではない状態でその時間の半分を費やす）場合に３０〜４０ｍＶ（ミリボルト）であるが、デューティ・サイクルが１００％に近い（すなわち、ＰＦＥＴがほとんどいつもＮＢＴＩ電圧応力状態にある）場合、ＮＢＴＩによるＶＴシフトは８０〜９０ｍＶになる可能性がある。ほとんど０％のデューティ・サイクルが存在する（すなわち、ＰＦＥＴがほとんどＮＢＴＩ電圧応力状態にならない）場合、ＮＢＴＩによるＶＴシフトはほとんどまったく発生しない。数年前、供給電圧は概して５ボルトであり、ＶＴは約７００ｍＶであった。現在、供給電圧は約１ボルトであり、ＶＴは約２００ｍＶであり、８０〜９０ｍＶというＮＢＴＩによるＶＴシフトは最新のＰＦＥＴの全ＶＴのうちの相当な百分率になっている。
【０００６】
いくつかの使用状況では、特定のＰＦＥＴのデューティ・サイクルが５０％を著しく超える可能性がある。たとえば、メモリ・アレイ（たとえば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）またはダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ））では、一般にチップのテスト中にＡＢＩＳＴ（アレイ・ビルトイン・セルフ・テスト（array built in self test））が適用される。ＡＢＩＳＴは、チップ内の欠陥を識別するために必要なバーンイン応力状態（高温および／または高供給電圧）中にさらに使用される。バーンイン中に適用される温度および供給電圧増加状態は、ＮＢＴＩによるＶＴシフトによる低下の速度を高める。バーンイン中にＡＢＩＳＴは、メモリ・アレイに結合されるパターンを発生する。ＡＢＩＳＴは、欠陥がまったくないメモリ・アレイから予想される結果に照らし合わせて、結果出力パターンをチェックする。これらのパターンの意図は、メモリ・アレイに応力を加えて、様々な妨害パターンを含むすべての可能な欠陥タイプを探すことである。これらのパターンは必要であるが、アレイ内の各ビット線、ワード線、または記憶素子について５０％のデューティ・サイクルを保証するものではない。実際に、ＡＢＩＳＴパターンの組数が多い場合、結果的に、メモリ・アレイ内の少なくともいくつかのＰＦＥＴについてはほぼ１００％のデューティ・サイクルが得られる。また、多くの電子システムは、その電子システムの再始動中にもＡＢＩＳＴを実行する。電子システムの電源を投入すると、再始動が行われる。多くの電子システムの再始動は、手操作による介入によって引き起こすことができる。
【０００７】
電子システムの通常動作中に、いくつかの記憶素子は書き込むことができ、滅多に変化する可能性がなく、ＰＦＥＴのうちのいくつかはＮＢＴＩのＶＴシフトを蓄積させるような電圧状態にほとんど絶えずとどまる可能性がある。たとえば、オペレーティング・システム・コードは、ディスクなどの不揮発性ストレージからコンピュータなどの電子システム内のメモリ・アレイなどのオンチップ記憶素子にコピーされ、通常、そのコンピュータが動作している間中、決して変更されない。さらに、コンピュータが再始動されるたびに、オペレーティング・システムが記憶素子内に同じ場所に保管される可能性がある。
【０００８】
したがって、半導体チップ上の記憶素子のＮＢＴＩによるＶＴシフトを最小限にする方法および装置を提供する必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は一般に、ＦＥＴ、特に現行技術のＰＦＥＴにおいて、そのＦＥＴ内のデューティ・サイクルを５０％により近いものにすることにより、そのＦＥＴ内のＮＢＴＩによるＶＴシフトを低減する方法および装置を提供する。デューティ・サイクルは、ＦＥＴがＮＢＴＩによるＶＴシフトを発生させる電圧状態にある時間の割合である。
【課題を解決するための手段】
【００１０】
方法の一実施形態では、コントローラは、記憶素子に書き込まれた入力データ信号のフェーズ（phase）を制御し、記憶素子から選択された記憶素子データのフェーズも制御する。第１の期間中に、入力データ信号の第１のフェーズが記憶素子データとして記憶素子に保管され、記憶素子に保管された記憶素子データの第１のフェーズが出力のために選択される。フェーズ・モード・スイッチ・トリガ（phasemode switch trigger）の活動化に応答して、第２の期間が開始される。第２の期間中に、入力データ信号の第２のフェーズが記憶素子に保管される。入力データ信号の第２のフェーズが記憶素子に保管されると、記憶素子データの第２のフェーズが出力のために選択される。
【００１１】
装置の一実施形態では、コントローラはクロック出力とフェーズ・モード出力とを生成する。この装置は、たとえば、データを保管可能なラッチ、レジスタ、ＳＲＡＭ、またはＤＲＡＭなどの記憶素子を有する。記憶素子はストレージとして入力データ信号からの入力データを保管し、その入力データ信号のフェーズはフェーズ・モードの制御下で入力フェーズ選択（input phase select）によって選択される。入力データ信号の選択されたフェーズは記憶素子データとして記憶素子にクロックされる。出力フェーズ選択は、フェーズ・モードの制御下で選択された記憶素子データの第１のフェーズまたは第２のフェーズを出力する。コントローラ内のまたはコントローラに結合されたフェーズ・モード・スイッチ・トリガは、所定のイベントの発生時に第１のフェーズ・モード値から第２のフェーズ・モード値にフェーズ・モードを切り替える。フェーズ・モードの値を定期的に変更することにより、ＮＢＴＩ電圧応力状態の改善されたデューティ・ファクタが記憶素子内で得られる。
【００１２】
一実施形態では、記憶素子はメモリ・アレイであり、コントローラはアレイ・ビルトイン・セルフ・テスト（ＡＢＩＳＴ）コントローラである。入力データ信号はＡＢＩＳＴコントローラに結合され、ＡＢＩＳＴコントローラは記憶素子にアドレス入力を提供し、出力フェーズ選択の出力はＡＢＩＳＴコントローラに結合される。ＡＢＩＳＴコントローラは、１組のＡＢＩＳＴパターンの開始（または、代わって、終了）時にフェーズ・モードの値を変更する。
【００１３】
一実施形態では、フェーズ・モード・スイッチ・トリガはフェーズ・モードの値を変更したいと希望するが、記憶素子データの適切なフェーズが電子システム装置内のロジックによって要求される。コントローラは、フェーズ・モードの値を変更する前に記憶素子データのフェーズを変更する。
【００１４】
上記で列挙した本発明の特徴、利点、および目的が達成される方法が詳細に理解されるように、添付図面に図示されたその諸実施形態を参照することによって、上記で簡単に要約された本発明についてより詳細な説明を行うことができる。
【００１５】
しかし、添付図面は本発明の典型的な諸実施形態のみを示しており、したがって、その範囲を制限するものと見なすべきではなく、本発明は他の同様に効果的な諸実施形態を認めることができることは留意すべきである。
【発明を実施するための最良の形態】
【００１６】
図面に言及し、当技術分野の論考を上記で示したので、次に本発明について詳細に説明する。
【００１７】
本発明は一般に、多くの回路、特に記憶素子のデューティ・サイクルを、電子システムが使用される時間の第１の部分では第１の電圧バイアス状態により近いものにし、電子システムが使用される時間の第２の部分では第２の電圧バイアス状態により近いものにすることにより、ＦＥＴ回路内のバイアス温度不安定性（ＢＴＩ）によるＶＴシフトを低減するための方法および装置を提供する。第１の電圧バイアス状態はＢＴＩ電圧応力状態にあり、第２の電圧バイアス状態はＢＴＩ電圧応力状態ではない。ＰチャネルＦＥＴ（ＰＦＥＴ）は、現在の技術では負バイアス温度不安定性（ＮＢＴＩ）によるＶＴシフトを特に受けやすいが、本発明は、ＮチャネルＦＥＴ（ＮＦＥＴ）内の正バイアス温度不安定性（ＰＢＴＩ）によるＶＴシフトも企図している。ＰＢＴＩによるＶＴシフトが現在の技術のＮＦＥＴで問題になっているが、それ以上にＮＢＴＩによるＶＴシフトが現在の技術のＰＦＥＴで問題になっているので、論考および諸例はＰＦＥＴ内のＮＢＴＩ効果に焦点を合わせることになるが、ＮＦＥＴ内のＰＢＴＩによるＶＴシフトについても企図している。このようなＮＢＴＩ（ＰＦＥＴ）およびＰＢＴＩ（ＮＦＥＴ）はまとめてＢＴＩ（バイアス温度不安定性）と呼ぶことにする。そのゲートが低電圧（たとえば、０ボルトまたは接地レベル）であり、そのソースとドレインが高電圧（たとえば、Ｖｄｄ）であるときに、ＰＦＥＴはＮＢＴＩ電圧応力状態にある。ＰＦＥＴが、そのゲートが高電圧である第２の電圧バイアス状態にある場合、知覚可能なＮＢＴＩによるＶＴシフトはまったく発生せず、実際には、ＮＢＴＩによるＶＴシフトは回復する傾向がある。
【００１８】
次に図１を参照すると、記憶素子２が示されており、入力フェーズ選択１からデータ入力を受領する。出力フェーズ選択３は、記憶素子の出力と、記憶素子データを必要とするその他のロジック（図示せず）との間に結合されている。記憶素子２は、様々な諸実施形態では、単純なラッチ、複数のラッチを有するレジスタ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）である。簡単にするために、記憶素子２について単一のデータ入力のみ（すなわち、信号７）が示されているが、後続の図に示し、後述する通り、任意の数の入力が企図されている。記憶素子２が複数の入力を有する場合、出力フェーズ選択３と同様に、入力フェーズ選択１も複数の入力を有することは言うまでもないことであろう。たとえば、最新のコンピュータ・システムに使用される多くのレジスタは３２個または６４個のデータ入力を有する。他の一例として、半導体チップ上のＳＲＡＭは概して３２個または６４個のデータ入力を有するが、より多くの入力またはより少ない入力を有するＳＲＡＭも一般的である。記憶素子２は、例示的な図１では、簡単にするために２つの出力、すなわち、出力８および９を有するものとして示されており、出力８および９は１つの論理値を表す相補信号（complementary signal）である。記憶素子２への入力と同様に、任意の数の出力が企図されている。相補出力が示されているが、非相補出力も企図されている。記憶素子２は図１では簡単にするために単一クロック入力を有するものとして示されているが、ＳＲＡＭなどのある記憶素子実施形態では複数のクロック入力を必要とする場合があり、２つ以上のクロック入力が企図されている。記憶素子２は、より詳細に後述するある実施形態で使用される反転入力を有するものとして示されている。記憶素子データは、反転入力を励起する信号が活動化されたときに記憶素子２のこのような諸実施形態内で反転される（切り替えられる）。Ｊ−Ｋフリップ・フロップはこのような記憶素子の一例であり、クロック・エッジのある時間にともに「１」である場合にＪ−Ｋフリップ・フロップ内の記憶素子データが切り替わるＪ信号とＫ信号からなる入力を有する。
【００１９】
入力フェーズ選択１は、第１の入力で入力データ信号４を受領するマルチプレクサ９を有する。インバータ６は、マルチプレクサ９の第２の入力で入力データ信号４に対して相補的な信号を提供する。フェーズ・モードはマルチプレクサ９に結合される。マルチプレクサ９は、フェーズ・モードによって制御された入力データ信号４または入力データ信号４の補数を出力する。入力データ信号４として相補データが使用可能である場合、インバータ６は不要である。
【００２０】
出力フェーズ選択３は、信号８上で記憶素子２からの記憶素子データの真フェーズ（true phase）を受領し、信号９上で記憶素子２からの記憶素子データの補数フェーズ（complement phase）を受領するマルチプレクサ１０を有する。マルチプレクサ１０は、フェーズ・モードによって制御された記憶素子データの真フェーズまたは補数フェーズを信号１１上で出力する。本発明のある実施形態では、信号４および１１は、双方向シグナリング・プロトコルを使用する物理的に同じ電気導体である。
【００２１】
フェーズ・モードが「１」という値を有する場合、入力データ信号４上の「１」は、「１」として記憶素子２に保管され、「１」として信号１１上で出力されることになる。しかし、フェーズ・モードが「０」という値を有する場合、入力データ信号４上の「１」は、「０」として記憶素子２に保管され、「１」として信号１１上で出力されることになる。同様に、フェーズ・モードが「１」である場合、入力データ信号４上の「０」は、「０」として記憶素子２に保管され、「０」として信号１１上で出力されることになる。フェーズ・モードが「０」である場合、入力データ信号４上の「０」は、「１」として記憶素子２に保管され、「０」として信号１１上で出力されることになる。入力データ信号４上で値を生成する電子システム内のその他のロジック（図示せず）および信号１１上の値を使用するその他のロジック（図示せず）は、記憶素子データが依然としてその他のロジックによって要求されている間にフェーズ・モードの値が変化しない限り、どのフェーズのデータが記憶素子２に保管されるかを把握する必要はなく、値が変化した場合は、より詳細に後述する通り、その他のロジックによる使用の前に記憶素子データを反対フェーズで再書込みしなければならない。
【００２２】
図２は本発明の例示的な一実施形態を示しており、入力フェーズ選択１は信号４上でＮ個の入力を受領する。図２の記憶素子２は、フェーズ・モードに応じて入力フェーズ選択１によって選択されたフェーズとともに信号４から受領したＮビットのデータを保管するレジスタである。出力フェーズ選択３は、フェーズ・モードに応じて記憶素子２に保管されたＮビットのそれぞれについて記憶データのフェーズを選択する。図２は入力データ信号４に結合されたコントローラ１６を示している。コントローラ１６は信号１１にさらに結合されている。コントローラ１６は、図１に関する論考で教示した通りに機能するフェーズ・モードおよびクロックを提供する。様々な諸実施形態では、コントローラ１６は、ＩＢＭのｉＳｅｒｉｅｓプロセッサ、半導体チップ上に埋め込まれたマイクロコントローラ、メモリ（たとえば、ＳＲＡＭまたはＤＲＡＭ）に関するテスト・パターンを提供し、メモリの正しい動作をチェックすることができるＡＢＩＳＴ（アレイ・ビルトイン・セルフ・テスト）コントローラなどのプロセッサである。コントローラ１６は、第１の期間の間、フェーズ・モード上の第１の値を励起し、第２の期間の間、フェーズ・モード上の第２の値を励起する。実質的に等しい間隔でフェーズ・モードの値を変更すると、図２の例では静的（すなわち、不変の）データが記憶素子に書き込まれる場合に記憶素子２が実質的に５０％のデューティ・ファクタを有することを保証する。間隔が大幅に異なる場合でも、ＮＢＴＩによるＶＴシフトは１００％のデューティ・ファクタより改善されることになる。
【００２３】
入力データ信号４はコントローラ１６によって供給されるものとして示され、信号１１はコントローラ１１によって受領されるものとして示されているが、これに関連して、コントローラ１６は入力データ信号４のすべてのソースと信号１１のすべてのシンクとを含むものと理解されるであろう。当業者であれば理解される通り、入力フェーズ選択１および出力フェーズ選択３を制御するために直接必要ではない論理コンポーネントは、コントローラの外側にあると見なすことができる。たとえば、記憶素子２がＳＲＡＭであり、コントローラ１６がＡＢＩＳＴコントローラである場合、入力データ信号４および信号１１はテストのためにコントローラ１６に結合されるが、入力データ信号４は代わって（マルチプレクサを介するなど）他のロジックによって供給することもでき、同様に、信号１１は他のロジックおよび／またはレジスタに結合されることになるであろう。一実施形態では、入力データ信号４は、フェーズ・モードおよび／またはクロックを具体的に制御するロジックに関連しないロジックによって供給される。一実施形態では、信号１１は、フェーズ・モードおよび／またはクロックを具体的に制御するロジックに結合されない。しかし、入力データ信号４および信号１１がコントローラ１６に結合されない場合、コントローラ１６は記憶素子２内の記憶素子データのフェーズを変更することができない。記憶素子２に保管された記憶素子データが出力フェーズ選択３に結合されたロジックによって要求される間にフェーズ・モードが値を変更する場合、記憶素子２内の記憶素子データのフェーズを変更することは重要である。
【００２４】
図３は本発明の一実施形態のブロック図であり、記憶素子２はメモリ・アレイであり、具体的にはＳＲＡＭである。ＤＲＡＭメモリ・アレイは、ビット線ドライバ、ワード線ドライバ、センス増幅器などの多くの共通ブロックを共用し、ＳＲＡＭは例示的な目的のみのために使用され、限定するためのものではない。入力データ信号４Ｘ、４Ｙ、４Ｚは、入力データ信号４の個別インスタンスであり、ＳＲＡＭに保管すべきデータである。入力フェーズ選択１は、入力（７ＸＴ、７ＸＣ）、（７ＹＴ、７ＹＣ）、および（７ＺＴ、７ＺＣ）として励起すべき入力データ信号４Ｘ、４Ｙ、４Ｚの真フェーズまたは補数フェーズを選択するようにフェーズ・モードによって制御される。図示の通り、７ＸＴ、７ＹＴ、および７ＺＴは「真」ビット線ドライバＰＦＥＴを制御し、７ＸＣ、７ＹＣ、および７ＺＣは「補数」ビット線ドライバＰＦＥＴを制御する。フェーズ・モードが「１」であり、入力データ（たとえば、４Ｘ）の「真フェーズ」を保管することを意味するものと想定する。信号４Ｘが「１」である場合、信号７ＸＴは「０」であり、ビット線ドライバ２０ＸのＰＦＥＴ  ＰＴはビット線３２ＸＴを「１」に励起する。（入力（７ＸＴ、７ＸＣ）、（７ＹＴ、７ＹＣ）、（７ＺＴ、７ＺＣ）は、書込みが行われない限り、これらの入力がすべて「ハイ」に保持されるように、書込みクロック（図示せず）によって制御されることにも留意されたい。換言すれば、書込みが行われない場合、ビット線ドライバ２０ＸのＰＴおよびＰＣはオフ、たとえば、非導通状態に保持される。）ビット線３２ＸＣは、ＮＦＥＴ（簡単にするために、図示せず）によってローに励起される（または前に励起されている）。この電圧バイアス状態のＰＦＥＴ  ＰＴは、ＮＢＴＩによるＶＴシフトのために応力が加えられ、そのゲート上に低電圧を有し、そのソースはハイになり、そのドレインはハイになる（ビット線３２ＸＴがハイに充電された後）。ビット線３２ＸＴは、「Ｘ」列内のすべてのメモリ・セル２ＸＡ〜２ＸＮに結合される。
【００２５】
ワード線ドライバ３２Ａ〜３２Ｎは、アドレス（図示せず）およびクロック（図示せず）を受領する。各ワード線ドライバは、そのワード線ドライバに固有のアドレスが受領され、クロックがアクティブであるときに、そのそれぞれのワード線を立ち上げる。たとえば、ワード線ドライバ３２Ａは、「００００」Ｂというアドレス（１６ワードＳＲＡＭに特有の４ビット・アドレス）がＳＲＡＭによって受領され、クロックがアクティブであるときに、ワード線３１Ａを立ち上げる。ワード線３１Ａが立ち上がると、ＮＦＥＴ  Ｎ３およびＮ４が導通する。引き続きビット線３２ＸＴが「１」であり、３２ＸＣが「０」である例について述べると、Ｎ３はＰＦＥＴ  Ｐ１およびＮＦＥＴ  Ｎ１の共通ドレイン・ノードを立ち上げ、Ｎ４はＰＦＥＴ  Ｐ２およびＮＦＥＴ  Ｎ２の共通ドレイン・ノードを引き下げ、メモリ・セル２ＸＡに「１」を書き込む。メモリ・セル２ＸＡ内に「１」が存続する限り、ＰＦＥＴ  Ｐ１は、ＮＢＴＩによるＶＴシフトに応力を加える電圧バイアス状態にある。Ｐ２は、高電圧のゲートと、高電圧のソースと、低電圧のドレインとを有し、これはＮＢＴＩによるＶＴシフトに応力を加える電圧バイアス状態にはない。この例で説明した電圧状態では、メモリ・セル２ＸＡのＰＦＥＴ  Ｐ２およびビット線ドライバ２０ＸのＰＦＥＴ  ＰＣは、どのようなＮＢＴＩによるＶＴシフトからも回復する傾向があり、ビット線ドライバ２０ＸのＰＦＥＴ  ＰＴおよびメモリ・セル２ＸＡのＰＦＥＴ  Ｐ１はＮＢＴＩによるＶＴシフトに応力を加える（を引き起こす）電圧バイアス状態にある。コンピュータ・プロセッサなどの電子システムでは、多くのメモリ・セルには頻繁に書込みが行われ、時には「１」というデータが書き込まれ、時には「０」というデータが書き込まれ、したがって、５０％にかなり「近い」デューティ・サイクルを有し、ＮＢＴＩによるＶＴシフトは通常、このようなメモリ・セルには受け入れ可能なものである。しかし、その他のメモリ・セルには、システムの再始動が行われた場合でも、滅多に変更されないオペレーティング・システム・コードなど、ほぼ完全に静的なデータが書き込まれる。このようなメモリ・セル内のＰＦＥＴ（および関連ビット線ドライバおよび関連ワード線ドライバ内のＰＦＥＴ）は、ＮＢＴＩによるＶＴシフトによって性能が著しく低下する。概して、メモリ・アレイは、高電圧および／または高温でテストおよび／または「バーンイン」される。高電圧も高温もどちらもＮＢＴＩによるＶＴシフトを増進する。ＡＢＩＳＴ（アレイ・ビルトイン・セルフ・テスト）パターンはこのようなテスト手順および「バーンイン」手順の間に適用される。提供されるパターンはメモリ・アレイ内の欠陥を見つけるためのものであるが、この記憶素子のメモリ・アレイ実施形態内の任意のビット線、ワード線、またはメモリ・セルに５０％近いデューティ・ファクタが適用されるという保証はまったくない。コントローラ１６（図３には図示せず）は、後述する通り、フェーズ・モードの値を定期的に変更し、通常は静的データを有するかまたは５０％のデューティ・ファクタから大幅に逸脱するＡＢＩＳＴ生成データを有することになるメモリ・アレイ内のすべてのＰ���ＥＴについて５０％により近いデューティ・ファクタを提供する。
【００２６】
図３はビット線ドライバ２０Ｘの詳細を示しており、ビット線ドライバ２０Ｙおよび２０Ｚは類似構造のものである。図３はメモリ・セル２ＸＡの詳細を示しており、メモリ・セル２ＹＡおよび２ＺＡはメモリ・セル２ＸＡと同様の構造のメモリ・セルであり、同じワード（すなわち、ワード線３１Ａによって使用可能になるワードＡ）内の他の記憶データを保管する。メモリ・セル２ＸＮ、２ＹＮ、および２ＺＮは類似メモリ・セルであり、ワードＮ内の記憶データを保管し、ワード線３１Ｎに結合されている。センス増幅器２１Ｘ、２１Ｙ、および２１Ｚは、記憶素子２の読取り中にそれぞれビット線（３２ＸＴ、３２ＸＣ）、（３２ＹＴ、３２ＹＣ）、および（３２ＺＴ、３２ＺＣ）を感知する。センス増幅器２１Ｘ、２１Ｙ、および２１Ｚは、それぞれ信号（８ＸＴ、８ＸＣ）、（８ＹＴ、８ＹＣ）、および（８ＺＴ、８ＺＣ）という相補信号対を出力する。
【００２７】
出力フェーズ選択３は、（８ＸＴ、８ＸＣ）、（８ＹＴ、８ＹＣ）、および（８ＺＴ、８ＺＣ）という相補対の論理値の真または反転を表す、１１Ｘ、１１Ｙ、１１Ｚとして示された信号１１の個別インスタンスを励起し、真または反転フェーズ選択は、図１の出力フェーズ選択３に関して前述した通り、フェーズ・モードによって制御される。
【００２８】
図４はコントローラ１６をより詳細に示している。コントローラ１６は、フェーズ・モードを変更すべき時間を識別するフェーズ・モード・スイッチ・トリガ１７を含んでいる（またはそれに結合されている）。一実施形態では、電子システムが再始動されるたびに、フェーズ・モードが変更される。コントローラ１６とやりとりするオペレーティング・システム１４は、フェーズ・モード・スイッチ・トリガ１７に再始動を通知する。フェーズ・モード・スイッチ・トリガ１７は、フェーズ・モードを第１の値から第２の値に、たとえば、論理「１」から論理「０」に変更することによって応答する。電子システムの再始動は常に等しい間隔で行われるわけではなく、本発明の諸実施形態は、再始動が行われた場合でも所定の時間が経過しない限り、フェーズ・モードの変更を禁止することができる。時には、電子システムを再始動して、数日間、数週間、または数ヶ月間も操作することができるが、その後の再始動時には、さらに他の再始動が行われるまで数分間しか電子システムが操作されない。一実施形態では、フェーズ・モード・スイッチ・トリガ１７は不揮発性ストレージ１５に結合されている。不揮発性ストレージ１５は、様々な諸実施形態では、磁気ディスク、フラッシュ・メモリ、書込み可能光ディスク、または強誘電体メモリである。どの形式の不揮発性ストレージも企図されている。一実施形態では、再始動時に、コントローラ１６は、再始動の時間（オペレーティング・システムまたはその他の適当な時間ソースによって供給される）と、任意選択でフェーズ・モードの現行値を書き込む。再始動の時間を書き込むコントローラは例示的な一実施形態に過ぎず、他の諸実施形態では、電子システムのその他の部分が再始動の時間と、任意選択でフェーズ・モードの現行値を書き込むことができることは言うまでもないことであろう。その後の再始動時に、フェーズ・モード・スイッチ・トリガ１７は、不揮発性ストレージ１５を読み取り、現在時間を前の再始動時間と比較し、経過時間が所定の時間間隔より短い場合、フェーズ・モード・スイッチ・トリガ１７はフェーズ・モードを変更しない。経過時間が所定の時間間隔より長い場合、フェーズ・モード・スイッチ・トリガ１７はフェーズ・モードを変更する。たとえば、所定の時間間隔が１ヶ月であると想定する。電子システムがその１ヶ月間に５回再始動された場合、フェーズ・モードは、５回の再始動のいずれでも変更されない。しかし、長さ１ヶ月の所定の時間間隔が経過した後で最初に行われる再始動時にフェーズ・モードが変更されることになる。この所定の時間は、温度、再始動間の時間、ＮＢＴＩによるＶＴシフトが所与の技術でどのくらいの速度で蓄積するかなどの予想されるシステム使用特性を考慮することによって決定される。ＮＢＴＩによるＶＴシフトがより高速で蓄積する条件下または技術プロセスでは、所定の時間間隔について、より小さい値が使用される。
【００２９】
電子システムの中には、ほぼまったく再始動されず、長期間の間、おそらく何年もの間、連続的に動作するものがある。図４に示す例示的な一実施形態では、コントローラ１６はタイマ１３を含んでいる（またはそれに結合されている）。フェーズ・モード・スイッチ・トリガ１７は、タイマ１３に結合され、所定のタイマ間隔でフェーズ・モードを変更する。コントローラ１６は、再始動以外の時期にフェーズ・モードを変更するときは特殊アクションを行わなければならない。というのは、記憶素子２によっては、フェーズ・モードの第１の値とともに前に書き込まれた記憶素子データであって、フェーズ・モードの第２の値では間違って読み取られる恐れがある記憶素子データを含むことになるものがあるからである。（記憶素子２のいくつかの例示的な諸実施形態については、入力フェーズ選択１および出力フェーズ選択３と同様に、前に述べられている。）この特殊アクション要件に対処するために、フェーズ・スイッチ・ロジック１８は、フェーズ・モードを変更する前に、関連出力フェーズ選択３のブロックからの信号１１を使用して、このような記憶素子データをすべて読み取り、フェーズ・モードを変更する前に、記憶素子２の関連入力フェーズ選択１に対して入力データ信号４上で反対フェーズのデータを再書込みする。多くの諸実施形態では、反対フェーズのデータを記憶素子２に再書込みするプロセスは「すべて一斉に」行うことはできない。たとえば、記憶素子２がＳＲＡＭまたはＤＲＡＭである場合、コントローラ１６は、各ワードを順次読み出して、各ワードをＳＲＡＭまたはＤＲＡＭに書き戻さなければならない。本発明では、記憶素子データのフェーズを変更するためにこのような時分割多重化を企図している。他の実施形態（図示せず）では、記憶素子２は、反転（またはトグル）入力の制御下でそれ自体のデータを反転することができる。このような一実施形態では、コントローラ１８は、入力１１および出力４を必要としないが、むしろ、使用する前にそれぞれの記憶データが反転していなければならないすべての記憶素子２に反転信号を単純に送信するだけである。記憶素子データに依存する他のロジックによる使用は、記憶素子データを反転するこのプロセス中、禁止しなければならない。記憶素子からのデータの使用を禁止することは周知のことであり、たとえば、ＤＲＡＭリフレッシュ操作中に一般に実施されている。所定の時間間隔がより短くなると、５０％により近いデューティ・ファクタが保証される。たとえば、所定の時間間隔が極めて短いと、５０％に非常に近いデューティ・ファクタが保証されるであろうが、記憶素子２内の記憶素子データが反転される間に頻繁に電子システムを中断するという犠牲を払うことになり、その間、記憶素子データを必要とする時間ロジックは反転が行われるのを待っている。これは、極めて短いデータ保存を有し、したがって、非常に頻繁なリフレッシュを必要とし、その間、ロジックは各リフレッシュの完了を待たなければならないＤＲＡＭに類似したものになるであろう。所定の時間間隔の期間に関する考慮事項としては、ＮＢＴＩによるＶＴシフトが所与の技術で発生する速度、電子システムが動作する温度、電子システムが動作する電圧、許容できるＮＢＴＩによるＶＴシフトの量を含む。
【００３０】
図３に示すように記憶素子２がメモリ・アレイである一実施形態では、図５に示す通り、ＡＢＩＳＴパターンが適用される。コントローラ１６は、ＡＢＩＳＴコントローラであるコントローラ１６の一実施形態である。入力データ信号４は、コントローラ１６から入力フェーズ選択１にデータを結合する。入力フェーズ選択１は、データ信号４内の各入力データ信号の真フェーズまたは反転フェーズを選択するようにフェーズ・モードによって制御される。記憶素子２は、図３に示す記憶素子２などのメモリ・アレイである。出力８および９は、信号（図３を参照）８ＸＴ、８ＹＴ、８ＺＴおよび補数信号８ＸＣ、８ＹＣ、８ＺＣなど、記憶素子２から励起された真信号および補数信号である。出力フェーズ選択３は、信号１１上で出力するために出力８および９のフェーズを選択する。信号１１は元通りコントローラ１６に結合される（また、図示していない他のロジックにも結合することができる）。加えて、コントローラ１６は、アドレス・パターンとクロックを記憶素子２に提供する。コントローラ内のフェーズ・モード・スイッチ・トリガ１７は、フェーズ・モードを定期的に変更して、記憶素子２の各メモリ・セルに保管されたデータのデューティ・ファクタの改善を保証する。一実施形態では、コントローラ１６が記憶素子２内の欠陥を検出するように設計された１組のＡＢＩＳＴパターン（すなわち、データおよびアドレス・パターン）を開始するときに、フェーズ・モード・スイッチ・トリガ１７がフェーズ・モードを変更する。その１組のＡＢＩＳＴパターンが２回適用された場合、フェーズ・モードは、ＡＢＩＳＴパターンの最初の適用時に第１の値を有することになり、ＡＢＩＳＴパターンの２回目の適用時に第２の値を有することになり、したがって、５０％のデューティ・ファクタを保証する。その１組のＡＢＩＳＴパターンが３回適用された場合、フェーズ・モードは、ＡＢＩＳＴパターンの最初および３回目の適用時に第１の値を有することになり、ＡＢＩＳＴパターンの２回目の適用時に第２の値を有することになり、したがって、６６．７％のデューティ・ファクタを保証する（その際、フェーズ・モードの第１の値がアクティブである）。第２の実施形態では、コントローラ１６が記憶素子２内の欠陥を検出するように設計された１組のパターンを終了するときに、フェーズ・モード・スイッチ・トリガ１７がフェーズ・モードを変更する。第３の実施形態では、記憶素子２内の欠陥を検出するように設計された１組のパターンの所定回数の適用の開始時に（または終了時に）フェーズ・モードが変更される。ＡＢＩＳＴパターンが適用される回数に応じて、様々なデューティ・ファクタが得られることになるであろう。たとえば、１組のＡＢＩＳＴパターンの４回目の適用ごとにその開始時にフェーズ・モードが変更されるが、その１組のＡＢＩＳＴパターンが５回しか適用されない場合、フェーズ・モードは、その１組のＡＢＩＳＴパターンの最初の４回の適用時に第１の値を有し、その１組のＡＢＩＳＴパターンの５回目の適用時に第２の値を有することになり、したがって、８０％のデューティ・ファクタを保証する（その際、第１のフェーズ・モード値がアクティブである）。本発明では、フェーズ・モードの変更前に１組のＡＢＩＳＴパターンの複数回の適用と、その１組のＡＢＩＳＴパターンの適用回数の選択を想定するどのようなデューティ・ファクタも企図している。さらに他の実施形態では、タイマ１７が示す通り、所定の期間が経過した場合に記憶素子２内の欠陥を検出するように設計された１組のパターンの１回または複数回の適用の開始時に（または終了時に）フェーズ・モードが変更される。
【００３１】
図６は、図３に示すＳＲＡＭ記憶素子２などであって、これに限定されない記憶素子のメモリ・アレイ実施形態においてＮＢＴＩによるＶＴシフトを低減するワード線ドライバ３２の一実施形態を示している。図７は、図６のノードにおける波形を示している。メモリ・アレイ記憶素子内のワード線は、メモリ・アレイ記憶素子の構造に対する重大な変更なしにフェーズ反転することはできない。図３の例示的なメモリ・アレイ記憶素子２では、ワード線３１Ａ〜３１Ｎは、そのワード線に対応するアドレスが記憶素子に入力され、クロックがアクティブであるときに立ち上がる。ワード線ドライバ３２Ａ〜３２Ｎ内のＰＦＥＴは、アドレス指定されたワード線を立ち上げなければならない。そのＰＦＥＴは、そのワード線がハイであるときにＮＢＴＩによるＶＴシフトを経験することになる。メモリ・アレイ記憶素子の通常動作中ならびにＡＢＩＳＴ中に、いくつかのワード線は他のワード線よりかなり高くなる。図６のワード線ドライバ３２は、アドレス（図示せず）およびクロック（図示せず）を受領するデコード４４を有し、ワード線３１をハイに引き上げる必要があるときに信号４０を立ち下げる。反転遅延４２およびＯＲ４３からなるパルス発生器回路は、大型ＰＦＥＴ  ＰＬのゲートに信号４１上で結合されるパルスを提供する。パルス発生器の他の諸実施形態もが同様に適していることは言うまでもないことであろう。ＰＬは、必要な時間内にワード線３１をハイ・レベルに励起することができる。信号４０が立ち下がるときに信号４１上で生成されるパルスは、ＰＬがワード線３１を必要な電圧まで充電することを保証するのに十分なものである。反転遅延４２によって提供される遅延の後、ＯＲ４３は信号４１を立ち上がらせ、パルスを終了し、ＰＬをオフにし、ＰＬがＮＢＴＩによるＶＴシフト応力状態にある時間を終了する。小型ＰＦＥＴ  ＰＳは、信号４０が低電圧であるときに導通する。ＰＳは、ワード線３１からの漏れ電流を供給するのに十分な大きさであればよい。ＮＦＥＴ  ＮＬは、信号４０がハイであるときに導通し、ワード線３１を低電圧まで放電する。
【００３２】
図７はワード線ドライバ３２の動作を示している。Ｖ４０は信号４０における電圧波形であり、Ｖ４５は信号４５（反転遅延４２の出力）における電圧波形であり、Ｖ４１は信号４１における電圧波形であり、Ｖ３１はワード線３１における電圧波形である。Ｖ４０は時間ＴＡで立ち下がり、ＯＲ４３は、信号４１をローに引き下げ、ＰＬをオンにし、それがワード線３１（Ｖ３１）をハイに引き上げることにより応答する。反転遅延４２の遅延であるＴの後、Ｖ４５は時間ＴＢで立ち上がり（反転遅延４２は、その出力側のウェッジによって示される反転ブロックである）、ＯＲ４３は、信号４１を立ち上げ、ＰＬをオフにすることにより応答する。ＰＳは、信号４０が立ち下がる時間から信号４０が立ち上がる時間まで導通する。時間ＴＣで、信号４０は立ち上がり、ＰＳをオフにし、ＮＬをオンにし、それがワード線３１をローに引き下げる。ＰＳのＮＢＴＩによるＶＴシフトは重大なものではない。というのは、ＰＳは、ワード線３１をハイに励起することについて重大な責任があるわけではなく、ＰＳのＶＴシフトはメモリ・アレイ記憶素子２またはメモリ・アレイ記憶素子のその他の諸実施形態の性能または信頼性を著しく低下させるわけではないからである。ＰＬは、ワード線３１がハイになるたびに比較的短期間の間、ＮＢＴＩによるＶＴシフトに応力を加える電圧バイアス状態にあるだけである。
【００３３】
図８は、ＮＢＴＩによるＶＴシフトを低減させたワード線ドライバ３２の第２の実施形態を示している。ワード線ドライバ３２は、ワード線３１がアドレス指定され（アドレス線は図示せず）、クロック（図示せず）がアクティブであるときに、信号４０Ｌをローに励起するデコード４４を含む。信号４０ＬはＯＲ４８および４９の第１の入力に結合される。ＯＲ４８の第２の入力はフェーズ・モードに結合される。インバータ４７によって生成されるフェーズ・モードの反転コピーは、信号４６によってＯＲ４９の第２の入力に結合される。フェーズ・モードが「０」であり、４０Ｌがロー（すなわち、「０」）であるときに、ＯＲ４８は信号５０をローに励起し、ＰＦＥＴ  ＰＬ２をオンにする。ＰＬ２がオンになり、導通すると、ＰＬ２はワード線３１をハイに励起する。フェーズ・モードの反転コピーである信号４８により、ＯＲ４９は、フェーズ・モードが「０」であるときに信号５１をハイに励起し、ＰＬ１をＮＢＴＩによるＶＴシフト電圧応力状態から遠ざけておく。しかし、フェーズ・モードが「１」である場合、上記と同様に、ＰＬ１は、信号４０Ｌがローであるときにワード線３１をハイに励起する。フェーズ・モードが「１」である場合、ＰＬ２はＮＢＴＩによるＶＴシフト電圧応力状態から遠ざけられる。フェーズ・モードは単一信号として示されているが、他の実施形態（図示せず）では、フェーズ・モードは２つ以上の信号を含み、図８にＰＬ１およびＰＬ２として示されている２つのＰＦＥＴデバイスより多くのデバイス間にＮＢＴＩによるＶＴシフト電圧応力状態を広げるために、従来のブール・ロジックが使用される。たとえば、２つのフェーズ・モード信号を使用する場合、ワード線３１をハイに励起するために、４つのＰＦＥＴデバイスのうちの１つを選択することができる。
【００３４】
ＳＲＡＭおよびＤＲＡＭなどのメモリ・アレイである記憶素子２は、読取り操作または書込み操作がまったく行われないとき、すなわち、記憶素子が記憶素子選択信号によって選択されないときに、すべてのビット線（たとえば、３２ＸＴ、３２ＸＣ）が「ハイ」になるように設計される場合が多い。ビット線の両方のフェーズをハイに励起するために、追加のプルアップＦＥＴ（ＰＦＥＴ）が使用される。
【００３５】
図９は、大型ＰＦＥＴデバイスＰ５およびＰ６においてＮＢＴＩによるＶＴシフトを低減する復元機能７０を有するビット線ドライバ２０Ｘの一実施形態を示している。選択５５が非アクティブになる（すなわち、「低」電圧になる）と、Ｐ５およびＰ６は真フェーズ・ビット線と補数フェーズ・ビット線の両方（すなわち、３２ＸＴおよび３２ＸＣ）をハイまで（すなわち、通常、Ｖｄｄと呼ばれる電圧供給源まで）迅速に充電する。図６において反転遅延４２とＯＲ４３とを有するパルス発生器と同様のパルス発生器５７（または代替パルス発生器）は、選択５５が非アクティブになると、所定のパルス幅の負パルスを生成する。この所定のパルス幅は、Ｐ５およびＰ６がそれぞれビット線３２ＸＴおよび３２ＸＣをハイに励起できることを保証するのに十分なものになるように設計される。選択５５は概して長期間の間、「ロー」であるが、Ｐ５およびＰ６は、選択５５が非アクティブになるたびに、短期間（すなわち、パルス発生器５７のパルス幅）の間、ＮＢＴＩによるＶＴシフト電圧応力状態に入るだけである。選択が非アクティブであるときにビット線３２ＸＴおよび３２ＸＣを「ハイ」に保持するために、選択５５が非アクティブであるときは必ず小型ＰＦＥＴ  Ｐ３およびＰ４が導通する。Ｐ３およびＰ４は、それぞれビット線３２ＸＴおよび３２ＸＣからの任意の漏れ電流を供給するのに十分な大きさであればよい。Ｐ３およびＰ４はビット線３２ＸＴおよび３２ＸＣの充電に著しく寄与するわけではなく、したがって、Ｐ３およびＰ４におけるＮＢＴＩによるＶＴシフトは重要ではない。
【００３６】
図１０は、復元７０の異なる実施形態を有するビット線ドライバ２０Ｘの一実施形態を示している。図１０の復元７０はフェーズ・モードを受領する。フェーズ・モードが「１」という値を有する場合、インバータ５８はＯＲ７３の第１の入力に「０」を励起し、次にその第１の入力が信号６２上で大型ＰＦＥＴ  ＰＹおよびＰＺに選択５５（ＯＲ７３の第２の入力に結合されている）を渡す。ＰＹおよびＰＺは、必要な時間内にビット線３２ＸＴおよび３２ＸＣをハイに励起するのに十分な大きさである。しかし、選択が非アクティブであり、フェーズ・モードが「１」である場合、ＰＹおよびＰＺはＮＢＴＩによるＶＴシフト電圧応力状態にある。この時間の間、ＰＷおよびＰＸはそれぞれ自分のゲート電圧を「ハイ」にし、したがって、ＮＢＴＩによるＶＴシフト電圧応力状態にならない。前に教示した通り、フェーズ・モードは、事前指定のイベントの発生時にフェーズ・モード・スイッチ・トリガ１７によって変更される。フェーズ・モードが（たとえば、この段落の例では「１」から「０」に）変更されると、大型ＰＦＥＴ  ＰＷおよびＰＸは、選択５５が非アクティブであるときにビット線３２ＸＴおよび３２ＸＣをハイに励起し、それをハイに保持する。ＰＷおよびＰＸがアクティブである間、それらはＮＢＴＩによるＶＴシフト電圧応力状態にあるが、ＰＹおよびＰＺはこのような応力状態にはない。換言すれば、ＰＷおよびＰＹは第１の複数のＦＥＴを形成し、そのそれぞれは必要な復元時間内にビット線３２ＸＴを充電することができる。フェーズ・モードは、選択５５が非アクティブになったときにＰＷまたはＰＹがオンになるかどうかを制御する。同様に、ＰＸおよびＰＺは第２の複数のＦＥＴを形成し、そのそれぞれは必要な復元時間内にビット線３２ＸＣを充電することができる。フェーズ・モードは、選択５５が非アクティブになったときにＰＸまたはＰＺがオンになるかどうかを制御する。この実施形態では、ＮＢＴＩによるＶＴシフト電圧応力状態時間が２つのＰＦＥＴグループ間（すなわち、第１のグループのＰＹおよびＰＺと、第２のグループのＰＷおよびＰＸ）で分割されることを示している。フェーズ・モードが２つ以上の信号を有する本発明の一実施形態では、３つ以上のグループが企図されている。
【００３７】
ＳＲＡＭおよびＤＲＡＭなどのメモリ・アレイである多くの記憶素子２は、その記憶素子が選択されないときに真ビット線と補数ビット線を１つのＦＥＴによりまとめて接続する等化機能も備えている。この等化機能は、両方のビット線が実質的に同じ電圧であることを確認する働きをする。等化器機能の第２の目的は、選択が非アクティブになる前に読取り操作または書込み操作の間にローに励起されているビット線を充電するための並列導電路を提供することである。
【００３８】
図１１は、図９に示す復元機能７０の同じ実施形態を有し、復元機能７０で効率よく使用するのに適した等化機能７１の一実施形態も有するビット線ドライバ２０Ｘの一実施形態を示している。信号５６は、上述の通り、選択５５が非アクティブになるとパルス発生器５７によって所定のパルス幅の間、ローに励起される。信号５６がローである場合、大型等化ＰＦＥＴ  Ｐ８は導通し、ビット線３２ＸＴとビット線３２ＸＣとの間に低インピーダンス経路を作成する。書込み（または読取り）の結果としてビット線３２ＸＴが「０」であったと想定する。Ｐ８が導通している限り（すなわち、信号５６が「０」である間）、Ｐ８およびＰ６の直列の組合せと並行して、３２ＸＴはＰ５によって充電される。小型等化ＰＦＥＴ  Ｐ７は、ビット線３２ＸＴと３２ＸＣとの間に高インピーダンス経路を提供し、選択５５が「０」である限り、この高インピーダンス経路を維持する。Ｐ７は、Ｐ３、Ｐ４、Ｐ５、およびＰ６のソースに結合されたＶｄｄ供給電圧を各ソース上で実質的に同じ電圧に維持できる（すなわち、電源電圧分布降下が重大ではない）記憶素子では任意選択のものである。
【００３９】
図１２は、図１０に示し、上述した復元機能７０の一実施形態、ならびに復元機能７０の図示の実施形態で効率よく使用するのに適した等化機能７１の一実施形態を有するビット線ドライバ２０Ｘの一実施形態を示している。Ｐ９は、選択５５が「０」に降下したときにビット線３２ＸＴを充電する際にＰＹ（Ｐ９およびＰＺによる直列充電経路）を支援するのに適した第１の等化ＰＦＥＴである。Ｐ９、ＰＹ、およびＰＺはいずれも、フェーズ・モードが「１」という値を有し、選択５５が「０」であるときに導通する。選択が非アクティブになる前にビット線３２ＸＴが「０」であった場合、ビット線３２ＸＴは、Ｐ９およびＰＺの直列の組合せと並行して、ＰＹによって充電される。フェーズ・モードが「１」であり、選択５５が「０」であるときは必ずＰ９はＮＢＴＩによるＶＴ応力電圧状態になるが、第２の等化ＰＦＥＴ  ＰＡは（ＰＦＥＴ  ＰＷおよびＰＸと同様に）そのゲートが「１」になり、したがって、応力が加えられないことになる。フェーズ・モードが「０」である場合、ＰＡは、ビット線３２ＸＴと３２ＸＣとの間に低インピーダンス接続を形成し、ＰＹおよびＰＺに併せて機能するＰ９と同様にＰＷおよびＰＸに併せて機能する。図１０に関する論考のように、フェーズ・モードが複数ビットを有する場合、ＮＢＴＩによるＶＴシフト応力電圧は、２つの等化ＰＦＥＴ  Ｐ９およびＰＡより多くのＰＦＥＴによって共用することができる。
【００４０】
図１３は、本発明の方法の一実施形態を示している。ステップ１０２では、フェーズ・モード値が選択される。フェーズ・モードの初期値は無作為に選択するかまたは電子システム内に設計することができる。ステップ１０４では、フェーズ・モード値が半導体チップ上のロジックの１つまたは複数の入力フェーズ選択ブロックならびに半導体チップ上のロジックの１つまたは複数の出力フェーズ選択ブロックに適用される。フェーズ・モードの値は、半導体チップ上の１つまたは複数の関連記憶素子に「真」データが保管されるかまたは「補数」データが保管されるかを決定する。ステップ１０６では、電子システムが動作し、データは半導体チップ上の１つまたは複数の記憶素子に書き込まれ、そこから読み取られる。しかし、フェーズ・モード・スイッチ・トリガは、再始動、前の再始動から少なくとも所定の時間間隔後の再始動、所定の時間間隔の経過、１組のＡＢＩＳＴパターンの開始または完了、１組のＡＢＩＳＴパターンの所定回数の適用の開始または完了、１組のＡＢＩＳＴパターンの１回または複数回の適用の開始または完了と所定の時間間隔の経過などのイベントを待つ。フェーズ・モード・スイッチ・トリガは、このようなイベントの１つまたは複数の検出時に活動化し、ブロック１０７に制御を渡す。記憶素子データの現行フェーズが電子システム内のロジックによって要求された場合、制御はブロック１０８に渡され、要求されない場合、制御はブロック１０７からブロック１１０に渡される。ブロック１０８は、１つまたは複数の記憶素子が電子システム上のロジックによって要求された記憶データを含むときにフェーズ・モード・スイッチ・トリガが活動化する電子システム内では必要なものである。その場合、ブロック１０８は、入力フェーズ選択および出力フェーズ選択を有するすべての記憶素子内のフェーズを変更する。上述の通り、すべての記憶素子データが同時にフェーズ変更される必要があるわけではない。特に、ＳＲＡＭまたはＤＲＡＭなど、記憶素子によっては、時分割多重化方式で各ビット（またはビット・グループ）のフェーズを変更するためにいくつかのサイクルを要する。フェーズ・モード・スイッチ・トリガが再始動についてのみトリガする場合、１つまたは複数の記憶素子内の記憶データは再始動後に再書込みされるので、ブロック１０７および１０８は不要である。ブロック１１０では、フェーズ・モード値が変更され、制御はステップ１０４に移行し、そこで新しいフェーズ・モード値がすべての入力フェーズ選択およびすべての出力フェーズ選択に適用される。図８に図示し、上述したような本発明のある諸実施形態では、ワード線ドライバ内のＮＢＴＩによるＶＴシフトを低減するために記憶素子内でもフェーズ・モードが使用される。
【００４１】
電子システムが第１の値を有するフェーズ・モードで動作する時間は、電子システムが第１の状態にある時間であり、フェーズ・モードによって制御された記憶素子が第１のフェーズのデータ（たとえば、「真」データ）を保管する。電子システムが第２の値を有するフェーズ・モードで動作する時間は、電子システムが第２の状態にある時間であり、フェーズ・モードによって制御された記憶素子が第２のフェーズのデータ（たとえば、「補数」状態）を保管する。この方法は、ＮＢＴＩによるＶＴシフトが重大である期間にわたって、電子システムの合計動作時間のうちの少なくとも第１の部分が第１の状態で費やされ、電子システムが第１の状態にある第１の合計時間を累積することを保証し、電子システムの合計動作時間のうちの少なくとも第２の部分が第２の状態で費やされ、電子システムが第２の状態にある第２の合計時間を累積することをさらに保証する。本発明の一実施形態では、上述の方法により、第１の合計時間が第２の合計時間に類似したものになる。たとえば、コントローラがＡＢＩＳＴコントローラであり、フェーズ・モード・スイッチ・トリガを活動化するイベントが１組のＡＢＩＳＴパターンの開始であるときに、その１組のＡＢＩＳＴパターンが偶数回実行される場合、第１の合計時間は第２の合計時間とほとんど同一のものになる（１組のＡＢＩＳＴパターンが同じ速度で繰り返され、「待ち時間」がまったく発生しないと想定する）。その１組のＡＢＩＳＴパターンが奇数回、たとえば５１回実行される場合、電子システムは、その１組のＡＢＩＳＴパターンの２６回の実行の間は第１の状態にあり、その１組のＡＢＩＳＴパターンの２５回の実行の間は第２の状態にあったことになり、第１の合計時間と第２の合計時間はわずかに異なる。フェーズ・モード・スイッチ・トリガを活動化するイベントが、１ヶ月に１回フェーズ・モード・スイッチ・トリガを活動化するタイマである場合、第１の合計時間と第２の合計時間は２ヶ月以上異なることはない。第１の合計時間が第２の合計時間の２倍または４倍である場合でも、合計時間が単一状態で費やされることに対して、ＮＢＴＩによるＶＴシフトの大幅な改善が達成される（すなわち、記憶素子は常に同じフェーズの記憶素子データを保管する）。本発明では、上述の方法により達成されるデューティ・ファクタの改善を企図している。
【００４２】
上記の説明は本発明の諸実施形態を対象とするが、本発明の基本範囲を逸脱せずに本発明のその他の諸実施形態を考案することができ、本発明の範囲は特許請求に範囲によって決定される。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態による入力フェーズ選択、記憶素子、および出力フェーズ選択のブロック図である。
【図２】複数の入力フェーズ選択および出力フェーズ選択に結合されたコントローラのブロック図であり、その入力フェーズ選択および出力フェーズ選択が記憶素子に結合されているブロック図である。
【図３】本発明の一実施形態による記憶素子の例示的なメモリ・アレイ実施形態のブロック図である。
【図４】フェーズ・モード・スイッチ・トリガおよびフェーズ・スイッチ・ロジックをさらに示すコントローラのブロック図である。
【図５】アレイ・ビルトイン・セルフ・テスト機能を提供可能なコントローラに結合されたメモリ・アレイ記憶素子のブロック図である。
【図６】本発明の一実施形態によるメモリ・アレイ記憶素子での使用に適したワード線ドライバを示す図である。
【図７】図６に示すノードの信号電圧波形を示す図である。
【図８】本発明の一実施形態によるメモリ・アレイ記憶素子での使用に適したワード線ドライバの他の実施形態を示す図である。
【図９】ＮＢＴＩによるＶＴシフトの特性が改善された復元機能を有するビット線ドライバの一実施形態を示す図である。
【図１０】ＮＢＴＩによるＶＴの特性が改善された復元機能を有するビット線ドライバの第２の実施形態を示す図である。
【図１１】図９のようにＮＢＴＩによるＶＴシフトの特性が改善された復元機能と、ＮＢＴＩによるＶＴの特性が改善されたビット線等化機能とを有するビット線ドライバの一実施形態を示す図である。
【図１２】図１０に示すようにＮＢＴＩによるＶＴシフトの特性が改善された復元機能と、ＮＢＴＩによるＶＴの特性が改善されたビット線等化機能とを有するビット線ドライバの一実施形態を示す図である。
【図１３】本発明の方法の一実施形態の流れ図である。
【符号の説明】
【００４４】
１  入力フェーズ選択
２  記憶素子
３  出力フェーズ選択
１４  オペレーティング・システム
１５  不揮発性ストレージ
１６  コントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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