(57)【要約】      （修正有）【課題】サンプリング信号のタイミング遅れに伴う表示品位の低下を防止する。【解決手段】パネル１００は走査線を所定の順番で選択する走査線駆動回路と、第１制御線１４１を介して供給される転送開始パルスＤＸをクロック信号ＣＬＸに従って転送することによりパルス信号を生成するシフトレジスタと、このパルス信号と第２制御線１４５を介して供給されるイネーブル信号Ｅｎｂとに基づいてサンプリング信号を生成するＡＮＤ回路と、データ信号Ｖｉｄ１〜Ｖｉｄ６をサンプリング信号に従ってデータ線にサンプリングするサンプリング回路と、データ信号に対するサンプリング信号の遅延時間を検出する検出回路とを備え,走査制御回路２１２は検出された遅延時間が長くなるにつれてサンプリング信号の生成タイミングが早まるように制御し、第１制御線１４１及び第２制御線１４５の時定数を互いに略一致するように抵抗Ｒ１（Ｒ２）及び容量Ｃ１（Ｃ２）を付加する。【選択図】      図１
2006227468.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と複数のデータ線との各交差に対応して設けられ、走査線及びデータ線が
選択されたときに、データ線にサンプリングされたデータ信号が供給される画素と、
前記走査線を所定の順番で選択する走査線駆動回路と、
所定の第１制御線を介して供給されるパルスを、所定のクロック信号にしたがって転送
することによって、前記走査線が選択された期間にわたって前記データ線を選択するため
のパルス信号を生成するシフトレジスタと、
前記シフトレジスタによってそれぞれ生成されたパルス信号と、所定の第２制御線を介
して供給されるイネーブル信号とに基づいてサンプリング信号を生成する論理回路と、
所定の画像信号線を介して供給されるデータ信号を、前記サンプリング信号にしたがっ
て前記データ線にサンプリングするサンプリング回路と、
前記画像信号線を介して供給されるデータ信号に対する前記サンプリング信号の遅延時
間を、前記第１制御線に供給されるパルスを入力することによって検出する検出回路と、
検出された遅延時間が長くなるにつれ、前記サンプリング信号の生成タイミングが早ま
るように制御する制御回路と
を備え、前記第１および第２制御線の時定数を互いに略一致させた
ことを特徴とする電気光学装置。
【請求項２】
前記第１制御線に抵抗値を介挿する、
前記第１制御線と所定の電位線との間に容量を付加する、
前記第２制御線に抵抗値を介挿する、
前記第２制御線と所定の電位線との間に容量を付加する、
のいずれか、もしくは、これらの組み合わせによって前記第１および第２制御線の時定
数を互いに略一致させた
ことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
請求項１または２に記載の電気光学装置を有する
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ信号を遅延したタイミングでサンプリングする等により生じる表示品
位の低下を防止する技術に関する。
【背景技術】
【０００２】
近年では、液晶などの表示用パネルによって縮小画像を形成するとともに、この縮小画
像を光学系によってスクリーンや壁面等に拡大投射するプロジェクタが普及しつつある。
プロジェクタは、それ自体で画像を作成する機能はなく、パソコンやテレビチューナなど
の上位装置から画像データ（映像データ、映像信号ともいう）の供給を受ける。この画像
データは、画素の階調（明るさ）を指定するものであって、マトリクス状に配列する画素
の垂直走査および水平走査した形式で供給されるので、プロジェクタに用いられるパネル
についても、この形式に準じて駆動するのが適切である。このため、プロジェクタに用い
られるパネルでは、走査線を所定の順番に選択する一方、１行の走査線が選択される期間
（１水平走査期間）にわたって、データ線を順番に選択するとともに、画像信号線に供給
されたデータ信号を選択したデータ線にサンプリングする、という点順次方式が一般的で
ある。なおここでいう、データ信号とは、画像データを液晶の駆動に適するように変換し
た信号である。
【０００３】
また最近では、ハイビジョンなどのように表示画像の高精細化に対処するため、相展開
駆動という方式が考え出されている。この相展開駆動方式は、１水平走査期間において、
データ線を予め定められた本数、例えば６本をブロックとしてまとめて同時に選択すると
ともに、選択走査線と選択データ線との交差に対応する画素への画像信号を時間軸に対し
６倍に伸長して、選択したブロックに対応する６本のデータ線の各々にサンプリングする
、という方式である。点順次式、相展開駆動方式のいずれであっても、データ信号をデー
タ線にサンプリングする点について何ら相違点はない。
【０００４】
ここで、データ線はサンプリング信号によって選択される構成となっている。詳細には
、画像信号線と各データ線との間にサンプリングスイッチがそれぞれ設けられるとともに
、当該サンプリングスイッチがサンプリング信号にしたがってオンすることによって、デ
ータ信号がデータ線にサンプリングされる構成となっている。
一方、パネル自体は、ガラスなどの基板上にトランジスタや各種配線等が形成されるた
め、各種信号線や制御線に容量等が寄生して、信号の遅延が発生しやすい。特に、サンプ
リング信号は、シフトレジスタ等の各種素子を経るので、遅延が累積される傾向にある。
これに対し、画像信号は、サンプリング信号のように各種素子を経ず、上位装置から直接
供給される。このため、画像信号の供給タイミングに対して、サンプリング信号が遅延す
る、という状態が発生しやすい。この状態が発生すると、あるデータ線にサンプリングさ
れるべきデータ信号が正しくサンプリングされないので、いわゆるゴーストが発生して表
示品位が低下する。
【０００５】
そこで近年では、データ信号の供給タイミングに対して、サンプリング信号でサンプリ
ングしたデータ信号の遅延量をパネルで検出するとともに、当該遅延量をフィードバック
して、画像信号の供給タイミングに対して遅延しないように、サンプリング信号の出力タ
イミングを制御する技術が提案されている（特許文献１参照）。
【特許文献１】特開平１１−１１９７４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記技術では、理論上ではともかく、実際にはサンプリング信号の出力
タイミングを正確に制御することができなかった。
本発明は、上述した事情に鑑みてなされたものであり、その目的とするところは、画像
信号の供給タイミングに対して遅延しないように、サンプリング信号の出力タイミングを
正確に制御して、表示品位の低下を防止した画像処理装置および電子機器を提供すること
にある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために本発明は、複数の走査線と複数のデータ線との各交差に対応
して設けられ、走査線及びデータ線が選択されたときに、データ線にサンプリングされた
データ信号が供給される画素と、前記走査線を所定の順番で選択する走査線駆動回路と、
所定の第１制御線を介して供給されるパルスを、所定のクロック信号にしたがって転送す
ることによって、前記走査線が選択された期間にわたって前記データ線を選択するための
パルス信号を生成するシフトレジスタと、前記シフトレジスタによってそれぞれ生成され
たパルス信号と、所定の第２制御線を介して供給されるイネーブル信号とに基づいてサン
プリング信号を生成する論理回路と、所定の画像信号線を介して供給されるデータ信号を
、前記サンプリング信号にしたがって前記データ線にサンプリングするサンプリング回路
と、前記画像信号線を介して供給されるデータ信号に対する前記サンプリング信号の遅延
時間を、前記第１制御線に供給されるパルスを入力することによって検出する検出回路と
、検出された遅延時間が長くなるにつれ、前記サンプリング信号の生成タイミングが早ま
るように制御する制御回路とを備え、前記第１および第２制御線の時定数を互いに略一致
させたことを特徴とする。
ここで、本発明において、前記第１制御線に抵抗値を介挿する、前記第１制御線と所定
の電位線との間に容量を付加する、前記第２制御線に抵抗値を介挿する、前記第２制御線
と所定の電位線との間に容量を付加する、のいずれか、もしくは、これらの組み合わせに
よって前記第１および第２制御線の時定数を互いに略一致させることが好ましい。
また、本発明に係る電子機器は、上記電気光学装置を有する構成が好ましい。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態について図面を参照して説明する。図１は、本実施形態に係る
電気光学装置の全体構成を示すブロック図である。
この図に示されるように、電気光学装置１０は、処理回路５０とパネル１００とに大別
される。このうち、処理回路５０は、プリント基板に形成された回路モジュールであり、
パネル１００とは、ＦＰＣ（Flexible Printed Circuit）基板等によって接続されている
。
処理回路５０は、データ信号供給回路３００、走査制御回路２１２および位相比較器２
１４から構成され、このうち、データ信号供給回路３００は、さらにＳ／Ｐ変換回路３１
０、Ｄ／Ａ変換回路群３２０および増幅・反転回路３３０を有する。
Ｓ／Ｐ変換回路３１０は、垂直走査信号Ｖｓおよび水平走査信号Ｈｓおよびドットクロ
ック信号ＤＣＬＫに同期するとともに、図示しない上位装置から供給されるディジタルの
画像データＶｉｄを、６チャネルに分配するとともに、それぞれ時間軸に６倍に伸長（相
展開またはシリアル−パラレル変換ともいう）して、画像データＶｄ１ｄ〜Ｖｄ６ｄとし
て出力するものである。なお、説明の便宜上、画像データＶｄ１ｄ〜Ｖｄ６ｄをそれぞれ
チャネル１〜６と称する場合がある。
【０００９】
ここで、画像データＶｉｄは、水平有効表示期間では、画素の明るさを階調値で指定す
る一方、水平帰線期間では、画素を最低階調（黒色）に指定するデータである。なお、水
平帰線期間において画素を最低階調に指定する理由は、タイミングズレなどにより画素に
供給されたとしても、当該画素を表示に寄与させないためである。また、画像データＶｉ
ｄをシリアル−パラレル変換する理由は、後述するサンプリングスイッチにおいて、デー
タ信号が印加される時間を長くして、サンプル＆ホールド時間および充放電時間を確保す
るためである。
【００１０】
Ｄ／Ａ変換回路群３２０は、チャネル毎に設けられたＤ／Ａ変換器の集合体であって、
相展開された画像データＶｄ１ｄ〜Ｖｄ６ｄを、それぞれ階調値に応じた電圧のアナログ
信号に変換するものである。
増幅・反転回路３３０は、アナログ変換された信号を、電圧Ｖcを基準にして正転また
は極性反転して、データ信号Ｖｉｄ１〜Ｖｉｄ６としてパネル１００に供給するものであ
る。
極性反転については、（ａ）走査線毎、（ｂ）データ信毎、（ｃ）画素毎、（ｄ）面（
フレーム）毎など様々な態様があるが、この実施形態にあっては（ａ）走査線毎の極性反
転であるとする。ただし、本発明をこれに限定する趣旨ではない。
なお、電圧Ｖcは、後述する図６に示されるように画像信号の振幅中心電圧である。ま
た、本実施形態では、便宜上、振幅中心電圧Ｖcよりも高位電圧を正極性と、低位電圧を
負極性と、それぞれ称している。この実施形態では、画像データＶｉｄをシリアル−パラ
レル変換した後にアナログ変換する構成とするが、シリアル−パラレル変換前にアナログ
変換しても良いのはもちろんである。
【００１１】
ここで、便宜上、パネル１００の構成について説明する。このパネル１００は、液晶の
電気光学的な変化によって所定の画像を形成するものであり、図２は、パネル１００の電
気的な構成を示すブロック図である。また、図３は、パネル１００の画素の詳細な構成を
示す図である。
図２に示されるように、パネル１００では、複数本の走査線１１２が横方向（Ｘ方向）
に延接される一方、複数本のデータ線１１４が図において縦方向（Ｙ方向）に延設されて
いる。そして、これらの走査線１１２とデータ線１１４との交差の各々に対応するように
画素１１０がそれぞれ設けられて、表示領域１００ａを構成している。
本実施形態では、走査線１１２の本数（行数）を「ｍ」とし、データ線の本数（列数）
を「６ｎ」（６の倍数）として、画素１１０が、縦ｍ行×横６ｎ列のマトリクス状に配列
する構成を想定する。
【００１２】
６本の画像信号線１７１には、増幅・反転回路３３０によるデータ信号Ｖｉｄ１〜Ｖｉ
ｄ６がそれぞれ供給される。
サンプリング回路１５０は、データ線１１４毎に設けられたサンプリングスイッチ１５
１からなり、各サンプリングスイッチ１５１は、画像信号線１７１に供給されるデータ信
号Ｖｉｄ１〜Ｖｉｄ６の各々を、対応するデータ線１１４にサンプリングするためのもの
である。
各サンプリングスイッチ１５１は、本実施形態では、ｎチャネル型の薄膜トランジスタ
（Thin Film Transistor、以下、ＴＦＴと称する）であり、そのドレインがデータ線１１
４に接続される一方、そのゲートは、６本のデータ線１１４を１単位として共通接続され
ている。
【００１３】
ここで、サンプリングスイッチ１５１のゲートが共通接続されているデータ線１１４を
１つのブロックとして考える。そして、このようなブロックを考えた場合、図２において
左から数えてｊ列目のデータ線１１４の一端にドレインが接続されたサンプリングスイッ
チ１５１は、ｊを６で割った余りが「１」であるならば、そのソースが、データ信号Ｖｉ
ｄ１が供給される画像信号線１７１に接続される。同様に、ｊを６で割った余りが「２」
、「３」、「４」、「５」、「０」であるデータ線１１４にドレインが接続されたサンプ
リングスイッチ１５１の各々は、そのソースが、データ信号Ｖｉｄ２〜Ｖｉｄ６が供給さ
れる画像信号線１７１にそれぞれ接続されている。例えば、図２において左から数えて１
１列目のデータ線１１４にドレインが接続されたサンプリングスイッチ１５１のソースは
、「１１」を６で割った余りが「５」であるから、データ信号Ｖｉｄ５が供給される画像
信号線１７１に接続される。なお、ここでいう「ｊ」は、データ線１１４を一般化して説
明するためのものであって、１≦ｊ≦６ｎを満たす正整数である。
【００１４】
走査線駆動回路１３０は、図４に示されるように、垂直有効表示期間の最初に供給され
る転送開始パルスＤＹを、クロック信号ＣＬＹのレベルが遷移する（立ち上がる又は立ち
下がる）タイミングで取り込むとともに順次シフトして、水平走査期間（１Ｈ）だけＨレ
ベルになる走査信号Ｇ１、Ｇ２、…、Ｇｍとして順次排他的に出力するものである。なお
、走査線駆動回路１３０の詳細については、本発明と直接関連しないので省略する。
【００１５】
図２において、ブロック選択回路１４０は、シフトレジスタ１４２とｎ個のＡＮＤ回路
１４６とを有する。
このうち、シフトレジスタ１４２は、クロック信号ＣＬＸのレベルが遷移（立ち上がり
及び立ち下がり）する毎に、入力信号をラッチして出力するｎ個のラッチ回路１４３から
なる。シフトレジスタ１４２におけるｎ個のラッチ回路１４３は、初段と最終段とを除き
、ある段のラッチ回路の出力信号が、次段のラッチ回路の入力信号となるように縦続接続
されている。ここで、１、２、…、（ｎ−１）、ｎ段目のラッチ回路１４３の出力である
パルス信号を、それぞれＳａ１、Ｓａ２、…、Ｓａ（ｎ−１）、Ｓａｎとする。
【００１６】
なお、初段のラッチ回路１４３には、１水平有効表示期間の最初でＨレベルとなる転送
開始パルスＤＸが第１制御線１４１を介し入力信号として供給される。
また、各段のラッチ回路１４３の構成については図示しないが、入力信号をクロック信
号ＣＬＸまたはその反転信号の一方でクロックキングする第１クロックドインバータや、
その出力を再反転するインバータ、当該インバータの出力を、クロック信号ＣＬＸまたは
その反転信号の他方でクロックキングする第２クロックドインバータ等を有する。このた
め、各段のラッチ回路１４３については、入力から出力までに第１クロックドインバータ
とインバータとの２つが介在する。
【００１７】
ＡＮＤ回路（論理回路）１４６は、ラッチ回路１４３の各出力段にそれぞれ設けられ、
当該出力段からの出力信号と、第２制御線１４５を介して供給されるイネーブル信号Ｅｎ
ｂとの論理積信号を求めてサンプリング信号として出力するものである。ここで、パルス
信号Ｓａ１、Ｓａ２、…、Ｓａ（ｎ−１）、Ｓａｎと、イネーブル信号Ｅｎｂとで求めら
れるサンプリング信号を、それぞれＳ１、Ｓ２、…、Ｓ（ｎ−１）、Ｓｎと表記する。
イネーブル信号Ｅｎｂは、図５に示されるように、Ｈレベルとなるパルス幅がクロック
信号ＣＬＸの半周期よりも狭くなるよう生成される。このため、シフトレジスタ１４２に
よるパルス信号Ｓａ１、Ｓａ２、…、Ｓａ（ｎ−１）、Ｓａｎは、イネーブル信号Ｅｎｂ
によってパルス幅が狭められて、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎとして出
力される。
【００１８】
これらのサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎは、図２においてブロック化さ
れたデータ線１１４に対応するサンプリングスイッチのゲートに共通に供給される。例え
ば、左から数えて２番目のブロックには、７列〜１２列目のデータ線１１４に対応するの
で、これらのデータ線１１４に対応するサンプリングスイッチ１５１のゲートには、サン
プリング信号Ｓ２が共通に供給される。
なお、サンプリングスイッチ１５１を構成するＴＦＴについては、本実施形態ではｎチ
ャネル型としているが、ｐチャネル型としても良いし、両チャネルを組み合わせた相補型
としても良い。
【００１９】
ダミー回路１６０は、クロックドインバータ１６３と、インバータ１６４と、ＡＮＤ回
路１６６と、ＴＦＴ１６８とを有し、ラッチ回路１４３における第１クロックドインバー
タと、同インバータと、ＡＮＤ回路１４６と、サンプリングスイッチ１５１とをそれぞれ
模擬するものである。このため、転送開始パルスＤＸはクロックドインバータ１６３のク
ロック信号としても供給される一方、常時Ｈレベルの信号が、ＡＮＤ回路１６６における
一方の入力端、および、ＴＦＴ１６８のソースにそれぞれ供給されるとともに、ＡＮＤ回
路１６６の出力信号がＴＦＴ１６８のゲートに供給されている。
したがって、ダミー回路１６０では、ラッチ回路１４３のパルス信号の生成から、画像
信号線１７１に供給されたデータ信号Ｖｉｄ１〜Ｖｉｄ６（のいずれか）をサンプリング
するまでの応答特性がシミュレートされることになる。ここで、ＴＦＴ１６８のドレイン
から出力される信号ＤＸｂとする。
【００２０】
次に、画素１１０について説明する。
図３に示されるように、画素１１０においては、ｎチャネル型のＴＦＴ１１６のソース
がデータ線１１４に接続されるとともに、ドレインが画素電極１１８に接続される一方、
ゲートが走査線１１２に接続されている。
また、画素電極１１８に対向するように対向電極１０８が全画素に対して共通に設けら
れるとともに、一定の電圧ＬＣcomに維持される。そして、これらの画素電極１１８と対
向電極１０８との間に液晶層１０５が挟持されている。このため、画素毎に、画素電極１
１８、対向電極１０８および液晶層１０５からなる液晶容量が構成されることになる。
【００２１】
特に図示はしないが、両基板の各対向面には、液晶分子の長軸方向が両基板間で例えば
約９０度連続的に捻れるようにラビング処理された配向膜がそれぞれ設けられる一方、両
基板の各背面側には配向方向に応じた偏光子がそれぞれ設けられる。
画素電極１１８と対向電極１０８との間を通過する光は、液晶層１０５に印加される電
圧実効値がゼロであれば、液晶分子の捻れに沿って約９０度旋光する一方、当該電圧実効
値が大きくなるにつれて、液晶分子が電界方向に傾く結果、その旋光性が消失する。この
ため、例えば透過型において、入射側と背面側とに、配向方向に合わせて偏光軸が互いに
直交する偏光子をそれぞれ配置させると、当該電圧実効値がゼロに近ければ、光の透過率
が最大となって白色表示になる一方、電圧実効値が大きくなるにつれて透過する光量が減
少して、ついには透過率が最小である黒色表示になる（ノーマリーホワイトモード）。
また、液晶容量において電荷をリークしにくくさせるために、蓄積容量１０９が画素毎
に形成されている。この蓄積容量１０９の一端は、画素電極１１８（ＴＦＴ１１６のドレ
イン）に接続される一方、その他端は、全画素にわたって例えば電源の低位側電位Ｖｓｓ
に共通接地されている。
なお、画素１１０におけるＴＦＴ１１６は、走査線駆動回路１３０や、シフトレジスタ
１４２、ＡＮＤ回路１４６、サンプリングスイッチ１５１の構成素子と共通の製造プロセ
スで形成されて、装置全体の小型化や低コスト化に寄与している。
【００２２】
再び説明を図１に戻す。走査制御回路２１２は、上位装置から供給される垂直走査信号
Ｖｓ、水平走査信号Ｈｓおよびドットクロック信号ＤＣＬＫから、転送開始パルスＤＸお
よびクロック信号ＣＬＸを生成してブロック選択回路１４０の水平走査を制御するととも
に、転送開始パルスＤＹおよびクロック信号ＣＬＹを生成して、走査線駆動回路１３０に
よる垂直走査を制御するものである。このとき、走査制御回路２１２は、転送開始パルス
ＤＸを第１制御線１４１に供給する。
また、走査制御回路２１２は、クロック信号ＣＬＸの論理レベルが遷移するタイミング
を含む過渡的な期間でＬレベルとなり、それ以外の期間で、すなわち、クロック信号ＣＬ
Ｘの論理レベルが安定している期間でＨレベルとなるイネーブル信号Ｅｎｂ（図５参照）
をクロック信号ＣＬＸと同期するように生成して、第２制御線１４５に供給する。
なお、走査制御回路２１２は、垂直走査および水平走査の制御に合わせてデータ信号供
給回路３００における相展開動作や極性反転動作も制御する。
【００２３】
位相比較器（検出回路）２１４は、走査制御回路２１２によって生成された転送開始パ
ルスＤＸとパネル１００から戻ってきた信号ＤＸｂとの位相を比較し、転送開始パルスＤ
Ｘに対してパルスＤＸａがどれだけ遅延しているかを示すデータＰｄを生成し、走査制御
回路２１２に供給するものである。
【００２４】
次に、電気光学装置の動作について説明する。まず、サンプリング信号Ｓ１、Ｓ２、…
、Ｓ（ｎ−１）、Ｓｎがデータ信号Ｖｉｄ１〜Ｖｉｄ６に対して遅延していない理想的な
状態について説明する。
電気光学装置の表示動作について、図４は、垂直走査を説明するためのタイミングチャ
ートであり、図５は、水平走査を説明するためのタイミングチャートであり、図６は、連
続する水平走査期間にわたって供給されるデータ信号の電圧波形の例を示す図である。
垂直有効表示期間の最初において、転送開始パルスＤＹが走査線駆動回路１３０に供給
される。この供給によって、図５に示されるように、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇ
ｍが順次排他的にＨレベルになって、それぞれ走査線１１２に出力されるので、ここでは
、まず走査信号Ｇ１がＨレベルになる水平走査期間について着目する。なお、この水平走
査期間では、正極性書込を行うものとする。
【００２５】
水平走査期間は、水平帰線期間とこれに続く水平表示期間とに分けられる。水平有効表
示期間では、水平走査に同期して供給される画像データＶｉｄが、第１に、Ｓ／Ｐ変換回
路３１０によって６チャネルに分配されるとともに、時間軸に対して６倍に伸長され、第
２に、分配および伸長された画像データＶｄ１ｄ〜Ｖｄ１ｄがＤ／Ａ変換回路群３２０に
よってそれぞれアナログ信号に変換され、第３に、さらに、増幅・反転回路３３０によっ
て正極性書込に対応して電圧Ｖcを基準に正転して出力される。このため、増幅・反転回
路３３０によるデータ信号Ｖｉｄ１〜Ｖｉｄ６の電圧は、画素を暗くさせるほど、電圧Ｖ
cよりも高位となる。
【００２６】
一方、走査信号Ｇ１がＨレベルになる水平有効表示期間では、図５に示されるように、
信号Ｓａ１、Ｓａ２、…、Ｓａ（ｎ−１）、Ｓａｎが順次排他的にＨレベルとなる。これ
らの信号Ｓａ１、Ｓａ２、…、Ｓａ（ｎ−１）、ＳａｎにおいてＨレベルとなるパルス幅
は、イネーブル信号Ｅｎｂによって狭められて、サンプリング信号Ｓ１、Ｓ２、…、Ｓ（
ｎ−１）、Ｓｎとして出力される。
【００２７】
いま、走査信号Ｇ１がＨレベルになる水平有効走査期間において、サンプリング信号Ｓ
１がＨレベルになると、左から１番目のブロックに属する６本のデータ線１１４には、デ
ータ信号Ｖｉｄ１〜Ｖｉｄ６のうち対応するものがそれぞれサンプリングされる。そして
、サンプリングされたデータ信号Ｖｉｄ１〜Ｖｉｄ６は、図２において上から数えて１行
目の走査線１１２と当該６本（左から数えて１〜６列目）のデータ線１１４と交差する画
素の画素電極１１８にそれぞれ印加されることになる。
この後、サンプリング信号Ｓ２がＨレベルになると、今度は、２番目のブロックに属す
る６本のデータ線１１４に、それぞれデータ信号Ｖｉｄ１〜Ｖｉｄ６がサンプリングされ
て、これらのデータ信号Ｖｉｄ１〜Ｖｉｄ６が、１行目の走査線１１２と当該６本（左か
ら数えて７〜１２列目）のデータ線１１４と交差する画素の画素電極１１８にそれぞれ印
加されることになる。
【００２８】
以下同様にして、サンプリング信号Ｓ３、Ｓ４、……、Ｓｎが順次Ｈレベルになると、
第３番目、第４番目、…、第ｎ番目のブロックに属する６本のデータ線１１４にデータ信
号Ｖｉｄ１〜Ｖｉｄ６のうち対応するものがサンプリングされ、これらのデータ信号Ｖｉ
ｄ１〜Ｖｉｄ６が、１行目の走査線１１２と当該６本のデータ線１１４と交差する画素の
画素電極１１８にそれぞれ印加されることになる。これにより、第１行目の画素のすべて
に対する書き込みが完了することになる。
【００２９】
続いて、走査信号Ｇ２がＨレベルになる期間について説明する。本実施形態では、上述
したように、走査線単位の極性反転が行われるので、この水平有効表示期間においては、
負極性書込が行われることになる。
一方、水平帰線期間において画像データＶｉｄは画素の黒色化を指定するが、直前の水
平有効表示期間では正極性書込であったので、データ信号Ｖｉｄ１〜Ｖｉｄ６は、図６に
示されるように、この水平帰線期間の略中心タイミングにおいて、画素１１０における画
素電極１１８に印加された場合に当該画素を最低階調の黒色とさせる正極性電圧Ｖb(+)か
ら当該画素を最低階調の黒色とさせる負極性電圧Ｖb(-)へと切り替わる。
なお、図６における電圧の関係について言及すると、電圧Ｖw(-)、Ｖg(-)は、画素１１
０における画素電極１１８に印加された場合に当該画素を、それぞれ最高階調の白色、中
間階調である灰色とさせる負極性電圧である。一方、Ｖw(+)、Ｖg(+)は、画素１１０にお
ける電極１１８に印加された場合に、それぞれ当該画素を最高階調の白色、中間階調であ
る灰色とさせる正極性電圧であり、電圧Ｖcを基準にしたときにＶw (-)、Ｖg(-)と対称関
係にある。なお、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇｍの電圧関係については、そのＬレ
ベルが電圧Ｖb(-)よりも低い電位Ｖｓｓ（電源電圧低位側）であり、走査信号のＨレベル
が電圧Ｖb(+)よりも高い電位Ｖｄｄ（電源電圧高位側）である（いずれも図示省略）。
【００３０】
走査信号Ｇ２がＨレベルになる水平有効表示期間の動作は、走査信号Ｇ１がＨレベルに
なる水平有効表示期間と同様であり、サンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎが順
次Ｈレベルになって、第２行目の画素のすべてに対する書き込みが完了することになる。
ただし、走査信号Ｇ２がＨレベルとなる水平有効表示期間は負極性書込であるので、増幅
・反転回路３３０は、６チャネルに分配されて、時間軸に対して６倍に伸長された信号を
、負極性書込に対応して、電圧Ｖcを基準に反転して出力する。このため、データ信号Ｖ
ｉｄ１〜Ｖｉｄ６の電圧は、図６に示されるように、画素を暗くさせるほど、電圧Ｖcよ
りも低位となる。
【００３１】
以下同様にして、走査信号Ｇ３、Ｇ４、…、ＧｍがＨレベルになって、第３行目、第４
行目、…、第ｍ行目の画素に対して書き込みが行われることになる。これにより、奇数行
目の画素については正極性書込が行われる一方、偶数行目の画素については負極性書込が
行われて、この１垂直走査期間においては、第１行目〜第ｍ行目の画素のすべてにわたっ
て書き込みが完了することになる。
なお、データ信号Ｖｉｄ〜Ｖｉｄ６は、水平帰線期間の略中心タイミングにおいて、正
極性書込の水平有効表示期間から負極性書込の水平有効表示期間に移行する場合には電圧
Ｖb(+)から電圧Ｖb(-)へ、負極性書込の水平有効表示期間から正極性書込の水平有効表示
期間に移行する場合には電圧Ｖb(-)から電圧Ｖb(+)へ、それぞれ切り替わる。
また、次の１垂直走査期間においても、同様な書き込みが行われるが、この際、各行の
画素に対する書込極性が入れ替えられる。すなわち、次の１垂直走査期間において、奇数
行目の画素については負極性書込が行われる一方、偶数行目の画素については正極性書込
が行われることになる。
このように、垂直走査期間毎に画素に対する書込極性が入れ替えられるので、液晶層１
０５に直流成分が印加されることがなくなり、液晶層１０５の劣化が防止される。
【００３２】
ところで、処理回路５０（走査制御回路２１２）は、当初、データ信号Ｖｉｄ１〜Ｖｉ
ｄ６や、クロック信号ＣＬＸ、イネーブル信号Ｅｎｂについて、タイミングを揃えて出力
する。
一方、パネル１００では、配線等がガラス基板上に形成されるので、抵抗率や寄生容量
はＦＰＣ基板と比較して大きい。さらに、パネル１００においてクロック信号ＣＬＸや、
イネーブル信号Ｅｎｂ、データ信号Ｖｉｄ１〜Ｖｉｄ６は互いに供給経路とが異なる。こ
のため、パネル１００において入力時にタイミングが一致していても、パネル１００内部
においてはデータ信号Ｖｉｄ１〜Ｖｉｄ６の供給タイミングに対し、クロック信号ＣＬＸ
やイネーブル信号Ｅｎｂが遅延する傾向がある。さらに、データ線１１４にデータ信号が
サンプリングされる際には、シフトレジスタ１４２や、ＡＮＤ回路１４６、サンプリング
スイッチ１５１を経るので、これら各部の遅延が累積される。
仮に、パネル１００内部において、データ信号Ｖｉｄ１〜Ｖｉｄ６の供給タイミングに
対してクロック信号ＣＬＸやイネーブル信号Ｅｎｂの遅延が発生した場合、サンプリング
信号Ｓ１、Ｓ２、…、Ｓ（ｎ−１）、Ｓｎについては図５に示した正規のタイミングから
遅延するので、データ線１１４には、本来の画素に対応するデータ信号がサンプリングさ
れた後に、違う画素に対応するデータ信号がサンプリングされる可能性がある。違う画素
に対応するデータ信号がサンプリングされてしまうと、いわゆるゴースト等が発生して表
示品位が著しく低下する。
【００３３】
このため、本実施形態では、ダミー回路１６０において、当該転送開始パルスＤＸが転
送されてから、サンプリング信号にしたがってデータ線１１４にデータ信号がサンプリン
グされるまでの経路を模擬するとともに、そのサンプリングを模擬した信号ＤＸｂを出力
する一方、位相比較器２１４において、パネル１００に向けて出力する転送開始パルスＤ
Ｘと、当該信号ＤＸｂとの位相差を比較して、転送開始パルスＤＸに対する当該信号ＤＸ
ｂの遅延量を検出している。そして、走査制御回路２１２は、転送開始パルスＤＸ、クロ
ック信号ＣＬＸおよびイネーブル信号Ｅｎｂの位相を、当初より進めて、位相比較器２１
４で検出された遅延量がなくなるようにしている。
これにより、パネル１００内部において遅延が発生しても、データ信号Ｖｉｄ１〜Ｖｉ
ｄ６の供給タイミングに対して、サンプリング信号Ｓ１、Ｓ２、…、Ｓ（ｎ−１）、Ｓｎ
の出力タイミングが遅延しないように制御されるので、表示品位の低下が防止されるはず
である。
【００３４】
ここで、図１において、第１制御線１４１および第２制御線１４５にそれぞれ抵抗およ
び容量が接続されている点について説明する。
まず、本実施形態において、ダミー回路１６０に転送開始パルスＤＸを入力させる理由
は、この転送開始パルスＤＸが各種の信号のなかで適切な周期を有する信号であるためで
ある。一方、サンプリング信号Ｓ１、Ｓ２、…、Ｓ（ｎ−１）、Ｓｎの位相を決定するの
は、イネーブル信号Ｅｎｂである。
このため、理想的には、ダミー回路１６０にイネーブル信号Ｅｎｂを供給して、その遅
延を検出する構成が望ましい。しかしながら、イネーブル信号Ｅｎｂは、転送開始パルス
ＤＸと比較して高周波数であるほか、ダミー回路１６０に第２制御線１４５を接続すると
、応答特性が変化してしまって、サンプリング信号の波形に直接的に影響が現れてしまう
。このため、ダミー回路１６０にイネーブル信号Ｅｎｂを供給する構成は現実的ではない
。
【００３５】
また、ダミー回路１６０を除けば、転送開始パルスＤＸが供給される第１制御線１４１
は初段のラッチ回路１４３に入力されるだけであるのに対し、イネーブル信号Ｅｎｂが供
給される第２制御線１４５は、ＡＮＤ回路１４６の入力端の一方にそれぞれ接続される。
ＡＮＤ回路１４６は、各ブロックにそれぞれ対応するので、ｎ個ある。さらに、ＡＮＤ回
路１４６は、負論理相補型素子で考えて、４つのトランジスタで構成されるＮＡＮＤ回路
と、２つのトランジスタで構成されるＮＯＴ回路とから構成される。１個のＡＮＤ回路１
４６の入力端は、ＮＡＮＤ回路を構成する４つのトランジスタのうち、２個のトランジス
タのゲートを意味する。このため、第２制御線１４５には、２ｎ個のトランジスタのゲー
トが接続されることになり、第１制御線１４１とは比較して、負荷容量が大きい。
このように、パネル１００内部において、第１制御線１４１と第２制御線１４５とでは
、入力抵抗はもちろん、特に負荷容量が互いに異なるので、応答特性に差が生じる。この
ため、転送開始パルスＤＸでダミー回路１６０に供給しても、イネーブル信号Ｅｎｂの応
答特性を正確に模擬したことにならず、この点において、データ信号Ｖｉｄ１〜Ｖｉｄ６
の供給タイミングに対して、サンプリング信号Ｓ１、Ｓ２、…、Ｓ（ｎ−１）、Ｓｎの位
相を精密に制御することができない、と考えられた。
【００３６】
そこで、本実施形態では、図１に示されるように、処理回路５０からパネル１００まで
に至る経路の途中において、第１制御線１４１に抵抗Ｒ１を介挿するとともに、容量Ｃ１
を一定電位（例えばＶｓｓ）の信号線との間に付加して、第１制御線１４１における抵抗
および容量の積で示される時定数を、第２制御線１４５の時定数にほぼ一致させた構成と
している。
このため、本実施形態によれば、第１制御線１４１と第２制御線１４５との応答特性、
特に遅延量が略一致するので、転送開始パルスＤＸをダミー回路１６０に経由させた信号
ＤＸｂと、当該転送開始パルスＤＸとを位相比較することによって、データ信号Ｖｉｄ１
〜Ｖｉｄ６をより適切なタイミングで対応するデータ線１１４にサンプリングすることが
可能となる。
【００３７】
また、第１制御線１４１では、その時定数が増加するが、上述したように、転送開始パ
ルスＤＸは、ダミー回路１６０および初段のラッチ回路１４３に入力されるだけであり、
シフトレジスタ１４２の出力はクロック信号ＣＬＸで規定されるので、多少位相が遅れた
としても、表示画像にほとんど影響を与えない。
【００３８】
上述した構成では、第１制御線１４１の時定数を、第２制御線１４５の時定数にほぼ一
致させるために、第１制御線１４１に抵抗Ｒ１を介挿するとともに容量Ｃ１を付加したが
、第２制御線１４５にも、図１において破線で示されるように、抵抗Ｒ２を介挿するとと
もに容量Ｃ２を付加して、両制御線の時定数を結果的に一致させるようにしても良い。た
だし、第２制御線１４５に容量Ｃ２を付加する場合、イネーブル信号Ｅｎｂの応答性（波
形も）に影響を与えるので、その容量Ｃ２の値はができるだけ小さい方が良い。
なお、抵抗Ｒ１（Ｒ２）および容量Ｃ１（Ｃ２）を設ける地点については、処理回路５
０およびパネル１００の間を接続するＦＰＣでも良いし、処理回路５０のモジュール内で
も良いし、パネル１００内部でも良いし、これらの場所で分散させても良い。本実施形態
の構成では、第１制御線１４１および第２制御線１４５の時定数が結果的にほぼ一致すれ
ば、どこでも良いので、パネル１００によっては、抵抗Ｒ１（Ｒ２）または容量Ｃ１（Ｃ
２）のいずれかだけの場合もあり得る。
【００３９】
上述した実施形態にあっては、画像データＶｉｄを６チャネルの画像データＶｄ１ｄ〜
Ｖｄ６ｄに展開する構成したが、展開するチャネル数は、「６」に限られるものではない
。また、相展開する構成に限られず、点順次方式であっても良い。
一方、上述した実施形態において、データ信号供給回路３００は、ディジタルの画像信
号Ｖｉｄを処理するものとしたが、アナログの画像信号を処理する構成としても良い。ま
た、データ信号供給回路３００においては、Ｓ／Ｐ展開の後にアナログ変換する構成とし
たが、最終的な出力が同じアナログ信号であるならば、アナログ変換した後にＳ／Ｐ展開
する構成としても良い。
【００４０】
さらに、上述した実施形態にあっては、対向電極１０８と画素電極１１８との電圧実効
値が小さい場合に白色表示を行うノーマリーホワイトモードとして説明したが、黒色表示
を行うノーマリーブラックモードとしても良い。
上述した実施形態では、液晶としてＴＮ型を用いたが、ＢＴＮ（Bi-stable Twisted Ne
matic）型・強誘電型などのメモリ性を有する双安定型や、高分子分散型、さらには、分
子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子
配列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたＧＨ（ゲスト
ホスト）型などの液晶を用いても良い。
また、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加
時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピッ
ク配向）の構成としても良いし、電圧無印加時には液晶分子が両基板に対して水平方向に
配列する一方、電圧印加時には液晶分子が両基板に対して垂直方向に配列する、という平
行（水平）配向（ホモジニアス配向）の構成としても良い。このように、本発明では、液
晶や配向方式として、種々のものに適用することが可能である。
以上については、液晶装置について説明したが、本発明では、画像データ（映像信号）
を、画像信号線１７１を介して供給する構成であれば、例えばＥＬ（Electronic Lumines
cence）素子、ＬＣＯＳ（Liquid Crystal On Silicon）、電子放出素子、電気泳動素子、
デジタルミラー素子などを用いた装置や、プラズマディスプレイなどにも適用可能である
。
【００４１】
＜電子機器＞
次に、上述した実施形態に係る電気光学装置を用いた電子機器の例として、上述したパ
ネル１００をライトバルブとして用いたプロジェクタについて説明する。
図７は、このプロジェクタの構成を示す平面図である。この図に示されるように、プロ
ジェクタ２１００の内部には、ハロゲンランプ等の白色光源からなるランプユニット２１
０２が設けられている。このランプユニット２１０２から射出された投射光は、内部に配
置された３枚のミラー２１０６および２枚のダイクロイックミラー２１０８によってＲ（
赤）、Ｇ（緑）、Ｂ（青）の３原色に分離されて、各原色に対応するライトバルブ１００
Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。なお、Ｂ色の光は、他のＲ色やＧ色と
比較すると、光路が長いので、その損失を防ぐために、入射レンズ２１２２、リレーレン
ズ２１２３および出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれる
。
【００４２】
ここで、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂの構成は、上述した実施形態
におけるパネル１００と同様であり、処理回路（図７では省略）から供給されるＲ、Ｇ、
Ｂの各色に対応する画像信号でそれぞれ駆動されるものである。
ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイク
ロイックプリズム２１１２に３方向から入射する。そして、このダイクロイックプリズム
２１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。
したがって、各色の画像が合成された後、スクリーン２１２０には、投射レンズ２１１４
によってカラー画像が投射されることとなる。
【００４３】
なお、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー２
１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設
ける必要はない。また、ライトバルブ１００Ｒ、１００Ｂの透過像は、ダイクロイックプ
リズム２１１２により反射した後に投射されるのに対し、ライトバルブ１００Ｇの透過像
はそのまま投射されるので、ライトバルブ１００Ｒ、１００Ｂによる水平走査方向は、ラ
イトバルブ１００Ｇによる水平走査方向と逆向きにして、左右反転像を表示させる構成と
なっている。
【００４４】
また、電子機器としては、図７を参照して説明した他にも、直視型、例えば携帯電話や
、パーソナルコンピュータ、テレビジョン、ビデオカメラのモニタ、カーナビゲーション
装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話
、ＰＯＳ端末、ディジタルスチルカメラ、タッチパネルを備えた機器等などが挙げられる
。そして、これらの各種の電子機器に対して、本発明に係る電気光学装置が適用可能なの
は言うまでもない。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施形態に係る電気光学装置の構成を示すブロック図である。
【図２】同電気光学装置におけるパネルの構成を示す図である。
【図３】同パネルにおける画素の構成を示す図である。
【図４】同電気光学装置の表示動作を説明するためのタイミングチャートである。
【図５】同電気光学装置の表示動作を説明するためのタイミングチャートである。
【図６】同電気光学装置の表示動作を説明するための図である。
【図７】同電気光学装置を適用した電子機器の一例たるプロジェクタの構成を示す図である。
【符号の説明】
【００４６】
１００…パネル、１１０…画素、１１２…走査線、１１４…データ線、１３０…走査線
駆動回路、１４０…データ線駆動回路、１４１…第１制御線、１４２…シフトレジスタ、
１４５…第２制御線、１４６…ＡＮＤ回路、１５０…サンプリング回路、１７１…画像信
号線、２１２…走査制御回路、２１４…位相比較器、２１００…プロジェクタ
【図１】
2006227468.tif 000003
【図２】
2006227468.tif 000004
【図３】
2006227468.tif 000005
【図４】
2006227468.tif 000006
【図５】
2006227468.tif 000007
【図６】
2006227468.tif 000008
【図７】
2006227468.tif 000009