(57)【要約】【課題】  ＳＯＩ基板を用いることなく、絶縁体上に形成される半導体層の面積を拡大する。【解決手段】  開口部７を介して空洞部９内の半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に埋め込み絶縁膜１０を形成した後、開口部７の周囲の第２半導体層３の側壁を露出させる開口部７´を形成し、開口部７´が埋め込まれるようにして支持体５上にアモルファス半導体を形成してから、ソース／ドレイン層２５ａ、２５ｂを第２半導体層３および埋め込み半導体層１３に形成する。【選択図】      図７
2006253259.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層が形成された半導体基板と、
前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層と、
前記ソース層およびドレイン層のいずれか少なくとも一方に形成され、前記半導体層を貫通して前記絶縁層に達する開口部と、
前記開口部内に埋め込まれた埋め込み半導体層とを備えることを特徴とする半導体装置。
【請求項２】
絶縁層が形成された半導体基板と、
前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記絶縁層上に配置され、前記半導体層を横方向に拡張する拡張用半導体層と、
前記拡張用半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記拡張用半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする半導体装置。
【請求項３】
絶縁層が形成された半導体基板と、
前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記絶縁層上に配置され、前記半導体層を横方向に拡張する拡張用半導体層と、
前記拡張用半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記拡張用半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層と、
前記ゲート電極の側壁に形成されたサイドウォールと、
前記ソース層および前記ドレイン層の表面に形成され、前記拡張用半導体層を金属と反応させて生成された金属反応層とを備えることを特徴とする半導体装置。
【請求項４】
前記拡張用半導体層はアモルファス半導体層であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記半導体層と前記拡張用半導体層との境界は前記サイドウォールの端部よりも外側に配置されていることを特徴とする請求項３または４記載の半導体装置。
【請求項６】
第１半導体層を半導体基板上に成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる開口部を形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記開口部内に埋め込まれた埋め込み半導体層を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記埋め込み半導体層がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板の表面の一部に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層が覆われるようにして前記半導体基板上に支持体を形成する工程と、
前記支持体および第２半導体層を貫通して前記第１半導体層の一部を露出させる開口部を形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記開口部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記開口部内に埋め込まれた埋め込み半導体層を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記埋め込み半導体層がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および前記第２半導体層を貫通して前記半導体基板を露出させる開口部を形成する工程と、
前記開口部が埋め込まれるようにして前記第２半導体層上に支持体を形成する工程と、
前記支持体をパターニングすることにより前記第２半導体層の表面の一部を露出させる工程と、
前記パターニングされた前記支持体をマスクとして前記第２半導体層および前記第１半導体層をエッチングすることにより、前記第１半導体層および前記第２半導体層の側面を露出させる工程と、
前記第１半導体層の側面から前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記開口部内に埋め込まれた支持体を除去する工程と、
前記開口部内に埋め込まれた埋め込み半導体層を形成する工程と、
前記第２半導体層上の前記支持体を除去することにより、前記第２半導体層の表面を露出させる工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記埋め込み半導体層がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および前記第２半導体層を貫通して前記半導体基板を露出させる第１開口部を形成する工程と、
前記第１開口部が埋め込まれるようにして前記第２半導体層上に支持体を形成する工程と、
前記支持体および第２半導体層を貫通して前記第１半導体層の一部を露出させる第２開口部を形成する工程と、
前記第２開口部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第１開口部内に埋め込まれた支持体を除去する工程と、
前記第１開口部および前記第２開口部内にそれぞれ埋め込まれた埋め込み半導体層を形成する工程と、
前記第２半導体層上の前記支持体を除去することにより、前記第２半導体層の表面を露出させる工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記埋め込み半導体層がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
第１半導体層を半導体基板上に成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる開口部を形成する工程と、
前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層を横方向に拡張する拡張用半導体層を前記埋め込み絶縁層上に形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記拡張用半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＧｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素のイオン注入が必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００５】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
また、非特許文献１に開示された方法では、ＳｉＧｅ層を除去した時にＳｉ層をＳｉ基板上で支持するための領域や、Ｓｉ層下のＳｉＧｅ層にエッチング液を接触させるための領域をＳｉ層の周囲に確保する必要がある。このため、アクティブ領域として利用できない無駄な部分の面積が大きくなるなり、トランジスタの集積化に支障をきたすという問題があった。
【０００６】
そこで、本発明の目的は、ＳＯＩ基板を用いることなく、絶縁体上に形成される半導体層の面積を拡大することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁層が形成された半導体基板と、前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層と、前記ソース層およびドレイン層のいずれか少なくとも一方に形成され、前記半導体層を貫通して前記絶縁層に達する開口部と、前記開口部内に埋め込まれた埋め込み半導体層とを備えることを特徴とする。
【０００８】
これにより、半導体層下に絶縁層を形成するために、組成の異なる半導体層間の選択比の違いを利用して下層の半導体層を除去する場合においても、下層の半導体層を除去するための領域や上層の半導体層を支持するための領域にソース層またはドレイン層を配置することが可能となる。このため、下層の半導体層を除去するための領域や上層の半導体層を支持するための領域を半導体層の周囲に形成する必要がなくなり、アクティブ領域として利用できない無駄な部分を削減することができる。このため、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、絶縁層が形成された半導体基板と、前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、前記半導体層上に形成されたゲート電極と、前記絶縁層上に配置され、前記半導体層を横方向に拡張する拡張用半導体層と、前記拡張用半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記拡張用半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする。
【００１０】
これにより、半導体層が横方向に拡張された拡張用半導体層にソース／ドレイン層を形成することができる。このため、ソース／ドレイン層を形成するために領域を半導体層に確保する必要がなくなり、絶縁層上の半導体層が細長い場合においても、ゲート幅の制約を緩和しつつ、ソース／ドレイン層とコンタクトをとるための領域を確保することができる。このため、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、絶縁層が形成された半導体基板と、前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、前記半導体層上に形成されたゲート電極と、前記絶縁層上に配置され、前記半導体層を横方向に拡張する拡張用半導体層と、前記拡張用半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記拡張用半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層と、前記ゲート電極の側壁に形成されたサイドウォールと、前記ソース層および前記ドレイン層の表面に形成され、前記拡張用半導体層を金属と反応させて生成された金属反応層とを備えることを特徴とする。
【００１２】
これにより、ソース／ドレイン層を形成するために領域を半導体層に確保する必要がなくなり、絶縁層上の半導体層が細長い場合においても、ゲート幅の制約を緩和しつつ、ソース／ドレイン層とコンタクトをとるための領域を確保することが可能となるとともに、ソース／ドレイン層の低抵抗化を図ることができる。このため、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、前記拡張用半導体層はアモルファス半導体層であることを特徴とする。
これにより、ソース／ドレイン層の表面に金属反応層を安定して形成することを可能としつつ、拡張用半導体層を容易に形成することができ、半導体層のサイズの制約を緩和することができる。
【００１４】
また、本発明の一態様に係る半導体装置によれば、前記半導体層と前記拡張用半導体層との境界は前記サイドウォールの端部よりも外側に配置されていることを特徴とする。
これにより、ソース／ドレイン層が拡張用半導体層に配置された場合においても、チャネル領域を半導体層に配置することができ、ＳＯＩトランジスタの特性を劣化させることなく、ソース／ドレイン層とコンタクトをとるための領域を確保することが可能となる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる開口部を形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記開口部内に埋め込まれた埋め込み半導体層を形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記埋め込み半導体層がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１６】
これにより、第１半導体層上に第２半導体層が積層された場合においても、開口部を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、ソース層またはドレイン層に開口部を配置することで、第１半導体層の一部を露出させる開口部を素子領域の周囲に形成することなく、第１半導体層を除去することが可能となる。さらに、第２半導体層を半導体基板上で支持する支持体を設けることにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層が半導体基板上に脱落することを防止することができる。
【００１７】
このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、アクティブ領域として利用できない無駄な部分を削減することができる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板の表面の一部に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が覆われるようにして前記半導体基板上に支持体を形成する工程と、前記支持体および第２半導体層を貫通して前記第１半導体層の一部を露出させる開口部を形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記開口部を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記開口部内に埋め込まれた埋め込み半導体層を形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記埋め込み半導体層がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１９】
これにより、第１半導体層を除去するための領域にソース／ドレイン層を配置することが可能となり、第２半導体層下に配置された第１半導体層を除去するための開口部を素子領域の周囲に形成する必要がなくなる。このため、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【００２０】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および前記第２半導体層を貫通して前記半導体基板を露出させる開口部を形成する工程と、前記開口部が埋め込まれるようにして前記第２半導体層上に支持体を形成する工程と、前記支持体をパターニングすることにより前記第２半導体層の表面の一部を露出させる工程と、前記パターニングされた前記支持体をマスクとして前記第２半導体層および前記第１半導体層をエッチングすることにより、前記第１半導体層および前記第２半導体層の側面を露出させる工程と、前記第１半導体層の側面から前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記開口部内に埋め込まれた支持体を除去する工程と、前記開口部内に埋め込まれた埋め込み半導体層を形成する工程と、前記第２半導体層上の前記支持体を除去することにより、前記第２半導体層の表面を露出させる工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記埋め込み半導体層がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００２１】
これにより、第１半導体層が除去された時に半導体基板上で第２半導体層を支持する領域にソース層またはドレイン層を形成することが可能となり、第２半導体層を支持するための支持体を素子領域の周囲に形成する必要がなくなる。このため、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【００２２】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および前記第２半導体層を貫通して前記半導体基板を露出させる第１開口部を形成する工程と、前記第１開口部が埋め込まれるようにして前記第２半導体層上に支持体を形成する工程と、前記支持体および第２半導体層を貫通して前記第１半導体層の一部を露出させる第２開口部を形成する工程と、前記第２開口部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第１開口部内に埋め込まれた支持体を除去する工程と、前記第１開口部および前記第２開口部内にそれぞれ埋め込まれた埋め込み半導体層を形成する工程と、前記第２半導体層上の前記支持体を除去することにより、前記第２半導体層の表面を露出させる工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記埋め込み半導体層がソース層またはドレイン層のいずれか少なくとも一方に配置されるようにして、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００２３】
これにより、第２半導体層下の第１半導体層を除去するための領域や第１半導体層が除去された時に半導体基板上で第２半導体層を支持する領域にソース／ドレイン層を形成することが可能となり、これらの領域を第２半導体層の周囲に形成する必要がなくなる。このため、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、ＳＯＩトランジスタの集積度を向上させることができる。
【００２４】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる開口部を形成する工程と、前記開口部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層を横方向に拡張する拡張用半導体層を前記埋め込み絶縁層上に形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極を挟み込むように配置されたソース層およびドレイン層を前記拡張用半導体層に形成する工程とを備えることを特徴とする。
【００２５】
これにより、ソース／ドレイン層を拡張用半導体層に形成することが可能となるとともに、チャネル領域を第２半導体層に配置することができる。このため、ソース／ドレイン層を形成するために領域を第２半導体層に確保する必要がなくなり、絶縁層上の第２半導体層のサイズに制約を伴う場合においても、ゲート幅を拡大しつつ、ソース／ドレイン層とコンタクトをとるための領域を確保することができる。このため、ＳＯＩ基板を用いることなく、半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）〜図８（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図、図１（ｂ）〜図８（ｂ）は、図１（ａ）〜図８（ａ）のＡ１−Ａ１´〜Ａ８−Ａ８´線でそれぞれ切断した断面図、図１（ｃ）〜図８（ｃ）は、図１（ａ）〜図８（ａ）のＢ１−Ｂ１´〜Ｂ８−Ｂ８´線でそれぞれ切断した断面図である。
【００２７】
図１において、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により、半導体基板１の素子分離領域Ｒ２に素子分離絶縁膜６を形成し、素子分離絶縁膜６で素子分離された素子領域Ｒ１を半導体基板１に形成する。なお、半導体基板１の素子分離領域Ｒ２に素子分離絶縁膜６を形成する方法としては、ＬＯＣＯＳ法の他、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などの方法を用いるようにしてもよい。
【００２８】
次に、図２に示すように、素子分離絶縁膜６をマスクとして選択エピタキシャル成長を行うことにより、第１半導体層２および第２半導体層３を半導体基板１上に順次選択的に形成する。
なお、第１半導体層２は、半導体基板１および第２半導体層３よりもエッチングレートが大きな材質を用いることができ、半導体基板１、第１半導体層２および第２半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層２としてＳｉＧｅ、第２半導体層３してＳｉを用いることが好ましい。これにより、第１半導体層２と第２半導体層３との間の格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間の選択比を確保することができる。また、第１半導体層２としては、単結晶半導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層２の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層２および第２半導体層３の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。
【００２９】
ここで、素子分離絶縁膜６上には、第１半導体層２および第２半導体層３はエピタキシャル成長しないので、素子分離絶縁膜６を形成してから第１半導体層２および第２半導体層３のエピタキシャル成長を行うことにより、第１半導体層２および第２半導体層３を半導体基板１の素子領域Ｒ１に選択的に形成することができる。このため、第１半導体層２および第２半導体層３を半導体基板１の素子領域Ｒ１に選択的に形成するためのマスクを素子分離絶縁膜６で兼用することが可能となり、第１半導体層２および第２半導体層３を半導体基板１の素子領域Ｒ１に選択的に形成するためのマスクを素子分離絶縁膜６と別個に形成する必要がなくなることから、工程数の削減することができる。
【００３０】
次に、図３に示すように、ＣＶＤなどの方法により、第２半導体層３を覆うように配置された支持体５を第２半導体層３上に形成する。なお、支持体５としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて支持体５、第２半導体層３および第１半導体層２をパターニングすることにより、第１半導体層２の少なくとも一部を露出させる開口部７を支持体５、第２半導体層３および第１半導体層２に形成する。
【００３１】
ここで、開口部７は素子領域Ｒ１に配置することが好ましい。これにより、開口部７を素子分離領域Ｒ２に配置する必要がなくなり、素子領域Ｒ１を拡大することを可能として、素子領域Ｒ１に形成されるＳＯＩトランジスタの集積度を向上させることが可能となる。
なお、第１半導体層２の少なくとも一部を露出させる開口部７を形成する場合、第１半導体層２の表面でエッチングを止めるようにしてもよいし、第１半導体層２をオーバーエッチングして第１半導体層２に凹部を形成するようにしてもよい。あるいは、開口部７内の第１半導体層２を貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層２のエッチングを途中で止めることにより、開口部７内の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層２をエッチング除去する際に、開口部７内の半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、開口部７内の半導体基板１のオーバーエッチングを抑制することができる。
【００３２】
また、上述した実施形態では、第２半導体層３上に支持体５を直接形成する方法について説明したが、第２半導体層３の表面にエッチングダメージが入る恐れのある場合、第２半導体層３上に下地酸化膜を形成してから支持体５を形成するようにしてもよい。
次に、図４に示すように、開口部７を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部９を形成する。
【００３３】
ここで、第１半導体層２の一部を露出させる開口部７を支持体５、第２半導体層３および第１半導体層２に形成することにより、第１半導体層２上に第２半導体層３を積層した場合においても、第２半導体層３下の第１半導体層２にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板１と第２半導体層３との間に空洞部９を形成することができる。また、第２半導体層３が支持体５で覆われたままにすることにより、第１半導体層２が除去された場合においても、第２半導体層３を支持体５にて半導体基板１上で支持することが可能となり、第２半導体層３が陥没することを防止することができる。
【００３４】
なお、半導体基板１および第２半導体層３がＳｉ、第１半導体層２がＳｉＧｅの場合、第１半導体層２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層３のオーバーエッチングを抑制しつつ、第１半導体層２を除去することが可能となる。また、第１半導体層２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水を用いても良い。
【００３５】
また、第１半導体層２をエッチング除去する前に、陽極酸化などの方法により第１半導体層２を多孔質化するようにしてもよいし、第１半導体層２にイオン注入を行うことにより、第１半導体層２をアモルファス化するようにしてもよい。これにより、第１半導体層２のエッチングレートを増大させることが可能となり、第１半導体層２のエッチング面積を拡大することができる。
【００３６】
次に、図５に示すように、開口部７を介して空洞部９内の半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に埋め込み絶縁膜１０を形成する。なお、埋め込み絶縁膜１０を形成した後、高温アニールを行うようにしてもよい。また、埋め込み絶縁膜１０は空洞部９を全て埋めるように形成しても良いし、空洞部９が一部残るように形成しても良い。
【００３７】
また、図５の方法では、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に埋め込み絶縁膜１０を形成する方法について説明したが、化学気相成長法にて半導体基板１と第２半導体層３との間の空洞部９に絶縁膜を成膜させることにより、半導体基板１と第２半導体層３との間の空洞部９を絶縁膜で埋め込むようにしてもよい。これにより、第２半導体層３の膜減りを防止しつつ、半導体基板１と第２半導体層３との間の空洞部９を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層３の裏面側に配置される絶縁体の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層３の裏面側の寄生容量を低減させることができる。
【００３８】
なお、埋め込み絶縁膜１０の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁膜１０として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００３９】
次に、図６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体５および埋め込み絶縁膜１０をパターニングすることにより、開口部７の周囲の第２半導体層３の側壁を露出させる開口部７´を形成する。なお、支持体５および埋め込み絶縁膜１０をパターニングする場合、埋め込み絶縁膜１０が貫通しないように埋め込み絶縁膜１０のエッチング量を制御し、開口部７´内の埋め込み絶縁膜１０を半導体基板１上に残すことが好ましい。
【００４０】
次に、図７に示すように、ＣＶＤなどの方法により、開口部７´が埋め込まれるようにして支持体５上にアモルファス半導体を形成する。そして、ＣＭＰ（化学的機械的研磨）またはエッチバックなどの方法を用いてアモルファス半導体を平坦化するとともに、フォトリソグラフィー技術およびエッチング技術を用いて第２半導体層３上の支持体５を除去することにより、第２半導体層３の表面を露出させるとともに、開口部７´内に埋め込み半導体層１３を形成する。そして、第２半導体層３を種として埋め込み半導体層１３を結晶化する。ここで、埋め込み半導体層１３を結晶化する方法としては、例えば、埋め込み半導体層１３の熱処理を単に行うようにしてもよいし、ＭＩＬＣ（Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｌａｔｅｒａｌ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法などによりＮｉなどの金属触媒を埋め込み半導体層１３上に形成してから熱処理を行うようにしてもよい。なお、結晶化された埋め込み半導体層１３を開口部７´内に埋め込む場合、第２半導体層３を種とした選択エピタキシャル成長を用いるようにしてもよい。
【００４１】
次に、図８に示すように、第２半導体層３の表面の熱酸化を行うことにより、第２半導体層３の表面にゲート絶縁膜２１を形成する。そして、ゲート絶縁膜２１が形成された第２半導体層３上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３上にゲート電極２２を形成する。ここで、ゲート電極２２は、第２半導体層３に形成された開口部７´を避けるように配置することが好ましい。
【００４２】
次に、ゲート電極２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３および埋め込み半導体層１３内にイオン注入することにより、ゲート電極２２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２３ａ、２３ｂを第２半導体層３および埋め込み半導体層１３に形成する。そして、ＬＤＤ層２３ａ、２３ｂが形成された第２半導体層３上に、ＣＶＤなどの方法により絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２２の側壁にサイドウォール２４ａ、２４ｂを形成する。そして、ゲート電極２２およびサイドウォール２４ａ、２４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３および埋め込み半導体層１３内にイオン注入することにより、ゲート電極２２を挟み込むように配置された高濃度不純物導入層からなるソース／ドレイン層２５ａ、２５ｂを第２半導体層３および埋め込み半導体層１３に形成する。
【００４３】
これにより、第１半導体層２を除去するための開口部７が形成された領域にソース／ドレイン層２５ａ、２５ｂを配置することが可能となり、第２半導体層３下に配置された第１半導体層２を除去するための開口部７を素子領域の周囲に形成する必要がなくなる。このため、ＳＯＩ基板を用いることなく、第２半導体層３上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【００４４】
図９（ａ）〜図１７（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す斜視図、図９（ｂ）〜図１７（ｂ）は、図９（ａ）〜図１７（ａ）のＡ１１−Ａ１１´〜Ａ１９−Ａ１９´線でそれぞれ切断した断面図、図９（ｃ）〜図１７（ｃ）は、図９（ａ）〜図１７（ａ）のＢ１１−Ｂ１１´〜Ｂ１９−Ｂ１９´線でそれぞれ切断した断面図である。
【００４５】
図９において、エピタキシャル成長を行うことにより、第１半導体層３２および第２半導体層３３を半導体基板３１上に順次選択的に形成する。なお、第１半導体層３２は、半導体基板３１および第２半導体層３３よりもエッチングレートが大きな材質を用いることができ、半導体基板３１および第２半導体層３３がＳｉの場合、第１半導体層３２としてＳｉＧｅを用いることが好ましい。
【００４６】
次に、図１０に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第１半導体層３２および第２半導体層３３をパターニングすることにより、第１半導体層３２および第２半導体層３３を貫通して半導体基板３１を露出させる開口部３４を形成する。ここで、開口部３４は素子領域に配置することが好ましい。これにより、開口部３４を素子分離領域に配置する必要がなくなり、素子領域を拡大することを可能として、素子領域に形成されるＳＯＩトランジスタの集積度を向上させることができる。
【００４７】
次に、図１１に示すように、ＣＶＤなどの方法により、開口部３４内が埋め込まれるようにして、第２半導体層３３上の全面に支持体３５を形成する。なお、支持体３５の材質としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
次に、図１２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体３５をパターニングすることにより、第２半導体層３３の表面の一部を露出させる。そして、パターニングされた支持体３５をマスクとして第２半導体層３３および第１半導体層３２をエッチングすることにより、半導体基板３１の表面の一部を露出させるとともに、第１半導体層３２および第２半導体層３３の側面を露出させる。
【００４８】
次に、図１３に示すように、第１半導体層３２の側面を介してエッチングガスまたはエッチング液を第１半導体層３２に接触させることにより、第１半導体層３２をエッチング除去し、半導体基板３１と第２半導体層３３との間に空洞部３９を形成する。ここで、開口部３４内に支持体３５を埋め込むことにより、第１半導体層３２が除去された場合においても、第２半導体層３３を支持体３５にて半導体基板３１上で支持することが可能となり、第２半導体層３３が陥没することを防止することができる。また、第１半導体層３２の側面が露出するように酸化防止膜３５、第２半導体層３３および第１半導体層３２をパターニングすることにより、第１半導体層３２上に第２半導体層３３および酸化防止膜３５を積層した場合においても、第２半導体層３３下の第１半導体層３２にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板３１と第２半導体層３３との間に空洞部３９を形成することができる。
【００４９】
次に、図１４に示すように、半導体基板３１および第２半導体層３３の熱酸化を行うことにより、半導体基板３１と第２半導体層３３との間の空洞部３９に埋め込み絶縁膜４０を形成する。なお、空洞部３９に埋め込み絶縁膜４０を形成する場合、ＣＶＤ法にて半導体基板１と第２半導体層３との間の空洞部９に絶縁膜を成膜させるようにしてもよい。
次に、図１５に示すように、フォトリソグラフィー技術およびエッチング技術を用いて開口部３４内の支持体３５の一部を除去することにより、開口部３４の周囲の第２半導体層３３の側壁を露出させる開口部３４´を形成する。なお、第２半導体層３３の側壁を露出させる開口部３４´を形成する場合、埋め込み絶縁膜４０が貫通しないように支持体３４のエッチング量を制御し、開口部３４´内の支持体３４を半導体基板３１上に残すことが好ましい。
【００５０】
次に、図１６に示すように、ＣＶＤなどの方法により、開口部３４´が埋め込まれるようにして支持体３５上にアモルファス半導体を形成する。そして、ＣＭＰまたはエッチバックなどの方法を用いてアモルファス半導体を平坦化するとともに、フォトリソグラフィー技術およびエッチング技術を用いて第２半導体層３３上の支持体３５を除去することにより、第２半導体層３３の表面を露出させるとともに、開口部３４´内に埋め込み半導体層４３を形成する。そして、第２半導体層３３を種として埋め込み半導体層４３を結晶化する。なお、結晶化された埋め込み半導体層４３を開口部３４´内に埋め込む場合、第２半導体層３３を種とした選択エピタキシャル成長を用いるようにしてもよい。
【００５１】
次に、図１７に示すように、第２半導体層３３の表面の熱酸化を行うことにより、第２半導体層３３の表面にゲート絶縁膜５１を形成する。そして、ゲート絶縁膜５１が形成された第２半導体層３３上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３３上にゲート電極５２を形成する。ここで、ゲート電極５２は、第２半導体層３３に形成された開口部３４´を避けるように配置することが好ましい。
【００５２】
次に、ゲート電極５２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３３および埋め込み半導体層４３内にイオン注入することにより、ゲート電極５２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層５３ａ、５３ｂを第２半導体層３３および埋め込み半導体層４３に形成する。そして、ＬＤＤ層５３ａ、５３ｂが形成された第２半導体層３３上に、ＣＶＤなどの方法により絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極５２の側壁にサイドウォール５４ａ、５４ｂを形成する。そして、ゲート電極５２およびサイドウォール５４ａ、５４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３３および埋め込み半導体層４３内にイオン注入することにより、ゲート電極５２を挟み込むように配置された高濃度不純物導入層からなるソース／ドレイン層５５ａ、５５ｂを第２半導体層３３および埋め込み半導体層４３に形成する。
【００５３】
これにより、第１半導体層３２が除去された時に半導体基板３１上で第２半導体層３３を支持する領域にソース／ドレイン層５５ａ、５５ｂを形成することが可能となり、第２半導体層３３を支持するための支持体３５を素子領域の周囲に形成する必要がなくなる。このため、ＳＯＩ基板を用いることなく、第２半導体層３３上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【００５４】
図１８（ａ）〜図２６（ａ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す斜視図、図１８（ｂ）〜図２６（ｂ）は、図１８（ａ）〜図２６（ａ）のＡ２１−Ａ２１´〜Ａ２９−Ａ２９´線でそれぞれ切断した断面図、図１８（ｃ）〜図２６（ｃ）は、図１８（ａ）〜図２６（ａ）のＢ２１−Ｂ２１´〜Ｂ２９−Ｂ２９´線でそれぞれ切断した断面図である。
【００５５】
図１８において、エピタキシャル成長を行うことにより、第１半導体層６２および第２半導体層６３を半導体基板６１上に順次選択的に形成する。なお、第１半導体層６２は、半導体基板６１および第２半導体層６３よりもエッチングレートが大きな材質を用いることができ、半導体基板６１および第２半導体層６３がＳｉの場合、第１半導体層６２としてＳｉＧｅを用いることが好ましい。
【００５６】
次に、図１９に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第１半導体層６２および第２半導体層６３をパターニングすることにより、第１半導体層６２および第２半導体層６３を貫通して半導体基板６１を露出させる開口部６７ａを形成する。ここで、開口部６７ａは素子領域に配置することが好ましい。これにより、開口部６７ａを素子分離領域に配置する必要がなくなり、素子領域を拡大することを可能として、素子領域に形成されるＳＯＩトランジスタの集積度を向上させることができる。
【００５７】
次に、図２０に示すように、ＣＶＤなどの方法により、開口部６７ａ内が埋め込まれるようにして、第２半導体層６３上の全面に支持体６５を形成する。なお、支持体６５の材質としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。
次に、図２１に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体６５、第２半導体層６３および第１半導体層６２をパターニングすることにより、第１半導体層６２の少なくとも一部を露出させる開口部６７ｂを支持体６５、第２半導体層６３および第１半導体層６２に形成する。
【００５８】
ここで、開口部６７ｂは素子領域に配置することが好ましい。これにより、開口部６７ｂを素子分離領域に配置する必要がなくなり、素子領域を拡大することを可能として、素子領域に形成されるＳＯＩトランジスタの集積度を向上させることが可能となる。
次に、図２２に示すように、開口部６７ｂを介してエッチングガスまたはエッチング液を第１半導体層６２に接触させることにより、第１半導体層６２をエッチング除去し、半導体基板６１と第２半導体層６３との間に空洞部６９を形成する。ここで、開口部６７ａ内に支持体６５を埋め込むことにより、第１半導体層６２が除去された場合においても、第２半導体層６３を支持体６５にて半導体基板６１上で支持することが可能となり、第２半導体層６３が陥没することを防止することができる。また、支持体６５が埋め込まれた開口部６７ａとは別に開口部６７ｂを形成することにより、第１半導体層６２上に第２半導体層６３および支持体６５を積層した場合においても、第２半導体層６３下の第１半導体層６２にエッチングガスまたはエッチング液を接触させることが可能となり、半導体基板６１と第２半導体層６３との間に空洞部６９を形成することができる。
【００５９】
次に、図２３に示すように、半導体基板６１および第２半導体層６３の熱酸化を行うことにより、半導体基板６１と第２半導体層６３との間の空洞部６９に埋め込み絶縁膜７０を形成する。なお、空洞部６９に埋め込み絶縁膜７０を形成する場合、ＣＶＤ法にて半導体基板６１と第２半導体層６３との間の空洞部６９に絶縁膜を成膜させるようにしてもよい。
【００６０】
次に、図２４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて開口部６７ａ内の支持体６５の一部を除去することにより、開口部６７ａの周囲の第２半導体層６３の側壁を露出させる開口部６７ａ´を形成する。さらに、フォトリソグラフィー技術およびエッチング技術を用いて支持体６５および埋め込み絶縁膜７０をパターニングすることにより、開口部６７ｂの周囲の第２半導体層６３の側壁を露出させる開口部６７ｂ´を形成する。なお、第２半導体層３３の側壁を露出させる開口部６７ａ´、６７ｂ´を形成する場合、支持体６５および埋め込み絶縁膜７０が貫通しないように支持体６５および埋め込み絶縁膜７０のエッチング量をそれぞれ制御し、開口部６７ａ´、６７ｂ´内の支持体６５および埋め込み絶縁膜７０を半導体基板６１上にそれぞれ残すことが好ましい。
【００６１】
次に、図２５に示すように、ＣＶＤなどの方法により、開口部６７ａ´、６７ｂ´がそれぞれ埋め込まれるようにして支持体６５上にアモルファス半導体を形成する。そして、ＣＭＰまたはエッチバックなどの方法を用いてアモルファス半導体を平坦化するとともに、フォトリソグラフィー技術およびエッチング技術を用いて第２半導体層６３上の支持体６５を除去することにより、第２半導体層６３の表面を露出させるとともに、開口部６７ａ´、６７ｂ´内に埋め込み半導体層７３ａ、７３ｂをそれぞれ形成する。そして、第２半導体層６３を種として埋め込み半導体層７３ａ、７３ｂを結晶化する。なお、結晶化された埋め込み半導体層７３ａ、７３ｂを開口部６７ａ´、６７ｂ´内にそれぞれ埋め込む場合、第２半導体層６３を種とした選択エピタキシャル成長を用いるようにしてもよい。
【００６２】
次に、図２６に示すように、第２半導体層６３の表面の熱酸化を行うことにより、第２半導体層６３の表面にゲート絶縁膜８１を形成する。そして、ゲート絶縁膜８１が形成された第２半導体層６３上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層６３上にゲート電極８２を形成する。ここで、ゲート電極８２は、第２半導体層６３に形成された開口部６７ａ´、６７ｂ´を避けるように配置することが好ましい。
【００６３】
次に、ゲート電極８２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層６３および埋め込み半導体層７３ａ、７３ｂ内にイオン注入することにより、ゲート電極８２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層８３ａ、８３ｂを第２半導体層６３および埋め込み半導体層７３ａ、７３ｂに形成する。そして、ＬＤＤ層８３ａ、８３ｂが形成された第２半導体層６３上に、ＣＶＤなどの方法により絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極８２の側壁にサイドウォール８４ａ、８４ｂを形成する。そして、ゲート電極８２およびサイドウォール８４ａ、８４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層６３および埋め込み半導体層７３ａ、７３ｂ内にイオン注入することにより、ゲート電極８２を挟み込むように配置された高濃度不純物導入層からなるソース／ドレイン層８５ａ、８５ｂを第２半導体層６３および埋め込み半導体層７３ａ、７３ｂに形成する。
【００６４】
これにより、第２半導体層６３下の第１半導体層６２を除去するための領域および第１半導体層６２が除去された時に半導体基板６１上で第２半導体層６３を支持する領域にソース／ドレイン層８５ａ、８５ｂを形成することが可能となり、これらの領域を第２半導体層６３の周囲に形成する必要がなくなる。このため、ＳＯＩ基板を用いることなく、第２半導体層６３上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの低価格化を実現することが可能となるとともに、ＳＯＩトランジスタのサイズおよびレイアウトに対する制約を緩和しつつ、ＳＯＩトランジスタの集積度を向上させることができる。
【００６５】
図２７（ａ）〜図３６（ａ）は、本発明の第４実施形態に係る半導体装置の製造方法を示す斜視図、図２７（ｂ）〜図３６（ｂ）は、図２７（ａ）〜図３６（ａ）のＡ３１−Ａ３１´〜Ａ４０−Ａ４０´線でそれぞれ切断した断面図、図２７（ｃ）〜図３６（ｃ）は、図２７（ａ）〜図３６（ａ）のＢ３１−Ｂ３１´〜Ｂ４０−Ｂ４０´線でそれぞれ切断した断面図である。
【００６６】
図２７において、エピタキシャル成長を行うことにより、第１半導体層１０２および第２半導体層１０３を半導体基板１０１上に順次選択的に形成する。なお、第１半導体層１０２は、半導体基板１０１および第２半導体層１０３よりもエッチングレートが大きな材質を用いることができ、半導体基板１０１および第２半導体層１０３がＳｉの場合、第１半導体層１０２としてＳｉＧｅを用いることが好ましい。
【００６７】
次に、図２８に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、第１半導体層１０２および第２半導体層１０３をパターニングすることにより、第１半導体層１０２および第２半導体層１０３の側壁を露出させる露出面１０４を形成する。なお、第１半導体層１０２および第２半導体層１０３をパターニングする場合、第２半導体層１０３を保護するために、第２半導体層１０３の熱酸化またはＣＶＤなどの方法により第２半導体層１０３の表面に酸化膜を形成するようにしてもよい。
【００６８】
次に、図２９に示すように、ＣＶＤなどの方法により、露出面１０４が覆われるように配置された支持体１０５を半導体基板１０１上の全面に成膜する。なお、支持体１０１の材質としては、例えば、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。
次に、図３０に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体１０５、第２半導体層１０３および第１半導体層１０３をパターニングすることにより、第１半導体層１０２の一部を露出させる露出面１０６を形成する。
【００６９】
次に、図３１に示すように、露出面１０６を介してエッチングガスまたはエッチング液を第１半導体層１０２に接触させることにより、第１半導体層１０２をエッチング除去し、半導体基板１０１と第２半導体層１０３との間に空洞部１０７を形成する。
次に、図３２に示すように、半導体基板１０１および第２半導体層１０３の熱酸化を行うことにより、半導体基板１０１と第２半導体層１０３との間の空洞部１０７に埋め込み絶縁膜１０８を形成する。なお、空洞部１０７に埋め込み絶縁膜１０８を形成する場合、ＣＶＤ法にて半導体基板１０１と第２半導体層１０３との間の空洞部１０７に絶縁膜を成膜させるようにしてもよい。そして、フォトリソグラフィー技術およびエッチング技術を用いて支持体１０５および第２半導体層１０３をパターニングすることにより、第２半導体層１０３の側壁を露出させる。
【００７０】
次に、図３３に示すように、ＣＶＤなどの方法により、第２半導体層１０３の側壁が覆われるようにして、支持体１０５上の全面にアモルファス半導体を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いてアモルファス半導体をパターニングすることにより、第２半導体層１０３の横方向に拡張された拡張用半導体層１０９を形成する。なお、第２半導体層１０３を種として拡張用半導体層１０９を結晶化するようにしてもよい。また、結晶化された拡張用半導体層１０９を第２半導体層１０３の横方向に形成する場合、第２半導体層１０３を種とした選択エピタキシャル成長を用いるようにしてもよい。
【００７１】
次に、図３４に示すように、ＣＶＤなどの方法により、拡張用半導体層１０９が覆われるようにして支持体１０５上に平坦化膜１１０を形成する。なお、平坦化膜１１０としては、シリコン酸化膜またはＳＯＧなどを用いることができる。そして、ＣＭＰまたはエッチバックなどの方法を用いて平坦化膜１１０および支持体１０５を薄膜化することにより、第２半導体層１０３および拡張用半導体層１０９の表面を露出させる。
【００７２】
次に、図３５に示すように、第２半導体層１０３の表面の熱酸化を行うことにより、第２半導体層１０３の表面にゲート絶縁膜１１１を形成する。そして、ゲート絶縁膜１１１が形成された第２半導体層１０３上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層１０３上にゲート電極１１２を形成する。
【００７３】
次に、ゲート電極１１２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１０３および拡張用半導体層１０９内にイオン注入することにより、ゲート電極１１２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層１１３ａ、１１３ｂを第２半導体層１０３および拡張用半導体層１０９に形成する。そして、ＬＤＤ層１１３ａ、１１３ｂが形成された第２半導体層１０３上に、ＣＶＤなどの方法により絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極１１２の側壁にサイドウォール１１４ａ、１１４ｂを形成する。そして、ゲート電極１１２およびサイドウォール１１４ａ、１１４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１０３および拡張用半導体層１０９内にイオン注入することにより、ゲート電極１１２を挟み込むように配置された高濃度不純物導入層からなるソース／ドレイン層１１５ａ、１１５ｂを第２半導体層１０３および拡張用半導体層１０９に形成する。
【００７４】
次に、図３６に示すように、スパッタリングなどの方法により、ソース／ドレイン層１１５ａ、１１５ｂが形成された第２半導体層１０３および拡張用半導体層１０９上に金属膜を形成する。なお、金属膜は、半導体層と反応して低抵抗層となるものを用いることができ、例えば、Ｔｉ膜、Ｃｏ膜、Ｗ膜、Ｍｏ膜、Ｎｉ膜またはＰｔ膜などを用いることができる。そして、金属膜が形成された第２半導体層１０３および拡張用半導体層１０９の熱処理を行い、第２半導体層１０３、拡張用半導体層１０９およびゲート電極１１２を構成する半導体と金属とを反応させることにより、ソース／ドレイン層１１５ａ、１１５ｂおよびゲート電極１１２の表面に金属反応層１１６ａ〜１１６ｃをそれぞれ形成する。なお、金属反応層１１６ａ〜１１６ｃは、第２半導体層１０３、拡張用半導体層１０９およびゲート電極１１２がＳｉから構成される場合、シリサイドを構成することができる。そして、ウェットエッチングを行うことにより、未反応の金属膜を除去する。
【００７５】
これにより、第２半導体層１０３が横方向に拡張された拡張用半導体層１０９にソース／ドレイン層１１５ａ、１１５ｂを形成することができる。このため、ソース／ドレイン層１１５ａ、１１５ｂを形成するために領域を第２半導体層１０３に確保する必要がなくなり、第２半導体層１０３のサイズに制約がある場合においても、ゲート電極１１２の幅の制約を緩和しつつ、ソース／ドレイン層１１５ａ、１１５ｂとコンタクトをとるための領域を確保することができる。このため、ＳＯＩ基板を用いることなく、第２半導体層１０３上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることができ、ＳＯＩトランジスタの低価格化を実現することが可能となる。
【００７６】
なお、ソース／ドレイン層１１５ａ、１１５ｂの表面に金属反応層１１６ａ、１１６ｂをそれぞれ形成する場合、拡張用半導体層１０９を結晶化することなく、アモルファス状態のままにしておくことが好ましい。また、第２半導体層１０３と拡張用半導体層１０９との境界はサイドウォール１１４ａ、１１４ｂの端部よりも外側に配置されていることが好ましい。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１４】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１５】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１６】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１７】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１８】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１９】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２０】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２１】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２２】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２３】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２４】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２５】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２６】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図２７】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図２８】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図２９】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図３０】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図３１】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図３２】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図３３】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図３４】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図３５】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【図３６】本発明の第４実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００７８】
Ｒ１  素子領域、Ｒ２  素子分離領域、１、３１、６１、１０１  半導体基板、２、３２、６２、１０２  第１半導体層、３、３３、６３、１０３  第２半導体層、５、３５、６５、１０５  支持体、６  素子分離絶縁膜、７、７´、３４、３４´、６７ａ、６７ｂ、６７ａ´、６７ｂ´  開口部、９、３９、６９、１０７  空洞部、１３、４３、７３ａ、７３ｂ  埋め込み半導体層、１０、４０、７０、１０８  埋め込み絶縁膜、２１、５１、８１、１１１  ゲート絶縁膜、２２、５２、８２、１１２  ゲート電極、２３ａ、２３ｂ、５３ａ、５３ｂ、８３ａ、８３ｂ、１１３ａ、１１３ｂ  ＬＤＤ層、２４ａ、２４ｂ、５４ａ、５４ｂ、８４ａ、８４ｂ、１１４ａ、１１４ｂ  サイドウォールスペーサ、２５ａ、２５ｂ、５５ａ、５５ｂ、８５ａ、８５ｂ、１１５ａ、１１５ｂ  ソース／ドレイン層、１０４、１０６  露出面、１０９  拡張用半導体層、１１０  平坦化膜、１１６ａ〜１１６ｃ  金属反応層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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