(57)【要約】【課題】  神経回路コンピュータや多値論理集積回路等の高機能半導体集積回路装置を提供するものである。【解決手段】  ゲート電極とソース電極とドレイン電極と基盤電極とを有するＭＯＳトランジスタと、複数の抵抗回路とを有し、該ゲート電極に該複数の抵抗回路の出力電極を接続し、前記複数の抵抗回路の入力電極を前記ＭＯＳトランジスタの制御用の入力電極とすることである。【選択図】図１
2006302044.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極とソース電極とドレイン電極と基盤電極とを有するＭＯＳトランジスタと、複数の抵抗回路とを有し、該ゲート電極に該複数の抵抗回路の出力電極を接続し、前記複数の抵抗回路の入力電極を前記ＭＯＳトランジスタの制御用の入力電極とすることを特徴とする半導体装置。
【請求項２】
前記ＭＯＳトランジスタがＰＭＯＳトランジスタの場合には、前記複数の抵抗回路の入力電極の各々に印加した電圧に所定の重みをかけて加算した値が所定の閾値より小となった場合にのみ前記ゲート電極下に反転層が形成され、前記ソース及びドレイン電極間が電気的に接続されるように構成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＭＯＳトランジスタがＮＭＯＳトランジスタの場合には、前記複数の抵抗回路の入力電極の各々に印加した電圧に所定の重みをかけて加算した値が所定の閾値より大となった場合にのみ前記ゲート電極下に反転層が形成され、前記ソース及びドレイン電極間が電気的に接続されるように構成されたことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記重みは前記複数の抵抗回路の各々の抵抗値によって決定されるように構成されたことを特徴とする請求項２〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記重みは前記複数の抵抗回路の各々の抵抗値間の比によって決定されるように構成されたことを特徴とする請求項２〜３のいずれか１項に記載の半導体装置。
【請求項６】
前記複数の抵抗回路は抵抗体で構成されたことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記複数の抵抗回路は電子回路で構成されたことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項８】
前記複数の抵抗回路の各々の抵抗値が可変できるように構成されたことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
入力電圧に対し、所定の係数を乗じた電圧を出力する回路を複数個有し、該回路の出力が前記複数の抵抗回路の入力電極に接続されたことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記複数の抵抗回路の入力電極の少なくとも１つの電極に所定の電位を与えることにより、前記所定の閾値を所望の値に随時変更できるよう構成したことを特徴とする請求項２〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記基盤電極に印加する電圧が可変できるように構成されたことを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
ゲート電極とソース電極とドレイン電極と基盤電極とを有するＰＭＯＳトランジスタと、第一抵抗回路と、第二抵抗回路とを有し、該ＰＭＯＳトランジスタの該ゲート電極に該第一抵抗回路の出力電極と該第二抵抗回路の出力電極が接続される第一回路と、
ゲート電極とソース電極とドレイン電極と基盤電極とを有するＮＭＯＳトランジスタと、第三抵抗回路と、第四抵抗回路とを有し、該ＮＭＯＳトランジスタの該ゲート電極に該第三抵抗回路の出力電極と該第四抵抗回路の出力電極が接続される第二回路とを有し、
該第一回路の前記ＰＭＯＳトランジスタのソース電極を電源に接続し、
該第二回路の前記ＮＭＯＳトランジスタのソース電極を接地し、
前記第一回路の該第一抵抗回路の入力電極に前記第二回路の該第三抵抗回路の入力電極を接続して入力端子とし、
前記第一回路の該第二抵抗回路の入力電極に前記第二回路の該第四抵抗回路の入力電極を接続して制御端子とし、
前記第一回路の前記ＰＭＯＳトランジスタのドレイン電極に前記第二回路の前記ＮＭＯＳトランジスタのドレイン電極を接続して出力端子とする入力端子と制御端子と出力端子を有するＣＭＯＳ回路であって、
該ＣＭＯＳ回路の該制御端子に入力される制御電圧で前記ＣＭＯＳ回路の論理閾値電圧を制御することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特に神経回路コンピュータや多値論理集積回路等の高機能半導体集積回路装置を提供するものである。
【背景技術】
【０００２】
特許文献１に従来の神経回路コンピュータや多値論理集積回路等の半導体集積回について述べてある。この回路は、従来のＭＯＳトランジスタに第１のフローティングゲート電極と複数の第二のフローティングゲート電極を設け、複数の第二のフローティングゲート電極でＭＯＳトランジスタの閾値電圧を制御可能にした。
【０００３】
しかし、この従来回路はフローティングゲート構成を用いたため、次に示す少なくとも２つの問題点を有する。第一に、ＳＰＩＣＥのような電子回路シミュレータを用いてシミュレーションを行う場合には通常のＭＯＳトランジスタモデルをそのまま利用できない。これは、ＳＰＩＣＥには接地までのＤＣブランチを持たないフローティングノードを認めないからである。このため、ＳＰＩＣＥでシミュレーションを行う場合にはこの回路専用のモデルを作成する必要がある。このモデルには各フローティングゲート電極にそれぞれ並列接続された抵抗が追加される。第二に、実際の回路を動作させた場合には、初期状態において各フローティングゲートに蓄積した不要の電荷が放電するなどの初期化回路を含む構成が必要となる。このため、余計な回路が増え、回路規模を大きくしてしまう。
【特許文献１】特許公報第２６６２５５９号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、上記の問題を解決し、神経回路コンピュータや多値論理集積回路等の高機能半導体集積回路装置を提供するものである。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、ゲート電極とソース電極とドレイン電極と基盤電極とを有するＭＯＳトランジスタと、複数の抵抗回路とを有し、該ゲート電極に該複数の抵抗回路の出力電極を接続し、前記複数の抵抗回路の入力電極を前記ＭＯＳトランジスタの制御用の入力電極とすることを特徴とするものである。
【０００６】
フローティングゲート電極を使用せず、ＭＯＳトランジスタのゲート電極に接続した複数の抵抗回路を介して、複数の抵抗回路の入力電圧でＭＯＳトランジスタの閾値電圧の制御が可能となる。また、シミュレーションする際に通常のＭＯＳトランジスタのモデルのままで使用可能となる。さらに、ＭＯＳトランジスタのゲート電極に対する初期化を行う必要がなく、初期化のための回路が不要となる。
【発明の効果】
【０００７】
本発明のｒＭＯＳ、ｒＰＭＯＳ、ｒＮＭＯＳ及びｒＣＭＯＳの半導体装置は従来のフローティングゲート電極を使用する構成の弱点をすべて克服でき、ニューロン・コンピュータを低消費電力で、且つ、高集積度で実現することができるばかりでなく、Ｄ−Ａ変換器や、線形加算器、閾値可変トランジスタなどアナログ回路、多値論理集積回路等、様々な応用分野に適用可能な優れた半導体装置である。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、本発明の実施例について説明する。
図１は、本発明の原理を示している。ゲート電極（Ｇ）とソース電極（Ｓ）とドレイン電極（Ｓ）と基盤電極(ＳＢ)とを有するＭＯＳトランジスタ（Ｍ）と、複数の抵抗回路（１、２、…、ｎ）により構成される。これらの複数の抵抗回路は各々のＲ１、Ｒ２、…、Ｒｎの抵抗値を有する。ＭＯＳトランジスタのゲート電極に複数の抵抗回路の出力電極を接続させ、複数の抵抗回路の入力電極（ＶＧ１、ＶＧ２、…、ＶＧｎ）をこのＭＯＳトランジスタの制御用の入力電極とする。複数の抵抗回路の入力電極に印加された電圧によりＭＯＳトランジスタの閾値電圧を自由に制御することが可能となる。
【０００９】
尚、ＭＯＳトランジスタのゲート電極に複数の抵抗回路を接続させたものをｒＭＯＳと称する。
図２は、本発明の第１実施例を示す図である。
【００１０】
ゲート電極（Ｇ）とソース電極（Ｓ）とドレイン電極（Ｓ）と基盤電極(ＳＢ)とを有するＰＭＯＳトランジスタ（Ｐ）と、複数の抵抗回路（１、２、…、ｎ）により構成される。これらの複数の抵抗回路は各々のＲ１、Ｒ２、…、Ｒｎの抵抗値を有する。ＰＭＯＳトランジスタのゲート電極に複数の抵抗回路の出力電極を接続させ、複数の抵抗回路の入力電極（ＶＧ１、ＶＧ２、…、ＶＧｎ）をＰＭＯＳトランジスタの制御用の入力電極とする。複数の抵抗回路の入力電極に印加された電圧によりＰＭＯＳトランジスタの閾値電圧を自由に制御することが可能となる。
【００１１】
複数の抵抗回路の入力電極の各々に印加した電圧に所定の重みをかけて加算した値が所定の閾値より小となった場合にのみＰＭＯＳトランジスタのゲート電極下に反転層が形成され、ＰＭＯＳトランジスタのソース及びドレイン電極間が電気的に接続されるように構成される。
【００１２】
尚、ＰＭＯＳトランジスタのゲート電極に複数の抵抗回路を接続させたものをｒＰＭＯＳと称する。
図３は、第一抵抗回路及び第二抵抗回路の２つ抵抗回路を有するｒＰＭＯＳトランジスタのゲート電圧に対するドレイン電流特性を示す。ソース電極には０[Ｖ]の電圧を印加し、ドレイン電極には−３[Ｖ]の電圧を印加し、基盤電極をソース電極に接続し、第一抵抗回路の入力電極には３[Ｖ]〜−３[Ｖ]の電圧を印加する。第二抵抗回路の入力電極には１[Ｖ]〜−３[Ｖ]の電圧を−１[Ｖ]のステップで印加する。このとき、第一抵抗回路の抵抗値と第二抵抗回路の抵抗値を同値のものを使用する。
【００１３】
図中の最左の曲線は第二抵抗回路の入力電極に１[Ｖ]を印加したときの第一抵抗回路の入力電極に印加された３[Ｖ]〜−３[Ｖ]電圧に対するドレイン電流特性である。同様に、図中の最右の曲線は第二抵抗回路の入力電極に−３[Ｖ]を印加したときの第一抵抗回路の入力電極に印加された３[Ｖ]〜−３[Ｖ]電圧に対するドレイン電流特性である。残りの３つの曲線は左から右の順にそれぞれ第二抵抗回路の入力電極に０[Ｖ]、−１[Ｖ]、−２[Ｖ]を印加したときの第一抵抗回路の入力電極に印加された３[Ｖ]〜−３[Ｖ]電圧に対するそれぞれのドレイン電流特性である。
【００１４】
図３から、複数の抵抗回路の入力電極の各々に印加した電圧に所定の重みをかけて加算した値が所定の閾値より小となった場合にのみｒＰＭＯＳトランジスタのゲート電極下に反転層が形成され、ｒＰＭＯＳトランジスタのソース及びドレイン電極間が電気的に接続されるようになることがわかる。また、このときの所定の重みとは複数の抵抗回路のそれぞれの抵抗値、そしてこれらの抵抗値間の比で決まることがわかる。つまり、この場合において、第一抵抗回路の抵抗値と第二抵抗回路の抵抗値を同値のものを使用することから、第一抵抗回路の入力電極に印加された電圧と第二抵抗回路の入力電極に印加された電圧の合計電圧の半分の電圧が実際にｒＰＭＯＳのゲート電極に印加されることになる。尚、複数の抵抗回路の場合も同様に実際にｒＰＭＯＳのゲート電極に印加される電圧を求めることができる。
【００１５】
上記のことにより、複数の抵抗回路の各々の抵抗値の大きさのみではなく、それらの抵抗値間の比が重みを決める。言い換えれば、各抵抗回路の抵抗値を大きい値に構成する必要はない。小さい抵抗値を持つ複数の抵抗回路で、それぞれの抵抗回路の抵抗値間の比を明確にして構成すればよい。このことにより、回路規模及び実装する際の半導体領域が小さくすることが可能であることがわかる。
【００１６】
図４は、本発明の第２実施例を示す図である。
ゲート電極（Ｇ）とソース電極（Ｓ）とドレイン電極（Ｓ）と基盤電極(ＳＢ)とを有するＮＭＯＳトランジスタ（Ｎ）と、複数の抵抗回路（１、２、…、ｎ）により構成される。これらの複数の抵抗回路は各々のＲ１、Ｒ２、…、Ｒｎの抵抗値を有する。ＮＭＯＳトランジスタのゲート電極に複数の抵抗回路の出力電極を接続させ、複数の抵抗回路の入力電極（ＶＧ１、ＶＧ２、…、ＶＧｎ）をＮＭＯＳトランジスタの制御用の入力電極とする。複数の抵抗回路の入力電極に印加された電圧によりＮＭＯＳトランジスタの閾値電圧を自由に制御することが可能となる。
【００１７】
複数の抵抗回路の入力電極の各々に印加した電圧に所定の重みをかけて加算した値が所定の閾値より大となった場合にのみＮＭＯＳトランジスタのゲート電極下に反転層が形成され、ＮＭＯＳトランジスタのソース及びドレイン電極間が電気的に接続されるように構成される。
【００１８】
尚、ＮＭＯＳトランジスタのゲート電極に複数の抵抗回路を接続させたものをｒＮＭＯＳと称する。
図５は、第一抵抗回路及び第二抵抗回路の２つ抵抗回路を有するｒＮＭＯＳトランジスタのゲート電圧に対するドレイン電流特性を示す。ソース電極には０[Ｖ]の電圧を印加し、ドレイン電極には３[Ｖ]の電圧を印加し、基盤電極をソース電極に接続し、第一抵抗回路の入力電極には−３[Ｖ]〜３[Ｖ]の電圧を印加する。第二抵抗回路の入力電極には３[Ｖ]〜−１[Ｖ]の電圧を１[Ｖ]のステップで印加する。このとき、第一抵抗回路の抵抗値と第二抵抗回路の抵抗値を同値のものを使用する。
【００１９】
図中の最右の曲線は第二抵抗回路の入力電極に−１[Ｖ]を印加したときの第一抵抗回路の入力電極に印加された−３[Ｖ]〜３[Ｖ]電圧に対するドレイン電流特性である。同様に、図中の最左の曲線は第二抵抗回路の入力電極に３[Ｖ]を印加したときの第一抵抗回路の入力電極に印加された−３[Ｖ]〜３[Ｖ]電圧に対するドレイン電流特性である。残りの３つの曲線は右から左の順にそれぞれ第二抵抗回路の入力電極に０[Ｖ]、１[Ｖ]、２[Ｖ]を印加したときの第一抵抗回路の入力電極に印加された−３[Ｖ]〜３[Ｖ]電圧に対するそれぞれのドレイン電流特性である。
【００２０】
図５から、複数の抵抗回路の入力電極の各々に印加した電圧に所定の重みをかけて加算した値が所定の閾値より大となった場合にのみｒＮＭＯＳトランジスタのゲート電極下に反転層が形成され、ｒＮＭＯＳトランジスタのソース及びドレイン電極間が電気的に接続されるようになることがわかる。また、このときの所定の重みとは複数の抵抗回路のそれぞれの抵抗値、そしてこれらの抵抗値間の比で決まることがわかる。つまり、この場合において、第一抵抗回路の抵抗値と第二抵抗回路の抵抗値を同値のものを使用することから、第一抵抗回路の入力電極に印加された電圧と第二抵抗回路の入力電極に印加された電圧の合計電圧の半分の電圧が実際にｒＮＭＯＳのゲート電極に印加されることになる。尚、複数の抵抗回路の場合も同様に実際にＮＰＭＯＳのゲート電極に印加される電圧を求めることができる。
【００２１】
上記のことにより、複数の抵抗回路の各々の抵抗値の大きさのみではなく、それらの抵抗値間の比が重みを決める。言い換えれば、各抵抗回路の抵抗値を大きい値に構成する必要はない。小さい抵抗値を持つ複数の抵抗回路で、それぞれの抵抗回路の抵抗値間の比を明確にして構成すればよい。このことにより、回路規模及び実装する際の半導体領域が小さくすることが可能であることがわかる。
【００２２】
加えて、上記の本願の原理構成、第一実施例の半導体装置及び第二実施例の半導体装置に対して次に示す構成が可能である。
複数の抵抗回路は抵抗体で構成する。
【００２３】
また、複数の抵抗回路は抵抗値を模擬する電子回路で構成する。
また、複数の抵抗回路の各々の抵抗値が可変できるように構成する。
また、入力電圧に対し、所定の係数を乗じた電圧を出力する回路を複数個有し、該回路の出力が複数の抵抗回路の入力電極に接続するように構成する。
【００２４】
また、複数の抵抗回路の入力電極の少なくとも１つの電極に所定の電位を与えることにより、所定の閾値を所望の値に随時変更できるよう構成する。
さらに、基盤電極に印加する電圧が可変できるように構成する。
【００２５】
図６は、本発明の第３実施例を示す図である。
これは、ゲート電極とソース電極とドレイン電極と基盤電極とを有するＰＭＯＳトランジスタと、Ｒ１の抵抗値を有する第一抵抗回路と、Ｒ２の抵抗値を有する第二抵抗回路とを有し、ＰＭＯＳトランジスタのゲート電極に第一抵抗回路の出力電極と第二抵抗回路の出力電極が接続される第一回路（ｒＰＭＯＳ）と、ゲート電極とソース電極とドレイン電極と基盤電極とを有するＮＭＯＳトランジスタと、Ｒ３の抵抗値を有する第三抵抗回路と、Ｒ４の抵抗値を有する第四抵抗回路とを有し、ＮＭＯＳトランジスタのゲート電極に第三抵抗回路の出力電極と第四抵抗回路の出力電極が接続される第二回路（ｒＮＭＯＳ）とを有し、第一回路のＰＭＯＳトランジスタのソース電極を電源に接続し、第二回路のＮＭＯＳトランジスタのソース電極を接地し、第一回路の第一抵抗回路の入力電極に第二回路の第三抵抗回路の入力電極を接続して入力端子（ＩＮ）とし、第一回路の第二抵抗回路の入力電極に第二回路の第四抵抗回路の入力電極を接続して制御端子（Ｖｃｎｔ）とし、第一回路のＰＭＯＳトランジスタのドレイン電極に第二回路のＮＭＯＳトランジスタのドレイン電極を接続して出力端子（ＯＵＴ）とする入力端子（ＩＮ）と制御端子（Ｖｃｎｔ）と出力端子（ＯＵＴ）を有するＣＭＯＳ回路（ｒＣＭＯＳ）である。尚、ｒＰＭＯＳとｒＮＭＯＳを組み合わせたものをｒＣＭＯＳと称する。
【００２６】
制御端子に入力される制御電圧でこのｒＣＭＯＳ回路の論理閾値電圧が制御されることを特徴とする半導体装置である。
図７は、制御端子に入力される制御電圧によるこのｒＣＭＯＳ回路の伝達特性を示す。入力端子ＩＮには０[Ｖ]〜３[Ｖ]の電圧を印加し、制御端子Ｖｃｎｔには０[Ｖ]〜３[Ｖ]の電圧を０.１[Ｖ]のステップで印加する。このとき、第一抵抗回路の抵抗値、第二抵抗回路の抵抗値、第三抵抗回路の抵抗値及び第四抵抗回路の抵抗値を同値のものを使用する。
【００２７】
図中の最右の曲線は制御端子Ｖｃｎｔに０[Ｖ]を印加したときの入力端子ＩＮに印加された０[Ｖ]〜３[Ｖ]電圧に対する出力端子ＩＮの伝達特性である。同様に、図中の最左の曲線は制御端子Ｖｃｎｔに３[Ｖ]を印加したときの入力端子ＩＮに印加された０[Ｖ]〜３[Ｖ]電圧に対する出力端子ＩＮの伝達特性である。残りの２８の曲線は右から左の順にそれぞれ制御端子Ｖｃｎｔに０.１[Ｖ]、０.２[Ｖ]、…、２.９[Ｖ]を印加したときの入力端子ＩＮに印加された０[Ｖ]〜３[Ｖ]電圧に対する出力端子ＩＮのそれぞれの伝達特性である。
【００２８】
図８は制御端子Ｖｃｎｔに入力された制御電圧と制御された論理閾値電圧Ｖｔとの間の関係を示す。図７及び図８から、ｒＰＭＯＳとｒＮＭＯＳの組み合わせによるｒＣＭＯＳ回路の論理閾値電圧が電源電圧の全範囲で線形に制御されることがわかる。
【００２９】
上記からわかるように、本発明の半導体装置は従来のフローティングゲート電極を使用する構成の弱点をすべて克服でき、かつ、従来の技術より良い性能を示している。よって、従来のフローティングゲート電極の構成を使用した様々な応用回路、応用構成に関しても本願発明の半導体装のｒＰＭＯＳ、ｒＮＭＯＳ及びｒＣＭＯＳを代用して、少なくともそれらの従来の応用回路、応用構成の性能と同等またはそれ以上の性能を提供し、実装可能であることは自明である。
【００３０】
さらに、上記のこれらの回路は多値論理集積回路構成上非常に重要な回路素子であり、本発明のｒＭＯＳ、ｒＰＭＯＳ、ｒＮＭＯＳ及びｒＣＭＯＳを用いれば簡単に実現できることがわかる。
【図面の簡単な説明】
【００３１】
【図１】本発明の原理図である。
【図２】本発明の第一実施例の構成図である。
【図３】本発明の第一実施例の第一抵抗回路及び第二抵抗回路の２つ抵抗回路を有するｒＰＭＯＳトランジスタのゲート電圧に対するドレイン電流特性を示す図である。
【図４】本発明の第二実施例の構成図である。
【図５】本発明の第二実施例の第一抵抗回路及び第二抵抗回路の２つ抵抗回路を有するｒＮＭＯＳトランジスタのゲート電圧に対するドレイン電流特性を示す図である。
【図６】本発明の第三実施例の構成図である。
【図７】本発明の第三実施例の制御端子Ｖｃｎｔに入力される制御電圧によるこのｒＣＭＯＳ回路の伝達特性を示す図である。
【図８】本発明の第三実施例の制御端子Ｖｃｎｔに入力された制御電圧と制御された論理閾値電圧Ｖｔとの間の関係を示す図である。
【符号の説明】
【００３２】
Ｇ  ゲート電極
Ｓ  ソース電極
Ｄ  ドレイン電極
ＳＢ  基盤電極
１、２、…、ｎ  抵抗回路
Ｒ１、Ｒ２、…、Ｒｎ  抵抗値を有する
ＶＧ１、ＶＧ２、…、ＶＧｎ  抵抗回路の入力電極
Ｍ  ＭＯＳトランジスタ
Ｐ  ＰＭＯＳトランジスタ
Ｎ  ＮＭＯＳトランジスタ
ｒＭＯＳ  ｒＭＯＳトランジスタ
ｒＰＭＯＳ  ｒＰＭＯＳトランジスタ
ｒＮＭＯＳ  ｒＮＭＯＳトランジスタ
ｒＣＭＯＳ  ｒＣＭＯＳトランジスタ
ＩＮ  入力電圧
Ｖｃｎｔ  制御電圧
ＯＵＴ  出力電圧
Ｖｔ  論理閾値電圧
ＶＤＤ  電源電圧
ＧＮＤ  接地電圧
【図１】
2006302044.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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