(57)【要約】【課題】  振動型ジャイロセンサにおける圧電体薄膜と上層電極膜の剥離を抑制する。【解決手段】  表面に駆動電極１０６ａと検出電極１０６ｂ，１０６ｃが形成された圧電振動体からなる片持ち梁形状の振動子１１０を備える振動型ジャイロセンサ素子１００の上記振動子１１０を薄膜プロセスで形成し、下部電極、圧電層、上層電極パターン形成後の再結晶化熱処理を、圧電体薄膜成膜時の熱処理温度より５０℃以上低温で行う。【選択図】        図１
2006242931.tif 000002
【特許請求の範囲】
【請求項１】
梁形状をなす基体となる基板上に下部電極膜、圧電材料、上層電極膜を形成してなる片持ち梁形状の振動子からなる振動型ジャイロセンサ素子の製造方法であって、
下部電極、圧電材料、上層電極パターン形成後の再結晶化熱処理を圧電体薄膜成膜時の熱処理温度より５０℃以上低温で行う再結晶化熱処理工程を有することを特徴とする振動型ジャイロセンサ素子の製造方法。
【請求項２】
上層電極のレジストパターン形成後、１２０°Ｃ以上１４０°Ｃ以下で熱処理を行う熱処理工程を有することを特徴とする請求項１記載の振動型ジャイロセンサ素子の製造方法。
【請求項３】
下部電極のレジストパターン形成後、１２０°Ｃ以上１４０°Ｃ以下で熱処理を行う熱処理工程を有することを特徴とする請求項１記載の振動型ジャイロセンサ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、表面に駆動電極と検出電極が形成された圧電セラミクス振動体からなる片持ち梁形状の振動子からなる振動型ジャイロセンサ素子の製造方法に関する。
【背景技術】
【０００２】  近年、ビデオカメラの高ズーム率化や、カメラの小型化に伴う保持性の不足などで録画画像に手ブレが起き易くなり、その対策として、ＣＣＤイメージセンサなど撮像板上の画像情報の取り込み位置を変えることなどで手ブレを補正する機構が用いられている。【０００３】  この補正は、画像の時間軸での位置ズレ自体のマッチングを行い補正する場合もあるが、撮影画像をティルトした際などでの誤動作を防ぐため、実際の手ブレを感知するセンサを用いて補正量を取得し、手ブレによる画像ジッターを補正する手法が主に用いられている。【０００４】  このような用途へのセンサとしては、ジャイロセンサが用いられているが、ジャイロセンサは、たとえばビデオカメラでの保持状態の回転角を検出して、対応する角速度を出力するセンサであり、検出機構としては、振動体を用いたもの、回転体を用いたもの、光を用いたものなどが存在する。そのなかで、振動体を用いたものは、機構が単純で、また起動時間が少ない特徴などから、小型で安価なセンサとして主流となっており、前述のビデオカメラでも多く用いられる。【０００５】  従来、民生用の角速度センサとしては、棒状の振動子を所定の共振周波数で振動させておき、角速度の影響によって生じるコリオリ力を圧電素子等で検出することによって角速度を検出する振動型ジャイロセンサが広く使用されている。【０００６】
【特許文献１】特開平１０−３３２３７９号公報
【特許文献２】特開２０００−１３１０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】  従来、この振動型ジャイロセンサとしては、圧電材料を機械加工により切り出し、整形を行った振動子を用いていたが、ビデオカメラの小型化に伴い、センサ自体の小型化、高性能化、他用途のセンサとの組み合わせなどの要求が発生している。
しかしながら、小型化により圧電材料や電極をスパッタ膜により形成することにともなって、上層電極膜が剥離する等の問題がある。【０００８】  そこで、本発明の目的は、上述の如き従来の問題点に鑑み、振動型ジャイロセンサにおける圧電体薄膜と上層電極膜の剥離を抑制することにある。【０００９】  本発明の更に他の目的、本発明によって得られる具体的な利点は、以下に説明される実施の形態の説明から一層明らかにされる。
【課題を解決するための手段】
【００１０】  上層電極の剥離を抑えるためには、圧電特性の劣化を最小限に保ちつつ、プロセスの中で剥離する要素を排除する必要がある。剥離要素のひとつは圧電体からのＰｂ析出であるが、下部電極、圧電材料、上層電極パターン形成後の再結晶化熱処理温度が、圧電体薄膜成膜時の熱処理温度より５０℃以上低温で行うことで回避できる。また、上層電極上のレジストがある際、熱による応力が加わることも剥離要素となるが、これに関してもレジスト形成後の熱処理温度を１２０°Ｃ以上１４０°Ｃ以下に制御することで、剥離は回避できる。【００１１】  そこで、本発明は、梁形状をなす基体となる基板上に下部電極膜、圧電材料、上層電極膜を形成してなる片持ち梁形状の振動子からなる振動型ジャイロセンサ素子の製造方法であって、下部電極、圧電材料、上層電極パターン形成後の再結晶化熱処理を、圧電体薄膜成膜時の熱処理温度より５０℃以上低温で行う再結晶化熱処理工程を有することを特徴とする。【００１２】  また、本発明に係る振動型ジャイロセンサ素子の製造方法は、上層電極のレジストパターン形成後、１２０°Ｃ以上１４０°Ｃ以下で熱処理を行う熱処理工程を有する。【００１３】  さらに、本発明に係る振動型ジャイロセンサ素子の製造方法は、下部電極のレジストパターン形成後、１２０°Ｃ以上１４０°Ｃ以下で熱処理を行う熱処理工程を有する。
【発明の効果】
【００１４】  本発明によれば、超小型の振動子を持つ薄膜ジャイロにおいて、圧電特性の劣化を最小限に保持し、且つ上部電極の剥離を回避できる。
【発明を実施するための最良の形態】
【００１５】  以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、本発明は以下の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で、任意に変更可能であることは言うまでもない。【００１６】  図１は、本発明を適用した角速度センサが備える振動型ジャイロセンサ素子１００の外観斜視図である。【００１７】  この振動型ジャイロセンサ素子１００は、図１の（Ａ），（Ｂ）に示すように、シリコン単結晶基板から切り出されるいわゆる片持ち梁の振動子１１０を備えている。この振動子１１０は、長手方向に対して垂直な平面で切断したときの断面形状が直角四辺形となる四角柱状に形成されている。【００１８】  この振動型ジャイロセンサ素子１００は、そのおおよその大きさとして、素子厚みｔ１を３００μｍ、素子長さｔ２を３ｍｍ、素子幅ｔ３を１ｍｍとした。また、実際に振動する振動梁すなわち振動子１１０の大きさとして、振動梁厚みｔ４を１００μｍ、振動梁長さｔ５を２．０ｍｍ、振動梁幅ｔ６を１００μｍとした。この形状で振動梁を振動させた場合の共振周波数はおよそ４０ｋＨｚ前後となる。以上の数値は１例であり使用する周波数、目標とする素子の大きさにより任意に設定可能である。【００１９】  この振動型ジャイロセンサ素子１００の平面図を図２に示す。振動子１１０は、基準電極１０４ａ、圧電体１０５ａが順に積層され、さらに圧電体５ａ上に駆動電極１０６ａと、駆動電極１０６ａを挟む形で一対の検出電極１０６ｂ，１０６ｃとが、振動子１１０の長手方向に沿って互いに平行に、且つ接触しないように形成されている。駆動電極１０６ａ，検出電極１０６ｂ，１０６ｃ、基準電極１０４ａには、それぞれ配線接続端子１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄが設けられている。【００２０】  圧電体１０５ａは、例えば、チタン酸ジルコン酸鉛（ＰＺＴ）などの圧電セラミックスや、水晶、ＬａＴａＯ３などの圧電単結晶などからなる薄膜である。【００２１】  この振動型ジャイロセンサ素子１００は、図３に示すＩＣ回路４０に接続されることで動作し、角速度に応じて発生するコリオリ力を検出する角速度センサ５０として機能する。【００２２】  ＩＣ回路４０は、加算回路４１と、増幅回路４２と、移相回路４３と、ＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）４４と、差動増幅回路４５と、同期検波回路４６と、平滑回路４７とを備えている。【００２３】  振動型ジャイロセンサ素子１００の１対の検出電極１０６ｂ，１０６ｃは、それぞれ配線接続端子１０１Ｂ，１０１Ｃを介して、加算回路４１と、差動増幅回路４５に接続される。また、振動型ジャイロセンサ素子１００の駆動電極１０６ａは、ＡＧＣ４４の出力端と接続される。【００２４】  角速度センサ５０では、加算回路４１、増幅回路４２、移相回路４３、ＡＧＣ４４及び振動型ジャイロセンサ素子１００によっていわゆる移相発振回路が構成されており、この移相発振回路によって振動型ジャイロセンサ素子１００の基準電極１０４ａ、駆動電極１０６ａ間に電圧が印加され振動子１１０を自励振動させる。振動子１１０の振動方向は、当該振動子１１０の厚み方向となる。【００２５】  また、角速度センサ５０では、１対の検出電極１���６ｂ，１０６ｃが配線接続端子１０１Ｂ，１０１Ｃを介して接続された加算回路４１、差動増幅回路４５の出力端が、同期検波回路４６に接続され、この同期検波回路４６が平滑回路４７に接続されており、これらと、圧電体１０５ａとで、振動子１１０の角速度を検出する検出部として機能する。【００２６】  すなわち、図２に示す角速度センサ５０では、振動型ジャイロセンサ素子１００の振動子１１０を上述した移相発振回路で自励振動させている際に、振動子１１０の長手方向に角速度が加えられることで振動方向に垂直な方向に発生するコリオリ力を、圧電体１０５ａで検出し、検出電極１０６ｂ，１０６ｃから互いに逆極性の信号として出力し、差動増幅回路４５に入力する。差動増幅回路４５にて増幅された出力は、同期検波回路４６に入力され、同期検波が行われる。このとき、同期検波回路４６には、同期検波を行うために、加算器４１からの出力が同期信号として供給される。そして、同期検波回路４６からの出力が、平滑回路４７を介して、振動子１１０に生じたコリオリ力を検出することにより得られた直流信号である角速度信号として出力される。【００２７】  以上のように、角速度センサ５０では、圧電体１０５ａを用いて振動子１１０を振動させるとともに、振動子１１０に生じるコリオリ力を圧電体１０５ａによって検出し、この圧電体１０５ａによって検出されたコリオリ力に基づいて角速度を検出することができる。【００２８】  上記振動型ジャイロセンサ素子１００は、薄膜プロセスを用いて圧電薄膜センサとして次のようにして製造した。【００２９】  まず、図４及び図５に示すようなＳｉ基板１を用意する。基板１の大きさは所有する薄膜プロセスのラインに応じて任意に設定され、本実施の形態では直径が４インチのウエハーを用いた。基板１の厚みは、作業性や基板の値段により決定されるが、最終的に振動子の厚み以上であれば良く、本実施の形態では３００μｍの厚みとした。このＳｉ基板１には両面には、異方性湿式エッチングの際の保護マスクとなる熱酸化により形成された熱酸化膜（ＳｉＯ２膜）２Ａ，２Ｂを形成しておく。熱酸化膜２Ａ、２Ｂの厚みは任意であるが、本実施の形態では０．３μｍ程度とした。また、Ｓｉ基板１に関してはＮ型を採用しているが、その選択は任意である。ただし、Ｓｉ基板１の方位面は正確に規定され、図１で示す基板広口面が（１００）方位面、基板１の断面となる図４の面が（１１０）面となるように基板の切り出しを行う必要がある。【００３０】  次に、図６及び図７に示すように、基板１の裏面の熱酸化膜２Ｂの一部を除去するために、除去する部分を開口部とするレジストパターン膜３を形成する。【００３１】  図７は図６のＸ−Ｘ‘部分の断面図で以下同様である。【００３２】  形成方法は通常半導体の薄膜工程で用いられるいわゆるフォトリソグラフィーの技術を用いている。レジスト膜３は東京応化社製ＯＦＰＲ−８６００を用いたが、レジスト膜３の種類に関しては任意である。フォトリソグラフィーの工程はレジスト膜塗布・プレベーキング・露光・現像という一般的に薄膜工程で用いられる技術であり、ここでは詳細は省略する。また、今後のプロセスに於いてもフォトリソグラフィーの技術を用いて���るが、特殊な使用方法を除き一般的な工程に関しては省略する。図５で示す開口部のそれぞれが１つの素子となる。【００３３】  開口部の形状は最終的な梁形状と基板１の厚み、および梁形状を形成する際のエッチング幅で決定される。エッチング幅は後に図３９〜図４１を参照して説明するが、ここでは５０μｍとする。【００３４】  まず、幅方向（ダイヤフラム幅ｔ９）に関して、必要となる幅は振動梁幅ｔ６＋エッチング幅ｔ７×２（左右分）にさらに基板１の厚みが本実施の形態では３００μｍで振動梁厚みが１００μｍであり、後述するが湿式エッチングの方法で基板厚み３００μｍを振動梁厚み１００μｍまで削る場合、図１０で示すように５５°の角度を持って削られる特徴があるためその分の幅（３００−１００）μｍ×ｔａｎ５５°＝１４０μｍを左右足しておく必要がある。結局ダイヤフラム幅ｔ９＝ｔ６＋ｔ７×２＋１４０×２＝１００＋５０×２＋１４０×２＝４８０μｍとなる。同様にダイヤフラム長ｔ８＝振動梁長ｔ５＋梁空間幅ｔ７＋１４０×２＝２０００＋５０＋１４０×２＝２３３０μｍとなる。【００３５】  次に、図８及び図９で示すように、上記の開講部分に相当する部分の熱酸化膜２Ｂを除去する。除去の方法はイオンエッチング等の物理的エッチングでも湿式エッチングでも構わないが、基板１の界面の平滑性を考慮すると熱酸化膜２Ｂのみが除去される湿式エッチングが好適である。本実施の形態では湿式エッチングの薬液としてフッ化アンモニウムを用いた。ただし、湿式エッチングの場合長時間エッチングを行うと開口部分の側面からエッチングが進行するいわゆるサイドエッチングが大きくなるため、熱酸化膜２Ｂの開口部分のみが除去された時点で終了させる必要がある。【００３６】  次に、図１０、図１１及び図１２に示すように、開口部分として露出した基板１に対して湿式エッチングを施すことにより、開口部分の基板１の厚みを所望の振動梁厚ｔ４になるまで削る。本実施の形態ではＳｉである基板１をエッチングするためＴＭＡＨ２０％溶液を用いている。この際液温度を８０°Ｃに保持し、浸漬エッチングを行っている。図１２は図１１のＡ部分を拡大して示したものである。上記の条件でエッチング量（ダイヤフラム深さｔ１０を２００μｍとするためにはおよそ６時間必要となる。また、このエッチングにより開口部分の基板１の形状は図１２に示すように端部が湿式エッチング角度θ１（＝５５°）を持って形成される。また、このような湿式エッチング薬液としてＴＭＡＨ以外にＫＯＨ等が一般的に使用されるが、本実施の形態では熱酸化膜２Ａ，２Ｂとのエッチングレートの選択比がより大きくなるＴＭＡＨを採用した。【００３７】  ところで本実施の形態では振動梁厚みになるまでの基板研削にＳｉの特徴を活かした湿式エッチングを採用しているが、研削の方法は任意でありこの方法に限定されるものではない。【００３８】  上記の方法により上記開口部分の中にダイヤフラムが形成される。湿式エッチングにより残されたダイヤフラム厚みｔ１１が最終的に振動梁厚みｔ４と等しくなる。【００３９】  以降、本実施の形態の振動型ジャイロセンサ素子１００の製造方法の説明では、図１３及び図１４にＷで示した１つの素子を拡大して説明する。また���では説明をわかり易くするため、実際の寸法比とは異なる場合もある。【００４０】  また、図１５及び図１６に示すように今後は上記までに形成したダイヤフラムを形成した開口部および熱酸化膜２Ｂを下方にして説明する。【００４１】  次に、図１７及び図１８に示すように下層電極膜４、圧電膜５、上部電極膜６を形成する。下層電極膜４には圧電膜の特性を向上させるためにＴｉ：５０ｎｍ＋Ｐｔ：１００ｎｍとした。まず、マグネトロンスパッタ装置でＴｉを５０ｎｍ成膜し、上記ｉ上にＰｔを２００ｎｍ成膜した。Ｔｉ及びＰｔは、ガス圧０．３Ｐａでそれぞれ１．０ｋＷ及び０．１ｋＷのＲＦパワーで成膜した。次いで、マグネトロンスパッタ装置でＰｂ１＋ｘ（Ｚｒ０．５３Ｔｉ０．４７）Ｏ３−ｙの酸化物ターゲットを用い、常温、Ａｒ／Ｏ２比１／１、ガス圧０．７Ｐａ、ＲＦパワー１．０ｋＷの条件で圧電体薄膜を１μｍ成膜した。その後、電気炉を用い酸素雰囲気下において７００°Ｃで３０分間結晶化熱処理を行った。その後、上記圧電体薄膜表面に上部電極膜としてＰｔを３００ｎｍ成膜した。上記Ｐｔはマグネトロンスパッタ装置でガス圧０．３Ｐａ、ＲＦパワー０．３ｋＷの条件で成膜した。【００４２】  次に、図１９及び図２０に示すように上部電極６を形成する。上部電極６は図１９で示すように３つの部分に分かれる。その中の中心が振動梁を駆動させる動力を発生させるための駆動電極６Ａであり、その左右にコリオリ力を検出するための検出電極６Ｂ，６Ｃが設置される。幅方向で駆動部分の中心が振動梁の中心と一致し、左右は対照に置かれる。また、図１９のように振動梁の根元と上部電極膜６の直線部分の端部が一致する位置に置かれ、さらにその端部から配線接続部分が設けられている。【００４３】  本実施の形態では駆動電極幅ｔ１３を５０μｍ、検出電極幅ｔ１４を１０μｍ、上部電極長ｔ１２を１．８ｍｍ、駆動電極６Ａと検出電極６Ｂ，６Ｃの間は５μｍとした。この大きさに関しては任意であるが、最終的な振動梁の大きさの範囲内に納める必要がある。また、後述する配線パターンとの接続部分に関しての形状も任意であり、本実施の形態では接続部幅ｔ１６を５０μｍ、接続部長ｔ１５を５０μｍとした。【００４４】  上部電極６の形成方法としてはフォトリソグラフィー技術を用いて所望のレジスト膜パターンを形成した後、１３０°Ｃで３分間熱処理を行い、イオンエッチングにより不要な部分の上部電極膜を除去して形成した。レジスト膜パターン形成後の熱処理温度は１２０°Ｃ未満だとレジスト壁面が十分なテーパー角にならず、エッチングバリが発生し、１４０℃超だとレジストの応力で上層電極の剥がれが発生する。【００４５】  次に図２１及び図２２に示す圧電膜５の形成を行う。圧電膜５の形状は上部電極膜６を完全に覆う形であれば形状は任意である。本実施の形態では圧電膜長ｔ１７を１．８５ｍｍ、圧電膜幅ｔ１８を９０μｍとした。ここで、圧電膜幅の中心が振動梁の中心と一致し、下方端部を根元ラインに一致させる。圧電膜幅ｔ１８は振動梁の幅ｔ４以下の幅である必要がある。また、上部電極膜６の接続部６ａ，６ｂ，６ｃの圧電膜５は上部電極膜６の接続部分の外周より５μｍの幅を待たせて形成した。この幅に関しては素子全体の形状サイズにより任意に設定される。【００４６】  以上の圧電部形成方法としては、フォトリソグラフィー技術を用いて圧電部形状のレジスト膜パターンを形成した後、本実施の形態ではフッ硝酸溶液による湿式エッチングにより除去した。除去の方法に関しては任意であり、物理的なイオンエッチングによる除去や、化学的にＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により除去する方法が考えられる。【００４７】  次に、図２３及び図２４に示すように下層電極４を形成する。この下層電極４も上記圧電部と同様に圧電膜５を完全に覆う形であれば形状は任意である。本実施の形態では下層電極長ｔ１９を１．９ｍｍ、下層電極幅ｔ２０を９４μｍとした。ここで、下層電極幅の中心が振動梁の中心と一致し、下方端部を根元ラインに一致させる。下層電極幅ｔ２０は振動梁の幅ｔ４以下の幅である必要がある。また、接続部の下層電極４は圧電膜５の接続部分の外周より５μｍの幅を待たせて形成した。この幅に関しては素子全体の形状サイズにより任意に設定される。また、下層電極膜４に対して外部との電気的接合を図るため、図２３に示すように下層電極接合部分４Ａを設ける。下層電極接合部４Ａは、この後配線パターンで引き出せる面積を確保する必要があり、下層電極接合部長ｔ２１を５０μｍ、下層電極接合部幅ｔ２２を１００μｍとした。【００４８】  以上の下層電極部形成方法としては、フォトリソグラフィー技術を用いて下層電極部形状のレジスト膜パターンを形成した後、イオンエッチングにより不要部分を除去することで形成している。この方法に関しても任意であり、イオンエッチングに限定されるものではない。【００４９】  以上の下層電極部形成方法では、フォトリソグラフィー技術を用いて下層電極部形状のレジスト膜パターンを形成した後、１３０°Ｃで３分間熱処理し、イオンエッチングにより不要部分を除去することとした。レジスト膜パターン形成後の熱処理温度は１２０°Ｃ未満だとレジスト壁面が十分なテーパー角にならず、エッチングバリが発生し、１４０℃超たとレジストの応力で上層電極の剥がれが発生する。【００５０】  ここで、エッチングを繰り返したことにより圧電特性の劣化が生じているため、電気炉を用い酸素雰囲気下において再度結晶化熱処理を行った。熱処理は高温の方が望ましいが、圧電体薄膜の成膜時の熱処理温度以上に加熱すると、上層電極が剥離する可能性があるため、本実施の形態では６５０°Ｃで３０分間熱処理することとした。【００５１】  次に、図２５及び図２６に示すように、配線下地膜７を形成する。この目的は、後述する配線膜９の密着性を確保するためであり、絶縁材料が前提となる。配線下地膜７は振動子上、各電極接続部６ａ，６ｂ，６ｃ、振動子周辺のエッチング領域以外に成膜されていれば、その形状は任意である。本実施の形態では電極膜の密着性向上も兼ねて、上部電極膜６、下層電極膜４のそれぞれと配線下地膜を５μｍの重なりを持たせることとした。【００５２】  配線下地膜７の形成方法は、フォトリソグラフィー技術により所望の形状を開口部とするレジスト膜パターンを形成した後、配線電極膜をスパッタリングにより成膜し、不要な部分に付着したスパッタリングした膜をレジス��膜の除去と同時に除去するいわゆるリフトオフの手法により形成した。材料はアルミナを選定し、７５ｎｍ堆積させた。ただし、この配線膜の材料および形成方法は任意であり上記の形成方法および材料に限定されるものではない。【００５３】  次に、図２７及び図２８に示すように電極接続部６ａ，６ｂ，６ｃに平坦化レジスト膜８を設置する。この平坦化レジスト膜８は後述する配線膜９と上部電極膜６との電気的接合を円滑に行うことが目的である。配線膜９と上部電極膜６を物理的に接合する際に、圧電膜５と下層電極膜４の端部を通過せざるを得ないが、圧電膜５に関しては本実施の形態では湿式エッチングにより形成しておりその端部は逆テーパーないしはほぼ垂直状態となっており平坦化レジスト膜８を設置せずに配線を行うとその端部で断線する恐れがある。また、下層電極膜４が露出しているため平坦化レジスト膜により絶縁を取らないと電気的に短絡してしまう。以上の観点から平坦化レジスト膜８を設置している。【００５４】  平坦化レジスト膜８の形状は、後述する配線膜９を覆う形であれば任意であり、本実施の形態では平坦化レジスト膜幅ｔ２３を２００μｍ、平坦化レジスト膜長ｔ２４を５０μｍとした。【００５５】  平坦化レジスト膜８の形成方法はフォトリソグラフィー技術によりレジスト膜を所望の形状にパターニングを行った後、２８０〜３００°Ｃ程度の熱処理を加えることでパターニングを行ったレジスト膜を硬化させる。この際、本実施の形態ではレジスト膜の厚みを２μｍ程度としたが、この厚みに関しては圧電膜５、下層電極膜４の厚みに応じて変化させ、およそ両者の厚みの合計の厚み以上の厚みを持たせることが望ましい。【００５６】  本実施の形態では上記の平坦化の目的のため、レジスト膜を用いているが、この材料に関してはこれに限定されるものではない。上記の目的に合う非導電性の材料であればその形成方法も含めて任意である。【００５７】  次に、図２９及び図３０に示すように、上部電極膜６と外部との接続を図るために配線膜９を形成する。これは外部との電気的接続を容易にするためであり、配線膜９は平坦化レジスト膜８の上面を通り上部電極膜６の接合部に接触される。上部電極接続部６ａ，６ｂ，６ｃの形状は任意であるが電気的な接触抵抗を減少させるため、５μｍ四方以上の大きさが望ましい。また本実施の形態では外部との電気的接続に関してはＡｕバンプ＋フリップチップによる接合方法を前提としているため、図２９のように各電極に対して電極ＰＡＤ１０１ａ，１０１ｂ，１０１ｃ，１０１ｄを形成することでＡｕバンプ領域を確保している。電極ＰＡＤ１０１ａ，１０１ｂ，１０１ｃ，１０１ｄはＡｕバンプが可能な面積が必要であり、本実施の形態では電極ＰＡＤ部長ｔ２５を１２０μｍ、電極ＰＡＤ部幅ｔ２６を１２０μｍとした。また、上部電極膜６である駆動電極６Ａおよび左右の検出電極６Ｂ，６Ｃ、下層電極４の４つに対してそれぞれ外部との電気的な接合が必要となるため、配線膜９に関してもこれら４つに対して独立していることが必要であり、配線ＰＡＤ１０１ａ，１０１ｂ，１０１ｃ，１０１ｄの位置については素子エリアＡＲ内にあることが前提である。【００５８】  また、この工程において同時に分極レールも形成する。本実施の形態の振動子は、最終的に分極して圧電特性を安定化させるが、その分極作業を効率化するために同列の素子をまとめて行うことにしている。この同時分極を行うためには電圧印加側、ＧＮＤ側の配線を事前に形成しておく必要があり、ここでは、図３１のように各分極レール１１１，１１２として横一直線に形成している。この時点では素子とレールは独立しているが、後述するＣｕ分極線１１の形成で印加側とＧＮＤ側の配線が接続される。【００５９】  配線膜９の形成方法は、フォトリソグラフィー技術により所望の形状を開口部とするレジスト膜パターンを形成した後、配線電極膜をスパッタリングにより成膜し、不要な部分に付着したスパッタリングした膜をレジスト膜の除去と同時に除去するいわゆるリフトオフの手法により形成した。配線膜の材料としては付着力を向上させるためＴｉを２０ｎｍ堆積させた後、Ａｕバンプを容易にするためＡｕを５００ｎｍ堆積させた。ただし、この配線膜の材料および形成方法は任意であり上記の形成方法および材料に限定されるものではない。【００６０】  次に、図３２及び３３に示すように、振動梁上および配線上に絶縁保護膜１０を形成する。この目的は、湿度などの外的要因による電極間リークを防止すること、また、電極膜の酸化を防止することである。振動子上保護膜幅ｔ２７は下層電極幅ｔ２０よりも広く、振動梁幅ｔ６より狭いことが条件であり、本実施の形態ではｔ２７を９８μｍとした。振動子上保護膜長ｔ２８は下層電極長ｔ１９よりも広く、振動子長さｔ５より狭いことが条件であり、本実施の形態ではｔ２８を１．９５ｍｍとした。配線膜９上の保護膜１０は、全体を覆うパターンであるが、Ａｕバンプを行う電極ＰＡＤ４箇所、及びＣｕ配線１１との接続部４箇所においては、選択的に保護膜が付かないようにする必要がある。【００６１】  保護膜１０の形成方法は、フォトリソグラフィー技術により所望の形状を開口部とするレジスト膜パターンを形成した後、保護膜をスパッタリングにより成膜し、不要な部分に付着したスパッタリングした膜をレジスト膜の除去と同時に除去するいわゆるリフトオフの手法により形成した。保護膜１０の材料としては、付着力を向上させるためＡｌ２Ｏ３を５０ｎｍ堆積させた後、絶縁性の高いＳｉＯ２を７５０ｎｍ堆積し、最上層にはその後の振動梁形成時のレジスト密着性を向上させるためにＡｌ２Ｏ３を５０ｎｍ堆積させた。絶縁保護膜として機能するＳｉＯ２は、少なくとも上部電極の厚みの２倍以上は必要であるが、１μｍ以上の厚みになるとリフトオフ時にバリが発生しやすくなるため、本実施の形態では７５０ｎｍとしている。また、ＳｉＯ２成膜時は膜密度を高めるため、Ａｒ圧を放電限界の下限である０．４Ｐａで行った。【００６２】  次に、図３４及び図３５に示すようにＣｕ配線１１を形成する。Ｃｕ配線１１は上部電極膜６の駆動電極６Ａ、左右検出電極６Ｂ，６Ｃを電圧印加側のレール１１１に、下層電極４をＧＮＤ側のレール１１２にそれぞれ接続する。Ｃｕ配線１１は、図３６に示すようにすべての素子で同様に接続を行う。この配線をＣｕにする理由は、分極後に湿式エッチングで容易に溶解し、素子にダメージを与えることなく再度素子を独立することができるためである。そのため、素子にダメージを与えることなく容易に消失させることができる導電体であれば、材料は任意である。配線幅は分極時の導通を確保するため、３０μｍ以上が望ましい。【００６３】  Ｃｕ配線１１の形成方法は、フォトリソグラフィー技術により所望の形状を開口部とするレジスト膜パターンを形成した後、Ｃｕをスパッタリングにより成膜し、不要な部分に付着したスパッタリングした膜をレジスト膜の除去と同時に除去するいわゆるリフトオフの手法により形成した。Ｃｕ膜厚は分極時の導通を確保するため、４００ｎｍとした。この配線膜の形成方法は任意であり上記の形成方法に限定されるものではない。【００６４】  次に、図３７及び図３８に示すように裏面ストッパー膜１２を形成する。この目的は、後述の振動梁形成で貫通エッチングをした際、最下面のプラズマ集中によるエッジ形状不良を防止するためである。本実施の形態では裏面全面にＳｉＯ２を５００ｎｍ、スパッタリングにより形成した。【００６５】  次に、図３９、図４０及び図４１に示すように梁空間を除去して振動梁を形成する。図４０は図３９のＹＹ’の断面図、図４１は図３９のＸＸ’の断面図である。【００６６】  梁空間の形成方法は、貫通部１３を開口部とするレジスト膜パターンをフォトリソグラフィー技術により形成し、熱酸化膜（ＳｉＯ２）２Ａをイオンエッチングにより除去した後、基板１を貫通するまでエッチングする。熱酸化膜２Ａの除去に関しては湿式エッチングでも可能であるが、サイドエッチングによる寸法誤差を考慮するとイオンエッチングが好適である。また基板１のＳｉを貫通させるためには本実施の形態では振動梁厚みｔ１４（ダイヤフラム厚みｔ１１）が１００μｍであり、この量をエッチング除去する必要がある。通常のイオンエッチング等ではレジスト膜との選択比がとれない上に垂直な壁面として残すことは困難である。本実施の形態では、ＭＥＭＳ技術で用いられるＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）を備えた装置に、エッチングと側壁保護膜成膜を繰り返すＢｏｓｃｈプロセス（エッチング時ＳＦ６、成膜時Ｃ４Ｆ８ガス）を用いることで、垂直な即壁面を持つ振動梁の形成を行った。この垂直にＳｉ材料を研削する技術は一般的に確立されており、本実施の形態でも市販されている装置により行っている。ただし梁空間の除去の方法に関しては任意であり、上記の方法に限定されるものではない。エッチング幅ｔ７はＩＣＰでエッチング可能な幅が必要であり、本実施の形態では５０μｍとした。また、Ｃｕ配線ブリッジ幅ｔ２９はＣｕ配線のライン上となるため、貫通させないようにする。ただし、本実施の形態の構造では、後述の素子切断にてこのＣｕ配線ブリッジ部に沿ってカッティングすることで素子を分断するため、Ｃｕ配線ブリッジ幅ｔ２９は切断砥石幅以下であることが条件となる。本実施の形態ではＣｕ配線ブリッジ幅ｔ２９を３２μｍとした。【００６７】  ＩＣＰでエッチング完了後は、裏面ストッパー膜１２を除去する。除去方法は任意であるが、本実施の形態ではフッ化アンモニウムによる湿式エッチングにより除去した。この時ストッパー膜１２を除去する前に、��通パターンのレジストを除去してしまうと、絶縁保護膜１０が消失してしまうため、ストッパー膜除去後にレジストを除去することとする。ストッパー膜１２、レジスト除去後を図４２〜図４４に示す。【００６８】  以上のプロセスにより、圧電薄膜センサの形成に関して、圧電素子形成、形状形成、配線形成の主要工程が終了する。図４５に示すように基板１内に圧電薄膜センサとして振動型ジャイロセンサ素子１００が複数個形成された状態となる。図４５では５×５列で表しているが、設計する素子の大きさおよび列挙するピッチにより個数は決定される。【００６９】  次に、図４６及び図４７に示す素子に、圧電特性を安定にさせるための分極処理を施す。同列の素子をまとめて分極するため、印加側ＰＡＤ、ＧＮＤ側ＰＡＤを介して外部電源に接続する。接続の方法、分極方法は任意であるが、本実施の形態ではワイヤボンディングで外部電源に接続、２０Ｖで１０分間の条件で分極処理を施した。【００７０】  次に、図４８及び図４９に示すように、分極処理後に不要となったＣｕ配線１１を除去する。Ｃｕ配線１１を残したまま素子切断を行うと、切断面でＣｕ配線１１と基板１が電気的にリークするため、化学的に除去することが望ましい。本実施の形態では素子にダメージを与えないために、メルテックス社製エンストリップ溶液を用いて湿式エッチングを行い、消失させた。【００７１】  次に図５０及び図５１に示すように、フリップチップを行うためのＡｕバンプ１４を形成する。Ａｕバンプ１４は４箇所の電極ＰＡＤ上に形成する。【００７２】  次に図５２及び図５３に示すように、基板１上に圧電薄膜センサとして形成された１５個の振動型ジャイロセンサ素子１００を個々に分断する。分断時はＣｕ配線ブリッジ部の幅３２μｍ以上の砥石で切断する必要があり、本実施の形態では幅４０μｍの砥石でダイシングによりカッティングした。図５３のように素子サイズに従って切断線Ｌ１〜Ｌ３に沿って切断する。この場合の切断線Ｌ１，Ｌ２はＣｕ配線ブリッジ部上を切断することが条件となるが、これにより貫通部１３と切断面で分断された図５４に示す圧電薄膜センサとして振動型ジャイロセンサ素子１００が完成し、図５３に示すＣ部が不要部分となる。【００７３】  このように、振動型ジャイロセンサ素子１００を薄膜プロセスで形成し、上記薄膜プロセスで形成された薄膜の配線を通して複数個１度に分極処理を行うことによって、大量の薄膜ジャイロを安価に、且つ安定に形成できる。【００７４】  そして、個々に分断した振動型ジャイロセンサ素子１００は、例えば図５５に示すように、フリップチップの手法でＩＣ基板に貼り付けられる。ＩＣ基板は素子の配置に合わせて電気的結線が完了するようにあらかじめ設計されている。図５５の例では、振動型ジャイロセンサ素子１００をＸ方向Ｙ方向に１つずつ貼り付けることにより、２個の振動型ジャイロセンサ素子１００Ｘ，１００Ｙを備える二軸の加速度センサ１５０としている。
この加速度センサ１５０は、図５６に示すように、素子および回路と外部との接触をなくすためカバー材１５により保護されている。カバー材１５の材料は任意であるが外部ノイズの影響を考慮して  金属などシールドの効果のあるものが望ましい。また、カバー材１５は振動梁の振動を妨げない形状とされている。
【図面の簡単な説明】
【００７５】
【図１】本発明を実施するための最良の形態として示す振動型ジャイロセンサ素子の斜視図である。
【図２】上記振動型ジャイロセンサ素子の平面図である。
【図３】上記振動型ジャイロセンサ素子の駆動検出回路の構成を示すブロック図である。
【図４】上記振動型ジャイロセンサ素子を製造する際に用いる単結晶シリコン基板の平面図である。
【図５】上記単結晶シリコン基板を図５のＸＸ’線で切断した際の断面図である。
【図６】上記単結晶シリコン基板にレジスト膜パターンを形成した様子を示す平面図である。
【図７】上記単結晶シリコン基板を図６のＸＸ’線で切断した際の断面図である。
【図８】上記単結晶シリコン基板の熱酸化膜を除去した際の様子を示す平面図である。
【図９】上記単結晶シリコン基板を図８のＸＸ’線で切断した際の断面図である。
【図１０】上記単結晶シリコン基板に結晶異方性エッチングを施した様子を示す平面図である。
【図１１】上記単結晶シリコン基板を図１０のＸＸ’線で切断した際の断面図である。
【図１２】上記単結晶シリコン基板の図１１に示す領域Ａを拡大して示した断面図である。
【図１３】上記単結晶シリコン基板の表面側の様子を示した平面図である。
【図１４】上記単結晶シリコン基板を図１３のＸＸ’線で切断した際の断面図である。
【図１５】上記単結晶シリコン基板の裏面側の様子を示した平面図である。
【図１６】上記単結晶シリコン基板を図１５のＸＸ’線で切断した際の断面図である。
【図１７】下層電極膜、圧電膜、下層電極膜が形成された上記単結晶シリコン基板の様子を拡大して示す平面図である。
【図１８】上記単結晶シリコン基板を図１７のＸＸ’線で切断した際の断面図である。
【図１９】駆動電極、検出電極が形成された上記単結晶シリコン基板の様子を拡大して示す平面図である。
【図２０】上記単結晶シリコン基板を図１９のＸＸ’線で切断した際の断面図である。
【図２１】圧電膜が形成された上記単結晶シリコン基板の様子を拡大して示す平面図である。
【図２２】上記単結晶シリコン基板を図２０のＸＸ’線で切断した際の断面図である。
【図２３】下層電極が形成された上記単結晶シリコン基板の様子を拡大して示す平面図である。
【図２４】上記単結晶シリコン基板を図２３のＸＸ’線で切断した際の断面図である。
【図２５】配線下地膜が形成された単結晶シリコン基板の様子を拡大して示す平面図である。
【図２６】上記単結晶シリコン基板を図２５のＹＹ’線で切断した際の断面図である。
【図２７】平坦化レジスト膜が形成された上記単結晶シリコン基板の様子を拡大して示す平面図である。
【図２８】上記単結晶シリコン基板を図２７のＹＹ’線で切断した際の断面図である。
【図２９】配線接続端子が形成された上記単結晶シリコン基板の様子を拡大して示す平面図である。
【図３０】上記単結晶シリコン基板を図２９のＹＹ’線で切断した際の断面図である。
【図３１】分極レールが形成された上記単結晶シリコン基板全体の様子を示す平面図である。
【図３２】絶縁保護膜が形成された上記単結晶シリコン基板の様子を拡大して示す平面図である。
【図３３】上記単結晶シリコン基板を図３２のＹＹ’線で切断した際の断面図である。
【図３４】Ｃｕ配線が形成された上記単結晶シリコン基板の様子を拡大して示す平面図である。
【図３５】上記単結晶シリコン基板を図３４のＹＹ’線で切断した際の断面図である。
【図３６】Ｃｕ配線が形成された上記単結晶シリコン基板全体の平面図である。
【図３７】裏面ストッパー膜が形成された上記単結晶シリコン基板の様子を拡大して示す平面図である。
【図３８】上記単結晶シリコン基板を図３７のＹＹ’線で切断した際の断面図である。
【図３９】梁空間を除去して振動梁が形成された上記単結晶シリコン基板の様子を拡大して示す平面図である。
【図４０】上記単結晶シリコン基板を図３７のＹＹ’線で切断した際の断面図である。
【図４１】上記単結晶シリコン基板を図３７のＸＸ’線で切断した際の断面図である。
【図４２】ストッパー膜を除去した上記単結晶シリコン基板の様子を拡大して示す平面図である。
【図４３】上記単結晶シリコン基板を図４２のＹＹ’線で切断した際の断面図である。
【図４４】上記単結晶シリコン基板を図４３のＸＸ’線で切断した際の断面図である。
【図４５】圧電薄膜センサとして振動型ジャイロセンサ素子が複数個形成された上記単結晶シリコン基板全体の平面図である。
【図４６】圧電特性を安定にさせるための分極処理を施す上記単結晶シリコン基板全体の平面図である。
【図４７】圧電特性を安定にさせるための分極処理を施す上記単結晶シリコン基板を拡大して示す平面図である。
【図４８】分極処理後に不要となったＣｕ配線を除去した上記単結晶シリコン基板全体の平面図である。
【図４９】上記Ｃｕ配線を除去した上記単結晶シリコン基板を拡大して示す平面図である。
【図５０】フリップチップを行うためのＡｕバンプが形成された上記単結晶シリコン基板全体の平面図である。
【図５１】上記Ａｕバンプが形成された上記単結晶シリコン基板を拡大して示す平面図である。
【図５２】圧電薄膜センサとして形成された１５個の振動型ジャイロセンサ素子を個々に分断する際の切断線を示した上記単結晶シリコン基板全体の平面図である。
【図５３】上記振動型ジャイロセンサ素子を個々に分断するする様子を示す上記単結晶シリコン基板を拡大して示す平面図である。
【図５４】圧電薄膜センサとして形成された振動型ジャイロセンサ素子の平面図である。
【図５５】振動型ジャイロセンサ素子をＩＣ基板上に貼り付けた際の様子を示す平面図である。
【図５６】振動型ジャイロセンサ素子を備える角速度センサにカバー材を取り付けた際の様子を示す平面図である。
【符号の説明】
【００７６】  １  基板、２Ａ  熱酸化膜、２Ｂ  熱酸化膜、３  レジストパターン膜、４  下層電極、４Ａ  下層電極接合部、５  圧電膜、６  上部電極膜、６Ａ  駆動電極、６Ｂ，６Ｃ  左右検出電極、６ａ，６ｂ，６ｃ  上部電極接続部、７  配線下地膜、８  平坦化レジスト膜、９  配線膜、１０  絶縁保護膜、１１  Ｃｕ配線、１２  裏面ストッパー膜、１３  貫通部、１４  Ａｕバンプ、１５  カバー材、４０  ＩＣ回路、４１  加算回路、４２  増幅回路、４３  移相回路、４４  ＡＧＣ、４５  差動増幅回路、４６  同期検波回路、４７  平滑回路、１００，１００Ｘ，１００Ｙ  振動型ジャイロセンサ素子、１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ  電極ＰＡＤ、１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄ  配線接続端子、１０４ａ  基準電極、１０５ａ  圧電体、１０６ａ  駆動電極、１０６ｂ，１０６ｃ  検出電極、１１０  振動子、１１１  電圧印加側のレール、１１２  ＧＮＤ側のレール、５０，１５０  加速度センサ、Ｌ１〜Ｌ３  切断線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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