(57)【要約】【課題】  ウェル間での段差の発生を抑制しながらアライメント精度を向上させる。【解決手段】  半導体基板２上にエッチング選択膜２４を形成した後、第１ウェル形成領域１８及びアライメントマーク形成領域２０を画定するための第１レジスト２６をマスクにして領域１８，２０のエッチング選択膜２０を選択的に除去し、第１ウェル形成領域１８に第１不純物を導入し、第１レジスト２６を除去した後、エッチング選択膜２４のアライメントマーク形成領域２０の開口部よりも広い開口部をもち、少なくとも第１ウェル領域１８を覆う第２レジスト２８を形成し、エッチング選択膜２４をマスクにしてエッチング処理を施してアライメントマーク８を形成する。【選択図】図２
2006253425.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程（Ａ）から（Ｇ）を含んで２種類以上のウェルと同一半導体基板に形成することを特徴とする半導体装置の製造方法。
（Ａ）アライメントマーク形成領域、第１ウェル形成領域及び第２ウェル形成領域を含む半導体基板上に、前記半導体基板とはエッチング選択比が大きい材料からなるエッチング選択膜を形成し、さらにその上にアライメントマーク形成領域及び第１ウェル形成領域に開口部をもち、前記第２ウェル形成領域を覆う第１レジストを形成した後、前記第１レジストをマスクにして前記アライメントマーク形成領域及び前記第１ウェル形成領域の前記エッチング選択膜を選択的に除去する工程、
（Ｂ）前記第１レジストをマスクにして、前記半導体基板の前記アライメントマーク形成領域及び前記第１ウェル形成領域に第１不純物を導入する工程、
（Ｃ）前記第１レジストを除去した後、すくなくとも前記エッチング選択膜の前記アライメントマーク形成領域の開口部よりも広い開口部を前記アライメントマーク形成領域に対応してもち、前記第１ウェル領域を覆う第２レジストを前記エッチング選択膜上に形成する工程、
（Ｄ）前記第２レジスト及び前記エッチング選択膜をマスクにして、前記アライメントマーク形成領域の前記半導体基板を選択的に除去してアライメントマークを形成した後、前記第２レジスト及び前記エッチング選択膜を除去する工程、
（Ｅ）前記半導体基板の第２ウェル形成領域に開口部をもち、前記第１ウェル形成領域を覆う第３レジストを形成する工程、
（Ｆ）前記第３レジストをマスクにして前記半導体基板の前記第２ウェル形成領域に第２不純物を導入した後、前記第３レジストを除去する工程、
（Ｇ）熱拡散処理を行なって、前記第１ウェル形成領域に第１ウェルを形成し、前記第２ウェル形成領域に第２ウェルを形成する工程。
【請求項２】
前記半導体基板はシリコン基板であり、前記エッチング選択膜はシリコン窒化膜である請求項１に記載の製造方法。
【請求項３】
前記シリコン窒化膜はシリコン酸化膜を介して前記半導体基板上に形成されている請求項２に記載の製造方法。
【請求項４】
前記工程（Ｄ）と前記工程（Ｅ）の間に、前記アライメントマークの表面にシリコン酸化膜を形成する酸化膜形成工程を含む請求項１、２又は３のいずれかに記載の製造方法。
【請求項５】
前記酸化膜形成工程は熱処理により前記シリコン酸化膜を形成するものであり、前記熱処理において、前記第１不純物を熱拡散させて前記第１ウェル形成領域に第１ウェルを形成する請求項４に記載の製造方法。
【請求項６】
前記工程（Ｄ）と前記工程（Ｅ）の間に、前記半導体基板上に、シリコン酸化膜を介して、前記第１ウェル形成領域と前記第２ウェル形成領域の境界を少なくとも含むＬＯＣＯＳ形成領域に開口部をもつＬＯＣＯＳ形成用マスクを形成し、熱処理を施して前記ＬＯＣＯＳ形成領域にＬＯＣＯＳ酸化膜を形成した後、前記ＬＯＣＯＳ形成用マスクを除去する工程を含む請求項１から５のいずれかに記載の製造方法。
【請求項７】
前記第２不純物はボロンである請求項６に記載の製造方法。
【請求項８】
前記工程（Ｇ）の後に、前記半導体基板上の前記第１ウェルと前記第２ウェルの境界を少なくとも含む領域にＬＯＣＯＳ酸化膜を形成する工程を含む請求項１から５のいずれかに記載の製造方法。
【請求項９】
半導体基板に２種類以上のウェルと、前記ウェルとは異なる領域に形成されたアライメントマークとを備えた半導体装置において、
請求項１から８のいずれかに記載の製造方法により形成されたものであることを特徴とする半導体装置。
【請求項１０】
前記アライメントマークの下に、前記第１不純物の不純物濃度がその周辺領域よりも高い不純物拡散領域が形成されている請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一半導体基板に２種類以上のウェルを形成する工程を少なくとも含む半導体装置の製造方法及びその製造方法によって形成された半導体装置に関するものである。
【背景技術】
【０００２】
複数種類のウェルを同一半導体基板に形成する技術として、セルフアラインによる形成方法とアライメントウェルを用いた形成方法を挙げることができる。
図７を参照しながらセルフアラインによるツインウェルの形成方法の一例を説明する。図７の（ａ）から（ｆ）はツインウェルの製造工程を順に示す工程断面図である。図７において、右側がＮウェル形成領域４６であり、左側がＰウェル形成領域４８である。なお、以下の説明（ａ）から（ｆ）は図７（ａ）から（ｆ）に対応している。
【０００３】
（ａ）シリコン基板２上に周知の熱酸化法によりシリコン酸化膜５０を形成し、さらにその上に低圧ＣＶＤ（Chemical Vapor Deposition）によりシリコン窒化膜５２を成膜した後、シリコン窒化膜５２上にＮウェル形成領域４６に開口部をもつレジスト５４を形成し、Ｎウェル形成領域４６のシリコン窒化膜５２を除去する。
（ｂ）レジスト５４をマスクにして、Ｎウェル形成領域４６にリン（図中×印参照。）を導入する。
【０００４】
（ｃ）レジスト５４を除去した後、熱酸化処理を施してＰウェル形成領域４８のシリコン窒化膜５２をマスクにしてＮウェル形成領域４６にＬＯＣＯＳ（Local Oxidation Of Silicon）酸化膜５０ａを形成し、さらに熱拡散処理を行なってＮウェル５６を形成する。
（ｄ）Ｐウェル形成領域４８上のシリコン窒化膜５２を除去した後、ＬＯＣＯＳ酸化膜５０ａをマスクにしてＰウェル形成領域４８にボロン（図中△印参照。）を導入する。
【０００５】
（ｅ）熱拡散処理を行なってＰウェル形成領域４８にＰウェル５８を形成した後、シリコン基板２表面の酸化膜５０，５０ａを除去することでツインウェルを完成させる。
【０００６】
（ｆ）所定の領域にＬＯＣＯＳ酸化膜５０ｂを形成した後、シリコン基板２の表面にゲート酸化膜５１を形成する。
【０００７】
このセルフアラインによる製造方法では、Ｎウェル５６を先に形成した後、Ｎウェル５６が形成された領域のシリコン基板２にＬＯＣＯＳ酸化膜５０ａを形成し、ＬＯＣＯＳ酸化膜５０ａをマスクとしてＮウェル形成領域４６に不純物が導入されないようにしてＰウェル形成領域４８に不純物導入を行なうようにしているので、Ｎウェル５６とＰウェル５８とのアライメントずれを少なくできるという長所がある。
【０００８】
しかしこの方法では、形成したＮウェル５６とＰウェル５８の表面高さに段差が生じ、ＬＯＣＯＳ酸化膜５０ａを含むシリコン酸化膜５０を除去した状態ではシリコン基板２の表面に段差が生じてしまう。この段差により、ゲート電極を形成する際のマスクの焦点合わせにずれが生じてしまい、仕上がり寸法に誤差が生じるという問題があった。
また、ＮウェルとＰウェルの表面に段差を生じさせない方法として、アライメントマークによるウェル形成方法が提案されている（例えば、特許文献１参照。）。
【０００９】
図８を参照しながらアライメントマークを用いたツインウェルの形成方法の一例を説明する。図８において、基板の右側からアライメントマーク形成領域６０、Ｎウェル形成領域６２、Ｐウェル形成領域６４となっている。なお、以下の説明（ａ）から（ｅ）は図８の（ａ）から（ｅ）に対応している。
【００１０】
（ａ）シリコン基板２上にシリコン酸化膜６６を成膜した後、さらにその上にアライメントマーク形成領域６０が開口したレジスト６８を形成する。レジスト６８をマスクにしてアライメントマーク形成領域６０に対して異方性エッチングを行なってアライメントマーク７０を形成する。
（ｂ）レジスト６８を除去した後、Ｎウェル形成領域６２が開口したレジストをシリコン酸化膜６６上に形成し、そのレジストをマスクにしてＮウェル形成領域６２にリンを導入する。シリコン酸化膜６６上のレジストを除去した後、熱拡散処理を行なってＮウェル７２を形成する。
【００１１】
（ｃ）Ｐウェル形成領域６４が開口したレジストをシリコン酸化膜６６上に形成し、そのレジストをマスクにしてＰウェル形成領域６４にボロンを導入する。その後、シリコン酸化膜６６上のレジストを除去した後、熱拡散処理を行なってＰウェル７４を形成する。
（ｄ）シリコン酸化膜６６を除去して、シリコン基板２の表面に新たにシリコン酸化膜７６を成膜した後、シリコン酸化膜７６上にシリコン窒化膜７８を成膜する。ＬＯＣＯＳ形成領域が開口したレジストをシリコン窒化膜７８上に形成し、そのレジストをマスクにしてＬＯＣＯＳ形成領域のシリコン窒化膜７８を選択的に除去して開口させた後、シリコン窒化膜７８上のレジストを除去する。
（ｅ）熱酸化処理を施して、シリコン窒化膜７８をマスクにしてＬＯＣＯＳ形成領域にＬＯＣＯＳ酸化膜８０を形成した後、シリコン窒化膜７８を除去してツインウェルを完成させる。
【００１２】
上記のアライメントマークを用いたツインウェルの形成方法では、アライメントマーク７０を最初に形成し、アライメントマーク７０を基準にしてＮウェル７２、Ｐウェル７４及びＬＯＣＯＳ酸化膜８０形成の位置決めを行なう。この方法では図７を参照して説明したセルフアラインを用いた方法のようにはＮウェル形成領域にＬＯＣＯＳ酸化膜５０ａを形成しなくて良いので、Ｎウェル７２とＰウェル７４の間に段差はなく、ゲート電極を形成する際のマスクの焦点合わせにずれが生じない。
しかし、Ｎウェル形成領域６２及びＰウェル形成領域６４に不純物導入を行なう際には、それぞれアライメントマーク７０を基準にした写真工程が必要となるため、アライメント回数（位置合わせ回数）が増加し、アライメントずれが生じる可能性が高くなるという問題があった。
【特許文献１】特開平６−４５５３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記で説明したセルフアライン及びアライメントウェルによるウェル形成方法では、それぞれに問題点があり、アライメント精度の向上とゲート電極の寸法誤差抑制の両方を達成することは困難であった。
【００１４】
そこで本発明は、２種類以上のウェルを形成する工程を含む半導体装置の製造方法において、ウェル間での基板表面の段差を発生させることなくアライメント精度を向上させることを目的とするものである。
【課題を解決するための手段】
【００１５】
本発明にかかる半導体装置の製造方法は、以下の工程（Ａ）から（Ｇ）を含んで２種類以上のウェルと同一半導体基板に形成することを特徴とするものである。
（Ａ）アライメントマーク形成領域、第１ウェル形成領域及び第２ウェル形成領域を含む半導体基板上に、上記半導体基板とはエッチング選択比が大きい材料からなるエッチング選択膜を形成し、さらにその上にアライメントマーク形成領域及び第１ウェル形成領域に開口部をもち、上記第２ウェル形成領域を覆う第１レジストを形成した後、上記第１レジストをマスクにして上記アライメントマーク形成領域及び上記第１ウェル形成領域の上記エッチング選択膜を選択的に除去する工程、
（Ｂ）上記第１レジストをマスクにして、上記半導体基板の上記アライメントマーク形成領域及び上記第１ウェル形成領域に第１不純物を導入する工程、
（Ｃ）上記第１レジストを除去した後、上記エッチング選択膜の上記アライメントマーク形成領域の開口部よりも広い開口部を上記アライメントマーク形成領域に対応してもち、上記第１ウェル領域及び上記第２ウェル領域を覆う第２レジストを上記エッチング選択膜上に形成する工程、
（Ｄ）上記第２レジスト及び上記エッチング選択膜をマスクにして、上記アライメントマーク形成領域の上記半導体基板を選択的に除去してアライメントマークを形成した後、上記第２レジスト及び上記エッチング選択膜を除去する工程、
（Ｅ）上記半導体基板の第２ウェル形成領域に開口部をもち、上記第１ウェル形成領域を覆う第３レジストを形成する工程、
（Ｆ）上記第３レジストをマスクにして上記半導体基板の上記第２ウェル形成領域に第２不純物を導入した後、上記第３レジストを除去する工程、
（Ｇ）熱拡散処理を行なって、上記第１ウェル形成領域に第１ウェルを形成し、上記第２ウェル形成領域に第２ウェルを形成する工程。
【００１６】
本発明の製造方法においては、第１ウェル形成領域を画定するためのレジストを用いてアライメントマーク形成領域のエッチング選択膜を開口させてアライメントマーク形成領域を画定させている（工程（Ａ））。これにより、第１ウェルはアライメントマークを用いずに形成でき、正確な位置合わせを必要とするアライメント回数を減らすことができる。また、ＬＯＣＯＳ酸化膜を第１ウェル形成領域に形成することはないので、半導体表面のウェル間の段差はない。
さらにこの製造方法では、上記工程（Ｃ）で、第２レジストの開口部をエッチング選択膜の開口部よりも広く形成しているので、アライメントマークの形成が第２レジストのアライメントずれに影響されるのを防止することができる。
【００１７】
上記半導体基板がシリコン基板である場合には、エッチング選択膜として例えば、シリコン窒化膜を用いることができる。
シリコン窒化膜はシリコン基板とのエッチング選択比が高いので、エッチング選択膜として用いることができる。
【００１８】
上記シリコン窒化膜はシリコン酸化膜を介して上記半導体基板上に形成されるのが好ましい。
半導体基板上にシリコン酸化膜を介してエッチング選択膜を形成するようにすれば、シリコン窒化膜の応力による半導体基板の損傷を防止することができる。
【００１９】
上記工程（Ｄ）と（Ｅ）の間に、アライメントマークの表面にシリコン酸化膜を形成する酸化膜形成工程を含む熱処理を行なうようにしてもよい。
アライメントマークを形成した直後では、アライメントマーク表面に半導体基板が露出した状態となっている。そこで、工程（Ｄ）と（Ｅ）の間、即ちアライメントマーク形成後に熱処理を行なうようにすれば、半導体基板が露出したアライメントマークの表面にシリコン酸化膜が形成されるので、アライメントマーク上にレジストを形成しても半導体基板がレジストによって汚染されるのを防止することができる。
【００２０】
さらに、上記の熱処理において、第１不純物を熱拡散させて第１ウェル形成領域に第１ウェルを形成するようにしてもよい。
第１不純物を第１ウェル形成領域に導入後、熱拡散処理を行なって第１ウェル形成領域に第１ウェルを形成するようにしても、アライメントマークの表面にシリコン酸化膜を形成することができる。
【００２１】
本発明の製造方法における工程（Ｄ）と工程（Ｅ）の間で、半導体基板上に、シリコン酸化膜を介して、第１ウェル形成領域と第２ウェル形成領域の境界を少なくとも含むＬＯＣＯＳ形成領域に開口部をもつＬＯＣＯＳ形成用マスクを形成し、上記ＬＯＣＯＳ形成用マスクをマスクにして上記ＬＯＣＯＳ形成領域にＬＯＣＯＳ酸化膜を形成することもできる。
第２ウェル用の第２不純物としてボロンを用いた場合、ボロン導入後にＬＯＣＯＳ酸化膜を形成すると第２ウェル形成領域のボロンがＬＯＣＯＳ酸化膜へ吸い出される。そこで、第２ウェル用の第２不純物、特にボロンを導入する前に第１ウェル形成領域と第２ウェル形成領域の境界を少なくとも含むＬＯＣＯＳ形成領域にＬＯＣＯＳ酸化膜を形成するようにすれば、ＬＯＣＯＳ酸化膜が第２ウェル形成領域に導入された第２不純物を吸い出すのを防止することができる。
ここで、「ＬＯＣＯＳ酸化膜」とは、シリコン酸化膜上に例えば窒化膜などのマスクを所定の領域が開口した状態で形成した後、酸化雰囲気中で熱処理を行なってマスクの開口した領域のシリコン酸化膜を成長させて形成したシリコン酸化膜のことをいう。
【００２２】
また、工程（Ｇ）の後に、上記半導体基板上の上記第１ウェルと上記第２ウェルの境界を少なくとも含む領域にＬＯＣＯＳ酸化膜を形成するようにしてもよい。
【００２３】
本発明の半導体装置は、本発明の製造方法により製造された、半導体基板に２種類以上のウェルと、上記ウェルとは異なる領域に形成されたアライメントマークとを備えたものである。
本発明の半導体装置として、アライメントマークの下に不純物濃度がその周辺領域よりも高い不純物拡散領域が形成されているものを挙げることができる。
【発明の効果】
【００２４】
本発明にかかる半導体装置の製造方法は、半導体基板上にエッチング選択膜を形成した後、第１ウェル形成領域及びアライメントマーク形成領域を画定するための第１レジストをマスクにしてアライメントマーク形成領域のエッチング選択膜を開口させておき、第１ウェル形成領域に第１不純物を導入し、第１レジストを除去した後、エッチング選択膜のアライメントマーク形成領域の開口部よりも広い開口部をもち、少なくとも第１ウェル領域を覆う第２レジストを形成し、エッチング選択膜をマスクにしてエッチング処理を施してアライメントマークを形成するようにしたので、アライメントマークを基準にして第１ウェル及び第２ウェルの形成領域を画定する場合に比べて第１ウェル形成時の位置合わせを省略することができる。さらに、第２レジストの開口部をエッチング選択膜の開口部よりも広く形成してエッチング選択膜をアライメントマーク用のマスクとして用いているので第２レジストのアライメントずれに影響されるのを防止することができ、高精度なアライメント回数を１回減少させてアライメントずれを防止することができる。また、この方法では、従来のセルフアラインのようには第１ウェル上にＬＯＣＯＳ酸化膜を形成する必要がないので、第１ウェルと第２ウェルのシリコン基板表面に段差はない。
【００２５】
シリコン酸化膜を介してエッチング選択膜を半導体基板上に形成するようにすれば、シリコン窒化膜の応力による半導体基板の損傷を防止することができる。
【００２６】
工程（Ｄ）と（Ｅ）の間、即ちアライメントマーク形成後に熱処理を行なうようにすれば、半導体基板が露出したアライメントマークの表面にシリコン酸化膜が形成されるので、アライメントマーク上にレジストを形成しても半導体基板がレジストによって汚染されるのを防止することができる。
【００２７】
第１不純物を第１ウェル形成領域に導入後、熱拡散処理を行なって第１ウェル形成領域に第１ウェルを形成するようにしても、アライメントマークの表面にシリコン酸化膜を形成することができる。
【００２８】
第２ウェル用の第２不純物、特にボロンを導入する前に第１ウェル形成領域と第２ウェル形成領域の境界を少なくとも含むＬＯＣＯＳ形成領域にＬＯＣＯＳ酸化膜を形成するようにすれば、ＬＯＣＯＳ酸化膜が第２ウェル形成領域に導入された第２不純物を吸い出すのを防止することができる。
【発明を実施するための最良の形態】
【００２９】
以下に、図面を参照しながら本発明の好適な実施の形態を説明する。
図１は本発明の半導体装置の一実施例の構造を示す断面図である。
【００３０】
この実施例の半導体装置は、シリコン基板（半導体基板）２の一領域にＮウェル領域（第１ウェル）４が形成され、さらにＮウェル領域４と隣接してＰウェル領域６が形成されている。シリコン基板２のＮウェル領域４及びＰウェル領域６とは異なる領域には、アライメントマーク８が形成されている。シリコン基板２のＮウェル領域４とＰウェル領域６との境界を含む領域にＬＯＣＯＳ酸化膜１０が形成されている。
【００３１】
Ｎウェル領域４には不純物として例えばリンが注入されており、Ｐウェル領域６には不純物として例えばボロンが注入されている。
シリコン基板２のアライメントマーク８直下の領域に、Ｎウェル領域４と同じ不純物であるリンが注入されて、Ｎ型の不純物拡散領域１２が形成されている。
Ｎウェル領域４、Ｐウェル領域６及びアライメントマーク８を含むシリコン基板２の表面にシリコン酸化膜１４が形成されている。Ｎウェル領域４とＰウェル領域６のシリコン基板２の表面に段差は形成されていない。
【００３２】
次に、本発明の半導体装置の製造方法の一実施例を説明する。図２及び図３は半導体装置の製造方法の一実施例を工程順に示す工程断面図である。以下の説明（ａ）から（ｈ）は図２及び図３の（ａ）から（ｈ）に対応している。なお、図２及び図３において左側の領域をＰウェル形成領域１６、中央の領域をＮウェル形成領域１８、右側の領域をアライメントマーク形成領域２０とする。
【００３３】
（ａ）シリコン基板２上に、例えば膜厚が１０〜１００ｎｍ程度、ここでは１００ｎｍのシリコン酸化膜２２を形成し、シリコン酸化膜２２上にエッチング選択膜として、例えば膜厚が１０〜１００ｎｍ程度、ここでは１００ｎｍのシリコン窒化膜２４を形成する。さらに、シリコン窒化膜２４上に、例えば１０００ｎｍ程度の第１レジスト２６を形成する。
【００３４】
（ｂ）写真製版技術によりパターニングを行なって、Ｎウェル形成領域１８上及びアライメントマーク形成領域２０上の第１レジスト２６を除去して開口させる。第１レジスト２６をマスクにしてＮウェル形成領域１８上及びアライメントマーク形成領域２０上のシリコン窒化膜２４を除去する。第１レジスト２６をマスクにしてＮウェル形成領域１８及びアライメントマーク形成領域２０に、例えばリン（第１不純物）（図中×印参照。）を、注入エネルギー１８０ｋｅＶ、ドーズ量１.０×１０13ａｔｍｓ／ｃｍ2の条件で注入する。これにより、リンはシリコン基板２表面から１００ｎｍ程度の深さの位置を中心として数十ｎｍ程度の広がりをもつ領域に注入される。
【００３５】
（ｃ）第１レジスト２６を除去した後、シリコン酸化膜２２上及びシリコン窒化膜２４上に第２レジスト２８を膜厚が例えば１０００ｎｍ程度で形成し、写真製版工程によりアライメントマーク形成領域２０上の第２レジスト２８が開口するようにパターニングを行なう。このとき、第２レジスト２８の開口部２８ａはシリコン窒化膜２４の開口部２４ａよりも広く開口させる。例えば、形成するアライメントマークが幅２〜１０μｍ、長さ５０〜１００μｍの直線形状である場合、開口部２８ａの幅及び長さを開口部２４ａよりも数μｍ以上広くなるようにパターニングを行なう。
これにより、第２レジスト２８の開口部２８ａが所定の位置よりずれてパターニングされたとしても、シリコン窒化膜２４の開口部２４ａより広く形成されていることで、エッチングのマスクをシリコン窒化膜２４とすることができ、アライメントマーク形成時に第２レジスト２８のパターニングのアライメントずれの影響をなくすことができる。
【００３６】
（ｄ）第２レジスト２８及びシリコン窒化膜２４をマスクにして開口部２４ａのシリコン酸化膜２２及びシリコン基板２に対してエッチング処理、例えば異方性エッチングを行ない、アライメントマーク８を形成する。ここでのエッチングの深さは１００ｎｍ程度であり、形成したアライメントマーク８の下層には上記工程（ｂ）で注入されたリンが残存している。
ここでは、シリコン窒化膜２４をマスクとしているため、第２レジスト２８のパターニング時のずれの影響を受けずに正確な位置にアライメントマークを形成することができる。
アライメントマーク８を形成した後、第２レジスト２８及びシリコン窒化膜２４を除去する。
【００３７】
（ｅ）シリコン酸化膜２２を除去し、熱酸化処理を行なってシリコン基板２上にシリコン酸化膜１４を例えば１００ｎｍ程度の膜厚で形成する。さらに、シリコン酸化膜１４上にシリコン窒化膜（ＬＯＣＯＳ形成用マスク）３２を例えば１００ｎｍ程度の膜厚で形成する。シリコン窒化膜３２上にＬＯＣＯＳ形成領域に開口部をもつ、膜厚が例えば１０００ｎｍ程度のレジスト３４を形成し、レジスト３４をマスクにしてＬＯＣＯＳ形成領域のシリコン窒化膜３２を除去する。
【００３８】
（ｆ）レジスト３４を除去した後、処理温度１０００℃、処理時間２時間の条件で熱酸化処理を行ない、ＬＯＣＯＳ形成領域にＬＯＣＯＳ酸化膜１０を形成する。ＬＯＣＯＳ酸化膜１０形成後、シリコン窒化膜３２を除去する。
ここで形成されるＬＯＣＯＳ酸化膜１０の膜厚は、例えば４００〜６００ｎｍ程度である。
【００３９】
（ｇ）シリコン基板２のＰウェル形成領域１６上に開口部をもつ第３レジスト３６をシリコン酸化膜１４及びＬＯＣＯＳ酸化膜１０上に形成し、第３レジスト３６をマスクにしてＰウェル形成領域１６に例えばボロン（第２不純物）（図中△印参照。）を、例えば注入エネルギー１８０ｋｅＶ、ドーズ量１.０×１０13ａｔｍｓ／ｃｍ2の条件で注入する。
【００４０】
第３レジスト３６を除去した後、処理温度１２００℃、処理時間１時間の条件で熱拡散処理を行なうことで、Ｎウェル４及びＰウェル６を形成する。この熱拡散処理により、Ｎウェル４及びＰウェル６はともにシリコン基板２の表面から深さ２μｍ程度の領域まで拡散される。また、アライメントマーク８の下層には注入されたリンが残存しているため、この熱拡散処理によってアライメントマーク８直下の領域に不純物拡散１２が形成される。これにより、図１に示されるツインウェル構造をもつ半導体装置を製造することができる。
【００４１】
上記の製造方法では、工程（ｂ）において１回の写真製版工程でＮウェル形成領域１８上とアライメントマーク形成領域２０上のシリコン窒化膜２４を除去し、工程（ｄ）でシリコン窒化膜２４をマスクにしてシリコン酸化膜２２及びシリコン基板２に対してエッチングを行なってアライメントマーク８を形成するようにしているので、Ｎウェル形成領域１８に不純物注入を行なう際のアライメントを不要とすることができる。これにより、高精度を必要とするアライメント回数を１回減らすことができるので、アライメントずれが発生する確率を低下させることができる。
【００４２】
この実施例の製造方法では、Ｎウェル形成領域１８上にＬＯＣＯＳ酸化膜を形成していないので、Ｎウェル４とＰウェル６のシリコン基板２表面に段差はない。これにより、ゲート電極を形成する際のマスクの焦点合わせにずれが生じてしまい、仕上がり寸法に誤差が生じるという問題は解決される。
【００４３】
この実施例では、Ｐウェル形成領域１６にボロンを導入する前にＬＯＣＯＳ酸化膜１０を形成するようにして、ＬＯＣＯＳ酸化膜１０がＰウェル形成領域１６に導入されたボロンを吸い出すのを防止している。
【００４４】
次に、本発明の半導体装置の製造方法の他の実施例を説明する。この製造方法において、途中までの工程は上記実施例の工程（ａ）から（ｄ）と同じであるので説明は省略する。図４は図２の続きを示す工程断面図である。以下の説明（ｅ）から（ｇ）は図４の（ｅ）から（ｇ）に対応している。なお、図４において左側の領域をＰウェル形成領域１６、中央の領域をＮウェル形成領域１８、右側の領域をアライメントマーク形成領域２０とする。図４において図３と同じ機能を果たす部分には同じ符号を付す。
【００４５】
（ｅ）図２を参照して説明した上記工程（ａ）から（ｄ）と同じ工程により、シリコン基板２にシリコン酸化膜２２を形成し、第１ウェル形成領域１８及びアライメントマーク形成領域２０にリン（図中×印参照。）を注入し、アライメントマーク形成領域２０にアライメントマーク８を形成する。
Ｐウェル形成領域１６上に開口部をもつ第３レジスト３６をシリコン酸化膜２２上に形成し、第３レジスト３６をマスクにしてＰウェル形成領域１６に例えばボロン（図中△印参照。）を、注入エネルギー１８０ｋｅＶ、ドーズ量１.０×１０13ａｔｍｓ／ｃｍ2の条件で注入する。
【００４６】
（ｆ）第３レジスト３６を除去した後、処理温度１２００℃、処理時間１時間の条件で熱拡散処理を行なうことで、Ｎウェル４及びＰウェル６を形成する。この熱拡散処理により、Ｎウェル及びＰウェル６はともにシリコン基板２の表面から深さ２μｍ程度の領域まで拡散される。また、アライメントマーク８の下層には注入されたリンが残存しているため、この熱拡散処理によってアライメントマーク８直下の領域に不純物拡散１２が形成される。
【００４７】
（ｇ）シリコン酸化膜２２を除去し、熱酸化処理を行なってシリコン基板２上にシリコン酸化膜１４を例えば１００ｎｍ程度の膜厚で形成する。さらに、シリコン酸化膜１４上にシリコン窒化膜３２を例えば１００ｎｍ程度の膜厚で形成する。シリコン窒化膜３２上にＬＯＣＯＳ形成領域に開口部をもつ、膜厚が例えば１０００ｎｍ程度のレジスト３４を形成し、レジスト３４をマスクにしてＬＯＣＯＳ形成領域のシリコン窒化膜３２を除去する。
【００４８】
その後、処理温度１０００℃、処理時間２時間の条件で熱酸化処理を行ない、ＬＯＣＯＳ形成領域にＬＯＣＯＳ酸化膜１０を形成する。ＬＯＣＯＳ酸化膜１０形成後、シリコン窒化膜３２を除去する。ここで形成されるＬＯＣＯＳ酸化膜１０の膜厚は、例えば４００〜６００ｎｍ程度である。これにより、図１に示されるようなツインウェル構造をもつ半導体装置が形成される。
【００４９】
この実施例では、上記工程（ｅ）でアライメントマーク８の表面にシリコン基板２がむき出しの状態で第３レジスト３６を形成しているが、図５（Ａ）に示されるように、シリコン基板２の表面に酸化膜３８を形成してから第３レジスト３６を形成するようにしてもよい。
また、別の方法として、図５（Ｂ）に示されるように、第３レジスト３６を形成する前に熱拡散処理を行なってＮウェル形成領域１８にＮウェル４を形成するようにしてもよい。Ｎウェル４を形成するための熱拡散処理により、アライメントマーク８の表面にシリコン酸化膜３８が形成される。このように、第３レジスト３６を形成する前にシリコン基板２がむき出した領域にシリコン酸化膜３８を形成するようにすれば、シリコン基板２の汚染を防止することができる。ここで、シリコン酸化膜３８を形成する前にシリコン酸化膜２２を除去してもよいし、除去しなくてもよい。
【００５０】
上記の実施例では、Ｐウェル形成領域１６よりも先にＮウェル形成領域１８及びアライメントマーク形成領域２０にリンを注入するようになっているが、本発明はこれに限定されるものではなく、例えば工程（ｂ）においてＰウェル形成領域１６及びアライメントマーク形成領域２０にボロンを注入するようにしてもよい。その場合には、製造された半導体装置のアライメントマーク８直下の領域にＰ型の不純物拡散領域が形成される。
【００５１】
また、上記の実施例では第１ウェルと第２ウェルの導電型はＮ型とＰ型で互いに異なっているが、本発明はこれに限定されるものではなく、第１ウェルと第２ウェルの導電型は同じであってもよい。
【００５２】
また、上記の実施例では、本発明の製造方法によりツインウェル構造を形成する方法の一例を示しているが、例えばトリプルウェル構造など３種類以上のウェルを同一半導体基板上に形成する場合においても、例えばシリコン窒化膜などのエッチング選択膜をマスクとして共用することで、同様に本発明を適用することができる。
【００５３】
また、上記の実施例では、工程（ｂ）（図２（ｂ）を参照）でアライメントマーク８を形成するためのエッチング深さ（工程（ｄ））よりも深い領域にリンを注入しているが、本発明はこれに限定されるものではなく、図６（Ａ）に示されるように、アライメントマーク８を形成するためのエッチング深さよりも浅い領域に第１不純物を注入するようにしてもよい。その場合、（Ｂ）に示されるように、アライメントマーク８形成後にはアライメントマーク８の下に不純物が残らず、熱拡散処理を行なってもアライメントマーク８の直下の領域には不純物拡散が形成されない。
【００５４】
また、上記の実施例では、第３レジスト３６はアライメントマーク形成領域２０を覆っているが、本発明はこれに限定されるものではなく、本発明の製造方法において第３レジストは少なくとも第２ウェル形成領域１６に開口部をもち、第１ウェル形成領域１８を覆っていればよく、例えば、第３レジストはアライメントマーク形成領域２０に開口部をもっていてもよい。
【００５５】
また、上記の実施例では、第２レジスト２８は第２ウェル形成領域１６を覆っているが、本発明はこれに限定されるものではなく、第２レジストは本発明の第２ウェル形成領域を覆っていなくてもよい。その場合、第２ウェル形成領域１６においてはシリコン窒化膜２４がアライメントマーク８を形成する際のマスクとなる。
【００５６】
本明細書中の実施例で示したツインウェルの構造はほんの一例にすぎず、本発明の半導体装置及び製造方法は、この実施例の半導体装置とは異なる領域にＮウェル４、Ｐウェル６及びアライメントマーク８を形成するようにしてもよい。
【００５７】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料、配置などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【００５８】
【図１】一実施例の半導体装置の構造を示す断面図である。
【図２】一実施例の半導体装置の製造方法を工程順に説明するための工程断面図である。
【図３】図２の続きを示す工程断面図である。
【図４】製造方法の他の実施例を工程順に説明するための図２の続きを示す工程断面図である。
【図５】製造方法のさらに他の実施例を説明するための断面図である。
【図６】製造方法のさらに他の実施例を説明するための断面図である。
【図７】従来のセルフアラインによるツインウェルの形成方法の一例を説明するための工程断面図である。
【図８】従来のアライメントウェルを用いたツインウェルの形成方法の一例を説明するための工程断面図である。
【符号の説明】
【００５９】
２      シリコン基板
４      Ｎウェル
６      Ｐウェル
８      アライメントマーク
１０      ＬＯＣＯＳ酸化膜
１２      不純物拡散領域
１４，２２    シリコン酸化膜
１６      Ｐウェル形成領域
１８      Ｎウェル形成領域
２０      アライメントマーク形成領域
２４      シリコン窒化膜（エッチング選択膜）
２６      第１レジスト
２８      第２レジスト
３２      シリコン窒化膜
３４      第３レジスト
【図１】
2006253425.tif 000003
【図２】
2006253425.tif 000004
【図３】
2006253425.tif 000005
【図４】
2006253425.tif 000006
【図５】
2006253425.tif 000007
【図６】
2006253425.tif 000008
【図７】
2006253425.tif 000009
【図８】
2006253425.tif 000010
【手続補正書】
【提出日】平成17年6月14日(2005.6.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
以下の工程（Ａ）から（Ｇ）を含んで２種類以上のウェルを同一半導体基板に形成することを特徴とする半導体装置の製造方法。
（Ａ）アライメントマーク形成領域、第１ウェル形成領域及び第２ウェル形成領域を含む半導体基板上に、前記半導体基板とはエッチング選択比が大きい材料からなるエッチング選択膜を形成し、さらにその上にアライメントマーク形成領域及び第１ウェル形成領域に開口部をもち、前記第２ウェル形成領域を覆う第１レジストを形成した後、前記第１レジストをマスクにして前記アライメントマーク形成領域及び前記第１ウェル形成領域の前記エッチング選択膜を選択的に除去する工程、
（Ｂ）前記第１レジストをマスクにして、前記半導体基板の前記アライメントマーク形成領域及び前記第１ウェル形成領域に第１不純物を導入する工程、
（Ｃ）前記第１レジストを除去した後、すくなくとも前記エッチング選択膜の前記アライメントマーク形成領域の開口部よりも広い開口部を前記アライメントマーク形成領域に対応してもち、前記第１ウェル領域を覆う第２レジストを前記エッチング選択膜上に形成する工程、
（Ｄ）前記第２レジスト及び前記エッチング選択膜をマスクにして、前記アライメントマーク形成領域の前記半導体基板を選択的に除去してアライメントマークを形成した後、前記第２レジスト及び前記エッチング選択膜を除去する工程、
（Ｅ）前記半導体基板の第２ウェル形成領域に開口部をもち、前記第１ウェル形成領域を覆う第３レジストを形成する工程、
（Ｆ）前記第３レジストをマスクにして前記半導体基板の前記第２ウェル形成領域に第２不純物を導入した後、前記第３レジストを除去する工程、
（Ｇ）熱拡散処理を行なって、前記第１ウェル形成領域に第１ウェルを形成し、前記第２ウェル形成領域に第２ウェルを形成する工程。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明にかかる半導体装置の製造方法は、以下の工程（Ａ）から（Ｇ）を含んで２種類以上のウェルを同一半導体基板に形成することを特徴とするものである。
（Ａ）アライメントマーク形成領域、第１ウェル形成領域及び第２ウェル形成領域を含む半導体基板上に、上記半導体基板とはエッチング選択比が大きい材料からなるエッチング選択膜を形成し、さらにその上にアライメントマーク形成領域及び第１ウェル形成領域に開口部をもち、上記第２ウェル形成領域を覆う第１レジストを形成した後、上記第１レジストをマスクにして上記アライメントマーク形成領域及び上記第１ウェル形成領域の上記エッチング選択膜を選択的に除去する工程、
（Ｂ）上記第１レジストをマスクにして、上記半導体基板の上記アライメントマーク形成領域及び上記第１ウェル形成領域に第１不純物を導入する工程、
（Ｃ）上記第１レジストを除去した後、上記エッチング選択膜の上記アライメントマーク形成領域の開口部よりも広い開口部を上記アライメントマーク形成領域に対応してもち、上記第１ウェル領域及び上記第２ウェル領域を覆う第２レジストを上記エッチング選択膜上に形成する工程、
（Ｄ）上記第２レジスト及び上記エッチング選択膜をマスクにして、上記アライメントマーク形成領域の上記半導体基板を選択的に除去してアライメントマークを形成した後、上記第２レジスト及び上記エッチング選択膜を除去する工程、
（Ｅ）上記半導体基板の第２ウェル形成領域に開口部をもち、上記第１ウェル形成領域を覆う第３レジストを形成する工程、
（Ｆ）上記第３レジストをマスクにして上記半導体基板の上記第２ウェル形成領域に第２不純物を導入した後、上記第３レジストを除去する工程、
（Ｇ）熱拡散処理を行なって、上記第１ウェル形成領域に第１ウェルを形成し、上記第２ウェル形成領域に第２ウェルを形成する工程。
【手続補正書】
【提出日】平成17年11月2日(2005.11.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
以下の工程（Ａ）から（Ｇ）をその順に含んで２種類以上のウェルを同一半導体基板に形成することを特徴とする半導体装置の製造方法。
（Ａ）アライメントマーク形成領域、第１ウェル形成領域及び第２ウェル形成領域を含む半導体基板上に、前記半導体基板よりエッチング選択比が大きい材料からなるエッチング選択膜を形成し、さらにその上にアライメントマーク形成領域及び第１ウェル形成領域に開口部をもち、前記第２ウェル形成領域を覆う第１レジストを形成した後、前記第１レジストをマスクにして前記アライメントマーク形成領域及び前記第１ウェル形成領域の前記エッチング選択膜を選択的に除去する工程、
（Ｂ）前記第１レジストをマスクにして、前記半導体基板の前記アライメントマーク形成領域及び前記第１ウェル形成領域に第１不純物を導入する工程、
（Ｃ）前記第１レジストを除去した後、すくなくとも前記エッチング選択膜の前記アライメントマーク形成領域の開口部よりも広い開口部を前記アライメントマーク形成領域に対応してもち、前記第１ウェル領域を覆う第２レジストを前記エッチング選択膜上に形成する工程、
（Ｄ）前記第２レジスト及び前記エッチング選択膜をマスクにして、前記アライメントマーク形成領域の前記半導体基板を選択的に除去してアライメントマークを形成した後、前記第２レジスト及び前記エッチング選択膜を除去する工程、
（Ｅ）前記半導体基板の第２ウェル形成領域に開口部をもち、前記第１ウェル形成領域を覆う第３レジストを形成する工程、
（Ｆ）前記第３レジストをマスクにして前記半導体基板の前記第２ウェル形成領域に第２不純物を導入した後、前記第３レジストを除去する工程、
（Ｇ）前記半導体基板に導入された不純物を熱拡散させてウェルとする熱拡散工程。
【請求項２】
前記半導体基板はシリコン基板であり、前記エッチング選択膜はシリコン窒化膜である請求項１に記載の製造方法。
【請求項３】
前記シリコン窒化膜はシリコン酸化膜を介して前記半導体基板上に形成されている請求項２に記載の製造方法。
【請求項４】
前記工程（Ｄ）と前記工程（Ｅ）の間に、前記アライメントマークの表面にシリコン酸化膜を形成する酸化膜形成工程を含む請求項１、２又は３のいずれかに記載の製造方法。
【請求項５】
前記工程（Ｄ）と前記工程（Ｅ）の間に、前記半導体基板上に、シリコン酸化膜を介して、前記第１ウェル形成領域と前記第２ウェル形成領域の境界を少なくとも含むＬＯＣＯＳ形成領域に開口部をもつＬＯＣＯＳ形成用マスクを形成し、熱処理を施して前記ＬＯＣＯＳ形成領域にＬＯＣＯＳ酸化膜を形成した後、前記ＬＯＣＯＳ形成用マスクを除去する工程を含む請求項１から４のいずれかに記載の製造方法。
【請求項６】
前記第２不純物はボロンである請求項５に記載の製造方法。
【請求項７】
前記工程（Ｇ）の後に、前記半導体基板上の前記第１ウェルと前記第２ウェルの境界を少なくとも含む領域にＬＯＣＯＳ酸化膜を形成する工程を含む請求項１から６のいずれかに記載の製造方法。
【請求項８】
半導体基板に２種類以上のウェルと、前記ウェルとは異なる領域に形成されたアライメントマークとを備えた半導体装置において、
請求項１から７のいずれかに記載の製造方法により形成されたものであることを特徴とする半導体装置。
【請求項９】
前記アライメントマークの下に、前記第１不純物の不純物濃度がその周辺領域よりも高い不純物拡散領域が形成されている請求項８に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明にかかる半導体装置の製造方法は、以下の工程（Ａ）から（Ｇ）をその順に含んで２種類以上のウェルを同一半導体基板に形成することを特徴とするものである。
（Ａ）アライメントマーク形成領域、第１ウェル形成領域及び第２ウェル形成領域を含む半導体基板上に、上記半導体基板よりエッチング選択比が大きい材料からなるエッチング選択膜を形成し、さらにその上にアライメントマーク形成領域及び第１ウェル形成領域に開口部をもち、上記第２ウェル形成領域を覆う第１レジストを形成した後、上記第１レジストをマスクにして上記アライメントマーク形成領域及び上記第１ウェル形成領域の上記エッチング選択膜を選択的に除去する工程、
（Ｂ）上記第１レジストをマスクにして、上記半導体基板の上記アライメントマーク形成領域及び上記第１ウェル形成領域に第１不純物を導入する工程、
（Ｃ）上記第１レジストを除去した後、すくなくとも上記エッチング選択膜の上記アライメントマーク形成領域の開口部よりも広い開口部を上記アライメントマーク形成領域に対応してもち、上記第１ウェル領域を覆う第２レジストを上記エッチング選択膜上に形成する工程、
（Ｄ）上記第２レジスト及び上記エッチング選択膜をマスクにして、上記アライメントマーク形成領域の上記半導体基板を選択的に除去してアライメントマークを形成した後、上記第２レジスト及び上記エッチング選択膜を除去する工程、
（Ｅ）上記半導体基板の第２ウェル形成領域に開口部をもち、上記第１ウェル形成領域を覆う第３レジストを形成する工程、
（Ｆ）上記第３レジストをマスクにして上記半導体基板の上記第２ウェル形成領域に第２不純物を導入した後、上記第３レジストを除去する工程、
（Ｇ）上記半導体基板に導入された不純物を熱拡散させてウェルとする熱拡散工程。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
この実施例では、上記工程（ｅ）でアライメントマーク８の表面にシリコン基板２がむき出しの状態で第３レジスト３６を形成しているが、図５に示されるように、シリコン基板２の表面に酸化膜３８を形成してから第３レジスト３６を形成するようにしてもよい。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2006253425.tif 000011
【手続補正書】
【提出日】平成18年1月16日(2006.1.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
以下の工程（Ａ）から（Ｇ）をその順に含んで２種類以上のウェルを同一半導体基板に形成することを特徴とする半導体装置の製造方法。
（Ａ）アライメントマーク形成領域、第１ウェル形成領域及び第２ウェル形成領域を含む半導体基板上に、前記半導体基板よりエッチング選択比が大きい材料からなるエッチング選択膜を形成し、さらにその上にアライメントマーク形成領域及び第１ウェル形成領域に開口部をもち、前記第２ウェル形成領域を覆う第１レジストを形成した後、前記第１レジストをマスクにして前記アライメントマーク形成領域及び前記第１ウェル形成領域の前記エッチング選択膜を選択的に除去する工程、
（Ｂ）前記第１レジストをマスクにして、前記半導体基板の前記アライメントマーク形成領域及び前記第１ウェル形成領域に第１不純物を導入する工程、
（Ｃ）前記第１レジストを除去した後、すくなくとも前記エッチング選択膜の前記アライメントマーク形成領域の開口部よりも広い開口部を前記アライメントマーク形成領域に対応してもち、前記第１ウェル領域を覆う第２レジストを前記エッチング選択膜上に形成する工程、
（Ｄ）前記第２レジスト及び前記エッチング選択膜をマスクにして、前記アライメントマーク形成領域の前記半導体基板を選択的に除去してアライメントマークを形成した後、前記第２レジスト及び前記エッチング選択膜を除去する工程、
（Ｅ）前記半導体基板の第２ウェル形成領域に開口部をもち、前記第１ウェル形成領域を覆う第３レジストを形成する工程、
（Ｆ）前記第３レジストをマスクにして前記半導体基板の前記第２ウェル形成領域に第２不純物を導入した後、前記第３レジストを除去する工程、
（Ｇ）前記半導体基板に導入された不純物を熱拡散させてウェルとする熱拡散工程。
【請求項２】
前記半導体基板はシリコン基板であり、前記エッチング選択膜はシリコン窒化膜である請求項１に記載の製造方法。
【請求項３】
前記シリコン窒化膜はシリコン酸化膜を介して前記半導体基板上に形成されている請求項２に記載の製造方法。
【請求項４】
前記工程（Ｄ）と前記工程（Ｅ）の間に、前記アライメントマークの表面にシリコン酸化膜を形成する酸化膜形成工程を含む請求項１、２又は３のいずれかに記載の製造方法。
【請求項５】
前記工程（Ｄ）と前記工程（Ｅ）の間に、前記半導体基板上に、シリコン酸化膜を介して、前記第１ウェル形成領域と前記第２ウェル形成領域の境界を少なくとも含むＬＯＣＯＳ形成領域に開口部をもつＬＯＣＯＳ形成用マスクを形成し、熱処理を施して前記ＬＯＣＯＳ形成領域にＬＯＣＯＳ酸化膜を形成した後、前記ＬＯＣＯＳ形成用マスクを除去する工程を含む請求項１から４のいずれかに記載の製造方法。
【請求項６】
前記第２不純物はボロンである請求項５に記載の製造方法。
【請求項７】
前記工程（Ｇ）の後に、前記半導体基板上の前記第１ウェルと前記第２ウェルの境界を少なくとも含む領域にＬＯＣＯＳ酸化膜を形成する工程を含む請求項１から４のいずれかに記載の製造方法。
【請求項８】
半導体基板に２種類以上のウェルと、前記ウェルとは異なる領域に形成されたアライメントマークとを備えた半導体装置において、
請求項１から７のいずれかに記載の製造方法により形成されたものであることを特徴とする半導体装置。
【請求項９】
前記アライメントマークの下に、前記第１不純物の不純物濃度がその周辺領域よりも高い不純物拡散領域が形成されている請求項８に記載の半導体装置。