(57)【要約】【課題】微細化されたＭＩＳＦＥＴのしきい値電圧のばらつきを低減する。【解決手段】ＭＩＳＦＥＴ（Ｑ１）のゲート電極９ａは、素子分離溝２によって周囲を規定されたアクティブ領域Ｌの基板１上に形成され、アクティブ領域Ｌを横切ってその一端から他端に延在している。このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域におけるゲート長がアクティブ領域Ｌの中央部におけるゲート長よりも大きく、全体としてＨ形の平面パターンで構成されている。また、このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域のゲート長方向に沿った一辺の全体とゲート幅方向に沿った二辺の一部とを覆っている。【選択図】図３
2006179949.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１ゲート電極のゲート長方向の長さよりも大きく、
前記第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きいことを特徴とする半導体集積回路装置。
【請求項２】
素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、
前記第１境界領域における前記第１ゲート電極は、ゲート長方向において少なくとも前記境界領域に沿った一辺の全体と、ゲート幅方向において前記第１境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。
【請求項３】
素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１アクティブ領域の中央部における前記第１ゲート電極のゲート長方向の長さよりも大きく、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極は、ゲート長方向において前記第１境界領域に沿った一方の一辺の全体、ゲート長方向において前記第１境界領域に沿った他方の一辺の全体およびゲート幅方向において前記境界領域に沿った二辺の一部とを覆っていることを特徴とする半導体集積回路装置。
【請求項４】
素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第１ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１アクティブ領域の中央部における前記第１ゲート電極のゲート長方向の長さよりも大きく、
前記第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極は、前記第１境界領域を全て覆うように形成されていることを特徴とする半導体集積回路装置。
【請求項５】
素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１アクティブ領域の中央部における前記第１ゲート電極のゲート長方向の長さよりも大きく、
前記第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、
前記第１境界領域における前記第１ゲート電極は、ゲート長方向およびゲート幅方向に延在するように前記第１境界領域に沿って形成され、
前記第１境界領域においてゲート幅方向に延在する前記第１ゲート電極のゲート幅方向の長さは、前記第１アクティブ領域を横切る第１ゲート電極のゲート幅方向の長さと実質的に等しいことを特徴とする半導体集積回路装置。
【請求項６】
素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、
前記第１境界領域における前記第１ゲート電極は、ゲート長方向およびゲート幅方向に延在していることを特徴とする半導体集積回路装置。
【請求項７】
素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成された半導体集積回路装置であって、
前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、
前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、
前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、
前記第１アクティブ領域と前記素子分離領域との境界領域における前記第１ゲート電極は、前記第１境界領域に沿って形成され、かつ、ゲート長方向およびゲート幅方向において前記第１境界領域を覆っていることを特徴とする半導体集積回路装置。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体集積回路装置において、
前記第１ＭＩＳＦＥＴは基準電圧発生回路の一部を構成し、
前記第２ＭＩＳＦＥＴは入出力回路の一部を構成することを特徴とする半導体集積回路装置。
【請求項９】
請求項１〜７のいずれか一項に記載の半導体集積回路装置において、さらに、
一対の駆動用ＭＩＳＦＥＴ、一対の負荷用ＭＩＳＦＥＴおよび一対の転送用ＭＩＳＦＥＴによって構成されるメモリセルを有し、
前記第１ＭＩＳＦＥＴは前記駆動用ＭＩＳＦＥＴを構成し、
前記第２ＭＩＳＦＥＴは前記負荷用ＭＩＳＦＥＴを構成し、
前記第１境界領域における前記ゲート電極のゲート長は、前記第１アクティブ領域の中央部におけるゲート長よりも大きいことを特徴とする半導体集積回路装置。
【請求項１０】
請求項９記載の半導体集積回路装置において、
前記駆動用Ｍ１ＳＦＥＴのゲート電極のゲート幅は、前記負荷用ＭＩＳＦＥＴのゲート電極のゲート幅よりも大きいことを特徴とする半導体集積回路装置。
【請求項１１】
請求項９または１０記載の半導体集積回路装置において、
前記駆動用Ｍ１ＳＦＥＴのゲート電極のゲート長は、前記負荷用ＭＩＳＦＥＴのゲート電極のゲート長よりも小さいことを特徴とする半導体集積回路装置。
【請求項１２】
請求項１〜１１のいずれか一項に記載の半導体集積回路装置において、
前記第１ゲート電極は、多結晶シリコン膜および前記多結晶シリコン膜上に形成されたシリサイド層を含んで形成されていることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１２記載の半導体集積回路装置において、
前記シリサイド層はコバルトシリサイドで構成されていることを特徴とする半導体集積回路装置。
【請求項１４】
請求項１〜１３のいずれか一項に記載の半導体集積回路装置において、
前記第１ＭＩＳＦＥＴのソース、ドレインは、低不純物濃度の第１導電型半導体領域と高不純物濃度の第１半導体領域とを有するＬＤＤ構造で構成され、
前記第１ＭＩＳＦＥＴが形成された前記基板には、前記低不純物濃度の第１導電型半導体領域を囲む第２導電型半導体領域からなるポケット領域が形成されていることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１〜１４のいずれか一項に記載の半導体集積回路装置において、
前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長は、前記第２アクティブ領域の中央部におけるゲート長とほぼ等しいことを特徴とする半導体集積回路装置。
【請求項１６】
請求項１〜１５のいずれか一項に記載の半導体集積回路装置において、
前記素子分離領域は、前記基板に形成された溝と、前記溝に埋め込まれた絶縁膜とを含んで形成されていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、微細化されたＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)のしきい値電圧のばらつきを低減する技術に関する。
【背景技術】
【０００２】
半導体基板に形成した溝の内部に酸化シリコン膜などの絶縁膜を埋め込むことによって形成される素子分離溝は、（ａ）素子分離間隔を縮小することができる、（ｂ）素子分離膜厚の制御が容易であり、フィールド反転電圧の設定がし易い、（ｃ）溝内の側壁と底部とで不純物を打ち分けることにより、反転防止層を素子用の拡散層やチャネル領域から分離できるので、サブスレッショルド特性の確保、接合リーク、バックゲート効果の低減に対しても有利であるなど、従来の選択酸化（Local Oxidization of Silicon；ＬＯＣＯＳ）法によって形成されるフィールド絶縁膜に比べて優れた利点を備えている。
【０００３】
半導体基板（以下、単に基板という）に素子分離溝を形成するには、例えば特開平１１−１６９９９号公報（特許文献１）などに記載されているように、まず窒化シリコン膜をマスクにして基板をエッチングすることにより、素子分離領域の基板に溝を形成する。続いて基板上に酸化シリコン膜を堆積して溝の内部に酸化シリコン膜を埋め込んだ後、化学機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法を用いて溝の外部の不要な酸化シリコン膜を除去する、という方法が用いられる。
【０００４】
しかし、上記のような方法で素子分離溝を形成した基板上にＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)のゲート電極を形成すると、素子分離溝と接するアクティブ領域の端部でしきい値電圧（Ｖth）が局所的に低下し、低いゲート電圧（Ｖｇ）でチャネルが反転してドレイン電流が流れてしまう現象（キンク特性あるいはハンプ特性などと呼ばれる）が発生する、という問題が指摘されている。
【０００５】
上記したしきい値電圧の低下は、アクティブ領域の基板に導入されたしきい値電圧制御用の不純物の一部が製造工程中の熱処理によって素子分離溝内の酸化シリコン膜中に拡散し、アクティブ領域の端部で上記不純物の濃度が低下することや、製造工程中に生じた素子分離溝の端部における酸化シリコン膜の膜厚減少（リセス）に起因してアクティブ領域の端部に形成されるゲート絶縁膜の膜厚が薄くなり、そこに高電界が集中することなどが原因と考えられている。
【０００６】
特開平８−５５９８５号公報（特許文献２）は、アクティブ領域の端部に生じるしきい値電圧の低下によって、カットオフ領域でリーク電流が増加する問題の対策として、アクティブ領域と素子分離溝との境界を横切る領域におけるゲート電極のゲート長（チャネル長）をアクティブ領域の中央部におけるゲート長よりも長くすることによって、アクティブ領域の端部のしきい値電圧をアクティブ領域の中央部のしきい値電圧とほぼ同じ値に設定する技術を開示している。
【０００７】
"Anomalous Gate Length Dependence of Threshold Voltage of Trench-Isolated Metal Oxide Semiconductor Field Effect Transistor"(T.Oishi, K.Shiozawa, A.Furukawa, Y.Abe and Y.Tokuda, JJAP 37(1998) 852)（非特許文献１）は、直線状のパターンを有するゲート電極（Ｉ型ゲート）と、直線状のパターンの両端にこれと直交する方向に延在する分岐パターンを設け、直線状のパターン部分がアクティブ領域と素子分離溝との境界を横切らないようにしたゲート電極（Ｈ型ゲート）とを用い、アクティブ領域端部における電界の集中がしきい値電圧のゲート長依存性に及ぼす影響について論じている。
【特許文献１】特開平１１−１６９９９号公報
【特許文献２】特開平８−５５９８５号公報
【非特許文献１】"Anomalous Gate Length Dependence of Threshold Voltage of Trench-Isolated Metal Oxide Semiconductor Field Effect Transistor"(T.Oishi, K.Shiozawa, A.Furukawa, Y.Abe and Y.Tokuda, JJAP 37(1998) 852)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明者は、携帯用電子機器などのデータメモリとして使用される低消費電力型のＳＲＡＭ(Static Random Access Memory)を開発中である。このＳＲＡＭは、周辺回路の一部に外部電源電圧（Ｖcc）から基準電圧（Ｖdd）を発生する基準電圧発生回路を備えている。この基準電圧発生回路は、複数個のエンハンスメント型ＭＩＳＦＥＴと複数個のデプレッション型ＭＩＳＦＥＴとで構成され、エンハンスメント型ＭＩＳＦＥＴのしきい値電圧とデプレッション型ＭＩＳＦＥＴのしきい値電圧との差分によって基準電圧（Ｖdd）発生する回路である。また、この基準電圧発生回路を構成するＭＩＳＦＥＴは、低消費電力化を推進するために、他の周辺回路、例えば入出力回路などを構成するＭＩＳＦＥＴが数μＡ程度の電流で動作するのに対し、１０ｎＡ程度と非常に微小な電流で動作するようになっている。
【０００９】
上記のような微小電流で動作するＭＩＳＦＥＴを作成するには、このＭＩＳＦＥＴのチャネルが形成される領域の基板の不純物濃度を他のＭＩＳＦＥＴが形成される領域のそれよりも高くすることによって、しきい値電圧を高くする必要がある。ところが、チャネルが形成される領域の基板の不純物濃度を高くすると、前述したアクティブ領域の端部における酸化シリコン膜中への不純物の拡散量も増加し、アクティブ領域の中央部との不純物濃度差が大きくなるために、製造工程で生じる素子分離溝の端部におけるリセス量のばらつきと相俟って、アクティブ領域の端部におけるしきい値電圧の低下によるキンクが発生し易くなる。
【００１０】
上記基準電圧発生回路を構成するＭＩＳＦＥＴは、微小な電流で動作するように設計されているため、比較的大きい電流で動作する他の回路では問題にならない程度の小さいキンクであっても、回路の誤動作を引き起こす原因となる。特に、上記基準電圧発生回路は、エンハンスメント型ＭＩＳＦＥＴのしきい値電圧とデプレッション型ＭＩＳＦＥＴのしきい値電圧との差分によって基準電圧を発生する回路方式を採用しているため、キンクの発生によってＭＩＳＦＥＴのしきい値電圧がばらつくと基準電圧もばらついてしまい、所望の基準電圧を得ることができなくなってしまう。上記基準電圧発生回路では、動作電流とキンクによるリーフ電流がほぼ同程度であるため、キンクの発生により基準電圧がばらつくという問題が発生する。
【００１１】
本発明の目的は、微細化されたＭＩＳＦＥＴのしきい値電圧のばらつきを低減することのできる技術を提供することにある。
【００１２】
本発明の他の目的は、微小な電流で動作するＭＩＳＦＥＴによって構成された回路の誤動作を防止することのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明の半導体集積回路装置は、素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成され、前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１ゲート電極のゲート長方向の長さよりも大きく、前記第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きい。
（２）本発明の半導体集積回路装置は、素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成され、前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、前記第１境界領域における前記第１ゲート電極は、ゲート長方向において少なくとも前記境界領域に沿った一辺の全体と、ゲート幅方向において前記第１境界領域に沿った二辺の一部とを覆っている。
（３）本発明の半導体集積回路装置は、素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成され、前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１アクティブ領域の中央部における前記第１ゲート電極のゲート長方向の長さよりも大きく、前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極は、ゲート長方向において前記第１境界領域に沿った一方の一辺の全体、ゲート長方向において前記第１境界領域に沿った他方の一辺の全体およびゲート幅方向において前記境界領域に沿った二辺の一部とを覆っている。
（４）本発明の半導体集積回路装置は、素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第１ゲート電極が形成されており、前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１アクティブ領域の中央部における前記第１ゲート電極のゲート長方向の長さよりも大きく、前記第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極は、前記第１境界領域を全て覆うように形成されている。
（５）本発明の半導体集積回路装置は、素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成され、前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第１アクティブ領域の中央部における前記第１ゲート電極のゲート長方向の長さよりも大きく、前記第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、前記第１境界領域における前記第１ゲート電極は、ゲート長方向およびゲート幅方向に延在するように前記第１境界領域に沿って形成され、前記第１境界領域においてゲート幅方向に延在する前記第１ゲート電極のゲート幅方向の長さは、前記第１アクティブ領域を横切る第１ゲート電極のゲート幅方向の長さと実質的に等しい。
（６）本発明の半導体集積回路装置は、素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成され、前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、前記第１境界領域における前記第１ゲート電極は、ゲート長方向およびゲート幅方向に延在している。
（７）本発明の半導体集積回路装置は、素子分離領域によって周囲を規定された第１アクティブ領域の基板に第１ＭＩＳＦＥＴが形成され、前記素子分離領域によって周囲を規定された第２アクティブ領域の基板に第２ＭＩＳＦＥＴが形成され、前記第１アクティブ領域の基板上には、前記第１アクティブ領域を横切ってその一端から他端に延在する前記第１ＭＩＳＦＥＴの第１ゲート電極が形成されており、前記第２アクティブ領域の基板上には、前記第２アクティブ領域を横切ってその一端から他端に延在する前記第２ＭＩＳＦＥＴの第２ゲート電極が形成されており、前記第１アクティブ領域と前記素子分離領域との第１境界領域における前記第１ゲート電極のゲート長方向の長さは、前記第２アクティブ領域と前記素子分離領域との第２境界領域における前記第２ゲート電極のゲート長方向の長さよりも大きく、前記第１アクティブ領域と前記素子分離領域との境界領域における前記第１ゲート電極は、前記第１境界領域に沿って形成され、かつ、ゲート長方向およびゲート幅方向において前記第１境界領域を覆っている。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
微細化されたＭＩＳＦＥＴのしきい値電圧のばらつきを低減することができるので、特に微小な電流で動作するＭＩＳＦＥＴによって構成された回路の誤動作を防止することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
図１は、本実施形態のＳＲＡＭが形成された半導体チップのブロック図である。このＳＲＡＭが形成された半導体チップ１Ａは、携帯用電子機器などに内蔵されて使用されるものであり、その主面には複数のメモリマットに分割された記憶部と、入出力回路（入力バッファデコーダ、出力回路）、コントロール回路および基準電圧発生回路（降圧電源回路）などからなる周辺回路とが形成されている。
【００１９】
図２は、上記のＳＲＡＭの基準電圧発生回路を示す図である。この基準電圧発生回路は、例えば４段に接続されたｎチャネル型ＭＩＳＦＥＴ（Ｑ１〜Ｑ４）と、同じく４段に接続されたデプレッション型のｎチャネル型ＭＩＳＦＥＴ（ＤＱ１〜ＤＱ４）とによって構成され、エンハンスメント型ＭＩＳＦＥＴ（Ｑ１〜Ｑ４）のしきい値電圧（Ｖthe）とデプレッション型ＭＩＳＦＥＴ（ＤＱ１〜ＤＱ４）のしきい値電圧（Ｖthd）との差分によって外部電源電圧（Ｖcc）から、基準電圧（Ｖdd）を発生する方式を採用している。例えば外部電源電圧（Ｖcc）を５Ｖ、エンハンスメント型ＭＩＳＦＥＴ（Ｑ１〜Ｑ４）のそれぞれのしきい値電圧（Ｖthe）を０．４Ｖ、デプレッション型ＭＩＳＦＥＴ（ＤＱ１〜ＤＱ４）のしきい値電圧（Ｖthd）を−０．５Ｖとした場合、しきい値電圧（Ｖthe）としきい値電圧（Ｖthd）との差分（４×（０．４−（−０．５））によって３．６Ｖの基準電圧（Ｖdd）が発生する。また、この基準電圧発生回路を構成するＭＩＳＦＥＴ（Ｑ１〜Ｑ４およびＤＱ１〜ＤＱ４）は、低消費電力化を推進するために、他の周辺回路を構成するＭＩＳＦＥＴが数μＡ程度の電流で動作するのに対し、１０ｎＡ程度と非常に微小な電流で動作するようになっている。
【００２０】
図３（ａ）は、上記基準電圧発生回路の一部を構成するエンハンスメント型ＭＩＳＦＥＴ（Ｑ１〜Ｑ４）のゲート電極パターンを示す平面図、図３（ｂ）は、図３（ａ）のＢ−Ｂ線に沿った断面図である。ここでは、ＭＩＳＦＥＴ（Ｑ１）のゲート電極のみを示すが、他のＭＩＳＦＥＴ（Ｑ２〜Ｑ４）のゲート電極も同一の平面および断面形状を有している。また、ゲート電極９ａの左側のアクティブ領域をソース（Ｓ）、右側のアクティブ領域をドレイン（Ｄ）と仮定する。
【００２１】
図示のように、ＭＩＳＦＥＴ（Ｑ１）のゲート電極９ａは、素子分離溝２によって周囲を規定されたアクティブ領域Ｌの基板１上に形成され、ＭＩＳＦＥＴ（Ｑ１）のゲート幅に沿った方向において、アクティブ領域Ｌを横切ってその一端から他端に延在している。このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域に沿うゲート長（Ｌｇ２）がアクティブ領域Ｌの中央部におけるゲート長（Ｌｇ１）よりも大きく、全体としてＨ形の平面パターンで構成されている。アクティブ領域Ｌの中央部におけるゲート電極９ａのゲート長（Ｌｇ１）は、例えば０．４μｍ、ゲート幅は、例えば１０μｍである。また、このゲート電極９ａは、アクティブ領域Ｌと素子分離溝２との境界領域のゲート長方向に沿った一辺の全体とゲート幅方向に沿った二辺の一部とを覆っている。ゲート電極９ａは、例えば多結晶シリコン膜の上部にＣｏ（コバルト）シリサイド層を形成したポリサイド構造で構成されている。
【００２２】
上記のように構成されたゲート電極９ａは、上記境界領域のゲート長方向に沿った一辺の全体とゲート幅方向に沿った二辺の一部とを覆っているゲート長（Ｌｇ２）はしきい値電圧が高くなるので、アクティブ領域Ｌの中央部のゲート長の小さい部分のしきい値電圧がＭＩＳＦＥＴ（Ｑ１）のしきい値電圧となる。つまり、ＭＩＳＦＥＴ（Ｑ１）のしきい値電圧は、アクティブ領域Ｌの中央部のゲート長（Ｌｇ１）の部分で決まっている。そのため、このゲート電極９ａを有するＭＩＳＦＥＴ（Ｑ１）は、後述する製造工程の途中で生じる不純物の素子分離溝への拡散や素子分離溝の端部におけるリセスの影響によって、上記境界領域にしきい値電圧の低い寄生のトランジスタが形成されることがない。これにより、ＭＩＳＦＥＴ（Ｑ１）のしきい値電圧のばらつきが低減されるので、安定した基準電圧（Ｖdd）を発生する基準電圧発生回路を実現することができる。
【００２３】
一方、図４（ａ）は、上記基準電圧発生回路以外の周辺回路、例えばＮＡＮＤ、ＮＯＲといった論理回路で構成された周辺回路や入出力回路の一部を構成するＭＩＳＦＥＴ（Ｑ５）のゲート電極パターンを示す平面図、図４（ｂ）は、図４（ａ）のＢ−Ｂ線に沿った断面図である。ここでは、ＭＩＳＦＥＴ（Ｑ５）のゲート電極のみを示すが、入出力回路や周辺回路を構成する他のＭＩＳＦＥＴのゲート電極も同一の平面および断面形状を有している。
【００２４】
図示のように、このＭＩＳＦＥＴ（Ｑ５）のゲート電極９ｂは、素子分離溝２によって周囲を規定されたアクティブ領域Ｌの基板１上に形成され、アクティブ領域Ｌを横切ってその一端から他端に延在している。このゲート電極９ｂは、アクティブ領域Ｌと素子分離溝２との境界領域におけるゲート長（Ｌｇ４）がアクティブ領域Ｌの中央部におけるゲート長（Ｌｇ３）とほぼ等しく、全体としてＩ形の平面パターンで構成されている。ゲート電極９ｂは、例えば多結晶シリコン膜の上部にＣｏシリサイド層を形成したポリサイド構造で構成されている。また、ゲート電極９ｂの左側をソース（Ｓ）、右側をドレイン（Ｄ）と仮定する。
【００２５】
上記のように構成されたゲート電極９ｂは、実質的にゲート電極として機能する部分がアクティブ領域Ｌと素子分離溝２との境界領域に接しているため、製造工程の途中で生じる不純物の素子分離溝への拡散や素子分離溝の端部におけるリセスの影響によって、上記境界領域に寄生のトランジスタが形成され易い。つまり、ゲート電極下のアクティブ領域Ｌと素子分離溝２との境界領域に沿ってソース、ドレイン間に微小のリーク電流が流れてしまう。しかし、ＮＡＮＤ、ＮＯＲといった論理回路に使用されるＭＩＳＦＥＴ（Ｑ５）は、前述した基準電圧発生回路に使用されるＭＩＳＦＥＴ（Ｑ１〜Ｑ４およびＤＱ１〜ＤＱ４）に比べて比較的大きい電流で動作するため、微小なリーク電流があっても、論理回路が誤動作するといった問題とはならない。
【００２６】
図５は、上記ＳＲＡＭのメモリセルの等価回路図である。このメモリセルは、一対の相補性データ線（ＤＬ、／ＤＬ）とワード線（ＷＬ）との交差部に配置された一対の駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）、一対の負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）および一対の転送用ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２）によって構成されている。駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）および転送用ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２）はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）はｐチャネル型ＭＩＳＦＥＴで構成されている。すなわち、メモリセルは、４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使った完全ＣＭＯＳ型で構成されている。完全ＣＭＯＳ型メモリセルは、４個のｎチャネル型ＭＩＳＦＥＴと２個の高抵抗負荷素子とを使った負荷抵抗型メモリセルに比べて待機時のリーク電流が少ないため、消費電力が低いという特徴を備えている。
【００２７】
メモリセルを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１は第１のインバータ（ＩＮＶ１）を構成し、駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ２は第２のインバータ（ＩＮＶ２）を構成している。これら一対のインバータ（ＩＮＶ１、ＩＮＶ２）はメモリセル内で交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【００２８】
上記フリップフロップ回路の一方の入出力端子は、転送用ＭＩＳＦＥＴＱｔ１のソース、ドレインの一方に接続され、もう一方の入出力端子は、転送用ＭＩＳＦＥＴＱｔ２のソース、ドレインの一方に接続されている。転送用ＭＩＳＦＥＴＱｔ１のソース、ドレインの他方は、データ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２のソース、ドレインの他方は、データ線／ＤＬに接続されている。また、フリップフロップ回路の一端（２個の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２のそれぞれのソース、ドレインの一方）は、例えば５Ｖの電源電圧（Ｖcc）に接続され、他端（２個の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２のそれぞれのソース、ドレインの一方）は、例えば０ＶのＧＮＤ電圧に接続されている。
【００２９】
図６は、メモリセルを構成する上記６個のＭＩＳＦＥＴのそれぞれのゲート電極パターンを示す平面図である。なお、図に示す４個の＋印を直線で結んだ矩形の領域は、メモリセル１個分の領域を示している。
【００３０】
メモリセルを構成する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２）は、基板１の主面の素子分離溝２によって周囲を囲まれたアクティブ領域（Ｌｎ、Ｌｐ）に形成されている。ｎチャネル型で構成される駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２は、ｐ型ウエルが形成されたアクティブ領域Ｌｐに形成され、ｐチャネル型で構成される負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２は、ｎ型ウエルが形成されたアクティブ領域Ｌｎに形成されている。
【００３１】
転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２は、ワード線ＷＬと一体に構成されたゲート電極９ｄを有している。また、フリップフロップ回路の第１のインバータ（ＩＮＶ１）を構成する駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１は、共通のゲート電極９ｅを有し、第２のインバータ（ＩＮＶ２）を構成する駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ２は、共通のゲート電極９ｆを有している。
【００３２】
上記駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１に共通のゲート電極９ｅのうち、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極として使用される部分は、負荷用ＭＩＳＦＥＴＱｐ１のゲート電極として使用される部分に比べてゲート長は小さく、ゲート幅は大きい。また、このゲート電極９ｅのうち、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極として使用される部分は、アクティブ領域Ｌｐと素子分離溝２との境界領域（図の○印で示す領域）におけるゲート長が、アクティブ領域Ｌｐの中央部におけるゲート長よりも大きい。
【００３３】
同様に、駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ２に共通のゲート電極９ｆのうち、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極として使用される部分は、負荷用ＭＩＳＦＥＴＱｐ２のゲート電極として使用される部分に比べてゲート長は小さく、ゲート幅は大きい。また、このゲート電極９ｆのうち、駆動用ＭＩＳＦＥＴＱｄ２のゲート電極として使用される部分は、アクティブ領域Ｌｐと素子分離溝２との境界領域（図の○印で示す領域）におけるゲート長が、アクティブ領域Ｌｐの中央部におけるゲート長よりも大きい。
【００３４】
メモリセルを構成する上記６個のＭＩＳＦＥＴのそれぞれのゲート電極９ｄ〜９ｆは、例えば多結晶シリコン膜の上部にＣｏシリサイド層を形成したポリサイド構造で構成されている。
【００３５】
上記一対の駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）のゲート電極９ｅ、９ｆは、アクティブ領域Ｌｐと素子分離溝２との境界領域におけるゲート長が、アクティブ領域Ｌｐの中央部におけるゲート長よりも大きい。そのため、製造工程の途中で生じる不純物の素子分離溝への拡散や素子分離溝の端部におけるリセスの影響によって、上記境界領域に寄生のトランジスタが形成されたとしても、この境界領域におけるゲート長をアクティブ領域Ｌｐの中央部におけるゲート長とほぼ同じにした場合に比べて、境界部のチャネルを流れるドレイン電流が少ない。すなわち、駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）のゲート電極９ｅ、９ｆを上記のような形状とすることにより、しきい値電圧のばらつきによるメモリセルの動作不良が少なくなり、チップの取得率が向上するので、ＳＲＡＭの製造歩留まりを向上させることができる。また、駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）のリーク電流を低減できるので、メモリセルの消費電力を低減することができる。
【００３６】
次に、上記ＳＲＡＭのメモリセルおよび周辺回路を構成するＭＩＳＦＥＴの製造方法を図７〜図２１を用いて説明する。なお、これらの図において、左側から基準電圧発生回路の一部を構成するｎチャネル型ＭＩＳＦＥＴ（Ｑ１）、入出力回路の一部を構成するｎチャネル型ＭＩＳＦＥＴＱ５およびｐチャネル型ＭＩＳＦＥＴＱ６、転送用ＭＩＳＦＥＴＱｔ１、負荷用ＭＩＳＦＥＴＱｐ１、駆動用ＭＩＳＦＥＴＱｄ２、の順に並んでいる。
【００３７】
まず、図７に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる基板１を約８５０℃で熱酸化してその表面に膜厚１０ｎｍ程度の薄い酸化シリコン膜３０を形成した後、酸化シリコン膜３０の上部にＣＶＤ法で膜厚１２０ｎｍ程度の窒化シリコン膜（耐酸化膜）３を堆積する。窒化シリコン膜３は、素子分離領域の基板１をエッチングして溝を形成する際のマスクとして使用する。また、窒化シリコン膜３は、酸化されにくい性質を持つので、その下部の基板１の表面が酸化されるのを防ぐマスクとしても使用される。窒化シリコン膜３の下部の酸化シリコン膜３０は、基板１と窒化シリコン膜３との界面に生じるストレスを緩和し、このストレスに起因して基板１の表面に転位などの欠陥が発生するのを防ぐために形成する。
【００３８】
次に、図８に示すように、フォトレジスト膜３１をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜３とその下部の酸化シリコン膜３０とを選択的に除去することによって、基板１の表面を露出させる。
【００３９】
次に、フォトレジスト膜３１をアッシングで除去した後、図９に示すように、窒化シリコン膜３をマスクにしたドライエッチングで素子分離領域の基板１に深さ３５０〜４００ｎｍ程度の溝２ａを形成する。
【００４０】
次に、希フッ酸などを使った洗浄によって、溝２ａの内壁に付着したエッチング残渣を除去した後、図１０に示すように、基板１を約８００〜１０００℃で熱酸化することによって、溝２ａの内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜３２を形成する。この酸化シリコン膜３２は、溝２ａの内壁に生じたドライエッチングのダメージを回復すると共に、後の工程で溝２ａの内部に埋め込まれる酸化シリコン膜と基板１との界面に生じるストレスを緩和するために形成する。
【００４１】
次に、図１１に示すように、溝２ａの内部を含む基板１上にＣＶＤ法で酸化シリコン膜４を堆積する。この酸化シリコン膜４は、溝２ａの深さよりも厚い膜厚（例えば４５０〜５００ｎｍ程度）で堆積し、溝２ａの内部が酸化シリコン膜４で完全に埋め込まれるようにする。酸化シリコン膜４は、例えば酸素とテトラエトキシシラン((Ｃ２Ｈ５)４Ｓｉ)とを使って成膜される酸化シリコン膜のように、ステップカバレージのよい成膜方法で形成する。
【００４２】
次に、基板１を約１０００℃で熱酸化し、溝２ａに埋め込んだ酸化シリコン膜４の膜質を改善するためのデンシファイ（焼き締め）を行った後、図１２に示すように、フォトレジスト膜３３をマスクにしたドライエッチングで窒化シリコン膜３の上部の酸化シリコン膜４を除去する。フォトレジスト膜３３のパターンは、素子分離領域の窒化シリコン膜３をドライエッチングするときに使用したフォトレジスト膜３１の反転パターンとする。
【００４３】
次に、フォトレジスト膜３３を除去した後、図１３に示すように、化学機械研磨（ＣＭＰ）法を用いて溝２ａの上部の酸化シリコン膜４を研磨し、その表面を平坦化することによって素子分離溝２を形成する。この研磨は、アクティブ領域の基板１表面を覆っている窒化シリコン膜３をストッパに用いて行ない、酸化シリコン膜４の表面の高さが窒化シリコン膜３のそれと同じになった時点を終点とする。
【００４４】
次に、アクティブ領域の基板１表面を覆っている窒化シリコン膜３を熱リン酸で除去し、その下部の酸化シリコン膜３０を露出させる。窒化シリコン膜３を除去すると、図１４に拡大して示すように、アクティブ領域の基板１の表面に形成された酸化シリコン膜３０の表面と素子分離溝２に埋め込まれた酸化シリコン膜４の表面との間に窒化シリコン膜３の膜厚に相当する段差が発生する。
【００４５】
次に、素子分離溝２に埋め込まれた酸化シリコン膜４の表面をフッ酸でウェットエッチングし、アクティブ領域の基板１の表面との間に生じた段差を低減する。このとき、アクティブ領域の基板１に形成されていた薄い酸化シリコン膜３０もエッチングされ、基板１の表面が露出する。また、前記窒化シリコン膜３と接していた箇所の酸化シリコン膜４は、その上面だけでなく側面もフッ酸に晒されるので、アクティブ領域から離れた領域の酸化シリコン膜４に比べて被エッチング量が多くなる。これにより、図１５に拡大して示すように、素子分離溝２の端部近傍の酸化シリコン膜４の表面（矢印で示す箇所）が下方に後退（リセス）する。
【００４６】
次に、図１６に示すように、基板１を約８５０℃で熱酸化し、アクティブ領域の基板１の表面に膜厚１０ｎｍ程度の薄い酸化シリコン膜３４を形成する。この酸化シリコン膜３４は、次に行なう不純物のイオン打ち込みによる基板１のダメージを低減するために形成する。
【００４７】
続いて、基板１にウエル（ｐ型ウエルおよびｎ型ウエル）を形成するために、上記酸化シリコン膜３４を通して基板１の一部にｎ型不純物（例えばリン）を打ち込み、他の一部にｐ型不純物（ホウ素）を打ち込む。また、ＭＩＳＦＥＴのしきい値電圧を制御するために、上記酸化シリコン膜３４を通して基板１にｐ型不純物（ホウ素）を打ち込む。ウエルを形成するための不純物は、高いエネルギーで基板１の深い領域に導入し、しきい値電圧を制御するための不純物は、低いエネルギーで基板１の浅い領域に導入する。
【００４８】
次に、図１７に示すように、基板１を約９５０℃で熱処理して上記不純物を引き延ばし拡散させることにより、基準電圧発生回路領域の基板１の深い領域にｎ型ウエル５を形成し、浅い領域にｐ型ウエル６を形成する。また、メモリセル領域の基板１にｐ型ウエル６およびｎ型ウエル７を形成し、入出力回路領域の基板１にｐ型ウエル６およびｎ型ウエル７を形成する。
【００４９】
次に、フッ酸を用いたウェットエッチングで基板１の表面の酸化シリコン膜３４を除去した後、図１８に示すように、基板１を約８００〜８５０℃で熱酸化することによって、ｐ型ウエル６およびｎ型ウエル７のそれぞれの表面に清浄なゲート酸化膜８を形成した後、上記ゲート酸化膜８の上部にゲート電極９ａ〜９ｆを形成する。このゲート電極９ａ〜９ｆは、ゲート酸化膜８の上部にＣＶＤ法で膜厚２００ｎｍ〜２５０ｎｍ程度の多結晶シリコン膜を堆積した後、フォトレジスト膜をマスクにして多結晶シリコン膜をドライエッチングすることによって形成する。
【００５０】
基準電圧発生回路の一部を構成するＭＩＳＦＥＴ（Ｑ１）のゲート電極９ａは、前記図３に示すパターンで形成し、入出力回路の一部を構成するＭＩＳＦＥＴ（Ｑ５）のゲート電極９ｂは、前記図４に示すパターンで形成する。また、メモリセルを構成する駆動用ＭＩＳＦＥＴＱｄ２、負荷用ＭＩＳＦＥＴＱｐ１および転送用ＭＩＳＦＥＴＱｔ１のそれぞれのゲート電極９ｄ〜９ｆは、前記図６に示すパターンで形成する。
【００５１】
基準電圧発生回路の一部を構成するＭＩＳＦＥＴ（Ｑ１）のゲート電極９ａのゲート長は、例えば０．４μｍ、ゲート幅は、例えば１０μｍである。このような細長いパターンのゲート電極９ａは、ゲート加工後の洗浄工程などで振動を受けると倒れ易い。ところが、本実施形態ではゲート電極９ａの両端部のゲート長を中央部のゲート長に比べて大きくしているので、中央部のゲート長の小さい部分が倒れにくいという特徴がある。
【００５２】
次に、図１９に示すように、ｐ型ウエル６にリン（Ｐ）イオンを打ち込んで低不純物濃度のｎ-型半導体領域１０を形成し、ｎ型ウエル７にホウ素（Ｂ）イオンを打ち込んで低不純物濃度のｐ−型半導体領域１１を形成する。続いて、ｐ型ウエル６にホウ素（Ｂ）イオンを打ち込んでパンチスルーストッパとして機能するｐ型半導体領域からなるポケット領域１２を形成し、ｎ型ウエル６にリン（Ｐ）イオンを打ち込んでパンチスルーストッパとして機能するｎ型半導体領域からなるポケット領域１３を形成する。
【００５３】
次に、図２０に示すように、ゲート電極９ｄ〜９ｆの側壁にサイドウォールスペーサ１４を形成した後、ｎ型ウエル７にホウ素（Ｂ）イオンを打ち込んで高不純物濃度のｐ＋型半導体領域（ソース、ドレイン）１５を形成し、ｐ型ウエル６にヒ素（Ａｓ）イオンを打ち込んで高不純物濃度のｎ＋型半導体領域（ソース、ドレイン）１６を形成した後、図２１に示すように、ゲート電極９ｄ〜９ｆ、ｐ＋型半導体領域（ソース、ドレイン）１５およびｎ＋型半導体領域（ソース、ドレイン）１６の表面にＣｏシリサイド層１７を形成することによってＭＩＳＦＥＴが完成する。
【００５４】
ここで、前記図２１に示した基準電圧発生回路を構成するｎチャネル型ＭＩＳＦＥＴ（Ｑ１）について説明する。図２１に示すように、ｎチャネル型ＭＩＳＦＥＴ（Ｑ１）のソースとｎチャネル型ＭＩＳＦＥＴ（Ｑ１）が形成されているｐ型ウエル６は電気的に接続されている。また、ｎチャネル型ＭＩＳＦＥＴ（Ｑ１）が形成されているｐ型ウエル６とｐ型半導体基板１とは、ｎ型ウエル５によって電気的に分離されている。このような構成とすることにより、ｎチャネル型ＭＩＳＦＥＴ（Ｑ１）の基板効果によるしきい値電圧の変動を防止することができる。
【００５５】
上記ｎチャネル型ＭＩＳＦＥＴ（Ｑ１）についての説明は、ｎチャネル型ＭＩＳＦＥＴ（Ｑ２、Ｑ３、Ｑ４）についても同様である。つまり、図２のｎチャネル型ＭＩＳＦＥＴ（Ｑ１、Ｑ２、Ｑ３、Ｑ４）は、各々がｎ型ウエル５によって完全にｐ型半導体基板とは電気的に分離されている。また、各々のｐ型ウエル６も電気的に独立している。
【００５６】
このように、直列接続された複数のＭＩＳＦＥＴの基板（ｐ型ウエル６）電位を独立にできる構造であるため、各々のＭＩＳＦＥＴの所望のしきい値電圧を出力することができるという効果がある。
【００５７】
上記説明は、デプレッション型のｎチャネル型ＭＩＳＦＥＴ（ＤＱ１、ＤＱ２、ＤＱ３、ＤＱ４）についても同様であり、それにより同様な効果が得られる。
【００５８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５９】
基準電圧発生回路を構成するＭＩＳＦＥＴのゲート電極は、前記図３に示すような平面形状の他、例えば図２２に示すように、アクティブ領域Ｌと素子分離溝２との境界領域の全体を覆うような平面形状とすることもできる。
【００６０】
本発明のゲート電極構造は、基準電圧発生回路を構成するＭＩＳＦＥＴのみならず、例えば待機用差動増幅器を構成するＭＩＳＦＥＴなどに適用することもできる。
【００６１】
また、前記実施の形態では、ＳＲＡＭに適用した場合について説明したが、これに限定されるものではなく、素子分離溝を有する基板に微細なＭＩＳＦＥＴを形成する各種ＬＳＩに広く適用することができる。
【産業上の利用可能性】
【００６２】
本発明は、ＭＩＳＦＥＴを有する半導体集積回路装置に利用されるものである。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施の形態であるＳＲＡＭが形成された半導体チップのブロック図である。
【図２】本発明の一実施の形態であるＳＲＡＭの基準電圧発生回路を示す回路図である。
【図３】（ａ）は、図２に示す基準電圧回路の一部を構成するエンハンスメント型ＭＩＳＦＥＴのゲート電極パターンを示す平面図、（ｂ）は、（ａ）のＢ−Ｂ線に沿った断面図である。
【図４】（ａ）は、本発明の一実施の形態であるＳＲＡＭの入出力回路または論理回路を構成するＭＩＳＦＥＴのゲート電極パターンを示す平面図、（ｂ）は、（ａ）のＢ−Ｂ線に沿った断面図である。
【図５】本発明の一実施の形態であるＳＲＡＭのメモリセルの等価回路図である。
【図６】本発明の一実施の形態であるＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴのゲート電極パターンを示す平面図である。
【図７】本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図８】本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図９】本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図１０】本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図１１】本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図１２】本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図１３】本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図１４】本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図１５】本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図１６】本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図１７】本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図１８】本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図１９】本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図２０】本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図２１】本発明の一実施の形態であるＳＲＡＭの製造方法を示す基板の要部断面図である。
【図２２】本発明の他の実施の形態であるＳＲＡＭの基準電圧回路の一部を構成するＭＩＳＦＥＴのゲート電極パターンを示す平面図である。
【符号の説明】
【００６４】
１  基板
２  素子分離溝
２ａ  溝
３  窒化シリコン膜
４  酸化シリコン膜
５  ｎ型ウエル
６  ｐ型ウエル
７  ｎ型ウエル
８  ゲート酸化膜
９ａ〜９ｆ  ゲート電極
１０  ｎ-型半導体領域
１１  ｐ-型半導体領域
１２、１３  ポケット領域
１４  サイドウォールスペーサ
１５  ｐ＋型半導体領域（ソース、ドレイン）
１６  ｎ＋型半導体領域（ソース、ドレイン）
１７  Ｃｏシリサイド層
ＤＬ、／ＤＬ  データ線
ＩＮＶ１、ＩＮＶ２  インバータ
ＤＱ１〜ＤＱ４  デプレッション型ＭＩＳＦＥＴ
Ｑ１〜Ｑ６  ＭＩＳＦＥＴ
Ｑｄ１、Ｑｄ２  駆動用ＭＩＳＦＥＴ
Ｑｐ１、Ｑｐ２  負荷用ＭＩＳＦＥＴ
Ｑｔ１、Ｑｔ２  転送用ＭＩＳＦＥＴ
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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