(57)【要約】【課題】Ｏ３−ＴＥＯＳを用いた層間絶縁膜をエッチングしてコンタクトを形成するとき、緻密化されていない層間絶縁膜の下部のクリーニング工程における損失を防止することが可能な半導体素子の製造方法の提供。【解決手段】所定の構造が形成された半導体基板の上部にＯ３−ＴＥＯＳを用いて層間絶縁膜を形成する段階と、アニール工程を施して前記層間絶縁膜を緻密化させる段階と、前記層間絶縁膜の所定の領域をエッチングして、前記半導体基板の所定の領域を露出させるコンタクトを形成する段階と、オゾンを用いた表面処理を施して前記層間絶縁膜の表面に酸化膜を形成する段階とを含む。【選択図】図１
2006287184.tif 000002
【特許請求の範囲】
【請求項１】
所定の構造が形成された半導体基板の上部にＯ３−ＴＥＯＳを用いて層間絶縁膜を形成する段階と、
アニール工程を行って前記層間絶縁膜を緻密化させる段階と、
前記層間絶縁膜の所定の領域をエッチングして、前記半導体基板の所定の領域を露出させるコンタクトを形成する段階と、
オゾンを用いた表面処理を施して前記層間絶縁膜の表面に酸化膜を形成する段階とを含むことを特徴とする半導体素子の製造方法。
【請求項２】
所定の構造が形成された半導体基板の上部にＯ３−ＴＥＯＳを用いて第１層間絶縁膜を形成する段階と、
アニール工程を行って前記第１層間絶縁膜を緻密化させる段階と、
前記第１層間絶縁膜の上部に第２層間絶縁膜を形成する段階と、
前記第１及び第２層間絶縁膜の所定の領域をエッチングして、前記半導体基板の所定の領域を露出させるコンタクトを形成する段階と、
オゾンを用いた表面処理を施して前記第１及び第２層間絶縁膜の表面に酸化膜を形成する段階とを含むことを特徴とする半導体素子の製造方法。
【請求項３】
前記アニール工程は、７００〜９００℃の温度と窒素（Ｎ２）雰囲気中で３０分〜６０分間行うことを特徴とする請求項１または２に記載の半導体素子の製造方法。
【請求項４】
前記オゾンを用いた表面処理は、５００〜７００℃の温度で行うことを特徴とする請求項１または２に記載の半導体素子の製造方法。
【請求項５】
前記酸化膜は、３０〜５０Åの厚さに形成することを特徴とする請求項１または２に記載の半導体素子の製造方法。
【請求項６】
前記オゾンを用いた表面処理を施した後、前記コンタクト形成時のエッチング残留物を除去するためのクリーニング工程を行う段階をさらに含むことを特徴とする請求項１または２に記載の半導体素子の製造方法。
【請求項７】
前記クリーニング工程は、Ｈ２ＳＯ４、Ｈ２Ｏ２、ＮＨ４ＯＨ、ＨＦ、ＮＨ４Ｆを含むケミカルを用いて行うことを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記第２層間絶縁膜は、ＴＥＯＳ酸化膜または高密度プラズマ（ＨＤＰ）酸化膜を用いて形成することを特徴とする請求項２に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、Ｏ３−ＴＥＯＳを用いて形成された層間絶縁膜をエッチングしてコンタクトを形成する半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子の高集積化に伴い、下部構造と上部構造、例えば下部のセルまたはトランジスタ構造と上部の配線構造を絶縁するための層間絶縁膜としては既存のＣＶＤ方式と比較してギャップフィル能力に優れたＯ３−ＴＥＯＳを用いて形成するが、Ｏ３−ＴＥＯＳで形成された層間絶縁膜は後続のアニール工程を用いて緻密化させる。ところが、アニール工程による緻密化は、層間絶縁膜の下部に行くほど低下する。したがって、層間絶縁膜をエッチングしてコンタクトを形成する工程で層間絶縁膜の下部の緻密化されていない部分が露出し、この部分がエッチング残留物を除去するためのクリーニング工程で損失することにより、上部より下部が広い形状にコンタクトが形成される。よって、後続のプラグ物質がコンタクトを完全に埋め込むことができなくなり、これにより配線の信頼性が低下するなどの問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
そこで、本発明の目的は、Ｏ３−ＴＥＯＳを用いた層間絶縁膜をエッチングしてコンタクトを形成するとき、緻密化されていない層間絶縁膜の下部のクリーニング工程における損失を防止することが可能な半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するために、本発明の一実施例に係る半導体素子の製造方法は、所定の構造が形成された半導体基板の上部にＯ３−ＴＥＯＳを用いて層間絶縁膜を形成する段階と、アニール工程を行って前記層間絶縁膜を緻密化させる段階と、前記層間絶縁膜の所定の領域をエッチングして、前記半導体基板の所定の領域を露出させるコンタクトを形成する段階と、オゾンを用いた表面処理を施して前記層間絶縁膜の表面に酸化膜を形成する段階とを含む。
【０００５】
本発明の他の実施例に係る半導体素子の製造方法は、所定の構造が形成された半導体基板の上部にＯ３−ＴＥＯＳを用いて第１層間絶縁膜を形成する段階と、アニール工程を行って前記第１層間絶縁膜を緻密化させる段階と、前記第１層間絶縁膜の上部に第２層間絶縁膜を形成する段階と、前記第１及び第２層間絶縁膜の所定の領域をエッチングして前記半導体基板の所定の領域を露出させるコンタクトを形成する段階と、オゾンを用いた表面処理を施して前記第１及び第２層間絶縁膜の表面に酸化膜を形成する段階とを含む。
【０００６】
前記アニール工程は、７００〜９００℃の温度と窒素（Ｎ２）雰囲気中で３０分〜６０分間行う。
【０００７】
前記オゾンを用いた表面処理は、５００〜７００℃の温度で行う。
【０００８】
前記酸化膜は、３０〜５０Åの厚さに形成する。
【０００９】
前記オゾンを用いた表面処理を施した後、前記コンタクト形成時のエッチング残留物を除去するためのクリーニング工程を行う段階をさらに含む。
【００１０】
前記クリーニング工程は、Ｈ２ＳＯ４、Ｈ２Ｏ２、ＮＨ４ＯＨ、ＨＦ、ＮＨ４Ｆを含むケミカルを用いて行う。
【００１１】
前記第２層間絶縁膜は、ＴＥＯＳ酸化膜または高密度プラズマ（ＨＤＰ）酸化膜を用いて形成する。
【発明の効果】
【００１２】
上述したように、本発明では、コンタクトを形成した後、エッチング残留物を除去するためのクリーニング工程の以前に、オゾンを用いた表面処理を施して層間絶縁膜の表面に酸化膜を形成することにより、クリーニング工程の際に緻密化されていない層間絶縁膜の下部の損失を防止することができる。
【００１３】
また、本発明は、Ｏ３−ＴＥＯＳ膜を用いた層間絶縁膜の下部が緻密化されないため、コンタクト形成の後、クリーニング工程の際に発生する層間絶縁膜の損失を、オゾンを用いた表面処理によって形成される酸化膜を用いて防止することにより、以後のプラグ物質の埋め込みの際にボイドが発生しないながら実質的な断面積を増加させ、コンタクト抵抗を低めることができる。
【発明を実施するための最良の形態】
【００１４】
以下に添付図面を参照しながら、本発明の実施例を詳細に説明する。
【００１５】
図１（ａ）〜図１（ｃ）は本発明の一実施例に係る半導体素子の製造方法を説明するために順次示した素子の断面図であって、ＮＡＮＤ型フラッシュメモリ素子のドレインコンタクト形成方法を説明するために素子を示し、ソースコンタクトにも同様に適用される。
【００１６】
図１（ａ）を参照すると、所定の工程によって、セル領域Ａ、選択トランジスタ領域Ｂおよび周辺回路領域Ｃが画定された半導体基板１０１の上部にトンネル酸化膜１０２、第１導電層１０３、誘電体膜１０４、第２導電層１０５およびハードマスク膜１０６を順次形成する。所定のマスクを用いたフォトおよびエッチング工程を行い、セル領域Ａにはフローティングゲートとコントロールゲートが積層されたスタックゲート１００を形成し、選択トランジスタ領域Ｂには第１および第２導電層１０３及び１０５が積層されたゲート２００を形成する。また、周辺回路領域Ｃにも第１および第２導電層１０３および１０５が積層されたゲート３００を形成する。ここで、セル領域Ａのスタックゲート１００、選択トランジスタ領域Ｂのゲート２００および周辺回路領域Ｃのゲート３００は、同一の工程で形成されるが、その後、電圧印加方式を異にしてメモリセルまたはトランジスタゲートとして用いられる。すなわち、セル領域Ａのスタックゲート１００には、コントロールゲートにのみ電圧を印加してセルとして動作するようにし、選択トランジスタ領域Ｂのゲート２００および周辺回路領域Ｃのゲート３００を構成する第１および第２導電層１０３および１０５には、同一の電圧を印加してトランジスタとして動作するようにする。その次、絶縁膜１０７を形成した後、全面エッチングしてセル領域Ａのゲート１００の間を埋め込み、選択トランジスタ領域Ｂのゲート２００および周辺回路領域Ｃのゲート３００の側壁にスペーサを形成する。イオン注入工程を施してソースライン（図示せず）およびドレイン１０８を形成する。その後、全体構造の上部にバッファ酸化膜１０９および自己整列コンタクトエッチング工程のための窒化膜１１０を形成する。
【００１７】
図１（ｂ）を参照すると、全体構造上にＯ３−ＴＥＯＳを用いて層間絶縁膜１１１を形成した後、７００〜９００℃の温度と窒素（Ｎ２）雰囲気中で３０分〜６０分間アニール工程を施して層間絶縁膜１１１を緻密化させる。全体構造上に感光膜（図示せず）を形成した後、ドレインコンタクトマスクを用いたフォトおよびエッチング工程によってドレイン１０８を露出させるドレインコンタクト１１２を形成する。
【００１８】
図１（ｃ）を参照すると、感光膜（図示せず）を酸素プラズマを用いて除去した後、オゾンを用いた表面処理を施して層間絶縁膜１１１の表面に酸化膜１１３が形成されるようにする。この際、オゾンを用いた表面処理は、５００〜７００℃の温度で施し、３０〜５０Åの厚さに酸化膜１１３が形成されるようにする。そして、クリーニング工程を施すが、例えば感光膜を除去した後、残留するポリマーを除去するために、Ｈ２ＳＯ４、Ｈ２Ｏ２、ＮＨ４ＯＨ、ＨＦ、ＮＨ４Ｆを含むケミカルを用いてクリーニング工程を行う。この際、酸化膜１１３によって緻密化されていない層間絶縁膜１１１の下部が損失してプラグ物質が完全に埋め込まれないという問題点を解決することができる。
【００１９】
図２（ａ）〜図２（ｃ）は、本発明の他の実施例に係る半導体素子の製造方法を説明するために順次示した素子の断面図であって、ＮＡＮＤ型フラッシュメモリ素子のドレインコンタクト形成方法を説明するために素子を示し、ソースコンタクト形成方法にも同様に適用される。
【００２０】
図２（ａ）を参照すると、所定の工程によって、セル領域Ａ、選択トランジスタ領域Ｂおよび周辺回路領域Ｃが画定された半導体基板２０１の上部にトンネル酸化膜２０２、第１導電層２０３、誘電体膜２０４、第２導電層２０５およびハードマスク膜２０６を順次形成する。その後、所定のマスクを用いたフォトおよびエッチング工程を施して、セル領域Ａにはフローティングゲートとコントロールゲートが積層されたスタックゲート１００を形成し、選択トランジスタ領域Ｂには第１および第２導電層２０３および２０５が積層されたゲート２００を形成する。また、周辺回路領域Ｃにも、第１及び第２導電層２０３及び２０５が積層されたゲート３００を形成する。ここで、セル領域Ａのスタックゲー１００、選択トランジスタ領域Ｂのゲート２００および周辺回路領域Ｃのゲート３００は、同一の工程で形成されるが、その後、電圧印加方式を異にしてメモリセルまたはトランジスタゲートとして用いられる。すなわち、セル領域Ａのスタックゲート１００にはコントロールゲートにのみ電圧を印加してセルとして動作するようにし、選択トランジスタ領域Ｂのゲート２００および周辺回路領域Ｃのゲート３００を構成する第１及び第２導電層２０３および２０５には同一の電圧を印加してトランジスタとして動作するようにする。そして、セル領域Ａのゲート１００の間を埋め込み、選択トランジスタ領域Ｂのゲート２００および周辺回路領域Ｃのゲート３００の側壁にスペーサ２０７を形成した後、イオン注入工程を施してソースライン（図示せず）およびドレイン２０８を形成する。その後、全体構造上にバッファ酸化膜２０９および自己整列コンタクトエッチング工程のための窒化膜２１０を形成する。
【００２１】
図２（ｂ）を参照すると、全体構造上にＯ３−ＴＥＯＳを用いて第１層間絶縁膜２１１を形成した後、７００〜９００℃の温度と窒素（Ｎ２）雰囲気中で３０分〜６０分間アニール工程を施して第１層間絶縁膜２１１を緻密化させる。そして、第１層間絶縁膜２１１の上部にＴＥＯＳ酸化膜または高密度プラズマ（ＨＤＰ）酸化膜を用いて第２層間絶縁膜２１２を形成する。全体構造上に感光膜（図示せず）を形成した後、ドレインコンタクトマスクを用いたフォトおよびエッチング工程によって、ドレイン２０８を露出させるドレインコンタクト２１３を形成する。
【００２２】
図２（ｃ）を参照すると、感光膜（図示せず）を酸素プラズマを用いて除去した後、オゾンを用いた表面処理を施して第１および第２層間絶縁膜２１１および２１２の表面に酸化膜２１４が形成されるようにする。この際、オゾンを用いた表面処理は、５００〜７００℃の温度で施し、３０〜５０Åの厚さに酸化膜２１４が形成されるようにする。その後、クリーニング工程を行うが、例えば感光膜を除去した後、残留するポリマーを除去するために、Ｈ２ＳＯ４、Ｈ２Ｏ２、ＮＨ４ＯＨ、ＨＦ、ＮＨ４Ｆを含むケミカルを用いてクリーニング工程を行う。この際、第２層間絶縁膜２１２と比較して第１層間絶縁膜２１１のクリーニングによる除去率が速いため、第１層間絶縁膜２１１の下部が大きく損失するおそれがあるが、酸化膜２１４によってクリーニング工程の際に第１層間絶縁膜２１１の下部が損失してプラグ物質が完全に埋め込まれないという問題点を解決することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施例に係る半導体素子の製造方法を説明するために順次示した素子の断面図である。
【図２】本発明の他の実施例に係る半導体素子の製造方法を説明するために順次示した素子の断面図である。
【符号の説明】
【００２４】
Ａ    セル領域
Ｂ    選択トランジスタ領域
Ｃ    周辺回路領域
１０１及び２０１    半導体基板
１０２及び２０２    トンネル酸化膜
１０３及び２０３    第１導電層
１０４及び２０４    誘電体膜
１０５及び２０５    第２導電層
１０６及び２０６    ハードマスク膜
１０７及び２０７    絶縁膜
１０８及び２０８    ドレイン
１０９及び２０９    バッファ酸化膜
１１０及び２１０    窒化膜
１１１    層間絶縁膜
１１２及び２１３    ドレインコンタクト
１１３及び２１４    酸化膜
２１１    第１層間絶縁膜
２１２    第２層間絶縁膜
【図１】
2006287184.tif 000003
【図２】
2006287184.tif 000004