(57)【要約】【課題】ＲＡＭの周波数特性がライト動作で規定されるという課題を解消し、チップの性能の向上を実現する半導体記憶装置の提供。【解決手段】外部から供給されるクロック信号を入力し、ランダムアクセスメモリに与える内部クロック信号を生成する内部クロック生成回路が、外部クロック信号ＣＬＫと、チップセレクト信号ＣＳＢと、ライトイネーブル信号ＷＥＢとに基づき、動作時に、内部クロック信号ＩＣＬＫを活性化する信号を生成する内部クロック発生キャンセル回路１０と、内部クロック発生キャンセル回路１０の出力ＳＣＬに基づき、内部クロック信号ＩＣＬＫをセットし、内部クロックリセット信号ＲＣＬに基づき内部クロック信号をリセットする回路１１を備え、ライト動作後にはダミーサイクルが設けられる。【選択図】図１
2006228395.tif 000002
【特許請求の範囲】
【請求項１】
ライト後の内部動作をキャンセルする回路を具備し、動作周波数をリードサイクルによって規定可能としてなる、ことを特徴とする半導体記憶装置。
【請求項２】
ライトサイクルにつづいてダミーサイクルを設け、前記ダミーサイクルにて、ライト動作の終了時点の振る舞いである、ビット線対のフルスイング動作後のプリチャージ動作を行う、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
クロック同期型の半導体記憶装置において、
リード動作を１クロックサイクルで行い、
ライト動作を複数のクロックサイクルで行うか、又は１クロックサイクルで行うか選択自在としてなる、ことを特徴とする半導体記憶装置。
【請求項４】
ライト動作を複数のクロックサイクルで行うか、１クロックサイクルで行うかを外部端子に与える信号により選択自在としてなる、ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
半導体記憶装置のウェハテストのパス／フェイルの結果に基づき、ヒューズの溶断の有無を決定し、メモリセルのライトを複数のクロックサイクルで行うか、１クロックサイクルで行うかを前記ヒューズの溶断の有無により選択自在としてなる、ことを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
半導体記憶装置外部から半導体記憶装置に供給される外部クロック信号を入力し、ランダムアクセスメモリに与える内部クロック信号を生成する内部クロック生成回路が、
前記外部クロック信号と、チップセレクト信号と、ライトイネーブル信号とに基づき、前記内部クロック信号を活性化する信号を生成する内部クロック発生キャンセル回路と、
前記内部クロック発生キャンセル回路の出力に基づき、前記内部クロック信号をセットし、入力される内部クロックリセット信号に基づき、前記内部クロック信号をリセットする回路と、
を備え、
前記内部クロック発生キャンセル回路は、ライト動作直後のサイクルには、前記内部クロック信号を活性化する信号を生成せず、前記ライト動作後の前記サイクルをダミーサイクルとする、ことを特徴とする半導体記憶装置。
【請求項７】
半導体記憶装置外部から半導体記憶装置に供給される外部クロック信号を入力し、ランダムアクセスメモリに与える内部クロック信号を生成する内部クロック生成回路が、
前記外部クロック信号をカウントするカウンタと、
前記ライトイネーブル信号の活性化を検出して、前記カウンタをリセットする信号を生成する回路と、
前記カウンタの出力信号と、入力される内部クロックリセット信号を入力し、前記内部クロックリセット信号の非活性化で、出力が非活性化され、前記カウンタが前記外部クロック信号を予め定められたカウント値分カウントした時点で出力を活性化する判定回路と、
前記外部クロック信号と、チップセレクト信号と、ライトイネーブル信号と、前記判定回路の出力とに基づき、ライト動作時に、内部クロック信号を活性化する信号を生成する論理回路と、
を含む内部クロック発生キャンセル回路と、
前記内部クロック発生キャンセル回路の出力に基づき、内部クロック信号をセットし、内部クロックリセット信号に基づき内部クロック信号をリセットする回路と、
を備え、
前記内部クロック発生キャンセル回路は、ライト動作直後のサイクルには、前記内部クロック信号を活性化する信号を生成せず、前記ライト動作後の前記サイクルをダミーサイクルとする、ことを特徴とする半導体記憶装置。
【請求項８】
前記ダミーサイクルでは、前記ライトイネーブル信号は非活性状態とされ、前記チップセレクト信号は活性状態とされ、
前記内部クロック発生キャンセル回路は、リード動作用として生成されることになる、前記内部クロック信号を活性化する信号の生成を抑止する回路を備え、前記ダミーサイクルにおける内部クロック信号の生成を抑止する、ことを特徴とする請求項６記載の半導体記憶装置。
【請求項９】
外部クロック信号を入力して内部クロック信号を生成する回路を備えた半導体記憶装置において、
入力されるライトイネーブル信号が活性化されライト動作が行われるサイクルの次のクロックサイクルでは、非活性化された前記ライトイネーブル信号に基づき、内部クロック信号を生成しないように制御する回路を備え、ライト動作の次のサイクルをダミーサイクルとする、ことを特徴とする半導体記憶装置。
【請求項１０】
半導体記憶装置外部から供給される外部クロック信号、活性化時に第１の論理レベルに設定されるチップセレクト信号、ライト時に第１の論理レベルに設定されるライトイネーブル信号を入力し、ランダムアクセスメモリに与える内部クロック信号を生成する内部クロック生成回路が、
前記チップセレクト信号を入力し前記チップセレクト信号を反転した信号を出力するインバータと、
前記ライトイネーブル信号をデータ端子より入力し、前記ライトイネーブル信号を前記外部クロック信号に応答してサンプルしサンプルした値の反転信号を出力するラッチ回路と、
前記外部クロック信号と前記インバータの出力信号と前記ラッチ回路の出力信号を入力しこれらがともに、第２の論理レベルのとき、活性状態の信号を出力する第１の論理回路と、
前記第１の論理回路の出力信号と前記外部クロック信号とを入力し、前記第１の論理回路の出力信号が活性状態のとき、前記外部クロック信号に基づき、第１のセット信号を活性化して出力する第１の信号生成回路と、
前記第１のセット信号の活性状態への遷移に基づき、内部クロック信号をセットし、入力される内部クロックリセット信号に基づき、前記内部クロック信号をリセットするセット／リセット回路と、
を備え、
ライトサイクル直後のサイクルでは、前記ライトイネーブル信号は第２の論理レベルとされ、前記内部クロック信号を活性化する信号を活性化せず、前記ライト動作後の前記サイクルをダミーサイクルとする、ことを特徴とする半導体記憶装置。
【請求項１１】
前記内部クロック生成回路が、
前記外部クロック信号と前記インバータの出力信号と前記ラッチ回路の出力信号を入力し、前記外部クロック信号と前記インバータの出力信号がともに第２の論理レベル、前記ラッチ回路の出力信号が第１の論理レベルのとき、活性状態の信号を出力する第２の論理回路と、
前記第２の論理回路の出力信号と前記外部クロック信号とを入力し、前記第２の論理回路の出力信号が活性状態のとき、前記外部クロック信号に基づき、第２のセット信号を活性化して出力する第２の信号生成回路と、
前記ラッチ回路の出力信号と、前記外部クロック信号に基づき、ライトサイクル直後のクロックサイクルでは、前記第２の信号生成回路から出力される第２のセット信号の伝達を抑止し、それ以外の場合、前記第２の信号生成回路から出力される第２のセット信号を出力する制御を行うゲート制御回路と、
前記第１の信号生成回路の出力信号と前記ゲート制御回路からの出力信号を受けいずれか一方が活性状態のとき、前記内部クロック信号を活性化する信号を活性化して前記セット／リセット回路に供給する第３の論理回路と、
をさらに備えている、ことを特徴とする請求項１０記載の半導体記憶装置。
【請求項１２】
前記ゲート制御回路が、
前記ラッチ回路の出力信号の第２の論理レベルから第１の論理レベルへの遷移を受けて、活性状態のパルスを生成する第１のワンショットパルス生成回路と、
前記外部クロック信号の第２の論理レベルから第１の論理レベルへの遷移を受けて活性状態のパルスを生成する第２のワンショットパルス生成回路と、
前記第１のワンショットパルス生成回路の出力の活性化に基づきセットされ、前記第２のワンショットパルス生成回路の出力の活性化に基づきリセットされるＳＲラッチ回路と、
前記ＳＲラッチ回路の出力信号と前記第２の信号生成回路からの出力信号を受け、前記ＳＲラッチ回路の出力信号が活性状態、非活性状態のとき、それぞれ、前記第２の信号生成回路からの第２のセット信号の伝達、非伝達を制御するゲート回路と、
を備え、
前記第３の論理回路は、前記第１の信号生成回路と前記ゲート回路の出力を受けいずれか一方が活性状態のとき、前記内部クロック信号を活性化する信号を活性化して前記セット／リセット回路に供給する、ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
前記第１の信号生成回路は、それぞれが、
入力されるクロック信号を所定時間遅延させるフィルタと、
前記フィルタの出力信号と、前記第１の論理回路の出力信号との論理演算結果を出力する論理回路を備えている、ことを特徴とする請求項１０記載の半導体記憶装置。
【請求項１４】
前記第２の信号生成回路は、それぞれが、
入力されるクロック信号を所定時間遅延させるフィルタと、
前記フィルタの出力信号と、前記第２の論理回路の出力信号との論理演算結果を出力する論理回路を備えている、ことを特徴とする請求項１１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に同期式ＲＡＭを搭載した半導体記憶装置に関する。
【背景技術】
【０００２】
近時、半導体装置の微細化技術の進展は目覚しく、例えばＡＳＩＣ（アプリケーションスペシフィックＩＣ）製品に搭載されるメモリ（ＲＡＭ（ランダムアクセスメモリ）やＲＯＭ（リードオンリメモリ）等）においては、ハイエンドサーバ用途、ハイエンドルータ用途、モバイル用途等、多種多様な使われ方がされると共に、ＲＡＭの大容量化に伴う高密度化（小面積要求）、動作周波数の高速化が求められている。
【０００３】
このような状況の中で、特に大容量のＲＡＭにおいては、所謂、ライト動作後のプリチャージ動作（すなわち、メモリセルが接続されるＢｉｔ（ビット）線対をフルスイングさせてメモリセルに書き込み動作を完了する）が、ＲＡＭの周波数特性をリミットする要因となっている。
【０００４】
そして、ライトサイクルの高速化なくしては、ユーザーの要求に耐え得るＲＡＭの実現は成し得ない。しかしながら、現状のＲＡＭにおいてライトサイクルとリードサイクルとの特性にはギャップがあり、その特性の差異は、大容量なＲＡＭになる程、顕著となる傾向にある。
【０００５】
図９に、１３０ｎｍ世代のＲＡＭにおける、ライトサイクル及びリードサイクルの特性の例を表形式にて比較して示す。図９にも示したように、ライトサイクルのほうがリードサイクルよりも、６〜１５％時間（２００ｐｓ〜１．１ｎｓ）を要する。
【０００６】
図１０は、従来の典型的な同期式ＲＡＭにおける内部動作を表すタイミングチャートである。先ず、外部入力クロック（ＣＬＫ）が立ち上がった後、内部の基準クロック（ＩＣＬＫ）を発生させ、指定ワード線（ＷＬ）を所定時間だけ選択状態とするワード線パルス駆動方式を採用している。そのタイミングパルス設定は、
・セル反転時間の保証（ライト動作）、
・セル読み出しマージン確保（リード動作）等、
さまざまなＲＡＭの動作マージンを保証する上で決定される。
【０００７】
そのタイミングは、ライトサイクルにおいては、セル反転のための様々なバラツキ要素（プロセス的な要素、Ｂｉｔ線の負荷バラツキやセルのバラツキ要素等）を考慮し、安定的な電位レベルが得られるように、Ｂｉｔ線対の一方の電位はＶＤＤレベルからＧＮＤレベルへと、図１０中の「１」に示す通り、フルスイング動作（他方の電位は、ＶＤＤ保持）としている。
【０００８】
一方、リードサイクルにおいては、メモリセルの情報をＢｉｔ線に伝達した後は、そのレベルを増幅するセンスアンプ部のＩＯ線対（ＤＬＤＴ／ＤＬＤＢ）に必要な差電位を供給すれば良いため、図１０に、「２」として示す通り、ハーフスイング動作を行っている。
【０００９】
一般的に、周辺回路の簡略化の観点から、ライト・リード制御Ｃｌｏｃｋ、及びプリチャージタイミングは同一としている。なお、図１０において、ＷＥＢはライトイネーブル信号、ＰＣはＢｉｔ線のプリチャージを制御する制御信号、ＹＳＬは、カラムスイッチをオン・オフする制御信号、ＩＯ線対はカラムスイッチＹＳＬで選択された後のワイヤード接点、ＳＡＰＣはセンスアンプ部のプリチャージ信号、ＳＥＳはセンスアンプ活性化信号、ＤＬＤＴ／Ｂはセンスアンプ部のＩＯ線対、ＤＯはデータ出力である。なお、Ｂｉｔ線対とセンスアンプと、センスアンプ部のＩＯ線対等の構成は、公知の一般的なＤＲＡＭの構成に従うが、例えば特許文献２、３等の記載が参照される。例えばセンスアンプ部のＩＯ線対ＤＬＤＴ／Ｂは、センスアンプ部においてカラムスイッチを介してＢｉｔ線対に接続するＩＯ／ＩＯＢ線に対応する。
【００１０】
【特許文献１】特開平０４−３２６２７０号公報
【特許文献２】特開２０００−４０３７０号公報
【特許文献３】特開平１０−５５６７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来の半導体記憶装置においては、前述した構成より、Ｂｉｔ線対に接続されるメモリセルの負荷、及びＢｉｔ線対の配線負荷の寄生負荷要素に起因し、ライト動作後、即ち、図１０に「１」にて示すフルスイング後のＢｉｔ線対のプリチャージ動作が、ＲＡＭのサイクルをリミットする大きな要因となっている。
【００１２】
このライト動作のサイクルの高速化なくしては、ユーザー要求に耐えうるＲＡＭの実現はあり得ない。即ち、図１０の「３」に表す通り、ＲＡＭのリードサイクルの高速化は実現可能であるが、ライト動作のサイクルをこれ以上詰めることができないため、サイクルの高速化が実現不可能である、という状況が問題となる。
【００１３】
なお、Ｂｉｔ線対とカラムスイッチ（図１０のＹＳＬ）を介して接続されるセンスアンプ部のＩＯ線対（図１０中におけるＤＬＤＴ／Ｂ）は、図１０の「４」に示す部分で、フルスイング動作となるが、該接点の寄生負荷要素は、Ｂｉｔ線対の寄生負荷と比べて極めて小さい。
【００１４】
このため、ライトサイクルが、ＲＡＭのサイクルをリミットする要因となる部分に変わりはない。
【００１５】
上記の問題を解決するための施策として、従来技術を例に挙げ、その問題点と共に説明する。
【００１６】
図１１（ａ）は、現状のチップイメージを、図１１（ｂ）は、特許文献１（特開平０４−３２６２７０号公報）のチップイメージを各々表している。図１１（ａ）において、周辺ロジック（PERIPHERAL LOGIC）、クロック生成回路(CLK Generator)、ＲＡＭを備え、周辺ロジック（PERIPHERAL LOGIC）からはチップセレクト信号ＣＳＢ等の制御信号が供給され、クロック生成回路(CLK Generator)からはクロック信号ＣＬＫがＲＡＭに供給される。
【００１７】
図１１（ｂ）において、周辺ロジック(PERIPHERAL LOGIC)、クロック生成回路(CLK Generator)、ＲＡＭ、モード判定ロジックを備え、周辺ロジック(PERIPHERAL LOGIC)からチップセレクト信号ＣＳＢ等がＲＡＭに供給され、モード判定ロジックには、周辺ロジック(PERIPHERAL LOGIC)からＲ／Ｗフラグが供給され、モード判定ロジックは、クロック生成回路(CLK Generator)にリード／ライトを通知し、クロック生成回路(CLK Generator)は、リード動作時は、読出しクロックＲＣＬＫを、ライト動作時には、書き込みクロックＷＣＬＫをＲＡＭに供給する。
【００１８】
図１１（ｂ）に示す構成は、図１１（ａ）に示す構成と相違して、ライト・リード動作を個別に規定出来るクロック(WCLK、RCLK)を、チップ側で生成している。この場合、ライト・リード動作を、互いに異なる周波数(例えば、リードサイクルをライトの倍速周期で動作させる)で動作させる場合においては、
・ライトとリードのそれぞれについて別周波数で動作するクロックジェネレータ、
・ライト・リード動作を検知するためのモード判定ロジック回路
を具備することが必要とされる。即ち、図１１（ｂ）のＮＥ１に示す部分が、チップ設計上の面積的な増加分となってくる。
【００１９】
更に、ＲＡＭに入力するライト・リード専用のクロックの位相整合のための回路調整を行う必要もあると考えられることから、チップ設計にとっては、面積的、仕様的な面からも、デメリットとなる点が多い。
【００２０】
仮に、ＲＡＭ内部に、図１１（ｂ）中のＮＥ１に示す、リード時の周波数倍速制御のための回路を具備するか、あるいは、ＲＡＭ内部をサブアレイ構成にする等の、従来より周知とされている高速化のための回路的施策を講じたとしても、ＲＡＭ自身の面積増、ひいては、チップのコストとなって跳ね返ってしまう結果となる。
【００２１】
一方、ＲＡＭのユーザーにおいては、ライト・リードの区別はせず、ＲＡＭに入力するクロックの周波数は、ライト／リードを問わず、一定周波数で使用するのが一般的であり、チップ上で使用されるＲＡＭの使われ方も、チップの性能を左右する重要な要素となる。例えば、ライト動作の頻度が、それ程高くなく、リード動作が殆どを支配するというような、ＲＯＭ的な使い方をするアプリケーションの場合、リードサイクルがチップの特性を左右するが、前述の通り、現状は、ライトサイクルによって規定されるため、サイクルを詰めることが出来ない。
【００２２】
このようなＲＡＭにおいて、ライト動作で規定されるＲＡＭの周波数特性は、ユーザーにとって、デメリット以外のなにものでもなく、チップの性能向上は、不可能である。
【００２３】
したがって、本発明の目的は、ＲＡＭの周波数特性がライト動作で規定されるという課題を解消し、チップの性能の向上を実現する半導体記憶装置を提供することにある。
【００２４】
本発明の他の目的は、上記目的を達成しながら、チップ面積の増大を回避した半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２５】
本願で開示される発明は、上記目的を達成するため、代表的には、概略以下の通りとされる。
【００２６】
本発明は、ライト後の内部動作をキャンセルする回路を具備し、動作周波数をリードサイクルで規定可能としている。
【００２７】
本発明において、リード動作を１クロックサイクルで行い、ライト動作を複数のクロックサイクルで行うか、１クロックサイクルで行うか選択自在としてなる。
【００２８】
本発明において、外部端子からライト動作を複数のクロックサイクルで行うか、１クロックサイクルで行うか選択自在としてもよい。
【００２９】
本発明において、半導体記憶装置のウエハテストのパス／フェイルの結果に基づき、ヒューズを溶断／非溶断し、メモリセルのライトを複数のクロックサイクルで行うか、１クロックサイクルで行うか選択自在としてもよい。
【００３０】
本発明においては、半導体記憶装置外部から半導体記憶装置に供給される外部クロック信号を入力し、ランダムアクセスメモリに与える内部クロック信号を生成する内部クロック生成回路が、前記外部クロック信号と、チップセレクト信号と、ライトイネーブル信号とに基づき、前記内部クロック信号を活性化する信号を生成する内部クロック発生キャンセル回路と、前記内部クロック発生キャンセル回路の出力に基づき、前記内部クロック信号をセットし、入力される内部クロックリセット信号に基づき、前記内部クロック信号をリセットする回路と、を備え、前記内部クロック発生キャンセル回路は、ライト動作直後のサイクルには、前記内部クロック信号を活性化する信号を生成せず、前記ライト動作後の前記サイクルをダミーサイクルとするように構成される。
【００３１】
本発明においては、好ましくは、半導体記憶装置外部から半導体記憶装置に供給される外部クロック信号を入力し、ランダムアクセスメモリに与える内部クロック信号を生成する内部クロック生成回路が、前記外部クロック信号をカウントするカウンタと、前記ライトイネーブル信号の活性化を検出して、前記カウンタをリセットする信号を生成する回路と、前記カウンタの出力信号と、入力される内部クロックリセット信号を入力し、前記内部クロックリセット信号の非活性化で、出力が非活性化され、前記カウンタが前記外部クロック信号を予め定められたカウント値分カウントした時点で出力を活性化する判定回路と、前記外部クロック信号と、チップセレクト信号と、ライトイネーブル信号と、前記判定回路の出力とに基づき、ライト動作時に、内部クロック信号を活性化する信号を生成する論理回路と、を含む内部クロック発生キャンセル回路と、前記内部クロック発生キャンセル回路の出力に基づき、内部クロック信号をセットし、内部クロックリセット信号に基づき内部クロック信号をリセットする回路と、を備え、前記内部クロック発生キャンセル回路は、ライト動作直後のサイクルには、前記内部クロック信号を活性化する信号を生成せず、前記ライト動作後の前記サイクルをダミーサイクルとするように構成される。
【００３２】
本発明において、前記ダミーサイクルでは、ライトイネーブル信号は活性状態とせず、チップセレクト信号は活性状態とされ、内部クロック信号は生成されない。
【００３３】
本発明は、好ましくは、半導体記憶装置外部から供給される外部クロック信号、活性化時に第１の論理レベルに設定されるチップセレクト信号、ライト時に第１の論理レベルに設定されるライトイネーブル信号を入力し、ランダムアクセスメモリに与える内部クロック信号を生成する内部クロック生成回路が、前記チップセレクト信号を反転した信号を出力するインバータと、前記ライトイネーブル信号を前記外部クロック信号に応答してラッチ出力するラッチ回路と、前記外部クロック信号と前記インバータの出力信号と前記ラッチ回路の出力信号を入力しこれらがともに、第２の論理レベルのとき、活性状態のライトセット信号を出力する第１の論理回路と、前記第１の論理回路の出力の活性状態への遷移に応答して、内部クロックセット信号を活性化して出力する第１の信号生成回路と、前記内部クロックセット信号の活性化を受けて、内部クロック信号をセットし、入力される内部クロックリセット信号に基づき、前記内部クロック信号をリセットするセット/リセット回路と、を備え、ライトサイクル直後のサイクルでは、前記ライトイネーブル信号は第２の論理レベルとされ、前記内部クロック信号を活性化する信号を活性化せず、前記ライト動作後の前記サイクルをダミーサイクルとするように構成される。
【００３４】
本発明において、前記内部クロック生成回路は、前記外部クロック信号と前記インバータの出力信号と前記ラッチ回路の出力信号を入力し、前記外部クロック信号と前記インバータの出力信号がともに第２の論理レベル、前記ラッチ回路の出力信号が第１の論理レベルのとき、活性状態のリードセット信号を出力する第２の論理回路と、前記第２の論理回路の出力の活性状態への遷移に応答して、内部クロックセット信号を活性化して出力する第２の信号生成回路と、前記第１の信号生成回路と前記第２の信号生成回路の出力を受けいずれか一方が活性状態のとき、前記内部クロック信号を活性化する信号を活性化してセット/リセット回路に供給する第３の論理回路と、をさらに備えている。
【発明の効果】
【００３５】
本発明によれば、複雑な制御等を行うことなく、チップの性能を、約１０％〜１５％程度又はそれ以上向上させることが可能となり、幅広いユーザ要求に応えられるＲＡＭの供給が実現可能となる。
【００３６】
本発明によれば、チップ設計上、複雑な論理制御と論理回路を具備することを、要しなくしている。
【００３７】
また、本発明によれば、ＲＡＭへの面積的な増加を極力小さくして、チップの性能を向上させることが可能である。
【００３８】
さらに、本発明によれば、従来のＲＡＭの端子仕様を、そのまま、適用することが出来る。
【発明を実施するための最良の形態】
【００３９】
本発明の実施の形態について図面を参照して説明する。図１は、本発明の一実施の形態の半導体記憶装置の要部の構成を示す図である。本発明の実施の形態において、ＲＡＭ自身のリード動作の制御方法については、図１１（ａ）等を参照して説明した従来の制御方法と同一とされる。本発明の一実施の形態においては、ライト動作の次のサイクルのＲＡＭの内部動作をキャンセルする内部クロック発生キャンセル回路１０（図１参照）をＲＡＭ内に備え、ライト動作の制御方法が従来の制御方法と相違している。
【００４０】
より詳細には、本発明の一実施の形態においては、図１を参照すると、内部クロック発生キャンセル回路１０は、特に制限されないが、入力端子として、ＲＡＭ外部からクロック信号を入力する端子であるＣＬＫ端子、外部からＲＡＭの内部動作を制御する信号を入力する端子ＣＳＢ（チップセレクト（ロウレベルでアクティブ））、外部からライト・リード動作を制御する信号を入力する端子ＷＥＢ（ライトイネーブル（ロウレベルでアクティブ））とを備えている。内部クロック発生キャンセル回路１０は、さらに、ＣＳＢを反転した信号ＩＣＳＢを出力するインバータ１０１と、ＷＥＢをクロック信号ＣＬＫの立ち上がりでラッチしラッチした信号の反転信号を反転出力端子ＱＢからＩＷＥＢとして出力するＤ型フリップフロップ１０２と、信号ＩＣＳＢとＣＬＫとＩＷＥＢ（反転）とを入力し、これらの論理積（ＩＣＳＢとＣＬＫがＨＩＧＨ、且つＩＷＥＢがＬＯＷのときＨＩＧＨを出力し、その他の場合、ＬＯＷを出力）をとる３入力ＡＮＤ回路１０３Ａと、信号ＩＣＳＢとＣＬＫとＩＷＥＢとを入力しこれらの論理積をとる３入力ＡＮＤ回路１０３Ｂと、ＣＬＫと３入力ＡＮＤ回路１０３Ａの出力信号とを入力し、ＲＥＡＤ用のセット信号ＲＳＥＴ（ワンショットパルス）を出力するハザード防止回路１０４Ａと、ＣＬＫと３入力ＡＮＤ回路１０３Ｂの出力信号とを入力し、ＷＲＩＴＥ用のセット信号ＷＳＥＴ（ワンショットパルス）を出力するハザード防止回路１０４Ｂと、ハザード防止回路１０４Ａの出力ＲＳＥＴと、キラー信号ＲＳＥＴＫＩＬ（後述される）とを入力するＡＮＤ回路１１３と、ＡＮＤ回路１１３の出力とハザード防止回路１０４Ｂの出力を入力する２入力ＮＯＲ回路１１４と、を備え、２入力ＮＯＲ回路１１４の出力がＳＣＬとして出力される。
【００４１】
上記したＲＳＥＴＫＩＬは、ライトサイクルに続くダミーサイクルにおいて、活性化されるＲＥＡＤ用のセット信号ＲＳＥＴがＳＣＬとして伝達されないように制御するためのキラー信号である。ＲＳＥＴＫＩＬを生成する回路として、特に制限されないが、本実施例では、図１に示すように、以下のような構成とされる。すなわち、ＩＷＥＢを入力とするインバータ１１０Ａと、インバータ１１０Ａの出力信号を入力端子ＩＮに受け、インバータ１１０Ａの出力信号の立ち上がりに同期してＬＯＷレベルのワンショットパルスを生成するワンショット（１Ｓｈｏｔ）発生回路１１１Ａと、クロック信号ＣＬＫを入力とするインバータ１１０Ｂと、インバータ１１０Ｂの出力信号を入力端子ＩＮに受け、インバータ１１０Ｂの出力信号の立ち上がりに同期してＬＯＷレベルのワンショットパルスを生成するワンショット発生回路１１１Ｂと、ワンショット発生回路１１１Ａ、１１１Ｂの出力をそれぞれ入力し、一方の出力が他方の入力に交差接続される２つの２入力ＮＡＮＤ回路１１２Ａ、１１２ＢよりなるＳＲラッチを備えている。
【００４２】
ワンショット発生回路１１１Ａ、１１１Ｂの出力がともにＨＩＧＨレベルにある状態において、２入力ＮＡＮＤ回路１１２Ｂの出力ＲＥＳＥＴＫＩＬはＨＩＧＨレベルとされる。なお、このとき、２入力ＮＡＮＤ回路１１２Ａは、その２つの入力がともにＨＩＧＨレベルであるため、その出力はＬＯＷレベルとされ、２入力ＮＡＮＤ回路１１２ＢはＨＩＧＨレベルに固定されている。この状態で、ＣＬＫが立ち上がり、ＩＷＥＢがＨＩＧＨレベルからＬＯＷレベルに遷移すると、ワンショット発生回路１１１Ａから出力されるＬＯＷレベルのワンショットパルスの立ち下がりエッジに同期して、ＲＳＥＴＫＩＬはＬＯＷレベルに設定される。すなわち、ワンショット発生回路１１１Ａの出力のＬＯＷレベルを受け、２入力ＮＡＮＤ回路１１２Ａの出力はＨＩＧＨレベルとなり、２入力ＮＡＮＤ回路１１２Ｂの２つの入力はともにＨＩＧＨレベルとなり、その出力ＲＳＥＴＫＩＬはＬＯＷレベルとなる。そして、ＲＳＥＴＫＩＬがＬＯＷレベルの状態で、ＣＬＫがＨＩＧＨレベルからＬＯＷレベルに立ち下がると、ワンショット発生回路１１１Ｂから出力されるＬＯＷレベルのワンショットパルスの立ち下がりエッジに同期して、２入力ＮＡＮＤ回路１１２Ｂの出力ＲＳＥＴＫＩＬはＨＩＧＨベルに設定される。なお、ワンショット発生回路１１１ＢからのＬＯＷレベルのワンショットパルスの生成後は、ＲＳＥＴＫＩＬはＨＩＧＨレベルに保持される。
【００４３】
図１２は、図１のハザード防止回路１０４Ａ、１０４Ｂの構成の一例を示す図である。ハザード防止回路１０４Ａ、１０４Ｂは同一構成とされ、端子Ａより入力したクロック信号ＣＬＫを遅延させるフィルタ１０４１と、フィルタ１０４１の出力信号と、端子Ｂに入力された信号のＡＮＤ演算結果を端子Ｆより出力する２入力ＡＮＤ回路１０４２を備えている。フィルタ１０４１は、ＣＲ回路、あるいは、複数段（偶数段）のインバータで構成され、端子Ｂに入力される前段の３入力ＡＮＤ回路（１０３Ａ、１０３Ｂ）の出力の短パルスを吸収するだけの遅延を有する。すなわち、端子Ｂに入力される信号が、例えば端子Ａに入力されるクロック信号ＣＬＫの立ち上がり時点ではＨＩＧＨレベルであるが、フィルタ１０４１の遅延時間に満たない期間でＬＯＷレベルとなると（ひげ状のパルス等）、２入力ＡＮＤ回路１０４２の出力からはＨＩＧＨレベルのパルスは出力されず、ＬＯＷレベルのままとされ、ハザードを回避している。また端子Ｂに入力される信号が、フィルタ１０４１からの出力（遅延されたクロック信号）がＨＩＧＨレベルのときに、ＨＩＧＨレベルを維持している場合、２入力ＡＮＤ回路１０４２からはＨＩＧＨレベルが出力され、この状態で、例えば、クロック信号ＣＬＫの立ち下がりにより、端子Ｂに入力される信号がＨＩＧＨレベルからＬＯＷレベルとなると、２入力ＮＡＮＤ回路１０４２の出力はＬＯＷレベルとなる。
【００４４】
内部クロック発生キャンセル回路１０の出力信号ＳＣＬは、ＳＲフリップフロップ（ＳＲラッチ）１１のセット端子Ｓに入力され、ＳＲフリップフロップ１１の出力は、内部クロック信号ＩＣＬＫ（ＲＡＭに供給される内部クロック信号）として出力される。またＳＲフリップフロップ１１のリセット端子Ｒには、内部クロックリセット信号ＲＣＬが入力される。
【００４５】
図１３は、ＳＲフリップフロップ１１の構成の一例を示す図である。図１３を参照すると、ＳＲフリップフロップ１１は、ＳＣＬを反転するインバータ１１０１と、インバータ１１０１の出力ＳＢを遅延させるフィルタ１１０２と、ソースが電源に接続されゲートにＲＣＬを入力するＰＭＯＳトランジスタ１１０３と、ドレインがＰＭＯＳトランジスタ１１０３のドレインに接続され、ゲートがインバータ１１０１の出力に接続されたＮＭＯＳトランジスタ１１０４と、ドレインがＮＭＯＳトランジスタ１１０４のソースに接続され、ゲートがフィルタ１１０２の出力ＳＢＤＬに接続され、ソースが接地されたＮＭＯＳトランジスタ１１０５と、ＰＭＯＳトランジスタ１１０３とＮＭＯＳトランジスタ１１０４のドレインの接続点ノードＮ１に入力が接続され出力が端子Ｑに接続されＩＣＬＫを出力するインバータ１１０６と、ＰＭＯＳトランジスタ１１０３とＮＭＯＳトランジスタ１１０４のドレインの接続点ノードＮ１に入力が接続されたインバータ１１０７と、インバータ１１０７の出力に入力が接続され出力がインバータ１１０７の入力に接続されたインバータ１１０８を備えている。
【００４６】
図１４は、図１３のＳＲフリップフロップの動作を説明するためのタイミング波形の一例を示す図である。ＳＣＬがＨＩＧＨレベルからＬＯＷレベルに遷移すると、インバータ１１０１の出力ＳＢはＬＯＷレベルからＨＩＧＨレベルとなり、フィルタ１１０２による遅延時間経過後、ＳＢＤＬはＬＯＷレベルからＨＩＧＨレベルとなる。ＳＢ、ＳＢＤＬがともにＨＩＧＨレベルのとき、ＮＭＯＳトランジスタ１１０４、１１０５がともにオンとなり、インバータ１１０６の入力ノードはＬＯＷレベルとなり、インバータ１１０６はＨＩＧＨレベルを出力する。
【００４７】
ＲＣＬがＨＩＧＨレベルのときは、ＰＭＯＳトランジスタ１１０３がオンし、インバータ１１０６の入力ノードはＨＩＧＨレベルとなり、インバータ１１０６はＬＯＷレベルを出力する。インバータ１１０７、１１０８よりなるフリップフロップはノードＮ１の値をホールドする作用をなし、ＰＭＯＳトランジスタ１１０３がオフ状態、且つ、ＮＭＯＳトランジスタ１１０４、１１０５の少なくとも一方がオフ状態となり、ノードＮ１と電源ＶＤＤ、及びノードＮ１とＧＮＤ間のパスがともにオフ状態となったときに、ノードＮ１のレベルを、その直前のレベル（ＨＩＧＨレベル、又はＬＯＷレベル）に設定する。
【００４８】
図２は、本発明の一実施形態の内部クロック発生部（ＣＬＫ  Ｇｅｎｅｒａｔｏｒ）におけるタイミングチャートを示した例である。リード動作を１クロック、ライト動作につづいてダミーサイクル（Ｄｕｍｍｙ）を設け、２クロック以上で動作させ、チップ設計上において、周辺回路の増大などの面積的な増大を招くことなく、見かけのＲＡＭの動作周波数の高速化を実現し、チップの性能を向上させることができる。
【００４９】
非アクセス動作時（図２のＮＯＯＰのクロックサイクル参照）、チップセレクト信号ＣＳＢはＨＩＧＨレベルとされ（ＩＣＳＢはＬＯＷレベル）、ハザード防止回路１０４Ａ、１０４Ｂの出力ＲＳＥＴ、ＷＳＥＴはともにＬＯＷレベルであり、ＳＣＬはＨＩＧＨレベルとされる。またキラー信号ＲＳＥＴＫＩＬはＨＩＧＨレベルである。
【００５０】
アクセス動作時、チップセレクト信号ＣＳＢはＬＯＷレベルとされ（ＩＣＳＢはＨＩＧＨレベル）とされ、ライトアクセス時（図２のＷＲＩＴＥのクロックサイクル参照）、Ｄ型フリップフロップ１０２はクロック信号ＣＬＫの立ち上がりでＬＯＷレベルのＷＥＢをラッチし、その反転出力ＩＷＥＢはＨＩＧＨレベルとなる。ＩＣＳＢ、ＣＬＫがＨＩＧＨレベルのとき、ＩＷＥＢのＬＯＷレベルからＨＩＧＨレベルへの遷移に応答して、３入力ＡＮＤ回路１０３Ｂの出力はＬＯＷレベルからＨＩＧＨレベルとなり、ハザード防止回路１０４Ｂからの出力ＷＳＥＴとして、ＨＩＧＨレベルのパルスが出力される。ＷＳＥＴのＨＩＧＨレベルパルスの開始位置は、ハザード防止回路１０４Ｂ内のフィルタ１０４１（図１２参照）で遅延されたＣＬＫのパルスの開始位置に対応し、ＷＳＥＴのパルス終了位置は、ＣＬＫの立ち下がりエッジに対応している。なお、このサイクルで、ＲＳＥＴはＬＯＷレベルであり、ＡＮＤ回路１１３の出力はＬＯＷレベルであるため、ＷＳＥＴのＨＩＧＨレベルパルスに同期して、ＳＣＬ内部ＣＬＫＳＥＴ信号として、ＬＯＷレベルのパルスが出力される。ＳＣＬのＬＯＷレベルパルスを受け、ＳＲフリップフロップ１１の出力ＩＣＬＫは、ＬＯＷレベルからＨＩＧＨレベルに遷移する。つづいて、ＲＣＬ内部ＣＬＫＲＥＳＥＴ信号がＬＯＷレベルとなり、ＳＲフリップフロップ１１の出力ＩＣＬＫは、ＨＩＧＨレベルからＬＯＷレベルとなる。
【００５１】
そして、ライトサイクル時におけるクロック信号ＣＬＫの立ち下がりで、３入力ＡＮＤ回路１０３Ｂの出力はＬＯＷレベルとなり、ハザード防止回路１０４Ｂの出力ＷＳＥＴは、ＬＯＷレベルとなる。
【００５２】
次のダミーサイクル（図２のＤｕｍｍｙのクロックサイクル参照）では、クロック信号ＣＬＫの立ち上がりに同期して、Ｄ型フリップフロップ１０２の出力ＩＷＥＢはＬＯＷレベルとなる。３入力ＡＮＤ回路１０３Ｂの出力はＬＯＷレベルであり、ＷＳＥＴはＬＯＷレベルとされる。このダミーサイクルにおいて、ＩＷＥＢがＬＯＷレベル、ＣＬＫがＨＩＧＨレベル、ＩＣＳＢがＨＩＧＨレベルであるため、３入力ＡＮＤ回路１０３Ａの出力はＨＩＧＨレベルとされ、ハザード防止回路１０４Ａからの出力ＲＳＥＴとして、ＨＩＧＨレベルのパルスが出力される。ＲＳＥＴのＨＩＧＨレベルパルスの開始位置は、ハザード防止回路１０４Ａ内のフィルタ１０４１（図１２参照）で遅延されたＣＬＫのパルスの開始位置に対応し、ＲＳＥＴのパルス終了位置は、ＣＬＫの立ち下がりエッジに対応している。しかし、キラー信号ＲＳＥＴＫＩＬはＬＯＷレベルとされるため、ＡＮＤ回路１１３の出力はＬＯＷレベルとされ、２入力ＮＯＲ回路１１４の出力ＳＣＬはＨＩＧＨレベルに維持される。このため、内部クロック信号ＩＣＬＫはＬＯＷレベルのままとされる。すなわち、ダミーサイクルにおいて、内部クロック信号ＩＣＬＫの生成はキャンセルされる。なお、図２のＤｕｍｍｙサイクルにおいて、ＷＳＥＴの「ハザード防止」で示した箇所（サイクル開始時におけるＩＷＥＢのＨＩＧＨレベルからＬＯＷレベルへの遷移に対応）は、ダミーサイクルの開始時点で、３入力ＡＮＤ回路１０３Ｂの出力は、ＩＷＥＢの立ち下がり時点までＨＩＧＨレベルであるが、ハザード防止回路１０４Ｂ内のフィルタ１０４１の遅延時間に満たない期間で３入力ＡＮＤ回路１０３Ｂの出力はＬＯＷレベルとなるため、ＷＳＥＴとして、ＨＩＧＨレベルのパルスは出力されず、ハザード防止がなされることを示している。なお、ダミーサイクルにおいて、ＩＷＥＢの立下りに同期して、キラー信号ＲＳＥＴＫＩＬがＬＯＷレベルに設定され、ＣＬＫの立ち下がりに同期して、キラー信号ＲＳＥＴＫＩＬはＨＩＧＨレベルにリセットされる。
【００５３】
次のリードサイクル(図２のＲＥＡＤのクロックサイクル)において、クロック信号ＣＬＫの立ち上がりで、３入力ＡＮＤ回路１０３Ａの出力はＨＩＧＨレベルとなり、ハザード防止回路１０４Ａの出力ＲＳＥＴとしてＨＩＧＨレベルのパルス信号を出力する。このとき、キラー信号ＲＳＥＴＫＩＬはＨＩＧＨレベルであるため、２入力ＡＮＤ回路１１３の出力はＨＩＧＨレベルとなり、２入力ＮＯＲ回路１１４からＳＣＬ内部ＣＬＫＳＥＴ信号のＬＯＷレベルのワンショットパルスが出力される。これを受けて、ＳＲフリップフロップ１１は、内部クロックＩＣＬＫを出力する。以下、実施例に即して説明する。
【実施例】
【００５４】
図３は、本発明の第１の実施例のＲＡＭのタイミングチャートである。比較例として、図１０のタイミングチャートを、図３と対比することで、本発明の作用効果を容易に理解することができる。なお、図３の信号端子名は、図１０の信号端子名に対応している。
【００５５】
図３の「Ｐ１」に示す通り、ライト動作の次の内部クロック信号ＩＣＬＫは、図１の内部クロック発生キャンセル回路１０によって発生しない。このため、ライト動作では、２クロックサイクル分の周期を利用して、所望の動作を完結させることで、図３のＰ２に示すように、ライト動作の終了時点の振る舞いである、Ｂｉｔ線対のフルスイング動作後のプリチャージ動作にて、ＲＡＭの周波数をリミットすることはなくなる。Ｂｉｔ線対のフルスイング動作後のプリチャージ動作「Ｐ２」は、ダミーサイクルで行われている。
【００５６】
よって、図３の「Ｐ３」に示す通り、Ｂｉｔ線対のハーフスィング動作からのプリチャージ動作にて、ＲＡＭのサイクルが決まるリード動作にて、動作サイクルの長さ（動作周波数）を規定することが可能となる。かかる構成により、見かけのＲＡＭの動作周波数は高速化される。
【００５７】
本実施例によれば、従来のＲＡＭの端子仕様をそのまま利用しており（図３と図１０とは信号端子は同一である）、ＲＡＭのライト動作を、２クロックサイクル分の期間を使用して動作を完結させることで、ライト動作がクロック周波数をリミット（律速）することを回避し、チップの性能を向上させることができる。
【００５８】
また、本実施例によれば、このライト動作の２クロック動作という制御を、ＲＡＭ内部に持たせることで、チップ設計において、余計な制御回路等を追加することなく、チップの性能を向上させることを可能としている。
【００５９】
図４は、本発明の第２の実施例の構成を示す図である。本発明の第２の実施例では、バイナリカウンタを用いて、ライト動作の次の内部クロック（２発目）をキャンセルする構成としている。なお、図４では、前記第１の実施例と同様に、２発目を無視するような構成を採用しているが、バイナリカウンタを用いて２発以上のライト動作の内部クロックをキャンセルさせている。図５は、本発明の第２の実施例のタイミングチャートを表す。
【００６０】
図４及び図５を参照すると、内部クロック発生キャンセル回路１０’において、ワンショット発生回路１０５は、ＩＷＥＢのＬＯＷレベルからＨＩＧＨレベルへの遷移を検出し（ＷＥＢの活性化時）、ワンショットパルスＷＲＳＴ（ＬＯＷアクティブ）を出力して２ビットバイナリカウンタ１０６をリセットし、２ビットバイナリカウンタ１０６の出力ＢＩＮを”０”とする。このとき、判定回路１０７の出力ＪＵＤＧＥはＨＩＧＨレベルとされ、４入力ＮＡＮＤ回路１０３’の出力であるＳＣＬ内部ＣＬＫＳＥＴ信号がＬＯＷレベルとなり、ＩＣＬＫはＨＩＧＨレベルとなる。ＲＣＬ内部ＣＬＫＲＥＳＥＴ信号の立ち下がりで、ＩＣＬＫはＬＯＷレベルとなり、ＲＣＬ内部ＣＬＫＲＥＳＥＴ信号の立ち上がりで、判定回路１０７の出力ＪＵＤＧＥはＬＯＷレベルとなる。４入力ＮＡＮＤ回路１０３’の出力はＨＩＧＨレベルとなり、ＩＣＬＫは出力されない。
【００６１】
ダミーサイクルのＣＬＫの立ち上がりでカウンタ１０６の出力ＢＩＮは”１”となり、ダミーサイクルのＣＬＫの立ち下がりで判定回路１０７の出力ＪＵＤＧＥはＨＩＧＨレベルとなる。
【００６２】
本実施例において、リード動作は、従来回路の動作と同様とされ、ＳＣＬ内部ＣＬＫＳＥＴ信号の立ち下がりでＩＣＬＫはＨＩＧＨレベルとなり、ＲＣＬ内部ＣＬＫＲＥＳＥＴ信号の立ち下がりでＬＯＷレベルとなる。ＣＬＫの立ち下がりで、ＳＣＬ内部ＣＬＫＳＥＴ信号はＨＩＧＨレベルとなる。
【００６３】
このように、本実施例においては、内部クロックをキャンセルする内部クロック発生キャンセル回路１０’の構成のみが相違しており、動作については、図１乃至図３を参照して説明した前記実施形態と同様であるため、その説明は省略する。
【００６４】
本発明のさらに別の実施例について説明する。ライト動作後に、ＲＡＭ内部の動作をキャンセルすることを可能にするが、図６に示すように、従来仕様のＲＡＭユーザー要求にも対応するべく、ＲＡＭの外部端子で、任意にモード設定を自在に選択する構成としてもよい。
【００６５】
図６に示す例では、キャンセル動作を、ＲＡＭに専用の端子を設けることで、ＲＡＭのライト周波数（クロック数）をＲＡＭユーザーが任意に選ぶことができる。
【００６６】
あるいは、本発明の別の実施例として、図７に示すように、ヒューズ（Fuse）２０２を用いて、製品出荷前の工程において、ＲＡＭのモード設定を制御することで、フレキシブルにユーザー対応を可能とする構成としてもよい。ヒューズ（Fuse）２０２が溶断されないとき、パワーオン（電源オン）リセット時に、ＮＡＮＤ回路２０４の入力がともにＨＩＧＨレベルとされその出力はＬＯＷレベルとなり、ＮＭＯＳトランジスタ２０３がオフ状態とされ、インバータ２０５の入力はＨＩＧＨレベルとされ、インバータ２０５の出力はＬＯＷレベルとなり、ＮＯＲ回路２０６は、ＲＡＭのパス／フェイル情報を持った信号の反転信号を出力し、インバータ２０７を介して、ＲＡＭのパス／フェイル情報を持った信号が、そのまま、ＦＵＳＥ＿ＯＰＴ＜０：ｎ＞（０からｎビット）として出力される。ＦＵＳＥ＿ＯＰＴは、内部動作キャンセル発生制御部（不図示）に供給され、内部クロック発生キャンセルの有無を制御する。例えばライト、リードとも１クロック動作でパスした場合、ヒューズ（Fuse）２０２を溶断せず、ライト動作をリード動作と同じサイクルで動作させる。この場合、ＲＡＭのパス／フェイル情報を持った信号に基づき、ライト動作を複数クロックサイクルで動作させるように切り換えることもできる。一方、ヒューズ（Fuse）２０２が溶断されているとき（ウェハテスト時のテスト結果に基づき溶断／非溶断が選択される）、パワーオンリセット時に、ＮＡＮＤ回路２０４の出力はＨＩＧＨレベルとなり、ＮＭＯＳトランジスタ２０３がオンし、インバータ２０５の入力はＬＯＷレベルとされ、ＮＯＲ回路２０６の出力は常にＬＯＷレベルとされ（ＦＵＳＥ＿ＯＰＴは常にＨＩＧＨレベル）、ＲＡＭのパス／フェイル情報をもった信号はマスクされる。例えばライト時の次のサイクルの内部動作を常にキャンセルさせる制御を行う。
【００６７】
図８は、図７のヒューズ（Fuse）２０２を備えたＲＡＭのテスト時の手順を示す流れ図である。ステップＳ１にて、ウェハ試験にてＲＡＭの実力をテストし（ライト、リードとも１クロック動作）、パスした場合、ステップＳ３にて、従来仕様（ライト時の１クロック動作）とする。一方、ステップＳ２でフェイルの場合、ステップＳ４にて、モード設定を切り替え、ＲＡＭのパス／フェイル情報に基づき、どのヒューズ（Fuse）をカットするか決定し、パスの場合には、ヒューズ情報を格納する（ステップＳ６）。フェイルの場合、モード設定分のテストを実施する（ステップＳ７）。
【００６８】
図８においては、ＲＡＭの製品出荷前の工程において、ＲＡＭのテスト結果（パス／フェイル）に合わせて、ライト周波数をプログラマブルに設定する。
【００６９】
本発明を用いることにより、複雑な制御等を行うことなく、チップの性能を約１０％〜１５％（図９参照；ＲＡＭ容量によってはそれ以上の性能向上が見込める）程度向上させることが可能となり、幅広いユーザ要求に応えられるＲＡＭの供給が実現可能となる。
【００７０】
上記実施例によれば、複雑な論理制御および論理回路の具備をチップ設計上では必要としない。
【００７１】
上記実施例によれば、ＲＡＭへの面積的な増加を極力小さくして、チップの性能を向上させることが可能である。
【００７２】
上記実施例によれば、従来のＲＡＭの端子仕様をそのまま適用することが出来る。本実施例では、ＷＲＩＴＥサイクルの後にダミーサイクルを挿入し、ＲＥＡＤサイクルの周波数で動作周波数を設定自在としているが、メモリコントローラ等においては、ＷＲＩＴＥ実行後の次のサイクルは、ＣＳＢをＬＯＷとし、ＷＥＢをＨＩＧＨレベルとした上で、ＣＬＫをＨＩＧＨレベルとすることで所望の動作を遂行する。
【００７３】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００７４】
【図１】本発明の一実施例の内部クロック発生回路の構成を示す図である。
【図２】本発明の一実施例の内部クロック発生回路の動作を説明するためのタイミングチャートである。
【図３】本発明の一実施例によるＲＡＭの動作を説明するためのタイミングチャートである。
【図４】本発明の第２の実施例の内部クロック発生回路の構成を示す図である。
【図５】本発明の第２の実施例の内部クロック発生回路の動作を説明するためのタイミングチャートである。
【図６】本発明の第３の実施例のＲＡＭの構成を示す図である。
【図７】本発明の第４の実施例の構成を示す図である。
【図８】本発明の第４の実施例の製品出荷前工程での試験手順示す図である。
【図９】１３０ｎｍ世代のＲＡＭにおける、ライトサイクル及びリードサイクルの特性の比較表である。
【図１０】従来のＲＡＭの動作を説明するためのタイミングチャートである。
【図１１】（ａ）は、現状チップの構成、（ｂ）はライト／リードを別クロックとした構成を示す図である。
【図１２】図１のハザード防止回路の構成の一例を示す図である。
【図１３】図１のＳＲフリップフロップの構成の一例を示す図である。
【図１４】図１３のＳＲフリップフロップの動作の一例を示すタイミング図である。
【符号の説明】
【００７５】
１０、１０’  内部クロック発生キャンセル回路
１１  ＳＲラッチ
１０１  インバータ
１０２  Ｄ型フリップフロップ
１０３Ａ、１０３Ｂ  ３入力ＡＮＤ回路
１０３’  ４入力ＮＡＮＤ回路
１０４、１０４Ａ、１０４Ｂ  ハザード防止回路
１０５  ワンショット発生回路
１０６  ２ビットバイナリカウンタ
１０７  判定回路
１１０Ａ、１１０Ｂ  インバータ
１１１Ａ、１１１Ｂ  ワンショット発生回路
１１２Ａ、１１２Ｂ  ２入力ＮＡＮＤ回路
１１３  ２入力ＡＮＤ回路
１１４  ２入力ＮＯＲ回路
２０１  ＰＭＯＳトランジスタ
２０２  ヒューズ
２０３  ＮＭＯＳトランジスタ
２０４  ＮＡＮＤ回路
２０５、２０７、２０８  インバータ
２０６  ＮＯＲ回路
１０４１  フィルタ
１０４２  ２入力ＮＡＮＤ回路
１１０１、１１０６、１１０７、１１０８  インバータ
１１０２  フィルタ
１１０３  ＰＭＯＳトランジスタ
１１０４、１１０５  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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