(57)【要約】【課題】  強誘電体キャパシタを用いた不揮発性メモリの、該メモリへの負荷による特性劣化を抑え、結果的にメモリセルへのアクセス回数を増大することを可能とする。【解決手段】  破壊読出し動作とその後の再書き込み動作を行う、強誘電体キャパシタを用いた不揮発性メモリセルがマトリクス状に配列されてなり、かつ、１つのカラムアドレスで選択される領域を構成する各カラムがワード線方向に配列されてなる不揮発性半導体記憶装置において、各ビット線にはスイッチング素子を介してビット線負荷容量を接続し、選択カラムに属する不揮発性メモリセルのデータ読み出し動作時には、スイッチング素子を制御して選択カラムに属するビット線とビット線負荷容量とを電気的に接続し、非選択カラムに属する不揮発性メモリセルのデータ読み出し動作時には、スイッチング素子を制御して非選択カラムに属するビット線とビット線負荷容量とを電気的に切断する。【選択図】  図１
2006228292.tif 000002
【特許請求の範囲】
【請求項１】
破壊読出し動作とその後の再書き込み動作を行う複数の不揮発性メモリセルの各々が、複数のワード線と複数のビット線の各交点にマトリクス状に配置されてなり、かつ、１つのカラムアドレスで選択される領域を構成する各カラムがワード線方向に配列されてなる不揮発性半導体記憶装置であって、
前記各ビット線にはスイッチング素子を介してビット線負荷容量が接続されており、
選択カラムに属する前記不揮発性メモリセルのデータ読み出し動作時には、前記スイッチング素子が制御されて、前記選択カラムに属するビット線と前記ビット線負荷容量とが電気的に接続され、
非選択カラムに属する前記不揮発性メモリセルのデータ読み出し動作時には、前記スイッチング素子が制御されて、前記非選択カラムに属するビット線と前記ビット線負荷容量とが電気的に切断される、
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記不揮発性メモリセルのデータ読み出し動作時における、前記スイッチング素子による前記選択カラム、あるいは非選択カラムの前記ビット線と前記ビット線負荷容量との電気的な接続、あるいは切断は、センスアンプが活性化される前に行われる、
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１または２に記載の不揮発性半導体記憶装置において、
前記不揮発性メモリセルのデータ読み出し動作における、前記非選択カラムに属する不揮発性メモリセルのデータ破壊量が、前記選択カラムに属する不揮発性メモリセルのデータ破壊量より小さい、
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１に記載の不揮発性半導体記憶装置において、
前記選択カラムに属する不揮発性メモリセルのデータ読み出し動作時には、前記選択カラムに属するセンスアンプが活性化され、
前記非選択カラムに属する不揮発性メモリセルのデータ読み出し動作時には、前記非選択カラムに属するセンスアンプが活性化されない、
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置において、
前記非選択カラムに属するセンスアンプが活性化されない期間は、前記ワード線が選択されている期間である、
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５に記載の不揮発性半導体記憶装置において、
前記非選択カラムに属する不揮発性メモリセルのデータ読み出し動作時に、該非選択カラムに属する不揮発性メモリセルについては、再書き込み動作が行われない、
ことを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１ないし６のうちいずれか１項に記載の不揮発性半導体記憶装置において、
前記不揮発性メモリセルは、強誘電体キャパシタにより構成される、
ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係わり、特に強誘電体キャパシタを用いた不揮発性メモリに関するものである。
【背景技術】
【０００２】
近年、フラッシュメモリやＥＥＰＲＯＭといった従来からの書換え可能な不揮発性半導体記憶装置と比較して、書換え回数やアクセススピード、消費電力などの特性に優れた不揮発性半導体メモリの一つとして、記憶素子に強誘電体キャパシタを採用した強誘電体メモリ（ＦｅＲＡＭ）が、各社で開発されてきており、ここ数年で、微細化技術や信頼性技術も急速に進歩し、ＩＣカードやタグといったビット容量の小規模な分野からではあるが、その市場規模を広げつつある。こうした強誘電体メモリへのニーズは、その優れた特性から、今後も携帯情報機器などを中心に大きく増して来るものと考えられる。
【０００３】
しかしながら現状では、将来において市場の求めるすべての特性に十分満足のいくレベルに達しているかと言えば、決してそうではない。特に、書換え、あるいは読み出し回数においては、現状１Ｅ１２回程度の保証であり、その値は、ＤＲＡＭやＳＲＡＭといった、事実上無限回アクセスを実現している半導体メモリには遠くおよばない。
【０００４】
かかる強誘電体メモリにおいては、データの記録は、強誘電体キャパシタの両電極に挟まれる強誘電体が、強誘電体キャパシタの両電極間に印加される電界の向きに応じて２つの異なる極性に分極する特性を利用して行う。また、そのデータの書換え動作は、前記強誘電体キャパシタの両電極間に新たな電界を印加することにより行うが、この際には必ず分極反転を伴い、実力以上にこのデータ書換え回数が増えると、強誘電体キャパシタの特性劣化を生じてしまうこととなる。
【０００５】
また、データの読み出し動作においても、該データ読み出し動作は破壊読出しであることから、その後には、同一データの再書き込み動作が必要となり、“１”（ハイ）データの読み出し（再書き込みを伴う）を行う場合には、データの書換え動作と同様に、強誘電体キャパシタの特性劣化の問題を生じる。
【０００６】
なお、同様の問題に関しては、記憶データを保証する手段として、リフレッシュ動作を搭載した強誘電体メモリにおいて、リフレッシュ動作に伴うキャパシタ劣化を抑制する手段が提案されている（例えば、特許文献１参照）。
【０００７】
ここで、強誘電体メモリの今後の市場においては、データ書換え回数は勿論、読み出し回数をも含めたメモリセルへのアクセス可能回数の増大が、ますます強く求められることは必至である。
【０００８】
従来の強誘電体メモリにおけるデータ読み出しについて、以下に詳細に説明する。
強誘電体メモリにおけるメモリアレイ部の回路構成図を、図１１に示す。
図１１において、１はメモリアレイを構成する１Ｔ１Ｃ（１トランジスタ１キャパシタ）型のメモリセルであり、１トランジスタ１１と、１キャパシタ１２とからなるものである。
【０００９】
ＢＬ０，ＢＬ１，ＢＬ２はビット線、／ＢＬ０，／ＢＬ１，／ＢＬ２は反転ビット線であり、これらは行方向に配列される複数の上記メモリセル１を、図示上下方向から挟むように配置されており、該ビット線と反転ビット線とでビット線対を構成している。
【００１０】
ＷＬ０，ＷＬ１，ＷＬ２はワード線、ＣＰ０，ＣＰ１，ＣＰ２はセルプレート線であり、これらは、列方向に配列される複数の上記メモリセル１を、図示左右方向から挟むように配置されており、ワード線ＷＬ０は上記メモリセル１の１トランジスタ１１のゲートに接続され、セルプレート線ＣＰ０は、直列接続された１トランジスタ１１と１キャパシタ１２のキャパシタ側端である１キャパシタ１２の他端に接続されており、その直列接続体のトランジスタ側端である１トランジスタ１１のドレインは、上記ビット線ＢＬ０に接続されている。
【００１１】
そして、該メモリセル１に行方向において隣接する、ワード線ＷＬ１とセルプレート線ＣＰ１に挟まれるメモリセル１’は、上記メモリセル１と同様に、その１トランジスタ１１のゲートはワード線ＷＬ１に接続され、その１キャパシタ１２の他端はセルプレート線ＣＰ１に接続されているが、トランジスタ１１とキャパシタ１２の直列接続体のトランジスタ側端であるトランジスタ１１のドレインは、反転ビット線／ＢＬ０に接続されている。
【００１２】
また、２はセンスアンプであり、これは、上記行方向に配列された複数のメモリセルを、図示上下方向から挟むように配置された、ビット線と反転ビット線からなるビット線対ＢＬ０，／ＢＬ０間の電圧差を検出増幅するものである。さらに、３はビット線プリチャージ回路であり、上記ビット線対ＢＬ０，／ＢＬ０間にあらかじめ電圧をプリチャージするものである。
【００１３】
次に、読み出し動作時の主要信号のタイミング図を、図１２に示す。また、強誘電体キャパシタのヒステリシス曲線を用いた動作説明図を、図１３に示す。
【００１４】
読み出し動作前にメモリセル１に記録されたデータが“１”である場合、選択ワード線ＷＬ０、選択プレート線ＣＰ０が“Ｌ”から“Ｈ”になる以前の、図１２のタイミング図におけるＴａの期間では、図１３のヒステリシス曲線での分極状態は、Ａ点にある。
【００１５】
次に、ビット線プリチャージ制御信号ＢＰＥが“Ｈ”から“Ｌ”になり、選択ワード線ＷＬ０、選択プレート線ＣＰ０が“Ｌ”から“Ｈ”になると、選択されたメモリセル１から記憶データがビット線ＢＬ０へ読み出される。この期間Ｔｂにおいて、図１３のヒステリシス曲線での分極状態は、Ａ点からＢ点へと移行する。この時のＢ点は、ヒステリシス曲線の分極反転曲線とビット線容量負荷線との交点となる。また同時に、ビット線／ＢＬ０には、電位比較用のリファレンス電位が供給される。
【００１６】
次に、センスアンプ制御信号ＳＡＥが“Ｌ”から“Ｈ”になると、各ビット線ＢＬ０、／ＢＬ０の電位は、センスアンプ回路２の電源電圧差まで増幅される。この期間Ｔｃにおいて、図１３のヒステリシス曲線での分極状態は、Ｂ点からＣ点へと移行する。また、この各ビット線ＢＬ０、／ＢＬ０の電位差がセンスアンプ回路の電源電圧差まで増幅された時点でメモリセル１のデータは、読み出しデータとして正常に取り出されたことになり、その後データバス線へと伝送され、最終的にメモリ装置外部へと正常にデータ出力することが可能である。図１３のヒステリシス曲線での分極状態がＡ点からＣ点になったことは、初期からの分極電荷量が減少し、破壊読み出しがなされたことを意味する。
【００１７】
通常の読み出し動作においては、初期の分極状態を再現するために、以降に述べる再書き込み動作を行う。
すなわち、選択プレート線ＣＰ０が“Ｈ”から“Ｌ”になり、図１２の期間Ｔｄに入ると、図１３のヒステリシス曲線での分極状態は、Ｃ点からＤ点へと移行する。
【００１８】
次に、センスアンプ制御信号ＳＡＥを“Ｈ”から“Ｌ”にした後、ビット線プリチャージ制御信号ＢＰＥを“Ｌ”から“Ｈ”にすることで、選択ビット線ＢＬ０は“Ｌ”にプリチャージされ、図１３のヒステリシス曲線での分極状態は、Ｄ点から初期のＡ点へと戻る（図示右端の期間Ｔａ）。
これは、再書き込み動作が行われたことを意味する。
【００１９】
一方、読み出し動作前にメモリセル１に記録されたデータが“０”である場合、初期の図１３のヒステリシス曲線での分極状態は、点Ａ’にあり、同じ動作タイミングが実行されると、その分極状態はＢ’、Ｃ’、Ｄ’（＝Ａ’）へと順次移行する。しかるに、この場合は、“１”データの場合と異なり、初期からの分極電荷量の減少がなく、破壊読出しとはならないこととなる。
【特許文献１】特開２００２−１９７８８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上記のような従来の強誘電体メモリにおいては、上記で説明したように、その動作において“１”データを読み出す場合は、分極電荷量が減少する破壊読出しを伴い、その後、初期の分極状態を再現するために、再書き込み動作を実行している。この場合、完全な分極反転を伴う“０”から“１”、または“１”から“０”へのデータ書換え時と比較すればその程度は小さいが、この再書き込み動作によっても、データの書き換え時と同様に、キャパシタに負荷がかかり、その特性が劣化していくことになる。
【００２１】
一般に、かかる強誘電体メモリにおいては、強誘電体メモリを採用するシステム仕様にもよるが、データ書換え動作の回数に比べると、データ読み出し回数の方が多いのが通常であり、この読み出し動作におけるキャパシタの特性劣化は決して無視することのできないものであった。また、この読み出し動作における再書き込みは、リフレッシュ動作に伴う付加的な読み出し動作とは異なるもので、上記再書き込みを含む読み出し動作におけるメモリの特性劣化は、簡単には解決できないものであり、その結果、メモリセルへのアクセス回数を増大できないという課題があった。
【００２２】
本発明は、上記課題に鑑みてなされたもので、破壊読出しによる不揮発性メモリの特性劣化を抑え、メモリセルへのアクセス回数を増大することを可能とする不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記課題を解決するため、本発明（請求項１）にかかる不揮発性半導体記憶装置は、破壊読出し動作とその後の再書き込み動作を行う複数の不揮発性メモリセルの各々が、複数のワード線と複数のビット線の各交点にマトリクス状に配置されてなり、かつ、１つのカラムアドレスで選択される領域を構成する各カラムがワード線方向に配列されてなる不揮発性半導体記憶装置であって、前記各ビット線にはスイッチング素子を介してビット線負荷容量が接続されており、選択カラムに属する前記不揮発性メモリセルのデータ読み出し動作時には、前記スイッチング素子が制御されて、前記選択カラムに属するビット線と前記ビット線負荷容量とが電気的に接続され、非選択カラムに属する前記不揮発性メモリセルのデータ読み出し動作時には、前記スイッチング素子が制御されて、前記非選択カラムに属するビット線と前記ビット線負荷容量とが電気的に切断される、ものとしたものである。
【００２４】
これにより、非選択カラムにおける不揮発性メモリセルの読み出し動作におけるデータ破壊の程度を軽減でき、さらには強誘電体キャパシタへの負荷による該キャパシタの劣化を抑え、結果的にメモリセルへのアクセス回数を増大することが可能となる。
【００２５】
また、本発明（請求項２）にかかる不揮発性半導体記憶装置は、前記不揮発性メモリセルのデータ読み出し動作時における、前記スイッチング素子による前記選択カラム、あるいは非選択カラムの前記ビット線と前記ビット線負荷容量との電気的な接続、あるいは切断は、センスアンプが活性化される前に行われる、ものとしたものである。
【００２６】
これにより、非選択カラムに属するメモリセルの読み出し動作によるデータ破壊の程度を、確実に低減することができる。
【００２７】
また、本発明（請求項３）にかかる不揮発性半導体記憶装置は、前記不揮発性メモリセルのデータ読み出し動作における、前記非選択カラムに属する不揮発性メモリセルのデータ破壊量が、前記選択カラムに属する不揮発性メモリセルのデータ破壊量より小さい、ものとしたものである。
【００２８】
これにより、不揮発性メモリセルのデータ読み出し動作において、非選択カラムに属する不揮発性メモリセルのデータが、選択カラムに属する不揮発性メモリセルのデータと同程度まで破壊されてしまうのを回避することができる。
【００２９】
また、本発明（請求項４）にかかる不揮発性半導体記憶装置は、前記選択カラムに属する不揮発性メモリセルのデータ読み出し動作時には、前記選択カラムに属するセンスアンプが活性化され、前記非選択カラムに属する不揮発性メモリセルのデータ読み出し動作時には、前記非選択カラムに属するセンスアンプが活性化されない、ものとしたものである。
【００３０】
これにより、不揮発性メモリセルのデータ読み出し動作における、非選択カラムに属する不揮発性メモリのデータ破壊を、大きく低減することができるとともに、非選択カラムでのビット線間の電位差が小さいことに起因するセンスアンプの誤動作を回避でき、さらにはセンスアンプの起動電力をも削減することができる。
【００３１】
また、本発明（請求項５）にかかる不揮発性半導体記憶装置は、前記非選択カラムに属するセンスアンプが活性化されない期間は、前記ワード線が選択されている期間である、ものとしたものである。
【００３２】
これにより、非選択カラムに属するセンスアンプの動作が制限される期間を最小限にしつつ、非選択カラムに属する不揮発性メモリセルの、データ読み出し動作によるデータ破壊量を大きく低減することができる。
【００３３】
また、本発明（請求項６）にかかる不揮発性半導体記憶装置は、前記非選択カラムに属する不揮発性メモリセルのデータ読み出し動作時に、該非選択カラムに属する不揮発性メモリセルについては、再書き込み動作が行われない、ものとしたものである。
【００３４】
これにより、非選択カラムに属する不揮発性メモリセルの、再書き込み動作によるデータ破壊を回避することができる。
【００３５】
また、本発明（請求項７）にかかる不揮発性半導体記憶装置は、前記不揮発性メモリセルは、強誘電体キャパシタにより構成される、ものとしたものである。
【００３６】
これにより、強誘電体メモリにおけるメモリキャパシタの読み出し動作におけるデータ破壊の程度を軽減でき、さらにはメモリセルキャパシタへの負荷による該キャパシタの劣化を抑え、結果的に強誘電体メモリにおけるメモリセルへのアクセス回数を増大することが可能となる。
【発明の効果】
【００３７】
本発明にかかる不揮発性半導体記憶装置によれば、選択カラムに属する不揮発性メモリセルのデータ読み出し動作時には、スイッチング素子を制御して、選択カラムに属するビット線とビット線負荷容量とを電気的に接続し、非選択カラムに属する不揮発性メモリセルのデータ読み出し動作時には、スイッチング素子を制御して、非選択カラムに属するビット線とビット線負荷容量とを電気的に切断する、ようにしたので、不揮発性メモリセルのデータ読み出し動作において、記憶データを保証しつつ、不揮発性メモリへの負荷を軽減することが可能となり、強誘電体メモリの読み出し回数、ひいてはアクセス回数を増大でき、同時に消費電力の低減も可能となる。
【発明を実施するための最良の形態】
【００３８】
（実施の形態１）
以下、本発明の実施の形態１による不揮発性半導体記憶装置について、図面を参照しながら説明する。
図１は、本実施の形態１による強誘電体メモリにおけるメモリアレイ部の回路構成図を示す。図１において、４および８はメモリアレイを構成する１Ｔ１Ｃ（１トランジスタ１キャパシタ）型のメモリセルであり、５はセンスアンプ、６はビット線プリチャージ回路であり、これらは、図１１に示す従来回路におけるメモリセル１、センスアンプ２、ビット線プリチャージ回路３と同様のものである。
【００３９】
ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ８，ＢＬ９，ＢＬ１０はビット線、／ＢＬ０，／ＢＬ１，／ＢＬ２，／ＢＬ８，／ＢＬ９，／ＢＬ１０は反転ビット線で、両者でビット線対を構成するものであり、ＷＬ０，ＷＬ１，ＷＬ２はワード線、ＣＰ０，ＣＰ１，ＣＰ２はセルプレート線であり、これらも、図１１に示す従来回路におけると同様のものである。
７はスイッチ７ａ を介して各ビット線に接続されるビット線負荷容量である。
【００４０】
また、本メモリセルアレイは、１つのカラムアドレスで選択されるメモリセル群よりなる領域を構成する各カラムが、ワード線方向に複数配列されて構成されており、各カラム毎にその動作が選択、非選択とされるものであるが、図１において、カラム〔０〕は選択カラム、カラム〔１〕は非選択カラムである。
【００４１】
図２は、本実施の形態１による強誘電体メモリにおける、選択カラム〔０〕での読み出し動作時の主要信号タイミング図であり、図３は、非選択カラム〔１〕での読み出し動作時の主要信号タイミング図である。
【００４２】
また、図４は、本実施の形態１の、選択カラム〔０〕における強誘電体キャパシタのヒステリシス曲線を用いた動作説明図であり、図５は、本実施の形態１の、非選択カラム〔１〕における強誘電体キャパシタのヒステリシス曲線を用いた動作説明図である。
【００４３】
まず、図１に示される本実施の形態１の強誘電体メモリのメモリアレイ部の基本構成について説明する。
上述したように、１つのカラムアドレスで選択されるメモリ領域を構成するカラムは、例えば、ビット線ＢＬ０〜ＢＬ７と反転ビット線／ＢＬ０〜／ＢＬ７よりなる８つのビット線対と、これらに接続されるメモリセル１とから成っており、これらのカラム、すなわちカラム〔０〕、カラム〔１〕は、ワード線方向に複数配列されている。
【００４４】
さらに、上記ワード線ＷＬ０〜ＷＬ７及びセルプレート線ＣＰ０〜ＣＰ７は、同一のもの、即ちワード線ＷＬ０及びセルプレート線ＣＰ０が、上記ワード線方向に配列されたカラム〔０〕、カラム〔１〕に対して共通に接続されている。
このようにして、メモリセル群はマトリックス状に配置されている。
【００４５】
また、ビット線負荷容量７は、それぞれが同一の容量値であり、各ビット線ＢＬ０〜ＢＬ７、／ＢＬ０〜／ＢＬ７には、スイッチ（ＳＷ）７ａを介して接続されている。また、スイッチ（ＳＷ）７ａは、そのオン、オフが１つのカラムにおいて同一であるが、異なるカラムでは、それぞれ別の制御信号により制御される。例えば、カラム〔０〕では制御信号ＢＣ０により、カラム〔１〕では制御信号ＢＣ１により制御される。
【００４６】
まず、本実施の形態１の読み出し動作に関して、カラム〔０〕が選択され、カラム〔１〕が非選択である場合における、選択カラム０での読み出し動作について、メモリセル４と、これに接続されるＢＬ０および／ＢＬ０を、例に挙げて説明する。
【００４７】
（１）選択カラム〔０〕での読み出し動作
Ａ．メモリセル４の記録データが“１”の場合
読み出し動作前にメモリセル４に記録されたデータが“１”の場合、選択ワード線ＷＬ０、選択プレート線ＣＰ０が“Ｌ”から“Ｈ”になる以前の、図２のタイミング図におけるＴａの期間では、図４のヒステリシス曲線での分極状態はＡ点にある。
【００４８】
次に、ビット線プリチャージ制御信号ＢＰＥが“Ｈ”から“Ｌ”になり、選択ワード線ＷＬ０、選択プレート線ＣＰ０が“Ｌ”から“Ｈ”になると（図２における期間Ｔｂ）、選択されたメモリセル４から、記憶データがビット線ＢＬ０へ読み出される。
【００４９】
このとき同時に、選択カラム〔０〕においては制御信号ＢＣ０が“Ｌ”から“Ｈ”になることで、ビット線負荷容量７が各ビット線に接続される。ビット線負荷容量７が各ビット線に接続された状態でのビット線のトータル容量は、該ビット線負荷容量のメモリセルキャパシタ容量との比率（Ｃｂ／Ｃｓ比）が最適で、読み出し動作におけるビット線対間の電位差（ΔＶ）が可能な限り最大となり安定動作するように調整されている。この期間Ｔｂにおいて、ヒステリシス曲線での分極状態は、図４におけるＡ点からＢ点へと移行する。この時のＢ点は、ヒステリシス曲線の分極反転曲線とビット線容量負荷線との交点となる。また同時に、ビット線／ＢＬ０には、電位比較用のリファレンス電位が供給される。
【００５０】
次に、カラム〔０〕に属するセンスアンプを制御するセンスアンプ制御信号ＳＡＥが“Ｌ”から“Ｈ”になると（図２における期間Ｔｃ）、各ビット線対ＢＬ０、／ＢＬ０間の電位は、センスアンプ回路の電源電圧差まで増幅される。この期間Ｔｃにおいて、ヒステリシス曲線での分極状態は、図４におけるＢ点からＣ点へと移行する。また、この各ビット線対ＢＬ０、／ＢＬ０間の電位差がセンスアンプ回路の電源電圧差まで増幅された時点で、メモリセル４のデータは、読み出しデータとして正常に取り出されたことになり、その後データバス線へと伝送され、最終的にメモリ装置外部へと正常にデータ出力することが可能である。図４のヒステリシス曲線での分極状態がＡ点からＣ点になったことは、初期からの分極電荷量が減少し、破壊読み出しがなされたことを意味する。
【００５１】
通常の読み出し動作においては、初期の分極状態を再現するために、以降に述べる再書き込み動作を必ず行う。
具体的な動作としては、まず、選択プレート線ＣＰ０が“Ｈ”から“Ｌ”になり、図２の期間Ｔｄに入ると、図４のヒステリシス曲線での分極状態は、Ｃ点からＤ点へと移行する。
【００５２】
次に、センスアンプ制御信号ＳＡＥを“Ｈ”から“Ｌ”にした後、ビット線プリチャージ制御信号ＢＰＥを“Ｌ”から“Ｈ”にすることで、選択ビット線ＢＬ０は“Ｌ”にプリチャージされ、図４のヒステリシス曲線での分極状態は、Ｄ点から初期のＡ点へと戻る（図示右端の期間Ｔａ）。
これは、再書き込みが行われたことを意味する。
【００５３】
このとき同時に、ビット線負荷容量７の電荷がディスチャージされた後、制御信号ＢＣ０が“Ｈ”から“Ｌ”にされる。
【００５４】
Ｂ．メモリセル１の記録データが“０”の場合
一方、読み出し動作前にメモリセル１に記録されたデータが“０”の場合、初期のヒステリシス曲線での分極状態は、図４の点Ａ’にあり、同じ動作タイミングが実行されると、その分極状態は図４に示される、Ｂ’、Ｃ’、Ｄ’（＝Ａ’）へと順次移行する。しかるに、この場合は、“１”データの場合と異なり、初期からの分極電荷量の減少がなく、破壊読出しとはならない。
【００５５】
続いて、非選択カラム〔１〕での読み出し動作について、メモリセル８とこれに接続するＢＬ８および／ＢＬ８を例に挙げて説明する。
【００５６】
（２）非選択カラム〔１〕での読み出し動作
Ａ．メモリセル８の記録データが“１”の場合
読み出し動作前にメモリセル８に記録されたデータが“１”の場合、選択ワード線ＷＬ０、選択プレート線ＣＰ０が“Ｌ”から“Ｈ”になる以前の、図３のタイミング図におけるＴａの期間では、図５のヒステリシス曲線での分極状態は、Ａ点にある。
【００５７】
ビット線プリチャージ制御信号ＢＰＥが“Ｈ”から“Ｌ”になり、選択ワード線ＷＬ０、選択プレート線ＣＰ０が“Ｌ”から“Ｈ”になると（図３の期間Ｔｂ）、非選択カラム〔１〕のメモリセル８からも記憶データがビット線ＢＬ０へ読み出される。
【００５８】
このとき、非選択カラム１において、制御信号ＢＣ１は“Ｌ”のままであり、ビット線負荷容量７は、各ビット線には接続されない。この期間Ｔｂにおいて、図５のヒステリシス曲線での分極状態は、Ａ点からＢ点へと移行する。この時のＢ点は、ヒステリシス曲線の分極反転曲線とビット線容量負荷線との交点となる。この時、非選択カラム〔１〕においては、ビット線負荷容量７が各ビット線に接続されていないため、ビット線のトータル容量は、選択カラム〔０〕の場合と比較して小さくなる。これにより、図５におけるビット線負荷容量線の傾きは小さくなり、交点Ｂの位置も、選択カラム〔０〕の場合とは異なり、図面上で上方にシフトすることとなる。したがって、該非選択カラム〔１〕におけるメモリセルの、読み出し動作におけるデータ“１”の破壊の程度は小さくなる。また同時に、ビット線／ＢＬ０には、電位比較用のリファレンス電位が供給される。
【００５９】
次に、本実施の形態１における非選択カラム〔１〕においては、図３に示されるように、センスアンプ制御信号ＳＡＥが“Ｌ”から“Ｈ”になると（図３の期間Ｔｃ）、各ビット線ＢＬ８、／ＢＬ８の電位は、センスアンプ回路の電源電圧差まで増幅される。この期間Ｔｃにおいて、図５に示されるヒステリシス曲線での分極状態は、Ｂ点からＣ点へと移行する。
【００６０】
図５に示されるヒステリシス曲線での分極状態が、Ａ点からＣ点になったことは、初期からの分極電荷量が減少し破壊読み出しがなされたことを意味するが、前述したように、非選択カラム〔１〕においては、この初期からの分極電荷量の減少の程度は小さい。
【００６１】
そして、本実施の形態１においては、非選択カラム〔１〕においても、この後、再書き込み動作が行われる。
【００６２】
具体的な動作としては、まず、選択プレート線ＣＰ０が“Ｈ”から“Ｌ”になり、図３の期間Ｔｄに入ると、図５に示されるヒステリシス曲線での分極状態は、Ｃ点からＤ点へと移行する。
【００６３】
次に、センスアンプ制御信号ＳＡＥを“Ｈ”から“Ｌ”にした後、ビット線プリチャージ制御信号ＢＰＥを“Ｌ”から“Ｈ”にすることで、選択ビット線ＢＬ８は“Ｌ”にプリチャージされ、図５に示されるヒステリシス曲線での分極状態は、Ｄ点から初期のＡ点へと戻る（図示右端の期間Ｔａ）。
これは、再書き込みが行われたことを意味する。
【００６４】
Ｂ．メモリセル８の記録データが“０”の場合
一方、読み出し動作前にメモリセル８に記録されたデータが“０”の場合、初期のヒステリシス曲線での分極状態は図５の点Ａ’にあり、同じ動作タイミングが実行されると、その分極状態は図５のＢ’、Ｃ’、Ｄ’（＝Ａ’）へと順次移行する。しかるに、この場合は、“１”データの場合と異なり、初期からの分極電荷量の減少がなく、破壊読出しとはならない。
【００６５】
以上のように、本実施の形態１による不揮発性メモリによれば、各ビット線にスイッチング素子を介してビット線付加容量を接続し、選択カラムにおいては該スイッチング素子を制御してビット線負荷容量７を各ビット線に接続し、非選択カラムにおいては該スイッチング素子を制御してビット線負荷容量７を各ビット線に接続しないようにしたので、該非選択カラムにおけるビット線のトータル容量は、選択カラムにおけるビット線のトータル容量と比較して小さくなる。この結果、非選択カラムに属する不揮発性メモリセルの読み出し動作における、データ“１”の破壊の程度を小さくすることができる。そして、この非選択カラムに属する不揮発性メモリセルの、データ“１”の破壊の程度を小さくすることにより、該読み出し動作に続く再書き込み動作において、強誘電体キャパシタにかかる負荷を軽減することが可能となり、これにより、該強誘電体メモリよりの読み出し回数、ひいてはアクセス回数を大きく増大することが可能となる。
【００６６】
ただし、本実施の形態１においては、ビット線負荷容量７が接続されない状態でのビット線のトータル容量は、メモリセルキャパシタ容量との比率（Ｃｂ／Ｃｓ比）において最適値ではないため、このビット線負荷容量７が接続されない状態での、読み出し動作におけるビット線対間の電位差（ΔＶ）は小さく、この状態でセンスアンプが起動された場合には、誤動作を起こす可能性がある。
【００６７】
したがって、本実施の形態１の構成は、非選択カラムにおけるデータの保証が必要でない場合に、特に有効であると考えられる。
【００６８】
（実施の形態２）
以下、本発明の実施の形態２について、図面を参照しながら説明する。
本発明の実施の形態２による強誘電体メモリは、上記実施の形態１の構成において、センスアンプを、各カラムごとに独立に制御するようにしたものである。
【００６９】
図６は、本実施の形態２による強誘電体メモリにおけるメモリアレイ部の回路構成図を示す。図６において、上記図１におけると同様、４および８はメモリアレイを構成する１Ｔ１Ｃ（１トランジスタ１キャパシタ）型のメモリセルであり、ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ８，ＢＬ９，ＢＬ１０、／ＢＬ０，／ＢＬ１，／ＢＬ２，／ＢＬ８，／ＢＬ９，／ＢＬ１０は、ビット線対であり、ＷＬ０，ＷＬ１，ＷＬ２はワード線、ＣＰ０，ＣＰ１，ＣＰ２はセルプレート線であり、５はセンスアンプ、６はビット線プリチャージ回路であり、７はスイッチ７ａを介して各ビット線に接続されるビット線負荷容量である。
【００７０】
カラム〔０〕は、１つのカラムアドレスで選択される領域を構成する各カラムが、ワード線方向に配列されてなるうちの選択カラム、カラム〔１〕は、非選択カラムである。
【００７１】
図７は、本実施の形態２による強誘電体メモリにおける、選択カラムでの読み出し動作時の主要信号タイミング図であり、図８は、本実施の形態２の非選択カラムでの読み出し動作時の主要信号タイミング図である。
【００７２】
図９は、本実施の形態２の選択カラムにおける強誘電体キャパシタのヒステリシス曲線を用いた動作説明図であり、図１０は、本実施の形態２の非選択カラムにおける強誘電体キャパシタのヒステリシス曲線を用いた動作説明図である。
【００７３】
まず、図６に示される本実施の形態２の強誘電体メモリのメモリアレイ部の基本構成について説明する。
１つのカラムアドレスで選択されるメモリ領域を構成するカラムは、例えばビット線ＢＬ０〜ＢＬ７とビット線／ＢＬ０〜／ＢＬ７の８つのビット線対と、これらに接続されるメモリセルとから成っており、これらのカラムはワード線方向に複数配列されており、さらに同一のワード線ＷＬ０〜ＷＬ７およびプレート線ＣＰ０〜ＣＰ７が、上記１つのカラムアドレスで選択されるメモリセル群よりなる領域を構成する、ワード線方向に複数配列されたカラム〔０〕、カラム〔１〕に対して共通に接続されている。このようにして、メモリセル群はマトリックス状に配置されている。
【００７４】
ここで、本実施の形態２においては、実施の形態１とは異なり、センスアンプは１つのカラムアドレス毎に独立して、すなわち、カラム〔０〕、カラム〔１〕の各カラムごとに独立に制御されている。
【００７５】
また、ビット線負荷容量７はそれぞれが同一の容量値であり、各ビット線ＢＬ０〜ＢＬ７、／ＢＬ０〜／ＢＬ７には、スイッチ（ＳＷ）７ａを介して接続されている。また、スイッチ（ＳＷ）７ａは、そのオン、オフが１つのカラムにおいて同一であるが、異なるカラムではそれぞれ別の制御信号により制御される。例えば、カラム〔０〕では制御信号ＢＣ０により、カラム〔１〕では制御信号ＢＣ１により制御される。
【００７６】
まず、本実施の形態２の読み出し動作に関して、カラム〔０〕が選択され、カラム〔１〕が非選択である場合における、選択カラム０での読み出し動作について、メモリセル４と、これに接続するＢＬ０および／ＢＬ０を、例に挙げて説明する。
【００７７】
（１）選択カラム〔０〕での読み出し動作
Ａ．メモリセル４の記録データが“１”の場合
読み出し動作前にメモリセル４に記録されたデータが“１”の場合、選択ワード線ＷＬ０、選択プレート線ＣＰ０が“Ｌ”から“Ｈ”になる以前の、図７のタイミング図におけるＴａの期間では、図９のヒステリシス曲線での分極状態はＡ点にある。
【００７８】
次に、ビット線プリチャージ制御信号ＢＰＥが“Ｈ”から“Ｌ”になり、選択ワード線ＷＬ０、選択プレート線ＣＰ０が“Ｌ”から“Ｈ”になると（図７における期間Ｔｂ）、選択されたメモリセル４から、記憶データがビット線ＢＬ０へ読み出される。
【００７９】
このとき同時に、選択カラム〔０〕においてはＢＣ０が“Ｌ”から“Ｈ”になることで、ビット線負荷容量７が各ビット線に接続される。ビット線負荷容量７が各ビット線に接続された状態でのビット線のトータル容量は、該ビット線負荷容量のメモリセルキャパシタ容量との比率（Ｃｂ／Ｃｓ比）が最適で、読み出し動作におけるビット線対間の電位差（ΔＶ）が、可能な限り最大となり安定動作するように調整されている。この期間Ｔｂにおいて、ヒステリシス曲線での分極状態は、図９におけるＡ点からＢ点へと移行する。この時のＢ点は、ヒステリシス曲線の分極反転曲線とビット線容量負荷線との交点となる。また同時に、ビット線／ＢＬ０には電位比較用のリファレンス電位が供給される。
【００８０】
次に、カラム〔０〕に属するセンスアンプを制御するセンスアンプ制御信号ＳＡＥ０が“Ｌ”から“Ｈ”になると（図７における期間Ｔｃ）、各ビット線ＢＬ０、／ＢＬ０の電位は、センスアンプ回路の電源電圧差まで増幅される。この期間Ｔｃにおいて、ヒステリシス曲線での分極状態は、図９におけるＢ点からＣ点へと移行する。また、この各ビット線ＢＬ０、／ＢＬ０の電位差がセンスアンプ回路の電源電圧差まで増幅された時点で、メモリセル４のデータは、読み出しデータとして正常に取り出されたことになり、その後データバス線へと伝送され、最終的にメモリ装置外部へと正常にデータ出力することが可能である。図９のヒステリシス曲線での分極状態がＡ点からＣ点になったことは、初期からの分極電荷量が減少し破壊読み出しがなされたことを意味する。
【００８１】
通常の読み出し動作においては、初期の分極状態を再現するために、以降に述べる再書き込み動作を必ず行う。
具体的な動作としては、まず、選択プレート線ＣＰ０が“Ｈ”から“Ｌ”になり、図７の期間Ｔｄに入ると、図９のヒステリシス曲線での分極状態は、Ｃ点からＤ点へと移行する。
【００８２】
次に、センスアンプ制御信号ＳＡＥ０を“Ｈ”から“Ｌ”にした後、ビット線プリチャージ制御信号ＢＰＥを“Ｌ”から“Ｈ”にすることで、選択ビット線ＢＬ０は“Ｌ”にプリチャージされ、図９のヒステリシス曲線での分極状態は、Ｄ点から初期のＡ点へと戻る（図示右端の期間Ｔａ）。
これは、再書き込みが行われたことを意味する。
【００８３】
このとき、同時に、ビット線負荷容量７の電荷がディスチャージされた後、制御信号ＢＣ０が“Ｈ”から“Ｌ”にされる。
【００８４】
Ｂ．メモリセル４の記録データが“０”の場合
一方、読み出し動作前にメモリセル４に記録されたデータが“０”の場合、初期のヒステリシス曲線での分極状態は、図９の点Ａ’にあり、同じ動作タイミングが実行されると、その分極状態は図９に示されるＢ’、Ｃ’、Ｄ’（＝Ａ’）へと順次移行する。しかるに、この場合は、“１”データの場合と異なり、初期からの分極電荷量の減少がなく、破壊読出しとはならない。
【００８５】
続いて、非選択カラム１での読み出し動作について、メモリセル８とこれに接続するＢＬ８および／ＢＬ８を例に挙げて説明する。
【００８６】
（２）非選択カラム〔１〕での読み出し動作
Ａ．メモリセル８の記録データが“１”の場合
読み出し動作前にメモリセル８に記録されたデータが“１”の場合、選択ワード線ＷＬ０、選択プレート線ＣＰ０が“Ｌ”から“Ｈ”になる以前の、図８のタイミング図におけるＴａの期間では、図１０のヒステリシス曲線での分極状態は、Ａ点にある。
【００８７】
ビット線プリチャージ制御信号ＢＰＥが“Ｈ”から“Ｌ”になり、選択ワード線ＷＬ０、選択プレート線ＣＰ０が“Ｌ”から“Ｈ”になると（図８の期間Ｔｂ）、非選択カラムのメモリセル８からも記憶データがビット線ＢＬ８へ読み出される。
【００８８】
このとき、非選択カラム〔１〕において、制御信号ＢＣ１は“Ｌ”のままであり、ビット線負荷容量７は、各ビット線には接続されない。この期間Ｔｂにおいて、図１０のヒステリシス曲線での分極状態は、Ａ点からＢ点へと移行する。この時のＢ点は、ヒステリシス曲線の分極反転曲線とビット線容量負荷線との交点となる。この時、非選択カラム〔１〕においては、ビット線負荷容量７が各ビット線に接続されていないため、ビット線のトータル容量は、選択カラムの場合と比較して小さくなる。これにより、図１０におけるビット線負荷容量線の傾きは小さくなり、交点Ｂの位置も、選択カラム〔０〕の場合とは異なり、図面上で上方にシフトすることとなる。したがって、該非選択カラム〔１〕におけるメモリセルの、読み出し動作におけるデータ“１”の破壊の程度は小さくなる。また同時に、ビット線／ＢＬ８には電位比較用のリファレンス電位が供給される。
【００８９】
次に、本実施の形態２における非選択カラム〔１〕においては、図８に示されるように、センスアンプ制御信号ＳＡＥ１は、選択カラムの動作とは異なり“Ｌ”のままであり、各ビット線ＢＬ８、／ＢＬ８の電位は変化しない。したがって、この期間Ｔｃにおいて、図１０のヒステリシス曲線での分極状態は、Ｂ点（Ｃ点と同意）のままである。
【００９０】
次に、選択プレート線ＣＰ０が“Ｈ”から“Ｌ”になり、図８の期間Ｔｄに入ると、図９に示されるヒステリシス曲線での分極状態は、Ｂ点（Ｃ点）からＤ点へと移行する。
【００９１】
図１０に示されるヒステリシス曲線での分極状態が、Ａ点からＤ点になったことは、初期からの分極電荷量が減少し破壊読み出しがなされたことを意味するが、前述したように、非選択カラム〔１〕においては、この初期からの分極電荷量の減少の程度は小さい。
【００９２】
また、本実施の形態２の非選択カラム〔１〕においては、上述したように、ワード線が選択されている全期間においてセンスアンプは起動されず（センスアンプ制御信号ＳＡＥ１はＬｏｗ）、したがって、該非選択カラムにおいては、再書き込み動作が行われない。
【００９３】
次に、ビット線プリチャージ制御信号ＢＰＥを“Ｌ”から“Ｈ”にしても、図１０のヒステリシス曲線での分極状態は、Ｄ点から変化しない。
【００９４】
Ｂ．メモリセル８の記録データが“０”の場合
一方、読み出し動作前にメモリセル８に記録されたデータが“０”の場合、初期のヒステリシス曲線での分極状態は、図１０の点Ａ’にあり、同じ動作タイミングが実行されると、その分極状態はＢ’、Ｃ’、Ｄ’（＝Ａ’）へと順次移行する。ただし、センスアンプを起動しないため、点Ｂ’と点Ｃ’は同じである。しかるに、この場合は、“１”データの場合と異なり、初期からの分極電荷量の減少がなく、破壊読出しとはならない。
【００９５】
以上のように、本実施の形態２による不揮発性メモリによれば、各ビット線にスイッチング素子を介してビット線付加容量を接続するとともに、非選択カラムにおいては、該スイッチング素子を制御して、ビット線負荷容量７を各ビット線に接続しないようにしたので、非選択カラムにおいてはビット線のトータル容量が選択カラムにおけるそれと比較して小さくなり、結果として、該非選択カラムに属する不揮発性メモリセルの読み出し動作における、データ“１”の破壊の程度を小さくできる。また、非選択カラムにおいては、センスアンプを起動せず、再書き込み動作が行われないようにしたので、上記のように、ビット線のトータル容量を非選択カラムにおいては小さくし、データ“１”の破壊の程度を小さくしたことと、さらに、非選択カラムにおいては再書き込み動作をしないこととにより、強誘電体キャパシタへの負荷をさらにより軽減することが可能となり、該強誘電体メモリよりの読み出し回数、ひいてはアクセス回数を大きく増大することが可能となる。
【００９６】
なお、本実施の形態２においては、ビット線負荷容量７が接続されない状態でのビット線のトータル容量は、メモリセルキャパシタ容量との比率（Ｃｂ／Ｃｓ比）において最適値ではないため、読み出し動作におけるビット線対間の電位差（ΔＶ）が小さく、センスアンプが起動されるものであれば誤動作を起こす可能性があるが、該非選択カラムにおいてはセンスアンプは起動されないため、このような誤動作を起こしデータが破壊されることもない。
【００９７】
したがって、ビット線容量をできるだけ小さくすることで、データの破壊を極力抑えることができ、カラムの非選択の動作を相当回数繰り返しても、保持データを保証することが可能である。
【００９８】
また、非選択カラムのセンスアンプを起動しないことで、低消費電力となる、という効果を得ることもできる。
【産業上の利用可能性】
【００９９】
本発明にかかる不揮発性半導体記憶装置は、読み出し動作において、記憶データを保証しつつ、不揮発性メモリへの負荷を軽減することが可能となり、該強誘電体メモリへの読み出し回数、ひいてはアクセス回数を増大でき、同時に消費電力の低減も可能となるものであり、特に、メモリセルへの高アクセス回数や、低消費電力を要求される不揮発性メモリにおいて有用である。
【図面の簡単な説明】
【０１００】
【図１】本発明の第１の実施の形態による強誘電体メモリにおけるメモリアレイ部の回路構成図
【図２】本発明の実施の形態１における選択カラムでの読み出し動作時の主要信号タイミング図
【図３】本発明の実施の形態１における非選択カラムでの読み出し動作時の主要信号タイミング図
【図４】本発明の実施の形態１における選択カラムでの強誘電体キャパシタのヒステリシス曲線を用いた動作説明図
【図５】本発明の実施の形態１における非選択カラムでの強誘電体キャパシタのヒステリシス曲線を用いた動作説明図
【図６】本発明の第２の実施の形態による強誘電体メモリにおけるメモリアレイ部の回路構成図
【図７】本発明の実施の形態２における選択カラムでの読み出し動作時の主要信号タイミング図
【図８】本発明の実施の形態２における非選択カラムでの読み出し動作時の主要信号タイミング図
【図９】本発明の実施の形態２における選択カラムでの強誘電体キャパシタのヒステリシス曲線を用いた動作説明図
【図１０】本発明の実施の形態２における非選択カラムでの強誘電体キャパシタのヒステリシス曲線を用いた動作説明図
【図１１】従来の強誘電体メモリにおけるメモリアレイ部の回路構成図（図（ａ））、及びメモリセル１、１’の詳細な回路構成図（図（ｂ））
【図１２】従来の強誘電体メモリの読み出し動作時の主要信号のタイミング図
【図１３】従来の強誘電体キャパシタのヒステリシス曲線を用いた動作説明図
【符号の説明】
【０１０１】
ＭＣ  メモリセル
Ｓ．Ａ  センスアンプ
Ｂ．Ｐ  ビット線プリチャージ回路
ＳＷ  スイッチ
ＷＬ０  選択ワード線
ＣＰ０  選択プレート線
ＢＰＥ  ビット線プリチャージ制御信号ＢＰＥ
ＢＬ０〜ＢＬ７、／ＢＬ０〜／ＢＬ７  ビット線
ＢＬ８〜ＢＬ１５、／ＢＬ８〜／ＢＬ１５  ビット線
ＷＬ０〜ＷＬ７  ワード線
ＣＰ０〜ＣＰ７  プレート線
ＳＡＥ  センスアンプ制御信号
１、４、８  メモリアレイを構成する１Ｔ１Ｃ型メモリセル
２、５  センスアンプ
３、６  ビット線プリチャージ回路
７  ビット線負荷容量
【図１】
2006228292.tif 000003
【図２】
2006228292.tif 000004
【図３】
2006228292.tif 000005
【図４】
2006228292.tif 000006
【図５】
2006228292.tif 000007
【図６】
2006228292.tif 000008
【図７】
2006228292.tif 000009
【図８】
2006228292.tif 000010
【図９】
2006228292.tif 000011
【図１０】
2006228292.tif 000012
【図１１】
2006228292.tif 000013
【図１２】
2006228292.tif 000014
【図１３】
2006228292.tif 000015