(57)【要約】【課題】  消費電力が低く、消費電流が低く、かつ、動作速度が速い半導体記憶装置および半導体記憶装置の駆動方法を提供する。【解決手段】  半導体記憶装置１０は、半導体層と、半導体層に形成され、制御電極および半導体層に印加される電圧に基づいてデータの書込み、消去、または読出しが可能である複数のメモリセルと、データの書込み対象である選択メモリセルの制御電極へ電圧を供給する第１の昇圧回路ＢＣｐｇｍと、データの書込み対象ではない非選択メモリセルの制御電極へ電圧を供給する第２の昇圧回路ＢＣｐａｓｓとを備え、メモリセルのデータを消去する場合、第１の昇圧回路の昇圧能力が低く、かつ、第２の昇圧回路の昇圧能力が高い第１の昇圧モードで半導体層の電位を昇圧し、次に、第２の昇圧回路の昇圧能力が低く、かつ、第１の昇圧回路の昇圧能力が高い第２の昇圧モードで半導体層の電位を昇圧する。【選択図】  図２
2006252641.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に形成され、制御電極および前記半導体層に印加される電圧に基づいてデータの書込み、消去、または読出しが可能である複数のメモリセルと、
データの書込み対象である選択メモリセルの制御電極へ電圧を供給する第１の昇圧回路と、
データの書込み対象ではない非選択メモリセルの制御電極へ電圧を供給する第２の昇圧回路とを備え、
前記メモリセルのデータを消去する場合、前記第１の昇圧回路の昇圧能力が低く、かつ、前記第２の昇圧回路の昇圧能力が高い第１の昇圧モードで前記半導体層の電位を昇圧し、次に、前記第２の昇圧回路の昇圧能力が低く、かつ、前記第１の昇圧回路の昇圧能力が高い第２の昇圧モードで前記半導体層の電位を昇圧することを特徴とする半導体記憶装置。
【請求項２】
クロックパルスを出力するクロック発生器と、
前記選択メモリセルの制御電極電位を昇圧するときに用いられるクロックパルスの周波数をｍ分の１（ｍ≧１）に分周し、このクロックパルスを前記第１の昇圧回路へ伝達する第１の分周回路と、
前記非選択メモリセルの制御電極電位を昇圧するときに用いられるクロックパルスの周波数をｎ分の１（ｎ≧１）に分周し、このクロックパルスを前記第２の昇圧回路へ伝達する第２の分周回路とをさらに備え、
前記第１の昇圧回路は前記第１の分周回路からのクロックパルスを入力することによって前記半導体層の電位を昇圧し、前記第２の昇圧回路は前記第２の分周回路からのクロックパルスを入力することによって前記半導体層の電位を昇圧し、前記第１の昇圧モードにおいてｍ＞ｎであり、前記第２の昇圧モードにおいてｍ＜ｎあるいは前記第２の昇圧回路が停止状態であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の昇圧モードにおいて、前記第１の昇圧回路は昇圧動作を停止することなくｎ＞１という状態で待機し、
前記第２の昇圧モードにおいて、前記第２の昇圧回路は昇圧動作を停止することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１の昇圧モードから前記第２の昇圧モードへの切換えは、前記半導体層の電位が前記メモリセルのデータを消去するために必要な消去電位に到達する前に行われることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
半導体層と、
前記半導体層に形成され、制御電極および前記半導体層に印加される電圧に基づいてデータの書込みまたは読出しが可能である複数のメモリセルと、
データの書込み対象である選択メモリセルの制御電極へ電圧を供給する第１の昇圧回路と、
データの書込み対象ではない非選択メモリセルの制御電極へ電圧を供給する第２の昇圧回路とを備えた半導体記憶装置の駆動方法において、
前記メモリセルのデータを消去する場合に、
前記第１の昇圧回路の昇圧能力が低く、前記第２の昇圧回路の昇圧能力が高い第１の昇圧モードで前記半導体層の電位を昇圧し、
次に、前記第２の昇圧回路の昇圧能力が低く、前記第１の昇圧回路の昇圧能力が高い第２の昇圧モードで前記半導体層の電位を昇圧することを具備した半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置および半導体記憶装置の駆動方法に関する。
【背景技術】
【０００２】
デジタルカメラや携帯電話などの携帯機器には、ＮＡＮＤフラッシュメモリ等の不揮発性半導体記憶装置が多用されている。このような半導体記憶装置には、低消費電力、低消費電流および高速動作が求められる。
【０００３】
このような半導体記憶装置は、ウェル上に形成されたメモリセルアレイを有する。メモリセルアレイは多数のブロックに分割されており、各ブロックが複数のメモリセルを含む。１つのウェルは複数のブロックに亘って形成されている。典型的には、１つのウェルは、メモリセルアレイ全体に亘って設けられている。そのため、１つのブロックに含まれるメモリセルのデータを消去するためには、複数のブロックに亘って設けられた大容量のウェルを充電する必要がある。以下、メモリセルのデータを消去するために必要なウェルの電位を消去電位という。
【０００４】
ウェルは、複数種類の昇圧回路を用いて昇圧されることがある。例えば、ウェルは、昇圧回路ＢＣｐｇｍおよび昇圧回路ＢＣｐａｓｓの２種類の昇圧回路を用いて昇圧される。昇圧回路ＢＣｐｇｍは、データの書き込み対象であるメモリセル、すなわち選択セルに対して書き込み電圧を供給する。昇圧回路ＢＣｐａｓｓは、データの書込み対象ではないメモリセル、すなわち非選択メモリセルへ書き込み非選択電圧を供給する。昇圧回路ＢＣｐｇｍは、昇圧段数を昇圧回路ＢＣｐａｓｓよりも多く有する。これにより、昇圧回路ＢＣｐｇｍは、昇圧回路ＢＣｐａｓｓよりも高い電位へ昇圧することができる。一方で、昇圧回路ＢＣｐａｓｓは、昇圧回路ＢＣｐｇｍよりも消費電力が小さい。
【０００５】
従来、データの消去時においてウェルを消去電位まで昇圧するために、昇圧回路ＢＣｐｇｍのみを用いる方法（方法１）、あるいは、昇圧回路ＢＣｐｇｍおよびＢＣｐａｓｓの両方を用いる方法（方法２）のいずれかが採用されていた。
【０００６】
方法１では、大容量のウェルを消去電位まで昇圧するために、比較的長時間を必要とする。よって、方法１は、今後一層強く求められる半導体記憶装置の高速動作の要求を満たすことが困難である。方法２では、昇圧回路ＢＣｐｇｍおよびＢＣｐａｓｓの両方を用いて昇圧した後、昇圧回路ＢＣｐｇｍのみを用いて昇圧する。よって、方法２は、ウェルを短時間で昇圧することができる。しかし、方法２は、昇圧回路ＢＣｐｇｍおよびＢＣｐａｓｓの両方を用いるので、瞬間的な消費電流のピーク大きくなりすぎる問題がある。
【０００７】
また、方法１および方法２は、両方とも昇圧回路ＢＣｐｇｍを主に使用してウェルを昇圧する。昇圧回路ＢＣｐｇｍは、ＢＣｐａｓｓよりも昇圧段数が多いので、昇圧効率が悪い。従って、これらの方法は、ウェルを昇圧するために比較的多くの電力を消費するという問題をも有する。
【特許文献１】特開平８−２５５４９３号公報（米国特許第５７０６２４１号明細書）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、消費電力が低く、消費電流が低く、かつ、動作速度が速い半導体記憶装置および半導体記憶装置の駆動方法を提供する。
【課題を解決するための手段】
【０００９】
本発明に係る実施形態に従った半導体記憶装置は、半導体層と、前記半導体層に形成され、制御電極に印加される電圧に基づいてデータの書込みまたは読出しが可能である複数のメモリセルと、データの書込み対象である選択メモリセルの制御電極へ書き込み電圧を供給する第１の昇圧回路と、データの書込み対象ではない非選択メモリセルの制御電極へ非選択書き込み電圧を供給する第２の昇圧回路とを備え、
前記メモリセルのデータを消去する場合、前記第１の昇圧回路の昇圧能力が低く、かつ、前記第２の昇圧回路の昇圧能力が高い第１の昇圧モードで前記半導体層の電位を昇圧し、次に、前記第２の昇圧回路の昇圧能力が低く、かつ、前記第１の昇圧回路の昇圧能力が高い第２の昇圧モードで前記半導体層の電位を昇圧する。
【００１０】
本発明に係る実施形態に従った半導体記憶装置の駆動方法は、半導体層と、前記半導体層に形成され制御電極に印加される電圧に基づいてデータの書込みまたは読出しが可能である複数のメモリセルと、データの書込み対象である選択メモリセルの制御電極へ電圧を供給する第１の昇圧回路と、データの書込み対象ではない非選択メモリセルの制御電極へ電圧を供給する第２の昇圧回路とを備えた半導体記憶装置の駆動方法であって、
前記メモリセルのデータを消去する場合に、
前記第１の昇圧回路の昇圧能力が低く、前記第２の昇圧回路の昇圧能力が高い第１の昇圧モードで前記半導体層の電位を昇圧し、次に、前記第２の昇圧回路の昇圧能力が低く、前記第１の昇圧回路の昇圧能力が高い第２の昇圧モードで前記半導体層の電位を昇圧することを具備する。
【発明の効果】
【００１１】
本発明に従った半導体記憶装置は、消費電力が低く、消費電流が低く、かつ、動作速度が速い。また、半導体記憶装置の駆動方法は、低消費電力かつ低消費電流で、半導体記憶装置を高速動作させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１３】
図１は、本発明に係る実施形態に従った半導体記憶装置１０のブロック図である。半導体記憶装置１０は、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ、ＮＡＮＤ型フラッシュメモリ等である。半導体記憶装置１０は、メモリセルアレイ１、ビット線制御回路２、カラムコーダ３、アドレスバッファ４、ロウデコーダ５、データ入出力バッファ６、基板電位制御回路７、クロック生成回路１１１、昇圧部１１２およびレギュレータ回路１１３を備えている。
【００１４】
メモリセルアレイ１は、複数のメモリセルからなるブロックを多数備えている。例えば、メモリセルアレイ１は、 １０２４個あるいは２０４８個のブロックに分割されている。
【００１５】
メモリセルアレイ１は、１つの半導体層上に形成されている。半導体層は、例えば、半導体基板の表面領域に形成されたｐ型またはｎ型のウェル拡散層でよい。以下、半導体層をウェルとも呼ぶ。
【００１６】
メモリセルは、制御ゲートを有し、この制御ゲートに印加される電圧、およびウェルに印可される電圧に基づいてデータの書込み、消去、または読出しが可能である。メモリセルのデータの消去は、複数のブロックに亘るウェルを消去電位まで昇圧する必要がある。
【００１７】
ビット線制御回路２は、メモリセルアレイ１内のメモリセルへデータを書き込み、メモリセルからデータを読み出すために設けられている。ビット線制御回路２は、データ入出力バッファ６に接続されている。また、ビット線制御回路２は、カラムコーダ３に接続されており、復号されたアドレス信号をカラムデコーダ３から受ける。カラムデコーダ３は、アドレスバッファ４からアドレス信号を受ける。
【００１８】
ロウデコーダ５は、メモリセルアレイ１内のメモリセルの制御ゲートおよび選択ゲートを制御するために設けられている。基板電位制御回路７は、メモリセルアレイ１が形成されたウェルの電位を制御するために設けられている。
【００１９】
クロック生成回路１１１は、所定の周波数でクロックパルスを発生する。クロックパルスは、レギュレータ回路１１３を介して昇圧部１１２へ供給される。昇圧部１１２は、このクロックパルスを受けて昇圧動作を実行する。レギュレータ回路１１３は、オーバーシュートやリプル等を抑制し、安定した出力電位を昇圧部１１２が発生できるように制御を行う。
【００２０】
昇圧部１１２は、カラムデコーダ３、ロウデコーダ５および基板制御回路７に接続されている。よって、昇圧部１１２は、ロウデコーダ５を介してメモリセルの制御ゲートを昇圧を担うとともに、基板制御回路７を介してウェルの昇圧を担うように構成されている。
【００２１】
図２は、昇圧部１１２の一部の構成をより詳細に示した図である。昇圧部１１２は、第１の昇圧回路ＢＣｐｇｍおよび第２の昇圧回路ＢＣｐａｓｓを備えている。第１の昇圧回路ＢＣｐｇｍは、データの書込み対象である選択メモリセルの制御ゲートへ電圧を供給するために設けられている。第２の昇圧回路ＢＣｐａｓｓは、データの書込み対象ではない非選択メモリセルの制御ゲートへ電圧を供給するために設けられている。図２には示されていないが、昇圧部１１２には読み出し電圧等を発生する昇圧回路も含まれている。
【００２２】
第１の昇圧回路ＢＣｐｇｍは、選択メモリセルの制御電極に必要な電圧（例えば、１０Ｖ〜２５Ｖ）まで昇圧することができるように構成されている。また、第２の昇圧回路ＢＣｐａｓｓは、非選択メモリセルの制御電極に必要な電圧（例えば、５Ｖ〜１５Ｖ）まで昇圧することができるように構成されている。
【００２３】
第１の昇圧回路ＢＣｐｇｍは、第２の昇圧回路ＢＣｐａｓｓよりも高い電圧を出力することができるように構成されている。例えば、第１の昇圧回路ＢＣｐｇｍおよび第２の昇圧回路ＢＣｐａｓｓは、キャパシタおよびトランジスタからなる昇圧段から構成されているものとする。この場合、第１の昇圧回路ＢＣｐｇｍは、第２の昇圧回路ＢＣｐａｓｓよりも多くの昇圧段を有する。
【００２４】
昇圧部１１２は、第１の昇圧回路ＢＣｐｇｍに接続された第１の分周回路ＤＣｐｇｍおよび第２の昇圧回路ＢＣｐａｓｓに接続された第２の分周回路ＤＣｐａｓｓをさらに備えている。第１の分周回路ＤＣｐｇｍは、選択メモリセルの制御電極を昇圧するときに用いられるクロックパルスＣＬＫの周波数をｍ分の１（ｍ≧１）に分周する。第１の分周回路ＤＣｐｇｍは、ｍ分の１に分周された第１のクロックパルスＣＬＫｐｇｍを第１の昇圧回路ＢＣｐｇｍへ伝達する。第２の分周回路ＤＣｐａｓｓは、非選択メモリセルの制御電極を昇圧するときに用いられるクロックパルスＣＬＫの周波数をｎ分の１（ｎ≧１）に分周する。第２の分周回路ＤＣｐａｓｓは、ｎ分の１に分周された第２のクロックパルスＣＬＫｐａｓｓを第２の昇圧回路ＢＣｐａｓｓへ伝達する。
【００２５】
本実施形態では、クロックパルスＣＬＫは、第１および第２の分周回路ＤＣｐｇｍおよびＤＣｐａｓｓに共通に入力されている。データの書込み動作では、通例、ｍ＝１、かつ、ｎ＝１とする。よって、第１のクロックパルスＣＬＫｐｇｍおよび第２のクロックパルスＣＬＫｐａｓｓの各周波数は等しい。第１の昇圧回路ＢＣｐｇｍは、第２の昇圧回路ＢＣｐａｓｓよりも多くの昇圧段を有するので、第２の昇圧回路ＢＣｐａｓｓよりも高い電圧を出力することができる。一方で、第２の昇圧回路ＢＣｐａｓｓは、第１の昇圧回路ＢＣｐｇｍよりも昇圧段が少ないので、第１の昇圧回路ＢＣｐｇｍよりも昇圧効率が良い。
【００２６】
ここで、昇圧効率とは、消費電力に対する出力電荷量（電流量）の比率である。よって、第２の昇圧回路ＢＣｐａｓｓは、第１の昇圧回路ＢＣｐｇｍと同じだけの電力を消費して、第１の昇圧回路ＢＣｐｇｍよりも多くの電荷をロウデコーダ５または基板電位制御回路７へ出力することができる。
【００２７】
昇圧部１１２は、トランジスタＴ１〜Ｔ４をさらに備えている。トランジスタＴ１は、第１の昇圧回路ＢＣｐｇｍの出力とロウデコーダ５との間に接続されている。トランジスタＴ４は、第２の昇圧回路ＢＣｐａｓｓの出力とロウデコーダ５との間に接続されている。
【００２８】
トランジスタＴ２は、第１の昇圧回路ＢＣｐｇｍの出力と基板電位制御回路７に接続されている。トランジスタＴ３は、第２の昇圧回路ＢＣｐａｓｓの出力と基板電位制御回路７に接続されている。
【００２９】
データの書込み動作では、トランジスタＴ１およびＴ４がオンになり、トランジスタＴ２およびＴ３はオフになる。従って、第１の昇圧回路ＢＣｐｇｍの出力電位（ノードＮ１の電位）Ｖｐｇｍは、トランジスタＴ１を介してロウデコーダ５へ伝達される。第２の昇圧回路ＢＣｐａｓｓの出力電位（ノードＮ２の電位）Ｖｐａｓｓは、トランジスタＴ４を介してロウデコーダ５へ伝達される。ロウデコーダ５は、ワード線を介して電位Ｖｐｇｍをメモリセルの制御電極へ伝達する。
【００３０】
データの消去動作では、トランジスタＴ１およびＴ４はオフになり、トランジスタＴ２およびＴ３の一方またはその両方がオンになる。トランジスタＴ２がオンになることによって、第１の昇圧回路ＢＣｐｇｍは基板電位制御回路７へ電荷を供給する。トランジスタＴ３がオンになることによって、第２の昇圧回路ＢＣｐａｓｓは基板電位制御回路７へ電荷を供給する。
【００３１】
基板電位制御回路７は、ウェルへこれらの電荷を供給する。ウェルは、例えば、数ｎＦという容量を有する。これは、制御ゲートに接続されたワード線に比べて非常に大きな容量である。従って、ウェルの昇圧には、制御ゲートの昇圧に比べて長時間を要する。
【００３２】
図３は、データの消去動作の流れを示すフロー図である。尚、上述のとおり、データの消去時には、トランジスタＴ１およびＴ４はオフ状態を維持している。図４は、ウェルの電位変化を示したグラフである。図５は、昇圧部１１２の消費電流を示したグラフである。図４および図５において、実線グラフＧ１が第１の実施形態の結果を示し、破線グラフＧ２が上述の従来の方法１を示し、並びに、破線グラフＧ３が上述の従来の方法２をしている。図３〜図５を参照して、本実施形態の動作を説明する。尚、データの書込み／読出し動作は、従来と変わらないのでその説明を省略する。
【００３３】
尚、本実施形態では、第１の昇圧回路ＢＣｐｇｍの昇圧可能な電位を２５Ｖとし、第２の昇圧回路ＢＣｐａｓｓの昇圧可能な電位を１５Ｖとしている。また、データを消去するために必要なウェル電位を２１Ｖとしている。
【００３４】
まず、トランジスタＴ２とトランジスタＴ３の両方をオンにする。これにより、第１の昇圧回路ＢＣｐｇｍおよび第２の昇圧回路ＢＣｐａｓｓが基板電位制御回路７へ接続される（Ｓ１０、時点ｔ１）。
【００３５】
第２の昇圧回路ＢＣｐａｓｓは、書込み／読出し動作時と同様に高い昇圧能力で動作する。即ち、第２の分周回路ＤＣｐａｓｓは、クロックパルスＣＬＫを、分周することなく（ｎ＝１）クロックパルスＣＬＫｐａｓｓとして第２の昇圧回路ＢＣｐａｓｓへ伝達する。  上述のように、第２の昇圧回路ＢＣｐａｓｓは、第１の昇圧回路ＢＣｐｇｍよりも昇圧効率が良い。従って、図４に示すように、本実施形態（Ｇ１）は、従来の方法１（Ｇ１）よりも速くウェルの電位を昇圧することができる。
【００３６】
第１の昇圧回路ＢＣｐｇｍは昇圧動作を停止せず、昇圧能力を落とした状態で動作させる。第１の昇圧回路ＢＣｐｇｍの内部ノードを昇圧しておくことで、時点ｔ２から迅速にウェルの電位を昇圧することができるようにするためである。例えば、第１の分周回路ＤＣｐｇｍは、クロックパルスＣＬＫの周波数を１／１６（ｍ＝１６）に分周し、この分周されたクロックパルスを第１のクロックパルスＣＬＫｐｇｍとして出力する。これにより、第１の昇圧回路ＢＣｐｇｍは、データの書込み／読出し動作の１／１６の昇圧能力で動作する（以下、アイドリング状態とも言う）。
【００３７】
その結果、図５に示すように、本実施形態による昇圧部１１２全体の消費電流Ｉｃｃのピーク（Ｐ１）は、従来の方法２の消費電流Ｉｃｃのピーク（Ｐ３）よりも小さくなる。例えば、ピークＰ３が５１ｍＡであるのに対して、ピークＰ１は、２８ｍＡである。第１の昇圧回路ＢＣｐｇｍがアイドリング状態であり、かつ、第２の昇圧回路ＢＣｐａｓｓの昇圧能力が高いモードを、以下、第１の昇圧モードという。即ち、ｍ＞ｎであるモードを第１の昇圧モードとする。
【００３８】
次に、ウェルの電位が、例えば、１５Ｖ近傍に達したとき（Ｓ２０、時点ｔ２）、第１の昇圧回路ＢＣｐｇｍは、書込み動作時と同様に高い昇圧能力で動作する。即ち、第１の分周回路ＤＣｐｇｍにおいて、上述のｍは、ｍ＝１６からｍ＝１に変更される。第１の分周回路ＤＣｐｇｍは、クロックパルスＣＬＫを分周することなく、クロックパルスＣＬＫｐｇｍとして第１の昇圧回路ＢＣｐｇｍへ伝達する。
【００３９】
第２の昇圧回路ＢＣｐａｓｓは第１の昇圧回路ＢＣｐｇｍよりも昇圧可能な電位が低い。よって、ウェルの電位が第２の昇圧回路ＢＣｐａｓｓの昇圧可能な電位に接近すると、第１の昇圧回路ＢＣｐｇｍの昇圧効率が、第２の昇圧回路ＢＣｐａｓｓの昇圧効率を超える。従って、時点ｔ２から、第２の昇圧回路ＢＣｐａｓｓの代わりに第１の昇圧回路ＢＣｐｇｍを用いることによって、図４に示すように、ウェルを消去電圧まで効率良く昇圧することができる。
【００４０】
第１の昇圧回路ＢＣｐｇｍのみを用いているので、時点ｔ２からｔ３までのグラフＧ１の傾きは、グラフＧ２の傾きと等しくなる。また、グラフＧ１およびＧ３は、図４に示すように同じウェル電位で昇圧動作を切替えている。よって、グラフＧ１における時点ｔ２からｔ３までの時間は、グラフＧ３において昇圧動作が切り替わる時点ｔ１ａから昇圧動作を停止する時点ｔ２ａまでの時間とほぼ等しい。
【００４１】
第２の昇圧回路ＢＣｐａｓｓは、動作を停止する。時点ｔ２以降、第２の昇圧回路ＢＣｐａｓｓの昇圧効率が第１の昇圧回路ＢＣｐｇｍの昇圧効率を下回り、ウェルの電位が更に上がると第２の昇圧回路ＢＣｐａｓｓの昇圧可能な電位を超えてしまうからである。昇圧可能な電位を超えた後も動作させると、第２の昇圧回路ＢＣｐａｓｓはウェルの昇圧に貢献しないだけでなく、無駄に消費電力を消費することになる。これにより、本実施形態の消費電流Ｉｃｃのピークは低い状態を維持する。代替的に、ｎ＝無限大にして、第２の分周回路ＤＣｐａｓｓが第２のクロックパルスＣＬＫｐａｓｓを出力しないようしてもよい。このように、第１の昇圧回路ＢＣｐｇｍの昇圧能力が高く、かつ、第２の昇圧回路ＢＣｐａｓｓの昇圧能力が低いモードを、以下、第２の昇圧モードという。即ち、第２の昇圧回路ＢＣｐａｓｓが停止状態であるか、あるいは、ｍ＜ｎ＝∞であるモードを第２の昇圧モードとする。
【００４２】
時点ｔ２は、第１の昇圧モードから第２の昇圧モードへの切替えの時点を示す。第２の昇圧回路ＢＣｐａｓｓの昇圧可能電圧は、通例、メモリセルのデータを消去するために必要な消去電位よりも低いため、この切替えの時点ｔ２は、ウェルの電位がメモリセルのデータを消去するために必要な消去電位に到達する前に行われることになる。
【００４３】
第１の昇圧モードから第２の昇圧モードへの切替えは、本実施形態のように、ウェルの電位が第２の第２の昇圧回路ＢＣｐａｓｓの昇圧可能電位の近傍に達した時に実行してよいが、昇圧効率の観点から、ｎ＝１における第１の昇圧回路ＢＣｐｇｍの昇圧効率がｍ＝１における第２の昇圧回路ＢＣｐａｓｓの昇圧効率と等しくなったときに行われることが好ましい。
【００４４】
次に、時点ｔ３において、ウェルの昇圧動作が完了し、メモリセルのデータの消去動作が実行される（Ｓ３０）。昇圧動作の終了時の消費電流Ｉｃｃは、グラフＧ１〜Ｇ３においてほぼ等しい。
【００４５】
このように、本実施形態による半導体記憶装置１０は、ウェルの昇圧当初において昇圧効率の良い第２の昇圧回路ＢＣｐａｓｓを用い（第１のモード）、その後、昇圧電位の高い第１の昇圧回路ＢＤｐｇｍを用いる（第２のモード）。これにより、本実施形態による半導体記憶装置１０は、従来の方法１よりも速くデータを消去することができ、尚且つ、従来の方法２よりも消費電流Ｉｃｃのピークを低下させることができる。
【００４６】
携帯機器では、消費電流Ｉｃｃの上限が仕様において規定されている。さらに、動作速度の速い半導体記憶装置が求められている。例えば、消費電流Ｉｃｃの上限が３０ｍＡであるとする。従来の方法２を採用する半導体記憶装置は、ウェルの昇圧速度が速いが、消費電流Ｉｃｃのピークが高いので、この仕様を満たすことができない。従来の方法１を採用する半導体記憶装置は、消費電流Ｉｃｃのピークが低いが、ウェルの昇圧速度が遅い。本実施形態に従った半導体記憶装置１０は、消費電流Ｉｃｃの仕様を満たし、尚且つ、動作速度が比較的速い。
【００４７】
さらに、本実施形態による半導体記憶装置１０は、第１の昇圧回路ＢＣｐｇｍと同等かまたはそれ以上に第２の昇圧回路ＢＣｐａｓｓを活用している。ウェルの電位が低いときに昇圧効率の良い第２の昇圧回路ＢＣｐａｓｓを用いているので、本実施形態による半導体記憶装置１０は、従来の方法１および方法２に比較して消費電力が少ない。図５において、グラフＧ１とＩｃｃ＝３ｍＡのラインとが取り囲む面積Ｓ１、グラフＧ２とＩｃｃ＝３ｍＡのラインとが取り囲む面積Ｓ２  並びに、グラフＧ３とＩｃｃ＝３ｍＡのラインとが取り囲む面積Ｓ３を比較すると、面積Ｓ１が最も小さい。これは、本実施形態による半導体記憶装置１０の消費電力が、従来の方法１および方法２に比較して少ないことを意味する。
【００４８】
消費電力の観点から、第１の昇圧モードから第２の昇圧モードへの切替えの時点ｔ２は、面積Ｓ１を最小にする時点にすることが好ましい。
【００４９】
上記実施例において、時点ｔ１から時点ｔ３の期間はトランジスタＴ２をオンしているが、時点ｔ１から時点ｔ２の期間はオフとしておき、時点ｔ２から時点ｔ３の期間はオンとしてもよい。その場合、適切に制御してやらないと、時点ｔ１から時点ｔ２の期間において、第１の昇圧回路ＢＣｐｇｍの出力ノードＮ１とノードＮ３の電位差が大きくなり、トランジスタＴ２にストレスが印加される危険性がある。また、時点ｔ２においてトランジスタＴ２がオンした時に、その電位差のためにスナップバック現象が発生する危険性がある。
【００５０】
上記実施例において、時点ｔ２から時点ｔ３期間は、トランジスタＴ３をオンしたままとしているが、オフとしてもよい。その場合、第２の昇圧回路ＢＣｐａｓｓの出力ノードＮ２とノードＮ３の電位差が大きくなり、トランジスタＴ３にストレスが印加される危険性がある。
【図面の簡単な説明】
【００５１】
【図１】本発明に係る実施形態に従った半導体記憶装置１０のブロック図。
【図２】昇圧部１１２の構成をより詳細に示した図。
【図３】データの消去動作の流れを示すフロー図。
【図４】ウェルの電位変化を示したグラフ。
【図５】昇圧部１１２の消費電流を示したグラフ。
【符号の説明】
【００５２】
１０  半導体記憶装置
１１２  昇圧部
７  基板電位制御回路
ＢＣｐｇｍ  第１の昇圧回路
ＢＣｐａｓｓ  第２の昇圧回路
ＤＣｐｇｍ  第１の分周回路
ＤＣｐａｓｓ  第２の分周回路
Ｔ１〜Ｔ４  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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