(57)【要約】【課題】簡単な工程でＮｉシリサイドを形成する。【解決手段】基板上に半導体膜を形成し、前記基板を加熱しながら前記半導体膜上にＮｉ膜を成膜することにより、前記半導体膜にＮｉシリサイドを形成することを特徴とする。また基板上に半導体膜を形成し、前記基板を４５０℃以上に加熱しながら前記半導体膜上にＮｉ膜を成膜することにより、前記半導体膜にＮｉシリサイドを形成することを特徴とする。また基板上に半導体膜を形成し、前記基板を４５０℃以上に加熱しながら前記半導体膜上にＮｉ膜を１０ｎｍ以上成膜することにより、前記半導体膜にＮｉシリサイドを形成することを特徴とする。【選択図】なし【特許請求の範囲】
【請求項１】
基板上に半導体膜を形成し、
前記基板を加熱しながら前記半導体膜上にニッケル膜を成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする半導体装置の作製方法。
【請求項２】
基板上に半導体膜を形成し、
前記基板を４５０℃以上に加熱しながら前記半導体膜上にニッケル膜を成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする半導体装置の作製方法。
【請求項３】
基板上に半導体膜を形成し、
前記基板を４５０℃以上に加熱しながら前記半導体膜上にニッケル膜を１０ｎｍ以上成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする半導体装置の作製方法。
【請求項４】
基板上に半導体膜を形成し、
前記半導体上の酸化膜を除去し、
前記基板を４５０℃以上に加熱しながら前記半導体膜上にニッケル膜を成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする半導体装置の作製方法。
【請求項５】
基板上に半導体膜を形成し、
前記半導体上の酸化膜を除去し、
前記基板を４５０℃以上に加熱しながら前記半導体膜上にニッケル膜を１０ｎｍ以上成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする半導体装置の作製方法。
【請求項６】
基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極をマスクとして前記ゲート絶縁膜の一部をエッチング除去して前記半導体膜の一部を露出させ、
前記基板を加熱しながら前記露出した半導体膜上にニッケル膜を成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする半導体装置の作製方法。
【請求項７】
基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極をマスクとして前記ゲート絶縁膜の一部をエッチング除去して前記半導体膜の一部を露出させ、
前記基板を４５０℃以上に加熱しながら前記露出した半導体膜上にニッケル膜を成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする半導体装置の作製方法。
【請求項８】
基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極をマスクとして前記ゲート絶縁膜の一部をエッチング除去して前記半導体膜の一部を露出させ、
前記基板を４５０℃以上に加熱しながら前記露出した半導体膜上にニッケル膜を１０ｎｍ以上成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする半導体装置の作製方法。
【請求項９】
基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極をマスクとして前記ゲート絶縁膜の一部をエッチング除去して前記半導体膜の一部を露出させ、
前記露出した半導体膜上の酸化膜を除去し、
前記基板を４５０℃以上に加熱しながら前記露出した半導体膜上にニッケル膜を成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする半導体装置の作製方法。
【請求項１０】
基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極をマスクとして前記ゲート絶縁膜の一部をエッチング除去して前記半導体膜の一部を露出させ、
前記露出した半導体膜上の酸化膜を除去し、
前記基板を４５０℃以上に加熱しながら前記露出した半導体膜上にニッケル膜を１０ｎｍ以上成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする半導体装置の作製方法。
【請求項１１】
基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜を覆って絶縁膜を形成し、
前記絶縁膜を異方性エッチングして前記ゲート電極の側面に前記絶縁膜からなるサイドウォールを形成するとともに、前記ゲート絶縁膜の一部を除去して前記半導体膜の一部を露出させ、
前記半導体膜中にｎ型又はｐ型の不純物を導入して前記サイドウォールの下の半導体膜にＬＤＤ領域を、前記露出した半導体膜にソース領域及びドレイン領域を形成し、
前記基板を加熱しながら前記露出した半導体膜上にニッケル膜を成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする半導体装置の作製方法。
【請求項１２】
基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜を覆って絶縁膜を形成し、
前記絶縁膜を異方性エッチングして前記ゲート電極の側面に前記絶縁膜からなるサイドウォールを形成するとともに、前記ゲート絶縁膜の一部を除去して前記半導体膜の一部を露出させ、
前記半導体膜中にｎ型又はｐ型の不純物を導入して前記サイドウォールの下の半導体膜にＬＤＤ領域を、前記露出した半導体膜にソース領域及びドレイン領域を形成し、
前記基板を４５０℃以上に加熱しながら前記露出した半導体膜上にニッケル膜を成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする半導体装置の作製方法。
【請求項１３】
基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜を覆って絶縁膜を形成し、
前記絶縁膜を異方性エッチングして前記ゲート電極の側面に前記絶縁膜からなるサイドウォールを形成するとともに、前記ゲート絶縁膜の一部を除去して前記半導体膜の一部を露出させ、
前記半導体膜中にｎ型又はｐ型の不純物を導入して前記サイドウォールの下の半導体膜にＬＤＤ領域を、前記露出した半導体膜にソース領域及びドレイン領域を形成し、
前記基板を４５０℃以上に加熱しながら前記露出した半導体膜上にニッケル膜を１０ｎｍ以上成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする半導体装置の作製方法。
【請求項１４】
基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜を覆って絶縁膜を形成し、
前記絶縁膜を異方性エッチングして前記ゲート電極の側面に前記絶縁膜からなるサイドウォールを形成するとともに、前記ゲート絶縁膜の一部を除去して前記半導体膜の一部を露出させ、
前記半導体膜中にｎ型又はｐ型の不純物を導入して前記サイドウォールの下の半導体膜にＬＤＤ領域を、前記露出した半導体膜にソース領域及びドレイン領域を形成し、
前記露出した半導体膜上の酸化膜を除去し、
前記基板を４５０℃以上に加熱しながら前記露出した半導体膜上にニッケル膜を成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする半導体装置の作製方法。
【請求項１５】
基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜を覆って絶縁膜を形成し、
前記絶縁膜を異方性エッチングして前記ゲート電極の側面に前記絶縁膜からなるサイドウォールを形成するとともに、前記ゲート絶縁膜の一部を除去して前記半導体膜の一部を露出させ、
前記半導体膜中にｎ型又はｐ型の不純物を導入して前記サイドウォールの下の半導体膜にＬＤＤ領域を、前記露出した半導体膜にソース領域及びドレイン領域を形成し、
前記露出した半導体膜上の酸化膜を除去し、
前記基板を４５０℃以上に加熱しながら前記露出した半導体膜上にニッケル膜を１０ｎｍ以上成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする半導体装置の作製方法。
【請求項１６】
請求項１から１５のいずれか一項において、前記ニッケル膜はスパッタ法、ＣＶＤ法又は蒸着法にて成膜されることを特徴とする半導体装置の作製方法。
【請求項１７】
請求項１から１５のいずれか一項において、前記ニッケル膜はスパッタ法にて１．４Ｗ／ｃｍ２よりも低い電力密度で成膜されることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に形成されるＴＦＴ（薄膜トランジスタ）に関するものである。
【背景技術】
【０００２】
集積回路の規模の縮小に伴い、Ｓｉと金属のコンタクト抵抗やソース領域、ドレイン領域の低抵抗化が要求されている。そしてＴｉ、ＣｏシリサイドがＬＳＩプロセスに採用されている。Ｎｉシリサイド（ＮｉＳｉ）は低温で形成できるということから次世代向けの材料として研究されている。
【０００３】
例えばＴＦＴ作製プロセスにおけるＮｉシリサイドの形成工程は、ソース領域、ドレイン領域上にＮｉ膜をスパッタ法にて成膜し、その後約４５０℃の温度でアニールし、その後未反応のＮｉ膜を除去することにより行われている（特許文献１）。
【０００４】
このように従来、Ｎｉシリサイド形成は、
１）半導体膜上にＮｉ膜を形成する
２）加熱処理を行ってシリサイド反応を起こさせる
３）未反応のＮｉ膜を除去する、という工程によって行われている。
【特許文献１】特開２００４−２２１１１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のようなプロセスを導入すると、工程数の増加が避けられない。工程数の増加はコスト高、納期遅れ、トラブル発生率の増加、歩留まりの低下などにつながるため極力抑えたい。
【０００６】
また上記の工程では、Ｎｉ膜の膜厚、加熱処理温度、加熱処理時間の３つのパラメータによってシリサイド膜厚が決まっていたため、正確にシリサイド膜厚を制御するためには入念な条件出しと処理条件の管理が必要であった。
【０００７】
本発明は、このような問題点に鑑みてなされたものであり、簡単な工程でＮｉシリサイドを形成することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は半導体膜上に加熱しながらＮｉ膜の成膜を行うことにより、成膜と同時にシリサイド反応を行い、その後未反応のＮｉを除去する。本発明は半導体膜のソース領域、ドレイン領域にＮｉシリサイドを形成することに用いられる。またゲート電極、ソース電極、ドレイン電極などの電極や電極配線を半導体膜を用いて作製する場合、本発明のＮｉシリサイドを用いることができる。
本発明は、基板上に半導体膜を形成し、
前記基板を加熱しながら前記半導体膜上に金属膜を成膜することにより、前記半導体膜に金属シリサイドを形成し、未反応の金属膜を除去することを特徴とする。
なお本発明においてシリサイドを形成するための金属は、Ｎｉ、Ｔｉ、Ｖ、Ｃｏ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔａ、Ｐｔから選ばれた１つあるいは複数の金属を用いればよい。
【０００９】
本発明は、基板上に半導体膜を形成し、
前記基板を加熱しながら前記半導体膜上にニッケル膜を成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする。
【００１０】
また基板上に半導体膜を形成し、
前記基板を４５０℃以上に加熱しながら前記半導体膜上にニッケル膜を成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする。
【００１１】
また基板上に半導体膜を形成し、
前記基板を４５０℃以上に加熱しながら前記半導体膜上にニッケル膜を１０ｎｍ以上成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする。
【００１２】
また基板上に半導体膜を形成し、
前記半導体上の酸化膜を除去し、
前記基板を４５０℃以上に加熱しながら前記半導体膜上にニッケル膜を成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする。
【００１３】
また基板上に半導体膜を形成し、
前記半導体上の酸化膜を除去し、
前記基板を４５０℃以上に加熱しながら前記半導体膜上にニッケル膜を１０ｎｍ以上成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする。
【００１４】
また基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極をマスクとして前記ゲート絶縁膜の一部をエッチング除去して前記半導体膜の一部を露出させ、
前記基板を加熱しながら前記露出した半導体膜上にニッケル膜を成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする。
【００１５】
また基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極をマスクとして前記ゲート絶縁膜の一部をエッチング除去して前記半導体膜の一部を露出させ、
前記基板を４５０℃以上に加熱しながら前記露出した半導体膜上にニッケル膜を成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする。
【００１６】
また基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極をマスクとして前記ゲート絶縁膜の一部をエッチング除去して前記半導体膜の一部を露出させ、
前記基板を４５０℃以上に加熱しながら前記露出した半導体膜上にニッケル膜を１０ｎｍ以上成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする。
【００１７】
また基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極をマスクとして前記ゲート絶縁膜の一部をエッチング除去して前記半導体膜の一部を露出させ、
前記露出した半導体膜上の酸化膜を除去し、
前記基板を４５０℃以上に加熱しながら前記露出した半導体膜上にニッケル膜を成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする。
【００１８】
また基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極をマスクとして前記ゲート絶縁膜の一部をエッチング除去して前記半導体膜の一部を露出させ、
前記露出した半導体膜上の酸化膜を除去し、
前記基板を４５０℃以上に加熱しながら前記露出した半導体膜上にニッケル膜を１０ｎｍ以上成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする。
【００１９】
また基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜を覆って絶縁膜を形成し、
前記絶縁膜を異方性エッチングして前記ゲート電極の側面に前記絶縁膜からなるサイドウォールを形成するとともに、前記ゲート絶縁膜の一部を除去して前記半導体膜の一部を露出させ、
前記半導体膜中にｎ型又はｐ型の不純物を導入して前記サイドウォールの下の半導体膜にＬＤＤ領域を、前記露出した半導体膜にソース領域及びドレイン領域を形成し、
前記基板を加熱しながら前記露出した半導体膜上にニッケル膜を成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする。
【００２０】
また基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜を覆って絶縁膜を形成し、
前記絶縁膜を異方性エッチングして前記ゲート電極の側面に前記絶縁膜からなるサイドウォールを形成するとともに、前記ゲート絶縁膜の一部を除去して前記半導体膜の一部を露出させ、
前記半導体膜中にｎ型又はｐ型の不純物を導入して前記サイドウォールの下の半導体膜にＬＤＤ領域を、前記露出した半導体膜にソース領域及びドレイン領域を形成し、
前記基板を４５０℃以上に加熱しながら前記露出した半導体膜上にニッケル膜を成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする。
【００２１】
また基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜を覆って絶縁膜を形成し、
前記絶縁膜を異方性エッチングして前記ゲート電極の側面に前記絶縁膜からなるサイドウォールを形成するとともに、前記ゲート絶縁膜の一部を除去して前記半導体膜の一部を露出させ、
前記半導体膜中にｎ型又はｐ型の不純物を導入して前記サイドウォールの下の半導体膜にＬＤＤ領域を、前記露出した半導体膜にソース領域及びドレイン領域を形成し、
前記基板を４５０℃以上に加熱しながら前記露出した半導体膜上にニッケル膜を１０ｎｍ以上成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする。
【００２２】
また基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜を覆って絶縁膜を形成し、
前記絶縁膜を異方性エッチングして前記ゲート電極の側面に前記絶縁膜からなるサイドウォールを形成するとともに、前記ゲート絶縁膜の一部を除去して前記半導体膜の一部を露出させ、
前記半導体膜中にｎ型又はｐ型の不純物を導入して前記サイドウォールの下の半導体膜にＬＤＤ領域を、前記露出した半導体膜にソース領域及びドレイン領域を形成し、
前記露出した半導体膜上の酸化膜を除去し、
前記基板を４５０℃以上に加熱しながら前記露出した半導体膜上にニッケル膜を成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする。
【００２３】
また基板上に半導体膜を形成し、
前記半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記半導体膜中にｎ型又はｐ型の不純物を導入し、
前記ゲート電極及び前記ゲート絶縁膜を覆って絶縁膜を形成し、
前記絶縁膜を異方性エッチングして前記ゲート電極の側面に前記絶縁膜からなるサイドウォールを形成するとともに、前記ゲート絶縁膜の一部を除去して前記半導体膜の一部を露出させ、
前記半導体膜中にｎ型又はｐ型の不純物を導入して前記サイドウォールの下の半導体膜にＬＤＤ領域を、前記露出した半導体膜にソース領域及びドレイン領域を形成し、
前記露出した半導体膜上の酸化膜を除去し、
前記基板を４５０℃以上に加熱しながら前記露出した半導体膜上にニッケル膜を１０ｎｍ以上成膜することにより、前記半導体膜にニッケルシリサイドを形成し、
未反応のニッケルを除去することを特徴とする。
【００２４】
また上記において前記ニッケル膜はスパッタ法、ＣＶＤ法又は蒸着法にて成膜されることを特徴とする。
【００２５】
また上記において、前記ニッケル膜はスパッタ法にて１．４Ｗ／ｃｍ２よりも低い電力密度で成膜することを特徴とする。
【００２６】
Ｎｉ膜の膜厚は１０ｎｍ以上、好ましくは１５ｎｍ以上であればよい。またＮｉ膜成膜前に半導体膜の表面の酸化膜を除去する工程を設けてもよい。
【００２７】
加熱温度は４５０℃以上であればよいが、耐熱性の低いガラス基板の場合にはその歪み点以下の温度で行う必要がある。
一方４５０℃よりも低い温度ではＮｉ成膜をするだけでシリサイドを形成することはできず、成膜後に別途加熱処理が必要である。
【００２８】
Ｎｉシリサイドを形成した後、未反応のＮｉを除去する。エッチング溶液を用いて除去することができる。
なお、本発明において、シリサイドを形成するための金属はＮｉに限定されず、Ｔｉ、Ｖ、Ｃｏ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔａ、Ｐｔから選ばれた１つあるいは複数の金属を用いてもよい。
【００２９】
本発明によると、ソース領域及びドレイン領域を低抵抗化できた半導体素子、低抵抗化できた電極や配線を形成できる。半導体素子としては、ＴＦＴ、電界効果トランジスタ（ＦＥＴ）、ＭＯＳトランジスタ、バイポーラトランジスタ、ＭＩＭ素子、記憶素子、ダイオード、光電変換素子、容量素子、抵抗素子等が挙げられる。
【００３０】
半導体装置としては、半導体素子で構成された集積回路、表示装置、無線タグ、ＩＣタグ、ＩＣカード等が挙げられる。表示装置としては、代表的には液晶表示装置、発光表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ；デジタルマイクロミラーデバイス）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ；プラズマディスプレイパネル）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ；フィールドエミッションディスプレイ）、電気泳動表示装置（電子ペーパー）等の表示装置があげられる。なお、ＴＦＴは、順スタガ型ＴＦＴ、逆スタガ型ＴＦＴ（チャネルエッチ型ＴＦＴ又はチャネル保護型ＴＦＴ）、トップゲートのコプレナー型ＴＦＴ、ボトムゲートのコプレナー型ＴＦＴ等である。
【００３１】
上記表示装置とは、表示素子を用いたデバイス、即ち画像表示デバイスを指す。また、表示パネルにコネクター、例えばフレキシブルプリント配線（ＦＰＣ：Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式によりＩＣ（集積回路）やＣＰＵが直接実装されたモジュールも全て表示装置に含むものとする。
【発明の効果】
【００３２】
本発明によると、
１）加熱しながら半導体膜上にＮｉ膜を成膜して、成膜と同時にシリサイド層を形成する、
２）未反応のＮｉを除去する、という２工程によってＮｉシリサイド層の形成が可能である。
【００３３】
また本発明によるとＮｉの成膜時にシリサイド化反応が起きることから、シリサイド層の厚さは、成膜速度から見積もられるＮｉ膜の膜厚に依存する。よってＮｉ膜の膜厚、成膜温度という少ないパラメータでシリサイド膜厚を制御することが可能である。
さらに本発明を用いてＴＦＴなどのソース領域・ドレイン領域上にＮｉシリサイドを形成した場合、十分に低抵抗化を図ることができるため、ソース領域・ドレイン領域に添加した不純物の活性化工程が不要になるという効果も奏する。
【００３４】
このように本発明を用いることによって半導体素子、及び半導体装置を、簡単な工程で精度良く形成することができ、さらには、低コストで、スループットや歩留まりの高い半導体素子、半導体装置の作製方法を提供することができる。
【発明を実施するための最良の形態】
【００３５】
以下、発明を実施するための最良の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は本実施の形態の記載内容に限定して解釈されるものではない。
【００３６】
（第１実施形態）
ここでは半導体膜の表面にＮｉシリサイドを形成する実施形態について説明する（図１（Ａ））。
基板１上に形成された半導体膜２上にＮｉ膜４を直接成膜することによってＮｉシリサイド層３を形成する。Ｎｉ膜を形成する方法はスパッタ法を用いることができる。またスパッタ法に限定されるものではなく、ＣＶＤ法、蒸着法を用いることができる。
【００３７】
Ｎｉ膜を形成する際には半導体膜２を加熱手段５により加熱することが必要である。加熱温度は４５０℃以上であればよいが、基板１が耐熱性の低いガラス基板の場合にはその歪み点以下の温度で行う必要がある。
一方４５０℃よりも低い温度ではＮｉ膜を成膜をするだけで半導体膜全体にシリサイドを形成することはできず、Ｎｉ膜の成膜後に別途加熱処理が必要である。
【００３８】
Ｎｉ膜をＣＶＤ法で形成する場合には、原料ガスとしてＮｉ（ＣＦ３Ｃ（Ｏ）ＣＨＣ（Ｏ）ＣＦ３）２とＨ２を用いたり、Ｎｉ（ＣＯ）４等を用いたりすることができる。
蒸着法としては、イオンビーム蒸着法、レーザー蒸着法等を用いることができる。
【００３９】
Ｎｉ膜形成前には半導体膜の表面に形成された自然酸化膜等の酸化膜を除去する工程を設けてもよい。これは半導体膜２の表面に形成された酸化膜がＮｉシリサイドの形成に影響を与える可能性があるからである。酸化膜の除去には公知のフッ酸等を用いることができる。
【００４０】
成膜するＮｉ膜の膜厚は１０ｎｍ以上、好ましくは１５ｎｍ以上であればよい。膜厚が薄い場合には半導体とＮｉのシリサイド反応が少なく、半導体膜の低抵抗化を十分に行うことができない場合がある。ただし例えば半導体膜がリンやボロンなどの不純物導入によって既に低抵抗化されている場合にはＮｉ膜が薄くても十分に低抵抗化を図ることができる。
【００４１】
Ｎｉ膜を成膜してＮｉシリサイドを形成した後は未反応のＮｉを除去する。半導体膜上にゲート絶縁膜等が形成されている場合など、半導体膜の全てが露出していないときには、露出されていない部分にＮｉシリサイドを形成することはできない。そこで、この未反応のＮｉを除去する。
このとき除去には公知のＨＣｌ：ＨＮＯ３：Ｈ２ＯやＨＣｌ：Ｈ２Ｏ２：Ｈ２Ｏからなるエッチング溶液などを用いてＮｉシリサイドを除去することなく、Ｎｉ膜を除去することができる。
【００４２】
以下、Ｎｉシリサイドを形成するための半導体膜の形成方法について説明する。
まず図２（Ａ）に示すように、基板１上に半導体膜２を形成する。基板１としては、ガラス基板、石英基板、アルミナなど絶縁物質で形成される基板、後工程の処理温度に耐え得る耐熱性を有するプラスチック基板、シリコンウェハ、金属板等を用いることができる。この場合、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）など、基板側から不純物などの拡散を防止するために、基板１の表面に絶縁膜を形成しておいてもよい。またステンレス基板、金属基板または半導体基板などの表面に酸化シリコンや窒化シリコンなどの絶縁膜を形成した基板なども用いることができる。
【００４３】
なお、基板１にプラスチック基板を用いる場合、ＰＣ（ポリカーボネート）、ＰＥＳ（ポリエーテルスルホン）、ＰＥＴ（ポリエチレンテレフタレート）もしくはＰＥＮ（ポリエチレンナフタレート）等のガラス転移点が比較的高いものを用いることが好ましい。
【００４４】
半導体膜２はシリコン、シリコン―ゲルマニウム、シリコン−ゲルマニウム−炭素等など、Ｎｉシリサイドを形成できる半導体膜を形成する。形成方法としては公知のＣＶＤ法、スパッタ法、塗布法、蒸着法等を用いることができる。
また半導体膜２は非晶質半導体膜、結晶性半導体膜、単結晶半導体膜のいずれであってもよい。
【００４５】
結晶性半導体膜を用いる場合、その形成方法としては、基板１に直接結晶性半導体膜を形成する方法、非晶質半導体膜を形成した後、結晶化する方法が挙げられる。
【００４６】
非晶質半導体膜を結晶化させる方法としては、レーザー光６を照射する方法、半導体膜の結晶化を助長させる元素を用いて５５０℃程度の低温で加熱して結晶化させる方法、半導体膜の結晶化を助長させる元素を用いて５５０℃程度の低温で加熱して結晶化させた後、レーザー光９を照射する方法を用いることができる（図２（Ｄ））。もちろん前記元素を用いずに非晶質半導体膜を熱結晶化させる方法を用いることもできる。ただし基板が石英基板、シリコンウエハーなど高温に耐えられるものに限られる。
【００４７】
レーザー光６、レーザー光９としては、パルス発振型または連続発振型である波長４００ｎｍ以下のエキシマレーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、サファイアレーザーなどを用いることができる。また、これらレーザー光に代えて紫外光ランプから発する光を用いてもよい。
上記したレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し、半導体膜に照射すればよい。結晶化の条件は実施者が適宣選択するものであるが、パルス発振型のエキシマレーザーを用いる場合は、パルス繰り返し周波数１０〜４０Ｈｚとし、レーザーエネルギー密度を１００〜５００ｍＪ／ｃｍ２とする。また、パルス発振型のＹＡＧレーザーやＹＶＯ４レーザーを用いる場合には、その第２高調波または第３高調波を用い、パルス繰り返し周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ／ｃｍ２とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射する。この時、レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％にするのが好ましい。その他、１〜１０ＭＨｚの繰り返し周波数のレーザー光を用いることも可能である。
【００４８】
また連続発振型のレーザー（例えば連続発振型のＹＶＯ４レーザー）を用いる場合、出力５〜１５Ｗ、例えば１０Ｗの連続発振のＹＶＯ４レーザーから射出されたレーザー光を非線形光学素子により高調波（第２高調波〜第４高調波）に変換する。その他、共振器の中にＹＶＯ４結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザー光に成形して、半導体膜に照射する。このときのエネルギー密度は０．００１〜１００ＭＷ／ｃｍ２（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、０．５〜２０００ｃｍ／ｓの速度でレーザー光に対して相対的に半導体膜を移動させて照射すればよい。
【００４９】
半導体膜の結晶化を助長させる元素を用いて加熱して結晶化させる方法としては特開平８−７８３２９号公報記載の技術を用いることができる。同公報記載の技術は、非晶質半導体膜に対して結晶化を助長する金属元素を選択的に添加し、加熱処理を行うことで添加領域を起点として非晶質半導体膜を結晶化させるものである。詳細は以下の通りである。
【００５０】
まず、図２（Ｂ）に示すように非晶質半導体膜２の表面に金属含有層７を形成する。金属含有層７は、半導体膜の結晶化を促進する触媒作用を有する金属元素（例えばＦｅ、Ｎｉ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種又は複数種）を含有している。金属元素がＮｉである場合、金属含有層７は、例えばニッケルを重量換算で１〜１００ｐｐｍ含む酢酸ニッケル溶液をスピナーで塗布することにより形成される。なお金属含有層７の形成方法は、塗布以外に、スパッタ法、蒸着法、またはプラズマ処理により極薄い膜を形成する方法がある。また、ここでは、全面に塗布する例を示したが、マスクを形成して選択的に金属含有層を形成してもよい。また金属含有層７は非晶質半導体膜２を形成する前、すなわち非晶質半導体膜２の下に形成されてもよい。
【００５１】
次いで基板１、非晶質半導体膜２及び金属含有層７を加熱処理する。すると半導体中に金属元素と半導体との合金が形成され、この合金を核として結晶化が進行する。これにより非晶質半導体膜２が結晶化し、結晶構造を有する半導体膜（以下、結晶性半導体膜と記載）８が形成される。なお、結晶性半導体膜８に含まれる酸素濃度は、５×１０１８／ｃｍ３以下とすることが望ましい。ここでは、脱水素化のための熱処理（４５０℃〜５００℃、１〜２時間）の後、結晶化のための熱処理（５５０℃〜６５０℃で４〜２４時間）を行う（図２（Ｃ））。
【００５２】
また、加熱処理の代わりに強光の照射を行うことにより、非晶質半導体膜２の結晶化を行うこともできる。この場合、赤外光、可視光、または紫外光のいずれか一またはそれらの組み合わせを用いることが可能であるが、代表的には、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いる。ランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１回〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的に６００〜１０００℃にまで加熱されるようにする。なお、必要であれば、強光を照射する前に非晶質半導体膜２に含有する水素を放出させる熱処理を行ってもよい。また、加熱処理と強光の照射の双方を行うことにより結晶化を行ってもよい。
【００５３】
なお上記した加熱処理または強光照射する処理において結晶性半導体膜８の表面に図示しない酸化膜が形成されるが、この酸化膜は次の工程を行う前にエッチングにより除去されるのが好ましい。
【００５４】
次いで結晶性半導体膜８の結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するために、結晶性半導体膜８に対してレーザー光９を大気または酸素雰囲気で照射して結晶性半導体膜１０にする。レーザー光としては、上述したものを用いることが可能である（図２（Ｄ））。
【００５５】
次に結晶性半導体膜１０に含まれる金属元素を除去する方法を説明する。
まず図３（Ａ）に示すように、オゾン含有水溶液（代表的にはオゾン水）で結晶性半導体膜１０の表面を処理することにより、結晶性半導体膜１０の表面に酸化膜（ケミカルオキサイドと呼ばれる）を形成する。これにより合計１〜１０ｎｍの酸化膜からなるバリア層１１が形成される。バリア層１１は、後の工程でゲッタリング層のみを選択的に除去する際にエッチングストッパーとして機能する。
【００５６】
ここでオゾン含有水溶液に代えて、過酸化水素水を含む水溶液で処理しても同様にバリア層１１を形成することができる。また、酸素雰囲気下で紫外線を照射してオゾンを発生させ、このオゾンにより結晶性半導体膜１０の表面を酸化することによりバリア層１１を形成してもよい。また、プラズマＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程度の酸化膜をバリア層１１として堆積しても良い。
【００５７】
次いでバリア層１１上に希ガス元素を含むゲッタリング層１２をゲッタリングサイトとして形成する。ここでは、ＣＶＤ法又はスパッタリング法により希ガス元素を含む半導体膜をゲッタリング層１２として形成する。ゲッタリング層１２を形成するときには希ガス元素が添加されるようにＣＶＤ条件、スパッタリング条件を適宜調節する。希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いる。ゲッタリング層１２中に不活性気体である希ガス元素イオンを含有させる意味は二つある。一つはダングリングボンドを形成し、ゲッタリング層１２を構成する半導体膜に歪みを与えることであり、他の一つは半導体膜の格子間に歪みを与えることである。半導体膜の格子間に歪みを与えるにはアルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）など半導体膜を構成する元素（例えばシリコン）より原子半径の大きな元素を用いるのが好ましい。また、半導体膜中に希ガス元素を含有させると、格子歪が生じるのみでなく、不対結合手も形成されるため、半導体膜のゲッタリング能力はさらに向上する。
【００５８】
なお一導電型の不純物元素であるリンを含む原料ガスを用いた場合やリンを含むターゲットを用いてゲッタリング層１２を形成した場合、希ガス元素によるゲッタリングに加え、リンのクーロン力を利用してゲッタリングを行うことができる。
また、ゲッタリングの際、金属元素（例えばニッケル）は酸素濃度の高い領域に移動しやすい傾向があるため、ゲッタリング層１２に含まれる酸素濃度は、例えば５×１０１８／ｃｍ３以上とすることが望ましい（図３（Ａ））。
【００５９】
次いで結晶性半導体膜１０、バリア層１１およびゲッタリング層１２に熱処理（例えば加熱処理または強光を照射する処理）を行って図３（Ａ）の矢印のように金属元素（例えばニッケル）のゲッタリングを行い、結晶性半導体膜１０中における金属元素の濃度を低くし、又は除去する。
【００６０】
次いでバリア層１１をエッチングストッパーとして公知のエッチング方法を行い、ゲッタリング層１２のみを選択的に除去する。その後酸化膜からなるバリア層１１を、例えばフッ酸を含むエッチャントにより除去する（図３（Ｂ））。なお、本発明において、シリサイドを形成するための金属はＮｉに限定されず、Ｔｉ、Ｖ、Ｃｏ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔａ、Ｐｔから選ばれた１つあるいは複数の金属を用いてもよい。
【００６１】
（第２実施形態）
本発明を用いて結晶性半導体膜を用いたトップゲート型のＴＦＴを作製する実施形態について図２、３等を用いて説明する。
ここでは第１実施形態において作製された結晶性半導体膜１０を用いることにする。以下、結晶性半導体膜１０を作製する方法の概略を説明する。
【００６２】
ガラス基板１には酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）など、基板側から不純物などの拡散を防止するための絶縁膜を形成しておいてもよい。
【００６３】
次に半導体膜２として非晶質半導体膜２を形成する（図２（Ｂ））。ここでは半導体膜の結晶化を助長させる元素を用いて加熱して結晶化させた後、レーザー光を照射する方法を用いる。もちろんこの方法に限定されないことは第１実施形態において記載したとおりである。
【００６４】
まず非晶質半導体膜２の表面に第１実施形態において記載した方法により金属含有層７を形成する（図２（Ｂ））。
【００６５】
次いで基板１、非晶質半導体膜２及び金属含有層７を加熱処理して結晶化して結晶性半導体膜８にする（図２（Ｃ））。ここでは脱水素化のための熱処理（４５０℃〜５００℃、１時間）の後、結晶化のための熱処理（５５０℃〜６５０℃で４〜２４時間）を行う。加熱処理に換えて強光照射してもよい。
【００６６】
なお上記した加熱処理または強光照射する処理において結晶性半導体膜８の表面に図示しない酸化膜が形成されるが、この酸化膜は次の工程を行う前にエッチングにより除去されるのが好ましい。
【００６７】
次いで図２（Ｄ）に示すように、結晶性半導体膜８の結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するために、結晶性半導体膜８に対してレーザー光９を大気または酸素雰囲気で照射して結晶性半導体膜１０にする。レーザー光は第１実施形態に示したものを用いることができる。
【００６８】
図３（Ａ）に示すように、オゾン含有水溶液（代表的にはオゾン水）で結晶性半導体膜１０の表面を処理することにより、結晶性半導体膜１０の表面に酸化膜（ケミカルオキサイドと呼ばれる）を形成する。これにより合計１〜１０ｎｍの酸化膜からなるバリア層１１が形成される。バリア層１１は、後の工程でゲッタリング層のみを選択的に除去する際にエッチングストッパーとして機能する。バリア層を作製する方法は第１実施形態に示したものを用いることができる。
【００６９】
次いでバリア層１１上に希ガス元素を含むゲッタリング層１２をゲッタリングサイトとして形成する。ここではスパッタリング法により希ガス元素を含む半導体膜をゲッタリング層１２として形成する。希ガス元素としてはアルゴン（Ａｒ）を用いる。アルゴンに限定されないことは第１実施形態で説明したとおりである。
また、ゲッタリングの際、金属元素（例えばニッケル）は酸素濃度の高い領域に移動しやすい傾向があるため、第１実施形態で説明したようにゲッタリング層１２に含まれる酸素濃度は、例えば５×１０１８／ｃｍ３以上とすることが望ましい（図３（Ａ））。
【００７０】
次いで結晶性半導体膜１０、バリア層１１およびゲッタリング層１２に熱処理（例えば加熱処理または強光を照射する処理）を行って図３（Ａ）の矢印のように金属元素（例えばニッケル）のゲッタリングを行い、結晶性半導体膜１０中における金属元素を低濃度化したり、又は除去する。
【００７１】
次いでバリア層１１をエッチングストッパーとして公知のエッチング方法を行い、ゲッタリング層１２のみを選択的に除去する。その後酸化膜からなるバリア層１１を、例えばフッ酸を含むエッチャントにより除去する（図３（Ｂ））。
【００７２】
その後、結晶性半導体膜１０を公知のフォトリソグラフィー工程により島状の結晶性半導体膜１３にする。
【００７３】
次いで結晶性半導体膜１３の表面をフッ酸含有エッチャントで洗浄した後、結晶性半導体膜１３上にゲート絶縁膜１４を形成する（図３（Ｃ））。ゲート絶縁膜１４は珪素を主成分とする絶縁膜で形成される。これら結晶性半導体膜１３の表面洗浄工程とゲート絶縁膜１４の形成工程は、大気にふれさせずに連続的に行うことが望ましい。
【００７４】
次いで、ゲート絶縁膜１４の表面を洗浄した後、ゲート絶縁膜１４上を含む全面上にＡｌ、Ｃｕ、Ｗなどを主成分とする金属膜を形成する。この金属膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。このレジストパターンをマスクとして金属膜をエッチングすることにより、ゲート絶縁膜１４上にゲート電極１５を形成する。
ゲート電極材料にシリコンなどのＮｉシリサイド形成可能な材料を用いた場合には、本発明によりゲート電極上にもＮｉシリサイドを形成することができる。例えばゲート絶縁膜上に導電性を付与した結晶性半導体膜や非晶質半導体膜を全面に形成し、その後この半導体膜を公知のフォトリソグラフィー工程を用いてゲート電極を形成する。
【００７５】
上記ゲート電極を形成する際にゲート絶縁膜の一部も除去して結晶性半導体膜１３の一部を露出させる。
次いで、ゲート電極１５をマスクとして結晶性半導体膜１３にｎ型不純物イオン１６（Ｐ、Ａｓ等のイオン、ここではＰイオン）を導入して、ソース領域１７及びドレイン領域１８を形成する。（図３Ｄ）
ここでは結晶性半導体膜の一部を露出させてからｎ型不純物イオン１６を導入しているが、その逆であってもよい。すなわち、ゲート電極を形成する際にゲート絶縁膜は除去せず、ゲート絶縁膜を介して結晶性半導体膜１３にｎ型不純物イオンを導入してからゲート電極をマスクとしてゲート絶縁膜の一部をエッチング除去して結晶性半導体膜１３の一部を露出させてもよい。
【００７６】
その後露出した結晶性半導体膜１３の表面をフッ酸で洗浄する。次に結晶性半導体膜１３、基板１を加熱手段２０によって４５０℃以上に加熱してＮｉ膜１９を全面にスパッタ法にて１０ｎｍ以上、例えば３０ｎｍ成膜する。この成膜によって露出した結晶性半導体膜の部分、すなわちソース領域およびドレイン領域にはＮｉシリサイド２１が形成される（図４（Ａ））。
またゲート電極が導電性を付与された結晶性半導体膜などの場合には、ゲート電極上にもＮｉシリサイド２２が形成される（図４（Ｂ））。
【００７７】
次に未反応のＮｉを公知のエッチング液を用いて除去する（図４（Ｃ））。当該Ｎｉシリサイド形成工程によってソース領域、ドレイン領域を十分に低抵抗化できる。したがってその後、ｎ型不純物を活性化することは不要である。もちろんｎ型不純物を活性化するために加熱処理、強光の照射、またはレーザー光の照射を行ってもよいことはいうまでもない。
【００７８】
次いでゲート絶縁膜１４及びゲート電極１５を含む全面上に層間絶縁膜２３を形成し、水素化を行う。次いで層間絶縁膜２３の上にレジストパターンを形成し、このレジストパターンをマスクとして層間絶縁膜２３をエッチングすることにより、ソース領域１７、ドレイン領域１８上、すなわちＮｉシリサイド２１上それぞれに位置するコンタクトホールを形成する。次いで層間絶縁膜２３上及びコンタクトホール中に導電膜（例えばＡｌ合金配線）を形成し、この導電膜を加工してソース電極、ドレイン電極２４を形成する。以上の工程によりＴＦＴ（ｎチャネル型ＴＦＴ）が形成される。
【００７９】
なお本発明は図４（Ｃ）に示したＴＦＴ構造に限定されず、他の構造を有するＴＦＴに適用することも可能である。例えばチャネル領域とドレイン領域（またはソース領域）との間にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を有する低濃度ドレイン構造としてもよい。この構造はソース領域とチャネル領域の間、及びドレイン領域とチャネル領域の間それぞれに低濃度に不純物元素を添加した領域（以下ＬＤＤ領域と記載）を設けたものである。またゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎ  Ｏｖｅｒｌａｐｐｅｄ  ＬＤＤ）構造としてもよい。
【００８０】
また本実施形態ではｎチャネル型ＴＦＴを用いて説明したが、ｎ型不純物元素に代えてｐ型不純物元素を用いることによってｐチャネル型ＴＦＴを形成することができることは言うまでもない。
また本実施形態ではトップゲート型ＴＦＴを例として説明したが、例えば逆スタガ型ＴＦＴに適用することが可能である。
なお、本発明において、シリサイドを形成するための金属はＮｉに限定されず、Ｔｉ、Ｖ、Ｃｏ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔａ、Ｐｔから選ばれた１つあるいは複数の金属を用いてもよい。
【実施例１】
【００８１】
ここでは本発明で用いる結晶性珪素膜を作成する工程について説明する。実施例２〜５においては本実施例で作成した結晶性珪素膜を用いた。
【００８２】
まず図２（Ａ）に示すように、ガラス基板（コーニング製１７３７）１上にプラズマＣＶＤ法により非晶質珪素膜２を膜厚５０〜１００ｎｍ（例えば６６ｎｍ）形成する。基板側からナトリウムなどの不純物が珪素膜に拡散するのを防止するため、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ）、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）を下地膜（図示しない）として形成した。
【００８３】
次に非晶質珪素膜２を結晶化した。まず図２（Ｂ）に示すように非晶質珪素膜２の表面に金属含有層７を形成する。金属含有層７は、ニッケルを重量換算で１０ｐｐｍ含む酢酸ニッケル溶液をスピナーで塗布することにより形成した。
【００８４】
次いで図２（Ｃ）に示すように、基板１、非晶質珪素膜２及び金属含有層７を加熱処理して結晶化する。ここでは脱水素化のための熱処理（５００℃、１時間）の後、結晶化のための熱処理（５５０℃で４時間）を行い、結晶性珪素膜８にした。
【００８５】
次いで図２（Ｄ）に示すように、結晶性珪素膜８の結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するために、結晶性珪素膜８に対してレーザー光９を大気圧下で照射した。
【００８６】
レーザー光９としては、連続発振型であるＹＶＯ４レーザーの第２高調波を用いた。出力は１０Ｗ程度とし、レーザー光を非線形光学素子により変換して第２高調波とした。またこのときのパワー密度は０．００１〜１００ＭＷ／ｃｍ２程度とした。そして、０．５〜２０００ｃｍ／ｓｅｃ程度、例えば３５ｃｍ／ｓｅｃの速度でレーザー光に対して相対的に珪素膜を移動させて照射した。以上により結晶性珪素膜１０を形成した。
【００８７】
次に図３（Ａ）に示すようにオゾン含有水溶液（代表的にはオゾン水）で結晶性珪素膜１０の表面を処理することにより、結晶性珪素膜１０の表面に酸化膜（ケミカルオキサイドともいう）を形成する。これにより合計１〜１０ｎｍの酸化膜からなるバリア層１１が形成される。バリア層１１は、後の工程でゲッタリング層１２のみを選択的に除去する際にエッチングストッパーとして機能する。
【００８８】
次いでバリア層１１上にアルゴン元素を含むゲッタリング層１２をゲッタリングサイトとして形成する。ここでは、スパッタリング法によりアルゴン元素を含む非晶質珪素膜をゲッタリング層１２として形成する。
【００８９】
次いで結晶性珪素膜１０、バリア層１１およびゲッタリング層１２に５５０℃４ｈｒの加熱処理を行った。これにより図３（Ａ）の矢印のように金属元素（ここでは主にニッケル）のゲッタリングを行い、結晶性半導体膜１０中における金属元素を低濃度化したり、又は除去する。
【００９０】
次いでバリア層１１をエッチングストッパーとして公知のエッチング方法を行い、ゲッタリング層１２のみを選択的に除去する。その後酸化膜からなるバリア層１１を、例えばフッ酸を含むエッチャントにより除去する（図３（Ｂ））。以上により結晶性珪素膜１０を得た。
【実施例２】
【００９１】
実施例１で作製した結晶性珪素膜１０を用いて、Ｎｉシリサイド形成の際のＮｉ成膜温度（基板加熱温度）について検討した結果を図５、図６に示す。なお図５、６の縦軸において１．Ｅ＋００は１、１．Ｅ＋０１は１０、１．Ｅ＋０２は１００、１．Ｅ＋０３は１０００、１．Ｅ＋０４は１０４、１．Ｅ＋０５は１０５、１．Ｅ＋０６は１０６、１．Ｅ＋０７は１０７、１．Ｅ＋０８は１０８を示している。
結晶性珪素膜１０上の表面酸化膜をフッ酸を用いて除去した後、加熱手段５を用いて結晶性半導体膜１０を加熱しながらＮｉ膜３１をスパッタ法にて成膜してＮｉシリサイド３０を形成した（図１（Ｂ））。成膜時の電力密度は４．２Ｗ／ｃｍ２とし、Ｎｉ膜の膜厚は５０ｎｍとした。Ｎｉシリサイド形成後、未反応のＮｉを除去してから表面シート抵抗を測定した。基板加熱温度を４００℃とした場合、４５０℃とした場合におけるＮｉシリサイド形成後の表面シート抵抗を図５に示す。○は測定値、□は平均値を示す。
【００９２】
図５によると、４００℃では表面シート抵抗が高いが、４５０℃で成膜すると表面シート抵抗が低くなってシリサイド形成がされていることがわかる。４５０℃以上でＮｉ膜を成膜することによって、その後の加熱処理を経ることなく、シリサイド化を行うことができることがわかる。
【００９３】
もちろんＮｉ膜成膜後に加熱処理を行ってもよい。ただしこの場合には加熱処理工程が追加されることになる。成膜後５分間その成膜温度（４００℃、４５０℃）で保持した後の表面シート抵抗を図６に示す。○は測定値、□は平均値を示す。４５０℃で成膜した場合、その後５分間４５０℃で保持しても表面シート抵抗値に大きな変化はみられない。一方、４００℃で成膜した場合、その後５分間４００℃で保持すると表面シート抵抗は低下している。成膜後の加熱処理によりシリサイド化を促進させることができることがわかった。
【実施例３】
【００９４】
実施例１で作製した結晶性珪素膜１０を用いて、Ｎｉシリサイド形成の際のＮｉ膜成膜電力について検討した結果を示す。
結晶性珪素膜１０上の表面酸化膜を除去せずにＮｉ膜３１をスパッタ法にて成膜してＮｉシリサイド３０を形成した（図１（Ｂ）。Ｎｉ膜成膜時の基板加熱温度は４００℃、Ｎｉ膜の膜厚は１５ｎｍとし、Ｎｉシリサイド形成後に未反応のＮｉを除去してから表面シート抵抗を測定した。Ｎｉ成膜時の電力密度を１．４Ｗ／ｃｍ２、０．７Ｗ／ｃｍ２とした場合について、Ｎｉシリサイド形成後の表面シート抵抗を図７に示す。○は測定値、□は平均値を示す。
【００９５】
図７によると、成膜電力密度を１．４Ｗ／ｃｍ２よりも０．７Ｗ／ｃｍ２にすると表面シート抵抗が低くなっていることがわかる。なお図７では成膜電力密度１．４Ｗ／ｃｍ２、０．７Ｗ／ｃｍ２において表面シート抵抗にばらつきがみられた。これは基板加熱温度が４００℃であるからと考えられる。しかし成膜電力を低くすると表面シート抵抗には明らかな差がみられた。つまり少なくとも電力密度が１．４Ｗ／ｃｍ２よりも低い方がより良質なＮｉシリサイドを形成することができることがわかった。
【実施例４】
【００９６】
実施例１で作製した結晶性珪素膜１０を用いて、Ｎｉシリサイド形成の際のＮｉ膜成膜前の珪素膜表面の酸化膜の存在について検討した結果を示す。
結晶性珪素膜１０上の表面酸化膜をフッ酸にて除去した後、加熱手段５を用いてＮｉ膜３１をスパッタ法にて成膜してＮｉシリサイド３０を形成した（図１（Ｂ））。一方、比較のために結晶性珪素膜１０の表面酸化膜を除去せずにＮｉ膜をスパッタ法にて成膜した。Ｎｉ成膜時の基板加熱温度は４００℃、成膜電力密度は０．７Ｗ／ｃｍ２、Ｎｉ膜の膜厚は１５ｎｍとし、Ｎｉシリサイド形成後に未反応のＮｉを除去してから表面シート抵抗を測定した。Ｎｉ成膜前に酸化膜を除去した場合（酸化膜除去あり）と、除去しなかった場合（酸化膜除去なし）について、Ｎｉシリサイド形成後の結晶性珪素膜の表面シート抵抗を図８に示す。○は測定値、□は平均値を示す。
【００９７】
図８によると、酸化膜を除去しなかった場合（酸除なし）では表面シート抵抗が高いが、酸化膜を除去する（酸除あり）と表面シート抵抗が低くなっていることがわかる。なお図８では酸化膜を除去した場合、除去しなかった場合において表面シート抵抗にばらつきがみられた。これは基板加熱温度が４００℃であるからと考えられる。しかし酸化膜を除去した場合と除去しなかった場合における表面シート抵抗には明らかな差が見られた。つまり酸化膜を除去することによって、より良質なシリサイド層を形成することができることがわかった。
【実施例５】
【００９８】
実施例１で作製した結晶性珪素膜１０を用いて、Ｎｉシリサイド形成の際のＮｉ膜の膜厚について検討した結果を示す。
結晶性珪素膜１０上の表面酸化膜をフッ酸にて除去した後、加熱手段５を用いてＮｉ膜３１をスパッタ法にて成膜してＮｉシリサイド３０を形成した（図１（Ｂ））。このときＮｉ膜厚を５〜１００ｎｍ（５、１０、１５、２０、２５、３０、４０、１００ｎｍ）とした。成膜時の電力密度は０．７Ｗ／ｃｍ２、Ｎｉ膜成膜温度（基板加熱温度）は４５０℃とした。Ｎｉシリサイド形成後、未反応のＮｉを除去してから表面シート抵抗を測定した。各膜厚におけるＮｉシリサイド形成後の表面シート抵抗を図９に示す。○は測定値、□は平均値を示す。
【００９９】
膜厚５ｎｍでは表面シート抵抗が低くなっていることは確認できなかった。膜厚１０ｎｍで表面シート抵抗が低くなることを確認できた。また膜厚を上げていくと表面シート抵抗が低くなっていき、膜厚１５ｎｍ以上にすると安定して表面シート抵抗を低くできることがわかった。また４０ｎｍ以上では表面シート抵抗に変化は見られなかった。図１０では１０〜１００ｎｍにおける表面シート抵抗を示している。
実施例１において記載したように珪素膜の膜厚は６６ｎｍであり、４０ｎｍ以上の成膜により珪素膜のすべてがＮｉシリサイド化しているため、表面シート抵抗に変化がみられなかったものと考えられる。したがって表面シート抵抗が一定になるＮｉ膜の膜厚は珪素膜の膜厚に依存するものと考えられる。
【実施例６】
【０１００】
Ｓｉウエハを用いて、Ｎｉシリサイド形成の際のＮｉ膜の膜厚について検討した結果についても示す。
Ｓｉウエハの表面酸化膜をフッ酸にて除去した後、加熱手段を用いてＮｉ膜をスパッタ法にて成膜してＮｉシリサイドを形成した。このときＮｉ膜厚を５〜１００ｎｍ（５、１０、２０、５０、１００ｎｍ）とした。成膜時の電力密度は０．７Ｗ／ｃｍ２、Ｎｉ膜成膜温度（基板加熱温度）は４５０℃とした。Ｎｉシリサイド形成後、未反応のＮｉを除去してから表面シート抵抗を測定した。各膜厚におけるＮｉシリサイド形成後の表面シート抵抗を図１０に示す。○は測定値、□は平均値を示す。
【０１０１】
ここでは膜厚１０ｎｍで表面シート抵抗が低くなることを確認できた。さらに膜厚を厚くしていくと、実施例５と同様に表面シート抵抗が低くなることを確認できた。図１０では１０〜１００ｎｍにおける表面シート抵抗を示している。
【０１０２】
そこで本発明を用いたＳｉウエハ上にＭＯＳ型のトランジスタを形成する方法について説明する（図１１）。まずＳｉ基板７０００にＬＯＣＯＳ酸化膜７００１を形成する。次にＳｉ基板をドライ酸化して酸化膜を形成し、その後加工してゲート絶縁膜７００３を形成する。
【０１０３】
ゲート電極７００４は不純物イオン（燐、ボロンイオンなど）がドープされた多結晶Ｓｉ膜を熱ＣＶＤ法により成膜し、その後加工して形成する。Ｓｉ膜に限定されるものでなく、金属膜でもよい。
【０１０４】
次に熱ＣＶＤ法により酸化珪素膜を全面に形成し、異方性エッチングを行い、ゲート電極の側面にサイドウォール７００５を形成する。
【０１０５】
ゲート電極７００４、サイドウォール７００５をマスクとして不純物イオン（燐、ボロンイオン、Ａｓイオンなど）のドープを行い、Ｓｉウエハ中にソース領域及びドレイン領域７００６、７００７を形成する。
【０１０６】
次にＳｉウエハ上の表面酸化膜をフッ酸にて除去した後、Ｎｉ膜をスパッタ法にて成膜してＮｉシリサイド７００２を形成する。このときＮｉ膜厚を４０ｎｍとする。成膜時の電力密度は０．７Ｗ／ｃｍ２、Ｎｉ膜成膜温度（基板加熱温度）は４５０℃とする。Ｎｉシリサイド形成後、未反応のＮｉを除去する。なおゲート電極にＳｉを用いた場合にはゲート電極上にもＮｉシリサイドが形成される。
【０１０７】
熱処理を行ってソース領域及びドレイン領域７００６、７００７の活性化を行う。熱処理はレーザー光照射、ＲＴＡ、炉を用いた加熱処理などの方法を用いることができる。ただし本発明ではＮｉシリサイドの形成によりソース領域及びドレイン領域は十分に低抵抗化できているので活性化工程は省略しても構わない。以上の工程により低抵抗のソース領域及びドレイン領域を有するＭＯＳトランジスタを形成できる。
【実施例７】
【０１０８】
ここでは本発明を用いてＴＦＴを作製した例について説明する。なお基板１上には窒化酸化珪素膜４０、酸化窒化珪素膜４１が形成され、その上に図３（Ｂ）までの工程を経た結晶性珪素膜１０が形成されている。
【０１０９】
まず結晶性珪素膜１０をフォトリソグラフィー工程によって島状の結晶性珪素膜４２、４２’にした（図１２（Ａ））。次に結晶性珪素膜４２、４２’を覆うようにゲート絶縁膜４３を形成する。ここではプラズマＣＶＤ法により酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）を４０ｎｍ形成する。
【０１１０】
次に、ゲート絶縁膜４３上に、第１の導電層と第２の導電層を積層して形成する。第１の導電層は、スパッタリング法によりＴａＮ膜を３０ｎｍの厚さで形成する。第２の導電層は、スパッタリング法によりＷ膜を３７０ｎｍの厚さで形成する。
【０１１１】
次に、フォトリソグラフィー法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、ゲート電極として機能する導電層（ゲート電極層とよぶことがある）４４〜４７を形成する。
【０１１２】
次に、導電層４４〜４７形成のためのマスクを除去し、新たに、フォトリソグラフィー法により、レジストからなるマスク４８を形成する。続いて、結晶性珪素膜４２に、イオンドープ法により、Ｎ型を付与する不純物元素（リン）を低濃度に添加して、Ｎ型不純物領域４９、５０を形成する（図１２（Ｂ））。
【０１１３】
次に、マスク４８を除去し、新たに、フォトリソグラフィー法によりレジストからなるマスク５１を形成する（図１３（Ａ）参照）。続いて、結晶性珪素膜４２’に、Ｐ型を付与する不純物元素（ボロン）を添加して、Ｐ型不純物領域５２、５３を形成する。
【０１１４】
次に、マスク５１を除去し、ゲート絶縁膜４３と導電層４４〜４７を覆うように、絶縁層５４を形成する（図１３（Ｂ）参照）。絶縁層５４は、プラズマＣＶＤ法により酸化窒化シリコン膜（ＳｉＯｘＮｙ膜）（ｘ＞ｙ）を１００ｎｍ、その後熱ＣＶＤ法により酸化珪素膜（ＳｉＯ２膜）を２００ｎｍ成膜して形成する。
【０１１５】
次に、絶縁層５４を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電層４４〜４７の側面に接する絶縁層（以下サイドウォール絶縁層とよぶ）５５、５６を形成する（図１４（Ａ）参照）。サイドウォール絶縁層５５、５６は、後に形成するＬＤＤ領域のドーピング用のマスクとして用いる。またこのエッチングによってゲート絶縁膜も一部除去して結晶性珪素膜の一部を露出させる。
【０１１６】
次に、フォトリソグラフィー法によりレジストからなるマスク５７を形成する。続いて、サイドウォール絶縁層５５、５６をマスクとして、結晶性珪素膜４２にＮ型を付与する不純物元素（リン）を添加して、第１のＮ型不純物領域（ＬＤＤ領域ともいう）６０、６１と、第２のＮ型不純物領域５８、５９（ソース領域及びドレイン領域ともいう）とを形成する（図１４（Ｂ）参照）。第１のＮ型不純物領域６０、６１が含む不純物元素の濃度は、第２のＮ型不純物領域５８、５９の不純物元素の濃度よりも低い。この後マスク５７を除去する。
【０１１７】
次に結晶性珪素膜の表面に形成されている酸化膜をエッチング除去する。ここではＨＦ：ＮＨ４Ｆ＝１：１００（重量比）の割合で混合したバッファードフッ酸溶液を、基板を回転させながら９０秒滴下して酸化膜を除去する。
なおサイドウォール絶縁層５５、５６が酸化窒化シリコン膜（ＳｉＯｘＮｙ膜）（ｘ＞ｙ）、酸化珪素膜（ＳｉＯ２膜）であり、ゲート絶縁膜が酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）である。このためフッ酸溶液によってこれらがエッチングされるということが懸念された。そこで表面酸化膜除去をした場合と表面酸化膜除去をしなかった場合の断面構造を比較した。図１６によると、断面形状に大きな変化はなく、フッ酸溶液によってゲート絶縁膜、サイドウォール絶縁層共にダメージを受けていないことがわかった。
【０１１８】
酸化膜除去後、加熱手段（図示しない）を用いてＮｉ膜６６をスパッタ法にて成膜してＮｉシリサイド６７を形成した（図１５（Ａ））。Ｎｉ成膜時の加熱温度は４５０℃、成膜電力密度は０．７Ｗ／ｃｍ２、Ｎｉ膜の膜厚は５０ｎｍとする。
【０１１９】
次に未反応のＮｉを除去する。ここではＨＣｌ：ＨＮＯ３：Ｈ２Ｏ＝３：２：１からなるエッチング溶液を用いて未反応のＮｉを除去する。なおこのエッチング溶液のエッチング速度はＮｉについては１００ｎｍ／分程度、Ｗについては１ｎｍ／分程度であるため、ゲート電極にダメージを与えることはない（図１５（Ｂ））。
本願発明では珪素膜を加熱しながらＮｉ膜を成膜することによってＮｉシリサイドを直接形成して珪素膜の低抵抗化を図っているのでソース領域及びドレイン領域の活性化を行う必要はない。ただし後述するように珪素膜の水素化を行う際に加熱処理工程を行うので、水素化と活性化とを同時に行ってもよい。
【０１２０】
上記工程を経て、Ｎ型の薄膜トランジスタ６２と、Ｐ型の薄膜トランジスタ６３の基本構造が完成する。Ｎ型の薄膜トランジスタ６２は、第１のＮ型不純物領域６０、６１と第２のＮ型不純物領域５８、５９とチャネル領域６４を含む結晶性珪素膜と、ゲート絶縁膜４３と、ゲート電極として機能する導電層４４、４５とを有する。このような、薄膜トランジスタ６２の構造はＬＤＤ構造と呼ばれる。
【０１２１】
Ｐ型の薄膜トランジスタ６３は、Ｐ型不純物領域５２、５３とチャネル領域６５を含む結晶性珪素膜と、ゲート絶縁層４３と、ゲート電極として機能する導電層４６、４７とを有する。このような、薄膜トランジスタ６３の構造はシングルドレイン構造と呼ばれる。
【０１２２】
また、上記工程を経て完成した、薄膜トランジスタ６２と薄膜トランジスタ６３のチャネル長は０．５〜５μｍ、好適には１〜３μｍであることを特徴とする。上記特徴により、応答速度を早くすることができる。なお、チャネル長は、その回路に応じて作り分けてもよく、例えば、高速動作が要求されない電源回路を構成する薄膜トランジスタのチャネル長は３μｍとし、その他の回路の薄膜トランジスタのチャネル長は１μｍにするとよい。
【０１２３】
次に、薄膜トランジスタ６２、６３を覆うように、絶縁層６８を形成する（図１７）。絶縁層６８は、プラズマＣＶＤ法により酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）を５０ｎｍ形成する。
【０１２４】
絶縁層６８を形成した後に、珪素膜の水素化を目的とした加熱処理を行う。ここでは窒素雰囲気下で５５０℃４時間の加熱処理を行った。この加熱処理によって珪素膜の結晶性の回復や珪素膜に添加された不純物元素の活性化も行われることになる。ただし本発明を用いればソース領域及びドレイン領域を十分に低抵抗化できるので活性化工程は不要であることは上記したとおりである。
【０１２５】
次に珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ、シロキサン等の有機材料等により、単層又は積層を形成する。なお、シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。図示する断面構造では、薄膜トランジスタ６２、６３を覆う絶縁層が３層構造の場合を示す。その構成として、例えば、１層目の絶縁層６８として酸化珪素を含む層を形成し、２層目の絶縁層６９として窒化珪素を含む層を形成し、３層目の絶縁層７０として酸化珪素を含む層を形成するとよい。
【０１２６】
次に、フォトリソグラフィー法により絶縁層６８〜７０をエッチングして、Ｐ型不純物領域５２、５３、Ｎ型不純物領域５８、５９、すなわちＮｉシリサイド６７を露出させるコンタクトホールを形成する。続いて、コンタクトホールを充填するように、導電層を形成し、当該導電層をパターン加工して、ソース配線又はドレイン配線として機能する導電層７１〜７３を形成する。
【０１２７】
導電層７１〜７３は、公知の手段（プラズマＣＶＤ法やスパッタリング法）により、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ネオジウム（Ｎｄ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電層７１〜７３は、例えば、バリア層、アルミニウムシリコン（Ａｌ−Ｓｉ）層、バリア層という順に積層されたもの、バリア層、アルミニウムシリコン（Ａｌ−Ｓｉ）層、窒化チタン（ＴｉＮ）層、バリア層という順に積層されたものを採用するとよい。なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。
アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層７１〜７３を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また下層のバリア層を設けると、アルミニウムやアルミニウムシリコンと、結晶質半導体層との、良好なコンタクトをとることができる。また、チタンは、還元性の高い元素であるため、チタンからなるバリア層を形成すると、結晶性珪素膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶性珪素膜と良好なコンタクトをとることができる。以上の工程によりＴＦＴが完成する。
【実施例８】
【０１２８】
本実施例では、本発明を用いてＣＰＵ（中央演算装置：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を作製した例を示す。ここでは実施例６で作製したＴＦＴを用いてＣＰＵを作製する。なお、上記実施例と同じものは同じ符号で表す。
まず導電層７１〜７３を覆うように、絶縁層７４を形成する（図１７（Ｂ）の断面図）。絶縁層７４は、公知の手段（ＳＯＧ法、液滴吐出法等）により、無機材料又は有機材料により、単層又は積層で形成する。絶縁層７４は、薄膜トランジスタによる凸凹を緩和し、平坦化することを目的に形成する薄膜である。そのため、有機材料により形成することが好ましい。
【０１２９】
次に、フォトリソグラフィー法により絶縁層７４をエッチングして、導電層７１、７３を一部露出させるコンタクトホールを形成する。続いて、コンタクトホールを充填するように、導電層を形成し、当該導電層をパターン加工して、配線等として機能する導電層７５、７６を形成する。導電層７５、７６は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。例えば、バリア層、アルミニウム層という順に積層されたもの、バリア層、アルミニウム層、バリア層という順に積層されたもの等を採用するとよい。バリア層とは、チタン、チタンの窒化物、モリブデン又はモリブデンの窒化物などに相当する。
【０１３０】
上記工程を経て完成した、薄膜トランジスタ６２、６３等の素子群と、配線等として機能する導電層７５、７６を合わせて薄膜集積回路７７とよぶ。なお、本工程では示さないが、薄膜集積回路７７を覆うように、公知の手段により、保護層を形成してもよい。保護層は、ＤＬＣ（ダイヤモンドライクカーボン）などの炭素を含む層、窒化珪素を含む層、窒化酸化珪素を含む層等を用いることができる。
【０１３１】
以上のように形成された薄膜集積回路を有する半導体装置、本実施例においてはＣＰＵを作製することができ、駆動電圧５Ｖで、動作周波数３０ＭＨｚと高速動作が可能となる。
【０１３２】
更に本実施例のＣＰＵの構成についてブロック図を用いて説明する。
【０１３３】
図１８に示すＣＰＵは、基板３６００上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）３６０１、演算回路用の制御部（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）３６０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）３６０３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）３６０４、タイミング制御部（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）３６０５、レジスタ（Ｒｅｇｉｓｔｅｒ）３６０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）３６０７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）３６０８、書き換え可能なＲＯＭ３６０９、ＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）３６２０と、を主に有している。またＲＯＭ３６０９及びＲＯＭインターフェース３６２０は、別チップに設けても良い。
【０１３４】
勿論、図１８に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１３５】
バスインターフェース３６０８を介してＣＰＵに入力された命令は、命令解析部３６０３に入力され、デコードされた後、演算回路用の制御部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５に入力される。
【０１３６】
演算回路用の制御部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路用の制御部３６０２は、演算回路３６０１の駆動を制御するための信号を生成する。また、割り込み制御部３６０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度などから判断し、処理する。レジスタ制御部３６０７は、レジスタ３６０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ３６０６の読み出しや書き込みを行う。
【０１３７】
またタイミング制御部３６０５は、演算回路３６０１、演算回路用の制御部３６０２、命令解析部３６０３、割り込み制御部３６０４、レジスタ制御部３６０７の駆動のタイミングを制御する信号を生成する。例えばタイミング制御部３６０５は、基準クロック信号ＣＬＫ１（３６２１）を元に、内部クロック信号ＣＬＫ２（３６２２）を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１３８】
図１９には、画素部と、ＣＰＵ、その他の回路が同一基板に形成された表示装置、いわゆるシステムオンパネルを示す。基板３７００上に画素部３７０１、画素部３７０１が有する画素を選択する走査線駆動回路３７０２と、選択された画素にビデオ信号を供給する信号線駆動回路３７０３とが設けられている。走査線駆動回路３７０２、及び信号線駆動回路３７０３から引き回される配線によりＣＰＵ３７０４、その他の回路、例えばコントロール回路３７０５とが接続されている。なおコントロール回路にはインターフェースが含まれている。そして、基板の端部にＦＰＣ端子との接続部を設け、外部信号とのやりとりを行う。
【０１３９】
その他の回路として、映像信号処理回路、電源回路、階調電源回路、ビデオＲＡＭ、メモリ（ＤＲＡＭ、ＳＲＡＭ、ＰＲＯＭ）等を基板上に設けることができる。またこれら回路は、ＩＣチップにより形成し、基板上に実装してもよい。さらに必ずしも走査線駆動回路３７０２、及び信号線駆動回路３７０３を同一基板に形成する必要はなく、例えば走査線駆動回路３７０２のみを画素部３７０１と同一基板に形成し、信号線駆動回路３７０３をＩＣチップにより形成し、実装してもよい。
【０１４０】
図２０（Ａ）には、パッケージングされたＣＰＵの形態を示す。基板３８００上に形成されたＣＰＵの機能を有する薄膜トランジスタアレイ３８０１を、ＣＰＵ表面に設けられた電極（ソース電極やドレイン電極、又はそれらの上に絶縁膜を介して形成された電極等）３８０２が下側となるフェイスダウン状態とする。基板３８００は、ガラス、プラスチックを用いることができる。また銅やその合金で形成される配線３８０３が設けられた配線基板、例えばプリント基板３８０７を用意する。プリント基板３８０７には、接続端子（ピン）３８０４が設けられている。そして電極３８０２と、配線３８０３とを異方性導電膜３８０８等を介して接続する。その後、エポキシ樹脂等の樹脂３８０５で基板３８００上方から覆い、パッケージングされたＣＰＵとして完成する。または中空に保った状態で外周をプラスチックなどで囲んでもよい。
【０１４１】
図２０（Ｂ）には、図２０（Ａ）と異なり、ＣＰＵ表面に設けられた電極３８０２が上側となるフェイスアップ状態とする。そしてプリント基板３８０７上に基板３８００を固定し、電極３８０２と、配線３８０３とをワイヤ３８１８により接続する。このようにワイヤにより接続することをワイヤボンディングという。そして電極３８０２と、配線３８０３に接続されるバンプ３８１４とが接続する。その後、中空に保った状態で外周をプラスチック３８１５等で囲み、パッケージングされたＣＰＵとして完成する。
【０１４２】
図２０（Ｃ）には、フレキシブル性を有する基板、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）上に、ＣＰＵの機能を有する薄膜トランジスタアレイ３８０１を固定する例を示す。基板３８００に形成されたＣＰＵの機能を有する薄膜トランジスタアレイ３８０１を、ＣＰＵ表面に設けられた電極３８０２が下側となるフェイスダウン状態とする。基板３８００には、ガラス、石英、金属、バルク半導体、プラスチックを用いることができるが、図２０（Ｃ）ではフレキシブル性の高いプラスチックを用いると好ましい。また、銅やその合金で形成される配線３８０３が設けられたフレキシブル性を有するＦＰＣ３８１７を用意する。そして、電極３８０２と、配線３８０３とを異方性導電膜３８０８を介して接続する。その後、エポキシ樹脂等の樹脂３８０５で基板３８００上方から覆い、パッケージングされたＣＰＵとして完成する。
【０１４３】
このようにパッケージングされたＣＰＵは、外部から保護され、さらに携帯しやすくなる。そして所望箇所に、ＣＰＵを実装することができ、特に図２０（Ｃ）のようにフレキシブル性を有すると、実装する位置の自由度が高まる。またパッケージングすることによりＣＰＵの機能を補助することもできる。
【０１４４】
以上のように、本発明のＴＦＴを用いて、ＣＰＵ等の半導体装置を作製することができる。薄膜トランジスタにより形成されるＣＰＵは軽量であるため、携帯や実装するときの負担を軽減することができる。また、本実施例で説明したＣＰＵと、本発明を用いて作製された様々な表示装置とを用いて、システムオンパネルを作製することが可能である。
【０１４５】
また、本実施例は、必要であれば実施の形態、他の実施例のいかなる記載とも自由に組み合わせることが可能である。
【実施例９】
【０１４６】
ここでは本発明を用いて無線チップを作製する方法について説明する。なお、上記実施例と同じものは同じ符号で表す。
まず、基板１の一表面に、剥離層１００を形成する（図２１（Ａ）の断面図と図２２の上面図。また図２１（Ａ）は図２２におけるＡ−Ｂの断面図を示している。）。基板１は、ガラス基板、石英基板、金属基板やステンレス基板の一表面に絶縁層を形成したもの、本工程の処理温度に耐えうる耐熱性があるプラスチック基板等を用いる。このような基板１であれば、大きさや形状に大きな制限はないため、基板１として、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形のシリコン基板から無線チップを取り出す場合と比較すると、大きな優位点である。また、基板１上に形成する薄膜集積回路は、後に基板１から剥離する。つまり、本発明において提供する無線チップは、基板１を有していない。従って、薄膜集積回路が剥離された基板１は、何度でも再利用することができる。このように、基板１を再利用すれば、コストを削減することができる。再利用する基板１としては、石英基板が望ましい。
【０１４７】
なお、本実施例では、剥離層１００は、基板１の一表面に薄膜を形成した後、フォトリソグラフィー法、エッチング法により、剥離層を選択的に設けているが、本発明はこの工程を必須とはしない。必要がなければ、剥離層を選択的に設ける必要はなく、全面に設けたままでもよい。
【０１４８】
剥離層１００は、公知の手段（スパッタリング法やプラズマＣＶＤ法等）により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、鉛（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）から選択された元素または前記元素を主成分とする合金材料若しくは化合物材料からなる層を、単層又は積層して形成する。珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。
【０１４９】
剥離層１００が単層構造の場合、好ましくは、タングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成する。又は、タングステンの酸化物若しくは酸化窒化物を含む層、モリブデンの酸化物若しくは酸化窒化物を含む層、又はタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を形成する。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。
【０１５０】
剥離層１００が積層構造の場合、好ましくは、１層目としてタングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成し、２層目として、タングステン、モリブデン又はタングステンとモリブデンの混合物の酸化物、窒化物、酸化窒化物又は窒化酸化物を形成する。
【０１５１】
なお、剥離層１００として、タングステン層、タングステンの酸化物を含む層の積層構造を形成する場合、タングステン層を形成し、その上層に酸化珪素を含む層を形成することで、タングステン層と酸化珪素層との界面に、タングステンの酸化物を含む層が形成されることを活用してもよい。これは、タングステンの窒化物、酸化窒化物及び窒化酸化物を含む層を形成する場合も同様であり、タングステン層を形成後、その上層に窒化珪素層、酸化窒化珪素層、窒化酸化珪素層を形成する。なお、タングステンを含む層を形成後に、その上層に形成する酸化珪素層、酸化窒化珪素層、窒化酸化珪素層などは、後に下地となる絶縁層として機能する。
【０１５２】
また、タングステンの酸化物は、ＷＯｘで表され、ｘは２〜３である。ｘが２の場合（ＷＯ２）、ｘが２．５の場合（Ｗ２Ｏ５）、ｘが２．７５の場合（Ｗ４Ｏ１１）、ｘが３の場合（ＷＯ３）などがある。タングステンの酸化物を形成するにあたり、上記に挙げたｘの値に特に制約はなく、そのエッチングレートなどを基に決めるとよい。但し、エッチングレートの最も良いものは、酸素雰囲気下で、スパッタリング法により形成するタングステンの酸化物を含む層（ＷＯｘ、０＜ｘ＜３）である。従って、作製時間の短縮のために、剥離層として、酸素雰囲気下でスパッタリング法によりタングステンの酸化物を含む層を形成するとよい。
【０１５３】
なお上記の工程によると、基板１に接するように剥離層１００を形成しているが、本発明はこの工程に制約されない。基板１に接するように下地となる絶縁層を形成し、該絶縁層に接するように剥離層１００を形成してもよい。
【０１５４】
次に、剥離層１００を覆うように、下地となる絶縁層を形成する。下地となる絶縁層は、公知の手段（スパッタリング法やプラズマＣＶＤ法等）により、珪素の酸化物又は珪素の窒化物を含む層を、単層又は積層で形成する。珪素の酸化物材料とは、珪素（Ｓｉ）と酸素（Ｏ）を含む物質であり、酸化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。珪素の窒化物材料とは、珪素と窒素（Ｎ）を含む物質であり、窒化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。
【０１５５】
下地となる絶縁層が２層構造の場合、例えば、１層目として窒化酸化珪素層を形成し、２層目として酸化窒化珪素層を形成するとよい。下地となる絶縁層が３層構造の場合、１層目の絶縁層１０１として酸化珪素層を形成し、２層目の絶縁層４０として窒化酸化珪素層を形成し、３層目の絶縁層４１として酸化窒化珪素層を形成するとよい。又は、絶縁層１０１として酸化窒化珪素層を形成し、２層目の絶縁層４０として窒化酸化珪素層を形成し、３層目の絶縁層４１として酸化窒化珪素層を形成するとよい。ここでは下地となる絶縁層が３層構造の場合を示す。下地となる絶縁層は、基板１からの不純物の侵入を防止するブロッキング膜として機能する。
【０１５６】
次に、下地となる絶縁層４１上に、非晶質珪素膜を形成してＴＦＴを作製する。ＴＦＴの作製は実施例５で示した方法を用いることができるので、ここでは省略する。
ＴＦＴまで作製したものを図２１（Ｂ）に示す。図１７（Ｂ）と比較すると、下地膜が３層であること、下地膜の下層には剥離層、基板が設けられている点で異なっている（図２１（Ｂ）の断面図および図２３の上面図。また図２１（Ｂ）は図２３におけるＡ−Ｂの断面図を示している。）。
【０１５７】
実施例６で形成した導電層７５、７６はアンテナとして機能することになる。導電層７５、７６は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。例えば、バリア層、アルミニウム層という順に積層されたもの、バリア層、アルミニウム層、バリア層という順に積層されたもの等を採用するとよい。バリア層とは、チタン、チタンの窒化物、モリブデン又はモリブデンの窒化物などに相当する。
【０１５８】
次にここでは示さないが、薄膜集積回路７７を覆うように、公知の手段により、保護層を形成してもよい。保護層は、ＤＬＣ（ダイヤモンドライクカーボン）などの炭素を含む層、窒化珪素を含む層、窒化酸化珪素を含む層等に相当する。
【０１５９】
次に、剥離層１００が露出するように、フォトリソグラフィー法により絶縁層１０１、４０、４１、４３、６８〜７０、７４をエッチングして、開口部８０、８１を形成する（図２４（Ａ）の断面図と図２５の上面図。また図２４（Ａ）は図２５におけるＡ−Ｂの断面図を示している。）。
【０１６０】
次に、薄膜集積回路７７を覆うように、公知の手段（ＳＯＧ法、液滴吐出法等）により、絶縁層８２を形成する（図２４（Ｂ）の断面図と図２５の上面図。また図２４（Ｂ）は図２５におけるＡ−Ｂの断面図を示している。）。絶縁層８２は、有機材料により形成し、好ましくはエポキシ樹脂により形成する。絶縁層８２は、薄膜集積回路７７が飛散しないように形成するものである。つまり、薄膜集積回路７７は小さく薄く軽いために、剥離層を除去した後は、基板に密着していないために飛散しやすい。しかしながら、薄膜集積回路７７の周囲に絶縁層８２を形成することで、薄膜集積回路７７に重みが付き、基板１からの飛散を防止することができる。また、薄膜集積回路７７単体では薄くて軽いが、絶縁層８２を形成することで、ある程度の強度を確保することができる。なお、図示する構成では、薄膜集積回路７７の上面と側面に絶縁層８２を形成しているが、本発明はこの構成に制約されず、薄膜集積回路７７の上面のみに絶縁層８２を形成してもよい。また、上記の記載によると、絶縁層１０１、４０、４１、４３、６８、６９、７０、７４をエッチングして、開口部８０、８１を形成する工程の後、絶縁層８２を形成する工程を行っているが、本発明はこの順番に制約されない。絶縁層７４上に絶縁層８２を形成する工程の後に、複数の絶縁層をエッチングして、開口部を形成する工程を行ってもよい。この順番の場合だと、薄膜集積回路７７の上面のみに絶縁層８２が形成される。
【０１６１】
次に、開口部８０、８１にエッチング剤を導入して、剥離層１００を除去する（図２６（Ａ）の断面図と図２７の上面図。また図２６（Ａ）は図２７におけるＡ−Ｂの断面図を示している。）。エッチング剤は、フッ化ハロゲン又はハロゲン間化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ３）を使用する。そうすると、薄膜集積回路７７は、基板１から剥離された状態となる。
【０１６２】
次に、薄膜集積回路７７の一方の面を、第１の基体８３に接着させて、基板１から完全に剥離する（図２６（Ｂ）。また図２６（Ｂ）は図２７におけるＡ−Ｂの断面図を示している。）。
【０１６３】
続いて、薄膜集積回路７７の他方の面を、第２の基体８４に接着させ、その後積層して貼り合わせて、薄膜集積回路７７を、第１の基体８３と第２の基体８４により封止する（図２８参照）。そうすると、薄膜集積回路７７が第１の基体８３と第２の基体８４により封止された無線チップが完成する。
【０１６４】
第１の基体８３と第２の基体８４は、積層フィルム（ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる）、繊維質な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）と接着性合成樹脂フィルム（アクリル系合成樹脂、エポキシ系合成樹脂等）との積層フィルムなどに相当する。積層フィルムは、熱圧着により、被処理体と積層して貼り合わせが行われるものであり、積層して貼り合わせを行う際には、積層フィルムの最表面に設けられた接着層か、又は最外層に設けられた層（接着層ではない）を加熱処理によって溶かし、加圧により接着する。
【０１６５】
第１の基体８３と第２の基体８４の表面には接着層が設けられていてもよいし、接着層が設けられていなくてもよい。接着層は、熱硬化樹脂、紫外線硬化樹脂、エポキシ樹脂系接着剤、樹脂添加剤等の接着剤を含む層に相当する。
【実施例１０】
【０１６６】
本発明に用いることができる別の半導体装置の作製方法を図２９、図３０及び図３１を用いて説明する。
【０１６７】
まず図２９（Ａ）に示すように、基板５００上に下地膜５０１を成膜する。基板５００には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ステンレス基板等を用いることができる。また、ＰＥＴ、ＰＥＳ、ＰＥＮに代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板を用いることも可能である。
【０１６８】
下地膜５０１は基板５００中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。よってアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる窒化珪素、窒素を含む酸化珪素などの絶縁膜を用いて形成する。本実施例では、プラズマＣＶＤ法を用いて窒素を含む酸化珪素膜を１０ｎｍ〜４００ｎｍ（好ましくは５０ｎｍ〜３００ｎｍ）の膜厚になるように成膜する。
【０１６９】
なお下地膜５０１は酸化窒素、窒化珪素、窒素を含む酸化珪素、酸素を含む窒化珪素などの絶縁膜単層であっても、酸化珪素、窒化珪素、窒素を含む酸化珪素、酸素を含む窒化珪素などの絶縁膜を複数積層したものであっても良い。またガラス基板、ステンレス基板またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から下地膜を設けることは有効であるが、石英基板など不純物の拡散がさして問題とならない場合は、必ずしも設ける必要はない。
【０１７０】
次に下地膜５０１上に半導体膜５０２を形成する。半導体膜５０２の膜厚は２５ｎｍ〜１００ｎｍ（好ましくは３０ｎｍ〜６０ｎｍ）とする。なお半導体膜５０２は、非晶質半導体であっても良いし、多結晶半導体であっても良い。また半導体はシリコン（Ｓｉ）だけではなくシリコンゲルマニウム（ＳｉＧｅ）も用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５ａｔｏｍｉｃ％程度であることが好ましい。
【０１７１】
次に図２９（Ｂ）に示すように、半導体膜５０２に線状レーザー４９９を照射し、結晶化を行なう。レーザー結晶化を行なう場合、レーザー結晶化の前に、レーザーに対する半導体膜５０２の耐性を高めるために、５００℃、１時間の加熱処理を該半導体膜５０２に加えてもよい。
【０１７２】
レーザー結晶化は、連続発振のレーザー、または擬似ＣＷレーザーとして、繰り返し周波数が１０ＭＨｚ以上、好ましくは８０ＭＨｚ以上のパルス発振レーザーを用いることができる。
【０１７３】
具体的には、連続発振のレーザーとして、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、ヘリウムカドミウムレーザーなどが挙げられる。
【０１７４】
また擬似ＣＷレーザーとして、繰り返し周波数が１０ＭＨｚ以上、好ましくは８０ＭＨｚ以上のパルス発振させることができるのであれば、Ａｒレーザー、Ｋｒレーザー、エキシマレーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのようなパルス発振レーザーを用いることができる。
【０１７５】
このようなパルス発振レーザーは、繰り返し周波数を増加させていくと、いずれは連続発振レーザーと同等の効果を示すものである。
【０１７６】
例えば連続発振が可能な固体レーザーを用いる場合、第２高調波〜第４高調波のレーザー光を照射することで、大粒径の結晶を得ることができる。代表的には、ＹＡＧレーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。例えば、連続発振のＹＡＧレーザーから射出されたレーザー光を非線形光学素子により高調波に変換して、半導体膜５０２に照射する。エネルギー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）とすれば良い。
【０１７７】
なお、希ガスや窒素などの不活性ガスを含む雰囲気中でレーザー光を照射するようにしても良い。これにより、レーザー光照射による半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じる閾値電圧のばらつきを抑えることができる。
【０１７８】
上述した半導体膜５０２へのレーザ光の照射により、結晶性がより高められた結晶性半導体膜５０４が形成される。
【０１７９】
次に、図２９（Ｃ）に示すように結晶性半導体膜５０４を加工して島状半導体膜５０７〜５０９が形成される。
【０１８０】
次に島状半導体膜にしきい値電圧制御のための不純物を導入する。本実施例においてはジボラン（Ｂ２Ｈ６）をドープすることによってボロン（Ｂ）を島状半導体膜中に導入する。
【０１８１】
次に島状半導体膜５０７〜５０９を覆うように絶縁膜５１０を成膜する。絶縁膜５１０には、例えば酸化珪素（ＳｉＯ２）、窒化珪素（ＳｉＮｘＨｙ）または窒素を含んだ酸化珪素（ＳｉＯＮ）等を用いることができる。また成膜方法は、プラズマＣＶＤ法、スパッタ法などを用いることができる。
【０１８２】
次に、絶縁膜５１０上に導電膜５１１、５１２を成膜した後、導電膜を加工してゲート電極５７０〜５７２を形成する。
【０１８３】
ゲート電極５７０〜５７２は、導電膜を単層または２層以上積層させた構造を用いて形成する。導電膜を２層以上積層させている場合は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）から選ばれた元素、または前記元素を主成分とする合金材料、若しくは化合物材料を積層させてゲート電極５７０〜５７２を形成してもよい。また、リン（Ｐ）等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてゲート電極を形成してもよい。
【０１８４】
本実施例では、ゲート電極５７０〜５７２は以下のようにして形成される。まず第１の導電膜５１１として、例えば窒化タンタル（ＴａＮ）膜を１０〜５０ｎｍ、例えば３０ｎｍの膜厚で形成する。そして第１の導電膜５１１上に第２の導電膜５１２として、例えばタングステン（Ｗ）膜を２００〜４００ｎｍ、例えば３７０ｎｍの膜厚で形成し、第１の導電膜５１１及び第２の導電膜５１２の積層膜を形成する（図２９（Ｄ））。
【０１８５】
次に第２の導電膜５１２を異方性エッチングでエッチングし、上層ゲート電極５６０〜５６２を形成する（図３０（Ａ））。次いで第１の導電膜５１１を等方性エッチングでエッチングし、下層ゲート電極５６３〜５６５を形成する（図３０（Ｂ））。以上よりゲート電極５７０〜５７２を形成する。
【０１８６】
ゲート電極５７０〜５７２は、ゲート配線の一部として形成してもよいし、別にゲート配線を形成して、そのゲート配線にゲート電極５７０〜５７２を接続してもよい。
【０１８７】
そして、ゲート電極５７０〜５７２や、あるいはレジストを成膜して加工したものをマスクとして用い、島状半導体膜５０７〜５０９それぞれに一導電性（ｎ型またはｐ型の導電性）を付与する不純物を添加し、不純物領域を形成する。
【０１８８】
まず、フォスフィン（ＰＨ３）を用いて、リン（Ｐ）を、加速電圧を６０〜１２０ｋｅＶ、ドーズ量を１×１０１３〜１×１０１５ｃｍ−２として島状半導体膜中に導入する。この不純物導入の際にｎチャネル型ＴＦＴ５５０及び５５２のチャネル領域５２２及び５２７が形成される。
【０１８９】
またｐチャネル型ＴＦＴ５５１を作製するために、ジボラン（Ｂ２Ｈ６）を印加電圧６０〜１００ｋｅＶ、例えば８０ｋｅＶ、ドーズ量１×１０１３〜５×１０１５ｃｍ−２、例えば３×１０１５ｃｍ−２の条件で、島状半導体膜中にボロン（Ｂ）を導入する。これによりｐチャネル型ＴＦＴ５５１のソース領域又はドレイン領域５２３、またこの不純物導入の際にチャネル領域５２４が形成される（図３０（Ｃ））。
【０１９０】
次に絶縁膜５１０を加工してゲート絶縁膜５８０〜５８２を形成する。
【０１９１】
ゲート絶縁膜５８０〜５８２形成後、ｎチャネル型ＴＦＴ５５０及び５５２の島状半導体膜中に、フォスフィン（ＰＨ３）を用いて、印加電圧４０〜８０ｋｅＶ、例えば５０ｋｅＶ、ドーズ量１．０×１０１５〜２．５×１０１６ｃｍ−２、例えば３．０×１０１５ｃｍ−２で、リン（Ｐ）を導入する。これによりｎチャネル型ＴＦＴの低濃度不純物領域５２１、５２６、及びソース領域又はドレイン領域５２０、５２５が形成される（図３１（Ａ））。
【０１９２】
本実施例においては、ｎチャネル型ＴＦＴ５５０及び５５２のソース領域又はドレイン領域５２０、５２５のそれぞれには、１×１０１９〜５×１０２１ｃｍ−３の濃度でリン（Ｐ）が含まれることとなる。またｎチャネル型ＴＦＴ５５０及び５５２の低濃度不純物領域５２１及び５２６のそれぞれには、１×１０１８〜５×１０１９ｃｍ−３の濃度でリン（Ｐ）が含まれる。さらに、ｐチャネル型ＴＦＴ５５１のソース又はドレイン領域５２３には、１×１０１９〜５×１０２１ｃｍ−３の濃度でボロン（Ｂ）が含まれる。
【０１９３】
次いで露出した半導体膜表面に形成された酸化膜をフッ酸等によって除去した後、基板を４５０℃に加熱した状態でスパッタ法にてＮｉ膜を２５ｎｍ〜５０ｎｍ成膜して島状半導体膜５０７〜５０９上にＮｉシリサイド３を形成する。成膜電力密度は０．７Ｗ／ｃｍ２とする。その後未反応のＮｉを公知のエッチング液によって除去する（図３１（Ａ））。
【０１９４】
次に島状半導体膜５０７〜５０９、ゲート電極５７０〜５７２を覆って、第１層間絶縁膜５３０を形成する（図３１（Ｂ））。
【０１９５】
第１層間絶縁膜５３０としては、プラズマＣＶＤ法またはスパッタ法を用いて、シリコンを含む絶縁膜、例えば酸化珪素膜（ＳｉＯ２）、窒化珪素膜（ＳｉＮｘＨｙ）、窒素を含む酸化珪素膜（ＳｉＯＮ）、またはその積層膜で形成する。勿論、第１層間絶縁膜５３０は窒素を含む酸化珪素膜や窒化珪素膜、またはその積層膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０１９６】
本実施例においても既にソース領域、ドレイン領域は十分に低抵抗化されているので活性化工程は不要である。しかしレーザー照射方法又はＲＴＡ法によって不純物を活性化してもよい。又は窒素を含む酸化珪素膜形成後、窒素雰囲気中５５０℃で４時間加熱して、不純物を活性化してもよい。
【０１９７】
次に全体を４１０℃で１時間加熱し、窒素を含む酸化珪素膜から水素を放出させることにより水素化を行う。ただし上述の窒素雰囲気中５５０℃で４時間加熱処理を行った場合には不要である。
【０１９８】
次に第１層間絶縁膜５３０を覆って、平坦化膜として機能する第２層間絶縁膜５３１を形成する。
【０１９９】
第２層間絶縁膜５３１としては、感光性または非感光性の有機材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン、シロキサン）、及びそれらの積層構造を用いることができる。シロキサンとは、珪素（Ｓｉ）と酸素（Ｏ）との結合（Ｓｉ−Ｏ−Ｓｉ結合）で骨格構造が構成され、置換基に少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基とフルオロ基を用いてもよい。有機材料として、ポジ型感光性有機樹脂又はネガ型感光性有機樹脂を用いることができる。
【０２００】
本実施例では、第２層間絶縁膜５３１としてシロキサンをスピンコート法で形成する。
【０２０１】
第１層間絶縁膜５３０及び第２層間絶縁膜５３１をエッチングして、第１層間絶縁膜５３０及び第２層間絶縁膜５３１に、島状半導体膜５０７〜５０９に到達するコンタクトホールを形成する。
【０２０２】
なお、第２層間絶縁膜５３１上に第３層間絶縁膜を形成し、第１層間絶縁膜〜第３層間絶縁膜にコンタクトホールを形成してもよい。第３の層間絶縁膜としては、水分や酸素などを他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、スパッタ法またはＣＶＤ法により得られる窒化珪素膜、酸化珪素膜、酸素を含む窒化珪素膜（ＳｉＮＯ膜（組成比Ｎ＞Ｏ）またはＳｉＯＮ膜（組成比Ｎ＜Ｏ））、炭素を主成分とする薄膜（例えばＤＬＣ膜、ＣＮ膜）などを用いることができる。
【０２０３】
第２層間絶縁膜５３１上にコンタクトホールを介して、第３の導電膜を形成し、第３の導電膜を加工して、電極又は配線５４０〜５４４を形成する。
【０２０４】
本実施例として、第３の導電膜は金属膜を用いる。該金属膜は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜を用いればよい。本実施例では、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、シリコン−アルミニウム合金膜（Ａｌ−Ｓｉ）、チタン膜（Ｔｉ）をそれぞれ６０ｎｍ、４０ｎｍ、３００ｎｍ、１００ｎｍに積層したのち、所望の形状に加工して電極又は配線５４０〜５４４を形成する。
【０２０５】
またこの電極又は配線５４０〜５４４を、ニッケル、コバルト、鉄のうち少なくとも１種の元素、及び炭素を含むアルミニウム合金膜で形成してもよい。このようなアルミニウム合金膜は、シリコンと接触してもシリコンとアルミニウムの相互拡散が防止できる。またこのようなアルミニウム合金膜は、透明導電膜、例えばインジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜と接触しても酸化還元反応が起こらないため、両者を直接接触させることができる。さらにこのようなアルミ合金膜は、比抵抗が低く耐熱性にも優れているので、配線材料としては有用である。
【０２０６】
電極又は配線５４０〜５４４はそれぞれ、電極と配線を同じ材料を用いて同時に形成してもよいし、電極と配線を別々に形成してそれらを接続させてもよい。
【０２０７】
上記一連の工程によってｎチャネル型ＴＦＴ５５０及びｐチャネル型ＴＦＴ５５１を含むＣＭＯＳ回路５５３、及びｎチャネル型ＴＦＴ５５２を含む半導体装置を形成することができる（図３１（Ｃ））。なお本発明の半導体装置の作製方法は、島状半導体膜の形成以降の、上述した作製工程に限定されない。
【実施例１１】
【０２０８】
本実施例では、本発明を用いて液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ（ＬＣＤ））を作製する例を示す。
【０２０９】
本実施例で説明する表示装置の作製方法は画素部に含まれる画素ＴＦＴとその周辺に設けられる駆動回路部のＴＦＴを同時に作製する方法である。但し、説明を簡単にするために、駆動回路に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【０２１０】
まず実施例１０に基づいて図３１（Ｃ）における電極又は配線５４０〜５４４形成までを行う。なお、上記実施例と同じものは同じ符号で表す。
【０２１１】
次に第２層間絶縁膜５３１及び電極又は配線５４０〜５４４上に第３層間絶縁膜６１０を形成する。なお第３層間絶縁膜６１０は、第２層間絶縁膜５３１と同様の材料を用いて形成することが可能である。（図３２）
【０２１２】
次いで、フォトマスクを用いてレジストマスクを形成し、第３層間絶縁膜６１０の一部をドライエッチングにより除去して開孔（コンタクトホールを形成）する。このコンタクトホール形成においては、エッチングガスとして四フッ化炭素（ＣＦ４）、酸素（Ｏ２）、ヘリウム（Ｈｅ）を、ＣＦ４、Ｏ２、Ｈｅをそれぞれ５０ｓｃｃｍ、５０ｓｃｃｍ、３０ｓｃｃｍの流量で用いた。なお、コンタクトホールの底部は電極又は配線５４４に達している。
【０２１３】
次いで、レジストマスクを除去した後、全面に第２の導電膜を成膜する。次いでフォトマスクを用いて、第２の導電膜のエッチングを行い、電極又は配線５４４に電気的に接続される画素電極６２３を形成する（図３２）。本実施例では、反射型の液晶表示パネルを作製するので、画素電極６２３はスパッタ法によりＡｇ（銀）、Ａｕ（金）、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）等の光反射性を有する金属材料を用いて形成すればよい。
【０２１４】
また、透過型の液晶表示パネルを作製する場合は、インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、酸化珪素を含むインジウム錫酸化物、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ２）などの透明導電膜を用い、画素電極６２３を形成する。
【０２１５】
なお、図３４に画素ＴＦＴを含む画素部６５０の一部を拡大した上面図を示す。また、図３４は画素電極の形成途中を示しており、左側の画素においては画素電極が形成されているが、右側の画素においては画素電極を形成していない状態を示している。図３４において、実線Ａ−Ａ’で切断した図が、図３２の画素部の断面と対応しており、図３２と対応する箇所には同じ符号を用いている。
【０２１６】
図３４に示すように、ゲート電極５７２はゲート配線６３０に接続されている。また電極５４３はソース配線と一体形成されている。
【０２１７】
また、容量配線６３１が設けてあり、保持容量は、第１層間絶縁膜５３０を誘電体とし、画素電極６２３と、該画素電極と重なる容量配線６３１とで形成されている。
【０２１８】
なお本実施例においては、画素電極６２３と容量配線６３１が重なる領域は、第２層間絶縁膜５３１及び第３層間絶縁膜６１０をエッチングし、保持容量は画素電極６２３，第１層間絶縁膜５３０及び容量配線６３１によって形成されている。しかし第２層間絶縁膜５３１及び第３層間絶縁膜６１０も誘電体として用いることが可能であれば、第２層間絶縁膜５３１及び第３層間絶縁膜６１０をエッチングしなくてもよい。その場合第１層間絶縁膜５３０及び第２層間絶縁膜５３１及び第３層間絶縁膜６１０が誘電体として機能する。もしくは第３層間絶縁膜６１０のみをエッチングして、第１層間絶縁膜５３０と第２層間絶縁膜５３１を誘電体として用いてもよい。
【０２１９】
以上の工程により、基板５００上にトップゲート型の画素ＴＦＴ５５２、トップゲート型ＴＦＴ５５０及び５５１からなるＣＭＯＳ回路５５３および画素電極６２３が形成された液晶表示装置のＴＦＴ基板が完成する。本実施例では、トップゲート型ＴＦＴを形成したが、ボトムゲート型ＴＦＴを適宜用いることができる。
【０２２０】
次いで、図３３に示すように画素電極６２３を覆うように、配向膜６２４ａを形成する。なお、配向膜６２４ａは、液滴吐出法やスクリーン印刷法やオフセット印刷法を用いればよい。その後、配向膜６２４ａの表面にラビング処理を行う。
【０２２１】
そして、対向基板６２５には、着色層６２６ａ、遮光層（ブラックマトリクス）６２６ｂ、及びオーバーコート層６２７からなるカラーフィルタを設け、さらに透明電極もしくは反射電極からなる対向電極６２８と、その上に配向膜６２４ｂを形成する。そして、閉パターンであるシール材６００を液滴吐出法により画素ＴＦＴを含む画素部６５０と重なる領域を囲むように形成する（図３５（Ａ））。ここでは液晶を滴下するため、閉パターンのシール材６００を描画する例を示すが、開口部を有するシールパターンを設け、基板５００を貼りあわせた後に毛細管現象を用いて液晶を注入するディップ式（汲み上げ式）を用いてもよい。
【０２２２】
次いで、気泡が入らないように減圧下で液晶組成物６２９の滴下を行い（図３５（Ｂ））、両方の基板５００及び６２５を貼り合わせる（図３５（Ｃ））。閉ループのシールパターン内に液晶を１回若しくは複数回滴下する。液晶組成物６２９の配向モードとしては、液晶分子の配列が光の入射から射出に向かって９０°ツイスト配向したＴＮモードを用いる。そして基板のラビング方向が直交するように貼り合わせる。
【０２２３】
なお、一対の基板間隔は、球状のスペーサを散布したり、樹脂からなる柱状のスペーサを形成したり、シール材６００にフィラーを含ませることによって維持すればよい。上記柱状のスペーサは、アクリル、ポリイミド、ポリイミドアミド、エポキシの少なくとも１つを主成分とする有機樹脂材料、もしくは酸化珪素、窒化珪素、窒素を含む酸化珪素のいずれか一種の材料、或いはこれらの積層膜からなる無機材料であることを特徴としている。
【０２２４】
次いで、基板の分断を行う。多面取りの場合、それぞれのパネルを分断する。また、１面取りの場合、予めカットされている対向基板を貼り合わせることによって、分断工程を省略することもできる（（図３３、図３５（Ｄ））。
【０２２５】
そして、異方性導電体層を介し、公知の技術を用いてＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）を貼りつける。以上の工程で液晶表示装置が完成する。また、必要があれば光学フィルムを貼り付ける。透過型の液晶表示装置とする場合、偏光板は、ＴＦＴ基板と対向基板の両方に貼り付ける。
【０２２６】
以上の工程によって得られた液晶表示装置の上面図を図４０（Ａ）に示すとともに、他の液晶表示装置の上面図の例を図４０（Ｂ）に示す。
【０２２７】
図４０（Ａ）中、５００はＴＦＴ基板、６２５は対向基板、６５０は画素部、６００はシール材、８０１はＦＰＣである。なお、液晶組成物を液滴吐出法により吐出させ、減圧下で一対の基板５００及び６２５をシール材６００で貼り合わせている。
【０２２８】
図４０（Ｂ）中、５００はＴＦＴ基板、６２５は対向基板、８０２はソース信号線駆動回路、８０３はゲート信号線駆動回路、６５０は画素部、６００ａは第１シール材、６００ｂは第２シール材、８０１はＦＰＣである。なお、液晶組成物を液滴吐出法により吐出させ、一対の基板５００及び６２５を第１シール材６００ａおよび第２シール材６００ｂで貼り合わせている。駆動回路部８０２及び８０３には液晶は不要であるため、画素部６５０のみに液晶を保持させており、第２シール材６００ｂはパネル全体の補強のために設けられている。
【０２２９】
以上示したように、本実施例では、本発明を用いたＴＦＴを用いて、液晶表示装置を作製することができる。これにより作製時間、作製にかかるコストを削減することが可能になる。本実施例で作製される液晶表示装置は各種電子機器の表示部として用いることができる。
【０２３０】
なお、本実施例では、ＴＦＴをトップゲート型ＴＦＴとしたが、この構造に限定されるものではなく、適宜ボトムゲート型（逆スタガ型）ＴＦＴや、順スタガ型ＴＦＴを用いることが可能である。また、シングルゲート構造のＴＦＴに限定されず、複数のチャネル領域を有するマルチゲート型ＴＦＴ、例えばダブルゲート型ＴＦＴとしてもよい。
【０２３１】
また、本実施例は、必要であれば上記実施の形態及び他の実施例のいかなる記載とも自由に組み合わせることが可能である。
【実施例１２】
【０２３２】
本実施例では、液晶滴下に液滴吐出法を用いる例を示す。本実施例では、大面積基板１１１０を用い、パネル４枚取りの作製例を示す。
【０２３３】
図３６（Ａ）は、ディスペンサ（またはインクジェット）による液晶層形成の途中の断面図を示しており、基板１１１０上のシール材１１１２で囲まれた画素部１１１１を覆うように液晶組成物１１１４を液滴吐出装置１１１６のノズル１１１８から吐出、噴射、または滴下させている。液滴吐出装置１１１６は、図３６（Ａ）中の矢印方向に移動させる。なお、ここではノズル１１１８を移動させた例を示したが、ノズルを固定し、基板を移動させることによって液晶層を形成してもよい。
【０２３４】
また、図３６（Ｂ）には斜視図を示している。シール材１１１２で囲まれた領域のみに選択的に液晶組成物１１１４を吐出、噴射、または滴下させ、ノズル走査方向１１１３に合わせて滴下面１１１５が移動している様子を示している。
【０２３５】
また、図３６（Ａ）の点線で囲まれた部分１１１９を拡大した断面図が図３６（Ｃ）、図３６（Ｄ）である。液晶組成物の粘性が高い場合は、連続的に吐出され、図３６（Ｃ）のように繋がったまま付着される。一方、液晶組成物の粘性が低い場合には、間欠的に吐出され、図３６（Ｄ）に示すように液滴が滴下される。
【０２３６】
なお、図３６（Ｃ）中、１１２０はトップゲート型ＴＦＴ、１１２１は画素電極をそれぞれ指している。画素部１１１１は、マトリクス状に配置された画素電極と、該画素電極と接続されているスイッチング素子、ここではトップゲート型ＴＦＴと、保持容量とで構成されている。
【０２３７】
なお本実施例ではトップゲート型ＴＦＴを用いたが、ボトムゲート型ＴＦＴを用いてもよい。
【０２３８】
ここで、図３７（Ａ）〜図３７（Ｂ）及び図３８（Ａ）〜図３８（Ｂ）を用いて、パネル作製の流れを以下に説明する。
【０２３９】
まず、絶縁表面に画素部１１１１が形成された第１基板１１１０を用意する。第１基板１１１０は、予め、配向膜の形成、ラビング処理、球状スペーサ散布、或いは柱状スペーサ形成、またはカラーフィルタの形成などを行っておく。次いで、図３７（Ａ）に示すように、不活性気体雰囲気または減圧下で第１基板１１１０上にディスペンサ装置またはインクジェット装置でシール材１１１２を所定の位置（画素部１１１１を囲むパターン）に形成する。半透明なシール材１１１２としてはフィラー（直径６μｍ〜２４μｍ）を含み、且つ、粘度４０〜４００Ｐａ・ｓのものを用いる。なお、後に接する液晶に溶解しない材料を選択することが好ましい。シール材１１１２としては、アクリル系光硬化樹脂やアクリル系熱硬化樹脂を用いればよい。また、簡単なシールパターンであるのでシール材１１１２は、印刷法で形成することもできる。
【０２４０】
次いで、シール材１１１２に囲まれた領域に液晶組成物１１１４をインクジェット法により滴下する（図３７（Ｂ））。また、液晶組成物は温度を調節することによって粘度を設定することができるため、インクジェット法に適している。インクジェット法により無駄なく必要な量だけの液晶組成物１１１４をシール材１１１２に囲まれた領域に保持することができる。
【０２４１】
次いで、画素部１１１１が設けられた第１基板１１１０と、対向電極や配向膜が設けられた第２基板１０３１とを気泡が入らないように減圧下で貼りあわせる。（図３８（Ａ））ここでは、貼りあわせると同時に紫外線照射や熱処理を行って、シール材１１１２を硬化させる。なお、紫外線照射に加えて、熱処理を行ってもよい。
【０２４２】
また、図３９（Ａ）及び図３９（Ｂ）に貼り合わせ時または貼り合わせ後に紫外線照射や熱処理が可能な貼り合わせ装置の例を示す。
【０２４３】
図３９（Ａ）及び図３９（Ｂ）中、１０４１は第１基板支持台、１０４２は第２基板支持台、１０４４は透光性の窓、１０４８は下側定盤、１０４９は紫外光の光源である。なお、図３９（Ａ）〜図３９（Ｂ）において、図３６（Ａ）〜図３６（Ｄ）、図３７（Ａ）〜図３７（Ｂ）及び図３８（Ａ）〜図３８（Ｂ）と対応する部分は同一の符号を用いている。
【０２４４】
下側定盤１０４８は加熱ヒータが内蔵されており、シール材１１１２を硬化させる。また、第２基板支持台１０４２には透光性の窓１０４４が設けられており、光源１０４９からの紫外光などを通過させるようになっている。ここでは図示していないが窓１０４４を通して基板の位置アライメントを行う。また、対向基板となる第２基板１０３１は予め、所望のサイズに切断しておき、第２基板支持台１０４２に真空チャックなどで固定しておく。図３９（Ａ）は貼り合わせ前の状態を示している。
【０２４５】
貼り合わせ時には、第１基板支持台１０４１と第２基板支持台１０４２とを下降させた後、圧力をかけて第１基板１１１０と第２基板１０３１を貼り合わせ、そのまま紫外光を照射することによってシール材１１１２を硬化させる。貼り合わせ後の状態を図３９（Ｂ）に示す。
【０２４６】
次いで、スクライバー装置、ブレイカー装置、ロールカッターなどの切断装置を用いて第１基板１１１０を切断する（図３８（Ｂ））。こうして、１枚の基板から４つのパネルを作製することができる。そして、公知の技術を用いてＦＰＣを貼りつける。
【０２４７】
なお、第１基板１１１０、第２基板１０３１としてはガラス基板、またはプラスチック基板を用いることができる。
【０２４８】
また、本実施例は、必要であれば上記実施の形態及び他の実施例のいかなる記載と自由に組み合わせることが可能である。
【実施例１３】
【０２４９】
本実施例では、本発明を用いて薄膜トランジスタが形成された基板及び対向基板から光を射出する表示装置を作製する例を図４１、図４２、図４３及び図４４を用いて示す。
【０２５０】
まず実施例１０に基づいて図２９（Ｃ）の島状半導体膜５０７〜５０９形成を行う。なお、上記実施例と同じものは同じ符号で表す。
【０２５１】
次に、島状半導体膜５０７〜５０９にしきい値制御のための不純物を導入する。本実施例においてはジボラン（Ｂ２Ｈ６）をドープすることによってボロン（Ｂ）を島状半導体膜中に導入する。
【０２５２】
次に島状半導体膜５０７〜５０９を覆うように絶縁膜７００を成膜する。絶縁膜７００には、例えば酸化珪素（ＳｉＯ）、窒化珪素（ＳｉＮ）または窒素を含んだ酸化珪素（ＳｉＯＮ）等を用いることができる。また成膜方法は、プラズマＣＶＤ法、スパッタ法などを用いることができる。
【０２５３】
次に、絶縁膜７００上に導電膜を成膜した後、導電膜を加工することで、ゲート電極７０７〜７０９を形成する。
【０２５４】
ゲート電極７０７〜７０９は、導電膜を単層または２層以上積層させた構造を用いて形成する。導電膜を２層以上積層させている場合は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）から選ばれた元素、または前記元素を主成分とする合金材料、若しくは化合物材料を積層させてゲート電極７０７〜７０９を形成してもよい。また、リン（Ｐ）等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてゲート電極を形成してもよい。
【０２５５】
本実施例では、窒化タンタル（ＴａＮ）とタングステン（Ｗ）をそれぞれ、３０ｎｍ、３７０ｎｍ積層した積層膜を用いて、ゲート電極７０７〜７０９を形成する。本実施例では、タングステン（Ｗ）を用いて上層ゲート電極７０１〜７０３を形成し、窒化タンタル（ＴａＮ）を用いて下層ゲート電極７０４〜７０６を形成する。
【０２５６】
ゲート電極７０７〜７０９は、ゲート配線の一部として形成してもよいし、別にゲート配線を形成して、そのゲート配線にゲート電極７０７〜７０９を接続してもよい。
【０２５７】
そして、ゲート電極７０７〜７０９や、あるいはレジストを成膜して加工したものをマスクとして用い、島状半導体膜５０７〜５０９にｎ型またはｐ型の導電性を付与する不純物を添加し、ソース領域、ドレイン領域、さらには低濃度不純物領域等を形成する。
【０２５８】
まず、フォスフィン（ＰＨ３）を用いてリン（Ｐ）を、加速電圧を６０〜１２０ｋｅＶ、ドーズ量を１×１０１３〜１×１０１５ｃｍ−２として島状半導体膜中に導入する。この不純物導入によりｎチャネル型ＴＦＴ７６１及び７６２のチャネル領域７１３及び７１６が形成される。
【０２５９】
またｐチャネル型ＴＦＴ７６３を作製するために、ジボラン（Ｂ２Ｈ６）を印加電圧６０〜１００ｋｅＶ、例えば８０ｋｅＶ、ドーズ量１×１０１３〜５×１０１５ｃｍ−２、例えば３×１０１５ｃｍ−２の条件で、島状半導体膜中にボロン（Ｂ）を導入する。これによりｐチャネル型ＴＦＴ７６３のソース領域又はドレイン領域７１７、またこの不純物導入によりチャネル領域７１８が形成される（図４１（Ｂ））。
【０２６０】
次に絶縁膜７００を加工してゲート絶縁膜７２１〜７２３を形成する。これにより半導体膜の一部が露出する。
【０２６１】
ｎチャネル型ＴＦＴ７６１及び７６２となる島状半導体膜５０７及び５０８に、フォスフィン（ＰＨ３）を用いて、印加電圧４０〜８０ｋｅＶ、例えば５０ｋｅＶ、ドーズ量１．０×１０１５〜２．５×１０１６ｃｍ−２、例えば３．０×１０１５ｃｍ−２で、リン（Ｐ）を導入する。これによりｎチャネル型ＴＦＴ７６１及び７６２の低濃度不純物領域７１２及び７１５、ソース領域又はドレイン領域７１１及び７１４が形成される（図４１（Ｂ））。
【０２６２】
本実施例においては、ｎチャネル型ＴＦＴ７６１及び７６２のソース領域又はドレイン領域７１１及び７１４のそれぞれには、１×１０１９〜５×１０２１ｃｍ−３の濃度でリン（Ｐ）が含まれることとなる。またｎチャネル型ＴＦＴ７６１及び７６２の低濃度不純物領域７１２及び７１５のそれぞれには、１×１０１８〜５×１０１９ｃｍ−３の濃度でリン（Ｐ）が含まれる。さらに、ｐチャネル型ＴＦＴ７６３のソース領域又はドレイン領域７１７には、１×１０１９〜５×１０２１ｃｍ−３の濃度でボロン（Ｂ）が含まれる。
【０２６３】
次に露出した半導体膜表面に形成された酸化膜をフッ酸等によって除去した後、基板を４５０℃に加熱した状態でスパッタ法にてＮｉ膜を２５ｎｍ〜５０ｎｍ成膜して島状半導体膜５０７〜５０９上にＮｉシリサイド３を形成する。成膜電力密度は０．７Ｗ／ｃｍ２とする。このときゲート電極７０７〜７０９をリン（Ｐ）等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いて形成している場合にはゲート電極上にもＮｉシリサイドが形成される。その後未反応のＮｉを公知のエッチング液によって除去する（図４１（Ｂ））。
【０２６４】
本実施例においては、ｐチャネル型ＴＦＴ７６３は本表示装置の画素ＴＦＴとして用いられる。またｎチャネル型ＴＦＴ７６１及び７６２は、画素ＴＦＴ７６３を駆動する駆動回路のＴＦＴとして用いられる。ただし画素ＴＦＴは必ずしもｐチャネル型ＴＦＴである必要はなく、ｎチャネル型ＴＦＴを用いてもよい。また駆動回路も複数のｎチャネル型ＴＦＴを組み合わせた回路である必要はなく、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを相補的に組み合わせた回路、もしくは複数のｐチャネル型ＴＦＴを組み合わせた回路であってもよい。
【０２６５】
次に水素を含む絶縁膜７３０を成膜する。水素を含む絶縁膜は、ＰＣＶＤ法により得られる窒素を含む酸化珪素膜（ＳｉＯＮ膜）を用いる。もしくは酸素を含む窒化珪素膜（ＳｉＮＯ膜）を用いてもよい。なお、水素を含む絶縁膜７３０は、第１層間絶縁膜であり、酸化珪素を含んでいる透光性を有する絶縁膜である。
【０２６６】
本発明ではＮｉシリサイドを形成しているのでソース領域、ドレイン領域は十分に低抵抗化されている。したがって島状半導体膜に添加された不純物元素の活性化工程を行う必要はない。しかしその後島状半導体膜に添加された不純物元素の活性化を行ってもよいのは言うまでもない。この不純物元素の活性化はレーザー光照射、ＲＴＡ又は窒素雰囲気中５５０℃で４時間加熱して、不純物を活性化してもよい。また、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体膜を結晶化させている場合、活性化と同時にチャネル領域におけるニッケルの低減を行うゲッタリングをも行うことができる。
【０２６７】
その後全体を４１０℃で１時間加熱することにより、島状半導体膜の水素化を行う。ただし上述のように窒素雰囲気中５５０℃で４時間などの加熱処理を行った場合には不要である。
【０２６８】
次いで、第２層間絶縁膜７３１となる平坦化膜を形成する。平坦化膜としては、透光性を有する無機材料（酸化珪素、窒化珪素、酸素を含む窒化珪素など）、感光性または非感光性の有機材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン）、またはこれらの積層などを用いる。また、平坦化膜に用いる他の透光性を有する膜としては、塗布法によって得られるアルキル基を含むＳｉＯｘ膜からなる絶縁膜、例えばシリカガラス、アルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー、水素化シルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマーなどを用いて形成された絶縁膜を用いることができる。シロキサン系ポリマーの一例としては、東レ製塗布絶縁膜材料であるＰＳＢ−Ｋ１、ＰＳＢ−Ｋ３１や触媒化成製塗布絶縁膜材料であるＺＲＳ−５ＰＨが挙げられる。
【０２６９】
次いで、透光性を有する第３層間絶縁膜７３２を形成する。第３層間絶縁膜７３２は、後の工程で透明電極７５０を形成する際、第２層間絶縁膜７３１である平坦化膜を保護するためのエッチングストッパー膜として設けるものである。ただし、透明電極７５０を形成する際、第２層間絶縁膜７３１がエッチングストッパー膜となるのであれば第３層間絶縁膜７３２は不要である。
【０２７０】
次いで、新たなマスクを用いて第１層間絶縁膜７３０、第２層間絶縁膜７３１及び第３層間絶縁膜７３２にコンタクトホールを形成する。次いで、マスクを除去し、導電膜（ＴｉＮ、Ａｌ及びＴｉＮの積層膜）を形成した後、また別のマスクを用いてエッチング（ＢＣｌ３とＣｌ２との混合ガスでのドライエッチング）を行い、電極又は配線７４１〜７４５（ＴＦＴのソース配線及びドレイン配線や、電流供給配線など）を形成する（図４１（Ｃ））。ただし、本実施例では電極と配線を一体形成するが、電極と配線を別々に形成して、電気的に接続させてもよい。なお、ＴｉＮは、高耐熱性平坦化膜との密着性が良好な材料の一つである。加えて、ＴＦＴのソース領域またはドレイン領域と良好なオーミックコンタクトを取るためにＴｉＮのＮ含有量は４４ａｔｏｍｉｃ％より少なくすることが好ましい。
【０２７１】
次いで、新たなマスクを用いて透明電極７５０、即ち、有機発光素子の陽極を膜厚１０ｎｍ〜８００ｎｍの範囲で形成する。透明電極７５０としては、インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）の他、例えば、Ｓｉ元素を含むインジウム錫酸化物や酸化インジウムに酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）などの仕事関数の高い（仕事関数４．０ｅＶ以上）透明導電材料を用いることができる（図４２（Ａ））。
【０２７２】
次いで、新たなマスクを用いて透明電極７５０の端部を覆う絶縁物７３３（隔壁、障壁などと呼ばれる）を形成する。絶縁物７３３としては、塗布法により得られる感光性または非感光性の有機材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジストまたはベンゾシクロブテン）、またはＳＯＧ膜（例えば、アルキル基を含むＳｉＯｘ膜）を膜厚０．８μｍ〜１μｍの範囲で用いる。
【０２７３】
次いで、有機化合物を含む層７５１、７５２、７５３、７５４及び７５５を、蒸着法または塗布法を用いて形成する。なお、発光素子の信頼性を向上させるため、有機化合物を含む層７５１の形成前に真空加熱を行って脱気を行うことが好ましい。例えば、有機化合物材料の蒸着を行う前に、基板に含まれるガスを除去するために減圧雰囲気や不活性雰囲気で２００℃〜３００℃の加熱処理を行うことが望ましい。なお、層間絶縁膜と隔壁とを高耐熱性を有するＳｉＯｘ膜で形成した場合には、さらに高い加熱処理（４１０℃）を加えることもできる。
【０２７４】
まず蒸着マスクを用いて選択的に透明電極７５０上にモリブデン酸化物（ＭｏＯｘ）と、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（α−ＮＰＤ）と、ルブレンとを共蒸着して第１の有機化合物を含む層７５１（第１の層）を形成する。
【０２７５】
なお、ＭｏＯｘの他、銅フタロシアニン（ＣｕＰＣ）やバナジウム酸化物（ＶＯｘ）、ルテニウム酸化物（ＲｕＯｘ）、タングステン酸化物（ＷＯｘ）等の正孔注入性の高い材料を用いることができる。また、ポリ（エチレンジオキシチオフェン）（ＰＥＤＯＴ）、ポリ（スチレンスルホン酸）水溶液（ＰＥＤＰＳＳ）等の正孔注入性の高い高分子材料を塗布法によって成膜したものを第１の有機化合物を含む層７５１として用いてもよい。
【０２７６】
次いで、蒸着マスクを用いて選択的にα−ＮＰＤを蒸着し、第１の有機化合物を含む層７５１の上に正孔輸送層（第２の層）７５２を形成する。なお、α−ＮＰＤの他、４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）、４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）等の芳香族アミン系化合物に代表される正孔輸送性の高い材料を用いることができる。
【０２７７】
次いで、選択的に発光層７５３（第３の層）を形成する。フルカラー表示装置とするためには発光色（Ｒ、Ｇ、Ｂ）ごとに蒸着マスクのアライメントを行ってそれぞれ選択的に蒸着する。
【０２７８】
赤色の発光を示す発光層７５３Ｒとしては、Ａｌｑ３とＤＣＭ、またはＡｌｑ３、ルブレンとＢｉｓＤＣＪＴＭなどの材料を用いる。また、緑色の発光を示す発光層７５３Ｇとしては、Ａｌｑ３とＤＭＱＤ（Ｎ，Ｎ’−ジメチルキナクリドン）、またはＡｌｑ３とクマリン６などの材料を用いる。また、青色の発光を示す発光層７５３Ｂとしては、α―ＮＰＤ、またはｔＢｕ−ＤＮＡなどの材料を用いる。
【０２７９】
次いで、蒸着マスクを用いて選択的にＡｌｑ３（トリス（８−キノリノラト）アルミニウム）を蒸着し、発光層７５３上に電子輸送層（第４の層）７５４を形成する。なお、Ａｌｑ３の他、トリス（５−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等のキノリン骨格またはベンゾキノリン骨格を有する金属錯体等に代表される電子輸送性の高い材料を用いることができる。また、この他ビス［２−（２−ヒドロキシフェニル）−ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体なども用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）や、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）なども電子輸送性が高いため、電子輸送層７５４として用いることができる。
【０２８０】
次いで、４，４−ビス（５−メチルベンゾオキサゾル−２−イル）スチルベン（略称：ＢｚＯｓ）とリチウム（Ｌｉ）とを共蒸着し、電子輸送層および絶縁物を覆って全面に電子注入層（第５の層）７５５を形成する。ベンゾオキサゾール誘導体（ＢｚＯＳ）を用いることで、後の工程に行われる透明電極７５６形成時におけるスパッタ法に起因する損傷を抑制している。なお、ＢｚＯｓ：Ｌｉ以外に、ＣａＦ２、フッ化リチウム（ＬｉＦ）、フッ化セシウム（ＣｓＦ）等のようなアルカリ金属又はアルカリ土類金属の化合物等の電子注入性の高い材料を用いることができる。また、この他、Ａｌｑ３とマグネシウム（Ｍｇ）とを混合したものも用いることができる。
【０２８１】
次に、第５の層７５５の上に透明電極７５６、即ち、有機発光素子の陰極を膜厚１０ｎｍ〜８００ｎｍの範囲で形成する。透明電極７５６としては、インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）の他、例えば、Ｓｉ元素を含むインジウム錫酸化物や酸化インジウムに酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）を用いることができる。
【０２８２】
以上のようにして、発光素子が作製される。発光素子を構成する陽極、有機化合物を含む層（第１の層〜第５の層）、および陰極の各材料は適宜選択し、各膜厚も調整する。陽極と陰極とで同じ材料を用い、且つ、同程度の膜厚、好ましくは１００ｎｍ程度の薄い膜厚とすることが望ましい。
【０２８３】
また、必要であれば、発光素子を覆って、水分の侵入を防ぐ透明保護層７５７を形成する。透明保護層７５７としては、スパッタ法またはＣＶＤ法により得られる窒化珪素膜、酸化珪素膜、酸素を含む窒化珪素膜（ＳｉＮＯ膜（組成比Ｎ＞Ｏ））または窒素を含む酸化珪素膜（ＳｉＯＮ膜（組成比Ｎ＜Ｏ））、炭素を主成分とする薄膜（例えばＤＬＣ膜、ＣＮ膜）などを用いることができる（図４２（Ｂ））。
【０２８４】
次いで、基板間隔を確保するためのギャップ材を含有するシール材を用い、第２の基板７７０と基板５００とを貼り合わせる。第２の基板７７０も、光透過性を有するガラス基板や石英基板を用いればよい。なお、一対の基板の間は、空隙（不活性気体）として乾燥剤を配置してもよいし、透明なシール材（紫外線硬化または熱硬化のエポキシ樹脂など）を一対の基板間に充填してもよい。
【０２８５】
発光素子は、透明電極７５０、７５６が透光性材料で形成されるため、一つの発光素子から２方向、即ち両面側から採光することができる。
【０２８６】
以上に示すパネル構成とすることで上面からの発光と、下面からの発光とでほぼ同一とすることができる。
【０２８７】
最後に光学フィルム（偏光板、または円偏光板）７７１、７７２を設けてコントラストを向上させる（図４３）。
【０２８８】
図４４に発光色（Ｒ、Ｇ、Ｂ）ごとの発光素子の断面図を示す。赤色（Ｒ）の発光素子は、画素ＴＦＴ７６３Ｒ、透明電極（陽極）７５０Ｒ、第１の層７５１Ｒ、第２の層（正孔輸送層）７５２Ｒ、第３の層（発光層）７５３Ｒ、第４の層（電子輸送層）７５４Ｒ、第５の層（電子注入層）７５５、透明電極（陰極）７５６、透明保護層７５７を有している。
【０２８９】
また、緑色（Ｇ）の発光素子は、画素ＴＦＴ７６３Ｇ、透明電極（陽極）７５０Ｇ、第１の層７５１Ｇ、第２の層（正孔輸送層）７５２Ｇ、第３の層（発光層）７５３Ｇ、第４の層（電子輸送層）７５４Ｇ、第５の層（電子注入層）７５５、透明電極（陰極）７５６、透明保護層７５７を有している。
【０２９０】
さらに、青色（Ｂ）の発光素子は、画素ＴＦＴ７６３Ｂ、透明電極（陽極）７５０Ｂ、第１の層７５１Ｂ、第２の層（正孔輸送層）７５２Ｂ、第３の層（発光層）７５３Ｂ、第４の層（電子輸送層）７５４Ｂ、第５の層（電子注入層）７５５、透明電極（陰極）７５６、透明保護層７５７を有している。
【０２９１】
なお、本実施例では、ＴＦＴをトップゲート型ＴＦＴとしたが、この構造に限定されるものではなく、適宜ボトムゲート型（逆スタガ型）ＴＦＴや、順スタガ型ＴＦＴを用いることが可能である。また、シングルゲート構造のＴＦＴに限定されず、複数のチャネル領域を有するマルチゲート型ＴＦＴ、例えばダブルゲート型ＴＦＴとしてもよい。
【０２９２】
また、本実施例は、必要であれば上記実施形態及び他の実施例のいかなる記載と自由に組み合わせることが可能である。
【実施例１４】
【０２９３】
本発明が適用される電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図４５〜図５０に示す。
【０２９４】
図４５は表示パネル５００１と、回路基板５０１１を組み合わせた液晶モジュールもしくはＥＬモジュールを示している。回路基板５０１１には、コントロール回路５０１２や信号分割回路５０１３などが形成されており、接続配線５０１４によって表示パネル５００１と電気的に接続されている。
【０２９５】
この表示パネル５００１には、複数の画素が設けられた画素部５００２と、走査線駆動回路５００３、選択された画素にビデオ信号を供給する信号線駆動回路５００４を備えている。なお液晶モジュールやＥＬモジュールを作製する場合は上記実施形態及び上記実施例を用いて表示パネル５００１を作製すればよい。また、走査線駆動回路５００３や信号線駆動回路５００４等制御用駆動回路部を、本発明により形成されたＴＦＴを用いて作製することが可能である。
【０２９６】
図４５に示す液晶モジュールもしくはＥＬモジュールにより液晶テレビ受像器又はＥＬテレビ受像機を完成させることができる。図４６は、液晶テレビ受像機もしくはＥＬテレビ受像機の主要な構成を示すブロック図である。チューナ５１０１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路５１０２と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路５１０３と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路５０１２により処理される。コントロール回路５０１２は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路５０１３を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
【０２９７】
チューナ５１０１で受信した信号のうち、音声信号は音声信号増幅回路５１０５に送られ、その出力は音声信号処理回路５１０６を経てスピーカー５１０７に供給される。制御回路５１０８は受信局（受信周波数）や音量の制御情報を入力部５１０９から受け、チューナ５１０１や音声信号処理回路５１０６に信号を送出する。
【０２９８】
図４７（Ａ）に示すように、液晶モジュールもしくはＥＬモジュールを筐体５２０１に組みこんで、テレビ受像機を完成させることができる。液晶モジュールもしくはＥＬモジュールにより、表示画面５２０２が形成される。また、スピーカー５２０３、操作スイッチ５２０４などが適宜備えられている。
【０２９９】
また図４７（Ｂ）に、ワイヤレスでディスプレイのみを持ち運び可能なテレビ受像器を示す。筐体５２１２にはバッテリー及び信号受信器が内蔵されており、そのバッテリーで表示部５２１３やスピーカー部５２１７を駆動させる。バッテリーは充電器５２１０で繰り返し充電が可能となっている。また、充電器５２１０は映像信号を送受信することが可能で、その映像信号をディスプレイの信号受信器に送信することができる。筐体５２１２は操作キー５２１６によって制御する。また、図４７（Ｂ）に示す装置は、操作キー５２１６を操作することによって、筐体５２１２から充電器５２１０に信号を送ることも可能であるため映像音声双方向通信装置とも言える。また、操作キー５２１６を操作することによって、筐体５２１２から充電器５２１０に信号を送り、さらに充電器５２１０が送信できる信号を他の電子機器に受信させることによって、他の電子機器の通信制御も可能であり、汎用遠隔制御装置とも言える。本発明は表示部５２１３及び制御用回路部等に適用することができる。
【０３００】
本発明を図４５、図４６、図４７（Ａ）〜図４７（Ｂ）に示すテレビ受像器使用することにより、簡単な工程で精度良く形成することができ、さらには、スループットや歩留まりの高い本テレビ受像器を作製することができ、作製時間、作製コスト等を抑えることができる。また上記実施例に記載された方法で作製されるＩＤチップを本テレビ受像器に貼り付けることにより、流通経路などを明確にすることができる。
【０３０１】
勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。
【０３０２】
図４８（Ａ）は表示パネル５３０１とプリント配線基板５３０２を組み合わせたモジュールを示している。表示パネル５３０１は、複数の画素が設けられた画素部５３０３と、第１の走査線駆動回路５３０４、第２の走査線駆動回路５３０５と、選択された画素にビデオ信号を供給する信号線駆動回路５３０６を備えている。
【０３０３】
プリント配線基板５３０２には、コントローラ５３０７、中央処理装置（ＣＰＵ）５３０８、メモリ５３０９、電源回路５３１０、音声処理回路５３１１及び送受信回路５３１２などが備えられている。プリント配線基板５３０２と表示パネル５３０１は、フレキシブル配線基板（ＦＰＣ）５３１３により接続されている。プリント配線基板５３０２には、容量素子、バッファ回路などを設け、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることを防ぐ構成としても良い。また、コントローラ５３０７、音声処理回路５３１１、メモリ５３０９、ＣＰＵ５３０８、電源回路５３１０などは、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式を用いて表示パネル５３０１に実装することもできる。ＣＯＧ方式により、プリント配線基板５３０２の規模を縮小することができる。
【０３０４】
プリント配線基板５３０２に備えられたインターフェース（Ｉ／Ｆ）部５３１４を介して、各種制御信号の入出力が行われる。また、アンテナとの間の信号の送受信を行なうためのアンテナ用ポート５３１５が、プリント配線基板５３０２に設けられている。
【０３０５】
図４８（Ｂ）は、図４８（Ａ）に示したモジュールのブロック図を示す。このモジュールは、メモリ５３０９としてＶＲＡＭ５３１６、ＤＲＡＭ５３１７、フラッシュメモリ５３１８などが含まれている。ＶＲＡＭ５３１６にはパネルに表示する画像のデータが、ＤＲＡＭ５３１７には画像データまたは音声データが、フラッシュメモリには各種プログラムが記憶されている。
【０３０６】
電源回路５３１０は、表示パネル５３０１、コントローラ５３０７、ＣＰＵ５３０８、音声処理回路５３１１、メモリ５３０９、送受信回路５３１２を動作させる電力を供給する。またパネルの仕様によっては、電源回路５３１０に電流源が備えられている場合もある。
【０３０７】
ＣＰＵ５３０８は、制御信号生成回路５３２０、デコーダ５３２１、レジスタ５３２２、演算回路５３２３、ＲＡＭ５３２４、ＣＰＵ５３０８用のインターフェース５３６６などを有している。インターフェース５３６６を介してＣＰＵ５３０８に入力された各種信号は、一旦レジスタ５３２２に保持された後、演算回路５３２３、デコーダ５３２１などに入力される。演算回路５３２３では、入力された信号に基づき演算を行ない、各種命令を送る場所を指定する。一方デコーダ５３２１に入力された信号はデコードされ、制御信号生成回路５３２０に入力される。制御信号生成回路５３２０は入力された信号に基づき、各種命令を含む信号を生成し、演算回路５３２３において指定された場所、具体的にはメモリ５３０９、送受信回路５３１２、音声処理回路５３１１、コントローラ５３０７などに送る。
【０３０８】
メモリ５３０９、送受信回路５３１２、音声処理回路５３１１、コントローラ５３０７は、それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。
【０３０９】
入力手段５３２５から入力された信号は、Ｉ／Ｆ部５３１４を介してプリント配線基板５３０２に実装されたＣＰＵ５３０８に送られる。制御信号生成回路５３２０は、ポインティングデバイスやキーボードなどの入力手段５３２５から送られてきた信号に従い、ＶＲＡＭ５３１６に格納してある画像データを所定のフォーマットに変換し、コントローラ５３０７に送付する。
【０３１０】
コントローラ５３０７は、パネルの仕様に合わせてＣＰＵ５３０８から送られてきた画像データを含む信号にデータ処理を施し、表示パネル５３０１に供給する。またコントローラ５３０７は、電源回路５３１０から入力された電源電圧やＣＰＵ５３０８から入力された各種信号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（ＡＣ  Ｃｏｎｔ）、切り替え信号Ｌ／Ｒを生成し、表示パネル５３０１に供給する。
【０３１１】
送受信回路５３１２では、アンテナ５３２８において電波として送受信される信号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）、カプラ、バランなどの高周波回路を含んでいる。送受信回路５３１２において送受信される信号のうち音声情報を含む信号が、ＣＰＵ５３０８からの命令に従って、音声処理回路５３１１に送られる。
【０３１２】
ＣＰＵ５３０８の命令に従って送られてきた音声情報を含む信号は、音声処理回路５３１１において音声信号に復調され、スピーカー５３２７に送られる。またマイク５３２６から送られてきた音声信号は、音声処理回路５３１１において変調され、ＣＰＵ５３０８からの命令に従って、送受信回路５３１２に送られる。
【０３１３】
コントローラ５３０７、ＣＰＵ５３０８、電源回路５３１０、音声処理回路５３１１、メモリ５３０９を、本実施例のパッケージとして実装することができる。本実施例は、アイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）、カプラ、バランなどの高周波回路以外であれば、どのような回路にも応用することができる。
【０３１４】
図４９は、図４８（Ａ）〜図４８（Ｂ）に示すモジュールを含む携帯電話機の一態様を示している。表示パネル５３０１はハウジング５３３０に脱着自在に組み込まれる。ハウジング５３３０は表示パネル５３０１のサイズに合わせて、形状や寸法を適宜変更することができる。表示パネル５３０１を固定したハウジング５３３０はプリント基板５３３１に嵌着されモジュールとして組み立てられる。
【０３１５】
表示パネル５３０１はＦＰＣ５３１３を介してプリント基板５３３１に接続される。プリント基板５３３１には、スピーカー５３３２、マイクロフォン５３３３、送受信回路５３３４、ＣＰＵ及びコントローラなどを含む信号処理回路５３３５が形成されている。このようなモジュールと、入力手段５３３６、バッテリー５３３７、アンテナ５３４０を組み合わせ、筐体５３３９に収納する。表示パネル５３０１の画素部は筐体５３３９に形成された開口窓から視認できように配置する。
【０３１６】
本実施例に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、表示パネルを複数備えたり、筐体を適宜複数に分割して蝶番により開閉式とした構成としても、上記した作用効果を奏することができる。
【０３１７】
本発明を図４８（Ａ）〜図４８（Ｂ）、図４９に示す携帯電話に使用することにより、簡単な工程で精度良く形成することができ、さらには、スループットや歩留まりの高い携帯電話を作製することができ、作製時間、作製コスト等を抑えることができる。また上記実施例に記載された方法で作製されるＩＤチップを本携帯電話に貼り付けることにより、流通経路などを明確にすることができる。
【０３１８】
図５０（Ａ）は液晶ディスプレイもしくはＯＬＥＤディスプレイであり、筐体６００１、支持台６００２、表示部６００３などによって構成されている。本発明は図４５に示す液晶モジュールもしくはＥＬモジュール、図４８（Ａ）に示す表示パネルの構成を用いて、表示部６００３に適用が可能である。また、本発明を制御用回路部等に用いることも可能である。
【０３１９】
本発明を使用することにより、簡単な工程で精度良く形成することができ、さらには、スループットや歩留まりの高い本ディスプレイを作製することができ、作製時間、作製コスト等を抑えることができる。また上記実施例に記載された方法で作製されるＩＤチップを本ディスプレイに貼り付けることにより、流通経路などを明確にすることができる。
【０３２０】
図５０（Ｂ）はコンピュータであり、本体６１０１、筐体６１０２、表示部６１０３、キーボード６１０４、外部接続ポート６１０５、ポインティングマウス６１０６等を含む。本発明は図４５に示す液晶モジュールもしくはＥＬモジュール、図４８（Ａ）に示す表示パネルの構成を用いて、表示部６１０３に適用することができる。また、本発明を制御用回路部等に用いることも可能である。
【０３２１】
本発明を使用することにより、簡単な工程で精度良く形成することができ、さらには、スループットや歩留まりの高い本コンピュータを作製することができ、作製時間、作製コスト等を抑えることができる。また上記実施例に記載された方法で作製されるＩＤチップを本コンピュータに貼り付けることにより、流通経路などを明確にすることができる。
【０３２２】
図５０（Ｃ）は携帯可能なコンピュータであり、本体６２０１、表示部６２０２、スイッチ６２０３、操作キー６２０４、赤外線ポート６２０５等を含む。本発明は図４５に示す液晶モジュールもしくはＥＬモジュール、図４８（Ａ）に示す表示パネルの構成を用いて、表示部６２０２に適用することができる。また、本発明を制御用回路部等に用いることも可能である。
【０３２３】
本発明を使用することにより、簡単な工程で精度良く形成することができ、さらには、スループットや歩留まりの高い本コンピュータを作製することができ、作製時間、作製コスト等を抑えることができる。また上記実施例に記載された方法で作製されるＩＤチップを本コンピュータに貼り付けることにより、流通経路などを明確にすることができる。
【０３２４】
図５０（Ｄ）は携帯型のゲーム機であり、筐体６３０１、表示部６３０２、スピーカー部６３０３、操作キー６３０４、記録媒体挿入部６３０５等を含む。本発明は図４５に示す液晶モジュールもしくはＥＬモジュール、図４８（Ａ）に示す表示パネルの構成を用いて、表示部６３０２に適用することができる。また、本発明を制御用回路部等に用いることも可能である。
【０３２５】
本発明を使用することにより、簡単な工程で精度良く形成することができ、さらには、スループットや歩留まりの高い本ゲーム機を作製することができ、作製時間、作製コスト等を抑えることができる。また上記実施例に記載された方法で作製されるＩＤチップを本ゲーム機に貼り付けることにより、流通経路などを明確にすることができる。
【０３２６】
図５０（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体６４０１、筐体６４０２、表示部Ａ６４０３、表示部Ｂ６４０４、記録媒体（ＤＶＤ等）読込部６４０５、操作キー６４０６、スピーカー部６４０７等を含む。表示部Ａ６４０３は主として画像情報を表示し、表示部Ｂ６４０４は主として文字情報を表示する。本発明は図４５に示す液晶モジュールもしくはＥＬモジュール、図４８（Ａ）に示す表示パネルの構成を用いて、表示部Ａ６４０３、及び表示部Ｂ６４０４等に適用することができる。また、本発明を制御用回路部等に用いることも可能である。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０３２７】
本発明を使用することにより、簡単な工程で精度良く形成することができ、さらには、スループットや歩留まりの高い本画像再生装置を作製することができ、作製時間、作製コスト等を抑えることができる。また上記実施例に記載された方法で作製されるＩＤチップを本画像再生装置に貼り付けることにより、流通経路などを明確にすることができる。
【０３２８】
これらの電子機器に使われる表示装置は、大きさや強度、または使用目的に応じて、ガラス基板だけでなく耐熱性のプラスチック基板を用いることも可能である。それによってよりいっそうの軽量化を図ることができる。
【０３２９】
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。
【０３３０】
また本実施例は、上記実施の形態及び実施例のいかなる記載とも自由に組み合せて実施することが可能である。
【実施例１５】
【０３３１】
ここでは本発明のＮｉシリサイド形成方法を用いて作製したｐチャネル型ＴＦＴと、Ｎｉシリサイドを用いずに作製したｐチャネル型ＴＦＴとの特性を比較した。まず両者の作製方法を示す。
【０３３２】
洗浄したガラス基板（コーニング製ＥＡＧＬＥ２０００）１上にプラズマＣＶＤ法により非晶質珪素膜２を膜厚６６ｎｍで形成する。基板側からナトリウムなどの不純物が珪素膜に拡散するのを防止するため、窒化酸化シリコン４０（ＳｉＮｘＯｙ）（ｘ＞ｙ）を５０ｎｍの膜厚で形成し、その上に酸化窒化シリコン４１（ＳｉＯｘＮｙ）（ｘ＞ｙ）を１００ｎｍの膜厚で下地膜として形成した（図５１（Ａ））。
【０３３３】
次いで非晶質珪素膜２をレーザー結晶化した。ここでは脱水素化のための熱処理（５００℃、１時間）の後、レーザー光９を大気圧下で照射した（図５１（Ｂ））。
【０３３４】
レーザー光９としては、連続発振型であるＹＶＯ４レーザーの第２高調波を用いた。出力は１０Ｗ程度とし、レーザー光を非線形光学素子により変換して第２高調波とした。またこのときのパワー密度は０．００１〜１００ＭＷ／ｃｍ２程度とした。そして３５ｃｍ／ｓｅｃの速度でレーザー光に対して相対的に珪素膜を移動させて照射した。以上により結晶性珪素膜１０を形成した。
【０３３５】
結晶性珪素膜１０をフォトリソグラフィー工程によって島状の結晶性珪素膜４２にした（図５１（Ｃ））。その後ＴＦＴのしきい値制御のためにＢイオンを添加した。
次に結晶性珪素膜４２を覆うようにゲート絶縁膜４３を形成した。ここではプラズマＣＶＤ法により酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）を４０ｎｍ形成した。
【０３３６】
次に、ゲート絶縁膜４３上に、第１の導電層と第２の導電層を積層して形成した。第１の導電層は、スパッタリング法によりＴａＮ膜を３０ｎｍの厚さで形成し、第２の導電層は、スパッタリング法によりＷ膜を３７０ｎｍの厚さで形成した。
【０３３７】
次に、フォトリソグラフィー法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、ゲート電極として機能する導電層（ゲート電極層とよぶことがある）４６、４７を形成した（図５１（Ｄ））。
続いて、結晶性珪素膜４２に、Ｐ型を付与する不純物元素（ボロン）を添加して、Ｐ型不純物領域５２、５３を形成した（図５２（Ａ））。
【０３３８】
次に、ゲート絶縁膜４３と導電層４６、４７を覆うように、絶縁層５４を形成する。絶縁層５４は、プラズマＣＶＤ法により酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）を１００ｎｍ形成した（図５２（Ｂ））。
【０３３９】
次に、絶縁層５４を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電層４６、４７の側面に接する絶縁層（以下サイドウォール絶縁層とよぶ）５６を形成した。サイドウォール絶縁層５６は、後に形成するＮｉシリサイドによってゲート電極層とソース領域及びドレイン領域がショートしないようにする。またこのエッチングによってゲート絶縁膜も一部除去して結晶性珪素膜の一部を露出させた（図５２（Ｃ））。
【０３４０】
次に結晶性珪素膜の表面に形成されている酸化膜をエッチング除去した。ここではＨＦ：ＮＨ４Ｆ＝１：１００（重量比）の割合で混合したバッファードフッ酸溶液を、基板を回転させながら９０秒滴下して酸化膜を除去する。
【０３４１】
酸化膜除去後、加熱手段（図示しない）を用いてＮｉ膜６６をＡｒ雰囲気下でスパッタ法にて成膜してＮｉシリサイド６７を形成した。Ｎｉ成膜時の加熱温度は４５０℃、成膜電力密度は０．７Ｗ／ｃｍ２、成膜圧力０．２Ｐａ、Ｎｉ膜の膜厚は１５ｎｍ又は２５ｎｍとした（図５２（Ｄ））。
一方、比較用のＴＦＴについてはＮｉ成膜を行わなかった。
【０３４２】
次に未反応のＮｉを除去する。ここではＨＣｌ：ＨＮＯ３：Ｈ２Ｏ＝３：２：１からなるエッチング溶液を用いて未反応のＮｉを除去した（図５３（Ａ））。
一方、比較用のＴＦＴについてはこの工程を行わなかった。
【０３４３】
上記工程を経て、ｐチャネル型の薄膜トランジスタ６３の基本構造が完成する。
Ｐ型の薄膜トランジスタ６３は、Ｐ型不純物領域５２、５３とチャネル領域６５を含む結晶性珪素膜と、ゲート絶縁層４３と、ゲート電極として機能する導電層４６、４７とを有する。このような、薄膜トランジスタ６３の構造はシングルドレイン構造と呼ばれる。
また、上記工程を経て完成した、薄膜トランジスタ６３のチャネル長は１．５μｍ、チャネル幅は４μｍとした。
【０３４４】
次に、薄膜トランジスタ６３を覆うように、絶縁層６８を形成する。絶縁層６８は、プラズマＣＶＤ法により酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ）を５０ｎｍ形成する。
【０３４５】
絶縁層６８を形成した後に、珪素膜の水素化を目的とした加熱処理を行う。ここでは窒素雰囲気下で５５０℃４時間の加熱処理を行った。この加熱処理によって珪素膜の結晶性の回復や珪素膜に添加された不純物元素の活性化も行われることになる。ただし本発明を用いればソース領域及びドレイン領域を十分に低抵抗化できるので活性化工程は本来不要である。
【０３４６】
次に層間絶縁膜としてプラズマＣＶＤ法にて窒化珪素層６９を１００ｎｍ形成し、その上に酸化窒化珪素層７０を６００ｎｍ連続して形成し、窒素雰囲気下で４１０℃１時間の熱処理を行った。上記の絶縁膜には水素が含まれており、熱処理により結晶珪素膜の水素化を行うことができる。
【０３４７】
次に、フォトリソグラフィー法により絶縁層６８、６９、７０をエッチングして、Ｐ型不純物領域５２、５３、すなわちＮｉシリサイド層６７を露出させるコンタクトホールを形成する。続いて、コンタクトホールを充填するように、導電層を形成し、当該導電層をパターン加工して、ソース配線及びドレイン配線として機能する導電層７１を形成する（図５３（Ｃ））。
【０３４８】
導電層７１は、スパッタリング法により、チタン（Ｔｉ）層、窒化チタン（ＴｉＮ）層、アルミニウム（Ａｌ）層、Ｔｉ層、ＴｉＮ層の順で成膜し、積層構造とした。以上によりＴＦＴが完成する。
【０３４９】
以下、ＴＦＴ特性を測定した結果を示す。
ｐチャネル型の薄膜トランジスタのＯＮ電流特性（〔μＡ〕、ＶＧ＝５Ｖ、ＶＤ＝５Ｖ）、移動度特性（〔ｃｍ２／Ｖｓ〕、ＶＤ＝１Ｖ）を図５４、図５５に○印で示す。各基板において８点の測定を行った。また基板数は２とした。
Ｎｉシリサイドを形成していない比較例のＴＦＴではＯＮ電流の平均値は２２８．８μＡ、移動度の平均値が１６７．９ｃｍ２／Ｖｓであった。
一方、Ｎｉ膜の膜厚は１５ｎｍの場合、ＯＮ電流の平均値は２５７．３μＡ、移動度の平均値が１９８．８ｃｍ２／Ｖｓであり、Ｎｉ膜の膜厚は２５ｎｍの場合、ＯＮ電流の平均値は２５９．９μＡ、移動度の平均値が１９６．８ｃｍ２／Ｖｓであった。したがってＮｉを加熱成膜してシリサイドを形成すると、ＯＮ電流、移動度ともに向上していることがわかった。
【図面の簡単な説明】
【０３５０】
【図１】本発明に係る半導体装置の作製工程を説明する図。
【図２】本発明に係る半導体装置の作製工程を説明する図。
【図３】本発明に係る半導体装置の作製工程を説明する図。
【図４】本発明に係る半導体装置の作製工程を説明する図。
【図５】成膜温度と抵抗値の関係を示した図。
【図６】成膜温度と抵抗値の関係を示した図。
【図７】成膜電力と抵抗値の関係を示した図。
【図８】成膜前条件と抵抗値の関係を示した図。
【図９】Ｎｉ膜厚と抵抗値の関係を示した図。
【図１０】Ｎｉ膜厚と抵抗値の関係を示した図。
【図１１】本発明に係る半導体装置を説明する図。
【図１２】本発明に係る半導体装置の作製工程を説明する図。
【図１３】本発明に係る半導体装置の作製工程を説明する図。
【図１４】本発明に係る半導体装置の作製工程を説明する図。
【図１５】本発明に係る半導体装置の作製工程を説明する図。
【図１６】酸化膜除去の有無による形状の変化を調査した図。
【図１７】本発明に係る半導体装置の作製工程を説明する図。
【図１８】本発明に係る半導体装置を示した図。
【図１９】本発明に係る半導体装置を示した図。
【図２０】本発明に係る半導体装置の作製工程を説明する図。
【図２１】本発明のＩＤチップの作製工程を説明する図。
【図２２】本発明のＩＤチップの作製工程を説明する図。
【図２３】本発明のＩＤチップの作製工程を説明する図。
【図２４】本発明のＩＤチップの作製工程を説明する図。
【図２５】本発明のＩＤチップの作製工程を説明する図。
【図２６】本発明のＩＤチップの作製工程を説明する図。
【図２７】本発明のＩＤチップの作製工程を説明する図。
【図２８】本発明のＩＤチップの作製工程を説明する図。
【図２９】本発明の半導体装置の作製工程を説明する図。
【図３０】本発明の半導体装置の作製工程を説明する図。
【図３１】本発明の半導体装置の作製工程を説明する図。
【図３２】本発明の液晶表示装置の作製工程を説明する図。
【図３３】本発明の液晶表示装置の作製工程を説明する図。
【図３４】本発明の液晶表示装置の作製工程を説明する図。
【図３５】本発明の液晶表示装置の作製工程を説明する図。
【図３６】液晶滴下方法を用いた本発明の液晶表示装置の作製工程を説明する図。
【図３７】液晶滴下方法を用いた本発明の液晶表示装置の作製工程を説明する図。
【図３８】液晶滴下方法を用いた本発明の液晶表示装置の作製工程を説明する図。
【図３９】液晶滴下方法を用いた本発明の液晶表示装置の作製工程を説明する図。
【図４０】本発明に係る半導体装置を説明する図。
【図４１】本発明に係るＥＬ表示装置の作製工程を説明する図。
【図４２】本発明に係るＥＬ表示装置の作製工程を説明する図。
【図４３】本発明に係るＥＬ表示装置の作製工程を説明する図。
【図４４】本発明に係るＥＬ表示装置の作製工程を説明する図。
【図４５】本発明が適用される電子機器の例を示す図。
【図４６】本発明が適用される電子機器の例を示す図。
【図４７】本発明が適用される電子機器の例を示す図。
【図４８】本発明が適用される電子機器の例を示す図。
【図４９】本発明が適用される電子機器の例を示す図。
【図５０】本発明が適用される電子機器の例を示す図。
【図５１】本発明に係る半導体装置の作製工程を説明する図。
【図５２】本発明に係る半導体装置の作製工程を説明する図。
【図５３】本発明に係る半導体装置の作製工程を説明する図。
【図５４】ｐチャネル型ＴＦＴのオン電流特性を説明する図。
【図５５】ｐチャネル型ＴＦＴの移動度特性を説明する図。
【符号の説明】
【０３５１】
１    基板
２    半導体膜
３    Ｎｉシリサイド層
４    Ｎｉ膜
５    加熱手段
６    レーザー光
７    金属含有層
８    半導体膜
９    レーザー光
１０    結晶性半導体膜
１１    バリア層
１２    ゲッタリング層
１３    結晶性半導体膜
１４    ゲート絶縁膜
１５    ゲート電極
１６    ｎ型不純物イオン
１７    ソース領域
１８    ドレイン領域
１９    Ｎｉ膜
２０    加熱手段
２１    Ｎｉシリサイド
２２    Ｎｉシリサイド
２３    層間絶縁膜
２４    ソース電極、ドレイン電極
３０    Ｎｉシリサイド層
３１    Ｎｉ膜
４０    窒化酸化珪素膜
４１    酸化窒化珪素膜
４２    結晶性珪素膜
４３    ゲート絶縁膜
４４    導電層
４５    導電層
４６    導電層
４７    導電層
４８    マスク
４９    Ｎ型不純物領域
５０    Ｎ型不純物領域
５１    マスク
５２    Ｐ型不純物領域
５３    Ｐ型不純物領域
５４    絶縁層
５５    サイドウォール絶縁層
５６    サイドウォール絶縁層
５７    マスク
５８    第２のＮ型不純物領域
５９    第２のＮ型不純物領域
６０    第１のＮ型不純物領域
６１    第１のＮ型不純物領域
６２    Ｎ型の薄膜トランジスタ
６３    Ｐ型の薄膜トランジスタ
６４    チャネル形成領域
６５    チャネル形成領域
６６    Ｎｉ膜
６７    Ｎｉシリサイド
６８    絶縁層
６９    絶縁層
７０    絶縁層
７１    導電層
７２    導電層
７３    導電層
７４    絶縁層
７５    導電層
７６    導電層
７７    薄膜集積回路
８０    開口部
８１    開口部
８２    絶縁層
８３    基体
８４    基体
１００    剥離層
１０１    絶縁層
４９９    線状レーザ
５００    基板
５０１    下地膜
５０２    半導体膜
５０４    結晶性半導体膜
５０７    島状半導体膜
５０８    島状半導体膜
５０９    島状半導体膜
５１０    絶縁膜
５１１    導電膜
５１２    導電膜
５２０    ドレイン領域
５２１    低濃度不純物領域
５２２    チャネル形成領域
５２３    ドレイン領域
５２４    チャネル形成領域
５２５    ドレイン領域
５２６    低濃度不純物領域
５２７    チャネル形成領域
５３０    層間絶縁膜
５３１    層間絶縁膜
５４０    配線
５４１    配線
５４２    配線
５４３    配線
５４４    配線
５５０    ｎチャネル型ＴＦＴ
５５１    ｐチャネル型ＴＦＴ
５５２    ｎチャネル型ＴＦＴ
５５３    ＣＭＯＳ回路
５６０    上層ゲート電極
５６１    上層ゲート電極
５６２    上層ゲート電極
５６３    下層ゲート電極
５６４    下層ゲート電極
５６５    下層ゲート電極
５７０    ゲート電極
５７１    ゲート電極
５７２    ゲート電極
５８０    ゲート絶縁膜
５８１    ゲート絶縁膜
５８２    ゲート絶縁膜
６００    シール材
６００ａ    シール材
６００ｂ    シール材
６１０    層間絶縁膜
６２３    画素電極
６２４ａ    配向膜
６２４ｂ    配向膜
６２５    対向基板
６２６ａ    着色層
６２６ｂ    遮光層
６２７    オーバーコート層
６２８    対向電極
６２９    液晶
６３０    ゲート配線
６３１    容量配線
６５０    画素部
７００    絶縁膜
７０１    上層ゲート電極
７０２    上層ゲート電極
７０３    上層ゲート電極
７０４    下層ゲート電極
７０５    下層ゲート電極
７０６    下層ゲート電極
７０７    ゲート電極
７０８    ゲート電極
７０９    ゲート電極
７１１    ソース領域又はドレイン領域
７１２    低濃度不純物領域
７１３    チャネル形成領域
７１４    ソース領域又はドレイン領域
７１５    低濃度不純物領域
７１６    チャネル形成領域
７１７    ソース領域又はドレイン領域
７１８    チャネル形成領域
７２１    ゲート絶縁膜
７２２    ゲート絶縁膜
７２３    ゲート絶縁膜
７３０    絶縁膜
７３１    層間絶縁膜
７３２    層間絶縁膜
７３３    絶縁物
７４１    配線
７４２    配線
７４３    配線
７４４    配線
７４５    配線
７５０    透明電極
７５０Ｂ  透明電極
７５０Ｇ  透明電極
７５０Ｒ  透明電極
７５１    有機化合物を含む層
７５１Ｂ  第１の層
７５１Ｇ  第１の層
７５１Ｒ  第１の層
７５２    正孔輸送層
７５２Ｂ  第２の層
７５２Ｇ  第２の層
７５２Ｒ  第２の層
７５３    発光層
７５３Ｂ  第３の層
７５３Ｇ  第３の層
７５３Ｒ  第３の層
７５４    電子輸送層
７５４Ｂ  第４の層
７５４Ｇ  第４の層
７５４Ｒ  第４の層
７５６    透明電極
７５７    透明保護層
７６１    ｎチャネル型ＴＦＴ
７６２    ｎチャネル型ＴＦＴ
７６３    ｐチャネル型ＴＦＴ
７６３Ｂ  画素ＴＦＴ
７６３Ｇ  画素ＴＦＴ
７６３Ｒ  画素ＴＦＴ
７７０    基板
７７１    光学フィルム
７７２    光学フィルム
８０１    ＦＰＣ
８０２    駆動回路部
８０３    ゲート信号線駆動回路
１０３１    基板
１０４１    基板支持台
１０４２    基板支持台
１０４４    窓
１０４８    下側定盤
１０４９    光源
１１１０    基板
１１１１    画素部
１１１２    シール材
１１１３    ノズル走査方向
１１１４    液晶
１１１５    滴下面
１１１６    液滴吐出装置
１１１８    ノズル
１１１９    点線で囲まれた部分
１１２０    トップゲート型ＴＦＴ
１１２１    画素電極
３６００    基板
３６０１    演算回路
３６０２    演算回路用の制御部
３６０３    命令解析部
３６０４    割り込み制御部
３６０５    タイミング制御部
３６０６    レジスタ
３６０７    レジスタ制御部
３６０８    バスインターフェース
３６０９    書き換え可能なＲＯＭ
３６２０    ＲＯＭインターフェース
３６２１    ＣＬＫ１
３６２２    内部クロックＣＬＫ２
３７００    基板
３７０１    画素部
３７０２    走査線駆動回路
３７０３    信号線駆動回路
３７０４    ＣＰＵ
３７０５    コントロール回路
３８００    基板
３８０１    薄膜トランジスタアレイ
３８０２    電極
３８０３    配線
３８０４    接続端子
３８０５    樹脂
３８０７    プリント基板
３８０８    異方性導電膜
３８１４    バンプ
３８１５    プラスチック
３８１７    ＦＰＣ
３８１８    ワイヤ
５００１    表示パネル
５００２    画素部
５００３    走査線駆動回路
５００４    信号線駆動回路
５０１１    回路基板
５０１２    コントロール回路
５０１３    信号分割回路
５０１４    接続配線
５１０１    チューナ
５１０２    映像信号増幅回路
５１０３    映像信号処理回路
５１０５    音声信号増幅回路
５１０６    音声信号処理回路
５１０７    スピーカ
５１０８    制御回路
５１０９    入力部
５２０１    筐体
５２０２    表示画面
５２０３    スピーカー
５２０４    操作スイッチ
５２１０    充電器
５２１２    筐体
５２１３    表示部
５２１６    操作キー
５２１７    スピーカ部
５３０１    表示パネル
５３０２    プリント配線基板
５３０３    画素部
５３０４    走査線駆動回路
５３０５    走査線駆動回路
５３０６    信号線駆動回路
５３０７    コントローラ
５３０８    ＣＰＵ
５３０９    メモリ
５３１０    電源回路
５３１１    音声処理回路
５３１２    送受信回路
５３１３    ＦＰＣ
５３１４    Ｉ／Ｆ部
５３１５    アンテナ用ポート
５３１６    ＶＲＡＭ
５３１７    ＤＲＡＭ
５３１８    フラッシュメモリ
５３２０    制御信号生成回路
５３２１    デコーダ
５３２２    レジスタ
５３２３    演算回路
５３２４    ＲＡＭ
５３２５    入力手段
５３２６    マイク
５３２７    スピーカー
５３２８    アンテナ
５３３０    ハウジング
５３３１    プリント基板
５３３２    スピーカー
５３３３    マイクロフォン
５３３４    送受信回路
５３３５    信号処理回路
５３３６    入力手段
５３３７    バッテリ
５３３９    筐体
５３４０    アンテナ
５３６６    インターフェース
６００１    筐体
６００２    支持台
６００３    表示部
６１０１    本体
６１０２    筐体
６１０３    表示部
６１０４    キーボード
６１０５    外部接続ポート
６１０６    ポインティングマウス
６２０１    本体
６２０２    表示部
６２０３    スイッチ
６２０４    操作キー
６２０５    赤外線ポート
６３０１    筐体
６３０２    表示部
６３０３    スピーカー部
６３０４    操作キー
６３０５    記録媒体挿入部
６４０１    本体
６４０２    筐体
６４０３    表示部Ａ
６４０４    表示部Ｂ
６４０５    記録媒体読込部
６４０６    操作キー
６４０７    スピーカー部
７０００    Ｓｉ基板
７００１    ＬＯＣＯＳ酸化膜
７００２    Ｎｉシリサイド
７００３    ゲート絶縁膜
７００４    ゲート電極
７００５    サイドウォール
７００６    ソース領域
７００７    ドレイン領域
【図１】
2006179874.tif 000002
【図２】
2006179874.tif 000003
【図３】
2006179874.tif 000004
【図４】
2006179874.tif 000005
【図５】
2006179874.tif 000006
【図６】
2006179874.tif 000007
【図７】
2006179874.tif 000008
【図８】
2006179874.tif 000009
【図９】
2006179874.tif 000010
【図１０】
2006179874.tif 000011
【図１１】
2006179874.tif 000012
【図１２】
2006179874.tif 000013
【図１３】
2006179874.tif 000014
【図１４】
2006179874.tif 000015
【図１５】
2006179874.tif 000016
【図１７】
2006179874.tif 000017
【図１８】
2006179874.tif 000018
【図１９】
2006179874.tif 000019
【図２０】
2006179874.tif 000020
【図２１】
2006179874.tif 000021
【図２２】
2006179874.tif 000022
【図２３】
2006179874.tif 000023
【図２４】
2006179874.tif 000024
【図２５】
2006179874.tif 000025
【図２６】
2006179874.tif 000026
【図２７】
2006179874.tif 000027
【図２８】
2006179874.tif 000028
【図２９】
2006179874.tif 000029
【図３０】
2006179874.tif 000030
【図３１】
2006179874.tif 000031
【図３２】
2006179874.tif 000032
【図３３】
2006179874.tif 000033
【図３４】
2006179874.tif 000034
【図３５】
2006179874.tif 000035
【図３６】
2006179874.tif 000036
【図３７】
2006179874.tif 000037
【図３８】
2006179874.tif 000038
【図３９】
2006179874.tif 000039
【図４０】
2006179874.tif 000040
【図４１】
2006179874.tif 000041
【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図１６】
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