(57)【要約】【課題】多孔質層或いは多孔質領域上に良質の半導体層を形成することを目的とする。【解決手段】半導体基板の製造方法は、第１材料で構成される基板１１上に、基板１１の格子定数と異なる格子定数を有する第２材料からなる層を含む第１半導体層１２を形成する工程と、少なくも第１半導体層１１の表面を多孔質化して多孔質層１２”を形成する工程と、多孔質層１２”上に第１材料で構成される第２半導体層１４を形成する工程とを含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板の製造方法であって、
第１材料で構成される基板上に、前記基板の格子定数と異なる格子定数を有する第２材料からなる層を含む第１半導体層を形成する工程と、
少なくも前記第１半導体層の表面を多孔質化して多孔質層を形成する工程と、
前記多孔質層上に前記第１材料で構成される第２半導体層を形成する工程と、
を含むことを特徴とする半導体基板の製造方法。
【請求項２】
前記第２材料からなる層が、前記基板の格子定数と前記第２材料の格子定数との違いによる欠陥が発生する膜厚よりも薄いことを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項３】
前記第２半導体層上に前記基板の格子定数と異なる格子定数を有する第３半導体層を形成する工程を更に含むことを特徴とする請求項１又は請求項２に記載の半導体基板の製造方法。
【請求項４】
前記第３半導体層上に前記第３半導体層の格子定数と異なる格子定数を有する第４半導体層を形成する工程を更に含むことを特徴とする請求項３に記載の半導体基板の製造方法。
【請求項５】
前記第３半導体層が化合物半導体層であることを特徴とする請求項３又は請求項４に記載の半導体基板の製造方法。
【請求項６】
前記第３半導体層が化合物半導体層であり、
前記第４半導体層がシリコン層である、
ことを特徴とする請求項４に記載の半導体基板の製造方法。
【請求項７】
前記基板がシリコン基板であり、
前記第１半導体層がシリコン及びゲルマニウムを含む層、ガリウム及び砒素を含む層、ガリウム及び燐を含む層、並びに、ガリウム及び窒素を含む層からなるグループから選択されるいずれかの層であり、
前記第２半導体層がシリコン層である、
ことを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体基板の製造方法。
【請求項８】
半導体装置の製造方法であって、
請求項１乃至請求項７のいずれか１項に記載の製造方法によって製造される半導体基板にトランジスタを形成する工程を含む、
ことを特徴とする半導体基板の製造方法。
【請求項９】
半導体基板であって、
第１材料で構成された基板と、
前記基板上に配置され、前記基板の格子定数と異なる格子定数を有する第２材料からなる層を含で構成され少なくとも表面に多孔質化された多孔質領域を有する第１半導体層と、
前記多孔質領域上に配置され、前記第１材料で構成された第２半導体層と、
を含むことを特徴とする半導体基板。
【請求項１０】
半導体装置であって、
請求項９に記載された半導体基板と、
前記半導体基板に形成されたトランジスタと、
を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の層を有する半導体基板及び半導体装置並びにそれらの製造方法に関する。
【背景技術】
【０００２】
単結晶基板の上に該基板と異なる材料をエピタキシャル成長させる技術は、ヘテロエピタキシャル技術として知られている。一般に、基板とその上に成長させるべき膜との結晶構造が似ていて格子定数が近ければ、基板へのヘテロエピタキシャル成長は二次元的に成長する。しかし、格子定数の違いが大きければ大きいほど、ヘテロエピタキシャル成長初期から三次元的なアイランドが形成され成長していくモードを取る。
【０００３】
このようなエピタキシャル成長膜の形態変化を支配するのは、系のエネルギー安定性である。σｓ，σｉ，σｆをそれぞれ基板表面、基板・成長層界面、成長層のエネルギー（歪みエネルギー＋表面エネルギー＋内部エネルギー）とすると、σｓ＞σｉ＋σｆであれば、基板を露出するよりも吸着物質で基板を覆った方が安定であることを意味し、二次元層成長となる。
【０００４】
一方、σｓ＜σｉ＋σｆであれば、基板を露出させ三次元成長する方が安定となり、成長初期から三次元的なアイランドが現れる。三次元層成長モードでは、エピタキシャル成長が進むとともに三次元アイランドも次第に大きくなり、やがてアイランド同士が融合し、転位をアイランド内部とヘテロ界面近傍に発生させる。したがって、欠陥のない結晶を成長するためには、一般に三次元アイランドを作らないことが重要となる。
【０００５】
特許文献１には、シリコン基板にシリコン層をエピタキシャル成長させ、そのシリコン層を陽極化成することによって多孔質層を形成し、その多孔質層の上に半導体薄膜を形成した後に、その半導体薄膜を基板から分離する技術が開示されている。
【特許文献１】特開平１１−１９５５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
基板上に該基板と異なる格子定数を有する半導体層を形成した場合、その半導体層の膜厚が欠陥を生じさせる臨界膜厚よりも薄い場合には、その半導体層の格子定数が基板の格子定数に従うことによってその半導体層に歪みが生じうるが、欠陥は発生しない。しかし、成長させる半導体層の膜厚が臨界膜厚を超えると欠陥が発生する。
【０００７】
例えば、歪みシリコン基板の製造においては、表面のシリコン層に歪みを与えるための歪み誘起層（例えば、ＳｉＧｅ層）としての半導体層を低欠陥でシリコン基板上に形成する技術が重要である。シリコン基板上に歪み誘起層を形成する途中で多孔質層を形成し、その上に更に歪み誘起層を形成すると、その多孔質層が欠陥伝播ブロック層として機能し、基板側に生じ得る欠陥が表面側に伝播することが阻止され得る。
【０００８】
しかしながら、欠陥伝播ブロック層上に歪み誘起層を再成長させて歪み誘起層の厚みを増そうとすると、基板の格子定数とその再成長させる歪み誘起層の格子定数との違いによって、欠陥ブロック層の上面付近に三次元アイランドが発生し、これによって形成される欠陥が歪み誘起層内に伝播しうる。
【０００９】
本発明は、上記のような課題の認識を基礎としてなされたものであり、例えば、多孔質層或いは多孔質領域上に良質の半導体層を形成することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の側面に係る半導体基板の製造方法は、第１材料で構成される基板上に、前記基板の格子定数と異なる格子定数を有する第２材料からなる層を含む第１半導体層を形成する工程と、少なくも前記第１半導体層の表面を多孔質化して多孔質層を形成する工程と、前記多孔質層上に前記第１材料で構成される第２半導体層を形成する工程とを含むことを特徴とする。
【００１１】
本発明の好適な実施形態によれば、前記前記第２材料からなる層は、前記基板の格子定数と前記第２材料の格子定数との違いによる欠陥が発生する膜厚よりも薄いことが好ましい。
【００１２】
本発明の好適な実施形態によれば、前記製造方法は、前記第２半導体層上に前記基板の格子定数と異なる格子定数を有する第３半導体層を形成する工程を更に含みうる。
【００１３】
本発明の好適な実施形態によれば、前記製造方法は、前記第３半導体層上に前記第３半導体層の格子定数と異なる格子定数を有する第４半導体層を形成する工程を更に含みうる。
【００１４】
本発明の好適な実施形態によれば、前記第３半導体層は、例えば化合物半導体層である。
【００１５】
本発明の好適な実施形態によれば、例えば、前記第３半導体層が化合物半導体層であり、前記第４半導体層がシリコン層である。
【００１６】
本発明の好適な実施形態によれば、例えば、前記基板がシリコン基板であり、前記第１半導体層がシリコン及びゲルマニウムを含む層、ガリウム及び砒素を含む層、ガリウム及び燐を含む層、並びに、ガリウム及び窒素を含む層からなるグループから選択されるいずれかの層である。
【００１７】
本発明の第２の側面に係る半導体装置の製造方法は、上記の製造方法によって製造される半導体基板、例えばその第４半導体層にトランジスタを形成する工程を含む。
【００１８】
本発明の第３の側面に係る半導体基板は、第１材料で構成された基板と、前記基板上に配置され、前記基板の格子定数と異なる格子定数を有する第２材料からなる層を含んで構成され少なくとも表面に多孔質化された多孔質領域を有する第１半導体層と、前記多孔質領域上に配置され、前記第１材料で構成された第２半導体層とを含むことを特徴とする。
【００１９】
本発明の第４の側面に係る半導体装置は、上記の半導体基板と、前記半導体基板、例えばその第４半導体層に形成されたトランジスタとを含む。
【発明の効果】
【００２０】
本発明によれば、例えば、多孔質層或いは多孔質領域上に良質の半導体層を形成することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好適な実施形態を説明する。
【００２２】
本発明の好適な実施形態に係る半導体基板の製造方法では、シリコン（Ｓｉ）等の第１材料で構成される基板上に、該基板の格子定数と異なる格子定数を有するシリコンゲルマニウム（ＳｉＧｅ）等の第２材料からなる層を含む第１半導体層を形成する。第２材料からなる層は、ヘテロエピタキシャル成長法によって形成され得る。ここで、第２材料からなる層は、基板の格子定数と該第１半導体層の格子定数との違いによる欠陥が発生する膜厚（臨界膜厚）よりも薄く形成されることが好ましい。
【００２３】
次いで、陽極化成法によって少なくとも第１半導体層の表面を多孔質化して多孔質層を形成し、その後、多孔質層上に第１材料で第２半導体層を形成する。これによって、多孔質層の孔が封止される。
【００２４】
次いで、第２半導体層上に、基板の格子定数と異なる格子定数を有するシリコンゲルマニウム（ＳｉＧｅ）等で第３半導体層を形成する。第３半導体層は、をヘテロエピタキシャル成長法によって形成され得る。第２半導体層を基板と同じ第１材料で形成することにより、基板と第２半導体層との間の格子不整合が抑制され、第２半導体層を多孔質層上に二次元的に成長させることができる。また、多孔質層は、欠陥伝播ブロック層として機能し、第２半導体層上に低欠陥で十分に厚い（完全緩和相当の厚さ。例えば２μｍ。）第３半導体層を形成することができる。
【００２５】
次いで、第３半導体層上に、該第３半導体層の格子定数と異なる格子定数を有するシリコン層等の第４半導体層を形成する。第４半導体層には、格子定数の違いによって第３半導体層によって歪みが誘起され、歪み半導体層として利用され得る。
【００２６】
基板がシリコン基板である場合、第１半導体層は、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）を含む層、ガリウム（Ｇａ）及び砒素（Ａｓ）を含む層、ガリウム（Ｇａ）及び燐（Ｐ）を含む層、並びに、ガリウム（Ｇａ）及び窒素（Ｎ）を含む層からなるグループから選択されるいずれかの層であることが好ましい。
【００２７】
［第１実施形態］
図１〜図３を参照しながら本発明の第１実施形態に係る半導体基板の製造方法を説明する。
【００２８】
まず、図１に示す工程では、第１材料としてのシリコン（Ｓｉ）からなる基板１１上に、第２材料としてのシリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）からなる第１半導体層としてのＳｉＧｅ層１２（ＳｉＧｅ：例えばＧｅ＝３０％）をランプ加熱によるＣＶＤ法によってヘテロエピタキシャル成長させる。このヘテロエピタキシャル成長工程は、例えば、キャリアガスとしてＨ２、第１原料ガスとして１００％ＳｉＨ４、第２原料ガスとして１０％ＧｅＨ４を使用してなされ得る。
【００２９】
キャリアガスとしてのＨ２の流量は、好ましくは２０〜４０リットル／分であり、典型的には２２リットル／分である。第１原料ガスとしての１００％ＳｉＨ４の流量は、好ましくは２０〜１００ｓｃｃｍであり、典型的には５０ｓｃｃｍである。第２原料ガスとしての１０％ＧｅＨ４の流量は、好ましくは２０〜１００ｓｃｃｍであり、典型的には９０ｓｃｃｍである。
【００３０】
また、このヘテロエピタキシャル成長工程において、チャンバ圧力は、好ましくは１０〜１００Ｔｏｒｒであり、典型的には３０Ｔｏｒｒであり、温度は、好ましくは５００〜７００℃であり、典型的には５５０℃であり、成長速度は、好ましくは１０〜４０ｎｍ／分であり、典型的には２５ｎｍ／分である。
【００３１】
また、ヘテロエピタキシャル成長工程おいて、不純物、例えばボロンをドーピングすることが好ましい。ボロンドーピングは、例えば、０．１％Ｂ２Ｈ６／Ｈ２をチャンバに供給することによってなされうる。０．１％Ｂ２Ｈ６／Ｈ２の流量は、好ましくは１０〜１００ｓｃｃｍであり、典型的には３０ｓｃｃｍである。ボロン等の不純物がＳｉＧｅ層１２にドーピングされることによって、ＳｉＧｅ層１２の導電率が高められる。ＳｉＧｅ層１２の導電率の増加は、続く陽極化成におけるＳｉＧｅ層１２の多孔質化を容易にする。
【００３２】
続いて、図２に示す工程では、ＳｉＧｅ層１２の少なくとも表面を陽極化成により多孔質化して多孔質層１２”を形成する。陽極化成は、典型的には、白金電極対を有する化成槽にフッ化水素（ＨＦ）を含む溶液を入れ、該電極対間に基板１３を配置し、該電極対間に電流を流すことによりなされ得る。この陽極化成は、例えば、化成液として、４２．５％のＨＦと９．２％のＩＰＡと水との混合液を使用し、電流密度＝１ｍＡ／ｃｍ２、処理時間＝３０秒でなされうる。
【００３３】
この陽極化成によって、約３０ｎｍの多孔質層１２”が形成される。ここで、多孔質層の形成においては、ＳｉＧｅ１２の表面側の一部のみを多孔質化してもよいし、ＳｉＧｅ１２の全体を多孔質化してもよいし、基板１１まで多孔質化してもよい。
【００３４】
続いて、図３に示す工程では、多孔質層１２”上に複数の半導体層を形成する。まず、多孔質層１２”上に、第２半導体層として、基板１１と同一材料からなるシリコン層１４をエピタキシャル成長させる。このシリコン層１４によって、多孔質層１２”の孔が封止される。したがって、シリコン層１４は、孔封止層として機能する。シリコン層（孔封止層）１４は、例えば、原料ガスとして１００％ＳｉＨ４を使用してなされうる。ここで、ＳｉＨ４の流量は、好ましくは１００〜７００ｓｃｃｍであり、典型的には５００ｓｃｃｍである。また、シリコン層１４の形成において、チャンバ圧力は、好ましくは１０〜１００Ｔｏｒｒであり、典型的には３０Ｔｏｒｒであり、温度は、好ましくは５００〜７００℃であり、典型的には６２０℃であり、成長速度は、好ましくは１０〜４０ｎｍ／分であり、典型的には１５ｎｍ／分である。
【００３５】
歪みシリコン基板を製造する場合には、シリコン層１４の上に、第３半導体層として、厚いＳｉＧｅ層１５（例えば、Ｇｅ＝２０％、２μｍ）をヘテロエピタキシャル成長させる。このヘテロエピタキシャル成長工程は、例えば、キャリアガスとしてＨ２、第１原料ガスとして１００％ＳｉＨ４、第２原料ガスとして１０％ＧｅＨ４を使用してなされ得る。
【００３６】
キャリアガスとしてのＨ２の流量は、好ましくは２０〜４０リットル／分であり、典型的には２２リットル／分である。第１原料ガスとしての１００％ＳｉＨ４の流量は、好ましくは２０〜１００ｓｃｃｍであり、典型的には５０ｓｃｃｍである。第２原料ガスとしての１０％ＧｅＨ４の流量は、好ましくは２０〜１００ｓｃｃｍであり、典型的には５５ｓｃｃｍである。
【００３７】
また、このヘテロエピタキシャル成長工程において、チャンバ圧力は、好ましくは１０〜１００Ｔｏｒｒであり、典型的には３０Ｔｏｒｒであり、温度は、好ましくは５００〜７００℃であり、典型的には６２０℃であり、成長速度は、好ましくは２０〜１００ｎｍ／分であり、典型的には５０ｎｍ／分である。
【００３８】
続いて、ＳｉＧｅ層１５の上に、第４半導体層としてのシリコン層１６をエピタキシャル成長させることによって、歪みシリコン基板が得られる。シリコン層１６とＳｉＧｅ層１５とは格子定数が異なり、これによってシリコン層１６に歪みが発生する。シリコン層１６の成長条件は、孔封止層としてのシリコン層１４の成長条件と同一にすることができる。
【００３９】
［第２実施形態］
図４〜図９を参照しながら本発明の第２実施形態に係る半導体基板の製造方法を説明する。
【００４０】
まず、図４に示す工程では、第１材料としてのシリコン（Ｓｉ）からなる基板２１上に、ＳｉＧｅ層２２及びＳｉ層２３を含んで構成される第１半導体層を形成する。まず、シリコン基板２１上に、第２材料としてのシリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）からなるＳｉＧｅ層２２（ＳｉＧｅ：例えばＧｅ＝３０％）をランプ加熱によるＣＶＤ法によりヘテロエピタキシャル成長させる。この条件は、好ましくは次の通りである。このヘテロエピタキシャル成長工程は、例えば、キャリアガスとしてＨ２、第１原料ガスとして１００％ＳｉＨ４、第２原料ガスとして１０％ＧｅＨ４を使用してなされ得る。
【００４１】
キャリアガスとしてのＨ２の流量は、好ましくは２０〜４０リットル／分であり、典型的には２２リットル／分である。第１原料ガスとしての１００％ＳｉＨ４の流量は、好ましくは２０〜１００ｓｃｃｍであり、典型的には５０ｓｃｃｍである。第２原料ガスとしての１０％ＧｅＨ４の流量は、好ましくは２０〜１００ｓｃｃｍであり、典型的には９０ｓｃｃｍである。
【００４２】
また、このヘテロエピタキシャル成長工程において、チャンバ圧力は、好ましくは１０〜１００Ｔｏｒｒであり、典型的には３０Ｔｏｒｒであり、温度は、好ましくは５００〜７００℃であり、典型的には５５０℃であり、成長速度は、好ましくは１０〜４０ｎｍ／分であり、典型的には２５ｎｍ／分である。
【００４３】
また、ヘテロエピタキシャル成長工程おいて、不純物、例えばボロンをドーピングすることが好ましい。ボロンドーピングは、例えば、０．１％Ｂ２Ｈ６／Ｈ２をチャンバに供給することによってなされうる。０．１％Ｂ２Ｈ６／Ｈ２の流量は、好ましくは１０〜１００ｓｃｃｍであり、典型的には３０ｓｃｃｍである。ボロン等の不純物がＳｉＧｅ層２２にドーピングされることによって、ＳｉＧｅ層２２の導電率が高められる。ＳｉＧｅ層２２の導電率の増加は、続く陽極化成におけるＳｉＧｅ層２２の多孔質化を容易にする。
【００４４】
続いて、ＳｉＧｅ層２２上にＳｉ層２３をヘテロエピタキシャル成長させる。最表面にシリコン層２３を形成すると、熱による構造変化を抑制することができ、より高温でのプロセスが可能となる。このヘテロエピタキシャル成長工程は、例えば、原料ガスとして１００％ＳｉＨ４を使用してなされ得る。１００％ＳｉＨ４の流量は、好ましくは１００〜７００ｓｃｃｍであり、典型的には５００ｓｃｃｍである。また、このヘテロエピタキシャル成長工程において、チャンバ圧力は、好ましくは１０〜１００Ｔｏｒｒであり、典型的には３０Ｔｏｒｒであり、温度は、好ましくは５００〜７００℃であり、典型的には５５０℃であり、成長速度は、好ましくは１〜１０ｎｍ／分であり、典型的には２ｎｍ／分である。
【００４５】
続いて、図５に示す工程では、第１半導体層少なくとも表面側を陽極化成により多孔質化して多孔質層２２”、２３’を形成する。陽極化成は、典型的には、白金電極対を有する化成槽にフッ化水素（ＨＦ）を含む溶液を入れ、該電極対間に基板２４を配置し、該電極対間に電流を流すことによりなされ得る。この陽極化成は、例えば、化成液として、４２．５％のＨＦと９．２％のＩＰＡと水との混合液を使用し、電流密度＝１ｍＡ／ｃｍ２、処理時間＝３０秒でなされうる。
【００４６】
この陽極化成によって、約３０ｎｍの多孔質が形成される。ここで、多孔質層の形成においては、シリコン層２３の表面側の一部のみを多孔質化してもよいし、シリコン層２３の全体を多孔質化してもよいし、更に、ＳｉＧｅ層２２の一部又は全体を多孔質化してもよいし、更に、基板２１まで多孔質化してもよい。
【００４７】
続いて、図６に示す工程では、多孔質層２３’上に複数の半導体層を形成する。まず、多孔質層２３’上に、第２半導体層として、基板２１と同一材料からなるシリコン層２４をエピタキシャル成長させる。このシリコン層２４によって、多孔質層２２”の孔が封止される。したがって、シリコン層２４は、孔封止層として機能する。シリコン層（孔封止層）２４は、例えば、原料ガスとして１００％ＳｉＨ４を使用してなされうる。ここで、ＳｉＨ４の流量は、好ましくは１００〜７００ｓｃｃｍであり、典型的には５００ｓｃｃｍである。また、シリコン層１４の形成において、チャンバ圧力は、好ましくは１０〜１００Ｔｏｒｒであり、典型的には３０Ｔｏｒｒであり、温度は、好ましくは５００〜７００℃であり、典型的には６２０℃であり、成長速度は、好ましくは１０〜４０ｎｍ／分であり、典型的には１５ｎｍ／分である。
【００４８】
図７（ａ）は、多孔質層２３’の孔をＳｉＧｅで封止した基板を斜め方向ら見たＳＥＭ像であり（比較例）、図７（ｂ）は、この実施形態にしたがって多孔質層２３’の孔をＳｉ（Ｓｉ層２４）で封したした後の基板を斜め方向ら見たＳＥＭ像である。多孔質層２３’を下地基板であるシリコン基板２１と異なる材料であるＳｉＧｅ封止層で封止した場合には、シリコン基板２１とＳｉＧｅ封止層との間の格子不整合によって、図７（ａ）に示すように、ＳｉＧｅ封止層が三次元的に成長する。一方、多孔質層２３’をシリコン基板２１と同一材料であるＳｉ層２４で封止した場合には、シリコン基板２１とＳｉ層２４との間に格子不整合を生じないので、図７（ｂ）に示すように、Ｓｉ封止層２４が２次元的に成長する。
【００４９】
歪みシリコン基板を製造する場合には、シリコン層２４の上に、第３半導体層として、厚いＳｉＧｅ層２５（例えば、Ｇｅ＝２０％、２μｍ）をヘテロエピタキシャル成長させる。このヘテロエピタキシャル成長工程は、例えば、キャリアガスとしてＨ２、第１原料ガスとして１００％ＳｉＨ４、第２原料ガスとして１０％ＧｅＨ４を使用してなされ得る。
【００５０】
キャリアガスとしてのＨ２の流量は、好ましくは２０〜４０リットル／分であり、典型的には２２リットル／分である。第１原料ガスとしての１００％ＳｉＨ４の流量は、好ましくは２０〜１００ｓｃｃｍであり、典型的には５０ｓｃｃｍである。第２原料ガスとしての１０％ＧｅＨ４の流量は、好ましくは２０〜１００ｓｃｃｍであり、典型的には５５ｓｃｃｍである。
【００５１】
また、このヘテロエピタキシャル成長工程において、チャンバ圧力は、好ましくは１０〜１００Ｔｏｒｒであり、典型的には３０Ｔｏｒｒであり、温度は、好ましくは５００〜７００℃であり、典型的には６２０℃であり、成長速度は、好ましくは２０〜１００ｎｍ／分であり、典型的には５０ｎｍ／分である。
【００５２】
続いて、ＳｉＧｅ層２５の上に、第４半導体層としてのシリコン層２６をエピタキシャル成長させることによって、歪みシリコン基板が得られる。シリコン層１２とＳｉＧｅ層２５とは格子定数が異なり、これによってシリコン層２６に歪みが発生する。シリコン層２６の成長条件は、孔封止層としてのシリコン層２４の成長条件と同一にすることができる。
【００５３】
［応用例（半導体装置）］
以下、第１実施形態及び第２実施形態に代表される製造方法によって製造されうる半導体基板の応用例として、第１実施形態の製造方法によって製造されうる半導体基板を使用した半導体装置及びその製造方法を説明する。
【００５４】
図８〜図１１は、第１実施形態の製造方法によって製造されうる半導体基板を使用した半導体装置の製造方法を模式的に示す図である。まず、図８に示す工程では、半導体層１６の非活性領域とすべき領域に素子分離領域５４を形成し、半導体層１６の活性領域とすべき領域にゲート絶縁膜５６を形成する。
【００５５】
ゲート絶縁膜５６の材料としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化チタン、酸化スカンジウム、酸化イットリウム、酸化ガドリニウム、酸化ランタン、酸化ジルコニウム、及びこれらの混合物ガラス等が好適である。ゲート絶縁膜５６は、例えば、半導体層１６の表面を酸化させたり、ＣＶＤ法又はＰＶＤ法により半導体層１６の表面に該当する物質を堆積させたりすることにより形成され得る。
【００５６】
次いで、ゲート絶縁膜５６上にゲート電極５５を形成する。ゲート電極５５は、例えば、Ｐ型又はＮ型不純物がドープされた多結晶シリコンや、タングステン、モリブデン、チタン、タンタル、アルミニウム、銅などの金属又はこれらの少なくとも１種を含む合金や、モリブデンシリサイド、タングステンシリサイド、コバルトシリサイドなどの金属珪化物や、チタンナイトライド、タングステンナイトライド、タンタルナイトライドなどの金属窒化物などで構成され得る。
【００５７】
ゲート絶縁膜５６は、例えばポリサイドゲートのように、互いに異なる材料からなる複数の層を積層して形成されてもよい。ゲート電極５５は、例えば、サリサイド（セルフアラインシリサイド）と呼ばれる方法で形成されてもよいし、ダマシンゲートプロセスと呼ばれる方法で形成してもよいし、他の方法で形成してもよい。以上の工程により図８に示す構造体が得られる。
【００５８】
次いで、図９に示す工程では、燐、砒素、アンチモンなどのＮ型不純物又はボロンなどのＰ型不純物を半導体層１６に導入することにより、比較的低濃度のソース、ドレイン領域５８を形成する。不純物は、例えば、イオン打ち込み及び熱処理などにより導入することができる。
【００５９】
次いで、ゲート電極５５を覆うようにして絶縁膜を形成した後に、これをエッチバックすることにより、ゲート電極５９の側部にサイドウォール５９を形成する。
【００６０】
次いで、再び上記と同一の導電型の不純物を半導体層１６に導入し、比較的高濃度のソース、ドレイン領域５７を形成する。以上の工程により図９に示す構造体が得られる。
【００６１】
次いで、図１０に示す工程では、ゲート電極５５の上面並びにソース及びドレイン領域５７の上面に金属珪化層６０を形成する。金属珪化層６０の材料としては、例えば、ニッケルシリサイド、チタンシリサイド、コバルトシリサイド、モリブデンシリサイド、タングステンシリサイドなどが好適である。これらの珪化物は、ゲート電極５５の上面並びにソース及びドレイン領域５７の上面を覆うように金属を堆積させて、その後、熱処理を施すことによって、該金属とその下部のシリコンとを反応させた後に、該金属のうち未反応部分を硫酸などのエッチャントで除去することによって形成することができる。ここで、必要に応じて、珪化物層の表面を窒化させてもよい。以上の工程により図１０に示す構造体が得られる。
【００６２】
次いで、図１１に示す工程では、シリサイド化したゲート電極の上面並びにソース及びドレイン領域の上面を覆うように絶縁膜６１を形成する。絶縁膜６１の材料としては、燐及び／又はボロンを含む酸化シリコンなどが好適である。
【００６３】
次いで、必要に応じて、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）法により表面を平坦化した後に、絶縁膜６１にコンタクトホールを形成する。ＫｒＦエキシマレーザ、ＡｒＦエキシマレーザ、Ｆ２エキシマレーザ、電子ビーム、Ｘ線等を利用したフォトリソグラフィー技術を適用すると、一辺が０．２５ミクロン未満の矩形のコンタクトホール、又は、直径が０．２５ミクロン未満の円形のコンタクトホールを形成することができる。
【００６４】
次いで、コンタクトホール内に導電体を充填する。導電体の充填方法としては、バリアメタル６２となる高融点金属やその窒化物の膜をコンタクトホールの内壁に形成した後に、タングステン合金、アルミニウム、アルミニウム合金、銅、銅合金などの導電体６３を、ＣＶＤ法、ＰＶＤ（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法、めっき法などを利用して堆積させる方法が好適である。ここで、絶縁膜６１の上面よりも高く堆積した導電体をエッチバック法やＣＭＰ法により除去してもよい。また、導電体の充填に先立って、コンタクトホールの底部に露出したソース及びドレイン領域の珪化物層の表面を窒化させてもよい。以上の工程により基板にＦＥＴ（ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）等のトランジスタ（ここでは絶縁ゲート型トランジスタ）を作り込むことができ、図１１に示す構造のトランジスタを有する半導体装置が得られる。
【００６５】
この実施形態によれば、歪みシリコン層１６を利用することによって、半導体層のキャリア移動度を向上させることができるため、半導体層に形成されたトランジスタ等のデバイスを高速駆動させることができる。
【００６６】
なお、第２実施形態の製造方法によって製造されうる半導体基板を使用する場合においても、上記と同様のプロセスによって半導体装置を製造することができる。
【００６７】
以上のように、第１及び第２実施形態に代表される製造方法によって製造されうる半導体基板は、歪み半導体層に絶縁ゲート型トランジスタ等の回路素子を形成するための基板として有用である。
【図面の簡単な説明】
【００６８】
【図１】第１実施形態の半導体基板の製造方法を模式的に示す図である。
【図２】第１実施形態の半導体基板の製造方法を模式的に示す図である。
【図３】第１実施形態の半導体基板の製造方法を模式的に示す図である。
【図４】第２実施形態の半導体基板の製造方法を模式的に示す図である。
【図５】第２実施形態の半導体基板の製造方法を模式的に示す図である。
【図６】第２実施形態の半導体基板の製造方法を模式的に示す図である。
【図７】多孔質層の孔の封止後の基板のＳＥＭ像である。
【図８】半導体装置及びその製造方法を模式的に示す図である。
【図９】半導体装置及びその製造方法を模式的に示す図である。
【図１０】半導体装置及びその製造方法を模式的に示す図である。
【図１１】半導体装置及びその製造方法を模式的に示す図である。
【符号の説明】
【００６９】
１１  シリコン基板
１２  第１半導体層（ヘテロエピタキシャル成長層）
１２’  第１半導体層（ヘテロエピタキシャル成長層）
１２”  多孔質層
１４  第２半導体層（シリコン層）
１５  第３半導体層（ヘテロエピタキシャル成長層）
１６  第４半導体層（歪みシリコン層）
２１  シリコン基板
２２  第１半導体層（ヘテロエピタキシャル成長層）
２２’  第１半導体層の第１層（ヘテロエピタキシャル成長層）
２２”  第１半導体層の第２層（シリコン層）
２３’  多孔質シリコン層
２４  第２半導体層（シリコン層）
２５  第３半導体層（ヘテロエピタキシャル成長層）
２６  第４半導体層（歪みシリコン層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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