(57)【要約】【課題】高抵抗化や接触不良の低減が可能になるように改良された半導体装置を提供することを主要な目的とする。【解決手段】配線層１０６を持つ半導体装置１５０ａ、１５０ｂ、１５０ｃにおいて、その表面から裏面に達する貫通孔１１０が存在し、貫通孔１１０の内壁には、各配線層１０６の側壁の一部が露出している。貫通孔１１０の内部には導電材料１１２が存在し、該貫通孔１１０内で、各配線層１０６の側壁の一部と、導電材料１１２が電気的に接続されている。この発明によれば、半導体装置１５０ａ、１５０ｂ、１５０ｃを積層する際の、積層段数増加による貫通孔形成用マスク数の増加無く形成する事ができ、同一設計寸法の貫通孔１１０で全ての半導体装置を形成できる為、半導体装置面積の縮小もできる。【選択図】図６
2006287211.tif 000002
【特許請求の範囲】
【請求項１】
配線層を持つ半導体装置において、
その表面から裏面に達する貫通孔が存在し、
前記貫通孔の内壁には、前記半導体装置を構成する配線層の側壁の一部が露出し、
前記貫通孔内部には導電材料が存在し、該貫通孔内で、前記配線層の側壁の一部と、該導電材料が電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置を複数、前記貫通孔同士が繋がるように積層した積層半導体装置であって、
お互いに接続される貫通孔の設計寸法が同一であることを特徴とする積層半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記貫通孔の内壁で側壁を露出する配線層が、複数、層を成して形成されていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記貫通孔の上端の開口径が、下層の配線層の側壁を露出させる部分の開口径より大きくされていることを特徴とする半導体装置。
【請求項５】
請求項２に記載の積層半導体装置と、基板表面に接続用の配線層の一部が露出し、且つ、貫通孔の無い半導体装置とを積層した半導体装置であって、
前記貫通孔の無い半導体装置は当該積層半導体の最下層に位置し、前記導電材料が該最下層の半導体装置の前記接続用の配線層にまで延びて形成され、各層の半導体装置が電気的に接続されていることを特徴とする積層半導体装置。
【請求項６】
配線層の側壁を露出させる、表面から裏面にかけて形成された、貫通孔に導電材料が充填された半導体装置の製造方法であって、
基板表面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を、配線用溝を形成するためのパターンと前記貫通孔を形成するための貫通孔形成部のパターンとを有する第１のマスクパターンを用いて、選択的にエッチングし、配線用溝を形成する工程と、
前記配線用溝に導電体を埋め込み、第１の配線層を形成する工程と、
前記第１の配線層を覆うように第２の絶縁膜を全面に形成する工程と、
前記第２の絶縁膜の上に、前記貫通孔形成部の上方に該貫通孔形成部よりも径が０．１〜２０％大きい開口部を有する第２のマスクパターンを形成する工程と、
前記第２のマスクパターンを用い、選択エッチングにより、第２の絶縁膜を第１の配線の表面が露出するまで除去する工程と、
さらに前記第２のマスクパターンと、露出した前記第１の配線層をマスクにして、前記第１の絶縁膜の前記貫通孔形成部をエッチングし、前記第１の配線層の側壁の一部を露出させ、さらに、前記基板を裏面までエッチングし、前記貫通孔を形成する工程と、
前記貫通孔内を含む全面に第３の絶縁膜を形成する工程と、
表面側をエッチバックし、前記第１の配線層の側壁を被覆していた第３の絶縁膜を除去する工程と、
前記基板の裏面に第４の絶縁膜を形成する工程と、
前記貫通孔内に導電材料を充填し、前記貫通孔内に露出した前記第１の配線層の側壁の一部と、貫通孔内に充填した導電材料とを電気的に接続する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項７】
配線層の側壁を露出させる、表面から裏面にかけて形成された、貫通孔に導電材料が充填された半導体装置の製造方法であって、
基板表面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の導電膜を形成する工程と、
前記第１の導電膜上に、配線層を形成するためパターンと前記貫通孔を形成するための貫通孔形成部のパターンとを有する第１のマスクパターンを形成する工程と、
前記第１のマスクパターンを用い、第１の導電膜を選択エッチングすることにより第１の配線層を形成する工程と、
前記第１のマスクパターンを除去した後に、前記第１の配線層を覆うように第２の絶縁膜を全面に形成する工程と、
前記第２の絶縁膜の上に、前記貫通孔形成部の上方に該貫通孔形成部よりも径が０．１〜２０％大きい開口部を有する第２のマスクパターンを形成する工程と
前記第２のマスクパターンを用い、選択エッチングにより、第２の絶縁膜を第１の配線層の表面が露出するまで除去する工程と、
さらに前記第２のマスクパターンと、露出した前記第１の配線層をマスクにして、前記第１の絶縁膜の前記貫通孔形成部をエッチングし、前記第１の配線層の側壁の一部を露出させ、さらに、前記基板をエッチングし、前記貫通孔を形成する工程と、
前記貫通孔内を含む全面に第３の絶縁膜を形成する工程と、
表面側をエッチバックし、前記第１の配線層の側壁を被覆していた第３の絶縁膜を除去する工程と、
前記基板の裏面に第４の絶縁膜を形成する工程と、
前記貫通孔内に導電材料を充填し、前記貫通孔内に露出した第１の配線層の側壁の一部と、貫通孔内に充填した導電材料とを電気的に接続する工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項８】
請求項６〜７に記載の製造方法において、
前記第１の絶縁膜の上に前記第１の配線層を形成する工程と同じ工程を繰り返し、２層以上の配線層を形成し、
貫通孔の内壁に、複数層の配線層の側壁を露出させることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の製造方法において、
上層配線部の貫通孔開口径を下層配線部の貫通孔開口径より大きくすることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６〜９に記載の製造方法において、
前記貫通孔の形成は、前記第１の配線層をマスクにする基板のエッチングを、孔の深さが前記基板膜厚の０．１〜９５％の範囲になるところで終了し、
前記第３の絶縁膜の形成工程および前記第３の絶縁膜の除去工程の後、基板裏面より前記孔が露出するまで研磨することによって行うことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項６〜１０に記載の製造方法において、
前記貫通孔内に導電材料を充填する工程の前に、複数の半導体基板装置を、同一設計の貫通孔を重ね合わせて積層し、
繋がった貫通孔内に一括して導電材料を充填し、前記貫通孔内に露出した配線層の側壁と貫通孔内に充填した導電材料とを電気的に接続することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項６に記載の積層された半導体装置の製造方法において、
前記貫通孔内に導電性材料を充填する手法は、該貫通孔内に導電性材料を挿入し、貫通孔内で導電性材料を溶融させて充填することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項６〜１２に記載の製造方法において、
前記貫通孔内に導電材料を充填する工程の前に、基板表面に接続用の配線層の一部が露出し、且つ、貫通孔の無い最下層用の半導体装置を別途準備し、該最下層用の半導体装置の上に、同一設計の前記貫通孔を有する複数の半導体装置を重ね合わせて、積層し、
前記貫通孔内に導電材料を溶融させて充填し、前記導電材料が前記最下層用の半導体装置の前記接続用の配線層と、各層の半導体装置を電気的に接続させることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体装置に関し、より特定的には高機能化と小型化を図った積層半導体装置を与える半導体装置に関する。本発明はまたそのような半導体装置および積層半導体装置の製造方法に関する。
【背景技術】
【０００２】
電子機器の高機能化と小型化に伴って、複数の半導体装置を積層し、同一パッケージ内に設置する事で、半導体装置の高機能化と小型化を図った積層半導体装置が提案されている。
【０００３】
図１１は、例えば特許文献１に記載されている従来の積層半導体装置の断面図である。
【０００４】
図１１を参照して、従来の積層半導体装置は、上層ほど下層に比べ面積の小さい半導体装置２０１ａ．２０１ｂ，２０１ｃが絶縁膜２０２を介して積層されてなる。各層の表面の露出する領域に電極２０３が設けられ、それぞれの半導体装置２０１ａ，２０１ｂ，２０１ｃがワイヤ配線２０４により接続されている。
【０００５】
しかし、このような接続構造では、積層数が増加すると、上下間での半導体装置の接続構造により、上層側の半導体装置の面積が減少する。このような積層方法では、同一面積を有する同一構造の半導体装置の積層はできない、また、半導体装置の積層構造やワイヤ配線２０４の引き回しが複雑になる。さらに、上層側の半導体装置の面積が減少する事によって、上下の半導体装置を接続するワイヤの本数に制限が発生し、ワイヤ配線２０４の間隔も狭くなり、ワイヤ配線２０４間の短絡の恐れがある。
【０００６】
そこで、上記積層半導体装置での積層する上層側半導体装置の面積減少や、ワイヤ配線間の短絡の問題点を克服すべく、例えば特許文献２に開示されているような、半導体装置内に形成された貫通孔を用いる配線により、半導体装置を接続する方法が提案されている。
【０００７】
図１２は、特許文献２に開示されている積層半導体装置の断面図である。
【０００８】
図１２を参照して、この方法では、複数の半導体装置３０１ａ，３０１ｂ，３０１ｃを第１の絶縁膜３０２を介して積層後、第１のマスクパターン（図示せず）で最上層の半導体装置３０１ａに第１の貫通孔３０６ａを形成し、配線電極３０３ｂを露出させる。第１のマスクパターン除去後、第２のマスクパターン（図示せず）で先に開口した第１の貫通孔より小さい第２の貫通孔３０６ｂを形成し、配線電極３０３ｃを露出させる。３層以上の場合は同様な手順で、第３の貫通孔３０６ｃ、第４の貫通孔を形成する。この場合、形成する貫通孔の大きさは、下層になるほど小さくなる。貫通孔３０６ａ，３０６ｂ，３０６ｃの側壁に第２の絶縁膜３０４を形成する。
【０００９】
次に、上記工程により形成した貫通孔３０６ａ，３０６ｂ，３０６ｃ内に導電材料を充填し、各層の半導体装置３０１ａ，３０１ｂ，３０１ｃを電気的に接続する。本手法によれば、貫通孔３０６ａ．３０６ｂ，３０６ｃへの導電材料の充填を一度に行うことができ、工程数の低減も同時に実現できる。
【００１０】
【特許文献１】特開平６−３７２５０号公報
【００１１】
【特許文献２】特開２００１−４４３５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、特許文献２に記載の半導体装置の形成方法では、半導体装置を積層する際に、上層側の半導体装置は下層側の半導体装置より広い貫通孔を有している必要があるために、半導体装置３０１ａ，３０１ｂ，３０１ｃを製造する際に、各層毎に異なった径の貫通孔を開口する必要があり、開口径の異なったマスクが必要になるという問題点があった。また接続孔を形成する配線電極３０３ａ，３０３ｂ，３０３ｃの露出面積は、積層半導体装置の最上段の貫通孔３０６ａの径で規定されるため、これを大きくすると半導体装置面積の縮小化に問題が生じる。
【００１３】
この発明は上記のような問題点を解決するためになされたもので、半導体装置面積の縮小化を図った積層半導体装置を得ることの出来る、貫通孔を有する半導体装置を提供することを目的とする。
【００１４】
この発明の他の目的は、高抵抗化や接触不良の低減が可能になるように改良された半導体装置を提供することにある。
【００１５】
この発明は、そのような半導体装置を積層してなる積層半導体装置を提供することを目的とする。
【００１６】
この発明の他の目的は、そのような半導体装置および積層半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
この発明に従う半導体装置は、配線層を持つ半導体装置において、その表面から裏面に達する貫通孔が存在し、前記貫通孔の内壁には、前記半導体装置を構成する配線層の側壁の一部が露出し、前記貫通孔内部には導電材料が存在し、該貫通孔内で、前記配線層の側壁の一部と、該導電材料が電気的に接続されていることを特徴とする。
【００１８】
この発明によれば、貫通孔の内壁に配線層の側壁を露出させているので、同一設計寸法の半導体装置を互いに貫通孔を繋げて積層し、この貫通孔に一括してプラグを形成して複数の半導体装置を簡易に接続する事が出来、高抵抗化や接触不良の低減が可能となる。また、半導体装置を積層する際の、積層段数増加による貫通孔形成用マスク数の増加がない。さらに、同一設計寸法の貫通孔で全ての半導体装置を形成できる為、半導体装置面積の縮小もできる。
【００１９】
この発明の好ましい実施態様によれば、前記貫通孔の内壁で側壁を露出する配線層が、複数、層を成して形成されていることを特徴とする。この場合、前記貫通孔の上端の開口径が、下層の配線層の側壁を露出させる部分の開口径より大きくされているのが好ましい。
【００２０】
この発明の好ましい実施態様にかかる積層半導体装置は、上述の積層半導体装置と、基板表面に接続用の配線層の一部が露出し、且つ、貫通孔の無い半導体装置とを積層した半導体装置に係り、前記貫通孔の無い半導体装置は当該積層半導体の最下層に位置し、前記導電材料が該最下層の半導体装置の前記接続用の配線層にまで延びて形成され、各層の半導体装置が電気的に接続されていることを特徴とする。
【００２１】
この発明の他の局面に従う方法は、配線層の側壁を露出させる、表面から裏面にかけて形成された、貫通孔に導電材料が充填された半導体装置の製造方法にかかる。まず、基板表面に第１の絶縁膜を形成する。前記第１の絶縁膜を、配線用溝を形成するためのパターンと前記貫通孔を形成するための貫通孔形成部のパターンとを有する第１のマスクパターンを用いて、選択的にエッチングし、配線用溝を形成する。前記配線用溝に導電体を埋め込み、第１の配線層を形成する。前記第１の配線層を覆うように第２の絶縁膜を全面に形成する。前記第２の絶縁膜の上に、前記貫通孔形成部の上方に該貫通孔形成部よりも径が０．１〜２０％大きい開口部を有する第２のマスクパターンを形成する。前記第２のマスクパターンを用い、選択エッチングにより、第２の絶縁膜を第１の配線の表面が露出するまで除去する。さらに前記第２のマスクパターンと、露出した前記第１の配線層をマスクにして、前記第１の絶縁膜の前記貫通孔形成部をエッチングし、前記第１の配線層の側壁の一部を露出させ、さらに、前記基板を裏面までエッチングし、前記貫通孔を形成する。前記貫通孔内を含む全面に第３の絶縁膜を形成する。表面側をエッチバックし、前記第１の配線層の側壁を被覆していた第３の絶縁膜を除去する。前記基板の裏面に第４の絶縁膜を形成する。前記貫通孔内に導電材料を充填し、前記貫通孔内に露出した前記第１の配線層の側壁の一部と、貫通孔内に充填した導電材料とを電気的に接続する。
【００２２】
この発明にかかる方法によれば、半導体装置を積層する際の、積層段数増加による貫通孔形成用マスク数の増加が無い。また、同一設計寸法の貫通孔で全ての半導体装置を形成できる為、半導体装置面積の縮小もできる。さらに、上記第２のマスクパターンの上記開口部は、上記貫通孔形成部より０．１〜２０％大きくすることにより、第１の配線層の上表面の一部分を露出させることができる。
【００２３】
この発明のさらに他の局面に従う方法は、配線層の側壁を露出させる、表面から裏面にかけて形成された、貫通孔に導電材料が充填された半導体装置の製造方法であって、まず、基板表面に第１の絶縁膜を形成する。前記第１の絶縁膜上に第１の導電膜を形成する。前記第１の導電膜上に、配線層を形成するためパターンと前記貫通孔を形成するための貫通孔形成部のパターンとを有する第１のマスクパターンを形成する。前記第１のマスクパターンを用い、第１の導電膜を選択エッチングすることにより第１の配線層を形成する。前記第１のマスクパターンを除去した後に、前記第１の配線層を覆うように第２の絶縁膜を全面に形成する。前記第２の絶縁膜の上に、前記貫通孔形成部の上方に該貫通孔形成部よりも径が０．１〜２０％大きい開口部を有する第２のマスクパターンを形成する。前記第２のマスクパターンを用い、選択エッチングにより、第２の絶縁膜を第１の配線層の表面が露出するまで除去する。さらに前記第２のマスクパターンと、露出した前記第１の配線層をマスクにして、前記第１の絶縁膜の前記貫通孔形成部をエッチングし、前記第１の配線層の側壁の一部を露出させ、さらに、前記基板をエッチングし、前記貫通孔を形成する。前記貫通孔内を含む全面に第３の絶縁膜を形成する。表面側をエッチバックし、前記第１の配線層の側壁を被覆していた第３の絶縁膜を除去する。前記基板の裏面に第４の絶縁膜を形成する。前記貫通孔内に導電材料を充填し、前記貫通孔内に露出した第１の配線層の側壁の一部と、貫通孔内に充填した導電材料とを電気的に接続する。
【００２４】
上記２種類の製造方法において、前記第１の絶縁膜の上に前記第１の配線層を形成する工程と同じ工程を繰り返し、２層以上の配線層を形成し、貫通孔の内壁に、複数層の配線層の側壁を露出させるのが好ましい。この発明によれば、製造工程内で貫通孔内の配線側壁を複数層設置する事により導電材料との接触面積を増加させる事が可能であり、貫通孔径の縮小に応じる事が出来る。この場合、上層配線部の貫通孔開口径を下層配線部の貫通孔開口径より大きくするのが好ましい。
【００２５】
また、上記方法において、前記貫通孔の形成は、前記第１の配線層をマスクにする基板のエッチングを、孔の深さが前記基板膜厚の０．１〜９５％の範囲になるところで終了し、前記第３の絶縁膜の形成工程および前記第３の絶縁膜の除去工程の後、基板裏面より前記孔が露出するまで研磨することによって行ってもよい。
【００２６】
さらに、上記方法において、前記貫通孔内に導電材料を充填する工程の前に、複数の半導体基板装置を、同一設計の貫通孔を重ね合わせて積層し、繋がった貫通孔内に一括して導電材料を充填し、前記貫通孔内に露出した配線層の側壁と貫通孔内に充填した導電材料とを電気的に接続してもよい。
【００２７】
前記貫通孔内に導電性材料を充填する手法は、該貫通孔内に導電性材料を挿入し、貫通孔内で導電性材料を溶融させて充填するのが好ましい。
【００２８】
他の好ましい実施態様によれば、前記貫通孔内に導電材料を充填する工程の前に、基板表面に接続用の配線層の一部が露出し、且つ、貫通孔の無い最下層用の半導体装置を別途準備する。該最下層用の半導体装置の上に、同一設計の前記貫通孔を有する複数の半導体装置を重ね合わせて、積層し、前記貫通孔内に導電材料を溶融させて充填し、前記導電材料が前記最下層用の半導体装置の前記接続用の配線層と、各層の半導体装置を電気的に接続させる。
【発明の効果】
【００２９】
本発明によれば、貫通孔内壁の側壁に配線を露出したことにより、同一設計寸法の貫通孔を積層し、一括して貫通孔プラグを形成して複数の半導体装置を簡易に接続する事が出来、工程簡略化が出来る。また、半導体装置毎に貫通孔径を変える必要が無い為、作成マスクの枚数を削減し、且つ、半導体装置面積の縮小も出来る。また、貫通孔内に露出させる配線側壁を複数層設置する事で、貫通孔径の縮小化による導電性材料との接触面積の低下を抑えることが可能である。さらに、Ｓｉ基板エッチング時に基板に対し選択比の高い金属（Ｃｕ、Ｗ、Ａｕ等）をマスクに用いる事で、絶縁膜マスクを用いるより、深い貫通孔形成が容易に出来る。
【発明を実施するための最良の形態】
【００３０】
図１は、本発明の実施の形態に係る半導体装置の断面図である。
【００３１】
図１を参照して、半導体装置１５０は、半導体基板１０１を備える。半導体基板１０１の上に設けられた素子（図示せず）を覆うように、半導体基板１０１の上に絶縁膜１０２，１０７が設けられている。絶縁膜１０２の表面に形成された配線溝１０４の中に配線層１０６が形成されている。当該半導体装置には、表面から裏面にかけて上記配線層の側壁１０６ａを露出させるように貫通孔１１０が設けられている。半導体基板１０１の、貫通孔１１０によって露出した露出壁面は、サイドウオール絶縁膜１０９で被覆されている。貫通孔１１０の内壁に配線層１０６の壁面１０６ａを露出させたことにより、後述するように、同一設計寸法の貫通孔を有する半導体装置を積層し、貫通孔１１０内に一括してプラグを形成することにより、複数の半導体装置を簡易に接続する事が出来る。
【００３２】
以下、実施例にかかる半導体装置の製造方法について図を用いて説明する。
【実施例１】
【００３３】
図２（Ａ）に示すように、半導体基板１０１上の素子（図示せず）を覆うように第１の絶縁膜１０２を堆積し、その上に、配線溝を形成するための第１のマスクパターン１０３を形成する。第１のマスクパターン１０３を用いて、第１の絶縁膜１０２をドライエッチングすることにより、第１の絶縁膜１０２の表面に第１の配線溝１０４を形成する。
【００３４】
第１の絶縁膜１０２はＴＥＯＳに由来する酸化膜で、厚さ１００〜１０００ｎｍの範囲内で、ＣＶＤ法により形成する。本実施例では、第１の絶縁膜１０２を、成膜温度は５０〜１００℃で、ガスはＴＥＯＳ／Ｏ2で、供給量は６８０ｍｇ/６５０ｃｃで、圧力は８.５Ｔｏｒｒで、Ｐｏｗｅｒは８００Ｗで、８００ｎｍ堆積した。第１の配線溝１０４の深さは、１００〜１０００ｎｍの範囲内（本実施例では４００ｎｍ）である。
【００３５】
後工程で配線部となる貫通孔が形成される領域には、上面より図示する図２（ａ）と図２（Ａ）を参照して、後にエッチング除去されて配線開口部になる部分の絶縁膜１０５を残す。絶縁膜１０５は後述するように、後工程の貫通孔加工時に、配線層がマスクとなって、エッチング除去される。絶縁膜１０５の寸法は１０〜１００μｍの範囲内（本実施例では５０μｍ四方）である。
【００３６】
図２（Ａ）と（Ｂ）を参照して、第１のマスクパターン１０３を除去し、全面に導電性材料を堆積し、第１の配線溝１０４に埋め込み、ＣＭＰ法やエッチバック法等の手段を用いて第１の絶縁膜１０２の表面が露出するまで導電性材料を除去し、第１の配線溝１０４内に第１の配線層１０６を形成する。
【００３７】
第１の配線層１０６となる導電性材料として、本実施例では、半導体基板（シリコン基板）をエッチングする時の選択比を考慮してＣｕを使用しているが、ＷやＡｕ、Ａｇを用いても良い。次に、図２（Ｂ）およびその平面図である図２（ｂ）に示すように、第２の絶縁膜１０７を堆積し、貫通孔を形成するための開口部１０８ａを有する第２のマスクパターン１０８を、開口部１０８ａが絶縁膜１０５の領域に重なるように形成する。
【００３８】
第２の絶縁膜１０７は、第１の絶縁膜１０２と同じ条件にて、厚さ１００〜５０００ｎｍの範囲内（本実施例では４０００ｎｍ堆積）で形成する。第２のレジストマスク１０８の開口部１０８ａの寸法は、絶縁膜１０５の範囲（本実施例では５１μｍ四方）より大きいサイズで形成する。
【００３９】
次に、図２（Ｂ）および（Ｃ）を参照して、第２のマスクパターン１０８を用いて第２の絶縁膜１０７を第１の配線層１０６の上表面が露出するまで除去し、続けて第２のマスクパターン１０８と第１の配線層１０６をマスクにして、絶縁膜１０５をドライエッチングし、第１の配線層１０６の側壁の一部１０６ａを露出させ、且つ、半導体基板１０１の表面を露出させる。その後、第２のマスクパターン１０８を除去する。
【００４０】
第２の絶縁膜１０７のドライエッチングは、ガスはＣ5Ｆ8／Ｏ2／Ａｒで、供給量はそれぞれ１６／１６／８００ｓｃｃｍで、圧力は３０ｍｍＴｏｒｒで、ＲＦ−Ｐｏｗｅｒは１８００Ｗの条件で行った。
【００４１】
次に、図３（Ｄ）を参照して、第２の絶縁膜１０７と第１の配線層１０６をマスクにして、半導体基板１０１の表面をドライエッチングして深さ１０〜１００μmの孔１０１ａを形成し、孔１０１ａの壁面を含む全面に第３の絶縁膜１０９を形成し、その後、第３の絶縁膜１０９を、第１の配線層１０６の側壁の一部１０６ａを露出させるように全面ドライエッチングし、第３の絶縁膜のサイドウォール１０９を形成する。ここでは、このドライエッチングは、半導体基板１０１を貫通しないように、条件を選んでいるが、貫通させてもよい。
【００４２】
半導体基板１０１の表面のエッチングは、ＳＦ6／Ｏ2系のガスを用いて行う。例えば、本実施例にかかる条件は、温度が５０〜１００℃であり、ガスはＳＦ6／Ｏ2で１５０ｃｃ、圧力は１００〜３００ｍＴｏｒｒであり、ＲＦ−Ｐｏｗｅｒは１００〜５００Ｗである。孔１０１ａの深さは、本実施例では８０μｍである。
【００４３】
第３の絶縁膜１０９は第１の絶縁膜１０２と同じ条件にて厚さ５０〜５００ｎｍの範囲内（本実施例では、２５０ｎｍ堆積）で形成する。第３の絶縁膜のサイドウォール１０９を形成するための全面ドライエッチングの条件として、本実施例中の第２の絶縁膜１０７のエッチングと同じ条件を使用する。
【００４４】
次に、図３（Ｄ）（Ｅ）を参照して、半導体基板１０１の裏面を孔１０１ａが露出するまで化学的機械的研磨（ＣＭＰ）により研磨して、貫通孔１１０を形成する。半導体基板１０１の裏面側に第４の絶縁膜１１１を堆積し、半導体装置１５０を形成する。
【００４５】
上記実施例では裏面への孔の露出にＣＭＰを用いる加工を例示したが、本発明はこれに限られるものでなく、例えば、研削や研磨、プラズマエッチング、またはガスエッチングまたはその組み合わせを用いて加工してもよい。
【００４６】
第４の絶縁膜１１１はＴＥＯＳを用いた酸化膜で、厚さ１００〜１０００ｎｍの範囲内でＣＶＤ法により形成する。本実施例では、第４の絶縁膜１１１を、成膜温度は５０〜１００℃で、ガスはＴＥＯＳ／Ｏ2で、供給量は６８０ｍｇ／６５０ｃｃで、圧力は８.５Ｔｏｒｒで、Ｐｏｗｅｒは８００Ｗで、１００ｎｍ堆積した。
【００４７】
次に、図４（Ｆ）に示すように、上述のように形成された同一設計の複数個の半導体装置１５０ａ，１５０ｂを、貫通孔１１０を重ね合わせて積層し、最下層部分には、別途作成した、貫通孔は無いが、接続用の配線の一部を露出させる開口部１５１ａを有する半導体装置１５１を、貫通孔１１０と開口部１５１ａが重なるように積層する。本実施例では、半導体装置１５０ａ，１５０ｂを積層する方法として、下層に配置の貫通孔と上層貫通孔を上面からの目視観察により重ね合わせ、貫通孔のずれ量を補正して最下層の半導体装置１５１に載せて固定する。
【００４８】
次に、図４（Ｇ）に示すように、貫通孔１１０、開口部１５１ａ内へ導電性材料のハンダ性ワイヤ１１２を挿入し、最下層の半導体装置１５１の配線部分１０６へボンディングすると共に、貫通孔１１０内でハンダ性ワイヤ１１２を溶融して、貫通孔１１０内を充填し、貫通孔１１０内に露出した第１の配線層１０６の側壁１０６ａと貫通孔１１０内に充填した導電材料とを電気的に接続する。
【００４９】
本実施例では、ワイヤの溶融物が、積層する半導体装置の隙間を介し、隣接する貫通孔内の導電材と接触する事の無いように、貫通孔１１０は、その間隔を１００μｍ離して設けられている。
【実施例２】
【００５０】
実施例１では埋め込み配線構造の第１の配線層を例示したが、図５（Ａ）に示すように第１の絶縁膜１０２を堆積後に導電膜１０６を堆積し、第３のマスクパターン１１３によって、導電膜１０６をドライエッチングして第１の配線層１０６を形成し、その後の工程を、上記実施例と同様にする事で、図３（Ｅ）の装置に相当する図５（Ｂ）に示すような半導体装置を形成できる。図５（Ｂ）に示す半導体装置において、図３（Ｅ）に示す半導体装置と同一または相当する部分には同一の参照番号を付し、その説明を繰り返さない。なお、この場合でも、第１の配線層１０６を形成するためのマスクパターン１１３には、上記実施例と同様に、図２（Ｂ）に示す様な開口部１０８ａに相当する、貫通孔を形成するための開口部１１３ａが設けられている。
【実施例３】
【００５１】
上記実施例では、積層半導体装置の形成において最下層に貫通孔を持たない半導体装置１５１を用いる場合を例示したが、図６に示すように、実施例１にかかる貫通孔１１０をもつ半導体装置１５０ａ，１５０ｂ，１５０ｃのみを積層し、貫通孔１１０内へ導電性材料のワイヤ１１２を挿入し、ワイヤ１１２を溶融して貫通孔１１０内を充填し、貫通孔１１０内に露出した第１の配線層１０６の側壁１０６ａと貫通孔１１０内に充填した導電材料とを電気的に接続して積層半導体装置を構成してもよい。
【００５２】
なお、図中では、積層半導体装置が３層の場合について表示したが、本実施例の積層半導体構造であれば、４層以上の半導体装置の使用しても同様にして接続できる。
【実施例４】
【００５３】
上記実施例では、配線層が１層の場合を用いて例示したが、２層以上の複数層の配線を形成しても良い。図７は、実施例４に係る半導体装置の断面図である。貫通孔４１１の内壁で、側壁を露出する配線層が、複数、層４０７，４０３を成して形成されている。貫通孔４１１内の配線側壁を複数層設置する事により、貫通孔４１１内に充填される導電材料との接触面積を増加させる事が可能となる。
【００５４】
次に製造方法について説明する。
【００５５】
図８（Ａ）を参照して、半導体基板４０１の上に設けられた素子を覆うように第１の絶縁膜４０２を形成し、第１の絶縁膜４０２の表面に配線溝を設け、第１の配線層４０３を形成する。第１の配線層４０３には、後工程で貫通孔を形成するための開口部である貫通孔形成部４０４を設ける。ここまでは、実施例１と同様である。次に、第１の絶縁膜４０２の上に、第２の絶縁膜４０５を堆積し、図示しない第２のマスクパターンを用いて第２の配線溝を形成し、第２の配線４０７を形成する、また第２の配線４０７には、後工程で貫通孔を形成するための開口部である貫通孔形成部４０８を設ける。貫通孔形成部４０４は貫通孔形成部４０４に重ね合わせた構造としている。
【００５６】
次に、第２の絶縁膜４０５の上に第３の絶縁膜４０９を堆積する。その後、貫通孔を形成する為の第３のマスクパターン４１０を、貫通孔形成部４０８の領域に重ね合わせて形成する。ここで、第２の絶縁膜４０５と第３の絶縁膜４０９は、第１の絶縁膜４０２と同じ条件にて厚さ１００〜５０００ｎｍの範囲内（本実施例では４０００ｎｍ堆積）で形成し、第３のマスクパターン４１０の開口部４１０ａの寸法は、貫通孔形成部４０８より大きい範囲（本実施例では５１μｍ四方）のサイズで形成する。
【００５７】
次に、図８（Ａ）と（Ｂ）を参照して、第３のマスクパターン４１０を用いて、第３の絶縁膜４０９を第２の配線４０７がの表面の一部が露出するまで除去し、続けて第３のマスクパターン４１０と第２の配線４０７をマスクにして、第２の絶縁膜４０５および第１の絶縁膜４０２の貫通孔形成部４０８，４０４をドライエッチングし、第２の配線層４０７の側壁と第１の配線層４０３の側壁の一部を露出させ、且つ、半導体基板４０１の表面を露出させる。第１〜第３の絶縁膜４０２，４０５，４０９のドライエッチング条件は、前記実施例での条件と同様である。
【００５８】
その後、前述の図３（Ｄ）と（Ｅ）と同様の工程を経ることにより、図７に示すような、半導体基板４０１の裏面に第４の絶縁膜４１２が形成され、かつ貫通孔４１１における基板４０１の内壁がサイドウオール絶縁膜４１０で被覆され、さらに第２の配線層４０７の側壁と第１の配線層４０３の側壁の一部が貫通孔４１１内に露出した半導体装置４５０が完成する。
【実施例５】
【００５９】
本実施例は、実施例４の改良にかかる。図９は、実施例５にかかる半導体装置の断面図である。図９を参照して、貫通孔４１１内に、２層以上の配線４０７，４０３の側壁が露出しており、上層配線４０７の開口部４０８を下層配線４０３の開口部４０４より広くすることで、多層配線形成で起こる重ね合わせズレによる後工程での配線側壁の露出障害を抑制している。
【００６０】
次に製造方法について説明する。
【００６１】
図１０（Ａ）を参照して、半導体基板４０１の上に第１の絶縁膜４０２と第１の配線４０３を形成する。第１の配線４０３には後工程にて形成される貫通孔用に第１の配線開口部４０４を形成する。次に、第２の絶縁膜４０５を堆積し、第２のマスクパターン（図示せず）を用いて第２の配線溝を形成し、この配線溝に埋め込まれるように、第２の配線４０７を形成する。また第２の配線４０７には後工程にて形成される貫通孔用に第２の配線開口部４０８を形成する。第２の配線開口部４０８は第１の配線開口部４０４に重ね合わせるように形成される。第２の配線開口部４０８の寸法は、第１の配線開口部４０４より大きい範囲（本実施例では５１μｍ四方）のサイズで形成する。
【００６２】
次に、図１０（Ｂ）を参照して、第２の絶縁膜４０５の上に第３の絶縁膜４０９を堆積し、貫通孔を形成する為のパターン孔４１０ａを有する第３のマスクパターン４１０を、第２の配線開口部４０８の領域に重ね合わせて形成する。第２の絶縁膜４０５と第３の絶縁膜４０９は、第１の絶縁膜４０２と同じ条件にて、厚さ１００〜５０００ｎｍの範囲内（本実施例では４０００ｎｍ堆積）で形成する。第３のマスクパターン４１０の貫通孔形成のためのパターン孔４１０ａの寸法は、第２の配線開口部４０８より大きい範囲（本実施例では５２μｍ四方）のサイズで形成する。
【００６３】
次に、図１０（Ｃ）を参照して、第３のマスクパターン４１０を用いて第３の絶縁膜４０９を第２の配線４０７が露出するまで除去し、続けて第３のマスクパターン４１０と第２の配線４０７をマスクに第１の配線開口部４０４の第１の絶縁膜４０２をドライエッチングし、第２の配線４０７の側壁と第１の配線４０３の側壁の一部を露出し、且つ、半導体基板４０１の表面を露出する。第１〜第３の絶縁膜のドライエッチング条件は、前記実施例での条件と同様である。
【００６４】
次に、前述の図３（Ｄ）（Ｅ）と同様の工程を経て、図９に示す半導体装置４５１を完成させる。
【００６５】
今回開示された実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６６】
この発明によれば、半導体装置を積層する際、積層段数が増加しても、貫通孔を形成するためのマスクの数を増加させることがない。また、同一設計寸法の貫通孔を有する半導体装置を用いて積層半導体装置を形成できるため、半導体装置面積の縮小もできる。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態にかかる半導体装置の一部の断面図である。
【図２】（Ａ）  実施例１にかかる半導体装置の製造方法の第１工程を説明する半導体装置の一部の断面図である。  （Ｂ）  実施例１にかかる半導体装置の製造方法の第２工程を説明する半導体装置の一部の断面図である。  （Ｃ）  実施例１にかかる半導体装置の製造方法の第３工程を説明する半導体装置の一部の断面図である。  （ａ）  図２（Ａ）工程の平面図である。  （ｂ）  図２（Ｂ）工程の平面図である。
【図３】（Ｄ）  実施例１にかかる半導体装置の製造方法の第４工程を説明する半導体装置の一部の断面図である。  （Ｅ）  実施例１にかかる半導体装置の製造方法の第５工程を説明する半導体装置の一部の断面図である。
【図４】（Ｆ）  実施例１にかかる半導体装置の製造方法の第６工程を説明する半導体装置の一部の断面図である。  （Ｇ）  実施例１にかかる半導体装置の製造方法の第７工程を説明する半導体装置の一部の断面図である。
【図５】（Ａ）  実施例２にかかる半導体装置の製造方法の第１の工程にかかる半導体装置の断面図である。  （Ｂ）  実施例２にかかる半導体装置の断面図である。
【図６】実施例３にかかる積層半導体装置の断面図である。
【図７】実施例４に係る半導体装置の断面図である。
【図８】実施例４に係る半導体装置の製造工程を示す断面図である。
【図９】実施例５にかかる半導体装置の断面図である。
【図１０】実施例５に係る半導体装置の製造工程を示す断面図である。
【図１１】従来の半導体装置の断面図である。
【図１２】他の従来例にかかる半導体装置の断面図である。
【符号の説明】
【００６８】
１０１：半導体基板
１０２：第１の絶縁膜
１０３，１１３：第１のマスクパターン
１０４：第１の配線溝
１０５：配線開口部の絶縁膜
１０６：第１の配線層
１０７：第２の絶縁膜
１０８：第２のマスクパターン
１０９：第３の絶縁膜のサイドウォール
１１０：貫通孔
１１１：第４の絶縁膜
１１２：ワイヤ
１５０ａ〜１５０ｃ：本実施例で形成した半導体装置
１５１：貫通孔の無い半導体装置
２０１ａ，２０１ｂ，２０１ｃ：半導体装置
２０２：絶縁膜
２０３：電極
２０４：ワイヤ
３０１ａ，３０１ｂ，３０１ｃ：半導体装置
３０２：絶縁膜
３０３：電極
３０４：貫通孔絶縁膜
３０５：導電性材料
４０１：半導体基板
４０２：第１の絶縁膜
４０３：第１の配線層
４０４：第１の配線開口部
４０５：第２の絶縁膜
４０７：第２の配線層
４０８：第２の配線開口部
４０９：第３の絶縁膜
４１０：第３のマスクパターン
４１１：第４の絶縁膜
４１２：第５の絶縁膜
４５１：半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2006287211.tif 000012
【図１１】
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【図１２】
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