(57)【要約】【課題】電子工学デバイスの製造時に高い歩留まりを生じる薄い半導体層を備えたＳＯＩウェハを製造すること【解決手段】３ｎｍ〜２００ｎｍの範囲内の厚さを有する半導体層を表面に有する半導体ウェハにおいて、前記半導体層は孔欠陥を有しておらず、かつ前記半導体層の下にあり、前記半導体層に接する、電気絶縁材料からなる層を備えた、半導体ウェハ【選択図】なし【特許請求の範囲】
【請求項１】
３ｎｍ〜２００ｎｍの範囲内の厚さを有する半導体層を表面に有する半導体ウェハにおいて、前記半導体層は孔欠陥を有しておらず、かつ前記半導体層の下にあり、前記半導体層に接する、電気絶縁材料からなる層を備えた、半導体ウェハ。
【請求項２】
半導体層はシリコンを含有しかつ、電気絶縁材料は酸化ケイ素である、請求項１記載の半導体ウェハ。
【請求項３】
半導体層と、前記半導体層の下にあり前記半導体層に接する、電気絶縁材料からなる層とを備えた半導体ウェハを、７５０℃〜１３００℃の範囲内の温度で、不活性の又は還元性の雰囲気下で熱処理し、その際、前記雰囲気は少なくとも一時的に半導体材料のガス状化合物を含有するため、半導体層の表面上に半導体材料の堆積が行われる方法において、熱処理後の半導体層の厚さは、熱処理前の半導体層の厚さと本質的に異ならないことを特徴とする、半導体ウェハの熱処理方法。
【請求項４】
請求項１記載の半導体ウェハを製造することを特徴とする、請求項３記載の半導体ウェハの熱処理方法。
【請求項５】
熱処理後の半導体層の厚さは、熱処理前の半導体層の厚さと、２０％よりも大きく異ならないことを特徴とする、請求項３又は４記載の方法。
【請求項６】
熱処理後の半導体層の厚さは、熱処理前の半導体層の厚さと、１０％よりも大きく異ならないことを特徴とする、請求項５記載の方法。
【請求項７】
雰囲気が酸化する成分を含有しないことを特徴とする、請求項３から６までのいずれか１項記載の方法。
【請求項８】
雰囲気が少なくとも一時的に、エッチングする成分を含有し、半導体層の材料を除去することを特徴とする、請求項３から６までのいずれか１項記載の方法。
【請求項９】
エッチングする成分がハロゲン化合物であることを特徴とする、請求項８記載の方法。
【請求項１０】
雰囲気が少なくとも一時的に、半導体材料の化合物とエッチングする成分とを同時に含有し、半導体層上で半導体材料は同時に堆積及び除去されることを特徴とする、請求項８又は９記載の方法。
【請求項１１】
雰囲気が半導体材料の化合物とエッチングする成分とを交互に含有し、半導体材料は交互に堆積及び除去されることを特徴とする、請求項８又は９記載の方法。
【請求項１２】
熱処理は、１０−５Ｐａ〜１０４Ｐａの圧力範囲にあることを特徴とする、請求項３から１１までのいずれか１項記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、孔欠陥を有していない半導体層と、その下にある電気絶縁層とを備えた半導体ウェハ、例えばＳＯＩウェハ、並びに半導体ウェハを熱処理することによるその製造方法に関する。
【背景技術】
【０００２】
ＳＯＩウェハ（silicon on insulator）は、一般にいわゆるドナーウェハ（donor wafer）からハンドルウェハ（handle wafer又はbase wafer）にシリコン層を移設することにより製造される。シリコン層を移設することによるＳＯＩウェハの製造方法は、例えばEP533551A1、WO98/52216A1又はWO03/003430A2に記載されている。ＳＯＩウェハは、ハンドルウェハ及びそのハンドルウェハと結合したシリコントップレイヤー（top layer又はdevice layer）を有し、前記トップレイヤーは電子工学デバイスの製造を考慮されているいわゆる活性層である。完全なハンドルウェハは電気絶縁材料、例えばガラス又はサファイアからなるか、又はシリコントップレイヤーは電気絶縁性の、例えば酸化ケイ素からなる中間層の上方でハンドルウェハと結合している（この場合に中間層はburied oxide layer, BOXと表される）。後者の場合に、ハンドルウェハは絶縁体である必要はなく、例えば半導体ウェハ、有利にシリコンウェハであることができる。
【０００３】
このシリコントップレイヤーには、極めて高い要求がなされる。例えば、トップレイヤーは孔欠陥を有するべきではない。これは、トップレイヤー中の孔であり、この孔は特にドナー層から移設された層が、臨界サイズを上回るＣＯＰ（crystal originated particles, 空孔凝集体）を含有することにより生じることがある。ドナーウェハとハンドルウェハとの結合時の金属汚染又は欠陥もＨＦ欠陥を生じる。トップレイヤーをフッ化水素水溶液（ＨＦ）で処理する場合に、このフッ化水素水溶液は孔を通して酸化ケイ素層に到達し、そこを局所的に溶解する。孔欠陥の存在は、トップレイヤー上に作成されるデバイスの機能に悪い影響を与える（A. J. Auberton-Herve, T. Barge, F. Metral, M. Bruel, B. Aspar, H. Moriceau著, The Electrochem. Soc. PV98-1 (1998) 1341）。
【０００４】
ＣＯＰにより引き起こされる孔欠陥は、エピタキシャル被覆されたか又はＣＯＰ不含のシリコンウェハをドナーウェハとして使用する場合に十分に回避される。金属汚染により引き起こされる孔欠陥は、所定の温度範囲でかつ厳密に定義された加熱速度及び冷却速度（EP1193739A2, EP1193749A2）での多段階の温度処理により低減させることができる。ドナーウェハとハンドルウェハとの結合時に欠陥により引き起こされるこの３種類の孔欠陥は、ハンドルウェハとドナーウェハとのパーティクル汚染を結合の前に可能な限り最少の範囲に制限することにより低減できる。この経験は、しかしながら、完全に孔欠陥のないＳＯＩウェハの製造が実際に不可能であることを示す。
【０００５】
EP971395A1からは、ＳＯＩウェハのシリコン層の厚さを、ハンドルウェハ上にシリコン層を移設した後にエピタキシャル層の堆積により、例えば０．５μｍから２μｍに明らかに高める方法は公知である。しかしながら、マイクロエレクトロニクスの範囲内で大抵の適用の場合に、できる限り薄い半導体層が必要となる。
【０００６】
更に、WO00/63954A1からは、ＳＯＩウェハのシリコン層を高温で、例えばハロゲン化水素を有するエッチング雰囲気下でエッチング処理し、その際、前記雰囲気は付加的にシランを含有することができる方法は公知である。この方法は、表面粗さ及び場合によりシリコン層の厚さを減少させるために使用される。（慣用のシリコンウェハの表面粗さの減少のための同様の方法も公知である、例えばEP1160360A1参照）。
【０００７】
電子工学デバイスの製造の前に半導体ウェハ上に存在する各孔欠陥により、正常に機能しないデバイスが生じてしまう。従って、最小数の孔欠陥をも回避することが著しく経済的に重要である。
【特許文献１】EP1193739A2
【特許文献２】EP1193749A2
【特許文献３】EP971395A1
【特許文献４】WO00/63954A1
【特許文献５】EP1160360A1
【非特許文献１】A. J. Auberton-Herve, T. Barge, F. Metral, M. Bruel, B. Aspar, H. Moriceau著, The Electrochem. Soc. PV98-1 (1998) 1341
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、前記課題は、電子工学デバイスの製造時に高い歩留まりを生じる薄い半導体層を備えたＳＯＩウェハを製造することであった。
【課題を解決するための手段】
【０００９】
前記課題は、半導体ウェハの表面に３ｎｍ〜２００ｎｍの範囲内の厚さを有する半導体層を備え、その際、前記半導体層は孔欠陥を有しておらず、かつ前記半導体層の下にありかつ前記半導体層に接している、電気絶縁材料からなる層を有する半導体ウェハにより解決される。
【００１０】
本発明の範囲内で、半導体層の表面から半導体層と絶縁層との界面にまで達する半導体層中の全ての孔は、孔欠陥として表される。これらの孔は、適当なエッチング法、光学的方法（例えば光散乱法、光学顕微鏡）又は走査顕微鏡（例えば走査電子顕微鏡＝ＳＥＭ、透過型電子顕微鏡＝ＴＥＭ又は原子間力顕微鏡＝ＡＦＭ）によって検出される。
【００１１】
本発明により製造された半導体ウェハは、孔欠陥を有しておらずかつ電子工学デバイスの製造時に前記孔欠陥が原因の歩留まりの低下を示さない。
【００１２】
前記層の半導体材料は、例えばシリコン、ゲルマニウム又はシリコン−ゲルマニウムであることができる。原則として、前記層の半導体材料は単結晶である。前記層の半導体材料は歪んでいてもよく、例えば歪みシリコンであることもできる。
【００１３】
半導体材料からなる前記層の下にある層は、任意の電気絶縁材料からなることができる。前記層は、電気絶縁材料、例えばガラス、石英又はサファイアからなるハンドルウェハであることができる。前記層は、例えば半導体材料からなるハンドルウェハ上に設けられた薄い層であることもできる。この薄い電気絶縁層は、有利に、半導体層又はハンドル層を形成する半導体材料の酸化物からなる。ハンドルウェハの半導体材料は、一般にシリコンである。
【００１４】
特に、いわゆるＳＯＩウェハが重要であり、この場合、半導体層は単結晶シリコンからなり、薄い電気絶縁層は酸化ケイ素からなり、かつハンドル層は多結晶であるか、大抵は単結晶のシリコンからなる。類似に構成された半導体ウェハも公知であり、この場合に、半導体層はゲルマニウム（ＧＯＩウェハ）又はシリコン−ゲルマニウム（ＳＧＯＩウェハ）からなる。
【００１５】
ＳＯＩウェハ及び類似のウェハの場合に、半導体層は実際にフッ酸（ＨＦ）により攻撃されないが、電気絶縁材料は良好に攻撃され、孔欠陥は４９％のフッ酸水溶液で１５分間処理することにより準備されかつ引き続きカウントされる。このフッ酸は、半導体層のアンダーエッチングを引き起こす。このアンダーエッチングは、半導体層が著しく損傷されているか又は存在しない箇所で、及びフッ酸が直接電気絶縁層に達することができる箇所で生じる。前記のウェハタイプの場合には、従って、孔欠陥はＨＦ欠陥としても表される。
【００１６】
本発明は、半導体層と、前記半導体層の下にあり、前記半導体層に接する、電気絶縁材料からなる層とを有する半導体ウェハを、７５０℃〜１３００℃の範囲内の温度で、不活性の又は還元性の雰囲気下で熱処理し、その際前記雰囲気は少なくとも一時的に半導体材料のガス状化合物を含有し、その結果、前記半導体層の表面上への半導体材料の堆積が行われる方法において、前記熱処理後の半導体層の厚さが、熱処理前の半導体層の厚さと本質的に異ならないことを特徴とする、半導体ウェハの熱処理法に関する。
【００１７】
有利に、この方法は半導体層が孔欠陥を有していない半導体ウェハを製造するために使用される。
【００１８】
有利に、熱処理後の半導体層の厚さは、熱処理前の半導体層の厚さと、２０％より大きく異ならず、特に有利に１０％より大きく異ならない。
【００１９】
本発明の場合に、半導体ウェハの製造後に半導体層中に存在する孔欠陥は、前記半導体ウェハを、選択された条件下でわずかな量の半導体材料が前記半導体層上に堆積できかつ同時に半導体層上で表面拡散が生じる雰囲気にさらすことにより後から直される。それにより、半導体層中の孔は、前記半導体の由来とは無関係に後から直され、かつ半導体層の厚さは本質的に増加しない。
【００２０】
表面上に半導体材料をわずかに堆積させる場合に又は堆積と除去が平衡にある場合に、半導体層中の孔欠陥は特に有効に直すことができることが明らかとなった。このことは、本発明の場合に、半導体層の厚さが処理の間にほぼ変化しないことにより現れる。WO00/63954A1に記載のような本質的に除去する方法は、表面の平坦化のためには適しているが、孔欠陥を閉鎖させるためには適していない。他方で、EP971395A1に記載された方法は半導体層の層厚を明らかに高めることになり、従って、大抵の適用のために適していない、それというのも一般にできる限り薄い層が必要となるためである。従って、本発明の場合に、層厚はこの方法の間にほとんど変化しない必要がある。
【００２１】
本発明による方法の本質は、半導体材料のガス状化合物を含有する、不活性の又は還元性の雰囲気下での熱処理であり、その際、少なくとも一時的に半導体層の表面上での半導体材料の堆積が行われる。この半導体材料は、半導体層を形成する材料である。半導体層が例えばシリコンからなる場合に、半導体材料のガス状化合物として、例えばシラン、例えばジクロロシラン（ＳｉＨ２Ｃｌ２）を使用することができる。
【００２２】
半導体材料の堆積は、半導体層の表面上で表面拡散が生じる環境中で行われる。半導体層の厚さの増大は一般に望ましくないため、この条件を極めてわずかな堆積速度が生じるように選択するのが有利である。有利に、堆積のパラメータは、堆積速度が５〜５０ｎｍ／ｍｉｎの範囲内にあり、堆積時間は堆積速度に合わせられ、孔欠陥が閉鎖されかつ同時に必要な層厚変化を上回らないように選択される。
【００２３】
表面拡散を生じさせる条件下で、既にわずかな量の半導体材料の堆積が、半導体層の表面上に比較的高い数の運動する原子を生じさせる。この系の全エネルギーを最小化する、つまり平坦な閉じた表面を作成する方法において、運動する原子は、前記運動する原子が到達可能な半導体層の障害のある領域又は弱められた領域に優先的に堆積する。これにより、熱処理の経過において、半導体層中の障害箇所又は孔欠陥は直るか又は閉鎖されることになる。半導体材料の原子の運動は、有利に水素又は希ガス、例えばアルゴン又はこれらの混合物からなる不活性の又は還元性の雰囲気中で、温度上昇と共にかつ圧力低下と共に上昇する。
【００２４】
この圧力は、熱処理の間に、有利に１０−５Ｐａ〜１０４Ｐａの範囲内にある。全体の熱処理の時間は、有利に数秒〜数時間の間にある。この堆積は、熱処理の全時間の間で一定で、一定期間において、又は一時的に行うことができる。堆積された層の抵抗は、ドーパント含有ガス（例えばジボラン又はホスフィン）の添加により調節することができる。
【００２５】
本発明の有利な実施態様の場合には、熱処理の間に前記雰囲気は酸化する成分を含有しない。
【００２６】
本発明による方法の他の有利な実施態様の場合に、この雰囲気は少なくとも一時的にエッチングする成分も含有するため、半導体層の材料は除去される。エッチングする成分は、例えばハロゲン化合物であることができ、例えばフッ化水素（ＨＦ）、塩化水素（ＨＣｌ）、臭化水素（ＨＢｒ）、ヨウ化水素（ＨＩ）、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）、テトラフルオロメタン（ＣＦ４）又はヘキサフルオロエタン（Ｃ２Ｆ６）であることができる。材料の除去を正確に制御するために、除去反応のパラメータ（例えばエッチング成分の流れ）は、１〜２０ｎｍ／ｍｉｎの範囲内の極めてわずかな除去速度が生じるように選択される。
【００２７】
エッチングする成分と半導体材料のガス状化合物とは、同時に雰囲気中に含まれていてもよいため、半導体層上に同時に半導体材料の堆積及び除去が行われる。この雰囲気は、他方で、半導体材料の化合物とエッチングする成分とを交互に含有することもでき、半導体材料は堆積及び除去が交互に行われる。この２つの部分工程の順序は任意であり、かつこの部分工程は１回から数回繰り返すこともできる。
【実施例】
【００２８】
実施例１
方位＜００１＞の、１２０ｎｍの厚さを有するシリコントップレイヤーを備えた洗浄したＳＯＩウェハを、減圧可能なＣＶＤ反応器中に置いた。１０５０℃の温度で、ウェハ表面上に残留する酸素及び炭素を、水素ガスで洗浄することにより除去した。ジクロロシラン（ＳｉＨ２Ｃｌ２）の使用下で、１０５０℃の温度でかつ２．７ｋＰａの圧力で、１０ｎｍ／ｍｉｎの堆積速度でシリコンを堆積させた。この堆積は最初の数分に限定された。引き続き、この熱処理を同じ条件下で更に堆積させずに継続した。キャリアガスとして、アルゴンと水素との混合物を使用した。熱処理の完了後に、ＳＯＩウェハをＨＦ欠陥に関して試験した。このＳＯＩウェハはＨＦ欠陥を有していなかった。
【００２９】
実施例２
方位＜００１＞の、１２０ｎｍの厚さを有するシリコントップレイヤーを備えた洗浄したＳＯＩウェハを、減圧可能なＣＶＤ反応器中に置いた。１０５０℃の温度で、ウェハ表面上に残留する酸素及び炭素を、水素ガスで洗浄することにより除去した。ジクロロシラン（ＳｉＨ２Ｃｌ２）の使用下で、１０５０℃の温度でかつ４．０ｋＰａの圧力で、第１の区間では１０ｎｍ／ｍｉｎの堆積速度及び第２の区間では２０ｎｍ／ｍｉｎの堆積速度の２つの区間でシリコンを堆積させた。第１の区間は３０秒間続け、第２の区間は１５秒間続けた。この堆積後に、このプロセスをそれぞれ更に堆積させずに継続した。キャリアガスとして水素を使用した。熱処理の完了後に、ＳＯＩウェハをＨＦ欠陥に関して試験した。このＳＯＩウェハはＨＦ欠陥を有していなかった。