(57)【要約】【課題】  半導体集積回路装置の作成前、又は出荷する前にその論理機能や動作特性を検証する段階で、搭載されている個々のＩ／Ｏセルの種別を事前に確認可能とする半導体集積回路装置を提供する。【解決手段】  複数のＩ／Ｏセルを搭載する半導体集積回路装置であって、各Ｉ／Ｏセル内に設けられ、そのＩ／Ｏセルを識別するためのセル識別情報を保持するセル識別情報保持部と、半導体集積回路装置に設けられ、外部より入力される制御信号に応じて各Ｉ／Ｏセルの識別情報保持部に対し、そのＩ／Ｏセルのセル識別情報を出力させる制御部とを備え、外部のシミュレータ又はテスタを用いてピン番号情報を外部より入力して、各Ｉ／Ｏセルの識別情報保持部からセル識別情報を読み出し、ピン番号情報との対応を確認可能とした。【選択図】  図１
2006084421.tif 000002
【特許請求の範囲】
【請求項１】
複数のＩ／Ｏセルを搭載する半導体集積回路装置であって、
各Ｉ／Ｏセル内に設けられ、そのＩ／Ｏセルを識別するためのセル識別情報を保持するセル識別情報保持部と、
前記半導体集積回路装置に設けられ、外部より入力される制御信号に応じて各Ｉ／Ｏセルの前記識別情報保持部に対し、そのＩ／Ｏセルのセル識別情報を出力させる制御部と
を備え、外部のシミュレータ又はテスタを用いてピン番号情報を外部より入力して、各Ｉ／Ｏセルの前記識別情報保持部からセル識別情報を読み出し、前記ピン番号情報との対応を確認可能としたことを特徴とする半導体集積回路装置。
【請求項２】
前記複数のＩ／Ｏセルを複数の信号線によりシリアル接続して、前記制御部が１クロック毎に前記複数のＩ／Ｏセル中の１つのセル識別情報を出力させることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記複数のＩ／Ｏセルを単一の信号線によりシリアル接続して、前記セル識別情報の幅がｎビットである場合、前記制御部がｎクロック毎に前記複数のＩ／Ｏセル中の１つのセル識別情報を出力させることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記制御部がマルチプレクサからなり、各Ｉ／Ｏセルは前記マルチプレクサと信号線によりそれぞれ接続され、前記識別情報保持部からのセル識別情報を前記マルチプクサを介して出力することを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記半導体集積回路装置がＣＰＵとアドレスデコーダを備え、前記ＣＰＵよりセル識別情報の確認要求が発生すると、前記制御信号が前記アドレスデコーダを介し前記制御部へ入力されることを特徴とする請求項４記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ等の半導体集積回路装置において、ピン番号と対応させて割り当てられるＩ／Ｏセル（入出力セル）の識別コードの正否をチェックするＩ／Ｏセルチェック方式に関する。
【背景技術】
【０００２】
従来、ＬＳＩ等の半導体集積回路装置の作成前にその論理機能や動作特性を検証する場合、シミュレータやロジックテスタを用いて行うのが一般的である。
【０００３】
近年のＬＳＩの高集積化の要求に応じて、ＬＳＩの作成前、又は出荷する前にその論理機能や動作特性をテストする段階で、搭載されている個々のＩ／Ｏセルの種別を事前に確認可能とすることが望まれている。事前にＩ／Ｏセルの種別をチェックできないと、出荷後に顧客システム上でＬＳＩを動作させるとき、ＬＳＩの作成時の誤り（例えば、Ｉ／Ｏセルのアサインミス）を発見するという事態が生じてしまうためである。
【０００４】
本発明と関連する従来技術として、特許文献１には、ＩＣのテスト容易化手法の１つであるＪＴＡＧ(Joint Test Action Group)機能を有する半導体集積回路装置においてＪＴＡＧ機能を実現する回路が内部セル領域に占める面積を減少させるための回路構成が提案されている。
【特許文献１】特開平７−１７６５７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、シミュレーションを行って動作確認する場合、通常のシミュレータでは、ＬＳＩに搭載された個々のＩ／Ｏセルの種別を確認することができない。例えば、入力セルのヒステリシス特性の有無を確認することは困難である。
【０００６】
また、通常のＬＳＩロジックテスタを用いて動作確認する場合、ＬＳＩの外部よりLowと判別される電圧及びHighと判別される電圧を印加して、そのときのＬＳＩ出力をLow/High判定することにより、ＬＳＩが正常に動作しているか否かを判別している。このため、入力セルのヒステリシス特性の有無を確認することは困難である。
【０００７】
例えば、通常のＬＳＩロジックテスタを用いる場合には、ヒステリシス特性の有無を確認することができないため、顧客システム上でＬＳＩを動作させるときに、初めてそのＬＳＩに搭載された入力セルのアサインミスが判明することがあり得る。
【０００８】
また、ＬＳＩ回路のシミュレータを用いる場合でも、入力セルのヒステリシス特性の有無を認識することができないので、入力セルのアサインミスを事前に発見することができない。
【０００９】
また、特許文献１に示される半導体集積回路装置の回路構成を用いる場合も、半導体集積回路装置に搭載された個々のＩ／Ｏセルの種別を確認することは困難である。特許文献１の回路構成におけるＩＤコードレジスタは、ＪＴＡＧ機能のオプションとして採用され、
半導体集積回路装置の識別コードを保持するレジスタであるため、個々のＩ／Ｏセルの種別を確認することは困難である。
【００１０】
本発明は、上記の点に鑑みてなされたものであり、半導体集積回路装置の作成前、又は出荷する前にその論理機能や動作特性を検証する段階で、搭載されている個々のＩ／Ｏセルの種別を事前に確認可能とする半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、本発明の半導体集積回路装置は、複数のＩ／Ｏセルを搭載する半導体集積回路装置であって、各Ｉ／Ｏセル内に設けられ、そのＩ／Ｏセルを識別するためのセル識別情報を保持するセル識別情報保持部と、前記半導体集積回路装置に設けられ、外部より入力される制御信号に応じて各Ｉ／Ｏセルの前記識別情報保持部に対し、そのＩ／Ｏセルのセル識別情報を出力させる制御部とを備え、外部のシミュレータ又はテスタを用いてピン番号情報を外部より入力して、各Ｉ／Ｏセルの前記識別情報保持部からセル識別情報を読み出し、前記ピン番号情報との対応を確認可能としたことを特徴とする。
【００１２】
上記の半導体集積回路装置は、前記複数のＩ／Ｏセルを複数の信号線によりシリアル接続して、前記制御部が１クロック毎に前記複数のＩ／Ｏセル中の１つのセル識別情報を出力させる構成としてもよい。
【００１３】
上記の半導体集積回路装置は、前記複数のＩ／Ｏセルを単一の信号線によりシリアル接続して、前記セル識別情報の幅がｎビットである場合、前記制御部がｎクロック毎に前記複数のＩ／Ｏセル中の１つのセル識別情報を出力させる構成としてもよい。
【００１４】
上記の半導体集積回路装置は、前記制御部がマルチプレクサからなり、各Ｉ／Ｏセルは前記マルチプレクサと信号線によりそれぞれ接続され、前記識別情報保持部からのセル識別情報を前記マルチプクサを介して出力する構成としてもよい。
【００１５】
さらに、上記の半導体集積回路装置は、ＣＰＵとアドレスデコーダを備え、前記ＣＰＵよりセル識別情報の確認要求が発生すると、前記制御信号が前記アドレスデコーダを介し前記制御部へ入力される構成としてもよい。
【発明の効果】
【００１６】
本発明によれば、ＬＳＩ等の半導体集積回路装置の作成前、又は顧客への出荷前に、Ｉ／Ｏセルのアサインミスを容易に見つけ出すことができる。ＬＳＩテスタでの動作確認の場合には、Ｉ／Ｏセルのアサインミスを顧客出荷前にチェックすることができる。また、シミュレーションでの動作確認の場合には、さらにＩ／ＯセルのアサインミスによるＬＳＩのリメークの必要性も回避することができる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明を実施するための最良の形態について図面と共に説明する。
【００１８】
図１は、本発明の第１の実施形態に係るＩ／Ｏセルチェック方式（ＪＴＡＧ方式）を用いた半導体集積回路装置の構成例を示すブロック図である。
【００１９】
図１の半導体集積回路装置１０は、ＪＴＡＧコントローラ１１を備えたＬＳＩ等の半導体集積回路装置であり、ＬＳＩに搭載される複数のＩ／Ｏセル２０（図１の例では、６個のＩ／Ｏセル２０−１〜２０−６）がｎビット（ｎ本）の信号線１６によりシリアル接続されている。
【００２０】
また、ＪＴＡＧコントローラ１１からの制御信号線１８が各Ｉ／Ｏセル２０にそれぞれ接続されている。外部よりＪＴＡＧコントローラ１１へ入力されるクロック及び指示信号（セルＩＤロード指示信号）が、制御信号線１８により各Ｉ／Ｏセル２０へそれぞれ供給される。セルチェックモードの動作時において、ｎビットの入力信号が入力端子１２を介して半導体集積回路装置１０に入力され、クロックに従って、複数のＩ／Ｏセル２０内をｎビット信号線１６により送信されていき、半導体集積回路装置１０の出力端子１４より外部へｎビットの出力信号として出力される。
【００２１】
図５は図１の半導体集積回路装置１０内の入力セル２０の構成を示すブロック図であり、図６は図１の半導体集積回路装置１０のＩ／Ｏセルチェック方式の入出力信号の波形図であり、図７は図１の半導体集積回路装置１０のＩ／Ｏセルチェック方式の制御手順を説明するためのフロー図である。
【００２２】
図５に示すように、各Ｉ／Ｏセル２０は、ＬＳＩに配置される通常の入力端子及び通常の出力端子との接続に加えて、制御信号線１８からのクロック及び指示信号（セルＩＤロード指示信号）を入力する端子と、セル識別コード保持部５１と、送信レジスタ５２とを備える。送信レジスタ５２は、複数のＩ／Ｏセル２０をシリアル接続するｎビット信号線１６上に設けられており、送信レジスタ５２へ出力されたｎビット信号はｎビット信号線１６により送信される。
【００２３】
図６に示すように、半導体集積回路装置１０は、セルチェックモード設定信号が入力されると、セルチェックモードに設定される。外部よりセルＩＤロード指示信号がＪＴＡＧコントローラ１１に入力されると、ＪＴＡＧコントローラ１１は制御信号線１８を介してセルＩＤロード指示信号及びクロックを各Ｉ／Ｏセル２０へ供給する。セルＩＤロード指示信号に続いて、クロックが供給されると、各Ｉ／Ｏセル２０のセル識別コード保持部５１は、供給されたクロックに応じて、そのＩ／Ｏセルの識別コードを送信レジスタ５２へ出力し、各Ｉ／Ｏセル２０の送信レジスタ５２はその識別コードを順次ｎビット信号線１６へ送出する。ｎビット信号線１６上を入力端子１２から出力端子１４へ送信されるｎビット信号（セルＩＤ出力信号）を外部の試験装置（ＬＳＩロジックテスタ又はシミュレータ）で受取ることにより、ＬＳＩのピン番号情報と対応させて割り当てた各Ｉ／Ｏセル２０の所定のセル識別コード（セルＩＤ）と、受取ったセルＩＤ出力信号に含まれるセル識別コードとを比較することにより、ピン番号情報との対応を確認することが可能となる。
【００２４】
図７のフロー図において、まず、セルチェックモード設定信号が入力されると、半導体集積回路装置１０はセルチェックモードに設定される（Ｓ１１）。
【００２５】
次に、セルＩＤロード指示信号に続いて、クロックが供給されると、ＪＴＡＧコントローラ１１は、各Ｉ／Ｏセル２０のセル識別コード保持部５１に対し、供給されたクロックに応じて、そのＩ／Ｏセルの識別コードを送信レジスタ５２へ出力させる（Ｓ１２）。
【００２６】
次に、全てのＩ／Ｏセル２０のセル識別コードが出力されたかどうかが判定される（Ｓ１３）。ステップＳ１３において、全てのＩ／Ｏセル２０のセル識別コードが出力されたと判定されると、図７の制御手順（セルチェックモード）は終了する。
【００２７】
ステップＳ１３において、まだ全てのＩ／Ｏセル２０のセル識別コードが出力されていないと判定されると、ＪＴＡＧコントローラ１１は、次の１クロックを各Ｉ／Ｏセル２０のセル識別コード保持部５１に入力する（Ｓ１４）。そして、ＪＴＡＧコントローラ１１は、各Ｉ／Ｏセル２０のセル識別コード保持部５１に対し、供給されたクロックに応じて、そのＩ／Ｏセルの識別コードを送信レジスタ５２へ出力させる（Ｓ１５）。
【００２８】
ステップＳ１５が実行されると、ＪＴＡＧコントローラ１１は、ステップＳ１３に戻って、全てのＩ／Ｏセル２０のセル識別コードが出力されるまで上述の手順Ｓ１３〜Ｓ１５を繰り返す。
【００２９】
以上の制御手順により、ｎビット信号（セルＩＤ出力信号）がｎビット信号線１６上を入力端子１２から出力端子１４へ送信される。このｎビット信号を、外部の試験装置（ＬＳＩロジックテスタ又はシミュレータ）で受取ることにより、ＬＳＩのピン番号情報と対応させて割り当てた各Ｉ／Ｏセル２０の所定のセル識別コード（セルＩＤ）と、受取ったセルＩＤ出力信号に含まれるセル識別コードとを比較することにより、ピン番号情報との対応（アサインメント）を確認することが可能となる。
【００３０】
本実施形態によれば、半導体集積回路装置１０はＮ個のＩ／Ｏセル２０及びＪＴＡＧコントローラ１１等から構成され、各Ｉ／Ｏセル２０はnビット信号線１６によりシリアル接続されている。ＪＴＡＧコントローラ１１へセルチェックモード設定信号を入力することにより、半導体集積回路装置１０をセルチェックモードに設定する。各Ｉ／Ｏセル２０の識別コード（セル識別情報）の幅をnビットとした場合、1つのＩ／Ｏセル２０の識別コードを出力するには、ＪＴＡＧコントローラ１１へ１クロックを入力して、そのＩ／Ｏセル２０のセル識別コード保持部５１から出力させることにより、セル識別コードを確認することができる。N個のＩ／Ｏセル２０の識別コードを出力するには、Nクロックを入力して、N個のＩ／Ｏセル２０からそれぞれ識別コードを出力させることにより、Ｎ個分のセル識別コードを確認することができる。
【００３１】
次に、図２は、本発明の第２の実施形態に係るＩ／Ｏセルチェック方式（ＪＴＡＧ方式）を用いた半導体集積回路装置の構成例を示すブロック図である。
【００３２】
図２の半導体集積回路装置１０は、ＪＴＡＧコントローラ１１を備えたＬＳＩ等の半導体集積回路装置であり、ＬＳＩに搭載される複数のＩ／Ｏセル２０（図２の例では、６個のＩ／Ｏセル２０−１〜２０−６）が１ビット（１本）の信号線１７によりシリアル接続されている（ＪＴＡＧチェーン）。
【００３３】
図２では図示を省略したが、図１と同様、ＪＴＡＧコントローラ１１からの制御信号線１８が各Ｉ／Ｏセル２０にそれぞれ接続されている。外部よりＪＴＡＧコントローラ１１へ入力されるクロック及びセルＩＤロード指示信号が、制御信号線１８により各Ｉ／Ｏセル２０へそれぞれ供給される。セルチェックモードの動作時において、１ビットの入力信号が入力端子１２を介して半導体集積回路装置１０に入力され、クロックに従って、複数のＩ／Ｏセル２０内を１ビット信号線１７により送信されていき、半導体集積回路装置１０の出力端子１４より外部へ１ビットの出力信号として出力される。
【００３４】
図８は図２の半導体集積回路装置１０内の入力セル２０の構成を示すブロック図であり、図９は図２の半導体集積回路装置１０のＩ／Ｏセルチェック方式の入出力信号の波形図であり、図１０は図２の半導体集積回路装置１０のＩ／Ｏセルチェック方式の制御手順を説明するためのフロー図である。
【００３５】
図８に示すように、各Ｉ／Ｏセル２０は、ＬＳＩに配置される通常の入力端子及び通常の出力端子との接続に加えて、制御信号線１８からのクロック及びセルＩＤロード指示信号を入力する端子と、セル識別コード保持部６１と、ｎ個の送信レジスタ６２とを備える。ｎ個の送信レジスタ６２は、複数のＩ／Ｏセル２０をシリアル接続する１ビット信号線１７上に設けられており、各送信レジスタ５２へ出力された１ビット信号は１ビット信号線１７により送信される。
【００３６】
図９に示すように、半導体集積回路装置１０は、セルチェックモード設定信号が入力されると、セルチェックモードに設定される。外部よりセルＩＤロード指示信号がＪＴＡＧコントローラ１１に入力されると、ＪＴＡＧコントローラ１１は制御信号線１８を介してセルＩＤロード指示信号及びクロックを各Ｉ／Ｏセル２０へ供給する。セルＩＤロード指示信号に続いて、ｎ個のクロックが供給されると、各Ｉ／Ｏセル２０のセル識別コード保持部６１は、供給されたクロックに応じて、そのＩ／Ｏセルの識別コードをｎ個の送信レジスタ６２へ出力し、各Ｉ／Ｏセル２０のｎ個の送信レジスタ６２はその識別コードを順次１ビット信号線１７へ送出する。１ビット信号線１７上を入力端子１２から出力端子１４へ送信されるｎビット信号（セルＩＤ出力信号）を外部の試験装置（ＬＳＩロジックテスタ又はシミュレータ）で受取ることにより、ＬＳＩのピン番号情報と対応させて割り当てた各Ｉ／Ｏセル２０の所定のセル識別コード（セルＩＤ）と、受取ったセルＩＤ出力信号に含まれるセル識別コードとを比較することにより、ピン番号情報との対応（アサインメント）を確認することが可能となる。
【００３７】
図１０のフロー図において、まず、セルチェックモード設定信号が入力されると、半導体集積回路装置１０はセルチェックモードに設定される（Ｓ２１）。
【００３８】
次に、セルＩＤロード指示信号に続いて、ｎ個のクロックが供給されると、ＪＴＡＧコントローラ１１は、各Ｉ／Ｏセル２０のセル識別コード保持部６１に対し、供給されたクロックに応じて、そのＩ／Ｏセルの識別コードをｎ個の送信レジスタ６２へ出力させる（Ｓ２２）。
【００３９】
次に、全てのＩ／Ｏセル２０のセル識別コードが出力されたかどうかが判定される（Ｓ２３）。ステップＳ２３において、全てのＩ／Ｏセル２０のセル識別コードが出力されたと判定されると、図１０の制御手順（セルチェックモード）は終了する。
【００４０】
ステップＳ２３において、まだ全てのＩ／Ｏセル２０のセル識別コードが出力されていないと判定されると、ＪＴＡＧコントローラ１１は、次のｎクロックを各Ｉ／Ｏセル２０のセル識別コード保持部６１に入力する（Ｓ２４）。そして、ＪＴＡＧコントローラ１１は、各Ｉ／Ｏセル２０のセル識別コード保持部６１に対し、供給されたクロックに応じて、そのＩ／Ｏセルの識別コードをｎ個の送信レジスタ６２へ出力させる（Ｓ２５）。
【００４１】
ステップＳ２５が実行されると、ＪＴＡＧコントローラ１１は、ステップＳ２３に戻って、全てのＩ／Ｏセル２０のセル識別コードが出力されるまで上述の手順Ｓ２３〜Ｓ２５を繰り返す。
【００４２】
以上の制御手順により、１ビット信号（セルＩＤ出力信号）が１ビット信号線１７上を入力端子１２から出力端子１４へ送信される。この１ビット信号を、外部の試験装置（ＬＳＩロジックテスタ又はシミュレータ）で受取ることにより、ＬＳＩのピン番号情報と対応させて割り当てた各Ｉ／Ｏセル２０の所定のセル識別コード（セルＩＤ）と、受取ったセルＩＤ出力信号に含まれるセル識別コードとを比較することにより、ピン番号情報との対応を確認することが可能となる。
【００４３】
本実施形態によれば、半導体集積回路装置１０はＩ／Ｏセル２０及びＪＴＡＧコントローラ１１等から構成され、各Ｉ／Ｏセル２０はＪＴＡＧチェーンによりシリアル接続されている。ＪＴＡＧコントローラ１１へセルチェックモード設定信号を入力することにより、半導体集積回路装置１０をセルチェックモードに設定する。各Ｉ／Ｏセル２０の識別コード（セル識別情報）の幅をnビットとした場合、1つのＩ／Ｏセル２０の識別コードを出力するには、ＪＴＡＧコントローラ１１へn個のクロックを入力して、そのＩ／Ｏセル２０のセル識別コード保持部６１から出力させることにより、セル識別コードを確認することができる。N個のＩ／Ｏセル２０の識別コードを出力するには、n×N個のクロックを入力して、N個のＩ／Ｏセル２０からそれぞれ識別コードを出力させることにより、Ｎ個分のセル識別コードを確認することができる。
【００４４】
次に、図３は、本発明の第３の実施形態に係るＩ／Ｏセルチェック方式（マルチプレクサ方式）を用いた半導体集積回路装置の構成例を示すブロック図である。
【００４５】
図３の半導体集積回路装置１０は、マルチプレクサ（ＭＰＸ）３０を備えたＬＳＩ等の半導体集積回路装置であり、ＬＳＩに搭載される複数のＩ／Ｏセル２０（図３の例では、６個のＩ／Ｏセル２０−１〜２０−６）がそれぞれｎビット信号線１５によりマルチプレクサ３０に接続されている。マルチプレクサ３０は、外部より入力されるピン番号選択信号に応じて、Ｎ個のＩ／Ｏセル２０のうちの１つのＩ／Ｏセル２０のセル識別コード保持部７１（図１１参照）から信号線１５を介してマルチプレクサ３０へ出力されるセル識別コードを選択して、外部へのｎビット出力信号として出力する。
【００４６】
図１１は図３の半導体集積回路装置１０内の入力セル２０の構成を示すブロック図であり、図１２は図３の半導体集積回路装置１０のＩ／Ｏセルチェック方式の入出力信号の波形図であり、図１３は図３の半導体集積回路装置１０のＩ／Ｏセルチェック方式の制御手順を説明するためのフロー図である。
【００４７】
図１１に示すように、各Ｉ／Ｏセル２０は、ＬＳＩに配置される通常の入力端子及び通常の出力端子との接続に加えて、セル識別コード保持部７１を備える。セル識別コード保持部７１からは、マルチプレクサ３０へ接続されるｎビット信号線１５が設けられており、セル識別コード保持部７１から出力されるｎビット信号はｎビット信号線１５によりマルチプレクサ３０へ送信される。
【００４８】
図１２に示すように、半導体集積回路装置１０は、セルチェックモード設定信号が入力されると、セルチェックモードに設定される。外部よりピン番号選択信号が入力されると、その入力ピン番号選択信号の示すピン番号に応じて、マルチプレクサ３０は、Ｎ個のＩ／Ｏセル２０中の該当する１つのＩ／Ｏセル２０のセル識別コード保持部７１から信号線１５を介してマルチプレクサ３０へ出力されているセル識別コードを選択して、外部へのｎビット出力信号（セルＩＤ出力信号）として出力する。
【００４９】
このｎビット出力信号（セルＩＤ出力信号）を外部の試験装置（ＬＳＩロジックテスタ又はシミュレータ）で受取ることにより、ＬＳＩのピン番号情報と対応させて割り当てた各Ｉ／Ｏセル２０の所定のセル識別コード（セルＩＤ）と、受取ったセルＩＤ出力信号に含まれるセル識別コードとを比較することにより、ピン番号情報との対応（アサインメント）を確認することが可能となる。
【００５０】
図１３のフロー図において、まず、セルチェックモード設定信号が入力されると、半導体集積回路装置１０はセルチェックモードに設定される（Ｓ３１）。
【００５１】
次に、外部よりピン番号選択信号が入力されると、マルチプレクサ３０は、その入力ピン番号選択信号の示すピン番号に応じて、Ｎ個のＩ／Ｏセル２０中の該当する１つのＩ／Ｏセル２０のセル識別コード保持部７１から信号線１５を介してマルチプレクサ３０へ出力されるセル識別コードを選択して、外部へのｎビット出力信号（セルＩＤ出力信号）として出力する（Ｓ３２）。
【００５２】
次に、全てのＩ／Ｏセル２０のセル識別コードが出力されたかどうかが判定される（Ｓ３３）。ステップＳ３３において、全てのＩ／Ｏセル２０のセル識別コードが出力されたと判定されると、図１３の制御手順（セルチェックモード）は終了する。
【００５３】
ステップＳ３３において、まだ全てのＩ／Ｏセル２０のセル識別コードが出力されていないと判定されると、マルチプレクサ３０は、入力ピン番号選択信号の示す次のピン番号に応じて、Ｎ個のＩ／Ｏセル２０中の該当する１つのＩ／Ｏセル２０のセル識別コード保持部７１から信号線１５を介してマルチプレクサ３０へ出力されるセル識別コードを選択して、外部へのｎビットセルＩＤ出力信号として出力する（Ｓ３４）。
【００５４】
ステップＳ３４が実行されると、半導体集積回路装置１０は、ステップＳ３３に戻って、全てのＩ／Ｏセル２０のセル識別コードが出力されるまで上述の手順Ｓ３３〜Ｓ３４を繰り返す。
【００５５】
以上の制御手順により、Ｎ個のＩ／Ｏセル２０から出力されるｎビット信号（セルＩＤ出力信号）を、外部の試験装置（ＬＳＩロジックテスタ又はシミュレータ）で受取ることにより、ＬＳＩのピン番号情報と対応させて割り当てた各Ｉ／Ｏセル２０の所定のセル識別コード（セルＩＤ）と、受取ったセルＩＤ出力信号に含まれるセル識別コードとを比較することにより、ピン番号情報との対応を確認することが可能となる。
【００５６】
本実施形態によれば、半導体集積回路装置１０はＮ個のＩ／Ｏセル２０及びマルチプレクサ３０等から構成され、各Ｉ／Ｏセル２０とマルチプレクサ３０とはＮ本のｎビット信号線１５により接続されている。各Ｉ／Ｏセル２０に埋め込まれたセル識別コードはマルチプレクサ３０経由で出力される。図３の実施形態においては、マルチプレクサ３０へ外部から入力されるピン番号選択信号を操作することにより、各Ｉ／Ｏセル２０のセル識別コードを確認することができる。
【００５７】
次に、図４は、本発明の第４の実施形態に係るＩ／Ｏセルチェック方式（ＣＰＵチェック方式）を用いた半導体集積回路装置の構成例を示すブロック図である。
【００５８】
図４において、図３に示した対応する回路要素と同じ回路要素には同一の参照符号を付し、重複を避けるため、その説明は省略する。
【００５９】
図４の半導体集積回路装置１０は、図３の回路構成（複数のＩ／Ｏセル２０及びマルチプレクサ３０）に加えて、増幅器３６と、アドレスデコーダ（ＡＤＥＣ）３８と、ＣＰＵ４０と、内部バス４１とを備えたＬＳＩ等の半導体集積回路装置である。増幅器３６、アドレスデコーダ３８、及びＣＰＵ４０は内部バス４１により接続されている。
【００６０】
ＬＳＩに搭載される複数のＩ／Ｏセル２０（図４の例では、３個のＩ／Ｏセル２０−１〜２０−３）がそれぞれｎビット信号線１５によりマルチプレクサ３０に接続されている。アドレスデコーダ３８は、ＣＰＵ４０より発生するセル識別コードの確認要求により、マルチプレクサ３０へ入力されるピン番号選択信号を操作する。マルチプレクサ３０は、このピン番号選択信号に応じて、Ｎ個のＩ／Ｏセル２０のうちの１つのＩ／Ｏセル２０のセル識別コード保持部８１（図１４参照）から信号線１５を介してマルチプレクサ３０へ出力されるセル識別コードを選択して、増幅器３６へのｎビット出力信号として出力する。増幅器３６はこのｎビット出力信号を増幅して、内部バス４１へ出力する。
【００６１】
図１４は、図４の半導体集積回路装置内の入力セルの構成を示すブロック図であり、図１５は、図４の半導体集積回路装置のＩ／Ｏセルチェック方式の制御手順を説明するためのフロー図である。
【００６２】
図１４に示すように、各Ｉ／Ｏセル２０は、ＬＳＩに配置される通常の入力端子及び通常の出力端子との接続に加えて、セル識別コード保持部８１を備える。セル識別コード保持部８１からは、マルチプレクサ３０へ接続されるｎビット信号線１５が設けられており、セル識別コード保持部８１から出力されるｎビット信号はｎビット信号線１５によりマルチプレクサ３０へ送信される。
【００６３】
図１５のフロー図において、まず、ＣＰＵ４０は、セル識別コードの確認要求により、半導体集積回路装置１０がセルチェックモードに設定されていることを確認する（Ｓ４１）。このとき、図１３の制御手順と同様に、アドレスデコーダ３８よりピン番号選択信号が入力され、マルチプレクサ３０は、その入力ピン番号選択信号の示すピン番号に応じて、Ｎ個のＩ／Ｏセル２０中の該当する１つのＩ／Ｏセル２０のセル識別コード保持部８１から信号線１５を介してマルチプレクサ３０へ出力されるセル識別コードを選択して、内部バス４１へのｎビット出力信号（セルＩＤ出力信号）として出力する。
【００６４】
次に、ＣＰＵ４０は、全てのＩ／Ｏセル２０のセル識別コードが出力されたかどうかを判定する（Ｓ４２）。ステップＳ４２において、全てのＩ／Ｏセル２０のセル識別コードが出力されたと判定すると、ＣＰＵ４０は図１５の制御手順（セルチェックモード）は終了する。
【００６５】
ステップＳ４２において、まだ全てのＩ／Ｏセル２０のセル識別コードが出力されていないと判定されると、ＣＰＵ４０は、内部バス４１から、対象のＩ／Ｏセル２０のセルＩＤ出力信号を読み出す（Ｓ４３）。
【００６６】
次に、ＣＰＵ４０は、アドレスデコーダ３８を介してマルチプレクサ３０を制御して、マルチプレクサ３０に対し、入力ピン番号選択信号の示す次のピン番号に応じて、該当するＩ／Ｏセル２０のセル識別コード保持部８１から信号線１５を介してマルチプレクサ３０へ出力されるセル識別コードを選択させ、内部バス４１へのｎビットセルＩＤ出力信号として出力させる（Ｓ４４）。
【００６７】
ステップＳ４４が実行されると、ＣＰＵ４０は、ステップＳ４２に戻って、全てのＩ／Ｏセル２０のセル識別コードが出力されるまで上述の手順Ｓ４２〜Ｓ４４を繰り返す。
【００６８】
以上の制御手順により、Ｎ個のＩ／Ｏセル２０から出力されるｎビット信号（セルＩＤ出力信号）を、内部バス４１を介してＣＰＵ４０で受取ることにより、ＬＳＩのピン番号情報と対応させて割り当てた各Ｉ／Ｏセル２０の所定のセル識別コード（セルＩＤ）と、受取ったセルＩＤ出力信号に含まれるセル識別コードとを比較することにより、ピン番号情報との対応を確認することが可能となる。
【００６９】
本実施形態によれば、半導体集積回路装置１０は複数のＩ／Ｏセル２０と、ＣＰＵ４０と、アドレスデコーダ３８と、マルチプレクサ３０等から構成される。また、ＣＰＵ４０と、アドレスデコーダ３８と、マルチプレクサ出力は、内部バス４１により接続されている。ＣＰＵ４０よりＩ／Ｏセル識別コードの確認要求が発生すると、アドレスデコーダ３８によりマルチプレクサ３０へ入力されるピン番号選択信号が操作され、対象となるＩ／Ｏセル２０の識別コードが内部バス４１に出力される。ＣＰＵ４０はこのセル識別コードを読み出すことでセル識別コードの確認が可能となる。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施形態に係るＩ／Ｏセルチェック方式を用いた半導体集積回路装置の構成例を示すブロック図である。
【図２】本発明の第２の実施形態に係るＩ／Ｏセルチェック方式を用いた半導体集積回路装置の構成例を示すブロック図である。
【図３】本発明の第３の実施形態に係るＩ／Ｏセルチェック方式を用いた半導体集積回路装置の構成例を示すブロック図である。
【図４】本発明の第４の実施形態に係るＩ／Ｏセルチェック方式を用いた半導体集積回路装置の構成例を示すブロック図である。
【図５】図１の半導体集積回路装置内の入力セルの構成を示すブロック図である。
【図６】図１の半導体集積回路装置のＩ／Ｏセルチェック方式の入出力信号の波形図である。
【図７】図１の半導体集積回路装置のＩ／Ｏセルチェック方式の制御手順を説明するためのフロー図である。
【図８】図２の半導体集積回路装置内の入力セルの構成を示すブロック図である。
【図９】図２の半導体集積回路装置のＩ／Ｏセルチェック方式の入出力信号の波形図である。
【図１０】図２の半導体集積回路装置のＩ／Ｏセルチェック方式の制御手順を説明するためのフロー図である。
【図１１】図３の半導体集積回路装置内の入力セルの構成を示すブロック図である。
【図１２】図３の半導体集積回路装置のＩ／Ｏセルチェック方式の入出力信号の波形図である。
【図１３】図３の半導体集積回路装置のＩ／Ｏセルチェック方式の制御手順を説明するためのフロー図である。
【図１４】図４の半導体集積回路装置内の入力セルの構成を示すブロック図である。
【図１５】図４の半導体集積回路装置のＩ／Ｏセルチェック方式の制御手順を説明するためのフロー図である。
【符号の説明】
【００７１】
１０  半導体集積回路装置（ＬＳＩ）
１１  ＪＴＡＧコントローラ
１２  入力端子
１４  出力端子
１５  信号線
１６  ｎビット信号線
１７  １ビット信号線
１８  制御信号線
２０、２０−１〜２０−６  Ｉ／Ｏセル
３０  マルチプレクサ
３６  増幅器
３８  アドレスデコーダ
４０  ＣＰＵ
４１  内部バス
５１、６１、７１、８１  セル識別コード保持部
５２、６２  送信レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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