(57)【要約】【課題】貫通電極を有する半導体チップの薄化に好適な技術を提供する。【解決手段】半導体チップは、多孔質半導体層１と、多孔質半導体層１に積層された非多孔質半導体層２と、多孔質半導体層１及び非多孔質半導体層２を貫通する電極３とを含む。多孔質半導体層１及び非多孔質半導体層２と電極３とが絶縁層５によって絶縁されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体チップを含む半導体装置であって、
前記半導体チップが、
多孔質半導体層と、
前記多孔質半導体層に積層された非多孔質半導体層と、
前記多孔質半導体層及び前記非多孔質半導体層を貫通する電極と、
を含み、前記多孔質半導体層及び前記非多孔質半導体層と前記電極とが絶縁されていることを特徴とする半導体装置。
【請求項２】
前記電極が前記多孔質半導体層から突き出ていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数の前記半導体チップが積層されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体チップを含む半導体装置の製造方法であって、
半導体チップを製造するチップ製造工程を含み、
前記チップ製造工程が、
半導体基板上に多孔質半導体層を形成する工程と、
前記多孔質半導体層上に非多孔質半導体層を形成する工程と、
少なくとも前記非多孔質半導体層を貫通するトレンチを形成する工程と、
前記トレンチの内壁に絶縁層を形成する工程と、
前記トレンチを導電性材料で充填する工程と、
前記多孔質半導体層を利用して前記半導体基板を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記チップ製造工程が、前記非多孔質半導体層に半導体素子を形成する工程を更に含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記多孔質半導体層は、少なくとも第１、第２の多孔質層を含み、前記半導体基板を除去する工程では、前記第１の多孔質層と前記第２の多孔質層とを分離することによって前記半導体基板を除去することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板は、第１及び第２面を有し、前記多孔質半導体層は、前記第１面に形成され、
前記チップ製造工程が、前記半導体基板を除去する工程の前に、前記半導体基板の前記第１面側に支持基板を結合させる工程を更に含む、
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板を除去する工程が、前記多孔質半導体層に流体を作用させる工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項９】
前記チップ製造工程を経て製造される複数の半導体チップを積層する工程を更に含むことを特徴とする請求項４に記載の半導体製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、多機能・高機能の半導体集積回路の小型化・高集積化を図るためにさまざまな半導体装置が提案されている。その中で半導体素子の微細化技術や多層配線技術などを用いて半導体チップをより小型化・高集積化するだけではなく、複数の半導体チップを積層し、それらを電気的に接続した３次元半導体集積回路装置なども提案されるようになってきた。
【０００３】
積層された複数の半導体チップの各々を電気的に接続する方法としては、Ａｕ、Ｗリード線などによるワイヤボンディング法が実用化されている。しかしながら、この方法には、次のような問題点がある。第１に、この方法には、上段から下段へかけてチップ面積を大きくしなければならないなど設計上の制約がある。第２に、この方法では、チップの積層段数が多くなるほどワイヤ長が長くなり、高度な実装技術が必要になる。第３に、この方法では、チップ間の配線長が長くなり、配線抵抗による回路動作の遅延が発生する。
【０００４】
このような問題を解決する半導体チップの積層、接続方法として、チップの厚さ方向に配線が貫通する半導体チップを積層することが提案されている（非特許文献１）。
【０００５】
図１４は、従来の貫通電極を有する半導体チップの一例を示す断面図である。ここで、３は貫通電極、４は配線、５はシリコン酸化膜、７はシリコン基板である。図１４において、半導体チップは、チップを厚さ方向に貫通し、シリコン基板７裏面より突き出している貫通電極３を有している。シリコン基板７上には半導体素子（図示せず）が形成されており、配線４を通じて半導体素子と貫通電極３とは電気的に接続されている。また、貫通電極３は、シリコン酸化膜５によりシリコン基板７と電気的に絶縁されている。
【０００６】
貫通電極を有する半導体チップは、多くの場合、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）もしくはＮＣＰ（Ｎｏｎ−  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）を介して相互に接続される。ＡＣＰは、導電粒子を含んだ異方性導電材料であり、ＮＣＰは、熱による硬化、収縮を利用してチップの接続を行なう絶縁性接着材料である。このとき、チップ上には、バンプとよばれる導電性突起が必要となる。これは、チップ同士を接続する際に、基板表面の接合パッドと基板裏面のバンプのみが導通し、バンプ以外の基板裏面と接合パッド以外の半導体素子形成面との間は電気的に絶縁しなければならないためである。
【０００７】
現状では、実装作業の制約から、厚さ２〜３μｍ以上（通常十数μｍ以上）のバンプをチップ上に形成することが一般的である。また、バンプは、通常、貫通電極の形成とは別工程で形成される。すなわち、半導体基板中にＣｕ、Ｗなどの貫通プラグを形成した後、改めて貫通プラグ上にＡｕや半田などのバンプを形成する方法が一般的である。しかし、最近では、工程削減による低コスト化を目的として、貫通プラグとバンプとを一体形成する方法も提案されている（例えば、特許文献１、２）。図１４には、貫通プラグとバンプとを一体形成した半導体チップの例で記載されている。
【０００８】
図１５は、従来の貫通電極を有する半導体チップの製造方法の一例を示す工程図である。ここで、３は貫通電極、４は配線、５はシリコン酸化膜、７はシリコン基板、１０は導電材である。図１５に示す製造方法は、以下の通りである。まず、図１５（ａ）に示す工程において、シリコン基板７に半導体素子（図示せず）を作製する。通常、半導体素子同士を接続する配線４は、図１５（ａ）に示すように、シリコン基板７上に形成される。
【０００９】
次いで、図１５（ｂ）に示す工程において、半導体素子形成面よりシリコン基板７に達するトレンチを形成する。次いで、図１５（ｃ）に示す工程において、トレンチ内にシリコン酸化膜５を形成する。次いで、図１５（ｄ）に示す工程において、半導体素子上及びトレンチ内に導電材１０を形成する。次いで、図１５（ｅ）に示す工程において、導電材１０をパターニングして、シリコン基板７中を貫通する貫通電極３を形成する。
【００１０】
次いで、図１５（ｆ）に示す工程において、シリコン基板７をその裏面から研削して、シリコン基板７を薄化する。次いで、図１５（ｇ）に示す工程において、研削又はエッチングによってシリコン基板７を薄化するとともに、シリコン基板７の裏面に露出するシリコン酸化膜５を除去する。これにより、シリコン基板７中を貫通してシリコン基板７の裏面から突き出した貫通電極３を形成する。このようにして、貫通プラグとバンプとが一体形成された半導体チップが得られる。
【特許文献１】特開２００２−１１０８９７号公報
【特許文献２】特開２００３−３４７４７４号公報
【非特許文献１】盆子原「ＳｉＰ技術の特徴と配線技術融合への期待」、電子情報通信学会技術研究報告  信学技報ＳＤＭ２００２−２３３（２００３−１）、ｐ３５〜４０
【発明の開示】
【発明が解決しようとする課題】
【００１１】
貫通電極を有する半導体チップの厚さは、できる限り薄くする必要がある。これは、半導体素子面においては、配線長を短くしたいという要求を満たすためであり、プロセス面においては、貫通電極形成のためのトレンチをできるだけ浅くしたいという要求に応えるためである。配線長を短くすることで、配線容量を低減することができ、半導体素子の高速動作・低消費電力化が可能となる。また、トレンチを浅くすることで、基板エッチング時のエッチング時間を短縮することができることから、生産性を向上させ、また、エッチングダメージを低減することができる。
【００１２】
しかしながら、現状において、実用に供されているチップは、その厚さが２０μｍ以上もあり、半導体素子の機能を最大限に引き出すという点では充分でない。
【００１３】
チップの薄化の困難性は、製造方法に起因する。貫通電極を有する半導体チップを作製する場合、一般的にはラッピング又はポリッシングによって基板の薄化が行なわれているが、現状では、直径２００ｍｍのシリコンウエハでは、厚さ２０〜３０μｍが薄化の限界となっている。これは、シリコンウエハをウエハ状態のままで薄くすると強度の低下が大きく、僅かな衝撃が加わっただけでウエハが割れてしまうことからくる制約である。
【００１４】
また、基板を機械的に薄化する場合、研削面に深さ数〜十数μｍに達する研削クラックが発生する。このクラックは、基板に熱的・機械的ストレスが加えられた際に破損の起点となりやすいだけでなく、歪みによる内部応力でウエハに大きな反りを発生させる原因ともなる。この反りは、ウエハの片面のみに種々の膜を積層したり、シリコン基板を薄くしたりすることで増大していくが、上記の製造方法では、場合によって数百μｍオーダの反りを生じることがある。このような基板は、その後の貫通電極形成プロセスにおいて、搬送トラブルの原因となるおそれがあるだけでなく、場合によっては搬送時に加わった力によって基板が割れてしまう可能性も高くなる。
【００１５】
また、機械的研削での面内ばらつきは通常数μｍ以上あり、基板面内の平行度が悪化する可能性がある。また、電極を突き出させる工程でシリコン層の選択エッチングを行なった場合、エッチングストッパ層がないため、エッチングばらつきの分がさらに上乗せされることとなり、結果として実装工程での歩留を低下させてしまうという問題点がある。
【００１６】
本発明は、上記の課題認識を基礎としてなされたものであり、例えば、貫通電極を有する半導体チップの薄化に好適な技術を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の第１の側面は、半導体チップを含む半導体装置に係り、前記半導体チップは、多孔質半導体層と、前記多孔質半導体層に積層された非多孔質半導体層と、前記多孔質半導体層及び前記非多孔質半導体層を貫通する電極とを含み、前記多孔質半導体層及び前記非多孔質半導体層と前記電極とが絶縁されている。
本発明の好適な実施形態によれば、前記電極は、前記多孔質半導体層から突き出ていることが好ましい。
【００１８】
本発明の好適な実施形態によれば、前記半導体装置は、前記非多孔質半導体層に形成された半導体素子と前記電極とを接続する配線を更に含みうる。
【００１９】
本発明の好適な実施形態によれば、複数の前記半導体チップが積層されうる。
【００２０】
本発明の第２の側面は、半導体チップを含む半導体装置の製造方法に係り、前記製造方法は、半導体チップを製造するチップ製造工程を含み、前記チップ製造工程は、半導体基板上に多孔質半導体層を形成する工程と、前記多孔質半導体層上に非多孔質半導体層を形成する工程と、少なくとも前記非多孔質半導体層を貫通するトレンチを形成する工程と、前記トレンチの内壁に絶縁層を形成する工程と、前記トレンチを導電性材料で充填する工程と、前記多孔質半導体層を利用して前記半導体基板を除去する工程とを含む。
【００２１】
本発明の好適な実施形態によれば、前記チップ製造工程は、前記非多孔質半導体層に半導体素子を形成する工程を更に含みうる。
【００２２】
本発明の好適な実施形態によれば、前記半導体素子を形成する工程は、前記トレンチを導電性材料で充填する工程の前に実施されうる。
【００２３】
本発明の好適な実施形態によれば、前記多孔質半導体層は、少なくとも第１、第２の多孔質層を含み、前記半導体基板を除去する工程では、前記第１の多孔質層と前記第２の多孔質層とを分離することによって前記半導体基板を除去することが好ましい。
【００２４】
本発明の好適な実施形態によれば、前記第１の多孔質層は、前記第２の多孔質層よりも表面側に位置し、前記トレンチを形成する工程では、前記第２の多孔質層に至るように前記トレンチを形成し、前記絶縁層を形成する工程では、前記トレンチに露出している部分の前記非多孔質半導体層並びに前記第１及び第２の多孔質層を酸化させて前記絶縁層を形成しうる。
【００２５】
本発明の好適な実施形態によれば、前記第１の多孔質層は、前記第２の多孔質層よりも表面側に位置し、前記トレンチを形成する工程では、前記第１の多孔質層に至るように前記トレンチを形成し、前記絶縁層を形成する工程では、前記トレンチに露出している部分の前記非多孔質半導体層並びに前記第１の多孔質層を酸化させるとともに、前記トレンチの近傍部分の前記第２の多孔質層を酸化させて、前記絶縁層を形成しうる。
【００２６】
本発明の好適な実施形態によれば、前記チップ製造工程は、前記半導体基板を除去する工程の後に、前記第１の多孔質層を除去する工程を更に含みうる。
【００２７】
本発明の好適な実施形態によれば、前記トレンチを形成する工程は、前記半導体基板を除去する工程の後に実施されうる。
本発明の好適な実施形態によれば、前記半導体基板は、第１及び第２面を有し、前記多孔質半導体層は、前記第１面に形成され、前記チップ製造工程は、前記半導体基板を除去する工程の前に、前記半導体基板の前記第１面側に支持基板を結合させる工程を更に含みうる。
本発明の好適な実施形態によれば、前記絶縁層は、熱酸化によって形成されうる。
本発明の好適な実施形態によれば、前記絶縁層は、前記トレンチの内壁に堆積されうる。
本発明の好適な実施形態によれば、前記半導体基板を除去する工程は、前記多孔質半導体層に流体を作用させる工程（例えば、ウォータージェット法を適用した工程）を含みうる。
【００２８】
本発明の好適な実施形態によれば、前記製造方法は、前記チップ製造工程を経て製造される複数の半導体チップを積層する工程を更に含みうる。
【発明の効果】
【００２９】
本発明によれば、例えば、貫通電極を有する半導体チップの薄化に好適な技術が提供される。
【発明を実施するための最良の形態】
【００３０】
以下、本発明による具体的な実施形態を詳細に説明する。ここで示している実施形態は、本発明に好適な具体例であるから、条件など技術的に好ましい種々の限定を付しているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの形態のみに限られるものではない。
【００３１】
この明細書において、半導体チップは、半導体層及び／又は半導体素子(semiconductor element)を含む部材を意味し、例えば、ダイシングされる前の部材、及び、ダイシングされた後の個々の部材を包含する用語として用いられる。
【００３２】
また、この明細書において、半導体装置(semiconductor device)は、半導体チップを含む部材を総称する用語として用いられる。
[第１実施形態]
図１は、本発明の第１実施形態の半導体チップの構造を示す断面図である。ここで、１は多孔質シリコン層、２は単結晶シリコン層、３は貫通電極、４は配線、５はシリコン酸化膜、６は酸化多孔質シリコン層である。この半導体チップは、単体で、又は、複数の半導体チップが積層されて半導体装置を構成する。
【００３３】
図１において、半導体チップは、多孔質シリコン層１と単結晶シリコン層２が積層された構造を有し、チップを厚さ方向に貫通し多孔質シリコン層１の表面より突き出した貫通電極３を含んでいる。単結晶シリコン層２上には半導体素子（図示せず）が形成されており、配線４を通じて半導体素子と貫通電極３とが電気的に接続されている。また、貫通電極３は、シリコン酸化膜５と酸化多孔質シリコン層６により単結晶シリコン層２と電気的に絶縁されている。
【００３４】
図２は、本発明の第１実施形態の半導体チップの製造方法を示す工程図である。ここで、１は第１の多孔質シリコン層、２は単結晶シリコン層、３は貫通電極、４は配線、５はシリコン酸化膜、６は第１の酸化多孔質シリコン層、７はシリコン基板、８は第２の多孔質シリコン層、９は第２の酸化多孔質シリコン層、１０は導電材である。
【００３５】
図２に示す製造方法は、以下の通りである。まず、図２（ａ）に示す工程において、シリコン基板（半導体基板）７の表面を陽極化成することによってシリコン基板７の表面に第１の多孔質シリコン層（多孔質半導体層）１を形成する。次いで、図２（ｂ）に示す工程において、再び陽極化成を行なって、第１の多孔質シリコン層１の下側に、より孔密度の大きい第２の多孔質シリコン層８を形成する。なお、多孔質シリコン層は、３層以上で構成されてもよい（他の実施形態においても同様）。
次いで、図２（ｃ）に示す工程において、第１の多孔質シリコン層１の上にエピタキシャル成長法によって単結晶シリコン層（非多孔質半導体層）２を形成する。次いで、図２（ｄ）に示す工程において、単結晶シリコン層２の上にフォトレジストによってマスクパターン（図示せず）を形成し、このマスクパターンの開口部を通じて、単結晶シリコン層２より第１の多孔質シリコン層１を経て第２の多孔質シリコン層８へ達するまでエッチングを行なって、トレンチ（孔）を形成する。
【００３６】
次いで、図２（ｅ）に示す工程において、マスクパターンを剥離した後に熱酸化を行なう。多孔質シリコンは、反応性が高いため、単結晶シリコンに比べて遥かに酸化され易い。図１のようなトレンチを形成した場合、第１の多孔質シリコン層１及び第２の多孔質シリコン層８は、深さ方向に対しては空孔が伸びているために層全体が酸化され、トレンチ側壁方向に対しては単結晶シリコン層２の１．５〜２倍の厚さで酸化される。これにより単結晶シリコン層２上にシリコン酸化膜５が、第１の多孔質シリコン層１の上に第１の酸化多孔質シリコン層６が、第２の多孔質シリコン層８の上に第２の酸化多孔質シリコン層９がそれぞれ形成される。
【００３７】
次いで、図２（ｆ）に示す工程において、単結晶シリコン層２に半導体素子（図示せず）を作製する。通常、半導体素子同士を接続する配線４は、図に示すように単結晶シリコン層２上に形成される。次いで、図２（ｇ）に示す工程において、半導体素子上及びトレンチ内に導電材１０を形成し、図２（ｈ）に示す工程において、導電材１０をパターニングする。
【００３８】
次いで、図２（ｉ）に示す工程において、第１の多孔質シリコン層１と第２の多孔質シリコン層８との界面からシリコン基板７を剥離する。これにより、単結晶シリコン層２を貫通して第１の多孔質シリコン層１の表面から突き出した貫通電極３を形成する。この貫通電極３は、配線４を通じて半導体素子と電気的に接続されており、シリコン酸化膜５及び第１の酸化多孔質シリコン層６によって単結晶シリコン層２と電気的に絶縁されている。
【００３９】
図２に示す半導体チップの製造方法をより具体化した例を以下に示す。直径１５０ｍｍ、厚さ６２５μｍ、比抵抗０．０１３〜０．０１７ΩｃｍのＰ型シリコンウエハ７の表面に、陽極化成法によって、第１の多孔質シリコン層１、第２の多孔質シリコン層８を順に形成する。ここでは、５０％ＨＦ：ＩＰＡ＝２：１（体積比）の溶液中で８ｍＡ／ｃｍの電流を６ｍｉｎ印加して厚さ５μｍの第１の多孔質シリコン層１を形成した後に、この溶液中で３３ｍＡ／ｃｍの電流を２ｍｉｎ印加して厚さ５μｍの第２の多孔質シリコン層８を得た。
【００４０】
次いで、第１の多孔質シリコン層１の上にエピタキシャル成長を行なって単結晶シリコン層２を形成した。このときの条件は、温度＝１０４０℃、圧力＝１０１．３ｋＰａ、ＳｉＨ２Ｃｌ２＝２００ｃｃ／ｍｉｎ、Ｈ２＝２３０ｃｃ／ｍｉｎ、成膜速度＝０．２μｍ／ｍｉｎとして、厚さ５μｍの単結晶シリコン層を形成した。なお、エピタキシャル成長の前処理として、（１）４００℃、６０ｍｉｎのドライ酸化、（２）ＨＦ又はＢＨＦによるライトエッチング、（３）Ｈ２中でのアニールによる多孔質シリコン層１の表面平滑化の各処理を行なった。
【００４１】
次いで、単結晶シリコン層２の上にレジストを塗布し、これをパターニングしてマスクパターンを形成し、このマスクパターンの開口部を通じて単結晶シリコン層２、第１の多孔質シリコン層１、第２の多孔質シリコン層８をエッチングした。このときのエッチング条件は、デポジションとエッチングを交互に繰り返すボッシュプロセスを採用したため、基板温度＝２３℃、圧力＝３．１Ｐａ、Ｃ４Ｆ８＝２００ｃｃ／ｍｉｎ、１３．５６ＭＨｚの高周波出力＝２８００Ｗのデポジションと、基板温度＝２３℃、圧力＝８．３Ｐａ、ＳＦ６＝７５０ｃｃ／ｍｉｎ、１３．５６ＭＨｚの高周波出力＝２８００Ｗのエッチングとを２ｓｅｃ／７ｓｅｃのサイクルで３ｍｉｎ行なった。これにより、単結晶シリコン層２から第１の多孔質シリコン層１を経て第２の多孔質シリコン層８に達する深さ２５μｍのトレンチが形成された。
【００４２】
次いで、単結晶シリコン層２の表面及びトレンチ内壁、並びに、トレンチに露出した多孔質シリコン層１、８を酸化した。このときの熱酸化条件は、温度＝１０００℃、時間＝１２０ｍｉｎ、Ｈ２＝９Ｌ／ｍｉｎ、Ｏ２＝６Ｌ／ｍｉｎのウエット酸化であり、単結晶シリコン層２の表面並びにトレンチ内壁に厚さ０．７μｍの熱酸化膜が形成されるとともに、第１及び第２の多孔質シリコン層８は、トレンチ内壁方向には厚さ１μｍ、深さ方向には全て酸化された。
【００４３】
次いで、単結晶シリコン層２の表面に半導体素子を形成し、その後、半導体素子上及びトレンチ内部に導電材１０を形成した。ここでは、ＭＯＣＶＤ法で厚さ２００ｎｍのＴｉＮ／Ｃｕ複合膜を形成した後、温度２５℃のＣｕ２Ｓ溶液中で１８ｍＡ／ｃｍ２の電流を印加する電解めっき法により、厚さ２０μｍのＣｕ配線層を形成した。
【００４４】
次いで、Ｃｕ配線層１０をパターニングして、単結晶シリコン層２から第１の多孔質シリコン層１を経て第２の多孔質シリコン層８に達する電極を形成した。
【００４５】
次いで、高圧の水流を多孔質シリコン層１、８に吹き付けて、積層構造体２０から基板７を剥離した。ここでは、直径０．１ｍｍのノズルより圧力２０〜６０ＭＰａの水を積層構造体２０のエッジに吹き付けて（ウォータージェット法の応用）、第１、第２の多孔質シリコン層１、８の界面で積層構造体２０を分割した。これにより、多孔質シリコン層１より厚さ１５μｍの電極が突き出した構造の半導体チップを形成することができた。
【００４６】
なお、ここで得られた半導体チップは、厚さが十数μｍ程度（単結晶半導体層２及び酸化多孔質シリコン層６がそれぞれ５μｍ、半導体素子面の多層配線層の総厚が数μｍ）であるため、強度保持を目的として、積層構造体２０をガラスやシリコンなどの支持基板にエポキシ樹脂などで貼り付けた後に上記の基板剥離工程を行なった。支持基板は、この半導体チップをＡＣＰ（異方性導電材）などで他の半導体基板に接着・固定した後に剥離されうる。
【００４７】
この実施形態では、貫通電極を有し、複数積層することのできる半導体チップについて、パターニングプロセスが表面側からのみであるため、表裏のマスクパターンアライメントが不要であり、高精度の位置合わせができることから、微細なパターンの貫通電極の形成が可能である。また、基板の剥離を除いて裏面プロセスがないため、基板搬送時などに真空チャックなどが表面側（半導体素子面）に接触して表面を傷つけることがない。このことは、貫通電極を有する半導体素子を歩留良く製造することを可能にし、半導体素子面の保護の必要がないため工程を簡略化しそれによる低コスト化を可能にする。
【００４８】
この実施形態では、具体例として種々の数値を挙げているが、いずれも、ここに挙げた数値のみに本発明を限定することを意図したものではなく、目的に応じて自由に選択することが可能である。また、ここでは、導電材としてＣｕを用いているが、この他、例えば、Ｎｉ、Ｔｉ、Ｗ、Ｃｏ、Ｔａ、Ａｌもしくはその合金などを用いることも可能である。また、ここでは、導電材の研磨により配線層をパターニングしているが、エッチングによるパターニングを行なうことも可能である。
【００４９】
[第２実施形態]
図３は、本発明の第２実施形態の半導体チップの構造を示す断面図である。ここで、２〜５は図１と同一である。図３において、半導体チップは、単結晶シリコン層２を厚さ方向に貫通し、単結晶シリコン層２より突き出した貫通電極３を有している。単結晶シリコン層２上には、半導体素子（図示せず）が形成されており、配線４を通じて半導体素子と貫通電極３とは電気的に接続されている。また、貫通電極３は、シリコン酸化膜５により単結晶シリコン層２と電気的に絶縁されている。
【００５０】
図４は、本発明の第２実施形態の半導体チップの製造方法を示す工程図である。ここで、１〜１０は図２と同一である。
【００５１】
図４に示す製造方法は、以下の通りである。まず、図４（ａ）に示す工程において、シリコン基板７の表面を陽極化成して、シリコン基板７の表面に第１の多孔質シリコン層１を形成する。次いで、図２（ｂ）に示す工程において、再び陽極化成を行なって、第１の多孔質シリコン層１の下側に、より孔密度の大きい第２の多孔質シリコン層８を形成する。
【００５２】
次いで、図４（ｃ）に示す工程において、第１の多孔質シリコン層１の上にエピタキシャル成長法によって単結晶シリコン層２を形成する。次いで、図４（ｄ）に示す工程において、単結晶シリコン層２の上にフォトレジストによってマスクパターン（図示せず）を形成し、このマスクパターンの開口部を通じて、単結晶シリコン層２より第１の多孔質シリコン層１へ達するまでエッチングを行なって、トレンチを形成する。
【００５３】
次いで、図４（ｅ）に示す工程において、マスクパターンを剥離した後に熱酸化を行なって、単結晶シリコン層２の上及びトレンチ内壁にシリコン酸化膜５を形成しつつ、トレンチを中心として第１の多孔質シリコン層１の一部を第１の酸化多孔質シリコン層６に変化させるとともに第２の多孔質シリコン層８の一部を第２の酸化多孔質シリコン層９に変化させる。
【００５４】
次いで、図４（ｆ）に示す工程において、単結晶シリコン層２に半導体素子（図示せず）を作製し、半導体素子同士を接続する配線４を単結晶シリコン層２の上に形成する。
【００５５】
次いで、図４（ｇ）に示すように、半導体素子上及びトレンチ内に導電材１０を形成し、図４（ｈ）に示す工程において、導電材１０をパターニングする。次いで、図４（ｉ）に示す工程において、第１の多孔質シリコン層１と第２の多孔質シリコン層８との界面からシリコン基板７を剥離する。
【００５６】
次いで、図４（ｊ）に示す工程において、第１の多孔質シリコン層１及び第１の酸化多孔質シリコン層６を選択的に除去する。これにより、単結晶シリコン層２を貫通して単結晶シリコン層２の裏面より突き出した貫通電極３を形成する。この貫通電極３は、配線４を通じて半導体素子と電気的に接続されており、シリコン酸化膜５によって単結晶シリコン層２と電気的に絶縁されている。
【００５７】
図４に示す半導体チップの製造方法をより具体化した例を以下に示す。直径１５０ｍｍ、厚さ６２５μｍ、比抵抗０．０１３〜０．０１７ΩｃｍのＰ型シリコンウエハ７の表面に、陽極化成法によって、第１の多孔質シリコン層１、第２の多孔質シリコン層８を順に形成する。ここでは、５０％ＨＦ：ＩＰＡ＝２：１（体積比）の溶液中で８ｍＡ／ｃｍの電流を５ｍｉｎ印加して厚さ６μｍの第１の多孔質シリコン層１を形成した後に、この溶液中で３３ｍＡ／ｃｍの電流を１．３ｍｉｎ印加して厚さ３μｍの第２の多孔質シリコン層８を得た。
【００５８】
次いで、第１の多孔質シリコン層１の上にエピタキシャル成長を行なって単結晶シリコン層２を形成した。このときの条件は、温度１０４０℃、圧力１．０７ｋＰａ、ＳｉＨ２Ｃｌ２＝２００ｃｃ／ｍｉｎ、Ｈ２＝２３０ｃｃ／ｍｉｎ、成膜速度＝０．１７μｍ／ｍｉｎとして、厚さ２μｍの単結晶シリコン層を形成した。なお、エピタキシャル成長の前処理として、（１）４００℃、６０ｍｉｎのドライ酸化、（２）ＨＦ又はＢＨＦによるライトエッチング、（３）Ｈ２中でのアニールによる多孔質シリコン層１の表面平滑化の各処理が行なわれている。
【００５９】
次いで、単結晶シリコン層２の上にレジストを塗布し、これをパターニングしてマスクパターンを形成し、このマスクパターンの開口部を通じて単結晶シリコン層２、第１の多孔質シリコン層１をエッチングした。このときの条件は、基板温度＝−１５℃、圧力＝０．３５Ｔｏｒｒ、ＳＦ６＝２００ｃｃ／ｍｉｎ、Ｏ２＝８０ｃｃ／ｍｉｎ、４０．６８ＭＨｚの高周波出力＝５２５Ｗ、エッチング速度＝１１μｍ／ｍｉｎであり、単結晶シリコン層２から第１の多孔質シリコン層７に達する深さ５μｍのトレンチを形成した。
【００６０】
次いで、単結晶シリコン層２の表面及びトレンチ内壁を酸化しつつ、トレンチを中心として多孔質シリコン層１の一部を第１の酸化多孔質シリコン層６に変化させるとともに第２の多孔質シリコン層８の一部を第２の酸化多孔質シリコン層９に変化させた。このときの熱酸化条件は、温度＝１０００℃、時間＝１２０ｍｉｎ、Ｈ２＝９Ｌ／ｍｉｎ、Ｏ２＝６Ｌ／ｍｉｎのウエット酸化であり、単結晶シリコン層２の表面及びトレンチ内壁に厚さ０．７μｍの熱酸化膜が形成されるとともに、第１、第２の多孔質シリコン層１、８は、トレンチ内壁方向には厚さ１μｍ、深さ方向には全て酸化された。
【００６１】
次いで、単結晶シリコン層２の表面に半導体素子を形成し、その後、半導体素子上及びトレンチ内部に導電材１０を形成した。ここでは、スパッタ法で厚さ１００ｎｍのＴａＮ／Ｃｕ複合膜を形成した後、温度２５℃のＣｕ２Ｓ溶液中で１８ｍＡ／ｃｍ２の電流を印加する電解めっき法により、厚さ２０μｍのＣｕ配線層を形成した。
【００６２】
次いで、Ｃｕ配線層１０をパターニングして、単結晶シリコン層２から第１の多孔質シリコン層１に達する電極を形成した。
【００６３】
次いで、高圧の水流を多孔質シリコン層１、８に吹き付けて、積層構造体２０ａから基板７を剥離した。ここでは、直径０．１ｍｍのノズルより圧力２０〜６０ＭＰａの水を積層構造体２０ａのエッジに吹き付けて、第１、第２の多孔質シリコン層１、８の界面で積層構造体２０ａを分割した。
【００６４】
次いで、以上の工程を経て形成された構造体から第１の多孔質シリコン層１を除去した。ここでは、ＥＤＰ（エチレンジアミンピロカテコール）水溶液を構造体の裏面に吹き付けて、多孔質シリコン層１を選択的に除去した。
【００６５】
次いで、構造体から第１の酸化多孔質シリコン層９を除去した。ここでは、０．５％フッ酸水溶液中で酸化多孔質シリコン層９を選択的に除去した。これにより、厚さ２μｍの単結晶半導体層２より厚さ３μｍの電極が突き出した構造の半導体チップを形成することができた。
【００６６】
なお、ここで得られた半導体チップは、厚さが数μｍ程度（単結晶半導体層が２μｍ、半導体素子面の多層配線層の総厚が数μｍ）となるため、強度を保持する目的で、上記の基板剥離、酸化多孔質シリコン層除去の工程は、積層構造体２０ａをガラスやシリコンなどの支持基板にエポキシ樹脂などを用いて貼り付けた状態で行なった。支持基板は、この積層構造体２０ａをＮＣＰ（絶縁性接着材）などで他の半導体基板に接着・固定した後に剥離されうる。
【００６７】
この実施形態では、貫通電極を有し、複数積層することのできる半導体チップについて、第１の実施形態と異なり力学的に脆い多孔質シリコン層を基板中に含んでいないため、構造的なウイークポイントのない半導体基板を提供することができる。また、第１の実施形態と同様に、パターニングプロセスが表面側からのみであるため、表裏のマスクパターンアライメントが不要であり、高精度の位置合わせができることから、微細なパターンの貫通電極の形成が可能である。また、基板の剥離や多孔質層の除去を除いて裏面プロセスがないため、基板搬送時などに真空チャックなどが表面側（半導体素子面）に接触して表面を傷つけることがない。このことは、貫通電極を有する半導体素子を歩留良く製造することを可能にし、半導体素子面の保護の必要がないため工程を簡略化しそれによる低コスト化を可能にする。
【００６８】
この実施形態では、具体例として種々の数値を挙げているが、いずれも、ここに挙げた数値のみに本発明を限定することを意図したものではなく、目的に応じて自由に選択することが可能である。またここでは導電材としてＣｕを用いているが、この他、例えば、Ｎｉ、Ｔｉ、Ｗ、Ｃｏ、Ｔａ、Ａｌもしくはその合金などを用いることも可能である。またここでは導電材の研磨により配線層をパターニングしているが、エッチングによるパターニングを行なうことも可能である。
【００６９】
[第３実施形態]
図５は、本発明の第３実施形態の半導体チップの構造を示す断面図である。ここで、１〜５は図１と同一である。図５において、半導体チップは、多孔質シリコン層１と単結晶シリコン層２が積層された構造で、チップを厚さ方向に貫通し、多孔質シリコン層１の表面より突き出している貫通電極３を有している。単結晶シリコン層２上には半導体素子（図示せず）が形成されており、配線４を通じて半導体素子と貫通電極３とは電気的に接続されている。また、貫通電極３は、シリコン酸化膜５により単結晶シリコン層２と電気的に絶縁されている。
【００７０】
図６は、本発明の第３実施形態の半導体チップの製造方法を示す工程図である。ここで、１〜１０は図２と同一である。図６に示す製造方法は、以下の通りである。まず、図６（ａ）に示す工程において、シリコン基板７に表面を陽極化成することによってシリコン基板７の表面に第１の多孔質シリコン層１を形成する。次いで、図６（ｂ）に示す工程において、再び陽極化成を行なって、第１の多孔質シリコン層１の下側に、より孔密度の大きい第２の多孔質シリコン層８を形成する。
【００７１】
次いで、図６（ｃ）に示す工程において、第１の多孔質シリコン層１の上にエピタキシャル成長法によって単結晶シリコン層２を形成する。次いで、図６（ｄ）に示す工程において、単結晶シリコン層２の上にフォトレジストによってマスクパターン（図示せず）を形成し、このマスクパターンの開口部を通じて、単結晶シリコン層２より第１の多孔質シリコン層１を経て第２の多孔質シリコン層８へ達するまでエッチングを行なって、トレンチを形成する。
【００７２】
次いで、図６（ｅ）に示す工程において、マスクパターンを剥離した後に、単結晶シリコン層２の表面及びトレンチ内部にシリコン酸化膜５を堆積する。
【００７３】
次いで、図６（ｆ）に示す工程において、単結晶シリコン層２に半導体素子（図示せず）を作製する。通常、半導体素子同士を接続する配線４は、図に示すように単結晶シリコン層２上に形成される。
【００７４】
次いで、図６（ｇ）に示す工程において、半導体素子上及びトレンチ内に導電材１０を形成し、図６（ｈ）に示す工程において、導電材１０をパターニングする。
【００７５】
次いで、図６（ｉ）に示す工程において、第１の多孔質シリコン層１と第２の多孔質シリコン層８との界面からシリコン基板７を剥離し、更に、裏面に露出しているシリコン酸化膜５を除去する。これにより、単結晶シリコン層２を貫通して第１の多孔質シリコン層１の表面から突き出した貫通電極３を形成する。この貫通電極３は、配線４を通じて半導体素子と電気的に接続されており、シリコン酸化膜５によって単結晶シリコン層２と電気的に絶縁されている。
【００７６】
図６に示す半導体チップの製造方法をより具体化した例を以下に示す。直径１５０ｍｍ、厚さ６２５μｍ、比抵抗０．０１３〜０．０１７ΩｃｍのＰ型シリコンウエハ７の表面に、陽極化成法によって、第１の多孔質シリコン層１、第２の多孔質シリコン層８を順に形成する。ここでは、５０％ＨＦ：ＩＰＡ＝２：１（体積比）の溶液中で８ｍＡ／ｃｍの電流を６ｍｉｎ印加して厚さ５μｍの第１の多孔質シリコン層１を形成した後に、この溶液中で３３ｍＡ／ｃｍの電流を２ｍｉｎ印加して厚さ５μｍの第２の多孔質シリコン層８を得た。
【００７７】
次いで、第１の多孔質シリコン層１の上にエピタキシャル成長を行なって単結晶シリコン層２を形成した。このときの条件は、温度＝１０４０℃、圧力＝１０１．３ｋＰａ、ＳｉＨ２Ｃｌ２＝２００ｃｃ／ｍｉｎ、Ｈ２＝２３０ｃｃ／ｍｉｎ、成膜速度＝０．２μｍ／ｍｉｎとして、厚さ５μｍの単結晶シリコン層を形成した。なお、エピタキシャル成長の前処理として、（１）４００℃、６０ｍｉｎのドライ酸化、（２）ＨＦ又はＢＨＦによるライトエッチング、（３）Ｈ２中でのアニールによる多孔質シリコン層１の表面平滑化の各処理を行った。
【００７８】
次いで、単結晶シリコン層２の上にレジストを塗布し、これをパターニングしてマスクパターンを形成し、このマスクパターンの開口部を通じて単結晶シリコン層２、第１の多孔質シリコン層１、第２の多孔質シリコン層８をエッチングした。このときのエッチング条件は、デポジションとエッチングを交互に繰り返すボッシュプロセスを採用したため、基板温度＝２３℃、圧力＝３．１Ｐａ、Ｃ４Ｆ８＝２００ｃｃ／ｍｉｎ、１３．５６ＭＨｚの高周波出力＝２８００Ｗのデポジションと、基板温度＝２３℃、圧力＝８．３Ｐａ、ＳＦ６＝７５０ｃｃ／ｍｉｎ、１３．５６ＭＨｚの高周波出力＝２８００Ｗのエッチングとを２ｓｅｃ／７ｓｅｃのサイクルで３ｍｉｎ行なった。これにより、単結晶シリコン層２から第１の多孔質シリコン層１を経て第２の多孔質シリコン層８に達する深さ２５μｍのトレンチが形成された。
【００７９】
次いで、単結晶シリコン層２の表面、及び、トレンチの内部にシリコン酸化膜を堆積する。ここでは、温度＝７８０℃、圧力＝１．１Ｔｏｒｒ、時間＝４８０ｍｉｎ、ＳｉＨ４＝５０ｃｃ／ｍｉｎ、Ｎ２Ｏ＝２７００ｃｃ／ｍｉｎの減圧ＣＶＤ法により、単結晶シリコン層２の表面、及び、トレンチ内壁に厚さ０．４μｍのシリコン酸化膜５を形成した。
【００８０】
次いで、単結晶シリコン層２の表面に半導体素子を形成し、その後、半導体素子上及びトレンチ内部に導電材１０を形成した。ここでは、スパッタ法で厚さ２００ｎｍのＴｉＮ／Ｃｕ複合膜を形成した後、温度２５℃のＣｕ２Ｓ溶液中で１８ｍＡ／ｃｍ２の電流を印加する電解めっき法により、厚さ２０μｍのＣｕ配線層を形成した。
【００８１】
次いで、Ｃｕ配線層１０をパターニングして、単結晶シリコン層２から第１の多孔質シリコン層１を経て第２の多孔質シリコン層８に達する電極を形成した。
【００８２】
次いで、高圧の水流を多孔質シリコン層１、８に吹き付けて、積層構造体２０ｂから基板７を剥離した。ここでは、直径０．１ｍｍのノズルより圧力２０〜６０ＭＰａの水を積層構造体２０のエッジに吹き付けて、第１、第２の多孔質シリコン層１、８の界面で積層構造体２０ｂを分割した。
【００８３】
次いで、裏面に電極３を露出させた。ここでは、０．５％フッ化水素酸（ＨＦ）水溶液中で、裏面に露出しているシリコン酸化膜５を選択的に除去して、電極３を露出させた。これにより、多孔質シリコン層１より厚さ１５μｍの電極が突き出した構造の半導体チップを形成することができた。
【００８４】
なお、ここで得られた半導体チップは、厚さが十数μｍ程度（単結晶半導体層２が５μｍ、半導体素子面の多層配線層の総厚数μｍ）であるため、強度保持を目的として、積層構造体２０ｂをガラスやシリコンなどの支持基板にエポキシ樹脂などで貼り付けた後に上記の基板剥離工程を行なった。支持基板は、この半導体チップをＡＣＰ（異方性導電材）などで他の半導体基板に接着・固定した後に剥離している。
【００８５】
この実施形態では、第１、第２実施形態と同様に、パターニングプロセスが表面側からのみであるため、表裏のマスクパターンアライメントが不要であり、高精度の位置合わせができることから、微細なパターンの貫通電極の形成が可能である。また、基板の剥離や電極の露出工程を除いて裏面プロセスがないため、基板搬送時などに真空チャックなどが表面側（半導体素子面）に接触して表面を傷つけることがない。このことは、貫通電極を有する半導体素子を歩留良く製造することを可能にし、半導体素子面の保護の必要がないため工程を簡略化しそれによる低コスト化を可能にする。
【００８６】
この実施形態では、具体例として種々の数値を挙げているが、いずれも、ここに挙げた数値のみに本発明を限定することを意図したものでなく、目的に応じて自由に選択することが可能である。
【００８７】
この実施形態では、トレンチ内部にシリコン酸化膜を堆積しているが、例えば、シリコン窒化膜、シリコン酸窒化膜などその他の絶縁膜を用いることも可能である。また、この実施形態では、半導体素子形成前にトレンチ形成及び絶縁膜堆積を行なっているが、プラズマＣＶＤ法などの低温絶縁膜形成技術を用いることで、半導体素子形成後にトレンチ形成および絶縁膜堆積を行なうことも可能である。また、ここでは、導電材としてＣｕを用いているが、この他、例えば、Ｎｉ、Ｔｉ、Ｗ、Ｃｏ、Ｔａ、Ａｌもしくはその合金などを用いることも可能である。また、ここでは、導電材の研磨により配線層をパターニングしているが、エッチングによるパターニングを行なうことも可能である。
【００８８】
[第４実施形態]
図７は、本発明の第４実施形態の半導体チップの構造を示す断面図である。ここで、２〜５は図１と同一である。図７において、半導体チップは、単結晶シリコン層２を厚さ方向に貫通し、単結晶シリコン層２より突き出した貫通電極３を有している。単結晶シリコン層２上には、半導体素子（図示せず）が形成されており、配線４を通じて半導体素子と貫通電極３とは電気的に接続されている。また、貫通電極３は、シリコン酸化膜５により単結晶シリコン層２と電気的に絶縁されている。
【００８９】
図８は、本発明の第４実施形態の半導体チップの製造方法を示す工程図である。ここで、１〜１０は図２と同一である。
【００９０】
図８に示す製造方法は、以下の通りである。まず、図８（ａ）に示す工程において、シリコン基板７の表面を陽極化成して、シリコン基板７の表面に第１の多孔質シリコン層１を形成する。次いで、図８（ｂ）に示す工程において、再び陽極化成を行なって、第１の多孔質シリコン層１の下側に、より孔密度の大きい第２の多孔質シリコン層８を形成する。
【００９１】
次いで、図８（ｃ）に示す工程において、第１の多孔質シリコン層１の上にエピタキシャル成長法によって単結晶シリコン層２を形成する。次いで、図８（ｄ）に示す工程において、単結晶シリコン層２の上にフォトレジストによってマスクパターン（図示せず）を形成し、このマスクパターンの開口部を通じて、単結晶シリコン層２より第１の多孔質シリコン層１へ達するまでエッチングを行なって、トレンチを形成する。
【００９２】
次いで、図８（ｅ）に示す工程において、マスクパターンを剥離した後に、単結晶シリコン層２の表面、及び、トレンチ内部にシリコン酸化膜５を堆積する。
【００９３】
次いで、図８（ｆ）に示す工程において、単結晶シリコン層２に半導体素子（図示せず）を作製し、半導体素子同士を接続する配線４を単結晶シリコン層２の上に形成する。
【００９４】
次いで、図８（ｇ）に示す工程において、半導体素子上及びトレンチ内に導電材１０を形成し、図８（ｈ）に示す工程において、導電材１０をパターニングする。次いで、図８（ｉ）に示す工程において、第１の多孔質シリコン層１と第２の多孔質シリコン層８との界面よりシリコン基板７を剥離する。
【００９５】
次いで、図８（ｊ）に示す工程において、第１の多孔質シリコン層１を選択的に除去した後、裏面に露出しているシリコン酸化膜５を除去する。これにより、単結晶シリコン層２を貫通して単結晶シリコン層２の裏面より突き出した貫通電極３を形成する。この貫通電極３は、配線４を通じて半導体素子と電気的に接続されており、シリコン酸化膜５によって単結晶シリコン層２と電気的に絶縁されている。
【００９６】
図８に示す半導体チップの製造方法をより具体化した例を以下に示す。直径１５０ｍｍ、厚さ６２５μｍ、比抵抗０．０１３〜０．０１７ΩｃｍのＰ型シリコンウエハ７の表面に、陽極化成法によって、第１の多孔質シリコン層１、第２の多孔質シリコン層８を順に形成する。ここでは、５０％ＨＦ：ＩＰＡ＝２：１（体積比）の溶液中で８ｍＡ／ｃｍの電流を５ｍｉｎ印加して厚さ６μｍの第１の多孔質シリコン層１を形成した後に、この溶液中で３３ｍＡ／ｃｍの電流を１．３ｍｉｎ印加して厚さ３μｍの第２の多孔質シリコン層８を得た。
【００９７】
次いで、第１の多孔質シリコン層１の上にエピタキシャル成長を行なって単結晶シリコン層２を形成した。このときの条件は、温度＝１０４０℃、圧力＝１．０７ｋＰａ、ＳｉＨ２Ｃｌ２＝２００ｃｃ／ｍｉｎ、Ｈ２＝２３０ｃｃ／ｍｉｎ、成膜速度＝０．１７μｍ／ｍｉｎとして、厚さ２μｍの単結晶シリコン層を形成した。なお、エピタキシャル成長の前処理として、（１）４００℃、６０ｍｉｎのドライ酸化、（２）ＨＦ又はＢＨＦによるライトエッチング、（３）Ｈ２中でのアニールによる多孔質シリコン層１の表面平滑化の各処理が行なわれている。
【００９８】
次いで、単結晶シリコン層２の上にレジストを塗布し、これをパターニングしてマスクパターンを形成し、このマスクパターンの開口部を通じて単結晶シリコン層２、第１の多孔質シリコン層１をエッチングした。このときの条件は、基板温度＝−１５℃、圧力＝０．３５Ｔｏｒｒ、ＳＦ６＝２００ｃｃ／ｍｉｎ、Ｏ２＝８０ｃｃ／ｍｉｎ、、４０．６８ＭＨｚの高周波出力＝１０５０Ｗ、エッチング速度＝２２μｍ／ｍｉｎであり、単結晶シリコン層２から第１の多孔質シリコン層１に達する深さ５μｍのトレンチを形成した。
【００９９】
次いで、単結晶シリコン層２の表面、及び、トレンチ内部にシリコン酸化膜５を堆積した。ここでは、温度＝６９０℃、圧力＝０．６Ｔｏｒｒ、時間＝５５ｍｉｎ、ＴＥＯＳ＝２５０ｃｃ／ｍｉｎ、Ｏ２＝１０ｃｃ／ｍｉｎの減圧ＣＶＤ法により、単結晶シリコン層２の表面、及び、トレンチ内壁に厚さ０．４μｍのシリコン酸化膜５を形成した。
【０１００】
次いで、単結晶シリコン層２の表面に半導体素子を形成し、その後、半導体素子上及びトレンチ内部に導電材１０を形成した。ここでは、スパッタ法で厚さ１００ｎｍのＴａＮ／Ｃｕ複合膜を形成した後、温度２５℃のＣｕ２Ｓ溶液中で１８ｍＡ／ｃｍ２の電流を印加する電解めっき法により、厚さ２０μｍのＣｕ配線層を形成した。
【０１０１】
次いで、Ｃｕ配線層のパターニングを行なって単結晶シリコン層２から第１の多孔質シリコン層１に達する電極を形成した。
【０１０２】
次いで、高圧の水流を多孔質シリコン層１、８に吹き付けて、積層構造体２０ｃから基板７を剥離した。ここでは、直径０．１ｍｍのノズルより圧力２０〜６０ＭＰａの水を積層構造体２０ｃのエッジに吹き付けて、第１、第２の多孔質シリコン層１、８の界面で積層構造体２０ｃを分割した。
【０１０３】
次いで、第１の多孔質シリコン層１を構造体から除去した。ここでは、ＥＤＰ（エチレンジアミンピロカテコール）水溶液を構造体の裏面に吹き付けて、多孔質シリコン層１を選択的に除去した。
【０１０４】
次いで、裏面に電極３を露出させた。ここでは、０．５％フッ化水素酸（ＨＦ）水溶液中で、裏面に露出しているシリコン酸化膜５を選択的に除去して、電極３を露出させた。これにより、厚さ２μｍの単結晶半導体層２より厚さ３μｍの電極３が突き出した構造の半導体チップを形成することができた。
【０１０５】
なお、ここで得られた半導体チップは、厚さが数μｍ程度（単結晶半導体層が２μｍ、半導体素子面の多層配線層の総厚が数μｍ）となるため、強度を保持する目的で、上記の基板の剥離や電極の露出工程は、積層構造体２０ｃをガラスやシリコンなどの支持基板にエポキシ樹脂などを用いて貼り付けた状態で行なった。支持基板は、この半導体チップをＮＣＰ（絶縁性接着材）などで他の半導体基板に接着・固定した後に剥離している。
【０１０６】
この実施形態では、貫通電極を有し、複数積層することのできる半導体チップについて、第２の実施形態と同様に、力学的に脆い多孔質シリコン層を基板中に含んでいないため、構造的なウイークポイントのない半導体基板を提供することができる。また、第１〜第３の実施形態と同様に、パターニングプロセスが表面側からのみであるため、表裏のマスクパターンアライメントが不要であり、高精度の位置合わせができることから、微細なパターンの貫通電極の形成が可能である。また、基板の剥離や電極の露出工程を除いて裏面プロセスがないため、基板搬送時などに真空チャックなどが表面側（半導体素子面）に接触して表面傷つけることがない。このことは、貫通電極を有する半導体素子を歩留良く製造することを可能にし、半導体素子面の保護の必要がないため工程を簡略化しそれによる低コスト化を可能にする。
【０１０７】
この実施形態では、具体例として種々の数値を挙げているが、いずれも、ここに挙げた数値のみに本発明を限定することを意図したものでなく、目的に応じて自由に選択することが可能である。
【０１０８】
この実施形態では、トレンチ内部にシリコン酸化膜を堆積しているが、例えば、シリコン窒化膜、シリコン酸窒化膜などその他の絶縁膜を用いることも可能である。また、この実施形態では、半導体素子形成前にトレンチ形成及び絶縁膜堆積を行なっているが、プラズマＣＶＤ法などの低温絶縁膜形成技術を用いることで、半導体素子形成後にトレンチ形成及び絶縁膜堆積を行なうことも可能である。また、ここでは、導電材としてＣｕを用いているが、この他、例えば、Ｎｉ、Ｔｉ、Ｗ、Ｃｏ、Ｔａ、Ａｌもしくはその合金などを用いることも可能である。また、ここでは、導電材の研磨により配線層をパターニングしているが、エッチングによるパターニングを行なうことも可能である。
【０１０９】
[第５実施形態]
図９は、本発明の第５実施形態の半導体チップの構造を示す断面図である。ここで、２〜５は図１と同一である。図９において、半導体チップは、単結晶シリコン層２を厚さ方向に貫通し、単結晶シリコン層２裏面のシリコン酸化膜５より突き出した貫通電極３を有している。単結晶シリコン層２上には、半導体素子（図示せず）が形成されており、配線４を通じて半導体素子と貫通電極３とは電気的に接続されている。また、貫通電極３は、シリコン酸化膜５により単結晶シリコン層２と電気的に絶縁されている。
【０１１０】
図１０は、本発明の第５実施形態の半導体チップの製造方法を示す工程図である。ここで、１〜１０は図２と同一である。
【０１１１】
図１０は、本発明の第５実施形態の半導体チップの製造方法を示す工程図である。まず、図１０（ａ）に示す工程において、シリコン基板７の表面を陽極化成することによってシリコン基板７の表面に第１の多孔質シリコン層１を形成する。次いで、図１０（ｂ）に示す工程において、再び陽極化成を行なって、第１の多孔質シリコン層１の下側に、より孔密度の大きい第２の多孔質シリコン層８を形成する。
【０１１２】
次いで、図１０（ｃ）に示す工程において、第１の多孔質シリコン層１の上にエピタキシャル成長法によって単結晶シリコン層２を形成する。次いで、図１０（ｄ）に示す工程において、単結晶シリコン層２に半導体素子（図示せず）を作製し、半導体素子同士を接続する配線４を単結晶シリコン層２上に形成する。
【０１１３】
次いで、図１０（ｅ）に示す工程において、第１の多孔質シリコン層１と第２の多孔質シリコン層８との界面よりシリコン基板７を剥離する。
【０１１４】
次いで、図１０（ｆ）に示す工程において、第１の多孔質シリコン層１を選択的に除去する。次いで、図１０（ｇ）に示す工程において、露出した単結晶シリコン層２の裏面にフォトレジストによってマスクパターン（図示せず）を形成し、このマスクパターンの開口部を通じて、単結晶シリコン層２を貫通して配線部へ達するまでエッチングを行なって、トレンチを形成する。
【０１１５】
次いで、図１０（ｈ）に示す工程において、マスクパターンを剥離した後に、単結晶シリコン層２の裏面及びトレンチ内部にシリコン酸化膜５を形成する。
【０１１６】
次いで、図１０（ｉ）に示す工程において、トレンチ底部のシリコン酸化膜５を除去する。次いで、図１０（ｊ）に示す工程において、単結晶シリコン層２の裏面側より導電材の形成し、この導電材をパターニングすることによって、単結晶シリコン層２を貫通して裏面のシリコン酸化膜５より突き出している貫通電極３を形成する。
【０１１７】
図１０に示す半導体チップの製造方法をより具体化した例を以下に示す。直径１５０ｍｍ、厚さ６２５μｍ、比抵抗０．０１３〜０．０１７ΩｃｍのＰ型シリコンウエハ７の表面に、陽極化成法によって、第１の多孔質シリコン層１、第２の多孔質シリコン層８を順に形成する。ここでは、５０％ＨＦ：ＩＰＡ＝２：１（体積比）の溶液中で８ｍＡ／ｃｍの電流を１５ｍｉｎ印加して厚さ１８μｍの第１の多孔質シリコン層１を形成した後に、この溶液中で３３ｍＡ／ｃｍの電流を１．３ｍｉｎ印加して厚さ３μｍの第２の多孔質シリコン層８を得た。
【０１１８】
次いで、第１の多孔質シリコン層１の上にエピタキシャル成長を行なって単結晶シリコン層２を形成した。このときの条件は、温度＝１０４０℃、圧力＝１．０７ｋＰａ、ＳｉＨ２Ｃｌ２＝２００ｃｃ／ｍｉｎ、Ｈ２＝２３０ｃｃ／ｍｉｎ、成膜速度＝０．１７μｍ／ｍｉｎとして、厚さ３μｍの単結晶シリコン層を形成した。なお、エピタキシャル成長の前処理として、（１）４００℃、６０ｍｉｎのドライ酸化、（２）ＨＦ又はＢＨＦによるライトエッチング、（３）Ｈ２中でのアニールによる多孔質シリコン層１の表面平滑化の各処理を行なった。
【０１１９】
次いで、単結晶シリコン層２の表面に半導体素子を形成し、その後、高圧の水流を多孔質シリコン層１、８に吹き付けて、積層構造体２０ｄから基板７を剥離した。ここでは、直径０．１ｍｍのノズルより圧力２０〜６０ＭＰａの水を積層構造体２０ｄのエッジに吹き付けて、第１、第２の多孔質シリコン層１、８の界面で積層構造体２０ｄを分割した。なお、ここで得られた半導体基板は、厚さが数μｍ程度（単結晶半導体層が３μｍ、半導体素子面の多層配線層の総厚が数μｍ）となるため、強度を保持する目的で、上記の基板剥離の工程は、積層構造体２０ｄをガラスやシリコンなどの支持基板にエポキシ樹脂などを用いて貼り付けた状態で行なった。支持基板は、この半導体基板をＡＣＰなどで他の半導体基板に接着・固定した後に剥離している。この後、第１の多孔質シリコン層１が構造体より除去される。ここでは、ＥＤＰ（エチレンジアミンピロカテコール）水溶液を構造体の裏面に吹き付けて多孔質シリコン層１を選択的に除去した。
【０１２０】
次いで、単結晶シリコン層２上にレジストパターニングを行なって、単結晶シリコン層２のエッチングを行なった。ここでは、温度＝−１００℃、圧力＝２．０Ｐａ、ＳＦ６＝５５ｃｃ／ｍｉｎ、Ｏ２＝３０ｃｃ／ｍｉｎ、２．５ＧＨｚの高周波出力＝８００Ｗ、８００ｋＨｚのバイアス低周波＝４５Ｗのエッチング条件で、単結晶シリコン層２中に深さ３μｍのトレンチを形成した。
【０１２１】
次いで、単結晶シリコン層２上及びトレンチ内壁にバイアスプラズマＣＶＤ法で絶縁膜５を形成する。このときの成膜条件は、温度＝１５０℃、圧力＝４０Ｐａ、ＴＥＯＳ／Ｈｅ＝３０ｃｃ／ｍｉｎ、Ｏ２＝５００ｃｃ／ｍｉｎ、１３．５６ＭＨｚの高周波出力＝８００Ｗ、成膜速度＝２０００Å／ｍｉｎ（単結晶シリコン層上）であり、シリコン酸化膜の厚さは、単結晶シリコン層上で１．５μｍ、トレンチ側壁で０．２μｍ、トレンチ底部で０．５μｍとなった。
【０１２２】
次いで、異方性エッチングによってトレンチ底部のシリコン酸化膜５を除去した。ここでは、温度＝２５℃、圧力＝０．５Ｔｏｒｒ、ＣＦ４＝２０ｃｃ／ｍｉｎ、ＣＨＦ３＝２５ｃｃ／ｍｉｎ、Ａｒ＝３００ｃｃ／ｍｉｎ、１３．５６ＭＨｚの高周波出力＝８００Ｗ、エッチング速度＝５０００Å／ｍｉｎの条件で、トレンチ底部のシリコン酸化膜５を除去して、半導体素子の配線の一部を露出させた。このとき、単結晶シリコン層２上のシリコン酸化膜５の厚さは１μｍとなった。
【０１２３】
次いで、トレンチ内部に導電材を形成した。ここでは、スパッタ法で厚さ３００ｎｍのＴｉＷ／Ｃｕ複合膜を形成した後、温度２５℃のＣｕ２Ｓ溶液中で１８ｍＡ／ｃｍ２の電流を印加する電解めっき法により、厚さ１５μｍのＣｕ配線層を形成した。次いで、Ｃｕ配線層をパターニングして、単結晶シリコン層２を貫通する電極３を形成する。これにより、厚さ２μｍの単結晶半導体層２より厚さ１５μｍの電極が突き出した構造の半導体チップを形成することができた。
【０１２４】
なお、ここで得られた半導体チップは、厚さが数μｍ程度（単結晶半導体層３μｍ、半導体素子面の多層配線層の総厚数μｍ）となるため、強度を保持する目的で、上記の基板剥離、シリコン酸化膜の除去、電極の形成の工程は、構造体をガラスやシリコンなどの支持基板にエポキシ樹脂などを用いて貼り付けた状態で行なった。支持基板は、この半導体基板をＮＣＰなどで他の半導体基板に接着・固定した後に剥離している。
【０１２５】
この実施形態では、貫通電極を有し、複数積層することのできる半導体チップについて、第２、第４の実施形態と同様に、力学的に脆い多孔質シリコン層を基板中に含んでいないため、構造的なウイークポイントのない半導体チップを提供することができる。
【０１２６】
この実施形態では、具体例として種々の数値を挙げているが、いずれも、ここに挙げた数値のみに本発明を限定することを意図したものでなく、目的に応じて自由に選択することが可能である。  この実施形態では、トレンチ内部にシリコン酸化膜を堆積しているが、例えば、シリコン窒化膜、シリコン酸窒化膜などその他の絶縁膜を用いることも可能である。また、ここでは、導電材としてＣｕを用いているが、この他、例えば、Ｎｉ、Ｔｉ、Ｗ、Ｃｏ、Ｔａ、Ａｌもしくはその合金などを用いることも可能である。
【０１２７】
[第６実施形態]
図１１は、本発明の第６実施形態の半導体チップの構造を示す断面図である。ここで１〜１０は図１と同一である。１１は石英基板、１２はエポキシ樹脂である。図１１において、半導体チップは、単結晶シリコン層２上に石英基板１１がエポキシ樹脂１２によって貼り付けられた構造で、多孔質シリコン層１と単結晶シリコン層２を厚さ方向に貫通し、多孔質シリコン層１の表面より突き出した貫通電極３を有している。
【０１２８】
単結晶シリコン層２上には半導体素子（図示せず）が形成されており、配線４を通じて半導体素子と貫通電極３とは電気的に接続されている。また、貫通電極３は、シリコン酸化膜５と酸化多孔質シリコン層６により単結晶シリコン層２と電気的に絶縁されている。
【０１２９】
図１２は、本発明による半導体チップの第６の実施例による製造方法を示す工程図である。ここで１〜１０は図１と同一であり、１１は石英基板、１２はエポキシ樹脂である。
【０１３０】
図１２に示す製造方法は、以下の通りである。まず、図１２（ａ）に示す工程において、シリコン基板７の表面を陽極化成することによってシリコン基板７の表面に第１の多孔質シリコン層１を形成する。次いで、図１２（ｂ）に示す工程において、再び度陽極化成を行なって、第１の多孔質シリコン層１の下側に、より孔密度の大きい第２の多孔質シリコン層８を形成する。
【０１３１】
次いで、図１２（ｃ）に示す工程において、第１の多孔質シリコン層１の上にエピタキシャル成長法によって単結晶シリコン層２を形成する。次いで、図２（ｄ）に示す工程において、単結晶シリコン層２の上にフォトレジストによってマスクパターン（図示せず）を形成し、このマスクパターンの開口部を通じて、単結晶シリコン層２より第１の多孔質シリコン層１を経て第２の多孔質シリコン層８へ達するまでエッチングを行なって、トレンチを形成する。
【０１３２】
次いで、図１２（ｅ）に示す工程において、マスクパターンを剥離した後に、熱酸化を行なって、単結晶シリコン層２の上及びトレンチ内壁にシリコン酸化膜５を形成しつつ、トレンチを中心として第１の多孔質シリコン層１の一部を第１の酸化多孔質シリコン層６に変化させるとともに第２の多孔質シリコン層８の一部を第２の酸化多孔質シリコン層９に変化させる。
【０１３３】
次いで、図１２（ｆ）に示す工程において、単結晶シリコン層２に半導体素子（図示せず）を作製する。このとき半導体素子同士を接続する配線４は、単結晶シリコン層２上に形成される。
【０１３４】
次いで、図１２（ｇ）に示す工程において、半導体素子上及びトレンチ内に導電材１０を形成し、図１２（ｈ）に示す工程において、導電材１０をパターニングする。次いで、図１２（ｉ）に示す工程において、石英基板１１をエポキシ樹脂１２で単結晶シリコン層２に接着する。
【０１３５】
次いで、図１２（ｊ）に示す工程において、第１の多孔質シリコン層１と第２の多孔質シリコン層９との界面よりシリコン基板７を剥離する。これにより、単結晶シリコン層２を貫通して第１の多孔質シリコン層１の表面から突き出している貫通電極３を形成する。この貫通電極３は、配線４を通じて半導体素子と電気的に接続されており、シリコン酸化膜５及び第１の酸化多孔質シリコン層６によって単結晶シリコン層２と電気的に絶縁されている。
【０１３６】
図１２に示す製造方法では、第１実施形態とほぼ同様の条件で貫通電極を有する半導体チップを作成することができる。この実施形態が第１実施形態と相違する点は、半導体チップの強度保持を目的として貼り付けた支持基板の剥離を行なわず、支持基板をそのまま利用している点である。ここでは、支持基板として石英基板を用いているが、例えば、ガラス基板やシリコンウエハなどを用いることも可能である。このように、貼り付けた支持基板をそのまま利用する半導体チップの応用例としては、例えば、ＣＣＤやＣＭＯＳセンサチップなどに表面保護用ガラスを貼り付けたイメージング半導体素子や、ＴＦＴ基板などに石英基板を貼り付けた液晶表示半導体素子などがある。
【０１３７】
このような製造方法によれば、実装工程の一部をウエハプロセス工程に組み込むことで工程簡略化とそれによるコストダウンを実現することができる。その他、この実施形態によれば、第１実施形態と同様の効果を得ることができる。
【０１３８】
第２〜第５実施形態に示す半導体チップについても、この実施形態と同様に、貼り付けた支持基板をそのまま利用する製造方法に応用することが可能である。
【０１３９】
[第７実施形態]
図１３は、本発明に係る半導体装置の一実施形態を示す断面図である。ここで、１〜５は図１と同一であり、１３はＡＣＰ、１４はプリント基板、１５は半田ボールである。図１３では、ＦＣＢＧＡ（Ｆｌｉｐ−ｃｈｉｐ  Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）プリント基板上に第１実施で製造されうる半導体チップを３個積層して、各チップ間をＡＣＰで接着・固定し、貫通電極を通して各チップ及びプリント基板が電気的に接続された構成をとっている。半導体チップを平面上に配置した場合、通常は１チップ増加するごとに数ｍｍ角オーダーで実装サイズが大きくなるが、この実施形態のような積層配置の場合、実装サイズの増加を１チップあたりでチップの厚さ分すなわち１ｍｍ以下程度に抑えることが可能となる。
【０１４０】
この実施形態では、積層されたチップの用途を限定していないが、このような積層チップは、以下に示すように種々の用途に応用でき、積層されるチップ数やサイズなどは特に限定されない。適用例としては、例えば、デジタルカメラなどの撮像モジュール（上からＣＭＯＳセンサ・タイミングジェネレータ・ＡＤコンバータを順に積層）、携帯電話の表示モジュール（上から液晶ディスプレイパネル・ドライバ・コントローラ・グレースケールＩＣなどの画像処理回路を順に積層）、異なる種類のメモリ（フラッシュとＳＲＡＭなど）の積層、メモリとＡＳＩＣの積層、アナログＩＣとデジタルＩＣの混載、演算処理回路とパワーＩＣの積層などさまざまである。いずれの場合も、モジュールの小型化、高集積化による高機能化などを達成することができる。
【０１４１】
この実施形態の半導体装置は、第１〜第６実施形態に示す製造方法で製造されうる半導体チップを積層して作製することができる。特に、第６実施形態に示す方法を応用して、シリコン基板の剥離工程前に半導体チップを支持基板として貼り付けることで、効率的にチップを積層することが可能である。
【０１４２】
[有用性]
本発明の好適な実施形態によれば、例えば、数μｍオーダの極薄半導体チップを容易に作成することができる。これは、チップを収めたパッケージを大幅に小型・軽量化することを可能にする。
【０１４３】
また、本発明の好適な実施形態によれば、基板に形成されるトレンチの深さを浅くすることができるため、エッチング時間を短縮することができ、基板へのエッチングダメージを低く抑えることができる。これは、半導体素子の歩留を低下させることなく貫通電極プロセスを実施することを可能にする。
【０１４４】
また、本発明の好適な実施形態によれば、半導体層の厚さの面内均一性が良好であり、ダイシング後のチップについて面内分布が均一であるだけでなく、チップ間での膜厚差が小さくなるため、チップを積層した際の全体での総厚ばらつきを小さく抑えることができる。
【０１４５】
また、本発明の好適な実施形態によれば、パッケージをモジュール化する際の工程を簡略化することができる。例えば、撮像半導体素子を最上段に組み込んだチップ積層パッケージをカメラモジュールに取り付けた場合、レンズから撮像半導体素子までの光学的距離をモジュール間で再現性良く実装することができ、カメラモジュールへの取り付け時又は取り付け後の細かな微調整作業が不要となる。
【０１４６】
また、本発明の好適な実施形態によれば、貫通電極とバンプを一体形成することができるため、工程簡略化による低ＴＡＴ化・プロセスコストの低減化を実現することができる。
本発明に係る半導体チップ或いは半導体装置は、例えば、携帯電話、デジタルカメラ、ロボット等のような小型・高密度実装技術を必要とする半導体機器に適用すると好適である。
【図面の簡単な説明】
【０１４７】
【図１】本発明の第１実施形態の半導体チップの構造を模式的に示す断面図である。
【図２】本発明の第１実施形態の半導体チップの製造方法を示す工程図である。
【図３】本発明の第２実施形態の半導体チップの構造を模式的に示す断面図である。
【図４】本発明の第２実施形態の半導体チップの製造方法を示す工程図である。
【図５】本発明の第３実施形態の半導体チップの構造を模式的に示す断面図である。
【図６】本発明の第３実施形態の半導体チップの製造方法を示す工程図である。
【図７】本発明の第４実施形態の半導体チップの構造を模式的に示す断面図である。
【図８】本発明の第４実施形態の半導体チップの製造方法を示す工程図である。
【図９】本発明の第５実施形態の半導体チップの構造を模式的に示す断面図である。
【図１０】本発明の第５実施形態の半導体チップの製造方法を示す工程図である。
【図１１】本発明の第６実施形態の半導体チップの構造を模式的に示す断面図である。
【図１２】本発明の第６実施形態の半導体チップの製造方法を示す工程図である。
【図１３】本発明に係る半導体装置の一実施形態を示す断面図である。
【図１４】従来の貫通電極を有する半導体チップの一例を示す断面図である。
【図１５】従来の貫通電極を有する半導体チップの製造方法の一例を示す工程図である。
【符号の説明】
【０１４８】
１：（第１の）多孔質シリコン層
２：単結晶シリコン層
３：貫通電極
４：配線
５：シリコン酸化膜
６：（第１の）酸化多孔質シリコン層
７：シリコン基板
８：第２の多孔質シリコン層
９：第２の酸化多孔質シリコン層
１０：導電材
１１：石英基板
１２：エポキシ樹脂
１３：ＡＣＰ
１４：プリント基板
１５：半田ボール
【図１】
2006287118.tif 000003
【図２】
2006287118.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006287118.tif 000009
【図８】
2006287118.tif 000010
【図９】
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【図１０】
2006287118.tif 000012
【図１１】
2006287118.tif 000013
【図１２】
2006287118.tif 000014
【図１３】
2006287118.tif 000015
【図１４】
2006287118.tif 000016
【図１５】
2006287118.tif 000017