(57)【要約】【課題】ゴーストマージンの拡大を実現でき、ひいては、表示パネルにおける表示画面の縦の縞模様を防止することが可能な表示装置を提供する。【解決手段】ＬＣＤパネル３０の外部に設けられたクロック生成回路４０により供給される映像信号をサンプリングするためのクロックパルスＤＣＫ，ＤＣＫＸの入力パッドＰＤ３１，ＰＤ３２と、レベルシフタを有し入力クロックシフトをクロックＤＣＫ１，ＤＣＫ２をレベルシフトした後に水平スキャナ３３に供給するクロックバッファ回路３４の入力端子との間に、サンプリングパルスとしてのクロックパルスＤＣＫ，ＤＣＫＸと映像信号ＶＤＯの位相を調整するための抵抗素子Ｒ３１，Ｒ３２が接続されている。【選択図】        図９
2006084681.tif 000002
【特許請求の範囲】
【請求項１】
クロックパルスを生成するクロック生成回路と、
複数の画素が行列状に配置され、各画素列ごとに信号ラインが配線された画素部と、
映像信号を上記クロックパルスに応答して順次サンプリングして上記画素部の対応する各信号ラインに供給する駆動回路と、
上記クロック生成回路による上記クロックパルスを波形整形して上記駆動回路に供給するクロックバッファ回路と、
上記クロック生成回路と上記クロックバッファ回路との間に接続され、抵抗値が上記映像信号の位相と上記クロックパルスの位相を合わせ込むように設定された抵抗素子と
を有する表示装置。
【請求項２】
上記位相合わせは、上記抵抗素子の抵抗値を調整することにより遅延量を調整することに行われている
請求項１記載の表示装置。
【請求項３】
上記クロックバッファ回路は、レベルシフタを有し、レベルシフタによりレベルシフトされたクロックパルスを波形整形し、
上記抵抗素子は、上記レベルシフタより前段に配置されている
請求項１記載の表示装置。
【請求項４】
上記画素部、駆動回路、クロックバッファ回路、および抵抗素子が同一パネルに形成されている
請求項１記載の表示装置。
【請求項５】
上記画素部、駆動回路、クロックバッファ回路、および抵抗素子が同一パネルに形成されている
請求項３記載の表示装置。
【請求項６】
上記画素部、駆動回路、およびクロックバッファ回路が同一パネルに形成され、
上記抵抗素子は、上記パネル外部に形成されている
請求項１記載の表示装置。
【請求項７】
上記画素部、駆動回路、およびクロックバッファ回路が同一パネルに形成され、
上記抵抗素子は、上記パネル外部に形成されている
請求項３記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に水平駆動回路（水平スキャナ）にいわゆるクロックドライブ方式を採用した点順次駆動方式のアクティブマトリクス型表示装置に関するものである。
【背景技術】
【０００２】
表示装置、たとえば液晶セルを画素の表示エレメント（電気光学素子）に用いたアクティブマトリクス型液晶表示装置において、水平駆動回路（水平スキャナ部）に、点順次駆動方式が採用されている。
【０００３】
図１は、アクティブマトリクス型液晶表示装置の構成を示すブロック図である。
図２は、一般的な点順次駆動方式を採用したアクティブマトリクス型液晶表示装置の構成を示す回路図である（たとえば、特許文献１参照）。
【０００４】
この液晶表示装置１は、図１および図２に示すように、液晶表示パネル（ＬＣＤパネル）１０、およびクロック生成回路（ＧＥＮ：タイミングジェネレータ）２０を有している。
そして、ＬＣＤパネル１０は、図２に示すように、有効画素部（ＰＸＬＰ）１１、垂直スキャナ（ＶＳＣＮ）１２（−１，−２）、水平スキャナ（ＨＳＣＮ）１３、レベルシフトおよびクロックバッファ回路（ＬＶＬ＋ＢＵＦ）１４（−１，−２，−３，−４）、および信号線のプリチャージ回路（ＰＲＣＧ）１５を主構成要素として有している。
なお、図１に示すように、垂直スキャナに関しては、画素部１１の一側部のみでなく、両側部に配置されることもあるが、図２においては、図面および説明の簡単化のために、画素部１１の一側部のみに設けた例を示している。
また、パルス信号ＤＣＫ１，ＤＣＫ２のみならず、全ての駆動パルスはレベルシフトおよびクロックバッファ回路（ＬＶＬ＋ＢＵＦ）１４−１〜１４−４を通って、垂直スキャナ１２、水平スキャナ１３、およびプリチャージ回路１５に供給されるが、図２においては、説明の都合上、パルス信号ＤＣＫ１，ＤＣＫ２のみがレベルシフトおよびクロックバッファ回路（ＬＶＬ＋ＢＵＦ）１４−１を介して入力するよういに図示している。
【０００５】
画素部１１は、複数の画素ＰＸＬがｍ行ｎ列のマトリクス状に配列されている。ここでは、図面の簡略化のために、４行４列の画素配列の場合を例に採って示している。
マトリクス状に配置された画素ＰＸＬの各々は、画素トランジスタである薄膜トランジスタ（ＴＦＴ；thin film transistor）１１と、このＴＦＴ１１のドレイン電極に画素電極が接続された液晶セルＬＣと、ＴＦＴ１１のドレイン電極に一方の電極が接続された保持容量Ｃs とから構成されている。
これら画素ＰＸＬの各々に対して、信号ラインＳＧＮＬ１〜ＳＧＮＬ４が各列ごとにその画素配列方向に沿って配線され、ゲートラインＧＴＬ１〜ＧＴＬ４が各行ごとにその画素配列方向に沿って配線されている。
【０００６】
垂直スキャナ１２は、１フィールド期間ごとに垂直方向（行方向）に走査してゲートラインＧＴＬ１〜ＧＴＬ４に接続された各画素ＰＸＬを行単位で順次選択する処理を行う。
すなわち、垂直スキャナ１２からゲートラインＧＴＬ１に対して走査パルスＳＰ１が与えられたときには１行目の各列の画素が選択され、ゲートラインＧＴＬ２に対して走査パルスＳＰ２が与えられたときには２行目の各列の画素が選択される。以下同様にして、ゲートラインＧＴＬ３，ＧＴＬ４に対して走査パルスＳＰ３，ＳＰ４が順に与えられる。
【０００７】
画素部１１のたとえば図中の上側には、水平スキャナ１３が配置されている。
水平スキャナ１３は、入力される映像信号ＶＤＯを１Ｈ（Ｈは水平走査期間）ごとに順次サンプリングし、垂直スキャナ１２によって行単位で選択される各画素ＰＸＬに対して書き込む処理を行う。
水平スキャナ１３は、図２に示すように、クロックドライブ方式を採用しており、シフトレジスタ１３１、クロック抜き取りスイッチ群１３２、位相調整回路（ＰＡＣ；Phase
Adjust Cirsuit）群１３３、およびサンプリングスイッチ群１３４を有している。
【０００８】
シフトレジスタ１３１は、画素部１１の画素列（本例では、４列）に対応した４段のシフト段（Ｓ／Ｒ段）１３１−１〜１３１−４を有し、クロック生成回路２０により水平スタートパルスＨＳＴが与えられると、互いに逆相の水平クロックＨＣＫ，ＨＣＫＸに同期してシフト動作を行、シフトパルスＳＦＴＰ１〜ＳＦＴＰ４を順次出力する。
【０００９】
クロック抜き取りスイッチ群１３２は、画素部１１の画素列に対応した４個のスイッチ１３２−１〜１３２−４を有し、これらスイッチ１３２−１〜１３２−４の各一端が、クロック生成回路２０によるクロックＤＣＫ２，ＤＣＫ１を伝送するクロックラインＤＫＬ２，ＤＫＬ１に交互に接続されている。
クロック抜き取りスイッチ群１３２の各スイッチ１３２−１〜１３２−４には、シフトレジスタ１３１の各シフト段１３１−１〜１３１−４から順次出力されるシフトパルスＳＦＴＰ１〜ＳＦＴＰ４が与えら、これらシフトパルスＳＦＴＰ１〜ＳＦＴＰ４に応答して順にオン状態となることにより、第２のクロックＤＣＫ２，ＤＣＫ１を交互に抜き取る。
【００１０】
位相調整回路群１３３は、画素部１１の画素列に対応した４個の位相調整回路１３３−１〜１３３−４を有し、各位相調整回路１３３−１〜１３３−４でクロック抜き取りスイッチ群１３２の各スイッチ１３２−１〜１３２−４でそれぞれ抜き取られた第２のクロックＤＣＫＸ，ＤＣＫの位相調整した後、対応するサンプリングスイッチ群１３４のサンプリングスイッチに供給する。
【００１１】
サンプリングスイッチ群１３４は、画素部１１の画素列に対応した４個のサンプリングスイッチ１３４−１〜１３４−４を有し、これらのサンプリングスイッチ１３４−１〜１３４−４の各一端が映像信号ＶＤＯを入力するビデオラインＶＤＬ１に接続されている。各サンプリングスイッチ１３４−１〜１３４−４には、クロック抜き取りスイッチ群１３２の各スイッチ１３２−１〜１３２−４によって抜き取られ、位相調整回路群１３３で位相調整されたクロックパルスＤＣＫ２，ＤＣＫ１がサンプルホールドパルスＳＨＰ１〜ＳＨＰ４として与えられ、これらサンプルホールドパルスＳＨＰ１〜ＳＨＰ４に応答して順にオン状態となることにより、ビデオラインＶＤＬ１を通して入力される映像信号ＶＤＯを順次サンプリングし、画素部１１の信号ラインＳＧＮＬ１〜ＳＧＮＬ４に供給する。
【００１２】
クロック生成回路２０は、垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ、水平走査の開始を指令する垂直スタートパルスＶＳＴ、水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを生成し、垂直スタートパルスＶＳＴ、および垂直クロックＶＣＫ，ＶＣＫＸを垂直スキャナ１２に供給し、水平クロックＨＣＫ，ＨＣＫＸを水平スキャナ１３に供給する。
クロック生成回路２０は、生成された水平クロック（第１のクロック）ＨＣＫ，ＨＣＫＸに対して周期が同じ（Ｔ１＝Ｔ２）でかつデューティ比が小さい互いに逆相の第２のクロックＤＣＫ１，ＤＣＫ２を生成し、水平スキャナ１３に供給する。ここで、デューティ比とは、パルス波形において、パルス幅ｔとパルス繰り返し周期Ｔとの比である。
たとえば、図３（Ａ）〜（Ｄ）に示すように、水平クロックＨＣＫ，ＨＣＫＸのデューティ比（ｔ１／Ｔ１）が５０％であり、これよりもクロックパルスＤＣＫ１，ＤＣＫ２のデューティ比（ｔ２／Ｔ２）が小さく、即ちクロックパルスＤＣＫ１，ＤＣＫ２のパルス幅ｔ２が水平クロックＨＣＫ，ＨＣＫＸのパルス幅ｔ１よりも狭く設定さる。
【００１３】
上述した水平スキャナ１３では、シフトレジスタ１３１から順次出力されるシフトパルスＳＦＴＰ１〜ＳＦＴＰ４をサンプルホールドパルスとして用いるのではなく、シフトパルスＳＦＴＰ１〜ＳＦＴＰ４に同期して、互いに逆相のクロックＤＣＫ２，ＤＣＫ１を交互に抜き取り、これらクロックＤＣＫ２，ＤＣＫ１を位相調整回路を介してサンプルホールドパルスＳＨＰ１〜ＳＨＰとして用いるようにしている。これにより、サンプルホールドパルスＳＨＰ１〜ＳＨＰのばらつきを抑えることができる。その結果、サンプルホールドパルスＳＨＰ１〜ＳＨＰのばらつきに起因するゴーストを除去できる。
【００１４】
しかも、水平スキャナ１３においては、シフトレジスタ１３１のシフト動作の基準となる水平クロックＨＣＫＸ，ＨＣＫを抜き取ってサンプルホールドパルスとして用いるのではなく、水平クロックＨＣＫＸ，ＨＣＫに対して同じ周期でかつデューティ比の小さいクロックＤＣＫ２，ＤＣＫ１を別途生成し、これらクロックパルスＤＣＫ２，ＤＣＫ１を抜き取ってサンプルホールドパルスＳＨＰ１〜ＳＨＰとして用いるようにしているので、水平駆動の際に、サンプリングパルス相互間での完全ノンオーバーラップサンプリングを実現できることから、オーバーラップサンプリングに起因する縦スジの発生を抑えることができる。
【００１５】
ここでたとえば、図４に示すように、隣接するＮ段目とＮ＋１段目でビデオ信号ＶＤＯの対応画素への書き込みを行う場合の動作について、図５（Ａ）〜（Ｄ）に関連付けて説明する。
この場合、たとえば、ビデオ信号ＶＤＯ、Ｎ段目の信号線ＳＧＮＬ−Ｎのドライブ信号ＤＲＶＰ−Ｎ、およびＮ＋１段目の信号線ＳＧＮＬ−Ｎ＋１のドライブパルスＤＲＶＰ−Ｎ＋１が、図５（Ａ）〜（Ｃ）に示すようなタイミング関係を有する場合、理想的には、Ｎ段目には白信号が、Ｎ＋１段目には黒信号が書き込まれ、図５（Ｄ）に示すような、ゴーストのない画像が得られる。
【００１６】
ところが、ＴＦＴを用いているＬＣＤにおいては、一般的にパネルエージングによるトランジスタの特性変化が生じる。この特性変化により、各トランジスタにてパルスの遅延が起こり、最終的にはサンプルホールドパルスＳＨＰがその初期状態に対してドリフトしてしまう。
このドリフトにより、ゴーストに対する最適なサンプルホールドポジションがずれてしまい、初期出荷時のサンプルホールドポジション設定値のままでは隣接段の映像信号をサンプルホールドしてしまい、ゴーストが発生してしまう。
具体的には、図６（Ａ）〜（Ｃ）に示すように、Ｎ段目の信号線ＳＧＮＬ−Ｎのドライブ信号ＤＲＶＰ−Ｎ、およびＮ＋１段目の信号線ＳＧＮＬ−Ｎ＋１のドライブパルスＤＲＶＰ−Ｎ＋１が、破線で示す初期状態からエージング後に、実線で示すように遅延してしまう。その結果として、図６（Ｄ）に示すように、Ｎ段目には黒信号が書き込まれてしまい、ゴーストＧＳＴが発生する。
【００１７】
このように、点順次アクティブマトリックスＬＣＤにおいて、駆動パルスは駆動時間の経過とともに後側に遅延する。これは、ＴＦＴのホットキャリアのためにＶｔｈが増えるためである。一般的に駆動時間の経過により生じるパルスの遅延量は３０nsec程度であり、この遅延量以上のゴーストマージンをＬＣＤパネル１０は必要とする。
従来、ゴーストマージン拡大としては、図７（Ａ），（Ｂ）に示すように、ノンオーバーラップ時間の増加とパルスの急峻化を行ってきた。
【特許文献１】特開２００２−７２９８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
ところで、パルスの急峻化はサンプリングパルスに関わる負荷の軽減とバッファサイズを大きくすることで行ってきたが、レイアウト面積の制限等から現在のＬＣＤパネルでは限界値を迎えつつある。
ノンオーバーラップ時間の増加は、サンプリングパルス幅の狭パルス化を意味し、現在の主流であるＸＧＡ(Extended Graphics Array)表示規格パネルで６ドット同時サンプリング方式等ではサンプリングパルス幅の狭パルスのためにクロックパルスＤＣＫ１とＤＣＫ２のデューティ差によりユニット周期帯スジが発生しやすいという不利益がある。
【００１９】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、ノンオーバラップ時間の増大とサンプリングパルスの急峻化の他に、ゴーストマージンの拡大を実現でき、ひいては、表示パネルにおける表示画面の縦の縞模様を防止することが可能な表示装置を提供することにある。
【課題を解決するための手段】
【００２０】
上記目的を達成するため、本発明は、本発明の観点は、クロックパルスを生成するクロック生成回路と、複数の画素が行列状に配置され、各画素列ごとに信号ラインが配線された画素部と、映像信号を上記クロックパルスに応答して順次サンプリングして上記画素部の対応する各信号ラインに供給する駆動回路と、上記クロック生成回路による上記クロックパルスを波形整形して上記駆動回路に供給するクロックバッファ回路と、上記クロック生成回路と上記クロックバッファ回路との間に接続され、抵抗値が上記映像信号の位相と上記クロックパルスの位相を合わせ込むように設定された抵抗素子とを有する。
【００２１】
好適には、上記位相合わせは、上記抵抗素子の抵抗値を調整することにより遅延量を調整することに行われている。
【００２２】
好適には、上記クロックバッファ回路は、レベルシフタを有し、レベルシフタによりレベルシフトされたクロックパルスを波形整形し、上記抵抗素子は、上記レベルシフタより前段に配置されている。
【００２３】
好適には、上記画素部、駆動回路、クロックバッファ回路、および抵抗素子が同一パネルに形成されている。
【００２４】
好適には、上記画素部、駆動回路、およびクロックバッファ回路が同一パネルに形成され、上記抵抗素子は、上記パネル外部に形成されている。
【００２５】
本発明によれば、サンプリングパルスとしてのクロックパルスと映像信号との位相を合わせこむことでゴーストマージン拡大が実現されている。
具体的には、位相合わせは、サンプリングパルスとなるクロックパルスの位相を、抵抗素子の抵抗値を調整することにより遅延量を調整する。
このように、位相調整は抵抗値で決まるために、パネルを駆動するマスタクロックＭＣＫ単位（＝数nsec単位）の位相変化に支配されない。
そして、位相調整用抵抗素子を、レベルシフタの前に挿入することにより、パネル入力波形の立上り・立下りτがなまったパルスを入力しても、レベルシフタ後のバッファにより入力パルスは波形整形される。このためにサンプリングパルスとしては位相調整用抵抗素子を挿入する前と同等のトランジェントを保つ波形をサンプリングパルスとして用いることを可能としている。
【発明の効果】
【００２６】
本発明によれば、ノンオーバラップ時間の増大とサンプリングパルスの急峻化の他に、ゴーストマージンの拡大を実現でき、ひいては、表示パネルにおける表示画面の縦の縞模様を防止することが可能である。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施形態を図面に関連付けて説明する。
【００２８】
＜第１実施形態＞
図８は、たとえば液晶セルを画素の表示エレメント（電気光学素子）として用いた本発明の第１の実施形態に係るアクティブマトリクス型液晶表示装置の構成を示すブロック図である。
図９は、第１の実施形態に係る点順次駆動方式を採用したアクティブマトリクス型液晶表示装置の構成を示す回路図である。
【００２９】
この液晶表示装置２は、図８および図９に示すように、液晶表示パネル（ＬＣＤパネル）３０、およびクロック生成回路（ＧＥＮ：タイミングジェネレータ）４０を有している。
そして、ＬＣＤパネル３０は、図８に示すように、ＤＣＫ用入力パッドＰＤ３１，ＰＤ３２、位相調整用抵抗素子Ｒ３１，Ｒ３２、有効画素部（ＰＸＬＰ）３１、垂直スキャナ（ＶＳＣＮ）３２（−１，−２）、水平スキャナ（ＨＳＣＮ）３３、レベルシフトおよびクロックバッファ回路（ＬＶＬ＋ＢＵＦ）３４（−１，−２，−３，−４）、および信号線のプリチャージ回路（ＰＲＣＧ）３５を主構成要素として有している。
なお、図８に示すように、垂直スキャナに関しては、画素部１１の一側部のみでなく、両側部に配置されることもあるが、図９においては、図面および説明の簡単化のために、画素部３１の一側部のみに設けた例を示している。
また、パルス信号ＤＣＫ１，ＤＣＫ２のみならず、全ての駆動パルスはレベルシフトおよびクロックバッファ回路（ＬＶＬ＋ＢＵＦ）１４−１〜１４−４を通って、垂直スキャナ１２、水平スキャナ１３、およびプリチャージ回路１５に供給されるが、図９においては、説明の都合上、パルス信号ＤＣＫ１，ＤＣＫ２のみがレベルシフトおよびクロックバッファ回路（ＬＶＬ＋ＢＵＦ）１４−１を介して入力するよういに図示している。
【００３０】
本第１の実施形態においては、ＬＣＤパネル３０の外部に設けられたクロック生成回路４０により供給される映像信号をサンプリングするためのクロックパルスＤＣＫ，ＤＣＫＸの入力パッドＰＤ３１，ＰＤ３２と、後述するようにレベルシフタを有し入力クロックシフトをクロックＤＣＫ１，ＤＣＫ２をレベルシフトした後に水平スキャナ３３に供給するクロックバッファ回路３４の入力端子との間に、サンプリングパルスとしてのクロックパルスＤＣＫ，ＤＣＫＸと映像信号ＶＤＯの位相を調整するための位相調整用抵抗素子Ｒ３１，Ｒ３２が接続されている。
【００３１】
本実施形態においては、点順次駆動方式を採用したアクティブマトリクス型液晶表示装置において、サンプリングパルスと映像信号ＶＤＯとの位相を合わせこむことでゴーストマージン拡大を実現している。
位相合わせは、サンプリングパルスとなる入力パルスＤＣＫ１，ＤＣＫ２の位相を、抵抗素子Ｒ３１，Ｒ３２の抵抗値を調整することにより遅延量を調整する。
このように、本実施形態においては、位相調整は抵抗値で決まるために、ＬＣＤパネル３０を駆動するマスタクロックＭＣＫ単位（＝数nsec単位）の位相変化に支配されない。
また、位相調整を抵抗素子の抵抗値の調整で行うことことから、１ｎｓｅｃ単位の位相合わせを実現している。
そして、位相調整用抵抗素子Ｒ３１，Ｒ３２を、パネル内部のレベルシフタの前に挿入することにより、パネル入力波形の立上り・立下りτがなまったパルスを入力しても、レベルシフタ後のバッファにより入力パルスは波形整形されるためにサンプリングパルスとしては位相調整用抵抗素子Ｒ３１，Ｒ３２を挿入する前と同等のトランジェントを保つ波形をサンプリングパルスとして用いることを可能としている。
【００３２】
画素部３１は、複数の画素ＰＸＬがｍ行ｎ列のマトリクス状に配列されている。ここでは、図面の簡略化のために、４行４列の画素配列の場合を例に採って示している。
マトリクス状に配置された画素ＰＸＬの各々は、画素トランジスタである薄膜トランジスタ（ＴＦＴ；thin film transistor）３１と、このＴＦＴ３１のドレイン電極に画素電極が接続された液晶セルＬＣと、ＴＦＴ３１のドレイン電極に一方の電極が接続された保持容量Ｃs とから構成されている。
これら画素ＰＸＬの各々に対して、信号ラインＳＧＮＬ３１〜ＳＧＮＬ３４が各列ごとにその画素配列方向に沿って配線され、ゲートラインＧＴＬ３１〜ＧＴＬ３４が各行ごとにその画素配列方向に沿って配線されている。
画素ＰＸＬの各々において、ＴＦＴ３１のソース電極（または、ドレイン電極）が、対応する信号ラインＳＧＮＬ３１〜ＳＧＮＬ３４に各々接続されている。ＴＦＴ３１のゲート電極が、ゲートラインＧＴＬ３１〜ＧＴＬ３４にそれぞれ接続されている。液晶セルＬＣの対向電極および保持容量Ｃs の他方の電極は、各画素間で共通にＣs ラインＣｓＬ３１に接続されている。このＣs ラインＣs Ｌ３１には、所定の直流電圧がコモン電圧Ｖｃｏｍとして与えられる。
この画素部３１において、ゲートラインＧＴＬ３１〜ＧＴＬ３４の各一端は、画素部３１のたとえば図中、左側に配置された垂直スキャナ３２（−１）の各行の出力端に接続されている。
【００３３】
垂直スキャナ３２は、１フィールド期間ごとに垂直方向（行方向）に走査してゲートラインＧＴＬ１〜ＧＴＬ４に接続された各画素ＰＸＬを行単位で順次選択する処理を行う。
すなわち、垂直スキャナ３２からゲートラインＧＴＬ３１に対して走査パルスＳＰ３１が与えられたときには１行目の各列の画素が選択され、ゲートラインＧＴＬ３２に対して走査パルスＳＰ３２が与えられたときには２行目の各列の画素が選択される。以下同様にして、ゲートラインＧＴＬ３３，ＧＴＬ３４に対して走査パルスＳＰ３３，ＳＰ３４が順に与えられる。
【００３４】
画素部３１のたとえば図中の上側には、水平スキャナ３３が配置されている。
水平スキャナ３３は、入力される映像信号ＶＤＯを１Ｈ（Ｈは水平走査期間）ごとに順次サンプリングし、垂直スキャナ３２によって行単位で選択される各画素ＰＸＬに対して書き込む処理を行う。
水平スキャナ３３は、図９に示すように、クロックドライブ方式を採用しており、シフトレジスタ３３１、クロック抜き取りスイッチ群３３２、位相調整回路（ＰＡＣ；Phase
Adjust Cirsuit）群３３３、およびサンプリングスイッチ群３３４を有している。
【００３５】
シフトレジスタ３３１は、画素部３１の画素列（本例では、４列）に対応した４段のシフト段（Ｓ／Ｒ段）３３１−１〜３３１−４を有し、クロック生成回路４０により水平スタートパルスＨＳＴが与えられると、互いに逆相の水平クロックＨＣＫ，ＨＣＫＸに同期してシフト動作を行う。これにより、シフトレジスタ３３１の各シフト段３３１−１〜３３１−４からは、水平クロックＨＣＫ，ＨＣＫＸの周期と同じパルス幅を持つシフトパルスＳＦＴＰ３１〜ＳＦＴＰ３４が順次出力される。
【００３６】
クロック抜き取りスイッチ群３３２は、画素部３１の画素列に対応した４個のスイッチ３３２−１〜３３２−４を有し、これらスイッチ３３２−１〜３３２−４の各一端が、クロック生成回路４０によるクロックパルスＤＣＫ２，ＤＣＫ１を伝送するクロックラインＤＫＬ３２，ＤＫＬ３１に交互に接続されている。
すなわち、スイッチ３３２−１，３３２−３の各一端がクロックラインＤＫＬ３２に、スイッチ３３２−２，３３２−４の各一端がクロックラインＤＫＬ３１にそれぞれ接続されている。
クロック抜き取りスイッチ群３３２の各スイッチ３３２−１〜３３２−４には、シフトレジスタ３３１の各シフト段３３１−１〜３３１−４から順次出力されるシフトパルスＳＦＴＰ３１〜ＳＦＴＰ３４が与えられる。クロック抜き取りスイッチ群３３２の各スイッチ３３２−１〜３３２−４は、シフトレジスタ３３１の各シフト段３３１−１〜３３１−４からシフトパルスＳＦＴＰ３１〜ＳＦＴＰ３４が与えられると、これらシフトパルスＳＦＴＰ３１〜ＳＦＴＰ３４に応答して順にオン状態となることにより、クロックＤＣＫ２，ＤＣＫ１を交互に抜き取る。
【００３７】
位相調整回路群３３３は、画素部３１の画素列に対応した４個の位相調整回路３３３−１〜３３３−４を有し、各位相調整回路３３３−１〜３３３−４でクロック抜き取りスイッチ群３３２の各スイッチ３３２−１〜３３２−４でそれぞれ抜き取られた第２のクロックＤＣＫＸ，ＤＣＫの位相調整した後、対応するサンプリングスイッチ群３３４のサンプリングスイッチに供給する。
【００３８】
サンプリングスイッチ群３３４は、画素部３１の画素列に対応した４個のサンプリングスイッチ３３４−１〜３３４−４を有し、これらのサンプリングスイッチ３３４−１〜３３４−４の各一端が映像信号ＶＤＯを入力するビデオラインＶＤＬ３１に接続されている。各サンプリングスイッチ３３４−１〜３３４−４には、クロック抜き取りスイッチ群３３２の各スイッチ３３２−１〜３３２−４によって抜き取られ、位相調整回路群３３３で位相調整されたクロックＤＣＫ２，ＤＣＫ１がサンプルホールドパルスＳＨＰ３１〜ＳＨＰ３４として与えられる。
サンプリングスイッチ群３３４の各サンプリングスイッチ３３４−１〜３３４−４は、サンプルホールドパルスＳＨＰ３１〜ＳＨＰ３４が与えられると、これらサンプルホールドパルスＳＨＰ３１〜ＳＨＰ３４に応答して順にオン状態となることにより、ビデオラインＶＤＬ３１を通して入力される映像信号ＶＤＯを順次サンプリングし、画素部３１の信号ラインＳＧＮＬ３１〜ＳＧＮＬ３４に供給する。
【００３９】
クロックバッファ回路３４は、ＬＣＤパネル３０の外部に設けられたクロック生成回路４０により供給され、入力パッドＰＤ３１，ＰＤ３２を介してＬＣＤパネル３０内に入力され、位相調整用抵抗素子Ｒ３１，Ｒ３２を通して入力されるサンプリングするためのクロックパルスＤＣＫ１，ＤＣＫ２を、レベルシフトさせて、水平スキャナ３３に供給する。
【００４０】
図１０は、クロックバッファ回路３４の構成例を示す回路図である。
図１０のクロックバッファ回路３４は、主にレベルシフトを行うための回路であり、図８のように水平スキャナ３３とは別に設けることもできるし、あるいは、水平スキャナ３３内のクロック入力部に設けることもできる。
クロックバッファ回路３４は、ドライブクロックＤＣＫ１を生成する系統にレベルシフタ３４１−１と、レベルシフタ３４１−１の出力側に直列に接続された偶数個（図１０の例では４個）のインバータ３４２−１〜３４５−１を有する。同様に、ドライブクロックＤＣＫ２を生成する系統にレベルシフタ３４１−２と、レベルシフタ３４１−２の出力側に直列に接続された偶数個（図１０の例では４個）のインバータ３４２−２〜３４５−２を有する。レベルシフタ３４１−１，３４１−２は同様な機能を有する。
そして、各系統における最終段のインバータ３４５−１，３４５−２からレベル変換後のクロックパルスＤＣＫ１，ＤＣＫ２が出力される。
【００４１】
クロック生成回路３０は、垂直走査の開始を指令する垂直スタートパルスＶＳＴ、垂直走査の基準となる互いに逆相の垂直クロックＶＣＫ，ＶＣＫＸ、水平走査の開始を指令する垂直スタートパルスＶＳＴ、水平走査の基準となる互いに逆相の水平クロックＨＣＫ，ＨＣＫＸを生成し、垂直スタートパルスＶＳＴ、および垂直クロックＶＣＫ，ＶＣＫＸを垂直スキャナ３２に供給し、水平クロックＨＣＫ，ＨＣＫＸを水平スキャナ３３に供給する。
クロック生成回路３０は、生成された水平クロック（第１のクロック）ＨＣＫ，ＨＣＫＸに対して周期が同じ（Ｔ１＝Ｔ２）でかつデューティ比が小さい互いに逆相の第２のクロックＤＣＫ１，ＤＣＫ２を生成し、水平スキャナ１３に供給する。ここで、デューティ比とは、パルス波形において、パルス幅ｔとパルス繰り返し周期Ｔとの比である。
【００４２】
以下に、レベルシフタを有するクロックバッファ回路３４のクロックパルスＤＣＫ１，ＤＣＫ２の入力側に抵抗素子Ｒ３１，Ｒ３２を設けたことによる利点について説明する。
【００４３】
点順次駆動方式を採用したアクティブマトリクス型液晶表示装置において、ゴーストはサンプリングパルスとしてのクロックパルスＤＣＬ１，ＤＣＫ２と映像信号ＶＤＯの位相関係により決まる。
そのため、一般的にセットとしてはＬＣＤパネルに入力するクロックパルスＤＣＫまたは映像信号ＶＤＯの位相を調整して初期のゴーストマージンあわせを行う。
この位相あわせは、本実施形態のようにクロックバッファ回路３４のクロックＤＣＫ１，ＤＣＫ２の入力側に抵抗素子Ｒ３１，Ｒ３２を設けていない場合には、マスタクロックＭＣＫ単位でしか行えず、仮に６５ＭＨｚのＭＣＫを使用しているセットでは１／６５ＭＨｚ＝１５．４nsec単位でしか可変できないことになる。
【００４４】
図１１（Ａ）は抵抗素子による初期位相合わせを行わない場合のサンプリングパルスとしてのクロックパルスＤＣＫと映像信号ＶＤＯとの位相関係を示す図である。図１１（Ｂ）は抵抗素子による初期位相合わせを行った場合のサンプリングパルスとしてのクロック歩留守ＤＣＫと映像信号ＶＤＯとの位相関係を示す図である。
【００４５】
図１１（Ａ）に示すように、抵抗素子による初期位相合わせを行わない場合、初期の状態で映像信号ＶＤＯが後段（Ｎ＋１）段のサンプリングパルスとしてのクロックパルスＤＣＫと被っている。
そのため、サンプリングパルスとしてのクロックパルスＤＣＫの位相をマスタクロックＭＣＫ一つ分動かして図中、縦線で示す状態になる。そのため、２目盛り分パルスが遅延をおこすと映像信号ＶＤＯは前段（Ｎ−１段）のサンプリングパルスとしてのクロックパルスＤＣＫと被りゴーストが発生する。
【００４６】
これに対して、図１１（Ｂ）に示すように、抵抗素子による初期位相合わせを行う場合、サンプリングパルスとしてのクロックパルスＤＣＫの後段（Ｎ＋１段）の立ち上がりと映像信号ＶＤＯの立下りの位相を完全に同期させる。
これにより、５目盛り分パルスが遅延しないと前段（Ｎ−１段）のサンプリングパルスとしてのクロックパルスＤＣＫに映像信号ＶＤＯは被らず、ゴーストマージンが初期位相をあわせこむことで拡大する。
【００４７】
図１２は、本実施形態に係るクロックバッファ回路３４のレベルシフタ（ＬＶＬ）前、レベルシフタ後、ＤＣＫラインＤＫＬ３１（ＤＫＬ３２）、水平スキャナ３３におけるクロックパルスＤＣＫのトランジェントを示す図である。
図１３は、本実施形態に係るクロックバッファ回路３４のレベルシフタ前、レベルシフタ後、ＤＣＫラインＤＫＬ３１（ＤＫＬ３２）、水平スキャナ３３におけるクロックパルスＤＣＫの遅延量を示す図である。
図１２および図１３において、Ａで示す曲線がレベルシフタ前の特性を、Ｂで示す曲線がレベルシフタ後の特性を、Ｃで示す曲線がＤＣＫラインにおける特性を、Ｄで示す曲線が水平スキャナにおける特性をそれぞれ示している。
【００４８】
本実施形態のように、サンプリングパルスとなるクロックパルスＤＣＫのレベルシフタ前（クロックバッファ回路３４）に位相調整用抵抗素子Ｒ３１，Ｒ３２を挿入することにより、図１２に示すように、レベルシフタ前ではトランジェントはＲＣの時定数のためになまってしまうが、ＤＣＫ用のクロックバッファ回路３４を通ることで波形整形されサンプリングパルスとしては従来のパルスと変わらないトランジェントを保つ。
また、図１３に示すように、位相調整用抵抗素子Ｒ３１，Ｒ３２を挿入することでサンプリングパルスとなるクロックパルスＤＣＫは挿入する抵抗値に比例した遅延関係が得られる。
遅延量は挿入する抵抗値により１ｎｓｅｃ単位の精度で調整でき、マスタクロックＭＣＫ単位のような粗い位相調整ではない。
これにより、初期のゴーストをサンプリングパルスとしてのクロックパルスＤＣＫと映像信号ＶＤＯの位相調整を行いあわせ込むことでゴーストマージン拡大が行える。
【００４９】
以上説明したように、本第１の実施形態によれは、ＬＣＤパネル３０の外部に設けられたクロック生成回路４０により供給される映像信号をサンプリングするためのクロックパルスＤＣＫ，ＤＣＫＸの入力パッドＰＤ３１，ＰＤ３２と、レベルシフタを有し入力クロックシフトをクロックＤＣＫ１，ＤＣＫ２をレベルシフトした後に水平スキャナ３３に供給するクロックバッファ回路３４の入力端子との間に、サンプリングパルスとしてのクロックパルスＤＣＫ，ＤＣＫＸと映像信号ＶＤＯの位相を調整するための抵抗素子Ｒ３１，Ｒ３２が接続されていることから、サンプリングパルスとなる入力パルスＤＣＫ１，ＤＣＫ２の位相を、抵抗素子Ｒ３１，Ｒ３２の抵抗値を調整することにより遅延量を調整することにより、点順次駆動方式を採用したアクティブマトリクス型液晶表示装置において、サンプリングパルスと映像信号ＶＤＯとの位相を合わせこむことでゴーストマージン拡大を実現することができる。
そして、位相調整は抵抗値で決まるために、ＬＣＤパネル３０を駆動するマスタクロックＭＣＫ単位（＝数nsec単位）の位相変化に支配されない。したがって、１ｎｓｅｃ単位の位相合わせを実現することが可能である。
そして、位相調整用抵抗素子Ｒ３１，Ｒ３２を、パネル内部のレベルシフタの前に挿入することにより、パネル入力波形の立上り・立下りτがなまったパルスを入力しても、レベルシフタ後のバッファにより入力パルスは波形整形されるためにサンプリングパルスとしては位相調整用抵抗素子Ｒ３１，Ｒ３２を挿入する前と同等のトランジェントを保つ波形をサンプリングパルスとして用いることができる。
したがって、本第１の実施形態の液晶表示訴追は、ゴーストマージンの拡大を実現でき、ひいては、表示パネルにおける表示画面の縦の縞模様を防止することができる利点がある。
【００５０】
＜第２実施形態＞
図１４は、たとえば液晶セルを画素の表示エレメント（電気光学素子）として用いた本発明の第２の実施形態に係るアクティブマトリクス型液晶表示装置の構成を示すブロック図である。
図１５は、第２の実施形態に係る点順次駆動方式を採用したアクティブマトリクス型液晶表示装置の構成を示す回路図である。
【００５１】
本第２の実施形態が上述した第１の実施形態と異なる点は、位相調整用抵抗素子Ｒ３１，Ｒ３２を、ＬＣＤパネル３０Ａ内ではなくパネル外部にクロックパルスＤＣＫ１，ＤＣＫ２の供給ラインに接続したことにある。
このように、位相調整用抵抗素子Ｒ３１，Ｒ３２は、クロックバッファ回路３４のレベルシフタの前であれば、その配置位置は、パネルの内外を問わない。
その他の構成は、第１の実施形態と同様である。
【００５２】
本第２の実施形態によれば、上述した第１の実施形態と同様に効果を得ることができる。
【００５３】
上記説明では、アナログ映像信号を入力とし、これをサンプリングして点順次にて各画素を駆動するアナログインターフェース駆動回路を搭載した液晶表示装置に適用した場合について説明したが、ディジタル映像信号を入力とし、これをアナログ映像信号に変換し、このアナログ映像信号をサンプリングして点順次にて各画素を駆動するディジタルインターフェース駆動回路を搭載した液晶表示装置にも、同様に適用可能である。
【００５４】
また、上記説明では、各画素に液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例としたが、液晶表示装置への適用に限られるものではなく、各画素の表示エレメントとして、例えばエレクトロルミネッセンス（ＥＬ:electro luminescence）素子を用いたものでもよい。
なお、本発明が適用可能な他の点順次駆動方式としては、周知の１Ｈ反転駆動方式やドット反転駆動方式の外に、映像信号を書き込んだ後の画素配列において、画素の極性が隣り合う左右の画素で同極性となり、かつ上下の画素で逆極性となるように、隣り合う画素列間で奇数行離れた２行、例えば上下の２行の画素に互いに逆極性の映像信号を同時に書き込むいわゆるドットライン反転駆動方式などがある。
また、画像表示パネルは、直視型のほか、ＲＧＢ毎に設けられる投写型液晶パネル（液晶プロジェクタ内の画像表示パネル）であってもよい。
【図面の簡単な説明】
【００５５】
【図１】アクティブマトリクス型液晶表示装置の構成を示すブロック図である。
【図２】一般的な点順次駆動方式を採用したアクティブマトリクス型液晶表示装置の構成を示す回路図である。
【図３】水平クロックＨＣＫ，ＨＣＫＸとクロックＤＣＫ１，ＤＣＫ２とのタイミング関係を示すタイミングチャートである。
【図４】図２の水平スキャナを中心とした動作を説明するための図である。
【図５】図２の水平スキャナを中心とした動作を説明するための波形図である。
【図６】図２の水平スキャナの課題を説明するための図である。
【図７】従来のゴーストマージンの拡大方法を説明するための図である。
【図８】液晶セルを画素の表示エレメント（電気光学素子）として用いた本発明の第１の実施形態に係るアクティブマトリクス型液晶表示装置の構成を示すブロック図である。
【図９】第１の実施形態に係る点順次駆動方式を採用したアクティブマトリクス型液晶表示装置の構成を示す回路図である。
【図１０】第１の実施形態に係るクロックバッファ回路の具体的な構成例を示す図である。
【図１１】サンプリングパルスとしてのクロックパルスＤＣＫと映像信号ＶＤＯとの位相関係を示す図であって、（Ａ）は抵抗素子による初期位相合わせを行わない場合のサンプリングパルスとしてのクロックパルスＤＣＫと映像信号ＶＤＯとの位相関係を示す図であり、（Ｂ）は抵抗素子による初期位相合わせを行った場合のサンプリングパルスとしてのクロックパルスＤＣＫと映像信号ＶＤＯとの位相関係を示す図である。
【図１２】本実施形態に係るクロックバッファ回路のレベルシフタ（ＬＶＬ）前、レベルシフタ後、ＤＣＫライン、水平スキャナにおけるクロックパルスＤＣＫのトランジェントを示す図である。
【図１３】本実施形態に係るクロックバッファ回路のレベルシフタ前、レベルシフタ後、ＤＣＫライン、水平スキャナにおけるクロックパルスＤＣＫの遅延量を示す図である。
【図１４】液晶セルを画素の表示エレメント（電気光学素子）として用いた本発明の第２の実施形態に係るアクティブマトリクス型液晶表示装置の構成を示すブロック図である。
【図１５】第２の実施形態に係る点順次駆動方式を採用したアクティブマトリクス型液晶表示装置の構成を示す回路図である。
【符号の説明】
【００５６】
２…液晶表示装置、３０…ＬＣＤパネル、３１…有効画素部（ＰＸＬＰ）、３２…垂直スキャナ（ＶＳＣＮ）、３３…水平スキャナ（ＨＳＣＮ）、３４…クロックバッファ回路（ＣＬＫＢＵＦ）、３５…プリチャージ回路（ＰＲＣＧ）、Ｒ３１，Ｒ３２…位相調整用抵抗素子、４０…クロック生成回路（ＧＥＮ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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