(57)【要約】    【課題】  高ＥＳＲ化を図るべく積層数を低減しまたは内部電極の膜厚を薄くした場合でも、セラミック素体に対する端子電極の密着性を確保し得る多端子型積層コンデンサを提供する。    【解決手段】  電極層１２１〜１２８は、セラミック素体１の内部にセラミック層を挟んで積層されている。電極層１２１〜１２８は、それぞれ、内部電極Ａ１〜Ａ８と、引き出し電極Ｂ１〜Ｂ８とを含む。電極層１２１について説明すると、引き出し電極Ｂ１は、一端が同層の内部電極Ａ１に接続され、他端がセラミック素体１の側面に導出されている。更に、引き出し電極Ｂ１は、同層の内部電極Ａ１よりも厚く形成されている。【選択図】      図４
2006253371.tif 000002
【特許請求の範囲】
【請求項１】
セラミック素体と、セラミック素体の内部にセラミック層を挟んで積層された複数の電極層とを含む多端子型積層コンデンサであって、
前記電極層は、それぞれ、内部電極と、引き出し電極とを含み、
前記引き出し電極は、一端が同層の内部電極に接続され、他端がセラミック素体の側面に導出され、前記同層の内部電極よりも厚く形成されている、
多端子型積層コンデンサ。
【請求項２】
請求項１に記載された多端子型積層コンデンサであって、
前記引き出し電極は、セラミック素体の側面付近において前記同層の内部電極よりも厚く形成されている、
多端子型積層コンデンサ。
【請求項３】
請求項１または２に記載された多端子型積層コンデンサであって、更に、セラミック素体の側面に設けられた端子電極を含んでおり、
前記引き出し電極の少なくとも１つは、他端が端子電極に接続されている、
多端子型積層コンデンサ。
【請求項４】
請求項１乃至３の何れかに記載された多端子型積層コンデンサであって、
前記電極層は、更にダミー電極を含んでおり、
前記ダミー電極は、同層の内部電極及び引き出し電極から間隔を隔てて配置され、一端がセラミック素体の側面に導出されている、
多端子型積層コンデンサ。
【請求項５】
請求項４に記載された多端子型積層コンデンサであって、
前記電極層の少なくとも一層では、前記ダミー電極が同層の内部電極との関係でみて同極となっている、
多端子型積層コンデンサ。
【請求項６】
請求項１乃至５の何れかに記載された多端子型積層コンデンサであって、
前記セラミック素体は、セラミック層を挟んで積層された前記電極層を有する内層部分と、前記内層部分からみて外層に位置する外層部分とを有し、前記外層部分にダミー電極層を備えており、
前記ダミー電極層は、外層ダミー電極を含んでおり、前記外層ダミー電極は、一端がセラミック素体の側面に導出されている、
多端子型積層コンデンサ。
【請求項７】
多端子型積層コンデンサの製造方法であって、
未焼成セラミックシート上に内部電極層及び第１の引き出し電極層を形成し、
前記第１の引き出し電極層上に第２の引き出し電極層を形成し、
内部電極層及び第１、第２の引き出し電極層を形成した前記未焼成セラミックシートを単位層として積層体を構成するステップを含む
多端子型積層コンデンサの製造方法。
【請求項８】
請求項７に記載された多端子型積層コンデンサの製造方法であって、
前記第２の引き出し電極層は、複数層から構成される
多端子型積層コンデンサの製造方法。
【請求項９】
請求項７または８に記載された多端子型積層コンデンサの製造方法であって、
前記内部電極層上に、セラミックペーストから構成した段差吸収層を形成し、
その後、内部電極層、第１、第２の引き出し電極層及び段差吸収層を形成した前記未焼成セラミックシートを単位層として積層体を構成するステップを含む
多端子型積層コンデンサの製造方法。
【請求項１０】
請求項７乃至９の何れかに記載された多端子型積層コンデンサの製造方法であって、
未焼成セラミックシート上に前記内部電極層及び前記第１の引き出し電極層とともにダミー電極層を形成するステップを含む
多端子型積層コンデンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多端子型積層コンデンサ及びその製造方法に関する。
【背景技術】
【０００２】
デジタル電子機器に搭載されている中央処理装置（ＣＰＵ）の供給用電源では、低電圧化が進む一方で負荷電流は増大している。従って、負荷電流の急激な変化に対し電源電圧の変動を許容値内に抑えることが非常に困難となったため、デカップリングコンデンサと呼ばれる積層コンデンサが電源に接続されるようになった。そして、負荷電流の過渡的な変動時、この積層コンデンサからＣＰＵに電流を供給し、電源電圧の変動を抑えるようにしている。
【０００３】
近年、ＣＰＵの動作周波数の更なる高周波化に伴い、負荷電流は高速でより大きなものとなっている。従って、デカップリングコンデンサとして用いられる積層コンデンサには、等価直列抵抗（ＥＳＲ）を大きくしたいという要求がある。
【０００４】
特許文献１に開示された多端子型積層コンデンサでは、各層の内部電極に、端子電極への接続のための引き出し電極が設けられており、これらの引き出し電極は、セラミック素体の側面に導出されている。端子電極は、メッキなどによりセラミック素体側面に形成され、当該の引き出し電極に接合されている。端子電極は、引き出し電極との接合構造を介してセラミック素体に密着される。
【０００５】
この種の積層コンデンサで高いＥＳＲを得るには、各層に設けられる内部電極の膜厚を減少させる手法が考えられる。
【０００６】
しかし、特許文献１の記載技術では、引き出し電極の膜厚が内部電極の膜厚と同じ構造となっているため、内部電極の膜厚を減少させると、引き出し電極の膜厚も減少してしまう。引き出し電極の膜厚が減少すると、端子電極に対して充分な接合構造を与えることができず、セラミック素体に対する端子電極の密着性を確保するのが難しくなる。
【０００７】
高ＥＳＲ化のためのもう一つの手段としては、積層数を減少させる手法が考えられる。
【０００８】
しかし、積層数を減少させると、引き出し電極の個数も減少することになる。特許文献１の記載技術では、引き出し電極の膜厚が内部電極の膜厚と同じ構造となっており、引き出し電極の個数が減少すると、これもまた、端子電極に対して充分な接合構造を与えることができず、セラミック素体に対する端子電極の密着性を確保するのが難しくなる。
【特許文献１】特開２０００−２０８３６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の課題は、高ＥＳＲ化を図るべく積層数を低減しまたは内部電極の膜厚を薄くした場合でも、セラミック素体に対する端子電極の密着性を確保し得る多端子型積層コンデンサ及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
＜多端子型積層コンデンサ＞
上述した課題を解決するため、本発明に係る多端子型積層コンデンサは、セラミック素体と、セラミック素体の内部にセラミック層を挟んで積層された複数の電極層とを含む。
【００１１】
前記電極層は、それぞれ、内部電極と、引き出し電極とを含む。前記引き出し電極は、一端が同層の内部電極に接続され、他端がセラミック素体の側面に導出され、前記同層の内部電極よりも厚く形成されている。
【００１２】
上述のように、本発明に係る多端子型積層コンデンサは、セラミック素体と、セラミック素体の内部にセラミック層を挟んで積層された複数の電極層とを含む。従って、多端子型積層コンデンサの基本的構造が得られる。
【００１３】
電極層は、それぞれ、内部電極と、引き出し電極とを含んでいる。引き出し電極は、一端が同層の内部電極に接続され、他端がセラミック素体の側面に導出されている。従って、セラミック素体の側面に端子電極を形成し、引き出し電極との接合構造を与えることができる。
【００１４】
本発明では、引き出し電極が同層の内部電極よりも厚く形成される。かかる構成によれば、高ＥＳＲ化を図るべく積層数を低減しまたは内部電極の膜厚を薄くした場合でも、引き出し電極については、端子電極との接合構造に必要な膜厚を確保することができる。従って、端子電極に対し充分な接合構造を与え、セラミック素体に対する端子電極の密着性を確保することができる。よって、熱衝撃による端子電極剥がれを防止できる。
【００１５】
好ましくは、前記引き出し電極は、セラミック素体の側面付近において前記同層の内部電極よりも厚く形成される。
【００１６】
一つの実施の形態において、前記電極層は、更にダミー電極を含んでおり、前記ダミー電極は、同層の内部電極及び引き出し電極から間隔を隔てて配置され、一端がセラミック素体の側面に導出されている。かかる構成によれば、端子電極に、引き出し電極との接合構造のほかにダミー電極との接合構造を与えることができ、これにより、セラミック素体に対する端子電極の密着性を増大させることができる。
【００１７】
前記電極層の少なくとも一層では、前記ダミー電極が同層の内部電極との関係でみて同極となっていることが好ましい。ダミー電極が同層の内部電極との関係でみて同極となっていると、ダミー電極と内部電極との間のショート不良を防止することができる。
【００１８】
もう一つの実施の形態において、前記セラミック素体は、セラミック層を挟んで積層された前記電極層を有する内層部分と、前記内層部分からみて外層に位置する外層部分とを有し、前記外層部分にダミー電極層を備えている。前記ダミー電極層は、外層ダミー電極を含んでおり、前記外層ダミー電極は、一端がセラミック素体の側面に導出されている。かかる構成によれば、端子電極に、引き出し電極との接合構造のほかに外層ダミー電極との接合構造を与えることができ、これにより、セラミック素体に対する端子電極の密着性を増大させることができる。
【００１９】
＜多端子型積層コンデンサの製造方法＞
本発明に係る多端子型積層コンデンサの製造方法においては、未焼成セラミックシート上に内部電極層及び第１の引き出し電極層を形成する。そして、前記第１の引き出し電極層上に第２の引き出し電極層を形成する。そして、内部電極層及び第１、第２の引き出し電極層を形成した前記未焼成セラミックシートを単位層として積層体を構成する。
【００２０】
上述のように、本発明に係る多端子型積層コンデンサの製造方法においては、未焼成セラミックシート上に内部電極層及び第１の引き出し電極層を形成し、第１の引き出し電極層上に第２の引き出し電極層を形成する。従って、内部電極と、同層の内部電極よりも厚く形成される引き出し電極とを備えた基本的構造が得られる。
【００２１】
更に、内部電極層及び第１、第２の引き出し電極層を形成した未焼成セラミックシートを単位層として積層体を構成する。従って、上述した本発明に係る多端子型積層コンデンサが得られることになる。
【００２２】
一つの実施の形態では、前記第２の引き出し電極層は、複数層から構成される。
【００２３】
もう一つの実施の形態では、前記内部電極層上に、セラミックペーストから構成した段差吸収層を形成する。その後、内部電極層、第１、第２の引き出し電極層及び段差吸収層を形成した前記未焼成セラミックシートを単位層として積層体を構成する。かかる段差吸収層によれば、内部電極層と第２の引き出し電極層との間に生じる段差を吸収することができる。
【発明の効果】
【００２４】
以上述べたように、本発明によれば、高ＥＳＲ化を図るべく積層数を低減しまたは内部電極の膜厚を薄くした場合でも、セラミック素体に対する端子電極の密着性を確保し得る多端子型積層コンデンサ及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２５】
＜多端子型積層コンデンサ＞
図１は、本発明に係る多端子型積層コンデンサの一実施形態を示す外観斜視図、図２は、図１の２−２線に沿った断面を示す模式図である。図示のように、本発明に係る多端子型積層コンデンサは、セラミック素体１と、複数の電極層１２１〜１２８とを含む。
【００２６】
セラミック素体１は、例えばチタン酸バリウムを主成分とする誘電体材料などで構成される。セラミック素体１は、長さ方向Ｘ、幅方向Ｙ及び厚さ方向Ｚを有する略直方体形状となっており、幅方向Ｙでみた一方の側面１０１には、端子電極２１〜２４が設けられている。これらの端子電極２１〜２４は、側面１０１において互いに長さ方向Ｘの間隔を隔てて配置されており、隣り合う端子電極が互いに異極となっている。具体的には、端子電極２１、２３が負極となっており、端子電極２２、２４が正極となっている。
【００２７】
セラミック素体１の他方の側面１０２にも、端子電極２５〜２８が設けられている。これらの端子電極２５〜２８は、側面１０２において互いに長さ方向Ｘの間隔を隔てて配置されており、隣り合う端子電極が互いに異極となっている。具体的には、端子電極２５、２７が負極となっており、端子電極２６、２８が正極となっている。
【００２８】
端子電極２１〜２８は、セラミック素体１に導電性ペーストを塗布して焼き付けた下地膜の上に、単層または多層のメッキ膜で構成することができる。下地膜は、例えばＣｕもしくはＡｇを主成分として構成され、メッキ膜は、例えばＮｉ／Ｓｎの多層メッキ膜などで構成される。
【００２９】
図２を参照すると、電極層１２１〜１２８は、セラミック素体１の内部にセラミック層を挟んで積層されている。詳しく説明すると、セラミック素体１は、内層部分１２と、内層部分１２の上層に位置する第１の外層部分１１と、内層部分１２の下層に位置する第２の外層部分１３とからなり、電極層１２１〜１２８は、セラミック素体１の内層部分１２に配置されている。電極層１２１〜１２８は、例えばＮｉなどで構成される。
【００３０】
図３は、電極層１２１〜１２８の構成を示す模式図である。以下、電極層１２１〜１２８について順次に説明する。
【００３１】
まず、電極層１２１について説明すると、電極層１２１は、内部電極Ａ１と、引き出し電極Ｂ１とを含む。内部電極Ａ１は、誘電体層を挟んで電極層１２２の内部電極Ａ２に対向するように設けられており、静電容量電極として機能する。引き出し電極Ｂ１は、一端が同層の内部電極Ａ１に接続されており、他端がセラミック素体の一側面に導出されて端子電極２１に接続されている。従って、内部電極Ａ１は、引き出し電極Ｂ１を介して端子電極２１に電気的に接続されることになり、端子電極２１と同極に、即ち、負極になる。
【００３２】
電極層１２１は、更に、ダミー電極Ｄ１１〜Ｄ１３を含む。ダミー電極Ｄ１１〜Ｄ１３は、それぞれ、同層の内部電極Ａ１及び引き出し電極Ｂ１から間隔を隔てて配置されている。更に、これらのダミー電極Ｄ１１〜Ｄ１３は、それぞれ、同層の内部電極Ａ１との関係でみて同極となるよう、端子電極２１〜２８のうち選択された端子電極に接続されている。詳しく説明すると、内部電極Ａ１は負極となっており、ダミー電極Ｄ１１は、一端がセラミック素体の一側面に導出され、負極の端子電極２３に接続されている。ダミー電極Ｄ１２、Ｄ１３は、一端がセラミック素体のもう一つの側面に導出され、それぞれ、負極の端子電極２５、２７に接続されている。
【００３３】
次に、電極層１２２について説明すると、電極層１２２は、内部電極Ａ２と、引き出し電極Ｂ２とを含む。内部電極Ａ２は、誘電体層を挟んで電極層１２１の内部電極Ａ１及び電極層１２３の内部電極Ａ３に対向するように設けられており、静電容量電極として機能する。引き出し電極Ｂ２は、一端が同層の内部電極Ａ２に接続されており、他端がセラミック素体の一側面に導出されて端子電極２２に接続されている。従って、内部電極Ａ２は、引き出し電極Ｂ２を介して端子電極２２に電気的に接続されることになり、端子電極２２と同極に、即ち、正極になる。
【００３４】
電極層１２２は、更に、ダミー電極Ｄ２１〜Ｄ２３を含んでおり、ダミー電極Ｄ２１〜Ｄ２３は、それぞれ、同層の内部電極Ａ２及び引き出し電極Ｂ２から間隔を隔てて配置されている。更に、これらのダミー電極Ｄ２１〜Ｄ２３は、それぞれ、同層の内部電極Ａ２との関係でみて同極となるよう、端子電極２１〜２８のうち選択された端子電極に接続されている。詳しく説明すると、内部電極Ａ２は正極となっており、ダミー電極Ｄ２１は、一端がセラミック素体の一側面に導出され、正極の端子電極２４に接続されている。ダミー電極Ｄ２２、Ｄ２３は、一端がセラミック素体のもう一つの側面に導出され、正極の端子電極２６、２８にそれぞれ接続されている。
【００３５】
以下、電極層１２３〜１２８についても同様であり、それらの説明にあたっては、できるだけ重複説明を省略する。
【００３６】
電極層１２３について説明すると、引き出し電極Ｂ３は、一端が同層の内部電極Ａ３に接続されており、他端がセラミック素体の側面に導出されて端子電極２３に接続されている。従って、内部電極Ａ３は、引き出し電極Ｂ３を介して端子電極２３に電気的に接続されることになり、端子電極２３と同極に、即ち、負極になる。ダミー電極Ｄ３１〜Ｄ３３は、同層の内部電極Ａ３との関係でみて同極となるよう、負極の端子電極２１、２５、２７にそれぞれ接続されている。
【００３７】
次に、電極層１２４について説明すると、引き出し電極Ｂ４は、一端が同層の内部電極Ａ４に接続されており、他端がセラミック素体の側面に導出されて端子電極２４に接続されている。従って、内部電極Ａ４は、引き出し電極Ｂ４を介して端子電極２４に電気的に接続されることになり、端子電極２４と同極に、即ち、正極になる。ダミー電極Ｄ４１〜Ｄ４３は、同層の内部電極Ａ４との関係でみて同極となるよう、正極の端子電極２２、２６、２８にそれぞれ接続されている。
【００３８】
次に、電極層１２５について説明すると、引き出し電極Ｂ５は、一端が同層の内部電極Ａ５に接続されており、他端がセラミック素体の側面に導出されて端子電極２５に接続されている。従って、内部電極Ａ５は、引き出し電極Ｂ５を介して端子電極２５に電気的に接続されることになり、端子電極２５と同極に、即ち、負極になる。ダミー電極Ｄ５１〜Ｄ５３は、同層の内部電極Ａ５との関係でみて同極となるよう、負極の端子電極２１、２３、２７にそれぞれ接続されている。
【００３９】
次に、電極層１２６について説明すると、引き出し電極Ｂ６は、一端が同層の内部電極Ａ６に接続されており、他端がセラミック素体の側面に導出されて端子電極２６に接続されている。従って、内部電極Ａ６は、引き出し電極Ｂ６を介して端子電極２６に電気的に接続されることになり、端子電極２６と同極に、即ち、正極になる。ダミー電極Ｄ６１〜Ｄ６３は、同層の内部電極Ａ６との関係でみて同極となるよう、正極の端子電極２２、２４、２８にそれぞれ接続されている。
【００４０】
次に、電極層１２７について説明すると、引き出し電極Ｂ７は、一端が同層の内部電極Ａ７に接続されており、他端がセラミック素体の側面に導出されて端子電極２７に接続されている。従って、内部電極Ａ７は、引き出し電極Ｂ７を介して端子電極２７に電気的に接続されることになり、端子電極２７と同極に、即ち、負極になる。ダミー電極Ｄ７１〜Ｄ７３は、同層の内部電極Ａ７との関係でみて同極となるよう、負極の端子電極２１、２３、２５にそれぞれ接続されている。
【００４１】
最後に、電極層１２８について説明すると、引き出し電極Ｂ８は、一端が同層の内部電極Ａ８に接続されており、他端がセラミック素体の側面に導出されて端子電極２８に接続されている。従って、内部電極Ａ８は、引き出し電極Ｂ８を介して端子電極２８に電気的に接続されることになり、端子電極２８と同極に、即ち、正極になる。ダミー電極Ｄ８１〜Ｄ８３は、同層の内部電極Ａ８との関係でみて同極となるよう、正極の端子電極２２、２４、２６にそれぞれ接続されている。
【００４２】
電極層１２１〜１２８の基本的構成は、以上説明した通りである。詳細な構成については、以下、電極層１２１をとりあげ、説明する。
【００４３】
図４は、図２に示された断面に関し、電極層１２１、１２２の近傍部分を拡大して示す図である。図４を参照すると、電極層１２１の引き出し電極Ｂ１は、同層の内部電極Ａ１と一体的に形成されている。
【００４４】
更に、引き出し電極Ｂ１は、セラミック素体１の側面１０１付近において内部電極Ａ１よりも厚く形成されている。詳しくは、引き出し電極Ｂ１の層厚ｔ３が、内部電極Ａ１の層厚ｔ１よりも大きくなっている。引き出し電極Ｂ１の層厚ｔ３は、セラミック素体１の側面１０１付近でみたときの層厚を指し、内部電極Ａ１の層厚ｔ１は、静電容量電極としての機能を担う実質部分の層厚を指す。
【００４５】
引き出し電極Ｂ１の層厚ｔ３は、内部電極Ａ１の層厚ｔ１や、内部電極間でみたセラミック層の層厚ｔ５などを考慮して定められる。層厚ｔ３の好ましい範囲は
ｔ１＜ｔ３＜ｔ５                                                （１）
であり、より好ましい範囲は
１．５×ｔ１≦ｔ３≦０．９×ｔ５                                （２）
である。数値例を挙げると、内部電極Ａ１の層厚ｔ１が２μｍ、内部電極間でみたセラミック層の層厚ｔ５が６μｍのとき、引き出し電極Ｂ１の層厚ｔ３を４μｍとすることができる。
【００４６】
以下、電極層１２２〜１２８の内部電極Ａ２〜Ａ８及び引き出し電極Ｂ２〜Ｂ８についても、電極層１２１のそれらと同様な構成とすることができる。
【００４７】
再び図２を参照し、説明を続ける。セラミック素体１の第１の外層部分１１には、ダミー電極層１１１〜１１ｎが備えられている。同様に第２の外層部分１３にも、ダミー電極層１３１〜１３ｎが備えられている。これらのダミー電極層は、例えばＮｉなどで構成され、セラミック層を挟んで積層される。以下、第１の外層部分１１のダミー電極層１１１〜１１ｎについて代表的に説明する。
【００４８】
図５は、ダミー電極層１１１〜１１ｎの構成を示す模式図である。まず、ダミー電極層１１１について説明する。ダミー電極層１１１は、外層ダミー電極Ｅ１１〜Ｅ１４を含んでおり、外層ダミー電極Ｅ１１〜Ｅ１４は、それぞれ、一端がセラミック素体の側面に導出され、端子電極２１〜２８のうち選択された端子電極に接続されている。詳しくは、外層ダミー電極Ｅ１１、Ｅ１２が、セラミック素体の一側面に導出され、正極の端子電極２２、２４にそれぞれ接続されており、外層ダミー電極Ｅ１３、Ｅ１４が、セラミック素体のもう一つの側面に導出され、正極の端子電極２６、２８にそれぞれ接続されている。
【００４９】
次に、ダミー電極層１１２について説明する。ダミー電極層１１２は、外層ダミー電極Ｅ２１〜Ｅ２４を含んでおり、外層ダミー電極Ｅ２１〜Ｅ２４は、それぞれ、一端がセラミック素体の側面に導出され、端子電極２１〜２８のうち選択された端子電極に接続されている。詳しくは、外層ダミー電極Ｅ２１、Ｅ２２が、セラミック素体の一側面に導出され、負極の端子電極２１、２３にそれぞれ接続されており、外層ダミー電極Ｅ２３、Ｅ２４が、セラミック素体のもう一つの側面に導出され、負極の端子電極２５、２７にそれぞれ接続されている。
【００５０】
以下、ダミー電極層１１３〜１１ｎについても同様な構成とすることができる。例えば、ダミー電極層１１３〜１１ｎのうち、奇数参照番号の層をダミー電極層１１１と同じ構成とし、偶数参照番号の層をダミー電極層１１２と同じ構成とすればよい。
【００５１】
また、第２の外層部分１３のダミー電極層１３１〜１３ｎについても、第１の外層部分１１のダミー電極層１１１〜１１ｎと同様な構成とすることができる。例えば、ダミー電極層１３１〜１３ｎを、それぞれ、ダミー電極層１１ｎ〜１１１と同じ構成とし、内層部分１２の電極層１２１〜１２８を挟んで対称な構成を確保することができる。
【００５２】
また、第１の外層部分１１に配置されるダミー電極層の層数、及び、第２の外層部分１３に配置されるダミー電極層の層数は、それぞれ、任意の数をとり得る。
【００５３】
図１及び図２を参照して説明したように、本発明に係る多端子型積層コンデンサは、セラミック素体１と、セラミック素体１の内部にセラミック層を挟んで積層された複数の電極層１２１〜１２８とを含む。従って、多端子型積層コンデンサの基本的構造が得られる。
【００５４】
更に図３を参照して説明したように、電極層１２１〜１２８は、内部電極Ａ１〜Ａ８と、引き出し電極Ｂ１〜Ｂ８とを含んでいる。これらの引き出し電極Ｂ１〜Ｂ８は、それぞれ、一端が同層の内部電極Ａ１〜Ａ８に接続され、他端がセラミック素体１の側面に導出されている。従って、セラミック素体１の側面に端子電極２１〜２８を形成し、引き出し電極Ｂ１〜Ｂ８との接合構造を与えることができる。
【００５５】
本発明では、引き出し電極Ｂ１〜Ｂ８が、それぞれ、同層の内部電極Ａ１〜Ａ８よりも厚く形成される。かかる構成によれば、高ＥＳＲ化を図るべく積層数を低減しまたは内部電極Ａ１〜Ａ８の層厚を薄くした場合でも、引き出し電極Ｂ１〜Ｂ８については、端子電極２１〜２８との接合構造に必要な層厚を確保することができる。例えば、図４を参照すると、引き出し電極Ｂ１の層厚ｔ３が、内部電極Ａ１の層厚ｔ１よりも大きくなっている。従って、内部電極Ａ１の層厚ｔ１を薄くした場合でも、引き出し電極Ｂ１については、端子電極２１との接合構造に必要な層厚ｔ３を確保することができる。
【００５６】
従って、端子電極２１〜２８に対し充分な接合構造を与え、セラミック素体１に対する端子電極２１〜２８の密着性を確保することができる。よって、熱衝撃による端子電極剥がれを防止できる。
【００５７】
図示実施形態では、８層の電極層１２１〜１２８を備えた構成となっているが、本発明は、そのような構成に限定されることはなく、電極層の層数は、２以上の任意の数をとり得る。
【００５８】
更に図３を参照して説明したように、電極層１２１〜１２８は、ダミー電極Ｄ１１〜Ｄ８３を含んでおり、これらのダミー電極は、それぞれ、一端がセラミック素体１の側面に導出され、選択された端子電極に接続されている。例えば、ダミー電極Ｄ３１、Ｄ５１、Ｄ７１は、それぞれ、一端がセラミック素体１の側面に導出されて端子電極２１に接続されている。従って、端子電極２１には、引き出し電極Ｂ１との接合構造のほかに、ダミー電極Ｄ３１、Ｄ５１、Ｄ７１との接合構造が与えられることになり、これにより、セラミック素体１に対する端子電極２１の密着性を増大させることができる。他の端子電極２２〜２８についても同様である。
【００５９】
しかも、ダミー電極Ｄ１１〜Ｄ８３は、同層の内部電極との関係でみて同極となっている。例えば、ダミー電極Ｄ１１〜Ｄ１３は、同層の内部電極Ａ１（負極）との関係でみて同極に、即ち、負極になっている。従って、内部電極Ａ１とダミー電極Ｄ１１〜Ｄ１３との間のショート不良が防止される。他の内部電極Ａ２〜Ａ８についても同様である。
【００６０】
図示実施形態では、ダミー電極Ｄ１１〜Ｄ８３が、それぞれ、同層の内部電極Ａ１〜Ａ８と同じ厚さに形成されているが、これと異なり、ダミー電極Ｄ１１〜Ｄ８３を、それぞれ、同層の内部電極Ａ１〜Ａ８よりも厚く形成してもよい。かかる構成によれば、高ＥＳＲ化を図るべく積層数を低減しまたは内部電極Ａ１〜Ａ８の層厚を薄くした場合でも、ダミー電極Ｄ１１〜Ｄ８３については、端子電極２１〜２８との接合構造に必要な層厚を確保することができ、セラミック素体１に対する端子電極２１〜２８の密着性を更に増大させることができる。
【００６１】
＜多端子型積層コンデンサの製造方法＞
次に、本発明に係る多端子型積層コンデンサの製造方法の一実施形態について説明する。この実施形態は、図１〜図５に示した多端子型積層コンデンサの製造方法に係る。
【００６２】
図６は、本発明に係る多端子型積層コンデンサの製造方法の一実施形態に含まれるステップを示す図、図７は、図６の７−７線に沿った部分拡大端面図である。図示では、多端子型積層コンデンサに設けられる電極層の一つ（例えば電極層１２１）に供せられる領域６２１を代表的に示してある。
【００６３】
図６及び図７を参照すると、未焼成セラミックシート（セラミックグリーンシート）４１が、支持体３の一面に付着されている。未焼成セラミックシート４１は、セラミック粉末、溶剤及びバインダなどを混合したセラミックペーストで構成され、一定の厚さとなっている。また、支持体３は、適当な可撓性プラスチックフィルムで構成される。
【００６４】
次に、図６及び図７に示すように、未焼成セラミックシート４１上に内部電極層Ａ１ａ、第１の引き出し電極層Ｂ１ａ及びダミー電極層Ｄ１１ａ〜Ｄ１３ａを所定パターンで形成する。図示実施形態では、内部電極層Ａ１ａ及び第１の引き出し電極層Ｂ１ａは、一体的に形成され、未焼成セラミックシート４１上で所定の厚さとなっている。また、ダミー電極層Ｄ１１ａ〜Ｄ１３ａも、内部電極層Ａ１ａ及び第１の引き出し電極層Ｂ１ａと同じ厚さとなっている。これらの電極層は、導体ペーストを印刷することにより形成される。導体ペーストは、導体粉末、溶剤及びバインダなどを混合することにより得られる。印刷手法としては、スクリーン印刷法、グラビア印刷法またはオフセット印刷法などが挙げられる。
【００６５】
尚、図には表れていないが、領域６２１の周囲には、他の電極層（例えば電極層１２２〜１２８）に供せられる領域があり、これらの領域でも同様に、内部電極層Ａ２ａ〜Ａ８ａ、第１の引き出し電極層Ｂ２ａ〜Ｂ８ａ及びダミー電極層Ｄ２１ａ〜Ｄ８３ａが形成される。
【００６６】
次に、図８に示すように、第１の引き出し電極層Ｂ１ａ上に第２の引き出し電極層Ｂ１ｂを形成する。第２の引き出し電極層Ｂ１ｂは、第１の引き出し電極層Ｂ１ａと同じ形状パターンで形成され、第１の引き出し電極層Ｂ１ａ上で所定の厚さとなっている。第２の引き出し電極層Ｂ１ｂは、内部電極層Ａ１ａ及び第１の引き出し電極層Ｂ１ａと同様に、導体ペーストを印刷することにより形成される。図示実施形態では、第２の引き出し電極層Ｂ１ｂは、単一層で構成されている。これと異なり、第２の引き出し電極層は複数層で構成されていてもよく、かかる構成の第２の引き出し電極層は、導体ペーストの印刷を複数回繰り返すことにより得られる。
【００６７】
次に、図９に示すように、内部電極層Ａ１ａ上に段差吸収層４３を形成する。段差吸収層４３は、内部電極層Ａ１ａと第２の引き出し電極層Ｂ１ｂとの間に生じる段差を吸収する機能を担う。図示実施形態では、段差吸収層４３は、未焼成セラミックシート４１上の領域６２１のうち、内部電極層Ａ１ａ、第１の引き出し電極層Ｂ１ａ及びダミー電極層Ｄ１１ａ〜Ｄ１３ａが設けられていない余白領域にも形成され、余白領域と第２の引き出し電極層Ｂ１ｂとの間に生じる段差を吸収する機能も担う。段差吸収層４３は、その表面が第２の引き出し電極層Ｂ１ｂの表面と同一の高さ位置となるように形成されることが好ましい。段差吸収層４３は、基本的には、未焼成セラミックシート４１と同様な構成のセラミックペーストで構成される。
【００６８】
次に、図１０に示すように、内部電極層Ａ１ａ、第１、第２の引き出し電極層Ｂ１ａ、Ｂ１ｂ及び段差吸収層４３を形成した未焼成セラミックシート４１を単位層５２１〜５２８として積層体を構成する。図示実施形態では、これらの単位層５２１〜５２８に加え、外層ダミー電極層Ｅ１ａを形成した未焼成セラミックシート４２を外層単位層５１１〜５１ｎ、５３１〜５３ｎとして積層体を構成する。図示実施形態では、積層体を構成するための手法として、外層単位層５１１〜５１ｎ、単位層５２１〜５２８及び外層単位層５３１〜５３ｎを積層台７上で積層する手法が採用されているが、かかる手法に限定されることはない。例えば、セラミックグリーンシート（未焼成セラミックシート）の形成工程や電極層の印刷工程などを、必要な回数だけ可撓性支持体上で繰り返す手法を採用してもよい。
【００６９】
このようにして得られたシート積層体を加圧した後、一チップ領域に裁断すると、積層グリーンチップが得られる。更に脱バインダ、焼成及び端子電極形成等の工程を行うと、図１〜図５に示した多端子型積層コンデンサが得られる。
【００７０】
本発明に係る多端子型積層コンデンサの製造方法においては、図６及び図７に示すように、未焼成セラミックシート４１上に内部電極層Ａ１ａ及び第１の引き出し電極層Ｂ１ａを形成した後、図８に示すように、第１の引き出し電極層Ｂ１ａ上に第２の引き出し電極層Ｂ１ｂを形成する。従って、内部電極と、同層の内部電極よりも厚く形成される引き出し電極とを備えた基本的構造が得られる。
【００７１】
この後、図１０に示すように、内部電極層Ａ１ａ及び第１、第２の引き出し電極層Ｂ１ａ、Ｂ１ｂを形成した未焼成セラミックシート４１を単位層５２１〜５２８として積層体を構成する。従って、本発明に係る多端子型積層コンデンサを構成することができる。詳しくは、単位層５２１〜５２８が、図２に示したセラミック素体１の内層部分１２を構成し、外層単位層５１１〜５１ｎ、５３１〜５３ｎが、セラミック素体１の外層部分１１、１３を構成することになる。
【００７２】
図示実施形態の場合、図９に示すように内部電極層Ａ１ａ上にセラミックペーストから構成した段差吸収層４３を形成する。その後、図１０に示すように、内部電極層Ａ１ａ、第１、第２の引き出し電極層Ｂ１ａ、Ｂ１ｂ及び段差吸収層４３を形成した未焼成セラミックシート４１を単位層５２１〜５２８として積層体を構成する。かかる段差吸収層４３によれば、内部電極層Ａ１ａと第２の引き出し電極層Ｂ１ｂとの間に生じる段差を吸収することができる。
【００７３】
図９に示した構成では、段差吸収層４３は、その表面が第２の引き出し電極層Ｂ１ｂの表面と同一の高さ位置となるように形成されているが、かかる構成に限定されることはない。この点については、例えば、段差吸収層の表面が第２の引き出し電極層の表面よりも低い高さ位置であっても、段差吸収作用が得られることから明らかであろう。
【図面の簡単な説明】
【００７４】
【図１】本発明に係る多端子型積層コンデンサの一実施形態を示す外観斜視図である。
【図２】図１の２−２線に沿った断面を示す模式図である。
【図３】電極層の構成を示す模式図である。
【図４】図２に示された断面に関し、電極層１２１、１２２の近傍部分を拡大して示す図である。
【図５】ダミー電極層の構成を示す模式図である。
【図６】本発明に係る多端子型積層コンデンサの製造方法の一実施形態に含まれるステップを示す図である。
【図７】図６の７−７線に沿った部分拡大端面図である。
【図８】図６及び図７に示したステップの後のステップを示す図である。
【図９】図８に示したステップの後のステップを示す図である。
【図１０】図９に示したステップの後のステップを示す図である。
【符号の説明】
【００７５】
１                      セラミック素体
１２１〜１２８          電極層
Ａ１〜Ａ８              内部電極
Ｂ１〜Ｂ８              引き出し電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2006253371.tif 000009
【図８】
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【図９】
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【図１０】
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