(57)【要約】【課題】銅を主導体膜とする配線間の絶縁破壊耐性を向上させる。【解決手段】複数の配線層Ｎ１〜Ｎｘのうち、ウエハの主面に相対的に近い配線層Ｎ１の配線形成工程においては、埋込配線Ｌｎの上面と絶縁膜１２ｂの上面との間に段差が形成されるようにし、複数の配線層Ｎ１〜Ｎｘのうち、ウエハの主面から相対的に遠い配線層Ｎｘの配線形成工程においては、上記段差を形成する工程を経ずに、主導体膜１８ａの上面が絶縁膜１２ｂの上面とほぼ一致した状態で絶縁膜１５ｂを堆積する。これにより、ＴＤＤＢ寿命を向上させることができ、また、プロセス上の制約を満たすことができるので、全体的に信頼性の高い半導体装置を提供することが可能となる。【選択図】図２３
2006179948.tif 000002
【特許請求の範囲】
【請求項１】
ウエハ上に形成される複数の配線層の各々の配線形成工程において、（ａ）ウエハ上に第１絶縁膜を堆積する工程、（ｂ）前記第１絶縁膜に配線開口部を形成する工程、（ｃ）前記配線開口部内に、銅の拡散に対してバリア性を有する第１導体膜および銅を主成分とする第２導体膜を含む配線を形成する工程、（ｄ）前記第１絶縁膜および配線上に第２絶縁膜を堆積する工程を有し、
前記複数の配線層のうち、前記ウエハの主面に相対的に近い配線層の配線形成工程においては、前記（ｃ）工程と（ｄ）工程との間に、前記第２導体膜において前記第２絶縁膜が堆積される側の第１面と、前記第１絶縁膜において前記第２絶縁膜が堆積される側の第２面との間に段差が形成されるような加工を施す工程を有し、
前記複数の配線層のうち、前記ウエハの主面から相対的に遠い配線層の配線形成工程においては、前記段差を形成する工程を経ずに、前記第２絶縁膜を堆積することを特徴とする半導体装置の製造方法。
【請求項２】
ウエハ上に形成される複数の配線層の少なくとも２つの配線層の配線形成工程において、（ａ）ウエハ上に第１絶縁膜を堆積する工程、（ｂ）前記第１絶縁膜に配線開口部を形成する工程、（ｃ）前記配線開口部内に、銅の拡散に対してバリア性を有する第１導体膜および銅を主成分とする第２導体膜を含む配線を形成する工程、（ｄ）前記第２導体膜において第２絶縁膜が堆積される側の第１面と、前記第１絶縁膜において前記第２絶縁膜が堆積される側の第２面との間に段差が形成されるような加工を施す工程、（ｅ）前記第１絶縁膜および配線上に前記第２絶縁膜を堆積する工程を有し、
前記複数の配線層のうち、前記ウエハの主面に相対的に近い配線層の配線における第２導体膜の前記段差を、前記複数の配線層のうち、前記ウエハの主面から相対的に遠い配線層の配線における第２導体膜の前記段差よりも大きく形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｄ）工程は、前記第２導体膜の第１面が前記第１絶縁膜の第２面よりも前記ウエハの主面の方向に窪むように、前記第２導体膜の第１面の表層を選択的にエッチング除去する工程であることを特徴とする半導体装置の製造方法。
【請求項４】
ウエハ上に形成される複数の配線層の各々の配線形成工程において、（ａ）ウエハ上に第１絶縁膜を堆積する工程、（ｂ）前記第１絶縁膜に配線開口部を形成する工程、（ｃ）前記配線開口部内に、銅の拡散に対してバリア性を有する第１導体膜および銅を主成分とする第２導体膜を含む配線を形成する工程、（ｄ）前記第１絶縁膜および配線上に第２絶縁膜を堆積する工程を有し、
前記複数の配線層のうち、前記ウエハの主面に相対的に近い配線層の配線形成工程においては、前記（ｃ）工程と（ｄ）工程との間に、前記第１、第２導体膜において前記第２絶縁膜が堆積される側の第１面と、前記第１絶縁膜において前記第２絶縁膜が堆積される側の第２面との間に段差が形成されるような加工を施す工程を有し、
前記複数の配線層のうち、前記ウエハの主面から相対的に遠い配線層の配線形成工程においては、前記段差を形成する工程を経ずに、前記第２絶縁膜を堆積することを特徴とする半導体装置の製造方法。
【請求項５】
ウエハ上に形成される複数の配線層の少なくとも２つの配線層の配線形成工程において、（ａ）ウエハ上に第１絶縁膜を堆積する工程、（ｂ）前記第１絶縁膜に配線開口部を形成する工程、（ｃ）前記配線開口部内に、銅の拡散に対してバリア性を有する第１導体膜および銅を主成分とする第２導体膜を含む配線を形成する工程、（ｄ）前記第１、第２導体膜において第２絶縁膜が堆積される側の第１面と、前記第１絶縁膜において前記第２絶縁膜が堆積される側の第２面との間に段差が形成されるような加工を施す工程、（ｅ）前記第１絶縁膜および配線上に前記第２絶縁膜を堆積する工程を有し、
前記複数の配線層のうち、前記ウエハの主面に相対的に近い配線層の配線における前記段差を、前記複数の配線層のうち、前記ウエハの主面から相対的に遠い配線層の配線における前記段差よりも大きく形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｄ）工程は、前記第１、第２導体膜の第１面が前記第１絶縁膜の研磨面よりも前記ウエハの主面の方向に窪むように、前記第１、第２導体膜の第１面の表層を選択的にエッチング除去する工程であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項５記載の半導体装置の製造方法において、
前記（ｄ）工程は、前記第１、第２導体膜の第１面が前記第１絶縁膜の第２面よりも前記ウエハの主面から遠ざかる方向に突出するように、前記第１絶縁膜の第２面を選択的にエッチング除去する工程であることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上に形成された複数の配線層の少なくとも２つの配線層は、（ａ）第１絶縁膜に形成された配線開口部、（ｂ）前記配線開口部内に、銅の拡散に対してバリア性を有する第１導体膜および銅を主成分とする第２導体膜を埋め込むことで形成された配線、（ｃ）前記第１絶縁膜および前記配線上に堆積された第２絶縁膜を有し、
前記複数の配線層のうち、前記半導体基板の主面に相対的に近い配線層の配線には、前記第２導体膜において前記第２絶縁膜が堆積される側の第１面と、前記第１導体膜および前記第１絶縁膜において前記第２絶縁膜が堆積される側の第２面との間に段差が設けられ、
前記複数の配線層のうち、前記半導体基板の主面から相対的に遠い配線層の配線には、前記第２導体膜の第１面と、前記第１導体膜および第１絶縁膜の第２面とがほぼ一致するように形成されていることを特徴とする半導体装置。
【請求項９】
半導体基板上に形成された複数の配線層の少なくとも２つの配線層は、（ａ）第１絶縁膜に形成された配線開口部、（ｂ）前記配線開口部内に、銅の拡散に対してバリア性を有する第１導体膜および銅を主成分とする第２導体膜を埋め込むことで形成され、前記第２導体膜において第２絶縁膜が堆積される側の第１面と、前記第１導体膜および前記第１絶縁膜において前記第２絶縁膜が堆積される側の第２面との間に段差が設けられた配線、（ｃ）前記第１絶縁膜および前記配線上に堆積された第２絶縁膜を有し、
前記複数の配線層のうち、前記半導体基板の主面に相対的に近い配線層の配線における前記段差は、前記複数の配線層のうち、前記半導体基板の主面から相対的に遠い配線層の配線における前記段差よりも大きいことを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、前記段差は、前記第２導体膜の第１面が前記第１導体膜および前記第１絶縁膜の第２面よりも前記半導体基板の主面の方向に窪むことにより形成されていることを特徴とする半導体装置。
【請求項１１】
半導体基板上に形成された複数の配線層の少なくとも２つの配線層は、（ａ）第１絶縁膜に形成された配線開口部、（ｂ）前記配線開口部内に、銅の拡散に対してバリア性を有する第１導体膜および銅を主成分とする第２導体膜を埋め込むことで形成された配線、（ｃ）前記第１絶縁膜および前記配線上に堆積された第２絶縁膜を有し、
前記複数の配線層のうち、前記半導体基板の主面に相対的に近い配線層の配線には、前記第１、第２導体膜において前記第２絶縁膜が堆積される側の第１面と、前記第１絶縁膜において前記第２絶縁膜が堆積される側の第２面との間に段差が設けられ、
前記複数の配線層のうち、前記半導体基板の主面から相対的に遠い配線層の配線には、前記第１、第２導体膜の第１面と、前記第１絶縁膜の第２面とがほぼ一致するように形成されていることを特徴とする半導体装置。
【請求項１２】
半導体基板上に形成された複数の配線層の少なくとも２つの配線層は、（ａ）第１絶縁膜に形成された配線開口部、（ｂ）前記配線開口部内に、銅の拡散に対してバリア性を有する第１導体膜および銅を主成分とする第２導体膜を埋め込むことで形成され、前記第１、第２導体膜において第２絶縁膜が堆積される側の第１面と、前記第１絶縁膜において前記第２絶縁膜が堆積される側の第２面との間に段差が設けられた配線、（ｃ）前記第１絶縁膜および前記配線上に堆積された第２絶縁膜を有し、
前記複数の配線層のうち、前記半導体基板の主面に相対的に近い配線層の配線における前記段差は、前記複数の配線層のうち、前記半導体基板の主面から相対的に遠い配線層の配線における前記段差よりも大きいことを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、前記段差は、前記第１、第２導体膜の第１面が、前記第１絶縁膜の第２面よりも前記半導体基板の主面の方向に窪むことにより形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１２記載の半導体装置において、前記段差は、前記第１、第２導体膜の第１面が、前記第１絶縁膜の第２面よりも前記半導体基板の主面から遠ざかる方向に突出することにより形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置技術に関し、特に、銅を主成分とする主導体膜を含む埋込配線を有する半導体装置の製造方法および半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
埋込配線構造は、絶縁膜に形成された配線溝や孔等のような配線開口部内に、ダマシン（Damascene）技術（シングルダマシン（Single-Damascene）技術およびデュアルダマシン（Dual-Damascene）技術）と称する配線形成技術によって、配線材料を埋め込むことで形成される。しかし、主配線材料が銅の場合、銅がアルミニウム等のような金属と比較して絶縁膜中に拡散され易いことから、その銅からなる埋込配線が絶縁膜と直接接しないように、その埋込配線の表面（底面および側面）を薄いバリア金属膜で覆うことにより、その埋込配線中の銅が絶縁膜中に拡散するのを抑制または防止するようにしている。また、配線開口部が形成された絶縁膜の上面上に、例えば窒化シリコン膜等からなる配線キャップ用絶縁膜を形成して上記埋込配線の上面を覆うことにより、その埋込配線中の銅が埋込配線の上面から絶縁膜中に拡散するのを抑制または防止するようにしている。
【０００３】
なお、ダマシン配線技術としては、例えば特開２０００−３２３４７９号公報（特許文献１参照）に記載があり、銅配線上面と絶縁膜上面とをずらした埋込配線構造が開示されている。また、例えば特開平１１−１１１８４３号公報（特許文献２参照）には、埋込配線における銅層上面を絶縁膜上面よりも低く形成し、そこにバリア絶縁膜を埋め込む埋込配線構造が開示されている。また、例えば特開平１０−５０６３２号公報（特許文献３参照）には、埋込配線における銅層およびバリアメタルの上面を絶縁膜上面よりも低く形成し、そこにバリア絶縁膜を埋め込む埋込配線構造が開示されている。また、例えば特開２０００−２７７６１２号公報（特許文献４参照）には、埋込配線のバリアメタルおよび金属膜の上面を絶縁膜上面より高く形成することにより、ＣＭＰ（Chemical Mechanical Polishing）のスラリ残留を防止する技術が開示されている。さらに、例えば特開平１０−１８９６０２号公報（特許文献５参照）には、タングステンプラグの上面を絶縁膜上面よりも若干高く形成し埋め込んだプラグに丸みを持たせる技術が開示されている。
【特許文献１】特開２０００−３２３４７９号公報
【特許文献２】特開平１１−１１１８４３号公報
【特許文献３】特開平１０−５０６３２号公報
【特許文献４】特開２０００−２７７６１２号公報
【特許文献５】特開平１０−１８９６０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、本発明者の検討結果によれば、上記銅を主導体層とする埋込み配線技術においては、以下の課題があることを見い出した。
【０００５】
すなわち、銅を配線材料に用いた場合、ＴＤＤＢ（Time Dependence on Dielectric Breakdown）寿命が、他の金属材料（例えばアルミニウムやタングステン）に比べて著しく短いという問題である。その上、配線ピッチの微細化が進み、実効電界強度が増加する傾向にあることに加え、近年は配線容量を低減する観点等から酸化シリコンよりも誘電率の低い絶縁材料を配線間の絶縁膜として使用する方向にあるが、誘電率の低い絶縁膜は一般的に絶縁耐圧も低いことから、ＴＤＤＢ寿命の確保が益々困難になる状況にある。
【０００６】
本発明の目的は、銅を主導体膜とする配線間の絶縁破壊耐性を向上させることのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
すなわち、本発明は、配線を構成する主導体膜が銅によって形成され、その主導体膜において電界が集中する箇所を、その周囲の絶縁膜の研磨面から離れるように形成するものである。
【００１０】
また、本発明は、配線を構成する主導体膜が銅によって形成され、その主導体膜において電界が集中する箇所に丸みを形成するものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
すなわち、配線を構成する主導体膜が銅によって形成され、その主導体膜において電界が集中する箇所を、その周囲の絶縁膜の研磨面から離れるように形成することにより、銅を主導体膜とする配線間の絶縁破壊耐性を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１３】
本願発明を詳細に説明する前に、本実施の形態における用語の意味を説明すると次の通りである。
【００１４】
１．ＴＤＤＢ（Time Dependence on Dielectric Breakdown）寿命とは、絶縁破壊の時間的依存性を客観的に計る尺度であって、所定の温度（例えば１４０℃）の測定条件下で電極間に比較的高い電圧を加え、電圧印加から絶縁破壊までの時間を印加電界に対してプロットしたグラフを作成し、このグラフから実際の使用電界強度（例えば０．２ＭＶ／ｃｍ）に外挿して求めた時間（寿命）をいう。
【００１５】
図１〜図３は、本願のＴＤＤＢ寿命測定に使用した試料の一例を示し、図１は平面図、図２および図３は図１におけるＢ−Ｂ’線断面およびＣ−Ｃ’線の断面を各々示している。この試料は実際にはウエハのＴＥＧ（Test Equipment Group）領域に形成される。図示するように一対の櫛形配線Ｌを第２配線層Ｍ２に形成し、最上層のパットＰ１，Ｐ２に各々接続する。この櫛形配線Ｌ間に電界が印加され電流が測定される。パットＰ１，Ｐ２は測定端子である。櫛形配線Ｌの配線幅、配線間隔、配線厚さは何れも０．５μｍである。また、配線対向長は１．５８×１０５μｍとした。
【００１６】
図４は、測定の概要を示した説明図である。試料は測定ステージＳに保持され、パッドＰ１，Ｐ２間に電流電圧測定器（Ｉ／Ｖ測定器）を接続する。測定ステージＳはヒータＨで加熱され試料温度が１４０℃に調整される。ＴＤＤＢ寿命測定には定電圧ストレス法と低電流ストレス法とがあるが、本願では絶縁膜に印加される平均電界が一定となる定電圧ストレス法を用いている。電圧印加の後、時間の経過とともに電流密度は減少し、その後、急激な電流増加（絶縁破壊）が観測される。ここでは、リーク電流密度が１μＡ／ｃｍ２に達した時間をＴＤＤＢ寿命（５ＭＶ／ｃｍにおけるＴＤＤＢ寿命）とした。なお、本願において、ＴＤＤＢ寿命とは、特に言及しない限り０．２ＭＶ／ｃｍにおける破壊時間（寿命）をいうが、広義には所定の電界強度に言及した上で破壊までの時間としてＴＤＤＢ寿命の語を用いる場合もある。また、特に言及しない限り、ＴＤＤＢ寿命は、試料温度１４０℃の場合をいう。また、ＴＤＤＢ寿命は前記の櫛形配線Ｌで測定した場合をいうが、実際の配線間の破壊寿命を反映することは言うまでもない。
【００１７】
２．プラズマ処理とは、プラズマ状態にある環境に、基板表面、あるいは、基板上に絶縁膜、金属膜等のような部材が形成されている時にはその部材表面を暴露し、プラズマの化学的、機械的（ボンバードメント）作用を表面に与えて処理することをいう。一般にプラズマは特定のガス（処理ガス）に置換した反応室内に必要に応じて処理ガスを補充しつつ、高周波電界等の作用によりガスを電離させて生成するが、現実には完全に処理ガスで置換することはできない。よって、本実施の形態では、例えばアンモニアプラズマと称しても、完全なアンモニアプラズマを意図するものではなく、そのプラズマ内に含まれる不純物ガス（窒素、酸素、二酸化炭素、水蒸気等）の存在を排除するものではない。同様に、言うまでもないことであるが、プラズマ中に他の希釈ガスや添加ガスを含むことを排除するものではない。
【００１８】
３．還元性雰囲気のプラズマ（還元性プラズマ）とは、還元作用、すなわち、酸素を引き抜く作用を有するラジカル、イオン、原子、分子等の反応種が支配的に存在するプラズマ環境をいい、ラジカル、イオンには、原子あるいは分子状のラジカルあるいはイオンが含まれる。また、環境内には単一の反応種のみならず、複数種の反応種が含まれていても良い。例えば水素ラジカルとＮＨ３ラジカルとが同時に存在する環境でも良い。
【００１９】
４．本実施の形態において、例えば銅からなると表現した場合、主成分として銅が用いられていることを意図する。すなわち、一般に高純度な銅であっても、不純物が含まれることは当然であり、添加物や不純物も銅からなる部材に含まれることを排除するものではない。これは銅に限らず、その他の金属（窒化チタン等）でも同様である。
【００２０】
５．化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）とは、一般に被研磨面を相対的に軟らかい布様のシート材料等からなる研磨パッドに接触させた状態で、スラリを供給しながら面方向に相対移動させて研磨を行うことをいい、本実施の形態においては、その他、被研磨面を硬質の砥石面に対して相対移動させることによって研磨を行うＣＭＬ(Chemical Mechanical Lapping)、その他の固定砥粒を使用するもの、及び砥粒を使用しない砥粒フリーＣＭＰ等も含むものとする。
【００２１】
６．砥粒フリー化学機械研磨は、一般に砥粒の重量濃度が０．５％重量未満のスラリを用いた化学機械研磨をいい、有砥粒化学機械研磨とは、砥粒の重量濃度が０．５％重量よりも高濃度のスラリを用いた化学機械研磨をいう。しかし、これらは相対的なものであり、第１ステップの研磨が砥粒フリー化学機械研磨で、それに続く第２ステップの研磨が有砥粒化学機械研磨である場合、第１ステップの研磨濃度が第２ステップの研磨濃度よりも１桁以上、望ましくは２桁以上小さい場合などには、この第１ステップの研磨を砥粒フリー化学機械研磨という場合もある。本明細書中において、砥粒フリー化学機械研磨と言うときは、対象とする金属膜の単位平坦化プロセス全体を砥粒フリー化学機械研磨で行う場合の他、主要プロセスを砥粒フリー化学機械研磨で行い、副次的なプロセスを有砥粒化学機械研磨で行う場合も含むものとする。
【００２２】
７．研磨液（スラリ）とは、一般に化学エッチング薬剤に研磨砥粒を混合した懸濁液をいい、本願においては発明の性質上、研磨砥粒が混合されていないものを含むものとする。
【００２３】
８．防食剤とは、金属の表面に耐食性、疎水性あるいはその両方の性質を有する保護膜を形成することによって、上記ＣＭＰによる研磨の進行を阻止または抑制する薬剤をいい、一般にベンゾトリアゾール（ＢＴＡ）などが使用される（詳しくは特開平８−６４５９４号公報参照）。
【００２４】
９．スクラッチフリーとは、上記ＣＭＰ法によって研磨されたウエハの研磨面の全面内または所定の単位面積内に、所定寸法以上の欠陥が検出されない状態を言う。この所定寸法は、半導体装置の世代や種類等によって変わるので一概には言えないが、本実施の形態では、インラインの比較欠陥検査において、例えば直径２００ｍｍのウエハの研磨面内に、例えば０．３μｍ以上の欠陥が検出されない状態されている。
【００２５】
１０．導電性バリア膜とは、一般に銅が層間絶縁膜内や下層へ拡散するのを防止するために、埋込配線の側面または底面に比較的薄く形成される拡散バリア性を有する導電膜であり、一般に、チタン（Ｔｉ）またはタンタル（Ｔａ）等のような高融点金属または窒化チタン（ＴｉＮ）または窒化タンタル（ＴａＮ）等のような高融点金属窒化物等が使用される。
【００２６】
１１．埋込配線または埋込メタル配線とは、一般にシングルダマシン(single damascene)やデュアルダマシン(dual damascene)等のように、絶縁膜に形成された溝や孔などのような配線開口部の内部に導電膜を埋め込んだ後、絶縁膜上の不要な導電膜を除去する配線形成技術によってパターニングされた配線をいう。また、一般に、シングルダマシンとは、プラグメタルと、配線用メタルとの２段階に分けて埋め込む、埋込配線プロセスを言う。同様にデュアルダマシンとは、一般にプラグメタルと、配線用メタルとを一度に埋め込む、埋込配線プロセスを言う。一般に、銅埋込配線を多層構成で使用されることが多い。
【００２７】
１２．本願において半導体装置というときは、特に単結晶シリコン基板上に作られるものだけでなく、特にそうでない旨が明示された場合を除き、ＳＯＩ(Silicon On Insulator)基板やＴＦＴ(Thin Film Transistor)液晶製造用基板などといった他の基板上に作られるものを含むものとする。
【００２８】
１３．ウエハとは、半導体集積回路の製造に用いるシリコンその他の半導体単結晶基板（一般にほぼ円板形、半導体ウエハ）、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板を言う。
【００２９】
１４．半導体集積回路チップまたは半導体チップ（以下、単にチップという）とは、ウエハ工程（ウエハプロセスまたは前工程）が完了したウエハを単位回路群に分割したものを言う。
【００３０】
１５．シリコンナイトライド、窒化ケイ素または窒化シリコン膜というときは、Ｓｉ３Ｎ４のみではなく、シリコンの窒化物で類似組成の絶縁膜を含む。
【００３１】
１６．低誘電率な絶縁膜（Ｌｏｗ−Ｋ絶縁膜）とは、パッシベーション膜に含まれる酸化シリコン膜（たとえばＴＥＯＳ（Tetraethoxysilane）酸化膜）の誘電率よりも低い誘電率を有する絶縁膜を例示できる。一般的には、ＴＥＯＳ酸化膜の比誘電率ε＝４．１〜４．２程度以下を低誘電率な絶縁膜と言う。
【００３２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００３３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００３４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００３５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３６】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００３７】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００３８】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００３９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００４０】
（実施の形態１）
本実施の形態においては、例えばＣＭＩＳ（Complementary MIS）−ＬＳＩ（Large Scale Integrated circuit）の製造方法に本発明の技術思想を適用した場合について図５の製造フロー図に沿って、図６〜図１８により説明する。なお、図５の破線で囲まれた工程は同一処理室内での処理を例示している。
【００４１】
まず、図６はＣＭＩＳ−ＬＳＩの製造工程中における要部平面図、図７は図６のＸ１−Ｘ１線の断面図である。ウエハ１Ｗを構成する半導体基板（以下、単に基板という）１Ｓは、例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる。基板１Ｓの主面（デバイス形成面）には、溝形の分離部（ＳＧＩ（Shallow Groove Isolation）またはＳＴＩ（Shallow Trench Isolation））２が形成されている。この分離部２は、基板１Ｓの主面に形成された溝内に、例えば酸化シリコン膜が埋め込まれて形成されている。また、基板１Ｓの主面側には、ｐ型ウエルＰＷＬおよびｎ型ウエルＮＷＬが形成されている。ｐ型ウエルＰＷＬには、例えばホウ素が導入され、ｎ型ウエルＮＷＬには、例えばリンが導入されている。この分離部２に囲まれたｐ型ウエルＰＷＬおよびｎ型ウエルＮＷＬの活性領域には、それぞれｎＭＩＳＱｎおよびｐＭＩＳＱｐが形成されている。
【００４２】
ｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート絶縁膜３は、例えば厚さ６ｎｍ程度の酸化シリコン膜からなる。ここでいうゲート絶縁膜３の膜厚とは、二酸化シリコン換算膜厚であり、実際の膜厚と一致しない場合もある。ゲート絶縁膜３は、酸化シリコン膜に代えて酸窒化シリコン膜で構成しても良い。すなわち、ゲート絶縁膜３と基板１Ｓとの界面に窒素を偏析させる構造としても良い。酸窒化シリコン膜は、ゲート絶縁膜３のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通し難いので、酸窒化シリコン膜を用いることにより、ゲート電極材料中の不純物が基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制できる。酸窒化シリコン膜を形成するには、例えば基板１ＳをＮＯ、ＮＯ2またはＮＨ3といった含窒素ガス雰囲気中で熱処理すれば良い。
【００４３】
ｎＭＩＳＱｎおよびｐＭＩＳＱｐのゲート電極４は、例えば低抵抗多結晶シリコン膜上に、例えばチタンシリサイド（ＴｉＳｉｘ）層またはコバルトシリサイド（ＣｏＳｉｘ）層を積層することで形成されている。ただし、ゲート電極構造は、これに限定されるものではなく、例えば低抵抗多結晶シリコン膜、ＷＮ（窒化タングステン）膜およびＷ（タングステン）膜の積層膜で構成される、いわゆるポリメタルゲート構造としても良い。ゲート電極４の側面には、例えば酸化シリコンからなるサイドウォール５が形成されている。
【００４４】
ｎＭＩＳＱｎのソースおよびドレイン用の半導体領域６は、チャネルに隣接するｎ−型半導体領域と、ｎ−型半導体領域に接続され、かつ、ｎ−型半導体領域分だけチャネルから離間する位置に設けられたｎ＋型半導体領域とを有している。ｎ−型半導体領域およびｎ＋型半導体領域には、例えばリンまたはヒ素が導入されている。一方、ｐＭＩＳＱｐのソースおよびドレイン用の半導体領域７は、チャネルに隣接するｐ−型半導体領域と、ｐ−型半導体領域に接続され、かつ、ｐ−型半導体領域分だけチャネルから離間する位置に設けられたｐ＋型半導体領域とを有している。ｐ−型半導体領域およびｐ＋型半導体領域には、例えばホウ素が導入されている。この半導体領域６，７の上面一部には、例えばチタンシリサイド層または上記コバルトシリサイド層等のようなシリサイド層が形成されている。
【００４５】
このような基板１Ｓ上には絶縁膜８が堆積されている。この絶縁膜８は、ゲート電極４，４の狭いスペースを埋め込み可能なリフロー性の高い膜、例えばＢＰＳＧ(Boron-doped Phospho SilicateGlass)膜からなる。また、スピン塗布法によって形成されるＳＯＧ(SpinOn Glass) 膜で構成しても良い。絶縁膜８には、コンタクトホール９が形成されている。コンタクトホール９の底部からは半導体領域６，７の上面（シリサイド層の面）一部が露出されている。このコンタクトホール９内には、プラグ１０が形成されている。プラグ１０は、例えばコンタクトホール９の内部を含む絶縁膜８上にＣＶＤ法等で窒化チタン（ＴｉＮ）膜およびタングステン（Ｗ）膜を堆積した後、絶縁膜８上の不要な窒化チタン膜およびタングステン膜をＣＭＰ法またはエッチバック法によって除去し、コンタクトホール９内のみにこれらの膜を残すことで形成されている。
【００４６】
絶縁膜８上には、例えばタングステンからなる第１層配線Ｌ１が形成されている。第１層配線Ｌ１は、プラグ１０を通じてｎＭＩＳＱｎおよびｐＭＩＳＱｐのソース・ドレイン用の半導体領域６，７やゲート電極４と電気的に接続されている。第１層配線Ｌ１は、タングステンに限定されず種々変更可能であり、例えばアルミニウム（Ａｌ）またはアルミニウム合金等の単体膜あるいはこれらの単体膜の上下層の少なくとも一方にチタン（Ｔｉ）や窒化チタン（ＴｉＮ）等のような金属膜を形成した積層金属膜としても良い。
【００４７】
また、絶縁膜８上には、第１層配線Ｌ１を覆うように、絶縁膜１１ａが堆積されている。絶縁膜１１ａは、例えば有機ポリマーまたは有機シリカガラス等のような低誘電率材料（いわゆるＬｏｗ−Ｋ絶縁膜、Ｌｏｗ−Ｋ材料）からなる。この有機ポリマーには、例えばＳｉＬＫ（米The Dow Chemical Co製、比誘電率＝２．７、耐熱温度＝４９０℃以上、絶縁破壊耐圧＝４．０〜５．０ＭＶ／Ｖｍ）またはポリアリルエーテル（ＰＡＥ）系材料のＦＬＡＲＥ（米Honeywell Electronic Materials製、比誘電率＝２．８、耐熱温度＝４００℃以上）がある。このＰＡＥ系材料は、基本性能が高く、機械的強度、熱的安定性および低コスト性に優れるという特徴を有している。上記有機シリカガラス（ＳｉＯＣ系材料）には、例えばＨＳＧ−Ｒ７（日立化成工業製、比誘電率＝２．８、耐熱温度＝６５０℃）、Ｂｌａｃｋ Ｄｉａｍｏｎｄ（米Applied Materials，Inc製、比誘電率＝３．０〜２．４、耐熱温度＝４５０℃）またはｐ−ＭＴＥＳ（日立開発製、比誘電率＝３．２）がある。この他のＳｉＯＣ系材料には、例えばＣＯＲＡＬ（米Novellus Systems,Inc製、比誘電率＝２．７〜２．４、耐熱温度＝５００℃）、Ａｕｒｏｒａ２．７（日本エー・エス・エム社製、比誘電率＝２．７、耐熱温度＝４５０℃）がある。
【００４８】
また、絶縁膜１１ａの低誘電率材料には、例えばＦＳＧ（ＳｉＯＦ系材料）、ＨＳＱ（hydrogen silsesquioxane）系材料、ＭＳＱ（methyl silsesquioxane）系材料、ポーラスＨＳＱ系材料、ポーラスＭＳＱ材料またはポーラス有機系材料を用いることもできる。上記ＨＳＱ系材料には、例えばＯＣＤ Ｔ−１２（東京応化工業製、比誘電率＝３．４〜２．９、耐熱温度＝４５０℃）、ＦＯｘ（米Dow Corning Corp．製、比誘電率＝２．９）またはＯＣＬ Ｔ−３２（東京応化工業製、比誘電率＝２．５、耐熱温度＝４５０℃）等がある。上記ＭＳＱ系材料には、例えばＯＣＤ Ｔ−９（東京応化工業製、比誘電率＝２．７、耐熱温度＝６００℃）、ＬＫＤ−Ｔ２００（ＪＳＲ製、比誘電率＝２．７〜２．５、耐熱温度＝４５０℃）、ＨＯＳＰ（米Honeywell Electronic Materials製、比誘電率＝２．５、耐熱温度＝５５０℃）、ＨＳＧ−ＲＺ２５（日立化成工業製、比誘電率＝２．５、耐熱温度＝６５０℃）、ＯＣＬ Ｔ−３１（東京応化工業製、比誘電率＝２．３、耐熱温度＝５００℃）またはＬＫＤ−Ｔ４００（ＪＳＲ製、比誘電率＝２．２〜２、耐熱温度＝４５０℃）等がある。上記ポーラスＨＳＱ系材料には、例えばＸＬＫ（米Dow Corning Corp．製、比誘電率＝２．５〜２）、ＯＣＬ Ｔ−７２（東京応化工業製、比誘電率＝２．２〜１．９、耐熱温度＝４５０℃）、Ｎａｎｏｇｌａｓｓ（米Honeywell Electronic Materials製、比誘電率＝２．２〜１．８、耐熱温度＝５００℃以上）またはＭｅｓｏＥＬＫ（米Air Productsand Chemicals,Inc、比誘電率＝２以下）がある。上記ポーラスＭＳＱ系材料には、例えばＨＳＧ−６２１１Ｘ（日立化成工業製、比誘電率＝２．４、耐熱温度＝６５０℃）、ＡＬＣＡＰ−Ｓ（旭化成工業製、比誘電率＝２．３〜１．８、耐熱温度＝４５０℃）、ＯＣＬ Ｔ−７７（東京応化工業製、比誘電率＝２．２〜１．９、耐熱温度＝６００℃）、ＨＳＧ−６２１０Ｘ（日立化成工業製、比誘電率＝２．１、耐熱温度＝６５０℃）またはｓｉｌｉｃａ  ａｅｒｏｇｅｌ（神戸製鋼所製、比誘電率１．４〜１．１）等がある。上記ポーラス有機系材料には、例えばＰｏｌｙＥＬＫ（米Air Productsand Chemicals,Inc、比誘電率＝２以下、耐熱温度＝４９０℃）等がある。上記ＳｉＯＣ系材料、ＳｉＯＦ系材料は、例えばＣＶＤ法（Chemical Vapor Deposition）によって形成されている。例えば上記Ｂｌａｃｋ  Ｄｉａｍｏｎｄは、トリメチルシランと酸素との混合ガスを用いたＣＶＤ法等によって形成される。また、上記ｐ−ＭＴＥＳは、例えばメチルトリエトキシシランとＮ２Ｏとの混合ガスを用いたＣＶＤ法等によって形成される。それ以外の上記低誘電率の絶縁材料は、例えば塗布法で形成されている。
【００４９】
このようなＬｏｗ−Ｋ材料からなる絶縁膜１１ａ上には、Ｌｏｗ−Ｋキャップ用の絶縁膜１２ａが堆積されている。この絶縁膜１２ａは、例えば二酸化シリコン（ＳｉＯ２）に代表される酸化シリコン（ＳｉＯｘ）膜からなり、例えば化学機械研磨処理（ＣＭＰ；Chemical Mechanical Polishing）時における絶縁膜１１ａの機械的強度の確保、表面保護および耐湿性の確保等のような機能を有している。絶縁膜１２ａの厚さは、絶縁膜１１ａよりも相対的に薄く、例えば２５ｎｍ〜１００ｎｍ程度、好ましくは、例えば５０ｎｍ程度である。ただし、絶縁膜１２ａは、酸化シリコン膜に限定されずるものではなく種々変更可能であり、例えば窒化シリコン（ＳｉｘＮｙ）膜、炭化シリコン（ＳｉＣ）膜または炭窒化シリコン（ＳｉＣＮ）膜を用いても良い。これら窒化シリコン膜、炭化シリコン膜または炭窒化シリコン膜は、例えばプラズマＣＶＤ法によって形成することができる。プラズマＣＶＤ法で形成された炭化シリコン膜としては、例えばＢＬＯｋ（ＡＭＡＴ社製、比誘電率＝４．３）がある。その形成に際しては、例えばトリメチルシランとヘリウム（またはＮ２、ＮＨ３）との混合ガスを用いる。このような絶縁膜１１ａ，１２ａには、第１層配線Ｌ１の一部が露出するスルーホール１３が穿孔されている。このスルーホール１３内には、例えばタングステン等からなるプラグ１４が埋め込まれている。
【００５０】
まず、本実施の形態においては、上記の絶縁膜１２ａおよびプラグ１４上に絶縁膜１５ａをプラズマＣＶＤ法等によって堆積する。絶縁膜１５ａは、例えばプラズマＣＶＤ法によって形成された窒化シリコン膜からなり、その厚さは、例えば２５ｎｍ〜５０ｎｍ程度、好ましくは５０ｎｍ程度である。絶縁膜１５ａの他の材料として、例えばプラズマＣＶＤ法で形成された炭化シリコン膜、プラズマＣＶＤ法で形成されたＳｉＣＮ膜、プラズマＣＶＤ法で形成された酸窒化シリコン（ＳｉＯＮ）膜の単体膜を用いても良い。これらの膜を用いた場合、窒化シリコン膜に比べて誘電率を大幅に下げることができるので、配線容量を下げることができ、半導体装置の動作速度を向上させることができる。プラズマＣＶＤ法で形成された炭化シリコン膜には、例えばＢＬＯｋ（ＡＭＡＴ社製）がある。その成膜ガスは、上記した通りである。上記ＳｉＣＮ膜の成膜に際しては、例えばヘリウム（Ｈｅ）と、アンモニア（ＮＨ３）と、トリメチルシラン（３ＭＳ）との混合ガスを用いる。また、上記プラズマＣＶＤ法で形成された酸窒化シリコン膜としては、例えばＰＥ−ＴＭＳ（Ｃａｎｏｎ製、誘電率＝３．９）がある。上記酸窒化シリコン膜を用いた場合の膜厚は、例えば２５ｎｍ〜５０ｎｍ程度、好ましくは、例えば５０ｎｍ程度であり、その形成に際しては、例えばトリメトキシシラン（ＴＭＳ）ガスと酸化窒素（Ｎ２Ｏ）ガスとの混合ガスを用いる。
【００５１】
続いて、絶縁膜１５ａ上に、絶縁膜（第１絶縁膜）１１ｂ，１２ｂを下層から順に堆積する。絶縁膜１１ｂは、上記絶縁膜１１ａと同じ低誘電率な絶縁膜からなる。また、その上層の絶縁膜１２ｂは、上記絶縁膜１２ａと同じ絶縁膜からなり、同じＬｏｗ−Ｋキャップ用の絶縁膜として機能する。その後、フォトレジスト膜をマスクにしたドライエッチング法により、絶縁膜１１ｂ，１２ｂを選択的に除去し、配線溝（配線開口部）１６ａを形成する（図５の工程１００）。配線溝１６ａを形成するには、フォトレジスト膜から露出する絶縁膜１１ｂ，１２ｂを除去する際に、絶縁膜１１ｂ，１２ｂと、絶縁膜１５ａとのエッチング選択比を大きくとることで、絶縁膜１５ａをエッチングストッパとして機能させる。すなわち、この絶縁膜１５ａの表面でエッチングを一旦停止させた後、絶縁膜１５ａを選択的にエッチング除去する。これにより、配線溝１６ａの形成深さ精度を向上させることができ、配線溝１６ａの掘り過ぎを防止できる。このような配線溝１６ａは、その平面形状が、図６に示すように、例えば帯状に形成されている。配線溝１６ａの底面からは上記プラグ１４の上面が露出されている。
【００５２】
次に、図８は、図７に続く半導体装置の製造工程中における図６のＸ１−Ｘ１線に相当する部分の断面図を示し、図９は、図８に続く半導体装置の製造工程中における図６のＸ１−Ｘ１線に相当する部分の断面図を示している。
【００５３】
まず、図８に示すように、基板１Ｓの主面上の全面に、例えば窒化チタン（ＴｉＮ）等からなる厚さ５０ｎｍ程度の薄い導電性バリア膜（第１導体膜）１７ａをスパッタリング法等で堆積する（図５の工程１０１）。この導電性バリア膜１７ａは、例えば後述の主導体膜形成用の銅の拡散を防止する機能、その主導体膜と絶縁膜１１ｂ，１２ａ，１２ｂ，１５ａとの密着性を向上させる機能および主導体膜のリフロー時に銅の濡れ性を向上させる機能等を有している。このような導電性バリア膜１７ａとしては、上記窒化チタンに代えて、銅と殆ど反応しない窒化タングステン（ＷＮ）または窒化タンタル（ＴａＮ）等のような高融点金属窒化物を用いることが好ましい。また、その窒化チタンに代えて、高融点金属窒化物にシリコン（Ｓｉ）を添加した材料や、銅と反応し難いタンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）合金等のような高融点金属を用いることもできる。また、本実施の形態１によれば、導電性バリア膜１７ａの膜厚を、例えば１０ｎｍ、それよりも小さい６〜７ｎｍまたは５ｎｍ以下としても良好なＴＤＤＢ特性を得ることができる。
【００５４】
続いて、導電性バリア膜１７ａ上に、例えば厚さ８００〜１６００ｎｍ程度の相対的に厚い銅からなる主導体膜（第２導体膜）１８ａを堆積する（図５の工程１０１）。本実施の形態１では、主導体膜１８ａを、例えばメッキ法で形成した。メッキ法を用いることにより、良好な膜質の主導体膜１８ａを埋め込み性良く、かつ、低コストで形成することができる。この場合、まず、導電性バリア膜１７ａ上に、銅からなる薄い導体膜をスパッタリング法で堆積した後、その上に、銅からなる相対的に厚い導体膜を、例えば電解メッキ法または無電解メッキ法によって成長させることで主導体膜１８ａを堆積した。このメッキ処理では、例えば硫酸銅を基本とするメッキ液を使用した。ただし、上記主導体膜１８ａをスパッタリング法で形成することもできる。この導電性バリア膜１７ａおよび主導体膜１８ａを形成するためのスパッタリング法としては、通常のスパッタリング法でも良いが、埋込み性および膜質の向上を図る上では、例えばロングスロースパッタリング法やコリメートスパッタリング法等のような指向性の高いスパッタリング法を用いることが好ましい。また、主導体膜１８ａをＣＶＤ法で形成することもできる。その後、例えば４７５℃程度の非酸化性雰囲気（例えば水素雰囲気）中において基板１Ｓに対して熱処理を施すことにより主導体膜１８ａをリフローさせ、銅を配線溝１６ａの内部に隙間なく埋め込む。
【００５５】
次に、主導体膜１８ａおよび導電性バリア膜１７ａをＣＭＰ法によって研磨する（図５の工程１０２）。このＣＭＰ処理は、一般的な有砥粒ＣＭＰ処理を採用しても良いが、本実施の形態１においては、例えば上記砥粒フリーＣＭＰ（第１ステップ）および有砥粒ＣＭＰ（第２ステップ）の２ステップＣＭＰ法を採用している。すなわち、例えば次の通りである。
【００５６】
まず、第１ステップは、銅からなる主導体膜１８ａを選択的に研磨することを目的とている。研磨液（スラリ）中には、保護膜形成用の防蝕剤、銅の酸化剤および銅の酸化膜をエッチングする成分が含まれているが、砥粒は含まれていない。研磨液中の砥粒の含有量は、例えば０．５重量％以下または０．１重量％以下のものが好ましく、特に０．０５重量％以下あるいは０．０１重量％以下のものはさらに好ましい。ただし、砥粒を研磨剤全体の３〜４％程度含ませても良い。研磨液としては、銅の腐食域に属するようにそのｐＨが調整されたものが使用され、さらに導電性バリア膜１７ａに対する主導体膜１８ａの研磨選択比が、例えば少なくとも５以上となるようにその組成が調整されたものが使用される。このような研磨液として、酸化剤と有機酸とを含んだスラリを例示することができる。酸化剤としては、過酸化水素（Ｈ２Ｏ２）、水酸化アンモニウム、硝酸アンモニウム、塩化アンモニウムなどを例示することができ、有機酸としては、クエン酸、マロン酸、フマル酸、リンゴ酸、アジピン酸、安息香酸、フタル酸、酒石酸、乳酸、コハク酸、シュウ酸などを例示できる。これらのうち、過酸化水素は金属成分を含まず、かつ強酸ではないため、研磨液に用いて好適な酸化剤である。また、クエン酸は食品添加物としても一般に使用されており、毒性が低く、廃液としての害も低く、臭いもなく、水への溶解度も高いため、研磨液に用いて好適な有機酸である。本実施の形態では、例えば純水に５体積％の過酸化水素と０．０３重量％のクエン酸とを加え、砥粒の含有量を０．０１重量％未満にした研磨液を使用する。防蝕剤としては、例えばＢＴＡが用いられている。
【００５７】
この第１ステップの砥粒フリーＣＭＰでは、主導体膜１８ａの保護作用とエッチング作用との両方を生じさせながら主導体膜１８ａを主に化学的要素で研磨する。すなわち、上記研磨液で化学機械研磨を行うと、まず銅表面が酸化剤によって酸化され、表面に薄い酸化層が形成される。次に酸化物を水溶性化する物質が供給されると上記酸化層が水溶液となって溶出し、上記酸化層の厚さか減る。酸化層が薄くなった部分は再度酸化性物質に晒されて酸化層の厚さが増し、この反応を繰り返して化学機械研磨が進行する。保護膜の除去は主に研磨パッドとの接触で行われる。なお、上記のような砥粒フリーの研磨液を使用した化学機械研磨については、本願発明者などによる特願平９−２９９９３７号および特願平１０−３１７２３３号に詳しく記載されている。
【００５８】
続く第２ステップは、導電性バリア膜１７ａを選択的に研磨することを目的としている。この第２ステップでは、導電性バリア膜１７ａを研磨パッドの接触により主として機械的要素で研磨する。ここでは、研磨液として上記防蝕剤、上記酸化剤および酸化膜をエッチングする成分の他に、砥粒が含まれている。本実施の形態１では、研磨液として、例えば純水に５体積％の過酸化水素、０．０３重量％のクエン酸および０．５〜０．８重量％の砥粒を混合したものを使用するが、これに限定されるものではない。この砥粒の添加量は、主として下地の絶縁膜１２ｂが削られないような量に設定されており、その量は、例えば１重量％以下にされている。砥粒としては、例えばコロイダルシリカ（ＳｉＯ２）が使用されている。このコロイダルシリカを用いることにより、ＣＭＰ処理による絶縁膜１２ｂの研磨面の損傷を大幅に低減でき、スクラッチフリーを実現できる。ただし、砥粒はコロイダルシリカに代えてアルミナ（Ａｌ２Ｏ３）を用いることもできる。また、この第２ステップでは、酸化剤の量を第１ステップ時の酸化剤の量よりも減らしている。すなわち、研磨液中の防蝕剤の量を相対的に増やしている。そして、導電性バリア膜１７ａに対する主導体膜１８ａの研磨選択比が前記砥粒フリー化学機械研磨のそれよりも低い条件、例えば選択比３以下の条件で研磨を行う。このような条件による研磨により、第２ステップでは、銅系の主導体膜１８ａの酸化を抑えつつ、保護を強化できるので、主導体膜１８ａが過剰に研磨されないようにでき、ディッシングやエロージョン等を抑制または防止できる。このため、配線抵抗の増大やバラツキを抑制または防止できるので、半導体装置の性能を向上させることができる。
【００５９】
以上のようなＣＭＰ処理により、図９に示すように、配線溝１６ａ内に埋込第２層配線（配線）Ｌ２を形成する。埋込第２層配線Ｌ２は、相対的に薄い導電性バリア膜１７ａと、相対的に厚い主導体膜１８ａとを有しており、プラグ１４を通じて第１層配線Ｌ１と電気的に接続されている。本実施の形態１によれば、埋込第２層配線Ｌ２を形成するための研磨処理において、上記のようなＣＭＰ法を採用することにより、ＣＭＰ処理による絶縁膜１２ｂの研磨面の損傷を大幅に低減でき、上記スクラッチフリーな研磨が可能となる。上述の例では、Ｌｏｗ−Ｋ材料の絶縁膜１１ｂ上に、絶縁キャップ用の絶縁膜１２ｂを設けたが、本実施の形態１のＣＭＰ法によればスクラッチフリー研磨が可能なので、上記絶縁キャップ用の絶縁膜（例えば絶縁膜１２ｂ）を設けない構造にすることもできる。すなわち、ＣＭＰ面に絶縁膜１１ｂが露出される構造にすることもできる。なお、Ｌｏｗ−Ｋバリアレス技術については、本願発明者を含む特願２００１−３１６５５７号（出願日；２００１年１０月１５日）に開示がある。
【００６０】
研磨処理後の基板１Ｓは、その表面に防蝕処理が施される。この防蝕処理部は、研磨処理部の構成と類似した構成になっており、ここでは、まず研磨盤（プラテン）の表面に取り付けた研磨パッドに基板１Ｓの主面が押し付けられて研磨スラリが機械的に除去された後、例えばベンゾトリアゾール（ＢＴＡ）などの防蝕剤を含んだ薬液が基板１Ｓの主面に供給されることによって、基板１Ｓの主面に形成された銅配線の表面部分に疎水性保護膜が形成される。防蝕処理後の基板１Ｓは、その表面の乾燥防止のため、浸漬処理部に一時的に保管される。浸漬処理部は、防蝕処理後の基板１Ｓを後洗浄するまでの間、その表面が乾燥しないように維持するためのもので、例えば純水をオーバーフローさせた浸漬槽（ストッカ）の中に所定枚数の基板１Ｓを浸漬させて保管する構造になっている。このとき、埋込第２層配線Ｌ２の電気化学的腐蝕反応が実質的に進行しない程度の低温に冷却した純水を浸漬槽に供給することで、埋込第２層配線Ｌ２の腐蝕をより一層確実に防止できる。基板１Ｓの乾燥防止は、例えば純水シャワーの供給等、少なくとも基板１Ｓの表面を湿潤状態に保持できる方法であれば、上記した浸漬槽中での保管以外の方法で行っても良い。この浸漬処理部（基板保管部）を遮光構造にし、保管中の基板１Ｓの表面に照明光などが照射されないようにもできる。これにより、光起電力効果による短絡電流の発生を防ぐようにできる。なお、上記のようなＣＭＰ処理および装置については、例えば本発明者による特願平１１−２２６８７６号および特願２０００−３００８５３号に記載がある。
【００６１】
その後、基板１Ｓの表面の湿潤状態が保たれた状態で直ちにＣＭＰ後洗浄処理に移行する。まず、基板１Ｓに対してアルカリ洗浄処理を施す。この処理は、ＣＭＰ処理時のスラリ等の異物を除去する目的を有しており、ＣＭＰ処理により基板１Ｓに付着した酸性スラリを中和し、基板１Ｓと、異物と、洗浄用のブラシとのｚｅｔａ電位を方向を揃えて、それらの間の吸着力をなくすために、例えばｐｈ（ペーハー）８程度またはそれ以上の弱アルカリ薬液を供給しながら、基板１Ｓの表面をスクラブ洗浄（またはブラシ洗浄）する。
【００６２】
続いて、図１０は、図９に続く半導体装置の製造工程中における図６のＸ１−Ｘ１線に相当する部分の断面図を示している。ここでは、まず、基板１Ｓ（特に埋込第２層配線Ｌ２が露出するＣＭＰ研磨面）に対して還元処理を施す。すなわち、基板１Ｓ（特にＣＭＰ研磨面）に対して、例えば水素ガス雰囲気中で、例えば２００〜４７５℃、好ましくは３００℃、例えば０．５〜５分、好ましくは２分程度の熱処理を施した（水素（Ｈ２）アニール処理、図５の工程１０３）。これにより、ＣＭＰ時に発生した埋込第２層配線Ｌ２表面の酸化銅膜を銅に還元することができ、その後の酸洗浄による埋込第２層配線Ｌ２のエッチングを抑制または防止できる。このため、配線抵抗の上昇、配線抵抗のばらつきおよび段差の発生を同時に抑制または防止でき、さらに、エッチコロージョンの発生も抑制または防止できる。また、還元処理を行わない場合、ＣＭＰ処理時に基板１Ｓの表面に付着したＢＴＡ等のような有機物が洗浄処理に際してマスクとなり絶縁膜１２ｂの表層を良好に削りとることができない場合があるが、本実施の形態１のように還元処理を行うことにより、ＣＭＰ時に付着したＢＴＡ等の有機物を除去できるので、絶縁膜１２ｂの表層を、充分に、かつ、均一に除去することができる。これらにより、半導体装置のＴＤＤＢ寿命を大幅に向上させることが可能となる。なお、この水素アニール法は、特に埋込配線用の銅系の主導体膜をメッキ法で形成する場合に適している。このように水素アニール処理を施すことにより、メッキ法によって形成された銅を再結晶化させることができるので、配線抵抗を下げることが可能となる。また、水素アニール処理を施すことにより、熱応力によるキャップ膜の剥離を抑制または防止できる。ただし、場合によっては、上記のような水素アニールを施さなくても良い場合もある。また、この水素アニール処理を、例えばＣＭＰ後洗浄処理（後述の酸洗浄および乾燥処理を含む）後であって、後述の還元性プラズマ処理前に行っても良い。
【００６３】
続いて、基板１Ｓに対して酸洗浄処理を施す。この処理は、ＴＤＤＢ特性の向上、残留金属除去、絶縁膜１２ｂ表面のダングリングボンドの低減および絶縁膜１２ｂ表面の凹凸除去等の目的を有しており、フッ酸水溶液を基板１Ｓの表面に供給してエッチングによる異物粒子（パーティクル）の除去を行う。フッ酸洗浄を挿入しただけでもＴＤＤＢ特性を改善できる。これは、酸処理により表面のダメージ層が除去されて界面の密着性が向上したためと考えられる。その後、基板１Ｓに対してスピンドライヤ等のような乾燥処理を施し、次の工程に移行する。
【００６４】
上記の例では、アルカリ洗浄処理を行った後、還元処理を行い、さらに酸洗浄を行う場合について説明した。これによれば、ＴＤＤＢ特性を、アルカリ洗浄と酸洗浄との連続シーケンスのＴＤＤＢ特性と比較し、約２桁向上させることができた。ただし、シーケンスは、これに限定されるものではなく種々変更可能である。例えばＣＭＰ処理後、上記還元処理を行い、その後、アルカリ洗浄処理、酸洗浄処理の順で後洗浄処理を行っても良い。また、ＣＭＰ処理、還元処理および酸洗浄処理のシーケンスでも良い。酸洗浄のみを行っただけでもＴＤＤＢ特性が改善する。また、上記ＣＭＰ後洗浄処理に先行または並行して、基板１Ｓの表面を純水スクラブ洗浄、純水超音波洗浄、純水流水洗浄または純水スピン洗浄したり、基板１Ｓの裏面を純水スクラブ洗浄したりしても良い。以上のような洗浄処理方法、水素アニール処理方法およびそれら処理のシーケンスによる作用や効果については、例えば本願発明者による特願２００１−１３１９４１号（出願日；２００１年４月２７日）に詳細に説明されている。
【００６５】
次いで、上記乾燥処理が終了したウエハ１Ｗを、配線キャップ用の絶縁膜を形成するためのプラズマＣＶＤ装置内に搬入する。プラズマＣＶＤ装置は、特に限定されないが、例えば平行平板型のプラズマＣＶＤ装置を用いた。
【００６６】
ここで、本実施の形態１においては、まず、上記プラズマＣＶＤ装置の処理室内に、例えば窒素ガス（Ｎ２）を流入した状態でウエハ１Ｗに対してウエハを保持して熱処理を施す。すなわち、窒素ガスフロー雰囲気中においてウエハ１Ｗの主面（ＣＭＰ面）に対してアニール処理を施す。これにより、埋込第２層配線Ｌ２の主導体膜１８ａの上面（ＣＭＰ面、第１面）、特に導電性バリア膜１７ａとの接触部（上部角）に丸みを形成する（図５の工程１０４）。図１１は、このような処理後の半導体装置の製造工程中における図６のＸ１−Ｘ１線に相当する部分の断面図、図１２は図１１の要部拡大断面図をそれぞれ示している。本実施の形態１によれば、埋込第２層配線Ｌ２における主導体膜１８ａのＣＭＰ面側の上部角が面取りされてラウンドテーパが形成されている。すなわち、主導体膜１８ａのＣＭＰ面側の上部は、図１１および図１２の上方に向かうにしたがって次第に導電性バリア膜１７ａから離れるような断面形状とされている。この主導体膜１８ａの上部角におけるラウンドテーパの大きさは、配線溝１６ａの幅と高さとから規定（特に法線の傾きで規定）されている。そのラウンドテーパの幅（主導体膜１８ａの上面に水平な方向の幅）は、ゲート絶縁膜３の厚さよりも大きい。
【００６７】
このような窒素ガス雰囲気中での熱処理においてウエハ１Ｗを載置するサセプタの温度（すなわち、ほぼウエハ１Ｗの温度）は、例えば３６０℃〜４００℃程度である。また、熱処理時間は、例えば１分程度である。この熱処理中の圧力を高めにすることにより、上記主導体膜１８ａの上記丸みを形成し易くすることもできる。処理ガスとして水素ガスを選択することもできるが、窒素ガスを選択することにより、比較的低温域で良好なラウンドテーパを形成することができる。なお、図１２に示すように、埋込第２層配線Ｌ２の側面には、下方から上方に向かって配線幅が次第に広くなるようなテーパが形成されている。この埋込第２層配線Ｌ２の側面と絶縁膜１１ａの上面との成す角αは、例えば８０°〜９０°の範囲内、具体的には、例えば８８．７°程度である。埋込第２層配線Ｌ２の上部側の幅（配線溝１６ａの上部側幅）および互いに隣接する埋込第２層配線Ｌ２の上部側の間隔（互いに隣接埋する埋込第２層配線Ｌ２の上部角間の距離）は、例えば０．２５μｍ以下、あるいは０．２μｍ以下である。また、互いに隣接する埋込第２層配線Ｌ２の最小隣接ピッチは、例えば０．５μｍ以下である。配線溝１６ａのアスペクト比は、例えば１である。
【００６８】
続いて、上記プラズマＣＶＤ装置の処理室内から窒素ガスを排気し、プラズマ電源を切った後、ウエハ１Ｗに対して、以下のような還元性プラズマ処理を施す（図５の工程１０５）。図１３および図１４は、上記還元性プラズマ処理中におけるウエハ１Ｗの上記図５のＸ１−Ｘ１線に相当部分の断面図を示している。
【００６９】
ここでは、まず、上記プラズマＣＶＤ装置の処理室内に水素ガスを流入した後、プラズマ電源を印加することにより、図１３に示すように、基板１Ｓ（特に埋込第２層配線Ｌ２が露出するＣＭＰ面）に対して、水素プラズマ処理を施す。この水素プラズマ処理条件は、例えば基板１Ｓの直径を８インチ（約２００ｍｍ）とした場合、処理圧力を５．０Ｔｏｒｒ（＝６．６６６１×１０２Ｐａ）、高周波（ＲＦ）電力を６００Ｗ、基板温度を４００℃、水素ガス流量を５００ｃｍ３／ｍｉｎ、処理時間を１０〜３０秒とした。電極間距離は６００ｍｉｌｓ（１５．２４ｍｍ）とした。処理ガスは、例えば水素（Ｈ）の単体ガスまたは水素（Ｈ）と窒素（Ｎ）との混合ガスを用いた。
【００７０】
このような水素プラズマ処理を施すことにより、本発明者らによる特願平１１−２２６８７６号や特願２０００−３００８５３号等でも述べたように、有機系の除去能力が非常に高い（後述のアンモニアプラズマ処理等に比べて高い）ため、ＣＭＰでのスラリに含まれているＢＴＡ、スラリ成分やＣＭＰ後洗浄の有機酸とプロセス中に生成した残留有機物をほぼ完全に除去し、界面のリーク電流を減少させることができるので、ＴＤＤＢ寿命をさらに向上させることができる。
【００７１】
続いて、プラズマＣＶＤ装置の処理室内の水素ガスを排気し、プラズマ電源を切った後、大気開放せず連続して上記プラズマＣＶＤ装置の処理室内にアンモニアガスを流入し、プラズマ電源を印加することにより、基板１Ｓ（特に埋込第２層配線Ｌ２が露出するＣＭＰ面）に対して、アンモニア（ＮＨ３）プラズマ処理を施す。このアンモニアプラズマ処理条件は、例えば基板１Ｓの直径を８インチ（約２００ｍｍ）とした場合、処理圧力を０．５〜１．０Ｔｏｒｒ（＝６６．６６１２〜１３３．３３２Ｐａ）程度、プラズマ処理装置の上部電極の印加電力を５００〜１０００Ｗ程度、プラズマ処理装置の下部電極の印加電力を０〜１０００Ｗ程度（０が好ましい）、基板温度を３００℃〜４００℃程度、アンモニアガス流量を５００〜１５００ｃｍ３／ｍｉｎ程度、処理時間を５〜６０秒程度とした。電極間距離は３００〜６００ｍｉｌｓ（７．６２〜１５．２４ｍｍ）とした。
【００７２】
このようなアンモニアプラズマ処理では、ＣＭＰで酸化された銅配線表面の酸化銅（ＣｕＯ、ＣｕＯ２）を銅（Ｃｕ）に還元する。また、セットフロー時の銅のシリサイド化を防ぐ窒化銅（ＣｕＮ）層が埋込第２層配線Ｌ２の表面（ごく薄い領域）に形成される。配線間の絶縁膜１２ｂの上面（ごく薄い領域）では、ＳｉＮ化またはＳｉＨ化が進み、絶縁膜１２ｂ表面のダングリングボンドを補償し、また、後述のキャップ用の絶縁膜と埋込第２層配線Ｌ２および絶縁膜１２ｂとの密着性を向上させることができ、界面のリーク電流を低減できる。これにより、ＴＤＤＢ寿命を向上させることができる。
【００７３】
このような水素プラズマ処理とアンモニアプラズマ処理とを順に行うことにより、銅を主成分とする埋込第２層配線Ｌ２表面の還元および耐シリサイドバリア層の形成と、絶縁膜１２ｂの界面のクリーニングおよびＳｉＨ効果、ＳｉＮ効果を得ることができ、さらなる信頼性の向上を実現できる。層間絶縁膜が、例えばＴＥＯＳ（Tetraethoxysilane）ガスを用いたプラズマＣＶＤ法で形成された酸化シリコン膜上に、プラズマＣＶＤ法で形成された窒化シリコン膜を堆積することで構成される場合で、水素プラズマとアンモニアプラズマとを組み合わせて行ったサンプルでは、アンモニアプラズマ処理単独の場合と比較して、ＴＤＤＢ寿命が約２桁向上することが本発明者によって明らかとされた。また、層間絶縁膜として上記ＳｉＬＫを用いた場合でも、水素プラズマおよびアンモニアプラズマを用いた場合には、例えば約０．１３〜０．１７ＭＶ／ｃｍ、１０年の動作環境でも充分な信頼度を確保できることが本発明者の実験により明らかとされた。
【００７４】
上記した還元性プラズマ処理条件は、これら例示した条件に限られないのはもちろんである。本発明者らの検討では、圧力が高いほどプラズマダメージを低減でき、基板温度が高いほどＴＤＤＢ寿命の基板内ばらつきの低減と長寿命化がはかれることが明らかとされた。また、基板温度が高く、ＲＦ電力が大きく、処理時間が長いほど銅の表面にヒロックが発生しやすい、という知見が得られている。これらの知見と装置構成等による条件のばらつきを考慮すると、例えば処理圧力は０．５〜６Ｔｏｒｒ（＝０．６６６６１×１０２〜７．９９９３２×１０２Ｐａ）、ＲＦ電力は３００〜６００Ｗ、基板温度は３５０〜４５０℃、水素ガス流量は５０〜１０００ｃｍ３／ｍｉｎ、アンモニアガス流量は２０〜５００ｃｍ３／ｍｉｎ、処理時間は５〜１８０秒、電極間距離は１５０〜１０００ｍｉｌｓ（３．８１〜２５．４ｍｍ）の範囲で設定することができる。
【００７５】
また、上記の例では、水素プラズマ処理後にアンモニアプラズマ処理を施す場合について説明したが、これに限定されるものではなく種々変更可能であり、例えばアンモニアプラズマ処理後、真空状態を維持したまま水素プラズマ処理に連続的に移行しても良い。また、還元処理としてアンモニアプラズマ処理のみを行っても良い。これらの場合でも、ＴＤＤＢ寿命を向上させることができた。
【００７６】
さらに、上記の例では、上記ラウンドテーパの形成工程後に、還元性プラズマ処理を施す場合について説明した。これは、還元性プラズマ処理による主導体膜１８ａの表面の安定化の効果を確保するためではあるが、還元性プラズマ処理を施してからラウンドテーパを形成することもできる。あるいは水素プラズマ処理を施してから上記ラウンドテーパを形成し、その後、アンモニアプラズマ処理を施すようにしても良い。あるいは還元性処理とラウンドテーパを同時形成しても良い。還元性処理とラウンドテーパを同時に形成する場合のサセプタの温度（すなわち、ほぼウエハ１Ｗの温度）は、例えば３５０℃〜４００℃程度、処理時間は、例えば１〜３分、好ましくは２分程度である。
【００７７】
続いて、プラズマＣＶＤ装置の処理室内のアンモニアガスを排気し、プラズマ電源を切った後、セットフロー（図５の工程１０６）を経てウエハ１Ｗの主面上に配線キャップ用の絶縁膜をプラズマＣＶＤ法等によって堆積する（図５の工程１０７）。図１５は、配線キャップ用の絶縁膜（第２絶縁膜、後の工程で第１絶縁膜にもなる）１５ｂを堆積した後のウエハ１Ｗの上記図５のＸ１−Ｘ１線に相当する部分の断面図を示している。絶縁膜１５ｂは、上記絶縁膜１５ａと同様の材料および厚さで形成されている。
【００７８】
上記セットフローは、スタビラゼイションとも呼ばれ、配線キャップ用の絶縁膜の成膜に先立ち、成膜処理の安定性を高めることを主目的とした準備段階である。成膜処理は、このセットフローを経て行われる。すなわち、まず、キャリアガスをプラズマＣＶＤ装置の処理室に流し数十秒程度してから、そのキャリアガスを流したまま処理ガスを処理室に流し、その状態を数秒程度維持した後（セットフロー）、プラズマ電源を印加して成膜処理を開始する。絶縁膜１５ｂを窒化シリコン膜で形成する場合には、セットフロー時の上記キャリアガスとして、例えば窒素ガスを用い、上記処理ガスとして、例えばアンモニアガス（ＮＨ３）およびシランガス（ＳｉＨ４）を用いる。絶縁膜１５ｂを炭化シリコン膜で形成する場合には、セットフロー時の上記キャリアガスとして、例えばヘリウムガス（Ｈｅ）を用い、上記処理ガスとして、例えばトリメチルシランガス（３ＭＳ）を用いる。絶縁膜１５ｂをＳｉＣＮで形成する場合には、セットフロー時の上記キャリアガスとして、例えばヘリウムガス（Ｈｅ）を用い、上記処理ガスとしてアンモニアガス（ＮＨ３）およびトリメチルシランガス（３ＭＳ）を用いる。絶縁膜１５ｂを酸窒化シリコン膜で形成する場合には、セットフロー時の上記処理ガスとしてトリメトキシシランガス（ＴＭＳ）および酸化窒素（Ｎ２Ｏ）を用いる。
【００７９】
次に、図１６は、図１５に続く半導体装置の製造工程中における要部平面図、図１７は図１６のＸ２−Ｘ２線の断面図を示している。ここには、埋込第３層配線（配線）Ｌ３が例示されている。配線キャップ用の絶縁膜１５ｂ上には、絶縁膜（第１絶縁膜）１１ｃが堆積されている。絶縁膜１１ｃの材料および形成方法は、上記Ｌｏｗ−Ｋ材料の絶縁膜１１ａ，１１ｂと同じである。この絶縁膜１１ｃ上には、絶縁膜（第１絶縁膜）１２ｃが堆積されている。絶縁膜１２ｃの材料、形成方法および機能は、上記絶縁膜１２ａ，１２ｂと同じである。この絶縁膜１２ｃ上には、絶縁膜１５ｃが堆積されている。絶縁膜１５ｃの材料、形成方法および機能は、上記絶縁膜１５ａ，１５ｂと同じである。この絶縁膜１５ｃ上には、絶縁膜（第１絶縁膜）１１ｄが堆積されている。絶縁膜１１ｄの材料および形成方法は、上記Ｌｏｗ−Ｋ材料の絶縁膜１１ａ〜１１ｃと同じである。この絶縁膜１１ｄ上には、絶縁膜（第１絶縁膜）１２ｄが堆積されている。絶縁膜１２ｄの材料、形成方法および機能は、上記絶縁膜１２ａ〜１２ｃと同じである。このように、本実施の形態１によれば、複数の配線層の絶縁膜を全体的に誘電率の低い材料で形成することにより、全体的な配線容量を低減でき、銅系の埋込配線構造を有する半導体装置の動作速度を向上させることが可能となる。
【００８０】
この絶縁膜１５ｃ，１１ｄ，１２ｄには、平面帯状の配線溝（配線開口部）１６ｂが形成されている。この配線溝１６ｂ内には、導電性バリア膜１７ｂおよび主導体膜１８ｂが埋め込まれており、これにより埋込第３層配線Ｌ３が形成されている。また、絶縁膜１５ｂ，１１ｃ，１２ｃには、配線溝１６ｂの底面から埋込第２層配線Ｌ２の上面に延びる平面略円形状のスルーホール（配線開口部）１９が形成されている。埋込第３層配線Ｌ３は、スルーホール１９内に埋め込まれた導電性バリア膜１７ｂおよび主導体膜１８ｂを通じて埋込第２層配線Ｌ２と電気的に接続されている。この埋込第３層配線Ｌ３は、デュアルダマシン法によって形成されている。すなわち、絶縁膜１５ｃ，１１ｄ，１２ｄに配線溝１６ｂを形成し、絶縁膜１５ｂ，１１ｃ，１２ｃにスルーホール１９を形成した後、上記導電性バリア膜１７ｂおよび主導体膜（第２導体膜）１８ｂを順に堆積する。すなわち、配線溝１６ｂとスルーホール１９とを同時に導電性バリア膜１７ｂおよび主導体膜１８ｂで埋め込む。導電性バリア膜１７ｂおよび主導体膜１８ｂの堆積方法は、上記埋込第２層配線の導電性バリア膜１７ａおよび主導体膜１８ａと同じである。また、導電性バリア膜１７ｂおよび主導体膜１８ｂの材料もそれぞれ導電性バリア膜１７ａおよび主導体膜１８ａと同じである。その後、この導電性バリア膜１７ｂおよび主導体膜１８ｂを、上記埋込第２層配線Ｌ２の形成と同様にＣＭＰ法によって研磨した後、埋込第２層配線Ｌ２と同様の工程を経て、埋込第３層配線Ｌ３を形成する。埋込第３層配線Ｌ３の上部角にも上記埋込第２層配線Ｌ２と同様にラウンドテーパが形成されている。このような絶縁膜１２ｄおよび埋込第３層配線Ｌ３上には、配線キャップ用の絶縁膜（第２絶縁膜、後の工程で第１絶縁膜にもなる）１５ｄが堆積されている。この絶縁膜１５ｄは、上記絶縁膜１５ａ，１５ｂと同じである。
【００８１】
図１８は、埋込第２層配線Ｌ２および埋込第３層配線Ｌ３の要部拡大断面図を示している。本実施の形態によれば、埋込第２層配線Ｌ２および埋込第３層配線Ｌ３の主導体膜１８ａ、１８ｂの上部角にラウンドテーパが形成されている。このため、主導体膜１８ａ，１８ｂの上部角に該当する部分（導電性バリア膜１７ａ，１７ｂの近傍）に印加される電界を緩和することができる。本発明者の検討によれば主導体膜１８ａ，１８ｂの上部角に該当する部分の電界Ｅ１と、導電性バリア膜１７ａ，１７ｂの上部角部分の電界Ｅ２との比を１：２にできる。すなわち、主導体膜１８ａ，１８ｂの上部角に該当する部分の電界強度を、導電性バリア膜１７ａ，１７ｂの上部角の電界強度の半分にできる。また、拡散係数の高い銅からなる主導体膜１８ａ，１８ｂを、リークパスが形成され易い絶縁膜１２ｂ，１２ｄのＣＭＰ面（第２面）から遠ざけることができる。このため、互いに隣接する埋込第２層配線Ｌ２，Ｌ２間および埋込第３層配線Ｌ３，Ｌ３間にリークパスが形成されるのを抑制または防止することが可能となる。したがって、ＴＤＤＢ寿命を向上させることが可能となる。
【００８２】
（実施の形態２）
図１９は本発明の他の実施の形態である半導体装置の製造工程のフロー図である。本実施の形態２においては、図１９に示すように、上記埋込配線の主導体膜のラウンドテーパをセットフロー工程１０６時に行う。すなわち、配線キャップ用の絶縁膜が、例えば窒化シリコン膜、炭化シリコン膜、ＳｉＣＮ、酸窒化シリコン膜の場合には、上記したようにセットフローにおいて処理ガスを流す前に、窒素またはヘリウム等のようなキャリアガスを流すことから、このキャリアガスを流し始めてから処理ガスを流し始めるまでの時間を通常のセットフローよりも長くし、そのキャリアガスのみの導入期間に行い、かつ、ステージ温度を前記実施の形態１で説明した温度に設定してウエハ１Ｗに対して前記実施の形態１のラウンド形成工程で説明したのと同じアニール処理を施すことにより、埋込配線の主導体膜１８ａ，１８ｂの上部角にラウンドテーパを形成する。この場合、ラウンドテーパ工程を新たに追加するわけではないので製造工程の簡略化および製造時間の短縮を推進できる。これ以外は、前記実施の形態１と同じである。
【００８３】
（実施の形態３）
本実施の形態３においては、配線キャップ用の絶縁膜を多層にした場合について説明する。これは、配線キャップ用の絶縁膜として、例えば上記ＰＥ−ＴＭＳ（Ｃａｎｏｎ製）等のようなＳｉＯＮ膜を用いた場合、その成膜時に導電性バリア膜が酸化してしまうという、本発明者が初めて見出した問題を解決するためのものである。図２０は本発明の他の実施の形態である半導体装置の製造工程中における要部断面図である。
【００８４】
まず、上記アンモニアプラズマ処理後、大気開放せず連続して、埋込第２層配線Ｌ２および絶縁膜１２ｂの上面上に、配線キャップ用の絶縁膜（第２絶縁膜）１５ｂをＣＶＤ法等によって堆積する際、本実施の形態３においては、その絶縁膜１５ｂを、埋込第２層配線Ｌ２の導電性バリア膜１７ａの露出部分が酸化されないように堆積する。そのために、最初に導電性バリア膜１７ａの酸化を抑制または防止する、すなわち、酸化から保護する酸化バリア用の絶縁膜（第３絶縁膜）１５ｂ１を絶縁膜１２ｂおよび埋込第２層配線Ｌ２上に堆積した後、大気開放せず、真空状態を維持したまま連続的に、その上に、例えばトリメトキシシラン（ＴＭＳ、化学式：ＳｉＨ（ＯＣＨ３）３）ガスと酸化窒素（Ｎ２Ｏ）ガスとの混合ガスを用いたプラズマＣＶＤ法等によってＰＥ−ＴＭＳ（Ｃａｎｏｎ製、誘電率＝３．９）等のような酸窒化シリコン（ＳｉＯＮ）膜等からなる絶縁膜（第４絶縁膜）１５ｂ２を堆積する。これにより、上記酸窒化シリコン（ＳｉＯＮ）膜の堆積処理に際して導電性バリア膜１７ａの酸化を抑制または防止できるので、その導電性バリア膜１７ａの酸化に起因して主導体膜１８ａ中の銅が拡散してしまう不具合を抑制または防止でき、ＴＤＤＢ寿命を向上させることができる。また、配線キャップ用の絶縁膜１５ｂの大半または全部を窒化シリコン膜よりも誘電率の低い材料で形成することにより、配線容量を低減できるので、半導体装置の動作速度を向上させることが可能となる。さらに、優れた耐湿性を有するＰＥ−ＴＭＳ等を埋込第２層配線Ｌ２の配線キャップ用の絶縁膜として使用できるので、半導体装置の信頼性を向上させることが可能となる。このような酸化防止膜の形成方法は、例えば次のようにする。
【００８５】
第１の方法は、酸化バリア用の絶縁膜１５ｂ１を、例えば窒化シリコン（ＳｉＣ）膜、炭化シリコン（ＳｉＣＮ）膜または炭窒化シリコン膜等のような銅の拡散を抑制または防止する機能を有する絶縁膜によって形成する方法である。この場合の酸化バリア用の絶縁膜１５ｂ１の厚さは、例えば１ｎｍ以上であるが、配線構造の全体的な誘電率を低く抑えたいので絶縁膜１５ｂ２よりは薄く形成されている。絶縁膜１５ｂ２の厚さは、例えば５０ｎｍ程度以下である。絶縁膜１５ｂ２中の窒素の含有率は、例えば１〜８％程度である。絶縁膜１５ｂ２の成膜時の処理室内の圧力は、例えば０．５〜１．０Ｔｏｒｒ（＝６６．６６１２〜１３３．３３２Ｐａ）程度、トリメトキシシランガスの流量は、例えば１００〜１５０ｃｍ３／ｍｉｎ程度、Ｎ２Ｏのガス流量は、例えば４０００ｃｍ３／ｍｉｎ程度以下、プラズマＣＶＤ装置の上部電極および下部電極の印加電力は、例えば５００〜１０００Ｗ程度である。この酸化バリア用の絶縁膜１５ｂ１を、例えば炭化シリコン膜または炭窒化シリコン膜とすることで、絶縁膜１５ｂ１を窒化シリコン膜で形成した場合よりも誘電率を低減でき、配線容量を低減できるので、半導体装置の動作速度を向上させることができる。
【００８６】
第２の方法は、酸化バリア用の絶縁膜１５ｂ１を、酸素を用いないガス条件、特に酸化性の高いＮ２Ｏガスを用いない条件でのプラズマＣＶＤ法等によって堆積されたＰＥ−ＴＭＳ（Ｃａｎｏｎ製、誘電率＝３．９）等のような酸窒化シリコン（ＳｉＯＮ）膜等によって形成する方法である。この場合の絶縁膜１５ｂ１も、銅の拡散を抑制または防止する機能を有している。
【００８７】
酸素を用いないガス条件としては、例えばトリメトキシシラン（ＴＭＳ）ガスとアンモニア（ＮＨ３）ガスとの混合ガス、または、トリメトキシシラン（ＴＭＳ）ガスと窒素（Ｎ２）ガスとの混合ガス等を例示できる。この場合の酸化バリア用の絶縁膜１５ｂ１の厚さは、例えば１〜１０ｎｍ程度である。また、その上層の絶縁膜１５ｂ２の厚さは、上記第１の方法で説明したのと同じである。絶縁膜１５ｂ１，１５ｂ２中の窒素の含有率は、例えば１〜８％程度である。絶縁膜１５ｂ１の成膜時の処理室内の圧力は、例えば０．５〜１．０Ｔｏｒｒ（＝６６．６６１２〜１３３．３３２Ｐａ）程度、トリメトキシシランガスの流量は、例えば１００〜１５０ｃｍ３／ｍｉｎ程度、Ｎ２Ｏガスの流量は、例えば０（零）ｃｍ３／ｍｉｎ、Ｎ２ガスを用いた場合のそのガス流量は、例えば４０００ｃｍ３／ｍｉｎ程度以下、ＮＨ３ガスを用いた場合のそのガス流量は、例えば１５００ｃｍ３／ｍｉｎ程度以下、プラズマＣＶＤ装置の上部電極および下部電極の印加電力は、上記第１の方法と同じである。また、絶縁膜１５ｂ２の成膜条件は、上記第１の方法で説明したのと同じである。この第２の方法においては、絶縁膜１５ｂ１，１５ｂ２を、共に、例えばＰＥ−ＴＭＳ等のような誘電率の低い酸窒化シリコン膜により形成できるので、上記第１の方法を用いた場合よりも配線容量を低減でき、半導体装置の動作速度を向上させることができる。また、絶縁膜１５ｂの全体（絶縁膜１５ｂ１，１５ｂ２）を耐湿性に優れたＰＥ−ＴＭＳ等のような酸窒化シリコン膜によって形成することにより、半導体装置の信頼性を向上させることが可能となる。
【００８８】
第３の方法は、酸化バリア用の絶縁膜１５ｂ１を、例えば成膜処理に際して酸化性の低いＮ２／Ｏ２を併用し、酸素（特に酸化性の高いＮ２Ｏ）を低減したガス条件でのプラズマＣＶＤ法等によって堆積された上記ＰＥ−ＴＭＳ等のような酸窒化シリコン膜等によって形成する方法である。この場合も絶縁膜１５ｂ１は、銅の拡散を抑制または防止する機能を有している。酸素を低減したガス条件としては、例えばトリメトキシシランガスとＮ２ガスとＯ２ガスとの混合ガス、トリメトキシシランガスとＮＨ３ガスとＯ２ガスとの混合ガス、トリメトキシシランガスとＮＨ３ガスとＮ２ガスとＯ２ガスとの混合ガスまたはトリメトキシシランガスとＮ２ＯガスとＮＨ３ガスとの混合ガス等を例示できる。この場合、Ｎ２ガスやＮＨ３ガスは混合ガスにおける希釈ガスとしての役割を有している。
【００８９】
この場合の絶縁膜１５ｂ１、１５ｂ２の厚さおよび窒素の含有率は、上記第２の方法で説明したのと同じである。絶縁膜１５ｂ１の成膜時の処理室内の圧力およびプラズマＣＶＤ装置の上部電極および下部電極の印加電力は、上記第１，２の方法で説明したのと同じである。成膜処理ガスとして、例えばトリメトキシシランガスとＮ２ガスとＯ２ガスとの混合ガスを用いた場合のトリメトキシシランガスの流量は、例えば７５〜１５０ｃｍ３／ｍｉｎ程度、Ｎ２ガスの流量は、例えば４０００ｃｍ３／ｍｉｎ程度以下、Ｏ２ガスの流量は、例えば４０００ｃｍ３／ｍｉｎ程度以下である。また、トリメトキシシランガスとＮＨ３ガスとＯ２ガスとの混合ガスを用いた場合のトリメトキシシランガスの流量は、例えば７５〜１５０ｃｍ３／ｍｉｎ程度、ＮＨ３ガスの流量は、例えば１５００ｃｍ３／ｍｉｎ程度、Ｏ２ガスの流量は、例えば４０００ｃｍ３／ｍｉｎ程度である。トリメトキシシランガスとＮＨ３ガスとＮ２ガスとＯ２ガスとの混合ガスを用いた場合のトリメトキシシランガスの流量は、例えば７５〜１５０ｃｍ３／ｍｉｎ程度、ＮＨ３のガス流量は、例えば１５００ｃｍ３／ｍｉｎ程度以下、Ｎ２ガスの流量は、例えば４０００ｃｍ３／ｍｉｎ程度、Ｏ２ガスの流量は、例えば４０００ｃｍ３／ｍｉｎ程度である。さらに、トリメトキシシランガスとＮ２ＯガスとＮＨ３ガスとの混合ガスを用いた場合のトリメトキシシランガスの流量は、例えば７５〜１５０ｃｍ３／ｍｉｎ程度、Ｎ２Ｏガスの流量は、例えば４０００ｃｍ３／ｍｉｎ程度、ＮＨ３ガスの流量は、例えば１５００ｃｍ３／ｍｉｎ程度である。また、絶縁膜１５ｂ２の成膜条件は、上記第１，２の方法と同じである。この第３の方法の応用として、絶縁膜１５ｂの全部を、この第３の方法で形成しても良い。すなわち、絶縁膜１５ｂを、上記酸素を低減したガス条件でのプラズマＣＶＤ法等により堆積された酸窒化シリコン膜の単体膜によって形成しても良い。この場合、配線キャップ用の絶縁膜の成膜処理においてガスの変更やそのための制御を無くすことができるので、成膜制御を容易にでき、また、成膜処理時間を短縮できる。
【００９０】
ただし、上記の説明では、酸窒化シリコン（ＳｉＯＮ、窒素含有率１〜８％程度）膜の成膜に際してトリメトキシシランガスを用いた場合について説明したが、これに限定されるものではなく種々変更可能である。例えば第１の方法の絶縁膜１５ｂ２や上記第２の方法の絶縁膜１５ｂ１，１５ｂ２は、成膜処理において、例えばモノシラン、ジシランまたはＴＥＯＳのうちの選択されたガスと、アンモニアガスと、酸素（またはＮ２Ｏあるいはオゾン（Ｏ３））ガスとの混合ガスまたはこの混合ガスに窒素を導入した混合ガスを用いても良い。また、トリメチルシラン（３ＭＳ）ガスまたはテトラメチルシラン（４ＭＳ）ガスのうちの選択されたガスと、酸化窒素（Ｎ２Ｏ）ガス（または酸化窒素ガスおよびアンモニアガス（ＮＨ３））との混合ガスあるいはこの混合ガスに窒素（Ｎ２）ガス、窒素（Ｎ２）ガスおよび酸素（Ｏ２）ガスの混合ガスまたは窒素ガス、酸素ガスおよびアンモニアガスの混合ガスを添加した混合ガスを用いても良い。これらの場合も、導電性バリア１７ａ露出部の酸化を抑制または防止できるので、銅の拡散を抑制または防止でき、ＴＤＤＢ寿命を向上させることができる。なお、導電性バリア膜が酸化する問題やその解決手段については、例えば本願発明者による特願２００１−３４１３３９号（出願日；２００１年１１月７日）に開示がある。
【００９１】
（実施の形態４）
本実施の形態４は、前記実施の形態１で説明した絶縁キャップ用の絶縁膜を設けない構造を説明するものである。図２１は本発明の他の実施の形態における半導体装置の製造工程中における要部断面図を示している。Ｌｏｗ−Ｋ材料からなる絶縁膜１１ｂの上面に絶縁キャップ用の絶縁膜が形成されておらず、絶縁膜１１ｂの上面（ＣＭＰ面、第２面）に配線キャップ用の絶縁膜１５ｂが直接堆積されている。本実施の形態４においても、配線キャップ用の絶縁膜１５ｂを前記実施の形態３のような多層構造としても良い。本実施の形態４においては、ＴＤＤＢ寿命の向上の他に、絶縁キャップ用の絶縁膜を設けない分、配線容量を低減でき、半導体装置の動作速度を向上させることが可能となる。
【００９２】
（実施の形態５）
本実施の形態５は、埋込配線の導電性バリア膜を無くした構造（バリアレス埋込配線構造）を説明するものである。図２２は本発明の他の実施の形態における半導体装置の製造工程中における要部断面図を示している。銅からなる主導体膜１８ａが、配線溝１６ａにおいて絶縁膜１１ｂ，１２ａ，１２ｂ，１５ａと直接接している。本実施の形態５においても、前記実施の形態４のように絶縁キャップ用の絶縁膜を無くしても良い。このような本実施の形態５によれば、埋込第２層配線Ｌ２の配線抵抗を大幅に低減できる。また、異層配線間が導電性バリア膜を介さずに直接接続されるので、その異層配線間の接触抵抗を大幅に低減させることができ、微細なスルーホールでの抵抗を低減させることができる。したがって、配線溝１６ａやスルーホール９が微細化されても半導体装置の性能を向上させることができるので、半導体装置を構成する配線の微細化を推進できる。
【００９３】
また、本実施の形態５においては、その主導体膜１８ａの上部角にラウンドテーパが形成されている。そして、銅からなる主導体膜１８ａの上部角が、これに近接する絶縁膜１２ｂの上面（ＣＭＰ面、第２面）から離れて配置されている。これらにより、前記実施の形態１〜４と同様に、互いに隣接する埋込第２層配線間Ｌ２，Ｌ２にリークパスが形成されるのをさらに抑制または防止できるので、ＴＤＤＢ寿命をさらに向上させることが可能となる。なお、このようなバリアレス埋込配線構造については、例えば本願発明者による特願２０００−１０４０１５号、特願２０００−３００８５３号または特願２００１−１３１９４１号（出願日；２００１年４月２７日）に開示されている。
【００９４】
（実施の形態６）
本実施の形態６においては、上記のような埋込配線構造を配線層毎に使い分ける技術について説明する。半導体装置の配線層において、基板に形成された微細な素子に近い下層の配線層では隣接配線間隔が狭く、また今後さらに狭くなる傾向にあることから銅の拡散によるＴＤＤＢ寿命の劣化が顕在化し易い。これに比べ、上記素子から相対的に離れている上層の配線層では隣接配線間隔が相対的に広く、銅の拡散によるＴＤＤＢ寿命の劣化に対しある程度の余裕がある。一方、半導体装置の製造工程では、工程数の増加や熱処理の追加、あるいは段差を生じさせるプロセスの追加をしたくない等、プロセス上の制約もある。
【００９５】
そこで、本実施の形態６においては、余裕の小さい下層の配線層では、前記実施の形態１等で説明した埋込配線構造とする一方、余裕の大きい上層の配線層では、通常の埋込配線構造とした。図２３は、本実施の形態６の半導体装置を模式的に示す要部断面図を示している。配線層Ｎ１は、例えば第１、第２配線層等のような配線幅や配線間隔が比較的小さい下層の配線層を示し、配線層Ｎｘは、例えば第５，第６配線層等のような配線幅や配線間隔が比較的大きい上層の配線層を示している。０．１３μｍ世代を例にすると、配線層Ｎ１を第１配線層とした場合の埋込配線（配線）Ｌｎの配線幅および配線間隔は、例えば０．１８μｍ程度であり、配線層Ｎｘを第５配線層とした場合の埋込配線（配線）Ｌｎの配線幅および配線間隔は、例えば０．３６μｍ程度である。また、０．１μｍ世代を例にすると、配線層Ｎ１を第１配線層とした場合の埋込配線Ｌｎの配線幅および配線間隔は、例えば０．１４μｍ程度であり、配線層Ｎｘを第５配線層とした場合の埋込配線Ｌｎの配線幅および配線間隔は、例えば０．２８μｍ程度である。
【００９６】
図２３において、下層の配線層Ｎ１の埋込配線Ｌｎは、前記実施の形態１等と同じ構造、すなわち、主導体膜１８ａの上部角にラウンドテーパを形成した構造とし、上層の配線層Ｎｎの埋込配線Ｌｎは、通常の構造、すなわち、主導体膜１８ａの上部角にテーパが形成されず、主導体膜１８ａの上面（第１面）が絶縁膜１２ｂの上面（ＣＭＰ面、第２面）とほぼ一致する構造とされている。これにより、ＴＤＤＢ寿命を向上させることができ、また、上記プロセス上の制約を満たすことができるので、全体的に信頼性の高い半導体装置を提供することが可能となる。
【００９７】
（実施の形態７）
本実施の形態７においては、配線層に応じて埋込配線のラウンドテーパ状態を変える技術について説明する。図２４は、本実施の形態７の半導体装置を模式的に示す要部断面図を示している。本実施の形態７においては、下層の配線層Ｎ１も上層の配線層Ｎｘも埋込配線Ｌｎが、前記実施の形態１等と同じ構造、すなわち、主導体膜１８ａの上部角にラウンドテーパを形成した構造とされいている。ただし、ここでは、下層の埋込配線Ｌｎの主導体膜１８ａにおけるラウンドテーパの深さｄ１の方が、上層の埋込配線Ｌｎの主導体膜１８ａのラウンドテーパの深さｄ２の深さよりも深く形成されている。すなわち、下層の配線層Ｎ１の埋込配線Ｌｎにおける主導体膜１８ａの上部角のラウンドテーパの方が大きい。その理由は、前記実施の形態６で説明したように、下層の配線層Ｎ１では隣接配線間隔が狭く銅の拡散によるＴＤＤＢ寿命の低下が顕在化し易い一方、上層の配線層では隣接配線間隔が広く比較的余裕があるからである。すなわち、銅の拡散が問題とされ易い下層の配線層Ｎ１の埋込配線Ｌｎにおける主導体膜１８ａのラウンドテーパを大きくすることによりＴＤＤＢ寿命の向上を図る一方、余裕のある上層の配線層Ｎｘでは埋込配線Ｌｎの主導体膜１８ａのラウンドテーパを小さめに形成してプロセス上の制約を満たすことにより、半導体装置の全体的な信頼性の向上を図ることができる。
【００９８】
（実施の形態８）
本実施の形態８においては、配線層に応じて埋込配線の段差状態を変える技術について説明する。図２５は、本実施の形態８の半導体装置を模式的に示す要部断面図を示している。本実施の形態８においては、下層の配線層Ｎ１および上層の配線層Ｎｘの埋込配線Ｌｎの主導体膜１８ａの上面（第１面）が、導電性バリア膜１７ａおよび絶縁膜１２ｂの上面（ＣＭＰ面、第２面）よりも低くなっている。これにより、主導体膜１８ａがＣＭＰ面から遠ざかることと、主導体膜１８ａの角部が埋込配線Ｌｎの角部（導電性バリア膜１７ａの角部）の電界集中箇所から離れることにより、リークパスの形成を抑制または防止でき、ＴＤＤＢ寿命を向上させることができる。
【００９９】
このように埋込配線Ｌｎの主導体膜１８ａの上面に段差を設ける技術については、例えば本願発明者による特願２００１−１３１９４１号（出願日；２００１年４月２７日）に開示がある。ただし、本実施の形態８では、前記実施の形態６，７で説明したのと同じ理由から、下層の埋込配線Ｌｎの主導体膜１８ａの段差ｄ３の方が、上層の埋込配線層Ｌｎの主導体膜１８ａの段差ｄ４よりも大きく形成されている。したがって、本実施の形態８によれば、銅の拡散が問題とされ易い下層の配線層Ｎ１の埋込配線Ｌｎにおける主導体膜１８ａの上面の段差を大きくすることによりＴＤＤＢ寿命の向上を図ることができる一方、余裕のある上層の配線層Ｎｘでは埋込配線Ｌｎの主導体膜１８ａの上面の段差を小さめに形成して段差による不具合の発生を抑制または防止等、プロセス上の制約を満たすことより、半導体装置の全体的な信頼性を向上させることが可能となる。
【０１００】
本実施の形態８の変形例として、下層の配線層Ｎ１の埋込配線Ｌｎを前記実施の形態１等で説明した埋込配線構造とし、上層の配線層Ｎｘの埋込配線Ｌｎを図２５のままとしても良い。また、下層の配線層Ｎ１の埋込配線Ｌｎは図２５のままとして、上層の配線層Ｎｘの埋込配線Ｌｎを、前記実施の形態１等で説明した埋込配線構造または前記図２３の上層の配線層Ｎｘにおける通常の埋込配線構造としても良い。
【０１０１】
（実施の形態９）
本実施の形態９においては、配線層に応じて埋込配線の段差状態を変える他の技術について説明する。図２６は、本実施の形態９の半導体装置を模式的に示す要部断面図である。本実施の形態９においては、下層の配線層Ｎ１および上層の配線層Ｎｘの埋込配線Ｌｎの主導体膜１８ａおよび導電性バリア膜１７ａの上面（第１面）が、絶縁膜１２ｂの上面（ＣＭＰ面、第２面）よりも低くなっている。これにより、主導体膜１８ａがＣＭＰ面から遠ざかることにより、リークパスが形成されるのを抑制または防止でき、ＴＤＤＢ寿命を向上させることができる。
【０１０２】
このような埋込配線Ｌｎの上面に段差を設ける技術についても、例えば本願発明者による特願２００１−１３１９４１号（出願日；２００１年４月２７日）に開示がある。ただし、本実施の形態９では、前記実施の形態６〜８で説明したのと同じ理由から、下層の配線層Ｎ１における埋込配線Ｌｎの主導体膜１８ａの段差ｄ５の方が、上層の配線層Ｎｘにおける埋込配線層Ｌｎの主導体膜１８ａの段差ｄ６よりも大きく形成されている。したがって、本実施の形態９によれば、銅の拡散が問題とされ易い下層の配線層Ｎ１の埋込配線Ｌｎ上面の段差を大きくすることによりＴＤＤＢ寿命の向上を図ることができる一方、余裕のある上層の配線層Ｎｘでは埋込配線Ｌｎ上面の段差を小さめに形成して段差による不具合の発生を抑制または防止することより、半導体装置の全体的な信頼性を向上させることが可能となる。
【０１０３】
本実施の形態９の変形例として、下層の配線層Ｎ１の埋込配線Ｌｎを前記実施の形態１等で説明した埋込配線構造とし、上層の配線層Ｎｘの埋込配線Ｌｎを図２６のままとしても良い。また、下層の配線層Ｎ１の埋込配線Ｌｎは図２６のままとして、上層の配線層Ｎｘの埋込配線Ｌｎを前記実施の形態１等で説明した埋込配線構造または前記図２３の上層の配線層Ｎｘにおける通常の埋込配線構造としても良い。
【０１０４】
（実施の形態１０）
本実施の形態１０においては、配線層に応じて埋込配線の段差状態を変えるさらに他の技術について説明する。図２７は、本実施の形態１０の半導体装置を模式的に示す要部断面図である。本実施の形態１０では、下層の配線層Ｎ１および上層の配線層Ｎｘの埋込配線Ｌｎの主導体膜１８ａおよび導電性バリア膜１７ａの上面（ＣＭＰ面、第１面）が、絶縁膜１２ｂの上面（第２面）よりも突出している。これにより、主導体膜１８ａをＣＭＰ面から遠ざけることができ、リークパスの形成を抑制または防止できるので、ＴＤＤＢ寿命を向上させることができる。また、この場合、絶縁キャップ用の絶縁膜を無くした構造として、上記還元性プラズマ処理に際して絶縁膜１１ｂの上面をエッチング除去することで上記段差を形成することができるので、プロセスを簡略化できる。
【０１０５】
このような埋込配線Ｌｎの上面に段差を設ける技術についても、例えば本願発明者による特願２００１−１３１９４１号（出願日；２００１年４月２７日）に開示があるが、本実施の形態１０では、前記実施の形態６〜９で説明したのと同じ理由から、下層の配線層Ｎ１における埋込配線Ｌｎの突出段差ｄ７の方が、上層の配線層Ｎｘにおける埋込配線層Ｌｎの突出段差ｄ８よりも大きく形成されている。すなわち、銅の拡散が問題とされ易い下層の配線層Ｎ１の埋込配線Ｌｎ上面の突出段差を大きくすることでＴＤＤＢ寿命の向上を図ることができる一方、余裕のある上層の配線層Ｎｘでは埋込配線Ｌｎ上面の突出段差を小さめに形成して段差による不具合の発生を抑制または防止等、プロセス上の制約を満たすことにより、半導体装置の全体的な信頼性を向上させることができる。
【０１０６】
本実施の形態１０の変形例として、下層の配線層Ｎ１の埋込配線Ｌｎを前記実施の形態１，８，９で説明した埋込配線構造とし、上層の配線層Ｎｘの埋込配線Ｌｎを図２７のままとしても良い。また、下層の配線層Ｎ１の埋込配線Ｌｎは図２７のままとして、上層の配線層Ｎｘの埋込配線Ｌｎを前記実施の形態１，８，９で説明した埋込配線構造または前記図２３の上層の配線層Ｎｘにおける通常の埋込配線構造としても良い。
【０１０７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない。
【０１０８】
前記実施の形態１〜１０においては、キャップ膜を後処理（プラズマ処理）後に真空破壊することなく連続的に形成する場合について説明したが、後処理の後、一旦真空破壊をして、その後、キャップ膜を形成しても良い。真空破壊しない方が本発明の効果をより効果的に奏することができるが、後処理におけるアンモニアプラズマ処理により薄い窒化層が形成されるため、真空破壊を行い大気雰囲気に暴露しても酸化層の形成を抑制できる。よって、真空破壊した場合であっても、本実施の形態の効果をある程度奏することは可能である。
【０１０９】
また、埋込配線の主導体膜におけるラウンドテーパの形成方法は、前記実施の形態１〜１０で説明したものに限定されるものではなく種々変更可能であり、例えばプラズマＣＶＤ装置の処理室内を真空状態に維持し、処理室内に特にガスを供給しない状態でウエハに対して熱処理を施すことにより、埋込配線の主導体膜の上部角にラウンドテーパを形成しても良い。
【０１１０】
また、前記実施の形態では、絶縁キャップ用の絶縁膜を形成するための成膜装置内で埋込配線上面にラウンドテーパを形成する場合について説明したが、これに限定されるものではなく、例えば成膜装置の外部で水素ガス雰囲気中または窒素ガス雰囲気中において熱処理を施すことにより、埋込配線上面にラウンドテーパを形成するようにしても良い。具体的には、例えば前記実施の形態の低温水素アニールの際の処理温度を前記実施の形態の場合よりも高温にし、また、その処理時間を長くするようにしても良い。その場合の処理温度は、例えば３００℃〜４００℃程度、処理時間は、例えば３０秒〜１５分程度が好ましい。
【０１１１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＭＩＳ回路を有する半導体装置の製造技術に適用した場合について説明したが、それに限定されるものではなく、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable Read Only Memory）またはＦＲＡＭ（Ferro electric Random Access Memory）等のようなメモリ回路を有する半導体装置、マイクロプロセッサ等のような論理回路を有する半導体装置または上記メモリ回路と論理回路とを同一半導体基板に設けている混載型の半導体装置など各種の半導体装置の製造方法にも適用できる。本発明は、少なくとも埋込銅配線構造を有する半導体装置、半導体集積回路装置、電子回路装置、電子装置またはマイクロマシン等の製造方法に適用可能である。
【産業上の利用可能性】
【０１１２】
本発明は、半導体装置の製造業に適用できる。
【図面の簡単な説明】
【０１１３】
【図１】本実施の形態のＴＤＤＢ寿命測定に使用した試料の平面図である。
【図２】図１のＢ−Ｂ’線の断面図である。
【図３】図１のＣ−Ｃ’線の断面図である。
【図４】図１の試料を用いた場合の測定の概要を示した説明図である。
【図５】本発明の一実施の形態である半導体装置の製造工程のフロー図である。
【図６】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図７】図６のＸ１−Ｘ１線の断面図である。
【図８】図７に続く半導体装置の製造工程中における図５のＸ１−Ｘ１線に相当する部分の断面図である。
【図９】図８に続く半導体装置の製造工程中における図５のＸ１−Ｘ１線に相当する部分の断面図である。
【図１０】図９に続く半導体装置の製造工程中における図５のＸ１−Ｘ１線に相当する部分の断面図である。
【図１１】図１０に続く半導体装置の製造工程中における図５のＸ１−Ｘ１線に相当する部分の断面図である。
【図１２】図１１の要部拡大断面図である。
【図１３】図１１および図１２に続く半導体装置の製造工程中における図５のＸ１−Ｘ１線に相当する部分の断面図である。
【図１４】図１３に続く半導体装置の製造工程中における図５のＸ１−Ｘ１線に相当する部分の断面図である。
【図１５】図１４に続く半導体装置の製造工程中における図５のＸ１−Ｘ１線に相当する部分の断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部平面図である。
【図１７】図１６のＸ２−Ｘ２線の断面図である。
【図１８】図１７の要部拡大断面図である。
【図１９】本発明の他の実施の形態である半導体装置の製造工程のフロー図である。
【図２０】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２１】本発明の他の実施の形態における半導体装置の製造工程中の要部断面図である。
【図２２】本発明の他の実施の形態における半導体装置の製造工程中の要部断面図である。
【図２３】本発明の他の実施の形態である半導体装置を模式的に示す要部断面図である。
【図２４】本発明の他の実施の形態である半導体装置を模式的に示す要部断面図である。
【図２５】本発明の他の実施の形態である半導体装置を模式的に示す要部断面図である。
【図２６】本発明の他の実施の形態である半導体装置を模式的に示す要部断面図である。
【図２７】本発明の他の実施の形態である半導体装置を模式的に示す要部断面図である。
【符号の説明】
【０１１４】
１Ｗ  ウエハ
１Ｓ  半導体基板
２  分離部
３  ゲート絶縁膜
４  ゲート電極
５  サイドウォール
６，７  半導体領域
８  絶縁膜
９  コンタクトホール
１０  プラグ
１１ａ  絶縁膜
１１ｂ〜１１ｄ  絶縁膜（第１絶縁膜）
１２ａ  絶縁膜
１２ｂ〜１２ｄ  絶縁膜（第１絶縁膜）
１３  スルーホール
１４  プラグ
１５ａ  絶縁膜（第１絶縁膜）
１５ｂ  絶縁膜（第２絶縁膜）
１５ｂ１  絶縁膜（第３絶縁膜）
１５ｂ２  絶縁膜（第４絶縁膜）
１５ｃ  絶縁膜（第１絶縁膜）
１５ｄ  絶縁膜（第２絶縁膜）
１６ａ，１６ｂ  配線溝（配線開口部）
１７ａ，１７ｂ  導電性バリア膜（第１導体膜）
１８ａ，１８ｂ  主導体膜（第２導体膜）
１９  スルーホール（配線開口部）
Ｌ  櫛形配線
Ｍ２  第２配線層
Ｐ１，Ｐ２  パッド
Ｓ  測定ステージ
Ｈ  ヒータ
Ｑｐ  ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎ  ｎチャネル型のＭＩＳ・ＦＥＴ
ＰＷＬ  ｐ型ウエル
ＮＷＬ  ｎ型ウエル
Ｎ１，Ｎｘ  配線層
Ｌ２  埋込第２層配線（配線）
Ｌ３  埋込第３層配線（配線）
Ｌｎ  埋込配線（配線）
【図１】
2006179948.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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