(57)【要約】      （修正有）【課題】電源装置及びその制御回路並びに制御方法に関し、動作状態を出力電圧が変動することなく、スムーズに切り換えることができる電源装置及びその制御回路並びに制御方法を提供することを目的とする。【解決手段】入力電圧を変換して、第１の変換電圧と第２の変換電圧とを出力する電圧変換回路と、整流素子が並列に設けられ、第１の変換電圧が印加されるとともに、与えられる第１の制御信号に応じてスイッチングを行う第１のスイッチング素子と、整流素子が並列に設けられ、第２の変換電圧が印加されるとともに、与えられる第２の制御信号に応じてスイッチングを行う第２のスイッチング素子と、第１のスイッチング素子と第２のスイッチング素子により制御される出力電流を検出する検出回路を有し、出力電流により第１のスイッチング素子及び第２のスイッチング素子を制御している。【選択図】図５
2006353095.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を変換して、第１の変換電圧と第２の変換電圧とを出力する電圧変換回路と、
整流素子が並列に設けられ、前記第１の変換電圧が印加されるとともに、与えられる第１の制御信号に応じてスイッチングを行う第１のスイッチング素子と、
整流素子が並列に設けられ、前記第２の変換電圧が印加されるとともに、与えられる第２の制御信号に応じてスイッチングを行う第２のスイッチング素子と、
前記第１のスイッチング素子と前記第２のスイッチング素子により制御される出力電流を検出する検出回路と、
前記出力電流が所定の閾値よりも小さい場合に前記第１の制御信号及び前記第２の制御信号の出力を停止する第１の動作状態と、前記出力電流が所定の閾値よりも大きい場合に前記第１の制御信号及び前記第２の制御信号を交互に出力する第２の動作状態とにより制御を行っており、前記第１の動作状態から前記第２の動作状態に遷移を行う場合には前記第１の制御信号及び前記第２の制御信号の単位時間当たりの前記第１のスイッチング素子及び前記第２のスイッチング素子がオンするオン時間を徐々に増加させる制御回路とを有することを特徴とする電源装置。
【請求項２】
前記制御回路は、前記第１の制御信号及び前記第２の制御信号のパルス幅を徐々に大きくすることにより、前記第１の制御信号及び前記第２の制御信号の単位時間当たりの前記第１のスイッチング素子及び前記第２のスイッチング素子がオンするオン時間を徐々に増加させることを特徴とする請求項１記載の電源装置。
【請求項３】
前記制御回路は、三角波を発生する三角波発生回路と、
電源投入に応じた信号の積分波形を発生する時定数回路と、
前記三角波発生回路で発生した三角波と前記時定数回路から出力される積分波形との大小関係に応じた比較結果を出力する比較回路とを有し、
前記比較回路の出力に応じて前記第１の制御信号及び前記第２の制御信号の単位時間当たりの前記第１のスイッチング素子及び前記第２のスイッチング素子をオンさせるオン時間を徐々に増加させることを特徴とする請求項２記載の電源装置。
【請求項４】
前記制御回路は、前記第１の制御信号及び前記第２の制御信号の周波数を徐々に高くすることにより、前記第１の制御信号及び前記第２の制御信号の単位時間当たりの前記第１のスイッチング素子及び前記第２のスイッチング素子をオンさせるオン時間を徐々に増加させることを特徴とする請求項１記載の電源装置。
【請求項５】
前記制御回路は、三角波を発生する三角波発生回路と、
電源投入に応じた信号の積分波形を発生する時定数回路と、
前記三角波発生回路で発生した三角波と前記時定数回路から出力される積分波形との大小関係に応じた比較結果を出力する比較回路と、
一定周波数のパルス波形を出力するパルス発生回路と、
前記比較回路の比較結果と前記パルス発生回路のパルス波形との論理積を出力する論理積回路とを有し、
前記比較回路の出力に応じて前記第１の制御信号及び前記第２の制御信号の単位時間当たりの前記第１のスイッチング素子及び前記第２のスイッチング素子をオンさせるオン時間を徐々に増加させることを特徴とする請求項４記載の電源装置。
【請求項６】
入力電圧を変換して、第１の変換電圧と第２の変換電圧とを出力する電圧変換回路と、
整流素子が並列に設けられ、前記第１の変換電圧が印加されるとともに、与えられる第１の制御信号に応じてスイッチングを行う第１のスイッチング素子と、
整流素子が並列に設けられ、前記第２の変換電圧が印加されるとともに、与えられる第２の制御信号に応じてスイッチングを行う第２のスイッチング素子と、
前記第１のスイッチング素子と前記第２のスイッチング素子により制御される出力電流を検出する検出回路と、
前記出力電流が所定の閾値よりも小さい場合に前記第１の制御信号及び前記第２の制御信号の出力を停止する第１の動作状態と、前記出力電流が所定の閾値よりも大きい場合に前記第１の制御信号及び前記第２の制御信号を交互に出力する第２の動作状態とにより制御を行っており、前記第２の動作状態から前記第１の動作状態に遷移を行う場合には前記第１の制御信号及び前記第２の制御信号の単位時間当たりの前記第１のスイッチング素子及び前記第２のスイッチング素子がオンするオン時間を徐々に減少させる制御回路とを有することを特徴とする電源装置。
【請求項７】
入力電圧を変換して、第１の変換電圧と第２の変換電圧とを出力する電圧変換回路と、整流素子が並列に設けられ、前記第１の変換電圧が印加されるとともに、与えられる第１の制御信号に応じてスイッチングを行う第１のスイッチング素子と、整流素子が並列に設けられ、前記第２の変換電圧が印加されるとともに、与えられる第２の制御信号に応じてスイッチングを行う第２のスイッチング素子と、前記第１のスイッチング素子と前記第２のスイッチング素子により制御される出力電流を検出する検出回路とを備えた電源装置の制御回路であって、
前記出力電流が所定の閾値よりも小さい場合に前記第１の制御信号及び前記第２の制御信号の出力を停止する第１の動作状態と、前記出力電流が所定の閾値よりも大きい場合に前記第１の制御信号及び前記第２の制御信号を交互に出力する第２の動作状態とにより制御を行っており、前記第１の動作状態から前記第２の動作状態に遷移を行う場合には前記第１の制御信号及び前記第２の制御信号の単位時間当たりの前記第１のスイッチング素子及び前記第２のスイッチング素子がオンするオン時間を徐々に増加させることを特徴とする制御回路。
【請求項８】
前記第１の制御信号及び前記第２の制御信号のパルス幅を徐々に大きくすることにより、前記第１の制御信号及び前記第２の制御信号の単位時間当たりの前記第１のスイッチング素子及び前記第２のスイッチング素子がオンするオン時間を徐々に増加させることを特徴とする請求項７記載の制御回路。
【請求項９】
三角波を発生する三角波発生回路と、
電源投入に応じた信号の積分波形を発生する時定数回路と、
前記三角波発生回路で発生した三角波と前記時定数回路から出力される積分波形との大小関係に応じた比較結果を出力する比較回路とを有し、
前記比較回路の出力に応じて前記第１の制御信号及び前記第２の制御信号の単位時間当たりの前記第１のスイッチング素子及び前記第２のスイッチング素子をオンさせるオン時間を徐々に増加させることを特徴とする請求項８記載の制御回路。
【請求項１０】
前記第１の制御信号及び前記第２の制御信号の周波数を徐々に高くすることにより、前記第１の制御信号及び前記第２の制御信号の単位時間当たりの前記第１のスイッチング素子及び前記第２のスイッチング素子をオンさせるオン時間を徐々に増加させることを特徴とする請求項７記載の制御回路。
【請求項１１】
三角波を発生する三角波発生回路と、
電源投入に応じた信号の積分波形を発生する時定数回路と、
前記三角波発生回路で発生した三角波と前記時定数回路から出力される積分波形との大小関係に応じた比較結果を出力する比較回路と、
一定周波数のパルス波形を出力するパルス発生回路と、
前記比較回路の比較結果と前記パルス発生回路のパルス波形との論理積を出力する論理積回路とを有し、
前記比較回路の出力に応じて前記第１の制御信号及び前記第２の制御信号の単位時間当たりの前記第１のスイッチング素子及び前記第２のスイッチング素子をオンさせるオン時間を徐々に増加させることを特徴とする請求項１０記載の電源装置。
【請求項１２】
入力電圧を変換して、第１の変換電圧と第２の変換電圧とを出力する電圧変換回路と、整流素子が並列に設けられ、前記第１の変換電圧が印加されるとともに、与えられる第１の制御信号に応じてスイッチングを行う第１のスイッチング素子と、整流素子が並列に設けられ、前記第２の変換電圧が印加されるとともに、与えられる第２の制御信号に応じてスイッチングを行う第２のスイッチング素子と、
前記第１のスイッチング素子と前記第２のスイッチング素子により制御される出力電流を検出する検出回路とを備えた電源装置の制御回路であって、
前記出力電流が所定の閾値よりも小さい場合に前記第１の制御信号及び前記第２の制御信号の出力を停止する第１の動作状態と、前記出力電流が所定の閾値よりも大きい場合に前記第１の制御信号及び前記第２の制御信号を交互に出力する第２の動作状態とにより制御を行っており、前記第２の動作状態から前記第１の動作状態に遷移を行う場合には前記第１の制御信号及び前記第２の制御信号の単位時間当たりの前記第１のスイッチング素子及び前記第２のスイッチング素子がオンするオン時間を徐々に減少させることを特徴とする制御回路。
【請求項１３】
入力電圧を変換して、第１の変換電圧と第２の変換電圧とを出力する電圧変換回路と、整流素子が並列に設けられ、前記第１の変換電圧が印加されるとともに、与えられる第１の制御信号に応じてスイッチングを行う第１のスイッチング素子と、整流素子が並列に設けられ、前記第２の変換電圧が印加されるとともに、与えられる第２の制御信号に応じてスイッチングを行う第２のスイッチング素子とを備えた電源装置の制御方法であって、
前記第１のスイッチング素子と前記第２のスイッチング素子により制御される出力電流を検出するステップと、
前記出力電流が所定の閾値よりも小さい場合に前記第１の制御信号及び前記第２の制御信号の出力を停止する第１の動作状態に遷移するステップと、
前記出力電流が所定の閾値よりも大きい場合に前記第１の制御信号及び前記第２の制御信号を交互に出力する第２の動作状態に遷移するステップと、
前記第１の動作状態から前記第２の動作状態に遷移を行う場合には前記第１の制御信号及び前記第２の制御信号の単位時間当たりの前記第１のスイッチング素子及び前記第２のスイッチング素子がオンするオン時間を徐々に増加させるステップとを有することを特徴とする制御方法。
【請求項１４】
入力電圧を変換して、第１の変換電圧と第２の変換電圧とを出力する電圧変換回路と、整流素子が並列に設けられ、前記第１の変換電圧が印加されるとともに、与えられる第１の制御信号に応じてスイッチングを行う第１のスイッチング素子と、整流素子が並列に設けられ、前記第２の変換電圧が印加されるとともに、与えられる第２の制御信号に応じてスイッチングを行う第２のスイッチング素子とを備えた電源装置の制御方法であって、
前記第１のスイッチング素子と前記第２のスイッチング素子により制御される出力電流を検出するステップと、
前記出力電流が所定の閾値よりも小さい場合に前記第１の制御信号及び前記第２の制御信号の出力を停止する第１の動作状態に遷移するステップと、
前記出力電流が所定の閾値よりも大きい場合に前記第１の制御信号及び前記第２の制御信号を交互に出力する第２の動作状態に遷移するステップと、
前記第２の動作状態から前記第１の動作状態に遷移を行う場合には前記第１の制御信号及び前記第２の制御信号の単位時間当たりの前記第１のスイッチング素子及び前記第２のスイッチング素子がオンするオン時間を徐々に減少させるステップとを有することを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源装置及びその制御回路並びに制御方法に係り、入力電圧を変換して、第１の変換電圧と第２の変換電圧とを出力する電圧変換回路と、整流素子が並列に設けられ、第１の変換電圧が印加されるとともに、与えられる第１の制御信号に応じてスイッチングを行う第１のスイッチング素子と、整流素子が並列に設けられ、第２の変換電圧が印加されるとともに、与えられる第２の制御信号に応じてスイッチングを行う第２のスイッチング素子と、第１のスイッチング素子と第２のスイッチング素子により制御される出力電流を検出する検出回路とを備えた電源装置及びその制御回路並びに制御方法に関する。
【背景技術】
【０００２】
図１は情報処理システムのブロック構成図を示す。
【０００３】
情報処理システム１は、交流電源１１、ＡＣ−ＤＣ変換部１２、ｎ個のメインボード１３−１〜１３−ｎ、ネットワーク１４を含む構成とされている。交流電源１１は、ＡＣ−ＤＣ変換部１２に交流電圧（電流）を供給する。ＡＣ−ＤＣ変換部１２は、交流電源１１からの交流電圧（電流）を直流電圧（電流）に変換する。
【０００４】
ＡＣ−ＤＣ変換部１２で変換された直流電圧（電流）はメインボード１３−１〜１３−ｎに供給される。メインボード１３−１〜１３−ｎは、ネットワーク１４を介して接続されており、互いに通信を行いつつ、処理を行う情報処理装置であり、各メインボードはＤＣ−ＤＣ変換部２１−１〜２１−３、ＣＰＵ２２、記憶装置２３、通信機器２４を含む構成とされている。
【０００５】
ＤＣ−ＤＣ変換部２１−１は、ＡＣ−ＤＣ変換部１２からの直流電圧（電流）に基づいて所定の直流電圧を生成し、ＣＰＵ２２に供給する。ＣＰＵ２２は、ＤＣ−ＤＣ変換部２１−１からの直流電圧により駆動され、処理を行う。ＤＣ−ＤＣ変換部２１−２は、ＡＣ−ＤＣ変換部１２からの直流電圧（電流）に基づいて所定の直流電圧を生成し、記憶装置２３に供給する。記憶装置２３は、ＤＣ−ＤＣ変換部２１−２からの直流電圧により駆動され、ＣＰＵ２２で処理されたデータや通信機器２３から供給されたデータを記憶する。ＤＣ−ＤＣ変換部２１−３は、ＡＣ−ＤＣ変換部１２からの直流電圧（電流）に基づいて所定の直流電圧を生成し、通信機器２４に供給する。通信機器２４は、ネットワーク１４との通信を制御する。
【０００６】
図２はＤＣ−ＤＣ変換部２１−１のブロック構成図を示す。
【０００７】
ＤＣ−ＤＣ変換部２１−１は、ＤＣ−ＤＣ変換回路３１−１、３１−２、ダイオードＤ１、Ｄ２を含む構成とされている。ＤＣ−ＤＣ変換回路３１−１は、ＡＣ−ＤＣ変換部１２からの直流電圧を所定の電圧に変換する。また、ＤＣ−ＤＣ変換回路３１−１は、出力電流、出力電圧を検出して、出力電圧が一定になるように制御を行う。ＤＣ−ＤＣ変換回路３１−１の出力電圧は、ダイオードＤ１を介してＣＰＵ２２に供給される。ＤＣ−ＤＣ変換回路３１−２は、ＤＣ−ＤＣ変換回路３１−１と同様な構成とされており、出力電圧はダイオードＤ２を介してＣＰＵ２２に供給される。
【０００８】
通常動作時は、ＤＣ−ＤＣ変換回路３１−１及びＤＣ−ＤＣ変換回路３１−２からの直流電流がＣＰＵ２２に供給される。立ち上がり時にＤＣ−ＤＣ変換回路３１−１の出力電圧の立ち上がりがＤＣ−ＤＣ変換回路３１−２の出力電圧の立ち上がりより早い場合には、ダイオードＤ２によりＤＣ−ＤＣ変換回路３１−１からＤＣ−ＤＣ変換回路３１−２に電流が流れることがない。すなわち、ダイオードＤ２によりＤＣ−ＤＣ変換回路３１−２への電流の逆流を防止できる。
【０００９】
立ち上がり時にＤＣ−ＤＣ変換回路３１−２の出力電圧の立ち上がりがＤＣ−ＤＣ変換回路３１−１の出力電圧の立ち上がりより早い場合には、ダイオードＤ１によりＤＣ−ＤＣ変換回路３１−２からＤＣ−ＤＣ変換回路３１−１に電流が流れることがない。すなわち、ダイオードＤ１によりＤＣ−ＤＣ変換回路３１−１への電流の逆流が防止できる。
【００１０】
次にＤＣ変換回路３１−１、３１−２について詳細に説明する。
【００１１】
図３はＤＣ−ＤＣ変換回路３１−１のブロック構成図を示す。
【００１２】
ＤＣ−ＤＣ変換回路３１−１は、インバータ回路４１、トランス４２、スイッチング素子Ｑ１、Ｑ２、ダイオードＤ11、Ｄ12、制御回路４３、コイルＬ0、出力電流検出用抵抗Ｒs、コンデンサＣ0を含む構成とされている。
【００１３】
インバータ回路４１には、ＡＣ−ＤＣ変換部１２からの直流電圧が印加される。インバータ回路４１は、ＡＣ−ＤＣ変換部１２からの直流電圧を交流電圧に変換する。
【００１４】
インバータ回路４１により変換された交流電圧は、トランス４２の一次コイルＬ１に印加される。トランス４２の一次コイルＬ１には、インバータ回路４１からの交流電圧に応じた交流電流が流れ、流れる電流に応じた磁束を発生する。トランスＬ１で発生した磁束は、トランス４２の二次コイルＬ21、Ｌ22に伝達される。トランス４２の二次コイルＬ21、Ｌ22には、一次コイルＬ１からの磁束に応じた二次電流が流れる。
【００１５】
二次コイルＬ21は、一端がトランジスタＱ１のソース−ドレインを介して接地され、他端がチョークコイルＬ０の一端に接続される。二次コイルＬ22は、一端がトランジスタＱ２のソース−ドレインを介して接地され、他端がチョークコイルＬ０の一端に接続される。トランジスタＱ1、Ｑ２は例えば、ＭＯＳ−ＦＥＴ（metal-oxide-semiconductor field effect transistor） から構成されている。
【００１６】
トランジスタＱ１、Ｑ２は、ゲートが制御回路４３に接続されており、制御回路４３からのスイッチングパルスに応じてスイッチングされる。トランジスタＱ１には、ソース−ドレイン間にダイオードＤ11が並列に接続される。ダイオードＤ11は、アノードが接地側、カソードが二次コイルＬ21側となるように接続されている。
【００１７】
チョークコイルＬ０の他端は、出力電流検出用抵抗Ｒsを介して出力端子Ｔoutに接続される。出力端子Ｔoutと接地端子Ｔgndとの間には平滑コンデンサＣ０が接続されている。トランス４２の２次コイルＬ21と２次コイルＬ22との接続点の電位がチョークコイルＬ０及び平滑コンデンサＣ０により平滑化されて出力される。
【００１８】
制御回路４３には、出力電流検出用抵抗Ｒsの両端の電圧及び出力端子Ｔoutの出力電圧が供給されている。制御回路４３は、出力端子Ｔoutからの出力電圧Ｖoutが小さくなると、トランジスタＱ１及びＱ２のゲートに供給するスイッチングパルスのパルス幅を小さく、あるいは周期を大きくし、出力端子Ｔoutからの出力電圧Ｖoutが大きくなると、トランジスタＱ１及びＱ２のゲートに供給するスイッチングパルスのパルス幅を大きく、あるいは周期を小さくする。
【００１９】
なお、このとき、トランジスタＱ１のゲートとトランジスタＱ２のゲートには、スイッチングパルスが供給されており、トランジスタＱ１とトランジスタＱ２とは、交互にスイッチングされる。
【００２０】
また、制御回路４３は、出力電流検出用抵抗Ｒsの両端の電圧により出力電流を検出しており、出力電流が所定の閾値より小さいとき、すなわち、軽負荷時にはトランジスタＱ１、Ｑ２を常時オフさせて、ダイオードＤ11、Ｄ12によりダイオード整流を行う。ダイオード整流を行うことにより、無用なスイッチングを行う必要がなくなるため、スイッチングによる電力損失を低減できる。
【００２１】
さらに、制御回路４３は、出力電流検出用抵抗Ｒsの両端の電圧により出力電流を検出しており、出力電流が所定の閾値より大きいとき、すなわち、重負荷時にはトランジスタＱ１、Ｑ２を出力電圧Ｖoutに応じたスイッチングパルスによりスイッチングさせて、同期整流を行う。同期整流を行うことにより、トランジスタＱ1、Ｑ2のオン電圧は、約０．０１〔Ｖ〕であり、これはダイオードＤ11、Ｄ12のオン電圧の約０．７〔Ｖ〕に比べて十分に小さいので、スイッチング素子による電圧降下を低減でき、電流を負荷に効率よく供給できるため、電力の損失を低減できる。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかるに、従来のこの種の電源装置では同期整流を行うためのスイッチング素子とダイオード整流を行うためのスイッチング素子とでオン抵抗に電圧差によって、同期整流とダイオード整流とを切り換える際、図４に実線で示すように出力電圧が変動するなどの問題点があった。
【００２３】
コンピュータなどのこの種の電源装置を適用する場合には、電圧の変動を数十ｍ〔Ｖ〕以下に抑える必要がある。図４に示すような出力電圧の変動を低減するには、チョークコイルＬ0のインダクタンス及び平滑コンデンサＣ0の容量を大きくする必要がある。チョークコイルＬ0のインダクタンス及び平滑コンデンサＣ0の容量を大きくすることにより図４に破線で示すように出力電圧の変動を低減できる。しかし、チョークコイルＬ0のインダクタンス及び平滑コンデンサＣ0の容量を大きくすると、装置が大型化してしまうとともに、コストが増加するなどの問題点があった。
【００２４】
また、これらの電源装置を冗長した構成の電源システムでは、図２に示すように電源装置の出力と負荷との間に電源装置から負荷に向かう方向が順方向となるようにダイオードを接続していたため、ダイオードによる損失が発生するとともに、部品点数が増加してコストが高くなるなどの問題点があった。
【００２５】
本発明は上記の点に鑑みてなされたもので、動作状態を出力電圧が変動することなく、スムーズに切り換えることができる電源装置及びその制御回路並びに制御方法を提供することを目的とする。
【課題を解決するための手段】
【００２６】
本発明は、入力電圧を変換して、第１の変換電圧と第２の変換電圧とを出力する電圧変換回路と、整流素子が並列に設けられ、第１の変換電圧が印加されるとともに、与えられる第１の制御信号に応じてスイッチングを行う第１のスイッチング素子と、整流素子が並列に設けられ、第２の変換電圧が印加されるとともに、与えられる第２の制御信号に応じてスイッチングを行う第２のスイッチング素子と、第１のスイッチング素子と第２のスイッチング素子により制御される出力電流を検出する検出回路と、出力電流が所定の閾値よりも小さい場合に第１の制御信号及び第２の制御信号の出力を停止する第１の動作状態と、出力電流が所定の閾値よりも大きい場合に第１の制御信号及び第２の制御信号を交互に出力する第２の動作状態とにより制御を行っており、第１の動作状態から第２の動作状態に遷移を行う場合には第１の制御信号及び第２の制御信号の単位時間当たりの第１のスイッチング素子及び第２のスイッチング素子がオンするオン時間を徐々に増加させる制御回路とを有することを特徴とする。
【００２７】
制御回路は第１の制御信号及び前記第２の制御信号のパルス幅を徐々に大きくすることにより第１の制御信号及び第２の制御信号の単位時間当たりの第１のスイッチング素子及び第２のスイッチング素子がオンするオン時間を徐々に増加させることを特徴とする。制御回路は三角波を発生する三角波発生回路と、電源投入に応じた信号の積分波形を発生する時定数回路と、三角波発生回路で発生した三角波と時定数回路から出力される積分波形との大小関係に応じた比較結果を出力する比較回路とを有し、比較回路の出力に応じて第１の制御信号及び第２の制御信号の単位時間当たりの第１のスイッチング素子及び第２のスイッチング素子をオンさせるオン時間を徐々に増加させることを特徴とする。
【００２８】
また、制御回路は第１の制御信号及び第２の制御信号の周波数を徐々に高くすることにより第１の制御信号及び第２の制御信号の単位時間当たりの第１のスイッチング素子及び第２のスイッチング素子をオンさせるオン時間を徐々に増加させることを特徴とする。制御回路は三角波を発生する三角波発生回路と、電源投入に応じた信号の積分波形を発生する時定数回路と、三角波発生回路で発生した三角波と時定数回路から出力される積分波形との大小関係に応じた比較結果を出力する比較回路と、一定周波数のパルス波形を出力するパルス発生回路と、比較回路の比較結果とパルス発生回路のパルス波形との論理積を出力する論理積回路とを有し、比較回路の出力に応じて第１の制御信号及び第２の制御信号の単位時間当たりの第１のスイッチング素子及び第２のスイッチング素子をオンさせるオン時間を徐々に増加させることを特徴とする。
【００２９】
また、本発明は、入力電圧を変換して、第１の変換電圧と第２の変換電圧とを出力する電圧変換回路と、整流素子が並列に設けられ、前記第１の変換電圧が印加されるとともに、与えられる第１の制御信号に応じてスイッチングを行う第１のスイッチング素子と、整流素子が並列に設けられ、第２の変換電圧が印加されるとともに、与えられる第２の制御信号に応じてスイッチングを行う第２のスイッチング素子と、第１のスイッチング素子と第２のスイッチング素子により制御される出力電流を検出する検出回路と、出力電流が所定の閾値よりも小さい場合に第１の制御信号及び第２の制御信号の出力を停止する第１の動作状態と、出力電流が所定の閾値よりも大きい場合に第１の制御信号及び第２の制御信号を交互に出力する第２の動作状態とにより制御を行っており、第２の動作状態から第１の動作状態に遷移を行う場合には第１の制御信号及び第２の制御信号の単位時間当たりの第１のスイッチング素子及び第２のスイッチング素子がオンするオン時間を徐々に減少させる制御回路とを有することを特徴とする。
【００３０】
さらに、本発明は、入力電圧を変換して、第１の変換電圧と第２の変換電圧とを出力する電圧変換回路と、整流素子が並列に設けられ、第１の変換電圧が印加されるとともに、与えられる第１の制御信号に応じてスイッチングを行う第１のスイッチング素子と、整流素子が並列に設けられ、第２の変換電圧が印加されるとともに、与えられる第２の制御信号に応じてスイッチングを行う第２のスイッチング素子と、第１のスイッチング素子と第２のスイッチング素子により制御される出力電流を検出する検出回路とを備えた電源装置の制御回路であって、出力電流が所定の閾値よりも小さい場合に第１の制御信号及び第２の制御信号の出力を停止する第１の動作状態と、出力電流が所定の閾値よりも大きい場合に第１の制御信号及び第２の制御信号を交互に出力する第２の動作状態とにより制御を行っており、第１の動作状態から第２の動作状態に遷移を行う場合には第１の制御信号及び第２の制御信号の単位時間当たりの第１のスイッチング素子及び第２のスイッチング素子がオンするオン時間を徐々に増加させることを特徴とする。
【００３１】
第１の制御信号及び前記第２の制御信号のパルス幅を徐々に大きくすることにより、第１の制御信号及び第２の制御信号の単位時間当たりの第１のスイッチング素子及び第２のスイッチング素子がオンするオン時間を徐々に増加させることを特徴とする。このとき、三角波を発生する三角波発生回路と、電源投入に応じた信号の積分波形を発生する時定数回路と、三角波発生回路で発生した三角波と時定数回路から出力される積分波形との大小関係に応じた比較結果を出力する比較回路とを有し、比較回路の出力に応じて第１の制御信号及び第２の制御信号の単位時間当たりの第１のスイッチング素子及び第２のスイッチング素子をオンさせるオン時間を徐々に増加させることを特徴とする。
【００３２】
また、第１の制御信号及び前記第２の制御信号の周波数を徐々に高くすることにより、第１の制御信号及び第２の制御信号の単位時間当たりの第１のスイッチング素子及び第２のスイッチング素子をオンさせるオン時間を徐々に増加させることを特徴とする。このとき、三角波を発生する三角波発生回路と、電源投入に応じた信号の積分波形を発生する時定数回路と、三角波発生回路で発生した三角波と時定数回路から出力される積分波形との大小関係に応じた比較結果を出力する比較回路と、一定周波数のパルス波形を出力するパルス発生回路と、比較回路の比較結果とパルス発生回路のパルス波形との論理積を出力する論理積回路とを有し、比較回路の出力に応じて第１の制御信号及び第２の制御信号の単位時間当たりの第１のスイッチング素子及び第２のスイッチング素子をオンさせるオン時間を徐々に増加させることを特徴とする。
【００３３】
さらに、本発明は、入力電圧を変換して、第１の変換電圧と第２の変換電圧とを出力する電圧変換回路と、整流素子が並列に設けられ、前記第１の変換電圧が印加されるとともに、与えられる第１の制御信号に応じてスイッチングを行う第１のスイッチング素子と、整流素子が並列に設けられ、第２の変換電圧が印加されるとともに、与えられる第２の制御信号に応じてスイッチングを行う第２のスイッチング素子と、第１のスイッチング素子と第２のスイッチング素子により制御される出力電流を検出する検出回路とを備えた電源装置の制御回路であって、出力電流が所定の閾値よりも小さい場合に第１の制御信号及び第２の制御信号の出力を停止する第１の動作状態と、出力電流が所定の閾値よりも大きい場合に第１の制御信号及び第２の制御信号を交互に出力する第２の動作状態とにより制御を行っており、第２の動作状態から第１の動作状態に遷移を行う場合には第１の制御信号及び第２の制御信号の単位時間当たりの第１のスイッチング素子及び第２のスイッチング素子がオンするオン時間を徐々に減少させることを特徴とする。
【００３４】
また、本発明は、入力電圧を変換して、第１の変換電圧と第２の変換電圧とを出力する電圧変換回路と、整流素子が並列に設けられ、第１の変換電圧が印加されるとともに、与えられる第１の制御信号に応じてスイッチングを行う第１のスイッチング素子と、整流素子が並列に設けられ、第２の変換電圧が印加されるとともに、与えられる第２の制御信号に応じてスイッチングを行う第２のスイッチング素子とを備えた電源装置の制御方法であって、第１のスイッチング素子と第２のスイッチング素子により制御される出力電流を検出するステップと、出力電流が所定の閾値よりも小さい場合に第１の制御信号及び第２の制御信号の出力を停止する第１の動作状態に遷移するステップと、出力電流が所定の閾値よりも大きい場合に第１の制御信号及び第２の制御信号を交互に出力する第２の動作状態に遷移するステップと、第１の動作状態から第２の動作状態に遷移を行う場合には第１の制御信号及び第２の制御信号の単位時間当たりの第１のスイッチング素子及び第２のスイッチング素子がオンするオン時間を徐々に増加させるステップとを有することを特徴とする。
【００３５】
また、本発明は、入力電圧を変換して、第１の変換電圧と第２の変換電圧とを出力する電圧変換回路と、整流素子が並列に設けられ、第１の変換電圧が印加されるとともに、与えられる第１の制御信号に応じてスイッチングを行う第１のスイッチング素子と、整流素子が並列に設けられ、第２の変換電圧が印加されるとともに、与えられる第２の制御信号に応じてスイッチングを行う第２のスイッチング素子とを備えた電源装置の制御方法であって、第１のスイッチング素子と第２のスイッチング素子により制御される出力電流を検出するステップと、出力電流が所定の閾値よりも小さい場合に第１の制御信号及び第２の制御信号の出力を停止する第１の動作状態に遷移するステップと、出力電流が所定の閾値よりも大きい場合に第１の制御信号及び第２の制御信号を交互に出力する第２の動作状態に遷移するステップと、第２の動作状態から第１の動作状態に遷移を行う場合には第１の制御信号及び第２の制御信号の単位時間当たりの第１のスイッチング素子及び第２のスイッチング素子がオンするオン時間を徐々に減少させるステップとを有することを特徴とする。
【発明の効果】
【００３６】
上述の如く、本発明によれば、出力電流が所定の閾値よりも小さい場合に第１の制御信号及び第２の制御信号の出力を停止する第１の動作状態と出力電流が所定の閾値よりも大きい場合に第１の制御信号及び第２の制御信号を交互に出力する第２の動作状態とで遷移を行う場合に第１の制御信号及び第２の制御信号の単位時間当たりの第１のスイッチング素子及び第２のスイッチング素子がオンするオン時間を徐々に変化させることにより、動作状態をスムーズに切り換えることができ、よって、出力電圧の変動を低減できる等の特長を有する。
【発明を実施するための最良の形態】
【００３７】
図５は本発明の一実施例のＤＣ−ＤＣ変換回路の回路構成図を示す。同図中、図３と同一構成部分には同一符号を付し、その説明は省略する。
【００３８】
本実施例のＤＣ−ＤＣ変換回路１００は、制御回路１０１の構成が図３に示す従来のＤＣ−ＤＣ変換回路３１−ｉとは相違する。
【００３９】
図６は制御回路１０１のブロック構成図を示す。
【００４０】
制御回路１０１は、出力電圧検出回路１１１、三角波発生回路１１２、制御パルス生成回路１１３、出力電流検出回路１１４、パルス変調回路１１５、電源スイッチ１１６、ソフトスタート回路１１７、ＡＮＤゲート１１８〜１２１を含む構成とされている。
【００４１】
出力電圧検出回路１１１には、出力端子Ｔoutから出力される出力電圧Ｖoutが印加されている。出力電圧検出回路１１１は、出力電圧Ｖoutと基準電圧Ｖrefとの差に応じたアナログ信号を生成し、出力する。
【００４２】
図７は出力電圧検出回路１１１の回路構成図を示す。
【００４３】
出力電圧検出回路１１１は、誤差アンプ１３１、及び基準電圧源１３２を含む構成とされている。誤差アンプ１３１は、反転入力端子に出力端子Ｔoutから出力電圧Ｖoutが印加され、非反転入力端子に基準電源１３２の基準電圧Ｖrefが印加されている。誤差アンプ１３１は、出力端子Ｔoutから出力される出力電圧Ｖoutと基準電圧Ｖrefとの差に応じた信号を出力する。
【００４４】
出力電圧検出回路１１１の出力信号は、制御パルス生成回路１１３に供給される。制御パルス生成回路１１３には、出力電圧検出回路１１１の出力の他に、三角波発生回路１１２から三角波信号が供給されている。制御パルス生成回路１１３は、出力電圧検出回路１１１の出力及び三角波発生回路１１２からの三角波信号に基づいて制御パルスを生成する。
【００４５】
図８は、制御パルス生成回路１１３の回路構成図を示す。
【００４６】
制御パルス生成回路１１３は、コンパレータ１４１、ソフトスタート回路１４２、ＡＮＤゲート１４３、フリップフロップ１４４、ＮＡＮＤゲート１４５、１４６を含む構成とされている。
【００４７】
コンパレータ１４１は、非反転入力端子に出力電圧検出回路１１１の出力信号が供給され、反転入力端子に三角波発生回路１１２からの三角波信号が供給される。コンパレータ１４１は、出力電圧検出回路１１１の出力信号と三角波発生回路１１２で発生された三角波信号とを比較し、出力電圧検出回路１１１の出力信号レベルが三角波発生回路１１２で発生された三角波信号レベルより大きければ、出力をハイレベルとし、出力電圧検出回路１１１の出力信号レベルが三角波発生回路１１２で発生された三角波信号レベルより小さければ、出力をローレベルとする。コンパレータ１４１の出力は、ＡＮＤゲート１４３に供給される。
【００４８】
ソフトスタート回路１４２は、電源スイッチ１１６の電源投入を検出して、ソフトスタート時に切換時に電源検出回路からの電源に応じてＡＮＤゲート１４３には、コンパレータ１４１の出力とソフトスタート回路１４２の出力が供給される。ソフトスタート回路１４２は、電源投入時にパルス幅が徐々に大きくなる出力信号を出力する。
【００４９】
図９はソフトスタート回路１４２の回路構成図を示す。
【００５０】
ソフトスタート回路１４２は、三角波発生回路１５１、遅延回路１５２、コンパレータ１５３を含む構成とされている。三角波発生回路１５１は、三角波発生回路１１２で発生される三角波の周波数より低い周波数の三角波信号を発生する。三角波発生回路１５１で発生された三角波信号は、コンパレータ１５３の反転入力端子に供給される。
【００５１】
遅延回路１５２は、電圧源１５４、トランジスタＱ11、抵抗Ｒ11、Ｒ12、コンデンサＣ11を含む構成とされている。トランジスタＱ11はＮＰＮトランジスタから構成され、ベースに電源スイッチ１１６の出力がハイレベル、すなわち、電源が投入されると、オンする。
【００５２】
コンデンサＣ11は、抵抗Ｒ11、Ｒ12、トランジスタＱ11を介して電圧源６１に接続されている。トランジスタＱ11がオンすると、抵抗Ｒ11、Ｒ12を介してコンデンサＣ11に電流が供給され、コンデンサＣ11が充電される。コンデンサＣ11の充電電圧は、抵抗Ｒ11、Ｒ12により分圧されてコンパレータ１５３の非反転入力端子に供給される。
【００５３】
図１０はソフトスタートスイッチ回路１４２の動作波形図を示す。図１０（Ａ）は電源スイッチ１１６の出力信号、図１０（Ｂ）で実線は抵抗Ｒ11と抵抗Ｒ12との接続点の電圧、一点鎖線は三角波発生回路１５１の出力三角波信号、図１０（Ｃ）はコンパレータ１５３の出力を示す。
【００５４】
時刻ｔ１で電源スイッチ１１６がオンされ、図１０（Ａ）に示す電源スイッチ１１６の出力信号がローレベルからハイレベルに立ち上がると、抵抗Ｒ11と抵抗Ｒ12との接続点の電位が抵抗Ｒ11、Ｒ12とコンデンサＣ11とによって決まる時定数に応じて徐々に増加する。
【００５５】
図１０（Ｂ）に実線で示す抵抗Ｒ11と抵抗Ｒ12との接続点の電圧と図１０（Ｂ）に一点鎖線で示す三角波信号はコンパレータ１５３により比較される。コンパレータ１５３は、図１０（Ｂ）に実線で示す抵抗Ｒ11と抵抗Ｒ12との接続点の電圧が図１０（Ｂ）に一点鎖線で示す三角波信号より大きいときに、出力をハイレベルとすることにより図１０（Ｃ）に示すような徐々にパルス幅が増大する出力パルス信号を出力する。図１０（Ｃ）に示されるコンパレータ１５３の出力信号は、ＡＮＤゲート１４３に供給される。ＡＮＤゲート１４３は、誤差アンプ１４１の出力とソフトスタート回路１４２の出力とのＡＮＤ論理を取る。
【００５６】
ＡＮＤゲート１４３の出力は、フリップフロップ１４４のクロック端子ＣＬＫに供給される。フリップフロップ１４４は、クリア端子ＣＬＲ及びプリセット端子ＰＲがハイレベルに固定されており、クロック端子ＣＬＫに供給されるＡＮＤゲート１４３の出力パルスの立ち上がりに応じて非反転出力Ｑ及び反転出力／Ｑを反転させる。フリップフロップ１４４の非反転出力Ｑは、ＮＡＮＤゲート１４５に供給され、フリップフロップ１４４の反転出力／Ｑは、ＮＡＮＤゲート１４６に供給される。
【００５７】
ＮＡＮＤゲート１４５は、フリップフロップ１４４の非反転出力Ｑと誤差アンプ１４１の出力とのＮＡＮＤ論理をとる。ＮＡＮＤゲート１４５の出力は、ＡＮＤゲート１１８に供給される。ＮＡＮＤゲート１４６は、フリップフロップ１４４の反転出力／Ｑと誤差アンプ１４１の出力とのＮＡＮＤ論理をとる。ＮＡＮＤゲート１４６の出力は、ＡＮＤゲート１１９に供給される。
【００５８】
ＡＮＤゲート１１８は、ＮＡＮＤゲート１４５の出力とパルス変調回路１１５の出力とのＡＮＤ論理を出力する。また、ＡＮＤゲート１１９は、ＮＡＮＤゲート１４６の出力とパルス変調回路１１５の出力とのＡＮＤ論理を出力する。
【００５９】
ここで、パルス変調回路１１５について詳細に説明する。
【００６０】
図１１はパルス変調回路１１５の回路構成図を示す。
【００６１】
パルス変調回路１１５は、インバータ１６１、トランジスタＱ21、Ｑ22、コンデンサＣ21、コンパレータ１６２、電流源１６３、抵抗Ｒ21を含む構成とされている。パルス変調回路１１５には、出力電流検出回路１１４から検出信号が供給される。
【００６２】
図１２は出力電流検出回路１１４の回路構成図、図１３はパルス変調回路１１５の動作波形図を示す。図１３（Ａ）は出力電流検出回路１１４の出力、図１３（Ｂ）はトランジスタＱ21のベース電圧、図１３（Ｃ）はトランジスタＱ22のベース電圧、図１３（Ｄ）はコンデンサＣ21の充電電圧、及び三角波発生回路１１２の出力三角波信号、図１３（Ｅ）はコンパレータ１５２の出力を示す。
【００６３】
出力電流検出回路１１４は、差動アンプ１７１、コンパレータ１７２、基準電圧源１７３を含む構成とされている。
【００６４】
差動アンプ１７１は、出力電流検出用抵抗Ｒsの両端の電位差を検出する。差動アンプ１７１の出力は、コンパレータ１７２の反転入力端子に供給される。
【００６５】
コンパレータ１７２の非反転入力端子には、基準電圧源１７３から基準電圧が印加されている。コンパレータ１７２は、差動アンプ１７１の出力が基準電圧より小さい、すなわち、軽負荷時には、出力をハイレベル、差動アンプ１７１の出力が基準電圧より大きい、すなわち、重負荷時には、出力をローレベルとする。
【００６６】
コンパレータ１７２の出力がパルス変調回路１１５に供給される。コンパレータ１７２の出力は、パルス変調回路１１５で、ＮＰＮトランジスタＱ22のベースに供給されるとともに、インバータ１６１を介してＮＰＮトランジスタＱ21のベースに供給される。
【００６７】
軽負荷時、すなわち、コンパレータ１７２の出力がハイレベルのときには、トランジスタＱ21のベースはローレベルであり、トランジスタＱ22のベースはハイレベルとなるため、トランジスタＱ21はオフし、トランジスタＱ22はオンする。
【００６８】
トランジスタＱ22がオンすると、コンデンサＣ21が放電され、コンパレータ１６２の非反転入力端子はローレベルになる。コンパレータ１６２の反転入力端子には、三角波発生回路１１２から三角波信号が供給される。コンパレータ１６２は、三角波信号がコンデンサＣ21の充電電圧より大きければ、出力をローレベルとし、三角波信号がコンデンサＣ21の充電電圧より小さければ、出力をハイレベルにする。軽負荷時には、コンデンサＣ21の充電電圧はローレベルであり、三角波信号より小さいので、コンパレータ１６２の出力はローレベルとなる。
【００６９】
時刻ｔ11で、重負荷から軽負荷に移行するとき、図１３（Ａ）に示すようにコンパレータ１７２の出力がローレベルからハイレベルになる。このとき、図１３（Ｂ）に示すようにトランジスタＱ21のベースはハイレベルからローレベルになり、図１３（Ｃ）に示すようにトランジスタＱ22のベースはローレベルからハイレベルとなるため、トランジスタＱ21はオフし、トランジスタＱ22はオンする。
【００７０】
トランジスタＱ21がオフし、トランジスタＱ22がオンすると、コンデンサＣ21は、抵抗Ｒ21を介して徐々に放電される。このとき、コンデンサＣ21の充電電圧は、図１３（Ｄ）に実線で示すように変化する。
【００７１】
コンデンサＣ21の充電電圧は、コンパレータ１６２の非反転入力端子に供給されている。このため、コンパレータ１６２の出力は、図１３（Ｅ）に示すように徐々にハイレベルの期間が短くなり、ローレベルの期間が長くなり、最終的にローレベルとなるように変化する。
【００７２】
逆に、時刻ｔ12で軽負荷から重負荷に移行するとき、すなわち、図１３（Ａ）に示すようにコンパレータ１７２の出力がハイレベルからローレベルになるときには、図１３（Ｂ）に示すようにトランジスタＱ21のベースがローレベルからハイレベルになり、図１３（Ｃ）に示すようにトランジスタＱ22のベースはハイレベルからローレベルとなるため、トランジスタＱ21はオンし、トランジスタＱ22はオフする。
【００７３】
トランジスタＱ21がオンし、トランジスタＱ22がオフすると、コンデンサＣ21に電流源１６３から定電流が供給され、徐々に充電される。このため、コンデンサＣ21の充電電圧は、図１３（Ｄ）に示すように徐々に上昇する。
【００７４】
このため、コンパレータ１６２の出力は、図１３（Ｅ）に示すように徐々にローレベルの期間が短くなり、ハイレベルの期間が長くなり、最終的にハイレベルとなるように変化する。
【００７５】
以上のように、重負荷から軽負荷及び軽負荷から重負荷に移行し、同期整流からダイオード整流、及びダイオード整流から同期整流に移行するとき、コンパレータ１６２の出力は、いきなりハイからローレベルあるいはローからハイレベルに切り替わるのではなく、ハイレベルあるいはローレベルの期間が徐々に短くなり、ローレベルあるいはハイレベルの期間が徐々に長くなる。
【００７６】
コンパレータ１６２の出力は、ＡＮＤゲート１１８、１１９に供給されている。
【００７７】
ＡＮＤゲート１１８、１１９は、制御パルス生成回路１１３で生成された制御パルスｓｙｎｃＡ及びｓｙｎｃＢとコンパレータ１６２の出力とのＡＮＤ論理を出力する。すなわち、ＡＮＤゲート１１８、１１９は、コンパレータ１６２の出力がハイレベルの期間、制御パルス生成回路１１３で生成された制御パルスｓｙｎｃＡ及びｓｙｎｃＢを出力する。
【００７８】
ＡＮＤゲート１１８の出力は、ＡＮＤゲート１２０に供給され、ＡＮＤゲート１１９の出力は、ＡＮＤゲート１２１に供給される。ＡＮＤゲート１２０、１２１には、ソフトスタート回路１１７の出力が供給されている。ＡＮＤゲート１２０は、ＡＮＤゲート１１８の出力とソフトスタート回路１１７の出力とのＡＮＤ論理を出力する。ＡＮＤゲート１２１は、ＡＮＤゲート１１９の出力とソフトスタート回路１１７とのＡＮＤ論理を出力する。
【００７９】
ソフトスタート回路１１７は、図９に示すソフトスタート回路１４２と略同じ構成であり、コンデンサＣ11の容量がソフトスタート回路１４２より大きく設定されている。
【００８０】
図１４にソフトスタート回路１１７の動作波形図を示す。図１４（Ａ）は電源スイッチ１１６の出力、図１４（Ｂ）の実線はコンデンサＣ11の充電電圧、破線は三角波信号、図１４（Ｃ）はコンパレータ１５３の出力を示す。
【００８１】
ソフトスタート回路１１７は、コンデンサＣ11の容量を大きく設定することにより、コンデンサＣ11の充電電圧の立ち上がりが遅延するので、コンパレータ１５３の出力は、電源スイッチ１１６が投入されてから所定時間Ｔ10だけ遅延した後、出力がハイレベルとされる。このとき、コンパレータ１５３の出力は、図１４（Ｃ）に示すようにハイレベルの期間が徐々に長くなり、ローレベルの期間が徐々に短くなり、最終的にハイレベルに固定される。
【００８２】
ＡＮＤゲート１２０は、ソフトスタート回路１１７の出力がハイレベルのときにＡＮＤゲート１１８の出力をトランジスタＱ１のゲートに供給する。また、ＡＮＤゲート１２１は、ソフトスタート回路１１７の出力がハイレベルのときにＡＮＤゲート１１９の出力をトランジスタＱ２のゲートに供給する。
【００８３】
電源投入時には、ソフトスタート回路１１７により一定時間Ｔ10経過するまでは、ＡＮＤゲート１２０、１２１の出力はローレベルに保持され、トランジスタＱ１、Ｑ２はオフ状態とされる。よって、トランジスタＱ１、Ｑ２により同期整流は停止され、ダイオードＤ11、Ｄ12によるダイオード整流により電源の供給が行われる。
【００８４】
電源投入時に一定時間Ｔ10、ダイオードＤ11、Ｄ12によりダイオード整流が行われることにより、出力端子Ｔoutから出力される出力電圧Ｖoutが十分に立ち上がる前に、負荷への電源の冗長を行う他の電源装置の出力電圧が立ち上がってもダイオードＤ11、Ｄ12は逆方向に接続されているので、トランス４２で電流が逆流することを防止できる。よって、図２で負荷とＤＣ−ＤＣ変換回路３１−１、３１−２との間に接続していたダイオードＤ１、Ｄ２が不要となる。よって、回路構成を簡略化でき、また、製造コストを低減できる。
【００８５】
また、一定時間Ｔ10経過後は、ソフトスタート回路１１７及びＡＮＤゲート１２０、１２１により徐々に同期整流に切り換わる。このため、ダイオードＤ11、Ｄ12のオン電圧とトランジスタＱ１、Ｑ２のオン電圧とが大きく相違しても、ダイオード整流と、同期整流とが徐々に切り替わるため、ダイオード整流と同期整流との切換をスムーズに行えるため、出力電圧Ｖoutへの影響を小さくできる。また、出力電圧Ｖoutへの影響が小さいので、チョークコイルＬ１、平滑コンデンサＣ０を小さくできる。
【００８６】
さらに、本実施例のパルス変調回路１１５は、ダイオード整流から同期整流、あるいは同期整流からダイオード整流に切り換えるときに、出力信号のパルス幅を徐々の変化させることにより、整流方式の切換をスムーズにしたが、パルス周波数を徐々に変化させるようにしてもよい。
【００８７】
図１５はパルス変調回路１１５の第１変形例の回路構成図を示す。同図中、図１１と同一構成部分には同一符号を付しその説明は省略する。
【００８８】
本変形例のパルス変調回路１１５は、コンパレータ１６２に代えて周波数変調回路２００を設けた構成としてなる。周波数変調回路２００は、コンパレータ２０１、三角波発生回路２０２、ＡＮＤゲート２０３を含む構成とされている。
【００８９】
図１６はパルス変調回路１１５の第１変形例の動作波形図を示す。図１６（Ａ）は出力電流検出回路１１４の出力、図１６（Ｂ）はトランジスタＱ21のベース電圧、図１６（Ｃ）はトランジスタＱ22のベース電圧、図１６（Ｄ）に示す実線はコンデンサＣ21の充電電圧、破線は三角波発生回路２０２の出力三角波信号、図１６（Ｆ）は制御パルス生成回路１１３のコンパレータ１４１の出力、図１６（Ｇ）はＡＮＤゲート２０３の出力を示す。
【００９０】
コンパレータ２０１は、非反転入力端子にはコンデンサＣ21の充電電圧が印加され、反転入力端子には三角波発生回路２０２の出力三角波信号が供給されている。
【００９１】
軽負荷から重負荷になると、図１６（Ａ）に示す出力電流検出回路１１４からの出力がハイレベルからローレベルになる。出力電流検出回路１１４の出力がローレベルになると、図１６（Ｂ）に示すようにトランジスタＱ21のベース電圧はハイレベルになり、トランジスタＱ21はオンする。また、出力電流検出回路１１４の出力がローレベルになると、図１６（Ｃ）に示すようにトランジスタＱ22のベース電圧はローレベルになり、トランジスタＱ22はオフする。
【００９２】
トランジスタＱ21がオンすると、電流源１５３によりコンデンサＣ21が充電され、図１６（Ｄ）に実線で示すようにコンデンサＣ21の充電電圧が上昇する。コンデンサＣ21の充電電圧は、コンパレータ２０１で三角波発生回路２０２の出力三角波信号と比較される。なお、三角波発生回路２０２の出力三角波信号の周波数は、三角波発生回路１１２の出力三角波信号の周波数に比べて十分に低い周波数に設定されている。
【００９３】
コンパレータ２０１は、図１６（Ｅ）に示すようにコンデンサＣ21の充電電圧が三角波発生回路２０２の出力三角波信号より大きいときにハイレベルとなり、小さいときにローレベルとなる信号を出力する。コンパレータ２０１の出力は、ＡＮＤゲート２０３に供給される。ＡＮＤゲート２０３は、コンパレータ２０１の出力と図１６（Ｆ）に示す制御パルス生成回路１１３のコンパレータ１４１の出力とのＡＮＤ論理を出力する。ＡＮＤゲート２０３は、図１６（Ｇ）に示すようにコンパレータ２０１がハイレベルの期間に図１６（Ｆ）に示す制御パルス生成回路１１３のコンパレータ１４１の出力信号を出力する。軽負荷から重負荷に移行するときには、コンパレータ２０１のハイレベルの期間が徐々に長くなり、ＡＮＤゲート２０３から出力される制御パルス生成回路１１３のコンパレータ１４１の出力パルス数が増加する。すなわち、周波数が上昇し、最終的にＡＮＤゲート２０３の出力は、制御パルス生成回路１１３のコンパレータ１４１の出力そのものとなる。
【００９４】
同様に、重負荷から軽負荷に移行するときには、コンパレータ２０１のハイレベルの期間が徐々に短くなり、ＡＮＤゲート２０３から出力される制御パルス生成回路１１３のコンパレータ１４１の出力パルス数が徐々に減少する。すなわち、周波数が低下し、ＡＮＤゲート２０３の出力は、最終的にローレベルに保持される。
【００９５】
以上により、軽負荷から重負荷、及び重負荷から軽負荷に移行するときトランジスタＱ１、Ｑ２のゲートに徐々にパルスを供給できるため、ダイオード整流から同期整流、及び同期整流からダイオード整流にスムーズに移行させることができる。
【００９６】
なお、本実施例では、重負荷から軽負荷に移行、すなわち、同期整流からダイオード整流に移行させるときに、徐々に移行させたが、軽負荷としたときに、負荷側から電流が逆流する恐れがある。このため、重負荷から軽負荷に移行、すなわち、同期整流からダイオード整流に移行させるときには、直ちに移行させるようにしてもよい。
【００９７】
図１７はパルス変調回路１１５の第２変形例の回路構成図を示す。同図中、図１１と同一構成部分には同一符号を付し、その説明は省略する。また、図１８はパルス変調回路１１５の第２変形例の動作波形図を示す。
【００９８】
本変形例のパルス変調回路１１５は、コンデンサＣ21の放電電流を制限する抵抗Ｒ21を削除した構成とされている。これにより図１８の時刻ｔ11で、トランジスタＱ22がオンしたときに、図１８（Ｄ）に示すようにコンデンサＣ21が直ちに放電され、コンデンサＣ21の充電電圧が急激に低下する。これにより、図１８（Ｅ）に示すようにコンパレータ１６４の出力は、直ちにローレベルに固定される。
【００９９】
コンパレータ１６４の出力がローレベルに固定されることにより、直ちにダイオード整流に移行する。ダイオード整流に移行することにより、ダイオードＤ１、Ｄ２は負荷に対して逆方向に接続されているので、負荷側からの電流の逆流を防止できる。
【０１００】
なお、本実施例では、出力電流検出用抵抗Ｒsの両端の電圧を検出することにより出力電流を検出しているが、２次コイルＬ21、Ｌ22に発生する逆起電力を検出することにより出力電流を検出してもよい。
【０１０１】
図１９は本発明の一実施例の変形例の回路構成図を示す。同図中、図５と同一構成部分には同一符号を付し、その説明は省略する。
【０１０２】
本変形例のＤＣ−ＤＣ変換回路３００は、制御回路３０１の構成がＤＣ−ＤＣ制御回路１００と相違するとともに、電流検出用抵抗Ｒsを削除した構成とされている。
【０１０３】
図２０は制御回路３０１のブロック構成図を示す。同図中、図６と同一構成部分には同一符号を付し、その説明は省略する。
【０１０４】
本変形例の制御回路３０１は、出力電流検出回路３１１の構成が図６に示すし制御回路１０１とは相違する。制御回路３０１には、二次コイルＬ21と二次コイルＬ22との接続点の電圧が印加されるとともに、ＡＮＤゲート１２０の出力が供給される。
【０１０５】
図２１は出力電流検出回路３１１の回路構成図を示す。
【０１０６】
出力電流検出回路３１１は、コンパレータ３２１、基準電圧源３２２、ＡＮＤゲート３２３、ラッチ回路３２４を含む構成とされている。
【０１０７】
二次コイルＬ21と二次コイルＬ22との接続点の電圧ＶTは、コンパレータ３２１の非反転入力端子に接続されている。コンパレータ３２１の反転入力端子には、基準電圧源３２２から基準電圧Ｖrefが印加されている。コンパレータ３２１は、二次コイルＬ21と二次コイルＬ22との接続点の電圧ＶTと基準電圧源３２２で発生される基準電圧Ｖrefとを比較し、二次コイルＬ21と二次コイルＬ22との接続点の電圧ＶTが基準電圧源３２２で発生される基準電圧より小さければ、出力をローレベルとし、二次コイルＬ21と二次コイルＬ22との接続点の電圧が基準電圧源３２２で発生される基準電圧Ｖrefより大きければ、出力をハイレベルとする。
【０１０８】
コンパレータ３２１の出力は、ＡＮＤゲート３２３にインヒビットとして供給される。ＡＮＤゲート３２３は、ＡＮＤゲート１２０の出力をコンパレータ３２１からのインヒビットパルスに応じてゲートする。ＡＮＤゲート１２０の出力は、ラッチ回路３２４に供給される。ラッチ回路３２４は、ＡＮＤゲート３２３の出力をラッチする。
【０１０９】
図２２は出力電流検出回路３１１の動作波形図を示す。図２２（Ａ）はＡＮＤゲート１２０の出力、図２２（Ｂ）は二次コイルＬ21と二次コイルＬ22との接続点の電圧ＶT、図２２（Ｃ）はラッチ回路３２４の出力を示す。
【０１１０】
時刻ｔ20で二次コイルＬ21に負荷側から電流が流入、すなわち、逆流が発生すると、トランジスタＱ21のオン時に、二次コイルＬ21と二次コイルＬ22との接続点の電圧ＶTが通常のオン時の電圧Ｖ0に比べて低下する。
【０１１１】
二次コイルＬ21と二次コイルＬ22との接続点の電圧ＶTが基準電圧Ｖrefより低下すると、コンパレータ３２１の出力がローレベルになる。コンパレータ３２１の出力がローレベルになり、時刻ｔ21でＡＮＤゲート１２０の出力がハイレベルになると、ＡＮＤゲート３２３の出力がハイレベルになる、ラッチ回路３２４は、時刻ｔ21でハイレベルをラッチし、出力をハイレベルにする。
【０１１２】
ラッチ回路３２４の出力は、パルス変調回路１１５に出力電流検出回路３１１の出力として供給され、前述の如く、同期整流とダイオード整流とを切り換える際の動作に用いられる。
【０１１３】
なお、上記実施例では、絶縁型ＤＣ−ＤＣ変換回路に対して本発明を適用した例について説明したが、他の回路形式、例えば、降圧型ＤＣ−ＤＣ変換回路にも適用可能である。
【０１１４】
図２３は本発明の他の実施例のＤＣ−ＤＣ変換回路の回路構成図を示す。同図中、図５と同一構成部分には同一符号を付し、その説明は省略する。
【０１１５】
本実施例のＤＣ−ＤＣ変換回路４００は、直流電圧がドレイン−ソースが直列接続されたトランジスタＱ101、Ｑ102に印加される。トランジスタＱ102のドレイン−ソースには、ダイオードＤ100が並列に接続される。トランジスタＱ101とトランジスタＱ102との接続点はチョークコイルＬ0、出力電流検出用抵抗Ｒsを介して出力端子Ｔoutに接続される。出力端子Ｔoutと接地端子Ｔgndとの間には、平滑コンデンサＣ0が接続される。
【０１１６】
トランジスタＱ101、Ｑ102は、制御回路４０１によって制御される。制御回路４０１は、出力端子Ｔoutから流れ出す出力電流を出力電流検出用抵抗Ｒsにより検出するとともに、出力端子Ｔoutの出力電圧を検出して、トランジスタＱ101、Ｑ102を制御している。
【０１１７】
図２４は制御回路４０１のブロック構成図を示す。同図中、図１１と同一構成部分には同一符号を付し、その説明は省略する。
【０１１８】
制御回路４０１は、制御パルス生成回路４１１の構成が制御回路１０１とは相違する。
【０１１９】
図２５は制御パルス生成回路４１１の回路構成図を示す。同図中、図８と同一構成部分には同一符号を付し、その説明は省略する。
【０１２０】
制御パルス生成回路４１１は、図８に示す制御パルス生成回路１１３からフリップフロップ１４４、ＡＮＤゲート１４５、１４６を削除した構成とされており、ＡＮＤゲート１４３の出力を制御パルスとして出力する。
【０１２１】
制御パルス生成回路４１１から出力される出力制御パルスは、インバータ４１２により反転されてトランジスタＱ101のゲートに供給される。また、ＡＮＤゲート１４３から出力される出力制御パルスは、ＡＮＤゲート１１９に供給される。ＡＮＤゲート１１９は、制御パルス生成回路４１１から出力される出力生成パルスとパルス変調回路１１５からの変調パルスとのＡＮＤ論理を出力する。
【０１２２】
ＡＮＤゲート１１９の出力は、ＡＮＤゲート１２１に供給される。ＡＮＤゲート１２１は、ＡＮＤゲート１１９から出力とソフトスタート回路１１７の出力とのＡＮＤ論理を出力する。ＡＮＤゲート１１９の出力は、トランジスタＱ102のゲートに供給される。
【０１２３】
本実施例によれば、軽負荷時には、トランジスタＱ102をオフして、ダイオードＤ100によるダイオード整流が行われる。また、重負荷時には、トランジスタＱ102をトランジスタＱ101とは逆相でスイッチングさせることにより同期整流が行われる。
【０１２４】
出力電流検出回路１１４の検出結果により軽負荷と重負荷とを識別し、ダイオード整流と同期整流とを切り換える。本実施例によれば、同期整流からダイオード整流に切り換えるときには、パルス変調回路１１５によりトランジスタＱ102のスイッチングの間隔あるいは回数が徐々に長くなり、最終的にオフされ、徐々にダイオード整流に切り換えられる。また、ダイオード整流から同期整流に切り換えるときには、パルス変調回路１１５によりトランジスタＱ102をオフ状態からスイッチングの間隔あるいは回数を徐々に短くして、最終的に制御パルス生成回路３１１で生成された制御パルスにより制御することにより、ダイオード整流から同期整流に徐々に切り換えられる。
【０１２５】
このため、同期整流とダイオード整流との切換時に生じるトランジスタＱ102とダイオードＤ100とのオン電圧の差異による出力電圧Ｖoutの変動を低減できる。
【０１２６】
また、ソフトスタート回路１１７によって、起動時に一定時間Ｔ10の間ダイオード整流を行った後、徐々に同期整流に切り換えることにより負荷側からの逆流を防止できる。
【０１２７】
なお、上記実施例では、出力電流の検出を抵抗により行う電源回路に提供した例について説明したが、これ限定されるものではなく、要は、出力電流が検出できればよく、本発明は出力電流の検出方式に限定されるものではない。
【０１２８】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変形例が考えられることは言うまでもない。
【図面の簡単な説明】
【０１２９】
【図１】情報処理システムのブロック構成図である。
【図２】ＤＣ−ＤＣ変換部２１−１のブロック構成図である。
【図３】ＤＣ−ＤＣ変換回路３１−１のブロック構成図である。
【図４】従来の電源装置の出力電圧波形図である。
【図５】本発明の一実施例のＤＣ−ＤＣ変換回路の回路構成図である。
【図６】制御回路１０１のブロック構成図である。
【図７】出力電圧検出回路１１１の回路構成図である。
【図８】制御パルス生成回路１１３の回路構成図である。
【図９】ソフトスタート回路１４２の回路構成図である。
【図１０】ソフトスタートスイッチ回路１４２の動作波形図である。
【図１１】パルス変調回路１１５の回路構成図である。
【図１２】出力電流検出回路１１４の回路構成図である。
【図１３】パルス変調回路１１５の動作波形図である。
【図１４】ソフトスタート回路１１７の動作波形図である。
【図１５】パルス変調回路１１５の第１変形例の回路構成図である。
【図１６】パルス変調回路１１５の第１変形例の動作波形図である。
【図１７】パルス変調回路１１５の第２変形例の回路構成図である。
【図１８】パルス変調回路１１５の第２変形例の動作波形図である。
【図１９】本発明の一実施例の変形例の回路構成図である。
【図２０】制御回路３０１のブロック構成図である。
【図２１】出力電流検出回路３１１の回路構成図である。
【図２２】出力電流検出回路３１１の動作波形図である。
【図２３】本発明の他の実施例のＤＣ−ＤＣ変換回路の回路構成図である。
【図２４】制御回路４０１のブロック構成図である。
【図２５】制御パルス生成回路４１１の回路構成図である。
【符号の説明】
【０１３０】
４１、１６１、４１２ インバータ
４２ トランス
１００、３００、４００ ＤＣ−ＤＣ変換回路
１０１、３０１、４０１ 制御回路
１１１ 出力電圧検出回路
１１２、１５１、２０１ 三角波発生回路
１１３、４１１ 制御パルス生成回路
１１４、３１１ 出力電流検出回路
１１５ パルス変調回路
１１６ 電源スイッチ
１１７、１４２ ソフトスタート回路
１１８〜１２１、１４３、２０３、３２３ ＡＮＤゲート
１３１ 誤差アンプ
１３２、１５４、１７３ 基準電圧源
１４１、１５３、１６２、１７２、３２１ コンパレータ
１４４ フリップフロップ
１４５、１４６ ＮＡＮＤゲート
１５２ 遅延回路
１６３ 電流源
１７１ 誤差アンプ
２００ 周波数変調回路
３２４ ラッチ回路
Ｌ１ 一次コイル
Ｌ21、Ｌ22 二次コイル
Ｑ１、Ｑ２ トランジスタ
Ｄ11、Ｄ12 ダイオード
Ｌ0 チョークコイル
Ｃ0 平滑コンデンサ
Ｒs 出力電流検出用抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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