(57)【要約】    【課題】      複数の基体を成膜する場合の各基体への成膜状態のばらつきを減少させることができる基体への成膜方法を提供すること。    【解決手段】  本発明の基体への成膜方法は、複数の基体を収容する接地状態の真空容器内にＣＶＤガスを充満させ、前記複数の基体に同時にパルス高周波電圧とパルスバイアス電圧を重畳して印加して前記複数の基体の周囲にプラズマを発生させると共に前記プラズマ中のイオンを前記複数の基体に引き付けて成膜する基体への成膜方法において、前記複数の基体へ成膜する際、中空の円筒で形成され前記複数の基体の夫々を内部に収納するように前記真空容器内に配置された複数の接地部材を接地状態とし、前記複数の基体の数が多くなるに従い前記複数の基体に流入する前記パルスバイアス電圧の平均電流が大きくなるように制御するようにした。  【選択図】      図８
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【特許請求の範囲】
【請求項１】
複数の基体を収容する接地状態の真空容器内にＣＶＤガスを充満させ、前記複数の基体に同時にパルス高周波電圧とパルスバイアス電圧を重畳して印加して前記複数の基体の周囲にプラズマを発生させると共に前記プラズマ中のイオンを前記複数の基体に引き付けて成膜する基体への成膜方法であって、
前記複数の基体へ成膜する際、中空の円筒で形成され前記複数の基体の夫々を内部に収納するように前記真空容器内に配置された複数の接地部材を接地状態とし、前記複数の基体の数が多くなるに従い前記複数の基体に流入する前記パルスバイアス電圧の平均電流が大きくなるように制御することを特徴とする基体への成膜方法。
【請求項２】
前記複数の基体の数が多くなるに従い前記複数の基体に印加する前記パルスバイアス電圧の絶対値を大きくすることにより、前記複数の基体に流入する前記パルスバイアス電圧の平均電流を大きくすることを特徴とする請求項１記載の基体への成膜方法。
【請求項３】
前記複数の基体の数が多くなるに従い前記複数の基体に印加する前記パルスバイアス電圧のパルス幅を大きくすることにより、前記複数の基体に流入する前記パルスバイアス電圧の平均電流を大きくすることを特徴とする請求項１記載の基体への成膜方法。
【請求項４】
前記複数の基体の数が多くなるに従い前記複数の基体に印加する前記パルスバイアス電圧の繰り返し周波数を大きくすることにより、前記複数の基体に流入する前記パルスバイアス電圧の平均電流を大きくすることを特徴とする請求項１記載の基体への成膜方法。
【請求項５】
前記パルスバイアス電圧は、負のパルス電圧であることを特徴とする請求項１から請求項４のいずれかに記載の基体への成膜方法。
【請求項６】
前記複数の基体は、円筒形状を成した金属管であることを特徴とする請求項１から請求項５のいずれかに記載の基体への成膜方法。
【請求項７】
前記金属管は、電子写真用感光体用の素管であることを特徴とする請求項６記載の基体への成膜方法。
【請求項８】
前記複数の基体へ炭化水素ガスのプラズマＣＶＤにより非晶質カーボン層を形成することを特徴とする請求項１から請求項７のいずれかに記載の基体への成膜方法。
【請求項９】
前記非晶質カーボン層は、電子写真用感光体の表面保護層を構成することを特徴とする請求項８記載の基体への成膜方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子写真方式の複写機やプリンタなどに用いられる電子写真感光体などに用いられる基体への成膜方法に関する。
【背景技術】
【０００２】
従来から、成膜用原料ガスを、高周波電力の印加、あるいは、高電圧パルス及び高周波電力の重畳印加によりプラズマ化し、このプラズマに基体を曝して基体上に膜形成を行うプラズマＣＶＤ法が知られている（例えば、特許文献１及び特許文献２参照）。
【０００３】
また、プラズマＣＶＤ法によりシリコン原子を母材とする非単結晶材料からなる光導電層、水素原子を含む非単結晶カーボンからなる表面保護層で構成された電子写真用感光体の製造方法も知られている（例えば、特許文献３参照）。
【特許文献１】特開平７−２７８８２２号公報
【特許文献２】特開２００１−２６８８７号公報
【特許文献３】特開２００２−１２３０２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の技術においてプラズマＣＶＤ法により多数の基体へ膜形成を行った場合には、成膜用原料ガスの回り込み具合や基体を収容する真空容器等との位置関係に起因して基体への成膜状態のばらつきが基体内、あるいは基体間で発生するという問題がある。
【０００５】
このような成膜状態のばらつきの発生は、電子写真感光体に用いられる基体においては更なる問題の原因となる。すなわち、多数の電子写真感光体を同時に製造する場合においては、成膜状態のばらつきは、表面保護層の膜厚むらの原因となると共に、電子写真感光体の感度や残留電位にむらの原因となる。このような表面保護層の膜厚むら等が発生した場合、当該電子写真感光体で形成した画像上に濃度むら、かぶりなどが発生するという問題がある。
【０００６】
本発明は、係る問題点に鑑みて為されたものであり、複数の基体を成膜する場合の各基体への成膜状態のばらつきを減少させることができる基体への成膜方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の基体への成膜方法は、複数の基体を収容する接地状態の真空容器内にＣＶＤガスを充満させ、前記複数の基体に同時にパルス高周波電圧とパルスバイアス電圧を重畳して印加して前記複数の基体の周囲にプラズマを発生させると共に前記プラズマ中のイオンを前記複数の基体に引き付けて成膜する基体への成膜方法において、前記複数の基体へ成膜する際、中空の円筒で形成され前記複数の基体の夫々を内部に収納するように前記真空容器内に配置された複数の接地部材を接地状態とし、前記複数の基体の数が多くなるに従い前記複数の基体に流入する前記パルスバイアス電圧の平均電流が大きくなるように制御するようにした。
【発明の効果】
【０００８】
これにより、複数の基体を成膜する場合であっても、各基体へ流入するパルスバイアス電圧の実効値を適切にできるので、各基体の成膜状態のばらつきを減少させることができる。
【発明を実施するための最良の形態】
【０００９】
本発明の第１の態様に係る基体への成膜方法は、複数の基体を収容する接地状態の真空容器内にＣＶＤガスを充満させ、前記複数の基体に同時にパルス高周波電圧とパルスバイアス電圧を重畳して印加して前記複数の基体の周囲にプラズマを発生させると共に前記プラズマ中のイオンを前記複数の基体に引き付けて成膜する基体への成膜方法であって、前記複数の基体へ成膜する際、中空の円筒で形成され前記複数の基体の夫々を内部に収納するように前記真空容器内に配置された複数の接地部材を接地状態とし、前記複数の基体の数が多くなるに従い前記複数の基体に流入する前記パルスバイアス電圧の平均電流が大きくなるように制御する。
【００１０】
この方法によれば、複数の基体を成膜する場合であっても、各基体へ流入するパルスバイアス電圧の実効値を適切にできるので、各基体の成膜状態のばらつきを減少させることができる。
【００１１】
本発明の第２の態様は、第１の態様に係る基体への成膜方法において、前記複数の基体の数が多くなるに従い前記複数の基体に印加する前記パルスバイアス電圧の絶対値を大きくすることにより、前記複数の基体に流入する前記パルスバイアス電圧の平均電流を大きくする。
【００１２】
この方法によれば、複数の基体を成膜する場合であっても、複数の基体に印加するパルスバイアス電圧の絶対値を大きくすることにより、各基体へ流入するパルスバイアス電圧の実効値を適切にできるので、各基体の成膜状態のばらつきを減少させることができる。
【００１３】
本発明の第３の態様は、第１の態様に係る基体への成膜方法において、前記複数の基体の数が多くなるに従い前記複数の基体に印加する前記パルスバイアス電圧のパルス幅を大きくすることにより、前記複数の基体に流入する前記パルスバイアス電圧の平均電流を大きくする。
【００１４】
この方法によれば、複数の基体を成膜する場合であっても、複数の基体に印加するパルスバイアス電圧のパルス幅を大きくすることにより、各基体へ流入するパルスバイアス電圧の実効値を適切にできるので、各基体の成膜状態のばらつきを減少させることができる。
【００１５】
本発明の第４の態様は、第１の態様に係る基体への成膜方法において、前記複数の基体の数が多くなるに従い前記複数の基体に印加する前記パルスバイアス電圧の繰り返し周波数を大きくすることにより、前記複数の基体に流入する前記パルスバイアス電圧の平均電流を大きくする。
【００１６】
この方法によれば、複数の基体を成膜する場合であっても、複数の基体に印加するパルスバイアス電圧繰り返し周波数を大きくすることにより、各基体へ流入するパルスバイアス電圧の実効値を適切にできるので、各基体の成膜状態のばらつきを減少させることができる。
【００１７】
本発明の第５の態様は、第１の態様から第４の態様のいずれかに係る基体への成膜方法において、前記パルスバイアス電圧は、負のパルス電圧である。
【００１８】
この方法によれば、複数の基体に対してパルス高周波電圧と負のパルス電圧とを重畳した電圧が同時に印加されるので、各基体の周囲に発生したプラズマ中のイオンを確実に基体に引き付けることができる。
【００１９】
本発明の第６の態様は、第１の態様から第５の態様のいずれかに係る基体への成膜方法において、前記複数の基体は、円筒形状を成した金属管である。
【００２０】
この方法によれば、複数の基体が円筒形状を成した金属管であるので、円筒形状を成した金属管に対して最適な条件下で成膜することが可能となる。
【００２１】
本発明の第７の態様は、第６の態様に係る基体への成膜方法において、前記金属管は、電子写真用感光体用の素管である。
【００２２】
この方法によれば、金属管が電子写真用感光体用の素管であるので、電子写真用感光体用の素管に対して最適な条件下で成膜することが可能となる。
【００２３】
本発明の第８の態様は、第１の態様から第７の態様のいずれかに係る基体への成膜方法において、前記複数の基体へ炭化水素ガスのプラズマＣＶＤにより非晶質カーボン層を形成する。
【００２４】
この方法によれば、複数の基体へ炭化水素ガスのプラズマＣＶＤにより非晶質カーボン層を形成するので、複数の基体に対して最適な条件下で非晶質カーボン層を形成することが可能となる。
【００２５】
本発明の第９の態様は、第８の態様に係る基体への成膜方法において、前記非晶質カーボン層は、電子写真用感光体の表面保護層を構成する。
【００２６】
この方法によれば、非晶質カーボン層が電子写真用感光体の表面保護層を構成するので、最適な条件下で電子写真用感光体の表面保護層を構成する非晶質カーボンを形成することが可能となる。
【００２７】
以下、本発明の一実施の形態について、図面を参照して詳細に説明する。
【００２８】
図１は、本実施の形態に係る基体への成膜方法で成膜された基体を利用した電子写真感光体（以下、「感光体」という）が適用される画像形成装置における画像形成部周辺の構成を示す図である。なお、本明細書においては、後述するように、導電性支持体に電荷発生層及び電荷輸送層が積層されたものを「基体」と呼ぶものとする。
【００２９】
本実施の形態に係る画像形成装置は、同図に示すように、感光体１０１の近傍に帯電装置１０２、露光装置１０３、現像装置１０４及び転写装置１０５が配置されている。感光体１０１は、表面保護層を有するが、係る表面保護層の構成については後述する。感光体１０１は、不図示の駆動機構により同図中矢印方向に回転する。
【００３０】
帯電装置１０２は、感光体１０１の表面を均一に帯電させる。同図においては、非接触帯電法により感光体１０１の表面を均一に帯電させる帯電装置１０２について示しているが、これに限定されず、接触帯電法により帯電させる装置を適用することもできる。露光装置１０３は、帯電された表面をレーザ光により露光させる。これにより、感光体１０１の表面上に潜像画像が形成される。現像装置１０４は、内蔵する現像ローラ１０６に非磁性の現像剤（トナー）を供給し、一定量のトナーを感光体１０１の表面に形成された潜像画像に付着させる。転写装置１０５は、潜像画像に付着したトナーを、搬送ローラ１０７により搬送される記録紙１０８に対して転写する。
【００３１】
また、感光体１０１の回転方向であって、転写装置１０５の下流側にクリーニング装置１０９が配置されている。クリーニング装置１０９は、記録紙１０８への転写後に感光体１０１の表面上に残留するトナーを除去する。クリーニング装置１０９は、感光体１０１の表面に残留したトナーに直接接触して除去するクリーニングブレード１１０を備えている。
【００３２】
次に、感光体１０１の構成について図２を用いて説明する。図２は、感光体１０１の構成を示す拡大図である。
【００３３】
同図に示すように、本実施の形態に係る感光体１０１は、導電性支持体２０１に対して電荷発生層２０２及び電荷輸送層２０３が積層され、さらにその上に表面保護層２０４が積層された構成としている。表面保護層２０４は、第１の表面保護層２０５と、第２の表面保護層２０６との２層構造となっている。本実施の形態に係る表面保護層を有する感光体１０１において、これらの第１及び第２の表面保護層２０５及び２０６は、プラズマＣＶＤ法により形成される。
【００３４】
次に、本実施の形態に係る基体への成膜方法を実施する際に用いられるＣＶＤ成膜装置について説明する。図３は、実施の形態１に係る基体への成膜方法を実施する際に用いられるＣＶＤ成膜装置の一例の概略図である。
【００３５】
図３に示すように、ＣＶＤ成膜装置３００は、接地状態とされた真空容器３０１を備える。真空容器３０１の内側に、基体Ｂを保持する複数の基体ホルダ３０２を備える。基体ホルダ３０２には、パルス高周波電源３０３及びパルスバイアス電圧電源３０４が接続される。この基体ホルダ３０２を介して基体Ｂにパルスバイアス電圧とパルス高周波電圧とを重畳したパルス電圧が印加される。
【００３６】
このように本実施の形態においては、複数の基体Ｂに同時にパルスバイアス電圧とパルス高周波電圧とを重畳したパルス電圧を印加しているので、後述するように、各基体Ｂの周囲に発生したプラズマ中のイオンを確実に基体Ｂに引き付けることができる。
【００３７】
ＣＶＤ成膜装置３００には、真空容器３０１の内部に上方からＣＶＤガスを導入するガス導入口３０５が設けられている。また、ガス導入口３０５から導入され、真空容器３０１の下方からＣＶＤガスを排出する排出口３０６が設けられている。
【００３８】
ＣＶＤ成膜装置３００には、基体Ｂを内側に収容する接地部材３０７が設けられている。接地部材３０７は、図４に示すように、中空の円筒形状を有している。そして、その内側に基体Ｂを収容する。接地部材３０７は、基体ホルダ３０２に保持された基体Ｂの上端部よりも僅かに上方に長い長さに設定されている。基体Ｂを内側に収容する結果、真空容器３０１内においては、図４に示すように、接地部材３０７が隣接するように配置された状態となっている。
【００３９】
このようなＣＶＤ成膜装置３００において表面保護層を形成する場合、第１の表面保護層２０５を形成する前に、基体ホルダ３０２に保持した基体Ｂの表面を水素ガスのエッチングによりクリーニングする。具体的には、ガス導入口３０５から水素ガスを導入し、基体Ｂにパルス高周波電圧と実効値−１０００〜−２０００Ｖのパルスバイアス電圧を印加することで、基体Ｂの表面をクリーニングする。このようなクリーニング作業を行うことで、基体Ｂの表面上の異物等を除去することができ、電荷輸送層２０３と第１の表面保護層２０５との密着性をより一層向上させることができる。このように基体Ｂの表面をクリーニングした後、第１の表面保護層２０５及び第２の表面保護層２０６を形成する。
【００４０】
第１の表面保護層２０５を形成する場合、図３に示すガス導入口３０５からＣＶＤガスとしてメタン等の炭化水素系ガスが導入される。真空容器３０１の内部に炭化水素系ガスが充満した状態で基体Ｂに負のパルスバイアス電圧とパルス高周波電圧とを重畳した電圧が印加される。基体Ｂにパルス高周波電圧を印加することで真空容器３０１内の炭化水素系ガスをプラズマ化し、プラズマ中の電子と炭化水素系ガスとの衝突により炭化水素系ガスを分解してイオンを生成する一方、基体Ｂに負のパルスバイアス電圧を印加することで生成されたイオンを基体Ｂに引き付けて第１の表面保護層２０５を形成する。
【００４１】
第１の表面保護層２０５を形成する際、ＣＶＤ成膜装置３００は、図５に示すように、基体Ｂに実効値−１５００Ｖ〜−２０００Ｖのパルスバイアス電圧を印加する。これにより、パルス高周波電圧の印加によって生成されたイオンは、基体Ｂに引き付けられると共に、その一部が基体Ｂの表面を構成する電荷輸送層２０３に注入される。すなわち、電荷輸送層２０３に炭素が注入され、電荷輸送層２０３に単に第１の表面保護層２０５が付着するのでなく、電荷輸送層２０３にミキシング層（遷移層）を伴って第１の表面保護層２０５が形成される。このとき、基体Ｂの表面に膜厚０．０１〜０．１μｍの、イオン注入層を伴う非晶質カーボンで第１の表面保護層２０５が形成される。
【００４２】
一方、第２の表面保護層２０６を形成する場合、図３に示すガス導入口３０５から炭化水素系ガスを水素で希釈したガス（以下、「水素希釈炭化水素系ガス」という）が導入される。真空容器３０１の内部に水素希釈炭化水素系ガスが充満した状態で基体Ｂに負のパルスバイアス電圧とパルス高周波電圧とを重畳した電圧が印加される。基体Ｂにパルス高周波電圧を印加することで真空容器３０１内の水素希釈炭化水素系ガスをプラズマ化し、プラズマ中の電子と水素希釈炭化水素系ガスの衝突により水素希釈炭化水素系ガスを分解してイオンを生成する一方、基体Ｂに負のパルスバイアス電圧を印加することで生成されたイオンを基体Ｂに引き付けて第２の表面保護層２０６を形成する。
【００４３】
第２の表面保護層２０６を形成する際、ＣＶＤ成膜装置３００は、図５に示すように、第１の表面保護層２０５を形成する場合よりも小さい実効値−１０００〜−１５００Ｖのパルスバイアス電圧を基体Ｂに印加する。この場合、パルス高周波電圧の印加によって生成されたイオンは、基体Ｂに引き付けられるものの、第１の表面保護層２０５の場合と異なり、その一部が基体Ｂの表面層に注入されることはない。基体Ｂに引き付けられたイオンは、基体Ｂの表面層を構成する第１の表面保護層２０５の表面に堆積し第２の表面保護層２０６を形成する。このとき、基体Ｂ（第１の表面保護層２０５）の表面に膜厚０．１〜２．０μｍの堆積層の非晶質カーボンで第２の表面保護層２０６が形成される。
【００４４】
このように第１の表面保護層２０５及び第２の表面保護層２０６を形成する際（基体Ｂに成膜する際）、本ＣＶＤ成膜装置３００においては、接地部材３０７が接地状態となり、基体Ｂの周囲の電界分布を均一化することで、各基体Ｂの周囲のプラズマ状態を均一化している。この結果、表面保護層の膜厚むら（各基体Ｂへの成膜状態のばらつき）が減少する。
【００４５】
ところで、本実施の形態に係るＣＶＤ成膜装置３００は、複数の、具体的には１６本の基体Ｂに対して同時にパルスバイアス電圧とパルス高周波電圧とを重畳したパルス電圧を印加することにより、複数の基体Ｂを同時に成膜するようにしている。
【００４６】
しかしながら、基体Ｂの数が多くなるに従って、基体Ｂ一本あたりに流入するパルスバイアス電圧の実効値が下がり、基体Ｂに対する成膜の品質が下がるということが考えられる。
【００４７】
図６に示すＣＶＤ成膜装置３００の等価回路に対して、パルスバイアス電圧（パルス幅５μｓ）をかけた場合の出力電圧を図７に示す。図６に示すコンデンサーが基体Ｂに相当する。
【００４８】
図７から分かるように、基体Ｂの数が多くなるに従い、出力パルス電圧の上昇がゆるくなる。すなわち、基体Ｂ一本あたりに流入するパルスバイアス電圧の実効値が下がり、基体Ｂに十分なパルスバイアス電圧がかからないということが分かる。
【００４９】
そこで、本実施の形態では、基体Ｂの本数が多くなるに従って、基体Ｂへ印加するパルスバイアス電圧を大きくするようにしている。すなわち、基体Ｂの本数が多くなるに従って、パルスバイアス電圧電源３０４の出力するパルスバイアス電圧の絶対値を大きくするように制御している。
【００５０】
パルスバイアス電圧電源３０４の出力するパルスバイアス電圧の制御について、図８を用いて説明する。図８は、パルスバイアス電圧電源３０４が所定のパルスバイアス電圧をかけた場合の、基体Ｂの本数と出力電圧との関係を示すグラフである。また、図中の網掛けは、基体Ｂに対して印加する適切なパルスバイアス電圧を示す。すなわち、網掛け部分以下の電圧では基体Ｂの膜の密着性が低下し、網掛け部分以上の電圧では基体Ｂの膜の電気抵抗が低下し、この基体Ｂを用いた場合プリントの解像度が下がる。
【００５１】
そこで、本実施の形態では、基体Ｂの本数に応じてパルスバイアス電圧電源３０４を制御することで、出力するパルスバイアス電圧の絶対値の大きさ制御するようにしている。パルスバイアス電圧電源３０４をどのように制御するのが最適かを図８、図９を用いて説明する。なお、図９中の「○」は最適を示し、「△」は適を示し、「×」は不適を示す。
【００５２】
図８から分かるように、基体Ｂの本数が１、２本のときは基体Ｂに対して−２ｋＶで５μｓのパルスバイアス電圧を印加することが最適であり、基体Ｂの本数が４本のときは基体Ｂに対して−２．５ｋＶで５μｓのパルスバイアス電圧を印加することが最適であり、基体Ｂの本数が８本のときは基体Ｂに対して−４ｋＶで５μｓのパルスバイアス電圧を印加することが最適であり、基体Ｂの本数が１６本のときは基体Ｂに対して−６ｋＶで５μｓのパルスバイアス電圧を印加することが最適であることが分かる。
【００５３】
また、図９の表９０１（基体Ｂを用いて１０００枚プリントした後の基体Ｂ表面の膜の密着性を示す表）に示すように、基体Ｂの本数が２本のときに基体Ｂに対して−２ｋＶで５μｓのパルスバイアス電圧を印加することで成膜した基体Ｂは１０００枚プリントしても膜の密着性が保たれていることが分かり、基体Ｂの本数が４本のときに基体Ｂに対して−２．５ｋＶで５μｓのパルスバイアス電圧を印加することで成膜した基体Ｂは１０００枚プリントしても膜の密着性が保たれていることが分かり、基体Ｂの本数が８本のときに基体Ｂに対して−４ｋＶで５μｓのパルスバイアス電圧を印加することで成膜した基体Ｂは１０００枚プリントしても膜の密着性が保たれていることが分かり、基体Ｂの本数が１６本のときに基体Ｂに対して−６ｋＶで５μｓのパルスバイアス電圧を印加することで成膜した基体Ｂは１０００枚プリントしても膜の密着性が保たれていることが分かる。
【００５４】
また、図９の表９０２（初期状態の基体Ｂを用いてプリントした場合の解像度を示す表）に示すように、基体Ｂの本数が２本のときに基体Ｂに対して−２ｋＶで５μｓのパルスバイアス電圧を印加することで成膜した基体Ｂは初期状態での解像度が十分であることが分かり、基体Ｂの本数が４本のときに基体Ｂに対して−２．５ｋＶで５μｓのパルスバイアス電圧を印加することで成膜した基体Ｂは初期状態での解像度が十分であることが分かり、基体Ｂの本数が８本のときに基体Ｂに対して−４ｋＶで５μｓのパルスバイアス電圧を印加することで成膜した基体Ｂは初期状態での解像度が十分であることが分かり、基体Ｂの本数が１６本のときに基体Ｂに対して−６ｋＶで５μｓのパルスバイアス電圧を印加することで成膜した基体Ｂは初期状態での解像度が十分であることが分かる。
【００５５】
よって、本実施の形態では、基体Ｂの本数が２本の場合はパルスバイアス電圧電源３０４が−２ｋＶで５μｓのパルスバイアス電圧を出力し、基体Ｂの本数が４本の場合はパルスバイアス電圧電源３０４が−２．５ｋＶで５μｓのパルスバイアス電圧を出力し、基体Ｂの本数が８本の場合はパルスバイアス電圧電源３０４が−４ｋＶで５μｓのパルスバイアス電圧を出力し、基体Ｂの本数が１６本の場合はパルスバイアス電圧電源３０４が−６ｋＶで５μｓのパルスバイアス電圧を出力するように制御する。
【００５６】
このように、基体Ｂの本数が多くなるに従って、パルスバイアス電圧電源３０４のパルスバイアス電圧を大きくするようにすることにより、各基体Ｂへ流入するパルスバイアス電圧の実効値を適切にできるので、基体Ｂの成膜の品質を適切に保つことができる。
【００５７】
なお、本実施の形態では、パルスバイアス電圧電源３０４が出力するパルスバイアス電圧のパルス幅を一定にし、期待Ｂの本数に応じてパルスバイアス電圧の絶対値の大きさを制御するようにしたが、パルスバイアス電圧の絶対値の大きさを一定にし、パルス幅を制御することにより、各基体Ｂへ流入するパルスバイアス電圧の実効値を制御するようにしても良い。これは、図１０に示すように、基体Ｂの本数が多くてもパルスバイアス電圧のパルス幅を大きくすることにより、基体Ｂに十分な実効値のパルスバイアス電圧が印加されることに着目したものである。
【００５８】
この形態において、パルスバイアス電圧電源３０４をどのように制御するのが最適かを図１１、図１２を用いて説明する。また、図中の網掛けは、基体Ｂに対して印加する適切なパルスバイアス電圧を示す。
【００５９】
図１１から分かるように、基体Ｂの本数が２本のときは基体Ｂに対して−２．５ｋＶで３μｓのパルス幅のパルスバイアス電圧を印加することが最適であり、基体Ｂの本数が４本のときは基体Ｂに対して−２．５ｋＶで５μｓのパルス幅のパルスバイアス電圧を印加することが最適であり、基体Ｂの本数が８本のときは基体Ｂに対して−２．５ｋＶで１０μｓのパルス幅のパルスバイアス電圧を印加することが最適であり、基体Ｂの本数が１６本のときは基体Ｂに対して−２．５ｋＶで２５μｓのパルス幅のパルスバイアス電圧を印加することが最適であることが分かる。
【００６０】
また、図１２の表１２０１（基体Ｂを用いて１０００枚プリントした後の基体Ｂ表面の膜の密着性を示す表）に示すように、基体Ｂの本数が２本のときに基体Ｂに対して−２．５ｋＶで３μｓのパルス幅のパルスバイアス電圧を印加することで成膜した基体Ｂは１０００枚プリントしても膜の密着性が保たれていることが分かり、基体Ｂの本数が４本のときに基体Ｂに対して−２．５ｋＶで５μｓのパルス幅のパルスバイアス電圧を印加することで成膜した基体Ｂは１０００枚プリントしても膜の密着性が保たれていることが分かり、基体Ｂの本数が８本のときに基体Ｂに対して−２．５ｋＶで１０μｓのパルス幅のパルスバイアス電圧を印加することで成膜した基体Ｂは１０００枚プリントしても膜の密着性が保たれていることが分かり、基体Ｂの本数が１６本のときに基体Ｂに対して−２．５ｋＶで２５μｓのパルス幅のパルスバイアス電圧を印加することで成膜した基体Ｂは１０００枚プリントしても膜の密着性が保たれていることが分かる。
【００６１】
また、図１２の表１２０２（初期状態の基体Ｂを用いてプリントした場合の解像度を示す表）に示すように、基体Ｂの本数が２本のときに基体Ｂに対して−２．５ｋＶで３μｓのパルス幅のパルスバイアス電圧を印加することで成膜した基体Ｂは初期状態での解像度が十分であることが分かり、基体Ｂの本数が４本のときに基体Ｂに対して−２．５ｋＶで５μｓのパルス幅のパルスバイアス電圧を印加することで成膜した基体Ｂは初期状態での解像度が十分であることが分かり、基体Ｂの本数が８本のときに基体Ｂに対して−２．５ｋＶで１０μｓのパルス幅のパルスバイアス電圧を印加することで成膜した基体Ｂは初期状態での解像度が十分であることが分かり、基体Ｂの本数が１６本のときに基体Ｂに対して−２．５ｋＶで２５μｓのパルス幅のパルスバイアス電圧を印加することで成膜した基体Ｂは初期状態での解像度が十分であることが分かる。
【００６２】
よって、本実施の形態では、基体Ｂの本数が２本の場合はパルスバイアス電圧電源３０４が−２．５ｋＶで３μｓのパルス幅のパルスバイアス電圧を出力し、基体Ｂの本数が４本の場合はパルスバイアス電圧電源３０４が−２．５ｋＶで５μｓのパルス幅のパルスバイアス電圧を出力し、基体Ｂの本数が８本の場合はパルスバイアス電圧電源３０４が−２．５ｋＶで１０μｓのパルス幅のパルスバイアス電圧を出力し、基体Ｂの本数が１６本の場合はパルスバイアス電圧電源３０４が−２．５ｋＶで２５μｓのパルス幅のパルスバイアス電圧を出力するように制御する。
【００６３】
このように、パルスバイアス電圧電源３０４のパルスバイアス電圧のパルス幅を、基体Ｂの本数が多くなるに従って大きくすることにより、各基体Ｂへ流入するパルスバイアス電圧の実効値を適切にできるので、基体Ｂの成膜の品質を適切に保つことができる。
【００６４】
なお、パルスバイアス電圧電源３０４が出力するパルスバイアス電圧の絶対値の大きさ及びパルス幅を一定にし、パルスバイアス電圧の繰り返し周波数を制御することにより、基体Ｂへ流入するパルスバイアス電圧の電流を制御するようにしても良い。この形態において、パルスバイアス電圧電源３０４の制御方法について図１３を用いて説明する。
【００６５】
図１３の表１３０１（基体Ｂを用いて１０００枚プリントした後の基体Ｂ表面の膜の密着性を示す表）に示すように、基体Ｂの本数が２本のときに基体Ｂに対して−２．５ｋＶ、パルス幅５μｓで周波数５００ｐｐｓのパルスバイアス電圧を印加することで成膜した基体Ｂは１０００枚プリントしても膜の密着性が保たれていることが分かり、基体Ｂの本数が４本のときに基体Ｂに対して−２．５ｋＶ、パルス幅５μｓで周波数８００ｐｐｓのパルスバイアス電圧を印加することで成膜した基体Ｂは１０００枚プリントしても膜の密着性が保たれていることが分かり、基体Ｂの本数が８本のときに基体Ｂに対して−２．５ｋＶ、パルス幅５μｓで周波数１０００ｐｐｓのパルスバイアス電圧を印加することで成膜した基体Ｂは１０００枚プリントしても膜の密着性が保たれていることが分かり、基体Ｂの本数が１６本のときに基体Ｂに対して−２．５ｋＶ、パルス幅５μｓで周波数１５００ｐｐｓのパルスバイアス電圧を印加することで成膜した基体Ｂは１０００枚プリントしても膜の密着性が保たれていることが分かる。
【００６６】
よって、基体Ｂの本数が２本の場合はパルスバイアス電圧電源３０４が−２．５ｋＶ、パルス幅５μｓで周波数５００ｐｐｓのパルスバイアス電圧を出力し、基体Ｂの本数が４本の場合はパルスバイアス電圧電源３０４が−２．５ｋＶ、パルス幅５μｓで周波数８００ｐｐｓのパルスバイアス電圧を出力し、基体Ｂの本数が８本の場合はパルスバイアス電圧電源３０４が−２．５ｋＶ、パルス幅５μｓで周波数１０００ｐｐｓのパルスバイアス電圧を出力し、基体Ｂの本数が１６本の場合はパルスバイアス電圧電源３０４が−２．５ｋＶ、パルス幅５μｓで周波数１５００ｐｐｓのパルスバイアス電圧を出力するように制御する。
【００６７】
このように、基体Ｂの本数が多くなるに従って、パルスバイアス電圧電源３０４のパルスバイアス電圧の繰り返し周波数を大きくすることにより、各基体Ｂへ流入するパルスバイアス電圧の実効値を適切にできるので、基体Ｂの成膜の品質を適切に保つことができる。
【００６８】
また、本実施の形態によれば、基体Ｂが円筒形状を成した金属管であるので、円筒形状を成した金属管に対して最適な条件下で成膜することが可能となる。また、基体Ｂが電子写真用感光体用の素管であるので、電子写真用感光体用の素管に対して最適な条件下で成膜することが可能となる。
【００６９】
なお、本実施の形態では、基体Ｂとして感光体を用いたが、基体Ｂは感光体以外であっても良い。また、基体Ｂの形状も円柱に限定されない。
【００７０】
また、本実施の形態によれば、複数の基体Ｂへ炭化水素ガスのプラズマＣＶＤにより非晶質カーボン層を形成するので、複数の基体に対して最適な条件下で非晶質カーボン層を形成することが可能となる。また、非晶質カーボン層が電子写真用感光体の表面保護層を構成するので、最適な条件下で電子写真用感光体の表面保護層を構成する非晶質カーボンを形成することが可能となる。
【００７１】
なお、本実施の形態において、基体Ｂの本数を自動的に検知し、検知した本数に応じて、基体Ｂに流入するパルスバイアス電圧の実効値を調整するような装置を設けても良い。
【産業上の利用可能性】
【００７２】
本発明によれば、多数の基体を成膜する場合の各基体への成膜状態のばらつきを減少させることができる。また、本発明は、表面に成膜を施すあらゆる基体に対して適用できる。
【図面の簡単な説明】
【００７３】
【図１】本発明の一実施の形態に係る基体への成膜方法で成膜された基体を利用した感光体が適用される画像形成装置における画像形成部周辺の構成を示す図
【図２】上記実施の形態に係る感光体の構成を示す拡大図
【図３】上記実施の形態に係る基体への成膜方法を実施する際に用いられるＣＶＤ成膜装置の一例の概略図
【図４】図３に示すＣＶＤ成膜装置の真空容器内を上方から見た図
【図５】図３及び図４に示すＣＶＤ成膜装置において、感光体の表面保護層を形成する際に利用されるＣＶＤガスや印加電圧等の一例を示す図
【図６】図３に示すＣＶＤ成膜装置の等価回路
【図７】基体の本数により、基体に係るパルスバイアス電圧が変化することを説明するための図
【図８】本実施の形態に係る基体に印加するパルスバイアス電圧の制御を説明するための第１の図
【図９】本実施の形態に係る基体に印加するパルスバイアス電圧の制御を説明するための第２の図
【図１０】基体にかけるパルスバイアス電圧のパルス幅により基体に係るパルスバイアス電圧が変化することを説明するための図
【図１１】本実施の形態に係る基体に印加するパルスバイアス電圧の制御を説明するための第３の図
【図１２】本実施の形態に係る基体に印加するパルスバイアス電圧の制御を説明するための第４の図
【図１３】本実施の形態に係る基体に印加するパルスバイアス電圧の制御を説明するための第５の図
【符号の説明】
【００７４】
１０１  感光体
１０２  帯電装置
１０３  露光装置
１０４  現像装置
１０５  転写装置
１０９  クリーニング装置
１１０  クリーニングブレード
２０１  導電性支持体
２０２  電荷発生層
２０３  電荷輸送層
２０４  表面保護層
２０５  第１の表面保護層
２０６  第２の表面保護層
３００  ＣＶＤ成膜装置
３０１  真空容器
３０２  基体ホルダ
３０３  パルス高周波電源
３０４  パルスバイアス電圧電源
３０５  ガス導入口
３０６  排出口
３０７  接地部材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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