(57)【要約】【課題】所定の入力電位が参照電位よりも高いか低いかを判定する際の精度を向上させることが可能な半導体装置を提供する。【解決手段】この半導体装置は、キャパシタとして機能するｎチャネルトランジスタＴｒ１およびｎチャネルトランジスタＴｒ２を備えている。そして、ｎチャネルトランジスタのソース領域およびドレイン領域の電位と、ｎチャネルトランジスタＴｒ２のソース領域およびドレイン領域の電位とをＶｒｅｆ−Ｖｔ−ＶαからＶｃｃへ上昇させることによって、ｎチャネルトランジスタＴｒ１のゲートに入力される電位Ｖｉｎと、ｎチャネルトランジスタＴｒ２のゲートに入力される電位Ｖｒｅｆとの電位差を拡大して、ｎチャネルトランジスタＴｒ１のゲートに入力される電位Ｖｉｎと、ｎチャネルトランジスタＴｒ２のゲートに入力される電位Ｖｒｅｆとを比較する。【選択図】図１
2006179048.tif 000002
【特許請求の範囲】
【請求項１】
オン時の容量とオフ時の容量とが異なる第１容量手段および第２容量手段を備え、
前記第１容量手段の一方電極の電位と、前記第２容量手段の一方電極の電位とを第１電位から第２電位へ変化させることによって、前記第１容量手段の他方電極に入力される電位と、前記第２容量手段の他方電極に入力される電位との電位差を拡大して、前記第１容量手段の他方電極に入力される電位と、前記第２容量手段の他方電極に入力される電位とを比較する、半導体装置。
【請求項２】
前記電位差が拡大された後の前記第１容量手段の他方電極の電位と、前記第２容量手段の他方電極の電位とを比較して、前記第１容量手段および前記第２容量手段のいずれか一方の他方電極の電位が、前記第１容量手段および前記第２容量手段のいずれか他方の他方電極の電位よりも高いか低いかを判定する判定回路をさらに備える、請求項１に記載の半導体装置。
【請求項３】
前記判定回路は、前記電位差が拡大された後の前記第１容量手段の他方電極の電位と、前記第２容量手段の他方電極の電位との電位差をさらに増幅した後、前記第１容量手段の他方電極の電位と、前記第２容量手段の他方電極の電位とを比較して、前記第１容量手段および前記第２容量手段のいずれか一方の他方電極の電位が、前記第１容量手段および前記第２容量手段のいずれか他方の他方電極の電位よりも高いか低いかを判定するセンスアンプを含む、請求項２に記載の半導体装置。
【請求項４】
前記第１容量手段と前記第２容量手段とは、前記第１容量手段の一方電極の電位と、前記第２容量手段の一方電極の電位とが前記第１電位のときオン状態であるとともに、前記第１容量手段の一方電極の電位と、前記第２容量手段の一方電極の電位とが前記第２電位のときオフ状態である実質的に同一のしきい値電圧を有し、
前記第１容量手段の一方電極の電位と、前記第２容量手段の一方電極の電位とを、前記第１電位から前記第２電位へ第１の変化率で変化させるのに伴って、前記第１容量手段の他方電極の電位と、前記第２容量手段の他方電極の電位とは、前記第１の変化率よりも小さい第２の変化率で変化する、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１容量手段の一方電極の電位と、前記第２容量手段の一方電極の電位とを前記第１の変化率で変化させるのに伴って、前記第１容量手段の他方電極の電位と、前記第１容量手段の一方電極の電位との電位差の絶対値が前記第１容量手段のしきい値電圧の絶対値以下になることにより、前記第１容量手段がオン状態からオフ状態になることによって、前記第１容量手段の他方電極の電位の前記第２の変化率が減少し、その後、所定の期間遅れて、前記第２容量手段の他方電極の電位と、前記第２容量手段の一方電極の電位との電位差の絶対値が前記第２容量手段のしきい値電圧の絶対値以下になることにより、前記第２容量手段がオン状態からオフ状態になることによって、前記第２容量手段の他方電極の電位の前記第２の変化率が減少する、請求項４に記載の半導体装置。
【請求項６】
前記第１容量手段の一方電極の電位と、前記第２容量手段の一方電極の電位とを前記第１電位から前記第２電位へ前記第１の変化率で変化させるのに伴って、前記第１容量手段および前記第２容量手段のいずれか一方の一方電極の電位と他方電極との電位差の絶対値が、対応する前記第１容量手段または前記第２容量手段のしきい値電圧の絶対値以下になることにより、前記第１容量手段および前記第２容量手段のいずれか一方がオフ状態になることによって、前記第１容量手段および前記第２容量手段のいずれか一方の他方電極の電位の前記第２の変化率が減少する、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項７】
前記第１容量手段の一方電極と、前記第２容量手段の一方電極とに、前記第１電位から前記第２電位へ第１の変化率で変化する電位を出力するブート回路をさらに備える、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記ブート回路は、前記第１容量手段および前記第２容量手段のいずれか一方と実質的に同一のしきい値電圧を有する第１トランジスタと、前記第１トランジスタのソース領域またはドレイン領域の電位を所定の電圧分低下または上昇させる電圧変化手段と、前記第１トランジスタのソース領域またはドレイン領域の電位を前記第２電位に前記第１の変化率で変化させるための第２トランジスタとを含み、
前記第１容量手段および前記第２容量手段のいずれか一方の一方電極の電位が前記第１電位のときに、前記第１トランジスタのゲート電極に前記第１容量手段および前記第２容量手段のいずれか一方の他方電極に入力される電位と実質的に同一の電位が入力される、請求項７に記載の半導体装置。
【請求項９】
前記第１容量手段および前記第２容量手段を含む電位差拡大回路を複数備え、
前記複数の電位差拡大回路により、前記第１容量手段の他方電極に入力される電位と、前記第２容量手段の他方電極に入力される電位との電位差が複数回拡大される、請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記複数の電位差拡大回路は、
第１導電型の前記第１容量手段および前記第２容量手段を含む第１電位差拡大回路と、
第２導電型の前記第１容量手段および前記第２容量手段を含む第２電位差拡大回路とを含み、
前記第１導電型の第１容量手段の他方電極と、前記第２導電型の第１容量手段の他方電極とには、第１電位が入力されるとともに、前記第１導電型の第２容量手段の他方電極と、前記第２導電型の第２容量手段の他方電極とには、第２電位が入力され、
前記第１電位差拡大回路により、前記第１導電型の第１容量手段の他方電極に入力される前記第１電位と、前記第１導電型の第２容量手段の他方電極に入力される前記第２電位との電位差が拡大された後、前記第２電位差拡大回路により、前記第２導電型の第１容量手段の他方電極の前記第１電位と、前記第２導電型の第２容量手段の他方電極の前記第２電位との電位差が拡大される、請求項９に記載の半導体装置。
【請求項１１】
前記第１容量手段は、オン時の容量とオフ時の容量とが異なるキャパシタとして機能する第３トランジスタを含み、
前記第１容量手段の一方電極は、前記第３トランジスタのソース領域およびドレイン領域の少なくともいずれか一方を含み、
前記第１容量手段の他方電極は、前記第３トランジスタのゲート電極を含み、
前記第２容量手段は、オン時の容量とオフ時の容量とが異なるキャパシタとして機能する第４トランジスタを含み、
前記第２容量手段の一方電極は、前記第４トランジスタのソース領域およびドレイン領域の少なくともいずれか一方を含み、
前記第２容量手段の他方電極は、前記第４トランジスタのゲート電極を含む、請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記第１容量手段は、オン時の容量とオフ時の容量とが異なるキャパシタとして機能する第３トランジスタを含み、
前記第１容量手段の一方電極は、前記第３トランジスタのゲート電極を含み、
前記第１容量手段の他方電極は、前記第３トランジスタのソース領域およびドレイン領域の少なくともいずれか一方を含み、
前記第２容量手段は、オン時の容量とオフ時の容量とが異なるキャパシタとして機能する第４トランジスタを含み、
前記第２容量手段の一方電極は、前記第４トランジスタのゲート電極を含み、
前記第２容量手段の他方電極は、前記第４トランジスタのソース領域およびドレイン領域の少なくともいずれか一方を含む、請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１３】
データを保持する記憶手段と、
前記記憶手段に繋がるデータラインとをさらに備え、
前記データラインは、前記第１容量手段および前記第２容量手段のいずれか一方の他方電極に接続されるとともに、
前記データの読み出し時において、前記データラインを介して前記第１容量手段および前記第２容量手段のいずれか一方の他方電極に前記記憶手段の保持するデータに応じた電位が入力されるとともに、他方の他方電極に参照電位が入力される、請求項１〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記記憶手段に繋がる駆動ラインをさらに備え、
前記データの読み出し時において、前記記憶手段に前記駆動ラインを介して電圧パルスを印加することにより、前記記憶手段が第１データを保持する場合は、前記記憶手段から前記データラインを介して前記第１容量手段および前記第２容量手段のいずれか一方の他方電極に負電位が入力され、前記記憶手段が第２データを保持する場合は、前記記憶手段から前記データラインを介して前記第１容量手段および前記第２容量手段のいずれか一方の他方電極に正電位が入力される、請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１に開示されたＤＲＡＭでは、データの読み出し時において、メモリセルのキャパシタからビット線に読み出した、データ「１」に対応する電位と参照電位との電位差が、データ「０」に対応する電位と参照電位との電位差よりも小さくなるのを補正するために、ビット線のデータ「１」に対応する電位と、データ「０」に対応する電位とを共に上昇させることによって、データ「１」に対応する電位と参照電位との電位差と、データ「０」に対応する電位と参照電位との電位差とが等しくなるようにしている。これにより、上記特許文献１に開示されたＤＲＡＭでは、メモリセルからビット線に読み出したデータをセンスアンプにより判定する際に、ビット線を介してセンスアンプに入力されるデータ「１」に対応する入力電位と参照電位との電位差と、ビット線を介してセンスアンプに入力されるデータ「０」に対応する入力電位と参照電位との電位差とが等しくなるようにしている。
【特許文献１】特開平８−３３９６８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に開示されたＤＲＡＭでは、上昇前のデータ「１」に対応するビット線の電位とデータ「０」に対応するビット線の電位との電位差と、上昇後のデータ「１」に対応するビット線の電位とデータ「０」に対応するビット線の電位との電位差とは同じであり、データ「１」に対応するビット線の電位とデータ「０」に対応するビット線の電位との電位差は、電位の上昇後に大きくはならない。したがって、メモリセルのキャパシタの微細化に伴って、キャパシタに保持されるデータに対応する電荷量が減少することにより、データ「０」およびデータ「１」に対応するビット線の電位（入力電位）と、参照電位との電位差が小さくなる場合には、入力電位が参照電位よりも高いか低いかを判定するのが困難になる場合が生じるという不都合がある。これにより、入力電位が参照電位よりも高いか低いかを判定する際の精度が低下するという問題点がある。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、所定の入力電位が参照電位よりも高いか低いかを判定する際の精度を向上させることが可能な半導体装置を提供することである。
【課題を解決するための手段および発明の効果】
【０００６】
上記目的を達成するために、この発明の一の局面における半導体装置は、オン時の容量とオフ時の容量とが異なる第１容量手段および第２容量手段を備える。そして、第１容量手段の一方電極の電位と、第２容量手段の一方電極の電位とを第１電位から第２電位へ変化させることによって、第１容量手段の他方電極に入力される電位と、第２容量手段の他方電極に入力される電位との電位差を拡大して、第１容量手段の他方電極に入力される電位と、第２容量手段の他方電極に入力される電位とを比較する。
【０００７】
この一の局面による半導体装置では、上記のように、第１容量手段の一方電極の電位と、第２容量手段の一方電極の電位とを第１電位から第２電位へ変化させることにより、第１容量手段の他方電極に入力される電位と、第２容量手段の他方電極に入力される電位との電位差を拡大して、第１容量手段の他方電極に入力される電位と、第２容量手段の他方電極に入力される電位とを比較するように構成することによって、第１容量手段の他方電極に所定の入力電位を入力するとともに、第２容量手段の他方電極に参照電位を入力する場合に、所定の入力電位と参照電位との電位差を拡大して、所定の入力電位と参照電位とを比較することができる。これにより、電位差を拡大することなく、所定の入力電位と参照電位とを比較する場合に比べて、所定の入力電位が参照電位よりも高いか低いかをより確実に判定することができる。これにより、所定の入力電位が参照電位よりも高いか低いかを判定する際の精度を向上させることができる。
【０００８】
上記一の局面による半導体装置において、好ましくは、電位差が拡大された後の第１容量手段の他方電極の電位と、第２容量手段の他方電極の電位とを比較して、第１容量手段および第２容量手段のいずれか一方の他方電極の電位が、第１容量手段および第２容量手段のいずれか他方の他方電極の電位よりも高いか低いかを判定する判定回路をさらに備える。このように構成すれば、第１容量手段の他方電極に所定の入力電位を入力するとともに、第２容量手段の他方電極に参照電位を入力する場合に、容易に、判定回路により、所定の入力電位が参照電位よりも高いか低いかを判定することができる。
【０００９】
この場合において、判定回路は、電位差が拡大された後の第１容量手段の他方電極の電位と、第２容量手段の他方電極の電位との電位差をさらに増幅した後、第１容量手段の他方電極の電位と、第２容量手段の他方電極の電位とを比較して、第１容量手段および第２容量手段のいずれか一方の他方電極の電位が、第１容量手段および第２容量手段のいずれか他方の他方電極の電位よりも高いか低いかを判定するセンスアンプを含んでいてもよい。このように構成すれば、第１容量手段の他方電極に入力される電位と第２容量手段の他方電極に入力される電位との電位差がセンスアンプの感度よりも小さい場合にも、センスアンプには、電位差が拡大された後の第１容量手段の他方電極の電位と第２容量手段の他方電極の電位とが入力されるので、容易に、センスアンプにより、所定の入力電位が参照電位よりも高いか低いかを判定することができる。
【００１０】
上記一の局面による半導体装置において、好ましくは、第１容量手段と第２容量手段とは、第１容量手段の一方電極の電位と、第２容量手段の一方電極の電位とが第１電位のときオン状態であるとともに、第１容量手段の一方電極の電位と、第２容量手段の一方電極の電位とが第２電位のときオフ状態である実質的に同一のしきい値電圧を有し、第１容量手段の一方電極の電位と、第２容量手段の一方電極の電位とを第１電位から第２電位へ第１の変化率で変化させるのに伴って、第１容量手段の他方電極の電位と、第２容量手段の他方電極の電位とは、第１の変化率よりも小さい第２の変化率で変化する。このように構成すれば、第１容量手段の一方電極の電位と、第２容量手段の一方電極の電位とを第１の変化率で変化させるのに伴って、第１容量手段の他方電極の電位と、第２容量手段の他方電極の電位とが第１の変化率よりも小さい第２の変化率で変化する際に、初期状態において、第１容量手段の他方電極に入力される電位と一方電極の電位との電位差が、第２容量手段の他方電極に入力される電位と一方電極の電位との電位差よりも小さい場合には、先に、第１容量手段の他方電極の電位と一方電極の電位との電位差の絶対値が、第１容量手段および第２容量手段の実質的に同一のしきい値電圧の絶対値以下に減少した後、所定の期間遅れて、第２容量手段の他方電極の電位と一方電極の電位との電位差の絶対値が第２容量手段および第１容量手段の実質的に同一のしきい値電圧の絶対値以下に減少する。この場合には、先に、第１容量手段がオン状態からオフ状態になることによって、第１容量手段の他方電極の電位の第２の変化率が減少した後、所定の期間遅れて、第２容量手段がオン状態からオフ状態になることによって、第２容量手段の他方電極の電位の第２の変化率が減少する。これにより、第１容量手段の他方電極の電位の第２の変化率が減少した後、所定の期間、第２容量手段の他方電極の電位の第２の変化率は、第１容量手段の他方電極の電位の変化率よりも大きくなるので、この所定の期間において、第１容量手段の他方電極の電位と、第２容量手段の他方電極の電位との電位差を拡大させることができる。
【００１１】
この場合において、好ましくは、第１容量手段の一方電極の電位と、第２容量手段の一方電極の電位とを第１の変化率で変化させるのに伴って、第１容量手段の他方電極の電位と、第１容量手段の一方電極の電位との電位差の絶対値が第１容量手段のしきい値電圧の絶対値以下になることにより、第１容量手段がオン状態からオフ状態になることによって、第１容量手段の他方電極の電位の第２の変化率が減少し、その後、所定の期間遅れて、第２容量手段の他方電極の電位と、第２容量手段の一方電極の電位との電位差の絶対値が第２容量手段のしきい値電圧の絶対値以下になることにより、第２容量手段がオン状態からオフ状態になることによって、第２容量手段の他方電極の電位の第２の変化率が減少する。このように構成すれば、容易に、第１容量手段の一方電極の電位と、第２容量手段の一方電極の電位とを第１の変化率で変化させるのに伴って、第１容量手段の他方電極の電位と、第２容量手段の他方電極の電位とが第１の変化率よりも小さい第２の変化率で変化する際に、先に、第１容量手段の他方電極の電位の第２の変化率を減少させた後、所定の期間遅れて、第２容量手段の他方電極の電位の第２の変化率を減少させることができる。
【００１２】
上記一の局面による半導体装置において、好ましくは、第１容量手段の一方電極の電位と、第２容量手段の一方電極の電位とを第１電位から第２電位へ第１の変化率で変化させるのに伴って、第１容量手段および第２容量手段のいずれか一方の一方電極の電位と他方電極との電位差の絶対値が、対応する第１容量手段または第２容量手段のしきい値電圧の絶対値以下になることにより、第１容量手段および第２容量手段のいずれか一方がオフ状態になることによって、第１容量手段および第２容量手段のいずれか一方の他方電極の電位の第２の変化率が減少する。このように構成すれば、第１容量手段の一方電極の電位と、第２容量手段の一方電極の電位とを第１電位から第２電位へ変化させる際に、第１容量手段および第２容量手段のいずれか一方の他方電極の電位の第２の変化率を減少させることができるので、容易に、第１容量手段の他方電極の電位と第２容量手段の他方電極の電位との電位差を拡大することができる。
【００１３】
上記一の局面による半導体装置において、好ましくは、第１容量手段の一方電極と、第２容量手段の一方電極とに、第１電位から第２電位へ第１の変化率で変化する電位を出力するブート回路をさらに備える。このように構成すれば、容易に、ブート回路から出力される電位により、第１容量手段の一方電極の電位と、第２容量手段の一方電極の電位とを第１電位から第２電位へ第１の変化率で変化させることができる。
【００１４】
この場合において、好ましくは、ブート回路は、第１容量手段および第２容量手段のいずれか一方と実質的に同一のしきい値電圧を有する第１トランジスタと、第１トランジスタのソース領域またはドレイン領域の電位を所定の電圧分低下または上昇させる電圧変化手段と、第１トランジスタのソース領域またはドレイン領域の電位を第２電位に第１の変化率で変化させるための第２トランジスタとを含み、第１容量手段および第２容量手段のいずれか一方の一方電極の電位が第１電位のときに、第１トランジスタのゲート電極に第１容量手段および第２容量手段のいずれか一方の他方電極に入力される電位と実質的に同一の電位が入力される。このように構成すれば、第１容量手段と実質的に同一のしきい値電圧を有する第１トランジスタのゲート電極に第１容量手段の他方電極に入力される電位と実質的に同一の電位が入力されることにより、第１容量手段の他方電極に入力される電位に対して、第１容量手段のしきい値電圧分の電位差を有する電位を第１トランジスタのソース領域またはドレイン領域の電位とすることができるとともに、その第１トランジスタのソース領域またはドレイン領域の電位を電圧変化手段によりさらに所定の電圧分変化させて出力することができる。これにより、ブート回路から、第１容量手段の他方電極に入力される電位に対して、第１容量手段のしきい値電圧分より大きな電位差を有する電位を第１電位として出力することができる。また、その第１電位を第２トランジスタにより第２電位に第１の変化率で変化させながら出力することができる。これにより、ブート回路から、第１容量手段の他方電極に入力される電位に対して、第１容量手段のしきい値電圧分の電位差を有する第１電位を出力させることができるとともに、その第１電位から第２電位へ第１の変化率で変化する電位を出力させることができる。
【００１５】
上記一の局面による半導体装置において、好ましくは、第１容量手段および第２容量手段を含む電位差拡大回路を複数備え、複数の電位差拡大回路により、第１容量手段の他方電極に入力される電位と、第２容量手段の他方電極に入力される電位との電位差が複数回拡大される。このように構成すれば、第１容量手段の他方電極に入力される電位と、第２容量手段の他方電極に入力される電位との電位差をより拡大することができる。これにより、第１容量手段の他方電極に所定の入力電位を入力するとともに、第２容量手段の他方電極に参照電位を入力する場合に、所定の入力電位が参照電位よりも高いか低いかを判定する際の精度をより向上させることができる。
【００１６】
この場合において、好ましくは、複数の電位差拡大回路は、第１導電型の第１容量手段および第２容量手段を含む第１電位差拡大回路と、第２導電型の第１容量手段および第２容量手段を含む第２電位差拡大回路とを含み、第１導電型の第１容量手段の他方電極と、第２導電型の第１容量手段の他方電極とには、同じ電位が入力されるとともに、第１導電型の第２容量手段の他方電極と、第２導電型の第２容量手段の他方電極とには、同じ電位が入力され、第１電位差拡大回路により、第１導電型の第１容量手段の他方電極に入力される電位と、第１導電型の第２容量手段の他方電極に入力される電位との電位差が拡大された後、第２電位差拡大回路により、第２導電型の第１容量手段の他方電極の電位と、第２導電型の第２容量手段の他方電極の電位との電位差が拡大される。このように構成すれば、第１電位差拡大回路により、第１導電型の第１容量手段の他方電極に入力される電位と、第１導電型の第２容量手段の他方電極に入力される電位との電位差を拡大させた後、第２電位差拡大回路により、上記の第１導電型の第１容量手段の他方電極の電位と同じ電位の第２導電型の第１容量手段の他方電極の電位と、第１導電型の第２容量手段の他方電極の電位と同じ電位の第２導電型の第２容量手段の他方電極の電位との電位差をさらに拡大させることができる。これにより、第１導電型の第１容量手段の他方電極と第２導電型の第２容量手段の他方電極とに所定の入力電位を入力するとともに、第２導電型の第１容量手段の他方電極と第２導電型の第２容量手段の他方電極とに参照電位を入力する場合には、容易に、所定の入力電位と参照電位との電位差をより拡大することができる。
【００１７】
上記一の局面による半導体装置において、好ましくは、第１容量手段は、オン時の容量とオフ時の容量とが異なるキャパシタとして機能する第３トランジスタを含み、第１容量手段の一方電極は、第３トランジスタのソース領域およびドレイン領域の少なくともいずれか一方を含み、第１容量手段の他方電極は、第３トランジスタのゲート電極を含み、第２容量手段は、オン時の容量とオフ時の容量とが異なるキャパシタとして機能する第４トランジスタを含み、第２容量手段の一方電極は、第４トランジスタのソース領域およびドレイン領域の少なくともいずれか一方を含み、第２容量手段の他方電極は、第４トランジスタのゲート電極を含む。このように構成すれば、第３トランジスタのゲート電極に所定の入力電位を入力するとともに、第４トランジスタのゲート電極に参照電位を入力する場合には、容易に、第３トランジスタのソース領域およびドレイン領域の少なくともいずれか一方の電位と、第４トランジスタのソース領域およびドレイン領域の少なくともいずれか一方の電位とを第１電位から第２電位へ変化させることにより、第３トランジスタのゲート電極に入力される所定の入力電位と、第４トランジスタのゲート電極に入力される参照電位との電位差を拡大することができる。
【００１８】
上記一の局面による半導体装置において、好ましくは、第１容量手段は、オン時の容量とオフ時の容量とが異なるキャパシタとして機能する第３トランジスタを含み、第１容量手段の一方電極は、第３トランジスタのゲート電極を含み、第１容量手段の他方電極は、第３トランジスタのソース領域およびドレイン領域の少なくともいずれか一方を含み、第２容量手段は、オン時の容量とオフ時の容量とが異なるキャパシタとして機能する第４トランジスタを含み、第２容量手段の一方電極は、第４トランジスタのゲート電極を含み、第２容量手段の他方電極は、第４トランジスタのソース領域およびドレイン領域の少なくともいずれか一方を含む。このように構成すれば、第３トランジスタのソース領域およびドレイン領域の少なくともいずれか一方に所定の入力電位を入力するとともに、第４トランジスタのソース領域およびドレイン領域の少なくともいずれか一方に参照電位を入力する場合には、容易に、第３トランジスタのゲート電極の電位と、第４トランジスタのゲート電極の電位とを第１電位から第２電位へ変化させることにより、第３トランジスタのソース領域およびドレイン領域の少なくともいずれか一方に入力される所定の入力電位と、第４トランジスタのソース領域およびドレイン領域の少なくともいずれか一方に入力される参照電位との電位差を拡大することができる。
【００１９】
上記一の局面による半導体装置において、好ましくは、データを保持する記憶手段と、記憶手段に繋がるデータラインとをさらに備え、データラインは、第１容量手段および第２容量手段のいずれか一方の他方電極に接続されるとともに、データの読み出し時において、データラインを介して第１容量手段および第２容量手段のいずれか一方の他方電極に記憶手段の保持するデータに応じた電位が入力されるとともに、他方の他方電極に参照電位が入力される。このように構成すれば、データの読み出し時において、第１容量手段の一方電極の電位と、第２容量手段の一方電極の電位とを第１電位から第２電位へ変化させることによって、第１容量手段の他方電極に入力される記憶手段の保持するデータに応じた電位と、第２容量手段の他方電極に入力される参照電位との電位差を拡大して、比較することができる。これにより、記憶手段の保持するデータに応じた電位が、参照電位よりも高いか低いかを判定する際の精度を向上させることができる。
【００２０】
この場合において、好ましくは、記憶手段に繋がる駆動ラインをさらに備え、データの読み出し時において、記憶手段に駆動ラインを介して電圧パルスを印加することにより、記憶手段が第１データを保持する場合は、記憶手段からデータラインを介して第１容量手段および第２容量手段のいずれか一方の他方電極に負電位が入力され、記憶手段が第２データを保持する場合は、記憶手段からデータラインを介して第１容量手段および第２容量手段のいずれか一方の他方電極に正電位が入力される。このように構成すれば、データの読み出し時において、記憶手段が第１データを保持する場合は、第１容量手段の他方電極に負電位が入力され、記憶手段が第２データを保持する場合は、第１容量手段の他方電極に正電位が入力されるので、第１容量手段の他方電極に入力される記憶手段の保持するデータに応じた電位と、第２容量手段の他方電極に入力される参照電位とを比較して、記憶手段の保持するデータに応じた電位が参照電位よりも高いか低いかを判定する場合に、第１容量手段の他方電極に入力される記憶手段の保持するデータに応じた電位と、第２容量手段の他方電極に入力される参照電位との電位差が拡大される前の初期状態の参照電位を、正電位と負電位との間に位置する接地電位に設定することができる。これにより、データの読み出し時にデータラインに発生する電位がばらつく場合にも、容易に参照電位を設定することができる。また、参照電位を接地電位に設定することができるので、半導体装置の内部で一般的に用いられる接地電位を参照電位として用いることができる。これにより、参照電位を接地電位以外の電位に設定する場合と異なり、参照電位を生成するための回路を別途設ける必要がないので、半導体装置の回路構成を簡素化することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態を図面に基づいて説明する。
【００２２】
（第１実施形態）
図１は、本発明の第１実施形態による電位比較回路の構成を示した回路図である。図２は、図１に示した第１実施形態による電位比較回路のブート信号発生回路の構成を示した回路図である。まず、図１および図２を参照して、本発明の第１実施形態による電位比較回路の構成について説明する。
【００２３】
この第１実施形態による電位比較回路１は、図１に示すように、４つのｎチャネルトランジスタＴｒ１〜Ｔｒ４と、センスアンプ２と、ブート信号発生回路３と、センスアンプ２を駆動するＳＡＮ回路６ａおよびＳＡＰ回路６ｂとによって構成されている。なお、ｎチャネルトランジスタＴｒ１は、本発明の「第１容量手段」および「第３トランジスタ」の一例であり、ｎチャネルトランジスタＴｒ２は、本発明の「第２容量手段」および「第４トランジスタ」の一例である。また、ｎチャネルトランジスタＴｒ１およびＴｒ２は、それぞれ、一対のソース／ドレイン領域（ソース領域またはドレイン領域）が接続されることによってキャパシタ（容量）として機能する。また、ｎチャネルトランジスタＴｒ１およびＴｒ２は、同一のしきい値電圧Ｖｔ（約０．７Ｖ）を有している。また、ｎチャネルトランジスタＴｒ１およびＴｒ２の各々の一対のソース／ドレイン領域には、それぞれ、ブート信号発生回路３が接続されている。また、ｎチャネルトランジスタＴｒ１のゲートは、ｎチャネルトランジスタＴｒ３のソース／ドレイン領域の一方と、センスアンプ２とに接続されている。また、ｎチャネルトランジスタＴｒ３のソース／ドレイン領域の他方には、所定の入力電位Ｖｉｎが入力されるとともに、ゲートには、クロック信号Φが入力される。また、ｎチャネルトランジスタＴｒ２のゲートは、ｎチャネルトランジスタＴｒ４のソース／ドレイン領域の一方と、センスアンプ２とに接続されている。また、ｎチャネルトランジスタＴｒ４のソース／ドレイン領域の他方には、参照電位Ｖｒｅｆが入力されるとともに、ゲートには、上記ｎチャネルトランジスタＴｒ３のゲートと同様、クロック信号Φが入力される。
【００２４】
また、センスアンプ２は、入力電位Ｖｉｎと参照電位Ｖｒｅｆとの電位差が拡大された後の電位差を増幅するとともに、電位差の増幅された入力電位（Ｖｉｎα）と参照電位（Ｖｒｅｆα）とを比較して、入力電位Ｖｉｎが参照電位Ｖｒｅｆよりも高いか低いかを判定する機能を有する。このセンスアンプ２は、２つのｎチャネルトランジスタＴｒ５およびＴｒ６と、２つのｐチャネルトランジスタＴｒ７およびＴｒ８とを含んでいる。また、センスアンプ２のｎチャネルトランジスタＴｒ５およびｐチャネルトランジスタＴｒ７からなるＣＭＯＳインバータと、ｎチャネルトランジスタＴｒ６およびｐチャネルトランジスタＴｒ８からなるＣＭＯＳインバータとの入出力が互いにクロスカップル接続されている。また、ｐチャネルトランジスタＴｒ７のソース／ドレイン領域の一方と、ｐチャネルトランジスタＴｒ８のソース／ドレイン領域の一方との間のノードＮＤ１には、センスアンプ活性化信号ＳＡＰが入力される。また、ｎチャネルトランジスタＴｒ５のソース／ドレイン領域の一方と、ｎチャネルトランジスタＴｒ６のソース／ドレイン領域の一方との間のノードＮＤ２には、センスアンプ活性化信号ＳＡＮが入力される。
【００２５】
また、ｐチャネルトランジスタＴｒ７のソース／ドレイン領域の他方と、ｐチャネルトランジスタＴｒ８のゲートと、ｎチャネルトランジスタＴｒ５のソース／ドレイン領域の他方と、ｎチャネルトランジスタＴｒ６のゲートとには、ｎチャネルトランジスタＴｒ１のゲートに入力されるノードＮＤ３の電位が入力されるように構成されている。また、ｐチャネルトランジスタＴｒ８のソース／ドレイン領域の他方と、ｐチャネルトランジスタＴｒ７のゲートと、ｎチャネルトランジスタＴｒ６のソース／ドレイン領域の他方と、ｎチャネルトランジスタＴｒ５のゲートとには、ｎチャネルトランジスタＴｒ２のゲートに入力されるノードＮＤ４の電位が入力されるように構成されている。また、センスアンプ２により電位差の拡大された入力電位（Ｖｉｎβ）および参照電位（Ｖｒｅｆβ）をそれぞれ外部へ出力するための出力線４および５が設けられている。この出力線４は、上記したｐチャネルトランジスタＴｒ７のソース／ドレイン領域の他方と、ｐチャネルトランジスタＴｒ８のゲートと、ｎチャネルトランジスタＴｒ５のソース／ドレイン領域の他方と、ｎチャネルトランジスタＴｒ６のゲートとに接続されている。また、出力線５は、上記したｐチャネルトランジスタＴｒ８のソース／ドレイン領域の他方と、ｐチャネルトランジスタＴｒ７のゲートと、ｎチャネルトランジスタＴｒ６のソース／ドレイン領域の他方と、ｎチャネルトランジスタＴｒ５のゲートとに接続されている。
【００２６】
また、ブート信号発生回路３は、図２に示すように、ｎチャネルトランジスタＴｒ９と、ｐチャネルトランジスタＴｒ１０と、高抵抗７とを含んでいる。なお、このｎチャネルトランジスタＴｒ９は、本発明の「第１トランジスタ」の一例であり、ｐチャネルトランジスタＴｒ１０は、本発明の「第２トランジスタ」の一例である。また、高抵抗７は、本発明の「電圧変化手段」の一例である。ｎチャネルトランジスタＴｒ９は、上記したｎチャネルトランジスタＴｒ１およびＴｒ２と同じしきい値電圧Ｖｔ（約０．７Ｖ）を有する。また、ｎチャネルトランジスタＴｒ９のゲートには、ｎチャネルトランジスタＴｒ２のゲートと同様、参照電位Ｖｒｅｆが入力される。また、ｎチャネルトランジスタＴｒ９のソース／ドレイン領域の一方には、Ｖｃｃの電位が入力されるとともに、他方には、高抵抗７の一方端が接続されている。また、高抵抗７の他方端には、接地電位（ＧＮＤ）が供給される。また、ｐチャネルトランジスタＴｒ１０のゲートには、ブートクロック信号Ｂｃｌｋが入力されている。また、ｐチャネルトランジスタＴｒ１０のソース／ドレイン領域の一方には、Ｖｃｃの電位が入力されているとともに、ソース／ドレイン領域の他方は、ｎチャネルトランジスタＴｒ９と高抵抗７との間のノードＮＤ５に接続されている。このノードＮＤ５から、ブート信号が出力されるとともに、出力されたブート信号は、ｎチャネルトランジスタＴｒ１およびＴｒ２（図１参照）のそれぞれの一対のソース／ドレイン領域に入力されるように構成されている。
【００２７】
図３は、本発明の第１実施形態による電位比較回路の動作を説明するための電圧波形図である。次に、図１〜図３を参照して、本発明の第１実施形態による電位比較回路の動作について説明する。
【００２８】
まず、初期状態において、Ｈレベルのクロック信号ΦがｎチャネルトランジスタＴｒ３およびＴｒ４（図１参照）のゲートに入力されていることにより、ｎチャネルトランジスタＴｒ３およびＴｒ４は、それぞれ、オン状態になっている。これにより、ノードＮＤ３およびＮＤ４の電位は、それぞれ、入力電位Ｖｉｎおよび参照電位Ｖｒｅｆになっている。また、この初期状態において、参照電位Ｖｒｅｆとして、約１．５Ｖの電位が入力されるとともに、入力電位Ｖｉｎとして、参照電位Ｖｒｅｆ（約１．５Ｖ）よりも約０．０１Ｖ高い約１．５１Ｖの電位が入力されているものとする。この場合、入力電位Ｖｉｎと参照電位Ｖｒｅｆとの電位差ＶＡは、約０．０１Ｖになる。また、ブート信号発生回路３（図２参照）のｎチャネルトランジスタＴｒ９のゲートには、参照電位Ｖｒｅｆ（約１．５Ｖ）が入力される。これにより、ｎチャネルトランジスタＴｒ９は、オン状態になっている。また、ノードＮＤ５の電位は、参照電位Ｖｒｅｆ（約１．５Ｖ）からｎチャネルトランジスタＴｒ９のしきい値電圧Ｖｔ（約０．７Ｖ）分低下されるとともに、高抵抗７により、さらに所定の電圧Ｖα（約０．３Ｖ）分低下された電位になる。すなわち、ｎチャネルトランジスタＴｒ９と高抵抗７との間のノードＮＤ５の電位は、Ｖｒｅｆ−Ｖｔ−Ｖα（約０．５Ｖ）になっている。また、初期状態では、Ｈレベルのブートクロック信号ＢｃｌｋがｐチャネルトランジスタＴｒ１０のゲートに入力されている。これにより、ｐチャネルトランジスタＴｒ１０は、オフ状態になっている。このため、初期状態では、ブート信号発生回路３からＶｒｅｆ−Ｖｔ−Ｖα（約０．５Ｖ）の電位のブート信号が出力される。このブート信号は、ｎチャネルトランジスタＴｒ１およびＴｒ２（図１参照）のそれぞれの一対のソース／ドレイン領域に入力される。
【００２９】
また、ｎチャネルトランジスタＴｒ１のゲートには、ノードＮＤ３の電位（Ｖｉｎ：約１．５１Ｖ）が入力されるとともに、ｎチャネルトランジスタＴｒ２のゲートには、ノードＮＤ４の電位（Ｖｒｅｆ：約１．５Ｖ）が入力される。すなわち、初期状態では、ｎチャネルトランジスタＴｒ１のゲート電位（Ｖｉｎ：約１．５１Ｖ）と、ソース／ドレイン領域の電位（Ｖｒｅｆ−Ｖｔ−Ｖα：約０．５Ｖ）との電位差（Ｖｇｓ＝約１．０１Ｖ）は、ｎチャネルトランジスタＴｒ１のしきい値電圧Ｖｔ（約０．７Ｖ）よりも大きいので、ｎチャネルトランジスタＴｒ１は、オン状態になっている。また、ｎチャネルトランジスタＴｒ２のゲート電位（Ｖｒｅｆ：約１．５Ｖ）と、ソース／ドレイン領域の電位（Ｖｒｅｆ−Ｖｔ−Ｖα：約０．５Ｖ）との電位差（Ｖｇｓ＝約１．０Ｖ）は、ｎチャネルトランジスタＴｒ２のしきい値電圧Ｖｔ（約０．７Ｖ）よりも大きいので、ｎチャネルトランジスタＴｒ２は、オン状態になっている。なお、ｎチャネルトランジスタＴｒ１およびＴｒ２がオン状態のときには、キャパシタとして機能するｎチャネルトランジスタＴｒ１およびＴｒ２のゲート容量は、それぞれのゲートと、ソース／ドレイン領域およびチャネル領域との間に存在する容量となる。この後、Ｌレベルのクロック信号ΦがｎチャネルトランジスタＴｒ３およびＴｒ４のゲートにそれぞれ入力される。これにより、ｎチャネルトランジスタＴｒ３およびＴｒ４は、オフ状態になる。このため、ノードＮＤ３は、入力電位Ｖｉｎ（約１．５１Ｖ）を保持しながら、フローティング状態になるとともに、ノードＮＤ４は、参照電位Ｖｒｅｆ（約１．５Ｖ）を保持しながら、フローティング状態になる。
【００３０】
次に、ブート期間（図３参照）において、ブート信号発生回路３（図２参照）のｐチャネルトランジスタＴｒ１０のゲートに入力されるブートクロック信号ＢｃｌｋをＬレベルに低下させる。これにより、ｐチャネルトランジスタＴｒ１０を介して電流が流れるので、ブート信号発生回路３から出力されるブート信号の電位は、Ｖｒｅｆ−Ｖｔ−Ｖα（約０．５Ｖ）から徐々に上昇する。これにより、ｎチャネルトランジスタＴｒ１およびＴｒ２（図１参照）のソース／ドレイン領域の電位も、それぞれ、Ｖｒｅｆ−Ｖｔ−Ｖα（約０．５Ｖ）から徐々に上昇する。この際、キャパシタとして機能するｎチャネルトランジスタＴｒ１の有するゲート容量により、ｎチャネルトランジスタＴｒ１のゲートに入力されるノードＮＤ３の電位が上昇する方向にブートされるとともに、キャパシタとして機能するｎチャネルトランジスタＴｒ２の有するゲート容量により、ｎチャネルトランジスタＴｒ２のゲートに入力されるノードＮＤ４の電位が上昇する方向にブートされる。これにより、ノードＮＤ３の電位と、ノードＮＤ４の電位とが上昇される。
【００３１】
この際、ブート信号の電位の上昇の変化率（上昇の傾き）は、図３に示すように、ノードＮＤ３の電位およびノードＮＤ４の電位の上昇の変化率（上昇の傾き）に比べて大きい。これは、ｎチャネルトランジスタＴｒ１およびＴｒ２のソース／ドレイン領域に入力されるブート信号の電位を上昇させる際に、ｎチャネルトランジスタＴｒ１およびＴｒ２のゲート容量以外に存在するセンスアンプ２への入力容量や配線などの寄生容量に、ｎチャネルトランジスタＴｒ１およびＴｒ２のゲート容量から電荷が分配されることにより、ノードＮＤ３の電位の上昇の変化率と、ノードＮＤ４の電位の上昇の変化率とが、ブート信号の電位の上昇の変化率よりも小さくなるためである。そして、ブート信号の電位の上昇の変化率がノードＮＤ３およびＮＤ４の電位の上昇の変化率よりも大きいことにより、ブート信号の電位と、ノードＮＤ３およびＮＤ４の電位とが上昇するにつれて、ブート信号の電位と、ノードＮＤ３およびＮＤ４の電位との電位差が減少する。そして、所定のタイミングで、ノードＮＤ４の電位と、ブート信号の電位との電位差がｎチャネルトランジスタＴｒ２のしきい値電圧Ｖｔ（約０．７Ｖ）以下に減少することにより、ｎチャネルトランジスタＴｒ２がオフ状態になる。これにより、キャパシタとして機能するｎチャネルトランジスタＴｒ２のゲートとソース／ドレイン間の容量が急激に減少する。すなわち、ｎチャネルトランジスタＴｒ２がオフ状態になる場合には、ｎチャネルトランジスタＴｒ２のゲート下のチャネル領域分の容量が消滅するので、キャパシタとして機能するｎチャネルトランジスタＴｒ２におけるゲートとソース／ドレイン間の容量は、ほぼゲートとソース／ドレイン領域とが重なるわずかな領域分の容量のみとなる。これにより、ｎチャネルトランジスタＴｒ２のゲートとソース／ドレイン間の容量が急激に減少する。なお、ｎチャネルトランジスタＴｒ２のゲート部分の容量は、ｎチャネルトランジスタＴｒ２のゲートと基板（チャネル領域分）との間の容量となる。このため、ノードＮＤ４の電位の上昇の変化率（上昇の傾き）が減少する。
【００３２】
そして、第１実施形態では、ノードＮＤ４の電位の上昇の変化率が減少した後、所定の期間遅れて、ノードＮＤ３の電位と、ブート信号の電位との電位差がｎチャネルトランジスタＴｒ１のしきい値電圧Ｖｔ（約０．７Ｖ）以下に減少する。これにより、ｎチャネルトランジスタＴｒ１がオフ状態になるので、上記したノードＮＤ４の場合と同様にして、ノードＮＤ３の電位の上昇の変化率（上昇の傾き）が減少する。そして、上昇の変化率が減少した後のノードＮＤ３の電位の上昇の変化率は、上記した上昇の変化率が減少した後のノードＮＤ４の電位の上昇の変化率と同じになる。したがって、ノードＮＤ４の電位の上昇の変化率が減少してから、ノードＮＤ３の電位の上昇の変化率が減少するまでの所定の期間、ノードＮＤ４の電位の上昇の変化率よりもノードＮＤ３の電位の上昇の変化率の方が大きくなる。これにより、この所定の期間において、ノードＮＤ３の電位と、ノードＮＤ４の電位との電位差が拡大される。このため、ブート期間の終了後におけるノードＮＤ３の電位と、ノードＮＤ４の電位との電位差ＶＢ（約０．０５Ｖ）は、初期状態におけるノードＮＤ３の電位（約１．５１Ｖ）と、ノードＮＤ４の電位（約１．５Ｖ）との電位差ＶＡ（約０．０１Ｖ）のほぼ数倍（約５倍）に拡大される。この電位差の拡大は、ノードＮＤ３の容量と、ｎチャネルトランジスタＴｒ１のゲート容量との比によって変化する。
【００３３】
次に、初期状態において、入力電位Ｖｉｎとして、参照電位Ｖｒｅｆ（約１．５Ｖ）よりも約０．０１Ｖ低い約１．４９Ｖの電位が入力されている場合は、入力電位Ｖｉｎと参照電位Ｖｒｅｆとの電位差ＶＡは、約０．０１Ｖになる。この場合には、図３に示すように、ブート信号の電位をＶｒｅｆ−Ｖｔ−Ｖα（約０．５Ｖ）からＶｃｃ（約３Ｖ）へ上昇させるのに伴って、ノードＮＤ３の電位とノードＮＤ４の電位とが、ブート信号の電位の上昇の変化率よりも小さい上昇の変化率で上昇する際に、ノードＮＤ３の電位と、ブート信号の電位との電位差が所定のタイミングでｎチャネルトランジスタＴｒ１のしきい値電圧Ｖｔ（約０．７Ｖ）以下に減少した後、所定の期間遅れて、ノードＮＤ４の電位と、ブート信号の電位との電位差がｎチャネルトランジスタＴｒ２のしきい値電圧Ｖｔ（約０．７Ｖ）以下に減少する。この場合には、ｎチャネルトランジスタＴｒ１が所定のタイミングでオフ状態になった後、所定の期間遅れて、ｎチャネルトランジスタＴｒ２がオフ状態になるので、ノードＮＤ３の電位の上昇の変化率が所定のタイミングで減少した後、所定の期間遅れて、ノードＮＤ４の電位の上昇の変化率が減少する。なお、ｎチャネルトランジスタＴｒ１およびＴｒ２がオフ状態になることにより、ノードＮＤ３およびＮＤ４の電位の上昇の変化率が減少する際の動作は、上記の入力電位Ｖｉｎとして、参照電位Ｖｒｅｆよりも若干高い電位が入力される場合の動作と同様である。そして、ノードＮＤ３の電位の上昇の変化率が減少してから、ノードＮＤ４の電位の上昇の変化率が減少するまでの所定の期間、ノードＮＤ３の電位の上昇の変化率よりもノードＮＤ４の電位の上昇の変化率の方が大きくなる。これにより、この所定の期間において、ノードＮＤ４の電位と、ノードＮＤ３の電位との電位差が拡大される。このため、ブート期間の終了後におけるノードＮＤ４の電位と、ノードＮＤ３の電位との電位差ＶＢ（約０．０５Ｖ）は、初期状態におけるノードＮＤ４の電位と、ノードＮＤ３の電位との電位差ＶＡ（約０．０１Ｖ）のほぼ数倍（約５倍）に拡大される。
【００３４】
なお、上記のｎチャネルトランジスタＴｒ１およびＴｒ２がオフすることにより、ノードＮＤ３およびＮＤ４の電位の上昇の変化率（上昇の傾き）がどの程度減少するかは、ｎチャネルトランジスタＴｒ１およびＴｒ２においてゲートとソース／ドレイン領域とが重なる領域の大きさによって変化する。たとえば、図４に示すように、ｎチャネルトランジスタＴｒ１（Ｔｒ２）のゲート幅（ＧＷ）がゲート長（ＧＬ）よりも大きい場合には、図５に示すように、ｎチャネルトランジスタＴｒ１（Ｔｒ２）のゲート幅（ＧＷ）がゲート長（ＧＬ）よりも小さい場合に比べて、ゲートとソース／ドレイン領域とが重なる領域Ａが大きくなる。これにより、ｎチャネルトランジスタＴｒ１（Ｔｒ２）のゲート幅（ＧＷ）がゲート長（ＧＬ）よりも大きい場合には、ｎチャネルトランジスタＴｒ１（Ｔｒ２）のゲート幅（ＧＷ）がゲート長（ＧＬ）よりも小さい場合に比べて、ゲートとソース／ドレイン領域とが重なる領域Ａによる容量が大きくなる。このため、図６に示すように、ｎチャネルトランジスタＴｒ１（Ｔｒ２）のゲート幅（ＧＷ）がゲート長（ＧＬ）よりも大きい場合には、ゲート幅（ＧＷ）がゲート長（ＧＬ）よりも小さい場合に比べて、ノードＮＤ３（ＮＤ４）の電位の上昇の変化率（上昇の傾き）がより大きく減少する。これにより、ｎチャネルトランジスタＴｒ１（Ｔｒ２）のゲート幅（ＧＷ）がゲート長（ＧＬ）よりも小さい場合には、図６に示すように、ゲート幅（ＧＷ）がゲート長（ＧＬ）よりも大きい場合に比べて、電位差が拡大された後のノードＮＤ３とノードＮＤ４との電位差が大きくなる。すなわち、ｎチャネルトランジスタＴｒ１およびＴｒ２においてゲート幅（ＧＷ）をゲート長（ＧＬ）よりも小さく形成すれば、ノードＮＤ３に入力される入力電位Ｖｉｎと、ノードＮＤ４に入力される参照電位Ｖｒｅｆとの電位差をより拡大することが可能である。ただし、あまりにもゲート長（ＧＬ）を大きくすると、ソース−ドレイン間の抵抗成分が大きくなるので、ｎチャネルトランジスタＴｒ１およびＴｒ２の容量としての応答性が悪くなる。
【００３５】
そして、ノードＮＤ３の電位（Ｖｉｎ）と、ノードＮＤ４の電位（Ｖｒｅｆ）との電位差が拡大された後、ノードＮＤ３の電位（Ｖｉｎα）と、ノードＮＤ４の電位（Ｖｒｅｆα）とがセンスアンプ２（図１参照）により比較されることによって、ノードＮＤ３の電位（Ｖｉｎα）と、ノードＮＤ４の電位（Ｖｒｅｆα）との電位差がさらに拡大（増幅）されるとともに、ノードＮＤ３の電位（Ｖｉｎ）がノードＮＤ４の電位（Ｖｒｅｆ）よりも高いか低いかが判定される。この際、ノードＮＤ３の電位（Ｖｉｎα）が、ノードＮＤ４の電位（Ｖｒｅｆα）よりも高い場合には、センスアンプ２のｎチャネルトランジスタＴｒ６およびｐチャネルトランジスタＴｒ７がオン状態になるとともに、ｎチャネルトランジスタＴｒ５およびｐチャネルトランジスタＴｒ８がオフ状態になる。これにより、Ｖｃｃ（約３Ｖ）の電位のセンスアンプ活性化信号ＳＡＰがｐチャネルトランジスタＴｒ７を介して出力線４に供給されるとともに、接地電位（ＧＮＤ：０Ｖ）のセンスアンプ活性化信号ＳＡＮがｎチャネルトランジスタＴｒ６を介して出力線５に供給される。一方、ノードＮＤ３の電位（Ｖｉｎα）が、ノードＮＤ４の電位（Ｖｒｅｆα）よりも低い場合には、センスアンプ２のｎチャネルトランジスタＴｒ５およびｐチャネルトランジスタＴｒ８がオン状態になるとともに、ｎチャネルトランジスタＴｒ６およびｐチャネルトランジスタＴｒ７がオフ状態になる。これにより、Ｖｃｃ（約３Ｖ）の電位のセンスアンプ活性化信号ＳＡＰがｐチャネルトランジスタＴｒ８を介して出力線５に供給されるとともに、接地電位（ＧＮＤ：０Ｖ）のセンスアンプ活性化信号ＳＡＮがｎチャネルトランジスタＴｒ５を介して出力線４に供給される。すなわち、入力電位Ｖｉｎが参照電位Ｖｒｅｆよりも高い場合には、出力線４からＶｃｃ（約３Ｖ）の電位が出力されるとともに、出力線５から接地電位（ＧＮＤ：０Ｖ）が出力される。一方、入力電位Ｖｉｎが参照電位Ｖｒｅｆよりも低い場合には、出力線４から接地電位（ＧＮＤ：０Ｖ）が出力されるとともに、出力線５からＶｃｃ（約３Ｖ）の電位が出力される。上記のようにして、入力電位Ｖｉｎ（ノードＮＤ３の電位）が参照電位Ｖｒｅｆ（ノードＮＤ４の電位）よりも高いか低いかが判定される。
【００３６】
第１実施形態では、上記のように、キャパシタとして機能するｎチャネルトランジスタＴｒ１の一対のソース／ドレイン領域の電位と、キャパシタとして機能するｎチャネルトランジスタＴｒ２の一対のソース／ドレイン領域の電位とをＶｒｅｆ−Ｖｔ−ＶαからＶｃｃへ上昇させることにより、ｎチャネルトランジスタＴｒ１のゲートに入力される入力電位Ｖｉｎと、ｎチャネルトランジスタＴｒ２のゲートに入力される参照電位Ｖｒｅｆとの電位差を拡大する。その後、入力電位Ｖｉｎαと参照電位Ｖｒｅｆαとをセンスアンプ２により比較して、入力電位Ｖｉｎが参照電位Ｖｒｅｆよりも大きいか小さいかを判定する。これにより、電位差を拡大することなく、センスアンプ２により入力電位Ｖｉｎと参照電位Ｖｒｅｆとを比較する場合に比べて、本願発明では入力電位Ｖｉｎが参照電位Ｖｒｅｆよりも高いか低いかをより確実に判定することができる。これにより、入力電位Ｖｉｎが参照電位Ｖｒｅｆよりも高いか低いかを判定する際の精度を向上させることができる。また、ｎチャネルトランジスタＴｒ１のゲートに入力される入力電位Ｖｉｎと、ｎチャネルトランジスタＴｒ２のゲートに入力される参照電位Ｖｒｅｆとの電位差がセンスアンプ２の感度よりも小さい場合にも、センスアンプ２には、電位差が拡大された後の入力電位Ｖｉｎαと参照電位Ｖｒｅｆαとが入力されるので、容易に、センスアンプ２により、入力電位Ｖｉｎが参照電位Ｖｒｅｆよりも高いか低いかを判定することができる。
【００３７】
（第２実施形態）
図７は、本発明の第２実施形態による電位比較回路の構成を示した回路図である。次に、図７を参照して、第２実施形態による電位比較回路の構成について説明する。
【００３８】
この第２実施形態による電位比較回路１１では、上記第１実施形態による電位比較回路１と異なり、ブート信号の入力されるキャパシタとして機能する２つのトランジスタがｐチャネルトランジスタによって構成されている。具体的には、第２実施形態による電位比較回路１１は、図７に示すように、２つのｐチャネルトランジスタＴｒ１１およびＴｒ１２と、２つのｎチャネルトランジスタＴｒ３およびＴｒ４と、センスアンプ２と、ブート信号発生回路１３と、ＳＡＮ回路６ａと、ＳＡＰ回路６ｂとによって構成されている。なお、ｐチャネルトランジスタＴｒ１１は、本発明の「第１容量手段」および「第３トランジスタ」の一例であり、ｐチャネルトランジスタＴｒ１２は、本発明の「第２容量手段」および「第４トランジスタ」の一例である。また、ｐチャネルトランジスタＴｒ１１およびＴｒ１２は、それぞれ、一対のソース／ドレイン領域が接続されることによってキャパシタ（容量）として機能する。また、ｐチャネルトランジスタＴｒ１１およびＴｒ１２は、同一のしきい値電圧Ｖｔを有している。また、ｐチャネルトランジスタＴｒ１１およびＴｒ１２の各々の一対のソース／ドレイン領域には、それぞれ、ブート信号発生回路１３が接続されている。また、ｐチャネルトランジスタＴｒ１１のゲートは、ｎチャネルトランジスタＴｒ３のソース／ドレイン領域の一方と、センスアンプ２とに接続されている。また、ｐチャネルトランジスタＴｒ１２のゲートは、ｎチャネルトランジスタＴｒ４のソース／ドレイン領域の一方と、センスアンプ２とに接続されている。また、ブート信号発生回路１３は、図８に示すように、上記第１実施形態によるブート信号発生回路３（図２参照）において供給されるＶｃｃの電位と、接地電位（ＧＮＤ）とを入れ換えた構成を有している。また、図２に示した第１実施形態によるｎチャネルトランジスタＴｒ９は、ｐチャネルトランジスタＴｒ９ａに変更されるとともに、図２に示した第１実施形態によるｐチャネルトランジスタＴｒ１０は、ｎチャネルトランジスタＴｒ１０ａに変更されている。なお、このｐチャネルトランジスタＴｒ９ａは、本発明の「第１トランジスタ」の一例であり、ｎチャネルトランジスタＴｒ１０ａは、本発明の「第２トランジスタ」の一例である。第２実施形態による電位比較回路１１の上記以外の構成は、上記第１実施形態による電位比較回路１の構成と同様である。
【００３９】
図９は、本発明の第２実施形態による電位比較回路の動作を説明するための電圧波形図である。次に、図７〜図９を参照して、第２実施形態による電位比較回路の動作について説明する。
【００４０】
この第２実施形態による電位比較回路１１では、上記第１実施形態と異なり、ブート信号の電位を低下させるのに伴って、入力電位Ｖｉｎと参照電位Ｖｒｅｆとを低下させるとともに、入力電位Ｖｉｎと参照電位Ｖｒｅｆとの電位差を拡大させる。具体的には、初期状態において、Ｈレベルのクロック信号ΦがｎチャネルトランジスタＴｒ３およびＴｒ４（図７参照）のゲートに入力されていることにより、ｎチャネルトランジスタＴｒ３およびＴｒ４は、それぞれ、オン状態になっている。これにより、ノードＮＤ３およびＮＤ４の電位は、それぞれ、入力電位Ｖｉｎおよび参照電位Ｖｒｅｆになっている。また、この初期状態において、入力電位Ｖｉｎとして、参照電位Ｖｒｅｆよりも若干高い電位が入力されているものとする。このときの入力電位Ｖｉｎと参照電位Ｖｒｅｆとの電位差をＶＡとする。また、ブート信号発生回路１３（図８参照）のｐチャネルトランジスタＴｒ９ａのゲートには、参照電位Ｖｒｅｆが入力される。これにより、ｐチャネルトランジスタＴｒ９ａは、オン状態になっている。また、ｐチャネルトランジスタＴｒ９ａと高抵抗７との間のノードＮＤ５の電位は、参照電位ＶｒｅｆからｐチャネルトランジスタＴｒ９ａのしきい値電圧｜Ｖｔ｜分上昇されるとともに、高抵抗７により、さらに所定の電圧Ｖα分上昇された電位になる。すなわち、ノードＮＤ５の電位は、Ｖｒｅｆ−Ｖｔ＋Ｖα（Ｖｔ＜０）になっている。また、初期状態では、Ｌレベルのブートクロック信号ＢｃｌｋがｎチャネルトランジスタＴｒ１０ａのゲートに入力されている。これにより、ｎチャネルトランジスタＴｒ１０ａは、オフ状態になっている。このため、初期状態では、ブート信号発生回路１３からＶｒｅｆ−Ｖｔ＋Ｖαの電位のブート信号が出力される。このブート信号は、ｐチャネルトランジスタＴｒ１１およびＴｒ１２（図７参照）のそれぞれの一対のソース／ドレイン領域に入力される。
【００４１】
また、ｐチャネルトランジスタＴｒ１１のゲートには、ノードＮＤ３の電位（Ｖｉｎ）が入力されるとともに、ｐチャネルトランジスタＴｒ１２のゲートには、ノードＮＤ４の電位（Ｖｒｅｆ）が入力される。そして、初期状態では、ｐチャネルトランジスタＴｒ１１のゲート電位（Ｖｉｎ）と、ソース／ドレイン領域の電位（Ｖｒｅｆ−Ｖｔ＋Ｖα）との電位差（｜Ｖｇｓ｜）は、ｐチャネルトランジスタＴｒ１１のしきい値電圧｜Ｖｔ｜よりも大きくなる。これにより、ｐチャネルトランジスタＴｒ１１は、オン状態になっている。また、ｐチャネルトランジスタＴｒ１２のゲート電位（Ｖｒｅｆ）と、ソース／ドレイン領域の電位（Ｖｒｅｆ−Ｖｔ＋Ｖα）との電位差（Ｖｇｓ）は、ｐチャネルトランジスタＴｒ１２のしきい値電圧｜Ｖｔ｜よりも大きくなる。これにより、ｐチャネルトランジスタＴｒ１２は、オン状態になっている。そして、Ｌレベルのクロック信号ΦがｎチャネルトランジスタＴｒ３およびＴｒ４のゲートにそれぞれ入力される。これにより、ｎチャネルトランジスタＴｒ３およびＴｒ４は、オフ状態になる。このため、ノードＮＤ３は、入力電位Ｖｉｎを保持しながら、フローティング状態になるとともに、ノードＮＤ４は、参照電位Ｖｒｅｆを保持しながら、フローティング状態になる。
【００４２】
次に、ブート期間において、ブート信号発生回路１３（図８参照）のｎチャネルトランジスタＴｒ１０ａのゲートに入力されるブートクロック信号ＢｃｌｋをＨレベルにする。これに伴って、ｎチャネルトランジスタＴｒ１０ａを介して電流が流れるので、ブート信号発生回路１３から出力されるブート信号の電位は、Ｖｒｅｆ−Ｖｔ＋Ｖαから徐々に低下する。これにより、ｐチャネルトランジスタＴｒ１１およびＴｒ１２（図７参照）のソース／ドレイン領域の電位も、それぞれ、Ｖｒｅｆ−Ｖｔ＋Ｖαから徐々に低下する。この際、キャパシタとして機能するｐチャネルトランジスタＴｒ１１の有するゲート容量により、ｐチャネルトランジスタＴｒ１１のゲートに入力されるノードＮＤ３の電位が低下する方向にブートされるとともに、キャパシタとして機能するｐチャネルトランジスタＴｒ１２の有するゲート容量により、ｐチャネルトランジスタＴｒ１２のゲートに入力されるノードＮＤ４の電位が低下する方向にブートされる。これにより、ノードＮＤ３の電位とノードＮＤ４の電位とが低下される。
【００４３】
なお、この際、ブート信号の電位の低下の変化率（低下の傾き）は、図９に示すように、ノードＮＤ３の電位およびノードＮＤ４の電位の低下の変化率（低下の傾き）に比べて大きい。これは、上記第１実施形態と同様、ｐチャネルトランジスタＴｒ１１およびＴｒ１２のゲート容量により、ノードＮＤ３の電位およびＮＤ４の電位がブートされる際、ｐチャネルトランジスタＴｒ１１およびＴｒ１２のゲート容量から電荷がセンスアンプ２の入力容量や配線容量などに分配されることによる。そして、ブート信号の電位の低下の変化率がノードＮＤ３およびＮＤ４の電位の低下の変化率よりも大きいことにより、ブート信号の電位と、ノードＮＤ３およびＮＤ４の電位とが低下するのに伴って、ブート信号の電位と、ノードＮＤ３およびＮＤ４の電位との電位差が減少する。そして、所定のタイミングで、ノードＮＤ３の電位と、ブート信号の電位との電位差がｐチャネルトランジスタＴｒ１１のしきい値電圧｜Ｖｔ｜以下に減少することにより、ｐチャネルトランジスタＴｒ１１がオフ状態になる。これにより、キャパシタとして機能するｐチャネルトランジスタＴｒ１１のゲートとソース／ドレイン間の容量が急激に減少する。このため、ノードＮＤ３の電位の低下の変化率（低下の傾き）が減少する。
【００４４】
そして、第２実施形態では、ノードＮＤ３の電位の低下の変化率が減少した後、所定の期間遅れて、ノードＮＤ４の電位と、ブート信号の電位との電位差がｐチャネルトランジスタＴｒ１２のしきい値電圧｜Ｖｔ｜以下に減少する。これにより、ｐチャネルトランジスタＴｒ１２がオフ状態になるので、上記したノードＮＤ３の場合と同様にして、ノードＮＤ４の電位の低下の変化率（低下の傾き）が減少する。そして、低下の変化率が減少した後のノードＮＤ４の電位の低下の変化率は、上記した低下の変化率が減少した後のノードＮＤ３の電位の低下の変化率と同じになる。したがって、ノードＮＤ３の電位の低下の変化率が減少してから、ノードＮＤ４の電位の低下の変化率が減少するまでの所定の期間、ノードＮＤ３の電位の低下の変化率よりもノードＮＤ４の電位の低下の変化率の方が大きくなる。これにより、この所定の期間において、ノードＮＤ３の電位と、ノードＮＤ４の電位との電位差が拡大される。このため、ブート期間の終了後におけるノードＮＤ３の電位と、ノードＮＤ４の電位との電位差ＶＢは、初期状態におけるノードＮＤ３の電位と、ノードＮＤ４の電位との電位差ＶＡのほぼ数倍に拡大される。
【００４５】
また、初期状態において、入力電位Ｖｉｎとして、参照電位Ｖｒｅｆよりも若干低い電位が入力される場合は、ブート信号の電位をＶｒｅｆ−Ｖｔ＋Ｖα（Ｖｔ＜０）から低下させるのに伴って、ノードＮＤ３の電位とノードＮＤ４の電位とが、ブート信号の電位の低下の変化率よりも小さい低下の変化率で低下する際に、ノードＮＤ４の電位と、ブート信号の電位との電位差が所定のタイミングでｐチャネルトランジスタＴｒ１２のしきい値電圧｜Ｖｔ｜以下に減少した後、所定の期間遅れて、ノードＮＤ３の電位と、ブート信号の電位との電位差がｐチャネルトランジスタＴｒ１１のしきい値電圧｜Ｖｔ｜以下に減少する。この場合には、ｐチャネルトランジスタＴｒ１２が所定のタイミングでオフ状態になった後、所定の期間遅れて、ｐチャネルトランジスタＴｒ１１がオフ状態になるので、ノードＮＤ４の電位の低下の変化率が所定のタイミングで減少した後、所定の期間遅れて、ノードＮＤ３の電位の低下の変化率が減少する。なお、ｐチャネルトランジスタＴｒ１１およびＴｒ１２がオフ状態になることにより、ノードＮＤ３およびＮＤ４の電位の低下の変化率が減少する際の動作は、上記の入力電位Ｖｉｎとして、参照電位Ｖｒｅｆよりも若干高い電位が入力される場合の動作と同様である。そして、ノードＮＤ４の電位の低下の変化率が減少してから、ノードＮＤ３の電位の低下の変化率が減少するまでの所定の期間、ノードＮＤ４の電位の低下の変化率よりもノードＮＤ３の電位の低下の変化率の方が大きくなる。これにより、この所定の期間において、ノードＮＤ４の電位と、ノードＮＤ３の電位との電位差が拡大される。このため、ブート期間の終了後におけるノードＮＤ４の電位と、ノードＮＤ３の電位との電位差ＶＢは、初期状態におけるノードＮＤ４の電位（Ｖｒｅｆ）と、ノードＮＤ３の電位（Ｖｉｎ）との電位差ＶＡのほぼ数倍に拡大される。
【００４６】
そして、ノードＮＤ３の電位と、ノードＮＤ４の電位との電位差が拡大された後、ノードＮＤ３の電位と、ノードＮＤ４の電位とがセンスアンプ２（図７参照）により比較されることによって、ノードＮＤ３の電位と、ノードＮＤ４の電位との電位差がさらに拡大（増幅）されるとともに、ノードＮＤ３の電位がノードＮＤ４の電位よりも高いか低いかが判定される。この際のセンスアンプ２による動作は、図１に示した上記第１実施形態による電位比較回路１のセンスアンプ２の動作と同様である。
【００４７】
第２実施形態では、上記のように、キャパシタとして機能するｐチャネルトランジスタＴｒ１１の一対のソース／ドレイン領域の電位と、キャパシタとして機能するｐチャネルトランジスタＴｒ１２の一対のソース／ドレイン領域の電位とをＶｒｅｆ−Ｖｔ＋Ｖα（Ｖｔ＜０）から低下させることにより、ｐチャネルトランジスタＴｒ１１のゲートに入力される入力電位Ｖｉｎと、ｐチャネルトランジスタＴｒ１２のゲートに入力される参照電位Ｖｒｅｆとの電位差を拡大させる。その後、入力電位（Ｖｉｎα）と参照電位（Ｖｒｅｆα）とをセンスアンプ２により比較して、入力電位（Ｖｉｎ）が参照電位（Ｖｒｅｆ）よりも大きいか小さいかを判定する。これにより、電位差を拡大することなく、センスアンプ２により入力電位Ｖｉｎと参照電位Ｖｒｅｆとを比較する場合に比べて、本願発明では入力電位Ｖｉｎが参照電位Ｖｒｅｆよりも高いか低いかをより確実に判定することができる。これにより、入力電位Ｖｉｎが参照電位Ｖｒｅｆよりも高いか低いかを判定する際の精度を向上させることができる。また、ｐチャネルトランジスタＴｒ１１のゲートに入力される入力電位Ｖｉｎと、ｐチャネルトランジスタＴｒ１２のゲートに入力される参照電位Ｖｒｅｆとの電位差がセンスアンプ２の感度よりも小さい場合にも、センスアンプ２には、電位差が拡大された後の入力電位（Ｖｉｎα）と参照電位（Ｖｒｅｆα）とが入力されるので、容易に、センスアンプ２により、入力電位Ｖｉｎが参照電位Ｖｒｅｆよりも高いか低いかを判定することができる。なお、この第２実施形態の説明において、ｐチャネルトランジスタＴｒ１１およびＴｒ１２のゲートとソース／ドレイン領域との電位差｜Ｖｇｓ｜に絶対値を付して説明したが、その電位差Ｖｇｓが正の値で、かつ、｜Ｖｔ｜以上の場合も、ｐチャネルトランジスタＴｒ１１およびＴｒ１２は、オフ状態になる。
【００４８】
（第３実施形態）
図１０は、本発明の第３実施形態による電位比較回路の構成を示した回路図である。次に、図１０を参照して、第３実施形態による電位比較回路の構成について説明する。
【００４９】
この第３実施形態による電位比較回路２１は、上記第１実施形態による電位比較回路１と異なり、入力電位Ｖｉｎと参照電位Ｖｒｅｆとを上昇させながら入力電位Ｖｉｎと参照電位Ｖｒｅｆとの電位差を拡大させた後、電位差の拡大された入力電位（Ｖｉｎα）と参照電位（Ｖｒｅｆα）とを低下させながら入力電位（Ｖｉｎα）と参照電位（Ｖｒｅｆα）との電位差をさらに拡大させるように構成されている。具体的には、第３実施形態による電位比較回路２１は、図１０に示すように、ｎチャネルトランジスタＴｒ１〜Ｔｒ４と、ｐチャネルトランジスタＴｒ１１およびＴｒ１２と、センスアンプ２と、ブート信号発生回路３と、ブート信号発生回路部１３ａと、ＳＡＮ回路６ａと、ＳＡＰ回路６ｂとによって構成されている。また、ｎチャネルトランジスタＴｒ１およびｐチャネルトランジスタＴｒ１１のゲートは、それぞれ、ｎチャネルトランジスタＴｒ３のソース／ドレイン領域の一方と、センスアンプ２とに接続されている。すなわち、ｎチャネルトランジスタＴｒ１およびｐチャネルトランジスタＴｒ１１のゲートは、それぞれ、ｎチャネルトランジスタＴｒ３を介して入力電位Ｖｉｎが入力されるノードＮＤ３に接続されている。また、ｎチャネルトランジスタＴｒ２およびｐチャネルトランジスタＴｒ１２のゲートは、それぞれ、ｎチャネルトランジスタＴｒ４のソース／ドレイン領域の一方と、センスアンプ２とに接続されている。すなわち、ｎチャネルトランジスタＴｒ２およびｐチャネルトランジスタＴｒ１２のゲートは、それぞれ、ｎチャネルトランジスタＴｒ４を介して参照電位Ｖｒｅｆが入力されるノードＮＤ４に接続されている。
【００５０】
また、ブート信号発生回路部１３ａは、ブート信号発生回路１３と、ｎチャネルトランジスタＴｒ１３およびＴｒ１４と、ｐチャネルトランジスタＴｒ１５と、インバータ回路８とによって構成されている。なお、第３実施形態によるブート信号発生回路１３の回路構成は、図８に示した第２実施形態によるブート信号発生回路１３の回路構成と同様である。また、ｎチャネルトランジスタＴｒ１３、Ｔｒ１４およびｐチャネルトランジスタＴｒ１５の各々のソース／ドレイン領域の一方は、それぞれ、ｐチャネルトランジスタＴｒ１１およびＴｒ１２の各々の一対のソース／ドレイン領域に接続されている。また、ｎチャネルトランジスタＴｒ１３のソース／ドレイン領域の他方は、接地されているとともに、ゲートには、制御信号Ｖｓ１が入力されている。また、ｎチャネルトランジスタＴｒ１４のソース／ドレイン領域の他方と、ｐチャネルトランジスタＴｒ１５のソース／ドレイン領域の他方とには、共に、ブート信号発生回路１３からブート信号が供給される。また、ｎチャネルトランジスタＴｒ１４のゲートには、制御信号Ｖｓ２が入力されるとともに、ｐチャネルトランジスタＴｒ１５のゲートには、制御信号Ｖｓ２がインバータ回路８により反転された反転制御信号／Ｖｓ２が入力されるように構成されている。
【００５１】
なお、第３実施形態では、ブート信号発生回路３と、ｎチャネルトランジスタＴｒ１およびＴｒ２とによって、入力電位Ｖｉｎが入力されるノードＮＤ３の電位と、参照電位Ｖｒｅｆが入力されるノードＮＤ４の電位とを上昇させながらノードＮＤ３の電位と、ノードＮＤ４の電位との電位差を拡大させるように構成されている。また、ブート信号発生回路部１３ａと、ｐチャネルトランジスタＴｒ１１およびＴｒ１２とによって、電位差が拡大された後のノードＮＤ３の電位と、ノードＮＤ４の電位とを低下させながら、ノードＮＤ３の電位とノードＮＤ４の電位との電位差をさらに拡大させるように構成されている。第３実施形態による電位比較回路２１の上記以外の構成は、上記第１実施形態による電位比較回路１の構成と同様である。
【００５２】
図１１は、本発明の第３実施形態による電位比較回路の動作を説明するための電圧波形図である。次に、図１０および図１１を参照して、第３実施形態による電位比較回路の動作について説明する。
【００５３】
この第３実施形態による電位比較回路２１では、図１１に示すように、第１ブート期間において、入力電位Ｖｉｎが入力されるノードＮＤ３および参照電位Ｖｒｅｆが入力されるノードＮＤ４の電位を上昇させながらノードＮＤ３とノードＮＤ４との電位差を拡大させた後、第２ブート期間において、ノードＮＤ３およびＮＤ４の電位を低下させながらノードＮＤ３とノードＮＤ４との電位差をさらに拡大させる。具体的には、まず、初期状態において、Ｈレベルのクロック信号ΦがｎチャネルトランジスタＴｒ３およびＴｒ４のゲートに入力されていることにより、ｎチャネルトランジスタＴｒ３およびＴｒ４は、それぞれ、オン状態になっている。これにより、ノードＮＤ３およびＮＤ４の電位は、それぞれ、入力電位Ｖｉｎおよび参照電位Ｖｒｅｆになっている。また、ブート信号発生回路３から電位Ｖｒｅｆ−Ｖｔ−Ｖαのブート信号（ｎ）がｎチャネルトランジスタＴｒ１およびＴｒ２のソース／ドレイン領域に入力される。これにより、初期状態において、ｎチャネルトランジスタＴｒ１およびＴｒ２は、オン状態になっている。また、ブート信号発生回路部１３ａのｎチャネルトランジスタＴｒ１３のゲートにＬレベルの制御信号Ｖｓ１が入力されることにより、ｎチャネルトランジスタＴｒ１３はオフ状態になっている。また、ｎチャネルトランジスタＴｒ１４のゲートにＨレベルの制御信号Ｖｓ２が入力されるとともに、ｐチャネルトランジスタＴｒ１５のゲートにインバータ回路８を介してＬレベルの反転制御信号／Ｖｓ２が入力される。これにより、ブート信号発生回路１３から出力される電位Ｖｒｅｆ−Ｖｔ＋Ｖα（Ｖｔ＜０）のブート信号（ｐ）がそれぞれｎチャネルトランジスタＴｒ１４およびｐチャネルトランジスタＴｒ１５を介してｐチャネルトランジスタＴｒ１１およびＴｒ１２のソース／ドレイン領域に入力される。これにより、ｐチャネルトランジスタＴｒ１１およびＴｒ１２は、初期状態において、オン状態になっている。
【００５４】
次に、制御信号Ｖｓ２をＬレベルに低下させる。これにより、ｎチャネルトランジスタＴｒ１４はオフするとともに、反転制御信号／Ｖｓ２がゲートに入力されるｐチャネルトランジスタＴｒ１５もオフする。このため、ｐチャネルトランジスタＴｒ１１およびＴｒ１２のソース／ドレイン領域はフローティング状態になる。次に、Ｌレベルのクロック信号ΦがｎチャネルトランジスタＴｒ３およびＴｒ４に入力されることにより、ノードＮＤ３およびＮＤ４がフローティング状態になる。そして、第１ブート期間において、ブート信号発生回路３からｎチャネルトランジスタＴｒ１およびＴｒ２のソース／ドレイン領域に入力されるブート信号（ｎ）の電位をＶｒｅｆ−Ｖｔ＋ＶαからＶｃｃに上昇させる。これに伴って、ノードＮＤ３の電位と、ノードＮＤ４の電位とが上昇されるとともに、ノードＮＤ３の電位とノードＮＤ４の電位との電位差ＶＡが電位差ＶＢに拡大される。この際の動作は、上記第１実施形態による動作と同様である。なお、ノードＮＤ３の電位とノードＮＤ４の電位とが上昇する際には、フローティング状態であるｐチャネルトランジスタＴｒ１１およびＴｒ１２のソース／ドレイン領域の電位が、ｐチャネルトランジスタＴｒ１１およびＴｒ１２をオン状態に保持しながら上昇する。これにより、第１ブート期間が終了した時点では、ｐチャネルトランジスタＴｒ１１およびＴｒ１２のソース／ドレイン領域の電位は、ｐチャネルトランジスタＴｒ１１およびＴｒ１２がオン状態に保持されるようなノードＮＤ３およびＮＤ４の電位よりも高い所定の電位まで上昇される。
【００５５】
次に、第２ブート期間において、ブート信号発生回路部のｎチャネルトランジスタＴｒ１３のゲートに入力する制御信号Ｖｓ１をＨレベルに立ち上げる。これにより、ｐチャネルトランジスタＴｒ１１およびＴｒ１２のソース／ドレイン領域に入力されるブート信号（ｐ）の電位は、ｎチャネルトランジスタＴｒを介して接地電位（ＧＮＤ）に低下される。これに伴って、第２ブート期間では、ノードＮＤ３およびＮＤ４の電位が低下するとともに、ノードＮＤ３とＮＤ４との電位差ＶＢがさらに拡大して、図１１に示す電位差Ｖｃになる。なお、このノードＮＤ３およびＮＤ４の電位が低下することにより電位差が拡大する動作は、上記第２実施形態による動作と同様である。上記のようにして、第３実施形態では、初期状態における入力信号Ｖｉｎと参照電位Ｖｒｅｆとの電位差ＶＡは、電位差ＶＡの２０倍程度の電位差ＶＣに拡大される。
【００５６】
第３実施形態では、上記のように、ブート信号発生回路３からのブート信号（ｎ）により、ｎチャネルトランジスタＴｒ１およびＴｒ２のソース／ドレイン領域の電位を上昇させるのに伴って、ｎチャネルトランジスタＴｒ１のゲートに入力される入力電位Ｖｉｎと、ｎチャネルトランジスタＴｒ２のゲートに入力される参照電位Ｖｒｅｆとの電位差を拡大させた後、ブート信号発生回路部１３ａのｎチャネルトランジスタＴｒ１３を介して、ブート信号発生回路部１３ａからｐチャネルトランジスタＴｒ１１およびＴｒ１２のソース／ドレイン領域に入力されるブート信号（ｐ）を接地電位に低下させるのに伴って、電位差の拡大された後の入力電位（Ｖｉｎα）と参照電位（Ｖｒｅｆα）との電位差をさらに拡大させることによって、初期状態においてｎチャネルトランジスタＴｒ１のゲートに入力した入力電位Ｖｉｎと、ｎチャネルトランジスタＴｒ２のゲートに入力した参照電位Ｖｒｅｆとの電位差をより拡大させることができる。これにより、第３実施形態による電位比較回路では、所定の入力電位が参照電位よりも高いか低いかを判定する際の精度をより向上させることができる。
【００５７】
第３実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。
【００５８】
（第４実施形態）
図１２は、本発明の第４実施形態によるＤＲＡＭの構成を示した回路図である。図１３は、図１２に示した第４実施形態によるＤＲＡＭのブート信号発生回路の構成を示した回路図である。この第４実施形態では、本発明による電位比較回路をＤＲＡＭに適用した例について説明する。まず、図１２および図１３を参照して、第４実施形態によるＤＲＡＭの構成について説明する。
【００５９】
この第４実施形態によるＤＲＡＭでは、データの読み出し時に、電位比較回路により、メモリセルのキャパシタに保持されたデータに対応するビット線の電位と、参照電位とを比較して、ビット線の電位が参照電位よりも高いか低いかを判定するように構成されている。具体的には、図１２に示すように、ビット線ＢＬおよび反転ビット線／ＢＬからなるビット線対と、複数のワード線ＷＬとが直交するように設けられている。なお、このビット線ＢＬおよび反転ビット線／ＢＬは、本発明の「データライン」の一例である。また、ワード線ＷＬと、ビット線対ＢＬおよび／ＢＬとが交差する位置には、それぞれ、メモリセル９が設けられている。このメモリセル９は、１つのｎチャネルトランジスタＴｒ１６と、データを保持する１つのキャパシタ１０とからなる。なお、このキャパシタ１０は、本発明の「記憶手段」の一例である。また、メモリセル９のｎチャネルトランジスタＴｒ１６のゲートは、ワード線ＷＬに接続されているとともに、ソース／ドレイン領域の一方は、ビット線ＢＬまたは反転ビット線／ＢＬに接続されている。また、ｎチャネルトランジスタＴｒ１６のソース／ドレイン領域の他方には、キャパシタ１０が接続されている。また、全てのワード線ＷＬは、データの読み出しおよび書き込み時に、所定のワード線ＷＬを選択するためのワード線デコーダ１４に接続されている。
【００６０】
また、ビット線ＢＬに、ｎチャネルトランジスタＴｒ１７のソース／ドレイン領域の一方が接続されている。また、反転ビット線／ＢＬに、ｎチャネルトランジスタＴｒ１８のソース／ドレイン領域の一方が接続されている。また、ｎチャネルトランジスタＴｒ１７のソース／ドレイン領域の他方と、ｎチャネルトランジスタＴｒ１８のソース／ドレイン領域の他方とには、それぞれ、信号ＶＢＬが入力される。また、ｎチャネルトランジスタＴｒ１７およびＴｒ１８のゲートには、それぞれ、プリチャージ信号Ｐｒｉが入力される。また、ビット線ＢＬにｎチャネルトランジスタＴｒ１９のソース／ドレイン領域の一方が接続されるとともに、反転ビット線／ＢＬにｎチャネルトランジスタＴｒ１９のソース／ドレイン領域の他方が接続されている。また、このｎチャネルトランジスタＴｒ１９のゲートには、プリチャージ信号Ｐｒｉが入力される。また、ビット線対ＢＬおよび／ＢＬの端部には、電位比較回路３１が接続されている。この電位比較回路３１のｎチャネルトランジスタＴｒ３のソース／ドレイン領域の一方がビット線ＢＬに接続されているとともに、ｎチャネルトランジスタＴｒ４のソース／ドレイン領域の一方が反転ビット線／ＢＬに接続されている。この電位比較回路３１は、ブート信号発生回路３３の回路構成以外は、図１に示した上記第１実施形態による電位比較回路１と同様に構成されている。
【００６１】
ブート信号発生回路３３は、図１３に示すように、１５個のｎチャネルトランジスタＴｒ２０〜Ｔｒ３４と、５個のｐチャネルトランジスタＴｒ３５〜Ｔｒ３９とによって構成されている。なお、ｎチャネルトランジスタＴｒ２０およびＴｒ２６は、本発明の「第１トランジスタ」の一例であり、ｐチャネルトランジスタＴｒ３９は、本発明の「第２トランジスタ」の一例である。また、ｎチャネルトランジスタＴｒ２１およびＴｒ２７は、本発明の「電圧変化手段」の一例である。また、ｎチャネルトランジスタＴｒ２０は、ｎチャネルトランジスタＴｒ１およびＴｒ２（図１２参照）と同一のしきい値電圧Ｖｔを有している。また、ｎチャネルトランジスタＴｒ２０のゲートには、参照電位Ｖｒｅｆ１が入力される。また、ｎチャネルトランジスタＴｒ２０のソース／ドレイン領域の一方には、Ｖｃｃの電位が供給されるとともに、他方には、ｎチャネルトランジスタＴｒ２１のソース／ドレイン領域の一方が接続されている。また、ｎチャネルトランジスタＴｒ２１のソース／ドレイン領域の他方には、接地電位（ＧＮＤ）が供給される。また、ｎチャネルトランジスタＴｒ２０とｎチャネルトランジスタＴｒ２１との間のノードＮＤ６には、ｎチャネルトランジスタＴｒ２２のゲートが接続されている。ｎチャネルトランジスタＴｒ２２のソース／ドレイン領域の一方には、ｎチャネルトランジスタＴｒ２３のソース／ドレイン領域の一方が接続されている。また、ｎチャネルトランジスタＴｒ２２のソース／ドレイン領域の一方と、ｎチャネルトランジスタＴｒ２３のソース／ドレイン領域の一方とは、共に、ｎチャネルトランジスタＴｒ２４のソース／ドレイン領域の一方に接続されている。このｎチャネルトランジスタＴｒ２４のソース／ドレイン領域の他方には、接地電位（ＧＮＤ）が供給される。また、ｎチャネルトランジスタＴｒ２２のソース／ドレイン領域の他方には、ｐチャネルトランジスタＴｒ３５のソース／ドレイン領域の一方が接続されている。このｐチャネルトランジスタＴｒ３５のソース／ドレイン領域の一方は、ゲートと接続されている。また、ｐチャネルトランジスタＴｒ３５のソース／ドレイン領域の他方には、Ｖｃｃの電位が供給される。
【００６２】
また、ｎチャネルトランジスタＴｒ２３のソース／ドレイン領域の他方は、ｐチャネルトランジスタＴｒ３６のソース／ドレイン領域の一方と接続されている。また、ｐチャネルトランジスタＴｒ３６のソース／ドレイン領域の他方には、Ｖｃｃの電位が供給されるとともに、ｐチャネルトランジスタＴｒ３６のゲートは、ｐチャネルトランジスタＴｒ３５のゲートに接続されている。また、ｎチャネルトランジスタＴｒ２３のゲートは、ブート信号発生回路３３の外部へブート信号を出力する出力線１５と接続されている。これにより、ブート信号は、出力線１５を介して外部へ出力されるとともに、ｎチャネルトランジスタＴｒ２３のゲートに入力されるように構成されている。また、ｎチャネルトランジスタＴｒ２３と、ｐチャネルトランジスタＴｒ３６との間のノードＮＤ７には、ｎチャネルトランジスタＴｒ２５のゲートが接続されている。また、ｎチャネルトランジスタＴｒ２５のソース／ドレイン領域の一方には、Ｖｃｃの電位が供給されるとともに、他方は、出力線１５に接続されている。なお、ｎチャネルトランジスタＴｒ２２〜Ｔｒ２４、ｐチャネルトランジスタＴｒ３５およびＴｒ３６によって、コンパレータ１６が構成されている。このコンパレータ１６は、ｎチャネルトランジスタＴｒ２２のゲートに入力される電位と、ｎチャネルトランジスタＴｒ２３のゲートに入力されるブート信号の電位とを比較して、ｎチャネルトランジスタＴｒ２２のゲートに入力される電位がブート信号の電位よりも高い場合には、Ｈレベルの電位をノードＮＤ７からｎチャネルトランジスタＴｒ２５のゲートに出力する一方、ブート信号の電位がｎチャネルトランジスタＴｒ２２のゲートに入力される電位よりも高い場合には、Ｌレベルの電位をノードＮＤ７からｎチャネルトランジスタＴｒ２５のゲートに出力するように構成されている。
【００６３】
また、ｎチャネルトランジスタＴｒ２６は、ｎチャネルトランジスタＴｒ１およびＴｒ２（図１２参照）と同一のしきい値電圧を有している。また、ｎチャネルトランジスタＴｒ２６のゲートには、参照電位Ｖｒｅｆ１が入力される。また、ｎチャネルトランジスタＴｒ２６とｎチャネルトランジスタＴｒ２７との間のノードＮＤ８には、ｎチャネルトランジスタＴｒ２８のゲートが接続されている。また、ｎチャネルトランジスタＴｒ２８のソース／ドレイン領域の一方には、ｐチャネルトランジスタＴｒ３７のソース／ドレイン領域の一方が接続されている。このｐチャネルトランジスタＴｒ３７のゲートは、ｐチャネルトランジスタＴｒ３８のゲートと接続されている。また、ｐチャネルトランジスタＴｒ３８のゲートは、ソース／ドレイン領域の一方と接続されているとともに、このソース／ドレイン領域の一方は、ｎチャネルトランジスタＴｒ２９のソース／ドレイン領域の一方と接続されている。
【００６４】
また、ｎチャネルトランジスタＴｒ２９のゲートは、出力線１５と接続されている。これにより、ブート信号は、出力線１５を介して外部へ出力されるとともに、ｎチャネルトランジスタＴｒ２９のゲートに入力されるように構成されている。また、ｎチャネルトランジスタＴｒ２８と、ｐチャネルトランジスタＴｒ３７との間のノードＮＤ９には、ｎチャネルトランジスタＴｒ３１のゲートが接続されている。また、ｎチャネルトランジスタＴｒ３１のソース／ドレイン領域の一方は、出力線１５に接続されているとともに、他方は、ｎチャネルトランジスタＴｒ３２のソース／ドレイン領域の一方に接続されている。なお、ｎチャネルトランジスタＴｒ２８〜Ｔｒ３０と、ｐチャネルトランジスタＴｒ３７およびＴｒ３８によって、コンパレータ１７が構成されている。このコンパレータ１７は、ｎチャネルトランジスタＴｒ２８のゲートに入力される電位と、ｎチャネルトランジスタＴｒ２９のゲートに入力されるブート信号の電位とを比較して、ｎチャネルトランジスタＴｒ２８のゲートに入力される電位がブート信号の電位よりも高い場合には、Ｌレベルの電位をノードＮＤ９からｎチャネルトランジスタＴｒ３１のゲートに出力する。一方、ブート信号の電位がｎチャネルトランジスタＴｒ２８のゲートに入力される電位よりも高い場合には、Ｈレベルの電位をノードＮＤ９からｎチャネルトランジスタＴｒ３１のゲートに出力するように構成されている。なお、ｎチャネルトランジスタＴｒ２６〜Ｔｒ３０、ｐチャネルトランジスタＴｒ３７およびＴｒ３８の上記以外の構成は、それぞれ、上記したｎチャネルトランジスタＴｒ２０〜Ｔｒ２４、ｐチャネルトランジスタＴｒ３５およびＴｒ３６の構成と同様である。
【００６５】
また、ｎチャネルトランジスタＴｒ３２のソース／ドレイン領域の他方には、接地電位（ＧＮＤ）が供給される。また、ｎチャネルトランジスタＴｒ３２のゲートと、ｐチャネルトランジスタＴｒ３９のゲートとには、ブートクロック信号Ｂｃｌｋが入力される。また、ｐチャネルトランジスタＴｒ３９のソース／ドレイン領域の一方には、Ｖｃｃの電位が供給されるとともに、他方は、出力線１５に接続されている。また、ｎチャネルトランジスタＴｒ３３のゲートとソース／ドレイン領域の一方とには、Ｖｃｃの電位が供給されるとともに、ソース／ドレイン領域の他方は、ｎチャネルトランジスタＴｒ３４のゲートとソース／ドレイン領域の一方とに接続されている。また、ｎチャネルトランジスタＴｒ３４のソース／ドレイン領域の他方には、接地電位（ＧＮＤ）が供給される。また、ｎチャネルトランジスタＴｒ３３とｎチャネルトランジスタＴｒ３４との間のノードＮＤ１０には、ｎチャネルトランジスタＴｒ２１、Ｔｒ２４、Ｔｒ２７およびＴｒ３０のゲートがそれぞれ接続されている。
【００６６】
図１４および図１５は、本発明の第４実施形態によるＤＲＡＭの動作を説明するための電圧波形図である。次に、図１２〜図１５を参照して、第４実施形態によるＤＲＡＭの動作について説明する。
【００６７】
この第４実施形態によるＤＲＡＭでは、データの読み出し時の初期状態において、Ｈレベルのブートクロック信号ＢｃｌｋがｎチャネルトランジスタＴｒ３２およびｐチャネルトランジスタＴｒ３９のゲートにそれぞれ入力されている。これにより、ｎチャネルトランジスタＴｒ３２がオン状態になっているとともに、ｐチャネルトランジスタＴｒ３９がオフ状態になっている。また、初期状態において、ブート信号発生回路３３のｎチャネルトランジスタＴｒ２０（図１３参照）のゲートに参照電位Ｖｒｅｆ１（ＶＢＬ≒１／２Ｖｃｃ）が入力されている。これにより、ｎチャネルトランジスタＴｒ２０は、オン状態になっている。また、ｎチャネルトランジスタＴｒ２１のゲートには、ｎチャネルトランジスタＴｒ３３の抵抗と、ｎチャネルトランジスタＴｒ３４の抵抗とにより決定されるＶｃｃの電位と接地電位（ＧＮＤ）との中間電位がノードＮＤ１０から入力される。これにより、ｎチャネルトランジスタＴｒ２１は、弱くオン状態になっている。このため、ｎチャネルトランジスタＴｒ２０とｎチャネルトランジスタＴｒ２１との間のノードＮＤ６の電位は、参照電位Ｖｒｅｆ１（ＶＢＬ）からｎチャネルトランジスタＴｒ２０のしきい値電圧Ｖｔ分低下されるとともに、さらに、ｎチャネルトランジスタＴｒ２１により所定の電圧Ｖα１分低下された電位になる。これにより、ノードＮＤ６からｎチャネルトランジスタＴｒ２２のゲートに入力される電位は、Ｖｒｅｆ１−Ｖｔ−Ｖα１（ＶＢＬ−Ｖｔ−Ｖα１）になる。
【００６８】
そして、ｎチャネルトランジスタＴｒ２２のゲートに入力される電位（ＶＢＬ−Ｖｔ−Ｖα１）と、ｎチャネルトランジスタＴｒ２３のゲートに入力されるブート信号の電位とがコンパレータ１６により比較される。なお、この際、コンパレータ１６のｎチャネルトランジスタＴｒ２４のゲートに、ノードＮＤ１０からＶｃｃと接地電位（ＧＮＤ）との中間電位が入力されることにより、ｎチャネルトランジスタＴｒ２４はオン状態になっている。そして、ｎチャネルトランジスタＴｒ２２のゲートに入力される電位（ＶＢＬ−Ｖｔ−Ｖα１）が、ｎチャネルトランジスタＴｒ２３のゲートに入力されるブート信号の電位よりも高い場合は、ｎチャネルトランジスタＴｒ２３がオフ方向へ動作し、ｎチャネルトランジスタＴｒ２２が強くオン状態になることにより、オン状態のｎチャネルトランジスタＴｒ２４およびＴｒ２２を介して低いレベルの電位がｐチャネルトランジスタＴｒ３５およびＴｒ３６のゲートに入力される。これにより、ｐチャネルトランジスタＴｒ３６が強くオン状態になるとともに、ｎチャネルトランジスタＴｒ２３がオフ方向へ動作するので、ｐチャネルトランジスタＴｒ３６を介して高いレベルの電位がノードＮＤ７からｎチャネルトランジスタＴｒ２５のゲートに入力される。この場合には、ｎチャネルトランジスタＴｒ２５は、オン状態になる。一方、ｎチャネルトランジスタＴｒ２３のゲートに入力されるブート信号の電位が、ｎチャネルトランジスタＴｒ２２のゲートに入力される電位（ＶＢＬ−Ｖｔ−Ｖα１）よりも高い場合は、ｎチャネルトランジスタＴｒ２３がオン状態になるとともに、ｐチャネルトランジスタＴｒ３６は強いオン状態にならないので、オン状態のｎチャネルトランジスタＴｒ２４およびＴｒ２３を介して低いレベルの電位がノードＮＤ７からｎチャネルトランジスタＴｒ２５のゲートに入力される。この場合には、ｎチャネルトランジスタＴｒ２５はオフ状態になる。
【００６９】
また、初期状態において、ｎチャネルトランジスタＴｒ２６のゲートに参照電位Ｖｒｅｆ１（ＶＢＬ）が入力されている。これにより、ｎチャネルトランジスタＴｒ２６は、オン状態になっている。また、ｎチャネルトランジスタＴｒ２７のゲートには、Ｖｃｃと接地電位（ＧＮＤ）との中間電位がノードＮＤ１０から入力される。これにより、ｎチャネルトランジスタＴｒ２７は、弱くオン状態になっている。このため、ｎチャネルトランジスタＴｒ２６とｎチャネルトランジスタＴｒ２７との間のノードＮＤ８の電位は、参照電位Ｖｒｅｆ１（ＶＢＬ）からｎチャネルトランジスタＴｒ２６のしきい値電圧Ｖｔ分低下されるとともに、さらに、ｎチャネルトランジスタＴｒ２７により所定の電圧Ｖα２分低下された電位になる。これにより、ノードＮＤ８からｎチャネルトランジスタＴｒ２８のゲートに入力される電位は、Ｖｒｅｆ１−Ｖｔ−Ｖα２（ＶＢＬ−Ｖｔ−Ｖα２）になる。なお、ｎチャネルトランジスタＴｒ２７では、ｎチャネルトランジスタＴｒ２１よりもゲート長に対するゲート幅の比（ＧＷ／ＧＬ）を小さくすることにより、ｎチャネルトランジスタＴｒ２７により低下される電圧Ｖα２は、ｎチャネルトランジスタＴｒ２１により低下される電圧Ｖα１に比べて小さくしている。これにより、ｎチャネルトランジスタＴｒ２８のゲートに入力される電位Ｖｒｅｆ１−Ｖｔ−Ｖα２（ＶＢＬ−Ｖｔ−Ｖα２）は、ｎチャネルトランジスタＴｒ２２のゲートに入力される電位Ｖｒｅｆ１−Ｖｔ−Ｖα１（ＶＢＬ−Ｖｔ−Ｖα１）よりも高くなる。
【００７０】
そして、ｎチャネルトランジスタＴｒ２８のゲートに入力される電位（１／２Ｖｃｃ−Ｖｔ−Ｖα２）と、ｎチャネルトランジスタＴｒ２９のゲートに入力されるブート信号の電位とがコンパレータ１７により比較される。この際のコンパレータ１７の動作は、上記したコンパレータ１６の動作と同様である。そして、ｎチャネルトランジスタＴｒ２８のゲートに入力される電位（１／２Ｖｃｃ−Ｖｔ−Ｖα２）が、ｎチャネルトランジスタＴｒ２９のゲートに入力されるブート信号の電位よりも高い場合は、低いレベルの電位がノードＮＤ９からｎチャネルトランジスタＴｒ３１のゲートに入力される。この場合には、ｎチャネルトランジスタＴｒ３１は、オフ状態になる。一方、ｎチャネルトランジスタＴｒ２９のゲートに入力されるブート信号の電位が、ｎチャネルトランジスタＴｒ２８のゲートに入力される電位（１／２Ｖｃｃ−Ｖｔ−Ｖα２）よりも高い場合は、高いレベルの電位がノードＮＤ９からｎチャネルトランジスタＴｒ３１のゲートに入力される。この場合には、ｎチャネルトランジスタＴｒ３１はオン状態になる。
【００７１】
したがって、初期状態において、ブート信号の電位が、ｎチャネルトランジスタＴｒ２２のゲートに入力される電位（１／２Ｖｃｃ−Ｖｔ−Ｖα１）、および、ｎチャネルトランジスタＴｒ２８のゲートに入力される電位（１／２Ｖｃｃ−Ｖｔ−Ｖα２）よりも大きい場合は、ｎチャネルトランジスタＴｒ２５がオフ状態になるとともに、ｎチャネルトランジスタＴｒ３１がオン状態になる。この場合には、オン状態のｎチャネルトランジスタＴｒ３２およびＴｒ３１を介して出力線１５に接地電位（ＧＮＤ）が供給され始めるので、ブート信号の電位（出力線１５の電位）は低下される。また、ブート信号の電位が、ｎチャネルトランジスタＴｒ２２のゲートに入力される電位（１／２Ｖｃｃ−Ｖｔ−Ｖα１）よりも大きく、かつ、ｎチャネルトランジスタＴｒ２８のゲートに入力される電位（１／２Ｖｃｃ−Ｖｔ−Ｖα２）よりも小さい場合は、ｎチャネルトランジスタＴｒ２５およびＴｒ３１が共にオフ状態になる。この場合には、出力線１５は、そのときのブート信号の電位を保持しながらフローティング状態になる。また、ブート信号の電位が、ｎチャネルトランジスタＴｒ２２のゲートに入力される電位（１／２Ｖｃｃ−Ｖｔ−Ｖα１）、および、ｎチャネルトランジスタＴｒ２８のゲートに入力される電位（１／２Ｖｃｃ−Ｖｔ−Ｖα２）よりも小さい場合は、ｎチャネルトランジスタＴｒ２５がオン状態になるとともに、ｎチャネルトランジスタＴｒ３１がオフ状態になる。この場合には、オン状態のｎチャネルトランジスタＴｒ２５を介して出力線１５にＶｃｃの電位が供給され始めるので、ブート信号の電位（出力線１５の電位）は上昇される。上記のようにして、初期状態では、ブート信号の電位が、ｎチャネルトランジスタＴｒ２２のゲートに入力される電位（１／２Ｖｃｃ−Ｖｔ−Ｖα１）と、ｎチャネルトランジスタＴｒ２８のゲートに入力される電位（１／２Ｖｃｃ−Ｖｔ−Ｖα２）との間の電位になるように制御される。
【００７２】
また、初期状態において、図１２に示すように、Ｈレベルのプリチャージ信号ＰｒｉがｎチャネルトランジスタＴｒ１７およびＴｒ１８のゲートに入力されている。これにより、ｎチャネルトランジスタＴｒ１７およびＴｒ１８がオン状態になるので、ｎチャネルトランジスタＴｒ１７およびＴｒ１８を介して１／２Ｖｃｃの電位の信号ＶＢＬがビット線ＢＬおよび反転ビット線／ＢＬにそれぞれ供給される。このため、ビット線ＢＬおよび反転ビット線／ＢＬは、１／２Ｖｃｃの電位にプリチャージされている。その後、プリチャージ信号ＰｒｉがＬレベルになることによりｎチャネルトランジスタＴｒ１７およびＴｒ１８がオフすることによって、ビット線ＢＬおよび反転ビット線／ＢＬは１／２Ｖｃｃの電位でフローティング状態となる。そして、データを読み出す所定のメモリセル９に繋がるワード線ＷＬがワード線デコーダ１４により選択される。たとえば、図１２中のメモリセル９ａに繋がるワード線ＷＬｎがワード線デコーダ１４により選択されるとする。この場合、選択されたワード線ＷＬｎの電位が立ち上がる。これにより、ワード線ＷＬｎに繋がるｎチャネルトランジスタＴｒ１６がオン状態になるので、メモリセル９ａのキャパシタ１０に保持されていたデータに対応する電位がｎチャネルトランジスタＴｒ１６を介してビット線ＢＬに現れる。メモリセル９ａのキャパシタ１０にデータ「Ｈ」が保持されていた場合、データ「Ｈ」に相当する電位αの分、ビット線ＢＬの電位が上昇される。これにより、ビット線ＢＬは、１／２Ｖｃｃ＋αの電位となる。なお、この電位αは、リークなどにより約４０ｍＶ以下の小さい電位となる場合もある。このとき、反転ビット線／ＢＬは、１／２Ｖｃｃの電位に保持されている。
【００７３】
また、この際、Ｈレベルのクロック信号ΦがｎチャネルトランジスタＴｒ３およびＴｒ４のゲートにそれぞれ入力されているので、ｎチャネルトランジスタＴｒ３およびＴｒ４は、共に、オン状態になっている。このため、ビット線ＢＬの電位（１／２Ｖｃｃ＋α）が入力電位Ｖｉｎとして、ｎチャネルトランジスタＴｒ３を介して電位比較回路３１のセンスアンプ２側に入力される。また、反転ビット線／ＢＬの電位（１／２Ｖｃｃ）が参照電位Ｖｒｅｆ１として、ｎチャネルトランジスタＴｒ４を介して電位比較回路３１のセンスアンプ２側に入力される。その後、クロック信号ΦがＬレベルになり、ビット線ＢＬとノードＮＤ３とが分離されるとともに、反転ビット線／ＢＬとノードＮＤ４とが分離される。
【００７４】
次に、ブート期間において、ブートクロック信号ＢｃｌｋをＬレベルに低下させる。これに伴って、ｐチャネルトランジスタＴｒ３９がオン状態に変化するので、ｐチャネルトランジスタＴｒ３９を介して電流が流れる。これにより、ブート信号発生回路３３から出力線１５を介して出力されるブート信号の電位は、初期状態の電位（１／２Ｖｃｃ−Ｖｔ−Ｖα１）と、電位（１／２Ｖｃｃ−Ｖｔ−Ｖα２）との間の電位から徐々に上昇する。このため、ブート信号が入力されるキャパシタとして機能するｎチャネルトランジスタＴｒ１およびＴｒ２（図１２参照）のソース／ドレイン領域の電位も、それぞれ、初期状態の電位（１／２Ｖｃｃ−Ｖｔ−Ｖα１）と、電位（１／２Ｖｃｃ−Ｖｔ−Ｖα２）との間の電位から徐々に上昇する。この後、電位比較回路３１により、ビット線ＢＬの電位（Ｖｉｎ：１／２Ｖｃｃ＋α）と、反転ビット線／ＢＬの電位（Ｖｒｅｆ１：１／２Ｖｃｃ）との電位差が拡大される。そして、センスアンプ２により、電位差が拡大された後のビット線ＢＬの電位（Ｖｉｎα）と、反転ビット線／ＢＬの電位（Ｖｒｅｆ１α）とが比較されることにより、ビット線ＢＬの電位（Ｖｉｎα）と反転ビット線／ＢＬの電位（Ｖｒｅｆ１α）との電位差がさらに拡大（増幅）されるとともに、ビット線ＢＬの電位（Ｖｉｎ）が反転ビット線／ＢＬの電位（Ｖｒｅｆ１）よりも高いか低いかが判定される。この際の電位比較回路３１の動作は、図１に示した上記第１実施形態による電位比較回路１の動作と同様である。そして、ビット線ＢＬの電位（Ｖｉｎ）が反転ビット線／ＢＬの電位（Ｖｒｅｆ１）よりも高い場合は、図１４に示すように、ビット線ＢＬの電位（Ｖｉｎ）がＶｃｃの電位に上昇されるとともに、反転ビット線／ＢＬの電位（Ｖｒｅｆ１）が接地電位（ＧＮＤ）に低下される。一方、ビット線ＢＬの電位（Ｖｉｎ）が反転ビット線／ＢＬの電位（Ｖｒｅｆ１）よりも低い場合は、図１５に示すように、ビット線ＢＬの電位（Ｖｉｎ）が接地電位（ＧＮＤ）に低下されるとともに、反転ビット線／ＢＬの電位（Ｖｒｅｆ１）がＶｃｃの電位に上昇される。
【００７５】
そして、第４実施形態によるＤＲＡＭでは、上記のデータの読み出し動作の後、クロック信号Φの電位がＨレベルになり、データが読み出されたメモリセル９ａ（図１２参照）にデータの再書き込みが行われる。すなわち、センス後、ｎチャネルトランジスタＴｒ３およびＴｒ４のゲートに入力されるクロック信号ΦがＨレベルに上昇することにより、ｎチャネルトランジスタＴｒ３およびＴｒ４がオン状態になる。これにより、ビット線ＢＬに読み出されたメモリセル９ａのデータに対応する電位（Ｖｉｎ）が反転ビット線／ＢＬの電位（Ｖｒｅｆ１）よりも高かった場合（データ「Ｈ」の場合）は、ｎチャネルトランジスタＴｒ３を介してセンスアンプ２によりＶｃｃに上昇された電位がビット線ＢＬに伝達されるとともに、ｎチャネルトランジスタＴｒ４を介してセンスアンプ２により接地電位（ＧＮＤ）に低下された電位が反転ビット線／ＢＬに伝達される。これにより、選択されたワード線ＷＬｎに繋がるオン状態のｎチャネルトランジスタＴｒ１６を介して、ビット線の電位（Ｖｃｃ）がメモリセル９ａのキャパシタ１０に伝達されることにより、データ「Ｈ」の再書き込みが行われる。一方、ビット線ＢＬに読み出されたメモリセル９ａのデータに対応する電位（Ｖｉｎ）が反転ビット線／ＢＬの電位（Ｖｒｅｆ１）よりも低かった場合（データ「Ｌ」の場合）は、ｎチャネルトランジスタＴｒ３を介してセンスアンプ２により接地電位（ＧＮＤ）に低下された電位がビット線ＢＬに伝達されるとともに、ｎチャネルトランジスタＴｒ４を介してセンスアンプ２によりＶｃｃに上昇された電位が反転ビット線／ＢＬに伝達される。これにより、選択されたワード線ＷＬｎに繋がるオン状態のｎチャネルトランジスタＴｒ１６を介して、ビット線ＢＬの電位（接地電位（ＧＮＤ））がメモリセル９ａのキャパシタ１０に伝達されることにより、データ「Ｌ」の再書き込みが行われる。
【００７６】
第４実施形態では、上記のように、ＤＲＡＭにおけるデータの読み出し時において、ビット線ＢＬを介してｎチャネルトランジスタＴｒ１のゲートにメモリセル９のキャパシタ１０に保持されたデータに応じた入力電位Ｖｉｎを入力するとともに、反転ビット線／ＢＬを介してｎチャネルトランジスタＴｒ２のゲートに参照電位Ｖｒｅｆ１を入力する。そして、キャパシタとして機能するｎチャネルトランジスタＴｒ１の一対のソース／ドレイン領域の電位と、キャパシタとして機能するｎチャネルトランジスタＴｒ２の一対のソース／ドレイン領域の電位とを電位Ｖｒｅｆ１−Ｖｔ−Ｖα１と電位Ｖｒｅｆ１−Ｖｔ−Ｖα２との間の所定の電位からＶｃｃへ上昇させることにより、ｎチャネルトランジスタＴｒ１のゲートに入力されるメモリセル９のキャパシタ１０の保持するデータに応じた入力電位Ｖｉｎと、ｎチャネルトランジスタＴｒ２のゲートに入力される参照電位Ｖｒｅｆ１との電位差を拡大させる。その後、メモリセル９のキャパシタ１０の保持するデータに応じた入力電位Ｖｉｎから上昇した電位Ｖｉｎαと、参照電位Ｖｒｅｆ１から上昇した電位Ｖｒｅｆ１αとをセンスアンプ２により比較することにより、入力電位Ｖｉｎが参照電位Ｖｒｅｆよりも大きいか小さいかを判定する。これにより、電位差を拡大することなく、センスアンプ２により入力電位Ｖｉｎと参照電位Ｖｒｅｆとを比較する場合に比べて、センスアンプ２により入力電位Ｖｉｎが参照電位Ｖｒｅｆよりも高いか低いかをより確実に判定することができる。これにより、メモリセル９のキャパシタ１０の保持するデータに応じた入力電位Ｖｉｎが参照電位Ｖｒｅｆよりも高いか低いかを判定する際の精度を向上させることができる。また、ｎチャネルトランジスタＴｒ１のゲートに入力されるメモリセル９のキャパシタ１０の保持するデータに応じた入力電位Ｖｉｎと、ｎチャネルトランジスタＴｒ２のゲートに入力される参照電位Ｖｒｅｆとの電位差がセンスアンプ２の感度よりも小さい場合にも、センスアンプ２には、電位差の拡大された後の入力電位Ｖｉｎαと参照電位Ｖｒｅｆαとが入力されるので、容易に、センスアンプ２により、メモリセル９のキャパシタ１０の保持するデータに応じた入力電位Ｖｉｎが参照電位Ｖｒｅｆよりも高いか低いかを判定することができる。
【００７７】
第４実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。
【００７８】
（第５実施形態）
図１６は、本発明の第５実施形態による１Ｔ１Ｃ型の強誘電体メモリの構成を示した回路図である。図１７は、図１６に示した第５実施形態による１Ｔ１Ｃ型の強誘電体メモリのブート信号発生回路の構成を示した回路図である。この第５実施形態では、本発明による電位比較回路を１Ｔ１Ｃ型の強誘電体メモリに適用した例について説明する。まず、図１６および図１７を参照して、第５実施形態による１Ｔ１Ｃ型の強誘電体メモリの構成について説明する。
【００７９】
この第５実施形態による１Ｔ１Ｃ型の強誘電体メモリでは、データの読み出し時に、電位比較回路により、メモリセルの強誘電体キャパシタに保持されたデータに対応するビット線の電位と、参照電位とを比較して、ビット線の電位が参照電位よりも高いか低いかを判定するように構成されている。具体的には、この第５実施形態による１Ｔ１Ｃ型の強誘電体メモリは、図１６に示すように、メモリセル２４と、基準電圧発生回路２５と、電位比較回路４１とを備えている。メモリセル２４は、ビット線ＢＬ０およびＢＬ１からなるビット線対ＢＬ０／ＢＬ１に沿って複数設けられている。なお、このビット線ＢＬ０およびＢＬ１は、本発明の「データライン」の一例である。また、ビット線対ＢＬ０／ＢＬ１と直交する方向に延びるように、複数のワード線ＷＬ０〜ＷＬ３と、複数のプレート線ＰＬ０およびＰＬ１とが設けられている。なお、プレート線ＰＬ０およびＰＬ１は、本発明の「駆動ライン」の一例である。また、各メモリセル２４は、それぞれ、データを保持する１つの強誘電体キャパシタＣＦ０〜ＣＦ３と、１つのｎチャネルトランジスタＴｒ４０〜Ｔｒ４３とからなる。なお、強誘電体キャパシタＣＦ０〜ＣＦ３は、本発明の「記憶手段」の一例である。また、強誘電体キャパシタＣＦ０〜ＣＦ３は、それぞれ、一方電極と、他方電極と、一方電極と他方電極との間に挟まれる強誘電体膜とにより構成される。強誘電体キャパシタＣＦ０（ＣＦ２）の一方電極は、プレート線ＰＬ０（ＰＬ１）に接続されるとともに、他方電極は、ｎチャネルトランジスタＴｒ４０（Ｔｒ４２）のソース／ドレイン領域の一方に接続されている。また、ｎチャネルトランジスタＴｒ４０（Ｔｒ４２）のソース／ドレイン領域の他方は、ビット線ＢＬ０に接続されている。また、ｎチャネルトランジスタＴｒ４０（Ｔｒ４２）のゲートは、ワード線ＷＬ０（ＷＬ２）に接続されている。また、強誘電体キャパシタＣＦ１（ＣＦ３）の一方電極は、プレート線ＰＬ０（ＰＬ１）に接続されるとともに、他方電極は、ｎチャネルトランジスタＴｒ４１（Ｔｒ４３）のソース／ドレイン領域の一方に接続されている。また、ｎチャネルトランジスタＴｒ４１（Ｔｒ４３）のソース／ドレイン領域の他方は、ビット線ＢＬ１に接続されている。また、ｎチャネルトランジスタＴｒ４１（Ｔｒ４３）のゲートは、ワード線ＷＬ１（ＷＬ３）に接続されている。
【００８０】
また、基準電圧発生回路２５は、各ビット線対ＢＬ０／ＢＬ１毎に設けられている。この基準電圧発生回路２５は、データの判別時の基準電圧として、参照電位Ｖｒｅｆ２をビット線ＢＬ０またはＢＬ１を介して電位比較回路４１に供給するために設けられている。また、基準電圧発生回路２５は、３つのｎチャネルトランジスタＴｒ４４〜Ｔｒ４６と、１つのキャパシタ２６とからなる。ｎチャネルトランジスタＴｒ４４のソース／ドレイン領域の一方は、ｎチャネルトランジスタＴｒ４５のソース／ドレイン領域の一方と接続されている。また、ｎチャネルトランジスタＴｒ４４のソース／ドレイン領域の他方は、ビット線ＢＬ０に接続されるとともに、ｎチャネルトランジスタＴｒ４５のソース／ドレイン領域の他方は、ビット線ＢＬ１に接続されている。また、ｎチャネルトランジスタＴｒ４４およびＴｒ４５のゲートには、それぞれ、ｎチャネルトランジスタＴｒ４４およびＴｒ４５のオン／オフを制御するための制御信号ＤＭＰ０およびＤＭＰＥが入力されている。また、ｎチャネルトランジスタＴｒ４４のソース／ドレイン領域の一方と、ｎチャネルトランジスタＴｒ４５のソース／ドレイン領域の一方との間のノードＮＤ１１には、ｎチャネルトランジスタＴｒ４６のソース／ドレイン領域の一方が接続されている。このｎチャネルトランジスタＴｒ４６のソース／ドレイン領域の他方には、参照電位Ｖｒｅｆ２が供給される。また、ｎチャネルトランジスタＴｒ４６のゲートには、ｎチャネルトランジスタＴｒ４６のオン／オフを制御するための制御信号ＤＭＰＲＳが入力される。また、キャパシタ２６の一方電極は、ｎチャネルトランジスタＴｒ４４のソース／ドレイン領域の一方と、ｎチャネルトランジスタＴｒ４５のソース／ドレイン領域の一方との間のノードＮＤ１２に接続されている。また、キャパシタ２６の他方電極は、接地されている。
【００８１】
また、電位比較回路４１は、ビット線対ＢＬ０／ＢＬ１毎に設けられている。この電位比較回路４１は、ｎチャネルトランジスタＴｒ５１およびＴｒ５２がデプレッション型であることと、ブート信号発生回路４３の回路構成以外は、図１２に示した上記第４実施形態による電位比較回路３１と同様の構成を有している。また、電位比較回路４１のブート信号発生回路４３は、図１７に示すように、図１３に示した上記第４実施形態によるブート信号発生回路３３のエンハンスメント型のｎチャネルトランジスタＴｒ２０、Ｔｒ２６およびＴｒ３３を、それぞれ、デプレッション型のｎチャネルトランジスタＴｒ４７、Ｔｒ４８およびＴｒ４９で置き換えている。また、ｎチャネルトランジスタＴｒ４７のゲートと、ｎチャネルトランジスタＴｒ４８のゲートには、参照電位Ｖｒｅｆ２が入力されている。また、ｎチャネルトランジスタＴｒ４９およびＴｒ３４のゲートは、共に、ｎチャネルトランジスタＴｒ４９のソース／ドレイン領域の一方と、ｎチャネルトランジスタＴｒ３４のソース／ドレイン領域の一方との間のノードＮＤ１０に接続されている。第５実施形態によるブート信号発生回路４３の上記以外の構成は、図１３に示した上記第４実施形態によるブート信号発生回路３３の構成と同様である。
【００８２】
図１８は、本発明の第５実施形態による１Ｔ１Ｃ型の強誘電体メモリの動作を説明するための電圧波形図である。図１９は、本発明の第５実施形態による１Ｔ１Ｃ型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。次に、図１６〜図１９を参照して、本発明の第５実施形態による強誘電体メモリの動作について説明する。
【００８３】
まず、データの読み出し時の初期状態において、図１３に示した上記第４実施形態によるブート信号発生回路３３と同様の動作により、第５実施形態によるブート信号発生回路４３（図１７参照）から、ｎチャネルトランジスタＴｒ２２のゲートに入力されるノードＮＤ６の電位（Ｖｒｅｆ２−Ｖｔ−Ｖα１）と、ｎチャネルトランジスタＴｒ２８のゲートに入力されるノードＮＤ８の電位（Ｖｒｅｆ２−Ｖｔ−Ｖα２）との間の電位に制御されたブート信号が出力される。また、初期状態において、図１８に示すように、ワード線ＷＬ１、プレート線ＰＬ０、ビット線ＢＬ０およびＢＬ１の電位は、接地電位（ＧＮＤ）に保持されている。また、制御信号ＤＭＰＲＳ、制御信号ＤＭＰ０、制御信号ＤＭＰＥ、センスアンプ活性化信号ＳＡＰの電位も接地電位（ＧＮＤ）に保持されている。また、センスアンプ活性化信号ＳＡＮの電位は、Ｖｃｃに保持されている。この状態で、ワード線ＷＬ１を接地電位（ＧＮＤ）からＶｃｃの電位に立ち上げる。これにより、ワード線ＷＬ１に繋がるｎチャネルトランジスタＴｒ４１がオン状態になる。また、制御信号ＤＭＰＲＳを接地電位（ＧＮＤ）からＶｃｃの電位に立ち上げる。これにより、基準電圧発生回路２５のｎチャネルトランジスタＴｒ４６がオン状態になる。このため、オン状態のｎチャネルトランジスタＴｒ４６を介して参照電位Ｖｒｅｆ２が供給されることにより、ノードＮＤ１１およびＮＤ１２の電位が参照電位Ｖｒｅｆ２になるとともに、キャパシタ２６に参照電位Ｖｒｅｆ２が充電される。
【００８４】
次に、図１８に示した期間Ｔ１において、プレート線ＰＬ０を介して強誘電体キャパシタＣＦ１にＶｃｃの電位まで立ち上げる電圧パルスを印加する。具体的には、プレート線ＰＬ０を接地電位（ＧＮＤ）からＶｃｃの電位に立ち上げる。これにより、プレート線ＰＬ０を介して強誘電体キャパシタＣＦ１にＶｃｃの電圧が印加される。このため、強誘電体キャパシタＣＦ１に保持されているデータに応じた電位がビット線ＢＬ１に発生する。この際、強誘電体キャパシタＣＦ１がデータ「０」を保持している場合は、図１９に示すように、強誘電体キャパシタＣＦ１の分極状態がヒステリシス曲線に沿って「０」からＡ点へ移動する。これにより、強誘電体キャパシタＣＦ１に繋がるビット線ＢＬ１の総電荷量が図１９中のＱ０ｕｐの電荷分増加する。このため、ビット線ＢＬ１の電位は、Ｑ０ｕｐの電荷に相当する分上昇する。一方、強誘電体キャパシタＣＦ１がデータ「１」を保持している場合は、強誘電体キャパシタＣＦ１の分極状態がヒステリシス曲線に沿って「１」からＡ点へ移動する。これにより、強誘電体キャパシタＣＦ１に繋がるビット線ＢＬ１の総電荷量が図１９中のＱ１ｕｐの電荷分増加する。このため、ビット線ＢＬ１の電位は、Ｑ１ｕｐの電荷に相当する分上昇する。なお、図１９のヒステリシス図から判るように、強誘電体キャパシタＣＦ１がデータ「１」を保持していた場合のビット線ＢＬ１の総電荷量の増加分Ｑ１ｕｐは、強誘電体キャパシタＣＦ１がデータ「０」を保持していた場合のビット線ＢＬ１の総電荷量の増加分Ｑ０ｕｐよりも大きくなる。これにより、強誘電体キャパシタＣＦ１がデータ「１」を保持していた場合のビット線ＢＬ１の電位は、強誘電体キャパシタＣＦ１がデータ「０」を保持していた場合のビット線ＢＬ１の電位よりも高くなる。
【００８５】
次に、制御信号ＤＭＰＥを接地電位（ＧＮＤ）からＶｃｃの電位へ立ち上げる。これにより、基準電圧発生回路２５のｎチャネルトランジスタＴｒ４４がオン状態になる。このため、参照電位Ｖｒｅｆ２がオン状態のｎチャネルトランジスタＴｒ４４を介してビット線ＢＬ０に供給される。これにより、ビット線ＢＬ０の電位は、参照電位Ｖｒｅｆ２になる。次に、図１８に示した期間Ｔ２において、制御信号ＤＭＰＲＳをＶｃｃの電位から接地電位（ＧＮＤ）に立ち下げる。これにより、基準電圧発生回路２５のｎチャネルトランジスタＴｒ４６は、オフ状態になる。また、制御信号ＤＭＰＥをＶｃｃの電位から接地電位（ＧＮＤ）へ立ち下げる。これにより、基準電圧発生回路２５のｎチャネルトランジスタＴｒ４４は、オフ状態になる。このため、ビット線ＢＬ０は、参照電位Ｖｒｅｆ２を保持しながら、フローティング状態になる。
【００８６】
また、この際、Ｈレベルのクロック信号ΦがｎチャネルトランジスタＴｒ３およびＴｒ４のゲートにそれぞれ入力されているため、ｎチャネルトランジスタＴｒ３およびＴｒ４は、共に、オン状態になっている。このため、ビット線ＢＬ１の電位が入力電位Ｖｉｎとして、ｎチャネルトランジスタＴｒ３を介して電位比較回路４１のセンスアンプ２側に入力される。また、ビット線ＢＬ０の電位（参照電位Ｖｒｅｆ２）が、ｎチャネルトランジスタＴｒ４を介して電位比較回路４１のセンスアンプ２側に入力される。
【００８７】
次に、ブート期間において、ブートクロック信号ＢｃｌｋをＬレベルに低下させる。これに伴って、ブート信号発生回路４３（図１７参照）のｐチャネルトランジスタＴｒ３９がオン状態に変化するので、ｐチャネルトランジスタＴｒ３９を介して電流が流れる。これにより、ブート信号発生回路４３から出力線１５を介して出力されるブート信号の電位は、初期状態の電位（Ｖｒｅｆ２−Ｖｔ−Ｖα１）と、電位（Ｖｒｅｆ２−Ｖｔ−Ｖα２）との間の電位から徐々に上昇する。このため、ブート信号が入力されるキャパシタとして機能するｎチャネルトランジスタＴｒ５１およびＴｒ５２（図１６参照）のソース／ドレイン領域の電位も、それぞれ、初期状態の電位（Ｖｒｅｆ２−Ｖｔ−Ｖα１）と、電位（Ｖｒｅｆ２−Ｖｔ−Ｖα２）との間の電位から徐々に上昇する。この後、電位比較回路４１により、ビット線ＢＬ１の電位（Ｖｉｎ）と、ビット線ＢＬ０の電位（Ｖｒｅｆ２）との電位差が拡大される。
【００８８】
そして、センスアンプ２により、電位差が拡大された後のビット線ＢＬ１の電位（Ｖｉｎα）と、ビット線ＢＬ０の電位（Ｖｒｅｆ２α）とが比較されることにより、ビット線ＢＬ１の電位（Ｖｉｎα）とビット線ＢＬ０の電位（Ｖｒｅｆ２α）との電位差がさらに拡大（増幅）されるとともに、ビット線ＢＬ１の電位（Ｖｉｎ）がビット線ＢＬ０の電位（Ｖｒｅｆ２）よりも高いか低いかが判定される。この際の電位比較回路４１およびセンスアンプ２の動作は、図１に示した上記第１実施形態による電位比較回路１およびセンスアンプ２の動作と同様である。そして、ビット線ＢＬ１の電位（Ｖｉｎ）がビット線ＢＬ０の電位（Ｖｒｅｆ２）よりも高い場合は、図１８に示すように、ビット線ＢＬ１の電位（Ｖｉｎ）がＶｃｃの電位に上昇されるとともに、ビット線ＢＬ０の電位（Ｖｒｅｆ２）が接地電位（ＧＮＤ）に低下される。一方、ビット線ＢＬ１の電位（Ｖｉｎ）がビット線ＢＬ０の電位（Ｖｒｅｆ２）よりも低い場合は、ビット線ＢＬ１の電位（Ｖｉｎ）が接地電位（ＧＮＤ）に低下されるとともに、ビット線ＢＬ０の電位（Ｖｒｅｆ２）がＶｃｃの電位に上昇される。
【００８９】
第５実施形態では、上記のように、１Ｔ１Ｃ型の強誘電体メモリにおけるデータの読み出し時において、ビット線ＢＬ１を介してｎチャネルトランジスタＴｒ５１のゲートに強誘電体キャパシタＣＦ１に保持されたデータに応じた入力電位Ｖｉｎを入力するとともに、ビット線ＢＬ０を介してｎチャネルトランジスタＴｒ５２のゲートに参照電位Ｖｒｅｆ２を入力する。そして、キャパシタとして機能するｎチャネルトランジスタＴｒ５１の一対のソース／ドレイン領域の電位と、キャパシタとして機能するｎチャネルトランジスタＴｒ５２の一対のソース／ドレイン領域の電位とを電位Ｖｒｅｆ２−Ｖｔ−Ｖα１と電位Ｖｒｅｆ２−Ｖｔ−Ｖα２との間の電位から上昇させることにより、ｎチャネルトランジスタＴｒ５１のゲートに入力される強誘電体キャパシタＣＦ１の保持するデータに応じた入力電位Ｖｉｎと、ｎチャネルトランジスタＴｒ５２のゲートに入力される参照電位Ｖｒｅｆ２との電位差を拡大させる。その後、強誘電体キャパシタＣＦ１の保持するデータに応じた入力電位Ｖｉｎから上昇した電位Ｖｉｎαと、参照電位Ｖｒｅｆ２から上昇した電位Ｖｒｅｆ２αとをセンスアンプ２により比較することにより、入力電位Ｖｉｎが参照電位Ｖｒｅｆ２よりも大きいか小さいかを判定する。これにより、電位差を拡大することなく、センスアンプ２により入力電位Ｖｉｎと参照電位Ｖｒｅｆ２とを比較する場合に比べて、センスアンプ２により入力電位Ｖｉｎが参照電位Ｖｒｅｆ２よりも高いか低いかをより確実に判定することができる。このため、強誘電体キャパシタＣＦ１の保持するデータに応じた入力電位Ｖｉｎが参照電位Ｖｒｅｆ２よりも高いか低いかを判定する際の精度を向上させることができる。また、ｎチャネルトランジスタＴｒ５１のゲートに入力される強誘電体キャパシタＣＦ１の保持するデータに応じた入力電位Ｖｉｎと、ｎチャネルトランジスタＴｒ５２のゲートに入力される参照電位Ｖｒｅｆ２との電位差がセンスアンプ２の感度よりも小さい場合にも、センスアンプ２には、電位差の拡大された後の入力電位Ｖｉｎαと参照電位Ｖｒｅｆ２αとが入力されるので、容易に、センスアンプ２により、強誘電体キャパシタＣＦ１の保持するデータに応じた入力電位Ｖｉｎが参照電位Ｖｒｅｆ２よりも高いか低いかを判定することができる。
【００９０】
また、第５実施形態では、入力電位Ｖｉｎおよび参照電位Ｖｒｅｆ２の初期レベルが低い場合にも、入力電位Ｖｉｎおよび参照電位Ｖｒｅｆ２をそれぞれブートするためのｎチャネルトランジスタＴｒ５１およびＴｒ５２にデプレッション型のｎチャネルトランジスタを使用すれば、ブート信号に負電位を使用することなく、初期状態において所定の正電位のブート信号の電位を上昇させて、入力電位Ｖｉｎおよび参照電位Ｖｒｅｆ２をブートすることができる。
【００９１】
第５実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。
【００９２】
（第６実施形態）
図２０は、本発明の第６施形態によるクロスポイント型の強誘電体メモリの構成を示した回路図である。次に、図２０を参照して、この第６実施形態では、本発明による電位比較回路をクロスポイント型の強誘電体メモリに適用した例について説明する。
【００９３】
この第６実施形態によるクロスポイント型の強誘電体メモリでは、図２０に示すように、ワード線ＷＬ０〜ＷＬ３と、ビット線ＢＬ０〜ＢＬ５とが互いに直交する方向に延びるように配置されている。なお、このワード線ＷＬ０〜ＷＬ３は、本発明の「駆動ライン」の一例であり、ビット線ＢＬ０〜ＢＬ５は、本発明の「データライン」の一例である。また、ワード線ＷＬ０〜ＷＬ３とビット線ＢＬ０〜ＢＬ５とが交差する位置には、それぞれ、１つの強誘電体キャパシタＣＦ１０のみからなるメモリセル４４が設けられている。なお、この強誘電体キャパシタＣＦ１０は、本発明の「記憶手段」の一例である。また、ビット線ＢＬ０〜ＢＬ５の一方の端部は、それぞれ、ビット線ＢＬ０〜ＢＬ５毎に設けられた電位比較回路４１のｎチャネルトランジスタＴｒ３のソース／ドレイン領域の一方に接続されている。ビット線ＢＬ０〜ＢＬ５にそれぞれ接続された電位比較回路４１の構成は、図１６に示した上記第５実施形態による電位比較回路４１の構成と同様である。ただし、この第６実施形態によるブート信号発生回路４３では、図１７に示した第５実施形態によるブート信号発生回路４３のｎチャネルトランジスタＴｒ４７およびＴｒ４８のゲートに接地電位（ＧＮＤ）の参照電位Ｖｒｅｆ２が入力される。なお、図２０では、図面の簡略化のため、センスアンプ２の回路構成を図示していないが、その回路構成は、図１６に示した第５実施形態によるセンスアンプ２の回路構成と同様である。
【００９４】
図２１は、本発明の第６実施形態によるクロスポイント型の強誘電体メモリの動作を説明するための電圧波形図である。図２２〜図２４は、本発明の第６実施形態によるクロスポイント型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。次に、図２０〜図２４を参照して、本発明の第６実施形態によるクロスポイント型の強誘電体メモリの動作について説明する。なお、以下の動作説明において、ワード線ＷＬ３に繋がる全てのメモリセル３４のデータが一括して読み出されるものとする。また、ワード線ＷＬ３とビット線ＢＬ０〜２とに繋がる強誘電体キャパシタＣＦ１０には、データ「０」が保持されているとともに、ワード線ＷＬ３とビット線ＢＬ３〜５に繋がる強誘電体キャパシタＣＦ１０には、データ「１」が保持されているものとする。
【００９５】
まず、データの読み出し時の初期状態において、図１７に示した上記第５実施形態によるブート信号発生回路４３と同様の動作により、第６実施形態によるブート信号発生回路４３（図２０参照）から、図１７に示したｎチャネルトランジスタＴｒ２２のゲートに入力されるノードＮＤ６の電位（Ｖｒｅｆ２−Ｖｔ−Ｖα１）と、図１７に示したｎチャネルトランジスタＴｒ２５のゲートに入力されるノードＮＤ８の電位（Ｖｒｅｆ２−Ｖｔ−Ｖα２）との間の電位に制御されたブート信号が出力される。この際、参照電位Ｖｒｅｆ２として、接地電位（ＧＮＤ：０Ｖ）が入力されているので、ブート信号の電位は、（−Ｖｔ−Ｖα１）と、（−Ｖｔ−Ｖα２）との間の電位に制御される。なお、このブート信号の電位は、デプレッション型のｎチャネルトランジスタＴｒ４７およびＴｒ４８のしきい値電圧Ｖｔが負電圧であることにより、正電位になる。また、初期状態において、図２１に示すように、ワード線ＷＬ０〜３の電位と、ビット線ＢＬ０〜５の電位とは、接地電位（ＧＮＤ）に保持されている。また、クロック信号Φおよびセンスアンプ活性化信号ＳＡＰの電位は、接地電位（ＧＮＤ）に保持されるとともに、センスアンプ活性化信号ＳＡＮの電位は、電源電位（Ｖｃｃ）に保持される。そして、ビット線Ｂ０〜５をフローティング状態とした後、図２１に示した期間Ｔ１において、ワード線ＷＬ３を選択して、ワード線ＷＬ３に繋がる全ての強誘電体キャパシタＣＦ１０にＶｃｃの電位まで立ち上げる電圧パルスを印加する。
【００９６】
具体的には、ワード線ＷＬ３を接地電位（ＧＮＤ）からＶｃｃの電位に立ち上げる。これにより、ワード線ＷＬ３に繋がる全ての強誘電体キャパシタＣＦ１０にＶｃｃの電圧が印加される。この際、ワード線ＷＬ３とビット線ＢＬ０〜２とに繋がる強誘電体キャパシタＣＦ１０では、図２２に示すように、強誘電体キャパシタＣＦ１０の分極状態がヒステリシス曲線に沿って「０」からＡ点へ移動する。これにより、ビット線ＢＬ０〜２の総電荷量が図２２中のＱ０ｕｐの電荷分増加する。このため、ビット線ＢＬ０〜２の電位は、Ｑ０ｕｐの電荷に相当する分上昇する。一方、ワード線ＷＬ３とビット線ＢＬ３〜５とに繋がる強誘電体キャパシタＣＦ１０では、図２３に示すように、強誘電体キャパシタＣＦ１０の分極状態がヒステリシス曲線に沿って「１」からＡ点へ移動する。これにより、ビット線ＢＬ３〜５の総電荷量が図２３中のＱ１ｕｐの電荷分増加する。このため、ビット線ＢＬ３〜５の電位は、Ｑ１ｕｐの電荷に相当する分上昇する。
【００９７】
次に、図２１に示した期間Ｔ２において、ワード線ＷＬ３をＶｃｃの電位から−１／３Ｖｃｃの電位へ立ち下げる。これにより、ワード線ＷＬ３に繋がる全ての強誘電体キャパシタＣＦ１０に−１／３Ｖｃｃの電圧が印加される。この際、ワード線ＷＬ３とビット線ＢＬ０〜５とに繋がる強誘電体キャパシタＣＦ１０では、図２４に示すように、分極状態がヒステリシス曲線に沿ってＡ点からＢ点へ移動する。これにより、ビット線ＢＬ０〜５の総電荷量は、図２４中のＱｄｏｗｎの電荷分減少する。このため、ビット線ＢＬ０〜５の電位は、Ｑｄｏｗｎの電荷に相当する分低下する。
【００９８】
なお、図２１に示した期間Ｔ１およびＴ２におけるビット線ＢＬ０〜２の総電荷量の変化量は、Ｑ０ｕｐ−Ｑｄｏｗｎとなる。ここで、図２２および図２４に示したヒステリシス曲線の形状から判るように、Ｑ０ｕｐ＜Ｑｄｏｗｎであるので、Ｑ０ｕｐ−Ｑｄｏｗｎは負となる。したがって、ビット線ＢＬ０〜２の初期状態の電位は、接地電位（ＧＮＤ）であったので、期間Ｔ２におけるビット線ＢＬ０〜２の電位は、負電位になる。一方、期間Ｔ１およびＴ２におけるビット線ＢＬ３〜５の総電荷量の変化量は、Ｑ１ｕｐ−Ｑｄｏｗｎとなる。ここで、図２３および図２４に示したヒステリシス曲線の形状から判るように、Ｑ１ｕｐ＞Ｑｄｏｗｎであるので、Ｑ１ｕｐ−Ｑｄｏｗｎは正となる。したがって、ビット線ＢＬ３〜５の初期状態の電位は、接地電位（ＧＮＤ）であったので、期間Ｔ２におけるビット線ＢＬ３〜５の電位は、正電位になる。
【００９９】
そして、図２１に示した期間Ｔ２において、クロック信号Φを接地電位（ＧＮＤ）からＶｃｃの電位に立ち上げる。これにより、ｎチャネルトランジスタＴｒ３およびＴｒ４がオン状態になる。このため、オン状態のｎチャネルトランジスタＴｒ３を介してビット線ＢＬ０〜５の電位がそれぞれ入力電位Ｖｉｎとして、電位比較回路４１のセンスアンプ２側に入力される。これにより、ビット線ＢＬ０〜２に繋がるセンスアンプ２には、負電位が入力されるとともに、ビット線ＢＬ３〜５に繋がるセンスアンプ２には、正電位が入力される。また、オン状態のｎチャネルトランジスタＴｒ４を介して、接地電位（ＧＮＤ）の参照電位Ｖｒｅｆ２がセンスアンプ２に供給される。この後、クロック信号Φを接地電位（ＧＮＤ）に立ち下げる。これにより、ｎチャネルトランジスタＴｒ３およびＴｒ４がオフ状態になる。このため、ノードＮＤ３は、入力電位Ｖｉｎを保持しながら、フローティング状態になるとともに、ノードＮＤ４は、接地電位（ＧＮＤ）の参照電位Ｖｒｅｆ２を保持しながら、フローティング状態になる。
【０１００】
次に、図２１に示したブート期間において、ブートクロック信号ＢｃｌｋをＬレベルに低下させる。これに伴って、ブート信号発生回路４３（図１７参照）のｐチャネルトランジスタＴｒ３９がオン状態に変化するので、ｐチャネルトランジスタＴｒ３９を介して電流が流れる。これにより、ブート信号発生回路４３から出力線１５を介して出力されるブート信号の電位は、初期状態の電位（−Ｖｔ−Ｖα１）と、電位（−Ｖｔ−Ｖα２）との間の電位から徐々に上昇する。このため、ブート信号が入力されるキャパシタとして機能するｎチャネルトランジスタＴｒ５１およびＴｒ５２（図２０参照）のソース／ドレイン領域の電位も、それぞれ、初期状態の電位（−Ｖｔ−Ｖα１）と、電位（−Ｖｔ−Ｖα２）との間の電位から徐々に上昇する。この後、上記第５実施形態によるブート期間の動作と同様にして、電位比較回路４１により、ビット線ＢＬ０〜５の電位（Ｖｉｎ）と、接地電位（ＧＮＤ）の参照電位Ｖｒｅｆ２との電位差が拡大される。そして、センスアンプ２により、電位差が拡大された後のビット線ＢＬ０〜５の電位（Ｖｉｎα）と、参照電位（Ｖｒｅｆ２α）とがそれぞれ比較されることにより、ビット線ＢＬ０〜５の電位（Ｖｉｎ）と、接地電位（ＧＮＤ）の参照電位Ｖｒｅｆ２との電位差がさらに拡大（増幅）される。そして、ビット線ＢＬ０〜５の電位（Ｖｉｎ）が接地電位（ＧＮＤ）の参照電位Ｖｒｅｆ２よりも高いか低いかが判定される。
【０１０１】
第６実施形態では、上記のように、クロスポイント型の強誘電体メモリにおいて、データ「０」を保持する強誘電体キャパシタＣＦ１０に繋がるビット線ＢＬ０〜２に負電位が発生し、データ「１」を保持する強誘電体キャパシタＣＦ１０に繋がるビット線ＢＬ３〜５に正電位が発生するように、ワード線ＷＬ３を介して強誘電体キャパシタＣＦ１０に電圧パルスを印加した後、ワード線ＷＬ３に繋がる強誘電体キャパシタＣＦ１０のデータを一括して読み出すことによって、ブート信号により上昇される前のデータ「０」またはデータ「１」の判別の基準としての参照電位Ｖｒｅｆ２を接地電位（ＧＮＤ）に設定することができる。これにより、データの読み出し時にビット線ＢＬ０〜５に発生する電位がばらつく場合にも、容易に参照電位Ｖｒｅｆ２を設定することができる。
【０１０２】
また、第６実施形態では、データ「０」またはデータ「１」の判別の基準としての参照電位Ｖｒｅｆ２を接地電位（ＧＮＤ）に設定することができるので、強誘電体メモリ内部で一般的に用いられる接地電位を参照電位Ｖｒｅｆ２として用いることができる。これにより、参照電位Ｖｒｅｆ２を接地電位以外の電位に設定する場合と異なり、参照電位Ｖｒｅｆ２を生成するための回路を別途設ける必要がないので、強誘電体メモリの回路構成を簡素化することができる。
【０１０３】
第６実施形態による上記以外の効果は、上記第５実施形態による効果と同様である。
【０１０４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１０５】
たとえば、上記実施形態では、入力電位Ｖｉｎと参照電位Ｖｒｅｆとをブートするためのキャパシタとして機能するｎチャネルトランジスタまたはｐチャネルトランジスタを、ソース／ドレイン領域とチャネル領域とが同じゲート幅方向（図２５中のＹ方向）の幅になるように構成したが、本発明はこれに限らず、キャパシタとして機能するｎチャネルトランジスタまたはｐチャネルトランジスタを上記以外の構成を有するように形成してもよい。たとえば、図２５に示すように、チャネル領域のゲート幅方向（図２５中のＹ方向）の幅に対して、ソース／ドレイン領域のゲート幅方向（図２５中のＹ方向）の幅が小さくなるように形成してもよい。このように構成すれば、ゲートとソース／ドレイン領域とが重なる領域Ａの面積を小さくすることができるので、このゲートとソース／ドレイン領域とが重なる領域Ａによる容量を小さくすることができる。したがって、入力電位Ｖｉｎと参照電位Ｖｒｅｆとをそれぞれブートするキャパシタとして機能するｎチャネルトランジスタまたはｐチャネルトランジスタをチャネル領域の幅に対してソース／ドレイン領域の幅が小さくなるように形成すれば、これらのトランジスタがオフすることによって拡大された後の入力電位（Ｖｉｎα）と参照電位（Ｖｒｅｆα）との電位差をより大きくすることができる。
【０１０６】
また、上記実施形態では、入力電位Ｖｉｎと参照電位Ｖｒｅｆとをブートして電位差を拡大するために用いる第１および第２容量手段の一例として、キャパシタとして機能するｎチャネルトランジスタまたはｐチャネルトランジスタを用いたが、本発明はこれに限らず、トランジスタ以外の容量手段を用いることができる。たとえば、図２６および図２７に示すような構造を有するキャパシタ５０を入力電位Ｖｉｎと参照電位Ｖｒｅｆとをブートして電位差を拡大するための容量手段として用いることができる。なお、このキャパシタ５０は、本発明の「第１容量手段」および「第２容量手段」の一例である。また、キャパシタ５０は、図２５に示したトランジスタからソース／ドレイン領域の一方を除いた構成を有している。具体的には、キャパシタ５０では、図２７に示すように、半導体基板５１の所定領域に不純物が導入されることにより不純物拡散領域５２が形成されている。この不純物拡散領域５２は、キャパシタ５０の一方電極として機能する。また、半導体基板５１には、後述する電極層５６に所定の電圧が印加されることにより反転層が形成されてオフ状態からオン状態になる反転層形成領域５３が、不純物拡散領域５２に隣接するように形成されている。この反転層形成領域５３は、素子分離領域５４によって囲まれている。そして、上記の不純物拡散領域５２は、図２６に示すように、反転層形成領域５３の幅よりも小さい幅を有する。また、図２７に示すように、半導体基板５１の不純物拡散領域５２と、反転層形成領域５３と、素子分離領域５４との上を覆うように絶縁膜５５が形成されている。また、絶縁膜５５上の反転層形成領域５３と、不純物拡散領域５２の一部の領域と、素子分離領域５４の一部の領域とに対応する領域に、キャパシタ５０の他方電極として機能する電極層５６が形成されている。また、このキャパシタ５０では、電極層５６と不純物拡散領域５２の一部の領域とが重なる領域Ａが形成されている。このキャパシタ５０では、図２５に示したトランジスタに比べて、電極層５４と不純物拡散領域５２とが重なる領域Ａをより小さくすることができる。これにより、入力電位Ｖｉｎと参照電位Ｖｒｅｆとをそれぞれブートするために、図２６に示したキャパシタ５０を用いれば、キャパシタ５０がオン状態からオフ状態に変化することによって拡大された後の入力電位（Ｖｉｎα）と参照電位（Ｖｒｅｆα）との電位差をより大きくすることができる。
【０１０７】
また、上記実施形態では、入力電位Ｖｉｎと参照電位Ｖｒｅｆとをブートして電位差を拡大するために用いるｎチャネルトランジスタまたはｐチャネルトランジスタのゲートを、入力電位Ｖｉｎが入力されるノードまたは参照電位Ｖｒｅｆが入力されるノードに接続するとともに、ソース／ドレイン領域にブート信号を供給するように構成したが、本発明はこれに限らず、上記のｎチャネルトランジスタまたはｐチャネルトランジスタのソース／ドレイン領域を入力電位Ｖｉｎが入力されるノードまたは参照電位Ｖｒｅｆが入力されるノードに接続するとともに、ゲートにブート信号を供給してもよい。この場合には、上記のｎチャネルトランジスタのゲートには、所定の電位から接地電位へ低下するブート信号を供給する。これにより、上記のｎチャネルトランジスタは、ゲートに入力されるブート信号が接地電位に低下する途中でオフ状態になる。また、上記のｐチャネルトランジスタのゲートには、所定の電位からＶｃｃの電位に上昇するブート信号を供給する。これにより、上記のｐチャネルトランジスタは、ゲートに入力されるブート信号がＶｃｃに上昇する途中でオフ状態になる。
【０１０８】
また、上記実施形態では、差動センスアンプを用いたが、本発明はこれに限らず、カレントミラータイプのセンスアンプを用いてもよい。また、他の種類のオペアンプを用いてもよい。
【０１０９】
また、上記第４〜第６実施形態では、それぞれ、本発明による電位比較回路をＤＲＡＭ、１Ｔ１Ｃ型の強誘電体メモリおよびクロスポイント型の強誘電体メモリに適用した例について説明したが、本発明はこれに限らず、上記以外の半導体装置に本発明による電位比較回路を適用してもよい。
【０１１０】
また、上記第１実施形態では、キャパシタとして機能するｎチャネルトランジスタＴｒ１およびＴｒ２のそれぞれのゲートの電位を上昇させるのに先立って、ｎチャネルトランジスタＴｒ３およびＴｒ４をオフ状態にさせることによって、ｎチャネルトランジスタＴｒ１およびＴｒ２のそれぞれのゲートをフローティング状態にしたが、本発明はこれに限らず、入力電位Ｖｉｎおよび参照電位Ｖｒｅｆの入力側に存在する負荷容量が小さい場合には、ｎチャネルトランジスタＴｒ１およびＴｒ２のそれぞれのゲートの電位を上昇させるのに先立って、ｎチャネルトランジスタＴｒ３およびＴｒ４をオフ状態にしなくてもよい。
【０１１１】
また、上記実施形態では、ブート信号により、トランジスタのソース／ドレイン領域の両方の電位を上昇または低下させることによって、そのトランジスタのゲート電位をブートするようにしたが、本発明はこれに限らず、ブート信号をトランジスタのソース／ドレイン領域のいずれか一方のみに入力することによって、ブート信号の入力されるソース／ドレイン領域のいずれか一方のみの電位を上昇または低下させるのに伴って、そのトランジスタのゲート電位をブートするようにしてもよい。
【０１１２】
また、上記第６実施形態では、データの読み出し時に、−１／３Ｖｃｃの負電圧を強誘電体キャパシタに印加したが、本発明はこれに限らず、−１／３Ｖｃｃ以外の負電圧を強誘電体キャパシタに印加してもよい。
【０１１３】
また、上記実施形態では、入力電位と参照電位との電位差を拡大させる際に、入力電位がゲートに入力されるキャパシタとして機能するトランジスタと、参照電位がゲートに入力されるキャパシタとして機能するトランジスタとが共にオン状態からオフ状態に変化するように構成したが、本発明はこれに限らず、入力電位がゲートに入力されるキャパシタとして機能するトランジスタ、または、参照電位がゲートに入力されるキャパシタとして機能するトランジスタのいずれか一方のみがオン状態からオフ状態に変化するように構成してもよい。この場合にも、オフ状態に変化したキャパシタとして機能するトランジスタではゲートとソース／ドレイン間の容量が減少することにより、そのトランジスタのゲート電位の上昇または低下の変化率は減少するので、そのトランジスタのゲート電位と、他方のオン状態に保持されたトランジスタのゲート電位との電位差を拡大することができる。これにより、入力電位と参照電位との電位差を拡大することができる。
【図面の簡単な説明】
【０１１４】
【図１】本発明の第１実施形態による電位比較回路の構成を示した回路図である。
【図２】図１に示した第１実施形態による電位比較回路のブート信号発生回路の構成を示した回路図である。
【図３】本発明の第１実施形態による電位比較回路の動作を説明するための電圧波形図である。
【図４】本発明の第１実施形態による電位比較回路の入力電位および参照電位をブートするために用いるトランジスタの構成を示した平面図である。
【図５】本発明の第１実施形態による電位比較回路の入力電位および参照電位をブートするために用いるトランジスタの構成を示した平面図である。
【図６】本発明の第１実施形態による電位比較回路において、入力電位および参照電位をブートするために用いるトランジスタのゲート幅がゲート長よりも大きい場合と小さい場合とのそれぞれの動作を説明するための電圧波形図である。
【図７】本発明の第２実施形態による電位比較回路の構成を示した回路図である。
【図８】図７に示した第２実施形態による電位比較回路のブート信号発生回路の構成を示した回路図である。
【図９】本発明の第２実施形態による電位比較回路の動作を説明するための電圧波形図である。
【図１０】本発明の第３実施形態による電位比較回路の構成を示した回路図である。
【図１１】本発明の第３実施形態による電位比較回路の動作を説明するための電圧波形図である。
【図１２】本発明の第４実施形態によるＤＲＡＭの構成を示した回路図である。
【図１３】図１２に示した第４実施形態によるＤＲＡＭのブート信号発生回路の構成を示した回路図である。
【図１４】本発明の第４実施形態によるＤＲＡＭの動作を説明するための電圧波形図である。
【図１５】本発明の第４実施形態によるＤＲＡＭの動作を説明するための電圧波形図である。
【図１６】本発明の第５実施形態による１Ｔ１Ｃ型の強誘電体メモリの構成を示した回路図である。
【図１７】図１６に示した第５実施形態による１Ｔ１Ｃ型の強誘電体メモリのブート信号発生回路の構成を示した回路図である。
【図１８】本発明の第５実施形態による１Ｔ１Ｃ型の強誘電体メモリの動作を説明するための電圧波形図である。
【図１９】本発明の第５実施形態による１Ｔ１Ｃ型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。
【図２０】本発明の第６実施形態によるクロスポイント型の強誘電体メモリの構成を示した回路図である。
【図２１】本発明の第６実施形態によるクロスポイント型の強誘電体メモリの動作を説明するための電圧波形図である。
【図２２】本発明の第６実施形態による１Ｔ１Ｃ型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。
【図２３】本発明の第６実施形態による１Ｔ１Ｃ型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。
【図２４】本発明の第６実施形態による１Ｔ１Ｃ型の強誘電体メモリの強誘電体キャパシタの分極状態を示したヒステリシス図である。
【図２５】本発明の変形例による入力電位および参照電位をブートするために用いるトランジスタの構成を示した平面図である。
【図２６】本発明の変形例による入力電位および参照電位をブートするために用いるキャパシタの構成を示した平面図である。
【図２７】図２６に示した本発明の変形例によるキャパシタの１００−１００線に沿った断面図である。
【符号の説明】
【０１１５】
２  センスアンプ
３、１３、２３、３３、４３  ブート信号発生回路
１３ａ  ブート信号発生回路部
７  高抵抗（電圧変化手段）
１０  キャパシタ（記憶手段）
５０  キャパシタ（第１容量手段、第２容量手段）
Ｔｒ１、Ｔｒ５１  ｎチャネルトランジスタ（第１容量手段、第３トランジスタ）
Ｔｒ２、Ｔｒ５２  ｎチャネルトランジスタ（第２容量手段、第４トランジスタ）
Ｔｒ９、Ｔｒ２０、Ｔｒ２６、Ｔｒ４７、Ｔｒ４８  ｎチャネルトランジスタ（第１トランジスタ）
Ｔｒ９ａ  ｐチャネルトランジスタ（第１トランジスタ）
Ｔｒ１０、Ｔｒ３９  ｐチャネルトランジスタ（第２トランジスタ）
Ｔｒ１０ａ  ｎチャネルトランジスタ（第２トランジスタ）
Ｔｒ１１  ｐチャネルトランジスタ（第１容量手段、第３トランジスタ）
Ｔｒ１２  ｐチャネルトランジスタ（第２容量手段、第４トランジスタ）
Ｔｒ２１、Ｔｒ２７  ｎチャネルトランジスタ（電圧変化手段）
ＣＦ０、ＣＦ１、ＣＦ２、ＣＦ３、ＣＦ１０  強誘電体キャパシタ（記憶手段）
ＢＬ、ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５  ビット線（データライン）
ＷＬ、ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３  ワード線（駆動ライン）
ＰＬ０、ＰＬ１  プレート線（駆動ライン）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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