(57)【要約】【課題】本発明は不揮発性強誘電体メモリ装置に関し、不良セル矯正回路を含んでランダムに分布されたセルデータを有効に処理するための技術を開示する。【解決手段】本発明は、メーンメモリセルアレイの水平パリティーをチェックして水平パリティーチェックセルアレイに格納し、メーンメモリセルアレイの垂直パリティーをチェックして垂直パリティーチェックセルアレイに格納し、水平パリティーチェックセルアレイと垂直パリティーチェックセルアレイに格納されたコードデータをメーンメモリセルアレイのセンシングデータと比較してエラーコードを矯正することにより、一定のカラム毎にランダムに発生する１ビットフェイルを正常的に矯正することができる。【選択図】図６
2006302488.tif 000002
【特許請求の範囲】
【請求項１】
多数の不揮発性強誘電体メモリセルが多数のメーンセルアレイグループにマッピングされるメーンメモリセルアレイと、
前記メーンセルアレイグループの水平パリティーをチェックし、多数の水平パリティーアレイに格納する水平パリティーチェックセルアレイと、
前記メーンセルアレイグループの垂直パリティーをチェックし、多数の垂直パリティーアレイに格納する垂直パリティーチェックセルアレイと、
前記メーンメモリセルアレイに格納されたデータ、前記水平パリティーチェックセルアレイに格納されたコードデータ及び前記垂直パリティーチェックセルアレイに格納されたコードデータを比較し、当該カラムで発生したエラーデータを正常データに矯正するエラー矯正コード処理部とを備えることを特徴とする不揮発性強誘電体メモリ装置。
【請求項２】
前記メーンメモリセルアレイ、前記水平パリティーチェックセルアレイ及び垂直パリティーチェックセルアレイは、多数のサブビットラインがメーンビットラインに接続される階層的ビットライン構造を有することを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項３】
前記メーンメモリセルアレイ、前記水平パリティーチェックセルアレイ及び前記垂直パリティーチェックセルアレイのうち選択されたセルアレイのデータを選択的に伝送するセルブロックスイッチアレイと、
前記セルスイッチアレイにより選択的に伝送され、データバスを介し入力されたデータをセンシング及び増幅して前記エラー矯正コード処理部に出力するセンスアンプアレイと、
カラムディコーディング信号に応じ、前記エラー矯正コード処理部のデータ出力を選択的に伝送するカラムスイッチアレイと、
前記カラムスイッチアレイ部の出力をバッファリングして外部に出力するデータバッファとをさらに備えることを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項４】
前記データバスは、
前記水平パリティーアレイと対応して連結された多数の水平パリティーバスと、
前記垂直パリティーアレイと対応して連結された多数の垂直パリティーバスと、
前記メーンビットラインと対応して連結された多数のメモリデータバスとを含むことを特徴とする請求項３に記載の不揮発性強誘電体メモリ装置。
【請求項５】
前記センスアンプアレイは、
前記水平パリティーバスを介し印加された前記水平パリティーアレイの出力データを増幅する多数の第１のセンスアンプと、
前記垂直パリティーバスを介し印加された前記垂直パリティーアレイの出力データを増幅する多数の第２のセンスアンプと、
前記メモリデータバスを介し印加された前記メーンビットラインの出力データを増幅する多数の第３のセンスアンプとを備えることを特徴とする請求項４に記載の不揮発性強誘電体メモリ装置。
【請求項６】
前記メーンメモリセルアレイは、
前記メーンメモリセルアレイ、前記水平パリティーチェックセルアレイ及び前記垂直パリティーチェックセルアレイのロー単位グループで発生した不良セルを救済するためのローリダンダンシーセルアレイと、
前記メーンメモリセルアレイ、前記水平パリティーチェックセルアレイ及び前記垂直パリティーチェックセルアレイのカラム単位グループで発生した不良セルを救済するためのカラムリダンダンシーセルアレイとをさらに備えることを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項７】
前記メーンセルアレイグループは、
対応する多数の水平パリティーマッピングアレイにマッピングされ、
前記水平パリティーマッピングアレイのメーンビットラインとそれぞれ順次にマッピングされる多数の垂直パリティーマッピングアレイにマッピングされることを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項８】
前記エラー矯正コード処理部は、
前記メーンメモリセルアレイに格納されたデータで水平パリティーをチェックし、多数の水平パリティーデータを前記水平パリティーチェックセルアレイに出力する水平パリティー発生部と、
前記メーンメモリセルアレイに格納されたデータで垂直パリティーをチェックし、多数の垂直パリティーデータを前記垂直パリティーチェックセルアレイに出力する垂直パリティー発生部と、
前記水平パリティーチェックセルアレイのチェックデータと、前記メーンメモリセルアレイのデータを比較して水平パリティーをチェックし、多数の水平パリティーチェック信号を出力する水平パリティーチェック部と、
前記垂直パリティーチェックセルアレイのチェックデータと、前記メーンメモリセルアレイのデータを比較して垂直パリティーをチェックし、多数の垂直パリティーチェック信号を出力する垂直パリティーチェック部と、
前記多数の水平パリティーチェック信号と、前記多数の垂直パリティーチェック信号及び多数のメーンビットライン上のデータをそれぞれ比較し、多数のエラー矯正信号を出力するエラー矯正部とを備えることを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項９】
前記水平パリティー発生部は、前記多数のメーンビットライン上のデータを多数の水平パリティーマッピングアレイ別に比較して対応する、前記多数の水平パリティーデータを発生する多数の水平パリティーマッピング部を備えることを特徴とする請求項８に記載の不揮発性強誘電体メモリ装置。
【請求項１０】
前記垂直パリティー発生部は、前記多数のメーンビットライン上のデータを多数の垂直パリティーマッピングアレイ別に比較して対応する、前記多数の垂直パリティーデータを発生する多数の垂直パリティーマッピング部を備えることを特徴とする請求項８に記載の不揮発性強誘電体メモリ装置。
【請求項１１】
前記水平パリティーチェック部は、前記多数のメーンビットライン上のデータを多数の水平マッピングアレイ別に比較した結果と前記水平パリティーチェックセルアレイの出力を比較し、前記多数の水平パリティーチェック信号を発生する多数の水平パリティーチェックマッピング部を備えることを特徴とする請求項８に記載の不揮発性強誘電体メモリ装置。
【請求項１２】
前記垂直パリティーチェック部は、前記多数のメーンビットライン上のデータを多数の垂直パリティーマッピングアレイ別に比較した結果と前記垂直パリティーチェックセルアレイの出力を比較し、前記多数の垂直パリティーチェック信号を発生する多数の垂直パリティーチェックマッピング部を備えることを特徴とする請求項８に記載の不揮発性強誘電体メモリ装置。
【請求項１３】
前記エラー矯正部は、前記多数の水平パリティーチェック信号及び前記多数の垂直パリティーチェック信号を論理組合わせた信号と、前記多数のメーンビットライン上のデータを比較して多数のエラー矯正信号を発生する多数のパリティーエラー矯正部を備えることを特徴とする請求項８に記載の不揮発性強誘電体メモリ装置。
【請求項１４】
前記パリティーエラー矯正部は、
対応する前記水平パリティーチェック信号と、前記多数の垂直パリティーチェック信号をそれぞれＡＮＤ演算を行なう多数のＡＮＤゲートと、
前記多数のＡＮＤゲートの出力と前記多数のメーンビットライン上のデータを排他的論理和演算を行ない、前記多数のパリティーエラー矯正信号を出力する複数個の排他的ＮＯＲゲートを備えることを特徴とする請求項１３に記載の不揮発性強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不良セル矯正回路を含む不揮発性強誘電体メモリ装置に関し、不揮発性強誘電体メモリ装置で一定のカラム毎に１ビットのフェイルがランダムに発生する場合、不良セル矯正回路を含んでランダムに分布されたセルデータを有効に処理するための技術である。
【背景技術】
【０００２】
一般に、不揮発性強誘電体メモリ、即ちＦｅＲＡＭ（Ferroelectric Random Access Memory）はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
【０００３】
このようなＦｅＲＡＭはＤＲＡＭと殆ど類似の構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を取り除くとしてもデータが消失しない。
【０００４】
前述のＦｅＲＡＭに関する技術内容は、本発明と同一の発明者により出願された大韓民国特許出願第２００１―５７２７５号に開示されたことがある。従って、ＦｅＲＡＭに関する基本的な構成及びその動作に関する詳しい説明は省略することにする。
【０００５】
一方、従来の不揮発性強誘電体メモリ装置は初期の工程でセルデータの分布度が大きい場合が発生する。このような場合、セルデータが「０」の場合と、「１」の場合との間に分布するデータが発生する。従って、セルデータがランダムに分布する場合、救済回路を用いてフェイルセルを救済することが困難であるだけでなく、セルデータを有効に活用するのが難しいという問題点がある。
【特許文献１】米国特許第4,747,080号明細書
【特許文献２】米国特許第4,456,980号明細書
【特許文献３】米国特許第5,592,499号明細書
【特許文献４】米国特許公開第20020144210A号明細書
【特許文献５】米国特許公開第20050005230A号明細書
【特許文献６】米国特許公開第20050172177号明細書
【特許文献７】米国特許公開第20040160853号明細書
【特許文献８】米国特許第6,678,860号明細書
【特許文献９】特開2005-085357号公報
【特許文献１０】特開平10-326497号公報
【特許文献１１】特開2004-246754号公報
【特許文献１２】特開平02-166700号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は前記のような問題点を解決するため案出されたものであり、メーンメモリセルアレイの水平パリティーと垂直パリティーをチェックして別途の水平／垂直パリティーチェックセルアレイに格納し、水平／垂直パリティーチェックセルアレイに格納されたコードデータをメーンメモリセルアレイのセンシングデータと比較し、フェイルが発生したエラーコードを矯正することにより一定のカラム毎にランダムに発生するフェイルを正常的に矯正することができるようすることにその目的がある。
【課題を解決するための手段】
【０００７】
本発明の不良セル矯正回路を含む不揮発性強誘電体メモリ装置は、多数の不揮発性強誘電体メモリセル等が多数のメーンセルアレイグループにマッピングされるメーンメモリセルアレイと、前記メーンセルアレイグループの水平パリティーをチェックし、多数の水平パリティーアレイに格納する水平パリティーチェックセルアレイと、前記メーンセルアレイグループの垂直パリティーをチェックし、多数のパリティーアレイに格納する垂直パリティーチェックセルアレイと、前記メーンメモリセルアレイに格納されたデータ、前記水平パリティーチェックセルアレイに格納されたコードデータ及び前記垂直パリティーチェックセルアレイに格納されたコードデータを比較し、当該カラムで発生したエラーデータを正常データに矯正するエラー矯正コード処理部とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明は、メーンメモリセルの水平パリティーと垂直パリティーをチェックしてコード化し、コード化されたセルアレイを比較してエラービットを矯正することによりランダムに分布されたセルデータを有効に処理することができるという効果が得られる。
【発明を実施するための最良の形態】
【０００９】
以下、図を参照して本発明の実施の形態に対し詳しく説明する。
【００１０】
図１は、本発明に係る不良セル矯正回路を含む不揮発性強誘電体メモリ装置の構成を示す図である。
【００１１】
本発明は水平パリティーチェックセルアレイ１０、垂直パリティーチェックセルアレイ２０、メーンメモリセルアレイ３０、ワードライン／プレートライン駆動部４０、セルブロックスイッチング部５０、データバス６０、センスアンプアレイ部７０、エラー矯正コード（ECC；Error Correction Code）処理部８０、カラムディコーディング部９０、カラムスイッチアレイ部１００、データバッファ部１１０及びＩ／Ｏポート部１２０を備える。
【００１２】
ここで、水平パリティーチェックセルアレイ１０と垂直パリティーチェックセルアレイ２０及びメーンメモリセルアレイ３０は、階層的（Hierarchy）ビットライン構造を有する複数個のサブセルアレイＳＣＡ０〜ＳＣＡｎをそれぞれ備える。
【００１３】
そして、水平パリティーチェックセルアレイ１０と垂直パリティーチェックセルアレイ２０、及びメーンメモリセルアレイ３０のそれぞれのビットライン等はセルブロックスイッチング部５０を介し共通データバス６０と連結される。さらに、センスアンプアレイ部７０はデータバス６０を介しセルブロックスイッチング部５０から印加されるデータを増幅してＥＣＣ処理部８０に出力する。
【００１４】
カラムスイッチアレイ部１００は、カラムディコーディング部９０のディコーディング信号に応じてＥＣＣ処理部８０の選択データをデータバッファ部１１０に出力する。データバッファ部１１０は、カラムスイッチアレイ部１００を介し伝送されたデータをバッファリングしてＩ／Ｏポート部１２０に出力する。
【００１５】
このような構成を有する本発明は、メーンメモリセルアレイ３０の水平パリティーをチェックして水平パリティーチェックセルアレイ１０に格納し、メーンメモリセルアレイ３０の垂直パリティーをチェックして垂直パリティーチェックセルアレイ２０に格納する。
【００１６】
即ち、水平パリティーチェックセルアレイ１０は、メーンメモリセルアレイ３０の何番目のセルブロックでエラービットが発生したのか否かをチェックして水平パリティーチェックセルアレイ１０に格納する。そして、垂直パリティーチェックセルアレイ２０はエラービットが発生した１つのセルブロックで何れのカラムでエラービットが発生したのか否かをチェックして垂直パリティーチェックセルアレイ２０に格納する。
【００１７】
そして、ＥＣＣ処理部８０を介し水平パリティーチェックセルアレイ１０と垂直パリティーチェックセルアレイ２０に格納されたコードデータを比較し、２つのデータが互いに異なる場合エラービットが発生したと判断し、フェイルが発生したエラーコードを正常データに矯正する。
【００１８】
図２は、本発明に係る不良セル矯正回路を含む不揮発性強誘電体メモリ装置の他の実施の形態である。
【００１９】
図２の実施の形態は、図１の構成に比べてメーンメモリセルアレイ３０で２つ以上の不良セルが発生する場合、これを救済するためのローリダンダンシーセルアレイ１３０とカラムリダンダンシーセルアレイ１４０をさらに備える。
【００２０】
ここで、ローリダンダンシーセルアレイ１３０とカラムリダンダンシーセルアレイ１４０はリダンダンシーサブセルアレイＲＳＣＡを備える。このようなリダンダンシーサブセルアレイＲＳＣＡは、メーンメモリセルアレイ３０のサブセルアレイＳＣＡ０〜ＳＣＡｎとその構成が同一である。
【００２１】
図３は、図１の階層的ビットライン構成を有するサブセルアレイＳＣＡ０を示す詳細回路図である。
【００２２】
サブセルアレイＳＣＡ０は、メーンビットラインＭＢＬ１１と下位ビットラインであるサブビットラインＳＢＬ０を別途に備えて階層的ビットライン構造をなす。
【００２３】
サブセルアレイＳＣＡ０のメーンビットラインＭＢＬ１１は、複数個のサブビットラインのうちから１つのサブビットラインＳＢＬ０と選択的に連結される。即ち、複数個のサブビットライン選択信号ＳＢＳＷ１のうち何れかの１つが活性化された時、該当するＮＭＯＳトランジスタＮ５がターンオンされ１つのサブビットラインＳＢＬ０を活性化させる。
【００２４】
さらに、１つのサブビットラインＳＢＬ０には複数個の単位セルＵＣ０〜ＵＣｎが連結される。ここで、複数個の単位セルＵＣ０〜ＵＣｎのそれぞれは１つのスイッチングトランジスタＴと１つの不揮発性強誘電体キャパシタＦＣを備える。スイッチングトランジスタＴは、サブビットラインＳＢＬ0と不揮発性強誘電体キャパシタＦＣとの間に連結され、ワードラインＷＬＯに印加された電圧に従いスイッチング動作を行なうことによりメーンビットラインＭＢＬ１１のセンシング電圧を調整する。
【００２５】
サブビットラインＳＢＬ０は、サブビットラインフルダウン信号ＳＢＰＤの活性化時にＮＭＯＳトランジスタＮ３のターンオンに伴いグラウンドレベルにフルダウンされる。そして、サブビットラインフルアップ信号ＳＢＰＵはサブビットラインＳＢＬ０に供給される電源を制御するための信号である。即ち、低電圧では電源電圧ＶＣＣより高い電圧を生成してサブビットラインＳＢＬ０に供給する。
【００２６】
そして、サブビットライン選択信号ＳＢＳＷ２はＮＭＯＳトランジスタＮ４のスイッチングに伴いサブビットラインフルアップ信号ＳＢＰＵ印加端と、サブビットラインＳＢＬ０との間の連結を制御する。
【００２７】
さらに、ＮＭＯＳトランジスタＮ２はＮＭＯＳトランジスタＮ１とメーンビットラインＭＢＬ１１との間に連結され、ゲート端子がサブビットラインＳＢＬ０と連結される。ＮＭＯＳトランジスタＮ１は接地電圧端とＮＭＯＳトランジスタＮ２との間に連結され、ゲートを介しメーンビットラインフルダウン信号ＭＢＰＤが印加されてメーンビットラインＭＢＬ１１のセンシング電圧を調整する。
【００２８】
図４は、図１のメーンメモリセルアレイ３０の詳細な構成を示す図である。
【００２９】
メーンメモリセルアレイ３０は、多数のメーンセルアレイＭＣＡ＿1〜ＭＣＡ＿ｍを含む。ここで、メーンセルアレイＭＣＡ＿１は多数の単位セルＵＣ１０〜ＵＣ１ｎを含み、メーンビットラインＭＢＬ１１〜ＭＢＬ１ｎカラムが１つの水平パリティーマッピングアレイ（horizontal parity mapping array）Ｈ１にマッピングされる。
【００３０】
従って、水平パリティーマッピングアレイの個数はｍであり、１つの水平パリティーマッピングアレイＨ１で内部の垂直パリティーマッピングアレイＶ１〜Ｖｎの個数はｎである。これに伴い、全体の内部メーンビットラインの個数はｍ×ｎとなる。
【００３１】
さらに、ｎ個の垂直パリティーマッピングアレイＶ１〜Ｖｎは、それぞれのメーンセルアレイＭＣＡ＿１〜ＭＣＡ＿ｍで同一の順のメーンビットラインと互いに順次マッピングされる。即ち、メーンセルアレイＭＣＡ＿１の第１のメーンビットラインＭＢＬ１１とメーンセルアレイＭＣＡ＿ｍの第１のメーンビットラインＭＢＬｍ１が互いにマッピングされ、１つの垂直パリティーマッピングアレイＶ１を形成する。そして、メーンセルアレイＭＣＡ＿１の最後のメーンビットラインＭＢＬ１ｎとメーンセルアレイＭＣＡ＿ｍの最後のメーンビットラインＭＢＬｍｎが互いにマッピングされ、１つの垂直パリティーマッピングアレイＶｎを形成する。
【００３２】
図５は、図１の水平パリティーチェックセルアレイ１０と垂直パリティーチェックセルアレイ２０の詳細な構成を示す図である。  
水平パリティーチェックセルアレイ１０は、多数の水平パリティーセルＨＰ１０〜ＨＰｎｍを備える。そして、垂直パリティーチェックセルアレイ２０は多数の垂直パリティーセルＶＰ１０〜ＶＰｎｎを備える。
【００３３】
これに伴い、メーンセルアレイＭＣＡ＿１〜ＭＣＡ＿ｍは、ｍ個の水平パリティーマッピングアレイＨ１〜Ｈｍとｎ個の垂直パリティーアレイＶ１〜Ｖｎにマッピングされ、それぞれのパリティーチェックデータが水平パリティーチェックセルアレイ１０と垂直パリティーチェックセルアレイ２０に格納される。
【００３４】
即ち、メーンメモリセルアレイ３０で第１の水平パリティーマッピングアレイＨ１のパリティーチェックデータは、水平パリティーチェックセルアレイ１０の第１の水平パリティーセルＨＰ１０〜ＨＰ１ｍに格納される。そして、最後の水平パリティーアレイＨｍのパリティーチェックデータは、水平パリティーチェックセルアレイ１０のｍ番目の水平パリティーセルＨＰ１ｍ〜ＨＰｎｍに格納される。
【００３５】
さらに、メーンメモリセルアレイ３０で第１の垂直パリティーマッピングアレイＶ１のパリティーチェックデータは、垂直パリティーチェックセルアレイ２０の第１の垂直パリティーセルＶＰ１０〜ＶＰ１ｎに格納される。そして、最後の垂直パリティーマッピングアレイＶｎのパリティーチェックデータは、垂直パリティーチェックセルアレイ２０のｎ番目の垂直パリティーセルＶＰ１ｎ〜ＶＰｎｎに格納される。
【００３６】
ここで、水平パリティーアレイＨＰ１〜ＨＰｍから印加された水平チェックデータは、セルブロックスイッチング部５０を介しｍ個の水平パリティーラインＨＰＬ＿１〜ＨＰＬ＿ｍにそれぞれ出力される。そして、垂直パリティーアレイＶＰ１〜ＶＰｎから印加された垂直チェックデータは、セルブロックスイッチング部５０を介しｎ個の垂直パリティーラインＶＰＬ＿１〜ＶＰＬ＿ｎにそれぞれ出力される。
【００３７】
図６は、図１のデータバス６０、センスアンプアレイ部７０及びエラー矯正コード処理部８０の詳細な構成を示す図である。
【００３８】
先ず、データバス６０は水平パリティーバス６１、垂直パリティーバス６２及びメモリデータバス６３を備える。
【００３９】
ここで、水平パリティーバス６１は水平パリティーラインＨＰＬ＿１〜ＨＰＬ＿ｍを含む。垂直パリティーバス６２は垂直パリティーラインＶＰＬ＿１〜ＶＰＬ＿ｎを含む。メモリデータバス６３はメーンメモリセルアレイ３０のメーンビットラインＭＢＬ１１〜ＭＢＬｍｎを含む。
【００４０】
そして、センスアンプアレイ部７０は第１のセンスアンプ部７１、第２のセンスアンプ部７２及び第３のセンスアンプ部７３を備える。
【００４１】
ここで、第１のセンスアンプ部７１はｍ個のセンスアンプＳＡＨ１〜ＳＡＨｍを備え、水平パリティーバス６１の水平パリティーラインＨＰＬ＿１〜ＨＰＬ＿ｍから印加される水平チェックデータを増幅して水平パリティーチェック部８２に出力する。そして、第１のセンスアンプ部７１は水平パリティー発生部８１から印加されるパリティーチェックデータを水平パリティーバス６１の水平パリティーラインＨＰＬ＿１〜ＨＰＬ＿ｍに出力する。
【００４２】
第２のセンスアンプ部７２はｎ個のセンスアンプＳＡＶ１〜ＳＡＶｎを備え、垂直パリティーバス６２の垂直パリティーラインＶＰＬ＿１〜ＶＰＬ＿ｎから印加される垂直チェックデータを増幅して垂直パリティーチェック部８４に出力する。そして、第２のセンスアンプ部７２は垂直パリティー発生部８３から印加されるパリティーチェックデータを垂直パリティーバス６２の垂直パリティーラインＶＰＬ＿１〜ＶＰＬ＿ｎに出力する。
【００４３】
第３のセンスアンプ部７３はｏ（ｍ×ｎ）個のセンスアンプＳＡＤ１〜ＳＡＤｏを備える。そして、第３のセンスアンプ部７３は、メーンメモリセルアレイ３０のメーンビットラインＭＢＬ１１〜ＭＢＬｍｎから印加されるデータを増幅して水平パリティー発生部８１、水平パリティーチェック部８２、垂直パリティー発生部８３、垂直パリティーチェック部８４及び１ビットエラー矯正部８５に出力する。
【００４４】
さらに、エラー矯正コード処理部８０は水平パリティー発生部８１、水平パリティーチェック部８２、垂直パリティー発生部８３、垂直パリティーチェック部８４及び１ビットエラー矯正部８５を備える。
【００４５】
ここで、水平パリティー発生部８１は第３のセンスアンプ部７３の出力データに従いｍ個の水平パリティーデータを生成し、第１のセンスアンプ部７１に出力する。水平パリティー発生部８１は、メーンメモリセルアレイ３０に格納されたデータで水平パリティーをチェックするため水平パリティーデータを生成し、水平パリティーチェックセルアレイ１０に書き込む。
【００４６】
そして、第１のセンスアンプ部７１のｍ個のセンスアンプＳＡＨ１〜ＳＡＨｍは水平パリティーチェック部８２に連結される。即ち、水平パリティーチェック部８２は、第１のセンスアンプ部７１のｍ個の出力と第３のセンスアンプ部７３のｍ個の増幅データを入力にして水平パリティーをチェックし、ｍ個の水平パリティーチェック信号ＨＣＫを１ビットエラー矯正部８５に出力する。
【００４７】
そして、垂直パリティー発生部８３は第３のセンスアンプ７３の出力データに従いｎ個の垂直パリティーデータを生成し、第２のセンスアンプ部７２に出力する。垂直パリティー発生部８３は、メーンメモリセルアレイ３０に格納されたデータで垂直パリティーをチェックするため垂直パリティーデータを生成し、垂直パリティーチェックセルアレイ２０に書き込む。
【００４８】
そして、第２のセンスアンプ部７２のｎ個のセンスアンプＳＡＶ１〜ＳＡＶｎは垂直パリティーチェック部８４に連結される。即ち、垂直パリティーチェック部８４は、第２のセンスアンプ部７２から出力されたｎ個の出力と第３のセンスアンプ部７３から出力されたｎ個の増幅データを入力にして垂直パリティーをチェックし、ｎ個の垂直パリティーチェック信号ＶＣＫを１ビットエラー矯正部８５に出力する。
【００４９】
さらに、１ビットエラー矯正部８５はｍ個の水平パリティーチェック信号ＨＣＫとｎ個の垂直パリティーチェック信号ＶＣＫ、及び第３のセンスアンプ部７３から出力されたｏ個のデータに従い１ビットエラーを矯正してエラー矯正信号ＣＤＱを出力する。さらに、１ビットエラー矯正部８５はメーンメモリセルアレイ３０にデータを書き込むためカラムスイッチングアレイ部１００から印加されたｏ個の入力データを第３のセンスアンプ部７３に出力する。
【００５０】
ここで、センスアンプアレイ部７０はセンシングされたデータを増幅する機能と共に書込みデータをメモリセルに格納するための書込みドライバの機能を同時に行なう。
【００５１】
図７は、図６の水平パリティー発生部８１を示す詳細回路図である。
【００５２】
水平パリティー発生部８１はｍ個の水平パリティーマッピング部ＨＰＭ＿１〜ＨＰＭ＿ｍを備える。ｍ個の水平パリティーマッピング部ＨＰＭ＿１〜ＨＰＭ＿ｍは、第３のセンスアンプ部７３のｏ個のセンスアンプＳＡＤ１〜ＳＡＤｏのうち一部（ｍ個）にそれぞれ対応して連結される。そして、水平パリティー発生部８１の水平パリティーマッピング部ＨＰＭ＿１〜ＨＰＭ＿ｍは、ｍ個の水平パリティーマッピングアレイＨ１〜Ｈｍをそれぞれ排他的論理和し、ｍ個のパリティー発生信号を水平パリティーラインＨＰＬ＿１〜ＨＰＬ＿ｍに出力する。
【００５３】
ここで、第１の水平パリティーマッピング部ＨＰＭ＿１は複数個の排他的ＯＲゲートＸＯＲ０〜ＸＯＲ２を備える。これと同様に、ｍ番目の水平パリティーマッピング部ＨＰＭ＿ｍは複数個の排他的ＯＲゲートＸＯＲ３〜ＸＯＲ５を備える。
【００５４】
即ち、第１の水平パリティーマッピング部ＨＰＭ＿１はｎ個の水平パリティーマッピングアレイＨ１（ＭＢＬ１１〜ＭＢＬ１ｎ）を排他的論理和し、メーンビットラインＭＢＬ１１〜ＭＢＬ１ｎのパリティーデータを水平パリティーラインＨＰＬ＿１に出力する。そして、最後の水平パリティーマッピング部ＨＰＭ＿ｍはｎ個の水平パリティーマッピングアレイＨｎ（ＭＢＬｍ１〜ＭＢＬｍｎ）を排他的論理和し、メーンビットラインＭＢＬ１ｎ〜ＭＢＬｍｎのパリティーデータを水平パリティーラインＨＰＬ＿ｍに出力する。
【００５５】
このような構成を有するｍ個の水平パリティーマッピング部ＨＰＭ＿１〜ＨＰＭ＿ｍのそれぞれは、水平パリティーマッピングアレイＨ１〜Ｈｍの出力で「１」の個数が偶数なのか奇数なのかをチェックする。若し、「１」の個数が奇数であればそれぞれの水平パリティーラインＨＰＬ＿１〜ＨＰＬ＿ｍに「１」を出力し、「１」の個数が偶数であればそれぞれの水平パリティーラインＨＰＬ＿１〜ＨＰＬ＿ｍに「０」を出力する。
【００５６】
図８は図６の垂直パリティー発生部８３を示す詳細回路図である。
【００５７】
垂直パリティー発生部８３はｎ個の垂直パリティーマッピング部ＶＰＭ＿１〜ＶＰＭ＿ｎを備える。ｎ個の垂直パリティーマッピング部ＶＰＭ＿１〜ＶＰＭ＿ｎは、第３のセンスアンプ部７３のｏ個のセンスアンプＳＡＤ１〜ＳＡＤｏのうち一部（ｎ個）にそれぞれ対応して連結される。そして、垂直パリティー発生部８３の垂直パリティーマッピング部ＶＰＭ＿１〜ＶＰＭ＿ｎは、ｎ個の垂直パリティーマッピングアレイＶ１〜Ｖｎをそれぞれ排他的論理和し、ｎ個のパリティー発生信号を垂直パリティーラインＶＰＬ＿１〜ＶＰＬ＿ｎに出力する。
【００５８】
ここで、第１の垂直パリティーマッピング部ＶＰＭ＿１は複数個の排他的ＯＲゲートＸＯＲ６〜ＸＯＲ８を備える。これと同様に、ｎ番目の垂直パリティーマッピング部ＶＰＭ＿ｎは複数個の排他的ＯＲゲートＸＯＲ９〜ＸＯＲ１１を備える。
【００５９】
即ち、第１の垂直パリティーマッピング部ＶＰＭ＿１は、ｍ個の垂直パリティーマッピングアレイＶ１（ＭＢＬ１１〜ＭＢＬｍ１）を排他的論理和し、メーンビットラインＭＢＬ１１〜ＭＢＬｍ１のパリティーデータを垂直パリティーラインＶＰＬ＿１に出力する。そして、最後の垂直パリティーマッピング部ＶＰＭ＿ｎは、ｍ個の垂直パリティーマッピングアレイＶｎ（ＭＢＬ１ｎ〜ＭＢＬｍｎ）を排他的論理和し、メーンビットラインＭＢＬ１ｎ〜ＭＢＬｍｎのパリティーラインＶＰＬ＿ｎに出力する。
【００６０】
このような構成を有するｎ個の垂直パリティーマッピング部ＶＰＭ＿１〜ＶＰＭ＿ｎのそれぞれは、垂直パリティーマッピングアレイＶ１〜Ｖｎの出力で「１」の個数が偶数なのか奇数なのかをチェックする。若し、「１」の個数が奇数であればそれぞれの垂直パリティーラインＶＰＬ＿１〜ＶＰＬ＿ｎに「１」を出力し、「１」の個数が偶数であればそれぞれの垂直パリティーラインＶＰＬ＿１〜ＶＰＬ＿ｎに「０」を出力する。
【００６１】
図９は、図６の水平パリティーチェック部８２を示す詳細回路図である。
【００６２】
水平パリティーチェック部８２はｍ個の水平パリティーチェックマッピング部ＨＰＣＭ＿１〜ＨＰＣＭ＿ｍを備える。ｍ個の水平パリティーチェックマッピング部ＨＰＣＭ＿１〜ＨＰＣＭ＿ｍは、第３のセンスアンプ部７３のｏ個のセンスアンプＳＡＤ１〜ＳＡＤｏのうち一部（ｍ個）にそれぞれ対応して連結される。そして、水平パリティーチェック部８２の水平パリティーチェックマッピング部ＨＰＣＭ＿１〜ＨＰＣＭ＿ｍは、ｍ個の水平パリティーマッピングアレイＨ１〜Ｈｎ及び水平パリティーラインＨＰＬ＿１〜ＨＰＬ＿ｍ上のパリティーデータをそれぞれ排他的論理和し、ｍ個の水平パリティーチェック信号ＨＣＫ＿１〜ＨＣＫ＿ｍを１ビットエラー矯正部８５に出力する。
【００６３】
ここで、第１の水平パリティーチェックマッピング部ＨＰＣＭ＿１は複数個の排他的ＯＲゲートＸＯＲ１２〜ＸＯＲ１５を備える。これと同様に、ｍ番目の水平パリティーチェックマッピング部ＨＰＣＭ＿ｍは複数個の排他的ＯＲゲートＸＯＲ１６〜ＸＯＲ１９を備える。
【００６４】
即ち、水平パリティーチェックマッピング部ＨＰＣＭ＿１の排他的ＯＲゲートＸＯＲ１２〜ＸＯＲ１４は、ｎ個の水平パリティーマッピングアレイＨ１（ＭＢＬ１１〜ＭＢＬ１ｎ）を排他的論理和し、メーンビットラインＭＢＬ１１〜ＭＢＬ１ｎのパリティーチェックデータを出力する。そして、排他的ＯＲゲートＸＯＲ１５は、排他的ＯＲゲートＸＯＲ１４の出力と水平パリティーチェックセルアレイ１０の第１の格納データである水平パリティーラインＨＰＬ＿１上のパリティーデータを排他的論理和し、第１の水平パリティーチェック信号ＨＣＫ＿１を出力する。
【００６５】
これと同様に、最後の水平パリティーチェックマッピング部ＨＰＣＭ＿ｍの排他的ＯＲゲートＸＯＲ１６〜ＸＯＲ１８は、ｎ個の水平パリティーマッピングアレイＨｍ（ＭＢＬｍ１〜ＭＢＬｍｎ）を排他的論理和し、メーンビットラインＭＢＬｍ１〜ＭＢＬｍｎのパリティーチェックデータを出力する。そして、排他的ＯＲゲートＸＯＲ１９は排他的ＯＲゲートＸＯＲ１８の出力と水平パリティーチェックセルアレイ２０の最後の格納データである水平パリティーラインＨＰＬ＿ｍ上のパリティーデータを排他的論理和し、最後の水平パリティーチェック信号ＨＣＫ＿ｍを出力する。
【００６６】
このような構成を有するｍ個の水平パリティーチェックマッピング部ＨＰＣＭ＿１〜ＨＰＣＭ＿ｍのそれぞれは、水平パリティーマッピングアレイＨ１〜Ｈｍの出力データと水平パリティーラインＨＰＬ＿１〜ＨＰＬ＿ｍ上のデータで「１」の個数をチェックする。
【００６７】
若し、水平パリティーマッピングアレイＨ１〜Ｈｍの出力データと水平パリティーラインＨＰＬ＿１〜ＨＰＬ＿ｍ上のデータが同一であれば、水平パリティーチェック信号ＨＣＫ＿１〜ＨＣＫ＿ｍは「０」となる。その反面、水平パリティーマッピングアレイＨ１〜Ｈｍの出力データと水平パリティーラインＨＰＬ＿１〜ＨＰＬ＿ｍ上のデータが異なれば、水平パリティーチェック信号ＨＣＫ＿１〜ＨＣＫ＿ｍは「１」となる。
【００６８】
即ち、水平パリティーチェック信号ＨＣＫ＿１〜ＨＣＫ＿ｍが「０」の場合、メーンメモリセルアレイ３０のセルデータでエラービットがないことを意味する。その反面、水平パリティーチェック信号ＨＣＫ＿１〜ＨＣＫ＿ｍが「１」の場合、メーンメモリセルアレイ３０のセルデータにエラービットがあることを意味する。
【００６９】
図１０は、図６の垂直パリティーチェック部８４に関する詳細回路図である。
垂直パリティーチェック部８４はｎ個の垂直パリティーチェックマッピング部ＶＰＣＭ＿１〜ＶＰＣＭ＿ｎを備える。ｎ個の垂直パリティーチェックマッピング部ＶＰＣＭ＿１〜ＶＰＣＭ＿ｎは、第３のセンスアンプ部７３のｏ個のセンスアンプＳＡＤ１〜ＳＡＤｏのうち一部（ｎ個）にそれぞれ対応して連結される。そして、垂直パリティーチェック部８４の垂直パリティーチェックマッピング部ＶＰＣＭ＿１〜ＶＰＣＭ＿ｎは、ｎ個の垂直パリティーマッピングアレイＶ１〜Ｖｎ及び垂直パリティーラインＶＰＬ＿１〜ＶＰＬ＿ｎ上のパリティーデータをそれぞれ排他的論理和し、ｎ個の垂直パリティーチェック信号ＶＣＫ＿１〜ＶＣＫ＿ｎを１ビットエラー矯正部８５に出力する。
【００７０】
ここで、第１の垂直パリティーチェックマッピング部ＶＰＣＭ＿１は複数個の排他的ＯＲゲートＸＯＲ２０〜ＸＯＲ２３を備える。これと同様に、ｎ番目の垂直パリティーチェックマッピング部ＶＰＣＭ＿ｎは複数個の排他的ＯＲゲートＸＯＲ２４〜ＸＯＲ２７を備える。
【００７１】
即ち、第１の垂直パリティーチェックマッピング部ＶＰＣＭ＿１の排他的ＯＲゲートＸＯＲ２０〜ＸＯＲ２２はｎ個の垂直パリティーマッピングアレイＶ1〜Ｖｎ（ＭＢＬ１１〜ＭＢＬｍｌ）の排他的論理和演算を行い、メーンビットラインＭＢＬ１１〜ＭＢＬｍ１のパリティーチェックデータを出力する。そして、排他的ＯＲゲートＸＯＲ２３は排他的ＯＲゲートＸＯＲ２２の出力と垂直パリティーチェックセルアレイ２０の第１の格納データである垂直パリティーラインＶＰＬ＿１上のパリティーデータを排他的論理和し、第１の垂直パリティーチェック信号ＶＣＫ＿１を出力する。
【００７２】
これと同様に、最後の垂直パリティーチェックマッピング部ＶＰＣＭ＿ｎの排他的ＯＲゲートＸＯＲ２４〜ＸＯＲ２６は、ｎ個の垂直パリティーマッピングアレイＶ１〜Ｖｎ（ＭＢＬ１ｎ〜ＭＢＬｍｎ）を排他的論理和し、メーンビットラインＭＢＬ１ｎ〜ＭＢＬｍｎのパリティーチェックデータを出力する。そして、排他的ＯＲゲートＸＯＲ２７は、排他的ＯＲゲートＸＯＲ２６の出力と垂直パリティーチェックセルアレイ２０の最後の格納データである垂直パリティーラインＶＰＬ＿ｎ上のパリティーデータを排他的論理和し、最後の垂直パリティーチェック信号ＶＣＫ＿ｎを出力する。
【００７３】
このような構成を有するｎ個の垂直パリティーチェックマッピング部ＶＰＣＭ＿１〜ＶＰＣＭ＿ｎのそれぞれは、垂直パリティーマッピングアレイＶ１〜Ｖｎの出力データと垂直パリティーラインＶＰＬ＿１〜ＶＰＬ＿ｎ上のデータで「１」の個数をチェックする。
【００７４】
若し、垂直パリティーマッピングアレイＶ１〜Ｖｎの出力データと水平パリティーラインＶＰＬ＿１〜ＶＰＬ＿ｎ上のデータが同一であれば垂直パリティーチェック信号ＶＣＫ＿１〜ＶＣＫ＿ｎは「０」となる。その反面、垂直パリティーマッピングアレイＶ１〜Ｖｎの出力データと垂直パリティーラインＶＰＬ＿１〜ＶＰＬ＿ｎ上のデータが異なれば垂直パリティーチェック信号ＶＣＫ＿１〜ＶＣＫ＿ｎは「１」となる。
【００７５】
即ち、垂直パリティーチェック信号ＶＣＫ＿１〜ＶＣＫ＿ｎが「０」の場合、メーンメモリセルアレイ３０のセルデータでエラービットがないことを意味する。その反面、垂直パリティーチェック信号ＶＣＫ＿１〜ＶＣＫ＿ｎが「１」の場合、メーンメモリセルアレイ３０のセルデータにエラービットがあることを意味する。
【００７６】
図１１は、図６の１ビットエラー矯正部８５を示す詳細回路図である。
【００７７】
１ビットエラー矯正部８５はｍ個のパリティーエラー矯正部ＰＥＣ＿１〜ＰＥＣ＿ｍを備え、ｏ個のセンスアンプＳＡ_ｄ１〜ＳＡ＿ｄｏを介しメーンメモリセルアレイ３０のメーンビットラインＭＢＬ１１〜ＭＢＬｍｎと連結される。
そして、ｍ個のパリティーエラー矯正部ＰＥＣ＿１〜ＰＥＣ＿ｍのそれぞれは、水平パリティーチェック信号ＨＣＫ＿１〜ＨＣＫ＿ｍ及び垂直パリティーチェック信号ＶＣＫ＿１〜ＶＣＫ＿ｎの論理演算を行なった信号と、メーンビットラインＭＢＬ１１〜ＭＢＬｍｎ上のデータを比較してｏ個のエラー矯正信号ＣＤＱ＿１＿１〜ＣＤＱ＿ｍ＿ｎを出力する。
【００７８】
ここで、第１のパリティーエラー矯正部ＰＥＣ＿１は複数個のＡＮＤゲートＡＮＤ１〜ＡＮＤ３及び複数個の排他的ＮＯＲゲートＸＯＲ２８〜ＸＯＲ３０を備える。ここで、複数個のＡＮＤゲートＡＮＤ１〜ＡＮＤ３は第１の水平パリティーマッピングチェック結果である水平パリティーチェック信号ＨＣＫ＿１と、ｎ個の垂直パリティーチェック信号ＶＣＫ＿１〜ＶＣＫ＿ｎをそれぞれＡＮＤ演算する。そして、複数個の排他的ＮＯＲゲートＸＯＲ２８〜ＸＯＲ３０は、複数個のＡＮＤゲートＡＮＤ１〜ＡＮＤ３の出力と対応するメーンビットラインＭＢＬ１１〜ＭＢＬ１ｎ上のデータを排他的ＯＲ演算してｎ個のエラー矯正信号ＣＤＱ＿１＿１〜ＣＤＱ＿１＿ｎを出力する。
【００７９】
これと同様に、最後のパリティーエラー矯正部ＰＥＣ＿ｍは複数個のＡＮＤゲートＡＮＤ４〜ＡＮＤ６及び複数個の排他的ＮＯＲゲートＸＯＲ３１〜ＸＯＲ３３を備える。ここで、複数個のＡＮＤゲートＡＮＤ４〜ＡＮＤ６は最後の水平パリティーマッピングチェック結果である水平パリティーチェック信号ＨＣＫ＿ｍと、ｎ個の垂直パリティーチェック信号ＶＣＫ＿１〜ＶＣＫ＿ｎをそれぞれＡＮＤ演算する。そして、複数個の排他的ＮＯＲゲートＸＯＲ３１〜ＸＯＲ３３は、複数個のＡＮＤゲートＡＮＤ４〜ＡＮＤ６の出力と対応するメーンビットラインＭＢＬｍ１〜ＭＢＬｍｎの出力を排他的ＯＲ演算し、ｎ個のエラー矯正信号ＣＤＱ＿ｍ＿１〜ＣＤＱ＿ｍ＿ｎを出力する。
【００８０】
なお、本発明について、好ましい実施の形態を基に説明したが、これらの実施の形態は、例を示すことを目的として開示したものであり、当業者であれば、本発明に係る技術思想の範囲内で、多様な改良、変更、付加等が可能である。このような改良、変更等も、特許請求の範囲に記載した本発明の技術的範囲に属することは言うまでもない。
【図面の簡単な説明】
【００８１】
【図１】本発明に係る不良セル矯正回路を含む不揮発性強誘電体メモリ装置に関する構成を示す図である。
【図２】本発明に係る不良セル矯正回路を含む不揮発性強誘電体メモリ装置の他の実施の形態である。
【図３】図１のサブセルアレイに関する詳細回路図である。
【図４】図１のメーンメモリセルアレイに関する詳細な構成を示す図である。
【図５】図１の水平パリティーチェックセルアレイと垂直パリティーチェックセルアレイに関する詳細な構成を示す図である。
【図６】図１のＥＣＣ処理部に関する詳細な構成を示す図である。
【図７】図６の水平パリティー発生部に関する詳細回路図である。
【図８】図６の垂直パリティー発生部に関する詳細回路図である。
【図９】図６の水平パリティーチェック部に関する詳細回路図である。
【図１０】図６の垂直パリティーチェック部に関する詳細回路図である。
【図１１】図６の１ビットエラー矯正部に関する詳細回路図である。
【符号の説明】
【００８２】
１０   水平パリティーチェックセルアレイ
２０   垂直パリティーチェックセルアレイ
３０   メーンメモリセルアレイ
４０   ワードライン／プレートライン駆動部
５０   セルブロックスイッチング部
６０   データバス
６１   水平パリティーバス
６２   垂直パリティーバス
６３   メモリデータバス
７０   センスアンプアレイ部
７１   第１のセンスアンプ部
７２   第２のセンスアンプ部
７３   第３のセンスアンプ部
８０   エラー矯正コード処理部
８１   水平パリティー発生部
８２   水平パリティーチェック部
８３   垂直パリティー発生部
８４   垂直パリティーチェック部
８５   １ビットエラー矯正部
９０   カラムディコーディング部
１００   カラムスイッチアレイ部
１１０   データバッファ部
１２０   Ｉ／Ｏポート部
１３０   ローリダンダンシーセルアレイ
１４０   カラムリダンダンシーセルアレイ
【図１】
2006302488.tif 000003
【図２】
2006302488.tif 000004
【図３】
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【図４】
2006302488.tif 000006
【図５】
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【図６】
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【図７】
2006302488.tif 000009
【図８】
2006302488.tif 000010
【図９】
2006302488.tif 000011
【図１０】
2006302488.tif 000012
【図１１】
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