(57)【要約】【課題】  チップ面積を増大することなく、また、アクセスタイムを劣化することなく、歩留まりの向上が可能なメモリシステムを提供する。【解決手段】  １ビットエラー判定回路２１は、１ビットエラー訂正可能な符号を構築するために必要なパリティビットを参照して修正すべき１ビットエラーを判定し、２ビットエラー検出回路２２は、そのパリティビットに追加される１ビットの拡大ビットを参照して２ビットエラーを検出し、切り替え信号に応じて、２ビットエラーの検出を有効または無効にする。【選択図】  図１
2006179131.tif 000002
【特許請求の範囲】
【請求項１】
エラービットを検出して訂正する機能を有するメモリシステムにおいて、
メモリコアに記憶されたデータビットと、１ビットエラー訂正可能な符号を構築するために必要なパリティビットを参照して修正すべき１ビットエラーを判定する判定回路と、
前記データビットと、前記パリティビットに追加される１ビットの拡大ビットを参照して２ビットエラーを検出する機能を有し、切り替え信号に応じて、前記２ビットエラーの検出を有効または無効にする検出回路と、
を有することを特徴とするメモリシステム。
【請求項２】
前記判定回路から出力される第１のシンドローム信号をデコードしてエラービットを特定する信号を生成するとともに、前記検出回路から出力される１ビットデータから構成される第２のシンドローム信号をもとに、２ビットエラー検出時には、前記エラービットを特定しないシンドロームデコーダを有することを特徴とする請求項１記載のメモリシステム。
【請求項３】
前記切り替え信号は機能試験時に入力されるテスト信号であり、前記検出回路は、前記機能試験時にのみ前記２ビットエラーの検出を有効にし、それ以外のときには無効にすることを特徴とする請求項１記載のメモリシステム。
【請求項４】
前記判定回路は、ハミング符号または拡大ハミング符号を用いて１ビットエラーを判定することを特徴とする請求項１記載のメモリシステム。
【請求項５】
前記検出回路は、拡大ハミング符号を用いて２ビットエラーを検出することを特徴とする請求項１記載のメモリシステム。
【請求項６】
前記メモリコアは、１本のコラム選択線で複数のビットが選択可能な構成であり、１ビットエラー訂正可能な符号を構築するために必要な前記パリティビットに対して、前記パリティビットを選択する前記コラム選択線で選択されるビット数が多い場合に、余剰ビットを前記拡大ビットとして使用することを特徴とする請求項１記載のメモリシステム。
【請求項７】
前記パリティビットは、前記メモリコアに記憶されていることを特徴とする請求項１記載のメモリシステム。
【請求項８】
前記切り替え信号は外部から入力される信号であることを特徴とする請求項１記載のメモリシステム。
【請求項９】
前記判定回路は、前記検出回路にて２ビットエラー検出時には、エラービットを特定しない旨の信号を生成することを特徴とする請求項１記載のメモリシステム。
【請求項１０】
エラービットを検出して訂正する機能を有する半導体記憶装置において、
メモリコアに記憶されたデータビットと、１ビットエラー訂正可能な符号を構築するために必要なパリティビットを参照して修正すべき１ビットエラーを判定する判定回路と、
前記データビットと、前記パリティビットに追加される１ビットの拡大ビットを参照して２ビットエラーを検出する機能を有し、切り替え信号に応じて、前記２ビットエラーの検出を有効または無効にする検出回路と、
を有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリシステム及び半導体記憶装置に関し、特にエラー訂正機能を有するメモリシステム及び半導体記憶装置に関する。
【背景技術】
【０００２】
近年、情報機器に搭載されるＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置において、必要となるメモリ容量は急速に増大している。このメモリ容量の増大には微細化技術の進展で対応してきたが、微細化技術が進むとメモリセルの信頼性が低下してくる問題があった。
【０００３】
従来、メモリセルアレイに余分に記憶領域（冗長領域）を設けて、通常のメモリセルアレイ領域の不良のあるメモリセルの代わりに、冗長領域の良品のメモリセルを選択して、不良を救済する冗長技術があった。この技術では、救済したいエラービット１つに対し、冗長領域の１つの列が必要である。しかし、近年の半導体のさらなる微細化に伴い、不良数が多くなっている。このため、従来と同じ冗長領域の列数（以下冗長数という）では不良を救済しきれず、やむを得ず冗長数を増やしている。冗長数を増やすと、冗長情報を取得するために最初に行われる機能試験において、エラービットをより多く救済でき、歩留まりは向上するが、チップ面積が増大することによりウェハ１枚から得られる良品の数が抑制されてしまうため、冗長数を増やさずに歩留まりを向上する手段が求められている。
【０００４】
ところで、近年、性能向上や歩留まり向上を目的にしてエラーを検出して訂正するＥＣＣ（Error Checking and Correcting）機能を有するメモリシステムが増えている。
代表的なものに、１ビット訂正可能なハミング符号を用いてエラー検出訂正を行うＥＣＣ回路を有したメモリシステムがある。
【０００５】
図４は、ハミング符号を用いてエラー検出訂正を行うＥＣＣ回路を有したメモリシステムの概略を示す図である。
メモリシステムのメモリコア５０は、例えば６４ビットのデータビットを記憶するデータビット記憶領域５１、８ビットのパリティビットを記憶するパリティビット記憶領域５２を有している。また、これらのデータを読み出す読み出し回路５３を有している。
【０００６】
ＥＣＣ回路６０は、データビットとパリティビットをもとに、１ビットのエラービットを検出して訂正を行う機能を有し、１ビットエラー判定回路６１、シンドロームデコーダ６２、エラー訂正回路６３、データ選択回路６４を具備している。
【０００７】
１ビットエラー判定回路６１は、データビットと、パリティビットを合わせたビット数で構成される１つの符号を参照して、同一符号内に１ビットエラーがあるか否かを判定する。
【０００８】
通常、８ビットのデータビットに対して１ビット訂正可能なハミング符号を構築するために必要なパリティビットは４ビットである。同様に、１６ビットのデータビットに対して５ビットのパリティビット、３２ビットのデータビットに対して６ビットのパリティビット、６４ビットのデータビットに対して７ビットのパリティビットが必要となっている。以下、データビットが６４ビット、パリティビットが７ビットの場合を例にして説明する。１ビットエラー判定回路６１は、１ビットエラー判定結果として、ハミング符号に基づく７ビットのシンドローム信号を作成し、シンドロームデコーダ６２に送出する。シンドローム信号は、読み出したデータビットとパリティビットに誤りがなければ全て０となり、誤りがある場合には、エラービットを特定するエラーパターンが現われる信号である。
【０００９】
シンドロームデコーダ６２は、７ビットのシンドローム信号をデコードし、エラーが発生した箇所を示す６４ビットのエラービット特定フラグ信号を生成する。
エラー訂正回路６３は、エラービット特定フラグ信号により特定されたアドレスのデータを反転して、１ビットのエラー訂正を行う。
【００１０】
訂正した６４ビットのデータは、データ選択回路６４により、例えば、１６ビットずつ選択され、図示しないＩ／Ｏピンから出力される。
図５は、ハミング符号に基づく従来のエラー訂正を行う様子を模式的に示す図であり、（Ａ）は同一符号内に１ビットのエラービットが存在した場合、（Ｂ）は同一符号内に２ビットのエラービットが存在した場合のハミング符号に基づくエラー訂正の様子を示している。
【００１１】
図中で、「○」が正常ビット、「×」がエラービットを示している。また、図４で示したエラー訂正回路６３を模式的に示している。エラー訂正回路６３は、複数のＥｘＯＲ（排他的論理和）回路６３ａからなる。図４で示したシンドロームデコーダ６２で生成されたエラービット特定フラグ信号に応じて、エラービット特定フラグが立ったビットをＥｘＯＲ回路６３ａで反転して出力する。図５（Ａ）の場合は、１ビットのエラービットを正しく訂正して出力している。しかし、図５（Ｂ）のように、２ビットエラービットが存在する場合、ハミング符号の訂正能力を超えているために、同一符号内の正常なデータを修正（反転）して３ビットエラーにしてしまうことがあり、かえってエラーを増やしてしまう可能性があった。
【００１２】
これを防止するために、１ビットエラー訂正かつ２ビットエラー検出可能な拡大ハミング符号を用いてエラー検出訂正を行うＥＣＣ回路を有したメモリシステムがある（例えば、特許文献１、特許文献２参照）。拡大ハミング符号は、ハミング符号に２ビットエラー検出用のパリティビットを１ビット追加したものである。
【００１３】
図６は、拡大ハミング符号を用いてエラー検出訂正を行うＥＣＣ回路の有したメモリシステムの概略を示す図である。
拡大ハミング符号によるエラー検出訂正を行うＥＣＣ回路７０は、１ビットのエラービットの訂正及び２ビットのエラービットの検出を行う機能を有し、１ビットエラー判定・２ビットエラー検出回路７１、シンドロームデコーダ７２、エラー訂正回路７３、データ選択回路７４を具備している。
【００１４】
１ビットエラー判定・２ビットエラー検出回路７１は、例えば６４ビットのデータビットと８ビットのパリティビットを参照して、同一符号内に訂正すべき１ビットエラーがあるか否かを判定するとともに、２ビットエラーも検出する。具体的には、拡大ハミング符号に基づく８ビットのシンドローム信号を作成し、シンドロームデコーダ７２に送出する。
【００１５】
シンドロームデコーダ７２は、８ビットのシンドローム信号をデコードし、訂正すべき１ビットエラーが発生した箇所を示す６４ビットのエラービット特定フラグ信号を生成する。
【００１６】
エラー訂正回路７３は、エラービット特定フラグ信号により特定されたアドレスのデータを反転して、１ビットのエラー訂正を行う。２ビットエラーが検出された場合には、データの反転を行わない。
【００１７】
訂正した６４ビットのデータは、データ選択回路７４により、例えば１６ビットずつ選択され、図示しないＩ／Ｏピンから出力される。
図７は、拡大ハミング符号に基づく従来のエラー訂正を行う様子を模式的に示す図であり、（Ａ）は同一符号内に１ビットのエラービットが存在した場合、（Ｂ）は同一符号内に２ビットのエラービットが存在した場合の拡大ハミング符号を用いたエラー訂正の様子を示している。
【００１８】
図中で、「○」が正常ビット、「×」がエラービットを示している。また、図６で示したエラー訂正回路７３を模式的に示している。エラー訂正回路７３は、複数のＥｘＯＲ回路７３ａからなる。図６で示したシンドロームデコーダ７２で生成されたエラービット特定フラグ信号に基づいて、エラービット特定フラグが立ったビットをＥｘＯＲ回路７３ａで反転して出力する。図７（Ａ）の場合は、前述したハミング符号を用いた場合と同様に１ビットのエラービットを正しく訂正して出力している。一方、図７（Ｂ）のように、２ビットエラービットが存在する場合、エラービット特定フラグを立てず、データの反転を行わずに出力することで、ハミング符号のように、エラーを増やしてしまうことを防止している。
【特許文献１】特開平１１−１０２３２６号公報（段落番号〔００１８〕、〔００１９〕）
【特許文献２】特開２０００−１４９５９８号公報（段落番号〔００１５〕）
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、拡大ハミング符号のように１ビットエラー訂正かつ２ビットエラー検出可能な機能を用いた場合には、追加されるパリティビットを用いた制御が加わるので、アクセスタイムの劣化を伴うという問題があった。
【００２０】
その理由から、通常はハミング符号のような１ビット訂正可能なエラー訂正機能が使用されている。しかし、前述のように２ビット以上のエラービットが存在する場合、エラーを増やしてしまう可能性があるので、エラービットの救済に必要な冗長数などの冗長情報を取得する最初の機能試験を、エラー訂正機能を無効にして行っていた。そして、最初の機能試験で全体のエラービットの数が所定の冗長数を超えた場合には、同一符号内に１ビットエラーしか発生していないようなチップで、エラー訂正機能を適用することで実際は救済可能なチップであっても不良チップとして捨てており、歩留まりを高めることはできなかった。
【００２１】
また、歩留まりを高めるために冗長数を増やすと、チップサイズが増大し、量産時のチップコストが高くなるという問題があった。
本発明はこのような点に鑑みてなされたものであり、チップ面積を増大することなく、また、アクセスタイムを劣化することなく、歩留まりの向上が可能なメモリシステム及び半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【００２２】
本発明では上記問題を解決するために、エラービットを検出して訂正する機能を有するメモリシステムにおいて、図１に示すように、メモリコア１０に記憶されたデータビットと、１ビットエラー訂正可能な符号を構築するために必要なパリティビットを参照して修正すべき１ビットエラーを判定する判定回路（１ビットエラー判定回路２１）と、データビットと、そのパリティビットに追加される１ビットの拡大ビットを参照して２ビットエラーを検出する機能を有し、切り替え信号に応じて、２ビットエラーの検出を有効または無効にする検出回路（２ビットエラー検出回路２２）と、を有することを特徴とするメモリシステムが提供される。
【００２３】
上記の構成によれば、１ビットエラー判定回路２１は、１ビットエラー訂正可能な符号を構築するために必要なパリティビットを参照して修正すべき１ビットエラーを判定し、２ビットエラー検出回路２２は、そのパリティビットに追加される１ビットの拡大ビットを参照して２ビットエラーを検出し、切り替え信号に応じて、２ビットエラーの検出を有効または無効にする。
【発明の効果】
【００２４】
本発明は、１ビットエラー訂正可能な符号を構築するために必要なパリティビットを参照して修正すべき１ビットエラーを判定し、パリティビットに追加される１ビットの拡大ビットを参照して２ビットエラーを検出し、外部から入力される切り替え信号に応じて、２ビットエラーの検出を有効または無効にするので、切り替え信号によって、１ビットエラー訂正のみを行うか、１ビットエラー訂正及び２ビットエラー検出を行うかを切り替えることができる。これにより、例えば、冗長情報を取得する最初の機能試験時には、２ビットエラー検出を有効にして、１ビットエラー訂正及び２ビットエラー検出を行うことで冗長数を増やすことなく歩留まりを向上させることができる。また、通常動作時は、２ビットエラー検出を無効にすることで、アクセスタイムの劣化を防止することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本発明の実施の形態のメモリシステムの構成を示す図である。
本発明の実施の形態のメモリシステムは、メモリコア１０、ＥＣＣ回路２０を有している。
【００２６】
メモリコア１０は、例えば６４ビットのデータビットを記憶するデータビット記憶領域１１、８ビットのパリティビットを記憶するパリティビット記憶領域１２を有している。
パリティビットは、１ビットエラー訂正可能な符号または、１ビットエラー訂正可能かつ２ビットエラー検出可能な符号の原理に基づき生成されている。以下では、１ビットエラー訂正可能な符号としてハミング符号を、１ビットエラー訂正可能かつ２ビットエラー検出可能な符号として拡大ハミング符号を例に説明するが、これに限定するものではない。
【００２７】
通常、ハミング符号は、８ビットのデータビットに対して４ビットのパリティビット、１６ビットのデータビットに対して５ビットのパリティビット、３２ビットのデータビットに対して６ビットのパリティビット、６４ビットのデータビットに対して７ビットのパリティビットで構成される。つまり、符号長が長いほど、情報ビットに対するパリティビットの割合が小さくなり、チップ面積を小さくできる。一般的に、チップ面積の観点から、３２ビットのデータビットに対して６ビットのパリティビット、もしくは、６４ビットのデータビットに対して７ビットのハミング符号が使用されることが多い。以下では、６４−７ビットのハミング符号を用いた場合を例にして説明する。
【００２８】
一方、拡大ハミング符号は、ハミング符号よりもパリティビットが１ビット多く必要である。
読み出し回路１３は、メモリコア１０からデータビット及びパリティビットを外部に読み出す。なお、メモリコア１０の詳細な構成は後述する。
【００２９】
ＥＣＣ回路２０は、１ビットエラー判定回路２１、２ビットエラー検出回路２２、シンドロームデコーダ２３、エラー訂正回路２４、データ選択回路２５を具備している。
１ビットエラー判定回路２１は、メモリコア１０に記憶された６４ビットのデータビットと、１ビットエラー訂正可能なハミング符号を構築するために必要な７ビットのパリティビットを参照して、同一符号内に修正すべき１ビットエラーがあるか否かを判定する。１ビットエラー判定回路２１は、例えば、ＥｘＯＲ回路のゲートアレイにより構成されており、ハミング符号に基づく７ビットのシンドローム信号を作成し、シンドロームデコーダ２３に送出する。シンドローム信号は、読み出したデータビットとパリティビットに誤りがなければ全て０となり、誤りがある場合には、エラービットを特定するエラーパターンが現われる信号である。
【００３０】
２ビットエラー検出回路２２は、６４ビットのデータビットと、７ビットパリティビットに追加される１ビットの拡大ビットを参照して２ビットエラーを検出する。２ビットエラー検出回路２２は、例えば、ＥｘＯＲ回路のゲートアレイにより構成されており、２ビットエラーか否かの１ビットデータから構成されるシンドローム信号を生成してシンドロームデコーダ２３に送出する。さらに、２ビットエラー検出回路２２は、例えば、外部から入力される切り替え信号に応じて２ビットエラーの検出を有効または無効にする。この切り替え信号は、例えば、エラービットの救済に必要な冗長数などの冗長情報を取得する最初の機能試験時に図示しない外部入出力端子を介して入力されるテスト信号であり、２ビットエラー検出回路２２は、その機能試験時にのみ２ビットエラーの検出を有効にし、それ以外のときには無効にする。
【００３１】
シンドロームデコーダ２３は、７ビットのシンドローム信号をデコードし、エラービットを特定する６４ビットのエラービット特定フラグ信号を生成し、エラー訂正回路２４に送出する。ただし、２ビットエラー検出回路２２において、２ビットエラー検出が有効のとき、２ビットエラーを検出した旨の信号を受けると、計８ビットのデータを参照して、拡大ハミング符号に基づき、エラービットを特定しない旨の信号をエラー訂正回路２４に送出する。
【００３２】
エラー訂正回路２４は、エラービット特定フラグ信号により特定されたアドレスのデータを反転して、１ビットのエラー訂正を行う。２ビットエラーが検出された場合には、データの反転を行わない。
【００３３】
データ選択回路２５は、訂正した６４ビットのデータを、例えば１６ビットずつ選択し、図示しないＩ／Ｏピンから出力される。
なお、図１のようなメモリシステムは、例えば、ＥＣＣ機能を内蔵したＤＲＡＭなどの半導体記憶装置として実現される。
【００３４】
次に、メモリコア１０の詳細を説明する。
図２は、一般的なＤＲＡＭコアの構成図である。
ＤＲＡＭコアは、複数のセグメントからなり、それぞれメモリセルアレイ３０と、センスアンプ群３１、サブワードデコーダ群３２からなる。また、セグメント列ごとに、複数のコラム選択線ＣＬを選択するコラムデコーダ群３３、セグメント行ごとに、複数のメインワード線ＭＷＬを選択するメインワードデコーダ群３４を有している。また、アンプ回路群３５は、図１の読み出し回路１３に相当し、センスアンプ群３１で読み出されたデータをメインデータバス線ＭＤＱを介して出力する。
【００３５】
図３は、図２のＤＲＡＭコアの１セグメントを詳細に示した図である。
図のように、メモリセル３０ａがアレイ状に配置されている。このようなＤＲＡＭコアでは、１本のコラム選択線ＣＬが選択されることによって、複数（４ビットの場合が多い）のセンスアンプが選択される。例えば、図３のように、コラムデコーダ３３ａによってコラム選択線ＣＬｓが選択され、サブワードデコーダ（図示せず）によってワード線ＷＬａが活性化されると、４つのセンスアンプ３１ａが選択される。そして、それぞれのセンスアンプ３１ａに接続されるビット線ＢＬペアを介してメモリセル３０ａのデータが読み出される。読み出されたデータは、それぞれ横方向に配設された４対のローカルデータバス線ＬＤＱを介して、縦方向に配設された４対のメインデータバス線ＭＤＱに接続される。４対のメインデータバス線ＭＤＱは、それぞれＡＭＰ回路３５ａに接続され、ＤＲＡＭコアからデータが読み出される。
【００３６】
このようなメモリコア１０の場合、６４−７ビットのハミング符号を構成する場合、パリティビットに割り当てる記憶領域に、１ビットの余剰セルが存在し、通常は使用されないようになっている。本発明の実施の形態のメモリシステムでは、この余剰の１ビットを拡大ビットとして拡大ハミング符号を構成することに用いる。
【００３７】
以下、図１を用いて本発明の実施の形態のメモリシステムの動作を説明する。
まず冗長情報を取得する最初の機能試験時のメモリシステムの動作を説明する。
例えば、同一符号内に１ビットのエラービットが存在する場合、１ビットエラー判定回路２１は、メモリコア１０に記憶された６４ビットのデータビットと、７ビットのパリティビットを参照し、７ビットのシンドローム信号を作成し、シンドロームデコーダ２３に送出する。シンドロームデコーダ２３は、７ビットのシンドローム信号をデコードし、エラーが発生した箇所を示す６４ビットのエラービット特定フラグ信号を生成し、エラー訂正回路２４に送出する。エラー訂正回路２４は、エラービット特定フラグ信号により特定されたアドレスのデータを反転して１ビットのエラー訂正を行う。訂正されたデータはデータ選択回路２５を介して出力される。
【００３８】
一方、機能試験時に同一符号内に２ビットのエラービットが存在する場合、２ビットエラー検出回路２２は、メモリコア１０から読み出された１ビットの拡大ビットと、６４ビットのデータビットを参照して、拡大ハミング符号に基づき２ビットエラーを検出する。そして、２ビットエラーを検出した旨の１ビットの信号をシンドロームデコーダ２３に送出する。シンドロームデコーダ２３は、２ビットエラーを検出した旨の信号を受けると、エラー訂正回路２４でのエラー訂正を防止するために、例えば、エラービット特定フラグを立てない旨の信号をエラー訂正回路２４に送出する。エラー訂正回路２４は、２ビットエラーが検出された場合には、データの訂正を行わずそのままデータ選択回路２５を介して出力する。この場合には、メモリセルアレイの冗長領域によってエラービットを救済する。
【００３９】
なお、２ビットエラー検出時、１ビットエラー判定回路２１が、２ビットエラー検出回路２２から２ビットエラーを検出した旨の信号を受けるようにして、シンドロームデコーダ２３に対し、エラービットを特定しない旨の信号を生成して送出し、強制的にエラービット特定フラグを出さない状態にするようにしてもよい。
【００４０】
このように、機能試験時に同一符号内の１ビットエラーに対し冗長領域による救済をせず、エラー訂正機能を用いて訂正し、２ビット以上の不良があった場合のみ冗長セルで救済するので、冗長数を増やしてチップ面積を増大することなく、歩留まりを向上することができる。
【００４１】
一方、最初の機能試験後の通常動作時あるいはアクセス試験などその他のモードでは、切り替え信号によって２ビットエラー検出回路２２による２ビットエラーの検出を無効にする。このような場合、シンドロームデコーダ２３では、２ビットエラー検出回路２２から出力される１ビットデータから構成されるシンドローム信号が無効になるので、７ビットのパリティビットで、エラービット特定フラグ信号が生成される。そして、１ビットエラー発生時には、エラー訂正回路２４にてエラー訂正を行い、データ選択回路２５を介して出力する。
【００４２】
拡大ビットを用いると、通常動作やアクセス試験時には、２ビットエラー検出回路２２、シンドロームデコーダ２３において処理する論理段数が多くなり、動作速度が遅くなるが、２ビットエラー検出を機能試験時にのみ有効にするため、アクセスタイムを劣化することがない。
【００４３】
また、メモリコア１０において、図３のようなものとすることで、コラム選択線ＣＬで選択されるビット数が１ビットエラー訂正に必要な符号に対して多いため、この余剰ビットを２ビットエラー検出が可能な符号にするのに必要な１ビットに当てることで、面積の増加なしに１ビットエラー訂正可能なシステムを、１ビットエラー訂正可能かつ２ビットエラー検出可能なシステムに切り替えることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態のメモリシステムの構成を示す図である。
【図２】一般的なＤＲＡＭコアの構成図である。
【図３】図２のＤＲＡＭコアの１セグメントを詳細に示した図である。
【図４】ハミング符号を用いてエラー検出訂正を行うＥＣＣ回路を有したメモリシステムの概略を示す図である。
【図５】ハミング符号に基づく従来のエラー訂正を行う様子を模式的に示す図であり、（Ａ）は同一符号内に１ビットのエラービットが存在した場合、（Ｂ）は同一符号内に２ビットのエラービットが存在した場合のハミング符号に基づくエラー訂正の様子を示している。
【図６】拡大ハミング符号を用いてエラー検出訂正を行うＥＣＣ回路の有したメモリシステムの概略を示す図である。
【図７】拡大ハミング符号に基づく従来のエラー訂正を行う様子を模式的に示す図であり、（Ａ）は同一符号内に１ビットのエラービットが存在した場合、（Ｂ）は同一符号内に２ビットのエラービットが存在した場合の拡大ハミング符号を用いたエラー訂正の様子を示している。
【符号の説明】
【００４５】
１０  メモリコア
１１  データビット記憶領域
１２  パリティビット記憶領域
１３  読み出し回路
２０  ＥＣＣ回路
２１  １ビットエラー判定回路
２２  ２ビットエラー検出回路
２３  シンドロームデコーダ
２４  エラー訂正回路
２５  データ選択回路
【図１】
2006179131.tif 000003
【図２】
2006179131.tif 000004
【図３】
2006179131.tif 000005
【図４】
2006179131.tif 000006
【図５】
2006179131.tif 000007
【図６】
2006179131.tif 000008
【図７】
2006179131.tif 000009