(57)【要約】【課題】書き込み電圧を低減でき、微細化に有利な半導体集積回路装置およびその書き込み方法を提供する。【解決手段】半導体集積回路装置は、マトリクス状に設けられ、それぞれが浮遊ゲートと制御ゲートとを有する複数のメモリセルトランジスタＭＴを備えたメモリセルアレイ１３と、前記メモリセルアレイの周辺に配置され、電流経路の一端が選択制御ゲートに接続された第１高耐圧系トランジスタＴＲ３と、電流経路の一端が前記選択制御ゲートに隣接する第１非選択制御ゲートに接続され、前記第１非選択制御ゲートに前記メモリセルトランジスタの電流経路が導通する程度の中間電圧を印加して、前記選択制御ゲートと前記第１非選択ゲートとの間に生じた第１容量カップリングにより、前記選択制御ゲートに印加された電圧を書き込み電圧まで上昇させる第２高耐圧系トランジスタＴＲ２とを備えた高電圧系回路領域１２とを具備する。【選択図】      図１
2006302411.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に設けられ、それぞれがゲート絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御ゲートとを有する複数のメモリセルトランジスタを備えたメモリセルアレイと、
前記メモリセルアレイの周辺に配置され、電流経路の一端が選択制御ゲートに接続された第１高耐圧系トランジスタと、電流経路の一端が前記選択制御ゲートに隣接する第１非選択制御ゲートに接続され、前記第１非選択制御ゲートに前記メモリセルトランジスタの電流経路が導通する程度の中間電圧を印加して、前記選択制御ゲートと前記第１非選択ゲートとの間に生じた第１容量カップリングにより、前記選択制御ゲートに印加された電圧を書き込み電圧まで上昇させる第２高耐圧系トランジスタとを備えた高電圧系回路領域とを具備すること
を特徴とする半導体集積回路装置。
【請求項２】
前記高電圧系回路領域は、電流経路の一端が前記選択制御ゲートに隣接する第２非選択制御ゲートに接続され、前記第２非選択制御ゲートに前記メモリセルトランジスタの電流経路が導通する程度の中間電圧を印加して、前記選択制御ゲートと前記第２非選択制御ゲートとの間に生じた第２容量カップリングにより前記選択制御ゲートに印加された電圧を書き込み電圧まで上昇させる第３高耐圧系トランジスタを更に備えること
を特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記メモリセルアレイの周辺に配置され、周辺トランジスタを備えた低電圧系回路領域とを更に具備し、
前記メモリセルトランジスタのゲート絶縁膜の厚さは前記周辺トランジスタのゲート絶縁膜と同等であるかまたは薄く、前記周辺トランジスタのゲート絶縁膜の厚さは前記高耐圧系トランジスタのゲート絶縁膜の厚さよりも薄いこと
を特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記低電圧系回路領域は、アドレス信号をデコードするアドレスバッファであり、
前記高電系回路領域は、前記アドレス信号に従い前記メモリセルトランジスタを選択するロウデコーダであり、
前記高耐圧系トランジスタは、前記メモリセルトランジスタの制御ゲートに書き込み電圧を転送する転送トランジスタであること
を特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
マトリクス状に設けられ、それぞれがゲート絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御ゲートとを有する複数のメモリセルトランジスタを備えたメモリセルアレイを具備し、
選択されるメモリセルトランジスタの選択制御ゲートに、書き込み電圧よりも低い電圧を印加し、
前記選択制御ゲートに隣接した非選択のメモリセルトランジスタの非選択制御ゲートに前記メモリセルトランジスタの電流経路が導通する程度の中間電圧を印加して、前記選択制御ゲートと前記非選択ゲートとの間に生じた容量カップリングにより、前記選択制御ゲートに印加された電圧を書き込み電圧まで上昇させ、前記選択されるメモリセルトランジスタを書き込むこと
を特徴とする半導体集積回路装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置およびその書き込み方法に関し、例えば、ＮＡＮＤ型フラッシュメモリのロウデコーダに配置された転送トランジスタ等の高耐圧系トランジスタを備えた半導体集積回路装置等に適用されるものである。
【背景技術】
【０００２】
従来より、例えば、ＮＡＮＤ型フラッシュメモリのロウデコーダに配置される転送トランジスタ等の高耐圧系トランジスタには大きな電圧が印加される。上記転送トランジスタの制御ゲートには、選択ワード線にいわゆる書き込み電圧Ｖpgmを転送するために必要な高電圧（Ｖpgm +Ｖth、Ｖpgm 等）が印加される。
【０００３】
例えば、特許文献１中の図６（Ａ）、図７等には、上記高電圧系トランジスタによって書き込み電圧Ｖpgm を制御ゲートに転送する例が開示されている。この書き込み電圧の電圧値は、近年のメモリセル数の増大に伴い増大する傾向にある。
【０００４】
さらに、上記書き込み電圧の電圧値は１８Ｖ程度と非常に高いため、例えば、ゲート絶縁膜が破壊されたり、隣接する高耐圧系トランジスタ間に素子分離絶縁膜を介していわゆるフィールド反転が発生する等の問題が発生する。そのため、ゲート絶縁膜の膜厚を厚くしたり、隣接する高耐圧系トランジスタ間の距離を大きくする等の必要がある。
【０００５】
その結果、セル面積が増大して集積化を阻害し、微細化に不利であるという事情がある。
【０００６】
上記のように従来の半導体集積回路装置およびその書き込み方法では、書き込み電圧が増大して、微細化に対して不利であるという事情があった。
【特許文献１】特平開１０−３０２４８８号公報  明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は上記のような事情に鑑みて、書き込み電圧を低減でき、微細化に対して有利な半導体集積回路装置およびその書き込み方法を提供する。
【課題を解決するための手段】
【０００８】
この発明の一態様によれば、マトリクス状に設けられ、それぞれがゲート絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御ゲートとを有する複数のメモリセルトランジスタを備えたメモリセルアレイと、前記メモリセルアレイの周辺に配置され、電流経路の一端が選択制御ゲートに接続された第１高耐圧系トランジスタと、電流経路の一端が前記選択制御ゲートに隣接する第１非選択制御ゲートに接続され、前記第１非選択制御ゲートに前記メモリセルトランジスタの電流経路が導通する程度の中間電圧を印加して、前記選択制御ゲートと前記第１非選択ゲートとの間に生じた第１容量カップリングにより、前記選択制御ゲートに印加された電圧を書き込み電圧まで上昇させる第２高耐圧系トランジスタとを備えた高電圧系回路領域とを具備する半導体集積回路装置を提供できる。
【０００９】
この発明の一態様によれば、マトリクス状に設けられ、それぞれがゲート絶縁膜上に設けられた浮遊ゲートと、前記浮遊ゲート上に設けられたゲート間絶縁膜と、前記ゲート間絶縁膜上に設けられた制御ゲートとを有する複数のメモリセルトランジスタを備えたメモリセルアレイを具備し、選択されるメモリセルトランジスタの選択制御ゲートに、書き込み電圧よりも低い電圧を印加し、前記選択制御ゲートに隣接した非選択のメモリセルトランジスタの非選択制御ゲートに前記メモリセルトランジスタの電流経路が導通する程度の中間電圧を印加して、前記選択制御ゲートと前記非選択ゲートとの間に生じた容量カップリングにより、前記選択制御ゲートに印加された電圧を書き込み電圧まで上昇させ、前記選択されるメモリセルトランジスタを書き込む半導体集積回路装置の書き込み方法を提供できる。
【発明の効果】
【００１０】
この発明によれば、書き込み電圧を低減でき、微細化に対して有利な半導体集積回路装置およびその書き込み方法を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１２】
［第１の実施形態］
まず、この発明の第１の実施形態に係る半導体集積回路装置について、ＮＡＮＤ型フラッシュメモリを例に挙げ、図１を用いて説明する。図１は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイとその周辺回路を模式的に示す平面図である。
【００１３】
図示するように、ＮＡＮＤ型フラッシュメモリ１１は、アドレスバッファ１９、ロウデコーダ１２、メモリセルアレイ１３、センスアンプ１４、ソース線ドライバ１５を備えている。
【００１４】
アドレスバッファ１９は、ロウデコーダ１２にアドレスをデコードするように構成されている。
【００１５】
ロウデコーダ１２は、上記アドレスバッファ１３からのアドレスに従い、ワード線ＷＬ１〜ＷＬ８、選択セレクトゲート線ＳＧＤ、ＳＧＳを選択するように構成されている。また、ロウデコーダ１２は、ロウメインデコーダ回路１６、コア部（ロウサブデコーダ回路）１７を備えている。ロウメインデコーダ回路１６は、ロウアドレス信号をデコードして、ロウアドレスデコード信号をコア部１７に送信する。コア部１７は、転送ゲート線ＴＧにゲートが共通接続されたトランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳ、高電圧系トランジスタ（転送トランジスタ）ＴＲ１〜ＴＲ８を備えている。
【００１６】
メモリセルアレイ１３は、マトリクス状に配置された複数個のＮＡＮＤセル１８を有している。ＮＡＮＤセル１８のそれぞれは、８個のメモリセルトランジスタＭＴ、選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、半導体基板の主表面上にゲート絶縁膜を介して設けられた浮遊ゲートＦＧ、浮遊ゲートＦＧ上に設けられたゲート間絶縁膜、ゲート間絶縁膜上に設けられた制御ゲートＣＧを備えた積層構造である（図示せず）。メモリセルトランジスタＭＴは、隣接するものでソース／ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２の間にその電流経路が直列接続されるように配置されている。尚、メモリセルトランジスタＭＴの個数は、８個に限らず、例えば、１６個、３２個等であってもよく、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセル１８を選択できれば、選択トランジスタＳＴ１、ＳＴ２のいずれか一方のみが設けられていても良い。
【００１７】
同一列にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ１〜ＷＬ８のいずれかに共通接続され、同一行にある選択トランジスタＳＴ１、ＳＴ２のゲートはそれぞれセレクトゲートＳＧＤ、ＳＧＳに接続されている。同一行にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ１〜ＢＬｎのいずれかに接続されている。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、ソース線ドライバ１５に接続されている。
【００１８】
センスアンプ１４は、選択されたメモリセルトランジスタＭＴから読み出したデータを増幅するように構成されている。
【００１９】
ソース線ドライバ１５は、ソース線ＳＬに電圧を印加するように構成されている。
【００２０】
＜書き込み動作＞
次に、図１中のコア部１７およびメモリセルアレイ１３の必要な部分を抽出して、選択されたメモリセルトランジスタＭＴの書き込み動作について、図２乃至図８を用いて説明する。
【００２１】
図２はこの実施形態に係る半導体集積回路装置の書き込み動作を示すタイミングチャート図である。図３〜図５、図７はこの実施形態の半導体集積回路装置の書き込み動作を説明するための回路図である。図６、図８は、この実施形態に係る半導体集積回路装置の書き込み動作シーケンスを説明するためのもので、ビット線ＢＬ方向のメモリセルアレイを示す断面図である。この動作の説明においては、図２に示すタイミングチャート図の時刻に沿って説明する。
【００２２】
図示するように、まず、時刻ｔ１の際に、選択セレクトゲート線ＳＧＤに書込みの初期動作として初期電圧Ｖｓｇを印加する。続いて、時刻ｔ２際に、非選択ＮＡＮＤセル列に繋がる非選択ビット線ＢＬ１、ＢＬ３〜ＢＬｎに電圧Ｖｄｄを印加し、非選択ＮＡＮＤ列にそれぞれＶｓｇ−Ｖｔｈ（＜Ｖｄｄ）を転送する。この時刻ｔ２の際、選択セレクトゲート線ＳＧＤは、ＮＡＮＤ列にＶｓｇ−Ｖｔｈを転送した時点でカットオフ状態となり、選択トランジスタＳＴ２の選択セレクトゲート線ＳＧＳには０Ｖを印加してカットオフ状態としているため、非選択ＮＡＮＤ列のチャネルはフローティング状態となる。また、同時に、選択ＮＡＮＤセル列に繋がる選択ＢＬ２に０Ｖを印加し、選択ＮＡＮＤセル列に０Ｖを印加している（図３）。
【００２３】
続いて、時刻ｔ３の際に、転送ゲート線ＴＧ（転送トランジスタＴＲ３ゲート）に十分高い電圧（ＶpgmH）を印加する。続いて、時刻ｔ４の際に、非選択ワードＷＬ１、ＷＬ５〜ＷＬ８に中間電位Ｖpassを印加する。続いて、時刻ｔ５の際に、選択ワード線ＷＬ３にはＶpgmL（＜ＶpgmH）に印加する。上記時刻ｔ５の際には、隣接非選択ワード線ＷＬ２、ＷＬ４には０Ｖが印加されている（図４）。
【００２４】
続いて、非選択ワード線ＷＬ１、ＷＬ５〜ＷＬ８、隣接非選択ワード線ＷＬ２、ＷＬ４、および選択ワード線ＷＬ３に印加された上記電位が十分になるまで充電する。続いて、時刻ｔ６の際に、転送トランジスタの制御ゲートの電圧をＶpassH に下げる。ここで、この時刻ｔ６の際の上記電圧ＶpassH は、上記中間電位Ｖpassを転送するのに十分な電圧であり、かつ上記電圧ＶpgmLが転送トランジスタの拡散層に印加された時に転送トランジスタがカットオフ状態となる電圧である。つまり、この際において選択ワード線ＷＬ３に充電されたＶpgmLは、放電されない（図５）。
【００２５】
ここで、図６に示すように、上記時刻ｔ６の際には、選択ワード線ＷＬ３に接続された制御ゲートＣＧ３と隣接非選択ワード線ＷＬ２、ＷＬ４に接続された制御ゲートＣＧ２、ＣＧ４との間に容量カップリングＣ１、Ｃ２が生じている。換言すれば、この時刻ｔ６においては、いわゆるローカルセルフブースト（ＬＳＢ；local self boost）方式の書き込み動作に近似している。
【００２６】
続いて、時刻ｔ７の際に、隣接非選択ワード線ＷＬ２、ＷＬ４に中間電位Ｖpassを印加すると、時刻ｔ８の際に、選択ワード線ＷＬ３に書き込み電圧Ｖpgm がブーストされる。
【００２７】
即ち、図８に示すように、この時刻ｔ７の際に、隣接非選択ワード線ＷＬ２、ＷＬ４に中間電位Ｖpassが印加されると、セル列の全てのメモリセルトランジスタＭＴ１〜ＭＴ８のチャネルが導通して、時刻ｔ８の際に、選択ワード線ＷＬ３に接続された破線で囲んだ制御ゲートＣＧ３の電圧は、容量カップリングＣ１、Ｃ２により上昇し、セルの書込みに必要な書込み電圧Ｖpgm にまでブーストされる。そのため、書込みセルであるメモリセルトランジスタＭＴ３が所望の閾値となり、浮遊ゲートＦＧ３に電子が注入されて書込み動作が行われる。換言すれば、時刻ｔ７、時刻ｔ８においては、いわゆるセルフブースト（ＳＢ；self boost）方式の書き込み動作に近似している。
【００２８】
また、この時刻ｔ８の際には、上述したように、転送トランジスタＴＲの制御ゲート電圧は、ＶpassH とされているため、選択ワード線ＷＬ３の電圧は放電されない。
【００２９】
続いて、時刻ｔ９の際に、選択ワード線ＷＬ３の電位を０Ｖ程度まで放電する。
【００３０】
続いて、時刻ｔ１０の際に、非選択ワード線ＷＬ１、ＷＬ５〜ＷＬ８、および隣接非選択ワード線ＷＬ２、ＷＬ４を０Ｖ程度まで放電する。
【００３１】
続いて、時刻ｔ１１の際に、選択セレクトゲート線ＳＧＤの電圧を０Ｖ程度まで放電する。
【００３２】
続いて、時刻ｔ１２の際に、非選択ビット線ＢＬ１、ＢＬ３〜ＢＬｎの電圧を０Ｖ程度まで放電する。
【００３３】
上記のように、この実施形態に係る半導体集積回路装置では、時刻ｔ４、ｔ５の際において、非選択ワード線ＷＬ１、ＷＬ５〜ＷＬ８に中間電位Ｖpassを印加し、隣接非選択ワード線ＷＬ２、ＷＬ４には０Ｖを印加し、選択ワード線ＷＬ３には電圧ＶpgmLを印加している。そのため、選択ワード線ＷＬ３に接続された制御ゲートＣＧ３と隣接非選択ワード線ＷＬ２、ＷＬ４に接続された制御ゲートＣＧ２、ＣＧ４との間に容量カップリングＣ１、Ｃ２が生じている（図６）。
【００３４】
続いて、時刻ｔ７の際に、隣接非選択ワード線ＷＬ２、ＷＬ４に中間電位Ｖpassを印加すると、時刻ｔ８の際に、選択ワード線ＷＬ３に書き込み電圧Ｖpgm がブーストされ、所望のメモリセルトランジスタＭＴ３の浮遊ゲートＦＧ３に電子が注入され、書き込み動作が完了する。即ち、隣接非選択ワード線ＷＬ２、ＷＬ４に中間電位Ｖpassが印加されると、セル列の全てのメモリセルトランジスタＭＴ１〜ＭＴ８のチャネルが導通して、選択ワード線ＷＬ３に接続された制御ゲートＣＧ３の電圧は、容量カップリングＣ１、Ｃ２により上昇し必要な書込み電圧Ｖpgm にまでブーストされる。換言すれば、書込みセルのワード線に印加するプログラム電圧を隣接する非書込みセルのワード線との容量カップリングにより持ち上げて、所望のプログラム電圧を一時的に確保できる（図８）。
【００３５】
そのため、選択ワード線ＷＬ３に印加する書き込み電圧を、書き込み電圧Ｖpgm よりも低い電圧ＶpgmLに低減することができる。従って、ゲート絶縁膜の膜厚および隣接する転送トランジスタＴＲ間の距離等を低減でき、微細化に対して有利である。
【００３６】
さらに、上記容量カップリングＣ１、Ｃ２は、制御ゲートＣＧ１〜ＣＧ５間の距離が縮小するに伴って増大する。そのため、微細化につれて、隣接するメモリセルトランジスタＭＴ１〜ＭＴ８の制御ゲートＣＧ１〜ＣＧ５間の距離が縮まり、上記容量カップリングを増大できる点で有利である。結果、微細化に伴って、電圧ＶpgmLをより低減して、書き込み電圧の低減の効果をより発揮できる点で有利である。
【００３７】
［第２の実施形態（一方の容量カップリングを利用するシーケンス）］
次に、この発明の第２の実施形態に係る半導体集積回路装置について、図９乃至図１２を用いて説明する。この実施形態は、上記第１の実施形態で説明した書き込み動作において、一方の容量カップリングを利用する書き込み動作に関するものである。以下の説明において、上記第１の実施形態と重複する部分の説明は省略する。
【００３８】
図９、図１１は、この実施形態に係る半導体集積回路装置の書き込み動作について説明するための回路図である。図１０、図１２は、この実施形態に係る半導体集積回路装置の書き込み動作について説明するための断面図である。
【００３９】
この実施形態においては一例として、書き込みセルをメモリセルトランジスタＭＴ１、選択ビット線をビット線ＢＬ２、選択ワード線をワード線ＷＬ１として説明する。
【００４０】
まず、上記と同様の動作を行った後、図９に示すように、非選択ワード線ＷＬ３〜ＷＬ８、隣接非選択ワード線ＷＬ２、および選択ワード線ＷＬ１に印加された上記電位が十分になるまで充電する。続いて、転送トランジスタの制御ゲートの電圧をＶpassH に下げる。ここで、この時刻ｔ６の際の上記電圧ＶpassH は、上記中間電位Ｖpassを転送するのに十分な電圧であり、かつ上記電圧ＶpgmLが転送トランジスタの拡散層に印加された時に転送トランジスタがカットオフ状態となる電圧である。つまり、この際において選択ワード線ＷＬ１に充電されたＶpgmL´は、放電されない。
【００４１】
ここで、上記選択ワード線ＷＬ１に充電されたＶpgmL´は上記電圧ＶpgmLよりも大きい程度の電圧である。
【００４２】
さらに、図１０に示すように、上記動作の際には、選択ワード線ＷＬ１に接続された制御ゲートＣＧ１と隣接非選択ワード線ＷＬ２に接続された制御ゲートＣＧ２との間のみに容量カップリングＣ３が生じている。
【００４３】
続いて、図１１に示すように、隣接非選択ワード線ＷＬ２に中間電位Ｖpassを印加すると、その後、選択ワード線ＷＬ１に書き込み電圧Ｖpgm がブーストされる。
【００４４】
即ち、図１２に示すように、この動作の際に、隣接非選択ワード線ＷＬ２に中間電位Ｖpassが印加されると、セル列の全てのメモリセルトランジスタＭＴ１〜ＭＴ８のチャネルが導通して、選択ワード線ＷＬ１に接続された破線で囲んだ制御ゲートＣＧ１の電圧は、容量カップリングＣ３により上昇し、セルの書込みに必要な書込み電圧Ｖpgm にまでブーストされる。そのため、書込みセルであるメモリセルトランジスタＭＴ１が所望の閾値となり、浮遊ゲートＦＧ３に電子が注入されて書込み動作が行われる。
【００４５】
上記のように、この実施形態に係る半導体集積回路装置の書き込み動作によれば、上記第１の実施形態と同様の効果を得られる。
【００４６】
さらに、この実施形態では、まず、選択ワード線ＷＬ１に接続された制御ゲートＣＧ１と隣接非選択ワード線ＷＬ２に接続された制御ゲートＣＧ２との間のみに容量カップリングＣ３を生じさせる（図１０）。続いて、隣接非選択ワード線ＷＬ２に中間電位Ｖpassを印加して、選択ワード線ＷＬ１を所望の書き込み電圧Ｖpgm にまでブーストできる。
【００４７】
そのため、選択された制御ゲートＣＧ１に隣接する一方の制御ゲートのみに容量カップリングＣ３が生じるように制御すればよいため、誤書き込みを防止でき、信頼性を向上できる点で有利である。
【００４８】
［断面構造］
次に、上記第１、第２の実施形態に係る半導体集積回路装置の断面構造について、図１３および図１４を用いて説明する。
【００４９】
図１３、図１４は、上記図１中のメモリセルアレイ１３、アドレスバッファ１９、およびロウデコーダ１２のそれぞれの一断面構造を示す断面図である。
【００５０】
図示するように、メモリセルアレイ（セルアレイ領域）１３は、半導体基板２１上に設けられた不揮発性メモリセルである上記メモリセルトランジスタＭＴ１を備えている。
【００５１】
メモリセルトランジスタＭＴ１は、基板２１上に順次設けられた厚さがtox1であるゲート絶縁膜Gox1、浮遊ゲートＦＧ１、ゲート間絶縁膜２２、制御ゲートＣＧ１の積層構造であり、基板２１中にこの積層構造を挟むように隔離して設けられたソース／ドレイン領域Ｓ／Ｄ、を備えている。メモリセルトランジスタＭＴ１上を覆うように、絶縁層２３が設けられている。
【００５２】
アドレスバッファ（低電圧回路領域）１９は、上記メモリセルアレイ１３の周辺に配置され、基板２１上に設けられた低電圧系の周辺トランジスタＴｒを備えている。
【００５３】
周辺トランジスタＴｒは、基板２１上に設けられた厚さがtox2のゲート絶縁膜Gox2、ゲート絶縁膜Gox2上に設けられたゲート電極３２、ゲート電極３２の側壁に設けられたスペーサ３３、およびゲート電極３２を挟むように基板２１中に隔離して設けられたソース／ドレイン領域Ｓ／Ｄ、を備えている。周辺トランジスタＴｒ上を覆うように、絶縁層３４が設けられている。
【００５４】
ロウデコーダ（高電圧回路領域）１２は、上記メモリセルアレイ１３の周辺に配置され、基板２１上に設けられた高電圧系の上記転送トランジスタＴＲ１を備えている。
【００５５】
転送トランジスタＴＲ１は、基板２１上に設けられた厚さがtox3のゲート絶縁膜Gox3、ゲート絶縁膜Gox3上に設けられたゲート電極４２、ゲート電極４２の側壁に設けられたスペーサ４３、およびゲート電極４２を挟むように基板２１中に隔離して設けられたソース／ドレイン領域Ｓ／Ｄを備えている。転送トランジスタＴＲ１上を覆うように、絶縁層４４が設けられている。
【００５６】
ここで、図１３に示すように、メモリセルトランジスタＭＴ１のゲート絶縁膜Gox1の厚さtox1は周辺トランジスタＴｒのゲート絶縁膜Gox2の厚さtox2よりも薄く、周辺トランジスタＴｒのゲート絶縁膜Gox2の厚さtox2は転送トランジスタＴＲ１のゲート絶縁膜Gox3の厚さtox3よりも薄くなるように設けられている（ tox1 ＜ tox2 ＜ tox3 ）。
【００５７】
そのため、メモリセルトランジスタＭＴ１の書き込み・読み出し等の動作に好適な厚さtox1、およびゲート電極３２、４２に印加される電圧に応じて必要な厚さtox2、tox3を備えている点で有利である。
【００５８】
図１４に示すように、メモリセルトランジスタＭＴ１のゲート絶縁膜Gox1の厚さtox1は周辺トランジスタＴｒのゲート絶縁膜Gox2の厚さtox2と同程度の厚さであって、上記厚さtox1および厚さtox2は転送トランジスタＴＲ１のゲート絶縁膜Gox3の厚さtox3よりも薄くなるように設けられている（ tox1 〜 tox2 ＜ tox3 ）。
【００５９】
そのため、メモリセルトランジスタＭＴ１と周辺トランジスタＴｒのゲート絶縁膜の必要な膜厚が同程度の場合に、周辺トランジスタＴｒのゲート絶縁膜Gox2の厚さtox2を低減してアドレスバッファ１９の面積を低減でき、微細化できる点で有利である。
【００６０】
以上、第１、２の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６１】
【図１】この発明の第１の実施形態に係る半導体集積回路装置を示す回路図。
【図２】この発明の第１の実施形態に係る半導体集積回路装置の書き込み動作を示すタイミングチャート図。
【図３】この発明の第１の実施形態に係る半導体集積回路装置の書き込み動作を示す回路図。
【図４】この発明の第１の実施形態に係る半導体集積回路装置の書き込み動作を示す回路図。
【図５】この発明の第１の実施形態に係る半導体集積回路装置の書き込み動作を示す回路図。
【図６】この発明の第１の実施形態に係る半導体集積回路装置の書き込み動作を説明するための断面図。
【図７】この発明の第１の実施形態に係る半導体集積回路装置の書き込み動作を示す回路図。
【図８】この発明の第１の実施形態に係る半導体集積回路装置の書き込み動作を説明するための断面図。
【図９】この発明の第２の実施形態に係る半導体集積回路装置の書き込み動作を示す回路図。
【図１０】この発明の第２の実施形態に係る半導体集積回路装置の書き込み動作を説明するための断面図。
【図１１】この発明の第２の実施形態に係る半導体集積回路装置の書き込み動作を示す回路図。
【図１２】この発明の第２の実施形態に係る半導体集積回路装置の書き込み動作を説明するための断面図。
【図１３】この発明の第１、第２の実施形態に係る半導体集積回路装置の一断面構造を示す断面図。
【図１４】この発明の第１、第２の実施形態に係る半導体集積回路装置の一断面構造を示す断面図。
【符号の説明】
【００６２】
１１…ＮＡＮＤ型フラッシュメモリ、１２…ロウデコーダ、１３…メモリセルアレイ、１４…センスアンプ、１５…ソース線ドライバ、１６…ロウメインデコーダ回路、１７…コア部、１８…ＮＡＮＤセル列、１９…アドレスバッファ、ＷＬ１〜ＷＬ８…ワード線、ＢＬ１〜ＢＬｎ…ビット線、ＴＧ…転送ゲート線、ＴＧＴＤ、ＴＧＴＳ…トランスファゲートトランジスタ、ＴＲ１〜ＴＲ８…高電圧系トランジスタ（転送トランジスタ）、ＭＴ…メモリセルトランジスタ、ＳＴ１、ＳＴ２…選択トランジスタ、ＳＧＤ、ＳＧＳ…選択セレクトゲート線、ＣＧ１…制御ゲート、ＦＧ１…浮遊ゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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