(57)【要約】  【課題】データの信頼性向上を可能とする半導体記憶装置のデータ書き込み方法を提供する。  【解決手段】しきい値電圧により決まるデータを不揮発に記憶するメモリセルを有する半導体記憶装置において、互いに隣接する第１及び第２のメモリセルに順次書き込みが行われる場合に、第１のメモリセルに所望のしきい値電圧のデータを書き込む方法であって、前記第１のメモリセルに所望のしきい値電圧より低いしきい値電圧のデータを書き込む第１のデータ書き込みを行い、前記第２のメモリセルに第２のデータ書き込みを行い、前記第１のメモリセルに前記所望のしきい値電圧のデータを書き込む第３のデータ書き込みを行う。  【選択図】図６
2006228394.tif 000002
【特許請求の範囲】
【請求項１】
しきい値電圧により決まるデータを不揮発に記憶するメモリセルを有する半導体記憶装置において、互いに隣接する第１及び第２のメモリセルに順次書き込みが行われる場合に、第１のメモリセルに所望のしきい値電圧のデータを書き込む方法であって、
前記第１のメモリセルに所望のしきい値電圧より低いしきい値電圧のデータを書き込む第１のデータ書き込みを行い、
前記第２のメモリセルに第２のデータ書き込みを行い、
前記第１のメモリセルに前記所望のしきい値電圧のデータを書き込む第３のデータ書き込みを行う
ことを特徴とする半導体記憶装置のデータ書き込み方法。
【請求項２】
前記第１及び第２のメモリセルは、隣接する２ワード線にそれぞれ接続されているか、又は隣接する２ビット線にそれぞれ接続されており、
前記第１乃至第３のデータ書き込みは、書き込みサイクルと共に電圧がステップアップされる書き込み電圧印加と書き込みベリファイの繰り返しにより行われるものであってかつ、第３のデータ書き込みの書き込み電圧ステップアップ分が第１のデータ書き込みのそれより低く設定されている
ことを特徴とする請求項１記載のデータ書き込み方法。
【請求項３】
互いに交差して配列されたワード線とビット線、及びそれらの各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有する半導体記憶装置のデータ書き込み方法であって、
第１のメモリセル群に選択的に所望のしきい値電圧より低いしきい値電圧状態を書き込む第１のデータ書き込みを行い、
前記第１のデータ書き込みの後、前記第１のメモリセル群に隣接する第２のメモリセル群に選択的にデータを書き込む第２のデータ書き込みを行い、
前記第２のデータ書き込みの後、前記第１のメモリセル群に、前記第１の書き込みと同じデータパターンをもって前記所望のしきい値電圧状態を書き込む第３のデータ書き込みを行う
ことを特徴とするデータ書き込み方法。
【請求項４】
第１のデータ書き込みは、第１のワード線に沿って配列された第１のメモリセル群に対する予備的書き込みであり、
第２のデータ書き込みは、第１のワード線に隣接して第１のワード線に続いて選択される第２のワード線に沿って配列された第２のメモリセル群に対する予備的書き込みであり、
第３の書き込みは、前記第１のメモリセル群に対する仕上げ書き込みである
ことを特徴とする請求項３記載のデータ書き込み方法。
【請求項５】
前記第１のメモリセル群は、第１のワード線と偶数番ビット線により選択されるメモリセルを含む第１のセクタＸであり、
前記第２のメモリセル群は、第１のワード線と奇数番ビット線により同時に選択されるメモリセルを含む第２のセクタＹ、第１のワード線に隣接して第１のワード線に続いて選択される第２のワード線と偶数番ビット線により同時に選択されるメモリセルを含む第３のセクタＺ及び、前記第２のワード線と奇数番ビット線により同時に選択されるメモリセルを含む第４のセクタＷを含み、
第１のデータ書き込みは、第１のセクタに対する予備的書き込みであり、
第２のデータ書き込みは、第２乃至第４のセクタに対して順次行われる予備的書き込みであり、
第３のデータ書き込みは、第１のセクタに対する仕上げ書き込みである
ことを特徴とする請求項３記載のデータ書き込み方法。
【請求項６】
連続する複数ワード線からなる書き込み範囲について、前記第１及び第２のデータ書き込みとして、各ワード線のメモリセル群に順次、所望のしきい値電圧より低いしきい値状態を選択的に書き込む予備的書き込みを行い、
続いて前記書き込み範囲について、各ワード線のメモリセル群に順次、所望のしきい値電圧を書き込む第３のデータ書き込みとして仕上げ書き込みを行う
ことを特徴とする請求項３記載のデータ書き込み方法。
【請求項７】
しきい値電圧により決まるデータを不揮発に記憶するメモリセルを有する半導体記憶装置において、互いに隣接する第１及び第２のメモリセルに順次書き込みが行われる場合に、第１のメモリセルに所望のしきい値電圧のデータを書き込む方法であって、
前記第２のメモリセルに書かれるべきデータが第１のしきい値電圧状態である場合に、前記第１のメモリセルのデータ書き込み時に、前記所望のしきい値電圧に等しい第１の書き込みベリファイ電圧を用い、
前記第２のメモリセルに書かれるべきデータが第１のしきい値電圧より高い第２のしきい値電圧状態である場合に、前記第１のメモリセルのデータ書き込み時に、前記所望のしきい値電圧より低い第２の書き込みベリファイ電圧を用いる
ことを特徴とする半導体記憶装置のデータ書き込み方法。
【請求項８】
互いに交差して配列されたワード線とビット線、及びそれらの各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有する半導体記憶装置のデータ書き込み方法であって、
第１のワード線に沿って配列された少なくとも第１及び第２のメモリセルに所望のしきい値電圧のデータを書き込むための書き込み電圧を印加し、
第１のワード線に続いて選択される隣接する第２のワード線により選択される、第１のメモリセルに隣接する第３のメモリセルに書き込まれるべきデータがそのしきい値電圧をシフトさせないものである場合、第１のメモリセルに対して前記所望のしきい値電圧に等しい第１のベリファイ電圧を用いた第１の書き込みベリファイを行い、
前記第２のワード線により選択される、第２のメモリセルに隣接する第４のメモリセルに書き込まれるべきデータがそのしきい値電圧をシフトさせるものである場合、第２のメモリセルに対して前記所望のしきい値電圧より低い第２のベリファイ電圧を用いた第２の書き込みベリファイを行う
ことを特徴とするデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成される半導体記憶装置のデータ書き込み方法に関する。
【背景技術】
【０００２】
電気的書き換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）の一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、複数のメモリセルが直列接続されたＮＡＮＤセルユニットを配列してメモリセルアレイが構成されるため、例えばＮＯＲ型フラッシュメモリと比べて単位セル面積が小さく、従って大容量化が容易であるという特長を持つ。
【０００３】
フラッシュメモリのメモリセルとしては、電荷蓄積層（例えば浮遊ゲート）と制御ゲートが積層されたトランジスタが用いられる。通常、メモリセルの浮遊ゲートに電子が注入されたしきい値電圧の高い状態（正のしきい値電圧状態）をデータ“０”、浮遊ゲートの電子を放出させたしきい値電圧の低い状態（負のしきい値電圧状態）をデータ“１”として、２値記憶が行われる。
【０００４】
フラッシュメモリのデータ記憶容量を更に大きいものとするためには、一つのメモリセルが多ビットを記憶する多値記憶方式が用いられる。例えば、４値記憶の場合、次のようなデータビット割り付け法が提案されている。上位ページデータ（上位ビットデータ）“ｘ”と下位ページデータ（下位ビットデータ）“ｙ”の組み合わせにより定義される２ビットデータ（ｘｙ）を用いて、しきい値電圧の順に、４値データをＡ＝１１，Ｂ＝１０，Ｃ＝００，Ｄ＝０１のように設定する（例えば、特許文献１参照）。このデータ割り付け法を用いると、下位ページ読み出し回数を減らすことができ、また高速書き込みを行うことができるという利点がある。
【０００５】
４値データ“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”の別の割り付け法として、Ａ＝１１，Ｂ＝１０，Ｃ＝０１，Ｄ＝００という例も既に知られている。しかしこのデータ割り付け法の場合、基本的にデータ読み出しのためには、１回の上位ページ読み出しと、３回の下位ページ読み出しが必要である。
【特許文献１】特開２００１−９３２８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、データの信頼性向上を可能とする半導体記憶装置のデータ書き込み方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の第１の態様によるデータ書き込み方法は、しきい値電圧により決まるデータを不揮発に記憶するメモリセルを有する半導体記憶装置において、互いに隣接する第１及び第２のメモリセルに順次書き込みが行われる場合に、第１のメモリセルに所望のしきい値電圧のデータを書き込む方法であって、
前記第１のメモリセルに所望のしきい値電圧より低いしきい値電圧のデータを書き込む第１のデータ書き込みを行い、
前記第２のメモリセルに第２のデータ書き込みを行い、
前記第１のメモリセルに前記所望のしきい値電圧のデータを書き込む第３のデータ書き込みを行う。
【０００８】
この発明の第２の態様によるデータ書き込み方法は、互いに交差して配列されたワード線とビット線、及びそれらの各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有する半導体記憶装置のデータ書き込み方法であって、
第１のメモリセル群に選択的に所望のしきい値電圧より低いしきい値電圧状態を書き込む第１のデータ書き込みを行い、
前記第１のデータ書き込みの後、前記第１のメモリセル群に隣接する第２のメモリセル群に選択的にデータを書き込む第２のデータ書き込みを行い、
前記第２のデータ書き込みの後、前記第１のメモリセル群に、前記第１の書き込みと同じデータパターンをもって前記所望のしきい値電圧状態を書き込む第３のデータ書き込みを行う。
【０００９】
この発明の第３の態様によるデータ書き込み方法は、しきい値電圧により決まるデータを不揮発に記憶するメモリセルを有する半導体記憶装置において、互いに隣接する第１及び第２のメモリセルに順次書き込みが行われる場合に、第１のメモリセルに所望のしきい値電圧のデータを書き込む方法であって、
前記第２のメモリセルに書かれるべきデータが第１のしきい値電圧状態である場合に、前記第１のメモリセルのデータ書き込み時に、前記所望のしきい値電圧に等しい第１の書き込みベリファイ電圧を用い、
前記第２のメモリセルに書かれるべきデータが第１のしきい値電圧より高い第２のしきい値電圧状態である場合に、前記第１のメモリセルのデータ書き込み時に、前記所望のしきい値電圧より低い第２の書き込みベリファイ電圧を用いる。
【００１０】
この発明の第４の態様によるデータ書き込み方法は、  互いに交差して配列されたワード線とビット線、及びそれらの各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有する半導体記憶装置のデータ書き込み方法であって、
第１のワード線に沿って配列された少なくとも第１及び第２のメモリセルに所望のしきい値電圧のデータを書き込むための書き込み電圧を印加し、
第１のワード線に続いて選択される隣接する第２のワード線により選択される、第１のメモリセルに隣接する第３のメモリセルに書き込まれるべきデータがそのしきい値電圧をシフトさせないものである場合、第１のメモリセルに対して前記所望のしきい値電圧に等しい第１のベリファイ電圧を用いた第１の書き込みベリファイを行い、
前記第２のワード線により選択される、第２のメモリセルに隣接する第４のメモリセルに書き込まれるべきデータがそのしきい値電圧をシフトさせるものである場合、第２のメモリセルに対して前記所望のしきい値電圧より低い第２のベリファイ電圧を用いた第２の書き込みベリファイを行う。
【発明の効果】
【００１１】
この発明によれば、データの信頼性向上を可能とする半導体記憶装置のデータ書き込み方法が提供できる。
【発明を実施するための最良の形態】
【００１２】
ＮＡＮＤ型フラッシュメモリのセルアレイの微細化が進むと、隣接メモリセルの浮遊ゲート間の容量結合がセルデータに影響を与える。具体的にこの事情を図４９を用いて説明する。図４９は、ＮＡＮＤセルユニット内のビット線方向に並んで隣接する３メモリセルＭＣｉ−１，ＭＣｉ，ＭＣｉ＋１を示している。メモリセルは、浮遊ゲートＦＧと制御ゲートＣＧが積層された積層ゲート構造のＭＯＳトランジスタである。浮遊ゲートＦＧが電荷蓄積層となり、その電荷蓄積量によって決まるしきい値電圧がデータとして不揮発に記憶されることになる。制御ゲートＣＧは、紙面に直交する方向に連続的に形成されて、ワード線ＷＬｉ−１，ＷＬｉ，ＷＬｉ＋１となる。
【００１３】
浮遊ゲートＦＧと制御ゲートＣＧ及びチャネルとの間に容量Ｃ１，Ｃ２が入り、隣接セルの浮遊ゲート間（ＦＧ−ＦＧ間）に容量Ｃ３が入る。容量Ｃ１，Ｃ２は、メモリセルの書き込み性能等を決定する。セルピッチの微細化が進むと、浮遊ゲート間容量Ｃ３が大きくなり、これが書き込み後のデータ変動をもたらす。
【００１４】
このデータ変動を具体的に説明する。データ書き込み前に、選択ブロック内の全メモリセルは消去状態（低しきい値電圧状態）に設定される。メモリセルＭＣｉ−１，ＭＣｉ，ＭＣｉ＋１の順に書き込みを行うものとして、メモリセルＭＣｉにデータ書き込みを行う時、メモリセルＭＣｉ＋１は消去状態である。メモリセルＭＣｉにデータ書き込みを行った後、メモリセルＭＣｉ＋１にデータ書き込みを行うと、そのデータによって浮遊ゲートの電位が決まり、浮遊ゲート間容量Ｃ３によって、既に書かれているメモリセルＭＣｉのデータが変動する。
【００１５】
より具体的に説明する。メモリセルＭＣｉ，ＭＣｉ＋１に順次しきい値電圧を高くする“０”データが書かれるものとする。後に書かれるメモリセルＭＣｉ＋１の浮遊ゲートＦＧが“０”書き込み（電子注入）により電位低下すると、既に“０”データが書かれているメモリセルＭＣｉは、ＦＧ−ＦＧ間容量Ｃ３の結合により、しきい値電圧がさらに正方向に移動することになる。
【００１６】
従って、図４８に破線で示すように、４値データしきい値分布は、通常のノイズ（バックパターンやソース線の電位変動等）に起因する変動に加えて、ＦＧ−ＦＧ間容量結合により変動する。この結果、データの読み出しマージンＭ１，Ｍ２は、小さいものとなる。
【００１７】
上述のように、メモリセルアレイのセルピッチが微細になると、浮遊ゲート間の容量結合が大きくなり、その影響でデータしきい値電圧の変動が大きくなり、読み出しマージンが低下する。これは特に、データしきい値分布間のマージンが小さい多値記憶を行う場合に大きな問題になるが、２値記憶においても微細化が進むと無視できなくなる。
【００１８】
以下の実施の形態では、ＮＡＮＤ型フラッシュメモリにおける上述のようなＦＧ−ＦＧ間容量結合に起因するデータ変動を抑圧する書き込み方式を用いる。
【００１９】
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリのメモリチップの機能ブロック構成を示している。メモリセルアレイ１は、図２に示すように、ＮＡＮＤセルユニットＮＵを配列して構成される。各ＮＡＮＤセルユニットＮＵは、複数個（図２の場合、３２個）の電気的書き換え可能な不揮発性メモリセルＭＣ０−ＭＣ３１と、その両端をそれぞれビット線ＢＬとソース線ＣＥＬＳＲＣに接続するための選択ゲートトランジスタＳ１，Ｓ２を有する。
【００２０】
メモリセルＭＣ０−ＭＣ３１の制御ゲートはそれぞれ異なるワード線ＷＬ０−ＷＬ３１に接続される。選択ゲートトランジスタＳ１，Ｓ２のゲートは、ワード線と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００２１】
ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックＢＬＫｊを構成する。図２では代表的に一つのブロックＢＬＫｊを示しているが、通常ビット線の方向に複数のブロックが配列される。
【００２２】
ロウデコーダ３は、メモリセルアレイ１のワード線選択を行い、カラムデコーダ２はメモリセルアレイのビット線選択を行う。データラッチを含むセンスアンプ回路４は、メモリセルアレイのビット線に接続されて、データ読み出しを行い、或いは書き込みデータを保持する。
【００２３】
データ読み出し時、センスアンプ回路４に読み出されたデータは、データバス９を介し、Ｉ／Ｏバッファ６を介して外部入出力端子Ｉ／Ｏに出力される。データ書き込み時、外部メモリコントローラ１１から入出力端子Ｉ／Ｏに供給される書き込みデータは、Ｉ／Ｏバッファ６を介し、データバス９を介してセンスアンプ回路４にロードされる。
【００２４】
入出力端子Ｉ／Ｏから供給されるコマンドは内部制御回路５でデコードされ、アドレスはアドレスレジスタ７を介してロウデコーダ３及びカラムデコーダ２に転送される。内部コントローラ５は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンス制御、及びデータ読み出しの制御を行う。
【００２５】
ステータスレジスタ８は、チップがレディ状態にあるか、ビジー状態にあるかを示すレディ／ビジー信号Ｒ／Ｂがセットされ、これがチップ外部に出力されるようになっている。動作モードに応じて、電源電圧より高い種々の高電圧を発生するために、高電圧発生回路１０が設けられている。高電圧発生回路１０はコントローラ５により制御される。
【００２６】
図２に示したメモリセルアレイ構成では、ビット線毎にセンスアンプＳＡが配置されている。この場合、２値記憶方式では、１ワード線に沿って配列されるメモリセルの集合が、データ読み出し及び書き込みの単位となる１ページとなる。１メモリセルが２ビットを記憶する４値記憶方式の場合には、１ワード線に沿って配列されるメモリセルの集合は、２ページになる。
【００２７】
しかし、セルが微細化された実際のフラッシュメモリでは、図２に示すように、ビット線ピッチにセンスアンプＳＡを配置することは困難になり、また隣接ビット線間のノイズの影響が大きくなる。そのために、通常は、図３に示すように、隣接する偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏが一つのセンスアンプＳＡを共有する、共有センスアンプ方式が用いられる。この共有センスアンプ方式では、各センスアンプＳＡと対応する偶／奇ビット線ＢＬｅ／ＢＬｏの間にビット線選択トランジスタＱｅ，Ｑｏが配置され、偶／奇ビット線ＢＬｅ／ＢＬｏのいずれか一方がセンスアンプＳＡに接続され、他方はシールド線として用いられる。
【００２８】
この共有センスアンプ方式を採用した場合には、１ワード線ＷＬｉと全偶数番ビット線ＢＬｅにより選択されるメモリセルの集合が一つのセクタを構成し、同ワード線ＷＬｉと全奇数番ビット線ＢＬｏにより選択されるメモリセルの集合が他のセクタを構成する。そして、２値記憶方式の場合には、１セクタが読み出し及び書き込み単位である１ページとなり、４値記憶方式の場合には、１セクタが２ページ（上位ページと下位ページ）となる。
【００２９】
図４は、センスアンプ回路４のなかの、一対のビット線ＢＬｅ／ＢＬｏに接続される１センスユニットの構成を示している。センスノードＮｓｅｎは、ＮＭＯＳトランジスタＱ１を介し、ビット線選択トランジスタＱｅ，Ｑｏを介してビット線ＢＬｅ，ＢＬｏの一方に接続される。このトランジスタＱ１は、データ読み出し時、ビット線電圧をクランプする動作と、セルデータに応じたビット線電圧を検出するプリセンスアンプの働きをし、データ書き込み時は書き込みデータに応じた電圧をビット線に転送する動作を行う。
【００３０】
センスノードＮｓｅｎには、プリチャージ用ＮＭＯＳトランジスタＱ２が接続されている。このプリチャージ用トランジスタＱ２はデータ読み出し時、ビット線を所定電圧にプリチャージするために用いられる。
【００３１】
センスノードＮｓｅｎには、転送用ＮＭＯＳトランジスタＱ３，Ｑ４を介して二つのデータ記憶回路（データラッチ）ＬＡＴ１，ＬＡＴ２が接続されている。これらのデータラッチＬＡＴ１，ＬＡＴ２は動作モードに応じて使い分けられる。例えば、データラッチＬＡＴ２は、外部Ｉ／Ｏ端子との間で読み出し及び書き込みデータの授受を行うためのデータキャッシュを構成する。このため、データラッチＬＡＴ２のデータノードＮ１１，Ｎ１２は、カラムゲートトランジスタＱ５，Ｑ６を介してデータ線対ＤＬ，ＤＬｎに接続される。これにより、１ページの読み出し／書き込みデータは、１カラム（８ビット或いは１６ビット）ずつセンスアンプ回路４とＩ／Ｏ端子の間でシリアル転送される。
【００３２】
データ書き込み時、書き込みデータは、データラッチＬＡＴ２にロードされた後、データラッチＬＡＴ１に転送されて保持される。データ書き込みは、書き込み電圧印加と書き込み状態を確認するベリファイ読み出しとからなる書き込みサイクルを繰り返すことにより行われる。
【００３３】
各書き込みサイクルでは、ビット毎の書き込みベリファイを行い、次の書き込みサイクルの書き込みデータを決定する。そのために、データラッチＬＡＴ１のデータノードＮ１とセンスノードＮｓｅｎの間に、書き込みデータを一時記憶するデータ記憶回路ＤＳ１が設けられている。
【００３４】
簡単に書き込み動作を説明すれば、データラッチＬＡＴ１の書き込みデータは、セルのしきい値電圧を正方向に移動させる“０”データは、Ｎ１＝“Ｌ”、セルのしきい値電圧を負の状態（消去状態）のまま保持する“１”データ（即ち書き込み禁止）は、Ｎ１＝“Ｈ”としてセットされる。
【００３５】
書き込みベリファイ読み出しでは、確認すべきデータしきい値電圧分布の下限値に相当する“ベリファイ電圧”を選択ワード線に与えて、プリチャージされたビット線が選択セルにより放電されるか否かを検出する。“０”書き込みがなされたセルはワード線に与えられるベリファイ電圧でオンせず、ビット線が放電されない。従って、Ｎｓｅｎ＝“Ｈ”なるデータとして読み出され、以後“１”書き込み（書き込み禁止）とされる。これに対して、“０”書き込みが不十分であるか、又は“１”データのセルではビット線が放電されて、これが“Ｌ”データとして読み出される。従って、次の書き込みサイクルでは、データ記憶回路ＤＳ１が保持する前サイクルの書き込みデータに基づいて、“１”書き込みデータを再度“Ｈ”データとしてデータラッチＬＡＴ１に書き戻す動作が行われる。
【００３６】
１ページ内の“０”書き込みデータが全て書き込まれると、データラッチＬＡＴ１は、データノードＮ１がオール“Ｈ”（オール“１”）状態となるように、制御される。このデータラッチＬＡＴ１のオール“１”状態を検出することで、１ページの書き込み完了が判定される。図４では、このベリファイ判定回路は示していない。
【００３７】
図４では、データラッチＬＡＴ２にもデータ記憶回路ＤＳ２が設けられている例を示しているが、これは必要でない場合もある。また４値記憶方式では、データ書き込みに下位ページ書き込みと上位ページ書き込みが必要である。更に上位ページ書き込みでは、二つのデータ状態を確認するためのベリファイ条件の異なる別々の書き込みベリファイが必要となる。そして、この上位ページ書き込みシーケンスにおいて、既に書かれている下位ページデータを参照して書き込みベリファイを行う必要がある。そのためにデータラッチＬＡＴ２は、上位ページ書き込みの間、メモリセルアレイから読み出した下位ページデータを保持する働きをする。
【００３８】
図５は、４値記憶方式の場合のデータしきい値分布の一例を示している。４値データＡ，Ｂ，Ｃ，Ｄは、しきい値電圧の順に定義される。４値データが、上位ページデータ“ｘ”と下位ページデータ“ｙ”により“ｘｙ”で表されるものとして、ここでは、Ａ＝１１，Ｂ＝１０，Ｃ＝００，Ｄ＝０１なるデータビット割付が用いられている。データ“Ａ”は最もしきい値電圧の低い（即ち負のしきい値電圧）の消去状態である。
【００３９】
データ消去は、ブロック単位で行われる。選択ブロックの全ワード線を０Ｖとし、メモリセルアレイが形成されたｐ型ウェルに消去電圧Ｖｅｒａ（例えば２０Ｖ）を印加する。これにより、選択ブロック内の全メモリセルは、浮遊ゲートの電子が放出されて、負のしきい値電圧状態（データ“Ａ”）になる。
【００４０】
データ書き込みは、図５に示したように、下位ページ書き込みと上位ページ書き込みとを必要とする。下位ページ書き込みは、データ“Ａ”のセルを選択的にデータ“Ｂ”にする動作である。データラッチＬＡＴ１にロードする書き込みデータは、“０”（データ“Ｂ”の書き込み）又は“１”（データ“Ａ”の維持、即ち書き込み禁止）である。この書き込みデータに応じて、ビット線を介してＮＡＮＤセルチャネルの電位が、“０”，“１”書き込みに応じて、Ｖｓｓ，Ｖｄｄ−Ｖｔ（Ｖｔは選択ゲートトランジスタのしきい値電圧）に設定される。そして選択ワード線に書き込み電圧Ｖｐｇｍを与えることにより、“０”データが与えられたセルでは電子注入が生じ、“１”データが与えられたセルでは電子注入が生じない。これにより、同じページ内で選択的にセルのしきい値を上昇させることができる。
【００４１】
各書き込みサイクルの書き込みベリファイにおいては、データ“Ｂ”のしきい値分布の下限値に設定されたベリファイ電圧Ｖｖ１が用いられる。
【００４２】
上位ページ書き込みは、データ“Ｂ”のセルを選択的にデータ“Ｃ”にする第１の上位ページ書き込みと、データ“Ａ”のセルを選択的にデータ“Ｄ”にする第２の上位ページ書き込みとを含む。これら二種の上位ページ書き込みは、一つのシーケンス内で、選択ページに対して、選択的に“０”，“１”書き込みデータを与えて同時に書き込み電圧印加が行われる。即ち、第１及び第２の上位ページ書き込みは、共に“０”書き込み動作として同時に行われる。
【００４３】
但し、二種の上位ビット書き込みの書き込みベリファイは、異なるベリファイ電圧を用いる必要があるので、別工程となる。即ち第１の上位ページ書き込みでは、ベリファイ電圧Ｖｖ２が用いられ、第２の上位ページ書き込みでは、ベリファイ電圧Ｖｖ３が用いられる。
【００４４】
第１の上位ページ書き込みの書き込みベリファイでは、データ“Ｃ”のみについて書き込み状態を確認し、データ“Ｄ”はベリファイ対象から除外する必要がある。そのためには、既に書かれている下位ページデータを参照する。即ち、上位ページ書き込みの開始前に、下位ページデータ“Ａ”，“Ｂ”をワード線に与える読み出し電圧をＶｒ１として、それぞれ、“１”，“０”データとして読み出して、これをデータラッチＬＡＴ２に保持する。詳細な動作説明は省くが、このデータラッチＬＡＴ２の保持データを利用して、第１の上位ページ書き込みのベリファイでは、データ“Ｄ”をベリファイ対象から除外することができる。
【００４５】
ベリファイ電圧Ｖｖ３を用いる第２の上位ページ書き込みでは、データ“Ｃ”は“１”データとして読み出されるので、下位ページデータの参照を要せずにデータ“Ｄ”の書き込み状態のみを確認することができる。
【００４６】
通常のデータの読み出しは、１回の上位ページ読み出しと、２回の下位ページ読み出しが行われる。まず、データ“Ｂ”，“Ｃ”のしきい値電圧分布の間に設定された読み出し電圧Ｖｒ２を用いた上位ビット読み出しが行われる。これにより、上位ページデータ“ｘ”が“１”であるデータ“Ａ”又は“Ｂ”は、データ“１”として、上位ページデータ“ｘ”が“０”であるデータ“Ｃ”又は“Ｄ”はデータ“０”として読み出される。
【００４７】
次いで、データ“Ａ”，“Ｂ”の間に設定した読み出し電圧Ｖｒ１を用いた第１の下位ページ読み出しと、データ“Ｃ”，“Ｄ”の間に設定した読み出し電圧Ｖｒ３を用いた第２の下位ページ読み出しを順次行う。これにより、データ“Ａ”と“Ｂ”の判別と、データ“Ｃ”と“Ｄ”の判別が可能になる。
【００４８】
なお、データ読み出しに用いられる上述の読み出し電圧Ｖｒ１−Ｖｒ３は、選択ワード線に与えられる電圧である。選択ブロック内の非選択ワード線、選択ゲート線には、全データしきい値分布の上限値より高い読み出しパス電圧Ｖｒｅａｄ（図５参照）が与えられる。これにより、非選択セルをデータによらずオンさせることができるから、選択ワード線のデータによりビット線電流が流れるか否かを検知して、データを判定することができる。なおベリファイ読み出し動作においてもこの読み出しパス電圧Ｖｒｅａｄが用いられる。
【００４９】
ここまで、ＮＡＮＤ型フラッシュメモリの構成と基本的な動作を説明した。この実施の形態では、実際のデータ書き込みにおいて、隣接セルの浮遊ゲート間容量に起因するデータの変動を抑圧するような書き込み方式を採用する。以下、いくつかの書き込み方式を具体的に説明する。
【００５０】
［第１の書き込み方式］
第１の書き込み方式では、第１のワード線に沿って配列された第１のメモリセル群に選択的に所望のしきい値電圧より低いしきい値電圧状態を書き込む第１のデータ書き込み（予備的書き込み）を行い、その第１のデータ書き込みの後、第１のワード線に隣接する第２のワード線に沿って配列された第２のメモリセル群に選択的にデータを書き込む第２のデータ書き込みを行い、その第２のデータ書き込みの後、第１のメモリセル群に選択的に、第１の書き込みと同じデータパターンをもって所望のしきい値電圧状態を書き込む第３のデータ書き込み（仕上げ書き込み）を行う。
【００５１】
具体的には、負のしきい値電圧のデータ“Ａ”（消去状態）のメモリセル群に選択的に正のしきい値電圧のデータ“Ｂ”を書き込む場合を説明する。これは、前述した４値データ記憶方式の例では、下位ページ書き込みに対応するが、上位ページ書き込みにも同様に適用できる。また、“Ａ”＝“１”，“Ｂ”＝“０”とする２値データ記憶方式にもそのまま適用できる。
【００５２】
図６は、この第１の書き込み方式の書き込み順序を示している。この例では、選択ブロック内のソース線ＣＥＬＳＲＣに最も近いワード線ＷＬ０から順に、最終ワード線ＷＬ３１まで書き込みを行うものとする。
【００５３】
最初にワード線ＷＬ０に沿ったメモリセル群に書き込みを行う。これは、後に隣接セルに書かれるデータの影響によるしきい値電圧変動分だけ所望のデータしきい値電圧より低いしきい値電圧を得るもので、いわば予備的書き込みということができる。次にワード線ＷＬ１に沿ったメモリセル群に書き込み（これも予備的書き込みである）を行い、その後ワード線ＷＬ０に沿ったメモリセル群に、所望のしきい値電圧を得るための仕上げ書き込み（即ち追加書き込み）を行う。次にワード線ＷＬ２に沿ったメモリセル群に予備的書き込みを行った後、ワード線ＷＬ１に沿ったメモリセル群に仕上げ書き込みを行う。以下、同様の書き込み動作を繰り返す。
【００５４】
図７〜図１０は、２本の隣接するワード線ＷＬｉ，ＷＬｉ＋１に着目し、これらに沿って配列されたそれぞれ３個ずつのメモリセル（ＭＣｉ，０〜ＭＣｉ，２），（ＭＣｉ＋１，０〜ＭＣｉ＋１，２）について、選択的にデータ“Ｂ”を書く場合のしきい値電圧変化の例を示している。
【００５５】
初期状態では、図７に示すように、選択ブロック内の全メモリセルが消去状態（データ“Ａ”状態）にある。図８は、ワード線ＷＬｉでの最初の書き込みを示している。ここでは、後のデータしきい値変動を考慮して、データ“Ｂ”の所望のしきい値電圧下限値より低いベリファイ電圧Ｖｖ１１を用いる。図では、メモリセルＭＣｉ，０とＭＣｉ，２にデータ“Ｂ”が書かれる場合を示している。このとき、ワード線ＷＬｉ＋１の全メモリセルはデータ“Ａ”状態である。
【００５６】
図９は、続くワード線ＷＬｉ＋１での最初の書き込みを示している。メモリセルＭＣｉ＋１，１とＭＣｉ＋１，２に対して書き込みデータ“０”を与えることにより、データ“Ｂ”が書かれる。このときもベリファイ電圧Ｖｖ１１が用いられる。
【００５７】
このワード線ＷＬｉ＋１での書き込みの結果、既に書かれているメモリセルＭＣｉ，２のデータ“Ｂ”のしきい値電圧分布は、隣接するメモリセルＭＣｉ＋１，２にデータ“Ｂ”が書かれることによって、浮遊ゲート間容量のカップリングで、破線で示すように、しきい値分布が正方向に移動する。メモリセルＭＣｉ，０は、隣接するメモリセルＭＣｉ＋１，０がデータ“Ａ”のままであるため、しきい値変動はない。メモリセルＭＣｉ，１は、データ“Ａ”であるため、隣接するメモリセルＭＣｉ＋１，１がデータ“Ｂ”になっても、その影響は無視できる。
【００５８】
この後、図１０に示すように、ワード線ＷＬｉに戻って、データ“Ｂ”の所望のしきい値分布下限値に設定されたベリファイ電圧Ｖｖ１２を用いた仕上げ書き込みを、最初の書き込み時と同じデータパターンをもって行う。これにより、先にデータ“Ｂ”が書かれたメモリセルＭＣｉ，０及びＭＣｉ，２は、ワード線ＷＬｉ＋１のメモリセルのデータの影響によるしきい値電圧のばらつきが低減されたデータ“Ｂ”が得られる。
【００５９】
なお最終ワード線ＷＬ３１については、これより後に書かれる隣接セルはない。従ってこの最終ワード線の書き込みは、所望のしきい値分布下限値に設定したベリファイ電圧Ｖｖ１２を用いた１回の書き込みのみでよい。
【００６０】
図１１は、ワード線ＷＬ０〜Ｎで規定される書き込み領域に、ワード線を順次選択してデータ書き込みを行う場合の基本シーケンスを示している。各ワード線での書き込み制御はそれぞれ、書き込みコマンド入力、アドレス入力、書き込みデータロード及び書き込み開始コマンド入力を行うことにより、内部コントローラ５により自動的に行われる。そして、各ワード線の書き込みシーケンス内で、前ワード線の書き込みデータに対する仕上げ書き込みを行うようにする。
【００６１】
図１２は、図１１におけるワード線ＷＬ１でのデータ書き込みステップＳ２のシーケンスを具体的に示している。書き込みコマンドの入力により、書き込みシーケンスが開始される。アドレスを入力し（ステップＳ１１）、書き込みデータをロードし（ステップＳ１２）、書き込み開始コマンドを入力する（ステップＳ１３）ことにより、コントローラ５は書き込み動作制御を開始する。
【００６２】
データ書き込みは、書き込み電圧印加（ステップＳ１４）と書き込みベリファイ（ステップＳ１５）を繰り返すことにより、行われる。このとき、ベリファイ電圧Ｖｖ１１が用いられる。書き込み完了の判定ステップＳ１６では、データラッチＬＡＴ１がオール“１”になったか否かを判定する。
【００６３】
書き込み完了が判定されると、次に一つ前のワード線ＷＬ０の書き込みデータがメモリセルアレイから読み出され、データラッチＬＡＴ１に書き込みデータとして保持される（ステップＳ１７）。そして、ワード線ＷＬ０のメモリセルに対して仕上げ書き込みを行う（ステップＳ１８）。
【００６４】
このワード線ＷＬ０の書き込みのためのページアドレスは、チップ内部でデクリメントして発生させればよい。或いはコマンドと共に改めてページアドレスを入力することにしてもよい。また、ステップＳ１７のデータ読み出し動作に代わり、外部から改めてコマンド、アドレス及び書き込みデータを入力して、仕上げ書き込みを行うこともできる。
【００６５】
書き込みベリファイステップＳ１９では、ベリファイ電圧Ｖｖ１２が用いられる。この仕上げ書き込みも、書き込み完了判定ステップＳ２０で書き込み完了が判定されるまで、書き込み電圧印加（ステップＳ１８）と書き込みベリファイ（ステップＳ１９）が繰り返される。
【００６６】
書き込み電圧は、通常、書き込みサイクル毎に少しずつステップアップする。図５０は、この実施の形態での書き込み電圧Ｖｐｇｍの変化を示している。予備的書き込み（ステップＳ１４）に比べて、仕上げ書き込み（ステップＳ１８）でのしきい値電圧変化量を小さく抑えるものとすれば、図５０に示すように、仕上げ書き込みサイクルでの電圧ステップΔＶｐｇｍ２は、予備的書き込みサイクルでの電圧ステップΔＶｐｇｍ１より低く設定することが好ましい。これにより、仕上げ書き込みでの高精度しきい値分布制御が可能になる。
【００６７】
なお、図１１に示す先頭ワード線ＷＬ０の書き込みステップＳ１のみは、図１２のステップＳ１１−Ｓ１６により終了する。この先頭ワード線ＷＬ０の書き込みステップＳ１を除く、各ワード線の書き込みシーケンスにおいて、上述のワード線ＷＬ１の書き込みシーケンスにおけると同様に、一つ前のワード線に対する仕上げ書き込みが行われる。また最終ワード線のメモリセルに対する書き込みは、ステップＳ１５の書き込みベリファイでベリファイ電圧Ｖｖ１２が用いられる点で、他のワード線とは異なる。
【００６８】
以上のような書き込み方式によって、隣接セルの浮遊ゲート間容量に起因するデータしきい値変動の影響を低減して、信頼性の高いデータ記憶を行うことが可能になる。例えば４値記憶方式の場合であれば、図５に破線で示したように、データしきい値分布のばらつきは通常のノイズ（バックパターンやソース線電位変動等）に起因するもののみとなる。これにより、データ“Ｂ”，“Ｃ”，“Ｄ”間の読み出しマージンＭ１，Ｍ２は、図４８のそれと比べて大きく確保できる。
【００６９】
また、この第１の書き込み方式では、予備的書き込みと仕上げ書き込みが行われるが、予備的書き込みでは、所望のしきい値電圧より後に書かれる隣接セルデータの影響によるしきい値電圧変動分だけ低いしきい値電圧を目標とする。このため、書き込み時間は通常のデータ書き込みより短い。仕上げ書き込みも、しきい値電圧変化量は小さく、短い書き込み時間で済む。従って、２段階の書き込みを行うものの、通常の書き込み方式と比べて、書き込み時間がそれほど長くなることはない。
【００７０】
図１３は、上述の第１の書き込み方式で、ブロック内の特定のワード線範囲（書き込み領域）に書き込む場合の書き込み順序を、図６と対応させて示している。この場合、書き込み領域の外に隣接するワード線ＷＬ２８についてダミーデータ書き込みを行った後、ワード線ＷＬ２７について仕上げ書き込みを行う。
【００７１】
ダミーデータパターンは、例えばオール“０”或いは“１”，“０”の繰り返しパターン等、どの様なものでもよい。要するに、このダミーデータ書き込みによりワード線ＷＬ２７のセルが影響を受けるので、ワード線ＷＬ２７について仕上げ書き込みを行う。
【００７２】
なおダミーデータが書かれたワード線ＷＬ２８は、データ記憶領域としては無効領域とする。即ち、有効データを書くことのできる残り領域は、ワード線ＷＬ２９−ＷＬ３１の範囲となる。また、ワード線ＷＬ２８をオール“１”の消去状態のまま、無効領域としてもよい。その場合には、図６の場合の最終ワード線ＷＬ３１と同様に、書き込み領域の最終ワード線ＷＬ２７の書き込みに関して、所望しきい値電圧下限値に対応するベリファイ電圧Ｖｖ１２を設定した書き込みを行えばよく、仕上げ書き込みは必要なくなる。
【００７３】
なお上の例では、あるワード線に対する書き込みシーケンス内で、アドレスのデクリメントを行って、一つ前のワード線について仕上げ書き込みを行うものとしたが、仕上げ書き込みを独立のコマンド入力により制御するようにしてもよい。更に、仕上げ書き込みの方式は、必ずしもあるワード線の書き込みの後、その一つ前のワード線に対して行うという例に限定されない。例えば複数ワード線に連続的に書き込みを行った後に、複数ワード線分戻って、仕上げ書き込みを行うことも可能である。
【００７４】
［第２の書き込み方式］
第２の書き込み方式は、第１の書き込み方式の変形である。即ち第２の書き込み方式では、連続する複数のワード線からなる書き込み領域について順次ワード線を選択して、それぞれのメモリセル群に所定のデータパターンで所望のしきい値電圧より低い第１のベリファイ電圧を用いた書き込みベリファイを伴ってデータ書き込み（予備的書き込み）を行う。
【００７５】
次いで同じ書き込み領域について再度順次ワード線を選択して、それぞれのメモリセル群に前記所定のデータパターンで所望のしきい値電圧に等しい第２のベリファイ電圧を用いた書き込みベリファイを伴ってデータ書き込み（仕上げ書き込み即ち、追加書き込み）を行う。
【００７６】
図１４は、第２の書き込み方式の書き込み順序を示している。選択ブロックの全ワード線ＷＬ０−ＷＬ３１の範囲にソース線ＣＥＬＳＲＣ側から順に書き込みを行うものとして、まずワード線ＷＬ０−ＷＬ３１にこの順に、図８に示したと同様に、所望のしきい値電圧より低いベリファイ電圧Ｖｖ１１による書き込みベリファイを伴って書き込みを行う。各ワード線での書き込みシーケンスは、図１２のステップＳ１１〜Ｓ１６までであり、ステップＳ１６の書き込み完了検出により終了する。
【００７７】
その後ワード線ＷＬ０に戻って、ワード線ＷＬ０−ＷＬ３１にこの順に、所望のしきい値電圧分布の下限値に設定されたベリファイ電圧Ｖｖ１２を用いた書き込みベリファイを伴って、仕上げ書き込みを行う。
【００７８】
図１５は、一般的にワード線ＷＬ０〜Ｎの書き込み領域に第２の書き込み方式を適用した場合の書き込みシーケンスを示している。最初のワード線ＷＬ０〜Ｎの書き込みステップＳ２１−Ｓ２４では、ベリファイ電圧Ｖｖ１１が用いられ、仕上げ書き込みステップＳ２５では、全ワード線ＷＬ０〜Ｎの範囲について、ベリファイ電圧Ｖｖ１２を用いた仕上げ書き込みが行われる。
【００７９】
なお図１５で説明した書き込み領域の最終ワード線ＷＬＮが、図１４の例におけるようにブロックの最終ワード線でない場合には、前述の第１の書き込み方式で説明したと同様に、ここにはダミーデータを書き込んで、無効領域とすることが好ましい。ワード線ＷＬＮに仕上げ書き込みを行っても、その後ワード線ＷＬＮ＋１にデータが書かれると、そのデータの影響を受けるからである。
【００８０】
図１６は、図１５の仕上げ書き込みステップＳ２５の具体的な書き込みシーケンスを示している。仕上げ書き込み用のコマンドを入力した後、ワード線ＷＬ０を選択するアドレスを入力し（ステップＳ３１）、書き込み開始コマンドを入力することにより（ステップＳ３２）、内部コントローラ５による仕上げ書き込み制御が開始される。
【００８１】
選択されたワード線ＷＬ０のメモリセルデータを読み出し、これをデータラッチＬＡＴ１に書き込みデータとして保持する（ステップＳ３３）。この書き込みデータに基づいて、書き込み電圧印加（ステップＳ３４）と書き込みベリファイ（ステップＳ３５）を繰り返す。書き込みベリファイでは、ベリファイ電圧Ｖｖ１２が用いられる。
【００８２】
ステップＳ３６で書き込み完了が判定されたら、現に選択されたワード線ＷＬｉが最終ワード線ＷＬＮであるか否かを判断する（ステップＳ３７）。この判断のためには、最終ワード線ＷＬＮのアドレス情報を参照データとして予めアドレスレジスタ等にセットしておく。そして、最終ワード線ＷＬＮに達していなければ、アドレスをインクリメントして（ステップＳ３８）、次のワード線について書き込みデータを読み出し（ステップＳ３３）、同様の仕上げ書き込みを繰り返す。
【００８３】
この第２の書き込み方式の場合も、予備的書き込みに比べて仕上げ書き込みでの書き込み電圧のステップアップ分を低くすることが好ましい。これにより高精度の仕上げ書き込みが可能になる。
【００８４】
この第２の書き込み方式によっても、隣接セルの浮遊ゲート間容量に起因するデータしきい値変動の影響を低減して、信頼性の高いデータ記憶を行うことが可能になる。更にこの第２の書き込み方式では、書き込み領域全体に所望のしきい値電圧より低いしきい値電圧を目標とする予備的書き込みを行い、その後その書き込み領域に所望のしきい値電圧を得る仕上げ書き込みを行うので、通常のデータ書き込み方式と比べて、バックパターン（メモリセルアレイ内のデータ分布）によるしきい値電圧のばらつきが低減されるという効果が得られる。
【００８５】
なお上の例では、一つのコマンドで複数ワード線に対する仕上げ書き込みを行うようにしたが、各ワード線の仕上げ書き込み毎にコマンド入力するようにしてもよい。
【００８６】
ここまで説明した第１及び第２の書き込み方式は、基本的に、互いに隣接する第１及び第２のメモリセルを有し、第１及び第２のメモリセルに順にしきい値電圧により決まるデータが書き込まれる半導体記憶装置のデータ書き込み方法であって、第２のメモリセルへのデータ書き込み動作前に、第１のメモリセルに所望のしきい値電圧より低いしきい値電圧のデータを書き込み（予備的書き込み）、第２のメモリセルへのデータ書き込み動作後に、第１のメモリセルに前記所望のしきい値電圧のデータを書き込む（仕上げ書き込み或いは、追加書き込み）ものである。
【００８７】
［第３の書き込み方式］
第３の書き込み方式では、隣接する第１及び第２のメモリセルの第１のメモリセルにデータを書き込む際に、後に書かれるべき第２のメモリセルのデータに応じて、そのしきい値電圧制御を行う。
【００８８】
具体的にこの第３の書き込み方式では、後に書かれるべき隣接セルデータによるデータ変動を予測して、１書き込みサイクル内で異なるベリファイ条件を用いた２回の書き込みベリファイを行う。
【００８９】
図１７は、この第３の書き込み方式を適用した例のワード線ＷＬｉでの書き込みシーケンスを示している。図１８〜図２０は、２本の隣接するワード線ＷＬｉ，ＷＬｉ＋１に着目し、これらに沿って配列されたそれぞれ３個ずつのメモリセル（ＭＣｉ，０〜ＭＣｉ，２），（ＭＣｉ＋１，０〜ＭＣｉ＋１，２）について、選択的にデータ“Ｂ”を書く場合のしきい値電圧変化の例を示している。
【００９０】
初期状態では、図１８に示すように、選択ブロック内の全メモリセルが消去状態（データ“Ａ”状態）にある。図１９は、ワード線ＷＬｉでの書き込みによるしきい値電圧変化である。ここでは、メモリセルＭＣｉ，０及びＭＣｉ，２に対して“０”書き込みを行う場合を示しているが、この書き込みサイクルにおいて、後に選択されるワード線ＷＬｉ＋１のメモリセルＭＣｉ＋１，０，ＭＣｉ＋１，２の書き込みデータに応じて、異なるベリファイ電圧Ｖｖ１１，Ｖｖ１２を用いた２回の書き込みベリファイを行う。
【００９１】
例えば、図２１に示すように、ワード線ＷＬｉに沿ったカラムＣｏｌ．０及びＣｏｌ．２のメモリセルＭＣｉ，０及びＭＣｉ，２は共に“０”書き込みによりデータ“Ｂ”を書くが、これらに隣接するワード線ＷＬｉ＋１に沿うカラムＣｏｌ．０及びＣｏｌ．２のメモリセルＭＣｉ＋１，０及びＭＣｉ＋１，２にはそれぞれ、“１”及び“０”書き込みにより、データ“Ａ”及び“Ｂ”が書かれるものとする。このとき、メモリセルＭＣｉ，０のデータしきい値は、後に書かれるメモリセルＭＣｉ＋１，０の浮遊ゲートの影響を受けないが、メモリセルＭＣｉ，２のデータしきい値は、メモリセルＭＣｉ＋１，２に“０”書き込みされると、その影響を受ける。
【００９２】
そこで、ワード線ＷＬｉでの書き込みに際して、後に書かれるべきメモリセルＭＣｉ＋１，０及びＭＣｉ＋１，２のデータを参照して、図１９に示すように、メモリセルＭＣｉ，０については、所望のしきい値分布下限値に等しいベリファイ電圧Ｖｖ１２を用い、メモリセルＭＣｉ，２については、後に書かれる隣接セルによるしきい値変動を考慮してそれより低いベリファイ電圧Ｖｖ１１を用いた書き込みベリファイを行う。
【００９３】
その後、図２０に示すように、ワード線ＷＬｉ＋１に書き込みを行うと、しきい値電圧が低めに書き込まれたメモリセルＭＣｉ，２は、メモリセルＭＣｉ＋１，２のデータ“Ｂ”の影響を受けてしきい値電圧が正方向に変動する。従って、ワード線ＷＬｉ上で共に“０”書き込みされたメモリセルＭＣｉ，０とＭＣｉ，２のデータ“Ｂ”は、ＦＧ−ＦＧ間容量結合の影響が低減された、しきい値分布のばらつきが小さい状態になる。
【００９４】
図１７に示す書き込みシーケンスを説明すれば、書き込みコマンド入力によりこの書き込みシーケンスは開始される。ワード線ＷＬｉを選択する書き込みページアドレスを入力し（ステップＳ４１）、書き込みデータをロードする（ステップＳ４２）。書き込みデータは、図４のデータラッチＬＡＴ１に転送されて保持される。
【００９５】
続いて、次のワード線ＷＬｉ＋１に書き込まれるべきデータを、データラッチＬＡＴ２にロードする（ステップＳ４３）。書き込み開始コマンドを入力することにより（ステップＳ４４）、コントローラ５による以下の書き込み制御が開始される。
【００９６】
各書き込みサイクルにおいて、書き込み電圧印加（ステップＳ４５）の後、ベリファイ電圧Ｖｖ１１を用いた第１の書き込みベリファイ（ステップＳ４６）と、ベリファイ電圧Ｖｖ１２を用いた第２の書き込みベリファイ（ステップＳ４７）とが順次行われる。これら第１及び第２の書き込みベリファイでは、それぞれベリファイ対象とするメモリセルが、ワード線ＷＬｉ＋１の書き込みデータ“０”，“１”に応じて選択されるようにする。
【００９７】
具体的に、２回の書き込みベリファイでは、次のような操作が必要である。ベリファイ電圧Ｖｖ１１を用いる第１の書き込みベリファイでは、図２１に示すメモリセルＭＣｉ，２の“０”書き込み（同じカラムＣｏｌ．２の隣接メモリセルＭＣｉ＋１，２にも“０”書き込みされる）のみを確認する必要がある。このため、データラッチＬＡＴ２が“１”データを保持しているカラムＣｏｌ．０は、ベリファイ対象から外す。
【００９８】
ベリファイ電圧Ｖｖ１２を用いる第２の書き込みベリファイでは、図２１に示すメモリセルＭＣｉ，０の“０”書き込み（同じカラムＣｏｌ．０の隣接メモリセルＭＣｉ＋１，０には“１”書き込みされる）のみを確認するために、データラッチＬＡＴ２が“０”データを保持しているカラムＣｏｌ．２は、ベリファイ対象から外す。
【００９９】
より具体的に説明する。データラッチＬＡＴ１の書き込みデータに基づくデータ書き込み時、ベリファイ読み出しは選択ワード線ＷＬｉにベリファイ電圧Ｖｖ１１を与えて行われる。このとき、プリチャージされたビット線は、選択セルによるビット線放電動作により、データ“０”が書かれたカラムのビット線は“Ｈ”レベルを保持し、データ“１”（書き込み禁止）が書かれたカラム及び“０”書き込み不十分のカラムのビット線は“Ｌ”になる。このビット線放電動作後のビット線電位の“Ｈ”レベルは、“０”書き込みがなされたものとして、また“Ｌ”レベルは“１”書き込み（書き込み禁止）がなされたか又は“０”書き込みが不十分なものとしてデータセンスされる。
【０１００】
このデータセンスに先立ち、“０”書き込みがなされるメモリセルのうち、データラッチＬＡＴ２に保持されている隣接セルに対する書き込みデータが“１”であるカラムＣｏｌ．０については、ベリファイ読み出しの結果、ビット線が“Ｈ”レベルになるか否かに拘わらず、ビット線を強制放電させて、“Ｌ”レベル（即ちデータ“１”）としてセンスされるようにする。従って第１の書き込みベリファイでは、隣接セルに書き込まれるべきデータが“０”であって、“０”書き込みがなされたセルについてのみ、“Ｈ”データとして検出され、これは以後“１”書き込み（即ち書き込み禁止）とされる。
【０１０１】
同様に、第２の書き込みベリファイでは、データラッチＬＡＴ２が“０”データを保持しているカラムＣｏｌ．２をベリファイ対象から外す。そのために、第１の書き込みベリファイと同様に、ベリファイ読み出しの結果、データラッチＬＡＴ１の書き込みデータが“０”であるセルのうち、データラッチＬＡＴ２のデータが“０”であるセルについてビット線を強制放電させて、“Ｌ”レベル（即ちデータ“１”）としてセンスされるようにする。従って第２の書き込みベリファイでは、隣接セルの書き込みデータが“１”であって、“０”書き込みが確認されたセルのみ、“Ｈ”データとして検出され、これは以後の書き込みサイクルで“１”書き込み（即ち書き込み禁止）とされる。
【０１０２】
書き込み完了の判定は、２回の書き込みベリファイ動作の結果として、データラッチＬＡＴ１がオール“１”になったことを検出することにより行われる（ステップＳ４８）。
【０１０３】
以上のようにこの第３の書き込み方式によれば、次に書き込まれるべき隣接セルの書き込みデータを参照して書き込みベリファイを行うことによって、仕上げ書き込みを行うことなく、浮遊ゲート間容量結合に基づくデータしきい値分布のばらつきを低減することが可能になる。
【０１０４】
［第４の書き込み方式］
ここまでに説明した書き込み方式は、メモリセルの初期データ状態がデータ“Ａ”であって、２つのワード線に沿ったメモリセルに選択的にデータ“Ｂ”を書く場合を想定している。このような書き込みは、４値記憶方式にも用いられるが、基本的には２値記憶方式に適用される。
【０１０５】
そこで次に、具体的に４値記憶方式に適用した第４の書き込み方式を説明する。ここでは、第１及び第２のワード線に沿ったメモリセルに下位ページデータが書かれた状態から、順次上位ページデータが書かれる場合を説明する。ここで用いる４値記憶方式では、図２２に示すように、４値データが、しきい値電圧の順に、Ａ＝“１１”，Ｂ＝“０１”，Ｃ＝“１０”，Ｄ＝“００”として定義される。
【０１０６】
下位ページ書き込みでは、データ“Ａ”（消去状態）のセルに選択的に、データ“Ｂ”と“Ｃ”の間にまたがるブロードなしきい値電圧分布を持つ中間データ“ＢＣ”が書き込まれる。中間データ“ＢＣ”は、そのしきい値下限値Ｖｖ２０に対応するワード線電圧をベリファイ電圧とした書き込みベリファイを伴ってデータ書き込みが行われる。
【０１０７】
上位ページ書き込みでは、データ“Ａ”のセルに選択的にデータ“Ｂ”を書き込むモード１と、データ“ＢＣ”のセルに、データ“Ｃ”又は“Ｄ”を書き込むモード２とが用いられる。図示のようにデータ“Ｂ”，“Ｃ”及び“Ｄ”のしきい値下限値に対応するベリファイ電圧は、Ｖｖ１，Ｖｖ２，Ｖｖ３である。
【０１０８】
上位ページ書き込みに際して、外部からデータラッチＬＡＴ２にロードされる書き込みデータは、データ“Ａ”，“Ｂ”，“Ｃ”及び“Ｄ”についてそれぞれ、“１”，“０”，“１”，“０”である。これに対して、図２２に示すように、データ“Ｃ”及び“Ｄ”の書き込みは、共にしきい値電圧変化をもたらす“０”書き込みとして行う必要がある。従って、ビット線制御を行うためにデータラッチＬＡＴ１にセットされるべき書き込みデータは、データ“Ａ”，“Ｂ”，“Ｃ”及び“Ｄ”についてそれぞれ、“１”，“０”，“０”，“０”とする必要がある。詳細説明は省くが、外部からロードされた書き込みデータを、センスアンプ回路内でこの様な上位ページ書き込みデータに変換するデータ処理が行われる。
【０１０９】
この４値記憶方式では、下位ページデータが書かれた状態での読み出し時ワード線に与えられる読み出し電圧ＡＲは、データ“Ａ”と“ＢＣ”のしきい値電圧分布の中間に設定される。また上位ページデータまで書かれた後の読み出し電圧は、それぞれデータ“Ａ”，“Ｂ”，“Ｃ”及び“Ｄ”のしきい値電圧分布の間に、ＢＲ１，ＢＲ２，ＢＲ３として設定される。
【０１１０】
実際のデータ書き込みに際しては、セルアレイの通常データ領域とは異なるカラム領域に、上位ページデータ書き込みと同時に、上位ページデータが書かれたことを示すフラグデータが書かれる。データ読み出し時は、このフラグデータに基づいて読み出し電圧を選択することができる。
【０１１１】
具体的に、隣接する２ワード線ＷＬｉ，ＷＬｉ＋１に着目して、第４の書き込み方式を説明する。
【０１１２】
図２３は、ワード線ＷＬｉ，ＷＬｉ＋１のメモリセルに下位ページデータ書き込みが行われた状態、即ちメモリセルがデータ“Ａ”（消去状態）又は中間データ“ＢＣ”状態にあることを示している。
【０１１３】
図２４は、ワード線ＷＬｉのメモリセルに対して、上位ページデータ書き込みを行った状態である。即ち、ベリファイ電圧Ｖｖ１１，Ｖｖ２１，Ｖｖ３１を用いてそれぞれ、データ“Ｂ”，“Ｃ”及び“Ｄ”が書き込まれる。ここで、ベリファイ電圧Ｖｖ１１，Ｖｖ２１及びＶｖ３１はそれぞれ、最終的なデータ“Ｂ”，“Ｃ”及び“Ｄ”の所望のしきい値下限値より低い値に設定される。
【０１１４】
この後、図２５に示すように、次のワード線ＷＬｉ＋１に沿ったメモリセルについて上位ページデータ書き込みを行う。即ち、ベリファイ電圧Ｖｖ１１，Ｖｖ２１，Ｖｖ３１を用いてそれぞれ、データ“Ｂ”，“Ｃ”及び“Ｄ”が書き込まれる。このワード線ＷＬｉ＋１での上位ページ書き込みにより、ワード線ＷＬｉのメモリセルのしきい値電圧が影響を受ける。
【０１１５】
図２５では、ワード線ＷＬｉのメモリセルのデータ“Ｂ”，“Ｃ”及び“Ｄ”が、それらに隣接するワード線ＷＬｉ＋１上のメモリセルにしきい値電圧を上昇させるデータ状態が書かれた場合に、浮遊ゲート間容量結合によって、しきい値電圧がシフトする様子を破線で示している。
【０１１６】
ワード線ＷＬｉ＋１での上位ページ書き込みにおいて、あるメモリセルがデータ“Ａ”を維持する場合には、それに隣接するワード線ＷＬｉのメモリセルに対して、しきい値電圧変動を起こさない。また、ワード線ＷＬｉ＋１での上位ページ書き込みにおいて、データ“Ｃ”が書かれるメモリセルについては、データ“Ｄ”が書かれる場合に比べて、それに隣接するワード線ＷＬｉのメモリセルに対するしきい値電圧変動の影響は小さい。要するに、ワード線ＷＬｉ＋１のメモリセルに書き込まれる上位ページデータの如何に応じて、ワード線ＷＬｉのメモリセルに対する浮遊ゲート間容量結合による影響が異なる。従って前述のベリファイ電圧Ｖｖ１１，Ｖｖ２１及びＶｖ３１は、ワード線ＷＬｉ＋１での書き込みによるワード線ＷＬｉのセルのしきい値が最大のシフトを示しても所望のしきい値電圧を超えることがないように、設定される。
【０１１７】
そして、ワード線ＷＬｉ＋１の上位ページ書き込み後、図２６に示すように、ワード線ＷＬｉのメモリセルについて、仕上げの上位ページ書き込みを行う。即ち、先のワード線ＷＬｉでの書き込みと同じデータパターンをもって、かつ所望のしきい値電圧下限値に設定されたベリファイ電圧Ｖｖ１２（＝Ｖｖ１），Ｖｖ２２（＝Ｖｖ２）及びＶｖ３２（＝Ｖｖ３）を用いてそれぞれ、データ“Ｂ”，“Ｃ”及び“Ｄ”を書き込む。
【０１１８】
これにより、ワード線ＷＬｉの書き込みデータの隣接ワード線ＷＬｉ＋１のセルデータによる影響を低減することができる。
【０１１９】
図２７は、この第４の書き込み方式での上位ページ書き込みのシーケンスを示している。書き込みコマンドの入力により、書き込みシーケンスが開始される。例えば、ワード線ＷＬｉを選択するアドレスを入力し（ステップＳ５１）、書き込みデータをロードし（ステップＳ５２）、書き込み開始コマンドを入力する（ステップＳ５３）ことにより、コントローラ５は書き込み動作制御を開始する。
【０１２０】
データ書き込みは、書き込み電圧印加（ステップＳ５４）の後、複数の書き込みベリファイ（ステップＳ５５−Ｓ５７）を繰り返すことにより、行われる。例えば、図２４で説明した最初の上位ページ書き込みの場合であれば、各ベリファイステップＳ５５−Ｓ５７でそれぞれ、ベリファイ電圧Ｖｖ１１，Ｖｖ２１及びＶｖ３１が用いられる。
【０１２１】
各書き込みベリファイステップＳ５５−Ｓ５７では、確認すべきデータに対応して、センスアンプ回路内でデータの転送、反転等の処理が必要であるが、その詳細説明は省略する。書き込みベリファイの後、書き込み完了の判定が行われ（ステップＳ５８）、書き込みが完了するまで、書き込み電圧印加と書き込みベリファイが繰り返される。
【０１２２】
この書き込みシーケンスは、図２４で説明したワード線ＷＬｉの予備的書き込みの他、図２６で説明したワード線ＷＬｉの仕上げ書き込みにも同様に適用される。
【０１２３】
図２８は、第４の書き込み方式での別の上位ページ書き込みシーケンスを示している。これは、ワード線ＷＬｉ＋１への上位ページ書き込みのシーケンス内で連続的に、ワード線ＷＬｉへの仕上げ書き込みを行う例である。
【０１２４】
書き込みコマンドと共に、ワード線ＷＬｉ＋１を選択するアドレスを入力し（ステップＳ６１）、書き込みデータをロードし（ステップＳ６２）、書き込み開始コマンドを入力する（ステップＳ６３）ことにより、書き込み動作制御が開始される。
【０１２５】
データ書き込みは、書き込み電圧印加（ステップＳ６４）の後、複数の書き込みベリファイ（ステップＳ６５−Ｓ６７）を繰り返すことにより、行われる。最初の上位ページ書き込みでは、各ベリファイステップＳ６５−Ｓ６７でそれぞれ、ベリファイ電圧Ｖｖ１１，Ｖｖ２１及びＶｖ３１が用いられる。
【０１２６】
これらの書き込みベリファイの後、書き込み完了の判定が行われ（ステップＳ６８）、書き込みが完了するまで、書き込みとベリファイが繰り返される。書き込み完了が判定されたら、次に仕上げ書き込みの動作に移る。即ちセルアレイ内の先に書かれたワード線ＷＬｉのセルデータを読み出してセンスアンプ回路に保持する。その保持データに基づいて、ワード線ＷＬｉについて仕上げの上位ページ書き込みを行う（ステップＳ７０）。仕上げ書き込みについての書き込みベリファイステップＳ７１−Ｓ７３では、前述のようにデータ“Ｂ”，“Ｃ”及び“Ｄ”の所望のしきい値下限値のベリファイ電圧Ｖｖ１２，Ｖｖ２２及びＶｖ３２が用いられる。これらの書き込みベリファイの後、書き込み完了の判定が行われ（ステップＳ７４）、書き込みが完了するまで、書き込みとベリファイが繰り返される。
【０１２７】
なおここまでの第４の書き込み方式の説明では、隣接ワード線ＷＬｉ，ＷＬｉ＋１の書き込み順序のみに着目している。これは、１ワード線の全メモリセルが同時に書き込み及び読み出しされる場合、即ち図２のセルアレイとセンスアンプ方式にはそのまま有効である。これに対して、図３に示した共有センスアンプ方式を適用した場合には、１ワード線に沿ったメモリセルは、偶数ビット線ＢＬｅ上のメモリセル群（第１セクタ）と、奇数ビット線ＢＬｏ上のメモリセル群（第２セクタ）に分けられ、これらは異なるタイミングで読み出し及び書き込みが行われる。
【０１２８】
即ちこの共有センスアンプ方式の場合、２ワード線ＷＬｉ，ＷＬｉ＋１に着目したこの第４の書き込み方式の適用については、まずワード線ＷＬｉについて第１セクタ及び第２セクタの予備的書き込みを順次行い、次にワード線ＷＬｉ＋１について、第１セクタ、第２セクタの予備的書き込みを順次行い、次にワード線ＷＬｉに戻って、第１セクタ及び第２セクタの仕上げ書き込みを順次行うことになる。
【０１２９】
またこの第４の書き込み方式においても、予備的書き込みに対して仕上げ書き込みでの書き込み電圧ステップを小さくすることが好ましく、これにより高精度の仕上げ書き込みが可能になる。
【０１３０】
［第５の書き込み方式］
第５の書き込み方式として、先の第３の書き込み方式を４値記憶方式の上位ページ書き込みに適用した例を次に説明する。
【０１３１】
図２９は、この第５の書き込み方式における、隣接するワード線ＷＬｉ，ＷＬｉ＋１のうちワード線ＷＬｉに対する上位ページデータ書き込みの様子を示している。ここで、４値記憶方式は、図２２を用いて説明したものである。下位ページ書き込みによって、ワード線ＷＬｉのメモリセルは、予めデータ“Ａ”（消去状態）又は中間データ状態“ＢＣ”のいずれかになっている。
【０１３２】
上位ページ書き込みは、データ“Ａ”のセルに選択的にデータ“Ｂ”を書き込む書き込みモード１と、中間データ“ＢＣ”のセルにデータ“Ｃ”又は“Ｄ”を書き込む書き込みモード２とを有する。
【０１３３】
データ“Ｂ”書き込みに対する書き込みベリファイには、次のワード線ＷＬｉ＋１のメモリセルに書き込まれるべき上位ページデータに応じて異なるベリファイ電圧Ｖｖ１１，Ｖｖ１２が用いられる。即ち、隣接するセルに書かれるべきデータがしきい値変動を伴わない場合（これを書き込みデータ“１”とする）は、所望のしきい値下限値に対応するベリファイ電圧Ｖｖ１２が用いられる。隣接するセルに書かれるべきデータがしきい値変動を伴う場合（これを書き込みデータ“０”とする）には、所望のしきい値下限値より低いベリファイ電圧Ｖｖ１１が用いられる。
【０１３４】
同様に、データ“Ｃ”書き込みに対する書き込みベリファイには、次のワード線ＷＬｉ＋１のメモリセルに書き込まれるべき上位ページデータに応じて異なるベリファイ電圧Ｖｖ２１，Ｖｖ２２が用いられる。データ“Ｄ”書き込みに対する書き込みベリファイには、次のワード線ＷＬｉ＋１のメモリセルに書き込まれるべき上位ページデータに応じて異なるベリファイ電圧Ｖｖ３１，Ｖｖ３２が用いられる。
【０１３５】
この様な書き込み制御のためには、第３の書き込み方式におけると同様に、ワード線ＷＬｉへの上位ページデータ書き込み時に、後に書かれるべきワード線ＷＬｉ＋１のデータをセンスアンプ回路にロードし、これを参照して書き込みベリファイ制御を行うことが必要になる。
【０１３６】
以上のように第５の書き込み方式によれば、次に書き込まれるべき隣接セルの書き込みデータを参照して書き込みベリファイを行うことによって、仕上げ書き込みを行うことなく、浮遊ゲート間容量結合に基づくデータしきい値分布のばらつきを低減することが可能になる。
【０１３７】
この第５の書き込み方式は、一つのメモリセルが記憶するビット数を更に増やして、隣接セル間の影響がより大きくなる８値記憶や１６値記憶を行う場合にも、書き込みベリファイ数を増やす等により、応用することが可能である。
【０１３８】
［第６の書き込み方式］
ここまで説明した第１乃至第５の書き込み方式は、いずれも隣接ワード線のセル間干渉の影響を低減するものであった。これに対してこの発明の書き込み方法は、隣接ビット線のセル間干渉の影響を低減する方法としても有効である。
【０１３９】
具体的に、図３で説明した共有センスアンプ方式を用いた場合には、ワード線上の隣接セルで浮遊ゲート間容量結合が問題になる。ワード線ＷＬｉと偶数番ビット線ＢＬｅにより選択される第１セクタのメモリセル群と、同じワード線ＷＬｉと奇数番ビット線ＢＬｏにより選択される第２セクタのメモリセル群とは、異なるタイミングで書き込みが行われるためである。
【０１４０】
第６の書き込み方式として、図２２で説明した４値記憶方式において、隣接ビット線のセル間干渉の影響を低減する例を、図３０〜図３３を参照して説明する。
【０１４１】
図３０は、隣接する二つの偶奇ビット線ＢＬｅ，ＢＬｏについて、それらのメモリセルに下位ページデータが書かれた状態を示している。即ち偶数番ビット線ＢＬｅ及び奇数番ビット線ＢＬｏ上のメモリセルは、データ“Ａ”（消去状態）又は中間データ“ＢＣ”のいずれかの状態にある。
【０１４２】
この後、図３１に示すように、偶数番ビット線ＢＬｅのメモリセルに、上位ページデータ書き込み（予備的書き込み）を行う。即ち、データ“Ａ”のセルに選択的に、データ“Ｂ”を書き込み、中間データ“ＢＣ”のセルに、データ“Ｃ”又は“Ｄ”を書き込む。ここで、これらのデータ“Ｂ”，“Ｃ”及び“Ｄ”のしきい値電圧下限値であるベリファイ電圧Ｖｖ１１，Ｖｖ２１及びＶｖ３１は、それぞれ所望のしきい値電圧より低く設定される。
【０１４３】
この後、図３２に示すように、奇数番ビット線ＢＬｏのメモリセルに対して、同様に上位ページデータ書き込みを行う。この奇数番ビット線ＢＬｏの上位ページデータ書き込みの結果、隣接する偶数番ビット線ＢＬｅのメモリセルデータは、浮遊ゲート間容量結合によりしきい値電圧が変化する。
【０１４４】
具体的にいえば、データ“Ｂ”のセル群ＭＣＥＸのうち、ある範囲のセル群ＭＣＥＸ’については、実線と破線で示すように、これらに隣接するセルのしきい値変動を伴う書き込みデータに応じてしきい値電圧が正方向にシフトする。残りのセルは、隣接するセルにしきい値電圧がシフトするデータが書かれないため元のしきい値電圧状態を保持する。他のデータ“Ｃ”，“Ｄ”についても同様である。
【０１４５】
そこで図３３に示すように、偶数番ビット線ＢＬｅについて、仕上げの上位ページ書き込みを行う。即ちデータ“Ｂ”，“Ｃ”及び“Ｄ”について、それぞれ所望のしきい値電圧下限値に等しいベリファイ電圧Ｖｖ１２，Ｖｖ２２及びＶｖ３２を用いたデータ書き込みを行う。
【０１４６】
これにより、偶数番ビット線ＢＬｅのデータ“Ｂ”のメモリセルは、隣接する奇数番ビット線ＢＬｏのセルデータの影響によるしきい値電圧のばらつきがなくなり、一定のしきい値下限値を持つことになる。データ“Ｃ”及び“Ｄ”についても同様である。
【０１４７】
この第６の書き込み方式においても、予備的書き込みに対して仕上げ書き込みでの書き込み電圧ステップアップ幅を小さくすることが好ましく、これにより高精度の仕上げ書き込みが可能になる。
【０１４８】
なお、隣接ビット線のセル間干渉の影響を低減する書き込み方式として、第３或いは第５の書き込み方式と同様に、次に書かれるべきデータに応じてしきい値電圧制御を行う方法を適用することも可能である。
【０１４９】
［第７の書き込み方式］
第７の書き込み方式として、ある着目するメモリセルについて、これを取り囲むように隣接する複数のメモリセルの影響を考慮に入れて、仕上げ書き込みを行う例を説明する。
【０１５０】
この第７の書き込み方式の基本は、第１の書き込み方式と同様であり、第１のメモリセルにデータ書き込みを行う場合に、第１のメモリセルに所望のしきい値電圧より低いしきい値電圧状態に書き込む第１の書き込み（予備的書き込み）を行い、第１のメモリセルに隣接するメモリセルに第２の書き込みを行った後、第１のメモリセルに前記所望のしきい値電圧状態を書き込む第３の書き込み（仕上げ書き込み）を行う。
【０１５１】
図３４に示すように、図３のセンスアンプ方式を用いたメモリセルアレイ上で、隣接する二つのワード線ＷＬｉ，ＷＬｉ＋１と、これらにより選択される４つのメモリセル群（セクタ）Ｘ，Ｙ，Ｚ，Ｗに着目する。ブロック内の書き込みは、ワード線ＷＬ０から順に行われるものとして、着目するワード線ＷＬｉ，ＷＬｉ＋１の書き込みは次のようになる。
【０１５２】
まず、ワード線ＷＬｉと偶数番ビット線ＢＬｅ（ＢＬｅｍ，ＢＬｅｍ＋１，ＢＬｅｍ＋２，…）により選択されるセクタＸのメモリセル（Ｘｍ，Ｘｍ＋１，Ｘｍ＋２，…）に書き込み（予備的書き込み）を行う。次に、同じワード線ＷＬｉと奇数番ビット線ＢＬｏ（ＢＬｏｍ，ＢＬｏｍ＋１，ＢＬｏｍ＋２，…）により選択されるセクタＹのメモリセル（Ｙｍ，Ｙｍ＋１，Ｙｍ＋２，…）に書き込み（予備的書き込み）を行う。続いて、ワード線ＷＬｉ＋１と偶数番ビット線ＢＬｅにより選択されるセクタＺのメモリセル（Ｚｍ，Ｚｍ＋１，Ｚｍ＋２，…）に書き込み（予備的書き込み）を行う。その後ワード線ＷＬｉ＋１と奇数番ビット線ＢＬｏにより選択されるセクタＷのメモリセル（Ｗｍ，Ｗｍ＋１，Ｗｍ＋２，…）に書き込み（予備的書き込み）を行う。
【０１５３】
以上の４回の予備的書き込み動作の後、セクタＸに戻って、仕上げ書き込みを行う。以下、セクタＹ，Ｚ，Ｗについて同様に仕上げ書き込みを行う。
【０１５４】
この第７の書き込み方式は、一般に一つのメモリセルがＮビットを記憶するＭ＝２Ｎ値記憶に適用できるが、ここでは具体例として、Ｎ＝２の４値記憶の例を説明する。データ書き込みの単位を１ページとして、一つのメモリセルが記憶する２ビットデータは、異なるページのデータとして記憶してもよいし、或いはデータ量が２倍の１ページデータとして記憶してもよい。
【０１５５】
図３５に示すように、４値データ“Ａ”，“Ｂ”，“Ｃ”及び“Ｄ”はしきい値の順に定義される。これらのデータ“Ａ”，“Ｂ”，“Ｃ”及び“Ｄ”のビット割付は問わない。具体的にデータ書き込みは、書き込みアドレス入力コマンド、アドレス入力に続いて、書き込みデータをロードし、書き込み開始コマンドを発行することにより開始される。詳細説明は省くが、書き込みデータは、データラッチを持つセンスアンプ回路にロードされ、センスアンプ内でデータ“Ａ”，“Ｂ”，“Ｃ”及び“Ｄ”書き込みに必要なデータ変換処理が行われる。
【０１５６】
図３６は、着目するセクタ（メモリセル群）Ｘ，Ｙ，Ｚ及びＷのセル初期状態、即ち書き込み前にデータ“Ａ”状態にあることを示している。データ“Ａ”は、例えばしきい値電圧が最も低い消去状態であるが、或いは他の適当なしきい値電圧状態であってもよい。即ちここで例に挙げる４値記憶方式の場合であれば、データ“Ａ”は消去状態と仮定すればよいが、更に多値データ記憶を行う場合には、消去状態とは限らない。
【０１５７】
図３７は、セクタＸのメモリセルに対して予備的書き込みを行った状態を示している（図４４のステップＳ９１）。セクタＸ内のメモリセルに、ベリファイ電圧Ｖｖｂ１，Ｖｖｃ１及びＶｖｄ１を用いてそれぞれ、データ“Ｂ”，“Ｃ”及び“Ｄ”が書かれる。ここでベリファイ電圧Ｖｖｂ１，Ｖｖｃ１及びＶｖｄ１は、最終的なデータ“Ｂ”，“Ｃ”及び“Ｄ”の所望のしきい値電圧分布の下限値より低い値に設定される。これは後に書かれる隣接セルの影響によるしきい値変化を考慮した結果であり、最終的なデータしきい値分布より低いしきい値分布Ａ０，Ｂ０，Ｃ０及びＤ０となる。
【０１５８】
図３８は、セクタＸに続いて選択されるセクタＹのメモリセルに対して、同様に予備的書き込みを行った状態を示している（図４４のステップＳ９２）。即ち、セクタＹ内のメモリセルに、ベリファイ電圧Ｖｖｂ１，Ｖｖｃ１及びＶｖｄ１を用いて、データ“Ｂ”，“Ｃ”及び“Ｄ”が書かれる。
【０１５９】
セクタＸのメモリセルデータ“Ａ”，“Ｂ”，“Ｃ”及び“Ｄ”のしきい値分布は、先の予備的書き込みの結果では、Ａ０，Ｂ０，Ｃ０及びＤ０（破線）あるが、これらは、セクタＹのセル書き込みの後に、そのセル書き込みデータの影響（ＦＧ−ＦＧ間容量結合）を受けてそれぞれ、Ａ１，Ｂ１，Ｃ１及びＤ１（実線）のようにシフトする。
【０１６０】
図３９は、セクタＹに続いて選択されるセクタＺのセルに同様に予備的書き込みを行った状態を示している（図４４のステップＳ９３）。このとき、セクタＸのデータしきい値分布は、Ａ１，Ｂ１，Ｃ１及びＤ１（破線）の状態からそれぞれ、Ａ２，Ｂ２，Ｃ２及びＤ２（実線）のようにシフトする。
【０１６１】
図４０は、セクタＺに続いて選択されるセクタＷのセルに同様に予備的書き込みを行った状態を示している（図４４のステップＳ９４）。このとき、セクタＸのデータしきい値分布は、Ａ２，Ｂ２，Ｃ２及びＤ２（破線）の状態からそれぞれ、Ａ３，Ｂ３，Ｃ３及びＤ３（実線）のようにシフトする。
【０１６２】
以上により、ワード線ＷＬｉ及びＷＬｉ＋１により選択されるセクタＸ，Ｙ，Ｚ及びＷの全メモリセルに対して所定のデータの予備的書き込みが終わる。最初のセクタＸの書き込みセルは、その後のセクタＹ，Ｚ，Ｗの予備的書き込みの度に、しきい値シフトを生じるが、それらのしきい値シフトが最大値の場合にも最終的な所望のデータしきい値を超えることがないように、予備的書き込みのベリファイ電圧Ｖｖｂ１，Ｖｖｃ１及びＶｖｄ１が設定されることになる。
【０１６３】
この後、セクタＸに戻って、そのメモリセルに仕上げ書き込みを行う（図４４のステップＳ９５）。図４１がこのセクタＸの仕上げ書き込みの状態を示している。この仕上げ書き込みでは、先の予備的書き込みと同じデータパターンを用いるが、データ“Ｂ”，“Ｃ”及び“Ｄ”の書き込みに所望のしきい値下限値に対応するベリファイ電圧Ｖｖｂ２，Ｖｖｃ２及びＶｖｄ２を用いる。
【０１６４】
これにより、図４１に示すように、セクタＸのデータ“Ｂ”，“Ｃ”及び“Ｄ”は、直前のしきい値分布Ｂ３，Ｃ３及びＤ３（破線）から最終的なデータしきい値分布Ｂ４，Ｃ４及びＤ４（実線）になる。データ“Ａ”の最終的しきい値分布Ａ４はその前のしきい値分布Ａ３と同じである。このセクタＸの仕上げ書き込みで、予備書き込みが終わっているセクタＹ，Ｚ及びＷのデータしきい値分布がわずかにシフトする。
【０１６５】
以下、図４２に示すように、セクタＹ，Ｚ及びＷについても順次、同様にベリファイ電圧Ｖｖｂ２，Ｖｖｃ２及びＶｖｄ２を用いた仕上げ書き込みを行う（図４４のステップＳ９６−Ｓ９８）。これらのセクタＹ，Ｚ及びＷの仕上げ書き込みで、既に仕上げ書き込みされているセクタＸのセルデータしきい値分布が、図４２に示すように、Ｂ４，Ｃ４及びＤ４（破線）からＢ５，Ｃ５及びＤ５（実線）へとわずかにシフトする。しかし、予備的書き込みで所望のしきい値電圧に近いレベルまで書き込むようにすれば、仕上げ書き込み後のしきい値シフト量を無視できる程度に小さく抑えることができる。
【０１６６】
図４３は、この第７の書き込み方式の書き込みシーケンスを示している。書き込みコマンドを入力することによりこの書き込みシーケンスが開始される。メモリセル群（セクタ）を選択するアドレスを入力し（ステップＳ８１）、書き込みデータをロードし（ステップＳ８２）、続いて書き込み開始コマンドを入力すると（ステップＳ８３）、チップ内で自動的に書き込み動作が行われる。
【０１６７】
書き込みサイクルは、書き込み電圧パルス印加ステップＳ８４と、データ“Ｂ”，“Ｃ”及び“Ｄ”の書き込み状態を確認するための書き込みベリファイステップＳ８５−Ｓ８７とを有する。この書き込みサイクルが、書き込み完了判定ステップＳ８８で書き込み完了が判定されるまで繰り返される。
【０１６８】
この書き込みシーケンスは、上述したセクタＸ，Ｙ，Ｚ，Ｗの予備的書き込みにも、その後のそれぞれのメモリセル群についての仕上げ書き込みにも同様に適用される。
【０１６９】
ここまでは、隣接する２本のワード線ＷＬｉ，ＷＬｉ＋１に着目して書き込みを行う場合を説明したが、この方式のポイントは、ワード線ＷＬｉ＋１に予備的書き込みを行った後に、ワード線ＷＬｉに戻って仕上げ書き込みを行うにある。従って、ブロック内の任意ページ範囲の書き込み領域のデータ書き込みの場合には、図１３で説明した第１の書き込み方式と同様に予備的書き込みと仕上げ書き込みを繰り返せばよい。
【０１７０】
また例えば、ワード線ＷＬｉからＷＬｉ＋ｎまでの連続するｎ−１本のワード線で規定される書き込み範囲について、全ワード線に順次予備的書き込みを行い、その後同じワード線に順次仕上げ書き込みを行う、という方法を適用することもできる。これは図１４で説明した第２の書き込み方式と基本的に同じである。
【０１７１】
図４５はその様な書き込みシーケンスを示している。ワード線ＷＬｉと偶数番ビット線ＢＬｅで選択されるセクタＸに予備的書き込みを行い（ステップＳ１０１）、次いで同じワード線ＷＬｉと奇数番ビット線ＢＬｏにより選択されるセクタＹに予備的書き込みを行う（ステップＳ１０２）。以下同様にして、ワード線ＷＬｉ＋ｎと偶数番ビット線ＢＬｅで選択されるセクタＺに対する予備的書き込み（ステップＳ１０３）、ワード線ＷＬｉ＋ｎと奇数番ビット線ＢＬｏで選択されるセクタＷに対する予備的書き込み（ステップＳ１０４）までの予備的書き込みを繰り返す。
【０１７２】
その後最初のセクタＸに戻って仕上げ書き込みを行い（ステップＳ１０５）、続いて次のセクタＹについて仕上げ書き込みを行う（ステップＳ１０６）。以下同様に、セクタＺ，Ｗまでの仕上げ書き込みを行う（ステップＳ１０７，Ｓ１０８）。
【０１７３】
この書き込み方式によると、隣接セルのＦＧ−ＦＧ間結合による影響を低減できるだけでなく、バックパターン（注目するメモリセルの後に書かれるメモリセルのデータによるしきい値電圧のばらつき）の影響を低減する効果も期待できる。
【０１７４】
この発明は上記実施の形態に限られない。例えば仕上げ書き込みの実施の形態では、注目するメモリセルに対して、予備的書き込みと仕上げ書き込みの２回の書き込みが行われる場合を説明したが、３回以上の複数回の書き込みで所望のデータしきい値を得るようにすることもできる。
【０１７５】
更に、余分にデータラッチを搭載したセンスアンプを用いれば、仕上げ書き込みの際に予備的書き込みと同じデータを再度外部からロードする必要がなくなる。例えば、４値データ書き込みの場合であれば、２ビット分のデータラッチを余分に用意する。このデータラッチに書き込みデータを保持しておくことにより、仕上げ書き込み時にその書き込みデータを利用することができる。
【０１７６】
更にこの発明は、図４６に示すデータしきい値分布の８値データ記憶方式や、図４７に示すデータしきい値分布の１６値データ記憶方式の書き込みに同様に適用することができる。
【図面の簡単な説明】
【０１７７】
【図１】この発明の実施の形態によるフラッシュメモリの機能ブロック構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイとセンスアンプ回路の構成を示す図である。
【図３】共有センスアンプ方式の場合のビット線とセンスアンプの関係を示す図である。
【図４】同フラッシュメモリのセンスアンプ回路のセンスユニット構成を示す図である。
【図５】４値記憶方式でのデータしきい値電圧分布を示す図である。
【図６】実施の形態の第１の書き込み方式によるブロック内全ワード線選択の場合の書き込み順序を示す図である。
【図７】第１の書き込み方式を説明するための３×３メモリセルの初期データ状態を示す図である。
【図８】同第１の書き込み方式におけるワード線ＷＬｉでの書き込みによるデータ状態変化を示す図である。
【図９】同第１の書き込み方式におけるワード線ＷＬｉ＋１での書き込みによるデータ状態変化を示す図である。
【図１０】同第１の書き込み方式におけるワード線ＷＬｉでの仕上げ書き込みによるデータ状態変化を示す図である。
【図１１】同第１の書き込み方式における書き込み動作フローを示す図である。
【図１２】図１１の書き込みステップＳ２の書き込みシーケンスを示す図である。
【図１３】第１の書き込み方式におけるブロック内特定領域選択の場合の書き込み順序を示す図である。
【図１４】第２の書き込み方式の書き込み順序を示す図である。
【図１５】同第２の書き込み方式の書き込み動作フローを示す図である。
【図１６】図１５の仕上げ書き込みステップＳ２５の書き込みシーケンスを示す図である。
【図１７】第３の書き込み方式におけるワード線ＷＬｉでの書き込みシーケンスを示す図である。
【図１８】同第３の書き込み方式を説明するための３×３メモリセルの初期データ状態を示す図である。
【図１９】同第３の書き込み方式におけるワード線ＷＬｉでの書き込みによるデータ変化を示す図である。
【図２０】同第３の書き込み方式におけるワード線ＷＬｉ＋１での書き込みによるデータ変化を示す図である。
【図２１】同第３の書き込み方式における書き込みデータとベリファイ電圧の関係を示す図である。
【図２２】他の４値記憶方式によるデータしきい値電圧分布と書き込み法を示す図である。
【図２３】第４の書き込み方式におけるワード線ＷＬｉ及びＷＬｉ＋１での下位ページ書き込み状態を示す図である。
【図２４】同第４の書き込み方式におけるワード線ＷＬｉでの上位ページデータ書き込み状態を示す図である。
【図２５】同第４の書き込み方式におけるワード線ＷＬｉ＋１での上位ページデータ書き込み状態を示す図である。
【図２６】同第４の書き込み方式におけるワード線ＷＬｉでの仕上げの上位ページデータ書き込み状態を示す図である。
【図２７】同第４の書き込み方式の上位ページ書き込みシーケンスを示す図である。
【図２８】同第４の書き込み方式の他の上位ページ書き込みシーケンス示す図である。
【図２９】第５の書き込み方式の上位ページ書き込み状態を示す図である。
【図３０】第６の書き込み方式の下位ページデータ書き込み状態を示す図である。
【図３１】同第６の書き込み方式の偶数番ビット線ＢＬｅでの上位ページ書き込み状態を示す図である。
【図３２】同第６の書き込み方式の奇数番ビット線ＢＬｏでの上位ページ書き込み状態を示す図である。
【図３３】同第６の書き込み方式の偶数番ビット線ＢＬｅでの仕上げの上位ページ書き込み状態を示す図である。
【図３４】第７の書き込み方式を説明するためのセルアレイ構成を示す図である。
【図３５】同第７の書き込み方式で用いる４値データのしきい値分布を示す図である。
【図３６】セクタＸ，Ｙ，Ｚ，Ｗの初期データ状態を示す図である。
【図３７】セクタＸの予備的書き込み後のデータ状態を示す図である。
【図３８】セクタＹの予備的書き込み後のデータ状態を示す図である。
【図３９】セクタＺの予備的書き込み後のデータ状態を示す図である。
【図４０】セクタＷの予備的書き込み後のデータ状態を示す図である。
【図４１】セクタＸの仕上げ書き込み後のデータ状態を示す図である。
【図４２】セクタＹ−Ｗの仕上げ書き込み後のデータ状態を示す図である。
【図４３】同第７の書き込み方式の書き込みシーケンスを示す図である。
【図４４】同第７の書き込み方式の書き込み順序を示す図である。
【図４５】同第７の書き込み方式を拡張した書き込み順序を示す図である。
【図４６】８値データのしきい値分布を示す図である。
【図４７】１６値データのしきい値分布を示す図である。
【図４８】４値データの浮遊ゲート間容量結合によるデータ変動を示す図である。
【図４９】メモリセルの浮遊ゲート間容量結合の状態を示す図である。
【図５０】予備的書き込みと仕上げ書き込みの書き込み電圧ステップアップの相違を示す図である。
【符号の説明】
【０１７８】
１…メモリセルアレイ、２…カラムデコーダ、３…ロウデコーダ、４…センスアンプ回路、５…内部コントローラ、６…Ｉ／Ｏバッフア、７…アドレスレジスタ、８…ステータスレジスタ、９…データバス、１０…高電圧発生回路、１１…メモリコントローラ、ＷＬ０−ＷＬ３１…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬ（ＢＬｅ，ＢＬｏ）…ビット線、ＭＣ０−ＭＣ３１…メモリセル、Ｓ１，Ｓ２…選択ゲートトランジスタ、ＮＵ…ＮＡＮＤセルユニット、ＢＬＫｉ…ブロック。
【図１】
2006228394.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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