(57)【要約】【課題】異なる周波数でも可能な、自動テスト装置（ＡＴＥ）のチャネル間の位相と周波数同期化を提供することのできる方法およびシステムを提供する。【解決手段】本発明は、複数のデジタルクロック（ＰＣＬＫ）を同期信号（ＳＹＮＣ）に同期させる方法を提供する。方法は、基準クロック（ＲＣＬＫ）を中央で生成するステップと、基準クロック（ＲＣＬＫ）からデジタルクロック（ＰＣＬＫ）を、クロック乗算手段を用いて合成するステップと、クロック乗算手段を同期信号（ＳＹＮＣ）に応答してリセットするステップと、クロック乗算手段の出力信号（ＶＣＬＫ）をクロック乗算手段の整定時間中、マスキングするステップと、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のデジタルクロックを同期信号に同期させる方法であって、
中央で基準クロックを生成するステップと、
クロック乗算手段を使用して、前記基準クロックから前記デジタルクロックをそれぞれ合成するステップと、
前記同期信号に応答して前記クロック乗算手段をリセットするステップと、
前記クロック乗算手段の整定時間中、該クロック乗算手段の出力信号をマスキングするステップと、
を含む方法。
【請求項２】
前記同期信号を前記基準クロックに同期させることを特徴とする、請求項１に記載の方法。
【請求項３】
前記同期信号が、中央で前記基準クロックに同期され、前記同期信号と前記基準クロックとが、前記複数のデジタルクロックのうちの１つを合成する複数の電気回路にそれぞれ分配されることを特徴とする、請求項２に記載の方法。
【請求項４】
前記クロック乗算手段が、位相ロックループを備えていることを特徴とする、請求項１から３のいずれか１項に記載の方法。
【請求項５】
前記クロック乗算手段が、前記位相ロックループに直列に追加された第１の（Ｍ）除算器手段をさらに備えていることを特徴とする、請求項４に記載の方法。
【請求項６】
前記第１の（Ｍ）除算器手段が、前記同期信号に応答してリセットされることを特徴とする、請求項５に記載の方法。
【請求項７】
前記第１の（Ｍ）除算器手段の出力信号または前記基準クロックが、前記同期信号に応答して、第１の（Ｄ）カウンタ手段によってカウントされ、該第１の（Ｄ）カウンタ手段は少なくとも前記クロック乗算手段の整定時間の長さである第１の遅延時間を提供し、該第１の遅延時間を使用して前記クロック乗算手段の前記出力信号をマスキングすることを特徴とする、請求項５または６に記載の方法。
【請求項８】
前記位相ロックループの出力が、前記第１の（Ｄ）カウンタ手段の出力信号に応答してカウントを開始する第２の（Ｓ）カウンタ手段によってカウントされ、該第２の（Ｓ）カウンタ手段は、異なるクロック乗算手段によって合成された複数のデジタルクロックのうちの少なくともいくつかの共通同期のための第２の遅延時間を提供することを特徴とする、請求項７に記載の方法。
【請求項９】
コンピュータなどのデータ処理システム上で実行したときに請求項１から８のいずれか１項に記載の方法を実行する、好ましくはデータキャリアに記憶されたソフトウェアプログラムまたは製品。
【請求項１０】
複数のデジタルクロックを同期信号に同期させるシステムであって、中央で基準クロックを生成する手段と、クロック乗算手段を使用して前記基準クロックから前記デジタルクロックをそれぞれ合成する手段と、前記同期信号に応答して前記クロック乗算手段をリセットする手段と、前記クロック乗算手段の整定時間中、該クロック乗算手段の出力信号をマスキングする手段と、を備えていることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のデジタルクロックの同期化を改善することに関する。特に、自動テスト装置（ＡＴＥ）中の多重チャネルに関する。
【背景技術】
【０００２】
一般に適切な動作を保証するために集積回路（ＩＣ）をテストする必要がある。これは特に、ＩＣ開発および製造時に要求される。製造の場合は、ＩＣは通常、最終的に適用する前にテストされる。テスト中、ＩＣは被測定デバイス（ＤＵＴ）として、種々のタイプの刺激信号にさらされ、その応答が測定、処理され、通常は、良好なデバイスで期待される応答と比較される。自動テスト装置（ＡＴＥ）は通常、デバイス特有のテストプログラムに従ってこれらのタスクを行う。ＡＴＥの例は、たとえばｈｔｔｐ：／／ｗｗｗ．ａｔｅ．ａｇｉｌｅｎｔ．ｃｏｍ／ｓｔｅ／ｐｒｏｄｕｃｔｓ／ｉｎｔｅｌｌｉｇｅｎｔ＿ｔｅｓｔ／ＳＯＣ＿ｔｅｓｔ／ＳＯＣ＿Ｔｅｃｈ＿Ｏｖｉｅｗ．ｓｈｔｍｌに開示された、アジレント・テクノロジーズ（Ａｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｉｅｓ）社の半導体テストシステムのＡｇｉｌｅｎｔ８３０００ファミリと９３０００ファミリである。これらのファミリの詳細は、たとえば、ＥＰ−Ａ−８５９３１８、ＥＰ−Ａ−８６４９７７、ＥＰ−Ａ−８８６２１４、ＥＰ−Ａ−８８２９９１、ＥＰ−Ａ−１０９２９８３、ＵＳ−Ａ−５，４９９，２４８、ＵＳ−Ａ−５，４５３，９９５にも開示されている。
【０００３】
自動テスト装置（ＡＴＥ）は通常は電子回路を含むカードを使用して構成される。各カードはテスト信号プロセッサによるあらかじめ決められた信号パターンで、被測定デバイス（ＤＵＴ）のピンの対を電気的に制御する。多くのカードがカードケージの中でそれぞれ配列され、また多くのカードケージが通常はＡＴＥを形成する。
【０００４】
基準周波数は中央から提供され、この基準周波数から典型的には数１００ＭＨｚを有する１つまたはいくつかの同期化されたマスタクロック（ＭＣＬＫ）が導出され、中央で同期化され、カードに分配される。カードクロック（ＣＣＬＫ）は、カードにおいて数個のマスタクロック（ＭＣＬＫ）からローカルに選択することができる。
【０００５】
別法としては、中央基準周波数を使用し、カードクロックを中央同期信号（ＳＹＮＣ）に同期させて、直接デジタル合成（ＤＤＳ）および後続の位相ロックループ（ＰＬＬ）を供給することにより、クロックをカードレベルで合成することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、改善されたクロック同期化を提供することであり、異なる周波数でも可能な、ＡＴＥのチャネル間の位相と周波数同期化を提供することを含む。本発明の別の目的は、改善されたクロック同期化を使用することによって電子機器のテストを改善することである。
【課題を解決するための手段】
【０００７】
この目的は独立請求項によって定義されるように解決される。好ましい実施形態は従属請求項によって定義される。本発明の１つの可能な結果として、ＡＴＥの独立チャネル間の位相がテストからテストまで再現可能になる。
【０００８】
中央で生成された基準周波数または基準クロック（ＲＣＬＫ）は、チャネルカードにも同期信号にも分配される。同期信号は好ましくは中央で基準クロックと同期される。既定の整数または分数Ｎ（N-fractional）比を基準周波数に乗算するためにチャネルカードにローカルに提供されたクロック乗算手段が、分配された同期信号に応答してチャネルカード上でローカルにリセットされる。さらに、クロック乗算手段の出力は整定時間（セトリングタイム）の間はマスクされる。
【０００９】
本発明の可能な結果として、ＲＣＬＫをＮ／Ｍ（Ｎ、Ｍは整数であり、Ｎ＜Ｍ）で除算することによって中央で生成され、チャネルカードに分配されてピンクロック（ＰＣＬＫ）を同期化する、従来技術から知られている超周期（super-period）クロックは必要ではなくなる。これは、超周期クロックは同期化する必要のあるすべてのピン周期の最小公倍数に設定されており、小さな差に対して超周期クロックは非常に大きな時間になりうるので、所望のピンクロックの差が小さい場合には特に有利である。
【００１０】
本発明によれば、再現可能な位相同期は、緊密なクロック周波数についても低コストと高い信頼性で可能であり、シリコンまたは他の適用可能な半導体材への集積化も可能である。これは、使用可能なクロック乗算手段の整定時間がマイクロ秒の範囲であり、したがってテスト時間に比較して少ないためである。
【００１１】
本発明の好ましい実施形態では、クロック乗算手段は位相ロックループ（ＰＬＬ）と、ＰＬＬと直列で同期信号に応答してリセットできる第１の（Ｍ）除算器手段とを備える。従って、同期化を提供するために、ＤＤＳとＳＣＬＫとを含む従来技術で知られているめんどうな迂回は必要ではない。中央のリソースとインフラストラクチャは最小限でよく、本発明による同期化は、ピンごとのクロック合成の提供には特に有利である。
【００１２】
本発明の好ましい実施形態では、第１の（Ｍ）除算器手段の出力信号はマスタクロック（ＭＣＬＫ）信号または基準クロック（ＲＣＬＫ）とみなすことができ、同期信号（ＳＹＮＣ）によって始動される第１の（Ｄ）カウンタ手段によってカウントされる。第１の（Ｄ）カウンタ手段は、少なくともクロック乗算手段の整定時間と同じ長さの第１の遅延時間を提供する。好ましくは、第１の遅延時間すなわちＭＣＬＫまたはＲＣＬＫの数Ｄの期間はＰＬＬ整定時間より長い。第１の（Ｄ）カウンタ手段の出力は、たとえば、クロック乗算手段の出力信号を通過させるゲートを制御することにより、クロック乗算手段の出力信号をマスキングするために直接使用することができる。さらに、第１の（Ｄ）カウンタ手段は、第１の遅延時間が超周期時間に等しい場合、超周期クロック機能をエミュレートすることができる。
【００１３】
本発明の好ましい実施形態では、位相ロックループ（ＰＬＬ）の出力信号は、第１の（Ｄ）カウンタ手段の出力信号によって始動される第２の（Ｓ）カウンタ手段によってカウントされる。第２の（Ｓ）カウンタ手段は、共通同期ポイントに達するまでの残りの時間をカウントすることにより、異なるクロック乗算手段によって合成された複数のデジタルクロック（ＰＣＬＫ）の少なくともいくつかの共通同期化のための第２の遅延時間を提供する。
【００１４】
第２の（Ｓ）カウンタ手段の出力は、ＰＬＬに直列に加えられたゲートを制御し、ＰＬＬの出力信号を通過させることができる。さらに、第２の（Ｐ）除算器手段を直列でＰＬＬに追加し、第２の（Ｓ）カウンタ手段の制御下でＰＬＬの出力を除算する、すなわち、第２の（Ｓ）カウンタ手段の始動信号と共にＰＬＬの出力の除算を開始することが可能である。
【００１５】
ＰＬＬのフィードバックループでは、第３の（Ｎ）除算器手段を配置し、ＰＬＬの出力周波数は基準クロックＲＣＬＫの周波数のＮ／Ｍ倍（第２の（Ｐ）除算器手段がない、すなわちＰ＝１の場合）またはＮ／（Ｍ×Ｐ）倍（第２の（Ｐ）除算器手段を含む場合）となる。値Ｎ、Ｍ、Ｐは、ピンクロックＰＣＬＫの所望の周波数にしたがってプログラミングできる。好ましくは、同期化が望ましいすべてのチャネルのすべての第１の（Ｍ）除算器手段はＳＹＮＣによって同期してリセットされるので、すべての対応する第１の（Ｍ）除算器手段の出力信号はＳＹＮＣに対し予想可能な位相を有する。
【００１６】
ＰＬＬのフィードバックループ中の第３の（Ｎ）除算器手段の整数Ｎについては、すなわちＮは定数であり分数Ｎではないので、第３の（Ｎ）除算器手段の入力もまたアライメントがとられる（aligned）。すなわち、第３の（Ｎ）除算器手段の出力信号のエッジごとに入力信号にエッジがある。したがって、第３の（Ｎ）除算器手段は、同期信号ＳＹＮＣによってリセットすることができるが、その必要はない。
【００１７】
再現可能な位相が必要な場合、第３の（Ｎ）除算器手段のＮはＰＬＬ整定時間中に一定でなければならない。その後、すなわち補足整定時間には、Ｎはたとえば位相変調を提供するためにダイナミックに変化させることができる。
【００１８】
再現可能な位相が必要でない場合、第１の（Ｄ）カウンタ手段の出力は、通常の可能な準安定性（meta-stability）に注意しながら、第２の（Ｓ）カウンタ手段を非同期的に始動することができる。
【００１９】
本発明の好ましい実施形態では、基準周波数したがって基準クロック（ＲＣＬＫ）は中央で生成され、カード、すなわちテスト信号プロセッサを含む電子回路に分配される。テスト信号プロセッサの各々はＤＵＴのピンを電気的に制御する。好ましくは、各テスト信号プロセッサは、ＤＵＴの１本の単一ピンをそれぞれ制御する。ピン別クロック（ＰＣＬＫ）が合成され、ピン制御の下で、ＰＣＬＫの周波数、および／または、位相、振幅の変調を含むクロック変調が可能になる。
【００２０】
本発明はさらに、コンピュータなどの情報処理システム上で実行するとデジタルクロック信号を同期化する方法を実行するソフトウェアプログラムまたは製品に関する。好ましくは、プログラムまたは製品はデータキャリア上に記憶される。
【００２１】
さらに本発明は、本発明に従ってデジタルクロック信号を同期化するためのシステムに関する。
【発明を実施するための最良の形態】
【００２２】
本発明の他の目的および多くの付随する利点は、次の詳細な説明を、付随する図面と共に参照すれば容易によりよく理解できるであろう。実質的または機能的に等しいかまたは同様な機能は、同じ参照記号で参照する。
【００２３】
図１は、被測定電子デバイス（ＤＵＴ、図示せず）のデジタルクロック信号ＰＣＬＫを合成するシステム１０の構成図を示す。システム１０は中央クロック発生器１２、中央で生成された基準クロック信号ＲＣＬＫおよび同期信号ＳＹＮＣを複数のカード５０ａ〜５０ｃに分配するクロック分配線４０を含む。カードは、複数のカードケージのうちの１つのカードケージ５０内に配置され、図１にはそのうち１つだけを示す。各カード５０ａ〜５０ｃは複数のテストプロセッサを備えていてもよいが、図１には１つだけを示す。各テストプロセッサはＤＵＴの１本のピンを制御する。すなわち、対応するピンを刺激し、刺激に対する電気応答を検出する。
【００２４】
中央クロック発生器１２は、好ましくはシステム１０の中央に備えられ、基準クロックＲＣＬＫを生成する基準周波数発生器１４を備える。基準クロックＲＣＬＫは分配線４０によってカードケージ５０のすべてのカード５０ａ〜５０ｃのすべてのテストプロセッサに分配され、好ましくはシステム１０のすべてのカードケージのすべてのテストプロセッサに分配されるが、少なくとも、同期化が必要なＰＣＬＫを合成しているプロセッサに分配される。もともとは同期化されていない同期信号Ｕｎｓｙｎｃは、同期手段１６がＲＣＬＫを使用してＳＹＮＣとして同期化される。
【００２５】
ＲＣＬＫは第１の（Ｍ）除算手段２２に入力され、Ｍで除算される。すなわち、ＲＣＬＫのクロック周期をＭで乗算し、マスタクロックＭＣＬＫを得る。第１の（Ｍ）除算手段２２は同期信号ＳＹＮＣによってリセットされる。ピンクロックＰＣＬＫを同期化する必要のあるすべてのテストプロセッサのすべての第１の（Ｍ）除算手段２２は同期信号ＳＹＮＣによって同期してリセットされるので、第１の（Ｍ）除算手段２２の出力信号、すなわちマスタクロックＭＣＬＫは同期信号ＳＹＮＣに対して予想可能な位相を有する。
【００２６】
マスタクロックＭＣＬＫは、位相検出器ＰＤ２６と、低域通過フィルタＬＦまたは積分器２８と、電圧制御発振器ＶＣＯ３０と、第３の（Ｎ）除算手段３２を有するフィードバックループと、を備えるＰＬＬ２４に入力される。ＰＬＬ２４の出力クロックＶＣＬＫは、ＲＣＬＫに位相同期された（Ｎ／Ｍ）×ＲＣＬＫのクロック周波数を有する。第１の（Ｍ）除算手段２２と第３の（Ｎ）除算手段３２は所望のクロック周波数ＶＣＬＫにしたがってプログラミングされる。
【００２７】
整定時間４０中に、ＰＬＬ２４は予想不能の出力信号、すなわち予想不能の周波数および位相を有する出力信号を生成する。したがって、周波数と位相が基準クロックＲＣＬＫとアライメントがとられていない限り、ＰＬＬ２４の出力信号はマスクされる。すなわち、ピンクロックＰＣＬＫとして提供される出力信号はない。整定時間４０の後に、ＰＬＬ２４は、位相検出器ＰＤ２６において位相差をゼロに駆動する。ＰＬＬ２４のループフィルタは、タイプ２である、すなわち、低域通過フィルタＬＦ２８による積分器機能を含む。したがって、第３の（Ｎ）除算手段の出力の位相はマスタクロックＭＣＬＫ、したがって基準クロックＲＣＬＫとアライメントがとられる。整数Ｎが定数であり分数Ｎではないので、第３の（Ｎ）除算手段３２の入力もマスタクロックＭＣＬＫと位相アライメントがとられている。すなわち、第３の（Ｎ）除算手段３２の出力信号のエッジごとに入力信号のエッジがある。
【００２８】
同期信号ＳＹＮＣは、第１の（Ｄ）カウンタ手段３４に、マスタクロックＭＣＬＫのパルスのカウントを開始させ、第１の（Ｄ）カウンタ手段３４は、マスタクロックＭＣＬＫのいくつかのＤパルスの後、出力信号ＴＣ1としてパルスを出力する。第１の（Ｄ）カウンタ手段３４が生成した遅延は、ＰＬＬ２４の整定時間より長い。
【００２９】
第１の（Ｄ）カウンタ手段３４の出力信号ＴＣ1は、第２の（Ｓ）カウンタ手段３６に、ＰＬＬ２４の出力信号ＶＣＬＫのパルスのカウントを開始させる。すなわち、第２の（Ｓ）カウンタ手段３６は出力信号ＴＣ2として、ＰＬＬ２４の出力ＶＣＬＫのいくつかのＳパルスの後、パルスを出力する。
【００３０】
第２の（Ｓ）カウンタ手段３６の出力信号ＴＣ2は第２の（Ｐ）除算手段３８を始動し、ＰＬＬ２４の出力ＶＣＬＫの各第Ｐパルスごとに１つのパルスを出力し、ピンクロックＰＣＬＫとなる。Ｐ＝１については、第２の（Ｐ）除算手段３８は、ＰＬＬ２４の出力信号ＶＣＬＫをピンクロックＰＣＬＫとして通過させるゲートを表す。オプションの第２の（Ｓ）カウンタ手段３６が生成する遅延は、同期ポイントに達するまでの残りの時間の間、ＰＬＬ２４の出力信号ＶＣＬＫを遅延させる。同期ポイントはすべてのテストプロセッサについて共通の同期ポイントであり、したがって、同期化する必要のあるすべてのピンクロックＰＣＬＫについて共通の同期ポイントである。
【００３１】
図２は、図１に示すシステム１０に対応する２つのパルス図を示す。上のパルス図は第１のテストプロセッサに関するパルス信号を示す。ここでＭ1＝２、Ｎ1＝３、Ｄ1＝４、Ｓ1＝１、Ｐ1＝２である。したがって、ピンクロックＰＣＬＫのクロック周波数ｆPCLKはｆPCLK,1＝Ｎ1／（Ｍ1×Ｐ1）×ｆRCLK＝（３／４）×ｆRCLKとなる。
【００３２】
下のパルス図は、第２のテストプロセッサに関するパルス信号を示す。ここでＭ2＝３、Ｎ2＝４、Ｄ2＝３、Ｓ2＝１、Ｐ2＝１である。したがって、ピンクロックＰＣＬＫのクロック周波数ｆPCLKはｆPCLK,2＝Ｎ2／（Ｍ2×Ｐ2）×ｆRCLK＝（４／３）×ｆRCLKである。
【００３３】
両方のクロック周波数ｆPCLK,1とｆPCLK,2は基準クロックＲＣＬＫと位相アライメントがとられ、それぞれのピンクロックＰＣＬＫ1とＰＣＬＫ2の第１のパルスはすでに基準クロックＲＣＬＫと位相アライメントがとられている。
【００３４】
図３は、可能なフラクショナル（分数）Ｎ  ＰＬＬ２４の構成図を示す。基準クロックＲＣＬＫは上記のように、第１の（Ｍ）除算手段２２を使用してＭで除算される。ＰＬＬ２４の出力信号ＶＣＬＫは、ｆVCLK＝（Ｎavg／Ｍ）×ｆRCLKの周波数ｆVCLKを有し、調整可能な除数Ｎavgは、Ｎavg＝値ＮのシーケンスＮ（ｋ）の平均、として定義される。商Ｎavg／Ｍは非常に微細に調節することができ、特にＮの端数部は、シーケンスＮ（ｋ）の値に依存して調節できる。
【００３５】
図４は、図３に示す第３の（Ｎ）除算手段３２したがってＰＬＬ２４に関して、値ＮのシーケンスＮ（ｋ）を提供する２つの可能な実施形態を示す。シーケンスＮ1（ｋ）はパターンメモリ６４からデータを受信し、中央のワークステーションまたはローカルプロセッサの制御線６６によって制御されるデータシーケンサ６２によって直接提供される。別法としては、シーケンスＮ2（ｋ）はたとえばハードウェアまたはソフトウェア内で実現できるたとえばデルタシグマ変調器（ＤＳＭ）６８などの専用ハードウェアで提供することができる。
【００３６】
本発明の修正および／または変形の例として、ＰＬＬ２４はＬＣ発振器またはリング発振器に基づいていてもよいことに注意されたい。ピンクロックＰＣＬＫは、Ｎ／Ｍ  ＰＬＬ、または、フラクショナルＮ  ＰＬＬ、ノイズシェイプド（noise-shaped）フラクショナルＮ  ＰＬＬで合成できる。ＲＣＬＫ信号は固定してもよいし、アプリケーション依存で調節してもよい。ここでＲＣＬＫはたとえば１０ＭＨｚの範囲など非常に低くてもよく、１００ＭＨｚの範囲など中間でもよく、１ＧＨｚまたは１ＧＨｚ以上の範囲など高くてもよい。
【図面の簡単な説明】
【００３７】
【図１】デジタルクロック信号を合成するシステムの構成図である。
【図２】図１に示すシステム１０に対応する２つのパルス図である。
【図３】可能なフラクショナルＮ  ＰＬＬに関する構成図である。
【図４】シーケンスＮ（ｋ）を提供する２つの可能な実施形態を示す図である。
【符号の説明】
【００３８】
１０：システム
１２：中央クロック発生器
２２：第１の（Ｍ）除算手段
２４：ＰＬＬ
２６：位相検出器
２８：低域通過フィルタ
３０：電圧制御発振器
３２：第３の（Ｎ）除算手段
３４：第１の（Ｄ）カウンタ手段
３６：第２の（Ｓ）カウンタ手段
３８：第２の（Ｐ）除算手段
４０：クロック分配腺
５０ａ〜５０ｃ：カード
５０：カードケージ
【図１】
2006014326.tif 000003
【図２】
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【図３】
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【図４】
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