(57)【要約】【課題】電源電圧の異なる回路相互間の振幅レベルの変換を迅速に、かつ、確実に行い、低消費電力で動作するレベルコンバート回路を提供する。【解決手段】レベルコンバート回路１００は、第１入力信号ＶＩのハイレベルへの遷移に応じて、第１出力信号Ｖ１Ｏの出力点から接地点ＧＮＤに至る経路を導通制御する第１ＮＭＯＳトランジスタＴＮ１と、第２入力信号ＶＩＸのハイレベルへの遷移に応じて、第２出力信号ＶＩＸの出力点から接地点ＧＮＤに至る経路を導通制御する第２ＮＭＯＳトランジスタＴＮ２と、容量結合により、第１入力信号ＶＩのハイレベルへの遷移を第１ＮＭＯＳトランジスタのバックゲートバイアス電圧ＶＢＧ１１に伝達する第１キャパシタＣ１と、容量結合により、第２入力信号ＶＩＸのハイレベルへの遷移を第２ＮＭＯＳトランジスタＴＰ２のバックゲートバイアス電圧ＶＢＧ１２に伝達する第２キャパシタＣ２とを備えている。【選択図】図１
2006287309.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が異なる回路相互間の接続に利用されるレベルコンバート回路であり、一方の回路から出力され、互いに反転する第１入力信号及び第２入力信号を入力とし、他方の回路の入力レベルに基づき振幅レベルが変換された第１出力信号及び第２出力信号を出力するレベルコンバート回路であって、
前記第１入力信号のハイレベルへの遷移に応じて、前記第１出力信号の出力点から接地点に至る経路を導通制御する第１ＮＭＯＳトランジスタと、
前記第２入力信号のハイレベルへの遷移に応じて、前記第２出力信号の出力点から接地点に至る経路を導通制御する第２ＮＭＯＳトランジスタと、
容量結合により、前記第１入力信号のハイレベルへの遷移を前記第１ＮＭＯＳトランジスタのバックゲートバイアス電圧に伝達する第１キャパシタと、
容量結合により、前記第２入力信号のハイレベルへの遷移を前記第２ＮＭＯＳトランジスタのバックゲートバイアス電圧に伝達する第２キャパシタと、
を備えるレベルコンバート回路。
【請求項２】
請求項１に記載のレベルコンバート回路であって、
前記第１キャパシタまたは前記第２キャパシタの容量結合により伝達された後の前記第１ＮＭＯＳトランジスタまたは前記第２ＭＯＳトランジスタのバックゲートバイアス電圧を第１電圧とするとき、
前記第１入力信号のローレベルへの遷移に応じて、前記第１ＮＭＯＳトランジスタのバックゲートバイアス電圧を前記第１電圧より低電圧側の第２電圧に導通する第１スイッチ部と、
前記第２入力信号のローレベルへの遷移に応じて、前記第２ＮＭＯＳトランジスタのバックゲートバイアス電圧を前記第２電圧に導通する第２スイッチ部と、
を備えるレベルコンバート回路。
【請求項３】
請求項１に記載のレベルコンバート回路であって、
前記第１キャパシタは、前記第１ＮＭＯＳトランジスタのバックゲートから前記第１入力信号に至る経路に順方向に接続される第１ダイオードを含み、
前記第２キャパシタは、前記第２ＮＭＯＳトランジスタのバックゲートから前記第２入力信号に至る経路に順方向に接続される第２ダイオードを含む
レベルコンバート回路。
【請求項４】
請求項１に記載のレベルコンバート回路が構成される半導体集積装置であって、
前記第１キャパシタは、一端が前記第１ＮＭＯＳトランジスタのバックゲートと同一の第１Ｐウエルに形成され、他端がゲート酸化膜を介して形成されてなり、
前記第２キャパシタは、一端が前記第２ＮＭＯＳトランジスタのバックゲートと同一の第２Ｐウエルに形成され、他端がゲート酸化膜を介して形成されてなる
半導体集積装置。
【請求項５】
請求項３に記載のレベルコンバート回路が構成される半導体集積装置であって、
前記第１ダイオードは、アノードが前記第１ＮＭＯＳトランジスタのバックゲートと同一の第１Ｐウエルに形成され、カソードが前記第１Ｐウエルに設けられたｎ型領域に形成されてなり、
前記第２ダイオードは、アノードが前記第２ＮＭＯＳトランジスタのバックゲートと同一の第２Ｐウエル部に形成され、カソードが前記第２Ｐウエルに設けられたｎ型領域に形成されてなる
半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧の異なる回路相互間の接続に用いられるレベルコンバート回路およびレベルコンバート回路が構成される半導体装置に関する。
【背景技術】
【０００２】
電源電圧の異なる回路相互間を接続する場合、例えば、高電源電圧側の回路の入力に対して、低電源電圧側の回路から信号を出力する場合には、低電源電圧側の回路における出力の振幅レベルを高電源電圧側の回路における入力の振幅レベルに変換するレベルコンバート回路が利用されている。
【０００３】
レベルコンバート回路の一例として、特許文献１の図２のレベルコンバート回路が挙げられる。このレベルコンバート回路は、高電源電圧及び接地電位の経路間に直列接続された二組のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタからなる。各組のＮＭＯＳトランジスタのゲートには、入力信号及び反転入力信号がそれぞれ接続され、各組のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが接続される接続点から、反転出力信号及び出力信号が取り出されている。また、各組のＰＭＯＳトランジスタのゲートは互いに他方の組の接続点にクロスカップル接続されている。例えば、入力信号により、一方の組のＮＭＯＳトランジスタが導通すると、クロスカップル接続により、他方の組のＰＭＯＳトランジスタも導通する。このとき、他方の組のＮＭＯＳトランジスタは、非導通のため、他方の組の接続点から高電源電圧をハイレベルとする信号が出力される。
このようにして、このレベルコンバート回路では、低電源電圧の回路からの入力信号及び反転入力信号に応じて、高電源電圧側の回路の入力の振幅レベルに変換された出力信号及び反転出力信号が出力される。
【０００４】
このタイプのレベルコンバート回路は、半導体集積装置において、外部回路とのインターフェース回路として利用される機会が増えている。近年の半導体集積装置の低電源電圧化に伴い、上述した特許文献１の図２に示される回路において、半導体集積装置側からの出力が、ＮＭＯＳトランジスタを導通するに足りない電圧レベルとなる場合が生じるようになった。この場合には、出力信号におけるローレベルの電位が接地電位まで下がらない、あるいは、出力信号の遷移時間が長くなり問題であった。
【０００５】
このような問題を解決するために、特許文献１の図１に示されるレベルシフタ回路が提案されている。このレベルシフタ回路は、特許文献１の図１に示される回路に加えて、アノードが第１ＮＭＯＳトランジスタのバックゲートに接続され、カソードが出力信号に接続される第１ダイオードと、アノードが第２ＮＭＯＳトランジスタのバックゲートに接続され、カソードが反転出力信号に接続される第２ダイオードとを備えることを特徴としている。
例えば、入力信号がローレベル、反転入力信号がハイレベルの状態から、入力信号がハイレベル、反転入力信号がローレベルの状態に遷移すると、第１ＮＭＯＳトランジスタが導通制御されて、ドレインの電位が下がり始める。これにより、クロスカップル接続された第２ＰＭＯＳトランジスタが導通制御されて、出力信号の電位が上がり始める。すると、第１ダイオードのバイアスが逆方向になるため、寄生容量が発生する。さらに、この寄生容量による容量結合により、第１ＮＭＯＳトランジスタのバックゲートバイアス電圧が上昇し、第１ＮＭＯＳトランジスタの閾値電圧が下降する。閾値電圧が下降すると、第１ＮＭＯＳトランジスタの導通コンダクタンスが上昇し、ドレインの電位はさらに下がることになる。このような一連のフィードバックにより、出力電圧の遷移が迅速に行われ、ひいては、所定のレベルに遷移することになる。このため、バックゲートバイアス電圧が接地電位である通常時において、入力信号及び反転入力信号が第１ＮＭＯＳトランジスタの導通制御を行うのに十分な振幅レベルを持たない場合であっても、出力信号の電位を少しでも変化させることができれば、迅速に、かつ、確実に出力信号の状態を遷移させることができる。
【０００６】
また、特許文献２の図１に開示されるレベルシフト回路は、特許文献１の図１３に示される回路に加えて、ソース、ドレインがそれぞれ入力信号、第１ＮＭＯＳトランジスタに、ゲートが出力信号に接続された第３ＰＭＯＳトランジスタ及びソース、ドレインがそれぞれ入力信号、第２ＮＭＯＳトランジスタに、ゲートが反転出力信号に接続された第４ＰＭＯＳトランジスタを備えることを特徴としている。
例えば、入力信号がローレベル、反転入力信号がハイレベルの場合には、第３ＰＭＯＳトランジスタは導通状態、第４ＰＭＯＳトランジスタは非導通状態となる。次に入力信号がハイレベルに、反転入力信号がローレベルに遷移すると、第１ＮＭＯＳトランジスタのバックゲートバイアス電圧も入力信号に応じて上昇し、第１ＮＭＯＳトランジスタの導通制御の閾値が下がることとなる。このため、バックゲートバイアス電圧が接地電位である通常時において、入力信号及び反転入力信号が第１ＮＭＯＳトランジスタの導通制御を行うのに十分な振幅レベルを持たない場合であっても、迅速に、かつ、確実に出力信号の状態を遷移させることができる。
【特許文献１】特開２００３−１４３００４号公報（図１、図２）
【特許文献２】特開２００３−２８３３２６号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の図１のレベルシフト回路において、例えば、入力信号のハイレベルの電圧がＮＭＯＳトランジスタを導通するのに十分ではない場合には、第１ＮＭＯＳトランジスタのバックゲートバイアス電圧を変化させることができないため、出力信号の状態を遷移させることができず問題である。
【０００８】
一方、特許文献２の図１のレベルシフト回路では、例えば、入力信号がハイレベルに遷移する際、第１ＮＭＯＳトランジスタのバックゲート電圧も同時に上昇するため、確実に第１ＮＭＯＳトランジスタの閾値を下げることができる。しかしながら、第１ＮＭＯＳトランジスタのバックゲートに電圧を印加すると、バックゲートからソースに至る経路が順方向接続となり、大きな順方向の定常電流が流れることになる。すなわち、入力信号及び反転入力信号から大きな電流が流れることになり、消費電流が増大すると共に、入力信号及び反転入力信号を出力する回路側にも影響が及ぶこととなり問題である。
また、特許文献1及び特許文献２のレベルシフト回路では、出力信号に応じてバックゲートバイアス電圧を変化させているため、出力信号が不安定な場合（例えば、中間電位になったり、ハイインピーダンス状態になったりする場合）には、バックゲートバイアス電圧を正常に変化させることができない虞が生じる。
【０００９】
本発明は前記背景技術の課題の少なくとも一つを解決するためになされたものであり、電源電圧の異なる回路相互間の振幅レベルの変換を迅速に、かつ、確実に行い、低消費電流で動作するレベルコンバート回路及びレベルコンバート回路が構成される半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記目的を達成するための本発明にかかる解決手段は、電源電圧が異なる回路相互間の接続に利用されるレベルコンバート回路であり、一方の回路から出力され、互いに反転する第１入力信号及び第２入力信号を入力とし、他方の回路の入力レベルに基づき振幅レベルが変換された第１出力信号及び第２出力信号を出力するレベルコンバート回路であって、前記第１入力信号のハイレベルへの遷移に応じて、前記第１出力信号の出力点から接地点に至る経路を導通制御する第１ＮＭＯＳトランジスタと、前記第２入力信号のハイレベルへの遷移に応じて、前記第２出力信号の出力点から接地点に至る経路を導通制御する第２ＮＭＯＳトランジスタと、容量結合により、前記第１入力信号のハイレベルへの遷移を前記第１ＮＭＯＳトランジスタのバックゲートバイアス電圧に伝達する第１キャパシタと、容量結合により、前記第２入力信号のハイレベルへの遷移を前記第２ＮＭＯＳトランジスタのバックゲートバイアス電圧に伝達する第２キャパシタと、を備えるレベルコンバート回路である。
【００１１】
本発明のレベルコンバート回路は、容量結合により、第１入力信号のハイレベルへの遷移を第１ＮＭＯＳトランジスタのバックゲートバイアス電圧に伝達する第１キャパシタと、容量結合により、第２入力信号のハイレベルへの遷移を第２ＮＭＯＳトランジスタのバックゲートバイアス電圧に伝達する第２キャパシタと、を備えることを特徴としている。例えば、第１入力信号がハイレベルに遷移すると、容量結合により、第１ＮＭＯＳトランジスタのバックゲートバイアス電圧が上昇し、第１ＮＭＯＳトランジスタの閾値が下がる。すなわち、出力信号のフィードバックを利用していないため、第１入力信号のハイレベルへの遷移に応じてのみ、バックゲートバイアス電圧を上昇させている。このため、バックゲートバイアス電圧を接地電位とする通常時において、第１入力信号が第１ＮＭＯＳトランジスタの導通制御を行うのに十分な振幅レベルを持たない場合であっても、迅速に、かつ、確実に出力信号の状態を遷移させることができる。
【００１２】
また、本発明のレベルコンバート回路では、第１キャパシタ及び第２キャパシタの容量結合により、第１入力信号及び第２入力信号が、第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタのバックゲートバイアス電圧に伝達されている。このため、第１入力信号及び第２入力信号からの定常的な電流が流れることはない。従って、低消費電力で、第１入力信号及び第２入力信号の出力回路に負担を掛けないレベルコンバート回路となし得る。
【００１３】
第１（第２）キャパシタとしては、第１（第２）入力信号のハイレベルへの遷移を容量結合により、第１（第２）ＮＭＯＳトランジスタのバックゲートバイアス電圧に伝達できればいずれのものであってもよい。例えば、具体的には、通常の容量素子や逆方向接続されたダイオードなどを用いることができる。また、このレベルコンバート回路が集積回路で構成される場合には、ＭＯＳトランジスタのゲート酸化膜を介して得られるゲート容量や、ｐ型及びｎ型の拡散層の接合により発生する寄生ダイオードに対し、逆方向バイアス電圧を印加して得られる拡散容量を用いて、第１（第２）キャパシタを構成することもできる。
【発明の効果】
【００１４】
本発明の適用により、電源電圧の異なる回路相互間のレベル変換を迅速に、かつ、確実に行い、低消費電力で動作するレベルコンバート回路及びレベルコンバート回路が構成される半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施にかかるレベルコンバート回路について具体化した実施形態を図１〜図６を参照しつつ詳細に説明する。
【００１６】
（第１実施形態）
第１実施形態にかかるレベルコンバート回路１００について、図１〜図３を参照して説明する。
レベルコンバート回路１００は、図１に示すように、第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２と、第１〜第４ＮＭＯＳトランジスタＴＮ１〜ＴＮ４と、第１，第２キャパシタＣ１，Ｃ２とを備えている。また、図１には図示しない低電圧電源である第１電源で駆動されるインバータＩＮＶ１，ＩＮＶ２が含まれる。インバータＩＮＶ１は、第１入力信号ＶＩを論理反転し、第２入力信号ＶＩＸを出力する。また、インバータＩＮＶ２は、第２入力信号ＶＩＸをさらに論理反転し、第１入力信号ＶＩと同相の入力信号ＶＩ２を出力する。
なお、第３ＮＭＯＳトランジスタＴＮ３は、請求項２における第１スイッチ部をなし、第４ＮＭＯＳトランジスタＴＮ４は、請求項２における第２スイッチ部をなしている。
【００１７】
第１ＮＭＯＳトランジスタＴＮ１は、ゲートが入力信号ＶＩ２に接続されている。この第１ＮＭＯＳトランジスタＴＮ１及び第１ＰＭＯＳトランジスタＴＰ１は、高電圧電源である第２電源ＶＤ２及び接地点ＧＮＤの間に直列接続されている。また、第１ＰＭＯＳトランジスタＴＰ１及び第１ＮＭＯＳトランジスタＴＮ１の接続点から、第１出力信号Ｖ１Ｏが取り出されている。
一方、第２ＮＭＯＳトランジスタＴＮ２は、ゲートが第２入力信号ＶＩＸに接続されている。この第２ＮＭＯＳトランジスタＴＮ２及び第２ＰＭＯＳトランジスタＴＰ２についても第２電源ＶＤ２及び接地点ＧＮＤの間に直列接続されている。また、第２ＮＭＯＳトランジスタＴＮ２及び第２ＰＭＯＳトランジスタＴＰ２の接続点から第２出力信号Ｖ１ＯＸが取り出されている。
なお、第１出力信号Ｖ１Ｏは、第２ＰＭＯＳトランジスタＴＰ２のゲートに、第２出力信号Ｖ１ＯＸは、第１ＰＭＯＳトランジスタＴＰ１のゲートに接続され、いわゆるクロスカップル接続をなしている。
【００１８】
一方、第１ＮＭＯＳトランジスタＴＮ１のバックゲートには、他端が入力信号ＶＩ２に接続された第１キャパシタＣ１と、第３ＮＭＯＳトランジスタＴＮ３のドレインが接続されている。また、第２ＮＭＯＳトランジスタＴＮ２、第２キャパシタＣ２及び第４ＮＭＯＳトランジスタＴＮ４についても同様の関係で接続されている。このうち第３ＮＭＯＳトランジスタＴＮ３については、ゲートが第２入力信号ＶＩＸに接続され、ソースが接地点ＧＮＤに接続されている。また、第４ＮＭＯＳトランジスタＴＮ４については、ゲートが第１入力信号ＶＩに接続され、ソースが接地点ＧＮＤに接続されている。
【００１９】
次いで、図２を参照して、レベルコンバート回路１００の動作について説明する。図２には、第１入力信号ＶＩがハイレベルの期間Ｔ１１及び第１入力信号ＶＩがローレベルの期間Ｔ１２における各部の動作波形が示されている。
【００２０】
期間Ｔ１１において、第１入力信号ＶＩがハイレベルに遷移すると、第２入力信号ＶＩＸがローレベルに遷移する。さらに、第２入力信号ＶＩＸがローレーベルに遷移すると、入力信号ＶＩ２がハイレベルに遷移する。すなわち、第１入力信号ＶＩの変化に対して、第２入力信号ＶＩＸの変化はインバータＩＮＶ１の遅延が生じ、第２入力信号ＶＩＸに対して入力信号ＶＩ２は、インバータＩＮＶ２の遅延が生じている。
ここで、第２入力信号ＶＩＸがローレベルに遷移する際、ゲートが第２入力信号ＶＩＸに接続された第３ＮＭＯＳトランジスタＴＮ３は非導通状態となる。次いで、入力信号ＶＩ２がハイレベルに遷移すると、第１キャパシタＣ１の容量結合により、バックゲート電圧ＶＢＧ１１がピーク電圧Ｖｃｐまで上昇する。これと共に、第１ＮＭＯＳトランジスタＴＮ１は導通状態に遷移する。また、第１ＮＭＯＳトランジスタＴＮ１のバックゲートからソースに向って順方向電流が流れるため、バックゲート電圧ＶＢＧ１１は、その後、順方向電圧Ｖｔｈに遷移する。このようなバックゲート電圧ＶＢＧ１１の変化により、第１ＮＭＯＳトランジスタＴＮ１には、バックゲートバイアス効果が生じて、閾値電圧が下がり、その導通状態への推移が加速される。
また、第１キャパシタＣ１の容量結合に先立ち、第３ＮＭＯＳトランジスタＴＮ３が非導通制御されるため、確実にバックゲート電圧ＶＢＧ１１の電圧を上昇することができる。
【００２１】
第１ＮＭＯＳトランジスタＴＮ１が導通状態に推移していくと、第１出力信号Ｖ１Ｏの電位が低電圧側に変化するため、第２ＰＭＯＳトランジスタＴＰ２が導通状態に推移する。また、第２ＮＭＯＳトランジスタＴＮ２は、第２入力信号ＶＩＸがゲートに入力されているため、非導通状態に推移する。これにより、第２出力信号Ｖ１ＯＸの電位は、第２電源ＶＤ２の電位に向って遷移することになる。また、ゲートに第２出力信号Ｖ１ＯＸが入力される第１ＰＭＯＳトランジスタＴＰ１が非導通状態に推移するため、第１出力信号Ｖ１Ｏの電位は、接地点ＧＮＤの電位に向って迅速に遷移することになる。
【００２２】
また、第１入力信号ＶＩがゲートに入力される第４ＮＭＯＳトランジスタＴＮ４は、導通制御される。これにより、第２ＮＭＯＳトランジスタＴＮ２では、バックゲート電圧ＶＢＧ１２が接地点ＧＮＤの電位となり、閾値電圧が通常の状態になるため、その非導通状態におけるコンダクタンスが低くなる。従って、レベルコンバート回路１００では、第２ＰＭＯＳトランジスタＴＰ２及び第２ＮＭＯＳトランジスタＴＮ２を介する貫通電流を抑制することができる。
【００２３】
期間Ｔ１２において、第１入力信号ＶＩがローレベルに遷移し、第２入力信号ＶＩＸがハイレベルに遷移する。また、第２入力信号ＶＩＸがハイレベルに遷移すると、入力信号ＶＩ２がローレベルに遷移する。期間Ｔ１１の場合と同様に、第１入力信号ＶＩがローレベルに遷移する際、ゲートが第１入力信号ＶＩに接続された第４ＮＭＯＳトランジスタＴＮ４は非導通状態となる。次いで、第２入力信号ＶＩＸがハイレベルに遷移すると、第２キャパシタＣ２の容量結合により、バックゲート電圧ＶＢＧ１２がピーク電圧Ｖｃｐまで上昇し、順方向電圧Ｖｔｈに遷移する。これと共に、第２ＮＭＯＳトランジスタＴＮ２は導通状態に遷移する。また、第２ＮＭＯＳトランジスタＴＮ２においても、バックゲートバイアス効果が生じて、閾値電圧が下がり、その導通状態への遷移が高速に行われることとなる。その後は、期間Ｔ１１の場合と同様に、クロスカップル接続による作用により、第１出力信号Ｖ１Ｏの電位は、第２電源ＶＤ２に向って遷移し、第２出力信号Ｖ１ＯＸの電位は、接地点ＧＮＤの電位に向って迅速に遷移することとなる。
また、期間Ｔ１１の場合と同様に、第２キャパシタＣ２の容量結合に先立ち、第４ＮＭＯＳトランジスタＴＮ４が非導通制御されるため、確実にバックゲート電圧ＶＢＧ１２の電圧を上昇することができる。
【００２４】
また、期間Ｔ１１の場合と同様に、第３ＮＭＯＳトランジスタＴＮ３により、第１ＮＭＯＳトランジスタＴＮ１のバックゲート電圧ＶＢＧ１１が接地点ＧＮＤの電位にされる。従って、レベルコンバート回路１００では、第１ＰＭＯＳトランジスタＴＰ１及び第１ＮＭＯＳトランジスタＴＮ１を介する貫通電流を抑制することができる。
【００２５】
以上により、本実施例１にかかるレベルコンバート回路１００では、第１入力信号ＶＩ及び第２入力信号ＶＩＸの変化に応じて、バックゲート電圧ＶＢＧ１１，ＶＢＧ１２を変化させることで、低電源電圧側の回路における出力の振幅レベルから、高電源電圧側の回路における入力の振幅レベルへの変換が、迅速、かつ、確実に行われる。
また、第１入力信号ＶＩ及び第２入力信号ＶＩＸの遷移を、第１キャパシタＣ１及び第２キャパシタＣ２の容量結合を利用して、第１ＮＭＯＳトランジスタＴＮ１及び第２ＮＭＯＳトランジスタＴＮ２に伝達している。このため、第１入力信号ＶＩ及び第２入力信号ＶＩＸからの定常電流が流れ込まないため、低消費電力で動作させることができ、第１入力信号ＶＩ及び第２入力信号ＶＩＸを発生する回路側にも悪影響を及ぼす虞がない。
【００２６】
次いで、本実施例１にかかるレベルコンバート回路１００が構成される半導体装置１００Ａのレイアウト構造を図３（Ａ）及び（Ｂ）に示す。ここで（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡＡ断面模式図である。
【００２７】
レベルコンバート回路１００が構成される半導体装置１００Ａでは、Ｐ基板ＰＳにはＮ−層からなるＮウエルＮＷが形成され、このＮウエルＮＷには互いに分離するＰ−層からなる第１ＰウエルＰＷ１及び同じくＰ−層からなる第２ＰウエルＰＷ２が形成されている。すなわち、Ｐ基板ＰＳ、ＮウエルＮＷ及び第１ＰウエルＰＷ１または第２ＰウエルＰＷ２は、トリプルウエル構造を構成している。
なお、Ｐ基板ＰＳには、第３ＮＭＯＳトランジスタＴＮ３及び第４ＮＭＯＳトランジスタＴＮ４が構成され、ＮウエルＮＷには、第１ＰＭＯＳトランジスタＴＰ１及び第２ＰＭＯＳトランジスタＴＰ２が構成されている。
【００２８】
また、ＮウエルＮＷに形成されたＰウエルのうち、一方の第１ＰウエルＰＷ１には、第１ＮＭＯＳトランジスタＴＮ１及び第１キャパシタＣ１（ＮＭＯＳトランジスタＴＮＣ１）が形成されている。
【００２９】
このうち第１ＮＭＯＳトランジスタＴＮ１は、Ｐ−層からなる第１ＰウエルＰＷ１をバックゲートとし、２つのＮ＋領域ｎ１，ｎ２をそれぞれドレイン，ソースとし、第１ＰウエルＰＷ１の上方に、ゲート酸化膜ＧＳＴを介して形成されるポリシリコンＰＴをゲートとして形成されている。このうち、ドレインには第２出力信号Ｖ１ＯＸが、ソースには接地点ＧＮＤが、ゲートには第１入力信号ＶＩが、それぞれコンタクトを介してアルミ配線で接続されている。
【００３０】
また、ＮＭＯＳトランジスタＴＮＣ１は、第１ＰウエルＰＷ１をバックゲートとし、２つのＮ＋領域ｎ３，ｎ４をそれぞれドレイン，ソースとし、第１ＰウエルＰＷ１の上方にゲート酸化膜ＧＳＴを介して形成されるポリシリコンＰＴをゲートとしている。このうち、ドレイン，ソース，バックゲートには、第３ＮＭＯＳトランジスタＴＮ３のドレインが、コンタクトを介してアルミ配線で接続されている。すなわち、このＮＭＯＳトランジスタＴＮＣ１は、第１ＰウエルＰＷ１を一端とし、第１ＰウエルＰＷ１の上方に、ゲート酸化膜ＧＳＣを介して形成されるポリシリコンＰＣを他端とする第１キャパシタＣ１を形成している。
【００３１】
このレベルコンバート回路１００が構成される半導体装置１００Ａでは、第１キャパシタＣ１の一端及び第１ＮＭＯＳトランジスタＴＮ１のバックゲートが同一の第１ＰウエルＰＷ１に形成されている。従って、これらを接続するためのコンタクトや配線が不要となる。また、第２キャパシタＣ２及び第２ＮＭＯＳトランジスタＴＮ２についても同様である。従って、レベルコンバート回路１００が構成される半導体装置１００Ａでは、キャパシタとＮＭＯＳトランジスタを異なる基板上に形成する場合に比して、レイアウト面積を小さくすることができる。
【００３２】
なお、本実施形態では、ＮＭＯＳトランジスタＴＮＣ１及びＮＭＯＳトランジスタＴＮＣ２を形成し、それらのバックゲート及びゲート間に生じる寄生容量を、第１キャパシタＣ１及び第２キャパシタＣ２として利用した。本発明は、このレイアウト構造に限定されるものではない。例えば、第１ＰウエルＰＷ１において、Ｎ＋領域ｎ３，ｎ４の形成を省略して、第１ＰウエルＰＷ１を一端とし、第１ＰウエルＰＷ１の上方に、ゲート酸化膜ＧＳＣを介して形成されるポリシリコンＰＣを他端とする第１キャパシタＣ１を形成してもよい。
【００３３】
（第２実施形態）
次いで、第２実施形態にかかるレベルコンバート回路２００について、図４〜図６を参照して説明する。
なお、レベルコンバート回路２００は、レベルコンバート回路１００における第１キャパシタＣ１及び第２キャパシタＣ２に代えて、第１ダイオードＤ１及び第２ダイオードＤ２を用いる点でのみ異なる。従って、以下の説明は異なる部分を中心に行い、同様な部分の説明については、簡略化あるいは省略する。
【００３４】
図４に示すとおり、レベルコンバート回路２００は、第１，第２ＰＭＯＳトランジスタＴＰ１，ＴＰ２と、第１〜第４ＮＭＯＳトランジスタＴＮ１〜ＴＮ４と、を備えている。これらは、互いにレベルコンバート回路１００と同様に接続されている。また、図４に示されているインバータＩＮＶについて、第１入力信号ＶＩを論理反転し、第２入力信号ＶＩＸを出力することも同様である。
【００３５】
第１ＮＭＯＳトランジスタＴＮ１のバックゲートには、レベルコンバート回路１００における第１キャパシタＣ１に代わり、他端が第１入力信号ＶＩに接続された第１ダイオードＤ１が接続されている。従って、第１入力信号ＶＩがローレベルからハイレベルに遷移する際、逆方向に接続された第１ダイオードＤ１の寄生容量による容量結合が生じ、第１ＮＭＯＳトランジスタＴＮ１のバックゲートの電位が上昇する。また、第２ＮＭＯＳトランジスタＴＮ２のバックゲートには、他端が第２入力信号ＶＩＸに接続された第２ダイオードＤ２が接続されている。従って、同様に、第２入力信号ＶＩＸがローレベルからハイレベルに遷移する際、逆方向に接続された第２ダイオードＤ２の寄生容量による容量結合が生じ、第２ＮＭＯＳトランジスタＴＮ２のバックゲートの電位が上昇する。
【００３６】
次いで、図５を参照して、レベルコンバート回路２００の動作について説明する。図５には、第１入力信号ＶＩがハイレベルの期間Ｔ２１及び第１入力信号ＶＩがローレベルの期間Ｔ２２における各部の動作波形が示されている。
【００３７】
期間Ｔ２１において、第１入力信号ＶＩがハイレベルに遷移すると、第１ダイオードＤ１には、逆方向バイアスによる寄生容量が発生する。この寄生容量の容量結合により、第１ＮＭＯＳトランジスタＴＮ１のバックゲート電圧ＶＢＧ１１が、ピーク電圧Ｖｃｐまで上昇する。以降は、各部が第１実施形態と同様に作用し、第１出力電圧Ｖ２Ｏ及び第２出力電圧Ｖ２ＯＸの電位は、それぞれ、接地点ＧＮＤ及び第２電源ＶＤ２に向って、迅速に遷移することになる。
【００３８】
また、レベルコンバート回路２００においても、レベルコンバート回路１００と同様に、第４ＮＭＯＳトランジスタＴＮ４により、バックゲート電圧ＶＢＧ１２が接地点ＧＮＤの電位にされ、非導通状態におけるコンダクタンスが低くされる。従って、レベルコンバート回路２００においても、第２ＰＭＯＳトランジスタＴＰ２及び第２ＮＭＯＳトランジスタＴＮ２を介する貫通電流を抑制することができる。
【００３９】
なお、第２ＮＭＯＳトランジスタＴＮ２では、第２出力電圧Ｖ２ＯＸの電位、すなわちドレインの電位の上昇と共に、ドレイン及びバックゲート間の容量結合により、バックゲートの電位が上昇する。第２入力信号ＶＩＸがローレベルに遷移して、第２ダイオードＤ２は順方向バイアスとなり、バックゲートから第２入力信号ＶＩＸに向う電流が流れて、上述の第４ＮＭＯＳトランジスタＴＮ４の作用と共に、バックゲートの電位の上昇が抑制される。また、第２ダイオードＤ２の作用は、第２入力信号ＶＩＸの遷移に応じてなされる第４ＮＭＯＳトランジスタＴＮ４の導通制御よりも早い時点でなされる。このため、レベルコンバート回路２００では、第２ＰＭＯＳトランジスタＴＰ２及び第２ＮＭＯＳトランジスタＴＮ２を介する第２電源ＶＤ２から接地点ＧＮＤへの貫通電流をより確実に抑制することができる。
【００４０】
なお、期間Ｔ２２では、第１入力信号ＶＩがローレベルに、第２入力信号ＶＩＸがハイレベルにそれぞれ遷移することとなる。このことにより、第１ダイオードＤ１に代わり、第２ダイオードＤ２が同様の作用を奏することとなり、以後は同様の動作となるため、説明を省略する。すなわち、第１出力電圧Ｖ２Ｏ及び第２出力電圧Ｖ２ＯＸの電位が、それぞれ、第２電源ＶＤ２及び接地点ＧＮＤに向って、迅速に遷移することになる。
【００４１】
また、第１ＮＭＯＳトランジスタＴＮ１のバックゲートの電位についても、第３ＮＭＯＳトランジスタＴＮ３及び第１ダイオードＤ１の作用により、第１ＰＭＯＳトランジスタＴＰ１及び第１ＮＭＯＳトランジスタＴＮ１を介する第２電源ＶＤ２から接地点ＧＮＤへの貫通電流をより確実に抑制する点についても同様である。
【００４２】
なお、第１入力信号ＶＩ及び第２入力信号ＶＩＸのローレベルの電位を接地点ＧＮＤの電位よりも低い電位とすることにより、第１ＮＭＯＳトランジスタＴＮ１及び第２ＮＭＯＳトランジスタＴＮ２のバックゲートの電位をより低いものとすることができる。
【００４３】
次いで、本実施例２にかかるレベルコンバート回路２００が構成される半導体装置２００Ａのレイアウト構造を図６（Ａ）及び（Ｂ）に示す。ここで（Ａ）は平面図であり、（Ｂ）は（Ａ）のＢＢ断面模式図である。
【００４４】
レベルコンバート回路２００が構成される半導体装置２００Ａは、第一実施形態における半導体装置１００Ａと同様に、Ｐ基板ＰＳ、ＮウエルＮＷ、第１ＰウエルＰＷ１及び第２ＰウエルＰＷ２からなるトリプルウエル構造で構成されている。
また、Ｐ基板ＰＳに第３ＮＭＯＳトランジスタＴＮ３及び第４ＮＭＯＳトランジスタＴＮ４が、ＮウエルＮＷに第１ＰＭＯＳトランジスタＴＰ１及び第２ＰＭＯＳトランジスタＴＰ２が、それぞれ形成される点も同様である。
【００４５】
ＮウエルＮＷに形成されたＰウエルのうち、一方の第１ＰウエルＰＷ１には、第一実施形態における第１キャパシタＣ１に代わり、第１ダイオードＤ１が第１ＮＭＯＳトランジスタＴＮ１と共に形成されている。
このうち第１ＮＭＯＳトランジスタＴＮ１は、第一実施形態と同様に、Ｐ−層からなる第１ＰウエルＰＷ１をバックゲートとし、２つのＮ＋領域ｎ１，ｎ２をそれぞれドレイン，ソースとし、第１ＰウエルＰＷ１の上方に、ゲート酸化膜ＧＳＴを介して形成されるポリシリコンＰＴをゲートとして形成されている。
【００４６】
また、第１ダイオードＤ１は、第１ＮＭＯＳトランジスタＴＮ１のバックゲートと同一の第１ＰウエルＰＷ１をアノードＡとし、第１ＰウエルＰＷ１に設けられたＮ＋領域ｎｄをカソードＫとして形成されている。すなわち、第１ダイオードＤ１は、第１ＰウエルＰＷ１と、Ｎ＋領域ｎｄの接合により発生する寄生ダイオードを利用して形成されている。そして、第１ダイオードＤ１のカソードＫをなすＮ＋領域ｎｄは、第１入力信号ＶＩに、第１ＰウエルＰＷ１は、第３ＮＭＯＳトランジスタＴＮ３のドレインに、それぞれ、コンタクトを介してアルミ配線で接続されている。
【００４７】
以上、ＮウエルＮＷに形成されたＰウエルのうち、一方の第１ＰウエルＰＷ１に形成された第１ＮＭＯＳトランジスタＴＮ１及び第１ダイオードＤ１のレイアウト構造について説明したが、他方の第２ＰウエルＰＷ２に形成された第２ＮＭＯＳトランジスタＴＮ２及び第２ダイオードＤ２のレイアウト構造も同様であるので、その説明を省略する。
【００４８】
このレベルコンバート回路２００を構成する半導体装置２００Ａのレイアウト構造では、第１ダイオードＤ１の一端及び第１ＮＭＯＳトランジスタＴＮ１のバックゲートが同一の第１ＰウエルＰＷ１に形成されている。従って、これらを接続するためのコンタクトや配線が不要となる。また、第２ダイオードＤ２及び第２ＮＭＯＳトランジスタＴＮ２についても同様である。また、第１ダイオードＤ１及び第２ダイオードＤ２は拡散層により形成されているため、ゲート酸化膜を利用して容量を形成する場合に比して、面積あたりの容量値を大きくすることができる。
従って、レベルコンバート回路２００が構成される半導体装置２００Ａでは、所定の容量値で容量を形成する際、ゲート酸化膜を利用して容量を形成する場合よりも、レイアウト面積を小さくすることができる。
【００４９】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第一実施形態及び第二実施形態では、ＮＭＯＳトランジスタが非導通の状態の際に、バックゲートバイアス電圧を接地電位に接続するＮＭＯＳトランジスタを用いた例を示したが、制御信号に応じてスイッチング動作をする素子であればよく、バイポーラ素子やガリウム砒素素子などを用いることもできる。あるいは、このスイッチング用のＮＭＯＳトランジスタを省略して構成するすることもできる。
また、第一実施形態及び第二実施形態では、半導体装置に構成されたレベルコンバート回路について例示したが、個別の素子で構成されたレベルコンバート回路についても本発明は適用される。
【００５０】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）  電源電圧が異なる回路相互間の接続に利用されるレベルコンバート回路であり、一方の回路から出力され、互いに反転する第１入力信号及び第２入力信号を入力とし、他方の回路の入力レベルに基づき振幅レベルが変換された第１出力信号及び第２出力信号を出力するレベルコンバート回路であって、前記第１入力信号のハイレベルへの遷移に応じて、前記第１出力信号の出力点から接地点に至る経路を導通制御する第１ＮＭＯＳトランジスタと、前記第２入力信号のハイレベルへの遷移に応じて、前記第２出力信号の出力点から接地点に至る経路を導通制御する第２ＮＭＯＳトランジスタと、容量結合により、前記第１入力信号のハイレベルへの遷移を前記第１ＮＭＯＳトランジスタのバックゲートバイアス電圧に伝達する第１キャパシタと、容量結合により、前記第２入力信号のハイレベルへの遷移を前記第２ＮＭＯＳトランジスタのバックゲートバイアス電圧に伝達する第２キャパシタと、を備えるレベルコンバート回路。
（付記２）  付記１に記載のレベルコンバート回路であって、前記第１キャパシタまたは前記第２キャパシタの容量結合により伝達された後の前記第１ＮＭＯＳトランジスタまたは前記第２ＭＯＳトランジスタのバックゲートバイアス電圧を第１電圧とするとき、前記第１ＮＭＯＳトランジスタが非導通状態である場合に、前記第１ＮＭＯＳトランジスタのバックゲートバイアス電圧を前記第１電圧より低電圧側の第２電圧にする第１スイッチ部と、前記第２ＮＭＯＳトランジスタが非導通状態である場合に、前記第２ＮＭＯＳトランジスタのバックゲートバイアス電圧を前記第２電圧にする第２スイッチ部と、を備えるレベルコンバート回路。
（付記３）  付記２に記載のレベルコンバート回路であって、前記第２電圧は、接地電位であるレベルコンバート回路。
（付記４）  付記２に記載のレベルコンバート回路であって、前記第１スイッチ部は、第３ＮＭＯＳトランジスタを含み、前記第２スイッチ部は、第４ＮＭＯＳトランジスタを含むレベルコンバート回路。
（付記５）  付記２に記載のレベルコンバート回路であって、前記第１ＮＭＯＳトランジスタのバックゲートに対する容量結合による前記第１入力信号のハイレベルへの遷移の伝達に先立ち、前記第１スイッチ部が非導通制御され、前記第２ＮＭＯＳトランジスタのバックゲートに対する容量結合による前記第２入力信号のハイレベルへの遷移の伝達に先立ち、前記第２スイッチ部が非導通制御されるレベルコンバート回路。
（付記６）  付記１に記載のレベルコンバート回路であって、前記第１キャパシタは、前記第１ＮＭＯＳトランジスタのバックゲートから前記第１入力信号に至る経路に順方向に接続される第１ダイオードを含み、前記第２キャパシタは、前記第２ＮＭＯＳトランジスタのバックゲートから前記第２入力信号に至る経路に順方向に接続される第２ダイオードを含むレベルコンバート回路。
（付記７）  付記１に記載のレベルコンバート回路が構成される半導体集積装置であって、前記第１キャパシタは、一端が前記第１ＮＭＯＳトランジスタのバックゲートと同一の第１Ｐウエルに形成され、他端がゲート酸化膜を介して形成されてなり、前記第２キャパシタは、一端が前記第２ＮＭＯＳトランジスタのバックゲートと同一の第２Ｐウエルに形成され、他端がゲート酸化膜を介して形成されてなる半導体集積装置。
（付記８）  付記５に記載のレベルコンバート回路が構成される半導体集積装置であって、前記第１ダイオードは、アノードが前記第１ＮＭＯＳトランジスタのバックゲートと同一の第１Ｐウエルに形成され、カソードが前記第１Ｐウエルに設けられたｎ型領域に形成されてなり、前記第２ダイオードは、アノードが前記第２ＮＭＯＳトランジスタのバックゲートと同一の第２Ｐウエル部に形成され、カソードが前記第２Ｐウエルに設けられたｎ型領域に形成されてなる半導体集積装置。
【図面の簡単な説明】
【００５１】
【図１】第一実施形態の回路図である。
【図２】第一実施形態の動作を示す波形図である。
【図３】第一実施形態のレイアウト構造を示すレイアウト図である。（Ａ）は平面図、（Ｂ）はＡＡ断面の模式図である。
【図４】第二実施形態の回路図である。
【図５】第二実施形態の動作を示す波形図である。
【図６】第二実施形態のレイアウト構造を示すレイアウト図である。（Ａ）は平面図、（Ｂ）はＢＢ断面の模式図である。
【符号の説明】
【００５２】
１００  レベルコンバート回路
１００Ａ  （レベルコンバート回路１００が構成される）半導体装置
２００  レベルコンバート回路
２００Ａ  （レベルコンバート回路２００が構成される）半導体装置
Ｃ１  第１キャパシタ
Ｃ２  第２キャパシタ
Ｄ１  第１ダイオード
Ｄ２  第２ダイオード
ＧＳＣ、ＧＳＴ  ゲート酸化膜
ＮＷ  Ｎウエル
ＰＳ  Ｐ基板
ＰＷ１  第１Ｐウエル
ＰＷ２  第２Ｐウエル
ＴＮ１  第１ＮＭＯＳトランジスタ
ＴＮ２  第２ＮＭＯＳトランジスタ
ＴＮ３  第３ＮＭＯＳトランジスタ（第１スイッチ部）
ＴＮ４  第４ＮＭＯＳトランジスタ（第２スイッチ部）
ＴＰ１  第１ＰＭＯＳトランジスタ
ＴＰ２  第２ＰＭＯＳトランジスタ
ＶＢＧ１１  バックゲート電圧
ＶＢＧ１２  バックゲート電圧
ＶＤ２  第２電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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