(57)【要約】【課題】ショットキー障壁金属酸化物半導体の電界効果トランジスタの両極伝導性を利用した素子及び素子動作方法を提供する。【解決手段】シリコンチャンネル領域、チャンネル領域の両端に接触するように金属層を備えて形成されたソース及びドレイン、及びチャンネル領域上にゲート誘電層を界面に伴って重畳されるゲートを備えるショットキー障壁金属酸化物半導体の電界効果トランジスタ構造で、ゲートに正、０または負のゲート電圧を選択的に印加して素子を動作させることにより、正孔電流及び電子電流の二種のドレイン電流状態と電流が流れない電流状態の三種の状態を１つのショットキー障壁金属酸化物半導体の電界効果トランジスタで具現できる。これにより、かかるショットキー障壁金属酸化物半導体の電界効果トランジスタを多ビットメモリ素子または／及び論理素子のような素子として利用可能である。【選択図】図２Ｃ
2006179865.tif 000002
【特許請求の範囲】
【請求項１】
シリコンチャンネル領域と、
前記チャンネル領域の両端に接触するように金属層を備えて形成されたソース及びドレインと、
前記チャンネル領域上にゲート誘電層を介して重畳されたゲートであって、
正、０または負のゲート電圧が選択的に印加され、
前記ゲート電圧が負のスレショルド電圧と正のスレショルド電圧との間で印加されるとき、前記チャンネルがオフ状態になり、
前記ゲート電圧が負のスレショルド電圧より小さいか、または正のスレショルド電圧より大きいとき、それぞれ前記チャンネルが第１オン状態及び第２オン状態になるように、
前記ゲート電圧が印加されるゲートと
を備えることを特徴とするショットキー障壁金属酸化物半導体の電界効果トランジスタ。
【請求項２】
前記ソース及びドレインは、前記金属層として金属シリサイド層を備えて形成されたことを特徴とする請求項１に記載のショットキー障壁金属酸化物半導体の電界効果トランジスタ。
【請求項３】
前記チャンネル領域は、無ドーピングまたはＰ型にドーピングされたことを特徴とする請求項１に記載のショットキー障壁金属酸化物半導体の電界効果トランジスタ。
【請求項４】
前記チャンネル領域は、無ドーピングまたはＮ型にドーピングされたことを特徴とする請求項１に記載のショットキー障壁金属酸化物半導体の電界効果トランジスタ。
【請求項５】
前記正及び負のスレショルド電圧のうちいずれか一つは、前記ソースと前記チャンネル領域との間の電子に対するショットキー障壁の高さに依存して設定され、
他の一つは、前記ドレインと前記チャンネル領域との間の正孔に対するショットキー障壁の高さに依存して設定されることを特徴とする請求項１に記載のショットキー障壁金属酸化物半導体の電界効果トランジスタ。
【請求項６】
前記チャンネルの第１オン状態及び第２オン状態それぞれで、相異なるキャリアが前記チャンネルを介して移動することを特徴とする請求項１に記載のショットキー障壁金属酸化物半導体の電界効果トランジスタ。
【請求項７】
前記チャンネルの第１オン状態及び第２オン状態それぞれで、前記ソースから前記ドレイン側に流れるドレイン電流の値は、相異なることを特徴とする請求項１に記載のショットキー障壁金属酸化物半導体の電界効果トランジスタ。
【請求項８】
前記チャンネルの第１オン状態及び第２オン状態で、それぞれ検出される前記ドレイン電流のうちいずれか一つは、前記ドレインから前記ソース側に移動する正孔フローにより形成され、他の一つは、前記ソースから前記ドレイン側に移動する電子フローにより形成されたことを特徴とする請求項７に記載のショットキー障壁金属酸化物半導体の電界効果トランジスタ。
【請求項９】
前記チャンネルの第１オン状態及び第２オン状態であるとき、前記ドレインには、正電圧または負電圧が印加され、
前記ゲート電圧は、前記ドレイン電圧と同じ極性であるか、または反対極性で印加されて、前記第１オン状態及び前記第２オン状態が制御されることを特徴とする請求項１に記載のショットキー障壁金属酸化物半導体の電界効果トランジスタ。
【請求項１０】
シリコンチャンネル領域と、
前記チャンネル領域の両端に接触するように金属層を備えて形成されたソース及びドレインと、
前記チャンネル領域上にゲート誘電層を介して重畳されたゲートであって、
正、０または負のゲート電圧が選択的に印加され、
前記ゲート電圧が負のスレショルド電圧と正のスレショルド電圧との間で印加されるとき、前記チャンネルがオフ状態になり、
前記ゲート電圧が負のスレショルド電圧より小さいか、または正のスレショルド電圧より大きいとき、それぞれ前記チャンネルが第１オン状態及び第２オン状態になるように、
前記ゲート電圧が印加されるゲートと、
前記ソースに電気的に連結され、前記ゲート電圧の極性によって相異なる電荷量が蓄電されるキャパシタと
を備えることを特徴とするショットキー障壁金属酸化物半導体の電界効果トランジスタを利用した多ビットメモリ素子。
【請求項１１】
前記正及び負のスレショルド電圧のうちいずれか一つは、前記ソースと前記チャンネル領域との間の電子に対するショットキー障壁の高さに依存して設定され、
他の一つは、前記ドレインと前記チャンネル領域との間の正孔に対するショットキー障壁の高さに依存して設定されることを特徴とする請求項１０に記載のショットキー障壁金属酸化物半導体の電界効果トランジスタを利用した多ビットメモリ素子。
【請求項１２】
シリコンチャンネル領域と、
前記チャンネル領域のいずれか一端に接触するように金属層を備えて形成されたソースと、
前記ソースに対向するように、前記チャンネル領域の他端に接触するように金属層を備えて形成されるが、バイアス電圧が印加されたドレインと、
前記チャンネル領域上にゲート誘電層を介して重畳されたゲートであって、
正、０または負のゲート電圧が入力電圧として選択的に印加され、
前記ゲート電圧が負のスレショルド電圧と正のスレショルド電圧との間で印加されるとき、前記チャンネルがオフ状態になり、
前記ゲート電圧が負のスレショルド電圧より小さいか、または正のスレショルド電圧より大きいとき、それぞれ前記チャンネルが第１オン状態及び第２オン状態になるように、
前記ゲート電圧が入力電圧として印加されたゲートと、
前記ドレインに電気的に連結され、前記ゲート電圧の極性によって前記ドレインに電気的に連結されて検出される出力電圧が電圧下降により変わるように、前記バイアス電圧を前記ドレインに印加する抵抗と
を備えることを特徴とするショットキー障壁金属酸化物半導体の電界効果トランジスタを利用した論理素子。
【請求項１３】
前記正及び負のスレショルド電圧のうちいずれか一つは、前記ソースと前記チャンネル領域との間の電子に対するショットキー障壁の高さに依存して設定され、
他の一つは、前記ドレインと前記チャンネル領域との間の正孔に対するショットキー障壁の高さに依存して設定されることを特徴とする請求項１２に記載のショットキー障壁金属酸化物半導体の電界効果トランジスタを利用した論理素子。
【請求項１４】
シリコンチャンネル領域と、
前記チャンネル領域の両端に接触するように金属層を備えて形成されたソース及びドレインと、
前記チャンネル領域上にゲート誘電層を介して重畳されるゲートとを備えるショットキー障壁金属酸化物半導体の電界効果トランジスタの、前記ゲートに、
正、０または負のゲート電圧が選択的に印加し、
前記ゲート電圧が負のスレショルド電圧と正のスレショルド電圧との間で印加されるとき、前記チャンネルがオフ状態になり、
前記ゲート電圧が負のスレショルド電圧より小さいか、または正のスレショルド電圧より大きいとき、それぞれ前記チャンネルが第１オン状態及び第２オン状態になるように、
前記ゲート電圧を印加することを特徴とするショットキー障壁金属酸化物半導体の電界効果トランジスタ動作方法。
【請求項１５】
前記ソース及びドレインは、前記金属層として金属シリサイド層を備えて形成されたことを特徴とする請求項１４に記載のショットキー障壁金属酸化物半導体の電界効果トランジスタ動作方法。
【請求項１６】
前記正及び負のスレショルド電圧のうちいずれか一つは、前記ソースと前記チャンネル領域との間の電子に対するショットキー障壁の高さに依存して設定され、
他の一つは、前記ドレインと前記チャンネル領域との間の正孔に対するショットキー障壁の高さに依存して設定されることを特徴とする請求項１４に記載のショットキー障壁金属酸化物半導体の電界効果トランジスタ動作方法。
【請求項１７】
前記チャンネルの第１オン状態及び第２オン状態それぞれで、相異なるキャリアが前記チャンネルを介して移動することを特徴とする請求項１４に記載のショットキー障壁金属酸化物半導体の電界効果トランジスタ動作方法。
【請求項１８】
前記チャンネルの第１オン状態及び第２オン状態それぞれで、前記ソースから前記ドレイン側に流れるドレイン電流の値は、相異なることを特徴とする請求項１４に記載のショットキー障壁金属酸化物半導体の電界効果トランジスタ動作方法。
【請求項１９】
前記チャンネルの第１オン状態及び第２オン状態で、それぞれ検出される前記ドレイン電流のうちいずれか一つは、前記ドレインから前記ソース側に移動する正孔フローにより形成され、他の一つは、前記ソースから前記ドレイン側に移動する電子フローにより形成されたことを特徴とする請求項１８に記載のショットキー障壁金属酸化物半導体の電界効果トランジスタ動作方法。
【請求項２０】
前記チャンネルの第１オン状態及び第２オン状態であるとき、前記ドレインには、正電圧または負電圧が印加され、
前記ゲート電圧は、前記ドレイン電圧と同じ極性であるか、または反対極性で印加され、前記第１オン状態及び前記第２オン状態が制御されることを特徴とする請求項１４に記載のショットキー障壁金属酸化物半導体の電界効果トランジスタ動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特にショットキー障壁金属−酸化物−半導体電界効果トランジスタ（ＳＢ−ＭＯＳＦＥＴ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｍｅｔａｌ−Ｏｘｉｄｅ− Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の両極伝導性を利用した素子に関する。
【背景技術】
【０００２】
最近の半導体素子を製造する技術は、１００ｎｍクラス以下の短チャンネルを有するトランジスタを製造するに至っている。これにより、素子サイズが小さくなることに伴う問題が提起されているが、かかる問題は、ほとんど従来には提起されていなかった新しい問題である。例えば、さらに縮少された小さなゲート長を有するトランジスタ素子を製造するために、ゲート縮少に必須的に伴って発生する短チャンネル効果を抑制する方法の開発が要求されている。
【０００３】
素子サイズが微細化するにつれ、既存の、単純な電気的な物理法則による素子の特性は、短チャンネル効果の特性がさまざまな新しい物理現象に起因し、複雑な特性を示している。このように、既存の構造を続けて縮少させて行くトップダウン方式は、素子縮少に限界点を露呈している。従って、最近になり、炭素ナノチューブ（ＣＮＴ：Ｃａｒｂｏｎ Ｎａｎｏ Ｔｕｂｅ）、分子トランジスタ、単電子トランジスタ、スピントロニック素子など、新しい概念の電子素子が続々と登場している。
【０００４】
それにもかかわらず、かかる新しい概念の電子素子の最も大きい問題点は、まだそれらが研究段階で提示されるレベルであり、既存の発達したシリコン工程技術の恩恵を相対的にあまり受けていないということである。従って、近年は、既存の発達したシリコン工程技術の恩恵を受けつつ、既存のＭＯＳＦＥＴの短チャンネル効果を克服する素子であり、ショットキー障壁トンネルトランジスタ（ＳＢＴＴ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｔｕｎｎｅｌ Ｔｒａｎｓｉｓｔｏｒ）またはＳＢ−ＭＯＳＦＥＴが提示されている。
【０００５】
かかるショットキートンネル障壁を利用したトランジスタは、特許文献１に提示されている。それにもかかわらず、かかる提示されたトランジスタは、チャンネル領域を金属性物質から構成しており、ナノミリメータサイズの素子の製造が容易ではないということによると予測される。
【０００６】
ＳＢ−ＭＯＳＦＥＴは、ソース／ドレインを既存のｐ型またはｎ型にドーピングされたシリコン層を使用する代わりに、金属または金属シリサイドから形成し、ソースとチャンネルとの間、そしてチャンネルとドレインとの間に金属シリコン接合によるショットキー障壁を形成させる新しい概念の素子である。
【０００７】
ショットキー接合によるショットキーダイオードは、二十世紀の中盤から多く研究されている。１９７０年初めに、Ｓ．Ｍ．ジィーによりＭＯＳＦＥＴへの応用が初めて提案されて以来、１９８０年代から金属シリサイドの活発な研究と共に、ＭＯＳＦＥＴ構造として実際に実現されている。現在のＭＯＳＦＥＴほどの特性を出し始めたのは、１９９０年代後半からであり、２０００年代に入ってからは、ゲート長５０ｎｍ以下の短チャンネルＳＢ−ＭＯＳＦＥＴが製造されている。このように、ＳＢ−ＭＯＳＦＥＴの動作原理についての量子力学的な理論研究も多く併行されている。
【０００８】
【特許文献１】大韓民国特許１０−１９８８−００４２７１７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、ＳＢ−ＭＯＳＦＥＴの新しい特性を利用し、多ビットメモリ素子または／及び論理素子（ｍｕｌｔｉ−ｂｉｔ ｌｏｇｉｃ ｄｅｖｉｃｅ）のような電子素子を提示するところにある。
【課題を解決するための手段】
【００１０】
前記本発明の一態様によれば、シリコンチャンネル領域と、前記チャンネル領域の両端に接触するように金属層を備えて形成されたソース及びドレインと、前記チャンネル領域上にゲート誘電層を界面に伴って重畳されるが、正、０または負のゲート電圧が選択的に印加され、前記ゲート電圧が負のスレショルド電圧と正のスレショルド電圧との間で印加されるとき、前記チャンネルがオフ状態になり、前記ゲート電圧が負のスレショルド電圧より小さいか、または正のスレショルド電圧より大きいとき、それぞれ前記チャンネルが第１オン状態及び第２オン状態になるように、前記ゲート電圧が印加されるゲートとを備えるＳＢ−ＭＯＳＦＥＴを提示する。
【００１１】
上記の技術的課題を達成するための本発明の他の態様は、シリコンチャンネル領域と、前記チャンネル領域の両端に接触するように金属層を備えて形成されたソース及びドレインと、前記チャンネル領域上にゲート誘電層を界面に伴って重畳されるが、正、０または負のゲート電圧が選択的に印加され、前記ゲート電圧が負のスレショルド電圧と正のスレショルド電圧との間で印加されるとき、前記チャンネルがオフ状態になり、前記ゲート電圧が負のスレショルド電圧より小さいか、または正のスレショルド電圧より大きいとき、それぞれ前記チャンネルが第１オン状態及び第２オン状態になるように、前記ゲート電圧が印加されるゲートと、前記ソースに電気的に連結されるが、前記ゲート電圧の極性によって相異なる電荷量が蓄電されるキャパシタとを備えて構成されうるＳＢ−ＭＯＳＦＥＴを利用した多ビットメモリ素子を提示する。
【００１２】
上記の技術的課題を達成するための本発明のさらに他の態様は、シリコンチャンネル領域と、前記チャンネル領域のいずれか一端に接触するように金属層を備えて形成されたソースと、前記ソースに対向するように、前記チャンネル領域の他端に接触するように金属層を備えて形成されるが、バイアス電圧が印加されたドレインと、前記チャンネル領域上にゲート誘電層を界面に伴って重畳されるが、正、０または負のゲート電圧が入力電圧として選択的に印加され、前記ゲート電圧が負のスレショルド電圧と正のスレショルド電圧との間で印加されるとき、前記チャンネルがオフ状態になり、前記ゲート電圧が負のスレショルド電圧より小さいか、または正のスレショルド電圧より大きいとき、それぞれ前記チャンネルが第１オン状態及び第２オン状態になるように、前記ゲート電圧が入力電圧として印加されたゲートと、前記ドレインに電気的に連結され、前記ゲート電圧の極性によって前記ドレインに電気的に連結されて検出される出力電圧が電圧下降により変わるように、前記バイアス電圧を前記ドレインに印加する抵抗とを備えて構成されうるＳＢ−ＭＯＳＦＥＴを利用した論理素子（ｍｕｌｔｉ−ｂｉｔ ｌｏｇｉｃ ｄｅｖｉｃｅ）または電圧極性センサ素子を提示する。
【００１３】
ここで、前記ソース及びドレインは、前記金属層として金属シリサイド層を備えて形成されたものでありうる。
【００１４】
前記チャンネル領域は、無ドーピングまたはＰ型にドーピングされたものでありうる。
【００１５】
前記チャンネル領域は、無ドーピングまたはＮ型にドーピングされたものでありうる。
【００１６】
前記正及び負のスレショルド電圧のうちいずれか一つは、前記ソースと前記チャンネル領域との間の電子に対するショットキー障壁の高さに依存して設定され、他の一つは、前記ドレインと前記チャンネル領域との間の正孔に対するショットキー障壁の高さに依存して設定されるものでありうる。
【００１７】
前記チャンネルの第１オン状態及び第２オン状態それぞれで、相異なるキャリアが前記ソースから前記ドレイン方向に移動することができる。
【００１８】
前記チャンネルの第１オン状態及び第２オン状態それぞれで、前記ソースから前記ドレイン方向に流れるドレイン電流の値は、相異なりうる。
【００１９】
前記チャンネルの第１オン状態及び第２オン状態で、それぞれ検出される前記ドレイン電流のうちいずれか一つは、前記ドレインから前記ソース方向に移動する正孔フローにより形成され、他の一つは、前記ソースから前記ドレイン方向に移動する電子フローにより形成されたものでありうる。
【００２０】
前記チャンネルの第１オン状態及び第２オン状態であるとき、前記ドレインには、正電圧または負電圧が印加され、前記ゲート電圧は、前記ドレイン電圧と同じ極性であるか、または反対極性で印加され、前記第１オン状態及び前記第２オン状態が制御されうる。
【００２１】
本発明によれば、ＳＢ−ＭＯＳＦＥＴの新しい特性を利用し、多ビットメモリ素子または／及び論理素子（ｍｕｌｔｉ−ｂｉｔ ｌｏｇｉｃ ｄｅｖｉｃｅ）のような電子素子を提示できる。
【発明の効果】
【００２２】
本発明によれば、ＳＢ−ＭＯＳＦＥＴの新しい特性を利用し、多ビットメモリ素子または／及び論理素子（ｍｕｌｔｉ−ｂｉｔ ｌｏｇｉｃ ｄｅｖｉｃｅ）のような素子及びかかる素子を動作させる方法を提示できる。かかる本発明は、メモリ容量及び論理回路の集積度を少なくとも２倍以上高めることが可能であり、ますます高集積化及び機能化されていくＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）素子の開発に相当に応用可能である。
【発明を実施するための最良の形態】
【００２３】
以下、添付図面を参照し、本発明の実施例を詳細に説明する。しかし、本発明の実施例は、さまざまな異なる形態に変形され、本発明の範囲が後述の実施例だけによって限定されるものと解釈されることがあってはならず、当業界で当業者に本発明をさらに完全に説明するために提供されるものであると解釈されることが望ましい。
【００２４】
本発明の実施例では、ＳＢ−ＭＯＳＦＥＴが本発明の発明者が任意に両極伝導性と命名した動作原理を具現できるということを提示する。例えば、ＳＢ−ＭＯＳＦＥＴのゲートとドレインとに何らの電圧もかけていない状態では、ＳＢ−ＭＯＳＦＥＴでの電流フローが０になる。そして、ゲートとドレインとにそれぞれ正電圧をかければ、例えばＮ型ＳＢ−ＭＯＳＦＥＴでは、ソースからドレインに電子が流れる。ところで、ゲートに負電圧をかけてドレインに正電圧をかければ、典型的なＮ型ＭＯＳＦＥＴとは異なり、Ｎ型ＳＢ−ＭＯＳＦＥＴでは、ドレインにある正孔が薄くなったショットキー障壁をトンネリングしてソース方向に流れる。
【００２５】
かかる動作現象は、本発明の発明者が発見及び開発したものである。すなわち、本発明で提案する両極伝導性であり、既存のＭＯＳＦＥＴには発見されていなかった新しい特性である。かかる現象を両極伝導性と名付けた理由は、ゲートに正電圧が印加された状態であるときは、電子が流れ、ゲートに負電圧印加された状態であるときは、正孔が流れるためである。かかる現象は、まだ公知のものではなく、本発明の発明者が新しく両極伝導性と命名する。
【００２６】
本発明で提示する両極伝導性は、ＳＢ−ＭＯＳＦＥＴにだけ存在する新しい特性と見られるが、既存ＭＯＳＦＥＴでは不可能である機能と高集積度とを可能にすることができると予測される新しい機能である。例えば、かかる両極伝導性を利用すれば、多ビットメモリ素子の場合、メモリ容量を同じ集積度で、少なくとも二倍ほど向上させられると予測される。また、１つまたは２つのトランジスタだけでも、ｍｕｌｔｉ−ｂｉｔ電流、またはｍｕｌｔｉ−ｂｉｔ電圧を必要とする論理回路をさらにたやすく構成できると予測される。従って、本発明は、今後の情報通信産業に非常な波及効果をもたらすものと予測される。
【００２７】
図１は、本発明の実施例によるＮ型ＳＢ−ＭＯＳＦＥＴ素子を説明するために、概略的に図示した断面図である。
【００２８】
図１を参照すれば、たとえＮ型ＳＢ−ＭＯＳＦＥＴ素子を本発明の実施例で例として記述しているにしても、Ｐ型ＳＢ−ＭＯＳＦＥＴ素子についても本発明の実施例で提示する論理または／及び説明を同一に適用可能である。従って、後述の本発明の実施例についての説明は、Ｎ型ＳＢ−ＭＯＳＦＥＴ素子だけに限定されるものと理解されることがあってはならない。
【００２９】
本発明の実施例によるＮ型ＳＢ−ＭＯＳＦＥＴ素子は、シリコン基板１００上に具現可能である。このとき、シリコン基板１００は、ＳＯＩ基板により構成されることもある。シリコン基板１００は、シリコンチャンネル１０１を提供する役割を果たし、シリコンチャンネル１０１は、素子がオン状態時に電流が流れる通路の役割を果たす。チャンネル１０１は、Ｎ型ＳＢ−ＭＯＳＦＥＴ素子の場合、無ドーピングであるか、またはＰ型不純物でドーピングされうる。また、チャンネル１０１は、Ｐ型ＳＢ−ＭＯＳＦＥＴ素子の場合、無ドーピングであるか、またはＮ型不純物でドーピングされうる。
【００３０】
シリコンチャンネル１０１上には、ゲート誘電層２００が形成される。ゲート誘電層２００は、シリコン酸化物（ＳｉＯ2）層を含んで多用されているが、シリコン酸化物層に限定されるものではない。ゲート誘電層２００上には、ゲート３００がチャンネル１０１上に重畳されるように形成される。ゲート３００は、導電性ポリシリコンを含んで形成されるが、金属層を備えて形成されることもある。
【００３１】
ゲート３００の側部に、側面絶縁層４００がスペーサ状に形成される。側面絶縁層４００は、シリコン酸化物層を含んで形成されるが、また、シリコン窒化物（ＳｉＮx）のような他の誘電体が使われることもある。ゲート３００に近隣して、チャンネル１０１の両側にソース５００及びドレイン６００が形成される。それらソース５００及びドレイン６００は、一般的なＭＯＳＦＥＴとは異なり、必ず金属を含んで形成される。一般的に、工程の便利性のために、金属シリサイドを使用するが、それは、金属を蒸着した後で高温熱処理をすれば、金属とシリコンとが反応して金属シリサイドを形成するようになるからである。かかるシリサイド工程は、工程過程が比較的簡便であって界面特性にもすぐれるので、多用されている。
【００３２】
このように構成されたＳＢ−ＭＯＳＦＥＴは、本発明の実施例で提示しているように、両極伝導性を表すことができる。
【００３３】
図２Ａから図２Ｃは、本発明の実施例によるＮ型ＳＢ−ＭＯＳＦＥＴ素子の両極伝導性の動作原理を説明するために概略的に図示したバンドダイヤグラムである。
図２Ａ、参照符号７００は、ソース５００の伝導帯にある電子を意味し、参照符号８００は、ドレイン６００の価電子帯にある正孔を意味する。また、参照符号９００は、ソース／ドレイン５００，６００をなす金属シリサイドの伝導帯と、シリコンチャンネル１０１の伝導帯との間に形成されたショットキー障壁の高さ（ψbn）を示し、参照符号９５０は、金属シリサイドの価電子帯と、シリコンチャンネル１０１の価電子帯との間に形成されたショットキー障壁の高さ（ψbp）を表すと分かる。このとき、ψbnは、電子に、そして（ψbp）は、正孔に対するショットキー障壁の高さであると分かる。
【００３４】
一般的に、仕事関数の差により金属とシリコンは、フェルミ準位（Ｆｅｒｍｉ ｌｅｖｅｌ）が異なるが、かかる金属とシリコンとを接合すれば、フェルミ準位を同じにしようとする性質のゆえに、金属とシリコンとの間に障壁が生じる。これをショットキー障壁というが、本発明の実施例で説明しているＮ型ＳＢ−ＭＯＳＦＥＴは、ψbnがψbpよりさらに小さくなければならない。従って、エルビウムシリサイド（ＥｒＳｉx）のような希土類系の金属のシリサイドが適切であるが、それに限定されるものではない。
【００３５】
図２Ａから図２Ｃで示されているシリコンチャンネル１０１のドーピング形態は、Ｐ型ドーピングまたは無ドーピングでなければならず、ドーピング濃度は関係しない。もしＮ型ドーピングである場合には、すでにチャンネル１０１の伝導帯がフェルミ準位まで下がってきているので、ゲート電圧をかけなくても、電子の伝導が起こる。よって、本発明の実施例で意図する動作がなされない。従って、Ｎ型ＳＢ−ＭＯＳＦＥＴの場合、チャンネル１０１のドーピングは、必ずＰ型ドーピングまたは無ドーピングである。同じ理由で、Ｐ型ＳＢ−ＭＯＳＦＥＴの場合には、チャンネルのドーピングは、必ずＮ型ドーピングまたは無ドーピングである。
【００３６】
図２Ａは、ゲート（図１の３００）とドレイン（図１の６００）とに何らの電圧がかけられていないときのバンドの様子を描写している。このときは、電子も正孔もいずれもショットキー障壁を通過できないので、素子での電流のフローが０になる。
【００３７】
図２Ｂは、ゲート３００とドレイン６００にそれぞれ正電圧がかかった場合のバンド様子を描写している。図２Ｂを参照すれば、ソース５００からドレイン６００に電子７００が流れるという、あたかも典型的なＮ型ＭＯＳＦＥＴ素子での動作と同じ動作がなされる。この場合、伝導帯のショットキー障壁は、電子が量子力学的なトンネリングをするのに適当なほどにすでに薄くなっており、それ以上障壁の役割を果たせない。
【００３８】
図２Ｃは、図２Ｂの状態で、ゲート３００の電圧だけ正から負に変えたときの状況を示す。このときは、ドレイン６００にある正孔８００が薄くなったドレイン６００方向のショットキー障壁をトンネリングし、ソース方向に流れる。かかる動作は、本発明の実施例で提示する両極伝導性であり、既存のＭＯＳＦＥＴではなしえなかった新しい特性である。かかる現象を両極伝導性と名付けた理由は、ゲート３００が正電圧状態であるときは、電子７００が流れ、ゲート３００が負電圧状態であるときは、正孔８００が流れるためである。かかる特性は、まだ学界に公知されておらず、本発明の発明者が任意に命名している。
【００３９】
図３Ａ及び図３Ｂは、本発明の実施例によるＮ型ＳＢ−ＭＯＳＦＥＴ素子のゲート電圧の変化によるドレイン電流特性を説明するために概略的に図示したグラフである。
【００４０】
図３Ａ及び図３Ｂを参照すれば、図３Ａは、ログスケールであり、図３Ｂは、線形スケールである。図３Ａ及び図３Ｂに提示されているように、ドレイン電流３１，３３は、ゲート電圧が正（Ｖin）であるか、または負（−Ｖin）であるかにより、方向は同じであるが、サイズ差が表れることが分かる。このように、ゲート電圧によってドレイン電流３１，３３にサイズ差が表れる理由は、ショットキー障壁の高さがソース側の高さ（ψbn）とドレイン側の高さ（ψbp）とでそれぞれ異なるためである。すなわち、ドレイン側の高さ（ψbp）がソース側高さ（ψbn）より大きいために、正孔フローによるドレイン電流３１が電子のフローによるドレイン電流３３より小さくなる。
【００４１】
従って、適切な金属または金属シリサイドを選択すれば、図３Ａ及び図３Ｂの正孔フローによるドレイン電流３１と電子フローによるドレイン電流３３の量を適切な割合に調節できる。図３Ｂに提示されているところによれば、ゲート電圧が負（−Ｖin）そして正（Ｖin）がかけられているときの正孔フローによるドレイン電流３１、すなわち正孔電流は、電子フローによるドレイン電流３３、すなわち電子電流のほぼ２０％となる。かかる比率は、他の金属または他の金属シリサイドを選択することによって変化しうる。
【００４２】
かかる電流のｍｕｌｔｉ−ｂｉｔ特性により、既存の０，１という２段階の論理素子やメモリ素子ではない、０，１，２という三段階の論理素子やメモリ素子を可能にする。図３Ｂで、電流が流れ始める電圧をスレショルド電圧といえるが、負電圧のスレショルド電圧３４と正電圧のスレショルド電圧３５とが存在するようになる。その間の電圧区間３２では、電流が流れない。
【００４３】
図４Ａは、本発明の実施例によるＳＢ−ＭＯＳＦＥＴの両極伝導性を利用した多ビットメモリ素子を説明するために、概略的に図示した回路図である。図４Ｂは、図４Ａの多ビットメモリ素子の動作を説明するために、概略的に図示した信号グラフである。
【００４４】
図４Ａを参照すれば、本発明の実施例によるＮ型ＳＢ−ＭＯＳＦＥＴ３００，５００，６００とキャパシタ４０とを直列に連結すれば、比較的簡単にメモリ素子を構成できる。このとき、ゲート３００に印加されるゲート電圧Ｖgateが正であるか負であるかにより、キャパシタ４０に充填される電荷量が変わる。従って、かかるメモリ素子に読み込み動作を行うとき、０，１，２の相異なる状態の電圧を読み取れる。
【００４５】
図４Ｂは、かかる事項をさらに詳細に表した信号グラフであり、ゲート電圧が−ＶinからＶinまでかけられたとき、キャパシタ４０にかかる電荷量Ｑ（キャパシタンス）の変化を表している。図４Ｂのグラフにおいて、書き込み（ＷＲＩＴＥ）は、ドレイン６００に印加されるドレイン電圧Ｖdrainが正電圧でかけられたとき、キャパシタ４０にＱが充填されることに該当し、また、読み込み（ＲＥＡＤ）は、Ｖdrainが０Ｖであるとき、キャパシタ４０に充填されていた電荷量Ｑがドレイン６００方向に放電されつつドレイン６００に流れる電流を読み込むメモリ素子の動作を表している。
【００４６】
具体的に、図４ＢのＩ領域は、ゲート電圧が正であるから、Ｑ2がキャパシタ４０に充填され、ＩＩＩ領域は、ゲート電圧が負なので、Ｑ1がキャパシタ４０に充填され、Ｖ領域は、ゲート電圧が０Ｖであるから、キャパシタ４０に０クーロンが充填される。従って、ＩＩ、ＩＶ、ＶＩ領域で読み込みを行うときは、それぞれ異なる電流（Ｉ2，Ｉ1，０）を検出するので、多ビットメモリとして動作するのである。
【００４７】
図５Ａは、本発明の実施例によるＳＢ−ＭＯＳＦＥＴの両極伝導性を利用した論理素子を説明するために概略的に図示した回路図である。図５Ｂは、図５Ａの論理素子の動作を説明するために概略的に図示した信号グラフである。
【００４８】
図５Ａ及び図５Ｂを参照すれば、本発明の実施例によるＮ型ＳＢ−ＭＯＳＦＥＴ３００，５００，６００と抵抗７０とを連結し、論理素子または電圧極性センサ素子として機能する素子を構成できる。ここで、ゲート電圧は、入力電圧Ｖinであり、バイアス電圧Ｖddが抵抗７０を介してドレイン６００にかかる。
【００４９】
例えば、ゲート電圧が０Ｖでかかれば、ドレイン電流が流れないので、抵抗７０による電圧下降が０Ｖになる。従って、Ｖddがそのままドレイン６００にかかるようになり、出力電圧Ｖoutは、Ｖddとなる。
【００５０】
例えば、ゲート電圧が正でかかれば、多くの電子電流が流れるようになり、抵抗７０による電圧下降が大きくなるので、ドレイン６００には、最小限の電圧がかかる。すなわち、このとき、Ｖoutは、実質的にほとんど０Ｖに該当する。
【００５１】
そして、例えば、ゲート電圧が負でかかれば、このときは、正孔電流が相対的に少なく流れ、抵抗７０による電圧下降が少なく発生するので、ドレイン６００には、Ｖ1ほどに該当する電圧が保持される。
【００５２】
このように、Ｖoutだけ測定すれば、ゲート電圧の状態、例えば正であるか負であるか、または０である状態が分かる。従って、電圧極性センサ素子として機能できるようになり、また一般的なアナログ−デジタル回路で、論理素子としての機能を果たせる。
【００５３】
本発明の実施例では、かかる二種の素子として応用できる場合を例示しているが、本発明の実施例で提示するＳＢ−ＭＯＳＦＥＴの両極伝導性という機能を利用し、他の数多くの素子や回路が構成できると予測される。従って、本発明は、提示された二種の実施例にだけ限定されると理解されてはならず、ＳＢ−ＭＯＳＦＥＴ素子で両極伝導性の機能を利用して変形されたり、または構成されるアナログ及びデジタル回路に適用可能であると解釈されることが望ましい。
【００５４】
以上、本発明を具体的な実施例を介して詳細に説明したが、本発明は、それらに限定されるものではなく、本発明の技術的思想内で当分野の当業者によりその変形や改良が可能であることは、明白である。
【００５５】
本発明は、多ビットメモリ素子または／及びｍｕｌｔｉ−ｂｉｔ論理素子などを具現するのに利用可能である。また、本発明は、高集積化及び機能化されるＳＯＣ素子の開発に相当に応用可能である。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施例によるＮ型ＳＢ−ＭＯＳＦＥＴ素子を説明するために概略的に図示した断面図である。
【図２Ａ】本発明の実施例によるＮ型ＳＢ−ＭＯＳＦＥＴ素子の両極伝導性の動作原理を説明するために概略的に図示したバンドダイヤグラムを示す図である。
【図２Ｂ】本発明の実施例によるＮ型ＳＢ−ＭＯＳＦＥＴ素子の両極伝導性の動作原理を説明するために概略的に図示したバンドダイヤグラムを示す図である。
【図２Ｃ】本発明の実施例によるＮ型ＳＢ−ＭＯＳＦＥＴ素子の両極伝導性の動作原理を説明するために概略的に図示したバンドダイヤグラムを示す図である。
【図３Ａ】本発明の実施例によるＮ型ＳＢ−ＭＯＳＦＥＴ素子のゲート電圧の変化によるドレイン電流特性を説明するために概略的に図示したグラフを示す図である。
【図３Ｂ】本発明の実施例によるＮ型ＳＢ−ＭＯＳＦＥＴ素子のゲート電圧の変化によるドレイン電流特性を説明するために概略的に図示したグラフを示す図である。
【図４Ａ】本発明の実施例によるＳＢ−ＭＯＳＦＥＴの両極伝導性を利用した多ビットメモリ素子を説明するために概略的に図示した図である。
【図４Ｂ】本発明の実施例によるＳＢ−ＭＯＳＦＥＴの両極伝導性を利用した多ビットメモリ素子を説明するために概略的に図示した図である。
【図５Ａ】本発明の実施例によるＳＢ−ＭＯＳＦＥＴの両極伝導性を利用した論理素子を説明するために概略的に図示した図である。
【図５Ｂ】本発明の実施例によるＳＢ−ＭＯＳＦＥＴの両極伝導性を利用した論理素子を説明するために概略的に図示した図である。
【符号の説明】
【００５７】
３１，３３    ドレイン電流
３２    電圧区間
３４，３５    スレショルド電圧
４０    キャパシタ
１００    シリコン基板
１０１    シリコンチャネル
２００    ゲート誘電層
３００    ゲート
４００    側面絶縁層
５００    ソース
６００    ドレイン
７００    電子
８００    正孔
９００，９５０    ショットキー障壁の高さ
【図１】
2006179865.tif 000003
【図２Ａ】
2006179865.tif 000004
【図２Ｂ】
2006179865.tif 000005
【図２Ｃ】
2006179865.tif 000006
【図３Ａ】
2006179865.tif 000007
【図３Ｂ】
2006179865.tif 000008
【図４Ａ】
2006179865.tif 000009
【図４Ｂ】
2006179865.tif 000010
【図５Ａ】
2006179865.tif 000011
【図５Ｂ】
2006179865.tif 000012