(57)【要約】【課題】DRAMにおいて、データ保持時間がランダム・テレグラフ・ノイズ的に変化してリテンション不良となる、いわゆるVariable Retention Time（VRT）不良をスクリーニングする。【解決手段】データ保持機能を調べるポーズ・リフレッシュ試験を、チップ全面全ビットにおいて、最適化された回数分繰り返すことで、データ保持能力のランダムな経時変化に起因したリテンション不良を生じる可能性のあるビットをスクリーニングする。【選択図】図１
2006252648.tif 000002
【特許請求の範囲】
【請求項１】
データ保持機能を有する複数のメモリセルが搭載されたダイナミック・ランダム・アクセス・メモリ装置の前記メモリセルに対して、
前記データ保持機能を調べるポーズ・リフレッシュ試験を、ほぼ同一試験条件を用いて複数回繰り返して行うことにより、
前記メモリセルにおけるデータ保持能力のランダムな経時変化に起因したリテンション不良をスクリーニングすることを特徴とするダイナミック・ランダム・アクセス・メモリ装置の検査方法。
【請求項２】
前記データ保持機能を調べるポーズ・リフレッシュ試験を、予め設定されたスクリーニング率に対応して決定される回数Ｎに達するまで繰り返して行うことを特徴とする請求項１記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
【請求項３】
前記ポーズ・リフレッシュ試験を、ダイナミック・ランダム・アクセス・メモリ装置の使用時の動作温度よりも高温で繰り返し実施することを特徴とする請求項１記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
【請求項４】
前記ポーズ・リフレッシュ試験の繰り返しにおいて、前記ポーズ・リフレッシュ動作の前に、前記メモリセルを構成するストレージノード側の拡散層と基板との間に前記ダイナミック・ランダム・アクセス・メモリ装置の動作時に印加される電圧よりも高い逆バイアスを印加する工程を設けることを特徴とする請求項１記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
【請求項５】
前記ポーズ・リフレッシュ試験の繰り返しにおいて、前記ポーズ・リフレッシュ動作の前に、前記メモリセルを構成するストレージノード側の拡散層と基板との間に前記ダイナミック・ランダム・アクセス・メモリ装置の動作時に印加される電圧よりも高い逆バイアスを印加し、引き続いて前記ポーズ・リフレッシュ試験を前記ダイナミック・ランダム・アクセス・メモリ装置の使用時の動作温度よりも高温の環境下で実施する工程を設けることを特徴とする請求項１記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
【請求項６】
前記ポーズ・リフレッシュ試験の繰り返しにおいて、前記ポーズ・リフレッシュ動作の前に、前記メモリセルに具備された全端子への電圧印加を停止する工程を設けることを特徴とする請求項１記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
【請求項７】
前記ポーズ・リフレッシュ試験の繰り返しにおいて、前記ポーズ・リフレッシュ動作の前に、前記メモリセルに具備された全端子への電圧印加を停止し、引き続いて前記ポーズ・リフレッシュ試験を前記ダイナミック・ランダム・アクセス・メモリ装置の使用時の動作温度よりも高温の環境下で実施する工程を設けることを特徴とする請求項１記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
【請求項８】
前記ポーズ・リフレッシュ試験の繰り返しにおいて、前記ポーズ・リフレッシュ動作の前に、前記メモリセルを構成するストレージノード側の拡散層と基板との間に順バイアスを印加する工程を設けることを特徴とする請求項１記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
【請求項９】
前記ポーズ・リフレッシュ試験の繰り返しにおいて、前記ポーズ・リフレッシュ動作の前に、前記メモリセルを構成するストレージノード側の拡散層と基板との間に順バイアスを印加し、引き続いて前記ポーズ・リフレッシュ試験を前記ダイナミック・ランダム・アクセス・メモリ装置の使用時の動作温度よりも高温の環境下で実施する工程を設けることを特徴とする請求項１記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
【請求項１０】
前記ポーズ・リフレッシュ試験の繰り返しにおいて、前記ポーズ・リフレッシュ動作の前に、前記メモリセルを構成するストレージノード側の拡散層と基板との間に順バイアスを印加する工程と、
前記メモリセルを構成するストレージノード側の拡散層と基板との間に前記ダイナミック・ランダム・アクセス・メモリ装置の動作時に印加される電圧よりも高い逆バイアスを印加する工程とを有し、
それぞれの工程が前記Ｎ回に達するまで繰返し行われることを特徴とする請求項１記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法
【請求項１１】
前記ポーズ・リフレッシュ試験の繰り返しにおいて、前記ポーズ・リフレッシュ動作の前に、前記メモリセルに具備された全端子への電圧印加を停止する工程と、
前記メモリセルを構成するストレージノード側の拡散層と基板との間に前記ダイナミック・ランダム・アクセス・メモリ装置の動作時に印加される電圧よりも高い逆バイアスを印加する工程とを有し、
それぞれの工程が前記Ｎ回に達するまで繰返し行われることを特徴とする請求項１記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
【請求項１２】
請求項１のダイナミック・ランダム・アクセス・メモリ装置の検査を行う前に、
前記メモリセルを構成するストレージノード側の拡散層と基板との間に前記ダイナミック・ランダム・アクセス・メモリ装置の動作時に印加される電圧よりも高い逆バイアスを印加しながら、前記メモリセルのライト動作およびポーズ動作を複数回繰り返す工程が設けられていることを特徴とする請求項１記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
【請求項１３】
請求項１のダイナミック・ランダム・アクセス・メモリ装置の検査を行う前に、
前記ダイナミック・ランダム・アクセス・メモリ装置が動作状態にあるときのライト時に発生するホットキャリア数よりも多くなるバイアス条件を用いて、前記メモリセルのライト動作を複数回繰り返す工程が設けられていることを特徴とする請求項１記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
【請求項１４】
データ保持機能を有する複数のメモリセルが搭載されたダイナミック・ランダム・アクセス・メモリ装置の前記メモリセルに対して、前記データ保持機能を調べるポーズ・リフレッシュ試験を行うポーズ・リフレッシュ試験回路と、
前記メモリセルを構成するストレージノード側の拡散層と基板との間に前記ダイナミック・ランダム・アクセス・メモリ装置の動作時に印加される電圧よりも高い逆バイアスを発生させるテスト用逆バイアス回路と、
前記ポーズ・リフレッシュ試験回路と前記テスト用逆バイアス回路との切り替え回路と、
を具備することを特徴とするダイナミック・ランダム・アクセス・メモリ装置。
【請求項１５】
前記テスト用逆バイアス回路の代わりに、
前記メモリセルを構成するストレージノード側の拡散層と基板との間に前記ダイナミック・ランダム・アクセス・メモリ装置の動作時に印加する順バイアスと異なる順バイアスを発生させるテスト用順バイアス回路を設けたことを特徴とする請求項１４に記載のダイナミック・ランダム・アクセス・メモリ装置。
【請求項１６】
前記ダイナミック・ランダム・アクセス・メモリ装置の動作状態におけるライト時ワード線電圧より低く、ポーズ時ワード線電圧よりも高い電圧をワード線に印加するためのテスト用回路と、
前記ダイナミック・ランダム・アクセス・メモリ装置の動作状態におけるライト時ビット線電圧よりも高い電圧をビット線に印加するためのテスト用回路と、
それら２つのテスト用回路と前記ダイナミック・ランダム・アクセス・メモリ装置の通常動作回路との切り替え回路とを具備することを特徴とするダイナミック・ランダム・アクセス・メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミック・ランダム・アクセス・メモリ装置およびその検査方法に係り、特に、ダイナミック・ランダム・アクセス・メモリのVRT不良を確実でかつ短時間でスクリーニングする技術の提供に関する。
【背景技術】
【０００２】
ダイナミック・ランダム・アクセス・メモリ（以下「ＤＲＡＭ」と略記）のメモリセルの等価回路を図２に示す。図２において、参照符号１０はメモリセルのスイッチトランジスタ、すなわちメモリセルトランジスタを示し、メモリセルトランジスタ１０はそれぞれ、ワード線１ａ、ビット線１ｂ、ストレージノード１ｃ、基板端子１ｄの４つの端子と１つの蓄積コンデンサ２０を有する。更に蓄積コンデンサ２０は、キャパシタ上部電極２を有する。
【０００３】
一般的には、メモリセルトランジスタ１０はＮ形ＭＯＳトランジスタであり、ワード線１ａに「ハイ」電圧が加えられることによりアクティブ（選択状態）とされ、またワード線１ａに「ロウ」電圧が加えられることにより、非アクティブ（非選択状態）とされる。メモリセルに蓄積される情報の読み／書きは、そのメモリセルがアクティブのときに行われる。すなわち、論理“１”を書き込む場合は（以下ではこの動作をライトと呼ぶ）、メモリセルトランジスタ１０のゲートに接続されたワード線１ａに「ハイ」電圧を印加した状態で、ビット線１ｂに論理“１”に相当する電圧を印加する。このとき、メモリセルトランジスタ１０のドレイン−ソース間に電流が流れ、ストレージノード１ｃ側に接続された蓄積コンデンサ２０が論理“１”の電圧に充電される。続いて、ワード線１ａに「ロウ」電圧が印加されることでメモリセルトランジスタ１０はターンオフされ、蓄積コンデンサ２０は論理“１”の電圧を充電したままとなる（以下ではこの状態をポーズと呼ぶ）。論理“０”を書き込む場合には、アクティブ状態でビット線１ｂに論理“０”に相当する電圧を印加する。
【０００４】
これらの情報を読み出す場合には（以下ではこの動作をリードと呼ぶ）、ワード線１ａに「ハイ」電圧を印加することで、蓄積コンデンサ２０の電位を、メモリセルトランジスタ１０のドレイン−ソースパスを通じてビット線１ｂに引き出し、この信号をセンスアンプで検出して“０”、“１”を判定する。
【０００５】
しかしポーズ時には、ストレージノード１ｃと基板端子１dの間のＰＮ接合部に生じる逆バイアスにより、リーク電流が発生する。このリーク電流によって、蓄積電荷が経時消失するため、データを保持するためには、一定時間間隔でデータのリフレッシュ（読み出し／再書き込みの繰り返し動作）を行う必要がある。
【０００６】
ポーズ時に発生するリーク電流は、メモリセルごとに異なるため、データ保持時間もセルによって異なる。従って、DRAMを出荷する際には、チップ内全メモリセルのデータ保持能力を試験し、全セルがリフレッシュ時間間隔以上のデータ保持時間を持つことを保証する必要がある。データ保持能力の評価は通常、ポーズ・リフレッシュ試験と呼ばれるテストにて実施される。
【０００７】
ポーズ・リフレッシュ試験は、被試験メモリセルへのライト”１”、トランジスタをターンオフした状態でのポーズ、リードという動作手順で実施される。ポーズ時の時間は、リフレッシュ時間間隔を基準にして決められる。通常、出荷に際してのポーズ・リフレッシュ試験は、１回、もしくは図３に示したように、ポーズ時の被試験メモリセル以外のセルへの電圧印加パターンや、ポーズ時間tPAUSEなどの試験条件を変えて２回行っている。
【０００８】
従来は、データ保持時間はメモリセル固有の一定の値であると考えられていたため、上記のように１つの試験条件につき１回の試験をすれば、リテンション不良を完全にスクリーニングできると考えられていた。ただし、ごく一部のメモリセルにおいては、図４のようにデータ保持時間がランダム・テレグラフ・ノイズ的に変動する現象がみられることが非特許文献１および２に報告されている。このようにデータ保持時間が経時的に変化する現象を、Variable Retention Time（VRT）と呼ぶ。図４に示すように、VRT現象では、データ保持時間が長いgood stateと、短いbad stateとが、交互に観察されることが多く、また図のように2値変動である場合もあれば、2値以上の多値変動であることもある。また各状態が持続する時間は、測定するごとに異なり、規則性は無い。VRTを示すメモリセルの場合、出荷時試験ではgood stateが出現することでデータ保持時間が十分長いと判断されても、出荷後にbad stateが出現することでデータ保持時間が低下し、リテンション不良を発生させることが懸念される。以下では、VRTに起因したリテンション不良をVRT不良と呼ぶ。
【０００９】
VRT不良は、顧客先での発生が懸念される深刻な不良であるが、その発生率は極めて低く、このため同不良をスクリーニングするための対策は確立されていない。
【００１０】
【非特許文献１】D.S. Yaney、et al.、「１９８７  アイ・イー・ディー・エム  テクノロジー・ダイジェスト（1987 IEDM Tech. Dig.）」、1987年、 ｐ.336-339
【非特許文献２】P.J. Restle、 et al.、「１９９２  アイ・イー・ディー・エム  テクノロジー・ダイジェスト（1992 IEDM Tech. Dig.）、1992年、 ｐ.807-810
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、DRAMの集積度が増加するに従い、VRT不良の発生率も増加する傾向がある。すなわち、VRT不良メモリセルの出現率が一定の場合には、DRAMの集積度が２倍になると、VRT不良メモリセルが１チップ中に含まれる確率も２倍になる。今後、DRAMの集積度をさらに向上させていくためには、VRT不良を確実にスクリーニングする試験法が必須になる。
【００１２】
従って本発明の課題は、従来のポーズ・リフレッシュ試験ではスクリーニング不可能なVRT不良を、確実かつ短時間で、またVRT不良メモリセル以外の正常メモリセルにはダメージを与えることなく、スクリーニングすることが可能な試験方法を確立することである。
【課題を解決するための手段】
【００１３】
本発明は、VRT不良メモリセルのスクリーニングを可能とするため、ポーズ・リフレッシュ試験を同一条件で最適化された回数分、繰り返し行うことを最も主要な特徴とする。VRT変動頻度は高温ほど高くなる傾向があることから、上記ポーズ・リフレッシュ試験の繰り返しを通常動作温度よりも高い温度で行うことで、テスト時間を短縮できる。また、ポーズ・リフレッシュ試験を繰り返し行う際、各ポーズ・リフレッシュ試験の直前に、メモリセルのストレージノード側PN接合部に逆方向高バイアスが印加された状態や、順方向バイアスが印加された状態、もしくは無電界状態をつくることで、VRT不良メモリセルの検出効率がより向上する。
【００１４】
さらに、繰り返しポーズ・リフレッシュ試験の前に、ストレージノード側PN接合部に高エネルギーをもったキャリアが発生するような状態、すなわち逆方向高バイアス印加状態や、インパクトイオン化でホットキャリアが多数発生するようなバイアス状態をつくることで、書換動作ストレスによって新たにVRT不良化するメモリセルをもスクリーニングすることが可能になる。
【発明の効果】
【００１５】
本発明によれば、従来の試験ではスクリーニング不可能なVRT不良を、確実かつ短時間で、またVRT不良メモリセル以外の正常メモリセルにはダメージを与えることなく、スクリーニングすることが可能になる。
【発明を実施するための最良の形態】
【００１６】
VRT不良をスクリーニングするという目的を、試験回数や試験時印加電圧とその手順を最適化することで実現可能とし、またスクリーニング用電圧発生回路や通常動作回路との切り替え回路などのテスト回路をチップに組み込むことで、試験を短時間かつ簡易に行うことを可能にした。
【実施例１】
【００１７】
図１に、本発明の実施例１に係るVRT不良スクリーニングのためのテスト手順を示す。本テストは、メモリセルへのライト”１”に始まり、tPAUSE秒間のポーズ、その後のリードという構成が基本となるポーズ・リフレッシュ試験である。tPAUSEは、製品動作の際のリフレッシュ時間間隔そのものや、それよりやや長い時間が選ばれる。リードの際エラーが発生したものはfailセルとして冗長救済を試みる（図１中の(２)）。そこで再びエラーがでたチップは、不良品とみなす（図１中の(４)）。ポーズ後のリードで全メモリセルが試験通過した場合（図１中の(１)）、もしくはエラーが生じても冗長救済が可能だった場合（図１中の(３)）は、定められた繰り返し数（Ncont）分、上記試験を繰り返す。なお、上記のtPAUSE秒間のポーズは、繰返し回数ごとに同一でなくとも良い。
被試験チップ内に、図４に示すようなデータ保持時間変化を示すVRT不良メモリセルが含まれた場合には、何回目かのポーズ・リフレッシュ試験にて、その変動頻度に応じてbad stateが出現し、スクリーニングされる。
【００１８】
図１においてNcontは、VRT不良をスクリーニングするのに最適化された値であり、被試験DRAMを開発する際などに求められる。例えば、図５に示すようにVRT不良検出率と上記ポーズ・リフレッシュ試験繰り返し数との関係を求め、目標スクリーニング率αに対する試験繰り返し数βをスクリーニング条件としての最適値とする。試験繰り返し数は、多いほどスクリーニング率は向上するが、一方で試験時間の増加は製造コストの増加につながるため、できるだけ短くする必要がある。試験繰返し回数の上限は、通常はテスティング時間に対応して決定されるテスティングコストより決定される。従って、上記のように目標スクリーニング率を定め、試験繰り返し数の最適値を求めることは、省コスト、高信頼性の観点から重要な手順である。
また、非特許文献１、および２に開示されているように、VRT変動は高温ほど頻繁になる傾向がある。従って、通常の動作温度よりも高い温度で図１に示した試験を行えば、Ncontを少なく設定でき、短時間でスクリーニングができる。
【００１９】
本試験をチップ内全メモリセルに対して適用する際は、図1の電圧印加を複数のメモリセルに対して並行して同時に行うと、試験時間を短縮できる。例えば、チップ内全メモリセルに対し、図1の試験を並行して同時に行ってもよいし、いくつかのメモリセルごとに分割して順次行ってもよい。また、図1に示したライト、ポーズ、リードの過程のうちの一部を分割して、残りを全メモリセル同時に行ってもよい。例えば、図６に示すように、ライトとリードのみいくつかのメモリセルごとに分割して行い、ポーズは同時に行うなどである。
【００２０】
図６におけるテスト手順は次のとおりである。チップ内全メモリセルをいくつかのグループに分割する。あるグループ内全メモリセルに対し同時にライトを行った後、チップ内全メモリセルに対してリフレッシュ動作を行う。このリフレッシュ動作では、論理”０”保持メモリセルには論理”０”電圧が、論理”１”保持メモリセルには論理”１”電圧が、センスアンプ動作により再書込みされた状態になる。
次に、本試験におけるライトが未実施であるグループを１つ選び、その中の全メモリセルに対し同時にライトを行った後、再度チップ内全メモリセルに対してリフレッシュ動作を行う。このリフレッシュ動作により、今回ライトが実施されたグループだけでなく、前回ライトが実施されたグループにおいてもライトされた状態が継続保持される。このように、あるグループ内全メモリセルへのライトとチップ内全メモリセルへのリフレッシュを、１グループにつき1回ずつ、チップ内全メモリセルがライトされた状態になるまで順次実施する。チップ内全メモリセルがライトされた状態になった後、tPause秒のポーズをチップ内全メモリセルに対し同時に実施する。ポーズ後は、リードを行うが、このときもライト時と同様、グループごとに順次行う。
なお、本試験を実施する時期は任意である。すなわち、ウエハテストの段階で行なってもよいし、チップごとに分割した後でもよく、またパッケージ内に組み立てた後でもよい。
【実施例２】
【００２１】
図７に、本発明の実施例２に係るVRT不良スクリーニングのためのテスト手順を、図８〜１２に試験時バイアス条件の詳細を示す。本実施例の特徴（図７）は、実施例１に示した繰り返しポーズ・リフレッシュ試験の各試験の前に、メモリセルのストレージノード側PN接合部に逆方向高バイアスが印加された状態（図９）、もしくは無電界状態（図１１）をつくることである。以下に述べるように、本実施例では、実施例１に比べて、より短時間、かつ確実にVRT不良をスクリーニングできる。
VRT不良スクリーニングにかかる時間を短縮するためには、VRT不良の顕在化を加速する、すなわち単位時間あたりのbad state出現率を増加させる必要がある。
【００２２】
いくつかのVRT不良メモリセルをサンプルとして、bad state出現率を調べたところ、それはメモリセルごとに異なることがわかった。また、bad state出現率はいずれの場合も、ポーズ時にストレージノード側PN接合にかかるバイアス（ライトの際のビット線電圧レベルと、ポーズ時の基板電圧レベルの差でほぼ決まる）に依存する傾向がみられた。ただし、バイアスへの依存の仕方はサンプルによって様々であり、逆方向バイアスが高いほどbad state出現率が高く変化するものもあれば、逆の場合もあった。バイアスによる変化の程度もサンプルによって様々であった。
【００２３】
また、ライト”１”時より高バイアス、もしくは低バイアスが印加されることで出現したbad stateは、その後ライト”１”バイアスを印加しても、bad state状態がしばらくは持続することも観察された。そこで、図７に示すように、実施例１で説明した繰り返しポーズ・リフレッシュ試験の各試験の直前に、高バイアス印加状態、もしくは無電界状態を追加したところ、追加しない場合に比べ、VRT不良検出頻度が数倍向上することが確認された。
【００２４】
図１０は、逆方向高バイアス印加をポーズ・リフレッシュ試験直前に追加した場合の各端子におけるバイアス状態の一例である。本試験のバイアス印加手順は以下のとおりである。
まず、ワード線1aに「ハイ」電圧VWL_Hを、ビット線1bにライト”１”電圧VBL_"1"よりも大きい電圧VBL_VHを、基板端子1dにライト時基板電圧VBB_Wを同時期に印加し、ストレージノード1c側に接続された蓄積コンデンサ２０にVBL_VHの電圧を充電する。その後、ワード線１aに「ロウ」電圧VWL_Lを、基板端子１dにVBB_Wよりも負側に大きい電圧VBB_VHを印加した状態でtVH秒間のポーズ時間をとる。ビット線１bの電位は任意であり、図１０のようにライト”１”電圧VBL_"1"とライト”０”電圧VBL_"0"との中間の電圧V_halfを印加してもよい。このとき、メモリセルトランジスタはターンオフされ、ストレージノードと基板の間のPN接合部には（VBL_VH−VBB_VH）でほぼ決まる大きさの逆方向バイアスが発生する（図９）。このとき発生するバイアスは、ライト”１”後のポーズ時（図８）に発生するバイアスに比べて大きい。このような高バイアスをストレージノード側PN接合部に発生させた後、ポーズ・リフレッシュ試験を行う。すなわち、図１０に示すように、tVH秒ポーズ後、ライト”１”、tPAUSE秒のポーズ、リードを実施し、被試験メモリセルのデータ保持能力を評価する。前述のように、このような高バイアス印加後のポーズ・リフレッシュ試験では、高バイアス印加によりbad state出現率が高くなるタイプのVRT不良がスクリーニングされやすくなる。
【００２５】
一方図１２は、無電界状態をポーズ・リフレッシュ試験直前に追加した場合の各端子におけるバイアス状態の一例である。本試験のバイアス印加手順は以下のとおりである。
まず、ワード線1a、ビット線1b、ストレージノード１c、基板端子１dの電位を等しくVcomにする（図１１）。Vcomは任意である。このとき、ストレージノード１cと基板１dとの間はほぼ無電界状態となる。その後、図１２に示すようにライト”１”、tPAUSE秒のポーズ、リードを実施し、被試験メモリセルのデータ保持能力を評価する。前述のように、このような無電界印加後のポーズ・リフレッシュ試験では、低バイアス印加によりbad state出現率が高くなるタイプのVRT不良がスクリーニングされやすくなる。
【００２６】
従って、bad state出現率が高バイアス印加により高くなるタイプ、逆に低バイアス印加により高くなるタイプの双方をスクリーニングするためには、図１０、図１２に示したような高バイアス印加後、及び無電界印加後のポーズ・リフレッシュ試験を、両方実施すればよい。例えば、図７に示したように交互に繰り返し行うなどである。試験繰り返し数Ncontは、実施例１に示したように、最適化された値を選ぶ。
なお、図７では、高バイアス印加後、及び無電界印加後のポーズ・リフレッシュ試験を、交互に行うとしたが、高バイアス印加後のポーズ・リフレッシュ試験をNcont繰り返した後に、無電界印加後のポーズ・リフレッシュ試験をNcont繰り返すなどでもよい。すなわち、各試験をNcont繰り返すことが重要であり、その順番は任意である。
【００２７】
また、図１１、１２における「ワード線1a、ビット線1b、ストレージノード１c、基板端子１dにVcomを印加する」過程は、「ワード線1a、ビット線1b、基板端子１dを電気的に固定されない状態（open）にする」過程と入れ替てもよく、その場合もストレージノードと基板の間を無電界にする効果が得られる。
【００２８】
本試験をチップ内全メモリセルに対して適用する際は、図７の電圧印加を複数のメモリセルに対して並行して同時に行うと、試験時間を短縮できる。例えば、チップ内全メモリセルに対し、図７の試験を並行して同時に行ってもよいし、いくつかのメモリセルごとに分割して順次行ってもよい。また、図７に示した各過程のうちの一部を分割して、残りを全メモリセル同時に行ってもよい。例えば、VHライト過程では、図６のライト”１”過程のように、いくつかのメモリセルグループごとに順次実施していき、チップ内全メモリセルにVBL_VHが書き込まれたところで、一斉にtVHポーズを行なうなどである。その後のライト”１”およびポーズ、リードも、図６と同様に実施してよい。
【００２９】
また、実施例２では、通常動作には用いないバイアス、すなわちVBL_VHやVBB_VHを発生させる必要がある。同バイアスはチップ外部から印加してもよいが、チップ内部にそのためのテスト用回路と同回路への切り替え回路とを追加すると、本実施例の試験をテストモードで実行することが容易になる。
【００３０】
なお、本試験を製品出荷前のスクリーニングに用いる場合には、本試験によりVRT不良メモリセル以外の正常メモリセルが劣化するようなことがあってはならない。従って、そのような正常メモリセルが劣化しない範囲で逆方向高バイアス印加過程のバイアス条件を決める。
本試験を実施する時期は任意である。すなわち、ウエハテストの段階で行なってもよいし、チップごとに分割した後でもよく、またパッケージ内に組み立てた後でもよい。
【実施例３】
【００３１】
図１３に本発明の実施例３に係るVRT不良スクリーニングのためのテスト手順を、図１４、１５に試験時バイアス条件の詳細を示す。本実施例の特徴（図１３）は、実施例２に示した繰り返しポーズ・リフレッシュ試験における無電界印加過程を、順方向バイアス印加過程（図１４）に置き換えたところである。
【００３２】
実施例２では、VRT不良メモリセルのうちのいくつかは、ライト”１”時より低いバイアス（逆方向）をストレージノード側PN接合部に印加すると、bad stateが出現しやすくなることを述べたが、そのようなメモリセルに、順方向バイアスを印加したところ、逆方向低バイアス印加時と同様にbad state出現率が向上することがわかった。
【００３３】
図１５は、順方向バイアス印加をポーズ・リフレッシュ試験直前に追加した場合の各端子におけるバイアス状態の一例である。本試験のバイアス印加手順は以下のとおりである。
まず、ワード線1aに「ハイ」電圧VWL_Hを、ビット線1bにライト”0”電圧VBL_"0"を、基板端子1dにライト時基板電圧VBB_Wを同時期に印加し、ストレージノード1c側に接続された蓄積コンデンサ２０にVBL_"0"の電圧を充電する。その後、ワード線１aに「ロウ」電圧VWL_Lを、基板端子１dに、VBL_"0"より大きいバイアスVBB_FWを同時期に印加する。ビット線１bの電位は任意であり、図１５のようにライト”１”電圧VBL_"1"とライト”０”電圧VBL_"0"との中間の電圧V_halfを印加してもよい。このとき、メモリセルトランジスタはターンオフされ、ストレージノードと基板の間のPN接合部には（VBB_FW−VBL_"0"）でほぼ決まる大きさの順方向バイアスが発生する（図１４）。このような順方向バイアスをストレージノード側PN接合部に発生させた後、ポーズ・リフレッシュ試験を行う。すなわち、図１５に示すように、tFW秒ポーズ後、ライト”１”、tPAUSE秒のポーズ、リードを実施し、被試験メモリセルのデータ保持能力を評価する。前述のように、このような順方向バイアス印加後のポーズ・リフレッシュ試験では、逆方向低バイアス印加によりbad state出現率が高くなるタイプのVRT不良がスクリーニングされやすくなる。
【００３４】
従って、bad state出現率が逆方向高バイアス印加により高くなるタイプ、逆に低バイアス印加により高くなるタイプの双方をスクリーニングするためには、図１０、図１５に示したような逆方向高バイアス印加後、及び順方向バイアス印加後のポーズ・リフレッシュ試験を、両方実施すればよい。例えば、図１３に示したように交互に繰り返し行うなどである。試験繰り返し数Ncontは、実施例１に示したように、最適化された値を選ぶ。
【００３５】
なお、図１３では、逆方向高バイアス印加後、及び順方向バイアス印加後のポーズ・リフレッシュ試験を、交互に行うとしたが、逆方向高バイアス印加後のポーズ・リフレッシュ試験をNcont繰り返した後に、順方向バイアス印加後のポーズ・リフレッシュ試験をNcont繰り返すなどでもよい。すなわち、各試験をNcont繰り返すことが重要であり、その順番は任意である。
【００３６】
本試験をチップ内全メモリセルに対して適用する際の手順は、実施例１や２と同様である。すなわち、チップ内全メモリセルに対し、図１３の試験を並行して同時に行ってもよいし、いくつかのメモリセルごとに分割して順次行ってもよい。また、図６のように、図７に示した各過程のうちの一部を分割して、残りを全メモリセル同時に行ってもよい。
また、実施例３では、通常動作には用いないバイアス、すなわちVBB_FWなどを発生させる必要がある。同バイアスはチップ外部から印加してもよいが、チップ内部にそのためのテスト用回路と同回路への切り替え回路を追加すると、本実施例の試験をテストモードで実行することが容易になる。
【００３７】
なお、本試験を製品出荷前のスクリーニングに用いる場合には、本試験によりVRT不良メモリセル以外の正常メモリセルが劣化するようなことがあってはならない。従って、そのような正常メモリセルが劣化しない範囲で逆方向高バイアス印加過程のバイアス条件を決める。
本試験を実施する時期は任意である。すなわち、ウエハテストの段階で行なってもよいし、チップごとに分割した後でもよく、またパッケージ内に組み立てた後でもよい。
【実施例４】
【００３８】
図１６は、本発明の実施例４に係るVRT不良スクリーニングのためのストレス印加方法を示す。以下に述べるように、本実施例では、実施例１〜３のみではスクリーニングできない、書換動作によって新たにVRT不良化する可能性のあるメモリセルを、スクリーニングすることができる。
実施例１〜３に示したVRT不良スクリーニング法は、VRT変動に周期があることを利用してスクリーニングを行うものである。特に実施例２及び３ではVRT変動周期にバイアス依存性があることを利用して、bad state出現率を人為的に高くすることで、短時間でのスクリーニングを可能にしている。実施例１〜３はいずれも、すでにVRT変動が生じている場合には、有効なスクリーニング手法である。
【００３９】
しかし、データ書換動作を繰り返し行う前と後とでVRT不良率を調べたところ、書換動作後は新たなVRT不良が発生する場合があることがわかった。このように、VRT不良のポテンシャルをもったメモリセルで、変動が活性化していないものについては、先の実施例１〜３では検出できない。
そこで、上記のようなVRT不良ポテンシャルをもったメモリセルを検出する手段を検討したところ、ストレージノードと基板の間のPN接合部に、図１７に示したような逆方向高バイアスを、図１６のようにある程度の時間印加すると、VRT不良ポテンシャルメモリセルにおいてVRT変動を発生させる「VRT不良活性化」効果があることがわかった。図１６における電圧印加フローは以下のとおりである。
【００４０】
まず、ワード線1aに「ハイ」電圧VWL_Hを、ビット線1bにライト”１”電圧VBL_"１"より大きい電圧VBL_SVHを、基板端子１dにライト時基板電圧VBB_Wを同時期に印加し、ストレージノード1c側に接続された蓄積コンデンサ２０にVBL_SVHの電圧を充電する。その後、ワード線１aに「ロウ」電圧VWL_Lより負側に大きいVWL_SVHを、基板端子１dに、VBB_Wより負側に大きいバイアスVBB_SVHを同時期に印加する。ビット線１bの電圧は任意であり、図１６に示すように電位制御しなくてもよい。このとき、メモリセルトランジスタはターンオフされ、ストレージノードと基板の間のPN接合部には（VBL_SVH−VBB_SVH）とVWL_SVHでほぼ決まる大きさの逆方向高バイアスが発生する（図１７）。このようなストレス印加をN_SVH回繰り返すことで、「VRT不良活性化」を実現する。
【００４１】
ここでN_SVHは、VRT不良ポテンシャルメモリセルにおいてVRT変動を活性化させるのに最適化された値であり、被試験DRAMを開発する際などに求められる。例えば、図１８に示すようにVRT不良活性化率と上記ストレス印加の繰り返し数との関係を求め、目標スクリーニング率α’に対するストレス印加繰り返し数β’を「VRT不良活性化」条件としての最適値とする。ストレス印加繰り返し数は、多いほど活性化率は向上するが、一方で試験時間の増加は製造コストの増加につながるため、できるだけ短くする必要がある。従って、上記のように目標活性化率を定め、ストレス印加繰り返し数の最適値を求めることは、省コスト、高信頼性の観点から重要な手順である。
【００４２】
実施例４の「VRT不良活性化」ストレスをチップ内全メモリセルに対して行う際は、図１６の電圧印加を複数のメモリセルに対して並行して同時に行うと、試験時間を短縮できる。例えば、チップ内全メモリセルに対し、図１６の電圧印加を並行して同時に行ってもよいし、いくつかのメモリセルごとに分割して順次行ってもよい、図６のように、図１６に示した各過程のうちの一部を分割して、残りを全メモリセル同時に行ってもよい。
実施例４では、図１６、１７に示したような逆方向高バイアスストレスをストレージノードと基板間のPN接合部に印加した後に、実施例１〜３のいずれか、もしくは全てを行うことで、書換前に既に変動が生じているVRT不良に加え、書換によって新たにVRT不良化するものもスクリーニング可能にする。
また、実施例４では、通常動作には用いないバイアス、すなわちVBL_SVHなどを発生させる必要がある。同バイアスはチップ外部から印加してもよいが、チップ内部にそのためのテスト用回路と同回路への切り替え回路を追加すると、本実施例の試験をテストモードで実行することが容易になる。
【００４３】
なお、本試験を製品出荷前のスクリーニングに用いる場合には、本試験によりVRT不良メモリセル以外の正常メモリセルが劣化するようなことがあってはならない。従って、そのような正常メモリセルが劣化しない範囲で逆方向高バイアスストレス時のバイアス条件を決める。
本試験を実施する時期は任意である。すなわち、ウエハテストの段階で行なってもよいし、チップごとに分割した後でもよく、またパッケージ内に組み立てた後でもよい。
【実施例５】
【００４４】
図１９は、本発明の実施例５に係るVRT不良スクリーニングのためのストレス印加方法を示す。本実施例の特徴は、実施例４で述べた逆方向高バイアスストレス試験の過程を、ホットキャリアストレス試験過程（図１９）に置き換えたところである。
【００４５】
実施例４でも述べたように、VRT不良のうちのいくつかはデータ書換動作によって生じる。そこで、ストレス履歴のないデバイスに対して、書換動作ストレスを加速したような条件であるホットキャリアストレス（図２０）を、図１９のように印加したところ、実施例４で述べた逆方向高バイアスストレスと同様、VRT不良ポテンシャルメモリセルにおいてVRT変動を発生させる「VRT不良活性化」効果があることがわかった。
【００４６】
図１９における電圧印加フローは以下のとおりである。
まず、ワード線1aに「ロウ」電圧VWL_Lより大きいVWL_SHCを、ビット線1bにライト”１”電圧VBL_"１"より大きい電圧VBL_SHCを、基板端子１dにライト時基板電圧VBB_Wを同時期に印加する。その後他端子はそのままでビット線1bにライト”0”電圧を印加する。このとき、ビット線１b側拡散層はソース、ストレージノード１c側拡散層はドレインの役割を果たし、ストレージノード側のゲート下にはホットキャリアが発生する。なお、このときのワード線１aの値VWL_SHCは、ビット線1bがライト”０”、ストレージノード１cにライト”１”、基板端子１dにVBB_Wの電圧を印加したときにホットキャリア発生が最も多くなるときのVWL値として選ぶとよい。このようなストレス印加をN_SHC回繰り返すことで、「VRT不良活性化」を実現する。
【００４７】
ここでN_SHCは、VRT不良ポテンシャルメモリセルにおいてVRT変動を活性化させるのに最適化された値であり、被試験DRAMを開発する際などに求められる。例えば、実施例４で述べたときと同じく、図１８に示すようにVRT不良活性化率と上記ストレス印加の繰り返し数との関係を求め、目標スクリーニング率α’に対するストレス印加繰り返し数β’を「VRT不良活性化」条件としての最適値とする。ストレス印加繰り返し数は、多いほど活性化率は向上するが、一方で試験時間の増加は製造コストの増加につながるため、できるだけ短くする必要がある。従って、上記のように目標活性化率を定め、ストレス印加繰り返し数の最適値を求めることは、省コスト、高信頼性の観点から重要な手順である。
【００４８】
実施例５の「VRT不良活性化」ストレスをチップ内全メモリセルに対して行う際は、図１９の電圧印加を複数のメモリセルに対して並行して同時に行うと、試験時間を短縮できる。例えば、チップ内全メモリセルに対し、図１９の電圧印加を並行して同時に行ってもよいし、いくつかのメモリセルごとに分割して順次行ってもよい、図６のように、図１９に示した各過程のうちの一部を分割して、残りを全メモリセル同時に行ってもよい。
【００４９】
実施例５では、図１９、２０に示したようなホットキャリアストレスをメモリセルに印加した後に、実施例１〜３のいずれか、もしくは全てを行うことで、書換前に既に変動が生じているVRT不良に加え、書換によって新たにVRT不良化するものもスクリーニング可能にする。
また、実施例５では、通常動作には用いないバイアス、すなわちVBL_SHCやVWL_SHCなどを発生させる必要がある。同バイアスはチップ外部から印加してもよいが、チップ内部にそのためのテスト用回路と同回路への切り替え回路を追加すると、本実施例の試験をテストモードで実行することが容易になる。
【００５０】
なお、本試験を製品出荷前のスクリーニングに用いる場合には、本試験によりVRT不良メモリセル以外の正常メモリセルが劣化するようなことがあってはならない。従って、そのような正常メモリセルが劣化しない範囲でホットキャリアストレス時のバイアス条件を決める。
本試験を実施する時期は任意である。すなわち、ウエハテストの段階で行なってもよいし、チップごとに分割した後でもよく、またパッケージ内に組み立てた後でもよい。
【図面の簡単な説明】
【００５１】
【図１】DRAMの検査方法の概念図である。（実施例１）
【図２】DRAMのメモリセルの概念図である。
【図３】DRAMの従来の検査方法の概念図である。
【図４】Variable Retention Time現象を説明する概念図である。
【図５】DRAMの検査条件を最適化する手法の概念図である。（実施例１）
【図６】DRAMの検査方法の概念図である。（実施例１）
【図７】逆方向高バイアス及び無電界状態印加試験フローを示すDRAMの検査方法の概念図である。（実施例２）
【図８】DRAMのライト”１”書き込み後ポーズ時のバイアス状態の概念図である。（実施例２）
【図９】実施例２におけるDRAMの検査時バイアス状態（逆方向高バイアス（VH）印加（図１０におけるtVH秒ポーズ時））の概念図である。
【図１０】実施例２におけるDRAMの検査時バイアス印加フロー（逆方向高バイアス（VH）印加後ポーズ・リフレッシュ試験の際の各端子電圧印加の例）の概念図である。
【図１１】実施例２におけるDRAMの検査時バイアス状態（無電界状態）の概念図である。
【図１２】実施例２におけるDRAMの検査時バイアス印加フロー（無電界状態印加後ポーズ・リフレッシュ試験の際の各端子電圧印加フローの例）の概念図である。
【図１３】DRAMの検査方法（逆方向高バイアス及び順バイアス試験フロー）の概念図である。（実施例３）
【図１４】実施例３におけるDRAMの検査時バイアス状態（順方向バイアス（FW）印加状態  （図１５：tFW秒ポーズ時））の概念図である。
【図１５】実施例３におけるDRAMの検査時バイアス印加フロー（順方向バイアス（FW）印加後ポーズ・リフレッシュ試験の際の各端子電圧印加フロー の例））の概念図である。
【図１６】実施例４におけるDRAMの検査時バイアス印加フロー（逆方向高バイアスストレス（SVH）時  各端子電圧印加フローの例））の概念図である。
【図１７】実施例４におけるDRAMの検査時バイアス状態（逆方向高バイアスストレス（SVH）印加状態（図１６：tSVH秒ポーズ時））の概念図である。
【図１８】DRAMの検査条件を最適化する手法の概念図である。（実施例４）
【図１９】実施例５におけるDRAMの検査時バイアス印加フロー（ホットキャリアストレス（SHC）時  各端子電圧印加フローの例）の概念図である。
【図２０】実施例５におけるDRAMの検査時バイアス状態（ホットキャリアストレス（SHC）印加状態（図１９：HCストレス時））の概念図である。
【符号の説明】
【００５２】
１ａ…ワード線、１ｂ…ビット線、１ｃ…ストレージノード、１ｄ…基板端子、２…キャパシタ上部電極、１０…メモリセルトランジスタ、２０…蓄積コンデンサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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