(57)【要約】【課題】  各データ線の駆動前にデータ線を短絡するドット反転駆動を採用する液晶表示装置の消費電力を低減する。【解決手段】  本発明による液晶表示装置は、データ線Ｘ２ｋ−１、Ｘ２ｋと、オペアンプ１７２ｋ−１、１７２ｋと、短絡スイッチ２１ｋとを具備する。オペアンプ１７２ｋ−１は、第１期間においてはデータ線Ｘ２ｋ−１を正の電位に、第１期間の後の第２期間においてはデータ線１７２ｋを正の電位に駆動する。オペアンプ１７２ｋは、第１期間においてはデータ線Ｘ２ｋを負の電位に、第２期間においてはデータ線Ｘ２ｋ−１を負の電位に駆動する。短絡スイッチ２１ｋは、第１期間と第２期間との間の短絡期間においてデータ線Ｘ２ｋ−１、Ｘ２ｋを短絡するように構成されている。第２期間におけるオペアンプ１７２ｋ−１の駆動能力は、短絡期間におけるデータ線Ｘ２ｋ−１、Ｘ２ｋの電位に応じて制御される。【選択図】  図３
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【特許請求の範囲】
【請求項１】
第１及び第２データ線と、
第１期間においては前記第１データ線を第１極性の電位に、前記第１期間の後の第２期間においては前記第２データ線を前記第１極性の電位に駆動する第１オペアンプと、
前記第１期間においては前記第２データ線を前記第１極性と相補の第２極性の電位に、前記第２期間においては前記第１データ線を前記第２極性の電位に駆動する第２オペアンプと、
前記第１期間と前記第２期間との間の短絡期間において前記第１データ線と前記第２データ線を短絡するように構成された短絡回路
とを具備し、
前記第２期間における前記第１オペアンプ及び前記第２オペアンプの駆動能力は、前記短絡期間における前記第１及び前記第２データ線の電位である短絡電位に応じて制御される
液晶表示装置。
【請求項２】
請求項１に記載の液晶表示装置であって、
前記第２期間における前記第１オペアンプの駆動能力は、前記第２期間において前記第２データ線が駆動される電位と前記短絡電位との差に応じて制御され、
前記第２期間における前記第２オペアンプの駆動能力は、前記第２期間において前記第１データ線が駆動される電位と前記短絡電位との差に応じて制御される
液晶表示装置。
【請求項３】
請求項１に記載の液晶表示装置であって、
前記第１オペアンプは、前記第１期間においては第１画素データに応答して前記第１データ線を駆動し、前記第２期間においては第２画素データに応答して前記第２データ線を駆動し、
前記第２オペアンプは、前記第１期間においては第３画素データに応答して前記第２データ線を駆動し、前記第２期間においては第４画素データに応答して前記第１データ線を駆動し、
前記第２期間における前記第１オペアンプの駆動能力は、前記短絡電位に加え、前記第２画素データに応答して可変であり、
前記第２期間における前記第２オペアンプの駆動能力は、前記短絡電位に加え、前記第４画素データに応答して可変である
液晶表示装置。
【請求項４】
請求項３に記載の液晶表示装置であって、
前記第１オペアンプの駆動能力は、前記第２画素データに加え、前記第１画素データ及び前記第３画素データに応答して可変であり
前記第２オペアンプの駆動能力は、前記第４画素データに加え、前記第１画素データ及び前記第３画素データに応答して可変である
液晶表示装置。
【請求項５】
請求項４に記載の液晶表示装置であって、
前記第１極性は正の極性であり、
前記第１オペアンプは、前記第１画素データの値及び前記第２画素データの値が大きいほど高い電位を有するように前記第１データ線及び前記第２データ線に出力電位を生成し、
前記第２極性は負の極性であり、
前記第２オペアンプは、前記第３画素データの値及び前記第４画素データの値が大きいほど低い電位を有するように前記第１データ線及び前記第２データ線に出力電位を生成し、
前記第２期間における前記第１オペアンプの駆動能力は、前記第１画素データと前記第３画素データとの差の２分の１の値と、前記第２画素データの値との差に応答して可変であり、
前記第２期間における前記第２オペアンプの駆動能力は、前記第１画素データと前記第３画素データとの差の２分の１の値と、前記第４画素データの値との差に応答して可変である
液晶表示装置。
【請求項６】
請求項４に記載の液晶表示装置であって、
前記第１〜第４画素データを供給するＬＣＤコントローラを更に備え、
前記第１オペアンプ及び前記第２オペアンプは、前記ＬＣＤコントローラとは別に用意されたデータドライバに設けられ、
前記ＬＣＤコントローラは、前記第１画素データ、前記第２画素データ、及び前記第３画素データに応答して第１制御データを生成して前記データドライバに供給し、前記第１画素データ、前記第３画素データ、及び前記第４画素データに応答して第２制御データを生成して前記データドライバに供給し、
前記第２期間における前記第１オペアンプの駆動能力は、前記第１制御データに応答して制御され、
前記第２期間における前記第２オペアンプの駆動能力は、前記第２制御データに応答して制御される
液晶表示装置。
【請求項７】
複数のデータ線と、
第１期間においては第１画素データ群に応答し、前記第１期間の後の第２期間においては第２画素データ群に応答して正の極性の正極性データ信号をそれぞれに生成し、前記正極性データ信号を、前記第１期間においては前記複数のデータ線のうちから選択された第１データ線群に、前記第２期間においては残りの第２データ線群にそれぞれに出力する複数の第１オペアンプと、
前記第１期間においては第３画素データ群に応答し、前記第２期間においては第４画素データ群に応答して負の極性の負極性データ信号をそれぞれに生成し、前記負極性データ信号を、前記第１期間においては前記第２データ線群に、前記第２期間においては残りの第１データ線群にそれぞれに出力する複数の第２オペアンプと、
前記第１期間と前記第２期間との間の短絡期間において前記複数のデータ線を短絡するように構成された短絡回路
とを備え、
前記第２期間における前記複数の第１オペアンプの駆動能力は、前記短絡期間における前記複数のデータ線の電位と、前記第２画素データ群の対応する画素データに応答して可変であり、
前記第２期間における前記複数の第２オペアンプの駆動能力は、前記短絡期間における前記複数のデータ線の電位と、前記第４画素データ群の対応する画素データに応答して可変である
液晶表示装置。
【請求項８】
請求項７に記載の液晶表示装置であって、
前記第２期間における前記複数の第１オペアンプ及び前記複数の第２オペアンプの駆動能力は、前記第１画素データ群及び前記第３画素データ群に応答して可変である
液晶表示装置。
【請求項９】
請求項８に記載の液晶表示装置であって、
前記第１〜第４画素データ群を供給するＬＣＤコントローラを更に備え、
前記複数の第１オペアンプ及び前記複数の第２オペアンプは、前記ＬＣＤコントローラとは別に用意されたデータドライバに設けられ、
前記ＬＣＤコントローラは、前記複数の第１オペアンプのそれぞれに供給される第１制御データを、前記第１画素データ群、前記第３画素データ群、及び前記第２画素データ群の対応する画素データに応答して生成して前記データドライバに供給し、前記複数の第２オペアンプのそれぞれに供給される第２制御データを、前記第１画素データ群、前記第３画素データ群、及び前記第４画素データ群の対応する画素データに応答して生成して前記データドライバに供給し、
前記第２期間における前記第１オペアンプの駆動能力は、前記第１制御データに応答して制御され、
前記第２期間における前記第２オペアンプの駆動能力は、前記第２制御データに応答して制御される
液晶表示装置。
【請求項１０】
第１及び第２データ線と、
第１期間においては第１画素データに応答し、前記第１期間の後の第２期間においては第２画素データに応答して第１データ信号を生成し、前記第１データ信号を前記第１データ線と前記第２データ線から選択された一方に出力する第１オペアンプと、
前記第１期間においては第３画素データに応答し、前記第２期間においては第４画素データに応答して前記第１データ信号とは逆の極性を有する第２データ信号を生成し、前記第２データ信号を前記第１データ線と前記第２データ線の他方に出力する第２オペアンプと、
前記第１期間と前記第２期間との間の短絡期間において前記第１データ線と前記第２データ線を短絡するように構成された短絡回路
とを具備し、
前記第２期間における前記第１オペアンプ及び第２オペアンプの駆動能力は、前記第１画素データ及び前記第３画素データに応答して可変である
液晶表示装置。
【請求項１１】
請求項１０に記載の液晶表示装置であって、
前記第２期間における前記第１オペアンプの駆動能力は、前記第１画素データ及び前記第３画素データ、並びに前記第２画素データに応答して可変であり、
前記第２期間における前記第２オペアンプの駆動能力は、前記第１画素データ及び前記第３画素データ、並びに前記第４画素データに応答して可変である
液晶表示装置。
【請求項１２】
第１及び第２データ線にそれぞれに接続される第１及び第２出力端子と、
第１期間においては第１画素データに応答し、前記第１期間の後の第２期間においては第２画素データに応答して第１データ信号を生成し、前記第１データ信号を前記第１出力端子と前記第２出力端子から選択された一方に出力するように構成された第１オペアンプと、
前記第１期間においては第３画素データに応答し、前記第２期間においては第４画素データに応答して前記第１データ信号とは逆の極性を有する第２データ信号を生成し、前記第２データ信号を前記第１出力端子と前記第２出力端子の他方に出力するように構成された第２オペアンプと、
前記第１期間と前記第２期間との間の期間において前記第１出力端子と前記第２出力端子を短絡する短絡回路
とを具備し、
前記第２期間における前記第１オペアンプ及び前記第２オペアンプの駆動能力は、前記第１画素データ及び前記第３画素データに応答して可変である
液晶ドライバ。
【請求項１３】
請求項１２に記載の液晶ドライバであって、
前記第２期間における前記第１オペアンプの駆動能力は、前記第１画素データ及び前記第３画素データ、並びに前記第２画素データに応答して可変であり、
前記第２期間における前記第２オペアンプの駆動能力は、前記第１画素データ及び前記第３画素データ、並びに前記第４画素データに応答して可変である
液晶ドライバ。
【請求項１４】
第１期間において、第１データ線を第１極性の第１電位に、第２データ線を第２極性の第２電位に駆動するステップと、
前記第１期間の後の第２期間において、前記第２データ線を前記第１極性の第３電位に、前記第１データ線を第２極性の第４電位に駆動するステップと、
前記第１期間と前記第２期間との間の短絡期間において前記第１データ線と前記第２データ線を短絡するステップ
とを具備し、
前記第２期間において前記第１データ線の駆動に使用される第１オペアンプの駆動能力と、前記第２期間において前記第２データ線の駆動に使用される第２オペアンプの駆動能力は、前記短絡期間における前記第１及び前記第２データ線の電位である短絡電位に応じて可変である
液晶表示パネルの駆動方法。
【請求項１５】
請求項１４に記載の液晶表示パネルの駆動方法であって、
前記第２期間における前記第１オペアンプの駆動能力は、前記短絡電位と前記第４電位との差に応じて制御され、
前記第２期間における前記第２オペアンプの駆動能力は、前記短絡電位と前記第３電位との差に応じて制御される
液晶表示パネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置、液晶ドライバ、及び液晶表示パネルの駆動方法に関し、特に、反転駆動によって液晶表示パネルを駆動する技術に関する。
【背景技術】
【０００２】
液晶表示装置の駆動において広く使用される技術の一つが、反転駆動である。反転駆動とは、いわゆる焼き付き現象を防止するために、データ線（又は信号線）に供給されるデータ信号の極性を、適宜の時間的、空間的な間隔で反転する駆動方法である。反転駆動は、画素の液晶容量に印加される電圧の直流成分を減少させ、焼き付き現象の発生を有効に防止する。
【０００３】
反転駆動には、概略的には，コモン一定駆動法とコモン反転駆動法の２種類がある。コモン一定駆動法とは，画素のコモン電極（対向電極）の電位（以下，「共通電位ＶＣＯＭ」という。）を一定に保ち，データ信号のみの極性を反転する駆動法である。一方，コモン反転駆動法とは，データ信号と共通電位ＶＣＯＭの両方を反転する駆動法である。コモン一定駆動法は，コモン反転駆動法と比較してコモン電極の安定性に優れている，という利点を有している。当業者に広く知られているように，コモン電極の安定性はフリッカの発生の抑制の点で重要である。
【０００４】
典型的なコモン一定駆動法の一つが、画素に書き込まれるデータ信号の極性を水平方向、及び垂直方向のいずれに関しても反転するドット反転駆動である；本明細書において、データ信号の極性は、共通電位ＶＣＯＭを基準として定義されていることに留意されたい。ドット反転駆動は、共通電位ＶＣＯＭの安定性を一層に改善し、これによってフリッカの発生を一層に抑制するために有効である。データ信号の極性が反転される空間的周期は、最も典型的には、水平方向及び垂直方向のいずれについても一画素である。ただし、本明細書にいうドット反転駆動とは、データ信号の極性が反転される空間的周期が複数の画素である場合、及び、データ信号の極性が反転される空間的周期が水平方向と垂直方向とで異なる場合を含むと解釈されなくてはならない。
【０００５】
ドット反転駆動では、画素に書き込まれるデータ信号の極性を垂直方向について反転させるためにデータ線の電位が反転される必要がある。ある水平ラインの画素にデータ信号が書き込まれた後におけるデータ線の電位の極性は、他の水平ラインの画素にデータ信号を書き込むためにデータ線に生成されるべき電位の極性と反対である場合がある。
【０００６】
データ線の電位の反転に伴う一つの問題は、データ線の容量が極めて大きいために、データ線の電位の反転に多くの電力が必要であり、従って液晶表示装置の消費電力を不所望に増大させることである。データ線の電位を反転させるために多くの電力を消費することは、特に、携帯端末に搭載される液晶表示装置において重大な問題の一つである。
【０００７】
液晶表示装置の消費電力を抑制するための技術として、データ線の電位の反転を反転する前にデータ線を短絡することが提案されている。例えば、特開平１１−９５７２９号公報（特許文献１）は、データ信号が反転される空間的周期が１画素である液晶表示装置において、隣接するデータ線をデータ線の電位の反転を反転する前に短絡する技術を開示している。データ線を短絡することにより、データ線に蓄積されている電荷を有効に利用し、もって液晶表示装置の消費電力を抑制することができる。更に、特開２００２−６２８５５号公報（特許文献２）は、データ線の電位の極性が反転されない期間においてはデータ線を短絡しないことにより、一層に消費電力を抑制する技術を開示している。
【０００８】
液晶表示装置の消費電力の低減においてもう一つ重要なことは、データ線を駆動するために使用されるオペアンプの消費電力を抑制することである。
【０００９】
オペアンプの消費電力を抑制するための一つの手法は、オペアンプの駆動能力を変化させる、あるいは、不必要な場合にはオペアンプを非活性化することである。例えば、特開平５−４１６５１号公報（特許文献３）は、オペアンプが出力する出力信号と入力信号電圧との差に応答してオペアンプの駆動能力を変化させる技術を開示している。この技術では、出力信号と入力信号電圧との差が大きい場合にはオペアンプの駆動能力が増加され、小さい場合にはオペアンプの駆動能力が減少される。オペアンプは、その駆動能力の減少と共に消費電力が減少するから、大きな駆動能力が不必要な場合にオペアンプの駆動能力が減少されることによって、オペアンプの消費電力を抑制することができる。
【００１０】
更に、特開２００４−４５８３９号公報（特許文献４）は、ある水平ラインの画素の画素データと、それに隣接する水平ラインの対応する画素の画素データとに応じてオペアンプを非活性化する技術を開示している。より具体的には、特許文献４に開示されている技術では、ある水平ラインの全ての画素の画素データが、隣接する水平ラインの対応する画素の画素データと同一の場合には、オペアンプを使用せずにＤ／Ａコンバータによってデータ線が駆動される；ある一つ画素の画素データでも相違する場合には、データ線の駆動にオペアンプが使用される。
【特許文献１】特開平１１−９５７２９号公報
【特許文献２】特開２００２−６２８５５号公報
【特許文献３】特開平５−４１６５１号公報
【特許文献４】特開２００４−４５８３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１、特許文献２に開示されている技術には、オペアンプが無駄な電力を消費しているという課題がある。これは、特許文献１、特許文献２に開示されている液晶ドライバでは、オペアンプの駆動能力が制御されていないためである。ある一組のデータ線の電位が反転される前にデータ線が短絡される液晶ドライバのアーキテクチャでは、オペアンプに要求される駆動能力は、データ線のそれぞれを、当該一組のデータ線の平均の電位から、対応する画素データに応じた電位まで充電する（又は放電する）のに充分な駆動能力である。従って、当該一対のデータ線の平均の電位と画素データに対応する電位との差が小さい場合には、オペアンプの駆動能力は小さくてよいはずである。しかしながら、特許文献１及び２に開示されている液晶ドライバにはオペアンプの駆動能力を調節する機能がない。このため、特許文献１及び２に開示されている液晶ドライバでは、当該一対のデータ線の平均の電位から画素データに対応する電位の差が最大の場合に対応した駆動能力を有するように、オペアンプを設計せざるを得ない。これは、オペアンプの消費電力を不所望に増大させる。
【００１２】
これに関連して、上述の特許文献３、４は、オペアンプの駆動能力、又は使用／不使用を制御してオペアンプの消費電力を抑制する技術を開示している；しかしながら、これらの技術は、データ線を短絡する技術が採用されたときにおける、オペアンプの駆動能力の最適な制御技術を提供するものではない。
【課題を解決するための手段】
【００１３】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１４】
本発明による液晶表示装置は、第１データ線（Ｘ２ｋ−１）及び第２データ線（Ｘ２ｋ）と、第１オペアンプ（１７２ｋ−１）と、第２オペアンプ（１７２ｋ）と、短絡回路（２１ｋ）とを備えている。第１オペアンプ（１７２ｋ−１）は、第１期間においては第１データ線（Ｘ２ｋ−１）を第１極性の電位に、第１期間の後の第２期間においては第２データ線（Ｘ２ｋ）を第１極性の電位に駆動する。一方、第２オペアンプ（１７２ｋ）は、第１期間においては第２データ線（Ｘ２ｋ）を第１極性と相補の第２極性の電位に、第２期間においては第１データ線（Ｘ２ｋ−１）を第２極性の電位に駆動する。短絡回路（２１ｋ）は、第１期間と第２期間との間の短絡期間において第１データ線（Ｘ２ｋ−１）と第２データ線（Ｘ２ｋ）を短絡するように構成されている。第２期間における第１オペアンプ（１７２ｋ−１）及び第２オペアンプ（１７２ｋ）の駆動能力は、短絡期間における第１及び第２データ線（１７２ｋ−１、１７２ｋ）の電位である短絡電位に応じて制御される。
【００１５】
このような構成の液晶表示装置によれば、短絡されたときの第１及び第２データ線（１７２ｋ−１、１７２ｋ）の電位に応じて、その後に第２データ線（Ｘ２ｋ）を駆動する第１オペアンプ（１７２ｋ−１）及び第２オペアンプ（１７２ｋ）の駆動能力を適切に制御し、もって消費電力を低減することができる。
【００１６】
より具体的には、第２期間における第１オペアンプ（１７２ｋ−１）の駆動能力は、前記第２期間において第２データ線（１７２ｋ）が駆動される電位と短絡電位との差に応じて制御され、第２期間における第２オペアンプ（１７２ｋ）の駆動能力は、前記第２期間において第１データ線（１７２ｋ−１）が駆動される電位と短絡電位との差に応じて制御される。このような構成によれば、第１データ線（１７２ｋ−１）及び第２データ線（１７２ｋ）が駆動される電位と短絡電位との差が大きな場合には大きな駆動能力で、差が小さな場合には小さな駆動能力で第１データ線（１７２ｋ−１）及び第２データ線（１７２ｋ）を駆動し、もって消費電力を低減することができる。
【００１７】
このような第１データ線（１７２ｋ−１）及び第２データ線（１７２ｋ）が駆動される電位と短絡電位との差に応じた制御は、画素データに基づいて行われ得る。例えば、第１オペアンプ（１７２ｋ−１）が、第１期間においては第１画素データ（Ｄｊ−１，２ｋ−１）に応答して第１データ線（Ｘ２ｋ−１）を駆動し、第２期間においては第２画素データ（Ｄｊ，２ｋ）に応答して第２データ線（Ｘ２ｋ）を駆動する場合には、第２期間における第１オペアンプ（１７２ｋ−１）の駆動能力は、前記短絡電位に加えて第２画素データ（Ｄｊ，２ｋ）に応答して制御され得る。更に、第２オペアンプ（１７２ｋ）が、第１期間においては第３画素データ（Ｄｊ−１，２ｋ）に応答して第２データ線（Ｘ２ｋ）を駆動し、第２期間においては第４画素データ（Ｄｊ，２ｋ−１）に応答して第２データ線（Ｘ２ｋ）を駆動する場合には、第２期間における第２オペアンプ（１７２ｋ）の駆動能力は、前記短絡電位に加えて第４画素データ（Ｄｊ，２ｋ−１）に応答して制御され得る。
【００１８】
より実際的には、第１オペアンプ（１７２ｋ−１）の駆動能力は、第２画素データ（Ｄｊ，２ｋ）に加え、第１画素データ（Ｄｊ−１，２ｋ−１）及び第２オペアンプ（１７２ｋ）が第１期間において第２データ線（Ｘ２ｋ）を駆動するのに使用する第３画素データ（Ｄｊ−１，２ｋ）に応答して制御され得る。更に、第２オペアンプ（１７２ｋ）の駆動能力は、第４画素データ（Ｄｊ，２ｋ−１）に加え、第１画素データ（Ｄｊ−１，２ｋ−１）及び第３画素データ（Ｄｊ−１，２ｋ）に応答して制御され得る。画素データを使用した制御は、第１オペアンプ（１７２ｋ−１）の駆動能力を制御するための制御データの生成を容易化するため、好ましい。
【００１９】
他の観点において、本発明による液晶表示装置は、第１及び第２データ線（Ｘ２ｋ−１，Ｘ２ｋ）と、第１及び第２オペアンプ（１７２ｋ−１、１７２ｋ）と、短絡回路（２１ｋ）とを備えている。第１オペアンプ（１７２ｋ−１）は、第１期間においては第１画素データ（Ｄｊ−１，２ｋ−１）に応答し、前記第１期間の後の第２期間においては第２画素データ（Ｄｊ，２ｋ）に応答して第１データ信号を生成し、前記第１データ信号を、第１及び第２データ線（Ｘ２ｋ−１，Ｘ２ｋ）から選択された一方に出力する。第２オペアンプ（１７２ｋ）は、第１期間においては第３画素データ（Ｄｊ−１，２ｋ）に応答し、前記第２期間においては第４画素データ（Ｄｊ，２ｋ−１）に応答して前記第１データ信号とは逆の極性を有する第２データ信号を生成し、前記第２データ信号を第１及び第２データ線（Ｘ２ｋ−１，Ｘ２ｋ）の他方に出力する。短絡回路（２１ｋ）は、第１期間と前記第２期間との間の短絡期間において第１及び第２データ線（Ｘ２ｋ−１，Ｘ２ｋ）を短絡するように構成されている。第２期間における第１オペアンプ（１７２ｋ−１）及び第２オペアンプ（１７２ｋ）の駆動能力は、第１画素データ（Ｄｊ−１，２ｋ−１）及び第３画素データ（Ｄｊ−１，２ｋ）に応答して可変である。
【００２０】
このような液晶表示装置では、第１画素データ（Ｄｊ−１，２ｋ−１）及び第３画素データ（Ｄｊ−１，２ｋ）から短絡期間における第１及び第２データ線（１７２ｋ−１、１７２ｋ）の電位である短絡電位を認識し、該短絡電位に応じた適切な駆動能力を第１オペアンプ（１７２ｋ−１）に与えることができる。これは、液晶表示装置の消費電力を有効に低減させる。
【発明の効果】
【００２１】
本発明によれば、各データ線の駆動前にデータ線を短絡するドット反転駆動を採用する液晶表示装置の消費電力を有効に低減させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、添付図面を参照しながら本発明の実施の形態が説明される。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示していることに留意されたい。
【００２３】
第１  第１の実施形態
１．液晶表示装置の全体構成
図１は、本発明の第１の実施形態に係る液晶表示装置１０の構成を示すブロック図である。液晶表示装置１０は、ＬＣＤ（liquid crystal display）パネル１と、ＬＣＤコントローラ２と、複数のデータドライバ３と、ゲートドライバ４と、基準階調電圧発生部５を備えている。ＬＣＤパネル１は、データ線Ｘ１〜Ｘｎ（ｎは、２以上の偶数）と、ゲート線Ｙ１〜Ｙｍ（ｍは、２以上の自然数）と、これらが交差する位置のそれぞれに設けられた画素Ｐとを備えている；ただし、図を見やすくするために、図１には２つの画素しか図示されていない。以下において、データ線Ｘｊとゲート線Ｙｉとが交差する位置に設けられた画素は、画素Ｐｊ，ｉと記載される。各画素Ｐｊ，ｉは、コモン電極１ａに対向する画素電極１ｂとＴＦＴ１ｃとを備えている。画素Ｐｊ，ｉのＴＦＴ１ｃがターンオンされた状態でデータ線Ｘｊにデータ信号が供給されると、画素Ｐｊ，ｉの液晶容量（即ち、コモン電極１ａと画素電極１ｂとで構成される容量）にデータ信号が書き込まれる。
【００２４】
ＬＣＤコントローラ２は、データドライバ３とゲートドライバ４を制御し、これによってＬＣＤパネル１に所望の画像を表示させる。詳細には、ＬＣＤコントローラ２は、画像描画用ＬＳＩ６（例えば、ＣＰＵ（Central Processor Unit）、及びＤＳＰ（Digital signal processor）から画素データを受け取り、受け取った画素データをデータドライバ３に転送する。画素データとは、ＬＣＤパネル１の各画素の階調を指示するデータであり、以下において、画素Ｐｊ，ｉに対応する画素データは、画素データＤｊ，ｉと記載される。更にＬＣＤコントローラ２は、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、データイネーブル信号ＤＥ、クロック信号ＤＣＬＫその他の制御信号を画像描画用ＬＳＩ６から受け取り、これらの制御信号に応答してデータドライバ３にデータ側制御信号７を、ゲートドライバ４にゲート側制御信号８を供給する。本実施の形態では、データ側制御信号７は、スタートパルス信号ＳＰＲ、シフト方向指示信号Ｒ／Ｌ、クロック信号ＣＬＫ、ラッチ信号ＳＴＢ、及び極性信号ＰＯＬを含んでいる。スタートパルス信号ＳＰＲは、データドライバ３に画素データの取り込みを開始させる信号であり、シフト方向指示信号Ｒ／Ｌは、データドライバ３による画素データの取り込みを制御する信号である。ラッチ信号ＳＴＢは、データドライバ３の内部でのデータ転送を制御する信号であり、極性信号ＰＯＬは、各データ線に供給されるデータ信号の極性を指定する信号である。
【００２５】
データドライバ３は、ＬＣＤコントローラ２から受け取った画素データと、データ側制御信号７とに応答してＬＣＤパネル１のデータ線Ｘ１〜Ｘｎを駆動する。詳細には、第ｊラインの画素Ｐｊ，１〜Ｐｊ，ｎが駆動される第ｊ水平期間では、データドライバ３は、データ線Ｘ１〜Ｘｎを、それぞれ画素データＤｊ，１〜Ｄｊ，ｎに応答して駆動する。データ線Ｘ１〜Ｘｎの駆動には、基準階調電圧発生部５から供給される階調電圧Ｖ１〜Ｖ２Ｍが使用される；Ｍは、画素がとり得る階調の数である。画素データＤｊ，ｉがｐビットデータである場合、Ｍは２ｐである。階調電圧Ｖ１〜ＶＭは、共通電位ＶＣＯＭ（即ち、コモン電極１ａの電位）に対して正の極性を有しており、下記の関係：
Ｖ１＞Ｖ２＞・・・＞ＶＭ＞０，
を成立させている。一方、階調電圧ＶＭ＋１〜Ｖ２Ｍは負の極性を有しており、下記の関係：
０＞ＶＭ＋１＞ＶＭ＋２＞・・・＞Ｖ２Ｍ，
を成立させている。データ線Ｘ１〜Ｘｎが正の極性の電位に駆動される場合には、階調電圧Ｖ１〜ＶＭのうちの一の階調電圧が選択され、データ線Ｘ１〜Ｘｎは、選択された階調電圧に対応する正の極性の電位に駆動される。一方、データ線Ｘ１〜Ｘｎが負の極性の電位に駆動される場合には、階調電圧ＶＭ＋１〜Ｖ２Ｍのうちの一の階調電圧が選択され、データ線Ｘ１〜Ｘｎは、選択された階調電圧に対応する負の極性の電位に駆動される。
【００２６】
ゲートドライバ４は、ＬＣＤコントローラ２から受け取ったゲート側制御信号８に応答して、ゲート線Ｙ１〜Ｙｍを駆動する。
【００２７】
２．データドライバの構成
図２は、データドライバ３の構成を示すブロック図である。データドライバ３は、１画素を空間的周期とするドット反転駆動を実現するような構成を有している；言い換えれば、データドライバ３は、１対のデータ線Ｘ２ｋ−１、Ｘ２ｋを反対の極性のデータ信号で駆動するように構成されている。
【００２８】
より具体的には、データドライバ３は、シフトレジスタ回路１１と、データレジスタ回路１２と、ラッチ回路１３と、駆動能力切り替え演算回路３０と、入力側スイッチ部１４と、レベルシフト回路１５と、デコーダ（Ｄ／Ａコンバータ）１６と、ドライバ出力段１７と、出力側スイッチ部１８と、階調電圧バッファ１９と、データ線Ｘ１〜Ｘｎにそれぞれに接続される出力端子２０１〜２０ｎとを備えている。データレジスタ回路１２は、レジスタ１２１〜１２ｎを備えており、ラッチ回路１３は、レジスタ１２１〜１２ｎの出力に接続されているラッチ１３１〜１３ｎを備えている。入力側スイッチ部１４は、２つのラッチに対して１つずつ設けられたスイッチ回路１４１〜１４ｎ／２を備えている。レベルシフト回路１５は、レベルシフタ１５１〜１５ｎを備えている。デコーダ１６は、レベルシフタ１５１〜１５ｎの出力に接続されたセレクタ１６１〜１６ｎを備えている。ドライバ出力段１７は、オペアンプ１７１〜１７ｎを備えている。出力側スイッチ部１８は、２つのオペアンプに対して１つずつ設けられたスイッチ回路１８１〜１８ｎ／２を備えており、更に、２つの出力端子２０に対して一つずつ設けられた短絡スイッチ２１１〜２１ｎ／２を備えている。階調電圧バッファ１９は、ボルテッジフォロア１９ａ、１９ｂを備えている。
【００２９】
シフトレジスタ回路１１は、データレジスタ回路１２に画素データを取り込ませるトリガパルス信号ＳＲ１〜ＳＲｎを生成するための回路である。シフトレジスタ回路１１は、各水平期間において一回ずつトリガパルス信号ＳＲ１〜ＳＲｎを順次に活性化する。より具体的には、シフトレジスタ回路１１は、パラレル出力を有するｎビットシフトレジスタで構成されており、スタートパルス信号ＳＰＲ、シフト方向指示信号Ｒ／Ｌ、及びクロック信号ＣＬＫが供給されている。スタートパルス信号ＳＰＲが活性化されると、シフトレジスタ回路１１の内部では、クロック信号ＣＬＫに同期して、且つ、シフト方向指示信号Ｒ／Ｌに指示されている方向に”１”を取るビットがシフトされ、”１”を取るビットに対応するトリガパルス信号ＳＲ１〜ＳＲｎが順次に活性化される。シフト方向指示信号Ｒ／Ｌが”Ｈ”レベルである場合には、トリガパルス信号ＳＲ１、ＳＲ２、・・・、ＳＲｎは、この順序で活性化される。シフト方向指示信号Ｒ／Ｌが”Ｌ”レベルである場合には、逆の順序で活性化される。なお、ＬＣＤパネルは、通常、複数のデータドライバによって駆動されるため、データドライバのトリガパルス信号ＳＲｎと同じタイミングで動作するスタートパルス信号ＳＰＬが次のデータドライバへと出力され、次のデータドライバのスタートパルスＳＰＲとして使用される。
【００３０】
データレジスタ回路１２は、トリガパルス信号ＳＲ１〜ＳＲｎに応答して、ＬＣＤコントローラ２から送られる画素データを順次にレジスタ１２１〜１２ｎに取り込む。詳細には、第ｊラインの画素Ｐｊ，１〜Ｐｊ，ｎの画素データＤｊ，１〜Ｄｊ，ｎは、それぞれトリガパルス信号ＳＲ１〜ＳＲｎに応答して、それぞれレジスタ１２１〜１２ｎに取り込まれる。
【００３１】
ラッチ回路１３は、データレジスタ回路１２から送られてくる画素データを、ラッチ信号ＳＴＢに応答してラッチ１３１〜１３ｎに取り込む。ラッチ１３１〜１３ｎに取り込まれた画素データが、現水平期間におけるデータ線Ｘ１〜Ｘｎの駆動に使用される。上述のデータレジスタ回路１２に取り込まれている画素データは、次の水平期間におけるデータ線Ｘ１〜Ｘｎの駆動に使用される画素データであることに留意されたい。
【００３２】
入力側スイッチ部１４は、極性信号ＰＯＬに応答してラッチ１３１〜１３ｎとレベルシフタ１５１〜１５ｎの間の接続関係を切り替える。詳細には、図３に示されているように、入力側スイッチ部１４の各スイッチ回路１４ｋは、４つの接点２２〜２５を備えている。接点２２は、ラッチ１３２ｋ−１とレベルシフタ１５２ｋ−１の間に設けられ、接点２３は、ラッチ１３２ｋとレベルシフタ１５２ｋの間に設けられている。一方、接点２４は、ラッチ１３２ｋ−１とレベルシフタ１５２ｋの間に設けられ、接点２５は、ラッチ１３２ｋとレベルシフタ１５２ｋ−１の間に設けられている。このように構成されたスイッチ回路１４ｋは、ラッチ１３２ｋ−１、１３２ｋの一方をレベルシフタ１５２ｋ−１の入力に接続し、他方をレベルシフタ１５２ｋの入力に接続する。
【００３３】
図２に戻り、レベルシフト回路１５、デコーダ１６、及びドライバ出力段１７は、ラッチ１３１〜１３ｎから送られる画素データに応答してデータ信号を生成する回路群である。レベルシフト回路１５、デコーダ１６、及びドライバ出力段１７は、正の極性のデータ信号を生成するための専用の部分と、負の極性のデータ信号を生成するための専用の部分とに分けられる。奇数番目のレベルシフタ１５１、１５３、・・・、１５ｎ−１、セレクタ１６１、１６３、・・・、１６ｎ−１、及びオペアンプ１７１、１７３、・・・、１７ｎ−１は、正の極性のデータ信号を生成するために使用される。一方、偶数番目のレベルシフタ１５２、１５４、・・・、１５ｎ、セレクタ１６２、１６４、・・・、１６ｎ、及びオペアンプ１７２、１７４、・・・、１７ｎは、負の極性のデータ信号を生成するために使用される。
【００３４】
より具体的には、図３に示されているように、奇数番目のレベルシフタ１５２ｋ−１は、それに接続されたラッチ（即ち、ラッチ１３２ｋ−１又はラッチ１３２ｋ）の出力の信号レベルを、セレクタ１６２ｋ−１の入力の信号レベルに変換する。セレクタ１６２ｋ−１には、ボルテッジフォロア１９ａを介して正の極性の階調電圧Ｖ１〜ＶＭが供給されている。セレクタ１６２ｋ−１は、それに接続されているラッチから送られる画素データに応答して階調電圧Ｖ１〜ＶＭのうちから対応する階調電圧を選択し、選択された階調電圧をオペアンプ１７２ｋ−１に供給する。セレクタ１６２ｋ−１が選択する階調電圧は、画素データの値（即ち、対応する画素の階調）が大きいほど高い。オペアンプ１７２ｋ−１は、供給された階調電圧に応答して、正の極性の電位を有するデータ信号を生成する。オペアンプ１７２ｋ−１が出力する電位は、画素データの値（即ち、対応する画素の階調）が大きいほど高い。
【００３５】
同様に、偶数番目のレベルシフタ１５２ｋは、それに接続されたラッチ（即ち、ラッチ１３２ｋ−１又はラッチ１３２ｋ）の出力の信号レベルを、セレクタ１６２ｋの入力の信号レベルに変換する。セレクタ１６２ｋには、ボルテッジフォロア１９ｂを介して負の極性の階調電圧ＶＭ＋１〜Ｖ２Ｍ（０＞ＶＭ＋１＞ＶＭ＋２＞・・・＞Ｖ２Ｍ）が供給されている。セレクタ１６２ｋは、それに接続されているラッチから送られる画素データに応答して階調電圧ＶＭ＋１〜Ｖ２Ｍのうちから対応する階調電圧を選択し、選択された階調電圧をオペアンプ１７２ｋに供給する。セレクタ１６２ｋ−１が選択する階調電圧は、画素データの値（即ち、対応する画素の階調）が大きいほど低い。オペアンプ１７２ｋは、供給された階調電圧に応答して、負の極性の電位を有するデータ信号を生成する。オペアンプ１７２ｋが出力する電位は、画素データの値（即ち、対応する画素の階調）が大きいほど低い。
【００３６】
出力側スイッチ部１８は、極性信号ＰＯＬに応答してオペアンプ１７１〜１７ｎの出力と出力端子２０１〜２０ｎとの間の接続関係を切り替える。図３に示されているように、出力側スイッチ部１８の各スイッチ回路１８ｋは、４つの接点２６〜２９を備えている。接点２６は、オペアンプ１７２ｋ−１と出力端子２０２ｋ−１の間に設けられ、接点２７は、オペアンプ１７２ｋと出力端子２０２ｋの間に設けられている。一方、接点２８は、オペアンプ１７２ｋ−１と出力端子２０２ｋの間に設けられ、接点２９は、オペアンプ１７２ｋと出力端子２０２ｋ−１の間に設けられている。このような構成のスイッチ回路１８ｋは、オペアンプ１７２ｋ−１、１７２ｋの一方を出力端子２０２ｋ−１に接続し、他方を出力端子２０２ｋに接続する。
【００３７】
出力側スイッチ部１８は、更に、隣接する一対の出力端子２０（即ち、一対のデータ線）を短絡する役割も有している。各水平期間の先頭に用意されているブランキング期間においてラッチ信号ＳＴＢが活性化されると、出力側スイッチ部１８の短絡スイッチ２１ｋは、隣接する出力端子２０２ｋ−１、２０２ｋ（即ち、データ線Ｘ２ｋ−１、Ｘ２ｋ）を短絡する。
【００３８】
このような構成のデータドライバ３では、極性信号ＰＯＬに応答して、出力端子２０１〜２０ｎ（即ち、データ線Ｘ１〜Ｘｎ）に出力されるデータ信号の極性が切り替えられる。データ信号の極性の切り替えは、入力側スイッチ部１４及び出力側スイッチ部１８によって実現されている。極性信号ＰＯＬが”Ｈ”レベルの場合、出力側スイッチ部１８は、奇数番目のオペアンプ１７１、１７３、・・・を奇数番目の出力端子２０１、２０３、・・・（即ち、奇数番目のデータ線Ｘ１、Ｘ３、・・・）に接続し、偶数番目のオペアンプ１７２、１７４、・・・を偶数番目の出力端子２０２、２０４、・・・（即ち、偶数番目のデータ線Ｘ２、Ｘ４、・・・）に接続する。これにより、奇数番目のデータ線Ｘ１、Ｘ３、・・・は、正の極性のデータ信号で駆動され、偶数番目のデータ線Ｘ２、Ｘ４、・・・は、負の極性のデータ信号で駆動される。極性信号ＰＯＬが”Ｌ”レベルの場合には、この逆である。入力側スイッチ部１４は、オペアンプ１７１〜１７ｎの出力とデータ線Ｘ１〜Ｘｎとの間の接続関係に整合するように、ラッチ１３１〜１３ｎとセレクタ１６１〜１６ｎの接続関係を切り替える。ラッチ１３１〜１３ｎに記憶されている画素データのうち、正の極性のデータ信号で駆動されるデータ線に対応する画素データは奇数番目のセレクタ１６１、１６３、・・・に送られ、負の極性のデータ信号で駆動されるデータ線に対応する画素データは偶数番目のセレクタ１６２、１６４、・・・に送られなくてはならない。入力側スイッチ部１４は、このような接続関係を実現する。
【００３９】
本実施の形態の液晶表示装置１０の一つの主題は、上記のように構成されたデータドライバ３のオペアンプ１７１〜１７ｎの駆動能力の制御を最適化し、液晶表示装置１０の消費電力を低減することにある。より具体的には、本実施の形態では、オペアンプ１７２ｋ−１、１７２ｋの駆動能力が、第ｊ水平期間のブランキング期間においてデータ線Ｘ２ｋ−１、Ｘ２ｋが短絡された時におけるこれらのデータ線の電位に応じて最適に駆動される。
【００４０】
詳細には、データ線Ｘ２ｋ−１を駆動するオペアンプ１７２ｋ−１（又はオペアンプ１７２ｋ）の駆動能力は、データ線Ｘ２ｋ−１、Ｘ２ｋが短絡された時におけるデータ線Ｘ２ｋ−１の電位と、その後にデータ線Ｘ２ｋ−１が駆動されるべき電位との差が小さい場合に減少される。これにより、オペアンプ１７２ｋ−１における不必要な電力消費が抑えられる。一方、データ線Ｘ２ｋ−１、Ｘ２ｋが短絡された時におけるデータ線Ｘ２ｋ−１の電位と、その後にデータ線Ｘ２ｋ−１が駆動されるべき電位との差が大きい場合には、オペアンプ１７２ｋ−１（又はオペアンプ１７２ｋ）の駆動能力は増大される。これは、データ線Ｘ２ｋ−１の駆動に必要な時間を短縮するために重要である。データ線Ｘ２ｋについても同様にして駆動される。
【００４１】
かかる主題を達成するために、データドライバ３には、オペアンプ１７１〜１７ｎの駆動能力を制御する制御データを生成する駆動能力切り替え演算回路３０が設けられている。オペアンプ１７１〜１７ｎは、駆動能力切り替え演算回路３０から送られる制御データに応じて駆動能力が可変であるように構成されている。以下では、駆動能力切り替え演算回路３０とオペアンプ１７１〜１７ｎの構成が詳細に説明される。
【００４２】
３．  駆動能力切り替え回路、及びオペアンプの構成
駆動能力切り替え演算回路３０は、データ演算部３１１〜３１ｎ／２と、制御データラッチ３２１〜３２ｎとを備えている。データ演算部３１１〜３１ｎ／２は、２つのデータ線あたりに１つ設けられ、制御データラッチ３２１〜３２ｎは、オペアンプ１７１〜１７ｎのそれぞれに対応して設けられている。データ演算部３１１〜３１ｎ／２は、オペアンプ１７１〜１７ｎの駆動能力を制御する制御データを生成する機能を有しており、制御データラッチ３２１〜３２ｎは、生成された制御データをオペアンプ１７１〜１７ｎに転送する。
【００４３】
図４は、駆動能力切り替え演算回路３０の構成の詳細を示す回路図であり、駆動能力切り替え演算回路３０のうちデータ演算部３１ｋと、制御データラッチ３２２ｋ−１、３２２ｋの部分の構成を示している。データ演算部３１ｋは、オペアンプ１７２ｋ−１、１７２ｋの駆動能力を制御するために使用される一組の制御データＡＳ２ｋ−１、ＡＳ２ｋを生成する。データ演算部３１ｋは制御データＡＳ２ｋ−１、ＡＳ２ｋの一方を制御データラッチ３２２ｋ−１に、他方を制御データラッチ３２２ｋに送信する。制御データラッチ３２２ｋ−１は、データ演算部３１ｋから送られてくる制御データをラッチ信号ＳＴＢに応答してラッチし、ラッチした制御データをオペアンプ１７２ｋ−１に転送する。同様に、制御データラッチ３２２ｋは、データ演算部３１ｋから送られてくる制御データをラッチ信号ＳＴＢに応答してラッチし、制御データをオペアンプ１７２ｋに転送する。
【００４４】
詳細には、データ演算部３１ｋは、差分電位算出回路３３と、制御データレジスタ３４、３５と、スイッチ回路３６とを備えている。差分電位算出回路３３は、次の水平期間のブランキング期間でデータ線Ｘ２ｋ−１、Ｘ２ｋが短絡されたときのデータ線Ｘ２ｋ−１、Ｘ２ｋの電位と、次の水平期間においてデータ線Ｘ２ｋ−１、Ｘ２ｋが駆動されるべき電位との差に応じた制御データＡＳ２ｋ−１、ＡＳ２ｋを生成する。より具体的には、差分電位算出回路３３は、ラッチ回路１３のラッチ１３２ｋ−１，１３２ｋから現水平期間の画素データを受け取り、データレジスタ回路１２のレジスタ１２２ｋ−１、１２２ｋから、次の水平期間の画素データを受け取り、これらの画素データからオペアンプ１７２ｋ−１、１７２ｋの駆動能力を制御するために使用される制御データＡＳ２ｋ−１、ＡＳ２ｋを生成する。より具体的には、第ｊ水平期間において画素Ｄｊ，２ｋ−１，Ｄｊ，２ｋを駆動する際に使用される制御データＡＳｊ，２ｋ−１、ＡＳｊ，２ｋは、下記式によって算出される：
ＡＳｊ，２ｋ−１＝｜（Ｄｊ−１，２ｋ−Ｄｊ−１，２ｋ−１）／２−Ｄｊ，２ｋ−１｜，・・・（１ａ）
ＡＳｊ，２ｋ＝｜（Ｄｊ−１，２ｋ−１−Ｄｊ−１，２ｋ）／２−Ｄｊ，２ｋ｜．    ・・・（１ｂ）
【００４５】
このようにして算出された制御データＡＳｊ，２ｋ−１、ＡＳｊ，２ｋは、第ｊ水平期間のブランキング期間においてデータ線Ｘ２ｋ−１、Ｘ２ｋが短絡された時におけるこれらのデータ線の電位と、第ｊ水平期間においてデータ線Ｘ２ｋ−１、Ｘ２ｋが駆動される電位との差に対応する値を有している。具体的には、式（１ａ）の（Ｄｊ−１，２ｋ−Ｄｊ−１，２ｋ−１）／２は、短絡された時のデータ線Ｘ２ｋ−１、Ｘ２ｋの電位に対応しており、Ｄｊ，２ｋ−１は、その後にデータ線Ｘ２ｋ−１が駆動されるべき電位に対応している。同様に、式（１ｂ）の（Ｄｊ−１，２ｋ−１−Ｄｊ−１，２ｋ）／２は、短絡された時のデータ線Ｘ２ｋ−１、Ｘ２ｋの電位に対応しており、Ｄｊ，２ｋは、その後にデータ線Ｘ２ｋが駆動されるべき電位に対応している。後述されるように、制御データＡＳｊ，２ｋ−１、ＡＳｊ，２ｋが大きいほど、オペアンプ１７２ｋ−１、１７２ｋには大きな駆動能力が与えられ、これにより、オペアンプ１７２ｋ−１、１７２ｋの駆動能力の最適な制御が実現される。
【００４６】
厳密には、データ線の電位は、画素データに示されている階調値には比例しておらず、データ線の電位と画素データに示されている階調値とは、いわゆるガンマカーブと呼ばれる曲線によって表わされる。短絡された時におけるデータ線Ｘ２ｋ−１、Ｘ２ｋの電位と第ｊ水平期間においてデータ線Ｘ２ｋ−１、Ｘ２ｋが駆動される電位との差に、より厳密に対応した制御を行うためには、下記式：
ＡＳｊ，２ｋ−１＝｜｛γ（Ｄｊ−１，２ｋ）＋γ（Ｄｊ−１，２ｋ−１）｝／２
−γ（Ｄｊ，２ｋ−１）｜        ・・・（１ａ）’
ＡＳｊ，２ｋ＝｜｛γ（Ｄｊ−１，２ｋ）＋γ（Ｄｊ−１，２ｋ−１）｝／２
−γ（Ｄｊ，２ｋ）｜          ・・・（１ｂ）’
によって制御データＡＳｊ，２ｋ−１、ＡＳｊ，２ｋが決定されることも可能である；ここでγ（Ｄｊ，ｉ）は、ガンマカーブにおいて画素データＤｊ，ｉに対応する電位である。ただし、上記の式（１ａ）、（１ｂ）による演算は、その実装が簡便である点では有利であることに留意されたい。
【００４７】
制御データレジスタ３４、３５は、トリガパルス信号ＳＲ１〜ＳＲｎのうち、最も遅く活性化されるトリガパルス信号の立下りに応答して、それぞれ制御データＡＳ２ｋ−１、ＡＳ２ｋをラッチする。これは、データレジスタ回路１２に蓄えられた次の水平期間の画素データを、ラッチ信号ＳＴＢに応答してラッチ１３１〜１３ｎに取り込む前に、差分電位算出回路３３による制御データＡＳ２ｋ−１、ＡＳ２ｋの算出と、制御データレジスタ３４、３５へのラッチを完了させるためである。
【００４８】
スイッチ回路３６は、極性信号ＰＯＬに応答して、制御データレジスタ３４、３５と、制御データラッチ３２２ｋ−１、３２２ｋの間の接続関係を切り替える。詳細には、スイッチ回路３６は、４つの接点：接点３７、３８、３９、４０を備えている。接点３７は、制御データレジスタ３４と制御データラッチ３２２ｋ−１の間に接続され、接点３８は、制御データレジスタ３５と制御データラッチ３２２ｋの間に接続されている。一方、接点３９は、制御データレジスタ３４と制御データラッチ３２２ｋに接続され、接点４０は、制御データレジスタ３５と制御データラッチ３２２ｋ−１の間に接続されている。このような構成のスイッチ回路３６は、制御データレジスタ３４、３５にラッチされた制御データＡＳ２ｋ−１、ＡＳ２ｋの一方を制御データラッチ３２２ｋ−１に、他方を制御データラッチ３２２ｋに転送する。制御データＡＳ２ｋ−１、ＡＳ２ｋの転送先は、極性信号ＰＯＬに応じて切り替えられる。このような機能を有するスイッチ回路３６が設けられているのは、ラッチ回路１３のラッチ１３２ｋ−１、１３２ｋに保持されている画素データの転送先が、スイッチ回路１４ｋによって切り替えられるからである。例えば、画素データＤｊ，２ｋ−１がセレクタ１６２ｋに送られ、オペアンプ１７２ｋが画素データＤｊ，２ｋ−１に応答して駆動される場合には、画素データＤｊ，２ｋ−１に対応する制御データＡＳ２ｋ−１は、制御データラッチ３２２ｋを介してオペアンプ１７２ｋに転送される必要がある。
【００４９】
制御データラッチ３２２ｋ−１に転送された制御データは、更にオペアンプ１７２ｋ−１に送られてオペアンプ１７２ｋ−１の駆動能力の制御に使用される。同様に、制御データラッチ３２２ｋに転送された制御データは、更にオペアンプ１７２ｋに送られてオペアンプ１７２ｋの駆動能力の制御に使用される。
【００５０】
オペアンプ１７１〜１７ｎの駆動能力は、それに送られてくる制御データの値が大きいほど増加される。これにより、各オペアンプには、対応する一対の隣接データ線が短絡された時の電位とその後に各データ線が駆動される電位との差に応じた適切な駆動能力が与えられる。例えば、第ｊ水平期間にオペアンプ１７２ｋ−１が画素データＤｊ，２ｋ−１に応答して駆動される場合、オペアンプ１７２ｋ−１に与えられる制御データＡＳｊ，２ｋ−１は、ブランキング期間において短絡された時のデータ線Ｘ２ｋ−１、Ｘ２ｋの電位と、その後でデータ線Ｘ２ｋ−１が駆動される電位との差が大きいほど大きく、当該差が小さいほど小さい。制御データＡＳｊ，２ｋ−１の増大とともにオペアンプ１７２ｋ−１の駆動能力が増大され、これにより、オペアンプ１７２ｋ−１の駆動能力の最適化が実現されている。
【００５１】
図５Ａは、このような動作を行うためのオペアンプ１７１〜１７ｎの構成の一例を示す回路図である。各オペアンプ１７２ｋ−１（１７２ｋ）は、バイアス電圧発生回路４１と、電流源４２と、ボルテッジフォロア４３とを備えている。バイアス電圧発生回路４１は、制御データラッチ３２２ｋ−１（３２２ｋ）から供給される制御データＡＳに応答してバイアス電圧Ｖｂを発生する。バイアス電圧Ｖｂは、制御データＡＳの増大と共に増大するように生成される。電流源４２は、バイアス電圧Ｖｂに応答してバイアス電流Ｉｂを発生し、ボルテッジフォロア４３に供給する。バイアス電流Ｉｂは、バイアス電圧Ｖｂの増大と共に増大される。ボルテッジフォロア４３は、バイアス電流Ｉｂの供給を受け、出力端子２０２ｋ−１（２０２ｋ）、即ち、データ線Ｘ２ｋ−１（Ｘ２ｋ）を、セレクタ１６２ｋ−１（１６２ｋ）から供給される階調電圧に対応する電位に駆動する。ボルテッジフォロア４３は、その内部に、差動増幅器と出力段（いずれも図示されない）とを備えており、これらの差動増幅器と出力段は、バイアス電流Ｉｂによって駆動される。従って、ボルテッジフォロア４３の駆動能力は、バイアス電流Ｉｂの増大と共に増大される。このような構成のオペアンプ１７２ｋ−１（１７２ｋ）では、制御データＡＳが増大されると、バイアス電流Ｉｂが増大され、従って、オペアンプ１７２ｋ−１（１７２ｋ）の駆動能力も増大される。
【００５２】
図５Ｂは、オペアンプ１７１〜１７ｎの構成の他の例を示す回路図である。図５Ｂのオペアンプでは、バイアス電圧発生回路４１と、電流源４２の代わりに、複数のスイッチＳＷ１〜ＳＷｑと、同一の大きさの電流を発生する定電流源４４１〜４４ｑとが設けられる。スイッチＳＷｉと定電流源４４ｉは、ボルテッジフォロア４３と接地端子の間に直列に接続されている。スイッチＳＷ１〜ＳＷｑのうち、制御データＡＳの大きさに応じた数のスイッチがターンオンされる。ボルテッジフォロア４３には、オンされているスイッチＳＷの数に比例した大きさのバイアス電流Ｉｂが供給される。従って、図５Ｂの構成でも、制御データＡＳが増大されるとバイアス電流Ｉｂが増大され、従って、オペアンプ１７２ｋ−１（１７２ｋ）の駆動能力も増大される。
【００５３】
４．  データドライバの動作
続いて、データドライバ３の動作、特に第ｊ水平期間においてオペアンプ１７１〜１７ｎの駆動能力の制御に使用される制御データの生成の手順、及び制御データを用いた駆動能力の制御の手順が詳細に説明される。図６は、第ｊ−１水平期間（即ち、第ｊ−１ラインの画素が駆動される期間）及び第ｊ水平期間におけるデータドライバ３の動作を示すタイミングチャートである。
【００５４】
第ｊ水平期間においてオペアンプ１７１〜１７ｎの駆動能力の制御に使用される制御データの生成は、第ｊ−１水平期間に行われる。実際に使用される前の水平期間である第ｊ−１水平期間に制御データを生成することは、第ｊ水平期間におけるオペアンプ１７１〜１７ｎの駆動能力の制御を速やかに行う上で好適である；第ｊ水平期間において使用される制御データを当該第ｊ水平期間において生成することは、第ｊ水平期間においてオペアンプ１７１〜１７ｎがデータ信号の出力を開始する時刻を遅らせる結果になるため好ましくない。
【００５５】
より詳細には、第ｊ−１水平期間のブランキング期間においてラッチ信号ＳＴＢが活性化されると、データ線Ｘ１〜Ｘｎの隣接する２つのデータ線が、短絡スイッチ２１１〜２１ｎによって短絡される。更に、ラッチ信号ＳＴＢの活性化に応答して、第ｊ−１水平期間においてデータ信号の生成に使用される画素データＤｊ−１，１〜Ｄｊ−１，ｎがデータレジスタ回路１２からラッチ回路１３に転送される。第ｊ−１水平期間におけるデータ線Ｘ１〜Ｘｎの駆動は、ラッチ回路１３に転送されたこれらの画素データＤｊ−１，１〜Ｄｊ−１，ｎに応答して行われる。各データ線に供給されるデータ信号の極性は、極性信号ＰＯＬによって指定される。本実施の形態では、極性信号ＰＯＬが”Ｈ”レベルであることに応答して、奇数番目のデータ線Ｘ１、Ｘ３、・・・には正の極性のデータ信号が、偶数番目のデータ線Ｘ２、Ｘ４、・・・には負の極性のデータ信号が供給される。
【００５６】
データ線Ｘ１〜Ｘｎが駆動されている間、第ｊ水平期間においてデータ線Ｘ１〜Ｘｎの駆動に使用される画素データが、ＬＣＤコントローラ２からデータレジスタ回路１２に転送される。より具体的には、スタートパルス信号ＳＰＲの活性化に応答してトリガパルス信号ＳＲ１〜ＳＲｎが、順次に活性化され、更に、画素データＤｊ，１〜Ｄｊ，ｎがトリガパルス信号ＳＲ１〜ＳＲｎの活性化に同期して順次に転送される。これにより、データレジスタ回路１２のレジスタ１２１〜１２ｎには、それぞれ画素データＤｊ，１〜Ｄｊ，ｎが格納される。
【００５７】
画素データＤｊ，１〜Ｄｊ，ｎがレジスタ１２１〜１２ｎに格納されると、駆動能力切り替え演算回路３０のデータ演算部３１１〜３１ｎは、第ｊ水平期間において使用されるべき制御データを算出する。詳細には、図７に示されているように、データ演算部３１ｋの差分電位算出回路３３は、レジスタ１２２ｋ−１、１２２ｋに格納された画素データＤｊ、２ｋ−１、Ｄｊ、２ｋ−１及び、ラッチ１３２ｋ−１、１３２ｋに格納された画素データＤｊ−１、２ｋ−１、Ｄｊ−１、２ｋ−１から、上記式（１ａ）、（１ｂ）によって制御データＡＳｊ，２ｋ−１、ＡＳｊ，２ｋを算出する。
【００５８】
算出された制御データは、第ｊ−１水平期間が終了する時に、データ演算部３１１〜３１ｎの制御データレジスタ３４、３５にラッチされる。具体的には、最も遅く活性化されるトリガパルスＳＲｎの立ち下がりに応答して、データ演算部３１ｋの制御データレジスタ３４に制御データＡＳｊ，２ｋ−１がラッチされ、制御データレジスタ３５に制御データＡＳｊ，２ｋがラッチされる。
【００５９】
第ｊ水平期間が開始されると、図６に示されているように、ブランキング期間に極性信号ＰＯＬが反転され、更に、ラッチ信号ＳＴＢが活性化される。ラッチ信号ＳＴＢの活性化に応答して、データ線Ｘ１〜Ｘｎの隣接する２つのデータ線が、短絡スイッチ２１１〜２１ｎによって短絡される。詳細には、データ線Ｘ２ｋ−１、Ｘ２ｋは、短絡スイッチ２１ｋによって短絡される。データ線Ｘ２ｋ−１、Ｘ２ｋの短絡後の電位は、第ｊ−１水平期間においてデータ線Ｘ２ｋ−１、Ｘ２ｋが駆動されていた電位の平均である。
【００６０】
更に、図７に示されているように、データ演算部３１１〜３１ｎの制御データレジスタ３４、３５に保持されている制御データが、制御データラッチ３２１〜３２ｎを介してオペアンプ１７１〜１７ｎに転送される。詳細には、第ｊ−１水平期間のブランキング期間においてラッチ信号ＳＴＢが活性化されると、データ演算部３１ｋの制御データレジスタ３４に保持されている制御データＡＳｊ，２ｋ−１が、制御データラッチ３２２ｋ−１、３２２ｋの一方に転送され、データ演算部３１ｋの制御データレジスタ３５に保持されている制御データＡＳｊ，２ｋが、他方に転送される。
【００６１】
制御データの転送先は、極性信号ＰＯＬに応じて切り替えられる。本実施の形態では、図７に示されているように、極性信号ＰＯＬが”Ｌ”レベルであることに応答して、データ演算部３１ｋの制御データレジスタ３４に格納されている制御データＡＳｊ，２ｋ−１が制御データラッチ３２２ｋに転送され、制御データレジスタ３５に格納されている制御データＡＳｊ，２ｋが制御データラッチ３２２ｋ−１に転送される；図８に示されているように、極性信号ＰＯＬが”Ｈ”レベルである場合には逆である。制御データの転送先が極性信号ＰＯＬに応じて切り替えられるのは、画素データの転送先に対応する適切な制御データを、オペアンプに供給するためである。図７の動作では、オペアンプ１７２ｋが画素データＤｊ，２ｋ−１に応答して駆動されることに対応して、制御データＡＳｊ，２ｋ−１がオペアンプ１７２ｋに転送される。
【００６２】
オペアンプ１７１〜１７ｎは、それぞれに転送された制御データに対応する駆動能力に設定される。図７の動作では、オペアンプ１７２ｋ−１には制御データＡＳｊ，２ｋが供給され、オペアンプ１７２ｋ−１の駆動能力が制御データＡＳｊ，２ｋに応じて調節される。同様に、オペアンプ１７２ｋには制御データＡＳｊ，２ｋ−１が供給され、オペアンプ１７２ｋの駆動能力が制御データＡＳｊ，２ｋ−１に応じて調節される。これにより、オペアンプ１７２ｋ−１、１７２ｋの駆動能力が最適に調整され、データドライバ３の消費電力が低減される。
【００６３】
図９は、データドライバ３の動作の例を示すタイミングチャートである。例えば、第ｊ−１水平期間にデータ線Ｘ２ｋ−１が正の極性の電位Ｖｘ１１に、データ線Ｘ２ｋが負の極性の電位Ｖｘ２１に駆動されたとする。続く第ｊ水平期間のブランキング期間においてデータ線Ｘ２ｋ−１、Ｘ２ｋが短絡されると、これらのデータ線の電位は、平均電位Ｖｒ２［＝（Ｖｘ１１＋Ｖｘ２１）／２］に遷移する。その後、第ｊ水平期間においてデータ線Ｘ２ｋ−１が負の極性の電位Ｖｘ２１に、データ線Ｘ２ｋが正の極性の電位Ｖｘ２２に駆動されるとする。平均電位Ｖｒ２と電位Ｖｘ２１との差ΔＶｘ２１が小さいことに応答して、データ線Ｘ２ｋ−１を駆動するオペアンプは、低駆動能力に設定される；このことは、図９においてハッチングによって示されている。不必要な場合にオペアンプが低駆動能力に設定され、オペアンプの静消費電流、即ち、消費電力が低減される。
【００６４】
続く第ｊ＋１水平期間のブランキング期間においてデータ線Ｘ２ｋ−１、Ｘ２ｋが短絡されると、これらのデータ線の電位は、平均電位Ｖｒ３［＝（Ｖｘ２１＋Ｖｘ２２）／２］に遷移する。その後、第ｊ＋１水平期間においてデータ線Ｘ２ｋ−１が正の極性の電位Ｖｘ３１に、データ線Ｘ２ｋが負の極性の電位Ｖｘ３２に駆動されるとする。平均電位Ｖｒ３と電位Ｖｘ３２との差ΔＶｘ３２が大きいことに応答して、データ線Ｘ２ｋを駆動するオペアンプは、高駆動能力に設定される；このことは、図９において異なるハッチングによって示されている。このように、必要な場合にはオペアンプが高駆動能力に設定され、データ線が速やかに駆動される。
【００６５】
第２  第２の実施形態
図１０は、本発明の第２の実施形態に係る液晶表示装置１０Ａの構成を示すブロック図である。本実施形態の液晶表示装置１０Ａと、第１の実施形態の液晶表示装置１０との最も重要な違いは、制御データＡＳの演算がデータドライバ３ＡではなくＬＣＤコントローラ２Ａで行われることである。
【００６６】
具体的には、ＬＣＤコントローラ２Ａには、一ラインの画素に対応する画素データを記憶する容量を有するラインメモリ５１と、オペアンプ１７１〜１７ｎの駆動能力の制御に使用される制御データＡＳの演算を行う駆動能力切り替え演算部５２とが設けられる。ラインメモリ５１は、第ｊ水平期間において画素Ｐｊ，１〜Ｐｊ，ｎの駆動の際に使用される制御データＡＳｊ，１〜ＡＳｊ，ｎが算出されるときに必要になる、第ｊ−１ラインの画素の画素データＤｊ−１，１〜Ｄｊ−１，ｎを格納する。駆動能力切り替え演算部５２は、画像描画用ＬＳＩ６から第ｊラインの画素の画素データＤｊ，１〜Ｄｊ，ｎがＬＣＤコントローラ２Ａに供給されると、その画素データＤｊ，１〜Ｄｊ，ｎと、ラインメモリ５１に格納されている画素データＤｊ−１，１〜Ｄｊ−１，ｎとから、制御データＡＳｊ，１〜ＡＳｊ，ｎを生成する。制御データＡＳｊ，１〜ＡＳｊ，ｎの算出には、上述の式（１ａ）、（１ｂ）が使用される。生成された制御データＡＳｊ，１〜ＡＳｊ，ｎは、データドライバ３Ａに転送される。制御データＡＳｊ，１〜ＡＳｊ，ｎの転送は、画素データＤｊ，１〜Ｄｊ，ｎのデータドライバ３Ａへの転送に同期して行われる。
【００６７】
ラインメモリ５１がＬＣＤコントローラ２Ａに設けられ、且つ、制御データＡＳの演算がＬＣＤコントローラ２Ａで行われることに対応して、データドライバ３Ａの構成は、第１の実施形態のデータドライバ３の構成から下記のように変更される。
【００６８】
まず、図１１に示されているように、データドライバ３Ａから入力側スイッチ部１４が取り除かれる。その代わりに、本実施形態では、ラインメモリ５１が用意されていることを利用して、画素データのデータドライバ３Ａへの転送の順番が極性信号ＰＯＬに応答して入れ替えられる。より具体的には、図１２に示されているように、極性信号ＰＯＬが”Ｌ”レベルの場合には、第ｊラインの画素の画素データＤｊ，１〜Ｄｊ，ｎは、その転送の順番が入れ替えられ、画素データＤｊ，２，Ｄｊ，１，Ｄｊ，４，Ｄｊ，３・・・という順番でデータドライバ３Ａに転送される。一方、極性信号ＰＯＬが”Ｈ”レベルの場合には転送の順番は入れ替えられず、画素データＤｊ，１，Ｄｊ，２，・・・は、この順番でデータドライバ３Ａに転送される。これにより、入力側スイッチ部１４が設けられている図２の構成のデータドライバ３と等価な動作が実現されている。入力側スイッチ部１４が設けられていない図１１のデータドライバ３Ａの構成は、データドライバ３Ａの構成の簡略化に好適である。
【００６９】
加えて、図１１に示されているように、データドライバ３Ａには制御データレジスタ５３１〜５３ｎと制御データラッチ５４１〜５４ｎとが設けられる。これらのレジスタ及びラッチは、ＬＣＤコントローラ２Ａから送られてくる制御データＡＳを適切なタイミングでオペアンプ１７１〜１７ｎに転送するためのものである。制御データレジスタ５３１〜５３ｎは、トリガパルス信号ＳＲ１〜ＳＲｎに応答してＬＣＤコントローラ２Ａから制御データＡＳを受け取る。制御データラッチ５４１〜５４ｎは、ラッチ信号ＳＴＢに応答して、制御データレジスタ５３１〜５３ｎにラッチされている制御データＡＳをラッチし、オペアンプ１７１〜１７ｎに制御データＡＳを転送する。制御データレジスタ５３１〜５３ｎには、データレジスタ回路１２と同様に、次の水平期間において使用される制御データＡＳを保持するために使用される。一方、制御データラッチ５４１〜５４ｎは、現水平期間において使用される制御データＡＳを保持するために使用される。
【００７０】
制御データラッチ５４１〜５４ｎからオペアンプ１７１〜１７ｎに制御データが転送され、オペアンプ１７１〜１７ｎの駆動能力は、転送された制御データに応じて制御される。これにより、第１の実施形態と同様に、データドライバ３Ａの消費電力が低減されている。
【００７１】
第３  第３の実施形態
図１３を参照して、第３の実施形態では、データドライバ３Ｂが各水平期間のブランキング期間において、全てのデータ線Ｘ１〜Ｘｎが短絡されるように構成される。より具体的には、図１４に示されているように、ｎ−１個の短絡スイッチ２１１〜２１（ｎ−１）が全ての隣接するデータ線Ｘ１〜Ｘｎの間に挿入される。短絡スイッチ２１１〜２１（ｎ−１）は、各水平期間のブランキング期間にオンされ、これにより、データ線Ｘ１〜Ｘｎが同一の電位になるように短絡される。
【００７２】
これに伴い、制御データＡＳの算出方法も、オペアンプ１７１〜１７ｎの駆動能力が、短絡された時のデータ線Ｘ１〜Ｘｎの電位に応答して制御されるように修正される。具体的には、ＬＣＤコントローラ２Ｂの駆動能力切り替え演算部５２Ｂは、第ｊ水平期間において使用される制御データＡＳｊ，１〜ＡＳｊ，ｎを下記式に従って算出する：
【数１】
2006292899.tif 000003
式（２ａ）の第１項は、短絡された時のデータ線Ｘ１〜Ｘｎの電位に対応しており、第２項（Ｄｊ，２ｋ−１）は、その後にデータ線Ｘ２ｋ−１が駆動される電位に対応している。式（２ｂ）についても同様である。
【００７３】
算出された制御データＡＳｊ，１〜ＡＳｊ，ｎは、画素データＤｊ，１〜Ｄｊ，ｎに同期してデータドライバ３Ｂに送られる。データドライバ３Ｂは、第ｊ水平期間におけるオペアンプ１７１〜１７ｎの駆動能力を制御データＡＳｊ，１〜ＡＳｊ，ｎに応答して制御する。
【００７４】
このようにしてオペアンプ１７１〜１７ｎの駆動能力を制御することにより、第ｊ水平期間における各オペアンプの駆動能力は、データ線Ｘ１〜Ｘｎが短絡された時の電位と、その後に、対応するデータ線が駆動される電位との差に応じた適切な大きさに制御される。
【００７５】
データ線Ｘ１〜Ｘｎの全てが短絡される構成が採用されたときに、制御データＡＳｊ，１〜ＡＳｊ，ｎがＬＣＤコントローラ２Ｂによって算出されることは、データドライバ３Ｂを構成する回路構成の簡略化に好適である。式（２ａ）、（２ｂ）から理解されるように、本実施の形態では、制御データＡＳｊ，１〜ＡＳｊ，ｎの一つを生成するにも、全てのデータ線Ｘ１〜Ｘｎに対応する画素データが必要である。このような演算をデータドライバ３Ｂの内部で行おうとすると、データドライバ３Ｂの回路構成が複雑化する。ＬＣＤコントローラ２Ｂにおいて制御データＡＳｊ，１〜ＡＳｊ，ｎを一括して算出することは、データドライバ３Ｂの回路構成の複雑化を防ぐために有効である。
【００７６】
図１５に示されるように、データドライバ３Ｂが、全てのデータ線Ｘ１〜Ｘｎが短絡された時に、スイッチ２１ｎを介してデータ線Ｘ１〜Ｘｎに中間電位１／２ＶＬＣＤ［＝（Ｖ１＋Ｖ２Ｍ）／２］が供給されるように構成されることも可能である。
【００７７】
この場合には、第ｊ水平期間において使用される制御データＡＳｊ，１〜ＡＳｊ，ｎが、式（１ａ）、式（１ｂ）、（２ａ）、（２ｂ）の代わりに、下記式：
ＡＳｊ，２ｋ−１＝｜Ｄ１／２ＬＣＤ−Ｄｊ，２ｋ−１｜，      ・・・（３ａ）
ＡＳｊ，２ｋ＝｜Ｄ１／２ＬＣＤ−Ｄｊ，２ｋ｜，      ・・・（３ａ）
ここで、Ｄ１／２ＬＣＤは、中間電位１／２ＶＬＣＤに対応する値の定数である。中間電位１／２ＶＬＣＤが共通電位ＶＣＯＭに等しい場合には、Ｄ１／２ＬＣＤは０に設定され得る。このようにして制御データＡＳｊ，１〜ＡＳｊ，ｎが算出されることにより、第ｊ水平期間における各オペアンプの駆動能力は、データ線Ｘ１〜Ｘｎが短絡された時の電位と、その後に、対応するデータ線が駆動される電位との差に応じた適切な大きさに制御される。
【００７８】
第４  まとめ及び補足
以上に述べられているように、本実施の形態の液晶表示装置では、ブランキング期間においてデータ線が短絡された時におけるこれらのデータ線の電位と、それぞれのデータ線がその後に駆動される電位との差に応答してオペアンプの駆動能力が制御される。これは、液晶表示装置の消費電力を有効に抑制する。
【００７９】
なお、本発明は、実施の形態に記述された液晶表示装置に限定して解釈されてはならない。例えば、本発明は、２本のデータ線が短絡される構成、又は全てのデータ線が短絡される構成に限定されない；例えば、２画素を周期とするドット反転駆動に対応する液晶表示装置では、正の極性の電位に駆動される２本のデータ線と、負の極性の電位に駆動される２本のデータ線とが短絡され得る。
【００８０】
加えて、本発明は、単一のデータドライバを備える液晶表示装置に限定して解釈されてはならない；液晶表示装置には、複数のデータドライバが設けられ得る。
【図面の簡単な説明】
【００８１】
【図１】図１は、本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。
【図２】図２は、第１の実施形態に係る液晶表示装置のデータドライバの構成を示すブロック図である。
【図３】図３は、第１の実施形態に係るデータドライバの構成を示す詳細図である。
【図４】図４は、第１の実施形態に係るデータドライバのデータ演算部の構成を示すブロック図である。
【図５Ａ】図５Ａは、第１の実施形態に係るデータドライバのオペアンプの好適な構成を示す概略図である。
【図５Ｂ】図５Ｂは、第１の実施形態に係るデータドライバのオペアンプの他の好適な構成を示す概略図である。
【図６】図６は、第１の実施形態に係るデータドライバの動作を示すタイミングチャートである。
【図７】図７は、第１の実施形態に係るデータドライバのデータ演算部及び制御データラッチの動作を示す概念図である。
【図８】図８は、第１の実施形態に係るデータドライバのデータ演算部及び制御データラッチの動作を示す概念図である。
【図９】図９は、第１の実施形態に係るデータドライバの動作の例を示すタイミングチャートである。
【図１０】図１０は、本発明の第２の実施形態に係る液晶表示装置のデータドライバの構成を示すブロック図である。
【図１１】図１１は、第２の実施形態に係る液晶表示装置のデータドライバの構成を示すブロック図である。
【図１２】図１２は、第２の実施形態に係るデータドライバの動作を示すタイミングチャートである。
【図１３】図１３は、第３の実施形態に係る液晶表示装置のデータドライバの構成を示すブロック図である。
【図１４】図１４は、第３の実施形態に係るデータドライバの構成を示すブロック図である。
【図１５】図１５は、第３の実施形態に係るデータドライバの他の構成を示すブロック図である。
【符号の説明】
【００８２】
１：ＬＣＤパネル
２、２Ａ、２Ｂ：ＬＣＤコントローラ
３、３Ａ、３Ｂ：データドライバ
４：ゲートドライバ
５：基準階調電圧発生部
６：画像描画用ＬＳＩ
７：データ側制御信号
８：ゲート側制御信号
１０、１０Ａ、１０Ｂ：液晶表示装置
１１：シフトレジスタ回路
１２：データレジスタ回路
１２１〜１２ｎ：レジスタ
１３：ラッチ回路
１３１〜１３ｎ：ラッチ
１４：入力側スイッチ部
１４１〜１４ｎ／２：スイッチ回路
１５：レベルシフト回路
１５１〜１５ｎ：レベルシフタ
１６：デコーダ
１６１〜１６ｎ：セレクタ
１７：ドライバ出力段
１７１〜１７ｎ：オペアンプ
１８：出力側スイッチ部
１８１〜１８ｎ：スイッチ回路
１９：階調電圧バッファ
１９ａ、１９ｂ：ボルテッジフォロア
２０１〜２０ｎ：出力端子
２１１〜２１ｎ：短絡スイッチ
２２、２３、２４、２５、２６、２７、２８、２９：接点
３０：駆動能力切り替え演算回路
３１１、３１２、３１ｎ、３１ｋ：データ演算部
３２１〜３２ｎ：制御データラッチ
３３：差分電位算出回路
３４、３５：制御データレジスタ
３６：スイッチ回路
３７、３８、３９、４０：接点
４１：バイアス電圧発生回路
４２：電流源
４３：ボルテッジフォロア
４４１、４４ｉ、４４ｑ：定電流源
５１：ラインメモリ
５２、５２Ｂ：駆動能力切り替え演算部
５３１、５３２、５３２ｋ、５３ｎ：制御データレジスタ
５４１、５４２、５４２ｋ、５４ｎ：制御データラッチ
【図１】
2006292899.tif 000004
【図２】
2006292899.tif 000005
【図３】
2006292899.tif 000006
【図４】
2006292899.tif 000007
【図５Ａ】
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【図５Ｂ】
2006292899.tif 000009
【図６】
2006292899.tif 000010
【図７】
2006292899.tif 000011
【図８】
2006292899.tif 000012
【図９】
2006292899.tif 000013
【図１０】
2006292899.tif 000014
【図１１】
2006292899.tif 000015
【図１２】
2006292899.tif 000016
【図１３】
2006292899.tif 000017
【図１４】
2006292899.tif 000018
【図１５】
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