(57)【要約】  【課題】従来のＰＷＭ回路では、ＰＷＭ信号のキャリア周期の中心でしかＰＷＭ信号のパルスを生成できないため、ＰＷＭ信号からインバータ制御により生成される正弦波信号にキャリア周期の高調波成分が多く含まれてしまう。この周波数が可聴周波数である場合には雑音が生じる。  【解決手段】  切替手段２３は、クロック信号ＣＫをアップダウンカウントするＰＷＭカウンタ１２についてのアップダウン識別信号Ｓ１２ａに基づいて、開始点レジスタ１３ａからのＰＷＭ信号Ｓｐの有効パルス期間の開始点設定値Ｓ１３ａと終了点レジスタ１３ｂからの終了点設定値Ｓ１３ｂとを切り替え、その切り替え結果を比較基準値Ｓ２３として出力する。コンパレータ１４は、ＰＷＭカウンタ１２のカウント値Ｓ１２を切替手段２３からの比較基準値Ｓ２３と比較し、その比較結果をＰＷＭ信号Ｓｐとして出力する。【選択図】図９
2006014449.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号をカウントするＰＷＭカウンタと、
前記ＰＷＭカウンタのカウント値をＰＷＭ信号のデューティ比決定用の比較基準値と比較し、その比較結果をＰＷＭ信号として出力するコンパレータと、
前記コンパレータによる比較結果信号を遅延させて遅延信号を生成する遅延手段と、
前記コンパレータによる前記比較結果信号と前記遅延手段による前記遅延信号とを時系列的に切り替え、その切り替えをＰＷＭ信号として出力する切替手段と
を備えたＰＷＭ回路。
【請求項２】
さらに、前記遅延手段に対して前記比較結果信号から前記遅延信号への遅延時間を設定する遅延時間設定レジスタを有する遅延時間制御手段を備えた請求項１に記載のＰＷＭ回路。
【請求項３】
さらに、前記遅延手段に対して前記比較結果信号から前記遅延信号への遅延時間を乱数として与える乱数発生回路を有する遅延時間制御手段を備えた請求項１に記載のＰＷＭ回路。
【請求項４】
クロック信号をアップダウンカウントするＰＷＭカウンタと、
ＰＷＭ信号の有効パルス期間開始点設定値を設定する開始点レジスタと、
ＰＷＭ信号の有効パルス期間終了点設定値を設定する終了点レジスタと、
前記ＰＷＭカウンタがアップカウント状態かダウンカウント状態かを示すアップダウン識別信号に基づいて、前記有効パルス期間開始点設定値と前記有効パルス期間終了点設定値とを切り替え、その切り替え結果を比較基準値として出力する切替手段と、
前記ＰＷＭカウンタのカウント値を前記切替手段からの比較基準値と比較し、その比較結果をＰＷＭ信号として出力するコンパレータと
を備えたＰＷＭ回路。
【請求項５】
クロック信号をアップダウンカウントするＰＷＭカウンタと、
ＰＷＭ信号のデューティ比決定用の比較基準値を設定する基準値設定レジスタと、
キャリア周期単位で位相調整量を制御可能な位相調整量制御手段と、
前記基準値設定レジスタによる前記比較基準値と前記位相調整量制御手段による前記位相調整量と前記ＰＷＭカウンタがアップカウント状態かダウンカウント状態かを示すアップダウン識別信号とを入力し、前記アップダウン識別信号に応じて前記比較基準値と前記位相調整量との加算と減算とを切り替え、その切り替え結果を比較基準値として出力する比較値制御手段と、
前記ＰＷＭカウンタのカウント値を前記比較値制御手段からの比較基準値と比較し、その比較結果をＰＷＭ信号として出力するコンパレータと
を備えたＰＷＭ回路。
【請求項６】
クロック信号をアップダウンカウントするＰＷＭカウンタと、
ＰＷＭ信号のデューティ比決定用の比較基準値を設定する基準値設定レジスタと、
キャリア周期単位で位相調整量を制御可能な位相調整量制御手段と、
位相ずれ方向を設定する位相ずれ方向設定手段と、
前記基準値設定レジスタによる前記比較基準値と前記位相調整量制御手段による前記位相調整量と前記ＰＷＭカウンタがアップカウント状態かダウンカウント状態かを示すアップダウン識別信号と前記位相ずれ方向設定手段による位相ずれ方向とを入力し、前記アップダウン識別信号とその反転信号とを前記位相ずれ方向に応じて切り替えて加算減算切替信号を生成し、前記加算減算切替信号に応じて前記比較基準値と前記位相調整量との加算と減算とを切り替え、その切り替え結果を比較基準値として出力する比較値制御手段と、
前記ＰＷＭカウンタのカウント値を前記比較値制御手段からの比較基準値と比較し、その比較結果をＰＷＭ信号として出力するコンパレータと
を備えたＰＷＭ回路。
【請求項７】
クロック信号をカウントするＰＷＭカウンタと、
ＰＷＭ信号の有効パルス期間開始点設定値を設定する開始点レジスタと、
ＰＷＭ信号の有効パルス期間終了点設定値を設定する終了点レジスタと、
前記ＰＷＭカウンタのカウント値を前記開始点レジスタの有効パルス期間開始点設定値と比較する第１のコンパレータと、
前記ＰＷＭカウンタのカウント値を前記終了点レジスタの有効パルス期間終了点設定値と比較する第２のコンパレータと、
前記第１のコンパレータの比較結果信号と前記第２のコンパレータの比較結果信号との論理合成によりＰＷＭ信号を生成出力する論理合成回路と
を備えたＰＷＭ回路。
【請求項８】
キャリア周期とその２分の１の倍速周期との切り替えのための指示を行うキャリア周期制御手段と、
前記キャリア周期制御手段による倍速指示の有無に応じて前記キャリア周期に対応するカウント上限値とその２分の１の半値カウント上限値とを切り替える第１の切替手段と、
クロック信号を前記第１の切替手段からの上限値までカウントするＰＷＭカウンタと、
ＰＷＭ信号のデューティ比決定用の比較基準値を設定する基準値設定レジスタと、
前記キャリア周期制御手段による倍速指示の有無に応じて前記比較基準値とその２分の１の半値比較基準値とを切り替える第２の切替手段と、
前記ＰＷＭカウンタのカウント値を前記第２の切替手段からの選択比較基準値と比較し、その比較結果をＰＷＭ信号として出力するコンパレータと
を備えたＰＷＭ回路。
【請求項９】
さらに、前記ＰＷＭカウンタのオーバーフロー信号およびアンダーフロー信号と前記キャリア周期制御手段からの前記倍速指示とを入力し、前記倍速指示が無効のときは、前記オーバーフロー信号およびアンダーフロー信号をそのまま割込み信号として出力し、前記倍速指示が有効のときは、前記オーバーフロー信号およびアンダーフロー信号を調整した割込み信号を出力する割込み出力制御手段を備えた請求項８に記載のＰＷＭ回路。
【請求項１０】
前記ＰＷＭカウンタには、前記ＰＷＭ信号のキャリア周期を決定するカウント上限値を前記ＰＷＭカウンタに設定するためのカウント上限値設定レジスタが接続されている請求項１から請求項９までのいずれかに記載のＰＷＭ回路。
【請求項１１】
ＰＷＭカウンタによるクロック信号のアップダウンカウントの繰り返しにより、カウント値と比較基準値との比較に基づいてＰＷＭ信号を生成するＰＷＭ回路制御方法であって、
前記アップダウンカウントの繰り返しの過程において、
アップカウントしてオーバーフローしたときにダウンカウント用の比較基準値を基準値設定レジスタに設定する工程と、
ダウンカウントしてアンダーフローしたときにアップカウント用の比較基準値を前記基準値設定レジスタに設定する工程と
を含むＰＷＭ回路制御方法。
【請求項１２】
ＰＷＭカウンタによるクロック信号のアップダウンカウントの繰り返しにより、カウント値と比較基準値との比較に基づいてＰＷＭ信号を生成するＰＷＭ回路制御方法であって、
前記アップダウンカウントの繰り返しの過程において、
倍速指示の有無を判定する工程と、
倍速指示があったときに、キャリア周期に対応するカウント上限値の２分の１の半値カウント上限値を設定するとともに、前記比較基準値の２分の１の半値比較基準値を設定する工程と、
前記半値カウント上限値のもとで、前記ＰＷＭカウンタのカウント値と前記半値比較基準値との比較に基づいてＰＷＭ信号を生成する工程と、
前記半値カウント上限値および前記半値比較基準値でのＰＷＭ信号の出力を２回繰り返したか否かを判定する工程と、
２回繰り返したと判定するまでは前記半値カウント上限値のもとでのＰＷＭ信号の生成の工程へ戻る工程と、
２回繰り返したと判定したときに標準のカウント上限値と比較基準値へ戻す工程と
を含むＰＷＭ回路制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータをインバータ制御する等のためのパルス幅変調（ＰＷＭ）信号を生成するＰＷＭ回路に関する。また、ＰＷＭ回路制御方法に関する。
【背景技術】
【０００２】
図２５は従来のＰＷＭ回路１０ｊの構成を示すブロック図である。
【０００３】
このＰＷＭ回路１０ｊは、ＰＷＭのキャリア周期決定用のカウント上限値Ｓ１１を設定するためのカウント上限値設定レジスタ１１、クロック信号ＣＫをアップダウンカウントするＰＷＭカウンタ１２、ＰＷＭ信号Ｓｐのデューティ比を決めるための比較基準値Ｓ１３を設定する基準値設定レジスタ１３およびＰＷＭカウンタ１２によるカウント値Ｓ１２を基準値設定レジスタ１３による比較基準値Ｓ１３と比較して、前者が後者を超えるときにアクティブのＰＷＭ信号Ｓｐを生成するコンパレータ１４を備えている。
【０００４】
図２６は従来のＰＷＭ回路１０ｊの動作を示すタイミングチャートである。
【０００５】
ＰＷＭカウンタ１２は入力したクロック信号ＣＫをカウントする。ＰＷＭカウンタ１２に対しては、カウント上限値設定レジスタ１１からのカウント上限値Ｓ１１が入力されている。ＰＷＭカウンタ１２は、“０”とカウント上限値Ｓ１１との間をアップダウンカウントする。ＰＷＭカウンタ１２によるカウント値Ｓ１２はコンパレータ１４の非反転入力端子（＋）に入力される。コンパレータ１４の反転入力端子（−）には基準値設定レジスタ１３による比較基準値Ｓ１３が入力される。コンパレータ１４は、カウント値Ｓ１２を比較基準値Ｓ１３と比較し、カウント値Ｓ１２が比較基準値Ｓ１３以下のときは“Ｌ”レベルを出力し、カウント値Ｓ１２が比較基準値Ｓ１３を超えたときに“Ｈ”レベルをＰＷＭ信号Ｓｐとして出力し、またカウント値Ｓ１２が比較基準値Ｓ１３を下回ったときに“Ｌ”レベルを出力する。
【０００６】
図２７は、図２５のＰＷＭ回路１０ｊを有するマイクロコントローラ５０によるモータ制御システムの構成を示すブロック図である。
【０００７】
マイクロコントローラ５０は、ＣＰＵ５１、ＰＷＭ回路１０ｊ、タイマ回路５２、Ａ／Ｄ変換回路５３を備えている。ＰＷＭ回路１０ｊから出力されるＰＷＭ信号Ｓｐによりパワートランジスタ６１，６２をＯＮ／ＯＦＦ制御することにより正弦波信号を生成し、この正弦波信号をモータ６３に印加し、また、モータ電流をマイクロコントローラ５０にフィードバックすることにより、モータ６３を駆動制御する。
【０００８】
図２８は、上記のモータ制御システムのソフトウェアにかかわるフローチャートである。
【０００９】
ステップｎ１において、カウント上限値設定レジスタ１１にカウント上限値Ｓ１１を設定する。次いでステップｎ２において、カウント上限値Ｓ１１からデューティ比を決定するための比較基準値Ｓ１３を算出する。次いでステップｎ３において、基準値設定レジスタ１３に比較基準値Ｓ１３を設定する。次いでステップｎ４において、ＰＷＭカウンタ１２によるカウント動作をスタートさせる。
【００１０】
ステップｎ５，ｎ６，ｎ７では、キャリア周期ごとに基準値設定レジスタ１３の比較基準値Ｓ１３を変化させることで、ＰＷＭ信号Ｓｐのデューティ比を制御し、インバータ制御を実現する。この場合、カウント上限値設定レジスタ１１におけるカウント上限値Ｓ１１は変化させない。
【００１１】
以上のように、カウント上限値Ｓ１１（キャリア周期Ｔ）を一定に保った状態で、キャリア周期ごとに比較基準値Ｓ１３を変化させることにより、ＰＷＭ信号Ｓｐにおいて、有効パルス期間ＴONとＯＦＦ期間ＴOFFとの比であるデューティ比が調整される。
【特許文献１】特開平１０−１１２９８２号公報  （第６頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、ＰＷＭ信号Ｓｐの有効パルス期間ＴONは、キャリア周期Ｔの中心Ｔｃを対称軸として対称な波形を呈するものとなる。ＰＷＭ信号Ｓｐの波形がこのように制約されるため、キャリア周期ごとのデューティ比が大きく変化しない場合には、ＰＷＭ信号Ｓｐに基づく正弦波信号にキャリア周期の高調波成分が多く含まれてしまう。そして、高調波成分の周波数が可聴周波数であれば、雑音が生じる。
【００１３】
そこで本発明では、ＰＷＭ信号のパルス生成のタイミングを変化させることで、ＰＷＭ信号に基づく正弦波信号に含まれる高調波成分を分散させ、雑音の発生を軽減することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、上記の課題を解決するために次のような手段を講じる。
【００１５】
本発明による第１のＰＷＭ回路は、
クロック信号をカウントするＰＷＭカウンタと、
前記ＰＷＭカウンタのカウント値をＰＷＭ信号のデューティ比決定用の比較基準値と比較し、その比較結果をＰＷＭ信号として出力するコンパレータと、
前記コンパレータによる比較結果信号を遅延させて遅延信号を生成する遅延手段と、
前記コンパレータによる前記比較結果信号と前記遅延手段による前記遅延信号とを時系列的に切り替え、その切り替えをＰＷＭ信号として出力する切替手段と
を備えたものである。
【００１６】
この構成によれば、コンパレータにおいて、ＰＷＭカウンタによるクロック信号のカウント値と比較基準値とが比較されて、所定の期間アクティブとなる比較結果信号が生成され、遅延手段において比較結果信号の遅延信号が生成される。そして、切り替え手段において、時系列的に比較結果信号と遅延信号のいずれかが選択され、その選択結果がＰＷＭ信号となる。このようにして生成されたＰＷＭ信号は、その有効パルス期間の位相が時系列的に時間軸方向でずれることになる。その結果、このＰＷＭ信号に基づいて生成される正弦波信号において、それに含まれる高調波成分を時間軸方向で分散させることができ、雑音の発生を防止できる。
【００１７】
本発明による第２のＰＷＭ回路は、上記第１のＰＷＭ回路において、さらに、前記遅延手段に対して前記比較結果信号から前記遅延信号への遅延時間を設定する遅延時間設定レジスタを有する遅延時間制御手段を備えたものである。
【００１８】
この構成によれば、遅延時間制御手段における遅延時間設定レジスタに設定する遅延時間を変更することにより、ＰＷＭ信号における有効パルス期間のずれ量を可変することができ、ＰＷＭ信号に基づく正弦波信号に含まれる高調波成分の分散性を高めることができる。
【００１９】
本発明による第３のＰＷＭ回路は、上記第１のＰＷＭ回路において、さらに、前記遅延手段に対して前記比較結果信号から前記遅延信号への遅延時間を乱数として与える乱数発生回路を有する遅延時間制御手段を備えたものである。
【００２０】
この構成によれば、遅延時間制御手段における乱数発生回路で遅延時間を乱数的に変化させることにより、ＰＷＭ信号における有効パルス期間のずれ量をランダムに可変することができ、ＰＷＭ信号に基づく正弦波信号に含まれる高調波成分の分散性をさらに高めることができる。
【００２１】
なお、前記乱数発生回路としては、カウント上限値設定レジスタの値と基準値設定レジスタの値とに基づいて適当な遅延時間を計算するように構成することができる。
【００２２】
本発明による第４のＰＷＭ回路は、
クロック信号をアップダウンカウントするＰＷＭカウンタと、
ＰＷＭ信号の有効パルス期間開始点設定値を設定する開始点レジスタと、
ＰＷＭ信号の有効パルス期間終了点設定値を設定する終了点レジスタと、
前記ＰＷＭカウンタがアップカウント状態かダウンカウント状態かを示すアップダウン識別信号に基づいて、前記有効パルス期間開始点設定値と前記有効パルス期間終了点設定値とを切り替え、その切り替え結果を比較基準値として出力する切替手段と、
前記ＰＷＭカウンタのカウント値を前記切替手段からの比較基準値と比較し、その比較結果をＰＷＭ信号として出力するコンパレータと
を備えたものである。
【００２３】
この構成において、アップダウン識別信号がアップカウント状態を示すときは、切替手段は開始点レジスタの有効パルス期間開始点設定値を選択し、比較基準値としてコンパレータに与える。コンパレータは、ＰＷＭカウンタのカウント値を比較基準値である開始点設定値と比較し、ＰＷＭ信号を生成する。また、アップダウン識別信号がダウンカウント状態を示すときは、切替手段は終了点レジスタの有効パルス期間終了点設定値を選択し、比較基準値としてコンパレータに与える。コンパレータは、ＰＷＭカウンタのカウント値を比較基準値である終了点設定値と比較し、ＰＷＭ信号を生成する。開始点設定値を中心値より低めに設定し、終了点設定値を中心値より高めに設定すると、ＰＷＭ信号の有効パルス期間は時間軸方向で早めになる。逆に、開始点設定値を中心値より高めに設定し、終了点設定値を中心値より低めに設定すると、ＰＷＭ信号の有効パルス期間は時間軸方向で遅めになる。その結果、ＰＷＭ信号に基づく正弦波信号に含まれる高調波成分の分散性を高めることができる。
【００２４】
本発明による第５のＰＷＭ回路は、
クロック信号をアップダウンカウントするＰＷＭカウンタと、
ＰＷＭ信号のデューティ比決定用の比較基準値を設定する基準値設定レジスタと、
キャリア周期単位で位相調整量を制御可能な位相調整量制御手段と、
前記基準値設定レジスタによる前記比較基準値と前記位相調整量制御手段による前記位相調整量と前記ＰＷＭカウンタがアップカウント状態かダウンカウント状態かを示すアップダウン識別信号とを入力し、前記アップダウン識別信号に応じて前記比較基準値と前記位相調整量との加算と減算とを切り替え、その切り替え結果を比較基準値として出力する比較値制御手段と、
前記ＰＷＭカウンタのカウント値を前記比較値制御手段からの比較基準値と比較し、その比較結果をＰＷＭ信号として出力するコンパレータと
を備えたものである。
【００２５】
この構成において、アップダウン識別信号がアップカウント状態を示すときは、比較値制御手段において、比較基準値に位相調整量を減算（または加算）し、アップカウント時の比較基準値を低め（または高め）に設定する。その結果、ＰＷＭ信号の有効パルス期間の開始点が早め（または遅め）となる。また、アップダウン識別信号がダウンカウント状態を示すときは、比較値制御手段において、比較基準値に位相調整量を加算（または減算）し、ダウンカウント時の比較基準値を高め（または低め）に設定する。その結果、ＰＷＭ信号の有効パルス期間の終了点が早め（または遅め）となる。位相調整量の変更により、ＰＷＭ信号の有効パルス期間の時間軸方向での位置を調整することができる。その結果、ＰＷＭ信号に基づく正弦波信号に含まれる高調波成分の分散性をさらに高めることができる。
【００２６】
本発明による第６のＰＷＭ回路は、
クロック信号をアップダウンカウントするＰＷＭカウンタと、
ＰＷＭ信号のデューティ比決定用の比較基準値を設定する基準値設定レジスタと、
キャリア周期単位で位相調整量を制御可能な位相調整量制御手段と、
位相ずれ方向を設定する位相ずれ方向設定手段と、
前記基準値設定レジスタによる前記比較基準値と前記位相調整量制御手段による前記位相調整量と前記ＰＷＭカウンタがアップカウント状態かダウンカウント状態かを示すアップダウン識別信号と前記位相ずれ方向設定手段による位相ずれ方向とを入力し、前記アップダウン識別信号とその反転信号とを前記位相ずれ方向に応じて切り替えて加算減算切替信号を生成し、前記加算減算切替信号に応じて前記比較基準値と前記位相調整量との加算と減算とを切り替え、その切り替え結果を比較基準値として出力する比較値制御手段と、
前記ＰＷＭカウンタのカウント値を前記比較値制御手段からの比較基準値と比較し、その比較結果をＰＷＭ信号として出力するコンパレータと
を備えたものである。
【００２７】
この構成において、位相ずれ方向設定手段による位相ずれ方向が進み方向を示している場合には、加算減算切替信号が第１の論理となり、上記第５のＰＷＭ回路と同様の動作となる。すなわち、ＰＷＭ信号の有効パルス期間の位相がキャリア周期の中心に対して早めとなる。上記とは逆に、位相ずれ方向設定手段による位相ずれ方向が遅れ方向を示している場合には、加算減算切替信号が第２の論理となり、ＰＷＭ信号の有効パルス期間の位相がキャリア周期の中心に対して遅めとなる。加えて、位相調整量の変更により、ＰＷＭ信号の有効パルス期間の時間軸方向での位置の微調整も可能である。その結果、ＰＷＭ信号に基づく正弦波信号に含まれる高調波成分をより広範囲に分散させることができる。
【００２８】
本発明による第７のＰＷＭ回路は、
クロック信号をカウントするＰＷＭカウンタと、
ＰＷＭ信号の有効パルス期間開始点設定値を設定する開始点レジスタと、
ＰＷＭ信号の有効パルス期間終了点設定値を設定する終了点レジスタと、
前記ＰＷＭカウンタのカウント値を前記開始点レジスタの有効パルス期間開始点設定値と比較する第１のコンパレータと、
前記ＰＷＭカウンタのカウント値を前記終了点レジスタの有効パルス期間終了点設定値と比較する第２のコンパレータと、
前記第１のコンパレータの比較結果信号と前記第２のコンパレータの比較結果信号との論理合成によりＰＷＭ信号を生成出力する論理合成回路と
を備えたものである。ここでのＰＷＭカウンタは、アップダウン方式ではなく、アップカウント方式またはダウンカウント方式である。上記の第４のＰＷＭ回路でのアップダウン識別信号で動作する切替手段に代えて、コンパレータ２つと論理合成回路とを用いている。論理合成回路としては、排他的論理和回路を用いることができる。
【００２９】
この構成において、第１のコンパレータでＰＷＭカウンタのカウント値が開始点設定値を上回ると、ＰＷＭ信号の開始エッジが生成される。また、第２のコンパレータでＰＷＭカウンタのカウント値が終了点設定値を上回ると、ＰＷＭ信号の終了エッジが生成される。開始点設定値と終了点設定値の調整により、ＰＷＭ信号の有効パルス期間の時間軸方向での位置を調整することができる。したがって、ＰＷＭ信号に基づく正弦波信号に含まれる高調波成分を広範囲に分散させることができる。
【００３０】
本発明による第８のＰＷＭ回路は、
キャリア周期とその２分の１の倍速周期との切り替えのための指示を行うキャリア周期制御手段と、
前記キャリア周期制御手段による倍速指示の有無に応じて前記キャリア周期に対応するカウント上限値とその２分の１の半値カウント上限値とを切り替える第１の切替手段と、
クロック信号を前記第１の切替手段からの上限値までカウントするＰＷＭカウンタと、
ＰＷＭ信号のデューティ比決定用の比較基準値を設定する基準値設定レジスタと、
前記キャリア周期制御手段による倍速指示の有無に応じて前記比較基準値とその２分の１の半値比較基準値とを切り替える第２の切替手段と、
前記ＰＷＭカウンタのカウント値を前記第２の切替手段からの選択比較基準値と比較し、その比較結果をＰＷＭ信号として出力するコンパレータと
を備えたものである。
【００３１】
この構成において、キャリア周期制御手段が倍速指示を行うと、標準の１キャリア周期におけるＰＷＭカウンタのカウント動作回数が２倍になるとともに、各カウント動作における比較基準値が標準時の２分の１となる。これにより、ＰＷＭ信号の有効パルス期間を２分割することができ、ＰＷＭ信号に基づく正弦波信号に含まれる高調波成分の分散性を高めることができる。
【００３２】
本発明による第９のＰＷＭ回路は、上記第８のＰＷＭ回路において、さらに、前記ＰＷＭカウンタのオーバーフロー信号およびアンダーフロー信号と前記キャリア周期制御手段からの前記倍速指示とを入力し、前記倍速指示が無効のときは、前記オーバーフロー信号およびアンダーフロー信号をそのまま割込み信号として出力し、前記倍速指示が有効のときは、前記オーバーフロー信号およびアンダーフロー信号を調整した割込み信号を出力する割込み出力制御手段を備えたものである。
【００３３】
この構成によれば、キャリア周期制御手段によりＰＷＭカウンタのカウント状態が変化しても、割込み出力制御手段の機能により、ＰＷＭカウンタにオーバーフロー、アンダーフローが生じたときのＣＰＵに対する割込み信号として、カウント状態変更モードをもたない構成のＰＷＭ回路と同様の割込み信号を与えることができる。したがって、ソフトウェア上での負担増は生じさせないですむ。
【００３４】
なお、上記のいずれのＰＷＭ回路においても、前記ＰＷＭカウンタに、前記ＰＷＭ信号のキャリア周期を決定するカウント上限値を前記ＰＷＭカウンタに設定するためのカウント上限値設定レジスタが接続されている構成を採用することができる。
【００３５】
カウント上限値設定レジスタにおいてカウント上限値を任意に設定することにより、ＰＷＭ信号のキャリア周期を変更することができる。
【００３６】
本発明によるＰＷＭ回路制御方法は、
ＰＷＭカウンタによるクロック信号のアップダウンカウントの繰り返しにより、カウント値と比較基準値との比較に基づいてＰＷＭ信号を生成する方法であって、
前記アップダウンカウントの繰り返しの過程において、アップカウントしてオーバーフローしたときにダウンカウント用の比較基準値を基準値設定レジスタに設定する工程と、
ダウンカウントしてアンダーフローしたときにアップカウント用の比較基準値を前記基準値設定レジスタに設定する工程と
を含むものである。
【００３７】
この構成において、アップカウント用の比較基準値を小さめに設定するとともにダウンカウント用の比較基準値を大きめに設定する場合には、ＰＷＭ信号の有効パルス期間は時間軸方向で早めになる。逆に、アップカウント用の比較基準値を大きめに設定するとともにダウンカウント用の比較基準値を小さめに設定する場合には、ＰＷＭ信号の有効パルス期間は時間軸方向で遅めになる。その結果、このＰＷＭ信号に基づいて生成される正弦波信号において、それに含まれる高調波成分を時間軸方向で分散させることができ、雑音の発生を防止できる。
【００３８】
なお、比較基準値を小さめに設定する場合に、中心値に対して所定の調整値を減算し、比較基準値を大きめに設定する場合に、中心値に対して所定の調整値を加算するようにしてもよい。
【００３９】
また、本発明によるＰＷＭ回路制御方法は、
ＰＷＭカウンタによるクロック信号のアップダウンカウントの繰り返しにより、カウント値と比較基準値との比較に基づいてＰＷＭ信号を生成するＰＷＭ回路制御方法であって、
前記アップダウンカウントの繰り返しの過程において、
倍速指示の有無を判定する工程と、
倍速指示があったときに、キャリア周期に対応するカウント上限値の２分の１の半値カウント上限値を設定するとともに、前記比較基準値の２分の１の半値比較基準値を設定する工程と、
前記半値カウント上限値のもとで、前記ＰＷＭカウンタのカウント値と前記半値比較基準値との比較に基づいてＰＷＭ信号を生成する工程と、
前記半値カウント上限値および前記半値比較基準値でのＰＷＭ信号の出力を２回繰り返したか否かを判定する工程と、
２回繰り返したと判定するまでは前記半値カウント上限値のもとでのＰＷＭ信号の生成の工程へ戻る工程と、
２回繰り返したと判定したときに標準のカウント上限値と比較基準値へ戻す工程と
を含むものである。
【００４０】
このＰＷＭ回路制御方法によれば、倍速指示を行うことにより、標準の１キャリア周期におけるＰＷＭカウンタのカウント動作回数が２倍になるとともに、各カウント動作における比較基準値が標準時の２分の１となる。これにより、ＰＷＭ信号の有効パルス期間を２分割することができ、ＰＷＭ信号に基づく正弦波信号に含まれる高調波成分の分散性を高めることができる。
【発明の効果】
【００４１】
以上説明したように、本発明によれば、ＰＷＭ信号の有効パルス期間を時間軸方向でずれさせる制御が可能となり、このＰＷＭ信号に基づいて生成される正弦波信号において、それに含まれる高調波成分を時間軸方向で分散させることができ、雑音の発生を防止できる。
【発明を実施するための最良の形態】
【００４２】
以下、本発明にかかわるＰＷＭ回路の実施の形態を図面に基づいて詳細に説明する。
【００４３】
（実施の形態１）
図１は本発明の実施の形態１におけるＰＷＭ回路１０ａの構成を示すブロック図である。
【００４４】
ＰＷＭ回路１０ａは、ＰＷＭのキャリア周期決定用のカウント上限値を設定するためのカウント上限値設定レジスタ１１、クロック信号ＣＫをアップダウンカウントするＰＷＭカウンタ１２、ＰＷＭ信号Ｓｐのデューティ比決定用の比較基準値を設定するための基準値設定レジスタ１３、ＰＷＭカウンタ１２によるカウント値Ｓ１２を基準値設定レジスタ１３による比較基準値Ｓ１３と比較して、前者が後者を超えるときにアクティブのＰＷＭ信号Ｓｐを生成するコンパレータ１４を備えている。ＰＷＭカウンタ１２によるカウント値Ｓ１２はコンパレータ１４の非反転入力端子（＋）に入力される。コンパレータ１４の反転入力端子（−）には基準値設定レジスタ１３による比較基準値Ｓ１３が入力される。以上の構成要素は従来技術の場合と同様であるが、本実施の形態ではさらに、コンパレータ１４からの比較結果信号Ｓ１４を遅延させて遅延信号Ｓ１６を生成する遅延カウンタ１５を有した遅延手段１６と、キャリア周期Ｔごとに“Ｈ”，“Ｌ”を繰り返す切替制御信号Ｓ１７を出力する選択制御手段１７と、コンパレータ１４からの比較結果信号Ｓ１４と遅延手段１６からの遅延信号Ｓ１６を選択制御手段１７からの切替制御信号Ｓ１７によってキャリア周期Ｔごとに切り替える切替手段１８とを備えている。
【００４５】
図２は本実施の形態のＰＷＭ回路１０ａの動作を示すタイミングチャートである。
【００４６】
ＰＷＭカウンタ１２は、クロック信号ＣＫを入力し、“０”とカウント上限値設定レジスタ１１によるカウント上限値との間をアップダウンカウントし、カウント値Ｓ１２をコンパレータ１４に出力する。コンパレータ１４は、カウント値Ｓ１２を基準値設定レジスタ１３による比較基準値Ｓ１３と比較し、カウント値Ｓ１２が比較基準値Ｓ１３以下のときは“Ｌ”レベルの、カウント値Ｓ１２が比較基準値Ｓ１３を超えるときは“Ｈ”レベルの比較結果信号Ｓ１４を出力する。比較結果信号Ｓ１４は、遅延手段１６と切替手段１８とに出力される。遅延手段１６は、入力した比較結果信号Ｓ１４を遅延させて遅延信号Ｓ１６を生成し、切替手段１８に出力する。切替手段１８は、比較結果信号Ｓ１４と遅延信号Ｓ１６を入力し、選択制御手段１７からの切替制御信号Ｓ１７に基づいてキャリア周期Ｔごとに切り替え選択してＰＷＭ信号Ｓｐとして出力する。
【００４７】
第１の周期Ｔ１では切替制御信号Ｓ１７は“Ｌ”レベルであり、切替手段１８は比較結果信号Ｓ１４を選択する。第２の周期Ｔ２では切替制御信号Ｓ１７は“Ｈ”レベルであり、切替手段１８は遅延信号Ｓ１６を選択する。第３の周期Ｔ３では切替制御信号Ｓ１７は“Ｌ”レベルであり、切替手段１８は比較結果信号Ｓ１４を選択する。第４の周期Ｔ４では切替制御信号Ｓ１７は“Ｈ”レベルであり、切替手段１８は遅延信号Ｓ１６を選択する。
【００４８】
ＰＷＭ信号Ｓｐは、第１の周期Ｔ１では比較結果信号Ｓ１４、第２の周期Ｔ２では遅延信号Ｓ１６、第３の周期Ｔ３では比較結果信号Ｓ１４、第４の周期Ｔ４では遅延信号Ｓ１６となる。第１の周期Ｔ１および第３の周期Ｔ３では、ＰＷＭ信号Ｓｐの有効パルス期間はキャリア周期Ｔの中心Ｔｃに関して対称な波形を呈する。これに対して、第３の周期Ｔ３および第４の周期Ｔ４では、ＰＷＭ信号Ｓｐの有効パルス期間はキャリア周期Ｔの中心Ｔｃに関して非対称な波形を呈する。すなわち、比較結果信号Ｓ１４と遅延信号Ｓ１６との組み合わせからなるＰＷＭ信号Ｓｐの有効パルス期間の位相を時間軸方向で分散させることができる。
【００４９】
以上の結果として、ＰＷＭ信号Ｓｐからインバータ制御により生成される正弦波信号においては、それに含まれる高調波成分は位相的に分散されたものになる。そして、そのための構成は、従来技術のＰＷＭ回路に、遅延手段１６と選択制御手段１７と切替手段１８とを追加する比較的簡単な回路で実現することができる。
【００５０】
（実施の形態２）
図３は本発明の実施の形態２におけるＰＷＭ回路１０ｂの構成を示すブロック図である。
【００５１】
図３において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図１に示す構成要素に加えて、遅延手段１６における遅延カウンタ１５のカウント値を任意の値に設定できる遅延時間設定レジスタ１９を内蔵した位相調整量制御手段２０ｂを備えている。
【００５２】
図４は本実施の形態のＰＷＭ回路１０ｂの動作を示すタイミングチャートである。
【００５３】
位相調整量制御手段２０ｂにおける遅延時間設定レジスタ１９で、キャリア周期Ｔごとに異なる遅延時間を設定する。比較結果信号Ｓ１４に対する遅延信号Ｓ１６の遅延時間をτ１，τ２，τ３のようにキャリア周期Ｔごとに変化させることにより、比較結果信号Ｓ１４と遅延信号Ｓ１６との組み合わせからなるＰＷＭ信号Ｓｐの有効パルス期間の位相を時間軸方向で実施の形態１の場合よりもさらに分散させることができる。その結果として、ＰＷＭ信号Ｓｐに基づいて生成される正弦波信号においては、それに含まれる高調波成分を実施の形態１の場合よりも細かく分散させることができる。
【００５４】
（実施の形態３）
図５は本発明の実施の形態３におけるＰＷＭ回路１０ｃの構成を示すブロック図である。
【００５５】
図５において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図１に示す構成要素に加えて、遅延手段１６における遅延カウンタ１５のカウント値を乱数として設定できる乱数発生回路２１を内蔵した位相調整量制御手段２０ｃを備えている。乱数発生回路２１は、カウント上限値設定レジスタ１１のカウント上限値Ｓ１１と基準値設定レジスタ１３における比較基準値Ｓ１３とに基づいて適当な遅延時間を計算する。
【００５６】
図６は本実施の形態のＰＷＭ回路１０ｃの動作を示すタイミングチャートである。
【００５７】
乱数発生回路２１は、カウント上限値Ｓ１１と比較基準値Ｓ１３から適当な遅延時間を自動的に計算する。キャリア周期Ｔごとに異なる遅延時間を設定する主体が乱数発生回路２１になっている。すなわち、実施の形態２の場合には、キャリア周期Ｔごとに異なる遅延時間をソフトウェアで設定するが、本実施の形態の場合にはソフトウェアで設定する必要がない。したがって、従来と同様のソフトウェアのままで、ＰＷＭ信号に基づく正弦波信号に含まれる高調波成分を分散させることができる。しかも、乱数的な遅延時間設定であるので、正弦波信号に含まれる高調波成分の分散の度合いを実施の形態２の場合よりも高めることができる。
【００５８】
（実施の形態４）
図７は本発明の実施の形態４におけるＰＷＭ回路の制御を行うソフトウェアの構成を示すフローチャートである。
【００５９】
図７において、従来技術の図２８におけるのと同じ符号は同一の処理内容を示しているので、詳しい説明は省略する。異なる点は、ステップｎ５ａにおいて、基準値設定レジスタ１３にダウンカウント用の比較基準値を設定し、ステップｎ５ｂにおいて、基準値設定レジスタ１３にアップカウント用の比較基準値を設定することである。比較基準値Ｓ１３の変更は、ステップｎ５ａとステップｎ５ｂとを合わせて、キャリア周期Ｔごとに２回行う。
【００６０】
図８は本実施の形態における動作を示すタイミングチャートである。
【００６１】
ＰＷＭカウンタ１２のアップカウント時とダウンカウント時のオーバーフローに同期して、基準値設定レジスタ１３において比較基準値Ｓ１３の変更の処理を実行する。これにより、ＰＷＭカウンタ１２のアップカウント時とダウンカウント時で、基準値設定レジスタ１３に異なる値を設定する。
【００６２】
アップカウント時にオーバーフローすると、比較基準値Ｓ１３として基準値よりも増やしたダウンカウント用の比較基準値を設定することにより、ダウンカウント時のＰＷＭ信号Ｓｐが“Ｈ”レベルから“Ｌ”レベルに立ち下がるタイミングを基準より早める。また、ダウンカウント時にオーバーフローすると、比較基準値Ｓ１３として基準値よりも減らしたアップカウント用の比較基準値を設定することにより、アップカウント時のＰＷＭ信号Ｓｐが“Ｌ”レベルから“Ｈ”レベルに立ち上がるタイミングを基準より早める。結果として、ＰＷＭ信号Ｓｐは基準よりも位相が早くなる。
【００６３】
上記とは逆に、アップカウント時にオーバーフローすると、比較基準値Ｓ１３として基準値よりも減らしたダウンカウント用の比較基準値を設定することにより、ダウンカウント時のＰＷＭ信号Ｓｐが“Ｈ”レベルから“Ｌ”レベルに立ち下がるタイミングを基準より遅くする。また、ダウンカウント時にオーバーフローすると、比較基準値Ｓ１３として基準値よりも増やしたアップカウント用の比較基準値を設定することにより、アップカウント時のＰＷＭ信号Ｓｐが“Ｌ”レベルから“Ｈ”レベルに立ち上がるタイミングを基準より遅くする。結果として、ＰＷＭ信号Ｓｐは基準よりも位相が遅くなる。
【００６４】
いずれの場合も、基準値より増やす量と基準値より減らす量を等しくすることにより、結果としてＰＷＭ信号Ｓｐのデューティ比は基準のときのデューティ比と等しくなる。
【００６５】
本実施の形態によれば、ＰＷＭ信号Ｓｐに基づく正弦波信号に含まれる高調波成分をより広範囲に分散させることができる。
【００６６】
（実施の形態５）
図９は本発明の実施の形態５におけるＰＷＭ回路１０ｄの構成を示すブロック図である。
【００６７】
ＰＷＭ回路１０ｄは、ＰＷＭのキャリア周期決定用のカウント上限値を設定するためのカウント上限値設定レジスタ１１、クロック信号ＣＫをアップダウンカウントするＰＷＭカウンタ１２、ＰＷＭ信号Ｓｐの有効パルス期間開始点設定値を設定するための開始点レジスタ１３ａと有効パルス期間終了点設定値を設定するための終了点レジスタ１３ｂ、ＰＷＭカウンタ１２がアップカウント状態かダウンカウント状態かを示すアップダウン識別信号Ｓ１２ａに基づいて切替制御信号Ｓ２２を生成出力するカウント状態読出しレジスタ２２と、開始点レジスタ１３ａからの開始点設定値Ｓ１３ａと終了点レジスタ１３ｂからの終了点設定値Ｓ１３ｂをカウント状態読出しレジスタ２２からの切替制御信号Ｓ２２によってキャリア周期Ｔごとに切り替える切替手段２３と、ＰＷＭカウンタ１２によるカウント値Ｓ１２を切替手段２３からの比較基準値Ｓ２３と比較して、前者が後者を超えるときにアクティブのＰＷＭ信号Ｓｐを生成するコンパレータ１４を備えている。
【００６８】
図１０は本実施の形態のＰＷＭ回路１０ｄの動作を示すタイミングチャートである。
【００６９】
切替手段２３は、カウント状態読出しレジスタ２２からの切替制御信号Ｓ２２に基づいてＰＷＭカウンタ１２がアップカウント時には開始点レジスタ１３ａからの開始点設定値Ｓ１３ａを選択する。この開始点設定値Ｓ１３ａは低めに設定されている。ＰＷＭカウンタ１２によるカウント値Ｓ１２が開始点設定値Ｓ１３ａを超えると、コンパレータ１４の出力であるＰＷＭ信号Ｓｐは立ち上がる。
【００７０】
また、切替手段２３は、切替制御信号Ｓ２２に基づいてＰＷＭカウンタ１２がダウンカウント時には終了点レジスタ１３ｂからの終了点設定値Ｓ１３ｂを選択する。この終了点設定値Ｓ１３ｂは高めに設定されている。ＰＷＭカウンタ１２によるカウント値Ｓ１２が終了点設定値Ｓ１３ｂを超えると、コンパレータ１４の出力であるＰＷＭ信号Ｓｐは立ち下がる。
【００７１】
以上により、ＰＷＭ信号Ｓｐはキャリア周期Ｔの中心Ｔｃに対して相対的に位相が進んだ状態となる。
【００７２】
上記とは逆に、開始点レジスタ１３ａの開始点設定値Ｓ１３ａを高めに設定し、終了点レジスタ１３ｂの終了点設定値Ｓ１３ｂを低めに設定すると、ＰＷＭ信号Ｓｐはキャリア周期Ｔの中心Ｔｃに対して相対的に位相が遅れた状態となる。
【００７３】
本実施の形態によれば、ＰＷＭ信号Ｓｐに基づく正弦波信号に含まれる高調波成分を従来技術に比べて、より広範囲に分散させることができる。
【００７４】
（実施の形態６）
図１１は本発明の実施の形態６におけるＰＷＭ回路１０ｅの構成を示すブロック図である。
【００７５】
図１１において、実施の形態５の図９におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図９に示す構成要素の開始点レジスタ１３ａ、終了点レジスタ１３ｂおよび切替手段２３が省略され、代わりに、基準値設定レジスタ１３、位相調整量制御手段２０および比較値制御手段２４が追加されている。比較値制御手段２４は、基準値設定レジスタ１３の比較基準値Ｓ１３と位相調整量制御手段２０の位相調整量Ｓ２０とカウント状態読出しレジスタ２２からの加算減算切替信号Ｓ２２ａとに基づいて比較基準値Ｓ２４を生成し、コンパレータ１４へ出力する。
【００７６】
図１２は比較値制御手段２４の詳しい構成を示すブロック図である。
【００７７】
比較値制御手段２４は、基準値設定レジスタ１３における設定の比較基準値Ｓ１３に位相調整量制御手段２０の位相調整量Ｓ２０を加算する加算手段２５と、比較基準値Ｓ１３から位相調整量Ｓ２０を減算する減算手段２６と、加算結果Ｓ２５と減算結果Ｓ２６をカウント状態読出しレジスタ２２からの加算減算切替信号Ｓ２２ａによってキャリア周期Ｔごとに切り替える切替手段２７とを備えている。
【００７８】
図１３は本実施の形態のＰＷＭ回路１０ｅの動作を示すタイミングチャートである。
【００７９】
第１の周期Ｔ１において、位相調整量制御手段２０では、その位相調整量Ｓ２０が小さめに設定されている。
【００８０】
ＰＷＭカウンタ１２のアップカウント時には、切替手段２７は減算手段２６からの減算結果Ｓ２６を選択する。この減算結果Ｓ２６は、設定の比較基準値Ｓ１３から位相調整量Ｓ２０を減算したものである。減算結果Ｓ２６は低めとなる。ＰＷＭカウンタ１２によるカウント値Ｓ１２が減算結果Ｓ２６を超えると、コンパレータ１４の出力であるＰＷＭ信号Ｓｐは立ち上がる。
【００８１】
また、ＰＷＭカウンタ１２のダウンカウント時には、切替手段２７は加算手段２５からの加算結果Ｓ２５を選択する。この加算結果Ｓ２５は、設定の比較基準値Ｓ１３に位相調整量Ｓ２０を加算したものである。加算結果Ｓ２５は高めとなる。ＰＷＭカウンタ１２によるカウント値Ｓ１２が加算結果Ｓ２５を超えると、コンパレータ１４の出力であるＰＷＭ信号Ｓｐは立ち下がる。
【００８２】
以上により、ＰＷＭ信号Ｓｐはキャリア周期Ｔの中心Ｔｃに対して相対的に位相が進んだ状態となる。
【００８３】
第２の周期Ｔ２において、位相調整量制御手段２０では、その位相調整量Ｓ２０が大きめに設定されている。
【００８４】
ＰＷＭカウンタ１２のアップカウント時には、位相調整量Ｓ２０が第１の周期Ｔ１よりも大きくなり、切替手段２７が選択する減算結果Ｓ２６は、第１の周期Ｔ１よりもさらに低めとなっている。ＰＷＭカウンタ１２によるカウント値Ｓ１２が減算結果Ｓ２６を超えると、コンパレータ１４の出力であるＰＷＭ信号Ｓｐは立ち上がるが、その立ち上がりタイミングは、第１の周期Ｔ１よりも早めになる。
【００８５】
また、ＰＷＭカウンタ１２のダウンカウント時には、切替手段２７が選択する加算結果Ｓ２５は、第１の周期Ｔ１よりもさらに高めとなっている。ＰＷＭカウンタ１２によるカウント値Ｓ１２が加算結果Ｓ２５を超えると、コンパレータ１４の出力であるＰＷＭ信号Ｓｐは立ち下がるが、その立ち下がりタイミングは、第１の周期Ｔ１よりも早めになる。
【００８６】
以上により、ＰＷＭ信号Ｓｐはキャリア周期Ｔの中心Ｔｃに対して、第１の周期Ｔ１よりもさらに位相が進んだ状態となる。
【００８７】
第３の周期Ｔ３では第１の周期Ｔ１と同様であり、第４の周期Ｔ４では第２の周期Ｔ２と同様である。
【００８８】
以上のように本実施の形態によれば、ＰＷＭカウンタ１２のカウント値Ｓ１２に対する比較基準値をアップカウント時とダウンカウント時で変更することにより、ＰＷＭ信号Ｓｐに基づく正弦波信号に含まれる高調波成分を分散させることができる。しかも、用いる基準値設定レジスタは１つでよく、ソフトウェアに負担をかけずにすむ。
【００８９】
（実施の形態７）
図１４は本発明の実施の形態７におけるＰＷＭ回路１０ｆの構成を示すブロック図である。
【００９０】
図１４において、実施の形態６の図１１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図１１に示す構成要素に加えて、キャリア周期Ｔの中心Ｔｃに対するＰＷＭ信号Ｓｐの位相ずれの方向を進み側（マイナス側）と遅れ側（プラス側）のいずれにも設定できる位相ずれ方向設定手段２８が追加されている。位相ずれ方向設定手段２８の位相ずれ方向Ｓ２８は比較値制御手段２４ａに入力される。
【００９１】
図１５は比較値制御手段２４ａの詳しい構成を示すブロック図である。
【００９２】
比較値制御手段２４ａは、実施の形態と同様の加算手段２５、減算手段２６、切替手段２７に加えて、カウント状態読出しレジスタ２２の反転論理を作るインバータ２９と、カウント状態読出しレジスタ２２の切替制御信号Ｓ２２とその反転論理Ｓ２９を位相ずれ方向設定手段２８からの位相ずれ方向Ｓ２８によって切り替える切替手段３０とを備えている。
【００９３】
カウント状態読出しレジスタ２２の切替制御信号Ｓ２２と位相ずれ方向設定手段２８の位相ずれ方向Ｓ２８によって、基準値設定レジスタ１３における設定の比較基準値Ｓ１３と位相調整量制御手段２０の位相調整量Ｓ２０との加算結果Ｓ２５と減算結果Ｓ２６から選択し、コンパレータ１４へ出力する比較基準値Ｓ２４ａを生成する。
【００９４】
図１６は本実施の形態のＰＷＭ回路１０ｆの動作を示すタイミングチャートである。
【００９５】
第１および第２の周期Ｔ１，Ｔ２での動作は、位相ずれ方向設定手段２８からの位相ずれ方向Ｓ２８が“Ｌ”レベルであるので、切替手段３０はカウント状態読出しレジスタ２２の出力である切替制御信号Ｓ２２をそのまま加算減算切替信号Ｓ３０として出力し、切替手段２７を制御する。周期の前半は減算結果Ｓ２６をコンパレータ１４に出力し、周期の後半では加算結果Ｓ２５をコンパレータ１４に出力する。その結果は、実施の形態の場合と同様である。第１の周期Ｔ１では、ＰＷＭ信号Ｓｐはキャリア周期Ｔの中心Ｔｃに対して位相が進み、第２の周期Ｔ２では、第１の周期Ｔ１よりもさらに位相が進んだ状態となる。
【００９６】
第３および第４の周期Ｔ３，Ｔ４では、位相ずれ方向Ｓ２８が“Ｈ”レベルに反転し、切替手段３０はインバータ２９の出力を加算減算切替信号Ｓ３０として選択し、切替手段２７を制御する。その結果、上記とは逆に、周期の前半は加算結果Ｓ２５をコンパレータ１４に出力し、周期の後半では減算結果Ｓ２６をコンパレータ１４に出力する。したがって、第３の周期Ｔ３では、ＰＷＭ信号Ｓｐはキャリア周期Ｔの中心Ｔｃに対して位相が遅れ、第４の周期Ｔ４では、第３の周期Ｔ３よりもさらに位相が遅れた状態となる。
【００９７】
以上のように本実施の形態によれば、ＰＷＭ信号Ｓｐの有効パルス期間をキャリア周期Ｔの中心Ｔｃに対してずれ量だけでなくずれの方向をも可変する。したがって、ＰＷＭ信号Ｓｐに基づく正弦波信号に含まれる高調波成分を実施の形態６の場合よりもさらに広範囲に分散させることができる。
【００９８】
（実施の形態８）
図１７は本発明の実施の形態８におけるＰＷＭ回路１０ｇの構成を示すブロック図である。
【００９９】
このＰＷＭ回路１０ｇは、カウント上限値設定レジスタ１１と、クロック信号ＣＫをアップカウントするＰＷＭカウンタ１２ｂと、ＰＷＭ信号Ｓｐの有効パルス期間開始点設定値を設定するための開始点レジスタ１３ａと、有効パルス期間終了点設定値を設定するための終了点レジスタ１３ｂと、ＰＷＭカウンタ１２ｂによるカウント値Ｓ１２ｂを開始点レジスタ１３ａの開始点設定値Ｓ１３ａと比較して、前者が後者を超えるときにアクティブの比較結果信号Ｓ１４ａを生成する第１のコンパレータ１４ａと、ＰＷＭカウンタ１２ｂによるカウント値Ｓ１２ｂを終了点レジスタ１３ｂの終了点設定値Ｓ１３ｂと比較して、前者が後者を超えるときにアクティブの比較結果信号Ｓ１４ｂを生成する第２のコンパレータ１４ｂと、２つの比較結果信号Ｓ１４ａ，Ｓ１４ｂの排他的論理和をとり、ＰＷＭ信号Ｓｐとして出力する論理合成回路としてのＥＸＯＲ回路３１とを備えている。ＰＷＭカウンタ１２ｂは、ダウンカウントはせず、アップカウントのみを行うカウンタである。
【０１００】
図１８は本実施の形態のＰＷＭ回路１０ｇの動作を示すタイミングチャートである。
【０１０１】
ＥＸＯＲ回路３１は、第１の比較結果信号Ｓ１４ａと第２の比較結果信号Ｓ１４ｂとの論理が互いに相違するとき、ここでは第１の比較結果信号Ｓ１４ａが“Ｈ”レベルで第２の比較結果信号Ｓ１４ｂが“Ｌ”レベルのときに、“Ｈ”レベルとなるＰＷＭ信号Ｓｐを出力する。開始点レジスタ１３ａの開始点設定値Ｓ１３ａおよび終了点レジスタ１３ｂの終了点設定値Ｓ１３ｂを調整することにより、ＰＷＭ信号Ｓｐの立ち上がりタイミングと立ち下がりタイミングとを可変することができる。すなわち、ＰＷＭ信号Ｓｐに基づく正弦波信号に含まれる高調波成分をより広範囲に分散させることができる。
【０１０２】
（実施の形態９）
図１９は本発明の実施の形態９におけるＰＷＭ回路の制御を行うソフトウェアの構成を示すフローチャートである。図２０は本実施の形態のＰＷＭ回路の動作を示すタイミングチャートである。
【０１０３】
図１９において、ステップｎ８において、カウント上限値（キャリア周期）を１／２にするかの判断を行う。この判断が否定的となるときはステップｎ５に進む。次の周期では、ステップｎ８の判断が肯定的となり、ステップｎ９に進む。ステップｎ９において、カウント上限値設定レジスタ１１を元のカウント上限値の２分の１に設定し、次いでステップｎ１０において、基準値設定レジスタ１３の設定値を１／２にする。そして、ステップｎ１１において、変数Ｎを“０”にセットし、同じ設定値のままＰＷＭカウンタ１２のアップダウンカウント動作を２回繰り返す。つまり、ステップｎ１３で変数Ｎをインクリメントし、ステップｎ１４で変数Ｎが“２”に達したか否かを判定し、達していなければ、同じ設定値のままＰＷＭカウンタ１２のアップダウンカウント動作を繰り返し、２回繰り返すと、ステップｎ１５に進んでカウント上限値設定レジスタ１１の設定値を元の値に戻す。
【０１０４】
以上の動作により、１キャリア周期Ｔ内に本来の１／２の幅のＰＷＭ信号Ｓｐのパルスを２つ生成することになる。１キャリア周期Ｔ内では、デューティ比は変化しない。
【０１０５】
以上のように本実施の形態によれば、キャリア周期Ｔ内でのデューティ比を変化させない状態で、ＰＷＭ信号Ｓｐのパルスの生成タイミングをずらすことができる。したがって、ＰＷＭ信号Ｓｐに基づく正弦波信号に含まれる高調波成分を分散させることができる。
【０１０６】
（実施の形態１０）
図２１は本発明の実施の形態１０におけるＰＷＭ回路１０ｈの構成を示すブロック図である。
【０１０７】
このＰＷＭ回路１０ｈは、カウント上限値設定レジスタ１１、ＰＷＭカウンタ１２、基準値設定レジスタ１３、コンパレータ１４のほかに、１ビット右シフト回路３２，３３、第１および第２の切替手段３４，３５、キャリア周期制御手段３６を備えている。
【０１０８】
１ビット右シフト回路３２は、カウント上限値設定レジスタ１１のカウント上限値Ｓ１１を１ビットだけ右シフトすることにより、カウント上限値Ｓ１１の２分の１の半値カウント上限値Ｓ３２を生成出力する。第１の切替手段３４は、キャリア周期制御手段３６からの倍速指示Ｓ３６に従って、カウント上限値Ｓ１１と半値カウント上限値Ｓ３２のいずれか一方を選択する。
【０１０９】
１ビット右シフト回路３３は、基準値設定レジスタ１３の比較基準値Ｓ１３を１ビットだけ右シフトすることにより、比較基準値Ｓ１３の２分の１の半値比較基準値Ｓ３３を生成出力する。第２の切替手段３５は、キャリア周期制御手段３６からの倍速指示Ｓ３６に従って、比較基準値Ｓ１３と半値比較基準値Ｓ３３のいずれか一方を選択する。
【０１１０】
以上のように、カウント上限値設定レジスタ１１を変更せずに、ＰＷＭカウンタ１２のカウント値の上限を可変することができる。また、基準値設定レジスタ１３を変更せずに、カウント値Ｓ１２に対する比較基準値を可変することができる。
【０１１１】
図２２は本実施の形態におけるＰＷＭ回路１０ｈの動作を示すタイミングチャートである。
【０１１２】
第１の周期Ｔ１では、キャリア周期制御手段３６の倍速指示Ｓ３６はインアクティブの“Ｌ”レベルとなっている。このとき、第１の切替手段３４はカウント上限値Ｓ１１を実効上限値Ｓ３４としてＰＷＭカウンタ１２にセットする。また、第２の切替手段３５は比較基準値Ｓ１３を実効比較基準値Ｓ３５としてコンパレータ１４に与える。ＰＷＭカウンタ１２は大きな山の波形でのアップダウンカウントを行う。コンパレータ１４から出力されるＰＷＭ信号Ｓｐは、キャリア周期Ｔの中心Ｔｃを対称軸とする波形となる。
【０１１３】
第２の周期Ｔ２では、キャリア周期制御手段３６の倍速指示Ｓ３６はアクティブの“Ｈ”レベルとなる。このとき、第１の切替手段３４は、１ビット右シフト回路３２からの２分の１の半値カウント上限値Ｓ３２を実効上限値Ｓ３４としてＰＷＭカウンタ１２にセットする。また、第２の切替手段３５は、１ビット右シフト回路３３からの２分の１の半値比較基準値Ｓ３３を実効比較基準値Ｓ３５としてコンパレータ１４に与える。ＰＷＭカウンタ１２は小さな山の波形でのアップダウンカウントを行う。コンパレータ１４から出力されるＰＷＭ信号Ｓｐは、２分の１のキャリア周期Ｔ′の中心Ｔｃ′を対称軸とする波形となり、これは基準のキャリア周期Ｔ内で２つのパルスとなり、キャリア周期Ｔの中心Ｔｃから大きくずれたものとなる。
【０１１４】
以上のように本実施の形態によれば、キャリア周期Ｔ内でのデューティ比を変化させない状態で、ＰＷＭ信号Ｓｐのパルス生成のタイミングをずらすことができる。したがって、ＰＷＭ信号Ｓｐに基づく正弦波信号に含まれる高調波成分の分散の度合いを高めることができる。
【０１１５】
（実施の形態１１）
上記の実施の形態１０の場合に、ＰＷＭカウンタ１２がオーバーフロー、アンダーフローしたことを原因としてＣＰＵに対してオーバーフロー割込み、アンダーフロー割込みを伝えるとき、倍速指示Ｓ３６をアクティブにすれば、オーバーフロー、アンダーフローのタイミングが正規のタイミングからずれてしまう。そこでは、キャリア周期制御手段３６の動作を加味してソフトウェアでの割込み処理を特別に調整しなければならない。本実施の形態１１は、これに対応するものである。
【０１１６】
図２３は本発明の実施の形態１１におけるマイクロコントローラ４０の構成を示すブロック図である。
【０１１７】
マイクロコントローラ４０は、実施の形態１０のＰＷＭ回路１０ｈに割込み出力制御手段３７を加えた構成のＰＷＭ回路１０ｉと、ＣＰＵ３８とを備えた構成になっている。割込み出力制御手段３７は、ＰＷＭカウンタ１２のオーバーフローおよびアンダーフローに起因して発生するアンダーフロー割込みおよびオーバーフロー割込みを検出して、ＣＰＵ３８に対して割込み信号Ｓ３７を出力する。割込み出力制御手段３７は、キャリア周期制御手段３６によりＰＷＭカウンタ１２のカウント上限値が変更されても、変更されていないときと同じタイミングで割込み信号Ｓ３７を発生する。
【０１１８】
図２４は本実施の形態のＰＷＭ回路１０ｉの動作を示すタイミングチャートである。
【０１１９】
キャリア周期制御手段３６の倍速指示Ｓ３６が“Ｌ”レベルの第１の周期Ｔ１では、ＰＷＭカウンタ１２がオーバーフローをしたとき、割込み出力制御手段３７は、倍速指示Ｓ３６が“Ｌ”レベルであるので、ＣＰＵ３８に対する割込み信号Ｓ３７として同じくオーバーフローの割込み信号を出力する。また、ＰＷＭカウンタ１２がアンダーフローしたとき、割込み出力制御手段３７は、割込み信号Ｓ３７として同じくアンダーフローの割込み信号を出力する。
【０１２０】
一方、キャリア周期制御手段３６の倍速指示Ｓ３６が“Ｈ”レベルの第２の周期Ｔ２では、ＰＷＭカウンタ１２がオーバーフローをしたとき、割込み出力制御手段３７は、倍速指示Ｓ３６が“Ｈ”レベルであるので、ＣＰＵ３８に対する割込み信号Ｓ３７は出力しない。また、ＰＷＭカウンタ１２がアンダーフローしたとき、そのアンダーフローが１回目のときは、割込み出力制御手段３７は、倍速指示Ｓ３６が“Ｈ”レベルであるので、割込み信号Ｓ３７として逆のオーバーフローの割込み信号を出力し、そのアンダーフローが２回目のときは、割込み出力制御手段３７は、割込み信号Ｓ３７として同じくアンダーフローの割込み信号を出力する。
【０１２１】
以上のように本実施の形態によれば、キャリア周期制御手段３６の動作を意識せずに、ソフトウェアでの割込み処理を作成することができる。
【産業上の利用可能性】
【０１２２】
本発明のＰＷＭ回路は、インバータ制御のモータ、特には、エアコン、洗濯機、冷蔵庫等の家電製品の騒音軽減に有用である。
【図面の簡単な説明】
【０１２３】
【図１】本発明の実施の形態１におけるＰＷＭ回路の構成を示すブロック図
【図２】本発明の実施の形態１におけるＰＷＭ回路の動作を示すタイミングチャート
【図３】本発明の実施の形態２におけるＰＷＭ回路の構成を示すブロック図
【図４】本発明の実施の形態２におけるＰＷＭ回路の動作を示すタイミングチャート
【図５】本発明の実施の形態３におけるＰＷＭ回路の構成を示すブロック図
【図６】本発明の実施の形態３におけるＰＷＭ回路の動作を示すタイミングチャート
【図７】本発明の実施の形態４におけるＰＷＭ回路の制御を行うソフトウェアの構成を示すフローチャート
【図８】本発明の実施の形態４のソフトウェアの動作を示すタイミングチャート
【図９】本発明の実施の形態５におけるＰＷＭ回路の構成を示すブロック図
【図１０】本発明の実施の形態５におけるＰＷＭ回路の動作を示すタイミングチャート
【図１１】本発明の実施の形態６におけるＰＷＭ回路の構成を示すブロック図
【図１２】本発明の実施の形態６における比較値制御手段の構成を示すブロック図
【図１３】本発明の実施の形態６におけるＰＷＭ回路の動作を示すタイミングチャート
【図１４】本発明の実施の形態７におけるＰＷＭ回路の構成を示すブロック図
【図１５】本発明の実施の形態７における比較値制御手段の構成を示すブロック図
【図１６】本発明の実施の形態７におけるＰＷＭ回路の動作を示すタイミングチャート
【図１７】本発明の実施の形態８におけるＰＷＭ回路の構成を示すブロック図
【図１８】本発明の実施の形態８のＰＷＭ回路のタイミングチャート
【図１９】本発明の実施の形態９のソフトウェアのフローチャート
【図２０】本発明の実施の形態９のソフトウェアの動作を示すタイミングチャート
【図２１】本発明の実施の形態１０におけるＰＷＭ回路の構成を示すブロック図
【図２２】本発明の実施の形態１０におけるＰＷＭ回路の動作を示すタイミングチャート
【図２３】本発明の実施の形態１１におけるマイクロコントローラの構成を示すブロック図
【図２４】本発明の実施の形態１１におけるＰＷＭ回路の動作を示すタイミングチャート
【図２５】従来のＰＷＭ回路の構成を示すブロック図
【図２６】従来のＰＷＭ回路の動作を示すタイミングチャート
【図２７】従来のＰＷＭ回路を有するマイクロコントローラによるモータ制御システムの構成を示すブロック図
【図２８】従来のモータ制御システムのソフトウェアにかかわるフローチャート
【符号の説明】
【０１２４】
１０ａ〜１０ｊ  ＰＷＭ回路
１１  カウント上限値設定レジスタ
１２  ＰＷＭカウンタ
１３  基準値設定レジスタ
１３ａ  開始点レジスタ
１３ｂ  終了点レジスタ
１４  コンパレータ
１４ａ  第１のコンパレータ
１４ｂ  第２のコンパレータ
１５  遅延カウンタ
１６  遅延手段
１７  選択制御手段
１８，２３，２７，３０  切替手段
１９  遅延時間設定レジスタ
２０  位相調整量制御手段
２０ｂ，２０ｃ  位相調整量制御手段
２１  乱数発生回路
２２  カウント状態読出しレジスタ
２４，２４ａ  比較値制御手段
２５  加算手段
２６  減算手段
２８  位相ずれ方向設定手段
２９  インバータ
３１  ＥＸＯＲ回路
３２，３３  １ビット右シフト回路
３４  第１の切替手段
３５  第２の切替手段
３６  キャリア周期制御手段
３７  割込み出力制御手段
３８  ＣＰＵ
４０  マイクロコントローラ
Ｓｐ  ＰＷＭ信号
Ｓ１２  カウント値
Ｓ１２ａ  アップダウン識別信号
Ｓ１３，Ｓ２３  比較基準値
Ｓ１３ａ  有効パルス期間開始点設定値
Ｓ１３ｂ  有効パルス期間終了点設定値
Ｓ１４  比較結果信号
Ｓ１６  遅延信号
Ｓ１７  切替制御信号
Ｓ２０  位相調整量
Ｓ２２  切替制御信号
Ｓ２２ａ  加算減算切替信号
Ｓ２８  位相ずれ方向
Ｓ３２  半値カウント上限値
Ｓ３３  半値比較基準値
Ｓ３４  実効上限値
Ｓ３５  実効比較基準値
Ｓ３６  倍速指示
Ｓ３７  割込み信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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