(57)【要約】【課題】  耐圧を向上させることが可能な半導体装置を提供することを目的とする。【解決手段】  ドレイン領域６１と、チャネル領域６２と、ソース領域６３と、ソース領域６３の表面からチャネル領域６２を貫通してドレイン領域６１まで達するように形成されるトレンチ６４内に深さ方向に対して垂直方向に２分割されて形成されるゲート電極２と、トレンチ６４内の側壁とゲート電極２との間に形成されるゲート酸化膜３と、トレンチ内６４の底部とゲート電極２との間に形成されゲート酸化膜３よりも厚く形成されるゲート酸化膜４と、２分割のゲート電極２の間全体に形成されるゲート酸化膜５とを備えて半導体装置１を構成する。【選択図】      図１
2006228920.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体領域と、
前記第１の半導体領域と反対の導電型からなり前記第１の半導体領域の一方面側の所定領域に形成される第２の半導体領域と、
前記第２の半導体領域と同じ導電型からなり前記第１の半導体領域の他方面側に形成される第３の半導体領域と、
前記第２の半導体領域の表面から前記第１の半導体領域を貫通して前記第３の半導体領域まで達するように形成されるトレンチと、
前記トレンチ内に深さ方向に対して垂直方向に２分割されて形成されるゲート電極と、
前記トレンチ内の側壁と前記ゲート電極との間に形成される第１のゲート絶縁膜と、
前記トレンチ内の底部と前記ゲート電極との間に形成され前記第１のゲート絶縁膜よりも厚く形成される第２のゲート絶縁膜と、
前記各ゲート電極の間全体に形成される第３のゲート絶縁膜と、
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜の２〜３倍の厚さで形成される、
ことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記ゲート電極は、前記第１のゲート絶縁膜の１．５〜３．５倍の厚さで形成される、
ことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記ゲート電極は、前記第３のゲート絶縁膜の幅が前記トレンチの幅の半分よりも大きく形成される、
ことを特徴とする半導体装置。
【請求項５】
請求項１〜４の何れか１項に記載の半導体装置であって、
当該半導体装置は、ＭＯＳＦＥＴであり、
前記第２の半導体領域は、前記ＭＯＳＦＥＴのソース領域であり、
前記第３の半導体領域は、前記ＭＯＳＦＥＴのドレイン領域である、
ことを特徴とする半導体装置。
【請求項６】
請求項１〜４の何れか１項に記載の半導体装置であって、
前記第１の半導体領域と同じ導電型からなり前記第３の半導体領域の前記第１の半導体領域の反対側に設けられる第４の半導体領域を備える、ＩＧＢＴである、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートによって生じる電界効果を有する半導体装置に関し、特には、チャネル領域よりも深く形成されたトレンチ内にゲート電極を備える半導体装置の構造に関する。
【背景技術】
【０００２】
図５は、既存の半導体装置を示す図である。
図５に示す半導体装置６０は、ｎチャネルのＭＯＳＦＥＴであって、ｎ−型の半導体からなり不図示の基板上に設けられるドレイン領域６１と、ｐ−型の半導体からなりドレイン領域６１上に設けられるチャネル領域６２と、ｎ＋型の半導体からなりチャネル領域６２の表面に形成されるソース領域６３と、ソース領域６３の表面からチャネル領域６２を貫通してドレイン領域６１まで達するように形成されるトレンチ６４内にゲート酸化膜６５を介して形成されるゲート電極６６と、トレンチ６４内のゲート電極６６間にゲート酸化膜６７を介して形成されるフローティングゲート電極６８とを備えて構成されている。なお、ドレイン領域６１にはドレイン電極が配線され、ソース領域６３にはソース電極が配線されるものとする。また、ゲート電極６６とフローティングゲート電極６８とが電気的に接続されていてもよい。
【０００３】
上記半導体装置６０は、いわゆる、縦型トレンチＭＯＳＦＥＴと呼ばれるものであって、集積度を上げることができるためオン抵抗を小さくすることができるというメリットがある。
【０００４】
しかしながら、一般に、縦型トレンチＭＯＳＦＥＴの半導体装置において、トレンチの底部のゲート酸化膜が薄いと、その半導体装置がオフのとき、トレンチの底部、特にコーナ部分に電界が集中し耐圧が低下してしまうという問題がある。
【０００５】
この問題に対して、上記半導体装置６０では、トレンチ６４の底部、特にコーナ部分のゲート酸化膜６５を厚くすることにより、半導体装置６０がオフのときのトレンチ６４の底部のコーナ部分の電界集中を緩和し耐圧の低下を抑えている（例えば、特許文献１参照）。
【０００６】
また、同様に、耐圧の低下を抑えるために、横型トレンチＭＯＳＦＥＴと呼ばれる半導体装置において、トレンチ内にフローティングゲート電極（第１のフィールドプレート及び第２のフィールドプレート）が形成されているものもある（例えば、特許文献２参照）。
【特許文献１】特許第２７５３１５５号    （第２〜５頁、第１〜１７図）
【特許文献２】特開２００３−８００６号  （第３〜８頁、第１〜８図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記半導体装置６０（または上記横型トレンチＭＯＳＦＥＴ）のように、フローティングゲート電極６８がトレンチ６４の底部の形状に沿って形成されていると、そのフローティングゲート電極６８に電荷が蓄積したときトレンチ６４の底部付近の電気特性が変動してしまうという問題がある。例えば、フローティングゲート電極６８に負の電荷が蓄積する場合では、トレンチ６４の底部の電位が下がりその分耐圧が下がってしまう。
【０００８】
また、フローティングゲート電極６８の全域の電位は、ゲート電極６６とほぼ同電位となるため、上記半導体装置６０のように、フローティングゲート電極６８がトレンチ６４の底部の形状に沿って形成されていると、トレンチ６４の底部付近の電位がゲート電極６６の電位とほぼ同電位となる。そのため、トレンチ６４の底部のコーナ部分に電界が集中することを緩和させる効果が得難く、耐圧を向上させるには至っていない。
【０００９】
そこで、本発明では、耐圧を向上させることが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の半導体装置は、第１の半導体領域と、前記第１の半導体領域と反対の導電型からなり前記第１の半導体領域の一方面側の所定領域に形成される第２の半導体領域と、前記第２の半導体領域と同じ導電型からなり前記第１の半導体領域の他方面側に形成される第３の半導体領域と、前記第２の半導体領域の表面から前記第１の半導体領域を貫通して前記第３の半導体領域まで達するように形成されるトレンチと、前記トレンチ内に深さ方向に対して垂直方向に２分割されて形成されるゲート電極と、前記トレンチ内の側壁と前記ゲート電極との間に形成される第１のゲート絶縁膜と、前記トレンチ内の底部と前記ゲート電極との間に形成され前記第１のゲート絶縁膜よりも厚く形成される第２のゲート絶縁膜と、前記各ゲート電極の間全体に形成される第３のゲート絶縁膜とを備えることを特徴とする。
【００１１】
このように、ゲート電極を２分割しているので、トレンチの中央付近にゲート電極がなくなる。そのため、半導体装置がオフのとき、トレンチの底部のコーナ部分からトレンチの底部の中央付近にいくにつれて徐々に電位が上がる。すなわち、トレンチの底部の中央付近の仮想電極に正の電圧を印加した場合とほぼ同等と考えられる。また、第２のゲート絶縁膜を第１のゲート絶縁膜よりも厚くしているので、トレンチの底部のコーナ部分の電界集中を緩和させることができる。これにより、ゲート電極を２分割にすることによるトレンチの底部のコーナ部分の電界集中を緩和することができる。また、フローティングゲート電極を備えていないため、トレンチの底部の電気特性が安定している。従って、上記半導体装置は、ゲート電極を２分割しない場合の半導体装置（フローティングゲート電極を備える半導体装置を含む）に比べて、トレンチの底部の中央付近の仮想電極に正の電圧を印加することができる分、トレンチの底部のコーナ部分の電界集中をゲート電極と仮想電極とにより分散させることができ、トレンチの底部のコーナ部分の電界集中を十分に緩和させることができる。そのため、上記半導体装置は、ゲート電極を２分割しない場合の半導体装置に比べて、耐圧を向上させることができる。
【００１２】
また、上記半導体装置において、前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜の２〜３倍の厚さで形成されてもよい。
また、上記半導体装置において、前記ゲート電極は、前記第１のゲート絶縁膜の１．５〜３．５倍の厚さで形成されてもよい。
【００１３】
また、上記半導体装置において、前記ゲート電極は、前記ゲート電極の間隔が前記トレンチの幅の半分よりも大きく形成されてもよい。
このように、ゲート電極の間隔を広くすることにより、半導体装置がオフのときのトレンチの底部の中央付近の仮想電極の電位をさらに上昇させることができる。これにより、上記半導体装置は、トレンチの底部のコーナ部分の電界集中をさらに仮想電極側に分散させることができるので、ゲート電極を２分割しない場合の半導体装置に比べて、さらに耐圧を向上させることができる。
【００１４】
また、上記半導体装置をＭＯＳＦＥＴとし、前記第２の半導体領域を前記ＭＯＳＦＥＴのソース領域とし、前記第３の半導体領域を前記ＭＯＳＦＥＴのドレイン領域としてもよい。
【００１５】
また、上記半導体装置は、前記第１の半導体領域と同じ導電型からなり前記第３の半導体領域の前記第１の半導体領域の反対側に設けられる第４の半導体領域を備える、ＩＧＢＴであってもよい。
【発明の効果】
【００１６】
本発明によれば、耐圧を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を図面を用いて説明する。
図１（ａ）は、本発明の実施形態の半導体装置を示す図である。なお、図１（ａ）において、図５に示す構成と同じ構成には同じ符号を付している。
【００１８】
図１（ａ）に示すように、半導体装置１は、ｎチャネルの縦型トレンチＭＯＳＦＥＴであって、ドレイン領域６１（第３の半導体領域）と、チャネル領域６２（第１の半導体領域）と、ソース領域６３（第２の半導体領域）と、ソース領域６３の表面からチャネル領域６２を貫通してドレイン領域６１まで達するように形成されるトレンチ６４内に深さ方向に対して垂直方向に２分割されて形成されるゲート電極２と、トレンチ６４内の側壁とゲート電極２との間に形成されるゲート酸化膜３（第１のゲート絶縁膜）と、トレンチ６４内の底部とゲート電極２との間に形成されるゲート酸化膜４（第２のゲート絶縁膜）と、２分割のゲート電極２の間全体に形成されるゲート酸化膜５（第３のゲート絶縁膜）とを備えて構成されている。なお、ドレイン領域６１にはドレイン電極が配線され、ソース領域６３にはソース電極が配線され、ゲート電極２には制御信号が入力される制御電極が配線されるものとする。
【００１９】
上記半導体装置１の特徴とする点は、ゲート電極２がトレンチ６４内でゲート酸化膜５のみを介してトレンチ６４の深さ方向に対して垂直方向に２分割され、ゲート酸化膜４がゲート酸化膜３よりも厚く形成されている点である。
【００２０】
図１（ｂ）は、図１（ａ）に示す半導体装置１を上から見た図である。また、図１（ｃ）は、図１（ｂ）に示すＸ１−Ｘ２断面を示す図である。なお、図１（ｂ）及び図１（ｃ）において、図１（ａ）に示す構成と同じ構成には同じ符号を付している。また、図１（ｃ）は、上記制御電極がゲート電極２の上に形成されているものを示している。
【００２１】
図１（ｂ）及び図１（ｃ）に示すように、ゲート電極２は、トレンチ６４の端に設けられるコンタクト領域６において、ポリシリコンなどで形成された半導体領域７を介してアルミニウムなどで形成された制御電極８に電気的に接続されている。なお、図１（ｃ）において、９は絶縁体を示している。
【００２２】
次に、ゲート電極２の形成方法の一例を説明する。なお、トレンチ６４が形成された直後のゲート電極２の形成方法とする。
まず、熱酸化などによりトレンチ６４内の側壁及び底部にゲート酸化膜４を厚めに形成する。
【００２３】
次に、トレンチ６４の底部のゲート酸化膜４を残してトレンチ６４の側壁のゲート酸化膜４を取り除く。
次に、熱酸化などによりトレンチ６４内の側壁にゲート酸化膜３を形成する。
【００２４】
次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などによりゲート酸化膜３、４内にポリシリコンを埋め込む。
次に、ポリシリコン中央部を所定の幅でエッチングする。
【００２５】
そして、エッチングしたポリシリコン内に熱酸化などによりゲート酸化膜５を形成する。
このように構成された半導体装置１は、ゲート電極２及びゲート酸化膜４のそれぞれの厚さの組み合わせによって半導体装置１がオフのときのトレンチ６４周辺の電界強度や電位が変化する。
【００２６】
図２は、半導体装置１がオフのときのトレンチ６４周辺の電界強度分布を示す図である。また、図３は、半導体装置１がオフのときのトレンチ６４周辺の電位分布を示す図である。また、図４は、図３に示す「Ｎｏ．４」の電位分布図の拡大図である。なお、図２に示す「Ｎｏ．０」〜「Ｎｏ．７」の各電界強度分布図は、ゲート電極２及びゲート酸化膜４のそれぞれの厚さの組み合わせを変えながらドレイン−ソース間に所定の電圧をかけたときのトレンチ６４周辺の電界強度を示している。また、図３に示す「Ｎｏ．０」〜「Ｎｏ．７」の各電位分布図は、ゲート電極２及びゲート酸化膜４のそれぞれの厚さの組み合わせを変えながらドレイン−ソース間に所定の電圧をかけたときのトレンチ６４周辺の電位を示している。また、図２及び図３に示す各トレンチ６４は、中央から半分を示している。また、図２及び図３に示す「Ｎｏ．０」〜「Ｎｏ．３」の各ゲート電極１０は、２分割されていないゲート電極とする。また、図２及び図３に示す「Ｎｏ．０」〜「Ｎｏ．７」の各ゲート酸化膜３の厚さは、全て同じものとする。また、図２及び図３に示す「Ｎｏ．０」〜「Ｎｏ．７」の各ゲート酸化膜４の厚さＡ０〜Ａ７は、（Ａ０＝Ａ３）＝ゲート酸化膜３の厚さ、（Ａ０＝Ａ３）＜（Ａ１＝Ａ４＝Ａ５）＜（Ａ２＝Ａ６＝Ａ７）とする。また、図２及び図３に示す「Ｎｏ．３」〜「Ｎｏ．７」の各ゲート電極２の厚さＢ３〜Ｂ７は、（Ｂ３＝Ｂ４＝Ｂ６）＜（Ｂ５＝Ｂ７）とする。
【００２７】
図２に示すように、「Ｎｏ．０」や「Ｎｏ．３」に示す電界強度分布図は、その他の電界強度分布図と比べて、トレンチ６４の底部のコーナ部分の電界強度を示す２つの等電界面のうち外側の等電界面がトレンチ６４の底部まで大きく広がっている。すなわち、「Ｎｏ．１」、「Ｎｏ．２」、及び「Ｎｏ．４」〜「Ｎｏ．７」に示す各電界強度分布図は、「Ｎｏ．０」や「Ｎｏ．３」に示す各電界強度分布図と比べて、トレンチ６４の底部のコーナ部分の電界集中が緩和されている。
【００２８】
これにより、ゲート酸化膜４をゲート酸化膜３よりも厚く形成すると、トレンチ６４の底部のコーナ部分の電界集中が緩和されることがわかる。
また、図３に示すように、「Ｎｏ．３」〜「Ｎｏ．７」に示す各電位分布図は、その他の電位分布図と比べて、トレンチ６４の底部の中央付近の等電位面が表面側（図３の上方）に持ち上げられている。これは、図４に示す破線Ｃに位置する仮想電極に正の電圧が印加されている状態とほぼ同等と考えることができる。
【００２９】
これにより、ゲート電極２をトレンチ６４の深さ方向に対して垂直方向に２分割して形成すると、トレンチ６４の底部の中央付近の仮想電極に正の電圧を印加させることができるので、トレンチ６４の底部のコーナ部分の電界集中をゲート電極２と仮想電極とにより分散させることができ、その分トレンチ６４の底部のコーナ部分の電界集中を緩和させることができる。
【００３０】
また、図３に示す「Ｎｏ．３」、「Ｎｏ．４」、及び「Ｎｏ．６」のように、「Ｎｏ．５」や「Ｎｏ．７」と比べて、ゲート電極２を薄くすることにより、ゲート電極２の底部をトレンチ６４の底部の中央から遠ざけることができる。そのため、図３に示すように、「Ｎｏ．３」、「Ｎｏ．４」、及び「Ｎｏ．６」は、「Ｎｏ．５」や「Ｎｏ．７」と比べて、トレンチ６４の底部の中央付近の電位が上がっている。
【００３１】
これにより、ゲート電極２を薄くすると、トレンチ６４の底部の中央付近の仮想電極の電位がさらに上がるので、トレンチ６４の底部のコーナ部分の電界集中がさらに仮想電極側に分散され、トレンチ６４の底部のコーナ部分の電界集中がより緩和される。
【００３２】
表１は、図２及び図３の「Ｎｏ．０」〜「Ｎｏ．７」におけるゲート電極２とゲート酸化膜３のそれぞれの厚さの組み合わせの一例を示す表である。なお、チャネル領域６２の深さ（図１（ａ）に示すＤ）を２．５［μｍ］とし、トレンチ６４の厚さ（図１（ａ）に示すＥ）を１．３［μｍ］とし、トレンチ６４の間隔（図１（ａ）に示すＦ）を２．７［μｍ］とする。
【００３３】
【表１】
2006228920.tif 000003
【００３４】
例えば、表１に示すように、「Ｎｏ．０」におけるゲート酸化膜３の厚さＡ０は０．１［μｍ］とする。また、「Ｎｏ．１」におけるゲート酸化膜３の厚さＡ１を０．２［μｍ］とする。また、「Ｎｏ．２」におけるゲート酸化膜３の厚さＡ２は０．３［μｍ］とする。また、「Ｎｏ．３」におけるゲート酸化膜３の厚さＡ３は０．１［μｍ］とし、ゲート電極２の厚さＢ３は０．１５［μｍ］とする。また、「Ｎｏ．４」におけるゲート酸化膜３の厚さＡ４は０．２［μｍ］とし、ゲート電極２の厚さＢ４は０．１５［μｍ］とする。また、「Ｎｏ．５」におけるゲート酸化膜３の厚さＡ５は０．２［μｍ］とし、ゲート電極２の厚さＢ５は０．３５［μｍ］とする。また、「Ｎｏ．６」におけるゲート酸化膜３の厚さＡ６は０．３［μｍ］とし、ゲート電極２の厚さＢ６は０．１５［μｍ］とする。また、「Ｎｏ．７」におけるゲート酸化膜３の厚さＡ７は０．３［μｍ］とし、ゲート電極２の厚さＢ７は０．３５［μｍ］とする。
【００３５】
このように、上記半導体装置１は、ゲート酸化膜５を介してトレンチ６４の深さ方向に対して垂直方向にゲート電極２を２分割しているので、トレンチ６４の中央付近にゲート電極がなくなっている。そのため、トレンチ６４の底部のコーナ部分からトレンチ６４の底部の中央付近にいくにつれて徐々に電位が上がる。すなわち、トレンチ６４の底部の中央付近の仮想電極に正の電圧を印加した場合とほぼ同等と考えることができる。また、ゲート酸化膜４をゲート酸化膜３よりも厚くしているので、トレンチ６４の底部のコーナ部分の電界集中が緩和される。これにより、ゲート電極を２分割にすることによるトレンチ６４の底部のコーナ部分の電界集中を緩和することができる。また、上記半導体装置１は、図５に示す半導体装置６０のように、フローティングゲート電極６８を備えていないため、トレンチ６４の底部の電気特性が安定している。従って、上記半導体装置１は、ゲート電極２を２分割しない場合の半導体装置（フローティングゲート電極６８を備える半導体装置６０を含む）に比べて、トレンチ６４の底部の中央付近の仮想電極に正の電圧を印加させることができる分、トレンチ６４の底部のコーナ部分の電界集中をゲート電極２と仮想電極とにより分散させることができ、トレンチ６４の底部のコーナ部分の電界集中を十分に緩和させることができる。そのため、上記半導体装置１は、ゲート電極２を２分割しない場合の半導体装置に比べて、耐圧を向上させることができる。
【００３６】
また、上記半導体装置１は、ゲート電極２を薄くすることにより、ゲート電極２の間隔が広くなり底部をトレンチ６４の底部の中央から遠ざけることができるので、トレンチ６４の底部の中央付近の電位がドレイン電極に引きずられ、トレンチ６４の底部の中央付近の仮想電極の電位をさらに上昇させることができる。これにより、上記半導体装置１は、トレンチ６４の底部のコーナ部分の電界集中をさらに仮想電極側に分散させることができるので、トレンチ６４の底部のコーナ部分の電界集中をさらに緩和させることができる。すなわち、ゲート電極２の間隔がトレンチ６４の幅の半分よりも大きいと、トレンチ６４の底部のコーナ部分の電界集中がより緩和される。そのため、上記半導体装置１は、ゲート電極２を２分割しない場合の半導体装置に比べて、さらに耐圧を向上させることができる。
【００３７】
なお、上記実施形態の半導体装置１は、ｎチャネルの縦型トレンチＭＯＳＦＥＴであるが、ｐチャネルの縦型トレンチＭＯＳＦＥＴとして構成してもよい。
また、上記実施形態の半導体装置１は、ＭＯＳＦＥＴであるが、ドレイン領域６１のチャネル領域６２の反対側にｐ型の半導体領域（第４の半導体領域）を設けることにより、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）として構成してもよい。
【００３８】
また、上記ゲート酸化膜３〜５は、それぞれ、チッ化膜であってもよい。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態の半導体装置を示す図である。
【図２】半導体装置がオフのときのトレンチ周辺の電界強度分布を示す図である。
【図３】半導体装置がオフのときのトレンチ周辺の電位分布を示す図である。
【図４】Ｎｏ．４の電位分布図を拡大した図である。
【図５】既存の半導体装置を示す図である。
【符号の説明】
【００４０】
１      半導体装置
２      ゲート電極
６０      半導体装置
６１      ドレイン領域
６２      チャネル領域
６３      ソース領域
６４      トレンチ
６５      ゲート酸化膜
６６      ゲート電極
６７      ゲート酸化膜
６８      フローティングゲート電極
【図１】
2006228920.tif 000004
【図２】
2006228920.tif 000005
【図３】
2006228920.tif 000006
【図４】
2006228920.tif 000007
【図５】
2006228920.tif 000008