(57)【要約】【課題】フラッシュメモリのための選択的消去方法を提供する。【解決手段】本発明のフラッシュメモリのための選択的消去方法は、消去された任意のワードラインに連結されたメモリセルのスレッショルド電圧が所定の消去スレッショルド電圧より低ければ、当該ワードラインに連結されたメモリセルに対する消去は、それ以上遂行せず、残りのセルに対してのみ消去を遂行する。このような各ワードラインに対する選択的消去は、全てのワードラインに連結されたメモリセルのスレッショルド電圧が消去スレッショルド電圧より低くなるまで反復的に遂行される。これにより、メモリセルが過渡に消去されることがなくて、消去スレッショルド電圧散布が改善され、改善された消去スレッショルド電圧散布によってプリプログラム又はポストプログラムを省略することができ、消去に必要な電流の量を減らすことができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
行列状に配列されたメモリセルのグループを含むフラッシュメモリ装置を選択的に消去する方法であって、
前記メモリセルのグループに対する消去動作を遂行する段階と、
前記メモリセルのスレッショルド電圧を決定するために前記メモリセルのグループについての前記消去動作を検証する段階と、
前記メモリセルの少なくとも一つ以上の行が所望の消去スレッショルド電圧より低いスレッショルド電圧を有するメモリセルを含むか否かを確認する段階と、
前記所望の消去スレッショルド電圧より低いスレッショルド電圧を有する前記少なくとも一つ以上の行のメモリセルを除外したメモリセルのグループについて追加消去動作を遂行する段階と、を含むことを特徴とする選択的消去方法。
【請求項２】
前記追加消去動作が遂行された後、
前記追加消去動作についての検証を遂行する段階と、
前記メモリセルのグループの全てのメモリセルが前記所望の消去スレッショルド電圧より低いスレッショルド電圧を有するまで、追加消去動作の遂行と前記追加消去動作についての検証を反復する段階と、を含むことを特徴とする請求項１に記載の選択的消去方法。
【請求項３】
前記追加消去動作を遂行する段階は、前記追加消去動作が遂行される間、前記少なくとも一つ以上の行のメモリセルをフローティングさせる段階を含むことを特徴とする請求項２に記載の選択的消去方法。
【請求項４】
前記追加消去動作を遂行する段階は、前記追加消去動作が遂行される間、前記少なくとも一つ以上の行のメモリセルのコントロールゲート及びバルクに所定レベル以上の正の電圧を印加することを特徴とする請求項２に記載の選択的消去方法。
【請求項５】
前記追加消去動作を遂行する段階は、前記追加消去動作が遂行される間、前記少なくとも一つ以上の行のメモリセルのコントロールゲート及びバルクに所定レベル以上の負の電圧を印加することを特徴とする請求項２に記載の選択的消去方法。
【請求項６】
前記追加消去動作を遂行する段階は、前記追加消去動作が遂行される間、前記少なくとも一つ以上の行のメモリセルのコントロールゲートに所定レベル以上の負の電圧を印加し、前記少なくとも一つ以上の行のメモリセルのソースに所定レベル以上の正の電圧を印加することを特徴とする請求項２に記載の選択的消去方法。
【請求項７】
前記追加消去動作を遂行する段階は、前記追加消去動作が遂行される間、前記少なくとも一つ以上の行のメモリセルのコントロールゲートを接地させることを特徴とする請求項２に記載の選択的消去方法。
【請求項８】
前記追加消去動作を遂行する段階は、前記追加消去動作が遂行される間、再消去されるメモリセルのコントロールゲートに所定レベル以上の負の電圧を印加し、前記追加消去動作が遂行される間、再消去されるメモリセルのバルクに所定レベル以上の正の電圧を印加することを特徴とする請求項２に記載の選択的消去方法。
【請求項９】
前記複数の行から複数のサブグループが構成されており、
前記メモリセルの少なくとも一つ以上の行が所望の消去スレッショルド電圧より低いスレッショルド電圧を有するか否かを確認する段階は、前記メモリセルの少なくとも一つ以上のサブグループの行が所望の消去スレッショルド電圧より低いスレッショルド電圧を有するか否かを確認する段階を含み、
前記所望の消去スレッショルド電圧より低いスレッショルド電圧を有する前記少なくとも一つ以上の行のメモリセルを除外したメモリセルのグループに対して追加消去動作を遂行する段階は、前記所望の消去スレッショルド電圧より低いスレッショルド電圧を有する前記少なくとも一つ以上のサブグループの行のメモリセルを除外したメモリセルのグループについて追加消去動作を遂行する段階を含むことを特徴とする請求項２に記載の選択的消去方法。
【請求項１０】
前記追加消去動作を遂行する段階前に、前記メモリセルのグループをプリプログラムすることを特徴とする請求項２に記載の選択的消去方法。
【請求項１１】
前記追加消去動作が反復遂行された後に前記メモリセルのグループをポストプログラムすることを特徴とする請求項２に記載の選択的消去方法。
【請求項１２】
行列状に配列されたメモリセルのグループを含むフラッシュメモリ装置を選択的に消去する方法であって、
前記メモリセルのグループを消去する段階と、
前記消去されたメモリセルのスレッショルド電圧が所望の消去スレッショルド電圧範囲を満足するか否かを判別する段階と、
前記メモリセルの行が、前記所望の消去スレッショルド電圧範囲を満足しない準スレッショルド電圧を有する少なくとも一つ以上のメモリセルを含むか否かを確認する段階と、
前記所望の消去スレッショルド電圧範囲を満足しない準スレッショルド電圧を有する前記少なくとも一つ以上のメモリセルを含まないメモリセルの行を再消去せず、前記所望の消去スレッショルド電圧範囲を満足しない準スレッショルド電圧を有する少なくとも一つ以上のメモリセルを含むメモリセルの行を再消去する段階と、
前記メモリセルのグループにある全てのメモリセルが前記所望の消去スレッショルド電圧の範囲を満足する準スレッショルド電圧を有するまで、前記行を確認する段階と前記メモリセルを再消去する段階を反復する段階と、を含むことを特徴とする選択的消去方法。
【請求項１３】
前記メモリセルを再消去する段階では、前記メモリセルが再消去される間、フローティングされたメモリセルは再消去されないことを特徴とする請求項１２に記載の選択的消去方法。
【請求項１４】
前記メモリセルを再消去する段階は、前記メモリセルが再消去される間、再消去されないメモリセルのコントロールゲート及びバルクに所定レベル以上の正の電圧を印加する段階を含むことを特徴とする請求項１２に記載の選択的消去方法。
【請求項１５】
前記メモリセルを再消去する段階は、前記メモリセルが再消去される間、再消去されないメモリセルのコントロールゲートに所定レベル以上の負の電圧を印加する段階を含むことを特徴とする請求項１２に記載の選択的消去方法。
【請求項１６】
前記メモリセルを再消去する段階は、前記メモリセルが再消去される間、再消去されないメモリセルのコントロールゲートに所定レベル以上の負の電圧を印加し、再消去されないメモリセルのソースに所定レベル以上の正の電圧を印加する段階を含むことを特徴とする請求項１２に記載の選択的消去方法。
【請求項１７】
前記メモリセルを再消去する段階は、前記メモリセルが再消去される間、再消去されないメモリセルのコントロールゲートをフローティングさせる段階を含むことを特徴とする請求項１２に記載の選択的消去方法。
【請求項１８】
前記メモリセルを再消去する段階は、前記メモリセルが再消去される間、消去されるメモリセルのコントロールゲートに所定レベル以上の負の電圧を印加し、消去されるメモリセルのバルクに所定レベル以上の正の電圧を印加する段階を含むことを特徴とする請求項１２に記載の選択的消去方法。
【請求項１９】
前記メモリセルのグループを消去する段階前に、前記メモリセルのグループをプリプログラムすることを特徴とする請求項１２に記載の選択的消去方法。
【請求項２０】
前記メモリセルのグループを消去する段階後に、前記メモリセルのグループをポストプログラムすることを特徴とする請求項１２に記載の選択的消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置の消去方法に関するものであり、より詳しくは、消去スレッショルド電圧の散布を改善させることができる不揮発性メモリ装置の消去方法に関するものである。
【背景技術】
【０００２】
不揮発性メモリ装置は、ドライブ電源が印加されなくてもセルに記録されたデータが消滅されずに残っている。不揮発性メモリの中でもフラッシュメモリは、電気的にセルのデータを一括的に消去する機能を有しているので、コンピュータ及びメモリカードなどに広く使用されている。
【０００３】
図１は、一般的なＮＯＲ型フラッシュメモリセル１０の断面図である。
【０００４】
図１を参照すれば、電気的にプログラム及び消去が可能なＮＯＲ型フラッシュメモリセル１０は、ソース及びドレーン領域１３，１４と、絶縁膜１５，１７と、フローティングゲート１６と、コントロールゲート１８と、Ｐ型半導体基板（又は、バルク（ｂｕｌｋ））１９と、から構成されている。ソース及びドレーン領域１３，１４は、半導体基板１９上に形成されている。フローティングゲート１６は、約１００Åの厚さを有する薄い絶縁膜１５を挟んでソース及びドレーン領域１３，１４のチャネル領域に形成されている。コントロールゲート１８は、絶縁膜１７を挟んでフローティングゲート１６の上部に形成されている。そして、コントロールゲート１８は、ワードラインに連結されている。
【０００５】
複数の行（ｒｏｗ、すなわちワードライン）と列（ｃｏｌｕｍｎ、すなわちビットライン）で配列されたＮＯＲフラッシュメモリのセルアレイ（ｃｅｌｌ  ａｒｒａｙ）は、複数のバンク（ｂａｎｋ）から構成される。それぞれのバンクは、複数のセクター（ｓｅｃｔｏｒ）から構成され、それぞれのセクターは、複数のメモリセル（ｍｅｍｏｒｙ  ｃｅｌｌ）から構成される。一般に、ＮＯＲフラッシュメモリの消去（ｅｒａｓｅ）動作は、約１０２４本のワードラインから構成されたセクター単位で遂行され、プログラム（ｐｒｏｇｒａｍ）は、ワード（ｗｏｒｄ）単位（又は、バイト（ｂｙｔｅ）単位）で遂行される。
【０００６】
任意のセクターに存在するフラッシュメモリセルは、Ｆ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）方式によって同時に消去される。Ｆ−Ｎトンネリング方式によれば、約−１０Ｖの負の高電圧がコントロールゲート１８に印加され、Ｆ−Ｎトンネリングを発生させるために適当な５Ｖ〜１０Ｖの正の電圧が半導体基板１９に印加される。この際、ソース及びドレーン領域１３，１４は、フローティング状態を維持する。このようなバイアス条件による消去スキームをＮＧＢＥ（Ｎｅｇａｔｉｖｅ  Ｇａｔｅ  ａｎｄ  Ｂｕｌｋ  Ｅｒａｓｅ）動作と称する。こうしたバイアス条件下でコントロールゲート１８と半導体基板１９との間に約６ＭＶ／ｃｍ〜７ＭＶ／ｃｍの強い電界が形成され、これによりＦ−Ｎトンネリングが発生する。その結果、フローティングゲート１６に蓄積された負（−）の電荷が絶縁膜１５を通じてソース領域１３に放出され、フラッシュメモリセル１０のスレッショルド電圧は低くなる。
【０００７】
図２は、ＮＯＲ型フラッシュメモリ素子の一般的な消去方法を示す流れ図である。
【０００８】
図２を参照すれば、ＮＯＲ型フラッシュメモリ素子の消去動作は、プリプログラム（ｐｒｅ−ｐｒｏｇｒａｍ）及び検証（ｖｅｒｉｆｙ）を遂行する段階（段階１１０）と、セクター単位のメイン消去及び検証を遂行する段階（段階１２０）と、そしてポストプログラム（ｐｏｓｔ−ｐｒｏｇｒａｍ）及び検証を遂行する段階（段階１６０）と、から構成されている。
【０００９】
段階１１０では、メイン消去時にメモリセルが過度に消去されることを防止するため、メモリセルに正常なプログラム動作と同一のバイアスを印加してプリプログラムを遂行する。プリプログラムが遂行された後に、プリプログラムに対する検証が遂行される。検証結果、選択されたメモリセルの状態がプログラム状態ではなければ、選択されたメモリセルがプログラム状態になるまでプログラム動作が反復的に遂行される。
【００１０】
次いで段階１２０では、セクターに属した全てのメモリセルがオン状態を有するようにメイン消去動作を遂行する。消去動作が遂行された後には、消去に対する検証が遂行される。検証した結果、選択されたメモリセルの状態が消去状態ではなければ、選択されたメモリセルが消去状態になるまで消去動作が反復的に遂行される。
【００１１】
この場合、メイン消去時にメモリセルが過度に消去されることを防止するため段階１１０でプリプログラムが遂行されたにもかかわらず、メイン消去が完全に遂行された後には、段階１６０でポストプログラムが遂行される。なぜならば、各メモリセルが有している消去速度の差異によって、メイン消去動作後に過度に消去されたメモリセル（すなわち、目標とする消去スレッショルド電圧より低いレベルのスレッショルドを有するメモリセル）が存在するためである。
【００１２】
ポストプログラムを遂行するためには、過渡に消去されたメモリセルのソース及び基板が接地される。そして、コントロールゲートにプログラム電圧（例えば、１０Ｖ）より低い電圧（例えば、３Ｖ）が印加され、ドレーンに約５Ｖ〜６Ｖの電圧が印加される。こうしたバイアス電圧の条件によって、ポストプログラムでは、プリプログラムに比べて少ない量の負の電荷がフローティングゲートに蓄積される。ポストプログラムが遂行された後に、ポストプログラムに対する検証が遂行される。ポストプログラムに対する検証過程は、プリプログラムに対する検証過程と同一である。
【００１３】
このような消去方法によれば、過渡に消去されたメモリセルをおおよそ修復することができる。しかし、メモリセルが過渡に消去されることを根本的に防止することはできない。なぜならば、段階１２０で遂行される消去及び検証動作は、一番高いスレッショルド電圧を有するメモリセルを基準として遂行されるためである。すなわち、従来の消去方法では、全てのメモリセルのスレッショルド電圧が消去状態のスレッショルド電圧分布の最大値まで下がるように消去動作を反復的に遂行する。こうした反復的な消去過程で、消去速度が早い（すなわち、カップリング比（Ｒ）が大きい）メモリセルは、消去速度が遅い（すなわち、カップリング比（Ｒ）が小さい）メモリセルに比べて相対的に早く消去状態になる。
【００１４】
消去速度が一番早いセルと一番遅いセルのスレッショルド電圧の差異を消去スレッショルド電圧散布（ｄｉｓｔｒｉｂｕｔｉｏｎ）という。消去速度の差異が大きければ大きいほど、消去状態に対応するスレッショルド電圧散布はさらに大きくなる。消去スレッショルド電圧散布が大きい場合、一番遅いセルが消去される時点で多数のセルの消去スレッショルド電圧が０Ｖ以下に落ちる。こうしたセルを過渡に消去されたセル（Ｏｖｅｒ−Ｅｒａｓｅｄ  Ｃｅｌｌ）という。スレッショルド電圧が０Ｖ以下に落ちたセルは、ポストプログラムを通じて再び０Ｖ以上に引き上げなければならない。しかしながら、過渡に消去されたセルが多くなるほど、過渡な電流が流れ、場合によっては、スレッショルド電圧を０Ｖ以上に引き上げることを失敗する原因にもなる。こうした現象を過消去（Ｏｖｅｒ−Ｅｒａｓｅ）問題という。従って、高集積ＮＯＲ型フラッシュメモリ素子の開発において、消去状態のスレッショルド電圧の散布を減らす技術は非常に重要であり、消去スレッショルド電圧の散布を改善させるための新しい概念の消去方法が要求される。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の技術的課題は、メモリセルが過渡に消去されることを防止することができるフラッシュメモリセルの消去方法を提供するところにある。
【００１６】
本発明の他の技術的課題は、消去スレッショルド電圧の散布を改善させることができるフラッシュメモリセルの消去方法を提供するところにある。
【００１７】
本発明の他の技術的課題は、メモリセルを消去するために必要な電流量を減らすことができるフラッシュメモリセルの消去方法を提供するところにある。
【００１８】
本発明のさらに他の技術的課題は、プリプログラム又はポストプログラムを省略できるフラッシュメモリセルの消去方法を提供するところにある。
【課題を解決するための手段】
【００１９】
前述した技術的課題を達成するため、本発明の行列状に配列されたメモリセルのグループを含むフラッシュメモリ装置を選択的に消去する方法は、メモリセルのグループに対する消去動作を遂行する段階と、メモリセルのスレッショルド電圧を決定するためメモリセルのグループについての消去動作を検証する段階と、メモリセルの少なくとも一つ以上の行が所望の消去スレッショルド電圧より低いスレッショルド電圧を有するメモリセルを含むか否かを確認する段階と、所望の消去スレッショルド電圧より低いスレッショルド電圧を有する少なくとも一つ以上の行のメモリセルを除外したメモリセルのグループについて追加消去動作を遂行する段階と、を含むことを特徴とする。
【００２０】
好適な実施形態において、追加消去動作が遂行された後、追加消去動作についての検証を遂行する段階と、メモリセルのグループの全てのメモリセルが所望の消去スレッショルド電圧より低いスレッショルド電圧を有するまで、追加消去動作の遂行と追加消去動作についての検証を反復する段階を含むことを特徴とする。
【００２１】
好適な実施形態において、追加消去動作を遂行する段階は、追加消去動作が遂行される間、少なくとも一つ以上の行のメモリセルをフローティングさせる段階を含むことを特徴とする。
【００２２】
好適な実施形態において、追加消去動作を遂行する段階は、追加消去動作が遂行される間、少なくとも一つ以上の行のメモリセルのコントロールゲート及びバルクに所定レベル以上の正の電圧を印加することを特徴とする。
【００２３】
好適な実施形態において、追加消去動作を遂行する段階は、追加消去動作が遂行される間、少なくとも一つ以上の行のメモリセルのコントロールゲート及びバルクに所定レベル以上の負の電圧を印加することを特徴とする。
【００２４】
好適な実施形態において、追加消去動作を遂行する段階は、追加消去動作が遂行される間、少なくとも一つ以上の行のメモリセルのコントロールゲートに所定レベル以上の負の電圧を印加し、少なくとも一つ以上の行のメモリセルのソースに所定レベル以上の正の電圧を印加することを特徴とする。
【００２５】
好適な実施形態において、追加消去動作を遂行する段階は、追加消去動作が遂行される間、少なくとも一つ以上の行のメモリセルのコントロールゲートを接地させることを特徴とする。
【００２６】
好適な実施形態において、追加消去動作を遂行する段階は、追加消去動作が遂行される間、再消去されるメモリセルのコントロールゲートに所定レベル以上の負の電圧を印加し、追加消去動作が遂行される間、再消去されるメモリセルのバルクに所定レベル以上の正の電圧を印加することを特徴とする。
【００２７】
好適な実施形態において、複数の行から複数のサブグループが構成されており、メモリセルの少なくとも一つ以上の行が所望の消去スレッショルド電圧より低いスレッショルド電圧を有するか否かを確認する段階は、メモリセルの少なくとも一つ以上のサブグループの行が所望の消去スレッショルド電圧より低いスレッショルド電圧を有するか否かを確認する段階を含み、所望の消去スレッショルド電圧より低いスレッショルド電圧を有する少なくとも一つ以上の行のメモリセルを除外したメモリセルのグループに対して追加消去動作を遂行する段階は、所望の消去スレッショルド電圧より低いスレッショルド電圧を有する少なくとも一つ以上のサブグループの行のメモリセルを除外したメモリセルのグループについて追加消去動作を遂行する段階を含むことを特徴とする。
【００２８】
好適な実施形態において、追加消去動作を遂行する段階前にメモリセルのグループをプリプログラムすることを特徴とする。
【００２９】
好適な実施形態において、追加消去動作が反復遂行された後にメモリセルのグループをポストプログラムすることを特徴とする。
【００３０】
前述した技術的課題を達成するため、本発明の行列状に配列されたメモリセルのグループを含むフラッシュメモリ装置を選択的に消去する方法は、メモリセルのグループを消去する段階と、消去されたメモリセルのスレッショルド電圧が所望の消去スレッショルド電圧範囲を満足するか否かを判別する段階と、メモリセルの行が所望の消去スレッショルド電圧範囲を満足しない準スレッショルド電圧（ａｓｓｏｃｉａｔｅｄ  ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）を有する少なくとも一つ以上のメモリセルを含むか否かを確認する段階と、所望の消去スレッショルド電圧範囲を満足しない準スレッショルド電圧を有する少なくとも一つ以上のメモリセルを含まないメモリセルの行を再消去せず、所望の消去スレッショルド電圧範囲を満足しない準スレッショルド電圧を有する少なくとも一つ以上のメモリセルを含むメモリセルの行を再消去する段階と、そしてメモリセルのグループにある全てのメモリセルが所望の消去スレッショルド電圧の範囲を満足する準スレッショルド電圧を有するときまで、行を確認する段階とメモリセルを再消去する段階を反復する段階と、を含むことを特徴とする。
【００３１】
好適な実施形態において、メモリセルを再消去する段階では、メモリセルが再消去される間、フローティングされたメモリセルは再消去されないことを特徴とする。
【００３２】
好適な実施形態において、メモリセルを再消去する段階は、メモリセルが再消去される間、再消去されないメモリセルのコントロールゲート及びバルクに所定レベル以上の正の電圧を印加する段階を含むことを特徴とする。
【００３３】
好適な実施形態において、メモリセルを再消去する段階は、メモリセルが再消去される間、再消去されないメモリセルのコントロールゲートに所定レベル以上の負の電圧を印加する段階を含むことを特徴とする。
【００３４】
好適な実施形態において、メモリセルを再消去する段階は、メモリセルが再消去される間、再消去されないメモリセルのコントロールゲートに所定レベル以上の負の電圧を印加し、再消去されないメモリセルのソースに所定レベル以上の正の電圧を印加する段階を含むことを特徴とする。
【００３５】
好適な実施形態において、メモリセルを再消去する段階は、メモリセルが再消去される間、再消去されないメモリセルのコントロールゲートをフローティングさせる段階を含むことを特徴とする。
【００３６】
好適な実施形態において、メモリセルを再消去する段階は、メモリセルが再消去される間、消去されるメモリセルのコントロールゲートに所定レベル以上の負の電圧を印加し、消去されるメモリセルのバルクに所定レベル以上の正の電圧を印加する段階を含むことを特徴とする。
【００３７】
好適な実施形態において、メモリセルのグループを消去する段階前に、メモリセルのグループをプリプログラムすることを特徴とする。
【００３８】
好適な実施形態において、メモリセルのグループを消去する段階後に、メモリセルのグループをポストプログラムすることを特徴とする。
【発明の効果】
【００３９】
以上のような本発明によれば、メモリセルが過渡に消去されることがなく、消去スレッショルド電圧散布が改善される。
【００４０】
そして、改善された消去スレッショルド電圧散布によってプリプログラム又はポストプログラムを省略でき、消去に必要な電流量が減る。
【発明を実施するための最良の形態】
【００４１】
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。
【００４２】
本発明の新規なフラッシュメモリのための選択的消去方法は、フラッシュメモリセルに対する消去動作時、所定ワードラインに連結されたメモリセルのスレッショルド電圧が所定の消去スレッショルド電圧より低ければ、当該ワードラインに連結されたメモリセルに対する消去はそれ以上遂行せず、残りのワードラインに連結されたセルに対する消去を遂行する。このような選択的な消去動作は、全てのワードラインのメモリセルのスレッショルド電圧が消去スレッショルド電圧より低くなるまで反復的に遂行される。
【００４３】
図３は、本発明の好ましい実施形態によるＮＯＲ型フラッシュメモリ素子の選択的消去方法を示す流れ図である。
【００４４】
図３を参照すれば、本発明のＮＯＲ型フラッシュメモリ素子の選択的消去方法は、先ず消去される全てのメモリセルをプリプログラム（前処理プログラム）し、これに対する検証を遂行する（段階２１０）。段階２１０での検証結果、プリプログラムが正しく遂行されなかったことが確認されれば、プリプログラムが正しく遂行されたと判断されるまで反復してプログラム（書き込み）する。その後、複数のメモリセルが連結された複数のワードライン（すなわち、複数の行（ｒｏｗ））から構成された領域（即ち、セクター領域）に含まれたメモリセルを消去し、これに対する検証を遂行する（段階２２０）。
【００４５】
段階２２０で消去及びその消去に対する検証が遂行された後には、検証結果を根拠として、消去されたセクター内のワードライン中の消去されたメモリセルのスレッショルド電圧Ｖｔｈ＿ｗが所定の消去スレッショルド電圧Ｖｅｔｈの以下に落ちたワードライン（すなわち、メモリアレイの行）が存在するか否かを判別する（段階２３０）。段階２４０で判別した結果、消去されたセクター内にメモリセルのスレッショルド電圧Ｖｔｈ＿ｗが所定の消去スレッショルド電圧Ｖｅｔｈ以下に落ちたワードラインが存在すれば、当該ワードラインをフローティングさせる（段階２４０）。
【００４６】
そして、全てのワードラインのメモリセルのスレッショルド電圧Ｖｔｈ＿ｗが所定の消去スレッショルド電圧Ｖｅｔｈ以下に落ちたか否かを判別する（段階２５０）。段階２５０で判別した結果、全てのワードラインのメモリセルのスレッショルド電圧Ｖｔｈ＿ｗが所定の消去スレッショルド電圧Ｖｅｔｈ以下に落ちなければ、フローティングされた特定ワードラインを除外した残りのセクター領域のメモリセルを消去する。このような選択的消去動作は、全てのワードラインのメモリセルのスレッショルド電圧Ｖｔｈ＿ｗが所定の消去スレッショルド電圧Ｖｅｔｈ以下に落ちるまで反復して遂行される。
【００４７】
この際、遂行されるワードライン単位の選択的消去動作は、一つのワードライン単位に遂行することもでき、複数のワードラインをグループ化して遂行することもできる。例えば、一つのワードライン以外にも、連続されたＮ本（例えば、８本〜１６本のワードライン）のワードラインを基準として、Ｎ本のワードラインに対応されるメモリセルのスレッショルド電圧Ｖｔｈ＿ｗが所定の消去スレッショルド電圧Ｖｅｔｈ以下に落ちるか否かを判別して、Ｎ本のワードラインを除外した残りの領域のメモリセルに対する消去を遂行することもできる。これは、ワードラインをスイッチングする方式によって多様な形態に応用することができる。
【００４８】
このような選択的消去動作が全て遂行された後に、プリプログラムより低い電位にプログラムするポストプログラム（後処理プログラム）を遂行し、これについての検証を遂行する（段階２６０）。ポストプログラムに対する検証過程は、段階２１０で遂行されたプリプログラムの検証過程と同一である。
【００４９】
原則的には、段階２６０でポストプログラムが全て遂行されてこそ全ての消去過程が終了されたということができる。しかしながら、本発明の消去方法は、改善された消去スレッショルド電圧の散布によって、段階２６０で遂行されたポストプログラム及び段階２１０で遂行されたプリプログラムを省略することもできる。このようなポストプログラム及びプリプログラムに対する必要性の判断は、消去されたメモリセルのスレッショルド分布（すなわち、消去スレッショルド電圧散布）に対する反復的なテスト結果を根拠とする。
【００５０】
図３では、消去動作時に特定ワードラインについての消去を防止するため、当該ワードラインをフローティングする方法が示されている。しかしながら、これは選択的消去を遂行するための一つの例に過ぎない。消去動作時特定ワードラインに対する消去を防止するためには、当該ワードライン（すなわち、ワードラインに連結されたメモリセルのコントロールゲート）に特定電圧（例えば、正の高電圧、負の高電圧、又は０Ｖの接地電圧）を印加することもでき、バルク又はソースに特定電圧（例えば、正の高電圧、又は０Ｖの接地電圧）を印加することもできる。このような消去電圧の印加方式は次の通りである。
【００５１】
【表１】
2006031926.tif 000003
【００５２】
表１を参照すれば、本発明に従うフラッシュメモリの選択的消去方法は、消去されたセルのスレッショルド電圧Ｖｔｈ＿ｗが消去スレッショルドＶｅｔｈ以下の値を有するワードラインについては、第１の実施形態のように当該ワードラインをフローティングさせるか、第２の実施形態のように当該ワードラインにバルクと同一の量の高電圧（即ち、６Ｖ〜８Ｖ）を印加して、当該ワードラインに連結されたメモリセルが消去されないようにすることができる。そして、第３の実施形態のように当該ワードラインにのみ負の高電圧（即ち、−１０Ｖ）を印加するか、又は第４の実施形態のように当該ワードラインに負の高電圧（即ち、−１０Ｖ）を印加し、ソース領域に正の高電圧（即ち、６Ｖ〜８Ｖ）を印加して、当該ワードラインに連結されたメモリセルが消去されないようにすることができる。この他にも、第５の実施形態のように、当該ワードラインに０Ｖの接地電圧を印加して、当該ワードラインに連結されたメモリセルが消去されないようにすることもできる。表１で“−”で表示された部分は、特別に考慮しなくても良い部分（ｄｏｎｔ´ｃａｒｅデータ）であって、第１の実施形態で限定されている電圧又は０Ｖの電圧を印加するか、又はフローティングさせることができる。そして、表１に表示されている電圧印加方式は、多様な形態で変形可能である。
【００５３】
前述したように、本発明のフラッシュメモリセルの選択的消去方法は、消去された任意のワードラインに連結されたメモリセルのスレッショルド電圧が所定の消去スレッショルド電圧より低ければ、当該ワードラインに連結されたメモリセルに対する消去は、それ以上遂行せず、残りのセルに対してのみ消去を遂行する。このような各ワードラインに対する選択的消去は、全てのワードラインに連結されたメモリセルのスレッショルド電圧が消去スレッショルド電圧より低くなるまで反復的に遂行される。
【００５４】
その結果、メモリセルの消去速度の差異によって発生される過消去問題が防止され、消去スレッショルド電圧散布が改善される。そして、改善された消去スレッショルド電圧散布によってプリプログラム又はポストプログラムを省略することができ、消去動作で必要とする電流量が減る。
【００５５】
以上で、図面と明細書を用いて最適実施形態が開示された。ここで、特定な用語が使用されたが、これは単に本発明を説明するための目的で使用されたものであり意味限定や特許請求範囲に記載された本発明の範囲を制限するために使用されたものではない。従って、当業者であれば、上述の本実施形態により、多様な変形及び均等な他の実施形態が実現可能であるということは明らかである。従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によって決められるべきである。
【図面の簡単な説明】
【００５６】
【図１】一般的なＮＯＲ型フラッシュメモリセルの断面図である。
【図２】ＮＯＲ型フラッシュメモリ素子の一般的な消去方法を示す流れ図である。
【図３】本発明の好適な実施形態によるＮＯＲ型フラッシュメモリ素子の選択的消去方法を示す流れ図である。
【符号の説明】
【００５７】
１０  ＮＯＲ型フラッシュメモリセル
１３  ソース
１４  ドレーン領域
１５，１７  絶縁膜
１６  フローティングゲート
１８  コントロールゲート
１９  Ｐ型半導体基板
【図１】
2006031926.tif 000004
【図２】
2006031926.tif 000005
【図３】
2006031926.tif 000006