(57)【要約】【課題】半導体記憶装置においては、データの高速転送のためにページモードが使用されているが、ユーザーの用途によりページサイズの要求が多様化され、製品開発の工数、生産計画上のネックとなり、アルミマスタースライス方式でのページサイズの変更が望まれている。【解決手段】センスアンプからローカルアイオー（ＬＩＯ）の接続、ＬＩＯからメインアイオー（ＭＩＯ）の接続を変更することで、アルミマスタースライス方式によるページサイズ変更可能な半導体記憶装置が得られる。【選択図】  図２
2006253270.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶装置において、マトリクス状に配置されたメモリセルアレイと、ローデコーダと、カラムデコーダと、センスアンプとを備えたメモリブロックのページサイズをアルミマスタースライスにより変更することを特徴とする半導体記憶装置。
【請求項２】
前記アルミマスタースライスは、ローカルアイオー（ＬＩＯ）線とセンスアンプへの接続、及びメインアイオー（ＭＩＯ）への接続を変更することにより前記メモリブロックのページサイズを変更することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリブロックのローデコーダから選択されるワード線を複数本活性化することで前記メモリブロックのページサイズを大きくすることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記メモリブロックは複数のＭＡＴ列から構成され、前記ＭＡＴ列において出力されるデータ配列が異なることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記ローカルアイオー（ＬＩＯ）線は第１の配線層により形成され、前記メインアイオー（ＭＩＯ）線は第２の配線層により形成され、グローバルアイオー（ＧＩＯ）線は第３の配線層により形成されたことを特徴とする請求項２に記載の半導体記憶装置。
【請求項６】
前記メモリブロックは複数のＭＡＴ列から構成され、第１のデータ群を出力する複数の第１のＭＡＴ列と、第２のデータ群を出力する複数の第２のＭＡＴ列と、前記第１のデータ群の半数のデータと前記第２のデータ群の半数のデータを出力する第３のＭＡＴ列と、前記第１のデータ群の残り半数のデータと前記第２のデータ群の残り半数のデータを出力する第４のＭＡＴ列とから構成されたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記第１のＭＡＴ列は複数隣接して配置され、前記第２のＭＡＴ列は複数隣接して配置され、さらに前記第１のＭＡＴ列と前記第２のＭＡＴ列の境界には前記第３のＭＡＴ列が配置され、前記第２のＭＡＴ列の他端部には前記第４のＭＡＴ列が配置されたことを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記第１のＭＡＴ列と前記第３のＭＡＴ列とから構成されるグループのうち１本のワード線が活性化され、前記第２のＭＡＴ列と前記第４のＭＡＴ列とから構成されるグループのうち１本のワード線が活性化されることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記メモリブロックは複数のＭＡＴ列から構成され、第１のデータ群を出力する複数の第１のＭＡＴ列と、第２のデータ群を出力する複数の第２のＭＡＴ列とを備え、前記第１のデータ群と前記第２のデータ群とで共有するＭＡＴを境界として、前記第１のデータ群を出力する複数の第１のＭＡＴ列の間に前記第２のデータ群を出力する複数の第２のＭＡＴ列が挿入されたことを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にアルミマスタースライスによりページサイズの変更が可能な半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置は大容量化、高速化が進み、ダイナミックランダムアクセス（Dynamic Random Access Memory以下、ＤＲＡＭと略記する。）においては１ＧビットＤＲＡＭが実用化されている。しかし、これらの半導体記憶装置における転送速度は高速化されてはいるが、ＣＰＵの動作速度に比べて相当遅いのが現状である。したがって、ＤＲＡＭにおいては、高速化のためにデータ幅の多ビット化、プリフェッチ方式、あるいはマルチバンク方式が採用されている。ＤＲＡＭのアクセスは、マルチアドレス方式であり、ローアドレスでＸ方向のワード線を活性化させ、次にカラムアドレスでＹ方向のカラム系を動作させている。そのためにローアドレスを固定して、カラム系を連続してアクセスすることで高速化されることになる。１回のワード線のアクセスで活性化されたメモリセルのデータを連続してアクセスすることでカラム系の遅延時間のみでデータをアクセスできることになり、データ転送時間が高速化される。
【０００３】
１回のワード線のアクセスで活性化されるメモリセル数、又はバイト数をページサイズと呼称される。ページサイズを大きくすれば、１回のアクセスで活性化されるメモリセルの数が多くなる。したがって、ページサイズを大きくすれば、連続してアクセスできるビット数が増え、データのアクセスは高速化される。しかし一方で、多くのメモリセルが活性化されることから消費電流が大きくなる欠点がある。従って、半導体記憶装置が使用される分野、システムによって、要求されるページサイズは異なってくる。大容量記憶システムでは、1回当たりの連続処理データ数が多く、データ転送速度を重視することで、ページサイズを大きく設定する。携帯電話等のモバイル用の記憶システムでは、1回当たりの連続処理データ数は比較的少なく、消費電流を重視することで、ページサイズを小さく設定する。
【０００４】
したがって、ユーザーの用途によりページサイズを異ならせた半導体記憶装置が要求され、半導体記憶装置メーカーとしてはページサイズが異なった半導体記憶装置を用意する必要がある。そのため半導体記憶装置メーカーとしては、２品種を開発するための開発期間、工数が膨大になるという問題が発生する。またユーザーの要求する数量をオンタイムに供給するための生産体制も大きな負担となる問題も生じる。このため、ページサイズが簡単に変更できるアルミマスタースライス方式の品種構成が望まれる。
【０００５】
以下の従来のページサイズの構成について説明する。図１に２５６ＭｂＤＲＡＭの全体構成図、図４にページサイズ２５６バイトにおけるデータ割付（Ａ）、データＩ／Ｏ線構成図（Ｂ）、図５にページサイズ２５６バイトにおけるデータＩ／Ｏ線の接続図、図６にページサイズ５１２バイトのデータ割付（Ａ）、データＩ／Ｏ線構成図（Ｂ）、図７にページサイズ５１２バイトにおけるデータＩ／Ｏ線の接続図を示す。
【０００６】
図１の２５６ＭｂＤＲＡＭは、プリフェッチ数２のダブルデータレート（ＤＤＲ）方式の３２ビット品である。１６Ｍｂのメモリ容量を有するブロックを横方向にそれぞれ４個備えたバンクＡ，Ｂ，Ｃ，Ｄの４バンク構成である。各ブロックは１６Ｍｂのメモリセルを備え、それぞれからＤＱ０〜７、ＤＱ８〜１５、ＤＱ１６〜２３、ＤＱ２４〜３１の８ビットずつの３２ビットを出力する。ローデコーダ（ＸＤＥＣ）は各ブロック単位に、カラムデコーダは２ブロック単位に備えられている。各ブロックのメモリセル１６Ｍｂはワード線（サブワード線を含めて）８Ｋ、カラム系は２Ｋの配置となっている。各ブロックはさらに複数のＭＡＴから構成されている。
【０００７】
メモリセルのアクセスは次のように行われる。ＸＤＥＣからの信号によりワード線が選択され、選択されたワード線上のメモリセルが活性化され、メモリセルに蓄積されたデータはビット線対に読み出され、センスアンプで増幅される。カラム選択信号（ＹＳＷ）で選択されたセンスアンプの出力はローカルアイオー線対（ＬＩＯ）に伝達され、さらにメインアイオー線対（ＭＩＯ）に伝達される。ＭＩＯからの信号はグローバルアイオー線対（ＧＩＯ）を経由して入出力回路のデータアンプ（ＤＡＭＰ）に伝達され、外部にデータとして出力される。また書込み時には逆に、入力されたデータを入出力回路の書き込みアンプ（ＷＡＭＰ）、ＧＩＯ、ＬＩＯ、センスアンプ、ビット線を経由してメモリセルに書き込まれることになる。ここでは理解しやすいために、各金属配線をそれぞれＬＩＯは第１アルミ、ＭＩＯは第２アルミ、ＧＩＯは第３アルミとしている。
【０００８】
図４（Ａ）には、ページサイズ２５６バイトにおけるデータ割付を示す。１つのブロックは１６Ｍｂのメモリセル構成であり、ワード線は８１９２本、カラム系は２０４８本である。以下、カラム系は各メモリセルからのビット線を選択するＹＳＷ線の本数として表現する。１つのＹＳＷ線は４つのメモリセルからのデータを活性化させることができるために２０４８／４＝５１２本が、４つに別れて、１２８本ずつ配置されている。ＤＱ０〜７の８ビット出力であり、ページサイズとしては、ＥＶＥＮ１２８、ＯＤＤ１２８となり２５６バイトとなる。
【０００９】
図に示すようにブロック内はＤＱ８ビットに対し、４ビットずつに２グループに別け、さらに、ＤＤＲプリフェッチ数の２に対してＥＶＥＮ，ＯＤＤに別けられている。データ構成としては、ＤＱ０、２，４，６のＥＶＥＮ、ＤＱ１，３，５，７のＥＶＥＮ、ＤＱ０、２，４，６のＯＤＤ、及びＤＱ１，３，５，７のＯＤＤのデータ割付となる。ＤＱ０〜７の８ビットがＥＶＥＮ，ＯＤＤと連続し、さらに１２８本のＹＳＷを切り替えることで、合計２５６バイトのページサイズとなる。
【００１０】
図４（Ｂ）に１つのブロックにおけるデータＩＯ線構成図を示す。Ｘ方向には２４分割、Ｙ方向には５分割された１２０個のＭＡＴから構成されている。ＭＡＴはマトリクス状に配列されたメモリセルアレイであり、これらのメモリセルアレイの両側にはセンスアンプ領域が配置される。センスアンプ領域はセンスアンプと、ＬＩＯと、ＬＩＯへの切換え接続するＹＳＷと、ＭＩＯへの切換え接続するＬＩＯ選択ＳＷとを備えている。このセンスアンプ領域はブロック端部においては、例えばＭＡＴ１，２４は専用領域であるが、中間部の例えばＭＡＴ１，２の間のセンスアンプ領域はＭＡＴ１が活性化された場合にはＭＡＴ１用として動作し、逆にＭＡＴ２が活性化された場合にはＭＡＴ２用として動作するものであり、共用される。
【００１１】
センスアンプからのデータはＹ方向に配置されたＬＩＯ、さらにＸ方向に配置されたＭＩＯ、そしてＹ方向にＧＩＯ（不図示）が配置される。各ＭＡＴからのビット線信号はセンスアンプ領域のＬＩＯを経由してＭＩＯに伝達される。ＭＩＯは各ＭＡＴ間に配置され、ＤＱ０，２，４，６のＥＶＥＮデータ用の４対、ＤＱ３，７のＥＶＥＮデータ用の２対、ＤＱ１，５のＥＶＥＮデータ用の２対、ＤＱ０，４のＯＤＤデータ用の２対、ＤＱ２，６のＯＤＤデータ用の２対、ＤＱ１，３，５，７のＯＤＤデータ用の４対が配置されている。合計ＤＱ０〜７までのＥＶＥＮ，ＯＤＤ用の１６個のデータ線対が配置されている。ＭＩＯからはＧＩＯを経由して半導体中央部のデータ入出力回路に接続される。
【００１２】
ここで、メモリセルからの読み出しについて説明する。ＸＤＥＣからの信号により選択されたワード線に接続されたメモリセルが活性化される。例えばＭＡＴ１，２５，４９，７３，９７のメモリセルが活性化される。各メモリセルからのデータは各ＭＡＴの両側に配置されたセンスアンプにより増幅され、ＬＩＯ、ＭＩＯ、ＧＩＯ（不図示）に伝達される。ＤＱ０〜７のＥＶＥＮ、ＯＤＤの計１６ビットのデータが読み出される。このときさらに、カラム系のＹＳＷを切換えることで２５６バイトのデータが読み出されることになる。
【００１３】
図５に示すデータＩＯ線への接続をあわせ参照する。選択されたワード線に接続されたメモリセルがアクセスされる。メモリセルのビット線対に接続されたそれぞれのセンスアンプＳＡ１、ＳＡ２，ＳＡ３，及びＳＡ４が活性化され、メモリセルのデータが増幅される。ＹＳＷ選択信号によりＹＳＷが活性化され、センスアンプのデータはＬＩＯに伝達される。さらに、ＬＩＯ選択信号によりＬＩＯ選択ＳＷが活性化され、データはＭＩＯに伝達される。このときＭＡＴ１のＭＡＴ左側のセンスアンプＳＡ１からのデータはＭＩＯのＤＱ２、センスアンプＳＡ２からのデータはＭＩＯのＤＱ０、さらに対向するＭＡＴ右側のセンスアンプＳＡ３からデータはＭＩＯのＤＱ６、センスアンプＳＡ４からデータはＭＩＯのＤＱ４に伝達される。同様に各ＭＡＴからのデータはＹＳＷ選択信号及びＬＩＯ選択信号により該当するＭＩＯ線にそれぞれ伝達される。
【００１４】
ＭＡＴ１，２５，４９，７３，９７の列においては、図の上部からの１２８本のＹＳＷにより、左側のセンスアンプ領域からはＤＱ０，２のＥＶＥＮ、右側のセンスアンプ領域からはＤＱ４，６のＥＶＥＮ、次の１２８本のＹＳＷに対しては左側からＤＱ１，３のＥＶＥＮ、右側からＤＱ５，７のＥＶＥＮ、次の１２８本のＹＳＷに対しては左側からＤＱ０、２のＯＤＤ、右側からＤＱ４，６のＯＤＤ、次の１２８本のＹＳＷに対しては左側からＤＱ１，３のＯＤＤ、右側からＤＱ５，７のＯＤＤがＭＩＯ線に接続される。
【００１５】
各ＭＡＴからのデータがＭＩＯのＤＱ０〜７、ＥＮＥＮ／ＯＤＤの１６個のデータとして伝達される。さらにＧＩＯを経由してデータ入出力回路に伝達される。同様にバンク内の他ブロックからＤＱ８〜１５、ＤＱ１６〜２３、ＤＱ２４〜３１として、それぞれの入出力回路にデータ転送される。さらにＹＳＷ選択信号を切換えることで、センスアンプで増幅されたメモリセルのデータが、順次読み出される。それぞれ１２８本のＹＳＷ選択信号により、データとして１２８バイトのＥＶＥＮ  ＯＤＤの２５６バイトを読み出すことができる。
【００１６】
これらのページサイズ２５６バイトの半導体記憶装置を、基本構成を変更させることなく５１２バイトのページサイズに拡張した半導体記憶装置を、図６、図７に示す。図６（Ａ）にデータ割付を示す。ブロック内の１本のワード線に接続されたメモリセルは２Ｋビットであり、ＥＶＥＮ、ＯＤＤに別けると、２５６バイトとなるため、２本のワード線を同時活性化させることでページサイズ５１２バイトを実現する。ブロック内を４分割し、左側に第１データ群（ＤＱ０，２，４，６）のＥＶＥＮとＯＤＤを、右側に第２データ群（ＤＱ１，３，５，７）のＥＶＥＮとＯＤＤを割り付ける。ワード線は８１９２本のうち、左右の１本ずつを活性化させ、４０９６ワードｘ２とすることでページサイズ５１２バイト構成とする。ワード線を２本活性化させることで、例えば斜線で示す左側のＭＡＴ１，２５，４９，７３，９７のＭＡＴ１の列と、右側のＭＡＴ１３、３７、６１，８５、１０９のＭＡＴ１３の列とにおいて、それぞれワード線の１本が活性化される。
【００１７】
図６（Ｂ）にデータＩＯ線構成図を示す。ＭＩＯの配置はページサイズ２５６バイトの場合と同様である。第１のデータ群ＤＱ０，２，４，６と、第２のデータ群ＤＱ１，３，５，７との境界においてはセンスアンプ領域が別々に２つ配置される。ＭＡＴ１の列においては上のＹＳＷ２５６本に対して、左側のセンスアンプ領域からはＤＱ０，２のＥＶＥＮ、右側からはＤＱ４，６のＥＶＥＮ、下のＹＳＷ２５６本に対して、左側のセンスアンプ領域からはＤＱ０，２のＯＤＤ、右側からはＤＱ４，６のＥＶＥＮがＭＩＯに接続される。さらにＭＡＴ１３の列からは、同様にＤＱ１，３，５，７のＥＮＥＮ，ＯＤＤが接続される。第1のデータ群と第２のデータ群からそれぞれ１本のワード線を活性化することで５１２バイトのページサイズとなる。
【００１８】
図７にデータＩＯ線に接続を示す。ＭＡＴ１２の右側のセンスアンプＳＡ５からはＬＩＯを経由してＭＩＯＤＱ６に、センスアンプＳＡ６からはＬＩＯを経由してＭＩＯＤＱ４に、ＭＡＴ１３の左側のセンスアンプＳＡ７からはＬＩＯを経由してＭＩＯＤＱ３に、センスアンプＳＡ８からはＬＩＯを経由してＭＩＯＤＱ１に接続されている。
【００１９】
このようにＭＡＴ構成としては、データ群の境界において２つ配置されている。データ群の境界においては、ＭＡＴ１２、１３間のセンスアンプ領域はＭＡＴ１２、１３に対し、共有されないことから、センスアンプ領域が２つ必要となる。したがって、ページサイズを変更するためには、センスアンプを構成する分離領域形成、拡散層形成パターンの変更が必要となる。したがってこの場合には配線工程のみの変更によるページサイズの変更ができないという問題がある。
【００２０】
また、これらのメモリの構成については多くの構成があり、下記の特許文献に記載されている。特許文献１にはページサイズを１Ｋとする場合には８バンク構成とし、ページサイズを２Ｋとする場合には４バンク構成として、ページサイズを変更させている。特許文献２には、ワード線モード指定により、ラインモード又はボックスモードにおいてページサイズを異ならせている。特許文献３には、シェアードセンスアンプ構成において両端のマットを同じ入出力線に接続することで高速化している。しかし、これらの特許文献においてはいずれも、ユーザーの希望するページサイズを、簡単な手法で達成する方法に関する問題認識はなく、その解決手法については記載されていない。そのため、ページサイズが簡単の変更できるアルミマスタースライス方式の品種構成を可能にする方法の開発が望まれている。
【００２１】
【特許文献１】特開２００３−１７８５８０号公報
【特許文献２】特開２００１−３１２８８５号公報
【特許文献３】特開平０５−２３４３７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
上記したように、半導体記憶装置を使用するシステムにより、そのシステムに最適なページサイズが異なる。しかしこのページサイズを簡単に変更可能とする方法がなく、それぞれのユーザー要求のマッチする半導体記憶装置を開発することになり、メーカーは膨大な開発費用を負担せざるを得ないという問題がある。
【００２３】
本願の目的は、上記した問題に鑑み、半導体記憶装置の大幅な変更を伴わないで、配線工程のみを変更するアルミマスタースライス方式においてページサイズを簡単に変更できる手法による半導体記憶装置を提供することである。
【課題を解決するための手段】
【００２４】
本願の半導体記憶装置は、マトリクス状に配置されたメモリセルアレイと、ローデコーダと、カラムデコーダと、センスアンプとを備えたメモリブロックのページサイズをアルミマスタースライスにより変更することを特徴とする。
【００２５】
本願の半導体記憶装置においては、前記アルミマスタースライスは、ローカルアイオー（ＬＩＯ）線とセンスアンプへの接続、及びメインアイオー（ＭＩＯ）への接続を変更することにより前記メモリブロックのページサイズを変更することを特徴とする。
【００２６】
本願の半導体記憶装置においては、前記メモリブロックのローデコーダから選択されるワード線を複数本活性化することで前記メモリブロックのページサイズを大きくすることを特徴とする。
【００２７】
本願の半導体記憶装置においては、前記メモリブロックは複数のＭＡＴ列から構成され、前記ＭＡＴ列において出力されるデータ配列が異なることを特徴とする。
【００２８】
本願の半導体記憶装置においては、前記ローカルアイオー（ＬＩＯ）線は第１の配線層により形成され、前記メインアイオー（ＭＩＯ）線は第２の配線層により形成され、グローバルアイオー（ＧＩＯ）線は第３の配線層により形成されたことを特徴とする。
【００２９】
本願の半導体記憶装置においては、前記メモリブロックは複数のＭＡＴ列から構成され、第１のデータ群を出力する複数の第１のＭＡＴ列と、第２のデータ群を出力する複数の第２のＭＡＴ列と、前記第１のデータ群の半数のデータと前記第２のデータ群の半数のデータを出力する第３のＭＡＴ列と、前記第１のデータ群の残り半数のデータと前記第２のデータ群の残り半数のデータを出力する第４のＭＡＴ列とから構成されたことを特徴とする。
【００３０】
本願の半導体記憶装置においては、前記第１のＭＡＴ列は複数隣接して配置され、前記第２のＭＡＴ列は複数隣接して配置され、さらに前記第１のＭＡＴ列と前記第２のＭＡＴ列の境界には前記第３のＭＡＴ列が配置され、前記第２のＭＡＴ列の他端部には前記第４のＭＡＴ列が配置されたことを特徴とする。
【００３１】
本願の半導体記憶装置においては、前記第１のＭＡＴ列と前記第３のＭＡＴ列とから構成されるグループのうち１本のワード線が活性化され、前記第２のＭＡＴ列と前記第４のＭＡＴ列とから構成されるグループのうち１本のワード線が活性化されることを特徴とする。
【００３２】
本願の半導体記憶装置においては、前記メモリブロックは複数のＭＡＴ列から構成され、第１のデータ群を出力する複数の第１のＭＡＴ列と、第２のデータ群を出力する複数の第２のＭＡＴ列とを備え、前記第１のデータ群と前記第２のデータ群とで共有するＭＡＴを境界として、前記第１のデータ群を出力する複数の第１のＭＡＴ列の間に前記第２のデータ群を出力する複数の第２のＭＡＴ列が挿入されたことを特徴とする。
【発明の効果】
【００３３】
本願の半導体記憶装置は、センスアンプからローカルアイオー（ＬＩＯ）の接続、ＬＩＯからメインアイオー（ＭＩＯ）の接続を変更することで、アルミマスタースライス方式によるページサイズ変更可能な半導体記憶装置が得られる効果がある。
【発明を実施するための最良の形態】
【００３４】
本発明について、図面を参照して以下詳細に説明する。
【実施例１】
【００３５】
実施例１として、図１〜図３を用いて説明する。図１に２５６ＭＤＲＡＭの全体構成図、図２にページサイズ５１２バイトにおけるデータ割付（Ａ）、データＩ／Ｏ線構成図（Ｂ）、図３にページサイズ５１２バイトにおけるデータＩ／Ｏ線の接続図を示す。本実施例においては、前述した図１の２５６ＭＤＲＡＭにおいて、図４、図５のページサイズ２５６バイト構成の半導体記憶装置を配線工程のみを変更するアルミマスタースライス方式により、ページサイズ５１２バイトに変更する実施例である。
【００３６】
図１の半導体記憶装置１は２５６ＭｂＤＲＡＭである。２５６ＭｂＤＲＡＭは、プリフェッチ数２のダブルデータレート（ＤＤＲ）方式の３２ビットＤＱピンを有する３２ビット品である。１６Ｍｂのメモリ容量を有するブロック２を横方向にそれぞれ４個備えたバンクＡ，Ｂ，Ｃ，Ｄの４バンク構成である。各ブロックは１６Ｍｂのメモリセルを備え、それぞれからＤＱ０〜７、ＤＱ８〜１５、ＤＱ１６〜２３、ＤＱ２４〜３２の８ビットずつの３２ビットを出力する。ローデコーダ（ＸＤＥＣ）は各ブロック単位に備えられ、ワード線を選択する。カラムデコーダは２ブロック単位に備えられ、ＹＳＷを選択する。各ブロックのメモリセル１６Ｍｂはワード線（サブワード線を含めて）８Ｋ、カラム系は２Ｋ構成となっている。各ブロックはさらに複数のＭＡＴから構成されている。
【００３７】
ローデコーダ（ＸＤＥＣ）からの信号によりワード線が選択され、選択されたワード線上のメモリセルが活性化され、メモリセルに蓄積されたデータはビット線対に読み出され、センスアンプで増幅される。ＹＳＷで選択されたセンスアンプの出力はローカルアイオー線対（ＬＩＯ）に伝達され、さらにメインアイオー線対（ＭＩＯ）に伝達される。ＭＩＯからの信号はグローバルアイオー線対（ＧＩＯ）を経由して入出力回路のデータアンプ（ＤＡＭＰ）に伝達され、外部にデータとして出力される。また書込み時には逆に、入力されたデータを入出力回路の書き込みアンプ（ＷＡＭＰ）、ＧＩＯ、ＭＩＯ、ＬＩＯ、センスアンプ、ビット線を経由してメモリセルに書き込まれることになる。ここで、各金属配線をそれぞれＬＩＯは第１アルミ、ＭＩＯは第２アルミ、ＧＩＯは第３アルミとしている。
【００３８】
図２（Ａ）には、ページサイズ５１２バイトにおけるデータ割付、図２（Ｂ）にはデータＩＯ線の構成図を示す。以下の説明は、それぞれの１６Ｍのブロックはデータ（ＤＱ０〜７、８〜１５、１６〜２３、２４〜３１）が異なるだけで同様な構成であることから、ＤＱ０〜７を出力する１つのブロックのみに関して行う。これらのＭＡＴの構成、及びメインアイオー（ＭＩＯ）線の構成は図４の構成と同じであり、ローカルアイオー（ＬＩＯ）線の接続が異なる。これらの変更のみでページサイズを２５６バイトから５１２バイトに変更可能にしている。ＬＩＯ線は、ＹＳＷの２５６本単位に配線され、ＬＩＯ選択ＳＷにより切り替えＭＩＯに接続される。
【００３９】
ブロック内の１本のワード線に接続されたメモリセルは２Ｋビットであり、ＤＱの８ビット、ＥＶＥＮ、ＯＤＤに別けると、２５６バイトとなる。そのため、２本のワード線を同時活性化させることで、アクセスされるメモリセルは４Ｋビットとなり、ページサイズ５１２バイトを実現する。ブロック内を４分割し、左側にＤＱ０，２，４，６のＥＶＥＮとＯＤＤを、右側にＤＱ１，３，５，７のＥＶＥＮとＯＤＤを割り付ける。ワード線は８１９２本のうち、左側４０９６ワード線、右４０９６ワード線の１本ずつを活性化させ、ページサイズ５１２バイト構成とする。ワード線を２本活性化させることで、例えば左側のＭＡＴ１，２５，４９，７３，９７のＭＡＴ列と、右側のＭＡＴ１３、３７、６１，８５、１０９のＭＡＴ列のそれぞれのワード線の１本が活性化される。
【００４０】
ＭＡＴ１の列において、上側のＹＳＷ２５６本に対応するＭＡＴ１と、ＭＡＴ２５と、ＭＡＴ４９の半分のメモリセルは、左側のセンスアンプ領域においてＭＩＯのＤＱ０，２のＥＶＥＮへ接続され、右側のセンスアンプ領域においてＭＩＯのＤＱ４，６のＥＶＥＮへ接続される。下側のＹＳＷ２５６本に対応するＭＡＴ４９の残りの半分と、ＭＡＴ７３と、ＭＡＴ９７のメモリセルは、左側のセンスアンプ領域においてＭＩＯのＤＱ０，２のＯＤＤへ接続され、右側のセンスアンプ領域においてＭＩＯのＤＱ４，６のＯＤＤへ接続される。
【００４１】
ＭＡＴ１の列においては、８ビットのうち半分のＤＱ０，２，４，６のＥＶＥＮとＯＤＤが出力される。ここで、左側のセンスアンプ領域からＤＱ０，２のＥＶＥＮとＯＤＤのデータを取り出し、右側のセンスアンプ領域からＤＱ４，６のＥＶＥＮとＯＤＤのデータを取り出している。したがって左右のセンスアンプ領域で補完する関係でデータを取り出せばよい。ＭＡＴ２から１１の列においては、センスアンプ領域は隣接したＭＡＴ同士で共用されることからデータ配列は図から理解されるように交互に繰り返され、メモリセル、ＬＩＯのデータパスは接続されている。
【００４２】
また同時にアクセスされるＭＡＴ１３の列においては、上側のＹＳＷ２５６本に対応するＭＡＴ１３と、ＭＡＴ３７と、ＭＡＴ６１の半分のメモリセルは、左側のセンスアンプ領域においてＭＩＯのＤＱ１，３のＥＶＥＮへ接続され、右側のセンスアンプ領域においてＭＩＯのＤＱ５，７のＥＶＥＮへ接続される。下側のＹＳＷ２５６本に対応するＭＡＴ６１の残りの半分と、ＭＡＴ８５と、ＭＡＴ１０９のメモリセルは、左側のセンスアンプ領域においてＭＩＯのＤＱ１，３のＯＤＤへ接続され、右側のセンスアンプ領域においてＭＩＯのＤＱ５，７のＯＤＤへ接続される。これらの接続によりＤＱ１，３，５，７のＥＶＥＮ、ＯＤＤのデータが出力される。ＭＡＴ１４から２３の列においても左右のデータ配列が交互に繰り返されて、メモリセル、ＬＩＯのデータパスは、同様に接続されている。
【００４３】
ＭＡＴ１の列で読み出されるデータ群と、ＭＡＴ１３の列で読み出されるデータ群とをあわせて、ＤＱ０〜７のＥＶＥＮ，ＯＤＤのそれぞれのデータが、メモリセルから読み出されることになる。ＹＳＷ２５６本により選択切換えることでページサイズ５１２バイトとなる。
【００４４】
しかし、これらのデータ群の最後となるべきＭＡＴ１２の列及びＭＡＴ２４の列におけるデータ配列は、第１のデータ群（ＤＱ０，２，４，６）及び第２のデータ群（ＤＱ１，３，５，７）のデータ配列とは異ならせる。ＭＡＴ１２の列に配置されたＭＡＴ３６，６０、８４、１０８においては、ＭＡＴ１２と、ＭＡＴ３６と，ＭＡＴ６０の半分のメモリセルは、左側のセンスアンプ領域においてＤＱ４、６のＥＶＥＮへ接続され、右側のセンスアンプ領域においてＤＱ１，３のＥＶＥＮへ接続される。ＭＡＴ６０の半分と、ＭＡＴ８４と，ＭＡＴ１０８のメモリセルは、左側のセンスアンプ領域においてＤＱ４，６のＯＤＤへ接続され、右側のセンスアンプ領域においてＤＱ１、３のＯＤＤへ接続される。ＭＡＴ１２の列においてはＤＱ１，３，４，６のＥＶＥＮとＯＤＤのデータが取り出される。
【００４５】
さらにＭＡＴ１２の列と同時にアクセスされるＭＡＴ２４の列について説明する。ＭＡＴ２４と、ＭＡＴ４８と，ＭＡＴ７２の半分のメモリセルは左側のセンスアンプ領域においてＤＱ５，７のＥＶＥＮへ接続され、右側のセンスアンプ領域においてＤＱ０，２のＥＶＥＮへ接続される。ＭＡＴ７２の半分と、ＭＡＴ９６と，ＭＡＴ１２０のメモリセルは、左側のセンスアンプ領域においてＤＱ５，７のＯＤＤへ接続され、右側のセンスアンプ領域においてＤＱ０，２のＯＤＤへ接続される。ＭＡＴ２４の列においてはＤＱ０，２，５，７のＥＶＥＮとＯＤＤのデータが取り出される。したがって、ＭＡＴ１２の列、ＭＡＴ２４の列によりＤＱ０〜７のＥＶＥＮ、ＯＤＤのデータが出力される。
【００４６】
このようにＭＡＴ１２及びＭＡＴ２４のＭＡＴ列のデータ配列は、他のＭＡＴ列と異なっている。ＭＡＴ１２においては、左側のセンスアンプ領域においては第１のデータ群の半分のデータを出力し、右側のセンスアンプ領域においては第２のデータ群の半分のデータを出力している。ＭＡＴ２４においては、左側のセンスアンプ領域においては第２のデータ群の残り半分のデータを出力し、右側のセンスアンプ領域においては第１のデータ群の残り半分のデータを出力している。この構成においてＭＡＴ１２列及びＭＡＴ２４列においてＤＱ０〜７のＥＶＥＮとＯＤＤのデータを出力している。
【００４７】
図３に示すデータＩＯの接続図を説明する。図３にはＭＡＴ１２の列を示している。ワード線が活性化されて、メモリセルが活性化される。メモリセルのデータはセンスアンプで増幅され、ＹＳＷ選択信号で選択された４個のセンスアンプＳＡ１，２，３，４からのデータがＬＩＯ線に伝達される。ＳＡ１からのデータはＬＩＯを経由して、ＬＩＯ選択ＳＷによりＭＩＯＤＱ６に伝達される。同様にセンスアンプＳＡ２からＬＩＯ、そしてＭＩＯＤＱ４へ、センスアンプＳＡ３からＬＩＯ、そしてＭＩＯＤＱ３へ、センスアンプＳＡ４からＬＩＯ４、そしてＭＩＯＤＱ１へ、それぞれのデータが伝達される。ここで各金属配線をそれぞれＬＩＯは第１アルミ、ＭＩＯは第２アルミ、ＧＩＯは第３アルミとしている。このように配線層を変えることでそれぞれの配線層の変更、及び配線層間を接続するスルーホールの変更が簡単であり、アルミマスタースライスによるページサイズ変更が簡単に行われる。
【００４８】
本願の構成を従来例の５１２バイトページサイズと比較した場合には、従来例においてはデータ群の境界において、２つのセンスアンプ領域が必要であったが、本願においては１つのセンスアンプ領域で構成されている。したがって図４の２５６バイトのページサイズの構成図と同一となり、本願の構成とすることで、配線工程によるアルミマスタースライス方式によるページサイズの変更が可能となる。
【００４９】
データ群の境界のＭＡＴ１２の列、及び最端部のＭＡＴ２４の列においては他のＭＡＴ列と異なるデータ構成とされる。すなわち、第１のデータ群を出力する複数のＭＡＴを隣接して配置し、第２のデータ群を出力する複数のＭＡＴを隣接して配置し、第１のデータ群を出力するＭＡＴと、第２のデータ群を出力するＭＡＴとの境界には、第１のデータ群の半数のデータと、第２のデータ群の半数のデータを出力させるＭＡＴを配置されている。さらに、隣接して配置された第２のデータ群を出力する複数のＭＡＴの端部にも、第１のデータ群の半数のデータと、第２のデータ群の半数のデータを出力させるＭＡＴを配置されている。
【００５０】
本実施例においては、ＭＡＴの両側のセンスアンプ領域からのデータ取り出しは、データ群の半分ずつ取り出し、左右の領域で補完する関係であればよい。ＭＡＴの配列においては、左右のセンスアンプ領域のデータ取り出しは補完する関係を保つように交互に配置される。したがってＭＡＴ配列の最初と、最後のＭＡＴ列のデータ取り出しも、偶数ＭＡＴ数の場合は同じに、奇数ＭＡＴ数の場合には反対の端を補完する取り出しとすればよい。
【００５１】
したがって、本実施例においてはＭＡＴ１２、２４を境界とし、ＭＡＴ１２，２４を２つのデータ群の共有としてデータ群を切換えたが、任意のＭＡＴの位置でデータ群を切換えることができる。例えばＭＡＴ１０と、ＭＡＴ２２とを境界とし、第１、第２のデータ群で共有させる。第１のデータ群はＭＡＴ１〜１０、ＭＡＴ２２〜２４から出力され、第２のデータ群はＭＡＴ１０〜２２から出力されるようにできる。このように任意のＭＡＴにおいてデータ群を切換えることができる。また、本願においてはページサイズを２倍としたが、第２のデータ群として、さらに第３、第４のデータ群を追加すれば４倍のページサイズまで拡張できる。
【００５２】
本実施例においては、アルミマスタースライス方式によりＬＩＯを変更することで、ページサイズの変更が可能になる。したがってチップサイズの増加もなく、開発工数の削減、生産工程の品種変更が容易となり効果が得られる。
【００５３】
以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００５４】
【図１】本発明における２５６ＭＤＲＡＭの全体構成図である。
【図２】ページサイズ５１２バイトにおけるデータ割付（Ａ）、データＩＯ線の構成図（Ｂ）である。
【図３】ページサイズ５１２バイトにおけるデータＩＯの接続図である。
【図４】従来例のページサイズ２５６バイトにおけるデータ割付（Ａ）、データＩＯ線の構成図（Ｂ）である。
【図５】従来例ページサイズ２５６バイトにおけるデータＩＯの接続図である。
【図６】従来例のページサイズ５１２バイトにおけるデータ割付（Ａ）、データＩＯ線の構成図（Ｂ）である。
【図７】従来例ページサイズ５１２バイトにおけるデータＩＯの接続図である。
【符号の説明】
【００５５】
１    半導体記憶装置
２    ブロック
ＳＡ１、ＳＡ２，ＳＡ３、ＳＡ４，ＳＡ５，ＳＡ６、ＳＡ７、ＳＡ８    センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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