(57)【要約】【課題】  選択されているバンクにおけるメモリセルのリーク電流を大幅に低減する。【解決手段】  ２バンク構成のＳＲＡＭモジュール８において、アドレスデコーダ／ラッチ回路１０から出力されたデコード信号に基づいて、電源電圧スイッチ制御回路１４1 、基準電位スイッチ制御回路１５1  が、電源電圧スイッチ部１４2 ，１４3 と基準電位スイッチ部１５2 ，１５3 とをそれぞれ動作制御する。電源電圧スイッチ部１４2 ，１４3 と基準電位スイッチ部１５2 ，１５3 は、選択されたメモリセルに電源電圧ＶＤＤ−基準電位ＶＳＳ振幅の電源を供給し、その他のメモリセルには、電源電圧ＶＤＤ−基準電位ＶＳＳ振幅の電源よりも低い、データ保持が可能な電圧レベルの電源を供給する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
メモリセルアレイが少なくとも２以上に分割されたメモリマットと、
アドレスデコード回路から出力されたデコード信号に基づいて、データの書き込み／読み出しが行われる前記メモリマットのメモリセルに第１の電源を供給し、前記メモリマットの残りのメモリセルに前記第１の電源よりも低い電圧レベルの第２の電源を供給する電圧供給制御手段を備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記電圧供給制御手段は、
前記２以上に分割されたメモリマット毎に設けられ、供給制御信号に基づいて、前記メモリマットに設けられたメモリセルに第１、または第２の電源のいずれかを供給する電源供給スイッチ部と、
前記アドレスデコード回路から出力されたデコード信号に基づいて、供給制御信号を出力し、前記電源供給スイッチ部の動作制御を行うスイッチ制御部とよりなることを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記電源供給スイッチ部は、
前記スイッチ制御部の供給制御信号に基づいて、前記メモリマットのロウ方向のメモリセルに第１の電位、または前記第１の電位よりも低いレベルの第２の電位のいずれかをそれぞれ接続する電源スイッチと、
前記スイッチ制御部の供給制御信号に基づいて、前記メモリマットのカラム方向のメモリセルに第１の基準電位、または前記第１の基準電位よりも高いレベルの第２の基準電位のいずれかをそれぞれ接続する基準電位スイッチとよりなり、
前記電源スイッチ、および前記基準電位スイッチは、データの書き込み／読み出しが行われる前記メモリセルに対して前記第１の電位と前記第１の基準電位とを接続して第１の電源を供給し、
その他のメモリセルに対しては、第２の電源を供給することを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記電源供給スイッチ部が供給する第２の電源は、
前記第１の電位と前記第２の基準電位、前記第２の電位と前記第１の基準電位、または前記第２の電位と前記第２の基準電位のいずれかよりなることを特徴とする半導体集積回路装置。
【請求項５】
請求項３または４記載の半導体集積回路装置において、
前記電源スイッチは、
前記スイッチ制御部の供給制御信号に基づいて、第１の電位をロウ方向の前記メモリセルに接続する第１のトランジスタと、
前記第１のトランジスタがＯＦＦした際に、第２の電位をロウ方向の前記メモリセルに接続する第２のトランジスタとよりなり、
前記基準電位スイッチは、
前記スイッチ制御部の供給制御信号に基づいて、第１の基準電位をカラム方向の前記メモリセルに接続する第３のトランジスタと、
前記第１のトランジスタがＯＦＦした際に、第２の基準電位をロウ方向の前記メモリセルに接続する第４のトランジスタとよりなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置における低消費電力化技術に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの半導体メモリにおけるメモリセルのリーク電流の低減に適用して有効な技術に関するものである。
【背景技術】
【０００２】
一般に、システムＬＳＩなどの半導体集積回路装置においては、ＳＲＡＭなどのメモリモジュールが内蔵されている。
【０００３】
たとえば、２つ（またはそれ以上）のメモリマットによって構成された２バンク（またはそれ以上の複数のバンク）構成のメモリモジュールでは、該メモリモジュールの消費電力を低減する技術を備えたものがある。
【０００４】
この場合、各バンクには、ローカル電源線が接続されており、ライト／リード動作によって選択されたバンクには、該ライト／リード動作に必要な全振幅の電源電圧を供給し、選択されていないバンクにはローカル電源線を介して全振幅の電源電圧よりも低い電圧レベルの電源電圧を供給することによって、メモリマットに設けられたメモリセルのリーク電流を低減している。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上記のような半導体集積回路装置における消費電力の低減技術では、次のような問題点があることが本発明者により見い出された。
【０００６】
すなわち、選択されていないバンクに供給する電源電圧をデータ保持に必要な電圧レベルまで落とすことによって該バンクにおけるメモリセルのリーク電流を低減することはできるが、選択しているバンクのすべてのメモリセルには、全振幅の電源電圧が供給されているのでそれらメモリセルのリーク電流を低減することができないという問題がある。
【０００７】
近年のメモリモジュールの大容量化などに伴い、１バンクあたりのメモリセル数が増加すると、メモリセルのリーク電流は、より大幅に増加してしまうことになる。
【０００８】
本発明の目的は、選択されているバンクにおけるメモリセルのリーク電流を大幅に低減することにより、半導体集積回路装置の低消費電流化を実現することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明の半導体集積回路装置は、メモリセルアレイが少なくとも２以上に分割されたメモリマットと、アドレスデコード回路から出力されたデコード信号に基づいて、データの書き込み／読み出しが行われるメモリマットのメモリセルに第１の電源を供給し、該メモリマットの残りのメモリセルに第１の電源よりも電圧レベルの第２の電源を供給する電圧供給制御手段を備えたものである。
【００１２】
また、本願のその他の発明の概要を簡単に示す。
【００１３】
本発明の半導体集積回路装置は、前記電圧供給制御手段が、２以上に分割されたメモリマット毎に設けられ、供給制御信号に基づいて、メモリマットに設けられたメモリセルに第１、または第２の電源のいずれかを供給する電源供給スイッチ部と、アドレスデコード回路から出力されたデコード信号に基づいて、供給制御信号を出力し、電源供給スイッチ部の動作制御を行うスイッチ制御部とよりなるものである。
【００１４】
また、本発明の半導体集積回路装置は、前記電源供給スイッチ部が、スイッチ制御部の供給制御信号に基づいて、メモリマットのロウ方向のメモリセルに第１の電位、または第１の電位よりも低いレベルの第２の電位のいずれかをそれぞれ接続する電源スイッチと、スイッチ制御部の供給制御信号に基づいて、メモリマットのカラム方向のメモリセルに第１の基準電位、または該第１の基準電位よりも高いレベルの第２の基準電位のいずれかをそれぞれ接続する基準電位スイッチとよりなり、電源スイッチ、および基準電位スイッチは、データの書き込み／読み出しが行われるメモリセルに対して第１の電位と第１の基準電位とを接続して第１の電源を供給し、その他のメモリセルに対しては、第２の電源を供給するものである。
【００１５】
さらに、本発明の半導体集積回路装置は、前記電源供給スイッチ部が供給する第２の電源が、第１の電位と第２の基準電位、第２の電位と第１の基準電位、または第２の電位と第２の基準電位のいずれかよりなるものである。
【００１６】
また、本発明の半導体集積回路装置は、前記電源スイッチが、スイッチ制御部の供給制御信号に基づいて、第１の電位をロウ方向のメモリセルに接続する第１のトランジスタと、第１のトランジスタがＯＦＦした際に、第２の電位をロウ方向のメモリセルに接続する第２のトランジスタとよりなり、基準電位スイッチは、スイッチ制御部の供給制御信号に基づいて、第１の基準電位をカラム方向のメモリセルに接続する第３のトランジスタと、第１のトランジスタがＯＦＦした際に、第２の基準電位をロウ方向のメモリセルに接続する第４のトランジスタとよりなるものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
（１）データの書き込み／読み出しが行われるメモリマットにおけるメモリセルに第１の電源を供給し、それ以外のメモリセルには第１の電源よりも低い電圧レベルの第２の電源を供給するので、メモリマットのリーク電流を低減することができる。
【００１９】
（２）上記（１）により、半導体集積回路装置の消費電流を小さくすることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
図１は、本発明の一実施の形態による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置に設けられたＳＲＡＭモジュールのブロック図、図３は、図２のＳＲＡＭモジュールに設けられた電源電圧スイッチ部、および基準電位スイッチ部の説明図、図４は、図３の電源電圧スイッチ部に設けられたスイッチの構成を示す回路図、図５は、図３の基準電位スイッチ部に設けられたスイッチの構成を示す回路図、図６は、図２のＳＲＡＭモジュールにおけるメモリマットに設けられたメモリセルに供給される電源レベルの説明図である。
【００２２】
本実施の形態において、半導体集積回路装置１は、たとえば、シングルチップマイクロコンピュータからなる。半導体集積回路装置１は、図１に示すように、周辺回路２、バスコントローラ３、ＣＰＵ（中央処理装置）４、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）５、Ｉ／Ｏ６、ＳＲＡＭコントローラ７、およびＳＲＡＭモジュール８などから構成されている。
【００２３】
周辺回路２は、Ａ／Ｄ（Ａｎｌｏｇ／Ｄｉｇｉｔａｌ）変換器、シリアルコミュニケーションインタフェース 、ウォッチドッグタイマ、ならびにタイマパルスユニットなどの各種機能モジュールによって構成されている。
【００２４】
Ａ／Ｄ変換器は、外部端子から入力されたアナログ信号をデジタル信号に変換する。シリアルコミュニケーションインタフェースは、外部デバイスとのシリアルデータ通信を行うインタフェースである。
【００２５】
ウォッチドッグタイマは、半導体集積回路装置１の暴走などの監視を行う。タイマパルスユニットは、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）波形を出力することのできるタイマである。
【００２６】
バスコントローラ３は、半導体集積回路装置１内外のアドレスバスやデータバスの制御を行う。ＣＰＵ４は、半導体集積回路装置１におけるすべての制御を司る。ＲＯＭ５は、読み出し専用の不揮発性メモリであり、プログラムや各種データなどが格納されている。
【００２７】
Ｉ／Ｏ６は、たとえば、入出力バッファからなり、外部接続されるデバイスとのインタフェースとして設けられる。ＳＲＡＭコントローラ７は、ＳＲＡＭモジュール８の書き込み／読み出し／消去などの動作制御を行う。
【００２８】
ＳＲＡＭモジュール８は、ＳＲＡＭコントローラ７からの指示に応じてデータの書き込み／読み出しや消去などを行う。
【００２９】
そして、これら周辺回路２、バスコントローラ３、ＣＰＵ４、ＲＯＭ５、Ｉ／Ｏ６、ＳＲＡＭコントローラ７、ならびにＳＲＡＭメモリモジュール８は、内部のバスＢを介して相互に接続されている。
【００３０】
図２は、ＳＲＡＭモジュール８の構成を示すブロック図である。
【００３１】
ＳＲＡＭモジュール８は、制御回路９、アドレスデコーダ／ラッチ回路（アドレスデコード回路）１０、ワードドライバ１１、Ｉ／Ｏ部１２、カラムドライバ１３、電源電圧スイッチ制御部（電源供給制御手段）１４、基準電位スイッチ制御部（電源供給制御手段）１５、ならびにメモリアレイ部１６などから構成されている。
【００３２】
制御回路９には、アドレス信号やコマンド信号などが入力される。制御回路９は、入力されたコマンド信号をデコードしてデータのやりとりなどを制御する制御信号を出力する。
【００３３】
アドレスデコーダ／ラッチ回路１０は、入力されたアドレス信号をラッチしてデコードを行い、そのデコード結果をワードドライバ１１、およびカラムドライバ１３にそれぞれ出力する。
【００３４】
ワードドライバ１１は、アドレスデコーダ／ラッチ回路１０から出力されたデコード信号に基づいてメモリアレイ部１６におけるロウ（行）方向のワード線を選択する。カラムドライバ１３は、アドレスデコーダ／ラッチ回路１０から出力されたデコード信号に基づいてメモリアレイ部１６におけるカラム（列）方向のビット線を選択する。
【００３５】
Ｉ／Ｏ部は、入力バッファ、出力バッファ、ならびにセンスアンプなどからなる。入力バッファは、入力データを所定のタイミングによって取り込み、出力バッファは、出力データを一時的に保管する。センスアンプは、メモリセルＳ（図３）のセル読み出し信号を増幅する。
【００３６】
メモリアレイ部１６は、記憶の最小単位であるメモリセルＳが規則正しくアレイ状に並べられており、該メモリアレイ部１６は、たとえば、メモリマット１６1 ，１６2 の２つが設けられた２バンク構成となっている。
【００３７】
電源電圧スイッチ制御部１４は、電源電圧スイッチ制御回路（スイッチ制御部）１４1 、および電源電圧スイッチ部（電源供給スイッチ部）１４2 ，１４3 から構成されている。
【００３８】
電源電圧スイッチ制御回路１４1 は、アドレスデコーダ／ラッチ回路１０から出力されたデコード信号に基づいて制御信号（制御供給信号）Ｃ１を出力し、電源電圧スイッチ部１４2 ，１４3 の動作制御を行う。
【００３９】
電源電圧スイッチ部１４2 ，１４3 は、メモリマット１６1 ，１６2 のメモリセルＳに電源電圧（第１の電位）ＶＤＤ、または該電源電圧ＶＤＤよりも低い電圧レベルのローカル電源電圧（第２の電位）ＶＤＤＬのいずれかを選択してそれぞれ供給する。
【００４０】
基準電位スイッチ制御部１５は、基準電位スイッチ制御回路（スイッチ制御部）１５1 、および基準電位スイッチ部（電源供給スイッチ部）１５2 ，１５3 から構成されている。
【００４１】
基準電位スイッチ制御回路１５1 は、アドレスデコーダ／ラッチ回路１０から出力されたデコード信号に基づいて制御信号（制御供給信号）Ｃ２を出力し、基準電位スイッチ部１５2 ，１５3 の動作制御を行う。基準電位スイッチ部１５2 ，１５3 は、メモリマット１６1 ，１６2 のメモリセルＳに基準電位（第１の基準電位）ＶＳＳ、または該基準電位ＶＳＳよりも高い電圧レベルからなるローカル基準電位（第２の基準電位）ＶＳＳＬのいずれかを選択してそれぞれ接続する。
【００４２】
また、電源電圧スイッチ部１４2 、ならびに基準電位スイッチ部１５2 の構成について、図３を用いて説明する。この図３は、簡単化のため電源電圧スイッチ部１４2 、基準電位スイッチ部１５2 、およびそれらに接続されるメモリマット１６1 の一部のみを示したものである。
【００４３】
電源電圧スイッチ部１４2 は、スイッチ（電源スイッチ）１７1 〜１７4 から構成されている。各々のスイッチ１７1 〜１７4 は、電源電圧ＶＤＤとメモリマット１６1 におけるロウ方向のメモリセルＳの電源供給端子との間にそれぞれ接続されている。
【００４４】
スイッチ１７1 （〜１７4 ）は、図４に示すように、２つのＰチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）からなるトランジスタＴ１，Ｔ２から構成されている。
【００４５】
トランジスタＴ１，Ｔ２の一方の接続部には、電源電圧ＶＤＤが接続されており、これらトランジスタＴ１，Ｔ２の他方の接続部にはメモリマット１６1 におけるロウ方向のメモリセルＳの電源電圧供給端子にそれぞれ接続されている。
【００４６】
トランジスタ（第１のトランジスタ）Ｔ１のゲートには、電源電圧スイッチ制御回路１４から出力される制御信号Ｃ１が入力されるように接続されている。トランジスタ（第２のトランジスタ）Ｔ２のゲートには、基準電位ＶＳＳが接続されている。
【００４７】
ここで、トランジスタＴ２は、トランジスタ（ゲート）サイズが小さく、常にＯＮ状態となるように設計されており、該トランジスタＴ２の電圧降下（たとえば、電源電圧ＶＤＤよりも約１０ｍＶ程度低い電圧レベル）によってローカル電源電圧ＶＤＤＬが生成される。
【００４８】
それにより、トランジスタＴ１がＯＦＦした際には、該トランジスタＴ１を介して供給される電源電圧ＶＤＤよりも低いローカル電源電圧ＶＤＤＬがメモリマット１６1 におけるロウ方向のメモリセルＳにそれぞれ供給される。
【００４９】
また、基準電位スイッチ部１５2 は、複数のスイッチ（基準電位スイッチ）１８1 〜１８4 から構成されている。各々のスイッチ１８1 〜１８4 は、基準電位ＶＳＳとメモリマット１６1 におけるカラム方向のメモリセルＳの基準電位接続端子との間にそれぞれ接続されている。
【００５０】
スイッチ１８1 （〜１８4 ）は、図５に示すように、２つのＮチャネルＭＯＳからなるトランジスタＴ３，Ｔ４から構成されている。トランジスタＴ３，Ｔ４の一方の接続部には、基準電位ＶＳＳが接続されており、これらトランジスタＴ３，Ｔ４の他方の接続部にはメモリマット１６1 におけるロウ方向のメモリセルＳの基準電位接続端子にそれぞれ接続されている。
【００５１】
トランジスタ（第３のトランジスタ）Ｔ３のゲートには、基準電位スイッチ制御回路１５から出力される制御信号Ｃ２が入力されるように接続されている。トランジスタ（第４のトランジスタ）Ｔ４のゲートには、電源電圧ＶＤＤが接続されている。
【００５２】
トランジスタＴ４は、前述したトランジスタＴ２と同様に、トランジスタ（ゲート）サイズが小さく、常にＯＮ状態となるように設計されており、該トランジスタＴ４のＯＮ抵抗によって基準電位ＶＳＳよりも高い電位（たとえば、基準電位ＶＳＳよりも約３００ｍＶ程度高い電圧レベル）のローカル基準電位ＶＳＳＬが生成される。
【００５３】
それにより、トランジスタＴ３がＯＦＦした際には、該トランジスタＴ３を介して供給される電源電圧ＶＤＤよりも高い電圧レベルのローカル基準電位ＶＳＳＬがメモリマット１６1 におけるカラム方向のメモリセルＳにそれぞれ接続される。
【００５４】
ここで、図３では、電源電圧スイッチ部１４2 、基準電位スイッチ部１５2 、およびそれらに接続されるメモリマット１６1 の構成について示したが、電源電圧スイッチ部１４3 、基準電位スイッチ部１５3 、ならびにそれらに接続されるメモリマット１６2 についても同様の構成となっている。
【００５５】
次に、本実施の形態におけるＳＲＡＭモジュール８に設けられた電源電圧スイッチ制御部１４、および基準電位スイッチ制御部１５の動作について、図２〜図６を用いて説明する。ここでは、図３のメモリマット１６1 における黒塗りで示したメモリセルＳにデータを読み出し（または書き込み）する場合について説明する。
【００５６】
まず、入力されたアドレス信号がデコーダ／ラッチ回路１０によってデコードされ、そのデコード結果に基づいて、電源電圧スイッチ制御回路１４1 、および基準電位スイッチ制御回路１５1 が黒塗りで示したメモリセルＳに電源（電源電圧ＶＤＤ、基準電位ＶＳＳ）を供給するように、スイッチ１７2 、およびスイッチ１８2 をそれぞれＯＮさせる。このとき、その他のスイッチ１７1 ，１７3 ，１７4 ，１８1 ，１８3 ，１８4 は、すべてＯＦＦとなっている。
【００５７】
よって、黒塗りで示したメモリセルＳには、図６に示すように、スイッチ１７2 のトランジスタＴ１とスイッチ１８2 のトランジスタＴ３を介して電源電圧ＶＤＤ−基準電位ＶＳＳ振幅の電源（第１の電源）Ｖ１（たとえば、約１．２Ｖ程度）が供給されることになる。
【００５８】
また、スイッチ１７2 に接続されている黒塗りで示したメモリセルＳ以外のロウ方向のメモリセルＳ（網掛けで示す）は、スイッチ１８1 ，１８3 ，１８4 のトランジスタＴ３がそれぞれＯＦＦとなっているので、図６に示すように、スイッチ１７2 のトランジスタＴ１とスイッチ１８1 ，１８3 ，１８4 のトランジスタＴ４を介して電源電圧ＶＤＤ−ローカル基準電位ＶＳＳＬ振幅の電源（第２の電源）Ｖ２（たとえば、約０．９Ｖ程度）が供給される。
【００５９】
スイッチ１８2 に接続されている黒塗りで示したメモリセルＳ以外のカラム方向のメモリセルＳ（ハッチングで示す）は、スイッチ１７1 ，１７3 ，１７4 のトランジスタＴ１がそれぞれＯＦＦとなっているので、図６に示すように、スイッチ１７1 ，１７3 ，１７4 のトランジスタＴ２とスイッチ１８2 のトランジスタＴ３を介してローカル電源電圧ＶＤＤＬ−基準電位ＶＳＳ振幅の電源（第２の電源）Ｖ３（たとえば、約１．１９Ｖ程度）が供給される。
【００６０】
また、上記した以外のメモリセルＳ（白抜きで示す）においては、スイッチ１７1 ，１７3 ，１７4 のトランジスタＴ１がそれぞれＯＦＦで、スイッチ１８1 ，１８3 ，１８4 のトランジスタＴ３もＯＦＦなっているので、スイッチ１７1 ，１７3 ，１７4 のトランジスタＴ２とスイッチ１８1 ，１８3 ，１８4 のトランジスタＴ４を介してローカル電源電圧ＶＤＤＬ−ローカル基準電位ＶＳＳＬ振幅の電源（第２の電源）Ｖ４（たとえば、約０．８９Ｖ程度）が供給される。
【００６１】
このローカル電源電圧ＶＤＤＬ−ローカル基準電位ＶＳＳＬ振幅の電源Ｖ４は、メモリセルＳがデータを保持することのできる程度の電位差に設定される。
【００６２】
このように、選択されたメモリマット１６1 のうち、データの読み出し（または書き込み）動作が行われないメモリセルには、データの読み出し（または書き込み）動作が行われるメモリセルの供給される電源Ｖ１よりも低い電圧レベルの電源Ｖ２〜Ｖ４のいずれかが供給されることになるので、選択されたメモリマットにおけるメモリセルのリーク電流を低減することができる。
【００６３】
それにより、本実施の形態によれば、データの書き込み／読み出しによって選択されるメモリマットにおけるメモリセルのリーク電流を低減することができるので、半導体集積回路装置１の消費電流を小さくすることができる。
【００６４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６５】
たとえば、前記実施の形態では、半導体集積回路装置に設けられたＳＲＡＭモジュールについて記載したが、本発明は、ＳＲＡＭモジュールだけでなく、ＳＲＡＭ単体の半導体メモリなどに適用することが可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施の形態による半導体集積回路装置のブロック図である。
【図２】図１の半導体集積回路装置に設けられたＳＲＡＭモジュールのブロック図である。
【図３】図２のＳＲＡＭモジュールに設けられた電源電圧スイッチ部、および基準電位スイッチ部の説明図である。
【図４】図３の電源電圧スイッチ部に設けられたスイッチの構成を示す回路図である。
【図５】図３の基準電位スイッチ部に設けられたスイッチの構成を示す回路図である。
【図６】図２のＳＲＡＭモジュールにおけるメモリマットに設けられたメモリセルに供給される電源レベルの説明図である。
【符号の説明】
【００６７】
１  半導体集積回路装置
２  周辺回路
３  バスコントローラ
４  ＣＰＵ
５  ＲＯＭ
６  Ｉ／Ｏ
７  ＳＲＡＭコントローラ
８  ＳＲＡＭモジュール
９  制御回路
１０  アドレスデコーダ／ラッチ回路（アドレスデコード回路）
１１  ワードドライバ回路
１２  Ｉ／Ｏ部
１３  カラムドライバ
１４  電源電圧スイッチ制御部（電源供給制御手段）
１４1   電源電圧スイッチ制御回路（スイッチ制御部）
１４2 ，１４3   電源電圧スイッチ部（電源供給スイッチ部）
１５  基準電位スイッチ制御部（電源供給制御手段）
１５1   基準電位スイッチ制御回路（スイッチ制御部）
１５2 ，１５3   基準電位スイッチ部（電源供給スイッチ部）
１６  メモリアレイ部
１６1 ，１６2   メモリマット
１７1 〜１７4   スイッチ（電源スイッチ）
１８1 〜１８4   スイッチ（基準電位スイッチ）
Ｔ１  トランジスタ（第１のトランジスタ）
Ｔ２  トランジスタ（第２のトランジスタ）
Ｔ３  トランジスタ（第３のトランジスタ）
Ｔ４  トランジスタ（第４のトランジスタ）
Ｓ  メモリセル
Ｂ  バス
Ｃ１，Ｃ２  制御信号（制御供給信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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