(57)【要約】【課題】  量産品に適用できる簡便な方法でありながら絶縁基板のクラック検出感度を高めることを可能にし、さらに、絶縁基板の沿面破壊を防止できる半導体モジュールの製造方法を得る。【解決手段】  半導体モジュール１はホットプレート４によって加温されるとともに高電圧電源２によって負極性直流電圧が印加される。加温時の温度は室温より高い温度に設定されるが、より好適には１２５℃以上に設定される。従来用いられていた交流電圧よりも低い電圧で絶縁基板１２に内在するクラック２０を検出することができるので、絶縁基板１２に起こる沿面破壊を防止できる。さらに、加温温度を室温以上に設定することによって、印加電圧をより低下させることが可能になる。【選択図】        図１
2006084221.tif 000002
【特許請求の範囲】
【請求項１】
表面電極と裏面電極とを有する絶縁基板と、前記裏面電極に接続されるベース板と、前記表面電極に実装される半導体チップとを有する半導体モジュールの製造方法であって、
前記半導体モジュールを所定の温度に加温するステップと、
前記表面電極と前記半導体チップのパッドとに前記ベース板の電圧よりも低い負極性電圧を印加するステップと、
前記負極性電圧を印加したときに前記絶縁基板に流れる電流を測定し、測定結果が上限値以下の場合には前記半導体モジュールが良品であると判定するステップとを備える、半導体モジュールの製造方法。
【請求項２】
前記負極性電圧を印加した後に、前記表面電極と前記半導体チップのパッドとに前記ベース板の電圧よりも高い正極性電圧を印加するステップをさらに備える、請求項１に記載の半導体モジュールの製造方法。
【請求項３】
任意波形発生装置と、前記任意波形発生装置の出力を増幅する高電圧アンプとを用いて前記負極性電圧および前記正極性電圧を出力する、請求項２に記載の半導体モジュールの製造方法。
【請求項４】
前記所定の温度は、室温より高い温度であり、
前記負極性電圧および前記正極性電圧は直流電圧である、請求項２に記載の半導体モジュールの製造方法。
【請求項５】
前記正極性電圧と前記正極性電圧を印加する時間との積が前記負極性電圧と前記負極性電圧を印加する時間との積に等しく、かつ、前記正極性電圧の絶対値が前記負極性電圧の絶対値以下になるように前記正極性電圧と前記正極性電圧を印加する時間とを設定する、請求項４に記載の半導体モジュールの製造方法。
【請求項６】
前記所定の温度は、室温より高い温度であり、
前記負極性電圧および前記正極性電圧は、０．０５Ｈｚ以上、かつ、１Ｈｚ以下となる周波数で変化する低周波電圧である、請求項２に記載の半導体モジュールの製造方法。
【請求項７】
前記周波数は、０．２Ｈｚ以上、かつ、１Ｈｚ以下の周波数である、請求項６に記載の半導体モジュールの製造方法。
【請求項８】
前記所定の温度は、室温より高い温度であり、
前記負極性電圧は、直流電圧である、請求項１に記載の半導体モジュールの製造方法。
【請求項９】
前記所定の温度は、１２５℃以上の温度である、請求項８に記載の半導体モジュールの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体モジュールの製造方法に関し、特に放熱ベース板上の絶縁基板にパワー半導体素子が搭載された絶縁型パワーモジュールの製造方法に関するものであって、製造プロセスにおいて受けた各種のストレスによって絶縁基板にクラックが生じたか否かを製造工程の最終段階において確認する製造方法に関するものである。
【背景技術】
【０００２】
半導体モジュールに含まれるセラミック基板にクラックが生じているか否かを検出する方法として、たとえば特開２０００−２３４９９３号公報（特許文献１）には半導体装置の周辺をシリコーンゲルで覆い、シリコーンゲルを硬化させた後に真空脱気又は加熱を行なうという方法が開示されている。この方法においては、クラック内部に閉じ込められた気泡をシリコーンゲル内に出現させることによってセラミック基板に生じたクラックが検出される。
【０００３】
また、半導体モジュールの製品最終試験として、クラックが生じた絶縁基板を含む半導体モジュールを選別するスクリーニング試験が慣例的に実施される。このスクリーニング試験では交流の高電圧が半導体モジュールに印加され、半導体モジュールに流れる電流の値が規定値以上であれば、絶縁基板はクラックを有すると判断される。
【特許文献１】特開２０００−２３４９９３号公報（３頁  [０００１]〜  [０００２]、図１、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
シリコーンゲル内の気泡の有無を確認する方法の場合、半導体モジュールの内部が透視できることが試験の必須条件になる。しかし、現状の半導体モジュールではケースの上部がエポキシ樹脂によって封止される。よって半導体モジュールの内部が確認できないので気泡を確認する方法は量産製品には適用できない。また、密閉容器にシリコーンゲルを充填して減圧する工程は長時間を要し、量産品の検査方法としては実用的でないという問題点がある。
【０００５】
一方、慣例的に実施されている交流高電圧印加試験法では、絶縁基板が有するクラックを検出する感度を上げようとすれば印加電圧を高くする必要がある。ただし印加電圧を高くすると、クラック以外の原因によって絶縁基板に絶縁破壊が生じる。この絶縁破壊は沿面放電によって生じる沿面破壊である。よって交流高電圧印加試験法では沿面破壊によって製品の歩留まりが低下する可能性が生じるという問題点がある。
【０００６】
この発明は、上記のような問題点を解決するためになされたものであり、量産品に適用できる簡便な方法でありながら絶縁基板のクラック検出感度を高めることを可能にし、さらに、絶縁基板の沿面破壊を防止できる半導体モジュールの製造方法を得ることを目的としている。
【課題を解決するための手段】
【０００７】
この発明は、要約すれば、表面電極と裏面電極とを有する絶縁基板と、裏面電極に接続されるベース板と、表面電極に実装される半導体チップとを有する半導体モジュールの製造方法であって、半導体モジュールを所定の温度に加温するステップと、表面電極と半導体チップのパッドとにベース板の電圧よりも低い負極性電圧を印加するステップと、負極性電圧を印加したときに絶縁基板に流れる電流を測定し、測定結果が上限値以下の場合には半導体モジュールが良品であると判定するステップとを備える。
【発明の効果】
【０００８】
この発明の製造方法によれば、高温環境下で半導体モジュールに負極性直流電圧を印加してクラックを検出する感度を上げるので、従来よりも低い電圧でクラックを検出することが可能になるとともに、沿面放電によって絶縁基板沿面に生じる損傷を防ぐことが可能になる。
【発明を実施するための最良の形態】
【０００９】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１０】
［実施の形態１］
図１は、実施の形態１による半導体モジュールの製造方法の具体例を示す図である。
【００１１】
図１を参照して、半導体モジュール１は高電圧電源２および電流計３に接続される。高電圧電源２は半導体モジュール１に負極性の直流電圧を印加する。負極性直流電圧を印加する条件については後述する。電流計３は半導体モジュール１に流れる電流を測定する。測定結果を用いて半導体モジュール１の選別が行なわれる。測定結果が上限値以下であれば半導体モジュール１は良品と判定される。半導体モジュール１に含まれる絶縁基板がクラックを有している場合、測定結果は上限値を上回るので半導体モジュール１は不良品と判定される。
【００１２】
半導体モジュール１は図示されない高温槽等によってあらかじめ加温され、試験時にはホットプレート４上に設置される。ホットプレート４は半導体モジュール１を所定の温度で加温する。
【００１３】
半導体モジュール１はベース板１１と、絶縁基板１２と、はんだ１３とを含む。ベース板１１は、たとえば銅やアルミなど導電性、熱伝導性に優れた材料からなる。絶縁基板１２は、アルミナ（Ａｌ2Ｏ3）や窒化アルミ(ＡｌＮ)等からなる、絶縁性および熱伝導性に優れるセラミック１２２と、セラミック１２２に接合される表電極１２１および裏電極１２３とを含む。裏電極１２３は、はんだ１３によって電気的および機械的にベース板１１に接続される。
【００１４】
半導体モジュール１は、さらに、半導体モジュール１の主要な構成要素である半導体チップ１４と、たとえばアルミからなるワイヤー１５と、外部電極端子１６と、ケース１７とを含む。半導体チップ１４は、たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor)やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)やバイポーラトランジスタなどである。
【００１５】
半導体チップ１４は、はんだ（図示せず）によって表電極１２１上に実装される。表電極１２１は半導体チップ１４の基板電圧を設定するための電極である。外部電極端子１６はワイヤー１５によって半導体チップ１４の表面に形成されたパッド（図示せず）あるいは表電極１２１と電気的に接続される。絶縁基板１２および半導体チップ１４が搭載されたベース板１１とケース１７とが組み立てられた後、ケース１７の内部は電気絶縁のため、たとえばシリコーンゲルやエポキシ樹脂等の封止樹脂１８によって封止される。
【００１６】
半導体モジュール１は複数の外部電極端子を有する。複数の外部電極端子の一部は表電極１２１に接続され、一部は半導体チップ１４のパッドに接続される。この発明の製造方法では絶縁基板１２のクラックを検出するため、表電極１２１と裏電極１２３との間に高電圧が印加される。よって高電圧が印加される際に半導体チップ１４の損傷を防ぐ必要がある。
【００１７】
実施の形態１において、複数の外部端子の各々は高電圧電源２の負極側に一括して接続される。図１では説明の便宜上、表電極１２１および半導体チップ１４のパッドに負極性電圧を与える複数の外部電極端子を一括して外部電極端子１６として示す。表電極１２１および半導体チップ１４のパッドに同じ電圧が印加されるので、半導体チップ１４の表面と裏面との間に電圧差が生じない。よって、半導体チップ１４の損傷を防ぐことができる。
【００１８】
また、ベース板１１は高電圧電源２の正極側に接続されるので、表電極１２１および半導体チップ１４のパッドに印加される電圧はベース板１１に印加される電圧よりも低い電圧になる。以後、ベース板１１に印加される電圧を基準電圧として外部電極端子１６に印加される電圧を説明する。
【００１９】
半導体モジュール１は、たとえば、はんだ接合などの製造工程における熱履歴の影響を受ける。この場合、脆性材料であるセラミック１２２にクラック２０が発生することがある。よって、製品最終工程では絶縁基板に生じたクラックを検出するスクリーニング試験が慣用されている。従来のスクリーニング試験では商用周波数の交流高電圧を印加するという方法が用いられていた。
【００２０】
この発明の製造方法では、半導体モジュール１はホットプレート４によって加温されるとともに高電圧電源２によって負極性直流電圧が印加される。加温時の温度は室温より高い温度に設定されるが、より好適には１２５℃以上に設定される。従来用いられていた交流電圧よりも低い電圧で絶縁基板１２に内在するクラック２０を検出することができるので、絶縁基板１２に起こる沿面破壊を防止できる。さらに、加温温度を室温以上に設定することによって、印加電圧をより低下させることが可能になる。
【００２１】
以下、まず従来のスクリーニング試験において生じ得る問題について説明し、次に、実施の形態１によって得られる効果について説明する。
【００２２】
図２は、クラックの有無の違いによって図１の半導体モジュール１の交流破壊電圧に生じる差を示す図である。
【００２３】
図２を参照して、横軸は交流電圧を印加したときの破壊電圧を示し、縦軸は累積破壊確率を示す。破壊電圧とは電圧を段階的に昇圧して過電流が流れた時点における電圧である。横軸の単位はｋＶｐであり、縦軸の単位は％である。特性Ａ１、Ａ２は絶縁基板にクラックが有る場合とクラックが無い場合のそれぞれの場合における、破壊電圧に対する累積破壊確率の変化を示す。
【００２４】
なお、図１のクラック２０は半導体モジュール１に外部から強制的に機械的歪みを加えることによって、絶縁基板１２中のセラミック１２２に生じさせた。また、印加する（課電する）交流電圧の周波数は６０Ｈｚである。さらに、半導体モジュール１を加温する温度は１２５℃である。
【００２５】
特性Ａ２に示されるように絶縁基板にクラックが無い場合、破壊電圧の平均は１２ｋＶｐである。この場合、絶縁破壊は絶縁基板の沿面破壊によって生じる。一方、特性Ａ１に示されるように、絶縁基板にクラックが有る場合、破壊電圧の平均は９．６ｋＶｐである。
【００２６】
クラックを検出するため交流電圧を印加する場合、１０ｋＶｐ前後の電圧が必要になる。しかし１０ｋＶｐ前後の電圧が半導体モジュール１に印加されると、低い確率であるが半導体モジュールの絶縁基板に沿面破壊が生じる。つまり製品が壊れる可能性がある。よって交流電圧を印加すると製品の歩留まりが低下するという問題が生じる。
【００２７】
図３は、図２と同じ条件で図１の半導体モジュール１に負極性直流電圧を印加した場合の破壊電圧を示す図である。
【００２８】
図３を参照して、横軸は直流電圧を印加したときの破壊電圧を示し、縦軸は累積破壊確率を示す。特性Ａ３、Ａ４は絶縁基板にクラックが有る場合とクラックが無い場合のそれぞれの場合における、破壊電圧に対する累積破壊確率の変化を示す。
【００２９】
特性Ａ４に示されるように絶縁基板にクラックが無い場合、破壊電圧の平均は２３ｋＶｐである。この場合、絶縁破壊は図１の半導体モジュール１の外閃（フラッシュオーバー）によって生じる。なお「半導体モジュール１の外閃」とは、外部電極端子１６からケース沿面を経由してベース板に放電することである。図３に示される指標「Ｆ／Ｏ」は、特性Ａ４がフラッシュオーバーに依存した結果であることを示す。
【００３０】
一方、絶縁基板１２にクラックがある場合、破壊電圧の平均は６．５ｋＶｐである。図３に示される指標「ＢＤ」は、特性Ａ３がクラックによる絶縁破壊（ブレークダウン）に依存した結果であることを示す。
【００３１】
図３に示されるように、クラック検出電圧として負極性直流電圧を用いることにより、交流電圧より低い電圧を設定することができ、かつ、クラックがない正常なモジュールの絶縁基板１２に沿面破壊が発生しなくなる。
【００３２】
実施の形態１において負極性直流電圧が用いられる理由について以下説明する。絶縁基板の沿面放電から絶縁破壊に至るまでのプロセスにおいて、正極性電圧を印加するよりも負極性電圧を印加するほうが沿面放電の進展が緩慢になる。つまり、負極性直流電圧のほうが正極性電圧よりも絶縁基板の沿面破壊電圧が高い。
【００３３】
以下、より詳細に説明する。絶縁物のある面に板状電極を接続し、他の面に小電極を接続して両電極間に電圧を印加すると沿面放電が生じる場合がある。この場合、小電極に負極性電圧を印加するほうが正極性電圧を印加するよりも沿面放電が発生しにくいことが一般的に知られている。
【００３４】
図１に示されるように裏電極１２３の全面はベース板１１に接続される。つまり裏電極１２３は上述の板状電極に相当する。一方、表電極１２１と裏電極１２３との間に電圧を印加した場合、表電極１２１の端部には裏電極１２３との間に高電界が局所的に形成される部分がある。この部分は上述の小電極に相当する。よって、表電極に負極性電圧を印加した場合のほうが正極性電圧を印加した場合に比べ、沿面放電が発生しにくい。表電極に交流電圧を印加して沿面放電による絶縁破壊試験を行なうと、ほとんどの場合、正極性電圧が印加されたときに沿面破壊が生じることから、負極性電圧を表電極に印加すれば沿面放電が進展しにくいことが裏付けられる。
【００３５】
また、図２、図３に示されるように、絶縁基板の沿面破壊を防ぐためには交流電圧よりも直流電圧を印加するほうが望ましい。よって、負極性直流電圧を印加すれば絶縁基板の沿面における絶縁性能に損傷を与える可能性が低くなる。
【００３６】
なお、図２、図３において半導体モジュールを加温するときの温度は１２５℃に設定されるが、この理由について以下説明する。
【００３７】
図４は、図１の半導体モジュール１の温度に対する破壊電圧の変化を示す図である。
【００３８】
図４を参照して、横軸は半導体モジュール１の温度を示し、縦軸は負極性直流電圧を印加したときの破壊電圧を示す。横軸の単位は℃であり、縦軸の単位はｋＶｐである。特性Ａ５，Ａ６はそれぞれ絶縁基板にクラックが無い場合、クラックが有る場合のそれぞれの場合における、温度に対する破壊電圧の変化をそれぞれ示す。特性Ａ５、Ａ６はともに実測データの平均値を示す。一方、特性Ａ７は、絶縁基板にクラックが有る場合における破壊電圧について、実測データの最低値の温度変化を示す。
【００３９】
特性Ａ５に示されるように、絶縁基板にクラックがない場合、半導体モジュール１に加温する温度を上げても破壊電圧はほとんど変化しない。一方、特性Ａ６に示されるように絶縁基板にクラックがある場合、半導体モジュール１の温度が高くなると破壊電圧は急激に低下する。温度が１２５℃を超えると破壊電圧の実測値は４ｋＶ〜８ｋＶの間でばらつき、最低値は絶縁基板１２の厚さ（図３の場合、絶縁基板の厚さは０．６３５ｍｍである）に相当するギャップの理論破壊電圧（３．５ｋＶ）付近まで低下する。
【００４０】
図４に示されるように絶縁基板にクラックが内在する場合、半導体モジュールにおける負極性直流破壊電圧は半導体モジュールの温度が室温から上昇するにつれて低下する。よって正常な（絶縁基板にクラックが無い）半導体モジュールの負極性直流破壊電圧との差が大きくなる。つまり半導体モジュールを加温するときの温度を室温よりも高くすれば絶縁基板に生じたクラックを検出するための印加電圧を下げることができる。より好適には半導体モジュールに加温する温度を１２５℃以上に設定して電圧を印加することが望ましい。
【００４１】
半導体モジュールの温度を上げると破壊電圧が低下する理由を以下に説明する。クラック内での絶縁破壊は電極間に印加された電界によって加速された電子の衝突の繰り返しによる電子なだれの進展によって生じる。図１のセラミック１２２にクラックが内在する場合、半導体モジュール１の温度を上げると、たとえば銅あるいはアルミニウムからなる表電極１２１および裏電極１２３の膨張によってクラック幅が広げられる。クラック幅が狭い場合、電子がクラックの壁面でトラップされるために進展が阻止されるが、クラック幅が十分にある場合には最終的な絶縁破壊に至る放電の進展が生じる。よって温度を上げると破壊電圧が低下する。
【００４２】
以上のように、実施の形態１によれば、負極性直流電圧を半導体モジュールに印加することによって、従来用いられていた交流電圧よりも低い電圧で絶縁基板に内在するクラックを確実に検出することができる。
【００４３】
また、実施の形態１によれば、加温によって絶縁基板に内在するクラックが広がることにより負極性直流破壊電圧が低下するので、クラックを検出するために印加する電圧を低く設定することによって正常な絶縁基板の絶縁破壊を防ぐことができる。
【００４４】
［実施の形態２］
図５は、実施の形態２による半導体モジュールの製造方法の具体例を示す図である。
【００４５】
図５を参照して、高電圧電源２Ａは、直流電圧または任意の周波数の電圧を発生させる任意波形発生装置２１と任意波形発生装置２１の出力を増幅して負極性電圧および正極性電圧を発生させる高電圧アンプ２２とを含む点において図１の高電圧電源２と異なる。図５に示される他の部分は図１と同様であるので以後の説明は繰り返さない。なお、任意波形発生装置２１は、たとえば岩崎通信機製ＳＧ−４１１５である。高電圧アンプ２２は、たとえばＴＲＥＫ製ＭＯＤＥＬ６１０Ｄあるいは松定プレシジョン製ＨＥＯＰ−１０Ｂ２である。
【００４６】
実施の形態２の製造方法では実施の形態１と同様に、高電圧電源２Ａはクラック２０を検出するため負極性直流電圧を半導体モジュール１に印加する。また、半導体モジュール１の温度は室温より高い温度（より好適には１２５℃以上）に設定される。
【００４７】
直流電圧印加の場合、セラミック１２２等の絶縁物への電圧印加によって絶縁物に電荷が蓄積し、電圧印加後も電荷が絶縁物に残留するという帯電現象が生じることは周知である。実施の形態２ではクラック２０の有無を検出した後に、半導体チップの損傷など帯電現象によって生じる影響を防ぐことを可能にする。
【００４８】
図６は、図５の高電圧アンプ２２から出力される電圧波形の例を示す図である。
【００４９】
図６を参照して、印加条件に応じた波形Ｂ１、Ｂ２、Ｂ３が示される。各波形の縦軸の１目盛りは５ｋＶを示し、横軸の１目盛りは２秒を示す。波形Ｂ１は−８．５ｋＶの直流電圧が３秒間印加されたときの電圧波形である。波形Ｂ２は−８．５ｋＶの直流電圧が３秒間印加された後、＋４．２５ｋＶの直流電圧が３秒間印加されたときの電圧波形である。波形Ｂ３は−８．５ｋＶの直流電圧が３秒間印加された後、＋４．２５ｋＶの直流電圧が６秒間印加されたときの電圧波形である。
【００５０】
図７は、図６の波形Ｂ１〜Ｂ３で示される印加電圧が図５の半導体モジュール１に印加された後に外部電極端子１６に現れる帯電電位を示す図である。
【００５１】
図７を参照して、横軸は外部電極端子１６を開放した時点を０としたときの経過時間を示し、縦軸は帯電する外部電極端子１６の電極電圧を非接触表面電位計で測定した結果を示す。横軸の単位は分であり、縦軸の単位はＶである。特性Ａ８〜Ａ１０は図６の波形Ｂ１〜Ｂ３に示される電圧が図５の半導体モジュール１に印加され、外部電極端子１６が開放された後に外部電極端子１６に生じる電極電圧の変化をそれぞれ示す。
【００５２】
特性Ａ８に示されるように外部電極端子１６が開放されて約３分後に電極電圧はピーク値（−２２０Ｖ）に達する。電極電圧はピーク値に達した後に緩やかに減衰する。
【００５３】
たとえば図５の半導体チップ１４がＩＧＢＴであり、ＩＧＢＴのゲート破壊電圧が約４０Ｖであるとする。クラック検出試験時にはゲート端子、エミッタ端子、コレクタ端子の各々が一括され、一括された端子とベース板との間に負極性電圧が印加される。試験後各端子が開放され、コレクタ端子の電圧が特性Ａ８のように変化する場合、ゲート端子、エミッタ端子の各電圧の変化はコレクタ端子の電圧の変化とほぼ同一である。
【００５４】
電極電圧のピーク値が−２２０Ｖに達する場合、クラック検出試験の次の工程で実施されるモジュールの特性試験時に、各端子が測定治具（接地電位）と接触することがある。このときゲート端子とエミッタ端子との間に２２０Ｖの電圧が印加され、ゲート破壊（ゲート不良）が生じる可能性がある。
【００５５】
このような問題を解決するため実施の形態２では、負極性直流電圧が印加された後に正極性直流電圧が半導体モジュールに印加される。特性Ａ９に示されるように、試験電圧と逆極性の電圧を印加することによって外部電極端子１６が開放された後のピーク電圧は−７５Ｖに低下する。また、特性Ａ１０に示されるように正極性直流電圧の印加時間をより長く設定すると、外部電極端子１６のピーク電圧はさらに低下して±２０Ｖになる。
【００５６】
上述のように半導体モジュールに負極性直流電圧を印加しただけでは、外部電極端子に電荷が蓄積されて負電位が残留するので半導体チップにゲート不良などの損傷が生じる可能性がある。実施の形態２では負極性直流電圧を印加した後に逆極性となる正極性直流電圧を印加する中和方法を加えることによって、残留電位を大幅に低下させ、半導体チップのゲート不良を回避できる。
【００５７】
以上のように、実施の形態２によれば、クラック検出試験において負極性電圧を印加した後に逆極性の電圧をさらに印加することによって、外部電極端子に残留する電位を大幅に低下させるので、半導体チップの損傷を回避することができる。
【００５８】
［実施の形態３］
実施の形態３は、帯電電位の中和に用いられる正極性直流電圧の印加条件を最適に設定することによって実施の形態２よりも効果的に半導体チップの損傷を回避することができる半導体モジュールの製造方法である。
【００５９】
なお、実施の形態３による半導体モジュールの製造方法の具体例は図５に示される例と同様であるので以後の説明は繰り返さない。実施の形態３では実施の形態２と同様に、負極性直流電圧および正極性直流電圧が図５の半導体モジュール１に印加される。また、半導体モジュール１に加温する温度は室温以上（より好適には１２５℃以上）に設定される。
【００６０】
図８は、図５の半導体モジュール１に印加される負極性直流電圧および印加時間に対する外部電極端子１６の帯電電位を示す図である。
【００６１】
図８を参照して、横軸は印加電圧と印加時間との積を示し、縦軸は外部電極端子１６に誘起される帯電電位のピーク値（誘起ピーク電圧）を示す。
【００６２】
特性Ａ１１に示されるように、横軸の広い範囲において、ピーク電圧は印加電圧と時間の積に依存して決定される。よって、負極性直流電圧を印加した後に帯電電荷を中和させるためには、正極性直流電圧と印加時間との積が負極性直流電圧と負極性直流電圧の印加時間との積に等しくなるように正極性直流電圧および正極性直流電圧の印加時間を設定すればよい。
【００６３】
また、中和用の逆極性電圧（正極性直流電圧）の絶対値は負極性電圧の絶対値よりも低くするほうが、半導体モジュールに含まれる絶縁物（特に図５における絶縁基板１２）の沿面に対する損傷を軽減する効果が発揮される。たとえば、正極性電圧の絶対値を負極性直流電圧の絶対値の１／２とし、正極性電圧の印加時間を負極性直流電圧の印加時間の２倍とすれば、大幅に試験時間を増加させることがなく帯電電位を効果的に低減することができる。
【００６４】
なお、ピーク電圧は絶縁基板の静電容量が大きくなれば高くなる傾向にある。よってある印加条件に対し、同一の電圧および印加時間であってもモジュールに搭載される絶縁基板枚数（静電容量）の違いによってピーク値が異なる場合がある。たとえば図７の特性Ａ８は、６枚の絶縁基板を含む半導体モジュールによって得られる結果であり、特性Ａ１１は、１枚の小面積の絶縁基板を含む半導体モジュールによって得られる結果である。実施の形態３によれば、このようにピーク電圧が異なる場合であっても外部電極端子に帯電する電位を効果的に中和させることができる。
【００６５】
以上のように実施の形態３によれば、負極性電圧の印加条件に応じて正極性電圧の電圧値および印加時間を最適に設定することによって、半導体モジュール内の半導体チップの損傷を起こす可能性がある外部電極端子の帯電電位を最も低くすることが可能になるので、絶縁基板のクラック検出を有効に行なうとともに半導体チップの損傷を防ぐことが可能になる。
【００６６】
［実施の形態４］
実施の形態４の製造方法では実施の形態２、形態３と同様に、負極性電圧を印加した後に正極性直流電圧が半導体モジュールに印加される。ただし実施の形態４の製造方法では直流電圧に代えて低周波電圧が印加される点において実施の形態２、形態３と異なる。
【００６７】
なお、実施の形態４による半導体モジュールの製造方法の具体例は図５に示される例と同様であるので以後の説明は繰り返さない。また、実施の形態４の製造方法において加温の条件は、実施の形態１から形態３までの条件と同様に、室温以上（より好適には１２５℃以上）に設定される。以下、半導体モジュール１に印加される電圧の条件について説明する。
【００６８】
図９は、実施の形態４における印加電圧波形の一例を示す図である。
【００６９】
図９を参照して、縦軸の１目盛りは５ｋＶを示し、横軸の１目盛りは２秒を示す。波形Ｂ４の振幅は±８．５ｋＶｐであり、周波数は０．１Ｈｚである。また、印加時間は１サイクルである。印加電圧は最初の０．５サイクルでは負方向に変化し、次の０．５サイクルでは正方向に変化する。負極性電圧はクラックを検出するために用いられ、正極性電圧は帯電電位を中和するために用いられる。
【００７０】
以下、実施の形態４における最適な電圧印加条件について説明する。
【００７１】
図１０は、低周波電圧を図５の半導体モジュール１に印加したときに外部電極端子１６に現れる帯電電位の時間変化を示す図である。
【００７２】
図１０を参照して、特性Ａ１２〜Ａ１６は低周波電圧を印加した後に外部電極端子に生じる残留電圧の時間変化を示す。特性Ａ１２〜Ａ１６のそれぞれは、低周波電圧の周波数が０．０５Ｈｚ、０．１Ｈｚ、０．２Ｈｚ、０．５Ｈｚ、１Ｈｚのときに外部電極端子に生じる残留電圧の時間変化である。各印加電圧の振幅は±８．５ｋＶｐであり、印加時間は１サイクルである。
【００７３】
図１０に示されるように、周波数が低くなるほど残留電圧のピーク値は高くなる。よって周波数が低くなるほど半導体チップ１４にゲート不良が生じる可能性が高くなる。たとえば特性Ａ１２，Ａ１３に示されるように、印加電圧の周波数が０．１Ｈｚ以下になると帯電電位は顕著に高くなる。
【００７４】
たとえば上述のように半導体チップがＩＧＢＴであり、ゲート破壊電圧が４０Ｖであるとする。ゲート不良が発生する可能性を考慮すれば、印加電圧の周波数を０．２Ｈｚ以上１Ｈｚ以下に設定すれば、クラック検出試験およびその後の帯電電位の中和が有効に実現される。
【００７５】
以上のように、実施の形態４によれば負方向と正方向に変化する低周波電圧を印加することによって、負極性直流電圧と正極性直流電圧とを加えた場合と同様にクラック検出電圧を低下させるとともに電極の帯電電位を中和させるので、絶縁基板の沿面破壊を防ぐとともに半導体チップの損傷を防ぐことができる。
【００７６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００７７】
【図１】実施の形態１による半導体モジュールの製造方法の具体例を示す図である。
【図２】クラックの有無の違いによって図１の半導体モジュール１の交流破壊電圧に生じる差を示す図である。
【図３】図２と同じ条件で図１の半導体モジュール１に負極性直流電圧を印加した場合の破壊電圧を示す図である。
【図４】図１の半導体モジュール１の温度に対する破壊電圧の変化を示す図である。図１の半導体モジュール１の温度と破壊電圧との関係を示す図である。
【図５】実施の形態２による半導体モジュールの製造方法の具体例を示す図である。
【図６】図５の高電圧アンプ２２から出力される電圧波形の例を示す図である。
【図７】図６の波形Ｂ１〜Ｂ３で示される印加電圧が図５の半導体モジュール１に印加された後に外部電極端子１６に現れる帯電電位を示す図である。
【図８】図５の半導体モジュール１に印加される負極性直流電圧および印加時間に対する外部電極端子１６の帯電電位を示す図である。
【図９】実施の形態４における印加電圧波形の一例を示す図である。
【図１０】低周波電圧を図５の半導体モジュール１に印加したときに外部電極端子１６に現れる帯電電位の時間変化を示す図である。
【符号の説明】
【００７８】
１  半導体モジュール、２，２Ａ  高電圧電源、３  電流計、４  ホットプレート、１１  ベース板、１２  絶縁基板、１４  半導体チップ、１５  ワイヤー、１６  外部電極端子、１７  ケース、１８  封止樹脂、２０  クラック、２１  任意波形発生装置、２２  高電圧アンプ、１２１  表電極、１２２  セラミック、１２３  裏電極、Ａ１〜Ａ１６  特性、Ｂ１〜Ｂ３  波形。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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