(57)【要約】【課題】  タイミングマージンの改善を図った同期化回路を備えた半導体装置を提供する。【解決手段】  第１導電型の第１と第２ＭＯＳの共通ソースと第１電位との間に第１導電型第３ＭＯＳを設け、第２電位と上記第１と第２ＭＯＳのドレインと間に第２導電型の第４と第５ＭＯＳを設け、上記第４と第５ＭＯＳに並列形態にゲートとドレインが交差接続された第２導電型の第６と第７ＭＯＳを設ける。上記第１ＭＯＳのゲートに入力信号を供給し、上記第２ＭＯＳのゲートを上記第１ＭＯＳのドレインに接続し、上記第３ＭＯＳのゲートにクロックを供給し、上記第４と第５ＭＯＳのゲートに上記クロックと同相クロックを供給して、上記第１と第２ＭＯＳのドレインから第１、第２信号を出力してＲＳフリップフロップ回路に伝える。【選択図】  図１
2006287822.tif 000002
【特許請求の範囲】
【請求項１】
クロックとそれに非同期の信号を受ける同期化回路と、
上記同期化回路で形成された相補的な第１信号と第２信号とを受けるＲＳ−フリップフロップ回路とを備え、
上記同期化回路は、
第１導電型の第１と第２ＭＯＳＦＥＴと、
上記第１と第２ＭＯＳＦＥＴの共通接続されたソースと第１電位との間に設けられ、第１導電型の第３ＭＯＳＦＥＴと、
上記第１電位と異なる第２電位と上記第１と第２ＭＯＳＦＥＴのドレインと間に設けられた第２導電型の第４と第５ＭＯＳＦＥＴと、
上記第４と第５ＭＯＳＦＥＴとソース−ドレイン経路が並列形態にされ、ゲートとドレインが交差接続された第２導電型の第６と第７ＭＯＳＦＥＴとを有し、
上記第１ＭＯＳＦＥＴのゲートには入力信号が供給され、
上記第２ＭＯＳＦＥＴのゲートは上記第１ＭＯＳＦＥＴのドレインに接続され、
上記第３ＭＯＳＦＥＴのゲートには上記クロックに対応した内部クロックが供給され、
上記第４と第５ＭＯＳＦＥＴのゲートには上記内部クロックと同相の内部クロックが供給され、
上記第１ＭＯＳＦＥＴのドレインから上記第１信号を出力し、上記第２ＭＯＳＦＥＴのドレインから上記第２信号を出力することを特徴とする半導体装置。
【請求項２】
請求項１において、
上記ＲＳ−フリップフロップ回路は、
上記第１信号がゲートに供給され、ソースに上記第２電位が印加された第２導電型の第８、第９ＭＯＳＦＥＴと、
上記第２信号がゲートに供給され、ソースに上記第２電位が印加された第２導電型の第１０、第１１ＭＯＳＦＥＴと、
上記第１信号がゲートに供給され、上記第９ＭＯＳＦＥＴのドレインと第１電位との間に設けられた第１導電型の第１２ＭＯＳＦＥＴと、
上記第２信号がゲートに供給され、上記第１１ＭＯＳＦＥＴのドレインと第１電位との間に設けられた第１導電型の第１３ＭＯＳＦＥＴと、
上記第１１ＭＯＳＦＥＴと第１３ＭＯＳＦＥＴのドレイン出力がゲートに供給され、上記第８ＭＯＳＦＥＴのドレインと第１電位との間に設けられた第１導電型の第１４ＭＯＳＦＥＴと、
上記第９ＭＯＳＦＥＴと第１１ＭＯＳＦＥＴのドレイン出力がゲートに供給され、上記第１０ＭＯＳＦＥＴのドレインと第１電位との間に設けられた第１導電型の第１５ＭＯＳＦＥＴと、
入力と出力とが交差接続された一対のＣＭＯＳインバータ回路からなるラッチ回路とを有し、
上記第８ＭＯＳＦＥＴと第１４ＭＯＳＦＥＴのドレイン出力及び上記第１０ＭＯＳＦＥＴと第１５ＭＯＳＦＥＴのドレイン出力は、上記ラッチ回路の上記交差接続された一対の入出力ノードに接続されてなることを特徴とする半導体装置。
【請求項３】
請求項１において、
上記第４と第５ＭＯＳＦＥＴのゲートに供給される内部クロックは、上記第３ＭＯＳＦＥＴのゲートに供給される内部クロックよりも速いか又は同時のタイミングで変化させられるものであることを特徴とする半導体装置。
【請求項４】
請求項３において、
第１タイミング信号に対応して入力信号をＣＭＯＳインバータ回路の入力に伝えるスイッチ手段と、第２タイミング信号に対応して上記ＣＭＯＳインバータ回路の出力信号を上記ＣＭＯＳインバータ回路の入力に帰還させる反転帰還回路からなるスルーラッチ回路と、上記第１及び第２のタイミング調整部とを更に備え、
上記スルーラッチ回路をマスターフリップフロップ回路とし、
上記マスターフリップフロップ回路の出力信号を上記同期化回路の入力信号とし、上記同期化回路とＲＳ−フリップフロップ回路をスレーブフリップフロップ回路とし、
上記タイミング調整部は、上記クロックを受けて、上記マスターフリップフロップ回路に供給する上記第１及び第２タイミング信号及び上記内部クロックを生成することを特徴とする半導体装置。
【請求項５】
請求項４において、
上記ＣＭＯＳインバータ回路は、上記同期化回路における入力特性の遅延時間依存性が小さくなる方向に論理しきい値電圧に設定されてなることを特徴とする半導体装置。
【請求項６】
請求項５において、
上記第４と第５ＭＯＳＦＥＴのゲートに供給される内部クロックは、上記第３ＭＯＳＦＥＴのゲートに供給される内部クロックよりも速いか又は同時のタイミングで変化させられるものであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、例えば非同期信号を同期クロックで取り込む同期化回路等を備えた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開平０５−１５２９０４号公報にはメタステーブルを防止したレジスタ回路が開示されている。この公報では、従来のレジスタの問題点として、メタステーブル状態が発生して論理不具合になるためメタステーブル状態の発生をする範囲を狭めるようにするものである。また、特開平１１−１５０４５８号公報には単層信号から相補信号を発生するレジスタ回路が開示されている。また、本願発明に用いられるパルス化回路の原型は、特開平１０−１５０３５８号公報に記載されている同期期型論理回路を利用するものである。
【特許文献１】特開平０５−１５２９０４号公報
【特許文献２】特開平１１−１５０４５８号公報
【特許文献３】特開平１０−１５０３５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図８は、前記特許文献１の中に示されている従来回路である。図９は、本願発明者により図５の回路をシミュレーションして得られた特性を示す。図９の縦軸はクロックからの遅延時間を示し、横軸は入力（ＩＮ）とクロック（ＣＫＴ）との差を示している。このようにクロックと入力の時間が接近すると回路の遅延時間が極端に大きくなることがわかる。これはメタステーブルが発生していることを表している。また、横軸０の近傍は動作していなく、この不動作の範囲が小さいほどセットアップ、ホールド特性が良いことを表すものである。
【０００４】
上記特許文献１では、上記メタステーブル状態が発生を抑える方式を提案しているが、これはマスターラッチ用クロックに対して、スレーブフリップフロップ回路のクロックを遅らすことで解決しようとしている。しかしながら、スレーブフリップフロップ回路のクロックを遅らせることは、クロックからスレーブフリップフロップ回路出力までの遅延時間が大きくなり、スレーブフリップフロップ回路以後の回路のタイミングを狂わせる。又は、タイミングマージンが少なくなる等の問題が発生するものである。
【０００５】
上記特許文献２には単層信号から相補信号を発生するレジスタ回路の提案があるが、セットアップ時間が十分にある場合は問題無く動作するが、セットアップ時間に余裕が無くなると相補出力信号Ｑ，／Ｑにインバータ分の遅延時間差が生じてしまい相補信号と成らなくなり、後段回路のタイミングマージンに問題を生じさせるものとなる。
【０００６】
本発明の目的は、入力信号のセットアップ／ホールド特性及びタイミングマージンの改善を図った同期化回路を備えた半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第１導電型の第１と第２ＭＯＳＦＥＴの共通接続されたソースと第１電位との間に第１導電型第３ＭＯＳＦＥＴを設け、上記第１電位と異なる第２電位と上記第１と第２ＭＯＳＦＥＴのドレインと間に第２導電型の第４と第５ＭＯＳＦＥＴを設け、上記第４と第５ＭＯＳＦＥＴに並列形態に、ゲートとドレインが交差接続された第２導電型の第６と第７ＭＯＳＦＥＴを設ける。上記第１ＭＯＳＦＥＴのゲートに入力信号を供給し、上記第２ＭＯＳＦＥＴのゲートを上記第１ＭＯＳＦＥＴのドレインに接続し、上記第３ＭＯＳＦＥＴのゲートにクロックを供給し、上記第４と第５ＭＯＳＦＥＴのゲートに上記クロックと同相クロックを供給して、上記第１と第２ＭＯＳＦＥＴのドレインから第１、第２信号を出力してＲＳ−フリップフロップ回路に伝える。
【発明の効果】
【０００８】
上記構成により入力信号のセットアップ／ホールド特性及びタイミングマージンの改善を図ることができる。
【発明を実施するための最良の形態】
【０００９】
図１には、この発明に係るマスタースレーブフリップフロップ回路の一実施例のブロック図が示されている。この実施例のマスタースレーブフリップフロップ回路１は、クロック端子ＣＫと入力端子Ｄ及び出力端子Ｑと／Ｑを備えている。上記マスタースレーブフリップフロップ回路１は、マスターフリップフロップ回路２、スレーブフリップフロップ回路３及びクロックタイミング調整部８から構成される。
【００１０】
上記マスターフリップフロップ回路２は、特に制限されないが、Ｄ−フリップフロップ回路５から構成される。スレーブフリップフロップ回路３は、上記Ｄ−フリップフロップ回路５の出力信号Ｑを受けるパルス化回路６と−フリップフロップ回路７から構成される。上記マスターフリップフロップ回路２の回路形式はとくに規定する必要は無い。ただし、セットアップ時間の小さいレジスタを構成するために、信号系の遅延時間の小さいスルーラッチ回路からなるＤ−フリップフロップ回路５を採用することが望ましい。
【００１１】
この実施例では、上記マスタースレーブフリップフロップ回路１に入力される外部クロックＣＫは、正極性（トルー信号）又は負極性（バー信号）の１本だけ供給される。クロックタイミング調整部８は、上記外部クロックＣＫを受けて、インバータ等を用いて反転クロック信号を生成する。クロックタイミング調整部８で生成された内部の正極性クロック及び負極性クロックのタイミングであるが、後述するように通常のインバータ１段の遅延時間に比べ小さくされる。こうすることで、フリップフロップ回路が入力信号をハイレベルともロウレベルとも判定しない領域を小さくする。つまり、セットアップ時間、ホールド時間の確定しない範囲を小さくするものである。
【００１２】
図２には、この発明に係るマスタースレーブフリップフロップ回路の一実施例の回路図が示されている。マスターフリップフロップ回路２（５）は、スルーラッチ回路から構成される。つまり、入力信号ＩＮは、ＮチャネルＭＯＳＦＥＴｃとＰチャネルＭＯＳＦＥＴｄからなるＣＭＯＳスイッチを通してＣＭＯＳインバータ回路Ｎ４の入力に供給される。このインバータ回路Ｎ４の出力信号は、ＭＯＳＦＥＴｅ〜ｈからなる反転帰還回路としてのクロックドインバータを通して上記インバータ回路Ｎ４の入力に帰還される。
【００１３】
スレーブフリップフロップ回路３に含まれるパルス化回路６は、差動形態のＮチャネルＭＯＳＦＥＴｉ，ｊと、その動作の制御を行うＮチャネルＭＯＳＦＥＴｋ及び負荷回路を構成するＭＯＳＦＥＴｌ〜ｏから構成される。差動ＭＯＳＦＥＴｉのゲートには、上記マスターフリップフロップ回路２の出力信号ＭＢが供給される。差動ＭＯＳＦＥＴｊのゲートは、上記差動ＭＯＳＦＥＴｉのドレインに接続される。上記ＭＯＳＦＥＴｋは、上記差動ＭＯＳＦＥＴｉ，ｊの共通接続されたソースと接地電位との間に設けられ、内部クロックＣＬＫＴに対応して差動ＭＯＳＦＥＴｉ，ｊに動作電流を流す。負荷回路を構成するＰチャネルＭＯＳＦＥＴｌとｍは、上記差動ＭＯＳＦＥＴｉとｊのドレインと電源電圧ＶＤＤとの間に設けられる。また、負荷回路を構成するＰチャネルＭＯＳＦＥＴｎとｏは、ソース−ドレイン経路が上記ＭＯＳＦＥＴｌとｍに並列接続され、ゲートとドレインが交差接続されてラッチ形態にされる。上記差動ＭＯＳＦＥＴｉ，ｊのドレインから出力信号ＯＴ及びＯＢが出力される。
【００１４】
スレーブフリップフロップ回路３に含まれる−フリップフロップ回路７は、入力回路とＣＭＯＳラッチ回路から構成される。入力回路を構成するＰチャネルＭＯＳＦＥＴｐ，ｑのソースは電源電圧ＶＤＤが供給され、ゲートにはパルス化回路６の出力信号ＯＴが供給される。入力回路を構成するＰチャネルＭＯＳＦＥＴｔ，ｕのソースは電源電圧ＶＤＤが供給され、ゲートにはパルス化回路６の出力信号ＯＢが供給される。上記ＭＯＳＦＥＴｑのドレインと回路の接地電位とのＮチャネルＭＯＳＦＥＴｒが設けられ、ゲートに上記信号ＯＴが供給される。上記ＭＯＳＦＥＴｕのドレインと回路の接地電位とのＮチャネルＭＯＳＦＥＴｖが設けられ、ゲートに上記信号ＯＢが供給される。そして、上記ＭＯＳＦＥＴｐのドレインと回路の接地電位との間にＮチャネルＭＯＳＦＥＴｓが設けられ、ゲートには上記ＭＯＳＦＥＴｕ，ｖのドレイン出力が供給される。上記ＭＯＳＦＥＴｔのドレインと回路の接地電位との間にＮチャネルＭＯＳＦＥＴｗが設けられ、ゲートには上記ＭＯＳＦＥＴｑ，ｒのドレイン出力が供給される。
【００１５】
上記ＣＭＯＳラッチ回路は、ＮチャネルＭＯＳＦＥＴｘとＰチャネルＭＯＳＦＥＴｙからなるＣＭＯＳインバータ回路と、ＮチャネルＭＯＳＦＥＴｚとＰチャネルＭＯＳＦＥＴａ’からなるＣＭＯＳインバータ回路の入力と出力とが交差接続されて構成される。これらの交差接続された入出力ノードは、上記入力回路の出力信号が伝えられる。すなわち、ＣＭＯＳインバータ回路（ｘ，ｙ）の入力には、上記ＭＯＳＦＥＴｔ，ｗのドレイン出力信号が供給され、ＣＭＯＳインバータ回路（ｚ，ａ’）の入力には、上記ＭＯＳＦＥＴｐ，ｓのドレイン出力信号が供給される。そして、ＣＭＯＳインバータ回路（ｘ，ｙ）から出力信号／Ｑが出力され、ＣＭＯＳインバータ回路（ｚ，ａ’）から出力信号Ｑが出力される。
【００１６】
タイミングクロック調整部は、正極性の外部クロックＣＫＴが供給される。このクロックＣＫＴは、一方においてインバータ回路Ｎ１とＮ２を通した遅延され、正極性の内部クロックＣＬＫＴとされる。このクロックＣＬＫＴは、上記マスターフリップフロップ回路２（５）のＣＭＯＳスイッチを構成するＰチャネルＭＯＳＦＥＴｄ及び反転帰還回路を構成するＮチャネルＭＯＳＦＥＴｅ及びパルス化回路６のＮチャネルＭＯＳＦＥＴｋのゲートに供給される。このクロックＣＫＴは、他方において遅延手段としてのＮチャネルＭＯＳＦＥＴａ及びＰチャネルＭＯＳＦＥＴｂの並列回路を通して正極性の内部クロック信号ＣＬＫＴ０とされ、更にインバータ回路Ｎ３を通して遅延されて負極性の内部クロックＣＬＫＢとされる。上記内部クロックＣＬＫＴ０は、上記パルス化回路６のＰチャネルＭＯＳＦＥＴｌとｍのゲートに供給される。上記内部クロックＣＬＫＢは、上記マスターフリップフロップ回路２（５）のＣＭＯＳスイッチを構成するＮチャネルＭＯＳＦＥＴｃ及び反転帰還回路を構成するＰチャネルＭＯＳＦＥＴｈのゲートに供給される。
【００１７】
入力信号のロウレベル側（又はハイレベル側）の入力レベル変化に対して遅延時間の変化が殆ど無いという上記スレーブフリップフロップ回路３の特徴を生かすため、上記マスターフリップフロップ回路２の出力はハイレベル（又はロウレベル）が出やすい様にインバータ部の論理スレッショールドが高めに設定される。
【００１８】
上記スレーブフリップフロップ回路３の構成要素の１つであるパルス化回路６は、通常（入力クロックレベルがロウレベルの場合、２つの出力信号ＯＴとＯＢはハイレベルに固定されており、クロックＣＬＫＴがハイレベルになると入力信号ＭＢに応じて出力信号ＯＴ又はＯＢにロウレベルを出力する回路である。この回路の特徴として、ハイレベルが低下すると出力の遅延時間が増加するが、ロウレベルは約電源電位の２分の１程度上昇しても出力の遅延時間は増加しないということである。これは、回路が差動形式であり、他方の入力が反転出力に接続していることにより生じている。
【００１９】
この回路に供給するクロックＣＬＫは速い方が出力までの遅延時間が速く、マスタースレーブフリップフロップ回路等からなるレジスタの特性が良くなり好ましいが、メタステーブルが発生しやすくなることがあり、遅延回路でタイミングを調整することが必要になる場合がある。そして、スレーブフリップフロップ回路３の後段はＲＳ−フリップフロップ回路７で構成する。この回路７は、通常のＲＳ−フリップフロップ回路、たとえば、２個のＮＡＮＤゲートをクロスカップルした回路でも動作は自体は問題無いが、この実施例では、クロック入力から出力信号Ｑ，／Ｑまでの遅延時間および、出力の立ち上がりの遅延時間、立ち下りの遅延時間を揃えられる高速なＲＳ−フリップフロップ回路で構成することで、高速でクロックから出力までの遅延時間が合った、反転信号／Ｑと非反転信号Ｑの相補信号を時間差無く生成出来る。
【００２０】
この実施例では、前記のように外部入力クロックＣＫＴが正極性で、内部正極性クロックＣＬＫＴはインバータＮ１とＮ２の２段で生成し、内部負極性クロックＣＬＫＢは遅延素子として、ＭＯＳＦＥＴａとｂで形成した抵抗素子とインバータＮ３で生成し、時間差を通常（論理スレッショールドがＶＤＤ／２）のインバータ１段以下に設定している。これにより、上記パルス化回路６においては、出力信号ＯＴとＯＢをハイレベルに固定しているＭＯＳＦＥＴｌとｍを先行してオフ状態にした後に、ＭＯＳＦＥＴｋをオン状態にして差動ＭＯＳＦＥＴｉとｊによる入力信号ＭＢに対応して出力信号ＯＴ又はＯＢのいずれかをロウレベルにするという動作を高速に行うようにできる。
【００２１】
図３には、この発明に係るマスタースレーブフリップフロップ回路の他の一実施例の回路図が示されている。この実施例では、外部入力クロックＣＫＢが負極性の場合で、内部負極性クロックＣＬＫＢがインバータＮ５とＮ３の２段で形成され、内部正極性クロックＣＬＫＴがインバータＮ１の１段で形成される。そして、上記インバータＮ４の出力から得られるクロックＣＬＫＴ０を上記パルス化回路６のＭＯＳＦＥＴｌとｍのゲートに供給している。他の構成は、前記図２の実施例と同様である。この実施例では、クロックＣＬＫＢとＣＬＫＴの時間差は、インバータの１段分の遅延時間に相当する。しかし、インバータ回路Ｎ５の論理スレッショールド電圧をＶＤＤ／２からずらすことで、外部クロックＣＫＢの立ち下がり時のみ、時間差を通常のインバータの１段分以下にしている。これにより、インバータＮ５の出力から得られるクロックＣＬＫＴ０の立ち上がりタイミングを上記内部正極性クロックＣＬＫＴの立ち上がりタイミングに比べて前記図２の実施例と同様に早くしている。
【００２２】
図４には、この発明に係るマスタースレーブフリップフロップ回路の他の一実施例の回路図が示されている。この実施例では、前記図２の実施例と同様に外部入力クロックＣＫＴが正極性の場合で、そのまま内部正極性クロックＣＬＫＴとしてパルス化回路６のＭＯＳＦＥＴｋ，ｌ，ｍのゲートに供給される。内部負極性クロックＣＬＫＢはインバータＮ３の１段で形成される。この実施例でも、同様にマスターフリップフロップ回路２のインバータＮ４の論理スレッショールドをＶＤＤ／２からずらしている。他の構成は、前記実施例と同様である。
【００２３】
上記パルス化回路６は、前記特許文献３（特開平１０−１５０３５８号公報）で示された同期型論理回路を用いる。この実施例では、上記同期型論理回路において、クロックＣＬＫＴのハイレベルの印加時に入力信号ＭＢがハイレベルならば出力信号ＯＢのみがロウレベルとなり、入力信号ＭＢがロウレベルの場合は出力信号ＯＴのみがロウレベルとなるパルス化回路として使用する。本願発明者においては、上記パルス化回路６においては、図５に示す入力レベルＶinと出力遅延時間ｔPDのような特性を持っていることを見出し、それを利用してセットアップ／ホールド特性及びタイミングマージンを改善したフリップフロップ回路を構成する。
【００２４】
つまり、上記スレーブフリップフロップ回路３は、入力信号Ｖinのハイレベルに対しては通常のインバータと同様に振幅が小さくなると遅延時間が増大するが、入力信号Ｖinのロウレベルに対しては殆ど依存性が無く、ＶＤＤ／２まで上昇しても遅延時間が増加しない特性がある。したがって、入力信号Ｖinのロウレベルの上昇は気にかけなくてもよく、極力ハイレベルを保つ様に設計すれば良いことを示している。つまり、上記スレーブフリップフロップ回路３においては、入力信号Ｖinのロウレベルマージンが大きなフリップフロップ回路であるという特徴を持っている。したがって、例えばロウレベル側に比較的大きなノイズが乗るような入力信号ＶinをクロックＣＬＫＴに同期して取り込む入力回路等として有益なものとなる。
【００２５】
前記図２と図３の実施例では、プルアップのＰチャネルＭＯＳＦＥＴｌとｍのゲートに印加する正論理のクロックＣＬＫＴ０を、ＮチャネルＭＯＳＦＥＴｋのゲートに印加するクロックＣＬＫＴとは違う場所のクロックを使用しているが、これはＮチャネルＭＯＳＦＥＴｋのクロックの負荷を小さくし、さらに、前記説明したようにＣＬＫＴより速いクロックを使うことでパルス化回路６を高速化している。
【００２６】
前記図２、図３及び図４のＲＳ−フリップフロップ回路７は、通常２つの信号ＯＴとＯＢは共にハイレベルに保っているが、上記信号ＯＴがロウレベルに下がると出力信号Ｑがロウレベル、出力信号／Ｑがハイレベルになる。上記信号ＯＢがロウレベルに下がると出力信号／Ｑがロウレベル、出力信号Ｑがハイレベルになる。上記信号ＯＴとＯＢがハイレベルに戻っても、上記状態をＣＭＯＳラッチ回路で保持する。この実施例のＲＳ−フリップフロップ回路７は、出力信号Ｑ，／Ｑの遅延時間、さらに立ち上がりの遅延時間と立ち下がりの遅延時間が等しくなる様に設定可能なＲＳ−フリップフロップ回路である。
【００２７】
図６には、この発明に係るマスタースレーブフリップフロップ回路の動作を説明するための特性図が示されている。同図は、図２の実施例回路を図８の回路と同一条件でコンピュータシミュレーションした結果である。同図に示すように、メタステーブルの発生は極力抑えられており、セットアップ時間／ホールド時間が改善されており、出力信号のＱ，／Ｑの時間差及び立ち上がり遅延時間と立ち下がり遅延時間の差も抑えられており、さらに、遅延時間がより高速であることがわかる。
【００２８】
この実施例では、内部正極性クロックのＣＬＫＴ（速い側）と内部負極性クロックＣＬＫＢ（遅い側）の時間差を通常のインバータの遅延時間より小さくすることで、セットアップ時間＋ホールド時間つまり不感帯を小さくすることが出来る。そして、スレーブフリップフロップ回路３は入力レベルのロウレベル（又はハイレベル）の遅延時間依存性の無いパルス化回路６と出力信号Ｑ，／Ｑの遅延時間及び立ち上がりの遅延時間と立ち下がりの遅延時間を合わせたＲＳ−フリップフロップ回路７で構成することで、高速な反転出力／Ｑと非反転出力Ｑが得られる。そして、上記スレーブフリップフロップ回路３の入力特性により、マスターフリップフロップ回路２の出力は極力ハイレベルが得られやすい様に内部のインバータＮ４の論理スレッショールドをＶＤＤ／２より高く設定することで、メタステーブルが発生を抑えることが出来る。又、メタステーブルが発生してもマスタースレーブフリップフロップ回路２の出力ＭＢではメタステーブルの発生を抑えることが出来る。
【００２９】
図７には、この発明に係るマスタースレーブフリップフロップ回路の更に他の一実施例の回路図が示されている。この実施例では、回路を構成するＭＯＳＦＥＴの導電型が前記実施例とは逆にされる。つまり、パルス化回路６に示すように差動ＭＯＳＦＥＴが前記図２〜４とは異なりＰチャネルＭＯＳＦＥＴにより構成される。これに対応して、差動ＭＯＳＦＥＴに動作電流を流すＭＯＳＦＥＴがＰチャネルＭＯＳＦＥＴに、出力ＯＴ，ＯＢのプルダウンを行うＭＯＳＦＥＴ及びラッチ形態のＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴにより構成される。また、タイミング調整部８は、前記実施例と異なり２段のインバータ回路で構成し、パルス化回路６の差動ＭＯＳＦＥＴに動作電流を流すＰチャネルＭＯＳＦＥＴ及びプルダウンを行うＮチャネルＭＯＳＦＥＴのゲートには、同じ内部負極性クロックが供給される。この実施例のパルス化回路６では、前記実施例と逆にハイレベル側に大きなレベルマージンを持つようにされる。
【００３０】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、スレーブフリップフロップ回路３を構成するＲＳ−フリップフロップ回路７は、前記のようにナンド回路を用いたＲＳ−フリップフロップ回路であってもよい。マスターフリップフロップ回路２は、上記のようにパルス化回路６の持つ図６に示すような特徴を生かして入力信号ＭＢを形成するものであればよい。この発明は、入力信号をクロックに同期して取り込む同期化回路等を含む半導体装置に広く利用することができる。
【図面の簡単な説明】
【００３１】
【図１】この発明に係るマスタースレーブフリップフロップ回路の一実施例を示すブロック図である。
【図２】この発明に係るマスタースレーブフリップフロップ回路の一実施例を示す回路図である。
【図３】この発明に係るマスタースレーブフリップフロップ回路の他の一実施例を示す回路図である。
【図４】この発明に係るマスタースレーブフリップフロップ回路の他の一実施例を示す回路図である。
【図５】この発明に用いられるパルス化回路の動作を説明するための特性図である。
【図６】この発明に係るマスタースレーブフリップフロップ回路の動作を説明するための特性図である。
【図７】この発明に係るマスタースレーブフリップフロップ回路の更に他の一実施例を示す回路図である。
【図８】従来技術の一例を示す回路図である。
【図９】図８の回路のシミュレーション特性図である。
【符号の説明】
【００３２】
１…マスタースレーブフリップフロップ回路、２…マスターフリップフロップ回路、３…スレーブフリップフロップ回路、４…Ｄ−フリップフロップ回路、６…パルス化回路、７…ＲＳ−フリップフロップ回路、８…クロックタイミング調整部、ａ〜ｚ，ａ’…ＭＯＳＦＥＴ、Ｎ１〜Ｎ５…インバータ。
【図１】
2006287822.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2006287822.tif 000008
【図７】
2006287822.tif 000009
【図８】
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【図９】
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