(57)【要約】【課題】  ゲート電極の端部近傍領域に自己整合的にオーバーラップし、電界緩和層として働く、低濃度拡散層を有する高耐圧ＭＯＳトランジスタ及びその製造方法を提供することを目的とする。【解決手段】  第１のＮ−低濃度拡散層１０５と、ゲート電極端部１２６を画定する熱酸化膜１０６とは、共に、シリコン窒化膜１０３からなるパターンをマスクとして自己整合的に形成され、更に、第１のＮ−低濃度拡散層１０５に隣接する第２のＮ−低濃度拡散層１０９は、ゲート電極１０８をマスクとして自己整合的に形成される。結果、電界緩和層として働く第１のＮ−低濃度拡散層１０５と、ポリシリコンゲート電極１０８の端部近傍領域に位置する熱酸化膜１０６とは、水平方向位置でみて、互いに自己整合的にオーバーラップしている。ポリシリコンゲート電極１０８の端部近傍領域にオーバーラップし、電界緩和層として働く第１のＮ−低濃度拡散層１０５が、ゲート電極端部１２６に自己整合的に形成される。【選択図】      図４
2006253397.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に、ゲート絶縁膜を形成する行程と、
前記ゲート絶縁膜上に、第１の導電性膜を形成する行程と、
前記第１の導電性膜上に、第１の絶縁膜パターンを形成する行程と、
少なくとも前記第１の絶縁膜パターンをマスクとして使用して、前記半導体基板中に不純物のイオン注入を行うことで、前記半導体基板中に第１の不純物拡散層を選択的に形成する行程と、
前記第１の絶縁膜パターンをマスクとして再使用して、前記第１の不純物拡散層と自己整合的にオーバーラップする第１の選択絶縁膜を、前記第１の導電性膜に選択的に形成する行程と、
少なくとも前記第１の選択絶縁膜をマスクとして使用して、前記第１の導電性膜を選択的にエッチングすることにより、前記第１の選択絶縁膜により画定したゲート端部であって、前記第１の不純物拡散層に自己整合するゲート端部を有すると共に、前記第１の不純物拡散層と自己整合的にオーバーラップするゲート電極を形成する行程と、
前記ゲート電極をマスクとして使用して、前記半導体基板中に、不純物のイオン注入を行うことで、第１の不純物拡散層に隣接すると共に、前記ゲート端部に自己整合する第２の不純物拡散層を前記半導体基板中に選択的に形成する行程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の導電性膜は、ポリシリコン膜からなり、
前記第１の選択絶縁膜の形成行程は、前記第１の絶縁膜パターンの開口部から露出した前記ポリシリコン膜の表面を熱酸化して、シリコン酸化膜からなる前記第１の選択絶縁膜を形成する行程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜パターンをマスクとして再使用し、不純物のイオン注入を行うことで、前記第１の選択絶縁膜及び前記第１の不純物拡散層に対し自己整合的に第３の不純物拡散層を形成する行程を更に含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜パターンは、前記第１の不純物拡散層が形成された領域に対応する第１の開口部と、前記第１の開口部から離間した第２の開口部とを有し、
前記前記第３の不純物拡散層を形成する行程は、前記第２の開口部を介して不純物のイオン注入を行うことで、前記第１の開口部下に位置する前記第１の選択絶縁膜及び前記第１の不純物拡散層に対し自己整合的にオフセットする前記第３の不純物拡散層を形成する行程とを含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２の開口部を介して不純物をイオン注入する行程の前に、前記第２の開口部直下の前記ポリシリコン膜の領域の膜厚を薄くする行程を更に含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の不純物拡散層を形成する行程は、
前記第２の開口部を第１のレジストパターンで覆った状態で、前記不純物のイオン注入を行うことで、前記半導体基板中に、前記第１の不純物拡散層を形成する行程を含み、
前記第１の選択絶縁膜の形成行程は、
前記第１のレジストパターンを除去した後、前記第１の絶縁膜パターンの前記第１の開口部と前記第２の開口部とから露出した前記ポリシリコン膜の表面を熱酸化して、シリコン酸化膜からなる前記第１の選択絶縁膜を形成する行程を含み、
前記第３の不純物拡散層を形成する行程は、
前記第２の開口部下に位置する前記第１の選択絶縁膜を除去する行程と、
前記第１の絶縁膜パターンをマスクとして再使用し、前記第２の開口部を介して不純物のイオン注入を行うことで、前記第１の開口部下に位置する前記第１の選択絶縁膜及び前記第１の不純物拡散層に対し自己整合的にオフセットする前記第３の不純物拡散層を形成する行程とを含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の絶縁膜パターンは、シリコン窒化膜からなることを特徴とする請求項１乃至６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第２の不純物拡散層を形成した後、レジストパターンをマスクとして使用し、不純物のイオン注入を行うことで、前記第２の不純物拡散層中に、選択的に第３の不純物拡散層を形成する行程を更に含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項９】
前記第２の不純物拡散層を形成する前に、レジストパターンをマスクとして使用し、不純物のイオン注入を行うことで、前記半導体基板中に、選択的に第３の不純物拡散層を形成する行程を更に含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板は、前記第１の不純物拡散層及び前記第２の不純物拡散層と反対の導電型を有する単結晶シリコン基板からなることを特徴とする請求項１乃至９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記第１の不純物拡散層は、前記ゲート電極に対し対称となるよう互いに離間した第１の１対の不純物拡散領域からなり、
前記第２の不純物拡散層は、前記ゲート電極に対し対称となるよう互いに離間した第２の１対の不純物拡散領域からなり、
前記第１の選択絶縁膜は、前記ゲート電極に対し対称となるよう互いに離間した第１の１対の絶縁膜からなることを特徴とする請求項１乃至１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記第３の不純物拡散層は、前記ゲート電極に対し対称となるよう互いに離間した第３の１対の不純物拡散領域からなることを特徴とする請求項３乃至６、８及び９のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記第１の不純物拡散層は、第１の単一不純物拡散領域からなり、
前記第２の不純物拡散層は、第２の単一不純物拡散領域からなり、
前記第１の選択絶縁膜は、第１の単一絶縁膜からなることを特徴とする請求項１乃至１０のいずれかに記載の半導体装置の製造方法。
【請求項１４】
半導体基板の上方に延在するゲート絶縁膜上に、第１の導電性膜を形成する行程と、
前記第１の導電性膜上に、第１の絶縁膜パターンを形成する行程と、
少なくとも前記第１の絶縁膜パターンをマスクとして使用して、前記半導体基板中に不純物のイオン注入を行うことで、前記半導体基板中に第１の不純物拡散層を選択的に形成する行程と、
前記第１の絶縁膜パターンをマスクとして再使用して、前記第１の不純物拡散層と自己整合的にオーバーラップする第１の選択絶縁膜を、前記第１の導電性膜に選択的に形成する行程と、
少なくとも前記第１の選択絶縁膜をマスクとして使用して、前記第１の導電性膜を選択的にエッチングすることにより、前記第１の選択絶縁膜により画定したゲート端部であって、前記第１の不純物拡散層に自己整合するゲート端部を有すると共に、前記第１の不純物拡散層と自己整合的にオーバーラップするゲート電極を形成する行程とを含むことを特徴とするゲートオーバーラップ構造の形成方法。
【請求項１５】
前記第１の導電性膜は、ポリシリコン膜からなり、
前記第１の選択絶縁膜の形成行程は、前記第１の絶縁膜パターンの開口部から露出した前記ポリシリコン膜の表面を熱酸化して、シリコン酸化膜からなる前記第１の選択絶縁膜を形成する行程を含むことを特徴とする請求項１４に記載のゲートオーバーラップ構造の形成方法。
【請求項１６】
前記第１の絶縁膜パターンは、シリコン窒化膜からなることを特徴とする請求項１３又は１５に記載のゲートオーバーラップ構造の形成方法。
【請求項１７】
前記半導体基板は、前記第１の不純物拡散層及び前記第２の不純物拡散層と反対の導電型を有する単結晶シリコン基板からなる請求項１４乃至１６のいずれかに記載のゲートオーバーラップ構造の形成方法。
【請求項１８】
前記第１の不純物拡散層は、前記ゲート電極に対し対称となるよう互いに離間した第１の１対の不純物拡散領域からなり、
前記第２の不純物拡散層は、前記ゲート電極に対し対称となるよう互いに離間した第２の１対の不純物拡散領域からなり、
前記第１の選択絶縁膜は、前記ゲート電極に対し対称となるよう互いに離間した第１の１対の絶縁膜からなることを特徴とする請求項１４乃至１７のいずれかに記載のゲートオーバーラップ構造の形成方法。
【請求項１９】
前記第１の不純物拡散層は、第１の単一不純物拡散領域からなり、
前記第２の不純物拡散層は、第２の単一不純物拡散領域からなり、
前記第１の選択絶縁膜は、第１の単一絶縁膜からなることを特徴とする請求項１４乃至１７のいずれかに記載のゲートオーバーラップ構造の形成方法。
【請求項２０】
半導体基板の上方に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極上に設けられ、前記ゲート電極のゲート端部を画定する第１の選択絶縁膜と、
前記選択絶縁膜に対し自己整合的にオーバーラップすると共に、前記ゲート電極に自己整合的にオーバーラップする第１の不純物拡散層と、
前記第１の不純物拡散層との境界が、前記ゲート端部に自己整合する第２の不純物拡散層とを含む半導体装置。
【請求項２１】
前記ゲート電極は、ポリシリコン膜からなり、前記選択絶縁膜は、熱酸化シリコン膜からなる請求項２０に記載の半導体装置。
【請求項２２】
前記第２の不純物拡散層中に設けられ、前記ゲート電極に自己整合的にオフセットする第３の不純物拡散層を更に含む請求項２０又は２１に記載の半導体装置。
【請求項２３】
前記第１の不純物拡散層は、前記ゲート電極に対し対称となるよう互いに離間した第１の１対の不純物拡散領域からなり、
前記第２の不純物拡散層は、前記ゲート電極に対し対称となるよう互いに離間した第２の１対の不純物拡散領域からなり、
前記第１の選択絶縁膜は、前記ゲート電極に対し対称となるよう互いに離間した第１の１対の絶縁膜からなることを請求項２０乃至２２のいずれかに記載の半導体装置。
【請求項２４】
前記第３の不純物拡散層は、前記ゲート電極に対し対称となるよう互いに離間した第３の１対の不純物拡散領域からなることを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
前記第１の不純物拡散層は、第１の単一不純物拡散領域からなり、
前記第２の不純物拡散層は、第２の単一不純物拡散領域からなり、
前記第１の選択絶縁膜は、第１の単一絶縁膜からなることを特徴とする請求項２０乃至２２のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ゲート電極にオーバーラップした低濃度拡散層からなる電界緩和層を有する高耐圧ＭＯＳトランジスタの製造方法に関する。
【背景技術】
【０００２】
高耐圧ＭＯＳトランジスタにおいては、一般的に、ドレイン電極に高電圧が印加される。このため、ゲート電極直下のドレイン電極側の低濃度拡散層で、電界集中が生じ、インパクトイオン化を引き起こし、高エネルギーを持った電子及び正孔が直上のゲート絶縁膜に注入・捕獲され、素子特性の経時変化を引き起こす。
【０００３】
そこで、ゲート電極の下端部での電界を緩和のため、ソース／ドレインを構成する高濃度拡散領域をゲート電極から離間させたオフセット構造が知られている。オフセット構造の従来例が、特許文献１に開示されている。ゲート電極の側壁に隣接してスペーサが設けられ、このスペーサの直下には低濃度拡散領域が設けられる。よって、高濃度拡散領域は、ほぼスペーサの距離だけゲート電極から離間即ちオフセットされる。ここで、電界緩和効果を大きくするには、オフセット量を大きくする。
【０００４】
ゲート電極の下端部での電界緩和のための他の構造として、電界緩和層として働く低濃度拡散層がゲート電極にオーバーラップした構造が知られている。特許文献１は、高耐圧ＭＯＳトランジスタの従来のゲートオーバーラップ構造を開示するものである。ドレイン領域の低濃度拡散層の一部が、ゲート電極とオーバーラップしている。ゲート絶縁膜上に形成したマスクを使用してイオン注入行程を行い、半導体基板上に低濃度拡散層を選択的に形成する。その後、ゲート絶縁膜上にポリシリコン層を形成し、更に、このポリシリコン層をパターニングすることで、低濃度拡散層と所定の距離だけオーバーラップするゲート電極を形成する。このため、低濃度拡散層がゲート電極の長さに依存せず形成することが可能となる。ここで、電界緩和効果を大きくするには、オーバーラップ量を大きくすることが効果的であるとしている。
【特許文献１】特開平０９−２０５２０５号公報（段落番号００１３−００２０、第３図、第４図）
【特許文献２】特開２００３−１００７７１号公報（段落番号００２５、第２図、第６図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述の従来のゲートオーバーラップ構造の形成方法は、電界緩和効果を大きくする視点で提案されたものであるため、実際には以下の問題が生じる。
【０００６】
第１の問題として、低濃度拡散層を形成した後にゲート電極を形成する必要がある。よって、公知のリソグラフィー技術において、低濃度拡散層を形成するためのパターニングと、ゲート電極を形成するためのパターニングとの合わせ余裕を考慮して、低濃度拡散層とゲート電極とのオーバーラップ寸法を決定する必要があった。即ち、本来必要とする低濃度拡散層とゲート電極とのオーバーラップ寸法に、パターニングの合わせ余裕を加えた寸法を設計値とする必要があった。このため、電流駆動能力の低下を招くと共に、素子の微細化が妨げられていた。
【０００７】
第２の問題として、低濃度拡散層を形成した後にゲート電極を形成する必要がある。よって、公知のリソグラフィー技術において、低濃度拡散層を形成するためのパターニングと、ゲート電極を形成するためのパターニングとの合わせずれが生じた場合、ゲート電極に対し低濃度拡散層が非対称となり、素子の特性にばらつきを与える。
【０００８】
第３の問題として、公知のリソグラフィー技術において、高濃度拡散層を形成するためのパターニングと、ゲート電極を形成するためのパターニングとの合わせ余裕を考慮して、高濃度拡散層とゲート電極との距離を決定する必要があった。即ち、本来必要とする高濃度拡散層とゲート電極との距離に、パターニングの合わせ余裕を加えた寸法を設計値とする必要があった。このため、電流駆動能力の更なる低下を招くと共に、素子の特性にばらつきを与える。更に、素子の微細化が妨げられていた。
【０００９】
そこで、本発明の目的は、前述した問題のない高耐圧ＭＯＳトランジスタを提供することである。
【００１０】
更に、本発明の目的は、前述した問題のない高耐圧ＭＯＳトランジスタの製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明は、半導体基板の上方に、ゲート絶縁膜を形成する行程と、前記ゲート絶縁膜上に、第１の導電性膜を形成する行程と、前記第１の導電性膜上に、第１の絶縁膜パターンを形成する行程と、少なくとも前記第１の絶縁膜パターンをマスクとして使用して、前記半導体基板中に不純物のイオン注入を行うことで、前記半導体基板中に第１の不純物拡散層を選択的に形成する行程と、前記第１の絶縁膜パターンをマスクとして再使用して、前記第１の不純物拡散層と自己整合的にオーバーラップする第１の選択絶縁膜を、前記第１の導電性膜に選択的に形成する行程と、少なくとも前記第１の選択絶縁膜をマスクとして使用して、前記第１の導電性膜を選択的にエッチングすることにより、前記第１の選択絶縁膜により画定したゲート端部であって、前記第１の不純物拡散層に自己整合するゲート端部を有すると共に、前記第１の不純物拡散層と自己整合的にオーバーラップするゲート電極を形成する行程と、前記ゲート電極をマスクとして使用して、前記半導体基板中に、不純物のイオン注入を行うことで、第１の不純物拡散層に隣接すると共に、前記ゲート端部に自己整合する第２の不純物拡散層を前記半導体基板中に選択的に形成する行程とを含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１２】
本発明によれば、第１の不純物拡散層と、ゲート電極端部を画定する選択絶縁膜とは、共に、第１の絶縁膜パターンをマスクとして自己整合的に形成され、更に、第１の不純物拡散層に隣接する第２の不純物拡散層は、ゲート電極をマスクとして自己整合的に形成される。その結果、第１の不純物拡散層と第２の不純物拡散層との境界は、ゲート電極端部に、自己整合している。そして、電界緩和層として働く第１の不純物拡散層と、ゲート電極の端部を画定する選択絶縁膜とは、互いに自己整合的にオーバーラップしている。ゲート電極の端部近傍領域にオーバーラップし、電界緩和層として働く第１の不純物拡散層が、ゲート電極端部に自己整合的に形成される。この自己整合ゲートオーバーラップ構造は、以下の効果を奏する。
【００１３】
第１の効果として、第１の不純物拡散層を形成するためのパターニングと、ゲート電極を形成するためのパターニングとの合せ余裕を考慮せずに、第１の不純物拡散層とゲート電極とのオーバーラップ寸法を決定することが可能となる。非自己整合的にゲートオーバーラップ構造を形成する場合、本来必要とされるゲートオーバーラップ寸法に、前述のパターニングの合せ余裕を足し合わせた寸法を設計値とする必要がある。これに対し、自己整合にゲートオーバーラップ構造を形成する場合、前述のパターニングの合せ余裕を必要とせず、本来必要とされるゲートオーバーラップ寸法をそのまま設計値とすればよい。このため、高耐圧ＭＯＳトランジスタの電流駆動能力の改善が得られ、その結果、素子の縮小が可能となる。
【発明を実施するための最良の形態】
【００１４】
（１）第１実施形態
本実施形態によれば、ゲート電極の端部近傍領域に自己整合的にオーバーラップし、電界緩和層として働く、低濃度拡散層を有する高耐圧ＭＯＳトランジスタ及びその製造方法が提供される。
【００１５】
（高耐圧ＭＯＳトランジスタの構造）
図５（ｃ）は、本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの構造を示す部分縦断面図である。
【００１６】
本実施形態に係る高耐圧ＭＯＳトランジスタは、以下の構造を有する。Ｐ型単結晶シリコン基板１００の主面は、フィールド酸化膜１２０からなる素子分離領域と、該フィールド酸化膜１２０により画定される活性領域１０００とを含む。Ｐ型単結晶シリコン基板１００の活性領域１０００には、境界１２８を介して互いに隣接する第１のＮ−低濃度拡散層１０５と第２のＮ−低濃度拡散層１０９とが設けられる。第２のＮ−低濃度拡散層１０９の上部領域中には、第１のＮ＋高濃度拡散層１１１が選択的に設けられる。第１のＮ＋高濃度拡散層１１１は、第２のＮ−低濃度拡散層１０９により、第１のＮ−低濃度拡散層１０５から離間される。第１のＮ−低濃度拡散層１０５どうしは、Ｐ型単結晶シリコン基板１００の選択上部領域からなるチャネル領域により互いに離間される。
【００１７】
Ｐ型単結晶シリコン基板１００の主面上には、ゲート酸化膜１０１が設けられる。即ち、ゲート酸化膜１０１は、第１のＮ−低濃度拡散層１０５上、第２のＮ−低濃度拡散層１０９上、及び第１のＮ＋高濃度拡散層１１１上に延在する。ポリシリコンゲート電極１０８がゲート酸化膜１０１上に選択的に設けられる。ポリシリコンゲート電極１０８の上部領域であって、且つその端部近傍領域には、熱酸化膜１０６が設けられる。熱酸化膜１０６は、第１のＮ−低濃度拡散層１０５に、水平方向位置でみて自己整合している。本願において、用語「水平方向」とは、基板面に平行な面に含まれ、且つチャネルの長さ方向に平行な方向のことを意味する。即ち、熱酸化膜１０６の内側端部１０６−１は、第１のＮ−低濃度拡散層１０５の内側端部１０５−１に、水平方向位置でみて自己整合している。一方、熱酸化膜１０６の外側端部１０６−２は、第１のＮ−低濃度拡散層１０５の外側端部１０５−２に、水平方向位置でみて自己整合している。ポリシリコンゲート電極１０８のゲート電極端部１２６は、熱酸化膜１０６の外側端部１０６−２と、水平方向位置でみて自己整合している。また、第１のＮ−低濃度拡散層１０５と第２のＮ−低濃度拡散層１０９との境界１２８は、第１のＮ−低濃度拡散層１０５の外側端部１０５−２に相当する。よって、ポリシリコンゲート電極１０８のゲート電極端部１２６は、第１のＮ−低濃度拡散層１０５と第２のＮ−低濃度拡散層１０９との境界１２８に、水平方向位置でみて自己整合している。即ち、第１のＮ−低濃度拡散層１０５がポリシリコンゲート電極１０８に自己整合的にオーバーラップすることで、第１のＮ−低濃度拡散層１０５は、電界緩和層として働く。
【００１８】
層間絶縁膜１１２が、ポリシリコンゲート電極１０８上、熱酸化膜１０６上、ゲート酸化膜１０１上に、設けられる。ソース／ドレインコンタクト１１３が層間絶縁膜１１２のコンタクトホール内に設けられる。ソース／ドレインコンタクト１１３は、第１のＮ＋高濃度拡散層１１１とオーミックコンタクトをとる。ソース／ドレイン配線層１１４が層間絶縁膜１１２上に設けられ、ソース／ドレインコンタクト１１３を介して第１のＮ＋高濃度拡散層１１１と電気的に接続される。
【００１９】
既知の高耐圧ＭＯＳトランジスタと、本実施形態に係る高耐圧ＭＯＳトランジスタとの構造上の相違点の主な点は、以下の通りである。本実施形態に係る高耐圧ＭＯＳトランジスタは、第１のＮ−低濃度拡散層１０５がポリシリコンゲート電極１０８に自己整合的にオーバーラップした構造を有する。
【００２０】
以下、本実施形態に係る高耐圧ＭＯＳトランジスタの製造方法につき、添付図面を参照して説明する。
【００２１】
（高耐圧ＭＯＳトランジスタの製造方法）
図１乃至図５は、本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの製造行程を示す部分縦断面図である。以下、２０Ｖ耐圧を有するＭＯＳトランジスタの製造行程につき説明する。
【００２２】
図１（ａ）に示すように、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法により、Ｐ型単結晶シリコン基板１００の素子分離領域に、フィールド酸化膜１２０を形成し、活性領域１０００をフィールド酸化膜１２０により画定する。活性領域１０００は、高耐圧ＭＯＳトランジスタを形成するための領域である。その後、Ｐ型単結晶シリコン基板１００上であって、活性領域１０００に、膜厚５００Åのゲート酸化膜１０１を形成する。
【００２３】
図１（ｂ）に示すように、ゲート酸化膜１０１上及びフィールド酸化膜１２０上に、既知のＣＶＤ法により、膜厚１５００Åのポリシリコン膜１０２を形成する。
【００２４】
図１（ｃ）に示すように、ポリシリコン膜１０２上に、既知のＣＶＤ法により、シリコン窒化膜１０３を形成する。
【００２５】
図２（ａ）に示すように、既知のリソグラフィー技術により、シリコン窒化膜１０３上に、レジストパターン１０４を形成する。
【００２６】
図２（ｂ）に示すように、レジストパターン１０４をマスクとして使用してシリコン窒化膜１０３をエッチングすることで、シリコン窒化膜１０３を選択的に除去し、シリコン窒化膜１０３に、幅０．５μｍの開口部１２２を形成する。ここで、開口部１２２が形成される領域は、ゲート電極の端部近傍領域に自己整合的にオーバーラップする電界緩和層を形成する予定の領域である。開口部１２２は、チャネル幅方向に延在し、アクティブパタンを少なくともクロスするよう形成する。ここで、アクティブパタンとは、活性領域１０００とフィールド酸化膜１２０との境界で画定されるパターンである。即ち、開口部１２２は、チャネル幅方向において、フィールド酸化膜１２０の一部まで延在するよう形成される。尚、図２（ｂ）は、チャネル長さ方向に沿った縦断面図であるので、この構造は示されていない。
【００２７】
図２（ｃ）に示すように、レジストパターン１０４及びシリコン窒化膜１０３をマスクとして使用して、加速エネルギー２２０ｋｅＶ及びドーズ量６．０×１０１２ｃｍ−２の条件下で、Ｎ型不純物であるリン（Ｐ）を、ポリシリコン膜１０２及びゲート酸化膜１０１を介し、Ｐ型単結晶シリコン基板１００の主面中に選択的に注入する。結果、Ｐ型単結晶シリコン基板１００の上部領域であって、且つ、開口部１２２の下方に位置する領域に、第１のＮ−低濃度拡散層１０５を選択的に形成する。尚、第１のＮ−低濃度拡散層１０５の幅及び不純物濃度は、内蔵素子耐圧仕様に応じて任意に設定することが可能である。
【００２８】
図３（ａ）に示すように、既知の方法によりレジストパターン１０４を除去する。その後、シリコン窒化膜１０３をマスクとして使用して、該シリコン窒化膜１０３の開口部１２２を介して露出しているポリシリコン膜１０２の露出表面を選択的に熱酸化して、ポリシリコン膜１０２の上部領域であって、開口部１２２の下方に位置する領域に、膜厚２００Åの熱酸化膜１０６を形成する。ここで、第１のＮ−低濃度拡散層１０５及び熱酸化膜１０６共に、開口部１２２を有するシリコン窒化膜１０３をマスクとして使用して形成したので、第１のＮ−低濃度拡散層１０５と熱酸化膜１０６とは、水平方向位置でみて、互いに自己整合している。即ち、熱酸化膜１０６の内側端部１０６−１は、第１のＮ−低濃度拡散層１０５の内側端部１０５−１に、水平方向位置でみて自己整合している。一方、熱酸化膜１０６の外側端部１０６−２は、第１のＮ−低濃度拡散層１０５の外側端部１０５−２に、水平方向位置でみて自己整合している。
【００２９】
図３（ｂ）に示すように、シリコン窒化膜１０３を既知のエッチング法により除去する。エッチング法として、典型的には、熱リン酸を用いることができる。
【００３０】
図３（ｃ）に示すように、既知のリソグラフィー技術により、熱酸化膜１０６の内側領域上、及び該熱酸化膜１０６間に位置するＰ型単結晶シリコン基板１００の上部領域上に、レジストパターン１０７を形成する。
【００３１】
図４（ａ）に示すように、レジストパターン１０７及び熱酸化膜１０６をマスクとして、ポリシリコン膜１０２を選択的にエッチングし、除去することで、ポリシリコンゲート電極１０８を形成する。ここで、ポリシリコンゲート電極１０８は、その上部領域であって且つ端部近傍領域に、熱酸化膜１０６を有する。ポリシリコンゲート電極１０８は、ゲート電極端部１２６を有し、このゲート電極端部１２６は、第１のＮ−低濃度拡散層１０５の外側端部１０５−２と、水平方向位置でみて、自己整合する。その後、第２のレジストパターン１０７を既知の方法により除去する。
【００３２】
図４（ｂ）に示すように、レジストパターン１０７及びポリシリコンゲート電極１０８をマスクとして使用して、加速エネルギー１３０ｋｅＶ及びドーズ量６．０×１０１２ｃｍ−２の条件下で、Ｎ型不純物であるリン（Ｐ）を、ゲート酸化膜１０１を介し、Ｐ型単結晶シリコン基板１００の主面中に選択的に注入する。結果、Ｐ型単結晶シリコン基板１００の上部領域であって、且つ、第１のＮ−低濃度拡散層１０５の外側に隣接する領域に、ポリシリコンゲート電極１０８に自己整合する第２のＮ−低濃度拡散層１０９を選択的に形成する。前述したように、ゲート電極端部１２６は、第１のＮ−低濃度拡散層１０５の外側端部１０５−２と、水平方向位置でみて、自己整合する。更に、第２のＮ−低濃度拡散層１０９は、ゲート電極端部１２６に、水平方向位置でみて自己整合する。よって、第２のＮ−低濃度拡散層１０９は、第１のＮ−低濃度拡散層１０５の内側端部１０５−１に、水平方向位置でみて、自己整合する。即ち、第１のＮ−低濃度拡散層１０５と第２のＮ−低濃度拡散層１０９との境界１２８は、ゲート電極端部１２６に、水平方向位置でみて自己整合する。そして、第１のＮ−低濃度拡散層１０５とポリシリコンゲート電極１０８の熱酸化膜１０６とは、水平方向位置でみて、互いに自己整合的にオーバーラップしている。換言すると、電界緩和層として働く第１のＮ−低濃度拡散層１０５と、ポリシリコンゲート電極１０８の端部近傍領域に位置する熱酸化膜１０６とは、水平方向位置でみて、互いに自己整合的にオーバーラップしている。
【００３３】
図４（ｃ）に示すように、ゲート電極１０８上及びゲート酸化膜１０１上に、既知のリソグラフィー技術により、第３のレジストパターン１１０を形成する。ここで、第３のレジストパターン１１０は、ゲート酸化膜１０１上に開口部を有する。
【００３４】
図５（ａ）に示すように、第３のレジストパターン１１０をマスクとして使用して、加速エネルギー４０ｋｅＶ及びドーズ量５．０×１０１５ｃｍ−２の条件下で、Ｎ型不純物である砒素（Ａｓ）を、ゲート酸化膜１０１を介し、Ｎ−低濃度拡散層１０９中に選択的に注入する。結果、Ｎ−低濃度拡散層１０９の上部領域に選択的に第１のＮ＋高濃度拡散層１１１を形成する。
【００３５】
図５（ｂ）に示すように、第３のレジストパターン１１０を既知の方法により除去する。
【００３６】
図６に、第３のレジストパターン１１０を除去した後の基板上の構造を示す。第１のＮ−低濃度拡散層１０５と、該第１のＮ−低濃度拡散層１０５に自己整合的に形成された熱酸化膜１０６とは、チャネル幅方向に沿って、活性領域１０００を縦断するよう形成されていることがわかる。第１のＮ−低濃度拡散層１０５は、活性領域１０００と素子分離領域との境界まで延在する。一方、熱酸化膜１０６は、活性領域１０００と素子分離領域との境界を越えて素子分離領域まで延在することがわかる。
【００３７】
図５（ｃ）に示すように、層間絶縁膜１１２を、ポリシリコンゲート電極１０８上、熱酸化膜１０６上、ゲート酸化膜１０１上に、既知の方法により形成する。コンタクトホールを層間絶縁膜１１２及びゲート酸化膜１０１中に形成する。ソース／ドレインコンタクト１１３をコンタクトホール内に形成することで、ソース／ドレインコンタクト１１３は、第１のＮ＋高濃度拡散層１１１とオーミックコンタクトをとる。ソース／ドレイン配線層１１４を層間絶縁膜１１２上に既知の方法により形成し、ソース／ドレインコンタクト１１３を介して第１のＮ＋高濃度拡散層１１１と電気的に接続する。
【００３８】
（効果）
前述したように、第１のＮ−低濃度拡散層１０５と、ゲート電極端部１２６を画定する熱酸化膜１０６とは、共に、シリコン窒化膜１０３からなるパターンをマスクとして自己整合的に形成され、更に、第１のＮ−低濃度拡散層１０５に隣接する第２のＮ−低濃度拡散層１０９は、ゲート電極１０８をマスクとして自己整合的に形成される。その結果、第１のＮ−低濃度拡散層１０５と第２のＮ−低濃度拡散層１０９との境界１２８は、ゲート電極端部１２６に、水平方向位置でみて自己整合している。そして、電界緩和層として働く第１のＮ−低濃度拡散層１０５と、ポリシリコンゲート電極１０８の端部近傍領域に位置する熱酸化膜１０６とは、水平方向位置でみて、互いに自己整合的にオーバーラップしている。ポリシリコンゲート電極１０８の端部近傍領域にオーバーラップし、電界緩和層として働く第１のＮ−低濃度拡散層１０５が、ゲート電極端部１２６に自己整合的に形成されるため、この自己整合ゲートオーバーラップ構造は、以下の効果を奏する。
【００３９】
第１の効果として、第１のＮ−低濃度拡散層１０５を形成するためのパターニングと、ポリシリコンゲート電極１０８を形成するためのパターニングとの合せ余裕を考慮せずに、第１のＮ−低濃度拡散層１０５とゲート電極１０８とのオーバーラップ寸法を決定することが可能となる。合せ余裕を考慮する場合、オーバーラップ寸法を少なくとも約１．０μｍ必要とした。例えば、４０Ｖ耐圧を有するＭＯＳトランジスタの場合、オーバーラップ寸法は約２μｍ必要とした。しかし、本発明に係る自己整合的に形成されたゲートオーバーラップ構造によれば、ゲートオーバーラップ寸法を０．５μｍに縮小可能となる。即ち、非自己整合的にゲートオーバーラップ構造を形成する場合、本来必要とされるゲートオーバーラップ寸法に、前述のパターニングの合せ余裕を足し合わせた寸法を設計値とする必要がある。これに対し、自己整合にゲートオーバーラップ構造を形成する場合、前述のパターニングの合せ余裕を必要とせず、本来必要とされるゲートオーバーラップ寸法をそのまま設計値とすればよい。このため、高耐圧ＭＯＳトランジスタの電流駆動能力の改善が得られ、その結果、素子の縮小が可能となる。
【００４０】
第２の効果として、本発明に係る自己整合的に形成されたゲートオーバーラップ構造は、チャネル領域を基準として、水平方向位置でみて、対称に形成することが可能となる。一方、非自己整合的に形成されたゲートオーバーラップ構造では、ゲートオーバーラップ量の合わせずれを許容する。この合わせずれの許容は、ゲートオーバーラップ構造が、チャネル領域を基準として、水平方向位置でみて、非対称となることを許容する。結果、素子特性のばらつきを許容する。しかし、本発明によれば、ゲートオーバーラップ構造を自己整合的に形成するので、ゲートオーバーラップ量の合わせずれが生じない。このため、自己整合的に形成されたゲートオーバーラップ構造は、チャネル領域を基準として、水平方向位置でみて、対称となる。結果、素子特性のばらつきを低減する。更に、歩留まりの向上が図れる。
【００４１】
（２）第２実施形態
本実施形態によれば、ゲート電極の端部近傍領域に自己整合的にオーバーラップし、電界緩和層として働く、低濃度拡散層を有する高耐圧ＭＯＳトランジスタ及びその製造方法が提供される。本実施形態は、前述の第１の実施形態に比較し、第２のＮ−低濃度拡散層を形成する行程と、第１のＮ＋高濃度拡散層を形成する行程との順序が異なる。
（高耐圧ＭＯＳトランジスタの構造）
本実施形態は、前述の第１の実施形態と、高耐圧ＭＯＳトランジスタの構造は同じである。即ち、図１１（ｃ）は、本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの構造を示す部分縦断面図である。
【００４２】
本実施形態に係る高耐圧ＭＯＳトランジスタは、以下の構造を有する。Ｐ型単結晶シリコン基板１００の主面は、フィールド酸化膜１２０からなる素子分離領域と、該フィールド酸化膜１２０により画定される活性領域１０００とを含む。Ｐ型単結晶シリコン基板１００の活性領域１０００には、境界１２８を介して互いに隣接する第１のＮ−低濃度拡散層１０５と第２のＮ−低濃度拡散層１０９とが設けられる。第２のＮ−低濃度拡散層１０９の上部領域中には、第１のＮ＋高濃度拡散層１１１が選択的に設けられる。第１のＮ＋高濃度拡散層１１１は、第２のＮ−低濃度拡散層１０９により、第１のＮ−低濃度拡散層１０５から離間される。第１のＮ−低濃度拡散層１０５どうしは、Ｐ型単結晶シリコン基板１００の選択上部領域からなるチャネル領域により互いに離間される。
【００４３】
Ｐ型単結晶シリコン基板１００の主面上には、ゲート酸化膜１０１が設けられる。即ち、ゲート酸化膜１０１は、第１のＮ−低濃度拡散層１０５上、第２のＮ−低濃度拡散層１０９上、及び第１のＮ＋高濃度拡散層１１１上に延在する。ポリシリコンゲート電極１０８がゲート酸化膜１０１上に選択的に設けられる。ポリシリコンゲート電極１０８の上部領域であって、且つその端部近傍領域には、熱酸化膜１０６が設けられる。熱酸化膜１０６は、第１のＮ−低濃度拡散層１０５に、水平方向位置でみて自己整合している。即ち、熱酸化膜１０６の内側端部１０６−１は、第１のＮ−低濃度拡散層１０５の内側端部１０５−１に、水平方向位置でみて自己整合している。一方、熱酸化膜１０６の外側端部１０６−２は、第１のＮ−低濃度拡散層１０５の外側端部１０５−２に、水平方向位置でみて自己整合している。ポリシリコンゲート電極１０８のゲート電極端部１２６は、熱酸化膜１０６の外側端部１０６−２と、水平方向位置でみて自己整合している。また、第１のＮ−低濃度拡散層１０５と第２のＮ−低濃度拡散層１０９との境界１２８は、第１のＮ−低濃度拡散層１０５の外側端部１０５−２に相当する。よって、ポリシリコンゲート電極１０８のゲート電極端部１２６は、第１のＮ−低濃度拡散層１０５と第２のＮ−低濃度拡散層１０９との境界１２８に、水平方向位置でみて自己整合している。即ち、第１のＮ−低濃度拡散層１０５がポリシリコンゲート電極１０８に自己整合的にオーバーラップすることで、第１のＮ−低濃度拡散層１０５は、電界緩和層として働く。
【００４４】
層間絶縁膜１１２が、ポリシリコンゲート電極１０８上、熱酸化膜１０６上、ゲート酸化膜１０１上に、設けられる。ソース／ドレインコンタクト１１３が層間絶縁膜１１２のコンタクトホール内に設けられる。ソース／ドレインコンタクト１１３は、第１のＮ＋高濃度拡散層１１１とオーミックコンタクトをとる。ソース／ドレイン配線層１１４が層間絶縁膜１１２上に設けられ、ソース／ドレインコンタクト１１３を介して第１のＮ＋高濃度拡散層１１１と電気的に接続される。
【００４５】
既知の高耐圧ＭＯＳトランジスタと、本実施形態に係る高耐圧ＭＯＳトランジスタとの構造上の相違点の主な点は、以下の通りである。本実施形態に係る高耐圧ＭＯＳトランジスタは、第１のＮ−低濃度拡散層１０５がポリシリコンゲート電極１０８に自己整合的にオーバーラップした構造を有する。
【００４６】
以下、本実施形態に係る高耐圧ＭＯＳトランジスタの製造方法につき、添付図面を参照して説明する。
【００４７】
（高耐圧ＭＯＳトランジスタの製造方法）
図７乃至図１１は、本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの製造行程を示す部分縦断面図である。以下、２０Ｖ耐圧を有するＭＯＳトランジスタの製造行程につき説明する。
【００４８】
図７（ａ）に示すように、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法により、Ｐ型単結晶シリコン基板１００の素子分離領域に、フィールド酸化膜１２０を形成し、活性領域１０００をフィールド酸化膜１２０により画定する。活性領域１０００は、高耐圧ＭＯＳトランジスタを形成するための領域である。その後、Ｐ型単結晶シリコン基板１００上であって、活性領域１０００に、膜厚５００Åのゲート酸化膜１０１を形成する。
【００４９】
図７（ｂ）に示すように、ゲート酸化膜１０１上及びフィールド酸化膜１２０上に、既知のＣＶＤ法により、膜厚１５００Åのポリシリコン膜１０２を形成する。
【００５０】
図７（ｃ）に示すように、ポリシリコン膜１０２上に、既知のＣＶＤ法により、シリコン窒化膜１０３を形成する。
【００５１】
図８（ａ）に示すように、既知のリソグラフィー技術により、シリコン窒化膜１０３上に、レジストパターン１０４を形成する。
【００５２】
図８（ｂ）に示すように、レジストパターン１０４をマスクとして使用してシリコン窒化膜１０３をエッチングすることで、シリコン窒化膜１０３を選択的に除去し、シリコン窒化膜１０３に、幅０．５μｍの開口部１２２を形成する。ここで、開口部１２２が形成される領域は、ゲート電極の端部近傍領域に自己整合的にオーバーラップする電界緩和層を形成する予定の領域である。開口部１２２は、チャネル幅方向に延在し、アクティブパタンを少なくともクロスするよう形成する。ここで、アクティブパタンとは、活性領域１０００とフィールド酸化膜１２０との境界で画定されるパターンである。即ち、開口部１２２は、チャネル幅方向において、フィールド酸化膜１２０の一部まで延在するよう形成される。尚、図２（ｂ）は、チャネル長さ方向に沿った縦断面図であるので、この構造は示されていない。
【００５３】
図８（ｃ）に示すように、レジストパターン１０４及びシリコン窒化膜１０３をマスクとして使用して、加速エネルギー２２０ｋｅＶ及びドーズ量６．０×１０１２ｃｍ−２の条件下で、Ｎ型不純物であるリン（Ｐ）を、ポリシリコン膜１０２及びゲート酸化膜１０１を介し、Ｐ型単結晶シリコン基板１００の主面中に選択的に注入する。結果、Ｐ型単結晶シリコン基板１００の上部領域であって、且つ、開口部１２２の下方に位置する領域に、第１のＮ−低濃度拡散層１０５を選択的に形成する。尚、第１のＮ−低濃度拡散層１０５の幅及び不純物濃度は、内蔵素子耐圧仕様に応じて任意に設定することが可能である。
【００５４】
図９（ａ）に示すように、既知の方法によりレジストパターン１０４を除去する。その後、シリコン窒化膜１０３をマスクとして使用して、該シリコン窒化膜１０３の開口部１２２を介して露出しているポリシリコン膜１０２の露出表面を選択的に熱酸化して、ポリシリコン膜１０２の上部領域であって、開口部１２２の下方に位置する領域に、膜厚２００Åの熱酸化膜１０６を形成する。ここで、第１のＮ−低濃度拡散層１０５及び熱酸化膜１０６共に、開口部１２２を有するシリコン窒化膜１０３をマスクとして使用して形成したので、第１のＮ−低濃度拡散層１０５と熱酸化膜１０６とは、水平方向位置でみて、互いに自己整合している。即ち、熱酸化膜１０６の内側端部１０６−１は、第１のＮ−低濃度拡散層１０５の内側端部１０５−１に、水平方向位置でみて自己整合している。一方、熱酸化膜１０６の外側端部１０６−２は、第１のＮ−低濃度拡散層１０５の外側端部１０５−２に、水平方向位置でみて自己整合している。
【００５５】
図９（ｂ）に示すように、シリコン窒化膜１０３を既知のエッチング法により除去する。エッチング法として、典型的には、熱リン酸を用いることができる。
【００５６】
図９（ｃ）に示すように、既知のリソグラフィー技術により、熱酸化膜１０６の内側領域上、及び該熱酸化膜１０６間に位置するＰ型単結晶シリコン基板１００の上部領域上に、レジストパターン１０７を形成する。
【００５７】
図１０（ａ）に示すように、レジストパターン１０７及び熱酸化膜１０６をマスクとして、ポリシリコン膜１０２を選択的にエッチングし、除去することで、ポリシリコンゲート電極１０８を形成する。ここで、ポリシリコンゲート電極１０８は、その上部領域であって且つ端部近傍領域に、熱酸化膜１０６を有する。ポリシリコンゲート電極１０８は、ゲート電極端部１２６を有し、このゲート電極端部１２６は、第１のＮ−低濃度拡散層１０５の外側端部１０５−２と、水平方向位置でみて、自己整合する。
【００５８】
図１０（ｂ）に示すように、レジストパターン１０７を除去した後、ゲート電極１０８上及びゲート酸化膜１０１上に、既知のリソグラフィー技術により、第３のレジストパターン１１０を形成する。ここで、第３のレジストパターン１１０は、ゲート酸化膜１０１上に開口部を有する。
【００５９】
図１０（ｃ）に示すように、第３のレジストパターン１１０をマスクとして使用して、加速エネルギー４０ｋｅＶ及びドーズ量５．０×１０１５ｃｍ−２の条件下で、Ｎ型不純物である砒素（Ａｓ）を、ゲート酸化膜１０１を介し、Ｐ型単結晶シリコン基板１００の上部領域中に選択的に注入する。結果、Ｐ型単結晶シリコン基板１００の上部領域に選択的に第１のＮ＋高濃度拡散層１１１を形成する。
【００６０】
図１１（ａ）に示すように、第３のレジストパターン１１０を既知の方法により除去する。
【００６１】
図１１（ｂ）に示すように、ポリシリコンゲート電極１０８をマスクとして使用して、加速エネルギー１３０ｋｅＶ及びドーズ量６．０×１０１２ｃｍ−２の条件下で、Ｎ型不純物であるリン（Ｐ）を、ゲート酸化膜１０１を介し、Ｐ型単結晶シリコン基板１００の主面中に選択的に注入する。結果、Ｐ型単結晶シリコン基板１００の上部領域であって、且つ、第１のＮ−低濃度拡散層１０５の外側に隣接する領域に、ポリシリコンゲート電極１０８に自己整合する第２のＮ−低濃度拡散層１０９を選択的に形成する。結果、第１のＮ＋高濃度拡散層１１１は、第２のＮ−低濃度拡散層１０９の上部領域に位置する。前述したように、ゲート電極端部１２６は、第１のＮ−低濃度拡散層１０５の外側端部１０５−２と、水平方向位置でみて、自己整合する。更に、第２のＮ−低濃度拡散層１０９は、ゲート電極端部１２６に、水平方向位置でみて自己整合する。よって、第２のＮ−低濃度拡散層１０９は、第１のＮ−低濃度拡散層１０５の内側端部１０５−１に、水平方向位置でみて、自己整合する。即ち、第１のＮ−低濃度拡散層１０５と第２のＮ−低濃度拡散層１０９との境界１２８は、ゲート電極端部１２６に、水平方向位置でみて自己整合する。そして、第１のＮ−低濃度拡散層１０５とポリシリコンゲート電極１０８の熱酸化膜１０６とは、水平方向位置でみて、互いに自己整合的にオーバーラップしている。換言すると、電界緩和層として働く第１のＮ−低濃度拡散層１０５と、ポリシリコンゲート電極１０８の端部近傍領域に位置する熱酸化膜１０６とは、水平方向位置でみて、互いに自己整合的にオーバーラップしている。
【００６２】
図１１（ｃ）に示すように、層間絶縁膜１１２を、ポリシリコンゲート電極１０８上、熱酸化膜１０６上、ゲート酸化膜１０１上に、既知の方法により形成する。コンタクトホールを層間絶縁膜１１２及びゲート酸化膜１０１中に形成する。ソース／ドレインコンタクト１１３をコンタクトホール内に形成することで、ソース／ドレインコンタクト１１３は、第１のＮ＋高濃度拡散層１１１とオーミックコンタクトをとる。ソース／ドレイン配線層１１４を層間絶縁膜１１２上に既知の方法により形成し、ソース／ドレインコンタクト１１３を介して第１のＮ＋高濃度拡散層１１１と電気的に接続する。
【００６３】
（効果）
本実施形態は、前述の第１の実施形態と比較して、第１のＮ＋高濃度拡散層を第２のＮ−低濃度拡散層より先に形成する点で異なる。よって、第１のＮ−低濃度拡散層１０５と、ゲート電極端部１２６を画定する熱酸化膜１０６とは、共に、シリコン窒化膜１０３からなるパターンをマスクとして自己整合的に形成され、更に、第１のＮ−低濃度拡散層１０５に隣接する第２のＮ−低濃度拡散層１０９は、ゲート電極１０８をマスクとして自己整合的に形成される。その結果、第１のＮ−低濃度拡散層１０５と第２のＮ−低濃度拡散層１０９との境界１２８は、ゲート電極端部１２６に、水平方向位置でみて自己整合している。そして、電界緩和層として働く第１のＮ−低濃度拡散層１０５と、ポリシリコンゲート電極１０８の端部近傍領域に位置する熱酸化膜１０６とは、水平方向位置でみて、互いに自己整合的にオーバーラップしている。ポリシリコンゲート電極１０８の端部近傍領域にオーバーラップし、電界緩和層として働く第１のＮ−低濃度拡散層１０５が、ゲート電極端部１２６に自己整合的に形成される。このため、本実施形態に係る自己整合ゲートオーバーラップ構造は、前述の第１の実施形態の効果と同様の効果を奏する。
（３）第３実施形態
本実施形態によれば、ゲート電極の端部近傍領域に自己整合的にオーバーラップし、電界緩和層として働く、低濃度拡散層を有する高耐圧ＭＯＳトランジスタ及びその製造方法が提供される。本実施形態は、前述の第１及び第２の実施形態に比較し、第２のＮ−低濃度拡散層のみでなく、第１のＮ＋高濃度拡散層をも、ゲート電極に自己整合させる点が異なる。
【００６４】
（高耐圧ＭＯＳトランジスタの構造）
図１７（ｃ）は、本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの構造を示す部分縦断面図である。
【００６５】
本実施形態に係る高耐圧ＭＯＳトランジスタは、以下の構造を有する。Ｐ型単結晶シリコン基板２００の主面は、フィールド酸化膜２２０からなる素子分離領域と、該フィールド酸化膜２２０により画定される活性領域１０００とを含む。Ｐ型単結晶シリコン基板２００の活性領域１０００には、境界２２８を介して互いに隣接する第１のＮ−低濃度拡散層２０６と第２のＮ−低濃度拡散層２１３とが設けられる。第２のＮ−低濃度拡散層２１３の上部領域中には、第１のＮ＋高濃度拡散層２１０が選択的に設けられる。第１のＮ＋高濃度拡散層２１０は、第２のＮ−低濃度拡散層２１３により、第１のＮ−低濃度拡散層２０６から離間される。第１のＮ−低濃度拡散層２０６どうしは、Ｐ型単結晶シリコン基板２００の選択上部領域からなるチャネル領域により互いに離間される。
【００６６】
Ｐ型単結晶シリコン基板２００の主面上には、ゲート酸化膜２０１が設けられる。即ち、ゲート酸化膜２０１は、第１のＮ−低濃度拡散層２０６上、第２のＮ−低濃度拡散層２１３上、及び第１のＮ＋高濃度拡散層２１０上に延在する。ポリシリコンゲート電極２１２がゲート酸化膜２０１上に選択的に設けられる。ポリシリコンゲート電極２１２の上部領域であって、且つその端部近傍領域には、熱酸化膜２０７が設けられる。熱酸化膜２０７は、第１のＮ−低濃度拡散層２０６に、水平方向位置でみて自己整合している。即ち、熱酸化膜２０７の内側端部２０７−１は、第１のＮ−低濃度拡散層２０６の内側端部２０６−１に、水平方向位置でみて自己整合している。一方、熱酸化膜２０７の外側端部２０７−２は、第１のＮ−低濃度拡散層２０６の外側端部２０６−２に、水平方向位置でみて自己整合している。ポリシリコンゲート電極２１２のゲート電極端部２２６は、熱酸化膜２０７の外側端部２０７−２と、水平方向位置でみて自己整合している。また、第１のＮ−低濃度拡散層２０６と第２のＮ−低濃度拡散層２１３との境界２２８は、第１のＮ−低濃度拡散層２０６の外側端部２０６−２に相当する。よって、ポリシリコンゲート電極２１２のゲート電極端部２２６は、第１のＮ−低濃度拡散層２０６と第２のＮ−低濃度拡散層２１３との境界２２８に、水平方向位置でみて自己整合している。即ち、第１のＮ−低濃度拡散層２０６がポリシリコンゲート電極２１２に自己整合的にオーバーラップすることで、第１のＮ−低濃度拡散層２０６は、電界緩和層として働く。更に、第１のＮ＋高濃度拡散層２１０がポリシリコンゲート電極２１２に自己整合的にオフセットする。
【００６７】
層間絶縁膜２１４が、ポリシリコンゲート電極２１２上、熱酸化膜２０７上、ゲート酸化膜２０１上に、設けられる。ソース／ドレインコンタクト２１５が層間絶縁膜２１４のコンタクトホール内に設けられる。ソース／ドレインコンタクト２１５は、第１のＮ＋高濃度拡散層２１０とオーミックコンタクトをとる。ソース／ドレイン配線層２１６が層間絶縁膜２１４上に設けられ、ソース／ドレインコンタクト２１５を介して第１のＮ＋高濃度拡散層２１０と電気的に接続される。
【００６８】
既知の高耐圧ＭＯＳトランジスタと、本実施形態に係る高耐圧ＭＯＳトランジスタとの構造上の相違点の主な点は、以下の通りである。本実施形態に係る高耐圧ＭＯＳトランジスタは、第１のＮ−低濃度拡散層２０６がポリシリコンゲート電極２１２に自己整合的にオーバーラップした構造を有する。更に、第１のＮ＋高濃度拡散層２１０がポリシリコンゲート電極２１２に自己整合的にオフセットした構造を有する。
【００６９】
以下、本実施形態に係る高耐圧ＭＯＳトランジスタの製造方法につき、添付図面を参照して説明する。
（高耐圧ＭＯＳトランジスタの製造方法）
図１２乃至図１７は、本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの製造行程を示す部分縦断面図である。以下、２０Ｖ耐圧を有するＭＯＳトランジスタの製造行程につき説明する。
【００７０】
図１２（ａ）に示すように、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法により、Ｐ型単結晶シリコン基板２００の素子分離領域に、フィールド酸化膜２２０を形成し、活性領域１０００をフィールド酸化膜２２０により画定する。活性領域１０００は、高耐圧ＭＯＳトランジスタを形成するための領域である。その後、Ｐ型単結晶シリコン基板２００上であって、活性領域１０００に、膜厚５００Åのゲート酸化膜２０１を形成する。
【００７１】
図１２（ｂ）に示すように、ゲート酸化膜２０１上及びフィールド酸化膜２２０上に、既知のＣＶＤ法により、膜厚１５００Åのポリシリコン膜２０２を形成する。
【００７２】
図１２（ｃ）に示すように、ポリシリコン膜２０２上に、既知のＣＶＤ法により、膜厚２０００Åのシリコン窒化膜２０３を形成する。
【００７３】
図１３（ａ）に示すように、既知のリソグラフィー技術により、シリコン窒化膜２０３上に、レジストパターン２０４を形成する。
【００７４】
図１３（ｂ）に示すように、レジストパターン２０４をマスクとして使用してシリコン窒化膜２０３をエッチングすることで、シリコン窒化膜２０３を選択的に除去し、シリコン窒化膜２０３に、開口部２２２及び開口部２２４を形成する。図１８は、シリコン窒化膜２０３からなるパターンの開口部２２２及び開口部２２４を示す。ここで、開口部２２２が形成される領域は、ゲート電極の端部近傍領域に自己整合的にオーバーラップする電界緩和層を形成する予定の領域である。一方、開口部２２４が形成される領域は、高濃度拡散層を形成する予定の領域である。開口部１２２は、チャネル幅方向に延在し、アクティブパタンを少なくともクロスするよう形成する。ここで、アクティブパタンとは、活性領域１０００とフィールド酸化膜２２０との境界で画定されるパターンである。即ち、開口部１２２は、チャネル幅方向において、フィールド酸化膜２２０の一部まで延在するよう形成される。一方、開口部２２４は、アクティブパタンに内包されるように形成される。開口部２２２の幅は、幅０．５μｍである。一方、開口部２２２と開口部２２４との距離は、例えば２．０μｍ程度である。ここで、開口部２２２の幅とは、チャネル長さ方向における、開口部２２２の寸法のことをいう。
【００７５】
図１３（ｃ）に示すように、レジストパターン２０４を既知の方法により除去する。その後、既知のリソグラフィー技術により、シリコン窒化膜２０３上及び開口部２２４内に、レジストパターン２０５を形成する。
【００７６】
図１４（ａ）に示すように、レジストパターン２０５及びシリコン窒化膜２０３をマスクとして使用して、加速エネルギー２２０ｋｅＶ及びドーズ量６．０×１０１２ｃｍ−２の条件下で、Ｎ型不純物であるリン（Ｐ）を、ポリシリコン膜２０２及びゲート酸化膜２０１を介し、Ｐ型単結晶シリコン基板２００の主面中に選択的に注入する。結果、Ｐ型単結晶シリコン基板２００の上部領域であって、且つ、開口部２２２の下方に位置する領域に、第１のＮ−低濃度拡散層２０６を選択的に形成する。尚、第１のＮ−低濃度拡散層２０６の幅及び不純物濃度は、内蔵素子耐圧仕様に応じて任意に設定することが可能である。
【００７７】
図１４（ｂ）に示すように、既知の方法によりレジストパターン２０５を除去する。
【００７８】
図１４（ｃ）に示すように、シリコン窒化膜２０３をマスクとして使用して、該シリコン窒化膜２０３の開口部２２２及び開口部２２４を介して露出しているポリシリコン膜２０２の露出表面を選択的に熱酸化して、ポリシリコン膜２０２の上部領域であって、開口部２２２及び開口部２２４の下方に位置する領域に、膜厚２００Åの熱酸化膜２０７を形成する。ここで、第１のＮ−低濃度拡散層２０６及び熱酸化膜２０７共に、開口部２２２及び開口部２２４を有するシリコン窒化膜２０３をマスクとして使用して形成したので、第１のＮ−低濃度拡散層２０６と熱酸化膜２０７とは、水平方向位置でみて、互いに自己整合的にオーバーラップしている。即ち、熱酸化膜２０７の内側端部２０７−１は、第１のＮ−低濃度拡散層２０６の内側端部２０６−１に、水平方向位置でみて自己整合している。一方、熱酸化膜２０７の外側端部２０７−２は、第１のＮ−低濃度拡散層２０６の外側端部２０６−２に、水平方向位置でみて自己整合している。
【００７９】
図１５（ａ）に示すように、既知のリソグラフィー技術により、シリコン窒化膜２０３上及び開口部２２４内に、レジストパターン２０８を形成する。
【００８０】
図１５（ｂ）に示すように、レジストパターン２０８及びシリコン窒化膜２０３をマスクとして使用し、開口部２２４の下方に位置する熱酸化膜２０７をエッチングにより除去する。このエッチングとして、典型的には、弗酸を用いることが可能である。
【００８１】
図１５（ｃ）に示すように、レジストパターン２０８及びシリコン窒化膜２０３をマスクとして使用して、加速エネルギー１００ｋｅＶ及びドーズ量１．０×１０１５ｃｍ−２の条件下で、Ｎ型不純物であるリン（Ｐ）を、ポリシリコン膜２０２及びゲート酸化膜２０１を介し、Ｐ型単結晶シリコン基板２００の主面中に選択的に注入する。結果、Ｐ型単結晶シリコン基板２００の上部領域であって、且つ、開口部２２４の下方に位置する領域に、第１のＮ＋高濃度拡散層２１０を選択的に形成する。ここで、前述の第１のＮ−低濃度拡散層２０６及び第１のＮ＋高濃度拡散層２１０は、共に、シリコン窒化膜２０３からなるパターンをマスクとして使用して、形成される。よって、第１のＮ＋高濃度拡散層２１０は、前述の第１のＮ−低濃度拡散層２０６及びゲート電極２１２に対し自己整合的にオフセットされる。
【００８２】
図１６（ａ）に示すように、既知の方法によりレジストパターン２０８を除去する。更に、シリコン窒化膜２０３を既知のエッチング法により除去する。エッチング法として、典型的には、熱リン酸を用いることができる。
【００８３】
図１６（ｂ）に示すように、既知のリソグラフィー技術により、熱酸化膜２０７の内側領域上、及び該熱酸化膜２０７間に位置するＰ型単結晶シリコン基板２００の上部領域上に、レジストパターン２１１を形成する。
【００８４】
図１６（ｃ）に示すように、レジストパターン２１１及び熱酸化膜２０７をマスクとして、ポリシリコン膜２０２を選択的にエッチングし、除去することで、ポリシリコンゲート電極２１２を形成する。ここで、ポリシリコンゲート電極２１２は、その上部領域であって且つ端部近傍領域に、熱酸化膜２０７を有する。ポリシリコンゲート電極２１２は、ゲート電極端部２２６を有し、このゲート電極端部２２６は、第１のＮ−低濃度拡散層２０６の外側端部２０６−２と、水平方向位置でみて、自己整合する。また、ゲート電極端部２２６を画定する熱酸化膜２０７と第１のＮ＋高濃度拡散層２１０とは、共に、シリコン窒化膜２０３からなるパターンをマスクとして形成されるので、第１のＮ＋高濃度拡散層２１０は、ポリシリコンゲート電極２１２と自己整合する。
【００８５】
図１７（ａ）に示すように、既知の方法によりレジストパターン２１１を除去する。
【００８６】
図１７（ｂ）に示すように、ポリシリコンゲート電極２１２をマスクとして使用して、加速エネルギー１３０ｋｅＶ及びドーズ量６．０×１０１２ｃｍ−２の条件下で、Ｎ型不純物であるリン（Ｐ）を、ゲート酸化膜２０１を介し、Ｐ型単結晶シリコン基板２００の主面中に選択的に注入する。結果、Ｐ型単結晶シリコン基板２００の上部領域であって、且つ、第１のＮ−低濃度拡散層２０６の外側に隣接する領域に、ポリシリコンゲート電極２１２に自己整合する第２のＮ−低濃度拡散層２１３を選択的に形成する。結果、第１のＮ＋高濃度拡散層２１０は、第２のＮ−低濃度拡散層２１３の上部領域に位置する。前述したように、ゲート電極端部２２６は、第１のＮ−低濃度拡散層２０６の外側端部２０６−２と、水平方向位置でみて、自己整合する。更に、第２のＮ−低濃度拡散層２１３は、ゲート電極端部２２６に、水平方向位置でみて自己整合する。よって、第２のＮ−低濃度拡散層２１３は、第１のＮ−低濃度拡散層２０６の内側端部２０６−１に、水平方向位置でみて、自己整合する。即ち、第１のＮ−低濃度拡散層２０６と第２のＮ−低濃度拡散層２１３との境界２２８は、ゲート電極端部２２６に、水平方向位置でみて自己整合する。そして、第１のＮ−低濃度拡散層２０６とポリシリコンゲート電極２１２の熱酸化膜２０７とは、水平方向位置でみて、互いに自己整合的にオーバーラップしている。換言すると、電界緩和層として働く第１のＮ−低濃度拡散層２０６と、ポリシリコンゲート電極２１２の端部近傍領域に位置する熱酸化膜２０７とは、水平方向位置でみて、互いに自己整合的にオーバーラップしている。更に、前述したように、ゲート電極端部２２６を画定する熱酸化膜２０７と第１のＮ＋高濃度拡散層２１０とは、共に、シリコン窒化膜２０３からなるパターンをマスクとして形成されるので、第１のＮ＋高濃度拡散層２１０は、ポリシリコンゲート電極２１２に対し自己整合的にオフセットする。よって、第１のＮ−低濃度拡散層２０６は、ポリシリコンゲート電極２１２と自己整合的にオーバーラップする。更に、第１のＮ＋高濃度拡散層２１０がポリシリコンゲート電極２１２に自己整合的にオフセットした構造を有する。
【００８７】
図１７（ｃ）に示すように、層間絶縁膜２１４を、ポリシリコンゲート電極２１２上、熱酸化膜２０７上、ゲート酸化膜２０１上に、既知の方法により形成する。コンタクトホールを層間絶縁膜２１４及びゲート酸化膜２０１中に形成する。ソース／ドレインコンタクト２１５をコンタクトホール内に形成することで、ソース／ドレインコンタクト２１５は、第１のＮ＋高濃度拡散層２１０とオーミックコンタクトをとる。ソース／ドレイン配線層２１６を層間絶縁膜２１４上に既知の方法により形成し、ソース／ドレインコンタクト２１５を介して第１のＮ＋高濃度拡散層２１０と電気的に接続する。
【００８８】
（効果）
本実施形態は、前述の第１の実施形態と比較して、ゲート電極端部２２６を画定する熱酸化膜２０７と第１のＮ＋高濃度拡散層２１０とは、共に、シリコン窒化膜２０３からなるパターンをマスクとして形成されるので、第１のＮ＋高濃度拡散層２１０は、ポリシリコンゲート電極２１２に対し自己整合的にオフセットする点で異なる。よって、前述の第１の実施形態の第１及び第２の効果に加えて以下の効果を奏する。
【００８９】
第３の効果として、第１のＮ＋高濃度拡散層がゲート電極に自己整合するため、第１のＮ＋高濃度拡散層２１０を形成するためのパターニングと、ポリシリコンゲート電極２１２を形成するためのパターニングとの合せ余裕を考慮せずに、第１のＮ＋高濃度拡散層２１０とゲート電極２１２との距離を決定することが可能となる。合せ余裕を考慮する場合、第１のＮ＋高濃度拡散層２１０とゲート電極２１２との距離を少なくとも約２．５μｍ必要とした。しかし、本発明に係る自己整合的に形成された構造によれば、第１のＮ＋高濃度拡散層２１０とゲート電極２１２との距離を２．０μｍに縮小可能となる。即ち、ゲート電極２１２と非自己整合に第１のＮ＋高濃度拡散層２１０を形成する場合、本来必要とされる第１のＮ＋高濃度拡散層２１０とゲート電極２１２との距離に、前述のパターニングの合せ余裕を足し合わせた距離を設計値とする必要がある。これに対し、ゲート電極２１２と自己整合に第１のＮ＋高濃度拡散層２１０を形成する場合、前述のパターニングの合せ余裕を必要とせず、本来必要とされる第１のＮ＋高濃度拡散層２１０とゲート電極２１２との距離をそのまま設計値とすればよい。このため、高耐圧ＭＯＳトランジスタの電流駆動能力の更なる改善が得られ、その結果、素子の更なる縮小が可能となる。
【００９０】
第４の効果として、ゲート電極２１２と自己整合に第１のＮ＋高濃度拡散層２１０を形成する場合、ゲート電極２１２に対して、第１のＮ＋高濃度拡散層２１０を、水平方向位置でみて、対称に形成することが可能となる。一方、ゲート電極２１２と非自己整合に第１のＮ＋高濃度拡散層２１０を形成する場合、ゲート電極２１２に対して、第１のＮ＋高濃度拡散層２１０が、水平方向位置でみて、非対称となることを許容する。結果、素子特性のばらつきを許容する。しかし、本発明によれば、ゲート電極２１２と自己整合に第１のＮ＋高濃度拡散層２１０を形成するので、ゲート電極２１２に対して、第１のＮ＋高濃度拡散層２１０を、水平方向位置でみて、対称に形成することが可能となる。結果、素子特性のばらつきを低減する。更に、大幅な歩留まりの向上が図れる。
【００９１】
（変更例）
前述の第１乃至第３実施形態において、ゲートオーバーラップ構造は、ゲート電極に対して、水平方向位置でみて、対称であった。しかし、ソース側及びドレイン側の一方のみ、前述のゲートオーバーラップ構造を設けてもよい。例えば、図１９に示すように、ドレイン側のみ、前述のゲートオーバーラップ構造を設けてもよい。図１９は、本発明に係る高耐圧ＭＯＳトランジスタの変更例を示す部分縦断面図である。
【００９２】
変更例に係る高耐圧ＭＯＳトランジスタは、以下の構造を有する。Ｐ型単結晶シリコン基板２００の主面は、フィールド酸化膜２２０からなる素子分離領域と、該フィールド酸化膜２２０により画定される活性領域１０００とを含む。Ｐ型単結晶シリコン基板２００の活性領域１０００には、Ｎ−低濃度拡散層２１３が、ソース側及びドレイン側に設けられる。そして、ドレイン側のＮ−低濃度拡散層２１３に境界２２８を介して隣接する第１のＮ−低濃度拡散層２０６が、ドレイン側のみ設けられる。ソース側及びドレイン側の第２のＮ−低濃度拡散層２１３の上部領域中には、第１のＮ＋高濃度拡散層２１０が選択的に設けられる。ドレイン側の第１のＮ＋高濃度拡散層２１０は、第２のＮ−低濃度拡散層２１３により、第１のＮ−低濃度拡散層２０６及びＰ型単結晶シリコン基板２００から離間される。ソース側の第１のＮ＋高濃度拡散層２１０は、第２のＮ−低濃度拡散層２１３により、Ｐ型単結晶シリコン基板２００から離間される。Ｐ型単結晶シリコン基板２００は、ソース側の第２のＮ−低濃度拡散層２１３と、ドレイン側のみ設けられた第１のＮ−低濃度拡散層２０６との間で画定されるチャネル領域を有する。
【００９３】
Ｐ型単結晶シリコン基板２００の主面上に、ゲート酸化膜２０１が設けられる。即ち、ゲート酸化膜２０１は、チャネル領域上、ドレイン側のみ設けられた第１のＮ−低濃度拡散層２０６上、第２のＮ−低濃度拡散層２１３上、及び第１のＮ＋高濃度拡散層２１０上に延在する。ポリシリコンゲート電極２１２がゲート酸化膜２０１上に選択的に設けられる。ポリシリコンゲート電極２１２の上部領域であって、且つそのドレイン側端部近傍領域には、熱酸化膜２０７が設けられる。熱酸化膜２０７は、第１のＮ−低濃度拡散層２０６に、水平方向位置でみて自己整合している。即ち、熱酸化膜２０７の内側端部２０７−１は、第１のＮ−低濃度拡散層２０６の内側端部２０６−１に、水平方向位置でみて自己整合している。一方、熱酸化膜２０７の外側端部２０７−２は、第１のＮ−低濃度拡散層２０６の外側端部２０６−２に、水平方向位置でみて自己整合している。ポリシリコンゲート電極２１２のゲート電極端部２２６は、熱酸化膜２０７の外側端部２０７−２と、水平方向位置でみて自己整合している。また、第１のＮ−低濃度拡散層２０６と、ドレイン側に設けられた第２のＮ−低濃度拡散層２１３との境界２２８は、第１のＮ−低濃度拡散層２０６の外側端部２０６−２に相当する。よって、ポリシリコンゲート電極２１２のゲート電極端部２２６は、第１のＮ−低濃度拡散層２０６と第２のＮ−低濃度拡散層２１３との境界２２８に、水平方向位置でみて自己整合している。即ち、ドレイン側のみに設けられた第１のＮ−低濃度拡散層２０６がポリシリコンゲート電極２１２に自己整合的にオーバーラップすることで、第１のＮ−低濃度拡散層２０６は、電界緩和層として働く。更に、第１のＮ＋高濃度拡散層２１０がポリシリコンゲート電極２１２に自己整合的にオフセットする。
【００９４】
層間絶縁膜２１４が、ポリシリコンゲート電極２１２上、熱酸化膜２０７上、ゲート酸化膜２０１上に、設けられる。ソース／ドレインコンタクト２１５が層間絶縁膜２１４のコンタクトホール内に設けられる。ソース／ドレインコンタクト２１５は、第１のＮ＋高濃度拡散層２１０とオーミックコンタクトをとる。ソース／ドレイン配線層２１６が層間絶縁膜２１４上に設けられ、ソース／ドレインコンタクト２１５を介して第１のＮ＋高濃度拡散層２１０と電気的に接続される。
【００９５】
既知の高耐圧ＭＯＳトランジスタと、本実施形態に係る高耐圧ＭＯＳトランジスタとの構造上の相違点の主な点は、以下の通りである。本実施形態に係る高耐圧ＭＯＳトランジスタは、ドレイン側のみに設けられた第１のＮ−低濃度拡散層２０６がポリシリコンゲート電極２１２に自己整合的にオーバーラップした構造を有する。更に、第１のＮ＋高濃度拡散層２１０がポリシリコンゲート電極２１２に自己整合的にオフセットした構造を有する。
【００９６】
前述の非対称のゲートオーバーラップ構造は、前述した第１乃至第３実施形態における第１乃至第４の効果と同様の効果を得ることができる。  
【００９７】
前述の非対称のゲートオーバーラップ構造の形成方法は、前述の実施形態におけるゲートオーバーラップ構造の形成方法と、ドレイン側のみ第１のＮ−低濃度拡散層２０６と熱酸化膜２０７とを形成する点で異なる。
【００９８】
尚、上記イオン注入は、基板面に垂直方向にイオンを打ち込む行程である。
【００９９】
また、上記第１及び第２実施形態ではＮ型ＭＯＳＦＥＴについて記載したが、異なるイオン種を用いることによりＰ型ＭＯＳＦＥＴに、本発明を適用することが可能である。
【０１００】
更に、前記ゲート電極は、不純物を有するポリシリコン層から構成したが、必ずしもこれに限るものではなく、更なる低抵抗化を図るため、前記ゲート電極の上部領域をシリサイド層又はサリサイド層で構成してもよい。
【０１０１】
前述した各層の厚さや各層の不純物濃度は、あくまで一例にすぎず、設計変更可能であることはいうまでもない。
【図面の簡単な説明】
【０１０２】
【図１】本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの一連の製造行程を示す部分縦断面図である。
【図２】本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの一連の製造行程を示す部分縦断面図である。
【図３】本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの一連の製造行程を示す部分縦断面図である。
【図４】本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの一連の製造行程を示す部分縦断面図である。
【図５】本発明の第１実施形態に係る高耐圧ＭＯＳトランジスタの一連の製造行程を示す部分縦断面図である。
【図６】図６は、図５（ｂ）に示す製造工程における基板の平面図である。
【図７】本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの一連の製造行程を示す部分縦断面図である。
【図８】本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの一連の製造行程を示す部分縦断面図である。
【図９】本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの一連の製造行程を示す部分縦断面図である。
【図１０】本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの一連の製造行程を示す部分縦断面図である。
【図１１】本発明の第２実施形態に係る高耐圧ＭＯＳトランジスタの一連の製造行程を示す部分縦断面図である。
【図１２】本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの一連の製造行程を示す部分縦断面図である。
【図１３】本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの一連の製造行程を示す部分縦断面図である。
【図１４】本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの一連の製造行程を示す部分縦断面図である。
【図１５】本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの一連の製造行程を示す部分縦断面図である。
【図１６】本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの一連の製造行程を示す部分縦断面図である。
【図１７】本発明の第３実施形態に係る高耐圧ＭＯＳトランジスタの一連の製造行程を示す部分縦断面図である。
【図１８】図１３（ｂ）に示す製造工程における基板の平面図である。
【図１９】本発明に係る高耐圧ＭＯＳトランジスタの変更例を示す部分縦断面図である。
【符号の説明】
【０１０３】
１０００  活性領域
１００  Ｐ型単結晶シリコン基板
１０１  ゲート酸化膜
１０２  ポリシリコン膜
１０３  シリコン窒化膜
１０４  第１のレジストパターン
１０５  第１のＮ−低濃度拡散層
１０５−１  内側端部
１０５−２  外側端部
１０６  熱酸化膜
１０６−１  内側端部
１０６−２  外側端部
１０７  第２のレジストパターン
１０８  ポリシリコンゲート電極
１０９  第２のＮ−低濃度拡散層
１１０  第３のレジストパターン
１１１  第１のＮ＋高濃度拡散層
１１２  層間絶縁膜
１１３  ソース／ドレインコンタクト
１１４  ソース／ドレイン配線層
１２０  フィールド酸化膜
１２２  開口部
１２６  ゲート電極端部
１２８  境界
２２０  フィールド酸化膜
２００  単結晶シリコン基板
２０１  ゲート酸化膜
２０２  ポリシリコン膜
２０３  シリコン窒化膜
２０４  第１のレジストパターン
２２２  開口部
２２４  開口部
２０５  第２のレジストパターン
２０６  第１のＮ−低濃度拡散層
２０６−１  内側端部
２０６−２  外側端部
２０７  熱酸化膜
２０７−１  内側端部
２０７−２  外側端部
２０８  第３のレジストパターン
２０９  開口部
２１０  第１のＮ＋高濃度拡散層
２１１  第４のレジストパターン
２１２  ポリシリコンゲート電極
２１３  第２のＮ−低濃度拡散層
２１４  層間絶縁膜
２１５  ソース／ドレインコンタクト
２１６  ソース／ドレイン配線層
２２６  ゲート電極端部
２２８  境界
【図１】
2006253397.tif 000003
【図２】
2006253397.tif 000004
【図３】
2006253397.tif 000005
【図４】
2006253397.tif 000006
【図５】
2006253397.tif 000007
【図６】
2006253397.tif 000008
【図７】
2006253397.tif 000009
【図８】
2006253397.tif 000010
【図９】
2006253397.tif 000011
【図１０】
2006253397.tif 000012
【図１１】
2006253397.tif 000013
【図１２】
2006253397.tif 000014
【図１３】
2006253397.tif 000015
【図１４】
2006253397.tif 000016
【図１５】
2006253397.tif 000017
【図１６】
2006253397.tif 000018
【図１７】
2006253397.tif 000019
【図１８】
2006253397.tif 000020
【図１９】
2006253397.tif 000021