(57)【要約】【課題】基本セルの大型化に伴う配置配線の効率悪化を抑制する。【解決手段】並列接続された多数のｐＭＯＳトランジスタ１２ａ〜１２ｇを備えるＣＭＯＳインバータ１０の基本セルを、ｎＭＯＳトランジスタ１１とｐＭＯＳトランジスタの一つ（１２ａ）とを備える主セル部１５と、ｐＭＯＳトランジスタ１２ｂ〜１２ｇをそれぞれ１つずつ備える従属セル部１６ａ〜１６ｆとからなる下位セル構造を有して構成する。各従属セル部１６ａ〜１６ｆは、主セル部１５から延伸されるＣＭＯＳインバータ１０の出力信号配線１９の経路に沿って同主セル部１５から順次隣接するように配置され、出力信号配線１９の経路形状に応じて基本セルの全体形状が可変とされる。【選択図】      図２
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【特許請求の範囲】
【請求項１】
第１導電型の電界効果型トランジスタと第２導電型の電界効果型トランジスタとからなる相補型トランジスタを有して構成され、かつその第１導電型の電界効果型トランジスタおよび第２導電型の電界効果型トランジスタのいずれか一方が並列接続された複数の電界効果型トランジスタによって形成された基本セルと、同基本セルの出力信号を伝搬する出力信号配線とが基板上に形成された半導体回路装置であって、
前記基本セルは、矩形状の主セル部と、その主セル部を起点として延伸される前記出力信号配線の経路に沿って該主セル部から順次隣接して配設される複数の従属セル部と、を組合せて形成された非矩形状とされてなる
ことを特徴とする半導体回路装置。
【請求項２】
前記並列接続された複数の電界効果型トランジスタは、前記主セル部および前記複数の従属セル部のそれぞれに分配配置されてなる請求項１に記載の半導体回路装置。
【請求項３】
第１導電型の電界効果型トランジスタと第２導電型の電界効果型トランジスタとからなる相補型トランジスタを有して構成され、かつその第１導電型の電界効果型トランジスタおよび第２導電型の電界効果型トランジスタのいずれか一方が並列接続された複数の電界効果型トランジスタによって形成された基本セルと、同基本セルの出力信号を伝搬する出力信号配線とが基板上に形成される半導体回路装置について、その前記基板上における前記基本セルの配置および前記出力信号配線の経路の設計を行う方法であって、
矩形状の主セル部および複数の矩形状の従属セル部の組合せとして前記基本セルを構成するとともに、
前記基板上における前記主セル部の配置を決定する工程と、
その配置の決定された前記主セル部を起点とした前記出力信号配線の前記基板上における経路を予測する工程と、
その予測された前記出力信号配線の経路に沿って前記主セル部から順次隣接して配置されるように前記基板上における前記複数の従属セル部の配置を決定する工程と、
を備えることを特徴とする半導体回路装置の設計方法。
【請求項４】
前記主セル部および複数の従属セル部にはそれぞれ、前記並列接続された複数の電界効果型トランジスタが分配配置されてなる請求項３に記載の半導体回路装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補型トランジスタを有して構成された基本セルとその基本セルの出力信号を伝搬する出力信号配線とが基板上に形成された半導体回路装置、およびそうした半導体回路装置の設計方法に関する。
【背景技術】
【０００２】
周知のようにデジタル半導体回路装置は、論理積（ＡＮＤ）、論理和（ＯＲ）、インバータ（否定：ＮＯＴ）、排他的論理積（ＮＡＮＤ）、排他的論理和（ＮＯＲ）、フリップフロップなどの基本的な機能ブロックである基本セルを基本単位として構成されている。一般にマイクロプロセッサやＡＳＩＣ等では、相補型トランジスタであるＣＭＯＳ（Complementary Metal Oxide Semiconductor ）トランジスタにより構成されたＣＭＯＳ基本セルを用いることが多い。ＣＭＯＳトランジスタは、第１導電型の電界効果型トランジスタであるｐ（positive）ＭＯＳトランジスタと、第２導電型の電界効果型トランジスタであるｎ（negative）ＭＯＳトランジスタとの組み合わせにより形成されている。
【０００３】
回路駆動の高速化が必要な場合やゲート間の出力信号配線が長くなる場合など、ＣＭＯＳ基本セルに高い駆動能力が必要とされることがある。ＣＭＯＳ基本セルの高駆動能力化は、そのＣＭＯＳトランジスタを構成するｐＭＯＳトランジスタやｎＭＯＳトランジスタのゲート幅を拡大することで図ることができる。通常、プロセスルールによるＣＭＯＳ基本セルの基板上の配設形状の制限から、ＭＯＳトランジスタ個々のゲート幅の拡大には限界があるが、そうした場合にも、複数のＭＯＳトランジスタを並列接続して用いることで実質的なゲート幅の拡大を図ることができる。
【０００４】
図１（Ａ）に、高駆動能力化の図られたＣＭＯＳインバータの回路構成例を示す。ＣＭＯＳインバータ１００は、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのゲートを共通としてこれを入力（ＩＮ）とし、またそれらのドレインを共通としてこれを出力（ＯＵＴ）とするように形成される。またｐＭＯＳトランジスタのソースは高電位側電圧配線Ｖｄｄに、ｎＭＯＳトランジスタのソースは低電位側電圧配線Ｖｓｓにそれぞれ接続される。ここで同図１（Ａ）に示されるＣＭＯＳインバータ１００は、そのｎＭＯＳ側は単一のｎＭＯＳトランジスタ１０１によって構成され、そのｐＭＯＳ側は並列接続された７つのｐＭＯＳトランジスタ１０２ａ〜１０２ｇによって構成されている。このように並列接続された複数のｐＭＯＳトランジスタ１０２ａ〜１０２ｇを有してＣＭＯＳインバータ１００を構成すれば、個々のｐＭＯＳトランジスタ１０２ａ〜１０２ｇのゲート幅をあまり大きくせずとも、ｐＭＯＳ側全体の実質的なゲート幅は大きくなる。そのため、低電位から高電位への出力電圧の立ち上がりに係る駆動能力の高いＣＭＯＳインバータ１００を形成することができる。
【０００５】
一方、ｎＭＯＳ側を並列接続された複数のｎＭＯＳトランジスタにより構成すれば、低電位から高電位への出力電圧の立ち上がりについて高い駆動能力を示すＣＭＯＳインバータを形成することができる。またｐＭＯＳ側およびｎＭＯＳ側の双方を、並列接続された複数のＭＯＳトランジスタにより構成すれば、出力電圧の立ち上がり・立ち下がりの双方共に高い駆動能力を示すＣＭＯＳインバータを形成することができる。さらに基本セルを構成するＣＭＯＳトランジスタのｐＭＯＳ側およびｎＭＯＳ側の一方または双方が並列接続された複数のＭＯＳトランジスタによって構成されていれば、インバータ以外のＣＭＯＳ基本セルについても同様に駆動能力の向上を図ることが可能である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般に一つの半導体集積回路装置内では、各基本セルの高さ（高電位側の電圧配線から低電位側の電圧配線までの長さ）は予め固定されている。そのため、並列接続された多数のＭＯＳトランジスタを有するＣＭＯＳ基本セルでは、多数のＭＯＳトランジスタがセル幅方向に並置されることとなり、図１（Ｂ）に示される上記ＣＭＯＳインバータ１００の基本セルの構成例のように、セル形状が極端に横長な矩形となってしまう。こうした極端に横長な矩形状の基本セルが存在すれば、基板上でのセル配置や出力信号配線経路のレイアウトの自由度が大きく制限されてしまい、効率的な配置配線が困難となってしまう。
【０００７】
本発明は、こうした実状に鑑みてなされたものであって、その解決しようとする課題は、基本セルの大型化に伴う配置配線の効率悪化を抑制することのできる半導体回路装置およびその設計方法を提供することにある。
【課題を解決するための手段】
【０００８】
以下、上記課題を解決するための手段、及びその作用を記載する。
【０００９】
請求項１に記載の発明は、第１導電型の電界効果型トランジスタと第２導電型の電界効果型トランジスタとからなる相補型トランジスタを有して構成され、かつその第１導電型の電界効果型トランジスタおよび第２導電型の電界効果型トランジスタのいずれか一方が並列接続された複数の電界効果型トランジスタによって形成された基本セルと、同基本セルの出力信号を伝搬する出力信号配線とが基板上に形成された半導体回路装置であって、前記基本セルは、矩形状の主セル部と、その主セル部を起点として延伸される前記出力信号配線の経路に沿って該主セル部から順次隣接して配設される複数の従属セル部と、を組合せて形成された非矩形状とされてなることをその要旨とする。
【００１０】
上記構成では、基本セルを構成する相補型トランジスタの第１導電型の電界効果型トランジスタおよび第２導電型の電界効果型トランジスタのいずれか一方が並列接続された複数の電界効果型トランジスタによって形成されている。こうした構成により、基本セルの駆動能力は向上可能となるものの、同基本セルの大型化を招いてしまうことになる。
【００１１】
その点、上記構成では、そうした基本セルが、主セル部および複数の従属セル部からなる下位セル構造を有して構成されている。そして主セル部を起点として延伸される当該基本セルの出力信号配線に沿って各従属セル部を順次隣接して配置することで、基本セルの全体形状が出力信号配線の経路形状に応じた非矩形状とされている。これにより、並列接続された複数の電界効果型トランジスタを備えることで配置面積の大型化した基本セルを、出力信号配線の一部と一体化し、かつその全体形状がその出力信号配線の経路形状に合わせた非矩形状とすることができる。そのため、基本セルの形状を矩形状に固定した場合に比して、基板上での配置や配線の自由度を高められるようになる。
【００１２】
なお、こうした半導体回路装置は、請求項２に記載のように、並列接続された複数の電界効果型トランジスタを、主セル部および複数の従属セル部のそれぞれに分配配置する構成とすることで好適に実現することができる。
【００１３】
また請求項３に記載の発明は、第１導電型の電界効果型トランジスタと第２導電型の電界効果型トランジスタとからなる相補型トランジスタを有して構成され、かつその第１導電型の電界効果型トランジスタおよび第２導電型の電界効果型トランジスタのいずれか一方が並列接続された複数の電界効果型トランジスタによって形成された基本セルと、同基本セルの出力信号を伝搬する出力信号配線とが基板上に形成される半導体回路装置について、その前記基板上における前記基本セルの配置および前記出力信号配線の経路の設計を行う方法であって、矩形状の主セル部および複数の矩形状の従属セル部の組合せとして前記基本セルを構成するとともに、前記基板上における前記主セル部の配置を決定する工程
と、その配置の決定された前記主セル部を起点とした前記出力信号配線の前記基板上における経路を予測する工程と、その予測された前記出力信号配線の経路に沿って前記主セル部から順次隣接して配置されるように前記基板上における前記複数の従属セル部の配置を決定する工程と、を備えることをその要旨とする。
【００１４】
上記設計方法では、並列接続された複数の電界効果型トランジスタを有して相補型トランジスタを形成したことで、基本セルの駆動能力の向上が図れるようになっている。その上、そうした構成としたことで大型となった基本セルを、各々が矩形状とされた主セル部および複数の従属セル部からなる下位セル構造を有して構成するようにしている。そして基板上での主セル部の配置を決定した後、その主セル部を起点とした当該基本セルの出力信号配線の基板上での経路を予測し、各従属セル部の基板上の配置をその予測される経路に沿って主セル部から順次隣接して配置されるように決定するようにしている。これにより、基本セルはその出力信号配線の一部と一体化され、かつその出力信号配線の経路形状に応じて基本セルの全体形状が可変とされるようになり、該基本セルを矩形状に固定した場合に比して基板上での配置、配線の自由度を高められる。
【００１５】
なお上記のような基本セルの形状可変化は、請求項４に記載のように、主セル部および複数の従属セル部にそれぞれ、並列接続された複数の電界効果型トランジスタを分配配置する構成とすることで好適に実現することができる。
【発明の効果】
【００１６】
本発明の半導体回路装置およびその設計方法によれば、基本セルの大型化に伴う配置配線の効率悪化を抑制することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を具体化した一実施形態について図を参照して詳細に説明する。
【００１８】
図２は、半導体回路装置に設けられる基本セルの１つであるＣＭＯＳインバータ１０の回路図を示している。
【００１９】
ＣＭＯＳインバータ１０は、第１導電型の電界効果型トランジスタであるｐＭＯＳトランジスタ１２ａ〜１２ｇと第２導電型の電界効果型トランジスタであるｎＭＯＳトランジスタ１１とを組み合わせた相補型トランジスタであるＣＭＯＳトランジスタにより形成されている。このＣＭＯＳインバータ１０では、そのＣＭＯＳトランジスタを、１つのｎＭＯＳトランジスタ１１と並列接続された７つのｐＭＯＳトランジスタ１２ａ〜１２ｇとによって構成するようにしている。そしてそれにより、ｐＭＯＳ側の実質的なゲート幅が拡大され、低電位から高電位への出力電圧の立ち上がりに係る、当該ＣＭＯＳインバータ１０の駆動能力の向上が図られるようになっている。
【００２０】
こうしたＣＭＯＳインバータ１０の基本的な構成は、図１（Ａ）に例示した従来のＣＭＯＳインバータ１００とほぼ同様とされている。すなわち、ｎＭＯＳトランジスタ１１および各ｐＭＯＳトランジスタ１２ａ〜１２ｇのゲートを共通としてこれを当該ＣＭＯＳインバータ１０の入力ＩＮとし、またそれらのドレインを共通としてこれを当該ＣＭＯＳインバータ１０の出力ＯＵＴとする構成とされている。またｎＭＯＳトランジスタ１１のソースは低電位側電圧配線Ｖｓｓに、各ｐＭＯＳトランジスタ１２ａ〜１２ｇのソースは高電位側電圧配線Ｖｄｄにそれぞれ接続されている。
【００２１】
ただしこのＣＭＯＳインバータ１０の基本セルは、そのセル形状が予め固定されておらず、状況に応じて形状を適宜変更可能な形状可変セルとして構成されている。具体的には、ＣＭＯＳインバータ１０の基本セルは、主セル部１５および６つの従属セル部１６ａ〜１６ｆからなる下位セル構造を有して構成されており、各下位セルの基板上での配置態様
に応じてＣＭＯＳインバータ１０全体のセル形状が変化されるようになっている。
【００２２】
図３に、ＣＭＯＳインバータ１０の主セル部１５の（Ａ）回路構成および（Ｂ）セルの構成例の平面構造を示す。主セル部１５は、当該ＣＭＯＳインバータ１０の入力端子１７と出力端子１８、上記ｎＭＯＳトランジスタ１１、および上記７つのｐＭＯＳトランジスタのうちの１つ（１２ａ）を備えて構成されている。ｎＭＯＳトランジスタ１１およびｐＭＯＳトランジスタ１２ａのゲートは入力端子１７に、またそれらのドレインは出力端子１８にそれぞれ接続されている。出力端子１８には、ＣＭＯＳインバータ１０の出力を他の基本セル等に伝搬するための出力信号配線１９が接続されている。したがって、このＣＭＯＳインバータ１０では、その出力信号配線１９は主セル部１５を起点として延伸されている。
【００２３】
図４に、ＣＭＯＳインバータ１０の従属セル部１６ａ〜１６ｆの（Ａ）回路構成および（Ｂ）セルの構成例の平面構造を示す。従属セル部１６ａ〜１６ｆは、残りのｐＭＯＳトランジスタ１２ｂ〜１２ｇのうちの１つをそれぞれ備えて構成されており、上記主セル部１５から延伸される出力信号配線１９の経路上にそれぞれ配設されるようになっている。そして各従属セル部１６ａ〜１６ｆでは、そのｐＭＯＳトランジスタ１２ｂ〜１２ｇのドレインが出力信号配線１９に接続されている。
【００２４】
なお上記構成例では、上記出力信号配線１９の両側に、クロストークの影響を低減するためのシールド配線２０、２１を併設するようにしている。シールド配線２０，２１は常時定電位に保持されている。ここでは、その一方（２０）が高電位に保持された高電位シールド配線とされ、もう一方（２１）が低電位に保持された低電位シールド配線とされている。なお従属セル部１６ａ〜１６ｆ内部における出力信号配線１９等の配線パターンは、当該従属セル部の配設位置における出力信号配線１９の配設態様に応じて適宜変更される。
【００２５】
従属セル部１６ａ〜１６ｆは、上記出力信号配線１９の経路に沿って主セル部１５から順次隣接するように配置される。具体的には、１つ目の従属セル部１６ａは、主セル部１５からの出力信号配線１９延伸方向における同主セル部１５の側方に隣接して配設され、続く２つ目の従属セル部１６ｂは、その１つ目の従属セル部１６ａからの出力信号配線１９の延伸方向に応じて同従属セル部１６ａのセル縦方向またはセル横方向の側方に隣接して配置される。以降、残りの従属セル部１６ｃ〜１６ｆも同様にして、出力信号配線１９の経路に沿って配置される。これにより、従属セル部１６ａ〜１６ｆは、基板上のセルの配置スペースとして本来設定された部位以外の信号配線の設置スペースにも配置されるようになる。
【００２６】
こうしたＣＭＯＳインバータ１０の全体的なセル形状は、出力信号配線１９の延伸態様に応じて変化されることになる。例えば図５は、主セル部１５から出力信号配線１９が直線に延伸されているときのＣＭＯＳインバータ１０の全体的なセルの構成例を示している。この場合、セルの全体的な形状は、図１（Ｂ）の従来のＣＭＯＳインバータ１００のセルと同様の横長矩形状となる。一方、図６は、出力信号配線１９が主セル部１５から２度に亘り屈曲されて延伸されているときのＣＭＯＳインバータ１０の全体的なセルの構成例を示している。この場合、ＣＭＯＳインバータ１０の全体的なセル形状は、出力信号配線１９の経路に応じて屈曲された非矩形状となる。
【００２７】
上記ＣＭＯＳインバータ１０は、出力信号配線１９の経路形状に応じて、上記以外のセル形状とすることもできる。例えば出力信号配線１９が主セル部１５からセル横方向に一旦延伸された後、セル縦方向に屈曲されたときのＣＭＯＳインバータ１０の全体的なセル形状は、図７（Ａ）に示すようなＬ字型となる。また出力信号配線１９が主セル部１５か
らセル横方向に一旦延伸された後、セル縦方向に２分岐されたときのＣＭＯＳインバータ１０の全体的なセル形状は、図７（Ｂ）に示すようなＴ字型となる。さらに出力信号配線１９がセル縦方向およびセル横方向に３分岐されたときには、ＣＭＯＳインバータ１０の全体的なセル形状は図７（Ｃ）のような十字型となったり、出力信号配線１９の屈曲態様によっては図７（Ｄ）のようなＵ字型となったりもする。
【００２８】
こうしたＣＭＯＳインバータ１０の基本セルは、出力信号配線１９と一体化し、かつその経路形状に応じて全体形状が可変となることから、たとえその基板上の配置面積が大きくとも、その存在による半導体回路装置の配置配線の効率の悪化は低く留められることになる。
【００２９】
またこのＣＭＯＳインバータ１０のような大型の基本セルでは、その内部配線は自ずと長くなり、クロストークノイズの影響を受け易くなる。その点、上記ＣＭＯＳインバータ１０では、シールド配線２０，２１の併設された基本セル内の出力信号配線１９が内部配線の一部の代替えとなっているため、そうしたクロストークノイズの影響が抑えられるようにもなっている。
【００３０】
なお上記ＣＭＯＳインバータ１０の下位セルの分割態様は、これに限らず適宜変更することができる。例えば図８のように従属セル部１６ａ〜１６ｃに各々２つずつｐＭＯＳトランジスタ１２ｂ〜１２ｇを分配する構成としたり、図９のように主セル部１５に、複数（ここでは３つ）のｐＭＯＳトランジスタ１２ａ〜１２ｃを配設する構成としたりすることもできる。
【００３１】
また上記ＣＭＯＳインバータ１０とはトランジスタ構成の異なるＣＭＯＳインバータを形状可変セルとして構成することもできる。例えば図１０のように単一のｐＭＯＳトランジスタ１２と並列接続された複数のｎＭＯＳトランジスタ１１ａ〜１１ｇとを備えるＣＭＯＳインバータ１０Ａについても、形状可変セルとすることができる。この場合、ＣＭＯＳインバータ１０Ａは、ｎＭＯＳトランジスタ１１ａ〜１１ｇがそれぞれ分配された主セル部１５および複数の従属セル部１６ａ〜１６ｆからなる下位セル構造を有して構成される。勿論、図１１および図１２のようにそのｎＭＯＳ側およびｐＭＯＳ側の双方が、並列接続された複数のトランジスタにより構成されたＣＭＯＳインバータ１０Ｂ，１０Ｃについても、同様にして、主セル部１５および複数の従属セル部１６ａ〜１６ｆからなる下位セル構造を備えた形状可変セルとすることができる。
【００３２】
更には例えば論理積（ＡＮＤ）や論理和（ＯＲ）、排他的論理積（ＮＡＮＤ）、排他的論理和（ＮＯＲ）、フリップフロップなどのインバータ以外のＣＭＯＳ基本セルについても、同様にして形状可変セルとすることができる。要は、ｐＭＯＳ側またはｎＭＯＳ側が並列接続された複数のＭＯＳトランジスタにより構成されたＣＭＯＳトランジスタが内部に配設される基本セルであれば、上記のような主セル部および複数の従属セル部からなる下位セル構造を有する形状可変セルとして構成することが可能である。
【００３３】
続いてこうした形状可変セルを備える半導体回路装置におけるレイアウト設計、すなわち基板上における各基本セルの配置や信号配線の経路の設計の概要を説明する。レイアウト設計は、図１３に示される半導体回路用の設計支援装置（ＣＡＤ）３０を用いて行われる。
【００３４】
設計支援装置３０は、ＣＡＤプログラムに基づき動作されてレイアウト設計に係る各種演算処理を実施する演算処理部３１、および各種基本セルの性能情報やそのレイアウト情報（セルの面積や形状等の情報）が格納されたライブラリ３２、ＣＡＤプログラムや論理設計情報の格納される記憶部３３を備えて構成されている。なおライブラリ３２には、上
記ＣＭＯＳインバータ１０のような形状可変セルについては、その主セル部および従属セル部のレイアウト情報が個別に格納されている。
【００３５】
設計支援装置３０によるレイアウト設計は、設計すべき半導体回路装置の論理設計情報に基づいて行われる。論理設計情報は、設計すべき半導体回路装置のゲートレベルの詳細論理構造を示す情報であり、入力された仕様情報に基づき設計支援装置３０が論理合成を行うことで自動的に生成される。仕様情報は、レジスタトランスファレベル（ＲＴＬ）で表現された回路情報や動作周波数等のタイミング、電力条件などの設計仕様をハードウェア記述言語（ＨＤＬ）により記述したものである。
【００３６】
設計支援装置３０の演算処理部３１は、レイアウト設計に係る以下の各処理を順次実行する。
【００３７】
＜セル配置処理（Ｓ１０）＞
この処理において演算処理部３１は、予め記憶部３３に格納された論理設計情報を読み込むとともに、その論理設計情報に基づいて設計する半導体回路装置に配設すべき各基本セルの基板上での配置を決定する。この処理において演算処理部３１は、論理設計情報に基づいて配置されるべき基本セルのレイアウト情報をライブラリ３２から読込み、そのレイアウト情報を参照しつつ各基本セルの配置を決定する。各基本セルの配置は、論理設計情報に示されるセル間の論理的な接続関係に基づいて、互いに接続されるセル同士が近い位置に配置されるように決定される。なおこのときに形状可変セルについては、その主セル部の配置のみが決定され、従属セル部の配置については未定のままとされる。
【００３８】
＜配線経路予測処理（Ｓ２０）＞
この処理において演算処理部３１は、論理設計情報に示されるセル間の論理的な接続関係および上記セル配置処理にて決定された各セルの配置に基づいて、セル間の配線経路を大まかに予測する。このとき、上記形状可変セルについては、主セル部を起点とした当該セルの出力信号配線の大まかな経路が予測される。
【００３９】
＜従属セル部配置処理（Ｓ３０）＞
この処理において演算処理部３１は、配置されるべき形状可変セルの従属セル部についてのレイアウト情報をライブラリ３２から読込むとともに、上記セル配置処理および配線経路予測処理の結果に基づいて基板上の各従属セル部の配置を決定する。このときの各従属セル部の配置は、予測された出力信号配線の経路に沿って、基板上の配置の決定された主セル部から順次隣接して配置されるように定められる。これにより、形状可変セルの全体形状、およびその全体の基板上での配置が決められる。
【００４０】
＜配線処理（Ｓ４０）＞
この処理において演算処理部３１は、上記セル配置処理にて配置の決定されたセル間の配線経路を決定する。セル間の配線は、論理設計情報によって示される論理構造のネットリストと電気的に等価となるように決定される。なお上記形状可変セルの出力信号配線については、上記従属セル部の配置決定に応じて自ずと定まる部分より先の経路が決定されることになる。
【００４１】
＜タイミング解析処理（Ｓ５０）＞
この処理において演算処理部３１は、上記セル配置処理、配線処理および従属セル部配置処理を通じて設計されたレイアウトのタイミング解析を実施する。ここでタイミング違反が検出されれば、演算処理部３１は、タイミング違反が解消されるようになるまで、上記セル配置処理、配線経路予測処理、従属セル部配置処理および配線処理等をやり直す。
【００４２】
＜出力処理（Ｓ６０）＞
この処理は、上記タイミング解析処理にてタイミング違反が検出されなくなったときに実行される。この処理において演算処理部３１は、完成したレイアウト設計情報を外部の画像表示装置３４等に出力する。
【００４３】
次に、以上説明した設計支援装置３０によるレイアウト設計態様の具体例を説明する。ここでは図１４に示すようなゲートレベルの論理構造を備える半導体回路装置のレイアウト設計を行う場合を例に説明を行う。ここでのレイアウト設計の対象となる半導体回路装置は、ＣＭＯＳインバータ４０、４１を直列に２つ並べた論理構造を有して構成されている。なお入力側のＣＭＯＳインバータ４０には上記形状可変セルのＣＭＯＳインバータを用い、出力側のＣＭＯＳインバータ４１には通常の、すなわちセル形状が矩形固定のＣＭＯＳインバータを用いることが論理設計にて決定されている。
【００４４】
このときの設計支援装置３０によるレイアウト設計は、次の手順で行われる。
【００４５】
レイアウト設計が開始されると、演算処理部３１はまず、セル配置処理（Ｓ１０）を実行する。このとき演算処理部３１は、図１４の論理構造の論理設計情報を記憶部３３から読込み、その論理設計情報に基づき、基板上に配置されるべきＣＭＯＳインバータ４０、４１のレイアウト情報をライブラリ３２から取得する。そして例えば図１５のように、基板４２における各ＣＭＯＳインバータ４０、４１のセル配置を決定する。ただしこの時点では、形状可変セルとされたＣＭＯＳインバータ４０については、その主セル部ｍの配置のみが決定され、その従属セル部ｓ１〜ｓ６の具体的な基板４２上での配置は未定のままとなっている。
【００４６】
次に演算処理部３１は、配線経路予測処理（Ｓ２０）を実行し、配置の決定されたＣＭＯＳインバータ４０の主セル部ｍからＣＭＯＳインバータ４１の基本セルまでの出力信号配線４３の基板４２上の大まかな経路を、図１６に示すように予測する。
【００４７】
続いて演算処理部３１は、従属セル部配置処理（Ｓ３０）を実行し、図１７に示すように、出力信号配線４３の経路に沿って、主セル部ｍから順次隣接するように各従属セル部ｓ１〜ｓ６の配置を決定する。これにより、形状可変セルであるＣＭＯＳインバータ４０全体のセル配置およびそのセル形状が定められる。また演算処理部３１は、配線処理（Ｓ４０）を実行し、従属セル部ｓ１〜ｓ６の配置決定により自ずと定まる部分より先の出力信号配線４３の経路を決定する。
【００４８】
その後、演算処理部３１は、タイミング解析処理（Ｓ５０）を実行し、以上により決定されたレイアウトでのタイミング違反の有無を検証する。ここでタイミング違反が有れば、演算処理部３１は、上記各処理を再実行してレイアウト設計をやり直す。タイミング違反が無ければ、演算処理部３１は、出力処理（Ｓ６０）の実行により、完成したレイアウト設計情報を外部の画像表示装置３４等に出力し、今回のレイアウト設計を完了する。半導体回路装置の製造は、ここで出力されたレイアウト設計情報に基づき生成されるマスクパターンを用いて行われることとなる。
【００４９】
以上説明した本実施形態によれば、次の効果を奏することができる。
【００５０】
（１）本実施形態では、出力信号配線の一部と一体化され、同出力信号配線の経路形状に応じてその全体形状が可変とされる形状可変セルとして基本セルを構成したため、同基本セルの大型化に伴う配置配線効率の悪化を好適に抑えることができる。
【００５１】
（２）本実施形態では、基本セル内の出力信号配線にシールド配線を併設しているため、内部配線の長大化に起因したクロストークノイズの増大を抑制することができるようにもなる。
【図面の簡単な説明】
【００５２】
【図１】従来の半導体回路装置に適用されるＣＭＯＳインバータの一例について（Ａ）その回路図および（Ｂ）その基本セルの平面図。
【図２】本発明の一実施形態についてその半導体回路装置に適用されるＣＭＯＳインバータの回路図。
【図３】同ＣＭＯＳインバータの主セル部について（Ａ）その回路図および（Ｂ）その一構成例の平面図。
【図４】同ＣＭＯＳインバータの従属セル部について（Ａ）その回路図および（Ｂ）その一構成例の平面図。
【図５】同ＣＭＯＳインバータの基本セルの一構成例の平面図。
【図６】同ＣＭＯＳインバータの基本セルの別の構成例の平面図。
【図７】（Ａ）〜（Ｄ）ＣＭＯＳインバータの基本セルのその他の構成例の平面図。
【図８】ＣＭＯＳインバータの他の構成例の回路図。
【図９】ＣＭＯＳインバータの他の構成例の回路図。
【図１０】ＣＭＯＳインバータの他の構成例の回路図。
【図１１】ＣＭＯＳインバータの他の構成例の回路図。
【図１２】ＣＭＯＳインバータの他の構成例の回路図。
【図１３】同実施形態における半導体回路装置のレイアウト設計装置の模式図。
【図１４】同設計装置による半導体回路装置の設計態様の一例についてその設計の対象となる回路の論理図。
【図１５】同設計態様例のレイアウト設計過程を示す模式図。
【図１６】同設計態様例のレイアウト設計過程を示す模式図。
【図１７】同設計態様例のレイアウト設計過程を示す模式図。
【符号の説明】
【００５３】
１０，１０Ａ，１０Ｂ，１０Ｃ，４０…ＣＭＯＳインバータ（相補型トランジスタからなる基本セル）、１１，１１ａ〜１１ｇ…ｎＭＯＳトランジスタ（第２導電型の電界効果型トランジスタ）、１２，１２ａ〜１２ｇ…ｐＭＯＳトランジスタ（第１導電型の電界効果型トランジスタ）、１５，ｍ…主セル部、１６ａ〜１６ｇ，ｓ１〜ｓ６…従属セル部、１７…入力端子、１８…出力端子、１９，４３…出力信号配線、２０，２１…シールド配線、３０…設計支援装置、３１…演算処理部、３２…ライブラリ、３３…記憶部、３４…画像表示装置、４２…基板、Ｖｄｄ…高電位側電圧配線、Ｖｓｓ…低電位側電圧配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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