(57)【要約】  【課題】  データ・セットアップタイムをメモリセルアレイの記憶容量によらずに一定の値とすることができる半導体記憶装置を提供する。  【解決手段】  この半導体記憶装置は、メモリセルアレイ１０と、アドレス信号をデコードしてメモリセルアレイの行方向の制御を行う行デコーダ４０と、アドレス信号をデコードしてメモリセルアレイの列方向の制御を行う列デコーダ５０と、クロック信号に基づいてデータ制御信号を生成する制御部２０と、データ制御信号に同期して複数ビットの入力データをラッチして列デコーダにそれぞれ出力する複数のラッチ回路を含むデータ入出力部６１と、データ制御信号を伝送する配線の浮遊容量をビットラインの数に応じて調整するために、データ制御信号を伝送する第１の配線パターンの両側に隣接して設けられた複数の第２の配線パターンとを具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板において２次元マトリクス状に形成された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの行方向の辺に沿って配置され、アドレス信号をデコードして前記メモリセルアレイの行方向の制御を行う行デコーダと、
前記メモリセルアレイの列方向の辺に沿って配置され、アドレス信号をデコードして前記メモリセルアレイの列方向の制御を行う列デコーダと、
クロック信号に基づいてデータ制御信号を生成する制御部と、
前記列デコーダと平行に配置され、前記制御部によって生成されたデータ制御信号に同期して複数ビットの入力データをラッチして前記列デコーダにそれぞれ出力する複数のラッチ回路を含むデータ入出力部と、
前記制御部から前記データ入出力部にデータ制御信号を伝送する配線の浮遊容量をビットラインの数に応じて調整するために、データ制御信号を伝送する第１の配線パターンの両側に隣接して設けられた複数の第２の配線パターンと、
を具備する半導体記憶装置。
【請求項２】
前記第１の配線パターンに前記複数の第２の配線パターンの内の少なくとも１つを電気的に接続するための配線領域をさらに具備する請求項１記載の半導体記憶装置。
【請求項３】
半導体基板において２次元マトリクス状に形成された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの行方向の辺に沿って配置され、アドレス信号をデコードして前記メモリセルアレイの行方向の制御を行う行デコーダと、
前記メモリセルアレイの列方向の辺に沿って配置され、アドレス信号をデコードして前記メモリセルアレイの列方向の制御を行う列デコーダと、
クロック信号に基づいてデータ制御信号を生成する制御部と、
前記列デコーダと平行に配置され、前記制御部によって生成されたデータ制御信号に同期して複数ビットの入力データをラッチして前記列デコーダにそれぞれ出力する複数のラッチ回路を含むデータ入出力部と、
前記制御部から前記データ入出力部にデータ制御信号を伝送する配線の浮遊容量をビットラインの数に応じて調整するために、前記半導体基板の周辺部に設けられた少なくとも１つのトランジスタと、
を具備する半導体記憶装置。
【請求項４】
前記データ制御信号を伝送する配線パターンに前記少なくとも１つのトランジスタのゲート電極を電気的に接続するための配線領域をさらに具備する請求項３記載の半導体記憶装置。
【請求項５】
前記少なくとも１つのトランジスタが、ソース・ドレインが接地電位の配線に接続されたＮチャネルＭＯＳトランジスタ、及び／又は、ソース・ドレインが電源電位の配線に接続されたＰチャネルＭＯＳトランジスタを含む、請求項３又は４記載の半導体記憶装置。
【請求項６】
半導体基板において２次元マトリクス状に形成された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの行方向の辺に沿って配置され、アドレス信号をデコードして前記メモリセルアレイの行方向の制御を行う行デコーダと、
前記メモリセルアレイの列方向の辺に沿って配置され、アドレス信号をデコードして前記メモリセルアレイの列方向の制御を行う列デコーダと、
クロック信号に基づいてデータ制御信号を生成する制御部と、
前記列デコーダと平行に配置され、前記制御部によって生成されたデータ制御信号に同期して複数ビットの入力データをラッチして前記列デコーダにそれぞれ出力する複数のラッチ回路を含むデータ入出力部と、
前記制御部から前記データ入出力部にデータ制御信号を伝送する配線パターンであって、ビットラインの数に応じて浮遊容量を増加させるために折り返し部が設けられている前記配線パターンと、
を具備する半導体記憶装置。
【請求項７】
半導体基板において２次元マトリクス状に形成された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの行方向の辺に沿って配置され、アドレス信号をデコードして前記メモリセルアレイの行方向の制御を行う行デコーダと、
前記メモリセルアレイの列方向の辺に沿って配置され、アドレス信号をデコードして前記メモリセルアレイの列方向の制御を行う列デコーダと、
クロック信号に基づいてデータ制御信号を生成する制御部と、
前記列デコーダと平行に配置され、前記制御部によって生成されたデータ制御信号に同期して複数ビットの入力データをラッチして前記列デコーダにそれぞれ出力する複数のラッチ回路を含むデータ入出力部であって、入力されたデータ制御信号を前記複数のラッチ回路の各々に伝送する配線パターンに、ビットラインの数に応じて浮遊容量を増加させるために折り返し部が設けられている、前記データ入出力部と、
を具備する半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体記憶装置に関し、特に、可変容量対応のＲＡＭ（Random Access Memory）マクロセルにおいてデータ制御信号の遅延要素パーツを設けた半導体記憶装置に関する。
【背景技術】
【０００２】
可変容量対応のＲＡＭマクロセルを含む半導体記憶装置において、例えば、ＲＡＭマクロセルの記憶容量を変更してビットライン（ＢＬ）の数やワードライン（ＷＬ）の数が変化する場合においても、アドレス・セットアップタイム（ＴＡＳ）やライトイネーブル・セットアップタイム（ＴＷＥＳ）等のセットアップ系の特性に影響を及ぼす信号の配線長は変化しないので、これらのセットアップタイムは、配線容量の変化の影響を受けずに一定の値である。しかしながら、データ・セットアップタイム（ＴＤＳ）に関しては、ビットラインの数により特性が変動する。そのため、設計時には、ビットラインの数に応じてデータ・セットアップタイム特性を確認する必要があった。
【０００３】
図８は、一般的なＲＡＭの構成を示すブロック図である。このＲＡＭは、複数のメモリセルを含むメモリセルアレイ１０と、入力されるクロック信号ＣＫに基づいて各部の制御を行う制御部２０と、制御部２０から出力される制御信号に従ってアドレス信号を出力するアドレスバッファ部３０と、アドレスバッファ部３０から出力されるアドレス信号をデコードしてメモリセルを選択する行デコーダ４０及び列デコーダ５０と、外部との間でデータＤＩＮの入力及びデータＤＯＵＴの出力を行うデータ入出力部６０とによって構成される。
【０００４】
ここで、メモリセルアレイ１０の記憶容量（サイズ）を変更する場合に、書込みデータ用の信号配線の長さＬ１は一定であるが、クロック信号ＣＫに基づいて生成されるデータ制御信号ＷＲＩＦの配線長Ｌ２は、メモリセルアレイの列方向の長さＬＭＡに伴って伸縮するので、メモリセルアレイ１０の記憶容量によってデータ制御信号の遅延量が変化してしまうという問題がある。
【０００５】
図９は、図８に示す制御部及びデータ入出力部の接続を示す図である。制御部２０において生成されたデータ制御信号ＷＲＩＦがデータ入出力部のラッチ回路６０ａに到達するまでの遅延Ｄ１と、データ入出力部に入力されたデータＤＩＮがラッチ回路６０ａに到着するまでの遅延Ｄ２との差が、データ・セットアップタイムに相当する。
【０００６】
図１０は、ビットライン数によるデータ・セットアップタイムの変化を示す図である。図１０において、横軸はビットラインの数を表し、縦軸は遅延時間を表している。ここでは、データ・セットアップタイム（ＴＤＳ）が、データ制御信号の遅延Ｄ１とデータＤＩＮの遅延Ｄ２との差として示されている。前述したように、データ制御信号の遅延Ｄ１は、図８に示すメモリセルアレイ１０の列方向の長さＬＭＡの影響を受けて伸縮するので、ビットライン数が少なくなるほどデータ制御信号の配線長が短くなり、遅延時間が小さくなる傾向をもつ。その結果、ビットライン数が少なくなるほどデータ・セットアップタイム（ＴＤＳ）が減少する。
【０００７】
通常の設計においては、アクセスタイムやサイクルタイム等が最悪の条件となる最大記憶容量の場合に特性を合わせ込む。この方法でデータ・セットアップタイムの設計を行うと、ビットライン数が少ない構成時にデータ・セットアップタイムがマイナス特性になる可能性がある。データ・セットアップタイムの特性については、システム設計を行う上で極力小さくしたいという要望があるが、マイナス特性になることは大きな不具合といえる。そのために、ビットライン数が最も少ない場合の特性についても確認する必要があるので、データ・セットアップタイムを小容量のＲＡＭマクロで確認した後に大容量のＲＡＭマクロで確認するという２ステップ以上の確認工程が必要であった。
【０００８】
関連する技術として、下記の特許文献１には、小容量のメモリマクロを構成する場合に、データの読出し時間及び書込み時間を短縮できる半導体記憶装置が開示されている。この半導体記憶装置においては、インバータ回路とキャパシタとによって遅延回路が構成される。この遅延回路の遅延時間は、メモリマクロの記憶容量に応じてスイッチを切り換えることにより設定される。したがって、メモリマクロの記憶容量に応じて適切な遅延時間を設定できるので、小容量のメモリマクロに対しては、データの読出し及び書込みを高速化することができる。しかしながら、特許文献１によれば、信号を遅延させるためにインバータ回路を用いるので、半導体記憶装置のレイアウト設計が煩雑となり、回路規模も増大してしまう。
【特許文献１】特開２０００−１５６０８５号公報（第１頁、図２６）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明は、上記の点に鑑み、回路規模をあまり大きくすることなく、データ・セットアップタイムをメモリセルアレイの記憶容量によらずに一定の値とすることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明の第１の観点に係る半導体記憶装置は、半導体基板において２次元マトリクス状に形成された複数のメモリセルを含むメモリセルアレイと、メモリセルアレイの行方向の辺に沿って配置され、アドレス信号をデコードしてメモリセルアレイの行方向の制御を行う行デコーダと、メモリセルアレイの列方向の辺に沿って配置され、アドレス信号をデコードしてメモリセルアレイの列方向の制御を行う列デコーダと、クロック信号に基づいてデータ制御信号を生成する制御部と、列デコーダと平行に配置され、制御部によって生成されたデータ制御信号に同期して複数ビットの入力データをラッチして列デコーダにそれぞれ出力する複数のラッチ回路を含むデータ入出力部と、制御部からデータ入出力部にデータ制御信号を伝送する配線の浮遊容量をビットラインの数に応じて調整するために、データ制御信号を伝送する第１の配線パターンの両側に隣接して設けられた複数の第２の配線パターンとを具備する。
【００１１】
ここで、半導体記憶装置が、第１の配線パターンに複数の第２の配線パターンの内の少なくとも１つを電気的に接続するための配線領域をさらに具備するようにしても良い。
【００１２】
本発明の第２の観点に係る半導体記憶装置は、半導体基板において２次元マトリクス状に形成された複数のメモリセルを含むメモリセルアレイと、メモリセルアレイの行方向の辺に沿って配置され、アドレス信号をデコードしてメモリセルアレイの行方向の制御を行う行デコーダと、メモリセルアレイの列方向の辺に沿って配置され、アドレス信号をデコードしてメモリセルアレイの列方向の制御を行う列デコーダと、クロック信号に基づいてデータ制御信号を生成する制御部と、列デコーダと平行に配置され、制御部によって生成されたデータ制御信号に同期して複数ビットの入力データをラッチして列デコーダにそれぞれ出力する複数のラッチ回路を含むデータ入出力部と、制御部からデータ入出力部にデータ制御信号を伝送する配線の浮遊容量をビットラインの数に応じて調整するために、半導体基板の周辺部に設けられた少なくとも１つのトランジスタとを具備する。
【００１３】
ここで、半導体記憶装置が、データ制御信号を伝送する配線パターンに少なくとも１つのトランジスタのゲート電極を電気的に接続するための配線領域をさらに具備するようにしても良い。また、上記少なくとも１つのトランジスタが、ソース・ドレインが接地電位の配線に接続されたＮチャネルＭＯＳトランジスタ、及び／又は、ソース・ドレインが電源電位の配線に接続されたＰチャネルＭＯＳトランジスタを含むようにしても良い。
【００１４】
本発明の第３の観点に係る半導体記憶装置は、半導体基板において２次元マトリクス状に形成された複数のメモリセルを含むメモリセルアレイと、メモリセルアレイの行方向の辺に沿って配置され、アドレス信号をデコードしてメモリセルアレイの行方向の制御を行う行デコーダと、メモリセルアレイの列方向の辺に沿って配置され、アドレス信号をデコードしてメモリセルアレイの列方向の制御を行う列デコーダと、クロック信号に基づいてデータ制御信号を生成する制御部と、列デコーダと平行に配置され、制御部によって生成されたデータ制御信号に同期して複数ビットの入力データをラッチして列デコーダにそれぞれ出力する複数のラッチ回路を含むデータ入出力部と、制御部からデータ入出力部にデータ制御信号を伝送する配線パターンであって、ビットラインの数に応じて浮遊容量を増加させるために折り返し部が設けられている配線パターンとを具備する。
【００１５】
本発明の第４の観点に係る半導体記憶装置は、半導体基板において２次元マトリクス状に形成された複数のメモリセルを含むメモリセルアレイと、メモリセルアレイの行方向の辺に沿って配置され、アドレス信号をデコードしてメモリセルアレイの行方向の制御を行う行デコーダと、メモリセルアレイの列方向の辺に沿って配置され、アドレス信号をデコードしてメモリセルアレイの列方向の制御を行う列デコーダと、クロック信号に基づいてデータ制御信号を生成する制御部と、列デコーダと平行に配置され、制御部によって生成されたデータ制御信号に同期して複数ビットの入力データをラッチして列デコーダにそれぞれ出力する複数のラッチ回路を含むデータ入出力部であって、入力されたデータ制御信号を複数のラッチ回路の各々に伝送する配線パターンにビットラインの数に応じて浮遊容量を増加させるために折り返し部が設けられているデータ入出力部とを具備する。
【発明の効果】
【００１６】
本発明によれば、回路規模をあまり大きくすることなく、データ・セットアップタイムをメモリセルアレイの記憶容量によらずに一定の値とすることができる。それにより、データ・セットアップタイムの特性については、記憶容量の大きい半導体記憶装置で確認するだけで済むようになり、設計工程数を減少させてＴＡＴ（トータルアラウンドタイム）を短縮することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の実施の形態について、図面を参照しながら詳しく説明する。
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。この半導体記憶装置は、半導体基板において２次元マトリクス状に形成された複数のメモリセルを含むメモリセルアレイ１０と、入力されるクロック信号ＣＫに基づいて各部の制御を行う制御部２０と、制御部２０から出力される制御信号に従ってアドレス信号を出力するアドレスバッファ部３０と、アドレスバッファ部３０から出力されるアドレス信号をデコードしてメモリセルを選択する行デコーダ４０及び列デコーダ５０と、外部との間でデータＤＩＮの入力及びデータＤＯＵＴの出力を行うデータ入出力部６１とによって構成される。
【００１８】
行デコーダ４０は、メモリセルアレイ１０の行方向の辺に沿って配置され、行アドレス信号をデコードしてメモリセルアレイ１０の行方向の制御を行う。また、列デコーダ５０は、メモリセルアレイ１０の列方向の辺に沿って配置され、列アドレス信号をデコードしてメモリセルアレイ１０の列方向の制御を行う。データ入出力部６１は、列デコーダ５０と平行に配置されている。
【００１９】
図２は、本発明の第１の実施形態におけるデータ入出力部の構成の一部を示す回路図である。図２に示すように、データ入出力部６１は、制御部２０（図１）によって生成されたデータ制御信号ＷＲＩＦに同期して複数ビットの入力データＤＩＮ０〜ＤＩＮＮをそれぞれラッチしてデータバスに出力する複数のラッチ回路６１ａを含んでいる。各々のラッチ回路６１ａは、５つのインバータと、スイッチとして動作する２つのＮチャネルＭＯＳトランジスタとによって構成される。
【００２０】
これらのラッチ回路６１ａの入力には、入力データＤＩＮ０〜ＤＩＮＮが所定の遅延を伴って供給される。一方、制御部２０からラッチ回路６１ａにデータ制御信号ＷＲＩＦを伝送するための配線が、メモリセルアレイ１０（図１）の列方向と平行に形成されている。この配線の長さはメモリセルアレイ１０の列方向の規模、即ち、ビットラインの数によって変化するが、入力データの遅延が一定である場合には、データ制御信号ＷＲＩＦの遅延がビットラインの数にかかわらず一定であることが望ましい。そこで、本実施形態においては、ビットラインの数に応じて、データ制御信号ＷＲＩＦを伝送する配線パターンに、ダミーの配線パターンを接続することにより、データ制御信号の配線の浮遊容量を調節して、データ制御信号ＷＲＩＦの遅延量を合わせ込んでいる。
【００２１】
図３は、本発明の第１の実施形態におけるデータ制御信号の配線のレイアウトを示す図である。図３に示すように、データ制御信号ＷＲＩＦ用の配線の浮遊容量を調整するために、データ制御信号を伝送する配線パターン１の両側に隣接して、ダミーの配線パターン２及び３が設けられている。以下の例においては、ビットラインの数を２５６本、１２８本、６４本と変更する場合について説明する。
【００２２】
図３の（ａ）は、ビットラインの数が２５６本の場合におけるデータ制御信号の配線のレイアウトを示している。この場合には、ビットラインの数が最大であるので、データ制御信号を伝送する配線パターン１にダミーの配線パターン２及び３を接続する必要はない。したがって、ダミーの配線パターン２及び３を接地することにより、データ制御信号の配線が他の信号配線からクロストークを受け難くするシールド効果を持たせている。
【００２３】
図３の（ｂ）及び（ｃ）は、ビットラインの数が１２８本の場合におけるデータ制御信号の配線のレイアウトを示している。この場合には、データ制御信号の配線の長さが、ビットラインの数が２５６本の場合の半分程度となるので、１つの配線層における所定の配線領域のレイアウトを変更することにより、データ制御信号を伝送する配線パターン１にダミーの配線パターン２及び３の内の一方を接続する。これにより、データ制御信号の配線に、ビットラインの数が２５６本の場合と同程度の浮遊容量を付加することができる。さらに、ダミーの配線パターン２及び３の内で、配線パターン１に接続されていない方の配線パターンを接地することにより、シールド効果を持たせている。
【００２４】
図３の（ｄ）及び（ｅ）は、ビットラインの数が６４本の場合におけるデータ制御信号の配線のレイアウトを示している。この場合には、データ制御信号の配線の長さが、ビットラインの数が２５６本の場合の１／４程度となるので、１つの配線層における所定の配線領域のレイアウトを変更することにより、データ制御信号を伝送する配線パターン１にダミーの配線パターン２及び３の両方を接続する。これにより、データ制御信号の配線に、ビットラインの数が２５６本の場合の７５％程度の浮遊容量を付加することができる。なお、ビットラインの数が６４本の場合には、データ制御信号の配線が短いため、隣接する配線の影響によるクロストークは起こり難いので、シールドの必要はない。
【００２５】
次に、本発明の第２の実施形態について説明する。第２の実施形態においては、ビットラインの数に応じて、データ制御信号の配線に、半導体基板（ＲＡＭマクロ）の周辺部に設けられたダミートランジスタを接続することにより、データ制御信号の配線の浮遊容量を調節して、データ制御信号の遅延を合わせ込んでいる。その他の点に関しては、第１の実施形態と同様である。
【００２６】
図４は、本発明の第２の実施形態におけるデータ制御信号の配線の接続を示す図である。図４に示すように、データ制御信号ＷＲＩＦを伝送する配線の浮遊容量を調整するために、半導体基板の周辺部に少なくとも１つのトランジスタが設けられている。以下の例においては、ＮチャネルＭＯＳトランジスタＱＮ１１〜ＱＮ１３を用いて、ビットラインの数を２５６本、１２８本、６４本と変化させる場合について説明する。
【００２７】
図４の（ａ）は、ビットラインの数が２５６本の場合におけるデータ制御信号の配線の接続を示している。この場合には、ビットラインの数が最大であるので、データ制御信号の配線にトランジスタＱＮ１１〜ＱＮ１３を接続する必要はない。
【００２８】
図４の（ｂ）は、ビットラインの数が１２８本の場合におけるデータ制御信号の配線の接続を示している。この場合には、データ制御信号の配線の長さが、ビットラインの数が２５６本の場合の半分程度となるので、１つの配線層における所定の配線領域のレイアウトを変更することにより、データ制御信号の配線にトランジスタＱＮ１２のゲートを接続する。これにより、データ制御信号の配線に浮遊容量を付加することができる。
【００２９】
図４の（ｃ）は、ビットラインの数が６４本の場合におけるデータ制御信号の配線の接続を示している。この場合には、データ制御信号の配線の長さが、ビットラインの数が２５６本の場合の１／４程度となるので、１つの配線層における所定の配線領域のレイアウトを変更することにより、データ制御信号の配線にトランジスタＱＮ１１〜ＱＮ１３のゲートを接続する。これにより、データ制御信号の配線に大きな浮遊容量を付加することができる。
【００３０】
図５は、本発明の第２の実施形態におけるデータ制御信号の配線のレイアウトを示す図である。ここでは、ビットラインの数が６４本の場合におけるデータ制御信号の配線のレイアウトを示している。図５に示すように、トランジスタＱＮ１１〜ＱＮ１３は、半導体基板の周辺部に設けられている。半導体基板の周辺部に多数のダミートランジスタを設けることによって、ポリシリコン層の疎密によりポリシリコン層又はその上層においてパターン形状が不均一になるのを防止することができる。また、トランジスタＱＮ１１〜ＱＮ１３のサイズは、最小トランジスタのサイズの３倍程度となっており、ゲート長Ｌが大きいので、浮遊容量を付加する上で問題となるようなゲート長Ｌのばらつきは生じない。
【００３１】
トランジスタＱＮ１１〜ＱＮ１３のゲート電極は、１つの配線層における所定の配線領域において、データ制御信号ＷＲＩＦを伝送する配線パターンに電気的に接続されている。また、トランジスタＱＮ１１〜ＱＮ１３のソース・ドレインは、接地電位ＧＮＤの配線に接続して接地することが望ましい。あるいは、ダミーのＮチャネルＭＯＳトランジスタに変えて、又は、それと共に、ダミーのＰチャネルＭＯＳトランジスタを設けるようにしても良い。ダミーのＰチャネルＭＯＳトランジスタのソース・ドレインは、電源電位ＶＤＤの配線に接続することが望ましい。
【００３２】
さらに、図５に示すように、Ｐ型の半導体基板内にはＮウエルが形成されている。Ｎウエル内に形成されたＰチャネルＭＯＳトランジスタＱＰ２１と、Ｐ型の半導体基板内に形成されたＮチャネルＭＯＳトランジスタＱＮ２１とによって、ラッチ回路６１ａ（図２）においてデータ制御信号ＷＲＩＦが供給されるインバータが構成される。ダミートランジスタを用いてデータ制御信号の配線に浮遊容量を付加することにより、このインバータの入力においてデータ制御信号ＷＲＩＦを遅延させることができる。
【００３３】
次に、本発明の第３の実施形態について説明する。
図６は、本発明の第３の実施形態におけるデータ制御信号の配線及びデータ入出力部の構成の一部を示す図である。図６の（ａ）は、ビットラインの数が２５６本の場合におけるデータ制御信号の配線及びデータ入出力部の構成の一部を示しており、図６の（ｂ）は、ビットラインの数が６４本の場合におけるデータ制御信号の配線及びデータ入出力部の構成の一部を示している。１つの配線層において配線パターンを変更することにより、図６の（ａ）に示す配線パターンと、図６の（ｂ）に示す配線パターンとが、ビットラインの数に応じて作り分けられる。
【００３４】
第３の実施形態においては、第１の実施形態における図３に示すようなダミーパターンを設ける替わりに、図６の（ｂ）に示すように、制御部２０からデータ入出力部６１にデータ制御信号ＷＲＩＦを伝送する配線パターンにおいて、折り返し部が設けられている。これにより、データ制御信号の配線の浮遊容量を増加させて、ラッチ回路６１ａの入力においてデータ制御信号ＷＲＩＦを遅延させることができる。
【００３５】
次に、本発明の第４の実施形態について説明する。
図７は、本発明の第４の実施形態におけるデータ入出力部の構成の一部を示す図である。図７の（ａ）は、ビットラインの数が２５６本の場合におけるデータ入出力部の構成の一部を示しており、図７の（ｂ）は、ビットラインの数が６４本の場合におけるデータ入出力部の構成の一部を示している。１つの配線層において配線パターンを変更することにより、データ入出力部６２において、図７の（ａ）に示すラッチ回路６２ａと図７の（ｂ）に示すラッチ回路６２ｂとが、ビットラインの数に応じて作り分けられる。
【００３６】
第４の実施形態においては、第１の実施形態における図１に示すデータ入出力部６１の替わりに、図７の（ｂ）に示すように、データ入出力部６２に入力されたデータ制御信号を複数のラッチ回路６２ｂの各々に伝送する配線パターンにおいて、折り返し部が設けられている。これにより、データ制御信号の配線の浮遊容量を増加させて、ラッチ回路６１ｂのインバータの入力においてデータ制御信号ＷＲＩＦを遅延させることができる。
以上説明した第１〜第４の実施形態は、組み合わせて実施するようにしても良い。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図。
【図２】本発明の第１の実施形態におけるデータ入出力部の構成の一部を示す回路図。
【図３】本発明の第１の実施形態におけるデータ制御信号の配線レイアウトを示す図。
【図４】本発明の第２の実施形態におけるデータ制御信号の配線の接続を示す図。
【図５】本発明の第２の実施形態におけるデータ制御信号の配線レイアウトを示す図。
【図６】本発明の第３の実施形態における配線及びデータ入出力部の一部を示す図。
【図７】本発明の第４の実施形態におけるデータ入出力部の構成の一部を示す図。
【図８】一般的なＲＡＭの構成を示すブロック図。
【図９】図８に示す制御部及びデータ入出力部の接続を示す図。
【図１０】ビットライン数によるデータ・セットアップタイムの変化を示す図。
【符号の説明】
【００３８】
１  信号配線パターン、  ２、３  ダミー配線パターン、  １０  メモリセルアレイ、  ２０  制御部、  ３０  アドレスバッファ部、  ４０  行デコーダ、  ５０  列デコーダ、  ６０〜６２  データ入出力部、  ６０ａ〜６２ａ  ラッチ回路、  ＱＮ１１〜ＱＮ２１  ＮチャネルＭＯＳトランジスタ、  ＱＰ２１  ＰチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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