(57)【要約】【課題】  ソース電極およびドレイン電極とポリシリコン層とのオーミックコンタクトを適切に形成することが可能な薄膜トランジスタ素子、およびその製造方法を提供すること。【解決手段】  基板１と、基板１上に形成されており、かつチャネル領域２１とこれを挟むソース領域２２Ａおよびドレイン領域２２Ｂとを有するポリシリコン層２と、ポリシリコン層２の少なくとも一部を覆うゲート絶縁膜６と、ゲート絶縁膜６を挟んでチャネル領域２１と対向するゲート電極４と、ソース領域２２Ａおよびドレイン領域２２Ｂとそれぞれ導通するソース電極５Ａおよびドレイン電極５Ｂと、ポリシリコン層２、ゲート絶縁膜６、およびゲート電極４を覆う層間絶縁膜７と、を備える薄膜トランジスタ素子Ａ１であって、ソース電極５Ａおよびドレイン電極５Ｂと基板１との間には、導体層３Ａ，３Ｂがそれぞれ介在している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板と、
上記基板上に形成されており、かつチャネル領域とこれを挟むソース領域およびドレイン領域とを有するポリシリコン層と、
上記ポリシリコン層の少なくとも一部を覆うゲート絶縁膜と、
上記ゲート絶縁膜を挟んで上記チャネル領域と対向するゲート電極と、
上記ソース領域および上記ドレイン領域とそれぞれ導通するソース電極およびドレイン電極と、
上記ポリシリコン層、上記ゲート絶縁膜、および上記ゲート電極を覆う層間絶縁膜と、を備える薄膜トランジスタ素子であって、
上記ソース電極および上記ドレイン電極の少なくとも一方と上記基板との間には、導体層が介在していることを特徴とする、薄膜トランジスタ素子。
【請求項２】
上記導体層は、Ｍｏからなる、請求項１に記載の薄膜トランジスタ素子。
【請求項３】
上記導体層のうち、少なくとも上記ソース電極または上記ドレイン電極と接している部分は、凹凸面とされている、請求項１または２に記載の薄膜トランジスタ素子。
【請求項４】
上記凹凸面は、その凹凸高さが５〜１０ｎｍとされている、請求項３に記載の薄膜トランジスタ素子。
【請求項５】
上記導体層のうち少なくとも上記ソース電極または上記ドレイン電極と接している部分には複数の溝が形成されており、この部分が上記凹凸面となっている、請求項３に記載の薄膜トランジスタ素子。
【請求項６】
上記導体層には、上記ソース電極または上記ドレイン電極側から上記基板側へと貫通する複数の貫通孔が形成されている、請求項１または２に記載の薄膜トランジスタ素子。
【請求項７】
上記導体層は、上記基板が広がる方向における大きさが上記ソース電極または上記ドレイン電極の３倍以上とされている、請求項１ないし６のいずれかに記載の薄膜トランジスタ素子。
【請求項８】
基板上に導体層を形成する工程と、
上記導体層を覆うポリシリコン層を形成する工程と、
上記ポリシリコン層の少なくとも一部を覆うゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上にゲート電極を形成する工程と、
上記ポリシリコン層にインプランテーションを施すことにより、ソース領域およびドレイン領域を形成する工程と、
上記ポリシリコン層、上記ゲート絶縁膜、および上記ゲート電極を覆う層間絶縁膜を形成する工程と、
少なくともいずれか一方が上記層間絶縁膜の表面から上記導体層に達する２つのコンタクトホールを形成する工程と、
少なくともいずれか一方が上記２つのコンタクトホールを貫通して上記導体層に接触するソース電極およびドレイン電極を形成する工程と、を有することを特徴とする薄膜トランジスタ素子の製造方法。
【請求項９】
上記導体層を形成する工程の後、上記ポリシリコン層を形成する工程の前に、上記導体層の表面を凹凸面とする工程をさらに有する、請求項８に記載の薄膜トランジスタ素子の製造方法。
【請求項１０】
上記導体層の表面を上記凹凸面とする工程においては、上記導体層の表面にＯ2プラズマ処理またはＡｒスパッタ処理を施す、請求項９に記載の薄膜トランジスタ素子の製造方法。
【請求項１１】
上記導体層の表面を上記凹凸面とする工程においては、上記導体層の表面に複数の溝を形成する、請求項９に記載の薄膜トランジスタ素子の製造方法。
【請求項１２】
上記導体層を形成する工程の後、上記ポリシリコン層を形成する工程の前に、上記導体層の表面から上記基板へと貫通する複数の貫通孔を形成する工程をさらに有する、請求項８に記載の薄膜トランジスタ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ素子およびその製造方法に関する。
【背景技術】
【０００２】
従来の薄膜トランジスタ素子としては、図１６に示すものがある。この薄膜トランジスタ素子Ｘは、たとえば液晶表示装置の画素スイッチングに用いられるものであり、基板９１と、チャネル領域９２、ソース領域９５、ドレイン領域９６からなるポリシリコン層と、ゲート電極９４と、ソース電極９８およびドレイン電極９９とを具備している。ゲート電極９４とチャネル領域９２とは、ゲート絶縁膜９３により絶縁されている。ゲート電極９４および上記ポリシリコン層は、層間絶縁膜９７により覆われている。
【０００３】
薄膜トランジスタ素子Ｘにおいては、ＯＦＦ状態に保持されていても、わずかなリーク電流（以下、ＯＦＦ電流）が存在する。ＯＦＦ電流が大きいと、液晶表示装置のコントラストの低下や画質の不均一化を招く。このため、ＯＦＦ電流をできる限り小さくすることが望ましい。一方、薄膜トランジスタ素子ＸがＯＮ状態であるときに流れるＯＮ電流は、コントラストの向上などのために、大きいことが望ましい。すなわち、ＯＮ電流とＯＦＦ電流の比であるＯＮ／ＯＦＦ電流比が大きいほど画質の向上を図ることができる。このＯＮ／ＯＦＦ電流比を大きくする手法としては、上記ポリシリコン層の薄膜化が有効であることが一般的に知られている。
【０００４】
一方、ソース電極９８およびドレイン電極９９は、ソース領域９５の表層領域９５’およびドレイン領域９６の表層領域９６’にそれぞれ接触している。これらの接触部には、いわゆるオーミックコンタクトが形成されていることが必要とされる。オーミックコンタクトが適切に形成されていれば、上記接触部の低抵抗化および低インダクタンス化が可能であり、ソース電極９８およびドレイン電極９９と、ソース領域９５およびドレイン領域９６との電気導通性が向上するからである。オーミックコンタクトを適切に形成するためには、ソース電極９８およびドレイン電極９９の図中下面を、ソース領域９５、ドレイン領域９６、およびこれらの表層領域９５’，９６’内にとどめておく必要がある。ソース電極９８およびドレイン電極９９の図中下面の位置は、層間絶縁膜９７にコンタクトホール９７ａ，９７ｂを形成するためのエッチング処理において、そのエッチング深さを制御することにより決定される。上述したＯＮ／ＯＦＦ電流比を大きくするために、上記ポリシリコン層の薄膜化を図るほど、このエッチング深さの制御が困難となる。薄膜トランジスタ素子Ｘにおいては、ＭｏＳｉからなる表層領域９５’，９６’を形成することにより、上記エッチング深さの制御の容易化が図られている。しかしながら、ソース電極９８およびドレイン電極９９と表層領域９５’，９６’の接触面積が十分に大きくないと、オーミックコンタクトの形成が不足するという問題があった。
【０００５】
【特許文献１】特開平１０−２７０７０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記した事情のもとで考え出されたものであって、ソース電極およびドレイン電極とポリシリコン層とのオーミックコンタクトを適切に形成することが可能な薄膜トランジスタ素子、およびその製造方法を提供することをその課題とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明では、次の技術的手段を講じている。
【０００８】
本発明の第１の側面によって提供される薄膜トランジスタ素子は、基板と、上記基板上に形成されており、かつチャネル領域とこれを挟むソース領域およびドレイン領域とを有するポリシリコン層と、上記ポリシリコン層の少なくとも一部を覆うゲート絶縁膜と、上記ゲート絶縁膜を挟んで上記チャネル領域と対向するゲート電極と、上記ソース領域および上記ドレイン領域とそれぞれ導通するソース電極およびドレイン電極と、上記ポリシリコン層、上記ゲート絶縁膜、および上記ゲート電極を覆う層間絶縁膜と、を備える薄膜トランジスタ素子であって、上記ソース電極および上記ドレイン電極の少なくとも一方と上記基板との間には、導体層が介在していることを特徴としている。
【０００９】
このような構成によれば、上記導体層を介して上記ソース電極および上記ドレイン電極の少なくとも一方と上記ポリシリコン層とを導通させることができる。これにより、上記ソース電極および上記ドレイン電極の少なくとも一方と上記ポリシリコン層と間の低抵抗化や低インダクタンス化を図ることが可能である。したがって、上記薄膜トランジスタ素子の省電力化、応答速度の高速化を図ることができる。
【００１０】
本発明の好ましい実施の形態においては、上記導体層は、Ｍｏからなる。このような構成によれば、上記導体層を介して上記ソース電極および上記ドレイン電極の少なくとも一方と上記ポリシリコン層との間の電気抵抗を小さくするのに適している。また、上記ソース電極および上記ドレイン電極の少なくとも一方を形成するためのいわゆるコンタクトホールをエッチングにより形成する際には、このコンタクトホールの先端を上記導体層付近にとどまらせることが容易である。
【００１１】
本発明の好ましい実施の形態においては、上記導体層のうち、少なくとも上記ソース電極または上記ドレイン電極と接している部分は、凹凸面とされている。このような構成によれば、上記ソース電極および上記ドレイン電極の少なくとも一方と上記導体層との接触面積を大きくすることができる。これらの接触面積が大きいほど、これらの接触部におけるいわゆる接触抵抗による損失を小さくすることができる。したがって、上記ソース電極および上記ドレイン電極の少なくとも一方と上記ポリシリコン層と間の低抵抗化や低インダクタンス化を図るのに有利である。
【００１２】
本発明の好ましい実施の形態においては、上記凹凸面は、その凹凸高さが５〜１０ｎｍとされている。このような構成によれば、上記ソース電極および上記ドレイン電極の少なくとも一方と上記導体層との接触面積を大きくするのに有利である。
【００１３】
本発明の好ましい実施の形態においては、上記導体層のうち少なくとも上記ソース電極または上記ドレイン電極と接している部分には複数の溝が形成されており、この部分が上記凹凸面となっている。このような構成によっても、上記ソース電極および上記ドレイン電極の少なくとも一方と上記導体層との接触面積を大きくするのに適している。
【００１４】
本発明の好ましい実施の形態においては、上記導体層には、上記ソース電極または上記ドレイン電極側から上記基板側へと貫通する複数の貫通孔が形成されている。このような構成によっても、上記ソース電極および上記ドレイン電極の少なくとも一方と上記導体層との接触面積を大きくするのに都合がよい。
【００１５】
本発明の好ましい実施の形態においては、上記導体層は、上記基板が広がる方向における大きさが上記ソース電極または上記ドレイン電極の３倍以上とされている。このような構成によれば、上記導体層は、上記ソース電極および上記ドレイン電極の少なくとも一方のみならず、上記ポリシリコン層とも比較的広い面積で接触することとなる。これにより、上記導体層と上記ポリシリコン層との接触部にオーミックコンタクトを適切に形成することができる。したがって、上記ソース電極および上記ドレイン電極の少なくとも一方と上記ポリシリコン層と間の低抵抗化や低インダクタンス化に好適である。
【００１６】
本発明の第２の側面によって提供される薄膜トランジスタ素子の製造方法は、基板上に導体層を形成する工程と、上記導体層を覆うポリシリコン層を形成する工程と、上記ポリシリコン層の少なくとも一部を覆うゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上にゲート電極を形成する工程と、上記ポリシリコン層にインプランテーションを施すことにより、ソース領域およびドレイン領域を形成する工程と、上記ポリシリコン層、上記ゲート絶縁膜、および上記ゲート電極を覆う層間絶縁膜を形成する工程と、少なくともいずれか一方が上記層間絶縁膜の表面から上記導体層に達する２つのコンタクトホールを形成する工程と、少なくともいずれか一方が上記２つのコンタクトホールを貫通して上記導体層に接触するソース電極およびドレイン電極を形成する工程と、を有することを特徴としている。このような構成によれば、本発明の第１側面によって提供される薄膜トランジスタ素子を適切に製造することができる。
【００１７】
本発明の好ましい実施の形態においては、上記導体層を形成する工程の後、上記ポリシリコン層を形成する工程の前に、上記導体層の表面を凹凸面とする工程をさらに有する。このような構成によれば、上記導体層と上記ソース電極および上記ドレイン電極の少なくとも一方との接触面積を大きくすることができる。
【００１８】
本発明の好ましい実施の形態においては、上記導体層の表面を上記凹凸面とする工程においては、上記導体層の表面にＯ2プラズマ処理またはＡｒスパッタ処理を施す。このような構成によれば、上記導体層の表面を微細な凹凸面とするのに適している。
【００１９】
本発明の好ましい実施の形態においては、上記導体層の表面を上記凹凸面とする工程においては、上記導体層の表面に複数の溝を形成する。このような構成によれば、たとえばエッチングの手法を用いて、上記導体層の表面を凹凸面とすることができる。
【００２０】
本発明の好ましい実施の形態においては、上記導体層を形成する工程の後、上記ポリシリコン層を形成する工程の前に、上記導体層の表面から上記基板へと貫通する複数の貫通孔を形成する工程をさらに有する。このような構成によれば、たとえば上記導体層を形成するためのエッチング処理において上記貫通孔を形成することが可能であり、工程の増加を回避することができる。
【００２１】
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
【００２３】
図１は、本発明の第１の側面に係る薄膜トランジスタ素子の一例を示している。この薄膜トランジスタ素子Ａ１は、基板１、ポリシリコン層２、２つの導体層３Ａ，３Ｂ、ゲート電極４、ソース電極５Ａ，ドレイン電極５Ｂ、ゲート絶縁膜６、および層間絶縁膜７を具備して構成されている。薄膜トランジスタ素子Ａ１は、たとえば液晶表示装置（図示略）にマトリクス状に配置された複数の画素（図示略）について、それぞれの画素に対応する液晶層（図示略）の偏光状態を切り替えるいわゆる画素スイッチングのために用いられるものである。
【００２４】
基板１は、いわゆる絶縁基板であり、たとえば石英ガラスからなる。基板１の表面を平滑化するために、ＳｉＯ2などの絶縁膜が形成される場合もある。
【００２５】
導体層３Ａ，３Ｂは、基板１とソース電極５Ａおよびドレイン電極５Ｂの間にそれぞれ介在しており、ソース電極５Ａおよびドレイン電極５Ｂとそれぞれ導通している。導体層３Ａ，３Ｂは、たとえばＭｏからなり、その厚さが１００Å程度、図中幅が３μｍ程度とされている。導体層３Ａ，３Ｂには、複数の貫通孔３ａが形成されている。
【００２６】
ポリシリコン層２は、導体層３Ａ，３Ｂを覆うように基板１上に形成されており、その厚さが５００〜１０００Å程度とされている。ポリシリコン層２には、チャネル領域２１、ソース領域２２Ａ、およびドレイン領域２２Ｂが形成されている。これにより、ポリシリコン層２は、薄膜トランジスタ素子Ａ１のスイッチング機能を実現するいわゆる活性層となっている。チャネル領域２１は、ポリシリコン層２のほぼ中央に位置している。ソース領域２２Ａおよびドレイン領域２２Ｂは、チャネル領域２１を挟むように配置されている。ソース領域２２Ａおよびドレイン領域２２Ｂは、後述するインプランテーション処理により得られるｎ+型のポリシリコンからなる。ポリシリコン層２と導体層３Ａ，３Ｂとの接触部には、それぞれオーミックコンタクトが形成されている。オーミックコンタクトとは、おもに半導体と金属との接触状態のうち、それぞれの仕事関数や電子親和力の違いから生じる接触障壁を小さくすることにより、電圧−電流特性が線形となっているものをいう。
【００２７】
ゲート絶縁膜６は、たとえばＳｉＯ2からなり、ポリシリコン層２を覆っている。ゲート絶縁膜６は、たとえば５００〜８００Å程度の厚さとされる。
【００２８】
ゲート電極４は、チャネル領域２１に作用させる電界を発生させるためのものであり、ゲート絶縁膜６を介してチャネル領域２１の図中上方に設けられている。本実施形態においては、ゲート電極４は、ポリシリコンからなり、たとえば４０００Å程度の厚さとされる。ゲート電極４が高電位または低電位の状態とされることにより、薄膜トランジスタ素子Ａ１がＯＮ状態またはＯＦＦ状態とされ、上記画素に対するスイッチングがなされる。
【００２９】
ソース電極５Ａおよびドレイン電極５Ｂは、金属製の電極であり、たとえばＡｌ、Ａｌ−Ｓｉ−ＣｕまたはＡｌ−Ｓｉからなる。ソース電極５Ａおよびドレイン電極５Ｂは、図中幅がそれぞれ１μｍ程度とされる。ソース電極５Ａは、画素電極（図示略）に導通しており、ドレイン電極５Ｂは、信号配線（図示略）に導通している。薄膜トランジスタ素子Ａ１がＯＮ状態とされると、ソース電極５Ａとドレイン電極５Ｂとの間に画素電圧による電流が流れる。ソース電極５Ａおよびドレイン電極５Ｂの先端は、導体層３Ａ，３Ｂにそれぞれ接している。さらに、ソース電極５Ａおよびドレイン電極５Ｂの一部ずつは、導体層３Ａ，３Ｂの複数の貫通孔３ａ内にそれぞれ進入している。
【００３０】
層間絶縁膜７は、たとえばＳｉＯ2またはＳｉＮからなり、基板１、ポリシリコン層２、ゲート絶縁膜６、およびゲート電極４や、ソース電極５Ａおよびドレイン電極５Ｂそれぞれの図中下部を覆っている。層間絶縁膜７には、コンタクトホール７ａ，７ｂが形成されており、ソース電極５Ａおよびドレイン電極５Ｂがそれぞれ貫通している。層間絶縁膜７の表面には、ソース電極５Ａおよびドレイン電極５Ｂの図中上端がそれぞれ露出している。
【００３１】
次に、薄膜トランジスタ素子Ａ１の製造方法について、図２〜図１１を参照しつつ以下に説明する。
【００３２】
まず図２に示すように、石英ガラス製の基板１を準備し、この基板１上にたとえばＭｏなどの導体の薄膜３’を形成する。この導体の薄膜３’の形成は、たとえばスパッタ法を用いてその厚さが１００Å程度となるように行う。
【００３３】
次に、導体の薄膜３’に対してパターン形成を施すことにより、図３に示す導体層３Ａ，３Ｂを形成する。このパターン形成は、たとえばエッチングにより行う。このパターン形成においては、導体の薄膜３’のうち略矩形状の領域を残存させる。これにより、図４に示すように全体矩形状の導体層３Ａ，３Ｂを形成する。また、上記パターン形成においては、図３に示すように導体層３Ａ，３Ｂを貫通する複数の貫通孔３ａを図４に示すようにマトリクス状に形成する。
【００３４】
導体層３Ａ，３Ｂを形成した後は、図５に示すように導体層３Ａ，３Ｂを覆うようにポリシリコン層２を形成する。ポリシリコン層２の形成は、成膜ガスとしてＳｉＨ4、キャリアガスとしてＮ2またはＨｅを用いたＣＶＤ法により厚さ６００〜１２００Å程度のポリシリコンの薄膜を形成し、このポリシリコンの薄膜に対してドライエッチングなどによるパターン形成を施すことにより行う。
【００３５】
次に、図６に示すように、ポリシリコン層２を覆うようにゲート絶縁膜６を形成する。これは、たとえば、ポリシリコン層２を９５０〜１０５０℃程度でいわゆるＯ2ドライ酸化させることにより行う。これにより、ポリシリコン層２の厚さが５００〜１０００Å程度に減じるとともに、ＳｉＯ2からなる５００〜８００Å程度の厚さのゲート絶縁膜６が形成される。
【００３６】
続いて、図７に示すように、ポリシリコンの薄膜４’を形成する。ポリシリコンの薄膜４’の形成は、ポリシリコン層２の形成と同様に、成膜ガスとしてＳｉＨ4、キャリアガスとしてＮ2またはＨｅを用いたＣＶＤ法によりなされる。この際、ゲート絶縁膜６の図中上面からポリシリコンの薄膜４’の図中上面までの厚さを４０００Å程度としておく。
【００３７】
次に、ポリシリコンの薄膜４’に対してパターン形成を施すことにより、図８に示すように、ゲート電極４を形成する。このパターン形成においては、ＳＦ6を用いたドライエッチングなどを用い、図７に示すポリシリコンの薄膜４’のうち、図中中央部分を残存させて、図８に示すゲート電極４とする。ゲート電極４を形成したのちは、たとえばヒ素を用いたインプランテーション処理を施すことにより、ソース領域２２Ａおよびドレイン領域２２Ｂを形成する。ポリシリコン層２のうちソース領域２２Ａおよびドレイン領域２２Ｂに挟まれた部分がチャネル領域２１となる。
【００３８】
続いて、図９に示すように、ＳｉＯ2またはＳｉＮからなる層間絶縁膜７を形成する。層間絶縁膜７の形成は、たとえば４００℃程度の環境下においてプラズマＣＶＤ法を用いてなされる。
【００３９】
層間絶縁膜７を形成した後は、図１０に示すように、たとえばドライエッチングによりコンタクトホール７ａ，７ｂを形成する。このドライエッチングの処理においては、層間絶縁膜７、ゲート絶縁膜６、およびポリシリコン層２のエッチングは比較的迅速に進む。これに対し、導体層３Ａ，３Ｂはポリシリコンなどと比べてエッチングされにくいＭｏからなるため、導体層３Ａ，３Ｂをほとんど侵食されない状態としておくことが可能である。また、このドライエッチングにおいては、ポリシリコン層２のうち導体層３Ａ，３Ｂの複数の貫通孔３ａ内にある部分も除去しておく。たとえば、ポリシリコン層２のうち複数の貫通孔３ａ内にある部分を完全に除去するために、基板１の一部を侵食してもかまわない。
【００４０】
次に、図１１に示すように導体の薄膜５’を形成する。導体の薄膜５’の形成は、たとえばＡｉ、Ａｌ−Ｓｉ−ＣｕまたはＡｌ−Ｓｉを用いたスパッタ法により行う。スパッタ法によれば、コンタクトホール７ａ，７ｂ内を埋めるように導体の薄膜５’を形成することができる。
【００４１】
この後は、導体の薄膜５’に対してドライエッチングなどを施すことにより、図１に示すソース電極５Ａおよびドレイン電極５Ｂを形成する。以上の工程により、薄膜トランジスタ素子Ａ１が得られる。
【００４２】
次に、薄膜トランジスタ素子Ａ１の作用について説明する。
【００４３】
本実施形態によれば、図１に示すように、導体層３Ａ，３Ｂを介してソース電極５Ａおよびドレイン電極５Ｂとソース領域２２Ａおよびドレイン領域２２Ｂとをそれぞれ導通させることができる。しかも、ソース電極５Ａおよびドレイン電極５Ｂと導体層３Ａ，３Ｂとの接触面積を、少なくともソース電極５Ａおよびドレイン電極５Ｂの底面の面積程度とすることができる。これにより、ソース電極５Ａおよびドレイン電極５Ｂとソース領域２２Ａおよびドレイン領域２２Ｂと間の低抵抗化や低インダクタンス化を図ることが可能であり、薄膜トランジスタ素子Ａ１の省電力化、応答速度の高速化を図ることができる。
【００４４】
また、図１０に示したコンタクトホール７ａ，７ｂの形成においては、ポリシリコン層２の薄膜化を図った場合であっても、コンタクトホール７ａ，７ｂを導体層３Ａ，３Ｂの表面に容易にとどまらせることができる。したがって、上述したようにソース電極５Ａおよびドレイン電極５Ｂとソース領域２２Ａおよびドレイン領域２２Ｂと間の低抵抗化や低インダクタンス化を図りつつ、ＯＮ／ＯＦＦ電流比を増大させるのに適している。
【００４５】
導体層３Ａ，３Ｂに複数の貫通孔３ａが形成されていることにより、ソース電極５Ａおよびドレイン電極５Ｂと導体層３Ａ，３Ｂとの接触面積を大きくすることができる。これらの接触面積が大きいほど、これらの接触部におけるいわゆる接触抵抗による損失を小さくすることができる。したがって、ソース電極５Ａおよびドレイン電極５Ｂとソース領域２２Ａおよびドレイン領域２２Ｂと間の低抵抗化や低インダクタンス化を図るのに有利である。
【００４６】
さらに、本実施形態においては、ソース電極５Ａおよびドレイン電極５Ｂの図中下部の図中幅が１μｍ程度であるのに対して、導体層３Ａ，３Ｂの図中幅は３μｍ程度とされている。また、導体層３Ａ，３Ｂは、ポリシリコン層２のソース領域２２Ａおよびドレイン領域２２Ｂによりそれぞれ覆われている。このため、導体層３Ａ，３Ｂは、ソース電極５Ａおよびドレイン電極５Ｂのみならず、ポリシリコン層２とも比較的広い面積で接触している。これにより、導体層３Ａ，３Ｂとポリシリコン層２との接触部にオーミックコンタクトを適切に形成することができる。したがって、ソース電極５Ａおよびドレイン電極５Ｂとソース領域２２Ａおよびドレイン領域２２Ｂと間の低抵抗化や低インダクタンス化に好適である。
【００４７】
図１２〜図１５は、本発明の第１の側面に係る薄膜トランジスタ素子の他の例およびその製造方法を示している。なお、これらの図においては、上記実施形態と類似の要素については、同一の符号を付しており、適宜説明を省略する。
【００４８】
図１２に示すように、薄膜トランジスタ素子Ａ２においては、導体層３Ａ，３Ｂに複数の溝３ｂが形成されている点が、上述した実施形態と異なる。複数の溝３ｂは、図１３に示すように、導体層３Ａ，３Ｂの対向する２辺間にわたって形成されている。このような複数の溝３ｂは、図３を参照して説明した導体層３Ａ，３Ｂを形成するためのエッチングにおいて、エッチング深さを制御することにより形成することができる。図１２に示すように、ソース電極５Ａおよびドレイン電極５Ｂは、それぞれの先端の一部が複数の溝３ｂの一部分を埋めるように形成されている。
【００４９】
このような実施形態によっても、ポリシリコン層２の薄膜化を図ることにより、ＯＮ／ＯＦＦ電流比を増大させつつ、ソース電極５Ａおよびドレイン電極５Ｂとソース領域２２Ａおよびドレイン領域２２Ｂと間の低抵抗化や低インダクタンス化を図ることができる。特に、図１に示した貫通孔３ａが形成された構成と比べて、複数の溝３ｂの底面の分だけソース電極５Ａおよびドレイン電極５Ｂと導体層３Ａ，３Ｂとの接触面積を大きくすることが可能である。これは、ソース電極５Ａおよびドレイン電極５Ｂとソース領域２２Ａおよびドレイン領域２２Ｂと間の低抵抗化や低インダクタンス化に有利である。
【００５０】
図１４に示された薄膜トランジスタ素子Ａ３においては、導体層３Ａ，３Ｂの表面が微細な凹凸面とされている。この凹凸面は、その凹凸高さが５〜１０ｎｍ程度とされている。薄膜トランジスタ素子Ａ３の製造工程においては、図２に示した導体の薄膜３’に対してパターン形成を施すことにより貫通孔や溝を有しない導体層３Ａ，３Ｂを形成した後に、図１５に示すように導体層３Ａ，３Ｂに凹凸面を形成する。この凹凸面の形成手法としては、たとえば出力１０００Ｗ、処理時間数十秒程度の条件でのＯ2プラズマ処理、または出力３００Ｗ、処理時間数十秒程度の条件でのＡｒスパッタ処理を用いればよい。このような実施形態によっても、導体層３Ａ，３Ｂの表面を微細な凹凸面とすることにより、ソース電極５Ａおよびドレイン電極５Ｂと導体層３Ａ，３Ｂとの接触面積を大きくすることができる。また、上述した製造工程において図２に示す導体の薄膜３’の表面が酸化されたとしても、Ｏ2プラズマ処理またはＡｒスパッタ処理を施すことにより、導体の薄膜３’の酸化膜を適切に除去することが可能である。
【００５１】
本発明に係る薄膜トランジスタ素子およびその製造方法は、上述した実施形態に限定されるものではない。本発明に係る薄膜トランジスタ素子の各部の具体的な構成は、種々に設計変更自在である。また、本発明に係る薄膜トランジスタ素子の製造方法に含まれる各処理は、種々に変更自在である。
【００５２】
導体層の材質としては、上述したＭｏに限定されず、たとえばＴａ、Ｗなどの金属を用いて形成してもよい。
【００５３】
本発明に係る薄膜トランジスタ素子は、液晶表示装置のスイッチングに用いられるのに適しているが、これは一例でありこれに限定されるものではない。
【図面の簡単な説明】
【００５４】
【図１】本発明に係る薄膜トランジスタ素子の一例を示す要部断面図である。
【図２】本発明に係る薄膜トランジスタ素子の製造方法の一例を示す要部断面図である。
【図３】本発明に係る薄膜トランジスタ素子の製造方法の一例を示す要部断面図である。
【図４】本発明に係る薄膜トランジスタ素子の製造方法の一例を示す要部平面図である。
【図５】本発明に係る薄膜トランジスタ素子の製造方法の一例を示す要部断面図である。
【図６】本発明に係る薄膜トランジスタ素子の製造方法の一例を示す要部断面図である。
【図７】本発明に係る薄膜トランジスタ素子の製造方法の一例を示す要部断面図である。
【図８】本発明に係る薄膜トランジスタ素子の製造方法の一例を示す要部断面図である。
【図９】本発明に係る薄膜トランジスタ素子の製造方法の一例を示す要部断面図である。
【図１０】本発明に係る薄膜トランジスタ素子の製造方法の一例を示す要部断面図である。
【図１１】本発明に係る薄膜トランジスタ素子の製造方法の一例を示す要部断面図である。
【図１２】本発明に係る薄膜トランジスタ素子の他の例を示す要部断面図である。
【図１３】本発明に係る薄膜トランジスタ素子の製造方法の他の例を示す要部平面図である。
【図１４】本発明に係る薄膜トランジスタ素子の他の例を示す要部断面図である。
【図１５】本発明に係る薄膜トランジスタ素子の製造方法の他の例を示す要部断面図である。
【図１６】従来の薄膜トランジスタ素子の一例を示す要部断面図である。
【符号の説明】
【００５５】
Ａ１，Ａ２，Ａ３  薄膜トランジスタ素子
１      基板
２      ポリシリコン層
２１    チャネル領域
２２Ａ    ソース領域
２２Ｂ    ドレイン領域
３Ａ，３Ｂ  導体層
３ａ    貫通孔
３ｂ    溝
４      ゲート電極
５Ａ    ソース電極
５Ｂ    ドレイン電極
６      ゲート絶縁膜
７      層間絶縁膜
７ａ，７ｂ  コンタクトホール
【図１】
2006287084.tif 000003
【図２】
2006287084.tif 000004
【図３】
2006287084.tif 000005
【図４】
2006287084.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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