(57)【要約】【課題】  アナ／デジ混在ＬＳＩにおける基板ノイズをより効果的に低減する。【解決手段】  半導体基板３１上に順次積層された絶縁層および半導体層を絶縁層３２ａ、３２ｂおよび半導体層３３ａ、３３ｂにそれぞれ分断するとともに、半導体基板３１に溝３４を形成し、溝３４内を埋め込む埋め込み絶縁体３５を半導体層３３ａ、３３ｂ上に成膜した後、埋め込む埋め込み絶縁体３５が露出するまで半導体基板３１を裏面側から薄膜化することにより、第１回路ブロック形成領域Ｒ１１および第２回路ブロック形成領域Ｒ１２ごとに半導体基板３１を分断する。【選択図】      図４
2006287009.tif 000002
【特許請求の範囲】
【請求項１】
複数の領域に分断するように配置された埋め込み絶縁体が埋め込まれていることを特徴とする半導体基板。
【請求項２】
半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体基板を複数の領域に電気的に分断するように前記半導体基板に埋め込まれた埋め込み絶縁体とを備えることを特徴とする半導体基板。
【請求項３】
前記半導体層を電気的に分断するように形成された素子分離絶縁層と、
前記素子分離絶縁層を貫通して前記半導体基板に接続された埋め込み電極とを備えることを特徴とする請求項２記載の半導体基板。
【請求項４】
半導体基板と、
前記半導体基板を複数の領域に電気的に分断するように前記半導体基板に埋め込まれた埋め込み絶縁体と、
前記埋め込み絶縁体にて分断された前記半導体基板の第１の領域に形成された第１の電気回路と、
前記埋め込み絶縁体にて分断された前記半導体基板の第２の領域に形成された第２の電気回路とを備えることを特徴とする半導体装置。
【請求項５】
半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体基板を複数の領域に電気的に分断するように前記半導体層、前記絶縁層および前記半導体基板を貫通して埋め込まれた埋め込み絶縁体と、
前記埋め込み絶縁体にて分断された前記半導体層の第１の領域に形成された第１の電気回路と、
前記埋め込み絶縁体にて分断された前記半導体層の第２の領域に形成された第２の電気回路とを備えることを特徴とする半導体装置。
【請求項６】
前記第１の電気回路はアナログ回路、前記第２の電気回路はデジタル回路であることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記半導体層の第１の領域を電気的に分断するように形成された第１素子分離絶縁層と、
前記半導体層の第２の領域を電気的に分断するように形成された第２素子分離絶縁層と、
前記第１素子分離絶縁層を貫通して前記半導体基板の第１の領域に接続された第１埋め込み電極と、
前記第２素子分離絶縁層を貫通して前記半導体基板の第２の領域に接続された第２埋め込み電極とを備えることを特徴とする請求項５または６記載の半導体装置。
【請求項８】
半導体チップが実装基板上に実装された半導体装置において、
前記半導体チップは、
半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体基板を複数の領域に電気的に分断するように前記半導体層、前記絶縁層および前記半導体基板を貫通して埋め込まれた埋め込み絶縁体と、
前記埋め込み絶縁体にて分断された前記半導体層の第１の領域に形成された第１の電気回路と、
前記埋め込み絶縁体にて分断された前記半導体層の第２の領域に形成された第２の電気回路とを備え、
前記実装基板は、
前記半導体層の第１の領域に対応して配置された第１ランド電極と、
前記半導体層の第２の領域に対応して配置された第２ランド電極と、
前記第１ランド電極に接続され、前記半導体チップの外側に引き出された第１引き出し電極と、
前記第２ランド電極に接続され、前記半導体チップの外側に引き出された第２引き出し電極とを備えることを特徴とする半導体装置。
【請求項９】
半導体基板を複数の領域に区分けする溝を形成する工程と、
前記溝内を絶縁体にて埋め込む工程と、
前記半導体基板を裏面側から薄膜化することにより、前記半導体基板の裏面に前記絶縁体を露出させる工程とを備えることを特徴とする半導体基板の製造方法。
【請求項１０】
絶縁層を介して半導体層が積層された半導体基板に、前記半導体層および前記絶縁層を貫通して前記半導体基板内に至るとともに、前記半導体層を複数の領域に分断する溝を形成する工程と、
前記溝内を絶縁体にて埋め込む工程と、
前記半導体基板を裏面側から薄膜化することにより、前記半導体基板の裏面に前記絶縁体を露出させる工程とを備えることを特徴とする半導体基板の製造方法。
【請求項１１】
前記半導体層を電気的に分断する素子分離絶縁層を形成する工程と、
前記素子分離絶縁層を貫通して前記半導体基板に接続された埋め込み電極を形成する工程とを備えることを特徴とする請求項１０記載の半導体基板の製造方法。
【請求項１２】
半導体基板を複数の領域に区分けする溝を形成する工程と、
前記溝内を絶縁体にて埋め込む工程と、
前記絶縁体にて分断された前記半導体基板の第１の領域に第１の電気回路を形成する工程と、
前記埋め込み絶縁体にて分断された前記半導体基板の第２の領域に第２の電気回路を形成する工程と、
前記半導体基板を裏面側から薄膜化することにより、前記半導体基板の裏面に前記絶縁体を露出させる工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１３】
絶縁層を介して半導体層が積層された半導体基板に、前記半導体層および前記絶縁層を貫通して前記半導体基板内に至るとともに、前記半導体層を複数の領域に分断する溝を形成する工程と、
前記溝内を絶縁体にて埋め込む工程と、
前記絶縁体にて分断された前記半導体層の第１の領域に第１の電気回路を形成する工程と、
前記埋め込み絶縁体にて分断された前記半導体層の第２の領域に第２の電気回路を形成する工程と、
前記半導体基板を裏面側から薄膜化することにより、前記半導体基板の裏面に前記絶縁体を露出させる工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１４】
前記半導体層の第１および第２の領域を電気的にそれぞれ分断する第１および第２の素子分離絶縁層を形成する工程と、
前記第１および第２の素子分離絶縁層をそれぞれ貫通して前記半導体基板の第１および第２の領域にそれぞれ接続された第１および第２の埋め込み電極を形成する工程とを備えることを特徴とする請求項１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造に適用して好適なものである。
【背景技術】
【０００２】
近年の情報機器のパーソナル化、携帯化およびマルチマルチメディア化の進展により、音声や画像などのアナログ信号を同一チップ上でデジタル信号処理するアナ／デジ混在ＬＳＩが普及してきている。このようなアナ／デジ混在ＬＳＩでは、デジタル回路で発生したノイズがシリコン基板を伝搬して、アナログ回路の信号を撹乱するという基板ノイズの問題がある。この基板ノイズの発生のメカニズムとして、二種類のものが考えられている。一つは、ＣＭＯＳインバータの貫通電流もしくは充放電電流と電源配線の寄生抵抗による電源電圧の変動により、これと共有している基板電源電圧も変動することにより生じるものである。もう一つは、基板電源配線の寄生インダクタンスと寄生容量による共振現象により生じる基板ノイズである。
【０００３】
基板ノイズによるアナログ回路の撹乱を防止する方法としては、ノイズの伝搬を抑制する方法と、ノイズの発生を抑制する方法が考えられる。ノイズの伝搬を抑制する方法としては、ガードバンドを利用する方法やＳＯＩ基板の利用する方法等が考案されている。
また、例えば、特許文献１には、基板電位の固定のための裏面電極及び部分回路間に存在する全て若しくは所定の境界にキャリア再結合層を設けることにより、基板電源とドレイン電源を分離するとともに、半導体中を伝搬する過剰少数キャリアを再結合層通過時に完全に消失させることで、基板を媒介とした二種類のノイズを抑制し、基板ノイズによる半導体集積回路の誤動作を低減する方法が開示されている。
【特許文献１】特開平８−２４１９６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の基板ノイズの抑制方法では、デジタル回路で発生したノイズがシリコン基板を伝搬してアナログ回路に到達する現象を完全には防止することできないので、基板ノイズの抑制効果が十分に得られない場合があるという問題があった。
そこで、本発明の目的は、基板ノイズをより効果的に低減することが可能な半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係る半導体基板によれば、複数の領域に分断するように配置された埋め込み絶縁体が埋め込まれていることを特徴とする。
これにより、埋め込み絶縁体で分断された半導体基板の一方の領域で基板ノイズが発生した場合においても、その基板ノイズが埋め込み絶縁体で分断された半導体基板の他方の領域に伝搬することを防止することができる。このため、機能の異なる回路ブロックが同一半導体チップ上に混載されている場合においても、基板ノイズによる半導体集積回路の誤動作を低減することができ、情報機器の多機能化および携帯化に対応することが可能となる。
【０００６】
また、本発明の一態様に係る半導体基板によれば、半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体基板を複数の領域に電気的に分断するように前記半導体基板に埋め込まれた埋め込み絶縁体とを備えることを特徴とする。
これにより、ＳＯＩ基板を用いた場合においても、ＢＯＸ層下の半導体基板で発生した基板ノイズが、埋め込み絶縁体で分断された半導体基板内に伝搬することを防止することができる。このため、機能の異なる回路ブロックが同一半導体チップ上に混載されている場合においても、基板ノイズによる半導体集積回路の誤動作を低減することができ、情報機器の多機能化および携帯化に対応することができる。
【０００７】
また、本発明の一態様に係る半導体基板によれば、前記半導体層を電気的に分断するように形成された素子分離絶縁層と、前記素子分離絶縁層を貫通して前記半導体基板に接続された埋め込み電極とを備えることを特徴とする。
これにより、機能の異なる回路ブロックが同一半導体チップ上に混載されている場合においても、回路ブロックごとに基板電位を変化させることが可能となる。このため、デジタル回路およびアナログ回路が同一半導体チップ上に混載されている場合においても、デジタル回路は高速に動作するように基板電位を設定することが可能となるとともに、アナログ回路は低消費電力で動作するように基板電位を設定することが可能となり、基板ノイズによる半導体集積回路の誤動作を低減しつつ、情報機器の多機能化および高性能化を図ることができる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、半導体基板と、前記半導体基板を複数の領域に電気的に分断するように前記半導体基板に埋め込まれた埋め込み絶縁体と、前記埋め込み絶縁体にて分断された前記半導体基板の第１の領域に形成された第１の電気回路と、前記埋め込み絶縁体にて分断された前記半導体基板の第２の領域に形成された第２の電気回路とを備えることを特徴とする。
【０００９】
これにより、半導体基板の第１の領域で基板ノイズが生成された場合においても、その基板ノイズが半導体基板の第２の領域に伝搬することを防止することができる。このため、機能の異なる回路ブロックが同一半導体チップ上に混載されている場合においても、基板ノイズによる半導体集積回路の誤動作を低減することができ、情報機器の多機能化および携帯化に対応することができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体基板を複数の領域に電気的に分断するように前記半導体層、前記絶縁層および前記半導体基板を貫通して埋め込まれた埋め込み絶縁体と、前記埋め込み絶縁体にて分断された前記半導体層の第１の領域に形成された第１の電気回路と、前記埋め込み絶縁体にて分断された前記半導体層の第２の領域に形成された第２の電気回路とを備えることを特徴とする。
【００１１】
これにより、半導体層の第１の領域で基板ノイズが生成された場合においても、その基板ノイズが半導体基板を介して半導体層の第２の領域に伝搬することを防止することができる。このため、機能の異なる回路ブロックが同一半導体チップ上に混載されている場合においても、基板ノイズによる半導体集積回路の誤動作を低減することができ、情報機器の多機能化および携帯化に対応することができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、前記第１の電気回路はアナログ回路、前記第２の電気回路はデジタル回路であることを特徴とする。
これにより、デジタル回路およびアナログ回路が同一半導体チップ上に混載されている場合においても、デジタル回路が配置された半導体基板とアナログ回路が配置された半導体基板とを絶縁することができる。このため、デジタル回路で発生したノイズが半導体基板を伝搬して、アナログ回路の信号を撹乱することを抑制することができ、基板ノイズによる半導体集積回路の誤動作を低減することができる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、前記半導体層の第１の領域を電気的に分断するように形成された第１素子分離絶縁層と、前記半導体層の第２の領域を電気的に分断するように形成された第２素子分離絶縁層と、前記第１素子分離絶縁層を貫通して前記半導体基板の第１の領域に接続された第１埋め込み電極と、前記第２素子分離絶縁層を貫通して前記半導体基板の第２の領域に接続された第２埋め込み電極とを備えることを特徴とする。
【００１４】
これにより、回路ブロックごとに半導体基板が絶縁されている場合においても、回路ブロックごとに基板電位を変化させることが可能となる。このため、機能の異なる回路ブロックが同一半導体チップ上に混載されている場合においても、基板ノイズによる半導体集積回路の誤動作を低減しつつ、各回路ブロックの動作を最適化することができる。
また、本発明の一態様に係る半導体装置によれば、半導体チップが実装基板上に実装された半導体装置において、前記半導体チップは、半導体基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体基板を複数の領域に電気的に分断するように前記半導体層、前記絶縁層および前記半導体基板を貫通して埋め込まれた埋め込み絶縁体と、前記埋め込み絶縁体にて分断された前記半導体層の第１の領域に形成された第１の電気回路と、前記埋め込み絶縁体にて分断された前記半導体層の第２の領域に形成された第２の電気回路とを備え、前記実装基板は、前記半導体層の第１の領域に対応して配置された第１ランド電極と、前記半導体層の第２の領域に対応して配置された第２ランド電極と、前記第１ランド電極に接続され、前記半導体チップの外側に引き出された第１引き出し電極と、前記第２ランド電極に接続され、前記半導体チップの外側に引き出された第２引き出し電極とを備えることを特徴とする。
【００１５】
これにより、半導体チップに形成された回路ブロックごとにランド電極を設けることが可能となり、機能の異なる回路ブロックが同一半導体チップ上に混載されている場合においても、基板電位を変化させるための端子を回路ブロックごとに半導体チップに形成することなく、基板電位を回路ブロックごとに変化させることが可能となる。このため、機能の異なる回路ブロックが同一半導体チップ上に混載されている場合においても、基板ノイズによる半導体集積回路の誤動作を低減しつつ、各回路ブロックの動作を最適化することができる。
【００１６】
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板を複数の領域に区分けする溝を形成する工程と、前記溝内を絶縁体にて埋め込む工程と、前記半導体基板を裏面側から薄膜化することにより、前記半導体基板の裏面に前記絶縁体を露出させる工程とを備えることを特徴とする。
これにより、半導体基板の一体性を維持しつつ、半導体基板を複数の領域に電気的に分割することができる。このため、絶縁体で分断された半導体基板の一方の領域で基板ノイズが発生した場合においても、その基板ノイズが絶縁体で分断された半導体基板の他方の領域に伝搬することを防止することができ、基板ノイズを低減することができる。
【００１７】
また、本発明の一態様に係る半導体基板の製造方法によれば、絶縁層を介して半導体層が積層された半導体基板に、前記半導体層および前記絶縁層を貫通して前記半導体基板内に至るとともに、前記半導体層を複数の領域に分断する溝を形成する工程と、前記溝内を絶縁体にて埋め込む工程と、前記半導体基板を裏面側から薄膜化することにより、前記半導体基板の裏面に前記絶縁体を露出させる工程とを備えることを特徴とする。
【００１８】
これにより、ＳＯＩ基板の一体性を維持しつつ、半導体基板を複数の領域に電気的に分割することができる。このため、ＢＯＸ層下の半導体基板で発生した基板ノイズが、絶縁体で分断された半導体基板内を伝搬することを防止することができ、基板ノイズを低減することができる。
また、本発明の一態様に係る半導体基板の製造方法によれば、前記半導体層を電気的に分断する素子分離絶縁層を形成する工程と、前記素子分離絶縁層を貫通して前記半導体基板に接続された埋め込み電極を形成する工程とを備えることを特徴とする。
【００１９】
これにより、素子分離絶縁層に埋め込み電極を埋め込むことで、回路ブロックごとに基板電位を変化させることが可能となる。このため、機能の異なる回路ブロックが同一半導体チップ上に混載されている場合においても、製造工程の煩雑化を抑制しつつ、各回路ブロックの動作を最適化することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板を複数の領域に区分けする溝を形成する工程と、前記溝内を絶縁体にて埋め込む工程と、前記絶縁体にて分断された前記半導体基板の第１の領域に第１の電気回路を形成する工程と、前記埋め込み絶縁体にて分断された前記半導体基板の第２の領域に第２の電気回路を形成する工程と、前記半導体基板を裏面側から薄膜化することにより、前記半導体基板の裏面に前記絶縁体を露出させる工程とを備えることを特徴とする。
【００２０】
これにより、機能の異なる回路ブロックが混載された半導体基板の一体性を維持しつつ、半導体基板を回路ブロックごとに絶縁することができる。このため、半導体基板の第１の領域で基板ノイズが生成された場合においても、その基板ノイズが半導体基板の第２の領域に伝搬することを防止することができ、基板ノイズによる半導体集積回路の誤動作を低減することができる。
【００２１】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層を介して半導体層が積層された半導体基板に、前記半導体層および前記絶縁層を貫通して前記半導体基板内に至るとともに、前記半導体層を複数の領域に分断する溝を形成する工程と、前記溝内を絶縁体にて埋め込む工程と、前記絶縁体にて分断された前記半導体層の第１の領域に第１の電気回路を形成する工程と、前記埋め込み絶縁体にて分断された前記半導体層の第２の領域に第２の電気回路を形成する工程と、前記半導体基板を裏面側から薄膜化することにより、前記半導体基板の裏面に前記絶縁体を露出させる工程とを備えることを特徴とする。
【００２２】
これにより、機能の異なる回路ブロックが混載されたＳＯＩ基板の一体性を維持しつつ、半導体基板を回路ブロックごとに絶縁することができる。このため、半導体層の第１の領域で基板ノイズが生成された場合においても、その基板ノイズが半導体基板を介して半導体層の第２の領域に伝搬することを防止することができ、基板ノイズによる半導体集積回路の誤動作を低減することができる。
【００２３】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体層の第１および第２の領域を電気的にそれぞれ分断する第１および第２の素子分離絶縁層を形成する工程と、前記第１および第２の素子分離絶縁層をそれぞれ貫通して前記半導体基板の第１および第２の領域にそれぞれ接続された第１および第２の埋め込み電極を形成する工程とを備えることを特徴とする。
【００２４】
これにより、素子分離絶縁層に埋め込み電極を埋め込むことで、回路ブロックごとに基板電位を変化させることが可能となる。このため、機能の異なる回路ブロックが同一半導体チップ上に混載されている場合においても、製造工程の煩雑化を抑制しつつ、各回路ブロックの動作を最適化することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す裏面図である。
図１において、半導体基板１ａ、１ｂ間には埋め込み絶縁体２が埋め込まれ、半導体基板１ａ、１ｂは埋め込み絶縁体２にて電気的に互いに分断されている。そして、半導体基板１ａには、Ａ／Ｄコンバータ３が形成され、半導体基板１ｂには、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）回路４、内部バス処理部５、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｓｅｓｓｉｎｇ  Ｕｎｉｔ）６およびＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｓｅｓｓｏｒ）７が形成されている。なお、半導体基板１ａ、１ｂとしては、バルク基板を用いてもよいし、ＳＯＩ基板を用いるようにしてもよい。また、半導体基板１ａ、１ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。また、埋め込み絶縁体２の材質としては、例えば、シリコン酸化膜やシリコン窒化膜などを用いることができる。
【００２６】
これにより、埋め込み絶縁体２で分断された半導体基板１ｂで基板ノイズが発生した場合においても、その基板ノイズが埋め込み絶縁体２で分断された半導体基板１ａに伝搬することを防止することができる。このため、機能の異なる回路ブロックが同一半導体チップ上に混載されている場合においても、基板ノイズによる半導体集積回路の誤動作を低減することができ、情報機器の多機能化および携帯化に対応することが可能となる。
【００２７】
図２（ａ）は、本発明の第２実施形態に係る半導体装置の概略構成を示す平面図、図２（ｂ）は、図２（ａ）のＡ−Ａ´線で切断した断面図である。
図２において、半導体基板１１上には、第１回路ブロック形成領域Ｒ１および第２回路ブロック形成領域Ｒ２が設けられている。なお、第１回路ブロック形成領域Ｒ１にはデジタル回路、第２回路ブロック形成領域Ｒ２にはアナログ回路を形成することができる。そして、半導体基板１１には、第１回路ブロック形成領域Ｒ１および第２回路ブロック形成領域Ｒ２ごとに半導体基板１１を電気的に分断する埋め込み絶縁体１２が埋め込まれている。
【００２８】
そして、第１回路ブロック形成領域Ｒ１において、半導体基板１１上には絶縁層１３ａを介して半導体層１４ａ、１４ａ´が積層されている。また、絶縁層１３ａ上には、半導体層１４ａ、１４ａ´を素子分離する素子分離絶縁層１５ａが形成されている。そして、半導体層１４ａ、１４ａ´上には、ゲート絶縁膜１６ａ、１６ａ´をそれぞれ介してゲート電極１７ａ、１７ａ´が配置されるとともに、半導体層１４ａには、ゲート電極１７ａを挟み込むように配置されたソース層１８ａおよびドレイン層１９ａが形成され、半導体層１４ａ´には、ゲート電極１７ａ´を挟み込むように配置されたソース層１８ａ´およびドレイン層１９ａ´が形成されている。
【００２９】
また、第２回路ブロック形成領域Ｒ２において、半導体基板１１上には絶縁層１３ｂを介して半導体層１４ｂが積層されている。また、絶縁層１３ｂ上には、半導体層１４ｂを素子分離する素子分離絶縁層１５ｂが形成されている。そして、半導体層１４ｂ上には、ゲート絶縁膜１６ｂを介してゲート電極１７ｂが配置され、半導体層１４ｂには、ゲート電極１７ｂを挟み込むように配置されたソース層１８ｂおよびドレイン層１９ｂが形成されている。
【００３０】
そして、ゲート電極１７ａ、１７ａ´、１７ｂ上には層間絶縁膜２０が形成され、第１回路ブロック形成領域Ｒ１の層間絶縁膜２０上には配線層２１ａが形成されるとともに、第２回路ブロック形成領域Ｒ２の層間絶縁膜２０上には配線層２１ｂが形成されている。
これにより、ＳＯＩ基板を用いた場合においても、ＢＯＸ層下の半導体基板１１で発生した基板ノイズが、埋め込み絶縁体１２で分断された半導体基板１１内に伝搬することを防止することができる。このため、機能の異なる回路ブロックが同一半導体チップ上に混載されている場合においても、基板ノイズによる半導体集積回路の誤動作を低減することができ、情報機器の多機能化および携帯化に対応することができる。
【００３１】
図３および図４は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、半導体基板３１上には、第１回路ブロック形成領域Ｒ１１および第２回路ブロック形成領域Ｒ１２が設けられている。なお、第１回路ブロック形成領域Ｒ１１にはデジタル回路、第２回路ブロック形成領域Ｒ１２にはアナログ回路を形成することができる。ここで、半導体基板３１としてはＳＯＩ基板を用いることができ、半導体基板３１上には絶縁層を介して半導体層が積層されている。そして、フォトリソグラフィー技術およびエッチング技術を用いることにより、半導体基板３１上に順次積層された絶縁層および半導体層を絶縁層３２ａ、３２ｂおよび半導体層３３ａ、３３ｂにそれぞれ分断するとともに、半導体基板３１に溝３４を形成する。ここで、溝３４は、第１回路ブロック形成領域Ｒ１１および第２回路ブロック形成領域Ｒ１２を分割するように配置することができる。
【００３２】
次に、図３（ｂ）に示すように、ＣＶＤなどの方法によって、溝３４内を埋め込む埋め込み絶縁体３５を半導体層３３ａ、３３ｂ上に成膜した後、ＣＭＰ（化学的機械的研磨）またはエッチバックなどの方法にて埋め込み絶縁体３５を薄膜化することにより、半導体層３３ａ、３３ｂの表面を露出させる。
次に、図３（ｃ）に示すように、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法またはＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法などを用いることにより、絶縁層３２ａ、３２ｂにそれぞれ接するように構成された素子分離絶縁層３６ａ、３６ｂを半導体層３３ａ、３３ｂにそれぞれ形成する。
【００３３】
次に、図４（ａ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて素子分離絶縁層３６ａ、３６ｂおよび絶縁層３２ａ、３２ｂをパターニングすることにより、素子分離絶縁層３６ａ、３６ｂおよび絶縁層３２ａ、３２ｂをそれぞれ貫通して半導体基板３１に達する開口部３７ａ、３７ｂを第１回路ブロック形成領域Ｒ１１および第２回路ブロック形成領域Ｒ１２にそれぞれ形成する。そして、ＣＶＤなどの方法を用いることにより、開口部３７ａ、３７ｂを埋め込む埋め込み電極３８ａ、３８ｂを半導体層３３ａ、３３ｂ上に成膜した後、ＣＭＰまたはエッチバックなどの方法にて埋め込み電極３８ａ、３８ｂを薄膜化することにより、半導体層３３ａ、３３ｂの表面を露出させる。
【００３４】
次に、図４（ｂ）に示すように、半導体層３３ａ、３３ｂの表面の熱酸化を行うことにより、半導体層３３ａ、３３ｂの表面にゲート絶縁膜３９ａ、３９ｂをそれぞれ形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜３９ａ、３９ｂがそれぞれ形成された第２半導体層３３ａ、３３ｂ上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３３ａ、３３ｂ上にゲート電極４０ａ、４０ｂをそれぞれ形成する。
【００３５】
そして、ゲート電極４０ａ、４０ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３３ａ、３３ｂ内にイオン注入することにより、ゲート電極４０ａを挟み込むように配置されたソース／ドレイン層４１ａ、４２ａを第２半導体層３３ａに形成するとともに、ゲート電極４０ｂを挟み込むように配置されたソース／ドレイン層４１ｂ、４２ｂを第２半導体層３３ｂに形成する。
【００３６】
次に、図４（ｃ）に示すように、ＣＭＰなどの方法によって、埋め込む埋め込み絶縁体３５が露出するまで半導体基板３１を裏面側から薄膜化することにより、第１回路ブロック形成領域Ｒ１１および第２回路ブロック形成領域Ｒ１２ごとに半導体基板３１を分断する。
これにより、機能の異なる回路ブロックが混載された半導体基板３１の一体性を維持しつつ、半導体基板３１を回路ブロックごとに絶縁することができる。このため、半導体層３３ａで基板ノイズが生成された場合においても、その基板ノイズが半導体基板３１を介して半導体層３３ｂに伝搬することを防止することができ、基板ノイズによる半導体集積回路の誤動作を低減することができる。
【００３７】
また、半導体基板３１に接続された埋め込み電極３８ａ、３８ｂを第１回路ブロック形成領域Ｒ１１および第２回路ブロック形成領域Ｒ１２にそれぞれ形成することにより、機能の異なる回路ブロックが同一半導体チップ上に混載されている場合においても、回路ブロックごとに基板電位を変化させることが可能となる。このため、デジタル回路およびアナログ回路が同一半導体チップ上に混載されている場合においても、デジタル回路は高速に動作するように基板電位を設定することが可能となるとともに、アナログ回路は低消費電力で動作するように基板電位を設定することが可能となり、基板ノイズによる半導体集積回路の誤動作を低減しつつ、情報機器の多機能化および高性能化を図ることが可能となる。
【００３８】
なお、上述した実施形態では、第１回路ブロック形成領域Ｒ１１および第２回路ブロック形成領域Ｒ１２にトランジスタなどのデバイスを形成してから、埋め込み絶縁体３５が露出するまで半導体基板３１を裏面側から薄膜化する方法について説明したが、埋め込み絶縁体３５が露出するまで半導体基板３１を裏面側から薄膜化してから、第１回路ブロック形成領域Ｒ１１および第２回路ブロック形成領域Ｒ１２にトランジスタなどのデバイスを形成するようにしてもよい。
【００３９】
また、上述した実施形態では、埋め込み絶縁体３５にて半導体基板３１を分断する方法についてＳＯＩ基板を例にとって説明したが、埋め込み絶縁体にてバルク基板を分断する方法に適用してもよい。
図５（ａ）は、本発明の第４実施形態に係る半導体チップの概略構成を示す裏面図、図５（ｂ）は、図５（ａ）の半導体チップが実装される実装基板の概略構成を示す平面図、図５（ｃ）は、図５（ａ）の半導体チップが図５（ｂ）の実装基板に実装された状態を示す断面図である。
【００４０】
図５（ａ）において、半導体基板５１ａ〜５１ｅ間には埋め込み絶縁体５２が埋め込まれ、半導体基板５１ａ〜５１ｅは埋め込み絶縁体５２にて電気的に互いに分断されている。そして、半導体基板５１ａ上にはＡ／Ｄコンバータ３が形成され、半導体基板５１ｂ、５１ｅ上にはゲートアレー５４、５５がそれぞれ形成され、半導体基板５１ｃ上にはＣＰＵ５６が形成され、半導体基板５１ｄ上にはＤＳＰ５７が形成されている。ここで、半導体基板５１ａ〜５１ｅとしては、ＳＯＩ基板を用いることができ、例えば、図５（ｃ）に示すように、半導体基板５１ａ、５１ｂ上には、ＢＯＸ層としての絶縁層７１ａ、７１ｂをそれぞれ介して半導体層７２ａ、７２ｂがそれぞれ積層されている。また、半導体基板５１ａ〜５１ｅの裏面はそのまま露出させたままにすることができる。
【００４１】
一方、図５（ｂ）において、実装基板６１には、半導体基板５１ａ〜５１ｅにそれぞれ対応してランド電極６３〜６７が配置され、ランド電極６３〜６７には、半導体基板５１ａ〜５１ｅの外側に引き出された引き出し電極６３ａ〜６７ａがそれぞれ接続されている。そして、図５（ｃ）に示すように、半導体基板５１ａ〜５１ｅがそれぞれランド電極６３〜６７と電気的に接続されるようにして、半導体基板５１ａ〜５１ｅから構成される半導体チップを実装基板６１上に実装する。そして、引き出し電極６３ａ〜６７ａをそれぞれ介してランド電極６３〜６７に電圧を印加し、半導体基板５１ａ〜５１ｅの電位を独立に設定することができる。
【００４２】
これにより、機能の異なる回路ブロックが同一半導体チップ上に混載されている場合においても、基板電位を変化させるための端子を回路ブロックごとに半導体チップに形成することなく、半導体基板５１ａ〜５１ｅの電位を回路ブロックごとに変化させることが可能となる。このため、機能の異なる回路ブロックが同一半導体チップ上に混載されている場合においても、基板ノイズによる半導体集積回路の誤動作を低減しつつ、各回路ブロックの動作を最適化することができる。
【００４３】
なお、実装基板６１としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、実装基板６１の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、ＢＴレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。また、半導体基板５１ａ〜５１ｅから構成される半導体チップを実装基板６１上に実装する方法として、例えば、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）接合、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）接合、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）接合、ＮＣＰ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）接合などを用いるようにしてもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す裏面図。
【図２】本発明の第２実施形態に係る半導体装置の概略構成を示す図。
【図３】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【図５】本発明の第４実施形態に係る半導体装置の概略構成を示す図。
【符号の説明】
【００４５】
１ａ、１ｂ、１１、３１、５１ａ〜５１ｅ  半導体基板、２、１２、３５、５２  埋め込み絶縁体、３、５３  Ａ／Ｄコンバータ、４  ＰＬＬ回路、５  内部バス処理部、６、５６  ＣＰＵ、７、５７  ＤＳＰ、１３ａ、１３ｂ、３２ａ、３２ｂ、７１ａ、７１ｂ  絶縁層、１４ａ、１４ａ´、１４ｂ、３３ａ、３３ｂ、７２ａ、７２ｂ  半導体層、１５ａ、１５ｂ、３６ａ、３６ｂ  素子分離絶縁層、１６ａ、１６ａ´、１６ｂ、３９ａ、３９ｂ  ゲート絶縁膜、１７ａ、１７ａ´、１７ｂ、４０ａ、４０ｂ  ゲート電極、１８ａ、１８ａ´、１８ｂ、４１ａ、４１ｂ  ソース層、１９ａ、１９ａ´、１９ｂ、４２ａ、４２ｂ  ドレイン層、２０  層間絶縁膜、２１ａ、２１ｂ  配線層、３４、３７ａ、３７ｂ  開口部、３８ａ、３８ｂ  埋め込み電極、Ｒ１、Ｒ１１  第１回路ブロック形成領域、Ｒ２、Ｒ１２  第２回路ブロック形成領域、５４、５５  ゲートアレー、６１  実装基板、６３〜６７  ランド電極、６３ａ〜６７ａ  引き出し電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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