(57)【要約】【課題】  高周波動作が可能で、製造コストの低減が可能な半導体装置及びその製造方法、キャパシタ構造体及びその製造方法を提供する。【解決手段】  Ｓｉ基板３６と、Ｓｉ基板３６を貫通する貫通孔４０Ａ，４０Ｂに絶縁材３９を介して形成された貫通ビア４３Ａ，４３Ｂと、Ｓｉ基板３６の第１の主面に設けられ、貫通ビア４３と電気的に接続された薄膜キャパシタ４６と、第１の主面とは反対側のＳｉ基板３６の第２の主面に設けられ、貫通ビア４３Ａ，４３Ｂと電気的に接続された外部接続端子４４とを有するインターポーザ３０と、第１の主面側から貫通ビア４３と電気的に接続された半導体チップ２０等から構成する。Ｓｉ基板３６の厚さＭ１を貫通孔３８の直径よりも小さく設定する。【選択図】  図２
2006253631.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ基板と、該Ｓｉ基板を貫通する貫通孔に絶縁材を介して設けられた貫通ビアと、該Ｓｉ基板の第１の主面に設けられ、該貫通ビアと電気的に接続された薄膜キャパシタと、該第１の主面とは反対側の前記Ｓｉ基板の第２の主面に設けられ、該貫通ビアと電気的に接続された外部接続端子とを有するインターポーザと；
前記第１の主面上または第２の主面上に貫通ビアと電気的に接続された半導体チップと；を備え、
前記Ｓｉ基板は、その厚さが貫通孔の直径よりも小さいことを特徴とする半導体装置。
【請求項２】
前記薄膜キャパシタは、Ｓｉ基板の第１の主面上に下部電極、誘電体膜、及び上部電極が順次堆積されてなり、
前記誘電体膜は、ペロブスカイト結晶構造を有する酸化物誘電体材料からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
Ｓｉ基板と、該Ｓｉ基板を貫通する貫通孔に絶縁材を介して設けられた貫通ビアと、該Ｓｉ基板の第１の主面に設けられ、該貫通ビアと電気的に接続された薄膜キャパシタと、該第１の主面とは反対側のＳｉ基板の第２の主面に設けられ、該貫通ビアと電気的に接続された外部接続端子とを有するインターポーザと、
前記貫通ビアと電気的に接続された半導体チップと、を備える半導体装置の製造方法であって、
前記薄膜キャパシタを形成する薄膜キャパシタ形成工程と、
前記Ｓｉ基板を薄板化する基板薄板化工程と、
薄板化したＳｉ基板に貫通孔を形成する貫通孔形成工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
多層配線構造体と、
前記多層配線構造体上に、薄膜キャパシタを有するキャパシタ構造体と、
前記キャパシタ構造体を覆う絶縁膜と、
前記キャパシタ構造体を貫通し、前記薄膜キャパシタ及び多層配線構造体とそれぞれ電気的に接続された貫通ビアと、を有する回路基板と；
前記回路基板上に、前記貫通ビアと電気的に接続された半導体チップと；を備える半導体装置であって、
前記キャパシタ構造体は、多層配線構造体上にＳｉ基板と、該Ｓｉ基板を貫通すると共に前記貫通ビアが形成された貫通孔と、該Ｓｉ基板上に形成された前記薄膜キャパシタからなり、該Ｓｉ基板は、その厚さが貫通孔の直径よりも小さいことを特徴とする半導体装置。
【請求項５】
前記薄膜キャパシタは、３層以上の電極層と、隣接する電極間に挟まれた誘電体膜とからなることを特徴とする請求項４記載の半導体装置。
【請求項６】
多層配線構造体と、
前記多層配線構造体上に、薄膜キャパシタを有するキャパシタ構造体と、
前記キャパシタ構造体を覆う絶縁膜と、
前記キャパシタ構造体を貫通し、前記薄膜キャパシタ及び多層配線構造体とそれぞれ電気的に接続された貫通ビアと、を有する回路基板と；
前記回路基板上に、前記貫通ビアと電気的に接続された半導体チップと；を備える半導体装置の製造方法であって、
Ｓｉ基板上に薄膜キャパシタを形成する薄膜キャパシタ形成工程と、
前記Ｓｉ基板を薄板化する基板薄板化工程と、
前記薄膜キャパシタ及びＳｉ基板を貫通する貫通孔を形成する貫通孔形成工程と、
前記薄膜キャパシタとＳｉ基板からなるキャパシタ構造体を、多層配線構造体に貼り付けるキャパシタ構造体貼付工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記基板薄板化工程及び貫通孔形成工程は、
前記薄膜キャパシタを貫通すると共にＳｉ基板の厚さの一部を開口する開口部を形成し、次いで薄膜キャパシタが形成された側とは反対側からＳｉ基板を薄板化して開口部を露出させて貫通孔を形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
基板と、
前記基板上に積層された３層以上の電極層と、隣接する該電極層間に挟まれた誘電体膜とからなる薄膜キャパシタと、
所定の間隔で互いに隔離して設けられ、前記薄膜キャパシタの外部接続端子としての、一対の第１及び第２のパッド電極と、を備え、
前記第１のパッド電極は、基板側から奇数番目の電極層のそれぞれと電気的に接続され、前記第２のパッド電極は、基板側から偶数番目の電極層のそれぞれと電気的に接続され、前記第１のパッド電極と第２のパッド電極との間に、積層された複数の、略同等の静電容量を有するキャパシタが並列接続されてなることを特徴とするキャパシタ構造体。
【請求項９】
前記第１のパッド電極及び第２のパッド電極の各々の底面の下に、薄膜キャパシタを開口し、電極層端面を形成する開口部を有し、
前記開口部の両側の電極層端面間の距離が前記底面から下方に向かって次第に減少するように形成され、
第１のパッド電極の底面から、基板側から奇数番目の電極層にそれぞれ延在する複数の垂直配線からなる第１の垂直配線部と、第２のパッド電極の底面から、基板側から偶数番目の電極層にそれぞれ延在する複数の垂直配線からなる第２の垂直配線部とを有することを特徴とする請求項８記載のキャパシタ構造体。
【請求項１０】
基板上に設けられた薄膜キャパシタと、所定の間隔で互いに隔離して設けられ、前記薄膜キャパシタの外部接続端子としての、一対の第１及び第２のパッド電極と、を備えるキャパシタ構造体の製造方法であって、
前記基板上に電極層と誘電体膜とを交互に積層して３層以上の電極層を有する積層体を形成する工程と、
前記第１のパッド電極を形成する位置に第１の垂直配線部を形成し、前記第２のパッド電極を形成する位置に第２の垂直配線部を形成する配線部形成工程と、
前記第１の垂直配線部及び第２の垂直配線部の各々に接触する第１のパッド電極及び第２のパッド電極を形成する工程とを含み、
前記配線部形成工程は、
前記第１のパッド電極を形成する位置に前記積層体の表面から、基板側から一層目の電極層の表面を露出する第１の開口部を形成する工程と、
前記第２のパッド電極を形成する位置に、積層体の表面から、基板側から二層目の電極層の表面を露出する第２の開口部を形成する工程と、
前記第１の開口部、第２の開口部、及び最上層の電極層を覆う絶縁膜を形成する工程と、
前記第１の開口部を充填する絶縁膜に、基板側から奇数番目の電極にそれぞれ接触する
複数の垂直配線からなる第１の配線部を形成し、前記第２の開口部を充填する絶縁膜に、基板側から偶数番目の電極にそれぞれ接触する複数の垂直配線からなる第２の配線部を形成する工程を有することを特徴とするキャパシタ構造体の製造方法。
【請求項１１】
Ｓｉ基板と、
前記Ｓｉ基板上に積層された３層以上の電極層と、隣接する電極層間に挟まれた誘電体膜とからなる薄膜キャパシタと、
前記Ｓｉ基板を貫通する貫通ビアと、
前記薄膜キャパシタを覆う絶縁膜を介して所定の間隔で互いに隔離して設けられ、貫通ビアとそれぞれ電気的に接続された一対の第１及び第２のパッド電極と、を有するインターポーザを備える半導体装置であって、
前記第１のパッド電極は、基板側から奇数番目の電極のそれぞれと電気的に接続され、前記第２のパッド電極は、基板側から偶数番目の電極のそれぞれと電気的に接続され、
前記第１のパッド電極と第２のパッド電極との間に、複数の、略同等の静電容量を有するキャパシタが並列接続されてなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、キャパシタ構造体及びその製造方法に係り、特に、半導体チップと、キャパシタ及び貫通ビアを有する半導体装置及びその製造方法、キャパシタ構造体及びその製造方法に関する。
【背景技術】
【０００２】
現在、パーソナルコンピュータ、携帯電話、その他モバイル機器の分野で電子機器の高性能化・多機能化が進められている。
【０００３】
高周波で動作する大規模集積回路（ＬＳＩ）において、スイッチングノイズ等による誤動作を防ぐため、ノイズを吸収するデカップリングキャパシタを電源に並列に接続し、電源インピーダンスを下げる方法が用いられている。
【０００４】
電源インピーダンスＺは、
Ｚ（Ｐ）  ∝  Ｖ／（ｎｉｆ）    （１）
で表される。ただし、Ｖは電源電圧、ｎはＬＳＩ当りの素子数、ｉは素子のスイッチング電流、ｆは駆動周波数である。
【０００５】
ＬＳＩの低電圧化、素子の高集積化、高周波数化のため、要求されるインピーダンスは、急激に低下している。デカップリングキャパシタのインピーダンスＺ（Ｃ）は、
Ｚ（Ｃ）  ＝  ［Ｒ2＋｛２πｆＬ−（１／２πｆＣ）｝2］1／2    （２）
で与えられる。ただし、Ｒは抵抗、Ｌはインダクタンス、Ｃは容量である。デカップリングキャパシタの低インピーダンス化のためには、容量Ｃを大きくし、インダクタンスＬを小さくすることが望まれる。
【０００６】
通常、デカップリングキャパシタとしては、ＬＳＩの周辺に積層セラミックキャパシタが配置される。積層セラミックキャパシタは、電極層とセラミック誘電体層とを交互に積層し、側面に一対の表面電極を形成し、各表面電極が１つおきの対応する電極層に接続した構成を有している。大容量を提供することができるが、電極層が側面で表面電極に接続されるのでインダクタンスを小さくすることは容易でない。
【０００７】
ＬＳＩの動作周波数が高周波化されるにつれ、デカップリングキャパシタの低インダクタンス化が要求されるが、積層セラミックキャパシタでの対応は厳しくなっている。
【０００８】
そこで、ＬＳＩとデカップリングキャパシタ間の配線長を短小化するために、図１に示すような、Ｓｉ基板５０３に貫通ビア５０８を形成したインターポーザ５０２の表面に薄膜キャパシタからなるデカップリングキャパシタ５０５を設ける方式が提案されている（例えば、特許文献１参照。）。
【０００９】
インターポーザは、ＬＳＩと同じ材料であるＳｉ基板５０３を用いているので、熱膨張差による応力に起因する問題が生じず、ＬＳＩの大型化、微細ピッチ化、ＬＳＩ配線絶縁膜のＬｏｗ−ｋ化による強度低下等にも対応し、高性能ＬＳＩにおいて有効な方式である。
【００１０】
図１は、従来の半導体装置の断面図である。図１に示すように、半導体装置５００は、高周波で動作される半導体チップ５０１と、半導体チップ５０１が接続されるインターポーザ５０２とを有している。
【００１１】
インターポーザ５０２は、Ｓｉ基板５０３と、デカップリングキャパシタ５０５と、絶縁膜５０７と、貫通ビア５０８と、外部接続端子５０９とを有している。デカップリングキャパシタ５０５は、下部電極、誘電体膜、及び上部電極からなり、Ｓｉ基板５０３上に形成されている。また、デカップリングキャパシタ５０５は、半導体チップ５０１の電源用の電極パッドと接続される貫通ビア５０８と、半導体チップ５０１のグラウンド用の電極パッドと接続される貫通ビア５０８とに接続されている。デカップリングキャパシタ５０５は、高周波で動作する半導体チップ５０１から発生するノイズを打ち消す。
【００１２】
Ｓｉ基板５０３には、貫通ビア５０８を形成するための貫通孔５０４が形成されている。絶縁膜５０７は、貫通孔５０４に形成されている。絶縁膜５０７は、貫通ビア５０８とＳｉ基板５０３との間を絶縁する。一般的に、絶縁膜５０７には熱酸化膜が用いられる。
【００１３】
貫通ビア５０８は、貫通孔５０４に形成されており、貫通ビア５０８の下端部には、回路基板と接続するための外部接続端子５０９が形成されている（例えば、特許文献１参照。）。
【００１４】
このような半導体装置５００を製造する場合、Ｓｉ基板５０３に貫通孔５０４及び貫通ビア５０８を形成後、Ｓｉ基板５０３上にデカップリングキャパシタ５０５を形成する。
【特許文献１】特開２００４−１９３６１４号公報
【特許文献２】特開２０００−３２３８４５号公報
【特許文献３】特開２００４−７１５８９号公報
【特許文献４】特開２００４−９５６３８号公報
【特許文献５】特開２００３−１９７４６３号公報
【特許文献６】特開２００４−２７３８２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来のインターポーザ５０２のＳｉ基板５０３の厚さは０．５ｍｍ以上であるため、貫通孔５０４のアスペクト比（＝（Ｓｉ基板５０３の厚さ）／（貫通孔５０４の直径））が高い。この貫通孔５０４を形成するためには、ＩＣＰ（Induction  Coupling  Plasma）法を用いる必要があり、半導体装置５００の製造コストが増加するという問題がある。今後、半導体チップ５０１の外部接続端子５０９の狭ピッチ化が進むと、さらに、貫通孔５０４の形成が困難となる。
【００１６】
また、従来、薄膜キャパシタからなるデカップリングキャパシタ５０５は、貫通孔５０４を形成した後にＳｉ基板５０３上に形成するため、デカップリングキャパシタ５０５の絶縁不良が起き易く、歩留まりが低下するという問題がある。
【００１７】
さらに、薄膜キャパシタは単層構造では容量に限界があり、多層化による容量アップが望まれるが、電極、誘電体膜を各層毎に成膜、パターニングするため、製造コストが高いという問題があった。また、パターニング加工された平坦でない下層の上に薄膜キャパシタを形成するため、誘電体膜の膜厚の不均一、ゴミの影響などにより、歩留りが悪く、コストが増加するという問題があった。
【００１８】
そこで、本発明は上記の問題点に鑑みてなされたもので、本発明の目的は、高周波動作が可能で、製造コストの低減が可能な半導体装置及びその製造方法、キャパシタ構造体及びその製造方法を提供することである。
【課題を解決するための手段】
【００１９】
本発明の一観点によれば、Ｓｉ基板と、該Ｓｉ基板を貫通する貫通孔に絶縁材を介して設けられた貫通ビアと、該Ｓｉ基板の第１の主面に設けられ、該貫通ビアと電気的に接続された薄膜キャパシタと、該第１の主面とは反対側の前記Ｓｉ基板の第２の主面に設けられ、該貫通ビアと電気的に接続された外部接続端子とを有するインターポーザと；前記第１の主面上または第２の主面上に貫通ビアと電気的に接続された半導体チップと；を備え、前記Ｓｉ基板は、その厚さが貫通孔の直径よりも小さいことを特徴とする半導体装置が提供される。
【００２０】
本発明によれば、インターポーザのＳｉ基板の厚さが貫通孔の直径と同等かそれよりも小さいので、精度が良好な貫通孔を有し、さらなる高密度化に対応可能なインターポーザを有する半導体装置が実現できる。また、薄膜キャパシタが半導体チップに近接して設けられているので、等価直列インダクタンスが低減され、半導体チップの高周波動作が可能な半導体装置が実現できる。さらに、貫通孔の形成が容易であるため、製造コストが低減され、安価な半導体装置が実現できる。
【００２１】
本発明の他の観点によれば、Ｓｉ基板と、該Ｓｉ基板を貫通する貫通孔に絶縁材を介して設けられた貫通ビアと、該Ｓｉ基板の第１の主面に設けられ、該貫通ビアと電気的に接続された薄膜キャパシタと、該第１の主面とは反対側のＳｉ基板の第２の主面に設けられ、該貫通ビアと電気的に接続された外部接続端子とを有するインターポーザと、前記貫通ビアと電気的に接続された半導体チップと、を備える半導体装置の製造方法であって、前記薄膜キャパシタを形成する薄膜キャパシタ形成工程と、前記Ｓｉ基板を薄板化する基板薄板化工程と、薄板化したＳｉ基板に貫通孔を形成する貫通孔形成工程とを含むことを特徴とする半導体装置の製造方法が提供される。
【００２２】
本発明によれば、Ｓｉ基板を薄板化する基板薄板化工程を行なうことにより、貫通孔のアスペクト比（Ｓｉ基板の厚さ／貫通孔の直径）を小さくして、Ｓｉ基板に貫通孔を容易に形成することが可能となるため、半導体装置の製造コストの低減させることができる。また、貫通孔形成工程の前に薄膜キャパシタ形成工程を行なうため、高温で薄膜キャパシタの誘電体膜を形成することが可能となり、誘電率が高く、大容量で、信頼性の高い薄膜キャパシタを実現できる。
【００２３】
本発明のその他の観点によれば、多層配線構造体と、前記多層配線構造体上に、薄膜キャパシタを有するキャパシタ構造体と、前記キャパシタ構造体を覆う絶縁膜と、前記キャパシタ構造体を貫通し、前記薄膜キャパシタ及び多層配線構造体とそれぞれ電気的に接続された貫通ビアと、を有する回路基板と；前記回路基板上に、前記貫通ビアと電気的に接続された半導体チップと；を備える半導体装置であって、前記キャパシタ構造体は、多層配線構造体上にＳｉ基板と、該Ｓｉ基板を貫通すると共に前記貫通ビアが形成された貫通孔と、該Ｓｉ基板上に形成された前記薄膜キャパシタからなり、該Ｓｉ基板は、その厚さが貫通孔の直径よりも小さいことを特徴とする半導体装置が提供される。
【００２４】
本発明によれば、キャパシタ構造体のＳｉ基板の厚さが貫通孔の直径と同等かそれよりも小さいので、精度が良好な貫通孔を有し、回路基板のさらなる高密度化に対応可能なキャパシタ構造体を有する半導体装置が実現できる。また、薄膜キャパシタが半導体チップに近接して設けられているので、等価直列インダクタンスが低減され、半導体チップの高周波動作が可能な半導体装置が実現できる。
【００２５】
本発明のその他の観点によれば、多層配線構造体と、前記多層配線構造体上に、薄膜キャパシタを有するキャパシタ構造体と、前記キャパシタ構造体を覆う絶縁膜と、前記キャパシタ構造体を貫通し、前記薄膜キャパシタ及び多層配線構造体とそれぞれ電気的に接続された貫通ビアと、を有する回路基板と；前記回路基板上に、前記貫通ビアと電気的に接続された半導体チップと；を備える半導体装置の製造方法であって、Ｓｉ基板上に薄膜キャパシタを形成する薄膜キャパシタ形成工程と、前記Ｓｉ基板を薄板化する基板薄板化工程と、前記薄膜キャパシタ及びＳｉ基板を貫通する貫通孔を形成する貫通孔形成工程と、前記薄膜キャパシタとＳｉ基板からなるキャパシタ構造体を、多層配線構造体に貼り付けるキャパシタ構造体貼付工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【００２６】
本発明によれば、Ｓｉ基板を薄板化する基板薄板化工程を行なうことにより、貫通孔のアスペクト比（Ｓｉ基板の厚さ／貫通孔の直径）を小さくして、Ｓｉ基板に貫通孔を容易に形成することが可能となるため、半導体装置の製造コストの低減させることができる。また、貫通孔形成工程の前に薄膜キャパシタ形成工程を行なうため、高温で薄膜キャパシタの誘電体膜を形成することが可能となり、誘電率が高く、大容量で、信頼性の高い薄膜キャパシタを実現できる。
【００２７】
本発明のその他の観点によれば、基板と、前記基板上に積層された３層以上の電極層と、隣接する該電極層間に挟まれた誘電体膜とからなる薄膜キャパシタと、所定の間隔で互いに隔離して設けられ、前記薄膜キャパシタの外部接続端子としての、一対の第１及び第２のパッド電極と、を備え、前記第１のパッド電極は、基板側から奇数番目の電極層のそれぞれと電気的に接続され、前記第２のパッド電極は、基板側から偶数番目の電極層のそれぞれと電気的に接続され、前記第１のパッド電極と第２のパッド電極との間に、積層された複数の、略同等の静電容量を有するキャパシタが並列接続されてなることを特徴とするキャパシタ構造体が提供される。
【００２８】
本発明によれば、第１のパッド電極を基板側から奇数番目の電極のそれぞれと電気的に接続し、第２のパッド電極が基板側から偶数番目の電極のそれぞれと電気的に接続することにより、第１のパッド電極と第２のパッド電極との間に配置した、複数の、略同等の静電容量を有するキャパシタを並列接続しているため、デカップリングキャパシタを構成する場合に必要な配線長を短くして、インダクタンスを低減させて、インピーダンスの小さいキャパシタ構造体が実現できる。
【００２９】
本発明のその他の観点によれば、基板上に設けられた薄膜キャパシタと、所定の間隔で互いに隔離して設けられ、前記薄膜キャパシタの外部接続端子としての、一対の第１及び第２のパッド電極と、を備えるキャパシタ構造体の製造方法であって、前記基板上に電極層と誘電体膜とを交互に積層して３層以上の電極層を有する積層体を形成する工程と、前記第１のパッド電極を形成する位置に第１の垂直配線部を形成し、前記第２のパッド電極を形成する位置に第２の垂直配線部を形成する配線部形成工程と、前記第１の垂直配線部及び第２の垂直配線部の各々に接触する第１のパッド電極及び第２のパッド電極を形成する工程とを含み、前記配線部形成工程は、前記第１のパッド電極を形成する位置に前記積層体の表面から、基板側から一層目の電極層の表面を露出する第１の開口部を形成する工程と、前記第２のパッド電極を形成する位置に、積層体の表面から、基板側から二層目の電極層の表面を露出する第２の開口部を形成する工程と、前記第１の開口部、第２の開口部、及び最上層の電極層を覆う絶縁膜を形成する工程と、前記第１の開口部を充填する絶縁膜に、基板側から奇数番目の電極にそれぞれ接触する複数の垂直配線からなる第１の配線部を形成し、前記第２の開口部を充填する絶縁膜に、基板側から偶数番目の電極にそれぞれ接触する複数の垂直配線からなる第２の配線部を形成する工程を有することを特徴とするキャパシタ構造体の製造方法が提供される。
【００３０】
本発明によれば、３層以上の電極層を第１及び第２の開口部により露出し、複数の垂直配線からなる第１の配線部により第１のパッド電極と第１の開口部から露出した基板側から奇数番目の電極のそれぞれとを電気的に接続し、複数の垂直配線からなる第２の配線部により第２のパッド電極と第２の開口部から露出した基板側から偶数番目の電極のそれぞれとを電気的に接続して、従来よりも短い配線長で積層された複数のキャパシタを並列接続することが可能となる。これにより、インダクタンスを低減させて、インピーダンスの小さいキャパシタ構造体が実現できる。
【００３１】
本発明のその他の観点によれば、Ｓｉ基板と、前記Ｓｉ基板上に積層された３層以上の電極層と、隣接する電極層間に挟まれた誘電体膜とからなる薄膜キャパシタと、前記Ｓｉ基板を貫通する貫通ビアと、前記薄膜キャパシタを覆う絶縁膜を介して所定の間隔で互いに隔離して設けられ、貫通ビアとそれぞれ電気的に接続された一対の第１及び第２のパッド電極と、を有するインターポーザを備える半導体装置であって、前記第１のパッド電極は、基板側から奇数番目の電極のそれぞれと電気的に接続され、前記第２のパッド電極は、基板側から偶数番目の電極のそれぞれと電気的に接続され、前記第１のパッド電極と第２のパッド電極との間に、複数の、略同等の静電容量を有するキャパシタが並列接続されてなることを特徴とする半導体装置が提供される。
【００３２】
本発明によれば、第１のパッド電極を基板側から奇数番目の電極のそれぞれと電気的に接続し、第２のパッド電極が基板側から偶数番目の電極のそれぞれと電気的に接続することにより、第１のパッド電極と第２のパッド電極との間に配置した、複数の、略同等の静電容量を有するキャパシタを並列接続しているため、デカップリングキャパシタを構成する場合に必要な配線長を短くして、インダクタンスを低減させて、インピーダンスの小さい半導体装置が実現できる。
【発明の効果】
【００３３】
本発明によれば、高周波動作が可能で、製造コストの低減が可能な半導体装置及びその製造方法、キャパシタ構造体及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００３４】
以下添付の図面を参照しつつ実施の形態を説明する。
【００３５】
（第１の実施の形態）
図２は、本発明の第１の実施の形態に係る電子装置の断面図である。
【００３６】
図２を参照するに、本実施の形態に係る電子装置１０は、半導体装置１１と、半導体装置１１が実装される回路基板１２等から構成されており、半導体装置１１の外部接続端子４４が回路基板１２に設けられた接続パッド１３と電気的に接続されている。
【００３７】
半導体装置１１は、半導体チップ２０と、インターポーザ３０等から構成される。半導体チップ２０は、接続パッド３２Ａ，３２Ｂを備えている。接続パッド３２Ａは、電源用の電極パッドであり、インターポーザ３０の第１の主面側に設けられた内部接続端子５６Ａと接続されている。接続パッド３２Ｂは、グラウンド用の電極パッドであり、インターポーザ３０の第１の主面側に設けられた内部接続端子５６Ｂと接続されている。本実施の形態に用いられる半導体チップ２０には、例えば高周波で駆動される半導体チップを用いることができる。この半導体チップ２０は、Ｓｉ基板にＣＰＵ、ＲＯＭ、ＲＡＭ等の半導体回路が形成されている。
【００３８】
インターポーザ３０は、Ｓｉ基板３６と、絶縁材３９と、金属膜４１，５５と、貫通ビア４３Ａ，４３Ｂと、外部接続端子４４と、絶縁膜４５，５２と、薄膜キャパシタ４６と、保護膜５１と、内部接続端子５６Ａ，５６Ｂ等から構成される。
【００３９】
Ｓｉ基板３６は、薄板化されており、貫通ビア４３Ａ，４３Ｂの形成位置に対応する位置に直径Ｒ１の貫通孔３８が形成されている。貫通孔３８はその直径Ｒ１が、貫通ビア４３Ａ，４３Ｂの直径よりも大きくなるように形成されている。
【００４０】
このように、貫通孔３８の直径Ｒ１を貫通ビア４３Ａ，４３Ｂの直径よりも大きく形成することで、Ｓｉ基板３６と貫通ビア４３Ａ，４３Ｂとの間に絶縁材３９を容易に形成することができる。
【００４１】
また、薄板化されたＳｉ基板３６の厚さＭ１は、貫通孔３８の直径Ｒ１よりも小さくなるように設定される。このように、薄板化されたＳｉ基板３６に、貫通ビア４３Ａ，４３Ｂのそれよりも大きい直径Ｒ１の貫通孔３８を形成することで、アスペクト比の小さい、良好な貫通孔３８を形成することができる。
【００４２】
貫通孔３８の直径Ｒ１は、例えば１００μｍとすることができる。貫通孔３８を形成する際のピッチは、例えば１５０μｍ〜２５０μｍとすることができる。なお、貫通孔３８の直径Ｒ１及びピッチは、上記数値に限定されない。
【００４３】
さらに、Ｓｉ基板３６の厚さＭ１は、３０μｍ〜１００μｍの範囲に設定することが好ましい。３０μｍより小さいとＳｉ基板３６の強度が不足し、１００μｍよりも大きいと貫通孔３８のアスペクト比（Ｍ１／Ｒ１）が大きくなるため、貫通孔３８の形成が困難となる。
【００４４】
絶縁材３９は、貫通孔３８に対応するＳｉ基板３６と貫通ビア４３Ａ，４３Ｂとの間を充填すると共に、Ｓｉ基板３６の下面３６Ｂを覆うように形成されている。貫通孔３８に対応する絶縁材３９には、貫通孔４０Ａ，４０Ｂが形成されている。貫通孔４０Ａは、絶縁材３９及び絶縁膜４５を貫通しており、貫通孔４０Ｂは、絶縁材３９、絶縁膜４５、及び薄膜キャパシタ４６の下部電極４７を貫通している。
【００４５】
Ｓｉ基板３６と貫通ビア４３Ａ，４３Ｂとの間の絶縁材３９の厚さＬは、例えば、０．０５μｍ〜５０μｍとすることができる。また、Ｓｉ基板３６の下面３６Ｂにおける絶縁材３９の厚さＮは、例えば、０．０５μｍ〜１０μｍとすることができる。絶縁材３９の材料としては、低誘電率樹脂、耐熱性樹脂、感光性樹脂等を用いることができる。低誘電率樹脂としては、比誘電率が１．０〜３．５の材料を用いることが好ましい。低誘電率樹脂としては、例えば、フッ化エチレン、フッ化エポキシ、フッ化ポリイミドなどのフッ素系樹脂等が挙げられる。耐熱性樹脂としては、エポキシ系樹脂、ポリイミド系樹脂、ポリフェニルエーテル系樹脂等が挙げられる。また、感光性樹脂としては、感光性ポリイミド系樹脂等が挙げられる。
【００４６】
また、絶縁材３９として上記低誘電率樹脂を用いた場合には、半導体装置１１の信号の劣化を抑制することができる。
【００４７】
金属膜４１は、例えば厚さが２０ｎｍで、外部接続端子４４の形成位置に対応した位置で絶縁材３９の面３９Ａと、貫通孔４０Ａ，４０Ｂの表面とに亘って形成されている。金属膜４１は、インターポーザ３０の第１の主面側に形成された金属膜５５と電気的に接続されている。また、貫通ビア４３Ａ，４３Ｂ及び外部接続端子４４を電解めっき法により形成する際、金属膜４１は給電層となる。金属膜４１としては、例えば、Ｔｉ膜、Ｃｕ膜、Ｎｉ膜の順に積層された積層膜を用いることができる。
【００４８】
貫通ビア４３Ａ，４３Ｂは、例えば直径が７０μｍで、金属膜４１が形成された貫通孔４０Ａ，４０Ｂに形成されている。貫通ビア４３Ａ，４３Ｂは、それぞれ対応する外部接続端子４４と一体的に構成されている。貫通ビア４３Ａは、内部接続端子５６Ａと対応する外部接続端子４４との間を電気的に接続しており、貫通ビア４３Ｂは、内部接続端子５６Ｂと対応する外部接続端子４４との間を電気的に接続している。貫通ビア４３Ａ，４３Ｂの材料には、導電材料を用いることができ、具体的には、例えば、Ｓｎ−Ａｇはんだを用いることができる。
【００４９】
外部接続端子４４は、絶縁材３９の面３９Ａに設けられた金属膜４１に形成されている。外部接続端子４４は、回路基板１２に設けられた接続パッド１３と貫通ビア４３Ａ，４３Ｂとの間を電気的に接続している。外部接続端子４４の材料には、導電材料を用いることができる。導電材料としては、例えばＳｎ−Ａｇはんだを用いることができる。
【００５０】
絶縁膜４５は、例えば厚さが５０ｎｍで、Ｓｉ基板３６の上面３６Ａに形成されている。絶縁膜４５は、薄膜キャパシタ４６の密着層である。絶縁膜４５には、耐湿性に優れた絶縁膜を用いることができる。絶縁膜４５には、例えば、ＳｉＯ2膜やアルミナ膜等を用いることができる。
【００５１】
薄膜キャパシタ４６は、誘電体膜４８と、これを挟む下部電極４７及び上部電極４９からなり、下部電極４７、誘電体膜４８、上部電極４９の順に積層されている。
【００５２】
薄膜キャパシタ４６は、半導体チップ２０の電源用の電極パッド３２Ａと接続される内部接続端子５６Ａと、半導体チップ２０のグラウンド用の電極パッド３２Ｂと接続される内部接続端子５６Ｂとの間に位置する絶縁膜４５上に形成されている。上部電極４９は、内部接続端子５６Ａと電気的に接続されており、下部電極４７は、内部接続端子５６Ｂと電気的に接続されている。このように、薄膜キャパシタ４６を電気的に接続することで、薄膜キャパシタ４６は、デカップリングキャパシタの機能を奏し、半導体チップ２０から発生するノイズを吸収する。
【００５３】
下部電極４７の材料には、例えばＡｕ、Ａｌ、Ｐｔ、Ａｇ、Ｐｄ、Ｃｕ、及びこれらの合金を用い、その厚さは１００ｎｍとすることができる。
【００５４】
誘電体膜４８は、例えば厚さが１００ｎｍで、その材料は誘電体材料であれば特に制限はない。誘電体膜４８は、高誘電率を有するペロブスカイト結晶構造を有する金属酸化物材料からなることが好ましい。このような材料としては、例えば、（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳＴ）、ＳｒＴｉＯ3（ＳＴ），ＢａＴｉＯ3、Ｂａ（Ｚｒ、Ｔｉ）Ｏ3，Ｂａ（Ｔｉ、Ｓｎ）Ｏ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3（ＰＬＺＴ），Ｐｂ（Ｍｎ、Ｎｂ）Ｏ3−ＰｂＴｉＯ3（ＰＭＮ−ＰＴ）、Ｐｂ（Ｎｉ，Ｎｂ）Ｏ3−ＰｂＴｉＯ3等が挙げられる。
【００５５】
なお、誘電体膜４８にペロブスカイト結晶構造を有する金属酸化物材料を用いる場合は、下部電極４７の材料としてＰｔを用いることが好ましい。Ｐｔを用いることで、誘電体膜４８をエピタキシャル成長させることができ、その結果、誘電体膜の誘電率が向上する。
【００５６】
上部電極４９の材料には、例えばＡｕ、Ａｌ、Ｐｔ、Ａｇ、Ｐｄ、Ｃｕ、及びこれらの合金等を用いることができ、さらにＩｒＯｘ上に上記金属または合金を積層させてもよい。また、上部電極４９の厚さは、例えば１００ｎｍとすることができる。
【００５７】
保護膜５１は、例えば厚さが０．１μｍで、薄膜キャパシタ４６を覆うように設けられている。保護膜５１は絶縁材料からなり、その材料に特に制限はないが、耐湿性に優れる、Ｓｉ3Ｎ4膜や、ＳｉＯ2膜、アルミナ膜が好ましい。このような材料を用いることで、ペロブスカイト結晶構造を有する誘電体膜４８の劣化を抑制できる。
【００５８】
絶縁膜５２は、例えば厚さが２μｍで、保護膜５１を覆うように設けられており、絶縁膜５２には、絶縁膜４５を露出する開口部５３Ａと、下部電極４７を露出する開口部５３Ｂと、開口部５３Ａの近傍に位置し上部電極４９を露出する開口部５４とが形成されている。絶縁膜５２は、上述した絶縁材３９と同様の材料からなる。
【００５９】
金属膜５５は、例えば厚さが５０ｎｍで、内部接続端子５６Ａの形成位置に対応する絶縁膜５２上（開口部５３Ａ，５４の内面も含む）と、内部接続端子５６Ｂの形成位置に対応する絶縁膜５２上（開口部５３Ｂの内面も含む）とに形成されている。金属膜５５は、内部接続端子５６Ａ，５６Ｂを電解めっき法により形成する際、給電層となる。金属膜５５には、例えばＴｉ膜、Ｃｕ膜、Ｎｉ膜の順に積層された積層膜を用いることができる。
【００６０】
内部接続端子５６Ａは、開口部５３Ａ，５４を充填すると共に、絶縁膜５２から突出するよう金属膜５５上に形成されている。内部接続端子５６Ａは、半導体チップ２０の電源用の電極パッド３２Ａと接続される電源用の端子である。内部接続端子５６Ａは、貫通ビア４３Ａ及び上部電極４９と電気的に接続されている。内部接続端子５６Ａの突出部分は、半導体チップ２０の電源用の電極パッド３２Ａと接続されている。
【００６１】
内部接続端子５６Ｂは、開口部５３Ｂを充填すると共に、絶縁膜５２から突出するよう金属膜５５上に形成されている。内部接続端子５６Ｂは、半導体チップ２０のグラウンド用の電極パッド３２Ｂと接続されるグラウンド用の端子である。内部接続端子５６Ｂは、貫通ビア４３Ｂ及び下部電極４７と電気的に接続されている。内部接続端子５６Ｂの突出部分は、半導体チップ２０のグラウンド用の電極パッド３２Ｂと接続されている。内部接続端子５６Ａ，５６Ｂの材料には、導電材料を用いることができ、具体的には、例えばＳｎ−Ａｇはんだを用いることができる。
【００６２】
本実施の形態によれば、インターポーザ３０のＳｉ基板３６の厚さＭ１が貫通孔３８の直径Ｒ１と同等かそれよりも小さいので、精度が良好な貫通孔３８を有し、さらなる高密度化に対応可能なインターポーザ３０を備えた半導体装置１１が実現される。
【００６３】
また、薄膜キャパシタ４６が半導体チップ２０に近接して設けられているので、等価直列インダクタンスが低減され、半導体チップ２０の高周波動作が可能な半導体装置１１が実現される。
【００６４】
なお、本実施の形態では、薄膜キャパシタ４６をデカップリングキャパシタとして用いる場合を例に挙げて説明したが、薄膜キャパシタ４６をデカップリングキャパシタ以外のキャパシタとして用いてもよい。また、本実施の形態では、単層の薄膜キャパシタ４６を例に挙げて説明したが、単層の薄膜キャパシタ４６の代わりに、下部電極４７と上部電極４９との間に少なくとも２つの誘電体膜４８と、隣り合う誘電体膜４８間に挟まれる中間電極とを有する多層薄膜キャパシタを設けてもよい。また、中間電極の材料としては、上部電極４９の材料と同様なものを用いることができる。
【００６５】
図３〜図１４は、第１の実施の形態に係る半導体装置の製造工程を示す図である。以下、図面を参照しつつ本実施の形態に係る半導体装置１１の製造方法を説明する。
【００６６】
最初に、図３の工程では、表面に熱酸化膜（ＳｉＯ2膜）が形成されたＳｉ基板３６上に、スパッタ法により、密着膜としての絶縁膜４５を形成し、さらに、下部電極膜４７Ａ、誘電体膜４８、上部電極膜４９Ａを順次形成する。
【００６７】
具体的には、例えば、マルチターゲットＤＣ−ＲＦマグネトロンスパッタ装置を用いて、熱酸化膜（ＳｉＯ2膜）が形成されたＳｉ基板３６上に、基板温度を２００℃に設定して絶縁膜４５として非晶質アルミナ膜（厚さ５０ｎｍ）を形成する。次いで、基板温度を２００℃に設定して下部電極膜４７ＡとしてＰｔ膜（厚さ１００ｎｍ）を形成する。次いで、基板温度を６００℃に設定して誘電体膜４８としてＢＳＴ膜（厚さ１００ｎｍ）を形成する。次いで、基板温度を２５℃に設定し、上部電極膜４９ＡとしてＩｒＯｘ膜及びＡｕ膜（厚さ１００ｎｍ）を順次形成する。これらの積層膜４５、４７Ａ、４８、４９Ａは、スパッタ法以外に、例えば蒸着法、ＣＶＤ法等の方法により形成してもよい。
【００６８】
次いで図４の工程では、イオンミリング法により、積層された上部電極膜４９Ａ、誘電体膜４８、及び下部電極膜４７Ａをパターニングし、薄膜キャパシタ４６を形成する。次いで、薄膜キャパシタ４６を酸素雰囲気中で加熱処理を行い、誘電体膜４８やＩｒＯｘ膜中の熱歪み等の除去や酸素欠損箇所に酸素原子を補う。なお、下部電極４７、誘電体膜４８、上部電極４９は、それぞれ、下部電極膜４７Ａ、誘電体膜４８、上部電極膜４９Ａがパターニングされたものである。
【００６９】
次いで図５の工程では、薄膜キャパシタ４６と絶縁膜４５とを覆う保護膜５１を形成する。次いで、イオンミリング法により、保護膜５１に上部電極４９を露出する開口部５１Ａを形成する。次いで、酸素雰囲気中で保護膜５１をポストアニールする。具体的には、例えば、ＲＦマグネトロンスパッタ装置を用いて、スパッタ法により、保護膜５１として非晶質アルミナ膜（厚さ０．１μｍ）を形成する。保護膜５１は、スパッタ法以外に、例えば蒸着法、ＣＶＤ法等の方法により形成することができる。
【００７０】
このように、貫通孔形成工程の前に薄膜キャパシタ４６を形成することにより、高温で誘電体膜４８を形成することが可能となり、誘電率が高く、大容量で、信頼性の高い薄膜キャパシタ４６を形成することができる。また、段差のない平坦な絶縁膜４５上に、下部電極膜４７Ａ、誘電体膜４８、及び上部電極膜４９Ａを順次積層し、下部電極膜４７Ａ、誘電体膜４８、及び上部電極膜４９Ａをパターニングして薄膜キャパシタ４６を形成するため、薄膜キャパシタ４６の歩留まりを向上することができる。さらに、貫通孔３８，４０Ａ，４０Ｂ及び貫通ビア４３Ａ，４３Ｂを形成する際に発生する異物が薄膜キャパシタ４６の形成領域に付着することがなくなるため、薄膜キャパシタ４６の歩留まりを向上させることができる。
【００７１】
次いで図６の工程では、図５に示した構造体の上面側を覆うように絶縁膜５２を形成する。次いで、絶縁膜４５を露出する開口部５３Ａと、下部電極４７を露出する開口部５３Ｂと、上部電極４９を露出する開口部５４とを形成する。具体的には、例えば、スピンコート法により、絶縁膜５２として感光性ポリイミド樹脂（厚さ２μｍ）を形成する。開口部５３Ａ，５３Ｂ，５４は、感光性ポリイミド樹脂を露光、現像処理して形成する。なお、絶縁膜５２は、スピンコート法以外に、例えばスプレー法、ディップ法等により形成してもよい。
【００７２】
次いで図７の工程では、図６に示した構造体上にメッキシード層となる金属膜５５を形成する。具体的には、例えば、スパッタ法により、金属膜５５となるＴｉ膜、Ｃｕ膜、Ｎｉ膜を順次形成する。金属膜５５は、スパッタ法以外に、例えば蒸着法、ＣＶＤ法等により形成することができる。
【００７３】
次いで図８の工程では、金属膜５５上に、内部接続端子５６Ａ，５６Ｂの形成領域に対応した金属膜５５を露出するレジスト層６６を形成する。次いで、開口部５３Ａ，５３Ｂ，５４を導電材料６８で充填する。導電材料６８は、後のリフロー処理により、内部接続端子５６Ａ，５６Ｂとなる。具体的には、導電材料６８は、金属膜５５を給電層とする電解めっき法により、Ｓｎ−Ａｇはんだを析出させて形成する。
【００７４】
次いで図９の工程では、導電材料６８に覆われていない不要な金属膜５５を除去し、その後、導電材料６８を加熱によりリフローさせて、Ｓｎ−Ａｇはんだバンプからなる内部接続端子５６Ａ，５６Ｂを形成する。
【００７５】
次いで図１０の工程では、接着テープ６９を介して、図９に示した構造体の第１の主面側（内部接続端子５６Ａ，５６Ｂが形成された側）に保持基板７０を貼り付け、第２の主面側からＳｉ基板３６を薄板化する。具体的には、例えば、グラインダーによりＳｉ基板３６を５０μｍの厚さまで薄板化する。Ｓｉ基板３６を薄板化後、接着テープ６９は除去する。接着テープ６９には、例えば、紫外線を照射することで接着性が低下するＵＶテープを用いることができる。Ｓｉ基板３６の薄板化には、例えば研削法やエッチング法等を用いることができる。研削法としては、例えば、バフ研磨やＣＭＰ等の研磨法や切削法等を用いることができる。エッチング法としては、例えば、ウエットエッチング法やプラズマエッチング法を用いることができる。
【００７６】
このように、貫通孔３８を形成する前にＳｉ基板３６を薄板化することにより、貫通孔３８のアスペクト比を小さくして、ＩＣＰ（Induction  Coupling  Plasma）法よりもコストの安価なプラズマエッチング法やウエットエッチング法を用いて貫通孔３８を形成することが可能となり、半導体装置１１の製造コストを低減することができる。
【００７７】
次いで図１１の工程では、Ｓｉ基板３６の第２の主面側から直径Ｒ１の貫通孔３８を形成する。具体的には、例えば、貫通孔３８は、フッ化水素と硝酸の混合液をエッチング液とするウエットエッチング法により形成できる。また、他のエッチング液を用いたウエットエッチング法やプラズマエッチング法を用いてもよい。貫通孔３８の直径Ｒ１は、例えば、１００μｍとすることができる。
【００７８】
次いで図１２の工程では、貫通孔３８を充填すると共に、Ｓｉ基板３６の下面３６Ｂを覆う絶縁材３９を塗布し、次いで、絶縁材３９を硬化させる。具体的には、例えば、スピンコート法により、耐熱性樹脂であるエポキシ樹脂を絶縁材３９として塗布し、続いて、エポキシ樹脂を２００℃の温度で熱硬化させる。絶縁材３９は、スピンコート法以外の方法、例えばスプレー法、ディップ法等の方法により塗布してもよい。
【００７９】
このように、Ｓｉ基板３６の下面３６Ｂを覆うと同時に、貫通孔３８を充填するように絶縁材３９を形成することにより、Ｓｉ基板３６の下面３６Ｂに形成する絶縁材と貫通孔３８を充填する絶縁材とをそれぞれ別々に形成した場合と比較して、半導体装置１１の製造工程を簡略化することができる。
【００８０】
また、貫通孔３８を充填する絶縁材３９として低誘電率樹脂、耐熱性樹脂、感光性樹脂等の樹脂材を用いることで、貫通ビア４３Ａ，４３Ｂを形成するための貫通孔４０Ａ，４０Ｂを容易に形成することができ、半導体装置１１の製造コストを低減することができる。なお、Ｓｉ基板３６の下面３６Ｂに設ける絶縁材と、貫通孔３８を充填する絶縁材とをそれぞれ別々に形成してもよい。この場合、Ｓｉ基板３６の下面３６Ｂに設ける絶縁材と、貫通孔３８を充填する絶縁材とが異なってもよい。
【００８１】
次いで図１３の工程では、貫通孔３８に充填された絶縁材３９に金属膜５５を露出する直径７０μｍの貫通孔４０Ａ，４０Ｂを形成する。具体的には、貫通孔４０Ａ，４０Ｂは、絶縁材３９として耐熱性樹脂または低誘電率樹脂を用いて、ＡｒＦエキシマレーザ加工法により形成する。また、貫通孔４０Ａ，４０Ｂは、ＡｒＦエキシマレーザ以外のレーザ加工法やプラズマエッチング法等を用いて形成してもよい。なお、絶縁材３９として感光性樹脂を用いた場合には、貫通孔４０Ａ，４０Ｂに対応した部分の絶縁材３９を感光、現像することで貫通孔４０Ａ，４０Ｂを形成することができる。
【００８２】
次いで図１４の工程では、図７〜図９に示した工程と同様な手法により、金属膜４１、貫通ビア４３Ａ，４３Ｂ、及び外部接続端子４４を形成する。この際、貫通ビア４３Ａ，４３Ｂ及び外部接続端子４４は同時に形成する。
【００８３】
このように、貫通ビア４３Ａ，４３Ｂ及び外部接続端子４４を同時に形成することで、半導体装置１１の製造工程を簡略化して、製造コストを低減することができる。また、Ｓｉ基板３６の薄板化後に、貫通ビア４３Ａ，４３Ｂを形成することで、半導体チップ２０と回路基板１２との間を接続する貫通ビア４３Ａ，４３Ｂの長さが短くなるため、外部接続端子４４に接続される回路基板１２（図示せず）と半導体チップ２０との間の高周波信号の伝送を高速で行なうことができる。また、薄板化されたＳｉ基板３６に貫通孔４０Ａ，４０Ｂを形成するため、貫通ビア４３Ａ，４３Ｂの加工時間を短縮して、製造コストを低減することができる。
【００８４】
次いで、例えばダイサーによりＳｉ基板３６を切断してインターポーザ３０を形成する。その後、インターポーザ３０の内部接続端子５６Ａ，５６Ｂに半導体チップ２０の接続パッド３２Ａ，３２Ｂをそれぞれ接続することで、半導体装置１１が製造される。
【００８５】
本実施の形態に係る製造方法によれば、Ｓｉ基板３６を薄板化することにより、貫通孔３８の形成する際に厚さ方向の加工量が少なくなるため、貫通孔３８を容易に形成でき、加工時間を短縮化できる。また、ウエットエッチング法やプラズマエッチング法により貫通孔３８を形成することが可能となるため、従来のＩＣＰ法よりも極めて安価なコストで貫通孔３８を形成できる。さらに、貫通孔３８に低誘電率樹脂、耐熱性樹脂、感光性樹脂等の絶縁材を充填し、レーザビア加工により貫通ビア４３Ａ，４３Ｂのための貫通孔４０Ａ，４０Ｂを形成するので、加工コストが安価になる。これらの理由により、従来よりも安価な製造コストで半導体装置１１を製造できる。
【００８６】
また、本実施の形態に係る製造方法によれば、Ｓｉ基板３６に貫通孔３８を形成する前に薄膜キャパシタ４６を形成するので、薄膜キャパシタ４６の加工が容易になる。また、薄膜キャパシタ４６を形成する前に貫通孔３８等を形成した従来の製造方法と比較して、貫通孔３８を形成した際に発生するダストや異物等が、薄膜キャパシタ４６に、絶縁不良等の悪影響を及ぼすことを回避でき、薄膜キャパシタ４６の歩留まりを向上できる。
【００８７】
先に説明した図３〜図１４の製造工程により作製したインターポーザの電気特性及び信頼性の評価を行った。なお、インターポーザは、各製造工程で具体的に示した条件を用いて作製した。電気特性については、容量密度が４μＦ／ｃｍ2、ＥＳＲ（等価直列抵抗）が０．０１Ω、ＥＳＬ（等価直列インダクタンス）が１０ｐＨ、絶縁耐圧が２０Ｖ以上という結果であった。この結果によれば、大容量で、かつＥＳＬが低減された薄膜キャパシタ４６を有するインターポーザを形成できることが確認できた。
【００８８】
また、信頼性の評価として、温度１２１℃、相対湿度８５％、印加電圧３Ｖ、試験時間４８時間の条件で高温高湿負荷試験を行った。試験後の絶縁抵抗は１０ＭΩ以上であり、インターポーザは高温高湿下においても十分に信頼性を有することが確認できた。
【００８９】
図１５は、第１の実施の形態の第１変形例に係る半導体装置の断面図である。図１５中、先に説明した第１の実施の形態の半導体装置に対応する部分には同一の符号を参照し、その説明を省略する。
【００９０】
図１５を参照するに、半導体装置８０は、半導体チップ２０と、インターポーザ７５とを有した構成されている。半導体装置８０は、貫通ビア４３Ａ，４３Ｂと対応する外部接続端子４４とを別々に形成し、貫通ビア４３Ａ，４３Ｂと外部接続端子４４との間にパッド７８を形成した以外は第１の実施の形態の半導体装置と同様に構成される。
【００９１】
貫通ビア４３Ａ，４３Ｂは、導電性ペーストを貫通孔４０Ａ，４０Ｂに充填することで形成されている。導電性ペーストには、例えばカーボン、銀、銅等の導電性を有した粒子を、粘性のあるバインダに混ぜたものを用いることができる。
【００９２】
パッド７８は、貫通ビア４３Ａ，４３Ｂ及び外部接続端子４４と電気的に接続されるよう絶縁材３９の面３９Ａに形成されている。パッド７８には、例えば、Ｔｉ膜、Ｃｕ膜、Ｎｉ膜を順次積層した積層膜を用いることができる。外部接続端子４４は、パッド７８上に形成されており、パッド７８を介して、貫通ビア４３Ａ，４３Ｂと電気的に接続されている。
【００９３】
図１６及び図１７は、第１の実施の形態の第１変形例に係る半導体装置の製造工程を示す図である。以下、図面を参照しつつ半導体装置８０の製造方法について説明する。
【００９４】
始めに、先に説明した図３〜図１３の工程により、貫通孔４０Ａ，４０Ｂを形成する。次いで図１６の工程では、貫通孔４０Ａ，４０Ｂに導電性ペーストを充填する。次いで、導電性ペーストを硬化させて、貫通ビア４３Ａ，４３Ｂを形成する。具体的には、スクリーン印刷法により、導電性ペーストを充填し、その後、２００℃の温度で導電性ペーストを熱硬化させる。
【００９５】
次いで図１７の工程では、図７〜図９に示した工程と同様な手法により、絶縁材３９の面３９Ａにパッド７８と、外部接続端子４４とを順次形成する。次いで、ダイシングによりＳｉ基板３６を切断することで、インターポーザ７５を形成し、その後、このインターポーザ７５に半導体チップ２０を接続することで、図１５に示すような半導体装置８０が製造される。
【００９６】
第１変形例に係る半導体装置８０は、半導体装置１１と同様な効果を得ることができる。先に説明した図３〜図１２、図１６、及び図１７の製造工程により作製した第１変形例に係るインターポーザの電気特性及び信頼性の評価を行った。なお、第１変形例に係るインターポーザは、各製造工程で具体的に示した条件を用いて作製した。電気特性については、容量密度が４μＦ／ｃｍ2、ＥＳＲ（等価直列抵抗）が０．０１Ω、ＥＳＬ（等価直列インダクタンス）が１０ｐＨ、絶縁耐圧が２０Ｖ以上という結果であった。この結果によれば、大容量で、かつＥＳＬが低減された薄膜キャパシタ４６を有するインターポーザを形成できることが確認できた。
【００９７】
また、信頼性の評価として、温度１２１℃、相対湿度８５％、印加電圧３Ｖ、試験時間４８時間の条件で高温高湿負荷試験を行った。試験後の絶縁抵抗は１０ＭΩ以上であり、第１変形例に係るインターポーザは高温高湿下においても十分に信頼性を有することが確認できた。
【００９８】
図１８は、第１の実施の形態の第２変形例に係る半導体装置の断面図である。図１８中、先に説明した第１の実施の形態の半導体装置に対応する部分には同一の符号を参照し、説明を省略する。
【００９９】
図１８を参照するに、半導体装置９０は、半導体チップ２０と、インターポーザ９５とを有している。半導体装置９０は、貫通孔４０Ａ，４０Ｂに対応する絶縁材３９及び絶縁膜４５とパッド９３の形成位置に対応する絶縁材３９とに金属膜９２を形成し、めっき法により貫通ビア４３Ａ，４３Ｂを形成し、貫通ビア４３Ａ，４３Ｂと対応する金属膜９２上及び貫通ビア４３Ａ，４３Ｂにパッド９３を形成し、パッド９３上に外部接続端子４４を設けた以外は第１の実施の形態の第１変形例の半導体装置と同様に構成される。
【０１００】
金属膜９２は、パッド９３の形成領域に対応する絶縁材３９の面３９Ａと、貫通孔４０Ａ，４０Ｂとに形成されている。金属膜９２は、貫通ビア４３Ａ，４３Ｂ及び内部接続端子５６Ａ，５６Ｂと電気的に接続されている。金属膜９２は、電解めっき法により貫通ビア４３Ａ，４３Ｂ及びパッド９３を形成する際の給電層となる。金属膜９２の材料には、例えばＴｉ、Ｃｒ、Ｃｕ等を用いることができる。
【０１０１】
パッド９３は、絶縁材３９の面３９Ａに形成された金属膜９２と貫通ビア４３Ａ，４３Ｂを覆うように形成されている。パッド９３の材料には、例えば、Ｎｉを用いることができる。
【０１０２】
外部接続端子４４は、パッド９３を覆うように形成されている。外部接続端子４４は、パッド９３を介して貫通ビア４３Ａ，４３Ｂと電気的に接続されている。
【０１０３】
このような構成とされた半導体装置９０においても第１の実施の形態の半導体装置と同様な効果を得ることができる。また、上記製造工程により形成したインターポーザ９５の電気特性及び信頼性について評価を行った結果、第１の実施の形態のインターポーザと同様な良好な結果が得られた。
【０１０４】
図１９〜図２２は、第１の実施の形態の第２変形例に係る半導体装置の製造工程を示す図である。以下、図面を参照しつつ半導体装置９０の製造方法を説明する。
【０１０５】
始めに、先に説明した図３〜図１１の工程により、Ｓｉ基板３６を薄板化し、貫通孔３８を形成する。具体的には、Ｓｉ基板３６を薄板化し、塩素系のガスを用いたプラズマエッチング法により、Ｓｉ基板３６に直径Ｒ１（＝２００μｍ）の貫通孔３８を形成する。
【０１０６】
次いで図１２の工程では、具体的には、貫通孔３８を充填すると共に、Ｓｉ基板３６の下面３６Ｂを覆う絶縁材３９として感光性ポリイミド樹脂を塗布する。次いで、感光性ポリイミド樹脂を紫外線により硬化させる。
【０１０７】
次いで図１３の工程では、具体的には、貫通孔４０Ａ，４０Ｂの形成領域に対応した絶縁材３９をフォトリソグラフィ法により露光、現像する。次いで、貫通孔４０Ａ，４０Ｂが形成される領域に対応した絶縁膜４５をフッ化水素溶液によりウエットエッチングして、直径が５０μｍの貫通孔４０Ａ，４０Ｂを形成する。
【０１０８】
貫通孔４０Ａ，４０Ｂを形成後、続く、図１９の工程では、貫通孔４０Ａ，４０Ｂ及び絶縁材３９の面３９Ａに金属膜９２を形成する。次いで、金属膜９２にパッド９３及び外部接続端子４４の形成領域を露出するレジスト層９６を形成する。金属膜９２は、例えばスパッタ法、無電解めっき法、蒸着法、ＣＶＤ法等を用いて形成する。
【０１０９】
次いで、図２０の工程では、貫通孔４０Ａ，４０Ｂに貫通ビア４３Ａ，４３Ｂを形成する。具体的には、電解めっき法により、貫通孔４０Ａ，４０ＢにＣｕめっき膜を析出させて、貫通ビア４３Ａ，４３Ｂを形成する。次いで、レジスト層９６に露出された金属膜９２及び貫通ビア４３Ａ，４３Ｂに、パッド９３を形成する。具体的には、電解めっき法により、パッド９３となるＮｉ膜を形成する。
【０１１０】
次いで、図２１の工程では、パッド９３上に導電材料９８を形成する。具体的には、パッド９３上にＳｎ−Ａｇはんだからなる導電材料９８を形成する。導電材料９８は、後にリフローされて、外部接続端子４４となる。
【０１１１】
次いで図２２の工程では、パッド９３に覆われていない不要な金属膜９２を除去する。次いで、導電材料９８を加熱によりリフローさせて、外部接続端子４４を形成する。その後、ダイシングによりＳｉ基板３６を切断してインターポーザ９５を形成し、このインターポーザ９５に半導体チップ２０を接続することで、半導体装置９０が製造される。
【０１１２】
第２変形例に係る半導体装置９０は、第１実施の形態の半導体装置と同様な効果を得ることができる。図３〜図１３及び図１９〜図２２の製造工程により作製した第２変形例に係るインターポーザの電気特性及び信頼性の評価を行った結果、第１の実施の形態のインターポーザと同様な良好な結果が得られた。なお、第２変形例に係るインターポーザは、各製造工程で具体的に示した条件を用いて作製した。
【０１１３】
（第２の実施の形態）
図２３は、本発明の第２の実施の形態に係る半導体装置の断面図である。図２３中、先に説明した第１の実施の形態の半導体装置と同一構成部分には同一の参照符号を付し、説明を省略する。
【０１１４】
図２３を参照するに、本実施の形態に係る半導体装置１００は、受動素子である抵抗素子１０２を設けた以外は、第１の実施の形態の半導体装置と同様に構成される。
【０１１５】
抵抗素子１０２は、一対の電極１０３，１０４と、抵抗体１０５とより構成され、インターポーザ３０に形成されている。電極１０３は、絶縁膜５２上に形成されており、内部接続端子５６Ａと電気的に接続されている。これにより、電極１０３は、内部接続端子５６Ａを介して、薄膜キャパシタ４６及び外部接続端子４４と電気的に接続されている。
【０１１６】
電極１０４は、絶縁膜５２上に形成されており、内部接続端子５６Ｂと電気的に接続されている。これにより、電極１０４は、内部接続端子５６Ｂを介して、薄膜キャパシタ４６及び外部接続端子４４と電気的に接続されている。
【０１１７】
抵抗体１０５は、電極１０３，１０４間を接続するように形成されている。抵抗体１０５は、電極１０３，１０４間を通過する電流に抵抗を負荷する。また、内部接続端子５６Ａ，５６Ｂ間に、他の受動素子として導電材料からなるインダクタ素子をさらに設けてもよい。例えばミアンダ形状とされたインダクタ素子を用いることができる。
【０１１８】
このように、薄膜キャパシタ４６を備えた半導体装置１００に、抵抗素子１０２やインダクタ素子からなる受動素子を設けることで、半導体装置１００のインピーダンスを最適化して、半導体装置１００を高周波動作させることができる。
【０１１９】
（第３の実施の形態）
図２４は、本発明の第３の実施の形態に係る半導体装置の断面図である。図２４を参照するに、半導体装置１１０は、内部回路である半導体回路１１２が形成された半導体基板１１１と、半導体基板１１１を貫通する貫通ビア１１３と、貫通ビア１１３の両端部に形成された外部接続端子１１４，１１５とを有した構成とされている。半導体回路１１２は能動素子を含んでもよい。
【０１２０】
半導体基板１１１は、薄板化されており、その厚さＭ２は第１の実施の形態で説明したＳｉ基板３６の厚さＭ１と同様な値とされている。
【０１２１】
半導体回路１１２は、貫通ビア１１３と電気的に接続されている。貫通ビア１１３は、第１の実施の形態で説明した貫通ビア４３Ａ，４３Ｂと同様な手法（図１０〜図１３参照）により形成されている。つまり、貫通ビア１１３は、半導体基板１１１を薄板化した後に形成する。これにより、第１の実施の形態の半導体装置と同様に、貫通ビア１１３を形成するための貫通孔を容易に形成することができる。貫通ビア１１３の材料は、第１の実施の形態で説明した貫通ビアの材料と同様なものを用いることができる。また、貫通ビア１１３が形成される貫通孔の直径は、例えば７０μｍに形成することができる。
【０１２２】
外部接続端子１１４は、貫通ビア１１３の上端部に形成されており、外部接続端子１１５は、貫通ビア１１３の下端部に形成されている。外部接続端子１１４は、貫通ビア１１３を介して外部接続端子１１５と電気的に接続されている。外部接続端子１１４，１１５は、他の半導体装置１１８，１１９と接続するための端子である。各半導体装置１１８，１１９は、半導体装置１１０と同様に半導体基板１１１が薄板化されており、貫通ビア１１３及び外部接続端子１１４，１１５が設けられている。
【０１２３】
本実施の形態の半導体装置１１０によれば、薄板化した半導体基板１１１に貫通ビア１１３を形成することにより、貫通ビア１１３を半導体基板１１１に容易に形成することができる。また、半導体基板１１１を貫通する貫通ビア１１３と、貫通ビア１１３の両端に形成された外部接続端子１１４，１１５とを設けることにより、他の半導体装置１１８，１１９を積み重ねて接続することが可能となり、半導体装置１１０の実装密度を向上させることができる。
【０１２４】
（第４の実施の形態）
図２５は、本発明の第４の実施の形態に係る半導体装置の断面図である。図２５中、先に説明した第１の実施の形態の半導体装置と同一構成部分には同一の符号を参照し、その説明を省略する。
【０１２５】
図２５を参照するに、本実施の形態に係る半導体装置１２０は、半導体チップ２０と、半導体チップ２０が実装される回路基板１２１等から構成されている。
【０１２６】
半導体チップ２０は、接続パッド３２Ａ，３２Ｂ，３２Ｃを有する。接続パッド３２Ａは、電源用の接続パッドであり、はんだボール１３７を介して回路基板１２１の内部接続端子１３６Ａと電気的に接続されている。接続パッド３２Ｂは、グラウンド用の接続パッドであり、はんだボール１３７を介して回路基板１２１の内部接続端子１３６Ｂと電気的に接続されている。接続パッド３２Ｃは、信号用の電極パッドであり、はんだボール１３７を介して回路基板１２１の内部接続端子１３６Ｃと電気的に接続されている。はんだボール１３７の材料としては、導電材料を用いることができ、例えばＳｎ−Ａｇはんだを用いることができる。
【０１２７】
回路基板１２１は、多層配線構造体１２２と、キャパシタ構造体１２３と、絶縁膜１３２と、貫通ビア１３３Ａ〜１３３Ｃと、内部接続端子１３６Ａ〜１３６Ｃ等から構成される。回路基板１２１としては、例えば、プリント配線板やセラミック回路基板等の基板を用いることができる。
【０１２８】
多層配線構造体１２２は、積層された複数の絶縁層１３８及び配線１３９と、貫通ビア１４０と、パッド１４２と、外部接続端子１４４等から構成される。
【０１２９】
貫通ビア１４０は、積層された複数の絶縁層１３８を貫通するように設けられている。貫通ビア１４０は、一方の端部がパッド１４２と接続されており、他方の端部が外部接続端子１４４と接続されている。また、貫通ビア１４０は、配線１３９と電気的に接続されている。配線１３９及び貫通ビア１４０の材料としては、導電材料を用いることができ、具体的には、例えば、Ｃｕ、Ｎｉ等を用いることができる。
【０１３０】
パッド１４２は、キャパシタ構造体１２３が接続される側に位置する貫通ビア１４０の端部に設けられている。パッド１４２は、後述する貫通ビア１３３Ａ〜１３３Ｃのいずれか１つと電気的に接続されている。パッド１４２の材料としては、例えば、導電材料を用いることができ、具体的には、例えば、Ｎｉを用いることができる。
【０１３１】
外部接続端子１４４は、パッド１４２が設けられていない側の貫通ビア１４０の端部に設けられている。外部接続端子１４４は、例えば、図示していない他の回路基板等と接続される。
【０１３２】
キャパシタ構造体１２３は、パッド１４２が設けられた側の多層配線構造体１２２に貼り付けられており、半導体チップ２０の下方に配置されている。また、キャパシタ構造体１２３は、絶縁膜１３２に覆われている。
【０１３３】
キャパシタ構造体１２３は、Ｓｉ基板３６と、絶縁膜４５と、薄膜キャパシタ４６と、保護膜１２５と、垂直配線１２６，１２７と、パッド電極１２８，１２９とを有する。
【０１３４】
Ｓｉ基板３６は、薄板化されており、直径Ｒ２の貫通孔１２４が形成されている。貫通孔１２４は、貫通ビア１３３Ａ〜１３３Ｃの形成位置に対応している。貫通孔１２４の直径Ｒ２は、貫通ビア１３３Ａ〜１３３Ｃの直径よりも大きくなるように形成されている。また、薄板化されたＳｉ基板３６の厚さＭ１は、貫通孔１２４の直径Ｒ２よりも小さくなるように設定されている。
【０１３５】
このように、薄板化されたＳｉ基板３６に貫通ビア１３３Ａ〜１３３Ｃの直径よりも大きい貫通孔１２４を形成することで、アスペクト比の小さい、良好な貫通孔１２４を形成することができる。
【０１３６】
貫通孔１２４の直径Ｒ２は、例えば１００μｍとすることができる。また、貫通孔１２４を形成する際の配設ピッチは、例えば１５０μｍ〜２５０μｍとすることができる。なお、貫通孔１２４の直径Ｒ２及び配設ピッチは、上記数値に限定されない。
【０１３７】
さらに、Ｓｉ基板３６の厚さＭ１は、３０μｍ〜１００μｍの範囲に設定することが好ましい。３０μｍより小さいとＳｉ基板３６の強度が不足し、１００μｍよりも大きいと貫通孔１２４のアスペクト比（Ｍ１／Ｒ２）が大きくなるため、貫通孔１２４の形成が困難となる。
【０１３８】
薄膜キャパシタ４６は、Ｓｉ基板３６上に絶縁膜４５を介して設けられており、貫通孔１２４に対応する位置には図示していない開口部が形成されている。薄膜キャパシタ４６は、誘電体膜４８と、これを挟む下部電極４７及び上部電極４９からなり、下部電極４７、誘電体膜４８、上部電極４９の順に絶縁膜４５上に積層されている。
【０１３９】
下部電極４７、誘電体膜４８、及び上部電極４９の材料としては、先の第１の実施の形態で挙げた材料を用いることができる。また、誘電体膜４８としては、高誘電率を有するペロブスカイト結晶構造を有する金属酸化物材料からなることが好ましい。誘電体膜４８にペロブスカイト結晶構造を有する金属酸化物材料を用いる場合は、下部電極４７の材料としてＰｔを用いることが好ましい。Ｐｔを用いることで、誘電体膜４８をエピタキシャル成長させることができ、その結果、誘電体膜の誘電率が向上する。
【０１４０】
下部電極４７は、垂直配線１２６及びパッド電極１２８を介して、内部接続端子１３６Ａと電気的に接続されている。上部電極４９は、垂直配線１２７及びパッド電極１２９を介して、内部接続端子１３６Ｂと電気的に接続されている。薄膜キャパシタ４６は、内部接続端子１３６Ａ，１３６Ｂを介して半導体チップ２０の電源用の電極パッド３２Ａ及びグラウンド用の電極パッド３２Ｂと電気的に接続されており、デカップリングキャパシタの機能を奏する。
【０１４１】
なお、図２５の右側に位置する２つの薄膜キャパシタ４６も図示していない手前側、もしくは奥側に位置する内部接続端子１３６Ａ，１３６Ｂと電気的に接続されている。
【０１４２】
保護膜１２５は、Ｓｉ基板３６上に設けられている。保護膜１２５は、薄膜キャパシタ４６を覆うと共に、貫通孔１２４を充填するように形成されている。保護膜１２５の材料としては、第１の実施の形態で説明した絶縁材３９や保護膜５１と同様な材料を用いることができる。
【０１４３】
垂直配線１２６は、接続パッド１２８の下方に配置された保護膜１２５に設けられており、下部電極４７と接続パッド１２８と電気的に接続される。垂直配線１２７は、接続パッド１２９の下方に位置する保護膜１２５に設けられており、上部電極４９と接続パッド１２９と電気的に接続される。
【０１４４】
パッド電極１２８は、垂直配線１２６が形成された保護膜１２５上に設けられており、垂直配線１２６と内部接続端子１３６Ａと電気的に接続される。パッド電極１２９は、垂直配線１２７が形成された保護膜１２５上に設けられており、垂直配線１２７と内部接続端子１３６Ｂと電気的に接続される。
【０１４５】
絶縁膜１３２は、貫通孔１２４を充填すると共に、キャパシタ構造体１２３を覆うように設けられている。絶縁膜１３２は、パッド１４２を露出させる貫通孔１４３を有する。また、Ｓｉ基板３６と各貫通ビア１３３Ａ〜１３３Ｃとの間に設けられた絶縁膜１３２の厚さＬ１は、例えば、０．０５μｍ〜５０μｍとすることができる。絶縁膜１３２としては、第１の実施の形態で説明した絶縁材３９の材料と同様な材料を用いることができる。
【０１４６】
貫通ビア１３３Ａは、内部接続端子１３６Ａの形成位置に対応した貫通孔１４３に設けられており、内部接続端子１３６Ａ及び貫通ビア１４０と電気的に接続される。貫通ビア１３３Ｂは、内部接続端子１３６Ｂの形成位置に対応する貫通孔１４３に設けられており、内部接続端子１３６Ｂ及び貫通ビア１４０と電気的に接続される。貫通ビア１３３Ｃは、内部接続端子１３６Ｃの形成位置に対応する貫通孔１４３に設けられており、内部接続端子１３６Ｃ及び貫通ビア１４０と電気的に接続される。
【０１４７】
内部接続端子１３６Ａは、貫通ビア１３３Ａが形成された絶縁膜１３２上に設けられており、パッド電極１２８及び貫通ビア１３３Ａと電気的に接続される。内部接続端子１３６Ａは、はんだボール１３７を介して、半導体チップ２０の電源用の接続パッド３２Ａと電気的に接続されている。内部接続端子１３６Ｂは、貫通ビア１３３Ｂが形成された絶縁膜１３２上に設けられており、パッド電極１２９及び貫通ビア１３３Ｂと電気的に接続される。内部接続端子１３６Ｂは、はんだボール１３７を介して、半導体チップ２０のグラウンド用の接続パッド３２Ｂと電気的に接続されている。内部接続端子１３６Ｃは、貫通ビア１３３Ｃの形成位置に対応する絶縁膜１３２上に設けられており、貫通ビア１３３Ｃと電気的に接続されている。内部接続端子１３６Ｃは、はんだボール１３７を介して、半導体チップ２０の信号用の接続パッド３２Ｃと電気的に接続されている。
【０１４８】
本実施の形態の半導体装置によれば、Ｓｉ基板３６の厚さＭ１が貫通孔１２４の直径Ｒ２と同等かそれよりも小さいので、精度が良好な貫通孔１２４を設けることができ、さらなる高密度化に対応可能な半導体装置１２０が実現される。
【０１４９】
また、薄膜キャパシタ４６が半導体チップ２０に近接して設けられているので、等価直列インダクタンスが低減され、半導体チップ２０の高周波動作が可能な半導体装置１２０が実現される。
【０１５０】
なお、本実施の形態では、薄膜キャパシタ４６をデカップリングキャパシタとして用いる場合を例に挙げて説明したが、薄膜キャパシタ４６をデカップリングキャパシタ以外のキャパシタとして用いてもよい。
【０１５１】
図２６〜図３５は、第４の実施の形態に係る半導体装置の製造工程を示す図である。以下、図面を参照しつつ本実施の形態に係る半導体装置１２０の製造方法を説明する。
【０１５２】
最初に、図２６の工程では、表面に熱酸化膜が形成されたＳｉ基板３６上に、スパッタ法により、絶縁膜４５を形成し、さらに、下部電極膜４７Ａ、誘電体膜４８、上部電極膜４９Ａを順次形成する。絶縁膜４５は、密着層となる膜である。
【０１５３】
具体的には、例えば、マルチターゲットＤＣ−ＲＦマグネトロンスパッタ装置を用いて、ＳｉＯ2膜が形成されたＳｉ基板３６上に、基板温度を２００℃に設定して絶縁膜４５として非晶質アルミナ膜（厚さ５０ｎｍ）を形成する。次いで、基板温度を２００℃に設定して下部電極膜４７ＡとしてＰｔ膜（厚さ１００ｎｍ）を形成する。次いで、基板温度を６００℃に設定して誘電体膜４８としてＢＳＴ膜（厚さ１００ｎｍ）を形成する。次いで、基板温度を２５℃に設定し、上部電極膜４９ＡとしてＩｒＯｘ膜及びＡｕ膜（厚さ１００ｎｍ）を順次形成する。これらの積層膜４５、４７Ａ、４８、４９Ａは、スパッタ法以外に、例えば蒸着法、ＣＶＤ法等により形成してもよい。
【０１５４】
次いで図２７の工程では、イオンミリング法により、上部電極膜４９Ａ、誘電体膜４８、及び下部電極膜４７Ａを一括してパターニングして、下部電極４７、誘電体膜４８、及び上部電極４９からなる薄膜キャパシタ４６を形成する。次いで、薄膜キャパシタ４６を酸素雰囲気中で加熱処理を行い、誘電体膜４８やＩｒＯｘ膜中の熱歪み等の除去や酸素欠損箇所に酸素原子を補う。なお、下部電極４７、誘電体膜４８、上部電極４９は、それぞれ下部電極膜４７Ａ、誘電体膜４８、上部電極膜４９Ａがパターニングされたものである。
【０１５５】
このように、Ｓｉ基板３６に貫通孔１２４を形成する前に薄膜キャパシタ４６を形成することにより、３００℃〜１０００℃という高温で誘電体膜４８を形成することが可能となり、誘電率が高く、大容量で、信頼性の高い薄膜キャパシタ４６を形成することができる。
【０１５６】
また、段差のない平坦な絶縁膜４５上に下部電極膜４７Ａ、誘電体膜４８、上部電極膜４９Ａを順次積層後、これら積層膜４７Ａ，４８，４９Ａを一括してパターニングするため、薄膜キャパシタ４６の歩留まりを向上させることができる。
【０１５７】
さらに、開口部１４５、貫通孔１２４，１４３、及び貫通ビア１３３Ａ〜１３３Ｃを形成する際に発生するダストや異物が薄膜キャパシタ４６の形成領域に対応する絶縁膜４５上に付着することが回避されるため、薄膜キャパシタ４６の歩留まりを向上させることができる。
【０１５８】
次いで図２８の工程では、薄膜キャパシタ４６及び絶縁膜４５を覆うように保護膜１２５を形成する。この際、保護膜１２５には、下部電極４７を露出する開口部１２５Ａと、上部電極４９を露出する開口部１２５Ｂと、絶縁膜４５を露出する開口部１２５Ｃとを形成する。具体的には、例えば、スピンコート法により、保護膜１２５として感光性ポリイミド樹脂（厚さ２μｍ）を塗布し、開口部１２５Ａ〜１２５Ｃを露光、現像処理して形成する。なお、保護膜１２５は、スピンコート法以外に、例えばスプレー法、ディップ法等により形成してもよい。
【０１５９】
また、保護膜１２５としてＳｉ3Ｎ4膜や、ＳｉＯ2膜、アルミナ膜等を用いてもよい。その場合は、例えば、ＲＦマグネトロンスパッタ装置を用いて、保護膜１２５を形成し、次いで、イオンミリング法により、開口部１２５Ａ〜１２５Ｃを形成し、次いで、酸素雰囲気中で保護膜１２５をポストアニールする。この場合、保護膜１２５は、スパッタ法以外に、例えば蒸着法、ＣＶＤ法等により形成することができる。
【０１６０】
次いで図２９の工程では、開口部１２５Ａに垂直配線１２６と、開口部１２５Ｂに垂直配線１２７と、パッド電極１２８，１２９とを同時に形成する。具体的には、図２８に示した構造体上に、例えば、スパッタ法により、メッキシード層としてＴｉ膜、Ｃｕ膜を順次形成し、その後、メッキシード層上にパッド電極１２８，１２９が形成される領域を露出する開口部を備えたレジスト層を形成し、電解めっき法によりメッキシード層上にめっき膜を析出させることで行う。垂直配線１２６，１２７及びパッド電極１２８，１２９形成後、レジスト層を除去し、次いで、めっき膜が形成されていない不要なメッキシード層を除去する。めっき膜としては、例えば、Ｃｕめっき膜を用いることができる。また、メッキシード層は、スパッタ法以外に、例えば蒸着法、スパッタ法、ＣＶＤ法等により形成することができる。
【０１６１】
次いで図３０の工程では、Ｓｉ基板３６の第１の主面側から、開口部１２５Ｃから露出した絶縁膜４５と、開口部１２５Ｃに対応するＳｉ基板３６とをエッチングして、Ｓｉ基板３６に直径Ｒ２の開口部１４５を形成する。開口部１４５は、貫通孔１２４と略等しい深さを有しており、Ｓｉ基板３６が薄板化された際、貫通孔１２４となる。エッチング法としては、例えば、ウエットエッチング法やプラズマエッチング法を用いることができる。ウエットエッチング法に用いるエッチング液としては、例えば、フッ化水素と硝酸の混合液を用いることができる。
【０１６２】
次いで図３１の工程では、接着テープ６９を介して、図３０に示す構造体の第１の主面側を保持基板７０に貼り付け、第２の主面側からＳｉ基板３６を薄板化する。これにより、開口部１４５がＳｉ基板３６の第２の主面に露出されて貫通孔１２４が形成され、Ｓｉ基板３６上に薄膜キャパシタ４６を備えたキャパシタ構造体１２３が製造される。
【０１６３】
具体的には、例えば、グラインダーによりＳｉ基板３６の厚さＭ１が５０μｍになるまで薄板化する。Ｓｉ基板３６を薄板化後、接着テープ６９は除去する。接着テープ６９には、例えば、紫外線を照射することで接着性が低下するＵＶテープを用いることができる。Ｓｉ基板３６の薄板化には、例えば研削法やエッチング法等を用いることができる。研削法としては、例えば、バフ研磨やＣＭＰ等の研磨法や切削法等を用いることができる。エッチング法としては、例えば、ウエットエッチング法やプラズマエッチング法を用いることができる。接着テープ６９は、Ｓｉ基板３６を薄板化後に除去する。
【０１６４】
このように、Ｓｉ基板３６の第１の主面側から貫通孔１２４と略等しい深さを有する開口部１４５を形成後、開口部１４５が露出するまでＳｉ基板３６を薄板化して貫通孔１２４を形成することで、貫通孔のアスペクト比（Ｍ１／Ｒ２）を小さくすることができる。これにより、Ｓｉ基板３６に貫通孔１２４を容易に形成することが可能となるため、半導体装置１２０の製造コストを低減させることができる。
【０１６５】
また、開口部１４５をＩＣＰ（Induction  Coupling  Plasma）法よりもコストの安価なプラズマエッチング法やウエットエッチング法を用いて形成することにより、半導体装置１２０の製造コストを低減することができる。
【０１６６】
次いで図３２の工程では、貫通孔１２４がパッド１４２を露出するように、キャパシタ構造体１２３を多層配線構造体１２２に貼り付ける。キャパシタ構造体１２３は、例えば、エポキシ系接着剤により多層配線構造体１２２に貼り付ける。
【０１６７】
次いで図３３の工程では、キャパシタ構造体１２３を覆うと共に、貫通孔１２４を充填するように絶縁膜１３２を形成し、次いで、絶縁膜１３２を硬化させる。具体的には、例えば、スピンコート法により、耐熱性樹脂であるエポキシ樹脂を絶縁膜１３２として塗布し、続いて、エポキシ樹脂を２００℃の温度で熱硬化させる。絶縁膜１３２は、スピンコート法以外の方法、例えばスプレー法、ディップ法等により塗布してもよい。また、フィルム状の樹脂層を用いてもよい。絶縁膜１３２の材料としては、第１の実施の形態で説明した絶縁材３９と同様な材料を用いることができる。
【０１６８】
次いで図３４の工程では、絶縁膜１３２にパッド電極１２８を露出する開口部１３２Ａと、パッド電極１２９を露出する開口部１３２Ｂと、パッド１４２を露出する貫通孔１４３とを形成する。具体的には、絶縁膜１３２として耐熱性樹脂または低誘電率樹脂を用いて、ＡｒＦエキシマレーザ加工法により形成する。また、開口部１３２Ａ，１３２Ｂ及び貫通孔１４３は、ＡｒＦエキシマレーザ以外のレーザ加工法やプラズマエッチング法等を用いて形成してもよい。なお、絶縁膜１３２として感光性樹脂を用いた場合、開口部１３２Ａ，１３２Ｂ及び貫通孔１４３に対応する絶縁膜１３２を感光、現像することで形成する。
【０１６９】
このように、貫通孔１２４に低誘電率樹脂、耐熱性樹脂、感光性樹脂等の絶縁材を充填し、レーザビア加工により貫通ビア１３３Ａ〜１３３Ｃのための貫通孔１４３を形成することで、製造コストが安価になる。
【０１７０】
次いで図３５の工程では、先に説明した図２９の工程と同様な手法により、貫通ビア１３３Ａ〜１３３Ｃと内部接続端子１３６Ａ〜１３６Ｃとを同時に形成する。これにより、キャパシタ構造体１２３を備えた回路基板１２１が製造される。
【０１７１】
このように、貫通ビア１３３Ａ〜１３３Ｃと内部接続端子１３６Ａ〜１３６Ｃとを同時に形成することで、製造工程を簡略化して、半導体装置１２０の製造コストを低減することができる。また、Ｓｉ基板３６の薄板化後に、貫通ビア１３３Ａ〜１３３Ｃを形成することで、貫通ビア１３３Ａ〜１３３Ｃの深さが短くなるため、内部接続端子１３６Ａ〜１３６Ｃに接続される半導体チップ２０と外部接続端子１４４に接続される他の回路基板（図示せず）との間の高周波信号の伝送を高速で行なうことができる。
【０１７２】
さらに、貫通孔１２４のアスペクト比（Ｍ１／Ｒ２）を小さくすることで、貫通ビア１３３Ａ〜１３３Ｃの形成時間を短縮して、生産性を向上させることができる。
【０１７３】
その後、回路基板１２１の内部接続端子１３６Ａ〜１３６Ｃと半導体チップ２０の接続パッド３２Ａ〜３２Ｃとをそれぞれ接続することで、半導体装置１２０が製造される。
【０１７４】
本実施の形態に係る半導体装置の製造方法によれば、薄膜キャパシタ４６が形成された側のＳｉ基板３６に貫通孔１２４と略等しい深さの開口部１４５を形成し、その後、開口部１４５が露出するまでＳｉ基板３６を薄板化して貫通孔１２４を形成するため、貫通孔１２４のアスペクト比を小さくすることができる。これにより、Ｓｉ基板に貫通孔１２４を容易に形成することが可能となるため、半導体装置１２０の製造コストを低減することができる。
【０１７５】
また、開口部形成工程の前に薄膜キャパシタ形成工程を行なうため、高温で薄膜キャパシタ４６の誘電体膜を形成することが可能となり、誘電率が高く、大容量で、信頼性の高い薄膜キャパシタ４６を形成することができる。
【０１７６】
さらに、貫通孔１２４を形成した際に発生するダストや異物等が薄膜キャパシタ４６に付着することが回避されるため、薄膜キャパシタ４６の歩留まりを向上させることができる。
【０１７７】
図３６及び図３７は、第４の実施の形態に係る半導体装置の製造工程の変形例を示す図である。
【０１７８】
本実施の形態に係る半導体装置の製造方法では、薄板化する前のＳｉ基板３６に開口部１４５を形成し、その後、開口部１４５が露出するまでＳｉ基板３６を薄板化することで貫通孔１２４を形成したが、図３６に示すように、図２９に示した構造体のＳｉ基板３６の上面３６Ａ側を接着テープ６９により保持基板７０に貼り付け、下面３６Ｂ側からＳｉ基板３６を薄板化（基板薄板化工程）し、その後、図３７に示すように、Ｓｉ基板３６に貫通孔１２４を形成（貫通孔形成工程）してもよい。なお、貫通孔１２４は、Ｓｉ基板３６の上面３６Ａ側から形成してもよいし、下面３６Ｂ側から形成してもよい。
【０１７９】
先に説明した図２６〜図３５の製造工程により作製したキャパシタ構造体を備えた回路基板の電気特性及び信頼性の評価を行った。なお、回路基板は、図２６〜図３５の製造工程で具体的に示した条件を用いて作製した。電気特性については、容量密度が４μＦ／ｃｍ2、ＥＳＲ（等価直列抵抗）が０．０１Ω、ＥＳＬ（等価直列インダクタンス）が１０ｐＨ、絶縁耐圧が２０Ｖ以上という結果であった。この結果によれば、大容量で、かつＥＳＬが低減されたキャパシタ構造体を備えた回路基板を形成できることが確認できた。
【０１８０】
また、信頼性の評価として、温度１２１℃、相対湿度８５％、印加電圧３Ｖ、試験時間４８時間の条件で高温高湿負荷試験を行った。試験後の絶縁抵抗は１０ＭΩ以上であり、キャパシタ構造体を備えた回路基板は高温高湿下においても十分に信頼性を確保できることが確認できた。
【０１８１】
図３８は、第４の実施の形態の第１変形例に係る半導体装置の断面図である。図３８中、先に説明した第４の実施の形態の半導体装置に対応する部分には同一の符号を参照し、その説明を省略する。
【０１８２】
図３８を参照するに、半導体装置１５０は、半導体チップ２０と、回路基板１５１とを有する。回路基板１５１は、先に説明した回路基板１２１上に、さらにキャパシタ構造体１２３と、絶縁膜１３２，１５２と、貫通ビア１３３Ａ〜１３３Ｃと、内部接続端子１３６Ａ〜１３６Ｃと、ビア１５３と、パッド１５４とを設けた以外は回路基板１２１と同様に構成される。つまり、回路基板１５１は、積み重ねられた２つのキャパシタ構造体１２３を有する。
【０１８３】
以下の説明では、説明の便宜上、回路基板１５１に設けられた２つのキャパシタ構造体１２３のうち多層配線構造体１２２上に配置された一方のキャパシタ構造体１２３をキャパシタ構造体１２３−１とし、キャパシタ構造体１２３−１上に配置された他方のキャパシタ構造体１２３をキャパシタ構造体１２３−２とする。また、同様な理由により、キャパシタ構造体１２３−１上に設けられた絶縁膜１３２、貫通ビア１３３Ａ〜１３３Ｃ、及び内部接続端子１３６Ａ〜１３６Ｃを絶縁膜１３２−１、貫通ビア１３３Ａ−１〜１３３Ｃ−１、及び内部接続端子１３６Ａ−１〜１３６Ｃ−１とし、キャパシタ構造体１２３−２上に設けられた絶縁膜１３２、貫通ビア１３３Ａ〜１３３Ｃ、及び内部接続端子１３６Ａ〜１３６Ｃを絶縁膜１３２−２、貫通ビア１３３Ａ−２〜１３３Ｃ−２、及び内部接続端子１３６Ａ−２〜１３６Ｃ−２とする（図３８参照）。
【０１８４】
絶縁膜１５２は、図２５に示した構造体（回路基板１２１）の上面を覆うように設けられている。絶縁膜１５２の材料としては、例えば、第１の実施の形態で説明した絶縁材３９の材料と同様なものを用いることができる。
【０１８５】
ビア１５３は、内部接続端子１３６Ａ−１〜１３６Ｃ−１とパッド１５４との間に配置された絶縁膜１５２に設けられている。ビア１５３の一方の端部は、内部接続端子１３６Ａ−１〜１３６Ｃ−１のうちのいずれか１つと接続されており、他方の端部はパッド１５４と接続されている。ビア１５３の材料としては、導電材料を用いることができ、具体的には、例えば、Ｃｕ、Ｎｉ等を用いることができる。ビア１５３は、例えば、めっき法、蒸着法、ＣＶＤ法、スパッタ法等により形成することができる。
【０１８６】
パッド１５４は、ビア１５３の形成位置に対応した絶縁膜１５２上に設けられており、ビア１５３及び貫通ビア１３３Ａ〜１３３Ｃと電気的に接続される。
【０１８７】
キャパシタ構造体１２３−２は、パッド１５４が形成された絶縁膜１５２上に設けられている。キャパシタ構造体１２３−２は、キャパシタ構造体１２３と同様な構成とされている。絶縁膜１３２−２は、キャパシタ構造体１２３−２を覆うように設けられている。絶縁膜１３２−２は、垂直配線１２６，１２７及びパッド１５４を露出する開口部を有する。貫通ビア１３３Ａ−２〜１３３Ｃ−２は、パッド１５４上に配置された絶縁膜１３２に設けられている。貫通ビア１３３Ａ−２〜１３３Ｃ−２は、パッド１５４及び内部接続端子１３６Ａ−２〜１３６Ｃ−２と電気的に接続されている。
【０１８８】
内部接続端子１３６Ａ−２は、貫通ビア１３３Ａ−２の形成位置に対応する絶縁膜１３２−２上に設けられている。内部接続端子１３６Ａ−２は、はんたボール１３７を介して半導体チップ２０の電源用の接続パッド３２と電気的に接続されている。
【０１８９】
内部接続端子１３６Ｂ−２は、貫通ビア１３３Ｂ−２の形成位置に対応する絶縁膜１３２−２上に設けられている。内部接続端子１３６Ｂ−２は、半導体チップ２０のグラウンド用の接続パッド３２Ｂと電気的に接続されている。内部接続端子１３６Ｃ−２は、貫通ビア１３３Ｃ−２の形成位置に対応する絶縁膜１３２−２上に設けられている。内部接続端子１３６Ｃ−２は、半導体チップ２０の信号用の接続パッド３２Ｃと電気的に接続されている。
【０１９０】
本実施の形態の第１変形例に係る半導体装置によれば、多層配線構造体１２２上に２つのキャパシタ構造体１２３−１，１２３−２を積み重ねることにより、回路基板１５１の薄膜キャパシタ４６の容量を大きくすることができる。また、本実施の形態の第１変形例に係る半導体装置は、先に説明した半導体装置１２０と同様な効果を得ることができる。  なお、本実施の形態の第１変形例では、多層配線構造体１２２上に２層のキャパシタ構造体１２３−１，１２３−２を積み重ねた回路基板１５１を例に挙げて説明したが、多層配線構造体１２２上に２つ以上のキャパシタ構造体１２３を積み重ねてもよい。また、外部接続端子１４４が設けられた側に位置する多層配線構造体１２２にもキャパシタ構造体１２３を設けてもよい。
【０１９１】
このような構成とされた半導体装置１５０は、先に説明した図３５に示す構造体（回路基板１２１）を形成後、絶縁膜１５２とビア１５３とを順次形成し、続いて、先に説明した図３２〜図３５に示す製造工程と同様な処理を行うことで形成する。
【０１９２】
図３９は、第４の実施の形態の第２変形例に係る半導体装置の断面図である。図３９中、先に説明した第４の実施の形態の半導体装置に対応する部分には同一の符号を参照し、その説明を省略する。また、図３９では、回路基板１５６に設けられた複数のキャパシタ構造体１５７と半導体チップ２０との位置関係を主に示し、キャパシタ構造体１５７以外の回路基板１５６の構成要素の図示を省略する。
【０１９３】
図３９を参照するに、半導体装置１５５は、半導体チップ２０と、回路基板１５６とを有する。回路基板１５６は、半導体チップ２０の下方に近接して複数のキャパシタ構造体１５７を配置した以外は、先の図２５で説明した回路基板１２１と同様に構成される。
【０１９４】
キャパシタ構造体１５７は、半導体チップ２０の下方に近接するよう配置されており、１つの半導体チップ２０に対して複数設けられている。キャパシタ構造体１５７は、半導体チップ２０の面積よりも小さい面積とされている。
【０１９５】
キャパシタ構造体１５７は、半導体チップ２０の面積よりも小さい以外はキャパシタ構造体１２３と同様に構成される。また、図示していないがキャパシタ構造体１５７に形成された薄膜キャパシタ４６は、半導体チップ２０の電源用の接続パッド３２Ａとグラウンド用の接続パッド３２Ｂと電気的に接続されており、デカップリングキャパシタの機能を奏する。
【０１９６】
本実施の形態の第２変形例に係る半導体装置によれば、キャパシタ構造体１５７の面積を半導体チップ２０の面積よりも小さくすることにより、下部電極膜４７Ａ、誘電体膜４８Ａ、及び上部電極膜４９Ａの膜質や厚さ等のばらつきが小さくなるため、キャパシタ構造体１５７の歩留まりを向上させることができる。また、本実施の形態の第２変形例に係る半導体装置は、先に説明した半導体装置１２０と同様な効果を得ることができる。
【０１９７】
図４０は、第４の実施の形態の第３変形例に係る半導体装置の断面図である。図４０中、第４の実施の形態の半導体装置に対応する部分には同一の符号を参照し、その説明を省略する。また、図４０では、半導体チップ２０とキャパシタ構造体１２３との位置関係を主に示し、キャパシタ構造体１２３以外の回路基板１６１の構成要素の図示を省略する。
【０１９８】
図４０を参照するに、半導体装置１６０は、複数の半導体チップ２０と、複数のキャパシタ構造体１２３を備えた回路基板１６１とを有する。回路基板１６１は、例えば、ＭＣＭ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｍｏｄｕｌｅ）等の基板である。
【０１９９】
キャパシタ構造体１２３は、半導体チップ２０の下方に半導体チップ２０と近接するように配置されている。キャパシタ構造体１２３は、半導体チップ２０の面積と略等しい面積とされている。キャパシタ構造体１２３は、各半導体チップ２０に対して１つ設けられている。また、図示していないがキャパシタ構造体１２３に形成された薄膜キャパシタ４６は、半導体チップ２０の電源用の接続パッド３２Ａとグラウンド用の接続パッド３２Ｂと電気的に接続されており、デカップリングキャパシタの機能を奏する。
【０２００】
このように、複数の半導体チップ２０が実装される回路基板１６１に、半導体チップ２０と略等しい面積を有するキャパシタ構造体１２３を各半導体チップ２０に対して１つ設けてもよい。
【０２０１】
本実施の形態の第３変形例に係る半導体装置は、先に説明した半導体装置１２０と同様な効果を得ることができる。また、キャパシタ構造体１２３の代わりに、複数の半導体チップ２０のそれぞれに対して複数のキャパシタ構造体１５７を設けてもよい。
【０２０２】
図４１は、第４の実施の形態の第４変形例に係る半導体装置の断面図である。図４１中、先に説明した半導体装置１２０の構成要素に対応する部分には同一の符号を参照し、その説明を省略する。
【０２０３】
図４１を参照するに、半導体装置１６５は、半導体チップ２０と、半導体チップ２０が実装される回路基板１７０等から構成されている。
【０２０４】
回路基板１７０は、キャパシタ構造体１２３の代わりにキャパシタ構造体１７５を設けた以外は第４の実施の形態で説明した回路基板１２１と同様に構成される。
【０２０５】
キャパシタ構造体１７５は、第４の実施の形態で説明したキャパシタ構造体１２３に設けられた薄膜キャパシタ４６、垂直配線１２６，１２７、及びパッド電極１２８，１２９の代わりに、３層構造の多層薄膜キャパシタ１６６、垂直配線１７１〜１７４、及びパッド電極１７６〜１７８を設けた以外はキャパシタ構造体１２３と同様に構成される。
【０２０６】
多層薄膜キャパシタ１６６は、薄板化されたＳｉ基板３６を覆う絶縁膜４５上に設けられている。多層薄膜キャパシタ１６６は、半導体チップ２０の電源用の接続パッド３２Ａと電気的に接続されるパッド電極１７６と、半導体チップ２０の電源用の接続パッド３２Ｂと電気的に接続されるパッド電極１７７との間に配置されており、保護膜１２５により覆われている。
【０２０７】
多層薄膜キャパシタ１６６は、絶縁膜４５上に下部電極４７、誘電体膜４８、中間電極１６７−１、誘電体膜４８、中間電極１６７−２、誘電体膜４８、上部電極４９が順次積層された構成とされている。中間電極１６７−１，１６７−２は、隣り合う誘電体膜４８に挟まれるように設けられている。中間電極１６７−１，１６７−２は、第１の実施の形態で説明した下部電極４７や上部電極４９と同様な材料を用いることができる。中間電極１６７−１，１６７−２の厚さは、例えば、１００ｎｍとすることができるが、これに限定されない。
【０２０８】
薄膜キャパシタ１６６には、貫通ビア１３３Ａ〜１３３Ｃの形成位置に対応する複数の開口部１７９が形成されている。開口部１７９は、Ｓｉ基板３６から上部電極４９に向かうにつれて幅広の形状とされている。開口部１７９は、下部電極４７、誘電体膜４８、中間電極１６７−１、誘電体膜４８、中間電極１６７−２、誘電体膜４８、及び上部電極４９の側面を露出している。
【０２０９】
このような幅広の形状とされた開口部１７９を薄膜キャパシタ１６６に設けることにより、パッド電極１７６，１７７の下方に位置する電極４７，１６７−１，１６７−２，４９とパッド電極１７６，１７７とを垂直配線１７１〜１７４により電気的に接続することができる。
【０２１０】
垂直配線１７１は、パッド電極１７６の形成位置に対応する保護膜１２５に設けられており、開口部１７９に露出された下部電極４７とパッド電極１７６との間を電気的に接続する。垂直配線１７２は、垂直配線１７１の近傍に位置する保護膜１２５に設けられており、開口部１７９に露出された中間電極１６７−２とパッド電極１７６との間を電気的に接続する
垂直配線１７３は、パッド電極１７７の形成位置に対応する保護膜１２５に設けられており、開口部１７９に露出された中間電極１６７−１とパッド電極１７７との間を電気的に接続する。垂直配線１７４は、垂直配線１７３の近傍に位置する保護膜１２５に設けられており、開口部１７９に露出された上部電極４９とパッド電極１７７との間を電気的に接続する。垂直配線１７１〜１７４の材料としては、例えば、導電材料を用いることができ、具体的な導電材料としては、Ｃｕ、Ｎｉ等を用いることができる。
【０２１１】
図４２は、垂直配線の配設位置を説明するためのキャパシタ構造体の平面図である。
【０２１２】
図４２に示すように、垂直配線１７１，１７２は、貫通孔１２４の中心軸Ａ１を中心とする同心円上に複数設けられており、垂直配線１７３，１７４は、貫通孔１２４の中心軸Ａ２を中心とする同心円上に複数設けられている。
【０２１３】
垂直配線１７１〜１７４は、第４の実施の形態で説明した垂直配線１２６，１２７の材料と同様な材料を用いることができる。また、図４２では、円柱状の垂直配線１７１〜１７４を図示したが、垂直配線１７１〜１７４の形状は四角柱でもよく、上記形状に限定されない。
【０２１４】
パッド電極１７６は、垂直配線１７１，１７２の形成位置に対応する保護膜１２５上に貫通孔１２４を囲むよう設けられている。パッド電極１７６は、垂直配線１７１，１７２及び内部接続端子１３６Ａと電気的に接続されている。パッド電極１７６は、垂直配線１７１，１７２を介して、積層された電極４７，１６７−１，１６７−２，４９のうちＳｉ基板３６側から奇数番目の電極４７，１６７−２と電気的に接続されている。また、パッド電極１７６は、内部接続端子１３６Ａを介して半導体チップ２０の電源用の接続パッド３２Ａと電気的に接続される。
【０２１５】
パッド電極１７７は、垂直配線１７３，１７４の形成位置に対応する保護膜１２５上に貫通孔１２４を囲むよう設けられている。パッド電極１７７は、垂直配線１７３，１７４及び内部接続端子１３６Ｂと電気的に接続されている。パッド電極１７７は、垂直配線１７３，１７４を介して、積層された電極４７，１６７−１，１６７−２，４９のうちＳｉ基板３６側から偶数番目の電極１６７−１，４９と電気的に接続されている。また、パッド電極１７７は、内部接続端子１３６Ｂを介して半導体チップ２０のグラウンド用の接続パッド３２Ｂと電気的に接続される。
【０２１６】
このように、パッド電極１７６とＳｉ基板３６側から奇数番目の電極４７，１６７−２とを電気的に接続し、パッド電極１７７とＳｉ基板３６側から偶数番目の電極１６７−１，４９とを電気的に接続することにより、多層薄膜キャパシタ１６６に設けられた複数のキャパシタが並列接続され、多層薄膜キャパシタ１６６はデカップリングキャパシタの機能を奏する。
【０２１７】
パッド電極１７８は、貫通孔１２４の近傍に垂直配線１７１〜１７４が形成されていない保護膜１２５上に設けられている。パッド電極１７８は、半導体チップ２０の信号用の接続パッド３２Ｃと電気的に接続される。パッド電極１７６〜１７８は、第４の実施の形態で説明したパッド電極１２８，１２９と同様な材料を用いることができる。
【０２１８】
本実施の形態の第４変形例の半導体装置によれば、多層薄膜キャパシタ１６６に設けられた複数のキャパシタが並列に接続されているので、キャパシタの容量を増大させることができる。
【０２１９】
なお、本実施の形態の第４変形例では、３層構造とされた多層薄膜キャパシタ１６６を例に挙げて説明したが、キャパシタの積層数は２層でもよいし、３層以上でもよい。また、キャパシタ構造体１６５は、先に説明した図２６〜図３１の工程と同様な手法により製造することができる。
【０２２０】
（第５の実施の形態）
図４３は、従来の多層薄膜キャパシタの断面図である。
【０２２１】
ここで、図４３を参照して、従来の多層薄膜キャパシタ５２０について説明する。多層薄膜キャパシタ５２０は、感光性ポリイミド５２９により覆われており、Ｓｉ基板５２１と、中間層であるＳｒＴｉＯ3層５２２と、下部電極５２４と、誘電体膜５２５と、中間電極５２６と、誘電体膜５２７と、上部電極５２８と、パッド電極５３１〜５３３と、端子５３４〜５３６とを有する。ＳｒＴｉＯ3層５２２、下部電極５２４、誘電体膜５２５、中間電極５２６、誘電体膜５２７、及び上部電極５２８は、Ｓｉ基板５２１上に順次積層されている。
【０２２２】
パッド電極５３１は、上部電極５２８と接続されており、パッド電極５３２は、中間電極５２６と接続されている。また、パッド電極５３３は、下部電極５２４と接続されている。これにより、下部電極５２４、誘電体膜５２５、及び中間電極５２６からなるキャパシタＢ１と、下部電極５２４、誘電体膜５２５、及び中間電極５２６からなるキャパシタＢ２とが形成される。キャパシタＢ１，Ｂ２は、静電容量の異なるキャパシタである。
【０２２３】
端子５３４はパッド電極５３１上に設けられており、端子５３５はパッド電極５３２上に設けられている。また、端子５３６はパッド電極５３３上に設けられている。端子５３４〜５３６は、図示していない半導体チップの電源用の接続パッド及びグラウンド用の接続パッドのいずれか一方と接続される。
【０２２４】
図４４は、静電容量の等しい２つのキャパシタを並列接続した場合の等価回路図である。図４４では、２つのキャパシタＢ２を高周波用の半導体チップの電源用の接続パッドとグラウンド用の接続パッドとに並列接続する場合を例に挙げて図示する。また、図４４において、Ｐ１は端子５３４ａ，５３４ｂ，５３５ａ，５３５ｂ，５３６ａ，５３６ｂの配設ピッチ（以下、「端子ピッチＰ１」とする）を示している。
【０２２５】
多層薄膜キャパシタ５２０をデカップリングキャパシタとして用いる場合には、静電容量の等しい複数のキャパシタを高周波用半導体チップの電源用の接続パッド及びグラウンド用の接続パッドに対して並列接続して、多層薄膜キャパシタ５２０の静電容量を大きくして、高周波用半導体チップのノイズを十分に吸収できるように構成する。
【０２２６】
この場合、図４４に示すように、静電容量の等しい２つのキャパシタＢ２を並列接続するためには、配線Ｌ２（高周波用半導体チップの電源用の接続パッドと電気的に接続するための配線）と配線Ｌ３（高周波用半導体チップのグラウンド用の接続パッドと電気的に接続するための配線）とが必要となる。また、この場合、配線Ｌ２，Ｌ３は、それぞれ端子ピッチＰ１の３倍の長さが必要となる。
【０２２７】
そのため、多層薄膜キャパシタ５２０では、同じ静電容量のキャパシタを並列接続してデカップリングキャパシタを構成する場合、配線Ｌ２，Ｌ３の長さが端子ピッチＰ１の３倍となるため、インダクタンスが増加して、インピーダンスを低減することができないという問題があった。なお、図示していないが静電容量の等しい２つのキャパシタＢ１を並列接続する場合にも配線Ｌ２，Ｌ３が必要となり、同様な問題が発生する。
【０２２８】
図４５は、本発明の第５の実施の形態の第１例に係るキャパシタ構造体の断面図である。図４５では、第４の実施の形態の第４変形例に係るキャパシタ構造体と同一構成部分には同一符号を参照し、その説明を省略する。
【０２２９】
図４５を参照するに、キャパシタ構造体１８０は、基板１８１と、絶縁膜４５，１８４と、薄膜キャパシタ１８２と、保護膜１８３と、垂直配線１８５〜１８７と、一対のパッド電極１８９，１９０と、外部接続端子１９２，１９３とを有する。
【０２３０】
基板１８１の材料としては、平滑性に優れ、安価で耐熱性に優れたものを用いるとよく、Ｓｉが好適である。基板１８１の他の材料としては、例えば、ガラスやアルミナ等のセラミックス、ＭｏやＷ等の金属、エポキシ等の樹脂、さらにはこれらの複合材料を用いてもよい。絶縁膜４５は、基板１８１上に設けられている。絶縁膜４５としては、例えば、厚さ１００ｎｍのＳｉＯ2膜を用いることができる。
【０２３１】
薄膜キャパシタ１８２は、絶縁膜４５上に設けられている。薄膜キャパシタ１８２は、パッド電極１８９とパッド電極１９０との間に配置されており、外部接続端子１９２が接続されるパッド電極１８９及び外部接続端子１９３が接続されるパッド電極１９０と電気的に接続されている。
【０２３２】
このように、２つの外部接続端子１９２，１９３と電気的に接続された薄膜キャパシタ１８２を一対のパッド電極１８９，１９０間に設けることにより、従来の多層薄膜キャパシタ５２０と比較して、薄膜キャパシタ１８２の面積方向のサイズを小型化することができる。
【０２３３】
薄膜キャパシタ１８２は、下部電極４７と、１層目の誘電体膜４８と、中間電極１６７と、２層目の誘電体膜４８と、上部電極４９とが順次積層された多層薄膜キャパシタである。パッド電極１８９の下方に位置する薄膜キャパシタ１８２には、開口部１９６が形成されており、パッド電極１９０の下方に位置する薄膜キャパシタ１８２には、開口部１９７が形成されている。開口部１９６は、下部電極４７の上面を露出すると共に、中間電極１６７及び上部電極４９の端面を形成する。開口部１９７は、中間電極１６７の上面を露出すると共に、上部電極４９の端面を形成する。また、開口部１９６，１９７は、その両側の電極１６７，４９間の距離がパッド電極１８９，１９０の底面から基板１８１に向かって次第に減少する略逆円錐の形状とされている。
【０２３４】
このような形状とされた開口部１９６，１９７を薄膜キャパシタ１８２に設けることにより、パッド電極１８９，１９０と電極４６，１６７，４９とを垂直配線１８５〜１８７で接続することが可能となる。図４５では、略逆円錐の形状とされた開口部１９６，１９７を例に挙げて説明したが、開口部１９６，１９７の形状は、略逆角錐状でもよい。
【０２３５】
薄膜キャパシタ１８２は、下部電極４７、１層目の誘電体膜４８、及び中間電極１６７からなるキャパシタＤ１と、中間電極１６７、２層目の誘電体膜４８、及び上部電極４９からなるキャパシタＤ２とを有する。
【０２３６】
薄膜キャパシタ１８２は、例えば、図示していない回路基板を介して半導体チップと接続される。その場合、薄膜キャパシタ１８２は、外部接続端子１９２，１９３を介して半導体チップの電源用の接続パッド及びグラウンド用の接続パッドと電気的に接続されて、デカップリングキャパシタの機能を奏する。
【０２３７】
誘電体膜４８の材料としては、第１の実施の形態で説明した高誘電率を有するペロブスカイト結晶構造を有する金属酸化物材料が最も好ましいが、第１の実施の形態で説明した材料以外に、Ｔａ、Ｎｂ、Ｈｆ、Ｙ、Ａｌ等の金属酸化物や、複合酸化物、これらの混合物を用いてもよい。また、これらの結晶組織については、特性やコストの観点から多結晶体が好ましいが、コストの高い単結晶体（高い誘電率を有する）や、リーク特性に優れた非晶質体や、これらの混合相を有する結晶体を用いてもよい。
【０２３８】
下部電極４７、中間電極１６７、及び上部電極４９の材料としては、第１の実施の形態で説明した下部電極４７及び上部電極４９の材料以外に、Ｉｒ、Ｒｕ、Ｒｈ等の貴金属、ＳｒＲｕＯ3、ＬａＮｉＯ3、ＬａＳｒＣｏＯ3等の導電性酸化物、ＡｌＴｉＮ等の導電性窒化物を用いることができる。また、先に説明したＰｔや、Ｉｒ、Ｒｕ、Ｒｈ等の材料は、貴金属が酸化しにくく、かつ抵抗値も小さいため好適である。
【０２３９】
保護膜１８３は、例えば厚さが５０ｎｍで、薄膜キャパシタ１８２を覆うように設けられている。保護膜１８３は、絶縁材料からなり、その材料に特に制限はないが、耐湿性に優れる、Ｓｉ3Ｎ4や、ＳｉＯ2、アルミナが好ましい。このような材料を用いることで、ペロブスカイト結晶構造を有する誘電体膜４８の劣化を抑制できる。
【０２４０】
絶縁膜１８４は、例えば厚さが２μｍで、保護膜１８３を覆うように設けられている。絶縁膜１８４には、垂直配線１８５の形成位置に対応する下部電極４７を露出する開口部１８４Ａと、垂直配線１８７の形成位置に対応する開口部１８４Ｂと、垂直配線１８６の形成位置に対応する開口部１８４Ｃとが形成されている。開口部１８４Ａは、下部電極４７を露出する開口部であり、開口部１８４Ｂは中間電極１６７を露出する開口部である。また、開口部１８４Ｃは、上部電極４９を露出する開口部である。
【０２４１】
絶縁膜１８４の材料としては、第１の実施の形態で説明した絶縁膜５２と同様な材料を用いることができる。絶縁膜１８４としては、ポリイミドやエポキシ等の樹脂、アルミナやシリカ等の酸化物、窒化物、各種の絶縁材料、及び混合物や多層膜等を用いることができる。
【０２４２】
垂直配線１８５は、パッド電極１８９の底面から開口部１９６に露出された下部電極４６の上面まで延在する配線であり、絶縁膜１８４に設けられている。垂直配線１８５は、パッド電極１８９及び下部電極４６と電気的に接続されている。垂直配線１８６は、パッド電極１８９の底面から上部電極４７の上面まで延在する配線であり、絶縁膜１８４に設けられている。垂直配線１８６は、パッド電極１８９及び上部電極４９と電気的に接続されている。垂直配線１８７は、パッド電極１９０の底面から中間電極１６７の上面まで延在する配線であり、絶縁膜１８４に設けられている。垂直配線１８７は、パッド電極１９０及び中間電極１６７と電気的に接続されている。
【０２４３】
図４６は、垂直配線の配設位置を説明するためのキャパシタ構造体の平面図である。
【０２４４】
図４６に示すように、垂直配線１８６は、垂直配線１８５の中心Ｅを軸とする同心円状に複数（図４６では４つ）設けられている。図４６では、円柱の垂直配線１８５〜１８７を例に挙げたが、垂直配線１８５〜１８７の形状は四角柱でもよく、上記形状に限定されない。また、垂直配線１８５〜１８７の材料としては、例えば、導電材料を用いることができ、導電材料としてはＣｕ、Ｎｉ等を用いることができる。
【０２４５】
パッド電極１８９は、垂直配線１８５，１８６の形成位置に対応する絶縁膜１８４上に設けられている。パッド電極１８９は、複数の電極４７，１６７，４９のうち、基板１８１側から奇数番目の電極４７，４９と電気的に接続されている。
【０２４６】
パッド電極１９０は、垂直配線１８７の形成位置に対応する絶縁膜１８４上に設けられている。パッド電極１９０は、基板１８１側から偶数番目の電極１６７と電気的に接続されている。パッド電極１８９，１９０は、外部接続端子１９２，１９３が設けられていない場合には、外部接続端子１９２，１９３の代わりの端子となる。
【０２４７】
このように、一対のパッド電極１８９，１９０間に配置された薄膜キャパシタ１８２の複数の電極４７，１６７，４９のうち、基板１８１側から奇数番目の電極４７，４９とパッド電極１８９とを垂直配線１８５，１８６を介して電気的に接続し、基板１８１側から偶数番目の電極１６７とパッド電極１９０とを垂直配線１８７を介して電気的に接続することで、キャパシタＤ１，Ｄ２の静電容量が略等しくすることができる。
【０２４８】
なお、図４６では、円形のパッド電極１８９，１９０を例に挙げて説明したが、パッド電極１８９，１９０の形状は四角でもよく、上記形状に限定されない。また、パッド電極１８９，１９０の材料としては、例えば、導電材料を用いることができ、導電材料としては、Ｃｕ、Ｎｉ等を用いることができる。
【０２４９】
外部接続端子１９２は、パッド電極１８９上に設けられており、外部接続端子１９３は、パッド電極１９０上に設けられている。外部接続端子１９２，１９３は、例えば、半導体チップの電源用の接続パッド及びグラウンド用の接続パッドのいずれか一方と電気的に接続される端子である。外部接続端子１９２，１９３の材料には、導電材料を用いることができ、具体的には、例えばＳｎ−Ａｇはんだを用いることができる。
【０２５０】
図４７は、静電容量の等しい２つのキャパシタを並列接続した場合の等価回路図である。図４７において、Ｐ２は外部接続端子１９２，１９３の配設ピッチを示している。
【０２５１】
図４７に示すように、静電容量の等しい２つのキャパシタＤ１，Ｄ２を並列接続してデカップリングキャパシタを構成する場合、キャパシタ構造体１８０では複数の電極４７，１６７，４９とパッド電極１８９，１９０との間が垂直配線１８５〜１８７により電気的に接続されているため、従来の薄膜キャパシタ５２０では必要であった配線Ｌ２，Ｌ３が不要となる。これにより、キャパシタＤ１，Ｄ２を並列接続する際（薄膜キャパシタ１８２をデカップリングキャパシタとして用いる場合）に必要な配線長を短くして、配線のインダクタンスを低減させて、インピーダンスの小さい薄膜キャパシタ１８２を実現することができる
本実施の形態の第１例に係るキャパシタ構造体によれば、パッド電極１８９が基板１８１側から奇数番目の電極４６と電気的に接続され、第２のパッド電極が基板側から偶数番目の電極１６７，４９のそれぞれと電気的に接続されることにより、パッド電極１８９とパッド電極１９０との間に配置した、複数の、略同等の静電容量を有するキャパシタＤ１，Ｄ２が並列接続されるため、デカップリングキャパシタを構成する場合に必要な配線長を短くして、インダクタンスを低減させて、インピーダンスの小さくすることができる。また、２つの外部接続端子１９２，１９３と電気的に接続された薄膜キャパシタ１８２を一対のパッド電極１８９，１９０間に設けることにより、薄膜キャパシタ１８２を小型化することができる。
【０２５２】
なお、本実施の形態の第１例のキャパシタ構造体１８０では、２層のキャパシタＤ１，Ｄ２を備えた薄膜キャパシタ１８２を例に挙げて説明したが、２層以上のキャパシタを積層させて薄膜キャパシタ１８２を構成してもよい。２層以上のキャパシタを積層させた薄膜キャパシタをキャパシタ構造体１８０に設けて、複数の静電容量の略等しいキャパシタを並列接続することにより、薄膜キャパシタの静電容量をさらに大きくすることができる。
【０２５３】
図４８〜図５６は、第５の実施の形態の第１例に係るキャパシタ構造体の製造工程を示す図である。以下、図面を参照しつつ本実施の形態に係るキャパシタ構造体１８０の製造方法を説明する。
【０２５４】
最初に、図４８の工程では、Ｓｉ基板１８１上に、スパッタ法により、絶縁膜４５を形成し、さらに、下部電極膜４７Ａ、誘電体膜４８、中間電極膜１６７Ａ、誘電体膜４８、上部電極膜４９Ａを順次形成する。
【０２５５】
具体的には、例えば、（１１１）面の主面を有するＳｉ基板１８１上に、マルチターゲットＤＣ−ＲＦマグネトロンスパッタ装置を用いて、基板温度を２００℃に設定して絶縁膜４５としてＳｉＯ2膜（厚さ１００ｎｍ）を形成する。次いで、基板温度を６００℃に設定し、Ａｒ雰囲気中で下部電極膜４７ＡとしてＰｔ膜（厚さ１００ｎｍ）と、基板温度を６００℃に設定し、Ａｒ／Ｏ2雰囲気中で１層目の誘電体膜４８としてＢＳＴ膜（厚さ１００ｎｍ）と、基板温度を３００℃に設定し、Ａｒ雰囲気中で中間電極膜１６７ＡとしてＰｔ膜（厚さ１００ｎｍ）と、２層目の誘電体膜４８としてＢＳＴ膜（厚さ１００ｎｍ）と、上部電極膜４９ＡとしてＰｔ膜（厚さ１００ｎｍ）とを順次形成する。２層目の誘電体膜４８を形成する際は、１層目の誘電体膜４８と同一の成膜条件を用いる。また、上部電極膜４９Ａを形成する際は、中間電極膜１６７Ａと同一の成膜条件を用いる。これらの積層膜４５、４７Ａ、４８、１６７Ａ、４８、４９Ａは、スパッタ法以外に、例えば蒸着法、ＣＶＤ法等により形成してもよい。
【０２５６】
次いで図４９の工程では、イオンミリング法により、積層膜４７Ａ，４８，１６７Ａ，４８，４９Ａをパターニングして、下部電極４７、２層の誘電体膜４８、中間電極１６７、及び上部電極４９からなる薄膜キャパシタ１８２を形成する。このパターニングにより、薄膜キャパシタ１８２には開口部１９６，１９７が形成される。
【０２５７】
具体的には、開口部１９６，１９７の形成位置を開口したレジスト膜を形成し、イオンミリング法によりＳｉ基板１８１に対して斜め方向からイオンを入射させて開口部１９６，１９７を形成する。
【０２５８】
次いで、薄膜キャパシタ１８２を酸素雰囲気中で加熱処理を行い、誘電体膜４８の熱歪み等の除去や酸素欠損箇所に酸素原子を補う。なお、下部電極４７、中間電極１６７、及び上部電極４９は、それぞれ下部電極膜４７Ａ、中間電極膜１６７Ａ、及び上部電極膜４９Ａがパターニングされたものである。
【０２５９】
このように、基板１８１上に下部電極膜４７Ａ、誘電体膜４８、中間電極膜１６７Ａ、誘電体膜４８、及び上部電極膜４９Ａを真空中で連続して積層することにより、積層膜４７Ａ，４８，１６７Ａ，４８，４９Ａにダストや異物等が付着したり、各膜４７Ａ，４８，１６７Ａ，４８，４９Ａの表面が汚染されたりすることを防止できる。
【０２６０】
また、段差のない平坦な絶縁膜４５上に積層膜４７Ａ，４８，１６７Ａ，４８，４９Ａを形成後にパターニングすることで、積層膜４７Ａ，４８，１６７Ａ，４８，４９Ａを精度良く加工して、薄膜キャパシタ１８２の歩留まりを向上することができる。
【０２６１】
さらに、1枚のマスクで積層膜４７Ａ，４８，１６７Ａ，４８，４９Ａを一括してパターニングすることで、複数のマスクを用意してパターニングする場合と比較して、キャパシタ構造体１８０の製造コストを低減することができる。
【０２６２】
次いで図５０の工程では、薄膜キャパシタ１８２を覆うように保護膜１８３を形成する。次いで、イオンミリング法により、垂直配線１８５の形成位置に対応する保護膜１８３に下部電極４７を露出する開口部１８３Ａと、垂直配線１８７の形成位置に対応する保護膜１８３に中間電極１６７を露出する開口部１８３Ｂと、垂直配線１８６の形成位置に対応する保護膜１８３に上部電極４９の上面を露出する開口部１８３Ｃとを形成する。次いで、酸素雰囲気中で保護膜１８３をポストアニールする。具体的には、例えば、ＲＦマグネトロンスパッタ装置を用いて、スパッタ法により、保護膜１８３として非晶質アルミナ膜（厚さ５０ｎｍ）を形成する。保護膜１８３は、スパッタ法以外に、例えば蒸着法、ＣＶＤ法等により形成することができる。
【０２６３】
次いで図５１の工程では、図５０に示した構造体の上面側を覆うように絶縁膜１８４を形成する。次いで、絶縁膜１８４に開口部１８４Ａ〜１８４Ｃを形成する。具体的には、例えば、スピンコート法により、絶縁膜１８４として感光性ポリイミド樹脂（厚さ２μｍ）を形成する。開口部１８４Ａ〜１８４Ｃは、感光性ポリイミド樹脂を露光、現像処理して形成する。なお、絶縁膜１８４は、スピンコート法以外に、例えばスプレー法、ディップ法等により形成してもよい。
【０２６４】
次いで図５２の工程では、絶縁膜１８４の上面及び開口部１８４Ａ〜１８４Ｃにメッキシード層となる金属膜１９９を形成する。具体的には、例えば、スパッタ法により、金属膜１９９となるＴｉ膜、Ｃｕ膜、Ｎｉ膜を順次形成する。金属膜１９９は、スパッタ法以外に、例えば蒸着法、ＣＶＤ法等により形成することができる。
【０２６５】
次いで図５３の工程では、金属膜１９９上に、パッド電極１８９の形成位置に対応する開口部２０１Ａと、パッド電極１９０の形成位置に対応する開口部２０１Ｂと有したレジスト層２０１を形成する。
【０２６６】
次いで図５４の工程では、開口部１８４Ａ〜１８４Ｃに垂直配線１８５〜１８７を形成する。次いで、レジスト層２０１の開口部２０１Ａに露出された領域にパッド電極１８９と、レジスト層２０１の開口部２０１Ｂに露出された領域にパッド電極１９０とを形成する。具体的には、電解めっき法により、開口部１８４Ａ〜１８４Ｃに対応する金属膜１９９上に垂直配線１８５〜１８７となるＣｕ膜を析出させ、続いて、電解めっき法により、パッド電極１８９，１９０となるＮｉ膜を形成する。
【０２６７】
次いで図５５の工程では、パッド電極１８９，１９０上にＳｎ−Ａｇはんだからなる導電材料２０５を形成する。次いで、レジスト層２０１を除去する。導電材料２０５は、後のリフロー処理により、外部接続端子１９２，１９３となる。
【０２６８】
次いで図５６の工程では、パッド電極１８９，１９０に覆われていない不要な金属膜１９９を除去する。次いで、導電材料２０５を加熱によりリフローさせて、外部接続端子１９２，１９３を形成する。その後、ダイシングにより基板１８１を切断することで、キャパシタ構造体１８０が製造される。
【０２６９】
本実施の形態の第１例に係るキャパシタ構造体の製造方法によれば、一対のパッド電極１８９，１９０間に薄膜キャパシタ１８２を形成し、薄膜キャパシタ１８２の複数の電極４７，１６７，４９のうち、基板１８１側から奇数番目の電極４７，４９とパッド電極１８９とを垂直配線１８５，１８６を介して電気的に接続し、基板１８１側から偶数番目の電極１６７とパッド電極１９０とを垂直配線１８７を介して電気的に接続することで、静電容量の略等しいキャパシタＤ１，Ｄ２を並列接続する際（薄膜キャパシタ１８２をデカップリングキャパシタとして用いる場合）に必要な配線長を短くして、配線のインダクタンスを低減させて、インピーダンスの小さくすることができる。
【０２７０】
また、下部電極膜４７Ａ、２層の誘電体膜４８、中間電極膜１６７Ａ、及び上部電極膜４９Ａを真空中で連続して積層させることにより、各膜４７Ａ，４８，１６７Ａ，４９Ａにダストや異物等が付着したり、膜表面が汚染されたりすることが回避されるため、薄膜キャパシタ１８２の歩留まりを向上させることができる。
【０２７１】
さらに、段差のない平坦な絶縁膜４５上に積層膜４７Ａ，４８，１６７Ａ，４８，４９Ａを形成し、パターニングすることで、薄膜キャパシタ１８２の歩留まりを向上させることができる。
【０２７２】
また、1枚のマスクで積層膜４７Ａ，４８，１６７Ａ，４８，４９Ａを一括してパターニングすることで、各膜４７Ａ，４８，１６７Ａ，４８，４９Ａ毎にマスクを用意してパターニングした場合と比較して、キャパシタ構造体１８０の製造コストを低減することができる。
【０２７３】
次に、先に説明した図４８及び図４９の工程と同様な手法により作製した下部電極４７、誘電体膜４８、中間電極１６７、誘電体膜４８、中間電極１６７、誘電体膜４８、及び上部電極４９よりなる３層構造の薄膜キャパシタ（第１例）と、各膜４７Ａ，４８，１６７Ａ，４８，１６７Ａ，４８，４９Ａを成膜する毎にパターニングして形成された従来の３層構造の薄膜キャパシタ（比較例）とを作製して、第１例及び比較例の薄膜キャパシタの電気特性の評価を行った。なお、第１例の薄膜キャパシタは、図４８及び図４９の工程で具体的に示した条件を用いて作製した。
【０２７４】
第１例の薄膜キャパシタは、容量密度が１２μＦ／ｃｍ2、ＥＳＲ（等価直列抵抗）が、０．０２Ω、ＥＳＬ（等価直列インダクタンス）が１０ｐＨ、絶縁耐圧が３０Ｖ以上という結果であった。また、比較例の薄膜キャパシタは、容量が１２μＦ／ｃｍ2、ＥＳＲ（等価直列抵抗）が、０．０２Ω、ＥＳＬ（等価直列インダクタンス）が１０ｐＨ、絶縁耐圧が２０Ｖ以下という結果であった。
【０２７５】
この結果によれば、大容量で、ＥＳＬが低減され、かつ絶縁耐圧性に優れた第１例の薄膜キャパシタを形成できることが確認できた。
【０２７６】
次に、先に説明した図４８及び図４９の工程と同様な手法により作製した下部電極４７、誘電体膜４８、及び上部電極４９よりなる単層の薄膜キャパシタ（第１例）と、各膜４７Ａ，４８，４９Ａを成膜する毎にパターニングして形成された単層の薄膜キャパシタ（比較例）とを作成し、絶縁耐圧が１０Ｖ以上の薄膜キャパシタ（第１例及び比較例）の不良品率の評価を行った。なお、第１例の薄膜キャパシタは、図４８及び図４９の工程で具体的に示した条件を用いて作製した。
【０２７７】
図５７は、薄膜キャパシタの電極面積と不良品率の関係を示す図である。図５７に示す上部電極面積とは、誘電体膜４８と接触する上部電極４９の面積のことである。
【０２７８】
図５７に示すように、上部電極４９の面積が大きくなるほど、比較例の薄膜キャパシタの不良品率は急激に増加する。一方、第１例の薄膜キャパシタは、上部電極４９の面積が大きくなっても不良品率はほとんど増加しない。具体的には、例えば、上部電極４９の面積が１ｃｍ2のとき、比較例の歩留まり３２％（不良品率が６８％）であるのに対して、第１例の歩留まり９２％（不良品率が８％）であった。
【０２７９】
この結果から、第１例の薄膜キャパシタは、比較例の薄膜キャパシタよりも歩留まりを向上できることが確認できた。また、単層構造の薄膜キャパシタで上記結果が得られたことから、同様な手法により多層の薄膜キャパシタを作製した場合、歩留まりにさらに顕著な差が生じることが推測できる。
【０２８０】
図５８は、第５の実施の形態の第２例に係るキャパシタ構造体を示す図である。図５８中、本実施の形態の第１例に係る薄膜キャパシタと同一構成部分には同一符号を参照し、その説明を省略する。
【０２８１】
図５８を参照するに、キャパシタ構造体２１０は、本実施の形態の第１例の薄膜キャパシタに設けられた薄膜キャパシタ１８２の代わりに３層構造とされた薄膜キャパシタ２１１を設け、さらに垂直配線２１２を設けた以外は本実施の形態の第１例の薄膜キャパシタと同様に構成される。
【０２８２】
薄膜キャパシタ２１１は、下部電極４７、１層目の誘電体膜４８、中間電極１６７−１、誘電体膜４８、中間電極１６７−２、２層目の誘電体膜４８、上部電極４９が順次積層されている。
【０２８３】
パッド電極１８９の下方に位置する薄膜キャパシタ２１１には、開口部２１５，２１６が形成されている。開口部２１５は、下部電極４７の上面を露出すると共に、中間電極１６７−１，１６７−２の端面を形成する。開口部２１６は、中間電極１６７−２の上面を露出すると共に、上部電極４９の端面を形成する。
開口部２１５は、その両側の電極１６７−１，１６７−２間の距離がパッド電極１８９の底面から基板１８１に向かって次第に減少する略逆円錐の形状とされている。開口部２１６は、その両側の電極４９間の距離がパッド電極１８９の底面から基板１８１に向かって次第に減少する略逆円錐の形状とされている。
【０２８４】
パッド電極１９０の下方に位置する薄膜キャパシタ２１１には、開口部２１７が形成されている。開口部２１７は、中間電極１６７−１の上面を露出すると共に、電極１６７−２，４９の端面を形成する。開口部２１７は、その両側の電極１６７−２，４９間の距離がパッド電極１９０の底面から基板１８１に向かって次第に減少する略逆円錐の形状とされている。
【０２８５】
このような形状とされた開口部２１５〜２１７を薄膜キャパシタ２１１に設けることにより、パッド電極１８９，１９０と電極４６，１６７−１，１６７−２，４９とを垂直配線１８５〜１８７，２１２で接続することが可能となる。図５８では、略逆円錐の形状とされた開口部２１５〜２１７を例に挙げて説明したが、開口部２１５〜２１７の形状は、略逆角錐状でもよい。開口部２１５〜２１７は、先の４９の工程と同様な手法により形成することができる。
【０２８６】
図５９は、垂直配線の配設位置を説明するための図である。
【０２８７】
図５８及び図５９を参照するに、垂直配線１８５は、絶縁膜１８４に１つ設けられており、下部電極４７とパッド電極１８９との間を電気的に接続している。垂直配線１８６は、絶縁膜１８４に複数設けられており、中間電極１６７−２とパッド電極１８９との間を電気的に接続している。複数の垂直配線１８６は、垂直配線１８５を中心とする同心円状に配置されている。垂直配線１８７は、絶縁膜１８４に１つ設けられており、中間電極１６７−１とパッド電極１９０との間を電気的に接続している。垂直配線２１２は、パッド電極１９０の底面から上部電極４９の上面まで延在する配線であり、絶縁膜１８４に設けられている。垂直配線２１２は、上部電極４９及びパッド電極１９０と電気的に接続している。複数の垂直配線２１２は、垂直配線１８７を中心とする同心円状に配置されている。
【０２８８】
パッド電極１８９は、垂直配線１８５，１８６を介して、複数の電極４７，１６７−１，１６７−２，４９のうち、基板１８１側から奇数番目の電極４７，１６７−２と電気的に接続されている。
【０２８９】
パッド電極１９０は、垂直配線１８７，２１２を介して、複数の電極４７，１６７−１，１６７−２，４９のうち、基板１８１側から偶数番目の電極４９，１６７−２と電気的に接続されている。
【０２９０】
このような3層構造の薄膜キャパシタ２１１を備えたキャパシタ構造体２１０においても、本実施の形態の第１例に係るキャパシタ構造体と同様な効果を得ることができる。また、３層以上の薄膜キャパシタを備えたキャパシタ構造体においても、本実施の形態の第１例に係るキャパシタ構造体と同様な効果を得ることができる。キャパシタ構造体２１０は、先の図４８〜図５６の工程と同様な手法により製造することができる。
【０２９１】
なお、図５９では、円柱状の垂直配線２１２を例に挙げて説明したが、垂直配線２１２の形状は四角柱でもよく、上記形状に限定されない。また、垂直配線２１２の材料としては、垂直配線１８５〜１８７の材料と同様な材料を用いることができる。
【０２９２】
図６０は、第５の実施の形態の第３例に係るキャパシタ構造体を示す図である。図６０中、本実施の形態の第１例に係るキャパシタ構造体と同一構成部分には同一符号を参照し、その説明を省略する。
【０２９３】
図６０を参照するに、キャパシタ構造体２２０は、薄膜キャパシタ１８２を構成する電極４７，４９，１６７及び２層の誘電体膜４８のそれぞれに対応するマスクを用意して、各膜４７Ａ，４８，１６７Ａ，４８，４９Ａを成膜する毎にマスクを介してパターニングして形成した以外は本実施の形態の第１例の薄膜キャパシタと同様に構成される。
【０２９４】
このように、複数のマスクを用意して、各膜４７Ａ，４８，１６７Ａ，４８，４９Ａを成膜する毎にパターニングすることで、薄膜キャパシタ１８２にはステップ状の側壁面を有する開口部２２１，２２２が形成される。開口部２２１は、パッド電極１８９の下方に位置しており、下部電極４７の上面を露出すると共に、中間電極１６７及び上部電極４９の端面を形成している。開口部２２２は、パッド電極１９０の下方に位置しており、中間電極１６７の上面を露出すると共に、上部電極４９の端面を形成している。
【０２９５】
このように、薄膜キャパシタ１８２にステップ状の側壁面を有する開口部２２１，２２２を形成して、パッド電極１８９，１９０と電極４７，１６７，４９とを垂直配線１８５〜１８７により電気的に接続してもよい。
【０２９６】
図６１は、第５の実施の形態の第４例に係るキャパシタ構造体を示す図である。図６１中、本実施の形態の第２例に係る薄膜キャパシタと同一構成部分には同一符号を参照し、その説明を省略する。
【０２９７】
図６１を参照するに、キャパシタ構造体２３０は、本実施の形態の第２例に係るキャパシタ構造体の薄膜キャパシタ２１１に形成された開口部２１５，２１６の代わりに開口部２３１を設けた以外は本実施の形態の第２例に係るキャパシタ構造体と同様に構成される。
【０２９８】
開口部２３１は、パッド電極１８９の形成位置の下方の薄膜キャパシタ２１１に形成されている。開口部２３１は、中間電極１６７の上面を露出すると共に、電極１６７−１，１６７−２，４９の端面を形成している。開口部２３１は、その両側の電極１６７−１，１６７−２，４９間の距離がパッド電極１８９の底面から基板１８１に向かって次第に減少する略逆円錐の形状とされている。
【０２９９】
開口部２３１は、パッド電極１８９の形成位置の下方の薄膜キャパシタ２１１に形成されている。開口部２３１は、中間電極１６７の上面を露出すると共に、電極１６７−１，１６７−２，４９の端面を形成している。開口部２３１は、その両側の電極１６７−１，１６７−２，４９間の距離がパッド電極１８９の底面から基板１８１に向かって次第に減少する略逆円錐の形状とされている。開口部２３１は、先の４９の工程と同様な手法により形成することができる。
【０３００】
また、垂直配線１８６は、傾斜面とされた中間電極１６７−２の端面とパッド電極１８９との間の絶縁膜１８４に設けられている。垂直配線１８６は、中間電極１６７−２の端面及びパッド電極１８９と電気的に接続されている。
【０３０１】
このように、パッド電極１８９の下方に位置する薄膜キャパシタ２１１に下部電極４７の上面を露出する１つの開口部２３１を形成することで、２つの開口部２１５，２１６を形成した場合と比較して、製造工程を簡略化でき、キャパシタ構造体２３０の製造コストを削減することができる。
【０３０２】
図６２は、キャパシタ構造体の実装形態の１例を示す図である。図６２では、回路基板２３６に本実施の形態の第１例の薄膜キャパシタを実装する場合を例に挙げて図示する。
【０３０３】
図６２に示すように、半導体装置２３５は、半導体チップ２０と、複数の貫通ビア２３７を備えた回路基板２３６とを有する。半導体チップ２０は、はんだボール１３７を介して回路基板２３６の第１の主面側に位置する貫通ビア２３７と電気的に接続されている。キャパシタ構造体１８０は、回路基板２３６の第２の主面側に位置する貫通ビア２３７と電気的に接続されている。これにより、図示していないがキャパシタ構造体１８０の薄膜キャパシタ１８２は、半導体チップ２０の電源用の接続パッド及びグラウンド用の接続パッドと電気的に接続されている。
【０３０４】
このように、キャパシタ構造体１８０は、例えば、半導体チップ２０と、複数の貫通ビア２３７を有する回路基板２３６とを備えた半導体装置２３５に適用することができる。なお、図６２では、キャパシタ構造体１８０を例に挙げて説明したが、キャパシタ構造体１８０の代わりに本実施の形態の第２〜４例のキャパシタ構造体を設けてもよい。
【０３０５】
（第６の実施の形態）
図６３は、本発明の第６の実施の形態に係る半導体装置の断面図である。
【０３０６】
図６３を参照するに、半導体装置２４０は、Ｓｉ基板２４１と、絶縁膜４５，２５０と、絶縁材２４３と、貫通ビア２４４Ａ〜２４４Ｃと、パッド電極２４６Ａ〜２４６Ｃ，２５６〜２５８と、外部接続端子２４７，３０１〜３０３と、３層構造の薄膜キャパシタ２４８と、保護膜２４９と、ビア２５１Ａ〜２５１Ｃと、垂直配線２５２〜２５５等から構成される。
【０３０７】
Ｓｉ基板２４１は、薄板化されており、直径Ｒ３の貫通孔２４２が形成されている。貫通孔２４２は、貫通ビア２４４Ａ〜２４４Ｃの形成位置に対応している。貫通孔２４２の直径Ｒ３は、貫通ビア２４４Ａ〜２４４Ｃの直径よりも大きくなるように設定されている。
【０３０８】
このように、貫通孔２４２の直径Ｒ３を貫通ビア２４４Ａ〜２４４Ｃの直径よりも大きくすることで、Ｓｉ基板２４１と貫通ビア２４４Ａ〜２４４Ｃとの間に絶縁材２４３を容易に形成することができる。
【０３０９】
また、薄板化されたＳｉ基板２４１の厚さＭ２は、貫通孔２４２の直径Ｒ３よりも小さくなるように設定される。このように、薄板化されたＳｉ基板２４１に、貫通ビア２４４Ａ〜２４４Ｃよりも大きい直径Ｒ３の貫通孔２４２を形成することで、アスペクト比（厚さＭ２／直径Ｒ３）の小さい、良好な貫通孔２４２を形成することができる。
【０３１０】
貫通孔２４２の直径Ｒ３は、例えば１００μｍとすることができる。また、貫通孔２４２を形成する際のピッチは、例えば１５０μｍ〜２５０μｍとすることができる。なお、貫通孔２４２の直径Ｒ３及びピッチは、上記数値に限定されない。
【０３１１】
Ｓｉ基板２４１の厚さＭ２は、３０μｍ〜１００μｍの範囲に設定することが好ましい。３０μｍより小さいとＳｉ基板２４１の強度が不足し、１００μｍよりも大きいと貫通孔２４２のアスペクト比が大きくなるため、貫通孔２４２の形成が困難となる。
【０３１２】
絶縁膜４５は、Ｓｉ基板２４１の上面２４１Ａを覆うように設けられている。絶縁材２４３は、Ｓｉ基板２４１と貫通ビア２４４Ａ〜２４４Ｃとの間と、Ｓｉ基板２４１の下面２４１Ｂとに形成されている。また、貫通孔２４２の形成位置に対応する絶縁材２４３には、絶縁材２４３及び絶縁膜４５を貫通する貫通孔３１３Ａ〜３１３Ｃが形成されている。
【０３１３】
Ｓｉ基板２４１と貫通ビア２４４Ａ〜２４４Ｃとの間の絶縁材２４３の厚さＬ１は、例えば、０．０５μｍ〜５０μｍとすることができる。また、Ｓｉ基板２４１の下面２４１Ｂにおける絶縁材２４３の厚さＮ１は、例えば、０．０５μｍ〜１０μｍとすることができる。絶縁材２４３としては、第１の実施の形態で説明した絶縁材３９と同様な材料を用いることができる。
【０３１４】
貫通ビア２４４Ａ〜２４４Ｃは、貫通孔３１３Ａ〜３１３Ｃに設けられている。貫通ビア２４４Ａは、ビア２５１Ａとパッド電極２４６Ａとの間を電気的に接続する。貫通ビア２４４Ｂは、ビア２５１Ｂとパッド電極２４６Ｂとの間を電気的に接続する。また、貫通ビア２４４Ｃは、ビア２５１Ｃとパッド電極２４６Ｃとの間を電気的に接続する。貫通ビア２４４Ａ〜２４４Ｃの材料には、例えば、導電性ペーストを用いることができ、具体的には、カーボン、銀、銅等の導電性を有した粒子を粘性のあるバインダに混ぜたものを用いる。貫通ビア２４４Ａ〜２４４Ｃの直径は、例えば、７０μｍとすることができる。
【０３１５】
パッド電極２４６Ａは、貫通ビア２４４Ａの形成位置に対応する絶縁材２４３上に設けられており、貫通ビア２４４Ａと電気的に接続されている。パッド電極２４６Ｂは、貫通ビア２４４Ｂの形成位置に対応する絶縁材２４３上に設けられており、貫通ビア２４４Ｂと電気的に接続されている。パッド電極２４６Ｃは、貫通ビア２４４Ｃの形成位置に対応する絶縁材２４３上に設けられており、貫通ビア２４４Ｃと電気的に接続されている。
【０３１６】
外部接続端子２４７は、パッド電極２４６Ａ〜２４６Ｃに設けられている。外部接続端子２４７は、例えば、図示していない回路基板と電気的に接続される。外部接続端子２４７の材料には、導電材料を用いることができる。導電材料としては、例えばＳｎ−Ａｇはんだを用いることができる。
【０３１７】
薄膜キャパシタ２４８は、一対のパッド電極２５６，２５７間に位置する絶縁膜４５上に設けられている。薄膜キャパシタ２４８は、半導体チップの電源用の電極パッド（図示せず）と接続される外部接続端子３０１と、半導体チップのグラウンド用の電極パッド（図示せず）と接続される外部接続端子３０２との間に配置されている。
【０３１８】
薄膜キャパシタ２４８は、下部電極４７、１層目の誘電体膜４８、中間電極１６７−１、誘電体膜４８、中間電極１６７−２、２層目の誘電体膜４８、上部電極４９が順次積層された構成とされている。薄膜キャパシタ２４８には、貫通ビア２４４Ａを露出する開口部２６１Ａと、貫通ビア２４４Ｂを露出する開口部２６１Ｂと、貫通ビア２４４Ｃを露出する開口部２６１Ｃとが形成されている。
【０３１９】
開口部２６１Ａ〜２６１Ｃは、電極４７，１６７−１，１６７−２，４９の端面を形成する。開口部２６１Ａ〜２６１Ｃは、その両側の電極４７，１６７−１，１６７−２，４９間の距離がパッド電極２５６〜２５８の底面からＳｉ基板２４１に向かって次第に減少する略逆円錐の形状とされている。開口部２６１Ａ〜２６１Ｃに形成された電極４７，１６７−１，１６７−２，４９の端面は、垂直配線２５２〜２５５が接続可能な傾斜面とされている。なお、図６３では、略逆円錐の形状とされた開口部２６１Ａ〜２６１Ｃを例に挙げて説明したが、開口部２６１Ａ〜２６１Ｃの形状は略逆角錐状としてもよい。
【０３２０】
下部電極４７は、垂直配線２５２を介して、パッド電極２５６と電気的に接続されている。中間電極１６７−１は、垂直配線２５４を介して、パッド電極２５７と電気的に接続されている。中間電極１６７−２は、垂直配線２５３を介して、パッド電極２５６と電気的に接続されている。上部電極４９は、垂直配線２５５を介して、パッド電極２５７と電気的に接続されている。
【０３２１】
薄膜キャパシタ２４８は、例えば、半導体チップの電源用の接続パッド及びグラウンド用の接続パッドと電気的に接続されてデカップリングキャパシタとなり半導体チップから発生するノイズを吸収する。
【０３２２】
保護膜２４９は、例えば厚さが５０ｎｍで、薄膜キャパシタ２４８を覆うように設けられる。保護膜２４９は絶縁材料からなり、その材料に特に制限はないが、耐湿性に優れる、Ｓｉ3Ｎ4や、ＳｉＯ2、アルミナが好ましい。このような材料を用いることで、ペロブスカイト結晶構造を有する誘電体膜４８の劣化を抑制できる。
【０３２３】
絶縁膜２５０は、例えば厚さが２μｍで、保護膜２４９を覆うように設けられている。絶縁膜２５０には、貫通ビア２４４Ａ〜２４４Ｃを露出する開口部２５０Ａと、下部電極４７の端面を露出する開口部２５０Ｂと、中間電極１６７−２の端面を露出する開口部２５０Ｃと、中間電極１６７−１の端面を露出する開口部２５０Ｄと、上部電極４９の端面を露出する開口部２５０Ｅとが形成されている。絶縁膜２５０には、第１の実施の形態で説明した絶縁材３９と同様な材料を用いることができる。
【０３２４】
ビア２５１Ａ〜２５１Ｃは、開口部２５０Ａに設けられている。貫通ビア２４４Ａとパッド電極２５６との間を電気的に接続する。ビア２５１Ｂは、貫通ビア２４４Ｂとパッド電極２５７との間を電気的に接続している。また、ビア２５１Ｃは、貫通ビア２４４Ｃとパッド電極２５８との間を電気的に接続している。
【０３２５】
垂直配線２５２は、開口部２５０Ｂに設けられており、下部電極４７の端面及びパッド電極２５６と電気的に接続される。垂直配線２５３は、開口部２５０Ｃに設けられており、中間電極１６７−２の端面及び電極パッド２５６と電気的に接続されている。また、垂直配線２５２，２５３は、ビア２５１Ａを中心とする同心円状に複数配置されている。
【０３２６】
垂直配線２５４は、開口部２５０Ｄに設けられており、中間電極１６７−１の端面及びパッド電極２５７と電気的に接続される。垂直配線２５５は、開口部２５０Ｅに設けられており、上部電極４９及びパッド電極２５７と電気的に接続される。また、垂直配線２５４，２５５は、ビア２５１Ｂを中心とする同心円状に複数配置されている。
【０３２７】
パッド電極２５６は、ビア２５１Ａ及び垂直配線２５２，２５３の形成位置に対応する絶縁膜２５０上に設けられている。パッド電極２５６は、ビア２５１Ａ及び垂直配線２５２，２５３と電気的に接続されている。また、パッド電極２５６は、垂直配線２５２，２５３を介して、複数の積層された電極４７，１６７−１，１６７−２，４９のうち、Ｓｉ基板２４１側から奇数番目の電極４７，１６７−２と電気的に接続されている。
【０３２８】
パッド電極２５７は、ビア２５１Ｂ及び垂直配線２５４，２５５の形成位置に対応する絶縁膜２５０上に設けられている。パッド電極２５７は、ビア２５１Ｂ及び垂直配線２５４，２５５と電気的に接続されている。パッド電極２５７は、垂直配線２５４，２５５を介して、複数の積層された電極４７，１６７−１，１６７−２，４９のうち、Ｓｉ基板２４１側から偶数番目の電極１６７−１，４９と電気的に接続されている。
【０３２９】
外部接続端子３０１は、パッド電極２５６上に設けられている。外部接続端子３０１は、例えば、図示していない半導体チップの電源用の接続パッドと電気的に接続される。外部接続端子３０２は、パッド電極２５７上に設けられている。外部接続端子３０２は、例えば、図示していない半導体チップのグラウンド用の接続パッドと電気的に接続される。外部接続端子３０３は、パッド電極２５８上に設けられている。外部接続端子３０３は、図示していない半導体チップの信号用の接続パッドと電気的に接続される。外部接続端子３０１〜３０３の材料には、導電材料を用いることができ、具体的には、例えばＳｎ−Ａｇはんだを用いることができる。また、外部接続端子３０１に半導体チップのグラウンド用の接続パッドを接続し、外部接続端子３０２に半導体チップの電源用の接続パッドを接続してもよい。
【０３３０】
本実施の形態の半導体装置によれば、一対のパッド電極２５６，２５７間に薄膜キャパシタ２４８を形成し、薄膜キャパシタ２４８の複数の電極４７，１６７−１，１６７−２，４９のうち、Ｓｉ基板２４１側から奇数番目の電極４７，１６７−２とパッド電極２５６とを垂直配線２５２，２５３を介して電気的に接続し、Ｓｉ基板２４１側から偶数番目の電極１６７−１，４９とパッド電極２５７とを垂直配線２５４，２５５を介して電気的に接続することで、静電容量の略等しい複数のキャパシタを並列接続する際（薄膜キャパシタ１８２をデカップリングキャパシタとして用いる場合）に必要な配線長を短くして、配線のインダクタンスを低減させて、薄膜キャパシタ２４８のインピーダンスの小さくすることができる。
【０３３１】
また、Ｓｉ基板２４１の厚さＭ２が貫通孔２４２の直径Ｒ３と同等かそれよりも小さいので、精度が良好な貫通孔２４２を有し、さらなる高密度化に対応可能な半導体装置２４０が実現される。
【０３３２】
さらに、半導体チップを外部接続端子３０１〜３０３に接続した際、半導体チップ（図示せず）が薄膜キャパシタ２４８に近接するため、等価直列インダクタンスが低減され、半導体チップの高周波動作が可能となる。
【０３３３】
なお、本実施の形態では、３層構造の薄膜キャパシタ２４８を例に挙げて説明したが、２層構造や３層構造以上の薄膜キャパシタにも適用可能であり、同様な効果を得ることができる。
【０３３４】
また、半導体装置２４０では、外部接続端子２４７，３０１〜３０３を設けた場合を例に挙げて説明したが、外部接続端子２４７，３０１〜３０３を設けることなく、パッド電極２４６Ａ〜２４６Ｃ，２５６〜２５８を外部接続端子として用いてもよい。
【０３３５】
図６４は、第６の実施の形態の半導体装置の実装形態の１例を示す図である。
【０３３６】
図６４に示すように、半導体装置２４０は、例えば、半導体チップ２０と回路基板２３６との間を電気的に接続する際に使用される。この場合、外部接続端子３０１〜３０３に半導体チップ２０を接続し、外部接続端子２４７に回路基板２３６を接続する。
【０３３７】
図６５〜図８０は、第６の実施の形態に係る半導体装置の製造工程を示す図である。以下、図面を参照しつつ本実施の形態に係る半導体装置２４０の製造方法を説明する。
【０３３８】
最初に、図６５の工程では、表面に熱酸化膜が形成されたＳｉ基板２４１上に、スパッタ法により、絶縁膜４５を形成し、さらに、下部電極膜４７Ａ、誘電体膜４８、中間電極膜１６７−１Ａ、誘電体膜４８、中間電極膜１６７−２Ａ、誘電体膜４８、上部電極膜４９Ａを順次積層する。絶縁膜４５は、密着膜となる膜である。
【０３３９】
具体的には、例えば、表面に熱酸化膜が形成されたＳｉ基板２４１上に、マルチターゲットＤＣ−ＲＦマグネトロンスパッタ装置を用いて、基板温度を２００℃に設定して絶縁膜４５としてＳｉＯ2膜を用いる（厚さ１００ｎｍ）を形成する。次いで、基板温度を６００℃に設定し、Ａｒ雰囲気中で下部電極膜４７ＡとしてＰｔ膜（厚さ１００ｎｍ）と、基板温度を６００℃に設定し、Ａｒ／Ｏ2雰囲気中で１層目の誘電体膜４８としてＢＳＴ膜（厚さ１００ｎｍ）と、基板温度を３００℃に設定し、Ａｒ雰囲気中で中間電極膜１６７−１ＡとしてＰｔ膜（厚さ１００ｎｍ）と、２層目の誘電体膜４８としてＢＳＴ膜（厚さ１００ｎｍ）と、中間電極膜１６７−２ＡとしてＰｔ膜（厚さ１００ｎｍ）と、３層目の誘電体膜４８としてＢＳＴ膜（厚さ１００ｎｍ）と、上部電極膜４９ＡとしてＰｔ膜（厚さ１００ｎｍ）とを順次形成する。中間電極膜１６７−２Ａ及び上部電極膜４９Ａを形成する際は、中間電極膜１６７−１Ａと同一の成膜条件を用いる。また、２層目及び３層目の誘電体膜４８を形成する際は、中間電極膜１６７−１Ａと同一の成膜条件を用いる。これらの積層膜４５，４７Ａ，４８，１６７−１Ａ，４８，１６７−２Ａ，４８，４９Ａは、スパッタ法以外に、例えば蒸着法、ＣＶＤ法等により形成してもよい。
【０３４０】
次いで図６６の工程では、積層膜４５，４７Ａ，４８，１６７−１Ａ，４８，１６７−２Ａ，４８，４９Ａを一括してパターニングして、下部電極４７、３層の誘電体膜４８、上部電極４９、及び中間電極１６７−１，１６７−２からなる薄膜キャパシタ２４８を形成する。具体的には、開口部２６１Ａ〜２６１Ｃの形成位置を開口したレジスト膜を形成し、イオンミリング法によりＳｉ基板２４１に対して斜め方向からイオンを入射させて開口部２６１Ａ〜２６１Ｃを形成する。
【０３４１】
次いで、薄膜キャパシタ２４８を酸素雰囲気中で加熱処理を行い、誘電体膜４８の熱歪み等の除去や酸素欠損箇所に酸素原子を補う。なお、下部電極４７、中間電極１６７−１，１６７−２、及び上部電極４９は、それぞれ下部電極膜４７Ａ、中間電極膜１６７−１Ａ，１６７−２Ａ、及び上部電極膜４９Ａがパターニングされたものである。
【０３４２】
このように、貫通孔２４２を形成する前に薄膜キャパシタ２４８を形成することにより、高温で誘電体膜４８を形成することが可能となり、誘電率が高く、大容量で、信頼性の高い薄膜キャパシタ２４８を形成することができる。また、下部電極膜４７Ａ、３層の誘電体膜４８、中間電極膜１６７Ａ、及び上部電極膜４９Ａを真空中で連続して積層させることにより、積層膜４７Ａ，４８，１６７−１Ａ，４８，１６７−２Ａ，４８，４９Ａにダストや異物等が付着したり、膜表面が汚染されたりすることを回避して、薄膜キャパシタ２４８の歩留まりを向上させることができる。
【０３４３】
また、段差のない平坦な絶縁膜４５上に積層膜４７Ａ，４８，１６７−１Ａ，４８，１６７−２Ａ，４８，４９Ａを形成することで、積層膜４７Ａ，４８，１６７−１Ａ，４８，１６７−２Ａ，４８，４９Ａを精度良くパターニングして、薄膜キャパシタ２４８の歩留まりを向上させることができる。
【０３４４】
さらに、1枚のマスクで積層膜４７Ａ，４８，１６７−１Ａ，４８，１６７−２Ａ，４８，４９Ａを一括してパターニングすることにより、膜４７Ａ，４８，１６７−１Ａ，４８，１６７−２Ａ，４８，４９Ａ毎にパターニングする場合よりもマスクの数を少なくして、半導体装置２４０の製造コストを低減することができる。
【０３４５】
次いで図６７の工程では、薄膜キャパシタ２４８を覆うように保護膜２４９を形成する。次いで、イオンミリング法により、保護膜２４９に開口部２４９Ａ〜２４９Ｅを形成する。開口部２４９Ａは、ビア２５１Ａ〜２５１Ｃの形成位置に対応しており、絶縁膜４５を露出する。開口部２４９Ｂは、垂直配線２５２の形成位置に対応しており、下部電極４７を露出する。開口部２４９Ｃは、垂直配線２５３の形成位置に対応しており、中間電極１６７−２を露出する。開口部２４９Ｄは、垂直配線２５４の形成位置に対応しており、中間電極１６７−１を露出する。開口部２４９Ｅは、垂直配線２５５の形成位置に対応しており、上部電極４９を露出する。
【０３４６】
次いで、酸素雰囲気中で保護膜２４９をポストアニールする。具体的には、例えば、ＲＦマグネトロンスパッタ装置を用いて、スパッタ法により、保護膜２４９として非晶質アルミナ膜（厚さ５０ｎｍ）を形成する。保護膜２４９は、スパッタ法以外に、例えば蒸着法、ＣＶＤ法等により形成することができる。
【０３４７】
次いで図６８の工程では、図６７に示した構造体の上面を覆うように絶縁膜２５０を形成する。次いで、絶縁膜２５０に開口部２５０Ａ〜２５０Ｅを形成する。具体的には、例えば、スピンコート法により、絶縁膜２５０として感光性ポリイミド樹脂（厚さ２μｍ）を塗布し、開口部２５０Ａ〜２５０Ｅを露光、現像処理して形成する。なお、絶縁膜２５０は、スピンコート法以外に、例えばスプレー法、ディップ法等により形成してもよい。
【０３４８】
次いで図６９の工程では、図６８に示した構造体上にメッキシード層となる金属膜３０７を形成する。具体的には、例えば、スパッタ法により、金属膜３０７となるＴｉ膜、Ｃｕ膜、Ｎｉ膜を順次形成する。金属膜３０７は、スパッタ法以外に、例えば蒸着法、ＣＶＤ法等により形成することができる。次いで、金属膜３０７上に開口部３０８Ａを有したレジスト層３０８を形成する。開口部３０８Ａは、パッド電極２５６〜２５８の形成位置に対応している。
【０３４９】
次いで図７０の工程では、開口部２５０Ａ〜２５０Ｅにビア２５１Ａ〜２５１Ｃ及び垂直配線２５２〜２５５を形成する。次いで、パッド電極２５６〜２５８を形成する。具体的には、電解めっき法により、開口部２５０Ａ〜２５０Ｅに対応する金属膜３０７上にＣｕ膜を析出させてビア２５１Ａ〜２５１Ｃ及び垂直配線２５２〜２５５を同時に形成し、続いて、電解めっき法により、パッド電極２５６〜２５８となるＮｉ膜を形成する。
【０３５０】
次いで図７１の工程では、パッド電極２５６〜２５８上にＳｎ−Ａｇはんだからなる導電材料３０９を形成する。レジスト層３０８は、導電材料３０９を形成後に除去する。導電材料３０９は、後のリフロー処理により、外部接続端子３０１〜３０３となる。
【０３５１】
次いで図７２の工程では、パッド電極２５６〜２５８に覆われていない不要な金属膜３０７を除去する。次いで、導電材料３０９を加熱によりリフローさせて、外部接続端子３０１〜３０３を形成する。
【０３５２】
次いで図７３の工程では、接着テープ６９を介して、図７２に示した構造体の第１の主面側（外部接続端子３０１〜３０３が設けられた側）に保持基板７０を貼り付け、第２の主面側からＳｉ基板２４１を薄板化する。具体的には、例えば、グラインダーによりＳｉ基板２４１の厚さＭ２が５０μｍになるまで薄板化する。接着テープ６９は、Ｓｉ基板２４１を薄板化後に除去する。Ｓｉ基板２４１の薄板化には、例えば研削法やエッチング法等を用いることができる。研削法としては、例えば、バフ研磨やＣＭＰ等の研磨法や切削法等を用いることができる。エッチング法としては、例えば、ウエットエッチング法やプラズマエッチング法を用いることができる。
【０３５３】
このように、貫通孔２４２を形成する前にＳｉ基板２４１を薄板化することにより、貫通孔２４２のアスペクト比を小さくして、ＩＣＰ（Induction  Coupling  Plasma）法よりもコストの安価なプラズマエッチング法やウエットエッチング法を用いて貫通孔２４２を形成することが可能となるため、半導体装置２４０の製造コストを低減することができる。
【０３５４】
次いで図７４の工程では、Ｓｉ基板２４１の下面２４１Ｂから直径Ｒ３の貫通孔２４２を形成する。具体的には、例えば、フッ化水素と硝酸の混合液をエッチング液とするウエットエッチング法により、配設ピッチが２５０μｍ、直径Ｒ３が１００μｍの貫通孔２４２を形成する。なお、プラズマエッチング法や他のエッチング液を用いたウエットエッチング法等を用いてもよい。
【０３５５】
次いで図７５の工程では、貫通孔２４２を充填すると共に、Ｓｉ基板２４１の下面２４１Ｂを覆うように絶縁材２４３を塗布し、続いて、絶縁材２４３を硬化させる。具体的には、例えば、スピンコート法により、耐熱性樹脂であるエポキシ樹脂を絶縁材２４３として塗布し、続いて、エポキシ樹脂を２００℃の温度で熱硬化させる。絶縁材２４３は、スピンコート法以外の方法、例えばスプレー法、ディップ法等により塗布してもよい。
【０３５６】
このように、Ｓｉ基板２４１の下面２４１Ｂを覆うと共に、貫通孔２４２を充填するように絶縁材２４３を形成することにより、Ｓｉ基板２４１の下面２４１Ｂを覆う絶縁材と貫通孔２４２を充填する絶縁材とをそれぞれ別々に形成した場合と比較して、半導体装置２４０の製造工程を簡略化することができる。
【０３５７】
また、貫通孔２４２を充填する絶縁材２４３として低誘電率樹脂、耐熱性樹脂、感光性樹脂等の樹脂材を用いることで、貫通ビア２４４Ａ〜２４４Ｃを配設するための貫通孔３１３Ａ〜３１３Ｃを容易に形成して、半導体装置２４０の製造コストを低減することができる。
【０３５８】
なお、Ｓｉ基板２４１の下面２４１Ｂに設ける絶縁材と、貫通孔２４２を充填する絶縁材とをそれぞれ別々に形成してもよい。この場合、Ｓｉ基板２４１の下面２４１Ｂに設ける絶縁材と、貫通孔２４２を充填する絶縁材とが異なってもよい。
【０３５９】
次いで図７６の工程では、貫通孔２４２に充填された絶縁材２４３にビア２５１Ａ〜２５１Ｃを露出する直径７０μｍの貫通孔３１３Ａ〜３１３Ｃを形成する。具体的には、貫通孔３１３Ａ〜３１３Ｃは、絶縁材２４３として耐熱性樹脂または低誘電率樹脂を用い、絶縁材２４３をＡｒＦエキシマレーザ加工法により加工することで形成する。また、貫通孔３１３Ａ〜３１３Ｃは、ＡｒＦエキシマレーザ以外のレーザ加工法やプラズマエッチング法等を用いて形成してもよい。なお、絶縁材２４３として感光性樹脂を用いた場合、貫通孔３１３Ａ〜３１３Ｃは、貫通孔３１３Ａ〜３１３Ｃに対応した部分の絶縁材２４３を感光、現像することで形成する。
【０３６０】
次いで図７７の工程では、図７６に示した構造体の下面側を覆うようにメッキシード層となる金属膜３１５を形成する。次いで、金属膜３１５上に開口部３１６Ａを有したレジスト層３１６を形成する。開口部３１６Ａは、パッド電極２４６Ａ〜２４６Ｃの形成位置に対応しており、金属膜３１５を露出する。
【０３６１】
次いで図７８の工程では、貫通孔３１３Ａ〜３１３Ｃに貫通ビア２４４Ａ〜２４４Ｃを形成する。次いで、レジスト層３１６に露出された金属膜３１５及び２４４Ａ〜２４４Ｃ上にパッド電極２４６Ａ〜２４６Ｃを形成する。具体的には、電解めっき法により、貫通孔３１３Ａ〜３１３ＣにＣｕ膜を析出させて貫通ビア２４４Ａ〜２４４Ｃを形成し、その後、電解めっき法によりパッド電極２４６Ａ〜２４６ＣとなるＮｉ膜を形成する。
【０３６２】
次いで図７９の工程では、パッド電極２４６Ａ〜２４６Ｃ上に導電材料３１８を形成する。具体的には、パッド電極２４６Ａ〜２４６Ｃ上にＳｎ−Ａｇはんだからなる導電材料３１８を形成する。導電材料３１８は、後にリフロー処理されて、外部接続端子２４７となる。
【０３６３】
次いで図８０の工程では、パッド電極２４６Ａ〜２４６Ｃに覆われていない不要な金属膜３１５を除去する。次いで、導電材料３１８を加熱によりリフローさせて、外部接続端子２４７を形成する。その後、ダイシングによりＳｉ基板２４１を切断して、半導体装置２４０が製造される。
【０３６４】
本実施の形態の半導体装置の製造方法によれば、Ｓｉ基板２４１を薄板化することにより、貫通孔２４２の形成する際、Ｓｉ基板２４１の厚さ方向の加工量が少なくなるため、貫通孔２４２を容易に形成することができる。また、Ｓｉ基板２４１の厚さ方向の加工量が少なくなることにより、ウエットエッチング法やプラズマエッチング法により貫通孔２４２を形成することが可能となるため、従来のＩＣＰ法よりも極めて安価なコストで貫通孔２４２を形成することができる。さらに、貫通孔２４２に低誘電率樹脂、耐熱性樹脂、感光性樹脂等の絶縁材２４３を充填し、レーザビア加工により絶縁材２４３に貫通孔３１３Ａ〜３１３Ｃを形成するため貫通孔３１３Ａ〜３１３Ｃを容易に形成することができる。これらの理由により、従来よりも安価な製造コストで半導体装置２４０を製造できる。
【０３６５】
また、貫通孔２４２を形成する前に薄膜キャパシタ２４８を形成することにより、薄膜キャパシタ２４８の加工が容易となると共に、貫通孔２４２を形成した際に発生するダストや異物等が薄膜キャパシタ２４８に付着することを回避して、薄膜キャパシタ２４８の歩留まりを向上させることができる。
【０３６６】
先に説明した図６５〜図８０の工程により作製した半導体装置の電気特性の評価を行った。なお、半導体装置は、各製造工程で具体的に示した条件を用いて作製した。電気特性については、容量密度が１２μＦ／ｃｍ2、ＥＳＲ（等価直列抵抗）が０．０２Ω、ＥＳＬ（等価直列インダクタンス）が１０ｐＨ、絶縁耐圧が３０Ｖ以上という結果であった。この結果によれば、大容量で、かつＥＳＬが低減された薄膜キャパシタを備えた半導体装置が形成できることが確認できた。
【０３６７】
また、薄板化していないＳｉ基板２４１に各膜４７Ａ，４８，１６７−１Ａ，４８，１６７−２Ａ，４８，４９Ａを成膜する毎にパターニングして薄膜キャパシタを形成し、次いで、薄板化していないＳｉ基板２４１にＩＣＰ法により貫通孔を形成し、貫通孔に貫通ビアを形成した比較例の半導体装置を作製し、検査を行なった結果、ショートの発生が確認され、良品の薄膜キャパシタを得ることができなかった。
【０３６８】
（第７の実施の形態）
図８１は、本発明の第７の実施の形態に係るインターポーザ内蔵基板の断面図である。図８１中、先に説明した第６の実施の形態の半導体装置と同一構成部分には、同一の符号を付す。
【０３６９】
図８１を参照するに、インターポーザ内蔵基板３２０は、インターポーザ３２１と、回路基板３２２とを有する。インターポーザ３２１は、インターポーザ３２１に設けられた絶縁材２４３と回路基板３２２の絶縁層３２９−１とを熱圧着することで回路基板３２２に固定されている。
【０３７０】
インターポーザ３２１は、第６の実施の形態の半導体装置の構成からパッド電極２４６Ａ〜２４６Ｃと、外部接続端子２４７，３０１〜３０３とを取り除いた構造体上に、絶縁層３２４と、ビア３２５と、パッド電極３２６Ａ〜３２６Ｃとを設けた構成とされている。絶縁層３２４は、絶縁膜２５０及びパッド電極２５６〜２５８を覆うように設けられている。ビア３２５は、パッド電極３２６Ａ〜３２６Ｃ上に位置する絶縁層３２４にそれぞれ設けられている。ビア３２５は、パッド電極２５６〜２５８とパッド電極３２６Ａ〜３２６Ｃとの間を電気的に接続する。
【０３７１】
パッド電極３２６Ａ〜３２６Ｃは、ビア３２５の形成位置に対応する絶縁層３２４上に設けられている。パッド電極３２６Ａ〜３２６Ｃには、例えば、図示していない半導体チップが電気的に接続される。具体的には、例えば、パッド電極３２６Ａに半導体チップの電源用の接続パッドが接続され、パッド電極３２６Ｂに半導体チップのグラウンド用の接続パッドが接続され、パッド電極３２６Ｃに半導体チップの信号用の接続パッドが接続される。
【０３７２】
回路基板３２２は、積層された絶縁層３２９−１，３２９−２と、パッド電極３３１Ａ〜３３１Ｃと、抵抗素子３３２と、配線３３４−１，３３４−２，３３７と、ビア３３５，３３９と、外部接続端子４４１とを有する。
【０３７３】
絶縁層３２９−１，３２９−２は、インターポーザ３２１に設けられた絶縁材２４３上に絶縁層３２９−１、絶縁層３２９−２の順に積層されている。
【０３７４】
パッド電極３３１Ａ〜３３１Ｃは、インターポーザ３２１と接続される側の絶縁層３２９−１に、絶縁層３２９−１の面３２９−１Ａと略面一になるように設けられている。パッド電極３３１Ａは、貫通ビア２４４Ａと電気的に接続されている。パッド電極３３１Ｂは、貫通ビア２４４Ｂと電気的に接続されている。また、パッド電極３３１Ｃは、貫通ビア２４４Ｃと電気的に接続されている。
【０３７５】
抵抗素子３３２は、パッド電極３３１Ａとパッド電極３３１Ｂとの間の絶縁層３２９−１に、絶縁層３２９−１の面３２９−１Ａと略面一になるように設けられている。抵抗素子３３２は、一対の電極４４３Ａ，４４３Ｂと、抵抗体４４４とを有する。
【０３７６】
電極４４３Ａは、パッド電極３３１Ａと電気的に接続されており、電極４４３Ｂは、パッド電極３３１Ｂと電気的に接続されている。これにより、電極４４３Ａ，４４３Ｂは、薄膜キャパシタ２４８と電気的に接続されている。
【０３７７】
抵抗体４４４は、電極４４３Ａ，４４３Ｂ間を接続するように設けられている。抵抗体４４４は、電極４４３Ａ，４４３Ｂ間を通過する電流に抵抗を負荷する。また、パッド電極３３１Ａ，３３１Ｂ間に、他の受動素子として導電材料からなるインダクタ素子をさらに設けてもよい。例えばミアンダ形状とされたインダクタ素子を用いることができる。
【０３７８】
このように、回路基板３２２に抵抗素子３３２やインダクタ素子からなる受動素子を設けることにより、インターポーザ内蔵基板３２０のインピーダンスを最適化して、インターポーザ内蔵基板３２０を高周波動作させることができる。
【０３７９】
配線３３４−１は、絶縁層３２９−１に絶縁層３２９−１の面３２９−１Ａと略面一になるように設けられている。配線３３４−２，３３７は、絶縁層３２９−１に絶縁層の面３２９−１Ｂと略面一になるように設けられている。配線３３７は、絶縁層３２９−１を介してパッド電極３３１Ａ〜３３１Ｃと対向している。
【０３８０】
ビア３３５は、絶縁層３２９−１に設けられており、パッド電極３３１Ａ〜３３１Ｃと配線３７７との間を電気的に接続する。ビア３３９は、絶縁層３２９−２を貫通するように設けられており、配線３３７と外部接続端子４４１との間を電気的に接続する。
【０３８１】
外部接続端子４４１は、絶縁層３２９−２の面３２９−２Ａに設けられており、絶縁層３２９−２を介して配線３３７と対向している。外部接続端子４４１は、例えば、図示していない他の回路基板と接続するための端子である。
【０３８２】
図８２は、インターポーザ内蔵基板の実装形態の一例を示す図である。
【０３８３】
図８２に示すように、インターポーザ内蔵基板３２０は、例えば、パッド電極３２６Ａ〜３２６Ｃ（図示せず）に半導体チップ２０が電気的に接続された状態で使用される。
【０３８４】
以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲において、種々の変形・変更が可能である。
【０３８５】
なお、以上の説明に関して、さらに以下の付記を開示する。
（付記１）  Ｓｉ基板と、該Ｓｉ基板を貫通する貫通孔に絶縁材を介して設けられた貫通ビアと、該Ｓｉ基板の第１の主面に設けられ、該貫通ビアと電気的に接続された薄膜キャパシタと、該第１の主面とは反対側の前記Ｓｉ基板の第２の主面に設けられ、該貫通ビアと電気的に接続された外部接続端子とを有するインターポーザと；
前記第１の主面上または第２の主面上に貫通ビアと電気的に接続された半導体チップと；を備え、
前記Ｓｉ基板は、その厚さが貫通孔の直径よりも小さいことを特徴とする半導体装置。
（付記２）  前記Ｓｉ基板は、その厚さが３０μｍ〜１００μｍであることを特徴とする付記１記載の半導体装置。
（付記３）  前記薄膜キャパシタは、Ｓｉ基板の第１の主面上に下部電極、誘電体膜、及び上部電極が順次堆積されてなり、
前記誘電体膜は、ペロブスカイト結晶構造を有する酸化物誘電体材料からなることを特徴とする付記１または２記載の半導体装置。
（付記４）  前記Ｓｉ基板の第２の主面において、貫通ビアの領域以外の領域を覆う絶縁層を備えることを特徴とする付記１〜３のうち、いずれか１項記載の半導体装置。
（付記５）  前記絶縁材及び絶縁層は、低誘電率樹脂からなることを特徴とする付記４記載の半導体装置。
（付記６）  付記１〜５のうち、いずれか一項記載の半導体装置と、前記外部端子に接続された回路基板とを備える電子装置。
（付記７）  Ｓｉ基板と、該Ｓｉ基板を貫通する貫通孔に絶縁材を介して設けられた貫通ビアと、該Ｓｉ基板の第１の主面に設けられ、該貫通ビアと電気的に接続された薄膜キャパシタと、該第１の主面とは反対側のＳｉ基板の第２の主面に設けられ、該貫通ビアと電気的に接続された外部接続端子とを有するインターポーザと、
前記貫通ビアと電気的に接続された半導体チップと、を備える半導体装置の製造方法であって、
前記薄膜キャパシタを形成する薄膜キャパシタ形成工程と、
前記Ｓｉ基板を薄板化する基板薄板化工程と、
薄板化したＳｉ基板に貫通孔を形成する貫通孔形成工程とを含むことを特徴とする半導体装置の製造方法。
（付記８）  前記薄膜キャパシタ形成工程は、基板薄板化工程に先だって、Ｓｉ基板の第１の主面上に下部電極膜、誘電体膜、及び上部電極膜を順次積層し、積層された下部電極膜、誘電体膜、及び上部電極膜をパターニングして薄膜キャパシタを形成することを特徴とする付記７記載の半導体装置の製造方法。
（付記９）  前記基板薄板化工程は、Ｓｉ基板の厚さを貫通孔の直径よりも小さくすることを特徴とする付記７または８記載の半導体装置の製造方法。
（付記１０）  前記貫通孔形成工程の後に、貫通孔に絶縁材を充填する絶縁材充填工程と、
前記絶縁材にＳｉ基板の第２の主面側から他の貫通孔を形成する他の貫通孔形成工程と、
前記他の貫通孔に貫通ビアを形成する貫通ビア形成工程と、をさらに備えることを特徴とする付記７〜９のうち、いずれか一項記載の半導体装置の製造方法。
（付記１１）  前記絶縁材充填工程は、絶縁材を貫通孔に充填すると共に、Ｓｉ基板の第２の主面を覆うように形成することを特徴とする付記１０記載の半導体装置の製造方法。
（付記１２）  前記絶縁材に感光性樹脂を用い、
前記他の貫通孔形成工程は、Ｓｉ基板の第２の主面側から感光性樹脂を露光、現像して、貫通ビアの形成位置に対応した位置に他の貫通孔を形成することを特徴とする付記１０または１１記載の半導体装置の製造方法。
（付記１３）  多層配線構造体と、
前記多層配線構造体上に、薄膜キャパシタを有するキャパシタ構造体と、
前記キャパシタ構造体を覆う絶縁膜と、
前記キャパシタ構造体を貫通し、前記薄膜キャパシタ及び多層配線構造体とそれぞれ電気的に接続された貫通ビアと、を有する回路基板と；
前記回路基板上に、前記貫通ビアと電気的に接続された半導体チップと；を備える半導体装置であって、
前記キャパシタ構造体は、多層配線構造体上にＳｉ基板と、該Ｓｉ基板を貫通すると共に前記貫通ビアが形成された貫通孔と、該Ｓｉ基板上に形成された前記薄膜キャパシタからなり、該Ｓｉ基板は、その厚さが貫通孔の直径よりも小さいことを特徴とする半導体装置。
（付記１４）  前記薄膜キャパシタは、３層以上の電極層と、隣接する電極間に挟まれた誘電体膜とからなることを特徴とする付記１３記載の半導体装置。
（付記１５）  前記回路基板は、前記多層配線構造体と絶縁膜との間に、複数の前記キャパシタ構造体を積層してなることを特徴とする付記１３または１４記載の半導体装置。
（付記１６）  複数の半導体チップを備え、
前記キャパシタ構造体は、複数の半導体チップに対してそれぞれ設けたことを特徴とする付記１３〜１５のうち、いずれか一項記載の半導体装置。
（付記１７）  前記キャパシタ構造体は、半導体チップの面積よりも小さいことを特徴とする付記１３〜１６のうち、いずれか一項記載の半導体装置。
（付記１８）  前記薄膜キャパシタは、３層以上の電極層と、隣接する該電極層間に挟まれた誘電体膜とからなる多層薄膜キャパシタであり、該多層薄膜キャパシタは一対の貫通ビアに並列接続してなり、前記一対の貫通ビアのうち一方の貫通ビアがＳｉ基板側から奇数番目の電極層のそれぞれと電気的に接続され、他方の貫通ビアがＳｉ基板側から偶数番目の電極層のそれぞれと電気的に接続されてなることを特徴とする付記１３記載の半導体装置。
（付記１９）  前記Ｓｉ基板は、その厚さが３０μｍ〜１００μｍであることを特徴とする付記１３〜１８のうち、いずれか一項記載の半導体装置。
（付記２０）  多層配線構造体と、
前記多層配線構造体上に、薄膜キャパシタを有するキャパシタ構造体と、
前記キャパシタ構造体を覆う絶縁膜と、
前記キャパシタ構造体を貫通し、前記薄膜キャパシタ及び多層配線構造体とそれぞれ電気的に接続された貫通ビアと、を有する回路基板と；
前記回路基板上に、前記貫通ビアと電気的に接続された半導体チップと；を備える半導体装置の製造方法であって、
Ｓｉ基板上に薄膜キャパシタを形成する薄膜キャパシタ形成工程と、
前記Ｓｉ基板を薄板化する基板薄板化工程と、
前記薄膜キャパシタ及びＳｉ基板を貫通する貫通孔を形成する貫通孔形成工程と、
前記薄膜キャパシタとＳｉ基板からなるキャパシタ構造体を、多層配線構造体に貼り付けるキャパシタ構造体貼付工程と、を含むことを特徴とする半導体装置の製造方法。
（付記２１）  前記基板薄板化工程及び貫通孔形成工程は、
前記薄膜キャパシタを貫通すると共にＳｉ基板の厚さの一部を開口する開口部を形成し、次いで薄膜キャパシタが形成された側とは反対側からＳｉ基板を薄板化して開口部を露出させて貫通孔を形成することを特徴とする付記２０記載の半導体装置の製造方法。
（付記２２）  前記薄膜キャパシタ形成工程は、基板薄板化工程に先だって、Ｓｉ基板上に下部電極膜、誘電体膜、及び上部電極膜を順次積層し、積層された下部電極膜、誘電体膜、及び上部電極膜を一括してパターニングして薄膜キャパシタを形成することを特徴とする付記２０または２１記載の半導体装置の製造方法。
（付記２３）  前記基板薄板化工程は、Ｓｉ基板の厚さを貫通孔の直径よりも小さくすることを特徴とする付記２０〜２２のうち、いずれか一項記載の半導体装置の製造方法。
（付記２４）  基板と、
前記基板上に積層された３層以上の電極層と、隣接する該電極層間に挟まれた誘電体膜とからなる薄膜キャパシタと、
所定の間隔で互いに隔離して設けられ、前記薄膜キャパシタの外部接続端子としての、一対の第１及び第２のパッド電極と、を備え、
前記第１のパッド電極は、基板側から奇数番目の電極層のそれぞれと電気的に接続され、前記第２のパッド電極は、基板側から偶数番目の電極層のそれぞれと電気的に接続され、前記第１のパッド電極と第２のパッド電極との間に、積層された複数の、略同等の静電容量を有するキャパシタが並列接続されてなることを特徴とするキャパシタ構造体。
（付記２５）  前記第１のパッド電極及び第２のパッド電極の各々の底面の下に、薄膜キャパシタを開口し、電極層端面を形成する開口部を有し、
前記開口部の両側の電極層端面間の距離が前記底面から下方に向かって次第に減少するように形成され、
第１のパッド電極の底面から、基板側から奇数番目の電極層にそれぞれ延在する複数の垂直配線からなる第１の垂直配線部と、第２のパッド電極の底面から、基板側から偶数番目の電極層にそれぞれ延在する複数の垂直配線からなる第２の垂直配線部とを有することを特徴とする付記２４記載のキャパシタ構造体。
（付記２６）  前記開口部は、略逆円錐あるいは略逆角錐状の形状を有することを特徴とする付記２５記載のキャパシタ構造体。
（付記２７）  前記開口部は、ステップ状の側壁面を有することを特徴とする付記２５または２６記載のキャパシタ構造体。
（付記２８）  前記第１の垂直配線部は、前記第１のパッド電極の略中央に、該第１のパッド電極と基板側から１番目の電極層とを接続する垂直配線と、該垂直配線を軸として同心円状に配置され、基板側から１番目以外の奇数番目の電極層に接続された他の垂直配線からなることを特徴とする付記２５〜２７のうち、いずれか一項記載のキャパシタ構造体。
（付記２９）  前記第２の垂直配線部は、前記第２のパッド電極の略中央を通り基板面に垂直な仮想軸に対して同心円状に配置された複数の垂直配線からなることを特徴とする付記２５〜２８のうち、いずれか一項記載のキャパシタ構造体。
（付記３０）  基板上に設けられた薄膜キャパシタと、所定の間隔で互いに隔離して設けられ、前記薄膜キャパシタの外部接続端子としての、一対の第１及び第２のパッド電極と、を備えるキャパシタ構造体の製造方法であって、
前記基板上に電極層と誘電体膜とを交互に積層して３層以上の電極層を有する積層体を形成する工程と、
前記第１のパッド電極を形成する位置に第１の垂直配線部を形成し、前記第２のパッド電極を形成する位置に第２の垂直配線部を形成する配線部形成工程と、
前記第１の垂直配線部及び第２の垂直配線部の各々に接触する第１のパッド電極及び第２のパッド電極を形成する工程とを含み、
前記配線部形成工程は、
前記第１のパッド電極を形成する位置に前記積層体の表面から、基板側から一層目の電極層の表面を露出する第１の開口部を形成する工程と、
前記第２のパッド電極を形成する位置に、積層体の表面から、基板側から二層目の電極層の表面を露出する第２の開口部を形成する工程と、
前記第１の開口部、第２の開口部、及び最上層の電極層を覆う絶縁膜を形成する工程と、
前記第１の開口部を充填する絶縁膜に、基板側から奇数番目の電極にそれぞれ接触する
複数の垂直配線からなる第１の配線部を形成し、前記第２の開口部を充填する絶縁膜に、基板側から偶数番目の電極にそれぞれ接触する複数の垂直配線からなる第２の配線部を形成する工程を有することを特徴とするキャパシタ構造体の製造方法。
（付記３１）  前記第１の開口部及び第２の開口部を形成する工程は、
最上層の電極層上に、第１の開口部及び第２の開口部を形成する位置を開口したレジスト膜を形成し、
イオンミリング法により前記基板に対して斜め方向からイオンを入射させて形成することを特徴とする付記３０記載のキャパシタ構造体の製造方法。
（付記３２）  Ｓｉ基板と、
前記Ｓｉ基板上に積層された３層以上の電極層と、隣接する電極層間に挟まれた誘電体膜とからなる薄膜キャパシタと、
前記Ｓｉ基板を貫通する貫通ビアと、
前記薄膜キャパシタを覆う絶縁膜を介して所定の間隔で互いに隔離して設けられ、貫通ビアとそれぞれ電気的に接続された一対の第１及び第２のパッド電極と、を有するインターポーザを備える半導体装置であって、
前記第１のパッド電極は、基板側から奇数番目の電極のそれぞれと電気的に接続され、前記第２のパッド電極は、基板側から偶数番目の電極のそれぞれと電気的に接続され、
前記第１のパッド電極と第２のパッド電極との間に、複数の、略同等の静電容量を有するキャパシタが並列接続されてなることを特徴とする半導体装置。
（付記３３）  前記第１のパッド電極及び第２のパッド電極の各々の底面の下に、薄膜キャパシタを開口し、電極層端面を形成する開口部を有し、
前記開口部の両側の電極層端面間の距離が前記底面から下方に向かって次第に減少するように形成され、
第１のパッド電極の底面から、基板側から奇数番目の電極層にそれぞれ延在する複数の垂直配線からなる第１の垂直配線部と、第２のパッド電極の底面から、基板側から偶数番目の電極層にそれぞれ延在する複数の垂直配線からなる第２の垂直配線部とを有することを特徴とする付記３２記載の半導体装置。
（付記３４）  前記開口部は、略逆円錐あるいは略逆角錐状の形状を有することを特徴とする付記３３記載の半導体装置。
（付記３５）  前記第１の垂直配線部及び第２の垂直配線部は、それぞれの略中央を通りＳｉ基板面に垂直な仮想軸に対して同心円状に配置された複数の垂直配線からなることを特徴とする付記３３または３４記載の半導体装置。
（付記３６）  付記３２〜３５のうち、いずれか一項記載の半導体装置と、前記半導体装置と電気的に接続された多層配線構造体を有する回路基板とを備える電子装置。
（付記３７）  Ｓｉ基板上に設けられた薄膜キャパシタと、該Ｓｉ基板を貫通する貫通ビアと、該薄膜キャパシタを覆う絶縁膜を介して所定の間隔で互いに隔離して設けられ、貫通ビアとそれぞれ電気的に接続された一対の第１及び第２のパッド電極と、を備える半導体装置の製造方法であって、
前記Ｓｉ基板上に電極層と誘電体膜とを交互に積層して３層以上の電極層を有する積層体を形成する積層体形成工程と、
前記第１のパッド電極を形成する位置に第１の垂直配線部を形成し、前記第２のパッド電極を形成する位置に第２の垂直配線部を形成する配線部形成工程と、
前記第１の垂直配線部及び第２の垂直配線部の各々に接触する第１のパッド電極及び第２のパッド電極を形成する工程とを含み、
前記配線部形成工程は、
前記第１のパッド電極を形成する位置に前記積層体の表面から、Ｓｉ基板側から一層目の電極層の表面を露出する第１の開口部を形成する工程と、
前記第２のパッド電極を形成する位置に、積層体の表面から、Ｓｉ基板側から二層目の電極層の表面を露出する第２の開口部を形成する工程と、
前記第１の開口部、第２の開口部、及び最上層の電極層を覆う前記絶縁膜を形成する工程と、
前記第１の開口部を充填する絶縁膜に、基板側から奇数番目の電極にそれぞれ接触する
複数の垂直配線からなる第１の配線部を形成し、前記第２の開口部を充填する絶縁膜に、基板側から偶数番目の電極にそれぞれ接触する複数の垂直配線からなる第２の配線部を形成する工程を有することを特徴とする半導体装置の製造方法。
（付記３８）  前記第１の開口部及び第２の開口部を形成する工程は、
最上層の電極層上に、第１の開口部及び第２の開口部を形成する位置を開口したレジスト膜を形成し、
イオンミリング法により前記基板に対して斜め方向からイオンを入射させて形成することを特徴とする付記３７記載の半導体装置の製造方法。
（付記３９）  前記積層体形成工程の後に、前記積層体をパターニングして薄膜キャパシタを形成する薄膜キャパシタ形成工程と、
前記薄膜キャパシタが形成された側とは反対側からＳｉ基板を薄板化する基板薄板化工程と、
前記薄板化したＳｉ基板に貫通孔を形成する工程とを含むことを特徴とする付記３７または３８記載の半導体装置の製造方法。
（付記４０）  薄膜キャパシタ形成工程は、薄膜キャパシタ形成工程よりも前に行なうことを特徴とする付記３９記載の半導体装置の製造方法。
（付記４１）  前記基板薄板化工程は、Ｓｉ基板の厚さを貫通孔の直径よりも小さくすることを特徴とする付記３９または４０記載の半導体装置の製造方法。
【図面の簡単な説明】
【０３８６】
【図１】従来の半導体装置の断面図である。
【図２】本発明の第１の実施の形態に係る電子装置の断面図である。
【図３】第１の実施の形態に係る半導体装置の製造工程を示す図（その１）である。
【図４】第１の実施の形態に係る半導体装置の製造工程を示す図（その２）である。
【図５】第１の実施の形態に係る半導体装置の製造工程を示す図（その３）である。
【図６】第１の実施の形態に係る半導体装置の製造工程を示す図（その４）である。
【図７】第１の実施の形態に係る半導体装置の製造工程を示す図（その５）である。
【図８】第１の実施の形態に係る半導体装置の製造工程を示す図（その６）である。
【図９】第１の実施の形態に係る半導体装置の製造工程を示す図（その７）である。
【図１０】第１の実施の形態に係る半導体装置の製造工程を示す図（その８）である。
【図１１】第１の実施の形態に係る半導体装置の製造工程を示す図（その９）である。
【図１２】第１の実施の形態に係る半導体装置の製造工程を示す図（その１０）である。
【図１３】第１の実施の形態に係る半導体装置の製造工程を示す図（その１１）である。
【図１４】第１の実施の形態に係る半導体装置の製造工程を示す図（その１２）である。
【図１５】第１の実施の形態の第１変形例に係る半導体装置の断面図である。
【図１６】第１の実施の形態の第１変形例に係る半導体装置の製造工程を示す図（その１）である。
【図１７】第１の実施の形態の第１変形例に係る半導体装置の製造工程を示す図（その２）である。
【図１８】第１の実施の形態の第２変形例に係る半導体装置の断面図である。
【図１９】第１の実施の形態の第２変形例に係る半導体装置の製造工程を示す図（その１）である。
【図２０】第１の実施の形態の第２変形例に係る半導体装置の製造工程を示す図（その２）である。
【図２１】第１の実施の形態の第２変形例に係る半導体装置の製造工程を示す図（その３）である。
【図２２】第１の実施の形態の第２変形例に係る半導体装置の製造工程を示す図（その４）である。
【図２３】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図２４】本発明の第３の実施の形態に係る半導体装置の断面図である。
【図２５】本発明の第４の実施の形態に係る半導体装置の断面図である。
【図２６】第４の実施の形態に係る半導体装置の製造工程を示す図（その１）である。
【図２７】第４の実施の形態に係る半導体装置の製造工程を示す図（その２）である。
【図２８】第４の実施の形態に係る半導体装置の製造工程を示す図（その３）である。
【図２９】第４の実施の形態に係る半導体装置の製造工程を示す図（その４）である。
【図３０】第４の実施の形態に係る半導体装置の製造工程を示す図（その５）である。
【図３１】第４の実施の形態に係る半導体装置の製造工程を示す図（その６）である。
【図３２】第４の実施の形態に係る半導体装置の製造工程を示す図（その７）である。
【図３３】第４の実施の形態に係る半導体装置の製造工程を示す図（その８）である。
【図３４】第４の実施の形態に係る半導体装置の製造工程を示す図（その９）である。
【図３５】第４の実施の形態に係る半導体装置の製造工程を示す図（その１０）である。
【図３６】第４の実施の形態に係る半導体装置の製造工程の変形例を示す図（その１）である。
【図３７】第４の実施の形態に係る半導体装置の製造工程の変形例を示す図（その２）である。
【図３８】第４の実施の形態の第１変形例に係る半導体装置の断面図である。
【図３９】第４の実施の形態の第２変形例に係る半導体装置の断面図である。
【図４０】第４の実施の形態の第３変形例に係る半導体装置の断面図である。
【図４１】第４の実施の形態の第４変形例に係る半導体装置の断面図である。
【図４２】垂直配線の配設位置を説明するためのキャパシタ構造体の平面図である。
【図４３】従来の多層薄膜キャパシタの断面図である。
【図４４】図４３に示す構造体を２つ並べて静電容量の等しいキャパシタを並列接続した場合の等価回路図である。
【図４５】本発明の第５の実施の形態の第１例に係るキャパシタ構造体の断面図である。
【図４６】垂直配線の配設位置を説明するためのキャパシタ構造体の平面図である。
【図４７】図４５に示す構造体を２つ並べて静電容量の等しいキャパシタを並列接続した場合の等価回路図である。
【図４８】第５の実施の形態の第１例に係るキャパシタ構造体の製造工程を示す図（その１）である。
【図４９】第５の実施の形態の第１例に係るキャパシタ構造体の製造工程を示す図（その２）である。
【図５０】第５の実施の形態の第１例に係るキャパシタ構造体の製造工程を示す図（その３）である。
【図５１】第５の実施の形態の第１例に係るキャパシタ構造体の製造工程を示す図（その４）である。
【図５２】第５の実施の形態の第１例に係るキャパシタ構造体の製造工程を示す図（その５）である。
【図５３】第５の実施の形態の第１例に係るキャパシタ構造体の製造工程を示す図（その６）である。
【図５４】第５の実施の形態の第１例に係るキャパシタ構造体の製造工程を示す図（その７）である。
【図５５】第５の実施の形態の第１例に係るキャパシタ構造体の製造工程を示す図（その８）である。
【図５６】第５の実施の形態の第１例に係るキャパシタ構造体の製造工程を示す図（その９）である。
【図５７】薄膜キャパシタ（第１例及び比較例）の上部電極の面積と不良品率の関係を示す図である。
【図５８】第５の実施の形態の第２例に係るキャパシタ構造体を示す図である。
【図５９】垂直配線の配設位置を説明するための図である。
【図６０】第５の実施の形態の第３例に係るキャパシタ構造体を示す図である。
【図６１】第５の実施の形態の第４例に係るキャパシタ構造体を示す図である。
【図６２】キャパシタ構造体の実装形態の１例を示す図である。
【図６３】本発明の第６の実施の形態に係る半導体装置の断面図である。
【図６４】第６の実施の形態の半導体装置の実装形態の１例を示す図である。
【図６５】第６の実施の形態に係る半導体装置の製造工程を示す図（その１）である。
【図６６】第６の実施の形態に係る半導体装置の製造工程を示す図（その２）である。
【図６７】第６の実施の形態に係る半導体装置の製造工程を示す図（その３）である。
【図６８】第６の実施の形態に係る半導体装置の製造工程を示す図（その４）である。
【図６９】第６の実施の形態に係る半導体装置の製造工程を示す図（その５）である。
【図７０】第６の実施の形態に係る半導体装置の製造工程を示す図（その６）である。
【図７１】第６の実施の形態に係る半導体装置の製造工程を示す図（その７）である。
【図７２】第６の実施の形態に係る半導体装置の製造工程を示す図（その８）である。
【図７３】第６の実施の形態に係る半導体装置の製造工程を示す図（その９）である。
【図７４】第６の実施の形態に係る半導体装置の製造工程を示す図（その１０）である。
【図７５】第６の実施の形態に係る半導体装置の製造工程を示す図（その１１）である。
【図７６】第６の実施の形態に係る半導体装置の製造工程を示す図（その１２）である。
【図７７】第６の実施の形態に係る半導体装置の製造工程を示す図（その１３）である。
【図７８】第６の実施の形態に係る半導体装置の製造工程を示す図（その１４）である。
【図７９】第６の実施の形態に係る半導体装置の製造工程を示す図（その１５）である。
【図８０】第６の実施の形態に係る半導体装置の製造工程を示す図（その１６）である。
【図８１】本発明の第７の実施の形態に係るインターポーザ内蔵基板の断面図である。
【図８２】インターポーザ内蔵基板の実装形態の一例を示す図である。
【符号の説明】
【０３８７】
１０  電子装置
１１，８０，９０，１００，１１０，１１８，１１９，１２０，１５０，１５５，１６０，２３５，２４０  半導体装置
１２，１２１，１５１，１５６，１６１，２３６，３２２  回路基板
１３，３２Ａ，３２Ｂ，３２Ｃ  接続パッド
２０  半導体チップ
３０，７５，９５，３２１  インターポーザ
３６，２４１  Ｓｉ基板
３６Ａ，２４１Ａ  上面
３６Ｂ，２４１Ｂ  下面
３８，４０Ａ，４０Ｂ，１２４，１２４Ａ〜１２４Ｃ，１４３，２４２，３１３Ａ〜３１３Ｃ  貫通孔
３９，２４３  絶縁材
３９Ａ，３２９−１Ａ，３２９−１Ｂ，３２９−２Ａ  面
４１，５５，９２，１９９，３０７，３１５  金属膜
４３Ａ，４３Ｂ，１１３，１３３Ａ〜１３３Ｃ，１３３Ａ−１〜１３３Ｃ−１，１３３Ａ−２〜１３３Ｃ−２，１４０，２３７，２４４Ａ〜２４４Ｃ  貫通ビア
４４，１１４，１１５，１４４，１９２，１９３，２４７，３０１〜３０３，４４１  外部接続端子
４５，５２，１３２，１３２−１，１３２−２，１５２，１８４，２５０  絶縁膜
４６，１８２，２１１，２４８  薄膜キャパシタ
４７  下部電極
４７Ａ  下部電極膜
４８  誘電体膜
４９  上部電極
４９Ａ  上部電極膜
５１，１２５，１８３，２４９  保護膜
５１Ａ，５３Ａ，５３Ｂ，５４，１２５Ａ〜１２５Ｃ，１３２Ａ，１３２Ｂ，１４５，１７９，１８３Ａ〜１８３Ｃ，１８４Ａ〜１８４Ｃ，１９６，１９７，２０１Ａ，２０１Ｂ，２１３，２１５〜２１７，２２１，２２２，２３１，２３５，２４９Ａ〜２４９Ｅ，２５０Ａ〜２５０Ｅ，２６１Ａ〜２６１Ｃ，３０８Ａ，３１６Ａ  開口部
５６Ａ，５６Ｂ，１３６Ａ〜１３６Ｃ，１３６Ａ−１〜１３６Ｃ−１，１３６Ａ−２〜１３６Ｃ−２  内部接続端子
６６，９６，２０１，３０８，３１６  レジスト層
６８，９８，２０５，３０９，３１８  導電材料
６９  接着テープ
７０  保持基板
７８，９３，１４２，１５４  パッド
１０２，３３２  抵抗素子
１０３，１０４，４４３Ａ，４４３Ｂ  電極
１０５，４４４  抵抗体
１１１  半導体基板
１１２  半導体回路
１２２  多層配線構造体
１２３，１２３−１，１２３−２，１５７，１６５，１８０，２１０，２２０，２３０  キャパシタ構造体
１２６，１２７，１７１〜１７４，１８５〜１８７，２１２，２５２〜２５５  垂直配線
１２８，１２９，１７６〜１７８，１８９，１９０，２４６Ａ〜２４６Ｃ，２５６〜２５８，３３１Ａ〜３３１Ｃ，３２６Ａ〜３２６Ｃ  パッド電極
１３７  はんだボール
１３８，３２４，３２９−１，３２９−２  絶縁層
１３９，３３４−１，３３４−２，３３７，Ｌ２，Ｌ３  配線
１５３，２５１Ａ〜２５１Ｃ，３２５，３３５，３３９  ビア
１６６  多層薄膜キャパシタ
１６７，１６７−１，１６７−２  中間電極
１６７Ａ，１６７−１Ａ，１６７−２Ａ  中間電極膜
１８１  基板
３２０  インターポーザ内蔵基板
Ａ１，Ａ２  中心軸
Ｂ１，Ｂ２，Ｄ１，Ｄ２  キャパシタ
Ｌ，Ｌ１，Ｍ１，Ｍ２，Ｎ，Ｎ１  厚さ
Ｐ１，Ｐ２  端子ピッチ
Ｒ１〜Ｒ３  直径
【図１】
2006253631.tif 000003
【図２】
2006253631.tif 000004
【図３】
2006253631.tif 000005
【図４】
2006253631.tif 000006
【図５】
2006253631.tif 000007
【図６】
2006253631.tif 000008
【図７】
2006253631.tif 000009
【図８】
2006253631.tif 000010
【図９】
2006253631.tif 000011
【図１０】
2006253631.tif 000012
【図１１】
2006253631.tif 000013
【図１２】
2006253631.tif 000014
【図１３】
2006253631.tif 000015
【図１４】
2006253631.tif 000016
【図１５】
2006253631.tif 000017
【図１６】
2006253631.tif 000018
【図１７】
2006253631.tif 000019
【図１８】
2006253631.tif 000020
【図１９】
2006253631.tif 000021
【図２０】
2006253631.tif 000022
【図２１】
2006253631.tif 000023
【図２２】
2006253631.tif 000024
【図２３】
2006253631.tif 000025
【図２４】
2006253631.tif 000026
【図２５】
2006253631.tif 000027
【図２６】
2006253631.tif 000028
【図２７】
2006253631.tif 000029
【図２８】
2006253631.tif 000030
【図２９】
2006253631.tif 000031
【図３０】
2006253631.tif 000032
【図３１】
2006253631.tif 000033
【図３２】
2006253631.tif 000034
【図３３】
2006253631.tif 000035
【図３４】
2006253631.tif 000036
【図３５】
2006253631.tif 000037
【図３６】
2006253631.tif 000038
【図３７】
2006253631.tif 000039
【図３８】
2006253631.tif 000040
【図３９】
2006253631.tif 000041
【図４０】
2006253631.tif 000042
【図４１】
2006253631.tif 000043
【図４２】
2006253631.tif 000044
【図４３】
2006253631.tif 000045
【図４４】
2006253631.tif 000046
【図４５】
2006253631.tif 000047
【図４６】
2006253631.tif 000048
【図４７】
2006253631.tif 000049
【図４８】
2006253631.tif 000050
【図４９】
2006253631.tif 000051
【図５０】
2006253631.tif 000052
【図５１】
2006253631.tif 000053
【図５２】
2006253631.tif 000054
【図５３】
2006253631.tif 000055
【図５４】
2006253631.tif 000056
【図５５】
2006253631.tif 000057
【図５６】
2006253631.tif 000058
【図５７】
2006253631.tif 000059
【図５８】
2006253631.tif 000060
【図５９】
2006253631.tif 000061
【図６０】
2006253631.tif 000062
【図６１】
2006253631.tif 000063
【図６２】
2006253631.tif 000064
【図６３】
2006253631.tif 000065
【図６４】
2006253631.tif 000066
【図６５】
2006253631.tif 000067
【図６６】
2006253631.tif 000068
【図６７】
2006253631.tif 000069
【図６８】
2006253631.tif 000070
【図６９】
2006253631.tif 000071
【図７０】
2006253631.tif 000072
【図７１】
2006253631.tif 000073
【図７２】
2006253631.tif 000074
【図７３】
2006253631.tif 000075
【図７４】
2006253631.tif 000076
【図７５】
2006253631.tif 000077
【図７６】
2006253631.tif 000078
【図７７】
2006253631.tif 000079
【図７８】
2006253631.tif 000080
【図７９】
2006253631.tif 000081
【図８０】
2006253631.tif 000082
【図８１】
2006253631.tif 000083
【図８２】
2006253631.tif 000084