(57)【要約】【課題】オフセット電圧をキャンセルし、利得を任意に設定が可能な演算増幅器を提供すること。【解決手段】第１スイッチＳＷ１により第１の差動入力部３１を構成する一対のトランジスタＱ１，Ｑ２のゲートを短絡し、第２の差動入力部４１を構成する一対のトランジスタＱ６，Ｑ７のゲートに接続されたコンデンサＣ１に演算増幅器部２１から出力される出力電圧Ｖｏによるオフセット電圧ｅ１を保持し、該保持したオフセット電圧ｅ１による電位差を第２の差動入力部４１を構成する一対のトランジスタＱ６，Ｑ７のゲートに発生させる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
一対のトランジスタにより構成されるカレントミラー部と、前記カレントミラー部に接続された一対のトランジスタにより構成される第１の差動入力部と、を有する演算増幅器部と、
前記カレントミラー部に接続された一対のトランジスタにより構成される第２の差動入力部を含むオフセット調整回路と、
前記第１の差動入力部を構成する一対のトランジスタのうちの一方のゲートを、他方のゲート又は入力端子に接続する第１スイッチと、
前記第２の差動入力部を構成する一対のトランジスタのうちの一方のゲートと入力端子との間を接離する第２スイッチと、
前記第２の差動入力部を構成する一対のトランジスタのゲートに接続され、前記演算増幅器部から出力される出力電圧によりオフセット電圧を保持し、該保持したオフセット電圧による電位差を前記第２の差動入力部を構成する一対のトランジスタのゲートに発生させる保持手段と、
を備えたことを特徴とする演算増幅器。
【請求項２】
一対のトランジスタにより構成されるカレントミラー部と、前記カレントミラー部に接続された一対のトランジスタにより構成される第１の差動入力部と、を有する演算増幅器部と、
前記カレントミラー部に接続された一対のトランジスタにより構成される第２の差動入力部を含むオフセット調整回路と、
前記第１の差動入力部を構成する一対のトランジスタのうちの一方のゲートを、他方のゲート又は入力端子に接続する第１スイッチと、
前記第２の差動入力部を構成する一対のトランジスタのうちの一方のゲートと第１の入力端子との間を接離する第２スイッチと、
前記第２の差動入力部を構成する一対のトランジスタのうちの他方のゲートと第２の入力端子との間を接離する第３スイッチと、
前記第２の差動入力部を構成する一対のトランジスタのゲートに接続され、前記演算増幅器部から出力される出力電圧によってオフセット電圧を保持し、該保持したオフセット電圧による電位差を前記第２の差動入力部を構成する一対のトランジスタのゲートに発生させる保持手段と、
を備えたことを特徴とする演算増幅器。
【請求項３】
前記保持手段は、前記第２の差動入力部を構成する一対のトランジスタのゲート間に接続されたコンデンサであることを特徴とする請求項１記載の演算増幅器。
【請求項４】
前記保持手段は、前記第２の差動入力部を構成する一対のトランジスタのゲートと基準電位電源との間にそれぞれ接続された一対のコンデンサであることを特徴とする請求項２記載の演算増幅器。
【請求項５】
前記保持手段は、前記第２の差動入力部を構成する一対のトランジスタのゲート間に接続されたコンデンサと、前記第２の差動入力部を構成する一対のトランジスタのゲートと基準電位電源との間にそれぞれ接続された一対のコンデンサと、からなることを特徴とする請求項２記載の演算増幅器。
【請求項６】
一対のトランジスタにより構成されるカレントミラー部と、前記カレントミラー部に接続された一対のトランジスタにより構成される第１の差動入力部と、を有する演算増幅器部と、
前記カレントミラー部に接続された一対のトランジスタにより構成される第２の差動入力部を含むオフセット調整回路と、
前記第２の差動入力部を構成する一対のトランジスタのゲートに接続され、前記演算増幅器部から出力される出力電圧によってオフセット電圧を保持し、該保持したオフセット電圧による電位差を前記第２の差動入力部を構成する一対のトランジスタのゲートに発生させる保持手段と、を備え、
前記第１の差動入力部を構成する一対のトランジスタのゲート間を短絡させ、前記第２の差動入力部を構成する一対のトランジスタのうちの一方のゲートを入力端子に接続し、該入力端子から前記演算増幅器部の出力電圧を前記保持手段に供給して該保持手段にオフセット電圧に保持してオフセット調整を行い、
前記第１の差動入力部を構成する一対のトランジスタのゲートを２つの入力端子にそれぞれ接続し、前記第２の差動入力部を構成する一対のトランジスタの内の一方のゲートを前記入力端子から切り離してオフセットキャンセルを行うようにしたことを特徴とする演算増幅器のオフセット電圧キャンセル方法。
【請求項７】
一対のトランジスタにより構成されるカレントミラー部と、前記カレントミラー部に接続された一対のトランジスタにより構成される第１の差動入力部と、を有する演算増幅器部と、
前記カレントミラー部に接続された一対のトランジスタにより構成される第２の差動入力部を含むオフセット調整回路と、
前記第２の差動入力部を構成する一対のトランジスタのゲートに接続され、前記演算増幅器部から出力されるオフセット電圧を含む出力電圧を保持し、該保持した電圧による電位差を前記第２の差動入力部を構成する一対のトランジスタのゲートに発生させる保持手段と、を備え、
前記第１の差動入力部を構成する一対のトランジスタのゲート間を短絡させ、前記第２の差動入力部を構成する一対のトランジスタのゲートを２つの入力端子にそれぞれ接続し、該一方の入力端子から前記演算増幅器部の出力電圧を前記保持手段に供給して該保持手段にオフセット電圧に保持してオフセット調整を行い、
前記第１の差動入力部を構成する一対のトランジスタのゲートを２つの入力端子にそれぞれ接続し、前記第２の差動入力部を構成する一対のトランジスタのゲートを２つの入力端子から切り離してオフセットキャンセルを行うようにしたことを特徴とする演算増幅器のオフセット電圧キャンセル方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器及び演算増幅器のオフセット電圧キャンセル方法に関するものである。
近年、演算増幅器は、ＬＳＩの中にも多数組み込まれる基本的な回路である。しかし、演算増幅器の出力信号は、これを構成するトランジスタの特性バラツキに起因した誤差（オフセット電圧）を含む。このため、演算増幅器のオフセット電圧を簡単な方法でキャンセルすることが求められている。
【背景技術】
【０００２】
従来、演算増幅器はアナログ信号の増幅や差信号の増幅のために多く用いられ、ＬＳＩの中にも多数組み込まれる基本的な回路である。演算増幅器の出力信号には、これを構成するトランジスタ特性のバラツキに起因する誤差を含む。この誤差は入力信号が０Ｖであっても、出力信号は０Ｖとならない。この入力信号に対する出力信号の誤差をオフセット電圧と言う。このオフセット電圧は、図７に示すように、演算増幅器１の入力端子に接続された電圧源２として表すことができる。
【０００３】
入力電圧Ｖｉｎが印加されたときの演算増幅器１の出力電圧Ｖｏは、入力抵抗Ｒ１と帰還抵抗Ｒ２の値によって決定され、次式
Ｖｏ＝（１＋Ｒ２／Ｒ１）×Ｖｉｎ
により求められる。しかし、実際には、図７に示す電圧源２によりオフセット電圧ｅ１が入力電圧Ｖｉｎに重畳されるため、出力電圧Ｖｏは、
Ｖｏ＝（１＋Ｒ２／Ｒ１）×（Ｖｉｎ−ｅ１）
となり、オフセット電圧ｅ１も増幅されて出力電圧として現れる。このため、入力電圧Ｖｉｎが小さい時には出力電圧Ｖｏにおけるオフセット電圧ｅ１の影響が大きくなる。
【０００４】
演算増幅器のオフセット電圧をキャンセルするため、演算増幅器が持つ２つの入力端子を短絡した状態における出力電圧をオフセット電圧として保持し、保持している電圧を演算増幅器の入力側に帰還することでオフセットキャンセルを行う方法が提案されている。
【０００５】
例えば特許文献１には、主増幅器と、主増幅器の出力信号を受けそれと逆方向に演算増幅する補助増幅器と、補助増幅器の出力信号を保持して主増幅器に帰還する保持手段とを備え、主増幅器のオフセット電圧による影響を主増幅器の利得分の１に減少させる演算増幅器が提案されている。
【０００６】
また、別の例として、例えば特許文献２には、オペアンプ部により増幅されオフセットを含んだ電圧を容量素子に蓄積し、該蓄積された電圧に基づいてオペアンプ部の電圧値をフィードバック制御する演算増幅が提案されている。
【特許文献１】特開平８−１８３５３号公報
【特許文献２】特開２００１−２９２０４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示された演算増幅器では、補助増幅器のオフセット電圧が主増幅器の入力端子に帰還され、主増幅器と補助増幅器のオフセット電圧が加算された後、主増幅器の利得分の１に減少するもので、低減されたオフセット電圧が出力電圧に影響を与えるという問題がある。
【０００８】
また、特許文献２に開示された演算増幅器では、オフセット調整用に用意された第２の反転入力端子に容量素子に蓄積したオフセット電圧を帰還しているため、この演算増幅器は増幅率１でしか使用することができない。このため、増幅率が１より大きい演算増幅器に適用することができないという問題がある。
【０００９】
本発明は上記問題点を解決するためになされたものであって、その目的は、オフセット電圧をキャンセルし、利得を任意に設定が可能な演算増幅器及び演算増幅器のオフセット電圧キャンセル方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明によれば、第１スイッチにより第１の差動入力部を構成する一対のトランジスタのゲートを短絡し、第２の差動入力部を構成する一対のトランジスタのゲートに接続された保持手段に演算増幅器部から出力される出力電圧によるオフセット電圧を保持し、該保持したオフセット電圧による電位差を第２の差動入力部を構成する一対のトランジスタのゲートに発生させるようにした。従って、保持手段は、オフセット電圧を保持すると共にそのオフセット電圧と逆方向の電位差であるため、演算増幅器の利得を任意に設定可能であり、利得にかかわらずにオフセット電圧をキャンセルすることができる。
【００１１】
請求項２に記載の発明によれば、第１スイッチにより第１の差動入力部を構成する一対のトランジスタのゲートを短絡し、第２の差動入力部を構成する一対のトランジスタのゲートに接続された保持手段に演算増幅器部から出力される出力電圧によってオフセット電圧を保持する。そして、その保持手段を第２及び第３スイッチにより２つの入力端子から切り離して該保持手段に保持したオフセット電圧による電位差を第２の差動入力部を構成する一対のトランジスタのゲートに発生させるようにした。従って、保持手段は、オフセット電圧を保持すると共にそのオフセット電圧と逆方向の電位差であるため、演算増幅器の利得を任意に設定可能であり、利得にかかわらずにオフセット電圧をキャンセルすることができる。また、オフセットキャンセル時に保持手段が２つの入力端子から切り離されているため、オフセットキャンセルに対する入力電圧の影響をなくすことができる。
【００１２】
請求項３に記載の発明のように、保持手段は、第２の差動入力部を構成する一対のトランジスタのゲート間に接続されたコンデンサである。
請求項４に記載の発明のように、保持手段は、第２の差動入力部を構成する一対のトランジスタのゲートと基準電位電源との間にそれぞれ接続された一対のコンデンサである。
【００１３】
請求項５に記載の発明のように、保持手段は、第２の差動入力部を構成する一対のトランジスタのゲート間に接続されたコンデンサと、第２の差動入力部を構成する一対のトランジスタのゲートと基準電位電源との間にそれぞれ接続された一対のコンデンサと、から構成される。
【００１４】
請求項６に記載の発明によれば、第１の差動入力部を構成する一対のトランジスタのゲート間を短絡させ、第２の差動入力部を構成する一対のトランジスタのうちの一方のゲートを入力端子に接続し、該入力端子から演算増幅器部の出力電圧を保持手段に供給して該保持手段にオフセット電圧に保持してオフセット調整が行われ、第１の差動入力部を構成する一対のトランジスタのゲートを２つの入力端子にそれぞれ接続し、第２の差動入力部を構成する一対のトランジスタの内の一方のゲートを入力端子から切り離してオフセットキャンセルされる。従って、保持手段は、オフセット電圧を保持すると共にそのオフセット電圧と逆方向の電位差であるため、演算増幅器の利得を任意に設定可能であり、利得にかかわらずにオフセット電圧をキャンセルすることができる。
【００１５】
請求項７に記載の発明によれば、第１の差動入力部を構成する一対のトランジスタのゲート間を短絡させ、第２の差動入力部を構成する一対のトランジスタのゲートを２つの入力端子にそれぞれ接続し、該一方の入力端子から演算増幅器部の出力電圧を保持手段に供給して該保持手段にオフセット電圧に保持してオフセット調整が行われ、第１の差動入力部を構成する一対のトランジスタのゲートを２つの入力端子にそれぞれ接続し、第２の差動入力部を構成する一対のトランジスタのゲートを２つの入力端子から切り離してオフセットキャンセルされる。従って、保持手段は、オフセット電圧を保持すると共にそのオフセット電圧と逆方向の電位差であるため、演算増幅器の利得を任意に設定可能であり、利得にかかわらずにオフセット電圧をキャンセルすることができる。また、オフセットキャンセル時に保持手段が２つの入力端子から切り離されているため、オフセットキャンセルに対する入力電圧の影響をなくすことができる。
【発明の効果】
【００１６】
以上記述したように、本発明によれば、オフセット電圧をキャンセルし、利得を任意に設定が可能な演算増幅器及び演算増幅器のオフセット電圧キャンセル方法を提供することができる。
【発明を実施するための最良の形態】
【００１７】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図３に従って説明する。
図１は、反転増幅回路１０の回路図である。
【００１８】
反転増幅回路１０は、演算増幅器１１と２つの入力抵抗Ｒ１と１つの帰還抵抗Ｒ２とにより構成されている。演算増幅器１１は、非反転入力端子（図中「＋」と記す）及び反転入力端子（図中「−」と記す）と、出力端子とを有し、非反転入力端子と反転入力端子にはそれぞれ入力抵抗Ｒ１が接続されている。出力端子は帰還抵抗Ｒ２を介して反転入力端子に接続されている。従って、演算増幅器１１は、入力抵抗Ｒ１と帰還抵抗Ｒ２の値により決定される利得（増幅率）により入力電圧Ｖｉｎ（両入力端子間に印加される電位差）を増幅した出力電圧Ｖｏを出力する。
【００１９】
演算増幅器１１は、演算増幅器部２１とオフセット調整回路２２を含む。
演算増幅器部２１は、第１の差動入力部３１、カレントミラー部３２、出力部３３を含む。差動入力部３１は、一対のトランジスタＱ１，Ｑ２とから構成されている。一対のトランジスタＱ１，Ｑ２はＮチャネルＭＯＳトランジスタよりなり、両トランジスタＱ１，Ｑ２のソースは互いに接続され、両トランジスタＱ１，Ｑ２の間のノードは定電流源３４を介して低電位電源（本実施形態ではグランドＧＮＤ）に接続されている。反転入力端子は第１トランジスタＱ１のゲートに接続され、非反転入力端子は第２トランジスタＱ２のゲートに接続されている。両トランジスタＱ１，Ｑ２のドレインはカレントミラー部３２に接続されている。
【００２０】
カレントミラー部３２は、一対のトランジスタＱ３，Ｑ４から構成されている。一対のトランジスタＱ３，Ｑ４はＰチャネルＭＯＳトランジスタよりなり、両トランジスタＱ３，Ｑ４のドレインがトランジスタＱ１，Ｑ２のドレインにそれぞれ接続され、両トランジスタＱ３，Ｑ４のソースが高電位電源Ｖｄｄに接続されている。両トランジスタＱ３，Ｑ４のゲートは互いに接続されるとともにトランジスタＱ３のドレインに接続されている。
【００２１】
第４トランジスタＱ４と第２トランジスタＱ２の間のノードは出力部３３を構成するトランジスタＱ５のゲートに接続されている。トランジスタＱ５はＰチャネルＭＯＳトランジスタよりなり、ソースが高電位電源Ｖｄｄに接続され、ドレインが定電流源を介して低電位電源に接続されている。
【００２２】
オフセット調整回路２２は、第２の差動入力部４１と定電流源４２を含み、第２の差動入力部４１及び定電流源４２は、演算増幅器部２１の差動入力部３１及び定電流源３５と並列に接続されている。即ち、第２の差動入力部４１は一対のトランジスタＱ６，Ｑ７から構成されている。両トランジスタＱ６，Ｑ７はＮチャネルＭＯＳトランジスタよりなり、両トランジスタＱ６，Ｑ７のソースは互いに接続され、両トランジスタＱ６，Ｑ７の間のノードは定電流源４２を介して低電位電源に接続されている。反転入力端子は第６トランジスタＱ６のゲートに接続され、非反転入力端子は第７トランジスタＱ７のゲートに接続されている。両トランジスタＱ６，Ｑ７のドレインはカレントミラー部３２に接続されている。つまり、トランジスタＱ６のドレインはトランジスタＱ３のドレインに接続され、トランジスタＱ７のドレインはトランジスタＱ４のドレインに接続されている。第６トランジスタＱ６のゲートと第７トランジスタＱ７のゲートとの間には保持手段としてのコンデンサＣ１が接続されている。
【００２３】
第１トランジスタＱ１のゲートと反転入力端子との間には第１スイッチＳＷ１が挿入接続されている。第１スイッチＳＷ１は切替スイッチであり、共通端子がトランジスタＱ１のゲートに接続され、第１端子が反転入力端子に接続され、第２端子がトランジスタＱ２のゲートつまり非反転入力端子に接続されている。そして、第１スイッチＳＷ１は、演算増幅器１１のオフセット調整時に共通端子が第２端子と接続するよう制御され、演算増幅器１１のオフセットキャンセルを有効とする通常動作時には共通端子が第１端子と接続するように制御される。
【００２４】
第６トランジスタＱ６のゲートと反転入力端子との間には第２スイッチＳＷ２が挿入接続されている。第２スイッチＳＷ２は、オンオフスイッチであり、演算増幅器１１のオフセット調整時にオンに制御され、演算増幅器１１のオフセットキャンセルを有効とする通常動作時にはオフに制御される。
【００２５】
上記のように構成された演算増幅器１１の動作を説明する。
［オフセット調整時］
第１スイッチＳＷ１により、第１トランジスタＱ１のゲートと第２トランジスタＱ２のゲート、即ち演算増幅器部２１の入力端子が短絡される。第２スイッチＳＷ２により第６トランジスタＱ６のゲート即ちコンデンサＣ１が第２スイッチＳＷ２を介して反転入力端子に接続される。オフセット調整回路２２のトランジスタＱ６のゲートには演算増幅器部２１の出力電圧が帰還される。そして、オフセット調整回路２２を構成する第６トランジスタＱ６と第７トランジスタＱ７のゲート間にはコンデンサＣ１が接続されている。
【００２６】
従って、演算増幅器部２１を構成する第１トランジスタＱ１と第２トランジスタＱ２のゲートに同じ電圧が供給され、両トランジスタＱ１，Ｑ２にはほぼ同じ値の電流ｉ１，ｉ２が流れる。すると、オフセット調整回路２２を構成する第６トランジスタＱ６に流れる電流ｉ３と第７トランジスタＱ７に流れる電流ｉ４は、演算増幅器部２１及びオフセット調整回路２２におけるオフセット電圧に応じた電流差を持つため、第６トランジスタＱ６のゲート電圧と第７トランジスタＱ７のゲート電圧との差がオフセット電圧と一致する。即ち、コンデンサＣ１は、両電極間の電位差が演算増幅器部２１及びオフセット調整回路２２におけるオフセット電圧と一致するように電荷が蓄積される。
【００２７】
図２は、オフセット調整時における反転増幅回路１０の等価回路である。この等価回路において、演算増幅器１３はオフセット電圧を持たない理想的な演算増幅器であり、電圧源１２は、演算増幅器１１のオフセット電圧ｅ１を発生させる。図２において、入力電圧Ｖｉｎと出力電圧Ｖｏは、
Ｖｏ＝（１＋（Ｒ２／Ｒ１））×（Ｖｉｎ−ｅ１）
となる。
【００２８】
図２において、コンデンサＣ１は２つの電極Ｔ１，Ｔ２を持ち、非反転入力端子に接続される電極Ｔ１の電圧は、反転入力端子における電圧よりも入力電圧Ｖｉｎだけ高い電圧である。一方、反転入力端子に接続される電極Ｔ２の電圧は、演算増幅器１１の出力電圧Ｖｏと反転入力端子における電圧とを入力抵抗Ｒ１と帰還抵抗Ｒ２により分圧した電圧である。このため、コンデンサＣ１の電極Ｔ２の電圧Ｖｃ１は、
Ｖｃ１＝（Ｒ１／（Ｒ１＋Ｒ２））×Ｖｏ＝Ｖｉｎ−ｅ１
となる。コンデンサＣ１の電極Ｔ１の電圧は、電極Ｔ２の電圧よりも入力電圧Ｖｉｎだけ高い。従って、コンデンサＣ１の両電極Ｔ１，Ｔ２間の電位差はオフセット電圧ｅ１と等しくなる。つまり、コンデンサＣ１は、両電極Ｔ１，Ｔ２間の電位差がオフセット電圧ｅ１と等しくなるよう充電される。
【００２９】
［オフセットキャンセル時］
図１に示す演算増幅器１１を通常動作させる、即ち、オフセット調整回路２２等によって演算増幅器１１のオフセット電圧をキャンセルする時、第１スイッチＳＷ１は第１トランジスタＱ１のゲートを反転入力端子に接続し、第２スイッチＳＷ２は第６トランジスタＱ６のゲートを反転入力端子から切り離す。
【００３０】
すると、図１に示す反転増幅回路１０は、図３に示す等価回路にて表される。この等価回路において、コンデンサＣ１は電圧源１２と直列に接続され、オフセット電圧ｅ１と逆方向の電位差ｅ１を持つ。従って、電圧源１２のオフセット電圧ｅ１はコンデンサＣ１に蓄積された電荷により発生する電位差によってキャンセルされ、演算増幅器１３には入力電圧Ｖｉｎが入力される。
【００３１】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）第１スイッチＳＷ１により第１の差動入力部３１を構成する一対のトランジスタＱ１，Ｑ２のゲートを短絡し、第２の差動入力部４１を構成する一対のトランジスタＱ６，Ｑ７のゲートに接続されたコンデンサＣ１に演算増幅器部２１から出力される出力電圧Ｖｏによるオフセット電圧ｅ１を保持し、該保持したオフセット電圧ｅ１による電位差を第２の差動入力部４１を構成する一対のトランジスタＱ６，Ｑ７のゲートに発生させるようにした。従って、コンデンサＣ１は、オフセット電圧ｅ１を保持すると共にそのオフセット電圧ｅ１と逆方向の電位差であるため、演算増幅器１１の利得を任意に設定可能であり、利得にかかわらずにオフセット電圧ｅ１をキャンセルすることができる。
【００３２】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図４〜図６に従って説明する。
尚、説明の便宜上、図１と同様の構成については同一の符号を付してその説明を一部省略する。
【００３３】
図４は、反転増幅回路５０の回路図である。
反転増幅回路５０は、演算増幅器５１と２つの入力抵抗Ｒ１と１つの帰還抵抗Ｒ２とにより構成されている。
【００３４】
演算増幅器５１は、第一実施形態の演算増幅器１１と同様に、演算増幅器部２１とオフセット調整回路２２を有している。演算増幅器部２１を構成する第１トランジスタＱ１のゲートと反転入力端子との間には第１スイッチＳＷ１が接続され、オフセット調整回路２２を構成する第６トランジスタＱ６のゲートと反転入力端子との間には第２スイッチＳＷ２が接続されている。
【００３５】
オフセット調整回路２２を構成する第７トランジスタＱ７のゲートと非反転入力端子との間には第３スイッチＳＷ３が接続されている。第３スイッチＳＷ３は、第２スイッチＳＷ２と同様にオンオフスイッチであり、演算増幅器５１のオフセット調整時にオンに制御され、演算増幅器５１のオフセットキャンセル時にはオフに制御される。
【００３６】
第６トランジスタＱ６のゲートにはコンデンサＣ２の第１電極が接続され、コンデンサＣ２の第２電極は基準電位電源（本実施形態ではグランドＧＮＤ）に接続されている。第７トランジスタＱ７のゲートにはコンデンサＣ３の第１電極が接続され、コンデンサＣ３の第２電極は基準電位電源（本実施形態ではグランドＧＮＤ）に接続されている。
【００３７】
即ち、本実施形態では、オフセット調整時において、第一実施形態のコンデンサＣ１の反転入力側の電圧を絶対値電圧としてコンデンサＣ２により保持し、コンデンサＣ１の非反転入力側の電圧を絶対値電圧としてコンデンサＣ３により保持する。つまり、オフセット調整時の反転増幅回路５０は、図５に示す等価回路にて表される。
【００３８】
そして、オフセットキャンセル時には、図６に示す等価回路にて動作する。この時、コンデンサＣ２，Ｃ３に蓄積された電荷は、図６に破線で示したコンデンサＣ１と同様に作用し、オフセット電圧ｅ１をキャンセルする。
【００３９】
このように構成された演算増幅器５１は、通常動作（オフセットキャンセル時）に反転入力端子（第２又は第３の入力端子）及び非反転入力端子（第３又は第２の入力端子）からコンデンサＣ２，Ｃ３が第２スイッチＳＷ２及び第３スイッチＳＷ３により切り離される。このため、オフセット調整回路２２を構成する第６トランジスタＱ６と第７トランジスタＱ７のゲート電圧が入力電圧Ｖｉｎの影響を受けない。このため、入力電圧Ｖｉｎにより第６トランジスタＱ６と第７トランジスタＱ７のゲート電圧が変動するのを防ぐことができる。
【００４０】
また、コンデンサは、構造によって両電極の一方に若干のリークが生じる場合がある。このため、コンデンサＣ２，Ｃ３においてリークが生じない電極をトランジスタＱ６，Ｑ７のゲートに接続することで、リークの影響を受けにくくすることができる。
【００４１】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）演算増幅器５１は、通常動作（オフセットキャンセル時）に反転入力端子及び非反転入力端子からコンデンサＣ２，Ｃ３が第２スイッチＳＷ２及び第３スイッチＳＷ３により切り離される。このため、オフセット調整回路２２を構成する第６トランジスタＱ６と第７トランジスタＱ７のゲート電圧が入力電圧Ｖｉｎの影響を受けない。このため、入力電圧Ｖｉｎにより第６トランジスタＱ６と第７トランジスタＱ７のゲート電圧が変動するのを防ぐことができる。
【００４２】
（２）コンデンサは、構造によって両電極の一方に若干のリークが生じる場合がある。このため、コンデンサＣ２，Ｃ３においてリークが生じない電極をトランジスタＱ６，Ｑ７のゲートに接続することで、リークの影響を受けにくくすることができる。
【００４３】
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記第二実施形態において、第一実施形態のコンデンサＣ１を追加する、即ち、オフセット調整回路２２を構成する第６，第７トランジスタＱ６，Ｑ７のゲート間にコンデンサＣ１を接続する。この構成によっても、上記第二実施形態と同じ効果を奏する。更に、オフセット電圧ｅ１をコンデンサＣ１，Ｃ２，Ｃ３により蓄積した電荷によりキャンセルするため、個々のコンデンサＣ１〜Ｃ３の大きさを小さくすることができる。
【００４４】
・上記各実施形態では、第２スイッチＳＷ２を反転入力端子に接続したが、第２スイッチＳＷ２を非反転入力端子に接続しても良い。
・上記各実施形態において、第１スイッチＳＷ１を複数のスイッチにより構成しても良い。
【００４５】
・上記各実施形態において、補正のためのトランジスタＱ６，Ｑ７のｇｍ（電圧電流変換利得）を低下させることにより、オフセット補正の精度を向上させることができる。即ち、トランジスタＱ６，Ｑ７のゲート長を大きく設定すればよく、これにより、オフセット電圧を保持するコンデンサの値即ち大きさを小型化することができることは明らかである。
【図面の簡単な説明】
【００４６】
【図１】第一実施形態の演算増幅器の回路図である。
【図２】オフセット調整時の演算増幅器の等価回路図である。
【図３】オフセットキャンセル時の演算増幅器の等価回路図である。
【図４】第二実施形態の演算増幅器の回路図である。
【図５】オフセット調整時の演算増幅器の等価回路図である。
【図６】オフセットキャンセル時の演算増幅器の等価回路図である。
【図７】従来の演算増幅器の等価回路図である。
【符号の説明】
【００４７】
１１，５１  演算増幅器、
２１  演算増幅器部
２２  オフセット調整回路
３１  第１の差動入力部
３２  カレントミラー部
４１  第２の差動入力部
Ｃ１〜Ｃ３  コンデンサ
ｅ１  オフセット電圧
Ｑ１〜Ｑ７  トランジスタ
ＳＷ１  第１スイッチ
ＳＷ２  第２スイッチ
ＳＷ３  第３スイッチ
Ｖｉｎ  入力電圧
Ｖｏ  出力電圧
【図１】
2006253910.tif 000003
【図２】
2006253910.tif 000004
【図３】
2006253910.tif 000005
【図４】
2006253910.tif 000006
【図５】
2006253910.tif 000007
【図６】
2006253910.tif 000008
【図７】
2006253910.tif 000009