(57)【要約】【課題】  容量の上部電極用コンタクトを形成する際に、上部電極の損傷を防止してコンタクト部の抵抗増加や歩留まり低下が生じるのを防ぐ。【解決手段】  半導体装置１００は、半導体基板１０２と、半導体基板１０２上に、下部電極１１８、容量膜１２０、および上部電極１２２がこの順で積層された構造を有する容量１１６と、容量１１６の上部電極１２２の引出部１２４と、引出部１２４の下方に形成され、引出部１２４を不純物拡散領域１０３等の下層配線と接続するコンタクト１０８ｃとを含む。【選択図】  図１
2006302987.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に、下部電極、容量膜、および上部電極がこの順で積層された構造を有する容量と、
前記容量の前記上部電極の引出部と、
前記引出部の下方に形成され、前記引出部を第１の下層配線と電気的に接続する第１のコンタクトと、
を含むことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記引出部は、前記上部電極と同層に形成されたことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記引出部は、前記上部電極と同一材料により構成されたことを特徴とする半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記上部電極および前記引出部は、ＴｉＮ、Ｔｉ／ＴｉＮの積層構造、ＴａＮ、ＷＮ、Ｐｔ、Ｒｕまたはポリシリコンにより構成されたことを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記第１の下層配線は、ワード線、ビット線、または不純物拡散領域により構成されたことを特徴とする半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜に形成されるとともに前記容量の前記下部電極を第２の下層配線と接続する第２のコンタクトと、
をさらに含み、
前記第１のコンタクトは、前記第１の絶縁膜に前記第２のコンタクトに並置して形成されたことを特徴とする半導体装置。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、
前記半導体基板上に形成された第２の絶縁膜をさらに含み、
前記容量は、前記第２の絶縁膜に形成された第一の凹部内に設けられ、
前記引出部は、前記第２の絶縁膜に前記第一の凹部に並置して形成された第二の凹部内に設けられたことを特徴とする半導体装置。
【請求項８】
請求項１乃至７いずれかに記載の半導体装置において、
前記半導体基板上の前記容量が形成された領域とは異なる領域に形成されたトランジスタを含むロジック部をさらに含むことを特徴とする半導体装置。
【請求項９】
半導体基板の表面または上部に形成された下層配線上に絶縁膜を形成する工程と、
前記絶縁膜に、前記下層配線と接続するコンタクトを形成する工程と、
前記絶縁膜上の前記コンタクトが形成された領域とは異なる領域に、下部電極および容量膜がこの順で積層された積層構造を形成する工程と、
前記絶縁膜上に、前記容量膜を覆うとともに、前記コンタクトに接続された上部電極材料を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記積層構造を形成する工程は、
前記コンタクトが形成された領域上に前記下部電極および前記容量膜を形成する工程と、
前記コンタクトが形成された領域上に形成された前記容量膜を選択的に除去する工程と、
をさらに含み、
前記容量膜を除去する工程の後に、前記上部電極材料を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記積層構造を形成する工程の前記容量膜を選択的に除去する工程において  前記容量膜とともに、前記コンタクトが形成された領域上に形成された前記下部電極も選択的に除去することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量を含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
容量素子は、下部電極と、その上に形成された容量絶縁膜と、その上に形成された上部電極とにより構成される。ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ））において、従来、下部電極の電位を外部に引き出すコンタクトと、上部電極の電位を一定に保つためのコンタクトとは、そのアスペクト比が異なるという課題があった。そのため、上部電極の電位を一定に保つためのコンタクトを形成する際に、エッチングの突き抜けが生じたり、コンタクトホールの底部に形成されるバリアメタルの膜厚の制御が困難になるという欠点があった。
【０００３】
特許文献１には、このようなコンタクトホールの突き抜けや接触抵抗の不安定を防止する半導体メモリ装置が開示されている。この半導体メモリ装置は、層間絶縁膜と、この層間絶縁膜内に形成された筒状の下部電極と、この下部電極の内面に形成された容量絶縁膜と、この容量絶縁膜を間に挟んで下部電極に対向するように形成された上部電極と、層間絶縁膜内に形成された筒状の溝と、この溝の内面に形成された引出部と、上部電極と引出部とを接続する上部電極延出部と、層間絶縁膜に形成され、溝の底部で引出部に接続された上部電極コンタクトと、層間絶縁膜上に形成され上部電極コンタクトに接続された上部電極配線とを有する。このような構成により、上部電極用コンタクトのアスペクト比が大きくなり、下部電極用コンタクト等の他のコンタクトとの間のアスペクト比の相違が小さくなる。そのため、上部電極用コンタクトを形成する際のエッチングにおいて、引出部の突き抜けが生じることを防止でき、上部電極用コンタクトホールの底面にバリアメタルを形成した場合は、その膜厚を一定に制御することができ、コンタクトにおける接触抵抗を一定に制御することができる。
【特許文献１】特開２０００−２９４７４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、今後、半導体装置の微細化がさらに進むことが想定される。また、それに伴い、容量の電極材料も種々に変化すると考えられる。その場合、上部電極用コンタクトを上部電極の上部から形成しようとすると、以下のような課題が生じる。
【０００５】
たとえば、容量の電極材料として、コンタクトホールを形成する絶縁膜とのエッチング選択比が低い材料を用いた場合、上部電極用コンタクトのアスペクト比と他のコンタクトのアスペクト比との差が小さい場合でも、エッチング時の突き抜けが発生するおそれがある。また、容量の電極材料にかかわらず、上部電極用コンタクトを形成する際に、上部電極が損傷することがあり、コンタクト抵抗増加やオープン不良が生じて歩留まりが低下するというおそれがある。さらに、容量の電極材料として、コンタクトホールを形成する絶縁膜とのエッチング選択比が高い材料を用いる場合でも、上部電極の突き抜けが生じないようにするためには、エッチング条件が適切になるように種々の検討を行う必要があり、手間がかかる。
【課題を解決するための手段】
【０００６】
本発明によれば、
半導体基板と、
前記半導体基板上に、下部電極、容量膜、および上部電極がこの順で積層された構造を有する容量と、
前記容量の前記上部電極の引出部と、
前記引出部の下方に形成され、前記引出部を第１の下層配線と電気的に接続する第１のコンタクトと、
を含むことを特徴とする半導体装置が提供される。
【０００７】
本発明によれば、容量の上部電極の引出部と第１の下層配線とを接続する第１のコンタクトが、引出部の下方に形成されるので、コンタクトを形成した後に引出部を形成することができ、第１のコンタクトを形成する際に、引出部が損傷されることなく、コンタクト抵抗増加やオープン不良の発生を抑えることができる。
【０００８】
本発明によれば、
半導体基板の表面または上部に形成された下層配線上に絶縁膜を形成する工程と、前記絶縁膜に、前記下層配線と接続するコンタクトを形成する工程と、
前記絶縁膜上の前記コンタクトが形成された領域とは異なる領域に、下部電極および容量膜がこの順で積層された積層構造を形成する工程と、
前記絶縁膜上に、前記容量膜を覆うとともに、前記コンタクトに接続された上部電極材料を形成する工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
【０００９】
本発明によれば、コンタクトを形成した後に、上部電極材料が形成されるので、コンタクトの形成時に上部電極が損傷されるのを防ぐことができ、コンタクト抵抗増加やオープン不良の発生を抑えることができる。また、本発明によれば、特別なマスクデータの作成やレイアウト設計を行うことなく、コンタクトを形成することができる。
【発明の効果】
【００１０】
以上説明したように、本発明によれば、容量の上部電極用コンタクトを形成する際に、上部電極の損傷を防止してコンタクト部の抵抗増加や歩留まり低下が生じるのを防ぐことができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には共通の符号を付し、適宜説明を省略する。本実施の形態において、半導体装置は、ＤＲＡＭ部とロジック部とを含む混載型である。
【００１２】
（第一の実施の形態）
図１は、本実施の形態における半導体装置の構成例を示す断面図である。
半導体装置１００は、半導体基板１０２と、半導体基板１０２上に、下部電極１１８、容量膜１２０、および上部電極１２２がこの順で積層された構造を有する容量１１６と、容量１１６の上部電極１２２の引出部１２４と、引出部１２４の下方に形成され、引出部１２４を不純物拡散領域１０３等の下層配線と接続するコンタクト１０８ｃとを含む。ここで、半導体装置１００の半導体基板１０２上には、トランジスタ等が形成されるロジック部と、容量が形成されるＤＲＡＭ部とが形成される。
【００１３】
半導体装置１００は、シリコン基板である半導体基板１０２と、その上に形成された第１の絶縁膜１１０と、その上に形成されたエッチングストッパ膜１１２と、その上に形成された第２の絶縁膜１１４と、その上に形成された第３の絶縁膜１２６と、その上に形成された第４の絶縁膜１３２とを含む。
【００１４】
ロジック部において、半導体装置１００は、半導体基板１０２に形成された不純物拡散領域２０３と、半導体基板１０２上に形成されたゲート２０６と、第１の絶縁膜１１０に形成されたコンタクト２０８ａおよびコンタクト２０８ｂと、第２の絶縁膜１１４および第３の絶縁膜１２６に形成されたコンタクト２２８ａおよびコンタクト２２８ｂと、第４の絶縁膜１３２に形成されたコンタクト２２９ａおよびコンタクト２２９ｂと、第４の絶縁膜１３２上に形成された配線２３０ａおよび配線２３０ｂとを含む。ここで、配線２３０ｂは、コンタクト２２９ｂ、コンタクト２２８ｂ、およびコンタクト２０８ｂを介してゲート２０６に電気的に接続される。また、配線２３０ａは、コンタクト２２９ａ、コンタクト２２８ａ、およびコンタクト２０８ａを介して、不純物拡散領域２０３と電気的に接続される。ゲート２０６およびその両側に形成された不純物拡散領域２０３により、トランジスタが構成される。
【００１５】
ＤＲＡＭ部において、半導体装置１００は、半導体基板１０２に形成された不純物拡散領域１０３および素子分離領域１０４と、半導体基板１０２上に形成されたゲート１０６と、第１の絶縁膜１１０に形成されたコンタクト１０８ａ、コンタクト１０８ｂ、およびコンタクト１０８ｃと、第２の絶縁膜１１４に形成された容量１１６および引出部１２４と、第２の絶縁膜１１４および第３の絶縁膜１２６に形成されたコンタクト１２８と、第３の絶縁膜１２６上に形成されたビット線１３０とを含む。ここで、容量１１６は、ＭＩＭ（metal insulator metal）容量とすることができる。容量１１６は、下部電極１１８、容量膜１２０、および上部電極１２２を含む。ここで、ビット線１３０は、コンタクト１２８およびコンタクト１０８ｂを介して不純物拡散領域１０３に電気的に接続される。また、容量１１６は、コンタクト１０８ａを介して不純物拡散領域１０３に電気的に接続される。ゲート１０６およびその両側に形成された不純物拡散領域１０３により、トランジスタが構成される。
【００１６】
ここでは図示していないが、上部電極１２２と引出部１２４とは、接続して形成される。図１２は、上部電極１２２と引出部１２４との構成を示す上面図である。図１２に示すように、上部電極１２２は、ＤＲＡＭ部において、コンタクト１２８等のコンタクトが形成された領域以外の領域全面にわたって形成され、その一部が引出部１２４として機能する。図１に戻り、引出部１２４は、コンタクト１０８ｃを介して半導体基板１０２に形成された不純物拡散領域１０３と電気的に接続される。本実施の形態における半導体装置１００によれば、上部電極１２２と引出部１２４とにより構成される上部電極プレートの下側に形成されたコンタクトを介して上部電極１２２との電気的接続をとることができる。
【００１７】
図２および図３は、本実施の形態における半導体装置の製造手順を示す工程断面図である。
【００１８】
本実施の形態における半導体装置１００の製造方法は、半導体基板１０２の表面または上部に形成された不純物拡散領域１０３上に第１の絶縁膜１１０を形成する工程と、第１の絶縁膜１１０に、不純物拡散領域１０３と接続するコンタクト１０８ｃを形成する工程と、第１の絶縁膜１１０上のコンタクト１０８ｃが形成された領域とは異なる領域に、下部電極１１８および容量膜１２０がこの順で積層された積層構造を形成する工程と、第１の絶縁膜１１０上に、容量膜１２０を覆うとともに、コンタクト１０８ｃに接続された上部電極材料を形成する工程と、を含む。
【００１９】
まず、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法により、半導体基板１０２に素子分離領域１０４を形成する。素子分離領域１０４は、以下のように形成される。まず、半導体基板１０２に、素子分離領域１０４を形成するための凹部を形成する。つづいて、凹部を埋め込むように、半導体基板１０２の全面にＣＶＤ（chemical vapor deposition）法によりシリコン酸化膜を形成する。その後、凹部の外部に露出した絶縁膜をＣＭＰ（chemical mechanical polish）により除去する。これにより、素子分離領域１０４が形成される。
【００２０】
つづいて、半導体基板１０２全面に熱処理によりシリコン酸化膜を形成する。次いで、シリコン酸化膜上にＣＶＤ法によりポリシリコン膜を形成する。次いで、リソグラフィ技術により、ポリシリコン膜をパターニングする。これにより、ロジック部においてゲート２０６が、ＤＲＡＭ部においてゲート１０６がそれぞれ形成される。その後、ゲート１０６およびゲート２０６をマスクとして、半導体基板１０２にイオン注入を行い、ゲート１０６およびゲート２０６の両側に、それぞれソースまたはドレインとなる不純物拡散領域１０３および不純物拡散領域２０３を形成する。これにより、ＤＲＡＭ部およびロジック部にそれぞれトランジスタが形成される。
【００２１】
つづいて、ＣＶＤ法により、半導体基板１０２全面に、第１の絶縁膜１１０（膜厚約３００ｎｍ〜６００ｎｍ）を形成する。第１の絶縁膜１１０は、たとえばＢＰＳＧ（boro-phospho-silicate glass）により構成することができる。また、第１の絶縁膜１１０を形成する前に、ＣＶＤ法により、半導体基板１０２全面に、たとえばシリコン窒化膜により構成されるエッチングストッパ膜を形成することもできる。次いで、第１の絶縁膜１１０上に所定形状のレジスト（不図示）を形成し、当該レジストをマスクとして、第１の絶縁膜１１０に、不純物拡散領域１０３に達するコンタクト１０８ａ、コンタクト１０８ｂ、およびコンタクト１０８ｃ、不純物拡散領域２０３に達するコンタクト２０８ａ、ならびにゲート２０６に達するコンタクト２０８ｂを形成するためのコンタクトホールを形成する。その後、レジストを除去する。つづいて、半導体基板１０２全面に導電膜を形成し、コンタクトホールを埋め込む。ここで、コンタクトを形成する導電膜は、たとえばＷ等の金属、またはポリシリコンとすることができる。次いで、コンタクトホール外部に露出した導電膜をＣＭＰにより除去する。これにより、ＤＲＡＭ部に、コンタクト１０８ａ、コンタクト１０８ｂ、およびコンタクト１０８ｃが、ロジック部にコンタクト２０８ａ、およびコンタクト２０８ｂがそれぞれ形成される（図２（ａ））。
【００２２】
その後、ＣＶＤ法により、半導体基板１０２全面に、エッチングストッパ膜１１２および第２の絶縁膜１１４（膜厚約８００ｎｍ〜１６００ｎｍ）を形成する。エッチングストッパ膜１１２は、たとえばＳｉＯＮ膜により構成することができる。第２の絶縁膜１１４は、たとえばシリコン酸化膜により構成することができる。次いで、レジストを用いたリソグラフィ技術により、第２の絶縁膜１１４およびエッチングストッパ膜１１２のコンタクト１０８ａおよびコンタクト１０８ｃが形成された領域それぞれに凹部１１５ａおよび凹部１１５ｂを形成し、コンタクト１０８ａおよびコンタクト１０８ｃを露出させる。本実施の形態において、容量は、シリンダー型に形成される。そのため、凹部１１５ａおよび凹部１１５ｂは、シリンダー型に形成される。ここで、容量のシリンダー径は、たとえば約０．２４μｍとすることができる。
【００２３】
つづいて、半導体基板１０２全面に、下部電極１１８（膜厚約１０ｎｍ〜３０ｎｍ）を形成する。下部電極１１８は、たとえばＴｉＮ、Ｔｉ／ＴｉＮの積層構造、ＴａＮ、ＷＮ、Ｐｔ、Ｒｕ、またはポリシリコンにより構成することができる。本実施の形態において、下部電極１１８は、Ｔｉ（ＮＭｅ２）４等を前駆体するＭＯＣＶＤ（Metal organic ＣＶＤ）法により形成されたＴｉＮとすることができる。また、他の例において、下部電極１１８は、原子層成長（Atomic Layer Deposition）法により成膜することもできる。ここで、下部電極１１８と接続されるコンタクト１０８ａの材料に応じて、下部電極１１８の下層に、たとえばＴｉにより構成される層（膜厚約１０ｎｍ）を形成することもできる。
【００２４】
その後、凹部１１５ａおよび凹部１１５ｂに形成された下部電極１１８を保護するために、凹部１１５ａおよび凹部１１５ｂ内にレジスト１３９を形成する（図２（ｂ））。レジスト１３９は、まずレジスト膜を基板全面に塗布して、凹部１１５ａおよび凹部１１５ｂ内部にレジストが残る程度に露光を行うことにより形成することができる。
【００２５】
つづいて、エッチングにより、凹部１１５ａおよび凹部１１５ｂ外に露出した下部電極１１８を除去する。その後、半導体基板１０２全面に、容量膜１２０（膜厚約数ｎｍ）を形成する。容量膜１２０は、たとえばＴａ２Ｏ５やＴａＯＮ等のＴａ化合物、ＺｒＯ２等のＺｒ化合物、またはＨｆＳｉＯ等のＺｒ化合物等の高誘電率材料、またはシリコン窒化膜等により構成することができる。本実施の形態において、容量膜１２０は、Ｔａ２Ｏ５により構成することができる。Ｔａ２Ｏ５膜を形成後、プラズマ酸化処理を行うことができる。これにより、容量膜１２０を酸化させるとともに、不純物を除去することができる。プラズマ酸化処理は、Ｎ２ガスとＯ２ガスを利用して、約３００℃から５００℃の温度で、約１分から５分間行う。また、他の例において、プラズマ酸化処理にかえて、紫外線−オゾンガス（ＵＶ−Ｏ３）処理を行うこともできる。
【００２６】
その後、凹部１１５ｂに形成された下部電極１１８や容量膜１２０、およびその他の不要な容量膜１２０を除去するために、これらの部分以外を保護するレジスト１４０を形成する（図２（ｃ））。
【００２７】
その後、レジスト１４０をマスクとしたエッチングにより、凹部１１５ｂ内の下部電極１１８および容量膜１２０等を除去する。つづいて、レジスト１４０を除去する（図３（ｄ））。
【００２８】
つづいて、下部電極１１８と同様に、ＭＯＣＶＤ法により、半導体基板１０２全面に、上部電極材料（膜厚約３０ｎｍから５０ｎｍ）を形成する。上部電極材料は、下部電極１１８を構成する材料と同じ材料とすることもでき、また異なる材料とすることもできる。上部電極材料は、たとえばＴｉＮ、ＴａＮ、ＷＮ、Ｐｔ、Ｒｕ、またはポリシリコンとすることができる。本実施の形態において、上部電極材料は、Ｔｉ（ＮＭｅ２）４等を前駆体するＭＯＣＶＤ法により形成されたＴｉＮとすることができる。また、他の例において、上部電極材料は、原子層成長法により成膜することもできる。なお、容量膜１２０の材料に応じて、上部電極材料の下層に、たとえばＴｉにより構成される層（膜厚約１０ｎｍ）を形成することもできる。
【００２９】
この後、リソグラフィ技術により上部電極材料をパターニングすることにより、上部電極１２２および引出部１２４が形成される（図３（ｅ））。図３（ｅ）においては、上部電極１２２と引出部１２４とが接続されていないように見えるが、これらは他の部分で接続されており、電気的にも接続される。
【００３０】
以下、図１を参照して説明する。
つづいて、半導体基板１０２全面に、第３の絶縁膜１２６を形成する。第３の絶縁膜１２６は、たとえばシリコン酸化膜により構成することができる。次いで、リソグラフィ技術により、ＤＲＡＭ部においてコンタクト１０８ｂに達するコンタクトホール、ロジック部においてコンタクト２０８ａおよびコンタクト２０８ｂに達するコンタクトホールをそれぞれ形成する。その後、半導体基板１０２全面に導電膜を形成し、これらのコンタクトホールを埋め込む。つづいて、コンタクトホール外部に露出した導電膜をＣＭＰにより除去する。これにより、ＤＲＡＭ部にコンタクト１２８が、ロジック部にコンタクト２２８ａおよびコンタクト２２８ｂがそれぞれ形成される。次いで、第３の絶縁膜１２６上に所定パターンのビット線１３０を形成する。その後、半導体基板１０２全面に第４の絶縁膜１３２を形成する。
【００３１】
つづいて、ロジック部において、リソグラフィ技術により、第４の絶縁膜１３２に、コンタクト２２８ａおよびコンタクト２２８ｂに達するコンタクトホールを形成する。次いで、半導体基板１０２全面に導電膜を形成し、これらのコンタクトホールを埋め込む。その後、コンタクトホール外部に露出した導電膜をＣＭＰにより除去する。これにより、ロジック部にコンタクト２２９ａおよびコンタクト２２９ｂがそれぞれ形成される。つづいて、第４の絶縁膜１３２上に所定パターンの配線２３０ａおよび配線２３０ｂを形成する。これにより、図１に示した構成の半導体装置１００が得られる。なお、図１において、凹部１１５ｂが引出部１２４で埋め込まれた構成を示したが、引出部１２４は、凹部１１５ｂの底部および側壁にのみ形成された構成とすることもできる。引出部１２４は、コンタクト１０８ｃと上部電極１２２とを電気的に接続できれば、どのような構成とすることもできる。
【００３２】
また、以上では、図３（ｄ）に示した工程で、凹部１１５ｂ内の下部電極１１８を除去する例を示したが、凹部１１５ｂ内の下部電極１１８は、除去せずに容量膜１２０だけを選択的に除去した構成とすることもできる。
【００３３】
図４は、本実施の形態における半導体装置１００の構成の他の例を示す断面図である。
ここで、コンタクト１０８ｃが引出部１２４を接続する下層配線は、ワード線とすることができる。引出部１２４に接続されたコンタクト１０８ｃは、その下方に形成されたワード線であるゲート１０７と接続される。このように、引出部１２４との電気的接続は、ワード線を介して行うこともできる。
【００３４】
本実施の形態における半導体装置１００の製造方法によれば、上部電極１２２との接続用のコンタクトが、上部電極１２２と同時に形成される引出部１２４の下方に形成される。そのため、コンタクトのためのコンタクトホールを形成する際のエッチングにより引出部１２４が突き抜けたり損傷されることがない。そのため、コンタクト部の抵抗増加やオープン不良による歩留まり低下を防ぐことができる。これにより、安定した歩留まりを確保することができる。
【００３５】
また、半導体装置において、同一半導体基板上にＤＲＡＭ部とロジック部とが形成されている場合、従来のように上部電極の上部からコンタクトをとろうとすると、ＤＲＡＭ部のコンタクトとロジック部のコンタクトのアスペクトが異なるという課題があった。この場合、上述したように、コンタクトホールを形成する絶縁膜とのエッチング選択比が大きい材料を電極材料に用いなければならなかった。本実施の形態における半導体装置の製造方法によれば、コンタクトを形成した後に引出部１２４を形成するので、上部電極材料として種々の材料を用いることができる。また、電極材料としてコンタクトホールを形成する絶縁膜とのエッチング選択比が大きい材料を用いた場合でも、エッチング選択比を出すためのエッチング条件を設定しなければならなかった。本実施の形態における半導体装置１００によれば、このような手間を省くことができる。
【００３６】
本実施の形態における半導体装置１００は、引出部１２４を容量１１６と同様の手順で形成するとともにその領域に形成された容量膜１２０を選択的に除去するだけで形成することができるので、製造過程を大幅に増加させることなく、製造することができる。
【００３７】
（第二の実施の形態）
図５は、本実施の形態における半導体装置１００の構成を示す断面図である。
本実施の形態において、引出部１２４が第２の絶縁膜１１４に形成された凹部ではなく、第２の絶縁膜１１４上に形成された点で、第一の実施の形態と異なる。
【００３８】
半導体装置１００は、図１を参照して説明した第一の実施の形態における半導体装置１００とほぼ同様の構成を有するが、ＤＲＡＭ部において、第２の絶縁膜１１４に形成されたコンタクト１０９をさらに含む。コンタクト１０９は、コンタクト１０８ｃと引出部１２４とを電気的に接続する。
【００３９】
図６は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
まず、第一の実施の形態で説明したのと同様に、図２（ａ）に示した構造の半導体装置を形成する。つづいて、ＣＶＤ法により、半導体基板１０２全面に、エッチングストッパ膜１１２および第２の絶縁膜１１４を形成する。次いで、レジストを用いたリソグラフィ技術により、第２の絶縁膜１１４およびエッチングストッパ膜１１２のコンタクト１０８ｃが形成された領域にコンタクトホールを形成し、コンタクト１０８ｃを露出させる。つづいて、半導体基板１０２全面に導電膜を形成し、コンタクトホールを埋め込む。次いで、コンタクトホール外部に露出した導電膜をＣＭＰにより除去する。これにより、ＤＲＡＭ部にコンタクト１０９が形成される（図６（ａ））。
【００４０】
その後、レジストを用いたリソグラフィ技術により、第２の絶縁膜１１４およびエッチングストッパ膜１１２のコンタクト１０８ａが形成された領域に凹部を形成し、コンタクト１０８ａを露出させる。
【００４１】
つづいて、半導体基板１０２全面に、下部電極１１８を形成する。その後、凹部に形成された下部電極１１８を保護するために、凹部内にレジスト１３９を形成する（図６（ｂ））。
【００４２】
つづいて、エッチングにより、凹部外に露出した下部電極１１８を除去する。その後、半導体基板１０２全面に、容量膜１２０を形成する。その後、レジストを用いたリソグラフィ技術により、不要な容量膜１２０を除去する。
【００４３】
つづいて、ＣＶＤ法により、半導体基板１０２全面に、上部電極材料を形成する。この後、リソグラフィ技術により上部電極材料をパターニングすることにより、上部電極１２２および引出部１２４が形成される（図６（ｃ））。図６（ｃ）においては、上部電極１２２と引出部１２４とが接続されていないように見えるが、これらは他の部分で接続されており、電気的にも接続される。これ以降の処理は、第一の実施の形態と同様に行われるので、説明を省略する。
【００４４】
図７は、本実施の形態における半導体装置１００の構成の他の例を示す断面図である。
ここで、引出部１２４に電気的に接続されたコンタクト１０８ｃは、その下方に形成されたワード線であるゲート１０７と接続される。このように、引出部１２４との電気的接続は、ワード線を介して行うこともできる。
【００４５】
本実施の形態においても、第一の実施の形態と同様の効果が得られる。
【００４６】
（第三の実施の形態）
第一の実施の形態においては、ビット線１３０が容量１１６よりも上層に形成される形態を示したが、本実施の形態において、ビット線１３０が容量１１６よりも下層に形成される点で第一の実施の形態と異なる。また、ここでは、半導体装置１００の２つの容量１１６が図示されている。
【００４７】
図８は、本実施の形態における半導体装置の構成例を示す断面図である。
半導体装置１００は、第１の絶縁膜１１０と第２の絶縁膜１１４との間に形成された第５の絶縁膜１３４をさらに含む。また、ＤＲＡＭ部において、半導体装置１００は、第１の絶縁膜１１０に形成されたコンタクト１０８ｄ、ならびに第５の絶縁膜１３４に形成されたコンタクト１３６ａ、コンタクト１３６ｃ、およびコンタクト１３６ｄをさらに含む。コンタクト１３６ａはコンタクト１０８ａと容量１１６の一の下部電極１１８とを電気的に接続する。コンタクト１３６ｄは、コンタクト１０８ｄと容量１１６の一の下部電極１１８とを電気的に接続する。コンタクト１３６ｃは、コンタクト１０８ｃと引出部１２４とを電気的に接続する。引出部１２４は、容量１１６の上部電極１２２と接続される。
【００４８】
また、本実施の形態において、ビット線１３０は、第１の絶縁膜１１０上に形成される。ビット線１３０の上には第５の絶縁膜１３４が形成される。
【００４９】
さらに、ロジック部において、半導体装置１００は、第５の絶縁膜１３４に形成されたコンタクト２３６ａおよびコンタクト２３６ｂをさらに含む。コンタクト２３６ａは、コンタクト２０８ａとコンタクト２２８ａとを電気的に接続する。コンタクト２３６ｂは、コンタクト２０８ｂとコンタクト２２８ｂとを電気的に接続する。
【００５０】
本実施の形態における半導体装置１００においても、引出部１２４は、容量１１６と同様の手順で形成するとともにその領域に形成された容量膜１２０を選択的に除去するだけで形成することができる。そのため、製造過程を大幅に増加させることなく、半導体装置１００を製造することができる。
【００５１】
図９は、本実施の形態における半導体装置１００の構成の他の例を示す断面図である。
ここで、コンタクト１３６ｃが引出部１２４を電気的に接続する下層配線は、ビット線とすることができる。引出部１２４に接続されたコンタクト１３６ｃは、その下方に形成されたビット線１３１と接続される。このように、引出部１２４との電気的接続は、ビット線を介して行うこともできる。
【００５２】
また、本実施の形態においても、このように、引出部１２４との電気的接続は、ワード線を介して行うこともできる。
【００５３】
本実施の形態においても、第一の実施の形態と同様の効果が得られる。
【００５４】
（第四の実施の形態）
図１０は、本実施の形態における半導体装置１００の構成を示す断面図である。
本実施の形態において、ビット線１３０が容量１１６よりも下層に形成される点で第二の実施の形態と異なる。また、ここでは、半導体装置１００の２つの容量１１６が図示されている。本実施の形態において、引出部１２４が第２の絶縁膜１１４に形成された凹部ではなく、第２の絶縁膜１１４上に形成された点で、第三の実施の形態と異なる。
【００５５】
半導体装置１００は、図８を参照して説明した第三の実施の形態における半導体装置１００とほぼ同様の構成を有するが、ＤＲＡＭ部において、第２の絶縁膜１１４に形成されたコンタクト１３８をさらに含む。コンタクト１３８は、コンタクト１３６ｃと引出部１２４とを電気的に接続する。
【００５６】
図１１は、本実施の形態における半導体装置１００の構成の他の例を示す断面図である。
ここで、引出部１２４に電気的に接続されたコンタクト１３６ｃは、その下方に形成されたビット線１３１と接続される。このように、引出部１２４との電気的接続は、ビット線を介して行うこともできる。
【００５７】
また、本実施の形態においても、このように、引出部１２４との電気的接続は、ワード線を介して行うこともできる。
【００５８】
本実施の形態においても、第一の実施の形態と同様の効果が得られる。
【００５９】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００６０】
以上の実施の形態においては、シリンダー型の容量を示したが、本発明は、シリンダー型の容量に限られず、たとえばスタック型等、他のタイプの容量に適用することもできる。
【００６１】
また、以上の実施の形態において、容量の電極材料として、ＴｉＮ等、コンタクトホールを形成する絶縁膜とのエッチング選択比が低い材料を用いた場合を例として示したが、たとえば上部電極は、ＴｉＮ等の上にＷ膜等のコンタクトホールを形成する絶縁膜とのエッチング選択比が高い材料が形成された構成とすることもできる。このような場合でも、コンタクトを上部電極の下方に形成することにより、コンタクトホール形成時のエッチング条件を適切にするための検討を行う必要がなく、半導体装置の製造手順を簡略化することができる。また、上部電極の損傷を防ぐことができ、半導体装置を安定的に製造することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態における半導体装置の構成例を示す断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の構成例を示す断面図である。
【図５】本発明の実施の形態における半導体装置の構成例を示す断面図である。
【図６】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図７】本発明の実施の形態における半導体装置の構成例を示す断面図である。
【図８】本発明の実施の形態における半導体装置の構成例を示す断面図である。
【図９】本発明の実施の形態における半導体装置の他の構成例を示す断面図である。
【図１０】本発明の実施の形態における半導体装置の構成例を示す断面図である。
【図１１】本発明の実施の形態における半導体装置の構成例を示す断面図である。
【図１２】本発明の実施の形態における上部電極および引出部の構成を示す上面図である。
【符号の説明】
【００６３】
１００  半導体装置
１０２  半導体基板
１０３  不純物拡散領域
１０４  素子分離領域
１０６  ゲート（ワード線）
１０７  ゲート（ワード線）
１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ  コンタクト
１０９  コンタクト
１１０  第１の絶縁膜
１１２  エッチングストッパ膜
１１４  第２の絶縁膜
１１６  容量
１１８  下部電極
１２０  容量膜
１２２  上部電極
１２４  引出部
１２６  第３の絶縁膜
１２８  コンタクト
１３０  ビット線
１３１  ビット線
１３２  第４の絶縁膜
１３４  第５の絶縁膜
１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ  コンタクト
１３８  コンタクト
２０３  不純物拡散領域
２０６  ゲート（ワード線）
２０８ａ、２０８ｂ  コンタクト
２２８ａ、２２８ｂ  コンタクト
２２９ａ、２２９ｂ  コンタクト
２３０ａ、２３０ｂ  配線
２３６ａ、１３６ｂ  コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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