(57)【要約】【課題】低い漏洩電流の特性と高い静電容量を有する半導体装置のキャパシタ及びその製造方法を提供する。【解決手段】半導体装置のキャパシタは、半導体基板上の所定の下部構造上に形成された下部電極と、前記下部電極上に形成され、低い漏洩電流の特性を有するＡｌＯＮ膜と、前記ＡｌＯＮ膜上に形成され、前記ＡｌＯＮ膜に比べて相対的に高い誘電率を有するＹＯＮ膜と、前記ＹＯＮ膜上に形成された上部電極とを含む。【選択図】図２ｈ
2006179860.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の所定の下部構造上に形成された下部電極と、
前記下部電極上に形成され、低い漏洩電流の特性を有するＡｌＯＮ（Ａｌｕｍｉｎｉｕｍ  Ｏｘｙ  Ｎｉｔｒｉｄｅ）膜と、
前記ＡｌＯＮ膜上に形成され、前記ＡｌＯＮ膜に比べて相対的に高い誘電率を有するＹＯＮ（Ｙｉｔｒｉｕｍ  Ｏｘｙ  Ｎｉｔｒｉｄｅ）膜と、
前記ＹＯＮ膜上に形成された上部電極と、を含むことを特徴とする半導体装置のキャパシタ。
【請求項２】
前記ＡｌＯＮ膜の厚さは、５０Å〜１５０Åであることを特徴とする請求項１に記載の半導体装置のキャパシタ。
【請求項３】
前記ＹＯＮ膜の厚さは、１０Å以下であることを特徴とする請求項１に記載の半導体装置のキャパシタ。
【請求項４】
前記下部電極は、ドープシリコン膜とアンドープシリコン膜の二重構造からなることを特徴とする請求項１に記載の半導体装置のキャパシタ。
【請求項５】
前記ＹＯＮ膜と上部電極との間に、障壁層としてＴｉＮ層を更に含むことを特徴とする請求項１に記載の半導体装置のキャパシタ。
【請求項６】
半導体基板上の所定の下部構造上に下部電極を形成する工程と、
前記下部電極上に低い漏洩電流の特性を有するＡｌＯＮ膜を形成する工程と、
前記ＡｌＯＮ膜上に前記ＡｌＯＮ膜に比べて相対的に高い誘電率を有するＹＯＮ膜を形成する工程と、
前記ＹＯＮ膜上に上部電極を形成する工程と、
を含むことを特徴とする半導体装置のキャパシタ製造方法。
【請求項７】
前記ＡｌＯＮ膜の厚さは、５０Å〜１５０Åであることを特徴とする請求項６に記載の半導体装置のキャパシタ製造方法。
【請求項８】
前記ＡｌＯＮ膜はＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法を利用して蒸着することを特徴とする請求項６に記載の半導体装置のキャパシタ製造方法。
【請求項９】
前記ＰＥＣＶＤ法による蒸着時のソース物質は、（ＣＨ３）３Ａｌであり、Ａｌ２Ｏ３の蒸着時の反応物質は、Ｈ２Ｏ及びＮＨ３であることを特徴とする請求項８に記載の半導体装置のキャパシタ製造方法。
【請求項１０】
ウエハーの温度は２００〜４５０℃で、蒸着時反応炉の圧力は０．１〜１．０ｔｏｒｒで、前記Ｈ２Ｏの使用量は１０〜５００ｓｃｃｍで、前記ＮＨ３の使用量は１０〜５００ｓｃｃｍであることを特徴とする請求項９に記載の半導体装置のキャパシタ製造方法。
【請求項１１】
前記ＡｌＯＮ膜の形成後、前記ＡｌＯＮ膜のＮ２の含量を高めるためにＮ２Ｏプラズマ熱処理を実施する工程を更に含むことを特徴とする請求項６に記載の半導体装置のキャパシタ製造方法。
【請求項１２】
前記ＹＯＮ膜の厚さは、１０Å以下に形成することを特徴とする請求項６に記載の半導体装置のキャパシタ製造方法。
【請求項１３】
前記ＹＯＮ膜はＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成することを特徴とする請求項６に記載の半導体装置のキャパシタ製造方法。
【請求項１４】
ＡＬＤ法による蒸着時、ソースガスのイットリウムガスを反応原料のＮＨ３ガス及びＨ２Ｏガスと交代で反応器に注入し、前記イットリウムガスとＮＨ３／Ｈ２Ｏガスの注入の間に不活性気体を流すことを特徴とする請求項１３に記載の半導体装置のキャパシタ製造方法。
【請求項１５】
前記イットリウムガスとＮＨ３／Ｈ２Ｏガス及び不活性気体の注入時間は各々０．１〜１０ｓｅｃで、前記ＮＨ３の量は１０〜１００ｓｃｃｍで、前記Ｈ２Ｏの量は１０〜１００ｓｃｃｍで、反応器の温度は２５０〜３５０℃に維持することを特徴とする請求項１４に記載の半導体装置のキャパシタ製造方法。
【請求項１６】
前記ＹＯＮ膜はＩＣＥ（Ｉｏｎｉｚｅｄ  Ｃｌｕｓｔｅｒ  Ｂｅａｍ）蒸着法で形成することを特徴とする請求項６に記載の半導体装置のキャパシタ製造方法。
【請求項１７】
前記ＹＯＮ膜の形成後、前記ＹＯＮ膜のＮ２の含量を増加させるためにＮ２Ｏプラズマ熱処理を実施する工程を更に含むことを特徴とする請求項６に記載の半導体装置のキャパシタ製造方法。
【請求項１８】
前記Ｎ２Ｏプラズマ熱処理後、ファーネス真空Ｎ２熱処理または急速熱処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ、ＲＴＰ）を実施する工程を更に含むことを特徴とする請求項１７に記載の半導体装置のキャパシタ製造方法。
【請求項１９】
前記ＹＯＮ膜の形成後、障壁層としてＴｉＮ層を蒸着する工程を更に含むことを特徴とする請求項６に記載の半導体装置のキャパシタ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置のキャパシタ及びその製造方法に関するものであり、より詳細には、低い漏洩電流の特性と高い静電容量を有する半導体装置のキャパシタ及びその製造方法に関するものである。
【背景技術】
【０００２】
一般的に、半導体装置のキャパシタは一定の水準以上の静電容量を有するべきであり、半導体装置、特にＤＲＡＭなどのリフレッシュタイムの増加を目的として、より低い漏洩電流の特性を有するようにするために継続的な研究及び開発が進行している。
【０００３】
一方、最近半導体素子の高集積化が進行することによって、半導体素子の各部位はその占める面積が益々減っている。それによって、半導体装置においてキャパシタを形成できる面積も減っていて、十分な静電容量と低い漏洩電流の特性を確保することが容易ではなかった。
【０００４】
以下、添付した図面を参考してこのような従来技術による半導体装置のキャパシタ及びその製造方法の問題点をより詳細に説明する。
【０００５】
図１ａないし図１ｇは従来のキャパシタ製造工程の手順を示す断面図である。これを参照して従来の半導体装置のキャパシタ及びその製造方法の問題点を詳細に調べてみると次の通りである。
【０００６】
まず、図１ａに示すように、素子隔離膜（不図示）によってアクティブ領域が定義された半導体基板（不図示）上に形成されている所定の下部構造物１上にビットライン電極２などの構造を形成する。
【０００７】
続いて、図１ｂに示すように、構造の上部全面に酸化膜などからなった層間絶縁膜３を蒸着し、その層間絶縁膜３上には障壁層として窒化膜４を蒸着する。
【０００８】
その後、図１ｃに示すように、フォトエッチング工程を実施して窒化膜４と層間絶縁膜３とをエッチングしてコンタクトホールを形成する。コンタクトホールは下部構造物１の表面、特にビットライン電極２の間に位置するストレージノード領域に該当する半導体基板（不図示）の接合領域と連結されたプラグ（不図示）表面を露出させる。
【０００９】
続いて、図１ｄに示すように前記結果物の全面に対して導伝性の多結晶シリコンを蒸着する。この時、コンタクトホールが多結晶シリコンによって埋め込まれるようにする。その後、窒化膜４が露出する時まで前記結果物に対して平坦化工程を実施して、コンタクトホール内にコンタクトプラグ５を形成する。
【００１０】
次に、図１ｅに示すように構造の上部全面に酸化膜６を蒸着した後、フォトエッチング工程を通じて酸化膜６の所定領域をエッチングしてコンタクトプラグ５の上部とその周辺部の窒化膜４の所定部位を露出させる。酸化膜６がエッチングされる領域は、以後形成されるキャパシタの下部電極の面積と直接的な関係があり、隣接した他のセルのキャパシタとの離隔距離を勘案して最大に広くする。
【００１１】
続いて、前記結果物の全面に対してポリシリコン膜を蒸着した後、化学機械的平坦化（ＣＭＰ）などを通じて蒸着されたポリシリコン膜のうち、酸化膜６上に蒸着されている部分を除去する。その後、残っている残りの酸化膜６部分を選択的にエッチング除去して、図１ｆに示すようなキャパシタ下部電極７を形成する。
【００１２】
次に、図１ｇに示すように構造の上部に誘電膜８を蒸着する。誘電膜では酸化膜−窒化膜−酸化膜の積層膜（ＯＮＯ膜）を形成する。続いて、前記結果物上にキャパシタ上部電極９を形成してキャパシタ製造を完了する。
【００１３】
しかし、前述の従来の単一ＯＮＯ膜による誘電膜８を含むキャパシタ構造は、十分な静電容量の特性と低い漏洩電流の特性を全て満足させることができない問題点があった。
【００１４】
それによって、漏洩電流の特性を改善するためにＡｌＯＮ（Ａｌｕｍｉｎｕｍ  Ｏｘｙ  Ｎｉｔｒｉｄｅ）で誘電膜を形成して使用することもある。しかし、この場合は界面特性が優秀で漏洩電流の特性は優れるが、低い静電容量の特性を示し、高静電容量が要求される最近のキャパシタの必要を充足させることができない問題点があった。
【００１５】
このように、単一膜の誘電膜を適用するキャパシタは、半導体装置の集積度が高まりながらキャパシタが有すべき静電容量と漏洩電流の特性の両方を満足させることができない問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
したがって、前述した従来技術の問題点を解決するための本発明の目的は、より狭い設置面積でも高い静電容量の特性と低い漏洩電流の特性を有する半導体装置のキャパシタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
前述の目的を達成するための本発明の半導体装置のキャパシタは、半導体基板上の所定の下部構造上に形成された下部電極と、前記下部電極上に形成され、低い漏洩電流の特性を有する第１誘電膜と、前記第１誘電膜上に形成され、前記第１誘電膜に比べて相対的に高い誘電率を有する第２誘電膜と、前記第２誘電膜上に形成された上部電極と、を含むことを特徴とする。
【００１８】
ここで、前記第１誘電膜は、ＡｌＯＮ膜（Ａｌｕｍｉｎｉｕｍ  Ｏｘｙ  Ｎｉｔｒｉｄｅ）であることが好ましい。また、前記ＡｌＯＮ膜の厚さは、５０Å〜１５０Åであることが好ましい。また、前記第２誘電膜は、ＹＯＮ（Ｙｉｔｒｉｕｍ  Ｏｘｙ  Ｎｉｔｒｉｄｅ）膜であることが好ましい。更に、前記ＹＯＮ膜の厚さは、１０Å以下であることが好ましい。更に、前記下部電極は、ドープシリコン膜とアンドープシリコン膜の二重構造になったことが好ましい。更に、前記第２誘電膜と上部電極との間に、障壁層としてＴｉＮ層を更に含むことが好ましい。
【００１９】
また、前述の目的を達成するための本発明の半導体装置のキャパシタ製造方法は、半導体基板上の所定の下部構造上に下部電極を形成する工程と、前記下部電極上に低い漏洩電流の特性を有する第１誘電膜を形成する工程と、前記第１誘電膜上に前記第１誘電膜に比べて相対的に高い誘電率を有する第２誘電膜を形成する工程と、前記第２誘電膜上に上部電極を形成する工程と、を含むことを特徴とする。ここで、前記第１誘電膜は、ＡｌＯＮ膜であることが好ましい。また、前記ＡｌＯＮ膜の厚さは、５０Å〜１５０Åであることが好ましい。前記半導体装置のキャパシタ製造方法において、例えば、前記ＡｌＯＮ膜はＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法を利用して蒸着する。
【００２０】
また、前記ＰＥＣＶＤ法による蒸着時のソース物質は、（ＣＨ３）３Ａｌであり、Ａｌ２Ｏ３の蒸着時の反応物質は、Ｈ２Ｏ及びＮＨ３であることが好ましい。また、ウエハーの温度は２００℃〜４５０℃で、蒸着時反応炉の圧力は０．１〜１．０ｔｏｒｒで、前記Ｈ２Ｏの使用量は１０〜５００ｓｃｃｍで、前記ＮＨ３の使用量は１０〜５００ｓｃｃｍであることが好ましい。
【００２１】
また、前記ＡｌＯＮ膜の形成後、前記ＡｌＯＮ膜のＮ２の含量を高めるためにＮ２Ｏプラズマ熱処理を実施する工程を更に含むことが好ましい。更に、前記第２誘電膜は、ＹＯＮ膜であることが好ましい。更に、前記ＹＯＮ膜の厚さは、１０Å以下に形成することが好ましい。更に、前記ＹＯＮ膜はＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成することが好ましい。更に、ＡＬＤ法による蒸着時、ソースガスのイットリウムガスを反応原料のＮＨ３ガス及びＨ２Ｏガスと交代で反応器に注入し、前記イットリウムガスとＮＨ３／Ｈ２Ｏガスの注入の間に不活性気体を流すことが好ましい。
【００２２】
更に、前記イットリウムガスとＮＨ３／Ｈ２Ｏガス及び不活性気体の注入時間は各々０．１〜１０ｓｅｃで、前記ＮＨ３の量は１０〜１００ｓｃｃｍで、前記Ｈ２Ｏの量は１０〜１００ｓｃｃｍで、反応器の温度は２５０〜３５０℃に維持することが好ましい。更に、前記ＹＯＮ膜はＩＣＢ（Ｉｏｎｉｚｅｄ  Ｃｌｕｓｔｅｒ  Ｂｅａｍ）蒸着法で形成することが好ましい。また更に、前記ＹＯＮ膜の形成後、前記ＹＯＮ膜のＮ２の含量を増加させるためにＮ２Ｏプラズマ熱処理を実施する工程を更に含むことが好ましい。また更に、前記Ｎ２Ｏプラズマ熱処理後、ファーネス真空Ｎ２熱処理または急速熱処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ、ＲＴＰ）を実施する工程を更に含むことが好ましい。
【００２３】
また更に、前記第２誘電膜の形成後、障壁層としてＴｉＮ層を蒸着する工程を更に含むことが好ましい。
【発明の効果】
【００２４】
本発明では、キャパシタの誘電膜として低い漏洩電流の特性のＡｌＯＮ膜と高い静電容量の特性のＹＯＮ膜からなる二重積層膜を使用することによって、半導体装置の集積度が大きくなってキャパシタの面積が減少する場合にも高い静電容量と低い漏洩電流の特性を有するキャパシタが得られる。
【００２５】
また、本発明では、低い漏洩電流の特性のＡｌＯＮ膜と高い静電容量の特性のＹＯＮ膜の各々に窒素含有量を増加させる追加工程を通じて誘電膜などの膜質を改善して静電容量を高めることによって、より一層高い静電容量の特性と低い漏洩電流の特性を有するキャパシタを製造できるようにする。
【発明を実施するための最良の形態】
【００２６】
以下、実施形態を通じて本発明をより詳細に説明する。但し、これらの実施形態は本発明を例示するためのものであり、本発明の権利保護範囲がこれらの実施形態により制限されるのではない。
【００２７】
図２ａないし図２ｈは本発明に係る一実施形態に係る半導体装置のキャパシタ製造工程を説明するための断面図である。これらの図面を参照して本発明を説明すれば次の通りである。
【００２８】
まず、図２ａに示すように、素子隔離膜（不図示）によってアクティブ領域が定義された半導体基板（不図示）上に形成されている所定の下部構造物１０１上にビットライン電極１０２などの構造を形成する。続いて、前記結果物の上部全面に酸化膜などからなった層間絶縁膜１０３を蒸着して、その層間絶縁膜１０３上に障壁層として窒化膜１０４を蒸着する。
【００２９】
その後、図２ｂに示すように、フォトエッチング工程を実施して窒化膜１０４と層間絶縁膜１０３をエッチングしてコンタクトホールを形成する。コンタクトホールＡは下部構造物１０１の表面、特にビットライン電極１０２の間に位置するストレージノード領域に該当する半導体基板（不図示）の接合領域と連結されたプラグ（不図示）の表面を露出させる。
【００３０】
続いて、図２ｃに示すように、前記結果物の全面に対して導伝性の多結晶シリコンを蒸着する。この時、コンタクトホールＡが多結晶シリコンによって埋め込まれるようにする。次に、窒化膜１０４が露出する時まで結果物に対して平坦化工程を実施して、コンタクトホールＡ内にコンタクトプラグ１０５を形成する。
【００３１】
続いて、図２ｄに示すように、前述した構造の上部全面に酸化膜１０６を蒸着した後、フォトエッチング工程を通じて酸化膜１０６の所定領域をエッチングしてコンタクトプラグ１０５の上部とその周辺部の窒化膜１０４の所定部位を露出させる。酸化膜１０６がエッチングされる領域は以後形成されるキャパシタの下部電極の面積と直接的な関係がある。したがって、隣接した他のセルのキャパシタとの離隔距離を勘案して最大限広く形成する。酸化膜１０６は５０００〜２００００Aの厚さに蒸着する。
【００３２】
続いて、前記結果物の全面に対してポリシリコン膜を蒸着した後、化学機械的平坦化（ＣＭＰ）などを通じて蒸着されたポリシリコン膜のうち、酸化膜１０６上に蒸着されている部分を除去する。その後、残っている残りの酸化膜１０６部分を選択的にエッチング除去して、図２ｅに示すようなキャパシタ下部電極１０７を形成する。キャパシタ下部電極１０７用のポリシリコン膜を形成工程において、温度は５００〜５６０℃、特に５３０℃、圧力は０．５〜１．０ｔｏｒｒの条件下で実施する。この時、ドープシリコン膜を１００Å〜３００Åに蒸着した後、アンドープシリコン膜を１００〜５００Åに蒸着する２工程の蒸着工程を通じて形成する。ドープシリコン膜の蒸着時にはＳｉＨ４を８００〜１２００ｓｃｃｍ、ＰＨ３を１５０〜２５０ｓｃｃｍ使用し、アンドープシリコン膜の蒸着時にはＳｉＨ４を８００〜１２００ｓｃｃｍ、ＰＨ３を０ｓｃｃｍ使用する。
【００３３】
その後、図２ｆに示すように、前記結果物の上部に膜質が緻密で漏洩電流の発生が少ないＡｌＯＮ膜１０８を蒸着する。ＡｌＯＮ膜１０８は膜質が緻密で界面特性に優れるので、下部電極１０７との間に界面膜が形成されることを抑制して漏洩電流が発生することを抑制する役割をする。この時、ＡｌＯＮ膜１０８はＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法を利用して蒸着する。ＰＥＣＶＤ法による蒸着時、ウエハーの温度は２００〜４５０℃で、蒸着時反応炉の圧力は０．１〜１．０ｔｏｒｒで行い、ソース物質は（ＣＨ３）３Ａｌを使用する。Ａｌ２Ｏ３の蒸着時、反応物質はＨ２Ｏ及びＮＨ３を使用し、その使用量はＨ２Ｏが１０〜５００ｓｃｃｍ、ＮＨ３が１０〜５００ｓｃｃｍである。蒸着されるＡｌＯＮ膜１０８の厚さは５０Å〜１５０Åであり、蒸着時ＲＦ電力は１０〜５００ｗａｔｔである。前述の膜厚さは全体誘電膜の誘電率と漏洩電流の防止特性を考慮して設定したもので、この範囲以下では漏洩電流の防止特性が低下し、その範囲以上では誘電率が低下して十分な静電容量の特性を得られない恐れがある。
【００３４】
続いて、ＡｌＯＮ膜１０８が形成された結果物に対してアニール工程を進行する。アニール工程においては、ＡｌＯＮ膜１０８のＮ２含量を高めるためにＮ２Ｏプラズマ熱処理を実施する。急速熱処理の際、Ｎ２Ｏガスの量は１〜１０ｓｌｍであり、温度は７００〜８５０℃を維持して、６０〜１８０秒間実施する。前述のように、Ｎ２の含有量が増加すると、誘電率が増加して膜質もより緻密になる。
【００３５】
次に、図２ｇに示すように、ＡｌＯＮ膜１０８の上部に誘電率が高いＹＯＮ膜１０９を蒸着する。ＹＯＮ膜１０９は誘電率が２５程度に高い静電容量を持っていて、高用量のキャパシタを製造できるようにする。ここで、ＹＯＮ膜１０９はＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成する。この時、ソースガスのイットリウムガスを反応原料のＮＨ３ガス及びＨ２Ｏガスと交代で反応器に注入してＹＯＮ膜を１０Å以内に蒸着する。イットリウムガスとＮＨ３／Ｈ２Ｏガスの注入の間にＮ２，Ａｒ，Ｈｅなどの不活性気体を流して各原料の残留物が余らないようにする。
【００３６】
ＡＬＤ法による蒸着時、ソースガスの注入と不活性気体の注入及びＨ２Ｏ／ＮＨ３ガスの注入を１サイクル当り１Å以下の薄膜を蒸着し、サイクルを繰り返して総１０Å以下の厚さにＹＯＮ膜１０９を形成する。各反応原料と中間の不活性気体の注入時間は各々０．１〜１０ｓｅｃで行う。そして、反応ガスの使用量は、ＮＨ３が１０〜１００ｓｃｃｍで、Ｈ２Ｏが１０〜１００ｓｃｃｍであり、反応器の温度は２５０〜３５０℃に維持する。サイクルの繰り返しにより連続に蒸着された薄膜は４００〜５５０Åの条件下で低温熱処理して単一膜に転換させる。ＹＯＮ膜１０９の形成時ＩＣＢ（Ｉｏｎｉｚｅｄ  Ｃｌｕｓｔｅｒ  Ｂｅａｍ）蒸着法を利用することができる。
【００３７】
前述のように本発明においては、まずキャパシタの下部電極上にＡｌＯＮ膜１０８を形成した後、ＹＯＮ膜１０９を形成して二重膜構造の誘電膜を形成する。それによって、キャパシタの漏洩電流を減少させると共に、静電容量を大きく増加させることができる。即ち、まず下部電極上に形成されたＡｌＯＮ膜１０８は膜質が緻密で界面特性に優れるので、下部電極１０７との間に界面膜が形成されるのを抑制して漏洩電流が発生することを抑制する。そして、ＡｌＯＮ膜１０８上に形成されるＹＯＮ膜１０９は誘電率が２５程度と非常に高く、キャパシタの静電容量を大きく高めることができる。したがって、本発明に係るキャパシタ製造方法はＡｌＯＮ膜１０８とＹＯＮ膜１０９の二重構造になった誘電膜を使用することによって、キャパシタの漏洩電流を大きく減少させることができるだけでなく、静電容量も大きく増加させることができる。
【００３８】
そして、元のＹＯＮ膜を単一誘電膜として下部電極上に蒸着して使用する場合は、下部電極のポリシリコンとＹＯＮ膜が界面反応を起こして誘電率が低いＳｉＯ２を生成してＹＯＮ膜の質的低下を招く恐れがある。したがって、本発明ではＹＯＮ膜１０９を形成する前に、まず膜質が緻密なＡｌＯＮ膜１０８を形成することによって、ＹＯＮ膜と下部電極との間に界面膜が形成されるのを抑制してＹＯＮ膜１０９の質的低下を抑制することができる。
【００３９】
続いて、ＹＯＮ膜１０９のＮ２含量を増加させるために、前記結果物に対してＮ２Ｏプラズマ熱処理を実施する。ここで、急速熱処理の際、Ｎ２Ｏガスの量は１〜１０ｓｌｍで、温度は７００〜８５０℃を維持して６０〜１８０秒間実施する。前述のように、Ｎ２の含有量が増加すると、誘電率が増加して膜質もより緻密になる。
【００４０】
次に、ＡｌＯＮ膜１０８とＹＯＮ膜１０９内の不純物を除去して高いＮ２含有量を維持するために、ファーネス真空Ｎ２熱処理を実施する。この時、ファーネス真空Ｎ２熱処理の温度は５００〜６５０℃を維持して、５〜６０ｍｉｎ間実施する。一方、ファーネス真空Ｎ２熱処理の代わりに、急速熱処理を実施することができる。
【００４１】
続いて、図２ｈに示すように、前述した構造の上部全面に障壁層１１０としてＴｉＮ層を蒸着し、その上部にポリシリコンを蒸着してキャパシタ上部電極１１１を製造する。このように形成されるキャパシタはＤＲＡＭのセルキャパシタとしてだけでなく、その他の半導体装置の多様な領域でキャパシタ素子として使うことができる。
【産業上の利用可能性】
【００４２】
以上のように、本発明によれば、キャパシタの誘電膜として低い漏洩電流の特性のＡｌＯＮ膜と高い静電容量の特性のＹＯＮ膜からなる二重積層膜を使用することによって、半導体装置の集積度が大きくなってキャパシタの面積が減少する場合にも高い静電容量と低い漏洩電流の特性を有するキャパシタが得られる。また、本発明によれば、低い漏洩電流の特性のＡｌＯＮ膜と高い静電容量の特性のＹＯＮ膜の各々に窒素含有量を増加させる追加工程を通じて誘電膜などの膜質を改善して静電容量を高めることによって、より一層高い静電容量の特性と低い漏洩電流の特性を有するキャパシタを製造できるようにする。従って、本発明の産業利用性はきわめて高いものといえる。
【図面の簡単な説明】
【００４３】
【図１ａ】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図１ｂ】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図１ｃ】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図１ｄ】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図１ｅ】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図１ｆ】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図１ｇ】従来の半導体装置のキャパシタ製造工程を示す断面図である。
【図２ａ】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図２ｂ】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図２ｃ】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図２ｄ】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図２ｅ】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図２ｆ】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図２ｇ】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【図２ｈ】本発明の一実施形態に係る半導体装置のキャパシタ製造工程を示す断面図である。
【符号の説明】
【００４４】
１  下部構造物、２  ビットライン電極、３  層間絶縁膜、４  窒化膜、５  コンタクトプラグ、６  酸化膜、７  キャパシタ下部電極、８  誘電膜、９  キャパシタ上部電極、１０１  下部構造物、１０２  ビットライン電極、１０３  層間絶縁膜  １０４  窒化膜、１０５  コンタクトプラグ、１０６  酸化膜、１０７  キャパシタ下部電極、１０８  第１誘電膜、１０９  第２誘電膜、１１０  障壁層、１１１  キャパシタ上部電極。
【図１ａ】
2006179860.tif 000003
【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図１ｅ】
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【図１ｆ】
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【図１ｇ】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図２ｅ】
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【図２ｆ】
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【図２ｇ】
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【図２ｈ】
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