(57)【要約】【課題】  アドレスのデコード結果を記憶しておくＦＩＦＯサイズは比較的小さく、アクセスが連続してＦＩＦＯが一杯になるとスレーブデバイスやバスの状況に関係なくマスタデバイスは次のトランザクションの発行を待たされるため、システム全体のスループットが低下するといった問題を解決するオンチップバスシステムを提供すること。【解決手段】  スプリットバスのライト用のデータチャネルにおいてマスタデバイスとスレーブデバイスを接続する際に必要となるアドレスのデコード結果をＦＩＦＯに記憶する際に、その内容をデコード結果と累積回数に分離することで同一のデコード結果が連続した場合は一つのデコード結果に対して連続した回数のみを記憶することでＦＩＦＯの使用効率を向上させる。【選択図】  図２
2006164024.tif 000002
【特許請求の範囲】
【請求項１】
スプリットバス対応のオンチップバスにおいて、マスタデバイスが出力するアドレスをデコードするデコード手段と該デコード手段の結果に基づき対応するアドレスチャネルのマスタデバイスとスレーブデバイスを接続する接続手段を有し、ライトデータチャネルにおいては該デコード手段の結果を累積回数と共に逐次記憶する記憶手段と該記憶手段の内容に基づき対応するデータチャネルのマスタデバイスとスレーブデバイスを接続する接続手段を有するオンチップバスシステム。
【請求項２】
前記オンチップバスシステムにおいて、前記デコード手段の結果と同時にトランザクションＩＤを累積回数と共に逐次記憶する記憶手段を有するオンチップバスシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スプリットバス対応のオンチップバスシステムに関し、より詳細にはライトデータチャネルのマスタデバイスとスレーブデバイスを接続する際に必要となるアドレスのデコード結果を累積回数と共に逐次記憶することを特徴とするオンチップバスシステムに関する。
【背景技術】
【０００２】
近年、システムＬＳＩで使用するオンチップバスにおいて、アドレスバスとデータバスを分離して制御可能なスプリットバスが主流と成りつつある。これは、従来のアドレスを発行した直後にデータを送受信するバスプロトコルと比べて、一旦アドレスを発行すると任意のタイミングでデータの読み出しあるいは書き込みを行うことが可能であり、従来のようにレイテンシの遅いスレーブデバイスがバスを占有する事がなくバスのスループットの向上を図ることが可能である。また連続してアドレスを先出しすることが可能なため、スレーブデバイスは一連のアクセスを効率化良く処理することが可能である。図７にスプリットバスのアドレスチャネルとデータチャネルの転送例を示す。
【０００３】
通常、スプリットバスはポイント・ツー・ポイントでデータ通信を行うマスタデバイスとスレーブデバイスをクロスバースイッチで接続したオンチップバスでも複数のデバイスをそれぞれ１つのアドレスバスとデータバスで共有するオンチップバスでも対応可能である（例えば、特許文献１参照）。いずれの場合も最初にアドレスチャネルにおいてマスタデバイスが出力するアドレスをデコードしてその結果に基づき対応するアドレスチャネルのマスタデバイスとスレーブデバイスを接続する。接続されたアドレスチャネルではマスタデバイスからスレーブデバイスへアドレスが転送される。次にデータチャネルにおいては、一般に書き込みの場合はマスタデバイスがライトデータを出力しても対応するスレーブデバイスが不明であるためアドレスチャネルでデコードした結果を逐次記憶しておく必要がある。すなわち、マスタデバイスがライトデータを出力した際にこの記憶したデコード結果を順次読み出してその結果に基づき対応するデータチャネルのマスタデバイスとスレーブデバイスを接続する。接続されたデータチャネルではマスタデバイスからスレーブデバイスへライトデータが転送される。読み出しの場合は、一般に各トランザクションには発行したマスタデバイスが認識可能なＩＤが付加されておりスレーブデバイスがこのトランザクションＩＤをリードデータと共に返信することで対応するマスタデバイスを認識することが出来るためデータチャネルのマスタデバイスとスレーブデバイスが接続されリードデータを受信することが可能である。
【０００４】
図８に一般的なオンチップバスシステムの一様態を示す。ここでは、説明を容易にするためにマスタデバイスとスレーブデバイスが各々２個の場合でアドレスチャネルとライト用のデータチャネルのみを図示している。また、ここでは一例としてクロスバースイッチによるポイント・ツー・ポイントでデータ通信を行うオンチップバスを示している。オンチップバスシステム１０は、マスタデバイスとして中央演算処理装置（ＣＰＵ）１１ＡとＤＭＡコントローラ（ＤＭＡＣ）１１Ｂ、スレーブデバイスとしてメモリコントローラ（ＭＥＭＣ）１２ＡとプログラマブルＩＯ（ＰＩＯ）１２Ｂ、これらを相互接続するクロスバースイッチ１３から構成される。また、図９にクロスバースイッチ１３内の各マスタデバイスとスレーブデバイスを接続するスイッチの一様態を示す。各スイッチは、アドレスチャネルとライトデータチャネルの対応するマスタデバイスとスレーブデバイスをそれぞれ接続するスレーブ選択回路１３１と１３３、アドレスチャネルのアドレスをデコードしてスレーブ選択回路１３１を制御するアドレスデコーダ１３２、アドレスデコーダ１３２のデコード結果を逐次記憶してマスタデバイスがライトデータを出力した際にその記憶した内容によりスレーブ選択回路１３３を制御するＦＩＦＯ１３４から成る。
【０００５】
以下、ＣＰＵ１１ＡがＭＥＭＣ１２Ａに対してデータを書き込む動作について説明する。最初にＣＰＵ１１ＡはＭＥＭＣ１２Ａがマッピングされている所望のアドレスを発行する。発行されたアドレスはクロスバースイッチ１３に渡されて内部のアドレスデコーダ１３２によりデコードされる。デコードされた結果に基づきアドレスチャネル用のスレーブ選択回路１３１はＭＥＭＣ１２Ａを選択してＣＰＵ１１ＡとＭＥＭＣ１２Ａを接続する。この時デコード結果は同時にＦＩＦＯ１３４に記憶される。仮にＦＩＦＯ１３４がフル状態であればアドレスチャネルはＭＥＭＣ１２Ａと接続されないで発行されたアドレスはクロスバースイッチ１３との間でＦＩＦＯ１３４に空きが出来るまで待たされる。接続後、クロスバースイッチ１３はＣＰＵ１１Ａが発行したアドレスをＭＥＭＣ１２Ａに速やかに転送する。次にＣＰＵ１１Ａがライトデータを発行する。クロスバースイッチ１３はＦＩＦＯ１３４に記憶されたデコード結果を読み出し、デコード結果に基づきデータチャネル用のスレーブ選択回路１３３はアドレスチャネルと同様にＭＥＭＣ１２Ａを選択してＣＰＵ１１ＡとＭＥＭＣ１２Ａを接続する。接続後、クロスバースイッチ１３はＣＰＵ１１Ａが発行したライトデータを速やかにＭＥＭＣ１２Ａに転送する。ライトデータはアドレスと同時に発行しても良いがクロスバースイッチ１３との間でＦＩＦＯ１３４にデコード結果が記憶されデータチャネルが接続されるまで待たされる。また、マスタデバイスは発行したアドレスの順番に対応するライトデータを発行するため、ＦＩＦＯ１３４に記憶された順番にデコード結果を読み出すことでアドレスとデータの対応を取ることが可能である。
【０００６】
次に、ＣＰＵ１１ＡがＭＥＭＣ１２Ａに対して固定長のバーストデータを書き込む動作について説明する。基本動作はシングルのデータ書き込みと同様である。ＣＰＵ１１Ａはアドレスを発行した後、例えば４ビートのライトデータを発行する。ここで一般に固定長のバースト転送の場合、マスタデバイスはアドレスの先頭アドレスのみを発行することが多くＦＩＦＯ１３４には1回のバースト転送につき１つのデコード結果が記憶されることになる。一方、ライトデータに関しては通常バースト転送を含めた各データ転送の最後を示すラスト信号が存在しており、この信号がアサートされるまでＦＩＦＯ１３４に記憶されたデコード結果を更新しないことでバースト転送にも対応することが可能である。すなわち、シングルライトの場合は、ＣＰＵ１１Ａが各ライトデータの発行毎にラスト信号をアサートするためＦＩＦＯ１３４のデコード結果は順次読み出されてそのデコード結果に基づいてデータチャネル用のスレーブ選択回路１３３はＭＥＭＣ１２Ａを選択してＣＰＵ１１ＡとＭＥＭＣ１２Ａを接続する。バースト転送の場合は、ＣＰＵ１１Ａがアドレスを発行してＦＩＦＯ１３４にデコード結果を記憶するまでは同様である。次にＣＰＵ１１Ａが４ビートのバーストデータを発行するが４回目のデータ転送でラスト信号がアサートされるまで同一のＦＩＦＯ１３４のデコード結果に基づいてデータチャネル用のスレーブ選択回路１３３はＭＥＭＣ１２Ａを選択してＣＰＵ１１ＡとＭＥＭＣ１２Ａを接続する。図１０にスプリットバスのバースト転送時のアドレスチャネルとデータチャネルの転送例、およびラスト信号のアサートタイミングを示す。
【０００７】
以上により、マスタデバイスがシングル、バースト転送に関わらず連続してアドレスを発行しても順次ＦＩＦＯ１３４にアドレスのデコード結果を記憶して、マスタデバイスがライトデータを出力した際にデコード結果を取り出して対応するマスタデバイスとスレーブデバイスを接続することで任意のタイミングでデータ書き込みを行うことを可能としておりスプリットバスとしての機能を果たしている。また、ＤＭＡＣ１１ＢやＰＩＯ１２Ｂの動作も同様である。ただし、通常ＭＥＭＣ１２ＡはＩＯ領域であるＰＩＯ１２Ｂと比べて複数のマスタデバイスからのアクセスが集中する。言い換えれば、各マスタデバイスはＭＥＭＣ１２Ａに対して連続してアクセスする場合が多く、クロスバースイッチ１３の各スイッチが持つＦＩＦＯ１３４には同一のデコード結果が連続して記憶される。
【特許文献１】特開平07-105129号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
以上のように従来技術では、アドレスのデコード結果を逐次記憶しておき、マスタデバイスがライトデータを出力した際にデコード結果を取り出して対応するマスタデバイスとスレーブデバイスを接続することで任意のタイミングでデータ書き込みが行われていた。ここでデータチャネルにおいてアドレスのデコード結果は、アドレスの先出し回数分だけ記憶しておく必要がある。また、記憶したデコード結果はマスタデバイスがライトデータを発行するまで保持しておく必要がある。しかしながら、アドレスのデコード結果を記憶しておくＦＩＦＯサイズは比較的小さく、アクセスが連続してＦＩＦＯが一杯になるとスレーブデバイスやバスの状況に関係なくマスタデバイスは次のトランザクションの発行を待たされるため、システム全体のスループットが低下するといった問題があった。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、請求項１記載の発明に係わるシステムは、スプリットバス対応のオンチップバスにおいて、マスタデバイスが出力するアドレスをデコードするデコード手段と該デコード手段の結果に基づき対応するアドレスチャネルのマスタデバイスとスレーブデバイスを接続する接続手段を有し、ライトデータチャネルにおいては該デコード手段の結果を累積回数と共に逐次記憶する記憶手段と該記憶手段の内容に基づき対応するデータチャネルのマスタデバイスとスレーブデバイスを接続する接続手段を有することを特徴とする。
【００１０】
また、請求項２記載の発明に係わるシステムは、前記オンチップバスシステムにおいて、前記デコード手段の結果と同時にトランザクションＩＤを累積回数と共に逐次記憶する記憶手段を有することを特徴とする。
【発明の効果】
【００１１】
本発明は、スプリットバスのライト用のデータチャネルにおいてマスタデバイスとスレーブデバイスを接続する際に必要となるアドレスのデコード結果をＦＩＦＯに記憶する際に、その内容をデコード結果と累積回数に分離することで同一のデコード結果が連続した場合は一つのデコード結果に対して連続した回数のみを記憶することでＦＩＦＯの使用効率を向上させることが可能となる。特に、各マスタデバイスはメモリコントローラのような特定のスレーブデバイスに対して連続してアクセスする場合が多く、ＦＩＦＯには同一のデコード結果が連続して記憶されるため、ＦＩＦＯの仕様効率はより一層向上させることが可能である。
【発明を実施するための最良の形態】
【００１２】
（実施例１）
図１は本発明のオンチップバスシステムの一様態である。ここでは、説明を容易にするためにマスタデバイスとスレーブデバイスが各々２個の場合でアドレスチャネルとライト用のデータチャネルのみを図示している。また、ここでは一例としてクロスバースイッチによるポイント・ツー・ポイントでデータ通信を行うオンチップバスを示しているが従来例と同様にバス構成はこれに限らない。オンチップバスシステム１０は、マスタデバイスとして中央演算処理装置（ＣＰＵ）１１ＡとＤＭＡコントローラ（ＤＭＡＣ）１１Ｂ、スレーブデバイスとしてメモリコントローラ（ＭＥＭＣ）１２ＡとプログラマブルＩＯ（ＰＩＯ）１２Ｂ、これらを相互接続するクロスバースイッチ１４から構成される。また、図２にクロスバースイッチ１４内の各マスタデバイスとスレーブデバイスを接続するスイッチの一様態を示す。各スイッチは、アドレスチャネルとライトデータチャネルの対応するマスタデバイスとスレーブデバイスをそれぞれ接続するスレーブ選択回路１４１と１４３、アドレスチャネルのアドレスをデコードするアドレスデコーダ１４２、アドレスデコーダ１４２のデコード結果を逐次記憶してマスタデバイスがライトデータを出力した際にその記憶した内容によりスレーブ選択回路１４３を制御するＦＩＦＯ１４４から成る。更に、図３にＦＩＦＯ１４４の一様態を示す。ＦＩＦＯ１４４は、ＦＩＦＯキュー、書き込み制御回路、読み出し制御回路から成り、ＦＩＦＯキューはデコード結果を記憶する領域と各デコード結果の累積回数を記憶する領域から成る。
【００１３】
以下、ＣＰＵ１１ＡがＭＥＭＣ１２Ａに対してデータを書き込む動作について説明する。最初にＣＰＵ１１ＡはＭＥＭＣ１２Ａがマッピングされている所望のアドレスを発行する。発行されたアドレスはクロスバースイッチ１４に渡されて内部のアドレスデコーダ１４２によりデコードされる。デコードされた結果に基づきアドレスチャネル用のスレーブ選択回路１４１はＭＥＭＣ１２Ａを選択してＣＰＵ１１ＡとＭＥＭＣ１２Ａを接続する。この時デコード結果は同時にＦＩＦＯ１４４に記憶される。仮にＦＩＦＯ１４４がフル状態であればアドレスチャネルはＭＥＭＣ１２Ａと接続されないで発行されたアドレスはクロスバースイッチ１４との間でＦＩＦＯ１４４に空きが出来るまで待たされる。接続後、クロスバースイッチ１４はＣＰＵ１１Ａが発行したアドレスをＭＥＭＣ１２Ａに速やかに転送する。次にＣＰＵ１１Ａがライトデータを発行する。クロスバースイッチ１４はＦＩＦＯ１４４に記憶されたデコード結果を読み出し、デコード結果に基づきデータチャネル用のスレーブ選択回路１４３はＭＥＭＣ１２Ａを選択してＣＰＵ１１ＡとＭＥＭＣ１２Ａを接続する。接続後、クロスバースイッチ１４はＣＰＵ１１Ａが発行したライトデータを速やかにＭＥＭＣ１２Ａに転送する。ライトデータはアドレスと同時に発行しても良いがクロスバースイッチ１４との間でＦＩＦＯ１４４にデコード結果が記憶されデータチャネルが接続されるまで待たされる。ライトデータはアドレスと同時に発行しても良いがクロスバースイッチ１３との間でＦＩＦＯ１３４にデコード結果が記憶されデータチャネルが接続されるまで待たされる。また、マスタデバイスは発行したアドレスの順番に対応するライトデータを発行するため、ＦＩＦＯ１４４に記憶された順番にデコード結果を読み出すことでアドレスとデータの対応を取ることが可能である。
【００１４】
次に、ＣＰＵ１１ＡがＭＥＭＣ１２Ａに対して連続してデータを書き込む動作について説明する。基本動作は前述の書き込みと同様である。ＣＰＵ１１Ａはライトデータを発行する前に連続してＭＥＭＣ１２Ａがマッピングされている所望のアドレスを発行する。この場合、ＦＩＦＯ１４４に同一のデコード結果が連続して書き込まれるがＦＩＦＯ１４４では事前に記憶しているデコード結果と比較して同じ結果であれば新規にデコード結果を書き込まずに最初のデコード結果に対して累積回数の値のみをインクリメントする。図４にＦＩＦＯ１４４の書き込み動作と読み出し動作のフローを示す。以下この動作について説明する。最初にＦＩＦＯ１４４がＦＵＬＬ状態であるかどうかを確認する（１）。仮にＦＵＬＬ状態であればアドレスチャネルはＭＥＭＣ１２Ａと接続されないで発行されたアドレスはクロスバースイッチ１４との間でＦＩＦＯ１４４に空きが出来るまで待たされる。次にＦＩＦＯ１４４がＦＵＬＬ状態でなければ入力されたデコード結果とＦＩＦＯ１４４が記憶している最新のデコード結果の値を比較する（２）。この時、デコード結果の値が異なればそのまま入力されたデコード結果を新規にＦＩＦＯ１４４に累積回数を１として書き込む（６）。デコード結果の値が同じ場合、そのデコード結果の累積回数を確認する（３）。ここで累積回数が記憶可能な最大値の場合、そのまま入力されたデコード結果を新規にＦＩＦＯ１４４に累積回数を１として書き込む（６）。累積回数が記憶可能な最大値でない場合、ＦＩＦＯ１４４に記憶されているデコード結果の累積回数のみをインクリメントする（５）。ただし、書き込みと同時に同一領域の読み出しが行われた場合（４）は、何もしないでそのまま書き込み動作を終了する。したがって、ＣＰＵ１１ＡがＭＥＭＣ１２Ａに対して連続して４回のアドレスを発行した場合、ＦＩＦＯ１４４の内容は１回のデコード結果の書き込みに対して累積回数が４として記憶される。続いてＣＰＵ１１Ａが先に発行したアドレスに対応するライトデータを発行する。最初にＦＩＦＯ１４４ではＦＩＦＯキューがＥＭＰＴＹ状態であるかどうかを確認する（７）。仮にＥＭＰＴＹ状態であればデータチャネルはＭＥＭＣ１２Ａと接続されないで発行されたデータはクロスバースイッチ１４との間でＦＩＦＯ１４４にデコード結果が記憶されデータチャネルが接続されるまで待たされる。次にＦＩＦＯ１４４がＥＭＰＴＹ状態でなければＦＩＦＯ１４４から最古のデコード結果を読み出し、その内容に基づきデータチャネル用のスレーブ選択回路１４３はＭＥＭＣ１２Ａを選択してＣＰＵ１１ＡとＭＥＭＣ１２Ａを接続する。この際、読み出しと同時に同一領域への書き込みが行われているかどうかを確認する（８）。同時に書き込みが行われている場合、ＦＩＦＯの内容に対して何もしないでそのまま読み出し動作を終了する。同時に書き込みが行われていない場合、読み出したデコード結果の累積回数を確認する（９）。この時、累積回数が２以上の場合、読み出したデコード結果に対して累積回数のみをデクリメントする（１１）。累積回数が１の場合、読み出したデコード結果をＦＩＦＯから取り出す。したがって、ＣＰＵ１１ＡがＭＥＭＣ１２Ａに対して連続して４回のアドレスを発行した場合、ＣＰＵ１１Ａがライトデータを順次発行する毎に累積回数をデクリメントして４回目のライトデータの発行と共にＦＩＦＯ１４４からデコード結果を取り出す。
【００１５】
次に、ＣＰＵ１１ＡがＭＥＭＣ１２Ａに対して固定長のバーストデータを書き込む動作について説明する。基本動作はシングルのデータ書き込みと同様である。ＣＰＵ１１Ａはアドレスを発行した後、例えば４ビートのライトデータを発行する。ここで一般に固定長のバースト転送の場合、マスタデバイスはアドレスの先頭アドレスのみを発行することが多くＦＩＦＯ１４４には1回のバースト転送につき１つのデコード結果が記憶されることになる。一方、ライトデータに関しては通常バースト転送を含めた各データ転送の最後を示すラスト信号が存在しており、この信号がアサートされるまでＦＩＦＯ１４４に記憶されたデコード結果を更新しないことでバースト転送にも対応することが可能である。すなわち、シングルライトの場合は、ＣＰＵ１１Ａが各ライトデータの発行毎にラスト信号をアサートするためＦＩＦＯ１４４のデコード結果は順次読み出されてそのデコード結果に基づいてデータチャネル用のスレーブ選択回路１４３はＭＥＭＣ１２Ａを選択してＣＰＵ１１ＡとＭＥＭＣ１２Ａを接続する。バースト転送の場合は、ＣＰＵ１１Ａがアドレスを発行してＦＩＦＯ１４４にデコード結果が記憶される。次にＣＰＵ１１Ａが４ビートのバーストデータを発行するが４回目のデータ転送でラスト信号がアサートされるまで同一のＦＩＦＯ１４４のデコード結果に基づいてデータチャネル用のスレーブ選択回路１４３はＭＥＭＣ１２Ａを選択してＣＰＵ１１ＡとＭＥＭＣ１２Ａを接続する。
【００１６】
以上、説明したように本発明によれば、マスタデバイスがシングル、バースト転送に関わらず連続してアドレスを発行しても順次ＦＩＦＯ１４４にアドレスチャネルのデコード結果を記憶してマスタデバイスがライトデータを出力した際にデコード結果を取り出して対応するマスタデバイスとスレーブデバイスを接続することで任意のタイミングでデータ書き込みを行うことを可能としスプリットバスとしての機能を果たしている。ＤＭＡＣ１１ＢやＰＩＯ１２Ｂの動作も同様である。更に各マスタデバイスがメモリコントローラのような特別なスレーブデバイスに対して連続してアクセスした場合、ＦＩＦＯ１４４ではＦＩＦＯキューとして一つのデコード結果のみを使用するためＦＩＦＯの使用効率を向上させることが可能となる。
【００１７】
（実施例２）
図５に本発明の別の一様態を示す。バス構成は実施例１と同様でオンチップバスシステム１０は、マスタデバイスとして中央演算処理装置（ＣＰＵ）１１ＡとＤＭＡコントローラ（ＤＭＡＣ）１１Ｂ、スレーブデバイスとしてメモリコントローラ（ＭＥＭＣ）１２ＡとプログラマブルＩＯ（ＰＩＯ）１２Ｂ、これらを相互接続するクロスバースイッチ１４から構成される。各スイッチは、アドレスチャネルとライトデータチャネルの対応するマスタデバイスとスレーブデバイスをそれぞれ接続するスレーブ選択回路１４１と１４３、アドレスチャネルのアドレスをデコードするアドレスデコーダ１４２、アドレスデコーダ１４２のデコード結果を逐次記憶してマスタデバイスがライトデータを出力した際にその記憶した内容によりスレーブ選択回路１４３を制御するＦＩＦＯ１４５から成る。更に、図６にＦＩＦＯ１４５の一様態を示す。ＦＩＦＯ１４５は、ＦＩＦＯキュー、書き込み制御回路、読み出し制御回路から成り、ＦＩＦＯキューはデコード結果を記憶する領域、トランザクションのＩＤを記憶する領域、各デコード結果の累積回数を記憶する領域から成る。
【００１８】
本発明は、マスタデバイスがアドレスと同時に発行するトランザクションＩＤをデコード結果と共にＦＩＦＯ１４５に記憶すること以外は実施例１と同じである。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例１のオンチップバスシステムの一様態を示した図。
【図２】本発明の実施例１のクロスバースイッチの一様態を示した図。
【図３】本発明の実施例１のＦＩＦＯの一様態を示した図。
【図４】本発明の実施例１のＦＩＦＯの動作フローを示した図。
【図５】本発明の実施例２のクロスバースイッチの一様態を示した図。
【図６】本発明の実施例２のＦＩＦＯの一様態を示した図。
【図７】一般的なスプリットバスの転送例を示した図。
【図８】一般的なオンチップバスシステムの一様態を示した図。
【図９】一般的なオンチップバスのクロスバースイッチの一様態を示した図。
【図１０】一般的なスプリットバスのバースト転送例を示した図。
【符号の説明】
【００２０】
１０  オンチップバスシステム
１１Ａ  中央演算処理装置（ＣＰＵ）
１１Ｂ  ＤＭＡコントローラ（ＤＭＡＣ）
１２Ａ  メモリコントローラ（ＭＥＭＣ）
１２Ｂ  プログラマブルＩＯ（ＰＩＯ）
１３  クロスバースイッチ
１３１  スレーブ選択回路
１３２  アドレスデコーダ
１３３  スレーブ選択回路
１３４  ＦＩＦＯ
１４  クロスバースイッチ
１４１  スレーブ選択回路
１４２  アドレスデコーダ
１４３  スレーブ選択回路
１４４  ＦＩＦＯ
１４５  ＦＩＦＯ
【図１】
2006164024.tif 000003
【図２】
2006164024.tif 000004
【図３】
2006164024.tif 000005
【図４】
2006164024.tif 000006
【図５】
2006164024.tif 000007
【図６】
2006164024.tif 000008
【図７】
2006164024.tif 000009
【図８】
2006164024.tif 000010
【図９】
2006164024.tif 000011
【図１０】
2006164024.tif 000012