(57)【要約】【課題】物理遅延を利用する高速シリアル転送において、プロセスばらつきや温度特性の影響によりバスマスタからバススレイブへの遅延値がずれ、遅延値の管理が難しい。【解決手段】シリアルデータ転送装置およびシリアルクロック転送装置は、通常のシリアル転送よりも低速なクロックおよびそのクロック幅に合わせたデータを生成する低速転送モードをもつ構成とする。低速クロックで遅延値を１つのコントロール回路からそれぞれの受信回路に送信する。低速転送モードを利用することにより、遅延値を確実に受信回路に送信することが可能である。転送された遅延値を回路に設定することにより確実に各送受信回路で転送データの受信が可能となる。バスマスタからバススレイブへの遅延差が影響することなく、また、１つのコントロール回路を用いてそれぞれのバススレイブにシリアル転送することになる。【選択図】図１
2006227866.tif 000002
【特許請求の範囲】
【請求項１】
複数のセレクタの各一方の入力がデータバスの各ラインに転送ビットの並び順に個別的に接続され、他方の入力が前記並び順で他のセレクタの出力に接続され、
最前段のセレクタの入力には前記データバスから低速転送データを生成するパラレル-シリアル変換回路が接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタおよび前記転送ゲートをシリーズに接続し、データ転送速度の通常選択状態で前記データバスからの転送データを隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記データ転送速度の低速選択状態で前記パラレル-シリアル変換回路からの低速転送データを前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されているシリアルデータ転送装置。
【請求項２】
複数のセレクタの各一方の入力がデータバスの各ラインに転送ビットの並び順に個別的に接続され、他方の入力が前記並び順でデータ保持回路を介して他のセレクタの出力に接続され、
最前段のセレクタの入力には前記データバスから低速転送データを生成するパラレル-シリアル変換回路が接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタ、データ保持回路および前記転送ゲートをシリーズに接続し、データ転送速度の通常選択状態で前記データバスからの転送データを隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記データ転送速度の低速選択状態で前記パラレル-シリアル変換回路からの低速転送データを前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されているシリアルデータ転送装置。
【請求項３】
データバスに接続され前記データバスから低速転送データを生成する転送データ低速化セレクタを有し、
データ転送速度の通常選択状態で前記データバスの転送データを選択し、前記データ転送速度の低速選択状態で前記転送データ低速化セレクタからの前記低速転送データを選択する転送データ選択セレクタを有し、
複数のセレクタの各一方の入力が前記転送データ選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順で他のセレクタの出力に接続され、
最終段のセレクタの出力には転送ゲートが接続され、
前記送信イネーブル信号をアサートすることにより前記複数のセレクタおよび前記転送ゲートをシリーズに接続し、前記データ転送速度の通常選択状態で前記データバスからの転送データを隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記データ転送速度の低速選択状態で前記転送データ低速化セレクタからの低速転送データを前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されているシリアルデータ転送装置。
【請求項４】
データバスに接続され前記データバスから低速転送データを生成する転送データ低速化セレクタを有し、
データ転送速度の通常選択状態で前記データバスの転送データを選択し、前記データ転送速度の低速選択状態で前記転送データ低速化セレクタからの前記低速転送データを選択する転送データ選択セレクタを有し、
複数のセレクタの各一方の入力が前記転送データ選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順でデータ保持回路を介して他のセレクタの出力に接続され、
最終段のセレクタの出力には転送ゲートが接続され、
前記送信イネーブル信号をアサートすることにより前記複数のセレクタ、データ保持回路および前記転送ゲートをシリーズに接続し、前記データ転送速度の通常選択状態で前記データバスからの転送データを隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記データ転送速度の低速選択状態で前記転送データ低速化セレクタからの低速転送データを前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されているシリアルデータ転送装置。
【請求項５】
クロック転送速度の通常選択状態で単位の転送期間で論理が交互となるデータを選択しクロック転送速度の低速選択状態で前記論理が交互となるデータより長い遷移時間同一論理となるデータを選択するクロック選択セレクタを有し、
複数のセレクタの各一方の入力が前記クロック選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順で他のセレクタの出力に接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタおよび前記転送ゲートをシリーズに接続し、前記クロック転送速度の通常選択状態で前記クロック選択セレクタからの前記論理が交互となるデータを転送同期クロックとして隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記クロック転送速度の低速選択状態で前記クロック選択セレクタからの前記より長い遷移時間同一論理となるデータを転送同期クロックとして前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されているシリアルクロック転送装置。
【請求項６】
クロック転送速度の通常選択状態で単位の転送期間で論理が交互となるデータを選択しクロック転送速度の低速選択状態で前記論理が交互となるデータより長い遷移時間同一論理となるデータを選択するクロック選択セレクタを有し、
複数のセレクタの各一方の入力が前記クロック選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順でデータ保持回路を介して他のセレクタの出力に接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタ、データ保持回路および前記転送ゲートをシリーズに接続し、前記クロック転送速度の通常選択状態で前記クロック選択セレクタからの前記論理が交互となるデータを転送同期クロックとして隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記クロック転送速度の低速選択状態で前記クロック選択セレクタからの前記より長い遷移時間同一論理となるデータを転送同期クロックとして前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されているシリアルクロック転送装置。
【請求項７】
クロック転送速度の通常選択状態で単位の転送期間で論理が交互となるデータを選択しクロック転送速度の低速選択状態で前記論理が交互となるデータより長い遷移時間同一論理となるデータを選択するクロック選択セレクタを有し、
複数のセレクタの各一方の入力が前記クロック選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順で他のセレクタの出力に接続され、
最前段のセレクタの入力にはシステムクロックを分周した低速クロックを生成する分周回路が接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタおよび前記転送ゲートをシリーズに接続し、前記クロック転送速度の通常選択状態で前記クロック選択セレクタからの前記論理が交互となるデータを転送同期クロックとして隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記クロック転送速度の低速選択状態で前記分周回路からの前記低速クロックを転送同期クロックとして前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されているシリアルクロック転送装置。
【請求項８】
クロック転送速度の通常選択状態で単位の転送期間で論理が交互となるデータを選択しクロック転送速度の低速選択状態で前記論理が交互となるデータより長い遷移時間同一論理となるデータを選択するクロック選択セレクタを有し、
複数のセレクタの各一方の入力が前記クロック選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順でデータ保持回路を介して他のセレクタの出力に接続され、
最前段のセレクタの入力にはシステムクロックを分周した低速クロックを生成する分周回路が接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタ、データ保持回路および前記転送ゲートをシリーズに接続し、前記クロック転送速度の通常選択状態で前記クロック選択セレクタからの前記論理が交互となるデータを転送同期クロックとして隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記クロック転送速度の低速選択状態で前記分周回路からの前記低速クロックを転送同期クロックとして前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されているシリアルクロック転送装置。
【請求項９】
クロック転送速度の通常選択状態で単位の転送期間で論理が交互となるデータを選択しクロック転送速度の低速選択状態でデータバスの各ラインの同一論理のデータを選択するクロック選択セレクタを有し、
複数のセレクタの各一方の入力が前記クロック選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順で他のセレクタの出力に接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタおよび前記転送ゲートをシリーズに接続し、前記クロック転送速度の通常選択状態で前記クロック選択セレクタからの前記論理が交互となるデータを転送同期クロックとして隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記クロック転送速度の低速選択状態で前記クロック選択セレクタからの前記データバスの各ラインの同一論理となるデータを転送同期クロックとして前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されているシリアルクロック転送装置。
【請求項１０】
クロック転送速度の通常選択状態で単位の転送期間で論理が交互となるデータを選択しクロック転送速度の低速選択状態でデータバスの各ラインの同一論理のデータを選択するクロック選択セレクタを有し、
複数のセレクタの各一方の入力が前記クロック選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順でデータ保持回路を介して他のセレクタの出力に接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタ、データ保持回路および前記転送ゲートをシリーズに接続し、前記クロック転送速度の通常選択状態で前記クロック選択セレクタからの前記論理が交互となるデータを転送同期クロックとして隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記クロック転送速度の低速選択状態で前記クロック選択セレクタからの前記データバスの各ラインの同一論理となるデータを転送同期クロックとして前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されているシリアルクロック転送装置。
【請求項１１】
バスマスタと、前記バスマスタからの遅延時間が互いに異なる複数のバススレイブとからなるシリアル転送システムであって、
前記バスマスタは、請求項１から請求項４までのいずれかのシリアルデータ転送装置と、請求項５から請求項１０までのいずれかのシリアルクロック転送装置と、複数の遅延値を選択設定可能な遅延調整回路とを有し、
前記バススレイブは、前記バスマスタで生成され送信された転送データと転送同期クロックについて前記転送同期クロックを用いて前記転送データを受信するように構成されているとともに、送信されてくる遅延値を保持する遅延値保持回路を有し、
前記バススレイブに対して前記遅延値を直接的または間接的に送信するとともに、前記バスマスタと前記バススレイブとの間のテストパターンの送受信に基づく前記遅延値の良否判定を行って、前記バスマスタの前記遅延調整回路に判定結果良の前記遅延値を設定するコントロール回路とを備えたシリアル転送システム。
【請求項１２】
バスマスタとバススレイブと前記バスマスタからバススレイブへ転送データのシリアル転送を制御するコントロール回路からなるシリアル転送システムであって、
前記バスマスタは、請求項１から請求項４までのいずれかのシリアルデータ転送装置と、請求項５から請求項１０までのいずれかのシリアルクロック転送装置とから構成され、
前記バススレイブは、前記バスマスタで生成され送信された転送データと転送同期クロックについて前記転送同期クロックを用いて前記転送データを受信するとともに、前記転送データの受信完了を示すアクノリッジ信号を前記転送データに付加して前記バスマスタへ返信するように構成され、
前記コントロール回路は、前記バスマスタが前記バススレイブから受信した転送データに含まれている前記アクノリッジ信号によって前記転送データの送信完了を確認するように構成されているシリアル転送システム。
【請求項１３】
バスマスタとバススレイブと前記バスマスタからバススレイブへ転送データのシリアル転送を制御するコントロール回路と前記バススレイブに接続された機能回路からなるシリアル転送システムであって、
前記バスマスタは、請求項１から請求項４までのいずれかのシリアルデータ転送装置と、請求項５から請求項１０までのいずれかのシリアルクロック転送装置とから構成され、
前記バススレイブは、前記バスマスタで生成され送信された転送データと転送同期クロックについて前記転送同期クロックを用いて前記転送データを受信するとともに、受信した前記転送データを前記機能回路に転送するように構成され、
前記機能回路は、前記転送データに所定の処理を施して前記バススレイブに転送し、
前記バススレイブは、前記機能回路から受け取った前記転送データに処理完了を示すアクノリッジ信号を付加して前記バスマスタへ返信するように構成され、
前記コントロール回路は、前記バスマスタが前記バススレイブから受信した転送データに含まれている前記アクノリッジ信号によって前記転送データの送信完了を確認するように構成されているシリアル転送システム。
【請求項１４】
前記コントロール回路は、テストパターンを生成するテストパターン生成回路と、前記テストパターン生成回路による前記テストパターンと前記バスマスタが前記バススレイブより受信したテストパターンとを比較するテストパターン比較回路とを備えている請求項１３に記載のシリアル転送システム。
【請求項１５】
バスマスタとバススレイブと前記バスマスタからバススレイブへ転送データのシリアル転送を制御するコントロール回路からなるシリアル転送システムであって、
前記バスマスタは、請求項１から請求項４までのいずれかのシリアルデータ転送装置と、請求項５から請求項１０までのいずれかのシリアルクロック転送装置とを有し、
前記バススレイブは、前記バスマスタで生成され送信された転送データと転送同期クロックについて前記転送同期クロックを用いて前記転送データを受信するように構成され、
前記コントロール回路は、テストパターンを保持するテストパターン保持回路と、前記テストパターン保持回路による前記テストパターンと受信したテストパターンとを比較するテストパターン比較回路とを備え、
このようなコントロール回路が前記バスマスタ側と前記バススレイブ側とにそれぞれ備えられているシリアル転送システム。
【請求項１６】
前記コントロール回路は、前記バスマスタから前記バススレイブへのデータ転送および前記バススレイブから前記バスマスタへのデータ転送を同一のテストパターンで連続複数回行い、所定のレイテンシで受信されたかを判定する請求項１１から請求項１５までのいずれかに記載のシリアル転送システム。
【請求項１７】
前記コントロール回路は、前記所定のレイテンシで受信されたかの判定において不適格のときは、前記バススレイブをリセットするとともに、別のレイテンシでのテストを繰り返す請求項１６に記載のシリアル転送システム。
【請求項１８】
さらに、前記バスマスタおよび前記バススレイブがともに接続しているクロックカウンタを有し、
前記コントロール回路は、前記クロックカウンタによるカウント値を用いて前記レイテンシを検査する請求項１６または請求項１７に記載のシリアル転送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムＬＳＩ内部のバスマスタ・バススレイブ間でデータや転送同期クロックのシリアル転送を高速に行うためのシリアル転送システムに関するものである。
【背景技術】
【０００２】
近年、システムＬＳＩが大規模化し、内蔵する機能が増大するのに伴い、システムＬＳＩ内部の回路間でのデータ転送に使用する回路および配線が増大してきている。この中でも特に配線に関しては、実際にシステムＬＳＩの内部を接続しているため、システムＬＳＩ内の配線リソースの多くを占めることになり、システムＬＳＩのサイズの増大すなわちコストの上昇を引き起している。
【０００３】
そこで、システムＬＳＩ内部の回路間をシリーズに接続する方法が提案されている。そのような従来のシリアルデータ転送装置を図３０（ａ）に示す。これは、送信用のデータバス９０、フリップフロップ９１ａ〜９１ｅ、セレクタ９２ａ〜９２ｄ、出力バッファ９３、逓倍器（ＰＬＬ）９４などから構成され、図３０（ｂ）に示すように動作する。すなわち、逓倍器９４によりシステムクロックＣＬＫを逓倍して高速の送信イネーブル信号Ｓsenを生成し、フリップフロップ９１ａ〜９１ｄのクロック入力に印加する。データセット信号ＤＳが“Ｌ”のアサート状態にあるとき、セレクタ９２ａ〜９２ｄは“Ｌ”入力を選択してデータバス９０上の各ビットＡ３〜Ａ０を出力する。ただし、最終段の転送ゲート９１ｅが閉じているため、出力バッファ９３からは“Ｌ”の連続信号が出力されることになる。
【０００４】
データセット信号ＤＳが“Ｈ”になるとシリアル転送状態に移行し、フリップフロップ９１ａ〜９１ｄとセレクタ９２ａ〜９２ｄがシリーズに接続される。また、転送ゲート９１ｅに対する転送クロックＳtrを“Ｌ”から“Ｈ”に立ち上げる。これにより、逓倍器９４からの送信イネーブル信号Ｓsenが立ち上がるたびに各ビットの値が転送ゲート９１ｅおよび出力バッファ９３からシリアルに出力される（例えば、特許文献１参照。）。
【０００５】
ただしこの技術によると、高速転送を実現するためにシステムクロックの逓倍器（ＰＬＬ）が必須で、面積増大を招くとともに、超高速クロックを供給するためのクロックラインの増強が必要であり、物理設計を非常に困難なものとしているとともに、消費電力の増大を招いている。
【０００６】
そこで、上記の課題を解決するためにシリアル転送をクロックに同期させるのでなく、シリアル転送経路自身が有する遅延時間を利用し、遅延時間毎にデータを転送させ、また、転送データ受信に関してもデータ送信と同様にシリアル受信経路自身が有する遅延時間を利用し、遅延時間毎にデータを取り込むことでシリアル転送を実現する。
【０００７】
図３１（ａ）は本出願人にかかわるシリアルデータ転送装置におけるシリアル送信回路部の構成を示す回路図である。図３１（ａ）において、１０はシリアル送信回路、１は複数ビットラインの送信用のデータバス、３は出力バッファ、４ａ〜４ｄはセレクタ、４ｅは転送ゲートとしてのセレクタ、６ａ〜６ｅはデータ保持回路としてのラッチ、ＤＳはデータセット信号、Ｓsen′は送信イネーブル信号である。複数のセレクタ４ａ〜４ｅと複数のラッチ６ａ〜６ｅとが交互に並ぶ状態でシリーズに接続されている。データバス１の各ビットＣ０〜Ｃ３がセレクタ４ａ〜４ｄの“Ｈ”入力に接続され、セレクタ４ａ〜４ｄの各出力がそれぞれラッチ６ａ〜６ｄを介して次段のセレクタ４ｂ〜４ｅの“Ｌ”入力に接続されている。データバス１の各ビットは、転送ビットの並び順にセレクタ４ａ〜４ｄに接続されている。初段のセレクタ４ａの“Ｌ”入力および転送ゲートセレクタ４ｅの“Ｈ”入力はグランドの“Ｌ”に接続され、転送ゲートセレクタ４ｅの出力はラッチ６ｅを介して出力バッファ３に接続されている。ラッチ６ａ〜６ｄの各出力がそれぞれ次段のセレクタ４ｂ〜４ｅの“Ｌ”入力に接続され、最終段のラッチ６ｅの出力が出力バッファ３に接続されている。転送ゲートセレクタ４ｅを除いてセレクタ４ａ〜４ｄの総数は、データバス１のビットＣ０〜Ｃ４の総数と同じである。これらのセレクタ４ａ〜４ｅがそれぞれの間にラッチ６ａ〜６ｄを介在する状態でシリーズに接続されている。ロウアクティブの送信イネーブル信号Ｓsen′がラッチ６ａ〜６ｅのゲート入力のそれぞれに与えられている。
【０００８】
セレクタ４ａ〜４ｅは、データセット信号ＤＳが“Ｈ”のアサート状態のときは上側の“Ｈ”入力の信号を選択して出力し、データセット信号ＤＳが“Ｌ”のネゲート状態のときは下側の“Ｌ”入力の信号を選択して出力する。すなわち、データセット信号ＤＳがアサート状態のとき、セレクタ４ａ〜４ｄはデータバス１側を選択するとともに、転送ゲートセレクタ４ｅはグランドの“Ｌ”を選択し、データセット信号ＤＳがネゲート状態のとき、初段のセレクタ４ａはグランドの“Ｌ”を選択するとともに、セレクタ４ｂ〜４ｅは前段のラッチ６ａ〜６ｄの出力を選択する。
【０００９】
次に、以上のように構成されたシリアルデータ転送装置におけるシリアル送信回路１０の動作を図３１（ｂ）のタイミングチャートに基づいて説明する。
【００１０】
データセット信号ＤＳが“Ｈ”のアサート状態では、セレクタ４ａ〜４ｄはデータバス１の各ビットＣ０〜Ｃ３を選択している。そして、セレクタ４ａ〜４ｄの出力すなわちデータバス１の各ビットＣ０〜Ｃ３がラッチ６ａ〜６ｄに保持されている。しかし、転送ゲートセレクタ４ｅにおいては、データセット信号ＤＳが“Ｈ”のアサート状態の期間はグランドの“Ｌ”を選択しているため、出力バッファ３から出力されるシリアル転送データＳoutは、ビットＣ０〜Ｃ３の値がどのようなものであれ、それには無関係に“Ｌ”の連続データとなっている。
【００１１】
次に、データセット信号ＤＳを“Ｌ”のネゲート状態に遷移させ、次いで送信イネーブル信号Ｓsen′を“Ｌ”のアサート状態に遷移させると、シリアル転送状態に移行する。その結果、セレクタ４ａ〜４ｄは、それまでデータバス１側に接続されていた状態から、セレクタ４ａ〜４ｅおよびラッチ６ａ〜６ｅをシリーズに接続した状態へ切り替わる。この切り替わり直後の瞬間では、各ラッチ６ａ〜６ｄの出力には、まだそれぞれ接続されているビットＣ０〜Ｃ３の値が保持されている。
【００１２】
以下、シリアル転送状態の動作を説明する。セレクタとセレクタとの間には、１つのセレクタおよび１つのラッチの遅延を含む遅延が存在し、この遅延時間をセレクタ間遅延時間τ2とする。
【００１３】
送信イネーブル信号Ｓsen′のアサート後、セレクタ間遅延時間τ2が経過したタイミングｔ1において、初段のラッチ６ａに保持されていたビットＣ０の値は次段のセレクタ４ｂを介して次段のラッチ６ｂへ転送され、ラッチ６ｂに保持されていたビットＣ１の値は次段のセレクタ４ｃを介して次段のラッチ６ｃへ転送され、ラッチ６ｃに保持されていたビットＣ２の値は次段のセレクタ４ｄを介して次段のラッチ６ｄへ転送され、ラッチ６ｄに保持されていたビットＣ３の値は転送ゲートセレクタ４ｅを介して次段のラッチ６ｅへ転送され、ラッチ６ｅに保持されていた値“Ｌ”は出力バッファ３を介して、シリアル転送データＳoutの１ビット目として出力される。ただし、この出力は、出力バッファ３の遅延時間だけ遅れる（以下同様）。この期間では、初段のセレクタ４ａはグランドの“Ｌ”を選択し、その出力は“Ｌ”となる。
【００１４】
タイミングｔ1からさらにセレクタ間遅延時間τ2が経過したタイミングｔ2において、ラッチ６ｂの出力のビットＣ０の値は次段のラッチ６ｃへ転送され、ラッチ６ｃの出力のビットＣ１の値は次段のラッチ６ｄへ転送され、ラッチ６ｄの出力のビットＣ２の値は最終段のラッチ６ｅへ転送され、さらに出力バッファ３を介してビットＣ２の値が出力され、シリアル転送データＳoutはビットＣ３からビットＣ２へと転送データが変化する。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、セレクタ４ａ，４ｂの出力は“Ｌ”レベルとなる。
【００１５】
タイミングｔ2からさらにセレクタ間遅延時間τ2が経過したタイミングｔ3において、ビットＣ０の値はラッチ６ｄへ転送され、ラッチ６ｄの出力のビットＣ１の値は最終段のラッチ６ｅへ転送され、さらに出力バッファ３を介してビットＣ１の値が出力され、シリアル転送データＳoutはビットＣ２からビットＣ１へと転送データが変化する。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、ラッチ６ａ〜６ｃの出力は“Ｌ”レベルとなる。
【００１６】
タイミングｔ3からさらにセレクタ間遅延時間τ2が経過したタイミングｔ4において、ビットＣ０の値は最終段のラッチ６ｅへ転送され、さらに出力バッファ３を介してビットＣ０の値が出力され、シリアル転送データＳoutはビットＣ１からビットＣ０へと転送データが変化する。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、ラッチ６ａ〜６ｄの出力は“Ｌ”レベルとなる。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、ラッチ６ａ〜６ｄの出力は“Ｌ”レベルとなる。
【００１７】
さらに時間が経過すると、最終段のラッチ６ｅの出力は“Ｌ”レベルとなり、以降、次のデータセット信号ＤＳの立ち上がりがあるまで、“Ｌ”の連続データとなる。すなわち、当初、ラッチ６ａに存在したビットＣ０がシリアル転送データＳoutの最終データとして転送が終了すると、最終的に“Ｌ”の連続データの出力に切り替わり、シリアル転送が完了する。
【００１８】
このようにセレクタ４ａ〜４ｅがシリーズに接続されたことに伴うデータのシリアル転送は、セレクタ間遅延時間τ2よる遅延作用に基づいて実現されている。転送用クロックを用いてのシリアル転送ではなく、シリアル送信回路自身が有する遅延作用を利用してのシリアル転送となっている。
【００１９】
その後、再びデータセット信号ＤＳが“Ｈ”に変化すると、ラッチ６ａ〜６ｄはデータバス１側を選択し、それに伴って、ラッチ６ａ〜６ｄには新たにデータバス１上に新たにセットされたビットＣ０′〜Ｃ３′の値が取り込まれる。
【特許文献１】特開平５−２７４２６０号公報（第２−３頁、第１−２図）
【発明の開示】
【発明が解決しようとする課題】
【００２０】
これまで高速シリアル転送において、イネーブル信号をネゲート状態にすることにより入力されたデータを保持し、イネーブル信号をアサート状態にすることにより保持されたデータを出力する機能を持つデータ保持回路（ラッチ）およびセレクタが接続され、隣接するセレクタ間に存在する遅延時間による遅延作用を利用してシリアル転送を実現する。ただし、転送データおよびシリアル受信回路のためのシリアル転送用クロック信号を同じ配線長に配線し、遅延時間を合わせる必要があった。
【００２１】
特に命令を他ブロックに供給し、他ブロックを動作させるバスマスタと、バスマスタから命令を受けてデータ処理等を行うバススレイブにおいて、多数のバススレイブと１つのバスマスタが接続されたとき、プロセスばらつきや温度特性の影響によりバスマスタと各バススレイブとの遅延値がずれ、遅延値の管理が難しくなるため、各送受信回路にバスマスタ、バススレイブ間のシリアル転送が正確に実行されたかを管理するためのコントロール回路を準備する必要があった。
【課題を解決するための手段】
【００２２】
本発明は、上記の課題を解決する手段として次のような手段を講じる。その基本的な考えは、シリアルデータ転送装置およびシリアルクロック転送装置は、通常のシリアル転送よりも低速なクロックおよびそのクロック幅に合わせたデータを生成する低速転送モードをもつ構成とする。このような構成により、バスマスタからバススレイブへの遅延差が影響することなく、１つのコントロール回路を用いてそれぞれのバススレイブにシリアル転送することになる。
【００２３】
本発明によるシリアルデータ転送装置は、
複数のセレクタの各一方の入力がデータバスの各ラインに転送ビットの並び順に個別的に接続され、他方の入力が前記並び順で他のセレクタの出力に接続され、
最前段のセレクタの入力には前記データバスから低速転送データを生成するパラレル-シリアル変換回路が接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタおよび前記転送ゲートをシリーズに接続し、データ転送速度の通常選択状態で前記データバスからの転送データを隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記データ転送速度の低速選択状態で前記パラレル-シリアル変換回路からの低速転送データを前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されている。
【００２４】
この構成によれば、データ転送速度の設定によりセレクタ間遅延時間よりも長い遷移時間でシリアル転送する低速転送モードが選択可能であるので、シリアル転送が正確に行われたかを確認するためのコントロール回路を各バスマスタ、バススレイブに準備するのではなく、バスマスタに１つだけのコントロール回路を準備するのみで、バスマスタからバススレイブへの遅延時間を整合性をもって確実に設定することが可能となる。その結果として、セレクタの物理遅延を利用したシリアル転送を実効あるものにすることができる。
【００２５】
また、本発明によるシリアルデータ転送装置は、
複数のセレクタの各一方の入力がデータバスの各ラインに転送ビットの並び順に個別的に接続され、他方の入力が前記並び順でデータ保持回路を介して他のセレクタの出力に接続され、
最前段のセレクタの入力には前記データバスから低速転送データを生成するパラレル-シリアル変換回路が接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタ、データ保持回路および前記転送ゲートをシリーズに接続し、データ転送速度の通常選択状態で前記データバスからの転送データを隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記データ転送速度の低速選択状態で前記パラレル-シリアル変換回路からの低速転送データを前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されている。
【００２６】
この構成によれば、上記と同様に、セレクタ間遅延時間よりも長い遷移時間でシリアル転送することが選択可能であるので、バスマスタからバススレイブへの遅延時間を整合性をもって確実に設定することが可能となる。
【００２７】
また、本発明によるシリアルデータ転送装置は、
データバスに接続され前記データバスから低速転送データを生成する転送データ低速化セレクタを有し、
データ転送速度の通常選択状態で前記データバスの転送データを選択し、前記データ転送速度の低速選択状態で前記転送データ低速化セレクタからの前記低速転送データを選択する転送データ選択セレクタを有し、
複数のセレクタの各一方の入力が前記転送データ選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順で他のセレクタの出力に接続され、
最終段のセレクタの出力には転送ゲートが接続され、
前記送信イネーブル信号をアサートすることにより前記複数のセレクタおよび前記転送ゲートをシリーズに接続し、前記データ転送速度の通常選択状態で前記データバスからの転送データを隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記データ転送速度の低速選択状態で前記転送データ低速化セレクタからの低速転送データを前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されている。
【００２８】
この構成によれば、上記と同様に、セレクタ間遅延時間よりも長い遷移時間でシリアル転送することが選択可能であるので、バスマスタからバススレイブへの遅延時間を整合性をもって確実に設定することが可能となる。
【００２９】
また、本発明によるシリアルデータ転送装置は、
データバスに接続され前記データバスから低速転送データを生成する転送データ低速化セレクタを有し、
データ転送速度の通常選択状態で前記データバスの転送データを選択し、前記データ転送速度の低速選択状態で前記転送データ低速化セレクタからの前記低速転送データを選択する転送データ選択セレクタを有し、
複数のセレクタの各一方の入力が前記転送データ選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順でデータ保持回路を介して他のセレクタの出力に接続され、
最終段のセレクタの出力には転送ゲートが接続され、
前記送信イネーブル信号をアサートすることにより前記複数のセレクタ、データ保持回路および前記転送ゲートをシリーズに接続し、前記データ転送速度の通常選択状態で前記データバスからの転送データを隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記データ転送速度の低速選択状態で前記転送データ低速化セレクタからの低速転送データを前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されている。
【００３０】
この構成によれば、上記と同様に、セレクタ間遅延時間よりも長い遷移時間でシリアル転送することが選択可能であるので、バスマスタからバススレイブへの遅延時間を整合性をもって確実に設定することが可能となる。
【００３１】
以下は、シリアルクロック転送装置についての発明に関するものである。
【００３２】
本発明によるシリアルクロック転送装置は、
クロック転送速度の通常選択状態で単位の転送期間で論理が交互となるデータを選択しクロック転送速度の低速選択状態で前記論理が交互となるデータより長い遷移時間同一論理となるデータを選択するクロック選択セレクタを有し、
複数のセレクタの各一方の入力が前記クロック選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順で他のセレクタの出力に接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタおよび前記転送ゲートをシリーズに接続し、前記クロック転送速度の通常選択状態で前記クロック選択セレクタからの前記論理が交互となるデータを転送同期クロックとして隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記クロック転送速度の低速選択状態で前記クロック選択セレクタからの前記より長い遷移時間同一論理となるデータを転送同期クロックとして前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されている。
【００３３】
この構成によれば、通常転送モードでも低速転送モードでも、転送データが出力されている期間に正確に対応した転送同期クロックを同期生成して出力することができる。この転送同期クロックを転送データとともに受信側に送信すると、受信側では受信のシリアル／パラレル変換処理を有利に進めることができる。
【００３４】
また、本発明によるシリアルクロック転送装置は、
クロック転送速度の通常選択状態で単位の転送期間で論理が交互となるデータを選択しクロック転送速度の低速選択状態で前記論理が交互となるデータより長い遷移時間同一論理となるデータを選択するクロック選択セレクタを有し、
複数のセレクタの各一方の入力が前記クロック選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順でデータ保持回路を介して他のセレクタの出力に接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタ、データ保持回路および前記転送ゲートをシリーズに接続し、前記クロック転送速度の通常選択状態で前記クロック選択セレクタからの前記論理が交互となるデータを転送同期クロックとして隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記クロック転送速度の低速選択状態で前記クロック選択セレクタからの前記より長い遷移時間同一論理となるデータを転送同期クロックとして前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されている。
【００３５】
この構成によれば、上記と同様に、通常転送モードでも低速転送モードでも、転送データが出力されている期間に正確に対応した転送同期クロックを同期生成して出力することができる。
【００３６】
また、本発明によるシリアルクロック転送装置は、
クロック転送速度の通常選択状態で単位の転送期間で論理が交互となるデータを選択しクロック転送速度の低速選択状態で前記論理が交互となるデータより長い遷移時間同一論理となるデータを選択するクロック選択セレクタを有し、
複数のセレクタの各一方の入力が前記クロック選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順で他のセレクタの出力に接続され、
最前段のセレクタの入力にはシステムクロックを分周した低速クロックを生成する分周回路が接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタおよび前記転送ゲートをシリーズに接続し、前記クロック転送速度の通常選択状態で前記クロック選択セレクタからの前記論理が交互となるデータを転送同期クロックとして隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記クロック転送速度の低速選択状態で前記分周回路からの前記低速クロックを転送同期クロックとして前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されている。
【００３７】
この構成によれば、上記と同様に、通常転送モードでも低速転送モードでも、転送データが出力されている期間に正確に対応した転送同期クロックを同期生成して出力することができる。
【００３８】
また、本発明によるシリアルクロック転送装置は、
クロック転送速度の通常選択状態で単位の転送期間で論理が交互となるデータを選択しクロック転送速度の低速選択状態で前記論理が交互となるデータより長い遷移時間同一論理となるデータを選択するクロック選択セレクタを有し、
複数のセレクタの各一方の入力が前記クロック選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順でデータ保持回路を介して他のセレクタの出力に接続され、
最前段のセレクタの入力にはシステムクロックを分周した低速クロックを生成する分周回路が接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタ、データ保持回路および前記転送ゲートをシリーズに接続し、前記クロック転送速度の通常選択状態で前記クロック選択セレクタからの前記論理が交互となるデータを転送同期クロックとして隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記クロック転送速度の低速選択状態で前記分周回路からの前記低速クロックを転送同期クロックとして前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されている。
【００３９】
この構成によれば、上記と同様に、通常転送モードでも低速転送モードでも、転送データが出力されている期間に正確に対応した転送同期クロックを同期生成して出力することができる。
【００４０】
また、本発明によるシリアルクロック転送装置は、
クロック転送速度の通常選択状態で単位の転送期間で論理が交互となるデータを選択しクロック転送速度の低速選択状態でデータバスの各ラインの同一論理のデータを選択するクロック選択セレクタを有し、
複数のセレクタの各一方の入力が前記クロック選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順で他のセレクタの出力に接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタおよび前記転送ゲートをシリーズに接続し、前記クロック転送速度の通常選択状態で前記クロック選択セレクタからの前記論理が交互となるデータを転送同期クロックとして隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記クロック転送速度の低速選択状態で前記クロック選択セレクタからの前記データバスの各ラインの同一論理となるデータを転送同期クロックとして前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されている。
【００４１】
この構成によれば、上記と同様に、通常転送モードでも低速転送モードでも、転送データが出力されている期間に正確に対応した転送同期クロックを同期生成して出力することができる。
【００４２】
また、本発明によるシリアルクロック転送装置は、
クロック転送速度の通常選択状態で単位の転送期間で論理が交互となるデータを選択しクロック転送速度の低速選択状態でデータバスの各ラインの同一論理のデータを選択するクロック選択セレクタを有し、
複数のセレクタの各一方の入力が前記クロック選択セレクタの出力に転送ビットの並び順に個別的に接続され、他方の入力が前記並び順でデータ保持回路を介して他のセレクタの出力に接続され、
最終段のセレクタの出力には転送ゲートが接続され、
送信イネーブル信号をアサートすることにより前記複数のセレクタ、データ保持回路および前記転送ゲートをシリーズに接続し、前記クロック転送速度の通常選択状態で前記クロック選択セレクタからの前記論理が交互となるデータを転送同期クロックとして隣接するセレクタ間に存在するセレクタ間遅延時間による遅延作用を利用してシリアルに転送するとともに、前記クロック転送速度の低速選択状態で前記クロック選択セレクタからの前記データバスの各ラインの同一論理となるデータを転送同期クロックとして前記セレクタ間遅延時間よりも長い遷移時間でシリアルに転送するように構成されている。
【００４３】
この構成によれば、上記と同様に、通常転送モードでも低速転送モードでも、転送データが出力されている期間に正確に対応した転送同期クロックを同期生成して出力することができる。
【００４４】
以下はシリアル転送システムについての発明である。
【００４５】
本発明によるシリアル転送システムは、
バスマスタと、前記バスマスタからの遅延時間が互いに異なる複数のバススレイブとからなるシリアル転送システムであって、
前記バスマスタは、上記のいずれかのシリアルデータ転送装置と、上記のいずれかのシリアルクロック転送装置と、複数の遅延値を選択設定可能な遅延調整回路とを有し、
前記バススレイブは、前記バスマスタで生成され送信された転送データと転送同期クロックについて前記転送同期クロックを用いて前記転送データを受信するように構成されているとともに、送信されてくる遅延値を保持する遅延値保持回路を有し、
前記バススレイブに対して前記遅延値を直接的または間接的に送信するとともに、前記バスマスタと前記バススレイブとの間のテストパターンの送受信に基づく前記遅延値の良否判定を行って、前記バスマスタの前記遅延調整回路に判定結果良の前記遅延値を設定するコントロール回路とを備えたものである。
【００４６】
この構成によれば、低速転送モードにおいて、遅延値をバススレイブへ送信する。また、通信テストで用いるテストパターンも送信する。バススレイブでは受信した遅延値を遅延値保持回路へ保持するとともに、遅延値の調整を行う。設定後、通常転送モードでテストパターンをバスマスタに送信し、コントロール回路でテストパターンに基づいて送受信が正確に行われているか判定する。このようにして、正確なタイミングでデータ送受信を行うことができる。
【００４７】
また、本発明によるシリアル転送システムは、
バスマスタとバススレイブと前記バスマスタからバススレイブへ転送データのシリアル転送を制御するコントロール回路からなるシリアル転送システムであって、
前記バスマスタは、上記のいずれかのシリアルデータ転送装置と、上記のいずれかのシリアルクロック転送装置とから構成され、
前記バススレイブは、前記バスマスタで生成され送信された転送データと転送同期クロックについて前記転送同期クロックを用いて前記転送データを受信するとともに、前記転送データの受信完了を示すアクノリッジ信号を前記転送データに付加して前記バスマスタへ返信するように構成され、
前記コントロール回路は、前記バスマスタが前記バススレイブから受信した転送データに含まれている前記アクノリッジ信号によって前記転送データの送信完了を確認するように構成されている。
【００４８】
この構成によれば、アクノリッジ信号に基づいて送受信が正確に行われているか判定するので、正確なタイミングでデータ送受信を行うことができる。
【００４９】
また、本発明によるシリアル転送システムは、
バスマスタとバススレイブと前記バスマスタからバススレイブへ転送データのシリアル転送を制御するコントロール回路と前記バススレイブに接続された機能回路からなるシリアル転送システムであって、
前記バスマスタは、上記のいずれかのシリアルデータ転送装置と、上記のいずれかのシリアルクロック転送装置とから構成され、
前記バススレイブは、前記バスマスタで生成され送信された転送データと転送同期クロックについて前記転送同期クロックを用いて前記転送データを受信するとともに、受信した前記転送データを前記機能回路に転送するように構成され、
前記機能回路は、前記転送データに所定の処理を施して前記バススレイブに転送し、
前記バススレイブは、前記機能回路から受け取った前記転送データに処理完了を示すアクノリッジ信号を付加して前記バスマスタへ返信するように構成され、
前記コントロール回路は、前記バスマスタが前記バススレイブから受信した転送データに含まれている前記アクノリッジ信号によって前記転送データの送信完了を確認するように構成されている。
【００５０】
この構成によれば、機能回路に所定の処理を行わせることにより機能回路の動作確認することができ、シリアル転送の精度を高めることができる。
【００５１】
上記の構成において、前記コントロール回路は、テストパターンを生成するテストパターン生成回路と、前記テストパターン生成回路による前記テストパターンと前記バスマスタが前記バススレイブより受信したテストパターンとを比較するテストパターン比較回路とを備えているものとする。
【００５２】
また、本発明によるシリアル転送システムは、
バスマスタとバススレイブと前記バスマスタからバススレイブへ転送データのシリアル転送を制御するコントロール回路からなるシリアル転送システムであって、
前記バスマスタは、上記のいずれかのシリアルデータ転送装置と、上記のいずれかのシリアルクロック転送装置とを有し、
前記バススレイブは、前記バスマスタで生成され送信された転送データと転送同期クロックについて前記転送同期クロックを用いて前記転送データを受信するように構成され、
前記コントロール回路は、テストパターンを保持するテストパターン保持回路と、前記テストパターン保持回路による前記テストパターンと受信したテストパターンとを比較するテストパターン比較回路とを備え、
このようなコントロール回路が前記バスマスタ側と前記バススレイブ側とにそれぞれ備えられている。
【００５３】
この構成によれば、バスマスタとバススレイブとの間の双方向のデータ転送のテストを正確かつ効率良く実行できる。
【００５４】
上記のいずれかのシリアル転送システムにおいて、前記コントロール回路は、前記バスマスタから前記バススレイブへのデータ転送および前記バススレイブから前記バスマスタへのデータ転送を同一のテストパターンで連続複数回行い、所定のレイテンシで受信されたかを判定する。
【００５５】
この構成によれば、レイテンシが適切か否かの判定を通じて、データ転送をより高精度なものにすることができる。
【００５６】
前記コントロール回路は、前記所定のレイテンシで受信されたかの判定において不適格のときは、前記バススレイブをリセットするとともに、別のレイテンシでのテストを繰り返すものとする。
【００５７】
この構成によれば、レイテンシが不適正なときのバススレイブのリセットとレイテンシの再設定における再テストにより、データ転送をより高精度なものにすることができる。
【００５８】
上記のレイテンシに関して、
さらに、前記バスマスタおよび前記バススレイブがともに接続しているクロックカウンタを有し、
前記コントロール回路は、前記クロックカウンタによるカウント値を用いて前記レイテンシを検査するように構成してもよい。クロックカウンタを利用してレイテンシを判定するので、データ転送をより高精度なものにすることができる。
【発明の効果】
【００５９】
本発明によれば、データ転送速度の設定によりセレクタ間遅延時間よりも長い遷移時間でシリアル転送する低速転送モードが選択可能であるので、バスマスタからバススレイブへの遅延時間を整合性をもって確実に設定することが可能となる。その結果として、セレクタの物理遅延を利用したシリアル転送を実効あるものにすることができる。また、シリアル転送のためのコントロール回路については、バスマスタ、バススレイブ個々にではなく、１つだけ準備するのでよい。その結果、ゲート規模を削減し、半導体素子のサイズを小さくすることが可能で、安価なＬＳＩを実現できる。
【発明を実施するための最良の形態】
【００６０】
以下、本発明にかかわるシリアル転送システムの実施の形態を図面に基づいて詳細に説明する。実施の形態１から実施の形態１０までは、シリアルデータ転送装置のシリアル送信回路部に関するものである。
【００６１】
（実施の形態１）
図１（ａ）は、本発明の実施の形態１のシリアルデータ転送装置におけるシリアル送信回路部の構成を示す回路図である。
【００６２】
図１（ａ）において、１０はシリアル送信回路、１は複数ビットラインの送信用のデータバス、２はフリップフロップ、３は出力バッファ、４ａ〜４ｅはシリアル転送用のセレクタ、４ｆは転送ゲートとしてのセレクタ（転送ゲートセレクタ）、４ｇは低速転送データを選択するための転送データ選択セレクタ、５ａ〜５ｅは増幅用のバッファ、ＣＬＫはシステムＬＳＩにおける基本のクロックであるシステムクロック、Ｓｉは転送開始指令信号、Ｓsenは送信イネーブル信号、Ｓoutは転送データ、７はデータバス１より低速転送データを生成するためのパラレル-シリアル変換回路、ＳＳはデータ転送速度を選択するデータ転送速度選択信号である。
【００６３】
複数のセレクタ４ａ〜４ｆと複数のバッファ５ａ〜５ｅとが交互に並ぶ状態でシリーズに接続されている。データバス１のデータがセレクタ４ａ〜４ｅの“Ｈ”入力に接続され、セレクタ４ａ〜４ｅの各出力がそれぞれバッファ５ａ〜５ｅを介して次段のシリーズセレクタ４ｂ〜４ｆの“Ｌ”入力に接続されている。転送データ選択セレクタ４ｇの“Ｈ”入力にパラレル-シリアル変換回路７の出力が接続され、“Ｌ”入力にグランドの“Ｌ”が接続されている。セレクタ４ａの“Ｌ”入力は転送データ選択セレクタ４ｇの出力に接続され、転送ゲートセレクタ４ｆの“Ｈ”入力はグランドの“Ｌ”に接続され、転送ゲートセレクタ４ｆの出力は出力バッファ３に接続されている。フリップフロップ２は、転送開始指令信号Ｓｉの入力に伴ってシステムクロックＣＬＫに同期して送信イネーブル信号Ｓsenを生成出力するもので、送信イネーブル信号Ｓsenはセレクタ４ａ〜４ｆのそれぞれの選択制御入力に与えられている。転送開始指令信号Ｓｉ、送信イネーブル信号Ｓsenはロウアクティブである。セレクタ４ａ〜４ｆは、送信イネーブル信号Ｓsenが論理“Ｈ”のときは上側の“Ｈ”入力の信号を選択して出力し、送信イネーブル信号Ｓsenが論理“Ｌ”のときは下側の“Ｌ”入力を選択して出力する。転送データ選択セレクタ４ｇは、データ転送速度選択信号ＳＳが論理“Ｈ”のときはグランドの“Ｌ”に接続され、論理“Ｌ”のときはパラレル-シリアル変換回路７の出力に接続されている。
【００６４】
次に、以上のように構成された本実施の形態のシリアルデータ転送装置におけるシリアル送信回路１０の動作を説明する。
【００６５】
通常転送モード時の動作を図１（ｂ）のタイミングチャートに基づいて説明する。
【００６６】
通常転送モード時には、データ転送速度選択信号ＳＳは論理“Ｈ”であり、転送データ選択セレクタ４ｇはグランドの“Ｌ”を選択している。送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態では、セレクタ４ａ〜４ｅはデータバス１の各ビットＢ０〜Ｂ４を選択し、転送ゲートセレクタ４ｆはグランドの“Ｌ”を選択している。そして、セレクタ４ａ〜４ｅの出力がバッファ５ａ〜５ｅを介して次段のセレクタ４ｂ〜４ｆへ伝播されている。しかし、転送ゲートセレクタ４ｆにおいては、送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態の期間は、グランドの“Ｌ”を選択しているため、出力バッファ３から出力されるシリアル転送データＳoutは、ビットＢ０〜Ｂ４の値がどのようなものであれ、それには無関係に“Ｌ”の連続データとなっている。
【００６７】
次に、フリップフロップ２にロウアクティブの転送開始指令信号Ｓｉが入力され、システムクロックＣＬＫが立ち上がると、フリップフロップ２のセットアップ時間Ｔｓの経過後、送信イネーブル信号Ｓsenが“Ｌ”レベルに遷移しアサート状態となる。これによってシリアル転送状態に移行することになる。その結果、セレクタ４ａ〜４ｅは、それまでデータバス１側に接続されていた状態から、セレクタ４ａ〜４ｆをシリーズに接続した状態へ切り替わる。この切り替わり直後の瞬間では、各セレクタ４ａ〜４ｅの出力およびバッファ５ａ〜５ｅの出力には、まだそれぞれ接続されているビットＢ０〜Ｂ４の値が保持されている。
【００６８】
以下、シリアル転送状態の動作を説明する。セレクタとセレクタとの間には、１つのバッファの遅延を含む遅延が存在し、この遅延時間をセレクタ間遅延時間τ1とする。
【００６９】
送信イネーブル信号Ｓsenのアサート後、セレクタ間遅延時間τ1が経過したタイミングｔ1において、初段のセレクタ４ａ・バッファ５ａの出力にあったビットＢ０の値は次段のシリーズセレクタ４ｂ・バッファ５ｂの出力へ転送され、シリーズセレクタ４ｂ・バッファ５ｂの出力にあったビットＢ１の値は次段のシリーズセレクタ４ｃ・バッファ５ｃの出力へ転送され、シリーズセレクタ４ｃ・バッファ５ｃの出力にあったビットＢ２の値は次段のセレクタ４ｄ・バッファ５ｄの出力へ転送され、セレクタ４ｄ・バッファ５ｄの出力にあったビットＢ３の値は次段のセレクタ４ｅ・バッファ５ｅの出力へ転送され、セレクタ４ｅ・バッファ５ｅの出力にあったビットＢ４の値は転送ゲートセレクタ４ｆへ転送され、さらに出力バッファ３を介してビットＢ４の値がシリアル転送データＳoutの１ビット目として出力される。このシリアル転送において、転送ゲートセレクタ４ｆでは、直前でグランドの“Ｌ”を選択していたところ、セレクタ４ｅ・バッファ５ｅの出力にあったビットＢ４が転送されてきて、シリアル転送データＳoutの１ビット目として出力される。ただし、この出力は、出力バッファ３の遅延時間Ｔbだけ遅れる（以下同様）。この期間では、初段のセレクタ４ａは転送データ選択セレクタ４ｇを介してグランドの“Ｌ”を選択し、その出力は“Ｌ”となる。
【００７０】
タイミングｔ1からさらにセレクタ間遅延時間τ1が経過したタイミングｔ2において、セレクタ４ｂの出力のビットＢ０の値は次段のセレクタ４ｃの出力へ転送され、セレクタ４ｃの出力のビットＢ１の値は次段のセレクタ４ｄの出力へ転送され、セレクタ４ｄの出力のビットＢ２の値は次段のセレクタ４ｅの出力へ転送され、セレクタ４ｅの出力のビットＢ３の値はセレクタ４ｆの出力へ転送され、さらに出力バッファ３を介してビットＢ３の値が出力され、シリアル転送データＳoutはビットＢ４からビットＢ３へと転送データが変化する。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、セレクタ４ａ，４ｂの出力は“Ｌ”レベルとなる。
【００７１】
タイミングｔ2からさらにセレクタ間遅延時間τ1が経過したタイミングｔ3において、ビットＢ０の値はセレクタ４ｄの出力へ転送され、ビットＢ１の値はセレクタ４ｅの出力へ転送され、ビットＢ２の値はセレクタ４ｆの出力へ転送され、さらに出力バッファ３を介してビットＢ２の値が出力され、シリアル転送データＳoutはビットＢ３からビットＢ２へと転送データが変化する。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、セレクタ４ａ〜４ｃの出力は“Ｌ”レベルとなる。
【００７２】
タイミングｔ3からさらにセレクタ間遅延時間τ1が経過したタイミングｔ4において、ビットＢ０の値はセレクタ４ｅの出力へ転送され、ビットＢ１の値はセレクタ４ｆの出力へ転送され、シリアル転送データＳoutはビットＢ２からビットＢ１へと転送データが変化する。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、セレクタ４ａ〜４ｄの出力は“Ｌ”レベルとなる。
【００７３】
タイミングｔ4からさらにセレクタ間遅延時間τ1が経過したタイミングｔ5において、ビットＢ０の値はセレクタ４ｆの出力へ転送され、シリアル転送データＳoutはビットＢ１からビットＢ０へと転送データが変化する。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、セレクタ４ａ〜４ｅの出力は“Ｌ”レベルとなる。
【００７４】
以上のタイミングｔ1からｔ5にかけて、シリアル転送データＳoutは、Ｂ４，Ｂ３，Ｂ２，Ｂ１，Ｂ０のように推移する。
【００７５】
さらに時間が経過すると、転送ゲートセレクタ４ｆの出力は“Ｌ”レベルとなり、以降、次の転送開始指令信号Ｓｉの入力があるまで、“Ｌ”の連続データとなる。すなわち、当初、セレクタ４ａに存在したビットＢ０がシリアル転送データＳoutの最終データとして転送が終了すると、最終的に“Ｌ”の連続データの出力に切り替わり、シリアル転送が完了する。
【００７６】
このようにセレクタ４ａ〜４ｆがシリーズに接続されたことに伴うデータのシリアル転送は、セレクタ間遅延時間τ1による遅延作用に基づいて実現されている。転送用クロックを用いてのシリアル転送ではなく、シリアル送信回路自身が有する遅延作用を利用してのシリアル転送となっている。
【００７７】
その後、再び転送開始指令信号Ｓｉが“Ｈ”に変化すると、セレクタ４ａ〜４ｅはデータバス１側を選択し、それに伴って、セレクタ４ａ〜４ｅにはデータバス１上に新たにセットされたビットＢ０′〜Ｂ４′の値が取り込まれる。
【００７８】
次に、低速転送モード時の動作を図２のタイミングチャートに基づいて説明する。図２においては、システムクロックＣＬＫの１周期が図１（ｂ）よりずいぶん短く表示されている。これは、動作速度が低速であることに対応している。低速転送モードにおいては、データ転送速度選択信号ＳＳは論理“Ｌ”にされており、転送データ選択セレクタ４ｇはパラレル-シリアル変換回路７の出力信号を選択している。
【００７９】
送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態では、セレクタ４ａ〜４ｅの“Ｈ”入力にはデータバス１から“Ｌ”が印加され、転送ゲートセレクタ４ｆにも“Ｌ”が印加されている。そして、セレクタ４ａ〜４ｅの出力がバッファ５ａ〜５ｅを介して次段のセレクタ４ｂ〜４ｆへ伝播されている。しかし、転送ゲートセレクタ４ｆがグランドの“Ｌ”を選択しているため、出力バッファ３から出力されるシリアル転送データＳoutは“Ｌ”の連続データとなっている。
【００８０】
次に、フリップフロップ２にロウアクティブの転送開始指令信号Ｓｉが入力され、システムクロックＣＬＫが立ち上がると、フリップフロップ２のセットアップ時間Ｔｓの経過後、送信イネーブル信号Ｓsenが“Ｌ”レベルに遷移しアサート状態となる。これによってシリアル転送状態（低速転送）に移行することになる。その結果、セレクタ４ａ〜４ｅは、それまでデータバス１側に接続されていた状態から、セレクタ４ａ〜４ｆをシリーズに接続した状態へ切り替わる。この切り替わり直後の瞬間では、各セレクタ４ａ〜４ｅの出力およびバッファ５ａ〜５ｅの出力には、“Ｌ”の値が保持されている。
【００８１】
送信イネーブル信号Ｓsenのアサート後、パラレル-シリアル変換回路７に保持されていたビットＢ０の値は転送データ選択セレクタ４ｇの“Ｈ”入力に伝播される。その後、セレクタｇ，４ａ〜４ｆの遅延時間（７×τ1）および出力バッファ３の遅延時間Ｔbが経過したタイミングＴ1において、パラレル-シリアル変換回路７の出力にあったビットＢ０の値は出力バッファ３を介してシリアル転送データＳoutとして出力される。システムクロックＣＬＫの１サイクル内に、図１（ｂ）の通常転送モードの場合はビットＢ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４のすべてがシリアル転送データＳoutとして出力されているが、図２の低速転送モードには１つのビットＢ０のみである。
【００８２】
システムクロックＣＬＫが立ち上がると、フリップフロップ２のセットアップ時間Ｔｓの経過後、送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態になる。転送ゲートセレクタ４ｆはグランドの“Ｌ”を選択するため、シリアル転送データＳoutは“Ｌ”の連続データとなる。
【００８３】
再び、システムクロックＣＬＫの立ち上がりに同期して送信イネーブル信号Ｓsenが“Ｌ”レベルに遷移しアサート状態となると、パラレル-シリアル変換回路７に保持されていたビットＢ１の値が転送データ選択セレクタ４ｇの“Ｈ”入力に伝播される。その後、遅延時間（７×τ1）および出力バッファ３の遅延時間Ｔbが経過したタイミングＴ2において、ビットＢ１の値がシリアル転送データＳoutとして出力される。
【００８４】
タイミングＴ1からタイミングＴ5にかけて、シリアル転送データＳoutはＢ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４となり、低速シリアル転送が完了する。
【００８５】
上記において、送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態のときに転送ゲートセレクタ４ｆが選択するのが“Ｌ”であり、これに合わせて、送信イネーブル信号Ｓsenが“Ｌ”のアサート状態のときに初段のセレクタ４ａが選択するのを“Ｌ”としている。このようにするのは、データ転送を行わない期間のシリアル転送データＳoutを“Ｌ”の連続データとするためである。すなわち、データ列を固定化している。非転送期間で誤ったデータを転送させないためである。
【００８６】
なお、固定のデータ列としては“Ｈ”の連続データでもよく、その場合には、送信イネーブル信号Ｓsenがネゲート状態のときに転送ゲートセレクタ４ｆが選択するのを“Ｈ”とし、これに合わせて、送信イネーブル信号Ｓsenがアサート状態のときに初段のセレクタ４ａが転送データ選択セレクタ４ｇを介して選択するのを“Ｈ”とすればよい。また、送信イネーブル信号Ｓsenについても、これをロウアクティブに代えてハイアクティブとしてもよい。
【００８７】
本実施の形態によれば、データ転送速度選択信号ＳＳによるデータ転送速度の設定によりセレクタ間遅延時間よりも長い遷移時間でシリアル転送する低速転送モードも選択可能であるので、バスマスタからバススレイブへの遅延時間を整合性をもって確実に設定することが可能となり、セレクタの物理遅延を利用したシリアル転送を実効あるものにすることができる。
【００８８】
（実施の形態２）
本発明の実施の形態２のシリアルデータ転送装置は、実施の形態１の変形の態様であって、データ保持回路としてのラッチを追加したものに相当する。
【００８９】
図３（ａ）は本発明の実施の形態２のシリアルデータ転送装置におけるシリアル送信回路部の構成を示す回路図である。図３（ａ）において、実施の形態１の図１（ａ）におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図１（ａ）における転送ゲートセレクタ４ｆおよびバッファ５ａ〜５ｅがなく、代わりに４ｅが転送ゲートセレクタになっているとともに、データ保持回路としてのラッチ６ａ〜６ｅが追加されている。ＤＳはデータセット信号、Ｓsen′は送信イネーブル信号である。転送ゲートセレクタ４ｅの“Ｈ”入力はグランドの“Ｌ”に接続され、転送ゲートセレクタ４ｅの出力はラッチ６ｅを介して出力バッファ３に接続されている。ラッチ６ａ〜６ｄの各出力がそれぞれ次段のセレクタ４ｂ〜４ｅの“Ｌ”入力に接続されている。ロウアクティブの送信イネーブル信号Ｓsen′がラッチ６ａ〜６ｅのゲート入力のそれぞれに与えられている。セレクタ４ａ〜４ｅは、データセット信号ＤＳが“Ｈ”のアサート状態のときは上側の“Ｈ”入力の信号を選択して出力し、データセット信号ＤＳが“Ｌ”のネゲート状態のときは下側の“Ｌ”入力の信号を選択して出力する。
【００９０】
次に、以上のように構成された本実施の形態のシリアルデータ転送装置におけるシリアル送信回路１０の動作を説明する。
【００９１】
通常転送モード時の動作を図３（ｂ）のタイミングチャートに基づいて説明する。
【００９２】
通常転送モード時には、データ転送速度選択信号ＳＳは論理“Ｈ”であり、転送データ選択セレクタ４ｇはグランドの“Ｌ”を選択している。データセット信号ＤＳが“Ｈ”のアサート状態では、セレクタ４ａ〜４ｄはデータバス１の各ビットＣ０〜Ｃ３を選択している。そして、セレクタ４ａ〜４ｄの出力すなわちデータバス１の各ビットＣ０〜Ｃ３がラッチ６ａ〜６ｄに保持されている。しかし、転送ゲートセレクタ４ｅはグランドの“Ｌ”を選択しているため、出力バッファ３から出力されるシリアル転送データＳoutは、ビットＣ０〜Ｃ３の値がどのようなものであれ、それには無関係に“Ｌ”の連続データとなっている。
【００９３】
次に、データセット信号ＤＳを“Ｌ”のネゲート状態に遷移させ、次いで送信イネーブル信号Ｓsen′を“Ｌ”のアサート状態に遷移させると、シリアル転送状態に移行する。その結果、セレクタ４ａ〜４ｄは、それまでデータバス１側に接続されていた状態から、セレクタ４ａ〜４ｅおよびラッチ６ａ〜６ｅをシリーズに接続した状態へ切り替わる。この切り替わり直後の瞬間では、各ラッチ６ａ〜６ｄの出力には、まだそれぞれ接続されているビットＣ０〜Ｃ３の値が保持されている。
【００９４】
以下、シリアル転送状態の動作を説明する。セレクタとセレクタとの間には、１つのセレクタおよび１つのラッチの遅延を含む遅延が存在し、この遅延時間をセレクタ間遅延時間τ2とする。
【００９５】
送信イネーブル信号Ｓsen′のアサート後、セレクタ間遅延時間τ2が経過したタイミングｔ1において、初段のラッチ６ａに保持されていたビットＣ０の値は次段のセレクタ４ｂを介して次段のラッチ６ｂへ転送され、ラッチ６ｂに保持されていたビットＣ１の値は次段のセレクタ４ｃを介して次段のラッチ６ｃへ転送され、ラッチ６ｃに保持されていたビットＣ２の値は次段のセレクタ４ｄを介して次段のラッチ６ｄへ転送され、ラッチ６ｄに保持されていたビットＣ３の値は転送ゲートセレクタ４ｅを介して次段のラッチ６ｅへ転送され、ラッチ６ｅに保持されていた値“Ｌ”は出力バッファ３を介して、シリアル転送データＳoutの１ビット目として出力される。ただし、この出力は、出力バッファ３の遅延時間だけ遅れる（以下同様）。この期間では、初段のセレクタ４ａは“Ｌ”を選択し、その出力は“Ｌ”となる。
【００９６】
タイミングｔ1からさらにセレクタ間遅延時間τ2が経過したタイミングｔ2において、ラッチ６ｂの出力のビットＣ０の値は次段のラッチ６ｃへ転送され、ラッチ６ｃの出力のビットＣ１の値は次段のラッチ６ｄへ転送され、ラッチ６ｄの出力のビットＣ２の値は最終段のラッチ６ｅへ転送され、さらに出力バッファ３を介してビットＣ２の値が出力され、シリアル転送データＳoutはビットＣ３からビットＣ２へと転送データが変化する。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、セレクタ４ａ，４ｂの出力は“Ｌ”レベルとなる。
【００９７】
タイミングｔ2からさらにセレクタ間遅延時間τ2が経過したタイミングｔ3において、ビットＣ０の値はラッチ６ｄへ転送され、ラッチ６ｄの出力のビットＣ１の値は最終段のラッチ６ｅへ転送され、さらに出力バッファ３を介してビットＣ１の値が出力され、シリアル転送データＳoutはビットＣ２からビットＣ１へと転送データが変化する。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、ラッチ６ａ〜６ｃの出力は“Ｌ”レベルとなる。
【００９８】
タイミングｔ3からさらにセレクタ間遅延時間τ2が経過したタイミングｔ4において、ビットＣ０の値は最終段のラッチ６ｅへ転送され、さらに出力バッファ３を介してビットＣ０の値が出力され、シリアル転送データＳoutはビットＣ１からビットＣ０へと転送データが変化する。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、ラッチ６ａ〜６ｄの出力は“Ｌ”レベルとなる。この期間でも、初段のセレクタ４ａは“Ｌ”を選択し、ラッチ６ａ〜６ｄの出力は“Ｌ”レベルとなる。
【００９９】
さらに時間が経過すると、最終段のラッチ６ｅの出力は“Ｌ”レベルとなり、以降、次のデータセット信号ＤＳの立ち上がりがあるまで、“Ｌ”の連続データとなる。すなわち、当初、ラッチ６ａに存在したビットＣ０がシリアル転送データＳoutの最終データとして転送が終了すると、最終的に“Ｌ”の連続データの出力に切り替わり、シリアル転送が完了する。
【０１００】
このようにセレクタ４ａ〜４ｅがシリーズに接続されたことに伴うデータのシリアル転送は、セレクタ間遅延時間τ2よる遅延作用に基づいて実現されている。転送用クロックを用いてのシリアル転送ではなく、シリアル送信回路自身が有する遅延作用を利用してのシリアル転送となっている。
【０１０１】
その後、再びデータセット信号ＤＳが“Ｈ”に変化すると、ラッチ６ａ〜６ｄはデータバス１側を選択し、それに伴って、ラッチ６ａ〜６ｄには新たにデータバス１上に新たにセットされたビットＣ０′〜Ｃ３′の値が取り込まれる。
【０１０２】
次に、低速転送モード時の動作を図４のタイミングチャートに基づいて説明する
低速転送モードにおいては、データ転送速度選択信号ＳＳは論理“Ｌ”にされており、転送データ選択セレクタ４ｇはパラレル-シリアル変換回路７の出力信号を選択している。データセット信号ＤＳが“Ｈ”のアサート状態では、セレクタ４ａ〜４ｄはデータバス１上の“Ｌ”を選択している。そして、セレクタ４ａ〜４ｄの出力すなわちデータバス１の“Ｌ”がラッチ６ａ〜６ｄに保持されている。しかし、転送ゲートセレクタ４ｅはグランドの“Ｌ”を選択しているため、シリアル転送データＳoutは“Ｌ”の連続データとなっている。
【０１０３】
次に、データセット信号ＤＳを“Ｌ”のネゲート状態に遷移させ、次いで送信イネーブル信号Ｓsen′を“Ｌ”のアサート状態に遷移させると、シリアル転送状態に移行する。その結果、セレクタ４ａ〜４ｄは、それまでデータバス１側に接続されていた状態から、セレクタ４ａ〜４ｅおよびラッチ６ａ〜６ｅをシリーズに接続した状態へ切り替わる。この切り替わり直後の瞬間では、各ラッチ６ａ〜６ｄの出力には、まだそれぞれ“Ｌ”の値が保持されている。
【０１０４】
送信イネーブル信号Ｓsen′のアサート後、パラレル-シリアル変換回路７に保持されていたビットＣ０の値は転送データ選択セレクタ４ｇの“Ｈ”入力に伝播される。その後、セレクタ４ａ〜４ｅおよびラッチ６ａ〜６ｅの遅延時間（６×τ2）および出力バッファ３の遅延時間Ｔbが経過したタイミングＴ1において、パラレル-シリアル変換回路７の出力にあったビットＣ０の値は出力バッファ３を介してシリアル転送データＳoutとして出力される。
【０１０５】
タイミングＴ1からさらに低速転送時間τb′が経過したタイミングＴ2において送信イネーブル信号Ｓsen′が“Ｈ”に遷移し、その後、データセット信号ＤＳを“Ｈ”のアサート状態にする。セレクタ４ａ〜４ｄの“Ｈ”入力にはデータバス１上にある論理“Ｌ”が印加され、転送ゲートセレクタ４ｅの“Ｈ”入力にはグランドの“Ｌ”が印加されている。そして、セレクタ４ａ〜４ｄの出力がラッチ６ａ〜６ｄを介して次段のセレクタ４ｂ〜４ｅへ伝播されている。しかし、転送ゲートセレクタ４ｅは“Ｌ”を選択しているため、シリアル転送データＳoutは“Ｌ”の連続データとなっている。
【０１０６】
次に、データセット信号ＤＳを“Ｌ”のネゲート状態に遷移させ、次いで送信イネーブル信号Ｓsen′を“Ｌ”のアサート状態に遷移させると、シリアル転送状態に移行する。その結果、セレクタ４ａ〜４ｄは、それまでデータバス１側に接続されていた状態から、セレクタ４ａ〜４ｅおよびラッチ６ａ〜６ｅをシリーズに接続した状態へ切り替わる。パラレル-シリアル変換回路７に保持されていたビットＣ１の値は転送データ選択セレクタ４ｇの“Ｈ”入力に伝播される。その後、セレクタ４ａ〜４ｅおよびラッチ６ａ〜６ｅの遅延時間（６×τ2）および出力バッファ３の遅延時間Ｔbが経過したタイミングＴ3において、パラレル-シリアル変換回路７の出力にあったビットＣ１の値はシリアル転送データＳoutとして出力される。
【０１０７】
タイミングＴ3からさらに低速転送時間τb′が経過したタイミングＴ4において送信イネーブル信号Ｓsen′が“Ｈ”に遷移し、その後、データセット信号ＤＳを“Ｈ”のアサート状態にする。セレクタ４ａ〜４ｄの“Ｈ”入力にはデータバス１上にある論理“Ｌ”が印加され、転送ゲートセレクタ４ｅの“Ｈ”入力には“Ｌ”が印加される。そして、セレクタ４ａ〜４ｄの出力がラッチ６ａ〜６ｄを介して次段のセレクタ４ｂ〜４ｅへ伝播されている。しかし、転送ゲートセレクタ４ｅは“Ｌ”を選択しているため、シリアル転送データＳoutは“Ｌ”の連続データとなっている。次に、送信イネーブル信号Ｓsen′が“Ｌ”レベル、データセット信号ＤＳを“Ｌ”に遷移しアサート状態となる。これによって再び低速シリアル転送状態に移行することになる。
【０１０８】
以上のタイミングＴ1からタイミングＴ10にかけて、シリアル転送データＳoutは、Ｃ０、Ｃ１、Ｃ２、Ｃ３となり、低速シリアル転送が完了する。
【０１０９】
本実施の形態によれば、上記と同様に、セレクタ間遅延時間よりも長い遷移時間でシリアル転送することが選択可能であるので、バスマスタからバススレイブへの遅延時間を整合性をもって確実に設定することができる。
【０１１０】
（実施の形態３）
図５は本発明の実施の形態３のシリアルデータ転送装置におけるシリアル送信回路部の構成を示す回路図である。
【０１１１】
図５において、実施の形態１の図１（ａ）におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。４ｇ〜４ｋは通常転送データと低速転送データを選択するための転送データ選択セレクタ、４ｍはデータバス１よりて低速転送データを生成する転送データ低速化セレクタである。
【０１１２】
転送データ選択セレクタ４ｇ〜４ｋは送信用の通常転送に用いるデータバス１が左側の“Ｈ”入力に接続され、転送データ低速化セレクタ４ｍの出力が右側の“Ｌ”入力に接続されている。転送データ選択セレクタ４ｇ〜４ｋはデータ転送速度選択信号ＳＳが論理“Ｈ”のときは通常転送データを選択して出力し、データ転送速度選択信号ＳＳが論理“Ｌ”のときは低速転送データを選択して出力する。
【０１１３】
通常転送モードの動作に関しては、実施の形態１の図１（ｂ）と同様であるため説明を省略する。
【０１１４】
低速転送モードの動作を図６のタイミングチャートに基づいて説明する。
【０１１５】
低速転送モードにおいては、データ転送速度選択信号ＳＳは論理“Ｌ”にされており、転送データ選択セレクタ４ｇ〜４ｋは転送データ低速化セレクタ４ｍからの低速転送データを選択している。送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態の場合には、セレクタ４ａ〜４ｅの“Ｈ”入力には転送データ低速化セレクタ４ｍからの低速転送データのＢ０が印加され、転送ゲートセレクタ４ｆはグランドの“Ｌ”を選択しているため、シリアル転送データＳoutは“Ｌ”の連続データとなっている。
【０１１６】
次に、フリップフロップ２にロウアクティブの転送開始指令信号Ｓｉが入力され、システムクロックＣＬＫが立ち上がると、フリップフロップ２のセットアップ時間Ｔｓの経過後、送信イネーブル信号Ｓsenが“Ｌ”レベルに遷移しアサート状態となる。これによってシリアル転送状態（低速転送）に移行することになる。その結果、セレクタ４ａ〜４ｅは、それまで転送データ選択セレクタ４ｇ〜４ｋの出力に接続されていた状態から、セレクタ４ａ〜４ｆをシリーズに接続した状態へ切り替わる。この切り替わり直後の瞬間では、各セレクタ４ａ〜４ｅの出力およびバッファ５ａ〜５ｅの出力には、ビットＢ０の値が保持されている。送信イネーブル信号Ｓsenのアサート後、フリップフロップ２のセットアップ時間Ｔｓとセレクタ４ｆの遅延時間τ1および出力バッファ３の遅延時間Ｔbが経過したタイミングＴ1において、セレクタ４ｅ・バッファ５ｅの出力にあったビットＢ０の値はシリアル転送データＳoutとして出力される。
【０１１７】
以下、上記と同様にして、タイミングＴ1からタイミングＴ10にかけて、シリアル転送データＳoutは、Ｂ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４となり、低速シリアル転送が完了する。
【０１１８】
低速転送時間τbは、コマンドによりユーザーが設定することが可能で、セレクタ間遅延時間τ1より長い時間に設定するものとする。
【０１１９】
なお、固定のデータ列としては“Ｈ”の連続データでもよく、その場合には、送信イネーブル信号Ｓsenがネゲート状態のときに転送ゲートセレクタ４ｆが選択するのを“Ｈ”とし、これに合わせて、送信イネーブル信号Ｓsenがアサート状態のときに初段のセレクタ４ａが選択するのを“Ｈ”とすればよい。また、送信イネーブル信号Ｓsenについても、これをロウアクティブに代えて、ハイアクティブとしてもよい。
【０１２０】
本実施の形態によれば、上記と同様に、セレクタ間遅延時間よりも長い遷移時間でシリアル転送することが選択可能であるので、バスマスタからバススレイブへの遅延時間を整合性をもって確実に設定することができる。
【０１２１】
（実施の形態４）
本発明の実施の形態４のシリアルデータ転送装置は、実施の形態３の変形の態様であって、データ保持回路としてのラッチを追加したものに相当する。
【０１２２】
図７は本発明の実施の形態４のシリアルデータ転送装置におけるシリアル送信回路部の構成を示す回路図である。図７において、実施の形態３の図５におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図５における転送ゲートセレクタ４ｆおよびバッファ５ａ〜５ｅがなく、代わりに４ｅが転送ゲートセレクタになっているとともに、データ保持回路としてのラッチ６ａ〜６ｅが追加されている。ＤＳはデータセット信号、Ｓsen′は送信イネーブル信号である。
【０１２３】
転送ゲートセレクタ４ｅの“Ｈ”入力はグランドの“Ｌ”に接続され、転送ゲートセレクタ４ｅの出力はラッチ６ｅを介して出力バッファ３に接続されている。ラッチ６ａ〜６ｄの各出力がそれぞれ次段のセレクタ４ｂ〜４ｅの“Ｌ”入力に接続されている。転送ゲートセレクタ４ｅを除いてセレクタ４ａ〜４ｄの総数は、データバス１のビット総数と同じである。これらのセレクタ４ａ〜４ｅがそれぞれの間にラッチ６ａ〜６ｄを介在する状態でシリーズに接続されている。ロウアクティブの送信イネーブル信号Ｓsen′がラッチ６ａ〜６ｅのゲート入力のそれぞれに与えられている。セレクタ４ａ〜４ｅは、データセット信号ＤＳが“Ｈ”のアサート状態のときは上側の“Ｈ”入力の信号を選択して出力し、データセット信号ＤＳが“Ｌ”のネゲート状態のときは下側の“Ｌ”入力の信号を選択して出力する。
【０１２４】
図８のタイミングチャートは、低速転送モード時の動作を示す。低速転送モードにおいては、データ転送速度選択信号ＳＳは論理“Ｌ”にされ、転送データ選択セレクタ４ｇ〜４ｊは転送データ低速化セレクタ４ｍからの低速転送データを選択する。上記同様にして、タイミングＴ1からタイミングＴ10にかけて、シリアル転送データＳoutは、Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４となり、低速シリアル転送が完了する。
【０１２５】
本実施の形態によれば、上記と同様に、セレクタ間遅延時間よりも長い遷移時間でシリアル転送することが選択可能であるので、バスマスタからバススレイブへの遅延時間を整合性をもって確実に設定することができる。
【０１２６】
（実施の形態５）
本発明の実施の形態５のシリアルクロック転送装置は、受信側がシリアル転送を行うのに必要となる転送同期クロックを送信側で生成する機能を有している。
【０１２７】
図９（ａ）は本発明の実施の形態５のシリアルクロック転送装置におけるシリアル送信回路部の構成を示す回路図である。
【０１２８】
シリアル送信回路２０は、次のように構成されている。すなわち、１つ置きのクロック選択セレクタ４Ｋ，４Ｉ，４Ｇの左側の“Ｈ”入力には電源電位の“Ｈ”が接続され、右側の“Ｌ”入力にはクロック低速化セレクタ４Ｌの出力が入力されている。また、別の１つ置きのクロック選択セレクタ４Ｈ，４Ｊの左側の“Ｈ”入力にはグランドの“Ｌ”が入力され、右側の“Ｌ”入力にはクロック低速化セレクタ４Ｌの出力が接続されている。クロック選択セレクタ４Ｇ〜４Ｋの出力はシリーズのセレクタ４Ａ〜４Ｅの“Ｈ”入力に接続されている。セレクタ４Ａ〜４Ｅの各出力はそれぞれ次段のセレクタ４Ｂ〜４Ｆの“Ｌ”入力に接続されている。初段のセレクタ４Ａの“Ｌ”入力はグランドの“Ｌ”に接続され、転送ゲートセレクタ４Ｆの出力は出力バッファ８に接続されている。ＳＳ′はクロックの速度を選択するクロック転送速度選択信号、ＣＳＳは低速クロックの“Ｈ”“Ｌ”の遷移を決定するクロック遷移制御信号である。
【０１２９】
通常転送モード時の動作を図９（ｂ）のタイミングチャートに基づいて説明する。
【０１３０】
通常転送モードのときは、クロック転送速度選択信号ＳＳ′を論理“Ｈ”に設定する。これにより、クロック選択セレクタ４Ｇ〜４Ｋは、左側の“Ｈ”入力を選択する。クロック選択セレクタ４Ｇは論理“Ｈ”を出力し、クロック選択セレクタ４Ｈは論理“Ｌ”を出力し、クロック選択セレクタ４Ｉは論理“Ｈ”を出力し、クロック選択セレクタ４Ｊは論理“Ｌ”を出力し、クロック選択セレクタ４Ｋは論理“Ｈ”を出力する。送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態のとき、セレクタ４Ａ〜４Ｅは上側の“Ｈ”入力を選択する（データセット状態）。したがって、セレクタ４Ａ〜４Ｅの出力は、“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”となる。ただし、転送ゲートセレクタ４Ｆはグランドの“Ｌ”を選択しているので、出力バッファ８を介しての転送同期クロックＳclkは連続“Ｌ”となる。この状態は、送信イネーブル信号Ｓsenが“Ｌ”となってアサートした後、セレクタ間遅延時間τ3が経過したタイミングｔ1の直前まで維持される。
【０１３１】
送信イネーブル信号Ｓsenがアサートされて論理“Ｌ”になると、セレクタ４Ａ〜４Ｅは“Ｌ”入力を選択する。すなわち、セレクタ４Ａ〜４Ｅがシリーズに接続され、シリアル転送状態に移行する。システムクロックＣＬＫのほぼ１周期に相当する送信イネーブル信号Ｓsenの“Ｌ”レベル期間において、セレクタ４Ａ〜４Ｅの“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”が伝播され、転送同期クロックＳclkとして出力される。“Ｈ”，“Ｌ”の時間間隔はセレクタ間遅延時間τ3となっている。このときの転送同期クロックＳclkは、シリアル送信回路１０において通常転送モードで、出力バッファ３から出力される転送データＤ０〜Ｄ４に正確に同期することになる。
【０１３２】
次に、低速転送モード時の動作を図１０のタイミングチャートに基づいて説明する。図１０においては、システムクロックＣＬＫの１周期が図９（ｂ）よりずいぶん短く表示されている。これは、動作速度が低速であることに対応している。低速転送モードにおいては、クロック転送速度選択信号ＳＳ′は論理“Ｌ”にされており、クロック選択セレクタ４Ｇ〜４Ｋはクロック低速化セレクタ４Ｌの出力信号を選択している。
【０１３３】
低速転送モードのときは、クロック転送速度選択信号ＳＳ′を論理“Ｌ”に設定する。これにより、クロック選択セレクタ４Ｇ〜４Ｋは、右側の“Ｌ”入力を選択し、いずれの入力もクロック低速化セレクタ４Ｌとなる。初期にはクロック遷移制御信号ＣＳＳが“Ｈ”であり、クロック低速化セレクタ４Ｌは電源電位の“Ｈ”を選択している。したがって、クロック選択セレクタ４Ｇ〜４Ｋのすべてが論理“Ｈ”を出力する。送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態のとき、セレクタ４Ａ〜４Ｅは上側の“Ｈ”入力を選択する（データセット状態）。したがって、セレクタ４Ａ〜４Ｅの出力は、“Ｈ”，“Ｈ”，“Ｈ”，“Ｈ”，“Ｈ”となる。ただし、転送ゲートセレクタ４Ｆはグランドの“Ｌ”を選択しているので、出力バッファ８を介しての転送同期クロックＳclkは連続“Ｌ”となる。この状態は、送信イネーブル信号Ｓsenが“Ｌ”となってアサートした後、セレクタ間遅延時間τ3および出力バッファ８の遅延時間τbが経過したタイミングＴ1の直前まで維持される。
【０１３４】
送信イネーブル信号Ｓsenがアサートされて論理“Ｌ”になると、セレクタ４Ａ〜４Ｆは“Ｌ”入力を選択する。すなわち、セレクタ４Ａ〜４Ｆがシリーズに接続され、シリアル転送状態に移行する。送信イネーブル信号Ｓsenの“Ｌ”レベル期間において、セレクタ４Ａ〜４Ｅの“Ｈ”，“Ｈ”，“Ｈ”，“Ｈ”，“Ｈ”が連続“Ｈ”の状態で伝播される（タイミングＴ1〜Ｔ2）。
【０１３５】
次に、送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態になり、同期してクロック遷移制御信号ＣＳＳも論理“Ｈ”になると、クロック低速化セレクタ４Ｌはグランドの“Ｌ”を選択する状態に切り換えられる。その結果、クロック選択セレクタ４Ｇ〜４Ｋを介してセレクタ４Ａ〜４Ｅに設定されるデータはすべて論理“Ｌ”となる。転送ゲートセレクタ４Ｆもグランドの“Ｌ”を選択する。すなわち、セレクタ４Ａ〜４Ｆの出力は、“Ｌ”，“Ｌ”，“Ｌ”，“Ｌ”，“Ｌ”，“Ｌ”となる。そして、送信イネーブル信号Ｓsenがアサートされて論理“Ｌ”になると、セレクタ４Ａ〜４Ｆがシリーズに接続され、シリアル転送状態に移行する。“Ｌ”，“Ｌ”，“Ｌ”，“Ｌ”，“Ｌ”，“Ｌ”が連続“Ｌ”の状態で伝播される（タイミングＴ2〜Ｔ3）。
【０１３６】
以上のようにして送信イネーブル信号Ｓsenが“Ｌ”，“Ｈ”を繰り返すたびに、出力バッファ８から連続“Ｈ”、連続“Ｌ”の繰り返しが転送同期クロックＳclkとして出力される。このときの転送同期クロックＳclkは、シリアル送信回路１０において低速転送モードで、出力バッファ３から出力される転送データＤ０〜Ｄ４に正確に同期することになる。
【０１３７】
本実施の形態によれば、通常転送モードでも低速転送モードでも、シリアル送信回路１０において転送データＤ０〜Ｄ４が出力されている期間に正確に対応する状態で、シリアル送信回路２０において転送同期クロックＳclkを同期生成して出力することができる。この転送同期クロックＳclkを転送データＤ０〜Ｄ４とともに受信側に送信すると、受信側では受信のシリアル／パラレル変換処理を有利に進めることができる。
【０１３８】
（実施の形態６）
本発明の実施の形態６のシリアルクロック転送装置は、実施の形態５の変形の態様であって、データ保持回路としてのラッチを追加したものに相当する。
【０１３９】
図１１（ａ）は本発明の実施の形態６のシリアルクロック転送装置におけるシリアル送信回路部の構成を示す回路図である。図１１（ａ）において、実施の形態５の図９におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図９におけるフリップフロップ２およびバッファ５Ａ〜５Ｅがなく、代わりにラッチ６Ａ〜６Ｆが追加されている。ＤＳはデータセット信号、Ｓsen′は送信イネーブル信号である。
【０１４０】
図１１（ｂ）は通常転送モード時の動作を示す。これは、実施の形態５の図９（ｂ）と実質的に同一である。
【０１４１】
図１２は低速転送モード時の動作を示す。これは、実施の形態５の図１０と実質的に同一である。
【０１４２】
本実施の形態によれば、通常転送モードでも低速転送モードでも、シリアル送信回路１０において転送データＤ０〜Ｄ４が出力されている期間に正確に対応する状態で、シリアル送信回路２０において転送同期クロックＳclkを同期生成して出力することができる。この転送同期クロックＳclkを転送データＤ０〜Ｄ４とともに受信側に送信すると、受信側では受信のシリアル／パラレル変換処理を有利に進めることができる。
【０１４３】
（実施の形態７）
図１３（ａ）は、本発明の実施の形態７のシリアルクロック転送装置におけるシリアル送信回路部の構成を示す回路図である。図１３（ａ）において、実施の形態５の図９におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図９におけるクロック低速化セレクタ４Ｌがなく、代わりにフリップフロップで構成された分周回路２１とクロックゲート回路（ＡＮＤ回路）２２とクロック選択セレクタ４Ｍが追加されている。ＧＳはゲーテッドコントロール信号である。
【０１４４】
図９の実施の形態５の場合には、送信イネーブル信号ＳsenはシステムクロックＣＬＫを２分の１分周した状態で“Ｈ”，“Ｌ”を交番する。これに対して本実施の形態では、クロックゲート回路２２により送信イネーブル信号Ｓsenを“Ｌ”に固定化する。代わりに、シリーズに接続された状態のセレクタ４Ａ〜４Ｅの初段のセレクタ４Ａに対してシステムクロックＣＬＫを２分の１分周したクロックを入力する。
【０１４５】
フリップフロップ２の出力とゲーテッドコントロール信号ＧＳとがクロックゲート回路２２に入力され、クロックゲート回路２２の出力が送信イネーブル信号Ｓsenとしてセレクタ４Ａ〜４Ｆの選択制御入力に接続されている。分周回路２１はシステムクロックＣＬＫを入力して２分の１分周するもので、その出力はクロック選択セレクタ４Ｍの“Ｌ”入力に接続され、その“Ｈ”入力はグランドの“Ｌ”に接続されている。クロック転送速度選択信号ＳＳ′はクロック選択セレクタ４Ｍの選択制御入力に接続されている。クロック選択セレクタ４Ｍの出力は初段のセレクタ４Ａの“Ｌ”入力に接続されている。また、１つ置きのクロック選択セレクタ４Ｋ，４Ｉ，４Ｇの左側の“Ｈ”入力には電源電位の“Ｈ”が接続され、右側の“Ｌ”入力にはグランドの“Ｌ”が接続されている。また、別の１つ置きのクロック選択セレクタ４Ｈ，４Ｊの左側の“Ｈ”入力にも右側の“Ｌ”入力にもグランドの“Ｌ”が接続されている。
【０１４６】
低速転送モード時の動作を図１３（ｂ）のタイミングチャートに基づいて説明する。
【０１４７】
低速転送モードのときは、クロック転送速度選択信号ＳＳ′を論理“Ｌ”に設定する。これにより、クロック選択セレクタ４Ｍは、その“Ｌ”入力に分周回路２１を接続する。また、クロック選択セレクタ４Ｇ〜４Ｋは、右側の“Ｌ”入力を選択し、いずれの入力もグランドの“Ｌ”となる。ゲーテッドコントロール信号ＧＳが論理“Ｈ”であり、クロックゲート回路２２の出力である送信イネーブル信号Ｓsenも“Ｈ”のネゲート状態である。したがって、セレクタ４Ａ〜４Ｅの出力は、“Ｌ”，“Ｌ”，“Ｌ”，“Ｌ”，“Ｌ”となる。また、送信イネーブル信号Ｓsenが“Ｈ”のネゲート状態では、転送ゲートセレクタ４Ｆはグランドの“Ｌ”を選択している。結果として、出力バッファ８を介しての転送同期クロックＳclkは連続“Ｌ”となる。
【０１４８】
ゲーテッドコントロール信号ＧＳが反転して論理“Ｌ”になると送信イネーブル信号Ｓsenがアサートされて論理“Ｌ”になり、セレクタ４Ａ〜４Ｆは“Ｌ”入力を選択する。すなわち、セレクタ４Ａ〜４Ｆがシリーズに接続され、シリアル転送状態に移行する。初段のセレクタ４Ａはクロック選択セレクタ４Ｍを介して分周回路２１に接続される。シリアル転送状態では、ゲーテッドコントロール信号ＧＳは常に論理“Ｌ”となっている。転送同期クロックＳclkは、最初は“Ｌ”であるが、遅延時間（８×τ3＋Ｔb）が経過したタイミングＴ1から、分周回路２１より入力されてくるシステムクロックＣＬＫの２分の１分周の低速クロックが転送同期クロックＳclkとして伝播されるようになる。
【０１４９】
本実施の形態によれば、通常転送モードでも低速転送モードでも、シリアル送信回路１０において転送データＤ０〜Ｄ４が出力されている期間に正確に対応する状態で、シリアル送信回路２０において転送同期クロックＳclkを同期生成して出力することができる。この転送同期クロックＳclkを転送データＤ０〜Ｄ４とともに受信側に送信すると、受信側では受信のシリアル／パラレル変換処理を有利に進めることができる。
【０１５０】
（実施の形態８）
本発明の実施の形態８のシリアルクロック転送装置は、実施の形態７の変形の態様であって、データ保持回路としてのラッチを追加したものに相当する。
【０１５１】
図１４（ａ）は本発明の実施の形態８のシリアルクロック転送装置におけるシリアル送信回路部の構成を示す回路図である。図１４（ａ）において、実施の形態７の図１３におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図１３におけるフリップフロップ２、バッファ５Ａ〜５Ｅおよびクロックゲート回路２２がなく、代わりにラッチ６Ａ〜６Ｅが追加されている。ＤＳはデータセット信号、Ｓsen′は送信イネーブル信号である。
【０１５２】
図１４（ｂ）は低速転送モード時の動作を示す。これは、実施の形態７の図１３（ｂ）と実質的に同一である。
【０１５３】
本実施の形態によれば、通常転送モードでも低速転送モードでも、シリアル送信回路１０において転送データＤ０〜Ｄ４が出力されている期間に正確に対応する状態で、シリアル送信回路２０において転送同期クロックＳclkを同期生成して出力することができる。この転送同期クロックＳclkを転送データＤ０〜Ｄ４とともに受信側に送信すると、受信側では受信のシリアル／パラレル変換処理を有利に進めることができる。
【０１５４】
（実施の形態９）
図１５（ａ）は、本発明の実施の形態９のシリアルクロック転送装置におけるシリアル送信回路部の構成を示す回路図である。図１５（ａ）において、実施の形態５の図９におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図９におけるクロック低速化セレクタ４Ｌがなく、代わりにデータバス１の各ビットにクロック選択セレクタ４Ｇ〜４Ｋの右側の“Ｌ”入力が接続されている。
【０１５５】
低速転送モード時の動作は図１５（ｂ）のタイミングチャートに示され、データバス１の各ビットに“Ｈ”，“Ｈ”，“Ｈ”，“Ｈ”，“Ｈ”をロードしておくことにより、実施の形態５の場合の図１０と同様の動作を行うことになる。
【０１５６】
本実施の形態によれば、通常転送モードでも低速転送モードでも、シリアル送信回路１０において転送データＤ０〜Ｄ４が出力されている期間に正確に対応する状態で、シリアル送信回路２０において転送同期クロックＳclkを同期生成して出力することができる。この転送同期クロックＳclkを転送データＤ０〜Ｄ４とともに受信側に送信すると、受信側では受信のシリアル／パラレル変換処理を有利に進めることができる。
【０１５７】
（実施の形態１０）
本発明の実施の形態１０のシリアルクロック転送装置は、実施の形態９の変形の態様であって、データ保持回路としてのラッチを追加したものに相当する。
【０１５８】
図１６（ａ）は本発明の実施の形態１０のシリアルクロック転送装置におけるシリアル送信回路部の構成を示す回路図である。図１６（ａ）において、実施の形態９の図１５（ａ）におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。図１５（ａ）におけるフリップフロップ２、バッファ５Ａ〜５Ｅがなく、代わりにラッチ６Ａ〜６Ｆが追加されている。ＤＳはデータセット信号、Ｓsen′は送信イネーブル信号である。
【０１５９】
図１６（ｂ）は低速転送モード時の動作を示す。これは、実施の形態９の図１５（ｂ）と実質的に同一である。
【０１６０】
本実施の形態によれば、通常転送モードでも低速転送モードでも、シリアル送信回路１０において転送データＤ０〜Ｄ４が出力されている期間に正確に対応する状態で、シリアル送信回路２０において転送同期クロックＳclkを同期生成して出力することができる。この転送同期クロックＳclkを転送データＤ０〜Ｄ４とともに受信側に送信すると、受信側では受信のシリアル／パラレル変換処理を有利に進めることができる。
【０１６１】
実施の形態１１から実施の形態１８まではバスマスタとバススレイブとの間のシリアル転送を伴う送受信システムにかかわるものである。
【０１６２】
（実施の形態１１）
図１７（ａ）は、本発明の実施の形態１１におけるシリアル転送システムの概略構成を示すブロック図である。このシリアル転送システムは、バスマスタＭと複数のバススレイブＳとコントロール回路３０とを備えている。バスマスタＭは、シリアル送信回路Ｍ１とシリアル受信回路Ｍ２とを備えている。バスマスタＭの送信回路Ｍ１としては、上述してきたいずれかのシリアルデータ転送装置とシリアルクロック転送装置とを備えているものとする。バスマスタＭの受信回路Ｍ２は、複数のバススレイブＳに合わせて同数個備えられている。バススレイブＳは、前記同様の構成のシリアル送信回路Ｓ１とシリアル受信回路Ｓ２と遅延値保持回路３１とを備えている。バスマスタＭの送信回路Ｍ１は複数のバススレイブＳの各受信回路Ｓ２に対して並列に接続されている。コントロール回路３０は、バスマスタＭとバススレイブＳとの間のシリアル転送を制御するものであり、バスマスタＭに接続されている。
【０１６３】
バスマスタＭとバススレイブＳとの間のシリアル転送における遅延値は、バススレイブＳごとに相違している。この遅延値の相違に対応するために、コントロール回路３０および遅延値保持回路３１が設けられている。コントロール回路３０は、低速転送モードによって、バススレイブＳの送信回路Ｓ１に設定べき遅延値をバスマスタＭの送信回路Ｍ１に転送するように構成されている。その後、バスマスタＭの送信回路Ｍ１は、その遅延値をバススレイブＳの受信回路Ｓ２へ送信するように構成されている。
【０１６４】
図１７（ｂ）に示すように、バスマスタＭとバススレイブＳが単独で接続されているものでもかまわない。
【０１６５】
バスマスタＭの送信回路Ｍ１は、図１８（ａ）または図１８（ｂ）のような遅延調整回路３２を持つものとする。この遅延調整回路３２は、遅延時間が互いに異なる複数の遅延素子ｄ1，ｄ2，ｄ3の並列接続と遅延セレクタ９とで構成され、出力バッファ３の前段に挿入されている。
【０１６６】
これから送受信を行おうとする相手側のバススレイブＳがどれであるかは、あらかじめ知ることができる。これに応じて、遅延値保持回路３１から対応する遅延素子を選択するように遅延セレクタ９に選択信号が与えられる。これにより、複数の遅延素子ｄ1，ｄ2，ｄ3のうちから最適の遅延素子が選択される。
【０１６７】
次に、図１９のフローチャートを用いてバスマスタＭとバススレイブＳとの間の遅延値の設定について説明する。
【０１６８】
ステップｎ１において、クロック転送速度選択信号ＳＳ′を低速転送モードに設定し、低速シリアル転送を用いてコントロール回路３０からバススレイブＳの送信回路Ｓ１に設定べき遅延値をバスマスタＭの送信回路Ｍ１に転送し、その後、バスマスタＭの送信回路Ｍ１からバススレイブＳの受信回路Ｓ２へ遅延値を送信する。このときの遅延値は、これから送受信を行おうとするバススレイブＳがどれであるかに応じて決められる。また、遅延値ととも通信テストで用いるテストパターンも低速シリアル転送を用いてバススレイブＳに送信する。この低速のシリアル転送は、バスマスタＭとバススレイブＳ間に存在する遅延時間の差を十分吸収できるものとする。
【０１６９】
次いでステップｎ２において、バススレイブＳは受信した遅延値を遅延値保持回路３１へ設定し、設定した遅延値をもとにバススレイブＳの送信回路Ｓ１に接続されている遅延調整回路３２を設定する。
【０１７０】
遅延値設定後、ステップｎ３において、バススレイブＳの送信回路Ｓ１およびバスマスタＭの受信回路Ｍ２を通常転送モードに設定する。そして、バススレイブＳの送信回路Ｓ１からテストパターンをバスマスタＭの受信回路Ｍ２に送信する。このときのテストパターンは、ステップｎ１でバススレイブＳの受信回路Ｓ２が受信したものと同じである。
【０１７１】
次いでステップｎ４において、コントロール回路３０において送受信のテストパターンの比較を通じてテストパターンが正確に送信されたか確認する。ここで、テストパターンが正確に送信されていなければ、再度、コントロール回路３０で生成した遅延情報を、バスマスタＭの送信回路Ｍ１からバススレイブＳの送信回路Ｓ１に送信する。
【０１７２】
テストパターンが正確に送信されたことが確認された後、ステップｎ５において、バスマスタＭの送信回路Ｍ１のクロック転送速度選択信号ＳＳ′を通常転送モードに設定する一方、バススレイブＳのクロック転送速度選択信号ＳＳ′を低速転送モードに設定し、バスマスタＭ自身で遅延値の設定を行う。
【０１７３】
バスマスタＭ自身により遅延値を設定後、ステップｎ６において、テストパターンを通常転送モードでバススレイブＳの受信回路Ｓ２に送信する。
【０１７４】
次いでステップｎ７において、バススレイブＳの受信回路Ｓ２で受信したテストパターンについて、その転送結果をバススレイブＳから低速転送モードでバスマスタＭに送信する。この結果により、コントロール回路３０は送受信のテストパターンを比較する。正確にテストパターンが送信されていなければ、バスマスタＭの遅延値を再設定し、再度、バススレイブＳに対してテストパターンを送信し、正しく送信されていることが確認されたら遅延値の設定は完了となる。
【０１７５】
本実施の形態によれば、相手側のバススレイブがどれであるかに応じて最適な遅延値を設定するようにしているので、バスマスタからバススレイブへの遅延差が解消され、該当のバススレイブとの間でのシリアル転送を最も安定した状態で実行できる。
【０１７６】
（実施の形態１２）
図２０は、本発明の実施の形態１２のシリアル転送システムの概略構成を示すブロック図である。
【０１７７】
このシリアル転送システムは、実施の形態１１のシリアル転送システムと同様の構成となっている。
【０１７８】
なお、図２１（ａ）のように、バスマスタＭとバススレイブＳが単独で接続されているものでもかまわない。
【０１７９】
次に、動作を説明する。図２１（ｂ）は転送データの形態を示す。
【０１８０】
バスマスタＭからバススレイブＳに送信される転送データは、バススレイブＳを特定するアドレス、処理を指示するコマンド、転送するデータより構成される。
【０１８１】
バススレイブＳからバスマスタＭにデータを返信する際にはアドレス、コマンドは必要でない。そこで、アドレス、コマンドは送信しないようにし、転送時間の削減を図る。アドレス、コマンドを削除した転送データＤ２となる。
【０１８２】
このとき、バススレイブＳにおいては、受信回路Ｓ２から送信回路Ｓ１へ直接データを転送する。転送データＤ２に受信完了を示すアクノリッジ信号を付加して転送データＤ３を生成し、生成した転送データＤ３をバススレイブＳからバスマスタＭに返信する。アクノリッジ信号は、正常に受信されたときには論理“Ｈ”とし、受信されなかったときには論理“Ｌ”とする。なお、この論理値は逆であってもよい。
【０１８３】
この検査によりバスマスタＭとバススレイブＳとの通信が確立されているかを確認することに利用する。
【０１８４】
本実施の形態によれば、バスマスタからバススレイブへの遅延差が影響することなく、低速クロックで遅延値を１つのコントロール回路からそれぞれのバススレイブに送信することになる。
【０１８５】
（実施の形態１３)
図２２（ａ）で示すように、本実施の形態においては、ユーザー設計の機能回路４０を備え、この機能回路４０はバススレイブＳの受信回路Ｓ２および送信回路Ｓ１に接続されている。
【０１８６】
図２２（ｂ）を用いて実際の動作を説明する。バスマスタＭからバススレイブＳに対して転送データＤ１が送信される。この転送データＤ１には、メインの情報としてのデータと、機能回路４０を選択するためのアドレスデータと、処理内容を指示するコマンドデータなどが含まれている。バススレイブＳの受信回路Ｓ２は、受信した転送データＤ１を機能回路４０に転送する。機能回路４０は、転送データＤ１からコマンドおよびアドレスの各データを削除した転送データＤ２を生成する。このように削除するのは、バススレイブＳからバスマスタＭへ転送するときにはアドレス、コマンドは必要ないからである。バススレイブＳの送信回路Ｓ１は、転送データＤ２をバススレイブＳの送信回路Ｓ１に送出する。送信回路Ｓ１は、データ付加機能を用いてその転送データＤ２にアクノリッジ信号を付加して転送データＤ３を生成し、バスマスタＭの受信回路Ｍ２に転送する。アクノリッジ信号は、バスマスタＭからバススレイブＳへのデータ転送が正常に行われたことを示すものである。受信回路Ｍ２は、さらに転送データＤ３をコントロール回路３０に転送する。コントロール回路３０は、受信した転送データＤ３中のアクノリッジ信号に基づいてシリアル転送が正常に行われたか否かを判断する。コントロール回路３０は、また、アクノリッジ信号に基づいて機能回路４０の性能を評価する。なお、アクノリッジ信号については、通常は、正常に受信されたときには論理“Ｈ”、受信されなかったときには論理“Ｌ”とする。ただし、その論理“Ｈ”，“Ｌ”を逆転してもかまわない。アクノリッジ信号からアドレス、コマンドを削除しているので、転送時間を削減することができる。
【０１８７】
本実施の形態によれば、バススレイブＳに接続されている機能回路４０の成否を確認することができ、シリアル転送の精度を高めることができる。
【０１８８】
（実施の形態１４）
図２３は、本発明の実施の形態１４のシリアル転送システムの概略構成を示すブロック図である。
【０１８９】
コントロール回路３０は、テストパターンを生成するテストパターン生成回路３０ａと、テストパターンの比較を行うテストパターン比較回路３０ｂを有している。テストパターンはバスマスタＭからバススレイブＳへのシリアル転送をテストするためのものである。テストパターン比較回路３０ｂは、テストパターン生成回路３０ａが生成したテストパターンとバスマスタＭがバススレイブＳから受信したテストパターンとを比較するものである。
【０１９０】
機能回路４０は、デコーダ５０を介してバススレイブＳに接続されている。デコーダ５０は、アドレスデコーダ５１とコマンドデコーダ５２で構成されている。機能回路４０で処理したデータはセレクタ２３の一方の入力となっている。セレクタ２３は、シリアル転送テスト時に、バススレイブＳの受信回路Ｓ２から送信回路Ｓ１に送られるデータと機能回路４０からのデータとのいずれか一方を選択し、データ保持回路３１ａに送出するように構成されている。データ保持回路３１ａは、保持しているデータをシステムクロックＣＬＫに同期して送信回路Ｓ１へ送出するようになっている。
【０１９１】
次に、動作を説明する。
【０１９２】
コントロール回路３０は、テストパターン生成回路３０ａにおいてテストパターンを生成し、そのテストパターンをバスマスタＭに送出する。バスマスタＭの送信回路Ｍ１は、テストパターンをバススレイブＳにシリアル転送する。バススレイブＳは、受信したテストパターンをデコーダ５０を介して機能回路４０に送出するとともに、セレクタ２３に対して直接に出力する。アドレスデコーダ５１はテストパターン中のアドレスをデコードし、機能回路４０におけるアドレスを指定する。コマンドデコーダ５２は、テストパターンをデコードし機能回路４０に与える。
【０１９３】
セレクタ２３がバススレイブＳを選択したとき、バススレイブＳが受信したデータを一旦、データ保持回路３１ａに格納する。バススレイブＳの送信回路Ｓ１は、システムクロックＣＬＫに同期してデータ保持回路３１ａのデータをバスマスタＭにシリアル転送する。コントロール回路３０は、テストパターン比較回路３０ｂにおいてバスマスタＭの受信回路Ｍ２が受信したデータと自ら生成したテストパターンとを比較し、バスマスタＭとバススレイブＳの通信が正常に確立されているかの検査を行う。すなわち、バスマスタＭからのテストパターンをバススレイブＳで受信すると同時に、再度バスマスタＭへ返送し、コントロール回路３０でテストパターンの比較を行うことによって、シリアル転送をテストする。
【０１９４】
また、セレクタ２３が機能回路４０を選択したとき、機能回路４０でデータ処理されたデータを一旦、データ保持回路３１ａに格納し、バススレイブＳの送信回路Ｓ１は、システムクロックＣＬＫに同期してデータ保持回路３１ａのデータをバスマスタＭにシリアル転送する。コントロール回路３０は、機能回路４０によるデータ処理結果を判断する。
【０１９５】
以上のように、バスマスタＭとバススレイブＳとの通信確立の検査と機能回路４０の性能の検査とを、セレクタ２３での選択変更だけで可能になる。
【０１９６】
（実施の形態１５）
図２４は、本発明の実施の形態１５のシリアル転送システムの概略構成を示すブロック図である。
【０１９７】
バスマスタＭの送信回路Ｍ１およびバススレイブＳの送信回路Ｓ１には決められたテストパターンを保持しているテストパターン保持回路３３，３４が接続されている。バスマスタＭおよびバススレイブＳにはシリアル受信回路に保持されているテストパターンと転送後のテストパターンを比較するテストパターン比較回路３５，３６が接続されている。
【０１９８】
次に、動作を説明する。図２５のフローチャートに従って説明する。
【０１９９】
ステップｎ１１において、低速転送モードにおいて、バスマスタＭからバススレイブＳに対しコマンドを発行する。このコマンドには、バススレイブＳからバスマスタＭに送信を求めるテストパターンの種類を指定する命令が含まれる。コマンドをバススレイブＳの受信回路Ｓ２が受信し、コマンドデコーダでコマンドを解析する。
【０２００】
次いでステップｎ１２において、バススレイブＳから送信すべきテストパターンを決定する。
【０２０１】
次いでステップｎ１３において、そのテストパターンを通常転送モード（高速）でバスマスタＭに送信する。
【０２０２】
次いでステップｎ１４において、バスマスタＭでは受信したデータを比較し、正しく転送できたかを確認する。
【０２０３】
以上で、バススレイブＳからバスマスタＭへの転送のテストが終了する。次に、バスマスタＭからバススレイブＳへの転送のテストを開始する。
【０２０４】
次いでステップｎ１５において、低速転送モードにおいて、バスマスタＭからバススレイブＳに対してどのようなデータが送信されたかを知らせる信号を送信する。
【０２０５】
次いでステップｎ１６において、バスマスタＭの送信回路Ｍ１から決められたテストパターンをバススレイブＳに通常転送モードで送信する。
【０２０６】
次いでステップｎ１７において、バススレイブＳの受信回路Ｓ２は双方のテストパターンの比較を行い、シリアル転送が正確に実行されたかを確認し、確認後はアクノリッジ信号を用いて結果をバスマスタＭへ送信する。
【０２０７】
図２６は、保持されているテストパターンの種類を示す。すべて論理“Ｈ”、すべて論理“Ｌ”、論理“Ｈ”から論理“Ｌ”、論理“Ｌ”から論理“Ｈ”のパターンなどがある。これはコマンドの単純化、テストパターン設定時においての設定ミス防止などのためである。ただし、テストパターンは複雑なものでもかまわない。
【０２０８】
本実施の形態によれば、上述のシリアル転送に正確に対応することができる。
【０２０９】
（実施の形態１６）
バスマスタＭとバススレイブＳのシリアル転送においては、意図して１システムクロック以内にシリアル転送が終了するように設計していたとしても、バススレイブＳが大きく離れていると、配線遅延などにより１システムクロック以内に終了しない可能性がある。また、プロセスばらつきや温度などの影響によりシリアル転送が遅延してしまい、１システムクロック以内に終了しない可能性がある。また、大量のデータを転送する場合には１システムクロック以上で送信することもある。そこで、バスマスタＭとバススレイブＳ間のシリアル転送に要するシステムクロック幅いわゆるレイテンシを検査する必要がある。これに対応するのが本発明の実施の形態１６である。
【０２１０】
図２７（ａ）は、本発明の実施の形態１６のシリアル転送システムの概略構成を示すブロック図、図２７（ｂ）は本実施の形態のレイテンシの検査の手順を示すフローチャートである。
【０２１１】
ステップｎ２１において、コントロール回路３０はバスマスタＭを制御し、低速転送モードで、設計者が意図しているレイテンシを送信回路Ｍ１からバススレイブＳへ送信させる。バススレイブＳの受信回路Ｓ２は受信したレイテンシの設定を行う。
【０２１２】
次いでステップｎ２２およびステップｎ２３において、バスマスタＭからバススレイブＳへテストパターンのデータ転送を連続して２回行う。もし、データ転送の回数が１回であると、意図したレイテンシを超えていたとしても、バススレイブＳの受信回路Ｓ２はレイテンシに関係なく転送データの受信完了を検出してしまい、異常検出が行われない。この不都合を避けるために、データ転送を２回行う。
【０２１３】
次いでステップｎ２４において、バススレイブＳの受信回路Ｓ２ではシリアル転送完了信号が設定したレイテンシ以内に観測できるかを判定し、観測できたときはアクノリッジ信号を用いてレイテンシ内にシリアル転送が完了したことをコントロール回路３０へ送信する。
【０２１４】
次いでステップｎ２５およびステップｎ２６において、バススレイブＳからバスマスタＭへデータ転送を連続して２回行う。
【０２１５】
次いでステップｎ２７において、バスマスタＭの受信回路Ｍ２ではシリアル転送完了信号が設定したレイテンシ以内に観測できるかを判定し、観測できたときはアクノリッジ信号を用いてレイテンシ内にシリアル転送が完了したことをコントロール回路３０へ送信する。
【０２１６】
本実施の形態によれば、レイテンシが適切か否かの判定を通じて、データ転送をより高精度なものにすることができる。
【０２１７】
（実施の形態１７）
図２８（ａ）は本発明の実施の形態１７の概略構成を示すブロック図である。バススレイブＳの受信回路Ｓ２に受信完了モニター回路および初期状態自動復帰回路を接続されている。
【０２１８】
バスマスタＭとバススレイブＳのシリアル転送のレイテンシ以内に終了しないシリアル転送システムにおいて、レイテンシの検査を以下のような手順で行う。
【０２１９】
このレイテンシの検査は図２８（ｂ）で示すような手順で行う。
【０２２０】
ステップｎ３１において、コントロール回路３０はバスマスタＭを制御し、低速転送モードで、設計者が意図しているレイテンシを送信回路Ｍ１からバススレイブＳへ送信させる。バススレイブＳの受信回路Ｓ２は受信したレイテンシの設定を行う。
【０２２１】
次いでステップｎ３２およびステップｎ３３において、バスマスタＭからバススレイブＳへテストパターンのデータ転送を連続して２回行う。データ転送を２回行う理由は上記のとおりである。
【０２２２】
次いでステップｎ３４において、バススレイブＳの受信回路Ｓ２ではシリアル転送完了信号が設定したレイテンシ以内に観測できるかを判定し、観測できなかったときはアクノリッジ信号を用いてＮＧをコントロール回路３０へ送信し、レイテンシの再設定、再テストの要求を行う。
【０２２３】
次いでステップｎ３５において、バススレイブＳの受信回路Ｓ２をリセットし初期状態へ復帰させる。
【０２２４】
次いでステップｎ３６において、コントロール回路３０は前回のレイテンシ以上の値のレイテンシを再度バススレイブＳに送信し、レイテンシのテストを繰り返す。
【０２２５】
本実施の形態によれば、レイテンシが不適正なときのバススレイブのリセットとレイテンシの再設定における再テストにより、データ転送をより高精度なものにすることができる。
【０２２６】
（実施の形態１８）
図２９は、本発明の実施の形態１８のシリアル転送システムの概略構成を示すブロック図である。本実施の形態は、クロックカウンタを用いてレイテンシを検査するものである。
【０２２７】
バスマスタＭとバススレイブＳに共通のクロックカウンタ６０が接続されている。バススレイブＳとバスマスタＭは同じシステムクロックＣＬＫで動作するものとする。
【０２２８】
バスマスタＭは、クロックカウンタ６０による現在のカウント値を転送データとしてバススレイブＳに送信する。バススレイブＳは受信したカウント値を比較回路６１に転送する。比較回路６１は、転送されてきたカウント値をクロックカウンタ６０の現在のカウント値と比較し、差分値を検出する。その差分値がレイテンシとなる。バススレイブＳは、そのレイテンシを転送データとして送信回路Ｓ１からバスマスタＭへ送信し、コントロール回路３０は、クロックカウンタ６０の現在のカウント値を確認し、受信したカウント値との差分をレイテンシとして、レイテンシの適格性を判定する。
【０２２９】
本実施の形態によれば、クロックカウンタを利用してレイテンシを判定するので、データ転送をより高精度なものにすることができる。
【産業上の利用可能性】
【０２３０】
本発明は、ゲート規模や配線リソースの削減の効果を有し、システムＬＳＩ内部の回路間での高速シリアル転送等の技術として有用である。
【図面の簡単な説明】
【０２３１】
【図１】（ａ）は本発明の実施の形態１のシリアルデータ転送装置の構成を示す回路図、（ｂ）はその通常転送モード時の動作を説明するタイミングチャート
【図２】本発明の実施の形態１のシリアルデータ転送装置の低速転送モード時の動作を説明するタイミングチャート
【図３】（ａ）は本発明の実施の形態２のシリアルデータ転送装置の構成を示す回路図、（ｂ）はその通常転送モード時の動作を説明するタイミングチャート
【図４】本発明の実施の形態２のシリアルデータ転送装置の低速転送モード時の動作を説明するタイミングチャート
【図５】本発明の実施の形態３のシリアルデータ転送装置の構成を示す回路図
【図６】本発明の実施の形態３のシリアルデータ転送装置の低速転送モード時の動作を説明するタイミングチャート
【図７】本発明の実施の形態４のシリアルデータ転送装置の構成を示す回路図
【図８】本発明の実施の形態４のシリアルデータ転送装置の低速転送モード時の動作を説明するタイミングチャート
【図９】（ａ）は本発明の実施の形態５のシリアルクロック転送装置の構成を示す回路図、（ｂ）はその通常転送モード時の動作を説明するタイミングチャート
【図１０】本発明の実施の形態５のシリアルクロック転送装置の低速転送モード時の動作を説明するタイミングチャート
【図１１】（ａ）は本発明の実施の形態６のシリアルクロック転送装置の構成を示す回路図、（ｂ）はその通常転送モード時の動作を説明するタイミングチャート
【図１２】本発明の実施の形態６のシリアルクロック転送装置の低速転送モード時の動作を説明するタイミングチャート
【図１３】（ａ）は本発明の実施の形態７のシリアルクロック転送装置の構成を示す回路図、（ｂ）はその低速転送モード時の動作を説明するタイミングチャート
【図１４】（ａ）は本発明の実施の形態８のシリアルクロック転送装置の構成を示す回路図、（ｂ）はその低速転送モード時の動作を説明するタイミングチャート
【図１５】（ａ）は本発明の実施の形態９のシリアルクロック転送装置の構成を示す回路図、（ｂ）はその低速転送モード時の動作を説明するタイミングチャート
【図１６】（ａ）は本発明の実施の形態１０のシリアルクロック転送装置の構成を示す回路図、（ｂ）はその低速転送モード時の動作を説明するタイミングチャート
【図１７】（ａ）は本発明の実施の形態１１のシリアル転送システムの構成を示す回路図、（ｂ）はその別態様の構成を示す回路図
【図１８】（ａ），（ｂ）は本発明の実施の形態１１のシリアル転送システムにおけるシリアル送信回路の構成を示す回路図
【図１９】本発明の実施の形態１１のシリアル転送システムの動作を説明するフローチャート
【図２０】本発明の実施の形態１２のシリアル転送システムの構成を示すブロック図
【図２１】（ａ）は本発明の実施の形態１２のシリアル転送システムの別態様の構成を示すブロック図、（ｂ）は転送データの形態の説明図
【図２２】（ａ）は本発明の実施の形態１３のシリアル転送システムの構成を示すブロック図、（ｂ）は転送データの説明図
【図２３】本発明の実施の形態１４のシリアル転送システムの構成を示すブロック図
【図２４】本発明の実施の形態１５のシリアル転送システムの構成を示すブロック図
【図２５】本発明の実施の形態１５のシリアル転送システムの動作を示すフローチャート
【図２６】本発明の実施の形態１５のシリアル転送システムにおいて保持されているテストパターンの種類の説明図
【図２７】（ａ）は、本発明の実施の形態１６のシリアル転送システムの構成を示すブロック図、（ｂ）は実施の形態１６のレイテンシの検査の手順を示すフローチャート
【図２８】（ａ）は、本発明の実施の形態１７のシリアル転送システムの構成を示すブロック図、（ｂ）は実施の形態１７のレイテンシの検査の手順を示すフローチャート
【図２９】本発明の実施の形態１８のシリアル転送システムの構成を示すブロック図
【図３０】従来の技術におけるシリアルデータ転送装置の構成を示す回路図、（ｂ）はその動作を説明するタイミングチャート
【図３１】先行技術におけるシリアルデータ転送装置の構成を示す回路図、（ｂ）はその動作を説明するタイミングチャート
【符号の説明】
【０２３２】
１  送信用のデータバス
２  フリップフロップ
３  出力バッファ
４ａ〜４ｅ、４Ａ〜４Ｅ  セレクタ
４ｆ，４Ｆ  転送ゲートセレクタ
４ｇ〜４ｋ  転送データ選択セレクタ
４ｍ  転送データ低速化セレクタ
４Ｇ〜４Ｋ，４Ｍ  クロック選択セレクタ
４Ｌ  クロック低速化セレクタ
５ａ〜５ｅ、５Ａ〜５Ｅ  バッファ
６ａ〜６ｅ、６Ａ〜６Ｆ  ラッチ（データ保持回路）
７  パラレル-シリアル変換回路
８  出力バッファ
９  遅延セレクタ
１０  データのシリアル送信回路
２０  転送同期クロックのシリアル送信回路
２１  分周回路
２２  クロックゲート回路
３０  コントロール回路
３０ａ  テストパターン生成回路
３０ｂ，３５，３６  テストパターン比較回路
３１  遅延値保持回路
３１ａ  データ保持回路
３２  遅延調整回路
３３，３４  テストパターン保持回路
４０  機能回路
５０  デコーダ
５１  アドレスデコーダ
５２  コマンドデコーダ
６０  クロックカウンタ
ＣＬＫ  システムクロック
ＣＳＳ  クロック遷移制御信号
ＤＳ  データセット信号
ｄ1，ｄ2，ｄ3  遅延素子
ＦＢＳ  データ選択信号
ＧＳ  ゲーテッドコントロール信号
Ｍ  バスマスタ
Ｓ  バススレイブ
Ｓｉ  転送開始指令信号
Ｓsen，Ｓsen′  送信イネーブル信号
Ｓout  シリアル転送データ
Ｓclk  転送同期クロック
Ｓren  転送同期クロック
ＳＳ  データ転送速度選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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