(57)【要約】【課題】  Ｇｅ元素を用いることなく、プロセス信頼性や結晶品質が高く、応力管理が容易な、歪みＳｉを利用した高移動度チャネルを有する半導体装置を提供する。【解決手段】  Ｓｉ基板の表面に、３００ｎｍ以下の段差ｄがついた絶縁膜１２，１４を形成し、絶縁膜１４の窓あけ部から横方向に延びて該絶縁膜１４を覆うように、８００℃以上の高温でＳｉ単結晶のエピタキシャル成長を行う。次に、ＣＭＰ研磨により絶縁膜１２をストッパとしてエピタキシャル層２２を研磨し、段差ｄと同じ厚みに制御されたＳｉ層を有するＳＯＩ領域を得る。該ＳＯＩ領域では、Ｓｉと絶縁膜の熱膨張率差と、成膜温度及び室温との温度差により残留応力２６が発生し、Ｓｉに引っ張り応力がかかって格子歪みが発生する。前記ＳＯＩ領域にＭＯＳ構造を形成することで、高移動度チャネルを有する歪みＳｉ−ＭＯＳＦＥＴが得られる。【選択図】図４
2006253446.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ基板の表面に、該Ｓｉ基板と熱膨張率が異なる絶縁層を形成する工程，
前記絶縁層を窓あけし、前記Ｓｉ基板の表面を露出させる工程，
前記Ｓｉ基板の表面露出部から、Ｓｉ結晶を横方向に高温エピタキシャル成長させ、前記絶縁層を被覆する工程，
エピタキシャル成長させたＳｉ層を研磨し、ＳＯＩ領域を形成する工程，
前記ＳＯＩ領域に、少なくとも一つ以上のＭＯＳ構造を形成する工程，
を含むとともに、
前記研磨工程において、前記ＳＯＩ領域のＳｉ層の厚さを３００ｎｍ以下としたことを特徴とする半導体装置の製造方法。
【請求項２】
好ましくは、前記ＳＯＩ領域のＳｉ層の厚さを、２００ｎｍ以下としたことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記Ｓｉ基板表面に形成した絶縁層に段差を形成する工程，
を含むとともに、
前記研磨工程において、前記ＳＯＩ領域のＳｉ層の厚さを、前記段差を利用して制御することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記ＳＯＩ領域のＳｉ層の厚さを、ＣＭＰ研磨による膜厚管理又は時間管理によって制御することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項５】
前記エピタキシャル成長を、８００℃以上で行うことを特徴とする請求項１〜４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記エピタキシャル成長を行うためのＳｉ基板の表面露出部が、略櫛歯状に連結されていることを特徴とする請求項１〜５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記ＭＯＳ構造におけるドレイン領域又はソース領域と前記Ｓｉ基板とが、前記絶縁層を貫通する少なくとも１つ以上の連結部によって、電気的に接続されていることを特徴とする請求項１〜６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記エピタキシャル成長を行うためのＳｉ基板の表面露出部に、ｎ＋型又はｐ＋型の低抵抗領域を形成する工程，
を含むとともに、
前記低抵抗領域を介して、前記ＳＯＩ領域に形成された複数のＭＯＳ構造が電気的に接続されることを特徴とする請求項１〜７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記低抵抗領域を、前記Ｓｉ基板の表面露出部へのイオン打ち込み又は気相拡散により形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記絶縁層を貫通して前記ＭＯＳ構造と前記Ｓｉ基板とを連結する連結部を、絶縁化する工程，
を含むことを特徴とする請求項１〜６のいずれかに記載の半導体装置の製造方法。
【請求項１１】
イオン打ち込みによって、前記連結部を絶縁化することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記絶縁層を貫通して前記ＭＯＳ構造と前記Ｓｉ基板とを連結する連結部を除去することによって、前記ＭＯＳ構造と前記Ｓｉ基板とを絶縁する工程，
を含むことを特徴とする請求項１〜６のいずれかに記載の半導体装置の製造方法。
【請求項１３】
ドライエッチング又はウェットエッチングによって、前記連結部を除去することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記Ｓｉ基板の裏面を研磨し、薄型化する工程，
を含むことを特徴とする請求項１〜１３のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記薄型化したＳｉ基板の裏面を選択的に酸化する工程，
を含むことを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記Ｓｉ基板の主面が（１００）面又はこれと等価な面であり、前記エピタキシャル成長を行うための表面露出部が、<０１０>又はこれと等価な方位を向いたストライプ形状であることを特徴とする請求項１〜１５のいずれかに記載の半導体装置の製造方法。
【請求項１７】
請求項１〜１６のいずれかに記載の製造方法で形成されたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、更に具体的には、歪みＳｉをチャネルとして利用する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
現在主流となっている歪みＳｉ−ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）では、チャネル領域となるＳｉ結晶を、格子定数がＳｉよりも大きなＳｉＧｅ上にヘテロエピタキシャルによって形成したり、Ｓｉ結晶中にＧｅイオンを打ち込んでＳｉバルクの内部にＳｉＧｅを形成したりする。そして、このＳｉＧｅの格子定数が大きいことに頼って、該ＳｉＧｅ領域に隣接するＳｉの格子を横方向に押し広げ、引っ張り応力を加えるものがほとんどである。このようなトランジスタないし半導体装置としては、例えば、以下の特許文献及び非特許文献に示す技術がある。
【特許文献１】特開２００２−７６３３４公報
【特許文献２】特開２００１−４４４２５公報
【特許文献３】特開平９−８２９４８号公報
【特許文献４】特開平７−３２１２２２号公報
【特許文献５】特開平６−２１６３７６号公報
【非特許文献１】東芝レビュー  Vol.56，No.1，2001
【非特許文献２】M. V. Fischetti and S. E. Laux, "Band structure, deformation potentials, and carrier mobility in straind Si, Ge, and SiGe alloys", Journal of applied Physics, vol. 80 (4), 15 August, 1996
【非特許文献３】R. People, "Physics and Applications of GexSi(1-x) / Si Strained-Layer HeteroStructures", IEEE JOURNAL OF QUANTUM ELECTRONICS, VOL. QE-22, NO. 9, SEPTEMBER, 1986
【０００３】
また、以下の特許文献及び非特許文献に示すように、ＳＯＩ（Silicon On Insulator）構造を、絶縁膜上のエピタキシャル成長により実現する技術も古くから開発されている。
【特許文献６】特開平４−１３７７２３号公報
【特許文献７】特開平３−１２５４５９号公報
【非特許文献４】L. JASTRZEBSKI, "SOI BY CVD: EPITAXICAL LATERAL OVERGROWTH (ELO) PROCESS - REVIEW", Journal of Crystal Growth, vol. 63, (1983), pp. 493-526
【非特許文献５】Y. Suzuki and T. Nishinaga, "Epitaxial Lateral Overgrowth of Si by LPE with Sn Solution and Its Orientation Dependence", Japanese Journal of Applied Physics, Vol. 28, No. 3, March, 1989, pp. 440-445
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、以上のような背景技術には次のような不都合がある。まず、ＳｉＧｅによって格子歪みを導入した歪みＳｉ−ＭＯＳＦＥＴでは、第１に、引っ張り応力をコントロールするために、ＳｉＧｅ層の組成比及び膜厚のコントロールが極めて重要であるが、組成比と膜厚を調整し、安定したプロセスを構築するのが困難であったり、大きなコストを要したりするなどの問題がある。第２に、ＳｉＧｅ上に成膜されるＳｉは、ヘテロエピタキシーであることから、結晶品質の劣化が常に問題となり、これを回避するためには上述した第１の問題点に戻って設計をやり直すなどの必要があった。
【０００５】
第３に、Ｇｅのイオン打ち込みでＳｉバルク結晶内にＳｉＧｅを形成する場合は、のちにＭＯＳチャネルとなるＳｉ領域をＧｅイオンが通過することから、結晶品質が損なわれるという問題があり、これを回復するためにアニール工程を入れるなどの手間がかかる。第４に、ＳｉＧｅ層の形成は、ＣＶＤあるいはイオン打ち込みのどちらの方法をとっても、工程に時間がかかり、スループットが低いという問題がある。
【０００６】
更に、第５に、Ｇｅのソースとしては、モノゲルマンガスを使用するのが主流であるが、モノゲルマンガスは自己分解性があると言われており、極めてまれに、突発的に爆発することがあり、安全性が十分高いとはいえない。また、そもそも、Ｓｉ（シリコン），Ｏ（酸素），ドーパミンとしてのＰ（リン），Ａｓ（ヒ素），Ｓｂ（アンチモン），Ｂ（ホウ素）しか存在しない系に、Ｇｅ（ゲルマニウム）という新たな元素を導入することは、プロセス技術に大きな負担をかけるため、可能であるならば避けるほうが望ましい。
【０００７】
一方、ＳＯＩ構造を絶縁膜上のエピタキシャル成長により実現する技術のうち、前記非特許文献５に記載されている実験では、液相エピタキシャル成長により酸化膜上に８００〜９５０℃の温度範囲で形成されたＳＯＩ膜が、常温において引っ張り応力を受けていることを確認している。しかしながら、この実験は、（１１１）面を主面とするＳｉ基板を用いて行われており、このような（１１１）面を主面としてＭＯＳＦＥＴを形成すると、（１１１）面がＭＯＳチャネルとならざるを得ない。Ｓｉ結晶において、（１１１）面にＭＯＳチャネルを形成すると、界面準位が高密度で発生することが知られており、Ｖｔｈ（しきい値電圧）の上昇や、チャネル移動度（ＭＯＳチャネル領域でのキャリア移動度）の低下を招くため、一般に望ましくないとされている。また、（１１１）面における歪みによるキャリア移動度の上昇効果も十分に調べられていない。一方、Ｓｉの（１００）面は界面準位の密度が低く、ＭＯＳチャネルの形成にあたって最も好適とされており、現在、量産ベースのＳｉ製ＭＯＳＦＥＴの大半が（１００）面にＭＯＳチャネルを形成する構成となっている。また、歪みによるキャリア移動度の上昇効果も十分に研究されており、上記ＳｉＧｅ／Ｓｉ系を使った歪みＳｉ−ＭＯＳＦＥＴは一部で量産出荷が開始されている。従って、ＭＯＳチャネルを（１００）面に形成するようにすると都合がよい。
【０００８】
本発明は、以上の点に着目したもので、その目的は、Ｇｅ元素を用いることなく、プロセス信頼性や結晶品質が高く、かつ、応力管理が容易で、高速動作が可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
前記目的を達成するため、本発明の半導体基板の製造方法は、Ｓｉ基板の表面に、該Ｓｉ基板と熱膨張率が異なる絶縁層を形成する工程，前記絶縁層を窓あけし、前記Ｓｉ基板の表面を露出させる工程，前記Ｓｉ基板の表面露出部から、Ｓｉ結晶を横方向に高温エピタキシャル成長させ、前記絶縁層を被覆する工程，エピタキシャル成長させたＳｉ層を研磨し、ＳＯＩ領域を形成する工程，前記ＳＯＩ領域に、少なくとも一つ以上のＭＯＳ構造を形成する工程，を含むとともに、前記研磨工程において、前記ＳＯＩ領域のＳｉ層の厚さを３００ｎｍ以下としたことを特徴とする。好ましくは、前記ＳＯＩ領域のＳｉ層の厚さを、２００ｎｍ以下としたことを特徴とする。
【００１０】
主要な形態の一つは、(1)前記Ｓｉ基板表面に形成した絶縁層に段差を形成する工程，
を含むとともに、前記研磨工程において、前記ＳＯＩ領域のＳｉ層の厚さを、前記段差を利用して制御することを特徴とする，あるいは、(2)前記ＳＯＩ領域のＳｉ層の厚さを、ＣＭＰ研磨による膜厚管理又は時間管理によって制御することを特徴とする。
【００１１】
他の形態は、前記エピタキシャル成長を、８００℃以上で行うことを特徴とする。更に他の形態は、前記エピタキシャル成長を行うためのＳｉ基板の表面露出部が、略櫛歯状に連結されていることを特徴とする。
【００１２】
更に他の形態は、(1)前記ＭＯＳ構造におけるドレイン領域又はソース領域と前記Ｓｉ基板とが、前記絶縁層を貫通する少なくとも１つ以上の連結部によって、電気的に接続されていること，(2)前記絶縁層を貫通して前記ＭＯＳ構造と前記Ｓｉ基板とを連結する連結部を、絶縁化する工程，を含むこと，(3)前記絶縁層を貫通して前記ＭＯＳ構造と前記Ｓｉ基板とを連結する連結部を除去することによって、前記ＭＯＳ構造と前記Ｓｉ基板とを絶縁する工程，を含むことのいずれかであることを特徴とする。
【００１３】
更に他の形態は、前記Ｓｉ基板の裏面を研磨し、薄型化する工程，を含むことを特徴とする。更に他の形態は、前記薄型化したＳｉ基板の裏面を選択的に酸化する工程，を含むことを特徴とする。更に他の形態は、前記Ｓｉ基板の主面が（１００）面又はこれと等価な面であり、前記エピタキシャル成長を行うための表面露出部が、<０１０>又はこれと等価な方位を向いたストライプ形状であることを特徴とする。
【００１４】
本発明の半導体装置は、請求項１〜１６のいずれかに記載の製造方法で形成されたことを特徴とする。本発明の前記及び他の目的，特徴，利点は、以下の詳細な説明及び添付図面から明瞭になろう。
【発明の効果】
【００１５】
本発明は、歪みＳｉをチャネルとして用いる半導体装置において、絶縁層（ないし絶縁膜）上のエピタキシャル成長技術を用いる際に、ＳＯＩ領域の厚みを制御するとともに、Ｓｉと絶縁層の熱膨張率差と、成膜温度及び室温との温度差を利用して、Ｓｉ層中に引っ張り応力を導入することとした。このため、電気特性のばらつきを抑制するとともに、プロセス信頼性及び結晶品質が高く、かつ、応力管理が容易で高速動作可能な半導体装置が得られるという効果がある。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を実施するための最良の形態を、実施例に基づいて詳細に説明する。
【実施例１】
【００１７】
最初に、図１〜図５を参照しながら本発明の実施例１を説明する。図１〜図５は、本実施例の製造工程の一例を示す図である。本実施例は、本発明を歪みＳｉをチャネルとするＭＯＳＦＥＴに適用したものであり、ＳＯＩ領域中にＭＯＳ構造を有する構成となっている。なお、本実施例では、半導体装置としてＭＯＳＦＥＴを例に挙げているが、本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート（型）バイポーラトランジスタ）や絶縁ゲート型サイリスタなど、ＭＯＳ構造を有する全ての半導体装置に適用可能である。以下、本実施例の製造方法を、順を追って説明するが、以下の説明中、ｐ型とｎ型を入れ換えて実施するようにしてもよい。
【００１８】
まず、図１(A)の断面図に示すように、Ｓｉ基板１１を準備し、その表面に熱酸化またはＣＶＤ（Chemical Vapor Deposition：化学気相成長）法などによって、絶縁膜（ないし絶縁性マスク）１２を形成する。前記Ｓｉ基板１１の主面は、のちに形成するＭＯＳチャネルにおいて界面準位密度が最も低いという観点から、（１００）面であることが望ましい。前記Ｓｉ基板１１は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法によって製造したＳｉウエハであり、導電型はデバイスの用途によって、ｎ型，ｐ型，ノンドープのいずれとしてもよく、不純物濃度も用途に応じて適宜範囲内で選択すればよい。本実施例では、ｐ−型のＳｉ基板１１を選択したものとする。また、前記絶縁膜１２は、一般的には、熱酸化膜を使用すると、信頼性・量産性の点からも優れているので好都合であるが、ＣＶＤ法によるＨＴＯ，ＴＥＯＳなどの酸化膜を用いるようにしてもよいし、窒化膜を用いるようにしてもよい。
【００１９】
次に、図示しないマスクを用いて、フォトリソグラフィーなどによって、前記絶縁膜１２に窓あけを行い、図１(B)の断面図及び図１(C)の斜視図に示すように、Ｓｉ基板１１の表面を露出させる。前記図１(B)は、図１(C)を＃Ａ−＃Ａ線に沿って切断し矢印方向に見た断面に相当する。窓あけ部１２Ａの面積は、ＳＯＩ領域に作り込む半導体素子のサイズや個数に応じて適宜設定される。続いて、Ｓｉ基板１１の表面に、新たに他の絶縁膜（ないし絶縁性マスク）１４を形成する。該絶縁膜１４としては、例えば、熱酸化膜が用いられ、その場合は、図１(D)の断面図に示すように、新たに酸化される領域が前記絶縁膜１２とＳｉ基板１１との界面であることから、絶縁膜１４は、先に形成された絶縁膜１２の下にもぐり込む構造となる。
【００２０】
あるいは、絶縁膜１４として、ＣＶＤ法によるＨＴＯ，ＴＥＯＳなどの酸化膜あるいは窒化膜を用いる場合には、図１(E)に示すように、絶縁膜１４が、先に形成した絶縁膜１２の表面を覆うようになる。本実施例では、前記図１(D)に示すように、絶縁膜１４として熱酸化膜を用いるものとして以下の工程を説明するが、絶縁膜１２及び１４の積層順序を入れ替えることにより、容易に図１(E)の構造を選択した場合に読み替えることが可能である。なお、図１(D)又は(E)において、絶縁膜の段差ｄは、２００ｎｍ以下とするのが望ましい。しかしながら、後述する工程でのＣＭＰ（Chemical Mechanical Polishing）による磨耗量が無視できないような場合には、３００ｎｍ程度以下となるようにすればよい。このような絶縁膜１２及び１４を利用した段差ｄは、後述する研磨工程において、Ｓｉ層の厚みを制御するために利用されるものである。
【００２１】
次に、レジスト１６を基板全面に塗布し、図示しないマスクを用いてパターニングを行い、前記レジスト１６をマスクとして、絶縁膜１４をエッチングし、図２(A)に示す窓あけ部１８を形成する。絶縁膜１４のエッチング方法は、フッ酸処理によって行ってもよいが、近年ではドライエッチングの方が制御性がよいため、ドライエッチングにより行うようにしてもよい。続いて、前記レジスト１６をマスクとしたまま、配線領域を形成するため、イオン打ち込みを行う。配線がｎ型伝導の場合はＡｓまたはＰイオンを、ｐ型伝導の場合はＢイオンを打ち込む。ドーズ量は、１×１０１４〜１×１０１５ｃｍ−２台となるように多めにして、配線抵抗を減らすのが望ましい。なお、本実施例では、ｎ型伝導を用いるものとし、後述する工程で高温になる際に拡散が少ないＡｓイオンを選択し、１×１０１５ｃｍ−２台のドーズ量で打ち込むこととした。
【００２２】
図２(A)に示すようにイオン打ち込みを行い、図２(B)に示すｎ＋型配線領域２０を形成したら、レジスト１６を除去する。ここで、イオン打ち込みとレジスト１６の除去の順序は、上述した順序で行うのが望ましい。仮に、図２(B)で示すようにレジスト１６を除去してから絶縁膜１４をマスクとしてイオン打ち込みを行うとすると、前記絶縁膜１４でストップされたイオンが、後述する工程でＭＯＳＦＥＴのチャネルを形成するＳＯＩ領域に染み出してきて、ＭＯＳＦＥＴの特性を損なう恐れがあるからである。従って、イオン打ち込みを行った後に、レジスト１６の除去を行うようにすると、後述する工程に影響を与えることがないので好都合である。
【００２３】
図２(B)の断面図及び図２(C)の斜視図に示すように、窓あけ部１８に相当する部分には、イオン打ち込みによるｎ＋型配線領域２０が形成されている。前記図２(B)は、図２(C)を＃Ｂ−＃Ｂ線に沿って切断し矢印方向に見た断面に相当する。なお、前記工程で打ち込みしたイオンは、後述するエピタキシャル成膜工程において高温にさらされて、必ず活性化されるため、この段階で活性化処理を行う必要はない。ここで、Ａｓイオンの打ち込みによりｎ＋型配線領域２０が露出している窓あけ部１８は、図２(C)に示すように、櫛歯状ないし略櫛歯状としておくのが好ましい。これは、後述するエピタキシャル成膜工程において、図５(C)に示すように、横方向成長してきたエピタキシャル膜が、両サイドから衝突して、転位（結晶欠陥）６２が発生するのを回避するためである。このような櫛歯状の窓あけによって転位の発生が解消される例は、例えば、Z. Yan, Y. Hamaoka, S. Naritsuka and T. Nishinaga, "Coalescence in microchannel epitaxy of InP", Journal of Crystal Growth, vol. 212 (2000) pp. 1-10や、特開２０００−１１４２７８号公報に開示されている（ただし、前記学術論文に記載の実験は、ＩｎＰの液層成長(LPE：Liquid Phase Epitaxy)によって行われたものである）。
【００２４】
また、図２(B)及び(C)において、窓あけ部１８（すなわち、ｎ＋型配線領域２０）のストライプ方向は、<０１０>方向又はこれと等価な方向であることが望ましい。このような構成とすると、後述するエピタキシャル成膜工程において形成されるＥＬＯ（Epitaxial Lateral Overgrowth）層は、主面を（１００）面とし、側面を（０１０）面及び（０ −１ ０）面としながら成長する。原子配列でみると、（１００）面，（０１０）面，（０ −１ ０）面は等価な面であるから、成膜速度も同じであり、ＥＬＯ層の断面の縦横比はほぼ１：１となる。本来、ＳＯＩ構造を得ることを目的とする場合には、ＥＬＯ層はもっと横に延びるのが望ましい。しかしながら、主面を（１００）面としてＣＶＤ法による成膜を行う限りでは、最も横に伸びる方位が本実施例の構成であり、最大限の縦横比が１：１である。なお、成膜温度やガス種の変更，ストライプ方位の変更により、更に横方向に伸ばせる条件を見出して、その条件に従って後述するエピタキシャル成膜を行うようにしてもよい。一方、主面を（１１１）面とした場合は、（１１１）面が成膜速度の極めて遅い面であることから、縦横比を横にかせぐのは容易であるが、このような構成については、他の実施例で説明する。
【００２５】
図２(B)及び(C)に示す状態を得たのち、前記窓あけ部１８にＳｉのエピタキシャル成膜を行う。成膜条件は、例えば、上述した非特許文献５に示された８００℃以上とする。実際には、量産性とプロセス安定性を考慮すると、ＣＶＤ法が最も適しており、水素をキャリアガスとし、ＳｉＨ４，ＳｉＨ３Ｃｌ，ＳｉＨ２Ｃｌ２，ＳｉＨＣｌ３，ＳｉＣｌ４などのシラン系ガスを成膜ガスとして用い、絶縁膜１２及び１４の表面に、ポリシリコンが核形成して巨大化しないように、ＨＣｌなどのハロゲン系エッチングガスを添加して供給する。また、ＣＶＤ法では、成膜温度を９００℃以上に設定しなければ十分な成膜速度が得られないことから、９００〜１１００℃程度の範囲内で成膜温度を設定することが望ましい。更に、ＣＶＤ反応炉内の圧力は、常圧でも実施可能であるが、絶縁膜１２及び１４の表面に、ポリシリコンが核形成して巨大化しないように、ＨＣｌの添加量を増やす必要がある。一方、減圧下でのＣＶＤ法によれば、絶縁膜１２及び１４の表面にポリシリコンが核形成して巨大化するリスクは減り、ＨＣｌの添加量も減らすことができるが、成膜速度が遅くなるという問題がある。従って、減圧で実施する場合であっても、少なくとも、炉内圧力を、３０Ｔｏｒｒ以上として実施すると都合がよい。
【００２６】
上述したエピタキシャル成膜工程により、まず、図３(A)及び(B)に示すように、窓あけ部１８から上方向にエピタキシャル層２２が形成される。前記図３(A)は、図３(B)を＃Ｃ−＃Ｃ線に沿って切断し矢印方向に見た断面図である。前記エピタキシャル層２２は、次に横方向にも成長し、前記絶縁膜１４の表面に沿って成長する。このとき、図３(B)に示したＶ字形状２４が、凹入角効果により、通常の横方向成長よりも速い成長を促し、上述した図５(C)に示す転位６２が発生するのを防止することができる。前記窓あけ部１８の形状を櫛歯状としたのは、Ｖ字形状２４の導入による凹入角効果を利用するためである。なお、凹入角効果については公知であり、詳細な説明は、例えば、特開２００４−１５８８３５公報に記載されている。なお、本実施例におけるエピタキシャル層２２の伝導型は、ｎ−型又はノンドープとするのが好ましい。以上のようにしてエピタキシャル成膜を続けると、図３(C)の断面図及び図３(D)の斜視図に示すように、エピタキシャル層２２が、絶縁膜１４の表面を全て覆うとともに、絶縁膜１２の表面よりも若干盛り上がった状態となる。前記図３(C)は、図３(D)を＃Ｄ―＃Ｄ線に沿って切断し矢印方向に見た断面に相当する。
【００２７】
次に、前記絶縁膜１２をストッパとするＣＭＰ研磨によって、図４(A)の断面図に示すように、エピタキシャル層２２の盛り上がった部分を研磨除去してＳＯＩ領域を形成する。通常、酸化膜をストッパとするシリコン研磨では、研磨レートの選択比は１：１００以上が得られ、酸化膜は極めて強いストッパとして作用する。ただし、ＣＭＰ装置の構成によっては、酸化膜もやや磨耗する場合があるため、その際は、予め磨耗分を見込んで、絶縁膜１２をやや厚めにしておくとよい。例えば、図４(A)において、ＳＯＩ領域におけるエピタキシャル層２２の厚み（すなわち段差ｄの厚み）は、２００ｎｍ以下であることが望ましいが、上述したように絶縁膜１２の磨耗が見込まれる場合には、はじめに前記段差ｄを３００ｎｍ程度としておき、磨耗後に２００ｎｍの段差が残るようにするという具合である。このように、ＳＯＩ領域のエピタキシャル層（Ｓｉ層）２２の厚みを、２００ｎｍ（ないし３００ｎｍ）程度以下とするのは、前記厚みが大きすぎると、Ｓｉの格子歪みが緩和され、歪みＳｉ−ＭＯＳＦＥＴが得られないためである。
【００２８】
更に、図４(A)の状態において、絶縁膜１４近傍（上方）のエピタキシャル層２２は、引っ張りの残留応力２６を受けている。これは、例えば、絶縁膜１４が酸化膜である場合は、酸化膜の熱膨張係数が０．５×１０−６／Ｋであるのに対して、Ｓｉの熱膨張係数は２．４×１０−６／Ｋである。そのため、９００℃以上の高温で成膜されたあと、常温に戻る際に、Ｓｉのほうがより縮もうとし、これに対して酸化膜はあまり縮まない。その結果、Ｓｉに引っ張りの残留応力２６が発生し、酸化膜には圧縮の残留応力がそれぞれ発生することになる。ＳｉＯ２酸化膜（絶縁膜１４）にエピタキシャル成膜したＳｉ単結晶（エピタキシャル層２２）は、ＳｉＯ２との密着性が高いため、両者が剥離することによって応力が緩和される可能性は少ない。また、図４(A)に示す断面構造の場合、エピタキシャル成膜されたＳｉ層（エピタキシャル層２２）とＳｉ基板１１からなる単結晶のＳｉのリングで、酸化膜（絶縁膜１４）を締め付ける構造となっている。従って、万が一、ＳｉとＳｉＯ２が剥離しても、機械的に前記残留応力２６が残る。残留応力２６による格子歪みの大きさを大まかに見積もると、例えば、１０５０℃でＣＶＤ法によりエピタキシャル成膜を実施し、室温に戻したとすると、約１０００℃の温度差を生じる。酸化膜とＳｉとの熱膨張率差は、１×１０−６／Ｋ台であるから、これに１０００Ｋをかけると、１×１０−３台の格子歪みが残ることになる。この数字は、ちょうどＳｉＧｅ／Ｓｉ系で得られる歪み量とほぼ同等である。
【００２９】
続いて、図示しないマスクを用いて、ｎチャネル型ＭＯＳＦＥＴのチャネルを形成する領域に、Ｂイオンを打ち込み、図４(B)の断面図に示すｐ型チャネル領域２８を得る。Ｂイオンのドーズ量は、所望のＶｔｈに合うように調整する。なお、Ｂイオンの打ち込みの前又は後に、エピタキシャル層２２の表面に、希フッ酸処理あるいは軽くＲＣＡ洗浄などを施しておくのが望ましい。これは、エピタキシャル層２２の表面には、のちにゲート絶縁膜を形成するが、ＣＭＰという機械的な工程を経た直後の表面にゲート絶縁膜を形成すると、信頼性が低下するおそれがあるためである。
【００３０】
次に、図４(C)の断面図に示すように、前記エピタキシャル層２２の表面領域に、ゲート絶縁膜３０を形成し、続いて、ポリシリコンゲート電極３２をＣＶＤなどの手法によって形成する。前記ゲート絶縁膜３０は、通常、熱酸化膜を用いるのが一般的である。熱酸化を行うと、前記エピタキシャル層２２の表面領域のＳｉが酸化により消費され、ＳＯＩ領域の厚みが更に薄くなり、より強い引っ張り応力を受けている部分がチャネルとなるので好都合である。しかしながら、ＨＴＯなどの堆積型の酸化膜も、近年は信頼性が上がってきており、ゲート絶縁膜３０として使用しても熱酸化膜に遜色ない性能を示すため、ＨＴＯを用いるようにしてもよい。なお、本実施例においては、熱酸化でゲート絶縁膜３０を形成するものとする。
【００３１】
続いて、チャネル領域以外のポリシリコンゲート電極３２とゲート絶縁膜３０を適宜手法で除去し、セルフアライン的にＡｓ又はＰイオンを打ち込み、図４(D)の断面図に示すように、ソース・ドレイン領域となるｎ＋型半導体領域３４を形成する。前記ソース・ドレイン領域の不純物を活性化するためのアニールの際、ＡｓイオンやＰイオンの拡散によって、前記ｎ＋型半導体領域３４は、前記ｎ＋型配線領域２０と電気的に接続される（図５(A)参照）。次に、通常のＭＯＳＦＥＴの形成方法に従って、図５(A)に示すように、層間絶縁膜３６及び引き出し電極３８を形成し、歪みＳｉ−ＭＯＳＦＥＴ１０が完成する。
【００３２】
なお、参考のため、図５(A)の歪みＳｉ−ＭＯＳＦＥＴ１０から、前記層間絶縁膜３６と引き出し電極３８を除去した様子を、図５(B)の斜視図に示す。近隣のＦＥＴ間の電気的配線は、前記ｎ＋型配線領域２０（ないし、ｎ＋型半導体領域３４）を利用して行うことが可能となっている。しかしながら、ｎ＋型配線領域２０の配線抵抗が無視できないほど離れたＦＥＴ間の接続は、前記引き出し電極３８を接触させることで行うようにすればよい。
【００３３】
本実施例によれば、引っ張り応力の大きさは、Ｓｉ単結晶と絶縁膜１４の熱膨張率の差と、ＳＯＩ領域形成時のエピタキシャル成膜温度と常温との温度差によって決定される。このさい、Ｓｉ単結晶と絶縁膜１４の熱膨張率は物性値であるから、ばらつくことはない。前記絶縁膜１４としては、具体的には、熱酸化膜や、ＨＴＯ，窒化膜などを用いるのが現実的と考えられるが、熱酸化膜は組成が安定しており、熱膨張率などの物性値がばらつくことは、まずない。また、ＨＴＯや窒化膜も近年は安定した組成で成膜することができるため、熱膨張率などの物性値も安定していると考えられる。一方、成膜温度は、熱電対やパイロメーターなどで正確な測定が可能であるから、ウエハ間やロット間でのばらつきは、最大でも５℃以内におさめられる。本発明においては、ＳＯＩ領域にかかる常温における引っ張り応力は、前記各パラメータで規定されるため、ばらつきや不安定性を生じる要因が極めて少ない。従って、本発明によれば、従来のＳｉＧｅ／Ｓｉ系を用いた歪みＳｉ−ＭＯＳＦＥＴよりも、電気特性が安定した歪みＳｉ−ＭＯＳＦＥＴ１０を、高スループット，低コストで生産することができる。
【００３４】
このように、実施例１によれば、次のような効果がある。
(1)Ｇｅ元素を一切用いることなく、歪みＳｉ−ＭＯＳＦＥＴ１０を形成することとしたので、プロセスの簡略化とともに、動作の安定化，低コスト化を図ることができる。
(2)ＳＯＩ領域のＳｉの厚みを、絶縁膜１２及び１４の段差ｄによって正確に規定することができるため、チャネル領域の格子歪み量も安定し、電気特性のばらつきを抑えることができる。
(3)引っ張り応力の大きさが、Ｓｉ単結晶と絶縁膜の熱膨張係数差と、成膜温度と室温（常温）との差により決定されるため、ばらつきや不安定性を生じる要因が少なく、電気特性が安定した歪みＳｉ−ＭＯＳＦＥＴ１０を、高スループットかつ低コストで製造することができる。
【実施例２】
【００３５】
次に、図６(A)を参照しながら、本発明の実施例２を説明する。なお、上述した実施例１と同一ないし対応する構成要素には同一の符号を用いることとする（以下の実施例についても同様）。上述した実施例１において、ｎ＋型配線領域２０が不要で邪魔になる場合には、前記実施例でｎ＋型配線領域２０を形成したＡｓイオン打ち込み工程を割愛すればよい。ＦＥＴ同士を孤立させるために、更に強い絶縁性が必要な場合には、図６(A)に示すように、各ＦＥＴ間に酸素イオン打ち込みによって、酸化膜４０を形成し、絶縁化すればよい。あるいは、トレンチを掘って絶縁性物質を埋め込むなどの方法により絶縁を図るようにしてもよい。また、本実施例のように、各ＦＥＴを孤立させて絶縁して使用する場合には、前記図５(B)にみられるように、窓あけ部１８で規定されたストライプに直交してＦＥＴを形成する必要はなく、ストライプに平行な方向にソース・ゲート・ドレインを並べて形成してもよい。
【実施例３】
【００３６】
次に、図６(B)を参照して、本発明の実施例３を説明する。図６(B)は、本実施例の単体の縦型電力用ＭＯＳＦＥＴ５０を示す主要断面図であり、ｎ−型半導体領域５２の上面側に、絶縁膜１４を介してｐ型またはｐ＋型半導体領域５４が形成されている様子が示されている。また、ソース電極５６及びドレイン電極５８も形成されている。このような単体の縦型電力用ＭＯＳＦＥＴ５０においても、上述した実施例と同様に、チャネル部分を厚さ２００ｎｍ以下で形成することより、チャネル部の移動度が上昇して、低イオン抵抗化に寄与することが可能である。
【実施例４】
【００３７】
次に、図６(C)を参照して、本発明の実施例４を説明する。上述した実施例２において、絶縁膜１４の下地のＳｉ基板１１の電位が、電気特性に対して無視できない影響を与えるために絶縁したい場合には、Ｓｉ基板１１を裏面からバックグラインドして削り、Ｓｉ基板１１の厚みを６０μｍ以下まで追い込んで薄ウエハとする。薄型化したのち、裏面だけを選択的に酸化することにより、図６(C)に示す酸化膜６０を形成すればよい。このようにすることにより、Ｓｉ基板１１の電位を無視することができる。なお、選択的酸化ではなく、イオン打ち込みによってＳｉ基板の絶縁化を図るようにしてもよい。
【００３８】
なお、本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることができる。例えば、以下のものも含まれる。
(1)前記実施例で示したレジストやイオン打ち込みに用いる元素は一例であり、同様の作用を奏するように適宜変更可能である。
(2)前記実施例に示した形状や寸法も一例であり、同様の効果を奏するように適宜変更してよい。また、窓あけ部１２Ａに作りこむＦＥＴの数も任意であり、必要に応じて適宜増減してよい。
【００３９】
(3)前記実施例に示した製造手順や製造条件は一例であり、同様の効果を奏するように適宜変更してよい。例えば、上述した実施例では、前記Ｓｉ基板の主面が（１００）面又はこれと等価な面であり、前記エピタキシャル成長を行うための表面露出部が、<０１０>又はこれと等価な方位を向いたストライプ形状であることとした。しかしながら、前記Ｓｉ基板１１の主面を（１１１）面又はこれと等価な面とし、窓あけ部１８のストライプ方向を<１ −１ ２>又はこれと等価な方位にとると、エピタキシャル層２２が横方向によく延び、縦方向にはあまり伸びず、ＳＯＩ構造を形成する際にエピタキシャル成膜時間を削減することができる。また、エピタキシャル層２２が縦方向にあまり延びないということは、絶縁膜１２又は１４をストッパとして行うＣＭＰ研磨において、研磨量が少なくて済むため、ＣＭＰ工程の時間削減が可能になるとともに、ＣＭＰ装置の磨耗部品も長持ちするという利点もある。また、前記実施例１では、絶縁膜の段差ｄによって、ＳＯＩ領域のＳｉ層の厚みを規定することとしたが、これも一例であり、ＣＭＰ研磨による膜厚管理または時間管理によって、厚さ約２００ｎｍ程度のエピタキシャル層２２を残すようにしてもよい。
【００４０】
(4)前記実施例では、本発明をトランジスタに適用したが、横方向のエピタキシャル成長を利用した公知のＭＯＳゲート構造を有するＩＧＢＴや、絶縁ゲート型サイリスタのＭＯＳ構造部分を、本発明にならって厚さ２００ｎｍ以下で形成すれば、チャネル部の移動度が上昇して、低イオン抵抗化を図ることができる。
【産業上の利用可能性】
【００４１】
本発明によれば、絶縁層（絶縁膜）上のエピタキシャル成長技術を用いるとともに、ＳＯＩ領域のＳｉ層の厚みを制御して電気特性のばらつきを抑制する。また、Ｓｉと絶縁層の熱膨張率差と、成膜温度と室温（ないし常温）の温度差を利用して、Ｓｉ層中に引っ張り応力を導入することとしたので、歪みＳｉをチャネルとして利用する半導体装置の用途に好適である。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施例１の製造工程の一例を示す図である。
【図２】前記実施例１の製造工程の一例を示す図である。
【図３】前記実施例１の製造工程の一例を示す図である。
【図４】前記実施例１の製造工程の一例を示す図である。
【図５】前記実施例１の製造工程の一例を示す図である。
【図６】本発明の他の実施例の主要断面図である。
【符号の説明】
【００４３】
１０：歪みＳｉ−ＭＯＳＦＥＴ
１１：Ｓｉ基板    
１２，１４：絶縁膜（ないし絶縁性マスク）
１２Ａ，１８：窓あけ部
１６：レジスト
２０：ｎ＋型配線領域
２２：エピタキシャル層
２４：Ｖ字形状
２６：残留応力
２８：ｐ型チャネル領域
３０：ゲート絶縁膜
３２：ポリシリコンゲート電極
３４：ｎ＋型半導体領域
３６：層間絶縁膜
３８：引き出し金属
４０：酸化膜
５０：縦型電力用ＭＯＳＦＥＴ
５２：ｎ−型半導体領域
５４：ｐ型またはｐ＋型半導体領域
５６：ソース電極
５８：ドレイン電極
６０：酸化膜
６２：転位（結晶欠陥）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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