(57)【要約】      （修正有）【課題】  素子数少、電源投入時の低電流、単一電源電圧、読出時の不都合（読出不能、記憶内容の変化、誤読出、読出遅れ）の除去、ゲート耐圧の部分的な低減、書込速度の低下防止、という効果を持つ多値記憶手段の提供。【解決手段】  電位が順々に高くなって行く電源線Ｖ０〜電源線Ｖ３の各間に２値ＣＭＯＳメモリーを１つずつ設け、電源線Ｖ０・電源線Ｖ１間メモリーに関して出力プル・アップ手段が１方向性スイッチ（ＱＵ１とＱＱ１の直列回路）で、電源線Ｖ１・電源線Ｖ２間メモリーに関して出力プル・アップ手段と出力プル・ダウン手段が１方向性スイッチ（ＱＵ２とＱＱ２Ｎの直列回路、ＱＱ２ＰとＱＬ２の直列回路）で、電源線Ｖ２・電源線Ｖ３間メモリーに関して出力プル・ダウン手段が１方向性スイッチ（ＱＱ３とＱＬ３の直列回路）で、それら全入出力部を接続して１つにまとめて入出力端子Ｔｉｏとした４値の多値記憶手段である。【選択図】  図７
2006228388.tif 000002
【特許請求の範囲】
【請求項１】
３又は３以上の所定の複数をＮで表わしたときに、
第１電位から第Ｎ電位まで番号順に電位が高くなって行くＮ個の電位を供給する第１電位供給手段〜第Ｎ電位供給手段を有し、
「そこから書込み信号を入力したり、読出し信号を出力したりする入出力手段と、出力プル・アップ用のノーマリィ・オフの１方向性可制御スイッチング手段と、出力プル・ダウン用のノーマリィ・オフの可制御スイッチング手段を有する第１の２値記憶手段」を、前記第１電位供給手段と前記第２電位供給手段の間に設け、
「そこから書込み信号を入力したり、読出し信号を出力したりする入出力手段と、出力プル・アップ用のノーマリィ・オフの可制御スイッチング手段と、出力プル・ダウン用のノーマリィ・オフの１方向性可制御スイッチング手段を有する第２の２値記憶手段」を、前記第（Ｎ−１）電位供給手段と前記第Ｎ電位供給手段の間に設け、
Ｎ＞３のとき、「そこから書込み信号を入力したり、読出し信号を出力したりする入出力手段と、出力プル・アップ用のノーマリィ・オフの１方向性可制御スイッチング手段と、出力プル・ダウン用のノーマリィ・オフの１方向性可制御スイッチング手段を有する第３の２値記憶手段」を１つずつ、前記第２電位供給手段から前記第（Ｎ−１）電位供給手段までで隣り同士となる２つの電位供給手段の間それぞれに設け、
すべての前記入出力手段を接続して１つの入出力手段にまとめたことを特徴とする多値記憶手段。
【請求項２】
前記１方向性可制御スイッチング手段それぞれが「可制御スイッチング手段とダイオード又はダイオード手段の直列回路」あるいは「絶縁ゲート型ＦＥＴのゲートを可制御スイッチング手段を介してそのソースとバックゲートに接続したもの」であることを特徴とする請求項１記載の多値記憶手段。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、その記憶可能な数値（又は意味または内容）が３通り又は３通り以上で、その数値等に応じた電圧もしくは電位を保持または入出力できる多値記憶手段に関する。この多値記憶手段は多値メモリー・セル、多値メモリー、多進法メモリー又は多安定回路として利用でき、さらに、多値（又は多進法）論理回路、多値（又は多進法）演算回路、多値コンピューター（又は多進法コンピューター、特に４、８、『１０』、１６、３２、６４、「１００」、１２８進法コンピュータ）、多値変調通信手段、多値記録手段あるいは多値（又は多進法）制御手段の構成要素として利用することができる。
【背景技術】
【０００２】  特許第２８５３０４１号公報に開示された多値記憶手段には『後述する双方向性プル手段が構成されていないにもかかわらず部品点数が多い』という問題点が有る。当然、その様な双方向性プル手段を構成できたとしても、部品点数はもっと多くなってしまう。また、特開２０００−８３３６９号公報の図２７〜図３６、特開２００１−２５７５７０の図１０〜図１４及び「ＷＯ  ０３／０２８２１４  Ａ１」に開示された多値記憶手段には『ノーマリィ・オン型スイッチング手段（例：接合型ＦＥＴ。）しか使うことができず、そして、電源投入時に電源電圧が立ち上がり、それらノーマリィ・オン型スイッチング手段に充分なゲート逆バイアス電圧を印加できるまで電源短絡電流が流れてしまうし、その上、各電源電圧の大きさを大きくする必要が有る』という問題点が有る。もし、ノーマリィ・オフ型スイッチング手段（例：エンハンスメント型ＦＥＴ。）で多値記憶手段を構成できれば、構成手段の選択肢が増えて便利だし、電源投入時の電源短絡電流を少なくできる。その電源短絡電流の問題は、例えば『その多値記憶手段を多値メモリー・セルとして多数使い多値メモリー手段を構成する場合、その電源投入時に極めて大きな電源短絡電流が流れて、その電源電圧を立ち上げることができず使い物にならなかったり、又は、電源投入の繰り返しで電源線が焼き切れたり、又は、その電源線付近の半導体に熱的ダメージや膨脹（ぼうちょう）歪みによるダメージ等を与えたりする』という問題点に結び付く。また、各電源電圧に関しても『負性抵抗手段を形成する各トランジスタ対』をオフ駆動するには『対を成すトランジスタの直列接続された両ゲート・ソース間』にオフ駆動電圧を同時供給しなければならないので、各電源電圧は『２倍のオフ駆動電圧』以上である必要が有り、結局、他の多値記憶手段のそれに比べて大きくなり、電力損失も大きくなってしまう。それから、特開２００３−１８８６９６に開示された多値記憶手段ではノーマリィ・オフ型スイッチング手段とノーマリィ・オン型スイッチング手段を直列にして使うので、上記電源短絡電流の面や構成手段の選択肢の面で改善されるが、『電位供給手段（例：電源線）の数が多くなる上に、電源電圧の総和が大きくなり電力損失も大きくなってしまう』という問題点が有る。【０００３】  そして、特開２００４−８８７６３に開示された多値記憶手段はノーマリィ・オフ型スイッチング手段で構成できるが、『最高、最低の電位供給手段を除く各電位供給手段に出力用の双方向性プル手段（プル・アップ又はプル・ダウンする手段）が構成されていない』という問題点が有る。この問題点は次の問題を引き起こす。そのプル・アップ手段の電位より「接続される外部データ線」の電位の方が高い時プル・ダウン機能が無い為その外部データ線をプル・ダウンできない上に、そのプル・ダウン手段の電位より「接続される外部データ線」の電位の方が低い時プル・アップ機能が無い為その外部データ線をプル・アップできないので、あるいは、逆にその外部データ線の方がその充電電荷によって多値記憶手段の入出力端子の電位をそのプル・アップ手段の電位より高くプル・アップしたり、そのプル・ダウン手段の電位より低くプル・ダウ���したりするので、『読出し不能、読出し時の記憶内容の変化、誤った記憶内容の読出し、もしくは、読出し時間の遅れ』という問題を引き起こす。
【特許文献１】  特許第２８５３０４１号
【特許文献２】  特開２０００−８３３６９
【特許文献３】  特開２００１−２５７５７０
【特許文献４】  ＷＯ  ０３／０２８２１４  Ａ１
【特許文献５】  特開２００３−１８８６９６
【特許文献６】  特開２００４−８８７６３
【特許文献７】  特願２００４−３０３５６４（本発明者の同一発明、未公開）
【発明の開示】
【発明が解決しようとする課題】
【０００４】  従来の問題点は『部品点数が多かったり、構成手段の選択肢を増やすことが望まれたり、電源投入時の電源短絡電流が多かったり、その電源短絡電流による弊害が有ったり、各電源電圧の大きさを大きくしなければならなかったり、電位供給手段（例：電源線）の数が多かったり、電力損失が増加したり、あるいは、最高、最低の電位供給手段を除く各電位供給手段に出力用の双方向性プル手段が構成されていなかったり』することである。
（課題）
そこで、本発明は『部品点数を少なくできて、全てノーマリィ・オフ型スイッチング手段で構成できるため構成手段の選択肢が増えて便利になり、電源投入時の電源短絡電流を少なくできて、その電源短絡電流による弊害を無くす又は小さくすることができ、各電源電圧の大きさを大きくせずに済み、電位供給手段の数が多くならずに済み、電力損失の増加を回避できて、最高、最低の電位供給手段を除く各電位供給手段に出力用の双方向性プル手段を構成できる』多値記憶手段を提供することを目的としている。
（発明の目的）
【問題を解決するための手段】
【０００５】  即ち、本発明は請求項１に記載した多値記憶手段である。その第１電位供給手段からその第Ｎ電位供給手段までの各電位供給手段間に２値記憶手段を１つずつ設け、それら全２値記憶手段の入出力部を接続しても支障が無い様にその第１、第２電位供給手段間の２値記憶手段に関してその出力プル・アップ用の可制御スイッチング手段を１方向性にし、その第（Ｎ−１）、第Ｎ電位供給手段間の２値記憶手段に関してその出力プル・ダウン用の可制御スイッチング手段を１方向性にし、さらにＮ＞３の場合その第２〜第（Ｎ−１）電位供給手段の各間２値記憶手段に関してその出力プル・アップ用の可制御スイッチング手段とその出力プル・ダウン用の可制御スイッチング手段を１方向性にしている。これら１方向性の可制御スイッチング手段は完全な逆阻止型で、オン駆動時でも逆方向に対してオフを維持することができる。
【０００６】  このことによって、（Ｎ−１）個の前記２値記憶手段が連携して多値記憶手段として動作するのであるが、電位的に上下関係にある前記２値記憶手段それぞれ同士が各電位供給手段間の電源を短絡しない様に前述の通り少なくとも特定の出力プル・アップ用の可制御スイッチング手段と特定の出力プル・ダウン用の可制御スイッチング手段は１方向性の可制御スイッチング手段である。しかも、その第２〜第（Ｎ−１）電位供給手段それぞれに出力プル・アップ用の可制御スイッチング手段と出力プル・ダウン用の可制御スイッチング手段の組合せが１組ずつ接続されることになり、両可制御スイッチング手段の各組合せが実質的に双方向性のプル手段を１つずつ構成している。
例えばこの多値記憶手段が第１電位〜第Ｎ電位のうち、ある電位を保持している時、その電位を境にして、その電位とその電位以上の前記出力プル・ダウン用の可制御スイッチング手段すべてと、その電位とその電位以下の前記出力プル・アップ用の可制御スイッチング手段すべてはオン駆動される。しかし、前述の通り少なくとも特定の可制御スイッチング手段が１方向性で、オン駆動時でも逆方向に対してオフである為に、その電位の『前記出力プル・アップ用の可制御スイッチング手段または前記出力プル・ダウン用の可制御スイッチング手段または両方』だけがオンとなるので、電源短絡は起きない。なお、その両方だけがオンのとき、その両方は双方向性プル手段として機能する。
【発明の効果】
【０００７】  本発明の多値記憶手段には『部品点数を少なくできて、全てノーマリィ・オフ型スイッチング手段で構成できるため構成手段の選択肢が増えて便利になり、電源投入時の電源短絡電流を少なくできて、その電源短絡電流による弊害を無くす又は小さくすることができる上に、従来の２値記憶手段などを使用できるため各電源電圧の大きさを大きくせずに済み、電位供給手段の数が多くならずに済み、その結果、電力損失の増加を回避でき、しかも、最高、最低の電位供給手段を除いた各電位供給手段に出力用の双方向性プル手段を構成できる』という効果が有る。
従って、その第２電位供給手段からその第（Ｎ−１）電位供給手段までのそれぞれに実質的に双方向性プル手段が構成されているので、外部データ線がその入出力手段（例：入出力端子等。）に接続されてその記憶データを読み出す時、たとえその外部データ線の電位が「その読み出す時の記憶内容」の電位より高かろうが低かろうが、その外部データ線はその記憶内容に応じてプル・アップされたり、又は、プル・ダウンされたりするので、『読出し不能も、読出し時の記憶内容の変化も、誤った記憶内容の読出しも無い上に、読出し時間が短い』という効果も本発明の多値記憶手段に有る。
【発明を実施するための最良の形態】
【０００８】  本発明をより詳細に説明する為に以下添付図面に従ってこれを説明する。尚、電源線Ｖ０の電位を電位ｖ０で表わし、電源線Ｖ１の電位を電位ｖ１で表わし、あとは同様に電源線Ｖ２から電源線Ｖ（ｎ−１）まで電位ｖ２〜電位ｖ（ｎ−１）で表わしている。また、電位ｖ０から電位ｖ（ｎ−１）まで順々に電位は高くなって行く。
【実施例１】
【０００９】  図１に示す実施例１は１０値の多値記憶手段で、前述したＮは１０で、電位ｖ０〜電位ｖ９それぞれが順々に前述した第１電位〜第Ｎ電位それぞれに相当し、電源線Ｖ０〜電源線Ｖ９それぞれが順々に前述した第１電位供給手段〜第Ｎ電位供給手段それぞれに相当し、入出力端子Ｔｉｏが前述した入出力手段に相当する。図１で符号ｃｔ１〜ｃｔ３に関して同じ符号を付した導線同士は導通状態にある。電源線Ｖ０〜電源線Ｖ９の各電源線間に９個の相補バイポーラ型２値メモリーが接続されている。全２値メモリーの入出力部を接続しても支障が無い様に、電源線Ｖ０・電源線Ｖ１間メモリーの出力プル・アップ用スイッチング手段に１方向性の可制御スイッチング手段（ＰＮＰとダイオードの直列回路）を使用し、電源線Ｖ１〜電源線Ｖ８の各間メモリーの出力プル・アップ用スイッチング手段と出力プル・ダウン用スイッチング手段に１方向性の可制御スイッチング手段（ＰＮＰとダイオードの直列回路およびダイオードとＮＰＮの直列回路）を使用し、電源線Ｖ８・電源線Ｖ９間メモリーの出力プル・ダウン用スイッチング手段に１方向性の可制御スイッチング手段（ダイオードとＮＰＮの直列回路）を使用している。結局、電源線Ｖ１〜電源線Ｖ８それぞれには「上述した１方向性の出力プル・アップ用スイッチング手段と出力プル・ダウン用スイッチング手段」のペアーが１対ずつ接続され、実質的に双方向性プル手段が１つずつ構成されている。この双方向性プル手段の事は他の実施例でも同様である。そして、図１の実施例を含め本発明の多値記憶手段をメモリー・セルとして使う時ワード選択方式を利用できる。【００１０】  各２値メモリーには入出力兼用タイプつまり「書込み信号を入力したり、読出し信号を出力したりする部分（＝入出力手段。例：入出力端子。）が共通のタイプ」を用いている。実施例１の使い方は、例えば電源線Ｖ０の電位を数値「０」、電源線Ｖ１の電位を数値「１」、………、電源線Ｖ９の電位を数値「９」に対応させて用い、そして、書込み時と読出し時に外部データ線を選択スイッチ等で入出力端子Ｔｉｏに接続する。書込み時は入出力端子Ｔｉｏの電位を「その書込み数値に対応する電位」にプル・アップ又はプル・ダウンさせる。尚、各電源電位を任意の符号もしくは意味、内容と対応させて使う使い方ももちろん構わない。例えば数値「０」〜「９」の代わりに数値「−２」〜「７」でも、文字「ａ」〜「ｊ」でも良い。また、図１で点線で示すダイオードは有っても無くても構わないことを示すが、万が一、入出力端子Ｔｉｏの電位が電源線Ｖ０の電位より低くなったり、電源線Ｖ９の電位より高くなったりした時の保護用ダイオードである。両ダイオードが有る場合、全２値メモリーの構成が全く同じになるので、ＩＣ化の際に都合が良くなる。同様に後述する他の実施例でもこれらの保護用ダイオード又はダイオード手段を接続しても構わない。さらに、上記保護用ダイオードを含め各ダイオードの存在によって各２値メモリー中の図１左側の各トランジスタはオフ駆動され難くなっているので、各オフ駆動を改善する為に各２値メモリー中の図１左側の各抵抗の代わりに「抵抗とダイオードの直列回路」を１つずつ用いることが可能である。この��は後述の図１０の実施例でも同様である。それから、オン駆動電圧極性が各バイポーラ・トランジスタと同じなら、それぞれの代わりにバイポーラ・モードのＳＩＴやＧＴＢＴ（接地した溝形電極を持つバイポーラ型ＦＥＴ）を１つずつ使用できる。
【実施例２】
【００１１】  図１の実施例において入出力端子Ｔｉｏを残して電源線Ｖ８・電源線Ｖ１間の「電源（図示せず。）すべてと回路構成部品すべて」を取り外し、電源線Ｖ８と電源線Ｖ１を直結して両電源線を共通化した３値の多値記憶手段の実施例が可能である。すなわち、それは電源線Ｖ９・電源線Ｖ８間２値メモリー、電源線Ｖ１・電源線Ｖ０間２値メモリー及び入出力端子Ｔｉｏを接続した３値記憶手段である。この事は後述する他の実施例においても同様で、その最高電位の２値メモリー、最低電位の２値メモリー及び入出力端子Ｔｉｏだけを残して同様に両２値メモリーを上下に直結した３値記憶手段が可能である。そして、図１の実施例において電源線Ｖ２・電源線Ｖ１間の「電源（図示せず。）と２値メモリー」を取り外し、電源線Ｖ２と電源線Ｖ１を直結して両電源線を共通化した９値の多値記憶手段の実施例が可能であり、さらに電源線Ｖ３・電源線Ｖ２間の「電源（図示せず。）と２値メモリー」を取り外し、電源線Ｖ１〜Ｖ３を直結して３電源線を共通化した８値の多値記憶手段の実施例が可能である。あとは同様に「電源と２値メモリーの取外しと電源線の共通化」を順々にして行くと７値〜４値の各多値記憶手段が可能になる。これらの事は後述する他の各実施例においても同様で、多値数（例えばＮ値のＮのこと。１０値なら１０。以後こう呼ぶ。）の違う実施例を構成できる。
【実施例３】
【００１２】  図２に示す実施例３はｎ（＝Ｎ≧３）値の多値記憶手段で、全ＭＯＳ・ＦＥＴはノーマリィ・オフ型つまりエンハンスメント・モードのＦＥＴである。電源線Ｖ０〜電源線Ｖ（ｎ−１）それぞれが順々に前述した第１電位供給手段〜第Ｎ電位供給手段それぞれに相当し、電源線Ｖ０〜電源線Ｖ（ｎ−１）の各間に２値ＣＭＯＳメモリーが１個ずつ接続されており、全部で（ｎ−１）個有る。電源線Ｖ１〜電源線Ｖ（ｎ−２）それぞれに接続された「Ｐチャネル型ＭＯＳ・ＦＥＴとダイオードの直列回路」と「ダイオードとＮチャネル型ＭＯＳ・ＦＥＴの直列回路」どちらも１方向性可制御スイッチング手段を構成し、上記（ｎ−１）個の２値Ｃ・ＭＯＳメモリーが連携してｎ値のメモリー動作、記憶動作を行う際に電源短絡が起きない様にダイオードＤＵ１〜ＤＵ（ｎ−２）及びＤＬ２〜ＤＬ（ｎ−１）が接続されている。ふつう電位ｖ０を数値『０』に、電位ｖ１を数値『１』に、同様に電位ｖ（ｎ−１）まで各数値に対応させ、電位ｖ（ｎ−１）を数値『ｎ−１』に対応させるが、勿論それ以外の使い方も可能である。【００１３】  具体的に動作を説明すれば、入出力端子Ｔｉｏが電位ｖ０を保持する時トランジスタＱＬ１〜ＱＬ（ｎ−１）はオンであるが、ダイオードＤＬ２〜ＤＬ（ｎ−１）がトランジスタＱＬ２〜ＱＬ（ｎ−１）とトランジスタＱＬ１の電源短絡を阻止する。また、入出力端子Ｔｉｏが電位ｖ（ｎ−１）を保持する時トランジスタＱＵ１〜ＱＵ（ｎ−１）はオンであるが、ダイオードＤＵ１〜ＤＵ（ｎ−２）がトランジスタＱＵ（ｎ−１）とトランジスタＱＵ１〜ＱＵ（ｎ−２）の電源短絡を阻止する。更に、入出力端子Ｔｉｏが電位ｖ１を保持する時トランジスタＱＵ１及びＱＬ２〜ＱＬ（ｎ−１）はオンであるが、ダイオードＤＬ３〜ＤＬ（ｎ−１）がトランジスタＱＬ３〜ＱＬ（ｎ−１）とトランジスタＱＬ２の電源短絡を阻止する。しかも、このとき「トランジスタＱＵ１とダイオードＤＵ１の直列回路」と「ダイオードＤＬ２とトランジスタＱＬ２の直列回路」の並列回路が実質的に双方向性プル手段つまり「プル・アップ又はプル・ダウンする手段」を構成する。あと同様に、入出力端子Ｔｉｏが電位ｖ２〜電位ｖ（ｎ−２）の各電位を保持する時に、同様な並列回路が実質的に双方向性プル手段を構成する。【００１４】  なお、本発明の多値記憶手段の書込みは入出力端子Ｔｉｏをプル・アップ又はプル・ダウンして所定の電位または電圧に保持して行い、その読出しは入出力端子Ｔｉｏの電位または電圧を検出して行う。また、オン駆動電圧極性が各ＭＯＳ・ＦＥＴと同じなら、それぞれの代わりにノーマリィ・オフの電圧駆動型スイッチング手段（例：ＩＧＢＴ等）を１つずつ使用できるし、オン駆動電圧極性が各１方向性可制御スイッチング手段と同じなら、それぞれの代わりに１方向性ＩＧＢＴ等を１つずつ使用できる。さらに、各ＰＭＯＳ・ＦＥＴのバックゲートはそのソース又は「そのソースより電位の高い電源線など」に接続される一方、各ＮＭＯＳ・ＦＥＴのバックゲートはそのソース又は「そのソースより電位の低い電源線など」に接続される。それから、トランジスタＱＰ１〜ＱＰ（ｎ−２）とトランジスタＱＮ２〜ＱＮ（ｎ−１）の各オフ駆動を完全にする為にこれらのオン・オフしきい値電圧は各ダイオードの順電圧分だけ大きくした方が良い。
【実施例４】
【００１５】  図３に示す実施例４は５値の多値記憶手段である。図３左側の各トランジスタのゲートをダイオードを介さずに図３右側の各トランジスタのドレインに直接接続している為、トランジスタＱＰ１〜ＱＰ（ｎ−２）とトランジスタＱＮ２〜ＱＮ（ｎ−１）の各ゲート・ソース間に印加される電圧の範囲が狭まるので、これらの電圧印加の負担が軽くなるという利点が有る。この利点は後述する図４〜８の実施例５〜９にも有る。
【実施例５】
【００１６】  図４に示す実施例５は「図３の実施例４において５値記憶から４値記憶に変更し、各ダイオードの代わりに『そのゲート、バックゲート及びソースを直結したＰ型またはＮ型ＭＯＳ・ＦＥＴのダイオード手段』を１つずつ用いた４値の多値記憶手段」である。なお、ダイオード手段として機能する各ＭＯＳ・ＦＥＴではその印加電圧方向によりそのドレインとソースの役割が互いに入れ換わり、しかも、そのオン・オフしきい値電圧がそのドレイン・バックゲート間ＰＮ接合の順電圧と同じ位か小さい場合、オン駆動時のチャネルと前記ＰＮ接合が並列動作する。もちろん前記ＰＮ接合だけが動作する場合の実施例も可能である。この事は後述する図５〜８の実施例６〜９でも同様である。
【実施例６】
【００１７】  図５に示す実施例６も「図３の実施例４において５値記憶から４値記憶に変更し、各ダイオードの代わりに『そのゲート、バックゲート及びソースを直結したＰ型またはＮ型ＭＯＳ・ＦＥＴのダイオード手段』を１つずつ用いた４値の多値記憶手段」である。
【実施例７】
【００１８】  図６に示す実施例７も４値の多値記憶手段である。実施例７でも上述通りダイオード手段のドレインとソースの役割が互いに入れ換わることができる場合、「トランジスタとそのダイオード手段の直列回路」の総オン電圧を少しでも小さくする為に、そのトランジスタのオン電圧がそのダイオード手段の等価順電圧の中に含まれる様にしている。具体的には、「ダイオード手段として機能するＭＯＳ・ＦＥＴ」のゲートを「ペアーとなるＭＯＳ・ＦＥＴ」を介して自分のバックゲートとソースに接続している。この場合、その「ペアーとなるＭＯＳ・ＦＥＴ」が外部からオン駆動されてオンになると、その「ダイオード手段として機能するＭＯＳ・ＦＥＴ」のゲートはバックゲートとソースに接続されて通常のドレインとソースの役割でオフ駆動されるので、その「トランジスタとダイオード手段の直列回路」は外部からオン駆動されている時でも逆方向に対してはオフを維持することができる。
【実施例８】
【００１９】  図７に示す実施例８は「図５の実施例６において図６の実施例７の様にトランジスタのオン電圧をダイオード手段の等価順電圧中に含ませた４値の多値記憶手段」である。
図７の実施例８には『図３〜図５の実施例４〜６が持つ問題点を解決できる』という効果が有る。その問題点を図３の実施例４で説明する。たとえばトランジスタＱＵ２、ＱＮ２がオンで、トランジスタＱＰ２、ＱＬ２がオフの時、書込みで入出力端子Ｔｉｏの電位を電源線Ｖ１の電位ｖ１に保持した場合、ダイオードＤＬ２の為にトランジスタＱＮ２を直接オフ駆動できない。結局トランジスタＱＰ２、ＱＬ２を介してトランジスタＱＮ２をオフ駆動することになるので、『スムーズに書き込めず、書込み時間が長くなってしまう』という問題点が有る。一方、図７の実施例８の場合、同様な書込みで入出力端子Ｔｉｏの電位を電源線Ｖ１の電位ｖ１に保持して、トランジスタＱＮ２をオフ駆動する時、トランジスタＱＮ２のゲート・ソース間静電容量に電荷が残っている限りトランジスタＱＱ２Ｐはオン駆動されるので、その電荷はトランジスタＱＱ２Ｐを通じて入出力端子Ｔｉｏから直接吸い出される。その結果、『図３の実施例４などに比べてスムーズに書き込め、書込み時間が短い』という効果が図７の実施例８に有る。
【実施例９】
【００２０】  図８に示す実施例９は「図６の実施例７と同様にトランジスタのオン電圧をダイオード手段の等価順電圧中に含ませた４値の多値記憶手段」であるが、そのトランジスタとダイオード手段の上下の接続が入れ換わっている。その接続の入れ換えの際ダイオード手段の方のＭＯＳ・ＦＥＴは「Ｐ型がＮ型」、「Ｎ型がＰ型」に変更されている。なお、そのトランジスタのオフ駆動時そのダイオード手段の方のＭＯＳ・ＦＥＴはオン駆動されるので、そのトランジスタのゲート・ソース間静電容量の放電は妨害されることは無い。そのダイオード手段が通常のダイオードや「図４、図５の実施例で使用しているダイオード手段」等なら、その放電は妨害されるので、記憶手段として機能しない。
【実施例１０】
【００２１】  図９に示す実施例１０は１２値の多値記憶手段で、前述したＮは１２である。実施例１０は図２の実施例３においてｎ＝１２として図２左側の各Ｐチャネル型ＭＯＳ・ＦＥＴの代わりに抵抗を１つずつ用いたものである。同様に、図２の実施例３において図２左側の各Ｎチャネル型ＭＯＳ・ＦＥＴの代わりに抵抗を１つずつ用いることもできる。また同様に図３〜図８の実施例４〜９のそれぞれにおいても「各図左側の各Ｐチャネル型ＭＯＳ・ＦＥＴの代わりに抵抗を１つずつ用いた実施例」や「各図左側の各Ｎチャネル型ＭＯＳ・ＦＥＴの代わりに抵抗を１つずつ用いた実施例」が可能である。
【実施例１１】
【００２２】  図１０に示す実施例１１は１０値の多値記憶手段で、前述したＮは１０である。図１の実施例１において図１左側の各ＮＰＮ型トランジスタの代わりに『各ベース抵抗に比べて抵抗値の小さい抵抗』を１つずつ用いる等したものである。同様に、図１の実施例１において図１左側の各ＰＮＰ型トランジスタの代わりに『各ベース抵抗に比べて抵抗値の小さい抵抗』を１つずつ用いる等することもできる。なお符号ｃｔ１′〜ｃｔ３′に関して同じ符号を付した導線同士は導通状態にある。【００２３】  最後に各実施例において各ダイオードの代わりに「そのコレクタとベースを直結したバイポーラ・トランジスタ」、「そのドレインとソースを直結した接合型ＦＥＴ」、「そのドレインとゲートを直結したバイポーラ・モードのＳＩＴ又はＧＴＢＴ」、「そのゲート、バック・ゲート及びソースを接続したノーマリィ・オフ型ＭＯＳ・ＦＥＴ」、「そのゲートとバック・ゲート、ソースとドレインをそれぞれ接続したノーマリィ・オフ型ＭＯＳ・ＦＥＴ」又は「そのドレイン・バックゲート間、そのソース・バックゲート間それぞれが導通しない様にそのバックゲート電位を保ち、そのドレインとゲートを接続したノーマリィ・オフ型ＭＯＳ・ＦＥＴ」を１つずつ使用できる。また、説明の便宜上、入出力端子（請求項１中の入出力手段に相当。）と呼んだが、実際には端子として存在せず、単なる導線や電極である場合が多い。これは例えばトランジスタのベース端子、ベース電極、ベース・リード線という呼び方がされるのと同様である。【００２４】  ところで、２値１桁（けた）２入力の場合、入力変数の組合せは２の２乗＝４組有り、その４組の各組において出力の仕方には数値「０」と「１」の２通り有るので、論理関数、論理処理の種類は２の４乗＝１６種類有る。１０進法では１０値１桁２入力で『１０の１００乗』種類、１０値１桁３入力で『１０の１，０００乗』種類、１０値２桁２入力で『１０の１万・乗』種類、１０値２桁３入力で『１０の１００万・乗』種類の多値論理関数、多値論理処理が有り、まさに『超・天文学的数字』である。実用的には『無限』と言っても良い位で、何でも有り、できない論理処理は無い（？？？）。一方、量子的コヒーレント性を保つことが非常に難しいと言われている『未来？の２進法の量子コンピューター』の場合『計算速度が速い』と言っても『１０の数十乗』倍である。『超・天文学的数字の論理処理の多様性』と『１０の数十乗・倍の計算速度』は互いに直接比較の対象にならないが、１０進法コンピューターの方が有利かもしれない。
【図面の簡単な説明】
【００２５】
2006228388.tif 000003
【図１】
2006228388.tif 000004
【図２】
2006228388.tif 000005
【図３】
2006228388.tif 000006
【図４】
2006228388.tif 000007
【図５】
2006228388.tif 000008
【図６】
2006228388.tif 000009
【図７】
2006228388.tif 000010
【図８】
2006228388.tif 000011
【図９】
2006228388.tif 000012
【図１０】
2006228388.tif 000013