(57)【要約】【課題】  電荷分布の影響から引き起こされる出力電圧の歪みの発生を防止するサンプルホールド回路を提供する。【解決手段】  サンプルホールド回路３００は、スイッチSW1とキャパシタCAP1と増幅器３１０とを有している。スイッチSW1の第一の端子は入力信号Vinを受け取り、サンプル期間ではこの入力信号VinをスイッチSW1の第二の端子に送る。キャパシタCAP1の第一の端子はスイッチSW1の第二の端子に接続され、キャパシタCAP1の第二の端子は電圧に接続され、入力信号Vinのサンプリング結果を蓄積する。増幅器３１０はスイッチSW1の第二の端子に接続されており、サンプル期間には機能せず、ホールド期間には前記サンプリング結果に基づいて出力信号を生成することができるようになっている。【選択図】  図３
2006252745.tif 000002
【特許請求の範囲】
【請求項１】
サンプルホールド回路であって、
入力信号を受け取る第一の端子と、第二の端子とを備え、サンプル期間中に前記入力信号を前記第二の端子に伝送する第一のスイッチと、
前記第一のスイッチの前記第二の端子に接続された第一の端子と第一の電圧に接続された第二の端子とを備え、前記入力信号のサンプリング結果を格納するための第一のキャパシタと、
前記第一のスイッチの前記第二の端子に接続され、前記サンプル期間中は機能せず、ホールド期間中に前記サンプリング結果に基づいて出力信号を出力する増幅器と、
を有するサンプルホールド回路。
【請求項２】
前記増幅器が、
前記第一のスイッチの前記第二の端子に接続された正入力端子と、
負入力端子と、
前記負入力端子と接続され、前記出力信号を出力する出力端子と、
前記正入力端子と前記負入力端子とに接続され、前記ホールド期間では前記正入力端子及び前記負入力端子の信号に基づき内部信号を出力し、前記サンプル期間では前記内部出力信号の出力を停止する入力ステージと、
前記内部信号に基づいて前記出力信号を前記出力端子に供給する出力ステージと、
を有する請求項１に記載のサンプルホールド回路。
【請求項３】
前記増幅器が、
前記第一のスイッチの前記第二の端子に接続された正入力端子と、
負入力端子と、
前記出力信号を出力する出力端子と、
前記正入力端子と前記負入力端子とに接続され、前記ホールド期間では前記正入力端子及び前記負入力端子の信号に基づき内部信号を出力し、前記サンプル期間では前記内部出力信号の出力を停止する入力ステージと、
前記内部信号に基づいて前記出力信号を前記出力端子に供給する出力ステージと、
前記負入力端子と接続された第一の端子と前記出力端子と接続された第二の端子とを備える第一の抵抗器と、
を有する請求項１に記載のサンプルホールド回路。
【請求項４】
前記増幅器が、前記負入力端子と接続された第一の端子と参照電圧に接続された第二の端子とを備える第二の抵抗器を更に備える請求項３に記載のサンプルホールド回路。
【請求項５】
前記入力ステージが、
前記ホールド期間中は電流を供給し、前記サンプル期間中は電流を供給しない第一の制御可能電流源と、
前記正入力端子に接続されたゲート端子と前記第一の制御可能電流源に接続された第一のソース／ドレインと前記出力ステージに接続された第二のソース／ドレインとを備える第一のトランジスタと、
前記負入力端子に接続されたゲート端子と前記第一の制御可能電流源に接続された第一のソース／ドレインと前記出力ステージに接続された第二のソース／ドレインとを備える第二のトランジスタと、
を有する請求項２乃至４のいずれか１項に記載のサンプルホールド回路。
【請求項６】
前記第一の制御可能電流源が、
第一の端子と第二の端子とを備え、該第一の端子が第二の電圧に接続されており、前記ホールド期間では該第二の電圧を該第二の端子に伝送し、前記サンプル期間では切断する第二のスイッチと、
第一の端子と第二の端子とを備え、該第一の端子が前記第二のスイッチの前記第二の端子と接続されており、該第二の端子が前記第一のトランジスタ及び前記第二のトランジスタの前記第一のソース／ドレインに接続された第一の電流源と、
を有する請求項５に記載のサンプルホールド回路。
【請求項７】
前記参照電圧が接地電圧又は電源電圧である請求項４に記載のサンプルホールド回路。
【請求項８】
前記第一の電圧及び前記第二の電圧が接地電圧である請求項６に記載のサンプルホールド回路。
【請求項９】
前記第一の電圧が接地電圧であり、前記第二の電圧が電源電圧である請求項６に記載のサンプルホールド回路。
【請求項１０】
前記入力ステージが、
ホールド期間中は電流を供給しサンプル期間中は電流を供給しない第二の制御可能電流源と、
ゲート端子と第一のソース／ドレインと第二のソース／ドレインとを備え、該ゲート端子が前記正入力端子に接続され、該第一のソース／ドレインが前記第二の制御可能電流源と接続され、該第二のソース／ドレインが前記出力ステージに接続された第三のトランジスタと、
ゲート端子と第一のソース／ドレインと第二のソース／ドレインとを備え、該ゲート端子が前記負入力端子に接続され、該第一のソース／ドレインが前記第二の制御可能電流源と接続され、該第二のソース／ドレインが前記出力ステージに接続された第四のトランジスタと、
を更に備える請求項５に記載のサンプルホールド回路。
【請求項１１】
前記第二の制御可能電流源が、
第一の端子と第二の端子とを備え、該第一の端子が第三の電圧に接続され、前記ホールド期間では該第二の端子に前記第三の電圧を伝送し、前記サンプル期間では切断する第三のスイッチと、
第一の端子と第二の端子とを備え、該第一の端子が前記第三の前記第二の端子に接続され、該第二の端子が前記第三のトランジスタ及び前記第四のトランジスタの前記第一のソース／ドレインに接続された第二の電流源と、
を有する請求項１０に記載のサンプルホールド回路。
【請求項１２】
前記第一の電圧及び前記第二の電圧は接地電圧であり、前記第三の電圧は電源電圧である請求項１１に記載のサンプルホールド回路。
【請求項１３】
前記第一の電圧及び前記第三の電圧は接地電圧であり、前記第二の電圧は電源電圧である請求項１１に記載のサンプルホールド回路。
【請求項１４】
サンプルホールド回路であって、
入力信号を受け取る第一の端子と、第二の端子とを備え、第一の期間中に前記入力信号を前記第二の端子に伝送する第一のスイッチと、
前記入力信号を受け取る第一の端子と、第二の端子とを備え、第二の期間中に前記入力信号を前記第二の端子に伝送する第四のスイッチと、
前記第一のスイッチの前記第二の端子に接続された第一の端子と、第一の電圧に接続された第二の端子とを備え、前記入力信号の第一のサンプリング結果を蓄積するための第一のキャパシタと、
前記第四のスイッチの前記第二の端子に接続された第一の端子と、第四の電圧に接続された第二の端子とを備え、前記入力信号の第二のサンプリング結果を蓄積するための第二のキャパシタと、
前記第一のスイッチの前記第二の端子と前記第四のスイッチの前記第二の端子とに接続され、前記第一の期間では前記第二のサンプリング結果に基づいて出力信号を出力し、前記第二の期間では前記第一のサンプリング結果に基づいて出力信号を出力する増幅器と、
を有するサンプルホールド回路。
【請求項１５】
前記増幅器が、
前記第一のスイッチの前記第二の端子に接続された第一の正入力端子と、
前記第四のスイッチの前記第二の端子に接続された第二の正入力端子と、
第一の負入力端子と、
第二の負入力端子と、
前記第一の負入力端子と前記第二の負入力端子とに接続され、前記出力信号を出力する出力端子と、
前記第一の正入力端子と前記第一の負入力端子とに接続され、前記第二の期間には前記第一の正入力端子及び前記第一の負入力端子の信号に基づき第一の内部信号を出力し、前記第一の期間には該第一の内部信号の出力を停止する第一の入力ステージと、
前記第二の正入力端子と前記第二の負入力端子とに接続され、前記第一の期間には前記第二の正入力端子及び前記第二の負入力端子の信号に基づき第二の内部信号を出力し、前記第二の期間には該第二の内部信号の出力を停止する第二の入力ステージと、
前記第一の内部信号及び前記第二の内部信号に基づいて前記出力端子に出力信号を供給する出力ステージと、
を有する請求項１４に記載のサンプルホールド回路。
【請求項１６】
前記増幅器が、
前記第一のスイッチの前記第二の端子に接続された第一の正入力端子と、
前記第四のスイッチの前記第二の端子に接続された第二の正入力端子と、
第一の負入力端子と、
第二の負入力端子と、
前記出力信号を出力する出力端子と、
第一の端子と第二の端子とを備え、該第一の端子が前記第一の負入力端子と前記第二の負入力端子とに接続され、該第二の端子が前記出力端子に接続された第一の抵抗器と、
前記第一の正入力端子と前記第一の負入力端子とに接続され、前記第二の期間には前記第一の正入力端子及び前記第一の負入力端子の信号に基づき第一の内部信号を出力し、前記第一の期間には該第一の内部信号の出力を停止する第一の入力ステージと、
前記第二の正入力端子と前記第二の負入力端子とに接続され、前記第一の期間には前記第二の正入力端子及び前記第二の負入力端子の信号に基づき第二の内部信号を出力し、前記第二の期間には該第二の内部信号の出力を停止する第二の入力ステージと、
前記第一の内部信号及び前記第二の内部信号に基づいて前記出力端子に前記出力信号を供給する出力ステージと、
を有する請求項１４に記載のサンプルホールド回路。
【請求項１７】
前記増幅器が第一の端子と第二の端子とを備える第二の抵抗器を更に備え、該第二の抵抗器の第一の端子が前記第一の負入力端子と前記第二の負入力端子とに接続され、前記第二の抵抗器の第二の端子が参照電圧に接続されている請求項１６に記載のサンプルホールド回路。
【請求項１８】
前記第一の入力ステージが、
前記第二の期間中は電流を供給し前記第一の期間中は電流を供給しない第一の制御可能電流源と、
前記第一の正入力端子に接続されたゲート端子と、前記第一の制御可能電流源に接続された第一のソース／ドレインと、前記出力ステージに接続された第二のソース／ドレインとを備える第一のトランジスタと、
前記第一の負入力端子に接続されたゲート端子と、前記第一の制御可能電流源に接続された第一のソース／ドレインと、前記出力ステージに接続された第二のソース／ドレインとを備える第二のトランジスタと、
を有する請求項１５乃至１７のいずれか１項に記載のサンプルホールド回路。
【請求項１９】
前記第一の制御可能電流源が、
第一の端子と第二の端子とを備え、該第一の端子は第二の電圧に接続されており、前記第二の期間では前記第二の電圧を前記第二の端子に伝送し、前記第一の期間では切断する第二のスイッチと、
前記第二のスイッチの前記第二の端子と接続された第一の端子と、前記第一のトランジスタ及び前記第二のトランジスタの第一のソース／ドレインに接続された第一の電流源と、
を有する請求項１８に記載のサンプルホールド回路。
【請求項２０】
前記第二の入力ステージが、
前記第一の期間中は電流を供給し、前記第二の期間中は電流を供給しない第二の制御可能電流源と、
前記第二の正入力端子に接続されたゲート端子と、前記第二の制御可能電流源に接続された第一のソース／ドレインと、前記出力ステージに接続された第二のソース／ドレインとを備える第五のトランジスタと、
前記第二の負入力端子に接続されたゲート端子と、前記第二の制御可能電流源に接続された第一のソース／ドレインと、前記出力ステージに接続された第二のソース／ドレインとを備える第六のトランジスタと、
を更に有する請求項１５乃至１７のいずれか１項に記載のサンプルホールド回路。
【請求項２１】
前記第二の制御可能電流源が、
第一の端子と第二の端子とを備え、該第一の端子が第五の電圧に接続され、前記第一の期間では該第五の電圧を該第二の端子に伝送し、前記第二の期間では切断する第五のスイッチと、
前記第五の電圧の前記第二の端子に接続された第一の端子と前記第五のトランジスタ及び前記第六のトランジスタの前記第一のソース／ドレインに接続された第二の端子とを備える第三の電流源と、
を有する請求項２０に記載のサンプルホールド回路。
【請求項２２】
前記参照電圧が接地電圧又は電源電圧である請求項１７に記載のサンプルホールド回路。
【請求項２３】
前記第一の電圧、前記第二の電圧、前記第四の電圧及び前記第五の電圧が、接地電圧である請求項１９又は２１に記載のサンプルホールド回路。
【請求項２４】
前記第一の電圧及び前記第四の電圧が接地電圧であり、前記第二の電圧及び前記第五の電圧が電源電圧である請求項１９又は２１に記載のサンプルホールド回路。
【請求項２５】
前記第一の入力ステージが、
前記第二の期間中は電流を供給し、前記第一の期間中は電流を供給しない第三の制御可能電流源と、
前記第一の正入力端子に接続されたゲート端子と前記第三の制御可能電流源に接続された第一のソース／ドレインと前記出力ステージに接続された第二のソース／ドレインとを備える第三のトランジスタと、
前記第一の負入力端子に接続されたゲート端子と前記第三の制御可能電流源に接続された第一のソース／ドレインと前記出力ステージに接続された第二のソース／ドレインとを備える第四のトランジスタと、
を更に有する請求項１５乃至１７のいずれか１項に記載のサンプルホールド回路。
【請求項２６】
前記第三の制御可能電流源が、
第一の端子と第二の端子とを備え、該第一の端子が第三の電圧に接続され、前記第二の期間では該第二の端子に前記第三の電圧を伝送し、前記第一の期間では切断する第三のスイッチと、
第一の端子と第二の端子とを備え、該第一の端子が前記第三の前記第二の端子に接続され、該第二の端子が前記第三のトランジスタ及び前記第四のトランジスタの前記第一のソース／ドレインに接続された第二の電流源と、
を有する請求項２５に記載のサンプルホールド回路。
【請求項２７】
前記第二の入力ステージが、
前記第一の期間中は電流を供給し、前記第二の期間中は電流を供給しない第四の制御可能電流源と、
前記第二の正入力端子に接続されたゲート端子と前記第四の制御可能電流源に接続された第一のソース／ドレインと前記出力ステージに接続された第二のソース／ドレインとを備える第七のトランジスタと、
前記第二の負入力端子に接続されたゲート端子と前記第四の制御可能電流源に接続された第一のソース／ドレインと前記出力ステージに接続された第二のソース／ドレインとを備える第八のトランジスタと、
を更に有する請求項１５乃至１７のいずれか１項に記載のサンプルホールド回路。
【請求項２８】
前記第四の制御可能電流源が、
第一の端子と第二の端子とを備え、該第一の端子が第六の電圧に接続され、前記第一の期間では該第二の端子に前記第六の電圧を伝送し、前記第二期間では切断する第六のスイッチと、
第一の端子と第二の端子とを備え、該第一の端子が前記第六のスイッチの前記第二の端子に接続され、該第二の端子が前記第七のトランジスタ及び前記第八のトランジスタの前記第一のソース／ドレインに接続された第四の電流源と、
を有する請求項２７に記載のサンプルホールド回路。
【請求項２９】
前記第一の電圧、前記第二の電圧、前記第四の電圧及び前記第五の電圧が接地電圧であり、前記第三の電圧及び前記第六の電圧が電源電圧である請求項２６又は２８に記載のサンプルホールド回路。
【請求項３０】
前記第一の電圧、前記第三の電圧、前記第四の電圧及び前記第六の電圧が接地電圧であり、前記第二の電圧及び前記第五の電圧が電源電圧である請求項２６又は２８に記載のサンプルホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に信号サンプルホールド回路に関し、特に、電荷分布の影響(charge distribution effect)により引き起こされるサンプル歪み(sample distortion)を防止するサンプルホールド回路に関する。
【背景技術】
【０００２】
情報をサンプリングし保持する従来の回路構造を図１に示した。ここでは、演算増幅器１０３が、例えば、入力ステージ１０４と出力１０５とを備えている。サンプル期間においては、スイッチ１０１は導通とされ且つスイッチ１０２は非導通とされ、同時に入力信号Vinはキャパシタ１０６に蓄積される。したがって、ノードN1の電圧はVinであり、キャパシタ１０６はC１の電荷量を蓄える。ホールド期間中は、スイッチ１０１は非導通とされ且つスイッチ１０２は導通とされ、ゆえに、電荷分布の影響により、キャパシタ１０６に蓄えられた電荷の一部がグラウンドとインプットステージ１０４の正入力端子のゲート電極との間のCp１で表される寄生キャパシタに流入する。これは、ノードN２における電圧がC１Vin/（C１＋Cｐ１）と等しいことを意味する。したがって、演算増幅器１０３の出力信号Voutの電圧レベルは、電荷分布の影響により、その前のサンプルの電圧レベルVinではなくC１Vin/（C１＋Cｐ１）となる。
【０００３】
従来の別のサンプルホールド回路として、複数のスイッチ２０１〜２０４、複数のサンプルキャパシタ２０５、２０６、及び演算増幅器２０７を備えるものを図２に示した。演算増幅器２０７は、例えば入力ステージ２０８及び出力ステージ２０９を備える。非重複クロックがスイッチ２０１〜２０４をオン及びオフにするために用いられる。第一の期間では、スイッチ２０１及び２０４が導通にされ、スイッチ２０２及び２０３が非導通とされ、この間に入力情報がキャパシタ２０５に蓄えられ、キャパシタ２０６に蓄えられた情報から出力電圧Voutが取得される。そして第二の期間では、スイッチ２０２及び２０３が導通にされ、スイッチ２０１及び２０４が非導通とされ、この間にキャパシタ２０５に蓄えられた情報から出力電圧Voutが取得され、次に、キャパシタ２０６に入力情報が蓄えられることになる。しかし、図２に示したようなサンプルホールド回路では、電荷分布の影響によるVoutの電圧レベルの歪みが生じるという欠点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように、本発明のひとつの目的は、電荷分布の影響から引き起こされる出力電圧の歪みの発生を防止するサンプルホールド回路を提供することである。
【０００５】
本発明の他の目的は、上述の目的を除き、更に、二つのチャネルを有するサンプルホールド回路を提供することである。
【課題を解決するための手段】
【０００６】
上記目的及びその他の目的を達成するため、本発明は、第一のスイッチと第一のキャパシタと増幅器とを備えるサンプルホールド回路を提供する。前記第一のスイッチの第一の端子は入力信号を受け取り、サンプル期間において前記入力信号をその第二の端子に送る。前記入力信号のサンプリング結果を格納するため、前記第一のキャパシタの第一の端子は前記第一のスイッチの前記第二の端子に接続され、前記第一のキャパシタの第二の端子は第一の電圧に接続されている。そして、前記増幅器は、前記第一のスイッチの前記第二の端子に接続され、サンプル期間においては動作せず、且つ、ホールド期間においては前記サンプリング結果に基づいて出力信号を生成することができるように構成されている。
【０００７】
本発明の好ましい実施形態に係るサンプルホールド回路によれば、上述の増幅器は正入力端子、負入力端子、出力端子、入力ステージ、及び出力ステージを有している。前記正入力端子は、前記第一のスイッチの前記第二の端子に接続されている。前記出力端子は、前記出力信号を出力するため前記負入力端子に接続されている。前記入力ステージは、前記正入力端子と前記負入力端子とに接続され、ホールド期間において該正入力端子及び前記負入力端子の信号に基づき内部信号を出力し、サンプル期間においては該内部信号の出力を停止する。前記出力ステージは、前記内部信号に基づき前記出力信号を前記出力端子に供給する。
【０００８】
本発明の好ましい実施形態に係るサンプルホールド回路によれば、上述の入力ステージは第一の制御可能電流源と第一のトランジスタと第二のトランジスタとを有する。このサンプルホールド回路では、前記第一の制御可能電流源が、ホールド期間の間は電流を供給し、サンプル期間の間は電流を供給しない。前記第一のトランジスタのゲート端子は前記正入力端子に接続され、前記第一のトランジスタの第一のソース／ドレインは前記第一の制御可能電流源に接続され、前記第一のトランジスタの第二のソース／ドレインは前記出力ステージに接続されている。ここで、第一のトランジスタの「第一のソース／ドレイン」、「第二のソース／ドレイン」とは、以下のことを意味する。すなわち、第一のトランジスタがソースとドレインとを備え、このソース又はドレインの一方を「第一のソース／ドレイン」としたとき、該ソース又はドレインの他方を「第二のソース／ドレイン」という。前記第二のトランジスタのゲート端子は前記負入力端子に接続され、前記第二のトランジスタの第一のソース／ドレインは前記第一の制御可能電流源に接続され、前記第二のトランジスタの第二のソース／ドレインは前記出力ステージに接続されている。ここで、第二のトランジスタの「第一のソース／ドレイン」及び「第二のソース／ドレイン」とは、以下のことを意味する。すなわち、第二のトランジスタがソースとドレインとを備え、このソース又はドレインの一方を「第一のソース／ドレイン」としたとき、該ソース又はドレインの他方を「第二のソース／ドレイン」という。本発明の好ましい実施形態に係るサンプルホールド回路によれば、上述の第一の電圧は接地電圧である。
【０００９】
本発明の好ましい実施形態に係るサンプルホールド回路によれば、上述の入力ステージは第二の制御可能電流源と第三のトランジスタと第四のトランジスタとを更に備える。前記第二の制御可能電流源は、ホールド期間中は電流を供給するがサンプル期間中は電流を供給しない。前記第三のトランジスタのゲート端子は前記正入力端子に接続され、前記第三のトランジスタの第一のソース／ドレインは前記第二の制御可能電流源に接続され、前記第三のトランジスタの第二のソース／ドレインは前記出力ステージに接続される。なお、第三のトランジスタの「第一のソース／ドレイン」及び「第二のソース／ドレイン」とは、以下のことを意味する。すなわち、第三のトランジスタがソースとドレインとを備え、このソース又はドレインの一方を「第一のソース／ドレイン」としたとき、該ソース又はドレインの他方を「第二のソース／ドレイン」という。前記第四のトランジスタのゲート端子は前記負入力端子に接続され、前記第四のトランジスタの第一のソース／ドレインは前記第二の制御可能電流源に接続され、前記第四のトランジスタの第二のソース／ドレインは前記出力ステージに接続される。第四のトランジスタの「第一のソース／ドレイン」及び「第二のソース／ドレイン」とは、以下のことを意味する。すなわち、第四のトランジスタがソースとドレインとを備え、このソース又はドレインの一方を「第一のソース／ドレイン」としたとき、該ソース又はドレインの他方を「第二のソース／ドレイン」という。この他の「第一のソース／ドレイン」及び「第二のソース／ドレイン」の用語の意義も同様である。
【００１０】
他の特徴として、本発明は、第一のスイッチと第四のスイッチと第一のキャパシタと第二のキャパシタと増幅器を有するサンプルホールド回路を提供する。前記第一のスイッチの第一の端子は入力信号を受け取り、第一の期間において、該入力信号を該第一のスイッチの第二の端子に送る。前記第四のスイッチの第一の端子は入力信号を受け取り、第二の期間において、該入力信号を該第四のスイッチの第二の端子に送る。前記入力信号の第一のサンプリング結果を保持するため、前記第一のキャパシタの第一の端子は前記第一のスイッチの前記第二の端子に接続されており、前記第一のキャパシタの第二の端子は第一の電圧に接続されている。前記入力信号の第二のサンプリング結果を保持するため、前記第二のキャパシタの第一の端子は前記第四のスイッチの前記第二の端部に接続されており、前記第二のキャパシタの第二の端子は第四の電圧に接続されている。前記第一の期間において前記第二のサンプリング結果に基づき出力信号を出力すると共に前記第二の期間において前記第一のサンプリング結果に基づき前記出力信号を出力するため、前記増幅器は前記第一のスイッチの前記第二の端子と前記第四のスイッチの前記第二の端子とに接続されている。
【発明の効果】
【００１１】
本発明では、前記増幅器の入力ステージが前記スイッチを介さずに前記サンプリングキャパシタと接続されるので、更なるスイッチが前記増幅器に配設される。本発明は、電荷分布の影響に起因する出力歪みを低減又は除去することができる。
【００１２】
上述の記載は、従来技術の短所及び本発明の長所の簡潔な記載である。本発明の他の特徴、長所、及び実施の形態は、本技術の当業者に対し、以下の発明の詳細な説明、添付図面、添付の特許請求の範囲によって明らかにされる。
【発明を実施するための最良の形態】
【００１３】
図３は、電荷分布の影響に起因する出力歪みを防ぐことができる本発明の実施形態に係るサンプルホールド回路の概要を示す図である。図３に示したように、このサンプルホールド回路３００は、第一のスイッチSW1と第一のキャパシタCAP1と増幅器３１０とを有している。スイッチSW1の第一の端子は、サンプリングされた入力信号Vinを受け取る。スイッチSW1は、サンプル期間では入力信号Vinを前記第一の端子からその第二の端子まで送り、ホールド期間では前記第一の端子と前記第二の端子との間の電流路を導通させない。入力信号Vinのサンプリング結果を格納するため、キャパシタCAP1の第一の端子はスイッチSW1の前記第二の端子に接続され、キャパシタCAP1の第二の端子は第一の電圧（本実施形態では接地電圧GNDである）に接続されている。増幅器３１０の正入力端子はスイッチSW1の前記第二の端子に接続されており、増幅器３１０の出力端子は負入力端子に接続されている。このような増幅器３１０は、前記サンプル期間では機能せず、前記ホールド期間ではサンプリング結果に基づいて出力信号Voutを生成することができる。
【００１４】
本発明のこの実施形態では、ユニティゲインバッファのように増幅器３１０の出力は直接に負入力端子にフィードバックされるが、本技術における当業者が理解できるように、本発明は他の構成の増幅器にまで同様に拡張することができる。例えば、前記出力端子から前記負入力端子までのフィードバック路に抵抗器を配置させ、前記負入力端子を該抵抗器を介して接地に接続させることができる。上述の増幅器３１０の内部部分は、例えば出力ステージ３３０と入力ステージ３２０とを有している。入力ステージ３２０は、増幅器３１０の前記正入力端子及び前記負入力端子の信号に基づき内部信号を出力する。前記出力ステージは、前記内部信号に基づいて出力信号Voutを増幅器３１０の前記出力端子に供給する。
【００１５】
サンプル期間においては、スイッチSW1が導通とされて入力ステージ３２０は内部信号の出力を停止し、このとき入力信号VinはキャパシタCAP1と入力ステージ３２０の前記正入力端子のゲートと接地との間の寄生キャパシタCP１とに同時に蓄えられる。したがって、ノードN１の電圧はVinである。また、ホールド期間においては、スイッチSW1は閉にされ、入力ステージ３２０は前記正入力端子及び前記負入力端子の信号に基づき内部信号を出力ステージ３３０に出力する。したがって、出力ステージ３３０は出力信号Voutを出力する。図１に示されたような従来のサンプルホールド回路と比較すると、本発明のこの実施形態ではサンプルキャパシタCAP1及び寄生キャパシタCP１の電圧レベルは完全に等しい。したがって、電荷分布は発生せず、出力電圧は変動されず保持される。
【００１６】
上述の入力ステージ３２０は、図３Aに基づいて実行することができる。図３Aは、本発明の実施形態に係る増幅回路の概要を示す図である。説明の便宜のため、増幅器３１０及び入力ステージ３２０の部分的な構成要素は図３Aに示されていない。入力ステージ３２０は、制御可能電流源と第一のトランジスタT１と第二のトランジスタT２とを有している。制御可能電流源は、例えば第二のスイッチSW2及び第一の電流源CS1を備えている。ここで、第一のトランジスタT１及び第二のトランジスタT２は、例えばNMOSトランジスタにより実行される。第二のスイッチSW2の第一の端子は第二の電圧（例として、ここでは接地電圧GNDである）に接続されており、ホールド期間では第二のスイッチSW2の第２の端子に接地電圧GNDを伝達させ、サンプル期間には切断する（「切断する」とはスイッチが「スイッチオフの状態となる」ことを意味する）。電流源CS１の第一の端子はスイッチSW2の前記第二の端子に接続されている。トランジスタT１のゲート端子は増幅器３１０の前記正入力端子に接続されている。トランジスタT１のソースは電流源CS1の第二の端子に接続されている。トランジスタT１のドレインは出力ステージ３３０に接続されている。トランジスタT２のゲート端子は増幅器３１０の前記負入力端子に接続されている。トランジスタT２のソースは電流源CS1の前記第二の端子に接続され、トランジスタT２のドレインは出力ステージ３３０に接続されている。
【００１７】
入力ステージ３２０の別の実施形態が次の通り示される。図３Bは、本発明の実施形態に係る増幅回路の概要を示す図である。説明の便宜のため、増幅器３１０及び入力ステージ３２０の部分的な構成要素は図３Bに示されていない。入力ステージ３２０は、制御可能電流源と第一のトランジスタT１と第二のトランジスタT２とを有している。前記制御可能電流源は、例えば第二のスイッチSW2及び第一の電流源CS1を備えている。ここで、第一のトランジスタT１及び第二のトランジスタT２は、例えばPMOSトランジスタにより実行される。第二のスイッチSW2の第一の端子は第二の電圧（例として、ここでは電源電圧VCCである）に接続されており、ホールド期間では第二のスイッチSW2の第２の端子に電源電圧VCCを伝達させ、サンプル期間には切断する。電流源CS１の第一の端子はスイッチSW2の前記第二の端子に接続されている。トランジスタT１のゲート端子は増幅器３１０の前記正入力端子に接続されている。トランジスタT２のゲート端子は増幅器３１０の前記負入力端子に接続されている。トランジスタT１及びトランジスタT２のソースは電流源CS1の第二の端子に接続されている。トランジスタT１及びトランジスタT２のドレインは出力ステージ３３０に接続されている。
【００１８】
レールツーレールの要件に関するものとして、入力ステージ３２０の別の実施形態が次の通り示される。図３Cは、本発明の実施形態に係るレールツーレール増幅回路の概要を示す図である。説明の便宜のため、増幅器３１０及び入力ステージ３２０の部分的な構成要素は図３Cに示されていない。入力ステージ３２０は、第一の制御可能電流源と第二の制御可能電流源と第一のトランジスタT１と第二のトランジスタT２と第三のトランジスタT３と第四のトランジスタT４とを有している。前記第一の制御可能電流源は、例えば第二のスイッチSW2及び第一の電流源CS1を備えている。前記第二の制御可能電流源は、例えば第三のスイッチSW３及び第二の電流源CS２を備えている。ここで、第一のトランジスタT１及び第二のトランジスタT２は例えばNMOSトランジスタにより実行される一方、第三のトランジスタT３及び第四のトランジスタT４は例えばPMOSトランジスタにより実行される。第二のスイッチSW2の第一の端子は第二の電圧（例として、ここでは接地電圧GNDである）に接続されており、ホールド期間では第二のスイッチSW2の第２の端子に電源電圧VCCを伝達させ、サンプル期間には切断する。電流源CS１の第一の端子はスイッチSW2の前記第二の端子に接続されている。電流源CS1の第二の端子はトランジスタT１及びトランジスタT２のソースに接続されている。トランジスタT１及びトランジスタT３のゲート端子は増幅器３１０の前記正入力端子に接続されている。トランジスタT２及びトランジスタT４のゲート端子は増幅器３１０の前記負入力端子に接続されている。全てのトランジスタT1、T２、T３及びT４のドレインは出力ステージ３３０に接続されている。スイッチSW３の第一の端子は第三の電圧（例として、ここでは電源電圧VCCである）に接続されており、ホールド期間ではスイッチSW３の第２の端子に電源電圧VCCを伝達させ、サンプル期間には切断する。電流源CS２の第一の端子はスイッチSW３の前記第二の端子に接続され、電流源CS２の第二の端子はトランジスタT３及びトランジスタT４のソースに接続されている。
【００１９】
２チャネルサンプリングの要件を満たすため、次のような本発明の別の実施形態を提供する。図４に示すように、サンプルホールド回路４００は、第一のスイッチSW１と第四のスイッチSW４と第一のキャパシタC１と第二のキャパシタC２と増幅器４１０とを有している。増幅器４１０の内部部分は、例えば出力ステージ４４０と第一の入力ステージ４２０と第二の入力ステージ４３０とを有している。入力ステージ４２０及び４３０は別々に内部信号を出力する。入力ステージ４２０は増幅器４１０の第一の正入力端子PI１及び第一の負入力端子NI1の信号に基づき内部信号を出力し、入力ステージ４３０は第二の正入力端子PI２及び第二の負入力端子NI２の信号に基づき内部信号を出力する。出力ステージ４４０は、前記内部信号に基づき増幅器４１０の前記出力端子に出力信号Voutを供給する。スイッチSW１及びスイッチSW４の前記第一の端子は両方とも、入力信号Vinを受け取る。キャパシタC１の第一の端子はスイッチSW１の前記第二の端子と接続され、キャパシタC１の第二の端子は第一の電圧（例として、ここでは接地電圧GNDである）と接続され、入力信号Vinの第一のサンプリング結果を蓄える。キャパシタC２の第一の端子はスイッチSW４の前記第二の端子と接続され、キャパシタC２の第二の端子は第四の電圧（例として、ここでは接地電圧GNDである）と接続され、入力信号Vinの第二のサンプリング結果を蓄える。増幅器４１０は、スイッチSW１及びスイッチSW４の第二の端子に接続されている。第一の期間において、スイッチSW１はその第二の端子に入力信号Vinを送り、キャパシタC１と入力ステージ４２０の正入力端子PI１のゲートと接地との間の寄生キャパシタCp１とをチャージする。このとき、スイッチSW４は非導通となっている一方で、増幅器４１０は、キャパシタC２及び正入力端子PI２のゲートと接地との間の寄生キャパシタCp２の第二のサンプリング結果に基づいて出力信号Voutを出力する。更に第二の期間では、スイッチSW４はその第二の端子に入力信号Vinを送り、キャパシタC２と寄生キャパシタCp２とをチャージする。このとき、スイッチSW１は非導通となっている一方で、増幅器４１０はキャパシタC１及び寄生キャパシタCp１の第一のサンプリング結果に基づいて出力信号Voutを出力する。
【００２０】
本発明のこの実施形態では、増幅器４１０の出力はユニティゲインバッファのように負入力端子に直接フィードバックされるが、本技術分野の当業者であれば、本発明の範囲又は思想に基づいて種々の変更、代替の構造、他の増幅器の構成と均等なものを作りあげることができる。例えば、前記出力端子から前記負入力端子へのフィードバック路に抵抗器を配置し、更にこの抵抗器を介して前記負入力端子を接地に接続してもよい。
【００２１】
図４Aは、本発明の実施形態に係る増幅回路４１０の概要を示す図である。説明の便宜のため、増幅器４１０、第一の入力ステージ４２０及び第二の入力ステージ４３０の部分的な構成要素は図４Aに示されていない。上述の第一の入力ステージ４２０は、例えば第一の制御可能電流源と第一のトランジスタT１と第二のトランジスタT２とを有している。前記第一の制御可能電流源は、例えば第二のスイッチSW2及び第一の電流源CS1を備えている。ここで、第一のトランジスタT１及び第二のトランジスタT２は、例えばNMOSトランジスタである。第二のスイッチSW2の第一の端子は第二の電圧（例として、ここでは接地電圧GNDである）に接続されており、第二の期間では第二のスイッチSW2の第２の端子に接地電圧GNDを伝達させ、第一の期間では切断されている。したがって、第二の期間には第一の入力ステージ４２０は前記内部信号を出力ステージ４４０に出力し、第一の期間では該内部信号を出力することを停止する。電流源CS1の第一の端子は、スイッチSW2の前記第二の端子に接続されている。トランジスタT１のゲート端子は、増幅回路４１０の第一の正入力端子PI１に接続されている。トランジスタT２のゲートは、増幅回路４１０の第一の負入力端子NI1に接続されている。トランジスタT１及びT２のソースは電流源CS1の前記第二の端子に接続されており、トランジスタT１及びT２のドレインは出力ステージ４４０に接続されている。
【００２２】
上述の第二の入力ステージ４３０は、例えば第二の制御可能電流源と第五のトランジスタT５と第六のトランジスタT６とを備えている。前記第二の制御可能電流源は、例えば第五のスイッチSW５と第三の電流源CS３とを有している。ここでトランジスタT５及びトランジスタT６は例えばNMOSトランジスタである。スイッチSW５の第一の端子は第五の電圧（例として、ここでは接地電圧GNDである）に接続されており、第一の期間においてスイッチSW５の第二の端子に接地電圧GNDを伝達し、第二の期間において切断する。したがって、第二の入力ステージ４３０は、第一の期間では前記内部信号を出力ステージ４４０に出力し、第二の期間では前記内部信号の出力を停止する。電流源CS３の第一の端子はスイッチSW５の前記第二の端子に接続されている。トランジスタT５のゲート端子は、増幅回路４１０の第二の正入力端子PI２に接続されている。トランジスタT６のゲート端子は、増幅回路４１０の第二の負入力端子NI２に接続されている。トランジスタT５及びT６のソースは電流源CS３の第二の端子に接続されており、トランジスタT５及びT６のドレインは出力ステージ４４０に接続されている。
【００２３】
図４Bは、本発明の別の実施形態に係る増幅回路の概要を示す図である。説明の便宜のため、増幅器４１０、第一の入力ステージ４２０及び第二の入力ステージ４３０の部分的な構成要素は図４Bに示されていない。上述の第一の入力ステージ４２０は、例えば第一の制御可能電流源と第一のトランジスタT１と第二のトランジスタT２とを有している。前記第一の制御可能電流源は、例えば第二のスイッチSW2及び第一の電流源CS1を備えている。第二のスイッチSW2の第一の端子は第二の電圧（例として、ここでは電源電圧VCCである）に接続されており、第二の期間ではスイッチSW2の第２の端子に電源電圧VCCを伝達させ、第一の期間では切断する。したがって、第二の期間には第一の入力ステージ４２０は前記内部信号を出力ステージ４４０に出力し、第一の期間では該内部信号の出力を停止する。電流源CS1の第一の端子は、スイッチSW2の前記第二の端子に接続されている。トランジスタT１のゲート端子は、増幅回路４１０の第一の正入力端子PI１に接続されている。トランジスタT２のゲートは、増幅回路４１０の第一の負入力端子NI1に接続されている。トランジスタT１及びT２のソースは電流源CS1の前記第二の端子に接続されており、トランジスタT１及びT２のドレインは出力ステージ４４０に接続されている。ここでのトランジスタT１及びT２は、例えばPMOSトランジスタである。
【００２４】
上述の第二の入力ステージ４３０は、例えば第二の制御可能電流源と第五のトランジスタT５と第六のトランジスタT６とを備えている。前記第二の制御可能電流源は、例えば第五のスイッチSW５と第三の電流源CS３とを有している。スイッチSW５の第一の端子は第五の電圧（例として、ここでは電源電圧VCCである）に接続されており、第一の期間においてスイッチSW５の第二の端子に電源電圧VCCを伝達し、第二の期間においては切断する。したがって、第二の入力ステージ４３０は、第一の期間では前記内部信号を出力ステージ４４０に出力し、第二の期間では前記内部信号の出力を停止する。電流源CS３の第一の端子はスイッチSW５の前記第二の端子に接続されている。トランジスタT５のゲート端子は、増幅回路４１０の第二の正入力端子PI２に接続されている。トランジスタT６のゲート端子は、増幅回路４１０の第二の負入力端子NI２に接続されている。トランジスタT５及びT６のソースは電流源CS３の第二の端子に接続されており、トランジスタT５及びT６のドレインは出力ステージ４４０に接続されている。ここでトランジスタT５及びトランジスタT６は例えばPMOSトランジスタである。
【００２５】
図４Cに示すように、増幅器４１０をレールツーレール増幅器として設計できることは当然である。説明の便宜のため、増幅器４１０、第一の入力ステージ４２０及び第二の入力ステージ４３０の部分的な構成要素は図４Cに示されていない。上述の第一の入力ステージ４２０は、例えば第一の制御可能電流源と第三の制御可能電流源と第一のトランジスタT１と第二のトランジスタT２と第三のトランジスタT３と第四のトランジスタT４とを有している。前記第一の制御可能電流源は、例えば第二のスイッチSW2及び第一の電流源CS1を備えている。前記第三の制御可能電流源は、例えば第三のスイッチSW３及び第二の電流源CS２を備えている。第二の入力ステージ４３０は、例えば第二の制御可能電流源と第四の制御可能電流源と第五のトランジスタT５と第六のトランジスタT６と第七のトランジスタT７と第八のトランジスタT８とを有している。前記第二の制御可能電流源は、例えば第五のスイッチSW５及び第三の電流源CS３を備えている。前記第四の制御可能電流源は、例えば第六のスイッチSW６及び第四の電流源CS４を備えている。ここで、トランジスタT１、T２、T５及びT６は例えばNMOSトランジスタである一方、トランジスタT３、T４、T７及びT８は例えばPMOSトランジスタとなっている。スイッチSW2の第一の端子は第二の電圧（例として、ここでは接地電圧GNDである）に接続されている。スイッチSW３の第一の端子は第三の電圧（例として、ここでは電源電圧VCCである）に接続されている。スイッチSW５の第一の端子は第五の電圧（例として、ここでは接地電圧GNDである）に接続されている。スイッチSW６の第一の端子は第六の電圧（例として、ここでは電源電圧VCCである）に接続されている。第一の期間ではスイッチSW２及びSW３が非導通であるのに対し、スイッチSW５及びSW６はそれぞれ接地電圧GND及び電源電圧VCCを電流源CS３及びCS４と導通させる。更に、第二の期間ではスイッチSW２及びSW３はそれぞれ接地電圧GND及び電源電圧VCCを電流源CS１及びCS２と導通させるのに対し、スイッチSW５及びSW６は非導通となる。したがって、第一の期間において第二の入力ステージ４３０は前記内部信号を出力ステージ４４０に出力し（このときは第一の入力ステージ４２０が前記入力信号の出力を停止している）、更に、第二の期間において第一の入力ステージ４２０は前記内部信号を出力ステージ４４０に出力する（このときは第二の入力ステージ４３０が前記入力信号の出力を停止している）。
【００２６】
本発明の前記実施形態に係る上述のスイッチは、図５Aに基づいて実行することができる。図５Aは、本発明の実施形態に係るスイッチの概要を示す図である。このスイッチは、直列に接続されたスイッチトランジスタ５１１とダミースイッチトランジスタ５１２とダミースイッチトランジスタ５１３とを備えている。ここで、トランジスタ５１１、５１２及び５１３はNMOSトランジスタである。トランジスタ５１１、５１２及び５１３はそれぞれ制御クロックCLK及び反転位相制御クロックCLKBにより制御される。制御クロックCLKが高い電圧レベルにあるとき（これは反転位相制御クロックCLKBが低い電圧レベルにあることを意味する）、Nチャネルを形成するよう大量の電子がトランジスタ５１１のソースとドレインとの間に蓄積され、これによりノードAとノードBとの間に伝達路が形成される。制御クロックCLKの状態が高い電圧レベルから低い電圧レベルに変化したときは、ノードAとノードBとの間は非導通となる。トランジスタ５１１のソースとドレインとの間に蓄積された大量の電子は、トランジスタ５１１のチャネル領域からドレイン及びソース接合部に流れ出し、電荷注入エラーを発生させる。したがって、スイッチトランジスタ５１１の両サイドにダミースイッチトランジスタ５１２及び５１３を配置することは必要なことである。高い電圧レベルに変化されている反転位相制御クロックCLKBによって、トランジスタ５１２及び５１３にNチャネルがそれぞれ形成され、トランジスタ５１１からの電子が引き寄せられる。当然、回路面積を低減するためにダミースイッチトランジスタの一方を使用しないことが可能であり、二つのダミースイッチトランジスタ全てを取り除くこともできる。
【００２７】
もちろん、前記スイッチの実行についてはNMOSトランジスタに限定されるものではない。図５Bは、PMOSトランジスタにより構成されたスイッチである。図５Bに示されたスイッチは、直列に接続されたスイッチトランジスタ５２１とダミースイッチトランジスタ５２２とダミースイッチトランジスタ５２３とを有している。トランジスタ５２１、５２２及び５２３はそれぞれ制御クロックCLK及び反転位相制御クロックCLKBにより制御される。反転位相制御クロックCLKBが低い電圧レベルにあるとき（これは制御クロックCLKが高い電圧レベルにあることを意味する）、大量の正孔がトランジスタ５２１のソースとドレインとの間に蓄積されてPチャネルを形成し、これによりノードAとノードBとの間に伝達路が形成される。反転位相制御クロックCLKBの状態が低い電圧レベルから高い電圧レベルに変化したときは、トランジスタ５２１のソースとドレインとの間に蓄積された大量の正孔は、トランジスタ５２１のチャネル領域からドレイン及びソース接合部に流れ出し、電荷注入エラーを発生させる。したがって、スイッチトランジスタ５２１の両サイドにダミースイッチトランジスタ５２２及び５２３を配置することは必要なことである。低い電圧レベルに変化されている制御クロックCLKによって、トランジスタ５２２及び５２３にPチャネルがそれぞれ形成され、トランジスタ５２１からの正孔が引き寄せられる。当然、図５Bにおいて、ダミースイッチトランジスタの一方を取り除くことが可能であり、二つのダミースイッチトランジスタを共に取り除くこともできる。
【００２８】
前記スイッチとしてトランジスタを利用する他にも、前記スイッチとしてトランスミッションゲートを利用することができる。図５Cは、トランスミッションゲートをスイッチとして利用した本発明の実施形態を示す概略図である。図５Cに示したスイッチは、直列に接続されたトランスミッションゲート５３１とダミートランスミッションゲート５３２とダミートランスミッションゲート５３３とを備えている。トランスミッションゲート５３１、５３２及び５３３はそれぞれ制御クロックCLK及び反転位相制御クロックCLKBにより制御される。制御クロックCLKが高い電圧レベルにあるとき（これは反転位相制御クロックCLKBが低い電圧レベルにあることを意味する）、トランスミッションゲート５３１は大量の電荷を蓄積しこれにより接続され、この結果ノードAとノードBとの間に伝達路が形成される。制御クロックCLKの状態が高い電圧レベルから低い電圧レベルに変化したときは（これは反転位相制御クロックCLKBが低い電圧レベルから高い電圧レベルに変化したことを意味する）、その前にトランスミッションゲート５３１に蓄積された大量の電荷は、トランジスタ５３１のチャネル領域からドレイン及びソース接合部に流れ出し、電荷注入エラーを発生させる。したがって、トランスミッションゲート５３１の両サイドにダミートランスミッションゲート５３２及び５３３を配置することが必要となる。低い電圧レベルに変化されている制御クロックCLK及び高い電圧レベルに変化されている反転位相制御クロックCLKBによって、ダミートランスミッションゲート５３２及び５３３はそれぞれトランスミッションゲート５３１からくる電荷を引き付ける。当然、図５Cにおいて、ダミートランスミッションゲートの一方を使用しないことが可能であり、二つのダミートランスミッションゲート両方を取り除くこともできる。
【００２９】
図６は、本発明の別の実施形態に係る別のサンプルホールド回路の概要を示す図である。サンプルホールド回路６００は図３に示されたサンプルホールド回路３００と同様であるが、サンプルホールド回路６００の増幅器６１０の出力が抵抗器R１を介して負入力端子にフィードバックされる構成が相違している。
【００３０】
図７は、本発明の別の実施形態に係る別のサンプルホールド回路の概要を示す図である。サンプルホールド回路７００は図６に示されたサンプルホールド回路６００と同様であるが、サンプルホールド回路７００の増幅器７１０が負入力端子に抵抗器R２を介して更に参照電圧（例としてここでは接地電圧GNDである）を接続させている構成が相違している。
【００３１】
図８は、本発明の別の実施形態に係る別のサンプルホールド回路の概要を示す図である。サンプルホールド回路８００は図４に示されたサンプルホールド回路４００と同様であるが、サンプルホールド回路８００の増幅器８１０の出力が抵抗器R１を介して第一の負入力端子NI１と第二の負入力端子NI２とにフィードバックされる構成が相違している。
【００３２】
図９は、本発明の別の実施形態に係る別のサンプルホールド回路の概要を示す図である。サンプルホールド回路９００は図８に示されたサンプルホールド回路８００と同様であるが、サンプルホールド回路９００の増幅器９１０が抵抗器R２を介して参照電圧（例としてここでは接地電圧GNDである）を第一の負入力端子NI１と第二の負入力端子NI２とに接続させている構成が相違している。
【００３３】
要約すると、前述の増幅器はスイッチを介さずにサンプリングキャパシタに接続され、更にこのスイッチは該増幅器内に配置される。この結果、前記サンプリングキャパシタの電圧レベルは、前記増幅器の入力端子の寄生キャパシタの電圧レベルと等しくなる。したがって、本発明によれば、電荷分布の影響から引き起こされる出力電圧の歪みの発生が防止される。
【００３４】
上述のものは、本発明の好ましい実施形態の十分且つ完全な記載である。本発明の技術分野の当業者であれば、本発明の範囲又は思想を逸脱することなく種々の変形、代替の構造及び均等物を作り上げることができる。すなわち、上述の記載及び図面は、特許請求の範囲によって定められる本発明の範囲を限定するように解釈されるものではない。
【図面の簡単な説明】
【００３５】
【図１】従来のサンプルホールド回路の概要を示す図である。
【図２】従来の別のサンプルホールド回路の概要を示す図である。
【図３】電荷分布の影響に起因する出力歪みを防止することができる本発明の実施形態に係るサンプルホールド回路の概要を示す図である。
【図３Ａ】図３Aは、本発明の実施形態に係る増幅回路の概要を示す図である。
【図３Ｂ】図３Bは、本発明の別の実施形態に係る増幅回路の概要を示す図である。
【図３Ｃ】図３Cは、本発明の更に別の実施形態に係るレールツーレール増幅回路の概要を示す図である。
【図４】本発明の実施形態に係る２チャネルサンプルホールド回路の概要を示す図である。
【図４Ａ】図４Aは、本発明の実施形態に係る２チャネル増幅回路の概要を示す図である。
【図４Ｂ】図４Bは、本発明の実施形態に係る別の２チャネル増幅回路の概要を示す図である。
【図４Ｃ】図４Cは、本発明の実施形態に係る更に別の２チャネル増幅回路の概要を示す図である。
【図５Ａ】図５Aは、本発明の実施形態に係るスイッチの概要を示す図である。
【図５Ｂ】図５Bは、本発明の実施形態に係る別のスイッチの概要を示す図である。
【図５Ｃ】図５Cは、本発明の実施形態に係る更に別のスイッチの概要を示す図である。
【図６】本発明の別の実施形態に係る別のサンプルホールド回路の概要を示す図である。
【図７】本発明の別の実施形態に係る別のサンプルホールド回路の概要を示す図である。
【図８】本発明の別の実施形態に係る別のサンプルホールド回路の概要を示す図である。
【図９】本発明の別の実施形態に係る別のサンプルホールド回路の概要を示す図である。
【符号の説明】
【００３６】
３００、４００、６００、７００、８００、９００  サンプルホールド回路
SW１  第一のスイッチ
SW２  第二のスイッチ
SW３  第三のスイッチ
SW４  第四のスイッチ
SW５  第五のスイッチ
SW６  第六のスイッチ
CS１  第一の電流源
CS２  第二の電流源
CS３  第三の電流源
３１０、４１０、６１０、７１０、８１０、９１０  増幅器
３２０  入力ステージ
４２０  第一の入力ステージ
４３０  第二の入力ステージ
３３０、４４０  出力ステージ
Vin  入力信号
Vout  出力信号
CAP１、C１  第一のキャパシタ
CAP２、C２  第二のキャパシタ
PI１  第一の正入力端子
PI２  第二の正入力端子
NI１  第一の負入力端子
NI２  第二の負入力端子
VCC  電源電圧
GND  接地電圧
T１  第一のトランジスタ
T２  第二のトランジスタ
T３  第三のトランジスタ
T４  第四のトランジスタ
T５  第五のトランジスタ
T６  第六のトランジスタ
T７  第七のトランジスタ
T８  第八のトランジスタ
R１  第一の抵抗器
R２  第二の抵抗器
【図１】
2006252745.tif 000003
【図２】
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【図３】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【図９】
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