(57)【要約】 【課題】  高性能かつ占有面積の小さいスパイラルインダクタを合理的に形成することができる半導体装置の製造方法を提供する。【解決手段】  複数の配線層を備える半導体装置の製造方法であって、一主面に複数の半導体素子が形成された半導体基板を準備する準備ステップと、半導体基板上に少なくとも３つの配線層に渡ってスパイラルインダクタを形成する第１形成ステップと、半導体基板上の配線層にスパイラルインダクタ以外の回路配線を形成する第２形成ステップとを含み、第１形成ステップと第２形成ステップとは同時に行われることを特徴とする半導体装置の製造方法。【選択図】      図４
2006302992.tif 000002
【特許請求の範囲】
【請求項１】
複数の配線層を備える半導体装置の製造方法であって、
一主面に複数の半導体素子が形成された半導体基板を準備する準備ステップと、
前記半導体基板上に少なくとも３つの前記配線層に渡ってスパイラルインダクタを形成する第１形成ステップと、
前記配線層に前記スパイラルインダクタ以外の回路配線を形成する第２形成ステップと、
を含み、前記第１形成ステップと前記第２形成ステップとは同時に行われることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１形成ステップは、
第１配線層に第１引き出し配線を形成するステップと、
前記第１配線層に前記第１引き出し配線を覆う第１層間絶縁膜を形成するステップと、
前記第１層間絶縁膜に前記第１引き出し配線の表面の一部を露出する第１コンタクト孔を形成するステップと、
前記第１コンタクト孔の内部を導電体で埋め込んで第１コンタクトを形成するステップと、
前記第１配線層の上層である第２配線層に前記第１コンタクトを介して前記第１引き出し配線と接続するスパイラル状の第１導電パターンを形成するステップと、
前記第２配線層に前記第１導電パターンを覆う第２層間絶縁膜を形成するステップと、
前記第２層間絶縁膜に前記第１導電パターンの表面の一部を露出する第２コンタクト孔を形成するステップと、
前記第２コンタクト孔の内部を導電体で埋め込んで第２コンタクトを形成するステップと、
前記第２配線層の上層である第３配線層に前記第２コンタクトを介して前記第１導電パターンと接続しかつ前記第１導電パターンに重畳するスパイラル状の第２導電パターンを形成するステップと、
前記第２導電パターンの一端部に接続する第２引き出し配線を前記第２導電パターンと一体に形成するステップと、
を含むことを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２コンタクト孔は、前記第１導電パターン上に所定の間隔を有して複数個形成されることを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２コンタクトの形成は、前記第２導電パターンの形成と同時に行われることを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第１コンタクト孔は、前記第１引き出し配線の一端部に少なくとも一個形成されることを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項６】
前記第１コンタクトの形成は、前記第１導電パターンの形成と同時に行われることを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項７】
前記第１引き出し配線、前記第２引き出し配線、前記第１導電パターン、前記第２導電パターン、前記第１コンタクト及び前記第２コンタクトは、アルミニウムを主成分とする合金であることを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項８】
前記第２コンタクト孔はスリット状の平面形状をしており、前記第１導電パターンの同一線上に形成されることを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項９】
前記第２コンタクトの形成は、選択アルミニウム化学気相成長法を用いて前記第２導電パターンの形成とは別に行われることを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項１０】
前記第２コンタクトの形成は、ジメチルアルミハイドライド（（ＣＨ３）２ＡｌＨ）またはトリイソブチルアルミニウム（[(CH3)2CHCH2]3Al）を用いて行われることを特徴とする、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１形成ステップは、
第１配線層に第１引き出し配線を形成するステップと、
前記第１配線層に前記第１引き出し配線を覆う第１層間絶縁膜を形成するステップと、
前記第１層間絶縁膜に前記第１引き出し配線の表面の一部を露出する第１コンタクト孔を形成するステップと、
前記第１コンタクト孔の内部を導電体で埋め込んで第１コンタクトを形成するステップと、
前記第１配線層の上層である第２配線層に前記第１コンタクトを介して前記第１引き出し配線と接続するスパイラル状の第１導電パターンを形成するステップと、
前記第２配線層に前記第１導電パターンを覆う第２層間絶縁膜を形成するステップと、
前記第２層間絶縁膜に前記第１導電パターンの表面の一部を露出する第２コンタクト孔を形成するステップと、
前記第２コンタクト孔の内部を導電体で埋め込んで第２コンタクトを形成するステップと、
前記第２配線層の上層である第３配線層に前記第２コンタクトを介して前記第１導電パターンと接続しかつ前記第１導電パターンに重畳するスパイラル状の第２導電パターンを形成するステップと、
前記第３配線層に前記第２導電パターンを覆う第３層間絶縁膜を形成するステップと、
前記第３層間絶縁膜に前記第２導電パターンの表面の一部を露出する第３コンタクト孔を形成するステップと、
前記第３コンタクト孔の内部を導電体で埋め込んで第３コンタクトを形成するステップと、
前記第３配線層の上層である第４配線層に前記第３コンタクトを介して前記第２導電パターンと接続しかつ前記第２導電パターンに重畳するスパイラル状の第３導電パターンを形成するステップと、
前記第４配線層に前記第３導電パターンを覆う第４層間絶縁膜を形成するステップと、
前記第４層間絶縁膜に前記第３導電パターンの表面の一部を露出する第４コンタクト孔を形成するステップと、
前記第４コンタクト孔の内部を導電体で埋め込んで第４コンタクトを形成するステップと、
前記第４配線層の上層である第５配線層に前記第４コンタクトを介して前記第３導電パターンと接続しかつ前記第３導電パターンに重畳するスパイラル状の第４導電パターンを形成するステップと、
前記第４導電パターンの一端部に接続する第２引き出し配線を前記第４導電パターンと一体に形成するステップと、
を含むことを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項１２】
前記第２コンタクト孔、前記第３コンタクト孔及び前記第４コンタクト孔は、それぞれ前記第１導電パターン上、前記第２導電パターン上及び前記第３導電パターン上に所定の間隔を有して複数個形成されることを特徴とする、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２コンタクト、前記第３コンタクト及び前記第４コンタクトの形成は、それぞれ前記第２導電パターン、前記第３導電パターン及び前記第４導電パターンの形成と同時に行われることを特徴とする、請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記第１コンタクト孔は、前記第１引き出し配線の一端部に少なくとも一個形成されることを特徴とする、請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記第１コンタクトの形成は、前記第１導電パターンの形成と同時に行われることを特徴とする、請求項１１に記載の半導体装置の製造方法。
【請求項１６】
前記第１引き出し配線、前記第２引き出し配線、前記第１導電パターン、前記第２導電パターン、前記第３導電パターン、前記第４導電パターン、前記第１コンタクト、前記第２コンタクト、前記第３コンタクト及び前記第４コンタクトは、アルミニウムを主成分とする合金であることを特徴とする、請求項１１に記載の半導体装置の製造方法。
【請求項１７】
前記第２コンタクト孔、前記第３コンタクト孔及び前記第４コンタクト孔はスリット状の平面形状をしており、それぞれ前記第１導電パターン、前記第２導電パターン及び前記第３導電パターンの同一線上に形成されることを特徴とする、請求項１１に記載の半導体装置の製造方法。
【請求項１８】
前記第１形成ステップは、
第１配線層に第１引き出し配線を形成するステップと、
前記第１配線層に前記第１引き出し配線を覆う第１層間絶縁膜を形成するステップと、
前記第１層間絶縁膜に前記第１引き出し配線の表面の一部を露出する第１コンタクト孔を形成するステップと、
前記第１コンタクト孔の内部を導電体で埋め込んで第１コンタクトを形成するステップと、
前記第１配線層の上層である第２配線層に前記第１コンタクトを介して前記第１引き出し配線と接続するスパイラル状の第１導電パターンを形成するステップと、
前記第２配線層に前記第１導電パターンを覆う第２層間絶縁膜を形成するステップと、
前記第２配線層の上層である第３配線層に第３層間絶縁膜を形成するステップと、
前記第３配線層の上層である第４配線層に第４層間絶縁膜を形成するステップと、
前記第２層間絶縁膜と前記第３層間絶縁膜と前記第４層間絶縁膜とに前記第１導電パターンの表面の一部を露出する第２コンタクト孔を一体に形成するステップと、
前記第２コンタクト孔の内部を導電体で埋め込んで第２コンタクトを形成するステップと、
前記第４配線層の上層である第５配線層に前記第２コンタクトを介して前記第１導電パターンと接続しかつ前記第１導電パターンに重畳するスパイラル状の第２導電パターンを形成するステップと、
前記第２導電パターンの一端部に接続する第２引き出し配線を前記第２導電パターンと一体に形成するステップと、
を含むことを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項１９】
前記第２コンタクト孔はスリット状の平面形状をしており、前記第１導電パターンの同一線上に形成されることを特徴とする、請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記第２コンタクトの形成は、選択アルミニウム化学気相成長法を用いて前記第２導電パターンの形成とは別に行われることを特徴とする、請求項１８に記載の半導体装置の製造方法。
【請求項２１】
前記第２コンタクトの形成は、ジメチルアルミハイドライド（（ＣＨ３）２ＡｌＨ）またはトリイソブチルアルミニウム（[(CH3)2CHCH2]3Al）を用いて行われることを特徴とする、請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記第１コンタクト孔は前記第１引き出し配線の一端部に少なくとも一個形成されることを特徴とする、請求項１８に記載の半導体装置の製造方法。
【請求項２３】
前記第１コンタクトの形成は、前記第１導電パターンの形成と同時に行われることを特徴とする、請求項１８に記載の半導体装置の製造方法。
【請求項２４】
前記第１引き出し配線、前記第２引き出し配線、前記第１導電パターン、前記第２導電パターン及び前記第１コンタクトは、アルミニウムを主成分とする合金であることを特徴とする、請求項１８に記載の半導体装置の製造方法。
【請求項２５】
複数の配線層を備える半導体装置であって、
一主面に複数の半導体素子が形成された半導体基板と、
前記半導体基板上に少なくとも３つの前記配線層に渡って形成されるスパイラルインダクタと、
前記配線層に前記スパイラルインダクタと同時に形成される前記スパイラルインダクタ以外の回路配線と、
を備えることを特徴とする半導体装置。
【請求項２６】
前記スパイラルインダクタは、
第１配線層に第１引き出し配線と、前記第１引き出し配線の表面の一部に接続する第１コンタクトとを備え、
前記第１配線層の上層である第２配線層に前記第１コンタクトを介して前記第１引き出し配線と接続するスパイラル状の第１導電パターンと、前記第１導電パターンの表面の一部に接続する第２コンタクトとを備え、
前記第２配線層の上層である第３配線層に前記第２コンタクトを介して前記第１導電パターンと接続しかつ前記第１導電パターンに重畳するスパイラル状の第２導電パターンと、前記第２導電パターンの一端部に接続する第２引き出し配線とを備えることを特徴とする、請求項２５に記載の半導体装置。
【請求項２７】
前記第２コンタクトは、前記第１導電パターン上に所定の間隔を有して複数個具備されることを特徴とする、請求項２６に記載の半導体装置。
【請求項２８】
前記第２コンタクトは、前記第２導電パターンと同時に形成されることを特徴とする、請求項２６に記載の半導体装置。
【請求項２９】
前記第１コンタクトは、前記第１引き出し配線の一端部に少なくとも一個具備されることを特徴とする、請求項２６に記載の半導体装置。
【請求項３０】
前記第１コンタクトは、前記第１導電パターンと同時に形成されることを特徴とする、請求項２６に記載の半導体装置。
【請求項３１】
前記第１引き出し配線、前記第２引き出し配線、前記第１導電パターン、前記第２導電パターン、前記第１コンタクト及び前記第２コンタクトは、アルミニウムを主成分とする合金であることを特徴とする、請求項２６に記載の半導体装置。
【請求項３２】
前記第２コンタクトはスリット状の平面形状をしており、前記第１導電パターンの同一線上に具備されることを特徴とする、請求項２６に記載の半導体装置。
【請求項３３】
前記第２コンタクトは、選択アルミニウム化学気相成長法を用いて前記第２導電パターンとは別に形成されることを特徴とする、請求項２６に記載の半導体装置。
【請求項３４】
前記第２コンタクトは、ジメチルアルミハイドライド（（ＣＨ３）２ＡｌＨ）またはトリイソブチルアルミニウム （[(CH3)2CHCH2]3Al）を用いて形成されることを特徴とする、請求項３３に記載の半導体装置。
【請求項３５】
前記スパイラルインダクタは、
第１配線層に第１引き出し配線と、前記第１引き出し配線の表面の一部に接続する第１コンタクトとを備え、
前記第１配線層の上層である第２配線層に前記第１コンタクトを介して前記第１引き出し配線と接続するスパイラル状の第１導電パターンと、前記第１導電パターンの表面の一部に接続する第２コンタクトとを備え、
前記第２配線層の上層である第３配線層に前記第２コンタクトを介して前記第１導電パターンと接続するスパイラル状の第２導電パターンと、前記第２導電パターンの表面の一部に接続する第３コンタクトとを備え、
前記第３配線層の上層である第４配線層に前記第３コンタクトを介して前記第２導電パターンと接続するスパイラル状の第３導電パターンと、前記第３導電パターンの表面の一部に接続する第４コンタクトとを備え、
前記第４配線層の上層である第５配線層に前記第４コンタクトを介して前記第３導電パターンと接続しかつ前記第３導電パターンに重畳するスパイラル状の第４導電パターンと、前記第４導電パターンの一端部に接続する第２引き出し配線とを備えることを特徴とする、請求項２５に記載の半導体装置。
【請求項３６】
前記第２コンタクト、前記第３コンタクト及び前記第４コンタクトは、それぞれ前記第１導電パターン上、前記第２導電パターン上及び前記第３導電パターン上に所定の間隔を有して複数個具備されることを特徴とする、請求項３５に記載の半導体装置。
【請求項３７】
前記第２コンタクト、前記第３コンタクト及び前記第４コンタクトは、それぞれ前記第２導電パターン、前記第３導電パターン及び前記第４導電パターンと同時に形成されることを特徴とする、請求項３５に記載の半導体装置。
【請求項３８】
前記第１コンタクトは、前記第１引き出し配線の一端部に少なくとも一個具備されることを特徴とする、請求項３５に記載の半導体装置。
【請求項３９】
前記第１コンタクトは、前記第１導電パターンと同時に形成されることを特徴とする、請求項３５に記載の半導体装置。
【請求項４０】
前記第１引き出し配線、前記第２引き出し配線、前記第１導電パターン、前記第２導電パターン、前記第３導電パターン、前記第４導電パターン、前記第１コンタクト、前記第２コンタクト、前記第３コンタクト及び前記第４コンタクトは、アルミニウムを主成分とする合金であることを特徴とする、請求項３５に記載の半導体装置。
【請求項４１】
前記第２コンタクト、前記第３コンタクト及び前記第４コンタクトはスリット状の平面形状をしており、それぞれ前記第１導電パターン、前記第２導電パターン及び前記第３導電パターンの同一線上に具備されることを特徴とする、請求項３５に記載の半導体装置。
【請求項４２】
前記スパイラルインダクタは、
第１配線層に第１引き出し配線と、前記第１引き出し配線の表面の一部に接続する第１コンタクトとを備え、
前記第１配線層の上層である第２配線層に前記第１コンタクトを介して前記第１引き出し配線と接続するスパイラル状の第１導電パターンと、前記第１導電パターンの表面の一部に接続する第２コンタクトの一部とを備え、
前記第２配線層の上層である第３配線層に前記第２コンタクトの一部を備え、
前記第３配線層の上層である第４配線層に前記第２コンタクトの一部を備え、
前記第４配線層の上層である第５配線層に前記第２コンタクトを介して前記第１導電パターンと接続しかつ前記第１導電パターンに重畳するスパイラル状の第２導電パターンと、前記第２導電パターンの一端部に接続する第２引き出し配線とを備えることを特徴とする、請求項２５に記載の半導体装置。
【請求項４３】
前記第２コンタクトはスリット状の平面形状をしており、前記第１導電パターンの同一線上に具備されることを特徴とする、請求項４２に記載の半導体装置。
【請求項４４】
前記第２コンタクトは、選択アルミニウム化学気相成長法を用いて前記第２導電パターンとは別に形成されることを特徴とする、請求項４２に記載の半導体装置。
【請求項４５】
前記第２コンタクトは、ジメチルアルミハイドライド（（ＣＨ３）２ＡｌＨ）またはトリイソブチルアルミニウム（[(CH3)2CHCH2]3Al）を用いて形成されることを特徴とする、請求項４４に記載の半導体装置。
【請求項４６】
前記第１コンタクト孔は、前記第１引き出し配線の一端部に少なくとも一個具備されることを特徴とする、請求項４２に記載の半導体装置。
【請求項４７】
前記第１コンタクトは、前記第１導電パターンと同時に形成されることを特徴とする、請求項４２に記載の半導体装置。
【請求項４８】
前記第１引き出し配線、前記第２引き出し配線、前記第１導電パターン、前記第２導電パターン及び前記第１コンタクトは、アルミニウムを主成分とする合金であることを特徴とする、請求項４２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特に、高周波用受動素子であるインダクタを備える半導体装置の製造方法に関する。また、その半導体装置に関する。
【背景技術】
【０００２】
一般に、携帯電話に代表される移動体通信などでは、マイクロ波帯を中心とする高い周波数の電波が使用される。このようなマイクロ波帯を扱う半導体装置においては、トランジスタやダイオードなどの能動素子のほか、キャパシタやインダクタなどの受動素子を半導体基板上に一体に形成することが重要となっている。
【０００３】
半導体基板上に形成されるインダクタは、一般にスパイラルインダクタと呼ばれる渦巻形状のインダクタである。インダクタの性能を表す指標にＱ（Ｑｕａｌｉｔｙ  Ｆａｃｔｏｒ）値がある。このＱ値が高いほどインダクタのインダクタンス成分が純粋、すなわち、理想的なインダクタであることを意味する。Ｑ値を高くするには、インダクタを構成する配線を長くしてインダクタンス値を大きくすることに加え、配線を厚膜化して抵抗値を小さくする必要がある。そのため、スパイラルインダクタは、半導体装置の最上層においてＡｌ（アルミニウム）などを材料とする１μｍ以上の厚膜配線を用いて形成されることが一般的となっている。
【０００４】
スパイラルインダクタを備える半導体装置及びその製造方法に関する発明が、例えば、特許文献１に記載されている。特許文献１に記載の発明は、半導体基板の一主面上に形成されたスパイラル状の第１導電膜パターンと、スリット状のコンタクトを介して第１導電膜パターンとのみ電気的に接続され且つ第１導電膜パターンに重畳する孤立状の第２導電膜パターンとでインダクタを構成している。これにより、インダクタの配線抵抗を低減してＱ値を向上させている。
【特許文献１】特開平９−１８１２６４号公報（第４−５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置の小型化のためには、それに搭載されるスパイラルインダクタの占有面積を小さくしなければならない。しかしながら、Ａｌなどを材料とする厚膜配線でスパイラルインダクタを形成する場合、配線材料の加工上の問題、例えば、ドライエッチング時におけるイオンの散乱による加工精度の低下などから、配線幅や配線間距離の縮小には制約が存在する。そのため、厚膜配線を用いてスパイラルインダクタを形成する方法では、スパイラルインダクタの占有面積を小さくするには限界がある。また、単層で厚膜配線を形成することは製造コストの面でも不利である。従って、厚膜配線を用いることなく、スパイラルインダクタの構造を厚膜化、すなわち、低抵抗化する方法が必要となる。特に、製造工程の合理化を考えると、通常の回路配線の形成と同時に厚膜構造を有するスパイラルインダクタを形成する方法が望まれる。
【０００６】
特許文献１に記載の発明は、スパイラルインダクタ本体となる第１導電膜パターンと、第１導電膜パターンと電気的に接続される孤立状の第２導電膜パターンとの２層構造でスパイラルインダクタを構成している。しかしながら、スパイラルインダクタのさらなる低抵抗化、すなわち、高性能化を考えると、３層以上に渡ってスパイラルインダクタを形成する方法が必要となってくる。特許文献１には、３層以上に渡るスパイラルインダクタの形成に関する記載は特になされていない。また、製造工程の合理化という点では、通常の回路配線の形成と同時にスパイラルインダクタを形成することが望ましいが、特許文献１には、通常の回路配線の形成とスパイラルインダクタの形成との関係についての記載は特になされていない。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、複数の配線層を備える半導体装置の製造方法であって、一主面に複数の半導体素子が形成された半導体基板を準備する準備ステップと、半導体基板上に少なくとも３つの配線層に渡ってスパイラルインダクタを形成する第１形成ステップと、半導体基板上の配線層にスパイラルインダクタ以外の回路配線を形成する第２形成ステップとを含み、第１形成ステップと第２形成ステップとは同時に行われることを特徴とする。
【発明の効果】
【０００８】
本発明に係る半導体装置の製造方法によれば、通常の回路配線の形成と同時にスパイラルインダクタを形成することにより、単層の厚膜配線を用いてスパイラルインダクタを形成する場合に問題となった配線幅や配線間距離の制約を緩和し、スパイラルインダクタの占有面積を小さくすることができる。また、通常の回路配線の形成工程を用いてスパイラルインダクタを形成することにより、製造工程を合理化して製造コストを低減することができる。
【発明を実施するための最良の形態】
【０００９】
（１）第１実施形態
〔構造〕
図４は、本発明の第１実施形態に係るスパイラルインダクタ１００を備える半導体装置の構造図である。図４（ａ）は上方からの平面図であり、図４（ｂ）は図４（ａ）のＡ−Ａ’における断面図である。ただし、図４（ａ）の平面図は、便宜上スパイラルインダクタ１００の構造部のみを示している。また、本実施形態では、配線層が５層からなる場合を一例として示すが、配線構造が３層以上からなるものであれば本発明を適用することは可能である。
【００１０】
図４（ｂ）において、半導体基板１は、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板やバルクシリコン基板であり、その素子形成面１ａ側に図示しない複数の半導体素子が形成されている。半導体基板１上には絶縁膜２を介して第１配線層Ｌ１、第２配線層Ｌ２、第３配線層Ｌ３、第４配線層Ｌ４及び第５配線層Ｌ５が順番に形成されている。
【００１１】
第１配線層Ｌ１は、スパイラルインダクタ１００の引き出し配線１０１及びコンタクト１０２と、通常の回路配線である第１配線Ｍ１と、層間絶縁膜３とを備えている。引き出し配線１０１は、スパイラルインダクタ１００とその他の素子とを接続するための配線である。本実施形態では、引き出し配線１０１及び第１配線Ｍ１は同一の配線形成工程で形成される。なお、第１配線Ｍ１は、半導体基板１上に形成された複数の半導体素子を電気的に接続して電子回路を構成するため配線であり、通常は第１配線層Ｌ１において広範囲に形成されるのであるが、図４（ｂ）ではその一部のみを示している。
【００１２】
第２配線層Ｌ２は、スパイラルインダクタ１００の第１導電パターン１０３及びコンタクト１０４と、通常の回路配線である第２配線Ｍ２と、層間絶縁膜４とを備えている。第１導電パターン１０３は、図４（ａ）に示すようにスパイラル状に形成され、かつコンタクト１０２によって下層の引き出し配線１０１と電気的に接続されている。第１導電パターン１０３上のコンタクト１０４は、図４（ａ）において破線で示すように略正方形状をしており、第１導電パターン１０３上に複数個形成されている。本実施形態では、第１導電パターン１０３及び第２配線Ｍ２は同一の配線形成工程で形成される。なお、第２配線Ｍ２は、複数の半導体素子を電気的に接続して電子回路を構成するため配線であり、通常は第２配線層Ｌ２において広範囲に形成されるのであるが、図４（ｂ）ではその一部のみを示している。
【００１３】
第３配線層Ｌ３は、スパイラルインダクタ１００の第２導電パターン１０５及びコンタクト１０６と、通常の回路配線である第３配線Ｍ３と、層間絶縁膜５とを備えている。第２導電パターン１０５は、図４（ａ）に示すように、第１導電パターン１０３に重畳してスパイラル状に形成され、かつコンタクト１０４によって下層の第１導電パターン１０３と電気的に接続されている。第２導電パターン１０５上のコンタクト１０６は、図４（ａ）において破線で示すように略正方形状をしており、第２導電パターン１０５上に複数個形成されている。なお、図４（ａ）及び（ｂ）において、コンタクト１０６がコンタクト１０４の直上に位置するように描かれているが、コンタクト１０６とコンタクト１０４との位置関係は直上直下に限定されるものではない。本実施形態では、第２導電パターン１０５及び第３配線Ｍ３は同一の配線形成工程で形成される。なお、第３配線Ｍ３は、複数の半導体素子を電気的に接続して電子回路を構成するため配線であり、通常は第３配線層Ｌ３において広範囲に形成されるのであるが、図４（ｂ）ではその一部のみを示している。
【００１４】
第４配線層Ｌ４は、スパイラルインダクタ１００の第３導電パターン１０７及びコンタクト１０８と、通常の回路配線である第４配線Ｍ４と、層間絶縁膜６とを備えている。第３導電パターン１０７は、図４（ａ）に示すように、第１導電パターン１０３及び第２導電パターン１０５に重畳してスパイラル状に形成され、かつコンタクト１０６によって下層の第２導電パターン１０５と電気的に接続されている。第３導電パターン１０７上のコンタクト１０８は、図４（ａ）において破線で示すように略正方形状をしており、第３導電パターン１０７上に複数個形成されている。なお、図４（ａ）及び（ｂ）において、コンタクト１０８がコンタクト１０６及びコンタクト１０４の直上に位置するように描かれているが、コンタクト１０８とコンタクト１０６及びコンタクト１０４との位置関係は直上直下に限定されるものではない。本実施形態では、第３導電パターン１０７及び第４配線Ｍ４は同一の配線形成工程で形成される。なお、第４配線Ｍ４は、複数の半導体素子を電気的に接続して電子回路を構成するため配線であり、通常は第４配線層Ｌ４において広範囲に形成されるのであるが、図４（ｂ）ではその一部のみを示している。
【００１５】
第５配線層Ｌ５は、スパイラルインダクタ１００の第４導電パターン１０９及び引き出し配線１１０と、通常の回路配線である第５配線Ｍ５と、層間絶縁膜７とを備えている。第４導電パターン１０９は、図４（ａ）に示すように、第１導電パターン１０３、第２導電パターン１０５及び第３導電パターン１０７に重畳してスパイラル状に形成され、かつコンタクト１０８によって下層の第３導電パターン１０７と電気的に接続されている。引き出し配線１１０は、スパイラルインダクタ１００とその他の素子とを接続するための配線であり、第４導電パターン１０９の一端部に接続するように形成されている。本実施形態では、第４導電パターン１０９と、引き出し配線１１０と、第５配線Ｍ５とは同一の配線形成工程で形成される。なお、第５配線Ｍ５は、複数の半導体素子を電気的に接続して電子回路を構成するため配線であり、通常は第５配線層Ｌ５において広範囲に形成されるのであるが、図４（ｂ）ではその一部のみを示している。
【００１６】
このように、複数のスパイラル状の導電パターン、すなわち、第１導電パターン１０３、第２導電パターン１０５、第３導電パターン１０７及び第４導電パターン１０９を平面的に重なるように積層し、それぞれの導電パターンを略正方形状のコンタクト、すなわち、コンタクト１０４、１０６及び１０８で接続してスパイラルインダクタ１００を構成することにより、厚膜配線を用いることなくスパイラルインダクタの構造を厚膜化することができる。これにより、スパイラルインダクタの抵抗値を低減してＱ値を向上させることができる。
【００１７】
〔製造方法〕
図１乃至４は、本発明の第１実施形態に係るスパイラルインダクタ１００を備える半導体装置の製造工程図である。図１（ａ）、図２（ａ）、図３（ａ）及び図４（ａ）は上方からの平面図であり、図１（ｂ）、図２（ｂ）、図３（ｂ）及び図４（ｂ）はそれぞれ図１（ａ）、図２（ａ）、図３（ａ）及び図４（ａ）のＡ−Ａ’における断面図である。ただし、図１（ａ）、図２（ａ）、図３（ａ）及び図４（ａ）の平面図は、便宜上スパイラルインダクタ１００の構造部のみを示している。
【００１８】
まず、図１（ｂ）に示すように、半導体基板１上に絶縁膜２を形成する。半導体基板１は、例えば、ＳＯＩ基板やバルクシリコン基板であり、その素子形成面１ａ側に図示しない複数の半導体素子が形成されている。絶縁膜２は、例えば、シリコン酸化膜であり、通常のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより形成される。続いて、スパッタ法などにより絶縁膜２上に導電膜、例えば、Ａｌ合金を膜厚８００ｎｍで堆積し、ホトリソエッチングによりスパイラルインダクタ１００の引き出し配線１０１と、通常の回路配線である第１配線Ｍ１とをパターン加工する。なお、配線材料として、Ａｌ合金の代わりにＣｕやＣｕ合金を使用することも可能である。続いて、ＣＶＤ法などにより全面に絶縁膜、例えば、シリコン酸化膜を膜厚２０００ｎｍで堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化して層間絶縁膜３を形成する。層間絶縁膜３の膜厚は、例えば、１４００ｎｍであり、引き出し配線１０１上及び第１配線Ｍ１上においては６００ｎｍの膜厚を有する。続いて、ホトリソエッチングにより引き出し配線１０１の表面の一部を露出するコンタクト孔１０２’を形成する。このようにして第１配線層Ｌ１が形成される。なお、この段階では、コンタクト孔１０２’の内部は導電体、例えば、Ａｌ合金で埋め込まれてはいない。
【００１９】
次に、図２（ｂ）に示すように、スパッタ法などにより層間絶縁膜３上、及びコンタクト孔１０２’の内部を覆うように導電膜、例えば、Ａｌ合金を膜厚８００ｎｍで堆積し、ホトリソエッチングによりスパイラルインダクタ１００の第１導電パターン１０３と、通常の回路配線である第２配線Ｍ２とをパターン加工する。この時、コンタクト孔１０２’の内部がＡｌ合金で埋め込まれ、コンタクト１０２が形成される。なお、配線材料として、Ａｌ合金の代わりにＣｕやＣｕ合金を使用することも可能である。続いて、ＣＶＤ法などにより全面に絶縁膜、例えば、シリコン酸化膜を膜厚２０００ｎｍで堆積し、ＣＭＰにより平坦化して層間絶縁膜４を形成する。層間絶縁膜４の膜厚は、例えば、１４００ｎｍであり、第１導電パターン１０３上及び第２配線Ｍ２上においては６００ｎｍの膜厚を有する。続いて、ホトリソエッチングにより第１導電パターン１０３の表面を露出するコンタクト孔１０４’を形成する。コンタクト孔１０４’は、図２（ａ）において破線で示すように、スパイラル状に形成された第１導電パターン１０３上に略正方形状に複数個形成される。このようにして第２配線層Ｌ２が形成される。なお、この段階では、コンタクト孔１０４’の内部は導電体、例えば、Ａｌ合金で埋め込まれてはいない。
【００２０】
次に、図３（ｂ）に示すように、第２配線層Ｌ２を形成する工程（図２）と同一工程を繰り返すことにより、第３配線層Ｌ３及び第４配線層Ｌ４を形成する。ここで、スパイラルインダクタ１００を構成する第３配線層Ｌ３の第２導電パターン１０５と、第４配線層Ｌ４の第２導電パターン１０７とは、第２配線層Ｌ２の第１導電パターン１０３と平面的に重なるように形成される。そして、第２配線層Ｌ２の第１導電パターン１０３と、第３配線層Ｌ３の第２導電パターン１０５とは略正方形状のコンタクト１０４で接続され、第３配線層Ｌ３の第２導電パターン１０５と、第４配線層Ｌ４の第３導電パターン１０７とは略正方形状のコンタクト１０６で接続される。なお、この段階では、第４配線層Ｌ４の第３導電パターン１０７上に形成されるコンタクト孔１０８’の内部は導電体、例えば、Ａｌ合金で埋め込まれてはいない。
【００２１】
次に、図４（ｂ）に示すように、スパッタ法などにより層間絶縁膜６上、及びコンタクト孔１０８’の内部を覆うように導電膜、例えば、Ａｌ合金を膜厚８００ｎｍで堆積し、ホトリソエッチングによりスパイラルインダクタ１００の第４導電パターン１０９及び引き出し配線１１０と、通常の回路配線である第５配線Ｍ５とをパターン加工する。この時、コンタクト孔１０８’の内部がＡｌ合金で埋め込まれ、コンタクト１０８が形成される。なお、配線材料として、Ａｌ合金の代わりにＣｕやＣｕ合金を使用することも可能である。続いて、ＣＶＤ法などにより全面に絶縁膜、例えば、シリコン酸化膜を膜厚２０００ｎｍで堆積し、ＣＭＰにより平坦化して層間絶縁膜７を形成する。層間絶縁膜７は、例えば、膜厚１４００ｎｍであり、第４導電パターン１０９上、引き出し配線１１０上及び第５配線Ｍ５上においては６００ｎｍの膜厚を有する。このようにして、スパイラルインダクタ１００を備える半導体装置が完成する。
【００２２】
ここで、一例としてスパイラルインダクタ１００の膜厚ｄを計算すると、図４（ｂ）に示すように、ｄ＝１４００ｎｍ×３＋８００ｎｍ＝５０００ｎｍとなり、５μｍ以上の膜厚を有するスパイラルインダクタを容易に形成することができる。
【００２３】
〔作用効果〕
第１実施形態に係る半導体装置の製造方法によれば、通常の回路配線（第１配線Ｍ１〜第５配線Ｍ５）の形成と同時に導電パターン（第１導電パターン１０３〜第４導電パターン１０９）を形成し、各導電パターンをそれぞれ略正方形状のコンタクト（コンタクト１０２〜コンタクト１０８）で接続してスパイラルインダクタを形成することにより、単層の厚膜配線を用いてスパイラルインダクタを形成する場合に問題となった配線幅や配線間距離の制約を緩和し、スパイラルインダクタの占有面積を小さくすることができる。これにより、半導体装置の小型化を実現することができる。また、通常の回路配線の形成工程を用いてスパイラルインダクタを形成することにより、製造工程を合理化して製造コストを低減することができる。また、３層以上に渡る厚膜構造を有するスパイラルインダクタを容易に形成することができるため、スパイラルインダクタのさらなる低抵抗化が可能となり、延いては高性能化を実現することができる。さらに、各導電パターンを複数のコンタクトで接続することにより、スパイラルインダクタの抵抗値を低減して性能を向上させることができる。
【００２４】
本実施形態のように、各層の導電パターン（第１導電パターン１０３〜第４導電パターン１０９）ごとに、隣接する導電パターンを接続するコンタクト１０４〜１０８を形成する場合には、コンタクト孔１０４’〜１０８’のアスペクト比を抑制できるので、コンタクト孔１０４’〜１０８’を導電材料で埋め込み易い。
【００２５】
また、本実施形態のように、各層において導電パターンとコンタクトとを同時に形成する場合には、製造工程を簡略化できる。具体的には、第１導電パターン１０３とコンタクト１０２、第２導電パターン１０５とコンタクト１０４、第３導電パターン１０７とコンタクト１０６、第４導電パターン１０９とコンタクト１０８とをそれぞれ同時に形成する場合には、各層の導電パターン及びコンタクトの製造工程を簡略化できる。
【００２６】
また、図２乃至図４に示すように、引き出し配線１０１の一端部にコンタクト孔１０２’を形成するので、引き出し配線１０１を必要最小限の長さに形成することができる。なお、コンタクト孔１０２’を引き出し配線１０１の一端部に複数形成しても良い。また、引き出し配線１１０とコンタクト孔１０８’についても同様である。
【００２７】
また、引き出し配線１０１、１１０、第１導電パターン１０３〜第４導電パターン１０９、コンタクト１０２〜１０８をアルミニウム合金（アルミニウムを主成分とする合金）で形成することにより、一般に用いられる配線層の成膜方法を用いてスパイラルインダクタを形成することができる。
【００２８】
（２）第２実施形態
〔構造〕
図８は、本発明の第２実施形態に係るスパイラルインダクタ２００を備える半導体装置の構造図である。図８（ａ）は上方からの平面図であり、図８（ｂ）は図８（ａ）のＡ−Ａ’における断面図である。ただし、図８（ａ）の平面図は、便宜上スパイラルインダクタ２００の構造部のみを示している。また、本実施形態では、配線層が５層からなる場合を一例として示すが、配線構造が３層以上からなるものであれば本発明を適用することは可能である。
【００２９】
図８（ｂ）において、半導体基板１は、例えば、ＳＯＩ基板やバルクシリコン基板であり、その素子形成面１ａ側に図示しない複数の半導体素子が形成されている。半導体基板１上には絶縁膜２を介して第１配線層Ｌ１、第２配線層Ｌ２、第３配線層Ｌ３、第４配線層Ｌ４及び第５配線層Ｌ５が順番に形成されている。
【００３０】
第１配線層Ｌ１は、スパイラルインダクタ２００の引き出し配線２０１及びコンタクト２０２と、通常の回路配線である第１配線Ｍ１と、層間絶縁膜３とを備えている。引き出し配線２０１は、スパイラルインダクタ２００とその他の素子とを接続するための配線である。本実施形態では、引き出し配線２０１及び第１配線Ｍ１は同一の配線形成工程で形成される。なお、第１配線Ｍ１は、半導体基板１上に形成された複数の半導体素子を電気的に接続して電子回路を構成するため配線であり、通常は第１配線層Ｌ１において広範囲に形成されるのであるが、図８（ｂ）ではその一部のみを示している。
【００３１】
第２配線層Ｌ２は、スパイラルインダクタ２００の第１導電パターン２０３及びコンタクト２０４と、通常の回路配線である第２配線Ｍ２と、層間絶縁膜４とを備えている。第１導電パターン２０３は、図８（ａ）に示すようにスパイラル状に形成され、かつコンタクト２０２によって下層の引き出し配線２０１と電気的に接続されている。第１導電パターン２０３上のコンタクト２０４は、図８（ａ）において破線で示すように、第１導電パターン２０３と同一線上にスリット状又は細隙状に形成されている。本実施形態では、第１導電パターン２０３及び第２配線Ｍ２は同一の配線形成工程で形成される。なお、第２配線Ｍ２は、複数の半導体素子を電気的に接続して電子回路を構成するため配線であり、通常は第２配線層Ｌ２において広範囲に形成されるのであるが、図８（ｂ）ではその一部のみを示している。
【００３２】
第３配線層Ｌ３は、スパイラルインダクタ２００の第２導電パターン２０５及びコンタクト２０６と、通常の回路配線である第３配線Ｍ３と、層間絶縁膜５とを備えている。第２導電パターン２０５は、図８（ａ）に示すように、第１導電パターン２０３に重畳してスパイラル状に形成され、かつコンタクト２０４によって下層の第１導電パターン２０３と電気的に接続されている。第２導電パターン２０５上のコンタクト２０６は、図８（ａ）において破線で示すように、第２導電パターン２０５と同一線上にスリット状又は細隙状に形成されている。本実施形態では、第２導電パターン１０５及び第３配線Ｍ３は同一の配線形成工程で形成される。なお、第３配線Ｍ３は、複数の半導体素子を電気的に接続して電子回路を構成するため配線であり、通常は第３配線層Ｌ３において広範囲に形成されるのであるが、図８（ｂ）ではその一部のみを示している。
【００３３】
第４配線層Ｌ４は、スパイラルインダクタ２００の第３導電パターン２０７及びコンタクト２０８と、通常の回路配線である第４配線Ｍ４と、層間絶縁膜６とを備えている。第３導電パターン２０７は、図８（ａ）に示すように、第１導電パターン２０３及び第２導電パターン２０５に重畳してスパイラル状に形成され、かつコンタクト２０６によって下層の第２導電パターン２０５と電気的に接続されている。第３導電パターン２０７上のコンタクト２０８は、図８（ａ）において破線で示すように、第３導電パターン２０７と同一線上にスリット状又は細隙状に形成されている。本実施形態では、第３導電パターン２０７及び第４配線Ｍ４は同一の配線形成工程で形成される。なお、第４配線Ｍ４は、複数の半導体素子を電気的に接続して電子回路を構成するため配線であり、通常は第４配線層Ｌ４において広範囲に形成されるのであるが、図８（ｂ）ではその一部のみを示している。
【００３４】
第５配線層Ｌ５は、スパイラルインダクタ２００の第４導電パターン２０９及び引き出し配線２１０と、通常の回路配線である第５配線Ｍ５と、層間絶縁膜７とを備えている。第４導電パターン２０９は、図８（ａ）に示すように、第１導電パターン２０３、第２導電パターン２０５及び第３導電パターン２０７に重畳してスパイラル状に形成され、かつコンタクト２０８によって下層の第３導電パターン２０７と電気的に接続されている。引き出し配線２１０は、スパイラルインダクタ２００とその他の素子とを接続するための配線であり、第４導電パターン２０９の一端部に接続するように形成されている。本実施形態では、第４導電パターン２０９と、引き出し配線２１０と、第５配線Ｍ５とは同一の配線形成工程で形成される。なお、第５配線Ｍ５は、複数の半導体素子を電気的に接続して電子回路を構成するため配線であり、通常は第５配線層Ｌ５において広範囲に形成されるのであるが、図８（ｂ）ではその一部のみを示している。
【００３５】
このように、複数のスパイラル状の導電パターン、すなわち、第１導電パターン２０３、第２導電パターン２０５、第３導電パターン２０７及び第４導電パターン２０９を平面的に重なるように積層し、それぞれの導電パターンをスリット状又は細隙状のコンタクト、すなわち、コンタクト２０４、２０６及び２０８で接続してスパイラルインダクタ２００を構成することにより、厚膜配線を用いることとなくスパイラルインダクタの構造を厚膜化することができる。また、本実施形態では、コンタクトが導電パターンと同一線上にスリット状又は細隙状に形成されることから、第１実施形態のように略正方形状のコンタクトを複数個形成する場合に比べて、さらにスパイラルインダクタの抵抗値を低減してＱ値を向上させることができる。
【００３６】
〔製造方法〕
図５乃至８は、本発明の第２実施形態に係るスパイラルインダクタ２００を備える半導体装置の製造工程図である。図５（ａ）、図６（ａ）、図７（ａ）及び図８（ａ）は上方からの平面図であり、図５（ｂ）、図６（ｂ）、図７（ｂ）及び図８（ｂ）はそれぞれ図５（ａ）、図６（ａ）、図７（ａ）及び図８（ａ）のＡ−Ａ’における断面図である。ただし、図５（ａ）、図６（ａ）、図７（ａ）及び図８（ａ）の平面図は、便宜上スパイラルインダクタ２００の構造部のみを示している。
【００３７】
まず、図５（ｂ）に示すように、半導体基板１上に絶縁膜２を形成する。半導体基板１は、例えば、ＳＯＩ基板やバルクシリコン基板であり、その素子形成面１ａ側に図示しない複数の半導体素子が形成されている。絶縁膜２は、例えば、シリコン酸化膜であり、通常のＣＶＤ法などにより形成される。続いて、スパッタ法などにより絶縁膜２上に導電膜、例えば、Ａｌ合金を膜厚８００ｎｍで堆積し、ホトリソエッチングによりスパイラルインダクタ２００の引き出し配線２０１と、通常の回路配線である第１配線Ｍ１とをパターン加工する。なお、配線材料として、Ａｌ合金の代わりにＣｕやＣｕ合金を使用することも可能である。続いて、ＣＶＤ法などにより全面に絶縁膜、例えば、シリコン酸化膜を膜厚２０００ｎｍで堆積し、ＣＭＰにより平坦化して層間絶縁膜３を形成する。層間絶縁膜３の膜厚は、例えば、１４００ｎｍであり、引き出し配線２０１上及び第１配線Ｍ１上においては６００ｎｍの膜厚を有する。続いて、ホトリソエッチングにより引き出し配線２０１の表面の一部を露出するコンタクト孔２０２’を形成する。このようにして第１配線層Ｌ１が形成される。なお、この段階では、コンタクト孔２０２’の内部は導電体、例えば、Ａｌ合金で埋め込まれてはいない。
【００３８】
次に、図６（ｂ）に示すように、スパッタ法などにより層間絶縁膜３上、及びコンタクト孔２０２’の内部を覆うように導電膜、例えば、Ａｌ合金を膜厚８００ｎｍで堆積し、ホトリソエッチングによりスパイラルインダクタ２００の第１導電パターン２０３と、通常の回路配線である第２配線Ｍ２とをパターン加工する。この時、コンタクト孔２０２’の内部がＡｌ合金で埋め込まれ、コンタクト２０２が形成される。なお、配線材料として、Ａｌ合金の代わりにＣｕやＣｕ合金を使用することも可能である。続いて、ＣＶＤ法などにより全面に絶縁膜、例えば、シリコン酸化膜を膜厚２０００ｎｍで堆積し、ＣＭＰにより平坦化して層間絶縁膜４を形成する。層間絶縁膜４の膜厚は、例えば、１４００ｎｍであり、第１導電パターン２０３上及び第２配線Ｍ２上においては６００ｎｍの膜厚を有する。続いて、ホトリソエッチングにより第１導電パターン２０３の表面を露出するコンタクト孔２０４’を形成する。コンタクト孔２０４’は、図６（ａ）において破線で示すように、スパイラル状に形成された第１導電パターン２０３と同一線上にスリット状又は細隙状に形成される。このようにして第２配線層Ｌ２が形成される。なお、この段階では、コンタクト孔２０４’の内部は導電体、例えば、Ａｌ合金で埋め込まれてはいない。
【００３９】
次に、図７（ｂ）に示すように、第２配線層Ｌ２を形成する工程（図６）と同一工程を繰り返すことにより、第３配線層Ｌ３及び第４配線層Ｌ４を形成する。ここで、スパイラルインダクタ２００を構成する第３配線層Ｌ３の第２導電パターン２０５と、第４配線層Ｌ４の第２導電パターン２０７とは、第２配線層Ｌ２の第１導電パターン２０３と平面的に重なるように形成される。そして、第２配線層Ｌ２の第１導電パターン２０３と、第３配線層Ｌ３の第２導電パターン２０５とはスリット状又は細隙状のコンタクト２０４で接続され、第３配線層Ｌ３の第２導電パターン２０５と、第４配線層Ｌ４の第３導電パターン２０７とはスリット状又は細隙状のコンタクト２０６で接続される。なお、この段階では、第４配線層Ｌ４の第３導電パターン２０７上に形成されるコンタクト孔２０８’の内部は導電体、例えば、Ａｌ合金で埋め込まれてはいない。
【００４０】
次に、図８（ｂ）に示すように、スパッタ法などにより層間絶縁膜６上、及びコンタクト孔２０８’の内部を覆うように導電膜、例えば、Ａｌ合金を膜厚８００ｎｍで堆積し、ホトリソエッチングによりスパイラルインダクタ２００の第４導電パターン２０９及び引き出し配線２１０と、通常の回路配線である第５配線Ｍ５とをパターン加工する。この時、コンタクト孔２０８’の内部がＡｌ合金で埋め込まれ、コンタクト２０８が形成される。なお、配線材料として、Ａｌ合金の代わりにＣｕやＣｕ合金を使用することも可能である。続いて、ＣＶＤ法などにより全面に絶縁膜、例えば、シリコン酸化膜を膜厚２０００ｎｍで堆積し、ＣＭＰにより平坦化して層間絶縁膜７を形成する。層間絶縁膜７は、例えば、膜厚１４００ｎｍであり、第４導電パターン２０９上、引き出し配線２１０上及び第５配線Ｍ５上においては６００ｎｍの膜厚を有する。このようにして、スパイラルインダクタ２００を備える半導体装置が完成する。
【００４１】
ここで、一例としてスパイラルインダクタ２００の膜厚ｄを計算すると、図８（ｂ）に示すように、ｄ＝１４００ｎｍ×３＋８００ｎｍ＝５０００ｎｍとなり、５μｍ以上の膜厚を有するスパイラルインダクタを容易に形成することができる。
【００４２】
〔作用効果〕
第２実施形態に係る半導体装置の製造方法によれば、通常の回路配線（第１配線Ｍ１〜第５配線Ｍ５）の形成と同時に導電パターン（第１導電パターン２０３〜第４導電パターン２０９）を形成し、各導電パターンをそれぞれスリット状又は細隙状のコンタクト（コンタクト２０２〜コンタクト２０８）で接続してスパイラルインダクタを形成することにより、単層の厚膜配線を用いてスパイラルインダクタを形成する場合に問題となった配線幅や配線間距離の制約を緩和し、スパイラルインダクタの占有面積を小さくすることができる。これにより、半導体装置の小型化を実現することができる。また、通常の回路配線の形成工程を用いてスパイラルインダクタを形成することにより、製造工程を合理化して製造コストを低減することができる。また、３層以上に渡る厚膜構造を有するスパイラルインダクタを容易に形成することができるため、スパイラルインダクタのさらなる低抵抗化が可能となり、延いては高性能化を実現することができる。さらに、コンタクトが導電パターンと同一線上にスリット状又は細隙状に形成されることにより、第１実施形態のように略正方形状のコンタクトを複数個形成する場合に比べて、さらにスパイラルインダクタの抵抗値を低減して性能を向上させることができる。
【００４３】
本実施形態のように、各層の導電パターン（第１導電パターン２０３〜第４導電パターン２０９）ごとに、隣接する導電パターンを接続するコンタクト２０４〜２０８を形成する場合には、コンタクト孔２０２’〜２０８’のアスペクト比を抑制できるので、コンタクト孔２０２’〜２０８’を導電材料で埋め込み易い。
【００４４】
また、本実施形態のように、各層において導電パターンとコンタクトとを同時に形成する場合には、製造工程を簡略化できる。具体的には、第１導電パターン２０３とコンタクト２０２、第２導電パターン２０５とコンタクト２０４、第３導電パターン２０７とコンタクト２０６、第４導電パターン２０９とコンタクト２０８とをそれぞれ同時に形成する場合には、各層の導電パターン及びコンタクトの製造工程を簡略化できる。
【００４５】
また、図５乃至図８に示すように、引き出し配線２０１の一端部にコンタクト孔２０２’を形成するので、引き出し配線２０１を必要最小限の長さに形成することができる。なお、コンタクト孔２０２’を引き出し配線２０１の一端部に複数形成しても良い。また、引き出し配線２１０とコンタクト孔２０８’についても同様である。
【００４６】
また、引き出し配線２０１、２１０、第１導電パターン２０３〜第４導電パターン２０９、コンタクト２０２〜２０８をアルミニウム合金（アルミニウムを主成分とする合金）で形成することにより、一般に用いられる配線層の成膜方法を用いてスパイラルインダクタを形成することができる。
【００４７】
（３）第３実施形態
〔構造〕
図１２は、本発明の第３実施形態に係るスパイラルインダクタ３００を備える半導体装置の構造図である。図１２（ａ）は上方からの平面図であり、図１２（ｂ）は図１２（ａ）のＡ−Ａ’における断面図である。ただし、図１２（ａ）の平面図は、便宜上スパイラルインダクタ３００の構造部のみを示している。また、本実施形態では、配線層が５層からなる場合を一例として示すが、配線構造が３層以上からなるものであれば本発明を適用することは可能である。
【００４８】
図１２（ｂ）において、半導体基板１は、例えば、ＳＯＩ基板やバルクシリコン基板であり、その素子形成面１ａ側に図示しない複数の半導体素子が形成されている。半導体基板１上には絶縁膜２を介して第１配線層Ｌ１、第２配線層Ｌ２、第３配線層Ｌ３、第４配線層Ｌ４及び第５配線層Ｌ５が順番に形成されている。
【００４９】
第１配線層Ｌ１は、スパイラルインダクタ３００の引き出し配線３０１及びコンタクト３０２と、通常の回路配線である第１配線Ｍ１と、層間絶縁膜３とを備えている。引き出し配線３０１は、スパイラルインダクタ３００とその他の素子とを接続するための配線である。本実施形態では、引き出し配線３０１及び第１配線Ｍ１は同一の配線形成工程で形成される。なお、第１配線Ｍ１は、半導体基板１上に形成された複数の半導体素子を電気的に接続して電子回路を構成するため配線であり、通常は第１配線層Ｌ１において広範囲に形成されるのであるが、図１２（ｂ）ではその一部のみを示している。
【００５０】
第２配線層Ｌ２は、スパイラルインダクタ３００の第１導電パターン３０３と、第２配線層Ｌ２〜第４配線層Ｌ４に共通なコンタクト３０４の一部と、通常の回路配線である第２配線Ｍ２と、層間絶縁膜４とを備えている。第１導電パターン３０３は、図１２（ａ）に示すようにスパイラル状に形成され、かつコンタクト３０２によって下層の引き出し配線３０１と電気的に接続されている。第１導電パターン３０３上のコンタクト３０４は、図１２（ａ）において破線で示すように、第１導電パターン３０３と同一線上にスリット状又は細隙状に形成されている。本実施形態では、第１導電パターン３０３及び第２配線Ｍ２は同一の配線形成工程で形成される。なお、第２配線Ｍ２は、複数の半導体素子を電気的に接続して電子回路を構成するため配線であり、通常は第２配線層Ｌ２において広範囲に形成されるのであるが、図１２（ｂ）ではその一部のみを示している。
【００５１】
第３配線層Ｌ３は、スパイラルインダクタ３００の第２配線層Ｌ２〜第４配線層Ｌ４に共通なコンタクト３０４の一部と、通常の回路配線である第３配線Ｍ３と、層間絶縁膜５とを備えている。なお、第３配線Ｍ３は、複数の半導体素子を電気的に接続して電子回路を構成するため配線であり、通常は第３配線層Ｌ３において広範囲に形成されるのであるが、図１２（ｂ）ではその一部のみを示している。
【００５２】
第４配線層Ｌ４は、スパイラルインダクタ３００の第２配線層Ｌ２〜第４配線層Ｌ４に共通なコンタクト３０４の一部と、通常の回路配線である第４配線Ｍ４と、層間絶縁膜６とを備えている。なお、第４配線Ｍ４は、複数の半導体素子を電気的に接続して電子回路を構成するため配線であり、通常は第４配線層Ｌ４において広範囲に形成されるのであるが、図１２（ｂ）ではその一部のみを示している。
【００５３】
第５配線層Ｌ５は、スパイラルインダクタ３００の第２導電パターン３０５及び引き出し配線３０６と、通常の回路配線である第５配線Ｍ５と、層間絶縁膜７とを備えている。第２導電パターン３０５は、図１２（ａ）に示すように、第１導電パターン３０３に重畳してスパイラル状に形成され、かつコンタクト３０４によって下層の第１導電パターン３０３と電気的に接続されている。引き出し配線３０２は、スパイラルインダクタ３００とその他の素子とを接続するための配線であり、第２導電パターン３０５の一端部に接続するように形成されている。本実施形態では、第２導電パターン３０５と、引き出し配線３０６と、第５配線Ｍ５とは同一の配線形成工程で形成される。なお、第５配線Ｍ５は、複数の半導体素子を電気的に接続して電子回路を構成するため配線であり、通常は第５配線層Ｌ５において広範囲に形成されるのであるが、図１２（ｂ）ではその一部のみを示している。
【００５４】
このように、２層の導電パターン、すなわち、第１導電パターン３０３及び第２導電パターン３０５を平面的に重なるように積層し、両導電パターンをスリット状又は細隙状のコンタクト、すなわち、コンタクト３０４で接続してスパイラルインダクタ３００を構成することにより、厚膜配線を用いることとなくスパイラルインダクタの構造を厚膜化することができる。また、本実施形態では、後述するように、選択アルミニウム化学気相成長法（Ｓｅｌｅｃｔｉｖｅ  Ａｌ−ＣＶＤ）による純Ａｌを材料としてスリット状又は細隙状のコンタクトを形成することから、一般的なスパッタ法によるＡｌ合金を使用する場合に比べて、さらにスパイラルインダクタの抵抗値を低減してＱ値を向上させることができる。
【００５５】
〔製造方法〕
図９乃至１２は、本発明の第３実施形態に係るスパイラルインダクタ３００を備える半導体装置の製造工程図である。図９（ａ）、図１０（ａ）、図１１（ａ）及び図１２（ａ）は上方からの平面図であり、図９（ｂ）、図１０（ｂ）、図１１（ｂ）及び図１２（ｂ）はそれぞれ図９（ａ）、図１０（ａ）、図１１（ａ）及び図１２（ａ）のＡ−Ａ’における断面図である。ただし、図９（ａ）、図１０（ａ）、図１１（ａ）及び図１２（ａ）の平面図は、便宜上スパイラルインダクタ３００の構造部のみを示している。
【００５６】
まず、図９（ｂ）に示すように、半導体基板１上に絶縁膜２を形成する。半導体基板１は、例えば、ＳＯＩ基板やバルクシリコン基板であり、その素子形成面１ａ側に図示しない複数の半導体素子が形成されている。絶縁膜２は、例えば、シリコン酸化膜であり、通常のＣＶＤ法などにより形成される。続いて、スパッタ法などにより絶縁膜２上に導電膜、例えば、Ａｌ合金を膜厚８００ｎｍで堆積し、ホトリソエッチングによりスパイラルインダクタ３００の引き出し配線３０１と、通常の回路配線である第１配線Ｍ１とをパターン加工する。続いて、ＣＶＤ法などにより全面に絶縁膜、例えば、シリコン酸化膜を膜厚２０００ｎｍで堆積し、ＣＭＰにより平坦化して層間絶縁膜３を形成する。層間絶縁膜３の膜厚は、例えば、１４００ｎｍであり、引き出し配線３０１上及び第１配線Ｍ１上においては６００ｎｍの膜厚を有する。続いて、ホトリソエッチングにより引き出し配線３０１の表面の一部を露出するコンタクト孔３０２’を形成する。このようにして第１配線層Ｌ１が形成される。なお、この段階では、コンタクト孔３０２’の内部は導電体、例えば、Ａｌ合金で埋め込まれてはいない。
【００５７】
次に、図１０（ｂ）に示すように、スパッタ法などにより層間絶縁膜３上、及びコンタクト孔３０２’の内部を覆うように導電膜、例えば、Ａｌ合金を膜厚８００ｎｍで堆積し、ホトリソエッチングによりスパイラルインダクタ３００の第１導電パターン３０３と、通常の回路配線である第２配線Ｍ２とをパターン加工する。この時、コンタクト孔３０２’の内部がＡｌ合金で埋め込まれ、コンタクト３０２が形成される。続いて、ＣＶＤ法などにより全面に絶縁膜、例えば、シリコン酸化膜を膜厚２０００ｎｍで堆積し、ＣＭＰにより平坦化して層間絶縁膜４を形成する。層間絶縁膜４の膜厚は、例えば、１４００ｎｍであり、第１導電パターン３０３上及び第２配線Ｍ２上においては６００ｎｍの膜厚を有する。このようにして第２配線層Ｌ２が形成される。続いて、層間絶縁膜４の形成と同様にして層間絶縁膜５及び６を順次形成する。層間絶縁膜５の膜厚は、例えば、１４００ｎｍであり、第３配線Ｍ３上においては６００ｎｍの膜厚を有する。また、層間絶縁膜６の膜厚は、例えば、１４００ｎｍであり、第４配線Ｍ４上においては６００ｎｍの膜厚を有する。
【００５８】
次に、図１１（ｂ）に示すように、ホトリソエッチングにより第１導電パターン３０３の表面を露出するコンタクト孔３０４’を形成する。コンタクト孔３０４’は、図１１（ａ）において破線で示すように、スパイラル状に形成された第１導電パターン３０３と同一線上にスリット状又は細隙状に形成される。
【００５９】
次に、図１２（ｂ）に示すように、選択アルミニウム化学気相成長法によりコンタクト孔３０４’の内部を純Ａｌで埋め込み、第２配線層Ｌ２〜第４配線層Ｌ４に共通なコンタクト３０４を形成する。選択アルミニウム化学気相成長法による純Ａｌの形成は、例えば、材料に液状の有機金属材料であるジメチルアルミハイドライド（（ＣＨ３）２ＡｌＨ）を使用し、チャンバー内圧力１．５Ｔｏｒｒ、成長温度３００〜４００℃、搬送用Ｈ２ガス流量４０ｓｃｃｍの成膜条件で行う。ここで、成膜レートを８００ｎｍ／ｍｉｎとすれば、コンタクト孔３０４’の深さが図１１（ｂ）に示すように３４００ｎｍである場合、４．２５ｍｉｎでコンタクト孔３０４’の内部を純Ａｌで埋め込むことができる。選択アルミニウム化学気相成長法は、本実施形態におけるコンタクト孔３０４’のようにアスペクト比の高い、すなわち、開口径に対して開口深さが深いコンタクト孔を確実に埋め込むには最適な方法である。なお、純Ａｌの成膜材料として、ジメチルアルミハイドライド（（ＣＨ３）２ＡｌＨ）を使用する代わりにトリイソブチルアルミニウム （ＴＩＢＡ、[(CH3)2CHCH2]3Al）などを使用することも可能である。続いて、スパッタ法などにより層間絶縁膜６上及びコンタクト３０４上を覆うように導電膜、例えば、Ａｌ合金を膜厚８００ｎｍで堆積し、ホトリソエッチングによりスパイラルインダクタ３００の第２導電パターン３０５及び引き出し配線３０６と、通常の回路配線である第５配線Ｍ５とをパターン加工する。続いて、ＣＶＤ法などにより全面に絶縁膜、例えば、シリコン酸化膜を膜厚２０００ｎｍで堆積し、ＣＭＰにより平坦化して層間絶縁膜７を形成する。層間絶縁膜７は、例えば、膜厚１４００ｎｍであり、第２導電パターン３０５上、引き出し配線３０６上及び第５配線Ｍ５上においては６００ｎｍの膜厚を有する。このようにして、スパイラルインダクタ３００を備える半導体装置が完成する。
【００６０】
ここで、一例としてスパイラルインダクタ３００の膜厚ｄを計算すると、図１２（ｂ）に示すように、ｄ＝１４００ｎｍ×３＋８００ｎｍ＝５０００ｎｍとなり、５μｍ以上の膜厚を有するスパイラルインダクタを容易に形成することができる。
【００６１】
〔作用効果〕
第３実施形態に係る半導体装置の製造方法によれば、通常の回路配線（第１配線Ｍ１〜第５配線Ｍ５）の形成と同時に導電パターン（第１導電パターン３０１及び第２導電パターン３０５）を形成し、両導電パターンをスリット状又は細隙状のコンタクト（コンタクト３０４）で接続してスパイラルインダクタを形成することにより、単層の厚膜配線を用いてスパイラルインダクタを形成する場合に問題となった配線幅や配線間距離の制約を緩和し、スパイラルインダクタの占有面積を小さくすることができる。これにより、半導体装置の小型化を実現することができる。また、通常の回路配線の形成工程を用いてスパイラルインダクタを形成することにより、製造工程を合理化して製造コストを低減することができる。また、３層以上に渡る厚膜構造を有するスパイラルインダクタを容易に形成することができるため、スパイラルインダクタのさらなる低抵抗化が可能となり、延いては高性能化を実現することができる。また、複数の層間絶縁膜４〜６に亘るスリット状又は細隙状のコンタクト孔３０４’を形成し、そのコンタクト孔３０４’をＡｌ合金を埋め込むことによってコンタクト３０４を形成するので、導電パターンが形成されない配線層Ｌ３，Ｌ４では、導電パターン形成を省略することができ、マスクのパターンが簡易になる。さらに、選択アルミニウム化学気相成長法による純Ａｌを材料としてスリット状又は細隙状のコンタクト３０４を形成することにより、一般的なスパッタ法によるＡｌ合金を使用する場合に比べて、さらにスパイラルインダクタの抵抗値を低減して性能を向上させることができる。
【００６２】
また、本実施形態のように、コンタクト３０２を第１導電パターン３０３と同時に形成することにより、導電パターン及びコンタクトの製造工程を簡略化できる。
【００６３】
また、図９乃至図１２に示すように、引き出し配線３０１の一端部にコンタクト孔３０２’を形成するので、引き出し配線３０１を必要最小限の長さに形成することができる。なお、コンタクト孔３０２’を引き出し配線３０１の一端部に複数形成しても良い。引き出し配線３０６とコンタクト孔３０４’についても同様である。
【００６４】
また、引き出し配線３０１、３１０、第１導電パターン３０３及び第２導電パターン３０５、コンタクト３０４をアルミニウム合金（アルミニウムを主成分とする合金）で形成することにより、一般に用いられる配線層の成膜方法を用いてスパイラルインダクタを形成することができる。
【図面の簡単な説明】
【００６５】
【図１】第１実施形態に係るスパイラルインダクタを備える半導体装置の製造工程図。
【図２】第１実施形態に係るスパイラルインダクタを備える半導体装置の製造工程図。
【図３】第１実施形態に係るスパイラルインダクタを備える半導体装置の製造工程図。
【図４】第１実施形態に係るスパイラルインダクタを備える半導体装置の構造図（製造工程図）。
【図５】第２実施形態に係るスパイラルインダクタを備える半導体装置の製造工程図。
【図６】第２実施形態に係るスパイラルインダクタを備える半導体装置の製造工程図。
【図７】第２実施形態に係るスパイラルインダクタを備える半導体装置の製造工程図。
【図８】第２実施形態に係るスパイラルインダクタを備える半導体装置の構造図（製造工程図）。
【図９】第３実施形態に係るスパイラルインダクタを備える半導体装置の製造工程図。
【図１０】第３実施形態に係るスパイラルインダクタを備える半導体装置の製造工程図。
【図１１】第３実施形態に係るスパイラルインダクタを備える半導体装置の製造工程図。
【図１２】第３実施形態に係るスパイラルインダクタを備える半導体装置の構造図（製造工程図）。
【符号の説明】
【００６６】
１００、２００、３００・・・スパイラルインダクタ
１０１、１１０、２０１、２１０、３０１、３０６・・・引き出し配線
１０２、１０４、１０６、１０８・・・コンタクト
２０２、２０４、２０６、２０８・・・コンタクト
３０２、３０４・・・コンタクト
１０２’、１０４’、１０８’・・・コンタクト孔
２０２’、２０４’、２０８’・・・コンタクト孔
３０４’・・・コンタクト孔
１０３、２０３、３０３・・・第１導電パターン
１０５、２０５、３０５・・・第２導電パターン
１０７、２０７・・・第３導電パターン
１０９、２０９・・・第４導電パターン
１・・・半導体基板
１ａ・・・素子形成面
２・・・絶縁膜
３、４、５、６、７・・・層間絶縁膜
【図１】
2006302992.tif 000003
【図２】
2006302992.tif 000004
【図３】
2006302992.tif 000005
【図４】
2006302992.tif 000006
【図５】
2006302992.tif 000007
【図６】
2006302992.tif 000008
【図７】
2006302992.tif 000009
【図８】
2006302992.tif 000010
【図９】
2006302992.tif 000011
【図１０】
2006302992.tif 000012
【図１１】
2006302992.tif 000013
【図１２】
2006302992.tif 000014