(57)【要約】【課題】  ＭＯＳトランジスタのオフ動作の期間中におけるチャネルリーク電流を抑制し得る半導体集積回路装置を提供する。【解決手段】低しきい値電圧のＭＯＳトランジスタＬＰ１が形成される半導体基板ＳＵＢに、ＭＯＳトランジスタＬＰ１のオフ動作の期間中は、レギュレータ電圧Ｖddよりも高い基板電圧Ｖbsが電源供給切替回路２０の基板電圧供給回路２１により供給されるので、例えば、ＭＯＳトランジスタＬＰ１がＰチャネル型の場合、ＭＯＳトランジスタＬＰ１の基板電圧Ｖbs（＝Ｖcc）をソース電位（Ｖdd）よりも高くすることができる。これにより、ＭＯＳトランジスタＬＰ１の見かけ上のしきい値電圧Ｖthを高くすることができるので、ＭＯＳトランジスタＬＰ１のドレインＤ−ソースＳ間において強い遮断状態を維持可能にして、オフ動作の期間中におけるチャネルリーク電流を抑制する。【選択図】  図１
2006179568.tif 000002
【特許請求の範囲】
【請求項１】
基準電位に対し＋４Ｖ以下の直流電位を駆動電圧として動作可能な半導体回路を備えた半導体集積回路装置であって、
オンオフ動作を決めるしきい値電圧が前記基準電位に対し＋０．６Ｖ以下または−０．６Ｖ以上である低しきい値型のＭＯＳトランジスタであり、オン動作の期間中は前記半導体回路への前記駆動電圧の供給を可能にし、オフ動作の期間中は前記半導体回路への前記駆動電圧の供給を不能にするＭＯＳトランジスタと、
前記ＭＯＳトランジスタが形成される半導体基板に、前記ＭＯＳトランジスタのオフ動作の期間中は前記駆動電圧よりも高い基板電圧を供給し得る基板電圧供給回路と、
を備えることを特徴とする半導体集積回路装置。
【請求項２】
前記基板電圧は外部より供給され、
前記外部より供給される基板電圧から前記駆動電圧を発生させる駆動電圧供給回路を備えることを特徴とする請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関するものである。
【背景技術】
【０００２】
ユビキタスコンピューティング等の到来に伴い、ＬＳＩを代表とする半導体集積回路装置に対する低電圧化やデザインルールの微細化が進展している。そのため、半導体集積回路装置を駆動する電源電圧（主に電池駆動）の低下が進み、それを構成するトランジスタのしきい値電圧の低下も一層進んでいる。このような技術的背景のなか、しきい値電圧の低下によって、ＭＯＳトランジスタのオフ動作の期間中におけるチャネルリーク電流（以下「オフリーク電流」という。）が増加しつつあるという問題が生じている。
【０００３】
即ち、下記特許文献１に開示されているように、トランジスタのしきい値電圧を下げると、一般にリーク阻止能力が低下してスタンバイ電流が増加する（特許文献１；段落番号０００６）。そのため、従来では、ＭＴ−ＣＭＯＳ（Multi-Threshold CMOS）と称されるしきい値電圧の異なるトランジスタを同一の半導体基板に形成する半導体製造プロセスを用いて高しきい値電圧のトランジスタと低しきい値電圧トランジスタとを混在させ、オフリーク電流を抑制したいところに、高しきい値トランジスタを用いることで、オフリーク電流の低減を可能にしていた（特許文献１；段落番号０００２〜０００６、図８、９）。
【０００４】
ところが、このように高しきい値トランジスタと低しきい値トランジスタとを半導体集積回路装置に混在させるには、高／低しきい値電圧の２レベルのトランジスタを同一の半導体基板上に形成する必要から製造プロセスにＭＴ−ＣＭＯＳ工程を要する。そのため、このようなＭＴ−ＣＭＯＳ工程を要しない単一のしきい値電圧のトランジスタにより半導体集積回路装置を構成した場合に比べると、高／低しきい値トランジスタを含んだ半導体集積回路装置は、設備面や品質面から製造コストの上昇を招き得る。
【０００５】
そこで、特許文献１に開示される技術では、このようなオフリーク電流を抑制したい回路のトランジスタとして、電力制御（スリープ制御）用トランジスタＱｘを低しきい値電圧を有するもので構成し、スリープ（スタンバイ）状態時には当該トランジスタＱｘのゲート端ＳＬの電位をＶＤＤの電位Ｖ１よりも高い電位Ｖ３に設定可能に構成する。
【０００６】
これにより、特許文献１では、当該トランジスタＱｘを強いカットオフ状態にし得るとともに当該半導体集積回路装置の全体を低しきい値トランジスタで構成可能にするため、ＭＴ−ＣＭＯＳ工程を要することなく「従来、高／低しきい値電圧の２レベルのトランジスタが必要であったＭＴ−ＣＭＯＳ回路と同等のリーク低減性能を低しきい値電圧のトランジスタだけで実現できる」としている（特許文献１；段落番号００１４〜００１７）。
【特許文献１】特開平８−３２１７６３号公報（第１頁〜第７頁、図１〜７）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１の開示技術によると、「論理回路群ＬＧＡのスタンバイ電流量を決定するオフリーク電流は、ｅｘｐ｛（−｜Ｖｇｓ｜−｜Ｖｔｘ｜）／Ａ｝（Ａは比例定数）で表される。この式からトランジスタＱｘのしきい値電圧｜Ｖｔｘ｜を小さくしても、トランジスタＱｘのゲートソース間電圧Ｖｇｓ分が効いているために、リーク電流が十分小さな値に抑えられ、従って論理回路群ＬＧＡのスタンバイ電流を遮断できることが分かる。」（特許文献１；段落番号００１７）としているが、半導体集積回路装置の駆動電源が小型電池等である場合には、電池自体の容量に制限があるため、トランジスタＱｘのオフリーク電流を極力抑えてスタンバイ時における消費電流をより少なくしたいという装置仕様からの要請も少なくない。
【０００８】
また、ユビキタスコンピューティングの進展に伴い、携帯端末等を駆動する電池自体の要求仕様も小型軽量化が顕著に進むことから、スタンバイ時におけるシステム全体の消費電流を削減する要請は、これからより一層高まるものと予想される。そのため、製造コストの上昇を招くことなく、上記特許文献１の開示技術によるものよりも、スタンバイ時におけるオフリーク電流のさらなる抑制が要求される可能性が高い。
【０００９】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、ＭＯＳトランジスタのオフ動作の期間中におけるチャネルリーク電流を抑制し得る半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、特許請求の範囲に記載の請求項１の半導体集積回路装置では、基準電位［Ｇnd］に対し＋４Ｖ以下の直流電位を駆動電圧［Ｖdd］として動作可能な半導体回路［１４ａ］を備えた半導体集積回路装置［１０］であって、オンオフ動作を決めるしきい値電圧［Ｖth］が前記基準電位［Ｇnd］に対し＋０．６Ｖ以下または−０．６Ｖ以上である低しきい値型のＭＯＳトランジスタ［ＬＰ１］であり、オン動作の期間中は前記半導体回路［１４ａ］への前記駆動電圧［Ｖdd］の供給を可能にし、オフ動作の期間中は前記半導体回路［１４ａ］への前記駆動電圧［Ｖdd］の供給を不能にするＭＯＳトランジスタ［ＬＰ１］と、前記ＭＯＳトランジスタ［ＬＰ１］が形成される半導体基板［ＳＵＢ］に、前記ＭＯＳトランジスタ［ＬＰ１］のオフ動作の期間中は前記駆動電圧［Ｖdd］よりも高い基板電圧［Ｖbs（＝Ｖcc）］を供給し得る基板電圧供給回路［２１］と、を備えることを技術的特徴とする。なお、［  ］内の数字等は、［発明を実施するための最良の形態］の欄で説明する符号に対応し得るものである（以下同じ）。
【００１１】
特許請求の範囲に記載の請求項２の半導体集積回路装置では、請求項１記載の半導体集積回路装置において、前記基板電圧［Ｖbs］は外部より供給され、前記外部より供給される基板電圧［Ｖbs（＝Ｖcc）］から前記駆動電圧［Ｖdd］を発生させる駆動電圧供給回路［２２］を備えることを技術的特徴とする。
【発明の効果】
【００１２】
請求項１の発明では、低しきい値型のＭＯＳトランジスタ［ＬＰ１］が形成される半導体基板［ＳＵＢ］に、ＭＯＳトランジスタ［ＬＰ１］のオフ動作の期間中は、駆動電圧［Ｖdd］よりも高い基板電圧［Ｖbs（＝Ｖcc）］が基板電圧供給回路［２１］により供給されるので、例えば、当該ＭＯＳトランジスタ［ＬＰ１］がＰチャネル型の場合、ＭＯＳトランジスタ［ＬＰ１］の基板電圧［Ｖbs（＝Ｖcc）］をソース電位［Ｖdd］よりも高くすることができる。また、例えば、当該ＭＯＳトランジスタ［ＬＰ１］がＮチャネル型の場合、ＭＯＳトランジスタ［ＬＰ１］の基板電圧［Ｖbs（＝Ｖcc）］をドレイン電位［Ｖdd］よりも高くすることができる。
【００１３】
これにより、ＭＯＳトランジスタ［ＬＰ１］の見かけ上のしきい値電圧［Ｖth］を高くすることができるので、ＭＯＳトランジスタ［ＬＰ１］のドレイン−ソース間において強い遮断状態を維持可能にする。したがって、基板電圧［Ｖbs］をソース電位［Ｖdd］よりも高くしない場合（図４に示す◇（白菱）印）に比べて、ＭＯＳトランジスタのオフ動作の期間中におけるチャネルリーク電流を抑制することができる（図４に示す○（白丸）印）。また、高しきい値トランジスタと低しきい値トランジスタとを半導体集積回路装置に混在させることなく、低しきい値電圧のトランジスタにより半導体集積回路装置を構成できるため、ＭＴ−ＣＭＯＳ工程を必要とせず、製造コストを低減することもできる。
【００１４】
請求項２の発明では、駆動電圧供給回路［２２］により、基板電圧［Ｖbs（Ｖcc）］から駆動電圧［Ｖdd］を発生させる。これにより、外部からは１種類の電源電圧［Ｖcc］を供給すれば、２種類（Ｖcc、Ｖdd）の電源電圧を供給する必要がない。したがって、２つの電源を用意する必要がなくなるので、半導体集積回路装置を含めたシステム構成を簡易にすることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の半導体集積回路装置の実施形態について図を参照して説明する。図１には、本実施形態に係る半導体集積回路装置１０の構成例が示され、図２には、比較例に係る半導体集積回路装置１００の構成例が示されている。まず、半導体集積回路装置１０の構成を図１に基づいて説明する。
【００１６】
図１に示すように、半導体集積回路装置１０は、主に、起動制御回路１２、論理回路１４ａ、１４ｂ、電源供給切替回路２０、駆動電圧供給回路２２から構成されており、外部よりバッテリ電圧Ｖccが供給される外部電源ライン１１ａには、起動制御回路１２および電源供給切替回路２０が接続され、駆動電圧供給回路２２よりレギュレータ電圧Ｖddが供給される内部電源ライン１１ｂには、論理回路１４ｂおよび電源供給切替回路２０が接続されている。なお、バッテリ電圧Ｖccは、例えば、直列に接続されたアルカリ電池２本（１．５Ｖ×２）により供給され、アースＧndに対して＋３Ｖに設定されている。
【００１７】
起動制御回路１２は、外部から入力される電源断信号Ｐ-OFFをトリガーにして、電源供給切替回路２０にスタンバイ信号ＳＴＢを送出し得るもので、このスタンバイ信号ＳＴＢとしてバッテリ電圧Ｖccと同電位の電圧を電源供給切替回路２０に印加し得るように構成されている。なお、本実施形態では、この起動制御回路１２を半導体集積回路装置１０に含めて構成しているが、これに限られず、例えば、半導体集積回路装置１０とは別体に起動制御回路１２を構成し、半導体集積回路装置１０に設けられたスタンバイ信号ＳＴＢの入力端子に当該スタンバイ信号ＳＴＢを入力し得るように半導体集積回路装置１０に接続する構成を採っても良い。
【００１８】
論理回路１４ａ，１４ｂは、低しきい値電圧のＭＯＳトランジスタ等で構成され、アース（基準電位）Ｇndに対し＋４Ｖ以下（例えば＋２Ｖ）の直流電位をレギュレータ電圧（駆動電圧）Ｖddとして動作可能なロジック回路である。この論理回路（半導体回路）１４ａは、半導体集積回路装置１０のスタンバイモード（起動制御回路１２からスタンバイ信号ＳＴＢが送出され半導体集積回路装置１０全体が停止し電源の投入に備えている状態）において、レギュレータ電圧Ｖddを０Ｖに設定、つまり電源断にしてもその後の動作に何ら問題を与えないもので、例えば、マイクロコンピュータを構成するＣＰＵ（制御装置、ＡＬＵ、プログラムカウンタ、各種レジスタ等）や入出力インターフェイスがこれに相当する。本実施形態では、内部電源ライン１１ｂを論理回路１４ａに接続することなく、電源供給切替回路２０を介してレギュレータ電圧Ｖddを供給可能に構成している。
【００１９】
これに対し、論理回路１４ｂは、半導体集積回路装置１０のスタンバイモードにおいて、レギュレータ電圧Ｖddを０Ｖ（電源断）に設定すると、保持すべき状態を失い得るもので、例えば、マイクロコンピュータを構成するＲＡＭ等の半導体メモリ装置がこれに相当する。このため、本実施形態では、電源供給切替回路２０を介することなく、直接、内部電源ライン１１ｂを論理回路１４ｂに接続してレギュレータ電圧Ｖddを供給可能にしている。なお、「低しきい値電圧のＭＯＳトランジスタ」とは、オンオフ動作を決めるしきい値電圧がアースＧndに対し＋０．６Ｖ以下（Ｎチャネルの場合）または−０．６Ｖ以上（Ｐチャネルの場合）であるエンハンスメント型のＭＯＳトランジスタのことである。
【００２０】
電源供給切替回路２０は、論理回路１４ａに対するレギュレータ電圧Ｖddの供給を制御し得るもので、ＭＯＳトランジスタＬＰ１と基板電圧供給回路２１とにより構成されている。なお、このＭＯＳトランジスタＬＰ１は、特許請求の範囲に記載の「ＭＯＳトランジスタ」に相当し得るものである。
【００２１】
ＭＯＳトランジスタＬＰ１は、オンオフ動作を決めるしきい値電圧ＶthがアースＧndに対し−０．６Ｖ以上（例えば−０．５Ｖ）のエンハンスメント型ＰチャネルＭＯＳトランジスタで、オン動作の期間中は論理回路１４ａへのレギュレータ電圧Ｖddの供給を可能にし、オフ動作の期間中は論理回路１４ａへのレギュレータ電圧Ｖddの供給を不能にする、半導体スイッチング素子である。具体的には、ＭＯＳトランジスタＬＰ１は、そのソース端子Ｓが内部電源ライン１１ｂ、そのドレイン端子Ｄが論理回路１４ａ、そのゲート端子Ｇが基板電圧供給回路２１、にそれぞれ接続されており、さらに後述する理由から、ＭＯＳトランジスタＬＰ１の半導体基板ＳＵＢには、基板電圧供給回路２１を構成するＭＯＳトランジスタＬＰ３のドレイン端子Ｄが接続されている。
【００２２】
基板電圧供給回路２１は、ＭＯＳトランジスタＬＰ１が形成される半導体基板ＳＵＢに、ＭＯＳトランジスタＬＰ１のオフ動作の期間中はレギュレータ電圧Ｖddよりも高いバッテリ電圧Ｖccを基板電圧Ｖbsとして供給し得るもので、ＭＯＳトランジスタＬＰ２、ＬＰ３およびインバータＩＮＶにより構成されている。これらのＭＯＳトランジスタＬＰ２、ＬＰ３も、前述したＭＯＳトランジスタＬＰ１と同様に、低しきい値電圧のエンハンスメント型ＰチャネルＭＯＳトランジスタで、ＭＯＳトランジスタＬＰ１の基板電圧Ｖbsを制御し得る半導体スイッチング素子である。
【００２３】
具体的には、ＭＯＳトランジスタＬＰ２は、そのソース端子Ｓが内部電源ライン１１ｂ、そのドレイン端子ＤがＭＯＳトランジスタＬＰ１の半導体基板ＳＵＢ、そのゲート端子Ｇが起動制御回路１２のスタンバイ信号ＳＴＢ出力、にそれぞれ接続されており、またＭＯＳトランジスタＬＰ３は、そのソース端子Ｓが外部電源ライン１１ａ、そのドレイン端子ＤがＭＯＳトランジスタＬＰ１の半導体基板ＳＵＢ、そのゲート端子ＧがインバータＩＮＶを介して起動制御回路１２のスタンバイ信号ＳＴＢ出力、にそれぞれ接続されている。
【００２４】
駆動電圧供給回路２２は、外部より供給されるバッテリ電圧Ｖccからレギュレータ電圧Ｖddを発生させるもので、基準電圧発生回路２２ａ、オペアンプＯＰ、ＭＯＳトランジスタＬＰ４および分圧抵抗Ｒ１，Ｒ２から構成されている。即ち、基準電圧発生回路２２ａの出力（基準電圧Ｖref ）をオペアンプＯＰの非反転端子に接続するとともにオペアンプＯＰの出力端子をＭＯＳトランジスタＬＰ４のゲート端子Ｇに接続する。このＭＯＳトランジスタＬＰ４のソース端子Ｓはバッテリ電圧Ｖccに接続されており、出力端子としてのドレイン端子Ｄには、アースＧnd間に直列接続された分圧抵抗Ｒ１，Ｒ２とオペアンプＯＰの反転入力端子とが接続されている。
【００２５】
これにより、分圧抵抗Ｒ１，Ｒ２による分圧出力がオペアンプＯＰの帰還入力になるので、基準電圧発生回路２２ａによる基準電圧Ｖref と分圧抵抗Ｒ１，Ｒ２による分圧とが一致するように、オペアンプＯＰの出力電圧が制御される。このため、オペアンプＯＰの出力電圧をゲート電圧とするＭＯＳトランジスタＬＰ４は、そのドレイン電圧（Ｖdd）を一定値に制御することが可能となり、レギュレータ電圧Ｖddを取り出すことができる。
【００２６】
このように半導体集積回路装置１０を構成することで、起動制御回路１２からスタンバイ信号ＳＴＢとしてバッテリ電圧Ｖccが入力されると、ＭＯＳトランジスタＬＰ２のゲート電位がバッテリ電圧Ｖccとほぼ同電位になり、ＭＯＳトランジスタＬＰ３のゲート電位がアースＧndとほぼ同電位になるため、ＭＯＳトランジスタＬＰ２がオフ状態、ＭＯＳトランジスタＬＰ３がオン状態、にそれぞれ移行する。これにより、ＭＯＳトランジスタＬＰ１の半導体基板ＳＵＢには、外部電源ライン１１ａからＭＯＳトランジスタＬＰ３を介してバッテリ電圧Ｖccが印加されるため、基板電圧Ｖbsはバッテリ電圧Ｖccとほぼ同電位になる。
【００２７】
一方、起動制御回路１２からスタンバイ信号ＳＴＢが出力されない場合には、ＭＯＳトランジスタＬＰ２のゲート電位がアースＧndとほぼ同電位になり、ＭＯＳトランジスタＬＰ３のゲート電位がバッテリ電圧Ｖccとほぼ同電位になるため、ＭＯＳトランジスタＬＰ２がオン状態、ＭＯＳトランジスタＬＰ３がオフ状態、にそれぞれ移行する。これにより、ＭＯＳトランジスタＬＰ１の半導体基板ＳＵＢには、内部電源ライン１１ｂからＭＯＳトランジスタＬＰ２を介してレギュレータ電圧Ｖddが印加されるため、基板電圧ＶbsはアースＧndとほぼ同電位になる。
【００２８】
これに対し、図２に示すように、比較例に係る半導体集積回路装置１００では、図１に示す電源供給切替回路２０と同様に、電源供給切替回路１２０に低しきい値電圧Ｖth（例えば０．５Ｖ）のＭＯＳトランジスタＬＰ１’を用いているが、ＭＯＳトランジスタＬＰ１’の半導体基板ＳＵＢは、内部電源ライン１１ｂに直接接続している。このため、他の構成部分は図１に示す電源供給切替回路２０と同様に構成されていても、論理回路１４ａに供給されるレギュレータ電圧Ｖddを制御するＭＯＳトランジスタＬＰ１’は、そのオフ状態において、基板電圧Ｖbsがバッテリ電圧Ｖccにまで上昇することなく、レギュレータ電圧Ｖddと同電位にしか設定されない。したがって、この電源供給切替回路１２０では、図１の電源供給切替回路２０に比べて、オフ状態のＭＯＳトランジスタＬＰ１’において強い遮断状態が作りにくくなるため、当該ＭＯＳトランジスタＬＰ１’のオフ動作の期間中におけるチャネルリーク電流、つまりオフリーク電流を抑制し難くしている。
【００２９】
ここで、本実施形態に係る半導体集積回路装置１０の電源供給切替回路２０の効果をより明確にするために行った計算機シミュレーション例を図３〜図５に基づいて説明する。なお、図３には、ＭＯＳトランジスタのゲート端子Ｇや半導体基板ＳＵＢの電位を変化させた場合におけるソース電流（ドレイン電流）の変動特性を計算機シミュレーションするのに用いたＭＯＳトランジスタ周辺の回路例が示されており、また図４には、当該シミュレーション結果が示されている。図４に示すシミュレーション結果の例は、ＭＯＳトランジスタのチャネル幅Ｗを２５μｍ、チャネル長Ｌを０．３５μｍ、温度Ｔｊを１２５℃にそれぞれ設定した場合のものである。
【００３０】
まず、図３(A) に示す本実施形態に係る電源供給切替回路２０のＭＯＳトランジスタＬＰ１の回路例によるシミュレーション結果（図４に示す○（白丸）印の特性）と、図３(B) に示すについて比較例に係る電源供給切替回路１２０のＭＯＳトランジスタＬＰ１’の回路例によるシミュレーション結果（図４に示す◇（白菱）印の特性）とを比較する。なお、いずれのＭＯＳトランジスタも、しきい値電圧Ｖthは０．５Ｖに設定されている。
【００３１】
本実施形態による電源供給切替回路２０は、そのＭＯＳトランジスタＬＰ１のゲート端子Ｇおよび半導体基板ＳＵＢの双方の電位をＶ２（＝バッテリ電圧Ｖcc）に設定しているのに対し（図３(A) ）、比較例による電源供給切替回路１２０はそのＭＯＳトランジスタＬＰ１’のゲート端子Ｇの電位のみをＶ２（＝バッテリ電圧Ｖcc）に設定し、半導体基板ＳＵＢの電位はソース端子Ｓと同様にＶ１（＝レギュレータ電圧Ｖdd）に設定している。
【００３２】
このため、図４に示すように、オフ状態のＭＯＳトランジスタにおいて、Ｖ１（＝Ｖdd）を２Ｖに固定し、Ｖ２（＝Ｖcc）を１．０Ｖ〜３．０Ｖに変化させたシミュレーションを図３(A) 、図３(B) の回路それぞれについて行うと、同ＭＯＳトランジスタの遮断状態の強弱から、◇（白菱）印のソース電流特性（一点鎖線のカーブ）の方が、○（白丸）印のソース電流特性（実線のカーブ）よりも常に上回る結果が得られる。つまり、本電源供給切替回路２０（○（白丸）印）の方が、電源供給切替回路１２０（◇（白菱）印）よりもオフリーク電流が減少していることがわかる（Ｖ２が２．０のとき、電源供給切替回路１２０は約３０ｎＡであるのに対し、電源供給切替回路２０は約８００ｐＡであるので、１／３０以下に減少している）。
【００３３】
なお、ＭＯＳトランジスタＬＰ１は、論理回路１４ａの電力供給用のものであるため、トランジスタのサイズ（チャネル幅Ｗ）は、論理回路１４ａの回路規模に応じた動作電流量に従って数百μｍ〜１０００μｍあるいは２０００μｍ以上必要となる。これにより、ＭＯＳトランジスタＬＰ１のオフリーク電流も大きくなるため、抑制効果は大きい。
【００３４】
参考のために、図２に示す電源供給切替回路１２０のＭＯＳトランジスタＬＰ１を高いしきい値電圧型のＭＯＳトランジスタＨＰ１に置き換えた場合の従来の回路例（図３(C) ）によるシミュレーション結果を図４に示す（図４に示す＋（十字）印の特性）。高しきい値電圧のＭＯＳトランジスタＨＰ１では、その周辺回路を図３(B) に示すものと同様に構成しても、ＭＯＳトランジスタＨＰ１のしきい値電圧Ｖth自体が高く設定されているため（例えば１．０Ｖ）、ＭＯＳトランジスタＨＰ１の遮断状態の強さから、＋（十字）印のソース電流特性（破線のカーブ）が得られている（Ｖ２が２．０のとき約４ｐＡ）。
【００３５】
一般に、エンハンスメント型のＰチャネルＭＯＳトランジスタでは、図５に示すように、しきい値電圧Ｖthが高くなるほどオフリーク電流を小さくすることができるため、図３(C) に示す従来の回路例の方が、他のもの（図３(A) 、図３(B) ）に比べてオフリーク電流の面については有利である。しかし、高しきい値電圧のＭＯＳトランジスタＨＰ１を用いると、［背景技術］の欄で述べたように、高しきい値電圧のＭＯＳトランジスタＨＰ１と低しきい値電圧のＭＯＳトランジスタＬＰ１等とを半導体集積回路装置内で混在させることになるため、半導体集積回路装置の製造プロセスにＭＴ−ＣＭＯＳ工程を要し、製造コストの上昇を招き得る。
【００３６】
そこで、本実施形態では、低しきい値電圧のＭＯＳトランジスタＬＰ１が形成される半導体基板ＳＵＢに、ＭＯＳトランジスタＬＰ１のオフ動作の期間中は、レギュレータ電圧Ｖddよりも高い基板電圧Ｖbsが電源供給切替回路２０の基板電圧供給回路２１により供給されるので、例えば、当該ＭＯＳトランジスタＬＰ１がＰチャネル型の場合、ＭＯＳトランジスタＬＰ１の基板電圧Ｖbs（＝Ｖcc）をソース電位（Ｖdd）よりも高くすることができる。これにより、ＭＯＳトランジスタＬＰ１の見かけ上のしきい値電圧Ｖthを高くすることができるので、ＭＯＳトランジスタＬＰ１のドレインＤ−ソースＳ間において強い遮断状態を維持可能にする。
【００３７】
したがって、基板電圧Ｖbsをソース電位Ｖddよりも高くしない場合（図４に示す◇（白菱）印）に比べて、ＭＯＳトランジスタＬＰ１のオフ動作の期間中におけるチャネルリーク電流を抑制することができる（図４に示す○（白丸）印）。また、高しきい値電圧のＭＯＳトランジスタと低しきい値電圧のＭＯＳトランジスタとを半導体集積回路装置１０に混在させることなく、低しきい値電圧のＭＯＳトランジスタにより半導体集積回路装置１０を構成できるため、ＭＴ−ＣＭＯＳ工程を必要とせず、製造コストを低減することもできる。
【００３８】
また、本実施形態に係る電源供給切替回路２０では、外部から供給されるバッテリ電圧Ｖccを駆動電圧供給回路２２によりレギュレータ電圧Ｖddを発生させている。これにより、外部からは１種類の電源電圧（バッテリ電圧Ｖcc）を供給すれば、２種類（Ｖcc、Ｖdd）の電源電圧を供給する必要がない。したがって、２つの電源を用意する必要がなくなるので、半導体集積回路装置１０を含めたシステム構成を簡易にすることができる。なお、バッテリ電圧Ｖccの降下に伴って低下するレギュレータ電圧Ｖddの変動例が図６に示されている。この図６の例によると、定格３Ｖのバッテリ電圧Ｖccが約２．１Ｖ以下に減少すると、駆動電圧供給回路２２によるレギュレータ電圧Ｖddが急激に低下するが（図６に示す破線時間）、それ以前は安定したレギュレータ電圧Ｖdd（＝２Ｖ）を供給可能であることがわかる。
【００３９】
なお、ＭＯＳトランジスタＬＰ１は、例えば、Ｎチャネル型にしても良い。この場合、ＭＯＳトランジスタＬＰ１の基板電圧Ｖbsをドレイン電位Ｖddよりも高くすることで、上述の電源供給切替回路２０と同様の作用および効果を得ることができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態に係る半導体集積回路装置の構成例を示す回路図である。
【図２】比較例に係る半導体集積回路装置の構成例を示す回路図である。
【図３】計算機シミュレーションした回路例を示すもので、図３(A) は図１に示す電源供給切替回路２０による回路例、図３(B) は図２に示す電源供給切替回路１２０による回路例、図３(C) は図３(B) に示すＭＯＳトランジスタＬＰ１を高いしい値電圧型のＭＯＳトランジスタＨＰ１に置き換えた場合の従来の回路例、をそれぞれ示す。
【図４】図３に示す各回路例の計算機シミュレーション結果を示すソース電流の特性図である。
【図５】エンハンスメント型のＰチャネルＭＯＳトランジスタのオフリーク電流の特性例である。
【図６】バッテリ電圧Ｖccの減少に対するレギュレータ電圧Ｖddの変化例を示す特性図である。
【符号の説明】
【００４１】
１０…半導体集積回路装置
１１ａ…外部電源ライン
１１ｂ…内部電源ライン
１２…起動制御回路
１４ａ…論理回路（半導体回路）
１４ｂ…論理回路
２０…電源供給切替回路
２１…基板電圧供給回路
２２…駆動電圧供給回路
２２ａ…基準電圧発生回路
Ｇnd…アースＧnd（基準電位）
ＬＰ１、ＬＰ２、ＬＰ３、ＬＰ４…ＭＯＳトランジスタ
ＯＰ…オペアンプ
Ｒ１、Ｒ２…分圧抵抗
ＳＵＢ…半導体基板
Ｖbs…基板電圧
Ｖcc…バッテリ電圧
Ｖdd…レギュレータ電圧（駆動電圧）
Ｖth…しきい値電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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