(57)【要約】【課題】  本発明は、データの読み出しを高速に行うことができると共に、消費電力を低減することができる半導体記憶装置及びそのデータ読み出し方法を提供する。【解決手段】  メモリセルＭＣからデータが読み出され、第１及び第２のビット線ＢＬ及び／ＢＬのうち、一方のビット線の電位が、第１の電位から当該第１の電位より低い第２の電位に変化したことを検出すると、他方のビット線の電位を第２の電位から第１の電位に変化させるビット線プリチャージ部２０と、データの読み出し時に、第１及び第２のビット線ＢＬ及び／ＢＬのうち、選択している一方のビット線の電位が第１の電位から第２の電位に変化した場合には、次にデータを読み出す際には、他方のビット線を選択し、選択している一方のビット線の電位が第１の電位を維持する場合には、次にデータを読み出す際にも、一方のビット線を選択している状態を維持するビット線選択部３０とを備える。【選択図】  図１
2006252634.tif 000002
【特許請求の範囲】
【請求項１】
第１のデータ及び第２のデータからなるデータを保持するメモリセルが、少なくともカラム方向に沿って複数配置されたメモリセルアレイと、
前記メモリセルアレイにおけるロウ方向に沿って配置され、前記メモリセルに接続された複数のワード線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、前記メモリセルに接続され、前記データの読み出し時には、前記メモリセルから前記第１のデータが読み出される第１のビット線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、前記メモリセルに接続され、前記データの読み出し時には、前記メモリセルから前記第２のデータが読み出される第２のビット線と、
前記メモリセルから前記データが読み出され、前記第１及び第２のビット線のうち、一方のビット線の電位が、第１の電位から当該第１の電位より低い第２の電位に変化したことを検出すると、他方のビット線の電位を前記第２の電位から前記第１の電位に変化させるビット線プリチャージ部と、
前記データの読み出し時に、前記第１及び第２のビット線のうち、選択している前記一方のビット線の電位が前記第１の電位から前記第２の電位に変化した場合には、次に前記データを読み出す際には、前記他方のビット線を選択し、選択している前記一方のビット線の電位が前記第１の電位を維持する場合には、次に前記データを読み出す際にも、前記一方のビット線を選択している状態を維持するビット線選択部と
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記ビット線プリチャージ部は、
電源端子と第１のビット線との間に、ソース、ドレインが接続された第１の充電用トランジスタと、
前記第１の充電用トランジスタのゲートと前記第２のビット線の間に接続され、前記第２のビット線の電位が、前記第１の電位から前記第２の電位に変化したことを検出すると、所定幅のパルスを有する第２のプリチャージ信号を発生させ、これを前記第１の充電用トランジスタのゲートに出力することにより、前記第１の充電用トランジスタをオン状態にする第２のパルス発生部と、
前記電源端子と第２のビット線との間に、ソース、ドレインが接続された第２の充電用トランジスタと、
前記第２の充電用トランジスタのゲートと前記第１のビット線の間に接続され、前記第１のビット線の電位が、前記第１の電位から前記第２の電位に変化したことを検出すると、所定幅のパルスを有する第１のプリチャージ信号を発生させ、これを前記第２の充電用トランジスタのゲートに出力することにより、前記第２の充電用トランジスタをオン状態にする第１のパルス発生部と
を備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ビット線選択部は、
前記第１及び第２のビット線のうち、選択信号に基づいて所望のビット線を選択する選択回路と、
前記選択回路によって選択されている前記ビット線の電位に応じた信号を所定時間遅延させることにより、前記選択信号を生成し前記選択回路に与える遅延回路と
を備えることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
第１のデータ及び第２のデータからなるデータを保持するメモリセルが、少なくともカラム方向に沿って複数配置されたメモリセルアレイと、
前記メモリセルアレイにおけるロウ方向に沿って配置され、前記メモリセルに接続された複数のワード線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、前記メモリセルに接続され、前記データの読み出し時には、前記メモリセルから前記第１のデータが読み出される第１のビット線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、前記メモリセルに接続され、前記データの読み出し時には、前記メモリセルから前記第２のデータが読み出される第２のビット線とを有する半導体記憶装置から前記データを読み出す際に、
前記メモリセルから前記データが読み出され、前記第１及び第２のビット線のうち、一方のビット線の電位が、第１の電位から当該第１の電位より低い第２の電位に変化したことを検出すると、他方のビット線の電位を前記第２の電位から前記第１の電位に変化させるステップと、
前記データの読み出し時に、前記第１及び第２のビット線のうち、選択している前記一方のビット線の電位が前記第１の電位から前記第２の電位に変化した場合には、次に前記データを読み出す際には、前記他方のビット線を選択し、選択している前記一方のビット線の電位が前記第１の電位を維持する場合には、次に前記データを読み出す際にも、前記一方のビット線を選択している状態を維持するステップと、
選択した前記一方又は他方のビット線から前記第１又は第２のデータを読み出すステップと
を備えることを特徴とする半導体記憶装置のデータ読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びそのデータ読み出し方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの高機能化に伴って、当該ＬＳＩに内蔵されるＳＲＡＭを高速化することが求められている。
【０００３】
ＳＲＡＭは、マトリクス状に配置されたメモリセルを有し、当該メモリセルは、ロウ方向に沿って配置されたワード線に接続されると共に、カラム方向に沿って配置された１対のビット線にそれぞれ接続され、２つのデータを組にして記憶する。
【０００４】
このメモリセルからデータを読み出す際には、まず予め１対のビット線を充電（すなわちプリチャージ）することにより、当該１対のビット線の電位をいずれも“Ｈ”レベルにする。
【０００５】
そして、ワード線の電位を“Ｈ”レベルにして活性化すると、メモリセルに保持されている２つのデータが１対のビット線それぞれに読み出される。
【０００６】
その際、データ“０”が読み出されたビット線は、当該ビット線が放電されることにより、“Ｈ”レベルから“Ｌ”レベルに変化するのに対して、データ“１”が読み出されたビット線は、当該ビット線が放電されることはなく、“Ｈ”レベルを維持する。
【０００７】
その後、これら１対のビット線それぞれから検出される電位レベルに応じた信号を出力することにより、メモリセルに保持されているデータを読み出す。
【０００８】
このようにしてメモリセルからデータが読み出されると、ワード線の電位を“Ｌ”レベルにした後、電位が“Ｌ”レベルに変化したビット線を充電することにより、１対のビット線の電位をいずれも“Ｈ”レベルにする。
【０００９】
このように、読み出し対象のメモリセルからデータを読み出した後、次の読み出し対象のメモリセルからデータを読み出す前に、ビット線に電荷を充電するための時間を確保する必要があり、このためＳＲＡＭの高速化を図ることができないという問題があった。
【００１０】
また、メモリセルからデータを読み出す毎に、電位が“Ｌ”レベルに変化したビット線を充電する必要があるため、消費電力が大きくなるという問題があった。
【００１１】
以下、ＳＲＡＭのデータ読み出しに関する文献名を記載する。
【特許文献１】特開平１１−５３８８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、データの読み出しを高速に行うことができると共に、消費電力を低減することができる半導体記憶装置及びそのデータ読み出し方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様による半導体記憶装置によれば、
第１のデータ及び第２のデータからなるデータを保持するメモリセルが、少なくともカラム方向に沿って複数配置されたメモリセルアレイと、
前記メモリセルアレイにおけるロウ方向に沿って配置され、前記メモリセルに接続された複数のワード線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、前記メモリセルに接続され、前記データの読み出し時には、前記メモリセルから前記第１のデータが読み出される第１のビット線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、前記メモリセルに接続され、前記データの読み出し時には、前記メモリセルから前記第２のデータが読み出される第２のビット線と、
前記メモリセルから前記データが読み出され、前記第１及び第２のビット線のうち、一方のビット線の電位が、第１の電位から当該第１の電位より低い第２の電位に変化したことを検出すると、他方のビット線の電位を前記第２の電位から前記第１の電位に変化させるビット線プリチャージ部と、
前記データの読み出し時に、前記第１及び第２のビット線のうち、選択している前記一方のビット線の電位が前記第１の電位から前記第２の電位に変化した場合には、次に前記データを読み出す際には、前記他方のビット線を選択し、選択している前記一方のビット線の電位が前記第１の電位を維持する場合には、次に前記データを読み出す際にも、前記一方のビット線を選択している状態を維持するビット線選択部と
を備えることを特徴とする。
【００１４】
また本発明の一態様による半導体記憶装置のデータ読み出し方法によれば、
第１のデータ及び第２のデータからなるデータを保持するメモリセルが、少なくともカラム方向に沿って複数配置されたメモリセルアレイと、
前記メモリセルアレイにおけるロウ方向に沿って配置され、前記メモリセルに接続された複数のワード線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、前記メモリセルに接続され、前記データの読み出し時には、前記メモリセルから前記第１のデータが読み出される第１のビット線と、
前記メモリセルアレイにおけるカラム方向に沿って配置され、前記メモリセルに接続され、前記データの読み出し時には、前記メモリセルから前記第２のデータが読み出される第２のビット線とを有する半導体記憶装置から前記データを読み出す際に、
前記メモリセルから前記データが読み出され、前記第１及び第２のビット線のうち、一方のビット線の電位が、第１の電位から当該第１の電位より低い第２の電位に変化したことを検出すると、他方のビット線の電位を前記第２の電位から前記第１の電位に変化させるステップと、
前記データの読み出し時に、前記第１及び第２のビット線のうち、選択している前記一方のビット線の電位が前記第１の電位から前記第２の電位に変化した場合には、次に前記データを読み出す際には、前記他方のビット線を選択し、選択している前記一方のビット線の電位が前記第１の電位を維持する場合には、次に前記データを読み出す際にも、前記一方のビット線を選択している状態を維持するステップと、
選択した前記一方又は他方のビット線から前記第１又は第２のデータを読み出すステップと
を備えることを特徴とする。
【発明の効果】
【００１５】
本発明の半導体記憶装置及びそのデータ読み出し方法によれば、データの読み出しを高速に行うことができると共に、消費電力を低減することができる。  
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を参照して説明する。
【００１７】
図１に、本発明の実施の形態によるＳＲＡＭ１０の構成を示す。ＳＲＡＭ１０のメモリセルアレイＣＡは、メモリセルＭＣがマトリクス状に配置されており、当該メモリセルＭＣは、ロウ方向に沿って配置されたワード線ＷＬに接続されると共に、カラム方向に沿って配置された１対のビット線ＢＬ及び／ＢＬにそれぞれ接続されている。なお、本実施の形態の場合、ビット線ＢＬ及び／ＢＬは、読み出し用のビット線であり、図示しない書き込み用のビット線を別途設けることにより、データを読み出す際に、メモリセルＭＣのデータが破壊されることを防止する。またメモリセルＭＣは、少なくともカラム方向に沿って複数配置されていれば良い。
【００１８】
図２に示すように、メモリセルＭＣは、例えばフルＣＭＯＳ型と呼ばれるものであり、ＣＭＯＳインバータ（以下、これをインバータと呼ぶ）ＩＮＶ１０及びＩＮＶ２０と、トランジスタＴｒ５０及びＴｒ６０とからなる。
【００１９】
インバータＩＮＶ１０は、ＮＭＯＳトランジスタＴｒ１０のドレインとＰＭＯＳトランジスタＴｒ２０のドレインを接続すると共に、ＮＭＯＳトランジスタＴｒ１０のソースをグランドＧＮＤに接続し、ＰＭＯＳトランジスタＴｒ２０のソースを電源端子ＶＤＤに接続することにより形成される。
【００２０】
インバータＩＮＶ２０も、インバータＩＮＶ１０と同様に、ＮＭＯＳトランジスタＴｒ３０のドレインとＰＭＯＳトランジスタＴｒ４０のドレインを接続すると共に、ＮＭＯＳトランジスタＴｒ３０のソースをグランドＧＮＤに接続し、ＰＭＯＳトランジスタＴｒ４０のソースを電源端子ＶＤＤに接続することにより形成される。
【００２１】
ＮＭＯＳトランジスタＴｒ１０のドレインとＰＭＯＳトランジスタＴｒ２０のドレインとの接続点である左ノードＮＬは、ＮＭＯＳトランジスタＴｒ３０のゲートとＰＭＯＳトランジスタ４０のゲートとに接続されると共に、トランジスタＴｒ５０の一端に接続されている。トランジスタＴｒ５０の他端は、読み出し用のビット線ＢＬに接続され、そのゲートはワード線ＷＬに接続されている。
【００２２】
一方、ＮＭＯＳトランジスタＴｒ３０のドレインとＰＭＯＳトランジスタＴｒ４０のドレインとの接続点である右ノードＮＲは、ＮＭＯＳトランジスタＴｒ１０のゲートとＰＭＯＳトランジスタ２０のゲートとに接続されると共に、トランジスタＴｒ６０の一端に接続されている。トランジスタＴｒ６０の他端は、読み出し用のビット線／ＢＬに接続され、そのゲートは、ワード線ＷＬに接続されている。
【００２３】
このメモリセルＭＣにデータを書き込む際には、まずワード線ＷＬの電位を“Ｈ”レベルにして、トランジスタＴｒ５０及びＴｒ６０に相当する書き込み用の２つのトランジスタをオン状態にする。
【００２４】
その際、ビット線ＢＬ側に配置されている書き込み用のビット線（図示せず）の電位を“Ｈ”レベルにすると共に、ビット線／ＢＬ側に配置されている書き込み用のビット線（図示せず）の電位を“Ｌ”レベルにした場合には、ＮＭＯＳトランジスタＴｒ１０はオフ状態になると共に、ＰＭＯＳトランジスタＴｒ２０はオン状態になり、ＮＭＯＳトランジスタＴｒ３０はオン状態になると共に、ＰＭＯＳトランジスタＴｒ４０はオフ状態になる。
【００２５】
これにより、左ノードＮＬは、ＰＭＯＳトランジスタＴｒ２０を介して電源端子ＶＤＤに接続されると共に、右ノードＮＲは、ＮＭＯＳトランジスタＴｒ３０を介してグランドＧＮＤに接続される。
【００２６】
このようにして、メモリセルＭＣの左ノードＮＬにデータ“１”を書き込むと共に、右ノードＮＲにデータ“０”を書き込むことにより、メモリセルＭＣにデータ“１”を書き込む。
【００２７】
これに対して、ビット線ＢＬ側に配置されている書き込み用のビット線（図示せず）の電位を“Ｌ”レベルにすると共に、ビット線／ＢＬ側に配置されている書き込み用のビット線（図示せず）の電位を“Ｈ”レベルにした場合には、ＮＭＯＳトランジスタＴｒ１０はオン状態になると共に、ＰＭＯＳトランジスタＴｒ２０はオフ状態になり、ＮＭＯＳトランジスタＴｒ３０はオフ状態になると共に、ＰＭＯＳトランジスタＴｒ４０はオン状態になる。
【００２８】
これにより、左ノードＮＬは、ＮＭＯＳトランジスタＴｒ１０を介してグランドＧＮＤに接続されると共に、右ノードＮＲは、ＰＭＯＳトランジスタＴｒ４０を介して電源端子ＶＤＤに接続される。
【００２９】
このようにして、メモリセルＭＣの左ノードＮＬにデータ“０”を書き込むと共に、右ノードＮＲにデータ“１”を書き込むことにより、メモリセルＭＣにデータ“０”を書き込む。
【００３０】
そして、ワード線ＷＬの電位を“Ｌ”レベルにして、トランジスタＴｒ５０及びＴｒ６０に相当する書き込み用の２つのトランジスタをオフ状態にすることにより、左ノードＮＬ及び右ノードＮＲに書き込まれたデータを保持する。
【００３１】
ところで、本実施の形態の場合、メモリセルＭＣからデータを読み出す際には、ビット線ＢＬ及び／ＢＬの両方からデータを読み出すのではなく、当該ビット線ＢＬ及び／ＢＬのうち、いずれか一方のビット線を選択し、当該選択したビット線のみからデータを読み出す。
【００３２】
データの読み出しは、選択された読み出し対象のビット線の電位が“Ｈ”レベルであることを前提として、ワード線ＷＬの電位を“Ｈ”レベルにしトランジスタＴｒ５０及びＴｒ６０をオン状態にしたときに、当該読み出し対象のビット線の電位が“Ｈ”レベルから“Ｌ”レベルルに変化するか否かを検出することにより行う。
【００３３】
ここで、読み出し対象のビット線として、例えばビット線ＢＬが選択されている場合の読み出し動作について説明する。
【００３４】
メモリセルＭＣのノードＮＬにデータ“０”が書き込まれている場合には、ワード線ＷＬの電位を“Ｈ”レベルにしてトランジスタＴｒ５０をオン状態にすると、ビット線ＢＬがトランジスタＴｒ５０及びＮＭＯＳトランジスタＴｒ１０を介してグランドＧＮＤに放電され、ビット線ＢＬの電位が“Ｈ”レベルから“Ｌ”レベルに変化する。このビット線ＢＬの電位の変化を検出することにより、データ“０”が読み出される。
【００３５】
これに対して、ノードＮＬにデータ“１”が書き込まれている場合には、ワード線ＷＬの電位を“Ｈ”レベルにしてトランジスタＴｒ５０をオン状態にすると、ビット線ＢＬとインバータＩＮＶ１０の電源端子ＶＤＤとの間が導通状態になるが、ビット線ＢＬの電位は電源端子ＶＤＤの電位と同電位であるため、ビット線ＢＬが放電されことはなく、ビット線ＢＬの電位は“Ｈ”レベルを維持する。このビット線ＢＬの電位を検出することにより、データ“１”が読み出される。
【００３６】
なお、読み出し対象のビット線として、ビット線／ＢＬが選択されている場合の読み出し動作は、ビット線ＢＬの場合と同様であるので説明を省略する。
【００３７】
プリチャージ回路２０は、読み出し対象のビット線の電位が“Ｈ”レベルであって、かつ非読み出し対象のビット線の電位が“Ｌ”レベルである場合に、読み出し対象のビット線の電位が“Ｈ”レベルから“Ｌ”レベルに変化したことを検出すると、非読み出し対象のビット線に電荷を充電（すなわちプリチャージ）することにより、次にデータを読み出す際に選択されるビット線の電位を“Ｌ”レベルから“Ｈ”レベルに変化させる。
【００３８】
ビット線選択回路３０は、選択している一方のビット線の電位が“Ｈ”レベルから“Ｌ”レベルに変化した場合には、次にデータを読み出す際、読み出し対象のビット線を、他方のビット線に切り換え、選択している一方のビット線の電位が“Ｈ”レベルを維持している場合には、当該一方のビット線を選択している状態を維持する。
【００３９】
このようにビット線選択回路３０は、現在選択しているビット線の電位に応じて、次にデータを読み出す読み出し対象のビット線を選択する。
【００４０】
読み出し回路４０は、センスアンプなどを有し、ビット線選択回路３０によって選択されているビット線の電位を所定レベルに増幅することにより、選択されたビット線の電位の変化に応じた出力信号を生成し、これを外部に出力する。
【００４１】
因みに、ロウデコーダ５０は、データの読み書きの際、読み書きの対象であるメモリセルＭＣが接続されているワード線ＷＬを選択し、当該選択したワード線ＷＬの電位を“Ｈ”レベルにする。
【００４２】
図３に、ＳＲＡＭ１０のデータ読み出し動作におけるタイミングチャートの一例を示す。この図３に示すように、ビット線ＢＬの電位が“Ｈ”レベルであると共に、ビット線／ＢＬの電位が“Ｌ”レベルであって、読み出し回路４０の出力信号ＯＵＴとしてデータ“１”が読み出されている場合に、所望のワード線ＷＬの電位が“Ｈ”レベルにされると、ビット線ＢＬが放電され、当該ビット線ＢＬの電位が“Ｈ”レベルから“Ｌ”レベルに変化する（時点ｔ１〜ｔ２）。
【００４３】
プリチャージ回路２０は、ビット線ＢＬの電位が所定の閾値より低くなることにより、ビット線ＢＬの電位が“Ｈ”レベルから“Ｌ”レベルに変化したことを検出すると、ビット線／ＢＬを充電し、その結果、ビット線／ＢＬの電位は“Ｌ”レベルから“Ｈ”レベルに変化する。
【００４４】
読み出し回路４０の出力信号ＯＵＴは、ビット線選択回路３０によって選択されているビット線ＢＬの電位の変化に応じて、データ“１”からデータ“０”に変化する。その後、当該ワード線ＷＬの電位を“Ｈ”レベルから“Ｌ”レベルに変化させる。
【００４５】
そして、次の読み出し対象のメモリセルＭＣが接続されているワード線ＷＬの電位を“Ｈ”レベルにすると、読み出し対象のビット線として、ビット線／ＢＬが選択される（時点ｔ２〜ｔ３）。
【００４６】
この場合、ビット線／ＢＬが放電されず、ビット線／ＢＬの電位は、“Ｈ”レベルを維持することにより、出力信号ＯＵＴはデータ“０”を維持する。その後、当該ワード線の電位を“Ｈ”レベルから“Ｌ”レベルに変化させる。
【００４７】
次の読み出し対象のメモリセルＭＣが接続されているワード線の電位を“Ｈ”レベルにする（時点ｔ３）。その際、ビット線選択回路３０は、読み出し対象のビット線として、ビット線／ＢＬが選択されている状態を維持する。
【００４８】
この場合、ビット線／ＢＬが放電され、ビット線／ＢＬの電位は、“Ｈ”レベルから“Ｌ”レベルに変化する。プリチャージ回路２０は、ビット線／ＢＬの電位が所定の閾値より低くなることにより、ビット線／ＢＬの電位が“Ｈ”レベルから“Ｌ”レベルに変化したことを検出すると、ビット線ＢＬを充電し、その結果、ビット線ＢＬの電位は“Ｌ”レベルから“Ｈ”レベルに変化する。
【００４９】
出力信号ＯＵＴは、ビット線選択回路３０によって選択されているビット線／ＢＬの電位の変化に応じて、データ“０”からデータ“１”に変化する。その後、当該ワード線ＷＬの電位を“Ｈ”レベルから“Ｌ”レベルに変化させる。
【００５０】
ここで図４に、比較例として、読み出し対象のメモリセルＭＣが接続されているワード線ＷＬの電位を“Ｈ”レベルにする前に、予めビット線ＢＬ及び／ＢＬの電位をいずれも“Ｈ”レベルにしておき、ビット線ＢＬ及び／ＢＬそれぞれの電位が“Ｈ”レベルから“Ｌ”レベルに変化するか否かを検出することにより、データを読み出す場合におけるタイミングチャートを示す。
【００５１】
この比較例の場合、サイクルタイム中に、電位が“Ｌ”レベルに変化したビット線ＢＬを充電し、当該ビット線ＢＬの電位を“Ｈ”レベルにするためのプリチャージ時間を確保する必要がある。
【００５２】
またこの比較例の場合、データの読み出しを行う毎に、ビット線ＢＬ及び／ＢＬのうち、いずれか一方のビット線において、放電と充電が必ず行われるため、消費電力が大きくなる。
【００５３】
これに対して、本実施の形態によれば、現在読み出し対象のビット線からデータを読み出している間に、次に読み出し対象となるビット線を充電することにより、サイクルタイム中にプリチャージ時間を別途確保する必要がなく、その分、サイクルタイムを短縮してデータの読み出しを高速に行うことができる。
【００５４】
また、本実施の形態によれば、メモリセルＭＣから読み出し対象のビット線にデータが読み出された結果、当該ビット線の電位が“Ｈ”レベルを維持する場合には、ビット線ＢＬ及び／ＢＬそれぞれに対して充電や放電を行う必要がなく、その分、消費電力を低減することができる。
【００５５】
ここで図５に、プリチャージ回路２０の構成を示す。プリチャージ回路２０は、パルス発生器１００及び１１０と、ＰＭＯＳトランジスタＴｒ１００及びＴｒ１１０とからなる。
【００５６】
パルス発生器１００は、ビット線ＢＬに接続されると共に、ＰＭＯＳトランジスタＴｒ１００のゲートに接続される。ＰＭＯＳトランジスタＴｒ１００の一端は、電源に接続されると共に、他端はビット線／ＢＬに接続されている。
【００５７】
パルス発生器１１０は、ビット線／ＢＬに接続されると共に、ＰＭＯＳトランジスタＴｒ１１０のゲートに接続される。ＰＭＯＳトランジスタＴｒ１１０の一端は、電源に接続されると共に、他端はビット線ＢＬに接続されている。
【００５８】
図６に、パルス発生器１００の構成を示し、図７に、パルス発生器１００におけるプリチャージ動作のタイミングチャートの一例を示す。インバータ１２０は、ビット線ＢＬの電位が“Ｈ”レベルであって、出力信号ＩＮＡとして“Ｌ”レベルを出力している場合に、当該ビット線ＢＬが放電され、ビット線ＢＬの電位が所定の閾値より低くなると、当該閾値より低くなるタイミングで、出力信号ＩＮＡを“Ｌ”レベルから“Ｈ”レベルに変化させ、これをＮＡＮＤ回路１６０に出力する（時点ｔ１〜ｔ２）。
【００５９】
インバータ１３０〜１５０は、出力信号ＩＮＡの電位レベルを反転すると共に、所定時間だけ遅延させることにより、立ち下がりタイミングが出力信号ＩＮＡの立ち上がりタイミングより所定時間だけ遅延した出力信号ＩＮＢを生成し、これをＮＡＮＤ回路１６０に出力する（時点ｔ１〜ｔ２）。
【００６０】
ＮＡＮＤ回路１６０は、出力信号ＩＮＡ及びＩＮＢの否定的論理積を演算することにより、パルス化されたプリチャージ信号ＰＲＥを生成する。ＮＡＮＤ回路１６０は、このプリチャージ信号ＰＲＥをＰＭＯＳトランジスタＴｒ１００のゲートに出力し、当該ＰＭＯＳトランジスタＴｒ１００をオン状態にすることにより、ビット線ＢＬの電位が“Ｈ”レベルから“Ｌ”レベルに変化した場合に、パルス幅の間、ビット線／ＢＬを充電して、当該ビット線／ＢＬの電位を“Ｌ”レベルから“Ｈ”レベルに変化させる（時点ｔ１〜ｔ２）。
【００６１】
このように、プリチャージ信号をパルス化して一定時間だけ充電することにより、ビット線／ＢＬに電荷を充電し続け、次にデータを読み出す際に、ビット線／ＢＬの電位が“Ｈ”レベルから“Ｌ”レベルに変化することを検出できなくなることを回避することができる。
【００６２】
なお、パルス発生器１１０も、パルス発生器１００と同様の構成を有すると共に、同様のプリチャージ動作を行う。
【００６３】
図８に、ビット線選択回路３０の構成を示す。ビット線ＢＬには、インバータ２００及び２１０を介して、ＮＭＯＳトランジスタ２００及びＰＭＯＳトランジスタ２１０を並列に接続したトランスファー・ゲートＴＧ１０の入力側が接続されている。
【００６４】
一方、ビット線／ＢＬには、インバータ２２０を介して、ＮＭＯＳトランジスタ２２０及びＰＭＯＳトランジスタ２３０を並列に接続したトランスファー・ゲートＴＧ２０の入力側が接続されている。
【００６５】
トランスファー・ゲートＴＧ１０の出力側は、トランスファー・ゲートＴＧ２０の出力側に接続されると共に、Ｄフリップフロップ２３０の入力側に接続されている。Ｄフリップフロップ２３０の出力側は、ＮＭＯＳトランジスタＴｒ２００のゲートに接続されると共に、ＰＭＯＳトランジスタＴｒ２３０のゲートに接続されている。また、Ｄフリップフロップ２３０の出力側は、インバータ２４０を介して、ＰＭＯＳトランジスタＴｒ２１０のゲートに接続されると共に、ＮＭＯＳトランジスタＴｒ２２０のゲートに接続されている。
【００６６】
Ｄフリップフロップ２３０は、クロック信号ＣＬＫが与えられたタイミングにおける出力信号ＳＥＯの電位レベルを記憶することにより、次のクロック信号ＣＬＫが与えられるタイミングまで、その電位レベルに応じたセレクト信号ＳＥＬを、ＮＭＯＳトランジスタＴｒ２００及びＰＭＯＳトランジスタＴｒ２３０のゲートに出力すると共に、当該セレクト信号ＳＥＬを反転させたセレクト信号／ＳＥＬを、ＰＭＯＳトランジスタＴｒ２１０及びＮＭＯＳトランジスタＴｒ２２０のゲートに出力する。
【００６７】
図９に、ビット線選択回路３０におけるビット線選択動作のタイミングチャートの一例を示す。まずセレクト信号ＳＥＬが“Ｈ”レベルであって、かつセレクト信号／ＳＥＬが“Ｌ”レベルである場合には、トランスファー・ゲートＴＧ１０が導通状態になることにより、読み出し対象のビット線としてビット線ＢＬが選択される。
【００６８】
この場合、ビット線ＢＬの電位が“Ｈ”レベルであって、かつビット線／ＢＬの電位が“Ｌ”レベルである場合には、ビット線選択回路３０の出力信号ＳＥＯとして、データ“Ｈ”レベルが出力される（時点ｔ１）。
【００６９】
この状態において、ビット線ＢＬが放電され、ビット線ＢＬの電位が所定の閾値より低くなると、当該閾値より低くなるタイミングで、出力信号ＳＥＯは、“Ｈ”レベルから“Ｌ”レベルに変化する（時点ｔ１〜ｔ２）。
【００７０】
セレクト信号ＳＥＬは、Ｄフリップフロップ２３０にクロック信号ＣＬＫが与えられたタイミングで、“Ｈ”レベルから“Ｌ”レベルに変化にすると共に、セレクト信号／ＳＥＬは、当該タイミングで、“Ｌ”レベルから“Ｈ”レベルに変化する（時点ｔ２〜ｔ３）。
【００７１】
これにより、トランスファー・ゲートＴＧ２０が導通状態になることにより、次の読み出し対象のビット線としてビット線／ＢＬが選択され、当該ビット線／ＢＬからデータの読み出しが行われる（時点ｔ２〜ｔ３）。
【００７２】
その結果、ビット線／ＢＬが放電されず、ビット線／ＢＬの電位が“Ｈ”レベルを維持する場合には、出力信号ＳＥＯとして、“Ｌ”レベルが出力される。これにより、ビット線選択回路３０は、次にデータが読み出される際、読み出し対象のビット線としてビット線／ＢＬを選択している状態を維持する（時点ｔ３〜ｔ４）。
【００７３】
この状態において、ビット線／ＢＬが放電され、ビット線／ＢＬの電位が所定の閾値より低くなると、当該閾値より低くなるタイミングで、出力信号ＳＥＯは、“Ｌ”レベルから“Ｈ”レベルに変化する（時点ｔ３〜ｔ４）。
【００７４】
セレクト信号ＳＥＬは、Ｄフリップフロップ２３０にクロック信号ＣＬＫが与えられたタイミングで、“Ｌ”レベルから“Ｈ”レベルに変化すると共に、セレクト信号／ＳＥＬは、当該タイミングで、“Ｈ”レベルから“Ｌ”レベルに変化する（時点ｔ４）。
【００７５】
これにより、トランスファー・ゲートＴＧ１０が導通状態になることにより、次の読み出し対象のビット線としてビット線ＢＬが選択され、当該ビット線ＢＬからデータの読み出しが行われる（時点ｔ４）。
【００７６】
因みに、本実施の形態のＳＲＡＭ１０は、例えばＣＰＵに搭載されるキャッシュメモリとして使用するのに好適なものである。
【００７７】
なお、上述の実施の形態は一例であって、本発明を限定するものではない。例えばデータの読み出しを開始する前に、予めビット線ＢＬの電位を“Ｈ”レベルにすると共に、ビット線／ＢＬの電位を“Ｌ”レベルにしたが、ビット線ＢＬ及び／ＢＬの電位をいずれも“Ｈ”レベルにしても良い。また、ビット線として、メモリセルＭＣを接続するためのローカルビット線と、複数のローカルビット線を選択するためのグローバルビット線とを設けることにより、ビット線を階層化しても良い。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施の形態によるＳＲＡＭの構成を示すブロック図である。
【図２】同ＳＲＡＭのメモリセルの構成を示す回路図である。
【図３】同ＳＲＡＭのデータ読み出し動作におけるタイミングチャートである。
【図４】比較例のデータ読み出し動作におけるタイミングチャートである。
【図５】プリチャージ回路の構成を示すブロック図である。
【図６】パルス発生器の構成を示す回路図である。
【図７】同パルス発生器におけるプリチャージ動作のタイミングチャートである。
【図８】ビット線選択回路の構成を示すブロック図である。
【図９】同ビット線選択回路におけるビット線選択動作のタイミングチャートである。
【符号の説明】
【００７９】
１０  ＳＲＡＭ
２０  プリチャージ回路
３０  ビット線選択回路
４０  読み出し回路
ＭＣ  メモリセル
ＣＡ  メモリセルアレイ
ＷＬ  ワード線
ＢＬ、／ＢＬ  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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