(57)【要約】  【課題】リーク電流遮断回路を備える半導体装置において、別途データ保持回路の配置領域や記憶手段を設けることなく、そのデータが破壊されるのを防止することができる半導体装置を提供する。  【解決手段】データ保持回路を含む内部回路と、電源側およびグランド側のリーク電流遮断回路とを備える。例えば、グランド側のリーク電流遮断回路は、内部回路を構成するグランド側トランジスタのソースとグランドとの間を電気的に接続状態または遮断状態とするスイッチと、グランド側トランジスタのソースの電位がグランドの電位と略等しいことを検出するとスイッチを遮断状態とし、グランド側トランジスタのソースの電位がデータ保持回路にデータを保持するために必要なローレベルの最高電位よりも低い所定の電位まで上昇したことを検出するとスイッチを接続状態とする制御回路とを備える。【選択図】図１
2006287837.tif 000002
【特許請求の範囲】
【請求項１】
データ保持回路を含む内部回路と、制御信号に基づいて電源側およびグランド側と前記内部回路とを電気的に接続状態または遮断状態とするリーク電流遮断回路とを備え、
前記電源側のリーク電流遮断回路は、第１の検出信号に基づいて、電源と前記内部回路を構成する電源側トランジスタのソースとの間を電気的に接続状態または遮断状態とする第１のスイッチと、前記内部回路が非動作モードの時に、前記電源側トランジスタのソースの電位が電源の電位と略等しいことを検出すると、前記第１の検出信号を第１の状態として前記第１のスイッチを遮断状態とし、前記電源側トランジスタのソースの電位が前記データ保持回路にデータを保持するために必要なハイレベルの最低電位よりも高い所定の電位まで降下したことを検出すると、前記第１の検出信号を第２の状態として前記第１のスイッチを接続状態とし、前記内部回路が動作モードの時に、前記第１の検出信号を第２の状態として前記第１のスイッチを接続状態とする第１の制御回路とを備え、
前記グランド側のリーク電流遮断回路は、第２の検出信号に基づいて、前記内部回路を構成するグランド側トランジスタのソースとグランドとの間を電気的に接続状態または遮断状態とする第２のスイッチと、前記非動作モードの時に、前記グランド側トランジスタのソースの電位がグランドの電位と略等しいことを検出すると、前記第２の検出信号を第１の状態として前記第２のスイッチを遮断状態とし、前記グランド側トランジスタのソースの電位が前記データ保持回路にデータを保持するために必要なローレベルの最高電位よりも低い所定の電位まで上昇したことを検出すると、前記第２の検出信号を第２の状態として前記第２のスイッチを接続状態とし、前記動作モードの時に、前記第２の検出信号を第２の状態として前記第２のスイッチを接続状態とする第２の制御回路とを備えることを特徴とする半導体装置。
【請求項２】
前記第１のスイッチは、前記第１の検出信号を受けて電源以上に昇圧された電位を出力する昇圧回路と、該昇圧回路の出力信号に基づいて、電源と前記電源側トランジスタのソースとの間を電気的に接続状態または遮断状態とする第１のトランジスタとを備え、
前記第２のスイッチは、前記第２の検出信号を受けてグランド以下に降圧された電位を出力する降圧回路と、該降圧回路の出力信号に基づいて、前記グランド側トランジスタのソースとグランドとの間を電気的に接続状態または遮断状態とする第２のトランジスタとを備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のスイッチは、前記電源側トランジスタよりも大きい閾値電圧を持ち、前記第１の検出信号に基づいて、電源と前記電源側トランジスタのソースとの間を電気的に接続状態または遮断状態とする第１のトランジスタを備え、
前記第２のスイッチは、前記グランド側トランジスタよりも大きい閾値電圧を持ち、前記第２の検出信号に基づいて、前記グランド側トランジスタのソースとグランドとの間を電気的に接続状態または遮断状態とする第２のトランジスタを備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記内部回路は、所定数のブロックに分割して配置され、
前記電源側およびグランド側のリーク電流遮断回路は、各々の前記ブロック毎に設けられ、
当該半導体装置は、さらに、各々の前記ブロックの電源側およびグランド側のリーク電流遮断回路から出力される第１および第２の検出信号の履歴を保持する保持回路を備え、
各々の前記ブロックの第１の制御回路は、さらに、前記保持回路に保持された、各々対応するブロックの第１の検出信号の履歴に基づいて、前記第１のスイッチを接続状態または遮断状態とするよう制御し、
各々の前記ブロックの第２の制御回路は、さらに、前記保持回路に保持された、各々対応するブロックの第２の検出信号の履歴に基づいて、前記第２のスイッチを接続状態または遮断状態とするよう制御することを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
データ保持回路を含む内部回路と、制御信号に基づいて電源側およびグランド側と前記内部回路とを電気的に接続状態または遮断状態とするリーク電流遮断回路とを備え、
前記電源側のリーク電流遮断回路は、第１のパルス信号に基づいて、電源と前記内部回路を構成する電源側トランジスタのソースとの間を電気的に接続状態または遮断状態とする第１のスイッチと、前記内部回路が非動作モードの時に、前記第１のパルス信号を第１の状態として前記第１のスイッチを遮断状態としてから、前記電源側トランジスタのソースの電位が前記データ保持回路にデータを保持するために必要なハイレベルの最低電位よりも高い所定電位まで降下するのに要する時間よりも短い第１の一定時間毎に、前記第１のパルス信号を第２の状態として前記電源側トランジスタのソースの電位が電源の電位と略等しくなるまでに要する第２の一定時間前記第１のスイッチを接続状態とし、前記内部回路が動作モードの時に、前記第１のパルス信号を第２の状態として前記第１のスイッチを接続状態とする第１の制御回路とを備え、
前記グランド側のリーク電流遮断回路は、第２のパルス信号に基づいて、前記内部回路を構成するグランド側トランジスタのソースとグランドとの間を電気的に接続状態または遮断状態とする第２のスイッチと、前記非動作モードの時に、前記第２のパルス信号を第１の状態として前記第２のスイッチを遮断状態としてから、前記グランド側トランジスタのソースの電位が前記データ保持回路にデータを保持するために必要なローレベルの最高電位よりも低い所定電位まで上昇するのに要する時間よりも短い第３の一定時間毎に、前記第２のパルス信号を第２の状態として前記グランド側トランジスタのソースの電位がグランドの電位と略等しくなるまでに要する第４の一定時間前記第２のスイッチを接続状態とし、前記動作モードの時に、前記第２のパルス信号を第２の状態として前記第２のスイッチを接続状態とする第２の制御回路とを備えることを特徴とする半導体装置。
【請求項６】
前記第１のスイッチは、前記第１のパルス信号を受けて電源以上に昇圧された電位を出力する昇圧回路と、該昇圧回路の出力信号に基づいて、電源と前記電源側トランジスタのソースとの間を電気的に接続状態または遮断状態とする第１のトランジスタとを備え、
前記第２のスイッチは、前記第２のパルス信号を受けてグランド以下に降圧された電位を出力する降圧回路と、該降圧回路の出力信号に基づいて、前記グランド側トランジスタのソースとグランドとの間を電気的に接続状態または遮断状態とする第２のトランジスタとを備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１のスイッチは、前記電源側トランジスタよりも大きい閾値電圧を持ち、前記第１のパルス信号に基づいて、電源と前記電源側トランジスタのソースとの間を電気的に接続状態または遮断状態とする第１のトランジスタを備え、
前記第２のスイッチは、前記グランド側トランジスタよりも大きい閾値電圧を持ち、前記第２のパルス信号に基づいて、前記グランド側トランジスタのソースとグランドとの間を電気的に接続状態または遮断状態とする第２のトランジスタを備えることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の低消費電力化の技術分野に関するものである。
【背景技術】
【０００２】
半導体装置の製造プロセスの微細化に伴って、トランジスタがオフ状態であっても、そのゲート・ソース間、ゲート・ドレイン間、ソース・ドレイン間などを介してオフ・リーク電流（トランジスタがオフであるにも関わらず流れる電流）が流れることが知られている。このオフ・リーク電流（以下、単にリーク電流ともいう）によって静的消費電流（ＩＤＤＳ）が大きくなり、問題として顕在化しつつある。
【０００３】
例えば、図６に示すように、２つのインバータ５０、５２が直列に接続された内部回路４８において、入力信号がローレベルの時、インバータ５０のＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）５４はオン、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）５６はオフとなり、その出力信号はハイレベルとなる。また、インバータ５２のＰＭＯＳ５８はオフ、ＮＭＯＳ６０はオンとなり、その出力信号はローレベルとなる。
【０００４】
上記のように、インバータ５０のＮＭＯＳ５６はオフであり、電源からグランドに向かって流れる電流の経路は、オフ状態のＮＭＯＳ５６によって遮断されるはずである。ところが、製造プロセスの微細化が進むにつれて、電源から、オン状態のＰＭＯＳ５４およびオフ状態のＮＭＯＳ５６を介して、グランドに向かって流れるリーク電流が次第に大きくなる。また、インバータ５２においても同様の現象が発生する。
【０００５】
このリーク電流を削減するために、内部回路を構成するトランジスタのソースと電源およびグランドとの間に、リーク電流の流れる経路を遮断するリーク電流遮断回路を各々設け、内部回路の非動作モード時に、電源と内部回路の電源側トランジスタのソースとの間、およびグランド側トランジスタのソースとグランドとの間を電気的に遮断することによって、電源からグランドに向かって流れるリーク電流の経路をなくし、ＩＤＤＳ低減を実現する方策が提案されている。
【０００６】
具体的には、例えば非特許文献１の図１０．１（ａ）に開示されているように、電源と内部回路の電源側トランジスタのソースとの間、およびグランド側トランジスタのソースとグランドとの間に、その閾値電圧が内部回路のトランジスタよりも大きい（内部回路のトランジスタよりもオンしにくい）遮断用のトランジスタを接続し、内部回路の非動作モード時に、遮断用のトランジスタをオフにすることにより、リーク電流の経路をカットしてＩＤＤＳを下げる方法がある。
【０００７】
また、遮断用のトランジスタとして、内部回路のトランジスタと同じ閾値電圧を持つトランジスタを使用し、遮断用のトランジスタをオフする時に、そのゲート電位を、内部回路のトランジスタがオフとなる電位よりも、さらに閾値との電位差が相対的に大きくなるように変化させることによって、遮断用のトランジスタのソース・ドレイン間のオフ抵抗を増加させ、リーク電流を抑える方法がある。
【０００８】
例えば、グランド側のリーク電流遮断回路の場合、図７に示すように、内部回路４８のトランジスタのソースＧＮＤ’（以下、単にソースＧＮＤ’ともいう）とグランドＧＮＤとの間に遮断用のトランジスタとなるＮＭＯＳ６２を接続する。内部回路４８の非動作モード時には、降圧回路６４を用いて、ＮＭＯＳ６２のゲート電位を、内部回路４８のトランジスタのローレベルである０Ｖよりもさらに低い電位とし、ＮＭＯＳ６２をオフとする。
【０００９】
これにより、ＮＭＯＳ６２をオフとした時のソース・ドレイン間のオフ抵抗は、ゲート電位をローレベルとした場合よりもさらに増加するので、リーク電流を削減することができる。
【００１０】
【非特許文献１】榎本忠儀著、「サブ１００−ｎｍディジタルＬＳＩの低消費電力技術」、信学技報、社団法人  電子情報通信学会、ＩＣＤ２００４−１６（２００４−５）、ｐ．１５−２０
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところが、リーク電流の経路を遮断するとともに、電源と内部回路の電源側トランジスタのソースとの間、およびグランド側トランジスタのソースとグランドとの間の経路も遮断されるため、内部ノードがフローティングとなる。通常の論理回路であれば、内部回路の動作再開時に、遮断用のトランジスタをオンとすることで通常通りに機能するが、図８に示すように、内部回路にラッチなどのデータ保持回路６６が含まれている場合、ソースＧＮＤ’がフローティングになると、データ保持回路６６に記憶されているデータが破壊されてしまう。
【００１２】
データの破壊を防止する方法としては、例えばリーク電流遮断回路を適用しない回路を配置する領域を半導体チップ内に設け、この配置領域にデータ保持回路６６を配置したり、半導体チップの外部に別途記憶手段を用意して、内部回路の非動作モード時に、データ保持回路６６に保持されているデータを記憶手段に一旦保存しておき、内部回路の動作再開時に、データ保持回路６６が動作する前に、保存したデータを書き戻すという方法などが考えられる。
【００１３】
しかし、上記の方法では、データ保持回路６６の配置領域や記憶手段を新たに設ける必要があるため、面積的なデメリットが大きく、リーク電流遮断回路を適用しない場合には、データ保持回路６６におけるリーク電流を削減できないという問題がある。
【００１４】
本発明の目的は、前記従来技術に基づく問題点を解消し、リーク電流遮断回路を備える半導体装置において、別途データ保持回路の配置領域や記憶手段を設けることなく、そのデータが破壊されるのを防止することができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明は、データ保持回路を含む内部回路と、制御信号に基づいて電源側およびグランド側と前記内部回路とを電気的に接続状態または遮断状態とするリーク電流遮断回路とを備え、
前記電源側のリーク電流遮断回路は、第１の検出信号に基づいて、電源と前記内部回路を構成する電源側トランジスタのソースとの間を電気的に接続状態または遮断状態とする第１のスイッチと、前記内部回路が非動作モードの時に、前記電源側トランジスタのソースの電位が電源の電位と略等しいことを検出すると、前記第１の検出信号を第１の状態として前記第１のスイッチを遮断状態とし、前記電源側トランジスタのソースの電位が前記データ保持回路にデータを保持するために必要なハイレベルの最低電位よりも高い所定の電位まで降下したことを検出すると、前記第１の検出信号を第２の状態として前記第１のスイッチを接続状態とし、前記内部回路が動作モードの時に、前記第１の検出信号を第２の状態として前記第１のスイッチを接続状態とする第１の制御回路とを備え、
前記グランド側のリーク電流遮断回路は、第２の検出信号に基づいて、前記内部回路を構成するグランド側トランジスタのソースとグランドとの間を電気的に接続状態または遮断状態とする第２のスイッチと、前記非動作モードの時に、前記グランド側トランジスタのソースの電位がグランドの電位と略等しいことを検出すると、前記第２の検出信号を第１の状態として前記第２のスイッチを遮断状態とし、前記グランド側トランジスタのソースの電位が前記データ保持回路にデータを保持するために必要なローレベルの最高電位よりも低い所定の電位まで上昇したことを検出すると、前記第２の検出信号を第２の状態として前記第２のスイッチを接続状態とし、前記動作モードの時に、前記第２の検出信号を第２の状態として前記第２のスイッチを接続状態とする第２の制御回路とを備えることを特徴とする半導体装置を提供するものである。
【００１６】
ここで、前記第１のスイッチは、前記第１の検出信号を受けて電源以上に昇圧された電位を出力する昇圧回路と、該昇圧回路の出力信号に基づいて、電源と前記電源側トランジスタのソースとの間を電気的に接続状態または遮断状態とする第１のトランジスタとを備え、
前記第２のスイッチは、前記第２の検出信号を受けてグランド以下に降圧された電位を出力する降圧回路と、該降圧回路の出力信号に基づいて、前記グランド側トランジスタのソースとグランドとの間を電気的に接続状態または遮断状態とする第２のトランジスタとを備えることが好ましい。
【００１７】
もしくは、前記第１のスイッチは、前記電源側トランジスタよりも大きい閾値電圧を持ち、前記第１の検出信号に基づいて、電源と前記電源側トランジスタのソースとの間を電気的に接続状態または遮断状態とする第１のトランジスタを備え、
前記第２のスイッチは、前記グランド側トランジスタよりも大きい閾値電圧を持ち、前記第２の検出信号に基づいて、前記グランド側トランジスタのソースとグランドとの間を電気的に接続状態または遮断状態とする第２のトランジスタを備えることが好ましい。
【００１８】
また、前記内部回路は、所定数のブロックに分割して配置され、
前記電源側およびグランド側のリーク電流遮断回路は、各々の前記ブロック毎に設けられ、
当該半導体装置は、さらに、各々の前記ブロックの電源側およびグランド側のリーク電流遮断回路から出力される第１および第２の検出信号の履歴を保持する保持回路を備え、
各々の前記ブロックの第１の制御回路は、さらに、前記保持回路に保持された、各々対応するブロックの第１の検出信号の履歴に基づいて、前記第１のスイッチを接続状態または遮断状態とするよう制御し、
各々の前記ブロックの第２の制御回路は、さらに、前記保持回路に保持された、各々対応するブロックの第２の検出信号の履歴に基づいて、前記第２のスイッチを接続状態または遮断状態とするよう制御することが好ましい。
【００１９】
また、本発明は、データ保持回路を含む内部回路と、制御信号に基づいて電源側およびグランド側と前記内部回路とを電気的に接続状態または遮断状態とするリーク電流遮断回路とを備え、
前記電源側のリーク電流遮断回路は、第１のパルス信号に基づいて、電源と前記内部回路を構成する電源側トランジスタのソースとの間を電気的に接続状態または遮断状態とする第１のスイッチと、前記内部回路が非動作モードの時に、前記第１のパルス信号を第１の状態として前記第１のスイッチを遮断状態としてから、前記電源側トランジスタのソースの電位が前記データ保持回路にデータを保持するために必要なハイレベルの最低電位よりも高い所定電位まで降下するのに要する時間よりも短い第１の一定時間毎に、前記第１のパルス信号を第２の状態として前記電源側トランジスタのソースの電位が電源の電位と略等しくなるまでに要する第２の一定時間前記第１のスイッチを接続状態とし、前記内部回路が動作モードの時に、前記第１のパルス信号を第２の状態として前記第１のスイッチを接続状態とする第１の制御回路とを備え、
前記グランド側のリーク電流遮断回路は、第２のパルス信号に基づいて、前記内部回路を構成するグランド側トランジスタのソースとグランドとの間を電気的に接続状態または遮断状態とする第２のスイッチと、前記非動作モードの時に、前記第２のパルス信号を第１の状態として前記第２のスイッチを遮断状態としてから、前記グランド側トランジスタのソースの電位が前記データ保持回路にデータを保持するために必要なローレベルの最高電位よりも低い所定電位まで上昇するのに要する時間よりも短い第３の一定時間毎に、前記第２のパルス信号を第２の状態として前記グランド側トランジスタのソースの電位がグランドの電位と略等しくなるまでに要する第４の一定時間前記第２のスイッチを接続状態とし、前記動作モードの時に、前記第２のパルス信号を第２の状態として前記第２のスイッチを接続状態とする第２の制御回路とを備えることを特徴とする半導体装置を提供する。
【００２０】
ここで、前記第１のスイッチは、前記第１のパルス信号を受けて電源以上に昇圧された電位を出力する昇圧回路と、該昇圧回路の出力信号に基づいて、電源と前記電源側トランジスタのソースとの間を電気的に接続状態または遮断状態とする第１のトランジスタとを備え、
前記第２のスイッチは、前記第２のパルス信号を受けてグランド以下に降圧された電位を出力する降圧回路と、該降圧回路の出力信号に基づいて、前記グランド側トランジスタのソースとグランドとの間を電気的に接続状態または遮断状態とする第２のトランジスタとを備えることが好ましい。
【００２１】
もしくは、前記第１のスイッチは、前記電源側トランジスタよりも大きい閾値電圧を持ち、前記第１のパルス信号に基づいて、電源と前記電源側トランジスタのソースとの間を電気的に接続状態または遮断状態とする第１のトランジスタを備え、
前記第２のスイッチは、前記グランド側トランジスタよりも大きい閾値電圧を持ち、前記第２のパルス信号に基づいて、前記グランド側トランジスタのソースとグランドとの間を電気的に接続状態または遮断状態とする第２のトランジスタを備えることが好ましい。
【発明の効果】
【００２２】
本発明の半導体装置では、内部回路の非動作モード時に、内部回路を構成するトランジスタのソースと電源およびグランドとを遮断状態とした後、内部回路のトランジスタのソースの電位を検出して、もしくは所定の一定時間毎に、内部回路のトランジスタのソースと電源およびグランドとを電気的に接続状態とする。これによって、本発明の半導体装置によれば、別途データ保持回路の配置領域や記憶手段を設けることなく、リーク電流遮断回路によって、データ保持回路に保持されているデータの破壊を防止しつつ、内部回路の非動作モード時のオフ・リーク電流を削減することができる。
【発明を実施するための最良の形態】
【００２３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体装置を詳細に説明する。
【００２４】
図１は、本発明の半導体装置の構成を表す一実施形態の概略図である。同図に示す半導体装置１０は、ラッチなどのデータ保持回路１６を含む内部回路１２と、電源側およびグランド側のリーク電流遮断回路１４ａ、１４ｂとを備えている。
【００２５】
ここで、内部回路１２は、半導体装置１０本来の機能を実現する回路を概念的に表したものである。図１に示す例では、内部回路１２として、３つのデータ保持回路１６を示しているが、内部回路１２の構成は何ら限定されない。
【００２６】
本実施形態の半導体装置１０では、制御信号が、内部回路１２の動作モード時（リーク電流の経路を遮断しない時）にハイレベルに設定され、非動作モード時（リーク電流の経路を遮断する時）にローレベルに設定される。
【００２７】
電源側のリーク電流遮断回路１４ａは、論理和回路１８ａと、昇圧回路２０ａと、ＰＭＯＳ２２ａと、ソース電位比較回路２４ａとによって構成されている。リーク電流遮断回路１４ａは、制御信号に基づいて、電源ＶＤＤと内部回路１２を構成する電源側トランジスタのソースＶＤＤ’（以下、単にソースＶＤＤ’ともいう）との間を電気的に接続状態または遮断状態とする。
【００２８】
論理和回路１８ａは、制御信号とソース電位比較回路２４ａの出力信号との論理和をとる。論理和回路１８ａの出力信号（本発明の第１の検出信号）は、昇圧回路２０ａに入力される。
【００２９】
昇圧回路２０ａは、論理和回路１８ａの出力信号を受けて電源ＶＤＤ以上に昇圧された電位を出力する。すなわち、論理和回路１８ａの出力信号がハイレベルの時は、グランドＧＮＤの電位となるローレベルを出力し、論理和回路１８ａの出力信号がローレベルの時は、電源ＶＤＤの電位よりも所定電位だけ高い電位のハイレベルを出力する。昇圧回路２０ａの出力信号は、ＰＭＯＳ２２ａのゲートに入力される。
【００３０】
なお、昇圧回路２０ａによって、論理和回路１８ａの出力信号を反転出力する代わりに、論理和回路１８ａの出力信号の反転信号を、昇圧回路２０ａによって昇圧する構成としてもよい。
【００３１】
ＰＭＯＳ２２ａは、リーク電流の経路の遮断用のトランジスタであって、電源ＶＤＤと内部回路１２の電源側トランジスタのソースＶＤＤ’との間に接続されている。ＰＭＯＳ２２ａは、昇圧回路２０ａの出力信号がローレベルの時はオンとなって、電源ＶＤＤとソースＶＤＤ’との間を電気的に接続状態とし、昇圧回路２０ａの出力信号がハイレベルの時はオフとなって、電源ＶＤＤとソースＶＤＤ’との間を電気的に遮断状態とする。
【００３２】
ソース電位比較回路２４ａは、内部回路１２が非動作モードの時に、電源ＶＤＤの電位とソースＶＤＤ’の電位を比較し、ソースＶＤＤ’の電位が電源ＶＤＤの電位とほぼ等しいことを検出するとローレベルを出力し、ソースＶＤＤ’の電位がデータ保持回路１６にデータを保持するために必要なハイレベルの最低電位よりも高い所定の電位まで降下したことを検出するとハイレベルを出力する。
【００３３】
一方、グランド側のリーク電流遮断回路１４ｂは、論理和回路１８ｂと、降圧回路２０ｂと、ＮＭＯＳ２２ｂと、ソース電位比較回路２４ｂとによって構成されている。リーク電流遮断回路１４ｂは、制御信号に基づいて、内部回路１２を構成するグランド側トランジスタのソースＧＮＤ’（以下、単にソースＧＮＤ’ともいう）とグランドＧＮＤとの間を電気的に接続状態または遮断状態とする。
【００３４】
論理和回路１８ｂは、制御信号とソース電位比較回路２４ｂの出力信号との論理和をとる。論理和回路１８ｂの出力信号（本発明の第２の検出信号）は、降圧回路２０ｂに入力される。
【００３５】
降圧回路２０ｂは、論理和回路１８ｂの出力信号を受けて、グランドＧＮＤの電位以下に降圧された電位を出力する。すなわち、論理和回路１８ｂの出力信号がハイレベルの時は、電源ＶＤＤの電位となるハイレベルを出力し、論理和回路１８ｂの出力信号がローレベルの時は、グランドＧＮＤの電位よりも所定電位だけ低い電位のローレベルを出力する。降圧回路２０ｂの出力信号は、ＮＭＯＳ２２ｂのゲートに入力される。
【００３６】
ＮＭＯＳ２２ｂは、リーク・電流の経路の遮断用のトランジスタであって、内部回路１２のグランド側トランジスタのソースＧＮＤ’とグランドＧＮＤとの間に接続されている。ＮＭＯＳ２２ｂは、降圧回路２０ｂの出力信号がハイレベルの時はオンとなって、ソースＧＮＤ’とグランドＧＮＤとの間を電気的に接続状態とし、降圧回路２０ｂの出力信号がローレベルの時はオフとなって、ソースＧＮＤ’とグランドＧＮＤの間を電気的に遮断状態とする。
【００３７】
ソース電位比較回路２４ｂは、内部回路１２が非動作モードの時に、ソースＧＮＤ’の電位とグランドＧＮＤの電位を比較し、ソースＧＮＤ’の電位がグランドＧＮＤの電位とほぼ等しいことを検出するとローレベルを出力し、ソースＧＮＤ’の電位がデータ保持回路１６にデータを保持するために必要なローレベルの最高電位よりも低い所定の電位まで上昇したことを検出するとハイレベルを出力する。
【００３８】
論理和回路１８ａおよびソース電位比較回路２４ａは本発明の第１の制御回路を構成し、論理和回路１８ｂおよびソース電位比較回路２４ｂは本発明の第２の制御回路を構成する。また、昇圧回路２０ａおよびＰＭＯＳ２２ａは本発明の第１のスイッチを構成し、降圧回路２０ｂおよびＮＭＯＳ２２ｂは本発明の第２のスイッチを構成する。これらの第１および第２の制御回路、第１および第２のスイッチは、図１の構成に限定されず、同様の機能を実現するための各種構成のものを採用することができる。
【００３９】
次に、ソース電位比較回路２４ｂについて代表的に説明する。
【００４０】
図２は、図１に示すソース電位比較回路の構成を表す回路図である。ソース電位比較回路２４ｂは、同図に示すように、３つのカレントミラー型センスアンプ（以下、単にセンスアンプという）２８ａ、２８ｂ、２８ｃによって構成されている。
【００４１】
センスアンプ２８ａは、２つのＰＭＯＳ３０ａ、３０ｂと、３つのＮＭＯＳ３２ａ、３２ｂ、３２ｃとによって構成されている。
【００４２】
ＰＭＯＳ３０ａ、３０ｂのソースは電源に接続され、そのゲートは、ともにＰＭＯＳ３０ａのドレインに接続されている。また、ＮＭＯＳ３２ａ、３２ｂのドレインは、各々ＰＭＯＳ３０ａ、３０ｂのドレインに接続され、そのソースはともにＮＭＯＳ３２ｃのドレインに接続され、ＮＭＯＳ３２ｃのソースはグランドに接続されている。センスアンプ２８ｂおよび２８ｃの構成も同じである。
【００４３】
また、センスアンプ２８ａのＮＭＯＳ３２ａのゲートには、内部回路１２のトランジスタのソースＧＮＤ’が接続され、そのＮＭＯＳ３２ｂのゲートには、グランドＧＮＤが接続されている。これとは逆に、センスアンプ２８ｂのＮＭＯＳ３２ａのゲートには、グランドＧＮＤが接続され、そのＮＭＯＳ３２ｂのゲートには、ソースＧＮＤ’が接続されている。
【００４４】
センスアンプ２８ｃのＮＭＯＳ３２ａのゲートには、センスアンプ２８ａのＰＭＯＳ３０ｂのドレインが接続され、そのＮＭＯＳ３２ｂのゲートには、センスアンプ２８ｂのＰＭＯＳ３０ｂのドレインが接続されている。また、制御信号が、インバータ３４を介してセンスアンプ２８ａ、２８ｂ、２８ｃのＮＭＯＳ３２ｃのゲートに入力され、センスアンプ２８ｃのＰＭＯＳ３０ｂのドレインから出力信号ＯＵＴが出力されている。
【００４５】
なお、センスアンプ２８ａのＮＭＯＳ３２ａのサイズはＮＭＯＳ３２ｂのサイズよりも大きく、センスアンプ２８ｂのＮＭＯＳ３２ｂのサイズはＮＭＯＳ３２ａのサイズよりも大きく設定されている。また、センスアンプ２８ｃのＮＭＯＳ３２ａのサイズはＮＭＯＳ３２ｂのサイズよりも大きく設定されている。
【００４６】
以下、ソース電位比較回路２４ｂの動作を説明する。
【００４７】
制御信号がハイレベルの時、即ち、内部回路１２が動作モード時、センスアンプ２８ａ、２８ｂ、２８ｃのＮＭＯＳ３２ｃがオフとなって、センスアンプ２８ａ、２８ｂ、２８ｃは非活性状態となる。
【００４８】
センスアンプ２８ａ、２８ｂ、２８ｃが非活性状態の時、センスアンプ２８ａ、２８ｂの出力信号、およびセンスアンプ２８ｃの出力信号ＯＵＴは、内部回路１２のトランジスタのソースＧＮＤ’の電位に関わらずハイレベルとなる。
【００４９】
一方、制御信号がローレベルの時、即ち、内部回路１２が非動作モード時、センスアンプ２８ａ、２８ｂ、２８ｃのＮＭＯＳ３２ｃがオンとなって、センスアンプ２８ａ、２８ｂ、２８ｃは活性状態となる。
【００５０】
センスアンプ２８ａ、２８ｂ、２８ｃが活性状態の時、ソースＧＮＤ’の電位とグランドＧＮＤの電位がほぼ等しいローレベルであれば、センスアンプ２８ａ、２８ｂのＰＭＯＳ３０ａ、３０ｂはオン、ＮＭＯＳ３２ａ、３２ｂはオフとなり、その出力信号はともにハイレベルとなる。また、センスアンプ２８ｃのＰＭＯＳ３０ａ、３０ｂはオン、ＮＭＯＳ３２ａ、３２ｂもオンとなり、トランジスタの大小関係によりセンスアンプ２８ｃの出力信号ＯＵＴはローレベルとなる。
【００５１】
また、ソースＧＮＤ’の電位が、データ保持回路１６にデータを保持するために必要なローレベルの最高電位よりも低い所定電位まで上昇すると、センスアンプ２８ａのＮＭＯＳ３２ａ、センスアンプ２８ｂのＮＭＯＳ３２ｂがオンとなり、センスアンプ２８ａの出力信号がハイレベル、センスアンプ２８ｂの出力信号がローレベルとなる。これにより、センスアンプ２８ｃのＮＭＯＳ３２ｂがオフとなり、オペアンプ２８ｃの出力信号ＯＵＴはハイレベルとなる。
【００５２】
なお、ソース電位比較回路２４ａも、図２に示す構成と同様のものを採用することができる。また、ソース電位比較回路２４ａ、２４ｂは、図２に示す構成のものに限定されず、同様の機能を実現する他の構成の回路を採用してもよい。
【００５３】
以下、代表的に、リーク電流遮断回路１４ｂの動作について説明するが、リーク電流遮断回路１４ａの動作についても同様である。
【００５４】
本実施形態の半導体装置１０では、制御信号が、内部回路１２の動作モード時（リーク電流の経路を遮断しない時）にハイレベルに設定され、非動作モード時（リーク電流の経路を遮断する時）にローレベルに設定される。
【００５５】
制御信号がハイレベルの時、論理和回路１８ｂの出力信号はハイレベルとなる。この時、ＮＭＯＳ２２ｂはオンとなり、内部回路１２のグランド側トランジスタのソースＧＮＤ’とグランドＧＮＤとの間は電気的に接続状態とされる。また、ソース電位比較回路２４ｂの出力信号はハイレベルとなる。図３のグラフに示すように、動作モード時のソースＧＮＤ’の電位は、常にグランドＧＮＤにほぼ等しい電位（０Ｖ）となる。
【００５６】
すなわち、制御信号がハイレベルの時、内部回路１２は、リーク電流遮断回路１４ａ、１４ｂが設けられていない半導体装置と同様に動作する。
【００５７】
制御信号がローレベルになると、ソース電位比較回路２４ｂの出力信号がローレベルとなり、論理和回路１８ｂの出力信号もローレベルとなる。この時、ＮＭＯＳ２２ｂはオフとなり、ソースＧＮＤ’とグランドＧＮＤとの間は電気的に遮断状態とされる。ＮＭＯＳ２２ｂがオフになると、ソースＧＮＤ’の電位はフローティングとなり、図３のグラフに示すように、その電位はノイズ等の影響によって次第に上昇する。
【００５８】
そして、ソース電位比較回路２４ｂによって、ソースＧＮＤ’の電位が、データ保持回路１６にデータを保持するために必要なローレベルの最高電位よりも低い所定電位まで上昇したことが検出されると、その出力信号はハイレベルになる。
【００５９】
なお、比較のために、図３のグラフに点線で示しているが、リーク電流遮断回路１４ａ、１４ｂを適用していない半導体装置の場合、ソースＧＮＤ’の電位は次第に容易に変動し、最終的には電源ＶＤＤにほぼ等しい電位となる場合がある。
【００６０】
ソース電位比較回路２４ｂの出力信号がハイレベルになると、論理和回路１８ｂの出力信号もハイレベルとなる。この時、ＮＭＯＳ２２ｂはオンとなり、ソースＧＮＤ’とグランドＧＮＤとの間は電気的に接続状態とされる。これにより、図３のグラフに示すように、ソースＧＮＤ’の電位は次第に降下する。そして、ソース電位比較回路２４ｂによって、ソースＧＮＤ’の電位がグランドＧＮＤの電位とほぼ等しいローレベルとなったことが検出されると、その出力信号はローレベルになる。
【００６１】
ソース電位比較回路２４ｂの出力信号がローレベルになると、論理和回路１８ｂの出力信号もローレベルとなり、ＮＭＯＳ２２ｂがオフとなって、ソースＧＮＤ’とグランドＧＮＤとの間は電気的に遮断状態とされる。これ以後は、上記の動作が繰り返される。
【００６２】
すなわち、制御信号がローレベルの時、内部回路１２のグランド側トランジスタのソースＧＮＤ’の電位が、ノイズ等の影響によって所定電位まで上昇すると、グランドＧＮＤの電位に戻されることが繰り返し行われる。
【００６３】
リーク電流遮断回路１４ｂでは、降圧回路２０ｂの出力信号がローレベルの時は、グランドＧＮＤの電位よりも所定電位だけ低いローレベルがＮＭＯＳ２２ｂのゲートに入力される。このため、ＮＭＯＳ２２ｂのオフ抵抗は、内部回路１２のトランジスタのオフ抵抗よりも大きくなり、電源ＶＤＤからグランドＧＮＤに向かって流れるオフ・リーク電流を大幅に削減することができる。
【００６４】
また、リーク電流遮断回路１４ｂでは、内部回路１２のグランド側トランジスタのソースＧＮＤ’の電位が、データ保持回路１６にデータを保持するために必要なローレベルの最高電位よりも低い所定電位まで上昇すると、ＮＭＯＳ２２ｂが自動的にオン状態とされ、ソースＧＮＤ’とグランドＧＮＤとが一時的に電気的に接続状態とされる。従って、別途データ保持回路の配置領域や記憶手段を設けることなく、データ保持回路１６に保持されているデータの破壊を防止することができる。
【００６５】
また、図４に示すように、内部回路を複数のブロック４４に分割して配置し、各々のブロック４４毎にリーク電流遮断回路を設ける構成としてもよい。この場合、各々のブロック４４に設けられたリーク電流遮断回路から出力される検出信号を定期的にサンプリングして、その履歴をレジスタ３６等の保持回路に保持しておくことによって、各ブロック４４の非動作モード時に、その電源側トランジスタおよびグランド側トランジスタのソースの電位が変化する状況を把握することができる。
【００６６】
例えば、ノイズの影響を受けやすいブロック４４では、検出信号が頻繁に変化する。この場合、レジスタ３６等に保持された、各々対応するブロック４４の検出信号の履歴に基づいて、各ブロック４４の非動作モード時に、リーク電流遮断回路による制御を停止する、もしくは、内部回路のトランジスタのソースと電源およびグランドとの間を電気的に接続または遮断するトランジスタをオンとする時間を短く調整するなど、各々のブロック４４の状況に応じて、その制御を最適化することができる。
【００６７】
なお、リーク電流遮断回路１４ａ、１４ｂは、そのリーク電流を遮断する対象外の回路であり、常にリーク電流が発生する。しかし、内部回路１２に対するリーク電流遮断回路１４ａ、１４ｂの回路規模やリーク電流は非常に小さく、無視できるレベルである。
【００６８】
次に、本発明の半導体装置の別の実施形態を挙げて説明する。
【００６９】
図５は、本発明の半導体装置の構成を表す別の実施形態の概略図である。同図に示す半導体装置３８は、電源側のリーク電流遮断回路４０ａと、グランド側のリーク電流遮断回路４０ｂとによって構成されている。図１に示す半導体装置１０と図５に示す半導体装置３８との違いは、ソース電位比較回路２４ａ、２４ｂの代わりに、リングオシレータ回路（以下、ＯＳＣという）４２ａ、４２ｂを備えている点だけである。
【００７０】
すなわち、リーク電流遮断回路４０ａは、論理和回路１８ａと、昇圧回路２０ａと、ＰＭＯＳ２２ａと、ＯＳＣ４２ａとによって構成されている。また、リーク電流遮断回路４０ｂは、論理和回路１８ｂと、降圧回路２０ｂと、ＮＭＯＳ２２ｂと、ＯＳＣ４２ｂとによって構成されている。また、ＯＳＣ４２ａ、４２ｂの出力信号は、それぞれ論理和回路１８ａ、１８ｂに入力されている。
【００７１】
ＯＳＣ４２ａは、ＰＭＯＳ２２ａがオフとなり、遮断状態となってから、内部回路１２のトランジスタのソースＶＤＤ’の電位が、データ保持回路１６にデータを保持するために必要なハイレベルの最低電位よりも高い所定電位まで降下するのに要する時間よりも短い所定の一定時間毎に、ソースＶＤＤ’の電位が電源ＶＤＤの電位とほぼ等しくなるまでに要する所定の時間ハイレベルを出力する。
【００７２】
ＯＳＣ４２ａの出力信号がハイレベルになると、論理和回路１８ａの出力信号（本発明の第１のパルス信号）もハイレベルとなり、ＰＭＯＳ２２ａがオンとなる。これにより、ソースＶＤＤ’の電位は、所定の一定時間毎に、電源ＶＤＤの電位とほぼ等しい電位となる。
【００７３】
同様に、ＯＳＣ４２ｂは、ＮＭＯＳ２２ｂがオフとなり、遮断状態となってから、内部回路１２のトランジスタのソースＧＮＤ’の電位が、データ保持回路１６にデータを保持するために必要なローレベルの最高電位よりも低い所定電位まで上昇するのに要する時間よりも短い所定の一定時間毎に、ソースＧＮＤ’の電位がグランドＧＮＤの電位とほぼ等しくなるまでに要する所定の時間ハイレベルを出力する。
【００７４】
ＯＳＣ４２ｂの出力信号がハイレベルになると、論理和回路１８ｂの出力信号（本発明の第２のパルス信号）もハイレベルとなり、ＮＭＯＳ２２ｂがオンとなる。これにより、ソースＧＮＤ’の電位は、所定の一定時間毎に、グランドＧＮＤの電位とほぼ等しい電位となる。
【００７５】
ＯＳＣ４２ａ、４２ｂを使用することによって、ソース電位比較回路２４ａ、２４ｂを使用する場合と比べて、その消費電力を削減することができる。
【００７６】
論理和回路１８ａおよびＯＳＣ４２ａは本発明の第１の制御回路を構成し、論理和回路１８ｂおよびＯＳＣ４２ｂは本発明の第２の制御回路を構成する。また、昇圧回路２０ａおよびＰＭＯＳ２２ａは本発明の第１のスイッチを構成し、降圧回路２０ｂおよびＮＭＯＳ２２ｂは本発明の第２のスイッチを構成する。これらの第１および第２の制御回路、第１および第２のスイッチは、図５の構成に限定されず、同様の機能を実現するための各種構成のものを採用することができる。
【００７７】
また、１つのＯＳＣから出力されるパルス信号を電源側およびグランド側で共通に使用してもよい。また、ＯＳＣの代わりに、同等の機能を持つ他の構成の回路を使用してもよい。また、ＯＳＣの出力信号に相当する信号を半導体装置３８の外部から入力する構成としてもよい。
【００７８】
また、上記実施形態では、リーク電流の経路を遮断するために、内部回路と同じ閾値電圧を持つトランジスタと、昇圧回路および降圧回路とを使用しているが、昇圧回路および降圧回路を使用せず、内部回路の電源側トランジスタのソースと電源との間、およびグランド側トランジスタのソースとグランドとの間に、その閾値電圧が内部回路の電源側トランジスタおよびグランド側トランジスタよりも大きい（内部回路のトランジスタよりもオンしにくい）トランジスタを接続する構成としてもよい。
【００７９】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体装置について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００８０】
【図１】本発明の半導体装置の構成を表す一実施形態の概略図である。
【図２】図１に示すソース電位比較回路の構成を表す回路図である。
【図３】図１に示すグランドＧＮＤ’の電位変化を表すグラフである。
【図４】本発明の半導体装置の構成を表す別の実施形態の概略図である。
【図５】本発明の半導体装置の構成を表す別の実施形態の概略図である。
【図６】リーク電流の経路を表す概略図である。
【図７】従来のリーク電流遮断回路の構成および作用を表す概略図である。
【図８】従来のリーク電流遮断回路の問題を表す概略図である。
【符号の説明】
【００８１】
１０、３８  半導体装置
１２、４８  内部回路
１４ａ、１４ｂ、４０ａ、４０ｂ  リーク電流遮断回路
１６、６６  データ保持回路
１８ａ、１８ｂ  論理和回路
２０ａ  昇圧回路
２０ｂ、６４  降圧回路
２２ａ、２２ｂ  トランジスタ
２４ａ、２４ｂ  ソース電位比較回路
２８ａ、２８ｂ、２８ｃ  カレントミラー型センスアンプ
３０ａ、３０ｂ、５４、５８  Ｐ型ＭＯＳトランジスタ
３２ａ、３２ｂ、３２ｃ、５６、６０、６２  Ｎ型ＭＯＳトランジスタ
３４、５０、５２  インバータ
３６  レジスタ
４２ａ、４２ｂ  リングオシレータ回路
４４  ブロック
【図１】
2006287837.tif 000003
【図２】
2006287837.tif 000004
【図３】
2006287837.tif 000005
【図４】
2006287837.tif 000006
【図５】
2006287837.tif 000007
【図６】
2006287837.tif 000008
【図７】
2006287837.tif 000009
【図８】
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