(57)【要約】【課題】回路規模を不要に大きくすることなく高いＳＶＴを発生することのできる電圧発生方法を実現可能なＤＲＡＭ装置を提供すること。【解決手段】ＤＲＡＭ装置は、ＶＰＰ発生回路１０及びＳＶＴ発生回路２０を備えている。ＳＶＴ発生回路２０は、電圧発生信号（ＶＩＮ）がアサートされると、ＶＰＰ発生回路１０の発生したＶＰＰを利用してＳＶＴを発生する。これにより、ＳＶＴ発生回路２０のみに要する回路規模を小さくすることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１用途の第１電圧であって電源電圧よりも高い前記第１電圧を発生する第１電圧発生回路を備える半導体記憶装置において前記第１用途とは異なる第２用途の第２電圧であって前記第１電圧よりも高い第２電圧を発生する方法であって、前記第１電圧が前記第１用途に用いられていないときのみに当該第１電圧を利用して前記第２電圧を発生する、電圧発生方法。
【請求項２】
請求項１記載の電圧発生方法において、前記第１電圧はワード線ドライブ用の電圧であり、前記第２電圧はアンチヒューズ素子をショートさせるための電圧である、電圧発生方法。
【請求項３】
請求項２記載の電圧発生方法において、前記第２電圧を発生させる際に、バックバイアス用の負電圧をも利用する、電圧発生方法。
【請求項４】
請求項１乃至請求項３のいずれかに記載の電圧発生方法であって、前記半導体記憶装置はＤＲＡＭ装置である、電圧発生方法。
【請求項５】
第１用途の第１電圧であって電源電圧よりも高い前記第１電圧を発生する第１電圧発生回路を備える半導体記憶装置において、
前記第１用途とは異なる第２用途の第２電圧であって前記第１電圧よりも高い第２電圧を発生する第２電圧発生回路であって、電圧発生信号がアサートされると、前記第１電圧発生回路の発生した前記第１電圧を利用して前記第２電圧を発生する第２電圧発生回路
を更に備える、半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置において、
前記第２電圧発生回路は、チャージポンプ回路と、前記第１電圧発生回路及び前記チャージポンプ回路に接続された電圧発生制御回路とを備えており、
該電圧発生制御回路は、前記電圧発生信号に応じて前記チャージポンプ回路における昇圧動作を制御する制御信号を出力すると共に前記第１電圧を前記チャージポンプ回路に供給するものである、
半導体記憶装置。
【請求項７】
請求項６記載の半導体記憶装置において、
前記電圧発生信号は、アサートされた際に、所定レベルの電圧値を有する信号であり、
前記電圧発生制御回路は、前記アサートされた電圧発生信号を受けて発振信号を生成する発振部と、該発振部及び前記第１電圧発生回路に接続されたパルス制御部とを備えており、
該パルス制御部は、前記発振信号を受けて前記制御信号を生成すると共に前記第１電圧を前記チャージポンプ回路に供給するものである、
半導体記憶装置。
【請求項８】
請求項５乃至請求項７のいずれかに記載の半導体記憶装置において、
前記第１電圧はワード線ドライブ用の電圧であり、前記第２電圧はアンチヒューズ素子をショートさせるための電圧である、
半導体記憶装置。
【請求項９】
請求項８記載の半導体記憶装置であって、バックバイアス用の負電圧を発生させる負電圧発生回路を更に備えている半導体記憶装置において、前記第２電圧発生回路は、前記負電圧発生回路に更に接続されており、前記第２電圧を発生させる際に、前記負電圧をも利用するものである、
半導体記憶装置。
【請求項１０】
ＤＲＡＭ装置である、請求項５乃至請求項９のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置における電圧発生方法及び当該方法の実現を可能とする半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ装置などの半導体記憶装置においてパッケージング後にリダンダンシーセルと不良セルとの置き換えをプログラムするための技術としてアンチヒューズ技術が知られている（例えば、特許文献１及び特許文献２参照。）
【０００３】
ここで、アンチヒューズ素子をショートさせるための電圧（以下、「プログラム電圧」という）は、電源電圧（ＶＤＤ）をチャージポンプして発生させられる（例えば、特許文献１の００３５段落及び図７並びに特許文献２の図２参照）。
【０００４】
【特許文献１】特開２００４−３０３３５４
【特許文献２】特開２０００−２０８６３７
【発明の開示】
【発明が解決しようとする課題】
【０００５】
アンチヒューズ素子の意図しないショートを防ぐためには、アンチヒューズ素子の耐電圧性を向上させる必要があり、それに伴い、プログラム電圧を電源電圧よりも遥かに高い電圧としたいという要求がある。なお、本特許出願書類において“電圧が高い”とは電位差（絶対値）が大きいことを意味する。従って、例えばプログラム電圧が−５Ｖであって電源電圧が２Ｖである場合、プログラム電圧の方が高い電圧である。
【０００６】
しかしながら、高いプログラム電圧を発生させるためには、チャージポンプ回路の段数を増やさなければならず、プログラム電圧発生回路の回路規模が不要に大きくなるという問題がある。
【０００７】
本発明は、上記を鑑みて、半導体記憶装置において回路規模を不要に大きくすることなく高い電圧を発生することのできる電圧発生方法及び当該方法を実現可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
半導体記憶装置内部には、プログラム電圧とは異なる他目的用途の電圧を電源電圧から発生させる回路が既に設けられている。例えば、ＤＲＡＭ装置に通常設けられている電圧発生回路としては、基板にバックバイアスをかけるための負電圧（ＶＢＢ）発生回路やワード線ドライブ用の高電圧（ＶＰＰ）を発生する高電圧（ＶＰＰ）発生回路などがある。
【０００９】
本発明の発明者は、アンチヒューズ素子をショートさせてプログラムを行う際には例えばデータの読出し／書込みなどの通常動作は行われないことに着目し、プログラム電圧発生回路の一部を既存の電圧発生回路と兼用可能であることを見出した。アンチヒューズ素子のショート工程において生じる放電を考慮すると、何らかの他目的用途で発生させた電圧をプログラム電圧として又はプログラム電圧発生用として流用することは憚られる。しかしながら、ＶＰＰ発生回路の主用途もＶＢＢ発生回路の主用途も通常動作時に所定の電圧を発生させることにある。従って、これらの電圧発生回路は、アンチヒューズ素子のプログラミング時には言わば目的不在の電圧を発生している。そこで、その目的不在の電圧をプログラム電圧発生用に利用することにより、プログラム電圧発生のためにのみ要する回路の規模の増大化を抑えることとした。具体的には、本発明は以下に列挙する高電圧発生方法及び半導体記憶装置を提供する。
【００１０】
即ち、本発明は、第１用途の第１電圧であって電源電圧よりも高い前記第１電圧を発生する第１電圧発生回路を備える半導体記憶装置において前記第１用途とは異なる第２用途の第２電圧であって前記第１電圧よりも高い第２電圧を発生する方法であって、前記第１電圧が前記第１用途に用いられていないときのみに当該第１電圧を利用して前記第２電圧を発生する、電圧発生方法を提供する。
【００１１】
また、本発明は、第１用途の第１電圧であって電源電圧よりも高い前記第１電圧を発生する第１電圧発生回路を備える半導体記憶装置において、前記第１用途とは異なる第２用途の第２電圧であって前記第１電圧よりも高い第２電圧を発生する第２電圧発生回路であって、電圧発生信号がアサートされると、前記第１電圧発生回路の発生した前記第１電圧を利用して前記第２電圧を発生する第２電圧発生回路を更に備える、半導体記憶装置を提供する。
【００１２】
ここで、例えば、前記第１電圧はワード線ドライブ用の電圧（ＶＰＰ）であり、前記第２電圧はアンチヒューズ素子をショートさせるための電圧（プログラム電圧）である。
【００１３】
また、前記第２電圧を発生させる際に、バックバイアス用の負電圧をも利用することとしても良い。
【発明の効果】
【００１４】
一時的に第１電圧発生回路を第２電圧発生回路の一部として利用することにより、第２電圧発生のみに用いられる回路規模を最小限に抑えることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態による半導体記憶装置について図面を参照して説明する。
【００１６】
（第１の実施の形態）
本発明の第１の実施の形態による半導体記憶装置は、ＤＲＡＭ装置である。この半導体記憶装置は、ＶＤＤ電源に加えて、ワード線ドライブ用の高電圧（ＶＰＰ）を発生させるためのＶＰＰ発生回路１０及びプログラム電圧（ＳＶＴ）を発生するＳＶＴ発生回路２０を備えている。なお、本実施の形態におけるＳＶＴは０より小さいものであるとする。
【００１７】
ＳＶＴ発生回路２０は、ＶＰＰ発生回路１０に接続されており、電圧発生信号（ＶＩＮ）がアサートされている間、ＶＰＰを利用してＳＶＴを発生する。本実施の形態におけるＳＶＴ発生回路２０は、ＶＩＮが“Ｈ”レベルの時のみ動作し、ＶＩＮが“Ｌ”レベルになると動作を止めるものである。
【００１８】
ＳＶＴ発生回路２０は、電圧発生制御回路３０とチャージポンプ回路４０を備えている。電圧発生制御回路３０は、ＶＩＮを受けて、チャージポンプ回路４０の昇圧動作を制御する制御信号を出力すると共にＶＰＰをチャージポンプ回路４０に供給する。これにより、チャージポンプ回路４０は、ＶＰＰを利用してＳＶＴを発生することができる。
【００１９】
電圧発生制御回路３０は、アサートされたＶＩＮを受けて発振信号（ＯＳＣ）を生成する発振部５０と、ＯＳＣを受けてチャージポンプ回路４０用の制御信号を生成すると共にＶＰＰをチャージポンプ回路４０に供給するパルス制御部６０を備えている。
【００２０】
本実施の形態による発振部５０は、図３に示されるように、入力段にＮＡＮＤゲートと、偶数段のインバータと、最終段のインバータとを備え、偶数段のインバータを経た信号が入力段ＮＡＮＤゲートにフィードバック入力されるように構成されたリングオシレータである。
【００２１】
パルス制御部６０は、図４に示されるように、発振部５０からＯＳＣを受けて、第１乃至第４制御信号ＩＰ１，ＩＰ２，ＩＰ４，ＩＰ６と第１及び第２ＶＰＰ伝達用信号ＩＰ３及びＩＰ５を生成する。詳しくは、パルス制御部６０は、入力されたＯＳＣを５本のラインに分配し、各ラインにおいてタイミング調整及び波形調整を行う。これらタイミング調整及び波形調整は、チャージポンプ回路４０における昇圧動作を所望とするためのマージンなどを考慮して行われる。
【００２２】
図４に示される５本のラインのうちの上位の４本においては、調整された信号がレベルシフタ６１１〜６１４に入力される。各レベルシフタ６１１〜６１４は、図５に示されるような回路構成を備えており、入力された信号と同相の信号であってＧＮＤとＶＰＰとの間で振れる信号を出力する。レベルシフタ６１１の出力はインバータ６２を介して第１制御信号ＩＰ１としてチャージポンプ回路４０に出力される。レベルシフタ６１２の出力は第２制御信号ＩＰ２としてチャージポンプ回路４０に出力される。レベルシフタ６１３の出力は、インバータ６３を介して第１ＶＰＰ伝達用信号ＩＰ３としてチャージポンプ回路４０に出力される一方で、そのまま第３制御信号ＩＰ４としてもチャージポンプ回路４０に出力される。この構成から明らかなように、第１ＶＰＰ伝達用信号ＩＰ３と第３制御信号ＩＰ４とは相補信号である。レベルシフタ６１４の出力はトランジスタ６４のゲートに入力されており、“Ｌ”レベル時にトランジスタ６４をオンさせると共に“Ｈ”レベル時にトランジスタ６４をオフさせる。この構成から明らかなように、第２ＶＰＰ伝達用信号ＩＰ５は、トランジスタ６４がオンするとＶＰＰとなり、トランジスタ６４がオフするとＨｉＺとなる。
【００２３】
図４に示される５本のラインのうちの最下位のラインにおいては、調整された信号がインバータ６５を介してレベルシフタ６６に入力される。レベルシフタ６６は、図６に示されるような回路構成を備えており、入力された信号と同相の信号であってＳＶＴとＶＤＤとの間で振れる信号を第４制御信号ＩＰ６として出力する。この構成から明らかなように、第４制御信号ＩＰ６の振幅は、ＶＤＤ−ＳＶＴである。
【００２４】
チャージポンプ回路４０は、図７に示されるように、トランジスタＴｒ１〜Ｔｒ７をオン・オフさせることにより、コンデンサ素子Ｃ１及びＣ２にチャージされた電荷を加えて高電圧を生成するものである。ここで、コンデンサ素子Ｃ３〜Ｃ５は第１、第２及び第４制御信号ＩＰ１，ＩＰ２，ＩＰ６のレベル変化を実電位と切り離して伝達するためのものである。
【００２５】
以下、図８を参照して、各制御信号ＩＰ１，ＩＰ２，ＩＰ４，ＩＰ６の変化及びチャージポンプ回路４０の動作について説明する。ここで、トランジスタＴｒ１〜Ｔｒ３，Ｔｒ５，Ｔｒ６は、第１及び第２制御信号ＩＰ１，ＩＰ２により制御されるスイッチであり、ゲートにＧＮＤを加えられるオフする一方、ゲートに所定の負電圧を加えられるとオンするスイッチとして動作する。また、トランジスタＴｒ４は、第３制御信号ＩＰ４により制御されるスイッチであり、ゲートに所定の正電圧を加えられるとオンする一方、ゲートにＧＮＤを加えられるとオフする。トランジスタＴｒ７は第４制御信号ＩＰ６により制御されるスイッチであり、ゲートに負電圧を加えられるとオンする一方、ゲートにＧＮＤを加えられるとオフする。
【００２６】
第１制御信号ＩＰ１が“Ｈ”レベルをとり第２制御信号ＩＰ２が“Ｌ”レベルをとるとき、トランジスタＴｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ６はオンし、トランジスタＴｒ２はオフする。これにより、図７に示されるＡ点、Ｂ点、Ｃ点、Ｅ点の電位はＧＮＤとなり、Ｄ点の電位は負電位となる。この時点で、第１ＶＰＰ伝達用信号ＩＰ３はＶＰＰ又はそれに相当する電位をとっており、第３制御信号ＩＰ４はＧＮＤ電位となっている。すなわち、トランジスタＴｒ４はオフである。また、Ｃ点の電位がＧＮＤとなっていることからトランジスタＴｒ７もオフである。
【００２７】
第１制御信号ＩＰ１が“Ｌ”レベルをとり第２制御信号ＩＰ２が“Ｈ”レベルをとるとき、トランジスタＴｒ１，Ｔｒ３，Ｔｒ５，Ｔｒ６はオフし、トランジスタＴｒ２はオンする。これにより、Ｅ点は負電位となりＤ点はＧＮＤとなる。この結果、Ａ点、Ｂ点、Ｃ点にはコンデンサ素子Ｃ１，Ｃ２，Ｃ５にかかっている電圧又は蓄えられた電荷に起因した電位変化が生じ得ることとなる。
【００２８】
加えて、トランジスタＴｒ２がオンしたときには、第１ＶＰＰ伝達用信号ＩＰ３はＧＮＤとなり、第２ＶＰＰ伝達用信号ＩＰ５はＨｉＺとなる。また、第３制御信号ＩＰ４は“Ｈ”レベルをとる。これにより、トランジスタＴｒ４がオンしてコンデンサ素子Ｃ１とコンデンサ素子Ｃ２に蓄えられた電荷が加算される。この際、第１ＶＰＰ伝達用信号ＩＰ３はＧＮＤに固定されているので、Ｂ点の電位は急激に低くなる。
【００２９】
第４制御信号ＩＰ６は上値をＶＤＤとし下値をＳＶＴとした信号であり、そのパルス振幅は“ＶＤＤ−ＳＶＴ”である。トランジスタＴｒ６がオンしているとき、この第４制御信号ＩＰ６はＶＤＤをとっているので、トランジスタＴｒ６がオフし且つ第４制御信号ＩＰ６がＳＶＴをとるとき、Ｃ点の電位は“−ＶＤＤ＋ＳＶＴ”となる。よって、トランジスタＴｒ７がオンして、Ｂ点の電位をＳＶＴとして出力する。なお、第４制御信号ＩＰ６は、Ｂ点の電位が十分に下がってからトランジスタＴｒ７をオンするように調整されている。
【００３０】
以上説明したように、本発明の実施の形態においては、既に発生しているＶＰＰを利用したことにより、コンデンサ素子Ｃ１及びＣ２にてＳＶＴを発生させることができる。ＶＤＤからＳＶＴを発生させようとした場合、コンデンサの段数が更に必要となり、それに伴うスイッチ回路なども増えることを考えると、回路規模を大きくすることなく、高い電圧を発生できる。
【００３１】
なお、第１ＶＰＰ伝達用信号ＩＰ３を出力するインバータ６３（図４参照）に加えられている電位をＶＰＰではなくＶＤＤとすると、コンデンサ素子Ｃ１にて蓄える電荷を少なくすることができ、ＳＶＴの電位調整を図ることができる。
【００３２】
（第２の実施の形態）
本発明の第２の実施の形態による半導体記憶装置は、第１の実施の形態と同様、ＤＲＡＭ装置である。この半導体記憶装置は、図９に示されるように、ＶＤＤ電源に加えて、ワード線ドライブ用の高電圧（ＶＰＰ）を発生させるためのＶＰＰ発生回路１０、基板にバックバイアスをかけるための負電圧（ＶＢＢ）を発生させるためのＶＢＢ発生回路７０及びプログラム電圧（ＳＶＴ）を発生するＳＶＴ発生回路２０ａを備えている。なお、本実施の形態におけるＳＶＴも、第１の実施の形態と同様、０より小さいものであるとする。
【００３３】
本実施の形態におけるＳＶＴ発生回路２０ａは、ＶＰＰに加え、ＶＢＢをも利用してＳＶＴを発生する回路である。詳しくは、図１０及び図１１と図２及び図４とを比較すると明らかなように、本実施の形態によるＳＶＴ発生回路２０ａは、パルス制御部６０ａにレベルシフタ６１３の代わりにレベルシフタ６８を備え、且つ、その後段にインバータ６９を備える点で第１の実施の形態とは異なる。
【００３４】
レベルシフタ６８は、図１２に示されるように、入力された信号と同相であって、ＶＢＢとＶＰＰとの間で振れる信号を出力する。インバータ６９は、レベルシフタ６８の出力を反転させ、ＶＢＢとＶＰＰとの間で振れる信号を出力する。その結果、第１ＶＰＰ伝達用信号ＩＰ３ａ及び第３制御信号ＩＰ４ａは、上値をＶＰＰとし、下値をＶＢＢとした信号となる。なお、第１ＶＰＰ伝達用信号ＩＰ３ａ及び第３制御信号ＩＰ４ａが相補信号である点は第１の実施の形態と同様である。
【００３５】
図１３を参照すると理解されるように、第１ＶＰＰ伝達用信号ＩＰ３ａのパルス振幅がＶＰＰ−ＶＢＢであることに加えて、Ａ点もＧＮＤではなくＶＢＢを基準として変化するように構成されているので、コンデンサ素子Ｃ１に蓄えられる電荷も２ＶＢＢ分だけ増える（図１４参照）。加えて、Ｂ点もＧＮＤではなくＶＢＢを基準として変化するように構成されているので、コンデンサ素子Ｃ２に蓄えられる電荷もＶＢＢ分だけ増える。ＳＶＴは、このようにしてコンデンサ素子Ｃ１及びコンデンサ素子Ｃ２に蓄えられた電荷に基づいて発生させられるので、本実施の形態によれば、第１の実施の形態よりも高いＳＶＴを効率よく発生させることができる。
【００３６】
以上説明した本実施の形態においても、第１の実施の形態と同様に、パルス制御部６０ａにおけるインバータ６９の基準電位をＶＰＰからＶＤＤに変更したり、ＶＢＢをＧＮＤにしたりすることにより、ＳＶＴの電位調整を図ることができる。
【００３７】
なお、上述した実施の形態のいずれにおいても負電圧のＳＶＴを生成する例について説明してきたが、ＶＰＰ及び／又はＶＢＢを利用して正電圧のＳＶＴを生成することとしても良い。また、一旦生成した負電圧のＳＶＴを利用して正電圧のＳＶＴを生成することとしても良い。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施の形態による半導体記憶装置の一部を示すブロック図である。
【図２】図１に示される電圧制御回路の構成を示すブロック図である。
【図３】図２に示される発振部の具体的構成を示す回路図である。
【図４】図２に示されるパルス制御部の具体的構成を示す回路図である。
【図５】図４に示されるレベルシフタを示す回路図である。
【図６】図４に示される他のレベルシフタを示す回路図である。
【図７】図１に示されるチャージポンプ回路の構成を示す回路図である。
【図８】図７に示されるチャージポンプ回路の動作タイミングを示す図である。
【図９】本発明の第２の実施の形態による半導体記憶装置の一部を示すブロック図である。
【図１０】図９に示される電圧制御回路の構成を示すブロック図である。
【図１１】図１０に示されるパルス制御部の具体的構成を示す回路図である。
【図１２】図１１に示されるレベルシフタを示す回路図である。
【図１３】図９に示されるチャージポンプ回路の構成を示す回路図である。
【図１４】図１３に示されるチャージポンプ回路の動作タイミングを示す図である。
【符号の説明】
【００３９】
１０        高電圧（ＶＰＰ）発生回路
２０        プログラム電圧（ＳＶＴ）発生回路
３０        電圧発生制御回路
４０        チャージポンプ回路
５０        発振部
６０        パルス制御部
６１１〜６１４，６６，６８    レベルシフタ
６２，６３，６５，６９    インバータ
６４        トランジスタ
７０        負電圧（ＶＢＢ）発生回路
Ｃ１〜Ｃ５    コンデンサ素子
Ｔｒ１〜Ｔｒ７      トランジスタ
【図１】
2006252708.tif 000003
【図２】
2006252708.tif 000004
【図３】
2006252708.tif 000005
【図４】
2006252708.tif 000006
【図５】
2006252708.tif 000007
【図６】
2006252708.tif 000008
【図７】
2006252708.tif 000009
【図８】
2006252708.tif 000010
【図９】
2006252708.tif 000011
【図１０】
2006252708.tif 000012
【図１１】
2006252708.tif 000013
【図１２】
2006252708.tif 000014
【図１３】
2006252708.tif 000015
【図１４】
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