(57)【要約】【課題】電流−磁場変換効率を高める。【解決手段】磁気ランダムアクセスメモリのデータ書き込み方法は、磁化容易軸と磁化困難軸とを有する磁気抵抗効果素子と、磁化容易軸の方向に延在された第１の書き込み配線と、磁化困難軸の方向に延在された第２の書き込み配線とを備え、第１の書き込み配線に第１の電流を第１の向きに流しかつ第２の書き込み配線に第２の電流を第２の向きに流す第１サイクルと、第１の書き込み配線に第１の電流を流すのを止めかつ第２の書き込み配線に第２の電流を第２の向きに流す第２サイクルと、第１の書き込み配線に第１の電流を第１の向きと反対の第３の向きに流しかつ第２の書き込み配線に第２の電流を第２の方向に流す第３サイクルとを具備する。【選択図】      図７
2006179125.tif 000002
【特許請求の範囲】
【請求項１】
磁化容易軸と磁化困難軸とを有する磁気抵抗効果素子と、
前記磁化容易軸の方向に延在された第１の書き込み配線と、
前記磁化困難軸の方向に延在された第２の書き込み配線と
を備え、
前記第１の書き込み配線に第１の電流を第１の向きに流し、かつ、前記第２の書き込み配線に第２の電流を第２の向きに流す第１サイクルと、
前記第１の書き込み配線に前記第１の電流を流すのを止め、かつ、前記第２の書き込み配線に前記第２の電流を前記第２の向きに流す第２サイクルと、
前記第１の書き込み配線に前記第１の電流を前記第１の向きと反対の第３の向きに流し、かつ、前記第２の書き込み配線に前記第２の電流を前記第２の方向に流す第３サイクルと
を具備することを特徴とする磁気ランダムアクセスメモリのデータ書き込み方法。
【請求項２】
前記磁気抵抗効果素子に第１のデータを書き込む場合、
前記第１サイクルの前に前記磁気抵抗効果素子の記憶データを読み取り、前記記憶データが前記第１のデータと異なるときに前記第１乃至第３サイクルの書き込みを行うことを特徴とする請求項１に記載の磁気ランダムアクセスメモリのデータ書き込み方法。
【請求項３】
前記第３サイクルの後、前記第１及び第２の書き込み配線に前記第１及び第２の電流を流すのを止める第４サイクルと
をさらに具備することを特徴とする請求項１に記載の磁気ランダムアクセスメモリのデータ書き込み方法。
【請求項４】
前記第１サイクルでは、前記磁気抵抗効果素子の前記磁化容易軸の方向に対して４５度の方向に第１の磁場を前記磁気抵抗効果素子に印加し、
前記第２サイクルでは、前記磁気抵抗効果素子の前記磁化容易軸の方向に対して０度の方向に第２の磁場を前記磁気抵抗効果素子に印加し、
前記第３サイクルでは、前記磁気抵抗効果素子の前記磁化容易軸の方向に対して−４５度の方向に第３の磁場を前記磁気抵抗効果素子に印加する
ことを特徴とする請求項１に記載の磁気ランダムアクセスメモリのデータ書き込み方法。
【請求項５】
前記磁気抵抗効果素子は、
磁化が固定された固定層と、
磁化が反転し、第１の強磁性層と第２の強磁性層と前記第１及び第２の強磁性層間に設けられた第１の非磁性層とを有し、前記第１の強磁性層の磁化と前記第２の強磁性層の磁化とが反対を向くように反強磁性結合された記録層と、
前記固定層及び前記記録層間に設けられた第２の非磁性層と
を具備することを特徴とする請求項１に記載の磁気ランダムアクセスメモリのデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗効果（Magneto Resistive）を利用して“１”、“０”情報の記憶を行う構造をメモリセルとして用いた磁気ランダムアクセスメモリ（ＭＲＡＭ；Magnetic Random Access Memory）のデータ書き込み方法に関する。
【背景技術】
【０００２】
近年、情報記憶素子として、トンネル型磁気抵抗効果（Tunneling Magneto Resistive；以後ＴＭＲと表記）を利用した磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）のメモリセルが提案されている（例えば、非特許文献１参照）。
【０００３】
ＴＭＲを示すＭＴＪ（Magnetic Tunnel Junction）素子は、絶縁膜を２枚の磁性体薄膜で挟んだ構造を有しており、上下の強磁性体の磁化の向きが互いに平行になった場合と互いに反平行になった場合との２つの状態を作ることが可能である。
【０００４】
磁化の向きが上下の強磁性体で互いに平行になった場合、強磁性体間に挟まれた薄い絶縁膜を流れるトンネル抵抗は最も低くなり、この状態を例えば“１”と規定する。一方、磁化の向きが上下の強磁性体で互いに反平行になった場合、トンネル抵抗は最も高くなり、この状態を例えば“０”と規定する。このようにして、ＭＴＪ素子に“１”、“０”情報を記憶させることができる。
【０００５】
ＭＴＪ素子への書き込みは、直交する２本の書き込み配線に電流を流し、この書き込み配線の交差部分に配置されたＭＴＪ素子に対して、発生する磁場によって磁化反転を行うことで実行する。Ｓｔｏｎｅｒ−Ｗｏｈｌｆａｒｔｈによる一斉反転モデルによれば、ＭＴＪ素子の記録層の強磁性体を磁化反転させるために必要なエネルギーが最も低いのは、記録層の磁化容易軸方向に対して、４５度又は１３５度をなす方向に磁場を印加した場合である。従って、磁化容易軸方向に対して平行方向と直交方向に書き込み配線を配設し、この書き込み配線に電流を流せば、これらの交差部に位置するＭＴＪ素子のみに磁化反転を起こさせることができる。これにより、ＭＴＪ素子を２次元平面にマトリクス状に配置し、このＭＴＪ素子の上下をそれぞれ通過するように書き込み配線を行方向と列方向に直交させて、メモリセルアレイを構成することができる。
【０００６】
但し、ＭＴＪ素子の記録層の保持力がばらついていたり、記録層と固着層とのネールカップリング、固着層からの漏れ磁場、記録層と固着層との磁化ベクトルの向きのずれ（０度、１８０度以外）の存在によって、“０”状態への磁化反転に必要な磁場と“１”状態への磁化反転に必要な磁場とが異なったりする。このような場合、磁化反転に必要な大きな書き込み電流を必要とするＭＴＪ素子に書き込む際、この書き込み電流によって単独配線のみで磁化反転が行えるＭＴＪ素子が配線を共有しているとき、誤書き込みが発生し、メモリとしての信頼度を低下させる。
【０００７】
これに対して、特許文献１に示されるトグル（Toggle）書き込み方式は、上記の誤書き込みに対する動作マージンが広いため、メモリとしての信頼度を向上させることができる。このトグル書き込み方式において、ＭＴＪ素子の記録層は、例えば２つの強磁性金属層が常磁性金属層を挟んで反強磁性結合をなすように構成され、記録層の合成磁気モーメントは２つの強磁性金属層の磁気モーメントが打ち消し合ってほぼ０になっている。
【０００８】
トグル書き込み方法は、特許文献１に詳細が示されるが、簡単に述べると、書き込み配線による電流磁場によって出現した記録層の合成磁気モーメントを回転させて、２つの記録層を磁化反転させる。単独配線による誤書き込みに対して耐性が強い理由を簡単に述べると、書き込み配線による電流磁場によって出現した記録層の合成磁気モーメントは、単独配線による電流磁場では回転させることができないため、書き込みが終了して電流が流れなくなると印加磁場は消滅し、２つの記録層の反強磁性結合によりもとの状態に戻らざるを得ないためである。
【０００９】
特許文献１に示される例において、ＭＴＪ素子の強磁性層及び反強磁性層の磁化容易軸方向は、書き込み配線の延在方向と±４５度又は±１３５度をなしている。ＭＴＪ素子の記録層に一様な磁場を印加するためには、記録層の厚み方向をＺ軸とした場合にＺ軸方向の磁場成分がほとんど存在しないことと、記録層の端部と中心部で印加された磁場が同じ方向であるようにすることを考慮する必要があるので、配線幅は、ＭＴＪ素子の容易軸方向の長さ及び困難軸方向の長さより大きくせざるを得ない。アンペアーの法則によれば、同一電流による発生磁場の大きさは、その磁場ベクトルがたどる経路が短い方が、大きい。従って、配線幅が太いことは発生磁場の減少につながり、電流−磁場変換効率を落とす要因となる。また、磁束キーパー層を配線の周りに設けて、電流−磁場変換効率を高めようとする場合、配線のＭＴＪ素子に面する側に磁束キーパー層を設けることが困難なため、磁束キーパー層から記録層までの距離が長くなるので、電流−磁場変換効率が、一般の容易軸方向と書き込み配線が平行及び直交している場合に比べて低下する。
【特許文献１】米国特許第6,545,906号明細書
【非特許文献１】Roy Scheuerlein et. Al, ISSCC2000 Technical Digest p.128, 「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、電流−磁場変換効率を高めることが可能な磁気ランダムアクセスメモリのデータ書き込み方法を提供する。
【課題を解決するための手段】
【００１１】
本発明の一視点による磁気ランダムアクセスメモリのデータ書き込み方法は、磁化容易軸と磁化困難軸とを有する磁気抵抗効果素子と、前記磁化容易軸の方向に延在された第１の書き込み配線と、前記磁化困難軸の方向に延在された第２の書き込み配線とを備え、前記第１の書き込み配線に第１の電流を第１の向きに流し、かつ、前記第２の書き込み配線に第２の電流を第２の向きに流す第１サイクルと、前記第１の書き込み配線に前記第１の電流を流すのを止め、かつ、前記第２の書き込み配線に前記第２の電流を前記第２の向きに流す第２サイクルと、前記第１の書き込み配線に前記第１の電流を前記第１の向きと反対の第３の向きに流し、かつ、前記第２の書き込み配線に前記第２の電流を前記第２の方向に流す第３サイクルとを具備する。
【発明の効果】
【００１２】
本発明によれば、電流−磁場変換効率を高めることが可能な磁気ランダムアクセスメモリのデータ書き込み方法を提供できる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
［１］メモリセルの構造
ここでは、本発明の一実施形態に係る磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）のメモリセルの構造について説明する。本発明の一実施形態におけるメモリセルの構造は、Ｓｔｏｎｅｒ−Ｗｏｈｌｆａｒｔｈモデルを用いる一般的な書き込みを行う場合と同様で、以下のような構造となる。
【００１５】
（１）構造例１
図１（ａ）及び（ｂ）は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルの構造例１の平面図及び断面図を示す。この構造例１は、１セルＭＣに１つのＭＴＪ（Magnetic Tunnel Junction）素子と１つのトランジスタとを有する、いわゆる１Ｔｒ＋１ＭＴＪ構造である。
【００１６】
図１（ａ）に示すように、ビット線ＢＬがＸ方向に延在され、書き込みワード線ＷＷＬがＹ方向（例えばＸ方向に対して垂直方向）に延在され、ビット線ＢＬ及び書き込みワード線ＷＷＬの交点にＭＴＪ素子１０が配置される。ＭＴＪ素子１０は、ビット線ＢＬの延在方向であるＸ方向に磁化困難軸方向を向け、書き込みワード線ＷＷＬの延在方向であるＹ方向に磁化容易軸方向を向けて、配置される。換言すると、ＭＴＪ素子１０の磁化容易軸方向に対して、書き込み配線（ＢＬ，ＷＷＬ）を平行及び直交するようにそれぞれ配置する。
【００１７】
図１（ｂ）に示すように、ＭＴＪ素子１０の一端は、ビット線ＢＬに接続される。一方、ＭＴＪ素子１０の他端は、下部金属層２６、コンタクト２４ａ，２４ｂ，２４ｃ及び配線２５ａ，２５ｂを介して、読み出し用スイッチング素子（例えばＭＯＳトランジスタＴｒ）ＲＳＷの電流経路の一端（ドレイン拡散層２３ａ）に接続される。この読み出し用スイッチング素子ＲＳＷの電流経路の他端（ソース拡散層２３ｂ）は、コンタクト２４ｄ及び配線２５ｃを介して、例えば接地端子ＶＳＳに接続されている。読み出し用スイッチング素子ＲＳＷのゲート電極２２は、読み出しワード線ＲＷＬにつながる。ＭＴＪ素子１０の下方には、ＭＴＪ素子１０と電気的に分離された書き込みワード線ＷＷＬが配置される。
【００１８】
（２）構造例２
図２（ａ）及び（ｂ）は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルの構造例２の平面図及び断面図を示す。この構造例２は、１セルＭＣに１つのＭＴＪ素子と１つのダイオードとを有する、いわゆる１Ｔｒ＋１ダイオード構造である。
【００１９】
図２（ａ）及び（ｂ）に示すように、構造例２において、上記構造例１と異なる点は、読み出し用スイッチング素子ＲＳＷがダイオードＤである点である。このダイオードＤは、例えばＰＮ接合ダイオードであり、Ｐ型半導体層とＮ型半導体層とで構成されている。このダイオードＤの一端（例えばＰ型半導体層）は、ＭＴＪ素子１０に接続されている。一方、ダイオードＤの他端（例えばＮ型半導体層）は、ワード線ＷＬに接続されている。そして、図示する構造では、ビット線ＢＬからワード線ＷＬへ電流が流れるようになっている。
【００２０】
尚、ダイオードＤの配置箇所や向きは、種々に変更することが可能である。例えば、ダイオードＤは、ワード線ＷＬからビット線ＢＬへ電流が流れる向きに配置してもよい。また、ダイオードＤは、半導体基板２１内に形成することも可能である。
【００２１】
（３）構造例３
図３（ａ）及び（ｂ）は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルの構造例３の平面図及び断面図を示す。この構造例３は、セルＭＣ毎に読み出し用スイッチング素子を備えない、いわゆるクロスポイント構造である。
【００２２】
図３（ａ）及び（ｂ）に示すように、構造例３において、上記構造例１と異なる点は、セル毎に読み出し用スイッチング素子ＲＳＷを備えない点である。従って、ＭＴＪ素子１０の一端はビット線ＢＬに接続され、ＭＴＪ素子１０の他端はワード線ＷＬにそれぞれ接続される。
【００２３】
（４）構造例４
図４（ａ）及び（ｂ）は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルの構造例４の平面図及び断面図を示す。この構造例４は、ビット線を書き込み配線と読み出し配線とに分けた、いわゆるビット線分割構造である。
【００２４】
図４（ａ）及び（ｂ）に示すように、構造例４において、上記構造例１と異なる点は、ビット線を、書き込みビット線ＷＢＬと読み出しビット線ＲＢＬとに分けた点である。書き込みビット線ＷＢＬは、Ｘ方向に延在され、ＭＴＪ素子１０の一端に接続される。読み出しビット線ＲＢＬは、Ｘ方向に延在され、読み出し用スイッチング素子ＲＳＷの一端（ソース拡散層２３ｂ）にコンタクト２４ｄ及び配線２５ｃを介して接続される。
【００２５】
［２］ＭＴＪ素子の構造
ここでは、本発明の一実施形態に係るＭＴＪ素子の構造について説明する。
【００２６】
図５（ａ）乃至（ｃ）は、本発明の一実施形態に係るシングルジャンクション構造のＭＴＪ素子の断面図を示す。
【００２７】
図５（ａ）乃至（ｃ）に示すように、ＭＴＪ素子１０は、磁化方向が固定された固定層（ピン層）１１と、磁化方向が可変である記録層（フリー層）１３と、これら固定層１１及び記録層１３に挟まれた非磁性層（トンネル接合層）１２と、固定層１１の磁化方向を固定するための反強磁性層１４とで構成された、シングルジャンクション構造となっている。そして、少なくとも記録層１３が反強磁性結合構造であることが望ましい。
【００２８】
ここで、図５（ａ）に示すＭＴＪ素子１０は、記録層１３だけが反強磁性結合構造となっている。すなわち、記録層１３は、強磁性層１３−ｆ１／非磁性層１３−ｎ／強磁性層１３−ｆ２の３層からなり、強磁性層１３−ｆ１，１３−ｆ２の磁化方向が反平行状態となるように磁気結合（層間交換結合）している。
【００２９】
図５（ｂ）に示すＭＴＪ素子１０は、記録層１３及び固定層１１の両方が反強磁性結合構造となっている。すなわち、記録層１３は、強磁性層１３−ｆ１／非磁性層１３−ｎ／強磁性層１３−ｆ２の３層からなり、強磁性層１３−ｆ１，１３−ｆ２の磁化方向が反平行状態となるように磁気結合している。また、固定層１１は、強磁性層１１−ｆ１／非磁性層１１−ｎ／強磁性層１１−ｆ２の３層からなり、強磁性層１１−ｆ１，１１−ｆ２の磁化方向が反平行状態となるように磁気結合している。
【００３０】
図５（ｃ）に示すＭＴＪ素子１０は、記録層１３が反強磁性結合構造となっており、固定層１１が強磁性結合構造となっている。すなわち、記録層１３は、強磁性層１３−ｆ１／非磁性層１３−ｎ／強磁性層１３−ｆ２の３層からなり、強磁性層１３−ｆ１，１３−ｆ２の磁化方向が反平行状態となるように磁気結合している。また、固定層１１は、強磁性層１１−ｆ１／非磁性層１１−ｎ／強磁性層１１−ｆ２の３層からなり、強磁性層１１−ｆ１，１１−ｆ２の磁化方向が平行状態となるように磁気結合している。
【００３１】
図６（ａ）乃至（ｃ）は、本発明の一実施形態に係るダブルジャンクション構造のＭＴＪ素子の断面図を示す。
【００３２】
図６（ａ）乃至（ｃ）に示すように、ＭＴＪ素子１０は、ダブルジャンクション構造であってもよい。すなわち、ＭＴＪ素子１０はトンネル接合層として機能する非磁性層１２ａ，１２ｂを２層有し、記録層１３の一端には第１の非磁性層１２ａを介して第１の固定層１１ａが設けられ、記録層１３の他端には第２の非磁性層１２ｂを介して第２の固定層１１ｂが設けられている。
【００３３】
このダブルジャンクション構造の場合も、上記シングルジャンクション構造と同様、記録層１３は反強磁性接合構造で固定層１１ａ，１１ｂが単層構造（図６（ａ））、記録層１３及び固定層１１ａ，１１ｂの両方が反強磁性結合構造（図６（ｂ））、記録層１３は反強磁性結合構造で固定層１１ａ，１１ｂは強磁性結合構造（図６（ｃ））にすることが可能である。
【００３４】
上記のように、記録層１３を反強磁性結合構造とすることで、単層の場合に比べて、磁気モーメントが０となっていることで外部からの磁気的な擾乱に対しての保持耐性を向上させることができ、さらに、後述するいわゆるトグル（Toggle）書き込み方式を実現することができる。従って、メモリとしての信頼性の向上を図ることができる。
【００３５】
また、シングルジャンクション構造の場合、ダブルジャンクション構造に比べて、ＭＴＪ素子１０の製造プロセスが簡略でき、さらに、ＭＴＪ素子１０の堆積方向のサイズを小さくできる。一方、ダブルジャンクション構造の場合、シングルジャンクション構造と比べて、１つのトンネル接合あたりのバイアス電圧が印加電圧の１／２になるので、バイアス電圧の増大に伴うＭＲ（Magneto Resistive）比の減少を抑制できる。
【００３６】
尚、固定層１１及び記録層１３は、強磁性層／非磁性層／強磁性層の３層からなることに限定されず、さらに層数を増やすことも可能である。また、固定層１１及び記録層１３は、複数の強磁性体からなる積層で形成されてもよい。
【００３７】
また、ＭＴＪ素子１０の平面形状は、長方形に限定されず、例えば、楕円形、菱型、平行四辺形、円、十字型等に種々変更することが可能である。
【００３８】
また、ＭＴＪ素子１０は、反強磁性層１４、固定層１１、非磁性層１２及び記録層１３の平面形状の大きさが全て同じである形状に限定されない。例えば、ＭＴＪ素子１０の各層の全ての側面が連続的に一致し、反強磁性層１４、固定層１１、非磁性層１２及び記録層１３のうち上層ほど小さな平面形状となる、台形断面の形状になっていてもよい。また、ＭＴＪ素子１０の一部の側面が非連続となり、反強磁性層１４、固定層１１及び非磁性層１２が記録層１３よりも大きな平面形状となる形状でもよい。
【００３９】
［３］書き込み／読み出し方法
ここでは、本発明の一実施形態に係る磁気ランダムアクセスメモリの書き込み／読み出し方法について説明する。
【００４０】
（１）書き込み方法
本発明の一実施形態に係る書き込み方法は、いわゆるトグル書き込み方式を採用する。このトグル書き込み方式では、書き込み動作を行うと、選択セルのデータは、“１”→“０”→“１”→“０”と順に状態が遷移する。換言すると、書き込みにより、ＭＴＪ素子１０の記憶層（固定層側に面した側の強磁性層）と固定層（固定層が非磁性層に分断された複数の強磁性層からなっていた場合、記憶層側に面した側の強磁性層）の相対的な磁化方向が、平行状態（パラレル状態）のときは反平行状態（アンチパラレル状態）に変化し、反平行状態のときは平行状態に変化する。
【００４１】
従って、任意のデータを書き込む前に、選択セルに書き込まれているデータを読み出す必要がある。その結果、任意のデータが既に書き込まれていた場合は書き込みを行わず、任意のデータと異なるデータが書き込まれていた場合はデータを書き換えるために書き込みを行う。例えば、選択セルに“０”データを書き込む場合、その選択セルのデータを読み出した結果、“０”データのときは書き込みが行われず、“１”データのときだけ書き込みが行われる。同様に、選択セルに“１”データを書き込む場合、その選択セルのデータを読み出した結果、“１”データのときは書き込みが行われず、“０”データのときだけ書き込みが行われる。
【００４２】
上記のような確認サイクルの結果、書き込み動作が必要となった場合、すなわち選択セルのデータを書き換える必要が生じた場合における書き込み方法例について、以下に具体的に説明する。
【００４３】
（１−１）書き込み方法例１
図７は、本発明の一実施形態に係る書き込み方法例１の書き込み電流の波形図を示す。図８（ａ）乃至（ｅ）は、本発明の一実施形態に係る書き込み方法例１のサイクル毎の磁化模式図を示す。図９は、本発明の一実施形態に係る書き込み方法例１の印加磁場による磁化反転サイクルと磁場の大きさを示す模式図である。
【００４４】
（初期状態）
まず、初期状態では、図７の（ａ）に示すように、ビット線ＢＬ及びワード線ＷＬはともにオフしており、両者には書き込み電流ＩＢＬ，ＩＷＬが流れていない無通電状態となっている。
【００４５】
この初期状態において、ＭＴＪ素子１０の記録層１３の磁化方向は、図８（ａ）に示すような状態であったとする。すなわち、上層記録層（例えば図５（ａ）の符号１３−ｆ２の層）の磁化及び下層記録層（例えば図５（ａ）の符号１３−ｆ１の層）の磁化は反強磁性結合しており、上層記録層の磁化方向は右向き（０度方向）、下層記録層の磁化方向は左向き（１８０度方向）であったとする。従って、上層記録層及び下層記録層の磁化は１８０度異なる方向を向いており、両者の磁化（磁気モーメント）はつり合っているため、初期状態では記録層１３中の合成磁化（合成磁気モーメント）はほぼ０となっている。
【００４６】
尚、このような初期状態を、ここでは、例えば“１”データが書き込まれた状態であると規定する。
【００４７】
（第１サイクル）
次に、第１サイクルでは、図７の（ｂ）に示すように、ビット線ＢＬ及びワード線ＷＬをともにオンし、両者に書き込み電流ＩＢＬ，ＩＷＬを流す。
【００４８】
この第１サイクルにおいて、図８（ｂ）に示すように、書き込み電流ＩＢＬ，ＩＷＬで生成された合成磁場によって、ＭＴＪ素子１０の記録層１３の合成磁化（合成磁気モーメント）が出現する。そして、この合成磁化は、生成された磁場方向を向くように、上層記録層及び下層記録層が反強磁性結合状態を保ちながら、時計回りに回転する。つまり、第１サイクルでは、ＭＴＪ素子１０の磁化容易軸方向に対して４５度の方向に磁場が印加される（図９の（ｂ）参照）ことにより、その結果、記録層１３の合成磁化は、ほぼ４５度方向を向くように時計回りに回転する。
【００４９】
尚、ビット線ＢＬはＭＴＪ素子１０の上方、ワード線ＷＬはＭＴＪ素子１０の下方にあるため、図８（ｂ）に示すように、この第１サイクルにおいて、書き込み電流ＩＢＬの向きは紙面の下向き、書き込み電流ＩＷＬの向きは紙面の左向きとする。
【００５０】
（第２サイクル）
次に、第２サイクルでは、図７の（ｃ）に示すように、ワード線ＷＬはオフにして書き込み電流ＩＷＬを流すのを止め、ビット線ＢＬのみに書き込み電流ＩＢＬを流す。ここで、第２サイクル時における書き込み電流ＩＢＬは、上記第１サイクル時における書き込み電流ＩＢＬと同じ方向に流す。
【００５１】
この第２サイクルにおいて、ＭＴＪ素子１０の記録層１３の合成磁化（合成磁気モーメント）は、図８（ｃ）に示すように、上層記録層及び下層記録層が反強磁性結合状態を保ちながら、さらに時計回りに回転する。つまり、第２サイクルでは、ＭＴＪ素子１０の磁化容易軸方向に対して０度の方向に磁場が印加される（図９の（ｃ）参照）ことにより、その結果、記録層１３の合成磁化は、ほぼ０度方向を向くように時計回りに回転する。
【００５２】
（第３サイクル）
次に、第３サイクルでは、図７の（ｄ）に示すように、ビット線ＢＬ及びワード線ＷＬをともにオンし、両者に書き込み電流ＩＢＬ，ＩＷＬを流す。ここで、第３サイクル時における書き込み電流ＩＢＬは、上記第１サイクル時における書き込み電流ＩＢＬと同じ方向に流すが、第３サイクル時における書き込み電流ＩＷＬは、上記第１サイクル時における書き込み電流ＩＷＬと逆方向に流す。
【００５３】
この第３サイクルにおいて、ＭＴＪ素子１０の記録層１３の合成磁化（合成磁気モーメント）は、図８（ｄ）に示すように、上層記録層及び下層記録層が反強磁性結合状態を保ちながら、さらに時計回りに回転する。つまり、第３サイクルでは、ＭＴＪ素子１０の磁化容易軸方向に対して−４５度の方向に磁場が印加される（図９の（ｄ）参照）ことにより、その結果、記録層１３の合成磁化は、ほぼ−４５度方向を向くように時計回りに回転する。
【００５４】
（第４サイクル）
次に、第４サイクルでは、図７の（ｅ）に示すように、ビット線ＢＬ及びワード線ＷＬをともにオフにし、両者に書き込み電流ＩＢＬ，ＩＷＬを流すのを止める。
【００５５】
従って、第４サイクルでは印加磁場が消滅するため、ＭＴＪ素子１０の上層記録層及び下層記録層の磁化は、０度，１８０度方向（磁化容易軸方向）の安定な状態に戻ろうとする。その結果、上層記録層の磁化方向は左向き（１８０度方向）、下層記録層の磁化方向は右向き（０度方向）となる。従って、上層記録層及び下層記録層の磁化は１８０度異なる方向を向いており、両者の磁化（磁気モーメント）はつり合っているため、記録層１３中の合成磁化（合成磁気モーメント）はほぼ０となる。
【００５６】
以上のようにして、上層記録層及び下層記録層の磁化は、初期状態から１８０度それぞれ回転させることができる。その結果、ＭＴＪ素子１０のデータを、“１”から“０”に書き換えることができる。
【００５７】
尚、第２サイクルにおけるビット線ＢＬに流す書き込み電流ＩＢＬの大きさは、第１及び第３サイクルよりも大きくする（例えば２倍）ことが望ましい。また、第１及び第３サイクルにおいて、ＭＴＪ素子１０に印加される磁場の大きさはほぼ等しい（図９参照）。
【００５８】
上記書き込み方法例１によれば、まずビット線ＢＬ及びワード線ＷＬに電流ＩＢＬ，ＩＷＬを流し、次にビット線ＢＬのみに電流ＩＢＬを流し、最後にビット線ＢＬ及びワード線ＷＬに電流ＩＢＬ，ＩＷＬを流し、この最後ではワード線ＷＬに最初と反対向きに電流ＩＷＬを流す。このような書き込み方法は、ＭＴＪ素子１０の磁化容易軸方向をワード線ＷＬの延在方向と平行にし、ＭＴＪ素子１０の磁化困難軸方向をビット線ＢＬの延在方向と平行にすることで実現できる。これにより、次のような効果を得ることができる。
【００５９】
まず、従来技術（例えば上記特許文献１）によるトグル書き込み方式では、図１０（ａ）に示すように、ＭＴＪ素子１０を書き込み配線に対して斜めに配置する必要があったため、例えばビット線電流から発生する磁力線のＭＴＪ素子１０までの経路は長くなる。これに対し、本発明の一実施形態では、図１０（ｂ）に示すように、ＭＴＪ素子１０を書き込み配線に対して平行又は垂直に配置するため、例えばビット線電流から発生する磁力線のＭＴＪ素子１０までの磁力線は短くなる。従って、両者を同一電流で比較すると、従来技術よりも本発明の一実施形態の方が発生磁場を大きくできるので、電流−磁場変換効率を高めることができる。
【００６０】
また、磁束キーパー層１５を配線の周りに付与して、電流−磁場変換効率を高めようとした場合を考える。この場合、従来技術（例えば上記特許文献１）によるトグル書き込み方式では、図１１（ａ）に示すように、ＭＴＪ素子１０を書き込み配線に対して斜めに配置する必要があったため、磁束キーパー層１５とＭＴＪ素子１０の記録層とを近づけることができなかった。これに対し、本発明の一実施形態では、図１１（ｂ）に示すように、ＭＴＪ素子１０を書き込み配線に対して平行又は垂直に配置するため、磁束キーパー層１５とＭＴＪ素子１０の記録層とを近づけることができる。従って、本発明の一実施形態は、従来技術と比べて、同一電流を流した場合にＭＴＪ素子１０の記録層を通過する磁場を大きくできる。このように、電流−磁場変換効率を向上できるため、より小さい電流で書き込みが可能となる。
【００６１】
また、従来技術の場合、図１２に示すように、ＭＴＪ素子１０の容易軸方向が向く、第１及び第３象限は磁化反転を起こすことができるが、領域Ａで示す第２及び第４象限では書き込みが行われない。また、反強磁性結合を打ち破る大きな磁場が印加された領域Ｂでは、磁化反転が５０％の確率で起こる。これに対し、本発明の一実施形態では、図１３に示すように、第２サイクルの（ｃ）の状態では、ビット線ＢＬのみによる電流磁場が印加される。ビット線ＢＬのみが選択された半選択状態においても（ｃ）の方向に磁場が印加されているため、一見半選択状態に弱くなったように見えるが、記録層１３の２つの強磁性層による合成磁気モーメントがほぼ０になっていると、つまり、記録層１３の２つの強磁性層の磁気モーメントの一方はビット線ＢＬによる磁場方向を向き、他方は反対向きとなっているため、両者の反強磁性結合を打ち破る磁場が印加されない限りは磁化反転を起こさない。従って、半選択セルの誤書き込みを低減することができる。
【００６２】
また、最初のサイクルで、反強磁性結合によって合成磁気モーメントが０となっている状態から、印加磁場方向をむいた合成磁気モーメントを引っ張り出すことがトグル書き込み方法の重要なポイントである。この磁場を、第１サイクルで２つの書き込み配線の合成磁場で生成するため、従来のトグル方式より、書き込みドライバ／シンカーの電流駆動能力を小さくでき、チップサイズの縮小化に貢献する。
【００６３】
（１−２）書き込み方法例２
図１４は、本発明の一実施形態に係る書き込み方法例２の書き込み電流の波形図を示す。図１５は、本発明の一実施形態に係る書き込み方法例２の印加磁場による磁化反転サイクルと磁場の大きさを示す模式図である。図１６は、本発明の一実施形態に係る書き込み方法例２のトグル方式の磁化反転を起こすためのしきい値を示すアステロイド図である。
【００６４】
図１４に示すように、書き込み方法例２において、上記書き込み方法例１と異なる点は、第２サイクル時にビット線ＢＬに流す書き込み電流ＩＢＬの大きさを第１及び第３サイクル時と同じにした点である。従って、第１サイクルから第３サイクルまでの間、ビット線ＢＬに流れる書き込み電流ＩＢＬの大きさは等しくなる。
【００６５】
この場合、図１５及び図１６に示すように、第２サイクルにおいてＭＴＪ素子１０に印加される磁場の大きさは、第１及び第３サイクルにおいてＭＴＪ素子１０に印加される磁場の大きさよりも小さい。
【００６６】
上記書き込み方法例２によれば、上記書き込み方法例１と同様の効果を得ることができる。さらに、第１乃至第３サイクルにおいて、ビット線ＢＬに一定の大きさの書き込み電流ＩＢＬを流すので、電流駆動回路の制御が容易となる。
【００６７】
（１−３）書き込み方法例３
図１７は、本発明の一実施形態に係る書き込み方法例３の書き込み電流の波形図を示す。図１８は、本発明の一実施形態に係る書き込み方法例３の印加磁場による磁化反転サイクルと印加磁場の大きさの模式図示す。
【００６８】
図１７に示すように、書き込み方法例３は、上記書き込み方法例１の第３サイクル後に１サイクル追加した、５サイクルで構成されている。
【００６９】
具体的には、ワード線ＷＬの書き込み電流ＩＷＬは、第３サイクル後もしばらく流し続け、ビット線ＢＬの書き込み電流ＩＢＬは、第３サイクル後に流すのを止める。換言すると、第３サイクル後、ＭＴＪ素子の磁化容易軸方向に流れる書き込み電流を、磁化困難軸方向に流れる書き込み電流よりも長く流し続けてから流すのを止めている。これにより、図１８に示すように、第４サイクルにおいて−９０度の方向に磁場が発生し、ＭＴＪ素子１０の記録層１３の合成磁化（合成磁気モーメント）の回転をさらに継続することができるため、安定な磁化反転を実現することができる。
【００７０】
尚、第４サイクルにおいて、書き込み電流ＩＷＬを流し続ける時間Ｔ４は、他の１サイクルの時間Ｔ１，Ｔ２，Ｔ３より短いことが望ましい。
【００７１】
上記書き込み方法例３によれば、上記書き込み方法例１と同様の効果を得ることができる。さらに、第３サイクル後、ワード線ＷＬに書き込み電流をしばらく流し続けることで、安定な磁化反転を実現することができる。
【００７２】
（１−４）書き込み方法例４
図１９は、本発明の一実施形態に係る書き込み方法例４の書き込み電流の波形図を示す。図２０は、本発明の一実施形態に係る書き込み方法例４の印加磁場による磁化反転サイクルと印加磁場の大きさの模式図示す。
【００７３】
図１９に示すように、書き込み方法例４は、上記書き込み方法例１の第１サイクル前に１サイクル追加した、５サイクルで構成されている。
【００７４】
具体的には、ワード線ＷＬの書き込み電流ＩＷＬは、初期状態を確認した後に先に流し始め、ビット線ＢＬの書き込み電流ＩＢＬは、初期状態を確認した後もまだ流さない。換言すると、初期状態を確認した後、ＭＴＪ素子の磁化容易軸方向に流れる書き込み電流を、磁化困難軸方向に流れる書き込み電流よりも先に流し始めている。これにより、図２０に示すように、第１サイクルにおいて９０度の方向に磁場が発生する。
【００７５】
尚、第１サイクルにおいて、書き込み電流ＩＷＬを流す時間Ｔ１は、他の１サイクルの時間Ｔ２，Ｔ３，Ｔ４より短いことが望ましい。
【００７６】
上記書き込み方法例４によれば、ワード線ＷＬの書き込み電流ＩＷＬとビット線ＢＬの書き込み電流ＩＢＬとの流れ始めるタイミングをずらすことにより、生成磁場を書き込みサイクルの進行につれて、確実に一定の方向に回転させることができ、安定な磁化反転を実現することができる。
【００７７】
（１−５）書き込み方法例５
図２１は、本発明の一実施形態に係る書き込み方法例５の書き込み電流の波形図を示す。
【００７８】
図２１に示すように、書き込み方法例５において、上記書き込み方法例１と異なる点は、第１乃至第３サイクルの時間Ｔ１，Ｔ２，Ｔ３が順番に短くなる点である。従って、第１サイクルの時間Ｔ１＞第２サイクルの時間Ｔ２＞第３サイクルの時間Ｔ３となるように、書き込み電流ＩＷＬ，ＩＢＬを流す時間を制御している。
【００７９】
上記書き込み方法例５によれば、上記書き込み方法例１と同様の効果を得ることができる。さらに、磁化反転のきっかけとなる最初のサイクルほど書き込み電流を流す時間を長くすることで、磁化反転の効率を向上することができる。
【００８０】
尚、上記書き込み方法例１，２，３，５において、ワード線ＷＬ及びビット線ＢＬに流す書き込み電流ＩＷＬ，ＩＢＬの大きさは、第１サイクルと第３サイクルとで同じにしてもよいし、異なるようにしてもよく、異なる場合は、第３サイクルよりも第１サイクルの方を大きくするのが望ましい。同様に、上記書き込み方法例４において、ワード線ＷＬ及びビット線ＢＬに流す書き込み電流ＩＷＬ，ＩＢＬの大きさは、第２サイクルと第４サイクルとで同じにしてもよいし、異なるようにしてもよく、異なる場合は、第４サイクルよりも第２サイクルの方を大きくするのが望ましい。これらは、最初のサイクルで電流磁界を大きくし、磁化反転をし易くするためである。
【００８１】
また、上記書き込み方法例１，２，３，５において、第１及び第３サイクルにおいて、ワード線ＷＬに流す書き込み電流ＩＷＬの大きさとビット線ＢＬに流す書き込み電流ＩＢＬの大きさとは、同じでもよいし、異なってもよく、異なる場合は、ＩＷＬ＞ＩＢＬが望ましい。同様に、上記書き込み方法例４において、第２及び第４サイクルにおいて、ワード線ＷＬに流す書き込み電流ＩＷＬの大きさとビット線ＢＬに流す書き込み電流ＩＢＬの大きさとは、同じでもよいし、異なってもよく、異なる場合は、ＩＷＬ＞ＩＢＬが望ましい。
【００８２】
また、上記書き込み方法例１，２，３，５において、第１乃至第３サイクルにおけるビット線ＢＬに流す書き込み電流ＩＢＬの向きは、全て同じにすることが望ましい。同様に、上記書き込み方法例４において、第１乃至第４サイクルにおけるビット線ＢＬに流す書き込み電流ＩＢＬの向きは、全て同じにすることが望ましい。
【００８３】
また、上記書き込み方法例１等においては、「容易軸方向に対して４５度方向に磁場を加える→容易軸方向に対して０度方向に磁場を加える→容易軸方向に対して−４５度（３１５度）方向に磁場を加える」というサイクルであったが、ワード線電流及びビット線電流の向きを変えることで、以下のようなサイクルにすることも可能である。
【００８４】
例えば、「容易軸方向に対して−４５度（３１５度）方向に磁場を加える→容易軸方向に対して０度方向に磁場を加える→容易軸方向に対して４５度方向に磁場を加える」というサイクルでもよい。また、「容易軸方向に対して１３５°方向に磁場を加える→容易軸方向に対して１８０°方向に磁場を加える→容易軸方向に対して２２５°方向に磁場を加える」というサイクルでもよい。さらに、「容易軸方向に対して２２５°方向に磁場を加える→容易軸方向に対して１８０°方向に磁場を加える→容易軸方向に対して１３５°方向に磁場を加える」というサイクルでもよい。
【００８５】
また、上記書き込み方法例１等において、容易軸方向に対して４５度方向に磁場を印加する場合、必ずしも４５度であることに限定されず、４５度±１５度（３０度から６０度）程度の範囲であればよい。
【００８６】
（２）読み出し方法
読み出し動作は、次のように行われる。選択されたＭＴＪ素子１０に対応するビット線ＢＬ及びワード線ＷＬを選択し、ＭＴＪ素子１０に読み出し電流Ｉｒを流す。ここで、ＭＴＪ素子１０の記憶層（固定層側に面した側の強磁性層）と固定層（固定層が非磁性層に分断された複数の強磁性層からなっていた場合、記憶層側に面した側の強磁性層）の相対的な磁化方向が、平行状態（例えば“１”状態）の場合は低抵抗となり、反平行状態（例えば“０”状態）の場合は高抵抗となる。このため、この抵抗値の違いを読み取ることで、ＭＴＪ素子１０の“１”、“０”状態を判別する。
【００８７】
［４］周辺回路の構造
ここでは、本発明の一実施形態に係る磁気ランダムアクセスメモリの周辺回路について説明する。
【００８８】
（１）全体構成
（１−１）構成例１
図２２は、本発明の一実施形態に係る磁気ランダムアクセスメモリの全体的な構成例１の概略的なブロック図を示す。図２３は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセル周辺の構成例１の概略的なブロック図を示す。この構成例１は、例えば図１に示すセル構造のように、１セル内の１つのビット線が書き込み用配線と読み出し用配線の両方の機能を果たしているものである（以下、ビット線共用構造と称す）。
【００８９】
図２２に示すように、ビット線共用構造の磁気ランダムアクセスメモリＭＲＡＭは、メモリセルアレイＭＣＡ、ビット線セレクタ３１ａ，３１ｂ、書き込みワード線セレクタ３２ａ，３２ｂ、カラムデコーダ５１，５２、ロウデコーダ５３ａ，５３ｂ、ビット線ドライバ５４、ビット線シンカー５５、書き込みワード線ドライバ／シンカー５６ａ，５６ｂ、センスアンプ６０、アドレス入力レシーバ４１、データ入力レシーバ４２、データ出力ドライバ４３、モードセレクタ４４、シーケンサ４５、比較器４６を含んで構成されている。
【００９０】
ここで、アドレス入力レシーバ４１は、アドレス信号を受け、カラムアドレス信号をカラムデコーダ５１，５２に転送し、ロウアドレス信号をロウデコーダ５３ａ，５３ｂに転送する。データ入力レシーバ４２は、入力データを受け、比較器４６に転送する。データデータ出力ドライバ４３は、センスアンプ６０で検出された読み出しデータを磁気ランダムアクセスメモリＭＲＡＭの外部へ出力する。
【００９１】
モードセレクタ４４は、制御信号を受け、シーケンサ４５に転送する。このシーケンサ４５は、比較器４６の結果に応じて、ビット線ドライバ５４、ビット線シンカー５５、書き込みワード線ドライバ／シンカー５６ａ，５６ｂに制御信号を送る。
【００９２】
尚、図２３において、書き込み用カラム選択スイッチＷＣＳＷは、図２２のビット線セレクタ３１ａ，３１ｂに含まれ、書き込み用ロウ選択スイッチＷＲＳＷは、図２２の書き込みワード線セレクタ３２ａ，３２ｂに含まれる。
【００９３】
（１−２）構成例２
図２４は、本発明の一実施形態に係る磁気ランダムアクセスメモリの全体的な構成例２の概略的なブロック図を示す。図２５は、本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセル周辺の構成例２の概略的なブロック図を示す。この構成例２は、例えば図４に示すセル構造のように、１セル内の書き込み用のビット線と読み出し用のビット線とが分かれて設けられているものである（以下、ビット線分割構造と称す）。
【００９４】
図２４に示すように、ビット線分割構造の磁気ランダムアクセスメモリＭＲＡＭにおいて、上記図２２のビット線共用構造と異なる構成は、読み出しビット線セレクタ３３が付加されている点である。
【００９５】
具体的には、図２５に示すように、ビット線ＢＬが書き込みビットＷＢＬと読み出しビット線ＲＢＬとに分かれており、読み出しビット線ＲＢＬは読み出し用カラム選択スイッチＲＣＳＷを介して読み出し用カラムデコーダ５８につながっている。
【００９６】
（２）周辺回路
上記のようなメモリセルアレイＭＣＡの周辺に配置された周辺回路の構成について、以下に詳細を説明する。
【００９７】
（２−１）書き込み用カラムデコーダ
図２６は、本発明の一実施形態に係る書き込み用カラムデコーダの回路図を示す。
【００９８】
図２６に示すように、書き込み用カラムデコーダ５１は、ＮＡＮＤ回路ＮＤ１、インバータ回路ＩＮＶ１を含んで構成される。
【００９９】
ＮＡＮＤ回路ＮＤ１には、カラムアドレス信号とライトイネーブル信号ＷＥＮＢとが入力される。ＮＡＮＤ回路ＮＤ１の出力信号はインバータ回路ＩＮＶ１に入力され、インバータ回路ＩＮＶ１は書き込み用カラム選択線信号ＷＣＳＬを出力する。そして、この書き込み用カラム選択線信号ＷＣＳＬによって、図２３及び図２５に示す書き込み用カラム選択スイッチＷＣＳＷが制御され、任意のビット線ＢＬが選択される。
【０１００】
（２−２）カラムデコーダ
図２７は、本発明の一実施形態に係るカラムデコーダの回路図を示す。
【０１０１】
図２７に示すように、カラムデコーダ５２は、ＯＲ回路ＯＲ１、ＮＡＮＤ回路ＮＤ２、インバータ回路ＩＮＶ２を含んで構成される。
【０１０２】
ＯＲ回路ＯＲ１には、ライトイネーブル信号ＷＥＮＢと読み出しビット線ドライバ信号ＲＢＬＤＲＶとが入力される。ＮＡＮＤ回路２には、ＯＲ回路ＯＲ１の出力信号とカラムアドレス信号とが入力される。ＮＡＮＤ回路２の出力信号はインバータ回路ＩＮＶ２に入力され、インバータ回路ＩＮＶ２はカラム選択線信号ＣＳＬを出力する。そして、このカラム選択線信号ＣＳＬによって、図２３に示すカラム選択スイッチＣＳＷが制御され、任意のビット線ＢＬが選択される。
【０１０３】
（２−３）書き込み用ロウデコーダ
図２８は、本発明の一実施形態に係る書き込み用ロウデコーダの回路図を示す。
【０１０４】
図２８に示すように、書き込み用ロウデコーダ５３ａ，５３ｂは、ＮＡＮＤ回路ＮＤ３、インバータ回路ＩＮＶ３を含んで構成される。
【０１０５】
ＮＡＮＤ回路ＮＤ３には、ロウアドレス信号とライトイネーブル信号ＷＥＮＢとが入力される。ＮＡＮＤ回路ＮＤ３の出力信号はインバータ回路ＩＮＶ３に入力され、インバータ回路ＩＮＶ３は書き込み用ロウ選択線信号ＷＲＳＬを出力する。そして、この書き込み用カラム選択線信号ＷＲＳＬによって、図２３及び図２５に示す書き込み用ロウ選択スイッチＷＲＳＷが制御され、任意の書き込みワード線ＷＷＬが選択される。
【０１０６】
（２−４）書き込みビット線シンカー
（２−４ａ）構成例１
図２９（ａ）は、本発明の一実施形態に係る書き込みビット線シンカーの構成例１の回路図を示す。この構成例１は、例えば上記書き込み方法例１，２，５を実施する場合の例である。
【０１０７】
図２９（ａ）に示すように、構成例１の書き込みビット線シンカー５５は、インバータ回路ＩＮＶ５、ＡＮＤ回路ＡＮＤ２、ＮＭＯＳトランジスタＮＴｒ２を含んで構成される。
【０１０８】
インバータ回路ＩＮＶ５には、タイミング信号ＷＥＴ３が入力される。ＡＮＤ回路ＡＮＤ２には、インバータ回路ＩＮＶ５の出力信号とライトイネーブル信号ＷＥＮＢとが入力される。ＡＮＤ回路ＡＮＤ２の出力信号はＮＭＯＳトランジスタＮＴｒ２のゲートに供給され、ＮＭＯＳトランジスタＮＴｒ２が制御される。ＮＭＯＳトランジスタＮＴｒ２の電流経路の一端は接地端子ＶＳＳに接続され、その電流経路の他端はビット線ＢＬに接続される。そして、このような書き込みビット線シンカー５５は、ビット線ＢＬに流れる書き込み電流ＩＢＬを吸収する。
【０１０９】
（２−４ｂ）構成例２
図２９（ｂ）は、本発明の一実施形態に係る書き込みビット線シンカーの構成例２の回路図を示す。この構成例２は、例えば上記書き込み方法例３，４を実施する場合の例である。
【０１１０】
図２９（ｂ）に示すように、構成例２の書き込みビット線シンカー５５は、インバータ回路ＩＮＶ６、ＡＮＤ回路ＡＮＤ３、ＮＭＯＳトランジスタＮＴｒ３を含んで構成される。
【０１１１】
上記構成例１では、インバータ回路ＩＮＶ５の入力信号がタイミング信号ＷＥＴ３であったのに対し、この構成例２では、インバータ回路ＩＮＶ６の入力信号がタイミング信号ＷＥＴ４である。
【０１１２】
（２−５）書き込みビット線ドライバ
（２−５ａ）構成例１
図３０（ａ）は、本発明の一実施形態に係る書き込みビット線ドライバの構成例１の回路図を示す。この構成例１は、例えば上記書き込み方法例２を実施する場合の例である。
【０１１３】
図３０（ａ）に示すように、構成例１の書き込みビット線ドライバ５４は、インバータ回路ＩＮＶ７、ＮＡＮＤ回路ＮＤ５、ＰＭＯＳトランジスタＰＴｒ１，ＰＴｒ２，ＰＴｒ３、電流源ＩＳ１を含んで構成される。
【０１１４】
インバータ回路ＩＮＶ７には、タイミング信号ＷＥＴ３が入力される。ＮＡＮＤ回路ＮＤ５には、インバータ回路ＩＮＶ７の出力信号とライトイネーブル信号ＷＥＮＢとが入力される。ＮＡＮＤ回路ＮＤ５の出力信号はＰＭＯＳトランジスタＰＴｒ３のゲートに供給され、ＰＭＯＳトランジスタＰＴｒ３が制御される。
【０１１５】
電流源ＩＳ１の一端は接地端子ＶＳＳに接続され、その他端はノードｎ２に接続される。ＰＭＯＳトランジスタＰＴｒ１のゲートはノードｎ１に接続され、その電流経路の一端はノードｎ２に接続され、その電流経路の他端は電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＰＴｒ２のゲートはノードｎ１に接続され、その電流経路の一端はＰＭＯＳトランジスタＰＴｒ３の電流経路の一端に接続され、その電流経路の他端は電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＰＴｒ３の電流経路の他端はビット線ＢＬに接続される。
【０１１６】
そして、ＰＭＯＳトランジスタＰＴｒ１，ＰＴｒ２，ＰＴｒ３を制御することにより、書き込みビット線ドライバ５４は、ビット線ＢＬに書き込み電流ＩＢＬを供給する。
【０１１７】
（２−５ｂ）構成例２
図３０（ｂ）は、本発明の一実施形態に係る書き込みビット線ドライバの構成例２の回路図を示す。この構成例２は、例えば上記書き込み方法例１を実施する場合の例である。
【０１１８】
図３０（ｂ）に示すように、構成例２の書き込みビット線ドライバ５４は、インバータ回路ＩＮＶ８，ＩＮＶ９、ＮＡＮＤ回路ＮＤ６，ＮＤ７、ＰＭＯＳトランジスタＰＴｒ４，ＰＴｒ５，ＰＴｒ６，ＰＴｒ７，ＰＴｒ８、電流源ＩＳ２を含んで構成される。
【０１１９】
従って、この構成例２では、上記構成例１におけるインバータ回路ＩＮＶ７、ＮＡＮＤ回路ＮＤ５、ＰＭＯＳトランジスタＰＴｒ２，ＰＴｒ３を含む制御回路が２つ存在する。構成例２において、上記構成例１と異なる部分は、次のようになっている。
【０１２０】
インバータ回路ＩＮＶ９には、タイミング信号ＷＥＴ２が入力される。ＮＡＮＤ回路ＮＤ７には、インバータ回路ＩＮＶ９の出力信号とタイミング信号ＷＥＴ１とが入力される。ＮＡＮＤ回路ＮＤ７の出力信号はＰＭＯＳトランジスタＰＴｒ８のゲートに供給され、ＰＭＯＳトランジスタＰＴｒ８が制御される。
【０１２１】
ＰＭＯＳトランジスタＰＴｒ７のゲートはノードｎ５に接続され、その電流経路の一端はＰＭＯＳトランジスタＰＴｒ８の電流経路の一端に接続され、その電流経路の他端は電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＰＴｒ８の電流経路の他端はノード６に接続される。ノード６は、ビット線ＢＬに接続される。ノード５は、ノード３に接続される。
【０１２２】
（２−５ｃ）構成例３
図３０（ｃ）は、本発明の一実施形態に係る書き込みビット線ドライバの構成例３の回路図を示す。この構成例３は、例えば上記書き込み方法例３を実施する場合の例である。
【０１２３】
図３０（ｃ）に示すように、構成例３の書き込みビット線ドライバ５４は、インバータ回路ＩＮＶ１０，ＩＮＶ１１、ＮＡＮＤ回路ＮＤ８，ＮＤ９、ＰＭＯＳトランジスタＰＴｒ９，ＰＴｒ１０，ＰＴｒ１１，ＰＴｒ１２，ＰＴｒ１３、電流源ＩＳ３を含んで構成される。
【０１２４】
上記構成例２では、インバータ回路ＩＮＶ８の入力信号がタイミング信号ＷＥＴ３であったのに対し、この構成例３では、インバータ回路ＩＮＶ１０の入力信号がタイミング信号ＷＥＴ４である。
【０１２５】
（２−６）書き込みワード線ドライバ／シンカー
図３１（ａ）及び（ｂ）は、本発明の一実施形態に係る書き込みワード線ドライバ／シンカーの回路図を示す。
【０１２６】
図３１（ａ）に示すように、書き込みワード線ドライバ／シンカー（上側）５６ａ，５６ｂは、インバータ回路ＩＮＶ１２，１３、ＮＡＮＤ回路ＮＤ１０、ＡＮＤ回路ＡＮＤ４、ＰＭＯＳトランジスタＰＴｒ１４，ＰＴｒ１５，ＰＴｒ１６、ＮＭＯＳトランジスタＮＴｒ４、電流源ＩＳ４を含んで構成される。
【０１２７】
インバータ回路ＩＮＶ１２には、タイミング信号ＷＥＴ３が入力される。ＮＡＮＤ回路ＮＤ１０には、インバータ回路ＩＮＶ１２の出力信号とタイミング信号ＷＥＴ２とが入力される。ＮＡＮＤ回路ＮＤ１０の出力信号はＰＭＯＳトランジスタＰＴｒ１６のゲートに供給され、ＰＭＯＳトランジスタＰＴｒ１６が制御される。
【０１２８】
インバータ回路ＩＮＶ１３には、タイミング信号ＷＥＴ１が入力される。ＡＮＤ回路ＡＮＤ４には、インバータ回路ＩＮＶ１３の出力信号とライトイネーブル信号ＷＥＮＢとが入力される。ＡＮＤ回路ＡＮＤ４の出力信号はＮＭＯＳトランジスタＮＴｒ４のゲートに供給され、ＮＭＯＳトランジスタＮＴｒ４が制御される。
【０１２９】
電流源ＩＳ４の一端は接地端子ＶＳＳに接続され、その他端はノードｎ１２に接続される。ＰＭＯＳトランジスタＰＴｒ１４のゲートはノードｎ１１に接続され、その電流経路の一端はノードｎ１２に接続され、その電流経路の他端は電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＰＴｒ１５のゲートはノードｎ１１に接続され、その電流経路の一端はＰＭＯＳトランジスタＰＴｒ１６の電流経路の一端に接続され、その電流経路の他端は電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＰＴｒ１６の電流経路の他端はノード１３に接続される。ＮＭＯＳトランジスタＮＴｒ４の電流経路の一端は接地端子ＶＳＳに接続され、その電流経路の他端はノード１３に接続される。ノード１３は書き込みワード線ＷＷＬに接続される。
【０１３０】
そして、書き込みワード線ドライバ／シンカー５６ａ，５６ｂは、書き込みワード線ＷＷＬに書き込み電流ＩＷＬを供給したり、書き込みワード線ＷＷＬに流れる書き込み電流ＩＷＬを吸収したりする。
【０１３１】
図３１（ｂ）に示すように、書き込みワード線ドライバ／シンカー（下側）５６ａ，５６ｂは、インバータ回路ＩＮＶ１４，１５、ＮＡＮＤ回路ＮＤ１１、ＡＮＤ回路ＡＮＤ５、ＰＭＯＳトランジスタＰＴｒ１７，ＰＴｒ１８，ＰＴｒ１９、ＮＭＯＳトランジスタＮＴｒ５、電流源ＩＳ５を含んで構成される。
【０１３２】
この書き込みワード線ドライバ／シンカー（下側）５６ａ，５６ｂにおいて、上記書き込みワード線ドライバ／シンカー（上側）５６ａ，５６ｂと異なる点は、インバータ回路ＩＮＶ１４の入力信号がタイミング信号ＷＥＴ１となり、インバータ回路ＩＮＶ１５の入力信号がタイミング信号ＷＥＴ３となり、ＮＡＮＤ回路ＮＤ１０の入力信号がライトイネーブル信号ＷＥＮＢとなり、ＡＮＤ回路ＡＮＤ５の入力信号がタイミング信号ＷＥＴ２となっている点である。
【０１３３】
（２−７）読み出しワード線ドライバ及び読み出し用ロウデコーダ
図３２は、本発明の一実施形態に係る読み出しワード線ドライバ及び読み出し用ロウデコーダの回路図を示す。
【０１３４】
図３２に示すように、読み出しワード線ドライバ及び読み出し用ロウデコーダ５７は、ＮＡＮＤ回路ＮＤ１２、インバータ回路ＩＮＶ１６を含んで構成される。
【０１３５】
ＮＡＮＤ回路ＮＤ１２には、ロウアドレス信号と読み出しワード線ドライバ信号ＲＷＬＤＲＶとが入力される。ＮＡＮＤ回路ＮＤ１２の出力信号はインバータ回路ＩＮＶ１６に入力され、インバータ回路ＩＮＶ１６の出力端は読み出しワード線ＲＷＬに接続される。
【０１３６】
従って、ロウアドレス信号に応じた読み出しワード線ＲＷＬが選択され、図２３及び図２５に示す読み出し用スイッチング素子ＲＳＷが制御される。
【０１３７】
（２−８）読み出し用カラムデコーダ
図３３は、本発明の一実施形態に係る読み出し用カラムデコーダの回路図を示す。
【０１３８】
図３３に示すように、読み出し用カラムデコーダ５８は、ＮＡＮＤ回路ＮＤ１３、インバータ回路ＩＮＶ１７を含んで構成される。
【０１３９】
ＮＡＮＤ回路ＮＤ１３には、カラムアドレス信号と読み出しビット線ドライバ信号ＲＢＬＤＲＶとが入力される。ＮＡＮＤ回路ＮＤ１３の出力信号はインバータ回路ＩＮＶ１７に入力され、インバータ回路ＩＮＶ１７は読み出し用カラム選択線信号ＲＣＳＬを出力する。そして、この読み出し用カラム選択線信号ＲＣＳＬによって、図２５に示す読み出し用カラム選択スイッチＲＣＳＷが制御され、任意の読み出しビット線ＲＢＬが選択される。
【０１４０】
（２−９）センスアンプ
図３４は、本発明の一実施形態に係るセンスアンプの回路図を示す。図３５は、本発明の一実施形態に係るＶＣＬＭＰ生成回路の回路図を示す。
【０１４１】
図３４に示すように、センスアンプ６０は、インバータ回路ＩＮＶ１８、ＰＭＯＳトランジスタＰＴｒ２０，ＰＴｒ２１，ＰＴｒ２２、ＮＭＯＳトランジスタＮＴｒ６、電流源ＩＳ６を含んで構成される。
【０１４２】
インバータ回路ＩＮＶ１８には読み出しワード線ドライバ信号ＲＷＬＤＲＶが入力され、インバータ回路ＩＮＶ１８の出力信号はＰＭＯＳトランジスタＰＴｒ２２のゲートに供給され、ＰＭＯＳトランジスタＰＴｒ２２が制御される。
【０１４３】
電流源ＩＳ６の一端は接地端子ＶＳＳに接続され、その他端はノードｎ１８に接続される。ＰＭＯＳトランジスタＰＴｒ２０のゲートはノードｎ１７に接続され、その電流経路の一端はノードｎ１８に接続され、その電流経路の他端は電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＰＴｒ２１のゲートはノードｎ１７に接続され、その電流経路の一端はＰＭＯＳトランジスタＰＴｒ２２の電流経路の一端に接続され、その電流経路の他端は電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＰＴｒ２２の電流経路の他端は、ＮＭＯＳトランジスタＮＴｒ６の電流経路の一端に接続される。ＮＭＯＳトランジスタＮＴｒ６の電流経路の他端はカラム選択スイッチＣＳＷ（ＲＣＳＷ）に接続され、そのゲートにはクランプ信号ＶＣＬＭＰが供給される。
【０１４４】
ここで、図３５に示すように、クランプ信号ＶＣＬＭＰを生成するＶＣＬＭＰ生成回路６３は、差動アンプＤＰ１、ＰＭＯＳトランジスタＰＴｒ２３，ＰＴｒ２４、抵抗Ｒ、電流源ＩＳ７を含んで構成される。
【０１４５】
差動アンプＤＰにおいて、プラス側の入力端子はノードｎ２１に接続され、マイナス側の入力端子及び出力端子はノードｎ２２に接続される。ノードｎ２１と接地端子ＶＳＳとの間には、抵抗Ｒが接続される。
【０１４６】
電流源ＩＳ７の一端は接地端子ＶＳＳに接続され、その他端はノードｎ２０に接続される。ＰＭＯＳトランジスタＰＴｒ２３のゲートはノードｎ１９に接続され、その電流経路の一端はノードｎ２０に接続され、その電流経路の他端は電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＰＴｒ２４のゲートはノードｎ１９に接続され、その電流経路の一端はノード２１に接続され、その電流経路の他端は電源端子ＶＤＤに接続される。
【０１４７】
（２−１０）読み出し回路
図３６は、本発明の一実施形態に係る読み出し回路の回路図を示す。
【０１４８】
図３６に示すように、読み出し回路６１は、イクスクルーシブＯＲ回路ＥＸＯＲ、ＡＮＤ回路ＡＮＤ０、ラッチ回路６２を含んで構成される。ラッチ回路６２は、インバータ回路ＩＮＶ１９，ＩＮＶ２０、ＡＮＤ回路ＡＮＤ６、スイッチＳＷ１，ＳＷ２を含んで構成される。
【０１４９】
イクスクルーシブＯＲ回路ＥＸＯＲには、入力データ信号とセンスアンプ６０の出力信号とが入力される。ＡＮＤ回路ＡＮＤ０には、イクスクルーシブＯＲ回路ＥＸＯＲの出力信号と書き込みモード信号ＷＲＩＴＥ−ＭＯＤＥとが入力される。ＡＮＤ回路ＡＮＤ０の出力信号はスイッチＳＷ１の一端に供給される。このスイッチＳＷ１の他端はノードｎ２３に接続される。スイッチＳＷ２の一端はノードｎ２３に接続され、スイッチＳＷ２の他端はノードｎ２４に接続される。インバータ回路ＩＮＶ１９の入力端はノード２３に接続され、インバータ回路ＩＮＶ１９の出力端はインバータ回路ＩＮＶ２０の入力端に接続される。このインバータ回路ＩＮＶ２０の出力端はノードｎ２４に接続される。ＡＮＤ回路ＡＮＤ６には、インバータ回路ＩＮＶ２０の出力信号と信号ＲＤＬＣＨとが入力される。ＡＮＤ回路ＡＮＤ６は、ライトイネーブル信号ＷＥＮＢを出力する。
【０１５０】
（２−１１）タイミング発生回路
図３７は、本発明の一実施形態に係るタイミング発生回路の回路図を示す。
【０１５１】
図３７に示すように、タイミング発生回路６４は、第１乃至第４のタイミング発生回路６４ａ，６４ｂ，６４ｃ，６４ｄを有する。尚、第４のタイミング発生回路６４ｄは、必ずしも必要ではなく、書き込み方法に応じて設けられる。
【０１５２】
第１のタイミング発生回路６４ａは、遅延回路６５ａ、ＮＡＮＤ回路ＮＤ１４、インバータ回路ＩＮＶ２１を含んで構成される。遅延回路６５ａには、ライトイネーブル信号ＷＥＮＢが供給される。ＮＡＮＤ回路ＮＤ１４の入力端には、遅延回路６５ａの遅延時間τ１に応じた出力信号とライトイネーブル信号ＷＥＮＢとが供給される。ＮＡＮＤ回路ＮＤ１４の出力信号はインバータ回路ＩＮＶ２１に入力され、このインバータ回路ＩＮＶ２１はタイミング信号ＷＥＴ１を出力する。
【０１５３】
第２のタイミング発生回路６４ｂは、遅延回路６５ｂ、ＮＡＮＤ回路ＮＤ１５、インバータ回路ＩＮＶ２２を含んで構成される。遅延回路６５ｂには、上記タイミング信号ＷＥＴ１が供給される。ＮＡＮＤ回路ＮＤ１５の入力端には、遅延回路６５ｂの遅延時間τ２に応じた出力信号とタイミング信号ＷＥＴ１とが供給される。ＮＡＮＤ回路ＮＤ１５の出力信号はインバータ回路ＩＮＶ２２に入力され、このインバータ回路ＩＮＶ２２はタイミング信号ＷＥＴ２を出力する。
【０１５４】
第３のタイミング発生回路６４ｃは、遅延回路６５ｃ、ＮＡＮＤ回路ＮＤ１６、インバータ回路ＩＮＶ２３を含んで構成される。遅延回路６５ｃには、上記タイミング信号ＷＥＴ２が供給される。ＮＡＮＤ回路ＮＤ１６の入力端には、遅延回路６５ｃの遅延時間τ３に応じた出力信号とタイミング信号ＷＥＴ２とが供給される。ＮＡＮＤ回路ＮＤ１６の出力信号はインバータ回路ＩＮＶ２３に入力され、このインバータ回路ＩＮＶ２３はタイミング信号ＷＥＴ３を出力する。
【０１５５】
第４のタイミング発生回路６４ｄは、遅延回路６５ｄ、ＮＡＮＤ回路ＮＤ１７、インバータ回路ＩＮＶ２４を含んで構成される。遅延回路６５ｄには、上記タイミング信号ＷＥＴ３が供給される。ＮＡＮＤ回路ＮＤ１７の入力端には、遅延回路６５ｄの遅延時間τ４に応じた出力信号とタイミング信号ＷＥＴ３とが供給される。ＮＡＮＤ回路ＮＤ１７の出力信号はインバータ回路ＩＮＶ２４に入力され、このインバータ回路ＩＮＶ２４はタイミング信号ＷＥＴ４を出力する。
【０１５６】
（２−１２）遅延回路
図３８（ａ）及び（ｂ）は、本発明の一実施形態に係る電流源を使用した遅延回路の回路図を示す。
【０１５７】
図３８（ａ）及び（ｂ）に示す電流源を使用した遅延回路は、タイミング発生回路６４の遅延回路６５ａ，６５ｂ，６５ｃ，６５ｄの例である。
【０１５８】
図３８（ａ）の遅延回路は、電流でキャパシタンスを充電してある電位となるとインバータが反転して信号が伝播される。ここで、電流量を変化させることで、遅延時間を変えることができる。一方、図３８（ｂ）の遅延回路は、電源電圧、温度に依存しないようにした遅延回路であり、インバータではなく、差動アンプのような比較回路が必要となる。
【０１５９】
（２−１３）定電流源回路
図３９は、本発明の一実施形態に係る定電流源回路の回路図を示す。
【０１６０】
図３９に示すように、定電流源回路は、ＢＧＲ（Band Gap Reference）を使った電流源であり、例えば書き込み電流ドライバの電流源や遅延回路の電流源として機能する。
【０１６１】
ここで、第１の電流源６６ａは、温度の増加に対して電流が減少する特性を有し、第２の電流源６６ｂは、温度の増加に対して電流が増加する特性を有する。そして、第１の電流源６６ａの電流に応じた電流Ｉ１と第２の電流源６６ｂの電流に応じた電流Ｉ２とを足し合わせることにより、温度依存性を抑制することができる。尚、出力回路６７は、必要な電流源の数だけ必要となる。
【０１６２】
（３）書き込み動作
図４０は、本発明の一実施形態に係る書き込み動作のタイミングチャートを示す。この波形図において、実線は、読み出しデータと書き込みデータとが異なった場合、すなわちデータ書き換えが必要な場合を示し、一方、破線は、読み出しデータと書き込みデータとが一致した場合、すなわちデータ書き換えが不要な場合を示す。
【０１６３】
図４０に示すように、まず、外部制御信号／ＷＥ（ライトイネーブル）が“Ｌ”レベルとなった後、外部制御信号／ＣＥ（チップイネーブル）は“Ｌ”レベル、書き込みモード信号ＷＲＩＴＥ−ＭＯＤＥは“Ｈ”レベルとなる。次に、読み出しワード線ドライバ信号ＲＷＬＤＲＶが“Ｈ”レベルとなり、ＭＴＪ素子１０に既に書き込まれているデータをセンスアンプイネーブル信号ＳＡＥＮで読み出し、その読み出し結果をラッチする。
【０１６４】
その結果、読み出しデータと書き込みデータとが異なった場合は、ライトイネーブル信号ＷＥＮＢが“Ｈ”レベルとなり、タイミング信号ＷＥＴ１，ＷＥＴ２，ＷＥＴ３，ＷＥＴ４を制御しながら上述した書き込み動作が行われる。一方、読み出しデータと書き込みデータとが一致した場合は、データを書き換える必要がないので、書き込み動作は行われない。
【０１６５】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１６６】
【図１】本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルの構造例１を示し、図１（ａ）はメモリセルの平面図、図１（ｂ）は図１（ａ）のＩＢ−ＩＢ線に沿った断面図。
【図２】本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルの構造例２を示し、図２（ａ）はメモリセルの平面図、図２（ｂ）は図２（ａ）のＩＩＢ−ＩＩＢ線に沿った断面図。
【図３】本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルの構造例３を示し、図３（ａ）はメモリセルの平面図、図３（ｂ）は図３（ａ）のＩＩＩＢ−ＩＩＩＢ線に沿った断面図。
【図４】本発明の一実施形態に係る磁気ランダムアクセスメモリのメモリセルの構造例４を示し、図４（ａ）はメモリセルの平面図、図４（ｂ）は図４（ａ）のＩＶＢ−ＩＶＢ線に沿った断面図。
【図５】本発明の一実施形態に係るシングルジャンクション構造のＭＴＪ素子を示し、図５（ａ）は記録層が反強磁性結合構造の場合の断面図、図５（ｂ）は記録層及び固定層が反強磁性結合構造の場合の断面図、図５（ｃ）は記録層が反強磁性結合構造で固定層が強磁性結合構造の場合の断面図。
【図６】本発明の一実施形態に係るダブルジャンクション構造のＭＴＪ素子を示し、図６（ａ）は記録層が反強磁性結合構造の場合の断面図、図６（ｂ）は記録層及び固定層が反強磁性結合構造の場合の断面図、図６（ｃ）は記録層が反強磁性結合構造で固定層が強磁性結合構造の場合の断面図。
【図７】本発明の一実施形態に係る書き込み方法例１の書き込み電流を示す波形図。
【図８】本発明の一実施形態に係る書き込み方法例１のサイクル毎の磁化模式図を示し、図８（ａ）は初期状態の磁化模式図、図８（ｂ）は第１サイクルの磁化模式図、図８（ｃ）は第２サイクルの磁化模式図、図８（ｄ）は第３サイクルの磁化模式図、図８（ｅ）は第４サイクルの磁化模式図。
【図９】本発明の一実施形態に係る書き込み方法例１の印加磁場による磁化反転サイクルと印加磁場の大きさを示す模式図。
【図１０】図１０（ａ）は従来技術による電流磁場の磁力線の様子を示す図、図１０（ｂ）は本発明の一実施形態に係る書き込み方法による電流磁場の磁力線の様子を示す図。
【図１１】図１１（ａ）は従来技術による磁束キーパー層を設けた場合の電流磁場の磁力線の様子を示す図、図１１（ｂ）は本発明の一実施形態に係る磁束キーパー層を設けた場合の電流磁場の磁力線の様子を示す図。
【図１２】従来技術によるトグル方式の磁化反転を起こすためのしきい値を示すアステロイド図。
【図１３】本発明の一実施形態に係る書き込み方法例１のトグル方式の磁化反転を起こすためのしきい値を示すアステロイド図。
【図１４】本発明の一実施形態に係る書き込み方法例２の書き込み電流を示す波形図。
【図１５】本発明の一実施形態に係る書き込み方法例２の印加磁場による磁化反転サイクルと印加磁場の大きさを示す模式図。
【図１６】本発明の一実施形態に係る書き込み方法例２のトグル方式の磁化反転を起こすためのしきい値を示すアステロイド図。
【図１７】本発明の一実施形態に係る書き込み方法例３の書き込み電流を示す波形図。
【図１８】本発明の一実施形態に係る書き込み方法例３の印加磁場による磁化反転サイクルと印加磁場の大きさを示す模式図。
【図１９】本発明の一実施形態に係る書き込み方法例４の書き込み電流を示す波形図。
【図２０】本発明の一実施形態に係る書き込み方法例４の印加磁場による磁化反転サイクルと印加磁場の大きさを示す模式図。
【図２１】本発明の一実施形態に係る書き込み方法例５の書き込み電流を示す波形図。
【図２２】本発明の一実施形態に係る磁気ランダムアクセスメモリのビット線共用型の全体的な構成例１を示す概略的なブロック図。
【図２３】本発明の一実施形態に係る磁気ランダムアクセスメモリのビット線共用型のメモリセル周辺の構成例１を示す概略的なブロック図。
【図２４】本発明の一実施形態に係る磁気ランダムアクセスメモリのビット線分割型の全体的な構成例１を示す概略的なブロック図。
【図２５】本発明の一実施形態に係る磁気ランダムアクセスメモリのビット線分割型のメモリセル周辺の構成例１を示す概略的なブロック図。
【図２６】本発明の一実施形態に係る書き込み用カラムデコーダを示す回路図。
【図２７】本発明の一実施形態に係るカラムデコーダを示す回路図。
【図２８】本発明の一実施形態に係る書き込み用ロウデコーダを示す回路図。
【図２９】本発明の一実施形態に係る書き込みビット線シンカーを示す回路図。
【図３０】本発明の一実施形態に係る書き込みビット線ドライバを示す回路図。
【図３１】本発明の一実施形態に係る書き込みワード線ドライバ／シンカーを示す回路図。
【図３２】本発明の一実施形態に係る読み出しワード線ドライバ及び読み出し用ロウデコーダを示す回路図。
【図３３】本発明の一実施形態に係る読み出し用カラムデコーダを示す回路図。
【図３４】本発明の一実施形態に係るセンスアンプを示す回路図。
【図３５】本発明の一実施形態に係るＶＣＬＭＰ生成回路を示す回路図。
【図３６】本発明の一実施形態に係る読み出し回路を示す回路図。
【図３７】本発明の一実施形態に係るタイミング発生回路を示す回路図。
【図３８】本発明の一実施形態に係る電流源を使用した遅延回路を示す回路図。
【図３９】本発明の一実施形態に係る定電流源回路を示す回路図。
【図４０】本発明の一実施形態に係る書き込み動作を示すタイミングチャート。
【符号の説明】
【０１６７】
１０…ＭＴＪ素子、１１…固定層、１２…非磁性層、１３…記録層、１４…反強磁性層、１５…磁束キーパー層、２１…基板、２２…ゲート電極、２３ａ…ドレイン拡散層、２３ｂ…ソース拡散層、２４ａ，２４ｂ，２４ｃ，２４ｄ…コンタクト、２５ａ，２５ｂ，２５ｃ…配線、２６…下部金属層、３１ａ，３１ｂ…ビット線セレクタ、３２ａ，３２ｂ…書き込みワード線セレクタ、３３…読み出しビット線セレクタ、４１…アドレス入力レシーバ、４２…データ入力レシーバ、４３…データ出力ドライバ、４４…モードセレクタ、４５…シーケンサ、４６…比較器、５１…書き込み用カラムデコーダ、５２…カラムデコーダ、５３ａ，５３ｂ…書き込み用ロウデコーダ、５４…書き込みビット線ドライバ、５５…書き込みビット線シンカー、５６ａ，５６ｂ…書き込みワード線ドライバ／シンカー、５７…読み出しワード線ドライバ及び読み出し用ロウデコーダ、５８…読み出し用カラムデコーダ、６０…センスアンプ、６１…読み出し回路、６２…ラッチ回路、６３…ＶＣＬＭＰ生成回路、６４，６４ａ，６４ｂ，６４ｃ，６４ｄ…タイミング発生回路、６５ａ，６５ｂ，６５ｃ，６５ｄ…遅延回路、６６ａ，６６ｂ…電流源、６７…出力回路、ＳＴＩ（Shallow Trench Isolation）…素子分離領域、ＢＬ…ビット線、ＷＢＬ…書き込みビット線、ＲＢＬ…読み出しビット線、ＷＬ…ワード線、ＷＷＬ…書き込みワード線、ＲＷＬ…読み出しワード線、ＲＳＷ…読み出し用スイッチング素子、Ｔｒ…トランジスタ、Ｄ…ダイオード、ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ。
【図１】
2006179125.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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