(57)【要約】【課題】  データバスのビット幅が広い場合にメモリからの読み出し遅延を低減させる。【解決手段】  時間軸方向に配列されたオーディオデータを所定の規則でシャッフルして再配列し、シャッフルして再配列されたオーディオデータに誤り訂正符号を付加して符号化したデータを誤り訂正復号して元の時間軸方向の再配列のオーディオデータにデコードする場合に、誤り訂正符号化されたデータを誤り訂正復号して、シャッフルして再配列されたオーディオデータを元の時間軸方向の再配列に戻してメモリ４に書き込み、メモリ上のオーディオデータを元の時間軸方向の再配列で順次読み出す。【選択図】  図２
2006164350.tif 000002
【特許請求の範囲】
【請求項１】
時間軸方向に配列されたオーディオデータを所定の規則でシャッフルして再配列し、前記シャッフルして再配列されたオーディオデータに誤り訂正符号を付加して符号化するオーディオデータ処理装置において、
記憶手段と、
前記シャッフルして再配列されたオーディオデータをその再配列されたデータ単位で前記記憶手段に対し、書き込む書き込み手段と、
前記記憶手段上のオーディオデータに対して前記誤り訂正符号を付加する誤り訂正符号化手段と、
前記記憶手段上の前記誤り訂正符号を付加され再配列されたオーディオデータを順次読み出す読み出し手段とを、
有するオーディオデータ処理装置。
【請求項２】
時間軸方向に配列されたオーディオデータを所定の規則でシャッフルして再配列し、前記シャッフルして再配列されたオーディオデータに誤り訂正符号を付加して符号化したデータを誤り訂正復号して元の時間軸方向の配列のオーディオデータにデコードするオーディオデータ処理装置において、
記憶手段と、
前記誤り訂正符号化されたデータを誤り訂正復号して前記シャッフルして再配列されたオーディオデータとする誤り訂正復号手段と、前記誤り訂正復号されたオーディオデータを前記元の時間軸方向の配列とし、その配列されたデータ単位で前記記憶手段に書き込む書き込み手段と、
前記記憶手段上のオーディオデータを順次読み出す読み出し手段とを、
有するオーディオデータ処理装置。
【請求項３】
前記書き込み手段は、前記記憶手段に対し、２mバイト（ｍは正の整数）のアドレス間隔で書き込むことを特徴とする請求項１又は２に記載のオーディオデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時間軸方向に配列されたオーディオデータを所定の規則でシャッフルしてグループごとに再配列し、グループごとに再配列されたオーディオデータに誤り訂正符号を付加して符号化するオーディオデータ処理装置に関する。
また、本発明は、時間軸方向に配列されたオーディオデータを所定の規則でシャッフルして誤り訂正符号化したデータを誤り訂正復号して元の配列のオーディオデータにデコードするオーディオデータ処理装置に関する。
【背景技術】
【０００２】
ディジタルデータの転送時にバーストエラーに対する訂正能力を高めるために、シンボルをシャッフルすることによってバーストエラーを分散させ、平均的なエラーに変換する方法が広く使われている。図１１はＤＶ方式ディジタルＶＴＲのテープフォーマットを示す説明図であり、ＮＴＳＣ方式（５２５−６０方式）の場合、１フレーム当たり１０本のトラック（図１１中の数字０〜９）を形成する。１つのトラックは図１２に示すように、先頭のＩＴＩからオーディオ、ビデオ、最後のサブコードの各セクタにより構成される。オーディオセクタは図１１ではハッチングで示され、１フレームの前半の５トラックのオーディオセクタにチャネルＣＨ１のオーディオデータが、後半の５トラックのオーディオセクタにチャネルＣＨ２のオーディオデータが配される。
【０００３】
各トラックのオーディオセクタは、図１３に示すように概略的には９０バイト（バイト位置番号（byte position number）＝０〜８９）／シンクブロック（Sync block）×１７シンクブロック（シンクブロック番号（sync block number）＝０〜１６）の構造を有し、オーディオデータ（Audio data）は１ワードが２バイトであり、このオーディオセクタ上のバイト位置番号＝１０〜８１（７２バイト）×シンクブロック番号＝２〜１０（９シンクブロック）に配置される（７２×９＝６４８バイト＝３２４ワード）。このオーディオデータ（及びオーディオ補助データ：Audio auxiliary data）は縦方向に外符号（アウタ・パリティ：Outer parity）が付加された後、横方向に内符号（インナ・パリティ：Inner parity）が付加されて誤り訂正符号化されている。
【０００４】
さらに、１フレームの１ＣＨ分のオーディオデータ（ｎ＋１ワード：ｎ＝０〜１６１９）は、ワードごと（２バイト）ごとにシャッフルされた後に、５トラックのオーディオセクタに分散されて配置されている。１フレーム分のオーディオデータは、ＣＨ１、ＣＨ２ごとにフレーム単位でシャッフルされ、５２５−６０方式のシャッフルパターンは以下の式で表される。
トラック番号ＣＨ１：(INT(n/3)+2x(n mod 3)) mod 5
トラック番号ＣＨ２：(INT(n/3)+2x(n mod 3)) mod 5 + 5
シンクブロック番号：2 + 3 x (n mod 3）+ INT((n mod 45）/15)
上位バイトのバイト位置番号：2 x lNT(n/45) + 10
下位バイトのバイト位置番号：2 x lNT(n/45) + 11
この式は、第ｎ番のワードがフレーム内のどの位置に配置されるかを規定するものである。ここでは、１ワードは２バイトとなっており、ワード内の上位バイトと下位バイトの位置も併せて規定される。
【０００５】
１フレーム分の１ＣＨのオーディオデータは、サンプリング周波数ｆｓに応じて異なるが、ｆｓ＝４８ｋＨｚの場合、１６２０個である。そして、図１４に示すようにこのワードＤ０〜Ｄ１６１９はワードごと（２バイトごと）にシャッフルされた後に、５トラックに分散されて配置されている。図１５は図１３に示すシンクブロック番号＝２のシンクブロックの構造を示し、シャッフルされたオーディオデータ（第１のワード）は、ＳＹＮＣ、ＩＤ、ＡＵＸの各ブロックと誤り訂正符号（インナ・パリティ）と共にシンクブロック構造を構成する。
【０００６】
図５を参照して従来の記録時（及び送信時）のオーディオ処理を説明する。経路（４）（図５中では丸付き数字で記す。以下同じ）でＡ／Ｄ変換器１ａ、バッファ（入力バッファ）２、ＤＳＰ３を経由して入力されたオーディオ信号は、経路（５）でメモリ（ＭＥＭ）４に格納されてシャッフルされ、次いで外符号訂正回路（ＯＥＣＣ）５によりメモリ４上のデータに外符号（アウタ・パリティ）が付加される。テープＴ上に記録する際には経路（６）−ａを通り、内符号訂正回路（ＩＥＣＣ）６によりメモリ４上のデータを読み出しながら内符号（インナ・パリティ）を付加し、記録信号処理回路７ａを経由してＳＹＮＣとパリティを付加されて図１５に示すようなシンクブロック構造とされ、テープＴに記録される。ディジタルＩ／Ｆ（１３９４Ｉ／Ｆ）８を介して外部機器に送信する際には経路（６）−ｂで、図１５に示すシンクブロックのうち、ＩＤ、オーディオデータを構成する部分（図１５の伝送パケット）のみが送信される。この部分は８０バイトであり、オーディオデータはそのうちの７２バイトである。前述のシャッフルの式では、バイト位置番号はシンクブロックの先頭を０としているので、主データはバイト位置番号＝１０〜８１に配置される。
【０００７】
次に図６を参照して従来の再生時（及び受信時）のオーディオ処理を説明する。（１）（図６中では丸付き数字で記す。以下同じ）−ａはテープＴから再生する場合の処理の流れを示し、（１）−ｂは外部機器からディジタルＩ／Ｆ（１３９４Ｉ／Ｆ）８を介して受信する場合の処理の流れを示し、どちらの場合もシステムのバス９を介して内符号訂正回路（ＩＥＣＣ）６により内符号訂正処理されてメモリ４に格納される。メモリ４に格納されるのは伝送パケットの８０バイトのみである。オーディオデータは積符号を構成するので、外符号訂正回路（ＯＥＣＣ）５がメモリ４内のオーディオデータに対して誤り訂正処理を行う。外符号訂正回路（ＯＥＣＣ）５はバス９上でメモリ４に対してアクセスを行って、一定期間バス９を占有するブロックの１つであるが、その他にも図示省略の多くのブロック、例えばビデオの信号処理ブロック、サブコードの信号処理ブロックなどがバス９を介してメモリ４にアクセスするため、それぞれのアクセスの調停が必要となる。
【０００８】
オーディオ再生を行うのはＤＳＰ３であり、ＤＳＰ３はメモリ４から経路（２）でワードを順次読み出し、経路（３）でバッファ（出力バッファ）２を介してＤ／Ａコンバータ１ｂに送って音声信号を再生する。メモリ４上のオーディオデータはシャッフルされているため、ＤＳＰ３はシャッフルを解除しながら１ワードずつメモリ４から逐次読み出す必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ここで、シャッフル処理はあらかじめ定めたルールにより符号語を並べ替える処理であり、並べ替えの単位には色々なバリエーションがあるが、データを構成するワード単位で行われることがよくある。ここで、ワードとは、１つの意味のあるデータ又はこれらを複数個組み合わせたデータを意味し、１バイトから数バイトのことが多い。
【００１０】
一方、昨今のマルチメディア系の信号処理では、より高機能な処理を実現するために、システムのデータバスとして、１２８ビットや２５６ビットといった非常に広いビット幅が用いられることが多い。これらのバスに接続されるメモリには１つのアドレスに対し、１２８ビットバスの場合で１６バイトのデータが格納されることになる。
【００１１】
ここで、シャッフル処理が１バイト単位で行われるとすると、シャッフルの距離にもよるが、あるデータの次のデータは一般に、別のアドレスに格納されていることになる。したがって、１バイトデータを順番にアクセスするには各データごとに新しいアドレスを指定してアクセスしていく必要がある。また、１回のアクセスで１６バイトデータを扱えるにもかかわらず、有効なデータは１バイトしかなく残りの１５バイト分のアクセスは無駄になり、消費電力や帯域を無駄に消費していることになる。
【００１２】
このようなアクセスは、メモリに対するランダムアクセス動作となるが、システムがユニファイド・メモリ・アーキテクチャの場合、多くのブロックが単一のメモリにアクセスしようとするため、このように多くの回数のアクセスが必要になると、バスの使用権を獲得する上で非常に不利である。またメモリアクセスコマンド発行から実際にデータアクセスが可能になる状態まで多くのクロックを消費するにもかかわらず、アクセス１回に付き１バイトしか有効でないのは非常に効率が悪い。しかも、これらの操作を信号処理を担当するＣＰＵやＤＳＰが行っていると、アクセスの度に処理を待たされることになるため、プログラムを効率的に実行することができない。
【００１３】
図１６は、１つのメモリ（ＭＥＭ）を複数のブロックが共用して使用するシステムの例である。１つのメモリは、メモリコントローラ（ＭＥＭＣＴＬ）の支配下にあり、メモリコントローラに対して複数のブロックがアクセス要求（ＲＥＱ）を発行する。メモリコントローラは、アービターとしての機能を持ち、各ブロックの優先度などを適宜判断し、特定のブロックにアクセス許可（ＡＣＫ）を通知する。ＡＣＫを受け取ったブロックは、バスの使用権を獲得し、メモリのリード又はライト動作を行うことができる。
【００１４】
次に図１７、図１８、図１９を参照して、あるブロックが４ワードＤ０〜Ｄ３のデータアクセス（リード又はライト）を必要とする場合について説明する。図１７は４ワードＤ０〜Ｄ３をバースト転送によって連続アクセスした場合の例を示し、ＲＥＱ発行からバスの使用権を獲得するまでの時間ａは、バスの使用権をＲＥＱ発行からすぐに獲得できた場合に最小になる。すぐに獲得できない場合には、時間ａは最大待ち時間まで延びる。いったん獲得できた場合には４ワードＤ０〜Ｄ３を連続アクセスできるので効率的である。４ワードＤ０〜Ｄ３がメモリ上で連続して格納されている場合、又はばらばらであってもランダムアクセス可能なメモリの場合にはこのようにアクセスすることができる。
【００１５】
図１８は４ワードＤ０〜Ｄ３を個別に１ワードずつ転送する場合の例を示し、４ワードＤ０〜Ｄ３がばらばらに配置されていて、ＤＲＡＭのようにランダムアクセスに対するペナルティがあるメモリの場合にはワードＤ０〜Ｄ３をそれぞれ得るまでの時間ａ、ｂ、ｃが延びる。時間ａは図１７のようにバスの使用権をＲＥＱ発行からすぐに獲得できた場合であり、ＡＣＫ受信後に次のワードアクセスのためのＲＥＱを発行することができるが、時間ｂのようにＲＥＱ発行後、他のブロックが先に使用権を獲得した場合にはそのブロックがバスを開放してあらためて使用権を獲得するまでＡＣＫが返ってこないため、処理が遅延する。この遅延は割り込むブロックの数やそれらのブロックのバス占有時間に依存するため、時間ｂ、ｃのように一定ではない。ただし、通常は、１つのブロックの最大バス占有時間Ｔを規定して設計するので、４ワードのアクセスは約４Ｔ以下の時間で終了する。
【００１６】
図１８はＲＥＱ／ＡＣＫのハンドシェークをハードウエアで実現する場合を示し、ＲＥＱ／ＡＣＫ間のタイミングをハードウエアが許す最小間隔で実現することができる。これに対し、図１９はソフトウエアで実現する場合の例を示し、アクセスしにいくブロックがＣＰＵやＤＳＰなどソフトウエアベースで動作する場合の例を示す。ソフトウエア処理の場合には、バスの使用権を獲得した後、実際にアクセスしてデータを読み出し、又は書き込みを行ってデータ処理に移るというループ処理をソフトウエアで実現するので、ＡＣＫを受け取ってから次のＲＥＱを発行するまで、時間ｄのように多少の遅れが発生する。また、この処理中に割り込みなど他の処理が入る場合もあり、次のＲＥＱを発行するまでの時間がｅのように遅延する場合もある。時間ｄ又はｅの最大値をＳとすると、ソフトウエア処理部分に起因する最大処理時間は、（４−１）Ｓ＝３Ｓ以下である。
【００１７】
図１９の例では、ＲＥＱ→ＡＣＫ間は遅延がない場合を示したが、実際には他のブロックとの調停によりバスの使用権を直ちに獲得できない場合があり、図１８の時間ｂ、ｃのようにＲＥＱ→ＡＣＫ間の遅延が発生する。したがって、ソフトウエア処理での最大処理時間はこれらの合計となり、約（３Ｓ＋４Ｔ）以下となる。
【００１８】
問題について、伝送パケットがシャッフルされた４ワードの主データを含む場合を例にとって説明する。伝送パケットには、主データのほかに同期信号や、ＩＤ、パリティなどのその他の情報を含む場合があるが、本発明には有っても無くてもよい。これらは本発明とは直接関係ないので、ここではないものとして説明を省略する。伝送パケットが４つで１つの転送単位とし、伝送パケットを受信する場合について、従来の例を図２０に示す。伝送パケットは受信回路又は再生回路内のバッファで受信され、次いでパケットデータごとにメモリの記憶領域に書き込まれる。バッファはＦＩＦＯなどで構成されることが多い。記憶領域のデータバス幅がパケットデータのデータ量以上であれば１回の書き込みで１つのパケットの全データを書き込むことができる。
【００１９】
そうでない場合は、バースト転送によって同一ＲＡＷアドレスの連続するカラムアドレスにわたって連続書き込みするのが効率がよい。図１７はこれを示している。記憶領域に書き込まれたパケットデータは、記憶領域を節約するために詰めて連続的に配置してもよいし、ある程度スペースを開け、各パケットがカラム境界をまたがず、適当なサイズ単位でアライメントをとるように配置してもよい。
【００２０】
書き込み時は、図２０に示すように４回の４ワード書き込みが起こる。これは図６における経路（１）−ａ又は（１）−ｂに相当する。データの再生又は受信は間断なく行われるため、ハードウェアで処理される。したがって、このときの最大待ち時間は４Ｔとなる。パケットデータがワードごとにシャッフルされている場合、各データを順番に処理するには図２０に示すように、シャッフルされている順番にしたがって、１ワードずつランダムに読み出す必要があり、合計で１６回の１ワード読み出しが発生する。この記憶領域からの読み出し時の状況は、先に説明したアクセス効率が最も低下する場合と同じである。読み出しにかかる最大処理時間は、読み出し処理がハードウェア処理によって遅滞なく行える場合は、バスの最大待ち時間によって決まり、１６Ｔとなる。また、読み出しがソフトウェア処理であって、処理に遅延が生じる可能性がある場合は、１５Ｓ＋１６Ｔである。
【００２１】
本発明は上記従来例の問題点に鑑み、データバスのビット幅が広い場合にメモリからの読み出し遅延を低減させることができるオーディオデータ処理装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明は上記目的を達成するために、
時間軸方向に配列されたオーディオデータを所定の規則でシャッフルして再配列し、前記シャッフルして再配列されたオーディオデータに誤り訂正符号を付加して符号化するオーディオデータ処理装置において、
記憶手段と、
前記シャッフルして再配列されたオーディオデータをその再配列されたデータ単位で前記記憶手段に対し、書き込む書き込み手段と、
前記記憶手段上のオーディオデータに対して前記誤り訂正符号を付加する誤り訂正符号化手段と、
前記記憶手段上の前記誤り訂正符号を付加され再配列されたオーディオデータを順次読み出す読み出し手段とを有する。
【００２３】
また本発明は上記目的を達成するために、
時間軸方向に配列されたオーディオデータを所定の規則でシャッフルして再配列し、前記シャッフルして再配列されたオーディオデータに誤り訂正符号を付加して符号化したデータを誤り訂正復号して元の時間軸方向の配列のオーディオデータにデコードするオーディオデータ処理装置において、
記憶手段と、
前記誤り訂正符号化されたデータを誤り訂正復号して前記シャッフルして再配列されたオーディオデータとする誤り訂正復号手段と、前記誤り訂正復号されたオーディオデータを前記元の時間軸方向の配列とし、その配列されたデータ単位で前記記憶手段に書き込む書き込み手段と、
前記記憶手段上のオーディオデータを順次読み出す読み出し手段とを有する。
また、前記書き込み手段は、前記記憶手段に対し、２mバイト（ｍは正の整数）のアドレス間隔で書き込むことを特徴とする。
【発明の効果】
【００２４】
本発明によれば、メモリには、符号化時にはシャッフルされて記憶され、復号時にはシャッフルが解除されて記憶されるので、読み出し時には連続読み出しが可能になり、このため、メモリからの読み出し遅延を低減させることができる。
【発明を実施するための最良の形態】
【００２５】
＜第１の実施の形態＞
以下、図面を参照して本発明の第１の実施の形態について説明する。
図１は復号時の処理を説明する図であって、パケットデータ内において各ワードＤPk（ＤP0〜）がシャッフルされている状態を示す。この例では、各ワードＤPk（ＤP0〜）はパケット内の同一ワード位置でシャッフルされており、Ｄの添え字Ｐｋがワードの番号を示す。したがって、パケット内のワード間の距離は、シャッフル周期Ｑと一致する。
【００２６】
本発明では、これらのパケットデータを再生（受信）する際に、このシャッフルを解いて元の順番に戻しながら記憶領域に書き込みを行う。このとき、図２に示すように、あるパケットに注目すると、パケット内のワードごとに書き込みアドレスをＳＷ（＝Ｑ以下の整数）ずつ加算して書き込む。図２において、パケットＮｏ．０のワードＤP0は、Ｐ０＝０（先頭データ）とした場合、記憶領域の書き込み先エリアの先頭に記録され、次のワードＤP0+Qはアドレス間隔ＳＷだけ離れたエリアに書き込まれる。その次のワードＤP0+2Qは更にアドレス間隔ＳＷだけ離れたエリアに書き込まれる。次にパケットＮｏ．ＸにおいてＰＸ＝１（次のデータ）であるとすると、パケットＮｏ．Ｘの先頭ワードＤPXは、ワードＤP0の次のアドレスに書き込まれる。次のワードＤPX+Qは、ワードＤPXからアドレス間隔ＳＷだけ離れたアドレスのエリア、すなわちワードＤP0+Qの次のアドレスに書き込まれる。
【００２７】
このように、本発明では、アドレス間隔ＳＷで分割されたグループに各パケット内の各ワードを順番にばらまきながら書き込む。このとき、パケット内で同一ワード位置にあるワードデータは、グループ内におけるグループの先頭からのオフセット位置が同一になるように書き込まれる。
【００２８】
アドレス間隔ＳＷとシャッフル周期Ｑが等しい場合には、書き込み終了時点では、記憶領域に書き込まれたデータは隙間なく並ぶことになり、メモリの利用効率が最もよい。書き込まれたデータは、先頭からワード本来の順番通りに並び、シャッフル解除が行われたことになるので、読み出し時には図３に示すように、記憶領域の先頭から順番に読み出せば各ワードを順番に処理できる。
【００２９】
図４は以上の方法を図２０に適用した書き込み方法を示す説明図である。図４において、書き込み時にパケット内の各ワードを、ワードごとに分割されるグループ内の同一オフセット位置に書き込む。この場合、１回の書き込みで１ワードを書き込むので、合計で１６回の１ワード書き込みが発生する。読み出し時には４ワードの読み出しを４回行えば、シャッフルが解除された順番に並んだデータを読み出すことができる。バス幅が充分大きく、例えば４ワード以上ある場合、１回の読み出しで４ワードを一度に読み出すことができる。そうでない場合、例えばバス幅がワード長と同じ場合には図１７に示すように、連続する４つのアドレスのバースト読み出しを行う。
【００３０】
書き込みに要する最大時間は、バスの最大待ち時間の１６倍であり、１６Ｔとなる。読み出しは１回に付き、４ワード連続して読み出し可能である。バス幅が広ければ、１回の読み出しで４ワードを同時に読み出すことができる。そうでない場合には図５に示すように、バーストアクセスにより連続読み出しが可能である。ソフトウェア処理の場合に、バーストアクセスであったとしても、その時間はソフトウェア処理での最大待ち時間に比べれば、無視できるほど小さいので、結局、トータルの最大待ち時間はおよそ３Ｓ＋４Ｔとなる。結局、ＦＩＦＯからの読み出しからは、図２０では書き込み側で４Ｔ、読み出し側で１５Ｓ＋１６Ｔ、合計で１５Ｓ＋２０Ｔであったのに対し、図４では書き込み側で１６Ｔ、読み出し側で３Ｓ＋４Ｔ、合計で３Ｓ＋２０Ｔとなる。図４の方が合計が少なく、効率のよい処理になっている。
【００３１】
また、図４に示す処理のメリットは、記憶領域を十分確保することによって、書き込み側の処理時間を実質的に無視できることである。すなわち、書き込み側の処理は、バックグラウンド的に処理されるようにスケジューリングできるため、書き込み時のペナルティによる処理時間の増大を無視することができる。したがって、処理時間は実質、読み出し側の処理時間に集約され、図２０の１５Ｓ＋２０Ｔに対し、図４に示す処理の処理時間は３Ｓ＋４Ｔと大幅に改善することができる。
【００３２】
また、図４に示すように、アドレス間隔ＳＷをシャッフル周期Ｑ以上のｎバイトの２のｍ乗（Ｑ≦ｎ・２m＝ＳＷ：ｎ、ｍは正の整数）とすることにより、アドレス間隔ＳＷとシャッフル周期Ｑが等しくない場合には、グループ内に使用しない領域が発生するのでメモリの利用効率は多少下がるものの、次のような効果がある。ＤＲＡＭでは一般に、行と列のアドレスによってメモリセルを特定するので、同一行内のアクセスは連続アクセスが可能であるが、行を跨ぐ（カラム境界）アクセスは行アドレスの再設定が必要なため、ペナルティが発生する問題がある。これは、境界判別やアドレス制御などの処理が複雑になることと、アクセス時間が余分にかかるという問題である。本発明では、アドレス間隔ＳＷをシャッフル周期Ｑ以上の２のべき乗単位に設定することにより、メモリのカラム境界をグループに一致させることができる。したがって、データ読み出し時にカラム境界を意識することなくアクセスすることができる。
【００３３】
以上の処理においてデータをＦＩＦＯから読み出して記憶領域に書き込む際、図示しないアドレス制御回路が記憶領域の書き込み先アドレスを直接操作することによって、本発明における特有の方法を実現する。以上は再生時及び受信時の説明であるが、記録時及び送信時も信号の流れが逆になるだけで、処理内容は同じであるので、説明を省略する。なお、以上の説明では、シャッフルの方向が同一ワード位置に限定されるものについて説明したが、前述の同一グループ内で各ワードを連続して配置する方法であれば、どのようなシャッフル規則にも対応することができる。
【００３４】
次に図５を参照して本発明の記録時のオーディオ処理を説明する。Ａ／Ｄ変換器１ａ、バッファ（入力バッファ）２を経由して入力したオーディオ信号は、ＤＳＰ３によりシャッフルされてメモリ（ＭＥＭ）４に格納され、次いで外符号訂正回路（ＯＥＣＣ）５によりメモリ４上で外符号（アウタ・パリティ）が付加される。テープＴ上に記録する際には経路（６）−ａを通り内符号訂正回路（ＩＥＣＣ）６によりメモリ４上のデータを読み出しながら内符号（インナ・パリティ）を付加し、記録信号処理回路７ａにより図１５に示すようなシンクブロック構造でテープＴ上に記録される。図５においてディジタルＩ／Ｆ（１３９４Ｉ／Ｆ）８を介して外部機器に伝送する際には、図１５に示すシンクブロックのうち、ＩＤ、オーディオデータを構成する部分（図１４の伝送パケット）のみが、伝送される。この部分は８０バイトであり、オーディオデータはそのうちの７２バイトである。
【００３５】
次に図６を参照して本発明の再生時のオーディオ処理を説明する。テープＴから再生されたデータは、内符号訂正回路（ＩＥＣＣ）６により内符号訂正処理され、メモリ（ＭＥＭ）４の記憶領域に格納される。格納されたデータは、次いで外符号訂正回路（ＯＥＣＣ）５がメモリ４内のオーディオデータに対して外符号誤り訂正処理を行ってシャッフルを解除してメモリ４に書き込む。メモリ４上のシャッフルを解除されたオーディオデータは、ＤＳＰ３により読み出され、バッファ（出力バッファ）２を介してＤ／Ａコンバータ１ｂに送って音声信号を再生する。
【００３６】
＜第２の実施の形態＞
図７に本発明の第２の実施の形態を示す。図６では、ＦＩＦＯから読み出してメモリ４の記憶領域に書き込む際、図示しないアドレス制御回路が記憶領域の書き込み先アドレスを直接操作することによって本発明の方法を実現しているが、図７に示すようにＤＭＡコントローラ（ＤＭＡ）１０を設けてシャッフルを解除するようにしてもよい。すなわち、図６では、経路（１）（図７中では丸付き数字で記す。以下同じ）−ａ又は（１）−ｂでメモリ書き込みを行っていた図４に示す処理を、図７では経路（６）でＤＭＡコントローラ１０がメモリ書き込みを行う。したがって、図７における経路（１）−ａ又は（１）−ｂの書き込みは、従来通り、再生又は受信したパケットをそのままメモリに書き込む。すなわち、図２０に示す書き込みと同じである。
【００３７】
第２の実施の形態では、ＤＭＡコントローラ１０は、このパケットを書き込み順にそのまま読み出し、書き込み時には図４の書き込みと同じく、シャッフルを解除して書き込みを行う。これにより、経路（２）では、図４に示す読み出しと同じく連続読み出し可能となる。第３の実施の形態を説明する図８にもその処理を示す。
【００３８】
このＤＭＡコントローラ１０による処理は、バックグラウンドで優先度を下げて実行すればよいので、処理時間は実質、読み出し側の時間に集約され、実質的な最大処理時間は図４と同じく３Ｓ＋４Ｔとなる。この方法のメリットは、既存の回路に本発明の方式を適用する場合、既存の回路を変更することなしにＤＭＡコントローラ１０を追加するだけで実現することができることである。また、回路が独立しているので、並べ替えの処理をバックグラウンドで優先度を下げて実行することが容易である。これによって、システム全体のリソースをあまり消費することなくシャッフル解除を実行することができる。
以上は再生時及び受信時の説明であるが、記録時及び送信時も信号の流れが逆になるだけで、処理内容は同じであるので、説明を省略する。
【００３９】
＜第３の実施の形態＞
一般に、伝送時のデータ量を減らすために、ワード単位でデータ量を圧縮する方法がある。例えば１ワードが１６ビットのデータを１２ビットのデータに非線形圧縮する方法などがある。図８はＤＭＡコントローラ１０内に圧縮回路１１と伸長回路１２を設けた第３の実施の形態を示す。図９はその圧縮ルールを示し、１６ビットのシャッフル後のデータを１２ビットの圧縮データに変換する様子を示す図である。圧縮後のデータのバイトアラインをとるために、２ワードを単位に変換する。すなわち、連続する２つの非圧縮ワード３２ビットと２４ビットの圧縮データが相互に変換される関係になる。図１０は１２ビットの圧縮データを１６ビットの非圧縮データに伸長する様子を示す図である。
【００４０】
図９において、最初の非圧縮ワード１６ビットは１６→１２圧縮回路１１で変換されて１２ビットの圧縮ワードになる。１２ビットのうち上位８ビットは最初のバイトに、下位４ビットは３番目のバイトの上位４ビットに割り当てられる。次の非圧縮ワード１６ビットも同様に１６→１２圧縮回路１１で変換されて１２ビットの圧縮ワードになる。１２ビットのうち上位８ビットは２番目のバイトに、下位４ビットは３番目のバイトの下位４ビットに割り当てられる。
【００４１】
伸長時は、前記１２ビットの２つの圧縮データはそれぞれ１２→１６伸長回路１２によって１６ビットの非圧縮ワードに変換され、図１０に示すようにシャッフルを解除されて順番に配置される。以上の操作は、従来、伸長時には図６中の経路（２）でＤＳＰ３がメモリ４からシャッフル解除後のワードを読み出す際にＤＳＰ３の内部処理として行われていた。また、圧縮時は、図５中の経路（５）でＤＳＰ３がメモリ４に書き込む前に同様にＤＳＰ３の内部処理として行われていた。
【００４２】
本発明では、これらの処理をＤＭＡコントローラ１０内部で行い、データ転送と同時にデータ変換処理（圧縮又は伸長）を行う。図７を用いて説明すると、経路（６）のＤＭＡコントローラ１０内で、メモリ４から読み出した２ワードのデータに対して伸長処理を行い、２つの連続する１６ビットワードに変換してメモリ４に再び書き込む。
【００４３】
圧縮時には、特に図示しないが、図７の信号の向きがすべて逆になる。図７を参考に説明すると、経路（６）でＤＭＡコントローラ１０内で、メモリ４から読み出した連続する２ワードのデータに対して圧縮処理を行い、２４ビットの２ワードに変換してメモリ４に再び書き込む。以上の方法によって、ＤＭＡコントローラ１０内において１クロックでデータ変換と転送を同時に行うこができるので効率がよく、またＤＳＰ３で変換処理をせずにすむというメリットがある。
【００４４】
（１）メモリ４への書き込み時に、シャッフルされたワードがシャッフルを解除されてメモリ４上で連続して配置されるようになるので、読み出し時にシャッフルを解除する必要がなく、連続読み出しでシャッフルを解除されたデータを読み出すことができ、読み出し効率を大幅に改善することができる。
（２）（１）に加え、さらに読み出し時のカラム境界でのペナルティがなくなるため、カラム境界付近での複雑な制御が不要になると同時にアクセス効率が低下することがなくなる。
（３）圧縮されたデータを伸長するためのデータ変換を、伝送の途中で効率よく行うことができるので、後段での処理が不要となる。また後段で処理するよりも効率がよい。
（４）グループ単位で連続して配置されたデータを、シャッフルされた状態に並べ替えることができるので、伝送パケットを送信するために読み出すときに、連続読み出しで主データを読み出すことができ、読み出し効率を大幅に改善することができる。
（５）（４）に加え、さらに読み出し時のカラム境界でのペナルティがなくなるため、カラム境界付近での複雑な制御が不要になると同時にアクセス効率が低下することがなくなる。
（６）データを圧縮するためのデータ変換を、伝送の途中で効率よく行うことができるので、前段での処理が不要となる。また前段で処理するよりも効率がよい。
（７）シャッフルする手段、シャッフルを解除する手段としてＤＭＡコントローラを別途設けているため、既存の回路を変更することなく実現できる。また、処理回路を独立させたことにより、並ベ替えの処理は、バックグラウンドで優先度を下げて実行できるため、システム全体のリソースをあまり消費することなくシャッフル、及びシャッフル解除を実現できる。
【図面の簡単な説明】
【００４５】
【図１】本発明における復号時の処理でのシャッフルデータを示す説明図である。
【図２】図１のシャッフルデータのシャッフルを解除してメモリに書き込む状態を示す説明図である。
【図３】図２のシャッフル解除データの読み出し順を示す説明図である。
【図４】本発明におけるシャッフルデータを書き込むアドレス間隔を示す説明図である。
【図５】本発明における記録時のオーディオ処理系の第１の実施の形態を示すブロック図である。
【図６】本発明における再生時のオーディオ処理系の第１の実施の形態を示すブロック図である。
【図７】本発明における再生時のオーディオ処理系の第２の実施の形態を示すブロック図である。
【図８】本発明の再生時のオーディオ処理系の第３の実施の形態の要部を示すブロック図である。
【図９】図８の圧縮回路の処理を示す説明図である。
【図１０】図８の伸長回路の処理を示す説明図である。
【図１１】ＤＶ方式ディジタルＶＴＲのテープフォーマットを示す説明図である。
【図１２】図１１中の１つのトラックの構造を示す説明図である。
【図１３】図１２中のオーディオセクタの構造を示す説明図である。
【図１４】図１３中のオーディオデータの構造を示す説明図である。
【図１５】図１３のオーディオセクタのシンクブロックの構造を示す説明図である。
【図１６】一般的なメモリアクセス回路を示すブロック図である。
【図１７】図１６におけるメモリ読み出しの一例を示す説明図である。
【図１８】図１６におけるメモリ読み出しの他の例を示す説明図である。
【図１９】図１６におけるメモリ読み出しのさらに他の例を示す説明図である。
【図２０】従来のシャッフルデータを書き込む処理を示す説明図である。
【符号の説明】
【００４６】
１ａ  Ａ／Ｄ変換器
１ｂ  Ｄ／Ａコンバータ
２  バッファ（入力バッファ、出力バッファ）
３  ＤＳＰ
４  メモリ（ＭＥＭ）
５  外符号訂正回路（ＯＥＣＣ）
６  内符号訂正回路（ＩＥＣＣ）
７ａ  記録信号処理回路
８  ディジタルＩ／Ｆ（１３９４Ｉ／Ｆ）
９  バス
１０  ＤＭＡコントローラ（ＤＭＡ）
１１  圧縮回路（１６→１２圧縮回路）
１２  伸長回路（１２→１６伸長回路）
ＳＷ  アドレス間隔
Ｔ  テープ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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