(57)【要約】【課題】  受光素子の出力から積分器で積分するまでの総合的なＳ／Ｎ比を改善できる撮像装置を提供する。【解決手段】  閾演算回路２０８は、フォトダイオード２０７の出力を受け付けて、出力の受け付け開始タイミングで第１の信号を出力し、出力が所定の閾値を越えたタイミングで第２の信号を出力する。積分手段は、第１の信号に応じて第１の積分処理を開始し、第２の信号に応じて第１の積分処理を終了して第１の積分結果を出力し、出力した第１の積分結果に対して第１の積分処理と極性の異なる第２の積分処理を所定の値となるまで行う。カウンタ２１５は、積分手段が第２の積分処理を開始してから終了するまでの時間を計数する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の受光素子が画素を形成し行列状に配列されている撮像素子を備える撮像装置であって、
前記撮像素子の各画素において受光量に応じて電気信号を出力する受光素子と、
前記受光素子の出力を受け付けて、前記出力の受け付け開始タイミングで第１の信号を出力し、前記出力が所定の閾値を越えたタイミングで第２の信号を出力する閾値演算手段と、
前記第１の信号に応じて第１の積分処理を開始し、前記第２の信号に応じて前記第１の積分処理を終了して第１の積分結果を出力し、出力した前記第１の積分結果に対して前記第１の積分処理と極性の異なる第２の積分処理を所定の値となるまで行う積分手段と、
前記積分手段が前記第２の積分処理を開始してから終了するまでの時間を計数する計数手段と
を具備することを特徴とする撮像装置。
【請求項２】
前記積分手段が前記第２の積分処理を行っている際に、積分結果が前記所定の値となったか否かを比較判断する比較手段を更に具備し、
前記計数手段は、比較手段の判断結果に応じて前記第２の積分処理の終了を察知することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記閾値演算手段、前記積分手段、前記計数手段、及び前記比較手段は、各画素内に設けられることを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記閾値演算手段、前記積分手段、及び前記比較手段は各画素内に設けられており、かつ、前記計数手段は、前記画素の配列における各行もしくは各列に共通に設けられ、共通する各行もしくは各列に含まれる各画素を選択的に処理することを特徴とする請求項２に記載の撮像装置。
【請求項５】
前記閾値演算手段及び前記積分手段は各画素内に設けられており、かつ、前記比較手段及び前記計数手段は、前記画素の配列における各行もしくは各列に共通に設けられ、共通する各行もしくは各列に含まれる各画素を選択的に処理することを特徴とする請求項２に記載の撮像装置。
【請求項６】
前記閾値演算手段、前記積分手段、前記計数手段、及び前記比較手段は、同一の半導体基板上に構成されることを特徴とする請求項２〜５のいずれか１項に記載の撮像装置。
【請求項７】
前記各行もしくは各列に共通で設けた前記計数手段が前記画素毎に計数した結果に対して、時間フィルタ処理又は／及び空間フィルタ処理を行うフィルタ手段を更に具備することを特徴とする請求項４又は５に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関し、より詳細には、走査型レーザレーダに利用する撮像装置に関する。
【背景技術】
【０００２】
従来、レーザ光を走査ミラー（ポリゴンミラー等）で走査して前方に放射し、物体からの反射光を受光することにより、物体の有無、物体までの距離、物体の方位等を検出する走査型レーザレーダがある。この走査型レーザレーダを実現する際に、受光素子が行列状に配列されたエリア型のイメージセンサを用いるという技術が開示されている（例えば、特許文献１参照。）。この特許文献１においては、送り出したレーザを受光する際に、積分器を用いて時間−電圧変換を行い、レーザの飛行時間を電圧という値に変換し、それを距離算出に用いるという原理を基本としてさまざまなアイデアが説明されている。但し、時間−電圧変換を行う回路には高精度な処理が必要である。図６は、特許文献１に記載の図であり、時間を電圧に変換する積分器５２を示している。
【０００３】
【特許文献１】特開２００４−１５７０４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、図６の積分器５２に、単純な積分器を用いると、積分器の時定数が製造ばらつき、温度特性などでばらついてしまうことで時間から電圧への変換が一義的に保証されないという問題がある。また、そのばらつきはルックアップテーブルなどを用いることで補正は可能ではあるが、そうすることでシステムコストが嵩んだり、動作速度が遅くなったりするという問題が考えられる。更に、動作速度向上のために積分器５２を複数並列に動作させた場合には、積分器間の差も補正しなくてはならなくなるため、ルックアップテーブルのサイズも膨大となり、更に補正困難となる。
【０００５】
また、特許文献１に記載の図である図７に示すように、受光素子アレイ８の出力がそのまま積分器５２（データ測定回路１１内）には与えられず、マルチプレクサ９や受光出力加算アンプ１０などを介してから積分器５２に入力されている。これにより、受光素子アレイ８の各画素から積分器５２までの経路に挟まれた回路のジッタや温度特性のため、変換結果の精度は低下してしまう。つまり、受光素子アレイ８から積分器５２までの経路をすべての素子において同等に配置し、遅延量をそろえることは困難なことから、遅延量の差に起因する結果のばらつきの影響を受けてしまうという問題がある。
【０００６】
また、特許文献１においては、Ｓ／Ｎ比を向上させる手段として、隣接画素の出力を受光出力加算アンプ１０で加算している。この処理により確かに受光信号のＳ／Ｎが改善されるが、受光出力加算アンプ１０に固有のジッタ、遅延などを加味すると、受光素子アレイ８の出力から積分器５２で積分するまでの総合的なＳ／Ｎ比は改善されない場合もあるという問題がある。
【０００７】
本発明は、上述した事情を考慮してなされたもので、受光素子の出力から積分器で積分するまでの総合的なＳ／Ｎ比を改善できる撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明は、上述した課題を解決すべくなされたもので、本発明による撮像装置においては、複数の受光素子が画素を形成し行列状に配列されている撮像素子を備える撮像装置であって、撮像素子の各画素において受光量に応じて電気信号を出力する受光素子と、受光素子の出力を受け付けて、出力の受け付け開始タイミングで第１の信号を出力し、出力が所定の閾値を越えたタイミングで第２の信号を出力する閾値演算手段と、第１の信号に応じて第１の積分処理を開始し、第２の信号に応じて第１の積分処理を終了して第１の積分結果を出力し、出力した第１の積分結果に対して第１の積分処理と極性の異なる第２の積分処理を所定の値となるまで行う積分手段と、積分手段が第２の積分処理を開始してから終了するまでの時間を計数する計数手段とを具備することを特徴とする。
【０００９】
これにより、本発明による撮像装置を例えばレーザレーダに利用した場合に、同一の積分器を用いて二度積分動作を行うことで、積分器自身に起因するばらつきをキャンセルし、高精度の時間情報を計数することが出来る。
【００１０】
また、本発明による撮像装置の一態様例においては、上記閾値演算手段、上記積分手段、上記計数手段、及び上記比較手段は、各画素内に設けられることを特徴とする。
【００１１】
これにより、すべての画素で同時に時間の計数を開始、終了することが出来るようになる。かつ受光素子と積分手段が同一画素内に配置されるので、その間のジッタなどのばらつき要素を最小限に抑えることが出来、出力結果の精度を向上することが出来る。また、受光素子と積分手段、比較手段は、画素内の近傍に設けられているため、最小のジッタ、遅延で時間を計数出来る。
【００１２】
また、本発明による撮像装置の一態様例においては、上記閾値演算手段、上記積分手段、及び上記比較手段は各画素内に設けられており、かつ、上記計数手段は、画素の配列における各行もしくは各列に共通に設けられ、共通する各行もしくは各列に含まれる各画素を選択的に処理することを特徴とする。
【００１３】
これにより、行または列単位の画素を同時に計数処理することができる。受光素子と積分手段が同一画素内に配置され、その間のジッタなどのばらつき要素を最小限に抑えることが出来るために、出力結果の精度を向上することが出来る。また、計数手段を各画素に設ける場合と比べて、省スペース化、ひいては低コスト化が可能となる。
【００１４】
また、本発明による撮像装置の一態様例においては、上記閾値演算手段及び上記積分手段は各画素内に設けられており、かつ、上記比較手段及び上記計数手段は、画素の配列における各行もしくは各列に共通に設けられ、共通する各行もしくは各列に含まれる各画素を選択的に処理することを特徴とする。
【００１５】
これにより、行または列単位の画素を同時に比較処理及び計数処理することができる。受光素子と積分手段が同一画素内に配置され、その間のジッタなどのばらつき要素を最小限に抑えることが出来るために、出力結果の精度を向上することが出来る。また、比較手段及び計数手段を各画素に設ける場合と比べて、省スペース化、ひいては低コスト化が可能となる。
【００１６】
また、本発明による撮像装置の一態様例においては、閾値演算手段、積分手段、計数手段、及び比較手段は、同一の半導体基板上に構成されることを特徴とする。
【００１７】
これにより、例えば同一のシリコン基板状に閾値演算手段、積分手段、計数手段、及び比較手段を設けることで、各手段間の信号伝達経路がより短くなり、前述のジッタや遅延を極力小さくすることが出来るようになる。
【００１８】
また、本発明による撮像装置の一態様例においては、各行もしくは各列に共通で設けた計数手段が画素毎に計数した結果に対して、時間フィルタ処理又は／及び空間フィルタ処理を行うフィルタ手段を更に具備することを特徴とする。
【００１９】
これにより、計数結果に対して、時間軸や空間軸方向にフィルタ処理を行うことで、例えば画素単位のばらつきを抑えた、更に精度の良い計数結果を出力することができる。また、たとえば過去の履歴に応じて現在の出力に変更を加えたり、周辺の時間情報に基づいて自身の結果を変更することなどが、精度良く行うことが出来るようになる。
【発明の効果】
【００２０】
本発明による撮像装置は、受光素子の出力から積分器で積分するまでの総合的なＳ／Ｎ比を改善できる。
【発明を実施するための最良の形態】
【００２１】
以下に、図面を参照して、本発明の好適な実施の形態について説明する。
［第一の実施例］
まず、本発明の第一の実施例における撮像装置の備える撮像素子の画素一つあたりの構成について説明する。図１は、本発明の第一の実施例における撮像装置の備える撮像素子の画素一つあたりの構成例を示す図である。図１に示すように、撮像素子の１画素の中で、抵抗２０１、容量２０２、及び演算増幅器２０３により積分器が構成されている。演算増幅器２０３は、２つの入力端子（＋、−）と一つの出力端子を備える。
【００２２】
抵抗２０１の一方の端子と演算増幅器２０３の入力端子（−）が接続され、その相互接続点に容量２０２の一方の端子が接続されている。また、容量２０２の他方の端子は、演算増幅器２０３の出力端子に接続されている。また、初期化のためのスイッチ２０４（ＳＷ１）が演算増幅器２０３の入力端子（−）と出力を短絡できるように接続されている。また、演算増幅器２０３の入力端子（＋）には、参照電圧ＶＲＥＦ１を供給する電圧供給線に接続されている。演算増幅器２０３の出力端子は、後述する比較器２１７の一方の入力端子に接続されており、出力信号２１３を出力する。
【００２３】
上記積分器の入力端子（抵抗２０１の他方の端子）は、スイッチ２０５（ＳＷ３）を介して参照電圧ＶＲＥＦ１に接続されており、その値は例えば演算増幅器２０３の参照電圧（ＶＲＥＦ１）と同一である。また、積分器の入力端子（抵抗２０１の他方の端子）は、スイッチ２０６（ＳＷ２）を介して参照電圧ＶＲＥＦ２に接続されている。スイッチ２０５とスイッチ２０６は相補的にオン／オフ制御される。その制御の為の信号は、閾演算回路２０８の出力信号と、積分開始信号２０９から、論理回路２１０によって生成される。閾演算回路２０８は、フォトダイオード２０７の出力に対して閾値演算を行う。具体的には、閾演算回路２０８は、フォトダイオード２０７の出力がある閾値を越えた場合に論理回路２１０にその旨を伝える出力信号を出力する。これにより、論理回路２１０は、スイッチ２０６をオフにして、スイッチ２０５をオンにする。
【００２４】
また、積分器の入力端子（抵抗２０１の他方の端子）は、スイッチ２１１（ＳＷ４）を介して参照電圧ＶＲＥＦ３に接続されている。スイッチ２１１は、第二次積分開始制御信号２１２によりオン／オフを制御されている。尚、スイッチ２１１がオンしている間は、スイッチ２０５とスイッチ２０６は相補的制御ではなく、双方ともにオフされる。これは、論理回路２１０が、第二次積分開始制御信号２１２の変化に応じて行う。
【００２５】
積分器の出力信号２１３は、比較器２１７の一方の入力端子に入力され、他方の入力端子には参照電圧２１４としてＶＲＥＦ４が入力されている。ＶＲＥＦ４はＶＲＥＦ１と等しい電圧値でも良いが、ここではあえて同じにする必要は無いことを示すために別の記号を与えている。比較器２１７の出力信号は、カウンタ２１５のカウント停止用端子２１６に入力されている。またカウンタ２１５のカウント開始用端子は、前述の第二次積分開始制御信号２１２が入力されている。尚、本実施例では、カウンタ２１５のカウント開始用端子に第二次積分開始制御信号２１２を入力しているが、これに限定されるものではなく、例えば第二次積分開始制御信号２１２に準じた信号を入力しても良い。
【００２６】
次に、図１に示した撮像素子の動作の一例についてタイミングチャートを用いて説明する。図２は、図１に示した撮像素子の動作の一例を示すタイミングチャートである。尚、図２のＳＷ１〜４と図１のスイッチの対応関係は、ＳＷ１＝スイッチ２０４、ＳＷ２＝スイッチ２０６、ＳＷ３＝スイッチ２０５、ＳＷ４＝スイッチ２１１である。
【００２７】
図２に示すように、まず、タイミング３０１の前までに、ＳＷ１がオンすることで積分器の初期化が行われ、タイミング３０１でＳＷ１がオフすることで初期化を終える。その後タイミング３０２において、閾演算回路２０８がフォトダイオード２０７からの光出力を受け付けはじめる。閾演算回路２０８が受付を開始すると論理回路２１０の制御により、ＳＷ２がオンし、ＳＷ３がオフすることで積分器は積分を開始する。このとき積分する値は、ＳＷ２がオンしているのでＶＲＥＦ２の値である。積分開始と共に、積分器の出力信号２１３は上昇し始める。フォトダイオード２０７がある程度の光を受け、閾演算回路２０８における閾値を超えたと判断したタイミング３０４にて、論理回路２１０の制御によりＳＷ２がオフしてＳＷ３がオンすることで第一回目の積分（第一次積分）は終了する。
【００２８】
ここでは積分終了時に積分器への出力をＶＲＥＦ１とすることで、積分器に流れ込む電流をゼロとすることを行っているが、本来の目的は積分器の積分電圧の上昇を停止させることであり、この手法に限られるものではない。
【００２９】
以上の構成により、積分器は、計測を開始してから光が入射されるまでの時間を、積分結果として電圧に変換できる。ただし、問題点として、積分器のＲ（抵抗２０１の抵抗値）とＣ（容量２０２の容量値）がばらつくと、そのばらつきの比に応じて積分結果がばらつくことがあげられる。通常、製造プロセスなどの要因によりそれらの値はある幅を持ってばらついてしまうので、この積分結果はある幅を持ってばらつく。しかし、本実施例では、後述する処理により第一次積分の積分結果に生じたばらつきをキャンセルできる。
【００３０】
また、本実施例によれば、フォトダイオード２０７の出力変化がすぐ積分器における積分処理停止に利用されている。時間計測には通常ナノ秒以下の精度で制御が必要であり、積分処理の精度を著しく増すことが出来る。
【００３１】
第一次積分が終了後、次にタイミング３０５で第二次積分開始制御信号２１２が活性化することにより第二次積分を開始する。これにより、積分器は、ＳＷ４を介して入力されるＶＲＥＦ３に応じて積分を行い、その極性は第一次積分と逆方向である。それと同時に、カウンタ２１５のリセットを解除し、カウンタ２１５を所定周波数のクロックでカウントアップ、またはカウントダウンし、計測を開始する。タイミング３０６にて、第二次積分の結果、積分器の出力はＶＲＥＦ３（ここではＶＲＥＦ３＝ＶＲＥＦ１とした）に至り、この時点で比較器２１７はカウンタ２１５へ停止信号を送る。つまり、カウンタ２１５は、タイミング３０５からタイミング３０６まで間にカウントした値を、カウント値として出力する。カウンタ２１５は、たとえばデジタルカウンタでも良いし、もしくは精度が著しく高いアナログ動作の時刻計測デバイスでも良い。
【００３２】
一連の動作の結果、第一次積分の電圧が、カウント値という値になるが、ここで、第一次積分と第二次積分を同一のＲとＣで行うことによって、たとえ一次積分の結果がずれたとしても、二次積分でそのずれを含めてカウント値に変換するので、各画素のＲとＣのばらつきをキャンセルすることが可能となる。
【００３３】
また、本実施例では具体的な回路図を提示したが、本例に限定される物ではない。たとえば抵抗２０１の代わりにスイッチトキャパシタを用いて抵抗素子を擬似的に生成しても良いし、また、比較器２１７も簡単なオペアンプだけではなく、その他様々な比較手段を採用しても良い。本実施例の特徴は、計時結果の電圧を再度積分することで計時に影響する素子の値のばらつきや変動をキャンセルできることであって、その効果が得られる回路構成であればよい。
【００３４】
また、このような回路をどのように実現するか、であるが、たとえば一つのＩＣのなかにすべての機能を盛り込むことが好ましい。ＩＣ上につくることで、各機能ブロック間の距離を著しく小さくすることができ、寄生素子や外乱など、高精度化の妨げとなる要因を排除することが出来る。たとえばシリコン基板などにつくることが好ましい。
【００３５】
また、フォトダイオード２０７については、たとえばシリコン基板状に三次元状にフォトダイオードを作り込む技術などで、開口率を上げる構成を用いても良い。また、その際には、単結晶シリコン以外の材料、たとえばアモルファスシリコンや、もしくはアバランシェフォトダイオードなどを形成しても良い。
【００３６】
以上説明した構成により、本実施例における撮像装置は、積分器の時定数のばらつき（ＲやＣのばらつき）の影響をキャンセルできる。更に、本実施例における撮像装置は、画素出力（フォトダイオード２０７の出力）から積分器までの経路を従来より簡素にしているので、従来では上記経路に設けられた回路により生じていたジッタや遅延の影響を防ぐことができ、Ｓ／Ｎ比を高めることができる。また、１画素内に積分器、比較器２１７、及びカウンタ２１５を設けることで、各回路間の信号伝達経路が短縮され、従来よりジッタや遅延の影響を防ぐことができ、Ｓ／Ｎ比を高めることができる。以上により、本実施例における撮像装置は精度よく時間−電圧変換を行うことができ、走査型レーザレーダに最適な撮像装置である。
【００３７】
［第二の実施例］
図３は、本発明の第二の実施例における撮像装置が備える撮像素子の構成例を示す図である。図１に示した第一の実施例では、画素一つあたりに一つのカウンタ２１５を備えていたが、第二の実施例では、一列あたり一つのカウンタ４０５を設けて、列単位でカウンタを共通化している。さらに、第二の実施例では、列の中のどの行を読むかを選択スイッチ４０１で選択出来るようにしている。また、積分開始信号４０２、第二次積分開始信号４０３、そのほか行を駆動するパルス、たとえば積分器の初期化の信号などを、各行別々に制御できるようにした点が異なる。また、カウンタ４０５のスタート信号４０４は行毎の第二次積分開始信号からデコードされて作られる。
【００３８】
回路構成は、スイッチ４０１が比較器２１７の出力端子に接続され、列単位でカウンタ４０５が設けられた点以外は、図１と同様であり、図３においては、図１に示した符号２０１〜２１７は省略しており、その説明も省略する。また、図３に示す撮像素子の動作は、第一の実施例とほぼ同等であり、異なる点について以下に説明する。
【００３９】
異なる点は、各行の第一次積分を行うタイミングと第二次積分を行うタイミングについてである。具体的には、たとえばある行毎に第一次積分、第二次積分を行いながら進めていく駆動方法、行列で同時に第一次積分を行った後で、その後に行毎に第二次積分を行い、カウント値を得ていく方法、もしくは、ある行の第二次積分を行っているときに、その次の行の第一次積分をおこなう駆動方法などが考えられ、その組み合わせは幾通りも考えられる。本実施例の特徴である、積分器のばらつきをキャンセルできるという効果は、上記の駆動についていかなる駆動を行っても得られるものである。
【００４０】
また、第二の実施例に特有の効果として、カウンタ４０５を列で共有化したことで、１画素あたりの面積を抑えることが出来、高画素数化、チップサイズの縮小化など、機能、コストの面で優れた効果を得ることができる。
【００４１】
［第三の実施例］
図４は、本発明の第三の実施例における撮像装置が備える撮像素子の構成例を示す図である。第二の実施例との大きな違いは、比較器も列あたりで共有されているという点である。図４に示すように、比較器４０６が、カウンタ４０５と対で配置され、比較器４０６の入力端子には、スイッチ４０１の出力端子が接続されている。また、スイッチ４０１の入力端子には、演算増幅器２０３の出力端子が接続されている。尚、図４でも図３と同様に、図１で説明した符号２０１〜２１３は省略しおり、その説明も省略する。
【００４２】
また、列毎に選択するなどの駆動の詳細については、第二の実施例と同等である。第二の実施例の特徴である、積分器のばらつきをキャンセルできるという効果は、列の駆動方法に関係なく第三の実施例でも得られる。また、第三の実施例に特有の効果として、カウンタ４０５と比較器４０６を列で共有化したことで、１画素あたりの面積を第二の実施例と比べても抑えることが出来、高画素数化、チップサイズの縮小化など、機能、コストの面で優れた効果を得ることができる。
【００４３】
［第四の実施例］
図５は、本発明の第四の実施例における撮像装置が備える撮像素子の構成例を示す図である。第四の実施例は、第三の実施例の回路構成と、カウンタ４０５の出力する計時結果をＦＩＲフィルタ６０１に入力している点で異なる。尚、図５でも図４と同様に、図１で説明した符号２０１〜２１３は省略しおり、その説明も省略する。また、図５において、比較器は画素内ではないが、比較器が各画素内に設けられている構成（図３のカウンタ４０５にＦＩＲフィルタが設けられた構成）であってもよい。
【００４４】
たとえばカウント結果のＳ／Ｎをあげたい場合は、ＦＩＲフィルタ６０１において、隣接する画素のカウント値を加算する空間フィルタ処理や、時間軸での移動平均などの平均化処理のような時間フィルタ処理や、それらの組合せの処理を行うことが出来るようになる。従来例においては計時前に画素の出力の加算を行っていたために、画素出力が積分器の動作を制御するまでの経路において、加算回路などの存在に起因するジッタなどが生じており、逆にＳ／Ｎの低下要因を作り込んでいた。本回路形式によって、理想的な経路でデジタル値として変換された計時結果に対して時間・空間方向のＦＩＲフィルタをかけることが出来、本来のＳ／Ｎ向上という目的を果たせるようになった。
【００４５】
以上説明したように上記第五の実施例に依れば、積分器の時定数ばらつきの影響を最小化し、かつ、ジッタや遅延の影響を最低限に押さえることでＳ／Ｎ比を改善することができる。更に、画素間で加算を行う際はジッタや遅延の影響を受けないような加算手法をとることで、Ｓ／Ｎ比の高いレーザレーダに最適な撮像装置（光電変換装置）を得ることができる。
尚、第二〜第四の実施例においては、画素配列において列単位でカウンタ等の共有を行っていたが、この限りではなく、行単位でカウンタ等の共有を行っても良い。
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第一の実施例における撮像装置の備える撮像素子の画素一つあたりの構成例を示す図である。
【図２】図１に示した撮像素子の動作の一例を示すタイミングチャートである。
【図３】本発明の第二の実施例における撮像装置が備える撮像素子の構成例を示す図である。
【図４】本発明の第三の実施例における撮像装置が備える撮像素子の構成例を示す図である。
【図５】本発明の第四の実施例における撮像装置が備える撮像素子の構成例を示す図である。
【図６】特許文献１に記載の図であり、時間を電圧に変換する積分器５２を示す図である。
【図７】特許文献１に記載の図であり、走査型レーザレーダの概略構成を示す図である。
【符号の説明】
【００４７】
２０１    抵抗
２０２    容量
２０３    演算増幅器
２０４、２０５、２０６    スイッチ
２０７    フォトダイオード
２０８    閾演算回路
２１０    論理回路
２１５、４０５    カウンタ
２１７、４０６    比較器
６０１        ＦＩＲフィルタ
【図１】
2006242716.tif 000003
【図２】
2006242716.tif 000004
【図３】
2006242716.tif 000005
【図４】
2006242716.tif 000006
【図５】
2006242716.tif 000007
【図６】
2006242716.tif 000008
【図７】
2006242716.tif 000009