(57)【要約】【課題】  ２種類以上の電源電圧をモニタすることによって高精度にエミュレーションを行い、デバッグ効率を大幅に向上させる。【解決手段】  エミュレータ３には、応用システムにおいて用いられる２種類の電源電圧の監視、および比較検出などを行い、その結果を検出信号Ｋとしてスレーブマイクロコンピュータ１４、ブレーク制御部１１、およびトレース制御／トレースメモリ部１２にそれぞれ出力する比較演算回路１６が備えられている。たとえば、検出信号Ｋをトリガ信号としてトレース機能、またはブレーク機能の入力条件として使用することによって、検出や解析要因を容易に行うことができる。【選択図】  図２
2006031408.tif 000002
【特許請求の範囲】
【請求項１】
２以上の電源電圧が用いられる半導体集積回路装置の動作をエミュレート可能なエミュレータであって、
前記半導体集積回路装置の２以上の電源電圧をそれぞれモニタし、異常の際に検出信号を出力する電源監視回路を備えたことを特徴とするエミュレータ。
【請求項２】
請求項１記載のエミュレータにおいて、
前記電源監視回路は、
前記２以上の電源電圧における電圧レベルを比較して、前記２以上の電源電圧の通電順序、または前記２以上の電源電圧における電圧レベルをモニタし、通電順序、または電圧レベルの異常の際に検出信号を出力することを特徴とするエミュレータ。
【請求項３】
請求項１または２記載のエミュレータにおいて、
前記電源監視回路は、
前記半導体集積回路装置に用いられる２以上の電源電圧から、前記２以上の電源電圧と略同程度の電源電圧をそれぞれ生成する電源生成回路と、
前記電源生成回路が生成した電源電圧を比較し、その比較結果を出力する電圧比較回路とよりなることを特徴とするエミュレータ。
【請求項４】
請求項３記載のエミュレータにおいて、
前記電源生成回路は、ボルテージフォロア回路よりなることを特徴とするエミュレータ。
【請求項５】
請求項１または２記載のエミュレータにおいて、
前記電源監視回路は、
前記半導体集積回路装置に用いられる２以上の電源電圧をそれぞれＡ／Ｄ変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器から出力されたデジタルデータを比較し、その比較結果を出力する比較部よりなることを特徴とするエミュレータ。
【請求項６】
請求項１〜５のいずれか１項に記載のエミュレータにおいて、
前記電源監視回路から出力される検出信号は、前記エミュレータにおけるブレーク機能、またはトレース機能の少なくともいずれかのトリガ信号として用いられることを特徴とするエミュレータ。
【請求項７】
請求項１〜６のいずれか１項に記載のエミュレータにおいて、
前記電源監視回路から出力される検出信号は、前記エミュレータとユーザの開発機器である応用システムとの間でデータ通信を行うユーザインターフェースに出力され、前記ユーザインターフェースは、検出信号が入力された際に出力電圧の調整を行い、前記ユーザインターフェース、および前記応用システムの保護を行うことを特徴とするエミュレータ。
【請求項８】
２以上の電源電圧がそれぞれ入力される電源入力外部端子と、
前記電源入力外部端子に接続された複数の内部論理ブロックと備えた半導体集積回路装置であって、
前記電源入力外部端子を介して入力される２以上の電源電圧をそれぞれモニタし、異常の際に検出信号を出力する電源監視回路を備え、
前記電源監視回路は、
前記２以上の電源電圧における電圧レベルを比較して、前記２以上の電源電圧の通電順序、または前記２以上の電源電圧における電圧レベルをモニタし、通電順序、または電圧レベルの異常の際に検出信号を出力することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソフトウェア、およびハードウェアのエミュレーション技術に関し、特に、２以上の電源電圧が用いられるユーザ応用システムにおけるエミュレーションに適用して有効な技術に関するものである。
【背景技術】
【０００２】
マイクロコンピュータなどを使用した応用システムの開発をソフトウェア、ハードウェアの両面からサポートする支援装置として、たとえば、エミュレータが広く用いられている。
【０００３】
エミュレータは、システム開発用の親計算機であるホストコンピュータとユーザが開発中の応用システムとの間に接続され、該応用システムに使用されるターゲットマイクロコンピュータの機能を代行し、製品形態に近い状態で詳細なユーザシステムのデバッグを行うことができる。
【０００４】
エミュレータと応用システムとの接続は、エミュレータのインターフェース部に設けられたケーブルの先端部に接続されたＣＰＵソケットを応用システムに接続することによって行われている。
【０００５】
応用システムに用いられるマイクロコンピュータは、そのシステムの目的などによってマイクロコンピュータの定格範囲内で、電源電圧ＶＣＣが任意に設計変更される場合がある。
【０００６】
エミュレータは、それに対応するために、たとえば、応用システムから供給される電源電圧ＶＣＣを検出し、該電源電圧ＶＣＣに見合うようにエミュレータのインターフェース部の電源電圧を制御する電圧モニタ機能を有しているものがある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、上記のようなエミュレータにおけるデバッグ技術では、次のような問題点があることが本発明者により見い出された。
【０００８】
マイクロコンピュータの高機能化、高性能化が進む中、配線幅の縮小に伴い、コア電圧の低電圧化が図られ、今日では、マイクロコンピュータ、およびシステムの多電源電圧化が進んでいる。
【０００９】
しかし、２種類以上の電源電圧に対応するターゲットマイクロコンピュータにおいて、エミュレータには、各々の電源電圧の電圧関係を警告する機能などがないために、応用システム、またはマイクロコンピュータの故障や誤動作などに至る要因を検出できない恐れがある。
【００１０】
また、２種類以上の電源電圧が用いられる応用システムにおいて、各々の電源電圧の印加順序／過程によっては、ユーザインターフェースにおける入力側／出力側間での電圧関係を正確にエミュレーションできなかったため、エミュレータを使用して通電直後の動作についての検証が行えないという問題がある。
【００１１】
さらに、ユーザターゲットプログラムの動作中における電源電圧の変動、電源ノイズなどによる誤動作の発生時に直接検証をすることができないため、これら要因による誤動作のデバッグに時間がかかってしまい、デバッグ効率が低下してしまうという問題がある。
【００１２】
本発明の目的は、２種類以上の電源電圧をモニタすることによって高精度にエミュレーションを行い、デバッグ効率を大幅に向上させることのできる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明は、２以上の電源電圧が用いられる半導体集積回路装置の動作をエミュレート可能なエミュレータであって、該半導体集積回路装置の２以上の電源電圧をそれぞれモニタし、異常の際に検出信号を出力する電源監視回路を備えたものである。
【００１６】
また、本願のその他の発明の概要を簡単に示す。
【００１７】
本発明は、前記電源監視回路が、２以上の電源電圧における電圧レベルを比較して、それら２以上の電源電圧の通電順序、または２以上の電源電圧における電圧レベルをモニタし、通電順序、または電圧レベルの異常の際に検出信号を出力するものである。
【００１８】
また、本発明は、前記電源監視回路が、半導体集積回路装置に用いられる２以上の電源電圧から、２以上の電源電圧と略同程度の電源電圧をそれぞれ生成する電源生成回路と、該電源生成回路が生成した電源電圧を比較し、その比較結果を出力する電圧比較回路とよりなり、該電源生成回路は、ボルテージフォロア回路よりなるものである。
【００１９】
さらに、本発明は、前記電源監視回路が、半導体集積回路装置に用いられる２以上の電源電圧をそれぞれＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器から出力されたデジタルデータを比較し、その比較結果を出力する比較部よりなるものである。
【００２０】
また、本発明は、前記電源監視回路から出力される検出信号が、エミュレータにおけるブレーク機能、またはトレース機能の少なくともいずれかのトリガ信号として用いられるものである。
【００２１】
さらに、本発明は、前記電源監視回路から出力される検出信号が、エミュレータとユーザの開発機器である応用システムとの間でデータ通信を行うユーザインターフェースに出力され、該ユーザインターフェースは、検出信号が入力された際に出力電圧の調整を行い、ユーザインターフェース、および応用システムの保護を行うものである。
【００２２】
また、本発明は、２以上の電源電圧がそれぞれ入力される電源入力外部端子と、該電源入力外部端子に接続された複数の内部論理ブロックと備えた半導体集積回路装置であって、電源入力外部端子を介して入力される２以上の電源電圧をそれぞれモニタし、異常の際に検出信号を出力する電源監視回路を備え、該電源監視回路は、２以上の電源電圧における電圧レベルを比較して、２以上の電源電圧の通電順序、または２以上の電源電圧における電圧レベルをモニタし、通電順序、または電圧レベルの異常の際に検出信号を出力するものである。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
（１）２以上の電源電圧の仕様違反などから生じるユーザの応用システム上の問題や誤動作などを検出することが可能となり、デバッグ効率を大幅に向上させることができる。
【００２５】
（２）上記（１）により、ユーザの応用システムの開発コストの低減、ならびに開発期間の短縮化を実現することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
図１は、本発明の一実施の形態によるデバッガのブロック図、図２は、図１のデバッガに設けられたエミュレータのブロック図、図３は、図２のエミュレータに設けられた比較演算回路の構成を示すブロック図、図４は、図３の比較演算回路が監視、検出する電源電圧がそれぞれ正常に立ち上がった場合のタイミングチャート、図５は、図３の比較演算回路が監視、検出する電源電圧の投入順序が違反となった場合のタイミングチャート、図６は、図３の比較演算回路が監視、検出する電源電圧の電源特性に異常が発生した場合のタイミングチャート、図７は、図３の比較演算回路が監視、検出する電源電圧に異常が発生した際の一例を示すタイミングチャート、図８は、図３の比較演算回路が監視、検出する電源電圧に異常が発生した際の他の例を示すタイミングチャート、図９は、図２のエミュレータに設けられた比較演算回路の他の例を示すブロック図である。
【００２８】
本実施の形態において、デバッガ１は、ユーザプログラムなどをデバッグし、システムの開発をサポートする。デバッガ１は、図１に示すように、ホストコンピュータ２、およびエミュレータ３から構成されている。
【００２９】
ホストコンピュータ２は、システム開発用の親計算機であり、回線４を介してエミュレータ３に接続されている。エミュレータ３には、インターフェースケーブル５が設けられており、該インターフェースケーブル５の先端部には、ＣＰＵソケット用プラグ６が接続されている。
【００３０】
エミュレータ３とユーザが開発中の応用システム７とは、ＣＰＵソケット用プラグ６を介して接続される。エミュレータ３は、応用システム７に使用されるターゲットマイクロコンピュータ（半導体集積回路装置）の機能を代行し、詳細なシステムデバッグを支援する。
【００３１】
図２は、エミュレータ３の構成を示したブロック図である。
【００３２】
エミュレータ３は、マスタマイクロコンピュータ８、ホストインターフェース９、エミュレーション制御部１０、ブレーク制御部１１、トレース制御／トレースメモリ部１２、代行メモリ部１３、スレーブマイクロコンピュータ１４、ユーザインターフェース１５、比較演算回路（電源監視回路）１６、プローブ１７、および図１で述べたインターフェースケーブル５、ＣＰＵソケット用プラグ６などから構成されている。
【００３３】
マスタマイクロコンピュータ８は、エミュレータ３におけるすべての制御を司る。ホストインターフェース９は、ホストコンピュータ２とエミュレータ３との間でデータ通信を行う。
【００３４】
エミュレーション制御部１０は、エミュレーション、ならびに各種デバッグ機能を実現する。ブレーク制御部１１は、ユーザプログラム／トレースの実行、およびプログラム／トレースの停止条件を設定し、条件が成立するとユーザプログラムの実行およびトレースを停止させる。
【００３５】
トレース制御／トレースメモリ部１２は、トレース情報をメモリする。代行メモリ部１３は、ユーザの応用システム７のメモリが用意されていない（または外部にメモリ拡張されていない）場合に貸し出されるメモリである。
【００３６】
スレーブマイクロコンピュータ１４は、ターゲットマイクロコンピュータの機能を代行する。ユーザインターフェース１５は、エミュレータ３と応用システム７との間でデータ通信を行う。ユーザインターフェース１５には、前述したインターフェースケーブル５が設けられており、該インターフェースケーブル５の先端部には、ターゲットマイクロコンピュータ用のＣＰＵソケット用プラグ６が設けられている。
【００３７】
比較演算回路１６は、応用システム７において用いられる２種類（またはそれ以上）の電源電圧の監視、および比較検出などを行い、その結果を検出信号Ｋとしてスレーブマイクロコンピュータ１４、ブレーク制御部１１、およびトレース制御／トレースメモリ部１２にそれぞれ出力する。プローブ１７は、エミュレータ３の外部信号を取り込む。
【００３８】
そして、これらマスタマイクロコンピュータ８、ホストインターフェース９、エミュレーション制御部１０、ブレーク制御部１１、トレースメモリ／トレース制御部１２、ならびに代行メモリ部１３は、マスタ制御バスＭＢを介して相互に接続されている。
【００３９】
また、エミュレーション制御部１０、ブレーク制御部１１、トレースメモリ／トレース制御部１２、代行メモリ部１３、およびスレーブコンピュータ１４は、スレーブバスＳＢを介して相互に接続されている。
【００４０】
よって、エミュレータ３は、前述したように、エミュレーション実行中にターゲットマイクロコンピュータのマシンサイクル単位に各種のデータおよびステータス信号などをサンプリングし、それをトレース制御/メモリ部１２などに格納するトレース機能や、スレーブマイクロコンピュータ１４による応用システム７の制御動作を停止させるブレーク機能などの各種機能が備えられる。
【００４１】
図３は、比較演算回路１６の構成の一例を示すブロック図である。
【００４２】
比較演算回路１６は、ボルテージフォロア回路（電源生成回路）１６ａ，１６ｂ、およびオペアンプ（比較部）１６ｃから構成されている。ボルテージフォロア回路１６ａには、ターゲットマイクロコンピュータにおける入出力インターフェース部の電源電圧となるＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）電源電圧ＵＶＣＣ１が入力されるように接続されている。ボルテージフォロア回路１６ｂには、ターゲットマイクロコンピュータにおける内部論理回路の動作電源電圧となるコア電源電圧ＵＶＣＣ２が入力されるように接続されている。
【００４３】
ボルテージフォロア回路１６ａ，１６ｂは、一般的なボルテージフォロア回路から構成されており、Ｉ／Ｏ電源電圧ＵＶＣＣ１、コア電源電圧ＵＶＣＣ２をもとに、該Ｉ／Ｏ電源電圧ＵＶＣＣ１、コア電源電圧ＵＶＣＣ２と同じ程度の電源電圧Ｖ１，Ｖ２をそれぞれ生成して出力する。
【００４４】
このように、ボルテージフォロア回路１６ａ，１６ｂによって、新たな電源電圧Ｖ１，Ｖ２をそれぞれ生成することにより、ユーザの応用システム７における電源への余分な負荷や、影響などを回避することができる。
【００４５】
ボルテージフォロア回路１６ａの出力部には、オペアンプ１６ｃの正（＋）側入力端子が接続されており、ボルテージフォロア回路１６ｂの出力部には、オペアンプ１６ｃの負（−）側入力端子が接続されている。
【００４６】
オペアンプ１６ｃは、正（＋）側入力端子、および負（−）側入力端子に入力された電源電圧Ｖ１，Ｖ２の比較を行い、その比較結果を検出信号Ｋとして出力する。
【００４７】
次に、本実施の形態におけるエミュレータ３に設けられた比較演算回路１６の作用について説明する。
【００４８】
まず、ユーザの応用システム７において使用されるＩ／Ｏ電源電圧ＵＶＣＣ１、コア電源電圧ＵＶＣＣ２は、ＣＰＵソケット用プラグ６、ユーザケーブル５、およびユーザインターフェース１５をそれぞれ介して比較演算回路１６に取り込まれる。
【００４９】
ボルテージフォロア回路１６ａは、Ｉ／Ｏ電源電圧ＵＶＣＣ１をもとに、該Ｉ／Ｏ電源電圧ＵＶＣＣ１と同じ程度の電源電圧Ｖ１を生成する。ボルテージフォロア回路１６ｂは、コア電源電圧ＵＶＣＣ２をもとに、該コア電源電圧ＵＶＣＣ２と同じ程度の電源電圧Ｖ２を生成する。そして、オペアンプ１６ｃによってこれら電源電圧Ｖ１，Ｖ２の比較を行い、その比較結果を検出信号Ｋとして出力する。
【００５０】
オペアンプ１６ｃは、コア電源電圧ＵＶＣＣ２がＩ／Ｏ電源電圧ＵＶＣＣ１の電圧レベルよりも大きくなるとＬｏレベルの検出信号Ｋが出力される。この検出信号Ｋの波形立ち下がりをトリガ信号としてトレース機能、またはブレーク機能の入力条件として使用することによって、検出や解析要因などを容易に行うことができる。
【００５１】
たとえば、検出信号Ｋがブレーク制御部１１に入力された際には、ブレーク機能用トリガ信号となって各条件成立時にブレーク機能の制御を行うことができ、検出信号Ｋがトレース制御/メモリ部１２に入力された際には、トレース制御用トリガ信号となって各条件成立時にトレース機能の制御を行うことができる。
【００５２】
また、異常検出時には、検出信号Ｋが異常検出信号となりユーザインターフェース１５の出力電圧調整（減圧や遮断）によりユーザの応用システム７、およびユーザインターフェース１５の素子破壊／故障などを回避する保護機能を実現することができる。
【００５３】
次に、比較演算回路１６が２つの電源電圧を比較することによって検出することのできる異常内容例について、図４〜図８を用いて説明する。
【００５４】
図４〜図８は、比較演算回路１６が監視、比較検出する電源電圧の波形タイミングの各例をそれぞれ示した説明図である。なお、図４〜図８では、特に限定するものではないが、ターゲットマイクロコンピュータで使用される２つの電源電圧として、たとえば、電源電圧ＶＣＣＡ，ＶＣＣＢを示している。また、図５〜図８において、図中のハッチング部分が電源電圧の異常となった部分を示している。
【００５５】
図４は、ターゲットマイクロコンピュータに用いられる電源電圧ＶＣＣＡ，ＶＣＣＢがそれぞれ正常に立ち上がった場合のタイミングチャートである。
【００５６】
まず、電源電圧ＶＣＣＡ，ＶＣＣＢが正常の場合、電源電圧ＶＣＣＡが立ち上がった後、電源電圧ＶＣＣＢが立ち上がり、常に電源電圧ＶＣＣＡが電源電圧ＶＣＣＢの電圧レベルよりも大きくなる電圧関係が保たれており、かつ基準範囲内の電圧レベルを維持されている。
【００５７】
図５は、仕様違反検出として、電源電圧ＶＣＣＡ，ＶＣＣＢの投入順序が違反となった場合のタイミングチャートである。
【００５８】
この場合、電源電圧ＶＣＣＢより遅れて電源電圧ＶＣＣＡが立ち上がっており、起動直後、電源電圧ＶＣＣＢが電源電圧ＶＣＣＡの電圧レベルよりも大きくなる状態が発生し、応用システム７の初期化などの誤動作やデバイス使用上の破壊などの可能性がある。
【００５９】
図６は、電源電圧ＶＣＣＢの電源特性に異常が発生した場合のタイミングチャートである。
【００６０】
ここでは、電源電圧ＶＣＣＡ，ＶＣＣＢの立ち上がり順序は守られているが、電源出力特性や負荷状態の違いによって、起動直後に電源電圧ＶＣＣＢが、電源電圧ＶＣＣＡの電圧レベルよりも大きくなる状態が発生しており、応用システム７の故障や、誤動作の要因となる。
【００６１】
図７は、電源電圧ＶＣＣＢに異常が発生した際のタイミングチャートである。
【００６２】
この場合、電源電圧ＶＣＣＡ，ＶＣＣＢの立ち上がり順序、電圧遷移、到達電位レベルなどの問題はないが、瞬間的に電源電圧ＶＣＣＡよりも電源電圧ＶＣＣＢの電圧レベルが大きくなる症状が発生している、または電源電圧ＶＣＣＢが、電圧仕様の上限を上回る仕様違反となっており、応用システム７の誤動作や破壊などの可能性が生じる。
【００６３】
図８は、電源電圧ＶＣＣＢの異常が発生した際のタイミングチャートである
この場合、電源電圧ＶＣＣＡ，ＶＣＣＢの立ち上がり順序、起動時の電圧遷移、到達電位などに問題はないが、たとえば、瞬間停電などによって電源電圧ＶＣＣＡが電源電圧ＶＣＣＢの電圧レベルよりも大きいという条件を満たさない、あるいは最小電圧条件を下回っており、応用システム７の誤動作や破壊などの可能性を有する。
【００６４】
以上のように、比較演算回路１６では、電源電圧ＶＣＣＡ，ＶＣＣＢを比較することによって、図５〜図８に示した異常時の検出などが可能となる。
【００６５】
また、図７、および図８に示したノイズ性による異常は、特に、電源変動などをトリガとしてエミュレータ３のトレース機能／ブレーク機能と合わせて解析することによってノイズ発生要因の解明、不具合解析に効果的となる。
【００６６】
図３においては、２つの電源電圧を検出する構成としたが、比較演算回路１６を２以上設けることによって、各種信号間の電圧順位を比較、出力信号をシーケンシャルブレーク機能の入力条件とすることによって電源投入、あるいは電源遮断の手順の違反などを検出することを可能とすることができる。
【００６７】
２以上設けられた比較演算回路１６における各検出条件をエミュレータ３のシーケンシャルブレーク（トリガ）要因として設定することによって、より複雑な条件検出解析に適用することが可能となる。
【００６８】
たとえば、電源電圧ＶＣＣＡが４．５Ｖ程度に到達する前に電源電圧ＶＣＣＢが３．０Ｖ程度を越えた際に検出（ブレーク）する。この場合、電源電圧ＶＣＣＡが４．５Ｖ未満を検出する比較演算回路１６と電源電圧ＶＣＣＢの３．０Ｖ異常を検出する比較演算回路１６とからそれぞれ出力される検出信号Ｋの論理積をとることによって実現することができる。
【００６９】
図９は、比較演算回路１６における他の構成例を示すブロック図である。
【００７０】
この場合、比較演算回路１６は、Ａ／Ｄコンバータ（Ａ／Ｄ変換器）１６ｄ，１６ｅ、およびコンパレータ１６ｆから構成されている。
【００７１】
Ａ／Ｄコンバータ１６ｄには、Ｉ／Ｏ電源電圧ＵＶＣＣ１が入力されるように接続されている。Ａ／Ｄコンバータ１６ｅには、コア電源電圧ＵＶＣＣ２が入力されるように接続されている。
【００７２】
Ａ／Ｄコンバータ１６ｄ，１６ｅは、入力されたＩ／Ｏ電源電圧ＵＶＣＣ１、コア電源電圧ＵＶＣＣ２をデジタルデータに変換してそれぞれ出力する。
【００７３】
Ａ／Ｄコンバータ１６ｄから出力されたデジタルデータは、コンパレータ１６ｆの一方の入力部に入力されるように接続されている。Ａ／Ｄコンバータ１６ｅから出力されたデジタルデータは、コンパレータ１６ｆの他方の入力部に入力されるように接続されている。
【００７４】
コンパレータ１６ｆは、入力されたデジタルデータを比較し、その比較結果を出力する。たとえば、Ｉ／Ｏ電源電圧ＵＶＣＣ１の電圧レベルがコア電源電圧ＵＶＣＣ２よりも大きい場合には、検出信号Ｋ１を出力し、Ｉ／Ｏ電源電圧ＵＶＣＣ１とコア電源電圧ＵＶＣＣ２とが同じ程度の電圧レベルであれば検出信号Ｋ２を出力し、Ｉ／Ｏ電源電圧ＵＶＣＣ１の電圧レベルがコア電源電圧ＵＶＣＣ２よりも小さい場合には検出信号Ｋ３を出力する。
【００７５】
そして、これら検出信号Ｋ１〜Ｋ３をエミュレータ３のトレース機能／ブレーク機能の入力条件として使用することによって、動作中の応用システム７における電源電圧の変異や異常などの要因を解析することが可能となる。
【００７６】
この場合においても、図９の比較演算回路１６を２以上設けることによって、各種信号間の電圧順位を比較、出力信号をシーケンシャルブレーク機能の入力条件とすることによって電源投入、あるいは電源遮断の手順の違反などを検出することを可能とすることができる。
【００７７】
それにより、本実施の形態によれば、エミュレータ３に比較演算回路１６を設けたことによって、電源電圧の仕様違反や、電源ノイズ、電源電圧変動の誤動作などの要因特定を容易に行うことが可能となり、デバッグ効率を大幅に向上させることができる。
【００７８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７９】
前記実施の形態では、エミュレータに比較演算回路を設けた場合について記載したが、たとえば、比較演算回路（図２）をユーザの応用システムに用いられるターゲットマイクロコンピュータに設けるようにしてもよい。
【００８０】
この場合、比較演算回路は、ターゲットマイクロコンピュータに設けられた電源ピン（電源入力外部端子）を介して供給される２以上の電源電圧の監視、検出を行う。そして、これら２以上の電源電圧の通電順序、あるいは電圧レベルなどに異常がある場合には、検出信号を出力し、その検出信号をフィードバックすることによって強制リセットなどをかけるようにする。
【産業上の利用可能性】
【００８１】
本発明のエミュレータ技術は、２種類以上の電源電圧をモニタすることによって高精度にユーザの応用システムのエミュレーションを行い、デバッグ効率を大幅に向上させる。
【図面の簡単な説明】
【００８２】
【図１】本発明の一実施の形態によるデバッガのブロック図である。
【図２】図１のデバッガに設けられたエミュレータのブロック図である。
【図３】図２のエミュレータに設けられた比較演算回路の構成を示すブロック図である。
【図４】図３の比較演算回路が監視、検出する電源電圧がそれぞれ正常に立ち上がった場合のタイミングチャートである。
【図５】図３の比較演算回路が監視、検出する電源電圧の投入順序が違反となった場合のタイミングチャートである。
【図６】図３の比較演算回路が監視、検出する電源電圧の電源特性に異常が発生した場合のタイミングチャートである。
【図７】図３の比較演算回路が監視、検出する電源電圧に異常が発生した際の一例を示すタイミングチャートである。
【図８】図３の比較演算回路が監視、検出する電源電圧に異常が発生した際の他の例を示すタイミングチャートである。
【図９】図２のエミュレータに設けられた比較演算回路の他の例を示すブロック図である。
【符号の説明】
【００８３】
１  デバッガ
２  ホストコンピュータ
３  エミュレータ
４  回線
５  インターフェースケーブル
６  ＣＰＵソケット用プラグ
７  応用システム
８  マスタマイクロコンピュータ
９  ホストインターフェース
１０  エミュレーション制御部
１１  ブレーク制御部
１２  トレース制御／トレースメモリ部
１３  代行メモリ部
１４  スレーブマイクロコンピュータ
１５  ユーザインターフェース
１６  比較演算回路（電源監視回路）
１６ａ，１６ｂ  ボルテージフォロア回路（電源生成回路）
１６ｃ  オペアンプ（比較部）
１６ｄ，１６ｅ  Ａ／Ｄコンバータ
１６ｆ  コンパレータ
１７  プローブ
Ｋ，Ｋ１〜Ｋ３  検出信号
【図１】
2006031408.tif 000003
【図２】
2006031408.tif 000004
【図３】
2006031408.tif 000005
【図４】
2006031408.tif 000006
【図５】
2006031408.tif 000007
【図６】
2006031408.tif 000008
【図７】
2006031408.tif 000009
【図８】
2006031408.tif 000010
【図９】
2006031408.tif 000011