(57)【要約】【課題】  半導体層にかかる応力を局所的に調整することを可能としつつ、半導体層を絶縁体上に安価に形成する。【解決手段】  溝８を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、半導体基板１と第２半導体層３との間に空洞部９を形成した後、半導体基板１および第２半導体層３の表面の熱酸化を行うことにより、空洞部９内の半導体基板１および第２半導体層３の表面に熱酸化膜１０ａ、１０ｂをそれぞれ形成し、ＣＶＤ法にて半導体基板１と第２半導体層３との間の空洞部９に絶縁膜を成膜させることにより、圧縮応力または引っ張り応力を有する埋め込み絶縁層１０ｂを半導体基板１と第２半導体層３との間の空洞部９に埋め込む。【選択図】      図７
2006253182.tif 000002
【特許請求の範囲】
【請求項１】
圧縮応力または引っ張り応力が少なくとも一部の領域に与えられた絶縁層上に配置され、エピタキシャル成長にて成膜された半導体層と、
前記半導体層上に形成されたゲート電極と、
前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、
前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする半導体装置。
【請求項２】
前記半導体層の周囲に形成され、前記絶縁層と応力が異なる素子分離絶縁膜をさらに備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記絶縁層から受ける応力の異なる半導体層には用途の異なるデバイスがそれぞれ形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記圧縮応力が与えられた絶縁層上の半導体層にはｐチャネル電界効果型トランジスタが形成され、前記引っ張り応力が与えられた絶縁層上の半導体層にはｎチャネル電界効果型トランジスタが形成されていることを特徴とする請求項１から３のいずれか１項記載の半導体装置。
【請求項５】
絶縁層が一部の領域に形成された半導体基板と、
前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、
前記半導体層に形成された第１デバイスと、
前記半導体基板に形成された第２デバイスと、
前記第２デバイスの形成領域に配置され、前記絶縁層に与えられた応力と異なる応力を持つ絶縁膜とを備えることを特徴とする半導体装置。
【請求項６】
前記絶縁層には引っ張り応力が与えられ、前記絶縁膜には圧縮応力が与えられていることを特徴とする請求項５記載の半導体装置。
【請求項７】
第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層を露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
圧縮応力または引っ張り応力が与えられた埋め込み絶縁層を前記空洞部内に埋め込む工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
第１半導体層を半導体基板上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチングレートが小さな支持体を前記第１溝内に形成する工程と、
前記第１溝と実質的に直交する方向に沿って配置され、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記第２溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記第２溝を形成する前に、前記埋め込み絶縁層と異なる応力が与えられた絶縁体または無応力絶縁体で前記第１溝内を埋め込む工程をさらに備えることを特徴とする請求項８項記載の半導体装置の製造方法。
【請求項１０】
前記空洞部内に埋め込まれた埋め込み絶縁層を形成した後、前記埋め込み絶縁層と異なる応力が与えられた絶縁体または無応力絶縁体で前記第１溝内および前記第２溝内を埋め込む工程をさらに備えることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
前記第１溝内を第１の絶縁体で埋め込んだ後、前記第１の絶縁体と応力の異なる第２の絶縁体で前記第２溝内を埋め込む工程をさらに備えることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板、前記第２半導体層は単結晶Ｓｉ、前記支持体は単結晶Ｓｉ、窒化絶縁膜あるいは酸化絶縁膜、前記第１半導体層は単結晶ＳｉＧｅあるいはγ−酸化アルミニウムであることを特徴とする請求項７から１１のいずれか１項記載の半導体装置の製造方法。
【請求項１３】
前記第１半導体層のフッ硝酸処理、フッ硝酸過水処理、アンモニア過水処理あるいはフッ酢酸過水処理により、前記第１半導体層を選択的にエッチングすることを特徴とする請求項７から１２のいずれか１項記載の半導体装置の製造方法。
【請求項１４】
前記空洞部内の前記第２半導体層の表面に熱酸化膜を形成した後、ＣＶＤ方にて前記空洞部内に前記埋め込み絶縁層を埋め込むことを特徴とする請求項７から１３のいずれか１項記載の半導体装置の製造方法。
【請求項１５】
第１半導体層を半導体基板上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチングレートが小さな支持体を前記第１溝内に形成する工程と、
前記第１半導体層の第１領域の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された第１空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
圧縮応力が与えられた第１埋め込み絶縁層を前記第２溝を介して前記第１空洞部内に埋め込む工程と、
前記第１半導体層の第２領域の少なくとも一部を前記第２半導体層から露出させる第３溝を形成する工程と、
前記第３溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された第２空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
引っ張り応力が与えられた第２埋め込み絶縁層を前記第３溝を介して前記第２空洞部内に埋め込む工程と、
前記第１領域の前記第２半導体層にｐチャネル電界効果型トランジスタを形成する工程と、
前記第２領域の前記第２半導体層にｎチャネル電界効果型トランジスタを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、非特許文献１には、歪Ｓｉ層を形成するために、ＳＯＩ層上にＳｉＧｅ層を成膜し、酸化処理にてリラックスＳｉＧｅ層を酸化膜上に形成した後、そのリラックスＳｉＧｅ層上にＳｉ薄膜を成膜する方法が開示されている。あるいは、ＳｉＧｅ基板上に形成された歪Ｓｉ層と、Ｓｉウェハ上に形成された酸化膜とを貼り合わせ、水素イオン注入法にて歪Ｓｉ層をＳｉＧｅ基板と分離することにより、歪ＳＯＩウェハを形成する方法もある。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【非特許文献１】ＩＥＤＭ０３−４９（Ｆａｂｒｉｃａｔｉｏｎ  ａｎｄ  Ｍｏｂｉｌｉｔｙ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  Ｕｌｔｒａ−ｔｈｉｎ  Ｓｔｒａｉｎｅｄ  Ｓｉ  Ｄｉｒｅｃｔｌｙ  ｏｎ  Ｉｎｓｕｌａｔｏｒ（ＳＳＤＯＩ）  ＭＯＳＦＥＴｓ；Ｋ．Ｋｉｍ  ｅｔ  ａｌ．
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００５】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きかったり、欠陥が多く、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
一方、非特許文献１に開示された方法では、歪ＳＯＩウェハの熱処理を行うと、ＳＯＩ層の歪がＳｉ／ＳｉＯ２界面での滑りによって消失したり、ばらついたりすることがあり、デバイス特性のばらつきの要因になるという問題があった。
【０００６】
また、Ｓｉ／ＳｉＧｅを積層させる方法では、Ｇｅの拡散によって接合リークや界面準位の増加を引き起こし、デバイス特性の劣化の要因になるという問題があった。さらにこれらの方法では、同方向で同じ強さの応力がウェハ全体にかかるため、応力の方向や強さを局所的に調整することができず、同一ウェハ上に形成されるデバイスごとに応力を最適化することができないという問題があった。
【０００７】
そこで、本発明の目的は、半導体層にかかる応力を局所的に調整することを可能としつつ、半導体層を絶縁体上に安価に形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、圧縮応力または引っ張り応力が少なくとも一部の領域に与えられた絶縁層上に配置され、エピタキシャル成長にて成膜された半導体層と、前記半導体層上に形成されたゲート電極と、前記半導体層に形成され、前記ゲート電極の一方の側に配置されたソース層と、前記半導体層に形成され、前記ゲート電極の他方の側に配置されたドレイン層とを備えることを特徴とする。
【０００９】
これにより、エピタキシャル成長にて成膜された半導体層を絶縁層上に配置することが可能となるとともに、絶縁層を介して半導体層に歪みを局所的に与えることが可能となる。このため、半導体層に不純物が拡散することを抑制することが可能となり、接合リークや界面準位の増加を低減させることが可能となるとともに、同一チップ上に搭載されるデバイスごとに半導体層の歪みを適正化することができる。この結果、ＳＯＩ基板を用いることなく、歪半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、デバイス特性の劣化を低減することができ、ＳＯＩトランジスタの高速化を実現しつつ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、前記半導体層の周囲に形成され、前記絶縁層と応力が異なる素子分離絶縁膜をさらに備えることを特徴とする。
これにより、半導体層の膜厚方向だけなく、半導体層の横方向または縦方向においても、半導体層の歪みを調整することができ、半導体層にかかる応力をより一層適正化することができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記絶縁層から受ける応力の異なる半導体層には用途の異なるデバイスがそれぞれ形成されていることを特徴とする。
これにより、用途の異なるデバイスが同一チップ上に混載されている場合においても、デバイスごとに応力を最適化することができ、１チップ上に様々の機能を持たせつつ、デバイス特性を向上させることができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、前記圧縮応力が与えられた絶縁層上の半導体層にはｐチャネル電界効果型トランジスタが形成され、前記引っ張り応力が与えられた絶縁層上の半導体層にはｎチャネル電界効果型トランジスタが形成されていることを特徴とする。
これにより、ｎチャネル電界効果型トランジスタおよびｐチャネル電界効果型トランジスタが同一チップ上に混載されている場合においても、各トランジスタにかかる歪みを最適化することができ、ｎチャネル電界効果型トランジスタおよびｐチャネル電界効果型トランジスタの特性を向上させることができる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、絶縁層が一部の領域に形成された半導体基板と、前記絶縁層上に配置され、エピタキシャル成長にて形成された半導体層と、前記半導体層に形成された第１デバイスと、前記半導体基板に形成された第２デバイスと、前記第２デバイスの形成領域に配置され、前記絶縁層に与えられた応力と異なる応力を持つ絶縁膜とを備えることを特徴とする。
【００１４】
これにより、ＳＯＩ構造とバルク構造とを同一チップ上に混載することを可能としつつ、これらの領域に形成されたデバイスに異なる歪みを与えることができる。このため、低電圧動作デバイスと高電圧駆動デバイスとを同一基板上に形成した場合においても、高電圧駆動デバイスの信頼性の劣化を抑制しつつ、低電圧動作デバイスの高速化を図ることが可能となり、半導体装置の高密度集積化を可能としつつ、半導体装置の低消費電力化および高速化を図ることができる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、前記絶縁層には引っ張り応力が与えられ、前記絶縁膜には圧縮応力が与えられていることを特徴とする。
これにより、ＳＯＩ構造とバルク構造が同一チップ上に混載されている場合においても、これらの領域に形成されたデバイスごとに応力を最適化することができ、１チップ上に様々の機能を持たせつつ、デバイス特性を向上させることができる。
【００１６】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上にエピタキシャル成長にて成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層を露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、圧縮応力または引っ張り応力が与えられた埋め込み絶縁層を前記空洞部内に埋め込む工程とを備えることを特徴とする。
【００１７】
これにより、第１半導体層上に第２半導体層が積層された場合においても、露出部を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み絶縁層を形成することができる。また、第２半導体層を半導体基板上に支持する支持体を形成することにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層が半導体基板上に脱落することを防止することが可能となる。さらに、埋め込み絶縁層に圧縮応力または引っ張り応力が与えることにより、埋め込み絶縁層を介して第２半導体層に歪みを局所的に与えることが可能となる。
【００１８】
このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み絶縁層上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、同一チップ上に搭載されるデバイスごとに半導体層の歪みを適正化することができる。この結果、ＳＯＩ基板を用いることなく、歪半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、デバイス特性の劣化を低減することができ、ＳＯＩトランジスタの高速化を実現しつつ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上に形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチングレートが小さな支持体を前記第１溝内に形成する工程と、前記第１溝と実質的に直交する方向に沿って配置され、前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記第２溝を介して前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程とを備えることを特徴とする。
【００２０】
これにより、埋め込み絶縁層を介して第２半導体層に歪みを局所的に与えることが可能となるとともに、第１溝または第２溝に埋め込まれる絶縁体を適宜選択することにより、第２半導体層の膜厚方向だけなく、第２半導体層の横方向または縦方向においても、第２半導体層の歪みを調整することができる。このため、ＳＯＩ基板を用いることなく、歪半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、工程数の増大を抑制しつつ、第２半導体層にかかる歪みを様々の方向から調整することができ、ＳＯＩトランジスタを安価に形成することを可能としつつ、デバイス特性を向上させることができる。
【００２１】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第２溝を形成する前に、前記埋め込み絶縁層と異なる応力が与えられた絶縁体または無応力絶縁体で前記第１溝内を埋め込む工程をさらに備えることを特徴とする。
これにより、支持体を絶縁体で補強することが可能となり、第１溝の幅が狭い場合においても、第２半導体層を半導体基板上で安定して支持することが可能となるとともに、工程数の増大を抑制しつつ、第２半導体層の横方向または縦方向においても、第２半導体層の歪みを調整することができ、第２半導体層にかかる応力をより一層適正化することができる。
【００２２】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記空洞部内に埋め込まれた埋め込み絶縁層を形成した後、前記埋め込み絶縁層と異なる応力が与えられた絶縁体または無応力絶縁体で前記第１溝内および前記第２溝内を埋め込む工程をさらに備えることを特徴とする。
これにより、第１溝内および第２溝内に絶縁体を一括して埋め込むことが可能となり、工程増を抑制しつつ、素子分離を安定して行うことが可能となるとともに、第２半導体層の膜厚方向だけなく、第２半導体層の横方向または縦方向においても、第２半導体層の歪みを調整することができ、第２半導体層にかかる応力をより一層適正化することができる。
【００２３】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１溝内を第１の絶縁体で埋め込んだ後、前記第１の絶縁体と応力の異なる第２の絶縁体で前記第２溝内を埋め込む工程をさらに備えることを特徴とする。
これにより、第１および第２絶縁体の材質を適宜選択することにより、第２半導体層の横方向または縦方向においても、第２半導体層の歪みをそれぞれ個別に調整することができる。このため、ＳＯＩ基板を用いることなく、歪半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、工程数の増大を抑制しつつ、第２半導体層にかかる歪みを様々の方向から別個に調整することができ、ＳＯＩトランジスタを安価に形成することを可能としつつ、デバイス特性を向上させることができる。
【００２４】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板、前記第２半導体層は単結晶Ｓｉ、前記支持体は単結晶Ｓｉ、窒化絶縁膜あるいは酸化絶縁膜、前記第１半導体層は単結晶ＳｉＧｅあるいはγ−酸化アルミニウムであることを特徴とする。
これにより、半導体基板、第２半導体層、支持体および第１半導体層間の格子整合をとることを可能としつつ、半導体基板、第２半導体層および体支持体よりも第１半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となるとともに、支持体を第１溝内に安定して形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００２５】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層のフッ硝酸処理、フッ硝酸過水処理、アンモニア過水処理あるいはフッ酢酸過水処理により、前記第１半導体層を選択的にエッチングすることを特徴とする。
これにより、半導体基板、第２半導体層および支持体よりも第１半導体層のエッチングレートを大きくすることが可能となるとともに、ウェットエッチングにて第１半導体層を除去することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００２６】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記空洞部内の前記第２半導体層の表面に熱酸化膜を形成した後、ＣＶＤ法にて前記空洞部内に前記埋め込み絶縁層を埋め込むことを特徴とする。
これにより、第２半導体層の膜減りおよび第２半導体層の裏面の界面劣化を抑制しつつ、第２半導体層の裏面側を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層の裏面側に埋め込まれる絶縁体の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層の裏面側の寄生容量を低減させたり、熱伝導率を高めたりすることができる。
【００２７】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上に形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチングレートが小さな支持体を前記第１溝内に形成する工程と、前記第１半導体層の第１領域の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された第１空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、圧縮応力が与えられた第１埋め込み絶縁層を前記第２溝を介して前記第１空洞部内に埋め込む工程と、前記第１半導体層の第２領域の少なくとも一部を前記第２半導体層から露出させる第３溝を形成する工程と、前記第３溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された第２空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、引っ張り応力が与えられた第２埋め込み絶縁層を前記第３溝を介して前記第２空洞部内に埋め込む工程と、前記第１領域の前記第２半導体層にｐチャネル電界効果型トランジスタを形成する工程と、前記第２領域の前記第２半導体層にｎチャネル電界効果型トランジスタを形成する工程とを備えることを特徴とする。
【００２８】
これにより、第２半導体層下に配置される埋め込み絶縁層の応力を異ならせることが可能となる。このため、ＳＯＩ基板を用いることなく、歪半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、デバイスごとに応力を最適化することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図８（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図、図１（ｂ）〜図８（ｂ）は、図１（ａ）〜図８（ａ）のＡ１−Ａ１´〜Ａ８−Ａ８´線でそれぞれ切断した断面図、図１（ｃ）〜図８（ｃ）は、図１（ａ）〜図８（ａ）のＢ１−Ｂ１´〜Ｂ８−Ｂ８´線でそれぞれ切断した断面図である。
【００３０】
図１において、半導体基板１上には第１半導体層２がエピタキシャル成長にて形成され、第１半導体層２上には第２半導体層３がエピタキシャル成長にて形成されている。なお、第１半導体層２は、半導体基板１および第２半導体層３よりもエッチングレートが大きな材質を用いることができ、半導体基板１、第１半導体層２および第２半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層２としてＳｉＧｅ、第２半導体層３としてＳｉを用いることが好ましい。これにより、第１半導体層２と第２半導体層３との間の格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間の選択比を確保することができる。なお、第１半導体層２としては、単結晶半導体層の他、他結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層２の代わりに、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層２および第２半導体層３の膜厚は、例えば、１〜１００ｎｍ程度とすることができる。
【００３１】
そして、第２半導体層３の熱酸化またはＣＶＤなどの方法により第２半導体層３の表面に下地酸化膜４を形成する。なお、この下地酸化膜４は、次に行うドライエッチングの保護膜となる。
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、下地酸化膜４、第２半導体層３および第１半導体層２をパターニングすることにより、半導体基板１の一部を露出させる溝６を形成する。なお、半導体基板１の一部を露出させる場合、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝６の配置位置は、第２半導体層３の素子分離領域の一部に対応させることができる。
【００３２】
次に、図３に示すように、ＣＶＤなどの方法により基板全面に支持体５を成膜する。なお、支持体５は、溝６内における第１半導体層２および第２半導体層３の側壁にも成膜され、第２半導体層３を半導体基板１上で支持する。また、支持体５の材質としては、シリコン酸化膜やシリコン窒化膜などの絶縁体を用いることができる。あるいは、支持体５の材質として、多結晶シリコンや単結晶シリコンなどの半導体を用いるようにしてもよい。
【００３３】
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体５、下地酸化膜４、第２半導体層３および第１半導体層２をパターニングすることにより、第１半導体層２の一部を露出させる溝８を形成する。ここで、溝８の配置位置は、第２半導体層３の素子分離領域の一部に対応させることができる
なお、第１半導体層２の一部を露出させる場合、第１半導体層２の表面でエッチングを止めるようにしてもよいし、第１半導体層２をオーバーエッチングして第１半導体層２に凹部を形成するようにしてもよい。あるいは、溝８内の第１半導体層２を貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層２のエッチングを途中で止めることにより、溝８内の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層２をエッチング除去する際に、溝８内の半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝８内の半導体基板１のオーバーエッチングを抑制することができる。
【００３４】
次に、図５に示すように、溝８を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部９を形成する。
ここで、溝６内に支持体５を設けることにより、第１半導体層２が除去された場合においても、第２半導体層３を半導体基板１上で支持することが可能となるとともに、溝６とは別に溝８を設けることにより、第１半導体層２上に第２半導体層３が積層された場合においても、第２半導体層３下の第１半導体層２にエッチングガスまたはエッチング液を接触させることが可能となる。
【００３５】
このため、第２半導体層３の欠陥の発生を低減させつつ、第２半導体層３を絶縁体上に配置することが可能となり、第２半導体層３の品質を損なうことなく、第２半導体層３と半導体基板１との間の絶縁を図ることが可能となる。
なお、半導体基板１および第２半導体層３がＳｉ、第１半導体層２がＳｉＧｅの場合、第１半導体層２のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板１および第２半導体層３のオーバーエッチングを抑制しつつ、第１半導体層２を除去することが可能となる。また、第１半導体層２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００３６】
また、第１半導体層２をエッチング除去する前に、陽極酸化などの方法により第１半導体層２を多孔質化するようにしてもよいし、第１半導体層２にイオン注入を行うことにより、第１半導体層２をアモルファス化するようにしてもよい。これにより、第１半導体層２のエッチングレートを増大させることが可能となり、第１半導体層２のエッチング面積を拡大することができる。
【００３７】
次に、図６に示すように、半導体基板１および第２半導体層３の表面の熱酸化を行うことにより、空洞部９内の半導体基板１および第２半導体層３の表面に熱酸化膜１０ａ、１０ｂをそれぞれ形成する。そして、ＣＶＤ法にて半導体基板１と第２半導体層３との間の空洞部９に絶縁膜を成膜させることにより、半導体基板１と第２半導体層３との間の空洞部９を埋め込み絶縁層１０ｂで埋め込む。ここで、支持体５の表面上や溝６、８にも、ＣＶＤ法による絶縁層１０ｂと同じ絶縁物が蓄積するが、異方性のあるドライエッチングあるいは選択比の大きいウエットエッチング処理により、支持体５の表面上や溝６，８中の該絶縁物が除去でき、半導体基板１と第２半導体層３との間の空洞部のみを埋め込むことが出来る。
【００３８】
これにより、第２半導体層３の膜減りを防止しつつ、半導体基板１と第２半導体層３との間の空洞部９を熱酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層３の裏面側に配置される埋め込み絶縁層１０ｂの厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層３の裏面側の寄生容量を低減させることができる。また、半導体基板１と第２半導体層３との間の空洞部９を埋め込み絶縁層１０ｂで埋め込む前に、空洞部９内の半導体基板１および第２半導体層３の表面に熱酸化膜１０ａ、１０ｂをそれぞれ形成することにより、第２半導体層３の裏面の界面劣化を抑制することができ、接合リークや界面準位の増加を抑制することができる。
【００３９】
ここで、埋め込み絶縁層１０ｂは、埋め込み絶縁層１０ｂの材質や成膜方法などを適宜選択することにより、圧縮応力または引っ張り応力を有するように形成することができる。これにより、エピタキシャル成長にて成膜された第２半導体層３を埋め込み絶縁層１０ｂ上に配置することが可能となるとともに、埋め込み絶縁層１０ｂを介して第２半導体層３に歪みを局所的に与えることが可能となる。このため、第２半導体層３に不純物が拡散することを抑制することが可能となり、接合リークや界面準位の増加を低減させることが可能となるとともに、同一チップ上に搭載されるデバイスごとに第２半導体層３の歪みを適正化することができる。
【００４０】
なお、埋め込み絶縁層１０ｂの材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケードグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層１０として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００４１】
また、空洞部９に埋め込み絶縁層１０ｂを形成した後、１０００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層１０ｂをリフローさせることが可能となり、埋め込み絶縁層１０ｂの応力を緩和させることが可能となるとともに、第２半導体層３との境界における界面準位を減らすことができる。また、埋め込み絶縁層１０ｂは空洞部９を全て埋めるように形成しても良いし、空洞部９が一部残るように形成しても良い。
【００４２】
次に、図７に示すように、ＣＶＤなどの方法により溝６、８内に埋め込み絶縁層１３を埋め込んだ後、ＣＭＰ処理で平坦化を行い、下地酸化膜４および下地酸化膜４上の支持体５を除去する。これにより、溝６、８内に埋め込み絶縁層１３を一括して埋め込むことが可能となり、工程増を抑制しつつ、素子分離を安定して行うことができる。なお、下地酸化膜４および下地酸化膜４上の支持体５を除去してから、溝６、８内に埋め込み絶縁層１３を埋め込むようにしてもよい。また、必要に応じて、ＣＭＰ（化学的機械的研磨）などの方法により、埋め込み絶縁層１３を平坦化するようにしてもよい。
【００４３】
なお、埋め込み絶縁層１３は、埋め込み絶縁層１０ｂと異なる応力が与えられた絶縁体または無応力絶縁体で構成するようにしてもよい。これにより、第２半導体層３の膜厚方向だけなく、第２半導体層３の横方向または縦方向においても、第２半導体層３の歪みを調整することができ、第２半導体層３にかかる応力をより一層適正化することができる。
また、上述した実施形態では、溝６、８内に埋め込み絶縁層１３を一括して埋め込む方法について説明したが、図３の支持体５を形成してから埋め込み絶縁層を溝６内に埋め込み、図７の埋め込み絶縁層１０ｂを空洞部９内に形成してから埋め込み絶縁層を溝８内に埋め込むようにしてもよい。
【００４４】
次に、図８に示すように、第２半導体層３の表面の熱酸化を行うことにより、第２半導体層３の表面にゲート絶縁膜２１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２１が形成された第２半導体層３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３上にゲート電極２２を形成する。
【００４５】
次に、ゲート電極２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、ゲート電極２２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２３ａ、２３ｂを第２半導体層３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層２３ａ、２３ｂが形成された第２半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２２の側壁にサイドウォール２４ａ、２４ｂをそれぞれ形成する。そして、ゲート電極２２およびサイドウォール２４ａ、２４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、サイドウォール２４ａ、２４ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２５ａ、２５ｂを第２半導体層３に形成する。
【００４６】
これにより、第２半導体層３に歪みを様々の方向から局所的に与えることを可能としつつ、エピタキシャル成長にて成膜された第２半導体層３を埋め込み絶縁層１０ｂ上に配置することが可能となる。このため、ＳＯＩ基板を用いることなく、歪みが与えられた第２半導体層３上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの高速化を実現しつつ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００４７】
なお、ｎチャネル電界効果型トランジスタを第２半導体層３に形成する場合、埋め込み絶縁層１０ｂには圧縮応力を与えることが好ましく、ｐチャネル電界効果型トランジスタを第２半導体層３に形成する場合、埋め込み絶縁層１０ｂには引っ張り応力を与えることが好ましい。
これにより、ｎチャネル電界効果型トランジスタおよびｐチャネル電界効果型トランジスタが同一チップ上に混載されている場合においても、各トランジスタにかかる歪みを最適化することができ、ｎチャネル電界効果型トランジスタおよびｐチャネル電界効果型トランジスタの特性を向上させることができる。
【００４８】
また、上述した実施形態では、埋め込み絶縁層１０ｂを介して半導体基板１上に第２半導体層３を１層分だけ積層する方法について説明したが、絶縁層をそれぞれ介して複数の半導体層を半導体基板１上に積層するようにしてもよい。
また、上述した実施形態では、第２半導体層３上に下地酸化膜４を形成する方法について説明したが、第２半導体層３の表面にエッチングダメージが入る恐れのない場合、第２半導体層３上に下地酸化膜４を形成することなく、支持体５を形成するようにしてもよい。
【００４９】
図９（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す斜視図、図９（ｂ）は、図９（ａ）のＡ９−Ａ９´線で切断した断面図、図９（ｃ）は、図９（ａ）のＢ９−Ｂ９´線で切断した断面図である。
図９において、図８の構成では、溝６、８に埋め込み絶縁層１３を埋め込む方法について説明したが、図９の構成では、埋め込み絶縁層１３ａ、１３ｂが溝６、８にそれぞれ埋め込まれている。ここで、埋め込み絶縁層１３ａ、１３ｂは、互いに異なる応力を持つことができ、互いに異なる方向または強さの異なる歪みを第２半導体層３に与えることができる。
【００５０】
例えば、ｐチャネル電界効果型トランジスタを第２半導体層３に形成した場合、第２半導体層３の厚み方向Ｄ１に引っ張り応力がかかるように埋め込み絶縁層１０ｂを構成選択し、第２半導体層３の縦方向Ｄ２に圧縮応力がかかるように埋め込み絶縁層１３ａを構成し、第２半導体層３の横方向Ｄ３に引っ張り応力がかかるように埋め込み絶縁層１３ｂを構成することが好ましい。
【００５１】
一方、ｎチャネル電界効果型トランジスタを第２半導体層３に形成した場合、第２半導体層３の厚み方向Ｄ１に圧縮応力がかかるように埋め込み絶縁層１０ｂの材質を選択し、第２半導体層３の縦方向Ｄ２に引っ張り応力がかかるように埋め込み絶縁層１３ａの材質を選択し、第２半導体層３の横方向Ｄ３に引っ張り応力がかかるように埋め込み絶縁層１３ｂの材質を選択することが好ましい。
【００５２】
これにより、ｐチャネル電界効果型トランジスタまたはｎチャネル電界効果型トランジスタに応じて第２半導体層３にかかる歪みの方向を適正化することができ、ｐチャネル電界効果型トランジスタおよびｎチャネル電界効果型トランジスタを同一チップ上に混載することを可能としつつ、ｐチャネル電界効果型トランジスタおよびｎチャネル電界効果型トランジスタの特性を向上させることができる。
【００５３】
なお、図９の実施形態では、厚み方向Ｄ１、縦方向Ｄ２および横方向Ｄ３にそれぞれ応力を与える方法について説明したが、縦方向Ｄ２および横方向Ｄ３にのみ応力を与えるようにしてもよいし、縦方向Ｄ２および横方向Ｄ３のいずれか一方にのみ応力を与えるようにしてもよい。例えば、該埋め込み絶縁層１０ｂにおいて、厚み方向に垂直な平面的空洞を設けることにより該埋め込み絶縁層１０ｂからの厚み方向Ｄ１における応力を緩和できる。この場合、該埋め込み絶縁層１０ｂから第２半導体層３への応力は、縦方向Ｄ２および横方向Ｄ３にのみ働く。同様に、該埋め込み絶縁層１０ｂにおける、縦方向や横方向に垂直な平面的空洞を設ければ、それぞれ、該埋め込み絶縁層１０ｂからの縦方向Ｄ２や横方向Ｄ３における応力を緩和できる。
【００５４】
図１０は、本発明の第３実施形態に係る半導体装置の概略構成を示す断面図である。
図１０において、半導体基板１０１上には、ｐチャネル電界効果型トランジスタ形成領域Ｒ１およびｎチャネル電界効果型トランジスタ形成領域Ｒ２が確保されている。そして、半導体基板１０１上には、エピタキシャル成長にて成膜された半導体層１０３が配置されている。また、ｐチャネル電界効果型トランジスタ形成領域Ｒ１では、半導体基板１０１と半導体層１０３との間には埋め込み絶縁層１１０ａが形成され、ｎチャネル電界効果型トランジスタ形成領域Ｒ２では、半導体基板１０１と半導体層１０３との間には埋め込み絶縁層１１０ｂが形成されている。なお、埋め込み絶縁層１１０ａ、１１０ｂは、埋め込み絶縁層１１０ａ、１１０ｂの材質または成膜方法を適宜選択することにより、互いに応力が異なるように構成することができる。ここで、ｐチャネル電界効果型トランジスタ形成領域Ｒ１の埋め込み絶縁層１１０ａには引っ張り応力、ｎチャネル電界効果型トランジスタ形成領域Ｒ２の埋め込み絶縁層１１０ｂには引っ張り応力が与えられることが好ましい。
【００５５】
そして、ｐチャネル電界効果型トランジスタ形成領域Ｒ１およびｎチャネル電界効果型トランジスタ形成領域Ｒ２の周囲には、溝１０６が形成されている。そして、溝１０６内には、半導体層１０３を支持する支持体１０５が形成されるとともに、埋め込み絶縁層１１３が埋め込まれている。なお、埋め込み絶縁層１１３としては、埋め込み絶縁層１１０ａ、１１０ｂと応力の異なる絶縁体または無応力絶縁体を用いることができる。
【００５６】
そして、ｐチャネル電界効果型トランジスタ形成領域Ｒ１において、半導体層１０３上にはゲート絶縁膜１２１を介してゲート電極１２２が形成されている。そして、ゲート電極１２２の側壁には、サイドウォール１２４ａ、１２４ｂが形成されるとともに、半導体層１０３には、ｐ型不純物が導入されたＬＤＤ層１２３ａ、１２３ｂをそれぞれ介してソース／ドレイン層１２５ａ、１２５ｂが形成されている。
【００５７】
一方、ｎチャネル電界効果型トランジスタ形成領域Ｒ２において、半導体層１０３上にはゲート絶縁膜１３１を介してゲート電極１３２が形成されている。そして、ゲート電極１３２の側壁には、サイドウォール１３４ａ、１３４ｂが形成されるとともに、半導体層１０３には、ｎ型不純物が導入されたＬＤＤ層１３３ａ、１３３ｂをそれぞれ介してソース／ドレイン層１３５ａ、１３５ｂが形成されている。
【００５８】
これにより、ｎチャネル電界効果型トランジスタおよびｐチャネル電界効果型トランジスタを同一チップ上に混載することを可能としつつ、各トランジスタにかかる歪みを異ならせることが可能となるとともに、ＳＯＩ基板を用いることなく、歪みが与えられた第２半導体層１０３上にＳＯＩトランジスタを形成することが可能となり、ＳＯＩトランジスタの高速化を実現しつつ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００５９】
図１１は、本発明の第４実施形態に係る半導体装置の概略構成を示す断面図である。
図１１において、半導体基板２０１上には、ＳＯＩ構造形成領域Ｒ１１およびバルク構造形成領域Ｒ１２が確保されている。そして、半導体基板２０１上のＳＯＩ構造形成領域Ｒ１１には、エピタキシャル成長にて成膜された半導体層２０３が配置されている。また、ＳＯＩ構造形成領域Ｒ１１において、半導体基板２０１と半導体層２０３との間には埋め込み絶縁層２１０が形成されている。なお、埋め込み絶縁層２１０は、埋め込み絶縁層２１０の材質または成膜方法を適宜選択することにより、圧縮応力または引っ張り応力を持つように構成することができる。ここで、ＳＯＩ構造形成領域Ｒ１１にｐチャネル電界効果型トランジスタを形成する場合、埋め込み絶縁層２１０には引っ張り応力、ＳＯＩ構造形成領域Ｒ１１にｎチャネル電界効果型トランジスタを形成する場合、埋め込み絶縁層２１０には引っ張り応力が与えられることが好ましい。
【００６０】
そして、ＳＯＩ構造形成領域Ｒ１１の周囲には、溝２０６が形成されている。そして、溝２０６内には、半導体層２０３を支持する支持体２０５が形成されるとともに、埋め込み絶縁層２１３が埋め込まれている。なお、埋め込み絶縁層２１３としては、埋め込み絶縁層２１０と応力の異なる絶縁体または無応力絶縁体を用いることができる。
そして、ＳＯＩ構造形成領域Ｒ１１において、半導体層２０３上にはゲート絶縁膜２２１を介してゲート電極２２２が形成されている。そして、ゲート電極２２２の側壁には、サイドウォール２２４ａ、２２４ｂが形成されるとともに、半導体層２０３には、ＬＤＤ層２２３ａ、２２３ｂをそれぞれ介してソース／ドレイン層２２５ａ、２２５ｂが形成されている。
【００６１】
一方、バルク構造形成領域Ｒ１２の周囲には、溝２０４が形成されている。そして、溝２０４内には、埋め込み絶縁層２０２が埋め込まれ、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造が形成されている。なお、埋め込み絶縁層２０２としては、埋め込み絶縁層２１０、２１３と応力の異なる絶縁体または無応力絶縁体を用いることができる。
【００６２】
そして、バルク構造形成領域Ｒ１２において、半導体基板２０１上にはゲート絶縁膜２３１を介してゲート電極２３２が形成されている。そして、ゲート電極２３２の側壁には、サイドウォール２３４ａ、２３４ｂが形成されるとともに、半導体層２０３には、ＬＤＤ層２３３ａ、２３３ｂをそれぞれ介してソース／ドレイン層２３５ａ、２３５ｂが形成されている。
【００６３】
なお、ＳＯＩ構造形成領域Ｒ１１およびバルク構造形成領域Ｒ１２には、互いに用途の異なるデバイスを形成することができ、例えば、ＳＯＩ構造形成領域Ｒ１１には完全空乏型ＳＯＩトランジスタ、バルク構造形成領域Ｒ１２には高耐圧トランジスタを形成することができる。
これにより、ＳＯＩ構造とバルク構造とを同一チップ上に混載することを可能としつつ、これらの領域に形成されたデバイスに異なる歪みを与えることができる。このため、低電圧動作デバイスと高電圧駆動デバイスとを同一半導体基板２０１上に形成した場合においても、高電圧駆動デバイスの信頼性の劣化を抑制しつつ、低電圧動作デバイスの高速化を図ることが可能となり、半導体装置の高密度集積化を可能としつつ、半導体装置の低消費電力化および高速化を図ることができる。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【図１１】本発明の第４実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００６５】
１、１０１、２０１  半導体基板、２  第１半導体層、３  第２半導体層、４  下地酸化膜、５、１０５、２０５  支持体、６、８、１０６、２０４、２０６  溝、９  空洞部、１０ａ  熱酸化膜、１０ｂ、１３、１３ａ、１３ｂ、１１０ａ、１１０ｂ、１１３、２０２、２０３、２１３  埋め込み絶縁層、２１、１２１、１３１、２２１、２３１  ゲート絶縁膜、２２、１２２、１３２、２２２、２３２  ゲート電極、２３ａ、２３ｂ、１２３ａ、１２３ｂ、１３３ａ、１３３ｂ、２２３ａ、２２３ｂ、２３３ａ、２３３ｂ  ＬＤＤ層、２４ａ、２４ｂ、１２４ａ、１２４ｂ、１３４ａ、１３４ｂ、２２４ａ、２２４ｂ、２３４ａ、２３４ｂ  サイドウォールスペーサ、２５ａ、２５ｂ、１２５ａ、１２５ｂ、１３５ａ、１３５ｂ、２２５ａ、２２５ｂ、２３５ａ、２３５ｂ  ソース／ドレイン層、１０３、２０３  半導体層、Ｒ１  ｐチャネル電界効果型トランジスタ形成領域、Ｒ２  ｎチャネル電界効果型トランジスタ形成領域、Ｒ１１  ＳＯＩ構造形成領域、Ｒ１２  バルク構造形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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