(57)【要約】      （修正有）【課題】  行選択回路における高耐圧のトランジスタの数を削減することにより、回路面積の縮小化を図った半導体記憶装置を提供する。【解決手段】  半導体記憶装置は、複数のメモリブロックを有するメモリセルアレイであって、各メモリブロックに複数のメモリセルがマトリックス状に配置されているとともに、１又は複数のメモリセルを選択するための複数の第１選択ゲートトランジスタを有する、メモリセルアレイと、前記第１選択ゲートトランジスタの導通／非導通を制御する制御信号を、前記第１選択ゲートトランジスタのゲートに入力するための選択ゲート線であって、隣接する２つのメモリブロックで共有された、選択ゲート線と、入力されたアドレス信号で指定された行のメモリブロックを選択する、行選択回路と、を備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のメモリブロックを有するメモリセルアレイであって、各メモリブロックに複数のメモリセルがマトリックス状に配置されているとともに、１又は複数のメモリセルを選択するための複数の第１選択ゲートトランジスタを有する、メモリセルアレイと、
前記第１選択ゲートトランジスタの導通／非導通を制御する制御信号を、前記第１選択ゲートトランジスタのゲートに入力するための選択ゲート線であって、隣接する２つのメモリブロックで共有された、選択ゲート線と、
入力されたアドレス信号で指定された行のメモリブロックを選択する、行選択回路と、
を備えるとともに、
前記行選択回路は、
前記選択ゲート線と、非選択の前記制御信号である非選択信号が供給される非選択信号線との間に、１つだけ設けられた転送トランジスタと、
前記隣接する２つのメモリブロックがともに非選択である場合に、前記転送トランジスタを導通状態にして、前記選択ゲート線に前記非選択信号を供給する選択ゲート制御回路と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記選択ゲート制御回路は、前記隣接するメモリブロックの各々２つの選択信号が入力されるＮＯＲ回路であって、その出力が前記転送トランジスタのゲートに入力されるＮＯＲ回路を備えている、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記選択ゲート制御回路は、前記隣接するメモリブロックの各々２つの選択信号の反転信号が入力されるＡＮＤ回路であって、その出力が前記転送トランジスタのゲートに入力されるＡＮＤ回路を備えている、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記転送トランジスタのゲート絶縁膜の膜厚は、前記選択ゲート制御回路を構成する前記トランジスタの膜厚より、厚い、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記メモリセルを挟んで、前記第１選択ゲートトランジスタと反対側に設けられた、第２選択ゲートトランジスタをさらに備え、
前記第１選択ゲートトランジスタと前記第２選択ゲートトランジスタと間には、直列に接続された複数のメモリセルが設けられている、ことを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びメモリカードに関し、特に、行選択回路の回路面積の縮小化を図った半導体記憶装置及びそのような半導体記憶装置を有するメモリカードに関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置のメモリセルにおいては、ゲート電極と基板との間に、ゲート絶縁膜を介して電荷蓄積層が設けられている。この電荷蓄積層に電荷を注入したり、電荷蓄積層から電荷を引き抜いたりするためには、電源電圧よりも高い昇圧電圧をメモリセルに印加する必要がある（例えば、特許文献１：特開平１１−２３８３９１号公報参照）。
【０００３】
電源電圧で駆動するロジック回路には、所望の電流を供給できるトランジスタが必要であり、昇圧電圧で駆動するロジック回路には、所望の耐圧を有するトランジスタが必要である。この両方の要請を実現するために、不揮発性半導体記憶装置の周辺回路を構成するトランジスタには、電源電圧程度の電圧が供給される通常のトランジスタと、電源電圧よりも高い電圧が供給される高耐圧のトランジスタとが設けられている。高耐圧のトランジスタのゲート絶縁膜は、通常のトランジスタのゲート絶縁膜よりも、厚い膜厚で構成されている。
【０００４】
メモリセルにおけるソース、ドレイン、ゲートのサイズは、加工世代が進むと縮小され、これにともない、通常のトランジスタについてのこれらのサイズも縮小される。しかし、高耐圧のトランジスタについては書き込み電圧が低下しないため、殆ど変わらないという実情がある。このため、行選択回路の回路面積は、高耐圧のトランジスタの寸法や回路構成によって、定まってしまうと言える。したがって、加工世代が進むにつれて、回路面積を縮小するためには、通常のトランジスタの数を増やしてでも、高耐圧のトランジスタの数を減らした方が、望ましくなってくる。
【特許文献１】特開平１１−２３８３９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで本発明は、前記課題に鑑みてなされたものであり、行選択回路における高耐圧のトランジスタの数を削減することにより、回路面積の縮小化を図った半導体記憶装置及びそのような半導体記憶装置を有するメモリカードを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明に係る半導体記憶装置は、
複数のメモリブロックを有するメモリセルアレイであって、各メモリブロックに複数のメモリセルがマトリックス状に配置されているとともに、１又は複数のメモリセルを選択するための複数の第１選択ゲートトランジスタを有する、メモリセルアレイと、
前記第１選択ゲートトランジスタの導通／非導通を制御する制御信号を、前記第１選択ゲートトランジスタのゲートに入力するための選択ゲート線であって、隣接する２つのメモリブロックで共有された、選択ゲート線と、
入力されたアドレス信号で指定された行のメモリブロックを選択する、行選択回路と、
を備えるとともに、
前記行選択回路は、
前記選択ゲート線と、非選択の前記制御信号である非選択信号が供給される非選択信号線との間に、１つだけ設けられた転送トランジスタと、
前記隣接する２つのメモリブロックがともに非選択である場合に、前記転送トランジスタを導通状態にして、前記選択ゲート線に前記非選択信号を供給する選択ゲート制御回路と、
を備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、行選択回路における高耐圧のトランジスタの数を削減することにより、回路面積の縮小化を図った半導体記憶装置及びそのような半導体記憶装置を有するメモリカードを提供することができる。
【発明を実施するための最良の形態】
【０００８】
〔第１実施形態〕
本実施形態では、メモリセルアレイ内に、メモリセルを選択するための選択ゲートトランジスタを有する半導体記憶装置の行選択回路において、非選択メモリセルの選択ゲートトランジスタに電圧を転送する高耐圧トランジスタの数を削減し、行選択回路の回路面積の縮小化を図ったものである。より詳しくを、以下に説明する。
【０００９】
図１は、本実施形態に係る半導体記憶装置の一例であるＮＡＮＤ型の不揮発性半導体記憶装置におけるメモリセルアレイの一部を示す図である。この図１に示すように、ＮＡＮＤ型の不揮発性半導体記憶装置における１つのＮＡＮＤセルストリングＳＴＧは、２つの選択トランジスタＳ１、Ｓ２と、これら２つの選択トランジスタＳ１、Ｓ２の間に直列に接続された複数のメモリセルＭＣ０〜ＭＣ３１とを備えて構成されている。
【００１０】
選択トランジスタＳ２のゲートは、選択ゲート線ＳＧ１に接続されており、選択トランジスタＳ１のゲートは、選択ゲート線ＳＧ２＜０＞に接続されている。メモリセルＭＣ０〜ＭＣ３１の制御ゲートは、それぞれ、ワード線ＷＬ０＜０＞〜ＷＬ３１＜０＞に接続されている。メモリセルＭＣ０〜ＭＣ３１は、ソース／ドレインを共有することにより、直列に接続されており、１本の電流経路を形成している。本実施形態においては、このワード線の本数は３２本であるが、その本数は任意である。
【００１１】
選択トランジスタＳ１の電流経路の一端は、ソース線ＣＥＬＳＲＣに接続され、選択トランジスタＳ２の電流経路の一端は、ビット線ＢＬ０〜ＢＬｊに接続されている。メモリセルＭＣ０〜ＭＣ３１の制御ゲートは、メモリセルアレイの行方向に共通接続されており、選択トランジスタＳ１、Ｓ２のゲート電極も、メモリセルアレイの行方向に共通接続されている。
【００１２】
ワード線ＷＬ０＜０＞〜ＷＬ３１＜０＞及び選択ゲート線ＳＧ１、ＳＧ２が共通接続されたＮＡＮＤセルストリングＳＴＧの集合は、１つの消去単位を構成しており、本実施形態においては、この消去単位をメモリブロックと定義する。ここでは、このメモリブロックを第Ｋブロックとして示している。
【００１３】
この第Ｋブロックに隣接する第（Ｋ＋１）ブロックについても、ＮＡＮＤセルストリングＳＴＧの構造は同じである。但し、この第Ｋブロックと第（Ｋ＋１）ブロックの間では、選択ゲート線ＳＧ１を共有している。
【００１４】
実際には、この図１に示した対となるメモリブロックがさらに複数集まって、１つのメモリセルアレイが構成されている。但し、本実施形態においては、隣接する２つのメモリブロックの間では、選択ゲート線ＳＧ１を共有している。
【００１５】
図２は、図１の不揮発性半導体記憶装置に対する行選択回路ＲＳＥＣの回路構成を説明する図である。この行選択回路ＲＳＥＣは、１メモリブロックに対して１個配置される。この図２においては、第Ｋブロックと第（Ｋ＋１）ブロックの行選択回路ＲＳＥＣを示している。
【００１６】
第Ｋブロックの行選択回路ＲＳＥＣに着目すると、行選択回路ＲＳＥＣは、アドレスデコーダＡＤＥＣ１０と、インバータＩＮ１０、ＩＮ１２と、レベルシフタＬＳ１０と、転送トランジスタＴＲＳＧＳと、転送トランジスタＴＲＳＧＤと、転送トランジスタＴＲＣＧ０〜ＴＲＣＧ３１とを備えている。
【００１７】
アドレスデコード回路ＡＤＥＣ１０には、ブロックアドレス信号が入力され、ブロック選択信号ＡＤＥＣ０が出力される。インバータＩＮ１０には、このブロック選択信号ＡＤＥＣ０が入力され、これを反転したブロック選択信号ＡＤＥＣ０の反転信号ＤＥＣ０Ｎが出力される。インバータＩＮ１２には、この反転信号ＤＥＣ０Ｎが入力され、ブロック選択信号ＡＤＥＣ０を波形整形した信号ＤＥＣ０が出力される。なお、ブロックアドレス信号は、ブロックアドレスそのものを示す信号であってもよいし、或いは、ブロックアドレスをプリデコードした信号であってもよい。
【００１８】
なお、本実施形態においては、選択ブロックに該当する場合は、ブロック選択信号ＡＤＥＣ０がハイレベルになり、非選択ブロックに該当する場合は、ブロック選択信号ＡＤＥＣ０がローレベルになる。したがって、反転信号ＤＥＣ０Ｎは、選択ブロックに該当する場合は、ローレベルになり、非選択ブロックに該当する場合は、ハイレベルになる。
【００１９】
このブロック選択信号ＡＤＥＣ０を波形整形した信号ＤＥＣ０は、レベルシフタＬＳ１０に入力される。レベルシフタＬＳ１０には、昇圧電圧ＶＲＤＥＣも供給されている。そして、このレベルシフタＬＳ１０では、入力された信号ＤＥＣ０に応じて、昇圧電圧ＶＲＤＥＣを、転送トランジスタＴＲＳＧＳと、転送トランジスタＴＲＳＧＤと、転送トランジスタＴＲＣＧ０〜ＴＲＣＧ３１のゲートを共通接続するゲート線ＸＦＥＲＧ０に供給するか、否かを制御する。すなわち、ゲート線ＸＦＥＲＧ０には、信号ＤＥＣ０に応じて、レベルシフタＬＳ１０から、昇圧電圧ＶＲＤＥＣ又は０Ｖが供給される。
【００２０】
転送トランジスタＴＲＳＧＤは、選択ゲート信号ＳＧＤを選択ゲート線ＳＧ１に転送するトランジスタである。転送トランジスタＴＲＳＧＳは、選択ゲート信号ＳＧＳを選択ゲート線ＳＧ２＜０＞に転送するトランジスタである。転送トランジスタＣＧ０〜ＣＧ３１は、それぞれ、ワード線制御信号ＣＧ０〜ＣＧ３１をワード線ＷＬ＜０＞〜ＷＬ＜３１＞に転送するトランジスタである。
【００２１】
本実施形態に係る行選択回路ＲＳＥＣは、さらに、転送トランジスタＴＲＳ１０、ＴＲＳ２０と、選択ゲート制御回路ＳＥＣＬＯＧとを備えている。転送トランジスタＴＲＳ１０は、非選択信号線ＳＤＧＳＬから供給される非選択信号ＳＧＤＳを、選択ゲート線ＳＧ１に転送するトランジスタである。転送トランジスタＴＲＳ１０のゲートには、選択ゲート制御回路ＳＥＣＬＯＧの出力が、入力される。
【００２２】
転送トランジスタＴＲＳ２０は、非選択信号線ＳＤＧＳＬから供給される非選択信号ＳＧＤＳを、選択ゲート線ＳＧ２＜０＞に転送するトランジスタである。転送トランジスタＴＲＳ２０のゲートには、反転信号ＤＥＣ０Ｎが入力される。
【００２３】
第（Ｋ＋１）ブロックの行選択回路ＲＳＥＣの構成も、この第Ｋブロックの行選択回路ＲＳＥＣの構成と、基本的に同様である。すなわち、第（Ｋ＋１）ブロックの行選択回路ＲＳＥＣは、アドレスデコード回路ＡＤＥＣ２０と、インバータＩＮ２０と、インバータＩＮ２２と、レベルシフタＬＳ２０と、転送トランジスタＴＲＳＧＤ、ＴＲＣＧ０〜ＴＲＣＧ３１と、転送トランジスタＴＲＳ３０とを備えて構成されている。
【００２４】
第Ｋブロックの行選択回路ＲＳＥＣと同様に、第（Ｋ＋１）ブロックの行選択回路ＲＳＥＣでも、アドレスデコード回路ＡＤＥＣ２０には、ブロックアドレス信号が入力され、ブロック選択信号ＡＤＥＣ１が出力される。インバータＩＮ２０には、このブロック選択信号ＡＤＥＣ１が入力され、これを反転したブロック選択信号ＡＤＥＣ１の反転信号ＤＥＣ１Ｎが出力される。インバータＩＮ２２には、この反転信号ＤＥＣ１Ｎが入力され、ブロック選択信号ＡＤＥＣ１を波形整形した信号ＤＥＣ１が出力される。このブロック選択信号ＡＤＥＣ０を波形整形した信号ＤＥＣ０は、レベルシフタＬＳ２０に入力される。また、インバータＩＮ２０から出力された反転信号ＤＥＣ１Ｎは、転送トランジスタＴＲＳ３０に入力される。
【００２５】
但し、本実施形態においては、第Ｋブロックの行選択回路ＲＳＥＣと、第（Ｋ＋１）ブロックの行選択回路ＲＳＥＣとの間では、転送トランジスタＴＲＳ１０と選択ゲート制御回路ＳＥＣＬＯＧとを共有している。
【００２６】
具体的には、選択ゲート制御回路ＳＥＣＬＯＧは、２入力のＮＯＲ回路ＮＯＲ１０で構成されている。このＮＯＲ回路ＮＯＲ１０には、ブロック選択信号ＡＤＥＣ０を波形整形した信号ＤＥＣ０と、ブロック選択信号ＡＤＥＣ１を波形整形した信号ＤＥＣ１とが、入力される。このＮＯＲ回路ＮＯＲ１０の出力信号ＤＥＣＯＵＴは、転送トランジスタＴＲＳ１０のゲートに入力される。
【００２７】
このため、転送トランジスタＴＲＳ１０は、第Ｋブロックと第（Ｋ＋１）ブロックとがともに非選択ブロックである場合にのみ、導通状態となり、非選択信号線ＳＤＧＳＬから非選択信号ＳＧＤＳが、選択ゲート線ＳＧ１に供給されることとなる。非選択信号ＳＧＤＳが選択ゲート線ＳＧ１に供給されると、選択ゲートトランジスタＳ１は、非導通状態になる。
【００２８】
なお、本実施形態においては、上述した転送トランジスタＴＲＳＧＳと、転送トランジスタＴＲＳＧＤと、転送トランジスタＴＲＣＧ０〜ＴＲＣＧ３１と、転送トランジスタＴＲＳ１０、ＴＲＳ２０、ＴＲＳ３０とは、高耐圧のトランジスタで構成されている。これに対して、ＮＯＲ回路ＮＯＲ１０は、通常のトランジスタで構成されている。ここで、通常のトランジスタとは、高耐圧のトランジスタよりもゲート絶縁膜の膜厚が薄いトランジスタである。
【００２９】
図３は、本実施形態に係るＮＯＲ回路ＮＯＲ１０の構成の一例を示す回路図である。この図３に示すように、本実施形態においては、ＮＯＲ回路ＮＯＲ１０は、Ｐ型のトランジスタＴＲ１０、ＴＲ１２と、Ｎ型のトランジスタＴＲ１４、ＴＲ１６とを備えて構成されている。これらトランジスタＴＲ１０〜ＴＲ１６は、高耐圧でない、通常のトランジスタである。
【００３０】
トランジスタＴＲ１０とトランジスタＴＲ１２とは、電源電圧ＶＤＤとノードＮＯＤＥ＿Ａとの間に直列的に接続されている。トランジスタＴＲ１０のゲートには、信号ＤＥＣ０が入力され、トランジスタＴＲ１２のゲートには、信号ＤＥＣ１が入力される。
【００３１】
トランジスタＴＲ１４とトランジスタＴＲ１６とは、ノードＮＯＤＥ＿ＡとグランドＧＮＤとの間に並列的に接続されている。トランジスタＴＲ１４のゲートには、信号ＤＥＣ０が入力され、トランジスタＴＲ１６のゲートには、信号ＤＥＣ１が入力される。そして、ノードＮＯＤＥ＿Ａから、上述した出力信号ＤＥＣＯＵＴが出力される。
【００３２】
図４は、図３に示したＮＯＲ回路ＮＯＲ１０の半導体基板上の平面レイアウトを示す図である。この図４の例では、トランジスタＴＲ１０とトランジスタＴＲ１２は、ゲート幅８μｍで形成され、ゲート長とソース／ドレイン領域の長さは合わせてＬで形成されている。また、トランジスタＴＲ１０とトランジスタＴＲ１２とは、ソース／ドレイン領域を共有して形成されている。
【００３３】
さらに、トランジスタＴＲ１４とトランジスタＴＲ１６は、ゲート幅２μｍで形成され、ソース／ドレイン領域の長さは合わせてＬで構成されている。トランジスタＴＲ１２のドレインと、トランジスタ１４及びＴＲ１６のドレインとは、図示しない配線層により共通に接続されており、上述したＮＯＤＥ＿Ａとなる。
【００３４】
これら４つのトランジスタＴＲ１０〜ＴＲ１６は、高さＨの間に収まっている。
【００３５】
ところで、本実施形態においては、図５Ａに示す高耐圧のトランジスタＴＲＳ１０は、図５Ｂに示すような２つのトランジスタＴＲＳ１０Ａ、ＴＲＳ１０Ｂを有する等価回路から構成される。
【００３６】
図６は、このトランジスタＴＲＳ１０Ａ、ＴＲＳ１０Ｂを有する等価回路における半導体基板上の平面レイアウトを示す図である。この図６に示すように、トランジスタＴＲＳ１０Ａのソースと、トランジスタＴＲＳ１０Ｂのソースは、図示しない配線層により接続されており、トランジスタＴＲＳ１０Ａのドレインと、トランジスタＴＲＳ１０Ｂのドレインは、図示しない配線層により接続されている。トランジスタＴＲＳ１０Ａ、ＴＲＳ１０Ｂのソースの長さだけでもＬであり、ドレインの長さだけでもＬである。但し、２つのトランジスタＴＲＳ１０Ａ、ＴＲＳ１０Ｂを合わせた高さについては、高さＨの間に収まる。
【００３７】
図７は、図４のＰ型トランジスタＴＲ１０、ＴＲ１２についてのＶＩＩ−ＶＩＩ線断面を示す図であり、図８は、図４のＮ型トランジスタＴＲ１４、ＴＲ１６についてのＶＩＩＩ−ＶＩＩＩ線断面を示す図である。
【００３８】
図７に示すように、本実施形態においては、Ｐ型の半導体基板１０の表面側にＮ型のウェル１２が形成され、このウェル１２の表面側にＰ型のトランジスタＴＲ１０、ＴＲ１２が形成されている。すなわち、Ｐ型のソース／ドレインの間のウェル１２上には、ゲート絶縁膜１４が形成されており、ゲート絶縁膜１４上にはゲート電極１６が形成されている。
【００３９】
一方、図８に示すように、Ｐ型の半導体基板１０の表面側には、Ｎ型のトランジスタＴＲ１４、ＴＲ１６が形成されている。すなわち、Ｎ型のソース／ドレインの間の半導体基板１０上には、ゲート絶縁膜２０が形成されており、ゲート絶縁膜２０上にはゲート電極２２が形成されている。
【００４０】
図９は、図６のＮ型トランジスタＴＲＳ１０ＡについてのＩＸ−ＩＸ線断面を示す図である。この図９に示すように、Ｐ型の半導体基板１０の表面側に、Ｎ型のトランジスタＴＲＳ１０Ａが形成されている。すなわち、Ｎ型のソース／ドレインの間の半導体基板１０上には、ゲート絶縁膜３０が形成されており、ゲート絶縁膜３０上にはゲート電極３２が形成されている。なお、トランジスタＴＲＳ１０Ｂも、この図９と同様の構成である。また、高耐圧のトランジスタＴＲＳ１０を例に、その構成を説明したが、本実施形態の不揮発性半導体記憶装置に設けられている他の高耐圧のトランジスタの構成も、これと同様である。
【００４１】
この図９と、図７及び図８とを比べると分かるように、高耐圧のトランジスタのゲート絶縁膜３０の膜厚は、通常のトランジスタのゲート絶縁膜１４、２０の膜厚よりも、厚く構成されている。
【００４２】
以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、非選択信号ＳＧＤＳを供給する非選択信号線ＳＧＤＳＬと、選択ゲート線ＳＧ１との間に設けられるトランジスタを１つだけにしたので、行選択回路ＲＳＥＣのレイアウト面積の縮小化を図ることができる。すなわち、従来であれば、非選択信号ＳＧＤＳを供給する非選択信号線ＳＧＤＳＬと、選択ゲート線ＳＧ１との間に、高耐圧のトランジスタを直列に２つ接続する必要があったが、本実施形態においては、１つで済ますことができる。図４と図６とを比較すれば明らかなように、高耐圧のトランジスタ１つのレイアウト面積は、４つの通常のトランジスタから構成されるＮＯＲ回路ＮＯＲ１０のレイアウト面積よりも、大きい。このため、高耐圧のトランジスタの個数を削減することにより、行選択回路ＲＳＥＣのレイアウト面積を縮小することができるのである。
【００４３】
なお、本実施形態においては、ＮＯＲ回路ＮＯＲ１０に、信号ＤＥＣ０と信号ＤＥＣ１を入力しているが、これらの代わりに、ブロック選択信号ＡＤＥＣ０、ＡＤＥＣ１を入力するようにしてもよい。
【００４４】
〔第２実施形態〕
上述した第１実施形態においては、選択ゲート制御回路ＳＥＣＬＯＧをＮＯＲ回路ＮＯＲ１０により構成したが、第２実施形態においては、選択ゲート制御回路ＳＥＣＬＯＧをＮＡＮＤ回路とインバータを有するＡＮＤ回路で構成するようにしたものである。
【００４５】
図１０は、本実施形態に係る行選択回路ＲＳＥＣの回路構成を説明する図である。この行選択回路ＲＳＥＣは、１ブロックに対して１個配置される。この図１０においては、第Ｋブロックと第（Ｋ＋１）ブロックの行選択回路ＲＳＥＣを示している。
【００４６】
本実施形態においては、行選択回路ＲＳＥＣにおける選択ゲート制御回路ＳＥＣＬＯＧは、ＮＡＮＤ回路ＮＡＮＤ２０と、インバータＩＮ２４とを備えて構成されている。換言すれば、本実施形態においては、選択ゲート制御回路ＳＥＣＬＯＧは、ＡＮＤ回路により構成されていることになる。
【００４７】
ＮＡＮＤ回路ＮＡＮＤ２０には、反転信号ＤＥＣ０Ｎと反転信号ＤＥＣ１Ｎとが入力されている。このＮＡＮＤ回路ＮＡＮＤ２０の出力は、インバータＩＮ２４に入力され、インバータＩＮ２４から出力信号ＤＥＣＯＵＴが出力される。この出力信号ＤＥＣＯＵＴは、転送トランジスタＴＲＳ１０のゲートに入力される。これ以外の部分は、上述した第１実施形態と同様であるので、その詳しい説明は省略する。
【００４８】
図１１は、本実施形態に係る選択ゲート制御回路ＳＥＣＬＯＧの回路構成の一例を示す図である。この図１１に示すように、選択ゲート制御回路ＳＥＣＬＯＧは、Ｐ型のトランジスタＴＲ３０、ＴＲ３２と、Ｎ型のトランジスタＴＲ３４、ＴＲ３６と、Ｐ型のトランジスタＴＲ４０と、Ｎ型のトランジスタＴＲ４２とを備えて構成されている。これらのトランジスタＴＲ３０〜ＴＲ３６、ＴＲ４０、ＴＲ４２は、高耐圧のトランジスタではなく、通常のトランジスタで構成されている。
【００４９】
具体的には、図１１に示すように、トランジスタＴＲ３０とトランジスタＴＲ３２は、電源電圧ＶＤＤとノードＮＯＤＥ＿Ａとの間に並列的に接続されている。トランジスタＴＲ３０のゲートには、反転信号ＤＥＣ０Ｎが入力されており、トランジスタＴＲ３２のゲートには、反転信号ＤＥＣ１Ｎが入力されている。
【００５０】
トランジスタＴＲ３４とトランジスタＴＲ３６は、ノードＮＯＤＥ＿ＡとグランドＧＮＤとの間に直列的に接続されている。トランジスタＴＲ３４のゲートには、反転信号ＤＥＣ０Ｎが入力されており、トランジスタＴＲ３６のゲートには、反転信号ＤＥＣ１Ｎが入力されている。
【００５１】
また、トランジスタＴＲ４０とトランジスタＴＲ４２は、電源電圧ＶＤＤとグランドＧＮＤとの間に直列的に接続されている。これらトランジスタＴＲ４０のゲートと、トランジスタＴＲ４２のゲートは、ともに、ノードＮＯＤＥ＿Ａに接続されている。また、トランジスタＴＲ４０とトランジスタＴＲ４２との間のノードＮＯＤＥ＿Ｂからは、出力信号ＤＥＣＯＵＴが出力される。
【００５２】
この接続関係から分かるように、トランジスタＴＲ３０〜ＴＲ３６により、ＮＡＮＤ回路ＮＡＮＤ２０が構成されており、トランジスタＴＲ４０、ＴＲ４２により、インバータＩＮ２４が構成されている。
【００５３】
図１２は、図１１に示したＮＡＮＤ回路ＮＡＮＤ２０とインバータＩＮ２４の半導体基板上の平面レイアウトを示す図である。この図１２に示すように、本実施形態においても、選択ゲート制御回路ＳＥＣＬＯＧを構成するすべてのトランジスタが、高さＨ、長さＬの中に収まっている。
【００５４】
具体的には、図１２の例においては、トランジスタＴＲ４０のゲート幅が２μｍであり、トランジスタＴＲ３０、ＴＲ３２のゲート幅が２μｍであり、トランジスタＴＲ３４、ＴＲ３６のゲート幅が２μｍであり、トランジスタＴＲ４２のゲート幅が１μｍである。
【００５５】
トランジスタＴＲ４０のドレインと、トランジスタＴＲ４２のドレインは、図示しない配線層により接続されている（ノードＮＯＤＥ＿Ｂ）。また、トランジスタＴＲ４０のゲートと、トランジスタ３０のドレインと、トランジスタＴＲ３２のドレインと、トランジスタＴＲ３４のドレインと、トランジスタＴＲ４２のゲートは、図示しない配線層により接続されている（ノードＮＯＤＥ＿Ａ）。
【００５６】
トランジスタＴＲ３０のゲートと、トランジスタＴＲ３４のゲートには、反転信号ＤＥＣ０Ｎが図示しない配線層から、入力される。また、トランジスタＴＲ３２と、トランジスタＴＲ３６のゲートには、反転信号ＤＥＣ１Ｎが図示しない配線層から、入力される。
【００５７】
以上のように、本実施形態に係る不揮発性半導体記憶装置によっても、非選択信号ＳＧＤＳを供給する非選択信号線ＳＧＤＳＬと、選択ゲート線ＳＧ１との間に設けられるトランジスタを１つにしたので、行選択回路ＲＳＥＣのレイアウト面積の縮小化を図ることができる。すなわち、従来であれば、非選択信号ＳＧＤＳを供給する非選択信号線ＳＤＧＳＬと、選択ゲート線ＳＧ１との間に、高耐圧のトランジスタを直列に２つ接続する必要があったが、本実施形態においては、１つで済ますことができる。図１２と図６とを比較すれば明らかなように、高耐圧のトランジスタ１つのレイアウト面積は、６つの通常のトランジスタから構成される選択ゲート制御回路ＳＥＣＬＯＧのレイアウト面積よりも、大きい。このため、高耐圧のトランジスタの個数を削減することにより、行選択回路ＲＳＥＣのレイアウト面積を縮小することができるのである。
【００５８】
〔第３実施形態〕
第３実施形態は、上述した第１実施形態及び第２実施形態を変形して、３トランジスタＮＡＮＤ型の不揮発性半導体記憶装置に本発明を適用したものである。
【００５９】
図１３は、本実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの一部を示す図である。この図１３に示すように、本実施形態におけるＮＡＮＤセルストリングＳＴＧは、２つの選択トランジスタＳ１、Ｓ２と、これら２つの選択トランジスタＳ１、Ｓ２の間に直列に接続された１つのメモリセルＭＣ０とを備えて構成されている。すなわち、上述した第１実施形態及び第２実施形態においては、１つのＮＡＮＤセルストリングに複数のメモリセルが設けられていたが、本実施形態においては１つのメモリセルのみが設けられている。これ以外の点は、上述した第１実施形態及び第２実施形態と同様である。
【００６０】
図１４は、上述した第１実施形態に変形を加えた第３実施形態に係る行選択回路ＲＳＥＣを示す図であり、第１実施形態における図２に対応する図である。
【００６１】
この図１４に示すように、本実施形態においては、ワード線制御信号ＣＧ０をワード線ＷＬ＜０＞に転送する転送トランジスタＴＲＣＧ０が１つだけ設けられている。これ以外の構成は、図２と同様である。
【００６２】
図１５は、上述した第２実施形態に変形を加えた第３実施形態に係る行選択回路ＲＳＥＣを示す図であり、第２実施形態における図１０に対応する図である。
【００６３】
この図１５に示すように、本実施形態においては、ワード線制御信号ＣＧ０をワード線ＷＬ＜０＞に転送する転送トランジスタＴＲＣＧ０が１つだけ設けられている。これ以外の構成は、図１０と同様である。
【００６４】
このように、３トランジスタＮＡＮＤ型の不揮発性半導体記憶装置においても、本発明を適用することができる。
【００６５】
〔第４実施形態〕
上述した第１実施形態乃至第３実施形態の不揮発性半導体記憶装置における選択ゲート線を駆動する回路(転送トランジスタＴＲＳ１０、ＴＲＳ２０、ＴＲＳ３０、ＴＲＳＧＳ、ＴＲＳＧＤ)のレイアウトについて、第４実施形態で検討する。
【００６６】
図１６は、上述した第１実施形態乃至第３実施形態の不揮発性半導体記憶装置における周辺回路における高耐圧のトランジスタの接続関係を示す回路図である。この図１６においては、２つのメモリブロックに対する周辺回路の回路図を示している。
【００６７】
この図１７に示すように、周辺回路は、高耐圧のトランジスタＴＲ１〜ＴＲ７を備えて構成されている。この図１７におけるトランジスタＴＲ１、ＴＲ４、ＴＲ５が、それぞれ上述した実施形態におけるトランジスタＴＲＳ３０、ＴＲＳ２０、ＴＲＳ１０に相当する。すなわち、従来であれば、このトランジスタＴＲ５に直列に接続するトランジスタをもう１つ設ける必要があったが、本実施形態では省かれている。
【００６８】
トランジスタＴＲ１は、非選択信号ＳＧＤＳを、選択ゲート線ＳＧ２＜１＞に転送する。トランジスタＴＲ２は、選択ゲート信号ＳＧＳを、選択ゲート線ＳＧ２＜１＞に転送する。トランジスタＴＲ３は、選択ゲート信号ＳＧＳを、選択ゲート線ＳＧ２＜０＞に転送する。トランジスタＴＲ４は、非選択信号ＳＧＤＳを、選択ゲート線ＳＧ２＜０＞に転送する。トランジスタＴＲ５は、非選択信号ＳＧＤＳを、選択ゲート線ＳＧ１に転送する。トランジスタＴＲ６は、選択ゲート信号ＳＧＤを、選択ゲート線ＳＧ１に転送する。トランジスタＴＲ７は、選択ゲート信号ＳＧＤを、選択ゲート線ＳＧ１に転送する。
【００６９】
図１７は、トランジスタＴＲ１〜ＴＲ７を、１ＮＡＮＤセルストリングＳＴＧの高さHSTGの間に、配置した例を示す平面レイアウト図である。この図１７に示すように、トランジスタＴＲ１〜ＴＲ７は、信号線（電源）と配線を共有することにより、１本のトランジスタ列で形成することができる。
【００７０】
具体的には、トランジスタＴＲ１とトランジスタＴＲ２は、選択ゲート線ＳＧ２＜１＞に接続されるソース／ドレインを共有している。トランジスタＴＲ２とトランジスタＴＲ３は、選択ゲート信号ＳＧＳが供給されるソース／ドレインを共有している。トランジスタＴＲ３とトランジスタＴＲ４は、選択ゲート線ＳＧ２＜０＞に接続されるソース／ドレインを共有している。トランジスタＴＲ４とトランジスタＴＲ５は、非選択信号ＳＧＤＳが供給されるソース／ドレインを共有している。トランジスタＴＲ５とトランジスタＴＲ６は、選択ゲート線ＳＧ１に接続されるソース／ドレインを共有している。トランジスタＴＲ６とトランジスタＴＲ７は、選択ゲート信号ＳＧＤが供給されるソース／ドレインを共有している。この図１７のような配置は、例えば１３０ｎｍ世代まで、採用することができる。
【００７１】
図１８は、１ＮＡＮＤセルストリングＳＴＧの高さHSTGの間に、トランジスタＴＲ１〜ＴＲ４のトランジスタ列と、トランジスタＴＲ５〜ＴＲ７のトランジスタ列とを形成している。つまり、２本の縦方向のトランジスタ列により、トランジスタＴＲ１〜ＴＲ７を形成している。この図１８のような配置は、例えば９０ｎｍ世代で採用することができる。
【００７２】
図１９は、１ＮＡＮＤセルストリングＳＴＧの高さHSTGの間に、横方向に、トランジスタＴＲ１〜ＴＲ４のトランジスタ列と、トランジスタＴＲ５〜ＴＲ７のトランジスタ列とを形成している。つまり、横方向の２本のトランジスタ列により、トランジスタＴＲ１〜ＴＲ７を形成している。この図１９のような配置は、例えば７０ｎｍ世代で採用することができる。
【００７３】
図２０は、１ＮＡＮＤセルストリングＳＴＧの高さHSTGの間に、縦方向に、トランジスタＴＲ１、ＴＲ４のトランジスタ列と、トランジスタＴＲ２、ＴＲ３のトランジスタ列とを形成しているとともに、個別にトランジスタＴＲ５〜ＴＲ７が配置されている。この図２０のような配置は、例えば５５ｎｍ世代で採用することができる。
【００７４】
図２１は、１ＮＡＮＤセルストリングＳＴＧの高さHSTGの間に、横方向に、トランジスタＴＲ１〜ＴＲ７のトランジスタ列を形成している。つまり、横方向の１本のトランジスタ列により、トランジスタＴＲ１〜ＴＲ７を形成している。この図２１のような配置は、例えば７０ｎｍ世代の次の世代で採用することができる。
【００７５】
図２２は、１ＮＡＮＤセルストリングＳＴＧの高さHSTGの間に、横方向に、トランジスタＴＲ１〜ＴＲ７を個別に配置している。つまり、トランジスタＴＲ１〜ＴＲ７のゲート長方向が、高さHSTG方向と並列になるように、各トランジスタＴＲ１〜ＴＲ７が個別に並べられている。この図１９のような配置は、例えば７０ｎｍ世代の次の世代のさらに次の世代で採用することができる。
【００７６】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した第１実施形態乃至第４実施形態に係る不揮発性半導体記憶装置は、図２３に示すように、メモリカード５０に搭載することが可能である。すなわち、不揮発性半導体記憶装置５２と、この不揮発性半導体記憶装置５２をコントロールするコントローラ５４とを搭載して、メモリカード５０を構成することもできる。
【００７７】
また、上述した実施形態では、不揮発性半導体記憶装置を例に説明したが、複数のメモリセルの中から、１又は複数のメモリセルを選択する選択ゲートトランジスタを複数有するメモリセルアレイを備えた他の形式の半導体記憶装置に対しても、本発明を適用することができる。
【図面の簡単な説明】
【００７８】
【図１】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成の一部を示す図である。
【図２】第１実施形態に係る行選択回路の構成の一例を示す図である。
【図３】図２における選択ゲート制御回路の回路構成の一例を示す図である。
【図４】図３の制御ゲート選択回路の平面レイアウトの一例を示す図である。
【図５】図５Ａは高耐圧のトランジスタを示す図であり、図５Ｂは図５Ａの等価回路を示す図である。
【図６】図５Ｂの高耐圧のトランジスタの平面レイアウトの一例を示す図である。
【図７】図４におけるＶＩＩ−ＶＩＩ線断面を示す図である。
【図８】図４におけるＶＩＩＩ−ＶＩＩＩ線断面を示す図である。
【図９】図６におけるＩＸ−ＩＸ線断面を示す図である。
【図１０】第２実施形態に係る行選択回路の構成の一例を示す図である。
【図１１】図１０における選択ゲート制御回路の回路構成の一例を示す図である。
【図１２】図１１の制御ゲート選択回路の平面レイアウトの一例を示す図である。
【図１３】第３実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成の一部を示す図である。
【図１４】第３実施形態に係る行選択回路の構成の一例を示す図である。
【図１５】第３実施形態に係る行選択回路の別の例を示す図である。
【図１６】第１実施形態乃至第３実施形態に係る不揮発性半導体記憶装置の周辺回路における高耐圧のトランジスタの接続関係を説明する図である（第４実施形態）。
【図１７】図１６に示した高耐圧のトランジスタの平面レイアウトの一例を示す図である。
【図１８】図１６に示した高耐圧のトランジスタの平面レイアウトの別の例を示す図である。
【図１９】図１６に示した高耐圧のトランジスタの平面レイアウトの別の例を示す図である。
【図２０】図１６に示した高耐圧のトランジスタの平面レイアウトの別の例を示す図である。
【図２１】図１６に示した高耐圧のトランジスタの平面レイアウトの別の例を示す図である。
【図２２】図１６に示した高耐圧のトランジスタの平面レイアウトの別の例を示す図である。
【図２３】第１実施形態乃至第４実施形態に係る不揮発性半導体記憶装置を搭載したメモリカードの構成を説明する図である。
【符号の説明】
【００７９】
ＢＬ０〜ＢＬｊ  ビット線
ＳＧ１、ＳＧ２＜０＞、ＳＧ２＜１＞  選択ゲート線
ＷＬ０〜ＷＬ３１  ワード線
ＭＣ０〜ＭＣ３１  メモリセル
ＳＴＧ  ＮＡＮＤセルストリング
ＲＳＥＣ  行選択回路
ＡＤＥＣ１０、ＡＤＥＣ２０  アドレスデコード回路
ＩＮ１０、ＩＮ１２、ＩＮ２０、ＩＮ２２  インバータ
ＬＳ１０、ＬＳ２０  レベルシフタ
ＴＲＳ１０、ＴＲＳ２０、ＴＲＳ２０  転送トランジスタ
ＳＥＣＬＯＧ  選択ゲート制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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