(57)【要約】【課題】  読み出し速度が速い半導体記憶装置を提供すること。【解決手段】  ビット線１９ｍ６を共有する隣接した２つのメモリセル１７ｍ５、１７ｍ６において、前記ビット線１９ｍ６に電気的に接続された拡散領域の上方に位置する２つのメモリ機能体ｍ５ｌ、ｍ６ｒとはゲート電極を介して反対側に位置する２つのメモリ機能体ｍ５ｒ、ｍ６ｌに同じ情報が記憶されている。読み出し動作においては、メモリセル１７ｍ５及び１７ｍ６からの電流の和がビット線１９ｍ６出力される。【選択図】図２
2006228404.tif 000002
【特許請求の範囲】
【請求項１】
情報を記憶するためのメモリセルが複数配置された仮想接地アレイ構造のメモリセルアレイ
を備え、
前記メモリセルは、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に前記ゲート絶縁膜を介して配置されたチャネル領域と、
前記チャネル領域の両側に配置されると共に、前記チャネル領域の導電型と逆導電型を有する拡散領域と、
前記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を有し、
第１の前記メモリセル及び第２の前記メモリセルは、互いに隣接すると共に、ゲート電極が互いに電気的に接続され、かつ、
前記第１のメモリセルの有する第１の前記拡散領域と、前記第２のメモリセルの有する第２の前記拡散領域とは、互いに隣接すると共に、電気的に接続され、かつ、
前記第１のメモリセルにおける前記第１の拡散領域の上方に位置するメモリ機能体と前記ゲート電極を介して反対側の前記第１のメモリセルのメモリ機能体と、前記第２のメモリセルにおける前記第２の拡散領域の上方に位置するメモリ機能体と前記ゲート電極を介して反対側の前記第２のメモリセルのメモリ機能体とに同じ情報が記憶されていることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記第１のメモリセルにおける前記第１の拡散領域の上方に位置するメモリ機能体と前記ゲート電極を介して反対側の前記第１のメモリセルのメモリ機能体と、前記第２のメモリセルにおける前記第２の拡散領域の上方に位置するメモリ機能体と前記ゲート電極を介して反対側の前記第２のメモリセルのメモリ機能体とに前記同じ情報を記憶させる記憶制御装置を備えることを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
前記第１のメモリセルにおける前記第１の拡散領域の上方に位置するメモリ機能体と前記ゲート電極を介して反対側の前記第１のメモリセルのメモリ機能体と、前記第２のメモリセルにおける前記第２の拡散領域の上方に位置するメモリ機能体と前記ゲート電極を介して反対側の前記第２のメモリセルのメモリ機能体とから、前記同じ情報を同時に読み出す読み出し制御装置を備えることを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
前記メモリセルに記憶された情報を読み出すためのセンスアンプ、及び、前記センスアンプにおいて前記メモリセルに記憶されたデータを読み出す際に参照する１つまたは複数のリファレンスセル
を備え、
前記リファレンスセルは、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に前記ゲート絶縁膜を介して配置されたチャネル領域と、
前記チャネル領域の両側に配置されると共に、前記チャネル領域の導電型と逆導電型を有する拡散領域と、
前記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を有し、
前記リファレンスセルのゲート電極の両側の前記メモリ機能体のうち、少なくとも情報が参照されるメモリ機能体が消去状態であることを特徴とする半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置において、
前記リファレンスセルにおいて、前記情報が参照されるメモリ機能体と前記ゲート電極を介して反対側のメモリ機能体がプログラム状態であることを特徴とする半導体記憶装置。
【請求項６】
請求項４に記載の半導体記憶装置において、
前記メモリセルのメモリ機能体に記憶された情報を読み出す際、前記リファレンスセルのゲート電極に印加される電圧が、前記メモリセルのゲート電極に印加される電圧よりも高いことを特徴とする半導体記憶装置。
【請求項７】
請求項１に記載の半導体記憶装置において、
前記メモリセルに記憶された情報を読み出すためのセンスアンプ、及び、前記センスアンプにおいて前記メモリセルに記憶されたデータを読み出す際に参照する第１のリファレンスセル及び第２のリファレンスセル
を備え、
前記第１のリファレンスセル及び第２のリファレンスセルは、それぞれ、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に前記ゲート絶縁膜を介して配置されたチャネル領域と、
前記チャネル領域の両側に配置されると共に、前記チャネル領域と逆導電型を有する拡散領域と、
前記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を有し、
前記第１のリファレンスセルにおいて情報が参照されるメモリ機能体が消去状態であって、前記第２のリファレンスセルにおいて情報が参照されるメモリ機能体がプログラム状態であって、前記メモリセルに記憶された情報を読み出す際、前記第１のリファレンスセル及び前記第２のリファレンスセルの両方が参照されることを特徴とする半導体記憶装置。
【請求項８】
請求項７に記載の半導体記憶装置において、
前記第１のリファレンスセルにおいて、情報が参照されるメモリ機能体とゲート電極を介して反対側のメモリ機能体が、プログラム状態であることを特徴とする半導体記憶装置。
【請求項９】
請求項７に記載の半導体記憶装置において、
前記第２のリファレンスセルにおいて、情報が参照されるメモリ機能体とゲート電極を介して反対側のメモリ機能体が、消去状態であることを特徴とする半導体記憶装置。
【請求項１０】
情報を記憶するためのメモリセルが複数配置された仮想接地アレイ構造のメモリセルアレイ
を備え、
前記メモリセルは、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に前記ゲート絶縁膜を介して配置されたチャネル領域と、
前記チャネル領域の両側に配置されると共に、前記チャネル領域の導電型と逆導電型を有する第１及び第２の拡散領域と、
前記第１及び第２の拡散領域にそれぞれ対応すると共に、互いに独立した情報が記憶可能な第１及び第２の記憶部と
を有し、
前記ゲート電極に第１の電圧を印加し、かつ、前記第１の拡散領域に第２の電圧を印加し、かつ、前記第２の拡散領域に第３の電圧を印加することによって、前記第１の記憶部に記憶された情報を読み出す一方、前記ゲート電極に第１の電圧を印加し、かつ、前記第１の拡散領域に第３の電圧を印加し、前記第２の拡散領域に第２の電圧を印加することによって、前記第２の記憶部に記憶された情報を読み出すことが可能であって、
第１の前記メモリセル及び第２の前記メモリセルは、互いに隣接すると共に、ゲート電極が互いに電気的に接続され、かつ、
前記第１のメモリセルの有する第２の前記拡散領域と、前記第２のメモリセルの有する第１の前記拡散領域とは、互いに隣接すると共に、電気的に接続され、かつ、
前記第１のメモリセルの有する第１の記憶部及び前記第２のメモリセルの有する第２の記憶部に同じ情報が記憶されており、
前記ゲート電極に第１の電圧を印加し、かつ、前記第１のメモリセルの有する第１の拡散領域及び前記第２のメモリセルの有する第２の拡散領域に第２の電圧を印加し、かつ、電気的に接続された前記第１のメモリセルの有する第２の拡散領域及び前記第２のメモリセルの有する第１の拡散領域に第３の電圧を印加することによって、
前記第１のメモリセルの有する第１の記憶部の情報と前記第２のメモリセルの有する第２の記憶部の情報とを同時に読み出すことができることを特徴とする半導体記憶装置。
【請求項１１】
請求項１０に記載の半導体記憶装置の前記メモリセルアレイにおいて、直列に接続されたｎ番目のメモリセル（ｎは整数）からｍ番目の各メモリセル（ｍは整数、ｎ＜ｍ）において、互いに隣接する前記メモリセルの互いに隣接しない拡散領域に対応する前記第１の記憶部及び前記第２の記憶部から情報を並列に読み出す方法であって、
ｎ＋２（ｋ−１）番目のメモリセル（ｋは、１≦ｋ≦（ｍ−ｎ）／２を満たす任意の正の整数）の有する第２の拡散領域とｎ＋２ｋ−１番目のメモリセルの有する第１の拡散領域とは電気的に接続されると共に、ｎ＋２ｋ−１番目のメモリセルの有する第２の拡散領域とｎ＋２ｋ番目のメモリセルの有する第１の拡散領域とは電気的に接続されており、
前記電気的に接続されたｎ＋２（ｋ−１）番目のメモリセルの有する第２の拡散領域とｎ＋２ｋ−１番目のメモリセルの有する第１の拡散領域に第２の電圧を印加し、かつ、前記ｎ＋２ｋ−１番目のメモリセルの有する第２の拡散領域とｎ＋２（ｋ−１）番目のメモリセルの有する第１の拡散領域に第３の電圧をそれぞれ印加することによって、ｎ＋２（ｋ−１）番目のメモリセルの第１の記憶部及びｎ＋２ｋ−１番目のメモリセルの第２の記憶部を一組として、前記第１の記憶部及び前記第２の記憶部から情報を並列に読み出すことを特徴とする半導体記憶装置の読み出し方法。
【請求項１２】
請求項１０に記載の半導体記憶装置において、
前記メモリセルアレイにおいて、直列に接続されたｎ番目のメモリセル（ｎは整数）からｍ番目の各メモリセル（ｍは整数、ｎ＜ｍ）において、互いに隣接する前記メモリセルの互いに隣接しない拡散領域に対応する前記第１の記憶部及び前記第２の記憶部から情報を並列に読み出すために、
ｎ＋２（ｋ−１）番目のメモリセル（ｋは、１≦ｋ≦（ｍ−ｎ）／２を満たす任意の正の整数）の有する第２の拡散領域とｎ＋２ｋ−１番目のメモリセルの有する第１の拡散領域とが電気的に接続されると共に、ｎ＋２ｋ−１番目のメモリセルの有する第２の拡散領域とｎ＋２ｋ番目のメモリセルの有する第１の拡散領域とが電気的に接続された状態で、
前記電気的に接続されたｎ＋２（ｋ−１）番目のメモリセルの有する第２の拡散領域とｎ＋２ｋ−１番目のメモリセルの有する第１の拡散領域に第２の電圧を印加し、かつ、前記ｎ＋２ｋ−１番目のメモリセルの有する第２の拡散領域とｎ＋２（ｋ−１）番目のメモリセルの有する第１の拡散領域に第３の電圧を印加して、ｎ＋２（ｋ−１）番目のメモリセルの第１の記憶部及びｎ＋２ｋ−１番目のメモリセルの第２の記憶部を一組として、前記第１の記憶部及び前記第２の記憶部から情報を並列に読み出す読み出し制御装置を備えることを特徴とする半導体記憶装置。
【請求項１３】
請求項１０に記載の半導体記憶装置において、
前記メモリセルは、前記ゲート電極に第４の電圧を、前記第１の拡散領域に第５の電圧を、前記第２の拡散領域に第６の電圧を印加することによって、前記第１の記憶部に情報を記憶する一方、前記ゲート電極に第４の電圧を、前記第１の拡散領域に第６の電圧を、前記第２の拡散領域に第５の電圧を印加することによって、前記第２の記憶部に情報を記憶することが可能であって、
前記ゲート電極に第４の電圧を印加し、かつ、前記第１のメモリセルの有する第１の拡散領域及び前記第２のメモリセルの有する第２の拡散領域に前記第５の電圧を印加し、かつ、電気的に接続された前記第１のメモリセルの有する第２の拡散領域及び前記第２のメモリセルの有する第１の拡散領域に第６の電圧を印加することによって、
前記第１のメモリセルの有する第１の記憶部及び前記第２のメモリセルの有する第２の記憶部に同時に同じ情報を記憶させることを特徴とする半導体記憶装置の記憶方法。
【請求項１４】
請求項１０に記載の半導体記憶装置の前記メモリセルは、前記ゲート電極に第４の電圧を、前記第１の拡散領域に第５の電圧を、前記第２の拡散領域に第６の電圧を印加することによって、前記第１の記憶部に情報を記憶する一方、前記ゲート電極に第４の電圧を、前記第１の拡散領域に第６の電圧を、前記第２の拡散領域に第５の電圧を印加することによって、前記第２の記憶部に情報を記憶することが可能であって、
前記ゲート電極に第４の電圧を印加し、かつ、前記第１のメモリセルの有する第１の拡散領域及び前記第２のメモリセルの有する第２の拡散領域に前記第５の電圧を印加し、かつ、電気的に接続された前記第１のメモリセルの有する第２の拡散領域及び前記第２のメモリセルの有する第１の拡散領域に第６の電圧を印加して、前記第１のメモリセルの有する第１の記憶部及び前記第２のメモリセルの有する第２の記憶部に同時に同じ情報を記憶する記憶制御装置を備えることを特徴とする半導体記憶装置。
【請求項１５】
請求項１３に記載の半導体記憶装置の記憶方法において、
前記メモリセルアレイにおいて、直列に接続されたｎ番目のメモリセル（ｎは整数）からｍ番目の各メモリセル（ｍは整数、ｎ＜ｍ）において、互いに隣接する前記メモリセルの互いに隣接しない拡散領域に対応する前記第１の記憶部及び前記第２の記憶部に、同じ情報を並列に記憶させる記憶方法であって、
ｎ＋２（ｋ−１）番目のメモリセル（ｋは、１≦ｋ≦（ｍ−ｎ）／２を満たす任意の正の整数）の有する第２の拡散領域とｎ＋２ｋ−１番目のメモリセルの有する第１の拡散領域とは電気的に接続されると共に、ｎ＋２ｋ−１番目のメモリセルの有する第２の拡散領域とｎ＋２ｋ番目のメモリセルの有する第１の拡散領域とは電気的に接続されており、
前記電気的に接続されたｎ＋２（ｋ−１）番目のメモリセルの有する第２の拡散領域とｎ＋２ｋ−１番目のメモリセルの有する第１の拡散領域に第５の電圧を印加し、かつ、前記電気的に接続されたｎ＋２ｋ−１番目のメモリセルの有する第２の拡散領域とｎ＋２（ｋ−１）番目のメモリセルの有する第１の拡散領域に第６の電圧をそれぞれ印加することによって、ｎ＋２（ｋ−１）番目のメモリセルの第１の記憶部及びｎ＋２ｋ−１番目のメモリセルの第２の記憶部を一組として、前記第１の記憶部及び前記第２の記憶部に同じ情報を並列に記憶させることを特徴とする半導体記憶装置の記憶方法。
【請求項１６】
請求項１４に記載の半導体記憶装置において、
前記記憶制御装置は、
前記メモリセルアレイにおいて、直列に接続されたｎ番目のメモリセル（ｎは整数）からｍ番目の各メモリセル（ｍは整数、ｎ＜ｍ）において、互いに隣接する前記メモリセルの互いに隣接しない拡散領域に対応する前記第１の記憶部及び前記第２の記憶部に同じ情報を並列に記憶させるために、
ｎ＋２（ｋ−１）番目のメモリセル（ｋは、１≦ｋ≦（ｍ−ｎ）／２を満たす任意の正の整数）の有する第２の拡散領域とｎ＋２ｋ−１番目のメモリセルの有する第１の拡散領域とが電気的に接続されていると共に、ｎ＋２ｋ−１番目のメモリセルの有する第２の拡散領域とｎ＋２ｋ番目のメモリセルの有する第１の拡散領域とが電気的に接続されている状態で、
前記電気的に接続されたｎ＋２（ｋ−１）番目のメモリセルの有する第２の拡散領域とｎ＋２ｋ−１番目のメモリセルの有する第１の拡散領域に第５の電圧を印加し、かつ、前記電気的に接続されたｎ＋２ｋ−１番目のメモリセルの有する第２の拡散領域とｎ＋２（ｋ−１）番目のメモリセルの有する第１の拡散領域に第６の電圧を印加して、ｎ＋２（ｋ−１）番目のメモリセルの第１の記憶部及びｎ＋２ｋ−１番目のメモリセルの第２の記憶部を一組として、前記第１の記憶部及び前記第２の記憶部に同じ情報を並列に記憶させる
ことを特徴とする半導体記憶装置。
【請求項１７】
情報を記憶するためのメモリセルが複数配置された仮想接地アレイ構造のメモリセルアレイ
を備え、
前記メモリセルは、
半導体層と、
ゲート電極と、
前記半導体層と前記ゲート電極との間に設けた複合ゲート絶縁膜と、
前記ゲート電極下に前記複合ゲート絶縁膜を介して配置されたチャネル領域と、
前記チャネル領域の両側に配置されると共に、前記チャネル領域と逆導電型を有する第１及び第２の拡散領域と
を備え、
前記複合ゲート絶縁膜は、
前記ゲート電極と接する第１の絶縁膜と、
前記チャネル領域と接する第３の絶縁膜と、
前記第１の絶縁膜と第３の絶縁膜との間にある第２の絶縁膜と
から構成され、
前記第２の絶縁膜は、
前記第１の拡散領域と前記チャネル領域の境界の上方に位置する第１の記憶部と、
前記第２の拡散領域と前記チャネル領域との境界の上方に位置する第２の記憶部と
を含み、
第１の前記メモリセル及び第２の前記メモリセルは、互いに隣接すると共に、ゲート電極が互いに電気的に接続され、かつ、
前記第１のメモリセルの有する第２の前記拡散領域と、前記第２のメモリセルの有する第１の前記拡散領域とは、互いに隣接すると共に、電気的に接続され、かつ、
前記第１のメモリセルにおける前記第１の記憶部と、前記第２のメモリセルにおける前記第２の記憶部とに同じ情報が記憶されていることを特徴とする半導体記憶装置。
【請求項１８】
請求項１７に記載の半導体記憶装置において、
前記第１のメモリセルにおける前記第１の記憶部と、前記第２のメモリセルにおける前記第２の記憶部とに前記同じ情報を記憶させる記憶制御装置を備えることを特徴とする半導体記憶装置。
【請求項１９】
請求項１７に記載の半導体記憶装置において、
前記第１のメモリセルにおける前記第１の記憶部と、前記第２のメモリセルにおける前記第２の記憶部とから、前記同じ情報を同時に読み出す読み出し制御装置を備えることを特徴とする半導体記憶装置。
【請求項２０】
請求項１、１０または１７に記載の半導体記憶装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、その読み出し方法、その記憶方法及び電子機器に関する。より具体的には、電荷を保持する機能を有する記憶領域を備えた電界効果トランジスタを配列してなる半導体記憶装置、その読み出し方法、その記憶方法及び前記半導体記憶装置を備えた電子機器に関する。
【背景技術】
【０００２】
従来から、不揮発性半導体記憶装置の高密度メモリセルアレイ構造として、仮想接地アレイ構造が提案されている。（例えば、特開平３−１７６８９５号公報（特許文献１））
【０００３】
仮想接地アレイ構造においては、隣接するメモリセルのソース・ドレイン領域と電気的に接続されたビット線を、前記隣接するメモリセルで互いに共有している。このため、メモリセル列毎に独立にビット線を有する場合と比較して、ビット線の本数を半分にすることができる。したがって、ビット線の配線ピッチが不揮発性メモリセルアレイの面積に大きく影響する場合、大きな面積削減を達成することが可能となる。
【０００４】
しかしながら、前記従来の仮想接地アレイ構造の半導体記憶装置では、メモリセルの密度を高くすることが可能とすることができるものの、読み出しや書き換えを行う際、隣接するメモリセルへのまわりこみ電流の影響を無視することができず、これが動作速度の低下を招いていた。特に、読み出し動作は頻繁に行われるため、読み出し動作における動作速度の低下は、前記仮想接地アレイ構造の半導体記憶装置を使用するにあたって、大きな問題となっていた。
【特許文献１】特開平３−１７６８９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明の課題は、仮想接地アレイ構造により問題となっていた読み出し動作の際のまわりこみ電流の影響を排除することができて、動作速度を速くでき、かつ、消費電力を低減できる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
前記課題を解決するため、本発明の半導体記憶装置は、
情報を記憶するためのメモリセルが複数配置された仮想接地アレイ構造のメモリセルアレイ
を備え、
前記メモリセルは、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に前記ゲート絶縁膜を介して配置されたチャネル領域と、
前記チャネル領域の両側に配置されると共に、前記チャネル領域の導電型と逆導電型を有する拡散領域と、
前記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を有し、
第１の前記メモリセル及び第２の前記メモリセルは、互いに隣接すると共に、ゲート電極が互いに電気的に接続され、かつ、
前記第１のメモリセルの有する第１の前記拡散領域と、前記第２のメモリセルの有する第２の前記拡散領域とは、互いに隣接すると共に、電気的に接続され、かつ、
前記第１のメモリセルにおける前記第１の拡散領域の上方に位置するメモリ機能体と前記ゲート電極を介して反対側の前記第１のメモリセルのメモリ機能体と、前記第２のメモリセルにおける前記第２の拡散領域の上方に位置するメモリ機能体と前記ゲート電極を介して反対側の前記第２のメモリセルのメモリ機能体とに同じ情報が記憶されていることを特徴としている。
【０００７】
前記構成によれば、前記メモリ機能体に同じ情報を記憶している第１及び第２メモリセルからの読み出し電流の和を読み出すことができる。したがって、消去状態とプログラム状態との間の電流差を大きくすることができて、高速かつ信頼性の高い読み出し動作を実現することができる。
【０００８】
また、仮想接地アレイ構造の半導体記憶装置においてより問題となっていた読み出し動作の際のまわりこみ電流の影響を排除することが可能となって、信頼性を向上できる。
【０００９】
１実施の形態では、前記第１のメモリセルにおける前記第１の拡散領域の上方に位置するメモリ機能体と前記ゲート電極を介して反対側の前記第１のメモリセルのメモリ機能体と、前記第２のメモリセルにおける前記第２の拡散領域の上方に位置するメモリ機能体と前記ゲート電極を介して反対側の前記第２のメモリセルのメモリ機能体とに前記同じ情報を記憶させる記憶制御装置を備える。
【００１０】
１実施の形態では、前記第１のメモリセルにおける前記第１の拡散領域の上方に位置するメモリ機能体と前記ゲート電極を介して反対側の前記第１のメモリセルのメモリ機能体と、前記第２のメモリセルにおける前記第２の拡散領域の上方に位置するメモリ機能体と前記ゲート電極を介して反対側の前記第２のメモリセルのメモリ機能体とから、前記同じ情報を同時に読み出す読み出し制御装置を備える。
【００１１】
１実施の形態では、
前記メモリセルに記憶された情報を読み出すためのセンスアンプ、及び、前記センスアンプにおいて前記メモリセルに記憶されたデータを読み出す際に参照する１つまたは複数のリファレンスセル
を備え、
前記リファレンスセルは、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に前記ゲート絶縁膜を介して配置されたチャネル領域と、
前記チャネル領域の両側に配置されると共に、前記チャネル領域の導電型と逆導電型を有する拡散領域と、
前記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を有し、
前記リファレンスセルのゲート電極の両側の前記メモリ機能体のうち、少なくとも情報が参照されるメモリ機能体が消去状態である。
【００１２】
正常にプログラムされていると判定する基準レベルとなるプログラムレベルと、正常に消去されていると判定する基準レベルとなる消去レベルとの中間の電流レベルを、中間レベルと定義すると、前記第１及び第２メモリセルから読み出された電流レベルにより、記憶された情報を読み出す際にセンスアンプにおいて参照されるリファレンスレベルは、中間レベルに近ければ近いほど、メモリセルから読み出された電流レベルに対する電流マージンが増大する。
【００１３】
一方、前記メモリセルの消去状態における電流がプログラム状態における電流に比べて十分に大きい場合、中間レベルは、消去状態における電流の略半分になる。したがって、前記第１及び第２メモリセルの出力電流の和の略半分は、一つのリファレンスセルの消去状態における電流値となる。したがって、リファレンスセルの参照されるメモリ機能体を消去状態とすることによって、このリファレンスセルの出力電流をそのまま閾値として、高速な読み出し動作を容易に実現することができる。
【００１４】
１実施の形態では、前記リファレンスセルにおいて、前記情報が参照されるメモリ機能体と前記ゲート電極を介して反対側のメモリ機能体がプログラム状態である。
【００１５】
前記実施の形態によれば、前記反対側のメモリ機能体がプログラム状態であるため、参照されるメモリ機能体のリファレンスレベルは、メモリセルのワーストケースと同様の記憶状態となり、印加電圧や周囲温度などの変動に対しても、メモリセルと電流差に大きな変化が生じず、より精度の高い読み出し動作を実現することができる。
【００１６】
１実施の形態では、前記メモリセルのメモリ機能体に記憶された情報を読み出す際、前記リファレンスセルのゲート電極に印加される電圧が、前記メモリセルのゲート電極に印加される電圧よりも高い。
【００１７】
前記実施の形態によれば、前記リファレンスセルのゲート電極に印加される電圧が、前記メモリセルのゲート電極に印加される電圧よりも高いので、第１及び第２メモリセルの消去状態における電流の和の略半分よりも大きな電流値をリファレンスレベルに設定することができる。したがって、前記メモリセルのプログラム状態における電流が消去状態における電流と比べて無視できない程度大きい場合であっても、中間レベルに極近似したリファレンスレベルを簡易な構成で設定することができ、十分に読み出し時の電流マージンを確保した高速な読み出し動作を実現することができる。
【００１８】
１実施の形態では、前記メモリセルに記憶された情報を読み出すためのセンスアンプ、及び、前記センスアンプにおいて前記メモリセルに記憶されたデータを読み出す際に参照する第１のリファレンスセル及び第２のリファレンスセル
を備え、
前記第１のリファレンスセル及び第２のリファレンスセルは、それぞれ、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に前記ゲート絶縁膜を介して配置されたチャネル領域と、
前記チャネル領域の両側に配置されると共に、前記チャネル領域と逆導電型を有する拡散領域と、
前記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を有し、
前記第１のリファレンスセルにおいて情報が参照されるメモリ機能体が消去状態であって、前記第２のリファレンスセルにおいて情報が参照されるメモリ機能体がプログラム状態であって、前記メモリセルに記憶された情報を読み出す際、前記第１のリファレンスセル及び前記第２のリファレンスセルの両方が参照される。
【００１９】
前記実施の形態によれば、前記情報が参照されるメモリ機能体が消去状態である第１のリファレンスセルと、前記情報が参照されるメモリ機能体がプログラム状態である第２のリファレンスセルとを備えるので、メモリセルの一つの記憶状態と同じ記憶状態、同じ電位で、メモリセルからの出力と第１及び第２リファレンスセルからの出力とを比較することが可能である。したがって、印加電圧や温度などの変動に対して、メモリセルと、第１または第２リファレンスセルとが同じ傾向で変動するので、より信頼性の高い読み出し動作を実現することが可能となる。
【００２０】
１実施の形態では、前記第１のリファレンスセルにおいて、前記情報が参照されるメモリ機能体とゲート電極を介して反対側のメモリ機能体が、プログラム状態である。
【００２１】
前記実施の形態によれば、前記情報が参照されるメモリ機能体が消去状態である第１のリファレンスセルにおいて、前記反対側のメモリ機能体がプログラム状態であるため、メモリセルのワーストケースと同様の記憶状態となり、印加電圧や周囲温度などの変動に対しても、メモリセルと電流差に大きな変化が生じず、より精度の高い読み出し動作を実現することができる。
【００２２】
１実施の形態では、前記第２のリファレンスセルにおいて、情報が参照されるメモリ機能体とゲート電極を介して反対側のメモリ機能体が、消去状態である。
【００２３】
前記実施の形態によれば、前記情報が参照されるメモリ機能体がプログラム状態である第２のリファレンスセルにおいて、前記反対側のメモリ機能体が消去状態であるため、メモリセルのワーストケースと同様の記憶状態となり、印加電圧や周囲温度などの変動に対しても、メモリセルと電流差に大きな変化が生じず、より精度の高い読み出し動作を実現することができる。
【００２４】
本発明の半導体記憶装置は、
情報を記憶するためのメモリセルが複数配置された仮想接地アレイ構造のメモリセルアレイ
を備え、
前記メモリセルは、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に前記ゲート絶縁膜を介して配置されたチャネル領域と、
前記チャネル領域の両側に配置されると共に、前記チャネル領域の導電型と逆導電型を有する第１及び第２の拡散領域と、
前記第１及び第２の拡散領域にそれぞれ対応すると共に、互いに独立した情報が記憶可能な第１及び第２の記憶部と
を有し、
前記ゲート電極に第１の電圧を印加し、かつ、前記第１の拡散領域に第２の電圧を印加し、かつ、前記第２の拡散領域に第３の電圧を印加することによって、前記第１の記憶部に記憶された情報を読み出す一方、前記ゲート電極に第１の電圧を印加し、かつ、前記第１の拡散領域に第３の電圧を印加し、前記第２の拡散領域に第２の電圧を印加することによって、前記第２の記憶部に記憶された情報を読み出すことが可能であって、
第１の前記メモリセル及び第２の前記メモリセルは、互いに隣接すると共に、ゲート電極が互いに電気的に接続され、かつ、
前記第１のメモリセルの有する第２の前記拡散領域と、前記第２のメモリセルの有する第１の前記拡散領域とは、互いに隣接すると共に、電気的に接続され、かつ、
前記第１のメモリセルの有する第１の記憶部及び前記第２のメモリセルの有する第２の記憶部に同じ情報が記憶されており、
前記ゲート電極に第１の電圧を印加し、かつ、前記第１のメモリセルの有する第１の拡散領域及び前記第２のメモリセルの有する第２の拡散領域に第２の電圧を印加し、かつ、電気的に接続された前記第１のメモリセルの有する第２の拡散領域及び前記第２のメモリセルの有する第１の拡散領域に第３の電圧を印加することによって、
前記第１のメモリセルの有する第１の記憶部の情報と前記第２のメモリセルの有する第２の記憶部の情報とを同時に読み出すことができることを特徴としている。
【００２５】
前記構成によれば、前記第１及び第２メモリセルからの読み出し電流の和を、同じ情報を記憶している前記第１及び第２記憶部からの情報として読み出すことができる。したがって、消去状態とプログラム状態との間の電流差を大きくすることができて、高速かつ信頼性の高い読み出し動作を実現することができる。
【００２６】
また、仮想接地アレイ構造の半導体記憶装置においてより問題となっていた読み出し動作の際のまわりこみ電流の影響を排除することが可能となって、信頼性を向上できる。
【００２７】
また、本発明の半導体記憶装置の読み出し方法は、
上記半導体記憶装置の前記メモリセルアレイにおいて、直列に接続されたｎ番目のメモリセル（ｎは整数）からｍ番目の各メモリセル（ｍは整数、ｎ＜ｍ）において、互いに隣接する前記メモリセルの互いに隣接しない拡散領域に対応する前記第１の記憶部及び前記第２の記憶部から情報を並列に読み出す方法であって、
ｎ＋２（ｋ−１）番目のメモリセル（ｋは、１≦ｋ≦（ｍ−ｎ）／２を満たす任意の正の整数）の有する第２の拡散領域とｎ＋２ｋ−１番目のメモリセルの有する第１の拡散領域とは電気的に接続されると共に、ｎ＋２ｋ−１番目のメモリセルの有する第２の拡散領域とｎ＋２ｋ番目のメモリセルの有する第１の拡散領域とは電気的に接続されており、
前記電気的に接続されたｎ＋２（ｋ−１）番目のメモリセルの有する第２の拡散領域とｎ＋２ｋ−１番目のメモリセルの有する第１の拡散領域に第２の電圧を印加し、かつ、前記ｎ＋２ｋ−１番目のメモリセルの有する第２の拡散領域とｎ＋２（ｋ−１）番目のメモリセルの有する第１の拡散領域に第３の電圧をそれぞれ印加することによって、ｎ＋２（ｋ−１）番目のメモリセルの第１の記憶部及びｎ＋２ｋ−１番目のメモリセルの第２の記憶部を一組として、前記第１の記憶部及び前記第２の記憶部から情報を並列に読み出すことを特徴としている。
【００２８】
また、１実施形態では、
前記半導体記憶装置において、
前記メモリセルアレイにおいて、直列に接続されたｎ番目のメモリセル（ｎは整数）からｍ番目の各メモリセル（ｍは整数、ｎ＜ｍ）において、互いに隣接する前記メモリセルの互いに隣接しない拡散領域に対応する前記第１の記憶部及び前記第２の記憶部から情報を並列に読み出すために、
ｎ＋２（ｋ−１）番目のメモリセル（ｋは、１≦ｋ≦（ｍ−ｎ）／２を満たす任意の正の整数）の有する第２の拡散領域とｎ＋２ｋ−１番目のメモリセルの有する第１の拡散領域とが電気的に接続されると共に、ｎ＋２ｋ−１番目のメモリセルの有する第２の拡散領域とｎ＋２ｋ番目のメモリセルの有する第１の拡散領域とが電気的に接続された状態で、
前記電気的に接続されたｎ＋２（ｋ−１）番目のメモリセルの有する第２の拡散領域とｎ＋２ｋ−１番目のメモリセルの有する第１の拡散領域に第２の電圧を印加し、かつ、前記ｎ＋２ｋ−１番目のメモリセルの有する第２の拡散領域とｎ＋２（ｋ−１）番目のメモリセルの有する第１の拡散領域に第３の電圧を印加して、ｎ＋２（ｋ−１）番目のメモリセルの第１の記憶部及びｎ＋２ｋ−１番目のメモリセルの第２の記憶部を一組として、前記第１の記憶部及び前記第２の記憶部から情報を並列に読み出す読み出し制御装置を備えることを特徴としている。
【００２９】
前記構成によれば、メモリセルを仮想接地アレイ構造により構成しているにも拘わらず、直列に接続された複数のメモリセルトランジスタの間で隣接するメモリセルからのまわりこみ電流の影響を受けることなく並列して読出し動作を行うことができるので、読出し動作時に充放電を行わなければならないビット線の本数を大幅に削減することができて、読出し動作時における半導体記憶装置の消費電力を大幅に削減することができる。しかも、メモリセルを仮想接地アレイ構造にしていることよるメモリセルアレイの面積を抑制できるという効果をそのまま維持できる。
【００３０】
また、本発明の半導体記憶装置の記憶方法は、
前記半導体記憶装置において、
前記メモリセルは、前記ゲート電極に第４の電圧を、前記第１の拡散領域に第５の電圧を、前記第２の拡散領域に第６の電圧を印加することによって、前記第１の記憶部に情報を記憶する一方、前記ゲート電極に第４の電圧を、前記第１の拡散領域に第６の電圧を、前記第２の拡散領域に第５の電圧を印加することによって、前記第２の記憶部に情報を記憶することが可能であって、
前記ゲート電極に第４の電圧を印加し、かつ、前記第１のメモリセルの有する第１の拡散領域及び前記第２のメモリセルの有する第２の拡散領域に前記第５の電圧を印加し、かつ、電気的に接続された前記第１のメモリセルの有する第２の拡散領域及び前記第２のメモリセルの有する第１の拡散領域に第６の電圧を印加することによって、
前記第１のメモリセルの有する第１の記憶部及び前記第２のメモリセルの有する第２の記憶部に同時に同じ情報を記憶させることを特徴としている。
【００３１】
また、１実施形態の半導体記憶装置は、
前記メモリセルは、前記ゲート電極に第４の電圧を、前記第１の拡散領域に第５の電圧を、前記第２の拡散領域に第６の電圧を印加することによって、前記第１の記憶部に情報を記憶する一方、前記ゲート電極に第４の電圧を、前記第１の拡散領域に第６の電圧を、前記第２の拡散領域に第５の電圧を印加することによって、前記第２の記憶部に情報を記憶することが可能であって、
前記ゲート電極に第４の電圧を印加し、かつ、前記第１のメモリセルの有する第１の拡散領域及び前記第２のメモリセルの有する第２の拡散領域に前記第５の電圧を印加し、かつ、電気的に接続された前記第１のメモリセルの有する第２の拡散領域及び前記第２のメモリセルの有する第１の拡散領域に第６の電圧を印加して、前記第１のメモリセルの有する第１の記憶部及び前記第２のメモリセルの有する第２の記憶部に同時に同じ情報を記憶する記憶制御装置を備えることを特徴としている。
【００３２】
また、１実施形態の半導体記憶装置の記憶方法は、
前記メモリセルアレイにおいて、直列に接続されたｎ番目のメモリセル（ｎは整数）からｍ番目の各メモリセル（ｍは整数、ｎ＜ｍ）において、互いに隣接する前記メモリセルの互いに隣接しない拡散領域に対応する前記第１の記憶部及び前記第２の記憶部に、同じ情報を並列に記憶させる記憶方法であって、
ｎ＋２（ｋ−１）番目のメモリセル（ｋは、１≦ｋ≦（ｍ−ｎ）／２を満たす任意の正の整数）の有する第２の拡散領域とｎ＋２ｋ−１番目のメモリセルの有する第１の拡散領域とは電気的に接続されると共に、ｎ＋２ｋ−１番目のメモリセルの有する第２の拡散領域とｎ＋２ｋ番目のメモリセルの有する第１の拡散領域とは電気的に接続されており、
前記電気的に接続されたｎ＋２（ｋ−１）番目のメモリセルの有する第２の拡散領域とｎ＋２ｋ−１番目のメモリセルの有する第１の拡散領域に第５の電圧を印加し、かつ、前記電気的に接続されたｎ＋２ｋ−１番目のメモリセルの有する第２の拡散領域とｎ＋２（ｋ−１）番目のメモリセルの有する第１の拡散領域に第６の電圧をそれぞれ印加することによって、ｎ＋２（ｋ−１）番目のメモリセルの第１の記憶部及びｎ＋２ｋ−１番目のメモリセルの第２の記憶部を一組として、前記第１の記憶部及び前記第２の記憶部に同じ情報を並列に記憶させることを特徴としている。
【００３３】
また、１実施形態の半導体記憶装置では、
前記記憶制御装置は、
前記メモリセルアレイにおいて、直列に接続されたｎ番目のメモリセル（ｎは整数）からｍ番目の各メモリセル（ｍは整数、ｎ＜ｍ）において、互いに隣接する前記メモリセルの互いに隣接しない拡散領域に対応する前記第１の記憶部及び前記第２の記憶部に同じ情報を並列に記憶させるために、
ｎ＋２（ｋ−１）番目のメモリセル（ｋは、１≦ｋ≦（ｍ−ｎ）／２を満たす任意の正の整数）の有する第２の拡散領域とｎ＋２ｋ−１番目のメモリセルの有する第１の拡散領域とが電気的に接続されていると共に、ｎ＋２ｋ−１番目のメモリセルの有する第２の拡散領域とｎ＋２ｋ番目のメモリセルの有する第１の拡散領域とが電気的に接続されている状態で、
前記電気的に接続されたｎ＋２（ｋ−１）番目のメモリセルの有する第２の拡散領域とｎ＋２ｋ−１番目のメモリセルの有する第１の拡散領域に第５の電圧を印加し、かつ、前記電気的に接続されたｎ＋２ｋ−１番目のメモリセルの有する第２の拡散領域とｎ＋２（ｋ−１）番目のメモリセルの有する第１の拡散領域に第６の電圧を印加して、ｎ＋２（ｋ−１）番目のメモリセルの第１の記憶部及びｎ＋２ｋ−１番目のメモリセルの第２の記憶部を一組として、前記第１の記憶部及び前記第２の記憶部に同じ情報を並列に記憶させる
ことを特徴としている。
【００３４】
前記構成よれば、直列に接続された複数のメモリセルトランジスタの間で並列してプログラム動作を行うことができるので、プログラム動作時に充放電を行わなければならないビット線の本数を大幅に削減することができて、プログラム動作時における半導体記憶装置の消費電力を大幅に削減することができる。しかも、メモリセルを仮想接地アレイ構造にしていることよるメモリセルアレイの面積を抑制できるという効果をそのまま維持できる。
【００３５】
また、本発明の半導体記憶装置は、
情報を記憶するためのメモリセルが複数配置された仮想接地アレイ構造のメモリセルアレイ
を備え、
前記メモリセルは、
半導体層と、
ゲート電極と、
前記半導体層と前記ゲート電極との間に設けた複合ゲート絶縁膜と、
前記ゲート電極下に前記複合ゲート絶縁膜を介して配置されたチャネル領域と、
前記チャネル領域の両側に配置されると共に、前記チャネル領域と逆導電型を有する第１及び第２の拡散領域と
を備え、
前記複合ゲート絶縁膜は、
前記ゲート電極と接する第１の絶縁膜と、
前記チャネル領域と接する第３の絶縁膜と、
前記第１の絶縁膜と第３の絶縁膜との間にある第２の絶縁膜と
から構成され、
前記第２の絶縁膜は、
前記第１の拡散領域と前記チャネル領域の境界の上方に位置する第１の記憶部と、
前記第２の拡散領域と前記チャネル領域との境界の上方に位置する第２の記憶部と
を含み、
第１の前記メモリセル及び第２の前記メモリセルは、互いに隣接すると共に、ゲート電極が互いに電気的に接続され、かつ、
前記第１のメモリセルの有する第２の前記拡散領域と、前記第２のメモリセルの有する第１の前記拡散領域とは、互いに隣接すると共に、電気的に接続され、かつ、
前記第１のメモリセルにおける前記第１の記憶部と、前記第２のメモリセルにおける前記第２の記憶部とに同じ情報が記憶されていることを特徴としている。
【００３６】
前記構成によれば、前記第１及び第２メモリセルからの読み出し電流の和を、同じ情報を記憶している前記第１及び第２記憶部からの情報として読み出すことができる。したがって、消去状態とプログラム状態との間の電流差を大きくすることができて、高速かつ信頼性の高い読み出し動作を実現することができる。
【００３７】
また、仮想接地アレイ構造の半導体記憶装置においてより問題となっていた読み出し動作の際のまわりこみ電流の影響を排除することが可能となって、信頼性を向上できる。
【００３８】
また、１実施形態の半導体記憶装置は、
前記第１のメモリセルにおける前記第１の記憶部と、前記第２のメモリセルにおける前記第２の記憶部とに前記同じ情報を記憶させる記憶制御装置を備える。
【００３９】
また、１実施形態の半導体記憶装置は、
前記第１のメモリセルにおける前記第１の記憶部と、前記第２のメモリセルにおける前記第２の記憶部とから、前記同じ情報を同時に読み出す読み出し制御装置を備える。
【００４０】
本発明の電子機器は、上述の半導体記憶装置を備える。
【００４１】
本発明の電子機器は、高速かつ信頼性の高い読み出し動作及びプログラム動作を実現でき、かつ、読み出し動作の際のまわりこみ電流の影響を排除することが可能で、かつ、並列読み出し、並列プログラムが可能で消費電力を大幅に削減でき、かつ、メモリ部と論理回路部の混載プロセスが簡易で安価な前記半導体記憶装置を備えるので、高速で、信頼性が高く、かつ、消費電力が少なくて安価であるという利点を有する。
【発明の効果】
【００４２】
本発明の半導体記憶装置は、仮想接地アレイ構造により問題となっていた読み出し動作の際のまわりこみ電流の影響を排除することが可能で、２つのメモリセルからの読み出し電流の和を読み出すので、消去状態とプログラム状態との間の電流差を大きくすることが可能で、高速で信頼性が高い読み出し動作を実現できる。また、仮想接地アレイ構造であっても、並列読み出し、並列書き込みを実現できて、消費電力を大幅に低減できる。
【発明を実施するための最良の形態】
【００４３】
図１Ａに本発明の半導体記憶装置に含まれるメモリセルの断面図を示す。
【００４４】
図１Ａに示すメモリ素子、つまり、メモリセルは、半導体基板上表面に形成されたＰ型ウェル領域４上にゲート絶縁膜３を介してゲート電極１が形成されている。このゲート電極１の側面には書き換え動作により実際に電荷もしくは分極が保持される記憶部の一例としてのメモリ機能体２ａ及び２ｂを有している。前記ゲート電極１の両側であってＰ型ウェル領域４内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域５ａ及び５ｂが形成されている。拡散領域５ａ及び５ｂは、オフセット構造を有している。すなわち、前記拡散領域５ａ及び５ｂはゲート電極３の下の領域には達しておらず、メモリ機能体２ａ及び２ｂの下のオフセット領域がチャネル領域の一部を構成している。
【００４５】
前記メモリ機能体２ａ及び２ｂにおいて電荷もしくは分極を保持する機能を有する保持膜として、シリコン窒化膜や強誘電膜などを用いることができる。なお、前記メモリ機能体２ａ及び２ｂの構成としては、電荷もしくは分極をより長期間保持するため、前記保持膜の上下がシリコン酸化膜を代表とする絶縁膜で覆われていてもよい。例えば、電荷を保持する機能を有する保持膜としてシリコン窒化膜を用いた場合、メモリ機能体２ａ及び２ｂは、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の三層構造としてもよい。
【００４６】
また、前記メモリ機能体２ａ及び２ｂの別の構成例として、ナノメートルサイズの導電体又は半導体からなる微粒子が絶縁膜中に散点状に分布する構造を有していてもよい。
【００４７】
なお、前記メモリ機能体２ａ及び２ｂは、前記構成に拘るものではなく、電荷もしくは分極を保持する機能を有していれば、他の構成でも構わない。
【００４８】
以下に、図１Ａに示すメモリセルのプログラム（書き込み）動作について説明する。なお、ここでは、メモリ機能体２ａ及び２ｂ全体が電荷を保持する機能を有する場合について説明する。また、プログラム（書き込み）とは、メモリセルがＮチャネル型である場合にはメモリ機能体２ａ、２ｂに電子を注入することを指す。以後、メモリセルはＮチャネル型であるとして説明する。
【００４９】
前記メモリ機能体２ｂに電子を注入してプログラムする（書き込む）ためには、Ｎ型の拡散領域５ａをソース電極、Ｎ型の拡散領域５ｂをドレイン電極とする。例えば、拡散領域５ａ及びＰ型ウェル領域４に第６の電圧の一例としての０Ｖ、拡散領域５ｂに第５の電圧の一例としての＋５Ｖ、ゲート電極１に第４の電圧の一例としての＋５Ｖを印加する。
【００５０】
このような電圧条件によれば、反転層が、拡散領域５ａ（ソース電極）から伸びるが、拡散領域５ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から拡散領域５ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンがメモリ機能体２ｂに注入されることにより書き込みが行なわれる。なお、メモリ機能体２ａ近傍では、ホットエレクトロンが発生しないため、書き込みは行なわれない。
【００５１】
一方、前記メモリ機能体２ａに電子を注入してプログラムするためには、拡散領域５ｂをソース電極に、拡散領域５ａをドレイン電極とする。例えば、拡散領域５ｂ及びＰ型ウェル領域４に０Ｖ、拡散領域５ａに＋５Ｖ、ゲート電極１に＋５Ｖを印加する。
【００５２】
このように、メモリ機能体２ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、メモリ機能体２ａに電子を注入して、プログラム（書き込み）を行なうことができる。
【００５３】
次に、消去動作について説明する。
【００５４】
前記メモリ機能体２ａに記憶された情報を消去するためには、拡散領域５ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域４に０Ｖを印加して、拡散領域５ａとＰ型ウェル領域４とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１付近では、負電圧が印加されたゲート電極１の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域４側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１方向に引きこまれ、その結果、メモリ機能体２ａにホール注入が行なわれる。このようにして、メモリ機能体２ａの消去が行なわれる。このとき拡散領域５ｂには０Ｖを印加すればよい。
【００５５】
前記メモリ機能体２ｂに記憶された情報を消去する場合は、前記において拡散領域５ａと拡散領域５ｂとの電位を入れ替えればよい。
【００５６】
上述のようにして記憶された情報を読み出す方法について、次に説明する。
【００５７】
前記メモリ機能体２ａに記憶された情報を読み出す場合は、拡散領域５ａをソース電極に、拡散領域５ｂをドレイン電極とし、メモリセルを動作させる。例えば、前記拡散領域５ａ及びＰ型ウェル領域４に第２の電圧の一例としての０Ｖ、拡散領域５ｂに第３の電圧の一例としての＋１．８Ｖ、ゲート電極１に第１の電圧の一例としての＋２Ｖを印加する。この際、メモリ機能体２ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、メモリ機能体２ａに電子が蓄積している場合は、メモリ機能体２ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、メモリ機能体２ａの記憶情報を読み出すことができる。このとき、メモリ機能体２ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に大きな影響は与えない。
【００５８】
前記メモリ機能体２ｂに記憶された情報を読み出す場合、拡散領域５ｂをソース電極に、拡散領域５ａをドレイン電極とし、メモリセルを動作させる。例えば、拡散領域５ｂ及びＰ型ウェル領域４に第２の電圧の一例としての０Ｖ、拡散領域５ａに第３の電圧の一例としての＋１．８Ｖ、ゲート電極１に第１の電圧の一例としての＋２Ｖを印加すればよい。
【００５９】
このように、メモリ機能体２ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、メモリ機能体２ｂに記憶された情報の読み出しを行なうことができる。
【００６０】
上述のように、ソース電極とドレイン電極を入れ替えることによって１つのメモリセル当り２ビットの記憶及び読み出しが可能である。
【００６１】
なお、プログラム・消去・読み出しの各動作時に各端子に印加する電圧については、上述の値に拘るものではなく、これ以上でも構わないし、これ以下でも構わない。
【００６２】
図１Ａに示すメモリセルは、代表的な不揮発性メモリである従来のEPROMやフラッシュメモリと比較して、一般的に論理回路に用いられるトランジスタ素子と構造が類似しており、メモリ部と論理回路部との混載プロセスが簡易であるという利点も有している。
【００６３】
また、ゲート絶縁膜の薄膜化が容易であり、微細化が容易であるという利点も有している。
【００６４】
以下、図１Ａに示すメモリセルの回路記号として、図１Ｂに示す記号を用いる。
【００６５】
また、図７Ａは本発明の半導体記憶装置に含まれる別のメモリセルの断面構造を例示している。半導体層としての半導体基板の表面にチャネル領域をなすＰ型ウェル領域６５が形成されている。このメモリセルは、Ｐ型ウェル領域６５上に複合ゲート絶縁膜６８を介して形成されたゲート電極６１を備えている。Ｐ型ウェル領域６５のうちゲート電極６１の両側に相当する領域に、それぞれソース領域又はドレイン領域として機能する一対のＮ型の第１及び第２の拡散領域６６ａ及び６６ｂが形成されている。前記複合ゲート絶縁膜６８は、第１の絶縁膜６２、第２の絶縁膜６３、第３の絶縁膜６４の積層からなっている。前記第１の絶縁膜６２と第３の絶縁膜６４との間に挟まれた第２の絶縁膜６３は、各拡散領域６６ａ、６６ｂに対応する端部にそれぞれ電荷または分極を保持する機能を有する一対の第１及び第２の記憶領域６７ａ及び６７ｂを記憶部の一例として備えている。この第２の絶縁膜６３としては、電荷を保持する機能を有し、かつ、記憶領域６７ａ及び６７ｂ間の干渉がほとんど起こらない膜として、シリコン窒化膜などを用いることができる。なお、前記第２の絶縁膜６３は、前記構成に拘るものではなく、電荷または分極を保持する機能を有し、かつ、両端の記憶領域６７ａ及び６７ｂ間の干渉がほとんど起こらない膜により形成されていればよい。
【００６６】
次に、図７Ａに示すメモリセルのプログラム動作について説明する。
【００６７】
前記記憶領域６７ｂに電子を注入してプログラムするためには、Ｎ型の拡散領域６６ａをソース領域、Ｎ型の拡散領域６６ｂをドレイン領域として扱う。例えば、前記拡散領域６６ａ及びＰ型ウェル領域６５に第６の電圧の一例としての０Ｖ、拡散領域６６ｂに第５の電圧の一例としての＋４．５Ｖ、ゲート電極６１に第４の電圧の一例としての＋９Ｖを印加する。
【００６８】
このような電圧条件によれば、Ｐ型ウェル領域６５内に形成されたチャネル領域の拡散領域との境界領域において、ホットエレクトロンが発生し、このホットエレクトロンが記憶領域６７ｂに注入されることにより書き込みが行なわれる。なお、記憶領域６７ａ近傍では、ホットエレクトロンが発生しないため、書き込みは行なわれない。
【００６９】
一方、前記記憶領域６７ａに電子を注入してプログラムするためには、拡散領域６６ｂをソース領域、拡散領域６６ａをドレイン領域として扱う。例えば、拡散領域６６ｂ及びＰ型ウェル領域６５に第６の電圧の一例としての０Ｖ、拡散領域６６ａに第５の電圧の一例としての＋４．５Ｖ、ゲート電極６１に第４の電圧の一例としての＋９Ｖを印加する。
【００７０】
このように、前記記憶領域６７ｂに電子を注入する場合に対して拡散領域（ソース／ドレイン領域）６６ａ、６６ｂに対する印加電圧を入れ替えることにより、記憶領域６７ａに電子を注入して、プログラムを行なうことができる。
【００７１】
次に、消去動作について説明する。
【００７２】
前記記憶領域６７ａに記憶された情報を消去するためには、拡散領域６６ａに正電圧（例えば、＋５．５Ｖ）、Ｐ型ウェル領域６５に０Ｖを印加して、拡散領域６６ａとＰ型ウェル領域６５とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極６１に負電圧（例えば、−８Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極６１付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域６５側にホットホールが発生する。このホットホールが負の電位をもつゲート電極６１方向に引きこまれ、その結果、記憶領域６７ａにホール注入が行なわれる。このようにして、記憶領域６７ａの消去が行なわれる。このとき拡散領域６７ｂには０Ｖを印加すればよい。
【００７３】
前記記憶領域６７ｂに記憶された情報を消去する場合は、前記において拡散領域６６ａと拡散領域６６ｂとの電位を入れ替えればよい。
【００７４】
上述のようにして記憶された情報を読み出す方法について、次に説明する。
【００７５】
前記記憶領域６７ａに記憶された情報を読み出す場合は、拡散領域６６ａをソース領域、拡散領域６６ｂをドレイン領域として扱う。例えば、拡散領域６６ａ及びＰ型ウェル領域６５に第２の電圧の一例としての０Ｖ、拡散領域６６ｂに第３の電圧の一例としての＋１．２Ｖ、ゲート電極６１に第１の電圧の一例としての＋３．５Ｖを印加する。この際、記憶領域６７ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１の記憶領域６７ａに電子が蓄積している場合は、記憶領域６７ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、記憶領域６７ａの記憶情報を読み出すことができる。
【００７６】
前記記憶領域６７ｂに記憶された情報を読み出す場合、拡散領域６６ｂをソース領域、拡散領域６６ａをドレイン領域として扱う。例えば、拡散領域６６ｂ及びＰ型ウェル領域６５に第２の電圧の一例としての０Ｖ、拡散領域６６ａに第３の電圧の一例としての＋１．２Ｖ、ゲート電極６１に第１の電圧の一例としての＋３．５Ｖを印加すればよい。
【００７７】
このように、前記記憶領域６７ａに記憶された情報を読み出す場合に対して拡散領域（ソース／ドレイン領域）６６ａ、６６ｂに対する印加電圧を入れ替えることにより、記憶領域２７ｂに記憶された情報の読み出しを行なうことができる。
【００７８】
上述のように、一対の拡散領域６６ａ、６６ｂに対する印加電圧を入れ替えることによって１つのメモリセル当り２ビットの記憶及び読み出しが可能である。
【００７９】
図７Ａに示すメモリセルは、記憶領域６７ａ及び６７ｂがチャネル領域をなすＰ型ウェル領域６５のすぐ上に形成されているため、記憶領域６７ａ及び６７ｂに蓄えられた電荷の多寡よる電流差が大きく、かつ、書き込み・消去の速度も速い。また、記憶領域６７ａ及び６７ｂが形成される絶縁膜６３の形状がシンプルであり、記憶領域が形成される絶縁膜の製造ばらつきに起因する素子特性のばらつきも少ない。
【００８０】
なお、図７Ａに示すメモリセルを表すために、図７Ｂに示す回路記号を用いることができる。
【００８１】
なお、上述の図１Ａ、図７Ａに示すメモリセルのプログラム・消去・読み出しの各動作時に各端子に印加する電圧については、上述の値に拘るものではなく、これ以上でも構わないし、これ以下でも構わない。
【００８２】
以下の実施の形態で示す半導体記憶装置の回路構成において、半導体記憶装置のメモリセルは、図１Ａに示した構造を有する素子を用いており、回路記号としては、図１Ｂに示した回路記号を用いて表しているが、図１Ａに示すメモリセルに拘らず、図７Ａに示すメモリセルを用いてもよい。図１Ａにメモリセルと図７Ａに示すメモリセルとは、書き込み・消去・読み出しの方法が類似しており、ゲート電極１１をゲート電極６１に、拡散領域１５ａを拡散領域６６ａに、拡散領域１５ｂを拡散領域６６ｂにそれぞれ置換え、各動作時に印加する電圧を最適化することによって、図１Ａに示すメモリセルを図７Ａに示すメモリセルに容易に置き換えることが可能となる。したがって、以下の半導体記憶装置において、図１Ａのメモリセルに代えて、図７Ａのメモリセルを使用しても、同様の作用、効果を奏する。
【００８３】
（実施の形態１）
図２は、本発明の半導体記憶装置の実施の形態１を示す。
【００８４】
メモリセルアレイ１７ｍａを構成するメモリセル１７ｍ１、１７ｍ２、１７ｍ３、…、１７ｍ８は、カラムセレクタ１６ｍ１、１６ｍ２、１６ｍ３、…、１６ｍ９、１５ｍを通じてセンスアンプ１２に接続されている。一方、リファレンスセルアレイ１７ｒａを構成するリファレンスセル１７ｒもカラムセレクタ１６ｒ１、１６ｒ２、１５ｒを通じてセンスアンプ１２に接続されている。前記センスアンプ１２では、メモリセル１７ｍ１、１７ｍ２、１７ｍ３、…、１７ｍ８からの出力１３ｍとリファレンスセル１７ｒからの出力１３ｒとが比較され、その結果、メモリセル１７ｍ１、１７ｍ２、１７ｍ３、…、１７ｍ８に記憶された情報が読み出される。
【００８５】
なお、１４ｍ、１４ｒは、読み出し時に負荷抵抗として働く電界効果型トランジスタ（ＦＥＴ）であり、１９ｍ１、１９ｍ２、１９ｍ３、…、１９ｍ９、１９ｒ１、１９ｒ２はビット線であり、１８ｍ１、１８ｍ２、１８ｍ３、１８ｒ１、１８ｒ２はワード線である。
【００８６】
本実施の形態１の半導体記憶装置は、メモリセル１７ｍ１、１７ｍ２、…、１７ｍ８及びリファレンスセル１７ｒが、共に、図１Ａに示す構造を有している。
【００８７】
本実施の形態１の半導体記憶装置は、ビット線１９ｍ２、１９ｍ３、…、１９ｍ８を共有する隣接した各２つのメモリセル１７ｍ１、１７ｍ２；１７ｍ２、１７ｍ３；１７ｍ３、１７ｍ４；１７ｍ４、１７ｍ５；１７ｍ５、１７ｍ６；１７ｍ６、１７ｍ７；１７ｍ７、１７ｍ８において、前記ビット線１９ｍ１、１９ｍ２、１９ｍ３、…、１９ｍ８の各々に電気的に接続された拡散領域の上方に位置する２つのメモリ機能体ｍ１ｌ、ｍ２ｒ；ｍ２ｌ、ｍ３ｒ；ｍ３ｌ、ｍ４ｒ；ｍ４ｌ、ｍ５ｒ；ｍ５ｌ、ｍ６ｒ；ｍ６ｌ、ｍ７ｒ；ｍ７ｌ、ｍ８ｒとはゲート電極を介して反対側に位置する２つのメモリ機能体ｍ１ｒ、ｍ２ｌ；ｍ２ｒ、ｍ３ｌ；ｍ３ｒ、ｍ４ｌ；ｍ４ｒ、ｍ５ｌ；ｍ５ｒ、ｍ６ｌ；ｍ６ｒ、ｍ７ｌ；ｍ７ｒ、ｍ８ｌに同じ情報が記憶されている。
【００８８】
例えば、メモリセルアレイ１７ｍａにおいて、ビット線１９ｍ６を共有する第１のメモリセルとしてのメモリセル１７ｍ５及び第２のメモリセルとしてのメモリセル１７ｍ６から情報を読み出す場合について、以下に説明する。
【００８９】
読み出される情報は、前記メモリセル１７ｍ５及び１７ｍ６のメモリ機能体ｍ５ｒ及びｍ６ｌに同じ状態で記憶されている。即ち、前記メモリ機能体ｍ５ｒがプログラム状態であるならば、メモリ機能体ｍ６ｌもプログラム状態（書き込み状態）であって、メモリ機能体ｍ５ｒが消去状態であるならば、メモリ機能体ｍ６ｌも消去状態である。
【００９０】
前記メモリセル１７ｍ５及び１７ｍ６のメモリ機能体ｍ５ｒ及びｍ６ｌの上述の状態は、図示しない記憶制御装置によって、前記メモリセル１７ｍ５及び１７ｍ６に、図１Ａに関して既述したような電圧を印可して行う。
【００９１】
読み出し動作においては、図示しない読み出し制御装置によって、ワード線１８ｍ２に３Ｖを印加し、ビット線１９ｍ５及び１９ｍ７を接地し、ビット線１９ｍ６に１．２Ｖを印加することによって、メモリセル１７ｍ５及び１７ｍ６からの電流の和がビット線１９ｍ６に出力される。
【００９２】
このように、前記ビット線１９ｍ５及び１９ｍ７を接地し、メモリセル１７ｍ５及び１７ｍ６からの電流の和がビット線１９ｍ６に出力されるので、読み出し動作の際のまわりこみ電流の影響を排除することができ、かつ、同じ情報を記憶している２つのメモリセル１７ｍ５及び１７ｍ６からの読み出し電流の和を読み出すので、消去状態とプログラム状態との間の電流差を大きくすることができて、従来と比較して高速かつ信頼性の高い読み出し動作を実現することができる。
【００９３】
一方、リファレンスセルアレイ１７ｒａにおけるリファレンスセル１７ｒも、前記読み出し制御装置によって、ワード線１８ｒ２をＨ（ハイ）レベルとし、ビット線１９ｒ１及び１９ｒ２のいずれか一方を接地し、いずれか他方に１．２Ｖを加えることによって、リファレンスセル１７ｒから電流が出力される。
【００９４】
なお、読み出し動作時にリファレンスセル１７ｒに接続されるビット線１９ｒ１及び１９ｒ２へ印加する電圧は、必要に応じて入れ替えても構わないし、固定しても構わない。
【００９５】
しかしながら、読み出し時に参照するリファレンスセル１７ｒのメモリ機能体ｒ１ｒまたはｒ１ｌとゲート電極を介して反対側のメモリ機能体ｒ１ｌまたはｒ１ｒにごくわずかながらホットエレクトロンが注入される、所謂、リードディスターブの影響を抑制する必要がある場合には、ビット線１９ｒ１及び１９ｒ２へ印加する電圧は、固定することが好ましい。
【００９６】
また、前記ビット線１９ｒ１及び１９ｒ２へ印加する電圧を固定する場合でも、リファレンスセル１７ｒからセンスアンプ１２に至るまでのカラムセレクタ１６ｒ１または１６ｒ２、及び、１５ｒの段数をメモリセル１７ｍ５及び１７ｍ６からセンスアンプ１２に至るまでのカラムセレクタ１６ｍ６、１５ｍの段数と等しくすることが好ましい。
【００９７】
このようにすると、前記カラムセレクタ１６ｒ１または１６ｒ２、及び、１５ｒ；１６ｍ６、１５ｍのオン抵抗に起因する電圧低下の影響を略等しくすることができる。
【００９８】
また、前記リファレンスセル１７ｒからカラムセレクタ１６ｒ１または１６ｒ２までの距離とメモリセル１７ｍ５及び１７ｍ６からカラムセレクタ１６ｍ６までの距離が略等しいことが好ましい。
【００９９】
このようにすると、ビット線１９ｍ６；１９ｒ１または１９ｒ２の配線抵抗に伴う、ビット線１９ｍ６；１９ｒ１または１９ｒ２の電圧低下の影響を略等しくすることができる。
【０１００】
前記メモリセル１７ｍ１、１７ｍ１、１７ｍ３、…、１７ｍ８及びリファレンスセル１７ｒの出力レベルについて、図４を用いて説明する。
【０１０１】
図４は、前記メモリセル１７ｍ１、１７ｍ１、１７ｍ３、…、１７ｍ８の各１つのメモリ機能体ｍ１ｒ、ｍ１ｌ、ｍ２ｒ、ｍ２ｌ、ｍ３ｒ、ｍ３ｌ、…、ｍ８ｒ、ｍ８ｌに１ビットが記憶されている場合の出力レベル、すなわち、読み出された電流レベルを示している。
【０１０２】
３１及び３２は、図２において、読み出される２つのメモリセル１７ｍ１、１７ｍ２；１７ｍ２、１７ｍ３；１７ｍ３、１７ｍ４；１７ｍ４、１７ｍ５；１７ｍ５、１７ｍ６；１７ｍ６、１７ｍ７；１７ｍ７、１７ｍ８の読み出される側のメモリ機能体ｍ１ｒ、ｍ２ｌ；ｍ２ｒ、ｍ３ｌ；ｍ３ｒ、ｍ４ｌ；ｍ４ｒ、ｍ５ｌ；ｍ５ｒ、ｍ６ｌ；ｍ６ｒ、ｍ７ｌ；ｍ７ｒ、ｍ８ｌが共にプログラム状態である場合、即ち、「０」の情報が記憶されている場合の２つのメモリセル１７ｍ１、１７ｍ２；１７ｍ２、１７ｍ３；１７ｍ３、１７ｍ４；１７ｍ４、１７ｍ５；１７ｍ５、１７ｍ６；１７ｍ６、１７ｍ７；１７ｍ７、１７ｍ８の電流の和の分布を示しており、さらに、３１は、読み出される２つのメモリセル１７ｍ１、１７ｍ２；１７ｍ２、１７ｍ３；１７ｍ３、１７ｍ４；１７ｍ４、１７ｍ５；１７ｍ５、１７ｍ６；１７ｍ６、１７ｍ７；１７ｍ７、１７ｍ８の読み出される側のメモリ機能体ｍ１ｒ、ｍ２ｌ；ｍ２ｒ、ｍ３ｌ；ｍ３ｒ、ｍ４ｌ；ｍ４ｒ、ｍ５ｌ；ｍ５ｒ、ｍ６ｌ；ｍ６ｒ、ｍ７ｌ；ｍ７ｒ、ｍ８ｌとはゲート電極を介して反対側のメモリ機能体ｍ１ｌ、ｍ２ｒ；ｍ２ｌ、ｍ３ｒ；ｍ３ｌ、ｍ４ｒ；ｍ４ｌ、ｍ５ｒ；ｍ５ｌ、ｍ６ｒ；ｍ６ｌ、ｍ７ｒ；ｍ７ｌ、ｍ８ｒが共にプログラム状態である場合、３２は、読み出される２つのメモリセル１７ｍ１、１７ｍ２；１７ｍ２、１７ｍ３；１７ｍ３、１７ｍ４；１７ｍ４、１７ｍ５；１７ｍ５、１７ｍ６；１７ｍ６、１７ｍ７；１７ｍ７、１７ｍ８の読み出される側のメモリ機能体ｍ１ｒ、ｍ２ｌ；ｍ２ｒ、ｍ３ｌ；ｍ３ｒ、ｍ４ｌ；ｍ４ｒ、ｍ５ｌ；ｍ５ｒ、ｍ６ｌ；ｍ６ｒ、ｍ７ｌ；ｍ７ｒ、ｍ８ｌとはゲート電極を介して反対側のメモリ機能体ｍ１ｌ、ｍ２ｒ；ｍ２ｌ、ｍ３ｒ；ｍ３ｌ、ｍ４ｒ；ｍ４ｌ、ｍ５ｒ；ｍ５ｌ、ｍ６ｒ；ｍ６ｌ、ｍ７ｒ；ｍ７ｌ、ｍ８ｒが共に消去状態である場合の２つのメモリセル１７ｍ１、１７ｍ２；１７ｍ２、１７ｍ３；１７ｍ３、１７ｍ４；１７ｍ４、１７ｍ５；１７ｍ５、１７ｍ６；１７ｍ６、１７ｍ７；１７ｍ７、１７ｍ８の電流の和の分布を示している。
【０１０３】
また、３３及び３４は、読み出される２つのメモリセル１７ｍ１、１７ｍ２；１７ｍ２、１７ｍ３；１７ｍ３、１７ｍ４；１７ｍ４、１７ｍ５；１７ｍ５、１７ｍ６；１７ｍ６、１７ｍ７；１７ｍ７、１７ｍ８の読み出される側のメモリ機能体ｍ１ｒ、ｍ２ｌ；ｍ２ｒ、ｍ３ｌ；ｍ３ｒ、ｍ４ｌ；ｍ４ｒ、ｍ５ｌ；ｍ５ｒ、ｍ６ｌ；ｍ６ｒ、ｍ７ｌ；ｍ７ｒ、ｍ８ｌが共に消去された状態である場合、即ち、「１」の情報が記憶されている場合の２つのメモリセル１７ｍ１、１７ｍ２；１７ｍ２、１７ｍ３；１７ｍ３、１７ｍ４；１７ｍ４、１７ｍ５；１７ｍ５、１７ｍ６；１７ｍ６、１７ｍ７；１７ｍ７、１７ｍ８の電流の和の分布を示しており、さらに、３３は、読み出される２つのメモリセル１７ｍ１、１７ｍ２；１７ｍ２、１７ｍ３；１７ｍ３、１７ｍ４；１７ｍ４、１７ｍ５；１７ｍ５、１７ｍ６；１７ｍ６、１７ｍ７；１７ｍ７、１７ｍ８の読み出される側のメモリ機能体ｍ１ｒ、ｍ２ｌ；ｍ２ｒ、ｍ３ｌ；ｍ３ｒ、ｍ４ｌ；ｍ４ｒ、ｍ５ｌ；ｍ５ｒ、ｍ６ｌ；ｍ６ｒ、ｍ７ｌ；ｍ７ｒ、ｍ８ｌとはゲート電極を介して反対側のメモリ機能体ｍ１ｌ、ｍ２ｒ；ｍ２ｌ、ｍ３ｒ；ｍ３ｌ、ｍ４ｒ；ｍ４ｌ、ｍ５ｒ；ｍ５ｌ、ｍ６ｒ；ｍ６ｌ、ｍ７ｒ；ｍ７ｌ、ｍ８ｒが共にプログラム状態である場合、３４は、読み出される２つのメモリセル１７ｍ１、１７ｍ２；１７ｍ２、１７ｍ３；１７ｍ３、１７ｍ４；１７ｍ４、１７ｍ５；１７ｍ５、１７ｍ６；１７ｍ６、１７ｍ７；１７ｍ７、１７ｍ８の読み出される側のメモリ機能体ｍ１ｒ、ｍ２ｌ；ｍ２ｒ、ｍ３ｌ；ｍ３ｒ、ｍ４ｌ；ｍ４ｒ、ｍ５ｌ；ｍ５ｒ、ｍ６ｌ；ｍ６ｒ、ｍ７ｌ；ｍ７ｒ、ｍ８ｌとはゲート電極を介して反対側のメモリ機能体ｍ１ｌ、ｍ２ｒ；ｍ２ｌ、ｍ３ｒ；ｍ３ｌ、ｍ４ｒ；ｍ４ｌ、ｍ５ｒ；ｍ５ｌ、ｍ６ｒ；ｍ６ｌ、ｍ７ｒ；ｍ７ｌ、ｍ８ｒが共に消去状態である場合の２つのメモリセル１７ｍ１、１７ｍ２；１７ｍ２、１７ｍ３；１７ｍ３、１７ｍ４；１７ｍ４、１７ｍ５；１７ｍ５、１７ｍ６；１７ｍ６、１７ｍ７；１７ｍ７、１７ｍ８の電流の和の分布を示している。
【０１０４】
また、前記メモリセル１７ｍ１、１７ｍ１、１７ｍ３、…、１７ｍ８のメモリ機能体ｍ１ｒ、ｍ１ｌ、ｍ２ｒ、ｍ２ｌ、ｍ３ｒ、ｍ３ｌ、…、ｍ８ｒ、ｍ８ｌが正常にプログラムされていると判定する基準レベルをプログラムレベル３５、正常に消去されていると判定する基準レベルを消去レベル３６と定義する。また、プログラムレベル３５と消去レベル３６との中間の電流レベルを中間レベル３７と定義する。
【０１０５】
前記メモリセル１７ｍ１、１７ｍ１、１７ｍ３、…、１７ｍ８から読み出された電流レベルによりメモリセル１７ｍ１、１７ｍ１、１７ｍ３、…、１７ｍ８に記憶された情報を読み出す際にセンスアンプ１２において参照されるリファレンスレベルは、中間レベル３７に近ければ近いほど、メモリセル１７ｍ１、１７ｍ１、１７ｍ３、…、１７ｍ８から読み出された電流レベルに対する電流マージンが増大する。
【０１０６】
前記メモリセル１７ｍ１、１７ｍ１、１７ｍ３、…、１７ｍ８の読み出されるメモリ機能体ｍ１ｒ、ｍ１ｌ、ｍ２ｒ、ｍ２ｌ、ｍ３ｒ、ｍ３ｌ、…、ｍ８ｒ、ｍ８ｌの消去状態における電流がプログラム状態における電流に比べて十分に大きい場合、中間レベルは、消去状態における電流の略半分、即ち、一つのリファレンスセル１７ｒの消去状態における電流値となる。したがって、リファレンスセル１７ｒの参照されるメモリ機能体ｒ１ｒまたはｒ１ｌを消去状態とすることによって、高速な読み出し動作が容易に実現することになる。
【０１０７】
このとき、前記リファレンスセル１７ｒの参照されるメモリ機能体ｒ１ｒまたはｒ１ｌとゲート電極を介して反対側のメモリ機能体ｒ１ｌまたはｒ１ｒは、プログラム状態であることが好ましい。
【０１０８】
このようにすると、前記参照されるメモリ機能体ｒ１ｒまたはｒ１ｌとゲート電極を介して反対側のメモリ機能体ｒ１ｌまたはｒ１ｒの記憶状態を考慮に入れた、より精度の高い読み出し動作を実現することが可能となる。換言すると、前記反対側のメモリ機能体ｒ１ｌまたはｒ１ｒがプログラム状態であるため、参照されるメモリ機能体ｒ１ｒまたはｒ１ｌのリファレンスレベルは、メモリセルのワーストケースと同様の記憶状態となっている。読み出し動作の性能は、ワーストケースにおいてリファレンスセルから流れる電流とメモリセルから流れる電流との電流差によって決定するが、リファレンスセルをメモリセルのプログラム状態及び消去状態におけるそれぞれのワーストケースと同様の記憶状態とすることによって、印加電圧や周囲温度などの変動に対しても、ワーストケースにおいてリファレンスセルから流れる電流とメモリセルから流れる電流との電流差に大きな変化が生じず、より精度の高い読み出し動作を実現することができるのである。
【０１０９】
一方、前記メモリセル１７ｍ１、１７ｍ１、１７ｍ３、…、１７ｍ８のプログラム状態における電流が消去状態における電流と比べて無視できない程度大きい場合、消去状態における電流の略半分よりも大きな電流値をリファレンスレベルに設定する必要が生じる。
【０１１０】
この場合、前記リファレンスセル１７ｒに接続されたワード線１８ｒ２に印加する電圧として、メモリセル１７ｍ１、１７ｍ１、１７ｍ３、…、１７ｍ８に印加する電圧よりも高い電圧を図示しない読み出し制御装置によって与えることによって、容易に実現することが可能となる。
【０１１１】
このように、２つのメモリセル１７ｍ５、１７ｍ６から読み出された電流の和と１つのリファレンスセル１７ｒの電流とを比較することによって、簡易な構成で十分に読み出し時の電流マージンを確保した、高速な読み出し動作を実現することが可能となる。
【０１１２】
しかも、２つのメモリセル１７ｍ５、１７ｍ６から読み出された電流の和を１つのビット線１９ｍ６から読み出すことによって、メモリセル１７ｍ１、１７ｍ１、１７ｍ３、…、１７ｍ８が仮想接地アレイ構造により構成されていても、読み出し動作時にまわりこみ電流などをはじめとする情報を読み出すメモリセル以外の影響を排除することが可能となる。
【０１１３】
また、メモリセルとして、図１Ａに示す１つのメモリ素子で２ビット記憶可能で、かつ、微細化が容易なメモリセルを用いることによって、２つのメモリセルで１ビットの情報を読出す場合に問題となる記憶密度の低下の問題も克服することが可能となる。
【０１１４】
なお、例えば、前記メモリセルのメモリ機能体にプログラムする方法として、２つのメモリ機能体を２回に分けてプログラムすることも可能であるが、並列に２つのメモリ機能体をプログラムすることがより好ましい。
【０１１５】
以下、それぞれのプログラム方法について説明する。
【０１１６】
例えば、２つのメモリ機能体ｍ１ｒ、ｍ２ｌ；ｍ２ｒ、ｍ３ｌ；ｍ３ｒ、ｍ４ｌ；ｍ４ｒ、ｍ５ｌ；ｍ５ｒ、ｍ６ｌ；ｍ６ｒ、ｍ７ｌ；ｍ７ｒ、ｍ８ｌを２回に分けてプログラムする場合、まず、メモリ機能体ｍ１ｒ；ｍ２ｒ；ｍ３ｒ；ｍ４ｒ；ｍ５ｒ；ｍ６ｒ；ｍ７ｒをそれぞれプログラムするため、ワード線１８ｍ２に５Ｖを印加し、かつ、ビット線１９ｍ１；１９ｍ１、１９ｍ２；１９ｍ１〜１９ｍ３；１９ｍ１〜１９ｍ４；１９ｍ１〜１９ｍ５；１９ｍ１〜１９ｍ６；１９ｍ１〜１９ｍ７にそれぞれ５Ｖを印加し、ビット線１９ｍ２〜１９ｍ９；１９ｍ３〜１９ｍ９；１９ｍ４〜１９ｍ９；１９ｍ５〜１９ｍ９；１９ｍ６〜１９ｍ９；１９ｍ７〜１９ｍ９；１９ｍ８、１９ｍ９にそれぞれ０Ｖを印加する。
【０１１７】
次に、メモリ機能体ｍ２ｌ；ｍ３ｌ；ｍ４ｌ；ｍ５ｌ；ｍ６ｌ；ｍ７ｌ；ｍ８ｌをそれぞれプログラムするため、ワード線１８ｍ２に５Ｖを印加し、かつ、ビット線１９ｍ３〜１９ｍ９；１９ｍ４〜１９ｍ９；１９ｍ５〜１９ｍ９；１９ｍ６〜１９ｍ９；１９ｍ７〜１９ｍ９；１９ｍ８、１９ｍ９；１９ｍ９にそれぞれ５Ｖを印加し、ビット線１９ｍ１、１９ｍ２；１９ｍ１〜１９ｍ３；１９ｍ１〜１９ｍ４；１９ｍ１〜１９ｍ５；１９ｍ１〜１９ｍ６；１９ｍ１〜１９ｍ７；１９ｍ１〜１９ｍ８にそれぞれ０Ｖを印加する。
【０１１８】
これに対し、２つのメモリ機能体ｍ１ｒ、ｍ２ｌ；ｍ２ｒ、ｍ３ｌ；ｍ３ｒ、ｍ４ｌ；ｍ４ｒ、ｍ５ｌ；ｍ５ｒ、ｍ６ｌ；ｍ６ｒ、ｍ７ｌ；ｍ７ｒ、ｍ８ｌを並列にプログラムする場合、ワード線１８ｍ２に第４の電圧の一例としての５Ｖを印加し、かつ、ビット線１９ｍ１、１９ｍ３〜１９ｍ９；１９ｍ１、１９ｍ２、１９ｍ４〜１９ｍ９；１９ｍ１〜１９ｍ３、１９ｍ５〜１９ｍ９；１９ｍ１〜１９ｍ４、１９ｍ６〜１９ｍ９；１９ｍ１〜１９ｍ５、１９ｍ７〜１９ｍ９；１９ｍ１〜１９ｍ６、１９ｍ８、１９ｍ９；１９ｍ１〜１９ｍ７、１９ｍ９にそれぞれ第５の電圧の一例としての５Ｖを印加し、ビット線１９ｍ２；１９ｍ３；１９ｍ４；１９ｍ５；１９ｍ６；１９ｍ７；１９ｍ８にそらぞれ第６の電圧の一例としての０Ｖを印加する。
【０１１９】
２つのメモリ機能体を並列にプログラムする前記方法によれば、従来よりもプログラム時間が大幅に短縮されるため、データの書換えに要する時間が大幅に短縮される。
【０１２０】
なお、本実施の形態において、直列に接続されたメモリセル１７ｍ１、１７ｍ２、１７ｍ３、…、１７ｍ８において、メモリ機能体ｍ１ｌ及びｍ８ｒを除く全てのメモリ機能体を情報を記憶する領域として使用したが、必ずしも前記全てのメモリ機能体を利用する必要は無く、前記メモリ機能体の一部のみを情報を記憶する領域としても用いても良い。
【０１２１】
（実施の形態２）
図３は、本発明の半導体記憶装置の実施の形態２を示す。
【０１２２】
メモリセルアレイ２７ｍａを構成するメモリセル２７ｍ１、２７ｍ２、２７ｍ３、…、２７ｍ８は、カラムセレクタ２６ｍ１、２６ｍ２、２６ｍ３、…、２６ｍ９、２５ｍを通じてセンスアンプ２２に接続されている。一方、リファレンスセルアレイ２７ｒａ１及び２７ｒａ２をそれぞれ構成するリファレンスセル２７ｒ１、２７ｒ２もカラムセレクタ２６ｒ１１、２６ｒ１２、２５ｒ１；２６ｒ２１、２６ｒ２２、２５ｒ２を通じてセンスアンプ２２に接続されている。センスアンプ２２では、メモリセル２７ｍ１、２７ｍ２、２７ｍ３、…、２７ｍ８からの出力２３ｍとリファレンスセル２７ｒ１、２７ｒ２からの出力２３ｒ１及び２３ｒ２とが比較され、その結果、メモリセル２７ｍ１、２７ｍ２、２７ｍ３、…、２７ｍ８に記憶された情報が読み出される。
【０１２３】
なお、２４ｍ、２４ｒ１、２４ｒ２は、読み出し時に負荷抵抗として働く電界効果型トランジスタであり、２９ｍ１、２９ｍ２、２９ｍ３、…、２９ｍ９、２９ｒ１１、２９ｒ１２、２９ｒ２１、２９ｒ２２はビット線であり、２８ｍ１、２８ｍ２、２８ｍ３、２８ｒ１１、２８ｒ１２、２８ｒ１３、２８ｒ２１、２８ｒ２２、２８ｒ２３はワード線である。
【０１２４】
本実施の形態２の半導体記憶装置も、メモリセル２７ｍ１、２７ｍ２、２７ｍ３、…、２７ｍ８及びリファレンスセル２７ｒ１、２７ｒ２が、共に、図１Ａに示す構造を有している。
【０１２５】
本実施の形態２における半導体記憶装置は、実施の形態１と同様に、仮想接地アレイ構造により構成されるメモリセルアレイ２７ｍａ内のビット線２９ｍ２、２９ｍ２、２９ｍ３、…、２９ｍ８を共有する隣接した各２つのメモリセル２７ｍ１、２７ｍ２；２７ｍ２、２７ｍ３；２７ｍ３、２７ｍ４；２７ｍ４、２７ｍ５；２７ｍ５、２７ｍ６；２７ｍ６、２７ｍ７；２７ｍ７、２７ｍ８において、前記ビット線２９ｍ２、２９ｍ２、２９ｍ３、…、２９ｍ８の各々に電気的に接続された拡散領域の上方に位置するメモリ機能体ｍ１ｌ、ｍ２ｒ；ｍ２ｌ、ｍ３ｒ；ｍ３ｌ、ｍ４ｒ；ｍ４ｌ、ｍ５ｒ；ｍ５ｌ、ｍ６ｒ；ｍ６ｌ、ｍ７ｒ；ｍ７ｌ、ｍ８ｒとはゲート電極を介して反対側に位置する２つのメモリ機能体ｍ１ｒ、ｍ２ｌ；ｍ２ｒ、ｍ３ｌ；ｍ３ｒ、ｍ４ｌ；ｍ４ｒ、ｍ５ｌ；ｍ５ｒ、ｍ６ｌ；ｍ６ｒ、ｍ７ｌ；ｍ７ｒ、ｍ８ｌに同じ情報が記憶されている。この同じ情報の記憶は、実施の形態１と同様に、図示しない記憶制御装置によって行われる。
【０１２６】
但し、図３に示す半導体記憶装置においては、図２に示す半導体記憶装置とは違って、リファレンスセルアレイとして、消去状態にあるリファレンスセル（第１のリファレンスセル）２７ｒ１を参照するためのリファレンスセルアレイ２７ｒａ１だけでなく、プログラム状態にあるリファレンスセル（第２のリファレンスセル）２７ｒ２を参照するためのリファレンスセルアレイ２７ｒａ２を備えている。
【０１２７】
前記構成によれば、実施の形態１の半導体記憶装置と比較して回路面積が大きくなるものの、メモリセル２７ｍ１、２７ｍ２、２７ｍ３、…、２７ｍ８のプログラム状態における電流が消去状態における電流と比べて無視できない程度大きい場合において、図２の実施の形態１に示すようにリファレンスセル１７ｒのゲート電極に印加する電圧を上げるなどして、リファレンスセル１７ｒからの出力される電流を調整する必要がなく、メモリセルアレイ２７ｍａを構成するメモリセル２７ｍ１、２７ｍ２、２７ｍ３、…、２７ｍ８の一つの記憶状態と同じ記憶状態、同じ電位でメモリセル２７ｍ１、２７ｍ２、２７ｍ３、…、２７ｍ８からの出力とリファレンスセル２７ｒ１，２７ｒ２からの出力とを比較することが可能である。したがって、印加電圧や温度などの変動に対して、メモリセル２７ｍ１、２７ｍ２、２７ｍ３、…、２７ｍ８及びリファレンスセル２７ｒ１，２７ｒ２が同じ傾向で変動するので、より信頼性の高い読み出し動作を実現することが可能となる。
【０１２８】
なお、消去状態が参照されるリファレンスセル２７ｒ１において参照されるメモリ機能体ｒ１ｒまたはｒ１ｌとはゲート電極を介して反対側のメモリ機能体ｒ１ｌまたはｒ１ｒは、プログラム状態であることが好ましい。
【０１２９】
このようにすると、前記参照されるメモリ機能体ｒ１ｒまたはｒ１ｌとゲート電極を介して反対側のメモリ機能体ｒ１ｌまたはｒ１ｒの記憶状態を考慮に入れた、より精度の高い読み出し動作を実現することが可能となる。換言すると、前記反対側のメモリ機能体ｒ１ｌまたはｒ１ｒがプログラム状態であるため、参照されるメモリ機能体ｒ１ｒまたはｒ１ｌのリファレンスレベルは、メモリセルのワーストケースと同様の記憶状態となっている。読み出し動作の性能は、ワーストケースにおいてリファレンスセルから流れる電流とメモリセルから流れる電流との電流差によって決定するが、リファレンスセルをメモリセルのプログラム状態及び消去状態におけるそれぞれのワーストケースと同様の記憶状態とすることによって、印加電圧や周囲温度などの変動に対しても、ワーストケースにおいてリファレンスセルから流れる電流とメモリセルから流れる電流との電流差に大きな変化が生じず、より精度の高い読み出し動作を実現することができるのである。
【０１３０】
また、プログラム状態が参照されるリファレンスセル２７ｒ２において参照されるメモリ機能体ｒ２ｒまたはｒ２ｌとゲート電極を介して反対側のメモリ機能体ｒ２ｌまたはｒ２ｒは、消去状態であることが好ましい。
【０１３１】
このようにすると、前記参照されるメモリ機能体ｒ２ｒまたはｒ２ｌとゲート電極を介して反対側のメモリ機能体ｒ２ｌまたはｒ２ｒの記憶状態を考慮に入れた、より精度の高い読み出し動作を実現することが可能となる。換言すると、前記反対側のメモリ機能体ｒ２ｌまたはｒ２ｒが消去状態であるため、参照されるメモリ機能体ｒ２ｒまたはｒ２ｌのリファレンスレベルは、メモリセルのワーストケースと同様の記憶状態となっている。読み出し動作の性能は、ワーストケースにおいてリファレンスセルから流れる電流とメモリセルから流れる電流との電流差によって決定するが、リファレンスセルをメモリセルのプログラム状態及び消去状態におけるそれぞれのワーストケースと同様の記憶状態とすることによって、印加電圧や周囲温度などの変動に対しても、ワーストケースにおいてリファレンスセルから流れる電流とメモリセルから流れる電流との電流差に大きな変化が生じず、より精度の高い読み出し動作を実現することができるのである。
【０１３２】
なお、実施の形態１及び実施の形態２においては、一つのビット線に接続するリファレンスセルの数を一つのビット線に接続するメモリセルの数と同数にしたが、異なっていても構わない。
【０１３３】
また、リファレンスセルは、複数のリファレンスセルよりなるリファレンスセルアレイを構成することなく、一つのリファレンスセルのみを用いても構わない。
【０１３４】
また、リファレンスセルは、メモリセルと同様に仮想接地アレイ構造により構成しても構わない。
【０１３５】
（実施の形態３）
上述した半導体記憶装置の応用例として、例えば、図５に示したように、電子機器の一例としての液晶表示装置における液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
【０１３６】
液晶パネル４２は、液晶ドライバ４１によって駆動される。前記液晶ドライバ４１内には、不揮発性メモリ部４３、ＳＲＡＭ（スタィックランダムアクセスメモリ）部４４、液晶ドライバ回路４５がある。前記不揮発性メモリ部４３は、本発明の上述の半導体記憶装置よりなる。不揮発性メモリ部４３は、外部から書き換え可能な構成を有している。
【０１３７】
前記不揮発性メモリ部４３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部４４に転写される。液晶ドライバ回路４５は、必要に応じてＳＲＡＭ部４４から記憶情報を読み出すことができる。ＳＲＡＭ部４４を設けることにより、記憶情報の読み出し速度を高速に行なうことができる。
【０１３８】
前記液晶ドライバ回路４１は、図５に示すように、液晶パネル１３２に外付けしてもよいが、液晶パネル４２上に形成してもよい。
【０１３９】
前記液晶パネル４２は、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。また、この不揮発性メモリとして信頼性が高く安価な本発明の半導体記憶装置を用いるのが好ましい。
【０１４０】
本発明の半導体記憶装置を液晶パネルの画像調整用の不揮発性メモリとして用いれば、製品間の画質が均一で、かつ、信頼性が高い液晶パネルを安価に提供することが可能となる。
【０１４１】
（実施の形態４）
上述した半導体記憶装置が組み込まれた携帯電子機器の一例である携帯電話を、図６に示す。
【０１４２】
この携帯電話は、主として、制御回路５５、電池５４、ＲＦ（無線周波数）回路５２、表示部５７、アンテナ５１、信号線５６、電源線５３等によって構成されており、前記制御回路５５には、上述した本発明の半導体記憶装置が組み込まれている。
【０１４３】
このように、所謂まわりこみ電流の影響を排除できて信頼性が高く、かつ、読み出し速度が速く、かつ、メモリ部と論理回路部の混載プロセスが簡易で安価な上述の半導体記憶装置を携帯電子機器に用いることによって、高速で、かつ、安価な携帯電子機器を得ることができる。
【０１４４】
（実施の形態５）
仮想接地アレイ構造を構成するメモリセルアレイのメモリセルにプログラムする方法及びメモリセルに記憶された情報を読み出すための方法を、図８を用いて説明する。
【０１４５】
図８の構成において、仮想接地アレイ構造により配置されたメモリセルが１６段直列に接続されており、同じ情報が記憶された２つの記憶部としてのメモリ機能体７ｍ１ｒ、７ｍ２ｌ；７ｍ２ｒ、７ｍ３ｌ；７ｍ３ｒ、７ｍ４ｌ；７ｍ４ｒ、７ｍ５ｌ；…；７ｍ１５ｒ、７ｍ１６ｌ；７ｍ１６ｒ、７ｍ１７ｌの間でそれぞれ独立した情報を記憶する。
【０１４６】
まず、前記メモリセルにプログラムを行う方法について、以下に説明する。
【０１４７】
本実施の形態５の構成において、同じ情報をプログラムする２つのメモリ機能体７ｍ１ｒ、７ｍ２ｌ；７ｍ３ｒ、７ｍ４ｌ；７ｍ５ｒ、７ｍ６ｌ；７ｍ７ｒ、７ｍ８ｌ；７ｍ９ｒ、７ｍ１０ｌ；７ｍ１１ｒ、７ｍ１２ｌ；７ｍ１３ｒ、７ｍ１４ｌ；７ｍ１５ｒ、７ｍ１６ｌの間、及び、同じ情報をプログラムする２つのメモリ機能体７ｍ２ｒ、７ｍ３ｌ；７ｍ４ｒ、７ｍ５ｌ；７ｍ６ｒ、７ｍ７ｌ；７ｍ８ｒ、７ｍ９ｌ；７ｍ１０ｒ、７ｍ１１ｌ；７ｍ１２ｒ、７ｍ１３ｌ；７ｍ１４ｒ、７ｍ１５ｌ；７ｍ１６ｒ、７ｍ１７ｌの間でそれぞれ並列してプログラムを行うことが可能である。
【０１４８】
まず、前記メモリ機能体７ｍ１ｒ、７ｍ２ｌ；７ｍ３ｒ、７ｍ４ｌ；７ｍ５ｒ、７ｍ６ｌ；７ｍ７ｒ、７ｍ８ｌ；７ｍ９ｒ、７ｍ１０ｌ；７ｍ１１ｒ、７ｍ１２ｌ；７ｍ１３ｒ、７ｍ１４ｌ；７ｍ１５ｒ、７ｍ１６ｌを全てプログラムする場合、ワード線７８ｍ２に第４の電圧の一例としての５Ｖ、ビット線７９ｍ１、７９ｍ３、７９ｍ５、７９ｍ７、７９ｍ９、７９ｍ１１、７９ｍ１３、７９ｍ１５、７９ｍ１７に第５の電圧の一例としての５Ｖ、ビット線７９ｍ２、７９ｍ４、７９ｍ６、７９ｍ８、７９ｍ１０、７９ｍ１２、７９ｍ１４、７９ｍ１６に第６の電圧の一例としての０Ｖを印加する。
【０１４９】
なお、前記ビット線７９ｍ１８については、メモリセル７７ｍ１７のメモリ機能体７ｍ１７ｒを用いないため、０Ｖを与えても良いし、５Ｖを与えても良い。
【０１５０】
０Ｖを与える場合、セレクタ７６ｍ１、７６ｍ２、７６ｍ３、…、７６ｍ１８を選択するための回路が、５Ｖを与える場合と比較して簡単に構成できるという長所がある。
【０１５１】
これに対し、５Ｖを与える場合、回路構成は複雑になるが、メモリ機能体７ｍ１７ｒを常に消去状態とすることが可能となり、７ｍ１７ｌに記憶された情報を読み出す際、メモリ機能体７ｍ１７ｒの状態が安定してることから、信頼性の高い読出し動作を行うことが可能となる。
【０１５２】
なお、前記メモリ機能体７ｍ１ｒ、７ｍ２ｌ；７ｍ３ｒ、７ｍ４ｌ；７ｍ５ｒ、７ｍ６ｌ；７ｍ７ｒ、７ｍ８ｌ；７ｍ９ｒ、７ｍ１０ｌ；７ｍ１１ｒ、７ｍ１２ｌ；７ｍ１３ｒ、７ｍ１４ｌ；７ｍ１５ｒ、７ｍ１６ｌをプログラムせず、消去状態を保持したい場合は、ビット線７９ｍ２；７９ｍ４；７９ｍ６；７９ｍ８；７９ｍ１０；７９ｍ１２；７９ｍ１４；７９ｍ１６に５Ｖを印加する。
【０１５３】
また、これと同様に、前記メモリ機能体７ｍ２ｒ、７ｍ３ｌ；７ｍ４ｒ、７ｍ５ｌ；７ｍ６ｒ、７ｍ７ｌ；７ｍ８ｒ、７ｍ９ｌ；７ｍ１０ｒ、７ｍ１１ｌ；７ｍ１２ｒ、７ｍ１３ｌ；７ｍ１４ｒ、７ｍ１５ｌ；７ｍ１６ｒ、７ｍ１７ｌを全てプログラムする場合、ワード線７８ｍ２に第４の電圧の一例としての５Ｖ、ビット線７９ｍ２、７９ｍ４、７９ｍ６、７９ｍ８、７９ｍ１０、７９ｍ１２、７９ｍ１４、７９ｍ１６、７９ｍ１８に第５の電圧の一例としての５Ｖ、ビット線７９ｍ３、７９ｍ５、７９ｍ７、７９ｍ９、７９ｍ１１、７９ｍ１３、７９ｍ１５、７９ｍ１７に第６の電圧の一例としての０Ｖを印加する。  上述のプログラムのための第４、第５及び第６の電圧の印加は、図示しない記憶制御装置によって行われる。この記憶制御装置は、カラムセレクタ７６ｍ１、７６ｍ２、７６ｍ３、…、７６ｍ１８の制御も行う。
【０１５４】
なお、ビット線７９ｍ１については、メモリセル７７ｍ１のメモリ機能体７ｍ１ｌを用いないため、０Ｖを与えても良いし、５Ｖを与えても良い。
【０１５５】
０Ｖを与える場合、セレクタ７６ｍ１、７６ｍ２、７６ｍ３、…、７６ｍ１８を選択するための回路が、５Ｖを与える場合と比較して簡単に構成できるという長所がある。
【０１５６】
これに対し、５Ｖを与える場合、回路構成は複雑になるが、メモリ機能体７ｍ１ｌを常に消去状態とすることが可能となり、７ｍ１ｒに記憶された情報を読み出す際、メモリ機能体７ｍ１ｌの状態が安定してることから、信頼性の高い読出し動作を行うことが可能となる。
【０１５７】
なお、前記メモリ機能体７ｍ２ｒ、７ｍ３ｌ；７ｍ４ｒ、７ｍ５ｌ；７ｍ６ｒ、７ｍ７ｌ；７ｍ８ｒ、７ｍ９ｌ；７ｍ１０ｒ、７ｍ１１ｌ；７ｍ１２ｒ、７ｍ１３ｌ；７ｍ１４ｒ、７ｍ１５ｌ；７ｍ１６ｒ、７ｍ１７ｌをプログラムせず、消去状態を保持したい場合は、ビット線７９ｍ３；７９ｍ５；７９ｍ７；７９ｍ９；７９ｍ１１；７９ｍ１３；７９ｍ１５；７９ｍ１７に５Ｖを印加すればよい。
【０１５８】
従来、メモリセルが仮想接地アレイ構造である場合、隣接するメモリセルの影響を考慮して、１つの直列に接続されたメモリトランジスタの中で１ビットの情報しかプログラムする（記憶させる）ことができなかったが、本実施の形態５の構成よれば、直列に接続された複数のメモリセルトランジスタの間で並列してプログラム動作を行うことができるので、プログラム動作時に充放電を行わなければならないビット線の本数を大幅に削減することができて、プログラム動作時における半導体記憶装置の消費電力を大幅に削減することができる。しかも、メモリセルを仮想接地アレイ構造にしていることよるメモリセルアレイの面積を抑制できるという効果をそのまま維持できる。
【０１５９】
次に、記憶された情報を読み出す方法について、以下に説明する。
【０１６０】
本実施の形態５の構成において、同じ情報をプログラムする２つのメモリ機能体７ｍ１ｒ、７ｍ２ｌ；７ｍ３ｒ、７ｍ４ｌ；７ｍ５ｒ、７ｍ６ｌ；７ｍ７ｒ、７ｍ８ｌ；７ｍ９ｒ、７ｍ１０ｌ；７ｍ１１ｒ、７ｍ１２ｌ；７ｍ１３ｒ、７ｍ１４ｌ；７ｍ１５ｒ、７ｍ１６ｌの間、及び、同じ情報をプログラムする２つのメモリ機能体７ｍ２ｒ、７ｍ３ｌ；７ｍ４ｒ、７ｍ５ｌ；７ｍ６ｒ、７ｍ７ｌ；７ｍ８ｒ、７ｍ９ｌ；７ｍ１０ｒ、７ｍ１１ｌ；７ｍ１２ｒ、７ｍ１３ｌ；７ｍ１４ｒ、７ｍ１５ｌ；７ｍ１６ｒ、７ｍ１７ｌの間でそれぞれ並列して読出し動作を行うことが可能である。
【０１６１】
まず、前記メモリ機能体７ｍ１ｒ、７ｍ２ｌ；７ｍ３ｒ、７ｍ４ｌ；７ｍ５ｒ、７ｍ６ｌ；７ｍ７ｒ、７ｍ８ｌ；７ｍ９ｒ、７ｍ１０ｌ；７ｍ１１ｒ、７ｍ１２ｌ；７ｍ１３ｒ、７ｍ１４ｌ；７ｍ１５ｒ、７ｍ１６ｌに記憶された情報をそれぞれ読み出す場合、ワード線７８ｍ２に第１の電圧の一例としての３Ｖ、ビット線７９ｍ１、７９ｍ３、７９ｍ５、７９ｍ７、７９ｍ９、７９ｍ１１、７９ｍ１３、７９ｍ１５、７９ｍ１７にそれぞれ第２の電圧の一例としての０Ｖ、ビット線７９ｍ２、７９ｍ４、７９ｍ６、７９ｍ８、７９ｍ１０、７９ｍ１２、７９ｍ１４、７９ｍ１６にそれぞれ第３の電圧の一例としての１．２Ｖを印加する。
【０１６２】
なお、ビット線７９ｍ１８については、メモリセル７７ｍ１７のメモリ機能体７ｍ１７ｒを用いないため、０Ｖを与えても良いし、１．２Ｖを与えても良い。
【０１６３】
また、これと同様に、メモリ機能体７ｍ２ｒ、７ｍ３ｌ；７ｍ４ｒ、７ｍ５ｌ；７ｍ６ｒ、７ｍ７ｌ；７ｍ８ｒ、７ｍ９ｌ；７ｍ１０ｒ、７ｍ１１ｌ；７ｍ１２ｒ、７ｍ１３ｌ；７ｍ１４ｒ、７ｍ１５ｌ；７ｍ１６ｒ、７ｍ１７ｌに記憶された情報をそれぞれ読み出す場合、ワード線７８ｍ２に第１の電圧の一例としての３Ｖ、ビット線７９ｍ２、７９ｍ４、７９ｍ６、７９ｍ８、７９ｍ１０、７９ｍ１２、７９ｍ１４、７９ｍ１６、７９ｍ１８にそれぞれ第２の電圧の一例としての０Ｖ、ビット線７９ｍ３、７９ｍ５、７９ｍ７、７９ｍ９、７９ｍ１１、７９ｍ１３、７９ｍ１５、７９ｍ１７にそれぞれ第３の電圧の一例としての１．２Ｖを印加する。
【０１６４】
上述の情報を読み出すための第１、第２及び第３の電圧の印加の制御は、図示しない読み出し制御装置によって行われる。この読み出し制御装置は、カラムセレクタ７６ｍ１、７６ｍ２、７６ｍ３、…、７６ｍ１８の制御も行う。
【０１６５】
なお、ビット線７９ｍ１については、メモリセル７７ｍ１のメモリ機能体７ｍ１ｌを用いないため、０Ｖを与えても良いし、１．２Ｖを与えても良い。
【０１６６】
従来、メモリセルが仮想接地アレイ構造である場合、隣接するメモリセルからのまわりこみ電流の影響を考慮して、１つの直列に接続されたメモリトランジスタの中で１ビットの情報しか読み出すことができなかったが、本実施の形態５の構成によれば、メモリセルを仮想接地アレイ構造により構成しているにも拘わらず、直列に接続された複数のメモリセルトランジスタの間で隣接するメモリセルからのまわりこみ電流の影響を受けることなく並列して読出し動作を行うことができるので、読出し動作時に充放電を行わなければならないビット線の本数を大幅に削減することができて、読出し動作時における半導体記憶装置の消費電力を大幅に削減することができる。しかも、メモリセルを仮想接地アレイ構造にしていることよるメモリセルアレイの面積を抑制できるという効果をそのまま維持できる。
【０１６７】
なお、本実施の形態５において、直列に接続されたメモリセル７７ｍ１、７７ｍ２、７７ｍ３、…、７７ｍ１６において、メモリ機能体７ｍ１ｌ及び７ｍ１７ｒを除く全てのメモリ機能体を情報を記憶する領域として使用したが、必ずしも前記全てのメモリ機能体を利用する必要は無く、前記メモリ機能体の一部のみを情報を活用する領域としても用いても良い。
【図面の簡単な説明】
【０１６８】
【図１Ａ】本発明の半導体記憶装置におけるメモリセルの断面図である。
【図１Ｂ】前記半導体記憶装置におけるメモリセルの回路記号である。
【図２】本発明の半導体記憶装置の実施の形態１の回路図である。
【図３】本発明の半導体記憶装置の実施の形態２の回路図である。
【図４】本発明のメモリセル及びリファレンスセルの電流レベルを説明するための概略図である。
【図５】本発明の半導体記憶装置を組み込んだ液晶ドライバの概略構成図である。
【図６】本発明の半導体記憶装置を組み込んだ携帯電子機器の概略構成図である。
【図７Ａ】本発明の半導体記憶装置におけるメモリセルの断面図である。
【図７Ｂ】前記半導体記憶装置におけるメモリセルの回路記号である。
【図８】本発明の半導体記憶装置の実施の形態５の回路図である。
【符号の説明】
【０１６９】
メモリセル…１７ｍ１〜１７ｍ８、２７ｍ１〜２７ｍ８
メモリセルアレイ…１７ｍａ、２７ｍａ
Ｐ型ウェル領域…４、６５
ゲート絶縁膜…３
複合ゲート絶縁膜…６８
絶縁膜…６２、６３、６４
ゲート電極…１、６１
拡散領域…５ａ、５ｂ、６６ａ、６６ｂ
メモリ機能体…２ａ、２ｂ、ｍ１ｒ〜ｍ８ｒ、ｍ１ｌ〜ｍ８ｌ、ｒ１ｒ、ｒ１ｌ、ｒ２ｒ、ｒ２ｌ
記憶領域…６７ａ、６７ｂ
センスアンプ…１１、２１
リファレンスセル…１７ｒ、２７ｒ１、２７ｒ２
リファレンスセルアレイ…１７ｒａ、２７ｒａ１、２７ｒａ２
プログラムレベル…３５
消去レベル…３６
リファレンスレベル…３７
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
2006228404.tif 000010
【図７Ｂ】
2006228404.tif 000011
【図８】
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