(57)【要約】      （修正有）【課題】リペア動作のためのアドレス信号が入力されても、アドレス信号パルス期間のうちの短い時間にのみアドレス比較のための電流が流れ、それ以外には電流が流れないようにして、電流消費を減少させたアドレス比較回路を提供する。【解決手段】半導体メモリ装置のアドレス比較回路は、第一ノードと第二ノードとの間に接続され、リペア動作のためのアドレス信号の入力を受けて、各ビットごとに比較する複数の単位アドレス比較部と、短時間に前記第一ノードをプリチャージする第一プリチャージ部と、前記第一ノードと前記第二ノードとの間に接続された前記複数の単位アドレス比較部に電流が流れるように制御するディスチャージ部と、前記電流が流れる間には動作せず、前記電流が流れない場合に前記第一ノードをプリチャージする第二プリチャージ部とを含む。【選択図】図３
2006179160.tif 000002
【特許請求の範囲】
【請求項１】
第一ノードと第二ノードとの間に接続され、リペア動作のためのアドレス信号の入力を受けて各ビットごとに比較する複数の単位アドレス比較部と、
短時間に前記第一ノードをプリチャージする第一プリチャージ部と、
前記第一ノードと前記第二ノードとの間に接続された前記複数の単位アドレス比較部に電流が流れるように制御するディスチャージ部と、
前記電流が流れる間には動作せず、前記電流が流れない間に前記第一ノードをプリチャージする第二プリチャージ部と
を備えてなる半導体メモリ装置のアドレス比較回路。
【請求項２】
請求項１に記載の半導体メモリ装置のアドレス比較回路において、
前記第一プリチャージ部は、パルスの長さが短いリセット信号によってターンオンされ、電源電圧を用いて前記第一ノードをロジックレベル「ハイ」にプリチャージするＭＯＳトランジスタを含む
ことを特徴とするアドレス比較回路。
【請求項３】
請求項１に記載の半導体メモリ装置のアドレス比較回路において、
前記第二プリチャージ部は、前記第一ノードの信号の反転信号によってターンオンされ、電源電圧を用いて前記第一ノードをロジックレベル「ハイ」にプリチャージするＭＯＳトランジスタを含む
ことを特徴とするアドレス比較回路。
【請求項４】
請求項１に記載の半導体メモリ装置のアドレス比較回路であって、
さらに、前記複数の単位アドレス比較部を動作させるためのイネーブル信号を発生させるイネーブル信号発生部を備えてなる
ことを特徴とするアドレス比較回路。
【請求項５】
請求項４に記載の半導体メモリ装置のアドレス比較回路において、
前記ディスチャージ部は、前記イネーブル信号発生部から発生した前記イネーブル信号に応答して前記複数の単位アドレス比較部を動作させる
ことを特徴とするアドレス比較回路。
【請求項６】
請求項４に記載の半導体メモリ装置のアドレス比較回路において、
前記イネーブル信号発生部は、
電源電圧と第三ノードとの間に接続されるヒューズと、
前記第三ノードの信号を一時記憶して出力する第一ないし第三のインバータと、
前記第三ノードと接地電圧との間に接続されたキャパシタと、
前記第三ノードと接地電圧との間に接続され、ゲートに前記第一インバータの出力信号の印加を受けるＮＭＯＳトランジスタとを含む
ことを特徴とするアドレス比較回路。
【請求項７】
請求項５に記載の半導体メモリ装置のアドレス比較回路において、
前記ヒューズがカットされると、前記ディスチャージ部をイネーブルさせる
ことを特徴とするアドレス比較回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体メモリ装置に関し、特に、半導体メモリ装置における電流消耗の少ないアドレス比較回路に関するものである。
【背景技術】
【０００２】
半導体メモリにおけるメモリチップは、本来の（設計上の）記憶セルに不良が出来た場合に、それを代替する記憶セルが設けられているが、その動作を可能としているのがリダンダンシ回路である。不良が出来て代替されたメモリアドレスに対する情報は、様々な形態で記憶可能であるが、一般に使用する方式は、レーザを用いたヒューズカット方式である。不良となったセルをスペアセル（予備のセル）で取り替える工程をリペアというが、このようなリペア工程が行われるためには、アドレス比較動作が先行される。
【０００３】
図１は、従来のアドレス比較回路を示す回路図であり、図２は、図１のアドレス比較回路の動作を説明するための回路図である。
【０００４】
図１において、アドレス比較回路は、ヒューズＦ０〜Ｆ２ｎ、ＮＭＯＳトランジスタＭＮ、ＭＮ０〜ＭＮ２ｎ、ＰＭＯＳトランジスタＭＰ１、インバータＩＶ１〜ＩＶ３、ＮＯＲゲートＮＲ１およびキャパシタＣＰ１を図示の配置で含んで構成されており、アドレス信号（非反転側）の入力するＮＭＯＳトランジスタ（図では、奇数番号側）と反対側のヒューズ（図では、偶数番号側）をカットしてアドレス記憶させておいて、その記憶アドレスに対して入力アドレスが一致するかの比較を行う。
【０００５】
以下、図２を参照しながらアドレス比較回路の動作を説明する。なお、図２は、理解の簡単のため、アドレス信号の２ビット分について図解している。
【０００６】
まず、利用しようとするリダンダンシ回路（図示せず）を代替動作させるためには、すなわちリペア動作を行うためには、電源電圧ＶＣＣと接地電圧ＶＳＳの間にＮＭＯＳトランジスタＭＮ０と直列に連結されているヒューズＦ０をカットし、さらに、電源電圧ＶＣＣから接地電圧ＶＳＳの間に順次直列に連結されたヒューズＦ１〜Ｆ２ｎ（図２では、Ｆ１〜Ｆ４）を記憶させるべきアドレスの各ビット信号Ａ０〜Ａｎ−１、／Ａ０〜／Ａｎ−１（図２では、Ａ０〜Ａ１、／Ａ０〜／Ａ１）に合わせてカットしなければならない。
【０００７】
例えば、アドレスＡ［１〜０］＝「１０」のセルをリペア（代替）しなければならない場合には、ヒューズＦ１とＦ４がカットされる。なお、ここに、Ａ［１〜０］は、信号Ａが１番ビットから０番ビットまでの２進法２桁（２ビット）のデジタル信号で表されていることを意味する。そうすると、アドレス信号Ａ［１〜０］が「１０」となったときに、ＮＭＯＳトランジスタＭＮ２とＭＮ３がターンオンされて、各連結状態のヒューズＦ２とＦ３を電流が流れて、ノードＲＦがロジック「ロー」になり、リペア信号ＲＦＥＮがロジック「ハイ」になる。
【０００８】
この際、ＰＭＯＳトランジスタＭＰ１は、ロードトランジスタとして引き続きターンオンされている状態なので、もしアドレスＡ［１〜０］が「１０」の状態に長らくと留まっている状況であれば、電流が持続的に流れ、その間ずっと電流が消費され続けるという不具合が発生する。このような消費電流を減らすために、ＰＭＯＳトランジスタＭＰ１のサイズを小さくすると、リペア信号ＲＦＥＮの反応速度（立上り、立下り）が非常に遅くなるという問題が生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、この発明は、従来の技術における上述の問題を解決するために創案されたもので、その目的は、リペア動作のためのアドレス信号が入力されても、初期の短い時間にのみ電流が流れ、それ以降は電流が流れないように構成されたアドレス比較回路を提供することにある。
【００１０】
上記目的を達成するために、この発明の好適な実施例に係るアドレス比較回路は、第一ノードと第二ノードとの間に接続され、リペア動作のためのアドレス信号の入力を受けてアドレスを比較する複数の単位アドレス比較部と、短時間に前記第一ノードをプリチャージする第一プリチャージ部と、前記第一ノードと前記第二ノードとの間に接続された前記複数の単位アドレス比較部に電流が流れるように制御するディスチャージ部と、前記電流が流れる間にはオフとなり、前記電流が流れない場合には前記第一ノードをプリチャージする第二プリチャージ部とを含むことを特徴とする。
【００１１】
好適な実施例において、前記アドレス比較回路は、前記複数の単位アドレス比較部を動作させるためのイネーブル信号を発生させて前記ディスチャージ部へ出力するイネーブル信号発生部をさらに含む。
【発明の効果】
【００１２】
この発明によれば、リペア動作のためのアドレスが入力されても、初期の短い時間にのみアドレス比較回路に電流が流れ、それ以降は電流が流れないように制御することにより、電流の消耗を減らすことができるという利点がある。
【００１３】
また、スタンバイモードの際に電流消耗が少なくなければならないチップまたは低電力チップにこの発明のアドレス比較回路を適用すると、相当な電流消耗を減らすことができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照しながら、この発明の好適な実施例を詳細に説明する。
【００１５】
図３は、この発明の好適な実施例に係るアドレス比較回路を示す回路図である。なお、図３は、理解の簡単のため、アドレス信号の３ビット分について図解している。
【００１６】
図３において、アドレス比較回路は、アドレス信号（図では、非反転側Ａ［０〜２］及び反転側／Ａ［０〜２］）の各ビットを比較するための単位アドレス比較部３１０〜３３０、アドレス比較をトリガするためのイネーブル信号発生部３４０、記憶アドレスとの比較のための電流を開閉するＰＭＯＳトランジスタＰ１１、Ｐ１２、ＮＭＯＳトランジスタＮ１７およびリペア信号を生成するためのインバータＩＶ１４を含む。
【００１７】
ＰＭＯＳトランジスタＰ１１は、一端が電源電圧ＶＣＣに接続され、他端がノードＲＦに接続され、ゲートにリセット信号ＲＳＴの入力を受けてターンオン／ターンオフされる。このＰＭＯＳトランジスタＰ１１は、リセット信号ＲＳＴが「ロー」レベルで入力される間にのみターンオンされ、ノードＲＦをプリチャージする。インバータＩＶ１４は、ノードＲＦの信号を反転させてリペア信号ＲＦＥＮを出力する。
【００１８】
ＰＭＯＳトランジスタＰ１２は、一端が電源電圧ＶＣＣに接続され、他端がノードＲＦに接続され、ゲートにインバータＩＶ１４の出力信号の入力を受けてターンオン／ターンオフされる。このＰＭＯＳトランジスタＰ１２は、ノードＲＦがロジックレベル「ハイ」のときにターンオンされ、ノードＲＦがロジックレベル「ロー」のときにターンオフされる。すなわち、単位アドレス比較部３１０〜３３０に電流が流れると、ノードＲＦがロジックレベル「ロー」となり、ＰＭＯＳトランジスタＰ１２は、ターンオフされる。
【００１９】
単位アドレス比較部３１０は、ＮＭＯＳトランジスタＮ１１、Ｎ１２とヒューズＦＳ１１、ＦＳ１２を含む。ＮＭＯＳトランジスタＮ１１は、一端がノードＲＦに接続され、他端がヒューズＦＳ１１の一端に接続され、ゲートにアドレスＡ０（アドレス信号Ａ［２〜０］の中の０番ビットの非反転側信号。以下、同様に理解されたい。）の印加を受ける。ＮＭＯＳトランジスタＮ１２は、一端がノードＲＦに接続され、他端がヒューズＦＳ１２の一端に接続され、ゲートにアドレス／Ａ０（反転側信号）の印加を受ける。ヒューズＳ１１は、ＮＭＯＳトランジスタＮ１１とＮ１３の間に接続され、ヒューズＦＳ１２は、ＮＭＯＳトランジスタＮ１２とＮ１４の間に接続される。ヒューズＦＳ１１、Ｆ１２のそれぞれの他端は、互い連結されている。
【００２０】
単位アドレス比較部３２０は、ＮＭＯＳトランジスタＮ１３、Ｎ１４とヒューズＦＳ１３、ＦＳ１４を含む。ＮＭＯＳトランジスタＮ１３は、ヒューズＦＳ１１とＦＳ１３との間に接続され、ゲートにアドレスＡ１の印加を受ける。ＮＭＯＳトランジスタＮ１４は、ヒューズＦＳ１２とヒューズＦＳ１４との間に接続され、アドレス／Ａ１の印加を受ける。ヒューズＦＳ１３は、ＮＭＯＳトランジスタＮ１３、Ｎ１５の間に接続されている。ヒューズＦＳ１４は、ＮＭＯＳトランジスタＮ１４とＮ１６との間に接続されている。ヒューズＦＳ１３、ＦＳ１４のそれぞれの他端は、互い連結されている。
【００２１】
単位アドレス比較部３３０は、ＮＭＯＳトランジスタＮ１５、Ｎ１６とヒューズＦＳ１５、ＦＳ１６を含む。ＮＭＯＳトランジスタＮ１５は、ヒューズＦＳ１３とＦＳ１５との間に接続され、ゲートにアドレスＡ２の印加を受ける。ＮＭＯＳトランジスタＮ１６は、ヒューズＦＳ１４とＦＳ１６との間に接続され、ゲートにアドレス／Ａ２の印加を受ける。ヒューズＦＳ１５は、ＮＭＯＳトランジスタＮ１５とノードＮＣとの間に接続されている。ヒューズＦＳ１６は、ＮＭＯＳトランジスタＮ１６とノードＮＣとの間に接続されている。
【００２２】
イネーブル信号発生部３４０は、直列接続された単位アドレス比較回路３１０〜３３０をイネーブルさせるためのもので、ヒューズＦＳ１０、キャパシタＣＰ１１、ＮＭＯＳトランジスタＮ１０、およびインバータＩＶ１１〜ＩＶ１３を含む。ヒューズＦＳ１０は、一端が電源電圧ＶＣＣに接続され、他端がノードＮＡに接続されている。インバータＩＶ１１は、ノードＮＡの信号を反転させる。ＮＭＯＳトランジスタＮ１０は、一端がノードＮＡに接続され、他端が接地電圧ＶＳＳに接続され、ゲートにインバータＩＶ１１の出力信号の印加を受ける。キャパシタＣＰ１１は、ノードＮＡと接地電圧ＶＳＳとの間に接続され、ＮＭＯＳトランジスタＮ１０と並列に接続されている。インバータＩＶ１２、ＩＶ１３は、インバータＩＶ１１の出力信号を一時ラッチして、イネーブル信号発生部３４０の出力信号を出力する。
【００２３】
ＮＭＯＳトランジスタＮ１７は、一端がノードＮＣに接続され、他端が接地電圧ＶＳＳに接続され、そのゲートにイネーブル信号発生部３４０の上記出力信号の印加を受けてターンオン／ターンオフされる。ＮＭＯＳトランジスタＮ１７は、イネーブル信号発生部３４０の出力信号がロジックレベル「ハイ」のときにターンオンされ、ノードＮＣに接地電圧ＶＳＳを伝達して、単位アドレス比較部３１０〜３３０に電流が流れるように制御する。
【００２４】
図４は、図３のアドレス比較回路の具体的な動作を説明する回路図であり、図５は、図３のアドレス比較回路回路の動作を説明するタイミング波形図である。
【００２５】
以下、図４および図５を参照して、アドレス比較回路の動作を説明する。
【００２６】
まず、利用しようとするリダンダンシ回路（図示せず）を動作させるために、すなわちリペア動作を行うためには、電源電圧ＶＣＣに連結されたヒューズＦＳ１０をカットし、ヒューズＦＳ１１〜ＦＳ１６をアドレスＡ０〜Ａ２、／Ａ０〜／Ａ２に合わせてカットしなければならない。
【００２７】
例えば、アドレスＡ［２〜０］＝「１１０」のセルをリペア（代替）しなければならない場合には、図４に示すように、ヒューズＦＳ１１、ＦＳ１４、ＦＳ１６がカットされる。
【００２８】
この際、リセット信号ＲＳＴが、図５に示すように、ｔＲＳＴの期間「ロー」レベルで入力されると、その間、ＰＭＯＳトランジスタＰ１１は、ターンオンされ、ノードＲＦは、ＰＭＯＳトランジスタＰ１１の内部抵抗を介してロジックレベル「ハイ」となる。それにより、リペア信号ＲＦＥＮがロジックレベル「ロー」になり、ＰＭＯＳトランジスタＰ１２がターンオンされ、その状態がラッチされる。ところが、この場合、アドレスＡ［２〜０］が「１１０」で入力され、かつ、ＮＭＯＳトランジスタＮ１７がターンオンされていると、ＮＭＯＳトランジスタＮ１２、Ｎ１３、Ｎ１５がターンオンされて電流Ｉが流れることにより、ノードＲＦは、ロジックレベル「ロー」となる。こうなると、リペア信号ＲＦＥＮは、ロジックレベル「ハイ」になり、ＰＭＯＳトランジスタＰ１２は、ターンオフされる。したがって、電流Ｉは、図５に示すように、リセット信号ＲＳＴが「ロー」レベルにあるｔＲＳＴの期間（この期間にＰＭＯＳトランジスタＰ１１がターンオンしている）にのみ流れ、その後は流れない。したがって、この場合には、従来のアドレス比較回路をオン／オフさせる信号ＲＤＥＮの制御を受ける必要がなく、単にリペア動作のためのアドレス信号が入力される瞬間に「ロー」レベルで入力されるリセット信号ＲＳＴがあればよい。
【００２９】
もし、リペア動作のためのアドレス信号が入力されていない場合、すなわち、例えば、アドレス信号Ａ［２〜０］が「１００」（記憶されていないビット構成）で入力されている場合には、電流Ｉが流れないで、ノードＲＦは、浮動状態になるが、初期リセット信号ＲＳＴがロジックレベル「ロー」であるｔＲＳＴの期間は、ＰＭＯＳトランジスタＰ１１がターンオンされて、ロジックレベル「ハイ」となり、その後ＰＭＯＳトランジスタＰ１１がターンオフされても、ＰＭＯＳトランジスタＰ１２がターンオンを維持するので、ノードＲＦは、浮動状態とならないで、ロジックレベル「ハイ」を保持する。
【００３０】
この発明の技術的思想は、好適な実施例を挙げて具体的に述べられたが、これらの実施例は、この発明を説明するためのものであって、この発明を制限するものではない。また、この発明は、当該技術分野で通常の技術を有する者であれば、この発明の技術的思想の範囲内で様々な形態での実施が可能であることを、理解できるであろう。
【図面の簡単な説明】
【００３１】
【図１】従来のアドレス比較回路を示す回路図である。
【図２】図１のアドレス比較回路の動作を説明するための回路図である。
【図３】この発明の好適な実施例に係るアドレス比較回路を示す回路図である。
【図４】図３のアドレス比較回路の動作を説明するための回路図である。
【図５】図３のアドレス比較回路の動作を説明するためのタイミング波形図である。
【符号の説明】
【００３２】
３１０〜３３０  …  単位アドレス比較部
３４０  …  イネーブル信号発生部
【図１】
2006179160.tif 000003
【図２】
2006179160.tif 000004
【図３】
2006179160.tif 000005
【図４】
2006179160.tif 000006
【図５】
2006179160.tif 000007