(57)【要約】【課題】マスクＲＯＭのスタンバイ状態におけるリーク電流を防止する。【解決手段】複数のビット線ＢＬｊにディスチャージ用トランジスタＤＴｊを接続する。スタンバイ制御信号ＣＳＢがロウレベルからハイレベルに変化すると、ディスチャージ用トランジスタＤＴｊがオンする。従って、スタンバイ状態でのビット線ＢＬｊの電位は、ディスチャージ用トランジスタＤＴｊのソース電位（ＧＮＤ）によって電源電位（ＶＤＤ）から接地電位（ＧＮＤ）へと変化し、ＧＮＤに維持される。このため、スタンバイ状態におけるメモリトランジスタＭＴｉｊのドレイン・ソース間に電位差は生じないためリーク電流を防止し、マスクＲＯＭの消費電力を低く抑える事が可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のビット線と、
前記複数のワード線と前記複数のビット線との交差点に対応して配置され、ドレインが前記ビット線に接続され、ソースに第１の電位が供給され、ゲートが前記ワード線に接続されたメモリトランジスタと、
前記ワード線を選択するワード線選択回路と、
前記ビット線を選択するビット線選択回路と、
動作中のプリチャージ時に前記ビット線を第２の電位に設定し、スタンバイ時に前記ビット線を前記第１の電位に設定する制御回路とを有することを特徴とする半導体記憶装置。
【請求項２】
前記制御回路は、ドレインが前記ビット線に接続され、ソースに第１の電位が供給され、ゲートにディスチャージ制御信号が印加されたディスチャージ用トランジスタと、
ドレインが前記ビット線に接続され、ソースに前記第２の電位が供給され、ゲートにプリチャージ制御信号が印加されたプリチャージ用トランジスタとを含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の電位が接地電位であり、前記第２の電位が電源電位であることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリトランジスタ及び前記ディスチャージ用トランジスタがＮチャネル型ＭＯＳトランジスタであり、前記プリチャージ用トランジスタがＰチャネル型ＭＯＳトランジスタであることを特徴とする請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、読み出し専用半導体記憶装置に関する。
【背景技術】
【０００２】
従来より、読み出し専用半導体記憶装置として、マスクＲＯＭが知られている。マスクＲＯＭは、データをあらかじめ回路として作成しておくので、ＰＲＯＭやＥＥＰＲＯＭとは異なり、すぐに読み出しができ、書き込み回路などが不要な分コストが安い。このためマスクＲＯＭは、システム上で書き込みを行わない固定データの記憶が必要とされる機器、例えば家庭用ゲーム機のプログラムカセットや大量生産される家電製品などにおいて、一般に広く使われている。図３は、従来例に係るマスクＲＯＭの回路図である。
【０００３】
図３に示すように、複数のワード線ＷＬｉ（ｉ＝０，１，２）と複数のビット線ＢＬｊ（ｊ＝０，１，２，３）が、互いに交差して配置されている。この例では３本のワード線と４本のビット線だけが示されているが、それらの本数は、必要なメモリ容量に応じて適宜選択することができる。これら複数のワード線ＷＬｉ及び複数のビット線ＢＬｊの各交差点に対応して、複数のメモリトランジスタＭＴｉｊが配置されている。なお、メモリトランジスタが配置されていない交差点もある。メモリトランジスタが配置されていない交差点をＸとする。
【０００４】
複数のメモリトランジスタＭＴｉｊの各ソースには接地電位（ＧＮＤ）が供給されている。また、複数のメモリトランジスタＭＴｉｊの各ドレインはそれぞれ対応するビット線ＢＬｊに接続され、各ゲートはそれぞれ対応するワード線ＷＬｉに接続されている。
【０００５】
複数のワード線ＷＬｉは、アドレス信号ＡＤＤＲに応じて所定のワード線ＷＬｉを選択するワード線選択回路ＷＳに接続されている。
【０００６】
複数のビット線ＢＬｊは、それぞれビット線選択用トランジスタＳＴｊを介して、読み出し回路ＲＣに接続されている。この読み出し回路ＲＣは、各ビット線ＢＬｊの電位を、所定のしきい値Ｖｔを基準として「０」または「１」のプログラムデータとして判定するものである。
【０００７】
また、本説明のマスクＲＯＭでは、ワード線ＷＬｉ及びビット線ＢＬｊとの交差点にメモリトランジスタＭＴｉｊが存在する場合を「０」のプログラムデータ、存在しない場合を「１」のプログラムデータとして判定している。
【０００８】
複数のビット線選択トランジスタＳＴｊの各ゲートには、アドレス信号ＡＤＤＲに応じてビット線選択回路ＢＳからビット線選択信号ＢＳＥＬｊが印加される。また、複数のビット線ＢＬｊには、ドレインがそれぞれ対応するビット線ＢＬｊに接続され、ソースに電源電位（ＶＤＤ）が供給されたプリチャージトランジスタＰＴｊが接続されている。
【０００９】
ＲＯＭ制御回路１０はマスクＲＯＭの動作を制御する回路であり、ナンド回路１１の第１入力端子にクロック信号ＣＬＫが印加され、第２入力端子にインバータ１２を介してスタンバイ制御信号ＣＳＢが印加され、ナンド回路１１の出力信号はインバータ１３によって反転される。クロック信号ＣＬＫは読み出し動作を制御する読み出し制御信号である。
【００１０】
このＲＯＭ制御回路１０の出力信号は、ＲＯＭ制御信号φｓＲとして読み出し回路ＲＣ、ワード線選択回路ＷＳ、ビット線選択回路ＢＳに供給され、また、プリチャージ制御信号φｓＰとしてプリチャージ用トランジスタＰＴｊのゲートに供給される。すなわち、マスクＲＯＭのスタンバイ状態（非動作状態）を制御する信号であるスタンバイ制御信号ＣＳＢがハイレベルのときは、マスクＲＯＭはスタンバイ状態であり、ＲＯＭ制御信号φｓＲ及びプリチャージ制御信号φｓＰはロウレベルに設定され、読み出し回路ＲＣ、ワード線選択回路ＷＳ、ビット線選択回路ＢＳは動作を停止し、プリチャージ用トランジスタＰＴｊはオン状態となる。
【００１１】
一方、スタンバイ制御信号ＣＳＢがロウレベルのときは、マスクＲＯＭは動作状態であり、ＲＯＭ制御信号φｓＲ及びプリチャージ制御信号φｓＰはクロック信号ＣＬＫと同じになる。すなわち、クロック信号ＣＬＫがロウレベルのときは、プリチャージ状態であり、読み出し回路ＲＣ、ワード線選択回路ＷＳ、ビット線選択回路ＢＳは動作を停止し、プリチャージ用トランジスタＰＴｊはオン状態となり、クロック信号ＣＬＫがハイレベルになると、読み出し状態に入り、読み出し回路ＲＣ、ワード線選択回路ＷＳ、ビット線選択回路ＢＳは活性化されて動作を開始し、プリチャージ用トランジスタＰＴｊは反対にオフ状態となる。
【００１２】
次に、上記構成のマスクＲＯＭの動作を、図４に示す動作タイミング図を参照して説明する。なお、以下の説明では、メモリトランジスタＭＴｉｊ及びビット線選択トランジスタＳＴｊは、全てＮチャネル型ＭＯＳトランジスタであるとする。また、プリチャージ用トランジスタＰＴｊは全てＰチャネル型ＭＯＳトランジスタであるとする。
【００１３】
まず、スタンバイ制御信号ＣＳＢがロウレベルの動作状態について説明する。クロック信号ＣＬＫがロウレベルの期間はプリチャージ期間であり、ＲＯＭ制御信号φｓＲ及びプリチャージ制御信号φｓＰはロウレベルとなる（図４（ｃ），（ｇ）参照）。これにより、ロウレベルのプリチャージ制御信号φｓＰがプリチャージ用トランジスタＰＴｊのゲートに印加され、プリチャージ用トランジスタＰＴｊはオン状態となり、全てのビット線ＢＬｊは電源電位（ＶＤＤ）のレベルにプリチャージされる。
【００１４】
このプリチャージ期間にアドレス信号ＡＤＤＲが確定するが、ワード線選択回路ＷＳ、ビット線選択回路ＢＳは動作を停止しており、全てのワード線ＷＬｉの電位はロウレベルであり、全てのビット線選択信号ＢＳＥＬｊはロウレベルである。また、読み出し回路ＲＣも活性化されていない。
【００１５】
次に、クロック信号ＣＬＫがロウレベルからハイレベルに変化すると、マスクＲＯＭは読み出し状態に入り（図４（ｃ）参照）、ワード線選択回路ＷＳ、ビット線選択回路ＢＳ、読み出し回路ＲＣはオン状態になる。ワード線選択回路ＷＳによって選択されたワード線ＷＬｉの電位及びビット線選択回路ＢＳによって選択されたビット線選択信号ＢＳＥＬｊがハイレベルに立ち上がる（図４（ｄ）、（ｅ）参照）。これにより、１本のワード線ＷＬｉと１本のビット線ＢＬｊが選択される。また、ハイレベルのプリチャージ制御信号φｓＰがプリチャージ用トランジスタＰＴｊのゲートに印加されるため（図４（ｇ）参照）、プリチャージ用トランジスタＰＴｊはオフ状態となり、ビット線ＢＬｊは電源電位（ＶＤＤ）から切り離される。
【００１６】
選択されたワード線ＷＬｉとビット線ＢＬｊの交差点にメモリトランジスタＭＴｉｊが有る場合には、メモリトランジスタＭＴｉｊはオン状態となるので、そのビット線ＢＬｊの電位は電源電位（ＶＤＤ）から接地電位（ＧＮＤ）に低下する。このビット線ＢＬｊの電位はビット線選択トランジスタＳＴｊを介して読み出し回路ＲＣに検知される。すなわち、ビット線ＢＬｊの電位が読み出し回路ＲＣのしきい値Ｖｔより低くなると読み出し回路ＲＣは、プログラムデータは「０」と判定する。
【００１７】
一方、選択されたワード線ＷＬｉとビット線ＢＬｊの交差点にメモリトランジスタＭＴｉｊが無い場合には、そのビット線ＢＬｊの電位は電源電位（ＶＤＤ）を維持する。この場合、ビット線ＢＬｊの電位はしきい値Ｖｔより高いので、読み出し回路ＲＣは、プログラムデータは「１」と判定する。
【００１８】
次に、スタンバイ制御信号ＣＳＢがロウレベルからハイレベルに変化すると、マスクＲＯＭはスタンバイ状態に入る（図４（ｂ）参照）。この場合、ＲＯＭ制御信号φｓＲ及びプリチャージ制御信号φｓＰはクロック信号ＣＬＫのレベルに関わらず、ロウレベルである。読み出し回路ＲＣ、ワード線選択回路ＷＳ、ビット線選択回路ＢＳは動作を停止する。全てのワード線ＷＬｉの電位はロウレベルになるので、全てのメモリトランジスタＭＴｉｊはオフ状態となる。一方、プリチャージ用トランジスタＰＴｊはオン状態となり、全てのビット線ＢＬｊは電源電位（ＶＤＤ）のレベルにプリチャージされる（図４（ｆ）参照）。
【００１９】
なお、本発明に関連する技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開平６−８４３７５号公報
【特許文献２】特開平９−２０４７８４号公報
【特許文献３】特開２００２−２３０９８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上述したように、従来のマスクＲＯＭでは、スタンバイ状態において、全てのメモリトランジスタＭＴｉｊはオフ状態となるが、プリチャージ用トランジスタＰＴｊはオン状態となり、全てのビット線ＢＬｊは電源電位（ＶＤＤ）のレベルにプリチャージされる。すると、メモリトランジスタＭＴｉｊのソースドレイン間にリーク電流が流れるという問題があった。
【００２１】
このスタンバイ状態の際のリーク電流は、メモリトランジスタＭＴｉｊの微細化が進むほど大きくなり、またマスクＲＯＭのプログラムデータ「０」が多い程、すなわち配置するメモリトランジスタＭＴｉｊの数が多い程大きくなる。
【課題を解決するための手段】
【００２２】
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明に係る半導体記憶装置は、複数のワード線と、複数のビット線と、前記複数のワード線と前記複数のビット線との交差点に対応して配置され、ドレインが前記ビット線に接続され、ソースに第１の電位が供給され、ゲートが前記ワード線に接続されたメモリトランジスタと、前記ワード線を選択するワード線選択回路と、前記ビット線を選択するビット線選択回路と、動作中のプリチャージ時に前記ビット線を第２の電位に設定し、スタンバイ時に前記ビット線を前記第１の電位に設定する制御回路とを有することを特徴とする。
【００２３】
また、本発明に係る制御回路は、ドレインが前記ビット線に接続され、ソースに第１の電位が供給され、ゲートにディスチャージ制御信号が印加されたディスチャージ用トランジスタと、ドレインが前記ビット線に接続され、ソースに前記第２の電位が供給され、ゲートにプリチャージ制御信号が印加されたプリチャージ用トランジスタとを含むことを特徴とする。
【発明の効果】
【００２４】
複数のビット線に、ドレインがそれぞれ対応するビット線に接続され、ソースに接地電位（ＧＮＤ）が供給されたディスチャージ用トランジスタＤＴｊを接続した。そして、ＲＯＭ制御回路からの制御信号に応じて、スタンバイ状態の際にビット線の電位を電源電位（ＶＤＤ）から接地電位（ＧＮＤ）にディスチャージする。
【００２５】
かかる構成によれば、スタンバイ状態のメモリトランジスタのドレイン・ソース間に電位差は生じないためリーク電流を防止することができ、スタンバイ状態におけるマスクＲＯＭの消費電力を低く抑える事が可能となる。
【発明を実施するための最良の形態】
【００２６】
次に、本発明の実施形態について図面を参照しながら説明する。図１は本発明の実施形態に係るマスクＲＯＭを説明する回路図である。なお、ディスチャージ用トランジスタＤＴｊを備える点及びＲＯＭ制御回路１００の回路構成以外の構成は既に説明した従来のマスクＲＯＭ（図３参照）と同等であるため、かかる説明は省略し本発明の特徴について詳細に説明する。
【００２７】
図１に示すように、複数のビット線ＢＬｊには、ドレインがそれぞれ対応するビット線ＢＬｊに接続され、ソースに電源電位（ＶＤＤ）が供給されたプリチャージ用トランジスタＰＴｊが接続されている。
【００２８】
さらに、複数のビット線ＢＬｊには、ドレインがそれぞれ対応するビット線ＢＬｊに接続され、ソースに接地電位（ＧＮＤ）が供給されたディスチャージ用トランジスタＤＴｊが接続されている。なお、本実施形態ではメモリトランジスタＭＴｉｊとプリチャージ用トランジスタＰＴｊの間にディスチャージ用トランジスタＤＴｊを配置しているが本発明はこれに限定されず、必要に応じて他の位置に配置しても良い。
【００２９】
ＲＯＭ制御回路１００はマスクＲＯＭの動作を制御する回路であり、ナンド回路１の第１入力端子にインバータ２を介してクロック信号ＣＬＫが印加され、第２入力端子にインバータ３を介してスタンバイ制御信号ＣＳＢが印加される。既に説明したように、クロック信号ＣＬＫはマスクＲＯＭの読み出し動作を制御する読み出し制御信号であり、スタンバイ制御信号ＣＳＢはマスクＲＯＭのスタンバイ状態（非動作状態）を制御する信号である。
【００３０】
また、インバータ３を介したスタンバイ制御信号ＣＳＢをナンド回路５の一方の入力端子に印加し、ナンド回路１の出力端子から出力されたプリチャージ制御信号φｓＰを他方の入力端子に印加する。ナンド回路５からの出力信号をインバータ６で反転させ、インバータ６からの出力信号をＲＯＭ制御信号φｓＲとする。
【００３１】
このＲＯＭ制御回路１００の出力であるＲＯＭ制御信号φｓＲは読み出し回路ＲＣ、ワード線選択回路ＷＳ、ビット線選択回路ＢＳに供給される。ＲＯＭ制御信号φｓＲがロウレベルとなると、読み出し回路ＲＣ、ワード線選択回路ＷＳ、ビット線選択回路ＢＳはオフ状態となる。
【００３２】
また、プリチャージ制御信号φｓＰは、プリチャージ用トランジスタＰＴｊのゲートに供給される。また、インバータ３及びインバータ４を介したスタンバイ制御信号ＣＳＢはディスチャージ制御信号φｓＤとしてディスチャージ用トランジスタＰＴｊのゲートに印加される。
【００３３】
スタンバイ制御信号ＣＳＢがハイレベルのときは、マスクＲＯＭはスタンバイ状態であり、プリチャージ制御信号φｓＰはハイレベルに設定され、プリチャージ用トランジスタＰＴｊはオフ状態となる。同時に、ディスチャージ制御信号φｓＤはハイレベルに設定されディスチャージ用トランジスタＤＴｊはオン状態となる。
【００３４】
一方、スタンバイ制御信号ＣＳＢがロウレベルのときは、マスクＲＯＭは動作状態であり、ＲＯＭ制御信号φｓＲはクロック信号ＣＬＫと同じになる。すなわち、クロック信号ＣＬＫがロウレベルのときは、プリチャージ状態であり、読み出し回路ＲＣ、ワード線選択回路ＷＳ、ビット線選択回路ＢＳは動作を停止し、プリチャージ用トランジスタＰＴｊはオン状態となる。そして、クロック信号ＣＬＫがハイレベルになると、読み出し状態に入り、読み出し回路ＲＣ、ワード線選択回路ＷＳ、ビット線選択回路ＢＳは活性化されて動作を開始し、プリチャージ用トランジスタＰＴｊは反対にオフ状態となる。
【００３５】
なお、スタンバイ制御信号ＣＳＢがロウレベルのときは、ロウレベルのディスチャージ制御信号φｓＤがディスチャージ用トランジスタＤＴｊのゲートに印加されるため、クロック信号ＣＬＫのレベルに関わらずディチャージ用トランジスタＤＴｊはオフ状態となる。
【００３６】
次に、上記構成のマスクＲＯＭの動作を、図２に示す動作タイミング図を参照して説明する。なお、以下の説明では、メモリトランジスタＭＴｉｊ、ビット線選択トランジスタＳＴｊ及びディスチャージ用トランジスタＤＴｊは、全てＮチャネル型ＭＯＳトランジスタであるとする。また、プリチャージ用トランジスタＰＴｊは全てＰチャネル型ＭＯＳトランジスタであるとする。
【００３７】
まず、スタンバイ制御信号ＣＳＢがロウレベルの場合の動作状態について説明する（図２（ａ）参照）。クロック信号ＣＬＫがロウレベルの期間はプリチャージ期間であり、ＲＯＭ制御信号φｓＲはロウレベルとなる（図２（ｃ）、（ｈ）参照）。またプリチャージ制御信号φｓＰもロウレベルとなり、プリチャージ用トランジスタＰＴｊはオン状態となり、全てのビット線ＢＬｊは電源電位（ＶＤＤ）のレベルにプリチャージされる（図２（ｆ）、（ｇ）参照）。
【００３８】
このプリチャージ期間にアドレス信号ＡＤＤＲが確定するが、ワード線選択回路ＷＳ、ビット線選択回路ＢＳは動作を停止しており、全てのワード線ＷＬｉの電位はロウレベルであり、全てのビット線選択信号ＢＳＥＬｊはロウレベルである（図２（ａ）、（ｄ）、（ｅ）、（ｆ）参照）。また、読み出し回路ＲＣも活性化されていない。また、ディスチャージ制御信号φｓＤがロウレベルのためディスチャージ用トランジスタＤＴｊもオフ状態である（図２（ｉ）参照）。
【００３９】
次に、クロック信号ＣＬＫがロウレベルからハイレベルに変化すると、マスクＲＯＭは読み出し状態に入る（図２（ｃ）参照）。ワード線選択回路ＷＳによって選択されたワード線ＷＬｉの電位及びビット線選択回路ＢＳによって選択されたビット線選択信号ＢＳＥＬｊがハイレベルに立ち上がる（図２（ｄ）、（ｅ）参照）。これにより、１本のワード線ＷＬｉと１本のビット線ＢＬｊが選択される。また、ハイレベルのプリチャージ制御信号φｓＰがプリチャージ用トランジスタＰＴｊのゲートに印加されるため（図２（ｇ）参照）、プリチャージ用トランジスタＰＴｊはオフ状態となり、ビット線ＢＬｊは電源電位（ＶＤＤ）から切り離される。
【００４０】
選択されたワード線ＷＬｉとビット線ＢＬｊの交差点にメモリトランジスタＭＴｉｊが有る場合には、メモリトランジスタＭＴｉｊはオン状態となるので、そのビット線ＢＬｊの電位は電源電位（ＶＤＤ）から接地電位（ＧＮＤ）に低下する。このビット線ＢＬｊの電位はビット線選択トランジスタＳＴｊを介して読み出し回路ＲＣに検知される。すなわち、ビット線ＢＬｊの電位が読み出し回路ＲＣのしきい値Ｖｔより低くなると読み出し回路ＲＣは、プログラムデータは「０」と判定する。
【００４１】
一方、選択されたワード線ＷＬｉとビット線ＢＬｊの交差点にメモリトランジスタＭＴｉｊが無い場合には、そのビット線ＢＬｊの電位は電源電位（ＶＤＤ）を維持する。この場合、ビット線ＢＬｊの電位はしきい値Ｖｔより高いので、読み出し回路ＲＣは、プログラムデータは「１」と判定する。
【００４２】
次に、スタンバイ制御信号ＣＳＢがロウレベルからハイレベルに変化すると、マスクＲＯＭはスタンバイ状態に入る（図２（ｂ）参照）。この場合、プリチャージ制御信号φｓＰはクロック信号ＣＬＫのレベルに関わらず、ハイレベルである。一方、ＲＯＭ制御信号φｓＲはロウレベルとなり、全てのワード線ＷＬｉの電位はロウレベルになるので、全てのメモリトランジスタＭＴｉｊはオフ状態となる。プリチャージ用トランジスタＰＴｊは従来と異なりオフ状態となり、全てのビット線ＢＬｊは接地電位（ＧＮＤ）のレベルに設定される（図２（ｆ）参照）。
【００４３】
すなわち、図２（ｆ）に示すように、スタンバイ状態でのビット線ＢＬｊの電位は、ディスチャージ用トランジスタＤＴｊのソース電位（ＧＮＤ）によって電源電位（ＶＤＤ）から接地電位（ＧＮＤ）へと変化（ディスチャージ）するため、メモリトランジスタＭＴｉｊのドレイン・ソース間に電位差は生じない。従って、従来例に係るマスクＲＯＭのようなリーク電流は流れず、スタンバイ状態におけるマスクＲＯＭの消費電力を低く抑える事が可能となる。
【００４４】
なお、本実施形態に係る上記説明及び図面では便宜上３本のワード線と４本のビット線だけが示されているが、これらの本数は、必要なメモリ容量に応じて適宜選択することができる。
【００４５】
また、メモリトランジスタＭＴｉｊを配置しない交差点Ｘは、設計の必要に応じて配置を変更することができる。
【００４６】
さらにまた、本実施形態ではメモリトランジスタＭＴｉｊを配置するか否かで、プログラムデータ「０」もしくは「１」を判定して読み出していたが、本発明はこれに限定されない。すなわち、マスクＲＯＭの方式はコンタクトの有無によりメモリトランジスタをビット線に接続するか否かを切り替えるコンタクトマスク切り替え方式や、メモリトランジスタの導通状態をそのチャネル領域にイオン注入がされているか否かにより切り替えるイオン注入マスク切り替え方式等の他の方式であってもよい。
【００４７】
また、本実施形態では、第１の電位を接地電位（ＧＮＤ）とし、第２の電位を電源電位（ＶＤＤ）としたが本発明はこれに限定されない。すなわち、マスクＲＯＭの読み出し動作が正常に実行可能であり、ディスチャージ回路を配置することでスタンバイ状態のビット線ＢＬｊをディスチャージし、メモリセルトランジスタＭＴｉｊのリーク電流を防止可能なものであれば、第１及び第２の電位はそれぞれ上記以外の電位であってもよい。
【００４８】
また、本実施形態ではメモリトランジスタＭＴｉｊ、ビット線選択トランジスタＳＴｊ及びディスチャージ用トランジスタＤＴｊは、全てＮチャネル型ＭＯＳトランジスタであるとし、プリチャージ用トランジスタＰＴｊは全てＰチャネル型ＭＯＳトランジスタであるとしたが本発明はこれに限定されず、上記トランジスタをＰチャネル型かＮチャネル型にするかは設計に応じて適宜選択することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明のマスクＲＯＭを説明する回路図である。
【図２】本発明のマスクＲＯＭの動作タイミング図である。
【図３】従来例に係るマスクＲＯＭの回路図である。
【図４】マスクＲＯＭの動作タイミング図である。
【符号の説明】
【００５０】
ＡＤＤＲ  アドレス信号    ＢＳ  ビット線選択回路
ＷＳ  ワード線選択回路    ＲＣ  読み出し回路
ＢＬ  ビットライン    ＷＬ  ワード線
ＰＴ  プリチャージ用トランジスタ  ＤＴ  ディスチャージ用トランジスタ
ＭＴ  メモリトランジスタ    ＳＴ  ビット線選択トランジスタ
ＶＤＤ  電源電位    ＧＮＤ  接地電位
ＢＳＥＬ  ビット線選択信号
ＣＳＢ  スタンバイ制御信号    ＣＬＫ  クロック信号
φｓＲ  ＲＯＭ制御信号    φｓＰ  プリチャージ制御信号
φｓＤ  ディスチャージ制御信号
Ｄｏｕｔ  出力    
Ｘ  メモリトランジスタが配置されていない交差点
１、５、１１  ナンド回路
２、３、４、６、１２、１３  インバータ  
１０、１００  ＲＯＭ制御回路
【図１】
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【図２】
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【図３】
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【図４】
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