(57)【要約】【課題】  同期整流方式のＤＣ−ＤＣコンバータで、軽負荷時に出力電圧の制御電圧値の改善を図り、電力変換効率の改善を図ることが可能なＤＣ−ＤＣコンバータの制御回路、およびその制御方法を提供すること【解決手段】  非反転入力端子が接地電位に接続される比較器ＣＯＭＰ２の反転入力端子は、端子（Ｘ）を介してチョークコイルＬ１の一端子に接続される。比較器ＣＯＭＰ２の出力端子（Ｎ１）は遅延回路ＤＬに接続され、遅延回路ＤＬの出力端子（Ｎ２）が論理積ゲート回路ＡＮＤ１に接続される。遅延回路ＤＬは、入力端子（Ｎ１）のハイレベルからローレベルへの遷移に遅延が付加される回路である。軽負荷時に、負荷が要求する電力以上に供給された過剰電力が、チョークコイルＬ１に戻される。出力コンデンサＣ１に蓄積される過剰電力による出力電圧ＶＯＵＴの上昇を低減することができる。【選択図】  図１
2006014482.tif 000002
【特許請求の範囲】
【請求項１】
誘導素子に電力を蓄積する際に導通する第１スイッチング素子と、誘導素子に蓄積された電力の負荷への放出期間に応じて、スイッチング制御されて導通する第２スイッチング素子とを備えるＤＣ−ＤＣコンバータの制御回路であって、
前記第２スイッチング素子の導通により、時間に対して負の傾きを有して流れる第１電流を監視し、電流方向が反転して所定電流値となることを検出する検出部と、
前記検出部による検出結果に応じて、前記第２スイッチング素子を非導通とする導通制御部とを備えることを特徴とするＤＣ−ＤＣコンバータの制御回路。
【請求項２】
前記検出部は、前記所定電流値に相当するオフセット部を備えることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータの制御回路。
【請求項３】
前記検出部は、前記第１電流の電流方向が反転することを検出する逆流検出部と、
前記逆流検出部による検出結果に対して遅延を付加する遅延部とを備え、
前記導通制御部は、前記遅延部の出力に応じて、前記第２スイッチング素子を非導通とすることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータの制御回路。
【請求項４】
前記第２スイッチング素子に並列接続され、前記第１電流の電流方向を反転するにあたり、前記第２スイッチング素子に代えて、または前記第２スイッチング素子と共に導通する少なくとも一つの第３スイッチング素子を備え、
前記導通制御部は、前記第２スイッチング素子に代えて、または前記第２スイッチング素子と共に、前記第３スイッチング素子を非導通とすることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータの制御回路。
【請求項５】
誘導素子に電力を蓄積する際に導通する第１スイッチング素子と、誘導素子に蓄積された電力の負荷への放出期間に応じて、スイッチング制御されて導通する第２スイッチング素子とを備えるＤＣ−ＤＣコンバータの制御回路であって、
前記第２スイッチング素子の導通により、時間に対して負の傾きを有して流れる第１電流を監視し、電流方向の反転を検出する逆流検出部と、
前記ＤＣ−ＤＣコンバータの出力電圧が所定電圧値以下であることを検出する電圧検出部と、
前記逆流検出部および前記電圧検出部の検出結果に応じて、前記第２スイッチング素子を非導通とする導通制御部とを備えることを特徴とするＤＣ−ＤＣコンバータの制御回路。
【請求項６】
前記所定電圧値は、前記出力電圧における制御電圧値以上の電圧であることを特徴とする請求項５に記載のＤＣ−ＤＣコンバータの制御回路。
【請求項７】
誘導素子に電力を蓄積する際に導通する第１スイッチング素子と、誘導素子に蓄積された電力の負荷への放出期間に応じて、スイッチング制御されて導通する第２スイッチング素子とを備えるＤＣ−ＤＣコンバータの制御を、負荷電力量に関わらず動作サイクルの繰り返し周期を所定周期とするＰＷＭ固定制御と、軽負荷では前記動作サイクルの繰り返し周期を負荷電力量に応じて伸縮するＰＦＭ方式とするＰＷＭ／ＰＦＭ可変制御との間で、選択可能とするＤＣ−ＤＣコンバータの制御回路であって、
前記第２スイッチング素子の導通により、時間に対して負の傾きを有して流れる第１電流を監視し、電流方向の反転を検出する逆流検出部と、
前記ＰＷＭ／ＰＦＭ可変制御が選択されている場合には、前記逆流検出部の検出結果に応じて前記第２スイッチング素子を非導通とし、前記ＰＷＭ固定制御が選択されている場合には、前記検出結果に関わらず前記誘導素子への電力蓄積が開始されるまでの間、前記第２スイッチング素子の導通状態を維持する導通制御部とを備えることを特徴とするＤＣ−ＤＣコンバータの制御回路。
【請求項８】
誘導素子に電力を蓄積する際に導通する第１電流径路と、誘導素子に蓄積された電力の負荷への放出期間に応じて導通する第２電流径路とを備えるＤＣ−ＤＣコンバータの制御方法であって、
前記第２電流径路の導通により、時間に対して負の傾きを有して流れる第１電流の電流方向が反転して所定電流値となることを検出し、
検出結果に応じて前記第２電流径路を非導通とすることを特徴とするＤＣ−ＤＣコンバータの制御方法。
【請求項９】
誘導素子に電力を蓄積する際に導通する第１電流径路と、誘導素子に蓄積された電力の負荷への放出期間に応じて導通する第２電流径路とを備えるＤＣ−ＤＣコンバータの制御方法であって、
前記第２電流径路の導通により、時間に対して負の傾きを有して流れる第１電流の電流方向が反転することを検出し、
前記ＤＣ−ＤＣコンバータの出力電圧が所定電圧値以下であることを検出し、
前記第１電流の電流方向が反転状態にあり、前記出力電圧が所定電圧値以下であることに応じて、前記第２電流径路を非導通とすることを特徴とするＤＣ−ＤＣコンバータの制御方法。
【請求項１０】
誘導素子に電力を蓄積する際に導通する第１電流径路と、誘導素子に蓄積された電力の負荷への放出期間に応じて導通する第２電流径路とを備えるＤＣ−ＤＣコンバータの制御を、負荷電力量に関わらず動作サイクルの繰り返し周期を所定周期とするＰＷＭ固定制御と、軽負荷では前記動作サイクルの繰り返し周期を負荷電力量に応じて伸縮するＰＦＭ方式とするＰＷＭ／ＰＦＭ可変制御との間で、選択可能とするＤＣ−ＤＣコンバータの制御方法であって、
前記第２電流径路の導通により、時間に対して負の傾きを有して流れる第１電流の電流方向が反転することを検出し、
前記ＰＷＭ／ＰＦＭ可変制御が選択されている場合には、電流方向反転の検出結果に応じて前記第２電流径路を非導通とし、前記ＰＷＭ固定制御が選択されている場合には、前記検出結果に関わらず前記誘導素子への電力蓄積が開始されるまでの間、前記第２電流径路の導通状態を維持することを特徴とするＤＣ−ＤＣコンバータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータの制御に関するものであり、特に、同期整流方式のＤＣ−ＤＣコンバータにおける、軽負荷時での制御に関するものである。
【背景技術】
【０００２】
携帯型電子機器は、電池等のバッテリーを電源として使用されるが、機器稼動に伴う電力消費にしたがい時間と共にバッテリー電力は放電され、バッテリーの出力電圧は低下していく。こうしたバッテリー電圧の経時変化に対して機器電源の電圧値を一定に維持するため、ＤＣ−ＤＣコンバータにより供給電源の定電圧化が図られている。
【０００３】
携帯型電子機器で使用されるＤＣ−ＤＣコンバータについては、特に高効率の電力変換効率が要求される。バッテリーの再充電あるいは交換に至るまでの機器の稼動時間を伸ばすため、電力損失の最小化を図る必要があるからである。同期整流方式のＤＣ−ＤＣコンバータは、チョークコイルに蓄積された電力を負荷側に放出するタイミングに同期して導通する同期スイッチング素子を備えている。同期スイッチング素子は、通常は非導通状態であるところ、負荷に対して放出電流を流すタイミングで導通して電流径路を確立する、整流作用を有するスイッチング素子である。ダイオード等の通常の整流素子に比して導通損失の低減を図っている。
【０００４】
さて、バッテリー電圧を電圧変換して機器に電源供給する際、電力供給量の多い重負荷から電力供給量の少ない軽負荷までの広範囲の負荷領域での高効率化が要求される。この場合、重負荷時に比して軽負荷時において電力変換効率の低下が顕著となる傾向がある。消費電力全体に占めるＤＣ−ＤＣコンバータ自身での電力消費分の割合が相対的に大きくなるためである。
【０００５】
軽負荷時における電力変換効率の低下を改善するため、ＰＦＭ（Ｐｕｌｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｍｏｄｕｌａｔｉｏｎ）方式のＤＣ−ＤＣコンバータが提案されている。ＰＦＭ方式とは、ＤＣ−ＤＣコンバータの出力電圧に応じてスイッチング動作をバイパスする方式である。ＤＣ−ＤＣコンバータの出力端子に接続されている出力コンデンサの蓄積電力により負荷電力の供給が賄える場合に、スイッチング動作を間引くことでＤＣ−ＤＣコンバータの電力損失を低減して、軽負荷時における電力変換効率の改善を図るものである。
【０００６】
しかしながら、ＰＦＭ方式では、負荷電力に応じてスイッチング周期が変動してしまい、機器に対してノイズ源等となり悪影響を及ぼす場合が考えられる。そこで、一定周波数で発振するクロック信号に同期して一定の周期でスイッチング動作を行う、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）方式のＤＣ−ＤＣコンバータが提案されている。一定周波数でスイッチング動作が行われるため、スイッチング周波数の変動による悪影響を受け易い機器に使用して有効である。
【０００７】
更に、ＰＦＭ方式とＰＷＭ方式との動作方式を負荷に応じて切り換えて制御するＤＣ−ＤＣコンバータも提案されている。特許文献１に開示されている技術が一例である。重負荷時を含む通常動作状態においては、ＰＷＭ方式で動作させながら、軽負荷時においてはＰＦＭ方式に切り換える。軽負荷時における電力変換効率の改善を図りながら、通常動作状態において機器への悪影響を低減することが期待できる。尚、特許文献１では、オフ時間を一定とするスイッチング動作制御を行うが、入力電圧と出力電圧との電圧値が略固定の状態では、スイッチングデューティが略一定となるため、略一定周波数でのスイッチング動作を行うこととなる。したがって、オフ時間一定のスイッチング動作制御もＰＷＭ方式であると考えることができる。
【０００８】
【特許文献１】特開平６−３０３７６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記背景技術に示したＤＣ−ＤＣコンバータでは、軽負荷時において、負荷電力に比して供給電力が大なる場合、電力供給過多となってしまう。過多電力が出力コンデンサに蓄積される結果、出力電圧が、制御電圧に比して高い電圧に上昇してしまうおそれがあり問題である。
【００１０】
特に、軽負荷時においてＰＷＭ方式でスイッチング動作が行われると、スイッチング動作による電力供給用トランジスタのオン期間は僅少であるとしても、固定周波数で強制的にスイッチング動作が行われるので、出力端子に向けて毎周期電力の供給が行われることになる。負荷電力量によっては、出力コンデンサに蓄積される過多電力量はスイッチング周期ごとに増大する結果、電圧制御とは関係なく出力電圧が上昇して制御不能に陥るおそれがあり問題である。
【００１１】
この場合、一般的に、出力端子と基準電位との間に擬似負荷を接続することにより、供給過多の電力を放出することが行われる。いわゆる、ブリーダ抵抗の接続である。ブリーダ抵抗を接続すれば、過多電力は放出され、出力電圧が制御不能状態に陥ることはない。しかしながら、負荷電力の大小に関わらず固定の電力損失としてブリーダ抵抗における電力損失が生じてしまい、特に、軽負荷時における電力変換効率の改善を図ることができなくなり問題である。
【００１２】
本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、同期整流方式のＤＣ−ＤＣコンバータにおいて、軽負荷時において、出力電圧の制御電圧値の改善を図ると共に、電力変換効率の改善を図ることが可能なＤＣ−ＤＣコンバータの制御回路、およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記目的を達成するために、第１の発明に係るＤＣ−ＤＣコンバータの制御回路は、誘導素子に電力を蓄積する際に導通する第１スイッチング素子と、誘導素子に蓄積された電力の負荷への放出期間に応じて、スイッチング制御されて導通する第２スイッチング素子とを備えるＤＣ−ＤＣコンバータの制御回路であって、第２スイッチング素子の導通により、時間に対して負の傾きを有して流れる第１電流を監視し、電流方向が反転して所定電流値となることを検出する検出部と、検出部による検出結果に応じて、第２スイッチング素子を非導通とする導通制御部とを備えることを特徴とする。
【００１４】
第１の発明に係るＤＣ−ＤＣコンバータの制御回路では、誘導素子に蓄積された電力の負荷への放出期間に応じて、第２スイッチング素子がスイッチング制御されて導通することにより、誘導素子の端子間電圧が反転して時間に対して負の傾きで第１電流が流れる、いわゆる同期整流動作が行われる。検出部は、第１電流が減少を続け電流方向が反転した後、更に反対方向に増加して所定電流値に至ることを検出する。導通制御部は、この検出結果を受けて第２スイッチング素子を非導通とする。
【００１５】
また、第１の発明に係るＤＣ−ＤＣコンバータの制御方法は、誘導素子に電力を蓄積する際に導通する第１電流径路と、誘導素子に蓄積された電力の負荷への放出期間に応じて導通する第２電流径路とを備えるＤＣ−ＤＣコンバータの制御方法であって、第２電流径路の導通により、時間に対して負の傾きを有して流れる第１電流の電流方向が反転して所定電流値となることを検出し、検出結果に応じて第２電流径路を非導通とすることを特徴とする。
【００１６】
第１の発明に係るＤＣ−ＤＣコンバータの制御方法では、誘導素子に蓄積された電力の負荷への放出期間に応じて、第２電流径路が導通することにより同期整流動作が行われ、誘導素子の端子間電圧が反転して時間に対して負の傾きで第１電流が流れ続けるところ、電流方向が反転した後、更に反対方向に増加して所定電流値に至ることに応じて、第２電流径路が非導通とされる。
【００１７】
これにより、誘導素子の蓄積電力を負荷に放出するにあたっては、第２スイッチング素子または第２電流径路を導通して、誘導素子の端子間電圧を、電力蓄積時とは逆転させる。この時点で誘導素子に流れている電流に応じて電力が蓄積されている。この電流をピーク電流として、負荷に向かって流れる第１電流の時間傾きが時間と共に減少することに応じて電力の放出が行われ、第１電流の電流値がゼロになる時点で電力の放出が完了するところ、その後も第２スイッチング素子または第２電流径路の導通が維持される。このため、第１電流の電流方向が反転して負荷から誘導素子に向かって電流が流れ始める。これに応じて誘導素子には、負荷側の電力が移動して蓄積されることとなる。負荷での消費電力が少ない状態において負荷側に放出される電力が過剰である場合に、誘導素子の電力放出期間を越えて第２スイッチング素子または第２電流径路の導通状態を維持してやれば、過剰電力を誘導素子に戻すことができる。負荷側に蓄積されてしまう過剰電力を低減することができ、過剰電力による出力電圧の上昇を低減することができる。
【００１８】
誘導素子に戻された電力は、第２スイッチング素子または第２電流径路が非導通とされた後に入力側に回生してやれば、過剰電力を入力側に戻すことができ、ＤＣ−ＤＣコンバータの電力変換効率の向上を図ることができる。これは、誘導素子から入力側に向かって整流機能を有する素子を備えてやれば行うことができる。回生のタイミングに合せて、第１スイッチング素子または第１電流径路を導通することにより可能であると共に、第１スイッチング素子または第１電流径路としてＭＯＳトランジスタを使用する場合においては、ＭＯＳトランジスタのボディダイオードを利用すれば回生を行うことができる。
【００１９】
このとき、第２スイッチング素子または第２電流径路は反転して流れる第１電流の電流値が所定電流値であることに応じて非導通とされるため、負荷側から誘導素子に移動する過剰電力量は所定電流値に応じた電力量に制限される。過剰電力量に応じて所定電流値が設定されれば、負荷側から過度な電力が誘導素子に戻されることはなく、過剰電力を誘導素子、更には入力側に戻すことができる。これにより、負荷への電力放出量に比して消費電力量が少ない場合に、過度に電力が戻ることはなく、出力電圧を制御電圧値に近づけることができる。
【００２０】
特に、軽負荷時においてＰＷＭ方式でスイッチング動作が行われる場合に適用して好適である。すなわち、ＰＷＭ方式により所定周期でスイッチング動作が行われ、負荷側に向けて毎周期ごとに過剰な電力が放出されても、毎周期ごとに過剰電力を誘導素子に戻すことができ、出力電圧の上昇を抑制することができる。負荷側にブリーダ抵抗等の擬似負荷を備える必要はない。軽負荷時にＰＷＭ方式でスイッチング動作を行う場合にも出力電圧を制御電圧に維持することができる。更にこのとき、ブリーダ抵抗等に伴う追加の電力消費は伴わず、加えて誘導素子に戻された過剰電力を入力側に回生できることとも相俟って、電力変換効率の改善を図ることができる。
【００２１】
また、第２の発明に係るＤＣ−ＤＣコンバータの制御回路は、誘導素子に電力を蓄積する際に導通する第１スイッチング素子と、誘導素子に蓄積された電力の負荷への放出期間に応じて、スイッチング制御されて導通する第２スイッチング素子とを備えるＤＣ−ＤＣコンバータの制御回路であって、第２スイッチング素子の導通により、時間に対して負の傾きを有して流れる第１電流を監視し、電流方向の反転を検出する逆流検出部と、ＤＣ−ＤＣコンバータの出力電圧が所定電圧値以下であることを検出する電圧検出部と、逆流検出部および電圧検出部の検出結果に応じて、第２スイッチング素子を非導通とする導通制御部とを備えることを特徴とする。
【００２２】
第２の発明に係るＤＣ−ＤＣコンバータの制御回路では、誘導素子に蓄積された電力の負荷への放出期間に応じて、第２スイッチング素子がスイッチング制御されて導通することにより、誘導素子の端子間電圧が反転して時間に対して負の傾きで第１電流が流れる、いわゆる同期整流動作が行われる。逆流検出部は、第１電流が減少を続け電流方向が反転することを検出する。電圧検出部は、ＤＣ−ＤＣコンバータの出力電圧をモニタして所定電圧値以下であることを検出する。導通制御部は、これらの検出結果を受けて第２スイッチング素子を非導通とする。
【００２３】
また、第２の発明に係るＤＣ−ＤＣコンバータの制御方法は、誘導素子に電力を蓄積する際に導通する第１電流径路と、誘導素子に蓄積された電力の負荷への放出期間に応じて導通する第２電流径路とを備えるＤＣ−ＤＣコンバータの制御方法であって、第２電流径路の導通により、時間に対して負の傾きを有して流れる第１電流の電流方向が反転することを検出し、ＤＣ−ＤＣコンバータの出力電圧が所定電圧値以下であることを検出し、第１電流の電流方向が反転状態にあり、出力電圧が所定電圧値以下であることに応じて、第２電流径路を非導通とすることを特徴とする。
【００２４】
第２の発明に係るＤＣ−ＤＣコンバータの制御方法では、誘導素子に蓄積された電力の負荷への放出期間に応じて、第２電流径路が導通することにより同期整流動作が行われ、誘導素子の端子間電圧が反転して時間に対して負の傾きで第１電流が流れ続けるところ、電流方向が反転し、更にこのとき、ＤＣ−ＤＣコンバータの出力電圧が所定電圧値以下であることに応じて、第２電流径路が非導通とされる。
【００２５】
これにより、第１電流の電流値がゼロとなって電力の負荷への放出が完了した後、出力電圧が所定電圧値以下であれば、負荷側に蓄積されている電力は許容範囲内であるとして、第２スイッチング素子または第２電流径路を非導通として、負荷側の電力の誘導素子への移動を遮断することができる。出力電圧が所定電圧値を越えていれば、負荷側に蓄積されている電力は過剰であるとして、第２スイッチング素子または第２電流径路を導通状態に維持して、負荷側の電力を誘導素子に移動して戻すことができる。負荷側に蓄積されてしまう過剰電力を低減することができ、過剰電力による出力電圧の上昇を低減することができる。
【００２６】
誘導素子に戻された電力は、第２スイッチング素子または第２電流径路が非導通とされた後に入力側に回生してやれば、過剰電力を入力側に戻すことができ、ＤＣ−ＤＣコンバータの電力変換効率の向上を図ることができる。これは、誘導素子から入力側に向かって整流機能を有する素子を備えてやれば行うことができる。回生のタイミングに合せて、第１スイッチング素子または第１電流径路を導通することにより可能であると共に、第１スイッチング素子または第１電流径路としてＭＯＳトランジスタを使用する場合においては、ＭＯＳトランジスタのボディダイオードを利用すれば回生を行うことができる。
【００２７】
このとき、第２スイッチング素子または第２電流径路の導通状態は、出力電圧が所定電圧値を越える場合に制御される。所定電圧値を許容範囲内に設定してやれば、負荷側から過度な電力が誘導素子に戻されることはなく、出力電圧が所定電圧値を越える電力のみを過剰であるとして、誘導素子、更には入力側に戻すことができる。これにより、負荷への電力放出量に比して消費電力量が少ない場合に、過度に電力が戻ることはなく、出力電圧を所定電圧値以下に維持しておくことができる。
【００２８】
特に、軽負荷時においてＰＷＭ方式でスイッチング動作が行われる場合に適用して好適である。すなわち、ＰＷＭ方式により所定周期でスイッチング動作が行われ、負荷側に向けて毎周期ごとに過剰な電力が放出されても、毎周期ごとに過剰電力を誘導素子に戻すことができ、出力電圧を所定電圧値以下に維持しておくことができる。このとき、負荷側にブリーダ抵抗等の擬似負荷を備える必要はなく追加の電力消費は伴わず、加えて誘導素子に戻された過剰電力を入力側に回生できることとも相俟って、電力変換効率の改善を図ることができる。
【００２９】
また、第３の発明に係るＤＣ−ＤＣコンバータの制御回路は、誘導素子に電力を蓄積する際に導通する第１スイッチング素子と、誘導素子に蓄積された電力の負荷への放出期間に応じて、スイッチング制御されて導通する第２スイッチング素子とを備えるＤＣ−ＤＣコンバータの制御を、負荷電力量に関わらず動作サイクルの繰り返し周期を所定周期とするＰＷＭ固定制御と、軽負荷では動作サイクルの繰り返し周期を負荷電力量に応じて伸縮するＰＦＭ方式とするＰＷＭ／ＰＦＭ可変制御との間で、選択可能とするＤＣ−ＤＣコンバータの制御回路であって、第２スイッチング素子の導通により、時間に対して負の傾きを有して流れる第１電流を監視し、電流方向の反転を検出する逆流検出部と、ＰＷＭ／ＰＦＭ可変制御が選択されている場合には、逆流検出部の検出結果に応じて第２スイッチング素子を非導通とし、ＰＷＭ固定制御が選択されている場合には、検出結果に関わらず誘導素子への電力蓄積が開始されるまでの間、第２スイッチング素子の導通状態を維持する導通制御部とを備えることを特徴とする。
【００３０】
第３の発明に係るＤＣ−ＤＣコンバータの制御回路では、第２スイッチング素子により同期整流動作が行われるＤＣ−ＤＣコンバータにおいて、ＰＷＭ固定制御とＰＷＭ／ＰＦＭ可変制御との動作モードの選択が可能な場合に、逆流検出部が第１電流の電流方向の反転を検出する。導通制御部では、ＰＷＭ／ＰＦＭ可変制御が選択されていれば、第１電流の逆流検出に応じて第２スイッチング素子を非導通とするが、ＰＷＭ固定制御が選択されている場合には、検出結果に関わらず誘導素子への電力蓄積が開始されるまでの間、第２スイッチング素子の導通状態を維持する。
【００３１】
また、第３の発明に係るＤＣ−ＤＣコンバータの制御方法は、誘導素子に電力を蓄積する際に導通する第１電流径路と、誘導素子に蓄積された電力の負荷への放出期間に応じて導通する第２電流径路とを備えるＤＣ−ＤＣコンバータの制御を、負荷電力量に関わらず動作サイクルの繰り返し周期を所定周期とするＰＷＭ固定制御と、軽負荷では前記動作サイクルの繰り返し周期を負荷電力量に応じて伸縮するＰＦＭ方式とするＰＷＭ／ＰＦＭ可変制御との間で、選択可能とするＤＣ−ＤＣコンバータの制御方法であって、第２電流径路の導通により、時間に対して負の傾きを有して流れる第１電流の電流方向が反転することを検出し、ＰＷＭ／ＰＦＭ可変制御が選択されている場合には、電流方向反転の検出結果に応じて第２電流径路を非導通とし、ＰＷＭ固定制御が選択されている場合には、検出結果に関わらず誘導素子への電力蓄積が開始されるまでの間、第２電流径路の導通状態を維持することを特徴とする。
【００３２】
第３の発明に係るＤＣ−ＤＣコンバータの制御方法では、第２電流径路により同期整流動作が行われるＤＣ−ＤＣコンバータにおいて、ＰＷＭ固定制御とＰＷＭ／ＰＦＭ可変制御との動作モードの選択が可能な場合に、ＰＷＭ／ＰＦＭ可変制御が選択されていれば、第１電流の逆流検出に応じて第２電流径路を非導通とするが、ＰＷＭ固定制御が選択されている場合には、検出結果に関わらず誘導素子への電力蓄積が開始されるまでの間、第２電流径路の導通状態を維持する。
【００３３】
これにより、ＰＷＭ固定制御の選択時に第２スイッチング素子または第２電流径路の非導通制御を抑制して第１電流の電流方向が反転する状態を許容するので、軽負荷時において、ＰＷＭ方式により所定周期でスイッチング動作が行われ、負荷側に向けて毎周期ごとに過剰な電力が放出されても、毎周期ごとに過剰電力を誘導素子に戻すことができ、出力電圧の過度な上昇を抑制し制御電圧内に維持しておくことができる。このとき、負荷側にブリーダ抵抗等の擬似負荷を備える必要はなく追加の電力消費は伴わず、加えて誘導素子に戻された過剰電力を入力側に回生できることとも相俟って、電力変換効率の改善を図ることができる。
【発明の効果】
【００３４】
本発明によれば、同期整流方式のＤＣ−ＤＣコンバータにおいて、軽負荷時において、負荷側に放出された過剰電力を誘導素子に戻し、更に入力側に戻すことにより、出力電圧の過度な上昇を抑制して制御電圧値の改善を図ると共に、電力変換効率の改善するＤＣ−ＤＣコンバータの制御回路、およびその制御方法を提供することを提供することが可能となる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明のＤＣ−ＤＣコンバータの制御回路、およびその制御方法について具体化した実施形態を図１乃至図９に基づき図面を参照しつつ詳細に説明する。
【００３６】
図１は、第１実施形態の構成を降圧型ＤＣ−ＤＣコンバータに適用する場合の回路図である。負荷に対して電力を放出する際に導通する同期トランジスタの非導通タイミングを、電力放出が完了して負荷に向かう放出電流がゼロとなるタイミングから遅延させる。遅延された間、同期トランジスタが導通状態に維持されることにより、放出電流が反転して負荷側の過剰電力が戻される構成である。
【００３７】
入力電圧ＶＩＮが入力される入力端子（ＩＮ）は、ＮＭＯＳトランジスタＦＥＴ１のドレイン端子に接続されている。ＮＭＯＳトランジスタＦＥＴ１のソース端子は、チョークコイルＬ１の一端子、およびＮＭＯＳトランジスタＦＥＴ２のドレイン端子に接続されている。ＮＭＯＳトランジスタＦＥＴ２のソース端子は接地電位に接続されている。ＮＭＯＳトランジスタＦＥＴ１、ＦＥＴ２のゲート端子は、後述する制御回路１１の出力端子（ＤＨ）、（ＤＬ）に各々接続されている。また、ダイオード素子Ｄ１が、アノード端子を接地電位に、カソード端子をチョークコイルＬ１の一端子に接続されて備えられている。後述するスイッチング動作により整流作用を有するＮＭＯＳトランジスタＦＥＴ２を補助する目的で備えられている。
【００３８】
チョークコイルＬ１の他端子はセンス抵抗Ｒｓを介して出力端子（ＯＵＴ）に接続されており、入力電圧ＶＩＮが降圧されて出力電圧ＶＯＵＴとして出力される。出力端子（ＯＵＴ）には、チョークコイルＬ１を介して供給される電力を蓄積しておくために、接地電位との間に出力コンデンサＣ１が接続されている。
【００３９】
ここで、ＮＭＯＳトランジスタＦＥＴ１、ＦＥＴ２のソース端子には、ＮＭＯＳトランジスタＦＥＴ１、ＦＥＴ２のバックゲート端子が接続されていることが一般的である。バックゲート端子とは、ＭＯＳトランジスタ内部構造におけるウェル部であり、ＮＭＯＳトランジスタにおいてはＰ型導電層である。したがって、ＮＭＯＳトランジスタＦＥＴ１、ＦＥＴ２においては、ソース端子からバックゲート端子を経てドレイン端子に向かい、ＰＮ接合構造が形成されていることが一般的である。いわゆるボディダイオード構造である。ボディダイオードにより通常の電流方向とは逆方向に整流作用を有する。
【００４０】
制御回路１１は、ＮＭＯＳトランジスタＦＥＴ１、ＦＥＴ２を交互に導通制御することにより、入力端子（ＩＮ）から入力される入力電圧ＶＩＮを降圧して出力端子（ＯＵＴ）に電力供給を行う際、出力電圧ＶＯＵＴを所定電圧値に維持する制御を行う。図１では、ＰＷＭ方式によるスイッチング制御を電流モード制御により行う回路構成について例示している。制御回路１１は、入力端子（ＩＮ）が電源端子（ＶＣＣ）に接続されており、入力電圧ＶＩＮが電源電圧として給電される。
【００４１】
センス抵抗Ｒｓの両端子が接続される端子（ＣＳ）および（ＦＢ）は、増幅器ＡＭＰ１の非反転入力端子および反転入力端子に接続され、センス抵抗Ｒｓの端子間電圧が増幅される。出力端子（ＯＵＴ）に接続されている端子（ＦＢ）は、更に抵抗素子Ｒ２を介して接地電位に接続されている抵抗素子Ｒ１の一端子に接続されており、抵抗素子Ｒ１、Ｒ２の接続点が誤差増幅器ＥＲＡ１の反転入力端子に接続されている。誤差増幅器ＥＲＡ１の非反転入力端子には基準電圧ｅ１が印加されている。
【００４２】
増幅器ＡＭＰ１の出力端子、および誤差増幅器ＥＲＡ１の出力端子は、比較器ＣＯＭＰ１の非反転入力端子、および反転入力端子に接続されており、比較器ＣＯＭＰ１の出力端子は、フリップフロップ回路ＦＦのリセット端子（Ｒ）に接続されている。フリップフロップ回路ＦＦのセット端子（Ｓ）は、所定周期で発振する発振器ＯＳＣによりトリガされる。フリップフロップ回路ＦＦの出力端子（Ｑ）が制御回路１１の出力端子（ＤＨ）に接続されると共に、出力端子（Ｑ_）は、論理積ゲート回路ＡＮＤ１を介して出力端子（ＤＬ）に接続されている。
【００４３】
論理積ゲート回路ＡＮＤ１には、コイル電流ＩＬ１の反転状態を検出してＮＭＯＳトランジスタＦＥＴ２を非導通とする制御信号が入力される。非反転入力端子が接地電位に接続されている比較器ＣＯＭＰ２の反転入力端子は、端子（Ｘ）を介してチョークコイルＬ１の一端子に接続されている。比較器ＣＯＭＰ２の出力端子（Ｎ１）は遅延回路ＤＬに接続され、遅延回路ＤＬの出力端子（Ｎ２）が論理積ゲート回路ＡＮＤ１に接続されている。
【００４４】
ここで、遅延回路ＤＬは、入力端子（Ｎ１）のローレベルからハイレベルへの信号遷移には遅延が付加されず、ハイレベルからローレベルへの信号遷移に対して遅延が付加される回路である。比較器ＣＯＭＰ２がコイル電流ＩＬ１の反転を検出するタイミングに遅延を付加することを目的としている。
【００４５】
比較器ＣＯＭＰ２の出力端子（Ｎ１）と遅延回路ＤＬの出力端子（Ｎ２）との間に接続されているスイッチ回路ＳＷは、比較器ＣＯＭＰ２による検出信号が論理積ゲート回路ＡＮＤ１に至る径路を、遅延回路ＤＬを経由する径路と経由しない径路とで切り換える。図示はされていないが、制御回路１１が、ＰＷＭ方式によるスイッチング動作に固定して制御されるＰＷＭ固定制御と、軽負荷時にＰＷＭ方式からＰＦＭ方式に切り換えられて制御されるＰＷＭ／ＰＦＭ可変制御との間で選択可能な構成を有している場合に、ＰＷＭ／ＰＦＭ可変制御の選択に対して導通とし、ＰＷＭ固定制御の選択に対して非導通とする。
【００４６】
制御回路１１がＰＷＭ固定制御に設定されている場合の軽負荷状態における回路動作を、図２により説明する。ＰＷＭ固定制御の選択により、スイッチ回路ＳＷは非導通に維持されている。図２は、ＰＷＭ方式による１周期のスイッチング動作を示している。
【００４７】
発振器ＯＳＣの毎周期ごとにフリップフロップ回路ＦＦがセットされ、出力端子（Ｑ）がハイレベルに遷移する。このハイレベル信号は、出力端子（ＤＨ）から出力され、駆動信号ＶＤＨとしてハイレベル信号が出力されると、ＮＭＯＳトランジスタＦＥＴ１が導通する。チョークコイルＬ１における入力端子（ＩＮ）側の電圧が略入力電圧ＶＩＮに等しくなるところ、出力端子（ＯＵＴ）側の端子には入力電圧ＶＩＮに比して低電圧の出力電圧ＶＯＵＴが印加されているので、出力端子（ＯＵＴ）に向かって流れるコイル電流ＩＬ１は、所定の時間傾きで上昇していく。このときの傾きは、インダクタンス素子の物理特性により決定される。チョークコイルＬ１のインダクタンスをＬとすると、
ｄｉ／ｄｔ＝（ＶＩＮ−ＶＯＵＴ）／Ｌとなる。また、インダクタンス素子では、電流の２乗に比例して電力が蓄積されるので、チョークコイルＬ１には、コイル電流ＩＬ１の２乗に比例した電力が時間と共に蓄積されていくこととなる（図２中、（１））。尚、この期間には、出力端子（ＤＬ）の駆動信号ＶＤＬはローレベルに維持されており、ＮＭＯＳトランジスタＦＥＴ２は非導通状態に維持される。
【００４８】
コイル電流ＩＬ１の増加に応じて増幅器ＡＭＰ１の出力電圧も増加していく。そして、基準電圧ｅ１に応じて設定される制御電圧に対する出力電圧ＶＯＵＴの不足分に応じて誤差増幅器ＥＲＡ１から出力される電圧に、増幅器ＡＭＰ１の出力電圧が到達することに応じて、比較器ＣＯＭＰ１が反転して、フリップフロップ回路ＦＦがリセットされる。ＮＭＯＳトランジスタＦＥＴ１が非導通となって入力端子（ＩＮ）からの電流径路が遮断され、ＮＭＯＳトランジスタＦＥＴ２が導通する。
【００４９】
接地電位からＮＭＯＳトランジスタＦＥＴ２を介して、チョークコイルＬ１に電流経路が形成されることにより、チョークコイルに蓄積されている電力が出力端子（ＯＵＴ）側に放出される。ＮＭＯＳトランジスタＦＥＴ２の導通に応じて、チョークコイルＬ１の入力端子（ＩＮ）側の電圧が略接地電位に等しくなるところ、出力端子（ＯＵＴ）側の端子には出力電圧ＶＯＵＴが印加されているので、チョークコイルＬ１から出力端子（ＯＵＴ）側に向かって流れるコイル電流は所定の時間傾きで下降していく。このときの傾きは、インダクタンス素子の物理特性により、チョークコイルＬ１のインダクタンスをＬとすると、
ｄｉ／ｄｔ＝−ＶＯＵＴ／Ｌとなる（図２中、（２））。
【００５０】
出力端子（ＯＵＴ）に接続されている負荷の電力消費が小さく軽負荷の状態である場合には、負荷が要求する以上の電力が供給される場合がある。未使用の電力は、出力端子（ＯＵＴ）に接続されている出力コンデンサＣ１に蓄積される。未使用電力の蓄積により、出力電圧ＶＯＵＴは上昇する場合がある。特にＰＷＭ固定制御では、軽負荷状態においても所定周期で発振する発振器ＯＳＣにより、毎周期、電力の供給が行われる。
【００５１】
図２中（２）の期間には、コイル電流ＩＬ１が流れＮＭＯＳトランジスタＦＥＴ２が電流方向に沿って電圧降下されるが、このときの電流方向は、接地電位に接続されているソース端子からドレイン端子に向かう方向である。このため、ＮＭＯＳトランジスタＦＥＴ２の導通に応じて、端子（Ｘ）は負電圧を示し比較器ＣＯＭＰ２の端子電圧ＶＮ１はハイレベルに遷移する。端子電圧ＶＮ１のハイレベル遷移に対して遅延は付加されないので、遅延回路ＤＬの端子電圧ＶＮ２も同様にハイレベルに遷移する。
【００５２】
ＮＭＯＳトランジスタＦＥＴ２の導通状態が継続して、コイル電流ＩＬ１が減少し電流値がゼロとなった時点で、チョークコイルＬ１に蓄積されている全ての電力が出力端子（ＯＵＴ）側に放出されることとなる。この後もＮＭＯＳトランジスタＦＥＴ２の導通状態が維持されていれば、チョークコイルＬ１の端子間電圧は、出力端子（ＯＵＴ）側が高電圧である状態が維持されるので、ｄｉ／ｄｔ＝−ＶＯＵＴ／Ｌの傾きでコイル電流ＩＬ１が流れ続けることとなる。端子（Ｘ）の電圧は、コイル電流ＩＬ１の電流方向の反転に伴い、負電圧から、ゼロ電圧、更に正電圧に上昇していく。
【００５３】
比較器ＣＯＭＰ２は、端子（Ｘ）の電圧値が負電圧から正電圧に反転することを検出して、端子電圧ＶＮ１がローレベルに反転する。ＰＷＭ／ＰＦＭ可変制御が選択されている場合には、スイッチ回路ＳＷが導通状態であるため、端子電圧ＶＮ１のローレベル遷移に応じて駆動信号ＶＤＬがローレベルに遷移する。ＮＭＯＳトランジスタＦＥＴ２に流れるコイル電流ＩＬ１の反転を検出してＮＭＯＳトランジスタＦＥＴ２を非導通とする、通常の同期整流動作が行われる。
【００５４】
図２に示すＰＷＭ固定制御では、スイッチ回路ＳＷが非導通状態である。端子電圧ＶＮ１のローレベル遷移に対して遅延回路ＤＬにより遅延が付加されて、端子電圧ＶＮ２がローレベルに遷移する。端子電圧ＶＮ１のローレベル遷移から端子電圧ＶＮ２のローレベル遷移までの間、ＮＭＯＳトランジスタＦＥＴ２は導通状態に維持され、コイル電流ＩＬ１が反転方向、すなわち出力端子（ＯＵＴ）側からチョークコイルＬ１に向かう方向に流れる（図２中、（３））。出力端子（ＯＵＴ）側に放出された電力の一部がチョークコイルＬ１に戻される。軽負荷状態において、負荷が要求する電力以上に供給された電力は、過剰電力として出力コンデンサＣ１に蓄積されるが、少なくともその一部がチョークコイルＬ１に戻される。出力コンデンサＣ１に蓄積される過剰電力による出力電圧ＶＯＵＴの上昇を低減することができる。
【００５５】
遅延回路ＤＬにより付加された遅延時間の後、端子電圧ＶＮ２がローレベルに遷移することに応じて、駆動信号ＶＤＬがローレベルに遷移してＮＭＯＳトランジスタＦＥＴ２は非導通状態に移行する。この時点までに出力端子（ＯＵＴ）側から戻されチョークコイルＬ１に蓄積されている電力は、ＮＭＯＳトランジスタＦＥＴ１のボディダイオードを介して入力端子（ＩＮ）に回生される（図２中、（４））。
【００５６】
ここで、図２中の（３）および（４）の期間における、ＮＭＯＳトランジスタＦＥＴ２のスイッチング制御は、ＮＭＯＳトランジスタＦＥＴ１のボディダイオードと相俟って、出力端子（ＯＵＴ）から入力端子（ＩＮ）に電力供給する昇圧型ＤＣ−ＤＣコンバータを構成している。
【００５７】
ＤＣ−ＤＣコンバータがＰＷＭ固定制御で動作している場合には、同期整流作用を奏するＮＭＯＳトランジスタＦＥＴ２に流れるコイル電流ＩＬ１の電流方向が、反転することを検出する比較器ＣＯＭＰ２の検出結果を遅延回路ＤＬで遅延させることにより、ＮＭＯＳトランジスタＦＥＴ２を使用して、出力電圧ＶＯＵＴを昇圧して入力側に戻すことができ、出力電圧ＶＯＵＴが、制御回路１１による制御に関わらず異常上昇するおそれを防止することができる。
【００５８】
ＰＷＭ／ＰＦＭ可変制御とＰＷＭ固定制御との何れのスイッチング制御を行うかを選択可能とされた同期整流型のＤＣ−ＤＣコンバータにおいて、選択信号に応じてスイッチ回路ＳＷの導通状態を切り換えることが便宜である。
【００５９】
すなわち、ＰＷＭ／ＰＦＭ可変制御を選択する場合には、スイッチ回路ＳＷを導通状態とし、ＮＭＯＳトランジスタＦＥＴ２に流れるコイル電流の反転に応じて、ＮＭＯＳトランジスタＦＥＴ２を非導通とする同期整流動作を行わせる。軽負荷状態におけるＰＦＭ方式と同期整流動作とにより、高い電力変換効率を実現しながら、出力端子（ＯＵＴ）側への過剰電力の供給を低減することができる。また、ＰＷＭ固定制御を選択する場合には、スイッチ回路ＳＷを非導通状態とし、ＮＭＯＳトランジスタＦＥＴ２に流れるコイル電流ＩＬ１の反転に対して遅延回路ＤＬによる遅延時間を付加した後、ＮＭＯＳトランジスタＦＥＴ２を非導通とする。軽負荷状態において、ＰＷＭ方式により所定周期でサイクルごとに出力端子（ＯＵＴ）側に供給される電力のうち過剰な電力をチョークコイルＬ１に戻し、更に入力側に回生することができる。出力電圧ＶＯＵＴの異常上昇を防止すると共に、電力変換効率の向上を図ることができる。
【００６０】
図３は、第１実施形態の変形例を降圧型ＤＣ−ＤＣコンバータに適用する場合の回路図である。負荷に対して電力を放出する際に導通する同期トランジスタを複数備える。そのうちの１のトランジスタを、主に同期整流作用を奏するトランジスタとして使用し、他のトランジスタを、主に過剰電力を入力側に戻す機能を奏するトランジスタとして使用する。他のトランジスタの非導通タイミングを、電力放出が完了して負荷に向かう放出電流がゼロとなるタイミングから遅延させる。遅延された間、導通状態に維持されることにより、放出電流が反転して負荷側の過剰電力が戻される構成である。
【００６１】
第１実施形態の変形例では、第１実施形態（図１）の出力端子（ＤＬ）に代えて出力端子（ＤＬＡ）乃至（ＤＬＸ）が備えられ、ＮＭＯＳトランジスタＦＥＴ２に代えてＮＭＯＳトランジスタＦＥＴ２Ａ乃至ＦＥＴ２Ｘのゲート端子が接続されている。また、遅延回路ＤＬおよび論理積ゲート回路ＡＮＤ１に代えて、遅延回路ＤＬＢ乃至ＤＬＸ、および論理積ゲート回路ＡＮＤ１Ａ乃至ＡＮＤ１Ｘが備えられている。比較器ＣＯＭＰ２の出力端子（Ｎ１）が遅延回路ＤＬＢ乃至ＤＬＸに接続され、遅延回路ＤＬＢ乃至ＤＬＸの出力端子が論理積ゲート回路ＡＮＤ１Ａ乃至ＡＮＤ１Ｘの入力端子に接続されている。論理積ゲート回路ＡＮＤ１Ａ乃至ＡＮＤ１Ｘの他の入力端子は、フリップフロップ回路ＦＦのリセット端子（Ｒ）に共通に接続されている。
【００６２】
図３の変形例では、主に、同期整流作用を奏するトランジスタとしてＮＭＯＳトランジスタＦＥＴ２Ａを備え、更に、図２中（３）に示すように、主に、コイル電流ＩＬ１を出力端子（ＯＵＴ）側からチョークコイルＬ１に向かう反転方向に流すトランジスタとしてＮＭＯＳトランジスタＦＥＴ２Ｂ乃至ＦＥＴ２Ｘを備えている。
【００６３】
比較器ＣＯＭＰ２によりコイル電流ＩＬ１が反転したことが検出されると、論理積ゲート回路ＡＮＤ１Ａの出力端子がローレベルに反転し、ＮＭＯＳトランジスタＦＥＴ２Ａを非導通とする。この時点では、ＮＭＯＳトランジスタＦＥＴ２Ｂ乃至ＦＥＴ２Ｘは導通常体が継続する。各々のゲート端子には、各々の遅延回路ＤＬＢ乃至ＤＬＸの出力端子が入力されており、ＮＭＯＳトランジスタＦＥＴ２Ａのゲート端子をローレベルに遷移するタイミングが遅延するからである。
【００６４】
ここで、各々の遅延回路ＤＬＢ乃至ＤＬＸの遅延時間を調整してやれば、各トランジスタＦＥＴ２Ｂ乃至ＦＥＴ２Ｘが非導通となるタイミングを調整することができ、出力側の過剰電力を入力側に戻す際のコイル電流ＩＬ１を制御することができる。導通しているトランジスタＦＥＴ２Ｂ乃至ＦＥＴ２Ｘの数を時間に応じて減らす制御を行うことができ、時間に応じて電流駆動能力またはオン抵抗を制御することができるからである。
【００６５】
尚、図３の変形例では、ＮＭＯＳトランジスタＦＥＴ２Ｂ乃至ＦＥＴ２Ｘごとに遅延回路ＤＬＢ乃至ＤＬＸを備え、各トランジスタＦＥＴ２Ｂ乃至ＦＥＴ２Ｘに対して個別にオフまでの遅延時間を設定できる場合を示したが、遅延回路の挿入構成はこれに限定されるものではない。遅延回路を直列に接続して遅延時間が順次加算されるような構成とし、所望の遅延時間を計時する端子を論理積ゲート回路ＡＮＤ１Ａ乃至ＡＮＤ１Ｘに接続する構成とすることもできる。
【００６６】
また、ＮＭＯＳトランジスタＦＥＴ２Ｂ乃至ＦＥＴ２Ｘは、個々にトランジスタサイズを変えて構成することもできる。また、ＮＭＯＳトランジスタＦＥＴ２Ｂ乃至ＦＥＴ２Ｘのいくつかについて、定電流動作をさせることも可能である。遅延時間の調整と相俟って、コイル電流ＩＬ１の電流能力を更に大きな自由度を有して調整することができる。
【００６７】
図４は、第２実施形態の構成を降圧型ＤＣ−ＤＣコンバータに適用する場合の回路図である。負荷に対して電力を放出する際に導通する同期トランジスタの非導通タイミングを、放出電流の検出にオフセットを設けることにより、放出電流が反転して負荷側の過剰電力が戻されるタイミングとする。オフセットの付加により同期トランジスタの非導通遷移を遅らせて負荷側の過剰電力が戻される構成である。
【００６８】
図４に示す制御回路１２では、図１の制御回路１１におけるスイッチ回路ＳＷおよび遅延回路ＤＬに代えて、スイッチ回路ＳＷ２およびオフセット部ｅ２が備えられている。論理積ゲート回路ＡＮＤ１の入力端子には、遅延回路ＤＬの出力端子（Ｎ２）に代えて、比較器ＣＯＭＰ２の出力端子が接続されている。その他の回路構成については、図１の場合と同様であり、ここでの説明は省略する。
【００６９】
スイッチ回路ＳＷ２は、比較器ＣＯＭＰ２の非反転入力端子に、接地電位あるいはオフセット部ｅ２の何れかを接続する。オフセット部ｅ２は、接地電位に対して正のオフセット電圧ｅ２を付加する回路である。
【００７０】
スイッチ回路ＳＷ２は、ＰＷＭ／ＰＦＭ可変制御が選択されている場合、比較器ＣＯＭＰ２の非反転入力端子に接地電位を接続する。反転入力端子に接続されている端子（Ｘ）の電圧が正に反転することに応じて、比較器ＣＯＭＰ２からローレベル信号を出力し、ＮＭＯＳトランジスタＦＥＴ２を非導通とする。ＮＭＯＳトランジスタＦＥＴ２に流れるコイル電流ＩＬ１が反転することに応じて端子（Ｘ）が正電圧に変化するので、これを検出してＮＭＯＳトランジスタＦＥＴ２を非導通に制御する。ＮＭＯＳトランジスタＦＥＴ２に同期整流動作を行わせることができる。
【００７１】
ＰＷＭ固定制御が選択されている場合、比較器ＣＯＭＰ２の非反転入力端子にオフセット部ｅ２を接続する。反転入力端子に接続されている端子（Ｘ）の電圧がオフセット電圧ｅ２を越えることに応じて、比較器ＣＯＭＰ２からローレベル信号を出力し、ＮＭＯＳトランジスタＦＥＴ２を非導通とする。ＮＭＯＳトランジスタＦＥＴ２に流れるコイル電流ＩＬ１が反転した後、端子（Ｘ）がオフセット電圧ｅ２に達することに応じてＮＭＯＳトランジスタＦＥＴ２を非導通に制御する。コイル電流ＩＬ１の反転を越えて、出力端子（ＯＵＴ）側からチョークコイルＬ１にコイル電流ＩＬ１を流すことにより、出力端子（ＯＵＴ）側に供給された過剰電力を戻すことができる。
【００７２】
比較器ＣＯＭＰ２にオフセット部ｅ２が接続される場合の回路動作については、図２と同様である。比較器ＣＯＭＰ２にオフセット電圧ｅ２を付加することにより、ＮＭＯＳトランジスタＦＥＴ２の非導通時点でコイル電流ＩＬ１が反転方向に所定電流値流れる設定としている。
【００７３】
図５は、第３実施形態の構成を降圧型ＤＣ−ＤＣコンバータに適用する場合の回路図である。ＰＷＭ固定制御とＰＷＭ／ＰＦＭ可変制御とが選択可能なＤＣ−ＤＣコンバータについて、同期トランジスタの導通制御を、ＰＷＭ／ＰＦＭ可変制御では、整流作用を持たせコイル電流の逆流を防止して非導通とするところ、ＰＷＭ固定制御では、コイル電流の逆流を許して導通状態を維持する。負荷側への電力供給が毎周期行われるＰＷＭ固定制御において、負荷側の過剰電力が毎周期戻される構成である。
【００７４】
図５に示す制御回路１３では、図１の制御回路１１におけるスイッチ回路ＳＷおよび遅延回路ＤＬに代えて、論理和ゲート回路ＯＲ１が備えられている。論理和ゲート回路ＯＲ１の入力端子は、比較器ＣＯＭＰ２の出力端子が接続されるほか、ＰＷＭ固定制御の選択信号ＤＳＡが入力されている。選択信号ＤＳＡは、ＰＷＭ固定制御を選択する場合にハイレベルとなる信号である。論理和ゲート回路ＯＲ１の出力端子は、論理積ゲート回路ＡＮＤ１の入力端子に接続されている。論理積ゲート回路ＡＮＤ１の他の入力端子には、フリップフロップ回路ＦＦの出力端子（Ｑ_）が接続されている。その他の回路構成については、図１の場合と同様であり、ここでの説明は省略する。
【００７５】
ＰＷＭ固定制御が選択されている場合、選択信号ＤＳＡはハイレベルである。論理和ゲート回路ＯＲ１の出力端子は、比較器ＣＯＭＰ２の出力端子（Ｎ１）に関わらず、ハイレベルに固定される。論理積ゲート回路ＡＮＤ１は、フリップフロップ回路ＦＦの出力端子（Ｑ_）からの信号を出力端子（ＤＬ）に伝える。ここで、出力端子（Ｑ_）からの信号は、出力端子（Ｑ）からの信号の反転信号である。ＮＭＯＳトランジスタＦＥＴ１とＮＭＯＳトランジスタＦＥＴ２とは、互いに逆位相で導通と非導通を繰り返す。ＰＷＭ方式のスイッチング制御では、入力電圧ＶＩＮと出力電圧ＶＯＵＴとにより、所定周期内で各々のトランジスタが導通する時間割合が一定となる。軽負荷状態において、ＮＭＯＳトランジスタＦＥＴ２は、コイル電流ＩＬ１の逆流に関わらず、所定時間割合の間、導通状態に維持される。
【００７６】
ＰＷＭ／ＰＦＭ可変制御が選択されている場合、選択信号ＤＳＡはローレベルである。論理和ゲート回路ＯＲ１の出力端子は、比較器ＣＯＭＰ２の端子信号ＶＮ１と同相の信号が出力される。端子信号ＶＮ１は、コイル電流ＩＬ１が出力端子（ＯＵＴ）側に向かって流れている間はハイレベルに維持され、逆流が検出されるとローレベルに反転する。論理積ゲート回路ＡＮＤ１は、ハイレベルの端子信号ＶＮ１に対してはフリップフロップ回路ＦＦの出力端子（Ｑ_）からの信号を出力端子（ＤＬ）に伝えるところ、端子信号ＶＮ１がローレベルに反転すると、ローレベル信号を出力する。軽負荷状態において、コイル電流ＩＬ１の逆流に応じてＮＭＯＳトランジスタＦＥＴ２が非導通とされる。
【００７７】
制御回路１３がＰＷＭ固定制御に設定されている場合の軽負荷状態における回路動作を、図６より説明する。図２の場合とは異なり、コイル電流ＩＬ１の逆流に関わらずＮＭＯＳトランジスタＦＥＴ２が導通状態を維持する。このため、コイル電流ＩＬ１はスイッチング動作の各周期において、ＮＭＯＳトランジスタＦＥＴ１またはＮＭＯＳトランジスタＦＥＴ２の何れかに流れている。
【００７８】
駆動信号ＶＤＨがハイレベルの場合にＮＭＯＳトランジスタＦＥＴ１が導通する。コイル電流は所定時間割合で増加する。駆動信号ＶＤＬがハイレベルの場合にＮＭＯＳトランジスタＦＥＴ２が導通する。コイル電流は所定時間割合で減少する。コイル電流ＩＬ１は、ノコギリ波状に流れることとなる。
【００７９】
ノコギリ波状に流れるコイル電流ＩＬ１の平均値が負荷に流れる負荷電流ＩＬＤとなる。負荷において消費される負荷電流ＩＬＤが減少して軽負荷状態に至った動作波形が図６である。図６に示す軽負荷状態では、ノコギリ波状のコイル電流ＩＬ１における電流値の底値が負値に至った状態である（図６中、（３）、（４））。
【００８０】
（２）および（３）の期間は、駆動信号ＶＤＬがハイレベルにあり、ＮＭＯＳトランジスタＦＥＴ２が導通状態にある期間である。（２）領域において、チョークコイルＬ１に蓄積されている電力が出力端子（ＯＵＴ）側に放出され、コイル電流ＩＬ１がゼロに至った時点で放出は完了する。引き続く（３）領域においてもＮＭＯＳトランジスタＦＥＴ２の導通状態が維持されるため、出力端子（ＯＵＴ）側からチョークコイルＬ１に向かってコイル電流ＩＬ１が流れ、過剰電力がチョークコイルＬ１に戻される。
【００８１】
（３）期間の終了後、駆動信号ＶＤＬがローレベルに遷移すると共に、駆動信号ＶＤＨがハイレベルに遷移して、ＮＭＯＳトランジスタＦＥＴ１が導通状態となる期間に移行する。期間の初期段階である（４）領域においては、チョークコイルＬ１に蓄積されている電力が入力端子（ＩＮ）側に回生される。回生が完了するとコイル電流ＩＬ１が反転して入力端子（ＩＮ）側からチョークコイルＬ１に向かってコイル電流ＩＬ１が流れ始める。チョークコイルＬ１に電力が蓄積され始め、次サイクルが開始される。
【００８２】
ＰＷＭ固定制御では、入力電圧ＶＩＮと出力電圧ＶＯＵＴとで決定される、１周期内での所定時間割合の間、ＮＭＯＳトランジスタＦＥＴ２は導通状態に維持される。したがって軽負荷状態において、コイル電流ＩＬ１が反転方向、すなわち出力端子（ＯＵＴ）側からチョークコイルＬ１に向かう方向に流れる（図６中、（３））。これにより、出力端子（ＯＵＴ）側に放出された電力の一部がチョークコイルＬ１に戻される。負荷が要求する電力以上に供給された電力は、過剰電力として出力コンデンサＣ１に蓄積されるが、少なくともその一部がチョークコイルＬ１に戻される。出力コンデンサＣ１に蓄積される過剰電力による出力電圧ＶＯＵＴの上昇を低減することができる。
【００８３】
ＮＭＯＳトランジスタＦＥＴ２が非導通となると共に、ＮＭＯＳトランジスタＦＥＴ１が導通する。（３）期間で出力端子（ＯＵＴ）側から戻されチョークコイルＬ１に蓄積されている電力は、ＮＭＯＳトランジスタＦＥＴ１の導通により入力端子（ＩＮ）に回生される。（図２中、（４））。図２の場合には、ＮＭＯＳトランジスタＦＥＴ１のボディダイオードを介して回生が行われるところ、第３実施形態（図５、図６）では、ＮＭＯＳトランジスタＦＥＴ１が導通して回生が行われる。コイル電流ＩＬ１の回生径路における電力消費を更に低減することができる。
【００８４】
ここで、図６中の（３）および（４）の期間における、ＮＭＯＳトランジスタＦＥＴ２およびＦＥＴ１のスイッチング制御は、出力端子（ＯＵＴ）から入力端子（ＩＮ）に電力供給する昇圧型ＤＣ−ＤＣコンバータを構成していることとなる。
【００８５】
ＤＣ−ＤＣコンバータがＰＷＭ固定制御で動作している場合には、ＮＭＯＳトランジスタＦＥＴ２を使用して、出力電圧ＶＯＵＴを昇圧して入力側に戻すことができ、出力電圧ＶＯＵＴが、制御回路１３による制御に関わらず異常上昇するおそれを防止することができる。
【００８６】
図７は、第１実施形態の構成を昇圧型ＤＣ−ＤＣコンバータに適用する場合の回路図である。負荷に対して電力を放出する際に導通する同期トランジスタの非導通タイミングを、電力放出が完了して負荷に向かう放出電流がゼロとなるタイミングから遅延させる。遅延された間、同期トランジスタが導通状態に維持されることにより、放出電流が反転して負荷側の過剰電力が戻される構成である。
【００８７】
チョークコイルＬ１の一端子は入力端子（ＩＮ）に、他端子はセンス抵抗Ｒｓを介して、ＮＭＯＳトランジスタＦＥＴ３のドレイン端子、およびＮＭＯＳトランジスタＦＥＴ４のソース端子に接続されている。また、ＮＭＯＳトランジスタＦＥＴ３のソース端子は接地電位に接続されると共に、ＮＭＯＳトランジスタＦＥＴ４のドレイン端子が出力端子（ＯＵＴ）に接続されている。ＮＭＯＳトランジスタＦＥＴ３、ＦＥＴ４のゲート端子は、後述する制御回路２１の出力端子（ＤＨ）、（ＤＬ）に各々接続されている。また、出力端子（ＯＵＴ）には、チョークコイルＬ１を介して供給される電力を蓄積しておくために、接地電位との間に出力コンデンサＣ１が接続されている。
【００８８】
ここで、ＮＭＯＳトランジスタＦＥＴ３、ＦＥＴ４のソース端子には、バックゲート端子が接続されており、ドレイン端子に向かいボディダイオードが内蔵されていることが一般的である。
【００８９】
制御回路２１は、ＰＷＭ方式によるスイッチング制御を電流モード制御により行う回路構成について例示している。ＰＷＭ方式によるスイッチング制御を行う、増幅器ＡＭＰ１、誤差増幅器ＥＲＡ１、比較器ＣＯＭＰ１、フリップフロップ回路ＦＦ、および論理積ゲート回路ＡＮＤ１については、図１の制御回路１１と同様の回路構成、および作用・効果を奏する。
【００９０】
比較器ＣＯＭＰ２および遅延回路ＤＬ、およびスイッチ回路ＳＷについても同様の回路構成、および作用・効果を奏している。図１とは異なり、比較器ＣＯＭＰ２の入力端子は、端子（ＣＳ＋）および（ＣＳ−）を介して、センス抵抗Ｒｓの両端子が接続されている。チョークコイルＬ１から出力端子（ＯＵＴ）側にコイル電流ＩＬ１が流れる場合を正として、出力端子（Ｎ１）にハイレベル信号が出力される。
【００９１】
制御回路２１がＰＷＭ固定制御に設定されている場合の軽負荷状態における回路動作は図２と同様である。出力端子（ＤＨ）から出力される駆動信号ＶＤＨがハイレベルに遷移すると、ＮＭＯＳトランジスタＦＥＴ３が導通する。これにより、入力端子（ＩＮ）からチョークコイルＬ１に流れ込むコイル電流ＩＬ１が所定の時間傾きで上昇し、チョークコイルＬ１に電力が蓄積されていく。
【００９２】
誤差増幅器ＥＲＡ１の出力電圧に増幅器ＡＭＰ１の出力電圧が到達することに応じて、ＮＭＯＳトランジスタＦＥＴ４が導通する。チョークコイルＬ１から出力端子（ＯＵＴ）側に電流経路が形成され、チョークコイルＬ１に蓄積されている電力が出力端子（ＯＵＴ）側に放出される。このときのコイル電流ＩＬ１は、時間傾きで減少する。
【００９３】
ＰＷＭ方式でスイッチング制御される場合は、毎周期、出力端子（ＯＵＴ）側に電力供給が行われることとなり、軽負荷状態では過剰な電力供給となる場合があるが、電流方向が反転した後もコイル電流ＩＬ１が流れることにより、過剰な電力がチョークコイルＬ１に戻される。出力端子（ＯＵＴ）側から戻されチョークコイルＬ１に蓄積される電力は、ＮＭＯＳトランジスタＦＥＴ３の導通に応じて、またはＮＭＯＳトランジスタＦＥＴ３のボディダイオードを介して、入力端子（ＩＮ）側に回生される。
【００９４】
図８は、第４実施形態の構成を昇圧型ＤＣ−ＤＣコンバータに適用する場合の回路図である。同期トランジスタの導通制御を、出力端子に向かう放出電流が反転する時点での出力電圧に応じて行う場合である。放出電流の反転の際、出力電圧が所定電圧値以下である場合には同期トランジスタを非導通とし同期整流動作を行わせるところ、出力電圧が所定電圧値に比して高い場合に同期トランジスタを導通状態に維持して、過剰電力が戻される構成である。
【００９５】
図８に示す制御回路２２では、図７の制御回路２１におけるスイッチ回路ＳＷおよび遅延回路ＤＬに代えて、比較器ＣＯＭＰ３およびナンドゲート回路ＮＡＮＤ１が備えられている。比較器ＣＯＭＰ３の非反転入力端子には所定電圧値ｅ３が接続され、反転入力端子には抵抗素子Ｒ１、Ｒ２による分圧点が接続されている。ナンドゲート回路ＮＡＮＤ１の入力端子には、比較器ＣＯＭＰ２およびＣＯＭＰ３の出力端子が接続されている。ナンドゲート回路ＮＡＮＤ１の出力端子は、論理積ゲート回路ＡＮＤ１の入力端子に接続されている。その他の回路構成については、図７の場合と同様であり、ここでの説明は省略する。
【００９６】
比較器ＣＯＭＰ２において、コイル電流ＩＬ１の電流方向をモニタする。また、比較器ＣＯＭＰ３において、出力電圧ＶＯＵＴと所定電圧値ｅ３により設定される電圧値との大小を比較する。コイル電流ＩＬ１が逆流している期間に、出力電圧ＶＯＵＴが所定電圧値ｅ３により設定される電圧値を越える場合に、ナンドゲート回路ＮＡＮＤ１の出力電圧がハイレベルとなり、駆動信号ＶＤＬはハイレベルとなる。ＮＭＯＳトランジスタＦＥＴ４を導通状態とする。出力端子（ＯＵＴ）側からチョークコイルＬ１に、過剰な電力を戻すことができる。出力電圧ＶＯＵＴが所定電圧値ｅ３により設定される電圧値以内であれば、コイル電流ＩＬ１の逆流に応じてナンドゲート回路ＮＡＮＤ１の出力電圧がローレベルとなり、駆動信号ＶＤＬはローレベルとなる。ＮＭＯＳトランジスタＦＥＴ４を非導通として同期整流動作が行われる。
【００９７】
図９は、昇降圧型ＤＣ−ＤＣコンバータの一例を示す回路図である。チョークコイルＬ１およびセンス抵抗Ｒｓを中心にして、入力端子（ＩＮ）側に備えられるＮＭＯＳトランジスタＦＥＴ１およびＦＥＴ２により降圧型ＤＣ−ＤＣコンバータが構成され、出力端子（ＯＵＴ）側に備えられるＮＭＯＳトランジスタＦＥＴ３およびＦＥＴ４により昇圧型ＤＣ−ＤＣコンバータが構成されている。制御回路３１の出力端子（ＤＨ１）および（ＤＬ１）によりＮＭＯＳトランジスタＦＥＴ１およびＦＥＴ２をスイッチング制御することにより、出力端子（ＯＵＴ）に降圧された出力電圧ＶＯＵＴが生成される。出力端子（ＤＨ２）および（ＤＬ２）によりＮＭＯＳトランジスタＦＥＴ３およびＦＥＴ４をスイッチング制御することにより、出力端子（ＯＵＴ）に昇圧された出力電圧ＶＯＵＴが生成される。
【００９８】
この場合、コイル電流ＩＬ１の電流径路を確立するため、降圧型の動作時にＮＭＯＳトランジスタＦＥＴ１およびＦＥＴ２のスイッチング動作に加えてＮＭＯＳトランジスタＦＥＴ４を導通状態に維持し、昇圧型の動作時にＮＭＯＳトランジスタＦＥＴ３およびＦＥＴ４のスイッチング動作に加えてＮＭＯＳトランジスタＦＥＴ１を導通状態に維持する他は、降圧型および昇圧型の制御は、各々別個の制御が可能である。したがって、図９に示す昇降圧型ＤＣ−ＤＣコンバータにおいても、第１乃至第４実施形態を降圧型および昇圧型のそれぞれに適用することは可能である。
【００９９】
以上詳細に説明したとおり、本実施形態に係るＤＣ−ＤＣコンバータの制御回路、およびその制御方法によれば、誘導素子の一例であるチョークコイルＬ１の蓄積電力を出力端子（ＯＵＴ）側に放出するにあたって、第２スイッチング素子であるＮＭＯＳトランジスタＦＥＴ２またはＦＥＴ４を導通する。この場合、チョークコイルＬ１の電力放出期間を越えてＮＭＯＳトランジスタＦＥＴ２またはＦＥＴ４の導通状態を維持してやれば、出力端子（ＯＵＴ）側に電力を放出する第１電流の一例であるコイル電流ＩＬ１の電流方向が反転する。出力端子（ＯＵＴ）側からチョークコイルＬ１に向かって電流が流れ、出力端子（ＯＵＴ）側の電力が移動して蓄積される。負荷での消費電力が少ない場合に、過剰電力をチョークコイルＬ１に戻すことができる。出力端子（ＯＵＴ）側に蓄積されてしまう過剰電力を低減することができ、過剰電力による出力電圧ＶＯＵＴの上昇を低減することができる。
【０１００】
更に、ＮＭＯＳトランジスタＦＥＴ２またはＦＥＴ４が非導通とされた後に、ＮＭＯＳトランジスタＦＥＴ１またはＦＥＴ３が導通することにより、またはＮＭＯＳトランジスタＦＥＴ１またはＦＥＴ３がボディダイオードを備えていることにより、チョークコイルＬ１に戻された電力は、入力端子（ＩＮ）側に回生される。過剰電力を入力端子（ＩＮ）側に戻すことができ、ＤＣ−ＤＣコンバータの電力変換効率の向上を図ることができる。
【０１０１】
特に、軽負荷時においてＰＷＭ方式でスイッチング動作が行われる場合に適用すれば、所定周期でスイッチング動作が行われ、出力端子（ＯＵＴ）側に向けて毎周期ごとに過剰な電力が放出されても、毎周期ごとに過剰電力をチョークコイルＬ１に戻すことができ、出力電圧ＶＯＵＴの上昇を抑制することができる。出力端子（ＯＵＴ）側にブリーダ抵抗等の擬似負荷を備えることなく、出力電圧ＶＯＵＴの異常上昇を抑制することができる。ＰＷＭ固定制御とＰＷＭ／ＰＦＭ可変制御との間で、スイッチング制御方法が選択可能なＤＣ−ＤＣコンバータにおいて、ＰＷＭ固定制御が選択される際に、コイル電流ＩＬ１の逆流による過剰電力の回生動作が可能となる。出力電圧ＶＯＵＴの異常上昇を抑制すると共に、電力変換効率の向上を図ることができる。
【０１０２】
ここで、ＮＭＯＳトランジスタＦＥＴ２に代えて、複数のＮＭＯＳトランジスタＦＥＴ２Ｂ乃至ＦＥＴ２Ｘを備え、コイル電流ＩＬ１が反転する際、個々に異なる遅延時間で非導通としてやれば、出力側の過剰電力を入力側に戻す際のコイル電流ＩＬ１を制御することができる。
【０１０３】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
遅延回路ＤＬによる制御、オフセット部ｅ２による制御、出力電圧ＶＯＵＴの検出制御等を各々組み合わせて適用することが可能である。また、実施形態では電流モード制御のＤＣ−ＤＣコンバータについて説明したが、本発明はこれに限定されるものではない。電圧モード制御のＤＣ−ＤＣコンバータに対しても同様に適用することができることは言うまでもない。
また、出力側の過剰電力を入力側に戻す際のコイル電流ＩＬ１を制御を、複数のＮＭＯＳトランジスタＦＥＴ２Ｂ乃至ＦＥＴ２Ｘで行う構成は、第１実施形態に限定されるものではなく、第２乃至第４実施形態にも同様に適用することは可能である。例えば、第２実施形態においては、個々に電圧値の異なる複数のオフセット電圧ｅ２を備えて、各々に対して比較器ＣＯＭＰ２により比較結果を出力して、各ＮＭＯＳトランジスタＦＥＴ２Ｂ乃至ＦＥＴ２Ｘの非導通制御をしてやればよい。また、第４実施形態においては、個々に異なる複数の所定電圧値ｅ３を備えて、各々に対して比較器ＣＯＭＰ３により比較結果を出力して、各ＮＭＯＳトランジスタＦＥＴ２Ｂ乃至ＦＥＴ２Ｘの非導通制御をしてやればよい。
【０１０４】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）  誘導素子に電力を蓄積する際に導通する第１スイッチング素子と、誘導素子に蓄積された電力の負荷への放出期間に応じて、スイッチング制御されて導通する第２スイッチング素子とを備えるＤＣ−ＤＣコンバータの制御回路であって、
前記第２スイッチング素子の導通により、時間に対して負の傾きを有して流れる第１電流を監視し、電流方向が反転して所定電流値となることを検出する検出部と、
前記検出部による検出結果に応じて、前記第２スイッチング素子を非導通とする導通制御部とを備えることを特徴とするＤＣ−ＤＣコンバータの制御回路。
（付記２）  前記所定電流値により、前記誘導素子には、負荷側に放出された電力の一部が再蓄積されることを特徴とする付記１に記載のＤＣ−ＤＣコンバータの制御回路。
（付記３）  前記検出部は、前記所定電流値に相当するオフセット部を備えることを特徴とする付記１に記載のＤＣ−ＤＣコンバータの制御回路。
（付記４）  前記検出部は、前記第１電流の電流方向が反転することを検出する逆流検出部と、
前記逆流検出部による検出結果に対して遅延を付加する遅延部とを備え、
前記導通制御部は、前記遅延部の出力に応じて、前記第２スイッチング素子を非導通とすることを特徴とする付記１に記載のＤＣ−ＤＣコンバータの制御回路。
（付記５）  前記検出部は、前記第２スイッチング素子の端子間電圧を監視することを特徴とする付記１に記載のＤＣ−ＤＣコンバータの制御回路。
（付記６）  前記検出部は、前記第１電流の流れる電流径路に備えられる検出抵抗の端子間電圧を監視することを特徴とする付記１に記載のＤＣ−ＤＣコンバータの制御回路。
（付記７）  前記第２スイッチング素子に並列接続され、前記第１電流の電流方向を反転するにあたり、前記第２スイッチング素子に代えて、または前記第２スイッチング素子と共に導通する少なくとも一つの第３スイッチング素子を備え、
前記導通制御部は、前記第２スイッチング素子に代えて、または前記第２スイッチング素子と共に、前記第３スイッチング素子を非導通とすることを特徴とする付記１に記載のＤＣ−ＤＣコンバータの制御回路。
（付記８）  前記検出部は、前記第１電流の電流方向が反転することを検出する逆流検出部と、
前記第３スイッチング素子、または前記第２および第３スイッチング素子に応じて備えられ、前記逆流検出部による検出結果に対して遅延を付加する、少なくとも一つの遅延部とを備え、
前記導通制御部は、前記第２スイッチング素子に代えて、または前記第２スイッチング素子と共に、前記第３スイッチング素子を非導通とすることを特徴とする付記７に記載のＤＣ−ＤＣコンバータの制御回路。
（付記９）  誘導素子に電力を蓄積する際に導通する第１スイッチング素子と、誘導素子に蓄積された電力の負荷への放出期間に応じて、スイッチング制御されて導通する第２スイッチング素子とを備えるＤＣ−ＤＣコンバータの制御回路であって、
前記第２スイッチング素子の導通により、時間に対して負の傾きを有して流れる第１電流を監視し、電流方向の反転を検出する逆流検出部と、
前記ＤＣ−ＤＣコンバータの出力電圧が所定電圧値以下であることを検出する電圧検出部と、
前記逆流検出部および前記電圧検出部の検出結果に応じて、前記第２スイッチング素子を非導通とする導通制御部とを備えることを特徴とするＤＣ−ＤＣコンバータの制御回路。
（付記１０）  前記第２スイッチング素子に並列接続され、前記第１電流の電流方向を反転するにあたり、前記第２スイッチング素子に代えて、または前記第２スイッチング素子と共に導通する、少なくとも一つの第３スイッチング素子を備え、
前記導通制御部は、前記第３スイッチング素子、または前記第２および第３スイッチング素子を非導通とすることを特徴とする付記９に記載のＤＣ−ＤＣコンバータの制御回路。
（付記１１）  前記所定電圧値は、前記出力電圧における制御電圧値以上の電圧であることを特徴とする付記９に記載のＤＣ−ＤＣコンバータの制御回路。
（付記１２）  誘導素子に蓄積された電力の負荷への放出期間に応じて、スイッチング制御されて導通する第２スイッチング素子を備えるＤＣ−ＤＣコンバータの制御を、負荷電力量に関わらず動作サイクルの繰り返し周期を所定周期とするＰＷＭ固定制御と、軽負荷では前記動作サイクルの繰り返し周期を負荷電力量に応じて伸縮するＰＦＭ方式とするＰＷＭ／ＰＦＭ可変制御との間で、選択可能とするＤＣ−ＤＣコンバータの制御回路であって、
前記第２スイッチング素子の導通により、時間に対して負の傾きを有して流れる第１電流を監視し、電流方向の反転を検出する逆流検出部と、
前記ＰＷＭ／ＰＦＭ可変制御が選択されている場合には、前記逆流検出部の検出結果に応じて前記第２スイッチング素子を非導通とし、前記ＰＷＭ固定制御が選択されている場合には、前記検出結果に関わらず前記誘導素子への電力蓄積が開始されるまでの間、前記第２スイッチング素子の導通状態を維持する導通制御部とを備えることを特徴とするＤＣ−ＤＣコンバータの制御回路。
（付記１３）  誘導素子に電力を蓄積する際に導通する第１電流径路と、誘導素子に蓄積された電力の負荷への放出期間に応じて導通する第２電流径路とを備えるＤＣ−ＤＣコンバータの制御方法であって、
前記第２電流径路の導通により、時間に対して負の傾きを有して流れる第１電流の電流方向が反転して所定電流値となることを検出し、
検出結果に応じて前記第２電流径路を非導通とすることを特徴とするＤＣ−ＤＣコンバータの制御方法。
（付記１４）  前記所定電流値は、前記第２電流径路に備えられるインピーダンス成分に前記第１電流が流れることによる電圧降下を計測することにより求められることを特徴とする付記１３に記載のＤＣ−ＤＣコンバータの制御方法。
（付記１５）  前記所定電流値は、前記第１電流における電流方向の反転に対して遅延を付加することにより、定められることを特徴とする付記１３に記載のＤＣ−ＤＣコンバータの制御方法。
（付記１６）  前記第２電流径路は、前記誘導素子に蓄積された電力の負荷への放出用径路と、少なくとも一つの、前記第１電流の電流方向反転径路とを備え、
検出結果に応じて、前記電流方向反転径路、または前記放出用径路および前記電流方向反転径路を非導通とすることを特徴とする付記１３に記載のＤＣ−ＤＣコンバータの制御回路。
（付記１７）  前記所定電流値は、前記第１電流における電流方向の反転に対して、前記電流方向反転径路、または前記放出用径路および前記電流方向反転径路に応じて遅延を付加して定められることを特徴とする付記１３に記載のＤＣ−ＤＣコンバータの制御方法。
（付記１８）  誘導素子に電力を蓄積する際に導通する第１電流径路と、誘導素子に蓄積された電力の負荷への放出期間に応じて導通する第２電流径路とを備えるＤＣ−ＤＣコンバータの制御方法であって、
前記第２電流径路の導通により、時間に対して負の傾きを有して流れる第１電流の電流方向が反転することを検出し、
前記ＤＣ−ＤＣコンバータの出力電圧が所定電圧値以下であることを検出し、
前記第１電流の電流方向が反転状態にあり、前記出力電圧が所定電圧値以下であることに応じて、前記第２電流径路を非導通とすることを特徴とするＤＣ−ＤＣコンバータの制御方法。
（付記１９）  前記第２電流径路は、前記誘導素子に蓄積された電力の負荷への放出用径路と、少なくとも一つの、前記第１電流の電流方向反転径路とを備え、
前記第１電流の電流方向が反転状態にあり、前記出力電圧が所定電圧値以下であることに応じて、前記電流方向反転径路、または前記放出用径路および前記電流方向反転径路を非導通とすることを特徴とする付記１８に記載のＤＣ−ＤＣコンバータの制御回路。
（付記２０）  前記所定電圧値は、前記出力電圧における制御電圧値以上の電圧であることを特徴とする付記１８に記載のＤＣ−ＤＣコンバータの制御方法。
（付記２１）  誘導素子に電力を蓄積する際に導通する第１電流径路と、誘導素子に蓄積された電力の負荷への放出期間に応じて導通する第２電流径路とを備えるＤＣ−ＤＣコンバータの制御を、負荷電力量に関わらず動作サイクルの繰り返し周期を所定周期とするＰＷＭ固定制御と、軽負荷では前記動作サイクルの繰り返し周期を負荷電力量に応じて伸縮するＰＦＭ方式とするＰＷＭ／ＰＦＭ可変制御との間で、選択可能とするＤＣ−ＤＣコンバータの制御方法であって、
前記第２電流径路の導通により、時間に対して負の傾きを有して流れる第１電流の電流方向が反転することを検出し、
前記ＰＷＭ／ＰＦＭ可変制御が選択されている場合には、電流方向反転の検出結果に応じて前記第２電流径路を非導通とし、前記ＰＷＭ固定制御が選択されている場合には、前記検出結果に関わらず前記誘導素子への電力蓄積が開始されるまでの間、前記第２電流径路の導通状態を維持することを特徴とするＤＣ−ＤＣコンバータの制御方法。
（付記２２）  付記１乃至１２に記載の制御回路を備えること、または／および付記１３乃至２１に記載の制御方法により制御されることを特徴とするＤＣ−ＤＣコンバータ。
【図面の簡単な説明】
【０１０５】
【図１】第１実施形態の構成を降圧型ＤＣ−ＤＣコンバータに適用する場合の回路図である。
【図２】図１のＤＣ−ＤＣコンバータの軽負荷時の動作を示す波形図である。
【図３】第１実施形態の変形例を降圧型ＤＣ−ＤＣコンバータに適用する場合の回路図である。
【図４】第２実施形態の構成を降圧型ＤＣ−ＤＣコンバータに適用する場合の回路図である。
【図５】第３実施形態の構成を降圧型ＤＣ−ＤＣコンバータに適用する場合の回路図である。
【図６】図４のＤＣ−ＤＣコンバータの軽負荷時の動作を示す波形図である。
【図７】第１実施形態の構成を昇圧型ＤＣ−ＤＣコンバータに適用する場合の回路図である。
【図８】第４実施形態の構成を昇圧型ＤＣ−ＤＣコンバータに適用する場合の回路図である。
【図９】昇降圧型ＤＣ−ＤＣコンバータの一例を示す回路図である。
【符号の説明】
【０１０６】
１１、１１Ａ、１２、１３、２１、２２、３１
制御回路
（ＩＮ）                  入力端子
（ＯＵＴ）                出力端子
ＡＭＰ１                  増幅器
ＡＮＤ１、ＡＮＤ１Ａ、ＡＮＤ１Ｂ、ＡＮＤ１Ｘ
論理積ゲート回路
Ｃ１                      出力コンデンサ
ＣＯＭＰ１乃至ＣＯＭＰ３  比較器
ＤＬ、ＤＬＢ、ＤＬＸ      遅延回路
ｅ２                      オフセット部
ＥＲＡ１                  誤差増幅器
ＦＥＴ１乃至ＦＥＴ４、ＦＥＴ２Ａ、ＦＥＴ２Ｂ、ＦＥＴ２Ｘ
ＮＭＯＳトランジスタ
ＦＦ                      フリップフロップ回路
Ｌ１                      チョークコイル
ＮＡＮＤ１                ナンドゲート回路
ＯＳＣ                    発振器
ＯＲ１                    論理和ゲート回路
Ｒｓ                      センス抵抗
ＳＷ、ＳＷ２              スイッチ回路
ＤＳＡ                    選択信号
ＩＬ１                    コイル電流
ＶＤＨ、ＶＤＬ            駆動信号
【図１】
2006014482.tif 000003
【図２】
2006014482.tif 000004
【図３】
2006014482.tif 000005
【図４】
2006014482.tif 000006
【図５】
2006014482.tif 000007
【図６】
2006014482.tif 000008
【図７】
2006014482.tif 000009
【図８】
2006014482.tif 000010
【図９】
2006014482.tif 000011