(57)【要約】  【課題】  バイポーラ・ディスターブを抑制した半導体記憶装置を提供する。  【解決手段】  半導体記憶装置は、絶縁性基板とこの上に形成された半導体層とを有する半導体素子基体と、前記半導体素子基体に形成されて電気的にフローティングのチャネルボディのキャリア蓄積状態によりデータ記憶を行うメモリセルが配列され、各ソース及びドレイン領域が一方向に隣接する２メモリセルにより共有されるセルアレイと、前記メモリセルのソース及びドレイン領域の表面に形成されたシリサイド膜とを有し、前記メモリセルは、ソース及びドレイン領域の少なくとも一方の少なくとも一部の幅がチャネル領域の幅より小さい状態に形成されている。  【選択図】  図１０
2006179746.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板とこの上に形成された半導体層とを有する半導体素子基体と、
前記半導体素子基体に形成されて電気的にフローティングのチャネルボディのキャリア蓄積状態によりデータ記憶を行うメモリセルが配列され、各ソース及びドレイン領域が一方向に隣接する２メモリセルにより共有されるセルアレイと、
前記メモリセルのソース及びドレイン領域の表面に形成されたシリサイド膜とを有し、
前記メモリセルは、ソース及びドレイン領域の少なくとも一方の少なくとも一部の幅がチャネル領域の幅より小さい状態に形成されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルのソース及びドレイン領域の幅がチャネル領域の幅より小さい
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記メモリセルのソース及びドレイン領域のうち、配線コンタクト領域の幅がチャネル領域の幅より小さい
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
絶縁性基板とこの上に形成された半導体層とを有し、それぞれ第１の半導体領域とそれより幅が小さい第２の半導体領域とが交互に所定ピッチで配列された状態となるように複数の素子形成領域が形成された半導体素子基体と、
前記半導体素子基体に、電気的にフローティングのチャネルボディのキャリア蓄積状態によりデータ記憶を行うメモリセルが前記各素子形成領域内で隣接するセル間がソース及びドレイン領域を共有するように形成され、各メモリセルのゲート電極が前記第１の半導体領域を横切って形成されかつ、ソース及びドレイン領域の少なくとも一方の少なくとも一部が前記第２の半導体領域に形成されたセルアレイと、
前記メモリセルのゲート電極及び、ソース及びドレイン領域に表面に形成されたシリサイド膜とを有する
ことを特徴とする半導体記憶装置。
【請求項５】
前記メモリセルのソース及びドレイン領域に、前記シリサイド膜が形成される前に、選択エピタキシャル成長によりシリコン層が形成されている
ことを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に係り、特にＳＯＩ基板に形成されて電気的にフローティングのチャネルボディを有し、そのチャネルボディのキャリア蓄積状態によりデータ記憶を行うメモリセルを用いた半導体記憶装置に関する。
【背景技術】
【０００２】
最近、従来のＤＲＡＭ代替を目的として、より単純なセル構造でダイナミック記憶を可能とした半導体メモリが提案されている。そのメモリセル（セルトランジスタ）は、ＳＯＩ基板に形成された電気的にフローティングのボディ（チャネルボディ）を持つ一つのＭＯＳトランジスタにより構成される。このメモリセルは、ボディに過剰の多数キャリアが蓄積された状態を第１データ状態（例えば、データ“１”）、ボディから過剰の多数キャリアが放出された状態を第２データ状態（例えば、データ“０”）として、二値記憶を行う（特許文献１参照）。
【０００３】
以下、このようなメモリセルを“ＦＢＣ（Floating Body Cell）”といい、ＦＢＣを用いた半導体メモリを“ＦＢＣメモリ”という。ＦＢＣメモリは、通常のＤＲＡＭのようにキャパシタを用いないから、メモリセルアレイの構造が単純であり、単位セル面積が小さく、従って高集積化が容易であるという長所を持つ。
【０００４】
ＦＢＣメモリのデータ“１”書き込みには、メモリセルのドレイン近傍でのインパクトイオン化を利用する。メモリセルに大きなチャネル電流が流れるバイアス条件を与えて、インパクトイオン化により発生する多数キャリア（メモリセルがｎチャネルのときは、ホール）をボディに蓄積する。データ“０”書き込みは、ドレインとボディの間のＰＮ接合を順バイアス状態として、ボディの多数キャリア（ホール）をドレイン側に引き抜くことにより行われる。
【０００５】
ボディのキャリア蓄積状態の相違は、メモリセルのしきい値電圧の相違として現れる。従って、ある読み出し電圧をゲートに与えて、セル電流の有無又は大小を検出することにより、データ“０”，“１”をセンスすることができる。ボディのキャリア蓄積状態は、ゲートに所定の保持電圧を与えることにより、保持することができる。
【０００６】
ＦＢＣメモリの高密度化のためには、ビット線方向に並ぶメモリセルは、隣接セルの間に素子分離領域を設けることなく、隣接セルがソース／ドレイン層を共有する形で配列されることが望ましい。しかし、この様なセルアレイを用いると、データの信頼性が問題になる。
【０００７】
具体的にこの問題を、図２０を用いて説明する。図２０は、ビット線（ＢＬ）方向に隣接する二つのメモリセルＭＴｉ，ＭＴｉ＋１を示している。シリコン基板１上に絶縁膜２を介して形成されたｐ型シリコン層３をチャネルボディとして、メモリセルが形成されている。二つのメモリセルＭＴｉ，ＭＴｉ＋１のゲート電極４はそれぞれ、紙面に直交する方向に連続するワード線ＷＬｉ，ＷＬｉ＋１を構成する。
【０００８】
二つのメモリセルＭＴｉ，ＭＴｉ＋１は、一つのｎ型拡散層（ドレイン層）５を共有し、これにビット線ＢＬが接続される。またこれらのメモリセルのもう一方のｎ型拡散層（ソース層）５は、それぞれこれらに隣接するセルのソース層と共有とされる。
【０００９】
図には、メモリセルＭＴｉ，ＭＴｉ＋１の一方ＭＴｉで“０”書き込みを行った場合のチャネルボディの電荷移動の様子を示している。このとき、ビット線ＢＬに接続されたドレイン拡散層５とチャネルボディ３の間を順バイアスすることにより、メモリセルＭＴｉのチャネルボディ３の多数キャリアであるホール（図では、“＋”記号で示している）が拡散層５に引き抜かれる。
【００１０】
このとき、ドレイン拡散層５に引き抜かれたホールの一部はその拡散層５を通過し、隣接するメモリセルＭＴｉ＋１のチャネルボディ３まで注入される。即ち、メモリセルＭＴｉ，ＭＴｉ＋１のチャネルボディ間に形成される寄生ｐｎｐトランジスタが動作する結果、メモリセルＭＴｉ＋１が“０”データを保持している場合にここに誤って“１”データが書かれる可能性がある。このデータ破壊（誤書き込み）は、寄生パイポーラトランジスタに起因するため、“バイポーラ・ディスターブ”といわれる。
【特許文献１】特開２００３−６８８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
以上のようにＦＢＣメモリは、高密度化を実現しようとすると、隣接セル間の干渉によりデータの信頼性が低下する、バイポーラ・ディスターブが問題になる。この問題を解決するには、隣接セル間を完全に素子分離すればよいが、これは、ＦＢＣメモリの高密度という長所を大きく損なう。従ってＦＢＣメモリの長所を損なうことなく、メモリセルのバイポーラ・ディスターブを低減する手法が望まれる。
【００１２】
この発明は、バイポーラ・ディスターブを抑制した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
この発明の一態様による半導体記憶装置は、
絶縁性基板とこの上に形成された半導体層とを有する半導体素子基体と、
前記半導体素子基体に形成されて電気的にフローティングのチャネルボディのキャリア蓄積状態によりデータ記憶を行うメモリセルが配列され、各ソース及びドレイン領域が一方向に隣接する２メモリセルにより共有されるセルアレイと、
前記メモリセルのソース及びドレイン領域の表面に形成されたシリサイド膜とを有し、
前記メモリセルは、ソース及びドレイン領域の少なくとも一方の少なくとも一部の幅がチャネル領域の幅より小さい状態に形成されている。
【発明の効果】
【００１４】
この発明によると、バイポーラ・ディスターブを抑制した半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１６】
［実施の形態１］
図１，図２及び図３は、一実施の形態によるＦＢＣメモリに用いられる半導体素子基体１０のセルアレイ領域の平面図とそのＩ−Ｉ’及びII−II’断面図である。素子基体１０は、絶縁性基板とこの上に形成されたｐ型シリコン層１３とを有する、いわゆるＳＯＩ(Silicon-On-Insulator）基板である。絶縁性基板はこの例ではシリコン酸化膜等の絶縁膜１２で覆われたシリコン基板１１である。例えば、シリコン層１３の膜厚は、５０〜６０ｎｍ（例えば５５ｎｍ）であり、シリコン酸化膜１２は２５ｎｍである。
【００１７】
シリコン層１３は、略ストライプ状にパターニングされて、それぞれの間には素子分離絶縁膜１４が埋め込まれる。即ち、各シリコン層１３は、絶縁膜１２により基板１１から分離されると共に、相互に絶縁膜１４により分離された素子形成領域となる。
【００１８】
各シリコン層（素子形成領域）１３は、図１に示すように、幅Ｗ１の第１のシリコン領域１３ａと、これより小さい幅Ｗ２の第２のシリコン領域１３ｂとが交互に所定ピッチで配列された状態にパターニングされる。第１のシリコン領域１３ａは、メモリセルのゲート電極が形成されてチャネル領域となる部分であり、その幅Ｗ１はいわゆる“チャネル幅”となる。第２のシリコン領域１３ｂは、ソース及びドレイン形成領域である。具体例を挙げれば、Ｗ１＝１５０ｎｍ、Ｗ２＝１００ｎｍである。
【００１９】
図４，図５及び図６は、この様な素子基体１０に形成されたセルアレイのレイアウトと、そのＩ−Ｉ’及びII−II’断面図を示している。メモリセル（セルトランジスタ）のゲート電極１６は、シリコン層（素子形成領域）１３の第１のシリコン領域１３ａを横切って連続するように形成されて、ワード線ＷＬとなる。ゲート電極１６に自己整合されて、第２のシリコン領域１３ｂに重なるようにソース及びドレイン領域１５が形成されて、それぞれ電気的にフローティングのｐ型チャネルボディを持つメモリセルが構成される。
【００２０】
ソース／ドレイン領域１５は、具体的には、ゲート電極１６に自己整合されたｎ型拡散層１５ａと、ゲート電極１６の側壁に形成された絶縁スペーサ１７に自己整合されたｎ＋型拡散層１５ｂとから構成される。これらのソース／ドレイン領域１５は、ワード線ＷＬと直交する方向に隣接する２セルの間で共有される。
【００２１】
メモリセルのゲート電極１６及びソース／ドレイン領域１５の表面にはそれぞれ、自己整合されたシリサイド膜（サリサイド膜）１８が形成されている。シリサイド膜１８は、ニッケル等の金属膜をシリコン層上に形成し、熱処理を行って金属とシリコンを反応させることにより、形成される。この反応工程では、シリサイド化される領域の幅が狭い程、深くまで反応が進みシリサイド化される。
【００２２】
この実施の形態のセルアレイ領域では、ｐ型シリコン層１３のうちソース／ドレイン領域の幅Ｗ２を予め小さく設定している。このために、メモリセルのソース／ドレイン領域１５のシリサイド膜１８が、周辺回路でのそれに比べて厚くなる。この点は、後に具体的に説明する。
【００２３】
セルアレイ領域は、シリコン窒化膜等のバリア膜により覆われて、その上に層間絶縁膜１９が形成される。この層間絶縁膜１９上にメタル配線であるビット線（ＢＬ）２１が形成される。ビット線２１は、ワード線ＷＬと交差する方向に連続するように形成され、コンタクトを介してメモリセルのソース／ドレイン領域１５の一方（ドレイン領域）に接続される。層間絶縁膜１９内には、ソース／ドレイン領域１５の他方（ソース領域）をワード線ＷＬの方向に共通接続するソース線（ＳＬ）２０が埋め込まれる。
【００２４】
この実施の形態の製造工程を、図７〜図９を参照して説明する。これらの図は、図５の断面に対応する工程断面図である。
【００２５】
図７に示すように、ｐ型シリコン層１３の表面にゲート酸化膜３１を形成した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によるゲート電極膜例えば多結晶シリコン膜の堆積とＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によるパターニングにより、ゲート電極１６を形成する。その後、イオン注入を行って、ソース／ドレイン領域にゲート電極１６に自己整合されたｎ型拡散層１５ａを形成する。ｎ型層１５ａは、ｐ型シリコン層１３の底部、即ち絶縁膜１２に達する深さに形成する。
【００２６】
その後、ＣＶＤ法等によりシリコン窒化膜の堆積とＲＩＥによるエッチバックにより、図８に示すように、ゲート電極１６の側壁に絶縁スペーサ１７を形成する。更に、再度イオン注入を行って、ソース／ドレイン領域に絶縁スペーサ１７に自己整合されたｎ＋型層１５ｂを形成する。ｎ＋型層１５ｂもｐ型シリコン層１３の底部に達する深さに形成する。
【００２７】
その後、ゲート電極１６とソース／ドレイン領域１５上の酸化膜エッチングを行い、ニッケル等の金属膜堆積とアニール処理を行うことにより、図９に示すように、ゲート電極１６とソース／ドレイン領域１５の表面にそれぞれシリサイド膜１８を形成する。ソース／ドレイン領域１５は、幅が狭いために、そのシリサイド膜１８は、周辺回路領域でのそれに比べて厚くなる。
【００２８】
この後は図示しないが、層間絶縁膜堆積とメタル配線形成工程が行われる。
【００２９】
以上のようにこの実施の形態のＦＢＣメモリでは、ソース／ドレイン領域１５の幅を小さくしている結果、その表面に形成されるシリサイド膜１８は厚くなる。即ち、ソース／ドレイン領域幅の低減と、その領域のシリコン層厚みの低減の結果として、ソース／ドレイン領域の横方向抵抗が大きくなり、これがバイポーラ・ディスターブを抑制する。またソース／ドレイン領域１５にシリサイド膜１８を形成すると、ソース／ドレイン領域１５に結晶欠陥が導入されて、これがキャリア寿命を短くするように作用する。この作用も、バイポーラ・ディスターブの低減に有効となる。
【００３０】
この実施の形態では、ｐ型シリコン層（ＳＯＩ膜）そのものを薄くしていない。もしｐ型シリコン層を現状より更に薄くすると、プロセスマージンが低下し、ソース／ドレイン拡散層形成のためのイオン注入条件の最適化が困難になり、シリサイドを形成してもソース／ドレイン抵抗が下がらない、といった不都合が生じる。この実施の形態によると、これらの不都合を回避することができる。
【００３１】
図１０は、セルアレイ領域のメモリセルと周辺回路領域のロジックトランジスタのレイアウトを比較して示している。また図１１は、図１０におけるセルアレイ領域（Ｉ−Ｉ’）及び周辺回路領域(III−III’）の断面を示している。
【００３２】
セルアレイ領域の素子形成領域１３は、第１のシリコン領域１３ａ（チャネル領域）では幅がＷ１であり、第２のシリコン領域１３ｂ（ソース／ドレイン領域）では幅がＷ２（＜Ｗ１）である。チャネル領域の外側にはマスク合わせずれに対するマージンΔＬをとってある。これに対して、周辺回路領域では、ゲート電極２６をメモリセルのゲート電極１６と同じ幅とし、素子形成領域は一定幅Ｗ１を保つようにパターニングされている。
【００３３】
図１１に示すように、周辺回路トランジスタのソース／ドレイン領域２５には、メモリセルのソース／ドレイン領域１５のｎ型拡散層１５ａとｎ＋型拡散層１５ｂとそれぞれ同時に、ｎ型拡散層２５ａとｎ＋型拡散層２５ｂが形成される。このソース／ドレイン領域２５の表面とゲート電極２６の表面に、セルアレイのシリサイド膜１８と同時にシリサイド膜２８が形成される。
【００３４】
メモリセルのソース／ドレイン領域１５は、周辺回路トランジスタのソース／ドレイン領域２５に比べて幅が狭いために、ここに形成されるシリサイド膜１８の膜厚ｄ１は、周辺回路トランジスタのソース／ドレイン領域２５に形成されるシリサイド膜２８の膜厚ｄ２に比べて大きくなる。具体的には例えば、ｄ１＝３５ｎｍ，ｄ２＝２５ｎｍとなる。
【００３５】
ｐ型シリコン層１３の膜厚を前述のように、５５ｎｍとすれば、セルアレイ領域ではソース／ドレイン領域１５にはシリサイド膜１８の下に、約２０ｎｍのシリコン層が残る。これに対して、周辺回路領域では、ソース／ドレイン領域のシリサイド膜２８の直下に残るシリコン層厚は、約３０ｎｍとなる。
【００３６】
従ってこの実施の形態によると、セルアレイ領域ではソース／ドレインの横方向抵抗増大によりバイポーラ・ディスターブを抑制することができ、一方周辺回路では、ソース／ドレイン抵抗の増大を抑えて、高速性能を実現することができる。
【００３７】
［実施の形態２］
上記実施の形態１では、メモリセルのソース／ドレイン領域の幅をチャネル領域幅に比べて小さくしたが、ソース／ドレイン領域のなかの配線コンタクト部のみ幅を小さくすることも有効である。
【００３８】
図１２はそのような実施の形態２のセルアレイのレイアウトを示し、図１３はそのＩ−Ｉ’断面図を示している。即ち、略ストライプ状に区画されたｐ型シリコン層（素子形成領域）１３のチャネル領域となる第１のシリコン領域１３ａの幅をＷ１とし、チャネル領域から一定範囲のソース／ドレイン領域は幅Ｗ１を保持する。ソース／ドレイン領域のうち、ビット線（ＢＬ）及びソース線（ＳＬ）が接続される配線コンタクト領域となる第２のシリコン領域１３ｂの幅を、Ｗ２（＜Ｗ１）としている。
【００３９】
図１３の断面は、基本的に先の実施の形態１の図９と同じである。ただし、ソース／ドレイン領域１５に形成されるシリサイド膜１８は、ソース／ドレイン領域１５の幅がＷ１からＷ２に変化していることを受けて、配線コンタクト領域でその外側の領域より厚みが大きくなっている。
【００４０】
例えば、実施の形態１と同様に、ｐ型シリコン層１３の厚みを５５ｎｍとし、チャネル領域の幅をＷ１＝１５０ｎｍ、ソース／ドレイン領域のなかの配線コンタクト領域の幅をＷ２＝１００ｎｍとする。このとき、シリサイド膜１８は、配線コンタクト領域で約３５ｎｍとなり、その下に残るシリコン層厚は約２０ｎｍとなる。
【００４１】
この実施の形態によっても実施の形態１と同様の効果が得られる。
【００４２】
［実施の形態３］
ここまでの実施の形態１，２では、ソース及びドレイン領域を共に幅を狭くしている。このことは、次のような理由で好ましい。即ち、ビット線ＢＬが接続されるドレイン領域の横方向抵抗を大きくすることは、図２０で説明したようなビット線電圧を下げた“０”書き込み時のバイポーラ・ディスターブ（即ち、ドレイン領域を共有する隣接セル間の干渉）を抑制する上で有効である。
【００４３】
一方、ソース領域を共有する隣接セル間にもバイポーラ・ディスターブが存在する。即ち、ビット線とワード線に同時に正電圧を与えて“１”書き込みを行う場合、目標とするチャネルボディに蓄積されるホールのいくらかは、そのままソース領域にまで注入され、更にそこを通って隣接するセルのチャネルボディまで到達する。目標とするチャネルボディ（ｐ）がゲートからの容量カップリングにより正電圧になり、これに接するソース領域（ｎ）が例えば接地電位に保持されていると、それらの間が順バイアスになり、寄生ｐｎｐトランジスタがオンになるからである。従って、目標セルとソース領域を共有するセルで誤って“１”書き込みが生じる可能性がある。
【００４４】
これらを考慮すると、ソース及びドレイン領域の幅を共に狭くすることは好ましい。しかしこの発明は、ソース及びドレイン領域の一方のみで、バイポーラ・ディスターブを抑制することも有効である。
【００４５】
例えば、図１４は、チャネル領域とソース領域となる第１のシリコン領域１３ａを幅Ｗ１とし、ドレイン領域となる第２のシリコン領域１３ｂを幅Ｗ２（＜Ｗ１）とした実施の形態３のセルレイアウトを、図１及び図１２と比較して示している。図１５は、そのＩ−Ｉ’断面図である。実施の形態１と同様に、ｐ型シリコン層１３の厚みは５０〜６０ｎｍ（例えば５５ｎｍ）とし、素子形成領域幅は、Ｗ１＝１５０ｎｍ，Ｗ２＝１００ｎｍとする。
【００４６】
図１５に示すように、ソース及びドレイン領域１５に形成されるシリサイド膜１８の膜厚は、ドレイン領域側の方が厚くなる。即ち、ドレイン側のシリサイド膜厚をｄ１、ソース側のそれをｄ２として、ｄ２＜ｄ１となる。図１０及び図１１で説明した実施の形態１と同様に周辺回路領域で素子形成領域幅をＷ１とすれば、この実施の形態３のメモリセルのソース側シリサイド膜厚ｄ２は、周辺回路のロジックトランジスタのソース及びドレイン領域のシリサイド膜厚と同じとなる。
【００４７】
以上によりこの実施の形態によれば、メモリセルのドレイン領域側でのバイポーラ・ディスターブが抑制されることになる。
【００４８】
［実施の形態４］
図１６は、ソース及びドレイン領域のうち、ドレイン側の配線コンタクト領域（ビット線コンタクト領域）のみが、幅Ｗ２の第２のシリコン領域１３ｂに重ねられ、それ以外は幅Ｗ１の第１のシリコン領域１３ａに形成される例のレイアウトを示している。断面図は示さないが、この場合もｐ型シリコン層厚や、幅を狭くしたドレイン領域に形成されるシリサイド膜厚が実施の形態１，２と同程度になるものとして、ドレイン側の寄生バイポーラトランジスタに起因するデータ破壊が防止される。
【００４９】
［実施の形態５］
ここまでの実施の形態１−４においては、ｐ型シリコン層１３の厚みを５０〜６０ｎｍとし、幅を狭くしたソース／ドレイン領域のシリサイド膜直下に残るシリコン層厚みが約２０ｎｍ程度となるようにした。このソース／ドレイン領域のシリコン層厚みは、バイポーラ・ディスターブの抑制という観点からは薄いほどよい。
【００５０】
しかし、セルアレイの微細化が更に進んだ場合には不都合が生じる可能性がある。例えば上記実施の形態１−４において、ｐ型シリコン層厚を４０ｎｍ、そのチャネル領域幅をＷ１＝１２０ｎｍ、ソース／ドレイン領域幅をＷ２＝８０ｎｍとしたとする。このとき、ソース／ドレイン領域表面に形成されるシリサイド膜の厚みが３５ｎｍを越えると、その領域直下に残されるシリコン厚みは、５ｎｍ以下になる。これだけソース／ドレイン層厚みが薄くなると、ソース／ドレイン抵抗が大きくなり過ぎて、実用的な読み出し及び書き込み性能が得られなくなる。
【００５１】
この様な不都合を回避するためには、ソース／ドレイン領域に選択エピタキシャル成長によりシリコン層を形成する、いわゆる“エレヴェーテッド・ソース／ドレイン構造”を利用することが有効になる。
【００５２】
図１７〜図１９は、エレヴェーテッド・ソース／ドレイン構造を適用した実施の形態５のＦＢＣメモリの製造工程を、実施の形態１の図７〜図９と対応させて示している。ｐ型シリコン層１３の厚みは、実施の形態１−４より薄く、例えば４０ｎｍとする。また、素子形成領域のレイアウトパターンは、図１，図１２，図１４或いは図１６のいずれかであるとし、そのチャネル領域の幅はＷ１＝１２０ｎｍ、ソース／ドレイン領域の狭い部分の幅はＷ２＝８０ｎｍとする。
【００５３】
図１７は、ゲート電極１６をパターニングし、ソース／ドレイン領域にｎ型拡散層１５ａを形成した後、ゲート電極１６の側壁に絶縁スペーサ１７を形成した状態である。ここまでの製造工程は、実施の形態１と同様である。
【００５４】
この実施の形態ではこの後、図１８に示すように、ソース／ドレイン領域表面にシリコン層４０を選択的にエピタキシャル成長させる。シリコン層４０の厚みは例えば１５ｎｍ程度とする。ゲート電極１６の表面にもシリコン層が成長するが、ここではこれを無視している。
【００５５】
この後、図１９に示すように、イオン注入により、ソース／ドレイン領域に絶縁スペーサ１７に自己整合されたｎ＋型層１５ｂを形成する。更にニッケル等の金属膜形成とアニール処理により、ソース／ドレイン領域及びゲート電極表面に金属シリサイド膜１８を形成する。
【００５６】
ソース／ドレイン領域に形成されるシリサイド膜１８の膜厚を約３５ｎｍとすれば、その直下には約２０ｎｍ、少なくとも１５ｎｍよりは厚いシリコン層を残すことができる。従ってこの実施の形態によれば、セルアレイがより微細化された場合にも、ソース／ドレイン抵抗を極端に増大させることなく、バイポーラ・ディスターブを抑制することが可能になる。
【図面の簡単な説明】
【００５７】
【図１】実施の形態１による半導体素子基板の平面図である。
【図２】図１のＩ−Ｉ’断面図である。
【図３】図１のII−II’断面図である。
【図４】実施の形態１によるセルアレイの平面図である。
【図５】図４のＩ−Ｉ’断面図である。
【図６】図４のII−II’断面図である。
【図７】実施の形態１のゲート電極及びｎ型拡散層形成工程を説明するための断面図である。
【図８】実施の形態１の絶縁スペーサ及びｎ＋型拡散層形成工程を説明するための断面図である。
【図９】実施の形態１のシリサイド膜形成工程を説明するための断面図である。
【図１０】実施の形態１のセルアレイ領域と周辺回路領域の平面図である。
【図１１】図１０のセルアレイ領域（Ｉ−Ｉ’）と周辺回路領域（III−III’）の断面図である。
【図１２】実施の形態２によるセルアレイの平面図である。
【図１３】図１２のＩ−Ｉ’断面図である。
【図１４】実施の形態３によるセルアレイの平面図である。
【図１５】図１４のＩ−Ｉ’断面図である。
【図１６】実施の形態４によるセルアレイの平面図である。
【図１７】実施の形態５におけるゲート電極形成から絶縁スペーサ形成までの工程を説明するための断面図である。
【図１８】同実施の形態におけるシリコン層のエピタキシャル成長工程を説明するための断面図である。
【図１９】同実施の形態におけるシリサイド膜形成工程を説明するための断面図である。
【図２０】従来のＦＢＣメモリのバイポーラ・ディスターブを説明するための図である。
【符号の説明】
【００５８】
１０…半導体素子基体、１１…シリコン基板、１２…絶縁膜、１３…ｐ型シリコン層（素子形成領域）、１３ａ…第１のシリコン領域、１３ｂ…第２のシリコン領域、１４…素子分離絶縁膜、１５（１５ａ，１５ｂ）…ソース及びドレイン領域、１６…ゲート電極（ワード線）、１７…絶縁スペーサ、１８…金属シリサイド膜、１９…層間絶縁膜、２０…ソース線、２１…ビット線、３１…ゲート絶縁膜、４０…シリコン層。
【図１】
2006179746.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2006179746.tif 000013
【図１２】
2006179746.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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