(57)【要約】【課題】磁気抵抗素子の磁気抵抗比に直接依存することなく、論理状態の読み取りマージンを増大させる。【解決手段】メモリデバイス100は、ＭＲ素子104のＭＲ比を超える読み取りマージンを持ち、ＭＲ素子104と、基準トランジスタ106と、増幅トランジスタ108とを有するメモリセル102を備える。ＭＲ素子104は、電極層52〜57間に挟まれた磁気トンネル効果結合を有する。一つの電極層57に接続する入力ノード118は、基準トランジスタ106のドレインまたはソースと、増幅トランジスタ108のゲートに接続される。増幅トランジスタ106のドレインは、導電プログラム線114を通して感知増幅器116に接続される。メモリセル102は、ＭＲ素子104を流れる電流を使用して、増幅トランジスタ108のゲート・ソース間電圧を制御し、増幅トランジスタ108の電圧降下（電流損失）により、メモリセル102の記憶状態を感知する。【選択図】図３
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【特許請求の範囲】
【請求項１】
電極層を有する磁気抵抗素子と、
ドレインとソースを有し、このドレインとソースの内の１つが前記磁気抵抗素子の電極層に接続される第１のトランジスタと、
前記磁気抵抗素子の電極層と接続されるゲートを有する第２のトランジスタと、から構成されることを特徴とするＭＲＡＭメモリセル。
【請求項２】
前記第１のトランジスタのドレインが前記磁気抵抗素子の電極層に接続され、前記第１のトランジスタのソースが信号グランドに接続されることを特徴とする請求項１記載のＭＲＡＭメモリセル。
【請求項３】
前記第１のトランジスタのソースが前記磁気抵抗素子の電極層に接続され、前記第１のトランジスタのドレインが所定電圧を受け取るように接続されることを特徴とする請求項１記載のＭＲＡＭメモリセル。
【請求項４】
磁気抵抗素子と、基準トランジスタと、増幅トランジスタとを有するメモリセルを備え、
前記磁気抵抗素子が第１の電極層と第２の電極層を有し、
前記基準トランジスタがドレインとソースを有し、
前記基準トランジスタのドレインとソースの内の１つが前記磁気抵抗素子の前記第１の電極層に接続され、
前記増幅トランジスタが前記磁気抵抗素子に接続されるゲートを有することを特徴とするＭＲＡＭメモリデバイス。
【請求項５】
第１の導電線をさらに備え、この第１の導電線は前記磁気抵抗素子の前記第２の電極層に接続されることを特徴とする請求項４記載のＭＲＡＭメモリデバイス。
【請求項６】
第２の導電線をさらに備え、この第２の導電線は前記増幅トランジスタのドレインに接続されることを特徴とする請求項４記載のＭＲＡＭメモリデバイス。
【請求項７】
感知増幅器をさらに備え、この感知増幅器に接続されるドレインを前記増幅トランジスタが有することを特徴とする請求項４記載のＭＲＡＭメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、磁気抵抗記憶素子を有するＭＲＡＭメモリセルおよびＭＲＡＭメモリデバイスに関するものである。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ）は、データ保存のために、電力よりはむしろ磁気を使用する非揮発性メモリの一種である。こうしたＭＲＡＭメモリデバイスは、例えば特許文献１〜特許文献４において知られている。
【０００３】
図１は、ＭＲＡＭアレイ部10の回路図を示したものであり、ここでのＭＲＡＭアレイは複数のメモリセル12〜19を備えている。各メモリセル12〜19は、磁気抵抗（ＭＲ）素子20〜27とトランジスタ30〜37とから構成される。トランジスタ30〜33は、ワード線（ＷＬ１）40によって互いに接続されており、トランジスタ34〜37はまた、ワード線（ＷＬ２）41によって互いに接続されている。ここで、ワード線40、41は、トランジスタ30〜37に対して、ゲート電極を形成する。さらにトランジスタ30〜33は、プログラム線（ＰＬ１）42によって互いに接続されており、トランジスタ34〜37はまた、プログラム線（ＰＬ２）43によって互いに接続されている。ここで、プログラム線42，43は、仮想グランド線の役割を果たす。同様に、ＭＲ素子20，24は、ビット線（ＢＬ１）45により互いに接続され、ＭＲ素子21，25は、ビット線（ＢＬ２）46により互いに接続され、ＭＲ素子22，26は、ビット線（ＢＬ３）47により互いに接続され、ＭＲ素子23，27は、ビット線（ＢＬ４）48により互いに接続される。ビット線45〜48は、一般にワード線40，41およびプログラム線42，43に対して、若干直交している。
【０００４】
ＭＲ素子20〜27の各々は、磁気トンネル接合（ＭＴＪ）または巨大磁気抵抗（ＧＭＲ）素子などの、多層の磁気抵抗素子である。図２は、典型的なＭＴＪ素子50の一例を示す。ＭＴＪ素子50は、次の層から成っている。上部電極層52，自由層（フリー層）53，トンネル現象の障壁の役割を果たすスペーサー54，ピンド層55，ピンニング層56，および下部電極57である。自由層53とピンド層55は、例えばコバルトと鉄の合金、またはニッケルとコバルトと鉄の合金からなる強磁性体で構成される。ピンニング層56は、例えば、白金とマンガンの合金からなる反強磁性体で構成される。ピンド層55とピンニング層56間の静磁気結合により、ピンド層55は一定の磁気モーメントを有する。一方、自由層53は、磁界を与えることによって、ピンド層55の磁気モーメントに対し平行な第一の方向と、ピンド層55の磁気モーメントに対し逆平行の第二の方向との間に切り替わることが可能な磁気モーメントを有している。
【０００５】
スペーサー54は、ピンド層55と自由層53の間に置かれている。また、スペーサー54は、例えば酸化アルミニュウム，酸化マグネシュウム，または酸化タンタルなどの絶縁材料から構成される。自由層53とピンド層55の磁気モーメントが平行な場合に、スペーサー54は、スピンの整列した電子が移動（トンネル）できるのに十分な薄さに形成される。一方、自由層53とピンド層55の磁気モーメントが逆平行である場合、スペーサー54をトンネル効果で通過する電子の確率は、減少する。この現象は、一般的に、スピン依存性トンネル効果（ＳＤＴ）と呼ばれる。
【０００６】
図３に示すように、ピンド層と自由層のモーメントの逆平行性が強くなるにつれて、ＭＴＪ50（例えば、層52〜57）を通しての電気抵抗が増加し、ピンド層と自由層のモーメントの平行性が強くなるにつれて、前記電気抵抗が減少する。従って、ＭＲＡＭメモリセルにおいては、第一の論理状態と第二の論理状態を表す第一の抵抗値と第二の抵抗値との間で、ＭＴＪ50の電気抵抗を切り替えることが可能である。例えば、高抵抗値は論理状態“１”を表すことができ、低抵抗値は論理状態“０”を表すことができる。そのためメモリセルに保存される論理状態は、ＭＲ素子に感知電流を流して、その抵抗を感知することにより、読み取りが可能である。例えば、図１に戻って、ビット線（ＢＬ１）45に感知電流を流し、ワード線（ＷＬ１）40によりトランジスタ30を駆動して、プログラム線（ＰＬ１）42を流れる電流を感知することにより、メモリセル12の論理状態が読み取り可能である。
【０００７】
書き込み動作中に、電流は、プログラム線42、43と、目標になるメモリ・セル12〜19で交叉するビット線45〜48と、を流れる。例えば、メモリセル13に書き込むためには、プログラム線（ＰＬ１）42に電流を流し、ビット線（ＢＬ２）46にも電流を流す。これ等の電流の大きさは、理想的には、この電流により生じる磁界そのものが、ＭＲ素子20〜23，25の記憶状態に影響を及ぼす程には強くないものの、（ＭＲ素子21における）二つの磁界の組み合わせが、ＭＲ素子21の記憶状態を切り替える（例えば、自由層53の磁気モーメントを切り替える）のに十分なものとなるように選定される。
【特許文献１】米国特許第６８０１４５０号公報
【特許文献２】米国特許第６７７８４３３号公報
【特許文献３】米国特許第６７１１０５３号公報
【特許文献４】米国特許第６４６６４７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１に示すようなメモリセルにおいて、論理状態“１”を表す電流と、論理状態“０”を表すもう一つの電流との間の差異（読み取りマージン）は、ＭＲ素子の磁気抵抗比（ＭＲ比）に、直接依存する。従って、このようなメモリセルにおいて、二つの論理状態間の差異を識別可能にするためには、高いＭＲ比が望まれる。ＭＲ素子のＭＲ比は、例えば印加される電圧が増加するとＭＲ比が減少するように、印加電圧によって変化する。従って、一般には高いＭＲ比がＭＲＡＭの動作に必要であるので、メモリセルが読み取り不能になるまでＭＲ比が低下しないように、印加電圧を比較的低く保持する必要がある。しかしながら、アクセス速度を高めるには高電圧が要求されるので、印加電圧の低さはアクセス速度を制限する。
【０００９】
そこで本発明は、磁気抵抗素子の磁気抵抗比に直接依存することなく、論理状態の読み取りマージンを増大させることが可能なＭＲＡＭメモリセルおよびＭＲＡＭメモリデバイスを提供することを、その目的とする。
【課題を解決するための手段】
【００１０】
ここに開示される改良された磁気抵抗メモリデバイスは、メモリセル自身のＭＲ素子のＭＲ比を超えるような読み取りマージンを有するメモリセルを備えている。メモリセルは、ＭＲ素子と、基準トランジスタと、増幅トランジスタと、を有する。いくつかの実施例において、ＭＲ素子は、上部電極層と下部電極層との間に挟まれた磁気トンネル接合構造を有する。上部電極層は、導電ビット線に接続可能である。下部電極層は入力ノードに接続され、この入力ノードはまた、基準トランジスタのドレインまたはソースと、増幅トランジスタのゲートに接続される。増幅トランジスタのドレインは、導電プログラム線を介して感知増幅器に接続される。従来のメモリセルにおける動作と同じように、ＭＲ素子を通じて読み取り電流の一部を流し、残留する読み取り電流を感知する代わりに、本発明のメモリセルは、ＭＲ素子を流れる電流を利用して、増幅トランジスタのゲートとソース間の電圧を制御し、この増幅トランジスタの両端の電圧降下（または電流損失）に基づいて、メモリセルの状態を感知する。
【発明を実施するための最良の形態】
【００１１】
以下、本発明におけるＭＲＡＭメモリセルやＭＲＡＭメモリデバイスの好ましい実施例を、添付図面を参照しながら詳細に説明する。
【００１２】
図４は、ＭＲＡＭアレイ部100の回路図を示す。このＭＲＡＭアレイ部100は、メモリセル102を有する。メモリセル102は磁気抵抗（ＭＲ）素子104と、第１のトランジスタである基準トランジスタ106と、第２のトランジスタである増幅トランジスタ108と、を有する。ＭＲ素子104は、図２に示した上述の層52〜57を有する。基準トランジスタ106は、ワード線（ＷＬ）110に接続されたゲートと、所定電圧ＶDDまたは信号グランドＶSS（この信号グランドＶSSに従って、下記に述べる読み取りスキームが利用される）の何れかに接続されるソースと、ＭＲ素子104の第１の電極層である下部電極（図２における符号57）に接続されるドレインと、を有する。増幅トランジスタ108は、基準トランジスタ106のドレインに接続されると共に、ＭＲ素子104の下部電極57に接続されるゲートを有する。また増幅トランジスタ108は、第２の導電線であるプログラム線（ＰＬ）114に接続されるドレインと、信号グランドＶSSに接続されるソースと、を有する。ＭＲ素子104の第２の電極層である上部電極（図２における符号52）は、第１の導電線であるビット線（ＢＬ）112に接続される。プログラム線（ＰＬ）114は、書き込み動作のために、ＭＲ素子104の近傍に伸長している。さらにＭＲ素子104の下部電極57は、入力ノード118に接続する。
【００１３】
また、ここでは図示していないが、基準トランジスタ106のソースをＭＲ素子104の下部電極に接続し、所定電圧ＶDDを受け取るように基準トランジスタ106のドレインを接続してもよい。何れにせよ、基準トランジスタ106のドレインとソースの内の１つが、ＭＲ素子104の下部電極57に接続される。
【００１４】
メモリセル102の外部にあるＭＲＡＭアレイの構成部は、プログラム線（ＰＬ）114に接続される感知増幅器116を有する。読み取りの動作中に、感知増幅器116は、プログラム線114の電圧（または電流）が、基準電圧（または基準電流）より高いか低いかに基づいて、メモリセルの102の論理状態を決定することができる。ある実施例では、基準電圧（または基準電流）は、感知増幅器116に接続されるオプションの基準セル117から発生することが可能である。基準セル117は、中間の抵抗値で固定されたＭＲ素子を備えたものとすることが可能である。他の実施例では、基準電圧（または基準電流）として使用するために、一定の電圧（または一定の電流）を感知増幅器116に供給することができる。
【００１５】
ＭＲＡＭアレイは、列選択器120と行選択器122を、さらに有することができる。これらの列選択器120と行選択器122は、ＭＲＡＭアレイのセルをアドレス指定するために使用される。この目的のために、列選択器120はワード線110の電圧レベルを制御し、行選択器122はビット線112の電圧レベルを制御する。
【００１６】
上記のごとく、図４に示すＭＲＡＭアレイ部100への読み取りスキームには、多数のオプションが存在する。
【００１７】
基準トランジスタ106が信号グランドＶSS（例えば、ＶSSが信号グランドである場合）に接続されるソースを有する場合に、第１の読み取りスキームを利用することが可能である。ＭＲ素子104に保存されているデータビットを読み取るために、列選択器120は、ワード線110を所定電圧である例えば0.3Ｖから1.8Ｖの範囲の電圧に設定する。行選択器122は、ビット線112を所定電圧である例えば0.3Ｖから1.5Ｖの範囲の電圧に設定する。入力ノード118における電圧ＶINは、以下の数１に示すように、ＭＲ素子104の抵抗に依存する。
【００１８】
【数１】
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【００１９】
上記数１において、ＲREFは基準トランジスタ106の両端間抵抗で、ＲMRはＭＲ素子104の両端間抵抗である。メモリセル102に保存されている論理状態を検出するために、プログラム線114の電流レベルまたは電圧レベルが、感知増幅器116により検出される。基準セル117を有する実施例では、例えばプログラム線114の電圧レベルを、基準セル117から受け取った基準電圧レベルと比較し、この比較を基準として、感知増幅器116はメモリセル102の論理状態を検出できる。
【００２０】
もう一つの方法として、基準トランジスタ106とＭＲ素子104の極性を逆にすることもできる。特に、第２の読み取りスキームでは、ビット線112を信号グランドＶSSに設定し、基準トランジスタ106のソースを所定電圧ＶDDである例えば0.3Ｖから1.5Ｖの範囲の電圧に設定することができる。ワード線110は、やはりＭＲ素子104に保存されているデータビットを読み取るために、所定の電圧である例えば0.3Ｖから1.8Ｖの範囲の電圧に設定される。所定の電圧レベルＶDDである例えば0.3Ｖから1.8Ｖの範囲の電圧が、プログラム線114に与えられる。第１の読み出しスキームと同じように、入力ノード118における電圧ＶINは、上記数１によるＭＲ素子104の抵抗値に依存している。プログラム線114の電流レベルまたは電圧レベルは、メモリセル102に保存されている論理状態を検出するために、感知増幅器116により検出可能である。基準セル117を有する実施例では、例えばプログラム線114の電圧レベルを、基準セル117から受け取った基準電圧レベルと比較し、この比較を基準として、感知増幅器116はメモリセル102の論理状態を検出できる。
【００２１】
メモリセル102に読み取りトランジスタとしての増幅トランジスタ108を有し、上述のような読み取り動作を利用する結果、メモリセル102を読み取る際に、より大きな電圧マージンを得ることができる。例えば、図１に示す従来のメモリセル12において、ビット線の電流は読み取り動作中に感知されるが、この電流は、下記の数２によりＭＲ素子20の抵抗に基づいて変化する。
【００２２】
【数２】
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【００２３】
上記数２において、ＩBLはビット線45の電流であり、ＶBLはビット線45の電圧であり、ＲMRはＭＲ素子104の抵抗であり、ＲTRはトラジスタ30の両端間抵抗である。仮にＭＲ素子20のＭＲ比が30％であり、ＲMR＞＞ＲTRであるならば、ＩBLが“Ｈ（ハイ）”（例えば、論理状態が“０”を表す）の場合と、ＩBLが“Ｌ（ロウ）”（例えば、論理状態が“１”を表す）の場合で、双方間の差異が僅か約30％の読み取りマージンしか与えないことになる。
【００２４】
その一方で、図４に示すメモリセル102の論理状態は、プログラム線114の電流を検出することにより検知可能である。このプログラム線114の電流は、入力ノード118の電圧に従って変化する。この場合、ＭＲ比が30％で、基準トランジスタ106の両端間抵抗値ＲREFがＭＲ素子の抵抗ＲMRに近い値であれば、ＩBLが“Ｈ（ハイ）”（例えば、論理状態が“０”を表す）の場合と、ＩBLが“Ｌ（ロウ）”（例えば、論理状態が“１”を表す）の場合で、双方間の差異が、50％から200％の範囲の読み取りマージンを与えることになる。
【００２５】
読み取りマージンが増加すると、基準セル117を含む実施例では特に有利となる。このような実施例においては、読み取り動作は感知増幅器116の能力に依存し、基準セル117から受け取る基準電圧に対して、メモリセル102からの電圧が高いかまたは低いかに基づいて、論理状態が正確に決定する。しかし、大きなメモリセル102のアレイでは、ＭＲ素子104の抵抗値の差異が僅かであると、異なるメモリセル102から受け取る各読み取り電圧の間で変動が起こる。従来の装置のように読み取りマージンが低過ぎると、こうした読み取り電圧の偏差によって、誤った読み取りを生じる結果となる。他方では、本実施例によって読み取りマージンを増大することにより、ＭＲ素子104の抵抗値の差異による影響が、除去されないまでも、大幅に低減される。この結果、磁気抵抗素子の磁気抵抗比に直接依存することなく、論理状態の読み取りマージンを増大させることが可能になり、より信頼性の高いＭＲＡＭメモリセルおよびＭＲＡＭメモリデバイスが実現できる。
【００２６】
書き込み動作は、プログラム線114とビット線112に十分に大きな電流を流すことにより実行することができる。この電流の大きさは、次のような大きさに選定される。すなわち、この電流による磁界が、ＭＲ素子104（または、他の図示しないＭＲ素子）の記憶状態に影響を与えるほど、ＭＲ素子104自身に対して大きくなく、しかしＭＲ素子104の記憶状態を切り替える（例えば、自由層53の磁気モーメントを切り替える）には十分な程度の大きさに選定される。書き込み動作中は、ワード線110は、信号グランドＶSSに設定される。
【００２７】
図５に示す平面図は、各メモリセル102から構成されるＭＲＡＭアレイの典型的なレイアウトを簡略化したものである。メモリセル102は、各列と各行に配置される。特定の行にある各々のメモリセル102は、一つのビット線112により接続され、特定の列にある各々のメモリセル102は、一つのプログラム線114と一つのワード線110により接続されている。
【００２８】
ここに開示される原理に基づく種々の実施例を上記に説明したが、これらの実施例は、例を示す目的のためだけに提示されたもので、それに限定するものではないことを理解されたい。従って、本発明の広がりと範囲は、上述の典型的な実施例のどれによっても限定されるべきではなく、この発明の開示から生じる請求項とその均等物に従ってのみ、定義されるべきである。さらに、上記に説明した利点と特徴は、説明した実施例において与えられているが、上記の利点のいくつか、または全てを遂行するプロセスや素子に対し、こうして生じた各請求項による出願を限定すべきではない。
【図面の簡単な説明】
【００２９】
【図１】ＭＲＡＭアレイ部を示す回路図である。
【図２】代表的なＭＴＪ構造を示す概要ブロック図である。
【図３】図２のＭＴＪ構造における自由層とピンド層の抵抗と相対的な磁気方向の関係を示したグラフである。
【図４】磁気抵抗素子と２つのトランジスタを有するメモリセルを示した回路図である。
【図５】図４に示すようなメモリセルを有するメモリアレイの簡略化した平面図である。
【符号の説明】
【００３０】
52  上部電極（第２の電極層）
57  下部電極（第１の電極層）
102  メモリセル
104  磁気抵抗素子
106  基準トランジスタ（第１のトランジスタ）
108  増幅トランジスタ（第２のトランジスタ）
112  ビット線（第１の導電線）
114  プログラム線（第２の導電線）
116  感知増幅器
ＶDD  所定電圧
ＶSS  信号グランド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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