(57)【要約】      （修正有）【課題】半導体メモリチップにおける行と列の短絡による待機時の漏れ電流を減少させる。【解決手段】負のワード線電圧(ＶＮＷＬ)にプリチャージされたメモリの行、即ちワード線の場合、短絡したワード線及びデジット線に繋がった絶縁(ＩＳＯ)トランジスタのゲートが、メモリの行の待機状態中はＶＮＷＬレベルに駆動される絶縁信号によってＶＮＷＬレベルに保持されるときは、メモリ内のＰ感知アンプを通る待機時の漏れ電流は、大体無くなる。待機時の漏れ電流が減少することにより、メモリ回路の供給電圧又は作動電圧から全体の電流Ｉｃｃ消費を減らし、それによって回路の待機時の電力消費が減る。【選択図】図４
2006228261.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイスを作動させる方法であって、
データアクセス動作に先立ち、メモリデバイスのワード線を所定の電圧レベルにプリチャージする工程と、
データアクセス動作に先立ち、メモリデバイス内の絶縁トランジスタのゲートを所定の電圧レベルに維持する工程を有するメモリデバイスを作動させる方法。
【請求項２】
電圧レベルに維持する工程は、
平衡信号を用いて、所定の電圧を有する絶縁信号を生成する工程と、
絶縁トランジスタのゲートに絶縁信号を印加する工程を有する、請求項１に記載の方法。
【請求項３】
平衡信号を用いる工程は、
平衡信号にて電圧レベルシフト回路をトリガーし、絶縁信号の所定電圧を生成する工程を有する、請求項２に記載の方法。
【請求項４】
更にデータアクセス動作に先立ち、メモリデバイス内のＰ感知アンプへの第１の制御信号、及びメモリデバイス内のＮ感知アンプへの第２の制御信号を、所定の同じ電圧に設定する工程を有する、請求項１に記載の方法。
【請求項５】
更にデータアクセス動作に先立ち、メモリデバイス内のＰ感知アンプへの第１の制御信号、及びメモリデバイス内のＮ感知アンプへの第２の制御信号を同じ電圧レベルに平衡化する工程を有する、請求項１に記載の方法。
【請求項６】
メモリデバイスを作動させる方法であって、
データアクセス動作に先立ち、メモリデバイスのワード線を所定の電圧レベルにプリチャージする工程と、
データアクセス動作に先立ち、メモリデバイス内の絶縁信号線を所定の電圧レベルに維持する工程を有するメモリデバイスを作動させる方法。
【請求項７】
所定の電圧レベルに維持する工程は、平衡信号を用いて、絶縁信号線に所定電圧を設定する、請求項６に記載の方法。
【請求項８】
平衡信号を用いる工程は、平衡信号にて電圧レベルシフト回路をトリガーし、絶縁信号線の所定電圧を生成する工程を有する、請求項７に記載の方法。
【請求項９】
更に、
データアクセス動作に先立ち、メモリデバイス内のＰ感知アンプへの第１の制御信号、及びメモリデバイス内のＮ感知アンプへの第２の制御信号を同じ電圧レベルに平衡化する工程を有する、請求項６に記載の方法。
【請求項１０】
更に、
データアクセス動作に先立ち、メモリデバイス内のＰ感知アンプへの活性化信号をグラウンドレベルに駆動する、請求項６に記載の方法。
【請求項１１】
更に、
データアクセス動作に先立ち、メモリデバイス内のＰ感知アンプへの活性化信号をＶcc／２電圧レベルに駆動する、請求項６に記載の方法。
【請求項１２】
メモリデバイスを作動させる方法であって、
データアクセス動作に先立ち、メモリデバイスを待機状態に設定する工程と、
メモリデバイスが待機状態である限り、メモリデバイス内の絶縁トランジスタのゲートを負電圧に維持する工程を有するメモリデバイスを作動させる方法。
【請求項１３】
複数のワード線及びデジット線を有し、各デジット線は絶縁トランジスタを有するタイプのメモリデバイスを作動させる方法であって、
データアクセス動作に先立ち、メモリデバイスのワード線を待機状態に設定する工程と、
ワード線が待機状態である限り、絶縁トランジスタのゲートを負電圧に維持する工程を有するメモリデバイスを作動させる方法。
【請求項１４】
メモリデバイスを作動させる方法であって、
データアクセス動作に先立ち、ワード線が待機状態中に、メモリデバイスのワード線を負電圧レベルに設定する工程と、
ワード線が待機状態である限り、メモリデバイスの絶縁トランジスタのゲートを負電圧レベルに維持する工程を有するメモリデバイスを作動させる方法。
【請求項１５】
待機状態中は、メモリデバイス内のＰ感知アンプへの活性化信号をグラウンドレベルにする、請求項１４に記載の方法。
【請求項１６】
待機状態中は、メモリデバイス内のＰ感知アンプへの活性化信号をＶcc／２電圧レベルにする、請求項１４に記載の方法。
【請求項１７】
負電圧レベルに維持する工程は、
平衡信号を用いて、負電圧レベルを有する絶縁信号を生成する工程と、
絶縁信号を絶縁トランジスタのゲートに印加する工程を有する、請求項１４に記載の方法。
【請求項１８】
平衡信号を用いる工程は、平衡信号にて電圧レベルシフト回路をトリガーし、絶縁信号の負電圧レベルを生成する工程を有する、請求項１７に記載の方法。
【請求項１９】
データを格納するメモリを有する電子デバイスを作動させる方法であって、
データアクセス動作に先立ち、待機状態中に、メモリ内のワード線を負電圧レベルに設定する工程と、
ワード線が待機状態である限り、メモリ内の絶縁信号を負電圧レベルに維持する工程を有する電子デバイスを作動させる方法。
【請求項２０】
メモリデバイス内のワード線が待機状態の時に、第１の電圧レベルを有し、ワード線が活性化状態の時に、第２の電圧レベルを有する絶縁信号を要求するタイプの半導体メモリデバイスを作動させる方法であって、
待機状態中は第１の電圧レベルをワード線上の電圧レベルに、又はそれ以下に維持する工程を有する半導体メモリデバイスを作動させる方法。
【請求項２１】
更に、ワード線が活性化状態の時に、第２の電圧レベルをＶccp電圧レベルに維持する工程を有する、請求項２０に記載の方法。
【請求項２２】
更に、待機状態中は、メモリデバイス内のＰ感知アンプへの第１の制御信号、及びメモリデバイス内のＮ感知アンプへの第２の制御信号を同じ電圧レベルに平衡化する工程を有する、請求項２０に記載の方法。
【請求項２３】
データを格納する行及び列のアレイに配列され、データアクセス動作に先立つ待機状態中は、アレイ内の少なくとも１つの行は負ワード線電圧(ＶＮＷＬ)に保持される複数のメモリセルと、
各々がアレイの夫々１つの列に接続される複数の絶縁トランジスタであって、複数の絶縁トランジスタの少なくとも１つのゲート端子は、少なくとも１つの行が待機状態中は、ＶＮＷＬに保持される複数の絶縁トランジスタを具えるメモリデバイス。
【請求項２４】
ＶＮＷＬは−０.３Ｖである、請求項２３に記載のメモリデバイス。
【請求項２５】
アレイの行の少なくとも１つが活性化されてデータアクセス動作するときに、複数の絶縁トランジスタの少なくとも１つのゲート端子はＶccp電圧レベルに維持され、Ｖccp電圧レベルはメモリデバイスの作動電圧Ｖccよりも高い、請求項２３に記載のメモリデバイス。
【請求項２６】
複数の感知アンプを具え、各感知アンプはアレイの一対の列に接続され、一対のＰ感知アンプ及びＮ感知アンプを有し、複数の感知アンプの少なくとも１つに於ける一対のＰ感知アンプ用の第１制御信号及び一対のＮ感知アンプ用の第２制御信号は、少なくとも１つの行が待機状態中は、同じ電圧レベルに維持される、請求項２３に記載のメモリデバイス。
【請求項２７】
同じ電圧レベルはＶｃｃ／２であり、Ｖｃｃはメモリデバイスの作動電圧である、請求項２６に記載のメモリデバイス。
【請求項２８】
更に、入力として平衡信号を受信し、出力として絶縁信号を生成するように構成された絶縁信号生成回路を具え、絶縁信号は複数の絶縁トランジスタの少なくとも１つのゲート端子に接続された、請求項２３に記載のメモリデバイス。
【請求項２９】
絶縁信号生成回路は、平衡信号によってトリガーされるように構成された電圧レベルシフト回路を具え、少なくとも１つの行が待機状態中は、絶縁信号生成回路の出力にて、絶縁信号としてＶＮＷＬを生成する、請求項２８に記載のメモリデバイス。
【請求項３０】
プロセッサと、
バスと、
バスによってプロセッサに接続され、バスによってプロセッサから受信されるデータを内部に格納し、内部に格納したデータをバスによってプロセッサに送信するメモリデバイスを具え、メモリデバイスは、
行列に配列されて内部にデータを格納する複数のメモリセルであって、アレイの少なくとも１つの行は、データアクセス動作に先立つ待機状態中はワード線電圧が負(ＶＮＷＬ)に保持される複数のメモリセルと、
複数の絶縁トランジスタであって、各絶縁トランジスタはアレイ内の夫々１つの列に接続され、複数の絶縁トランジスタの少なくとも１つのゲート端子は、行の少なくとも１つが待機状態中はＶＮＷＬに保持される複数の絶縁トランジスタを具えるシステム。
【請求項３１】
メモリデバイス内のＶＮＷＬは−０.３Ｖである、請求項３０に記載のシステム。
【請求項３２】
メモリデバイスに於いて、アレイの行の少なくとも１つが、データアクセス動作の為に活性化されたときは、複数の絶縁トランジスタの少なくとも１つのゲート端子は、Ｖｃｃｐ電圧レベルに保持され、Ｖｃｃｐ電圧レベルはメモリデバイスの作動電圧Ｖｃｃよりも高い、請求項３０に記載のシステム。
【請求項３３】
メモリデバイスは更に、
複数の感知アンプであって、各感知アンプがアレイ内の列の各対に接続され、一対のＰ感知アンプ及びＮ感知アンプを有する複数の感知アンプを具え、
複数の感知アンプの少なくとも１つに於ける一対のＰ感知アンプ用の第１制御信号及び一対のＮ感知アンプ用の第２制御信号は、少なくとも１つの行が待機状態中は、同じ電圧レベルに維持される、請求項３０に記載のシステム。
【請求項３４】
メモリデバイスにて、同じ電圧レベルはＶｃｃ／２電圧レベルであり、Ｖｃｃはメモリデバイスの作動電圧である、請求項３３に記載のシステム。
【請求項３５】
メモリデバイスは更に、
入力として平衡信号を受信し、出力として絶縁信号を生成するように構成された絶縁信号生成回路を具え、絶縁信号は複数の絶縁トランジスタの少なくとも１つのゲート端子に接続された、請求項３０に記載のシステム。
【請求項３６】
メモリデバイスにて、絶縁信号生成回路は、平衡信号によってトリガーされるように構成された電圧レベルシフト回路を具え、少なくとも１つの行が待機状態中は、絶縁信号生成回路の出力にて、絶縁信号としてＶＮＷＬを生成する、請求項３５に記載のシステム。
【請求項３７】
複数のワード線及びデジット線を有するタイプのメモリデバイスを作動させる方法であって、各デジット線は絶縁トランジスタを具え、
データアクセス動作前に、各ワード線を所定の電圧レベルにプリチャージする工程と、
データアクセス動作前に、絶縁トランジスタのゲートを所定電圧又は所定電圧以下に維持する工程を有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
本発明の開示は、一般に電子デバイスに関し、特に半導体メモリチップに於ける行と列の短絡による待機時の漏れ電流を大体無くするシステム及び方法に関する。
【０００２】
関連技術の簡単な記載
メモリデバイスは、多くの電子製品及びコンピュータに於いて、データを格納するのに広く用いられる電子デバイスである。メモリデバイスは、多数のメモリセルを有する半導体電子デバイスであり、各セルは１ビットのデータを格納する。メモリセル内に格納されたデータは、読み出し動作中に読まれる。
図１は、メモリチップ、即ちメモリデバイス(12)を示す簡略化されたブロック図である。メモリチップ(12)は、ＤＩＭＭ(デュアルインラインメモリモジュール)、又はＰＣＢ(プリント回路基板)の一部であり、それらはそのようなメモリチップ(図１に示さず)を数多く有する。メモリチップ(12)は、複数のピン、即ち、チップ(12)の外側に位置して、チップ(12)を他のシステムデバイスに電気的に接続するボール接点(24)を有する。これらのピン(24)の幾つかは、メモリアドレスピン、即ちアドレスバス(17)、データ(ＤＱ)ピン、即ちデータバス(18)、及び制御ピン、即ち制御バス(19)を構成する。各符号(17)−(19)は、対応するバスの１以上のピンを示すのは明白である。更に、図１の概要は、図示の為のみである。即ち、典型的なメモリチップのピン配置又はピン構成は、図１に示す形式ではない。
【０００３】
プロセッサ、即ちメモリコントローラ(図示せず)はチップ(12)に繋がり、メモリ読み込み／書き込み動作を実行する。プロセッサ及びメモリチップ(12)は、アドレスライン、即ちアドレスバス(17)上のアドレス信号、データライン、即ちデータバス(18)上のデータ信号、制御ライン、即ち制御バス(19)上の制御信号(例えば、行アドレスストロボ(ＲＡＳ)信号、列アドレスストロボ(ＣＡＳ)信号、チップ選択(ＣＳ)信号、その他(図示せず))を用いて通信する。１つのメモリ構成は、他のメモリ構成とは、アドレス、データ及び制御バスの“幅”(即ち、ピン数)が異なる。
【０００４】
図１のメモリチップ(12)が、メモリチップの一実施例を示すのに簡略化され、一般的なメモリチップの特徴の全てを詳細に記載することを意図しているものでないことが、当業者ならば容易に判るだろう。メモリセル(26)にデータを書き込み、及びメモリセル(26)からデータを読み込むのに、多数の周辺機器又は回路が、一般にメモリチップ(12)とともに配備される。しかし、記載の明瞭化の為、これらの周辺機器又は回路は、図１には示されていない。
【０００５】
メモリチップ(12)は、略行と列のアレイに配置された複数のメモリセル(26)を有する。行の復号回路(28)及び列の復号回路(30)が、アドレスバス(17)上に配備されたアドレスを復号することに対応して、夫々アレイの行と列を選択する。メモリセル(26)へのデータ及びメモリセル(26)からのデータは、感知アンプ及びデータ出力パス(図示せず)を介して、データバス(18)に伝送される。
メモリコントローラ(図示せず)が、制御バス(19)に関連する制御信号(図示せず)を提供して、Ｉ／Ｏ(入力/出力)回路(32)を介してメモリチップ(12)への、及びメモリチップ(12)からのデータ通信を制御する。Ｉ／Ｏ回路(32)は多数のデータ出力バッファ、即ち出力ドライバを有して、メモリセル(26)からのデータビットを受信し、これらのデータビット、即ちデータ信号をデータバス(18)の対応するデータラインに提供する。Ｉ／Ｏ回路(32)は、行と列の復号回路(28)(30)と夫々相互通信する種々のメモリ入力バッファ、及び制御回路を有し、データの読み出し／書き込み動作するメモリセルを選択する。
【０００６】
メモリコントローラ(図示せず)は、メモリチップ(12)の動作モードを決定する。制御バス(19)上の入力信号、即ち制御信号(図１には示さず)の幾つかの例は、外部クロック(ＣＬＫ)信号、チップ選択(ＣＳ)信号、行アドレスストロボ(ＲＡＳ)信号、列アドレスストロボ(ＣＡＳ)信号、書き込み可能(ＷＥ)信号である。メモリチップ(12)は、該チップ(12)上のピン(24)を介して、チップ(12)に接続された他のデバイスと通信する。前述の如く、これらのピンは、適切なアドレス、データ及び制御ラインに接続されて、データ伝送(即ち、データ送受信)動作を実行する。
【０００７】
図２は、図１に示されたメモリデバイス(12)の一部を簡略化したアーキテクチャである。図示の明瞭化及び簡潔の為に、メモリチップ(12)内の複雑な回路の詳細、及び構成ブロックが、図２から省かれていることは明白である。図２に示すように、データストレージ、即ちメモリアレイは、ストレージビットの行列、即ち左側メモリアレイ(34)及び右側メモリアレイ(36)に分割されたメモリセル(26)から構成される。各メモリビットは、対応する行及び列アドレス(アドレスバス(17)上に存在する)によって、独占排他的に参照される。  メモリセルの各行は、“ワード線(ＷＬ)”と呼ばれ、これに対し、メモリセルの各列は、“デジット線(ＤＬ)”と呼ばれる。各メモリビット、即ちメモリセル(26)は唯１つの対応するデジット線に接続され、唯１つのワード線に接続される。図２に於いては、図示を簡単にすべく、各メモリアレイは１つのワード線を有するとして示され、それは左側アレイ(34)のワード線(38)であり、右側アレイ(36)のワード線(40)である。同様に、各メモリアレイは２つのデジット線を有するとして示され、それは左側アレイ(34)のデジット線(42)(44)であり、右側アレイ(36)のデジット線(46)(48)である。デジット線(44)(48)が“ＤＬ＊”として表視されて、当該技術分野で公知の如く、デジット線(42)(44)、(46)(48)の対の性質を示す。
【０００８】
図２に於いては、２つの平衡(ＥＱ)回路(50)(52)が示され、各平衡回路は対応するデジット線の対に接続される。このように、ＥＱ回路(50)は、当該技術分野で公知の如く、メモリセルアクセス、即ちデータ感知動作が開始する前に、デジット線(42)(44)をＤＶＣ２レベル(＝Ｖｃｃ／２ Ｖ)に平衡化する。同様に、ＥＱ回路(52)は、デジット線(46)(48)をＤＶＣ２レベルに平衡化する。一対の交差結合されたＰＭＯＳ(Ｐチャンネルメタルオキサイド型半導体)トランジスタ(54)(P1)、(56)(P2)、及び図２に示すように接続された一対の交差結合されたＮＭＯＳ(ＮチャンネルＭＯＳ)トランジスタ(58)(N1)、(60)(N2)から構成される感知アンプ回路が、４本のデジット線(42)(44)(46)(48)間に設けられることが示され、デジット線上で動作して、当該技術分野で公知の如く、データ感知動作を行う。ＰＭＯＳトランジスタの対Ｐ1-Ｐ2は、“Ｐ感知アンプ”と呼ばれ、ＮＭＯＳトランジスタの対Ｎ1-Ｎ2は、“Ｎ感知アンプ”と呼ばれる。
【０００９】
Ｐ感知アンプ及びＮ感知アンプ(54)(56)(58)(60)は一緒に作動し、メモリセル内のデータ信号電圧を検知し、関係するデジット線を駆動して、結果的にＶｃｃ及びグラウンドにする。例えば、デジット線(42)(44)の場合は、Ｎ感知アンプ(58)(60)はローポテンシャル線(例えば、デジット線(44))をグラウンドにし、Ｐ感知アンプ(54)(56)はハイポテンシャル線(例えば、デジット線(42))をＶｃｃにする。感知アンプ回路(トランジスタＰ1-Ｐ2及びＮ1-Ｎ2の対から成る)の動作は、図２に示すように接続されたＡＣＴ(活性化)信号(61)及びＲＮＬ(行のＮ感知アンプのラッチ)信号(62)によって制御される。
例えば、Ｐ感知アンプは、ＡＣＴ信号がＶccaレベル(アレイのＶcc電圧)、即ち“ハイ”のときに活性化され、Ｎ感知アンプはＲＮＬ信号が論理的ゼロ、即ちグラウンドレベルになるときに作動する。
【００１０】
絶縁(ＩＳＯ)デバイスはまた、データストレージ及び感知動作時に重要である。これらのデバイスは、一般にアレイのデジット線と感知アンプの間に配備されるＮＭＯＳトランジスタである。図２に於いて、絶縁トランジスタ(64)(65)が配備されて、左側メモリアレイ(34)内のデジット線(42)(44)及びＰ-Ｎ感知アンプ回路(上記の如く、トランジスタの対Ｐ1-Ｐ2及びＮ1-Ｎ2から成る)間の接続を制御する。一方、絶縁トランジスタ(67)(68)が配備されて、右側メモリアレイ(36)内のデジット線(46)(48)及びＰ-Ｎ感知アンプ回路(即ち、トランジスタの対Ｐ1-Ｐ2及びＮ1-Ｎ2)間の接続を制御する。換言すれば、デジット線のノード(Ｘ1)(Ｘ2)(図示せず)が図２の感知アンプ回路に付加され、デジット線の対ＤＬ-ＤＬ＊と夫々繋がるならば、絶縁トランジスタ(64)が、左側アレイ内のデジット線(42)とノード(Ｘ1)の間に配備され、絶縁トランジスタ(67)が、ノード(Ｘ1)と右側アレイ内のデジット線(46)との間に配備される。
同様に、絶縁トランジスタ(65)が、デジット線(44)とノード(Ｘ2)の間に配備され、絶縁トランジスタ(68)が、ノード(Ｘ2)とデジット線(48)との間に配備される。
【００１１】
絶縁トランジスタは２つのメモリアレイ(34)(36)を電気的に絶縁するように働き、１つのアレイ内で１つのワード線が始動(fire)したときは、該アレイが他方のアレイと絶縁されている故に、いつでも該アレイのデジット線容量は減少する。更に、絶縁トランジスタは、隣のＰ又はＮ感知アンプと、関係するデジット線間に抵抗を付与する。この抵抗により、感知アンプは安定し、高容量デジット線と絶縁することにより、データ感知動作を加速する。図２に於いて、絶縁トランジスタの活性／非活性は、ＩＳＯＬ信号(66)及びＩＳＯＲ信号(69)を、対応する絶縁トランジスタのゲートに付与することにより制御されるよう示される。ＩＳＯＬ信号(66)は左側アレイ(34)に対する絶縁トランジスタ(64)(65)を制御し、ＩＳＯＲ信号(69)は右側アレイ(36)に対する絶縁トランジスタ(67)(68)を制御する。
【００１２】
図３は、行の活性化状態及び行の待機状態時の、図２のＩＳＯＬ信号(66)及びＩＳＯＲ信号(69)の電圧レベルを示す。図３から判るように、両絶縁信号であるＩＳＯＬ信号(66)及びＩＳＯＲ信号(69)は、行のプリチャージ、即ち待機状態時に、Ｖccpレベルに維持される。
しかし、図３に於いて、右側アレイ(36)の行(例えば、ＷＬ(40))がデータアクセスの為、活性化、即ち始動するときには、ＩＳＯＬ信号(66)はグラウンドポテンシャル(０Ｖ)に維持されることが示される。ＩＳＯＬ信号(66)が０Ｖレベルとなることにより、絶縁トランジスタ(64)(65)がオフとなり、それによって感知アンプ回路のデジット線(Ｘ1)(Ｘ2)(図示せず、前記の如く)が左側アレイ(34)内のデジット線から絶縁される。ＩＳＯＲ信号(69)は、この右側アレイの行の活性化期間中は、尚、Ｖccpレベルに維持される。当該技術分野で公知の如く、Ｖccp電圧レベルは、メモリチップの作動電圧レベル、即ちＭＯＳトランジスタ(ＮＭＯＳ又はＰＭＯＳ)のＶth(スレッショルド電圧)による“Ｖcc”レベル以上である。
【００１３】
当該技術分野で公知の如く、最近のメモリ回路設計では、負のワード線電圧(ＶＮＷＬ)(図示せず)を用いて、対応するワード線が“オフ”即ち“非活性”であるときに、メモリセルの漏れ電流を減らし、またメモリセルのリフレッシュ特性を改善する。
図２に於いて、従来技術のメモリアレイのデジット線及びワード線を待機状態(例えば、メモリの行が、プリチャージされた状態)に維持するスキームは、特定の線上に示される標準(exemplary)電圧によって示される。図２に示すように、待機状態中は(即ち、行がデータアクセス動作を始動しないとき)、ＩＳＯＬ線(66)及びＩＳＯＲ線(69)はＶccpレベルに維持され、ＡＣＴ信号線(61)はグラウンドポテンシャル(ここでは、０Ｖ)に維持され、ＲＮＬ信号(62)はＶcc／２、即ちＤＶＣ２レベルに維持される。待機状態中は、ワード線(例えば、ワード線(38))はＶＮＷＬレベルにプリチャージされ、該ＶＮＷＬレベルは図２の実施例の場合、負の０.３Ｖ(−０.３Ｖ)である。しかし、デジット線(例えば、ＤＬ(42)及びＤＬ＊(44))は、待機状態中は、Ｖcc／２(即ちＤＶＣ２)電圧レベルにプリチャージされる。Ｖccp電圧レベルがワード線(ＷＬ信号)に印加されたときに、ワード線は始動する。
【００１４】
ワード線及びデジット線が、異なるポテンシャルにプリチャージされるから、及びプリチャージ電圧レベルＶＮＷＬ、ＤＶＣ２がメモリチップ内部で生成されるから、メモリチップ(12)が非作動、即ち待機状態のとき、行と列が短絡すると極めて高い待機電流となる。  図２に於いて、ＷＬ(38)及びＤＬ(42)間の標準的な短絡は、点線(70)で示される。そのような行列短絡の場合には、プリチャージされた線ＤＬ(42)及びＤＬ＊(44)(ＤＶＣ２レベルにプリチャージされた)は、ＩＳＯゲート(例えば、ＩＳＯトランジスタ(64)(65)のゲート)を通る行列短絡(70)の漏れ電流により、ＶＮＷＬレベル(−０.３Ｖ)にまで引き下げられ、ＩＳＯゲートはＶccpレベルに維持される。
プリチャージ及び待機状態中は、ＡＣＴ信号はグラウンドレベル(０Ｖ)に保たれるから、線ＤＬ(42)及びＤＬ＊(44)上の負電圧は、Ｐ感知アンプ内のＰＭＯＳトランジスタ(54)(56)を作動させ、それによって図２に矢印(55)で示すように、Ｐ1及びＰ2トランジスタを経由したＧＮＤ(ＡＣＴ線(61))からＶＮＷＬ線(図示せず)への漏れ経路(直流漏れ電流)を形成する。この直流漏れ電流は、メモリの待機状態に於いて、Ｉcc電流(即ち、供給電圧Ｖccからの電流消費)を増加させ、それによってメモリチップ(12)内の電力消費を増加させ、及びメモリチップ(12)の性能を劣化させる。
【００１５】
従来技術の１つの方法に於いて、待機状態中はＡＣＴ信号(61)をＶＮＷＬレベル(−０.３Ｖ)にすることにより、Ｐ感知アンプ内のＰＭＯＳトランジスタＰ1(54)及びＰ2(56)を通る直流電流を止める試みがなされた。このようにして、ワード線のプリチャージ状態中は、ＡＣＴ信号(61)の電圧は、ワード線(38)の電圧と同じレベルに維持される。しかし、そのようなＡＣＴ線(61)上で負電圧を使用すると、ＡＣＴ駆動トランジスタ(図示せず)及びＰＭＯＳ感知アンプ(54)(56)に厚い層のゲート酸化物を用いることが要求される。これにより、同じサイズのデバイスに対して、性能劣化を引き起こす。他にも、性能を回復するには、回路のレイアウトには、より広い領域が要求される。
更に、そのようなＡＣＴ信号(61)を負レベルとすることは、ＰＭＯＳトランジスタ(54)(56)の内部ノード(bulk node)(図示せず)の接続部をＧＮＤレベルからＶＮＷＬレベルに変える必要があり、ＥＱ回路(50)内のＥＱ信号を扱うトランジスタ(図示せず)を薄い酸化物を基層とする構成から、厚い酸化物を基層とする構成に変える必要がある。厚い酸化物を基層とする構成は、ＥＱ性能の劣化を引き起こす。更に、ＡＣＴ信号(61)上を負レベルとすることは、ＥＱ信号(図示せず)の“ロー”レベルをＧＮＤレベル(０Ｖ)からＶＮＷＬレベルに変えて、行の活性化状態中はＡＣＴ引き下げドライバ(図示せず)をオフに維持することを確実にする必要がある。ＥＱ回路(50)内のトランジスタ(図示せず)は、非常に大きなゲート容量を有するから、ＥＱ信号がＶＮＷＬレベルに維持されているときは、ＶＮＷＬ線(図示せず)の電力消費が増加する。
【００１６】
他の従来技術の方法に於いて、ＥＱ信号(図示せず)によって制御されるブリーダトランジスタ(図示せず)が配備されて、行列短絡が生じたときに、ブリーダゲートは、ヒューズ(図示せず)からの信号によってオフとなる。このとき、ＥＱ信号から短絡したオフレベルのワード線への漏れ電流はなくなる。
しかし、この方法に於いては、負電圧レベルＶＮＷＬにプリチャージされたＷＬ(38)上の短絡の為に、ＤＬ線(例えば、ＤＬ線(42))がＶＮＷＬレベルに下がるとき、共用されたＩＳＯトランジスタ(例えば、図２のトランジスタ(64)に近似した)は完全にはオフとならず、Ｐ感知アンプ(例えば、図２のトランジスタＰ1及びＰ2)内の更なる漏れ電流を生じる結果となる。このようにして、この従来技術の方法は尚、ＩＳＯゲート(例えば、ＩＳＯトランジスタ(64)(65)のゲート)を経由した感知アンプ(例えば、図２のトランジスタＰ1及びＰ2)から負のＷＬノード(例えば、ＷＬ(38))への漏れ電流の問題を有する。
【００１７】
従って、メモリデバイスに於いて、メモリチップ内の感知アンプのレイアウト、又は絶縁トランジスタのレイアウト構成を変えることなく、行列短絡によるＰ感知アンプトランジスタの待機時の漏れ電流を阻止するシステム及び方法を発明するのが望ましい。
【発明の開示】
【００１８】
発明の要約
本開示は、メモリデバイスの作動方法に関する(contemplate)。方法はデータアクセス動作前に、メモリデバイスのワード線を所定の電圧レベルにプリチャージする工程と、データアクセス動作前に、絶縁トランジスタのゲートを所定電圧に維持する工程を有する。
【００１９】
一実施例にて、本開示は更にメモリデバイスの作動方法に関する。方法は、データアクセス動作前に、メモリデバイスのワード線を所定の電圧レベルにプリチャージする工程と、データアクセス動作前に、絶縁信号線を所定電圧に維持する工程を有する。
【００２０】
他の実施例にて、本開示は複数のワード線とデジット線を具えて、各デジット線が絶縁トランジスタを有するタイプのメモリデバイスの作動方法に関する。方法は、データアクセス動作前に、各ワード線を所定の電圧レベルにプリチャージする工程と、データアクセス動作前に、絶縁トランジスタのゲートを所定電圧又は所定電圧以下に維持する工程を有する。
【００２１】
更なる実施例にて、本開示はメモリデバイスの作動方法に関する。方法は、データアクセス動作前に、ワード線の待機状態中は、メモリデバイスのワード線を負電圧レベルに設置する工程と、ワード線が待機状態である限り、メモリデバイスの絶縁トランジスタのゲートを負電圧レベルに維持する工程を有する。
【００２２】
他の実施例にて、本開示はメモリデバイスに関する。メモリデバイスは、行列に配列されて内部にデータを格納する複数のメモリセルを有し、アレイの少なくとも１つの行は、データアクセス動作に先立つ待機状態中は、負のワード線電圧(ＶＮＷＬ)に保持される。メモリデバイスはまた、複数の絶縁トランジスタを具え、各絶縁トランジスタは、アレイの夫々１つの列に接続され、複数の絶縁トランジスタの少なくとも１つのゲート端子は、行の少なくとも１つが待機状態中はＶＮＷＬに保持される。本開示の一実施例に従ったシステムは、バスを介してプロセッサに接続されたそのようなメモリデバイスに関する。メモリデバイスは、バスを介してプロセッサから受信したデータを内部に格納し、バスを介して内部に格納されたデータをプロセッサに送信する。
【００２３】
本開示はこのように、メモリ即ちデータ格納要素を有するメモリチップ、又は電子デバイスに於いて、行列短絡の際には、待機時の漏れ電流を減少させるシステム及び方法を記述する。負のワード線電圧(ＶＮＷＬ)にプリチャージされたメモリの行又は列の場合は、メモリの行の待機状態中に、短絡したワード線及びデジット線に繋がった絶縁(ＩＳＯ)トランジスタが、ＶＮＷＬレベルに駆動された絶縁信号によってＶＮＷＬに保持されると、メモリ内のＰ感知アンプを通る待機漏れ電流は、大体無くなる。
待機漏れ電流が減少することにより更に、メモリ回路の供給電圧即ち作動電圧Ｖｃｃからの電流Ｉｃｃ消費の全体が減り、それによって回路の待機時の電力消費が減る。以前からＩＳＯゲートが厚い酸化物から製造されているから、本発明の負電圧駆動方法は、メモリチップの感知アンプのレイアウト、又は現行の絶縁トランジスタの構成を変更する必要はない。感知アンプ活性化(ＡＣＴ)信号が異なる待機電圧レベル(Ｖcc／２電圧)であることもまた、実施される。
【発明を実施するための最良の形態】
【００２４】
発明の詳細な説明
本開示の特定の実施例が詳細に説明され、本開示の例が添付の図面に示される。ここに含まれる本開示の図面及び記載は、本開示に特に関係する要素を図示し記載しているが、明瞭化の目的から、一般的な半導体電子デバイス、メモリ又はメモリをベースとするシステムに見られる他の要素は省いている。最初に、“接続された”、“接続”、“電気的に接続”その他の語は、電気的に接続された条件に略言及すべく、ここでは交換可能に用いられることに注意されたい。更に、ここで示され説明される種々のブロック図及び回路図は、正論理を実行する論理回路を用いることに注意されたく、即ち信号のハイの値は論理“１”として扱い、ローの値は論理“０”として扱う。しかし、ここで説明される如何なる回路も負論理(即ち信号のハイの値は論理“０”として扱い、ローの値は論理“１”として扱う)にも容易に実施される。同様に、“Ｖcc”及び“Ｖccp”の語は、当該技術分野で公知の如く、回路の正作動電圧に言及するものとして用いられ、“ＧＮＤ”の語は、当該技術分野で公知の如く、共通の回路グラウンドポテンシャル(ゼロであり、ゼロでないかも知れない)に言及するものとして用いられる。Ｖcc、Ｖccp、ＧＮＤポテンシャルは、電子回路にて、略一定の電圧レベルと考えられる。
【００２５】
図４は、本開示の一実施例に従った代表的な回路構成(72)を示しており、メモリ待機状態中の種々の制御信号の行列短絡(106)及び電圧レベルを示している。図２の回路と同様に、図４の回路(72)は、メモリチップ(例えば、図９のメモリチップ(124))の内部アーキテクチャの一部である。回路(72)は、以下のものを有するとして示され、それは左側メモリアレイ(74)、右側メモリアレイ(76)、２本の代表的なワード線(78)(80)、４本の代表的なデジット線(82)(84)(86)(88)、２つの平衡(ＥＱ)回路(90)(92)、Ｐ感知アンプ、即ちトランジスタ(94)(95)及びＮ感知アンプ(96)(97)を有する感知アンプ構成、２本の感知アンプ制御線であるＡＣＴ信号(98)及びＲＮＬ信号(99)、左側メモリアレイ(74)内のデジット線(82)(84)及び対応する絶縁信号ＩＳＯＬ(102)に繋がる２つの絶縁トランジスタ(100)(101)、及び右側メモリアレイ(76)内のデジット線(86)(88)及び対応する絶縁信号ＩＳＯＬ(105)に繋がる２つの絶縁トランジスタ(103)(104)である。左側メモリアレイ(74)内のＷＬ(78)及びＤＬ(82)間の代表的な短絡(106)は、点線で示され、後記する。
図４の種々の回路要素及び信号線には、同様の機能を有する回路要素又は信号線について図２にて用いられる符号と異なる符号が付されているが、図４の全体構成は、後記の如く、図４のＩＳＯＬ信号(102)が異なる信号レベルであることを除き、図２のメモリ部について示される構成と略近似していることに注意されたい。従って、図４の種々の回路要素及び信号線の更なる詳細は、説明を簡潔にする目的から、示さない。
【００２６】
前記の如く、行列短絡は、図２に示すＶＮＷＬに基づく従来技術であるメモリアーキテクチャに於けるメモリ待機電流を著しく増加させる。負に維持されたワード線(ここでは、ワード線(78))の場合にて行列短絡(例えば、図４の短絡(106))によるこの待機電流を十分に防ぐべく、図４の実施例の回路構成(72)は機構(後で図７に関して述べられる)を用い、それによって、メモリチップ(図示せず)内のワード線(78)が待機状態(即ち、ワード線−デジット線の対(78)−(82)、(78)−(84)他に格納されたデータへのデータアクセスを開始するまで始動しない)にある限り、ＩＳＯＬ信号(102)はプリチャージされたワード線(78)上の負電圧レベルＶＮＷＬ(一実施例では−０.３Ｖ)と同じ電圧レベルに維持される。ここでは、一般にＶＮＷＬ電圧は、ワード線(例えば、待機状態中のワード線の電圧)の“ロー”電圧に等しい又は未満であることに注意されたい。
このようにして、図４の実施例に於いて、ＩＳＯトランジスタ(100)(101)のゲートは、メモリ待機状態中は、ＩＳＯＬ線(102)上が負電圧故に、“オフ”状態である。従って、たとえ行列短絡(106)が、デジット線(82)(84)(おそらく、ＥＱ回路(90)のトランジスタを通る導通部を通って)上の負電圧(−０.３Ｖ)内で生じても、Ｐ感知アンプ(P1)(94)及び(P2)(95)の導電部を通る漏れ電流は、ＩＳＯＬ線(102)上が負電圧故に、略完全に止められる。メモリの行の待機期間中にＩＳＯＬ信号(102)が“ロー”論理状態として−０.３Ｖの負電圧となることは、トランジスタ(P1)(P2)をカットオフ状態に維持し、それによってＰ感知アンプ(94)(95)から−０.３Ｖに維持されたＶＮＷＬ線(図示せず)への直流漏れ経路を防ぐ。ＩＳＯＬ信号(102)は図５について後記するように、行の活性化期間中のみ、“ハイ”論理状態(Ｖccp電圧レベル)となるのが好ましい。
【００２７】
図４の実施例について、右側アレイ(76)内のＷＬ-ＤＬ短絡が無い場合は、行の待機状態中は、ＩＳＯＲ信号(105)はＶＮＷＬレベルに維持されても維持されなくともよいことに気付く。このようにして、図４の実施例に示すように、ＩＳＯＲ信号(105)は、行の待機状態中は“ハイ”即ちＶccpレベルに保たれる。感知アンプユニット内にＮ感知アンプ(96)(97)(即ち、Ｐ感知アンプ(94)(95)が無い)だけがある場合は、右側アレイ(76)内の如何なるＷＬ-ＤＬ短絡もメモリセル内の待機漏れ電流を引き起こさない、なぜなら線ＤＬ(86)及びＤＬ＊(88)上の負電圧(例えば、−０.３Ｖ)は、アンプ(N1)(96)及び(N2)(97)をカットオフ状態に維持するからである。
しかし、一般に両Ｐ及びＮ感知アンプが用いられ、ＩＳＯ信号(例えば、ＩＳＯＬ信号(102)又はＩＳＯＬ信号(105))が“ハイ”状態のとき、ＩＳＯ信号(例えば、ＩＳＯＬ信号(102)用の左側メモリアレイ(74)又はＩＳＯＬ信号(105)用の右側メモリアレイ(76))に“関係”するメモリアレイ内のデジット線は、両Ｐ及びＮ感知アンプに接続される。この場合、ＷＬ-ＤＬ短絡があると、上記の如く、該短絡はＰ感知アンプを介して、メモリセル漏れ電流を生じさせる。
【００２８】
このようにして、本開示の一実施例に従ったＩＳＯ信号に基づく待機状態の漏れ電流を制御する方法は、行の待機期間中は、ＩＳＯゲート(例えば、トランジスタ(100)(101)のゲート)をオフにすることによって、Ｐ感知アンプからＮＥＧＷＬへの電流漏れ経路を遮断する。この手法により、Ｐ感知アンプ(94)(95)内に負電圧はなく、それ故にメモリチップ(例えば、図９のメモリチップ(124))内の感知アンプのレイアウト構成を変更する必要はない。このようにして、トランジスタ(P1)(94)(P2)(95)のゲートに於ける薄い酸化物を厚い酸化物に変える必要はない。
同様に、ＩＳＯゲート(例えば、トランジスタ(100)(101)のゲート)は既に厚い酸化物を有しているから、メモリ待機状態中にＩＳＯＬ信号をＶＮＷＬにするのに、メモリチップ内のＩＳＯトランジスタのレイアウトを更に変更することは必要でない。
【００２９】
図５は、行の活性化及び行の待機状態中にて、図４の回路構成(72)の一実施例に於けるＩＳＯＬ信号(102)及びＩＳＯＲ信号(105)の電圧レベルを示している。図５の実施例に於いて、図４の両ＩＳＯＬ線(102)及びＩＳＯＲ線(105)は、メモリの行が待機状態である限り、ＶＮＷＬレベル(−０.３Ｖ)に保たれる。しかし、右側メモリアレイ(76)内の行(例えば、図４の行(80))が活性化され、即ち作動するときは、ＩＳＯＲ信号(105)は“ハイ”(Ｖccpレベル)になり、関係するメモリストレージ要素(例えば、行(80)と列(86)(88)の交点に於けるメモリ要素(図示せず))を感知アンプユニット(トランジスタ(P1)(P2)(N1)(N2)から構成される)に接続し、データ感知動作を容易にする。この右側の行の活性状態中、ＩＳＯＬ信号(102)はＶＮＷＬレベルに保たれて、左側メモリアレイとＰ-Ｎ感知アンプ(特に、図２に関して前記したように、左側メモリアレイと感知アンプユニット内のデジット線(図示せず)の間)間の絶縁を維持する。
【００３０】
図６は、本開示の他の実施例に従った代表的な回路構成(110)を示し、メモリ待機状態中の種々のメモリ制御信号の電圧レベルの異なる組み合わせを示している。図４及び図６の実施例が略近似しているから、同じ回路要素又は信号線に言及するのに、図４と図６とでは、同じ符号が用いられる。図４と図６を比較すると、図６のＡＣＴ線(112)は、メモリ待機状態中は、図４のＧＮＤ(０Ｖ)レベルよりむしろ、ＤＶＣ２電圧レベル(即ち、Ｖcc／２)に保持されることが判る。ＩＳＯＬ信号(102)がＶＮＷＬ電圧レベルであり、及びその結果である左側メモリアレイ(74)と感知アンプユニット(トランジスタP1、P2、N1、N2を含む)間が完全に絶縁するため、ＡＣＴ線(112)を“ロー”論理レベルとしてグラウンドレベル(図４の実施例のＡＣＴ信号(98)と同様に)に維持する必要はない。その代わり、ＡＣＴ線(112)は図６に示すように、行の待機状態中は、ＤＶＣ２電圧レベル(即ち、Ｖcc／２)に保持される。他の実施例に於いては、ＡＣＴ線(112)とＲＮＬ信号(99)は、平衡時に短絡され、これら両信号をＤＶＣ２レベルに平衡化し、電力消費を減じる。
【００３１】
図７は、本開示の一実施例に従った代表的な回路構成(114)を示し、図４及び図６のメモリアーキテクチャ内にて、どのようにしてＩＳＯ信号(120)を生成するかを示している。図７の回路構成(114)は、所望の回路構成に基づいて、ＩＳＯＬ信号(102)及びＩＳＯＲ信号(105)の一方又は両方を生成するのに用いられる。ＩＳＯ信号生成回路(114)は、２つのレベルシフト(ＬＳ)回路(115)(116)を有し、図７に示すように、１つのＰＭＯＳトランジスタ(117)、及び１つのＮＭＯＳトランジスタ(118)が接続される。レベルシフト回路は、２つの電圧レベルの１つを出力し、そのレベルで回路が作動する。例えば、ＬＳ回路(115)はＶccp又はＧＮＤ電圧レベルの何れか一方を出力し、しかるにＬＳ回路(116)は図８について後でより詳細に述べられるように、入力平衡(ＥＱ)信号(119)の状態に応じて、Ｖcc又はＶＮＷＬ電圧レベル(ここでは、−０.３Ｖ)の何れか一方を出力する。
ＥＱ信号(119)は、行のプリチャージ、待機、及び活性化状態中に、ＥＱ回路(例えば、図４及び図６の回路(90)(92))に供給されるのと同じ平衡信号であることに注意されたい。ＩＳＯ信号(120)は、ＰＭＯＳトランジスタ(117)がＬＳ回路(115)の出力によって作動するときは、Ｖccpレベルであると想定される。他方で、ＩＳＯ信号(120)は、ＮＭＯＳトランジスタ(118)がＬＳ回路(116)の出力によって作動するときは、ＶＮＷＬレベル(−０.３Ｖ)に保持される。レベルシフト回路が当該技術分野で公知であるから、回路(115)(116)の更なる構成の詳細は、説明の簡潔さの目的から、ここでは記載しない。
【００３２】
図８は、図７の回路構成(114)のＥＱ信号(119)及びＩＳＯ信号(120)間の信号関係を示す一組の波形である。図８に示されるように、行の待機状態中は、ＥＱ信号(119)はＶccレベルであるが、行の活性化状態では“ロー”(０Ｖ)となる。ＥＱ信号(119)がＶccレベルであるときは、ＬＳ回路(115)はＶccp電圧レベルをトランジスタ(117)のゲートに出力し、それによってトランジスタ(117)をカットオフ状態に維持する。
しかし、ＥＱ信号(119)が“ハイ”レベルであると、ＬＳ回路(116)がＶcc電圧レベルをＮＭＯＳトランジスタ(118)に出力する結果となり、トランジスタを作動させて図８に示すように、ＩＳＯ信号(120)がＶＮＷＬ電圧(−０.３Ｖ)に達する。行の活性化期間中は、ＥＱ信号(119)が“ロー”(０Ｖ)になると、逆のことが起こる。ここで、ＬＳ回路(115)は、ＰＭＯＳトランジスタ(117)に“ロー”電圧(ＧＮＤ)を出力し、それによってＰＭＯＳトランジスタ(117)を作動させ、しかるに、ＬＳ回路(116)はＮＭＯＳトランジスタ(118)のゲートに−０.３Ｖを供給してＮＭＯＳトランジスタ(118)をオフにし、回路(114)のＩＳＯ出力(120)は“ハイ”レベル(Ｖccp)になる。図５から判るように、図８のＩＳＯ信号(120)の電圧レベルは、図５の実施例に記載されたＩＳＯＲ信号(105)と同様に働くのに適切である。図７に示すのと同様の回路構成が、前記の図４及び図６のＩＳＯＬ信号(102)を所望の信号レベルに到達させるのに、工夫され得る。
【００３３】
図９は、図４又は図６の回路構成を用いるメモリチップ(124)を示す簡略化されたブロック図である。メモリチップ(124)は、アドレスバス(126)、データバス(127)、制御バス(128)を有し、これらはピン(130)の全ての部分である。説明を簡単にする目的から、メモリチップ(124)の全てのピンは、同じ符号“130”で表される。図１のメモリチップ(12)と同様に、図９のメモリチップ(124)はまた、メモリセルが行と列に編成される(図４及び図６に示すように、右側アレイ及び左側アレイに分けられる)メモリセルアレイ(132)、行の復号ユニット(134)、列の復号ユニット(136)、Ｉ／Ｏユニット(138)及び更なる回路(図示せず)を有する。メモリチップ(12)(図１)とメモリチップ(124)(図９)が略近似したアーキテクチャ及び機能を有するから、メモリチップ(124)内の構成ブロックの更なる説明はここでは記載しない。
しかし、メモリチップ(124)は、ＡＣＴ信号の所望の待機信号レベルに基づいて、図４の回路構成(72)又は図６の回路構成(110)の何れか一方を有することに注意されたい。選択された回路構成は、チップ(124)内の種々のメモリブロックによって実行される。例えば、図４の回路構成(72)がチップ(124)のメモリアーキテクチャの一部として用いられるならば、回路構成(72)の一部(例えば、左側アレイ(74)及び右側アレイ(76))は、メモリセル(132)、感知アンプ(94)-(97)、平衡回路(90)(92)を表し、及び他の制御信号生成回路(例えば、図７のＩＳＯ信号発生回路(114))はＩ／Ｏユニット(138)その他の一部である。メモリチップ(124)内の図４及び図６に記載された種々のアーキテクチャユニット又はブロックの正確な位置又は設置場所は、何ら問題とはならない。
【００３４】
メモリチップ(124)は、動的ランダムアクセスメモリ(ＤＲＡＭ)又はＳＲＡＭ(静的ランダムアクセスメモリ)又はフラッシュメモリのような他のタイプのメモリ回路であり得る。更に、ＤＲＡＭは一般には、Synchlink又はRambus(商標)ＤＲＡＭと同様に、ＳＧＲＡＭ(同期グラフィックランダムアクセスメモリ)、ＳＤＲＡＭ(同期動的ランダムアクセスメモリ)、ＳＤＲＡＭII又はＤＤＲ ＳＤＲＡＭ(ダブルデータレートＳＤＲＡＭ)と呼ばれる同期ＤＲＡＭである。一実施例に於いて、メモリチップ(80)はクロック周波数３３３ＭＨｚ及びＩ／Ｏデータレート６６７ＭＨｚで作動するＤＤＲ ＤＲＡＭである。メモリチップ(124)内及び図１のチップ(12)内の種々の構成要素は重複し、又は機能的に近似しているが、同じ又は近似した機能を有するこれらの要素はメモリ(12)及び(124)内では機能的に同一でないことが可能であることにここでは注意されたい、なぜなら図９の実施例内には制御信号の電圧レベルが異なるスキーム(例えば、図６に示すように、ＩＳＯ信号及びＡＣＴ信号に異なる待機状態信号レベルを用いる)が存在するからである。
【００３５】
図１０は、図９に示された１又は２以上のメモリチップ(124)が用いられるシステム(140)を示すブロック図である。システム(140)は、データ処理ユニット、即ち演算ユニット(142)を有し、該演算ユニットは所定の演算又はデータ処理タスクを実行する所定のソフトウエアを実行するように、種々の演算機能を実行するプロセッサ(144)を有する。演算ユニット(142)はまた、バス(146)を介してプロセッサ(144)に繋がるメモリコントローラ(148)を有する。バス(146)はアドレスバス(図示せず)、データバス(図示せず)、制御バス(図示せず)を含む。メモリコントローラ(148)はまた、他のバス(150)(図９に示すバス(130)に近似した)を介して一組のメモリデバイス(124)(即ち、図９に示すタイプの複数のメモリチップ(124))に繋がる。各メモリデバイス(124)は、図９に示すように、適切なデータストレージ及び取出し回路(図１０では図示せず)を有する。プロセッサ(144)は、メモリ(124)内に格納された情報及びデータに基づいて、複数の機能を実行することができる。
【００３６】
メモリコントローラ(148)は、マイクロプロセッサ、デジタル信号プロセッサ、組み込み型プロセッサ、マイクロコントローラ、専用のメモリテストチップ、テスタプラットフォーム、又はその他であり得る。例えば、メモリデバイス(80)が作動可能な演算システム(142)の一部であるときは、メモリコントローラ(148)は、メモリ(124)への／メモリ(124)からの定期的なデータ伝送動作を制御する。メモリコントローラ(148)は、メモリチップ(124)を支持しているのと同じマザーボード上に位置している。メモリチップ(124)とメモリコントローラ(148)の間を電気的に接続する種々の他の構成が可能である。例えば、メモリコントローラ(148)は、データ伝送又は通信ネットワーク(例えば、演算デバイスのＬＡＮ(構内領域ネットワーク))を介してメモリチップ(124)と通信する離れたエンティティである。
【００３７】
システム(140)は、演算ユニット(142)に接続された１又は２以上の入力デバイス(152)(例えば、キーボード又はマウス)を有して、使用者は手動でデータ、指示その他を入力して、演算ユニット(142)を作動させることができる。演算ユニット(142)に接続された１又は２以上の出力デバイス(154)がシステム(140)の一部として供給され、プロセッサ(144)によって生成されたデータを表示し、又は表示しなければ出力する。出力デバイス(154)の例は、プリンタ、ビデオ端子又はビデオディスプレイユニット(ＶＤＵs)を含む。一実施例に於いて、システム(140)はデータ処理ユニット(142)に接続された１又は２以上のデータストレージデバイス(156)を有し、プロセッサ(144)は、内部又は外部媒体(図示せず)にデータを格納することができ、又は該媒体からデータを取り出すことができる。データストレージデバイス(156)の一般的な例は、ハードディスク及びフロッピディスクを受け入れるドライブ、ＣＤ−ＲＯＭ(コンパクトディスク読み出し専用メモリ)、及びテープカセットである。前記の如く、演算ユニット(142)内のメモリデバイス(124)は、図９に示す構成を有し、即ち各メモリデバイス(124)は前記の如く、図４及び図６に示された回路構成の１つを有する。
【００３８】
これまでの記載は、メモリデバイスの行列短絡についてであるが、メモリデバイスのＩＳＯ線上を負電圧(ＶＮＷＬ)に維持することは、行列短絡があるか否かに拘わらず、メモリデバイスの全てのＩＳＯ線について、常になされる構成上の特徴であることに気付く。  そのような構成がメモリチップの一部として作られるとき、負駆動ＩＳＯ線は、メモリチップ製造後にメモリチップ内で生じる将来的な行列短絡又は同様の欠点、又はフィールドユースから生じる過度の待機電流に対して、保護される。
更に、上記の記載は、主としてメモリデバイスについてであるが、図４−図８について述べられてきた待機電流を減少させる手法は、当業者に明白な適切な修正を加えて、他の電子デバイスにも用いられることは明白であり、該他の電子デバイスは、データストレージ要素を有し、図４及び図６のメモリチップの実施例について述べられてきたメモリアレイタイプのアーキテクチャを用いる。
そのような電子デバイスのデータストレージ要素の待機電流を減少させることは、上記のＩＳＯゲートに対する負電圧駆動を用い、又は当業者に明白な原理に近似した手法を用いて達成される。更に、左右のメモリアレイ(図４及び図６の実施例の場合と同様に)に別れていないメモリセルを有し、１つの絶縁(ＩＳＯ)信号のみを有するメモリデバイス又はデータストレージ要素の場合、本開示に従った記載内容は当業者によって適切に実施されることに注意されたく、必要で有れば、行の待機状態中はＩＳＯ信号を負電圧レベルにして、Ｐ感知アンプを通る待機時の漏れ電流を阻止する。
【００３９】
これまでは、メモリチップ、又はメモリ又はデータストレージ要素を有する電子デバイスにて、行列短絡の場合、待機時の漏れ電流を減少させるシステム及び方法を記載してきた。負のワード線電圧(ＶＮＷＬ)にプリチャージされたメモリの行、即ちワード線の場合、短絡したワード線及びデジット線に繋がった絶縁(ＩＳＯ)トランジスタのゲートが、メモリの行が待機状態中はＶＮＷＬレベルに駆動される絶縁信号によってＶＮＷＬレベルに保持されるとき、メモリ内のＰ感知アンプを通る待機時の漏れ電流は、大体無くなる。
待機漏れ電流が減少することは、更にメモリ回路の供給、即ち作動電圧Ｖccから全体の電流Ｉcc消費を減らし、それによって回路の待機電力消費を少なくする。ＩＳＯ電極が厚い酸化物で既に作られているから、本開示の負電圧駆動手法について、メモリチップ内の感知アンプのレイアウト、又は現行の絶縁トランジスタの構成を修正する必要はない。感知アンプ活性化(ＡＣＴ)信号の異なる待機電圧レベル(０Ｖに代えてＶcc／２)についてもまた、適用される。
【００４０】
開示内容が特定の実施例について詳細に記載されてきたが、当業者にとっては実施例の精神及び範囲を離れることなく、種々の変更及び修正が成され得ることは明らかである。このようにして、本開示は、添付の請求の範囲及びその均等物の範囲内で提供される本開示の修正及び変形をカバーすることを意図している。
【図面の簡単な説明】
【００４１】
以下の図面に関しては、本開示を容易に理解し、容易に実施する為であり、本開示を記載するが、これは図示の目的であって、これに限定されない。
【図１】メモリチップ、即ちメモリデバイスを示す簡素化されたブロック図である。
【図２】図１に示すメモリデバイスの一部の簡素化されたアーキテクチャである。
【図３】行の活性化及び行の待機状態中の図２のＩＳＯＬ及びＩＳＯＲ信号の電圧レベルを示す図である。
【図４】本開示の一実施例に従った代表的な回路構成を示す図であり、メモリ待機状態中の種々のメモリ制御信号の行列短絡及び電圧レベルを示す。
【図５】行の活性化及び行の待機状態中の図４の回路構成の一実施例に於けるＩＳＯＬ及びＩＳＯＲ信号の電圧レベルを示す図である。
【図６】本開示の他の実施例に従った代表的な回路構成を示す図であり、メモリ待機状態中の種々のメモリ制御信号の異なる電圧レベルの組み合わせを示す。
【図７】本開示の一実施例に従った代表的な回路構成を示す図であり、図４及び図６のメモリアーキテクチャ内で如何にしてＩＳＯ信号を生成するかを示す。
【図８】図７の回路構成内のＥＱ及びＩＳＯ信号間の信号関係を示す一組の波形である。
【図９】図４又は図６の回路構成を用いるメモリチップを示す簡略化されたブロック図である。
【図１０】図９に示す１又は２以上のメモリチップが用いられるシステムを示すブロック図である。
【図１】
2006228261.tif 000003
【図２】
2006228261.tif 000004
【図３】
2006228261.tif 000005
【図４】
2006228261.tif 000006
【図５】
2006228261.tif 000007
【図６】
2006228261.tif 000008
【図７】
2006228261.tif 000009
【図８】
2006228261.tif 000010
【図９】
2006228261.tif 000011
【図１０】
2006228261.tif 000012
【外国語明細書】
NEGATIVE VOLTAGE DRIVING FOR THE DIGIT LINE ISOLATION GATES
BACKGROUND
Field of the Disclosure
[0001]                                                                          The present disclosure generally relates to electronic devices and, more particularly, to a system and method to substantially eliminate standby leakage current due to row-column shorts in semiconductor memory chips.
Brief Description of Related Art
[0002]                                                                          Memory devices are electronic devices that are widely used in many electronic products and computers to store data. A memory device is a semiconductor electronic device that includes a number of memory cells, each cell storing one bit of data. The data stored in the memory cells can be read during a read operation. Fig. 1 is a simplified block diagram showing a memory chip or memory device 12. The memory chip 12 may be part of a DIMM (dual in-line memory module) or a PCB (printed circuit board) containing many such memory chips (not shown in Fig. 1). The memory chip 12 may include a plurality of pins or ball contacts 24 located outside of chip 12 for electrically connecting the chip 12 to other system devices. Some of those pins 24 may constitute memory address pins or address bus 17, data (DQ) pins or data bus 18, and control pins or control bus 19. It is evident that each of the reference numerals 17-19 designates more than one pin in the corresponding bus. Further, it is understood that the schematic in Fig. 1 is for illustration only. That is, the pin arrangement or configuration in a typical memory chip may not be in the form shown in Fig. 1.
[0003]                                                                          A processor or memory controller (not shown) may communicate with the chip 12 and perform memory read/write operations. The processor and the memory chip 12 may communicate using address signals on the address lines or address bus 17, data signals on the data lines or data bus 18, and control signals (e.g., a row address strobe (RAS) signal, a column address strobe (CAS) signal, a chip select (CS) signal, etc. (not shown)) on the control lines or control bus 19. The "width" (i.e., number of pins) of address, data and control buses may differ from one memory configuration to another.
[0004]                                                                          Those of ordinary skill in the art will readily recognize that memory chip 12 of Fig. 1 is simplified to illustrate one embodiment of a memory chip and is not intended to be a detailed illustration of all of the features of a typical memory chip. Numerous peripheral devices or circuits may be typically provided along with the memory chip 12 for writing data to and reading data from the memory cells 26. However, these peripheral devices or circuits are not shown in Fig. 1 for the sake of clarity.
[0005]                                                                          The memory chip 12 may include a plurality of memory cells 26 generally arranged in an array of rows and columns. A row decode circuit 28 and a column decode circuit 30 may select the rows and columns, respectively, in the array in response to decoding an address provided on the address bus 17. Data to/from the memory cells 26 are then transferred over the data bus 18 via sense amplifiers and a data output path (not shown). A memory controller (not shown) may provide relevant control signals (not shown) on the control bus 19 to control data communication to and from the memory chip 12 via an I/O (input/output) circuit 32. The I/O circuit 32 may include a number of data output buffers or output drivers to receive the data bits from the memory cells 26 and provide those data bits or data signals to the corresponding data lines in the data bus 18. The I/O circuit 32 may also include various memory input buffers and control circuits that interact with the row and column decoders 28, 30, respectively, to select the memory cells for data read/write operations.
[0006]                                                                          The memory controller (not shown) may determine the modes of operation of memory chip 12. Some examples of the input signals or control signals (not shown in Fig. 1) on the control bus 19 include an External Clock (CLK) signal, a Chip Select (CS) signal, a Row Address Strobe (RAS) signal, a Column Address Strobe (CAS) signal, a Write Enable (WE) signal, etc. The memory chip 12 communicates to other devices connected thereto via the pins 24 on the chip 12. These pins, as mentioned before, may be connected to appropriate address, data and control lines to carry out data transfer (i.e., data transmission and reception) operations.
[0007]                                                                          Fig. 2 is a simplified architecture for a portion of the memory device 12 shown in Fig. 1. It is evident that complex circuit details and constituent architectural blocks in the memory chip 12 are omitted from Fig. 2 for the sake of clarity and ease of illustration. As shown in Fig. 2, a data storage or memory array may consist of a matrix of storage bits or memory cells 26 divided into a left memory array 34 and a right memory array 36. Each memory bit being exclusively referenced by a corresponding row and column address (that may be present on the address bus 17). Each row of memory cells may be called a "wordline" (WL), whereas each column of memory cells may be called a "digitline" (DL). Each memory bit or memory cell 26 may be connected to only one corresponding digitline and only one corresponding wordline. In Fig. 2, for ease of illustration, each memory array is shown with one wordline the wordline 38 in the left array 34 and the wordline 40 in the right array 36. Similarly, each memory array is shown with two digitlines the digitlines 42 and 44 in the left array 34 and the digitlines 46 and 48 in the right array 36. It is noted that the digitlines 44 and 48 are denoted as "DL*" to indicate the paired nature of the digitlines 42 and 44, and 46 and 48, as is known in the art.
[0008]                                                                          In Fig. 2, two equilibration (EQ) circuits 50 and 52 are shown each one connected to a corresponding pair of digitlines. Thus, the EQ circuit 50 performs equilibration of digitlines 42 and 44 to the DVC2 voltage level (=Vcc/2 V) before a memory cell access or data sensing operation begins as is known in the art. Similarly, the EQ circuit 52 equlibrates the paired digitlines 46 and 48 to the DVC2 voltage level. A sense amplifier circuit consisting of a pair of cross-coupled PMOS (p-channel metal oxide semiconductor) transistors 54 (P1), 56 (P2), and a pair of cross-coupled NMOS (n-channel MOS) transistors 58 (N1), 60 (N2), connected as depicted in Fig. 2, is shown placed between the four digitlines 42, 44, 46, and 48 and operating on them to perform the data sensing operation as is known in the art. The PMOS transistor pair P1-P2 may be called "Psense-amplifiers" and the NMOS transistor pair N1-N2 may be referred to as "Nsense-amplifiers."
[0009]                                                                          The Psense- and Nsense-amplifiers 54, 56, 58, 60 work together to detect the data signal voltage in a memory cell and drive the associated digitlines, accordingly to Vcc and ground. For example, in case of the digitlines 42 and 44, the Nsense-amplifiers 58, 60 may drive the low potential digitline (e.g., the digitline 44) to ground and the Psense-amplifiers 54, 56 may drive the high-potential digitline (e.g., the digitline 42) to Vcc. The operation of the sense amplifier circuit (consisting of transistor pairs P1-P2 and N1-N2) may be controlled by the ACT (activation) signal 61 and the RNL (Row Nsense Latch) signal 62 connected as shown in Fig. 2. For example, the Psense-amplifiers may be activated when the ACT signal is at Vcca level (Vcc voltage for the array) or "high", whereas the Nsense-amplifiers are turned on when the RNL signal goes to logic zero or ground level.
[0010]                                                                          Isolation (ISO) devices are also important during data storage and sensing operations. These devices are generally NMOS transistors placed between the array digitlines and the sense amplifiers. In Fig. 2, the isolation transistors 64-65 are placed and can control the connection between the digitlines 42 and 44 in the left memory array 34 and the P-N sense amplifier circuitry (consisting of transistor pairs P1-P2 and N1-N2 as noted above), whereas the isolation transistors 67-68 are placed to control the connection between the digitlines 46 and 48 in the right memory array 36 and the P-N sense amplifier circuitry (or P1-P2 and N1-N2 transistor pairs).  In other words, if digitline nodes X1 and X2 (not shown) were added in the sense amplifier circuitry in Fig. 2 to correspond with the digitline pair DL-DL*, respectively, the isolation transistor 64 is placed between digitline 42 in the left array and the node X1 and the isolation transistor 67 is placed between the node X1 and the digitline 46 in the right array. Similarly, the isolation transistor 65 is placed between the digitline 44 and the node X2 and the isolation transistor 68 is placed between the node X2 and the digitline 48.
[0011]                                                                          The isolation transistors may function to electrically isolate the two memory arrays 34, 36 so that whenever a wordline fires in one of the arrays, the digitline capacitance in that array is reduced because of the isolation of the other array. Further, the isolation transistors may provide resistance between the adjacent P or Nsense amplifier  and the associated digitlines. This resistance may stabilize the sense amplifiers and speed up the data sensing operation by isolating the highly capacitive digitlines. In Fig. 2, the activation/deactivation of isolation transistors is shown controlled by the application of the ISOL  signal 66 and the ISOR signal 69 to the corresponding gates of the isolation transistors. The ISOL signal 66 controls the isolation transistors 64-65 for the left array 34, whereas the ISOR signa 69 controls the isolation transistors 67-68 for the right array 36.
[0012]                                                                          Fig. 3 illustrates the voltage levels of the ISOL 66 and ISOR 69 signals in Fig. 2 during row activation and row standby states. As is seen from Fig. 3, both the isolation signals the ISOL signal 66 and ISOR signal 69 are held at Vccp level during a row precharge or standby state. However, in Fig. 3, the ISOL signal 66 is shown to be held at a ground potential (0V) when a row (e.g., WL 40) in the right array 36 is activated or fired for data access. The 0V level at the ISOL signal line 66 results in turning off of the isolation transistors 64-65, thereby allowing for isolation of digitlines X1-X2 (not shown, as discussed before) in the sense amplifier circuitry from those in the left array 34. The ISOR signal 69 is still maintained at the Vccp level during this right-array row activation period. As is known in the art, the Vccp voltage level is more than the memory chip's operating voltage level or the "Vcc" level by Vth (threshold voltage) of a MOS transistor (NMOS or PMOS).
[0013]                                                                          It is known in the art that modern memory circuit designs employ a negative wordline voltage (VNWL) (not shown) to reduce the memory cell leakage current when the corresponding wordline is "off" or "inactive" and to also improve the memory cell refresh characteristics. In Fig. 2, a prior art scheme of maintaining digitlines and wordlines in a memory array in a standby state (e.g., a memory row precharged state) is illustrated via the exemplary voltages illustrated on certain lines. As shown in Fig. 2, during a standby state (i.e., when a row is not fired to commence a data access operation thereon), the ISOL line 66 and the ISOR line 69 are held at Vccp voltage level, the ACT signal line 61 is held at a ground potential (here, at 0V), and the RNL signal 62 is maintained at the Vcc/2 or DVC2 voltage level. During the standby state, the wordlines (e.g., the wordline 38) are precharged to the VNWL level, which, in case of the embodiment in Fig. 2, is negative 0.3 V (-0.3V). However, the digitlines (e.g., the DL 42 and DL* 44) are precharged to the Vcc/2 (or DVC2) voltage level during the standby state. A wordline may be fired when a Vccp voltage level is applied at the wordline (WL signal).
[0014]                                                                          Because the wordlines and digitlines are precharged to different potentials and because the precharge voltage levels VNWL and DVC2 are internally generated within a memory chip, a row-to-column short may result in a significantly higher standby current when the memory chip 12 is in an inactive or standby state. In Fig. 2, an exemplary short between the WL 38 and the DL 42 is illustrated by a dotted line 70. In the event of such row-to-column short, the precharged lines DL 42 and DL* 44  (precharged to DVC2 level) would be pulled down to the VNWL level (-0.3V) due to leakage current of the row-to-column short 70 through the ISO gates (e.g., the gates of ISO transistors 64-65), which are held at the Vccp level. Because the ACT signal is held at the ground level (0V) during the precharge and standby states, the negative level on the lines DL 42 and DL* 44 will turn on the PMOS transistors 54, 56 in the Psense-amplifiers, thereby establishing a leakage path (DC leakage current) from GND (ACT line 61) to VNWL line (not shown) via the P1 and P2 transistors as illustrated by the arrows 55 in Fig. 2. This DC leakage current increases the Icc current (i.e., the current consumption from the supply voltage Vcc) in the memory standby state, thereby increasing power consumption in and performance degradation of the memory chip 12.
[0015]                                                                          In one prior art method, an attempt is made to stop the DC current through the PMOS transistors P1 (54) and P2 (56) of the Psense amplifiers by driving the ACT signal 61 to the VNWL level (-0.3 V) during the standby state. Thus, the voltage on the ACT signal 61 is maintained at the same level (VNWL level) as the voltage on the wordline 38 during the wordline's precharged state. However, such a use of negative voltage on the ACT line 61 may require use of thick layers of gate oxides for the ACT driver transistors (not shown) and the PMOS sense amplifiers 54, 56. This would cause performance degradation with the same size of devices. Otherwise, to recover the performance, a larger circuit layout area may be required. Further, such negative level on the ACT signal 61 may require changing the connection of the bulk nodes (not shown) of the PMOS transistors 54, 56 from GND level to VNWL level and may also require changing the transistors (not shown) handling the EQ signals in the EQ circuit 50 from thin oxide-based configuration to a thick oxide-based configuration. The thick oxide-based configuration may cause degradation of EQ performance. Further, the negative level on the ACT signal 61 may require changing the "low" level of the EQ signal (not shown) from the GND (0V) level to the VNWL level to ensure that the ACT pull-down driver (not shown) remains off during the row activation state. Because the transistors (not shown) in the EQ circuit 50 have a very large gate capacitance, the power consumption of the VNWL line (not shown) would increase when the EQ signal is held at the VNWL level.
[0016]                                                                          In another prior art method, a bleeder transistor (not shown) controlled by an EQ signal (not shown) is provided so that when a row-to-column short occurs, the bleeder gate is turned off by a signal from a fuse (not shown). Then, the leakage current from the EQ signal to the shorted WL's off level is removed. However, in this method, when the DL line (e.g., the DL line 42) goes down to the VNWL level due to the short on the WL 38 precharged to the negative voltage level VNWL, the shared ISO transistor (e.g., similar to the transistor 64 in Fig. 2) does not completely turn off, which results in additional leakage current in the Psense-amplifiers (e.g., the transistor P1 and P2 in Fig. 2). Thus, this prior art method still has a DC leakage current problem from the sense amplifier nodes (e.g., transistors P1 and P2 in Fig. 2) to the negative WL node (e.g., the WL 38) through the ISO gates (e.g., the gates of ISO transistors 64-65).
[0017]                                                                          It is therefore desirable to devise a system and method to prevent the standby leakage current at the Psense-amplifier transistors due to row-to-column shorts in memory devices without modifying the sense amplifier layout in a memory chip or the layout configuration of isolation transistors in the memory chip.
SUMMARY
[0018]                                                                          The present disclosure contemplates a method of operating a memory device. The method comprises precharging a wordline in the memory device to a predetermined voltage level prior to a data access operation thereon, and maintaining a gate of an isolation transistor at the predetermined voltage prior to the data access operation.
[0019]                                                                          In one embodiment, the present disclosure further contemplates a method of operating a memory device. The method comprises precharging a wordline in the memory device to a predetermined voltage level prior to a data access operation thereon, and maintaining an isolation signal line at the predetermined voltage prior to the data access operation.
[0020]                                                                          In another embodiment, the present disclosure contemplates a method of operating a memory device of the type having a plurality of wordlines and a plurality of digitlines, each of the digitlines having an isolation transistor. The method comprises                                                                         precharging each of the wordlines to a predetermined voltage level prior to a data access operation, and maintaining the gates of the isolation transistors at or below the predetermined voltage level prior to the data access operation.
[0021]                                                                          In a further embodiment, the present disclosure contemplates a method of operating a memory device,. The method comprises placing a wordline in the memory device at a negative voltage level during a standby state of the wordline prior to a data access operation, and maintaining the negative voltage level on a gate of an isolation transistor in the memory device so long as the wordline is in the standby state.
[0022]                                                                          In an alternative embodiment, the present disclosure contemplates a memory device. The memory device comprises a plurality of memory cells arranged in an array of rows and columns to store data therein, wherein at least one of the rows in the array is held at a negative wordline voltage (VNWL) during a standby state thereof prior to a data access operation thereon. The memory device also comprises a plurality of isolation transistors wherein each isolation transistor is connected to a respective one of the columns in the array, wherein a gate terminal of at least one of the plurality of isolation transistors is held at the VNWL during the                                                                           standby state of at least one of the rows. A system according to one embodiment of the present disclosure contemplates such memory device connected to a processor via a bus. The memory device stores therein data received from the processor over the bus and sends data stored therein to the processor via the bus,
[0023]                                                                          The present disclosure thus describes a system and method to reduce standby leakage current in the event of row-to-column shorts in a memory chip or in an electronic device having memory or data storage elements. In case of memory rows or wordlines precharged to a negative wordline voltage (VNWL), the standby leakage current through Psense-amplifiers in the memory is substantially eliminated when the gates of isolation (ISO) transistors associated with the shorted wordline and digitline(s) are held at the VNWL level by an isolation signal driven to the VNWL level during the memory row standby state. The reduction in the standby leakage current further reduces the overall Icc current consumption from the memory circuit's supply or operating voltage Vcc, thereby reducing circuit's standby power consumption. Because the ISO gates are already fabricated with thick oxides, the present negative voltage driving methodology does not require modifying the sense amplifier layout or the configuration of existing isolation transistors in a memory chip. A different standby voltage level (Vcc/2 voltage) at the sense amplifier activation (ACT) signal may also be implemented.
BRIEF DESCRIPTION OF THE DRAWINGS
[0024]                                                                          For the present disclosure to be easily understood and readily practiced, the present disclosure will now be described for purposes of illustration and not limitation, in connection with the following figures, wherein:
[0025]                                                                          Fig. 1 is a simplified block diagram showing a memory chip or memory device;
[0026]                                                                          Fig. 2 is a simplified architecture for a portion of the memory device shown in Fig. 1;
[0027]                                                                          Fig. 3 illustrates the voltage levels of the ISOL and ISOR signals in Fig. 2 during row activation and row standby states;
[0028]                                                                          Fig. 4 shows an exemplary circuit configuration according to one embodiment of the present disclosure illustrating a row-to-column short and voltage levels at various memory control signals during a memory standby state;
[0029]                                                                          Fig. 5 depicts the voltage levels of the ISOL and ISOR signals in one embodiment of the circuit configuration in Fig. 4 during row activation and row standby states;
[0030]                                                                          Fig. 6 illustrates an exemplary circuit configuration according to another embodiment of the present disclosure showing a different combination of voltage levels at various memory control signals during a memory standby state;
[0031]                                                                          Fig. 7 shows an exemplary circuit configuration according to one embodiment of the present disclosure illustrating how to generate an ISO signal in the memory architectures of Figs. 4 and 6;
[0032]                                                                          Fig. 8 is a set of waveforms depicting the signal relationship between the EQ and the ISO signals in the circuit configuration of Fig. 7;
[0033]                                                                          Fig. 9 is a simplified block diagram showing a memory chip that employs the circuit configurations of Figs. 4 or 6; and
[0034]                                                                          Fig. 10 is a block diagram depicting a system in which one or more memory chips illustrated in Fig. 9 may be used.
DETAILED DESCRIPTION
[0035]                                                                          Reference will now be made in detail to certain embodiments of the present disclosure, examples of which are illustrated in the accompanying drawings. It is to be understood that the figures and descriptions of the present disclosure included herein illustrate and describe elements that are of particular relevance to the present disclosure, while eliminating, for the sake of clarity, other elements found in typical solid-state electronic devices, memories or memory-based systems. It is noted at the outset that the terms "connected", "connecting," "electrically connected," etc., are used interchangeably herein to generally refer to the condition of being electrically connected. It is further noted that various block diagrams and circuit diagrams shown and discussed herein employ logic circuits that implement positive logic, i.e., a high value on a signal is treated as a logic "1" whereas a low value is treated as a logic "0." However, any of the circuits discussed herein may be easily implemented in negative logic (i.e., a high value on a signal is treated as a logic "0" whereas a low value is treated as a logic "1"). Similarly, the terms "Vcc" and "Vccp" are used to refer to positive operating voltages in a circuit as is known in the art, and the term "GND" is used to refer to a common circuit ground potential (which may or may not be zero) as is known in the art. The Vcc, Vccp, and GND potentials may be considered as substantially fixed voltage levels in an electronic circuit.
[0036]                                                                          Fig. 4 shows an exemplary circuit configuration 72 according to one embodiment of the present disclosure illustrating a row-to-column short 106 and voltage levels at various memory control signals during a memory standby state. Similar to the circuit in Fig. 2, the circuit 72 in Fig. 4 may be part of a memory chip's (e.g., the memory chip 124 in Fig. 9) internal architecture.  The circuit 72 is shown to include a left memory array 74; a right memory array 76; two exemplary wordlines 78, 80; four exemplary digitlines 82, 84, 86, 88; two equalization (EQ) circuits 90, 92; a sense amplifier configuration including the Psense-amplifiers or transistors 94-95 and Nsense-amplifiers 96-97; two sense amplifier control lines the ACT signal 98 and the RNL signal 99; two isolation transistors 100-101 associated with the digitlines 82, 84 in the left memory array 74 and the corresponding isolation signal ISOL 102; and two isolation transistors 103-104 associated with the digitlines 86, 88 in the right memory array 76 and the corresponding isolation signal ISOR 105. An exemplary short 106 between the WL 78 and the DL 82 in the left memory array 74 is also shown by a dashed line and discussed later hereinbelow. It is noted that although various circuit elements and signal lines in Fig. 4 are labeled with reference numerals different from the reference numerals used in Fig. 2 for circuit elements or signal lines having similar functionality, it is observed that the overall architecture in Fig. 4 is substantially similar to that shown for the memory portion in Fig. 2, except for the different signal level of the ISOL signal 102 in Fig. 4 as discussed below. Therefore, additional details of various circuit elements and signal lines in Fig. 4 is not provided for the sake of brevity.
[0037]                                                                          As discussed before, a row-to-column short significantly increases the memory standby current in the VNWL-based prior art memory architecture shown in Fig. 2. To substantially prevent this standby current due to a row-to-column short (e.g., the short 106 in Fig. 4) in case of a negatively-held wordline (here, the wordline 78), the circuit configuration 72 in the embodiment of Fig. 4 employs a mechanism (discussed later with reference to Fig. 7) whereby the ISOL signal 102 is maintained at the same voltage level as the negative voltage level VNWL (-0.3V in one emodimet) on the precharged wordline 78 so long as the wordline 78 in the memory chip (not shown) is in the standby state (i.e., not yet fired to commence a data access operation for the data stored at wordline-digitline pairs 78-82, 78-84, etc.). It is noted here that, in general, the VNWL voltage may be equal to or less than the "low" voltage for the wordline (e.g., the voltage on the wordline during its standby state). Thus, in the embodiment of Fig. 4, the gates of the ISO transistors 100-101 are in the "off" state during the memory standby state because of the negative voltage on the ISOL line 102. Therefore, even if the row-to-column short 106 may result in the negative (-0.3V) voltages on the digitlines 82, 84 (possibly through the conduction through the transistors in the EQ circuit 90), the leakage current through the conduction of Psense-amplifiers P1 (94) and P2 (95) is substantially completely stopped because of the negative voltage on the ISOL line 102. The negative voltage of  0.3V as the "low" logic state of the ISOL signal 102 during a memory row standby period maintains the transistors P1-P2 in the cut-off state, thereby preventing the DC current leakage path from the Psense-amplifiers 94-95 to the VNWL line (not shown) held at  0.3V. The ISOL signal 102 may go to the "high" logic state (at Vccp voltage level) preferably only during a row activation period as discussed later hereinbelow with reference to Fig. 5.
[0038]                                                                          It is observed with reference to the embodiment in Fig. 4 that the ISOR signal 105 may or may not be held at the VNWL level during the row standby state in the event that there is no WL-DL short in the right array 76. Thus, as shown in the embodiment of Fig. 4, the ISOR signal 105 may be held at the "high" or Vccp level during the row standby state. In the event that there are only Nsense-amplifiers 96-97 (i.e., no Psense-amplifiers 94-95) in the sense amplifier unit, any WL-DL short in the right array 76 may not trigger the standby leakage current in a memory cell because the negative voltage (e.g., -0,3V) on the lines DL 86 and DL* 88 would maintain the amplifiers N1 (96) and N2 (97) in a cut-off state. In general, however, when both P- and N-sense amplifiers are employed and an ISO signal (e.g., an ISOL signal 102 or an ISOR signal 105) is in the "high" state, the digitlines in the memory array "associated" with the ISO signal (e.g., the left memory array 74 for the ISOL signal 102 or the right memory array 76 for the ISOR signal 105) may be connected to both of the P- and N-sense amplifiers. In that event, if there is a WL-DL short, the short can trigger the memory cell leakage current via Psense-amplifiers as discussed earlier hereinbefore.
[0039]                                                                          Thus, the ISO signal-based standby leakage current control method according to one embodiment of the present disclosure can cut off the current leakage path from Psense-amplifiers to the NEGWL by turning off the ISO gates (e.g., the gates of transistors 100-101) during the row standby period. Because of this methodology, there may be no negative voltage in the Psense-amplifiers 94-95 and, hence, there may be no need to modify the sense amplifier layout configuration in a memory chip (e.g., the memory chip 124 in Fig. 9). Thus, it may not be necessary to change the thin oxides at the gates of transistors P1 (94) and P2 (95) to thick oxides. Similarly, because the ISO gates (e.g., the gates of ISO transistors 100-101) already contain thick oxides, the driving of the ISOL signal to VNWL during the memory standby state may not require any further modification of the ISO transistor layouts in the memory chip.
[0040]                                                                          Fig. 5 depicts the voltage levels of the ISOL 102 and ISOR 105 signals in one embodiment of the circuit configuration 72 in Fig. 4 during row activation and row standby states. In the embodiment of Fig. 5, both the ISOL 102 and ISOR 105 lines in Fig. 4 are held at the VNWL level (-0.3V) so long as a memory row is in a standby state. However, when a row (e.g., the row 80 in Fig. 4) in the right memory array 76 is activated or fired, the ISOR signal 105 may be asserted "high" (Vccp level) to connect the associated memory storage elements (e.g., the memory elements (not shown) at the junctions of row 80 and columns 86 and 88) to the sense amplifier unit (consisting of transistors P1, P2, N1, and N2) to facilitate the data sensing operation. During this right row activation state, the ISOL signal 102 may remain at the VNWL level to maintain isolation between the left memory array and the P-N sense amplifiers (more specifically, between the left memory array and the digitlines (not shown) in the sense amplifier unit as discussed hereinbefore with reference to Fig. 2).
[0041]                                                                          Fig. 6 illustrates an exemplary circuit configuration 110 according to another embodiment of the present disclosure showing a different combination of voltage levels at various memory control signals during a memory standby state. Because of substantial similarity between the embodiments in Figs. 4 and 6, the same reference numerals are used in Figs. 4 and 6 to refer to identical circuit elements or signal lines. It is observed from a comparison of Figs. 4 and 6 that the ACT line 112 in Fig. 6 is shown held at the DVC2 (i.e., Vcc/2) voltage level during the memory standby state rather than at the GND (0V) level as in Fig. 4. Because of the VNWL voltage level at the ISOL signal 102 and the resulting complete isolation between the left memory array 74 and the sense amplifier unit (including transistors P1, P2, N1, and N2), it may not be necessary to maintain the ACT signal 112 at the ground level (as is the case with the ACT signal 98 in the embodiment of Fig. 4) as the "low" logic level. Instead, the ACT signal 112 may be held at the DVC2 (or Vcc/2) level during the row standby state as shown in Fig. 6. In an alternative embodiment, the ACT signal 112 and the RNL signal 99 may be shorted at the time of equalization to equalize both of these signals to the DVC2 level with less power consumption.
[0042]                                                                          Fig. 7 shows an exemplary circuit configuration 114 according to one embodiment of the present disclosure illustrating how to generate an ISO signal 120 in the memory architectures of Figs. 4 and 6. The circuit configuration 114 of Fig. 7 may be used to generate one or both of the ISOL signal 102 and the ISOR signal 105 depending on the desired circuit configuration. The ISO signal generation circuit 114 may include two level shifter (LS) circuits 115 and 116, one PMOS transistor 117, and one NMOS transistor 118 connected as shown in Fig. 7. A level shifter circuit may output one of the two voltage levels at which the circuit operates. For example, the LS circuit 115 may output either the Vccp or the GND voltage level, whereas the LS circuit 116 may output either the Vcc or the VNWL (here, -0.3V) voltage level in response to the state of the input equalization (EQ) signal 119 as discussed in more detail hereinbelow with reference to Fig. 8. It is noted that the EQ signal 119 may be the same equalization signal that is supplied to the EQ circuits (e.g., the circuits 90 and 92 in Figs. 4 and 6) during row precharge, standby, and activation states. The ISO signal 120 may assume the Vccp level when the PMOS transistor 117 is turned on by the output of the LS circuit 115. On the other hand, the ISO signal 120 may be held at the VNWL level (-0.3V) when the NMOS transistor 118 is turned on by the output of the LS circuit 116. Because the level shifter circuits are known in the art, additional constructional details for the circuits 115-116 are not provided herein for the sake of brevity.
[0043]                                                                          Fig. 8 is a set of waveforms depicting the signal relationship between the EQ 119 and the ISO 120 signals in the circuit configuration 114 of Fig. 7. As is seen from Fig. 8, the EQ signal 119 is at the Vcc level during a row standby state, but is asserted "low" (0V) during a row activation state. When the EQ signal 119 is at Vcc level, the LS circuit 115 may output the Vccp voltage level to the gate of the transistor 117, thereby maintaining the transistor 117 in a cut-off state. However, the "high" level on the EQ signal 119 may result in the LS circuit 116 outputting the Vcc voltage level to the NMOS transistor 118, thereby turning the transistor on to achieve the VNWL (-0.3V) voltage level for the ISO signal 120 as seen in Fig. 8. The reverse occurs when the EQ signal 119 goes to a "low" state (0V) during the row activation period. Here, the LS circuit 115 may output a "low" voltage (GND) to the PMOS 117, thereby turning it on, whereas the LS circuit 116 may supply the  0.3V at the gate of the NMOS 118 to turn the NMOS off, thereby resulting in a "high" voltage level (Vccp) at the ISO output 120 in the circuit 114. It is seen from Fig. 5 that the voltage levels of the ISO signal 120 in Fig. 8 qualify it to function as the ISOR signal 105 depicted in the embodiment of Fig. 5. A circuit configuration similar to that shown in Fig. 7 may be devised to achieve the desired signal levels for the ISOL signal 102 in Figs. 4 and 6 as mentioned before.
[0044]                                                                          Fig. 9 is a simplified block diagram showing a memory chip 124 that employs the circuit configurations of Figs. 4 or 6. The memory chip 124 includes an address bus 126, a data bus 127, and a control bus 128, which are all part of the pins 130. For the sake of simplicity, all the pins on the memory chip 124 are designated by the same reference numeral "130." Similar to the memory chip 12 of Fig. 1, the memory chip 124 in Fig. 9 also includes a memory cell array 132 where memory cells are organized into rows and columns (which may be divided into a right array and left array as shown in Figs. 4 and 6), a row decode unit 134, a column decode unit 136, and an I/O unit 138, and additional circuits (not shown). Because of the substantial similarity between the architectures and functionality of the memory chip 12 (Fig. 1) and the memory chip 124 (Fig. 9), additional discussion of the constituent blocks in the memory chip 124 is not provided herein. It is noted, however, that the memory chip 124 includes either the circuit configuration 72 of Fig. 4 or the circuit configuration 110 of Fig. 6 depending on the desired standby signal level for the ACT signal. The chosen circuit configuration may be implemented through various memory blocks in the chip 124. For example, if the circuit configuration 72 in Fig. 4 is employed as part of the memory architecture of the chip 124, then a portion (e.g., the left array 74 and the right array 76) of the circuit configuration 72 may represent the memory cells 132; the sense amplifiers 94-97, the equalization circuits 90, 92, and other control signal generation circuits (e.g., the ISO signal generation circuit 114 of Fig. 7) may be part of the I/O unit 138, etc. The exact location or placement of various architectural units or blocks illustrated in Figs. 4 and 6 within the memory chip 124 is not relevant.
[0045]                                                                          The memory chip 124 can be a dynamic random access memory (DRAM) or another type of memory circuits such as SRAM (Static Random Access Memory) or Flash memories. Furthermore, the DRAM could be a synchronous DRAM commonly referred to as SGRAM (Synchronous Graphics Random Access Memory), SDRAM (Synchronous Dynamic Random Access Memory), SDRAM II, or DDR SDRAM (Double Data Rate SDRAM), as well as Synchlink or Rambus DRAMs. In one embodiment, the memory chip 80 is a DDR DRAM operating at a clock frequency of 333 MHz and an I/O data rate of 667 MHz. It is noted here that although various architectural elements in the memory chip 124 and the chip 12 in Fig. 1 overlap or are functionally similar, it may be possible that those components having same or similar functionality may not be identical in the memories 12 and 124 because of the presence of a different control signal voltage level scheme (using a different standby state signal levels for the ISO and ACT signals as shown, for example, in Fig. 6) in the embodiment of Fig. 9.
[0046]                                                                          Fig. 10 is a block diagram depicting a system 140 in which one or more memory chips 124 illustrated in Fig. 9 may be used. The system 140 may include a data processing unit or computing unit 142 that includes a processor 144 for performing various computing functions, such as executing specific software to perform specific calculations or data processing tasks. The computing unit 142 also includes a memory controller 148 that is in communication with the processor 144 through a bus 146. The bus 146 may include an address bus (not shown), a data bus (not shown), and a control bus (not shown). The memory controller 148 is also in communication with a set of memory devices 124 (i.e., multiple memory chips 124 of the type shown in Fig. 9) through another bus 150 (which may be similar to the bus 130 shown in Fig. 9). Each memory device 124 may include appropriate data storage and retrieval circuitry (not shown in Fig. 10) as shown in Fig. 9. The processor 144 can perform a plurality of functions based on information and data stored in the memories 124.
[0047]                                                                          The memory controller 148 can be a microprocessor, digital signal processor, embedded processor, micro-controller, dedicated memory test chip, a tester platform, or the like. The memory controller 148 may control routine data transfer operations to/from the memories 124, for example, when the memory devices 80 are part of an operational computing system 142. The memory controller 148 may reside on the same motherboard (not shown) as that carrying the memory chips 124. Various other configurations of electrical connection between the memory chips 124 and the memory controller 148 may be possible. For example, the memory controller 148 may be a remote entity communicating with the memory chips 124 via a data transfer or communications network (e.g., a LAN (local area network) of computing devices).
[0048]                                                                          The system 140 may include one or more input devices 152 (e.g., a keyboard or a mouse) connected to the computing unit 142 to allow a user to manually input data, instructions, etc., to operate the computing unit 142. One or more output devices 154 connected to the computing unit 142 may also be provided as part of the system 140 to display or otherwise output data generated by the processor 144. Examples of output devices 154 include printers, video terminals or video display units (VDUs). In one embodiment, the system 140 also includes one or more data storage devices 156 connected to the data processing unit 142 to allow the processor 144 to store data in or retrieve data from internal or external storage media (not shown). Examples of typical data storage devices 156 include drives that accept hard and floppy disks, CD-ROMs (compact disk read-only memories), and tape cassettes. As noted before, the memory devices 124 in the computing unit 142 have the configuration illustrated in Fig. 9, i.e., each memory device 124 may include one of the circuit configurations illustrated in Figs. 4 and 6 as discussed before.
[0049]                                                                          It is observed that although the discussion given hereinbefore has focused on row-to-column shorts in memory devices, the maintenance of negative voltage (VNWL) on an ISO line in a memory device may be made a permanent, design feature for all ISO lines in the memory device regardless of whether a row-to-column short is present. When such configuration is fabricated as part of the memory chip, the negatively-driven ISO lines may protect against excessive standby currents arising from future row-to-column shorts or similar defects in the memory chip arising after fabrication or from field use. Further, although the discussion given hereinabove has been primarily with reference to memory devices, it is evident that the standby current reduction methodology discussed hereinbefore with reference to Figs. 4-8 may be employed, with suitable modifications which may be evident to one skilled in the art, in any other electronic device that may have data storage elements and utilize a memory array-type architecture discussed with reference to the memory chip embodiments in Figs. 4 and 6. The reduction in standby current in such data storage elements in such an electronic device may be obtained using the negative voltage driving for the ISO gates discussed hereinabove or a methodology similar in principle as may be evident to one skilled in the art. It is further noted that in case of memory devices or data storage elements having memory cells not partitioned into left and right memory arrays (as is the case in the embodiments of Figs. 4 and 6) and having only one isolation (ISO) signal, the teachings according to the present disclosure may be suitably implemented by one skilled in the art, if needed, to drive the ISO signal to negative voltage level during a row standby state to prevent the standby leakage current through Psense-amplifiers.
[0050]                                                                          The foregoing describes a system and method to reduce standby leakage current in the event of row-to-column shorts in a memory chip or in an electronic device having memory or data storage elements. In case of memory rows or wordlines precharged to a negative wordline voltage (VNWL), the standby leakage current through Psense-amplifiers in the memory is substantially eliminated when the gates of isolation (ISO) transistors associated with the shorted wordline and digitline(s) are held at the VNWL level by an isolation signal driven to the VNWL level during the memory row standby state. The reduction in the standby leakage current further reduces the overall Icc current consumption from the memory circuit's supply or operating voltage Vcc, thereby reducing circuit's standby power consumption. Because the ISO gates are already fabricated with thick oxides, the present negative voltage driving methodology does not require modifying the sense amplifier layout or the configuration of existing isolation transistors in a memory chip. A different standby voltage level (Vcc/2 level instead of 0V) at the sense amplifier activation (ACT) signal is also discussed.
[0051]                                                                          While the disclosure has been described in detail and with reference to specific embodiments thereof, it will be apparent to one skilled in the art that various changes and modifications can be made therein without departing from the spirit and scope of the embodiments. Thus, it is intended that the present disclosure cover the modifications and variations of this disclosure provided they come within the scope of the appended claims and their equivalents.
CLAIMS
What is claimed is:
1.     A method of operating a memory device, comprising:
precharging a wordline in said memory device to a predetermined voltage level prior to a data access operation thereon; and
maintaining a gate of an isolation transistor in said memory device at said predetermined voltage level prior to said data access operation.
2.     The method of claim 1, wherein said maintaining includes:
using an equalization signal to generate an isolation signal having said predetermined voltage; and
applying said isolation signal to said gate of said isolation transistor.
3.     The method of claim 2, wherein said using includes:
triggering a voltage level shifter circuit with said equalization signal so as to generate said predetermined voltage for said isolation signal.
4.     The method of claim 1, further comprising:
establishing an identical predetermined voltage level for a first control signal for Psense-amplifiers in said memory device and for a second control signal for Nsense-amplifiers in said memory device prior to  said data access operation.
5.     The method of claim 1, further comprsing:
equalizing a first control signal for Psense-amplifiers in said memory device and a second control signal for Nsense-amplifiers in said memory device to an identical voltage level prior to said data access operation.
6.     A method of operating a memory device, comprising:
precharging a wordline in said memory device to a predetermined voltage level prior to a data access operation thereon; and
maintaining an isolation signal line in said memory device at said predetermined voltage level prior to said data access operation.
7.     The method of claim 6, wherein said maintaining includes:
using an equalization signal to establish said predetermined voltage on said isolation signal line.
8.     The method of claim 7, wherein said using includes:
triggering a voltage level shifter circuit with said equalization signal so as to generate said predetermined voltage for said isolation signal line.
9.     The method of claim 6, further comprsing:
equalizing a first control signal for Psense-amplifiers in said memory device and a second control signal for Nsense-amplifiers in said memory device to an identical voltage level prior to said data access operation.
10.    The method of claim 6, further comprising:
driving an activation signal for Psense-amplifiers in said memory device to a ground level prior to said data access operation.
11.    The method of claim 6, further comprising:
driving an activation signal for Psense-amplifiers in said memory device to a Vcc/2 voltage level prior to said data access operation.
12.    A method of operating a memory device, comprising:
placing the memory device in a standby state prior to a data access operation thereon; and
maintaining a negative voltage on a gate of an isolation transistor in said memory device so long as said memory device is in said standby state.
13.    A method of operating a memory device of the type having a plurality of wordlines and a plurality of digitlines, each of said digitlines having an isolation transistor, said method comprising:
placing said plurality of wordlines in said memory device in a standby state prior to a data access operation; and
maintaining a negative voltage on the gates of said isolation transistors so long as said wordlines are in said standby state.
14.    A method of operating a memory device, comprising:
placing a wordline in said memory device at a negative voltage level during a standby state of said wordline prior to a data access operation; and
maintaining said negative voltage level on a gate of an isolation transistor in said memory device so long as said wordline is in said standby state.
15.    The method of claim 14, further comprising:
driving an activation signal for Psense-amplifiers in said memory device to a ground level during said standby state.
16.    The method of claim 14, further comprising:
driving an activation signal for Psense-amplifiers in said memory device to a Vcc/2 voltage level during said standby state.
17.    The method of claim 14, wherein said maintaining includes:
using an equalization signal to generate an isolation signal having said negative voltage level; and
applying said isolation signal to said gate of said isolation transistor.
18.    The method of claim 17, wherein said using includes:
triggering a voltage level shifter circuit with said equalization signal so as to generate said negative voltage level for said isolation signal.
19.    A method of operating an electronic device containing a memory to store data therein,
said method comprising:
placing a wordline in said memory at a negative voltage level during a standby state prior to a data access operation thereon; and
maintaining said negative voltage level on an isolation signal in said memory so long as said wordline is in said standby state.
20.    In a method of operating a solid state memory device of the type requiring an isolation signal having a first voltage level when a wordline in said memory device is in a standby state and having a second voltage level when said wordline is in an active state, the improvement comprising maintaining said first voltage level at or below a voltage level on said wordline during said standby state.
21.    In the method of claim 20, the improvement further comprising maintaining said second voltage level at a Vccp voltage level when said wordline is in said active state.
22.    In the method of claim 20, the improvement further comprising equalizing a first control signal for Psense-amplifiers in said memory device and a second control signal for Nsense-amplifiers in said memory device to an identical voltage level during said standby state.
23.    A memory device, comprising:
a plurality of memory cells arranged in an array of rows and columns to store data therein, wherein at least one of said rows in said array is held at a negative wordline voltage (VNWL) during a standby state thereof prior to a data access operation thereon; and
a plurality of isolation transistors wherein each isolation transistor is connected to a respective one of said columns in said array, wherein a gate terminal of at least one of said plurality of isolation transistors is held at said VNWL during said standby state of said at least one of said rows.
24.    The memory device of claim 23, wherein said VNWL is  0.3V.
25.    The memory device of claim 23, wherein said gate terminal of said at least one of said plurality of isolation transistors is held at a Vccp voltage level when said at least one of said rows in said array is activated for said data access operation, wherein said Vccp voltage level is higher than an operating voltage of Vcc for said memory device.
26.    The memory device of claim 23, further comprising:
a plurality of sense amplifiers wherein each sense amplifier is connected to a respective pair of said columns in said array and includes a pair of Psense-amplifiers and a pair of Nsense-amplifiers, wherein a first control signal for said pair of Psense-amplifiers and a second control signal for said pair of Nsense-amplifiers in at least one of said plurality of sense amplifiers are held at an identical voltage level during said standby state of said at least one of said rows.
27.    The memory device of claim 26, wherein said identical voltage level is a Vcc/2 voltage level, wherein Vcc is an operating voltage for said memory device.
28.    The memory device of claim 23, further comprising:
an isolation signal generation circuit configured to receive an equalization signal as an input thereof and to generate an isolation signal at an output thereof, wherein said isolation signal is connected to said gate terminal of said at least one of said plurality of isolation transistors.
29.    The memory device of claim 28, wherein said isolation signal generation circuit includes a voltage level shifter circuit configured to be triggered by said equalization signal so as to generate said VNWL as said isolation signal at said output of said isolation signal generation circuit during said standby state of said at least one of said rows.
30.    A system, comprising:
a processor;
a bus; and
a memory device connected to said processor via said bus to store therein data received from said processor over said bus and to send data stored therein to said processor via said bus, wherein said memory device comprises:
a plurality of memory cells arranged in an array of rows and columns to store data therein, wherein at least one of said rows in said array is held at a negative wordline voltage (VNWL) during a standby state thereof prior to a data access operation thereon;
and
a plurality of isolation transistors wherein each isolation transistor is connected to a respective one of said columns in said array, wherein a gate terminal of at least one of said plurality of isolation transistors is held at said VNWL during said standby state of said at least one of said rows.
31.    The system of claim 30, wherein said VNWL in said memory device is  0.3V.
32.    The system of claim 30, wherein, in said memory device, said gate terminal of said at least one of said plurality of isolation transistors is held at a Vccp voltage level when said at least one of said rows in said array is activated for said data access operation, wherein said Vccp voltage level is higher than an operating voltage of Vcc for said memory device.
33.    The system of claim 30, wherein said memory device further comprises:
a plurality of sense amplifiers wherein each sense amplifier is connected to a respective pair of said columns in said array and includes a pair of Psense-amplifiers and a pair of Nsense-amplifiers, wherein a first control signal for said pair of Psense-amplifiers and a second control signal for said pair of Nsense-amplifiers in at least one of said plurality of sense amplifiers are held at an identical voltage level during said standby state of said at least one of said rows.
34.    The system of claim 33, wherein, in said memory device, said identical voltage level is a Vcc/2 voltage level, wherein Vcc is an operating voltage for said memory device.
35.    The system of claim 30, wherein said memory device further comprises:
an isolation signal generation circuit configured to receive an equalization signal as an input thereof and to generate an isolation signal at an output thereof, wherein said isolation signal is connected to said gate terminal of said at least one of said plurality of isolation transistors.
36.    The system of claim 35, wherein, in said memory device, said isolation signal generation circuit includes a voltage level shifter circuit configured to be triggered by said equalization signal so as to generate said VNWL as said isolation signal at said output of said isolation signal generation circuit during said standby state of said at least one of said rows.
37.    A method of operating a memory device of the type having a plurality of wordlines and a plurality of digitlines, each of said digitlines having an isolation transistor, said method comprising:
precharging each of said wordlines to a predetermined voltage level prior to a data access operation; and
maintaining the gates of said isolation transistors at or below said predetermined voltage level prior to said data access operation.
ABSTRACT
A system and method to reduce standby leakage current in the event of row-to-column shorts in a memory chip or in an electronic device having memory or data storage elements is disclosed. In case of memory rows or wordlines precharged to a negative wordline voltage (VNWL), the standby leakage current through Psense-amplifiers in the memory is substantially eliminated when the gates of isolation (ISO) transistors associated with the shorted wordline and digitline(s) are held at the VNWL level by an isolation signal driven to the VNWL level during the memory row standby state. The reduction in the standby leakage current further reduces the overall Icc current consumption from the memory circuit's supply or operating voltage Vcc, thereby reducing circuit's standby power consumption. Because the ISO gates are already fabricated with thick oxides, the present negative voltage driving methodology does not require modifying the sense amplifier layout or the configuration of existing isolation transistors in a memory chip. A different standby voltage level (Vcc/2 level) at the sense amplifier activation (ACT) signal may also be implemented. Because of the rules governing abstracts, this abstract should not be used to construe the claims.
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