(57)【要約】【課題】  回路機能ブロックを一般的、汎用的な回路構成要素の有機的な組み合わせで構成する信号処理回路及び光ディスク記録再生装置を提供する。【解決手段】  受光信号を可変抵抗を介して加算し、この加算された光電流を、帰還抵抗Ｒ５を有すると共に低入力インピーダンス、高出力インピーダンス特性を有するカレントフォロア回路に供給し、帰還抵抗で差動信号に変換された信号をオフセットキャンセル回路３０のシングル−差動変換回路に供給し、増幅して差動信号を出力する。さらに、この出力信号をＯＴＡ３３と差動トランスコンダクタンス３２を介して入力に帰還することにより、コモンモード電流とオフセット電流を補正することにより、コモンモード電圧の設計自由度が増す。またオフセットキャンセル時もシングル−差動変換回路のバイアスが変化しないので、設計マージンを取りやすくした。【選択図】図１
2006179108.tif 000002
【特許請求の範囲】
【請求項１】
１つ以上のシングルエンド信号入力端子と、
前記シングルエンド信号入力端子の一端が抵抗の一端に接続された複数の入力抵抗と、
前記複数の入力抵抗の他端を共通接続したノードに一端が接続された第１の帰還抵抗と、
前記複数の入力抵抗の共通接続ノードと前記第１の帰還抵抗の他端がそれぞれ低インピーダンス入力端子および高インピーダンス出力端子に接続されたカレントフォロアと、
前記第１の帰還抵抗と前記カレントフォロアの高インピーダンス出力端子の接続ノードが一方の入力端子に接続され、前記複数の入力抵抗と第１の帰還抵抗とカレントフォロアの低インピーダンス入力端子の接続ノードが他方の入力端子に接続されたシングル−差動変換回路と、
前記シングル−差動変換回路の出力が接続された可変利得増幅器と、
前記可変利得増幅器の出力と前記シングル−差動変換回路間に接続されて差動オフセットを検出し、検出した前記差動オフセットに応じて差動オフセットキャンセル電流を前記第１の帰還抵抗と前記カレントフォロアの高インピーダンス出力端子の接続ノードと、前記複数の入力抵抗と第１の帰還抵抗とカレントフォロアの低インピーダンス入力端子の接続ノードとの間に流すようにした差動オぺレーショナル・トランスコンダクタンス増幅器と
を有する信号処理回路。
【請求項２】
前記複数の入力抵抗および第１の帰還抵抗は切り換え手段によって抵抗値が可変され、前記複数の入力抵抗と前記第１の帰還抵抗と前記カレントフォロアが加算器と利得制御アンプの機能を有する
請求項１記載の信号処理回路。
【請求項３】
前記シングル−差動変換回路は、第１および第２の入力抵抗および第２および第３の帰還抵抗および差動オぺレーショナル・アンプを有し、該シングル−差動変換回路の前記差動入力端子は前記第１および第２の入力抵抗に接続されると共に該抵抗の他端は前記差動オぺレーショナル・アンプの差動入力端子に接続され、前記第２および第３の帰還抵抗は前記差動オぺレーショナル・アンプの前記差動出力端子と前記差動入力端子との間に接続された負帰還回路を有する
請求項１記載の信号処理回路。
【請求項４】
前記信号処理回路は、さらに前記差動オぺレーショナル・トランスコンダクタンス増幅器の差動出力間に、出力インピーダンスと共に差動オフセットキャンセル経路の信号帯域を制限するフィルタ回路を有する
請求項１記載の信号処理回路。
【請求項５】
前記信号処理回路は、さらに前記オぺレーショナル・トランスコンダクタンス増幅器の出力に差動トランスコンダクタ回路を有し、前記差動オフセットキャンセル電流を前記第１の帰還抵抗とカレントフォロアの出力端子の接続ノードと、前記複数の入力抵抗と第１の帰還抵抗とカレントフォロアの入力端子の接続ノードとの間に流す
請求項４記載の信号処理回路。
【請求項６】
前記カレントフォロアは前記低インピーダンス入力端子が第１の電界効果トランジスタのドレイン端子および第１および第２の定電流源および第２の電界効果トランジスタのソース端子に接続され、前記第２の電界効果トランジスタのドレイン端子は第４の定電流源に接続されると共に前記第１および第３の電界効果トランジスタのゲート端子に接続され、前記カレントフォロアは前記高インピーダンス出力端子が前記第３の電界効果トランジスタのドレイン端子および第３の定電流源に接続され、前記第１および第３の電界効果トランジスタのソース端子は電源供給線に接続され、前記第２の電界効果トランジスタのゲート端子には任意のバイアス電位が供給され、前記低インピーダンス入力端子は前記第２および第１の電界効果トランジスタを介した負帰還ループによって低インピーダンス化されると共に前記第１および第３の電界効果トランジスタを有するカレントミラーによって前記低インピーダンス入力端子への流入電流が前記高インピーダンス出力端子に任意倍される
請求項１記載の信号処理回路。
【請求項７】
光ピックアップの複数個のフォトディテクタでディスクから反射した光量を検出し、検出された光電流信号を電圧に変換した後、信号処理回路において電圧に変換された光信号が演算されこの演算された信号を差動信号に変換して増幅した後振幅レベルを一定にして出力し、前記信号処理回路から出力された信号を用いて前記ディスクに記録された信号を再生する光ディスク記録再生装置であって、
前記信号処理回路は、
１つ以上のシングルエンド信号入力端子と、
前記シングルエンド信号入力端子の一端が抵抗の一端に接続された複数の入力抵抗と、
前記複数の入力抵抗の他端を共通接続したノードに一端が接続された第１の帰還抵抗と、
前記複数の入力抵抗の共通接続ノードと前記第１の帰還抵抗の他端がそれぞれ低インピーダンス入力端子および高インピーダンス出力端子に接続されたカレントフォロアと、
前記第１の帰還抵抗と前記カレントフォロアの高インピーダンス出力端子の接続ノードが一方の入力端子に接続され、前記複数の入力抵抗と第１の帰還抵抗とカレントフォロアの低インピーダンス入力端子の接続ノードが他方の入力端子に接続されたシングル−差動変換回路と、
前記シングル−差動変換回路の出力が接続された可変利得増幅器と、
前記可変利得増幅器の出力と前記シングル−差動変換回路間に接続されて差動オフセットを検出し、検出した前記差動オフセットに応じて差動オフセットキャンセル電流を前記第１の帰還抵抗と前記カレントフォロアの高インピーダンス出力端子の接続ノードと、前記複数の入力抵抗と第１の帰還抵抗とカレントフォロアの低インピーダンス入力端子の接続ノードとの間に流すようにした差動オぺレーショナル・トランスコンダクタンス増幅器と
を有する光ディスク記録再生装置。
【請求項８】
前記複数の入力抵抗および帰還抵抗は切り換え手段によって抵抗値が可変され、前記入力抵抗群と前記第１の帰還抵抗と前記カレントフォロアを加算器と利得制御アンプとする
請求項７記載の光ディスク記録再生装置。
【請求項９】
前記シングル−差動変換回路は、第１および第２の入力抵抗および第２および第３の帰還抵抗および差動オぺレーショナル・アンプを有し、該シングル−差動変換回路の前記差動入力端子は前記第１および第２の入力抵抗に接続されると共に該抵抗の他端は前記差動オぺレーショナル・アンプの差動入力端子に接続され、前記第２および第３の帰還抵抗は前記差動オぺレーショナル・アンプの前記差動出力端子と前記差動入力端子との間に接続された負帰還回路を有する
請求項７記載の光ディスク記録再生装置。
【請求項１０】
前記信号処理回路は、さらに前記差動オぺレーショナル・トランスコンダクタンス増幅器の差動出力間に、出力インピーダンスと共に差動オフセットキャンセル経路の信号帯域を制限するフィルタ回路を有する
請求項７記載の光ディスク記録再生装置。
【請求項１１】
前記信号処理回路は、さらに前記オぺレーショナル・トランスコンダクタンス増幅器の出力に差動トランスコンダクタ回路を有し、前記差動オフセットキャンセル電流を前記第１の帰還抵抗とカレントフォロアの出力端子の接続ノードと、前記複数の入力抵抗と第１の帰還抵抗とカレントフォロアの入力端子の接続ノードとの間に流す
請求項１０記載の光ディスク記録再生装置。
【請求項１２】
前記カレントフォロアは前記低インピーダンス入力端子が第１の電界効果トランジスタのドレイン端子および第１および第２の定電流源および第２の電界効果トランジスタのソース端子に接続され、前記第２の電界効果トランジスタのドレイン端子は第４の定電流源に接続されると共に前記第１の電界効果トランジスタおよび第３の電界効果トランジスタのゲート端子に接続され、前記カレントフォロアは前記高インピーダンス出力端子が前記第３の電界効果トランジスタのドレイン端子および第３の定電流源に接続され、前記第１および第３の電界効果トランジスタのソース端子は電源供給線に接続され、前記第２の電界効果トランジスタのゲート端子には任意のバイアス電位が供給され、前記低インピーダンス入力端子は前記第２および第１の電界効果トランジスタを介した負帰還ループによって低インピーダンス化されると共に前記第１および第３の電界効果トランジスタを有するカレントミラーによって前記低インピーダンス入力端子への流入電流が前記高インピーダンス出力端子に任意倍される
請求項７記載の光ディスク記録再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、利得制御アンプ（ＧＣＡ：Gain Control Amplifier）、シングル−差動変換回路、およびオフセットキャンセル回路に関し、特に光ディスク記録メディアからの再生信号処理において、フォトダイオード（ＰＤ）からの再生信号をデータビット再生系、トラッキングエラー（ＴＥ）信号生成系、フォーカスエラー（ＦＥ）信号再生系、ウォブル信号再生系などに送るまでの、利得制御アンプ（ＧＣＡ回路）、シングル−差動変換回路、およびオフセットキャンセル回路の構成に関する。
【背景技術】
【０００２】
コンパクトディスク（ＣＤ）からＤＶＤ、Ｂｌｕ−ｒａｙに至る光ディスクにおいては、記録原理が再生専用型はレーザーカッティング、スタンピングによる物理的な凸凹ピットであり、追記型は例えば有機色素を記録レーザーで溶融分解することによるピット生成であり、書き換え型はパルス光によって記録膜結晶構造を相転位させることで反射率の異なる記録マーク列を生成するなど，それぞれの記録原理は異なっている。
しかしながら、光ディスクの再生系としてはレーザーダイオード（ＬＤ）からディスク盤面に光スポットを当て、その反射光の強度をフォトダイオード（ＰＤ）で検出することによって記録データビットを再生するという点で、ディスクメディアによらず同じ原理でデータビットを再生している。
したがって、再生装置の小型化・低コスト化の観点からは、再生信号処理系はメディアの種類によらず共通回路で構成するのが望ましい。このとき問題となるのが、反射光強度が再生専用型ディスク、追記型ディスク、書き換え型ディスクで大きく異なる点である。
すなわち、ＰＤからの光電流、あるいはそれを電流−電圧変換（Ｉ−Ｖ変換）したピックアップ信号レベルはディスクメディアの反射率の違いに強く依存する。このため、レーザー光強度の経年変化による再生信号レベルの変動補償などと合わせて、再生信号処理前段ではＧＣＡ回路が約２０ｄＢの信号レベル差を吸収する必要がある。さもないと、後段の処理回路全体が広いダイナミックレンジを持たなければならず、設計が非常に困難になる。言い換えれば、消費電流の増大や、バンド幅などの他の性能を犠牲にする結果となるからである。
【０００３】
また、再生信号からはデータビット列だけでなく、トラッキングエラー（ＴＥ）情報、フォーカスエラー（ＦＥ）情報などのサーボ系信号、或いは、追記、書き換えメディアにおいては、アドレス情報、あるいは書き込みクロック生成のリファレンスとなるウォブル信号を抽出する必要がある。このためＰＤは通常、単一フォトダイオードではなく、４分割或いは８分割フォトダイオードといった、多分割のフォトダイオードで構成されており、各フォトダイオードからの信号を適宜加減算等することで、ＴＥ情報、ＦＥ情報を得て、これを元にレーザースポットのトラッキングサーボ、フォーカスサーボをかけている。
例えば、図６に示した光ピックアップはトラッキングサーボにＤＰＰ（Differential Push-Pull）法を用い、フォーカスサーボに非点収差（アスティグマ）法を用いる場合のフォトダイオード配列および各フォトダイオードからの信号レベルを用いてＴＥ情報、ＦＥ情報などを得るため従来より用いられている構成法である。ここでＰＤの分割数には多少の変形例もあるが，いずれも多分割のＰＤ、信号経路で構成され，例えば，特開2003-257034号公報や、特開2004-192729号公報に開示されている。
【０００４】
図６において、光ピックアップは、８分割構成のフォトダイオード（ＰＤ）とたとえばオペアンプなどを用いた加算、減算回路で構成されるＲＦ回路、トラッキングエラー（ＴＥ）回路、フォーカスエラー（ＦＥ）回路で構成されている。
ＲＦ信号について、フォトダイオードＡ，Ｂ，Ｃ，Ｄで検出した光信号をオペアンプ２０１でＣ＋Ｄ、オペアンプ２０６でＡ＋Ｂを加算して、さらにこれらの出力をオペアンプ２１２で加算してＡ＋Ｂ＋Ｃ＋ＤのＲＦ信号が得られる。
フォーカスエラー（ＦＥ）において、オペアンプ２０４でＡ＋Ｃの加算信号を得、またオペアンプ２０５でＢ＋Ｄの加算信号を得る。そしてオペアンプ２１０でオペアンプ２０４の出力信号とオペアンプ２０５の出力信号の差を演算処理して、（Ａ＋Ｃ）−（Ｂ＋Ｄ）のフォーカスエラー信号が得られる。
トラッキングエラー（ＴＥ）について、フォトディテクタＥ，Ｆで検出した光信号をオペアンプ２０２でその差信号（Ｅ−Ｆ）を得、またフォトディテクタＧ，Ｈで検出した光信号をオペアンプ２０３でその差信号（Ｇ―Ｆ）を得た後、オペアンプ２０７で両信号を加算して、（Ｅ−Ｆ＋Ｇ−Ｈ）の信号を得る。
一方オペアンプ２０８でオペアンプ２０６からの出力信号Ａ＋Ｂとオペアンプ２１０からの出力信号Ｃ＋Ｄの差信号（Ａ＋Ｂ）−（Ｃ＋Ｄ）を得る。オペアンプ２１１でオペアンプ２０７からの出力信号とオペアンプ２０８からの出力信号の差をとると、（Ａ＋Ｂ）−（Ｃ＋Ｄ）―（Ｅ−Ｆ＋Ｇ−Ｈ）のトラッキングエラー信号が得られる。
【０００５】
図７に一般的な光ディスク再生装置のフロントエンド信号処理回路２５０のブロック図を示す。フォトディテクタ２５１の出力がＩ−Ｖ（電流−電圧）変換回路２５５に接続され、フォトディテクタＡ（Ｅ）の光検出信号を電圧としてＧＣＡ２５９に出力する。フォトディテクタ２５２，２５３，２５４も同様にＩ−Ｖ変換回路２５６，２５７，２５８で光検出信号（電流）を電圧に変換してＢ（Ｆ），Ｃ（Ｇ），Ｄ（Ｈ）の出力信号をＧＣＡ２６０，２６１，２６２にそれぞれ供給する。
ＧＣＡ２５９，２６０，２６１，２６２から出力されたフォトディテクタから出力された出力信号は演算回路２６３で加算、減算処理されて、上述した、ＲＦ信号、トラッキング信号、フォーカス信号が出力される。
演算回路２６３の出力方式はシングルエンド出力であるので、次段のシングル−差動変換回路２５４に接続されて差動出力に変換する。シングル−差動変換回路２５４の出力にＶＧＡ２５５が接続され、振幅検知信号で利得を調整し出力レベルを一定にする。このＶＧＡ２５５にはオフセットが存在するので、オフセットキャンセル回路・ハイパス（ＨＰ）回路２５６を構成するカップリングキャパシタを介してフィルタなどの次段回路２５８に接続される。
【０００６】
このように、図７において、４系統のＰＤからの受光レベル信号を扱う例であるが、先ず、ＰＤからの出力はシングルエンド信号であるため、後段の回路構成に合わせるため差動信号に変換する必要がある。差動化する必要性については，Ｓ／Ｎ向上、電源、基板等の外来ノイズ耐性向上など良く知られている通りである。
【０００７】
次に，自動利得調整回路ＡＧＣ(Automatic Gain Control)を構成するためのＶＧＡ(Variable Gain Amplifiers)２５５が置かれる。ＧＣＡ（２５９，２６０，２６１，２６２）が主にメディアに起因するレベル差を段階的に調整するのに対し、ＡＧＣループでは再生信号処理の最中に後段回路での信号振幅を検出し、これを所望の振幅にすべくフィードバックがＶＧＡ２５５に対してかかる。これによって再生中の信号レベルは信号振幅検出ポイントに於いて常に一定に保たれる。また、このＡＧＣループは、ディスク表面のキズ、ごみ等が原因で部分的に信号レベルが大きく変動したときに、ＶＧＡ２５５によるゲイン設定が不必要に敏感に変化しないように最適なループ定数に設定され、トータルプレイアビリティを向上することにも貢献する。
【０００８】
フロントエンド信号処理回路２５０では更にこれらに加え、オフセットキャンセル回路が設置される。これは、ゲインステージで増幅されるＤＣオフセットを除去し、後段回路での必要ダイナミックレンジを緩和するためで、図７に模式的に示したように容量結合としてＤＣ成分を除去したり、あるいは出力部のＤＣ成分をゲインステージの入力段に負帰還（結果としてハイパス回路を構成）することにより出力部でのＤＣオフセットを圧縮するといったことが行われる。
【特許文献１】特開２００３−２５７０３４号公報
【特許文献２】特開２００４−１９２７２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以上述べたように、ＰＤからの光電変換信号を扱うフロントエンド信号処理回路の構成要素としては、ＰＤ分割数分のＧＣＡ、加算回路、シングル−差動変換回路、ＶＧＡ、オフセットキャンセル回路の５つの回路ブロックが必要で、これらは、トラッキングサーボ系、フォーカスサーボ系、ＲＦ信号系など、それぞれの用途において必要となる。
したがって、これらの構成を単純に従属接続する従来の方法では、総回路規模の増大、あるいは消費電力の増大を招いており、上記の５つの機能をコンパクトに実現できる回路構成法が望まれていた。
【課題を解決するための手段】
【００１０】
本発明の信号処理回路は、１つ以上のシングルエンド信号入力端子と、前記シングルエンド信号入力端子の一端が抵抗の一端に接続された複数の入力抵抗と、前記複数の入力抵抗の他端を共通接続したノードに一端が接続された第１の帰還抵抗と、前記複数の入力抵抗の共通接続ノードと前記第１の帰還抵抗の他端がそれぞれ低インピーダンス入力端子および高インピーダンス出力端子に接続されたカレントフォロアと、前記第１の帰還抵抗と前記カレントフォロアの高インピーダンス出力端子の接続ノードが一方の入力端子に接続され、前記複数の入力抵抗と第１の帰還抵抗とカレントフォロアの低インピーダンス入力端子の接続ノードが他方の入力端子に接続されたシングル−差動変換回路と、前記シングル−差動変換回路の出力が接続された可変利得増幅器と、前記可変利得増幅器の出力と前記シングル−差動変換回路間に接続されて差動オフセットを検出し、検出した前記差動オフセットに応じて差動オフセットキャンセル電流を前記第１の帰還抵抗と前記カレントフォロアの高インピーダンス出力端子の接続ノードと、前記複数の入力抵抗と第１の帰還抵抗とカレントフォロアの低インピーダンス入力端子の接続ノードとの間に流すようにした差動オぺレーショナル・トランスコンダクタンス増幅器とを有する。
【００１１】
本発明の光ディスク記録再生装置は、光ピックアップの複数個のフォトディテクでディスクから反射した光量を検出し、検出された光電流信号を電圧に変換した後、信号処理回路において電圧に変換された光信号が演算されこの演算された信号を差動信号に変換して増幅した後振幅レベルを一定にして出力し、前記信号処理回路から出力された信号を用いて前記ディスクに記録された信号を再生する光ディスク記録再生装置であって、前記信号処理回路は、１つ以上のシングルエンド信号入力端子と、前記シングルエンド信号入力端子の一端が接続された複数の入力抵抗と、前記複数の入力抵抗の他端を共通接続したノードに一端が接続された帰還抵抗と、前記複数の入力抵抗の共通接続ノードと前記帰還抵抗の他端がそれぞれ低インピーダンス入力端子および高インピーダンス出力端子に接続されたカレントフォロアと、前記帰還抵抗と前記カレントフォロアの高インピーダンス出力端子の接続ノードが一方の入力端子に接続され、前記複数の入力抵抗と帰還抵抗とカレントフォロアの低インピーダンス入力端子の接続ノードが他方の入力端子に接続されたシングル−差動変換回路と、前記シングル−差動変換回路の出力が接続された可変利得増幅器と、前記可変利得増幅器の出力と前記シングル−差動変換回路間に接続されて差動オフセットを検出し、検出した前記差動オフセットに応じて差動オフセットキャンセル電流を前記帰還抵抗と前記カレントフォロアの高インピーダンス出力端子の接続ノードと、前記複数の入力抵抗と帰還抵抗とカレントフォロアの低インピーダンス入力端子の接続ノードとの間に流すようにした差動オぺレーショナル・トランスコンダクタンス増幅器とを有する。
【発明の効果】
【００１２】
光ディスク記録再生装置の再生系フロントエンド信号処理に不可欠な、利得制御アンプ(ＧＣＡ回路)、加算回路、シングル−差動変換回路、自動利得調整回路(ＡＧＣ)、オフセットキャンセル回路の５つの回路機能ブロックを一般的、汎用的な回路構成要素の有機的な組み合わせで実現でき、コモンモード電圧の設計自由度が高く、オフセットキャンセル時にもバイアス状態が変化せず、その結果、設計マージンのとりやすい構成が得られる。
【発明を実施するための最良の形態】
【００１３】
図1に本発明の光ディスク記録再生装置に使用される信号処理回路（フロントエンド信号処理回路）５０の実施形態例を示す。
ここで、Ａｉｎ〜ＤｉｎはＰＤからの光電流をＩ−Ｖ変換して得られる受光（レベル）信号を示す。またここでは４入力の一例を示したが、明らかにこれに限定されるべきものではない。
図１に信号処理回路（フロントエンド信号処理回路）５０の回路構成につて述べる。フォトディテクタ（ＰＤ）Ａで検出された受光信号Ａｉｎが供給される端子がキャパシタＣ１の一方の端子に接続され、他方の端子は可変抵抗Ｒ１の一方の端子に接続される。可変抵抗Ｒ１の他方の端子は可変抵抗Ｒ５の一方の端子とカレントフォロア（回路）の低入力インピーダンスを有する入力端子に接続される。
図１の例において、可変抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４で構成される入力抵抗群（複数の入力抵抗）および帰還抵抗Ｒ５は切り換え手段によって抵抗値が可変され、前記入力抵抗群と前記帰還抵抗と前記カレントフォロアを加算器と利得制御アンプとして機能する。
また、フォトディテクタ（ＰＤ）Ｂの受光信号Ｂｉｎが供給される端子がキャパシタＣ２の一方の端子に接続され、他方の端子は可変抵抗Ｒ２の一方の端子に接続される。可変抵抗Ｒ２の他方の端子は可変抵抗Ｒ５の一方の端子とカレントフォロアの入力端子に接続される。
フォトディテクタ（ＰＤ）Ｃの受光信号Ｃｉｎが供給される端子がキャパシタＣ３の一方の端子に接続され、他方の端子は可変抵抗Ｒ３の一方の端子に接続される。可変抵抗Ｒ３の他方の端子は可変抵抗Ｒ５の一方の端子とカレントフォロアの入力端子に接続される。
さらに、フォトディテクタ（ＰＤ）Ｄの受光信号Ｄｉｎが供給される端子がキャパシタＣ４の一方の端子に接続され、他方の端子は可変抵抗Ｒ４の一方の端子に接続される。可変抵抗Ｒ４の他方の端子は可変抵抗Ｒ５の一方の端子とカレントフォロアの入力端子に接続される。
カレントフォロアの入力端子はまた（入力）抵抗Ｒ１２の一方の端子に接続され、他方の端子はオペアンプ３１の反転入力端子に接続される。
【００１４】
可変抵抗Ｒ５の他方の端子はカレントフォロアの出力端子に接続されると共に、シングル−差動変換回路のオペアンプ３１の（入力）抵抗Ｒ１０の一方の端子に接続される。この入力抵抗Ｒ１０の他方の端子はオペアンプ３１の非反転入力端子に接続される。
オペアンプ３１の非反転出力端子は帰還抵抗Ｒ１１の一方の端子に接続され、この帰還抵抗Ｒ１１の他方の端子はオペアンプ３１の反転入力端子に接続される。また、オペアンプ３１の反転出力端子は帰還抵抗Ｒ１３一方の端子に接続され、この帰還抵抗Ｒ１３の他方の端子はオペアンプ３１の非反転入力端子に接続される。
【００１５】
オペアンプ３１の非反転出力と反転出力はＶＧＡ４１に接続され、またこのＶＧＡ４１の出力はＯＴＡ３３の入力に接続される。このＶＧＡ４１には振幅検知信号の制御信号が供給され、出力信号のレベルが一定になるようにしている。
ＯＴＡ３３の２出力（差動出力）は両出力間にキャパシタ３５が接続され、帯域制限のフィルタとして機能している。そしてこの出力は次段の（差動）トランスコンダクタンス３２に接続されそこで入力電圧に応じた電流に変換される。トランスコンダクタンス３２の一方の出力端子は入力抵抗Ｒ１２の一方の端子とカレントフォロアの入力端子、また可変抵抗Ｒ５の一方の端子に接続されている。
トランスコンダクタンス３２の他方の出力端子は入力抵抗Ｒ１０の一方の端子と、可変抵抗Ｒ５の他方の端子とカレントフォロアの出力端子に接続されている。
【００１６】
つぎに信号処理回路５０の動作について、図２、図３を用いて説明する。
入力信号はカレントフォロアとその入力およびフィードバック抵抗で構成されるボルテージアンプに入力される。ボルテージアンプはよく知られている通り、入力抵抗（Ｒ１，Ｒ２，Ｒ３，Ｒ４）とフィードバック抵抗（Ｒ５）の比によってゲインが設定できるので、各抵抗値をＭＯＳスイッチ等で切り換えることによってＧＣＡ（利得制御アンプ）２０が構成でき、同時にＡｉｎ〜Ｄｉｎの入力電圧（信号）はカレントフォロアの低インピーダンス入力ノード（節点）への流入電流として加算されるため、ＧＣＡ（回路）２０は加算回路としての機能を併せ持つ。ＧＣＡ２０によるゲインコントールおよび加算後の信号は続くシングル−差動変換回路に入力される。
【００１７】
各フォトディテクタ（ＰＤ）から出力された受光電流がＩ−Ｖ変換された後、キャパシタＣ１〜Ｃ４と可変抵抗Ｒ１〜Ｒ４で電流に変換されて加算された電流は、カレントフォロアの入力端子と出力端子に分流され、それぞれ同量の入力電流Ｉｉｎとして供給されるので、帰還抵抗である可変抵抗Ｒ５の両端子間にＲ１５＊Ｉｉｎの電圧が発生し、この可変抵抗Ｒ１５に発生する電圧が差電圧として差動回路を構成するシングル−差動変換回路のオペアンプ３１の入力抵抗（Ｒ１０，Ｒ１２）に入力される。即ち、帰還抵抗Ｒ１５とカレントフォロアの入出力端子に流れる電流Ｉｉｎを用いて、シングルエンド信号を差動信号に変換している。
シングル−差動変換回路で増幅された差動出力信号は、後段のＶＧＡ４１でＡＧＣ制御されて一定の振幅を有する差動信号となり、さらに後処理の信号処理回路に転送される。
【００１８】
本発明においてはシングル−差動変換回路の構成は、具体的にはシンプルな差動構成の差動抵抗フィードバックアンプ（オペアンプ３１，Ｒ１０，Ｒ１１，Ｒ１２，Ｒ１３）で実現される。
上述したように、上記シングルエンドＧＣＡ２０の出力端子はシングル−差動変換回路を構成する差動抵抗フィードバックアンプの一方の入力端子に接続され、差動抵抗フィードバックアンプの他方の入力端子は前記ＧＣＡ２０を構成するカレントフォロアの低インピーダンス入力端子に接続される。
この構成を採ることで差動抵抗フィードバックアンプの入力コモンモード電圧はカレントフォロアの入力ＤＣで決まり、出力コモンモード電圧はそれとは別に、オペアンプの出力段に設けたコモンモードフィードバック回路などによって自由度を持って設定できる。
即ち、差動抵抗フィードバックアンプの入出力コモンモード電圧差に起因するＤＣ電流はフィードバック抵抗および入力抵抗を介してカレントフォロアの入出力端子にＤＣ電流成分として流れる。
【００１９】
差動抵抗フィードバックアンプの（差動）入力抵抗（Ｒ１０，Ｒ１２）、（差動）フィードバック（帰還）抵抗（Ｒ１１，Ｒ１３）は数１０ＫΩと大きめに設定できるので、入出力コモンモード電位差によるＤＣ電流値は小さく、ほとんど消費電力の増大をもたらすことなく、使用するカレントフォロア（回路）に最適な入力ＤＣと、オペアンプ３１出力或いは次段のＶＧＡ４１の入力に最適なコモンモード電位との差を差動抵抗フィードバックアンプで吸収することができる。
なおこの時、図２に示すように、オペアンプ３１の一方の出力端子から出力されたコモンモード電流ａ（Ｉｃｍ／２）は（差動）帰還抵抗Ｒ１１、（差動）入力抵抗Ｒ１２を介してカレントフォロアの入力端子に流れる。またオペアンプ３１の他方の出力端子から出力されたコモンモード電流ｂ（Ｉｃｍ／２）は（差動）帰還抵抗Ｒ１３と（差動）入力抵抗Ｒ１０を介してカレントフォロアの出力端子に流れる。
【００２０】
このように、コモンモード電流（Ｉｃｍ）はカレントフォロアの入出力端子それぞれに等量ずつ流入し、ＧＣＡ２０のフィードバック抵抗Ｒ５には流れない（図２参照）。このため、コモンモード電流による２次的オフセットの誘発などの問題は起こらず、また、このようなコモンモード電位差に起因する定常電流は回路設計時点で正確に見積もることが出来るので、それに応じてカレントフォロア（回路）内部のＤＣバイアス設計をすればよく、設計余裕等を見積もりやすい回路設計が可能となる。
【００２１】
また、前述の通り、シングル−差動変換回路はシンプルな差動構成の差動抵抗フィードバックアンプで実現されているので、ここで使用するオペアンプ等の具体回路はごく一般的な差動オペアンプ等を使うことが出来、当該設計環境で信頼性のある既存ライブラリの回路構成などをそのまま流用することが出来るので設計リスクを最小限に抑えられる。
【００２２】
つぎに、シングル−差動変換回路以後の信号の流れと動作について説明する。
シングル−差動変換回路で差動化された出力信号は差動構成のＶＧＡ４１に入力される。このＶＧＡ４１は後段の振幅検知回路と共にＡＧＣループを構成する。ＶＧＡ４１の出力段ではオフセットキャンセルが必要だが、本発明においては、先ず、ＶＧＡ４１出力での差動ＤＣオフセットをＯＴＡ(Operational Transconductance Amplifier；オペレーショナル・トランスコンダクタンス増幅器)３３で検出・増幅し、ＯＴＡ３３の後段に接続されている差動トランスコンダクタンス３２でオフセット補償電流に変換する。
ここでＯＴＡ３３、またそれに続く差動トランスコンダクタンス３２も一般的な差動構成のものを利用できる。ここで本発明の特徴として、上述したように、差動トランスコンダクタンス３２の一方の出力端子は上記カレントフォロアの入力端子に、また、差動トランスコンダクタンス３２の他方の出力端子は上記カレントフォロアの出力端子に、それぞれ接続されている。この構成を採ることで、差動トランスコンダクタンス３２の差動出力電流はＶＧＡ４１出力端子でのオフセットをキャンセルする方向に働く。
このとき、上記差動トランスコンダクタンス３２から出力されるオフセットキャンセル電流ｄ（Ｉｏｓ）は全てＧＣＡ２０のフィードバック（帰還）抵抗Ｒ５に流れ、カレントフォロア（回路）には流入しない（図３参照）。
このため、オフセットキャンセル電流によってカレントフォロアのＤＣバイアスが変動するといったことがなく、やはり設計余裕等を見積もりやすい回路設計が可能となる。
さらに、上記差動トランスコンダクタンス３２はカレントフォロアの低インピーダンスノードに直接、あるいはフィードバック抵抗Ｒ５を介して接続されているため、その出力コモンモード電位が自ずと決まり、出力部にコモンモードフィードバック回路等を付加する必要が無い。これは本来の信号経路に付加される寄生素子数を抑えることなり、信号帯域を損なわずにオフセットキャンセルが実現できる。
【００２３】
また、オフセットキャンセルループは本質的にハイパスフィルタであるので、本線信号帯域を損なわないようにフィードバックループの帯域は出来るだけ落としておくことが望ましい。本方式に於いてはＯＴＡ３３の出力インピーダンスが容易に上げられるので、比較的小さい帯域制限容量との組み合わせでも極めて狭帯域のフィードバックループが実現できる。
【００２４】
図４にカレントフォロア（回路）の一例を含む本発明の実施態様例の信号処理回路（フロントエンド信号処理回路）１００の回路図を示す。図４の信号処理回路１００の構成について述べる。ＧＣＡ２０を構成するカレントフォロア以外は図１のブロック構成は同じであるからその詳細な説明は省略する。なお同じ回路ブロック、回路素子などの番号は図１と同一とする。
【００２５】
フォトダイオードＡ，Ｂ，Ｃ，Ｄで光電流が検出されてＩ−Ｖ変換された受光レベル信号Ａｉｎ，Ｂｉｎ，Ｃｉｎ，Ｄｉｎが発生する。この受光レベル信号が供給される入力端子がキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４を介して可変抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４に接続され、これら可変抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の出力端子が共通接続され、可変抵抗Ｒ５、オペアンプ３１の入力抵抗Ｒ１２の一方の端子、さらにカレントフォロアの入力端子であるＰＭＯＳトランジスタＭ１のドレイン（またはＮＭＯＳトランジスタＭ２のソース）に接続される。また可変抵抗Ｒ５の出力端子はオペアンプ３１の入力抵抗Ｒ１０の一方の端子とカレントフォロアを構成するＰＭＯＳトランジスタＭ３のドレインの出力端子に接続される。
【００２６】
カレントフォロアにおいて、電源Ｖｃｃに定電流源Ｉ１４の一方の端子が接続され、他方の端子はＮＭＯＳトランジスタＭ２のドレインに接続される。このＮＭＯＳトランジスタＭ２のゲートにはバイアス電位ＶＢが接続され、ソースは定電流源Ｉ１１とＩ１２を介してグランドに接続される。
ＰＭＯＳトランジスタＭ１のソースは電源Ｖｃｃに接続され、ゲートはＮＭＯＳトランジスタＭ２のドレインに接続され、またドレインはＮＭＯＳトランジスタＭ２のソース、入力端子で可変抵抗Ｒ５の入力側の端子と定電流源Ｉ１１とＩ１２に接続されている。
ＰＭＯＳトランジスタＭ３のソースは電源Ｖｃｃに接続され、ゲートはＮＭＯＳトランジスタＭ１のゲートに接続され、またドレインは、出力端子で可変抵抗Ｒ５の出力側の端子、トランスコンダクタンス３２の出力端子と定電流源Ｉ１３に接続されている。
【００２７】
これ以降は図１で述べたように、シングル−差動変換回路で差動化された信号は差動構成のＶＧＡ４１に入力され，このＶＧＡ４１は後段の振幅検知回路と共にＡＧＣループを構成する。ＶＧＡ４１の出力段ではオフセットキャンセルが必要であるが、本発明においては、先ず、ＶＧＡ４１出力での差動ＤＣオフセットをＯＴＡ３３で検出・増幅し、ＯＴＡ３３後段の差動トランスコンダクタンス３２でオフセット補償電流に変換する。
差動トランスコンダクタンス３２の一方の出力端子は上記カレントフォロアの入力端子に、また、差動トランスコンダクタンス３２の他方の出力端子は上記カレントフォロアの出力端子に、それぞれ接続されている。この構成を採ることで、上述したように差動トランスコンダクタンス３２の差動出力電流はＶＧＡ４１出力端子でのオフセットをキャンセルする方向に働く。
【００２８】
つぎに、図４に示す信号処理回路（フロントエンド信号処理回路）１００の動作について説明する。ただし、全体の動作は図１で説明したものと同じであるので詳細な説明は省略し、ここでは主にＧＣＡ２０の一部を構成するカレントフォロアの動作について説明する。
図４において、可変抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４から出力された電流が加算されて、入力端子であるＰＭＯＳトランジスタＭ１のドレインと定電流源Ｉ１１とＩ１２の共通接続端子に供給される。定電流源Ｉ１１とＩ１２の電流は一定であるので、入力電流Ｉｉｎが入力されとＮＭＯＳトランジスタＭ２のソースに流れる電流は小さくなり、ゲート−ソース間の電圧Ｖｇｓが小さくなる。その結果、ドレイン電流が小さくなるので、定電流源Ｉ１４から流れる電流は一定であるため、定電流源Ｉ１４から流れる電流からＮＭＯＳトランジスタＭ２のドレインに流れる電流の差がＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ３のそれぞれのゲートに流れる（充電する）。
【００２９】
すると、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ３のゲート電位は上昇し、ＰＭＯＳトランジスタＭ１（とＭ３）のＶｇｓは小さくなり、ＰＭＯＳトランジスタＭ１（とＭ３）のドレイン電流は減少する。その結果、定電流源Ｉ１１とＩ１２に流れる電流は補償され一定になる。すなわち、カレントフォロア回路は、入力端子に供給された入力電流Ｉｉｎの増加分（または減少分）の逆方向に電流を増減し電流源Ｉ１１とＩ１２に供給する電流を一定にするよう補償している。
【００３０】
一方、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ３はカレントミラー構成となっているので、ＰＭＯＳトランジスタＭ１の出力に流れるドレイン電流とＰＭＯＳトランジスタＭ３に流れるドレイン電流は両者のトランジスタサイズが同一の場合同じであり、入力端子に流れる（入力）電流Ｉｉｎと同じ電流が出力端子にも流入することになる。
【００３１】
ＧＣＡ２０の出力信号がシングル−差動変換回路に構成された（差動）入力抵抗Ｒ１０，Ｒ１２を介してオペアンプ３１の非反転入力端子と反転入力端子にそれぞれ供給され、非反転出力と反転出力端子から差動信号が出力される。またこの出力信号は、オペンプ３１の入力に（差動）帰還抵抗（Ｒ１１，Ｒ１３）を用いてネガティブ・フィードバックされる。
【００３２】
オペアンプ３１の差動出力信号は後段のＶＧＡ４１に出力され、ここで振幅検知信号により利得制御（ＡＧＣ）されて、出力信号の振幅を一定にしている。
またこのＶＧＡ４１の出力信号は、ＯＴＡ３３、フィルタを構成するキャパシタ３５と差動トランスコンダクタンス３２を介してシングル−差動変換回路の入力に帰還され、ＶＧＡ４１に関するオフセット電流をキャンセルするようにしている。
【００３３】
すなわち、上述したカレントフォロアはゲート接地ＮＭＯＳトランジスタＭ２のソースが入力端子となっており、入力端子での電位変化はＭ２，Ｍ１のトランスコンダクタンスで打ち消される方向にフィードバックが掛かり、低入力インピーダンスとなると同時に、入力端子への流入電流ＩｉｎはＭ１，Ｍ３のカレントミラーで出力端子へとミラーリング（任意倍）されている。
【００３４】
図４の信号処理回路５０においても、図２で示したように、シングル−差動変換回路の出力端子のコモンモード電流は帰還抵抗Ｒ１１，Ｒ１３、入力抵抗Ｒ１０，Ｒ１２を介してカレントフォロアの入力端子と出力端子に同じ電流量が流れ、他には全く流れないので、その分Ｉ１１とＩ１３を同じ量だけ増やすとキャンセルできる。したがって、上述したコモンモードの電流の流れる経路とするとカレントフォロアの動作には影響しなくなる。
このように、カレントフォロアの回路バランスを崩さずにＩ１１とＩ１２を加算した電流とＩ１３をマッチングさせて、コモンモード電流で変化する分を補償するバイアス設定すると、コモンモード電流とオフセット電流が回路に悪影響を及ぼさない形でシングル−差動変換回路の入力、出力電圧を最適な電圧に設定することができる。
また図４において、カレントフォロアの低インピーダンス入力端子の電圧は固定される。この固定された電圧で、シングル−差動変換回路を構成する差動オペアンプ３１の入力同相電圧の設定は決定され、また上述したことから、シングル−差動変換回路の出力同相電圧はＶＧＡ４１の入力電圧として適した値に決めることができ、設計の自由度を増すことができる。
【００３５】
図４においてカレントフォロアはＭＯＳトランジスタで構成されているが、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを入れ替えた回路構成でも勿論構わない。
【００３６】
つぎに、図５に上述した上記カレントフォロア（回路）の等価入力インピーダンス回路を示す。ここで、例えばｇo,Ｍ1はＭＯＳトランジスタＭ１のドレインコンダクタンス、go,Ｍ1はＭＯＳトランジスタＭ１のトランスコンダクタンスを示し、go,I1、go,I2、go,I3、go,I4はそれぞれ電流源Ｉ１１、Ｉ１２、Ｉ１３、Ｉ１４のコンダクタンスを示す。
カレントフォロア回路の入力端子即ちＰＭＯＳトランジスタＭ１のドレインとＮＭＯＳトランジスタＭ２のソースを見たときのインピーダンスＺｉは、３つの抵抗ＲＡ，ＲＢ，ＲＣが並列接続された構成と等価と見ることができる。ここでＲＡ，ＲＢ，ＲＣについての式は図５に示してある。
図５から解るとおり、この入力インピーダンスＺｉは主にこの３つの抵抗（ＲＡ，ＲＢ，ＲＣ）のうち一番小さい抵抗でほぼ決まり、図５に示した例においては、抵抗ＲＡが一番小さく、カレントフォロアの入力インピーダンスはドレインコンダクタンスをトランスコンダクタンスの二乗で割った程度にまで小さくできる。その結果入力インピーダンスＺｉは数Ωとなる。
したがって、図４の具体回路構成において、カレントフォロアの入力インピーダンスＺｉは非常に低いことが解る。
【００３７】
以上の信号処理回路（フロントエンド信号処理回路）はＣＤ，ＣＤ−Ｒ，ＣＤ−ＲＷ，ＤＶＤ−Ｒ，ＤＶＤ−ＲＷ，ＤＶＤ−ＲＡＭ装置などのデータ読み取り用として用いることができ、設計自由度を増した高性能な装置を実現することができる。
【００３８】
以上述べたように、光ディスク記録再生装置の再生系の光信号処理（フロントエンド信号処理）に不可欠な、利得制御アンプ(ＧＣＡ)、加算回路、シングル−差動変換回路、自動利得調整回路(ＡＧＣ)、オフセットキャンセル回路の５つの回路機能ブロックを一般的、汎用的な回路構成要素の有機的な組み合わせで実現でき、コモンモード電圧の設計自由度が高く、オフセットキャンセル時にもバイアス状態が変化せず、その結果、設計マージンのとりやすい構成を実現することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の光ディスク記録再生装置に用いられる信号処理回路のブロック構成を示す図である。
【図２】図１に示した信号処理回路のコモンモード電流の動作を説明するための回路図である。
【図３】図１に示した信号処理回路のオフセットキャンセル電流の動作を説明するための回路図である。
【図４】図１に示した信号処理回路の実施態様例のカレントフォロアの回路構成を示した図である。
【図５】図４に示したカレントフォロアの入力インピーダンスを説明する等価回路図である。
【図６】従来の光ピックアップの回路構成を示す回路図である。
【図７】従来の光ピックアップを含むフロントエンド信号処理回路の構成を示す回路図である。
【符号の説明】
【００４０】
２０，２５９〜２６２…ＧＣＡ（Ｇａｉｎ  Ｃｏｎｔｒｏｌ  Ａｍｐｌｉｆｉｅｒ；利得制御アンプ）、３０…オフセットキャンセル回路、３１，２０１〜２１２…オペアンプ、３２…差動トランスコンダクタンス、３３…ＯＴＡ（Ｏｐｅｒａｔｉｏｎａｌ  Ｔｒａｎｓｃｏｎｄｃｔａｎｃｅ  Ａｍｐｌｉｆｉｅｒ）、３５，２５６，２５７，Ｃ１〜Ｃ４…キャパシタ、４０…ＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）回路、４１，２５５…ＶＧＡ（Ｖａｒｉａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）、５０，１００…信号処理回路（フロントエンド信号処理回路）、２００…光ピックアップ回路、２５１〜２５４…フォトディテクタ、２５５〜２５８…Ｉ−Ｖ（電流−電圧）変換回路、２６３…加算・減算回路、２５４…シングル−差動変換回路、２５８…次段回路、Ｒ１〜Ｒ５…可変抵抗、Ｒ１０〜Ｒ１３，ＲＡ，ＲＢ，ＲＣ，ＲＤ…抵抗、Ｍ１，Ｍ３…ＰＭＯＳトランジスタ、Ｍ２…ＮＭＯＳトランジスタ、Ｉ１，Ｉ１１〜Ｉ１４…定電流源、Ｚｉ…入力インピーダンス。
【図１】
2006179108.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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