(57)【要約】【課題】性能を向上する新規なバイポーラデバイスを提供する。【解決手段】本発明は、バイポーラデバイス30を開示する。エミッタ33が半導体基板に形成される。コレクタ34が、エミッタ33から横方向に空間を置いて基板に設けられる。ゲート端子38は基板上に形成され、エミッタ33とコレクタ34間の空間を規定する。外部ベース35は、エミッタ33またはコレクタ34の何れか一方から所定の距離を隔てて、基板上に形成される。外部ベース35は、エミッタ33またはコレクタ34の何れか一方から所定の距離を有して基板上に形成され、基板に設けた分離構造31で周囲を囲まれた穴によって活性領域32を規定し、この活性領域32に、ベース35，エミッタ33，コレクタ34およびゲート端子38が配置される。【選択図】図３Ａ
2006253686.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳ製造工程により形成されるバイポーラデバイスであって、
半導体基板に形成されるエミッタと、
前記エミッタから横方向に空間を置いて、前記基板に設けられるコレクタと、
前記基板上に形成され、前記エミッタと前記コレクタ間の空間を規定するゲート端子と、
前記エミッタまたは前記コレクタの何れか一方から所定の距離を有して前記基板上に形成される外部ベースと、を備え、
基板に設けた周囲を囲む分離構造によって活性領域を規定し、この活性領域に、前記ベース，前記エミッタ，前記コレクタおよび前記ゲート端子が配置されることを特徴とするバイポーラデバイス。
【請求項２】
前記ベースは前記基板に内部ベースを備えており、この内部ベースは、前記ゲート端子の下部に位置すると共に、前記エミッタと前記コレクタとの間に位置することを特徴とする請求項１記載のバイポーラデバイス。
【請求項３】
前記外部ベースが、前記基板を経由して内部ベースに接続されることを特徴とする請求項２記載のバイポーラデバイス。
【請求項４】
前記所定の距離が、前記外部ベースと前記コレクタの空乏領域が互いに重畳するのを回避するのに十分な幅を有していることを特徴とする請求項１記載のバイポーラデバイス。
【請求項５】
前記コレクタを前記外部ベースから隔離するために、前記外部ベースと前記コレクタ間に、前記基板上に配置された仕切部をさらに備えたことを特徴とする請求項１記載のバイポーラデバイス。
【請求項６】
前記仕切部は、シリサイド形成を遮断するための遮断層であることを特徴とする請求項５記載のバイポーラデバイス。
【請求項７】
前記仕切部は、ダミーゲートであることを特徴とする請求項５記載のバイポーラデバイス。
【請求項８】
前記分離構造は、ＬＯＣＯＳ分離または浅溝分離であり、この分離構造の間にＰＮＰバイポーラデバイスを提供することを特徴とする請求項１記載のバイポーラデバイス。
【請求項９】
前記周囲を囲む分離構造は、この分離構造の間にＮＰＮバイポーラデバイスを提供するためのＰ型基板に形成されたＮウェルであることを特徴とする請求項１記載のバイポーラデバイス。
【請求項１０】
基板の活性領域に形成されるバイポーラデバイスであって、
前記基板に形成される第１のエミッタと、
前記第１のエミッタから横方向に空間を置いて、前記基板に設けられる第１のコレクタと、
前記第１のエミッタと前記第１のコレクタ間の空間上に配置される第１のゲート端子と、
前記第１のゲート端子の下部に規定され、前記第１のエミッタおよび前記第１のコレクタと第１のバイポーラ接合部を形成する第１の内部ベースと、
前記基板に形成される第２のエミッタと、
前記第２のエミッタから横方向に空間を置いて、前記基板に設けられる第２のコレクタと、
前記第２のエミッタと前記第２のコレクタ間の空間上に配置される第２のゲート端子と、
前記第２のゲート端子の下部に規定され、前記第２のエミッタおよび前記第２のコレクタと第２のバイポーラ接合部を形成する第２の内部ベースと、
前記第１のコレクタおよび前記第２のコレクタに隣接し、前記第１のコレクタおよび前記第２のコレクタから隔離されると共に、前記基板を経由して前記第１の内部ベースと前記第２の内部ベースに接続される共通の外部ベースと、からなることを特徴とするバイポーラデバイス。
【請求項１１】
前記共通の外部ベースから、前記第１のコレクタと前記第２のコレクタをそれぞれ隔離する第１の仕切部と第２の仕切部をさらに備えたことを特徴とする請求項１０記載のバイポーラデバイス。
【請求項１２】
前記仕切部は、シリサイド形成を遮断するための遮断層であることを特徴とする請求項１１記載のバイポーラデバイス。
【請求項１３】
前記仕切部は、ダミーゲートであることを特徴とする請求項１１記載のバイポーラデバイス。
【請求項１４】
ＣＭＯＳ製造工程を利用して、基板の活性領域に形成されるバイポーラデバイスであって、
共通のエミッタと、
前記共通のエミッタから横方向に空間を置いて、前記基板に設けられる第１のコレクタと、
前記第１のエミッタと前記第１のコレクタ間の空間上に配置される第１のゲート端子と、
前記第１のゲート端子の下部に規定され、前記共通のエミッタおよび前記第１のコレクタと第１のバイポーラ接合部を形成する第１の内部ベースと、
前記第１のコレクタと隣接し、前記第１のコレクタから隔離されると共に、前記基板を経由して前記第１の内部ベースに接続される前記第１の外部ベースと
前記共通のエミッタから横方向に空間を置いて、前記基板に設けられる第２のコレクタと、
前記共通のエミッタと前記第２のコレクタ間の空間上に配置される第２のゲート端子と、
前記第２のゲート端子の下部に規定され、前記共通のエミッタおよび前記第２のコレクタと第２のバイポーラ接合部を形成する前記第２の内部ベースと、
前記第２のコレクタに隣接し、前記第２のコレクタから隔離されると共に、前記基板を経由して前記第２の内部ベースに接続される前記第２の外部ベースと、からなることを特徴とするバイポーラデバイス。
【請求項１５】
前記第１の外部ベースと前記第２の外部ベースから、前記第１のコレクタと前記第２のコレクタをそれぞれ隔離する第１の仕切部と第２の仕切部をさらに備えたことを特徴とする請求項１４記載のバイポーラデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には相補型金属酸化膜半導体（ＣＭＯＳ）の製造技術に関するものであり、特に、改善された性能を有し、標準的なＣＭＯＳ製造法により作製されるバイポーラデバイスに関するものである。
【背景技術】
【０００２】
ＣＭＯＳデバイスは、消費電力が低く、ノイズに対する許容度が高い、という長所を有しているが、高電圧信号から保護するために、何等かの特別に設計された入出力（Ｉ／Ｏ）デバイスおよび回路を必要とする。これらの入出力デバイスおよび回路は、半導体製造工程において、特別なマスクを通常は必要とする。このような半導体製造工程を簡略化する一つの方法は、バイポーラトランジスタのようなバイポーラデバイスを、入出力デバイスとして使用することである。バイポーラデバイスは、高電圧に耐えることが可能であり、従来のＣＭＯＳ製造技術と十分に両立性がある一方で、容易に製造可能である。さらに、バイポーラデバイスは、アナログ回路を構築する場合に、ＣＭＯＳよりも多くの利点を有している。追加コストなしでより優れた性能を達成するために、一部の回路においては、ＣＭＯＳデバイスと共にバイポーラデバイスを使用することが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図１および図２は、ＣＭＯＳ製造技術と両立可能な従来のＰＮＰバイポーラトランジスタ10を示している。シリコン局部酸化（ＬＯＣＯＳ）分離11が、半導体基板におけるＮウェル15上の３つの活性領域12，13，14を規定している。Ｐ型不純物でドープされた活性領域12，13は、それぞれエミッタ16とコレクタ17を形成している。エミッタ16とコレクタ17との間にあるＬＯＣＯＳ分離11は、Ｎウェル15内において、その下部に内部ベース18を規定している。外部ベース19は、Ｎウェル15の本体を経由して、内部ベース18に電気的に接続されている。外部ベース19は、導電性を向上するためにＮ型不純物がドープされている。エミッタ16，コレクタ17および外部ベース19が適正にバイアスされた場合は、エミッタ16とコレクタ17間にキャリアが流れて、増幅が行われる。
【０００４】
ＰＮＰバイポーラトランジスタ10の性能は、内部ベース18の幅と外部ベース19に対する空間の電気的特性に大きく依存する。一般的に、バイポーラトランジスタ10の電流利得βの値は約４から１０であるが、この値は小さ過ぎて、バイポーラトランジスタ10を実用できない。さらに、ＬＯＣＯＳ分離の代わりに浅溝分離（ＳＴＩ）を用いる場合は、ＳＴＩ上でエミッタとコレクタ間をキャリアが移動するのは殆ど不可能である。この結果、バイポーラトランジスタの性能は、さらに低下する。
【０００５】
必要なのは、性能が向上したＣＭＯＳ技術と両立可能なバイポーラデバイスである。ベースの幅が、ＳＴＩまたはＬＯＣＯＳによって離間されるよりもむしろ、ポリゲートによって規定される場合は、今日の非常に深遠なサブミクロン技術において、電流利得を非常に高く取ることができる。さらに、浅溝によってコレクタと内部ベースが分離されない場合は、いかなる遮断作用（ｂｌｏｃｋａｇｅ）も無く、外部ベースからコレクタへと電流が貫流してしまう。
【課題を解決するための手段】
【０００６】
本発明は、バイポーラデバイスを開示するものであって、エミッタは、半導体基板に形成される。コレクタは、エミッタから横方向に空間を置いて基板に設けられる。ゲート端子は、基板上に形成され、エミッタとコレクタ間の空間を規定している。外部ベースは、エミッタまたはコレクタの何れか一方から所定の距離を有して基板上に形成され、基板に設けた周囲を囲む分離構造によって規定された活性領域に、ベース，エミッタ，コレクタおよびゲート端子が配置される。
【０００７】
このように、改善された性能と、ＣＭＯＳ技術との両立性と、コンパクトなレイアウトと、製造方法の簡略化と、デバイスを調整するための付属端子と、からなる利点を有する新規なバイポーラデバイスを、本発明は提供する。
【発明を実施するための最良の形態】
【０００８】
横型バイポーラトランジスタの性能に寄与する重要な要因は、ベース幅とベース抵抗を減少することにある。一方では、同一の活性領域にベースとコレクタを形成することが望ましく、それにより、ＳＴＩやＬＯＣＯＳなどの分離による電流遮断が回避される。他方、ベースとコレクタは、それらのＰ−Ｎ接合部において、望ましくない容量が生じるほど接近してはならない。さらに、コレクタと外部ベースは、今日の自己整合シリサイド工程において、表面に形成されるシリサイドにより、お互いが短絡するのを防止する必要がある。本発明は、バイポーラデバイスの性能向上のために、ベースとコレクタの相対的な位置を適正に均衡させる横型バイポーラデバイスを開示するものである。
【０００９】
図３Ａ，図３Ｂおよび図４は、本発明の好ましい実施例による横型ＰＮＰバイポーラデバイス30を示している。図３Ａは、ＰＭＯＳバージョンを示すもので、図３Ｂは、ＮＭＯＳ型ＮＰＮバイポーラデバイスを示す。説明のために、同一素子は、同一数字で参照される。図３Ａに示すように、ＳＴＩ31で囲まれる穴は活性領域32を規定するもので（ここでのＳＴＩは、２次元的な視野でリングを形成する）、この活性領域32において、半導体基板のＮウェル36上に、エミッタ33，コレクタ34，および外部ベース35が形成される。外部ベース35は、エミッタ33またはコレクタ34の何れか一方から所定の距離を隔てて、半導体基板上に形成される。内部ベース37は、ゲート38の下部と、エミッタ33とコレクタ34との間を規定している。外部ベース35とＮウェル36を経由して、外部バイアスを内部ベース37に加えてもよい。ゲート38は、Ｎウェル36からポリゲート381を隔離するゲート酸化物382を有する。このゲート38は、内部ベース37の電圧レベルを調整するために、制御電圧が印加される付属端子として機能する。本実施例は、電圧制御された発振器回路のような多くの回路アプリケーションを有する。要するに、このデバイスは、自身のエミッタ，内部ベースおよびコレクタを、ＰＭＯＳのソース，ゲートおよびドレインとそれぞれ共有するバイポーラである。
【００１０】
外部ベース35とコレクタ34は、同一の活性領域32に配置され、ＬＯＣＯＳやＳＴＩなどの分離は何も存在せずに、外因性ベース35とコレクタ34との間の電流を遮断する。この結果、ベース抵抗は著しく減少して、バイポーラデバイス30の性能は向上する。
【００１１】
上述したように、外部ベース35とコレクタ34の距離が近すぎると、この外部ベース35とコレクタ34との間の容量が増加し、それらのＰ−Ｎ接合に悪影響を及ぼす。このような望ましくない容量増加を回避するために、外部ベース35とコレクタ34は十分な距離をとることが望ましい。この外部ベース35とコレクタ34による２つの端子の空乏領域が、互いに重畳するのを避けるために、この最小距離は十分に確保すべきと考えるが、少なくとも約０．２μｍから０．３μｍであることを推奨する。また、コレクタと外部ベースは、上部のシリサイドによってお互いが短絡するのを防止するために、分離する必要がある。外部ベース35とコレクタ34間の距離を規定するために、仕切部39をＮウェル36上に設ける。仕切部39は、レジスト保護酸化物（ＲＰＯ）の層、或いはダミーゲートとすることができる。ＲＰＯは、ポリゲートまたは活性領域の上部に、形成されたサリサイドを防ぐマスクである。ダミーゲートは、従来のゲートと同じ構造を有するが、チャネルをオンまたはオフする機能はない。本実施例における仕切部39は、外部ベース35とコレクタ34の空乏領域間の重畳を回避し、かつ、外部ベース35とコレクタ34間のシリサイドの形成を遮断するのに十分な幅を有するＲＰＯである。
【００１２】
図４は、図３Ａに対応するデバイスのレイアウトの平面図である。図３Ａと同じく、図３Ｂは、ＮＭＯＳ型ＮＰＮバイポーラデバイスを示す。この両者の相違は、Ｎウェル36の代わりに、デバイスを提供するＰ型基板（Ｐ−ｓｕｂ）36’が存在することである。ベースが上部に構築される箇所に位置するＰ領域は、両側のＮウェルリング310により囲まれており、非常に深いＮウェル311の上部に設けられる。Ｎウェル311は、さらにＰ型基板の上に構築されている。ＰＮＰと同様に、活性領域はＳＴＩにより囲まれている穴で規定される。
【００１３】
図５と図６は、本発明の別な実施例による横型バイポーラデバイス40である。このバイポーラデバイス40は、Ｐ型エミッタ41，Ｐ型コレクタ42，Ｎ型内部ベース43およびＮ型外部ベース44を有し、これらは周囲を囲むＳＴＩ47によって規定された活性領域46内に形成される。制御ゲート48は、Ｎウェル45において、エミッタ41とコレクタ42間に形成される内部ベース43の幅を規定する。ゲート酸化物482は、Ｎウェル45からポリゲート481を隔離するものである。外部ベース44とＮウェル45を経由して、外部バイアスを内部ベース43に印加してもよい。
【００１４】
ダミーポリゲート49は、外部ベース44とコレクタ42間の空間を規定するものである。上述のように、ベース44とコレクタ42の空乏領域が重畳するのを避けるために、この空間は十分に狭いことを推奨する。さらにダミーポリゲートは、コレクタ42から外部ベース44へかけてのいかなるシリサイドの形成をも防止する。図３Ｂに示したものと同様に、当業者ならば、ここでの説明と同じ原理を利用して、ＮＰＮバイポーラデバイスが同様に実装可能であることを理解するであろう。
【００１５】
上記実施例に説明したように、このバイポーラデバイスは、現行のＣＭＯＳ技術と両立可能である。余分な数のマスクを付加することなく、ゲートやサリサイドを形成する通常の工程で、前記仕切部を形成できる。その上、本発明のバイポーラデバイスは、従来のＣＭＯＳデバイスよりも高電圧レベルで動作可能であるため、高耐電圧の入出力デバイスとして利用するのに好適である。上述したように、従来のＣＭＯＳ系の入出力デバイスは、製造工程において、幾つもの余分なマスクを必要とする。従って、本発明のバイポーラデバイスは、入出力デバイスとして利用する場合でも、より少ないマスクを使用して製造工程を簡略化することが可能である。バイポーラデバイスは、アナログ回路において、多くの利点を有することが理解されるであろう。
【００１６】
本発明のバイポーラデバイスはまた、チャネル漏洩とゲート酸化膜破壊の問題を解決する。従来、集積回路のゲート幅が狭くなるに従って、チャネル漏洩とゲート酸化膜の破壊が、ＭＯＳデバイスにとって次第に大きな問題となっている。ＭＯＳデバイスがバイポーラ回路と同じ待機電流を消費するならば、バイポーラデバイスは、領域とコストがＭＯＳデバイスに匹敵すれば、より好ましいものとなる。
【００１７】
さらに、従来の３端子バイポーラデバイスに代わって、前記ポリゲートが、本発明のバイポーラデバイスに対する付属端子としての役目を果たす。エミッタ，コレクタおよびベース間を流れる電流が調整可能なように、ゲート端子の電圧レベルを調整できる。こうして、ＭＯＳデバイスとバイポーラデバイスを結合する４端子デバイスが形成される。この特徴は、ゲート電圧の制御により、バイポーラデバイスの性能を変更できるという点で、重要な意味を有する。当該バイポーラデバイスが、ある種の回路設計（例えば、ＶＣＯ回路）に適用される場合は、この回路中のあるノードにおける電圧値を容易に制御することが可能である。
【００１８】
図７〜図１２は、本発明におけるバイポーラデバイスの種々な実施例を示している。これらの各実施例では仕切部の形状が変わっているが、仕切部がベースとコレクタを隔離する機能は同一である。仕切部は、ＲＰＯまたはダミーゲートの何れか一方とすることができ、以下の各実施例では、仕切部について簡単に言及することに注目されたい。
【００１９】
図７を参照すると、本発明の一つの実施例によるバイポーラデバイスが、Ｎウェル51上に形成される。ポリゲート52が、エミッタ53とコレクタ54とを隔離する。内部ベース（本図では図示せず）は、エミッタ53とコレクタ54間のポリゲート52下で動作する。仕切部55は、コレクタ54と外部ベース56を隔離するもので、外部ベース56の端部562が、外部ベース56の中間にある「凹」部564よりもポリゲート52に近くなるように、仕切部55が「鞍型」形状を有している。仕切部は、その中間に一乃至複数のコレクタ接点58と、両端に外部ベース接点59を置くことにより、それ自体の幅を最小にしている。
【００２０】
図８は、本発明の別な実施例によるバイポーラデバイス60を示している。バイポーラデバイス60は、仕切部61の形状が仕切部55と異なる以外は、図７に示すバイポーラデバイスとほぼ同一である。ここでは、外部ベース62の中間部622が、外部ベース62の端部624よりもポリゲート63に近い位置にある。この「鞍型」仕切部は、その中間に外部ベース接点64と、両端にコレクタ接点66を置くことにより、それ自体の幅を最小にしている。
【００２１】
図９は、本発明のさらに別な実施例を示しており、２個のバイポーラデバイスを単一のデバイスとして結合している。バイポーラデバイス70は、第１のバイポーラデバイス71および第２のバイポーラデバイス72を有している。第１のポリゲート711は、第１のエミッタ712と第１のコレクタ713とを隔離する。第２のポリゲート721は、第２のエミッタ722と第２のコレクタ723とを隔離する。第１のトランジスタ71と第２のトランジスタ72は、同一の外部ベース73を共有しており、外部ベース73は、第１の仕切部714と第２の仕切部724とにより規定される。外部ベース73の中間部732は、外部ベース73の端部734よりも、第１のポリゲート711と第２のポリゲート721に近い。ここでの好ましい実施例によれば、外部ベースが共有されているので、バイポーラデバイスをより小型にできる。この「鞍型」仕切部により、コレクタ／ベース接点が、より良好に配置される。こうしたいわゆる二重のベース構造は、さらにベース抵抗を減少し、エミッタの効率を向上することが可能になる。
【００２２】
図１０は、本発明のさらに別な実施例によるバイポーラデバイス80を示している。ポリゲート81，82と２つの仕切部83，84は、第１のエミッタ85と、第２のエミッタ86と、第１のコレクタ87と、第２のコレクタ88と、共有する外部ベース89とを規定している。バイポーラデバイス80は図９に示すバイポーラデバイス70とは異なり、共有外部ベース89の端部892が、その中間部894よりもポリゲート81，82の近くに位置しており、それによって外部ベースとコレクタの各接点が、外部ベース89の両端部と中央部に、それぞれ位置することができるようになっている。この実施例もまた、ベース抵抗が低く、エミッタの効率が向上し、構成がコンパクトになる利点を有する。
【００２３】
図１１を参照すると、本発明のさらに別な実施例による２つのバイポーラデバイスは、エミッタとエミッタが互いに一体化された（または、共通エミッタ）構造である。ポリゲート91，92と仕切部93，94は、第１の外部ベース95と、第２の外部ベース96と、第１のコレクタ97と、第２のコレクタ98と、共有するエミッタ99とを規定している。外部ベース95，96の各端部952，962は、その中間部954，964よりもポリゲート91，92にそれぞれ近い位置にある。
【００２４】
図１２は、本発明のさらに別の実施例を示している。外部ベース101，102の中間部1010，1020が、外部ベース101，102の縁部1012，1022よりも、ポリゲート103，104の近くに位置している点を除いて、ここでのバイポーラデバイス100の構造は、図１１に示すバイポーラデバイスとほぼ同一である。図１１と図１２に示すバイポーラデバイスは、何れもベース抵抗が低く、エミッタの効率が向上し、構成がコンパクトになる利点を有する。
【００２５】
上記各実施例は、ＰＮＰバイポーラデバイスを用いて本発明の精神を説明したが、同様な考えはＮＰＮバイポーラデバイスにも適用可能であり、さらに、ＣＭＯＳ技術との両立性や、改善されたデバイス性能や、製造の簡略化や、コンパクトな構造や、付属の調整用端子といった好ましい利点を実現するものである。
【００２６】
上記発明は、本発明の種々の特徴を達成する多くの異なった実施形態や実施例を提供するものである。構成部品や製造方法の詳細な例は、本発明を明確にするためのものである。これらは、勿論、単に例に過ぎず、請求項に記載された内容から本発明を限定する意図はない。
【００２７】
本発明の実施例を示し、説明を行なって来たが、その他の修正，変更および置換が、前述の発明に意図されているのである。従って、添付の請求項は、幅広く解釈されるべきであり、前記の請求項に述べたごとく、本発明の範囲と一致するように解釈すべきである。
【図面の簡単な説明】
【００２８】
【図１】従来のバイポーラトランジスタの断面図である。
【図２】図１に示す従来の横型バイポーラトランジスタの平面図である。
【図３Ａ】本発明の一実施例によるバイポーラデバイスの断面図である。
【図３Ｂ】本発明の別な実施例によるバイポーラデバイスの断面図である。
【図４】図３Ａに示す実施例によるバイポーラデバイスの平面図である。
【図５】本発明の別な実施例によるバイポーラデバイスの断面図である。
【図６】図５に示す実施例によるバイポーラデバイスの平面図である。
【図７】本発明の別な実施例によるバイポーラデバイスの平面図である。
【図８】本発明の別な実施例によるバイポーラデバイスの平面図である。
【図９】本発明の別な実施例によるバイポーラデバイスの平面図である。
【図１０】本発明の別な実施例によるバイポーラデバイスの平面図である。
【図１１】本発明の別な実施例によるバイポーラデバイスの平面図である。
【図１２】本発明の別な実施例によるバイポーラデバイスの平面図である。
【符号の説明】
【００２９】
30  バイポーラデバイス
31  ＳＴＩ（分離構造）
32  活性領域
33  エミッタ
34  コレクタ
35  外部ベース
36  Ｎウェル（半導体基板）
36’  Ｐ型基板
37  内部ベース
38  ゲート（ゲート端子）
39  仕切部
40  バイポーラデバイス
41  エミッタ
42  コレクタ
43  内部ベース
44  外部ベース
45  Ｎウェル（半導体基板）
46  活性領域
47  ＳＴＩ（分離構造）
48  制御ゲート（ゲート）
49  ダミーポリゲート
50  バイポーラデバイス
53  エミッタ
54  コレクタ
55  仕切部
56  外部ベース
61  仕切部
62  外部ベース
70  バイポーラデバイス
73  外部ベース
80  バイポーラデバイス
85  第１のエミッタ
86  第２のエミッタ
87  第１のコレクタ
88  第２のコレクタ
89  共有する外部ベース
90  バイポーラデバイス
91  第１のゲート端子
92  第２のゲート端子
93  第１の仕切部
94  第２の仕切部
95  第１の外部ベース
96  第２の外部ベース
97  第１のコレクタ
98  第２のコレクタ
99  共有するエミッタ
100  バイポーラデバイス
101  外部ベース
102  外部ベース
711  第１のゲート端子
712  第１のエミッタ
713  第１のコレクタ
714  第１の仕切部
721  第２のゲート端子
722  第２のエミッタ
723  第２のコレクタ
724  第２の仕切部
【図１】
2006253686.tif 000003
【図２】
2006253686.tif 000004
【図３Ａ】
2006253686.tif 000005
【図３Ｂ】
2006253686.tif 000006
【図４】
2006253686.tif 000007
【図５】
2006253686.tif 000008
【図６】
2006253686.tif 000009
【図７】
2006253686.tif 000010
【図８】
2006253686.tif 000011
【図９】
2006253686.tif 000012
【図１０】
2006253686.tif 000013
【図１１】
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【図１２】
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【外国語明細書】
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