(57)【要約】【課題】  ワードドライバ数を削減し、該ワードドライバにおけるリーク電流を大幅に低減する。【解決手段】  ＳＲＡＭなどに設けられたワードドライバ回路１１は、たとえば、４本のワード線ＷＬ０〜ＷＬ３が１つのワードドライバ１８に接続された構成となっている。各々のワード線ＷＬ０〜ＷＬ３には、該ワード線ＷＬ０〜ＷＬ３とワードドライバを導通させるトランジスタ１５1 〜１５4 、選択されていないワード線（ＷＬ０〜ＷＬ３）をプルダウンさせるトランジスタ１６1 〜１６4 がそれぞれ接続されている。たとえば、ワード線ＷＬ０を選択する際には、アドレスのデコード信号に基づいてトランジスタ１５1 をＯＮ、トランジスタ１６1 をＯＦＦさせた後、ワードドライバ１８を駆動させてワード線ＷＬ０を選択する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
複数の揮発性メモリセルを有するメモリアレイと、前記メモリアレイにおけるワード線を選択するワードドライバ回路とを有した半導体集積回路装置であって、
前記ワードドライバ回路は、
２以上の前記ワード線が接続され、アドレスデコード回路から出力されたデコード信号に基づいて、前記２以上のワード線を選択するワードドライバと、
前記ワードドライバによって選択された前記２以上のワード線のうち、任意の１本のワード線を前記ワードドライバに接続し、前記ワードドライバが選択していない前記ワード線をプルダウンにするワード線選択制御部とを備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記ワード線選択制御部は、
前記ワード線毎に接続され、前記アドレスデコード回路から出力されたデコード信号に基づいて、前記ワードドライバによって選択された前記２以上のワード線のうち、任意の１本のワード線を前記ワードドライバに接続するワード線スイッチと、
前記ワード線毎に接続され、前記アドレスデコード回路から出力されたデコード信号に基づいて、前記ワードドライバが選択していないすべての前記ワード線をプルダウンするプルダウンスイッチとを備えたことを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記ワード線選択制御部は、
前記アドレスデコード回路から出力されたデコード信号に基づいて、前記ワード線スイッチ、および前記プルダウンスイッチを駆動制御する駆動制御信号を生成する駆動制御部を備えたことを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記駆動制御部は、
アドレスのセットアップ期間中に駆動制御信号を出力し、前記ワード線スイッチ、および前記プルダウンスイッチを駆動制御することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置における低消費電力化技術に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの半導体メモリにおけるリーク電流の低減に適用して有効な技術に関するものである。
【背景技術】
【０００２】
一般に、システムＬＳＩなどの半導体集積回路装置においては、ＳＲＡＭなどのメモリモジュールが内蔵されている。
【０００３】
ＳＲＡＭモジュールには、入力されたアドレス信号をデコード結果に基づいて、メモリアレイのワード線に選択パルス電圧を与えるワードドライバが設けられている。このワードドライバは、たとえば、１本のワード線に対して１つのワードドライバが接続されるように設けられている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、上記のような半導体集積回路装置におけるメモリモジュールでは、次のような問題点があることが本発明者により見い出された。
【０００５】
すなわち、ワードドライバはワード線に充分なパルス駆動を与えられるように、該ワードドライバを構成するＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタにおけるトランジスタサイズの定数を大きくし、駆動電流能力を向上させている。
【０００６】
また、ワードドライバは、前述したように、１本のワード線毎に対応して設けられているので、トランジスタ数が多くなり、それによって、ワードドライバのリーク電流が増大してしまい、半導体集積回路装置の低消費電力化が困難となってしまうという問題がある。
【０００７】
本発明の目的は、ワードドライバ数を削減し、該ワードドライバにおけるリーク電流を大幅に低減することにより、半導体集積回路装置の低消費電流化を実現することのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明は、複数の揮発性メモリセルを有するメモリアレイと、該メモリアレイにおけるワード線を選択するワードドライバ回路とを有した半導体集積回路装置であって、該ワードドライバ回路は、２以上のワード線が接続され、アドレスデコード回路から出力されたデコード信号に基づいて、２以上のワード線を選択するワードドライバと、該ワードドライバによって選択された２以上のワード線のうち、任意の１本のワード線をワードドライバに接続し、該ワードドライバが選択していないワード線をプルダウンにするワード線選択制御部とを備えたものである。
【００１１】
また、本願のその他の発明の概要を簡単に示す。
【００１２】
本発明の半導体集積回路装置は、前記ワード線選択制御部が、ワード線毎に接続され、アドレスデコード回路から出力されたデコード信号に基づいて、ワードドライバによって選択された２以上のワード線のうち、任意の１本のワード線をワードドライバに接続するワード線スイッチと、ワード線毎に接続され、アドレスデコード回路から出力されたデコード信号に基づいて、ワードドライバが選択していないすべてのワード線をプルダウンするプルダウンスイッチとを備えたものである。
【００１３】
また、本発明の半導体集積回路装置は、前記ワード線選択制御部が、アドレスデコード回路から出力されたデコード信号に基づいて、ワード線スイッチ、およびプルダウンスイッチを駆動制御する駆動制御信号を生成する駆動制御部を備えたものである。
【００１４】
さらに、本発明の半導体集積回路装置は、前記駆動制御部が、アドレスのセットアップ期間中に駆動制御信号を出力し、ワード線スイッチ、およびプルダウンスイッチを駆動制御するものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
（１）ワードドライバ回路に設けられたワードドライバ数を削減することができるので、リーク電流を大幅に低減することができる。
【００１７】
（２）上記（１）により、半導体集積回路装置の消費電流を小さくすることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
図１は、本発明の一実施の形態による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置に設けられたＳＲＡＭモジュールのブロック図、図３は、図２のＳＲＡＭモジュールに設けられたワードドライバ回路の一部を示す説明図、図４は、ワードドライバの動作状態の説明図、図５は、図４に続くワードドライバの動作状態の説明図、図６は、図４、および図５におけるワードドライバ回路における各信号のタイミングチャートである。
【００２０】
本実施の形態において、半導体集積回路装置１は、たとえば、シングルチップマイクロコンピュータからなる。半導体集積回路装置１は、図１に示すように、周辺回路２、バスコントローラ３、ＣＰＵ（中央処理装置）４、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）５、Ｉ／Ｏ６、ＳＲＡＭコントローラ７、およびＳＲＡＭモジュール８などから構成されている。
【００２１】
周辺回路２は、Ａ／Ｄ（Ａｎｌｏｇ／Ｄｉｇｉｔａｌ）変換器、シリアルコミュニケーションインタフェース 、ウォッチドッグタイマ、ならびにタイマパルスユニットなどの各種機能モジュールによって構成されている。
【００２２】
Ａ／Ｄ変換器は、外部端子から入力されたアナログ信号をデジタル信号に変換する。シリアルコミュニケーションインタフェースは、外部デバイスとのシリアルデータ通信を行うインタフェースである。
【００２３】
ウォッチドッグタイマは、半導体集積回路装置１の暴走などの監視を行う。タイマパルスユニットは、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）波形を出力することのできるタイマである。
【００２４】
バスコントローラ３は、半導体集積回路装置１内外のアドレスバスやデータバスの制御を行う。ＣＰＵ４は、半導体集積回路装置１におけるすべての制御を司る。ＲＯＭ５は、読み出し専用の不揮発性メモリであり、プログラムや各種データなどが格納されている。
【００２５】
Ｉ／Ｏ６は、たとえば、入出力バッファからなり、外部接続されるデバイスとのインタフェースとして設けられる。ＳＲＡＭコントローラ７は、ＳＲＡＭモジュール８の書き込み／読み出し／消去などの動作制御を行う。
【００２６】
ＳＲＡＭモジュール８は、ＳＲＡＭコントローラ７からの指示に応じてデータの書き込み／読み出しや消去などを行う。
【００２７】
そして、これら周辺回路２、バスコントローラ３、ＣＰＵ４、ＲＯＭ５、Ｉ／Ｏ６、ＳＲＡＭコントローラ７、ならびにＳＲＡＭモジュール８は、内部のバスＢを介して相互に接続されている。
【００２８】
図２は、ＳＲＡＭモジュール８の構成を示すブロック図である。
【００２９】
ＳＲＡＭモジュール８は、制御回路９、アドレスデコーダ／ラッチ回路（アドレスデコード回路）１０、ワードドライバ回路１１、Ｉ／Ｏ部１２、カラムドライバ回路１３、ならびにメモリアレイ１４などから構成されている。
【００３０】
制御回路９には、アドレス信号やコマンド信号などが入力される。制御回路９は、入力されたコマンド信号をデコードしてデータのやりとりなどを制御する制御信号を出力する。
【００３１】
アドレスデコーダ／ラッチ回路１０は、入力されたアドレス信号をラッチしてデコードを行い、そのデコード結果をワードドライバ回路１１およびカラムドライバ回路１３にそれぞれ出力する。
【００３２】
ワードドライバ回路１１は、アドレスデコーダ／ラッチ回路１０から出力されたデコード信号に基づいてメモリアレイ１４におけるロウ（行）方向のワード線を選択する。カラムドライバ回路１３は、アドレスデコーダ／ラッチ回路１０から出力されたデコード信号に基づいてメモリアレイ１４におけるカラム（列）方向のビット線を選択する。
【００３３】
Ｉ／Ｏ部１２は、入力バッファ、出力バッファ、ならびにセンスアンプなどからなる。入力バッファは、入力データを所定のタイミングによって取り込み、出力バッファは、出力データを一時的に保管する。センスアンプは、メモリセル（揮発性メモリセル）のセル読み出し信号を増幅する。メモリアレイ１４は、記憶の最小単位であるメモリセルが規則正しくアレイ状に並べられている。
【００３４】
図３は、ワードドライバ回路１１における一部の回路構成を示す説明図である。
【００３５】
ワードドライバ回路１１は、メモリアレイ１４（図２）における任意の本数のワード線をマルチプレクサ化して１本のワード線を選択する構成となっている。なお、図３では、たとえば、４本のワード線ＷＬ０〜ＷＬ３をマルチプレクサ化する場合について示しており、それら４本のワード線ＷＬ０〜ＷＬ３に注目したワードドライバ回路１１の構成を示している。また、マルチプレクサ化するワード線の本数は、図３に示した４本以外でもよく、２本（４本、８本、１６本・・・）以上であればよい。
【００３６】
ワードドライバ回路１１は、ワード線選択用のトランジスタ（ワード線選択制御部、ワード線スイッチ）１５1 〜１５4 、プルダウン用のトランジスタ（ワード線選択制御部、プルダウンスイッチ）１６1 〜１６4 、トランジスタ用ドライバ（ワード線選択制御部、駆動制御部）１７、およびワードドライバ１８から構成されている。
【００３７】
トランジスタ１５1 〜１５4 はＰチャネルＭＯＳからなり、該トランジスタ１５1 〜１５4 の一方の接続部がワード線ＷＬ０〜ＷＬ３にそれぞれ接続されており、トランジスタ１５1 〜１５4 の他方の接続部がワードドライバ１８の出力部にそれぞれ接続されている。
【００３８】
トランジスタ１６1 〜１６4 はＮチャネルＭＯＳからなり、ワード線ＷＬ０〜ＷＬ３と基準電位ＶＳＳとの間にそれぞれ直列接続されている。
【００３９】
トランジスタ用ドライバ１７は、インバータＩｖ１〜Ｉｖ４から構成されている。インバータＩｖ１〜Ｉｖ４の入力部には、アドレスデコーダ／ラッチ回路１０から出力されるデコード信号ＸＢ０〜ＸＢ３が入力されるようにそれぞれ接続されている。
【００４０】
また、インバータＩｖ１の出力部には、トランジスタ１５1 ，１６1 のゲートがそれぞれ接続されている。同様に、インバータＩｖ２〜Ｉｖ４の出力部にも、トランジスタ１５2 〜１５4 ，１６2 〜１６4 のゲートがそれぞれ接続されている。
【００４１】
トランジスタ用ドライバ１７は、アドレスデコーダ／ラッチ回路１０から出力されるデコード信号ＸＢ０〜ＸＢ３に基づいて、トランジスタ１５1 〜１５4 ，１６1 〜１６4 をそれぞれ駆動する。
【００４２】
トランジスタ１５1 〜１５4 は、トランジスタ用ドライバ１７の駆動信号に基づいて、ワード線ＷＬ０〜ＷＬ３をそれぞれ選択する。トランジスタ１６1 〜１６4 は、トランジスタ用ドライバ１７の駆動信号に基づいて、ワード線ＷＬ０〜ＷＬ３をそれぞれプルダウンする。
【００４３】
ワードドライバ１８は、ＰチャネルＭＯＳのトランジスタＴ１とＮチャネルＭＯＳのトランジスタＴ２とから構成されている。トランジスタＴ１とトランジスタＴ２とは、電源電圧ＶＤＤと基準電位ＶＳＳとの間に直列接続された構成となっている。
【００４４】
トランジスタＴ１，Ｔ２のゲートには、アドレスデコーダ／ラッチ回路１０から出力されるデコード信号ＸＡ０が入力されるように接続されている。ワードドライバ１８は、デコード信号ＸＡ０に基づいて、ワード線ＷＬ０〜ＷＬ３を選択する。
【００４５】
次に、本実施の形態によるワードドライバ回路１１の動作について、図４、図５のワードドライバの動作状態の説明図、ならびに図６のタイミングチャートを用いて説明する。
【００４６】
図４、図５では、複数のワード線ＷＬ０〜ＷＬｎのうち、ワード線数ＷＬ０〜ＷＬ１５に接続されたワードドライバ回路１１の構成を示しており、図４は、スタンバイ状態（クロック信号ＣＬＫが供給されていない状態）を示し、図５は、ワード線ＷＬ０〜ＷＬｎのうち、ワード線ＷＬ２がワードドライバ回路１１によって選択された状態を示した説明図である。
【００４７】
また、図４、図５に示すワードドライバ回路１１においては、ワード線ＷＬ０〜ＷＬｎにそれぞれ接続されるワードドライバ１８と、デコード信号ＸＢ２が出力されるインバータＩｖ３に接続されているトランジスタ１５3 ，１６3 のみを示しており、その他のトランジスタ１５1 ，１５2 ，１５4 ，１６1 ，１６2 ，１６4 は省略している。
【００４８】
この場合、複数のワード線ＷＬ０〜ＷＬ１５は、ワードドライバ回路１１によって、４本毎（ワード線ＷＬ０〜ＷＬ３，ＷＬ４〜ＷＬ７，ＷＬ８〜ＷＬ１１，ＷＬ１２〜ＷＬ１５）にそれぞれ接続されてマルチプレクサ化させている。そして、各々のワードドライバ１８には、デコード信号ＸＡ０〜ＸＡ３がそれぞれ入力される。
【００４９】
また、図６は、ワードドライバ回路１１がスタンバイ状態からワード線ＷＬ２を選択する際の各部信号のタイミングチャートである。
【００５０】
この図６においては、上方から下方にかけて、ＳＲＡＭモジュール８に供給されるクロック信号ＣＬＫ、ＳＲＡＭモジュール８に入力されるアドレス信号ＡＤＤ、インバータＩｖ３から出力されるデコード信号ＸＢ２の反転信号であるデコード信号／ＸＢ２、ワードドライバ１８から出力される選択信号／ＸＡ０（Ｈｉ信号）、ならびに選択されるワード線ＷＬ２における各信号のタイミングをそれぞれ示している。
【００５１】
まず、スタンバイ状態では、いずれかのデコード信号ＸＢ０〜ＸＢ３がＨｉ信号出力となっており、トランジスタ（１５１  〜１５４  ，１６１  〜１６４  ）に接続されたワード線が導通状態となるが、クロック信号CLKが非活性のため、ワードドライバ１８がＬｏ信号出力であるので、該ワード線をプルダウン状態にすることができる。
【００５２】
その後、真のアドレス信号ＡＤＤがＳＲＡＭモジュール８に入力されると、アドレスのセットアップ期間中にアドレスデコーダ／ラッチ回路１０からアクティブとなったデコード信号ＸＢ２（Ｈｉ信号）が出力される。
【００５３】
このデコード信号ＸＢ２は、インバータＩｖ３によって反転され、Ｌｏ信号のデコード信号／ＸＢ２として、トランジスタ１５3 ，１６3 のゲートにそれぞれ入力される。このデコード信号／ＸＢ２によって、トランジスタ１６3 がＯＦＦとなり、トランジスタ１５3 がＯＮすることにより、ワード線ＷＬ２がワードドライバ１８と導通状態となる。
【００５４】
ここで、前述したようにアドレスのセットアップ期間中に前もってデコード信号ＸＢ２を取り込むことにより、トランジスタ用ドライバ１７のインバータＩｖ１〜Ｉｖ４を構成するトランジスタは、トランジスタ１５１  〜１５４  ，１６１  〜１６４  を駆動する程度にできるだけ小さなトランジスタサイズとなるように設計を行うことができる。
【００５５】
続いて、クロック信号ＣＬＫがＬｏレベルからＨｉレベルに遷移すると、該クロック信号ＣＬＫに同期してデコード信号ＸＡ０がワードドライバ１８に入力される。
【００５６】
ワードドライバ１８は、デコード信号ＸＡ０を受けて選択信号／ＸＡ０を出力する。これによって、ワード線ＷＬ２が選択される。
【００５７】
また、トランジスタ１５3 ，１６3 に接続されている他のワード線ＷＬ６，ＷＬ１０，ＷＬ１４においては、ワードドライバ１８がＬｏ信号出力のままであるので、これらワード線ＷＬ６，ＷＬ１０，ＷＬ１４はプルダウン状態を維持している。
【００５８】
それにより、本実施の形態によれば、ワードドライバ１８の数をワード線数よりも大幅に少なくすることができ、該ワードドライバ１８のリーク電流を低減し、低消費電流化を実現することができる。
【００５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６０】
たとえば、前記実施の形態では、半導体集積回路装置に設けられたＳＲＡＭモジュールについて記載したが、本発明は、ＳＲＡＭモジュールだけでなく、ＳＲＡＭ単体の半導体メモリなどに適用することが可能である。
【産業上の利用可能性】
【００６１】
本発明は、ＳＲＡＭなどの半導体メモリに設けられたワードドライバにおけるリーク電流の低減化技術に適している。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施の形態による半導体集積回路装置のブロック図である。
【図２】図１の半導体集積回路装置に設けられたＳＲＡＭモジュールのブロック図である。
【図３】図２のＳＲＡＭモジュールに設けられたワードドライバ回路の一部を示す説明図である。
【図４】ワードドライバの動作状態の説明図である。
【図５】図４に続くワードドライバの動作状態の説明図である。
【図６】図４、および図５におけるワードドライバ回路における各信号のタイミングチャートである。
【符号の説明】
【００６３】
１  半導体集積回路装置
２  周辺回路
３    バスコントローラ
４  ＣＰＵ
５  ＲＯＭ
６  Ｉ／Ｏ
７  ＳＲＡＭコントローラ
８  ＳＲＡＭモジュール
９  制御回路
１０  アドレスデコーダ／ラッチ回路（アドレスデコード回路）
１１  ワードドライバ回路
１２  Ｉ／Ｏ部
１３  カラムドライバ回路
１４  メモリアレイ
１５1 〜１５4   トランジスタ（ワード線選択制御部、ワード線スイッチ）
１６1 〜１６4   トランジスタ（ワード線選択制御部、プルダウンスイッチ）
１７  トランジスタ用ドライバ（ワード線選択制御部、駆動制御部）
１８  ワードドライバ
Ｉｖ１〜Ｉｖ４  インバータ
Ｔ１，Ｔ２  トランジスタ
ＷＬ０〜ＷＬ１５  ワード線
ＸＡ０，ＸＢ０〜ＸＢ３  デコード信号
／ＸＢ２  デコード信号
／ＸＡ０  選択信号
ＶＤＤ  電源電圧
ＶＳＳ  基準電位
ＣＬＫ  クロック信号
ＡＤＤ  アドレス信号
【図１】
2006164474.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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