(57)【要約】【課題】安定したクロック発生動作、高精度で低消費電力を実現しＤＬＬを備えたダイナミック型半導体記憶装置等を提供する。【解決手段】第１クロック信号を遅延回路で遅延させた第２クロック信号を形成する。上記第２クロック信号により形成された第３クロック信号と上記第１クロック信号とを位相比較して形成した制御信号に基づいて上記第１クロック信号の位相と上記第３クロック信号の位相が一致するように上記遅延回路を制御する。上記第２クロック信号に応答するメモリ回路を含む内部回路を設ける。第１リードから第１電位の第１電源電位を第１供給部に供給する。第２リードから第１電位の第２電源電位を第２供給部に供給する。上記内部回路は上記第１供給部からの上記第１電位を受け、上記遅延回路は上記第２供給部からの上記第１電位を受ける。【選択図】図２０
2006164513.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶回路装置であって、  
第１クロック信号を受け、上記第１クロック信号を所定の遅延時間遅延させた第２クロック信号を出力する遅延回路と、上記第２クロック信号に基づいて形成された第３クロック信号と上記第１クロック信号とを位相比較し制御信号を出力する位相比較回路と、上記制御信号に基づいて上記第１クロック信号の位相と上記第３クロック信号の位相が一致するように上記遅延回路を制御する制御回路とを含むクロック発生回路と、  
上記第２クロック信号に応答し、複数のワード線と、複数対の相補ビット線対と、上記複数のワード線及び複数の相補ビット線対に接続される記憶情報の保持動作が必要な複数のメモリセルと、上記複数の相補ビット線対の夫々に接続され上記複数の相補ビット線対に現れる信号を増幅するセンスアンプとを含む内部回路と、  
上記半導体記憶回路装置の外部から第１電位とされる第１電源電位を供給される第１リードと、  
上記第１リードに供給された上記第１電源電位を受ける第１供給部と、  
上記半導体記憶回路装置の外部から第１電位とされる第２電源電位を供給され、かつ上記第１リードとは異なる第２リードと、  
上記第２リードに供給された上記第２電源電位を受ける第２供給部とを有し、  
上記内部回路は、上記第１供給部から供給される上記第１電位を受け、  
上記遅延回路は、上記第２供給部から供給される上記第１電位を受けるものであることを特徴とする半導体記憶回路装置。
【請求項２】
請求項１において、  
上記半導体記憶回路装置は更に  
上記半導体記憶回路装置の外部から第２電位とされる第３電源電位を供給される第３リードと、  
上記第３リードに供給された上記第２電源電位を受ける第３供給部と、  
上記半導体記憶回路装置の外部から第２電位とされる第４電源電位を供給され、かつ上記第３リードとは異なる第４リードと、  
上記第４リードに供給された上記第２電源電位を受ける第４供給部とを有し、  
上記内部回路は、上記第３供給部から供給される上記第２電位を受け、  
上記遅延回路は、上記第４供給部から供給される上記第２電位を受けるものであることを特徴とする半導体記憶回路装置。
【請求項３】
請求項２において、  
上記遅延回路を構成する素子形成領域は、上記内部回路、上記位相比較回路及び上記制御回路とを構成する素子形成領域とは分離されてなること特徴とする半導体記憶回路装置。
【請求項４】
請求項２において、  
上記クロック発生回路は入力信号を受ける入力回路及び出力信号を送出する出力回路を備え、  
上記入力回路及び出力回路は、上記第２供給部より上記第１電位が供給され、上記第４供給部より上記第２電位が供給されるものであることを特徴とする半導体記憶回路装置。
【請求項５】
半導体記憶回路装置であって、  
第１クロック信号を受け、上記第１クロック信号を所定の遅延時間遅延させた第２クロック信号を出力する遅延回路と、上記第２クロック信号に基づいて形成された第３クロック信号と上記第１クロック信号とを位相比較し制御信号を出力する位相比較回路と、上記制御信号に基づいて上記第１クロック信号の位相と上記第３クロック信号の位相が一致するように上記遅延回路を制御する制御回路とを含むクロック発生回路と、  
上記第２クロック信号に応答し、複数からなるダイナミック型メモリセルが接続されてなる複数のワード線及び複数の対の相補ビット線対と、上記相補ビット線対の信号をそれぞれ増幅するセンスアンプとを含む内部回路と、  
上記半導体記憶回路装置の外部と電気的に接続可能な第１端子を含み、上記半導体記憶回路装置の外部から第１電位とされる第１電源電位を供給される第１供給部と、  
上記半導体記憶回路装置の外部と電気的に接続可能かつ上記第１端子とは異なるな第２端子を含み、上記半導体記憶回路装置の外部から第１電位とされる第２電源電位を供給される第２供給部とを有し、  
上記内部回路は、上記第１供給部から供給される上記第１電位を受け、  
上記遅延回路は、上記第２供給部から供給される上記第１電位を受けるものであることを特徴とする半導体記憶回路装置。
【請求項６】
請求項５において、  
上記半導体記憶回路装置は更に  
上記半導体記憶回路装置の外部と電気的に接続可能な第３端子を含み、上記半導体記憶回路装置の外部から第２電位とされる第３電源電位を供給される第３供給部と、  
上記半導体記憶回路装置の外部と電気的に接続可能かつ上記第３端子とは異なるな第４端子を含み、上記半導体記憶回路装置の外部から第２電位とされる第４電源電位を供給される第４供給部とを有し、  
上記内部回路は、上記第３供給部から供給される上記第２電位を受け、  
上記遅延回路は、上記第４供給部から供給される上記第２電位を受けるものであることを特徴とする半導体記憶回路装置。
【請求項７】
請求項６において、  
上記遅延回路を構成する素子形成領域は、上記内部回路、上記位相比較回路及び上記制御回路とを構成する素子形成領域とは分離されてなること特徴とする半導体記憶回路装置。
【請求項８】
請求項６において、  
上記クロック発生回路は入力信号を受ける入力回路及び出力信号を送出する出力回路を備え、  
上記入力回路及び出力回路は、上記第２供給部より上記第１電位が供給され、上記第４供給部より上記第２電位が供給されるものであることを特徴とする半導体記憶回路装置。
【請求項９】
半導体集積回路装置であって、  
第１クロック信号を受け、上記第１クロック信号を所定の遅延時間遅延させた第２クロック信号を出力する遅延回路と、上記第２クロック信号に基づいて形成された第３クロック信号と上記第１クロック信号とを位相比較し制御信号を出力する位相比較回路と、上記制御信号に基づいて上記第１クロック信号の位相と上記第３クロック信号の位相が一致するように上記遅延回路を制御する制御回路とを含むクロック発生回路と、  
上記第２クロック信号に応答する内部回路と、  
上記半導体記憶回路装置の外部と電気的に接続可能な第１端子を含み、上記半導体記憶回路装置の外部から第１電位とされる第１電源電位を供給される第１供給部と、  
上記半導体記憶回路装置の外部と電気的に接続可能かつ上記第１端子とは異なるな第２端子を含み、上記半導体記憶回路装置の外部から第１電位とされる第２電源電位を供給される第２供給部とを有し、  
上記内部回路は、上記第１供給部から供給される上記第１電位を受け、  
上記遅延回路は、上記第２供給部から供給される上記第１電位を受けるものであることを特徴とする半導体集積回路装置。
【請求項１０】
請求項９において、  
上記内部回路は、複数のワード線と、複数の相補ビット線対と、上記複数のワード線と上記複数の相補ビット線対に接続される複数のメモリセルと、上記複数の相補ビット線対に接続され上記相補ビット線対の信号を増幅するセンスアンプとを含む事を特徴とする半導体集積回路装置。
【請求項１１】
請求項１０において、  
上記半導体集積回路装置は更に  
上記半導体集積回路装置の外部と電気的に接続可能な第３端子を含み、上記半導体記憶回路装置の外部から第２電位とされる第３電源電位を供給される第３供給部と、  
上記半導体記憶回路装置の外部と電気的に接続可能かつ上記第３端子とは異なるな第４端子を含み、上記半導体記憶回路装置の外部から第２電位とされる第４電源電位を供給される第４供給部とを有し、  
上記内部回路は、上記第３供給部から供給される上記第２電位を受け、  
上記遅延回路は、上記第４供給部から供給される上記第２電位を受けるものであることを特徴とする半導体集積回路装置。
【請求項１２】
請求項１０において、  
上記遅延回路を構成する素子形成領域は、上記内部回路、上記位相比較回路及び上記制御回路とを構成する素子形成領域とは分離されてなること特徴とする半導体集積回路装置。
【請求項１３】
請求項１１において、  
上記クロック発生回路は入力信号を受ける入力回路及び出力信号を送出する出力回路を備え、  
上記入力回路及び出力回路は、上記第２供給部より上記第１電位が供給され、上記第４供給部より上記第２電位が供給されるものであることを特徴とする半導体記憶回路装置。
【請求項１４】
半導体記憶回路装置であって、  
第１クロック信号を受け、上記第１クロック信号を所定の遅延時間遅延させた第２クロック信号を出力する遅延回路と、上記第２クロック信号に基づいて形成された第３クロック信号と上記第１クロック信号とを位相比較し制御信号を出力する位相比較回路と、上記制御信号に基づいて上記第１クロック信号の位相と上記第３クロック信号の位相が一致するように上記遅延回路を制御する制御回路とを含むクロック発生回路と、  
上記第２クロック信号に応答し、複数からなるダイナミック型メモリセルが接続されてなる複数のワード線及び複数の対の相補ビット線対と、上記相補ビット線対の信号をそれぞれ増幅するセンスアンプとを含む内部回路と、  
第１電源電位を供給する第１供給部と、  
上記第１電源電位と異なる第２電源電位を供給する第２供給部とからなる半導体チップと、  
上記半導体記憶回路装置の外部と電気的に接続可能で、上記半導体記憶回路装置の外部から第１電位とされる上記第１電源電位を上記第１供給部に供給する第１端子と、  
上記半導体記憶回路装置の外部と電気的に接続可能で、上記半導体記憶回路装置の外部から第１電位とされる上記第２電源電位を上記第２供給部に供給する上記第１端子は異なる第２端子とを有し、  
上記内部回路は、上記第１供給部から供給される上記第１電源電位を受け、  
上記遅延回路は、上記第２供給部から供給される上記第２電源電位を受けるものであることを特徴とする半導体記憶回路装置。
【請求項１５】
請求項１４において、  
上記半導体チップは更に  
第３電源電位を供給する第３供給部と、  
上記第３電源電位と異なる第４電源電位を供給する第４供給部と、  
上記半導体記憶回路装置の外部と電気的に接続可能で、上記半導体記憶回路装置の外部から第２電位とされる上記第３電源電位を上記第３供給部に供給する第３端子と、  
上記半導体記憶回路装置の外部と電気的に接続可能で、上記半導体記憶回路装置の外部から第２電位とされる上記第４電源電位を上記第４供給部に供給する上記第３端子は異なる第４端子とを有し、  
上記内部回路は、上記第３供給部から供給される上記第２電源電位を受け、  
上記遅延回路は、上記第４供給部から供給される上記第２電源電位を受けるものであることを特徴とする半導体記憶回路装置。
【請求項１６】
請求項１５において、  
上記第１供給部と第１端子の間の電気的接続と、上記第２供給部と第２端子の間の電気的接続と、上記第３供給部と第３端子の間の電気的接続と、上記第４供給部と第４端子の間の電気的接続とは夫々ワイヤを介してなされることを特徴とする半導体記憶回路装置。
【請求項１７】
請求項１５において、  
上記遅延回路を構成する素子形成領域は、上記内部回路、上記位相比較回路及び上記制御回路とを構成する素子形成領域とは分離されてなること特徴とする半導体記憶回路装置。
【請求項１８】
請求項１５において、  
上記クロック発生回路は入力信号を受ける入力回路及び出力信号を送出する出力回路を備え、  
上記入力回路及び出力回路は、上記第２供給部より上記第１電位が供給され、上記第４供給部より上記第２電位が供給されるものであることを特徴とする半導体記憶回路装置。
【請求項１９】
半導体記憶回路装置であって、  
第１クロック信号を受け、上記第１クロック信号を所定の遅延時間遅延させた第２クロック信号を出力する遅延回路と、上記第２クロック信号に基づいて形成された第３クロック信号と上記第１クロック信号とを位相比較し制御信号を出力する位相比較回路と、上記制御信号に基づいて上記第１クロック信号の位相と上記第３クロック信号の位相が一致するように上記遅延回路を制御する制御回路とを含むクロック発生回路と、  
上記第２クロック信号に応答し、複数からなるダイナミック型メモリセルが接続されてなる複数のワード線及び複数の対の相補ビット線対と、上記相補ビット線対の信号をそれぞれ増幅するセンスアンプとを含む内部回路と、  
第１電源電位を供給する第１供給部と、  
上記第１電源電位と異なる第２電源電位を供給する第２供給部と、  
第３電源電位を供給する第３供給部と、  
上記第３電源電位と異なる第４電源電位を供給する第４供給部とからなる半導体チップと、  
上記半導体記憶回路装置の外部と電気的に接続可能で、上記半導体記憶回路装置の外部から第１電位とされる上記第１電源電位を上記第１供給部に供給する第１端子と、  
上記半導体記憶回路装置の外部と電気的に接続可能で、上記半導体記憶回路装置の外部から第１電位とされる上記第２電源電位を上記第２供給部に供給する上記第１端子は異なる第２端子と、  
上記半導体記憶回路装置の外部と電気的に接続可能で、上記半導体記憶回路装置の外部から第２電位とされる上記第３電源電位を上記第３供給部に供給する第３端子と、  
上記半導体記憶回路装置の外部と電気的に接続可能で、上記半導体記憶回路装置の外部から第２電位とされる上記第４電源電位を上記第４供給部に供給する上記第３端子は異なる第４端子とを有し、  
上記内部回路は、上記第１供給部から供給される上記第１電源電位と上記第３供給部から供給される上記第２電源電位とを受け、  
上記遅延回路は、上記第２供給部から供給される上記第１電源電位と上記第４供給部から供給される上記第２電源電位とを受けるものであることを特徴とする半導体記憶回路装置。
【請求項２０】
請求項１９において、  
上記第１供給部と第１端子の間の電気的接続と、上記第２供給部と第２端子の間の電気的接続と、上記第３供給部と第３端子の間の電気的接続と、上記第４供給部と第４端子の間の電気的接続とは夫々ワイヤを介してなされることを特徴とする半導体記憶回路装置。
【請求項２１】
請求項１９において、  
上記遅延回路を構成する素子形成領域は、上記内部回路、上記位相比較回路及び上記制御回路とを構成する素子形成領域とは分離されてなること特徴とする半導体記憶回路装置。
【請求項２２】
請求項１９において、  
上記クロック発生回路は、入力信号を受ける入力回路及び出力信号を送出する出力回路を備え、  
上記入力回路及び出力回路は、上記第２供給部より上記第１電位が供給され、上記第４供給部より上記第２電位が供給されるものであることを特徴とする半導体記憶回路装置。
【請求項２３】
ＤＬＬ回路を含みクロック信号を生成するクロック発生回路と、上記クロック信号によって動作を制御される内部回路とを有する半導体チップを含むダイナミック型半導体記憶装置であって、  
上記半導体チップは、      
上記クロック発生回路と結合され、第１の電源電位を上記クロック発生回路へ供給する為の第１電源パッドと、      
上記クロック発生回路と結合され、上記第１電源電位より低い電位を有する第２電源電位を上記クロック発生回路へ供給する為の第２電源パッドと、      
上記内部回路と結合され、上記第３の電源電位を上記内部回路へ供給する為の複数の第３電源パッドと、      
上記内部回路と結合され、上記第３電源電位より低い電位を有する第４電源電位を上記内部回路へ供給する為の複数の第４電源パッドとを有し、  
上記ダイナミック型半導体記憶装置は、      
上記第１電源パッドへ結合される第１端子と、      
上記第２電源パッドへ結合される第２端子と、      
上記複数の第３電源パッドへ結合され第１端子とは異なる複数の第３端子と、      
上記複数の第４電源パッドへ結合され第２端子とは異なる複数の第４端子とを有することを特徴とするダイナミック型半導体記憶装置。
【請求項２４】
請求項２３において、  
上記内部回路は、      
複数のワード線と      
複数のデータ線と      
上記複数のワード線及び上記複数のデータ線に結合された複数のダイナミック型メモリセルと、      
上記複数のデータ線に夫々結合された複数のセンスアンプと、      
上記複数のセンスアンプの出力に結合されたデータ出力回路とを有し、      
上記データ出力回路は、上記クロック発生回路から発生された上記クロック信号の立ち上がりおよび立ち下がりの両方に同期して、上記ダイナミック型メモリセルから読み出された信号を上記ダイナミック型半導体記憶装置の外部へ出力することを特徴とするダイナミック型半導体記憶装置。
【請求項２５】
請求項２４において、  
上記内部回路は、さらに、      
上記データ出力回路からのデータ出力に同期して、データストローブ信号を発生するためのストローブ信号出力回路を有し、      
上記ストローブ信号出力回路は、上記クロック発生回路から発生された上記クロック信号に応答して動作することを特徴とするダイナミック型半導体記憶装置。
【請求項２６】
請求項２３において、  
上記クロック発生回路は、      
第１クロック信号を受け、上記第１クロック信号を所定の遅延時間遅延させた第２クロック信号を出力する遅延回路と、      
上記第２クロック信号に基づいて形成された第３クロック信号と上記第１クロック信号とを位相比較し制御信号を出力する位相比較回路と、      
上記制御信号に基づいて上記第１クロック信号の位相と上記第３クロック信号の位相が一致するように上記遅延回路を制御する制御回路とを有し、  
上記内部回路は、上記第２クロック信号によってその動作を制御され、  
上記遅延回路は、上記第１電源パッドおよび上記第２電源パッドに結合されることを特徴とするダイナミック型半導体記憶装置。
【請求項２７】
請求項２６において、  
上記第１および第３電源電位はほぼ等しい電位とされ、上記第２よび第４電源電位はほぼ等しい電位とされることを特徴とするダイナミック型半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ダイナミック型半導体記憶装置、ダブル・データ・レート・シンクロナス
・ダイナミック型ランダム・アクセス・メモリ、半導体記憶回路装置及び半導体集積回路
装置に関し、外部端子から供給されるクロック信号に対応したクロック信号を発生させる
クロック発生回路を備えた半導体集積回路装置、主にシンクロナスのダイナミック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）に利用して有効な技術に関するものである。
【背景技術】
【０００２】
外部端子から供給されたクロック信号で動作するデジタル回路を備えた半導体集積回路
装置において、上記外部端子から供給されるクロック信号と、内部回路に供給されるクロ
ック信号との遅延によるタイミングマージンの劣化を防止し、上記クロック信号の高周波
数化を実現するために、上記外部端子から供給されるクロック信号と内部クロック信号と
の同期化を図る回路として、ＤＬＬ( Delay Locked Loop ）が知られている。このＤＬＬ
は、遅延量を変化する可変遅延回路と、遅延量を制御する制御回路から構成される。ＤＬ
Ｌに関しては、例えば特開平０８−１３０４６４号公報がある。
【特許文献１】特開平０８−１３０４６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記ＤＬＬの可変遅延回路には、回路の段数を切り替えることにより遅延量を変化する
デジタル可変遅延回路と、遅延素子の駆動電流や負荷を変化させることにより遅延量を変
化するアナログ可変遅延回路が考えられる。また、上記アナログ可変遅延回路を使用する
アナログＤＬＬの遅延量を制御する回路として、デジタル制御を行うデジタル方式と、チ
ャージポンプなどを使用するアナログ方式が考えられる。各組み合わせによるＤＬＬの性
能はおおよそ以下のような傾向になる。
【０００４】
(1) デジタル制御デジタルＤＬＬ: 消費電力大    精度粗  ロックインサイクル短
ノイズ耐性中
(2) デジタル制御アナログＤＬＬ: 消費電力大    精度細  ロックインサイクル短
ノイズ耐性中
(3) アナログ制御アナログＤＬＬ: 消費電力小    精度細  ロックインサイクル長
ノイズ耐性悪
【０００５】
上記３種類のＤＬＬにはおおよそ上記のような特徴があり、消費電力と精度の性能を追
っていくとアナログ制御アナログＤＬＬということになる。しかし、アナログ制御ＤＬＬ
にはロックインサイクルが長く、ノイズ耐性も相対的に悪いという問題がある。ただし、
デジタル制御ＤＬＬにおいても、可変遅延回路はノイズによる変動を受けるものであるの
でノイズ耐性が格別に良いというわけではなくそれを改善することは有益である。アナロ
グ制御では制御回路もノイズの影響を受けるのでデジタル制御に比べてノイズ耐性に劣る
と推測される。
【０００６】
今後、シンクロナスＤＲＡＭ（ダイナミック型ランダム・アクセス・メモリ）を代表と
するように、外部端子から供給されるクロック信号で内部のデジタル回路の動作が行われ
る半導体集積回路装置においては、バンド幅つまりデータの入出力動作の高速化が求めら
れるようになるため、上記のいずれの方式を採用するＤＬＬに対しても精度とノイズ耐性
およびロックインサイクルについて改善する余地がある。
【０００７】
この発明の目的は、安定したクロック発生動作、高精度で低消費電力を実現しＤＬＬを
備えたダイナミック型半導体記憶装置、ダブル・データ・レート・シンクロナス・ダイナ
ミック型ランダム・アクセス・メモリ、半導体記憶回路装置及び半導体集積回路装置を提
供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の
記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的な１つの概要を簡単に説明すれば、下記の通
りである。すなわち、クロック発生回路は、第１クロック信号を受け、上記第１クロック信号を所定の遅延時間遅延させた第２クロック信号を出力する遅延回路と、上記第２クロック信号に基づいて形成された第３クロック信号と上記第１クロック信号とを位相比較し制御信号を出力する位相比較回路と、上記制御信号に基づいて上記第１クロック信号の位相と上記第３クロック信号の位相が一致するように上記遅延回路を制御する制御回路とを含む。内部回路は、上記第２クロック信号に応答し、複数のワード線と、複数対の相補ビット線対と、上記複数のワード線及び複数の相補ビット線対に接続される記憶情報の保持動作が必要な複数のメモリセルと、上記複数の相補ビット線対の夫々に接続され上記複数の相補ビット線対に現れる信号を増幅するセンスアンプとを含む。上記半導体記憶回路装置の外部から第１電位とされる第１電源電位を供給される第１リードと、上記第１リードに供給された上記第１電源電位を受ける第１供給部と、上記半導体記憶回路装置の外部から第１電位とされる第２電源電位を供給され、かつ上記第１リードとは異なる第２リードと、上記第２リードに供給された上記第２電源電位を受ける第２供給部とを有する。上記内部回路は、上記第１供給部から供給される上記第１電位を受け、上記遅延回路は、上記第２供給部から供給される上記第１電位を受ける。
【発明の効果】
【０００９】
安定したクロック発生動作及び高精度のＤＬＬを得ることができる。
【発明を実施するための最良の形態】
【００１０】
図１には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略レイアウト図
が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術によって、
単結晶シリコンのような１個の半導体基板上において形成される。同図の各回路は、上記
半導体基板上での幾何学的な配置にほぼ合わせて描かれている。この実施例では、メモリ
セルアレイ（Memoey Cell Array)１は、前記同様に全体として４個に分けられて、メモリ
バンク（Ｂａｎｋ０〜Ｂａｎｋ３）を構成するようにされる。
【００１１】
上記チップの一方向に沿った中央部分にアドレス入力回路やデコーダ回路及び制御回路
等を含む周辺回路（Peripheral Circuits)１２、データ入力回路（Din Buffer）１０、デ
ータ出力回路（Dout Buffer)７、ＤＱＳバッファ（DQS Buffer）８及びボンディングパッ
ド列１１が設けられる。上記データ入力回路１０やデータ出力回路７等も広い意味では周
辺回路１２に含まれる。つまり、上記データ入力回路１０、データ出力回路７、ＤＱＳバ
ッファ８は、周辺回路の代表として例示的にしめされたものであると理解されたい。この
実施例では、上記のような広い意味での周辺回路は、ランダム・ロジック回路等からなる
上記各回路のレイアウトを合理的にするために、周辺回路とボンディングパッド列とが並
ぶように配置される。
【００１２】
例えば、ボンディングバット列と周辺回路とを半導体チップの一方向に沿った中央部分
に直線的に並んで配置した場合には、ボンディングパッド数が限られてしまうし、ボンデ
ィングパッドと周辺回路との接続が距離が長くなる。この実施例では、上記周辺回路とボ
ンディングパッド列とが並んで配置される。この構成では、ボンディングパッド列は、半
導体チップの一方向に沿った中心線から偏った位置に配置される。この結果、半導体チッ
プの上記一方向に沿った中央部分には、比較的大きな纏まったエリアを確保することがで
き、回路素子のレイアウト設計を行うにおいて好都合となる。つまり、本願と同じく周辺
回路とボンディングパッド列とが並んで配置させる構成でも、ボンディングパッドを中心
にして、周辺回路を左右に振り分けて配置するようにした場合に比べて高集積化や高速化
に適したものとなる。
【００１３】
この実施例のダイナミック型ＲＡＭは、後述するようなダブル・データ・レート（ＤＤ
Ｒ）シンクロナスＤＲＡＭ（ＳＤＲＡＭ）に向けられており、上記周辺回路１２には、上
記のように代表として例示的に示されているデータ出力回路７、ＤＱＳ出力回路８及びデ
ータ入力回路１０の他に以下のような各回路が含まれる。昇圧回路は、チャージポンプ回
路を利用して電源電圧ＶＤＤ以上にされた昇圧電圧ＶＰＰを形成するものであり、メモリ
セルが接続されたワード線の選択回路や、シェアードスイッチＭＯＳＦＥＴの選択回路の
動作電圧に用いられて選択レベルを決定し、その昇圧回路の動作を制御する制御回路も含
まれる。
【００１４】
ＶＤＤ／２回路は、電源電圧ＶＤＤを１／２に分圧した電圧を形成し差動回路で構成さ
れた入力バッファの参照電圧を形成する。出力制御回路は、上記データ出力回路７のＣＡ
Ｓレイテンシに対応した動作制御を行う。Ｙプリデコーダは、Ｙアドレス信号を解読して
プリデコード信号を形成する。リード／ライトバッファは、メインアンプの動作制御及び
ラントアンプの動作を行う。
【００１５】
アドレス系の入力回路には、アドレスバッファとＸアドレスラッチ回路及びＹアドレス
ラッチ回路が設けられる。Ｙクロック発生回路は、外部端子から供給されたクロック信号
を受けてＹ系の動作に対応したクロック信号を発生する。モードデコーダ／クロックバッ
ファとコマンド回路は、動作制御信号を形成する。Ｙカンウタとその制御回路が設けられ
てバートスモードでのＹ系アドレス信号を生成する。リフレッシュ制御回路はオート／セ
ルフのリフレッシュ動作を行うものであり、リフレッシュアドレスカウンタを含む。また
、ボンディングオプション回路や電源投入検出回路も設けられる。
【００１６】
上記のような複数からなる回路ブロックに沿って、ボンディングパッドがほぼ直線的に
並べられて形成される。この構成では、ボンディングパッドを挟んで、周辺回路が左右に
分離して配置されしまうものに比べて、各回路ブロックでの信号伝達径路がボディングパ
ッドを回避するために不所望に長くされることもなく、短い長さで形成することができる
から動作の高速化が可能になる。そして、１つの回路ブロックを纏まったエリアに集中し
て形成できるために、後述するような自動配線を考慮した回路素子のレイアウトを容易に
するものである。
【００１７】
この実施例では、クロック発生回路（DLL Analog) ３がほぼメモリチップの中央部に設
けられる。このクロック発生回路３は、後述するようなアナログ回路により構成され、か
かるアナログ回路に対して入力信号や制御信号を供給する回路や、内部クロック信号を出
力させるデジタル回路４が設けられる。
【００１８】
この実施例において、斜線を付したように上記のような４つからなる各メモリセルアレ
イ（Memory Cell Array ）１は、それぞれが３重ＷＥＬＬ内部に設けられることによって
、周辺回路１２等とは別に基板電圧を設定し、メモリセルアレイ１内のメモリセルのアド
レス選択ＭＯＳＦＥＴを構成するＮチャンネル型ＭＯＳＦＥＴの閾値電圧を制御し、リー
ク電流を低減させてメモリセルのデータ保持時間を確保するとともにその変動を押さえよ
うにするものである。
【００１９】
上記のようなメモリセルアレイ１には、センスアンプ（Sense AMP ）２が設けられてお
り、このセンスアンプ２も上記メモリセルアレイ１が形成される３重ＷＥＬＬ内部に存在
するようにされる。上記センスアンプの半導体基板上の幾何学的な位置は、同図のように
１箇所にあるのではなく、実際には階層ワード線及び階層ＩＯ線方式に対応してメモリセ
ルアレイが複数に分割され、分割された各サブアレイに対応してセンスアンプが分散して
配置される。上記メモリチップ中央部の３重ＷＥＬＬ内部には、上記ＤＬＬアナログ部３
が設けられる。このＤＬＬアナログ部３の３重ＷＥＬＬは、メモリセルアレイ１およびセ
ンスアンプ２を含む３重ＷＥＬＬとは分離している。このＤＬＬアナログ部３に隣接して
ＤＬＬデジタル部４が設けられ、上記３重ＷＥＬＬ外部に存在するようにされる。
【００２０】
この実施例では、ＤＬＬアナログ部３近傍に一対からなるＤＬＬ専用電源パッド５が設
けられている。本ＤＬＬ専用電源パッド５はＤＬＬアナログ部３にのみ接続されて他の回
路ブロックからの電源供給経路を介した電源ノイズの侵入を防ぐようにされる。つまり、
上記ＤＬＬ専用電源パッド５はＤＬＬアナログ部３だけに接続されるので、上記周辺回路
１２、データ出力回路７及びセンスアンプ２等の他の回路の動作電圧を供給する電源配線
, ＧＮＤ配線からのノイズの進入を防ぐようにされる。
【００２１】
上記データ出力回路（Dout Buffer)７に隣接してＤＱＳバッファ８が設けられる。出力
バッファ７に隣接してレプリカ遅延回路（Replica Delay)９が設けられる。このレプリカ
回路は、後述するように上記ＤＱＳバッファを通したクロック信号と外部端子から供給さ
れたクロック信号とを精度よく同期化させるための遅延回路として用いられる。
【００２２】
図２には、上記ＤＬＬアナログ部３の一実施例のレイアウト図が示されている。ＤＬＬ
アナログ部３は、独立した３重ウェルに形成される。同図ではＤＬＬアナログ部３の周辺
部に斜線を付すことによって、それが１個の３重ウェル内に形成されていることを表して
いる。かかるＤＬＬアナログ部３には、ＶＤＤとＶＳＳのような動作電圧を供給する専用
の電源パッドＶＤＤ ＤＬＬ（ＰＡＤ）とＶＳＳ ＤＬＬ（ＰＡＤ）とが設けられ、前記
図１のバッド５に対応している。
【００２３】
可変遅延回路３０３は、特に制限されないが、アナログ制御電圧により動作電流が変化
させられることによって遅延時間が変化させられるというアナログ遅延回路により構成さ
れる。上記可変遅延回路３０３は、複数段の遅延回路からなり、出力アンプ（AMP)３０５
が設けられる。上記可変遅延回路３０３は出力タップを６組備えており、それぞれが別の
出力アンプ３０５の入力端子に接続されている。上記出力アンプ３０５は、６つのうち常
に１つだけが動作しており、動作していない時の出力アンプ３０５の出力はハイインピー
ダンスとなる。よって、上記６つの出力アンプ３０５の出力端子は共通に接続されており
、動作している出力アンプ３０５の出力信号のみが有効になる。上記出力タップと出力ア
ンプの数は上記ように６に限定されるものではなく任意に設定できる。
【００２４】
この実施例では、特に制限されないが、ＤＬＬアナログ部３の外周部にはＰチャンネル
型ＭＯＳＦＥＴを用いて構成されたＰＭＯＳ容量が複数個設けられる。これらのＰＭＯＳ
容量は制御電圧保持用, 電源ＶＤＤ−ＧＮＤ平滑化, 予備用に使用される。つまり、同図
において、可変遅延回路３０３と出力アンプ３０５とを挟むように形成されたＰＭＯＳ容
量は、同図で実線で示された配線により並列接続されて、チャージポンプ３０７によって
充放電が行われて制御電圧ＶＢを形成する容量として用いられ、かかる制御電圧ＶＢによ
って可変遅延回路の遅延時間が制御される。
【００２５】
上記チャージポンプ３０７に用いられるＰＭＯＳ容量を除いて上記ＤＬＬアナログ部３
の外側に設けられるＰＭＯＳ容量は、上記電源ＶＤＤ−ＶＳＳ（ＧＮＤ）の平滑化容量と
して用いられる。これにより、ＤＬＬアナログ部３を構成する各回路に与えられる電源電
圧ＶＤＤ及び接地電位ＶＳＳの安定化を図ることができる。つまり、ＤＬＬ専用電源パッ
ドは、ＶＤＤ＿ＤＬＬパッドと、ＶＳＳ＿ＤＬＬパッドとの間に上記平滑容量が接続され
る。
【００２６】
この実施例では、上記ＤＬＬアナログ部３の外部から供給される制御信号を受ける入力
バッファ３０１が、上記３重ＷＥＬＬ内に設けられる。また、外部端子から供給されるク
ロック入力信号ＥＣＬＫを上記可変遅延回路３０３に供給される入力バッファ３０２も、
上記３重ＷＥＬＬ内に設けられる。そして、選択された出力アンプ３０５からのクロック
出力ＱＣＬＫを前記データ出力回路７へ出力するＣＬＫ出力バッファ３０４が上記３重ウ
ェル内に設けられる。上記の構成によって、上記ＱＣＬＫの位相は、制御信号がチャージ
ポンプ３０７を駆動することによって出力される制御電圧ＶＢによって制御されることに
なる。
【００２７】
この実施例では、ノイズに弱い可変遅延回路３０３やチャージポンプ３０７は３重ＷＥ
ＬＬの中央部に配置され、周囲のノイズ源から距離を離されノイズの侵入を防いでいる。
外部からの制御信号はＤＬＬアナログ部３の内部で一旦バッファリングすることにより、
制御信号から伝わるノイズの侵入を防いでいる。そして、ＤＬＬ専用電源はＤＬＬアナロ
グ部３だけに接続されるので電源配線、ＶＳＳ（ＧＮＤ）配線からのノイズの侵入を防ぐ
ことができる。そして、上記のように可変遅延回路３０３には、６つの出力タップを設け
て６つの出力アンプ３０５のいずれか１つを選択することにより、可変遅延回路の可変段
数を選択することができる。これにより、可変遅延範囲が設計値から外れても調整するこ
とができる。
【００２８】
図３には、この発明に係る半導体集積回路装置の一実施例の概略素子構造断面図が示さ
れている。同図は、図１のａ−ａ’断面図が示されている。同図に示されているように、
メモリセルアレイ１を含むＤＷＥＬＬとＤＬＬアナログ部３を含むＤＷＥＬＬとはＰＮ接
合分離によって電気的に絶縁されている。これにより、同一のＰ基板ＰＳＵＢに上記各回
路が形成されるにもかかわらず、例えば大きなノイズ源であるセンスアンプ２からのノイ
ズが基板ＰＳＵＢを介して侵入することを防ぐことができる。
【００２９】
また、メモリセルアレイ１を含むＤＷＥＬＬとＤＬＬアナログ部３を含むＤＷＥＬＬの
基板電源はボンィングパッド及びリードもそれぞれ専用に設けられた別のものであり、か
かる電源供給経路において発生するノイズが侵入することはない。具体的には、電源パッ
ド、ＶＳＳパッドは、ＤＬＬアナログ部３に専用に設けられており、かかるバッドは専用
の外部リードにワイヤボンディングされている。上記ＤＬＬアナログ部３を降圧電源を使
う場合は、上記のような電源パッドやリードに加えてＤＬＬアナログ部専用の電源回路を
設けるようにするものである。
【００３０】
図４には、この発明に係る半導体集積回路装置の一実施例の概略素子構造断面図が示さ
れている。同図は、図１のｂ−ｂ’断面図が示されている。ＤＬＬデジタル部４を含む周
辺回路１２は３重ＷＥＬＬの外のＰ型基板ＰＳＵＢ上のウェル領域ＮＷＥＬＬ，ＰＷＥＬ
Ｌに形成され、デジタル信号の動作によるノイズがＤＬＬアナログ部３に基板ＰＳＵＢを
介して侵入するのを防いでいる。この実施例では、ＤＬＬデジタル部４からＤＬＬアナロ
グ部３への信号はＤＬＬアナログ部の入力バッファによりバッファリングされており、デ
ジタル信号に含まれノイズ成分がチャージポンプや可変遅延回路に侵入するのを防いでい
る。
【００３１】
図５には、この発明に係る半導体集積回路装置の他の一実施例の概略素子構造断面図が
示されている。同図は、図１のｂ−ｂ’に対応された変形例である。この実施例では、図
４とは逆に、ＤＬＬデジタル部４を含む周辺回路１２を３重ＷＥＬＬの内部に配置し、Ｄ
ＬＬアナログ部３を３重ＷＥＬＬ外部に配置した例である。上記周辺回路とＤＬＬアナロ
グ部３の基板が上記３重ウェルによる素子分離技術によって絶縁されているので、この場
合もノイズの侵入を防ぐことができる。つまり、ＤＬＬデジタル部４を含む周辺回路とＤ
ＬＬアナログ部３とを３重ウェルによる素子分離技術を用いて電気的に分離するという意
味では、上記両実施例は同じである。この場合、メモリセルアレイ１を含む３重ＷＥＬＬ
は周辺回路を含む３重ＷＥＬＬとは切り離される。なぜなら、メモリセルアレイ１を３重
ＷＥＬＬ内部に配置するのはノイズ対策よりも、基板電位を独立に与えるためだからであ
る。
【００３２】
この実施例のようなアナログ制御アナログＤＬＬにおいて、可変遅延回路３０３, チャ
ージポンプ (アナログ制御回路) ３０７はノイズに弱い。よって、この２つの回路を中心
として、周囲のノイズ源からから隔離するものである。特にＤＲＡＭではセンスアンプ（
Sense AMP)をはじめとして、周囲にノイズ源が多いため、この実施例のようなノイズ隔離
の効果が大きい。そして、後述するようにアナログ制御回路であるチャージポンプの新し
い駆動方式を採用し、従来の駆動方式であるＰＦＤの欠点である不感帯をなくし、ロック
インサイクルを短くすることができるように工夫を行うものである。
【００３３】
上記ＤＬＬ回路の他回路との分離は、アナログ制御アナログＤＬＬにおいて、特に著し
い効果が期待できるが、デジタル制御デジタルＤＬＬやデジタル制御アナログＤＬＬにお
いても、チップ内部で発生するノイズを効果的に遮断することができるためＤＬＬのノイ
ズ耐性が向上させることができる。つまり、デジタルＤＬＬでも、遅延回路を構成するイ
ンバータ回路等に与えられる動作電圧が上記電源ノイズによって変動すると、それに対応
して容量性負荷に対するチャージアップ電流やディスチャージ電流が変化して遅延時間が
変動してしまう。
【００３４】
つまり、上記電源電圧ＶＤＤや接地電圧ＶＳＳは、ＭＯＳＦＥＴの基板バイアス電圧と
されるのでしきい値電圧を変化させるとともに、ＭＯＳＦＥＴのゲートとソース間に供給
される入力信号を変化させる。このように入力電圧と上記のようなしきい値電圧との両方
が電源電圧や接地線のノイズによって変動を受けるものであるので、従来のデジタルＤＬ
Ｌにおいては遅延時間が変動し、結果として出力クロック信号にジッタ（位相のゆらぎ）
を生じてしまうものである。したがって、本願発明をＤＬＬを用いたクロック発生回路に
適用することにより、ＤＬＬのノイズ耐性が向上し、同じノイズ条件下でのＤＬＬのジッ
タを減少させることができ、あるいは他の回路のジッタの増加を吸収することができる。
【００３５】
図６には、この発明が適用されるＤＤＲ  ＳＤＲＡＭ（Double Data Rate Synchronous
Dynamic Random Access Memory ）の一実施例の全体ブロック図が示されている。この実
施例のＤＤＲ  ＳＤＲＡＭは、特に制限されないが、４つのメモリバンクに対応して４つ
のメモリアレイ２００Ａ〜２００Ｄが設けられる。４つのメモリバンク０〜３にそれぞれ
対応されたメモリアレイ２００Ａ〜２００Ｄは、マトリクス配置されたダイナミック型メ
モリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線
（図示せず）に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相
補データ線（図示せず）に結合される。
【００３６】
上記メモリアレイ２００Ａの図示しないワード線は行（ロウ）デコーダ(Row DEC) ２０
１Ａによるロウアドレス信号のデコード結果に従って１本が選択レベルに駆動される。メ
モリアレイ２００Ａの図示しない相補データ線はセンスアンプ（Sense AMP)２０２Ａ及び
カラム選択回路(Column DEC)２０３ＡのＩ／Ｏ線に結合される。センスアンプ２０２Ａは
、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出
して増幅する増幅回路である。それにおけるカラム選択回路２０３Ａは、上記相補データ
線を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイッチ回路を含む。カラムスイッ
チ回路はカラムデコーダ２０３Ａによるカラムアドレス信号のデコード結果に従って選択
動作される。
【００３７】
メモリアレイ２００Ｂないし２００Ｄも同様に、ロウデコーダ２０１Ｂ〜Ｄ，センスア
ンプ２０３Ｂ〜Ｄ及びカラム選択回路２０３Ｂ〜Ｄが設けられる。上記相補Ｉ／Ｏ線は各
メモリバンクに対して共通化されて、ライトバッファを持つデータ入力回路(Din Buffer)
２１０の出力端子及びメインアンプを含むデータ出力回路（Dout Buffer)２１１の入力端
子に接続される。端子ＤＱは、特に制限されないが、１６ビットからなるデータＤ０−Ｄ
１５を入力又は出力するデータ入出力端子とされる。ＤＱＳバッファ（DQS Buffer) ２１
５は、上記端子ＤＱから出力するデータのデータストローブ信号を形成する。
【００３８】
アドレス入力端子から供給されるアドレス信号Ａ０〜Ａ１４は、アドレスバッファ（Ad
dress Buffer）２０４で一旦保持され、時系列的に入力される上記アドレス信号のうち、
ロウ系アドレス信号はロウアドレスバッファ(Row Address Buffer)２０５に保持され、カ
ラム系アドレス信号はカラムアドレスバッファ（Column Address Buffer)２０６に保持さ
れる。リフレッシュカウンタ(Refresh Counter) ２０８は、オートマチックリフレッシュ
( Automatic Refresh)及びセルフリフレッシュ(Self Refresh)時の行アドレスを発生する
。
【００３９】
例えば、２５６Ｍビットのような記憶容量を持つ場合、カラムアドレス信号としては、
２ビット単位でのメモリアクセスを行うようにする場合には、アドレス信号Ａ１４を入力
するアドレス端子が設けられる。×４ビット構成では、アドレス信号Ａ１１まで有効とさ
れ、×８ビット構成ではアドレス信号Ａ１０までが有効とされ、×１６ビット構成ではア
ドレス信号Ａ９までが有効とされる。６４Ｍビットのような記憶容量の場合には、×４ビ
ット構成では、アドレス信号Ａ１０まで有効とされ、×８ビット構成ではアドレス信号Ａ
９までが有効とされ、そして図のように×１６ビット構成ではアドレス信号Ａ８までが有
効とされる。
【００４０】
カラムアドレスバッファ２０６の出力はカラムアドレスカウンタ（Column Address Cou
nter) ２０７のプリセットデータとして供給され、列（カラム）アドレスカウンタ２０７
は後述のコマンドなどで指定されるバーストモードにおいて上記プリセットデータとして
のカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カ
ラムデコーダ２０３Ａ〜２０３Ｄに向けて出力する。
【００４１】
モードレジスタ(Mode Register) ２１３は、各種動作モード情報を保持する。上記ロウ
デコーダ(Row Decoder) ２０１ＡないしＤは、バンクセレクト（Bank Select)回路２１２
で指定されたバンクに対応したもののみが動作し、ワード線の選択動作を行わせる。コン
トロール回路（Control Logic)２０９は、特に制限されないが、クロック信号ＣＬＫ、／
ＣＬＫ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）、
クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、カラムアドレスストローブ
信号／ＣＡＳ、ロウアドレスストローブ信号／ＲＡＳ、及びライトイネーブル信号／ＷＥ
などの外部制御信号と、／ＤＭ及びＤＱＳとモードレジスタ２１３を介したアドレス信号
とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＤＤＲ  ＳＤＲ
ＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形
成するもので、それぞれに信号に対等した入力バッファを備える。
【００４２】
クロック信号ＣＬＫと／ＣＬＫは、クロックバッファを介して前記説明したようなＤＬ
Ｌ回路２１４に入力され、内部クロックが発生される。上記内部クロックは、特に制限さ
れないが、データ出力回路２１１とＤＱＳバッファ２１５の入力信号として用いられる。
また、上記クロックバッファを介したクロック信号はデータ入力回路２１０や、列アドレ
スカウンタ２０７に供給されるクロック端子に供給される。
【００４３】
他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる
。チップセレクト信号／ＣＳはそのロウレベルによってコマンド入力サイクルの開始を指
示する。チップセレクト信号／ＣＳがハイレベルのとき（チップ非選択状態）やその他の
入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内
部動作はチップ非選択状態への変化によって影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥ
の各信号は通常のＤＲＡＭにおける対応信号とは機能が相違し、後述するコマンドサイク
ルを定義するときに有意の信号とされる。
【００４４】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当
該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効と
され、ロウレベルのときには無効とされる。なお、リードモードにおいて、データ出力回
路２１１に対するアウトプットイネーブルの制御を行う外部制御信号／ＯＥを設けた場合
には、かかる信号／ＯＥもコントロール回路２０９に供給され、その信号が例えばハイレ
ベルのときにはデータ出力回路２１１は高出力インピーダンス状態にされる。
【００４５】
上記ロウアドレス信号は、クロック信号ＣＬＫ（内部クロック信号）の立ち上がりエッ
ジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけ
るＡ０〜Ａ１１のレベルによって定義される。
【００４６】
アドレス信号Ａ１２とＡ１３は、上記ロウアドレスストローブ・バンクアクティブコマ
ンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ１２とＡ１３の組み合わせ
により、４つのメモリバンク０〜３のうちの１つが選択される。メモリバンクの選択制御
は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモ
リバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力回路
２１０及びデータ出力回路への接続などの処理によって行うことができる。
【００４７】
上記カラムアドレス信号は、前記のように２５６Ｍビットで×１６ビット構成の場合に
は、クロック信号ＣＬＫ（内部クロック）の立ち上がりエッジに同期するリード又はライ
トコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド
）サイクルにおけるＡ０〜Ａ９のレベルによって定義される。そして、この様にして定義
されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【００４８】
次に、コマンドによって指示されるＳＤＲＡＭの主な動作モードを説明する。（１）モ
ードレジスタセットコマンド（Ｍｏ）
上記モードレジスタ３０をセットするためのコマンドであり、／ＣＳ，／ＲＡＳ，／Ｃ
ＡＳ，／ＷＥ＝ロウレベルによって当該コマンド指定され、セットすべきデータ（レジス
タセットデータ）はＡ０〜Ａ１１を介して与えられる。レジスタセットデータは、特に制
限されないが、バーストレングス、ＣＡＳレイテンシイ、ライトモードなどとされる。特
に制限されないが、設定可能なバーストレングスは、２，４，８とされ、設定可能なＣＡ
Ｓレイテンシイは２，２．５とされ、設定可能なライトモードは、バーストライトとシン
グルライトとされる。
【００４９】
上記ＣＡＳレイテンシイは、後述のカラムアドレス・リードコマンドによって指示され
るリード動作において／ＣＡＳの立ち下がりから出力バッファ２１１の出力動作までに内
部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の
使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に大きな値に設定し、周波数の低い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを相対的に小さな値に設定する。
【００５０】
（２）ロウアドレスストローブ・バンクアクティブコマンド（Ａｃ）
これは、ロウアドレスストローブの指示とＡ１２とＡ１３によるメモリバンクの選択を
有効にするコマンドであり、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ９に供給されるアドレスがロウアドレス信号と
して、Ａ１２とＡ１３に供給される信号がメモリバンクの選択信号として取り込まれる。
取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。
例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワ
ード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ
線に導通される。
【００５１】
（３）カラムアドレス・リードコマンド（Ｒｅ）
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、
カラムアドレスストローブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝ロウレベ
ル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指示され、このときＡ０〜Ａ９（×１６ビッ
ト構成の場合）に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。
これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラム
アドレスカウンタ２０７に供給される。
【００５２】
これによって指示されたバーストリード動作においては、その前にロウアドレスストロ
ーブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択
が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラム
アドレスカウンタ２０７から出力されるアドレス信号に従って順次選択されて連続的に読
出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数
とされる。また、出力バッファ２１１からのデータ読出し開始は上記ＣＡＳレイテンシイ
で規定される内部クロック信号のサイクル数を待って行われる。
【００５３】
（４）カラムアドレス・ライトコマンド（Ｗｒ）
当該コマンドは、／ＣＳ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによ
って指示され、このときＡ０〜Ａ９に供給されるアドレスがカラムアドレス信号として取
り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいては
バーストスタートアドレスとしてカラムアドレスカウンタ２０７に供給される。これによ
って指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し
、ライト動作にはＣＡＳレイテンシイはなく、ライトデータの取り込みは当該カラムアド
レス・ライトコマンドサイクルの１クロック後から開始される。
【００５４】
（５）プリチャージコマンド（Ｐｒ）
これはＡ１２とＡ１３によって選択されたメモリバンクに対するプリチャージ動作の開
始コマンドとされ、／ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレベルによ
って指示される。
【００５５】
（６）オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、／
ＣＳ，／ＲＡＳ，／ＣＡＳ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって指示され
る。
【００５６】
（７）ノーオペレーションコマンド（Ｎｏｐ）
これは実質的な動作を行わないこと指示するコマンドであり、／ＣＳ＝ロウレベル、／
ＲＡＳ，／ＣＡＳ，／ＷＥのハイレベルによって指示される。
【００５７】
ＤＤＲ  ＳＤＲＡＭにおいては、１つのメモリバンクでバースト動作が行われていると
き、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティ
ブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与
えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。
【００５８】
したがって、例えば１６ビットからなるデータ入出力端子においてデータＤ０−Ｄ１５
が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処
理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させる
ことが可能である。この実施例のＤＤＲ  ＳＤＲＡＭは、上記のように１６ビットの単位
でのメモリアクセスを行い、Ａ０〜Ａ１１のアドレスにより約４Ｍのアドレスを持ち、４
つのメモリバンクで構成されることから、全体では約２５６Ｍビット（４Ｍ×４バンク×
１６ビット）のような記憶容量を持つようにされる。
【００５９】
ＤＤＲ  ＳＤＲＡＭの詳細な読み出し動作は、次の通りである。チップセレクト／ＣＳ
, ／ＲＡＳ、／ＣＡＳ、ライトイネーブル／ＷＥの各信号はＣＬＫ信号に同期して入力さ
れる。／ＲＡＳ＝０と同時に行アドレスとバンク選択信号が入力され、それぞれロウアド
レスバファ２０５とバンクセレクト回路２１２で保持される。バンクセレクト回路２１２
で指定されたバンクのロウデコーダ２１０がロウアドレス信号をデコードしてメモリセル
アレイ２００から行全体のデータが微小信号として出力される。出力された微小信号はセ
ンスアンプ２０２によって増幅, 保持される。指定されたバンクはアクティブ（Active）
になる。
【００６０】
行アドレス入力から３ＣＬＫ後、ＣＡＳ＝０と同時に列アドレスとバンク選択信号が入
力され、それぞれがカラムアドレスバッファ２０６とバンクセレクト回路２１２で保持さ
れる。指定されたバンクがアクティブであれば、保持された列アドレスがカラムアドレス
カウンタ２０７から出力され、カラムデコーダ２０３が列を選択する。選択されたデータ
がセンスアンプ２０２から出力される。このとき出力されるデータは２組分である（×４
ビット構成では８ビット、×１６ビット構成では３２ビット）。
【００６１】
センスアンプ２０２から出力されたデータはデータ出力回路２１１からチップ外へ出力
される。出力タイミングはＤＬＬ２１４から出力されるＱＣＬＫの立ち上がり、立ち下が
りの両エッジに同期する。この時、上記のように２組分のデータはパラレル→シリアル変
換され、１組分×２のデータとなる。データ出力と同時に、ＤＱＳバッファ２１５からデ
ータストローブ信号ＤＱＳが出力される。モードレジスタ２１３に保存されているバース
ト長が４以上の場合、カラムアドレスカウンタ２０７は自動的にアドレスをインクリメン
トされて、次の列データを読み出すようにされる。
【００６２】
上記ＤＬＬ２１４の役割は、データ出力回路２１１と、ＤＱＳバッファ２１５の動作ク
ロックＱＣＬＫを生成する。上記データ出力回路２１１とＤＱＳバッファ２１５は、ＤＬ
Ｌ２１４で生成された内部クロック信号ＱＣＬＫが入力されてから、実際にデータ信号や
データストローブ信号が出力されるまでに時間がかかる。そのため、後述するようなレプ
リカ回路を用いて内部クロック信号ＱＣＬＫの位相を外部ＣＬＫよりも進める事により、
データ信号やデータストローブ信号の位相を外部クロックＣＬＫに一致させる。したがっ
て、この場合、外部クロック信号と位相が一致させられるのは上記データ信号やデータス
トローブ信号である。
【００６３】
図７には、この発明に係るＤＬＬの一実施例の全体ブロック図が示されている。同図に
は、ＤＬＬデジタル部４を中心としたＤＬＬの全体図が示されている。ＤＬＬデジタル部
４は、クロック入力回路２０９１を介して入力された外部クロック信号ＥＣＬＫ＿Ｔと内
部クロック信号ＩＣＬＫとを同位相にするようにＤＬＬアナログ部３を制御する。
【００６４】
この実施例のＤＬＬでは、ハーモニックロックを防ぐため上記外部クロック信号ＥＣＬ
Ｋ＿Ｔと内部クロック信号ＩＣＬＫとは分周回路４０１でそれぞれ４分周される。上記の
ように外部クロック信号ＥＣＬＫ＿Ｔを４分周したＥＣＬＫ４と内部クロック信号ＩＣＬ
Ｋを４分周したＩＣＬＫ４の位相を位相比較器４０２で比較する。ステート制御回路４０
３は、上記位相比較を行った結果であるＥＡＲＬＹ＿ＩＮＴの波形を見てＴＵＲＢＯ信号
とＴＵＲＢＯ１信号を出力する。パルス発生回路４０４は、アップ（ＵＰ）信号とダウン
（ＤＯＷＮ）信号を出力して、ＤＬＬアナログ部３に設けられたチャージポンプの動作を
制御する。
【００６５】
この実施例では、チャージポンプテストパルス発生回路４０５が設けられており、この
回路が出力する後述するようなＣＰ＿ＰＵＬＳＥ信号が上記アップ信号ＵＰ及びダウン信
号ＤＯＷＮの代わりになって、ＤＬＬアナログ部３に設けられたチャージポンプの動作を
制御してそのテストを行うようにされる。なお、図面の簡素化のために、この発明に直接
関係のない細かな制御信号などは省かれている。
【００６６】
上記分周回路４０１には、上記クロック入力回路２０９１を通したクロック信号ＥＣＬ
Ｋ Ｔと、レプリカ（Replica Delay)４０６を通した内部クロック信号ＩＣＬＫとが供給
される。この結果、それぞれ４分周されたＥＣＬＫ４とＩＣＬＫ４が位相比較器４０２で
位相比較される。上記レプリカ回路４０６は、上記クロック入力回路２０９１と、上記デ
ータ出力回路２１１又はＤＱＳバッファ（出力回路）２１５と同一の回路で構成された遅
延回路であり、これにより、ＤＬＬアナログ部３では、クロック入力回路２０９１やデー
タ出力回路２１１（又はＤＱＳバッファ２１５）分だけ進んだ位相の内部クロック信号Ｑ
ＣＬＫを生成するので、外部クロック信号ＣＬＫ Ｔと、例えば上記データ出力回路２１
１を通したデータ信号あるいはＤＱＳバッファ２１５を通して出力されるクロック信号と
が同位相にされる。
【００６７】
図８には、上記ＤＬＬアナログ部３に含まれる可変遅延回路の一実施例の回路図が示さ
れている。可変遅延回路３０３は可変遅延素子とバイアス回路から構成される。可変遅延
素子は差動インバータを２つ直列に接続した構成で、電流源の電流をＮＢＩＡＳで制御す
る事により遅延量を可変させる。上記２つの差動インバータの回路が示されており、回路
記号が付された前段の回路を例にして説明すると、Ｎチャンネル型の差動ＭＯＳＦＥＴＱ
１とＱ２の共通化されたソースと回路の接地電位との間に上記ＮＢＩＡＳで電流が変化さ
せられる可変電流源としてのＮチャンネル型ＭＯＳＦＥＴＱ７とＱ８が並列形態に設けら
れる。
【００６８】
上記差動ＭＯＳＦＥＴＱ１とＱ２のドレインと電源電圧ＶＤＤとの間には、負荷回路と
してのダイオード接続のＰチャンネル型ＭＯＳＦＥＴＱ３、Ｑ４がそれぞれ設けられる。
また、差動出力信号の変化を急峻にするために、ゲートとドレインとが相互に接続された
ラッチ形態のＰチャンネル型ＭＯＳＦＥＴＱ５とＱ６が上記ダイオード接続のＭＯＳＦＥ
ＴＱ３とＱ４に対して並列形態に設けられる。上記差動ＭＯＳＦＥＴＱ１とＱ２のドレイ
ン出力が、次段回路の入力信号として差動ＭＯＳＦＥＴのゲートに供給される。上記のよ
うな２つの差動インバータを複数段縦列形態に接続して、可変遅延回路３０３が形成され
、そのうち最終段から０ないしＮの複数に出力タップＴＡＰＮ０，ＴＡＰＰ０〜ＴＡＰＮ
Ｎ，ＴＡＰＰＮが設けられる。前記図２の実施例では、上記出力タップは６つされる。
【００６９】
バイアス回路は、制御電圧ＶＢをＭＯＳＦＥＴＱ９で電流信号に変換し、それを単純な
カレントミラーを用いて上記各差動インバータの電流源ＭＯＳＦＥＴと接続されているが
、制御電圧−遅延量特性を補正するバッファ回路等を用いてもよい。可変遅延回路の出力
は、上記のように複数（例えば６組）の出力タップを設けられており、これらの出力のう
ち１つの出力を選択する事によって、可変遅延回路の段数を変化する事が出来る。
【００７０】
図９には、上記ＤＬＬアナログ部３に含まれるチャージポンプ回路の一実施例の回路図
が示されている。この実施例のチャージポンプ回路には、ＤＬＬのロックインサイクルが
短くするために、信号ＥＮＢがゲートに供給されるＰチャンネル型ＭＯＳＦＥＴＱ１１か
らなるΔDelay 小モード用電流源, ゲートに信号ＴＵＲＢＯが供給されるＮチャンネル型
ＭＯＳＦＥＴＱ２２からなるΔDelay 中モード用電流源, ゲートに信号ＴＵＲＢＯ１Ｂが
供給されるＰチャンネル型ＭＯＳＦＥＴＱ２１からなるΔDelay 大モード用電流源と、上
記ΔDelay 小モード用電流源の電流を伝えるカレントミラーバイアスＱ１２〜Ｑ２０と双
方向スイッチＱ２３〜Ｑ２６から構成される。
【００７１】
信号ＥＮＢがハイレベルで、ＥＮＴがロウレベルにされるＤＬＬの非動作状態のときに
スイッチＭＯＳＦＥＴＱ１５とＱ１６がオフ状態に、スイッチＭＯＳＦＥＴＱ１７とＱ１
８がオン状態になって、ΔDelay 小モード用電流源とカレントミラー回路の動作を停止さ
せ、低消費電力動作にされる。このとき、信号ＴＵＲＢＯとＴＵＲＢＯ１ＢによりＭＯＳ
ＦＥＴＱ２２とＱ２１はオフ状態にされる。これらの３つのΔDelay 小モード用電流源, 
ΔDelay 中モード用電流源, ΔDelay 大モード用電流源を用いた高速ロックインサイクル
動作は波形図を用いて後に説明する通りである。
【００７２】
図１０には、上記ＤＬＬアナログ部３に含まれる出力アンプの一実施例の回路図が示さ
れている。前記図８に示したような差動インバータを用いた可変遅延回路の出力信号は、
振幅がＶＤＤではなく小さいため、振幅をＶＤＤのような動作電圧のフル振幅に増幅しな
ければならない。そのために出力アンプ３０５が必要になるものである。出力アンプはＭ
ＯＳＦＥＴＱ３０〜Ｑ３５からなるようなカレントミラーアンプとＭＯＳＦＥＴＱ３７〜
Ｑ４０からなるクロックドインバータの組み合わせが２組で構成される。制御信号ＥＮＴ
＝ＶＤＤ、ＥＮＢ＝０（ＶＳＳ又はＧＮＤ）の時はカレントミラーアンプが動作して、出
力が有効になるが、ＥＮＴ＝０、ＥＮＢ＝ＶＣＣの時はカレントミラーアンプが動作せず
、出力はハイインピーダンスになる。
【００７３】
前記図２では、６つの出力アンプの出力が共通に接続されているが、６つの出力アンプ
のうち１つだけが上記のような信号ＥＮＴとＥＮＢにより有効出力となっており、前記の
ような信号増幅とともに可変遅延回路の段数切り替えを行うようにも用いられる。
【００７４】
図１１には、上記ＤＬＬアナログ部３に含まれる制御電圧固定回路の一実施例の回路図
が示されている。前記のような可変遅延回路の制御電圧−遅延量特性を測定する時、制御
電圧の値を外部から与えなければならない。プローブで外部から制御電圧を固定してもよ
いが、プローブ無しで測定できたほうが、大掛かりな装置が必要ないし、実際の条件に合
わせた測定が出来る（パッケージング, 実装など）し、プローブからの雑音が混入しない
等の利点がある。
【００７５】
制御電圧固定回路はスイッチＭＯＳＦＥＴＱ５０〜Ｑ５２、分圧抵抗回路、双方向スイ
ッチから構成される。ＯＮ信号がＶＤＤになると、ＭＯＳＦＥＴＱ５２がオン状態となっ
て、直列抵抗回路に電流が流れ抵抗分圧により電圧Ｖ０〜Ｖ６が現れる。信号ＳＥＴ０−
６のうち、１つだけだけをＶＤＤのようなハイレベルにして、双方向スイッチのうち１つ
をオン状態にして、電圧Ｖ０〜Ｖ６を制御電圧ＶＢへ接続する事により可変遅延回路に対
する制御電圧ＶＢが固定できる。
【００７６】
図１２には、この発明に係るクロック発生回路の動作の一例を説明するための波形図が
示されている。ＤＬＬがリセットされた時、初期位相誤差は位相進みになるようにされる
。そのため、ΔDelay 大モードでのチャージダウン制御が開始される。このΔDelay 大モ
ードでは、位相誤差が進みであるため、位相比較出力はハイレベルとなり、１回の位相比
較動作に対して２個のチャージアップ制御信号が形成される。このチャージアップ制御信
号により、位相誤差は急峻に目標値に向かって変化する。
【００７７】
つまり、図９の回路で説明すると、信号ＴＵＲＢＯ１Ｂがロウレベルとなって大きな電
流を流すＰチャンネル型ＭＯＳＦＥＴＱ２１がオン状態にされている。そのため、ダウン
信号ＤＯＷＮのハイレベルとＤＯＷＮ Ｂのロウレベルにより、Ｎチャンネル型ＭＯＳＦ
ＥＴＱ２４とＰチャンネル型ＭＯＳＦＥＴＱ２６がオン状態となって、上記信号ＤＯＷＮ
とＤＯＷＮ Ｂに対応して段階的に制御電圧ＶＢを上昇させる。上記のような制御電圧Ｖ
Ｂの上昇に応じて、図８のＰチャンネル型ＭＯＳＦＥＴＱ９で形成される電流が減少し、
可変遅延回路を構成する差動インバータの動作電流が減少し、遅延時間が増加して位相の
進みを遅らせる方向に変化させる。
【００７８】
位相誤差が目標値である位相誤差０を超えると、ΔDelay 中モードに切り換えられる。
上記ΔDelay 大モードはチャージダウン制御のみであるため、ΔDelay 中モードではチャ
ージアップ制御のみとなる。このため、図９の実施例のようにΔDelay 大モード用チャー
ジアップ電流源とΔDelay 中モード用チャージダウン電流源は用意されていない。もちろ
ん初期位相誤差の与えかたによっては両方とも必要になる事があるので、その場合は用意
する必要がある。
【００７９】
図９の回路で説明すると、上記ΔDelay 大モードにより遅延誤差０を超えて遅れになっ
た位相誤差を修正するために、信号ＴＵＲＢＯがハイレベルとなって中電流を流すＮチャ
ンネル型ＭＯＳＦＥＴＱ２２がオン状態にされる。そのため、上記遅れを修正するために
位相比較出力がロウレベルとなり、それにより形成されたアップ信号ＵＰのハイレベルと
ＵＰ Ｂのロウレベルにより、Ｎチャンネル型ＭＯＳＦＥＴＱ２３とＰチャンネル型ＭＯ
ＳＦＥＴＱ２５がオン状態となって、上記信号ＵＰとＵＰ Ｂに対応して段階的に制御電
圧ＶＢを逆に下降させる。上記のような制御電圧ＶＢの下降に応じて、図８のＰチャンネ
ル型ＭＯＳＦＥＴＱ９で形成される電流が増加し、可変遅延回路を構成する差動インバー
タの動作電流を増加させて上記遅延時間を減少させて位相の遅れを修正する方向に変化さ
せる。
【００８０】
上記ΔDelay 中モードにより位相誤差が目標値である位相誤差０を超えると、ΔDelay 
小モードに切り換えられる。ΔDelay 小モードはＭＯＳＦＥＴＱ１１で形成された小さな
電流によるチャージアップ制御とチャージダウン制御が位相比較出力に対応して行われる
。このとき、１回の位相比較結果に対して、ΔDelay 大モードやΔDelay 中モードのよう
に２個のパルス（ＵＰ／ＤＯＷＮ）を形成するのではなく、１個のパルスが発生させられ
る。これにより、ΔDelay 小モードでは、位相誤差０に対する誤差分を極力小さくしてい
る。
【００８１】
この実施例では、上記のようにΔDelay 大モードやΔDelay 中モードのようにモードに
よって、必要とされない電流源やバイアス回路が存在するため、ＴＵＲＢＯ信号, ＴＵＲ
ＢＯ＿Ｂ信号, ＴＵＲＢＯ１信号, ＴＵＲＢＯ１＿Ｂ信号, ＥＮＴ信号, ＥＮＢ信号によ
って、回路のオン、オフを制御する。それぞれのモードでの信号の値は以下の通りである
。なお、パワーオフモードは、チャージポンプの動作を停止して電流消費を抑えるモード
である。
【００８２】
TURBO   TURBO＿B  TURBO1  TURBO1＿B     ENT     ENB 
大モード    VDD       0         VDD        0        VDD       0 
中モード    VDD       0           0      VDD        VDD       0 
小モード      0     VDD           0      VDD        VDD       0 
オフモード    0     VDD           0      VDD          0     VDD 
【００８３】
この実施例のＤＬＬではリセット直後に可変遅延回路を最小遅延時間にするため、初期
位相誤差は必ず進み側に出てくるようにされる。リセット直後の初期位相誤差をすばやく
位相誤差０付近へ近づけるため、位相比較時刻から次の位相比較時刻までの位相制御量Δ
Delay を大きく取るΔDelay 大モードにする。さらに、位相制御量を大きくするために、
チャージポンプの電流を大きくするだけではなく、制御回数も２回にしている。なお、初
期位相誤差は進み側に出るため、位相比較器の出力はＶＤＤのようなハイレベルである。
ΔDelay 大モードで何回か制御を行うと、位相誤差は０を越えオーバーシュートする。オ
ーバーシュートした次の位相比較時刻で、位相比較器の出力は０に変化する。この時ΔDe
lay 大モードからΔDelay 中モードへ遷移する。
【００８４】
ΔDelay 中モードではチャージポンプの電流を若干絞り、制御回数は変化させずに動作
させる。ΔDelay 中モードで何回か制御を行うと、位相誤差は再び０を越え今度はアンダ
ーシュートする。アンダーシュートした次の位相比較時刻で、位相比較器の出力はＶＤＤ
に変化する。この時ΔDelay 中モードからΔDelay 小モードへ遷移する。ΔDelay 小モー
ドではチャージポンプの電流を絞り、制御回数も１回に減らす。これにより１回の位相比
較におけるDelay の制御量は最小設定になる。ΔDelay 小モードで、位相誤差が０を越え
た後は、チャージダウン制御信号とチャージアップ制御信号が、ほぼ交互に出力され、位
相誤差は０付近で振動する。この状態がロックイン状態である。よって、位相比較器の出
力波形だけに注目すると、ＤＬＬリセットから位相比較器出力が２回ＶＤＤから０へ遷移
するまでがロックインサイクルとなる。
【００８５】
この実施例には、アナログ制御回路であるチャージポンプでの新しい駆動方式が示され
ている。従来の駆動方式であるＰＦＤの欠点である不感帯をなくし、ロックインサイクル
を短くすることができる。不感帯は、位相比較器により位相の進みと遅れのみを判定し、
その位相比較出力により上記のように制御電圧ＶＢが変化させられる結果、位相誤差０の
目標値を超えた時点で遅延量を逆方向に変化させるという単純な制御方法により実現され
る。上記のような不感帯はトランジスタの性能, 配線長に左右されるため、かかる不感帯
を無くすことによりプロセス, レイアウトに左右されない設計が容易になる。
【００８６】
図１３には、この発明に係るクロック発生回路の動作の一例を説明するための波形図が
示されている。この実施例では、ΔDelay 一定方式におけるロックイン中の様子が示され
ている。図１２では、チャージダウン制御信号とチャージアップ制御信号はほぼ交互に出
力されると説明した。チャージポンプはアナログ回路であるので、チャージアップ量とチ
ャージダウン量を正確に一致させる事は出来ない。よって、ΔDelay(Down) とΔDelay(Up
) には図のように若干のアンバランスがある。このアンバランスが、時間とともに位相誤
差を増大させ、ついには片方の制御信号が２回連続で出力される事になる( ２回連続した
制御信号出力）。よって、ジッタ（Jitter) の大きさは２×ΔDelay となる。同図の例で
はΔDelay(Down) > ΔDelay(Up) の場合を取り上げたが、逆の場合も同様である。
【００８７】
図１４には、この発明に係るクロック発生回路に含まれるステート制御回路のステート
遷移図が示されている。ステート制御回路４０３は、図７のＤＬＬデジタル回路部に含ま
れ、ＤＬＬアナログ部３に供給される信号ＴＲＢＯ、ＴＲＢＯ１を形成する。ＤＬＬ＿Ｅ
Ｎ＝０Ｖ（ＶＳＳ）の場合はＤＬＬを停止するステートに入っており、ＤＬＬ＿ＥＮ＝Ｖ
ＤＤになると、位相比較器４０２から出力される位相比較出力ＥＡＲＬＹ ＩＮＴの変化
を見て次のようなステート制御を行う。
【００８８】
ΔDelay大モード      TURBO = ＶＤＤ    TURBO1 =ＶＤＤ
ΔDelay中モード      TURBO = ＶＤＤ    TURBO1 =０
ΔDelay小モード      TURBO = ０        TURBO1 =０
【００８９】
図１５には、上記位相比較器とステート制御回路の一実施例の回路図が示されている。
位相比較器４０２は図の通り一般的なフリップフロップ回路で構わない。外部クロック信
号ＥＣＬＫ４よりも先に内部クロック信号ＩＣＬＫ４が立ち上がれば、位相比較出力ＥＡ
ＲＬＹ＿ＩＮＴはＶＤＤが出力され、内部クロック信号ＩＣＬＫ４よりも先に外部クロッ
ク信号ＥＬＣＫ４が立ち上がれば位相比較出力ＥＡＲＬＹ＿ＩＮＴは０（ロウレベル）が
出力される。
【００９０】
ステート制御は、まずＤＬＬ＿ＥＮ信号が０の時、すべてのフリップフロップ回路がＶ
ＤＤ（ハイレベル）にセットされる。その後、ＥＡＲＬＹ＿ＩＮＴが変化するたびに、次
々とフリップフロップ回路ＦＦ２〜ＦＦ４の出力Ｑが０になってゆき、ＴＵＲＢＯ信号, 
ＴＵＲＢＯ１信号が出力される。最後のＬＯＣＫ信号がＶＤＤになればＤＬＬはロック状
態に移行したと判断できる。
【００９１】
図１６には、前記パルス発生回路の一実施例の回路図が示されている。パルス発生回路
４０４は、位相比較出力ＥＡＲＬＹ＿ＩＮＴ信号を基に、ＵＰ信号及びＤＯＷＮ信号を発
生する回路である。パルス発生回路４０４はＥＣＬＫ＿Ｔで同期を取る事により安定した
パルス幅で出力する事が可能だが、反面クロック周期より短いパルスを出力する事が出来
ない。ＥＣＬＫ２はＥＣＬＫ＿Ｔを２分周した信号である。
【００９２】
図１７には、前記パルス発生回路の他の一実施例の回路図が示されている。この実施例
では、Delay 回路を用いて、任意のパルス幅を出力するよう工夫されている。あまり狭い
幅のパルスでは初期位相誤差の引き込みが遅くなるので、パルス幅を  " 位相差＋３．０
ｎｓ" となるように設計されたものである。この実施例のパルス発生回路ではΔDelay が
一定ではなくなるが、ΔDelay 一定制御の要点は、位相差＝０の地点でもΔDelay ≠０で
ある事なので問題ない。
【００９３】
図１８には、前記４分周回路の一実施例の回路図が示されている。この実施例の４分周
回路は、１ｃｋロック２ｃｋロック切り替え式とされる。この実施例のＤＬＬは２ｃｋロ
ックを採用するため、位相比較を行う前にＥＣＬＫ＿ＴとＩＣＬＫを４分周して、ハーモ
ニックロックを防ぐ必要がある。よって、ＥＣＬＫ＿ＴとＩＣＬＫの位相が同じならば、
ＥＣＬＫ４よりＩＣＬＫ４が７２０°位相が進むようにリセットを行う。
【００９４】
その後、可変遅延回路とレプリカ回路（Replica Delay)でＩＣＬＫの位相を７２０°（
２ｃｋ）遅らせる事により、ＥＣＬＫ４とＩＣＬＫ４が同位相になりロックする。このと
き、ＩＣＬＫ４の位相進みが７２０°ではなく、３６０°であれば、１ｃｋロックを行う
。よって、１つの回路で１ｃｋロックと２ｃｋロックを行う事が可能である。上記４分周
器に使用されるフリップフロップ回路は、一般のフリップフロップ回路と違い、セット端
子とリセット端子の両方を備えている。１ＣＫ＿ＬＯＣＫ信号により、リセット信号が立
ち下がった直後の位相を変化する事が出来る。１ＣＫ＿ＬＯＣＫの変化によるリセット直
後の位相の変化は以下の通りである。
【００９５】
ＣＫ＿ＬＯＣＫの値    ＥＣＬＫ４の位相  ＩＣＬＫ４の位相
０                      ０°          −７２０°
１                      ０°          −３６０°
【００９６】
図１９には、前記チャージポンプテストパルス発生回路の一実施例の回路図が示されて
いる。アナログ制御方式のＤＬＬはデジタル制御方式と比較して、内部回路の状態を外部
からテストする事が困難である。困難である事の１つにチャージポンプの動作がある。チ
ャージポンプが１回動作した時に、可変遅延回路のディレイ量がどの程度変化するかをテ
ストするためにパルス発生回路が必要になる。チャージポンプテストパルス発生回路は、
ＣＰ＿ＳＥＴ０−３で設定された回数のパルスＣＰ＿ＰＵＬＳＥ（幅はｔＣＫ／２）を出
力する回路である。このパルスでチャージポンプを動作させる事により、外部設定である
ＣＰ＿ＳＥＴ０−３でチャージポンプの動作をテストする事が可能である。信号ＰＵＬＳ
ＥＥＮがハイレベルになることで、上記ＣＰ＿ＰＵＬＳＥの出力がはじまる。
【００９７】
図２０には、この発明に係る半導体集積回路装置におけるメモリチップとリードフレー
ムとの関係を示す一実施例の平面図が示されている。メモリチップには、いくつかのＶＤ
Ｄ、ＶＳＳパッドがあり、ＶＤＤ ＤＬＬ，ＶＳＳ ＤＬＬもそのひとつである。ただし
、ＶＤＤ ＤＬＬ，ＶＳＳ ＤＬＬには専用のボンディングパッドとリードフレームが割
り当てられており、電源配線からのノイズの周り込みを防止している。
【００９８】
図２１には、この発明に係る半導体集積回路装置における静電保護回路の一実施例の回
路図が示されている。この実施例では、前記のように可変遅延回路等のＤＬＬに動作電圧
を供給する専用のパッドＶＤＤ＿ＤＬＬとＶＳＳ＿ＤＬＬが設けられる。これらの専用の
パッドＶＤＤ＿ＤＬＬとＶＳＳ＿ＤＬＬに対するＥＳＤ対策として、次の各素子が設けら
れる。
【００９９】
ＶＤＤ＿ＤＬＬパッドに対してはＶＳＳ配線との間に、ダイオードＤ７０とダイオード
接続のＭＯＳＦＥＴＱ７０が並列形態に設けられ、ＶＤＤ配線との間には、ダイオード形
態のＭＯＳＦＥＴＱ７１とＱ７２が並列形態に設けられる。同様に、ＶＳＳ ＤＬＬパッ
ドに対してはＶＳＳ配線との間に、ダイオードＤ７２とＤ７３が並列形態に設けられ、Ｖ
ＤＤ配線との間に、ダイオード形態のＭＯＳＦＥＴＱ７３とダイオードＤ７１が並列形態
に設けられる。
【０１００】
このように半導体集積回路装置では、デバイスの搬送時や組み立て時等での取り扱い時
に発生する静電気によって内部素子が破壊されてしまうのを防ぐために静電保護回路が設
けられる。したがって、かかる静電保護回路を介して、上記のような独立に形成された電
源バッドＶＤＤ＿ＤＬＬやＶＳＳ＿ＤＬＬも、他の内部回路に動作電圧を供給するＶＤＤ
やＶＳＳと広い意味あるいは形式的には電気的に接続されているということができる。
【０１０１】
しかながら、これらの静電保護回路は、半導体集積回路装置の通常の動作状態では電流
が流れないので電気的に接続された状態とは言えない。つまり、上記ＶＤＤやＶＳＳに発
生した電源ノイズやその電圧変動は、上記ＶＤＤ＿ＤＬＬやＶＳＳ＿ＤＬＬに伝えられる
ことはない。したがって、本願発明に係るクロック発生回路の動作でみた場合には、上記
ＶＤＤやＶＳＳと上記ＶＤＤ＿ＤＬＬやＶＳＳ＿ＤＬＬは電気的に分離されているという
ことができる。
【０１０２】
上記の実施例から得られる作用効果は、下記の通りである。
（１）外部端子から入力された入力クロック信号を受ける可変遅延回路を通した遅延信号
に基づいて形成された信号と、上記入力クロック信号とを位相比較し、両者が一致するよ
うに上記可変遅延回路の遅延時間を制御して内部クロック信号を形成する制御回路とを含
むクロック発生回路を備えた半導体集積回路装置において、上記クロック発生回路のうち
、上記可変遅延回路とその遅延制御信号を形成する回路とを構成する素子形成領域を、同
じ半導体基板上に形成されるデジタル回路を構成する素子形成領域とを素子分離技術によ
り電気的分離することによって、デジタル回路の動作により発生する基板電位の変化の影
響を得ることない安定して遅延動作による高精度の位相同期化を実現することができる。
【０１０３】
（２）上記に加えて、可変遅延回路、及びチャージポンプ回路の各回路を、第１導電型に
された共通の半導体基板上において、深い深さに形成された第２導電型のウェル領域上に
それぞれ形成され、浅い深さに形成された第１導電型又は第２導電型のウェル領域に形成
されるという３重ウェルによる素子分離技術を用いることにより、簡単な製造プロセスに
より実現できる。
【０１０４】
（３）上記に加えて、可変遅延回路とチャージポンプ回路を、上記デジタル回路に供給さ
れる動作電圧を供給する電源端子とは異なる専用のボンディングパッド及びリードを介し
た動作電圧で動作させることにより、電源供給経路からのノイズや電圧変動の影響を受け
ることがなく、より安定した可変遅延回路の遅延動作によりいっそうの高精度化を実現す
ることができる。
【０１０５】
（４）上記に加えて、上記深い深さに形成された第２導電型のウェル領域の周辺部にＭＯ
Ｓ容量素子を形成し、上記動作電圧の安定化容量として用いることにより、半導体集積回
路装置が搭載される実装基板側の共通化された電源供給線を介したノイズも吸収すること
ができるから、より安定した可変遅延回路の遅延動作によりいっそうの高精度化を実現す
ることができる。
【０１０６】
（５）上記に加えて、上記可変遅延回路に入力される入力クロック信号を取り込むクロッ
ク入力バッファと、遅延信号を出力させるクロック出力バッファとを更に備え、上記クロ
ック入力バッファと上記クロック出力バッファとを上記深い深さに形成された第２導電型
のウェル領域上に形成することにより、信号伝達経路に含まれるノイズによって、上記可
変遅延回路やその遅延制御信号が影響を受けることなく、より安定した可変遅延回路の遅
延動作によりいっそうの高精度化を実現することができる。
【０１０７】
（６）上記に加えて、上記入力クロック信号を分周する第１分周回路をクロック発生回路
の動作開始時にリセットし、上記内部クロック信号を分周する第２分周回路は、選択的に
所定の初期値を与えることにより、位相の同期を採る外部クロックの２クロック遅れのク
ロック信号か１クロック遅れのクロック信号かのいずれかの選択を行うようにすることが
できる。
【０１０８】
（７）上記に加えて、上記第１、第２分周回路及び上記レプリカ遅延回路、並びに上記位
相比較回路を、上記可変遅延回路やその遅延制御信号を形成する回路が形成される素子形
成領域とは電気的に分離された素子形成領域に形成することにより、フル振幅で動作する
デジタル回路で発生する電源ノイズ等がアナログ回路部に伝えられるのを防止することが
でき、より安定した可変遅延回路の遅延動作によりいっそうの高精度化を実現することが
できる。
【０１０９】
（８）上記に加えて、複数からなるダイナミック型メモリセルのアドレス選択端子がそれ
ぞれに接続されてなる複数のワード線と、複数からなるダイナミック型メモリセルがそれ
ぞれに接続されてなる複数対の相補ビット線対と、動作タイミング信号に対応して動作電
圧が与えられ、上記相補ビット線対の信号をそれぞれ増幅する複数からなるラッチ回路か
らなるセンスアンプとを含むダイナミック型ＲＡＭに上記クロック発生回路を搭載し、上
記クロック発生回路を構成する上記可変遅延回路とその遅延制御信号を形成する回路を、
上記センスアンプに供給される動作電圧を供給する電源端子とは異なる専用のボンディン
グパッド及びリードが設けられて動作電圧が供給することにより、センスアンプからの大
きなノイズに影響されることなく、安定した可変遅延回路の遅延動作によりいっそうの高
精度化を実現することができる。
【０１１０】
（９）外部端子から入力された入力クロック信号を遅延させる可変遅延回路の遅延信号に
基づいて形成された信号と、上記入力クロック信号とを位相比較し、両者が一致するよう
に上記可変遅延回路の遅延時間を制御して内部クロック信号を形成する制御回路とを備え
たクロック発生回路を含む半導体集積回路装置において、上記クロック発生回路のうち少
なくとも可変遅延回路は、同じ基板上に形成されたデジタル回路の動作電圧の供給経路と
は異なる専用のボンディングパッド及びリードを設けて動作電圧を供給することにより、
デジタル回路の動作により発生する電源電圧の変化の影響を得ることない安定して遅延動
作による高精度の位相同期化を実現することができる。
【０１１１】
（１０）上記に加えて、複数からなるダイナミック型メモリセルのアドレス選択端子がそ
れぞれに接続されてなる複数のワード線と、複数からなるダイナミック型メモリセルがそ
れぞれに接続されてなる複数対の相補ビット線対と、動作タイミング信号に対応して動作
電圧が与えられ、上記相補ビット線対の信号をそれぞれ増幅する複数からなるラッチ回路
からなるセンスアンプとを含むダイナミック型ＲＡＭに上記クロック発生回路を搭載し、
上記クロック発生回路のうち少なくとも可変遅延回路に対して、上記センスアンプに供給
される動作電圧を供給する電源端子とは異なる専用のボンディングパッド及びリードを設
け動作電圧を供給することにより、センスアンプからの大きなノイズに影響されることな
く、安定した可変遅延回路の遅延動作によりいっそうの高精度化を実現することができる
。
【０１１２】
（１１）上記に加えて、上記デジタル回路は、更に外部端子から供給される入力信号を受
ける入力回路及び外部端子へ出力信号を送出する出力回路を備え、上記入力回路及び出力
回路には、上記クロック発生回路及び上記センスアンプに供給される動作電圧を供給する
電源端子とは異なる専用のボンディングパッド及びリードが設けられて動作電圧が供給さ
れるようにすることにより、クロック発生回路及びセンスアンプのそれぞれが出力回路か
らの大きなノイズに影響されることなく、安定した可変遅延回路の遅延動作やセンスアン
プ動作を行わせることができる。
【０１１３】
（１２）外部端子から入力された入力クロック信号を遅延させる可変遅延回路の遅延信号
と、上記入力クロック信号とを位相比較回路で位相比較し、両者が一致するように上記可
変遅延回路の遅延時間を制御して内部クロック信号を形成する制御回路とを含むクロック
発生回路を備え、上記制御回路は、上記可変遅延時間が目標値を超えた時点で、その遅延
量を逆方向に戻すように上記可変遅延回路を制御することにより、従来の駆動方式である
ＰＦＤの欠点である不感帯をなくすことができ、かかる不感帯をなくすことによりトラン
ジスタの性能や配線長に位相誤差が左右されなくなり、設計を容易にすることができる。
【０１１４】
（１３）上記に加えて、位相比較回路による位相比較動作毎の上記可変遅延回路の遅延時
間の変化量を、ほぼ一定とすることにより、ロックイン状態での位相誤差を最大でその２
倍までに小さくすることができる。
【０１１５】
（１４）上記位相比較回路による位相比較動作毎の上記可変遅延回路の遅延時間の変化量
を、動作状態に対応して変化させることにより、それぞれの動作状態に応じた最適な応答
性と安定性とを実現することができるという効果が得られる。
【０１１６】
（１５）上記に加えて、上記可変遅延回路の遅延時間の変化量は、クロック発生回路の動
作開始から上記目標値を超えるまでの第１期間では大きく、上記第１期間から遅延時間が
目標値より小さくなるまでの第２期間では、上記第１期間での遅延時間の変化量よりも小
さく、上記第２期間以降は上記第２期間よりも更に小さく設定することにより、ＤＬＬ動
作開始時からロックインに至るロックインサイクルを短くしつつ、ロックイン状態での安
定化を図ることができる。
【０１１７】
（１６）上記に加えて、上記可変遅延回路の遅延時間の変化量は、位相同期動作を損なわ
ない範囲で上記可変遅延回路の遅延時間が目標値を超える度に小さくすることにより、応
答性を改善しつつ、ロックイン状態での安定化を図ることができる。
【０１１８】
（１７）上記に加えて、上記位相比較回路は、位相差に対応してハイレベル又はロウレベ
ルの位相比較信号を形成し、上記位相比較信号に対応して上記チャージポンプ回路に対し
てチャージアップ電流又はディスチャージ電流を流すパルス信号を形成することにより、
回路の簡素化を図りつつ上記パルス発生回路の出力パルスにより応答性の切り換えも行う
ようにすることができる。
【０１１９】
（１８）上記に加えて、上記可変遅延回路の遅延時間量を、上記パルス信号の数と、かか
るパルス信号により上記チャージポンプ回路のチャージ電流値との組み合わせにより簡単
な回路により柔軟に所望の応答性を実現しつつ、安定性を図ることができる。
【０１２０】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記
実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であること
はいうまでもない。例えば、ＤＬＬは、デジタル制御デジタルＤＬＬやデジタル制御アナ
ログＤＬＬであってもよい。これらのＤＬＬの可変遅延回路でも、その電源電圧が変化す
ると、それに対応してＭＯＳＦＥＴのゲートに供給される電圧が変化するので流れる電流
が変化し、また、基板電圧が変化すると、基板効果によってＭＯＳＦＥＴのしきい値電圧
が変化して、それぞれドレイン電流を変動させる要因になるものである。したがって、こ
の発明を適用することにより、これらのＤＬＬでも可変遅延回路とその制御信号の安定化
が図られるので出力されるクロック信号のジッタを小さくさせることができる。
【０１２１】
上記ＤＬＬを構成する可変遅延回路やその制御信号を形成する回路を、他のデジタル回
路とを電気的に分離する技術は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）
構造を利用するものであってもよい。
【０１２２】
半導体集積回路装置の高速化に伴い、クロック信号の高周波数化が進められており、１
クロック周期はますます短くなるものである。したがって、上記クロック信号の位相のゆ
らぎであるジッタを小さくすることは、１クロック周期に含まれる時間マージンを小さく
することとなり、クロック周波数の高周波数化には極めて有益な技術になるものである。
【０１２３】
この発明に係るクロック発生回路は、前記のようなシンクロナスＤＲＡＭの他に、クロ
ック発生回路（又は再生回路）を搭載し、同期式入出力を持つ各種デジタル半導体集積回
路装置に広く利用することができる。
【図面の簡単な説明】
【０１２４】
【図１】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図２】ＤＬＬアナログ部の一実施例を示すレイアウト図である。
【図３】この発明に係る半導体集積回路装置の一実施例を示す概略素子構造断面図である。
【図４】この発明に係る半導体集積回路装置の一実施例を示す概略素子構造断面図である。
【図５】この発明に係る半導体集積回路装置の他の一実施例を示す概略素子構造断面図である。
【図６】この発明が適用されるシンクロナスＤＲＡＭの一実施例を示す全体ブロック図である。
【図７】この発明に係るＤＬＬの一実施例を示す全体ブロック図である。
【図８】ＤＬＬアナログ部に含まれる可変遅延回路の一実施例を示す回路図である。
【図９】ＤＬＬアナログ部に含まれるチャージポンプ回路の一実施例を示す回路図である。
【図１０】ＤＬＬアナログ部に含まれる出力アンプの一実施例を示す回路図である。
【図１１】ＤＬＬアナログ部に含まれる制御電圧固定回路の一実施例を示す回路図である。
【図１２】この発明に係るクロック発生回路の動作の一例を説明するための波形図である。
【図１３】この発明に係るクロック発生回路の動作の一例を説明するための波形図である。
【図１４】この発明に係るクロック発生回路に含まれるステート制御回路のステート遷移図である。
【図１５】上記ＤＬＬの位相比較器とステート制御回路の一実施例を示す回路図が示されている。
【図１６】上記ＤＬＬのパルス発生回路の一実施例を示す回路図である。
【図１７】上記ＤＬＬのパルス発生回路の他の一実施例を示す回路図である。
【図１８】上記ＤＬＬの４分周回路の一実施例を示す回路図である。
【図１９】上記ＤＬＬのチャージポンプテストパルス発生回路の一実施例を示す回路図である。
【図２０】この発明に係る半導体集積回路装置におけるメモリチップとリードフレームとの関係を説明する平面図である。
【図２１】この発明に係る半導体集積回路装置における静電保護回路の一実施例を示す回路図である。
【符号の説明】
【０１２５】
１…メモリセルアレイ、２…センスアンプ、３…ＤＬＬアナログ部、４…ＤＬＬデジタ
ル部、５…専用ボンディングパッド、６，１１，１３…ボンディングパッド列、７…デー
タ出力回路、８…ＤＱＳバッファ、９…レプリカ回路、１０…データ入力回路、１２…周
辺回路、
３０１…入力バッファ、３０２…ＣＬＫ入力バッファ、３０３…可変遅延回路、３０４
…ＣＬＫ出力バッファ、３０５…出力アンプ、３０６…ＰＭＯＳ容量、３０７…チャージ
ポンプ、
２００Ａ〜Ｄ…メモリアレイ、２０１Ａ〜Ｄ…ロウデコーダ、２０２Ａ〜Ｄ…センスア
ンプ、２０３Ａ〜Ｄ…カラムデコーダ、２０４…アドレスバッファ、２０５…ロウアドレ
スバッファ、２０６…カラムアドレスバッファ、２０７…カラムアドレスカウンタ、２０
８…リフレッシュカウンタ、２０９…コントロール回路、２１０…データ入力回路、２１
１…データ出力回路、２１２…バンクセレクト回路、２１３…モードレジスタ、２１４…
ＤＬＬ、２１４…ＤＱＳバッファ
４０１…４分周回路、４０２…位相比較器、４０３…ステート制御回路、４０４…パル
ス発生回路、４０５…チャージポンプパルス発生回路、２０９１…クロック入力回路。
【図１】
2006164513.tif 000003
【図２】
2006164513.tif 000004
【図３】
2006164513.tif 000005
【図４】
2006164513.tif 000006
【図５】
2006164513.tif 000007
【図６】
2006164513.tif 000008
【図７】
2006164513.tif 000009
【図８】
2006164513.tif 000010
【図９】
2006164513.tif 000011
【図１０】
2006164513.tif 000012
【図１１】
2006164513.tif 000013
【図１２】
2006164513.tif 000014
【図１３】
2006164513.tif 000015
【図１４】
2006164513.tif 000016
【図１５】
2006164513.tif 000017
【図１６】
2006164513.tif 000018
【図１７】
2006164513.tif 000019
【図１８】
2006164513.tif 000020
【図１９】
2006164513.tif 000021
【図２０】
2006164513.tif 000022
【図２１】
2006164513.tif 000023