(57)【要約】【課題】Ｔ−ＬＶＴＴＬ伝送方式のバスに、近似の論理パターンを有する信号が連続して出力される結果、終端抵抗１電流が大になり終端電圧ＶT が変動することを防ぐ。【解決手段】アドレスが所与のアドレスと一致したとき、アドレス比較器７は一致信号７３を送出する。反転回路６は、一致信号７３を受けたとき、バス１Ｄと内部回路１０１との間を伝送する信号を反転する。アドレスが連続する一連のデータが、所定アドレス指定時のみ反転して入出力されるから、近似の論理パターンがそこで反転して途切れ、近似の論理が連続して出力されない。また、終端電圧ＶT が所定範囲を超えたとき、無効なバスに論理「１」又は「０」のダミー信号を出力して、終端電圧を修正する。【選択図】図１
2006031155.tif 000002
【特許請求の範囲】
【請求項１】
相補型信号のトップラインとベースラインの中間に設定された終端電圧に終端抵抗を介して終端された複数の伝送線路を含むデータバスへ、該相補型信号を入出力するデータ入出力回路を備えた半導体装置において、
該相補型信号の伝送先又は伝送元のアドレスが予め定められた所定アドレスと一致したとき一致信号を送出するアドレス比較回路と、
該データ入出力回路により該相補型信号へ変換される又は該相補型信号から変換されたデータ信号を、該データ入出力回路へ入出力する該半導体装置の内部回路と、
該内部回路と該データ入出力回路の間に挿入され、該一致信号を受信したとき、該内部回路と該データ入出力回路間を伝送する該データ信号を反転して伝送する反転回路とを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
該伝送先又は伝送元のアドレスは、半導体メモリ装置の複数領域中の一領域を指定する領域指定アドレスと、該領域内のアドレスを指定する領域内アドレスとを含み、
該所定アドレスは、該領域毎に設けられたアドレス記憶装置に格納され、
該一致信号は、該領域指定アドレスが指定する領域に対応して設けられた該アドレス記憶装置に格納された該所定アドレスの１つが、該領域内アドレスと一致するとき送出されることを特徴とする半導体装置。
【請求項３】
相補型信号のトップラインとベースラインの中間に設定された終端電圧に終端抵抗を介して終端する複数の伝送線路を含むバスへ、該相補型信号を出力する出力回路を備えた半導体装置において、
該出力回路から該バスへ出力される該相補型信号のハイレベル信号及びロウレベル信号の数の差分を計数して累積し、該差分の累積数が所定の第１累積数より少なく又は所定の第２累積数より多くなる場合に修正信号を送出する差分累積手段と、
該半導体装置のバス制御を監視し、該複数の伝送線路の中から有効な該相補型信号が伝送されない無効伝送線路を検出して該無効伝送線路を特定する判定信号を送出する有効性判定手段とを有し、
該出力回路は、該修正信号を受信したとき、該修正信号に応じてハイレベル又はロウレベルのダミー信号を該判定信号により特定される該無効伝送線路へ出力することを特徴とする半導体装置。
【請求項４】
相補型信号のトップラインとベースラインの中間に設定された終端電圧に終端抵抗を介して終端する複数の伝送線路を含むバスへ、該相補型信号を出力する出力回路を備えた半導体装置において、
該終端電圧を監視して、該終端電圧が所定の第１電圧より低く又は所定の第２電圧より高くなる場合に修正信号を送出する終端電圧監視回路と、
該半導体装置のバス制御を監視し、該複数の伝送線路の中から有効な該相補型信号が伝送されない無効伝送線路を検出して該無効伝送線路を特定する判定信号を送出する有効性判定手段とを有し、
該出力回路は、該修正信号を受信したとき、該修正信号に応じてハイレベル又はロウレベルのダミー信号を該判定信号により特定される該無効伝送線路へ出力することを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれかに記載の半導体装置を用いて他の半導体装置と該伝送線路を介した信号伝送を行うバスシステムにおいて、
該半導体装置及び該他の半導体装置は、該伝送線路から入力された該相補型信号を基準電圧と比較して差動増幅する差動回路と、該基準電圧が入力される基準電圧入力端子とを有し、
該終端電圧の電源は、一端が該終端電圧となり他端が接地された平滑コンデンサからなり、
該終端電圧は、該基準電圧に接続されていることを特徴とするバスシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、終端抵抗で終端された伝送線路から構成されるバスを相補型信号を用いて駆動する半導体装置に関し、とくに半導体メモリ装置をアクセスする半導体装置及び、かかるバス並びに半導体装置を備えたバスシステムに関する。
【背景技術】
【０００２】
終端抵抗で終端された伝送線路からなるバスを相補型信号を用いて駆動するバスシステム、例えばＴ−ＬＶＴＴＬ（Terminated Low voltage Transistor Transistor Logic) 方式又はＣＴＴ（Center Tapped Termination)方式のバスシステムは、半導体装置相互間の高速の信号伝送能力に優れることから、高速が要求される信号伝送、例えばＣＰＵと半導体メモリ装置間の信号伝送に広く使用されている。
【０００３】
図１８は従来の抵抗終端バスシステムブロック図であり、Ｔ−ＬＶＴＴＬ方式のバスシステムを表している。また、図１９はＴ−ＬＶＴＴＬ回路図であり、Ｔ−ＬＶＴＴＬバスシステムを構成する一組の伝送線路、出力回路及び受信回路を表している。
【０００４】
図１８を参照して、ＣＰＵを含む半導体装置１００と半導体メモリ装置２００との間を接続するバスシステムは、ＮD 本の伝送線路１からなるデータバス１Ｄ、ＮA 本の伝送線路１からなるアドレスバス１Ａ及び制御信号が送信されるＮC 本の伝送線路１からなる制御バス１Ｃを備える。さらに、このバスシステムは、基準電圧ＶREF を発生する基準電圧源５と終端電圧ＶT を発生する終端電圧源３とを備える。この基準電圧源ＶREF の出力は、配線を介して半導体装置１００及び半導体メモリ装置２００の基準電圧入力端子２０に印加される。他方、終端電圧源３の出力は、配線を介して終端抵抗４の一端に接続され、全終端抵抗４へ共通な終端電圧ＶT を供給する。
【０００５】
出力回路１１は、半導体装置１００の内部回路１０１又は半導体メモリ装置２００内のメモリ回路２０１から送信された信号を、相補型信号に変換して伝送線路１へ出力する。入力回路１２は、伝送線路１上の相補型信号を受信し、内部回路１０１又はメモリ回路２０１の論理レベルに変換してこれらの回路１０１、２０１へ入力する。
【０００６】
図１９を参照して、伝送線路１は、例えば７５Ωの終端抵抗４により終端電圧ＶT へ終端されている。この終端電圧ＶT は、伝送線路１を伝送する相補型信号のトップラインとベースラインの中間電位、例えば出力回路１１の電源電圧ＶＣＣの１／２とされる。出力回路１１は、２個のトランジスタＴR １，ＴR ２を直列接続したＣＭＯＳプッシュプル回路からなり、終端電圧ＶT より高電圧のハイレベル信号及び終端電圧ＶT より低電圧のロウレベル信号からなる相補型信号を伝送線路１へ出力する。なお、出力をハイインピーダンス状態にすることもできる。入力回路１２は、基準電圧入力端子２０に印加された基準電圧ＶREF を一方の入力とする差動増幅回路からなり、この差動同腹回路の他方の入力端に伝送線路１上の相補型信号を入力し基準電圧ＶREF と比較することで論理レベルを判定する。なお、基準電圧ＶREF として、終端電圧ＶT を用いることもできる。（Ｔ−ＬＶＴＴＬについては特許文献１参照。）。
【０００７】
かかるバスシステムでは、伝送する信号の振幅が小さくかつ信号レベルを終端電圧ＶT （又は基準電圧ＶREF ）に対して対称にすることができるので、高速の信号を伝送するに適している。しかし、このバスシステムでは、相補型信号の信号パターンによっては消費電力が大きくなり、これに対応できる十分な電流容量を有する電源を確保する必要がある。次に、この消費電力について説明する。なお、本明細書で「信号パターン」とは複数線路上に同時に存在する信号の論理パターンをいい、時間変化を含めた信号パターンの列と区別する。
【０００８】
このバスシステムでは、出力回路１１からハイレベル信号を出力する場合、電源電圧ＶＣＣに接続するトランジスタＴR ２がＯＮにされ、接地に接続するトランジスタＴR １がＯＦＦされる。このとき、出力回路から出力される信号電流（以下「ソース電流」Ｉc という。）は、出力回路１１の電源電圧ＶＣＣから順次トランジスタＴR ２、伝送線路１及び終端抵抗４を通り終端電圧ＶT へと流入する。逆に、出力回路１１からロウレベル信号を出力する場合、電源電圧ＶＣＣに接続するトランジスタＴR ２がＯＦＦにされ、接地に接続するトランジスタＴR １がＯＮされる。このとき、出力回路へ吸収される信号電流（以下「シンク電流」ＩS という。) は、終端電圧ＶT から終端抵抗４、伝送線路１及びトランジスタＴR １を通り出力回路１１の接地電圧に流入する。
【０００９】
終端抵抗４を通して終端電圧ＶT へ流入又は流出するソース電流ＩC 及びシンク電流ＩS の総和ＩTT（即ち、終端電圧ＶT に流れる電流）は、バスへ出力されたハイレベル信号の数がＭH 、ロウレベル信号の数がＭL のとき、
ＩTT＝ＭH ×ｉC −ＭL ×ｉS 
と表される。ここで、ｉC 及びｉS はそれぞれ１個の終端抵抗４に流れるソース電流ＩC 及びシンク電流ＩS である。
【００１０】
従って、相補型信号が完全な相補型であるｉC ＝ｉS の場合、同時にバスに出力されるハイレベル信号とロウレベル信号の数が同じならば（即ち、ＭH ＝ＭL ）、終端電圧ＶT には電流が流れない。逆に、ｉC ＝ｉS であっても、ハイレベル信号とロウレベル信号の数が何れか一方に多く偏よると、終端電圧ＶT に流れる電流ＩTTの絶対値はその数の差分（ＭH −ＭL ）に比例して増大しする。電流ＩTTの増減は、終端電圧ＶT の変動を引き起しバスシステムの誤り率を増加する。このため、終端電圧源３には、終端電圧ＶT に流れる電流ＩTTの絶対値が最大の場合にも終端電圧ＶT が規定の電圧範囲に保持できるだけの十分な電流容量が要求される。
【００１１】
電流ＩTTが最大となる期間が短ければ、終端電圧源３に平滑コンデンサを並列に接続して電流ＩTTのピーク電流を吸収することで小容量の終端電圧源３を用いることもできる。しかし、平滑コンデンサを用いて電流ＩTTを平滑化する方法は、ハイレベル信号又はロウレベル信号の一方が長期間連続する用途では平滑コンデンサの容量が大きくなり過ぎて実用的ではない。
【００１２】
このようなハイレベル信号数とロウレベル信号数との大きな差分が長期間連続して発生する事態は、半導体メモリ装置のアクセスの際、とくに近似する信号パターンが連続して発生することが多い画像処理に関連する半導体メモリ装置アクセスで多発しやすい。たとえば、画像処理では、連続するメモリアドレスへ、全てがハイレベル信号又は全てがロウレベル信号からなるデータ信号乃至これに近いパターンのデータ信号を入出力することしばしばおこる。この場合、平滑コンデンサでは長時間にわたる信号パターンの偏りから生ずる終端電圧ＶT のシフトを防ぐことができない。このため、画像処理では、かかる最大の電流ＩTTが流れる信号パターンに対応した十分な容量の終端電圧源３が必要という問題があった。
【００１３】
同様の問題は、出力回路１１の電源電圧ＶＣＣ及び終端電圧ＶT を供給する終端電圧源３についても生ずる。即ち、電源電圧ＶＣＣから流出するソース電流ＩC はハイレベル信号数に比例して増加するから、ハイレベル信号数が多い信号パターンが連続すると長期間にわたり大きな電源電流（電源電圧ＶＣＣの供給電源の電流）が流れる。同様に、終端電圧ＶT には、ロウレベル信号数が多い信号パターンが連続するとき長期間大きなシンク電流が流れる。このため、出力回路１１及び終端電圧源３には大電流容量の電源が必要とされている。
【特許文献１】特開平７−９５２２０号公報（段落（０００２）〜（００１４）及び図２５）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述したように、終端抵抗で終端された伝送線路からなるバスを相補型信号を用いて駆動する従来のバスシステムでは、ハイレベル信号又はロウレベル信号に偏在した信号パターンが長期に連続して伝送される用途では大容量の終端電圧源が必要である。また、半導体装置の電源にも大電流容量が要求される。その結果、バスシステムが高価格となり、かつ消費電力も多くなる。
【００１５】
本発明は、偏在した信号パターンが連続する用途でも、終端電圧を供給する終端電圧源及び半導体装置の電源電圧を供給する電源の電流容量を小さくすることができるバスシステム、及びそのバスを駆動する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するための本発明の第一の構成の半導体装置は、終端電圧へ終端抵抗を介して終端された複数の伝送線路へ相補型信号を入出力するデータ入出力回路を備えた半導体装置に関し、伝送先又は伝送元のアドレスが予め定められた所定アドレスと一致したとき一致信号を送出するアドレス比較回路と、一致信号を受信したときに内部回路とデータ入出力回路間を伝送するデータ信号を反転する反転回路とを備える。
【００１７】
本第一の構成によると、所定アドレスへのアクセス時に、伝送線路上のデータ（相補型信号により表示される論理）と内部回路に入出力するデータ（データ信号により表示される論理）とは反転する。以下、本構成をデータの出力時と入力時に分けて説明する。
【００１８】
本構成では、内部回路から出力される一連のデータを伝送先へ格納する場合、データの伝送先を指定する複数のアドレスを順次連続してアクセスしその一連のデータを順次伝送線路へ出力すると、所定アドレスでは反転したデータが出力されそれ以外のアドレスでは非反転データが出力される。その結果、伝送線路へ出力されるデータ信号は、アクセスの経過とともに、言い換えれば時間経過とともに反転データ信号と非反転データ信号とが入り混じることとなる。このため、内部回路から出力される一連のデータ信号が、一方の論理値（例えばハイレベル信号）を多く含むデータ信号であっても、データ入出力回路から伝送線路へ出力される相補型信号は両論理値（ハイレベル信号及びロウレベル信号）が時間軸上で混在したものとなる。従って、短い期間に両論理値が入れ換わり、その結果、短期間で両論理値の数の時間平均はほぼ等しくなる。
【００１９】
例えば、４ビットのデータ信号パターン（０００１）が連続する場合、アドレスと所定アドレスが２クロック毎に交互に一致、不一致を繰り返すようにアクセスすると、（０００１）（０００１）（１１１０）（１１１０）の４個の信号パターンが繰り返しデータバス（この例では、４ビットに対応する４本の伝送線路を含むバス）に出力され、４クロック以上の時間間隔をとると、論理１と０との時間平均は等しくなる（この例では、時間平均されたクロック当たりの論理１及び０の数はそれぞれ２個で等しい。）。これは同一のデータ信号パターンのときの例であるが、データ信号パターンが変化する場合でも、信号パターンが類似しているならば論理１と０との時間平均は実用上等しいとみなすことができる。
【００２０】
このように、本構成によれば、バスへ出力されるハイレベル信号及びロウレベル信号が短期間で交代するから、小容量の平滑コンデンサを用いて容易に終端電圧及び半導体装置の出力回路の電源に流れるピーク電流を吸収することができる。また、バスへ出力されるハイレベル信号及びロウレベル信号の時間平均値がほぼ等しくなるので、平滑コンデンサ及び終端電圧源が小容量であっても終端電圧の一方向へのシフトが回避される。このため、終端電圧源及び半導体装置の出力回路の電源を小さくすることができる。
【００２１】
さらに本構成では、伝送元からデータを内部回路へ入力する場合、データの伝送先を指定するアドレスが所定アドレスと一致したとき、データ入出力回路の入力データ信号は反転されて内部回路へ入力される。上述したように、所定アドレスへの送信データは反転して送信されるから、この所定アドレスから返信されるデータは反転データとして受信する必要がある。例えば、アドレスがメモリ装置（例えば半導体メモリ装置）を指定するとき、所定アドレスには反転データが書き込まれ、この反転データが読み出されて返送される。この本構成では、受信時に所定アドレスのデータを反転するから、内部回路に正常な論理値のデータを入力することができる。
【００２２】
本第一の構成において、複数の所定アドレスを指定することもできる。この指定は、アドレスを構成するビット中の単数又は複数の特定ビットが、論理値０又は１をとるアドレスとすることもできる。アドレスの一致は、アドレスの一部を抽出した部分について判定することもできる。この場合、アドレス比較回路を小規模にすることができる。
【００２３】
本発明の第二の構成は、第一の構成を複数領域に分割された半導体メモリ装置をアクセスするシステムへ適用したものである。この第二の構成では、アドレスは、その領域を指定する領域指定アドレスと、領域内のアドレスを指定する領域内アドレスとを有する。さらに、領域毎に所定アドレスを格納するアドレス記憶装置が設けられる。そして、領域内アドレスが、指定された領域のアドレス記憶装置に格納されている所定アドレスと一致するとき、アドレス比較回路は一致信号を送出しデータ入出力回路と内部回路間の伝送データを反転する。
【００２４】
この構成では、複数の領域毎に所定アドレスを設定することができる。このため、プログラム毎に又は特性の異なるデータ毎に領域を割り当てることで、プログラム及びデータの特性に適合した所定アドレスを指定することができる。例えば、一連の画像データを利用するプログラムにおいて、互いに異なる２つの間隔で飛び飛びのアドレスに格納された画像データを処理する用途では、異なる２つの間隔を２個の所定アドレスにより指定することができる。また、論理パターンの偏りが小さいデータ又は異なるパターンのデータを短期間に交互にアクセスするプログラムに適用することもできる。これらの場合、反転回路の反転・非反転の切換え動作が少なくなるように指定アドレスを選択してこの切換えに伴う消費電力を少なくすることができる。
【００２５】
本発明の第三の構成の半導体装置は、バスへ出力されるハイレベル信号数とロウレベル信号数の差の累積数がそれぞれ所定の値（第１及び第２の累積数）で定められた範囲内にあること又は、その範囲より少なく若しくは多くなったことを表す修正信号を送出する差分累積手段を備える。ここで、その範囲より少なく若しくは多く「なった」とは、その範囲に出入りするとき、出るときの所定の値と入るときの所定の値とが異なるヒステリシス特性を有する場合を含む意である。このようにヒステリシス特性をもたせることで、累積数が一旦範囲外に外れたときの引き戻し動作（即ち修正信号の送出）を安定して継続させることができるので、修正信号の送出により引き起こされる回路動作に伴う消費電力の増加を抑制することができる。勿論、ヒステリシス特性を有しなくともよい。なお、第１及び第２の累積数が一致する場合は、その範囲内にあるとの情報を省略することができる。
【００２６】
さらに、無効伝送線路（有効な信号が伝送されない伝送線路。）を検出して、その無効伝送線路を特定する判定信号を送出する有効性判定手段を備える。そして、無効伝送線路が検出されたとき、その無効伝送線路へダミー信号を出力する。このダミー信号は、修正信号が示すハイレベル信号数とロウレベル信号数の差の累積数が、所定範囲より少ない場合はハイレベル信号が選択され、多い場合はロウレベル信号が選択される。このため、バスへ出力されるハイレベル及びロウレベルの信号数の差は、ダミー信号の追加により修正され長期間には所定範囲内に納まる。従って、有効な信号として一方のレベルに偏った信号パターンが連続して送出される場合であっても、ダミー信号により同数方向へ修正される。また、ハイレベル及びロウレベルの信号数の差が僅かに一方に偏る信号が長期間にわたり送出される場合でも、信号数の累積値を同じにするように修正されるのでこのよう僅かな偏差が集積することはない。
【００２７】
平滑コンデンサを備える終端電圧は、それ以前に伝送線路へ出力されたハイレベル信号数とロウレベル信号数との差の累積数に依存してシフトする。このため、一方のレベルに偏った信号パターンが長期間連続すると、終端電圧源の電流容量が小さい場合、終端電圧が一方向にシフトしてバスの誤り率が上昇する。本構成によれば、長期間にわたるハイレベル及びロウレベルの信号数の差はダミー信号により修正されて減少するから、終端電圧源として平滑コンデンサを用いたときに生ずる長期にわたる一方向への終端電圧のシフトを抑制することができる。このため、終端電圧に流れるピーク電流を平滑コンデンサを用いて吸収し、終端電位源の容量を小さくすることができる。
【００２８】
本発明の第四の構成は、第三の構成の差分累積手段に代えて、終端抵抗に印加される終端電圧が、それぞれ所定の電圧（第１及び第２の電圧）で定められた範囲内にあること又は、その範囲より低く若しくは高くなったことを表す修正信号を送出する終端電圧監視回路を備える。ここでも、低く若しくは高く「なった」とは、ヒステリシス特性を有する場合を含むことを意味する。そして、終端電圧が所定範囲を超えるとダミー信号を無効伝送線路へ出力し、終端電圧を所定範囲に近づける。従って、第三の構成と同様に、平滑コンデンサを用い、終端電圧源の電流容量を小さくするさらには省略することができる。
【００２９】
上述の第三又は第四の構成を、第一又は第二の構成の半導体装置に適用することもできる。また、上述した第一〜第四の構成の半導体装置を用いたバスシテステムにおいて、終端電圧と、入力回路を構成する差動増幅回路の基準電圧とを兼ねることもできる。また、第一〜第四の構成の終端電圧源として平滑コンデンサのみで構成することもできる。これにより、電圧源を少なく又は省くことができ、装置コストを低減することができる。さらに、上述した反転回路の反転動作を、外部から入力されるまたはプログラムにより生成される停止信号により動作を停止させることもできる。この停止により、データバスは通常の従来のシステムと同様の動作に復帰する。この停止信号を電源投入後の初期動作に適用することで、平滑コンデンサの充電を早め、立ち上がる期間を短縮することができる。
【発明の効果】
【００３０】
本発明によれば、終端電圧へ終端抵抗を介して終端された伝送線路を有するバスへ、相補型信号をハイレベル信号及びロウレベル信号の数を等しくするように出力するので、バスシステムの終端電圧源及び半導体装置の電源を小容量とすることができ、消費電力が小さく低価格の半導体装置及びバスシステムを提供することができる。
【発明を実施するための最良の形態】
【００３１】
（１）第一実施形態
本発明の第一実施形態は画像処理用半導体装置とそのための半導体メモリ装置を備えたバスシステムを駆動する回路に関する。図１は本発明の第一実施形態ブロック図であり、本発明の第一実施形態に係る半導体装置、半導体メモリ装置及びその間を接続するバスシステムを表している。
【００３２】
図１を参照して、バスは、ＮD 本（例えば３２本）の伝送線路１からなるデータバス１Ｄ、ＮA 本（例えば１２本）の伝送線路１からなるアドレスバス１Ａ及びＮC 本（例えば９本）の伝送線路１からなる制御バス１Ｃを含む。各伝送線路１は、それぞれ終端抵抗４により共通の終端電圧ＶT に終端される。これらの伝送線路１は、その一端が半導体装置１００の入力回路１２、出力回路１１又は入出力回路２へ接続され、他端が半導体メモリ装置２００の同様の回路に接続されている。さらに、それぞれ終端電圧ＶT および基準電圧ＶREF を発生する終端電圧源３及び基準電圧源５が設けられる。なお、制御バス１Ｃに接続する半導体装置１００の入出力回路２の一部又は全部は、用途に応じて出力回路１１に置き換えることもできる。これらは、従来のバスシステムと同様である。また、入力回路１２及び出力回路１１も図１９に示す従来のＴ−ＬＶＴＴＬ回路と同様であるので、以下、図１９をも参照しつつ説明する。
【００３３】
図１及び図１９を参照して、終端電圧ＶT は、出力回路１１から伝送線路１へ出力される相補型信号のトップライン（ハイレベル信号時の電圧レベル）とベースライン（ロウレベル信号時の電圧レベル）の中間の電圧、例えば出力回路１１の電源電圧ＶＣＣの１／２に選択される。基準電圧ＶREF は、通常終端電圧ＶT に等しく設定される。この場合、終端電圧ＶT および基準電圧ＶREF を一つの電源、例えば終端電圧源３で兼用することができる。
【００３４】
基準電圧ＶREF は、半導体装置１００及び半導体メモリ装置２００の基準電圧入力端子２０を介して入力回路１２の基準電圧入力端に印加される。入力回路１２は差動増幅回路を有し、他端に入力された伝送線路１の相補型信号とこの基準入力端に印加された基準電圧ＶREF とを差動増幅して論理信号を出力する。なお、図１では、半導体メモリ装置２００の入力回路及び出力回路は省略されている。
【００３５】
出力回路１１はＣＭＯＳプッシュプル回路を有し、入力された論理信号を相補型信号として伝送線路１へ出力する。出力回路１１から出力される相補型信号の電圧レベルは、例えば出力回路１１の電源電圧ＶＣＣが２．５Ｖ、接地電位が０Ｖ、終端電圧ＶT および基準電圧ＶREF が１．２５Ｖのとき、トップラインは２．５Ｖ及びベースラインは０Ｖとなる。従って、例えば７５Ωの終端抵抗４へは、１６．６ｍＡのソース又はシンク電流ＩC 、ＩS が流れる。なお、必要ならば一部又は全部の出力回路１１をハイインピーダンス状態を含む３ステート出力回路とすることもできる。
【００３６】
半導体装置１００の内部回路１０１は、バスシステムを制御する制御回路２２を有し、この制御回路２２は制御レジスタ２４を介して制御バスＩＣとの間で制御信号を入出力する。内部回路１０１はさらに、転送先又は転送元のアドレスを計算するアドレス計算回路２１を有す。アドレス計算回路２１で計算されたアドレスはアドレスレジスタ２３を介してアドレスバス１Ａへ出力される。
【００３７】
さらに、アドレス計算回路２１は、計算されたアドレス７１をアドレス比較回路７へ送信する。このように、アドレス比較回路７へ送信するアドレス７１を、アドレスレジスタ２３ではなくアドレス計算回路２１から直接取得する。これにより、アドレスバスＩＡへ出力されるアドレスの早期の取得が可能となる。なぜなら通常、アドレス計算回路１２はアドレス先読み等の手段を有しており、実行中のアドレスよりかなり後に実行されるアドレスをも前もって取得できるからである。
【００３８】
図２は本発明の第一実施形態アドレス比較回路ブロック図である。アドレス比較回路７に入力されたＮA ビット（例えば１２ビット）のアドレスはレジスタ７１Ａに格納され、その中から任意のｎA 個のビットが選択ビット７２として選択される。選択されるビットの数及び位置は、予め固定されていてもよく、或いはプログラムにより変更できるものでもよい。
【００３９】
複数（例えば４個）のレジスタからなるレジスタメモリ７５には、選択ビット７２と同一ビット長を有する所定アドレス７４が、実行されるプログラムによりプログラムの実行に先立ちあるいは実行途中で格納される。
【００４０】
比較回路７６は、レジスタメモリ７５を構成する各レジスタ毎に設けられ、レジスタに格納されている所定アドレス７４と選択ビット７２とが一致したとき一致信号７３を出力する。各比較回路７６の出力はＯＲゲートに入力され、その出力がアドレス比較回路７から一致信号７３として送出される。従って、レジスタメモリ７５を構成する何れか一個のレジスタに格納された所定アドレス７４が選択ビット７２と一致すれば、アドレス比較回路７は一致信号７３を出力する。なお、所定アドレス７４の格納場所には、所定アドレス７４の全ビットから選択ビット７２に対応する位置のビットのみを抽出したビット列が格納されている。
【００４１】
再び図１を参照して、アドレス比較回路７から出力された一致信号７３は、内部回路１０１とデータ入出力回路２との間に挿入された反転回路６の制御信号として入力される。反転回路６は一致信号７３が入力されたとき、内部回路１０１から出力されるデータ信号を反転してデータ入出力回路２の出力回路１１へ送信し、またデータ入出力回路２の入力回路１２から出力されるデータ信号を反転して内部回路１０１へ送信する。従って、一致信号７３が活性のとき、内部回路１０１の入出力データ信号とデータバス１Ｄ上の相補型信号とは互いに反転した関係にある。他方、一致信号７３が無い場合、即ち非活性のとき、反転回路はデータ信号をそのまま通過させる。従ってこのとき、内部回路１０１の入出力データ信号とデータバス１Ｄ上の相補型信号とは互いに同相となる。なお、かかる反転回路６は、周知のように排他的論理和回路で実現できる。
【００４２】
図３は第一実施形態アドレス比較回路変形例であり、図２に示したアドレス比較回路の変形例を表している。図３を参照して、変形例に係るアドレス比較回路７は、ＮA ビットのアドレスを格納するレジスタ７１Ａの出力から、ｎA 個の選択ビット７２（例えば、２、３、５ビット目の３個）を選択してＡＮＤ回路へ入力する。従って、選択ビット７２が全て論理１とき、一致信号７３が出力される。この変形例では、回路が簡単でかつ高速である。また、異なる選択ビットの組を入力するＡＮＤ回路を複数設け、その出力の論理和を一致信号７３とすることもできる。これにより、複数の所定アドレス７４を簡単な回路で指定することができる。
（第一実施形態のライト動作）
まず、本第一実施形態のライト動作を、既述の従来のバスシステムと比較して説明する。なお、半導体メモリ装置２００へのライトサイクルは、バースト長４、データマスクビットをＬ、ＣＳビットをＬ、及びＣＫＥビットをＨとしてなされた。本実施形態では、これらデータマスクビット、ＣＳビット及びＣＫＥビットの入力端子は、直接ハイレベル又はロウレベルの電位に接続できるため、これらの入力端子には伝送線路が接続されていない。勿論、必要があればこれらの入力端子に制御バス１Ｃを構成する伝送線路１を接続することもできる。また、選択ビット７２は、ライトアドレス（論理アドレスである。）の第２番目のビットを選択するものとし、アドレスのこのビットが論理「１」のとき一致信号７３が出力される。即ち、連続したアドレス、例えば３桁の１６進数で表される一連のライトアドレス（−−０）、（−−１）、（−−２）、（−−３）、（−−４）、（−−５）、（−−６）、（−−７）が続けてアクセスされると、２アドレス毎、即ち２クロック毎に反転したデータがデータバス１Ｄに出力される。具体的には、アドレス（−−０）、（−−１）及び（−−４）、（−−５）で非反転のデータが、アドレス（−−２）、（−−３）及び（−−６）、（−−７）で反転したデータが出力される。以下、アドレス、データの内容は１６進数で、制御信号は８進数で表示する。なお、（）内の−は任意の論理値を表す。
【００４３】
図１２は本発明の第一実施形態ライト動作説明図、図１３は比較例ライト動作説明図であり、従来のバスシステムの動作を表している。ここで、制御信号、アドレスバス信号及びデータバス信号はそれぞれ制御バス１Ｃ、アドレスバス１Ａ及びデータバス１Ｄに出力された相補型信号を、ライトアドレスはシステムの論理アドレスを、書込データは半導体メモリ装置２００へ書き込むデータを表している。
【００４４】
説明を簡単にするために、ここでは、１ワード３２ビットのデータからなる書込みデータを、８ワード単位毎に連続したライトアドレス（論理アドレス）に格納する場合を説明する。
【００４５】
図１３を参照して、まず、制御バス１Ｃに制御信号ＡＣＴＶ（バンクアクティブを示す論理「３」）を出力するとともに、アドレスバス１Ａへ半導体メモリ装置２００のロウ（ＲＡＷ）アドレス（０００）を出力する。次いで、制御信号ＮＯＰ（有効コマンドがないことを示す論理「７」）に続いて、制御信号ＷＲＴ（ライトを示す論理「４」）とともにアドレスバス１Ａへ先頭アドレスとなるコラム（ＣＯＬＵＭＮ）アドレス（０００）を出力する。
【００４６】
次いで、ＷＲＴ信号と共に、書込データの最初の１ワードがデータバス１Ｄに出力され、続く３クロックの間に残りの３ワードが順次データバス１Ｄに出力される。そして、コラムアドレス（０００）に続く連続した４個のアドレス（半導体メモリ装置２００内のアドレス）に書込データの前半分の４ワードが書き込まれる。その後、再びＷＲＴ信号とともにアドレスバスＩＡへコラムアドレス（４０４）が出力され、書込データの残りの４ワードがデータバス１Ｄに順次出力されコラムアドレス（４０４）で指定される「０番バンクの（０４）番地」に続く４個の連続するアドレスへ書き込まれる。これにより、半導体メモリ装置２００のロウアドレス（０００）ブロックの８個のコラムアドレスにより指定された番地（アドレス）、即ち０番バンクの（０００）〜（００７）へ８ワードの書込データが格納される。ここで、コラムアドレス（４０４）の先頭数字はバンク及びプリチャージ動作の指定を含み、４桁の２進数で表示された先頭の１桁目がバンクを２桁目がプリチャージ動作を指定する。例えば、コラムアドレス（４０４）の先頭の数字「４」は 2進表示で（０１００）であり、０番バンクを指定しかつプリチャージ動作を指示しており、続く２個の数字「０４」は１６進表示の（０４）番地を表している。同様に、コラムアドレスの先頭数字「８」及び「Ｃ」は、２進表示でそれぞれ（１０００）及び（１１００）であり、それぞれ１番バンクを指定しプリチャージ動作をしないこと及び１番バンクを指定してプリチャージ動作を行うことを表している。
【００４７】
同様にして、別の８ワードの書込データが、上記のライト動作に続けて論理アドレス（８００００）〜（８０００７）、即ちロウアドレス（８００）ブロックの８個のコラムアドレス（８００）〜（８０３）、（８０４）〜（８０７）で指定される番地（アドレス）へ書込まれる。
【００４８】
アドレス計算回路２１は、伝送先（書込先）のアドレス７１を算出しアドレス比較回路７へ送信する。このアドレス７１は、アドレスバス１Ａへ出力されるアドレス、即ちアドレスバス信号が指定するアドレスと一致させる必要はなく、例えば論理アドレスであるライトアドレスを用いることができる。アドレス比較回路７は、ライトアドレスの第２ビットが論理「１」のとき、例えばライトアドレスが（−−−−２）、（−−−−３）、（−−−−６）、（−−−−７）、・・・のとき、一致信号７３を送出するので、これらのライトアドレスがアクセスされる間データバス１Ｄ上のデータと書込データとは互いに反転したデータとなる。
【００４９】
なお上述したアドレス比較回路７では、論理アドレスであるライトアドレスの一致、不一致を判定したが、これに代えてアドレスバス１Ａに出力されるべきアドレス、即ちアドレスバス信号が指定するアドレスについて判定することもできる。このとき、４ワードのバースト長を有する本実施形態では、先頭アドレスに続く３ワードのアドレスは出力されないので、アドレス計算回路２１内で計算する必要がある。
【００５０】
上述したように、本実施形態では連続した８個のライトアドレスが続けてアクセスされるとき、一致信号７３は２回のアクセス毎に、即ち２クロック毎に出力される。従って、データバス１Ｄ上に現れるデータバス信号は、２クロック毎に反転データと非反転データとが交互に交代して現れる信号となる。
【００５１】
図１２を参照して、最初の８ワードからなる書込データは、小さな数値からなり、論理「０」が多い。しかし、２クロック毎に書込データは反転され、反転されたデータバス信号の論理は「１」が多くなる。また、続いて書き込まれる別の８ワードからなる書込データは大きな数値からなり、論理「１」が多い。この書込データも同様に２クロック毎に反転され、論理「０」を多く含むデータバス信号となる。このように、論理「１」又は「０」の一方を多く含む書込データが書き込まれる場合でも、データバス１Ｄには両方の論理が時間軸上で混在したデータバス信号の列が出力される。
【００５２】
バス１Ｄ、１Ａ、１Ｃを流れる全ソース電流及び全シンク電流（以下「全ソース電流」及び「全シンク電流とはそれぞれ、データバス１Ｄ、アドレスバス１Ａ及び制御バス１Ｃを流れるソース電流の総和及びシンク電流の総和をいう。）は、ソース及びシンク電流ＩC 、ＩS が共に１６．６ｍＡ、バス１Ｄ、１Ａ、１Ｃを構成する伝送線路１が５３本であるから、最大０．８８Ａの電流が流れうる。このうち、データバス１Ｄが３２本と多く、このバスに出力される書込データの論理パターンの影響が最も大きい。本実施形態では、データバス信号は時間軸上で両論理が混在したパターン列となるから、全ソース電流及び全シンク電流の時間平均（例えば４クロックの平均）、さらにはこれらの電流の差である終端電圧源電流（終端電圧ＶT に流れる電流）の時間平均は小さい。
【００５３】
全ソース電流（全シンク電流との和が一定の関係にある。）は、主としてデータバス信号に論理「１」が多い信号が出力される間は大きく、論理「０」が多い信号の間は小さい。図１２を参照して、論理「１」が多いパターンが出力される期間、例えば（ＦＦＦＦＦＦＦＤ）（ＦＦＦＦＦＦＦＣ）が出力される２クロック間、次に２クロック遅れて（ＦＦＦＦＦＦＦ９）（ＦＦＦＦＦＦＦ８）（ＦＦＦＦＦＦＦＦ）（ＦＦＦＦＦＦＦＥ）が出力される４クロック間、及びさらに２クロック遅れて（ＦＦＦＦＦＦＦＢ）（ＦＦＦＦＦＦＦＡ）が出力される２クロック間に大きな全ソース電流が流れる。しかし、その大電流が流れる期間の前後に、小電流の論理「０」が多いパターンが出力される２クロックの期間が挿入される。このように、全ソース電流は２クロック又は４クロックを単位として大電流と小電流との間で変動し、それ以上の期間にわたり同一乃至近似のレベルの全ソース電流が継続することがない。この２〜４クロックで変動する全ソース電流は、小容量の平滑コンデンサ（可能ならば浮遊容量を用いてもよい。）により容易に平滑化される。従って、ソース電流の供給源である半導体装置の出力回路１１の電源容量を、ピーク電流の０．８８Ａより十分に小さい、より平均電流（実用上は０．４４Ａとしてよい。）に近い小さなものとすることが可能になる。
【００５４】
なお、アドレスバス信号及びデータバス信号に有効な信号が出力されない期間（図中−で示す信号）は、論理「１」及び「０」の数が等しい（５５・・５）からなる信号を出力する。これにより、全ソース電流と全シンク電流の差を縮小することができる。この方法は、可能ならば制御信号についても適用することができる。
【００５５】
終端電圧源３に流れる終端電圧源電流は、全ソース電流から全シンク電流を差し引いた値であり、両電流の絶対値が等しい時、即ちバスに出力される相補型信号の論理「１」と「０」との数が等しいとき、０（図中点線で表している。）となる。図１２に示す最初の２クロック（ＡＣＴＶ及びＮＯＰの出力期間）及び最後の２クロック（２個のＮＯＰの出力期間）は有効なデータバス信号が出力されないため、（５５・・５）が出力され論理「１」と「０」との数がほぼ等しくなる。従って、この期間の全ソース電流と全シンク電流とは拮抗し、終端電圧源電流は０に近い値となる。データバス信号の出力後は、上述したように、全ソース電流の大きな期間（即ち全シンク電流が小さい期間）と全ソース電流の小さな期間（即ち全シンク電流が大きな期間）とが２〜４クロック毎に交互に現れる。これに従い、終端電圧源電流は０を中心に正負に振動する。この振動は周期が短いから小さな平滑コンデンサ１６を用いて容易に平滑化される。従って、半導体装置１００の電源容量と同様に、終端電圧源３の容量もピーク電流に較べて小さい平均電流（実用上はゼロに近い。）を供給できるもので足りる。例えば、終端電圧源３を、平滑コンデンサ１６では補償しきれない終端電圧ＶT のシフトを修正するためにのみ用いる小容量の電源とすることもできる。
【００５６】
本実施形態のバスシステムの駆動に消費される消費電流は、全ソース電流と終端電圧源３から流出する電流の和で表される。図１２に、本実施形態の消費電流を、次に詳述する従来技術である比較例と比較して示した。消費電流は全ソース電流の変動と同様の振動をしている。これに対して比較例の消費電流は本実施形態の最大消費電流に近い値でほぼ一定である。従って、本実施形態では、その振動の低電流の期間に相当する消費電流の減少分が比較例より節減されている。
（比較例のライト動作）
比較例として、図１及び図２を参照して既述した従来のバスシステムについてその動作を説明する。図１３を参照して、制御信号、ライトアドレス、書込データ（図外）は第一実施形態と同一である。ただし比較例では、一致信号がなく、データバス信号と書込データとが常に一致している。その結果、全ソース電流、全シンク電流及び終端電圧源電流の時間変化が異なる。
【００５７】
比較例では、データバス１Ｄに書込データがそのまま（反転せずに）データバス信号として出力される。従って、図１３を参照して、最初の論理「０」が多い８ワードの書込データが８クロック連続して出力される間は、全ソース電流は極めて小さい。これに続く論理「１」が多い８ワードの書込データが８クロック連続して出力される間は、全ソース電流は最大に近い大きな値になる。全シンク電流は全ソース電流と逆になる。なお、アドレスバス１Ａ又はデータバス１Ｄに無効伝送線路が生ずる場合は、通常なされるようにアドレスバス１Ａにはロウレベル信号（論理「０」）を、データバス１Ｄにはハイレベル信号（論理「１」）を送出している。
【００５８】
終端電圧源電流は、全ソース電流と全シンク電流の差であり、全ソース電流に倣って０を中心に正負に振動する。全ソース電流は、論理「０」が多いパターンの書込データが続く限り、零に近い値が連続し、逆に論理「１」が多いパターンでは最大に近い値が連続する。このように、全ソース電流の変動周期は書込データのパターンに依存しており、画像処理のように近似の書込データが連続する用途では極めて長い周期が出現することが多い。このことは、終端電圧源電流でも同様である。これでは、平滑コンデンサ１６によるピーク電流の吸収は難しく、これらの電源には常に最大電流に対応する十分な容量が要求される。例えば、伝送線路１には１本当たり１６．６ｍＡのソース電流ｉC が流れるから、５３本の伝送線路１からなるバスには最大０．８８Ａの全ソース電流が流れる。従って、出力回路１１の電源にはこの全ソース電流を供給する容量が要求される。また、終端電圧源３には±０．８８Ａの電流供給能力が要求される。
【００５９】
図１３に比較例の消費電流を示す。比較例では、書込データが反転せずにデータバス１Ｄに出力されるため、データによっては常に最大に近い全ソース電流又は全シンク電流が長期間連続して流れる。このため、最大に近い消費電流が長期間つづいて流れる。
【００６０】
上記本発明の第一の実施形態と比較例とを比較すると、第一実施形態では終端電圧源３の容量を実用上０近くにすることができるのに対し、比較例では全ソース電流及び全シンク電流の最大値±０．８８Ａを流す容量が必要である。また、出力回路の電源も、本実施形態では全ソース電流の平均値０．４４Ａの容量で足りるが、比較例では全ソース電流の最大値０．８８Ａの容量が要求される。さらに、消費電流の時間平均値も本実施形態が小さい。
（第一実施形態のリード動作）
次に、本第一実施形態のリード動作を、既述の従来のバスシステムと比較して説明する。図１４は本発明の第一実施形態リード動作説明図、図１５は比較例リード動作説明図であり、従来のバスシステムのリード動作を表している。
【００６１】
以下、第一実施形態のリード動作の説明を、上述した第一実施形態のライトで半導体メモリ装置２００に格納された書込データ（リード動作では「読出データ」となる。）を半導体装置１００の内部回路１０１へ読み込む場合について説明する。
【００６２】
リード動作の制御信号は、ライト動作時のＷＲＴ信号をＲＤ（書込）信号に置き換えたもので他はライト動作と同様である。リードアドレスは論理アドレスで、読出元（ライト動作時にライトアドレスで指定された番地）を指定する。これに対応するアドレスバス信号はライト動作と同一になる。
【００６３】
説明を簡単にするために、連続する８個のリードアドレスから８ワードの読出データ（１ワード３２ビット）を続けて２回読み出す動作について説明する。
【００６４】
リードアドレスは、（０００００）〜（００００７）の連続する論理アドレスから最初の読出データを読出し、続いて（８００００）〜（８０００７）の連続する論理アドレスから２度目の読出データを読み出す。最初の読出データは論理「０」を多く含み、２度目の読出データは論理「１」が多い。なお、この読出データは、ライト動作で半導体メモリ装置２００に格納されるべきデータ（書込データ）であって、現実に半導体メモリ装置２００に格納されているデータ（データバス信号）ではない。即ち、半導体メモリ装置２００にはデータの一部が反転して格納されるので、読出データはこの反転部分が修正されたものである。
【００６５】
リード動作では、ライト動作と同様に、リードアドレスに対応するアドレスがアドレスバス信号として出力される。これに応じて、半導体メモリ装置２００に格納されていたデータが、データバス信号として順次データバス１Ｄに出力される。このデータバス信号は、上述したように一部（２クロック毎に）が反転している。本実施形態では、リードアドレスが所定のアドレス（２番目のビットが論理「１」のアドレス）と一致すると、対応するアドレスバス信号に同期して一致信号を出力し、データバス信号を反転して内部回路１０１へ読み込む。この所定のアドレスはライト動作とリード動作で共通であるから、ライト動作時にデータが反転されるアドレスと同一アドレス（論理アドレスであっても、アドレスバス信号で指定されるアドレスであってもよい。）でリード動作時のデータも反転される。このため、半導体メモリ装置２００に格納された一部が反転したデータを、正しく読み込むことができる。
【００６６】
半導体装置全ソース電流（半導体装置の全ソース電流）は、リード動作時にはデータバス１Ｄを駆動しないので僅かしか流れない。なお、無効伝送線路へは従来例と同様に（５５・・５）を送出するので、無効伝送線路が多いリード動作の前後では最大値の１／２程度の全ソース電流が流れる。
【００６７】
メモリ装置全ソース電流（半導体メモリ装置２００の出力回路に流れる全ソース電流）は、半導体メモリ装置２００に格納されているデータをデータバス信号としてデータバス１Ｄに出力するために消費される。このメモリ装置全ソース電流は、データバス信号の論理パターン（「０」と「１」との数の差）に依存する。一方、半導体メモリ装置２００に格納されリード動作時にデータバス信号として出力されるデータはライト動作時に２クロック周期で反転されているため、データバス信号も２〜４クロック毎に反転、非反転データが交互に交代する。このため、メモリ装置全ソース電流は、２〜４クロック周期で振動する電流となる。このため、平滑コンデンサ１６を用いて出力回路１１の電源容量を小さくすることができる。なお、シンク電流は、半導体装置１００及び半導体メモリ装置２００のいずれもソース電流の増減と逆の変化をする。
【００６８】
終端電圧源電流は、半導体装置１００の全ソース電流及び半導体メモリ装置２００の全ソース電流の和に従って変動し、電圧０を中心に２〜４クロック周期で正負に振動している。従って、ライト動作と同様の理由で、終端電圧源３を小容量にすることができる。
（比較例のリード動作）
比較例は、ライト動作の比較例と同じ従来のバスシステムである。以下、そのリード動作を説明する。
【００６９】
比較例では、周知の半導体メモリ装置２００のリード動作と同様に、データバス信号が常に読出データ（半導体装置１００の内部回路１０１へ読み込まれるデータ）と一致している。読出データの論理パターンは、最初の８ワードが論理「０」が多く、続く８ワードは論理「１」が多い偏ったパターンであり、データバス１Ｄには直接この偏ったパターンがデータバス信号として出力される。その結果、データバス信号を出力する半導体メモリ装置２００の全ソース電流は、最初の８ワードが出力される８クロック間は０に近い値が続き、続く８クロック間は最大に近い値になる。半導体装置全ソース電流は、制御信号及びアドレスバス信号に対応した小さな値になっている。終端電圧源電流は、最初の８クロック間は正電流（電源から流出して消費される電流）が流れ、続く８クロック間は負電流（電源へ流入する電流）が流れる。このように終端電圧源電流は、偏ったパターンの読出データが連続するときは長期間にわたり正又は負の電流が続く。このため、その電源容量を小さくすることができない。
【００７０】
また、終端電圧源３から流出する電流と半導体装置１００及び半導体メモリ装置２００の全ソース電流との総和である消費電流は、データバス信号の出力されている間、流れ得る最大に近い値が継続している。図１５の消費電流を参照して、ここで述べた比較例に較べて、第一実施形態の消費電流はおおよそ、２クロックの低電流期間がある分だけ低減されている。
（２）第二実施形態
第二実施形態に係る半導体装置は、第一実施形態の半導体メモリ装置２００を複数領域に分割して用いる形態に関する。図４及び図５はそれぞれ本発明の第二実施形態アドレス比較回路回路図及び本発明の第二実施形態アドレス比較回路変形例である。
【００７１】
図４を参照して、第二実施形態では、アドレス比較回路７に入力されるアドレス７１（論理アドレス又はアドレスバス１Ａに出力されるアドレスでもよい）は、領域指定アドレス７１ａと領域内アドレス７１ｂとに分離される。領域指定アドレス７１ａは、複数領域を指定する長さ、例えば４領域を指定する２ビット長のデータからなる。
【００７２】
レジスタメモリ７５は２個のレジスタを１組として、４組のレジスタメモリ７５が設けられる。この４組のレジスタメモリ７５は、それぞれ４個の領域に対応して設けられている。従って、これらのレジスタメモリ７５は、各領域毎に２個の所定アドレス７４を４領域分格納している。
【００７３】
２個のセレクタ７７は、領域指定アドレス７１ａにより制御され、４組のレジスタメモリ７５の中から領域指定アドレス７１ａにより指定される１組のレジスタメモリ７５を選択し、そこに格納されている２個の所定アドレス７４を比較回路７６に出力する。比較回路７６は（図中のＯＲ回路を含む。）、領域内アドレス７１ｂから抽出されたｎA ビットの選択ビットを２個の所定アドレス７４と比較し、何れかが一致したとき論理「１」を出力する。この出力の停止信号７８との論理和が、一致信号７３としてアドレス比較回路７から出力される。停止信号７８は外部端子から又はプログラムにより生成される。この停止信号７８を、初期動作、例えば電源投入直後に生成することで、反転回路６の反転動作を停止させ、データバス１Ｄの全ての伝送線路１に（ＦＦ・・・Ｆ）の論理パターンを出力して平滑コンデンサ１６を早期に充電することで初期動作の立ち上がり時間を短縮することができる。
【００７４】
この第二実施形態によれば、半導体メモリ装置２００を分割した領域毎に異なる複数の所定アドレスを設定することができる。従って、プログラム或いはデータの特性に合わせて所定アドレスを設定することで、異なるプログラム又はデータを使用する場合でも反転回路６の動作頻度を適切に設定することができる。
【００７５】
図５を参照して、第二実施形態に係るアドレス比較回路変形例では、８個のレジスタからなるレジスタメモリ７５がページ分設けられている。この一つのレジスタメモリ７５には、８個の所定アドレス７４が格納される。さらに、各レジスタには１ビットの有効フラグ７９が設けられる。
【００７６】
領域指定アドレス７１ａにより指定されたページに対応するレジスタメモリ７５に格納されていた８個の所定アドレス７４が読み出され、これと対に設けられている８個の比較回路７６へ出力される。このとき、有効フラグ７９が否定（「０」）のレジスタは読出が禁止される。この８個の比較回路７６は、選択ビット７２と８個の所定アドレス７４の一つが一致するとき一致信号７３を送出する。他は、第二実施形態のアドレス比較回路と同様である。
【００７７】
本変形例では、有効フラグ７９を動的に変更するだけで特定の所定アドレス７４を使用又は不使用に設定することができるから、２以上の所定アドレス７４の組を一部重複させて複数のプログラム等で同時に使用することができる。このため、レジスタの使用効率がよく、またプログラム等で変更する所要アドレス７４を少なくすることができる。
（３）第三実施形態
本発明の第三実施形態は、第一実施形態に係る半導体装置及びバスシステムを、終端電圧のシフトが修正されるように改良したものである。
【００７８】
図６は本発明の第三実施形態ブロック図である。図６を参照して、第三実施形態に係るバスシステムでは、終端電圧源３はなく、代わりに単に平滑コンデンサ１６が接続されている。他のバス構造は第一実施形態と同様である。かかる終端電圧源３が省略されたシステムでは、長期にわたり一方の論理に偏った相補型信号がバスに出力されると、平滑コンデンサ１６の電圧シフトが終端電圧源３により吸収されて修正されることがないため終端電圧ＶT がシフトしてしまう。本実施形態では、バス１Ｄ、１Ａ、１Ｃに出力される論理「１」及び「０」の累積数を監視し、この累積数が零に近づくようにバス出力を制御して終端電圧ＶT のシフトを抑制する。
【００７９】
図７は本発明の第三実施形態切換回路ブロック図であり、図６中に示すデータ切換回路２６及びその周辺の回路を表している。第三実施形態では、図６を参照して、ダミー信号制御回路１３により切換制御される切換回路２６Ａ、２７、２８が、データバス１Ｄ、アドレスバス１Ａ及び制御バス１Ｃにそれぞれ設けられている。図７を参照して、切換回路２６Ａは、データレジスタ２５から出力されるデータ信号とダミー信号６１とを切換信号６４により切り換えて出力回路１１へ出力する。従って、データバス１Ｄへは、切換信号に従ってデータ信号又はダミー信号６１が出力される。アドレスバス１Ａ及び制御バス１Ｃについても、データレジスタ２５をそれぞれアドレスレジスタ２６及び制御レジスタ２７に代えた他は同様である。
【００８０】
ダミー信号６１は、修正信号とともに差分累積手段８により生成される。差分累積手段８は、切換回路２６Ａ、２７、２８から出力される論理「１」の数から論理「０」の数を差し引き、その差し引いた値を累積する。この累積値を予め設定されている下限値及び上限値（それぞれ第１累積数及び第２累積数に相当する。）と比較し、下限値より小さい場合は（活性であることを示す論理「０」の）修正信号６２を出力すると同時に（下限値より小さいことを示す論理「１」の）ダミー信号６１を出力し、下限値より大きい場合は（活性であることを示す論理「０」の）修正信号６２を出力すると同時に（下限値より大きいことを示す論理「０」の）ダミー信号６１を出力する。累積数が下限値と上限値の範囲内にある場合は、修正信号６２は不活性を示す論理「１」となる。即ち、下限値と上限値の範囲内は不感帯となる。この不感帯の幅は０とすることもできる。なお、ダミー信号６１は目的とする累積値、例えば零を基準とし、これより小さい場合に論理「１」を大きい場合に論理「０」を出力するようにしてもよい。この差分累積手段８は回路により構成することができる。また、終端電圧ＶT の修正は通常数百〜数千クロックの長期に及ぶ累積期間の結果により徐々になされることから、差分累積手段８の一部の機能をプログラムにより実行することもできる。
【００８１】
第三実施形態では、さらに有効な信号が出力されない伝送線路１を検知する有効性判定手段１０を有する。有効性判定手段１０は、バスの制御回路２２とアドレス計算回路２１の動作を監視して、有効な信号が出力されない伝送線路１を無効伝送線路として特定する。この特定は、データバス１Ｄ、アドレスバス１Ａ、及び制御バス１Ｃ単位で行う。かかるバス単位で特定することで、制御が容易になる。勿論、必要ならばより小さな単位で行うこともできる。このような特定方法として、例えば、バス制御命令がアドレスやデータ信号を不要とする場合、又はバースト転送のように特定期間のみアドレスを送出しその前又は後にアドレスを必要としない場合、データバス１Ｄやアドレスバス１Ａを、無効伝送線路として特定することができる。また、チップイネーブル又はチップセレクトを監視し、制御バス１Ｃの一部が使用されなくなる期間を検知して制御バス１Ｃの一部を無効伝送路として特定することもできる。
【００８２】
有効性判定手段１０は、無効伝送路と特定されたバスに対して、そのバスに対応して設けられたダミー信号制御回路１３へそのバスが無効伝送線路であることを示す論理「１」の判定信号６３を送出する。このように、無効伝送線路の特定単位毎にダミー信号制御回路１３が設けられ、判定信号６３は有効性判定手段１０から各特定単位ごとに送出される。
【００８３】
図７を参照して、ダミー信号制御回路１３は、有効性判定手段１０から送出される判定信号６３と差分累積手段８から送出される修正信号６２との論理和を切換信号６４として切換回路２６Ａ、２７、２８へ送出する。図８は本発明の第三実施形態ダミー信号制御回路の動作説明図である。図８を参照して、判定信号が「０」かつ修正信号が「０」の場合のみダミー信号６１が切換回路２６Ａから出力される。他の場合は、通常の動作時と同様にレジスタ２５、２３、２４の内容、即ちそれぞれデータ信号、アドレス及び制御信号が出力される。
【００８４】
即ち、ダミー信号６１が出力されるのは、そのバスが無効伝送線路であって、かつ全てのバスに出力された論理「１」と「０」との差の累積値が所定範囲を超えた場合に限られ、それ以外の場合は通常の信号がバスに出力される。ダミー信号６１は、ハイレベル信号が多い信号パターンが続き累積数が上限を超えているとき論理「０」となり、ローレベル信号がバスに出力される。逆にローレベル信号が続き累積数が下限より小さくなると、ダミー信号は論理「１」となり、ハイレベル信号がバスへ出力される。従って、ダミー信号のバスへの出力により、ハイレベル及びローレベルの信号数は常に所定の範囲内の差に納まる方向へ修正される。このため、終端電圧ＶT のシフトが抑制される。
【００８５】
本第三実施形態において、制御バス１Ｃを構成する伝送線路１のうち、その一部又は全部を、論理「１」と「０」の累積数の差の計算対象若しくははダミー信号の出力対象（従って無効伝送線路の判定対象）から又はその両方の対象から除外することもできる。これにより、回路規模を小さくしてより消費電力を減少することができる。
【００８６】
例えば、クロック分配線路及びデータストローブ信号線路をそのような対象から除外することができる。これらの信号は、動作期間中は「１」と「０」とが交互に連続して出力されるため、累積数には殆ど影響を与えない。このため、これらの信号線を対象外としても、本実施形態の動作に悪影響を及ぼすことは殆どない。従って、このような伝送線路は累積数の計算対象から除外して、消費電力を少なくすることが好ましい。
【００８７】
これらの線路は、非動作期間中は、ハイインピーダンス又はロウ若しくはハイレベルに保持される。非動作期間中ハイインピーダンスに保持される伝送線路、例えば通常のストローブ信号線路は、ダミー信号を出力するようにすることもできる。これに対して、非動作期間中ロー又はハイレベル信号が出力される伝送線路、例えばクロック分配線路についてはダミー信号の出力対象外とする必要がある。このクロック分配線路の動作は、予め設定してもよく、また無効伝送線路の判定対象とすることでもなされる。
（第三実施形態のライト動作）
図１６は本発明の第三実施形態ライト動作説明図である。図１６を参照して、修正前アドレスバス信号（前述した第一実施形態でのアドレスバス信号に相当する。）の第４、５クロック目で、全ビットがハイレベル信号からなる論理「１」の（ＦＦＦ）がアドレスバス１Ａに出力されている。制御信号、ライトアドレス、修正前アドレス信号、書込データ及びデータバス信号は、第一実施形態と同様である。また、一致信号７３の活性な間は、データバス信号と書込データとが反転するのも同様である。
【００８８】
図１６中に示す累積数は、差分累積手段８により累積された、本実施形態のバスを構成する全ての伝送線路１上に半導体装置１００から出力される信号の論理「１」と「０」との数の差の累積である。この累積数は、第３、第４クロック目及び第８クロック目で所定の下限を下回る。しかし、第３クロック目は有効な修正前アドレスバス信号が出力されるから、アドレスバス１Ａは無効伝送線路ではなく切換信号は出力されない。一方、第４クロック目及び続く第５クロック目では有効な修正前アドレスバス信号は出力されずアドレスバス１Ａは無効伝送線路となっている。この第４及び第５クロック目のように、累積数が所定の下限を下回り（又は上限を上回り）かつ同時に及び引き続くクロックでアドレスバス１Ａが無効伝送線路となるとき、ダミー信号出力を指示する切換信号６４を送出する。これに対して、第８クロック目では、累積数は所定の下限を下回りかつ同時にアドレスバス１Ａも無効伝送線路となるけれども、続く第９クロック目には有効な修正前アドレスバス信号が出力されるので、連続して２クロックの無効伝送線路を利用できない。このため、８クロック目では切換信号６４を送出しない。このように、ダミー信号の出力をアドレスバス１Ａが無効伝送線路となる期間が２クロック以上あるときに限るのは、切換回路２６Ａ、２７、２８の切換動作の間隔が短くなり切換動作に伴う消費電力が増加するのを防止するためである。勿論、切換信号６４の送出を、累積数が上下限を超えかつ同時にアドレスバス１Ａが無効伝送線路となる期間とすることもできる。
【００８９】
図１６を参照して、通常は無効伝送線路には第一実施形態と同様に（５５・・・５）が送出されるので、例えば第１〜２クロックでは累積数の変化は小さい。第３〜４クロックで論理「０」が多く出力された結果、累積数が下限を下回るようになるが、第４及び第５クロック目にはアドレスバス１Ａにダミー信号（ＦＦＦ）が出力され、さらに第５及び第６クロック目で書込データが反転したデータバス信号がデータバス１Ｄに出力されるため、バスに出力される論理「０」と「１」の時間平均数が拮抗して第６クロック目では累積数は零に近づく。このとき終端電圧ＶT は累積数に沿って変動し、累積数の上下限で定まる電圧の範囲内に納まる。従って、終端電圧源３を平滑コンデンサ１６のみで構成し、平滑コンデンサ１６の充放電用の終端電圧源３を省略することもできる。
【００９０】
本実施形態において、バスシステムの動作初期には平滑コンデンサ１６が未充電であるため、終端電圧ＶT は０Ｖに近い値になっている。従って、初期動作として、終端電圧ＶT を所定電圧に昇圧するまで平滑コンデンサ１６を充電しなければならない。この充電は、初期動作として一定期間（ＦＦ・・Ｆ）のダミー信号を出力するプログラムにより実行することができる。あるいは、初期充電用の小容量の終端電圧源３を平滑コンデンサに並列に接続することで実行することもできる。
（４）第四実施形態
本発明の第四実施形態は、終端電圧ＶT が所定電圧範囲に納まるようにダミー信号をバスに出力するバスシステムに関する。
【００９１】
図９は本発明の第四実施形態ブロック図である。第四実施形態の終端電圧源３及び平滑コンデンサ１６は第三実施形態と同様であり、終端電圧源３を省略できることも第三実施形態と同じである。本第四実施形態に係る半導体装置１００は、無効伝送線路を検出する有効性判定手段１０をバスの制御回路２２内に有する。切換回路２７は、切換信号６４を受けてダミー信号６１を伝送線路１に出力する。ダミー信号制御回路１３は、有効性判定手段１０から出力される判定信号６３に基づき無効伝送線路を選択して、修正信号６２と判定信号６３に応じて選択される伝送線路に対する切換信号６４を生成する。ダミー信号制御回路１３は、第三実施形態と同様に、データバス１Ｄ、アドレス１Ａ及び制御バス１Ｃの一部に対してそれぞれ設けられる。
【００９２】
本第四実施形態では、半導体装置１００内に終端電圧ＶT を監視する終端電圧監視回路９が設けられている。終端電圧監視回路９は、終端電圧ＶT が所定電圧範囲を超えると修正信号６２をダミー信号制御回路１３へ送信し、同時に終端電圧ＶT を修正するダミー信号６１（論理「１」又は「０」の信号）を切換回路２７へ出力する。従って、第三実施形態と同様に終端電圧ＶT のシフトを修正して終端電圧ＶT を所定電圧の近くに保持することができる。なお、修正信号６２が送出される上限及び下限の終端電圧ＶT に、ヒステリシス特性をもたせることで頻繁に切換動作が発生することを回避することが望ましい。
【００９３】
なお、クロック分配線路及びデータストローブ信号線路については、第三実施形態と同様のダミー信号制御として取り扱うことができる。
（４）第五実施形態
本発明の第五実施形態は、第三実施形態の差分累積手段に代えて第四実施形態の終端電圧監視回路を適用した形態に関する。
【００９４】
図１０は本発明の第五実施形態ブロック図である。本実施形態のバス１Ｄ、１Ａ、１Ｃ基準電圧源５、平滑コンデンサ１６及び終端電圧源３は第三実施形態と同様である。また、アドレス比較回路７と反転回路６、並びにダミー信号制御回路１３と切換回路２６Ａ、２７、２８も第三実施形態と同様である。クロック分配線路及びデータストローブ信号線路についは、第三実施形態と同様のダミー信号制御を行うことができる。
【００９５】
本第五実施形態では、終端電圧ＶT を監視し、その電圧が所定の電圧範囲より高く又は低くなったときに修正信号６２を送出する終端電圧監視回路９を備える。即ち、終端電圧ＶT に対する修正信号６２の発生はヒステリシス特性を有する。これにより、頻繁に修正信号の発生、消滅が繰り返されることを回避する。終端電圧監視回路９は、さらに終端電圧ＶT が所定の電圧範囲より高い又は低い場合に、それに応じて論理「０」又は「１」のダミー信号を出力する。
【００９６】
ダミー信号制御回路１３と切換回路２６Ａ、２７、２８は、各バス１Ｄ、１Ａ、１Ｃ毎に設けられる。無効伝送線路を検出するための有効性判定手段１０は、制御回路２２の一部として設けられ、無効伝送線路からなるバスを特定する判定信号６３をそれぞれのバスに対応するダミー信号制御回路１３へ送出する。その他の動作は第三実施形態と同様である。（第五実施形態のライト動作）
図１７は本発明の第五実施形態ライト動作説明図である。図１７に示す制御信号〜データバス信号の意味は、図１６の第三実施形態のライト動作と同様であるから説明を省略する。なお、ここでは一致信号は図示しないが、この一致信号は図１６と同じ動作をしており、図１６と同様に書込データの一部を反転したデータバス信号をデータバス１Ｄへ出力している。
【００９７】
図１７を参照して、終端電圧監視回路９は、例えば出力回路の電源電圧ＶＣＣ＝２．５Ｖの１／２の電圧ＶT0＝１．２５Ｖを中心に、その上下に例えば各数十ｍＶ離れた上限及び下限の電圧が設定されている。第１クロック目〜第２クロック目では、終端電圧ＶT は上下限で画定された電圧範囲にあり修正信号は出力されない。第３〜第４クロック目で論理「０」が多く含まれるデータバス信号及びアドレスバス信号が出力されると、これらの信号に対応して平滑コンデンサ１６に電流（平滑コンデンサに流れ込む方向を正とする平滑コンデンサ電流として示す。）が流れ、終端電圧ＶT を変動させる。終端電圧ＶT は、第４クロックに遅れて変化し第５クロック目で下限を下回る。終端電圧監視回路９は、これを検知して修正信号６２を出力する。同時に論理「１」のダミー信号を発生する。
【００９８】
第５クロック目では、有効なアドレスバス信号（修正前アドレスバス信号）が存在しないので、アドレスバス１Ａが無効伝送線路であることを示す判定信号６３が、有効性判定手段１０からアドレスバス１Ａに対応するダミー信号制御回路１３へ送信される。この判定信号６３と活性な修正信号６２を受信したダミー信号制御回路１３は、ダミー信号６１とともに切換信号６４をアドレスバス１Ａに対応する切換回路２７へ送信する。その結果、アドレスバス１Ａへは（ＦＦＦ）からなる修正後アドレスバス信号が送出される。この第５クロック目はバスへの論理「１」の出力が多く含まれるため、終端電圧ＶT は下限を超えて上昇し始める。
【００９９】
第６クロック目では、終端電圧ＶT は既に下限を超えて画定された電圧範囲内に納まっている。しかし、修正信号６２が消滅する電圧は発生する電圧（上記の下限）より高く設定されているため、第６クロック目以降も修正信号６２は引き続き発生したままである。従って、第６クロック目以降は、有効な修正前アドレスバス信号が存在しないとき、即ち、第８、１０、１２〜１４、１６以降のクロックで、アドレスバス１Ａには（ＦＦＦ）からなる修正後アドレスバス信号が出力される。さらに、１９及び２０クロック目では、有効なデータバス信号が存在しないので、データバス１Ｄに対応するダミー信号制御回路１３へも活性な判定信号と論理「１」のダミー信号６１が送られ、データバス１Ｄへも（ＦＦ・・Ｆ）からなるデータバス信号が出力される。その結果、終端電圧ＶT は画定された電圧範囲内に引き戻される。ここでは、終端電圧ＶT が下限を下回る場合を説明したが、逆に上限を上回る場合も同様である。
（６）本発明の終端電圧源の変形例
上述した本発明の実施形態において、終端電圧ＶT と基準電圧ＶREF とを共通にして一つの電圧源から電圧を供給することができる。これにより、一方の電源が不要になるので、一層の消費電力の削減が可能となる。また、電源コストも低減される。以下、かかる本発明の実施形態変形例について説明する。
【０１００】
図１１は、本発明の実施形態終端電圧源説明図であり、終端電圧ＶT と基準電圧ＶREF とを共通にした変形例を表している。
【０１０１】
図１１（ａ）は、第一実施形態及び第二実施形態に係る変形例を表している。本変形例では、図１１（ａ）を参照して、基準電圧ＶREF と終端電圧ＶT とが一つの終端電圧源３から供給されている。このように、基準電圧源５を省略できるので、製造コストの低減に寄与する。また、終端電圧源３に並列に平滑コンデンサ１６が接続され、終端電圧源３に流れるピーク電流を吸収する。従って、終端電圧源３は殆ど零に近い平均電流を供給すればよく、消費電力を低減することができる。
【０１０２】
平滑コンデンサ１６は、データバス１Ｄ上への出力信号が反転回路６により切り替えられる周期に同期した変動を平滑するに十分な容量を必要とする。他方、大きすぎる容量では、初期動作時の充電に時間がかかり起動時間が遅くなる。従って、数十クロック〜数千クロックの間、例えば数百クロックの間の変動を平滑にする時定数が好ましい。なお、平滑コンデンサ１６に要求される容量は、終端電源３の電流容量に依存する。
【０１０３】
図１１（ｂ）は、第三実施形態に係る変形例を表している。本変形例では、図１１（ｂ）を参照して、基準電圧ＶREF と終端電圧ＶT とが一つの平滑コンデンサ１６から供給される。第三実施形態では、長期間、例えば数千クロックの間にはバスに出力される論理「１」と「０」との数が拮抗するから、終端電圧ＶT に流れる平均電流は殆ど零であり平滑コンデンサ１６を充電するための終端電圧源３を小さくすることができる。従って、基準電圧源５を省くのみならず、終端電圧源３を平滑コンデンサ１６に代えることもできる。このため、コストの低減、消費電力の節減に寄与するところが大きい。なお、平滑コンデンサ１６では平滑しきれない長周期の終端電圧ＶT のシフトを抑制するために、あるいは起動時間を短縮するために、充電用に小容量の終端電圧源３を併用することもできる。
【０１０４】
図１１（ｃ）は第四及び第五実施形態に係る変形例を表している。本変形例は、図１１（ｃ）を参照して、図１１（ｂ）に示した第三実施形態に係る変形例と同じく、終端電圧ＶT を平滑コンデンサ１６から供給している。第四及び第五実施形態では終端電圧ＶT を常時監視し修正するので終端電圧ＶT の長周期の変動が著しく小さく、かつ、起動初期には平滑コンデンサ１６が充電されるまでダミー信号がバスに出力されて充電するので、充電用の終端電圧源３が必要となる場合は少ない。従って、終端電圧源３を平滑コンデンサ１６に代えることができる。勿論、第三実施形態に係る変形例と同じく終端電圧源３を併用して同様の効果を奏することもできる。
【産業上の利用可能性】
【０１０５】
本発明は、終端抵抗で終端された伝送線路からなるバスを相補型信号を用いて駆動する半導体装置、とくに半導体メモリ装置２００をアクセスする半導体装置及び、かかるバス並びに半導体装置を備えたバスシステムに利用される。
【０１０６】
上述した本発明の実施形態の説明には、下記の付記記載の発明が開示されている。
（付記１）相補型信号のトップラインとベースラインの中間に設定された終端電圧に終端抵抗を介して終端された複数の伝送線路を含むデータバスへ、該相補型信号を入出力するデータ入出力回路を備えた半導体装置において、
該相補型信号の伝送先又は伝送元のアドレスが予め定められた所定アドレスと一致したとき一致信号を送出するアドレス比較回路と、
該データ入出力回路により該相補型信号へ変換される又は該相補型信号から変換されたデータ信号を、該データ入出力回路へ入出力する該半導体装置の内部回路と、
該内部回路と該データ入出力回路の間に挿入され、該一致信号を受信したとき、該内部回路と該データ入出力回路間を伝送する該データ信号を反転して伝送する反転回路とを有することを特徴とする半導体装置。
（付記２）付記１記載の半導体装置において、
該伝送先又は伝送元のアドレスは、半導体メモリ装置の複数領域中の一領域を指定する領域指定アドレスと、該領域内のアドレスを指定する領域内アドレスとを含み、
該所定アドレスは、該領域毎に設けられたアドレス記憶装置に格納され、
該一致信号は、該領域指定アドレスが指定する領域に対応して設けられた該アドレス記憶装置に格納された該所定アドレスの１つが、該領域内アドレスと一致するとき送出されることを特徴とする半導体装置。
（付記３）相補型信号のトップラインとベースラインの中間に設定された終端電圧に終端抵抗を介して終端する複数の伝送線路を含むバスへ、該相補型信号を出力する出力回路を備えた半導体装置において、
該出力回路から該バスへ出力される該相補型信号のハイレベル信号及びロウレベル信号の数の差分を計数して累積し、該差分の累積数が所定の第１累積数より少なく又は所定の第２累積数より多くなる場合に修正信号を送出する差分累積手段と、
該半導体装置のバス制御を監視し、該複数の伝送線路の中から有効な該相補型信号が伝送されない無効伝送線路を検出して該無効伝送線路を特定する判定信号を送出する有効性判定手段とを有し、
該出力回路は、該修正信号を受信したとき、該修正信号に応じてハイレベル又はロウレベルのダミー信号を該判定信号により特定される該無効伝送線路へ出力することを特徴とする半導体装置。
（付記４）相補型信号のトップラインとベースラインの中間に設定された終端電圧に終端抵抗を介して終端する複数の伝送線路を含むバスへ、該相補型信号を出力する出力回路を備えた半導体装置において、
該終端電圧を監視して、該終端電圧が所定の第１電圧より低く又は所定の第２電圧より高くなる場合に修正信号を送出する終端電圧監視回路と、
該半導体装置のバス制御を監視し、該複数の伝送線路の中から有効な該相補型信号が伝送されない無効伝送線路を検出して該無効伝送線路を特定する判定信号を送出する有効性判定手段とを有し、
該出力回路は、該修正信号を受信したとき、該修正信号に応じてハイレベル又はロウレベルのダミー信号を該判定信号により特定される該無効伝送線路へ出力することを特徴とする半導体装置。
（付記５）停止信号の入力により該反転回路の反転動作を停止することを特徴とする付記１〜２記載の半導体装置。
（付記６）付記１〜４のいずれかに記載の半導体装置を用いて他の半導体装置と該伝送線路を介した信号伝送を行うバスシステムにおいて、
該半導体装置及び該他の半導体装置は、該伝送線路から入力された該相補型信号を基準電圧と比較して差動増幅する差動回路と、該基準電圧が入力される基準電圧入力端子とを有し、
該終端電圧の電源は、一端が該終端電圧となり他端が接地された平滑コンデンサからなり、
該終端電圧は、該基準電圧に接続されていることを特徴とするバスシステム。
【図面の簡単な説明】
【０１０７】
【図１】本発明の第一実施形態ブロック図
【図２】本発明の第一実施形態アドレス比較回路ブロック図
【図３】本発明の第一実施形態アドレス比較回路変形例
【図４】本発明の第二実施形態アドレス比較回路回路図
【図５】本発明の第二実施形態アドレス比較回路変形例
【図６】本発明の第三実施形態ブロック図
【図７】本発明の第三実施形態切換回路ブロック図
【図８】本発明の第三実施形態ダミー信号制御回路の動作説明図
【図９】本発明の第四実施形態ブロック図
【図１０】本発明の第五実施形態ブロック図
【図１１】本発明の実施形態終端電圧源説明図
【図１２】本発明の第一実施形態ライト動作説明図
【図１３】比較例ライト動作説明図
【図１４】本発明の第一実施形態リード動作説明図
【図１５】比較例リード動作説明図
【図１６】本発明の第三実施形態ライト動作説明図
【図１７】本発明の第五実施形態ライト動作説明図
【図１８】従来の終端抵抗バスシステムブロック図
【図１９】Ｔ−ＬＶＴＴＬ回路図
【符号の説明】
【０１０８】
１  伝送線路
１Ｄ  データバス
１Ａ  アドレスバス
１Ｃ  制御バス
２  データ入出力回路
３  終端電圧源
４  終端抵抗
５  基準電圧源
６  反転回路
７  アドレス比較回路
８  差分累積手段
９  終端電圧監視回路
１０  有効性判定手段
１１  出力回路
１２  入力回路
１３  ダミー信号制御回路
１６  平滑コンデンサ
２０  基準電圧入力端子
２１  アドレス計算回路
２２  制御回路
２３  アドレスレジスタ
２４  制御レジスタ
２５  データレジスタ
２６  データ切換回路
２６Ａ、２７、２８  切換回路
６１  ダミー信号
６２  修正信号
６３  判定信号
６４  切換信号
７１  アドレス
７１ａ  領域指定アドレス
７１ｂ  領域内アドレス
７２  選択ビット
７３  一致信号
７４  所定アドレス
７５  レジスタメモリ（アドレス記憶装置）
７６  比較回路
７７  セレクタ
７８  停止信号
７９  有効フラグ
１００  半導体装置
１０１  内部回路
２００  半導体メモリ装置
２０１  メモリ回路
ＶT 終端電圧
ＶREF 基準電圧
ＩC ソース電流
ＩS シンク電流
【図１】
2006031155.tif 000003
【図２】
2006031155.tif 000004
【図３】
2006031155.tif 000005
【図４】
2006031155.tif 000006
【図５】
2006031155.tif 000007
【図６】
2006031155.tif 000008
【図７】
2006031155.tif 000009
【図８】
2006031155.tif 000010
【図９】
2006031155.tif 000011
【図１０】
2006031155.tif 000012
【図１１】
2006031155.tif 000013
【図１２】
2006031155.tif 000014
【図１３】
2006031155.tif 000015
【図１４】
2006031155.tif 000016
【図１５】
2006031155.tif 000017
【図１６】
2006031155.tif 000018
【図１７】
2006031155.tif 000019
【図１８】
2006031155.tif 000020
【図１９】
2006031155.tif 000021