(57)【要約】【課題】  DRAM混載半導体装置を製造するに当たって、DRAMメモリセルを構成するキャパシタと、ロジック部に形成するキャパシタを同時に形成する際に、フォトリソグラフィ技術を用いると、露光用光源の波長により、ロジック部のキャパシタの形状・レイアウトが制限される。【解決手段】  キャパシタの下部電極用の金属膜をパターニングするためのレジストの露光時に、ロジック部のキャパシタ部分を遮光して行う。これにより、露光用の光源にどのような波長のものを用いても、キャパシタ用の溝内部に埋め込まれたレジストが感光してしまうことを防止することができる。【選択図】  図５
2006228943.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたＤＲＡＭ部とロジック部と、
前記半導体基板上に形成された絶縁膜と、
前記ＤＲＡＭ部の前記絶縁膜内に形成され、メモリセルを構成する第1キャパシタと、
前記ロジック部の前記絶縁膜内に形成された第2キャパシタと、
を有し、
前記第１キャパシタの下部電極が、
前記ＤＲＡＭ部の前記絶縁膜に形成された第1の溝の内壁に形成された第１金属膜、
からなり、
前記第2キャパシタの下部電極が、
前記ロジック部の前記絶縁膜に形成された第2の溝の内壁に形成された第２金属膜と、
前記ロジック部の絶縁膜の上面に前記第２金属膜と一体に形成された第３金属膜と、
から成ること、
を特徴とするＤＲＡＭ混載半導体装置。
【請求項２】
前記第2の溝が複数形成され、
複数の前記第２金属膜が、前記複数の第２の溝の内壁に形成され、
前記第３金属膜が、前記複数の第2金属膜と一体に形成されていること、
を特徴とする請求項１に記載のＤＲＡＭ混載半導体装置。
【請求項３】
前記第1の溝が複数形成され、
前記複数の第1の溝の内壁に形成された複数の前記第1金属膜が、互いに分離していること、
を特徴とする請求項１若しくは請求項２のいずれか一に記載のＤＲＡＭ混載半導体装置。
【請求項４】
前記複数の第2の溝が、互いに実質的に平行である線状の溝であること、
を特徴とする請求項２に記載のＤＲＡＭ混載半導体装置。
【請求項５】
前記複数の第2の溝が、
互いに実質的に平行である複数の溝からなる第1溝グループと、
互いに実質的に平行であり、前記第1溝グループと実質的に垂直に交わる複数の溝からなる第2溝グループと、
からなること、
を特徴とする請求項２に記載のＤＲＡＭ混載半導体装置。
【請求項６】
前記第1の溝の深さと、前記第2の溝の深さが、実質的に同じであること、
を特徴とする請求項１乃至請求項５のいずれか一に記載のＤＲＡＭ混載半導体装置。
【請求項７】
前記第１キャパシタと前記第２キャパシタが、同一水準に形成されていること、
を特徴とする請求項１乃至請求項６のいずれか一に記載のＤＲＡＭ混載半導体装置。
【請求項８】
前記複数の第２金属膜の各々にコンタクトプラグが接続されていること、
を特徴とする請求項２乃至請求項５のいずれか一に記載のＤＲＡＭ混載半導体装置。
【請求項９】
前記第１および第2金属膜の各々にコンタクトプラブが接続され、
前記第１金属膜に接続されたコンタクトプラブの高さと、前記第２金属膜に接続されたコンタクトプラブの高さとが、実質的に同じであること、
を特徴とする請求項１ないし請求項８のいずれか一に記載のＤＲＡＭ混載半導体装置。
【請求項１０】
前記第１金属膜に接続されたコンタクトプラブの太さと、前記第２金属膜に接続されたコンタクトプラブの太さとが、実質的に同じであること、
を特徴とする請求項9に記載のＤＲＡＭ混載半導体装置。
【請求項１１】
半導体基板にDRAM部とロジック部とを有するDRAM混載半導体装置の製造方法であって、
前記半導体基板上に絶縁膜を形成する工程と、
前記DRAM部と前記ロジック部との前記絶縁膜に、それぞれ、第1および第2の溝を形成する工程と、
前記第1および第2の溝の内壁と前記絶縁膜の上面とを覆うように金属膜を形成する工程と、
前記金属膜上にレジストを形成する工程と、
前記第２の溝が形成された領域をマスクして前記レジストを露光した後、前記レジストを現像する工程と、
現像後の前記レジストをマスクとして、前記ＤＲＡＭ部の前記上面に形成された金属膜を除去する工程と、
を有することを特徴とするＤＲＡＭ混載半導体装置の製造方法。
【請求項１２】
現像後の前記レジストが、前記ロジック部の前記上面に形成された前記金属膜の少なくとも一部を覆っていること、
を特徴とする請求項１１に記載のＤＲＡＭ混載半導体装置の製造方法。
【請求項１３】
前記現像する工程において、前記第１の溝内に埋め込まれたレジストを残存させ、
前記金属膜を除去する工程において、
前記第１および第２の溝の内壁に形成された前記金属膜、および、前記ロジック部の前記上面に形成された前記金属膜の少なくとも一部を残存させること、
を特徴とする請求項１２に記載のＤＲＡＭ混載半導体装置の製造方法。
【請求項１４】
前記第１および第２の溝が同一水準に形成されること、
を特徴とする請求項１３に記載のＤＲＡＭ混載半導体装置の製造方法。
【請求項１５】
前記第１および第２の溝が前記絶縁膜内に同時に形成されること、
を特徴とする請求項１４に記載のＤＲＡＭ混載半導体装置の製造方法。
【請求項１６】
前記溝を形成する工程において、前記第１の溝が複数形成され、
前記金属膜を除去する工程において、前記複数の第１の溝の内壁に形成された金属膜をそれぞれ分離すること、
を特徴とする請求項１３に記載のＤＲＡＭ混載半導体装置の製造方法。
【請求項１７】
前記溝を形成する工程において、前記第２の溝が複数形成され、
前記ロジック部の前記上面に残存した前記金属膜が、前記複数の第２の溝の内壁に形成された前記金属膜を互いに接続すること、
を特徴とする請求項１３に記載のＤＲＡＭ混載半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上にＤＲＡＭ部およびロジック部が形成された、ＤＲＡＭ混載半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の小型化・高機能化を図るために、一の半導体基板上に、DRAM部とロジック部の両方が形成された半導体装置（ＤＲＡＭ混載半導体装置）が開発されている。
【０００３】
ＤＲＡＭ混載半導体装置においては、ＤＲＡＭ部はもちろんのこと、ロジック部にもキャパシタが形成される場合がある。ＤＲＡＭ部とロジック部の両方にキャパシタを形成するため従来技術が、特許文献１（特に、図８および段落００２３）に開示されている。
【０００４】
この従来技術を特許文献１の図８を参照して説明する。まず、半導体基板１１上の層間絶縁膜２７に開口部３２ａ、３２ｂを形成する。ついで、全面にポリシリコン膜を形成した後、開口部３２ａ、３２ｂ内のみレジストを埋め込んで、層間絶縁膜２７上のポリシリコン膜をエッチング除去する。このようにして、開口部３２ａ、３２ｂ内にのみポリシリコン膜を残し、キャパシタの下部電極２３ａ、２３ｂを形成する。
【０００５】
【特許文献１】特開２００３−１６８７８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者は、従来技術に以下の課題があることを発見した。
【０００７】
開口部３２ａ、３２ｂ内へのレジストの埋め込みは、フォトリソグラフィ技術が用いられる。
【０００８】
この技術では、ポリシリコン膜の形成した後、開口部３２ａ、３２ｂの内部および層間絶縁膜２７上にフォトレジストを塗布する。
【０００９】
そして、層間絶縁膜２７上のレジストのみをエッチング除去するために、層間絶縁膜２７上のレジストのみが感光するように露光する。この露光は、開口部３２ａ、３２ｂ内部のレジストが感光しないように、解像度を低くして行う。
【００１０】
解像度が低い露光は、開口部３２ａ、３２ｂの開口径よりも波長の長い光を用いて行われる。しかし、レジストが感光する波長は所定の範囲に限られるため、無制限に長い波長の光を用いることはできない。よって、開口部の形状、特に開口径を制限されてしまうという課題が生じる。
【００１１】
一般に、ＤＲＡＭ用のキャパシタは、記憶容量を大きくするために多くのメモリセルを形成する必要があり、一つ一つのキャパシタが占有する面積を小さくしなければならない。そのため、所定のリテンションタイムを確保できる範囲で、極力、開口径が小さいものが用いられるため、この課題が大きな問題となることは少ない。しかし、ロジック部のキャパシタは、開口の形状を色々と変えて、大きなキャパシタンスを得る場合がある。その際、その開口径が大きくなる場合があり、この課題は深刻である。
【課題を解決するための手段】
【００１２】
本発明は、半導体基板にDRAM部とロジック部とを有するDRAM混載半導体装置の製造方法であって、前記半導体基板上に絶縁膜を形成する工程と、前記DRAM部と前記ロジック部との前記絶縁膜に、それぞれ、第1および第2の溝を形成する工程と、前記第1および第2の溝の内壁と前記絶縁膜の上面とを覆うように金属膜を形成する工程と、前記金属膜上にレジストを形成する工程と、前記第２の溝が形成された領域をマスクして前記レジストを露光した後、前記レジストを現像する工程と、現像後の前記レジストをマスクとして、前記ＤＲＡＭ部の前記上面に形成された金属膜を除去する工程とを有することを特徴とする半導体装置の製造方法である。
【００１３】
また本発明は、半導体基板と、前記半導体基板に形成されたＤＲＡＭ部とロジック部と、前記半導体基板上に形成された絶縁膜と、前記ＤＲＡＭ部の前記絶縁膜内に形成され、メモリセルを構成する第1キャパシタと、前記ロジック部の前記絶縁膜内に形成された第2キャパシタとを有し、前記第１キャパシタの下部電極が、前記ＤＲＡＭ部の前記絶縁膜に形成された第1の溝の内壁に形成された第１金属膜からなり、
前記第2キャパシタの下部電極が、前記ロジック部の前記絶縁膜に形成された第2の溝の内壁に形成された第２金属膜と、前記ロジック部の絶縁膜の上面に前記第２金属膜と一体に形成された第３金属膜とから成ること、を特徴とする半導体装置である。
【発明の効果】
【００１４】
本発明によると、ロジック部のキャパシタの形状に制限がなくなり、自由に設計することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明を説明する。図中において、同一の構成要素には同一の符号を付し、重複する説明は省略する。
【００１６】
図１は、本発明に係る、ＤＲＡＭが混載された半導体装置１００の全体図である。半導体装置１００は、半導体基板１０１上に、ＤＲＡＭ部１とロジック部２とI／O部３とが形成されている。
【００１７】
ＤＲＡＭ部１は、メモリセルアレイ１０、周辺回路１４を有する。周辺回路１４は、Ｘデコーダ１１、Ｙデコーダ１２およびセンスアンプ１３を含む。
【００１８】
ＤＲＡＭ部１とロジック部２とは、データ信号をやりとりする（ＳＣ１）。すなわち、ロジック部２で演算した結果をＤＲＡＭ部１に送って記憶したり、ＤＲＡＭ部１に記憶されているデータをロジック部２に取り込み演算したりする。
【００１９】
また、Ｉ／Ｏ部３とロジック部２の間、およびＩ／Ｏ部３とＤＲＡＭ部２の間でも、データのやりとりが行われる（ＳＣ２，ＳＣ３）
以降、図２から図８を用いて、本発明に係る半導体装置の製造方法を説明する。
【００２０】
まず、図２に示すように、半導体基板１０１上に、ＤＲＡＭ部１及びロジック部２を形成する。ＤＲＡＭ部１及びロジック部２には、それぞれの機能を実現するためのトランジスタ１５、１６、２５が形成されている。ＤＲＡＭ部１には、周辺回路１４のためのトランジスタも形成されるが、便宜上、メモリセル用のトランジスタ１５、１６のみを示す。トランジスタ１５、１６は、それぞれ独立したメモリセルを構成するものである。
【００２１】
そして、トランジスタ１５、１６、２５を覆うように、半導体基板１０１上に絶縁膜４０が成膜されている。そして、トランジスタ１５、１６、２５のソース若しくはドレインに接続するように、それぞれ、コンタクトプラブ１７０、１８０、２７０が形成されている。
【００２２】
尚、図２においては、ＤＲＡＭ部１をゲート長に垂直な方向から見ており、ロジック部２をゲート長に平行な方向から見ている。図２でのＤＲＡＭ部１とロジック部２とが分離して描かれているが、実際には一の半導体基板上１０１に形成されている。
【００２３】
次いで、図３に示すように、絶縁膜４０上に絶縁膜４１を成膜する。コンタクトプラブ１７０、１８０、２７０に接続するように、それぞれ、容量コンタクト１７１、１８１、２７１を形成する。ＤＲＡＭ部１の容量コンタクト１７１、１８１と、ロジック部２の容量コンタクト２７１は、絶縁膜４１中に同時に形成され、その高さ及び太さが実質的に同じである。
【００２４】
次いで、図４に示すように、絶縁膜４１上に絶縁膜４２を形成する。そして絶縁膜４２に、ＤＲＡＭ部１にメモリセル用キャパシタ（第1キャパシタ）を形成するための第１の溝５１１、５１２を形成する。一方、ロジック部２にデカップリングキャパシタ等の第2キャパシタを形成するための第２の溝５２を形成する。第１の溝５１１，５１２と第２の溝５２とは同時に形成され、両者の深さは実質的に同じである。第１の溝と第２の溝は、それぞれ複数形成されている。
【００２５】
次いで、図５に示すように、絶縁膜４２の上面、および第１の溝５１１、５１２の内壁および第２の溝５２の内壁を覆うように、金属膜６を形成する。金属膜６は、例えばＴｉＮからなる。そして、金属膜６上にレジスト７を塗布し、第１の溝５１１、５１２と第２の溝５２を埋め込み、かつ、絶縁膜４２の上面を覆う。
【００２６】
そして、ロジック部２の第２の溝５２が形成された領域を遮光するためのマスクパターンＭＰが形成されたマスクＭを用いて露光する。露光には、第１の溝５１１、５１２内部のレジスト７を感光しない程度の解像度となる波長の光を用いる。
【００２７】
このとき、第２の溝５２が形成された領域が遮光されているので、第２の溝５２の開口径が大きくても、その内部に埋め込まれたレジスト７が感光する恐れがない。そのため、第２の溝５２の形状やレイアウトを自由に設計することができる。
【００２８】
次いで、図６に示すように、レジスト７を現像する。現像によって、感光したＤＲＡＭ部１の絶縁膜４２上のレジスト７が除去され、第１の溝５１１、５１２内部、第２の溝５２内部、および第２の溝５２が形成された領域の絶縁膜４２上にレジスト７が残される。
【００２９】
そして、残されたレジスト７をマスクとして、金属膜６をエッチングする。このエッチングにより、ＤＲＡＭ部２の絶縁膜４２上の金属膜が除去され、第１の溝５１１、５１２内壁の金属膜（第１金属膜６１）と、第２の溝５２内壁の金属膜（第２金属膜６２）、および第２の溝５２が形成された領域の絶縁膜４２上の金属膜(第３金属膜６３)が残される。第３金属膜６３は，第２金属膜６２と一体に形成され、複数の第２金属膜６２を接続する。
【００３０】
これにより、第1の溝５１１、５１２のそれぞれの内壁には、互いに分離した第1金属膜６１が形成される。そして、各々の第1金属膜６１は、別々の第1キャパシタの下部電極となる。また、第２の溝５２のそれぞれの内壁に形成された第2金属膜６２は、第３金属膜６３により互いに接続され、一の第2キャパシタの下部電極となる。
【００３１】
次いで、図７に示すように、レジスト７を除去し、容量絶縁膜８を形成する。そして、ＤＲＡＭ部１に、上部電極９１１、９１２を形成し、互いに独立した第１キャパシタ１１１、１１２を形成する。通常のDRAMでは、上部電極を複数のキャパシタで共有する場合がある。しかし図７では、キャパシタ１１１とキャパシタ１１２とが、別々のメモリセルを構成することを明確にすべく、上部電極を分割して表した。一方、ロジック部２に、上部電極９２を形成し、第２キャパシタ１２１を形成する。次いで、絶縁膜４２上に、第１キャパシタ１１１、１１２と第２キャパシタ１２１とを埋め込むように絶縁膜４３を形成する。
【００３２】
次いで、図示はしないが、通常の製造方法により配線層を形成し、半導体装置を完成させる。
【００３３】
尚、以上の説明および図において、実際のＤＲＡＭ部１およびロジック部２の機能を実現するために必要な要素のうち、説明の便宜上、省略しているものもある。それらの省略した要素が、本発明を実施するために不要であるという訳ではない。
【００３４】
図８に、第１キャパシタおよび第２キャパシタの平面模式形状を示す。
【００３５】
ＤＲＡＭ部１のメモリセルアレイ１０には複数のメモリセルＭＣ１、ＭＣ２が形成されている。各々のメモリセルＭＣ１、ＭＣ２には、ゲートＧ１およびソースドレインＳＤ１により構成されるトランジスタが形成されている。そして、絶縁膜中にシリンダ形状の第１の溝５１１、５１２が形成され、その内壁に第1キャパシタ１１１、１１２の下部電極として、第1金属膜６１（図示せず）が形成されている。下部電極は、容量コンタクト１７１、１８１を通して、トランジスタのソースドレインＳＤ１に接続している。
【００３６】
ロジック部２にも同様に、ゲートＧ２およびソースドレインＳＤ２が形成され、トランジスタが構成されている。そして絶縁膜中に、互いに実質的に平行な線状の第2の溝５２が形成され、その内壁に第2キャパシタの１２１下部電極の一部をなす第2金属膜６２（図示せず）が形成されている。また、絶縁膜の上面にも第3金属膜６３が形成されている。そして、第2の溝５２内壁の第1金属膜６１と、絶縁膜の上面の第3金属膜６３とにより、第2キャパシタ１２１の下部電極が形成されている。下部電極は、容量コンタクト２７１を通して、トランジスタのソースドレインＳＤ２に接続している。
【００３７】
このとき、第2の溝５２の幅が、第1の溝５１１、５１２の径と同じ程度であっても、第2の溝５２の長さが、第1の溝５１１，５１２の径よりも大きい。そのため、従来の技術を用いると、露光時に、第2の溝５２の内部に埋め込まれたレジストが感光してしまう問題が発生する。一方、本発明によれば、かかる問題を回避することができるのである。
【００３８】
また、図９に、第１キャパシタ１１１、１１２および第２キャパシタ１２１のその他の平面模式形状を示す。
【００３９】
図９に示す形状が、図８の形状と異なる点は、第2の溝５２が、互いに実質的に平行な複数の線状の溝からなる第１溝グループ５２１と、互いに実質的に平行であり、第１溝グループ５２１と実質的に垂直に交わる複数の線状の溝からなる第2溝グループ５２２からなることである。
【００４０】
この形状は、図８の形状に比べて、第2キャパシタ１２１の下部電極の面積が大きくなり、キャパシタンスを大きくすることができる。
【００４１】
尚、この形状では、第１溝グループ５２１と第2溝グループ５２２とが交わる位置で、溝の開口径が大きくなる。そのため、従来の技術では、露光時に、第１溝グループ５２１と第2溝グループ５２２とが交わる位置に埋め込まれたレジストが感光してしまうという問題が顕著となる。しかし、本発明によれば、かかる問題を回避することができる。
【００４２】
上記説明および図では、ロジック部のキャパシタの形状が線状の溝である場合を示したが、シリンダ形状であってもよい。
【００４３】
本発明によると、ロジック部２の第2キャパシタ１２１の下部電極が、絶縁膜の上面に形成された金属膜をも含むため、キャパシタ電極面積が増加し、大きなキャパシタンスを得ることができるという効果も得られる。
【図面の簡単な説明】
【００４４】
【図１】ＤＲＡＭ混載半導体装置を説明するための図である。
【図２】本発明によるＤＲＡＭ混載半導体装置の製造方法を説明するための図である。
【図３】本発明によるＤＲＡＭ混載半導体装置の製造方法を説明するための図である。
【図４】本発明によるＤＲＡＭ混載半導体装置の製造方法を説明するための図である。
【図５】本発明によるＤＲＡＭ混載半導体装置の製造方法を説明するための図である。
【図６】本発明によるＤＲＡＭ混載半導体装置の製造方法を説明するための図である。
【図７】本発明によるＤＲＡＭ混載半導体装置の製造方法を説明するための図である。
【図８】本発明によるＤＲＡＭ混載半導体装置における、ＤＲＡＭ部とロジック部のキャパシタの平面模式図である。
【図９】本発明によるＤＲＡＭ混載半導体装置における、ＤＲＡＭ部とロジック部のキャパシタのその他の平面模式図である。
【符号の説明】
【００４５】
１            ＤＲＡＭ部
２            ロジック部
３            Ｉ／Ｏ部
４０、４１、４２、４３    絶縁膜
６、６１、６２、６３    金属膜
７            レジスト
８            容量絶縁膜
９１１、９１２、９２    上部電極
１５、１６、２５      トランジスタ
１００            ＤＲＭＡ混載半導体装置
１０１            半導体基板
１７０、１７１、１８０、１８１、２７０、２７１    コンタクトプラグ
５１１、５１２、５２、５２１、５２２          溝
【図１】
2006228943.tif 000003
【図２】
2006228943.tif 000004
【図３】
2006228943.tif 000005
【図４】
2006228943.tif 000006
【図５】
2006228943.tif 000007
【図６】
2006228943.tif 000008
【図７】
2006228943.tif 000009
【図８】
2006228943.tif 000010
【図９】
2006228943.tif 000011