(57)【要約】  【課題】  ＳＲＡＭに含まれている複数のメモリセルに格納されるデータによって変化するリーク電流の最大値を効率的に求めることができるリーク電流測定方法を提供する。  【解決手段】  このリーク電流測定方法は、電源投入後にＳＲＡＭに流れるリーク電流を測定することにより、第１の測定値を得るステップ（ａ）と、複数のメモリセルに第１のデータパターンを格納してＳＲＡＭに流れるリーク電流を測定することにより、第２の測定値を得るステップ（ｂ）と、複数のメモリセルに第１のデータパターンと相補的な第２のデータパターンを格納してＳＲＡＭに流れるリーク電流を測定することにより、第３の測定値を得るステップ（ｃ）と、第１の測定値と第２の測定値と第３の測定値とに基づいて、ＳＲＡＭに流れるリーク電流の最大値を算出するステップ（ｄ）とを具備する。【選択図】  図２
2006302330.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭに含まれている複数のメモリセルに格納されるデータによって変化するリーク電流の最大値を求めるリーク電流測定方法であって、
電源投入後に前記ＳＲＡＭに流れるリーク電流を測定することにより、第１の測定値を得るステップ（ａ）と、
前記複数のメモリセルに第１のデータパターンを格納して前記ＳＲＡＭに流れるリーク電流を測定することにより、第２の測定値を得るステップ（ｂ）と、
前記複数のメモリセルに第１のデータパターンと相補的な第２のデータパターンを格納して前記ＳＲＡＭに流れるリーク電流を測定することにより、第３の測定値を得るステップ（ｃ）と、
ステップ（ａ）において得られた第１の測定値とステップ（ｂ）において得られた第２の測定値とステップ（ｃ）において得られた第３の測定値とに基づいて、前記ＳＲＡＭに流れるリーク電流の最大値を算出するステップ（ｄ）と、
を具備するリーク電流測定方法。
【請求項２】
ステップ（ｂ）が、前記複数のメモリセルにオール「０」のデータパターンを格納して前記ＳＲＡＭに流れるリーク電流を測定することを含み、
ステップ（ｃ）が、前記複数のメモリセルにオール「１」のデータパターンを格納して前記ＳＲＡＭに流れるリーク電流を測定することを含む、
請求項１記載のリーク電流測定方法。
【請求項３】
ステップ（ｂ）が、前記複数のメモリセルによって構成されるメモリセルアレイの各行に「０１」の交番データパターンを格納して前記ＳＲＡＭに流れるリーク電流を測定することを含み、
ステップ（ｃ）が、前記複数のメモリセルによって構成されるメモリセルアレイの各行に「１０」の交番データパターンを格納して前記ＳＲＡＭに流れるリーク電流を測定することを含む、
請求項１記載のリーク電流測定方法。
【請求項４】
ステップ（ｄ）が、第２の測定値と第３の測定値との和から第１の測定値を減算することにより、前記ＳＲＡＭに流れるリーク電流の最大値を算出することを含む、請求項１〜３のいずれか１項記載のリーク電流測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ（Static Random Access Memory）において、トランジスタが静止している状態で電源間に流れるリーク電流を測定する方法に関し、特に、ＳＲＡＭに含まれている複数のメモリセルに格納されるデータによって変化するリーク電流の最大値を求めるリーク電流測定方法に関する。
【背景技術】
【０００２】
従来より、半導体集積回路の動作速度を高めることが要求されている。半導体集積回路に含まれている論理回路や記憶回路は、多数のトランジスタによって構成されており、それらのトランジスタがオン／オフするスイッチング動作を高速化することにより、高速演算が可能となる。ＭＯＳトランジスタのスイッチング動作を高速化するためには、ソースとドレインとの間のゲートの長さを短くすることが有効である。
【０００３】
一般に、半導体集積回路の微細度は、プロセスルール（ミクロンルール）によって表される。近年においては、半導体集積回路の微細化が進み、基本的な配線の太さが０．１８μｍである０．１８ミクロンルールや、基本的な配線の太さが０．１３μｍである０．１３ミクロンルール等の半導体集積回路が製造されている。
【０００４】
このように、微細な構造の半導体集積回路を製造することにより、トランジスタのゲート長を短くして高速動作を実現しているが、その反面、ゲート長を短くすることにより、ゲート・ソース間、ゲート・ドレイン間、又は、トランジスタがオフしている時にソース・ドレイン間を流れるリーク電流が増大しつつある。
【０００５】
また、複数のメモリセルを含むＳＲＡＭにおいては、これらのメモリセルに格納されるデータ「１」及び「０」の組合せによって、リーク電流の値が変化する現象が見られる。トランジスタが静止している状態で電源間に流れるリーク電流の値は「ＩＱ」とも呼ばれ、測定されたリーク電流の最大値ＩＱＭＡＸは、ＳＲＡＭの特性の１つを表す値として、特に、半導体集積回路の不良品判定の検査工程において管理されている。
【０００６】
従来は、リーク電流の最大値ＩＱＭＡＸを求めるために、データ「１」及び「０」の様々な組合せをメモリセルに格納してリーク電流を測定し、それらの場合のリーク電流を比較することを行っていた。しかしながら、リーク電流が最大値ＩＱＭＡＸとなるデータの組合せを見付けるためには、膨大なデータの組合せで測定を行う必要があり、多大な測定時間が費やされていた。
【０００７】
関連する技術として、下記の特許文献１には、電源投入時のメモリＬＳＩに書き込まれている全セルの情報と逆の情報を該メモリＬＳＩの全セルに書き込み、次いで、該メモリＬＳＩから該逆の情報が正常に読み出せるか否かをチェックすることを特徴とするメモリＬＳＩのテスト方法が開示されている。しかしながら、このテスト方法は、メモリＩＣにとってソフトエラーを生じ易い最悪のパターンでメモリＩＣをテストすることにより、α線によるソフトエラーの試験を効率化するものであり、リーク電流の最大値を求めることに関しては何ら開示されていない。
【特許文献１】特開平２−１８５８００号公報（第１、３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、上記の点に鑑み、本発明は、ＳＲＡＭに含まれている複数のメモリセルに格納されるデータによって変化するリーク電流の最大値を効率的に求めることができるリーク電流測定方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係るリーク電流測定方法は、ＳＲＡＭに含まれている複数のメモリセルに格納されるデータによって変化するリーク電流の最大値を求めるリーク電流測定方法であって、電源投入後にＳＲＡＭに流れるリーク電流を測定することにより、第１の測定値を得るステップ（ａ）と、複数のメモリセルに第１のデータパターンを格納してＳＲＡＭに流れるリーク電流を測定することにより、第２の測定値を得るステップ（ｂ）と、複数のメモリセルに第１のデータパターンと相補的な第２のデータパターンを格納してＳＲＡＭに流れるリーク電流を測定することにより、第３の測定値を得るステップ（ｃ）と、ステップ（ａ）において得られた第１の測定値とステップ（ｂ）において得られた第２の測定値とステップ（ｃ）において得られた第３の測定値とに基づいて、ＳＲＡＭに流れるリーク電流の最大値を算出するステップ（ｄ）とを具備する。
【００１０】
ここで、ステップ（ｂ）において、複数のメモリセルにオール「０」のデータパターンを格納してＳＲＡＭに流れるリーク電流を測定し、ステップ（ｃ）において、複数のメモリセルにオール「１」のデータパターンを格納してＳＲＡＭに流れるリーク電流を測定するようにしても良い。
【００１１】
あるいは、ステップ（ｂ）において、複数のメモリセルによって構成されるメモリセルアレイの各行に「０１」の交番データパターンを格納してＳＲＡＭに流れるリーク電流を測定し、ステップ（ｃ）において、複数のメモリセルによって構成されるメモリセルアレイの各行に「１０」の交番データパターンを格納してＳＲＡＭに流れるリーク電流を測定するようにしても良い。
【００１２】
また、ステップ（ｄ）において、第２の測定値と第３の測定値との和から第１の測定値を減算することにより、ＳＲＡＭに流れるリーク電流の最大値を算出するようにしても良い。
【発明の効果】
【００１３】
本発明によれば、特定の３つの状態においてリーク電流を測定し、それらの測定値に基づいて演算を行うことにより、ＳＲＡＭに含まれている複数のメモリセルに格納されるデータによって変化するリーク電流の最大値を効率的に求めることができる。その結果、半導体集積回路の検査工程におけるリーク電流の測定時間を大幅に削減することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、ＳＲＡＭに含まれているメモリセルの等価回路を示す回路図である。説明を簡単にするために、図１においては１つのメモリセルのみを示しているが、実際には複数のメモリセルが２次元アレイ状に配列されてメモリセルアレイを構成している。
【００１５】
図１に示すように、このメモリセルは、ＰチャネルＭＯＳトランジスタＱＰ１１及びＮチャネルＭＯＳトランジスタＱＮ１１によって構成されるインバータ１０と、ＰチャネルＭＯＳトランジスタＱＰ２１及びＮチャネルＭＯＳトランジスタＱＮ２１によって構成されるインバータ２０と、書込み／読出しポートを構成するＮチャネルＭＯＳトランジスタＱＮ３１及びＱＮ３２とを含んでおり、データが格納される第１のストアノードＮ１及び第２のストアノードＮ２を有している。
【００１６】
トランジスタＱＮ３１のソース〜ドレイン経路は、第１のストアノードＮ１とビットラインＢＬａとの間に接続されており、トランジスタＱＮ３２のソース〜ドレイン経路は、第２のストアノードＮ２とビットラインＢＬｂとの間に接続されている。また、トランジスタＱＮ３１及びＱＮ３２のゲートは、ワードラインＷＬに接続されている。
【００１７】
インバータ１０において、トランジスタＱＰ１１及びＱＮ１１のゲートは第１のストアノードＮ１に接続され、トランジスタＱＰ１１及びＱＮ１１のドレインは第２のストアノードＮ２に接続されている。また、トランジスタＱＰ１１のソースは電源電位ＶＤＤに接続され、トランジスタＱＮ１１のソースは電源電位ＶＳＳに接続されている。
【００１８】
インバータ２０において、トランジスタＱＰ２１及びＱＮ２１のゲートは第２のストアノードＮ２に接続され、トランジスタＱＰ２１及びＱＮ２１のドレインは第１のストアノードＮ１に接続されている。また、トランジスタＱＰ２１のソースは電源電位ＶＤＤに接続され、トランジスタＱＮ２１のソースは電源電位ＶＳＳに接続されている。
【００１９】
即ち、インバータ１０は、入力が第１のストアノードＮ１に接続され、出力が第２のストアノードＮ２に接続されている。また、インバータ２０は、入力が第２のストアノードＮ２に接続され、出力が第１のストアノードＮ１に接続されている。例えば、メモリセルにデータ「０」を格納する場合には、ワードラインＷＬをハイレベルとしてトランジスタＱＮ３１及びＱＮ３２をオンさせると共に、ビットラインＢＬａ及びＢＬｂを介してストアノードＮ１及びＮ２に電圧を印加することにより、第１のストアノードＮ１をローレベルとし、第２のストアノードＮ２をハイレベルとする。
【００２０】
一方、メモリセルにデータ「１」を格納する場合には、ワードラインＷＬをハイレベルとしてトランジスタＱＮ３１及びＱＮ３２をオンさせると共に、ビットラインＢＬａ及びＢＬｂを介してストアノードＮ１及びＮ２に電圧を印加することにより、第１のストアノードＮ１をハイレベルとし、第２のストアノードＮ２をローレベルとする。その後、トランジスタＱＮ３１及びＱＮ３２をオフさせても、ストアノードＮ１及びＮ２に格納されたデータの状態が維持される。
【００２１】
トランジスタＱＰ１１〜ＱＰ２１及びＱＮ１１〜ＱＮ３２は半導体集積回路に形成されており、トランジスタのゲート長を短くして高速動作を実現しているが、その反面、ゲート長を短くすることにより、ゲート・ソース間、ゲート・ドレイン間、又は、トランジスタがオフしている時にソース・ドレイン間を流れるリーク電流が存在する。
【００２２】
このリーク電流は、半導体集積回路におけるメモリセルのレイアウト（セル構造）によって定まるものであるが、ここでは、トランジスタＱＰ１１のソース・ゲート間におけるリーク電流が特に大きいものとして、これを等価的に抵抗（リーク抵抗）によって表している。この場合に、第１のストアノードＮ１がローレベルのときにはリーク抵抗によるリーク電流が大きくなるが、第１のストアノードＮ１がハイレベルのときにはリーク抵抗によるリーク電流が無視できる。このように、ストアノードに格納されるデータの状態によって、メモリセルに実際に流れるリーク電流の値が異なって来る。
【００２３】
複数のメモリセルを含むＳＲＡＭにおいては、これらのメモリセルに格納されるデータ「１」及び「０」の組合せによって、ＳＲＡＭ全体に流れるリーク電流ＩＱの値が変化するので、リーク電流ＩＱの最大値ＩＱＭＡＸを測定することが困難である。そこで、本実施形態においては、以下に述べるような測定方法によってリーク電流ＩＱを測定することにより、リーク電流ＩＱの最大値ＩＱＭＡＸを効率的に求めている。
【００２４】
次に、本発明の第１の実施形態に係るリーク電流測定方法について、図１〜図３を参照しながら説明する。図２は、本発明の第１の実施形態に係るリーク電流測定方法を示すフローチャートである。
【００２５】
まず、ステップＳ１において、ＳＲＡＭに電源を投入する。これにより、ＳＲＡＭに含まれている複数のメモリセルにおいて、第１及び第２のストアノードＮ１及びＮ２に電位が発生する。これらの電位は、メモリセルの外部から与えられるものではなく、メモリセルを構成する複数のトランジスタにおけるリーク電流の大きさによって決定されるものである。即ち、複数のメモリセルにおいて、セル構造がそれぞれ異なっており、複数のトランジスタ間におけるリーク電流の大小関係が異なっている。従って、各々のメモリセルにおける複数のトランジスタ間のリーク電流の大小関係により、第１及び第２のストアノードＮ１及びＮ２のいずれがハイレベルになっていずれがローレベルになるかが決定される。これにより、ＳＲＡＭに電源が投入されると、複数のメモリセルに格納されるデータの状態が自然に定まる。
【００２６】
図３の（ａ）は、ＳＲＡＭの電源投入後に複数のメモリセルに格納されているデータの状態を示す図である。ここでは、図１に示す第１のストアノードＮ１がローレベルであり、第２のストアノードＮ２がハイレベルであるときに、メモリセルにデータ「０」が格納され、第１のストアノードＮ１がハイレベルであり、第２のストアノードＮ２がローレベルであるときに、メモリセルにデータ「１」が格納されるものとする。
【００２７】
次に、ステップＳ２において、図３の（ａ）に示す状態においてＳＲＡＭ全体に流れるリーク電流ＩＱを測定して測定値ＩＱ１を得る。この状態においては、各メモリセルに含まれている複数のトランジスタにおけるリーク電流の和が最小になっているので、測定値ＩＱ１は、ＳＲＡＭ全体に流れるリーク電流ＩＱの最小値を表している。
【００２８】
ステップＳ３において、ＳＲＡＭに含まれている全てのメモリセルにデータ「０」を格納する。図３の（ｂ）は、全てのメモリセルにデータ「０」が格納された状態を示す図である。ここで、グレーで示したメモリセルにおいては、図３の（ａ）に示す電源投入後の状態からデータが反転している。
【００２９】
ステップＳ４において、図３の（ｂ）に示す状態においてＳＲＡＭ全体に流れるリーク電流ＩＱを測定して測定値ＩＱ２を得る。図３の（ｂ）に示す状態においては、図３の（ａ）に示す電源投入後の状態と比較して、グレーで示したメモリセルにおいてリーク電流が増加しているので、測定値ＩＱ２は、ステップＳ２において得られた測定値ＩＱ１よりも大きくなる。
【００３０】
ステップＳ５において、ＳＲＡＭに含まれている全てのメモリセルにデータ「１」を格納する。図３の（ｃ）は、全てのメモリセルにデータ「１」が格納された状態を示す図である。ここで、グレーで示したメモリセルにおいては、図３の（ａ）に示す電源投入後の状態と比較してデータが反転している。
【００３１】
ステップＳ６において、図３の（ｃ）に示す状態においてＳＲＡＭ全体に流れるリーク電流ＩＱを測定して測定値ＩＱ３を得る。図３の（ｃ）に示す状態においては、図３の（ａ）に示す電源投入後の状態と比較して、グレーで示したメモリセルにおいてリーク電流が増加しているので、得られた測定値ＩＱ３は、ステップＳ２において得られた測定値ＩＱ１よりも大きくなる。
【００３２】
ステップＳ７においては、ステップＳ２において得られた測定値ＩＱ１と、ステップＳ４において得られた測定値ＩＱ２と、ステップＳ６において得られた測定値ＩＱ３とに基づいて、次式（１）により、ＳＲＡＭ全体に流れるリーク電流ＩＱの最大値ＩＱＭＡＸを求める。
ＩＱＭＡＸ＝ＩＱ２＋ＩＱ３−ＩＱ１  ・・・（１）
【００３３】
ここで、測定値ＩＱ２は、図３の（ｂ）に示すグレーで示したメモリセルにおいてデータ「１」がデータ「０」に置き換わることによりリーク電流が増加した分ΔＩＱ２が、測定値ＩＱ１に加算されたものである。
ＩＱ２＝ＩＱ１＋ΔＩＱ２  ・・・（２）
【００３４】
また、測定値ＩＱ３は、図３の（ｃ）に示すグレーで示したメモリセルにおいてデータ「０」がデータ「１」に置き換わることによりリーク電流が増加した分ΔＩＱ３が、測定値ＩＱ１に加算されたものである。
ＩＱ３＝ＩＱ１＋ΔＩＱ３  ・・・（３）
【００３５】
式（２）及び式（３）の両辺をそれぞれ足し合わせると、次式（４）が得られる。
ＩＱ２＋ＩＱ３＝２・ＩＱ１＋ΔＩＱ２＋ΔＩＱ３  ・・・（４）
従って、式（１）の右辺は、次のように変形される。
ＩＱ２＋ＩＱ３−ＩＱ１＝２・ＩＱ１＋ΔＩＱ２＋ΔＩＱ３−ＩＱ１
＝ＩＱ１＋ΔＩＱ２＋ΔＩＱ３
【００３６】
これは、最小のリーク電流を表す測定値ＩＱ１に、図３の（ｂ）に示すグレーで示したメモリセルにおけるリーク電流の増分ΔＩＱ２と、図３の（ｃ）に示すグレーで示したメモリセルにおけるリーク電流の増分ΔＩＱ３とを加算した値を表している。図３を参照すれば明らかなように、図３の（ｂ）においてグレーで示したメモリセルと、図３の（ｃ）においてグレーで示したメモリセルとは、相補的な関係にあるので、これらの増分の和（ΔＩＱ２＋ΔＩＱ３）は、全てのメモリセルにおけるリーク電流の増分に相当する。このように、３つの状態におけるリーク電流ＩＱを測定し、それらの測定値ＩＱ１、ＩＱ２、ＩＱ３に基づいて演算を行うことにより、リーク電流ＩＱの最大値ＩＱＭＡＸを効率的に求めることができる。
【００３７】
次に、本発明の第２の実施形態に係るリーク電流測定方法について、図４を参照しながら説明する。第１の実施形態においては、ステップＳ３において全てのメモリセルにデータ「０」を格納し、ステップＳ５において全てのメモリセルにデータ「１」を格納したが、本発明はこれに限定されるものではなく、ステップＳ３においてメモリセルに格納されるデータパターンと、ステップＳ５においてメモリセルに格納されるデータパターンとが、相補性を有するものであれば良い。
【００３８】
図４は、本発明の第２の実施形態に係るリーク電流測定方法においてメモリセルに格納されるデータパターンを示す図である。
図４の（ａ）は、ＳＲＡＭの電源投入後に複数のメモリセルに格納されているデータの状態を示す図である。この状態においてＳＲＡＭ全体に流れるリーク電流ＩＱを測定して測定値ＩＱ１を得る。
【００３９】
次に、図４の（ｂ）に示すように、複数のメモリセルによって構成されるメモリセルアレイの各行に交番データパターン「０１０１・・・」が格納される。ここで、グレーで示したメモリセルにおいては、図４の（ａ）に示す電源投入後の状態からデータが反転している。この状態においてＳＲＡＭ全体に流れるリーク電流ＩＱを測定して測定値ＩＱ２を得る。
【００４０】
さらに、図４の（ｃ）に示すように、複数のメモリセルによって構成されるメモリセルアレイの各行に交番データパターン「１０１０・・・」が格納される。ここで、グレーで示したメモリセルにおいては、図４の（ａ）に示す電源投入後の状態と比較してデータが反転している。この状態においてＳＲＡＭ全体に流れるリーク電流ＩＱを測定して測定値ＩＱ３を得る。
【００４１】
その後、第１の実施形態と同様に、測定値ＩＱ１、ＩＱ２、ＩＱ３に基づいて、式（１）により、ＳＲＡＭ全体に流れるリーク電流ＩＱの最大値ＩＱＭＡＸを求める。本実施形態においても、３つの状態におけるリーク電流ＩＱを測定し、それらの測定値ＩＱ１、ＩＱ２、ＩＱ３に基づいて演算を行うことにより、リーク電流ＩＱの最大値ＩＱＭＡＸを効率的に求めることができる。
【図面の簡単な説明】
【００４２】
【図１】ＳＲＡＭに含まれているメモリセルの等価回路を示す回路図。
【図２】本発明の第１の実施形態に係るリーク電流測定方法を示すフローチャート。
【図３】第１の実施形態においてメモリセルに格納されるデータパターンを示す図。
【図４】第２の実施形態においてメモリセルに格納されるデータパターンを示す図。
【符号の説明】
【００４３】
１０、２０  インバータ、  ＱＰ１１〜ＱＰ２１  ＰチャネルＭＯＳトランジスタ、  ＱＮ１１〜ＱＮ３２  ＮチャネルＭＯＳトランジスタ、  Ｎ１、Ｎ２  ストアノード、  ＢＬａ、ＢＬｂ  ビットライン、  ＷＬ  ワードライン
【図１】
2006302330.tif 000003
【図２】
2006302330.tif 000004
【図３】
2006302330.tif 000005
【図４】
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