(57)【要約】【課題】  直流レベルで６０ｄＢ程度の積分器ゲインを確保できる集積回路化されたトランスコンダクタンスアンプを提供する。【解決手段】  Ｐチャネル型のＭＯＳＦＥＴＭ７，Ｍ８のドレインにはそれぞれ同じＰチャネル型のＭＯＳＦＥＴＭ７Ａ，Ｍ８Ａが接続され、これらのＭＯＳＦＥＴＭ７Ａ，Ｍ８Ａのゲートが共通に接続されるとともに、このＭＯＳＦＥＴＭ７ＡのドレインがＮチャネル型のＭＯＳＦＥＴＭ５Ａを介してＭＯＳＦＥＴＭ５のドレインと接続されている。ＭＯＳＦＥＴＭ８Ａのドレインは、出力端子１２に接続されるとともに、Ｎチャネル型のＭＯＳＦＥＴＭ６Ａを介してＭＯＳＦＥＴＭ６のドレインと接続されている。また、キャパシタＣ２，Ｃ３はＭＯＳＦＥＴＭ３，Ｍ４のゲート−ソース間容量を増加させ、発振を防止するために接続されている。【選択図】  図１
2006014111.tif 000002
【特許請求の範囲】
【請求項１】
電圧信号が入力され、前記電圧信号に対応した電流信号を出力端子から出力するトランスコンダクタンスアンプであって、出力電流の大きさを決定する出力ＭＯＳＦＥＴと、前記出力ＭＯＳＦＥＴと前記出力端子の間に接続されたチャネル長変調効果防止用ＭＯＳＦＥＴを有することを特徴とするトランスコンダクタンスアンプ。
【請求項２】
各ゲートにそれぞれ差動入力が印加され、第１、第２の定電流源がそれぞれ負荷としてドレインに接続され、定電流駆動される第１、第２のＭＯＳＦＥＴからなる差動回路と、
前記第１のＭＯＳＦＥＴのドレインに各ゲートが共通に接続された第３、第５のＭＯＳＦＥＴから構成され、前記第３のＭＯＳＦＥＴのドレインが第１のノードを介して第３の定電流源、および前記第１のＭＯＳＦＥＴのソースに接続された第１のカレントミラー回路と、
前記第２のＭＯＳＦＥＴのドレインに各ゲートが共通に接続された第４、第６のＭＯＳＦＥＴから構成され、前記第４のＭＯＳＦＥＴのドレインが第２のノードを介して第４の定電流源、および前記第２のＭＯＳＦＥＴのソースに接続された第２のカレントミラー回路と、
前記第１のノードと前記第２のノードの間を接続する第１の抵抗と、
それぞれのゲートが共通に接続された第７、第８のＭＯＳＦＥＴから構成され、前記第７のＭＯＳＦＥＴのドレインが前記第５のＭＯＳＦＥＴのドレインに接続され、前記第８のＭＯＳＦＥＴのゲートが出力端子を介して前記第６のＭＯＳＦＥＴのドレインに接続された第３のカレントミラー回路と、
を備え、前記出力端子から前記第５のＭＯＳＦＥＴに流れる電流と前記第６のＭＯＳＦＥＴに流れる電流の差分に相当する電流出力を得るようにしたトランスコンダクタンスアンプであって、
前記第６、第８のＭＯＳＦＥＴに対してそれぞれカスコード接続された第９、第１０のＭＯＳＦＥＴを介して、前記第６、第８のＭＯＳＦＥＴのドレインが前記出力端子に接続されていることを特徴とするトランスコンダクタンスアンプ。
【請求項３】
前記第７のＭＯＳＦＥＴにカスコード接続された第１１のＭＯＳＦＥＴ、および前記第５のＭＯＳＦＥＴにカスコード接続された第１２のＭＯＳＦＥＴを介して、前記第７のＭＯＳＦＥＴのドレイン、および前記第５のＭＯＳＦＥＴのドレインが接続されていることを特徴とする請求項２記載のトランスコンダクタンスアンプ。
【請求項４】
前記第３のＭＯＳＦＥＴにカスコード接続された第１３のＭＯＳＦＥＴを介して前記第３のＭＯＳＦＥＴのドレインが前記第１のノードに接続され、前記第４のＭＯＳＦＥＴにカスコード接続された第１４のＭＯＳＦＥＴを介して前記第４のＭＯＳＦＥＴのドレインが前記第２のノードに接続されていることを特徴とする請求項３記載のトランスコンダクタンスアンプ。
【請求項５】
請求項１ないし請求項４のいずれかに記載のトランスコンダクタンスアンプと、
前記トランスコンダクタンスアンプの出力端子に一端が接続され、他端が接地されたコンデンサおよび第２の抵抗からなる直列回路と、
を備えたことを特徴とするＧｍ−Ｃ型積分器。
【請求項６】
前記トランスコンダクタンスアンプは、前記第１のカレントミラー回路、および前記第２のカレントミラー回路に、それぞれ前記第３および第４のＭＯＳＦＥＴのゲートとソースとの間を接続するコンデンサを設けて構成されていることを特徴とする請求項５記載のＧｍ−Ｃ型積分器。
【請求項７】
前記トランスコンダクタンスアンプは、前記第１のカレントミラー回路、および前記第２のカレントミラー回路に、それぞれ前記第３および第４のＭＯＳＦＥＴのゲートとドレインとの間を接続するコンデンサを設けて構成されていることを特徴とする請求項５記載のＧｍ−Ｃ型積分器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、良好な直線性をもつトランスコンダクタンスアンプ、およびそれを用いたＧｍ−Ｃ型積分器に関し、とくに高出力抵抗を有する集積回路化されたトランスコンダクタンスアンプおよびＧｍ−Ｃ型積分器に関する。
【背景技術】
【０００２】
図８は、従来のトランスコンダクタンスアンプの回路構成を示す図である。
図８において、入力差動対を構成するＰチャネル型のＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）Ｍ１，Ｍ２からなる差動回路は、ＭＯＳＦＥＴＭ１，Ｍ２の各ゲートが入力端子１０，１１と接続されている。この入力端子１０，１１には、それぞれ差動入力ＩＮ（−）とＩＮ（＋）が印加され、これらのＭＯＳＦＥＴＭ１，Ｍ２がそれぞれのドレインに接続された定電流源Ｉ１，Ｉ２を負荷として定電流駆動される。また、ＭＯＳＦＥＴＭ１，Ｍ２のソースにはそれぞれ定電流源Ｉ３，Ｉ４が接続されている。
【０００３】
このうちＭＯＳＦＥＴＭ１のドレインには、Ｎチャネル型のＭＯＳＦＥＴＭ３，Ｍ５から構成された第１のカレントミラー回路が設けられ、その共通に接続されたＭＯＳＦＥＴＭ３，Ｍ５のゲートと接続されている。この第１のカレントミラー回路のＭＯＳＦＥＴＭ３は、そのドレインがノード（節点）Ｘを介して定電流源Ｉ３および抵抗Ｒ１の一端と接続されている。
【０００４】
また、ＭＯＳＦＥＴＭ２のドレインには、Ｎチャネル型のＭＯＳＦＥＴＭ４，Ｍ６から構成された第２のカレントミラー回路が設けられ、その共通に接続されたＭＯＳＦＥＴＭ４，Ｍ６のゲートと接続されている。この第２のカレントミラー回路のＭＯＳＦＥＴＭ４は、そのドレインがノード（節点）Ｙを介して定電流源Ｉ４および抵抗Ｒ１の他端と接続されている。
【０００５】
Ｐチャネル型のＭＯＳＦＥＴＭ７，Ｍ８は、各ゲートが共通に接続され、かつソースがそれぞれ電源端子ＶＤＤに接続されて、第３のカレントミラー回路を構成している。この第３のカレントミラー回路は、一方のダイオード接続されたＭＯＳＦＥＴＭ７のドレインが、第１のカレントミラー回路のＭＯＳＦＥＴＭ５のドレインと接続され、他方のＭＯＳＦＥＴＭ８のドレインは出力端子１２と接続されるとともに、第２のカレントミラー回路のＭＯＳＦＥＴＭ６のドレインに接続されている。この出力端子１２からは、差動入力ＩＮ（−）とＩＮ（＋）との差分に相当する大きさで出力電流ＯＵＴを取り出すことができる。
【０００６】
このようなトランスコンダクタンスアンプの入力段については、例えば「木村克治監修、携帯無線端末のＣＭＯＳ化のためのアナログ回路設計技術、１１４，１１５頁」に示されている。なお、その出力段は通常のカレントミラー回路であって、後述する特許文献１には類似の回路が記載されている。また、前述の入力段については、同様の回路をバイポーラトランジスタで構成したものが特許文献２に示されている。
【０００７】
このトランスコンダクタンスアンプの回路動作について詳しく説明する。ここで、説明を簡単にするため、Ｍ３とＭ５、Ｍ４とＭ６、Ｍ７とＭ８は、それぞれが互いに同一サイズに構成されたＭＯＳＦＥＴであり、定電流源Ｉ１とＩ２、Ｉ３とＩ４からは、それぞれ同じ電流値ｉ０，ｉ１の電流が流れるものとする。
【０００８】
いま、第１、第２のカレントミラー回路を構成するＭＯＳＦＥＴＭ３〜Ｍ６のゲートに電流が流れていないとすると、差動回路のＭＯＳＦＥＴＭ１，Ｍ２には常に一定の電流値ｉ０が流れる。このとき、ＭＯＳＦＥＴＭ１，Ｍ２は、ソースと基板（バルク）とが短絡されているので、基板効果の影響はない。したがって、ＭＯＳＦＥＴＭ１，Ｍ２のゲート−ソース間電圧Ｖｓは、常にそのデバイスサイズと電流値ｉ０によって定まる一定値となる。
【０００９】
抵抗Ｒ１の両端における電位、すなわちノードＸとＹの電位Ｖｘ，Ｖｙは、このゲート−ソース間電圧Ｖｓと入力端子１０，１１における差動入力ＩＮ（−）とＩＮ（＋）の電圧値ＶｉｎｍとＶｉｎｐを用いて、次式（１ａ），（１ｂ）のように表すことができる。
【００１０】
【数１】
2006014111.tif 000003
【００１１】
このトランスコンダクタンスアンプにおいて、ＭＯＳＦＥＴＭ３，Ｍ４は、それぞれＭＯＳＦＥＴＭ１とＭ２に流れる電流値をｉ０に維持する働きをしている。例えば、ＭＯＳＦＥＴＭ１に流れる電流値が減少すると、電流値ｉ０に戻すべくＭＯＳＦＥＴＭ１のソース・ドレイン間電圧が大きくなり、ＭＯＳＦＥＴＭ３のゲート電位が下がってドレイン電流が減少し、その結果、ＭＯＳＦＥＴＭ１に流れる電流は増加して、もとの電流値が維持されることになる。
【００１２】
ＭＯＳＦＥＴＭ３，Ｍ４のドレイン電流Ｉｄｍ３、Ｉｄｍ４は、ノードＸ，Ｙにおいてキルヒホッフの第１法則（電流の連続性）を適用することにより、次式（２ａ），（２ｂ）のように表すことができる。ここで、Ｒは抵抗Ｒ１の抵抗値である。
【００１３】
【数２】
2006014111.tif 000004
【００１４】
ここでは、ＭＯＳＦＥＴＭ３，Ｍ４に流れるドレイン電流Ｉｄｍ３，Ｉｄｍ４は、ＭＯＳＦＥＴＭ５とＭＯＳＦＥＴＭ６に流れる電流値とそれぞれ等しくなる。したがって、その差分をＭＯＳＦＥＴＭ７とＭＯＳＦＥＴＭ８とから構成された第３のカレントミラー回路を用いて、出力端子１２から出力電流Ｉｏｕｔとして取り出すとき、その大きさは次式（３）のようになる。
【００１５】
【数３】
2006014111.tif 000005
【００１６】
すなわち、このトランスコンダクタンスアンプでは２つの入力電圧Ｖｉｎｍ，Ｖｉｎｐの差分に比例した出力電流Ｉｏｕｔが得られる。式（３）より、このアンプのトランスコンダクタンス値はＧｍ＝２／Ｒとなり、そのＧｍ値が抵抗Ｒ１の大きさで決まることが分かる。このため、このトランスコンダクタンスアンプは、高い線形性を有する。
【００１７】
次に、これを用いたＧｍ−Ｃ型積分器について説明する。
図９は、Ｇｍ−Ｃ型積分器の一例を示す回路図である。ここでは、トランスコンダクタンスアンプ１の出力側にキャパシタＣ１と直列に抵抗Ｒ２が挿入されているものも含めて、Ｇｍ−Ｃ型積分器と呼ぶ。
【００１８】
このＧｍ−Ｃ型積分器の入力ＩＮから出力ＯＵＴまでの伝達関数Ｔ（ｓ）は、トランスコンダクタンスアンプ１の相互コンダクタンスＧｍと、出力に接続された抵抗Ｒ２およびキャパシタＣ１の値（それぞれＲ２，Ｃ１とする。）を用いることで、つぎの式（４）のように表すことができる。
【００１９】
【数４】
2006014111.tif 000006
【００２０】
この（４）式ではｓはラプラス演算子であり、直流入力（ｓ＝０）の場合に利得が無限大となる。
この（４）式と同等の伝達関数は、図１０に示すように、抵抗値を１／Ｇｍとする抵抗Ｒ３を入力側に設け、かつ抵抗Ｒ２およびキャパシタＣ１の直列回路が帰還回路を構成するオペアンプ２を用いても実現可能である。しかし、図９に示すトランスコンダクタンスアンプ１を用いたほうが、入力インピーダンスを高くできる。また、トランスコンダクタンスアンプ１が集積回路化され、抵抗Ｒ２とキャパシタＣ１を集積回路の外部端子と接続する形で用いる場合においては、外付け端子が１つで済むという利点もある。
【特許文献１】特開平１０−１５０３３２号公報
【特許文献２】特開平０８−２２２９６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
ところが、このトランスコンダクタンスアンプ１を用いたＧｍ−Ｃ型積分器では、図１１に示すように、実際には、出力側に接続されたＲ２、Ｃ１と並列に出力段ＭＯＳＦＥＴの出力抵抗Ｒｏが入る。そのため、トランスコンダクタンスアンプ１を構成するＭＯＳＦＥＴの飽和領域における出力抵抗Ｒｏの大きさが小さい場合には、Ｇｍ−Ｃ型積分器の最大ゲインがＧｍ・Ｒｏで制限されてしまうため、必要な直流利得が得られないという問題があった。このような問題は電流出力のアンプの出力段全般に起こり得る問題であって、図８に示す構成のトランスコンダクタンスアンプだけに限られない。
【００２２】
本発明はこのような点に鑑みてなされたものであり、直流レベルで６０ｄＢ程度の積分器ゲインを確保できる集積回路化されたトランスコンダクタンスアンプを提供することを目的とする。
【００２３】
また、本発明の別の目的は、高出力抵抗の信号源に対して安定に動作するＧｍ−Ｃ型積分器を提供することである。
【課題を解決するための手段】
【００２４】
本発明では、上記問題を解決するために、各ゲートにそれぞれ差動入力が印加され、第１、第２の定電流源がそれぞれ負荷としてドレインに接続され、定電流駆動される第１、第２のＭＯＳＦＥＴからなる差動回路と、前記第１のＭＯＳＦＥＴのドレインに各ゲートが共通に接続された第３、第５のＭＯＳＦＥＴから構成され、前記第３のＭＯＳＦＥＴのドレインが第１のノードを介して第３の定電流源、および前記第１のＭＯＳＦＥＴのソースに接続された第１のカレントミラー回路と、前記第２のＭＯＳＦＥＴのドレインに各ゲートが共通に接続された第４、第６のＭＯＳＦＥＴから構成され、前記第４のＭＯＳＦＥＴのドレインが第２のノードを介して第４の定電流源、および前記第２のＭＯＳＦＥＴのソースに接続された第２のカレントミラー回路と、前記第１のノードと前記第２のノードの間を接続する第１の抵抗と、それぞれのゲートが共通に接続された第７、第８のＭＯＳＦＥＴから構成され、前記第７のＭＯＳＦＥＴのドレインが前記第５のＭＯＳＦＥＴのドレインに接続され、前記第８のＭＯＳＦＥＴのゲートが出力端子を介して前記第６のＭＯＳＦＥＴのドレインに接続された第３のカレントミラー回路と、を備え、前記出力端子から前記第５のＭＯＳＦＥＴに流れる電流と前記第６のＭＯＳＦＥＴに流れる電流の差分に相当する電流出力を得るようにしたトランスコンダクタンスアンプであって、前記第６、第８のＭＯＳＦＥＴに対してそれぞれカスコード接続された第９、第１０のＭＯＳＦＥＴを介して、前記第６、第８のＭＯＳＦＥＴのドレインが前記出力端子に接続されていることを特徴とするトランスコンダクタンスアンプが提供される。
【発明の効果】
【００２５】
本発明によれば、良好な線形性をもち、高出力抵抗の信号源に対して安定に動作し、しかも十分な直流利得を得ることのできるＧｍ−Ｃ型積分器が構成できる。
【発明を実施するための最良の形態】
【００２６】
図１は、実施の形態に係るトランスコンダクタンスアンプを示す回路図である。ここでは、図８の従来回路と対応する部分については、同一の参照符号を付けている。
図８の従来回路と異なる点は、出力段を構成する第３のカレントミラー回路がカスコード化されていることである。すなわち、Ｐチャネル型のＭＯＳＦＥＴＭ７，Ｍ８のドレインにはそれぞれ同じＰチャネル型のＭＯＳＦＥＴＭ７Ａ，Ｍ８Ａが接続され、これらのＭＯＳＦＥＴＭ７Ａ，Ｍ８Ａのゲートが共通に接続されるとともに、このＭＯＳＦＥＴＭ７ＡのドレインがＮチャネル型のＭＯＳＦＥＴＭ５Ａを介してＭＯＳＦＥＴＭ５のドレインと接続されている。また、ＭＯＳＦＥＴＭ８Ａのドレインは、出力端子１２に接続されるとともに、Ｎチャネル型のＭＯＳＦＥＴＭ６Ａを介してＭＯＳＦＥＴＭ６のドレインと接続されている。
【００２７】
また、ＭＯＳＦＥＴＭ７Ａ，Ｍ８Ａの基板は、ＭＯＳＦＥＴＭ７，Ｍ８と同様にそれぞれ電源端子ＶＤＤと接続されている。さらに、第１、第２のカレントミラー回路を構成するＮチャネル型のＭＯＳＦＥＴＭ３，Ｍ４に対して、それぞれＮチャネル型のＭＯＳＦＥＴＭ５Ａ，Ｍ６Ａと同じサイズのＭＯＳＦＥＴＭ３Ａ，Ｍ４Ａがドレイン側に接続されている。これらのＭＯＳＦＥＴＭ３Ａ，Ｍ４Ａ、Ｍ５ＡおよびＭ６Ａのゲートは、それらを飽和領域で動作させるのに適切な直流電圧源Ｖｂｉａｓと接続されている。
【００２８】
ここで、カスコード接続されたカレントミラー回路は、出力端子１２における出力電圧が変化した場合でも、チャネル長変調効果による電流変化の影響を最小限に低減できる効果を奏するものである。チャネル長変調効果とは、ソースの電位を基準にしたドレイン電圧の変化が実効的なチャネル長の変化を引き起こし、飽和領域におけるドレイン電流が変化することをいう。その結果、トランスコンダクタンスアンプの出力電位が変化すると、ＭＯＳＦＥＴＭ６とＭＯＳＦＥＴＭ８のドレイン電流の差で作られる出力電流に変化をもたらす。しかし、図１に示すようにカスコード接続されたカレントミラー回路を構成することによって、出力端子１２の電圧変化によるＭＯＳＦＥＴＭ６およびＭＯＳＦＥＴＭ８のドレイン電圧の変化を抑制して、両ＭＯＳＦＥＴのドレイン電流の変化を防ぎ、出力端子１２の開放状態において十分な直流利得を得ることができる。
【００２９】
また、図１のトランスコンダクタンスアンプでは、ＭＯＳＦＥＴＭ３とＭＯＳＦＥＴＭ４のゲートと、ＭＯＳＦＥＴＭ３ＡとＭＯＳＦＥＴＭ４Ａのドレインとの間に、それぞれ発振防止用のキャパシタＣ２，Ｃ３が追加されている。この点は後述するように、図８の従来回路と異なっているところである。
【００３０】
図２は、定電流源Ｉ１とＩ２、Ｉ３とＩ４、および直流電圧源Ｖｂｉａｓを生成するバイアス回路の一例を示す図である。このバイアス回路は、電源端子ＶＤＤと接地電位（ＧＮＤ）との間で、Ｐチャネル型のＭＯＳＦＥＴＭＢ１〜ＭＢ９と、定電流源Ｉｂとによって構成され、図１のトランスコンダクタンスアンプに必要なバイアス電圧を発生している。出力端子１２からは、直流電圧源Ｖｂｉａｓが出力される。
【００３１】
図３は、積分器利得の周波数特性を示す図である。ここには、図１のトランスコンダクタンスアンプ、およびカスコード接続されたデバイス（ＭＯＳＦＥＴＭ３Ａ〜Ｍ８Ａ）を除いた回路（図８）を用いて積分器をそれぞれ構成した場合の周波数特性をシミュレーションしたものを示している。出力段がカスコード接続されていない積分器（図中、破線にて示す。）では、十分な直流利得が得られない。それに対して、図１のトランスコンダクタンスアンプを用いた積分器では、実用的に無限大と見なせる６０ｄＢ程度のゲインが確保されている。
【００３２】
以上のように、本発明のトランスコンダクタンスアンプは、出力段をカスコード化することにより、出力電圧の変化が電流値を決めるＭＯＳＦＥＴのドレイン電圧に直接伝わらないようにしたので、その出力抵抗を高くできる。したがって、Ｇｍ−Ｃ型積分器では必要な直流利得が得られる。
【００３３】
なお、図４は、他のカスコード接続の例を示す回路図である。このカスコード回路では、補助アンプ１４を用いてＭＯＳＦＥＴＭ５のドレイン電圧が常に一定となるように帰還をかけることで、出力抵抗を高くすることができる。
【００３４】
ここで、前述したように図８のトランスコンダクタンスアンプに対して追加された発振防止用のキャパシタＣ２，Ｃ３について説明する。図８の回路で問題となるのは、出力抵抗の高い信号源に接続した時に、入力段が発振を起こす可能性を有する点である。これは、トランスコンダクタンスアンプが抵抗分圧で基準電圧を作り出す場合等も含めて、出力抵抗が高い信号源を入力する場合に用いられることが多いからである。
【００３５】
そこで、この発振現象について説明する。
図５は、図８のトランスコンダクタンスアンプの入力段のみを取り出して示す回路図である。このトランスコンダクタンスアンプの入力端子には、信号源（電圧源）Ｖｘがその出力抵抗Ｒｓを介して接続されている。図６は、この入力段の小信号等価回路を示す等価回路図である。
【００３６】
図６では、説明を簡略化するために、ＭＯＳＦＥＴＭ１，Ｍ３の出力抵抗Ｒｏを無限大としている。ここで、ｇｍ１，ｇｍ３はＭ１，Ｍ３のバイアス点近傍でのトランスコンダクタンス、Ｃｇｓ１，Ｃｇｓ３は、Ｍ１，Ｍ３のゲート−ソース間容量である。Ｃｐは、Ｍ３やバイアス電流源Ｉ３を構成するＭＯＳＦＥＴのドレイン−バルク（基板）間容量など寄生容量の合計値である。その他の寄生容量については、説明を簡略化するために考えないものとする。
【００３７】
図６に示す等価回路のノード（節点）Ｘにおける入力インピーダンスＺｘを計算すると、次式（５）のようになる。
【００３８】
【数５】
2006014111.tif 000007
【００３９】
ここで、図６の等価回路における発振条件を決定する。すなわち、式（５）のラプラス演算子ｓをｊωと置き換えて周波数領域に戻したうえで、分母の実部と虚部がいずれも０となる条件を求めるために、式（５）の分母を整理すると、次式（６）のようになる。
【００４０】
【数６】
2006014111.tif 000008
【００４１】
入力インピーダンスＺｘが無限大となれば回路は発振することから、式（６）の実部を０とすることによって、ｇｍ１・ｇｍ３＝ω2・Ｃｇｓ３（Ｃｇｓ１＋Ｃｐ）が導かれる。ここで、ＭＯＳＦＥＴＭ１のゲート電位が上がれば、ＭＯＳＦＥＴＭ１とＭ３は遮断状態になり、Ｍ１のゲート電位が下がれば、Ｍ１は非飽和になる。その結果、ｇｍ１・ｇｍ３の値が小さくなると仮定するとき、発振条件はｇｍ１・ｇｍ３≧ω2・Ｃｇｓ３（Ｃｇｓ１＋Ｃｐ）と書き換えることができる。
【００４２】
また、式（６）の虚部を０とするとき、ω2＝ｇｍ１／Ｃｇｓ１・Ｃｐ・Ｒｓが導かれる。したがって、発振条件を示す不等式をＭＯＳＦＥＴＭ３のゲート−ソース間容量Ｃｇｓ３について整理すると、次式（７）のようになる。
【００４３】
【数７】
2006014111.tif 000009
【００４４】
この式（７）から、トランスコンダクタンスアンプが発振しないための寄生容量Ｃｐについての条件式として、次式（８）が導かれる。
【００４５】
【数８】
2006014111.tif 000010
【００４６】
この式（８）において、ｇｍ３（Ｃｇｓ１‖Ｃｐ）は正値であるから、抵抗Ｒｓが大きな値となった場合でもトランスコンダクタンスアンプが発振をしないように設計するには、寄生容量に気を使った回路設計・レイアウトを要するだけでなく、使用可能なデバイスサイズにも制約が生じることがわかる。すなわち、微小寄生容量Ｃｐが大きくならないようにすることが必要である。なお、信号源Ｖｘとトランスコンダクタンスアンプの入力端子との間にバッファ回路を挟むことによってこのような問題を回避しようとすると、増幅器回路の規模が増大するという別の問題が生じる。
【００４７】
本発明は、キャパシタＣ２によりＭＯＳＦＥＴＭ３のゲート−ソース間容量Ｃｇｓ３を充分大きなものとし、これにより（８）式の条件を充足させて発振を防止するという作用・効果を奏するものである。なお、キャパシタＣ２を直接ＭＯＳＦＥＴＭ３のゲート−ソース間に接続するより、ＭＯＳＦＥＴＭ３のゲート−ドレイン間に（図１に示す回路のように、ＭＯＳＦＥＴＭ３Ａを設ける場合には、そのＭＯＳＦＥＴＭ３Ａを介して）接続するほうが、ミラー効果を利用してより小さな容量で同等の効果を得ることができる。また、以上の議論は、ＭＯＳＦＥＴＭ４に接続されるキャパシタＣ３についても全く同様に適用でき、同等の効果を奏する。図１のトランスコンダクタンスアンプは、ミラー効果を利用してゲート−ソース間容量Ｃｇｓ３を充分に大きなものとした例である。
【００４８】
図７は、トランスコンダクタンスアンプの過渡応答特性を示す図である。
ここには、図１に示すトランスコンダクタンスアンプ、およびキャパシタＣ２，Ｃ３を外した回路のそれぞれについて、両入力に１ＭΩの抵抗（＝Ｒｓ）を介して１Ｖ（＝Ｖｘ）を印加した状態で、電源端子を２．５Ｖまで立ち上げた時の非反転入力（入力端子１１）での電位の時間応答をシミュレーションしたものを示している。キャパシタＣ２，Ｃ３を設けていない回路では、図中、破線にて示すように発振状態が持続している。それに対して、図１のトランスコンダクタンスアンプの過渡応答からは、高出力抵抗の信号源に対して安定に動作していることが確認される。
【００４９】
図１２は、図１のトランスコンダクタンスアンプを１［μＳ］（１０-6シーメンス）のコンダクタンス値で構成するために必要なＭＯＳＦＥＴ等、各素子の大きさの一例を示す表である。なお、表におけるＭＯＳＦＥＴの素子値は、Ｗ（ゲート幅）／Ｌ（ゲート長）の比（単位はμｍ）で示している。
【図面の簡単な説明】
【００５０】
【図１】実施の形態に係るトランスコンダクタンスアンプを示す回路図である。
【図２】バイアス回路の一例を示す図である。
【図３】積分器利得の周波数特性を示す図である。
【図４】他のカスコード接続の例を示す回路図である。
【図５】図８のトランスコンダクタンスアンプの入力段のみを取り出して示す回路図である。
【図６】図５の入力段の小信号等価回路を示す等価回路図である。
【図７】トランスコンダクタンスアンプの過渡応答特性を示す図である。
【図８】従来のトランスコンダクタンスアンプの回路構成を示す図である。
【図９】Ｇｍ−Ｃ型積分器の一例を示す回路図である。
【図１０】オペアンプを用いたＧｍ−Ｃ型積分器の一例を示す回路図である。
【図１１】アンプの出力インピーダンスが有限の場合のＧｍ−Ｃ型積分器を示す回路図である。
【図１２】図１のトランスコンダクタンスアンプに関するＭＯＳＦＥＴ等の大きさの一例を示す表である。
【符号の説明】
【００５１】
１０，１１  入力端子
１２  出力端子
Ｃ２，Ｃ３  キャパシタ
Ｍ１〜Ｍ８，Ｍ３Ａ〜Ｍ８Ａ  ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）
Ｉ１〜Ｉ４  定電流源
Ｘ，Ｙ  ノード
Ｒ１  抵抗
Ｖｂｉａｓ  直流電圧源
【図１】
2006014111.tif 000011
【図２】
2006014111.tif 000012
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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