(57)【要約】【課題】  スイッチＭＭＩＣに採用するＨＥＭＴは、Ｐｔ埋め込みゲート構造の場合、ゲート電極となるＰｔの蒸着膜厚を４０Å〜６０Åにするとよい。しかし、膜厚数十Åの蒸着金属の膜厚制御は膜厚が薄過ぎるため、蒸着機のチャンバー内に通常配置されている水晶振動子式膜厚計による制御では制御できない。【解決手段】  蒸着機内に抵抗素子を配置した抵抗回路を設ける。抵抗素子は絶縁基板の両端に電極が配置され、ＨＥＭＴのゲート金属層の蒸着と同時に絶縁基板にモニター用金属層が蒸着される。モニター用金属層の抵抗値を測定し、所定の値に達した時点で蒸着を終了させることにより、膜厚数十Åの蒸着金属の膜厚制御を、水晶振動子式膜厚計による膜厚制御よりはるかに精度良く制御できる。【選択図】    図４
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【特許請求の範囲】
【請求項１】
第１基板に少なくとも１つの金属による第１金属層を蒸着し、トランジスタを形成する化合物半導体装置の製造方法において、
前記第１金属層の蒸着を行う蒸着機内に第２基板を配置し、前記第１金属層と同時に前記第２基板に前記１つの金属による第２金属層を蒸着しつつ該第２金属層の抵抗値を測定する工程と、
前記抵抗値が所定の値に達した時点で前記第１金属層および第２金属層の蒸着を終了する工程と、
を具備することを特徴とする化合物半導体装置の製造方法。
【請求項２】
半導体基板上に複数の半導体層を積層した第１基板に少なくとも１つの金属による第１金属層を含むゲート金属層を蒸着し、ＨＥＭＴを形成する化合物半導体装置の製造方法において、
前記第１基板にオーミック金属層を蒸着し、所定のパターンの第１ソース電極および第１ドレイン電極を形成する工程と、
前記ゲート金属層の蒸着を行う蒸着機内に第２基板を配置し、前記第１金属層と同時に前記第２基板に前記１つの金属による第２金属層を蒸着しつつ該第２金属層の抵抗値を測定する工程と、
前記抵抗値が所定の値に達した時点で前記第１金属層および第２金属層の蒸着を終了し、前記第１基板表面にゲート電極を形成する工程と、
前記第１基板の前記第１ソース電極および第１ドレイン電極上にパッド金属層を蒸着し、第２ソース電極および第２ドレイン電極を形成する工程と、
を具備することを特徴とする化合物半導体装置の製造方法。
【請求項３】
前記抵抗値は、前記第２基板の両端に電極を設けた抵抗素子を有する定電圧回路または定電流回路により測定することを特徴とする請求項１または請求項２に記載の化合物半導体装置の製造方法。
【請求項４】
前記蒸着機は制御手段を有し、前記定電流回路の前記抵抗素子の前記電極間の電位が所定の値になった時点で、前記制御手段が蒸着を終了することを特徴とする請求項３に記載の化合物半導体装置の製造方法。
【請求項５】
前記蒸着機は制御手段を有し、前記定電圧回路は前記抵抗素子に直列に負荷抵抗が接続され、前記負荷抵抗の両端の電位が所定の値になった時点で、前記制御手段が蒸着を終了することを特徴とする請求項３に記載の化合物半導体装置の製造方法。
【請求項６】
予め算出した前記第２金属層の実蒸着膜厚と抵抗の相関データに基づき、前記第２基板の前記抵抗値を前記第２基板上の前記第２金属層の実蒸着膜厚に換算し、該実蒸着膜厚が所定の設定膜厚に達した時点で前記第１金属層および第２金属層の蒸着を終了することを特徴とする請求項１または請求項２に記載の化合物半導体装置の製造方法。
【請求項７】
前記１つの金属はＰｔであり、前記第１金属層の該Ｐｔの一部は前記第１基板表面に埋め込まれることを特徴とする請求項１または請求項２に記載の化合物半導体装置の製造方法。
【請求項８】
前記Ｐｔはそれぞれ６０Å以下の膜厚に蒸着することを特徴とする請求項７に記載の化合物半導体装置の製造方法。
【請求項９】
前記化合物半導体装置は高周波アナログ信号をスイッチングするスイッチ回路装置であることを特徴とする請求項２に記載の化合物半導体装置の製造方法。
【請求項１０】
前記化合物半導体装置のゲート金属層のトータル厚みは２００Å以下であることを特徴とする請求項２に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置の製造方法に関わり、特に薄いゲート金属層を精度良く測定する化合物半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）に代表されるヘテロ接合を有するデバイスは、ＧａＡｓ  ＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）、ＧａＡｓ  ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）と比較して効率性、利得性、歪特性が優れているため、ＭＭＩＣの主流デバイスに成りつつある。
【０００３】
ＨＥＭＴはＭＥＳＦＥＴと同様に、ゲート電圧が０Ｖの場合にチャネルが形成されるか否かによりディプレッション型（以下本明細書ではＤ型と称する）と、エンハンスメント型（以下本明細書ではＥ型と称する）があり、これらを１チップに集積化したものも知られている。
【０００４】
図１４および図１５の断面図を参照し、Ｅ型ＨＥＭＴとＤ型ＨＥＭＴを同一基板に集積化した従来の化合物半導体装置の製造方法について説明する。
半絶縁性ＧａＡｓ基板２３１上にノンドープのバッファ層２３２、電子供給層のｎ＋ＡｌＧａＡｓ層２３３、スペーサ層２３４、チャネル層のノンドープＩｎＧａＡｓ層２３５、スペーサ層２３４、電子供給層のｎ＋ＡｌＧａＡｓ層２３３、障壁層となるノンドープのＡｌＧａＡｓ層２３６、キャップ層となるｎ＋ＧａＡｓ層２３７の複数の半導体層を積層する。
【０００５】
全面にスルーイオン注入用の第１窒化膜２５１１を形成し、ボロン（Ｂ＋）をイオン注入してバッファ層２３２に達する絶縁化層２６０を設けることにより、ＨＥＭＴを構成する動作領域３００としての不純物領域が分離される（図１４（Ａ））。
【０００６】
次に、オーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）３１０を所定のパターンに蒸着し、第１ソース電極３１５および第１ドレイン電極３１６を形成する。（図１４（Ｂ））。
【０００７】
次にキャップ層２３７の一部をエッチングし、ゲート電極の形成領域に障壁層２３６を露出させる。全面にゲート金属層３２０を蒸着した後、リフトオフし、障壁層２３６とショットキー接合を形成する第１ゲート電極３２７（Ｄ型ＨＥＭＴ）を形成する（図１５（Ａ））。同様にＥ型ＨＥＭＴの第２ゲート電極の形成領域には障壁層２３６を露出させ、所定の深さまでエッチング後、ゲート金属層３２０を蒸着、リフトオフし、第２ゲート電極３２８を形成する（図１５（Ｂ））。
【０００８】
所望の形状にパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３３０を蒸着、リフトオフし、第２ソース電極３３５、第２ドレイン電極３３６を形成する（図１５（Ｃ））（例えば特許文献１参照。）。
【０００９】
また、図１６の如く、ゲート電極ＧａｔｅがコンタクトするノンドープのＡｌＧａＡｓ層(障壁層)およびノンドープのＧａＡｓ層（安定層）を複数積層し、それらを選択的にエッチングすることにより、ピンチオフ電圧の異なるＥ型ＨＥＭＴとＤ型ＨＥＭＴを形成する構造も知られている（例えば非特許文献１参照。）。
【００１０】
更に、図１７に示す構造のシングルへテロ接合ＨＥＭＴも知られている。これは半導体基板１にバッファ層２、チャネル層３、スペーサ層４、キャリア供給層５、ショットキ層６、被覆層７、オーミックコンタクト層８を積層してドレイン電極９、ゲート電極１０、ソース電極１１を設けたものである。位相ノイズが低いゲート電極構造として、ゲート電極１０の最下層金属の一部を動作領域表面に埋め込んで合金層１０ａを形成した、Ｐｔ埋め込みゲート構造を有している（例えば特許文献２参照。）。
【００１１】
上記のオーミック金属層３１０、ゲート金属層３２０、パッド金属層３３０等のような金属の蒸着膜厚は、蒸着機内の基板近傍に設置した水晶振動子式膜厚計によりモニターし、実際の蒸着膜厚は、触針式の段差計によって測定している（例えば特許文献３参照）。
【特許文献１】特公平１−２３９５５号公報
【特許文献２】特開２００３−７７２６号公報
【特許文献３】特開平９−２２７８２号公報
【非特許文献１】田原和弘、他３名、「シングルコントロールＳＰＤＴスイッチＩＣの開発」、ＮＥＣ技報  Ｖｏｌ．５５  Ｎｏ．４／２００２
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ＨＥＭＴにおいては、ゲート電極底部の高さのばらつきがピンチオフ電圧（以下Ｖｐと称する）のばらつきに影響する。具体的にはゲート電極底部の高さが約１０〜１５Åばらつくと、ＨＥＭＴのＶｐが０．１Ｖばらつくことになる。一般にＨＥＭＴのＶｐばらつきの許容範囲はＤ型ＨＥＭＴもＥ型ＨＥＭＴも最大で±０．２Ｖ程度である。従ってＶｐばらつきを最大で±０．２Ｖの範囲内に収めるためには、ゲート電極底部の高さのばらつきを最大で±２０〜３０Å程度に抑える必要がある。
【００１３】
ゲート電極底部とは、ゲート電極を構成するゲート金属層の最下部を指す。図１５（Ｂ）の如くＥ型ＨＥＭＴにおいてノンドープＡｌＧａＡｓ層を所定の深さまでエッチングしてゲート電極を蒸着させる場合には、エッチングのばらつきがゲート電極底部のばらつきとなる。一般にエッチングのばらつきを最大で±２０〜３０Å程度に抑えるのは大変困難である。
【００１４】
また、図１６では、要求されるピンチオフ電圧に応じて所定の半導体層を露出するようにエッチングしている。しかし、エンハンスメントとディプレッションのわずか２種類のピンチオフ電圧に対応するため、半導体層（エピタキシャル層）を数層にも渡って複数積層しなければならず、工数が多くなるためウエハのコストが高くなる問題がある。
【００１５】
一方、図１７のごとくゲート金属層の最下層（Ｐｔ）を埋め込んだ埋め込みゲート構造の場合には、埋め込まれたゲート金属層の一部がゲート電極として機能する。つまり埋め込まれたゲート金属層の底部の高さが、ゲート電極底部と同等となる。
【００１６】
従って、埋め込みゲート構造の場合には埋め込まれたゲート金属層（ゲート電極）の底部の高さのばらつきが、Ｖｐのばらつきに影響する。
【００１７】
詳細は後述するが、埋め込みゲート構造の場合には、Ｐｔ蒸着膜厚によってゲート電極の埋め込み深さが決定する。つまり、唯一Ｐｔ蒸着膜厚のばらつきによってのみ、ＨＥＭＴのＶｐばらつきが発生する。そしてＰｔ蒸着膜厚が薄い方が、Ｖｐばらつきを小さくすることができる。
【００１８】
通常は、特許文献３の如く、蒸着機内で金属の蒸着中に当該金属の蒸着重量を測定し、蒸着膜厚を測定している。
【００１９】
具体的には、図１８の如く蒸着機２１内に水晶振動子１５を備え付ける。水晶振動子１５は、蒸着機２１の制御回路２１１に信号ケーブルＬによって接続している。蒸着機２１内は真空ポンプ２４により圧力が下げられ、蒸発源２３から蒸発した金属がゲート金属層３２０となってウエハ支持装置に配置されたウエハ９０表面に付着する。水晶振動子１５に付着する蒸着金属の重さを、蒸着と同時に測定しながら、所定の重さになった時点で、制御回路２１１によって蒸着を終了するような制御を行っている。
【００２０】
しかし、前述の如くＨＥＭＴスイッチＭＭＩＣのＰｔ埋め込みゲート構造のゲート電極については、Ｖｐばらつきを小さくする必要から、Ｐｔ蒸着膜厚を数十Å以下にすることが望ましい。
【００２１】
ところが、数十Åの薄い膜厚では水晶振動子による膜厚測定が正確に行えない。つまり実際の製品の蒸着と同時に行う膜厚測定であるにもかかわらず、Ｐｔ蒸着膜厚のばらつきが大きくなり、Ｖｐばらつきが大きくなる問題があった。
【課題を解決するための手段】
【００２２】
本発明は上述した諸々の事情に鑑み成されたもので、第１に、第１基板に少なくとも１つの金属による第１金属層を蒸着し、トランジスタを形成する化合物半導体装置の製造方法において、前記第１金属層の蒸着を行う蒸着機内に第２基板を配置し、前記第１金属層と同時に前記第２基板に前記１つの金属による第２金属層を蒸着しつつ該第２金属層の抵抗値を測定する工程と、前記抵抗値が所定の値に達した時点で前記第１金属層および第２金属層の蒸着を終了する工程と、を具備することにより解決するものである。
【００２３】
第２に、半導体基板上に複数の半導体層を積層した第１基板に少なくとも１つの金属による第１金属層を含むゲート金属層を蒸着し、ＨＥＭＴを形成する化合物半導体装置の製造方法において、前記第１基板にオーミック金属層を蒸着し、所定のパターンの第１ソース電極および第１ドレイン電極を形成する工程と、前記ゲート金属層の蒸着を行う蒸着機内に第２基板を配置し、前記第１金属層と同時に前記第２基板に前記１つの金属による第２金属層を蒸着しつつ該第２金属層の抵抗値を測定する工程と、前記抵抗値が所定の値に達した時点で前記第１金属層および第２金属層の蒸着を終了し、前記第１基板表面にゲート電極を形成する工程と、前記第１基板の前記第１ソース電極および第１ドレイン電極上にパッド金属層を蒸着し、第２ソース電極および第２ドレイン電極を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００２４】
本実施形態によれば、第１に、膜厚数十ÅのＰｔの蒸着膜厚をｉｎ  ｓｉｔｕで高精度に測定することができる。すなわち製品となるウエハのゲート金属層の蒸着中に、同時に同じ蒸着機内に配置した抵抗素子に金属層（ゲート金属層）を蒸着する。そして蒸着をしつつ金属層の抵抗値を測定し、抵抗値が所定の値になった時点で蒸着を終了する。
【００２５】
抵抗と実蒸着膜厚には一義的な相関関係がある。つまり予めその相関データを取得しておくことにより、抵抗値から実蒸着膜厚を換算できる。さらに、抵抗素子の蒸着はゲート金属層と同一蒸着機内で、同時に行うため、正確にｉｎ  ｓｉｔｕでの膜厚測定が可能となる。
【００２６】
第２に、数十Åの膜厚のＰｔのシート抵抗値は数十Ω／□から２００Ω／□の間の値を示す。そしてシート抵抗値が数十Ω／□〜２００Ω／□の場合、抵抗素子の抵抗測定の測定精度は±１％以下である。つまり本実施形態では抵抗素子で蒸着金属の抵抗値を測定し、実蒸着膜厚に換算することにより、製品となるＨＥＭＴの数十Åの蒸着膜厚を非常に高い精度で測定しながら同時に蒸着を制御することができる。
【００２７】
第３に、抵抗測定回路は抵抗素子に定電流が印加される。従って抵抗素子の両端の電圧そのものが抵抗素子の抵抗値となり、抵抗値が直読できる利点がある。
【００２８】
第４に、抵抗測定回路は抵抗素子に負荷抵抗が接続し定電圧が印加される。つまり負荷抵抗の両端の電圧値を抵抗値に換算する回路を設けることにより、蒸着直前から所定の抵抗値に達した時点まで連続して抵抗値を表示させることができる。
【００２９】
このように、蒸着プロセスにおいて、数十Åと非常に薄い蒸着金属の膜厚制御を正確に行うことができる、化合物半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００３０】
以下に図１から図１３を用いて、本発明の実施の形態を詳細に説明する。本実施形態は、化合物半導体基板に金属層を蒸着し、ＦＥＴを形成する化合物半導体装置の製造方法に適用できる。以下、好適な実施形態としてＥ型ＨＥＭＴとＤ型ＨＥＭＴを同一基板に集積化した化合物半導体装置の製造方法を例に説明する。
【００３１】
本実施形態のＨＥＭＴは、ゲート電極を構成するＰｔの蒸着膜厚が数十Åと薄い膜厚を有している。そこでまずその理由について説明する。
【００３２】
図１を参照し、本実施形態の構造について説明する。図１は、本実施形態のＨＥＭＴの構造を示す図であり、半導体基板に複数の半導体層を積層し、ディプレッション型（以下
Ｄ型）ＨＥＭＴとエンハンスメント型（以下Ｅ型）ＨＥＭＴを１チップに集積化したものである。
【００３３】
例えば、Ｄ型ＨＥＭＴ１５０により構成される高周波アナログ信号をスイッチングするスイッチ回路と、ロジック回路を同一基板に集積化する。ロジック回路は、Ｅ型ＨＥＭＴ１６０およびスイッチ回路のＤ型ＨＥＭＴ１５０と同じ構造のＤ型ＨＥＭＴ（またはＥ型ＨＥＭＴ１６０および抵抗）により構成された例えばインバータである。
【００３４】
なお、図１（Ａ）はロジック回路の一例としてＥ／Ｄ型ＤＣＦＬ（Ｄｉｒｅｃｔ  Ｃｏｕｐｌｅｄ  ＦＥＴ  Ｌｏｇｉｃ）と呼ばれるインバータの平面パターン図であり、図１（Ｂ）は図１（Ａ）のａ−ａ線断面図である。尚、スイッチ回路は図１のＤ型ＨＥＭＴ１５０を複数組配置したＦＥＴにより構成され、断面構造はＤ型ＨＥＭＴ１５０部分と同様であるので図示は省略する。
【００３５】
Ｄ型ＨＥＭＴ１５０はパッド金属層よりなる第２ソース電極１３５と第２ドレイン電極１３６間に第１ゲート電極１２７が配置される。第２ソース電極１３５および第２ドレイン電極１３６の下方にはオーミック金属層よりなる第１ソース電極１１５及び第１ドレイン電極１１６が配置され、破線で示す動作領域１００内のソース領域３７ｓおよびドレイン領域３７ｄとコンタクトする。第１ゲート電極１２７は第２ソース電極１３５および第２ドレイン電極１３６間に配置され、動作領域１００外で第２ドレイン電極１３６に接続する。
【００３６】
Ｅ型ＨＥＭＴ１６０はパッド金属層よりなる第２ソース電極１３５と第２ドレイン電極１３６が交互に配置され、その間に第２ゲート電極１２８が配置される。Ｅ型ＨＥＭＴ１６０の端部の第２ドレイン電極１３６（第１ドレイン電極１１６も同様）はＤ型ＨＥＭＴ１５０と共用している。
【００３７】
図１（Ｂ）のごとく、ＨＥＭＴの基板は、半絶縁性ＧａＡｓ基板３１上に複数の半導体層を積層してなる。複数の半導体層は、ノンドープのバッファ層３２、電子供給層３３、チャネル（電子走行）層３５、第１ノンドープ層３６、第２ノンドープ層３８、キャップ層３７である。チャネル層３５の上下には電子供給層３３が配置され、さらにチャネル層３５と電子供給層３３間にはスペーサ層３４が配置される。
【００３８】
このようにチャネル層３５の上下の層に電子供給層３３を配置するダブルへテロ接合構造とすることにより、キャリア密度が増えオン抵抗Ｒｏｎを非常に小さくできる。
【００３９】
バッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。障壁層となる第１ノンドープ層３６は、電子供給層３３と当接してその上に設けられる。すなわち安定層３８と電子供給層３３間に配置され、所定の耐圧とピンチオフ電圧を確保している。障壁層３６はノンドープのＡｌＧａＡｓ層であり膜厚は１５０Åである。安定層である第２ノンドープ層３８は、第１ノンドープ層３６と当接してその上に設けられ、酸化しにくいため外部からの化学的ストレスに強く信頼性上安定なノンドープＩｎＧａＰ層であり、膜厚は１００Å程度である。又、安定層３８はエッチストップ層としても機能する。更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。キャップ層３７の厚みは６００Å以上、不純物濃度は、２×１０１８ｃｍ−３以上であり、好適には膜厚が１０００Å程度、不純物濃度が３×１０１８ｃｍ−３以上である。電子供給層３３は、チャネル層３５よりバンドギャップが大きい材料が用いられる。また、電子供給層３３のｎ＋ＡｌＧａＡｓ層のｎ型不純物（例えばＳｉ）の不純物濃度は、Ｖｐ、オン抵抗Ｒｏｎ、耐圧に関係するが本実施形態では２．６×１０１８ｃｍ−３とする。
【００４０】
そして、このような構造により、電子供給層３３であるｎ＋ＡｌＧａＡｓ層のドナー不純物から発生した電子が、チャネル層３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層３５を走行するが、チャネル層３５にはドナー・イオンが存在しないためクーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。
【００４１】
キャップ層３７は所望の形状にパターンニングされ、第１ソース電極１１５および第１ドレイン電極１１６がそれぞれコンタクトするソース領域３７ｓ、ドレイン領域３７ｄとなる。第１ソース電極１１５および第１ドレイン電極１１６上には、パッド金属層１３０で形成される第２ソース電極１３５、第２ドレイン電極１３６がそれぞれコンタクトする。第１ゲート電極１２７および第２ゲート電極１２８は、ソース領域３７ｓ、ドレイン領域３７ｄ間に配置される。
【００４２】
また、本実施形態の安定層３８は、Ｅ型ＨＥＭＴではその上層のキャップ層３７と同じパターンでエッチングされているがＤ型ＨＥＭＴではエッチングされていない。
【００４３】
図１（Ａ）のごとくＨＥＭＴの動作領域１００は、バッファ層３２に達する絶縁化層（ここでは不図示）を設けて分離することにより設けられる。以下、動作領域１００とは、絶縁化層で分離され、ＨＥＭＴのソース電極１１５、１３５、ドレイン電極１１６、１３６およびゲート電極１２７、１２８が配置される領域の半導体層をいう。すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、障壁層３６、安定層３８、キャップ層３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする。
【００４４】
第１ゲート電極１２７は、ソース領域３７ｓおよびドレイン領域３７ｄ間の動作領域１００の安定層３８表面に蒸着により形成されるが、蒸着金属の最下層金属（Ｐｔ：白金）の一部は熱処理により動作領域１００表面に埋め込まれる。埋め込まれたＰｔ（以下この領域を埋め込み部１２７ｂと称する）も第１ゲート電極１２７として機能し、その底部は障壁層３６に達している。つまり、第１ゲート電極１２７および埋め込み部１２７ｂは安定層３８および障壁層３６とショットキー接合を形成する。
【００４５】
また、第２ゲート電極１２８は、ソース領域３７ｓおよびドレイン領域３７ｄ間に露出した動作領域１００の障壁層３６表面に蒸着により形成されるが、蒸着金属の最下層金属（Ｐｔ）の一部は熱処理により動作領域１００表面に埋め込まれる。埋め込まれたＰｔ（以下この領域を埋め込み部１２８ｂと称する）も第２ゲート電極１２８として機能し、その底部は障壁層３６中にある。つまり、第２ゲート電極１２８および埋め込み部１２８ｂは障壁層３６のみとショットキー接合を形成する。
【００４６】
そして、第１ゲート電極１２７と、その両側のソース領域３７ｓ、第１ソース電極１１５、第２ソース電極１３５およびドレイン領域３７ｄ、第１ドレイン電極１１６、第２ドレイン領域１３６によりＤ型ＨＥＭＴ１５０が構成される。同様に、第２ゲート電極１２８と、その両側のソース領域３７ｓ、第１ソース電極１１５、第２ソース電極１３５およびドレイン領域３７ｄ、第１ドレイン電極１１６、第２ドレイン領域１３６によりＥ型ＨＥＭＴ１６０が構成される。
【００４７】
Ｄ型ＨＥＭＴ１５０の第１ゲート電極１２７は例えばＰｔ／Ｍｏ(モリブデン)のゲート金属層１２０ａを蒸着してなり、これらの蒸着膜厚はＰｔが４５Å、Ｍｏが５０Åである。そして、埋め込み部１２７ｂの深さは１０８Åであり、その底部は安定層３８を貫通し、障壁層３６内に位置する。これにより、ピンチオフ電圧Ｖｐ＝−０．８Ｖを実現している。
【００４８】
Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８は例えばＰｔ／Ｍｏのゲート金属層１２０ｂを蒸着してなり、これらの蒸着膜厚はＰｔが５５Å、Ｍｏが５０Åである。そして、埋め込埋め込み部１２８ｂの深さは１３２Åであり、その底部は障壁層３６内に位置する。これにより、ピンチオフ電圧Ｖｐ＝＋０．２Ｖを実現している。
【００４９】
尚、安定層３８の厚みや埋め込み部１２７ｂの底部の位置はＶｐの値に応じて適宜選択する。例えば安定層３８を厚くし、埋め込み部１２７ｂの底部を安定層３８内に位置させることにより、Ｖｐを大きくすることができる。
【００５０】
このように、図１（Ｂ）の構造では、Ｐｔを含む多層金属（例えばＰｔ／Ｍｏ）よりなるゲート金属層１２０を蒸着し、第２ノンドープ層である安定層３８表面に第１ゲート電極１２７を蒸着することによりＤ型ＨＥＭＴ１５０を形成する。また、安定層３８をエッチングして第１ノンドープ層である障壁層３６表面に第２ゲート電極１２８を蒸着することにより、Ｅ型ＨＥＭＴ１６０を形成する。
【００５１】
そして、Ｖｐに応じて、第１埋め込み部１２７ｂ、第２埋め込み部１２８ｂの底部を障壁層３６内の所定の深さに位置させる。埋め込み部はゲート電極として作用するため、実質的に蒸着金属よりなる第１ゲート電極１２７および第２ゲート電極１２８の底部をそれぞれの埋め込み部１２７ｂ、１２８ｂの厚み分だけ深い位置に設けたことと同等となる。
【００５２】
電子供給層３３の設計はスイッチ回路を構成するＤ型ＨＥＭＴ１５０が最大限の特性が得られるよう設計されている。そこで同一基板に集積化されるＥ型ＨＥＭＴ１６０が所定のＶｐの値を得るには、Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８を形成する電子供給層３３の上のノンドープのＡｌＧａＡｓ層（障壁層）３６の膜厚と、ゲートのＰｔ蒸着厚みをコントロールする必要がある。
【００５３】
ところで、Ｖｐを決定する埋め込み部の底部の位置とＰｔの蒸着膜厚には、以下の関係がある。
【００５４】
すなわち、Ｐｔ蒸着膜厚がある一定の膜厚以下であれば埋め込み部の深さは常に蒸着膜厚の２．４倍となり、リニアな特性を示す。一方、一定の蒸着膜厚以上になると埋め込み部の深さが飽和傾向を示す。この一定の蒸着膜厚とは、約１１０Åである。したがって、蒸着膜厚が約１１０Å以下であれば、Ｐｔの蒸着膜厚のみでリニアに埋め込み部の深さを制御することができ、すなわちＶｐの制御が可能となる。
【００５５】
このようなことから、ゲート電極にＰｔ埋め込み構造を採用したＨＥＭＴを設計する際は、生産ばらつきも考慮してＰｔ蒸着膜厚設定を１００Å以下とするとよい。一方で、ＥＢ蒸着機での蒸着においてＰｔ蒸着はかなり大きなパワーを必要とする。これは、Ｐｔの薄過ぎる膜厚の蒸着は膜厚の制御性が悪いことを意味する。つまりＰｔ蒸着膜厚を４０Åより薄くすると、蒸着そのものが数秒で終わってしまう。蒸着開始直後は蒸着膜厚のレート（１秒間に蒸着される膜厚）が不安定なため、逆に蒸着膜厚のばらつきが大きくなってしまう。
【００５６】
すなわち、Ｐｔ蒸着膜厚が４０Å以上１００Å以下であれば、Ｐｔ蒸着膜厚で埋め込み部の底部の位置を制御することができ、Ｖｐを容易にかつ再現性良く制御することが可能となる。
【００５７】
ここで、スイッチＭＭＩＣにおいてスイッチ回路のリニアリティ特性を向上させるには、スイッチ回路を構成するＤ型ＨＥＭＴのＶｐばらつきを小さくすることが望ましい。またロジック回路を構成するＥ型ＨＥＭＴのＶｐばらつきを小さくすることによってもスイッチＭＭＩＣのリニアリティ特性を向上させることができる。一般的にＶｐばらつきの許容範囲は、Ｄ型ＨＥＭＴおよびＥ型ＨＥＭＴ共に±０．２Ｖ程度である。
【００５８】
Ｖｐのばらつきを低減するには、埋め込み部の底部の位置のばらつきを低減すればよい。ところで蒸着膜厚の生産ばらつきは常に最大で±１０％である。そして蒸着膜厚が厚くなるとそのばらつきも大きくなる。
【００５９】
すなわちＰｔの蒸着膜厚が厚い程、膜厚のばらつきはその１０％であるため大きくなる。さらに埋め込み部は蒸着膜厚の２．４倍となるため、蒸着膜厚が厚いほど埋め込み部の底部の位置のばらつきが大きくなる。すなわちＶｐのばらつきを低減するには、Ｐｔ蒸着膜厚を低減すればよい。
【００６０】
前述の如くスイッチＭＭＩＣを構成するＥ型ＨＥＭＴ１６０およびＤ型ＨＥＭＴ１５０は、共にＶｐばらつきが小さい方が望ましい。従って第１ゲート電極１２７、第２ゲート電極１２８の蒸着膜厚はともに薄くする方がよい。
【００６１】
そこで、Ｐｔ蒸着膜厚は、４０Å〜１００Åの範囲内でなるべく上限の蒸着膜厚を薄くし、例えば蒸着膜厚を４０Å〜６０Åとする。
【００６２】
上限を６０Åとした理由は以下の通りである。ＨＥＭＴにおいて、埋め込み部の底部のばらつきの約１０〜１５ÅがＨＥＭＴのＶｐばらつき０．１Ｖに相当する。Ｐｔ蒸着膜厚がもっとも厚い６０Åの場合に、Ｖｐばらつきを計算すると、±０．０９６［Ｖ］（６０Å×０．１×２．４×（０．１Ｖ／１５Å））〜±０．１４４Ｖ（６０Å×０．１×２．４×（０．１Ｖ／１０Å））となる。つまり、６０Å以下であればＰｔ蒸着の生産ばらつき±１０％を考慮してもＶｐばらつきをＤ型ＨＥＭＴ、Ｅ型ＨＥＭＴ共に要求される±０．２Ｖ以内に収めることができる。
【００６３】
また、蒸着膜厚を４０Å〜６０Åの範囲に設定すると言うことは、Ｐｔ蒸着厚みを４０Å〜６０Åの幅で微調整できることを意味する。つまり、２０Å程度の自由度があるため、Ｄ型ＨＥＭＴの第１埋め込み部１２７ｂの底部を、安定層３８中に位置させるか、障壁層３６中に位置させるか、またはそれぞれの層の中のどの位置に持っていくかまでをある程度自由に選択することができる。
【００６４】
つまり、ノンドープＩｎＧａＰ層３８の膜厚を最適化することにより、Ｖｐの基本設計はエピタキシャル層の膜厚設定で行い、Ｐｔ蒸着厚み設定によってＶｐの微調整が可能となる。このとき蒸着膜厚が４０Å〜６０Åであれば、微調整を行ってもＶｐばらつきの要求規格に収めることができる。
【００６５】
つまり、図１（Ｂ）に示すＨＥＭＴにおいては、ゲート金属層１２０のＰｔの蒸着膜厚が４０Å〜６０Åとなるように、正確な膜厚で蒸着することが重要である。しかし、膜厚数十Åの金属の蒸着については、蒸着金属の重量を蒸着機のチャンバー内に配置した水晶振動子で測定しながら蒸着膜厚を制御する方法（図１８参照）では正確な膜厚制御は不可能である。
【００６６】
本実施形態では、化合物半導体装置の製造方法において、ゲート金属層１２０の蒸着プロセス中に、同時に正確な蒸着膜厚の測定を可能とした。そして測定した膜厚データを蒸着機の膜厚制御に使用することにより、正確な膜厚の薄いゲート金属層を形成できるＨＥＭＴの製造方法を提供することができる。
【００６７】
以下、本実施形態の化合物半導体装置の製造方法について、図２〜図１３を参照して説明する。
【００６８】
化合物半導体装置の製造方法は、半導体基板上に複数の半導体層を積層した第１基板に少なくとも１つの金属による第１金属層を含むゲート金属層を蒸着し、ＨＥＭＴを形成する化合物半導体装置の製造方法であって、第１基板にオーミック金属層を蒸着し、所定のパターンの第１ソース電極および第１ドレイン電極を形成する工程と、ゲート金属層の蒸着を行う蒸着機内に第２基板を配置し、第１金属層と同時に第２基板に１つの金属による第２金属層を蒸着しつつ第２金属層の抵抗値を測定する工程と、抵抗値が所定の値に達した時点で第１金属層および第２金属層の蒸着を終了し、第１基板表面にゲート電極を形成する工程と、第１基板の第１ソース電極および第１ドレイン電極上にパッド金属層を蒸着し、第２ソース電極および第２ドレイン電極を形成する工程と、
から構成される。
【００６９】
第１工程（図２および図３）：第１基板にオーミック金属層を蒸着し、所定のパターンの第１ソース電極および第１ドレイン電極を形成する工程。
【００７０】
本実施形態の第１基板は、半絶縁性ＧａＡｓ基板３１上に複数の半導体層が積層され、少なくともＰｔを含むゲート金属層が蒸着されてＨＥＭＴが形成されるウエハ７０である。
【００７１】
半導体層は、バッファ層３２、電子供給層３３、チャネル（電子走行）層３５、電子供給層３３、障壁層３６、安定層３８、キャップ層３７であり、電子供給層３３とチャネル層３５間には、スペーサ層３４が配置される。
【００７２】
ノンドープのバッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度で、複数の層で形成される場合が多い。
【００７３】
バッファ層３２上に、電子供給層のｎ＋ＡｌＧａＡｓ層３３、スペーサ層３４、チャネル層のノンドープＩｎＧａＡｓ層３５、スペーサ層３４、電子供給層のｎ＋ＡｌＧａＡｓ層３３を順次形成する。電子供給層３３は、チャネル層３５よりバンドギャップが大きい材料が用いられ、ｎ型不純物（例えばＳｉ）が２〜４ラ１０１８ｃｍ−３程度（例えば２．６×１０１８ｃｍ−３）に添加されている。
【００７４】
障壁層３６は、所定の耐圧とピンチオフ電圧を確保するため、電子供給層３３上に積層され、電子供給層３３と格子整合するノンドープＡｌＧａＡｓ層である。その上層に酸化しにくいため外部からの化学的ストレスに強く信頼性上安定な安定層３８を設ける。安定層３８は、障壁層３６と格子整合するノンドープＩｎＧａＰ層であり、エッチストップ層としても機能する。更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。安定層３８はキャップ層３７とも格子整合する。このように格子整合することにより結晶に歪みが発生することによるスリットなどの結晶欠陥を防止できる。
【００７５】
安定層３８は、１００Åの膜厚であり、その下層の障壁層３６は、１５０Åの膜厚である。また、キャップ層３７は、１０００Åであり、不純物濃度は、３×１０１８ｃｍ−３以上である。
【００７６】
そして、基板全面に、初期窒化膜５０を堆積する。初期窒化膜５０は、ウエハ投入後の基板表面の保護膜となる。または、後の工程で絶縁化層を形成する際に注入される不純物の活性化アニールの保護膜となる。あるいは、これらの両方に共用される。
【００７７】
レジスト（不図示）を設けてフォトリソグラフィプロセスによりアライメントマークのパターンが開口されたマスクを形成する。このマスクにより初期窒化膜５０およびキャップ層３７の一部をエッチングしてアライメントマーク（不図示）を形成する。
【００７８】
レジスト除去後新たなレジスト（不図示）を設けてフォトリソグラフィプロセスにより絶縁化層を形成するためのマスクを形成する。初期窒化膜５０上からボロン（Ｂ＋）をイオン注入し、レジストを除去した後、５００℃、３０秒程度のアニールを行う。これにより、バッファ層３２に達する絶縁化層６０が形成される。
【００７９】
絶縁化層６０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化層６０にもエピタキシャル層として不純物は存在しているが、絶縁化のためのＢ＋注入により不活性化されている。
【００８０】
すなわち、所定のパターンに絶縁化層６０を形成することにより、ＨＥＭＴの動作領域や、他の構成要素を分離する。
【００８１】
ここで、動作領域１００とは、絶縁化層６０で分離され、ＨＥＭＴの第１ソース電極１１５、第２ソース電極１３５、第１ドレイン電極１１６、第２ドレイン電極１３６およびゲート電極１２７、１２８が配置される領域の半導体層をいう。第１ソース電極１１５および第１ドレイン電極１１６がコンタクトするキャップ層３７は、後の工程で分離されてソース領域３７ｓ、ドレイン領域３７ｄとなる。
すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、障壁層３６、安定層３８、キャップ層３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする。（図２（Ａ））
その後、全面の初期窒化膜５０を除去する。表面には、キャップ層３７が露出する。本工程で、ウエハ投入後表面の保護のために堆積した初期窒化膜５０および／又は絶縁化層６０のイオン注入の活性化アニールの際の保護膜として堆積した初期窒化膜５０が除去される。従来は、この窒化膜をゲート電極形成のマスクとして利用していたが、本実施形態では後の工程で新たにゲートのリセスエッチングのためのマスクとなる窒化膜を堆積する。本工程で初期窒化膜５０を全面除去することにより、後の窒化膜を均一な膜厚に形成することができる（図２（Ｂ））。
【００８２】
新たなレジストＰＲを全面に塗布し、フォトリソグラフィプロセスによりオーミック電極を形成するためのマスクを形成する。そして全面にオーミック金属層１１０（ＡｕＧｅ／Ｎｉ／Ａｕ）を蒸着する。
【００８３】
その後、リフトオフし、アロイする。これにより、ＨＥＭＴの動作領域１００の一部にコンタクトする第１ソース電極１１５および第１ドレイン電極１１６が形成される。
【００８４】
その後、全面に、第１窒化膜５１１を形成する。この第１窒化膜５１１は、ゲートのリセスエッチングのマスクとなる。第１窒化膜５１１は、ほぼ均一な膜厚および膜質で、第１ソース電極１１５および第１ドレイン電極１１６の表面および側面と、これらの付近のキャップ層３７に密着して被覆する。すなわち第１ソース電極１１５（第１ドレイン電極１１６も同様）とキャップ層３７の段差はまんべんなく覆われる。つまり、従来のスルーイオン用窒化膜２５１１（ゲート電極形成のマスクとなる窒化膜）と、第１ソース電極３１５（第１ドレイン電極３１６）間に形成される隙間を防止できる。
【００８５】
従って、以降の製造工程中、またはウエハ完成後において薬液及び水分から、第１ソース電極１１５および第１ドレイン電極１１６電極の付近のキャップ層３７表面を完全に保護することができる。これによりガルバニック効果の発生を防止できる。
【００８６】
また、第１窒化膜５１１は、最終構造（図１（Ｂ））において第１ソース電極１１５および第２ソース電極１３５（ドレイン電極も同様）の周囲を被覆する窒化膜５１を構成する（図２（Ｃ））。
【００８７】
次に、図３のごとく、Ｄ型ＨＥＭＴの第１ゲート電極の形成領域を開口する。すなわちＤ型ＨＥＭＴの第１ゲート電極形成のために新たなレジストＰＲを設ける。フォトリソグラフィプロセスにより第１ゲート電極の形成領域がパターンニングされたマスクを形成する。そして、マスクの開口部分に露出した第１窒化膜５１１を除去して開口部ＯＰを形成する。この開口部ＯＰの開口幅がゲート長となる（図３（Ａ））。
【００８８】
その後、ゲートのリセスエッチングを行う。すなわち第１窒化膜５１１の開口部ＯＰに露出したキャップ層３７を更にウェットエッチングにより除去する。開口部ＯＰには安定層（第２ノンドープ層）であるノンドープＩｎＧａＰ層３８が露出する。
【００８９】
また、キャップ層３７は耐圧を確保するため、開口部ＯＰより大きい所定の寸法にサイドエッチングされる。所定の寸法とは、例えば後に形成されるゲート電極から０．３μｍの距離である。このときキャップ層のＧａＡｓ層とその下の安定層のＩｎＧａＰ層とは選択エッチングされるため、サイドエッチングの際ＩｎＧａＰ層がエッチングされることは無い。キャップ層３７のエッチングにより動作領域１００のキャップ層３７が分離される。また、キャップ層３７のサイドエッチングにより、キャップ層３７の端部から開口部ＯＰ付近の第１窒化膜５１１が張り出したひさし部となる。このひさし部は表面にレジストが密着しているため、裏側からプラズマエッチングにより除去する。このとき、ドライエッチングのプラズマにさらされる動作領域１００表面は安定なＩｎＧａＰ層３８で覆われているため、動作領域１００にダメージを与えずに、エッチングができる。また、ドライエッチングであるので、ひさし部のみ除去することができ、第１窒化膜５１１はオーバエッチングされることはない（図３（Ｂ））。
【００９０】
第２工程（図４および図５）：ゲート金属層の蒸着を行う蒸着機内に第２基板を配置し、第１金属層と同時に第２基板に１つの金属による第２金属層を蒸着しつつ第２金属層の抵抗値を測定する工程。
【００９１】
図４は、ゲート金属層の蒸着を行う蒸着機２１の概要図である。尚、図１８に示す蒸着機と同一構成要素は同一符号とする。
【００９２】
蒸着機２１は、その内部に例えば自転および公転のできるウエハ支持装置２２が配置され、ウエハ支持装置２２にウエハ７０がセットされる。真空ポンプ２４により圧力を下げ、ウエハ支持装置２２を回転させながら蒸発源２３から金属を蒸発し、ゲート金属層１２０としてウエハ７０表面に蒸着する。本実施形態のゲート金属層１２０は、Ｐｔ／Ｍｏよりなる。従って、図示は省略するが２つの蒸着源２３を有しており、それぞれ設定された所定の膜厚でまずＰｔを蒸着した後、連続してＭｏを蒸着する。
【００９３】
本実施形態ではこのとき同一の蒸着機２１に抵抗回路３０を接続する。抵抗回路３０は、後述するが第２基板の両端に電極を設けた抵抗素子２８を有し、少なくとも抵抗素子２８は、蒸着機２１チャンバー内に配置される。抵抗回路３０は、蒸着機２１の制御回路２１１と信号ケーブルＬにより接続している。
【００９４】
これによりウエハ７０にゲート金属層１２０を蒸着すると同時に抵抗素子２８に第２金属層２２０が蒸着される。同一蒸着機２１チャンバー内でウエハ７０と同時に蒸着を行うことにより、抵抗素子２８の第２基板にはモニター用金属層２２０が蒸着される。すなわち、Ｄ型ＨＥＭＴ１５０のゲート金属層１２０ａのＰｔが、同時に抵抗素子２８に蒸着されてモニター用金属層２２０となる。
【００９５】
蒸着機２１の制御回路２１１は、蒸着の終了を制御する。抵抗回路３０は、モニター用金属層２２０の蒸着中にその抵抗値を測定し続け、そのデータを連続して制御回路２１１に送る。所定の抵抗値に達した時点で、制御回路２１１は蒸着を終了するよう、蒸着機２１を制御する。
図５は抵抗回路３０を示す図である。
【００９６】
抵抗回路３０は、第２基板２８０の両端に、アノード電極２８２およびカソード電極２８３が設けられ、両電極間に定電流が印加される定電流回路である。第２基板２８０はモニター用金属層２２０の抵抗値を測定するため、基板内を電流が流れないよう、例えばＧａＡｓ半絶縁性基板、セラミック基板およびガラスエポキシ基板などの絶縁基板である必要がある。このように、第２基板２８０には両端に電極が形成されるため、本実施形態では第２基板２８０において電極が配置されていない絶縁部２８１に蒸着された金属（Ｐｔ）の抵抗値を測定する。絶縁部２８１の大きさは、１ｃｍ×１ｃｍ（１ｃｍ２）である。そして、アノード電極２８２およびカソード電極２８３の両端に、定電流（例えば１ｍＡ）が印加される。抵抗素子２８にＰｔが蒸着される場合、絶縁部２８１、アノード電極２８２およびカソード電極２８３の表面に全面にＰｔが蒸着されるため、絶縁部２８１に蒸着されたＰｔはアノード電極２８２およびカソード電極２８３に接続される。従ってアノード電極２８２およびカソード電極２８３を抵抗素子２８の端子とすることにより、抵抗素子２８の絶縁部２８１に蒸着されたＰｔの抵抗値を測定することができる。本実施形態の場合、絶縁部２８１の形状が正方形のため抵抗素子２８の抵抗値はモニター用金属層２２０のシート抵抗値と一致する。
【００９７】
抵抗回路３０は少なくとも抵抗素子２８を、蒸着機２１チャンバー内に配置する。ゲート金属層１２０ａとなるＰｔがウエハ７０に蒸着されると同時に、絶縁部２８１にモニター用金属層２２０となるＰｔが蒸着される。そして蒸着中に連続して抵抗素子２８両端の電圧が測定され、例えば蒸着機２１外部の表示部（不図示）に電圧が表示される。
【００９８】
蒸着膜厚の増加に伴って抵抗素子２８のアノード電極２８２−カソード電極２８３間の抵抗値が低減し、両電極間の電位が低下する。そして、抵抗回路３０は連続して電位を検出し、所定の電位（抵抗値）を検出するまで蒸着が続けられる。抵抗回路３０は、蒸着機２１の制御回路２１１にも接続している。
第３工程（図６から図１１）：抵抗値が所定の値に達した時点で第１金属層および第２金属層の蒸着を終了し、第１基板表面にゲート電極を形成する工程。
【００９９】
蒸着膜厚の増加に伴って抵抗素子２８のアノード電極２８２−カソード電極２８３間の電位が低下する。そのデータを連続して制御回路２１１に送る。そして、所定の電位（抵抗値）に達した時点で、制御回路２１１は蒸着を終了するよう蒸着機２１を制御する（図４参照）。
【０１００】
Ｐｔのシート抵抗値と蒸着膜厚には一義的な相関関係がある。つまり、所定の電位（抵抗値）は、予め測定したＰｔのシート抵抗値と蒸着膜厚の相関関係のデータ（以下相関データ）に基づき、必要な蒸着膜厚を抵抗値（電位）に換算して設定されている。
【０１０１】
例えば、抵抗素子２８の絶縁部２８１にＰｔが５０Å蒸着された場合、相関データに基づくシート抵抗が１２６Ωになるとする。そして絶縁部２８１の形状が本実施形態の如く正方形の場合、抵抗素子の抵抗値はシート抵抗値と一致する。すなわち印加電流が１ｍＡであればアノード電極２８２−カソード電極２８３間の電位は１２６ｍＶとなる。つまり、蒸着を開始して両電極間の電位が１２６ｍＶまで低下した時点で、蒸着を終了する。このときのモニター用金属層２２０の実際の蒸着膜厚（以下実蒸着膜厚）は、５０Åとなり、ウエハ７０のＰｔの実蒸着膜厚も５０Åとなる。
【０１０２】
図６から図８を参照して相関データの取得方法を説明する。
【０１０３】
図６は、Ｐｔの蒸着膜厚とシート抵抗値の相関関係を示す図であり、理科年表に記載されている０℃のＰｔの抵抗率に基づいて依存性をプロットしたものである。図におけるＰｔは、例えばバルクなどのＰｔ単結晶における抵抗値である。このように、シート抵抗値とＰｔの蒸着膜厚との関係は一義的に決まっている。モニター金属層２２０のように、蒸着されたＰｔは完全な単結晶ではなく、単結晶より結晶がポーラスなため、抵抗値が大きくなる。また蒸着開始時に蒸着された膜質と蒸着開始後しばらく時間が経過してから蒸着された膜質とでは抵抗率が異なる。しかしこの場合でも、シート抵抗値とＰｔの蒸着膜厚には一義的に決まる相関関係がある。
【０１０４】
つまり、Ｐｔの実蒸着膜厚とシート抵抗値の相関関係を予め取得しておくことにより、その相関データを使って測定したシート抵抗値をＰｔ蒸着膜厚に換算することができる。
【０１０５】
図７は相関データの作成方法を説明する図である。
【０１０６】
まず、ウエハ７０の蒸着を行う蒸着機２１で、抵抗素子にＰｔを蒸着したサンプル抵抗素子８１ａ、基板にＰｔを蒸着したサンプルウエハ８１ｂを作成する。サンプル抵抗素子８１a、サンプルウエハ８１ｂ表面には同じ蒸着機２１で、同じ蒸着膜厚設定でＰｔを蒸着し、それぞれサンプル用金属層２３０ａ、２３０ｂが形成される。サンプル抵抗素子８１ａは抵抗を測定するために使用する。また、サンプルウエハ８１ｂは、透過型電子顕微鏡（Transmission  Electron  Microscopy：以下ＴＥＭ）によるＰｔの断面観察に用いる（図７（Ａ））。
【０１０７】
そしてＰｔ（サンプル用金属層２３０ａ、２３０ｂ）の蒸着膜厚を例えば３５Å、５０Å、６５Åの３種類に設定して３回の蒸着を行い、サンプル抵抗素子８１ａおよびサンプルウエハ８１ｂともそれぞれ３種類作成する。このとき蒸着機の蒸着膜厚制御は蒸着機のチャンバー内に通常配置されている水晶振動子を使用した膜厚測定により行う。すなわち蒸着機のチャンバー内には水晶振動子とサンプル抵抗素子８１ａの両方が配置されている。次にサンプルウエハ８１ｂをカットして断面ＴＥＭ観察を行い、３種類のサンプル用金属層２３０ｂの実蒸着膜厚ｓｄを測定する。ＴＥＭ観察は２００万倍の倍率で観察できるため、高精度にＰｔ（サンプル用金属層２３０ｂ）の実蒸着膜厚ｓｄを測定できる（図７（Ｂ））。
【０１０８】
一方サンプル抵抗素子８１ａは抵抗回路３０によりサンプル用金属層２３０ａの抵抗値をそれぞれ測定する。本実施の形態では抵抗素子の絶縁部２８１の形状は１ｃｍ×１ｃｍ（１ｃｍ２）の正方形であるため抵抗素子の抵抗値はシート抵抗値と等しくなる。
【０１０９】
その後サンプル抵抗素子８１ａおよびサンプルウエハ８１ｂのそれぞれ３種類のデータを使い、サンプルウエハ８１ｂのサンプル用金属層２３０ｂの実蒸着膜厚ｓｄのデータをｘ軸に、サンプルウエハ８１ａのサンプル用金属層２３０ａのシート抵抗値のデータをｙ軸にして相関グラフを作成する。
【０１１０】
図８はこのように作成した相関グラフである。測定値は上述の３点で、その３点から相関線を引いた。３５Å、５０Å、６５Åの３種類に設定して３回の蒸着を行ったサンプルウエハ８１ｂの、サンプル用金属層２３０ｂの膜厚をそれぞれＴＥＭで測定したところ、４７Å、６０Å、７３Åであった。これは蒸着膜厚の制御に通常の水晶振動子を使用したため１０Å程度のずれが生じたことを示す。また図８に示す蒸着したＰｔの相関グラフは図６に示すバルクのＰｔの相関グラフに比べシート抵抗値が大きくなっている。その理由は蒸着されたＰｔは単結晶ではなく、単結晶より結晶がポーラスなためである。また蒸着開始時に蒸着された膜質と蒸着開始後しばらく時間が経過してから蒸着された膜質とでは抵抗率が異なっている。図８の相関グラフにより、あらゆるＰｔのシート抵抗の測定値について、そのときのＰｔの実蒸着膜厚が何Åであるか、換算することができる。つまり、所望の蒸着膜厚に対応するシート抵抗値が得られるので、この抵抗値（電圧）を検出した時点で蒸着を終了することにより、正確な膜厚で蒸着することができる。
【０１１１】
この相関データは１回作成しておけばよい。ＴＥＭ観察を行うには、試料作成に非常に時間を要し、外部委託すると１回の測定で数十万円の費用が発生する。しかし、図８の相関データを一度取得しておけば、相関データはその後同じ蒸着機２１で蒸着するＰｔ蒸着膜厚の設定に何度でも利用できる。
【０１１２】
更に、図８の相関グラフによれば、４０〜６０Åの膜厚のＰｔのシート抵抗値は９０Ωから１８０Ωの間の値を示す。通常数十〜数百Ωという値は最も測定し易い抵抗値であり、定電流回路、定電圧回路いずれを使用しても±１％以下と非常に高い精度で測定することができる。
【０１１３】
一方ＧａＡｓＭＭＩＣやＳｉＭＭＩＣにおいてはＡｕを電極、配線およびパッドに使用するが、本実施形態におけるスイッチＭＭＩＣのゲート金属層以外のＡｕの蒸着は通常千Å以上の厚みである。
【０１１４】
図９はＡｕのシート抵抗値と蒸着膜厚の依存性を示す。これは理科年表に掲載されている０℃のＡｕの抵抗率に基づいて依存性をプロットしたものである。図の如くＡｕの蒸着厚みは１０００Åを超えてしまうとシート抵抗値は０．２Ω以下となる。図９におけるＡｕはバルクなどのＡｕ単結晶における抵抗値であるため、蒸着されたＡｕのシート抵抗値は、単結晶のＡｕの数倍となる。これは、図６および図８に示す、Ｐｔの単結晶と蒸着膜との違いと同様である。
【０１１５】
例えば０．２ΩのＡｕの単結晶の場合、蒸着されたＡｕのシート抵抗値はその数倍で約１Ωである。しかし、通常１Ω程度以下の小さい抵抗は定電流回路を使用して抵抗値を測定する場合、抵抗の両端の電位差が小さい。このため、検出しにくく測定精度が数％以上と悪くなる。測定精度を上げるためには抵抗の両端の電位差を大きくする必要がある。そのためには定電流回路の電源として数Ａ以上流せる大容量の電源を用いる必要がありコストがかかる。一方、定電圧回路を使用して抵抗値を測定する場合、内部インピーダンスが１Ωに対して十分小さい電源を用いる必要があり、こちらもコストがかかる。
【０１１６】
すなわち１Ω以下の小さい抵抗の抵抗値は通常の測定回路では精度が数％以上と悪くなり、精度を上げようとすると大幅にコストがかかる。従ってＧａＡｓＭＭＩＣやＳｉＭＭＩＣにおいて電極、配線およびパッドに使用する千Å以上のＡｕの蒸着膜厚を制御するにはわざわざ抵抗素子を用いる必要はなく、水晶振動子による膜厚測定を行えば良い。
【０１１７】
すなわち、本実施形態の実蒸着膜厚の測定方法は、数十Åの蒸着膜厚のＰｔの測定に好適であり、水晶振動子のみを用いた膜厚測定より非常に高い精度で測定できる。従って膜厚数十ÅのＰｔを蒸着する場合、蒸着膜厚の制御に使用すると設定膜厚どおりの正確な膜厚が得られる。ＨＥＭＴスイッチＭＭＩＣにおいてＰｔ埋め込みゲート構造を採用する場合、Ｐｔの蒸着膜厚ばらつきは上述の如くＨＥＭＴのＶｐばらつきに直接影響するため、数十ÅのＰｔの蒸着膜厚の制御は本実施形態のように抵抗素子による方法が最適である。またそれ以外の配線やパッドなどに使用する厚い膜厚の金属を蒸着する場合は通常の水晶振動子による膜厚制御を用いれば良い。
【０１１８】
尚、スイッチＭＭＩＣのゲート電極には、交流接地となる制御端子の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で１０ＫΩ程度以上のコントロール抵抗が直列に接続されているため、ゲート電極そのものの抵抗値を低くする必要は無い。
【０１１９】
従って、スイッチＭＭＩＣに採用されるＨＥＭＴでは、ゲート電極として数百〜千Åの蒸着は必要無く、図１（Ｂ）のごとく数十Å〜百Å程度で十分である。これはＰｔ埋め込みゲート構造のイオン注入型ＦＥＴのよるスイッチＭＭＩＣの場合についても同様である。埋め込みゲート構造の場合、埋め込みに使用するＰｔの上にはＭｏが蒸着されるが、その膜厚は５０Å程度で十分であり、これ以上厚くすると応力が発生する。
【０１２０】
Ｍｏの膜厚も薄いがＭｏの膜厚はＨＥＭＴの特性に影響しないため、膜厚の精度はそれほど必要なく、Ｍｏの蒸着膜厚の制御は通常の水晶振動子による膜厚制御を用いれば良い。
【０１２１】
このように所定の抵抗値（電圧）を検出した時点で蒸着を終了することにより、薄い膜厚であっても正確な蒸着膜厚が実現できる。
【０１２２】
尚、抵抗素子２８は蒸着毎に使い捨ててもよいし、使用後表面に付着したＰｔを剥がして再利用してもよい。
【０１２３】
以下、図１０以降の断面図を参照しＨＥＭＴの製造方法について引き続き説明する。
【０１２４】
ウエハ７０には、レジストＰＲにより所定のパターンが開口したマスクが設けられ、ゲート金属層１２０ａが蒸着される。抵抗回路３０によりｉｎ  ｓｉｔｕで蒸着中のＰｔの抵抗値を測定し、所定の厚み（例えば４５Å）で蒸着を終了する。引き続き、Ｍｏを蒸着（例えば５０Å）する。これにより、ゲート金属層１２０ａは、正常な膜厚で蒸着される。（図１０（Ａ））。
【０１２５】
その後、リフトオフし、動作領域の電子供給層に連続する安定層３８表面にＤ型ＨＥＭＴを構成する第１ゲート電極１２７を蒸着する（図１０（Ｂ））。
【０１２６】
ゲート電極を形成するゲート金属層としてＰｔの上にはＭｏなどＰｔ埋め込み熱処理においてＧａＡｓと反応しない金属を、Ｐｔに引き続き連続して蒸着することが望ましい。ゲート電極をＰｔのみで形成すると、Ｐｔ蒸着後、Ｐｔ埋め込み熱処理までの間にＰｔ表面に異物が付着した場合、その異物までＰｔ埋め込み熱処理反応に関与することになり、ＨＥＭＴの特性が劣化する。従って熱によりＧａＡｓと反応しないＭｏでＰｔの上を覆うことによりＭｏ上に同様の異物が付着したとしても、Ｍｏがバリアとなりその異物がＰｔ埋め込み熱処理反応に関与することは無い。
【０１２７】
またウエハ完成後においても実装時に半田付けの熱が加わることなどが有る。この場合、ゲート電極をＰｔのみで形成するとＰｔの上に異物が付着している場合、その異物が半田付けの熱などによってＧａＡｓと反応しＨＥＭＴの特性が劣化する場合がある。その際にもＭｏでＰｔの上を覆うことによりＭｏ上に異物があってもＭｏがバリアとなりその異物が半田付けの熱などによってＧａＡｓと反応することは無い。Ｍｏの厚みはあまり厚くするとＰｔとの間でストレスが発生するため、最大でもＰｔの厚みと同程度とすることが望ましい。後に詳述するがＰｔ厚みは４０〜６０Åが好ましいためＭｏも５０Å程度とする。
【０１２８】
スイッチＭＭＩＣの場合、ゲート電極から制御端子までの間に１０ＫΩ程度以上の抵抗が挿入されるため、ゲート電極自体の抵抗値は高くても問題なく、Ｐｔ４０〜６０Å／Ｍｏ５０Åというゲート金属構造が最適である。
【０１２９】
また熱によりＧａＡｓと反応しない金属としてＭｏの替わりにＷ（タングステン）も考えられるが、Ｗは融点が高いため一般にはスパッタで形成しており蒸着では形成できない。従ってＰｔの蒸着と連続してＷは形成できず、またスパッタの場合高熱が発生するためレジストが耐えらえずリフトオフによる形成も不可能である。
【０１３０】
次に、図１１のごとく、Ｅ型ＨＥＭＴ１６０のゲート電極を形成する。すなわち、Ｄ型ＨＥＭＴ１５０と同様にキャップ層を除去し、ひさし部を除去した後第２ノンドープ層を除去する。そして、第２ゲート電極形成領域のノンドープの障壁層（第１ノンドープ層）３６を露出させる。
【０１３１】
安定層３８となるＩｎＧａＰ層および障壁層となるＡｌＧａＡｓ層３６の膜厚設定はＤ型ＨＥＭＴ、Ｅ型ＨＥＭＴがそれぞれ目標のＶｐが得られるよう基本設計される。このとき、安定層であるＩｎＧａＰ層３８と、ＡｌＧａＡｓ層（障壁層）３６は、エッチングの選択性がよい。従来ではＥ型ＨＥＭＴの第２ゲート電極を形成するため、ノンドープＡｌＧａＡｓを所定の深さでエッチングしていたが、これは数ｎｍの精度を必要とするため非常に難しく、歩留りが悪かった（図１５（Ｂ）参照）。しかし本実施形態では選択エッチングによりＡｌＧａＡｓ層３６を再現性よく露出させることができる。
【０１３２】
また、ひさし部を除去する際ドライエッチングのプラズマにさらされる動作領域１００表面はＩｎＧａＰ層３８で覆われているため、動作領域１００にダメージを与えずに、エッチングができ、またドライエッチングであるため第１窒化膜５１１はオーバエッチングされることはない。
【０１３３】
そして、動作領域の第１ノンドープ層の表面にゲート金属層１２０ｂを蒸着する。ゲート金属層１２０ｂは、例えばＰｔ／Ｍｏであり、蒸着膜厚は、Ｐｔが５５Å、Ｍｏが５０Åである。抵抗回路３０により、同時に蒸着中のＰｔの抵抗値を測定し、所定の厚み（５５Å）で蒸着を終了する。引き続き、Ｍｏを蒸着する。これにより、ゲート金属層１２０ｂは、正常な膜厚で蒸着される（図１１（Ａ））。
【０１３４】
その後、リフトオフし、電子供給層３３に連続する清浄な障壁層３６表面にＥ型ＨＥＭＴ１６０を構成する第２ゲート電極１２８を蒸着する（図１１（Ｂ））。
【０１３５】
更に第１ゲート電極１２７および第２ゲート電極１２８の最下層金属のＰｔを埋め込む熱処理を施す。これにより、第１ゲート電極１２７のＰｔは安定層３８とショットキー接合を保ったまま一部が動作領域１００に埋め込まれ、第１埋め込み部１２７ｂが形成される。同時に第２ゲート電極１２８のＰｔは障壁層３６とショットキー接合を保ったまま一部が障壁層３６内に埋め込まれ、第２埋め込み部１２８ｂが形成される。
【０１３６】
ここで、既述の如くＰｔの蒸着膜厚が約１１０Å以下の場合、埋め込み部の深さは常に蒸着膜厚の２．４倍とリニアな関係を保つ。従って、本工程によって第１ゲート電極１２７の埋め込まれたＰｔ（第１埋め込み部１２７ｂ）深さは１０８Åとなり、底部は障壁層３６に達する。また第２ゲート電極１２８の埋め込まれたＰｔ（第２埋め込み部１２８ｂ）深さは１３２Åとなる。そして埋め込まれたＰｔの底部は障壁層３６内に位置する。
【０１３７】
つまり、第１ゲート電極１２７から電子供給層３３に至るまでの間に不純物が添加された層が無く、実質的に電子供給層３３に連続する第１ノンドープ層３６に、第１ゲート電極１２７が設けられたこととなる（図１１（Ｃ））。
【０１３８】
このように、安定層３８および障壁層３６の膜厚を所定の厚みとし、埋め込みゲート構造を採用する。そしてゲート電極のＰｔの蒸着膜厚を±１０Åの幅（４０Å〜６０Åの蒸着膜厚）で変動させることにより、Ｄ型ＨＥＭＴ１５０、Ｅ型ＨＥＭＴ１６０ともにＶｐの微調整が可能となる。
【０１３９】
蒸着膜厚は最大でも６０Åで、Ｖｐばらつきは±０．０９６〜０．１４４Ｖとなるので、ＨＥＭＴに要求されるＶｐばらつき（最大で±０．２Ｖ）に十分収まる特性が得られる。
【０１４０】
さらに、抵抗素子回路３０により、ゲート金属層１２０の蒸着と同時に蒸着金属（Ｐｔ）の抵抗を測定することにより、ゲート金属層１２０の実蒸着膜厚が正確に制御されている。従って４０Å〜６０Åの薄いＰｔが精度良く蒸着できる。
【０１４１】
ゲート電極の最下層金属の一部を基板表面に埋め込んだ、埋め込みゲート構造ではＤ型ＨＥＭＴ１５０の特性を向上させることができる。これは第１埋め込み部１２７ｂは底部の端が丸いためである（図１（Ｂ）参照）。これにより、底部の端が尖っている埋め込みゲート構造ではないゲート電極（例えばＴｉ／Ｐｔ／Ａｕ）に比べ、ゲート電極に逆バイアスが印加される際、電界強度が分散される。つまり埋め込みゲート構造は、最大電界強度が弱まり耐圧が大幅に上がるためである。
【０１４２】
逆に所定の耐圧に設計する場合、埋め込みゲート構造では第１ゲート電極付近の電界強度が弱まる分、電子供給層３３の不純物濃度を大幅に上げることができ、オン抵抗Ｒｏｎを大幅に小さくすることができる。つまり、Ｄ型ＨＥＭＴ１５０が最大限の特性が得られるよう、設計されている。
【０１４３】
一方、ロジック回路を構成するＥ型ＨＥＭＴ１６０も、Ｐｔを埋め込んだ埋め込みゲート構造を採用する。第２ゲート電極１２８を設けるノンドープＡｌＧａＡｓ層はＡｌを含むため表面が酸化されやすくＤＸセンターと呼ばれるキャリアトラップ持つことが知られているが、埋め込みゲート構造とすることでその影響を大幅に減らすことができる。
【０１４４】
尚、図１０の第１ゲート電極１２７は、蒸着時の熱で最下層のＰｔはわずかながら動作領域１００（安定層３８）表面に埋め込まれるので、その後のプロセスで第１ゲート電極１２７が剥離することはない。従って、本工程でＰｔを埋め込む熱処理を行い、第１ゲート電極１２７および第２ゲート電極１２８の最下層のＰｔを同時に埋め込めばよい。
【０１４５】
更に、Ｄ型ＨＥＭＴ１５０の第１ゲート電極１２７を形成するノンドープＩｎＧａＰ層３８の上部は、キャップ層３７（ｎ＋ＧａＡｓ層）のエッチングマスクとしてのひさし部をプラズマエッチングで除去する際に多少のプラズマダメージが発生したことが考えられる。またＩｎＧａＰ層３８上部はｎ＋ＧａＡｓ層３７との界面となるためＩｎＧａＰ／ＧａＡｓ遷移層としてＡｓが含まれており、特性的にあまり良好ではない。しかし、本実施形態では第１ゲート電極１２７はＰｔ埋め込みにより第１埋め込み部１２７ｂの底部がＩｎＧａＰ層３８表面より下がっている。したがって、これらの影響を受けることは無く良好なＨＥＭＴ特性が得られる。
【０１４６】
第４工程（図１２）：第１基板の第１ソース電極および第１ドレイン電極上にパッド金属層を蒸着し、第２ソース電極および第２ドレイン電極を形成する工程。
【０１４７】
まず、ゲート電極を覆う第２絶縁膜を形成する。すなわち、全面にパッシベーション膜となる第２窒化膜５１２をデポジションする。第１ゲート電極１２７および第２ゲート電極１２８と、その周辺に露出した安定層３８および障壁層３６は、第２窒化膜５１２により被覆される。このとき、第１窒化膜５１１はほぼ均一な厚みで、第１ソース電極１１５（第１ドレイン電極１１６）とその端部周辺のキャップ層３７を覆っている。従って、第１窒化膜５１１上層に形成する第２窒化膜５１２も、成膜の密度が均一となり、これらをまんべんなく被覆することができる。従って、ウエハ完成後においても水分または薬剤などの滲入を防ぎ、ガルバニック効果を防止できる。また、第２窒化膜５１２も、最終構造（図１（Ｂ））で、各電極周囲を被覆する窒化膜５１を構成する。
【０１４８】
その後、新たなレジスト（不図示）を設けてコンタクトホール形成のためのマスクを形成し、第１ソース電極１１５、第１ドレイン電極１１６上の第１窒化膜５１１、第２窒化膜５１２をエッチングする。これにより、第１ソース電極１１５、第２ドレイン電極１１６（および他の所定の領域）上にコンタクトホールＣＨが形成され、その深さは、第１窒化膜５１１および第２窒化膜５１２の合計膜厚Ｔ３となる（図１２（Ａ））。
【０１４９】
新たなレジスト（不図示）を設けてマスクを形成し、パッド金属層（Ｔｉ／Ｐｔ／Ａｕ）１３０を蒸着、リフトオフする。これにより、第１ソース電極１１５および第１ドレイン電極１１６にそれぞれコンタクトする第２ソース電極１３５および第２ドレイン電極１３６が形成される。これにより、第１ゲート電極１２７両側の第１ソース電極１１５、第２ソース電極１３５および第１ドレイン電極１１６、第２ドレイン電極１３６によりＤ型ＨＥＭＴ１５０が構成される。また第２ゲート電極１２８両側の第１ソース電極１１５、第２ソース電極１３５および第１ドレイン電極１１６、第２ドレイン電極１３６によりＥ型ＨＥＭＴ１６０が構成される。
【０１５０】
更に、全面にジャケット膜となる第３窒化膜５１３を形成する。第３窒化膜は、第２窒化膜５１２および、第２ソース電極１３５と第２ドレイン電極１３６上を被覆する。
【０１５１】
また、第３窒化膜５１３は、窒化膜５１を構成する。従って、第１ゲート電極１２７および第２ゲート電極１２８上の窒化膜５１の膜厚Ｔ１と、第１ソース電極１１５（第１ドレイン電極１１６）上のコンタクトホールＣＨ周囲の窒化膜５１の膜厚Ｔ３と、第２ソース電極１３５（第２ドレイン電極１３６）上の窒化膜５１の膜厚Ｔ２には、以下の関係が成り立つ。
【０１５２】
Ｔ３−（Ｔ１−Ｔ２）＞０
すなわちＴ３−（Ｔ１−Ｔ２）とは第１窒化膜５１１の厚みであり、この不等式は第１窒化膜５１１がコンタクトホールＣＨの部分まで達していることを示す（図１２（Ｂ））。
【０１５３】
尚、図示は省くがボンディングパッド部分のジャケット窒化膜にはワイヤボンド用の開口が設けられる。
【０１５４】
尚、Ｄ型ＨＥＭＴ１５０の第１ゲート電極１２７は、Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８の形成工程より先に行う。この理由は、Ｄ型ＨＥＭＴ１５０の第１ゲート電極１２７形成後、第１ゲート電極１２７の周囲に露出する動作領域１００の表面は安定なＩｎＧａＰ層３８である。しかし、Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８形成後、第２ゲート電極１２８の周囲に露出する動作領域１００表面は酸化されやすいＡｌを含むＡｌＧａＡｓ層３６である。つまり、Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８形成後はただちにパッシベーション絶縁膜５１２でゲート電極近傍のＡｌＧａＡｓ層による動作領域１００表面を保護する必要がある。一方Ｄ型ＨＥＭＴの第１ゲート電極１２７の場合はその周辺が安定なＩｎＧａＰ層であり、表面を保護する必要がないためである。
【０１５５】
以上、Ｄ型ＨＥＭＴ１５０とＥ型ＨＥＭＴ１６０を同一基板上に集積化した場合を例に説明したが、Ｄ型ＨＥＭＴ１５０とＥ型ＨＥＭＴ１６０をそれぞれ単体で形成する場合であっても同様に実施できる。更に、動作領域をイオン注入により形成したＦＥＴであっても同様に実施できる。
【０１５６】
次に図１３を参照し、第２の実施形態を説明する。第２の実施形態は、抵抗回路３０の回路構成が異なるのみであり、それ以外は第１の実施形態と同様である。従って、抵抗回路３０について説明する。
【０１５７】
抵抗回路３０は、抵抗素子２８と負荷抵抗２９を直列に接続した定電圧回路である。抵抗素子２８は、第２基板２８０の両端に、アノード電極２８２およびカソード電極２８３が設けられる。第２基板２８０はモニター用金属層２２０の抵抗値を測定するため、基板内を電流が流れないよう、例えばＧａＡｓ半絶縁性基板、セラミック基板およびガラスエポキシ基板などの絶縁基板である必要がある。このように、第２基板２８０には両端に電極が形成されるため、本実施形態では第２基板２８０において電極が配置されていない絶縁部２８１に蒸着された金属（Ｐｔ）の抵抗値を測定する。絶縁部２８１の大きさは、１ｃｍ×１ｃｍ（１ｃｍ２）である。そして、抵抗素子２８に直列に、負荷抵抗２９が接続し、抵抗素子２８の一端および負荷抵抗２９の一端に、定電圧（例えば１０Ｖ）が印加される。抵抗素子２８表面の全面にＰｔが蒸着されるので、アノード電極２８２およびカソード電極２８３を抵抗素子２８の端子とすることにより、絶縁部２８１に蒸着されたＰｔの抵抗値を測定することができる。本実施形態の場合、絶縁部２８１の形状が正方形のため抵抗素子２８の抵抗値はモニター用金属層２２０のシート抵抗値と一致する。
【０１５８】
この抵抗回路３０を、少なくとも抵抗素子２８を蒸着機２１チャンバー内に配置して接続する。ゲート金属層１２０となるＰｔがウエハ７０に蒸着されると同時に、絶縁部２８１にモニター用金属層２２０となるＰｔが蒸着される。そして蒸着中に連続して負荷抵抗２９両端の電位が測定され、例えば蒸着機２１外部の表示部（不図示）に電圧が表示される。負荷抵抗２９の両端の電位が所定の電位になると、モニター用金属層２２０が所定の抵抗値に達したことになるので、その時点で蒸着を終了する。
【０１５９】
第１の実施形態の如く定電流を印加する抵抗回路３０の場合、抵抗素子２８の両端に現れた電圧そのものが、抵抗素子２８の抵抗値となる。つまり抵抗素子２８の抵抗値は計算することなく直読できる。例えば両端の電圧が１２６ｍＶであれば抵抗値は１２６Ω、電圧が１０００ｍＶであれば抵抗値は１０００Ω等と検出できるので、わかりやすい。
【０１６０】
しかしＰｔが蒸着される前は抵抗値は無限大（∞Ω）のため電圧値が∞Ｖとなってしまい、読み取り不可となる。そして定電流回路であっても抵抗値が無限大の場合には実際に定電流を流すことができない。つまりＰｔ蒸着前は、その回路は成立せず、Ｐｔがある程度蒸着されて抵抗に電流が流れるようになるに従い徐々に正常動作になる。第１の実施形態では、例えば抵抗値が１２６Ωで電圧が１２６ｍＶとなった時点でそれを読み取り、蒸着を終了すればよく、実質上問題はない。しかし、第１の実施形態の定電流回路（抵抗回路３０）は、蒸着前とおよび蒸着開始直後は測定不可という不具合がある。
【０１６１】
第２の実施形態の抵抗回路３０は、その不具合を解消する定電圧回路である。Ｐｔの所望の蒸着膜厚が５０Åの場合について、具体的に説明する。Ｐｔの蒸着膜厚が５０Åの場合、図８の相関グラフによりシート抵抗は１２６Ωである。この場合、抵抗素子２８に直列に例えば７４Ωの負荷抵抗２９を接続し、それらの両端に例えば１０Ｖの電圧を印加する。相関データにより、抵抗素子２８が１２６Ωになったとき、負荷抵抗２９と抵抗素子２８の合成抵抗の抵抗値は２００Ω（７４Ω＋１２６Ω）となる。印加電圧が１０Ｖなので、１０Ｖ/２００Ω＝０．０５Ａの計算により、抵抗素子２８および負荷抵抗２９には０．０５Ａの電流が流れる。そしてこのとき負荷抵抗２９の両端の電圧は０．０５Ａ×７４Ω＝３．７Ｖとなる。
【０１６２】
蒸着機２１の制御回路は負荷抵抗２９の両端から３．７Ｖの電位が印加されたとき蒸着が終了する回路にする。これにより、抵抗素子２８の抵抗値に基づき、正確な蒸着膜厚を得ることができる。Ｐｔ蒸着前は抵抗素子２８の抵抗値は無限大（∞Ω）のため合成抵抗も無限大（∞Ω）で電流は０Ａとなり、負荷抵抗２９の両端の電圧も０Ｖとなる。Ｐｔの蒸着が始まり、抵抗素子２８の抵抗値が下がるにつれて電流が流れ始め、負荷抵抗２９の両端の電位が徐々に上昇する。そしてＰｔが５０Åの膜厚に蒸着されたとき、負荷抵抗２９の両端の電位が３．７Ｖに達する。すなわち定電圧回路であれば蒸着前から蒸着開始、そして蒸着を終了する時点（３．７Ｖ）まで、連続して回路は正常に動作し、測定電圧も０Ｖから連続的に３．７Ｖに変化する。
【０１６３】
この場合電圧値から抵抗素子２８の抵抗を直読できないが、電圧値を換算して抵抗値を表示するような回路にすることにより、蒸着前を含めて蒸着開始から連続して抵抗値を表示させることができる。
【０１６４】
尚、本実施形態も抵抗素子２８は蒸着毎に使い捨ててもよいし、使用後表面に付着したＰｔを剥がして再利用してもよい。
【図面の簡単な説明】
【０１６５】
【図１】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図２】本発明の製造方法を説明するための断面図である。
【図３】本発明の製造方法を説明するための断面図である。
【図４】本発明の製造方法を説明するための装置概要図である。
【図５】本発明の製造方法を説明するための装置概要図である。
【図６】本発明の製造方法を説明するための特性図である。
【図７】本発明の製造方法を説明するための（Ａ）装置概要図、（Ｂ）断面図である。
【図８】本発明の製造方法を説明するための特性図である。
【図９】本発明の製造方法を説明するための特性図である。
【図１０】本発明の製造方法を説明するための断面図である。
【図１１】本発明の製造方法を説明するための断面図である。
【図１２】本発明の製造方法を説明するための断面図である。
【図１３】本発明の製造方法を説明するための装置概要図である。
【図１４】従来の製造方法を説明するための断面図である。
【図１５】従来の製造方法を説明するための断面図である。
【図１６】従来技術を説明するための断面図である。
【図１７】従来技術を説明するための断面図である。
【図１８】従来技術を説明するための装置概要図である。
【符号の説明】
【０１６６】
１５      水晶振動子
２１      蒸着機
２２      ウエハ支持装置
２３      蒸着源
２４      真空ポンプ
２５      シート抵抗測定器
２６      高周波コイル
２８      抵抗素子
２８１    絶縁部
２８２    アノード電極
２８３    カソード電極
２９      負荷抵抗
３０      抵抗回路
３１      ＧａＡｓ基板
３２      バッファ層
３３      電子供給層
３４      スペーサ層
３５      電子走行層
３６      第１ノンドープ層
３７      キャップ層
３８      第２ノンドープ層
３７ｓ    ソース領域
３７ｄ    ドレイン領域
５０      初期窒化膜
５１      窒化膜
６０      絶縁化層
７０、９０      ウエハ
８０      モニターウエハ
８１ａ    サンプル抵抗素子
８１ｂ    サンプルウエハ
１００    動作領域
１１０    オーミック金属層  
１１５、１３５      ソース電極
１１６、１３６      ドレイン電極
１２０、１２０ａ、１２０ｂ      ゲート金属層
１２７      第１ゲート電極
１２７ｂ    埋め込み部
１２８      第２ゲート電極
１２８ｂ    埋め込み部
１３０      パッド金属層
１５０      Ｄ型ＨＥＭＴ
１６０      Ｅ型ＨＥＭＴ
２２０      モニター用金属層
２３０ａ、２３０ｂ    サンプル用金属層
２３１      ＧａＡｓ基板
２３２      バッファ層
２３３      電子供給層
２３４      スペーサ層
２３５      電子走行層
２３６      障壁層
２３７      キャップ層
２３７ｓ    ソース領域
２３７ｄ    ドレイン領域
２６０      絶縁化層
２５１      窒化膜
２５１１    第１窒化膜
２５１２    第２窒化膜
３００      動作領域
３１０      オーミック金属層
３１５、３３５      ソース電極
３１６、３３６      ドレイン電極
３２０      ゲート金属層
３２７      第１ゲート電極
３２８      第２ゲート電極
３３０      パッド金属層
５１１      第１窒化膜
５１２      第２窒化膜
５１３      第３窒化膜
ＯＰ        開口部
ＣＨ        コンタクトホール
ＰＲ        レジスト
ｓｄ        実蒸着膜厚
Ｌ          信号ケーブル
【図１】
2006179793.tif 000003
【図２】
2006179793.tif 000004
【図３】
2006179793.tif 000005
【図４】
2006179793.tif 000006
【図５】
2006179793.tif 000007
【図６】
2006179793.tif 000008
【図７】
2006179793.tif 000009
【図８】
2006179793.tif 000010
【図９】
2006179793.tif 000011
【図１０】
2006179793.tif 000012
【図１１】
2006179793.tif 000013
【図１２】
2006179793.tif 000014
【図１３】
2006179793.tif 000015
【図１４】
2006179793.tif 000016
【図１５】
2006179793.tif 000017
【図１６】
2006179793.tif 000018
【図１７】
2006179793.tif 000019
【図１８】
2006179793.tif 000020