(57)【要約】【課題】内蔵されるメモリデバイス間のデータ移動にかかる所要時間を短縮させる複合メモリチップおよびそのデータ移動方法の提供。【解決手段】内部メモリデバイス間の直接的データ移動が可能な複合メモリチップおよびデータ移動方法が開示される。本発明の複合メモリチップは、第１メモリデバイス、第２メモリデバイス、およびこれらによって共有されるデータ伝送バスを含む。第２メモリデバイスは、内部移動モードにセットするモードレジスタセットを含む。前述した本発明の複合メモリチップおよびデータ移動方法によれば、内蔵されるメモリデバイス間のデータ移動は、前記メモリデバイスによって共有されるデータ伝送ラインを介して行われる。したがって、本発明の複合メモリチップおよびデータ移動方法によれば、外部システムのＤＭＡを介してデータ移動を行う従来の技術と比較して、データの移動速度が著しく改善される。【選択図】図６
2006228194.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが外部システムから提供されるクロック信号に同期して独立に駆動でき、所定のデータ伝送バスを共有して、前記外部システムとデータを送受信することが可能な第１メモリデバイスと第２メモリデバイスを含む複合メモリチップのデータ移動方法において、
前記外部システムが前記複合メモリチップを内部移動モードに制御する段階であって、前記第１メモリデバイスを読み出し可能状態で駆動する間に、前記第２メモリデバイスを書き込み可能状態で駆動する前記内部移動モードに制御する段階と、
前記内部移動モードで、前記第１メモリデバイスから前記第２メモリデバイスにイネーブルされる待ち表示信号を提供する段階であって、前記第１メモリデバイスからデータを読み出すことを予告する前記待ち表示信号を提供する段階と、
前記第２メモリデバイスが前記活性化される待ち表示信号を受信した以後に、前記第２メモリデバイスが、前記データ伝送バスを介して提供される前記第１メモリデバイスのデータを受信する段階とを備え、
前記内部移動モードで前記第１メモリデバイスのデータが、前記データ伝送バスを介して、前記第２メモリデバイスに提供されるが、前記外部システムを経由せずに直接前記第２メモリデバイスに提供されることを特徴とする、複合メモリチップのデータ移動方法。
【請求項２】
前記待ち表示信号は、
前記第１メモリデバイスおよび前記第２メモリデバイスによって共有され、前記外部システムに連結される待ち伝送ラインを介して、前記第１メモリデバイスから前記第２メモリデバイスへ提供されることを特徴とする、請求項１に記載の複合メモリチップのデータ移動方法。
【請求項３】
前記第２メモリデバイスの書き込み可能状態への制御は、
前記第１メモリデバイスおよび第２メモリデバイスによって共有されるアドレスバスを介して、前記外部システムから提供されるアドレスに応答して行われることを特徴とする、請求項１に記載の複合メモリチップのデータ移動方法。
【請求項４】
前記第２メモリデバイスの書き込み可能状態への制御は、
前記第２メモリデバイスに内蔵されるモードレジスタセットが、前記外部システムから提供されるアドレスに応答して発生するモード転換信号によって行われることを特徴とする、請求項３に記載の複合メモリチップのデータ移動方法。
【請求項５】
前記待ち表示信号は、
前記第１メモリデバイスからのデータ読み出しの遅延に対して、イネーブルが遅延することを特徴とする、請求項１に記載の複合メモリチップのデータ移動方法。
【請求項６】
前記待ち表示信号は、
前記第１メモリデバイスにおけるデータ読み出しのインタラプトに応答してディスエーブルされることを特徴とする、請求項１に記載の複合メモリチップのデータ移動方法。
【請求項７】
前記待ち表示信号は、
前記第１メモリデバイスにおけるデータ読み出しの所定の期間の途切れに対して、前記期間の間ディスエーブルされた後、さらにイネーブルされることを特徴とする、請求項１に記載の複合メモリチップのデータ移動方法。
【請求項８】
前記第１メモリデバイスおよび前記第２メモリデバイスのうち少なくとも一つは、
所定のチップイネーブル信号に応答してイネーブルされた後、さらにディスエーブルされる前には、１番目に提供されるアドレスをラッチし、２番目以後のアドレスに対しては応答しないことを特徴とする、請求項１に記載の複合メモリチップのデータ移動方法。
【請求項９】
それぞれが外部システムから提供されるクロック信号に同期して独立に駆動でき、所定のデータ伝送バスを共有して、前記外部システムとデータを送受信することが可能な第１メモリデバイスと第２メモリデバイスを含む複合メモリチップのデータ移動方法において、
前記外部システムが前記第１メモリデバイスを読み出し可能状態に制御する段階と、
前記第１メモリデバイスを読み出し可能状態に制御する間に、前記第２メモリデバイスを、自分に内蔵されるモードレジスタセットを用いて、書き込み可能状態に制御する段階と、
書き込み可能状態に制御された前記第２メモリデバイスが、前記データ伝送バスを介して提供される前記第１メモリデバイスのデータを受信する段階とを備え、
前記第１メモリデバイスのデータが、
前記データ伝送バスを介して、前記第２メモリデバイスに提供されるが、前記外部システムを経由せずに直接前記第２メモリデバイスに提供され得ることを特徴とする、複合メモリチップのデータ移動方法。
【請求項１０】
複合メモリチップにおいて、
所定のデータ伝送バスと、
それぞれが外部システムから提供されるクロック信号に同期して独立に駆動できる第１メモリデバイスと第２メモリデバイスであって、所定のデータ伝送バスを共有して、前記外部システムとデータを送受信することが可能な前記第１メモリデバイスおよび前記第２メモリデバイスとを備え、
前記第２メモリデバイスは、
内部移動モードにセットするモードレジスタセットであって、前記内部移動モードは、前記第１メモリデバイスが読み出し可能状態に制御される間に、前記第２メモリデバイスが書き込み可能状態に制御される前記モードレジスタセットを含み、
前記第２メモリデバイスは、
前記内部移動モードで、前記データ伝送バスを介して、前記外部システムを経由せずに直接前記第１メモリデバイスのデータを受信することを特徴とする、複合メモリチップ。
【請求項１１】
前記複合メモリチップは、
前記第１メモリデバイスおよび前記第２メモリデバイスによって共有され、前記第１メモリデバイスおよび前記第２メモリデバイスそれぞれが前記外部システムに待ち表示信号を提供することが可能な待ち伝送ラインをさらに備え、
前記第２メモリデバイスは、
前記内部移動モードで、前記第１メモリデバイスの待ち表示信号を受信することを特徴とする、請求項１０に記載の複合メモリチップ。
【請求項１２】
前記第２メモリデバイスは、
前記第１メモリデバイスから提供される待ち表示信号に応答して、前記第１メモリデバイスから読み出されるデータを受信し得るように駆動されることを特徴とする、請求項１１に記載の複合メモリチップ。
【請求項１３】
前記第１メモリデバイスから前記第２メモリデバイスへの前記待ち表示信号の提供は、
前記第１メモリデバイス、前記第２メモリデバイスおよび前記外部システムによって共有される待ち伝送ラインによって行われることを特徴とする、請求項１１に記載の複合メモリチップ。
【請求項１４】
前記第１メモリデバイスおよび前記第２メモリデバイスのうち少なくとも一つは、
所定のチップイネーブル信号に応答してイネーブルされた後、さらにディスエーブルされる前には、１番目に提供されるアドレスをラッチし、２番目以後のアドレスに対しては応答しないようにするアドレスラッチ回路を備えることを特徴とする、請求項１０に記載の複合メモリチップ。
【請求項１５】
前記第１メモリデバイスはフラッシュメモリであり、前記第２メモリデバイスはＳＲＡＭであることを特徴とする、請求項１０に記載の複合メモリチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチチップパッケージ（ＭＣＰ:Multi Chip Package）製品に係り、特に、２つ以上のメモリデバイスを内蔵する複合メモリチップおよびその内部デバイス間のデータ移動方法に関する。
【背景技術】
【０００２】
最近の半導体産業発展に伴ってかつユーザの要求に応えて、電子機器はさらに小型化及び軽量化されつつある。これにより、複数のデバイスを実装手段に搭載させて一つの単一パッケージに構成するマルチチップパッケージング(multi chip packaging)技術が開発された。マルチチップパッケージング技術が適用された例としては、メモリ機能を行うフラッシュメモリ素子とＳＲＡＭ素子を一つのＴＳＯＰ(Thin Small Outline Package)に構成した複合メモリチップがある。
【０００３】
一方、複合メモリチップに内蔵されるメモリデバイスは、それぞれが外部システムと独立にデータを送受信することができる。すなわち、メモリデバイスそれぞれは、格納されたデータを読み出して外部システムにデータを出力することもでき、外部システムからデータの提供を受けて書き込むこともできる。この際、複合メモリチップに内蔵される一つのメモリデバイスから読み出されるデータを別の一つまたは２つ以上のメモリデバイスに書き込む場合も発生する可能性がある。
【０００４】
従来の複合メモリチップにおける、内蔵される２つのメモリデバイス１１０、１６０の間に発生するデータの移動は、図１および図２に示すように、外部システム２００に含まれるＤＭＡ(Direct memory access)２２０を用いて行われる。すなわち、図３の区間Ｔ１１において、フラッシュメモリ１１０が読み出しモードに制御され、読み出されるデータは外部システム２００のメモリインタフェース２１０へ提供される。この際、フラッシュメモリ１１０は、前記データの出力を予告する待ち表示信号ＷＡＩＴＢを活性化して前記メモリインタフェース２１０へ提供する。
【０００５】
そして、図３の区間Ｔ１２において、読み出されたフラッシュメモリ１１０のデータは、ＤＭＡ２２０に格納される。その後、図３の区間Ｔ１３において、ＳＲＡＭ１６０が書き込みモードに制御されると、ＤＭＡ２２０に格納されたフラッシュメモリ１１０のデータがＳＲＡＭ１６０へ提供される。この際、ＳＲＡＭ１６０は、データの送信を要請する待ち表示信号ＷＡＩＴＢを活性化して前記メモリインタフェース２１０へ提供する。
【０００６】
ところが、図１〜図３に示される従来の複合メモリチップとその内部デバイス間のデータ移動方法によれば、内蔵される２つのメモリデバイス間のデータの移動も、外部システムのＤＭＡを介して行われる。したがって、内蔵されるメモリデバイス間のデータ移動の際に、所要時間が長くなるという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明はこのような問題点に鑑みてなされたもので、その目的とするところは、内蔵されるメモリデバイス間のデータ移動にかかる所要時間を短縮させる複合メモリチップおよびそのデータ移動方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明のある側面によれば、複合メモリチップが提供される。本発明の複合メモリチップは、所定のデータ伝送バスと、それぞれが外部システムから提供されるクロック信号に同期して独立に駆動できる第１メモリデバイスと第２メモリデバイスであって、所定のデータ伝送バスを共有して、前記外部システムとデータを送受信することが可能な前記第１メモリデバイスおよび前記第２メモリデバイスとを備える。前記第２メモリデバイスは、内部移動モードにセットするモードレジスタセットであって、前記内部移動モードは前記第１メモリデバイスが読み出し可能状態に制御される間に、前記第２メモリデバイスが書き込み可能状態に制御される前記モードレジストセットを含む。そして、前記第２メモリデバイスは、前記内部移動モードで、前記データ伝送バスを介して、前記外部システムを経由せずに直接前記第１メモリデバイスのデータを受信する。
【０００９】
また、本発明の他の側面によれば、それぞれが外部システムから提供されるクロック信号に同期して独立に駆動でき、所定のデータ伝送バスを共有して、前記外部システムとデータを送受信することが可能な第1メモリデバイスと第２メモリデバイスを含む複合メモリチップのデータ移動方法が提供される。本発明のデータ移動方法は、前記外部システムが前記複合メモリチップを内部移動モードに制御する段階であって、前記第１メモリデバイスを読み出し可能状態で駆動する間に、前記第２メモリデバイスを書き込み可能状態で駆動する前記内部移動モードに制御する段階と、前記内部移動モードで、前記第１メモリデバイスから前記第２メモリデバイスにイネーブルされる待ち表示信号を提供する段階であって、前記第１メモリデバイスからデータを読み出すことを予告する前記待ち表示信号を提供する段階と、前記第２メモリデバイスが前記活性化される待ち表示信号を受信した以後に、前記第２メモリデバイスが、前記データ伝送バスを介して、提供される前記第１メモリデバイスのデータを受信する段階とを備える。そして、前記内部移動モードで前記第１メモリデバイスのデータが、前記データ伝送バスを介して、前記第２メモリデバイスに提供されるが、前記外部システムを経由せずに直接前記第２メモリデバイスに提供される。
【発明の効果】
【００１０】
上述したように、本発明の複合メモリチップは、第１メモリデバイス、第２メモリデバイス、およびこれらによって共有されるデータ伝送バスを含む。そして、第２メモリデバイスは、内部移動モードにセットされるモードレジスタセットを含む。前記のような本発明の複合メモリチップおよびデータ移動方法によれば、内蔵されるメモリデバイス間のデータ移動は前記メモリデバイスによって共有されるデータ伝送ラインを介して行われる。したがって、本発明の複合メモリチップおよびデータ移動方法によれば、外部システムのＤＭＡを介してデータ移動を行う従来の技術と比較してデータの移動速度が著しく改善される。
【発明を実施するための最良の形態】
【００１１】
本発明、本発明の動作上の利点、および本発明の実施によって達成される目的を十分理解するためには、本発明の好適な実施例を例示する添付図面および添付図面に記載の内容を参照しなければならない。各図面において、同一の部材にはできる限り同一の参照符号を付する。なお、本発明の要旨を無駄に乱すおそれがあると判断される公知機能および構成についての詳細な技術は省略する。
【００１２】
以下に添付図面を参照しながら、本発明の好適な実施例について詳細に説明する。
【００１３】
図４は本発明の一実施例に係る複合メモリチップ３００とこれにインタフェースされる外部システム４００のブロック図であって、複合メモリチップ３００に含まれる内部デバイス間のデータ移動流れを概略的に示す。
【００１４】
複合メモリチップ３００には、外部システム４００とインタフェースするためのピンの数およびバスルーチング(bus routing)にかかる面積を減らすための技術が適用されている。すなわち、複合メモリチップ３００には、互いに異なる種類の第１及び第２メモリデバイス３１０、３５０が共に内蔵される。第１メモリデバイス３１０と第２メモリデバイス３６０は、外部システム４００に対して殆ど同一のインタフェースを持つ。本発明の複合メモリチップ３００では、第１メモリデバイス３１０から第２メモリデバイス３６０へのデータの直接伝送が可能である。これについては後述する。この際、第１メモリデバイス３１０の待ち表示信号ＷＡＩＴＢが第２メモリデバイス３６０へ提供される。
【００１５】
本実施例において、第１メモリデバイス３１０の例としてはフラッシュメモリが適用でき、第２メモリデバイス３２０の例としてはＳＲＡＭが適用できる。
【００１６】
図４の外部システム４００において、インタフェース回路４１０は、前記外部システム４００が複合メモリチップ３００と相互通信(communication)を行う。ＤＭＡ４２０は、データを一時格納し、インタフェース回路４１０の要求の際にＣＰＵ４３０の命令と関係なくデータを複合メモリチップ３００へ提供する。ＣＰＵ４３０は、外部システム４００の運用を制御する。システムバス４５０は、メモリインタフェース４１０、ＤＭＡ４２０およびＣＰＵ４３０間のデータおよび信号を伝送する。図４の外部システム４００は、一例として示されたものに過ぎず、様々な形で実現できることは当業者には自明である。
【００１７】
図５は図４の複合メモリチップ３００と外部システム４００間のインタフェースを詳細に示す図である。第１メモリデバイス３１０と第２メモリデバイス３６０は、アドレスＡＤＤＲおよび信号ＡＤＶＢ、ＷＥＢ、ＯＥＢ、ＣＬＫを入力するためのピンおよびバスを共有して、外部システム４００のインタフェース回路４１０と連結される。ここで、アドレスＡＤＤＲは、メモリデバイス３１０、３６０に内蔵されるメモリセルを特定して選択するための信号である。信号ＡＤＶＢは、アドレスＡＤＤＲが有効に各メモリデバイス３１０、３６０にラッチされるように制御するための信号である。信号ＷＥＢは、各メモリデバイス３１０、３６０にデータが書き込まれるように制御するための信号である。信号ＯＥＢは、各メモリデバイス３１０、３６０からデータが読み出されるように制御するための信号である。ＣＬＫは、外部システム４００に複合メモリチップ３００のメモリデバイス３１０、３６０を同期して駆動させるためのクロック信号である。
【００１８】
本発明の複合メモリチップ３００では、入出力されるデータを伝送するためのデータ伝送バスＤＱ＿ＢＵＳも共有される。また、本発明の複合メモリチップ３００では、待ち表示信号ＷＡＩＴＢを伝送するための待ち伝送ライン３５０も共有される。前記待ち表示信号ＷＡＩＴＢは、メモリデバイス３１０、３６０から発生する信号であって、データが出力されることを予告し、あるいはデータの提供を前記外部システム４００に要求するための信号である。
【００１９】
本発明の複合メモリチップ３００では、メモリデバイスを選択するチップ選択信号のためのピンおよび伝送ラインは、別途に配置される。第１メモリデバイス３１０は、第１デバイス選択信号ＣＳＢ＿Ｎに応答してイネーブルされ、外部システム４００と独立にデータを送受信することができる。第２メモリデバイス３６０は、第２デバイス選択信号ＣＳＢ＿Ｓに応答してイネーブルされて、外部システム４００と独立にデータを送受信することができる。
【００２０】
図５の信号は一例として示されたものに過ぎず、これにより本発明の権利範囲が制限されない。
【００２１】
一方、本発明の複合メモリチップ３００では、前記第１デバイス選択信号ＣＳＢ＿Ｎと第２デバイス選択信号ＣＳＢ＿Ｓが全て「Ｌ」に制御される内部移動モードが生成される。内部移動モードでは、第１メモリデバイス３１０は読み出し可能状態に制御され、第２メモリデバイス３６０は書き込み可能状態に制御される。この際、第１メモリデバイス３１０から読み出されるデータが第２メモリデバイス３６０に直接提供される。さらに記述すると、第１メモリデバイス３１０のデータが第２メモリデバイス３６０へ移動されるとき、外部システム４００を経由しない。この際、第１メモリデバイス３１０の待ち表示信号ＷＡＩＴＢが第２メモリデバイス３６０に提供される。
【００２２】
本発明の複合メモリチップ３００によれば、内部デバイス間のデータ移動の際に所要時間が著しく減少する。すなわち、従来の複合メモリチップでは、第１メモリデバイスのデータが外部システムのＤＭＡに移動した後、さらに第２メモリデバイスに提供される。これに対し、本発明の複合メモリチップでは、第１メモリデバイス３１０のデータは外部システム４００のＤＭＡ４２０を経由せずに直接第２メモリデバイス３６０に提供できる。したがって、内部デバイス間のデータ移動による所要時間は著しく減少する。
【００２３】
図６は図４の複合メモリチップ３００の第１および第２メモリデバイス３１０、３６０をより具体的に示す図である。本発明の複合メモリチップは、図６に示すように、第１メモリデバイス３１０、第２メモリデバイス３６０およびデータ伝送バスＤＱ＿ＢＵＳを含む。第１メモリデバイス３１０と第２メモリデバイス３６０は、それぞれ外部システム４００から提供されるクロック信号ＣＬＫに同期して独立に駆動できる。第１メモリデバイス３１０と第２メモリデバイス３６０は、データ伝送バスＤＱ＿ＢＵＳを共有して、それぞれが外部システム４００とデータを送受信することができる。
【００２４】
第１メモリデバイス３１０には、メモリアレイ３１１、ローデコーダ３１３、カラムデコーダ３１５、アドレス入力回路３１７、データ入出力回路３１９、待ち出力回路３２１および内部制御回路３２３が含まれる。メモリアレイ３１１は、行と列に配列される多数のメモリセルを含む。ローデコーダ３１３とカラムデコーダ３１５は、入力されるアドレスＡＤＤＲに対応して、メモリアレイ３１１の行と列を選択する。アドレス入力回路３１７は、受信されるアドレスＡＤＤＲをバッファリングしてローデコーダ３１３とカラムデコーダ３１５に提供する。データ入出力回路３１９は、読み出しモードおよび内部移動モードで、メモリアレイ３１１から読み出されるデータをデータ伝送バスＤＱ＿ＢＵＳへ提供する。また、データ入出力回路３１９は、書き込みモードで、データ伝送バスＱＤ＿ＢＵＳを介して伝送されたデータをメモリアレイ３１１へ提供する。
【００２５】
待ち出力回路３２１は、前述したように、データが出力されることを予告しあるいはデータの提供を要求する待ち表示信号ＷＡＩＴＢを待ち伝送ライン３５０を介して外部システム４００に提供する。内部移動モードで、第１メモリデバイス３１０の待ち表示信号ＷＡＩＴＢは、第２メモリデバイス３６０へ提供できる。
【００２６】
前記内部制御回路３２３は、信号ＡＤＶＢ、ＷＥＢ、ＯＥＢ、ＣＬＫと第１デバイス選択信号ＣＳＢ＿Ｎに応答して、第１メモリデバイス３１０の動作モードを決定し、これによる動作を制御する信号を発生する。
【００２７】
一方、第２メモリデバイス３６０には、メモリアレイ３６１、ローデコーダ３６３、カラムデコーダ３６５、アドレス入力回路３６７、データ入出力回路３６９、待ち入出力回路３７１および内部制御回路３７３を備える。第２メモリデバイス３６０のメモリアレイ３６１、ローデコーダ３６３、カラムデコーダ３６５、アドレス入力回路３６７は、第１メモリデバイス３１０のメモリアレイ３１１、ローデコーダ３１３、カラムデコーダ３１５、アドレス入力回路３１７とほぼ同一の機能を行う。したがって、本明細書では、これらについての具体的な技術は省略する。
【００２８】
第２メモリデバイス３６０の待ち入出力回路３７１も、第１メモリデバイス３１０の待ち出力回路３１１と同様に、待ち表示信号ＷＡＩＴＢを待ち伝送ライン３５０を介して外部システム４００に提供する。また、内部移動モードで、待ち入出力回路３７１は、待ち伝送ライン３５０を介して提供される第１メモリデバイス３１０の待ち表示信号ＷＡＩＴＢを入力することができる。
【００２９】
データ入出力回路３６９は、読み出しモードで、メモリアレイ３６１のデータをデータ伝送バスＤＱ＿ＢＵＳを介して外部システム４００に提供する。そして、データ入出力回路３１９は、書き込みモードで、データ伝送バスＤＱ＿ＢＵＳを介して提供される外部システム４００の入力データをメモリアレイ３６１へ提供する。また、データ入出力回路３１９は、内部移動モードで、データ伝送バスＤＱ＿ＢＵＳを介して提供される第１メモリデバイス３１０のデータをメモリアレイ３６１へ提供する。
【００３０】
好ましくは、データ入出力回路３６９は、第１メモリデバイス３１０の待ち表示信号ＷＡＩＴＢによって、第１メモリデバイス３１０のデータを受信し得るように制御される。
【００３１】
第２メモリデバイス３６０の内部制御回路３７３も、第１メモリデバイス３１０の内部制御回路３２３と類似に、信号ＡＤＶＢ、ＷＥＢ、ＯＥＢ、ＣＬＫと第２デバイス選択信号ＣＳＢ＿Ｓに応答して、第２メモリデバイス３６０の動作モードを決定し、これによる動作を制御するための信号を発生する。
【００３２】
好適な実施例によれば、第２メモリデバイス３６０は、モードレジスタセット３７５を内蔵する。モードレジスタセット３７５は、アドレスＡＤＤＲおよび／または信号ＡＤＶＢ、ＷＥＢ、ＯＥＢ、ＣＳＢ＿Ｓの組み合わせに応答して、モード転換信号ＰＭＲＳを発生する。モード転換信号ＰＭＲＳは、第２メモリデバイス３６０を内部移動モードに転換するように制御する信号であって、待ち入出力回路３７１、内部制御回路３７３及びアドレスラッチ回路３７７に提供される。
【００３３】
モード転換信号ＰＭＲＳに応答して、前記待ち入出力回路３７１は、前記第１メモリデバイス３１０の待ち表示信号ＷＡＩＴＢを入力することが可能な状態に制御される。また、内部制御回路３７３は、モード転換信号ＰＭＲＳに応答して、第２メモリデバイス３６０を書き込み可能状態に制御する。書き込み可能状態に制御される第２メモリデバイス３６０は、受信されるデータを書き込むことができるように駆動される。
【００３４】
アドレスラッチ回路３７７は、前記モード転換信号ＰＭＲＳに応答して、一番目のアドレスラッチ状態に制御される。本明細書において、前記１番目のアドレスラッチ状態とは、１番目に提供されるアドレスをラッチし、２番目以後のアドレスに対しては応答しない状態を称する。このようなアドレスラッチ回路３７７によって、第２メモリデバイス３６０を選択するアドレスがラッチされた以後に、第１メモリデバイス３１０を選択するアドレスが入力されても、第２メモリデバイス３６０にラッチされたアドレスはそのまま維持される。
【００３５】
一方、１番目のアドレスのみをラッチするためのアドレスラッチ回路は、第１メモリデバイス３１０に内蔵されることもできる。この場合、第２メモリデバイス３６０のアドレスが入力される前に、第１メモリデバイス３１０のアドレスが受信される。
【００３６】
図７は本発明の一実施例に係る複合メモリチップの内部移動モードにおけるタイミング図である。まず、ＭＲＳセッティング区間Ｔ２１で、第２メモリデバイス３６０のモードレジスタセット３７５が予めセットされた信号を受信すると、第２メモリデバイス３６０は、内部移動モードに転換される。図７の場合には、信号ＡＤＶＢが「Ｈ」を保つ状態で、第２デバイス選択信号ＣＳＢ＿Ｓが「Ｌ」パルスで発生すると、第２メモリデバイス３６０が内部移動モードに転換されるものとする。この際、モード転換信号ＰＭＲＳが「Ｈ」に活性化される。前記モードレジスタセット３７５のセッティングは、図７で提示される方法以外にも、様々な方法によって行われてもよい。
【００３７】
第２デバイス選択信号ＣＳＢ＿Ｓが「Ｌ」に制御された状態で、信号ＷＥＢが「Ｌ」に活性化され（時点ｔ１）、第２メモリデバイス３６０は書き込み可能状態に制御される。その後、第１デバイス選択信号ＣＳＢ＿Ｎが「Ｌ」に制御されるとき（時点ｔ２）、信号ＷＥＢは「Ｈ」状態になって、第１メモリデバイス３１０は読み出し可能状態に制御される。
【００３８】
時点ｔ１で、信号ＡＤＶＢが「Ｌ」に１番目にイネーブルされて、第２メモリデバイス３６０のアドレスＡＤＤＲ２が受信される。時点ｔ２で、信号ＡＤＶＢが「Ｌ」に２番目にイネーブルされて、第１メモリデバイス３１０のアドレスＡＤＤＲ１が受信される。この際、第２メモリデバイス３６０は、信号ＡＤＶＢの２番目の「Ｌ」にイネーブルされる時点ｔ２で受信されるアドレスに対しては応答しない。
【００３９】
前記ｔ２時点の以後、複合メモリチップは、内部移動モードに進入して、第１メモリデバイス３１０のデータが第２メモリデバイス３６０に移動する。第１メモリデバイス３１０では、通常のデータ読み出し状態と同様に、データの出力を予告する待ち表示信号ＷＡＩＴＢを活性化する。そして、第２メモリデバイス３６０では、第１メモリデバイス３１０の待ち表示信号ＷＡＩＴＢに応答して、データの受信のための状態に進入する。その後、第１メモリデバイス３１０から読み出されるデータは、第２メモリデバイス３６０の入力データとして作用する。
【００４０】
一方、内部移動モードで、第１メモリデバイス３１０から第２メモリデバイス３２０へ提供される待ち表示信号ＷＡＩＴＢは、第１メモリデバイス３１０のデータ出力時点と第２メモリデバイス３２０のデータ入力時点とを一致させるための役割を行う。前記待ち表示信号ＷＡＩＴＢが「Ｈ」に活性化された以後、信号ＣＬＫに同期して、第１メモリデバイス３１０におけるデータ出力と第２メモリデバイス３６０におけるデータ入力が行われる。
【００４１】
また、第１メモリデバイス３１０のデータ出力が遅延する場合にも、本発明の複合メモリチップにおける内部デバイス間のデータ移動は円滑に行われる。図８は、本発明の複合メモリチップにおいて、第１メモリデバイス３１０の出力が遅延する場合のタイミング図である。図８に示すように、第１メモリデバイス３１０のデータ出力時点が所定の時間ｄ１だけ遅延する場合、待ち表示信号ＷＡＩＴＢの活性化時点も前記時間ｄ１だけ遅延する。したがって、第２メモリデバイス３６０においても、前記時間ｄ１だけ遅延して、データを入力するように駆動される。結果的に、２つのメモリデバイス３１０、３６０間のデータ出力時点とデータ入力時点が同一の時間遅延してデータの移動が円滑に行われる。
【００４２】
第１メモリデバイス３１０のデータ出力に途切れが発生する場合にも、本発明の複合メモリチップにおける内部デバイス間のデータ移動は円滑に行われる。図９は本発明の複合メモリチップにおいて第１メモリデバイス３１０のデータ出力に途切れが発生する場合のタイミング図である。２つのメモリデバイス３１０、３６０のレイテンシー(latency)が異なる場合、またはページモードで連続するアドレスがロー境界(low boundary)を通る場合、第１メモリデバイス３１０のデータ出力に途切れ現象が発生するおそれがある。もし、図９に示すように、第１メモリデバイス３１０のデータ出力に所定の時間ｄ２だけの途切れが発生する場合、待ち表示信号ＷＡＩＴＢの活性化も前記時間ｄ２だけ途切れが発生する。したがって、第２メモリデバイス３６０も、前記時間ｄ２だけ途切れるので、データを入力するように駆動される。結果的に、２つのメモリデバイス３１０、３６０間のデータの移動が円滑に行われる。
【００４３】
また、第１メモリデバイス３１０のデータ出力にインタラプトが発生する場合にも、本発明の複合メモリチップにおける内部デバイス間のデータ移動は円滑に行われる。図１０は本発明の複合メモリチップにおいて第１メモリデバイス３１０のデータ出力にインタラプトが発生する場合のタイミング図である。図１０に示すように、第１メモリデバイスのデータ出力途中にインタラプト(interrupt)が発生する場合、前記待ち表示信号ＷＡＩＴＢが「Ｌ」にディスエーブルされる。したがって、第２メモリデバイス３６０もデータがそれ以上入力されないことを認識する。よって、２つのメモリデバイス３１０、３６０間のデータの移動が円滑に行われる。
【００４４】
以上、添付図面を参照しながら本発明の好適な実施例について説明したが、これらの実施例は例示的なものに過ぎない。当該技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることを理解できるであろう。例えば、本明細書では、一つのメモリデバイスから読み出されるデータが別のメモリデバイスに移動する実施例が図示、記述された。ところが、本発明の技術的思想は、一つのメモリデバイスから読み出されるデータが２つ以上の他のメモリデバイスに提供される実施例でも実現できることは、当業者には自明な事実である。よって、本発明の真正な技術的保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
【産業上の利用可能性】
【００４５】
本発明は、多数のメモリデバイスによって共有されるデータ伝送ラインを介してデータ伝送を行うものであって、複合メモリチップに適用可能である。
【図面の簡単な説明】
【００４６】
【図１】従来の複合メモリチップの内部デバイス間のデータ移動方法を説明するための図である。
【図２】従来の複合メモリチップと外部システムのメモリインタフェースとの連結関係およびデータの移動を示す図である。
【図３】図２の複合メモリチップにおいてデータを移動させるための信号のタイミング図である。
【図４】本発明の一実施例に係る複合メモリチップ３００とこれにインタフェースされる外部システムのブロック図である。
【図５】図４の複合メモリチップと外部システム間のインタフェースを詳細に示す図である。
【図６】図４の複合メモリチップの第１及び第２メモリデバイスをより具体的に示す図である。
【図７】本発明の一実施例に係る複合メモリチップの内部移動モードにおけるタイミング図である。
【図８】本発明の複合メモリチップにおいて第１メモリデバイスのデータ出力が遅延する場合のタイミング図である。
【図９】本発明の複合メモリチップにおいて第１メモリデバイスのデータ出力に途切れが発生する場合のタイミング図である。
【図１０】本発明の複合メモリチップにおいて第１メモリデバイスのデータ出力にインタラプトが発生する場合のタイミング図である。
【符号の説明】
【００４７】
３１０    第１メモリデバイス
３６０    第２メモリデバイス
ＷＡＩＴＢ    待ち表示信号
３５０    待ち伝送ライン
ＤＱ＿ＢＵＳ    データ伝送バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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