(57)【要約】      （修正有）【課題】  センスアンプ回路の誤動作を防ぐことが可能な半導体記憶装置を提供する。【解決手段】  複数のビット線ＢＬに接続されたメモリセルｎｃ、複数のビット線ｂＢＬに接続されたメモリセルｎｃｂ、ビット線毎に設けられメモリセルのデータを読み出す複数のセンスアンプ回路であって、電源電圧端子とビット線とダミービット線とにそれぞれ接続され、参照電流を生成してダミービット線及びビット線に流す負荷回路ＬＤＣと、センスアンプ駆動線ＳＡ、ｂＳＡに接続されて駆動を制御され参照電流を、ビット線の電位とダミービット線の電位とを比較して保持するラッチ回路ＬＴとを有し、センス動作制御信号を与えられてセンスアンプ駆動線の電位を制御するセンスアンプ駆動回路であって、センスアンプ回路における初期の電位差検知動作から後期のラッチ動作に切り替わるときセンスアンプ駆動線ＳＡ、ｂＳＡの電位を相補的に反転させることを特徴とする。【選択図】  図１
2006252658.tif 000002
【特許請求の範囲】
【請求項１】
第１ビット線に接続され、データを記憶するメモリセルと、
第２ビット線に接続され、データを記憶するダミーセルと、
電源電圧と、前記第１ビット線と、前記第２ビット線とに接続され、前記第１ビット線及び前記第２ビット線に参照電流を流す負荷回路と、第１及び第２のセンスアンプ駆動線に接続されて駆動を制御され、前記参照電流をそれぞれ供給された前記第１ビット線の電位と前記第２ビット線の電位とを比較して保持するラッチ回路とを有するセンスアンプ回路と、
センス動作制御信号を与えられ、前記センスアンプ回路における初期段階の電位差検知動作からこれに続く後期段階のラッチ動作に切り替わるとき、前記第１のセンスアンプ駆動線の電位と前記第２のセンスアンプ駆動線の電位とを相補的に反転させるセンスアンプ駆動回路と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
第１ビット線に接続され、データを記憶するメモリセルと、
第２ビット線にそれぞれ接続され、データを記憶する複数のダミーセルと、
隣接する２本の第２ビット線との間にソース、ドレインが接続され、ゲートに所定電位を与えられて前記２本の第２ビット線を接続する参照電流生成用トランジスタと、
電源電圧と、前記第１ビット線と、前記第２ビット線とに接続され、前記参照電流生成用トランジスタがオンしたときに前記第２ビット線に流れる第２参照電流と同じ第１参照電流を前記第１ビット線に流す負荷回路と、第１及び第２のセンスアンプ駆動線に接続されて駆動を制御され、前記第１ビット線に接続された前記メモリセルに前記第１参照電流が供給されたときの前記第１ビット線の電位と、前記第２ビット線の電位とを比較して保持するラッチ回路とを有する前記センスアンプ回路と、
センス動作制御信号を与えられ、前記センスアンプ回路における初期段階の電位差検知動作では、前記第１のセンスアンプ駆動線と前記第２のセンスアンプ駆動線とを相補的に異なる電位に設定し、これに続く後期段階のラッチ動作に切り替わるとき、前記第１、第２のセンスアンプ駆動線の電位の上下関係を相補的に反転させる前記センスアンプ駆動回路と、
を備えることを特徴とする半導体記憶装置。
【請求項３】
前記センスアンプ駆動回路は、
前記センス動作制御信号が入力され、このセンス動作制御信号と論理的に同一の第１の電位を前記第１又は第２のセンスアンプ駆動線に出力し、前記第１の電位と相補的な第２の電位を前記第２又は第１のセンスアンプ駆動線に出力する論理回路を有することを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記負荷回路は、
電源電圧にソースが接続された第３のＰチャネル型ＭＯＳトランジスタと、
前記電源電圧にソースが接続され、ゲートが前記第３のＰチャネル型ＭＯＳトランジスタのゲートに接続されると共に、負荷信号が入力されてオン／オフが制御される第４のＰチャネル型ＭＯＳトランジスタと、
第３のＰチャネル型ＭＯＳトランジスタのドレインにドレインが接続され、ソースが前記ビット線に接続された第５のＰチャネル型ＭＯＳトランジスタと、
第４のＰチャネル型ＭＯＳトランジスタのドレインにドレインが接続され、ソースが前記ダミービット線に接続され、ゲート及びドレインが前記第５のＰチャネル型ＭＯＳトランジスタのゲートに接続された第６のＰチャネル型ＭＯＳトランジスタと、
を有することを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記ラッチ回路は、
前記第１のセンスアンプ駆動線にソースが接続され、ゲートが前記第１ビット線に接続された第１のＰチャネル型ＭＯＳトランジスタと、
前記第１のセンスアンプ駆動線にソースが接続され、ゲートが前記第２ビット線に接続された第２のＰチャネル型ＭＯＳトランジスタと、
前記第２のセンスアンプ駆動線にソースが接続され、ゲートが前記ビット線に接続され、ドレインが前記第１のＰチャネル型ＭＯＳトランジスタのドレイン及び前記第２ビット線に接続された第１のＮチャネル型ＭＯＳトランジスタと、
前記第２のセンスアンプ駆動線にソースが接続され、ゲートが前記第２ビット線に接続され、ドレインが前記第２のＰチャネル型ＭＯＳトランジスタのドレイン及び前記ビット線に接続された第２のＮチャネル型ＭＯＳトランジスタと、
を有することを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置のうち、特に、データ「０」、「１」の保持を、トランジスタの閾値電圧の差や、抵抗値の大小として記憶するメモリセルを用いたものがある。そのような装置には、メモリセルとしてＦＢＣ（Floating Body Cell）セルを用いたものがある。
【０００３】
ＦＢＣセルは、ＳＯＩ（Silicon On Insulator）基板に形成されたトランジスタのフローティングボディに電荷を蓄えるものである。データ「１」の書き込みはＳＯＩ基板に形成したトランジスタを５極管動作させ、インパクトイオン化により発生したホールをフローティングボディに蓄えて、フローティングボディの電位を高くしてトランジスタの閾値電圧を低くすることにより行う。
【０００４】
データ「０」の書き込みは、蓄えられているホールを、フローティングボディとドレインとの間のＰＮダイオードをフォワードバイアスにすることで、ホールを放電することにより、フローティングボディの電位を低くしトランジスタの閾値電圧を高くすることによって行う。
【０００５】
一方、読み出し動作は、メモリセルのビット線とワード線の電位を一定電位に固定し、ビット線コンタクトを介して流れる電流を検知することで行う。しかし、読み出し動作においては、基準値との比較動作を行うために、基準電流としてデータ「１」が書き込まれたメモリセルから流れる電流と、データ「０」が書き込まれたメモリセルから流れる電流との中間の値をとる電流を生成する必要がある。
【０００６】
一般には、データ「０」が書き込まれたメモリセルの電流と、データ「１」が書き込まれたメモリセルの電流との和をとることで、基準電流として中間値の生成を行っている。
【０００７】
また、メモリセルを構成するセルトランジスタ、および基準電流を生成するためのリファレンスセルトランジスタは、ビット線対に接続されている。
【０００８】
またビット線対には、ビット線の電位を制限するトランジスタと、電源電圧端子から電流を供給する負荷素子とが接続されている。
【０００９】
さらに、ビット線の電位を制限するトランジスタと負荷素子との接続部には、クロスカップル型ラッチが接続されている。
【００１０】
しかし、従来はセンスアンプを駆動する際に、双方のセンスアンプ駆動線ＲＳＡＰ、ＬＳＡＮを同電位にした状態からセンスアンプ駆動線ＲＳＡＰをハイレベルに、センスアンプ駆動線ＬＳＡＮをローレベルに変化させている。このような駆動では、セル読み出しの初期段階において、クロスカップル型のラッチ回路を構成するＮＭＯＳＦＥＴが導通してしまい、誤動作を招くことがあった。
【００１１】
従来の半導体記憶装置を開示した文献名を以下に記載する。
【特許文献１】特開２００４−３３５８８３号公報。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、データの読み取り時に誤動作が発生することを防ぐことが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【００１３】
本発明の一態様による半導体記憶装置は、
第１ビット線に接続され、データを記憶するメモリセルと、
第２ビット線に接続され、データを記憶するダミーセルと、
電源電圧と、前記第１ビット線と、前記第２ビット線とに接続され、前記第１ビット線及び前記第２ビット線に参照電流を流す負荷回路と、第１及び第２のセンスアンプ駆動線に接続されて駆動を制御され、前記参照電流をそれぞれ供給された前記第１ビット線の電位と前記第２ビット線の電位とを比較して保持するラッチ回路とを有するセンスアンプ回路と、
センス動作制御信号を与えられ、前記センスアンプ回路における初期段階の電位差検知動作からこれに続く後期段階のラッチ動作に切り替わるとき、前記第１のセンスアンプ駆動線の電位と前記第２のセンスアンプ駆動線の電位とを相補的に反転させるセンスアンプ駆動回路と、
を備えることを特徴とする。
【００１４】
また、本発明の一態様による半導体記憶装置は、
第１ビット線に接続され、データを記憶するメモリセルと、
第２ビット線にそれぞれ接続され、データを記憶する複数のダミーセルと、
隣接する２本の第２ビット線との間にソース、ドレインが接続され、ゲートに所定電位を与えられて前記２本の第２ビット線を接続する参照電流生成用トランジスタと、
電源電圧と、前記第１ビット線と、前記第２ビット線とに接続され、前記参照電流生成用トランジスタがオンしたときに前記第２ビット線に流れる第２参照電流と同じ第１参照電流を前記第１ビット線に流す負荷回路と、第１及び第２のセンスアンプ駆動線に接続されて駆動を制御され、前記第１ビット線に接続された前記メモリセルに前記第１参照電流が供給されたときの前記第１ビット線の電位と、前記第２ビット線の電位とを比較して保持するラッチ回路とを有する前記センスアンプ回路と、
センス動作制御信号を与えられ、前記センスアンプ回路における初期段階の電位差検知動作では、前記第１のセンスアンプ駆動線と前記第２のセンスアンプ駆動線とを相補的に異なる電位に設定し、これに続く後期段階のラッチ動作に切り替わるとき、前記第１、第２のセンスアンプ駆動線の電位の上下関係を相補的に反転させる前記センスアンプ駆動回路と、
を備えることを特徴とする。
【発明の効果】
【００１５】
本発明の半導体記憶装置によれば、データの読み取り時に誤動作が発生するのを防ぐことが可能である。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を参照して説明する。
【００１７】
本実施の形態による半導体記憶装置のセンスアンプ周辺の回路構成を図１に示す。
【００１８】
図中中央に、Ｐチャネル型ＭＯＳトランジスタＬＰ０及びＲＰ０、ＬＭＰ０及びＲＭＰ０を含む負荷回路ＬＤＣ０と、Ｐチャネル型ＭＯＳトランジスタＬＭＰＳ０及びＲＭＰＳ０、Ｎチャネル型ＭＯＳトランジスタＬＭＮＳ０及びＲＭＮＳ０とを含むラッチ回路ＬＴ０とを有する第１のセンスアンプ回路と、Ｐチャネル型ＭＯＳトランジスタＬＰ１及びＲＰ１、ＬＭＰ１及びＲＭＰ１を含む負荷回路ＬＤＣ１と、Ｐチャネル型ＭＯＳトランジスタＬＭＰＳ１及びＲＭＰＳ１、Ｎチャネル型ＭＯＳトランジスタＬＭＮＳ１及びＲＭＮＳ１とを含むラッチ回路ＬＴ１とを有する第２のセンスアンプ回路とが設けられている。
【００１９】
負荷回路ＬＤＣ０及びラッチ回路ＬＴ０は、図中左右にそれぞれ設けられたセンスアンプ出力線対ＬＳＡ０及びＲＳＡ０に接続され、負荷回路ＬＤＣ０及びラッチ回路ＬＴ１は、図中左右にそれぞれ設けられたセンスアンプ出力線対ＬＳＡ１及びＲＳＡ１に接続されている。
【００２０】
センスアンプ出力線対ＬＳＡ０及びＲＳＡ０には、それぞれ読み出したデータを出力するためのデータ線対ＬＤ０及びＲＤ０が接続され、センスアンプ出力線対ＬＳＡ１及びＲＳＡ１には、それぞれデータ線対ＬＤ１及びＲＤ１が接続されている。
【００２１】
センスアンプ出力線ＬＳＡ０はビット線ＬＢＬ０に、ビット線クランプ用のＮチャネル型ＭＯＳトランジスタＬＭＮ０を介して接続され、センスアンプ出力線ＲＳＡ０はビット線ＲＢＬ０に、同じくビット線クランプ用のＮチャネル型ＭＯＳトランジスタＲＭＮ０を介して接続されている。
【００２２】
センスアンプ出力線ＬＳＡ１はビット線ＬＢＬ１に、ビット線クランプ用のＮチャネル型ＭＯＳトランジスタＬＭＮ１を介して接続され、センスアンプ出力線ＲＳＡ１はビット線ＲＢＬ１にビット線クランプ用Ｎチャネル型ＭＯＳトランジスタＲＭＮ１を介して接続されている。
【００２３】
第１、第２のセンスアンプ回路の動作であるが、負荷回路ＬＤＣ０及びＬＤＣ１では、負荷信号ｂＬＯＡＤＯＮがトランジスタＬＰ０及びＲＰ０、ＬＰ１及びＲＰ１のゲートに与えられて動作状態が切り替わる。即ち、負荷信号ｂＬＯＡＤＯＮＮがハイレベルのときオフ状態にあり、ローレベルになるとオンする。
【００２４】
また、ラッチ回路ＬＴ０、ＬＴ１は、センスアンプ駆動線ＲＳＡＰ、ＬＳＡＮにより駆動が制御される。センスアンプ駆動線ＲＳＡＰ、ＬＳＡＮは、図示されていないセンスアンプ駆動回路に接続され、それぞれの電位が制御される。
【００２５】
トランジスタＬＭＮ０及びＬＭＮ１は、ゲートが駆動線φｔＬに接続され、トランジスタＲＭＮ０及びＲＭＮ１は、ゲートが駆動線φｔＲに接続されており、それぞれ読み出し時にハイレベルになりオンさせる。
【００２６】
図中左側の領域に、メモリセルがマトリクス状に配置されたメモリセルアレイにおいて、図中縦方向に複数のワード線ＬＷＬ０、ＬＷＬ１、…が配置されている。同様に、図中右側の領域に、メモリセルがマトリクス状に配置されたメモリセルアレイにおいて、図中縦方向に複数のワード線ＲＷＬ０、ＲＷＬ１、…が配置されている。
【００２７】
ワード線ＬＷＬ０と、複数のビット線ＬＢＬ０、ＬＢＬ１、…のうちのビット線ＬＢＬ０との交点に、Ｎチャネル型ＭＯＳトランジスタから成るメモリセルＬｎｃ０、ワード線ＬＷＬ０とビット線ＬＢＬ１との交点に、メモリセルＬｎｃ１が配置されている。
【００２８】
ワード線ＲＷＬ０とビット線ＲＢＬ０との交点にメモリセルＲｎｃ０、ワード線ＲＷＬ０とビット線ＲＢＬ１との交点にメモリセルＲｎｃ１が配置されている。各トランジスタのゲートがワード線に、ドレインがビット線に、ソースが接地されている。
【００２９】
ビット線ＬＢＬ０とＬＢＬ１との間に、Ｎチャネル型ＭＯＳトランジスタＭＮＥＬのソース、ドレインが接続され、ビット線ＲＢＬ０とＲＢＬ１との間にＮチャネル型ＭＯＳトランジスタＭＮＥＲのソース、ドレインが接続されている。トランジスタＭＮＥＬのゲートは基準電流生成用駆動線ＤＡＶＲＬに接続され、トランジスタＭＮＥＲのゲートは、基準電流生成用駆動線ＤＡＶＲＲに接続されている。
【００３０】
尚、ここでは、図中左側のメモリセルアレイに属するメモリセルＬｎｃ０とＬｎｃ１に書き込まれているデータを読み出し、図中右側のメモリセルアレイに属するメモリセルＲｎｃ０及びＲｎｃ１を読み出し時の基準電流を生成するためのダミーセルとして用いる場合を想定する。右側のメモリセルＲｎｃ０及びＲｎｃ１をダミーセルとして用いることに伴い、ここでは、このセルが接続されているワード線ＲＷＬはダミーワード線、ビット線ＲＢＬ０、ＲＢＬ１はダミービット線にそれぞれ相当することになる。
【００３１】
しかし、本発明はこれに限られず、逆に図中右側のメモリセルアレイに属するいずれかのメモリセルからデータを読み出し、図中左側のメモリセルアレイに属するいずれかのメモリセルを読み出し用のダミーセルとして用いることもできる。この場合は、ダミーワード線、ダミービット線が全て入れ替わることになる。
【００３２】
次に、本実施の形態による半導体記憶装置が有するセンスアンプ駆動回路について、その構成を示した図２を用いて説明する。
【００３３】
本センスアンプ駆動回路は、図示されていないＣＰＵからセンス動作制御信号ｂＳＡＯＮを与えられてセンスアンプ駆動信号ＲＳＡＰ及びＬＳＡＮを生成して出力する論理回路として、インバータＩＮ１、ＩＮ１１〜ＩＮ１２、ＩＮ２１〜ＩＮＮ２２を有する。
【００３４】
これにより、センス動作制御信号ｂＳＡＯＮが直列に接続された３段のインバータＩＮ１、ＩＮ１１、ＩＮ１２を経て反転されてセンスアンプ駆動信号ＲＳＡＰが生成され、ま
た直列に接続された２段のインバータＩＮ２１、ＩＮ２２を経てセンスアンプ駆動信号ｂＳＡＮが生成される。
【００３５】
センス動作制御信号ｂＳＡＯＮがハイレベルにある初期段階としての電位検知動作期間において、所望のワード線ＲＷＬ、ＬＷＬが読み出し電位としてハイレベルに立ち上がり、また負荷信号ｂＬＯＡＤＯＮがローレベルになる。
【００３６】
これにより、負荷回路ＬＤＣ０、ＬＤＣ１が動作状態になり、選択されたワード線ＬＷＬ０、ＲＷＬ０に接続されたメモリセルＬｎｃ０、Ｌｎｃ１、メモリセルＲｎｃ０、Ｒｎｃ０に電流が流れて、それぞれに書き込まれたデータに応じた電位が、センスアンプ出力線ＬＳＡ０、ＬＳＡ１、ＲＳＡ０、ＲＳＡ１に生じる。
【００３７】
メモリセル側において、トランジスタＲＭＮ０、ＭＮＥＲ、ＲＭＮ１がオンすることにより、センスアンプ出力線ＲＳＡ０とＲＳＡ１とが導通され、等電位となる。これにより、トランジスタＲＰ０からＲＭＰ１、トランジスタＲＰ１からＲＭＰ１には、それぞれ基準電流Ｉref＝（Ｉ１＋△Ｉｎ）／２が流れる。
【００３８】
さらに、本実施の形態では、センスアンプ駆動線ＲＳＡＰとＬＳＡＮとを、図３に示されるように相補的な電位関係に設定する。具体的には、センスアンプ駆動線ＲＳＡＰを−１．５Ｖに、センスアンプ駆動線ＬＳＡＮを＋１．５Ｖに設定する。
【００３９】
これにより、ラッチ回路ＬＴ０、ＬＴ１に含まれるＮチャネル型ＭＯＳトランジスタＲＭＮＳ０、ＲＭＮＳ１のソース電位がセンスアンプ駆動線ＬＳＡＮの電位、即ち＋１．５Ｖに固定され、Ｐチャネル型ＭＯＳトランジスタＲＭＰＳ０、ＲＭＰＳ１のソース電位がセンスアンプ駆動線ＲＳＡＰの電位、即ち−１．５Ｖに固定される。
【００４０】
このように、本実施の形態では、センス動作の初期段階において、ラッチ回路ＬＴ０のＮチャネル型ＭＯＳトランジスタＲＭＮＳ０のソース電位が、センスアンプ駆動線ＬＳＡＮにより＋１．５Ｖに設定されている点に特徴がある。
【００４１】
メモリセルＬｎｃ０側のセンスアンプ出力線ＬＳＡ０が接続されたトランジスタＲＭＮＳ０のゲートの電位は、センス動作開始時点では０Ｖであってオフ状態にあり、さらにメモリセルＲｎｃ０側のセンスアンプ出力線ＲＳＡ０が接続されたドレインの電位も０Ｖである。
【００４２】
この状態から、センス動作開始とともに、「０」が書き込まれたメモリセルＬｎｃ０が接続されたセンスアンプ出力線ＬＳＡ０の電位が上昇していく。一方、「０」が書き込まれたメモリセルＬｎｃ０側のセンスアンプ出力線ＲＳＡ０の電位は、トランジスタＭＮＥＲがオンしていることにより、「１」が書き込まれたメモリセルＲｎｃ１側のセンスアンプ出力線ＲＳＡ１の電位と同じになる。トランジスタＲＰ０、ＲＭＰ０と、トランジスタＲＰ１、ＲＭＰ１とには、同じ基準電流Ｉref＝（Ｉ１＋△Ｉｎ）／２が流れる。
【００４３】
これにより、センスアンプ出力線ＬＳＡ０が接続されたＮチャネル型ＭＯＳトランジスタＲＭＮＳ０のゲート電位は、センスアンプ出力線ＲＳＡ０が接続されたトランジスタＲＭＮＳ０のドレインの電位よりも高くなる。
【００４４】
しかし、本実施の形態ではトランジスタＲＭＮＳ０のソース電位が、＋１．５Ｖと高く設定されているため、トランジスタＲＭＮＳ０はオンしない。
【００４５】
よって、電源電圧ＶCC端子、トランジスタＲＰ０、ＲＭＰ０からトランジスタＲＭＮＳ０を介して、同様に、電源電圧ＶCC端子、トランジスタＲＰ１、ＲＭＰ１、トランジスタＲＭＮ１、ＭＮＥＲ、ＲＭＮ０からトランジスタＲＭＮＳ０を介して、センスアンプ駆動線ＬＳＡＮに電流△Ｉｎが流れ込む事態が回避される。
【００４６】
この結果、電源電圧ＶCC端子からトランジスタＲＰ０、ＲＭＰ０に流れる電流は、増加分△Ｉｎが発生しないため、基準電流Ｉref＝（Ｉ１＋△Ｉｎ）／２を維持し、これと同じ電流が電源電圧ＶCC端子からトランジスタＲＰ１、ＲＭＰ１に流れ、さらにトランジスタＲＭＰ１及びＬＭＰ１から成るカレントミラー回路によって同じ電流が電源電圧ＶCC端子からトランジスタＬＰ１、ＬＭＰ１に流れる。
【００４７】
次に、図３に示されたように、センス動作制御信号ｂＳＡＯＮがハイレベルからローレベルに変化し、ラッチ動作に移行する。
【００４８】
これと同期して、センスアンプ駆動線ＲＳＡＰがローレベル（−１．５Ｖ）からハイレベル（＋１．５Ｖ）へ変化し、センスアンプ駆動線ＬＳＡＮがハイレベルからローレベルへ変化する。即ち、電位差検知動作からラッチ動作に移行する際に、センスアンプ駆動線ＲＳＡＰとＬＳＡＮとの電位が相補的に反転される。
【００４９】
これにより、図３に示されたように、センスアンプ出力線ＬＳＡ、ＲＳＡの電位が変化し、その電位差が拡大していく。
【００５０】
メモリセルＬｎｃに「０」が書き込まれている場合（ここでは、メモリセルＬｎｃ０）は、そのメモリセルＬｎｃに接続されたセンスアンプ出力線ＬＳＡ（ここでは、出力線ＳＡ０）の電位は実線Ｌ１で示されたように最も高く上昇していく。
【００５１】
メモリセルＬｎｃに「１」が書き込まれている場合（ここでは、メモリセルＬｎｃ１）は、そのメモリセルＬｎｃに接続されたセンスアンプ出力線ＬＳＡ（ここでは、出力線ＳＡ１）の電位は実線Ｌ２で示されたように電位が最も低く下降していく。
【００５２】
メモリセルＬｎｃに「０」が書き込まれている場合（ここでは、メモリセルＲｎｃ０）は、そのメモリセルＲｎｃ０に接続されたセンスアンプ出力線ＲＳＡ（ここでは、出力線ＲＳＡ０）の電位は点線Ｌ３で示されたように上昇していくが、実線Ｌ１よりは低くなる。
【００５３】
メモリセルＲｎｃに「１」が書き込まれている場合（ここでは、メモリセルＲｎｃ１）は、そのメモリセルＲｎｃに接続されたセンスアンプ出力線ＲＳＡ（ここでは、出力線ＲＳＡ１）の電位は点線Ｌ４に示されたように電位が下降していくが、実線Ｌ２よりは高い。
【００５４】
このようなセンスアンプ出力線ＬＳＡ０とＲＳＡ０との電位差がラッチ回路ＬＴ０に保持され、センスアンプ出力線ＬＳＡ１とＲＳＡ１との電位差がラッチ回路ＬＴ１に保持される。
【００５５】
メモリセルＬｎｃ１は、データ「１」が書き込まれており、ビット線ＬＢＬ１、センスアンプ出力線ＬＳＡ１から接地端子へ電流が流れる状態にある。センスアンプ出力線ＬＳＡ１からメモリセルＬｎｃ１を介して接地端子に流れる電流には、増加分△Ｉｎが含まれない状態を維持するので、センスアンプ出力線ＬＳＡ１は十分に放電し電位が十分に下降する。このため、センスアンプ出力線ＬＳＡ１の電位は、センスアンプ出力線ＲＳＡ１よりも低くなる。これにより、誤動作を起こすことなく正常なデータ「０」を読み出してデータ出力線ＬＤ１、ＲＤ１から出力することができる。
【００５６】
このように本実施の形態によれば、メモリセルからデータを読み出す際に、初期段階（電位検知動作）から後期段階（ラッチ動作）に移行する時、ラッチ回路ＬＴに含まれるＮチャネル型ＭＯＳトランジスタ、Ｐチャネル型ＭＯＳトランジスタのそれぞれのソースに接続されたセンスアンプ駆動線ＲＳＡＰ、ＬＳＡＮの電位を、相補的に反転させることにより、初期段階においてラッチ回路ＬＴに含まれるＮチャネル型ＭＯＳトランジスタＲＭＮＳが導通して誤動作を招く事態を回避することができる。
【００５７】
〈比較例〉
ここで、上記実施の形態と対比するために、比較例としての半導体記憶装置について述べる。この比較例による半導体記憶装置において、センスアンプ駆動線ＲＳＡＰ、ＬＳＡＮの電位を決定するセンスアンプ駆動回路の構成を図４に示す。
【００５８】
図示されていない中央処理装置（以下、ＣＰＵという）から、センスアンプ動作において、初期段階としての電位差検知動作から、それに続く後期段階としてのラッチ動作に切り替わるタイミングを規定する図示されていないセンス動作制御信号ｂＳＡＯＮが装置に与えられる。ここで、センス動作制御信号ｂＳＡＯＮがハイレベルからローレベルに立ち下がった時点で、電位差検知動作からラッチ動作に切り替わる。
【００５９】
尚、初期段階としての電位差検知動作の開始のタイミングは、選択すべきメモリセルＬｎｃ、Ｒｎｃが接続されたワード線ＬＷＬ、ＲＷＬの電位が立ち上がると共に、負荷回路ＬＤＣに電源電圧ＶCC端子から電流を供給するための負荷信号ｂＬＯＡＤＯＮがハイレベルからローレベルに立ち下がることにより、規定される。これにより、負荷回路ＬＤＣが動作状態になりメモリセルＬｎｃのデータとメモリセルＲｎｃから得られる中間電位との電位差を検知する動作が開始される。
【００６０】
図４に示されたセンスアンプ駆動回路において、センス動作制御信号ｂＳＡＯＮが立ち下がる前の初期段階において、Ｎチャネル型ＭＯＳトランジスタＮ１〜Ｎ３のゲートに与えられるイコライズ信号ＥＱＬがハイレベル（例えば、＋１．５Ｖ）にあり、イコライズ電圧ＶＥＱＬが０Ｖにある。
【００６１】
さらに、Ｐチャネル型ＭＯＳトランジスタＰ１のゲートに与えられる信号ＳＡＰＡＣＴがハイレベル、Ｎチャネル型ＭＯＳトランジスタＮ４のゲートに与えられる信号ｂＳＡＮＡＣＴがローレベルにある。
【００６２】
これにより、Ｐチャネル型ＭＯＳトランジスタＰ１のドレインとＮチャネル型ＭＯＳトランジスタＮ１のドレインとが接続されたノード、及びＮチャネル型ＭＯＳトランジスタＮ１のソース、Ｎチャネル型ＭＯＳトランジスタＮ４のドレインが接続されたノードからは、それぞれ０Ｖのセンスアンプ駆動線ＲＳＡＰ、ＬＳＡＮの電位が出力される。
【００６３】
センス動作制御信号ｂＳＡＯＮが立ち下がる前の初期段階において、読み出すべきメモリセルＬｎｃ０、Ｌｎｃ１が接続されたワード線ＬＷＬ０、及びメモリセルＲｎｃ０、Ｒｎｃ１が接続されたワード線ＲＷＬ０がローレベルからハイレベルに立ち上がる。
【００６４】
さらに、負荷回路ＬＤＣ０におけるトランジスタＬＰ０及びＲＢ０、負荷回路ＬＤＣ１におけるトランジスタＬＰ１及びＲＰ１のゲートに与えられる負荷信号ｂＬＯＡＤＯＮが、ハイレベルからローレベルに立ち下がり、オンする。これにより、負荷回路ＬＤＣ０、ＬＤＣ１に電流が供給された状態になる。
【００６５】
一方、センスアンプ駆動線ＲＳＡＰ及びＬＳＡＮは、上述したセンスアンプ駆動回路により、ハイレベルとローレベルとの中間電位（０Ｖ）に保たれた状態にある。
【００６６】
センスアンプ出力線ＬＳＡ０、ＬＳＡ１、ＲＳＡ０、ＲＳＡ１のそれぞれの電位が、メモリセルあるいはメモリセルのデータに応じて変化する。
【００６７】
そして、センス動作制御信号ｂＳＡＯＮがハイレベルからローレベルに立ち下がると、ラッチ動作に移行する。
【００６８】
図４に示された回路において、イコライズ信号ＥＱＬがローレベル、信号ＳＡＰＡＣＴがローレベル、信号ｂＳＡＮＡＣＴがハイレベルになり、トランジスタＰ１、Ｎ４のみがオンする。これにより、センスアンプ駆動線ＲＳＡＰの電位は高電源電圧ＶＢＬＨと同等のハイレベル（例えば＋１．５Ｖ）に、センスアンプ駆動線ＬＳＡＮの電位は低電源電圧ＶＢＬＬと同等のローレベル（例えば−１．５Ｖ）になる。
【００６９】
このような比較例による駆動方式において、メモリセルＬｎｃ０にデータ「０」、メモリセルＬｎｃ１にデータ「１」が書き込まれており、これを、データ「０」が書き込まれたメモリセルＲｎｃ０、データ「１」が書き込まれたメモリセルＲｎｃ１を用いて基準電流Ｉrefを生成して読み出す場合を考える。
【００７０】
メモリセル側において、メモリセルＲｎｃ０から接地端子には、データ「０」が書き込まれたときの電流Ｉ０が流れる。メモリセルＲｎｃ１から接地端子には、データ「１」が書き込まれたときの電流Ｉ１が流れる。
【００７１】
基準電流Ｉrefを生成するため、駆動線ＤＡＣＶＲＲがハイレベルになり、トランジスタＭＮＥＲがオンして、ビット線ＲＢＬ０とビット線ＲＢＬ１とが接続される。
【００７２】
さらに、駆動線φｔＲがハイレベルになり、トランジスタＲＭＮ０とＲＭＮ１とがオンして、センスアンプ出力線ＲＳＡ０がビット線ＲＢＬ０に接続され、センスアンプ出力線ＲＳＡ１がビット線ＲＢＬ１に接続される。
【００７３】
これにより、負荷回路ＬＤＣ０におけるトランジスタＲＰ０、ＲＭＰ０には、当初、基準電流Ｉref＝（Ｉ０＋Ｉ１）／２が流れ、同様に負荷回路ＬＤＣ１におけるトランジスタＲＰ１、ＲＭＰ１には、同じ基準電流Ｉref＝（Ｉ０＋Ｉ１）／２が流れる。
【００７４】
一方、メモリセル側においても、トランジスタＬＭＮ０及びＬＭＮ１が導通し、センスアンプ出力線ＬＳＡ０とビット線ＬＢＬ０が接続され、センスアンプ出力線ＬＳＡ１とビット線ＬＢＬ１とが接続される。
【００７５】
尚、左側に配置されたメモリセルのデータを読み出す際には、トランジスタＭＮＥＬはオンせず、ビット線ＬＢＬ０とビット線ＬＢＬ１とは分離された状態にあり、それぞれのデータを独立して読み出すことができる。
【００７６】
負荷回路ＬＤＣ０において、高電位電源ＶCC電圧からトランジスタＬＰ０、ＲＰ０を経て、トランジスタＬＭＰ０及びＲＭＰ０から成るカレントミラー回路によって、同じ基準電流Ｉref＝（Ｉ０＋Ｉ１）／２が流れる。
【００７７】
しかし、データ「０」が書き込まれたメモリセルＬｎｃ０が接続されたビット線ＬＢＬ０では、ビット線ＬＢＬ０から接地端子への経路が非導通状態にある。このため、センスアンプ出力線ＬＳＡ０、ビット線ＬＢＬ０は充電されて上昇し、リファレンス側のセンスアンプ出力線ＲＳＡ０、ビット線ＲＢＬ０よりも高くなる。
【００７８】
このセンスアンプ出力線ＬＳＡ０とＲＳＡ０の電位の相違がラッチ回路ＬＴ０によりラッチされて、データ線ＬＤ０、ＲＤ０からこの電位が、メモリセルＬｎｃ０から読み出したデータとして出力される。
【００７９】
ところが、センスアンプ出力線ＬＳＡ０の電位が上昇することにより、この電位が、ラッチ回路ＬＴ０におけるＮチャネル型ＭＯＳトランジスタＲＭＮＳ０のゲートに入力されてオンする。
【００８０】
これにより、電源電圧ＶCC端子からトランジスタＲＰ０、ＲＭＰ０、さらにＲＭＮＳ０を経て新たな電流が流れることになる。
【００８１】
この結果、トランジスタＲＰ０、ＲＭＰ０に流れる基準電流Ｉrefは、トランジスタＲＰ０、ＲＭＰ０からセンスアンプ出力線ＲＳＡ０、ビット線ＲＢＬ０に流れる上記基準電流Ｉref＝（Ｉ０＋Ｉ１）／２に、この新たな電流△Ｉｎが加わる。
【００８２】
この電流△Ｉｎは、負荷回路ＬＤＣ０におけるトランジスタＲＰ０及びＲＭＰ０からトランジスタＲＭＮＳ０に流れる電流△Ｉｎ／２と、負荷回路ＬＤＣ１におけるトランジスタＲＰ１及びＲＭＰ１から、トランジスタＲＭＮ１、ＭＮＥＲ、ＲＭＮ０を介してトランジスタＲＭＮＳ０に流れる電流△Ｉｎ／２とを合計したものとなる。
【００８３】
よって、トランジスタＲＰ０、トランジスタＲＭＰ０に流れる電流は、Ｉref＝（Ｉ０＋Ｉ１＋△Ｉｎ）／２となる。
【００８４】
この基準電流Ｉref＝（Ｉ０＋Ｉ１＋△Ｉｎ）／２は、そのままトランジスタＲＭＰ及びＬＭＰ０から成るカレントミラー回路によってミラーされて、トランジスタＬＰ０、ＬＭＰ０にも流れる。
【００８５】
この電流の増加分△Ｉｎ／２が発生したとしても、センスアンプ出力線ＬＳＡ０の電位がセンスアンプ出力線ＲＳＡ０の電位よりも高いという相対的な電位関係はかわらず、データセルＬｎｃ０に書き込まれたデータ「０」は支障なく読み出すことができる。
【００８６】
しかし、このメモリセルＬｎｃ０に隣接して設けられたメモリセルＬｎｃ１に書き込まされたデータ「１」を読み出す際に、誤動作が発生するおそれがある。
【００８７】
上述したように負荷回路ＬＤＣ０と同様に、負荷回路ＬＤＣ１においても、電源電圧ＶCC端子からトランジスタＬＰ１、ＲＭＰ１には、同じ基準電流Ｉref＝（Ｉ０＋Ｉ１＋△Ｉｎ）／２が流れる。
【００８８】
トランジスタＲＭＰ１及びＬＲＭＰ１から成るカレントミラー回路によって、同じ基準電流Ｉref＝（Ｉ０＋Ｉ１＋△Ｉｎ）／２がトランジスタＬＰ１、ＬＭＰ１に流れる。
【００８９】
トランジスタＬＰ１、ＬＭＰ１からセンスアンプ出力線ＬＳＡ１、ビット線ＬＢＬ１に、この基準電流Ｉrefが流れる。ビット線ＬＢＬ１には、データ「１」が書き込まれたメモリセルＬｎｃ０が接続されており、ビット線ＬＢＬ１から接地端子への経路は導通状態にある。
【００９０】
これにより、センスアンプ出力線ＬＳＡ１、ビット線ＬＢＬ１は放電されて下降し、センスアンプ出力線ＲＳＡ１、ビット線ＲＢＬ１よりも低くなる。
【００９１】
この電位の相違がラッチ回路ＬＴ１によりラッチされて、データ線ＬＤ１、ＲＤ１から電位が読み出されたデータとして出力される。
【００９２】
しかし、比較例による駆動方式では、せンスアンプ出力線ＬＳＡのレベルと、点線で示されたセンスアンプ出力線ＲＳＡのレベルとが交差し、本来の電位関係とは逆の関係になる場合があった。
【００９３】
この理由は、上述したように基準電流Ｉrefが、本来の値よりも△Ｉｎ／２だけ増加している点にある。
【００９４】
即ち、トランジスタＬＰ１、ＬＭＰ１からセンスアンプ出力線ＬＳＡ１、ビット線ＬＢＬ１、メモリセルＬｎｃ１に流れる電流が△Ｉｎ／２だけ増加している。データ「１」が書き込まれたメモリセルＬｎｃ１は、データ「０」が書き込まれたメモリセルＬｎｃ０よりも接地端子に流す電流は大きいが、これだけではセンスアンプ出力線ＬＳＡ１の電位を必要なだけ降下することができずに高電位になり、誤ってデータ「０」を読み出してしまうおそれがあった。
【００９５】
このような誤動作の原因は、上述したように、比較例ではセンス動作の初期段階において、センスアンプ駆動線ＲＳＡＰ、ＬＳＡＮを共に同じ０Ｖに固定している点にある。ここでは、ラッチ回路ＬＴ０のＮチャネル型ＭＯＳトランジスタＲＭＮＳ０のソース部が０Ｖに固定されている。このため、「０」データを格納しているメモリセルＬｎｃ０に接続されたセンスアンプ出力線ＬＳＡ０の電位が上昇していくに伴い、Ｎチャネル型ＭＯＳトランジスタＲＭＮＳ０が導通し、これが原因となって誤動作を招くこととなる。
【００９６】
これに対し、本実施の形態における半導体記憶装置によれば、上述したように、センスアンプ駆動線ＲＳＡＰとＬＳＡＮとを、図３に示されるように相補的な電位関係に設定することで、データ「０」が書き込まれたメモリセルＬｎｃ０を読み出す際に、ラッチ回路ＬＴ０におけるトランジスタＲＭＮＳ０が誤ってオンし、基準電流Ｉrefを△Ｉｎ／２だけ増加させる現象を防ぐことができる。
【００９７】
上述した実施の形態は一例であり、本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することが可能である。
【図面の簡単な説明】
【００９８】
【図１】本発明の実施の形態による半導体記憶装置の構成を示す回路図。
【図２】上記実施の形態による半導体記憶装置が有するセンスアンプ駆動回路の構成を示す回路図。
【図３】同半導体記憶装置が有するセンスアンプ駆動回路の初期センス時及びラッチ時における動作波形を示すタイムチャート。
【図４】比較例による半導体記憶装置が有するセンスアンプ駆動回路の回路構成を示す回路図。
【符号の説明】
【００９９】
ＬＢＬ０、ＬＢＬ１、ＲＢＬ０、ＲＢＬ１  ビット線
ＬＳＡ０、ＲＳＡ０、ＬＳＡ１、ＲＳＡ１  センスアンプ出力線
ＬＷＬ０、ＲＷＬ０  ワード線
Ｌｎｃ０、Ｌｎｃ１、Ｒｎｃ０、Ｒｎｃ１  メモリセル
ＬＤＣ０、ＬＤＣ１  負荷回路
ＬＴ０、ＬＴ１  ラッチ回路
ＲＳＡＰ、ＬＳＡＮ  センスアンプ駆動線
ＩＮ１、Ｉ１１〜Ｉ１２、Ｉ２１〜Ｉ２２  インバータ回路
【図１】
2006252658.tif 000003
【図２】
2006252658.tif 000004
【図３】
2006252658.tif 000005
【図４】
2006252658.tif 000006