(57)【要約】【課題】  揮発型メモリと不揮発型メモリの２種類のメモリを同一チップに混載して、それぞれの特性を生かし、高速/低消費電力の特徴を併せ持つ半導体記憶装置の提供。【解決手段】  ＤＲＡＭメモリアレイのデータを、データ保持モードのエントリ又は電源切断前に、対応する不揮発性メモリ領域に退避させ、データ保持モードからのエグジット又は電源投入時に、不揮発性メモリ領域からＤＲＡＭメモリアレイにデータを転送し、通常の読み出し／書き込みアクセスはＤＲＡＭメモリアレイに対して行われ、データ保持は、不揮発メモリ領域で行う。        【選択図】            図２
2006302466.tif 000002
【特許請求の範囲】
【請求項１】
揮発型メモリセルを複数有する第１のメモリアレイと、
不揮発型メモリセルを複数有する第２のメモリアレイと、
を有し、
前記第１のメモリアレイと前記第２のメモリアレイの間のセンスアンプを介して、前記揮発型メモリセルと前記不揮発型メモリセルの一方から他方へのデータ転送が行われる、ことを特徴とする半導体記憶装置。
【請求項２】
前記揮発型メモリセルが、データ保持にリフレッシュを要するダイナミック型メモリセルよりなる、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記センスアンプが、前記第１のメモリアレイと前記第２のメモリアレイとの間で共用される、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記不揮発型メモリセルが、低抵抗のセット情報又は高抵抗のリセット状態をとる相変化素子を有する相変化メモリセルである、ことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項５】
データ保持モードのエントリ又は電源切断の前に、前記第１のメモリアレイの少なくとも一部のデータを、前記第２のメモリアレイに転送し、転送終了後、前記第２のメモリアレイの不揮発型メモリセルにて、データを保持する、ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項６】
データ保持モードのエグジット又は電源投入の後に、前記第２のメモリアレイの不揮発型メモリセルに保持されているデータを、前記第１のメモリアレイの揮発型メモリセルに戻し、前記第１のメモリアレイに対してアクセスが行われる、ことを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記第２のメモリアレイへのアクセスが、外部から直接行われる構成とされている、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
前記第１のメモリアレイから前記第２のメモリアレイへのデータの転送時には、前記第２のメモリアレイへのリードアクセスは許可され、ライトアクセスは禁止されることを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
前記第１のメモリアレイから前記第２のメモリアレイへの転送は、前記センスアンプを通してワード線単位に行われる、ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項１０】
前記第１のメモリアレイから前記第２のメモリアレイへの転送は、前記第１のメモリアレイのリフレッシュ時に行われる、ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項１１】
前記第１のメモリアレイにおいて、リフレッシュアドレスで選択されたワード線のメモリセルからビット線を介して前記センスアンプで増幅されたデータが、前記第２のメモリアレイの対応するワード線のメモリセルに書き込まれる、ことを特徴とする請求項１０記載の半導体記憶装置。
【請求項１２】
前記第１のメモリアレイのビット線と前記センスアンプとの接続をオン・オフ制御する第１のスイッチをオンし、前記第２のメモリアレイのビット線と前記センスアンプとの接続をオン・オフ制御する第２のスイッチをオフし、前記第１のメモリアレイのワード線で選択されたメモリセルのデータがビット線を介して前記センスアンプで増幅され、
前記第１のスイッチをオフし、前記第２のスイッチをオンして、前記第２のメモリアレイのワード線で選択されたメモリセルに、前記センスアンプで増幅された信号を書き込む、ことを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
前記第１のスイッチをオフし、前記第２のスイッチをオンし、前記第２のメモリアレイのワード線で選択されたメモリセルのデータが前記センスアンプで増幅され、
前記第２のスイッチをオフし、前記第１のスイッチをオンして、前記第１のメモリアレイのワード線で選択されたメモリセルに、前記センスアンプで増幅された信号を書き込む、ことを特徴とする請求項１２記載の半導体記憶装置。
【請求項１４】
前記第２のメモリアレイのメモリセルをなす相変化メモリセルへの、セット状態、リセット状態への書き込みを、前記センスアンプで増幅された信号に応じて選択する手段を備えている、ことを特徴とする請求項１２記載の半導体記憶装置。
【請求項１５】
前記センスアンプで差動増幅されるビット線対の信号を受け前記第２のメモリアレイのビット線を駆動する第１及び第２の書き込みドライバを備え、
一端が共通に前記第２のメモリアレイのビット線に接続され、他端が前記第１及び第２の書き込みドライバの出力にそれぞれ接続され、制御端子にリセット、セット用の書き込みパルス信号を受ける第１及び第２のトランスファスイッチを備えている、ことを特徴とする請求項１４記載の半導体記憶装置。
【請求項１６】
書き込みパルス信号は、ワード線単位にタイミング信号を与え、リセット状態とセット状態の書き込みを時分割で、又は、同時に書き込む、ことを特徴とする、請求項１５記載の半導体記憶装置。
【請求項１７】
前記第２のメモリアレイのビット線は、前記第２のスイッチを介して、前記センスアンプ側のビット線対の一方と接続し、
プリチャージ制御信号によりオンし、前記第２のメモリアレイのビット線をプリチャージする回路と、
制御信号によりオンし、前記センスアンプ側のビット線対の他方を所定の参照電位とする回路と、
を備えている、ことを特徴とする請求項１４記載の半導体記憶装置。
【請求項１８】
前記第１のメモリアレイの複数のビット線対にそれぞれ接続する複数のセンスアンプは、ビット線対毎に、前記第１のメモリアレイの両側に交互に配置されて第１群と第２群のセンスアンプをなし、
前記第２のメモリアレイは、前記第１のメモリアレイの両側にそれぞれ、第１群と第２群のセンスアンプを間に挟んで配置される、ことを特徴とする、請求項１記載の半導体記憶装置。
【請求項１９】
揮発性メモリを複数有する第１のメモリアレイを複数備え、
前記第２のメモリアレイにデータを転送する前記第１のメモリアレイが指定自在とされ、指定された前記第１のメモリアレイの揮発性メモリセルのデータが前記第２のメモリアレイに転送される、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項２０】
前記第１のメモリアレイを指定するアドレスを変換してデコードする手段を備え、指定された前記第１のメモリアレイが、前記センスアンプを間に挟んで前記第２のメモリアレイと相対する領域のアレイとなる、ことを特徴とする請求項１９記載の半導体記憶装置。
【請求項２１】
前記第２のメモリアレイに相対する前記センスアンプを介して隣接する領域と異なる領域に配置される前記第１のメモリアレイをさらに備え、前記第１のメモリアレイのデータを、入出力線を介して、前記第２のメモリアレイに相対する前記センスアンプに転送し、前記センスアンプより前記第２のメモリアレイの不揮発型メモリセルに転送する、ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、不揮発性メモリと、データ保持にリフレッシュを要するダイナミックランダムアクセスメモリ（ＤＲＡＭ）を混載したメモリに関する。
【背景技術】
【０００２】
ＤＲＡＭは高速な読み出し／書き込み（Ｒｅａｄ／Ｗｒｉｔｅ）動作が可能であるが、揮発性（揮発型）メモリであるため、データを保持するために、リフレッシュ（Ｒｅｆｒｅｓｈ）動作が必要とされる。このため、ＤＲＡＭは、データ保持電流が大きくなる、という問題を有している。ＤＲＡＭには、例えばスタンバイ時におけるデータ保持電流の低減が要求されている。
【０００３】
一方、高集積化が可能な不揮発性メモリである、Ｆｌａｓｈメモリ（一括消去型のＥＥＰＲＯＭ（電気的に消去及びプログラム可能なＲＯＭ））や相変化メモリのようなメモリは、データ保持のための電源が不要である半面、一般的に、Ｗｒｉｔｅ速度が遅く、書き換え耐性が低い、という問題点がある。
【０００４】
なお、特許文献１には、ＤＲＡＭチップとＳＲＡＭ（スタティックランダムアクセスメモリ）チップ、ＤＲＡＭチップとＦＬＡＳＨメモリを１つの封止体に実装し、記憶容量を大きく、かつデータ保持電流の少ないメモリが開示されている。また特許文献２には、揮発性メモリ（ＳＤＲＡＭ）と不揮発性メモリ（ＦＬＡＳＨメモリ）を使用したメモリ装置において、ホストから不揮発性メモリへのアクセスを可能としホストからの制御性を向上したメモリ装置が開示されている。さらに特許文献３には、揮発性の第１のメモリセルと第１のメモリセルに接続された不揮発性メモリセル（ＭＲＡＭ）を含み、第１のメモリセル又は不揮発性メモリセルにデータを書き込むことができ、第１のメモリセル又は不揮発性メモリセルからのデータを、第１のメモリセル又は不揮発性メモリセルの他方に転送することができるようにした構成が開示されている。
【０００５】
【特許文献１】特開２００３−６０４１号公報
【特許文献２】特開２００３−９１４６３号公報
【特許文献３】特開２００４−３９２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、揮発型メモリと不揮発型メモリの２種類のメモリを同一チップに混載して、それぞれの特性を生かし、高速/低消費電力の特徴を併せ持つ半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
本願で開示される発明は、前記目的を達成するため、概略以下の構成とされる。
【０００８】
本発明に係る半導体記憶装置は、揮発型メモリセルを複数有する第１のメモリアレイと、不揮発型メモリセルを複数有する第２のメモリアレイとを備え、前記第１のメモリアレイと前記第２のメモリアレイとの間にセンスアンプを備え、前記揮発型メモリセルと前記不揮発型メモリセルの一方から、前記センスアンプを介して、他方へデータ転送が行われる。
【０００９】
本発明において、前記揮発型メモリセルが、データ保持にリフレッシュを要するダイナミック型メモリセルよりなる。本発明において、前記センスアンプが、前記第１のメモリアレイと前記第２のメモリアレイとの間で共用される構成としてもよい。
【００１０】
本発明において、前記不揮発型メモリセルが、低抵抗のセット情報又は高抵抗のリセット状態をとる相変化素子を有する相変化メモリセルで構成してもよい。
【００１１】
本発明において、前記第１のメモリアレイの少なくとも一部のデータを、前記第２のメモリアレイに転送する手段を備え、転送終了後は、前記第２のメモリアレイの不揮発性メモリセルにてデータを保持する構成としてもよい。
【００１２】
本発明において、好ましくは、前記第１のメモリアレイから前記第２のメモリアレイへのデータの転送を、データ保持モードのエントリ又は電源切断の前に行う。
【００１３】
本発明において、前記第２のメモリアレイの不揮発性メモリセルに保持されているデータを、前記第１のメモリアレイのダイナミック型メモリに転送する手段を備えている。データ保持モードのエグジット又は電源投入後に、前記第２のメモリアレイの不揮発性メモリセルに保持されているデータを、前記第１のメモリアレイのダイナミック型メモリセルに戻し、外部からのアクセスは、前記第１のメモリアレイに対して行われる。
【００１４】
本発明において、前記第２のメモリアレイへのアクセスは、外部から直接行う構成としてもよい。その際、前記第１のメモリアレイから前記第２のメモリアレイへのデータの転送時には、前記第２のメモリアレイへのリードアクセスが許可され、ライトアクセスを禁止するようにしてもよい。
【００１５】
本発明において、前記第１のメモリアレイから第２のメモリアレイへのデータの転送は、前記センスアンプを通して、ワード線単位に行う構成とされている。
【００１６】
本発明によれば、揮発性メモリアレイのデータを、データ保持モードのエントリ又は電源切断前に、対応する不揮発性メモリ領域に退避させ、データ保持モードからのエグジット又は電源投入時に、不揮発性メモリ領域から揮発性メモリアレイにデータを転送し、通常の読み出し／書き込みアクセスは揮発性メモリアレイに対して行われ、データ保持は、不揮発メモリ領域で行う。
【発明の効果】
【００１７】
本発明によれば、通常動作時には、揮発性メモリの高速性を達成し、スタンバイ等のデータ保持時には、不揮発性メモリによるデータ保持により低消費電流を実現している。
【発明を実施するための最良の形態】
【００１８】
本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。図１は、本発明の一実施形態のＤＲＡＭと不揮発性メモリ混載チップの構成をブロック図にて示したものである。特に制限されないが、チップ１は、４つのバンク（ＢＡＮＫ０〜ＢＡＮＫ３）より構成され、各バンクは、ＤＲＡＭのメモリアレイ１０の端にセンスアンプ３０を挟んで不揮発性メモリアレイ２０を配置する構成とされている。なお、図１において、４０はワードドライバ（あるいはサブワードドライバ）である。
【００１９】
ＤＲＡＭでのリフレッシュ動作は、よく知られているように、リフレッシュアドレスで選択されたワード線を高電位に立ち上げて、ワード線で選択されたメモリセルが接続するビット線に読み出されたメモリセルの保持データを、該ビット線に接続するセンスアンプにて増幅し、増幅した信号を、該ビット線から該メモリセルに再書き込みをし、その後、該ワード線を立ち下げることにより、メモリセルのデータの再書き込みを行うものである。
【００２０】
特に制限されないが、本実施形態では、不揮発性メモリアレイ２０は、相変化メモリ（ＰＣＲＡＭ）から構成されている。
【００２１】
本発明の一実施形態においては、ＤＲＡＭメモリアレイから不揮発性メモリアレイ（「不揮発性メモリ領域」ともいう）へのデータの転送は、センスアンプによるリフレッシュ動作の間に、相変化メモリ（ＰＣＲＡＭ）への転送動作を組み合わせることにより、制御を複雑にすることなく、データ転送を行うことを可能としている。
【００２２】
次に、本発明の一実施形態の動作を説明する。図２は、本発明の一実施形態の動作を模式的に示す図である。なお、図２では、単に説明のため、各メモリアレイのワード線（ＷＬ）を２５６本（２５６ＷＬ）としているが、本発明はかかる構成に制限されるものでないことは勿論である。
【００２３】
図２（Ｂ）に示すように、電源オフ（データ保持モード）の前に、ＤＲＡＭメモリアレイの領域のデータを不揮発性メモリアレイ（ＰＣＲＡＭ）に転送し、不揮発性メモリアレイでデータを保持する。
【００２４】
そして図２（Ａ）に示すように、データ保持モード終了後、不揮発性メモリアレイ（ＰＣＲＡＭ）からＤＲＡＭメモリアレイにデータを転送する。
【００２５】
特に制限されないが、不揮発性メモリアレイ２０の記憶容量は、センスアンプ３０を間に挟むメモリアレイ１０の半分の容量に設定されている。また、不揮発性メモリアレイ２０は、センスアンプ領域を間に、ＤＲＡＭメモリアレイ１０の両側に配置されているが、これは、センスアンプが、千鳥配置（１ビット線対毎にセンスアンプが、ＤＲＡＭメモリアレイ１０の左右に交互に配置）されているためである。
【００２６】
以下、具体的な実施例に即して説明する。図３は、本発明の一実施例におけるセンスアンプ部と、ＤＲＡＭメモリアレイ、及び不揮発性メモリアレイ（ＰＣＲＡＭ）の構成の一例を示す図である。
【００２７】
図１及び図３に示したように、ＤＲＡＭメモリアレイの端に、センスアンプ部を挟んで不揮発性メモリアレイが配置される。なお、図３に示した制御信号等はあくまで説明のためのものであり、本発明はかかる構成にのみ限定されるものでないことは勿論である。
図３において、ＰＣ＿Ｌは、不揮発性メモリ（ＰＣＲＡＭ）側のビット線プリチャージ信号である。ΦＳ、ΦＲは、相変化メモリへのセット／リセット（Ｓｅｔ／Ｒｅｓｅｔ）書き込みパルス幅を制御する信号である。ＴＧ＿Ｌ、ＴＧ＿Ｒは、シェアード信号（ビット線と、共用型センスアンプＳＡを接続するトランスファスイッチの制御信号である。ＴＧ＿ＲＥＦは参照電位接続信号である。ＶＲＥＦは、不揮発性メモリ（相変化素子）読み出し時の参照電位である。ＮＣＳ、ＰＣＳはセンスアンプ起動信号である。ＬＩＯはＩ／Ｏ線である。ＢＬＥＱＢはビット線プリチャージ信号である。ＨＶＤＬはＤＲＡＭ動作時のビット線プリチャージ電位である。ＹＳはカラムデコーダから出力されるカラム選択信号である。
【００２８】
ＷＬ０Ｒ〜ＷＬ３Ｒは、ＤＲＡＭメモリアレイのワード線である。ＤＲＡＭメモリセルは、ビット線にドレインが接続され、ゲートがワード線に接続されたＭＯＳトランジスタ（ＭＣ０）とＭＯＳトランジスタのソースと基準電位（例えば電源電圧の１／２）間に接続された容量Ｃよりなる。ＮＭＯＳトランジスタＭＮ４、ＭＮ５は、制御信号ＴＧ＿Ｒに基づき、ＤＲＡＭメモリアレイのビット線とセンスアンプＳＡのオン・オフを制御するトランスファスイッチである。ビット線ＢＬ０Ｔ、ＢＬ０Ｂ対間に直列に接続されたＮＭＯＳトランジスタＭＮ６、ＭＮ７は、ゲートに制御信号ＢＬＥＱＢが接続され、オン時にビット線対をプリチャージ電位ＨＶＤＬに駆動するプリジャージ回路をなし、ビット線対間に直列に接続されゲートに制御信号ＢＬＥＱＢが接続されたＮＭＯＳトランジスタＭＮ８はビット線対を平衡させるイコライザ回路を構成している。センスアンプＳＡは、高電源電位、低電源電位を与えるセンスアンプ活性化信号ＰＣＳ、ＮＣＳにそれぞれソースが接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタよりなるＣＭＯＳインバータを２つ備え、一方のＣＭＯＳインバータの入力（ゲート）を他方のＣＭＯＳインバータの出力（ドレイン）に互いに交差接続してなるラッチ型構成とされる。Ｉ／Ｏ線ＬＩＯとビット線ＢＬ０Ｔ、ＢＬ０Ｂ間にそれぞれ接続されゲートにカラム選択信号ＹＳを入力するＮＭＯＳトランジスタＭＮ９、ＭＮ１０はＹスイッチであり、選択されたビット線とＩ／Ｏ線とを接続する。センスアンプ部のビット線ＢＬ０Ｔは、トランスファスイッチＭＮ０を介して不揮発性メモリアレイのビット線ＢＬ０Ｌに接続される。
【００２９】
ＷＬ０Ｌ、ＷＬ１Ｌは不揮発性メモリアレイのワード線である。不揮発性メモリセルは、ビット線ＢＬ０Ｔにドレインが接続されゲートにワード線が接続され、ソースが相変化素子の一端に接続されたＮＭＯＳトランジスタ（ＭＣ１）と、相変化素子（ＰＣ）とからなり、相変化素子（ＰＣ）の他端は接地されている。不揮発性メモリアレイ側には、さらに、ソースが参照電位ＶＲＥＦに接続され、ドレインがビット線ＢＬ０Ｂに接続されゲートが制御信号ＴＧ＿ＲＥＦに接続されたＰＭＯＳトランジスタＭＰ２と、ドレインが電源に接続され、ゲートがビット線ＢＬ０Ｔに接続されたＰＭＯＳトランジスタＭＰ０と、ドレインが電源に接続され、ゲートがビット線ＢＬ０Ｂに接続されたＰＭＯＳトランジスタＭＰ１と、ＰＭＯＳトランジスタＭＰ０のドレインとビット線ＢＬ０Ｌ間に接続され、ゲートにリセット信号φＲが接続されたＮＭＯＳトランジスタＭＮ１と、ＰＭＯＳトランジスタＭＰ１のドレインとビット線ＢＬ０Ｌ間に接続されゲートにセット信号φＳが接続されたＮＭＯＳトランジスタＭＮ２と、ソースがＶＳに接続され、ドレインがビット線ＢＬ０Ｌに接続されゲートが制御信号ＰＣ＿Ｌに接続されたトランジスタＭＮ３と、を備えている。ＰＭＯＳトランジスタＭＰ０、ＭＰ１は、センスアンプＳＡで増幅した信号を不揮発性メモリセルに書き込むドライバを構成し、トランジスタＭＰ０の駆動能力は大（チャネル幅Ｗが相対的に大）、トランジスタＭＰ１の駆動能力は小（チャネル幅Ｗが相対的に小）とされる。次のビット線対ＢＬ２Ｔ、ＢＬ２Ｂについても、センスアンプ部、不揮発性メモリアレイとも、ビット線対ＢＬ０Ｔ、ＢＬ０Ｂと同様の構成とされる。
【００３０】
ＤＲＡＭメモリアレイの領域のデータを電源オフ（データ保持モード）前に  不揮発性メモリ領域に転送し、不揮発性メモリアレイでデータを保持するが、ＤＲＡＭメモリアレイから不揮発性メモリアレイへのデータ転送は、通常のリフレッシュ動作に、不揮発性メモリ領域への転送モードを組み合わせることにより、ワード線単位で一括して転送を行う。
【００３１】
ＤＲＡＭメモリアレイから不揮発性メモリアレイへデータ転送する場合には、ＤＲＡＭワード線に対応する不揮発性メモリアレイのワード線を同時に立ち上げる。たとえば図３において、ＤＲＡＭメモリアレイのワード線ＷＬ０Ｌと、不揮発性メモリアレイのワード線ＷＬ０Ｒを同時に活性化する。このとき、トランスファスイッチＭＮ４、ＭＮ５がオンとされ、一方、トランスファスイッチＭＮ０はオフとされ、センスアンプＳＡは、ＤＲＡＭメモリアレイと接続され、不揮発性メモリアレイとは切り離しておく。ＤＲＡＭメモリアレイのワード線ＷＬ０Ｒで選択されたメモリセルからの信号はビット線に出力され、センスアンプＳＡで増幅される。そしてセンスアンプＳＡで増幅された信号（ビット線対ＢＬ０Ｔ、ＢＬ０Ｂ、不図示のビット線対ＢＬ１Ｔ、ＢＬ１Ｂ、ビット線対ＢＬ２Ｔ、ＢＬ２Ｂ、…の信号）は、ビット線対にゲートが接続された書き込みドライバ（例えばビット線対ＢＬ０Ｔ、ＢＬ０Ｂの場合、ＰＭＯＳトランジスタＭＰ０、ＭＰ１）により、不揮発性メモリアレイ側のメモリセルにデータの書き込みを行う。
【００３２】
書き込みは次のようにして行われる。不揮発性メモリアレイのセルは、高抵抗であるＲｅｓｅｔ状態（相変化素子はアモルファス状態）と低抵抗であるＳｅｔ状態（相変化素子は結晶化している状態）の２つの状態を制御することにより、データを保持する素子である。このＲｅｓｅｔ状態、Ｓｅｔ状態へ相変化素子を遷移させるためには、個別に、必要とされる電流を、一定時間、相変化素子に流して発熱させる必要がある。一般的には、Ｒｅｓｅｔ状態にするためには、大電流を短時間流し、Ｓｅｔ状態にするためには、Ｒｅｓｅｔ書き込み時よりも少ない電流を、長時間流す必要がある。このため、書き込みデータに応じた、Ｗｒｉｔｅ電流、時間を、Ｒｅｓｅｔ状態、Ｓｅｔ状態とで、個別に制御する必要がある。かかる制御を実現するために、本実施例では、相補のビット線対ＢＬ０Ｔ、ＢＬ０Ｂの信号を、駆動トランジスタＭＰ０、ＭＰ１の駆動信号としている。相補のビット線対ＢＬ０Ｔ、ＢＬ０Ｂの相補データ信号によって駆動トランジスタＭＰ０、ＭＰ１のいずれか一方のみが動作し、所望の電流を相変化素子（ＰＣ）に流すことができる。
【００３３】
書き込み時間は、ゲートにφＲ，φＳをそれぞれ入力とするトランスファスイッチＭＮ１、ＭＮ２を、必要な時間オンすることにより制御する。
【００３４】
かかる構成により、ワード線単位に一括で転送を行う場合であっても、不揮発性メモリアレイのそれぞれのメモリセルに対して、必要な電流、時間を、転送データに応じて、流すことができる。すなわち、ワード線単位に一括での転送が実現できる。本実施例のかかる構成の利点は、カラム選択動作を伴わないことから、制御が容易であるということである。そして、リフレッシュ動作に、不揮発性メモリアレイ側に配置されたトランスファスイッチを構成するトランジスタＭＮ１、ＭＮ２のゲートを制御するだけで、転送動作を実現できる。
【００３５】
図４は、本発明の一実施例の動作波形の一例を示す図であり、図４（Ａ）は通常動作からデータ保持モード又は電源切断可能状態への移行時のＤＲＡＭメモリアレイから不揮発性メモリアレイへのデータ転送の様子を模式的に示し、図４（Ｂ）はデータ保持モードの解除又は電源投入時の不揮発性メモリアレイからＤＲＡＭメモリアレイへのデータ転送の様子を模式的に示している。なお、以下の動作説明では、クロック同期型のＤＲＡＭ（Synchronous  DRAM）を用いた例にしたがって説明するが、本発明はかかる構成に限定されるものでないことは勿論である。
【００３６】
図４において、ＣＬＫはクロック信号、ＣＫＥはクロックイネーブル信号であり、前のＣＬＫの立ち上がりでＣＫＥがＨＩＧＨレベルのとき、次のＣＬＫの立ち上がりエッジが有効となり、各入力信号を取り込み、前のＣＬＫの立ち上がりでＣＫＥがＬＯＷレベルのとき、次のＣＬＫの立ち上がりエッジが無効となり、各入力信号の取り込みは行われない。Ｃｏｍｍａｎｄは外部から供給されるコマンドであり、Ｉｎｔ  ｃｏｍは、不図示のコマンドデコーダでデコードして生成される内部コマンドである。内部動作の波形としては、ワード線ＷＬ０のフレッシュ動作とワード線ＷＬ２５５のリフレッシュ動作の信号波形が模式的に示されている。ＰＷＤＮは、パワーダウン信号であり、ＬＯＷレベルで電源オフとなり、電源投入時にＨＩＧＨレベルとなる。
【００３７】
ＣＫＥがＬＯＷレベルとなり、不揮発モードのコマンドの投入を受けて、内部コマンドとしてリフレッシュコマンドＲＥＦが生成される。ＤＲＡＭメモリアレイから不揮発性メモリアレイに転送するにあたり、ＤＲＡＭメモリアレイのデータを転送する不揮発性メモリアレイのワード線を同時に立ち上げ、通常のリフレッシュ動作と同じように、ＤＲＡＭセルからのデータをセンスアンプＳＡで増幅する（ＤＲＡＭ読み出し）。その後、不揮発性メモリアレイ側のトランスファスイッチＭＮ１、ＭＮ２のゲート信号（φＲ／φＳ）を順番に必要な時間、ＨＩＧＨレベルとして、転送を行う。この場合、Ｓｅｔ／Ｒｅｓｅｔ書き込みを時分割で行っているが（Ｒｅｓｅｔ転送とＳｅｔ転送を時分割で行う）、書き込みを同時に行うようにしてもよい。この転送動作は、データ保持モードに入る前に、必要な回数のリフレッシュ動作を行う。図４の場合、ワード線２５６本分に対応する２５６回のリフレッシュ動作を行っている。
【００３８】
このように、データ転送コマンド（不揮発モード）が投入された後に、必要な回数（転送を行う領域のワード線本数分の回数）、内部コマンド（Ｉｎｔ  ｃｏｍ）であるリフレッシュコマンド（ＲＥＦ）を発行することによって、自動的に転送動作が完了する。
【００３９】
その後は、電源を切断、もしくは、携帯端末等の用途のＭｏｂｉｌｅＲＡＭのディープパワーダウン（Ｄｅｅｐ  ｐｏｗｅｒ  Ｄｏｗｎ）モードのように、外部電圧は印加されているが、内部的には動作しない状態としても、データを保持することが可能となり、消費電流を削減することができる。
【００４０】
転送動作の間は、メモリへのアクセスは禁止となる。なお、２５６本のワード線程度の場合、１００ｎｓ×２５６≒２５μｓ程度の期間となる。
【００４１】
図４（Ｂ）に示すように、データ保持モードから復帰させてデータを読み出す場合には、電源を投入し、必要な回数のリフレッシュ動作を行うことにより、データは、再びＤＲＡＭのメモリアレイに自動的に転送される。これは、電源投入を検知、もしくは、転送開始コマンドを実行することにより実現される。この場合、ワード線単位に一括で転送される。不揮発性メモリアレイの選択セルからビット線ＢＬ０Ｌに読み出されたデータは、オン状態のトランスファスイッチＭＮ０を介してセンスアンプＳＡで増幅される。このとき、センスアンプＳＡは、不揮発性メモリアレイ側に接続し、ＤＲＡＭメモリアレイ側との接続はスイッチＭＮ４、ＭＮ５をオフして切断しておく。スタンバイ状態で、ΦＴＰ（ＴＧ＿Ｌ）はＨＩＧＨレベルで、トランスファスイッチＭＮ０はオンになり、相変化メモリセルとつながるビット線ＢＬ０Ｔは、プリチャージ用のＭＯＳトランジスタＭＮ３によって、電位ＶＳにプリチャージされる。相補の関係にあるビット線ＢＬ０Ｂは、参照電位であるＶＲＥＦにプリチャージされる。電位ＶＳは、参照電位ＶＲＥＦよりも少し高い電位に設定されている。
【００４２】
ワード線（例えばＷＬ０Ｌ）を立ち上げた場合を想定する。不揮発性メモリアレイのワード線で選択されたメモリセルがＳｅｔ状態（低抵抗状態）の場合には、ビット線ＢＬ０Ｔは、相変化素子を通して、ＶＳＳに電流が流れ、電位が低下する。ある一定の時間後に、ラッチ型センスアンプＳＡを起動すると、この差分（差電圧）が差動増幅されて、ビット線ＢＬ０ＴはＬＯＷレベルとなる。
【００４３】
不揮発性メモリアレイのワード線で選択されたメモリセルがＲｅｓｅｔ状態（高抵抗状態）の場合は、プリチャージ電位のＶＳは、ほとんど変動しないため、ビット線ＢＬ０ＴはＨＩＧＨレベルとなる。
【００４４】
センスアンプＳＡでの増幅終了後、ＤＲＡＭメモリアレイ側のトランスファスイッチＭＮ４、ＭＮ５をオンとして、ＤＲＡＭメモリアレイ側のワード線で選択されたメモリセルにデータを転送する（書き込む）。
【００４５】
この動作を、不揮発性メモリアレイのワード線本数分行うことにより、転送動作が完了して、全てのデータはＤＲＡＭメモリアレイのメモリセルに格納される。
【００４６】
この転送動作の完了は、内部のリフレッシュカウンタ、あるいは専用のカウンタでモニタして、不揮発性メモリアレイのデータが全て転送されたことを検知して、自動的に転送動作を終了するようにしてもよい。
【００４７】
その後は、ＤＲＡＭメモリアレイのセルへのみアクセスが行われ、高速なＲｅａｄ／Ｗｒｉｔｅ動作が可能になる。
【００４８】
以上のような構成、動作を行うことにより、高速な不揮発性メモリを実現することが可能になる。
【００４９】
本発明のように、高速な読み出し（Ｒｅａｄ）／書き込み（Ｗｒｉｔｅ）動作が可能なＤＲＡＭと、不揮発性メモリを同一チップ上に混載し、データ保持モード前後で各メモリ間でデータを転送することによって、通常のＲｅａｄ／ｗｒｉｔｅ時は、ＤＲＡＭの高速性、データ保持時には不揮発性メモリとなり、両方のメモリのメリットを生かした半導体メモリを提供することができる。
【００５０】
なお、データ保持モード終了後は、転送動作が完了するまでは、メモリへのアクセスは禁止としたが、不揮発性メモリアレイが、相変化メモリ（ＰＣＲＡＭ）からなる場合には、ＤＲＡＭと同等の速度での読み出しが可能であるため、転送動作を行う前でも、ＰＣＲＡＭから、直接読み出すことも可能である。
【００５１】
この場合、転送（ＰＣＲＡＭに転送する範囲にあるメモリセルに繋がるワード線の本数回のリフレッシュ動作）終了するまでの間、読み出し動作は可能であるが、当該領域への書き込みを行うと、ＤＲＡＭメモリアレイの領域と不揮発性メモリアレイのデータが、不整合となるため、書き込みは禁止となる。
【００５２】
上記した例では、データ保持モードに入る前に、不揮発性メモリアレイに転送し、保持モードから抜ける（ｅｘｉｔ）する時に、揮発領域と不揮発性メモリアレイ間で転送を行う方式を説明したが、転送方法については、代案として、以下の構成としてもよい。
【００５３】
相変化メモリ（ＰＣＲＡＭ）は、ＤＲＡＭと同等の読み出し速度であるが、書き込みは、約１０倍程度遅く、書き換え回数の上限が１０１２程度とＤＲＡＭの１０年保障の１０１６回よりも４桁低いという特徴を持っている。書き換え回数はＤＲＡＭ／ＳＲＡＭと比較して低いが、４桁程度である。つまり、４桁遅い速度での書き込みを実施すれば、１０年保証が可能ということになる。
【００５４】
通常のＤＲＡＭのリフレッシュサイクルは６４ｍｓであるため、書き込み時間に比べて約６桁遅い速度となる。
【００５５】
ＤＲＡＭメモリアレイから不揮発性メモリアレイ（ＰＣＲＡＭ）への転送をリフレッシュ動作時に行うようにすれば、１０年保証の書き換え回数は６桁少なくて良いので、１０１２回でも十分書き換え回数の保証が可能であり、書き換え回数が低い問題は解決できる。
【００５６】
また、通常のリフレッシュ動作中に転送できるので、特にデータ保持モードを設ける必要も無くなるメリットがある。
【００５７】
また、このとき、１周のリフレッシュ期間の間で、当該領域に書き込みが行われていない場合には、ＤＲＡＭメモリアレイ側だけのリフレッシュを行い、転送動作を省略する制御を行い、さらに書き換え回数を削減するとともに、消費電流を削減するようにしてもよい。
【００５８】
ユーザは、電源投入前後に、必要回数のリフレッシュを入れるだけで、高速な不揮発性メモリとして使用することが可能になる。
【００５９】
上記実施例では、センスアンプを介して、ワード線単位に一括に、転送する構成としている。この場合、不揮発性メモリアレイに、転送可能な領域が物理的に決まってしまう。
【００６０】
特定のアドレス空間のデータを不揮発性メモリアレイに保存したい場合、あらかじめ必要なデータを特定のアドレス空間に格納する必要があり、少なくとも初期化段階で領域を決定する必要がある。
【００６１】
本発明の別の実施例は、ユーザが任意の空間のデータを不揮発性メモリアレイに転送することができる構成としたものである。
【００６２】
本実施例では、不揮発性メモリアレイの領域に転送するＤＲＡＭメモリアレイのマットのアドレス設定を、モードレジスタに書き込むことで任意の空間を指定する。
【００６３】
このとき、指定したアドレスが、不揮発性メモリアレイの領域への転送となるように、アドレスをスクランブルする。この例を図５に示す。図５（Ａ）は、初期状態での割り付けの一例（ＭＡＴ  ＮｏとアドレスＸ０、Ｘ１、Ｘ２の対応）を示し、図５（Ｂ）は、図５（Ａ）を表形式で示したものである。（Ｘ０、Ｘ１、Ｘ２）＝（０，０，０）でＭＡＴ  Ｎｏ．０、（Ｘ０、Ｘ１、Ｘ２）＝（１，１，１）ＭＡＴ  Ｎｏ．７をアドレス指定する。
【００６４】
図５（Ａ）に示すように、ＭＡＴ  Ｎｏ．０は、不揮発性メモリアレイとの間で転送可能とされている。すなわち、初期状態では、転送可能な領域は、メモリマットＭＡＴ  Ｎｏ．０であり、アドレスは（０，０，０）となっている。
【００６５】
図５（Ａ）の初期状態から、不図示のモードレジスタによって、ＤＲＡＭメモリアレイ（揮発領域）のＭａｔ  Ｎｏ．５（アドレス（Ｘ０、Ｘ１、Ｘ２）＝（１，０，１））のデータを保持したい場合、不図示のレジスタへの設定に従って、Ｘ０とＸ２を反転して、アドレスデコーダに入力する。すると、Ｍａｔ  Ｎｏ.０とＭａｔ  No.５の物理的な領域が入れ替わり、図５（Ｃ）に示すように、Ｍａｔ  Ｎｏ．５に格納したデータを不揮発性メモリアレイの領域に転送することが可能となる。アドレス（Ｘ０、Ｘ１、Ｘ２）＝（１，０，１）は、Ｘ０とＸ２が反転され、ＭＡＴ  Ｎｏ．５がアクセスされる。ＭＡＴ  Ｎｏ．５はＭａｔ  Ｎｏ．０の領域にある。ＭＡＴ  Ｎｏ．４、７、６、１、０、３、２は、それぞれ、図５（Ａ）のＭａｔ  Ｎｏ．１、２、３、４、５、６、７の領域にある。
【００６６】
上記手法は、あらかじめ、電源切断後も保持したいデータのアドレスが分かっている場合には有効である。しかし、電源切断後も保持したいデータのアドレスが初期化時点で決まっていない場合、この手法は有効ではない。
【００６７】
本発明の別の実施例として、電源切断直前に、不揮発性メモリアレイの領域に転送したいデータの領域を指定するようにしてもよい。図６は、本発明のさらに別の実施例を説明するための図である。
【００６８】
データ保持モードに入る前に、不揮発性メモリアレイ（ＰＣＲＡＭ）にデータを転送するマットの情報は、不図示のモードレジスタによって設定を行う。図６（Ｂ）に示すように、不揮発性メモリアレイと隣接する領域以外のメモリマットが選択された場合には、Ｉ／Ｏ線を介して（センスアンプで読み出されカラムスイッチがオンし、ビット線とＩ／Ｏ線が接続する）、データを、不揮発性メモリアレイが接続するセンスアンプに転送する。
【００６９】
ＤＲＡＭのＭＡＴのワード線１本分のデータがセンスアンプに転送が終了したら、先に説明した転送方法で、一括して、不揮発性メモリアレイに書き込みを行う。Ｍａｔ全体のデータが転送完了するまで、この動作を行う。終了したら自動的に転送を完了する。
【００７０】
転送が完了した後で、アドレスをスクランブルする情報をレジスタ（不揮発性）に書き込み、論理アドレスは変更せず、物理的なアドレスが、不揮発性メモリアレイの領域の隣になるように変更する。これにより、逆転送動作は、センスアンプを介して隣接するＭａｔの領域にワード線毎に一括して転送することが可能になり、転送時間を短縮することができる。
【００７１】
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成に限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００７２】
【図１】本発明の一実施形態の構成を説明するための図である。
【図２】本発明の一実施形態の動作を説明するための図である。
【図３】本発明の一実施例の構成を説明するための図である。
【図４】本発明の一実施例の動作を説明するための図である。
【図５】本発明の別の実施例の動作を説明するための図である。
【図６】本発明のさらに別の実施例の動作を説明するための図である。
【符号の説明】
【００７３】
１  チップ
１０  ＤＲＡＭメモリアレイ
２０  不揮発性メモリアレイ
３０  センスアンプ
４０  ワードドライバ
ＢＬＥＱＢ  ビット線プリチャージ信号
ＢＬ０Ｔ、ＢＬ０Ｂ  ビット線
ＨＶＤＬ  ＤＲＡＭ動作時ビット線プリチャージ電位
ＬＩＯ  Ｉ／Ｏ線
ＭＣ０、ＭＣ１  メモリセルトランジスタ
Ｃ  容量
ＭＮ０〜ＭＮ９  ＮＭＯＳトランジスタ
ＭＰ０、ＭＰ１、ＭＰ２  ＰＭＯＳトランジスタ
ＮＣＳ、ＰＣＳ  センスアンプ起動信号
ＰＣ  相変化素子
ＰＣ＿Ｌ  相変化メモリ側ビット線プリチャージ信号
ＳＡ  センスアンプ
ＴＧ＿Ｌ、ＴＧ＿Ｒ  トランスファスイッチの制御信号（シェアード信号）
ＴＧ＿ＲＥＦ  参照電位接続信号
ＶＲＥＦ  相変化素子読み出し時の参照電位
ＹＳ  カラム選択信号
ＷＬｎＬ、  ＷＬｎＲ  ワード線
ΦＲ  Ｒｅｓｅｔ書き込みパルス幅制御信号
ΦＳ  Ｓｅｔ書き込みパルス幅制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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