(57)【要約】  【課題】制御電圧の電圧変化に誤動作なく速やかに応答して正帰還（ラッチ）動作を開始ができ、且つ入力電圧の差動増幅動作への復帰が速く高速動作を行なえるようにする。  【解決手段】電圧比較器は、外部から入力される差動入力電圧Ｖｉｎｐ、Ｖｉｎｎを差動電流に変換して出力する差動入力回路１０１と、出力電圧Ｖｏｕｔｎ、Ｖｏｕｔｐを正帰還増幅するラッチ回路１０３と、差動入力回路１０１とラッチ回路１０３との間に接続され、第１の制御電圧Ｖｃを各ゲートに受けるＭＯＳトランジスタ１０、１１を含む第２のスイッチ回路１０５と、該第２のスイッチ回路１０５とラッチ回路１０３との間に接続され、第１の制御電圧Ｖｃ１と逆極性の第２の制御電圧Ｖｃ２をゲートに受けるＰＭＯＳトランジスタ１２を含む第３のスイッチ回路１０６とを有している。【選択図】      図１
2006287305.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される差動入力電圧を差動電流に変換して出力する差動入力回路と、
前記差動電流を第１の電圧により差動出力電圧に変換する負荷回路と、
前記差動出力電圧を正帰還増幅するラッチ回路と、
前記差動入力回路と接続されており、前記差動入力回路と前記負荷回路との間を、第１の期間には導通状態とし且つ第２の期間には非導通状態とする第１のスイッチ回路と、
前記差動入力回路と前記ラッチ回路との間に接続されており、前記差動入力回路の出力部を、前記第１の期間には非導通状態とし且つ前記第２の期間には導通状態とする第２のスイッチ回路と、
前記第２のスイッチ回路の状態変化に同期すると共に前記第２のスイッチ回路との協働により、前記差動入力回路と前記ラッチ回路との間を、前記第１の期間には非導通状態とし且つ前記第２の期間には導通状態とする第３のスイッチ回路とを備え、
前記第２のスイッチ回路と前記第３のスイッチ回路とは、極性が互いに異なる第１の制御信号及び第２の制御信号によりそれぞれ駆動されることを特徴とする電圧比較器。
【請求項２】
前記差動入力回路は、各ゲートに前記差動入力電圧が印加される第１極性を有する第１のＭＩＳトランジスタ対を含み、
前記ラッチ回路は、互いのゲートが互いのドレインとフリップフロップ接続され且つ互いのソースが第１のノードに接続された第１極性を有する第２のＭＩＳトランジスタ対を含み、
前記第１のスイッチ回路は、前記差動入力回路とカスコード接続され、ゲートが第１の制御電圧を受ける第１極性を有する第３のＭＩＳトランジスタ対を含み、
前記第２のスイッチ回路は、前記差動入力回路とカスコード接続され、ゲートが前記第１の制御信号である第２の制御電圧を受け、ドレインが第２のノードに接続された第１極性を有する第３のＭＩＳトランジスタ対を含み、
前記第３のスイッチ回路は、ソース及びドレインの一方が前記第２のノードと接続され、ソース及びドレインの他方が前記第３のＭＩＳトランジスタ対と接続され、ゲートが前記第２の制御信号である第３の制御電圧を受ける第２極性を有する第１のＭＩＳトランジスタを含むことを特徴とする請求項１に記載の電圧比較器。
【請求項３】
前記第２のノードと接続され、ゲートが第４の制御電圧を受ける第２のＭＩＳトランジスタを含む第４のスイッチ回路をさらに備え、
前記第４のスイッチ回路は、前記第１の期間に、前記第２のノードに対して、前記第１の期間の終了直前における前記第１のノードの電圧と比べて前記ラッチ回路を構成する前記第２のＭＩＳトランジスタ対のゲートソース間の電圧が大きくなるように、第２の電圧を供給することを特徴とする請求項２に記載の電圧比較器。
【請求項４】
前記第１のノードと接続され、前記ラッチ回路に定常的に電流を流す定電流回路をさらに備えていることを特徴とする請求項２又は３に記載の電圧比較器。
【請求項５】
前記定電流回路は、ドレインが前記第１のノードと接続され、ゲートソース間が飽和領域で動作するように第３の電圧でバイアスされた第１極性を有する第３のＭＩＳトランジスタを含むことを特徴とする請求項４に記載の電圧比較器。
【請求項６】
前記定電流回路は、前記第１のノードと前記第３のＭＩＳトランジスタとの間に接続され、前記第３のＭＩＳトランジスタとカスコード接続される第１極性を有する第４のＭＩＳトランジスタを含むことを特徴とする請求項５に記載の電圧比較器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器等に用いられる電圧比較器に関する。
【背景技術】
【０００２】
近年、半導体プロセスの微細化のより一層の進展により、半導体集積回路からなるシステムの１チップへの統合と信号処理速度の高速化とが進んでおり、システムのフロントエンド又はバックエンドにおいてアナログ信号とディジタル信号との相互変換を担うフィルタ、Ａ／Ｄ変換器及びＤ／Ａ変換器等においても、信号処理の高帯域化及び高速化が重要となっている。とりわけＡ／Ｄ変換器においては、その主要構成要素である電圧比較器の高速化が重要となっている。
【０００３】
以下、従来の電圧比較器について説明する（例えば、非特許文献１又は２を参照。）。
【０００４】
図４は従来の電圧比較器の回路構成を示している。図４に示すように、従来の電圧比較器は、ソースが接地電圧ＶＳＳと接続され、ゲートが定電流源として機能するようにバイアス電圧Ｖｂ１と接続されたＮＭＯＳトランジスタ１と、外部から入力される差動入力電圧（以下、入力電圧）Ｖｉｎｐ、Ｖｉｎｎを差動電流に変換して出力する差動入力回路２０１と、差動電流を電源電圧ＶＤＤにより差動出力電圧（以下、出力電圧）Ｖｏｕｔｎ、Ｖｏｕｔｐに変換する負荷回路２０２と、出力電圧Ｖｏｕｔｎ、Ｖｏｕｔｐを正帰還増幅するラッチ回路２０３と、差動入力回路２０１と負荷回路２０２との間に接続された第１のスイッチ回路２０４と、差動入力回路２０１とラッチ回路２０３との間に接続された第２のスイッチ回路２０５とから構成される。
【０００５】
差動入力回路２０１は、それぞれのゲートが比較対象である入力電圧Ｖｉｎｐ、Ｖｉｎｎを受け、その電圧差を差動電流に変換して増幅するＮＭＯＳトランジスタ２及びＮＭＯＳトランジスタ３により構成される。
【０００６】
第１のスイッチ回路２０４は、それぞれのソースがＮＭＯＳトランジスタ２、３のドレインと接続され、それぞれのゲートが電圧比較器の動作を制御する第１の制御電圧Ｖｃ１を受け、ＮＭＯＳトランジスタ２、３とカスコード接続されるＮＭＯＳトランジスタ４及びＮＭＯＳトランジスタ５により構成される。
【０００７】
負荷回路２０２は、それぞれの一端がＮＭＯＳトランジスタ４、５の各ドレインであるノードＡ及びノードＢと接続され、それぞれの他端が電源電圧ＶＤＤと接続され、差動電流を差動電圧に変換して増幅することにより、各ノードＡ、Ｂから出力電圧Ｖｏｕｔｎ、Ｖｏｕｔｐとして出力する抵抗性負荷である抵抗器８及び抵抗器９により構成される。
【０００８】
ラッチ回路２０３は、ゲートがノードＢと接続され、ドレインがノードＡと接続されたＮＭＯＳトランジスタ６と、ゲートがノードＡと接続され、ドレインがノードＢと接続され、ソースがＮＭＯＳトランジスタ６のソースとの共通接続点であるノードＣと接続され、ＮＭＯＳトランジスタ６との協働により出力電圧Ｖｏｕｔｎ、Ｖｏｕｔｐを正帰還増幅するＮＭＯＳトランジスタ７とにより構成される。
【０００９】
第２のスイッチ回路２０５は、それぞれのドレインがノードＣと接続され、それぞれのゲートが第１の制御電圧Ｖｃ１と相補な極性を持つ第２の制御電圧Ｖｃ２を受けるＮＭＯＳトランジスタ１０及びＮＭＯＳトランジスタ１１により構成される。ここで、ＮＭＯＳトランジスタ１０のソースはＮＭＯＳトランジスタ２、４の共通接続点であるノードＤと接続されており、ＮＭＯＳトランジスタ１１のソースはＮＭＯＳトランジスタ３、５の共通接続点であるノードＥと接続されている。
【００１０】
以下、前記のように構成された電圧比較器の動作について図４及び図５を参照しながら説明する。
【００１１】
図５（ａ）は第１の制御電圧Ｖｃ１及び第２の制御電圧Ｖｃ２の各電圧レベルの状態の遷移と、ＮＭＯＳトランジスタ４、５、１０、１１における各動作状態（ＯＮ／ＯＦＦ状態）とのタイミングチャートを示している。図５（ａ）に示すように、第１の制御電圧Ｖｃ１と第２の制御電圧Ｖｃ２とは互いに相補の関係にあって、第１の制御電圧Ｖｃ１が電源電圧ＶＤＤと等しく且つ第２の制御電圧Ｖｃ２が接地電圧ＶＳＳと等しいときは「比較モード」となる。逆に、第１の制御電圧Ｖｃ１が接地電圧ＶＳＳと等しく且つ第２の制御電圧Ｖｃ２が電源電圧ＶＤＤと等しいときは「ラッチモード」となり、この２つのモードは所定の時間間隔で交互に繰り返される。
【００１２】
比較モードにおいては、各ゲートに電源電圧ＶＤＤを受けるＮＭＯＳトランジスタ４、５は共にＯＮ状態にあり、各ゲートに接地電圧ＶＳＳを受けるＮＭＯＳトランジスタ１０、１１は共にＯＦＦ状態にある。従って、このとき、電流源であるＮＭＯＳトランジスタ１により生じた電流Ｉは、抵抗器８、９を流れた後、ＮＭＯＳトランジスタ４、２及びＮＭＯＳトランジスタ５、３を介してノードＡとノードＤとの間、及びノードＢとノードＥとの間にそれぞれ流れ、ラッチ回路２０３を構成するＮＭＯＳトランジスタ６、７を介しては定常的には流れない。すなわち、ＮＭＯＳトランジスタ１、２、３、４、５及び抵抗器８、９によって差動増幅回路が構成され、入力電圧Ｖｉｎｐ、Ｖｉｎｎの電圧差を所定の割合で差動増幅して、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎとして出力する。このとき、ラッチ回路２０３のノードＣは、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎのうち、比較モードの間に達した最大電圧からＮＭＯＳトランジスタ６、７のしきい値電圧だけ低い電圧値を上限として充電されるため、ノードＤ及びノードＥの電圧値よりも高くなる。
【００１３】
これに対し、ラッチモードにおいては、各ゲートに接地電圧ＶＳＳを受けるＮＭＯＳトランジスタ４、５はＯＦＦ状態にあり、各ゲートに電源電圧ＶＤＤを受けるＮＭＯＳトランジスタ１０、１１はＯＮ状態にあって、ＮＭＯＳトランジスタ４、５を介したノードＡとノードＤとの間、及びノードＢとノードＥとの間には電流が流れず、ＮＭＯＳトランジスタ６、７、１０、１１及びノードＣを介してノードＡとノードＤとの間、及びノードＢとノードＥとの間に電流パスが形成される。
【００１４】
ところで、比較モードからラッチモードに状態が遷移する直前の比較モードにおいて、例えば入力電圧Ｖｉｎｐ、Ｖｉｎｎの電圧値の大小関係がＶｉｎｐ＞Ｖｉｎｎの場合は、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの電圧値は所定の割合で差動増幅されてＶｏｕｔｐ＞Ｖｏｕｔｎとなっている。ラッチモードに切り替わって、ＮＭＯＳトランジスタ１０、１１がＯＦＦ状態からＯＮ状態に遷移すると、ノードＤ及びノードＥよりも高い電圧となっていたノードＣの電圧が低下して、ＮＭＯＳトランジスタ６、７がＯＮ状態に遷移する。
【００１５】
出力電圧Ｖｏｕｔｐ、ＶｏｕｔｎのうちＶｏｕｔｐは、ラッチ回路２０３におけるＮＭＯＳトランジスタ６のゲート電圧となり、Ｖｏｕｔｎはラッチ回路２０３におけるＮＭＯＳトランジスタ７のゲート電圧となるため、ＮＭＯＳトランジスタ６のドレイン電流は、ＮＭＯＳトランジスタ７のドレイン電流よりも大きくなる。従って、このＮＭＯＳトランジスタ６のドレイン電流の増加により、ＮＭＯＳトランジスタ６のドレイン電圧である出力電圧Ｖｏｕｔｎが一層減少する一方、ＮＭＯＳトランジスタ７のドレイン電圧である出力電圧Ｖｏｕｔｐが一層増大する。
【００１６】
このように、一方の出力電圧Ｖｏｕｔｐの増大が他方の出力電圧Ｖｏｕｔｎの減少を促し、逆に、他方の出力電圧Ｖｏｕｔｎの減少が一方の出力電圧Ｖｏｕｔｐの増大を促すという相互作用（正帰還又はラッチ）によって、出力電圧ＶｏｕｔｐはＶＤＤに収束し、出力電圧ＶｏｕｔｎはＶＤＤ−Ｉ・Ｒに収束する。ここで、ＩはＮＭＯＳトランジスタ１で生じる電流の電流値であり、Ｒは抵抗器８、９の抵抗値である。なお、ラッチモードが開始する直前において、入力電圧の大小関係がＶｉｎｐ＜Ｖｉｎｎである場合は、上記と全く逆の動作により、出力電圧ＶｏｕｔｐがＶＤＤ−Ｉ・Ｒに収束し、出力電圧ＶｏｕｔｎがＶＤＤに収束する。すなわち、ラッチ回路２０３を構成するＮＭＯＳトランジスタ６、７はラッチモードの開始時における出力電圧ＶｏｕｔｐとＶｏｕｔｎとの電圧差をＩ・Ｒの電圧差にまで増幅する正帰還増幅器として機能する。
【００１７】
以上説明したように、従来の電圧比較器は、入力電圧Ｖｉｎｐ、Ｖｉｎｎの大小関係に対応して出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎを出力する。すなわち、入力電圧の高い方が電源電圧ＶＤＤを出力し、低い方がＶＤＤ−Ｉ・Ｒを出力するという電圧比較動作を行なう。
【非特許文献１】ＲＵＤＹ  Ｊ．  ＶＡＮ  ＤＥ  ＰＬＡＳＳＣＨＥ，Ａｎ  ８−ｂｉｔ  １００−ＭＨｚ  Ｆｕｌｌ−Ｎｙｑｕｉｓｔ  Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ，ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．２３，ＮＯ．６，ＤＥＣＥＭＢＥＲ  １９８８，ｐ．１３４０
【非特許文献２】Ｇ．  Ｗ．  Ｖｅｎｅｓ  Ａｎ  ８０−ＭＨｚ，８０−ｍＷ，８−ｂ  ＣＭＯＳ  Ｆｏｌｄｉｎｇ  Ａ／Ｄ  Ｃｏｎｖｅｒｔｅｒ  ｗｉｔｈ  Ｄｉｓｔｒｉｂｕｔｅｄ  Ｔｒａｃｋ−ａｎｄ−Ｈｏｌｄ  Ｐｒｅｐｒｏｃｅｓｓｉｎｇ，ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．３１，ＮＯ．１２，ＤＥＣＥＭＢＥＲ  １９９６  ｐ．１８５２
【特許文献１】特開２０００−３５３９４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、前記従来の電圧比較器は、比較モードからラッチモードへの遷移時において、第２の制御電圧Ｖｃ２が接地電圧ＶＳＳから電源電圧ＶＤＤに変化して、第１のスイッチ回路２０４を構成するＮＭＯＳトランジスタ１０、１１がＯＦＦ状態からＯＮ状態に遷移する際に、第２の制御電圧Ｖｃ２の電圧変化が、第２のスイッチ回路２０５を構成するＮＭＯＳトランジスタ１０、１１の寄生容量を介してノードＣに伝達される。このため、ノードＣの電圧値であるノード電圧Ｖｃが過渡的に高電圧側に押し上げられてしまう。その結果、ラッチモードにおいてはラッチ回路２０３を構成するＮＭＯＳトランジスタ６、７がＯＦＦ状態からＯＮ状態へ遷移して正帰還動作（ラッチ動作）を開始するまでに余分な時間を要してしまうという問題がある。
【００１９】
逆に、ラッチモードから比較モードへの遷移時において、第２の制御電圧Ｖｃ２が電源電圧ＶＤＤから接地電圧ＶＳＳに変化して、ＮＭＯＳトランジスタ１０、１１がＯＮ状態からＯＦＦ状態に遷移する際に、第２の制御電圧Ｖｃ２の電圧変化がＮＭＯＳトランジスタ１０、１１の寄生容量を介してノードＣに伝達される。この場合には、ノード電圧Ｖｃが過渡的に低電圧側に引き下げられるため、ＮＭＯＳトランジスタ６、７がＯＮ状態からＯＦＦ状態へ遷移して差動増幅動作を開始するまでに余分な時間を要してしまう。その結果、入力電圧Ｖｉｎｐ、Ｖｉｎｎが差動増幅された結果に誤差電圧が発生し、結果として誤比較を生じるという問題をも有している。
【課題を解決するための手段】
【００２０】
本願発明者は、上記の問題を解決すべく、種々の検討を重ねた結果、モード切り替え時に生じる余分な時間の発生原因を以下のように突き止めた。
【００２１】
まず、比較モードからラッチモードへの遷移の際にラッチ動作を開始するまでの動作について、図５（ｂ）及び図５（ｃ）を参照しながら説明する。図５（ｂ）は電圧比較器に入力される入力電圧Ｖｉｎｐ、Ｖｉｎｎのタイミングチャートの一例を示し、図５（ｃ）は、図５（ｂ）の入力電圧に対する電圧比較器の各ノードＣ、Ｄ、Ｅの電圧応答波形を示している。ここで、ノードＣ、Ｄ、Ｅの電圧値をそれぞれノード電圧Ｖｃ、Ｖｄ、Ｖｅとする。
【００２２】
まず、図５（ａ）に示す比較モード１の終端付近において、入力電圧Ｖｉｎｐ、Ｖｉｎｎの電圧差が１ｍＶ程度で、本電圧比較器の入力電圧差としてほぼ最小である場合は、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは、ＶＤＤ−Ｉ・Ｒ／２をコモンモード電圧として、入力電圧Ｖｉｎｐ、Ｖｉｎｎを所定の割合だけ増幅した電圧値となる。Ｉ・Ｒは通常０．３Ｖ〜０．５Ｖ程度に設定される。Ｉ・Ｒを０．５Ｖとした場合、電源電圧ＶＤＤを３．０Ｖとすると、ＶＤＤ−Ｉ・Ｒは２．５Ｖとなる。ノード電圧Ｖｃは、ＶＤＤからラッチ回路２０３を構成するＮＭＯＳトランジスタ６、７のしきい値電圧値である約０．７Ｖ〜１．０Ｖを減じた電圧、すなわち電圧値２．０Ｖ〜２．３Ｖ程度となる。ノード電圧Ｖｄ、Ｖｅは、電源電圧ＶＤＤから第１のスイッチ回路２０４を構成するＮＭＯＳトランジスタ４、５のゲートソース間電圧の電圧値である約０．９Ｖ〜１．２Ｖを減じた電圧、すなわち１．８Ｖ〜２．１Ｖ程度となる。ノード電圧Ｖｃはノード電圧Ｖｄ、Ｖｅと比べてＮＭＯＳトランジスタ４、５の実効ゲートソース間電圧程度分だけ高い電圧値となる。
【００２３】
次に、比較モード１からラッチモード１に遷移すると、第１の制御電圧Ｖｃ１が電源電圧ＶＤＤから接地電圧ＶＳＳに変化して、ＮＭＯＳトランジスタ４、５がＯＮ状態からＯＦＦ状態に遷移する。これと同時に、第２の制御電圧Ｖｃ２が接地電圧ＶＳＳから電源電圧ＶＤＤに変化して、第２のスイッチ回路２０５を構成するＮＭＯＳトランジスタ１０、１１がＯＦＦ状態からＯＮ状態に遷移する。この過渡状態において、第２の制御電圧Ｖｃ２の電圧変化がＮＭＯＳトランジスタ１０、１１の寄生容量を介してノードＣに伝達されて、ノード電圧Ｖｃが高電圧側に押し上げられる。
【００２４】
続いて、ＮＭＯＳトランジスタ１０、１１がＯＮ状態になると、該ＮＭＯＳトランジスタ１０、１１はそれぞれノードＤ及びノードＥと導通し、ノード電圧Ｖｃ、Ｖｄ、Ｖｅはほぼ同一の電圧となる。このときのノード電圧Ｖｃの遷移電圧が、ラッチ回路２０３を構成するＮＭＯＳトランジスタ６、７がＯＦＦ状態となるような高い電圧であった場合には、正帰還増幅は開始されなくなる。この間に、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは抵抗器８、９を介して充電されて、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの電圧値は上昇していく。その後、定電流源であるＮＭＯＳトランジスタ１の電流Ｉによって各ノード電圧Ｖｃ、Ｖｄ、Ｖｅの電圧が低下することにより、図５（ｃ）の点αとして示すように、ＮＭＯＳトランジスタ６、７は漸くＯＮ状態となって正帰還（ラッチ）動作が開始される。その後、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは正帰還増幅されて、ハイレベルの電圧ＶＤＤ又はロウレベルの電圧ＶＤＤ−Ｉ・Ｒに相補的に収束していく。
【００２５】
このように、従来の電圧比較器は、ラッチモードへの遷移時に、実際に正帰還動作が開始されるまでに、ラッチモードに遷移してから実際に正帰還（ラッチ）動作が開始される時点αまでの余分な時間を要する。さらに、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの値は、ハイレベルのＶＤＤとロウレベルのＶＤＤ−Ｉ・Ｒといずれかであって、ディジタル回路の論理レベルである電源電圧ＶＤＤ及び接地電圧ＶＳＳと比べて低電圧側の電圧が高く、このままディジタル回路には接続できないため、ダイナミック型のラッチ回路を介して、入力電圧Ｖｉｎｐ、Ｖｉｎｎの比較結果をディジタルの信号レベルに変換して最終的に出力する。ところが、前述した問題によって、比較モード１の終端付近における出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎのように、その電圧差が所定のＩ・Ｒに到達しない場合には、ダイナミック型ラッチ回路における信号レベルの変換が正常には行なわれず、誤比較が発生する確率が高くなる。
【００２６】
次に、ラッチモード１から比較モード２に遷移すると、第１の制御電圧Ｖｃ１が接地電圧ＶＳＳから電源電圧ＶＤＤに変化して、第１のスイッチ回路２０４を構成するＮＭＯＳトランジスタ４、５がＯＦＦ状態からＯＮ状態に遷移し、同時に、第２の制御電圧Ｖｃ２が電源電圧ＶＤＤから接地電圧ＶＳＳに変化して、第２のスイッチ回路２０５を構成するＮＭＯＳトランジスタ１０、１１がＯＮ状態からＯＦＦ状態に遷移する。これにより、入力電圧Ｖｉｎｐ、Ｖｉｎｎを差動増幅する差動増幅器として機能する。
【００２７】
図５（ｂ）の比較モード２に示すように、入力電圧Ｖｉｎｐ、Ｖｉｎｎの入力電圧差が差動増幅のダイナミックレンジ以上の大きさであるとすると（Ｖｉｎｎ＞Ｖｉｎｐ）、図５（ｃ）に示すように、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは比較モード２の終端では、それぞれロウレベルのＶＤＤ−Ｉ・Ｒ及びハイレベルのＶＤＤに収束する。また、このとき、各ノード電圧Ｖｃ、Ｖｄ、Ｖｅは、比較モード１の説明で述べたとおりの電圧値に収束する。なお、過渡的な電圧応答のメカニズムについては後述する。
【００２８】
次に、比較モード２からラッチモード２に遷移すると、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎ及び各ノード電圧Ｖｃ、Ｖｄ、Ｖｅは、ラッチモード１の説明で述べたとおりのメカニズムにより過渡的な電圧変化の後に、所定の電圧値に収束して、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは、それぞれＶＤＤ−Ｉ・Ｒ、ＶＤＤとなる。
【００２９】
次に、ラッチモード２から比較モード３に遷移すると、第２のスイッチ回路２０５を構成するＮＭＯＳトランジスタ１０、１１がＯＦＦ状態になっていく。ここで、第１のスイッチ回路２０４を構成するＮＭＯＳトランジスタ４、５が十分にＯＮ状態となるまでの過渡的期間において、電圧比較器における電源電圧ＶＤＤと接地電圧ＶＳＳとの間の電流パスが細くなると共に、第１の制御電圧Ｖｃ１における接地電圧ＶＳＳから電源電圧ＶＤＤへの電圧変化が、ＮＭＯＳトランジスタ４、５の寄生容量を介して伝達されて、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは高電圧側に遷移する。このとき、ノード電圧Ｖｃは、第２の制御電圧Ｖｃ２の電源電圧ＶＤＤから接地電圧ＶＳＳへの電圧変化がＮＭＯＳトランジスタ１０、１１を介して伝達され、低電圧側に遷移しようとする。この動作と前述の出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎの高電圧側への遷移との相乗作用によって、ラッチ回路２０３を構成するＮＭＯＳトランジスタ６、７のゲートソース間電圧がこの過渡的期間に大きくなってしまい、ラッチ状態が維持されるように作用する。その後、ノード電圧Ｖｃの電圧値は、ＮＭＯＳトランジスタ６、７からの電流の流入によって高電圧側への遷移に転じる。
【００３０】
このように、ラッチ回路２０３を構成するＮＭＯＳトランジスタ６、７は、ラッチモード２から比較モード３に遷移した後も、第２の制御電圧Ｖｃ２の電源電圧ＶＤＤから接地電圧ＶＳＳへの電圧変化が、第２のスイッチ回路２０５を構成するＮＭＯＳトランジスタ１０、１１を介してノードＣに伝達される。その結果、ノード電圧Ｖｃが低電圧側へ引き下げられることにより、ラッチ状態を維持しようとする作用が働く。これに対し、ノード電圧Ｖｄ、Ｖｅは、第１の制御電圧Ｖｃ１の電圧変化による第１のスイッチ回路２０４を構成するＮＭＯＳトランジスタ４、５を介した電荷の流入と、第２の制御電圧Ｖｃ２の電圧変化による第２のスイッチ回路２０５を構成するＮＭＯＳトランジスタ１０、１１を介した電荷の流出とが相殺される。さらに、ノード電圧Ｖｄ、Ｖｅの電圧値は、定電流源であるＮＭＯＳトランジスタ１によって電荷を引き抜かれる分だけ低電圧側に遷移する。その後、ＮＭＯＳトランジスタ４、５が十分にＯＮ状態になると、ノードＡとノードＤとの間、及びノードＢとノードＥとの間がそれぞれ導通状態となって、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは低電圧側に、ノード電圧Ｖｄ、Ｖｅは高電圧側に遷移して、電圧比較器は差動増幅器として機能し始める。
【００３１】
ここで、図５（ｂ）に示すように、比較モード３における入力電圧が比較モード１と同様に電圧差が微小である場合は、ラッチモード２から比較モード３へ遷移した後もラッチ状態を維持しようとする作用が維持され、差動増幅動作の開始と比べて比較モードの時間が十分でなければ、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは本来の差動増幅結果に収束しきれないままに次のラッチモード３に遷移し、その結果、図５（ｃ）の点βとして示すように、誤比較が生じてしまい、いわゆるヒステリシス特性が増大することになる。
【００３２】
本発明は、前記従来の問題を解決し、制御電圧の電圧変化に誤動作なく速やかに応答して正帰還（ラッチ）動作を開始することができ、且つ、入力電圧の差動増幅動作への復帰が速く、すなわちヒステリシス特性を小さくして高速動作を行なえるようにすることを目的とする。
【００３３】
前記の目的を達成するため、本発明は、電圧比較器を、ラッチ回路と正帰還（ラッチ）動作時に導通状態となる一のスイッチ回路との間に、該一のスイッチ回路と協働する他のスイッチ回路を設け、一のスイッチ回路とは極性が互いに異なる制御信号により駆動する構成とする。
【００３４】
具体的に、本発明に係る電圧比較器は、外部から入力される差動入力電圧を差動電流に変換して出力する差動入力回路と、差動電流を第１の電圧により差動出力電圧に変換する負荷回路と、差動出力電圧を正帰還増幅するラッチ回路と、差動入力回路と接続されており、差動入力回路と負荷回路との間を、第１の期間には導通状態とし且つ第２の期間には非導通状態とする第１のスイッチ回路と、差動入力回路とラッチ回路との間に接続されており、差動入力回路の出力部を、第１の期間には非導通状態とし且つ第２の期間には導通状態とする第２のスイッチ回路と、第２のスイッチ回路の状態変化に同期すると共に第２のスイッチ回路との協働により、差動入力回路とラッチ回路との間を、第１の期間には非導通状態とし且つ第２の期間には導通状態とする第３のスイッチ回路とを備え、第２のスイッチ回路と第３のスイッチ回路とは、極性が互いに異なる第１の制御信号及び第２の制御信号によりそれぞれ駆動されることを特徴とする。
【００３５】
本発明の電圧比較器によると、差動入力回路とラッチ回路との間に接続される第２のスイッチ回路と該第２のスイッチ回路の状態変化に同期し且つ協働する第３のスイッチ回路とは、極性が互いに異なる第１の制御信号及び第２の制御信号によりそれぞれ駆動される。このため、第１の期間と第２の期間との遷移時に、第１の制御信号とは逆極性の第２の制御信号が第３のスイッチ回路を介してラッチ回路に印加される。従って、ラッチ回路においては、第２のスイッチ回路に印加される第１の制御信号による電圧変動を、第３のスイッチ回路に印加される第１の制御信号と極性が異なる第２の制御信号によって抑制することができる。その結果、比較モード及びラッチモードの遷移時に、差動増幅動作及びラッチ動作の開始が迅速となるので、比較動作を高速化できる。
【００３６】
本発明の比較器において、差動入力回路は、各ゲートに差動入力電圧が印加される第１極性を有する第１のＭＩＳトランジスタ対を含み、ラッチ回路は、互いのゲートが互いのドレインとフリップフロップ接続され且つ互いのソースが第１のノードに接続された第１極性を有する第２のＭＩＳトランジスタ対を含み、第１のスイッチ回路は、差動入力回路とカスコード接続され、ゲートが第１の制御電圧を受ける第１極性を有する第３のＭＩＳトランジスタ対を含み、第２のスイッチ回路は、差動入力回路とカスコード接続され、ゲートが第１の制御信号である第２の制御電圧を受け、ドレインが第２のノードに接続された第１極性を有する第３のＭＩＳトランジスタ対を含み、第３のスイッチ回路は、ソース及びドレインの一方が第２のノードと接続され、ソース及びドレインの他方が第３のＭＩＳトランジスタ対と接続され、ゲートが第２の制御信号である第３の制御電圧を受ける第２極性を有する第１のＭＩＳトランジスタを含むことが好ましい。
【００３７】
この場合に、第２のノードと接続され、ゲートが第４の制御電圧を受ける第２のＭＩＳトランジスタを含む第４のスイッチ回路をさらに備え、第４のスイッチ回路は、第１の期間に、第２のノードに対して、第１の期間の終了直前における第１のノードの電圧と比べてラッチ回路を構成する第２のＭＩＳトランジスタ対のゲートソース間の電圧が大きくなるように、第２の電圧を供給することが好ましい。このようにすると、第１の期間の終了直前には、ラッチ回路を構成する第１極性を有する第２のＭＩＳトランジスタ対のゲート電圧を基準とした場合に、第２のノードの電圧は、第１のノードの電圧と比べてその電圧差が大きくなるように第２の電圧に設定できるため、第１の期間から第２の期間の遷移時に、ラッチ動作の開始を高速化できる。
【００３８】
また、この場合に、第１のノードと接続され、ラッチ回路に定常的に電流を流す定電流回路をさらに備えていることが好ましい。このようにすると、第１の期間への遷移時に、第３のスイッチ回路を介して第３の制御電圧を第１のノードに印加することにより、ラッチ回路を構成する第１極性を有するＭＩＳトランジスタが深いＯＦＦ状態となった場合でも、第１の期間中にＯＮ状態に近い状態に設定することができるため、第１の期間から第２の期間への遷移後に、ラッチ動作を迅速に開始することができる。
【００３９】
この場合の定電流回路は、ドレインが第１のノードと接続され、ゲートソース間が飽和領域で動作するように第３の電圧でバイアスされた第１極性を有する第３のＭＩＳトランジスタを含むことが好ましい。このようにすると、ラッチ回路に定常的に所定の電流を流すことができるため、ラッチ回路を構成するＭＩＳトランジスタが深いＯＦＦ状態となった場合でも、第１の期間中にＯＮ状態に近い状態に確実に設定することができる。
【００４０】
さらにこの場合に、定電流回路は、第１のノードと第３のＭＩＳトランジスタとの間に接続され、第３のＭＩＳトランジスタとカスコード接続される第１極性を有する第４のＭＩＳトランジスタを含むことが好ましい。このようにすると、ラッチ回路に定常的に所定の電流を流すと共に、第１のノードの寄生容量を低減することができるので、ラッチ回路を構成するＭＯＳトランジスタが深いＯＦＦ状態となった場合でも、より高速に第１の期間中にＯＮに近い状態に設定することができる。
【発明の効果】
【００４１】
本発明に係る電圧比較器によると、第１の期間（例えば比較モード）から第２の期間（例えばラッチモード）へ遷移する際に、制御電圧の電圧変化に迅速に応答して、正帰還（ラッチ）動作を開始することができ、且つ第２の期間から第１の期間へ遷移する際には、差動増幅動作への復帰が速く、ヒステリシス特性が小さい高速動作が可能となる。
【発明を実施するための最良の形態】
【００４２】
本発明の一実施形態について図面を参照しながら説明する。
【００４３】
図１は本発明の一実施形態に係る電圧比較器の回路構成を示している。図１に示すように、本実施形態に係る電圧比較器は、ソースが接地電圧ＶＳＳと接続され、ゲートが定電流源として機能するようにバイアス電圧Ｖｂ１と接続されたＮＭＯＳトランジスタ１と、外部から入力される差動入力電圧（以下、入力電圧）Ｖｉｎｐ、Ｖｉｎｎを差動電流に変換して出力する差動入力回路１０１と、差動電流を電源電圧ＶＤＤにより差動出力電圧（以下、出力電圧）Ｖｏｕｔｎ、Ｖｏｕｔｐに変換する負荷回路１０２と、出力電圧Ｖｏｕｔｎ、Ｖｏｕｔｐを正帰還増幅するラッチ回路１０３と、差動入力回路１０１と負荷回路１０２との間に接続された第１のスイッチ回路１０４と、差動入力回路１０１とラッチ回路１０３との間に接続された第２のスイッチ回路１０５と、該第２のスイッチ回路１０５とラッチ回路１０３との間に接続された第３のスイッチ回路１０６とを有している。
【００４４】
差動入力回路１０１は、それぞれのゲートが比較対象である入力電圧Ｖｉｎｐ、Ｖｉｎｎを受け、その電圧差を差動電流に変換して増幅するＮＭＯＳトランジスタ２及びＮＭＯＳトランジスタ３により構成される。
【００４５】
第１のスイッチ回路１０４は、それぞれのソースがＮＭＯＳトランジスタ２、３のドレインと接続され、それぞれのゲートが電圧比較器の動作を制御する第１の制御電圧Ｖｃ１を受け、ラッチ回路１０３を構成するＮＭＯＳトランジスタ２、３とカスコード接続されるＮＭＯＳトランジスタ４及びＮＭＯＳトランジスタ５により構成される。
【００４６】
負荷回路１０２は、それぞれの一端が第１のスイッチ回路１０４を構成するＮＭＯＳトランジスタ４、５の各ドレインであるノードＡ及びノードＢと接続され、それぞれの他端が電源電圧ＶＤＤと接続され、差動電流を差動電圧に変換して増幅することにより、各ノードＡ、Ｂから出力電圧Ｖｏｕｔｎ、Ｖｏｕｔｐとして出力する抵抗性負荷である抵抗器８及び抵抗器９により構成される。
【００４７】
ラッチ回路１０３は、ゲートがノードＢと接続され、ドレインがノードＡと接続されたＮＭＯＳトランジスタ６と、ゲートがノードＡと接続され、ドレインがノードＢと接続され、ソースがＮＭＯＳトランジスタ６のソースとの共通接続点であるノードＣと接続され、ＮＭＯＳトランジスタ６との協働により出力電圧Ｖｏｕｔｎ、Ｖｏｕｔｐを正帰還増幅するＮＭＯＳトランジスタ７とにより構成される。
【００４８】
第２のスイッチ回路１０５は、それぞれのドレインが第３のスイッチ回路１０６との接続点であるノードＦと接続され、それぞれのゲートが第１の制御電圧Ｖｃ１と相補な極性を持つ第２の制御電圧Ｖｃ２を受けるＮＭＯＳトランジスタ１０及びＮＭＯＳトランジスタ１１により構成される。ここで、ＮＭＯＳトランジスタ１０のソースはＮＭＯＳトランジスタ２、４の共通接続点であるノードＤと接続されており、ＮＭＯＳトランジスタ１１のソースはＮＭＯＳトランジスタ３、５の共通接続点であるノードＥと接続されている。
【００４９】
第３のスイッチ回路１０６は、ゲートが第１の制御電圧Ｖｃ１を受け、ソース及びドレインの一方がラッチ回路１０３のノードＣと接続され、ソース及びドレインの他方がノードＦと接続されたＰＭＯＳトランジスタ１２により構成される。
【００５０】
さらに、本実施形態に係る電圧比較器には、ゲートが第１の制御電圧Ｖｃ１を受け、ソース及びドレインの一方がノードＦと接続され、ソース及びドレインの他方が電源電圧ＶＤＤからラッチ回路１０３を構成するＮＭＯＳトランジスタ６、７のしきい値電圧を減じた電圧よりも低い、すなわちノードＣの電圧Ｖｃよりも低いバイアス電圧Ｖｂ２を受ける第４のスイッチ回路としてのＮＭＯＳトランジスタ１３と、所定の電流をノードＣから接地電圧ＶＳＳに定常的に流す定電流補助回路１０７を有している。
【００５１】
定電流補助回路１０７は、ドレインがノードＣと接続され、ソースが接地電圧ＶＳＳと接続され、定電流源として機能するようにゲートがバイアス電圧Ｖｂ３を受けるＮＭＯＳトランジスタ１５から構成される。
【００５２】
以下、前記のように構成された電圧比較器の動作について図１及び図２（ａ）〜（ｄ）を参照しながら説明する。ここで、図２（ａ）及び（ｂ）は従来例に係る図５（ａ）及び（ｂ）と同一であって、入力電圧Ｖｉｎｐ、Ｖｉｎｎの電圧値の大小関係に応じて、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎがハイレベルの電圧ＶＤＤ及びロウレベルの電圧ＶＤＤ−Ｉ・Ｒのいずれかを相補的に出力するという電圧比較動作は従来の電圧比較器と同様である。従って、電圧比較器の動作モードである「比較モード」及び「ラッチモード」の定義も従来例と同様である。図２（ｃ）は第１の制御電圧Ｖｃ１及び第２の制御電圧Ｖｃ２の電圧レベルの状態遷移によるＰＭＯＳトランジスタ１２とＮＭＯＳトランジスタ１３とのＯＮ／ＯＦＦ状態を示すタイミングチャートであり、図２（ｄ）は図２（ｂ）の入力電圧条件に対する電圧比較器の各ノードの電圧応答波形を示すタイミングチャートである。ここでは、ノードＣ、Ｄ、Ｅ、Ｆの各電圧をそれぞれノード電圧Ｖｃ、Ｖｄ、Ｖｅ、Ｖｆとする。
【００５３】
まず、図２（ａ）に示す比較モード１の終端付近において、入力電圧Ｖｉｎｐ、Ｖｉｎｎの電圧差が１ｍＶ程度で、本電圧比較器の入力電圧差としてほぼ最小レベルである場合は、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは、ＶＤＤ−Ｉ・Ｒ／２をコモンモード電圧として、入力電圧Ｖｉｎｐ、Ｖｉｎｎを所定の割合だけ増幅した電圧値となる。前述したように、Ｉ・Ｒは通常０．３Ｖ〜０．５Ｖ程度に設定され、Ｉ・Ｒを０．５Ｖとした場合は、電源電圧ＶＤＤを３．０Ｖとすると、ＶＤＤ−Ｉ・Ｒは２．５Ｖとなる。ノード電圧Ｖｃは、電源電圧ＶＤＤからラッチ回路１０３を構成するＮＭＯＳトランジスタ６、７のしきい値電圧値である約０．７Ｖ〜１．０Ｖを減じた電圧、すなわち電圧値２．０Ｖ〜２．３Ｖ程度となる。ノード電圧Ｖｄ、Ｖｅは電源電圧ＶＤＤから第１のスイッチ回路１０４を構成するＮＭＯＳトランジスタ４、５のゲートソース間電圧の電圧値である約０．９Ｖ〜１．２Ｖを減じた電圧、すなわち１．８Ｖ〜２．１Ｖ程度となる。ノード電圧Ｖｃはノード電圧Ｖｄ、Ｖｅと比べてＮＭＯＳトランジスタ４、５の実効ゲートソース間電圧程度分だけ高い電圧値となる。ノード電圧Ｖｆは、ここでは第１の制御電圧Ｖｃ１が電源電圧ＶＤＤであり、ノードＦと接続された補助的なＮＭＯＳトランジスタ１３がＯＮ状態であるため、ノード電圧Ｖｄ、Ｖｅと比べて低電圧である所定のバイアス電圧Ｖｂ２に設定される。
【００５４】
次に、比較モード１からラッチモード１に遷移すると、第１の制御電圧Ｖｃ１が電源電圧ＶＤＤから接地電圧ＶＳＳに変化して、第１のスイッチ回路１０４を構成するＮＭＯＳトランジスタ４、５と、補助的なＮＭＯＳトランジスタ１３とがＯＮ状態からＯＦＦ状態に遷移する。これと同時に、第３のスイッチ回路１０６を構成するＰＭＯＳトランジスタ１２がＯＦＦ状態からＯＮ状態に遷移する。これと同時に、第２の制御電圧Ｖｃ２が接地電圧ＶＳＳから電源電圧ＶＤＤに変化して、第２のスイッチ回路１０５を構成するＮＭＯＳトランジスタ１０、１１がＯＦＦ状態からＯＮ状態に遷移する。この過渡状態においては、第２の制御電圧Ｖｃ２の電圧変化がＮＭＯＳトランジスタ１０、１１の寄生容量を介してノードＦに伝達されて、ノード電圧Ｖｆを高電圧側に押し上げようとする。
【００５５】
しかしながら、本実施形態においては、第２の制御電圧Ｖｃ２とは逆の極性に変化する第１の制御電圧Ｖｃ１の電圧変化が、第３のスイッチ回路１０６を構成するＰＭＯＳトランジスタ１２を介してノードＦに伝達されるため、ノード電圧Ｖｆが第１の制御電圧Ｖｃ１の接地電圧ＶＳＳへの電圧変化によって低電圧側に引き下げられる。これと同時に、第１の制御電圧Ｖｃ１の電圧変化は、ＰＭＯＳトランジスタ１２を介してノードＣにも伝達される結果、ノード電圧Ｖｃの電圧値をも低電圧側に引き下げる。
【００５６】
その後、第２のスイッチ回路１０５を構成するＮＭＯＳトランジスタ１０、１１及び第３のスイッチ回路１０６を構成するＰＭＯＳトランジスタ１２がＯＮ状態となると、各ノードＣ、Ｄ、Ｅ、Ｆはそれぞれ導通状態となるため、各ノード電圧Ｖｃ、Ｖｄ、Ｖｅ、Ｖｆはほぼ同一の電圧となる。このように、ラッチ回路１０３のノードＣにおけるノード電圧Ｖｃは、ＰＭＯＳトランジスタ１２を介して接地電圧ＶＳＳである第１の制御電圧Ｖｃ１が伝達されることにより、図２（ｄ）の点γとして示すように、ラッチ回路１０３を構成するＮＭＯＳトランジスタ６、７がＯＦＦ状態となるような高い電圧になることを防止することができる。その結果、図２（ｄ）の点δとして示すように、従来の電圧比較器と比べて、正帰還（ラッチ）動作を迅速に開始することができる。
【００５７】
また、第２のスイッチ回路１０５と第３のスイッチ回路１０６との接続点であるノードＦにおけるノード電圧Ｖｆが、比較モード１の期間にノード電圧Ｖｄ、Ｖｅよりも低い電圧であるバイアス電圧Ｖｂ２に設定されているため、図２（ｄ）の点εとして示すように、ＭＯＳトランジスタ１２がＯＮ状態となってノードＣとノードＦとが導通状態となったときのノード電圧Ｖｃの低電圧側への電圧変化が促進される。これにより、従来の電圧比較器に比べて、さらに高速に正帰還動作を開始することができる。その後、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは正帰還増幅されて、ハイレベルの電圧ＶＤＤ又はロウレベルの電圧ＶＤＤ−Ｉ・Ｒにそれぞれ相補的に収束していく。
【００５８】
以上説明したように、本実施形態に係る電圧比較器は、比較モードからラッチモードへ遷移した後に、正帰還動作を迅速に開始することができる。その上、該電圧比較器の後段に接続されるダイナミック型ラッチ回路への入力電圧差がＩ・Ｒにまで達しなくなることを防止できるため、誤比較の発生確率を確実に抑制することができる。
【００５９】
次に、ラッチモード１から比較モード２に遷移すると、第１の制御電圧Ｖｃ１が接地電圧ＶＳＳから電源電圧ＶＤＤに変化して、第１のスイッチ回路１０４を構成するＮＭＯＳトランジスタ４、５及び補助的なＮＭＯＳトランジスタ１３がＯＦＦ状態からＯＮ状態に遷移する。これと同時に、第３のスイッチ回路１０６を構成するＰＭＯＳトランジスタ１２がＯＮ状態からＯＦＦ状態に遷移する。これと同時に、第２の制御電圧Ｖｃ２が電源電圧ＶＤＤから接地電圧ＶＳＳに変化して、第２のスイッチ回路１０５を構成するＮＭＯＳトランジスタ１０、１１がＯＮ状態からＯＦＦ状態に遷移して、入力電圧Ｖｉｎｐ、Ｖｉｎｎを差動増幅する差動増幅器として機能する。
【００６０】
例えば、図２（ｂ）の比較モード２に示すように、入力電圧Ｖｉｎｐ、Ｖｉｎｎの入力電圧差が差動増幅のダイナミックレンジ以上の大きさであるとすると（Ｖｉｎｎ＞Ｖｉｎｐ）、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは比較モード２の終端付近では、それぞれロウレベルの電圧ＶＤＤ−Ｉ・Ｒとハイレベルの電圧ＶＤＤとに収束する。ここで、ノード電圧Ｖｃ、Ｖｄ、Ｖｅ、Ｖｆは比較モード１の説明で述べたとおりの電圧値に収束する。なお、過渡的な電圧応答のメカニズムについては後述する。
【００６１】
次に、比較モード２からラッチモード２に遷移すると、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎ及び各ノード電圧Ｖｃ、Ｖｄ、Ｖｅ、Ｖｆはラッチモード１で説明したメカニズムにより過渡的な電圧変化を示す。その後、それぞれが所定の電圧値に収束して、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは、それぞれロウレベルの電圧ＶＤＤ−Ｉ・Ｒとハイレベルの電圧ＶＤＤとに収束する。
【００６２】
次に、ラッチモード２から比較モード３に遷移すると、第２のスイッチ回路１０５を構成するＮＭＯＳトランジスタ１０、１１及び第３のスイッチ回路を構成するＰＭＯＳトランジスタ１２がＯＦＦ状態となっていく。さらに、第１のスイッチ回路１０４を構成するＮＭＯＳトランジスタ４、５が十分にＯＮ状態となるまでの過渡的期間においては、電圧比較器における電源電圧ＶＤＤと接地電圧ＶＳＳとの間の電流パスが細くなる。これと同時に、第１の制御電圧Ｖｃ１の接地電圧ＶＳＳから電源電圧ＶＤＤへの電圧変化が、ＮＭＯＳトランジスタ４、５の寄生容量を介して伝達されて、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎは高電圧側に遷移する。ところが、第２の制御電圧Ｖｃ２の電源電圧ＶＤＤから接地電圧ＶＳＳへの電圧変化によるＮＭＯＳトランジスタ１０、１１を介した接地電圧ＶＳＳへの電荷の引き込みは、ノードＦにおける第１の制御電圧Ｖｃ１の接地電圧ＶＳＳから電源電圧ＶＤＤへの電圧変化によるＰＭＯＳトランジスタ１２を介した電荷流入によって相殺される。すなわち、ノードＣにおけるノード電圧Ｖｃは低電圧側に引き下げられることがなく、第１の制御電圧Ｖｃ１の接地電圧ＶＳＳから電源電圧ＶＤＤへの電圧変化がＰＭＯＳトランジスタ１２を介して伝達されて、高電圧側に押し上げる。従って、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎが高電圧側に遷移しても、ラッチ回路１０３を構成するＮＭＯＳトランジスタ６、７のゲートソース間電圧も過渡的に高くなるため、該ＮＭＯＳトランジスタ６、７はラッチ状態を維持することなく、速やかにＯＦＦ状態に遷移する。これに対し、各ノードＤ、Ｅにおけるノード電圧Ｖｄ、Ｖｅは、第１の制御電圧Ｖｃ１のハイレベル側への電圧変化によるＮＭＯＳトランジスタ４、５を介した電荷の流入と、第２の制御電圧Ｖｃ２のロウレベル側への電圧変化によるＮＭＯＳトランジスタ１０、１１を介した電荷の流出とが相殺されて、定電流源であるＮＭＯＳトランジスタ１によって電荷を引き抜かれる分だけ低電圧側に遷移する。従って、ＮＭＯＳトランジスタ４、５が十分にＯＮ状態になると、ノードＡとノードＤとの間、及びノードＢとノードＥとの間が導通状態となって、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎ（特にＶｏｕｔｎ）は低電圧側に遷移する一方、ノード電圧Ｖｄ、Ｖｅは高電圧側に遷移して、電圧比較器は差動増幅器として機能し始める。
【００６３】
従って、図２（ｂ）の比較モード３に示すように、入力電圧Ｖｉｎｐ、Ｖｉｎｎが比較モード１と同様に電圧差が微小であっても、出力電圧Ｖｏｕｔｐ、Ｖｏｕｔｎが所期の差動増幅結果に収束しきれないままに次のラッチモード３に遷移することを抑制することができる。その結果、図２（ｄ）の点ζとして示すように、誤比較の発生を防止できると共に、ヒステリシス特性の増大を抑制することができる。
【００６４】
ところで、本実施形態においては、ノードＣと接地との間に定電流源として機能する定電流補助回路１０７を設けているため、ノードＣにおけるノード電圧Ｖｃは、第１の制御電圧Ｖｃ１の接地電圧ＶＳＳから電源電圧ＶＤＤへの電圧変化が第３のスイッチ回路１０６を構成するＰＭＯＳトランジスタ１２を介して伝達されて高電圧側に遷移した後、ノードＣから定常的に所定の電流が引き抜かれる。これにより、ノード電圧Ｖｃの電圧値は、比較モード３の終了時点までに従来の電圧比較器における同様の期間の電圧値よりも低い電圧に収束する。これにより、図２（ｄ）の点ηとして示すように、ラッチ回路１０３を構成するＮＭＯＳトランジスタ６、７はＯＮ状態に近い状態に設定されるため、ラッチモード３への遷移後に、該ＮＭＯＳトランジスタ６、７は迅速にＯＮ状態に遷移できるので、正帰還動作をより高速に開始することができる。
【００６５】
（一実施形態の変形例）
図３は本発明の一実施形態に係る電圧比較器に設けた定電流補助回路の変形例をを示している。
【００６６】
図３に示すように、本変形例に係る定電流補助回路１０７Ａは、ソースが接地電圧ＶＳＳと接続され、定電流源として機能するようにゲートがバイアス電圧Ｖｂ３と接続されたＮＭＯＳトランジスタ１５と、ドレインがノードＣと接続され、ソースがＮＭＯＳトランジスタ１５のドレインと接続され、ＮＭＯＳトランジスタ１５とカスコード接続されるようにゲートがバイアス電圧Ｖｂ４と接続されたＮＭＯＳトランジスタ１６とから構成されている。
【００６７】
以下、前記のように構成された定電流補助回路１０７Ａの動作について図１及び図３を参照しながら説明する。
【００６８】
まず、定電流源として機能するＮＭＯＳトランジスタ１５によって、ラッチ回路１０３を構成するＮＭＯＳトランジスタ６、７から所定の電流を定常的に接地電圧ＶＳＳに流す。ＮＭＯＳトランジスタ１５のゲート幅は、プロセス仕上りのばらつきの影響を低減するために、ゲート長を含めテクノロジの最小寸法に対して所定のマージンを持たせたサイジングを行なう。このようにしても、ノードＣ側に配したＮＭＯＳトランジスタ１６をＮＭＯＳトランジスタ１５とカスコード接続し、ＮＭＯＳトランジスタ１６のゲート長及びゲート幅をＮＭＯＳトランジスタ１５よりも小さくすることにより、ノードＣの寄生容量を低減させることができる。その結果、ラッチ回路１０３を構成するＮＭＯＳトランジスタ６、７をより高速にＯＮ状態に近い状態に設定できるため、ラッチ回路１０３は、ラッチモードに遷移した直後に瞬時にＯＮ状態となり、より高速に正帰還動作を開始することができる。
【産業上の利用可能性】
【００６９】
本発明に係る電圧比較器は、比較モードからラッチモードへ遷移する際に、制御電圧の電圧変化に迅速に応答してラッチ動作を開始することができ、且つ、ラッチモードから比較モードへの復帰を高速に行なえるという効果を有し、Ａ／Ｄ変換器等に用いられる電圧比較器等として有用である。
【図面の簡単な説明】
【００７０】
【図１】本発明の一実施形態に係る電圧比較器を示す回路図である。
【図２】（ａ）は本発明の一実施形態に係る電圧比較器における動作タイミングを示すチャート図である。（ｂ）は電圧比較器の入力条件を示すチャート図である。（ｃ）は電圧比較器に設けたトランジスタの動作タイミングを示すチャート図である。（ｄ）は電圧比較器の電圧応答波形を示すチャート図である。
【図３】本発明の一実施形態に係る電圧比較器を構成する定電流補助回路の変形例を示す回路図である。
【図４】従来の電圧比較器を示す回路図である。
【図５】（ａ）は従来の電圧比較器における動作タイミングを示すチャート図である。（ｂ）は電圧比較器の入力条件を示すチャート図である。（ｃ）は電圧比較器の電圧応答波形を示すチャート図である。
【符号の説明】
【００７１】
１〜７、１０、１１、１５、１６  ＮＭＯＳトランジスタ
１２  ＰＭＯＳトランジスタ（第３のスイッチ回路）
１３  ＮＭＯＳトランジスタ（第４のスイッチ回路）
８、９  抵抗器
１０１  差動入力回路
１０２  負荷回路
１０３  ラッチ回路
１０４  第１のスイッチ回路
１０５  第２のスイッチ回路
１０６  第３のスイッチ回路
１０７  定電流補助回路
１０７Ａ  定電流補助回路
【図１】
2006287305.tif 000003
【図２】
2006287305.tif 000004
【図３】
2006287305.tif 000005
【図４】
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【図５】
2006287305.tif 000007