(57)【要約】【課題】  受信周波数が広帯域にわたっても同調回路の同調周波数と発振器の局部発振周波数とが常に一定の間隔を維持してトラッキングエラーが生じない受信装置を提供する。【解決手段】  各スイッチ手段４２５〜４２８のオン／オフを制御するアップ／ダウンカウンタ４５と、制御電圧を第１の基準電圧及びそれよりも低い第２の基準電圧と比較して、アップ／ダウンカウンタ４５にカウント信号を出力するカウント信号発生器５１とを設け、カウント信号発生器５１は、制御電圧が第１の基準電圧よりも高いときにダウンカウント信号を出力し、制御電圧が第２の基準電圧よりも低いときにアップカウント信号を出力し、制御電圧が第１の基準電圧と第２の基準電圧との間の時にアップカウント信号及びダウンカウント信号の出力を停止すると共にロック信号を出力し、ロック信号によって発振用能動素子４６、４７の電流通流を停止した。【選択図】        図１
2006287459.tif 000002
【特許請求の範囲】
【請求項１】
可変容量手段とインダクタンス素子とから構成されると共に、受信信号の周波数に同調可能な同調回路と、前記受信信号を周波数変換するミキサと、前記ミキサに局部発振信号を供給する局部発振器と、前記受信信号の周波数に対応した周波数で発振するように前記局部発振器を制御する第１のＰＬＬ回路とを備え、前記可変容量手段は複数の容量素子と該各容量素子を前記インダクタンス素子に並列接続するスイッチ手段とを有し、前記同調回路と共に発振回路を構成する発振用能動素子と、前記発振回路を制御して前記発振回路の発振周波数を前記受信信号の周波数に一致すべく前記可変容量手段の容量値を設定するための制御電圧を出力する第２のＰＬＬ回路と、複数ビットの出力データによって前記各スイッチ手段のオン／オフを制御するアップ／ダウンカウンタと、前記制御電圧を第１の基準電圧及びそれよりも低い第２の基準電圧と比較して、前記アップ／ダウンカウンタにアップカウント信号又はダウンカウント信号を出力するカウント信号発生器とを設け、前記カウント信号発生器は、前記制御電圧が前記第１の基準電圧よりも高いときにダウンカウント信号を出力し、前記制御電圧が前記第２の基準電圧よりも低いときにアップカウント信号を出力し、前記制御電圧が前記第１の基準電圧と前記第２の基準電圧との間の時に前記アップカウント信号及び前記ダウンカウント信号の出力を停止すると共にロック信号を出力し、前記ロック信号によって前記発振用能動素子の電流通流を停止したことを特徴とする受信装置。
【請求項２】
前記容量素子の容量値は、最少の容量値を有する容量素子に対して他の容量素子の容量値を２Ｎ倍として互いに異ならせたことを特徴とする請求項１に記載の受信装置。
【請求項３】
前記カウント信号発生器は、前記第１の基準電圧と前記制御電圧と比較してハイ又はローのロジックレベルを出力する第１の比較器と、前記第２の基準電圧とを比較してハイ又はローのロジックレベルを出力する第２の比較器と、前記第１の比較器と前記第２の比較器から出力されるロジックレベルによって、前記アップカウント信号又はダウンカウント信号又は前記ロック信号の何れかを出力するカウンタ制御回路とで構成したことを特徴とする請求項１又は２に記載の受信装置。
【請求項４】
前記同調回路を複同調回路で構成すると共に、前記複同調回路の一次側同調回路及び二次側同調回路をそれぞれ前記可変容量手段及び前記インダクタンス素子で構成し、前記発振用能動素子は入力端及び出力端及び基準端を有する２個の３端子型増幅素子で構成され、前記一次側同調回路と前記二次側同調回路とを直列接続すると共に、一方の前記増幅素子の出力端と他方の前記増幅素子の出力端との間に接続し、前記一次側同調回路と前記二次側同調回路との接続点を高周波的に接地し、互いの増幅素子の入力端と出力端とを接続し、前記各増幅素子の出力端に前記各インダクタンス素子を介して電源電圧を印加すると共に、互いの基準端を定電流源に接続し、前記制御電圧が前記第１の基準電圧と前記第２の基準電圧との間の時に前記ロック信号によって前記定電流源の電流通流を停止したことを特徴とする請求項３に記載の受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テレビジョンチューナ等のスーパヘテロダイン方式の受信装置に関する。
【背景技術】
【０００２】
テレビジョンチューナで代表される従来の受信装置を図３に従って説明する。テレビジョン信号が入力される入力端１には入力同調回路２が結合される。入力同調回路２は、直列接続されたインダクタンス素子２ａ、２ｂと、インダクタンス素子２ａの一端を接地するコンデンサ２ｃと、インダクタンス素子２ｂにアノードが接続されたバラクタダイオード２ｄと、バラクタダイオード２ｄのカソードを接地するコンデンサ２ｅ等を有する。インダクタンス素子２ａとコンデンサ２ｃとの接続点は抵抗３によってグランドに接続される。また、バラクタダイオード２ｄのカソードは同調電圧端子４に接続される。入力同調回路２は結合用のバラクタダイオード５と結合用のコンデンサ６との直列回路を介してＲＦアンプ７に結合される。結合用のバラクタダイオード５のアノードはバラクタダイオード２ｄのアノードに接続され、カソードは同調電圧端子４に接続される。
【０００３】
ＲＦアンプ７の出力側に結合された段間同調回路８の一次回路はバラクタダイオード８ａと、そのアノードに接続されたインダクタンス素子８ｂと、バラクタダイオード８ａのカソードを接地するコンデンサ８ｃ等を有する。二次回路もバラクタダイオード８ｄと、そのアノードに接続されたインダクタンス素子８ｅと、バラクタダイオード８ｄのカソードを接地するコンデンサ８ｆ等を有する。２つのインダクタンス素子８ｂ、８ｅが直列に接続され、その接続点が結合用のインダクタンス素子８ｇに接続され、このインダクタンス素子８ｇの他端はコンデンサ８ｈによって接地される。２つのバラクタダイオード８ａ、８ｄのカソードは同調電圧端子４に接続される。そして、結合用のインダクタンス素子８ｇとコンデンサ８ｈとの接続点が抵抗９によってグランドに接続される。
【０００４】
段間同調回路８は結合用のバラクタダイオード１０とコンデンサ１１との直列回路によってミキサ１２に結合される。結合用のバラクタダイオード１０のアノードはバラクタダイオード８ｄのアノードに接続され、カソードは同調電圧端子４に接続される。ミキサ１２には発振器１３から局部発振信号が供給される。そして、段間同調回路８から出力されたテレビジョン信号はミキサによって中間周波信号に変換される。発振器１３を構成する共振回路１４はバラクタダイオード１４ａと、そのカソードを接地するコンデンサ１４ｂと、そのアノードに接続されたインダクタンス素子１４ｃと、インダクタンス素子の他端を接地するコンデンサ１４ｄ等を有する。バラクタダイオード１４ａのカソードは同調電圧端子４に接続される。また、インダクタンス素子１４ｃとコンデンサ１４ｄとの接続点は抵抗１５によってグランドに接続される。
【０００５】
入力同調回路２におけるバラクタダイオード２ｄ、段間同調回路に８における２つのバラクタダイオード８ａ、８ｄ及び共振回路１４におけるバラクタダイオード１４ａの各アノードの電圧はトランジスタ１６によって切り替えられる。トランジスタ１６のエミッタは接地され、コレクタには電圧安定化回路１７から保護抵抗１８を介して所定の電圧が印加される。ベースには、これをオン／オフするための切替電圧が印加される。そして、入力同調回路２におけるインダクタンス素子２ａとコンデンサ２ｃとの接続点が抵抗１９を介してトランジスタ１６のコレクタに接続される。また、段間同調回路８における結合用のインダクタンス素子８ｇとコンデンサ８ｈとの接続点が抵抗２０を介してトランジスタ１６のコレクタに接続される、さらに、共振回路１４におけるインダクタンス素子１４ｃとコンデンサ１４ｄとの接続点が抵抗２１を介してトランジスタ１６のコレクタに接続される。
なお、発振器１３の発振周波数は、選局データＤに基づいてＰＬＬ回路２５によって制御され、その制御の結果としてＰＬＬ回路２５からは同調電圧Ｖｔが出力されて同調電圧端子４に供給される。
【０００６】
次に、以上の構成において、ハイバンドのテレビジョン信号を受信するときには、トランジスタ１６がオンされる。すると、各バラクタダイオード２ｄ、８ａ、８ｄ、１４ａのアノードは接地電位となる。この状態で同調電圧Ｖｔを各バラクタダイオード２ｄ、５、８ａ、８ｄ、１０、１４ａのカソードに印加する。しかし、そのまま、同調電圧を下げてローバンドのテレビジョン信号を受信すると、同調電圧が低くなり過ぎてしまうので、ローバンドのテレビジョン信号を受信するときにトランジスタ１６をオフにする。すると、バラクタダイオード２ｄのアノードには抵抗１９と抵抗３とによって分圧された電圧が印加され、バラクタダイオード８ａ、８ｄのアノードのは抵抗２０と抵抗９とによって分圧された電圧が印加され、バラクタダイオード１４ａのアノードには抵抗２１と抵抗１５とによって分圧された電圧が印加される。従って、各バラクタダイオードのカソードに印加される同調電圧は高くなり、安定性に欠ける低い同調電圧を使用することなく受信周波数範囲を拡大できる（例えば、特許文献１参照。）。
【０００７】
【特許文献１】実用新案登録第３１０６１３２号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の送受信装置では同調回路のバラクタダイオード２ｄ、８ａ、８ｄと発振器のバラクタダイオード４ａに同一の同調電圧が印加されるので、各抵抗１９、２０、２１及び各抵抗３、９、１５の抵抗値をそれぞれ独立して設定しても広い周波数範囲では、同調電圧を変化した場合の同調周波数と局部発振周波数とが同一の周波数間隔を維持して変化することが困難であり、所謂トラッキングエラーが生じる。
【０００９】
本発明は、受信周波数が広帯域にわたっても同調回路の同調周波数と発振器の局部発振周波数とが常に一定の間隔を維持してトラッキングエラーが生じない受信装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の解決手段は、可変容量手段とインダクタンス素子とから構成されると共に、受信信号の周波数に同調可能な同調回路と、前記受信信号を周波数変換するミキサと、前記ミキサに局部発振信号を供給する局部発振器と、前記受信信号の周波数に対応した周波数で発振するように前記局部発振器を制御する第１のＰＬＬ回路とを備え、前記可変容量手段は複数の容量素子と該各容量素子を前記インダクタンス素子に並列接続するスイッチ手段とを有し、前記同調回路と共に発振回路を構成する発振用能動素子と、前記発振回路を制御して前記発振回路の発振周波数を前記受信信号の周波数に一致すべく前記可変容量手段の容量値を設定するための制御電圧を出力する第２のＰＬＬ回路と、複数ビットの出力データによって前記各スイッチ手段のオン／オフを制御するアップ／ダウンカウンタと、前記制御電圧を第１の基準電圧及びそれよりも低い第２の基準電圧と比較して、前記アップ／ダウンカウンタにアップカウント信号又はダウンカウント信号を出力するカウント信号発生器とを設け、前記カウント信号発生器は、前記制御電圧が前記第１の基準電圧よりも高いときにダウンカウント信号を出力し、前記制御電圧が前記第２の基準電圧よりも低いときにアップカウント信号を出力し、前記制御電圧が前記第１の基準電圧と前記第２の基準電圧との間の時に前記アップカウント信号及び前記ダウンカウント信号の出力を停止すると共にロック信号を出力し、前記ロック信号によって前記発振用能動素子の電流通流を停止した。
【００１１】
また、第２の解決手段は、前記容量素子の容量値は、最少の容量値を有する容量素子に対して他の容量素子の容量値を２Ｎ倍として互いに異ならせた。
【００１２】
また、第３の解決手段は、前記カウント信号発生器は、前記第１の基準電圧と前記制御電圧と比較してハイ又はローのロジックレベルを出力する第１の比較器と、前記第２の基準電圧とを比較してハイ又はローのロジックレベルを出力する第２の比較器と、前記第１の比較器と前記第２の比較器から出力されるロジックレベルによって、前記アップカウント信号又はダウンカウント信号又は前記ロック信号の何れかを出力するカウンタ制御回路とで構成した。
【００１３】
また、第４の解決手段は、前記同調回路を複同調回路で構成すると共に、前記複同調回路の一次側同調回路及び二次側同調回路をそれぞれ前記可変容量手段及び前記インダクタンス素子で構成し、前記発振用能動素子は入力端及び出力端及び基準端を有する２個の３端子型増幅素子で構成され、前記一次側同調回路と前記二次側同調回路とを直列接続すると共に、一方の前記増幅素子の出力端と他方の前記増幅素子の出力端との間に接続し、前記一次側同調回路と前記二次側同調回路との接続点を高周波的に接地し、互いの増幅素子の入力端と出力端とを接続し、前記各増幅素子の出力端に前記各インダクタンス素子を介して電源電圧を印加すると共に、互いの基準端を定電流源に接続し、前記制御電圧が前記第１の基準電圧と前記第２の基準電圧との間の時に前記ロック信号によって前記定電流源の電流通流を停止した。
【発明の効果】
【００１４】
第１の解決手段によれば、可変容量手段は複数の容量素子と該各容量素子をインダクタンス素子に並列接続するスイッチ手段とを有し、同調回路と共に発振回路を構成する発振用能動素子と、発振回路を制御して発振回路の発振周波数を受信信号の周波数に一致すべく可変容量手段の容量値を設定するための制御電圧を出力する第２のＰＬＬ回路と、複数ビットの出力データによって各スイッチ手段のオン／オフを制御するアップ／ダウンカウンタと、制御電圧を第１の基準電圧及びそれよりも低い第２の基準電圧と比較して、アップ／ダウンカウンタにアップカウント信号又はダウンカウント信号を出力するカウント信号発生器とを設け、カウント信号発生器は、制御電圧が第１の基準電圧よりも高いときにダウンカウント信号を出力し、制御電圧が第２の基準電圧よりも低いときにアップカウント信号を出力し、制御電圧が前記第１の基準電圧と第２の基準電圧との間の時にアップカウント信号及びダウンカウント信号の出力を停止すると共にロック信号を出力し、ロック信号によって発振用能動素子の電流通流を停止したので、同調回路は受信信号の周波数に一致した状態となり、局部発振器の発振周波数との間でトラッキングエラーが生じない。
【００１５】
また、第２の解決手段によれば、容量素子の容量値は、最少の容量値を有する容量素子に対して他の容量素子の容量値を２Ｎ倍として互いに異ならせたので、容量手段の容量値設定を決め細かくすることができる。
【００１６】
また、第３の解決手段によれば、カウント信号発生器は、第１の基準電圧と制御電圧と比較してハイ又はローのロジックレベルを出力する第１の比較器と、第２の基準電圧とを比較してハイ又はローのロジックレベルを出力する第２の比較器と、第１の比較器と第２の比較器から出力されるロジックレベルによって、アップカウント信号又はダウンカウント信号又はロック信号の何れかを出力するカウンタ制御回路とで構成したので、同調回路が受信信号の周波数に一致した段階で容量手段の容量値を保持できる。
【００１７】
また、第４の解決手段によれば、同調回路を複同調回路で構成すると共に、複同調回路の一次側同調回路及び二次側同調回路をそれぞれ可変容量手段及びインダクタンス素子で構成し、発振用能動素子は入力端及び出力端及び基準端を有する２個の３端子型増幅素子で構成され、一次側同調回路と二次側同調回路とを直列接続すると共に、一方の増幅素子の出力端と他方の増幅素子の出力端との間に接続し、一次側同調回路と二次側同調回路との接続点を高周波的に接地し、互いの増幅素子の入力端と出力端とを接続し、各増幅素子の出力端に各インダクタンス素子を介して電源電圧を印加すると共に、互いの基準端を定電流源に接続し、制御電圧が第１の基準電圧と第２の基準電圧との間の時にロック信号によって定電流源の電流通流を停止したので、同調回路が受信信号の周波数に一致すると発振用能動素子の影響を受けない。
【発明を実施するための最良の形態】
【００１８】
本発明の受信装置をテレビジョンチューナの例で説明する。図１にその構成を示す。高周波増幅器３１の前段側には入力同調回路が設けられているが図示は省略している。高周波増幅器３１で増幅された受信信号は段間同調回路３２を介して周波数変換用のミキサ３３に入力される。ミキサ３３には局部発振器３４から局部発振信号が供給される。局部発振器３４は、局部発振信号が受信信号の周波数に対応した周波数（例えば、受信周波数よりも中間周波数だけ高い）となるように第１のＰＬＬ回路３５によって制御される。この周波数の設定は選局用のコントローラ３６から供給される局部発振周波数データＤＬＯによって行われる。なお、第１のＰＬＬ回路３５には基準発振器３７から基準信号が供給される。
【００１９】
段間同調回路３２は複同調回路で構成される。一次同調回路３２ａはインダクタンス素子４１と容量手段４２とを有し、インダクタンス素子４１の一端は電源Ｂに接続され、容量手段４２はインダクタンス素子４１の他端と接地間に接続される。容量手段４２は複数の容量素子４２１〜４２４とそれぞれの容量素子４２１〜４２４に直列接続されたスイッチ手段４２５〜４２８とから構成される。各スイッチ手段４２５〜４２８は、例えばＦＥＴ、トランジスタ等の３端子型のスイッチ素子によって構成され、そのソース（又はエミッタ）が接地される。容量素子４２１は最小の容量値Ｃを有し、他の容量素子４２２〜４２４の容量値はそれぞれ２Ｃ、４Ｃ、８Ｃのように２Ｎ倍大きくなっている。各スイッチ手段４２５〜４２８がオンした場合には、それらに対応した容量素子４２１〜４２４がインダクタンス素子４１に高周波的に並列接続される。
【００２０】
同様に、二次同調回路３２ｂはインダクタンス素子４３と容量手段４４とを有し、インダクタンス素子４３の一端は電源Ｂに接続され、容量手段４４はインダクタンス素子４３の他端と接地間に接続される。容量手段４４は複数の容量素子４４１〜４４４とそれぞれの容量素子４４１〜４４４に直列接続されたスイッチ手段４４５〜４４８とから構成される。各スイッチ手段４４５〜４４８はＦＥＴによって構成され、そのソースが接地される。容量素子４４１は最小の容量値Ｃを有し、他の容量素子４４２〜４４４の容量値はそれぞれ２Ｃ、４Ｃ、８Ｃのように２Ｎ倍大きくなっている。各スイッチ手段４４５〜４４８がオンした場合には、それらに対応した容量素子４４１〜４４４がインダクタンス素子４３に高周波的に並列接続される。なお、一次側のインダクタンス素子４１と二次側のインダクタンス素子４３とは相互に結合している。
【００２１】
従って、容量手段４２、４３の容量値は最小の容量値の整数倍の容量値を取ることができる。そして、最小の容量値をできるだけ小さくして、容量素子の数を増やすことで正確な同調周波数の設定と同調周波数範囲を拡大することができる。
【００２２】
各スイッチ素子４２５〜４２８及び４４５〜４４８は制御端（ゲート又はベース）に印加される電圧によってオンするが、同じ容量値を有する容量素子に接続されたスイッチ手段の制御端が互いに接続される。すなわち、スイッチ手段４２５と４４５の制御端が相互に接続され、同様にスイッチ手段４２６、４４６の各制御端同士、スイッチ手段４２７、４４７の各制御端同士、スイッチ手段４２８、４４８の各制御端同士がそれぞれ相互に接続される。そして、相互接続された制御端がアップ／ダウンカウンタ４５の出力端に接続される。アップ／ダウンカウンタ４５は容量素子の種類の数と同じ出力ビット数を有する。
【００２３】
一次側のインダクタンス素子４１と容量手段４２との接続点と接地間には第１の発振用能動素子４６が設けられ、二次側のインダクタンス素子４３と容量手段４４との接続点には第２の発振用能動素子４７が設けられる。第１の発振用能動素子４６及び第２の発振用能動素子４７は、例えばＦＥＴ、トランジスタ等の３端子型の増幅素子で構成される。そして、第１の発振用能動素子４６の出力端（ＦＥＴであればドレイン、トランジスタであればコレクタ）が一次側のインダクタンス素子４１と容量手段４２との接続点に接続され、第２の発振用能動素子４７の出力端が二次側のインダクタンス素子４３と容量手段４４との接続点に接続される。第１の発振用能動素子４６の出力端は第２の発振用能動素子４７の入力端（ＦＥＴであればゲート、トランジスタであればベース）に接続され、第２の発振用能動素子４７の出力端は第１の発振用能動素子４６の入力端に接続される。そして、各発振用能動素子４６、４７の基準端（ＦＥＴであればソース、トランジスタであればベース）と接地との間に定電流源４８が設けられる。定電流源４８にはカレントミラー回路が使用される。
【００２４】
以上の構成によって、一次同調回路３２ａと二次同調回路３２ｂとがグランドを介して直列に接続された状態で第１の発振用能動素子４６の出力端と第２の発振用能動素子４７の出力端との間に接続されるので、各発振用能動素子４６、４７と各同調回路３２ａ、３２ｂとによって平衡型の発振回路を構成する。
【００２５】
この発振回路は第２のＰＬＬ回路５０によって発振周波数が受信すべき信号の周波数に一致するように制御される。第２のＰＬＬ回路５０はプログラマブルデバイダ５０ａと、位相比較器５０ｂと、チャージポンプ５０ｃとループフィルタ５０ｄとを有する。プログラマブルデバイダ５０ａには上記発振回路から発振信号が入力されると共に、コントローラ３６から受信すべき信号の周波数を設定するための受信周波数データＤＲＦが入力される。プログラマブルデバイダ５０ａによって分周された発振信号は位相比較器５０ｂに入力される。位相比較器５０ｂにおいては、基準発振器３７から入力された基準信号と分周された発振信号とが位相比較され、その差である誤差信号がチャージポンプ５０ｃを介してループフィルタ５０ｄに入力され、直流電圧に変換される。この直流電圧は容量手段４２、４４の容量値を設定するための制御電圧となる。
【００２６】
この制御電圧は、アップ／ダウンカウンタ４５にアップカウント信号又はダウンカウント信号を供給するためのカウント信号発生器５１に入力される。カウント信号発生器５１はロジックレベルを出力する２つの比較器５１ａ、５１ｂとカウンタ制御回路５１ｃとを有し、制御電圧は第１及び第２の比較器５１ａ、５１ｂに入力される。第１の比較器５１ａの出力と第２の比較器５１ｂの出力はカウンタ制御回路５１ｃに入力される。第１の比較器５１ａに第１の基準電圧Ｖ１が与えられ、第２の比較器５１ｂに第２の基準電圧Ｖ２が与えられる。第２の基準電圧Ｖ２は第１の基準電圧Ｖ１よりも若干低い。従って、制御電圧が第１の基準電圧Ｖ１よりも高いときは第１及び第２の比較器５１ａ、５１ｂの出力は共にハイレベル（Ｈ）となり、制御電圧が第１の基準電圧Ｖ１と第２の基準電圧Ｖ２との間のときは第１の比較器５１ａの出力はローレベル（Ｌ）、第２の比較器５１ｂの出力はハイレベル（Ｈ）となる。また、制御電圧が第２の基準電圧よりも低いときは第１及び第２の比較器５１ａ、５１ｂの出力は共にローレベル（Ｌ）となる。
【００２７】
カウンタ制御回路５１ｃにはクロック信号（ＣＬＣＫ）が入力されており、この状態で第１及び第２の比較器５１ａ、５１ｂからロジックレベルが入力されると、図２に示す真理値表に従い、クロック信号に同期したアップカウント信号又はダウンカウント信号がそれぞれの出力端から出力され、又は、クロック信号に関係なく第３の出力端からハイレベルのロック信号が出力される。すなわち、第１の比較器５１ａの出力と第２の比較器５１ｂの出力が共にハイレベルの時はアップカウント信号のみを出力し、第１の比較器５１ａの出力がローレベルで第２の比較器５１ｂの出力がハイレベルの時はロック信号をのみを出力し、第１の比較器５１ａの出力と第２の比較器５１ｂの出力が共にローレベルの時はダウンカウント信号のみを出力する。
【００２８】
アップ／ダウンカウンタ４５はアップカウント信号又はダウンカウント信号によってカウントアップ又はカウントダウンし、その出力端はハイレベル又はローレベルに変化し、ハイレベルの出力端に接続されているスイッチ手段がオンとなり、それに対応する容量素子がインダクタンス素子４１及び４３に並列接続され、発振回路はおよそ、その並列共振周波数で発振する。この場合、発振周波数が受信すべき信号の周波数よりも高い範囲では、アップダウンカウンタ４５はカウントアップを継続し、発振周波数が受信すべき信号の周波数よりも低い範囲では、ダウンカウントを継続する。そして、発振周波数がほぼ受信すべき信号の周波数に一致したときには制御電圧が第１の基準電圧Ｖ１と第２の基準電圧Ｖ２との間の電圧となり、カウント制御回路５１ｃはロック信号を出力する。ロック信号によってオンするスイッチ素子（図示せず）を設け、これを定電流源４８を構成するカレントミラー回路（図示せず）の定電流入力側のトランジスタのコレクタ（又はＦＥＴのドレイン）に接続すれば定電流の通流を停止することができる。
【００２９】
すると、発振用能動素子４６、４７の動作が停止するが、アップ／ダウンカウンタ４５にはアップカウント信号及びダウンカウント信号が入力されないので、その出力データ（複数ビットのデータ）は停止直前の値のままで保持される。従って、同調回路３２ａ、３２ｂは受信すべき信号の周波数に同調した状態を維持し、受信すべき信号は同調回路３２ａ、３２ｂによって選択され、ミキサ３３に入力される。そして、ミキサ３３によって中間周波信号に周波数変換される。
【００３０】
以上のように、同調回路３２ａ、３２ｂは局部発振器３４を制御する第１のＰＬＬ回路３６によっては制御されず、第２のＰＬＬ回路５０によって受信すべき信号の周波数となるように制御されるので、局部発振周波数と同調周波数との周波数間隔を常に一定にすることが可能となり、所謂トラッキングエラーを解消することができる。
【００３１】
なお、本発明の説明においては、段間同調回路における同調周波数の制御に付いて述べたが、他の同調回路、例えば、入力同調回路にもそのまま適用できることは勿論である。
【図面の簡単な説明】
【００３２】
【図１】本発明の受信装置の構成を示す回路図である。
【図２】本発明の受信装置におけるカウント信号発生器の動作を説明する真理値表である。
【図３】従来の受信装置の構成を示す回路図である。
【符号の説明】
【００３３】
３１：高周波増幅器
３２：段間同調回路
３２ａ：一次同調回路
３２ｂ：二次同調回路
３３：ミキサ
３４：局部発振器
３５：第１のＰＬＬ回路
３６：コントローラ
３７：基準発振器
４１、４３：インダクタンス素子
４２、４４：容量手段
４２１〜４２４、４４１〜４４４：容量素子
４２５〜４２８、４４５〜４４８：スイッチ手段
４５：アップ／ダウンカウンタ
４６：第１の発振用能動素子
４７：第２の波信用能動素子
４８：定電流源
５０：第２のＰＬＬ回路
５０ａ：プログラマブルデバイダ
５０ｂ：位相比較器
５０ｃ：チャージポンプ
５０ｄ：ループフィルタ
５１：カウント信号発生器
５１ａ：第１の比較器
５１ｂ：第２の比較器
５１ｃ：カウンタ制御回路
【図１】
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【図２】
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【図３】
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