(57)【要約】【課題】低リーク化と高ＥＳＤ耐性とを両立させた保護素子及びこの保護素子を備えた半導体装置並びにその製造方法を提供する。【解決手段】第１の電導型の半導体層に、所定間隔を隔てて２つの第２の電導型の半導体領域を形成してなる保護素子及びこの保護素子を備えた半導体装置並びにその製造方法において、半導体領域と接する半導体層の接合部分に、キャリア濃度を低下させた低キャリア濃度領域を設ける。低キャリア濃度領域は、半導体層の上面にプラズマＣＶＤ処理によって第１の絶縁膜を成膜し、この第１の絶縁膜に半導体領域を形成するための開口をそれぞれ形成し、この開口部分にプラズマＣＶＤ処理によって第２の絶縁膜を成膜することにより形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電導型の半導体層に、所定間隔を隔てて２つの第２の電導型の半導体領域を形成してなる保護素子において、
前記半導体領域と接する前記半導体層の接合部分に、キャリア濃度を低下させた低キャリア濃度領域を設けたことを特徴とする保護素子。
【請求項２】
前記低キャリア濃度領域は、前記半導体層の上面へのプラズマＣＶＤ処理による絶縁膜の成膜によって形成したことを特徴とする請求項１記載の保護素子。
【請求項３】
前記低キャリア濃度領域は、
前記半導体層の上面にプラズマＣＶＤ処理によって第１の絶縁膜を成膜し、この第１の絶縁膜に前記半導体領域を形成するための開口をそれぞれ形成し、この開口部分にプラズマＣＶＤ処理によって第２の絶縁膜を成膜することにより形成したことを特徴とする請求項１記載の保護素子。
【請求項４】
前記第２の絶縁膜を成膜するためのプラズマＣＶＤ処理では、前記第１の絶縁膜を成膜するためのプラズマＣＶＤ処理のときよりも大きいプラズマ放電用の電力で前記第２の絶縁膜を成膜したことを特徴とする請求項３記載の保護素子。
【請求項５】
第１の電導型の半導体層に、所定間隔を隔てて２つの第２の電導型の半導体領域を形成してなる保護素子を備えた半導体装置において、
前記保護素子は、
前記半導体領域と接する前記第１の電導型の半導体層の接合部分に、キャリア濃度を低下させた低キャリア濃度領域を設けていることを特徴とする半導体装置。
【請求項６】
第１の電導型の半導体層に、所定間隔を隔てて２つの第２の電導型の半導体領域を形成してなる保護素子の製造方法において、
前記第１の電導型の半導体層の上面にプラズマＣＶＤ処理によって第１の絶縁膜を成膜する工程と、
この第１の絶縁膜に前記半導体領域を形成するための開口をそれぞれ形成する工程と、
この開口部分にプラズマＣＶＤ処理によって第２の絶縁膜を成膜する工程と、
この第２の絶縁膜が形成された部分に前記半導体領域を形成する工程と
を有することを特徴とする保護素子の製造方法。
【請求項７】
前記第２の絶縁膜を成膜するためのプラズマＣＶＤ処理では、前記第１の絶縁膜を成膜するためのプラズマＣＶＤ処理のときよりも大きいプラズマ放電用の電力で前記第２の絶縁膜を成膜したことを特徴とする請求項６記載の保護素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護素子、及びこの保護素子を備えた半導体装置、並びにその製造方法に関するものであって、特に保護素子をラテラルダイオード構造としているものである。
【背景技術】
【０００２】
従来、半導体装置では、外部入力端子をサージ破壊から保護するために、入出力バッファ部分に保護素子を設けている（例えば、特許文献１参照。）。
【０００３】
このような保護素子として、図６に示すように、半導体基板100上に形成したＮ型の半導体層であるN+GaAs層140に、所定間隔を隔ててＰ型の半導体領域180,180を並設してラテラルＰＮＰダイオード構造とした保護素子が知られている。
【０００４】
ここで、図６に示す半導体装置は、移動体通信に用いられる高周波用ＩＣのＭＭＩＣ（Microwave Monolithic Integrated Circuit）であって、通常ガリウムヒ素（GaAs）半導体基板を用いて構成されるものであり、半導体基板100に所要のバッファ層110、チャネル層120、N-AlGaAs層130、N+GaAs層140を順次積層した後、N+GaAs層140の上面に窒化シリコン層150を積層して、この窒化シリコン層150の所定位置に所定の間隔を隔てて第１開口160aと第２開口160bの２つの開口を形成し、この第１開口160aと第２開口160bからN+GaAs層140にＰ型不純物を拡散させることによりＰ型の半導体領域180,180を形成し、ラテラルＰＮＰダイオード構造を形成している。
【０００５】
このようなラテラルＰＮＰダイオード構造とした保護素子では、所定のリーク特性が要求されるとともに、このリーク特性とはトレードオフの関係にあるＥＳＤ（Electric Static Discharge：静電放電）耐性も無視できないため、リーク特性とＥＳＤ耐性とをできるだけ高いレベルでバランスさせるようにN+GaAs層におけるキャリア濃度を調整していた。
【特許文献１】特開平０６−１８８３７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、昨今の半導体装置に対する高性能化の要求にともなって、保護素子に対してさらなる低リーク化が要求されるとともに、高ＥＳＤ耐性が要求されるようになり、N+GaAs層の形成時におけるキャリア濃度の調整だけでは、要求されるリーク特性とＥＳＤ耐性とをとも満たすことが極めて困難となってきていた。
【０００７】
そこで、本発明者は、保護素子の低リーク化と高ＥＳＤ耐性とを両立させるように研究開発を行い、本発明を成すに至ったものである。
【課題を解決するための手段】
【０００８】
本発明の保護素子では、第１の電導型の半導体層に、所定間隔を隔てて２つの第２の電導型の半導体領域を形成してなる保護素子において、半導体領域と接する半導体層の接合部分に、キャリア濃度を低下させた低キャリア濃度領域を設けた。
【０００９】
さらに、以下の点にも特徴を有するものである。すなわち、
（１）低キャリア濃度領域は、半導体層の上面へのプラズマＣＶＤ処理による絶縁膜の成膜によって形成したこと。
（２）低キャリア濃度領域は、半導体層の上面にプラズマＣＶＤ処理によって第１の絶縁膜を成膜し、この第１の絶縁膜に半導体領域を形成するための開口をそれぞれ形成し、この開口部分にプラズマＣＶＤ処理によって第２の絶縁膜を成膜することにより形成したこと。
（３）第２の絶縁膜を成膜するためのプラズマＣＶＤ処理では、第１の絶縁膜を成膜するためのプラズマＣＶＤ処理のときよりも大きいプラズマ放電用の電力で第２の絶縁膜を成膜したこと。
【００１０】
また、本発明の保護素子を備えた半導体装置では、第１の電導型の半導体層に、所定間隔を隔てて２つの第２の電導型の半導体領域を形成してなる保護素子を備えた半導体装置において、保護素子には、半導体領域と接する第１の電導型の半導体層の接合部分に、キャリア濃度を低下させた低キャリア濃度領域を設ける。
【００１１】
また、本発明の保護素子の製造方法では、第１の電導型の半導体層に、所定間隔を隔てて２つの第２の電導型の半導体領域を形成してなる保護素子の製造方法において、第１の電導型の半導体層の上面にプラズマＣＶＤ処理によって第１の絶縁膜を成膜する工程と、この第１の絶縁膜に半導体領域を形成するための開口をそれぞれ形成する工程と、この開口部分にプラズマＣＶＤ処理によって第２の絶縁膜を成膜する工程と、この第２の絶縁膜が形成された部分に半導体領域を形成する工程とを有することとする。さらに、第２の絶縁膜を成膜するためのプラズマＣＶＤ処理では、第１の絶縁膜を成膜するためのプラズマＣＶＤ処理のときよりも大きいプラズマ放電用の電力で第２の絶縁膜を成膜することにも特徴を有するものである。
【発明の効果】
【００１２】
請求項１記載の発明では、第１の電導型の半導体層に、所定間隔を隔てて２つの第２の電導型の半導体領域を形成してなる保護素子において、半導体領域と接する半導体層の接合部分に、キャリア濃度を低下させた低キャリア濃度領域を設けたことによって、低リーク化と高ＥＳＤ耐性とを両立させた保護素子を提供可能とすることができる。
【００１３】
請求項２記載の発明では、請求項１記載の保護素子において、低キャリア濃度領域を、半導体層の上面へのプラズマＣＶＤ処理による絶縁膜の成膜によって形成したことによって、極めて容易に低キャリア濃度領域を形成できる。
【００１４】
請求項３記載の発明では、請求項１記載の保護素子において、低キャリア濃度領域を、半導体層の上面にプラズマＣＶＤ処理によって第１の絶縁膜を成膜し、この第１の絶縁膜に半導体領域を形成するための開口をそれぞれ形成し、この開口部分にプラズマＣＶＤ処理によって第２の絶縁膜を成膜することにより形成したことによって、極めて容易に低キャリア濃度領域を形成できる。
【００１５】
請求項４記載の発明では、請求項３記載の保護素子において、第２の絶縁膜を成膜するためのプラズマＣＶＤ処理では、第１の絶縁膜を成膜するためのプラズマＣＶＤ処理のときよりも大きいプラズマ放電用の電力で第２の絶縁膜を成膜したことによって、製造コストを高騰させることなく低キャリア濃度領域の形成を可能とすることができる。
【００１６】
請求項５記載の発明では、第１の電導型の半導体層に、所定間隔を隔てて２つの第２の電導型の半導体領域を形成してなる保護素子を備えた半導体装置において、半導体領域と接する半導体層の接合部分に、キャリア濃度を低下させた低キャリア濃度領域を設けた保護素子としていることによって、高ＥＳＤ耐性をさらに向上させた半導体装置を提供可能とすることができ、しかもこの半導体装置における保護素子のリーク特性も向上させることができる。
【００１７】
請求項６記載の発明では、第１の電導型の半導体層に、所定間隔を隔てて２つの第２の電導型の半導体領域を形成してなる保護素子の製造方法において、第１の電導型の半導体層の上面にプラズマＣＶＤ処理によって第１の絶縁膜を成膜する工程と、この第１の絶縁膜に半導体領域を形成するための開口をそれぞれ形成する工程と、この開口部分にプラズマＣＶＤ処理によって第２の絶縁膜を成膜する工程と、この第２の絶縁膜が形成された部分に半導体領域を形成する工程とを有することによって、低リーク化と高ＥＳＤ耐性とを両立させた保護素子を製造可能とすることができる。
【００１８】
請求項７記載の発明では、請求項６記載の保護素子の製造方法において、第１の絶縁膜を成膜するためのプラズマＣＶＤ処理のときよりも大きいプラズマ放電用の電力で第２の絶縁膜を成膜することによって、製造コストを高騰させることなく低キャリア濃度領域を形成することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の保護素子及びこの保護素子を備えた半導体装置並びにその製造方法では、第１の電導型の半導体層に、所定間隔を隔てて２つの第２の電導型の半導体領域を形成して保護素子を構成しているものであって、２つの半導体領域の間に、第１の電導型の半導体層のキャリアの濃度を低下させた低キャリア濃度領域を設けているものである。
【００２０】
このように低キャリア濃度領域を設けることによって、保護素子のリーク特性を向上させることができるとともに、ＥＳＤ耐性を向上させることができる。
【００２１】
特に、低キャリア濃度領域は、第１の電導型の半導体層の上面にプラズマＣＶＤ処理によって絶縁膜を形成した際に、半導体層のキャリア濃度が低下するという現象を利用して形成しているものであり、不純物の注入あるいは拡散などのような不純物の調整を行うことなく半導体層のキャリア濃度を低減することができる。
【００２２】
低キャリア濃度領域を形成する場合には、半導体層の上面にプラズマＣＶＤ処理によって第１の絶縁膜を成膜し、この第１の絶縁膜に半導体領域を形成するための開口をそれぞれ所定位置に形成し、この開口部分にプラズマＣＶＤ処理によって第２の絶縁膜を成膜することにより形成しており、半導体領域を形成するための開口部分にはプラズマ処理を２回行うことによってキャリア濃度が低減されている。
【００２３】
しかも、第２の絶縁膜を成膜するためのプラズマＣＶＤ処理では、第１の絶縁膜を成膜するためのプラズマＣＶＤ処理のときよりも大きいプラズマ放電用の電力で第２の絶縁膜を成膜することによってキャリア濃度を大きく低減させることができ、プラズマ放電用の電力を調整することによって、キャリア濃度を調整することができる。
【００２４】
さらに、第１の絶縁膜に設けた半導体領域を形成するための開口は、半導体領域よりも大きく形成しておくことにより、半導体領域と接する半導体層の接合部分に低キャリア濃度領域を設けることができ、保護素子の確実な低リーク化及び高ＥＳＤ耐性化を図ることができる。
【００２５】
そのうえ、キャリア濃度が低減された低キャリア濃度領域部分に第２の電導型の半導体領域を形成することにより、この半導体領域を形成するために注入または拡散させる不純物の量を少なくすることもできる。
【００２６】
以下において、図面に基づいて本発明の実施形態を詳説する。
【００２７】
本実施形態の半導体装置に設けた保護素子は、図１に示すように、半導体基板10上に設けたN+GaAs層14に、所定間隔を隔てて２つのＰ型半導体領域18a,18bを形成しており、Ｐ型半導体領域18a,18bと接するN+GaAs層14の接合部分に低キャリア濃度領域Ｌをそれぞれ設けている。
【００２８】
N+GaAs層14は、低キャリア濃度領域Ｌにおけるキャリア濃度よりも高いキャリア濃度を有しており、低キャリア濃度領域Ｌ間のN+GaAs層14は高キャリア濃度領域Ｈとなっている。したがって、保護素子を低リーク化できるとともに高ＥＳＤ耐性化できる。
【００２９】
低キャリア濃度領域Ｌは、次のようにして形成している。
【００３０】
まず、図２に示すように、半導体基板10には、所要のバッファ層11、チャネル層12、N-AlGaAs層13、N+GaAs層14を順次積層した後、N+GaAs層14の上面に一次プラズマＣＶＤ処理によって第１窒化シリコン層15を積層している。
【００３１】
次いで、第１窒化シリコン層15の上面にはレジストを塗布して既知のフォトリソグラフィー技術によってパターンニングすることによりレジストパターンを形成し、このレジストパターンを用いて第１窒化シリコン層15をエッチングすることにより、図３に示すように、第１窒化シリコン層15にＰ型半導体領域18a,18bを形成するための開口16,16を形成している。
【００３２】
その後、レジストパターンを除去し、図４に示すように、第１窒化シリコン層15の上面には二次プラズマＣＶＤ処理によって第２窒化シリコン層17を積層している。
【００３３】
ここで、二次プラズマＣＶＤ処理では、一次プラズマＣＶＤ処理のときよりも大きいプラズマ放電用の電力を用いて第２窒化シリコン層17を形成することにより、第２窒化シリコン層17の下側のN+GaAs層14におけるキャリアの濃度を、第１窒化シリコン層15の下側のN+GaAs層14におけるキャリアの濃度よりも低減させて、低キャリア濃度領域Ｌを形成している。
【００３４】
本実施形態では、一次プラズマＣＶＤ処理におけるプラズマ放電用の電力を約２００Ｗ以下としており、二次プラズマＣＶＤ処理におけるプラズマ放電用の電力を約３００Ｗ以上としている。
【００３５】
その後、第２窒化シリコン層17をエッチバックすることにより、図５に示すように第１窒化シリコン層15に設けた開口16の端縁に沿ってサイドウォール19を形成している。
【００３６】
このサイドウォール19を利用しながらN+GaAs層14に形成した低キャリア濃度領域ＬにＰ型不純物を拡散させることによって、図１に示すようにＰ型の半導体領域18a,18bを形成している。
【００３７】
このように、第２窒化シリコン層17から形成されたサイドウォール19を用いて半導体領域18a,18bを形成することにより、半導体領域18a,18bと接するN+GaAs層14の接合部分に低キャリア濃度領域Ｌを確実に、かつ簡単に設けることができ、このようにして形成した保護素子の低リーク化及び高ＥＳＤ耐性化を図ることができる。
【図面の簡単な説明】
【００３８】
【図１】本発明に係る保護素子の説明図である。
【図２】本発明に係る保護素子の形成工程説明図である。
【図３】本発明に係る保護素子の形成工程説明図である。
【図４】本発明に係る保護素子の形成工程説明図である。
【図５】本発明に係る保護素子の形成工程説明図である。
【図６】従来の保護素子の説明図である。
【符号の説明】
【００３９】
Ｌ  低キャリア濃度領域
Ｈ  高キャリア濃度領域
10  半導体基板
11  バッファ層
12  チャネル層
13  N-AlGaAs層
14  N+GaAs層
15  第１窒化シリコン層
16  開口
17  第２窒化シリコン層
18a Ｐ型半導体領域
18b Ｐ型半導体領域
19  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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