(57)【要約】【課題】必要容量のバイパスコンデンサを、より効果的な回路ブロック内部のノイズ源近くに追加することにより、ノイズを所定の範囲内に確実に抑える。【解決手段】ＬＳＩ設計において、ＬＳＩチップの回路ブロックのゲートレベル論理回路情報６０、スタンダードセルライブラリ情報７０およびパッケージ情報８０を入力処理し、入力された情報を用いてＬＳＩチップのノイズ見積もり処理を行い、ノイズ発生量が所定の範囲以下にするために必要なバイパスコンデンサの容量制約を指定し、回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較し、前記搭載容量が前記容量制約より大きい場合は処理を終了し、前記搭載容量が前記容量制約以下の場合は、回路ブロック中の論理ゲートを選択し、選択された論理ゲートにバイパスコンデンサを追加する。【選択図】      図９
2006228252.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータにより制御されて半導体集積回路のパターンを自動生成する半導体集積回路設計装置において、
前記半導体集積回路を構成する回路ブロックのゲートレベル論理回路情報、スタンダードセルライブラリ情報、及びパッケージ情報を入力処理する入力手段と、
前記入力手段により入力された情報を用いて、前記回路ブロックに発生するノイズ発生量を見積もるノイズ見積手段と、
前記ノイズ見積手段による見積結果に基づいて、前記ノイズ発生量を所定の範囲内に抑えるために前記回路ブロックに搭載することが必要な、電源ノイズ及び基板ノイズ低減用のバイパスコンデンサの容量である容量制約を指定する容量制約指定手段と、
前記回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較する比較手段と、
前記比較手段による比較において、前記搭載容量が前記容量制約より大きい場合に、当該半導体集積回路のパターンを自動生成する処理を終了する処理終了手段と、
前記比較手段による比較において、前記搭載容量が前記容量制約以下の場合に、前記回路ブロック中の所定ノイズ発生量以上の論理ゲートを選択する論理ゲート選択手段と、
前記論理ゲート選択手段により選択された論理ゲートにバイパスコンデンサを追加するバイパスコンデンサ追加手段と、を有する、
ことを特徴とする半導体集積回路設計装置。
【請求項２】
請求項１に記載の半導体集積回路設計装置において、
前記論理ゲート選択手段は、前記入力された情報と、前記半導体集積回路のフロアプランの情報とを用いて、前記回路ブロック中の各論理ゲートのノイズ発生によって影響される度合いであるノイズ影響度を計算し、該ノイズ影響度が最大である論理ゲートを選択する、
ことを特徴とする半導体集積回路設計装置。
【請求項３】
コンピュータにより制御されて半導体集積回路のパターンを自動生成する半導体集積回路設計方法において、
前記半導体集積回路を構成する回路ブロックのゲートレベル論理回路情報、スタンダードセルライブラリ情報、及びパッケージ情報を入力処理する入力ステップと、
前記入力された情報を用いて、前記半導体集積回路に発生するノイズ発生量を見積もるノイズ見積ステップと、
前記ノイズ発生量の見積結果に基づいて、前記ノイズ発生量を所定の範囲内に抑えるために前記回路ブロックに搭載することが必要な、電源ノイズ及び基板ノイズ低減用のバイパスコンデンサの容量である容量制約を指定する容量制約指定ステップと、
前記回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較する比較ステップと、
前記比較処理した結果、前記搭載容量が前記容量制約より大きい場合に、当該半導体集積回路のパターンを自動生成する処理を終了する処理終了ステップと、
前記比較処理した結果、前記搭載容量が前記容量制約以下の場合に、前記回路ブロック中の所定ノイズ発生量以上の論理ゲートを選択する論理ゲート選択ステップと、
前記選択された論理ゲートにバイパスコンデンサを追加するバイパスコンデンサ追加ステップと、を含み、
前記バイパスコンデンサ追加ステップにおいて前記バイパスコンデンサを追加した後、前記比較ステップに戻り、該バイパスコンデンサが追加された回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較する、
ことを特徴とする半導体集積回路設計方法。
【請求項４】
請求項３に記載の半導体集積回路設計方法において、
前記論理ゲート選択ステップは、前記入力された情報と、前記半導体集積回路のフロアプランの情報とを用いて、前記回路ブロック中の各論理ゲートのノイズ発生によって影響される度合いであるノイズ影響度を計算し、該ノイズ影響度が最大である論理ゲートを選択する、
ことを特徴とする半導体集積回路設計方法。
【請求項５】
コンピュータにより制御されて半導体集積回路のパターンを自動生成する半導体集積回路設計方法を回路設計に用いて、半導体集積回路を製造する半導体集積回路の製造方法であって、
前記半導体集積回路設計方法は、前記半導体集積回路を構成する回路ブロックのゲートレベル論理回路情報、スタンダードセルライブラリ情報、及びパッケージ情報を入力処理する入力ステップと、
前記入力された情報を用いて、前記半導体集積回路に発生するノイズ発生量を見積もるノイズ見積ステップと、
前記ノイズ発生量の見積結果に基づいて、前記ノイズ発生量を所定の範囲内に抑えるために前記回路ブロックに搭載することが必要な、電源ノイズ及び基板ノイズ低減用のバイパスコンデンサの容量である容量制約を指定する容量制約指定ステップと、
前記回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較する比較ステップと、
前記比較処理した結果、前記搭載容量が前記容量制約より大きい場合に、当該半導体集積回路のパターンを自動生成する処理を終了する処理終了ステップと、
前記比較処理した結果、前記搭載容量が前記容量制約以下の場合に、前記回路ブロック中の所定ノイズ発生量以上の論理ゲートを選択する論理ゲート選択ステップと、
前記選択された論理ゲートにバイパスコンデンサを追加するバイパスコンデンサ追加ステップと、を含み、
前記バイパスコンデンサ追加ステップにおいて前記バイパスコンデンサを追加した後、前記比較ステップに戻り、該バイパスコンデンサが追加された回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較するものである、
ことを特徴とする半導体集積回路の製造方法。
【請求項６】
コンピュータに半導体集積回路を設計させる処理を実行させるための半導体集積回路設計プログラムを、コンピュータ読み出し可能に記録した可読記録媒体であって、
前記半導体集積回路設計プログラムは、前記半導体集積回路を構成する回路ブロックのゲートレベル論理回路情報、スタンダードセルライブラリ情報、及びパッケージ情報を入力処理する入力ステップと、
前記入力された情報を用いて、前記半導体集積回路に発生するノイズ発生量を見積もるノイズ見積ステップと、
前記ノイズ発生量の見積結果に基づいて、前記ノイズ発生量を所定の範囲内に抑えるために前記回路ブロックに搭載することが必要な、電源ノイズ及び基板ノイズ低減用のバイパスコンデンサの容量である容量制約を指定する容量制約指定ステップと、
前記回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較する比較ステップと、
前記比較処理した結果、前記搭載容量が前記容量制約より大きい場合に、当該半導体集積回路のパターンを自動生成する処理を終了する処理終了ステップと、
前記比較処理した結果、前記搭載容量が前記容量制約以下の場合に、前記回路ブロック中の所定ノイズ発生量以上の論理ゲートを選択する論理ゲート選択ステップと、
前記選択された論理ゲートにバイパスコンデンサを追加するバイパスコンデンサ追加ステップと、を含み、
前記バイパスコンデンサ追加ステップにおいて前記バイパスコンデンサを追加した後、前記比較ステップに戻り、該バイパスコンデンサが追加された回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較するものである、
ことを特徴とする可読記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源ノイズおよび基板ノイズ低減用のバイパスコンデンサを備えたＬＳＩなどの半導体集積回路のパターンを生成する半導体集積回路設計装置、それを用いた半導体集積回路設計方法、この方法手順を回路設計に用いた半導体集積回路の製造方法、この方法手順が記録されたコンピュータ読み出し可能な可読記録媒体に関する
【背景技術】
【０００２】
従来、ＣＭＯＳ論理回路がスイッチングする時に流れる電源電流が、パッケージのボンディングワイヤのインダクタを通過するときに電源ノイズが発生する。この電源ノイズは、デジタル回路において多く発生し、電磁不要輻射（ＥＭＩ）によって、他の機器に対して悪影響を及ぼす。さらに、アナログ／デジタル（Ａ／Ｄ）混在ＬＳＩにおいては、デジタル回路で発生したノイズは基板を通してアナログ回路へ伝わり、アナログ回路の性能に悪影響を及ぼすという問題がある。これを基板ノイズという。
【０００３】
このような電源ノイズの発生機構について図１６を用いて説明する。
図１６において、ＬＳＩチップ１２０側の電源端子１２１およびグランド端子１２２は、インダクタンス成分を持つボンディングワイヤ（インダクタ１４０Ａ，１４０Ｂ）を介して、パッケージ１３０側の外部電源１５０と接続されている。また、ＬＳＩチップ１２０内には、ＣＭＯＳ構造のインバータ回路１３１、内部負荷９０（９０ｃｐ，９０ｃｎ）、及びバイパスコンデンサ１１１が並列に設けられている。
【０００４】
ＬＳＩチップ１２０の内部回路への入力電圧が「Ｌ」レベルから「Ｈ」レベルに変化するとき、放電電流が流れる。このときの電流パスは図１６の矢印に示すようにインバータ回路１３１の出力端のノード１３２を通して形成されている。
【０００５】
この場合、電源端子１２１につながるインダクタ１４０Ａと、グランド端子１２１につながるインダクタ１４０Ｂとを通過する電流の向きが、入力電圧の変化により、ＬＳＩチップ１２０内部から見て互いに逆方向に働くので、電源端子１２１とグランド端子１２２には、それぞれ互いに逆位相のノイズが発生する。電源電圧をＶｄｄ、グランド電圧をＶｓｓ、ノイズによる最大電圧変動幅をＶｎとすると、電源端子１２１にはＶｄｄ−Ｖｎ、グランド端子１２２にはＶｓｓ+Ｖｎの初期電圧変動が生じ、続いてＲＬＣ回路によるリンギング動作が現れ、電源端子１２１とグランド端子１２２では位相が逆の対称性のあるノイズが現れる。
【０００６】
ところで、このような電源ノイズを低減するための代表的な方法は、電源端子１２１とグランド端子１２２間にバイパスコンデンサ１１１を設けることである。図１６にはＬＳＩチップ１２０内部にバイパスコンデンサ１１１が示されている。このバイパスコンデンサ１１１に蓄えられた電荷を用いて内部負荷９０を駆動するので、インダクタ１４０Ａ，１４０Ｂを通って外部電源１５０から供給される電流量の変動を抑えることができて、ノイズを低減できる。
【０００７】
また、バイパスコンデンサ１１１はノイズ源（例えばボンディングワイヤ）の近くに配置するほどノイズ低減効果があり、理想的には、動作している回路と同じ場所に配置すると、最もノイズ発生量を低減することができる。
【０００８】
このようなバイパスコンデンサ１１１をＬＳＩチップ１２０に設ける従来方法として、特許文献１では、レイアウト設計後の空き領域にバイパスコンデンサを作成する方法を開示している。
【０００９】
しかしながら、レイアウト設計後の空き領域だけでは、必要容量のバイパスコンデンサを確保できない場合が生じる。
【００１０】
これに対して、必要容量のバイパスコンデンサ１１１を搭載する方法として、非特許文献２において、回路シミュレーションとフロアプランとを繰り返しながら、バイパスコンデンサの容量の最適化を行う方法が開示されている。
【００１１】
即ち、まず、フロアプランナに、機能ブロックの初期配置を入力する。次に、回路シミュレーションにより、ノイズが多く発生している領域ｎを特定し、特定された領域ｎにおいて、ノイズ発生量を指定値以下にするために必要なバイパスコンデンサの容量Cnの大きさを計算する。
【００１２】
次に、追加するバイパスコンデンサの合計が容量Ｃｎ以上になる一つ以上の仮想ブロックｂｋとしてモデル化し、配置済み機能ブロックの間に仮想ブロックｂｋを挿入する方法である。
【特許文献１】特開２０００−２０８６３４号公報
【非特許文献１】ハワード  エイチ  チャン（Haward H. Chan）等著、「パワー  サプライ  ノイズ  アナリシス  メソドロジィ  フォー  ディープ−サブミクロン  ヴイエルエスアイ  チップ  デザイン（Power Supply Noise Analysis Methodology for Deep-Submicron VLSI Chip Design）」，  デザイン  オートメーション  カンファレンス（Design Automation Conference），１９９７年
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前述した従来の構成では、レイアウト設計後の空き領域に必要容量のバイパスコンデンサを配置したとしても、そのバイパスコンデンサを配置する場所は、回路ブロックと回路ブロックとの間であり、バイパスコンデンサが回路ブロック内のノイズ源から遠いのでノイズ低減効果が低いという問題があった。
【００１４】
本発明は、前記従来の問題を解決するもので、必要容量のバイパスコンデンサを、より効果的な回路ブロック内部のノイズ源近くに追加することにより、ノイズ発生量を所定の範囲内に確実に抑えることができる半導体集積回路設計装置、それを用いた半導体集積回路設計方法、この方法手順を回路設計に用いた半導体集積回路の製造方法、この方法手順が記録されたコンピュータ読み出し可能な可読記録媒体を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の半導体集積回路設計装置は、コンピュータにより制御されて半導体集積回路のパターンを自動生成する半導体集積回路設計装置において、前記半導体集積回路を構成する回路ブロックのゲートレベル論理回路情報、スタンダードセルライブラリ情報、及びパッケージ情報を入力処理する入力手段と、前記入力手段により入力された情報を用いて、前記回路ブロックに発生するノイズ発生量を見積もるノイズ見積手段と、前記ノイズ見積手段による見積結果に基づいて、前記ノイズ発生量を所定の範囲内に抑えるために前記回路ブロックに搭載することが必要な、電源ノイズ及び基板ノイズ低減用のバイパスコンデンサの容量である容量制約を指定する容量制約指定手段と、前記回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較する比較手段と、前記比較手段による比較において、前記搭載容量が前記容量制約より大きい場合に、当該半導体集積回路のパターンを自動生成する処理を終了する処理終了手段と、前記比較手段による比較において、前記搭載容量が前記容量制約以下の場合に、前記回路ブロック中の所定ノイズ発生量以上の論理ゲートを選択する論理ゲート選択手段と、前記論理ゲート選択手段により選択された論理ゲートにバイパスコンデンサを追加するバイパスコンデンサ追加手段と、を有するものであり、そのことにより上記目的が達成される。
【００１６】
さらに、好ましくは、本発明の半導体集積回路設計装置における前記論理ゲート選択手段は、前記入力された情報と、前記半導体集積回路のフロアプランの情報とを用いて、前記回路ブロック中の各論理ゲートのノイズ発生によって影響される度合いであるノイズ影響度を計算し、該ノイズ影響度が最大である論理ゲートを選択する。
【００１７】
また、本発明の半導体集積回路設計方法は、コンピュータにより制御されて半導体集積回路のパターンを自動生成する半導体集積回路設計方法において、前記半導体集積回路を構成する回路ブロックのゲートレベル論理回路情報、スタンダードセルライブラリ情報、及びパッケージ情報を入力処理する入力ステップと、前記入力された情報を用いて、前記半導体集積回路に発生するノイズ発生量を見積もるノイズ見積ステップと、前記ノイズ発生量の見積結果に基づいて、前記ノイズ発生量を所定の範囲内に抑えるために前記回路ブロックに搭載することが必要な、電源ノイズ及び基板ノイズ低減用のバイパスコンデンサの容量である容量制約を指定する容量制約指定ステップと、前記回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較する比較ステップと、前記比較処理した結果、前記搭載容量が前記容量制約より大きい場合に、当該半導体集積回路のパターンを自動生成する処理を終了する処理終了ステップと、前記比較処理した結果、前記搭載容量が前記容量制約以下の場合に、前記回路ブロック中の所定ノイズ発生量以上の論理ゲートを選択する論理ゲート選択ステップと、前記選択された論理ゲートにバイパスコンデンサを追加するバイパスコンデンサ追加ステップと、を含み、前記バイパスコンデンサ追加ステップにおいて前記バイパスコンデンサを追加した後、前記比較ステップに戻り、該バイパスコンデンサが追加された回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較するものであり、そのことにより上記目的が達成される。
【００１８】
さらに、好ましくは、本発明の半導体集積回路設計方法における論理ゲート選択ステップは、前記入力された情報と、前記半導体集積回路のフロアプランの情報とを用いて、前記回路ブロック中の各論理ゲートのノイズ発生によって影響される度合いであるノイズ影響度を計算し、該ノイズ影響度が最大である論理ゲートを選択する。
【００１９】
また、本発明の半導体集積回路の製造方法は、コンピュータにより制御されて半導体集積回路のパターンを自動生成する半導体集積回路設計方法を回路設計に用いて、半導体集積回路を製造する半導体集積回路の製造方法であって、前記半導体集積回路設計方法は、前記半導体集積回路を構成する回路ブロックのゲートレベル論理回路情報、スタンダードセルライブラリ情報、及びパッケージ情報を入力処理する入力ステップと、前記入力された情報を用いて、前記半導体集積回路に発生するノイズ発生量を見積もるノイズ見積ステップと、前記ノイズ発生量の見積結果に基づいて、前記ノイズ発生量を所定の範囲内に抑えるために前記回路ブロックに搭載することが必要な、電源ノイズ及び基板ノイズ低減用のバイパスコンデンサの容量である容量制約を指定する容量制約指定ステップと、前記回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較する比較ステップと、前記比較処理した結果、前記搭載容量が前記容量制約より大きい場合に、当該半導体集積回路のパターンを自動生成する処理を終了する処理終了ステップと、前記比較処理した結果、前記搭載容量が前記容量制約以下の場合に、前記回路ブロック中の所定ノイズ発生量以上の論理ゲートを選択する論理ゲート選択ステップと、前記選択された論理ゲートにバイパスコンデンサを追加するバイパスコンデンサ追加ステップと、を含み、前記バイパスコンデンサ追加ステップにおいて前記バイパスコンデンサを追加した後、前記比較ステップに戻り、該バイパスコンデンサが追加された回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較するものであるものであり、そのことにより上記目的が達成される。
【００２０】
また、本発明の可読記録媒体は、コンピュータに半導体集積回路を設計させる処理を実行させるための半導体集積回路設計プログラムを、コンピュータ読み出し可能に記録した可読記録媒体であって、前記半導体集積回路設計プログラムは、前記半導体集積回路を構成する回路ブロックのゲートレベル論理回路情報、スタンダードセルライブラリ情報、及びパッケージ情報を入力処理する入力ステップと、前記入力された情報を用いて、前記半導体集積回路に発生するノイズ発生量を見積もるノイズ見積ステップと、前記ノイズ発生量の見積結果に基づいて、前記ノイズ発生量を所定の範囲内に抑えるために前記回路ブロックに搭載することが必要な、電源ノイズ及び基板ノイズ低減用のバイパスコンデンサの容量である容量制約を指定する容量制約指定ステップと、前記回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較する比較ステップと、前記比較処理した結果、前記搭載容量が前記容量制約より大きい場合に、当該半導体集積回路のパターンを自動生成する処理を終了する処理終了ステップと、前記比較処理した結果、前記搭載容量が前記容量制約以下の場合に、前記回路ブロック中の所定ノイズ発生量以上の論理ゲートを選択する論理ゲート選択ステップと、前記選択された論理ゲートにバイパスコンデンサを追加するバイパスコンデンサ追加ステップと、を含み、前記バイパスコンデンサ追加ステップにおいて前記バイパスコンデンサを追加した後、前記比較ステップに戻り、該バイパスコンデンサが追加された回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較するものであるものであり、そのことにより上記目的が達成される。
【００２１】
上記構成により、本発明の作用を説明する。
本発明においては、必要容量のバイパスコンデンサを、より効果的な回路ブロック内部のノイズ源近くに追加することができるので、ノイズを所定の範囲内に確実に抑えることができる。
【００２２】
また、予めノイズ見積もりにより容量制約を与えるので、処理を繰り返してノイズ解析処理を行う必要がなく、この場合に比べて短い時間で処理を行うことができる。
【００２３】
さらに、大きなノイズを生じているノイズ源近くにバイパスコンデンサを追加することができるので、より効果的にノイズを低減することができる。
【発明の効果】
【００２４】
本発明の半導体集積回路設計装置によれば、コンピュータにより制御されて半導体集積回路のパターンを自動生成する半導体集積回路設計装置において、前記半導体集積回路を構成する回路ブロックのゲートレベル論理回路情報、スタンダードセルライブラリ情報、及びパッケージ情報を入力処理する入力手段と、前記入力手段により入力された情報を用いて、前記回路ブロックに発生するノイズ発生量を見積もるノイズ見積手段と、前記ノイズ見積手段による見積結果に基づいて、前記ノイズ発生量を所定の範囲内に抑えるために前記回路ブロックに搭載することが必要な、電源ノイズ及び基板ノイズ低減用のバイパスコンデンサの容量である容量制約を指定する容量制約指定手段と、前記回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較する比較手段と、前記比較手段による比較において、前記搭載容量が前記容量制約より大きい場合に、当該半導体集積回路のパターンを自動生成する処理を終了する処理終了手段と、前記比較手段による比較において、前記搭載容量が前記容量制約以下の場合に、前記回路ブロック中の所定ノイズ発生量以上の論理ゲートを選択する論理ゲート選択手段と、前記論理ゲート選択手段により選択された論理ゲートにバイパスコンデンサを追加するバイパスコンデンサ追加手段と、を有するようにしたので、予めノイズ見積もりにより、追加するバイパスコンデンサの容量に制約を与えるので、ノイズ解析処理を繰り返し行う必要が無くなり、短い時間で前記バイパスコンデンサを前記回路ブロック内に追加することができ、この結果、半導体集積回路のノイズ発生量を、短い時間で所定の範囲内に確実に抑えることができる。
【００２５】
さらに、本発明の半導体集積回路設計装置によれば、前記論理ゲート選択手段は、前記入力された情報と、前記半導体集積回路のフロアプランの情報とを用いて、前記回路ブロック中の各論理ゲートのノイズ発生によって影響される度合いであるノイズ影響度を計算し、該ノイズ影響度が最大である論理ゲートを選択するようにしたので、前記回路ブロック中の大きなノイズを生じているノイズ源の近くに、前記バイパスコンデンサを追加することができ、これにより、より効率的にノイズを低減することができる。
【００２６】
また、本発明の半導体集積回路設計方法によれば、コンピュータにより制御されて半導体集積回路のパターンを自動生成する半導体集積回路設計方法において、前記半導体集積回路を構成する回路ブロックのゲートレベル論理回路情報、スタンダードセルライブラリ情報、及びパッケージ情報を入力処理する入力ステップと、前記入力された情報を用いて、前記半導体集積回路に発生するノイズ発生量を見積もるノイズ見積ステップと、前記ノイズ発生量の見積結果に基づいて、前記ノイズ発生量を所定の範囲内に抑えるために前記回路ブロックに搭載することが必要な、電源ノイズ及び基板ノイズ低減用のバイパスコンデンサの容量である容量制約を指定する容量制約指定ステップと、前記回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較する比較ステップと、前記比較処理した結果、前記搭載容量が前記容量制約より大きい場合に、当該半導体集積回路のパターンを自動生成する処理を終了する処理終了ステップと、前記比較処理した結果、前記搭載容量が前記容量制約以下の場合に、前記回路ブロック中の所定ノイズ発生量以上の論理ゲートを選択する論理ゲート選択ステップと、前記選択された論理ゲートにバイパスコンデンサを追加するバイパスコンデンサ追加ステップと、を含み、前記バイパスコンデンサ追加ステップにおいて前記バイパスコンデンサを追加した後、前記比較ステップに戻り、該バイパスコンデンサが追加された回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較するようにしたので、予めノイズ見積もりにより、追加するバイパスコンデンサの容量に制約を与えるので、ノイズ解析処理を繰り返し行う必要が無くなり、短い時間で前記バイパスコンデンサを前記回路ブロック内に追加することができ、この結果、半導体集積回路のノイズ発生量を、短い時間で所定の範囲内に確実に抑えることができる。
【００２７】
さらに、本発明の半導体集積回路設計方法によれば、前記論理ゲート選択ステップは、前記入力された情報と、前記半導体集積回路のフロアプランの情報とを用いて、前記回路ブロック中の各論理ゲートのノイズ発生によって影響される度合いであるノイズ影響度を計算し、該ノイズ影響度が最大である論理ゲートを選択するようにしたので、前記回路ブロック中の大きなノイズを生じているノイズ源の近くに、前記バイパスコンデンサを追加することができ、これにより、より効率的にノイズを低減することができる。
【００２８】
また、本発明の半導体集積回路の製造方法によれば、コンピュータにより制御されて半導体集積回路のパターンを自動生成する半導体集積回路設計方法を回路設計に用いて、半導体集積回路を製造する半導体集積回路の製造方法であって、前記半導体集積回路設計方法は、前記半導体集積回路を構成する回路ブロックのゲートレベル論理回路情報、スタンダードセルライブラリ情報、及びパッケージ情報を入力処理する入力ステップと、前記入力された情報を用いて、前記半導体集積回路に発生するノイズ発生量を見積もるノイズ見積ステップと、前記ノイズ発生量の見積結果に基づいて、前記ノイズ発生量を所定の範囲内に抑えるために前記回路ブロックに搭載することが必要な、電源ノイズ及び基板ノイズ低減用のバイパスコンデンサの容量である容量制約を指定する容量制約指定ステップと、前記回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較する比較ステップと、前記比較処理した結果、前記搭載容量が前記容量制約より大きい場合に、当該半導体集積回路のパターンを自動生成する処理を終了する処理終了ステップと、前記比較処理した結果、前記搭載容量が前記容量制約以下の場合に、前記回路ブロック中の所定ノイズ発生量以上の論理ゲートを選択する論理ゲート選択ステップと、前記選択された論理ゲートにバイパスコンデンサを追加するバイパスコンデンサ追加ステップと、を含み、前記バイパスコンデンサ追加ステップにおいて前記バイパスコンデンサを追加した後、前記比較ステップに戻り、該バイパスコンデンサが追加された回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較するものであるようにしたので、予めノイズ見積もりにより、追加するバイパスコンデンサの容量に制約を与えるので、ノイズ解析処理を繰り返し行う必要が無くなり、ノイズを所定の範囲内に確実に抑えることのできる半導体集積回路を、より短い時間で製造することが可能となる。
【００２９】
また、本発明の可読記録媒体によれば、コンピュータに半導体集積回路を設計させる処理を実行させるための半導体集積回路設計プログラムを、コンピュータ読み出し可能に記録した可読記録媒体であって、前記半導体集積回路設計プログラムは、前記半導体集積回路を構成する回路ブロックのゲートレベル論理回路情報、スタンダードセルライブラリ情報、及びパッケージ情報を入力処理する入力ステップと、前記入力された情報を用いて、前記半導体集積回路に発生するノイズ発生量を見積もるノイズ見積ステップと、前記ノイズ発生量の見積結果に基づいて、前記ノイズ発生量を所定の範囲内に抑えるために前記回路ブロックに搭載することが必要な、電源ノイズ及び基板ノイズ低減用のバイパスコンデンサの容量である容量制約を指定する容量制約指定ステップと、前記回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較する比較ステップと、前記比較処理した結果、前記搭載容量が前記容量制約より大きい場合に、当該半導体集積回路のパターンを自動生成する処理を終了する処理終了ステップと、前記比較処理した結果、前記搭載容量が前記容量制約以下の場合に、前記回路ブロック中の所定ノイズ発生量以上の論理ゲートを選択する論理ゲート選択ステップと、前記選択された論理ゲートにバイパスコンデンサを追加するバイパスコンデンサ追加ステップと、を含み、前記バイパスコンデンサ追加ステップにおいて前記バイパスコンデンサを追加した後、前記比較ステップに戻り、該バイパスコンデンサが追加された回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記容量制約とを比較するものであるようにしたので、予めノイズ見積もりにより、追加するバイパスコンデンサの容量に制約を与えるので、ノイズ解析処理を繰り返し行う必要が無くなり、短い時間で前記バイパスコンデンサを前記回路ブロック内に追加することができ、この結果、半導体集積回路のノイズ発生量を、短い時間で所定の範囲内に確実に抑えることができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の半導体集積回路設計装置の実施形態１〜４を低ノイズＬＳＩ設計装置に適用した場合について図面を参照しながら順次説明する。
【００３１】
（実施形態１）
図１は、本発明の実施形態１に係る低ノイズＬＳＩ設計装置の要部構成例を示すブロック図である。
図１において、低ノイズＬＳＩ設計装置１０は、回路設計用の制御プログラム及びデータが記憶された第１記憶部（可読記録媒体）としてのＲＯＭ１１と、ワークメモリとして機能する第２記憶部としてのＲＡＭ１２と、回路設計用の各種データが記録されたデータベース１３と、ユーザが各種操作指令（回路設計の起動または終了指令を含む）を入力可能とする操作入力部１４と、回路設計の初期画面など各種画面情報を表示可能とする表示部１５と、前記制御プログラム及びデータに基づいて各部を制御する制御部１６とを有し、半導体集積回路の回路設計を支援する。
【００３２】
制御部１６はＣＰＵ（中央演算処理装置）で構成されており、入力手段１６１と、ノイズ解析手段１６２と、ノイズ判定手段１６３と、処理終了手段１６４と、論理ゲート選択手段１６５と、バイパスコンデンサ追加手段１６６とを有し、全体の処理が終了するまで、ノイズ解析処理以後、バイパスコンデンサ追加処理までの一連の処理を繰り返すことにより、バイパスコンデンサ９４を追加した処理回路パターンを自動生成する。
【００３３】
入力手段１６１は、半導体集積回路（ＬＳＩ）を構成する回路ブロックの、ゲートレベル論理回路情報６０、スタンダードセルライブラリ情報７０、及びパッケージ情報８０などの各種回路設計情報（後述する図２参照）を、ノイズ解析情報としてデータベース１３から入力処理する。
【００３４】
ノイズ解析手段１６２は、入力された前記各種回路設計情報を用いて、半導体集積回路（ＬＳＩ）を構成する各回路ブロックのノイズ解析処理を行う。
【００３５】
また、前記ノイズ解析手段１６２は、該半導体集積回路（ＬＳＩ）を構成する各回路ブロック中の論理ゲートに対して、該論理ゲートの入力パターン及び論理ゲート中に搭載されているバイパスコンデンサの容量を変化させたときの、前記論理ゲートにおける電源電流と基板電流とのうち少なくとも一方の電流波形を記録したデータテーブルを作成し、その作成されたデータテーブルを用いてノイズ解析を行ってもよい。
【００３６】
ノイズ判定手段１６３は、前記ノイズ解析手段１６２によるノイズ解析処理の結果に基づいて、各回路ブロック中の論理ゲートのノイズ発生量（ノイズ電圧レベル及びノイズ発生数など）が所定の範囲内か否かを判定する。そして、処理終了手段１６４は、該ノイズ判定手段１６３において判定した結果、前記ノイズ発生量が所定の範囲内の場合に、当該半導体集積回路のパターンを自動生成する、本半導体集積回路設計の全処理を終了処理する。
【００３７】
論理ゲート選択手段１６５は、前記ノイズ判定手段１６３において判定した結果、前記ノイズ発生量が所定の範囲を超える場合に、前記各回路ブロック中の所定ノイズ発生量以上の論理ゲートを選択する。
【００３８】
例えば、前記論理ゲート選択手段１６５は、前記ノイズ解析手段１６２によるノイズ解析処理結果に基づいて、各回路ブロックにおいて最大ノイズ発生量（最大ノイズ電圧レベル及び最大ノイズ発生数など）を生じている論理ゲートを選択する。
【００３９】
バイパスコンデンサ追加手段１６６は、前記論理ゲート選択手段１６５により選択された論理ゲートに対して、電源ノイズ及び基板ノイズ低減用のバイパスコンデンサを追加処理する。
【００４０】
上記構成により、以下その動作を説明する。
図２は、本発明の実施形態１に係る低ノイズＬＳＩ設計装置１０の動作を示すフローチャートである。なお、本実施形態１では基板ノイズの解析を例に説明する。
【００４１】
図２に示すように、まず、制御部１６は、制御プログラムに基づいて、ステップＳ１のノイズ解析情報入力処理として、ＬＳＩ装置を構成する回路ブロックのゲートレベル論理回路情報６０、使用するスタンダードセルライブラリ情報７０、及びＬＳＩ装置のパッケージ情報８０をデータベース１３から入力処理する。
【００４２】
次に、制御部１６は、制御プログラムに基づいて、ステップＳ２のノイズ解析処理を行う。このノイズ解析処理としては、回路シミュレータによるノイズ解析が、その処理時間及び必要メモリ容量の点から実現が困難であるので、回路シミュレーション以外の手法が提案されている。
【００４３】
このステップＳ２のノイズ解析処理（基板ノイズ解析処理）として、例えば２０００年DesignAutomation Conferenceにおいて、M． V． Heijingenらが“High-Level Simulation of Substrate Noise Generation Including Power Supply Noise Coupling ”に開示の方法（以下、従来例３という）を用いることができる。これを図３、及び図４を用いて説明する。
【００４４】
図３に示すように、まず、ステップＳ２１のキャラクタライズ処理では、入力されたスタンダードセルライブラリ７０の各セルに対して、図４に示すようなマクロモデルを生成する。
【００４５】
ここで、図４のマクロモデルについて説明する。図４において、抵抗９１はグランド（Ｖｓｓ）端子１２２とＰ型基板１２０Ａ間の抵抗であり、容量９２はＮ−ｗｅｌｌ（Ｎウェル）とＰ型基板１２０Ａ間の逆バイアスＰＮ接合容量であり、容量９３は電源（Ｖｄｄ）端子１２１とグランド（Ｖｓｓ）端子１２２間に寄生的に形成された容量である。電流源１０１は電源から供給される電流をモデル化したもので、電流源１０２はスイッチングノードからＰ型基板１２０Ａに流れる電流をモデル化したものである。
【００４６】
そして、本実施の形態１では、セル内部に意図的にバイパスコンデンサ９４を搭載することが特徴であり、これを明示するために図４のマクロモデルとして、前記従来例３のマクロモデルにバイパスコンデンサ９４を追加したものを用いる。
【００４７】
これらの抵抗９１及び容量９２〜９４の値は、各セルのレイアウトから寄生容量抽出ツールを用いて求めることができる。
【００４８】
また、電流源１０１及び電流源１０２は、各セルに対して、回路シミュレーションを実行し、全入力パターンにおける電源電流波形及び基板電流波形をそれぞれ記録することで得ることができる。
【００４９】
さらに、セル内部に搭載するバイパスコンデンサ９４の容量値を数種類で変化させたときの基板電流波形及び電源電流波形も、回路シミュレーションを実行して、データテーブルとして記録しておく。なお、前記回路シミュレーションが実行されなかったそれ以外のバイパスコンデンサ９４の容量値のときの基板電流波形及び電源電流波形は、そのデータテーブルを元に補間することにより得ることができる。
【００５０】
そして、スタンダードセルライブラリ７０には、図５に示すように、論理が等価でバイパスコンデンサ９４（例えば９４Ａ，９４Ｂ）の大きさが異なるバイパスコンデンサ付きセル７８を予め何種類（例えば７８Ａ，７８Ｂ）か用意しておき、前記ノイズ解析処理によって、それ以外の大きさのバイパスコンデンサ９４が必要になった時であっても、上記のように、データテーブルを元に補間による計算で簡単に電流波形を求めることができるので、必要になった時点で必要なバイパスコンデンサ付きセル７８を、図４のマクロモデルに容易に追加できる。
【００５１】
このようにして作成した、入力されたスタンダードセルライブラリ７０の全セルのマクロモデルをまとめたものを、基板ノイズマクロモデルライブラリ７１と呼ぶ。これをデータベース１３に記録する。
【００５２】
そして前述のようにしてノイズ解析処理を行った後、次の図３のステップＳ２２の論理シミュレーション処理において、入力されたゲートレベル論理回路情報６０と入力パターンとを用いて論理シミュレーションを行い、全セルのスイッチングイベントをデータベース１３に記録し、スイッチングイベントデータベース６２を作成する。
【００５３】
さらに、図３のステップＳ２３の等価回路作成処理において、前記基板ノイズマクロモデルライブラリ７１、前記スイッチングデータベース６２、及びパッケージ情報８０を用いて、ＬＳＩ装置を構成する回路ブロックの等価回路を作成する。
【００５４】
例えば、ＬＳＩ装置のＰ型基板１２０Ａが低抵抗（ρ≒１ｍΩｃｍ）の場合は、Ｐ型基板１２０Ａを一つの電極と近似できるので、Ｐ型基板１２０Ａである基板電極に対して、全マクロモデルを並列に接続する。さらに、そのようにして作成された回路に、前記パッケージ情報８０から作成できるパッケージの等価回路を接続して、ＬＳＩ装置とパッケージ全体の等価回路を作成する。このように作成して得られる等価回路を図６に示している。
【００５５】
図６において、抵抗１２３はＬＳＩチップ１２０内のグランド配線抵抗であり、抵抗１２４はＬＳＩチップ１２０内の電源配線抵抗である。また、ＬＳＩチップ１２０内の抵抗２９１は各スタンダードセルのＶｓｓ端子をＰ型基板１２０Ａ間の抵抗９１をまとめたもの、容量２９２は各スタンダードセルのＮ−ｗｅｌｌ（Ｎウェル）とＰ型基板１２０Ａ間の逆バイアスＰＮ接合容量９２をまとめたもの、容量２９３は各スタンダードセルのＶｄｄとＶｓｓ間の寄生容量９３をまとめたもの、容量２９４は各スタンダードセルのバイパスコンデンサ９４をまとめたもの、電流源２０１は各スタンダードセルの電源から供給される電流源１０１をまとめたもの、電流源２０２は各スタンダードセルのスイッチングノードから基板に流れる電流源１０２をまとめたものである。
【００５６】
一方、ＬＳＩチップ１２０側の抵抗１２３，１２４間には、パッケージ１３０側の一方のボンディングワイヤのインダクタ１４０と、グランド配線抵抗９５と、外部電源１５０と、電源配線抵抗９６と、他方のボンディングワイヤのインダクタ１４０とが直列に接続されている。
【００５７】
そして、図３のステップＳ２４のシミュレーション処理では、前記等価回路作成処理（ステップＳ２３）で作成した等価回路に対して、回路シミュレータを用いて解析することにより、基板ノイズ解析を行うことができる。
【００５８】
次に、図２のステップＳ３では、制御部１６が制御プログラムに基づいて、前記回路ブロック中の論理ゲートのノイズ発生量が所定の範囲内かどうかを判定するノイズ判定処理を行う。
【００５９】
ここでは、ステップＳ２のノイズ解析処理のノイズ解析結果から、ノイズ発生量（ノイズ電圧レベル及びノイズ発生数など）が所定の範囲内ならばノイズ判定処理を終了し（処理終了ステップ）、該ノイズ発生量（ノイズ電圧レベル及びノイズ発生数など）が所定の範囲を超える場合には、次に続くステップＳ４の論理ゲート選択処理に移行する。
【００６０】
そして、ステップＳ４の論理ゲート選択処理では、前記回路ブロック中の論理ゲート（以下、インスタンス・セル７６と呼ぶ。）において、所定値よりノイズが多く発生している（または、所定値よりノイズ電圧レベルが高い）インスタンス・セル７６（後述する図１４及び図１５参照）で、且つバイパスコンデンサ９４を追加すると高いノイズ低減効果が期待できるインスタンス・セル７６を選択する。
【００６１】
そして、この後述するインスタンス・セル７６の選択には、複数の方法が考えられるので、以下にいくつかの例を示す。
【００６２】
一つ目の方法は、ノイズ解析処理（ステップＳ２）の処理結果から、最大のノイズ（ノイズ電圧レベル及びノイズ発生数など）を発生しているインスタンス・セル７６を選択する方法である。基板ノイズの場合、ノイズ受信回路はアナログ回路であるので、個々のインスタンス・セル７６がそのアナログ回路に及ぼす影響をノイズ解析処理（ステップＳ２）で解析し、ノイズ影響度が最大のインスタンス・セル７６を選択する。
【００６３】
また、２つ目の方法は、実際のノイズ解析の結果からではなく、基板ノイズマクロモデルライブラリ７１中の、各セルの電源電流波形及び基板電流波形や、スイッチングイベントデータベース６２、またＬＳＩチップ１２０のフロアプランから、各インスタンス・セル７６のノイズ発生に関する影響の度合いで定義するノイズ影響度を計算し、該ノイズ影響度が最大のインスタンス・セル７６を選択する方法である。
【００６４】
基板ノイズを対象とすると、各インスタンス・セル７６のノイズ影響度として以下の４項目を考慮する。
【００６５】
（１）電源電流波形のΔＩ／Δｔ
これは回路シミュレーション結果をそのまま用いて求めてもよい。
または、従来よりこの電源電流波形を三角形で近似する手法が多く提案されており、例えば、”di/dt Noise in CMOS Integrated Circuits”Kluwer Academic Publishers（以下、従来例４という）に開示されている。
【００６６】
図７（ａ）は図５のインバータ回路の出力ノード（図１６の出力端のノード１３２を参照）の電圧波形Ｖｏｕｔ、図７（ｂ）は電源端子１２１（または１２２）における電源電流波形Ｉｏｕｔの三角形近似線を表す。
【００６７】
図７（ａ）及び図７（ｂ）において、ｔｆは出力端のノード１３２の立下り時間、Ｔは電源端子１２１（または１２２）における電流がピークになるまでの時間、Ｉｐは電源端子１２１（または１２２）におけるピーク電流である。
【００６８】
図７（ｂ）のように、電源電流を三角形近似すれば、ΔＩ／Δｔは（式１）に近似できる。
ΔＩ／Δｔ≒Ｉｐ／Ｔ    （式１）
本実施形態１では、図４に示すマクロモデルにおける電流源１０１を三角形近似で作成しておけば、（式１）を用いてΔＩ／Δｔを計算することができる。
【００６９】
（２）平均基板電流
これはマクロモデルより求める。
【００７０】
（３）平均消費電力
Ｐａｖｅ＝Ｐｓ＊Ｃｌｏａｄ＊Ｖｄｄ＊ｆ      （式２）
ここで、Ｃｌｏａｄは論理ゲートの負荷容量、Ｖｄｄは電源電圧、Ｐｓはスイッチング確率、fはクロック周波数である。
そして、これはスイッチングイベントデータベース６２とゲートレベル論理回路情報６０から求める。
【００７１】
（４）基板ノイズを受信するアナログ回路との距離
これはＬＳＩ装置のフロアプランの情報より求める。
よって、ノイズ影響度Ｓは、例えば、前述した（１）〜（４）の４項目と、パラメータａ，ｂ，ｃ，ｄとを用いて、
Ｓ＝ａ＊（１）＋ｂ＊（２）＋ｃ＊（３）＋ｄ＊（４）      （式３）
で定義することができる。
【００７２】
各インスタンス・セル７６のノイズ影響度Ｓ（所定のノイズ発生量）を、（式３）を用いて計算し、ノイズ影響度Ｓが最大であるインスタンス・セル７６を選択する。
【００７３】
そして、以上のようにしてノイズ影響度が最大である（ノイズ発生量の多い）インスタンス・セル７６を選択した後、制御部１６は、制御プログラムに基づいて、図２のステップＳ５のバイパスコンデンサ追加処理において、該論理ゲート選択処理（ステップＳ４）で選択されたインスタンス・セル７６に、バイパスコンデンサ９４を追加する。
【００７４】
このバイパスコンデンサ追加処理を図５を用いて説明する。
図５に示すように、スタンダードセルライブラリ７０は、バイパスコンデンサ付きセル７８Ａ，７８Ｂを有するものとする。これら二つのセル７８Ａ，７８Ｂの論理は等価であり、バイパスコンデンサ９４Ａ，９４Ｂの容量の大きさはそれぞれ異なる容量値であり、該バイパスコンデンサ９４Ａの容量値はバイパスコンデンサ９４Ｂの容量値よりも小さいものとする。
【００７５】
ここで、図２のステップＳ４の論理ゲート選択処理において選択されたインスタンス・セル７６には、スタンダードセルライブラリ７０中のセル７８Ａが割り当てられているとする。このような場合、ステップＳ５のバイパスコンデンサ追加処理では、論理が等価でバイパスコンデンサ９４の容量が変更前のセル７８Ａの容量よりも大きなセル７８Ｂの容量に変更する。
【００７６】
なお、スタンダードセルライブラリ７０に所望のバイパスコンデンサ容量９４を持つセル７８が無い場合には、所望のバイパスコンデンサ容量９４を持つセル７８を、スタンダードセルライブラリ７０中に新たに追加すればよい。
【００７７】
その後、図２のステップＳ５のバイパスコンデンサ追加処理から、ステップＳ２のノイズ解析処理に戻り、ステップＳ３のノイズ判定処理において、ノイズ発生量が所定範囲内になるまでステップＳ２〜Ｓ５の各処理を繰り返し、ノイズ発生量が所定範囲内になれば処理を終了する。
【００７８】
以上により、本実施形態１によれば、必要容量のバイパスコンデンサ９４を、より効果的な、半導体集積回路を構成する回路ブロック内部のノイズ源近くに追加することができるため、ノイズを所定の範囲内に確実に抑えることができる。また、該半導体集積回路を構成する各回路ブロックのノイズ解析結果に基づいて、前記バイパスコンデンサ９４の追加を行うため、精度が高く、且つ効果的な場所に、必要な容量のバイパスコンデンサ９４を搭載することができ、不要に容量が多いバイパスコンデンサ９４の追加によるＬＳＩのチップ面積の増加を無くすことができる。
【００７９】
また、本実施の形態１にかかる半導体集積回路設計方法を回路設計に用いて、半導体集積回路を製造するようにすれば、ＬＳＩのチップ面積が増加することなく、ノイズを所定の範囲内に確実に抑えることのできる半導体集積回路を製造することが可能となる。
【００８０】
（実施形態２）
図８は、本発明の実施形態２に係る低ノイズＬＳＩ設計装置の要部構成例を示すブロック図である。
図８において、低ノイズＬＳＩ設計装置２０は、回路設計用の制御プログラム及びデータが記憶された第３記憶部（可読記録媒体）としてのＲＯＭ２１と、ワークメモリとして機能する第４記憶部としてのＲＡＭ２２と、回路設計用の各種データが記録されたデータベース２３と、ユーザが操作指令（回路設計の起動指令および終了指令を含む）を入力可能とする操作入力部２４と、回路設計の初期画面など各種画面情報を表示可能とする表示部２５と、制御プログラム及びデータに基づいて各部を制御する制御部２６とを有し、半導体集積回路の回路設計を支援する。
【００８１】
制御部２６はＣＰＵ（中央演算処理装置）で構成されており、入力手段２６１と、ノイズ見積手段２６２と、容量制約指定手段２６３と、比較手段２６４と、処理終了手段２６５と、論理ゲート選択手段２６６と、バイパスコンデンサ追加手段２６７とを有し、全体の処理が終了するまで、比較手段２６４による搭載容量と容量制約を比較する処理以後、バイパスコンデンサ追加手段２６７によるバイパスコンデンサ追加処理までの一連の処理を繰り返すことにより、バイパスコンデンサ９４を追加した回路パターンを自動生成する。
【００８２】
入力手段２６１は、ＬＳＩ装置（ＬＳＩチップ）を構成する回路ブロックの、ゲートレベル論理回路情報６０、スタンダードセルライブラリ情報７０、及びパッケージ情報８０などの各種回路設計情報（後述する図９参照）を、ノイズ見積もり情報としてデータベース２３から入力処理する。
【００８３】
ノイズ見積手段２６２は、入力された前記各種回路設計情報を用いて、ＬＳＩ装置（ＬＳＩチップ）に発生するノイズ発生量（ノイズ電圧レベル及びノイズ発生数など）を見積処理する。
【００８４】
容量制約指定手段２６３は、このノイズ発生量を所定の範囲内に抑えるために、前記ノイズ見積手段２６２による見積結果に基づいて、前記ＬＳＩ装置（ＬＳＩチップ）を構成する回路ブロックに搭載することが必要な電源ノイズ及び基板ノイズ低減用のバイパスコンデンサ９４の容量である容量制約を指定処理する。
【００８５】
比較手段２６４は、前記回路ブロックに搭載されているバイパスコンデンサ９４の容量である搭載容量と、前記容量制指定手段２６３により指定された容量制約とを比較処理する。そして、処理終了手段２６５は、前記比較手段２６４において比較した結果、前記搭載容量が前記容量制約より大きい場合に、当該半導体集積回路のパターンを自動生成する、本半導体集積回路設計の全処理を終了処理する。
【００８６】
論理ゲート選択手段２６６は、前記比較手段２６４において比較した結果、前記搭載容量が前記容量制約以下の場合に、前記回路ブロック中の所定ノイズ発生量以上の論理ゲートを選択処理する。
【００８７】
例えば、論理ゲート選択手段２６６は、入力された情報にＬＳＩチップのフロアプラン情報を加えた情報を用いて、回路ブロック中の各論理ゲートのノイズ影響度を計算し、ノイズ影響度が最大の論理ゲートを選択処理する。
【００８８】
バイパスコンデンサ追加手段２６７は、前記論理ゲート選択手段２６６により選択された論理ゲートにバイパスコンデンサ９４を追加処理する。
【００８９】
上記構成により、以下、その動作を説明する。
図９は、本発明の実施形態２に係る低ノイズＬＳＩ設計方法の処理手順を示すフローチャートである。なお、本実施形態２では電源ノイズの解析を例に説明する。
【００９０】
図９に示すように、まず、制御部２６は、制御プログラムに基づいて、ステップＳ１１のノイズ見積もり情報入力処理として、ＬＳＩチップ（半導体集積回路）を構成する回路ブロックのゲートレベルの論理回路情報６０、使用するスタンダードセルライブラリ情報７０、及びＬＳＩチップのパッケージ情報８０を入力処理する。また、必要に応じてＬＳＩチップのフロアプラン情報も入力処理する。
【００９１】
次に、制御部２６は、制御プログラムに基づいて、ステップＳ１２のノイズ見積もり処理で、前記ステップＳ１１のノイズ見積もり情報入力処理において入力された、ゲートレベルの論理回路情報６０、スタンダードセルライブラリ情報７０、及びＬＳＩチップのパッケージ情報８０等のノイズ見積もり情報から、発生するノイズ発生量（ノイズ電圧レベルＶｎ及びノイズ発生数）を見積もる。この見積もり方法としては、前記従来例４に開示の方法を用いることができる。
【００９２】
図６において、電源端子１２１及びグランド端子１２２に発生する、例えばノイズ電圧レベルＶｎの最大ノイズ電圧レベルＶｎｍａｘは、
Ｖｎｍａｘ＜＝（Ｃｌｏａｄ）×Ｖｄｄ／２（Ｃｄ＋Ｃｌｏａｄ）      （式４）
と表される。
ここで、Ｃｌｏａｄは負荷容量９０であり、出力が「Ｌ」→「Ｈ」に変化するときはＣｌｏａｄ＝Ｃｎ、また、出力が「Ｈ」→「Ｌ」に変化するときはＣｌｏａｄ＝Ｃｐである。
【００９３】
次に、制御部２６は、制御プログラムに基づいて、ステップＳ１３のバイパスコンデンサ容量制約指定処理において、ノイズ発生量（最大ノイズ電圧レベル）Ｖｎｍａｘを所定の範囲以下にするために必要な、バイパスコンデンサの容量制約を指定する。これは、前述した（式４）を用いて必要なバイパスコンデンサ容量Ｃｄを計算し、指定することにより行う。
【００９４】
次に、制御部２６は、制御プログラムに基づいて、ステップＳ１４の搭載容量判定処理において、回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記バイパスコンデンサ容量制約指定処理（ステップＳ１３）において指定された前記容量制約を比較し、前記搭載容量が前記容量制約より大きい場合（ＮＯ）に処理を終了し、前記搭載容量が前記容量制約以下の場合（ＹＥＳ）の場合に、次に続くステップＳ１５のセル選択処理に移行する。
【００９５】
そして、ステップＳ１５のセル選択処理（論理ゲート選択処理）において、回路ブロック中の論理ゲート（以下、インスタンス・セル７６と呼ぶ）においてノイズ発生量の多いインスタンス・セル７６であり、且つバイパスコンデンサを追加するとノイズ低減効果が高いと思われるインスタンス・セル７６を選択する。
【００９６】
これは、各インスタンス・セル７６の電源ノイズ発生に関する影響の度合いを定義するノイズ影響度を計算し、最大のノイズ影響度のインスタンス・セル７６を選択する方法である。
【００９７】
電源ノイズを対象とすると、各インスタンス・セル７６のノイズ影響度を以下の１項目を考慮して計算することができる。
電源電流波形のΔＩ／Δｔ
【００９８】
前記実施形態１の論理ゲート選択処理（ステップＳ４）で説明した、電源電流の三角形近似を全セルに関して求めておけば、（式１）を用いてΔＩ／Δｔを計算することができる。
ΔＩ／Δｔ≒Ｉｐ／Ｔ    （式１）
ここで、Ｔは電源端子１２１における電流がピークになるまでの時間、Ｉｐは電源端子におけるピーク電流である。
【００９９】
よって、ノイズ影響度Ｓは、
Ｓ＝Ｉｐ／Ｔ        （式５）
で定義することができる。
【０１００】
各インスタンス・セル７６のノイズ影響度Ｓを、（式５）を用いて計算し、ノイズ影響度Ｓが最大であるインスタンス・セル７６を選択する。
【０１０１】
そして、制御部２６は、制御プログラムに基づいて、図９のステップＳ１６のバイパスコンデンサ追加処理で、前記セル選択処理（ステップＳ１５）で選択されたインスタンス・セル７６に、バイパスコンデンサ９４を追加する。これは例えば、選択されたインスタンス・セル７６を、変更前に比べてバイパスコンデンサ９４の容量が大きなセルに変更することで実現でき、前記実施形態１で説明したバイパスコンデンサ追加処理（ステップＳ５）と同様に行うことができる。
【０１０２】
その後、図９のステップＳ１４の搭載容量判定処理に戻り、ステップＳ１４で搭載容量が容量制約より大きくなるまでステップＳ１４〜Ｓ１６の各処理を繰り返す。
【０１０３】
以上により、本実施形態２によれば、必要容量のバイパスコンデンサ９４を、より効果的な、ＬＳＩ装置を構成する回路ブロック内部のノイズ源近くに追加することができるため、ノイズを所定の範囲内に確実に抑えることができる。また、予めノイズの見積もりにより、ノイズ発生量を所定の範囲以下にするために必要なバイパスコンデンサの容量制約を与えるため、前記実施形態１のように各処理を繰り返してノイズ解析を行う必要がなく、より短い時間で処理を行うことができる。
【０１０４】
また、本実施の形態２にかかる半導体集積回路設計方法を回路設計に用いて、半導体集積回路を製造するようにすれば、ノイズを所定の範囲内に確実に抑えることのできる半導体集積回路を、より短い時間で製造することが可能となる。
【０１０５】
（実施形態３）
図１０は、本発明の実施形態３に係る低ノイズＬＳＩ設計装置の要部構成例を示すブロック図である。
図１０において、低ノイズＬＳＩ設計装置３０は、回路設計用の制御プログラム及びデータが記憶された第５記憶部（可読記録媒体）としてのＲＯＭ３１と、ワークメモリとして機能する第６記憶部としてのＲＡＭ３２と、回路設計用の各種データが記録されたデータベース３３と、ユーザが操作指令を入力可能とする操作入力部３４と、初期画面など各種画面情報を表示可能とする表示部３５と、制御プログラム及びデータに基づいて各部を制御する制御部３６とを有し、半導体回路の回路設計を支援する。
【０１０６】
制御部３６はＣＰＵ（中央演算処理装置）で構成されており、入力手段３６１と、ゲートレベル変換手段３６２と、マッピング処理手段３６３と、比較手段３６４と、処理終了手段３６５と、論理ゲート選択手段３６６と、マッピング変更処理手段３６７とを有し、全体の処理が終了するまで、比較手段３６４による搭載容量と前記容量制約とを比較する比較処理以後、マッピング変更手段３６７によるマッピング変更処理までの一連の処理を繰り返すことにより、バイパスコンデンサ９４を追加した回路パターンを自動生成する。
【０１０７】
入力手段３６１は、ＬＳＩ装置（ＬＳＩチップ）を構成する回路ブロックの、論理回路の機能仕様情報（ＨＤＬ）６５、スタンダードセルライブラリ情報７０、及びノイズ発生量を所定の範囲内に抑えるために、前記回路ブロックに搭載することが必要な電源ノイズ及び基板ノイズ低減用のバイパスコンデンサ９４の容量である容量制約６８（後述する図１１参照）を、データベース３３から入力処理する。
【０１０８】
ゲートレベル変換手段３６２は、論理回路を機能レベルに基づいて、ゲートレベル論理回路に変換する。
【０１０９】
マッピング処理手段３６３は、ゲートレベル論理回路中の全論理ゲートに対して、それぞれスタンダードセルライブラリ情報７０中のセルを割り当てるマッピング処理を行う。
【０１１０】
比較手段３６４は、前記論理回路に搭載されているバイパスコンデンサ９４の容量である搭載容量と、前記容量制約とを比較する。そして、処理終了手段３６５は、前記比較手段３６４において比較した結果、前記搭載容量が前記容量制約より大きい場合に、ゲートレベル論理回路情報６６をデータベース３３に出力して、データベース３３に記憶処理した後に、当該半導体集積回路のパターンを自動生成する、本半導体集積回路の全処理を終了処理する。
【０１１１】
論理ゲート選択手段３６６は、前記比較手段３６４において比較した結果、前記搭載容量が前記容量制約以下の場合に、所定ノイズ発生量以上の論理ゲートを選択する。
【０１１２】
マッピング変更処理手段３６７は、前記論理ゲート選択手段３６６により選択された論理ゲートに対して、前記マッピング処理手段３６３によるマッピング処理において割り当てたマッピングセルと論理は等価で内部に搭載されているバイパスコンデンサ９４の容量が異なる別のセルへと割り当てを変更するか、または、該マッピングセルにバイパスコンデンサ９４のみからなるバイパスコンデンサセルを追加で割り当てる処理を行う。
【０１１３】
上記構成により、以下、その動作を説明する。
図１１は、本発明の実施形態３に係る低ノイズＬＳＩ設計方法の処理手順を示すフローチャートである。
【０１１４】
図１１に示すように、制御部３６は、制御プログラムに基づいて、ステップＳ１００の論理合成処理において、まず、論理回路の機能仕様情報（ＨＤＬ）６５、スタンダードセルライブラリ情報７０、及びバイパスコンデンサ容量制約６８をデータベース３３から入力処理する。
【０１１５】
ここで、バイパスコンデンサ９４の容量制約６８とは、ノイズ発生量（ノイズ電圧レベル及びノイズ発生数など）を低減するために回路ブロックに搭載すべきバイパスコンデンサ９４の容量に関する制約であり、人手で予め指定してデータベース３３内に記憶しておくこともできる。
【０１１６】
また、入力された論理回路の機能仕様情報（ＨＤＬ）６５を用いて、市販の消費電力推定ツールで、回路ブロックの消費電力Ｐを見積もり、以下に示す（式６）を用いて回路ブロックの負荷容量Ｃｌｏａｄを求め、該求めた負荷容量Ｃｌｏａｄを、前記実施形態２で説明した（式４）に入力して、必要なバイパスコンデンサ容量Ｃｄを計算し、これをバイパスコンデンサ容量制約６８として指定してもよい。
Ｃｌｏａｄ＝Ｐ／ｆ＊Ｖｄｄ２      （式６）
ここで、Ｃｌｏａｄは論理ゲートの負荷容量、Ｐは消費電力、ｆはクロックの周波数、Ｖｄｄは電源電圧である。
【０１１７】
また、本スタンダードセルライブラリ７０には、論理が等価で内部に含まれるバイパスコンデンサ９４の容量が異なるバイパスコンデンサ付きセル７８が与えられているものとする。例えば、前記実施形態１において、図５を用いて説明したスタンダードセルライブラリ７０がその一例である。
【０１１８】
また、本スタンダードセルライブラリ７０が、バイパスコンデンサ９４のみからなるバイパスコンデンサセル７７（後述する図１５参照）を含んでいてもよい。
【０１１９】
ステップＳ１００の論理合成処理は以下の各処理からなっている。
まず、入力処理後のステップＳ１０１のゲートレベル変換処理では、論理回路を、機能仕様（ＨＤＬ）からゲートレベルに変換する処理である。
次に、ステップＳ１０２のテクノロジマッピング処理では、前記ＬＳＩ装置の回路ブロック中の全ての論理ゲートに対して、使用するスタンダードセルライブラリ７０中のセルに割り当てるマッピング処理を行う。
【０１２０】
本実施形態３における特徴は、与えられたバイパスコンデンサ容量制約６８を満足するように、全体のセル割り当てを行うことにある。なお、セルが割り当てられた論理ゲートのことをインスタンス・セル７６と呼ぶ。
【０１２１】
次に、ステップＳ１０３の搭載容量判定処理において、現在、回路ブロック３００（図１４及び図１５参照）に搭載されているバイパスコンデンサ９４の合計容量である搭載容量と、前記バイパスコンデンサ容量制約６８とを比較し、前記搭載容量が前記バイパスコンデンサ容量制約６８より大きい場合には、ゲートレベル論理回路情報６６をデータベース３３に出力し、処理を終了する。
【０１２２】
一方、前記ステップＳ１０３の搭載容量判定処理において、現在の搭載容量が、バイパスコンデンサ容量制約６８より小さい場合には、次に続くステップＳ１０４の論理ゲート選択処理に移行する。
【０１２３】
次に、ステップＳ１０４の論理ゲート選択処理では、前記回路ブロック中のインスタンス・セル７６の中から、ノイズ発生量を所定値より多く発生していると思われるインスタンス・セル７６であり、ノイズを最も多く発生していると思われるインスタンス・セル７６であり、且つバイパスコンデンサ９４を大きくするとノイズ低減効果が高いと思われるインスタンス・セル７６を選択する。
これは、前記実施形態２で説明した論理ゲート選択処理（ステップＳ１５）と同様に行うことができる。
【０１２４】
そしてこの後の、ステップＳ１０５のマッピング変更処理では、スタンダードセルライブラリ７０にあるセルの中から、選択されたインスタンス・セル７６と論理が等価で、バイパスコンデンサ９４の大きさが異なるセル７８に割り当てを変更するマッピング変更処理を行う。
【０１２５】
今、前記論理ゲート選択処理（ステップＳ１０４）において選択されたインスタンス・セル７６には、テクノロジマッピング処理（ステップＳ１０２）において、図５に示すスタンダードセルライブラリ７０中のセル７８Ａが割り当てられているとする。
【０１２６】
このような場合、本マッピング変更処理（ステップＳ１０５）で、論理が等価でバイパスコンデンサ９４の容量が変更前のセル７８Ａよりも大きなセル７８Ｂに割り当てを変更する。
【０１２７】
あるいは、本マッピング変更処理（ステップＳ１０５）において、前記論理ゲート選択処理（ステップＳ１０４）で選択されたインスタンス・セル７６に、バイパスコンデンサ９４のみからなるバイパスコンデンサセル７７を追加で割り当てることもできる。即ち、インスタンス・セル７６には、セル７８Ａと、バイパスコンデンサ９４のみからなるバイパスコンデンサセル７７の二つのセルが割り当てられることになる。
その後、ステップＳ１０３の搭載容量判定処理に戻り、処理が終了するまで、ステップＳ１０３〜Ｓ１０５の各処理を繰り返す。
【０１２８】
以上により、本実施形態３によれば、ＬＳＩ装置を構成する回路ブロック全体としてバイパスコンデンサ容量制約６８を満足しながら、さらにノイズ発生量の大きな論理ゲートにバイパスコンデンサ付きセルを割り当てることができるため、必要量のバイパスコンデンサ９４を、より効果的な、前記回路ブロック内のノイズ源近くに追加することができて、ノイズ発生量を指定の範囲内に確実に抑えることができる論理合成手法を得ることができる。
【０１２９】
また、本実施の形態３にかかる半導体集積回路設計方法を回路設計に用いて、半導体集積回路を製造するようにすれば、前記回路ブロック内のノイズ源近くに、必要量のバイパスコンデンサ追加して、ノイズを所定の範囲内に確実に抑えることのできる半導体集積回路を製造することが可能となる。
【０１３０】
（実施形態４）
図１２は、本発明の実施形態４に係る低ノイズＬＳＩ設計装置の要部構成例を示すブロック図である。
図１２において、低ノイズＬＳＩ設計装置４０は、回路設計用の制御プログラム及びデータが記憶された第７記憶部（可読記録媒体）としてのＲＯＭ４１と、ワークメモリとして機能する第８記憶部としてのＲＡＭ４２と、回路設計用の各種データが記録されたデータベース４３と、ユーザが操作指令を入力可能とする操作入力部４４と、初期画面など各種画面情報を表示可能とする表示部４５と、制御プログラム及びデータに基づいて各部を制御する制御部４６とを有し、半導体集積回路の回路設計を支援する。
【０１３１】
制御部４６はＣＰＵ（中央演算処理装置）で構成されており、入力手段４６１と、セル配置手段４６２と、比較手段４６３と、処理終了手段４６４と、バイパスコンデンサセル追加手段４６５とを有し、全体の処理が終了するまで、比較手段４６３による搭載容量と容量制約とを比較する処理以後、バイパスコンデンサセル追加手段４６５によるバイパスコンデンサセル挿入処理までの一連の処理を繰り返すことにより、回路パターンを自動生成する。
【０１３２】
入力手段４６１は、半導体集積回路（ＬＳＩチップ）を構成する回路ブロックの、ネットリスト６３、電源ノイズ及び基板ノイズ低減用の少なくとも一つのバイパスコンデンサのみからなるバイパスコンデンサセルを含むセルライブラリ７２、及びノイズ発生量（ノイズ電圧レベル及びノイズ発生数）を低減するために、前記回路ブロックに搭載することが必要なバイパスコンデンサの容量であるバイパスコンデンサ容量制約６８（後述する図１３参照）を、データベース４３から入力処理する。
【０１３３】
セル配置手段４６２は、ネットリスト６３に従って、セルを互いに並行な複数のセル行に配置する。
比較手段４６３は、前記回路ブロックに搭載されているバイパスコンデンサの容量である搭載容量と、前記バイパスコンデンサ容量制約６８とを比較する。そして、処理終了手段４６４は、該比較手段４６３において比較した結果、前記搭載容量が前記バイパスコンデンサ容量制約より大きい場合に、当該半導体集積回路のパターンを自動生成する、本半導体集積回路設計の全処理を終了処理する。
【０１３４】
バイパスコンデンサセル追加手段４６５は、前記比較手段４６３において比較した結果、前記搭載容量が前記バイパスコンデンサ容量制約以下の場合に、前記セル行にバイパスコンデンサセルを挿入する。
【０１３５】
上記構成により、以下、その動作を説明する。
図１３は本発明の実施形態４に係る低ノイズＬＳＩレイアウト設計方法の処理手順を示すフローチャートである。
図１３に示すように、まず、制御部４６は、制御プログラムに基づいて、ステップＳ１００１の入力処理で、ＬＳＩチップを構成する回路ブロックのネットリスト６３と、バイパスコンデンサのみからなるバイパスコンデンサセル７７を少なくとも一つ含むセルライブラリ情報７２と、回路ブロックに搭載すべきバイパスコンデンサの容量制約６８をデータベース４３から入力処理する。
【０１３６】
例えば、セルライブラリ７２中に含まれるバイパスコンデンサセル７７（図１５参照）として、バイパスコンデンサ容量が例えばＡであるセル７７が用意されているとする。
バイパスコンデンサ容量制約６８は、例えば過去の設計ノウハウなどを用いて人手で指定することができる。なお、ここでは、前記バイパスコンデンサ容量制約として、例えば３Ａを指定するものとして説明する。
【０１３７】
次に、制御部４６は、制御プログラムに基づいて、ステップＳ１００２のセル配置処理において、ネットリスト６３に従って、回路ブロック３００中のセル７６（図１４及び図１５参照）を互いに平行な複数のセル行２１０に配置する。図１４はセル配置後の状態を示している。図１４において、回路ブロック３００中のセル７６は、互いに平行な３行のセル行２１０に配置されている。
【０１３８】
さらに、制御部４６は、制御プログラムに基づいて、ステップＳ１００３の搭載容量判定処理において、現在、回路ブロック３００に搭載されているバイパスコンデンサ９４の合計である搭載容量と、前記入力処理Ｓ１００１で指定したバイパスコンデンサ容量制約６８とを比較し、前記搭載容量が前記バイパスコンデンサ容量制約６８より大きければ、その処理を終了する。一方、前記搭載容量が前記バイパスコンデンサ容量制約６８より小さければ、次のステップＳ１００４のバイパスコンデンサセル挿入処理に移行する。
そして、ステップＳ１００４のバイパスコンデンサセル挿入処理では、配置済みセル行２１０に、バイパスコンデンサセル７７を挿入する。
【０１３９】
図１５は、図１４の回路ブロック３００に、バイパスコンデンサセル７７を挿入した状態を示している。なお、２２０は回路ブロック３００中の空き領域である。
このバイパスコンデンサセル７７を挿入する場所はどこでもよいが、大きなノイズを発生するセル７６の近くに挿入することが好ましい。
【０１４０】
そこで、図１５においては、バイパスコンデンサセル７７の挿入位置として、面積が大きなセルほど中に含まれるトランジスタのサイズも大きく、よって面積の大きなセルほど大きなノイズを生じる可能性が高いとの予測から、面積の大きなセル７６Ａ，７６Ｂ，７６Ｃの横に配置した。
【０１４１】
そして、前記回路ブロック３００における搭載容量が、バイパスコンデンサセル容量制約６８を越えるまで、バイパスコンデンサセル挿入処理（ステップＳ１００４）を繰り返す。
【０１４２】
例えばここでは、バイパスコンデンサ容量制約６８として３Ａを与え、また、バイパスコンデンサセル７７は、１セルに大きさがＡの容量を含むものとしたので、図１５に示すように、回路ブロック３００の中に、３個のバイパスコンデンサセル７７を配置した時点で全体の処理が終了する。
【０１４３】
以上により、前記実施形態４によれば、図１５に示すように、回路ブロック３００中に配置されているセル行２１０に、バイパスコンデンサセル７７を挿入することができるので、ノイズ源の近くにバイパスコンデンサを配置する場所を確保することができ、ノイズ発生量を所定の範囲以下に確実に抑えることができる。
【０１４４】
また、本実施の形態４にかかる半導体集積回路設計方法を回路設計に用いて、半導体集積回路を製造するようにすれば、ノイズ源の近くにバイパスコンデンサを配置する場所を確保して、その配置場所にバイパスコンデンサセルを挿入して、ノイズを所定の範囲以下に確実に抑えることのできる半導体集積回路を製造することが可能となる。
【０１４５】
なお、前記実施形態１において、ノイズ影響度の計算の一例として（式３）を挙げたが、これに限定されない。
また、前記実施形態１において、ノイズ解析に回路シミュレータを用いてもよい。
さらに、前記実施形態２において、ノイズ影響度の計算の一例として（式５）を挙げたが、これに限定されない。
さらに、前記実施形態４において、バイパスコンデンサ容量制約６８を満たすために、回路ブロックの空き領域を利用してもよい。
【０１４６】
以下詳述すると、例えば、図１５であれば、回路ブロック３００中のセル行２１０が配置されていない空き領域２２０に、バイパスコンデンサ９４を形成することができるので、バイパスコンデンサ容量制約６８を満たすために、この空き領域２２０を利用することができる。
【０１４７】
この空き領域２２０に搭載するバイパスコンデンサ９４の容量を、例えばＢとし、バイパスコンデンサ容量制約６８として、例えば３Ａが指定される場合、バイパスコンデンサ容量制約６８を、３ＡからＢを引いたものと考えて、バイパスコンデンサセル７７を配置すればよいので、バイパスコンデンサセル７７を追加することによる面積の増加を抑えることができる。
【０１４８】
さらに、前記実施形態４において、バイパスコンデンサセル７７として容量Ａを含む１種類のセルを用いて説明したが、異なる容量を持つバイパスコンデンサセルを複数用いても同様の効果を得ることができる。
【産業上の利用可能性】
【０１４９】
本発明は、ノイズ発生量を所定範囲内に確実に抑えた半導体集積回路のパターンを自動生成できるものとして有用である。
【図面の簡単な説明】
【０１５０】
【図１】本発明の実施形態１に係る低ノイズＬＳＩ設計装置の要部構成例を示すブロック図である。
【図２】本発明の実施形態１に係る低ノイズＬＳＩ設計方法の処理手順を示すフローチャートである。
【図３】図２のノイズ解析処理（ステップＳ２）の一例を示すフローチャートである。
【図４】図３のキャラクタライズ処理（ステップＳ２１）で生成するセルのマクロモデルの等価回路図である。
【図５】図２のスタンダードセルライブラリ内のバイパスコンデンサ付きセルを示す等価回路図である。
【図６】図３の等価回路作成処理で得られるＬＳＩチップとパッケージ全体の等価回路図である。
【図７】図（ａ）は図５のインバータ回路の出力ノードにおける電圧波形図、図（ｂ）は電源端子における電源電流波形図である。
【図８】本発明の実施形態２に係る低ノイズＬＳＩ設計装置の要部構成例を示すブロック図である。
【図９】本発明の実施形態２に係る低ノイズＬＳＩ設計方法の処理手順を示すフローチャートである。
【図１０】本発明の実施形態３に係る低ノイズＬＳＩ設計装置の要部構成例を示すブロック図である。
【図１１】本発明の実施形態３に係る低ノイズＬＳＩ設計方法の処理手順を示すフローチャートである。
【図１２】本発明の実施形態４に係る低ノイズＬＳＩ設計装置の要部構成例を示すブロック図である。
【図１３】本発明の実施形態４に係る低ノイズＬＳＩ設計方法の処理手順を示すフローチャートである。
【図１４】セル配置後の状態を示す図である。
【図１５】バイパスコンデンサセルをセル行内に配置した状態を示す図である。
【図１６】従来の電源ノイズの発生機構を説明するためのＬＳＩチップとパッケージ全体の等価回路図である。
【符号の説明】
【０１５１】
１０，２０，３０，４０    低ノイズＬＳＩ設計装置
１１，２１，３１，４１    ＲＯＭ
１２，２２，３２，４２    ＲＡＭ
１３，２３，３３，４３    データベース
１４，２４，３４，４４    操作入力部
１５，２５，３５，４５    表示部
１６，２６，３６，４６    制御部
１６１，２６１，３６１，４６１    入力手段
１６２    ノイズ解析手段
１６３  ノイズ判定手段
１６４，２６５，３６５，４６４    処理終了手段
１６５，２６６，３６６    論理ゲート選択手段
１６６，２６７    バイパスコンデンサ追加手段
２６２    ノイズ見積手段
２６３    容量制約指定手段
２６４，３６４，４６３    比較手段
３６２    ゲートレベル変換手段
３６３    マッピング処理手段
３６７    マッピング変更処理手段
４６２    セル配置手段
４６５    バイパスコンデンサセル追加手段
６０    回路ブロックのゲートレベル論理回路情報
６２    スイッチングイベントデータベース
６３    ネットリスト情報
６５    論理回路の機能仕様情報
６６    ゲートレベル論理回路情報
６８    バイパスコンデンサ容量制約
７０    スタンダードセルライブラリ情報
７１    基板ノイズマクロモデルライブラリ
７２    バイパスコンデンサセル７７を少なくとも一つ含むセルライブラリ
７６    インスタンス・セル
７６Ａ，７６Ｂ，７６Ｃ  大きなノイズを発生するインスタンス・セル
７７    バイパスコンデンサセル
７８    バイパスコンデンサ付きセル
９０    ＬＳＩチップの内部負荷
８０    ＬＳＩチップのパッケージ情報
９１    Ｖｓｓと基板間の抵抗
９２    Ｎ−ｗｅｌｌとＰ基板間の逆バイアスＰＮ接合容量
９３    ＶｄｄとＶｓｓ間の寄生的に形成された容量
９４    バイパスコンデンサ
９５    グランド配線抵抗
９６    電源配線抵抗
１０１    電源から供給される電流を表す電流源
１０２    スイッチングノードから基板へ流れる電流を表す電流源
１２０    ＬＳＩチップ
１２０Ａ    基板
１２１    電源端子
１２２    グランド端子
１２３    ＬＳＩ内グランド配線抵抗
１２４    ＬＳＩ内電源配線抵抗
１３０    パッケージ
１４０    ボンディングワイヤのインダクタ
１５０    外部電源
２０１    各スタンダードセルの、電源から供給される電流を表す電流源１０１をまとめた電流源
２０２    各スタンダードセルの、スイッチングノードから基板へ流れる電流を表す電流源（基板電流）１０２をまとめた電流源
２１０    セル行
２２０    回路ブロック３００中の空き領域
２９１    各スタンダードセルのＶｓｓ端子とＰ型基板間の抵抗９１をまとめたもの
２９２    各スタンダードセルのＮ−ｗｅｌｌとＰ基板間の逆バイアスＰＮ接合容量９
２をまとめた容量
２９３    各スタンダードセルのＶｄｄとＶｓｓ間の寄生容量９３をまとめた容量
２９４    各スタンダードセルのバイパスコンデンサ９４をまとめた容量
３００    回路ブロック
【図１】
2006228252.tif 000003
【図２】
2006228252.tif 000004
【図３】
2006228252.tif 000005
【図４】
2006228252.tif 000006
【図５】
2006228252.tif 000007
【図６】
2006228252.tif 000008
【図７】
2006228252.tif 000009
【図８】
2006228252.tif 000010
【図９】
2006228252.tif 000011
【図１０】
2006228252.tif 000012
【図１１】
2006228252.tif 000013
【図１２】
2006228252.tif 000014
【図１３】
2006228252.tif 000015
【図１４】
2006228252.tif 000016
【図１５】
2006228252.tif 000017
【図１６】
2006228252.tif 000018