(57)【要約】【課題】  遅延故障のある不良ＬＳＩを高精度で検出する。【解決手段】  ステップＳ４，Ｓ４Ａで、それぞれ終点のＦＦで信号変化後及び変化前の信号を取り込む場合の第１及び第２の観測用テストパターンを生成する。ステップＳ５，Ｓ５Ａでは、それぞれ第１及び第２の観測用テストパターンに基づいて、第１及び第２の遅延故障テストパターンを生成する。更にステップＳ６，Ｓ７において第１の遅延故障テストパターンを用いてＬＳＩをテストし、ステップＳ９，Ｓ１０において第２の遅延故障テストパターンを用いて同じＬＳＩをテストする。そして、２つのテストの結果、両方とも正常であれば合格とする。【選択図】      図１
2006292646.tif 000002
【特許請求の範囲】
【請求項１】
組み合わせ回路とその入力側と出力側に設けられたスキャンフリップフロップを有するＬＳＩにおいて、該組み合わせ回路の遅延をテストするＬＳＩのテスト方法であって、
前記組み合わせ回路の構成情報とテスト対象となる入力側の始点のスキャンフリップフロップ及び出力側の終点のスキャンフリップフロップを指定する指定処理と、
前記指定処理で指定された始点から終点までに信号変化が伝搬するように、該始点のスキャンフリップフロップの信号値を初期化テストパターンとして生成する初期値生成処理と、
前記終点のスキャンフリップフロップで前記初期化テストパターンの信号値の変化後の値を取り込んだ場合の信号値を第１の観測用テストパターンとして生成する第１の観測値生成処理と、
前記終点のスキャンフリップフロップで前記初期化テストパターンの信号値の変化前の値を取り込んだ場合の信号値を第２の観測用テストパターンとして生成する第２の観測値生成処理と、
前記第１の観測用テストパターンに基づいて第１の遅延故障テストパターンを生成する第１の遅延故障パターン生成処理と、
前記第２の観測用テストパターンに基づいて第２の遅延故障テストパターンを生成する第２の遅延故障パターン生成処理と、
前記第１及び第２の遅延故障テストパターンを用いた前記ＬＳＩの遅延故障テストで遅延故障が存在しない場合に、該ＬＳＩは正常であると判定する判定処理とを、
行うことを特徴とするＬＳＩのテスト方法。
【請求項２】
前記第１の観測値生成処理は、ラウンチ用のクロック信号で前記初期化テストパターンを前記組み合わせ回路に与え、テスト用の所定の遅延時間の後、キャプチャ用のクロック信号で該組み合わせ回路の出力信号を前記終点のスキャンフリップフロップに取り込み、該終点のスキャンフリップフロップの内容をシフトして出力したときの信号の状態を前記第１の観測用テストパターンとして生成し、
前記第２の観測値生成処理は、ホールド用のクロック信号で前記初期化テストパターンを前記組み合わせ回路に与えると共に、該ホールド用のクロック信号で該組み合わせ回路の出力信号を前記終点のスキャンフリップフロップに取り込み、該終点のスキャンフリップフロップの内容をシフトして出力したときの信号の状態を前記第２の観測用テストパターンとして生成する、
ことを特徴とする請求項１記載のＬＳＩのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャンテスト機能を備えたＬＳＩ(Large Scale Integration）において遅延故障を検出するためのテスト方法に関するものである。
【背景技術】
【０００２】
図２は、スキャンテスト機能を備えたＬＳＩの概略の構成図である。
このＬＳＩは、テスト対象の組み合わせ回路１Ｂと、その前段の組み合わせ回路１Ａを有し、これらの組み合わせ回路１Ａ，１Ｂの間をスキャンフリップフロップ（以下、フリップフロップを「ＦＦ」、スキャンフリップフロップを「Ｓ−ＦＦ」という）２Ｂ１，２Ｂ２，…，２Ｂｍで接続すると共に、これらのＳ−ＦＦ２Ｂ１〜２Ｂｍによってスキャンチェインを構成したものである。
【０００３】
Ｓ−ＦＦは、スキャン許可信号ＳＥによって前段の組み合わせ回路からの信号またはスキャン入力信号を選択するセレクタと、このセレクタで選択された信号をクロック信号のタイミングで保持して出力するＦＦで構成されている。
【０００４】
組み合わせ回路１Ａから並列に出力される信号は、それぞれＳ−ＦＦ２Ｂ１，２Ｂ２，…，２Ｂｍのセレクタの第１入力に与えられ、これらのＳ−ＦＦ２Ｂ１〜２Ｂｍの各ＦＦから出力される信号が、組み合わせ回路１Ｂの入力側に並列に与えられるようになっている。更に、Ｓ−ＦＦ２Ｂ１，２Ｂ２，…，２Ｂｍ−１の各ＦＦの出力側は、それぞれＳ−ＦＦ２Ｂ２，２Ｂ３，…，２Ｂｍの各セレクタの第２入力に接続されている。また、Ｓ−ＦＦ２Ｂ１のセレクタの第２入力は、スキャン入力端子３Ｂに接続され、Ｓ−ＦＦ２ＢｍのＦＦの出力側は、スキャン出力端子４Ｂに接続されている。
【０００５】
一方、組み合わせ回路１Ａの入力側には、同様にスキャンチェインを構成するＳ−ＦＦ２Ａ１，２Ａ２，…，２Ａｋから並列に信号が与えられるようになっている。また、Ｓ−ＦＦ２Ａ１のセレクタの第２入力は、スキャン入力端子３Ａに接続され、Ｓ−ＦＦ２ＡｋのＦＦの出力側は、スキャン出力端子４Ａに接続されている。
【０００６】
更に、組み合わせ回路１Ｂの出力側には、同様にスキャンチェインを構成するＳ−ＦＦ２Ｃ１，２Ｃ２，…，２Ｃｎが接続され、このＳ−ＦＦ２Ｃ１のセレクタの第２入力がスキャン入力端子３Ｃに、Ｓ−ＦＦ２ＣｎのＦＦの出力側がスキャン出力端子４Ｃに、それぞれ接続されている。なお、クロック端子５から与えられるクロック信号ＣＬＫは、クロック供給路を介して各Ｓ−ＦＦのＦＦのクロック端子に供給され、端子６から与えられるスキャン許可信号ＳＥは、各Ｓ−ＦＦのセレクタの制御端子に与えられるようになっている。
【０００７】
図３は、図２のＬＳＩにおける従来の遅延テストの動作を示す信号波形図である。
ここでは、組み合わせ回路１Ａ，１Ｂの入力信号と出力信号の数をそれぞれ４とし、テスト対象の組み合わせ回路１Ｂの入力側にテストデータを与えてから、出力側に論理演算結果の信号が出力されるまでの遅延時間をテストする場合を説明する。尚、クロック端子５から与えられるクロック信号ＣＬＫは、時間αだけ遅延してクロック信号ＣＫＢとして各Ｓ−ＦＦ２Ｂに伝搬され、時間βだけ遅延してクロック信号ＣＫＣとして各Ｓ−ＦＦ２Ｃに伝搬されるものとする。
【０００８】
まず、スキャン許可信号ＳＥを“Ｈ”に設定し、すべてのＳ−ＦＦのセレクタを第２入力側に切り替える。これにより、Ｓ−ＦＦ２Ａ１〜２Ａ４の各ＦＦが縦続接続され、スキャン入力端子３Ａからスキャン出力端子４Ａに至るシフトレジスタが構成される。また、Ｓ−ＦＦ２Ａ１〜２Ａ４の各ＦＦから出力される信号は、組み合わせ回路１Ａに並列に与えられる。同様に、Ｓ−ＦＦ２Ｂ１〜２Ｂ４の各ＦＦが縦続接続されてスキャン入力端子３Ｂからスキャン出力端子４Ｂに至るシフトレジスタが構成され、Ｓ−ＦＦ２Ｂ１〜２Ｂ４の各ＦＦから出力される信号は、組み合わせ回路１Ｂに並列に与えられる。
【０００９】
図３の時刻ｔ１において、スキャン入力端子３Ａ，３Ｂに与えるスキャン入力信号ＳＩＡ，ＳＩＢを、所定のテストデータＴＤＡ，ＴＤＢに従って、それぞれ“ａ４”，“ｂ４”（但し、信号“ａ４”，“ｂ４”は、“Ｈ”または“Ｌ”）に設定し、クロック端子５からパルス状のクロック信号ＣＬＫを与える。これにより、各クロック供給路における伝搬遅延の後、Ｓ−ＦＦ２Ａ１，２Ｂ１に、それぞれ“ａ４”，“ｂ４”のデータが取り込まれる。
【００１０】
以下、時刻ｔ２，ｔ３，ｔ４において、スキャン入力端子３Ａからスキャン入力信号ＳＩＡ（“ａ３”，“ａ２”，“ａ１”）が順次与えられ、クロック信号ＣＬＫに従ってＳ−ＦＦ２Ａ１〜２Ａ４に順次シフトされる。また、スキャン入力端子３Ｂからスキャン入力信号ＳＩＢ（“ｂ３”，“ｂ２”，“ｂ１”）が順次与えられ、Ｓ−ＦＦ２Ｂ１〜２Ｂ４に順次シフトされる。以上のスキャンシフト動作により、Ｓ−ＦＦ２Ａ１〜２Ａ４の各ＦＦにはテストデータＴＤＡ（“ａ１”，“ａ２”，“ａ３”，“ａ４”）が保持され、組み合わせ回路１Ａに並列に与えられる。また、Ｓ−ＦＦ２Ｂ１〜２Ｂ４の各ＦＦにはテストデータＴＤＢが保持され、組み合わせ回路１Ｂに並列に与えられる。組み合わせ回路１Ａは、テストデータＴＤＡに基づいて論理処理を行い、所定の処理時間の後、その結果の信号ＲＤＡが“初期化テストパターン”として並列に出力される。また組み合わせ回路１Ｂは、テストデータＴＤＢに基づいて論理処理を行い、所定の処理時間Ｄの後、その結果の信号ＲＤＢ１が並列に出力される。
【００１１】
時刻ｔ５において、端子５のスキャン許可信号ＳＥが“Ｌ”に設定され、すべてのＳ−ＦＦのセレクタが第１入力側に切り替えられる。これにより、組み合わせ回路１Ａから出力される信号がＳ−ＦＦ２Ｂ１〜２Ｂ４のＦＦの入力側に与えられる。但し、この時刻ｔ５では、クロック端子５にはクロック信号ＣＬＫが与えられないので、Ｓ−ＦＦ２Ａ１〜２Ａ４のＦＦの内容は変化しない。
【００１２】
時刻ｔ６において、クロック端子５から、ラウンチ（発射）用のクロック信号ＣＬＫを与える。クロック信号ＣＬＫは時間αだけ遅延してクロック信号ＣＫＢとしてＳ−ＦＦ２Ｂ１〜２Ｂ４に与えられるので、この時点で組み合わせ回路１Ａから出力される信号ＲＤＡが、Ｓ−ＦＦ２Ｂ１〜２Ｂ４のＦＦに取り込まれ、組み合わせ回路１Ｂにほぼ一斉に与えられる（各Ｓ−ＦＦ２Ｂ１〜２Ｂ４へのクロック供給路は若干異なるので、動作時間は完全には一致しない）。組み合わせ回路１Ｂでは、新たな信号ＲＤＡに基づいて論理処理が行われ、所定の処理時間Ｄの後、新たな処理結果の信号ＲＤＢ２が生成され、Ｓ−ＦＦ２Ｃ１〜２Ｃ４のセレクタの第１入力に出力される。なお、処理時間Ｄの間、組み合わせ回路１Ｂから出力される信号は、不定となる。
【００１３】
更に、時刻ｔ６から予め設定されたテスト用の遅延時間Ｔが経過した時刻ｔ７において、クロック端子５から、キャプチャ（取り込み）用のクロック信号ＣＬＫを与える。クロック信号ＣＬＫは時間βだけ遅延してクロック信号ＣＫＣとしてＳ−ＦＦ２Ｃ１〜２Ｃ４に与えられるので、この時点でＳ−ＦＦ２Ｃ１〜２Ｃ４に、組み合わせ回路１Ｂの処理結果の信号ＲＤＢ２（“ｃ１”，“ｃ２”，“ｃ３”，“ｃ４”）が取り込まれる。これにより、スキャン出力端子４Ｃから出力されるスキャン出力信号ＳＯＣは、“ｃ４”となる。
【００１４】
時刻ｔ８において、スキャン許可信号ＳＥが“Ｈ”に戻され、全Ｓ−ＦＦのセレクタが第２入力側に切り替えられ、再びスキャンシフト動作状態となる。
【００１５】
時刻ｔ９〜ｔ１２における各クロック信号ＣＬＫの立ち上がりから時間βの後、Ｓ−ＦＦ２Ｃ１〜２Ｃ４のＦＦの内容が順次シフトされ、スキャン出力端子４Ｃからスキャン出力信号ＳＯＣとして直列に出力される。
【００１６】
従って、スキャン出力信号ＳＯＣをチェックすることにより、組み合わせ回路１Ｂの論理処理の遅延時間Ｄをテストすることができる。即ち、スキャン出力信号ＳＯＣが、組み合わせ回路１Ｂの入力データＲＤＡと論理回路条件に基づいて予定された値（即ち、“観測用テストパターン”）に一致していれば、次の（１）式が成立する。
α＋Ｄ＜β＋Ｔ    ・・・（１）
【００１７】
もしもスキャン出力信号ＳＯＣが、予定された値に一致しなければ、上記の（１）式が成立せず、例えば、処理時間Ｄが製造不良等によって大きくなっていることを検出することができる。
【００１８】
図４は、図２のＬＳＩの遅延テストの構成を示す説明図である。
先ず、遅延テスト用のテストパターン生成装置（例えば、テストパターン・データを生成するプログラムを有するコンピュータ）に、テスト対象となるＬＳＩの組み合わせ回路の論理回路情報を入力し、更に、テスト対象回路の始点（この場合は、組み合わせ回路１Ｂの入力側のＳ−ＦＦ２Ｂ）と終点（この場合は、組み合わせ回路１Ｂの出力側のＳ−ＦＦ２Ｃ）を指定する。
【００１９】
これにより、テストパターン生成装置によって、テスト対象のＬＳＩの端子５，６，３Ａ，３Ｂ，４Ｃの各信号ＣＬＫ，ＳＥ，ＳＩＡ，ＳＩＢ，ＳＯＣが、時間の経過と共にどのように変化するかを示すテストパターン・データが生成される。
【００２０】
次に、生成されたテストパターン・データをスキャンテスト装置に読み込ませる。スキャンテスト装置は、テストパターン・データの時刻をアドレスに対応させ、各アドレスに信号ＣＬＫ，ＳＥ，ＳＩＡ，ＳＩＢ，ＳＯＣの状態（１または０）を記憶するメモリ（ＲＡＭ）と、読み出しタイミング設定用のクロック信号ＣＫを生成するクロック発生器（ＯＳＣ）と、このクロック信号ＣＫをカウントして、メモリに対するアドレス信号ＡＤＲを生成するアドレスカウンタと、比較回路（ＣＭＰ）を備えている。そして、メモリからアドレス信号ＡＤＲに従って順次読み出されたデータが、信号ＣＬＫ，ＳＥ，ＳＩＡ，ＳＩＢとしてテスト対象のＬＳＩの対応する端子５，６，３Ａ，３Ｂに与えられる。
【００２１】
一方、メモリから読み出された信号ＳＯＣは比較回路の一方の入力端子に与えられ、この比較回路の他方の入力端子に与えられるテスト対象のＬＳＩのスキャン出力端子４Ｃからのスキャン出力信号ＳＯＣと比較され、これらの信号ＳＯＣの比較結果が出力されるようになっている。
【００２２】
図５は、図４の遅延テストの構成を用いて遅延故障を検出する従来のＬＳＩの遅延テスト方法を示すフローチャートである。
【００２３】
図５のステップＳ１において、テスト対象のＬＳＩにおける組み合わせ回路１Ａ，１Ｂ、…等の論理回路の構成情報を、テストパターン生成装置に設定する。
【００２４】
ステップＳ２において、テスト対象回路の始点と終点のＳ−ＦＦを指定する。これにより、テストパターン生成装置に対する設定が完了する。
【００２５】
ステップＳ３において、テストパターン生成装置によって始点のＳ−ＦＦから終点のＳ−ＦＦまでに信号変化が伝搬する信号値、即ち初期化テストパターンを生成する。
【００２６】
ステップＳ４において、終点のＳ−ＦＦで信号変化後の信号を取り込むことを前提とした信号値、即ち観測用テストパターンを生成する。
【００２７】
ステップＳ５において、ステップＳ３で生成した初期化テストパターンと、ステップＳ４で生成した観測用テストパターンに、ラウンチ用のクロック信号とキャプチャ用のクロック信号を統合して、遅延故障テスト用のテストパターン・データを生成する。
【００２８】
ステップＳ６において、スキャンテスト装置に遅延故障テスト用のテストパターン・データをセットする。ステップＳ７において、スキャンテスト装置からテスト対象のＬＳＩに、実際の遅延時間に合わせたタイミングでテスト信号を与えてテストを行う。
【００２９】
ステップＳ８において、テストパターン・データとして予め生成された信号ＳＯＣと、テスト対象のＬＳＩから実際に出力されるスキャン出力信号ＳＯＣとを比較し、遅延故障の有無を判定する。一致していれば合格とし、不一致であれば何らかの故障があるので不合格とする。
【００３０】
下記特許文献１には、テスト時間の短縮を目的としたスキャン回路のテストパターン生成方法が記載されている。
【００３１】
【特許文献１】特開平５−１１９１２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００３２】
しかしながら、前記ＬＳＩの遅延テスト方法では、次のような課題があった。
例えば、何らかの原因によってＳ−ＦＦ２Ｃに供給されるクロック信号ＣＫＣの遅延時間βが大きくなって、α＋Ｄ＜βの条件になると、ラウンチ用のクロック信号により、組み合わせ回路１Ｂの信号遷移後の信号がＳ−ＦＦ２Ｃに取り込まれ、更に、キャプチャ用のクロック信号によって再び組み合わせ回路１Ｂの信号遷移後の信号がＳ−ＦＦ２Ｃに取り込まれる。このため、正常品と遅延故障の発生した不良品は、どちらもキャプチャ動作で同じ信号を取り込み、同じ信号をスキャンシフト動作後にチェックすることになり、遅延故障が無いと判定されてしまう。このため、不良品を検出できずに見落としてしまうおそれがあった。
【００３３】
本発明は、遅延故障のある不良品を高精度で検出することが可能なＬＳＩのテスト方法を提供することを目的としている。
【課題を解決するための手段】
【００３４】
本発明は、組み合わせ回路とその入力側と出力側に設けられたＳ−ＦＦを有するＬＳＩにおいて、該組み合わせ回路の遅延を次のような処理でテストするようにしている。
【００３５】
即ち、このテスト方法は、組み合わせ回路の構成情報とテスト対象となる入力側の始点のＳ−ＦＦ及び出力側の終点のＳ−ＦＦを指定する指定処理と、指定処理で指定された始点から終点までに信号変化が伝搬するように、該始点のＳ−ＦＦの信号値を初期化テストパターンとして生成する初期値生成処理と、前記終点のＳ−ＦＦで前記初期化テストパターンの信号値の変化後の値を取り込んだ場合の信号値を第１の観測用テストパターンとして生成する第１の観測値生成処理と、前記終点のＳ−ＦＦで前記初期化テストパターンの信号値の変化前の値を取り込んだ場合の信号値を第２の観測用テストパターンとして生成する第２の観測値生成処理と、前記第１の観測用テストパターンに基づいて第１の遅延故障テストパターンを生成する第１の遅延故障パターン生成処理と、前記第２の観測用テストパターンに基づいて第２の遅延故障テストパターンを生成する第２の遅延故障パターン生成処理と、前記第１及び第２の遅延故障テストパターンを用いた前記ＬＳＩの遅延故障テストで遅延故障が存在しない場合に、前記ＬＳＩは正常であると判定する判定処理とを行う。
【発明の効果】
【００３６】
本発明のＬＳＩのテストでは、終点のＳ−ＦＦで信号変化後の値を取り込むことを前提とした第１の観測用テストパターンを用いた第１のテスト処理と、該終点のＳ−ＦＦで信号変化前の値を取り込むことを前提とした第２の観測用テストパターンを用いた第２のテスト処理でいずれも遅延故障が存在しない場合に、そのＬＳＩは正常であると判定する。これにより、単に終点のＳ−ＦＦで信号変化後の値を取り込むことを前提とした観測用テストパターンを用いるＬＳＩのテストに比べて、遅延故障のある不良ＬＳＩを高精度で検出し、遅延故障を見逃して不良品を良品と判定する確率を低減することができるという効果がある。
【発明を実施するための最良の形態】
【００３７】
第１の観測用テストパターンは、ラウンチ用のクロック信号で初期化テストパターンを組み合わせ回路に与え、テスト用の所定の遅延時間の後、キャプチャ用のクロック信号でその組み合わせ回路の出力信号を終点のＳ−ＦＦに取り込み、その終点のＳ−ＦＦの内容をシフトして出力したときの信号パターンとする。また、第２の観測用テストパターンは、ホールド用のクロック信号で初期化テストパターンを組み合わせ回路に与えると共に、そのホールド用のクロック信号で組み合わせ回路の出力信号を終点のＳ−ＦＦに取り込み、その終点のＳ−ＦＦの内容をシフトして出力したときの信号パターンとする。
【００３８】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００３９】
図１は、本発明の実施例を示すＬＳＩの遅延テスト方法のフローチャートである。
この遅延テスト方法は、図４の遅延テストの構成を用いて、図２のＬＳＩの遅延故障を検出するテストの手順を示したものであり、図５中のステップと同様の処理を行うステップには、同一の符号が付されている。
【００４０】
図１のステップＳ１において、テスト対象のＬＳＩにおける組み合わせ回路１Ａ，１Ｂ、…等の論理回路の構成情報を、テストパターン生成装置に設定する。
【００４１】
ステップＳ２において、テスト対象回路の始点と終点のＳ−ＦＦを指定する。これにより、テストパターン生成装置に対する設定が完了する。
【００４２】
ステップＳ３において、テストパターン生成装置によって始点のＳ−ＦＦから終点のＳ−ＦＦまでに信号変化が伝搬する信号値、即ち初期化テストパターンを生成する。
【００４３】
ステップＳ４において、終点のＳ−ＦＦで信号変化後の信号を取り込むことを前提とした信号値、即ち第１の観測用テストパターンを生成する。ここまでのステップＳ１〜Ｓ４の処理は、従来と同様である。
【００４４】
次に、ステップＳ４Ａにおいて、終点のＳ−ＦＦで信号変化前の信号を取り込むことを前提とした信号値、即ち第２の観測用テストパターンを生成する。
【００４５】
ステップＳ５において、ステップＳ３で生成した初期化テストパターンと、ステップＳ４で生成した第１の観測用テストパターンに、ラウンチ用のクロック信号とキャプチャ用のクロック信号を含むクロックパターンを統合して、第１の遅延故障テスト用のテストパターン・データを生成する。
【００４６】
更に、ステップＳ５Ａおいて、ステップＳ３で生成した初期化テストパターンと、ステップＳ４Ａで生成した第２の観測用テストパターンに、後述するホールド用のクロック信を含むクロックパターンを統合して、第２の遅延故障テスト用のテストパターン・データを生成する。
【００４７】
ステップＳ６において、スキャンテスト装置にステップＳ５で生成した第１の遅延故障テスト用のテストパターン・データをセットし、ステップＳ７において、スキャンテスト装置からテスト対象のＬＳＩに、実際の遅延時間に合わせたタイミングでテスト信号を与えてテストを行う。
【００４８】
ステップＳ８において、テストパターン・データとして予め生成された信号ＳＯＣと、テスト対象のＬＳＩから実際に出力されるスキャン出力信号ＳＯＣとを比較し、遅延故障の有無を判定する。不一致であれば何らかの故障があるので不合格とする。一致していれば、次のステップＳ９へ進む。
【００４９】
ステップＳ９において、スキャンテスト装置にステップＳ５Ａで生成した第２の遅延故障テスト用のテストパターン・データをセットし、ステップＳ１０において、スキャンテスト装置からテスト対象のＬＳＩに、実際の遅延時間に合わせたタイミングでテスト信号を与えてテストを行う。
【００５０】
ステップＳ１１において、テストパターン・データとして予め生成された信号ＳＯＣと、テスト対象のＬＳＩから実際に出力されるスキャン出力信号ＳＯＣとを比較し、遅延故障の有無を判定する。一致していれば故障がないと判断して合格とする。もしも不一致であれば何らかの故障があるので不合格とする。
【００５１】
図６は、本発明の実施例の遅延テストの動作を示す信号波形図であり、図１に示した遅延テスト方法において、従来の処理に追加されたステップＳ４Ａにおける第２の観測用テストパターンの生成処理に対応する動作の説明図である。
【００５２】
ここでは図３と同様に、図２のＬＳＩにおいて、組み合わせ回路１Ａ，１Ｂの入力信号と出力信号の数をそれぞれ４とし、テスト対象の組み合わせ回路１Ｂの入力側にテストデータを与えてから、出力側に論理演算結果の信号が出力されるまでの遅延時間をテストする場合を説明する。尚、クロック端子５から与えられるクロック信号ＣＬＫは、時間αだけ遅延してクロック信号ＣＫＢとして各Ｓ−ＦＦ２Ｂに伝搬され、時間βだけ遅延してクロック信号ＣＫＣとして各Ｓ−ＦＦ２Ｃに伝搬されるものとする。
【００５３】
まず、スキャン許可信号ＳＥを“Ｈ”に設定し、すべてのＳ−ＦＦのセレクタを第２入力側に切り替える。これにより、Ｓ−ＦＦ２Ａ１〜２Ａ４の各ＦＦが縦続接続され、スキャン入力端子３Ａからスキャン出力端子４Ａに至るシフトレジスタが構成される。また、Ｓ−ＦＦ２Ａ１〜２Ａ４の各ＦＦから出力される信号は、組み合わせ回路１Ａに並列に与えられる。同様に、Ｓ−ＦＦ２Ｂ１〜２Ｂ４の各ＦＦが縦続接続され、スキャン入力端子３Ｂからスキャン出力端子４Ｂに至るシフトレジスタが構成され、Ｓ−ＦＦ２Ｂ１〜２Ｂ４の各ＦＦから出力される信号が、組み合わせ回路１Ｂに並列に与えられる。
【００５４】
図６の時刻ｔ２１において、スキャン入力端子３Ａ，３Ｂに与えるスキャン入力信号ＳＩＡ，ＳＩＢを、所定のテストデータＴＤＡ，ＴＤＢに従って、それぞれ“ａ４”，“ｂ４”に設定し、クロック端子５からパルス状のクロック信号ＣＬＫを与える。これにより、各クロック供給路における伝搬遅延の後、Ｓ−ＦＦ２Ａ１，２Ｂ１に、それぞれ“ａ４”，“ｂ４”のデータが取り込まれる。
【００５５】
以下、時刻ｔ２２，ｔ２３，ｔ２４において、スキャン入力端子３Ａからスキャン入力信号ＳＩＡ（“ａ３”，“ａ２”，“ａ１”）が順次与えられ、クロック信号ＣＬＫに従ってＳ−ＦＦ２Ａ１〜２Ａ４に順次シフトされる。また、スキャン入力端子３Ｂからスキャン入力信号ＳＩＢ（“ｂ３”，“ｂ２”，“ｂ１”）が順次与えられ、Ｓ−ＦＦ２Ｂ１〜２Ｂ４に順次シフトされる。以上のスキャンシフト動作により、Ｓ−ＦＦ２Ａ１〜２Ａ４の各ＦＦにはテストデータＴＤＡ（“ａ１”，“ａ２”，“ａ３”，“ａ４”）が保持され、組み合わせ回路１Ａに並列に与えられる。また、Ｓ−ＦＦ２Ｂ１〜２Ｂ４の各ＦＦにはテストデータＴＤＢが保持され、組み合わせ回路１Ｂに並列に与えられる。組み合わせ回路１Ａは、テストデータＴＤＡに基づいて論理処理を行い、所定の処理時間の後、その結果の信号ＲＤＡが“初期化テストパターン”として並列に出力される。また組み合わせ回路１Ｂは、テストデータＴＤＢに基づいて論理処理を行い、所定の処理時間Ｄの後、その結果の信号ＲＤＢ１が並列に出力される。
【００５６】
時刻ｔ２５において、端子５のスキャン許可信号ＳＥが“Ｌ”に設定され、すべてのＳ−ＦＦのセレクタが第１入力側に切り替えられる。これにより、組み合わせ回路１Ａから出力される信号がＳ−ＦＦ２Ｂ１〜２Ｂ４のＦＦの入力側に与えられる。但し、この時刻ｔ５では、クロック端子５にはクロック信号ＣＬＫが与えられないので、Ｓ−ＦＦ２Ａ１〜２Ａ４のＦＦの内容は変化しない。
【００５７】
時刻ｔ２６において、クロック端子５から、ホールド（保持）用のクロック信号ＣＬＫを与える。クロック信号ＣＬＫは時間αだけ遅延してクロック信号ＣＫＢとしてＳ−ＦＦ２Ｂ１〜２Ｂ４に与えられるので、この時点で組み合わせ回路１Ａから出力される信号ＲＤＡが、Ｓ−ＦＦ２Ｂ１〜２Ｂ４のＦＦに取り込まれる。また、クロック信号ＣＬＫは時間βだけ遅延してクロック信号ＣＫＣとしてＳ−ＦＦ２Ｃ１〜２Ｃ４に与えられるので、この時点で組み合わせ回路１Ｂから出力される信号ＲＤＢ１（“ｃ１ｘ”，“ｃ２ｘ”，“ｃ３ｘ”，“ｃ４ｘ”）が、Ｓ−ＦＦ２Ｃ１〜２Ｃ４のＦＦに取り込まれる。これにより、Ｓ−ＦＦ２Ｃ４の出力側からシフト出力端子ＳＯＣに出力されるスキャン出力信号ＳＯＣは、“ｃ４ｘ”となる。組み合わせ回路１Ｂでは、新たにＳ−ＦＦ２Ｂ１〜２Ｂ４のＦＦに取り込まれた信号ＲＤＡに基づいた論理処理が開始される。
【００５８】
時刻ｔ２７において、スキャン許可信号ＳＥが“Ｈ”に戻され、全Ｓ−ＦＦのセレクタが第２入力側に切り替えられ、再びスキャンシフト動作状態となる。
【００５９】
時刻ｔ２８〜ｔ３０における各クロック信号ＣＬＫの立ち上がりから時間βの後、Ｓ−ＦＦ２Ｃ１〜２Ｃ４のＦＦの内容が順次シフトされ、スキャン出力端子４Ｃからスキャン出力信号ＳＯＣとして直列に出力される。これにより、スキャン出力端子４Ｃから出力されるスキャン出力信号ＳＯＣは、組み合わせ回路１Ｂの変化前の信号ＲＤＢ１となる。
【００６０】
従って、組み合わせ回路１Ｂの入力データＲＤＡと論理回路条件に基づいて予定された値（即ち、“第２の観測用テストパターン”）と、実際にスキャン出力端子ＳＯＣから出力されたスキャン出力信号ＳＯＣを比較することにより、クロック供給経路等の異常な遅延時間を検出することが可能になる。
【００６１】
例えば、Ｓ−ＦＦ２Ｃに対するクロック信号ＣＫＣの遅延時間βが大きくなり、α＋Ｄ＜βのような条件となった場合、ホールド（保持）用のクロック信号ＣＬＫによって、組み合わせ回路１Ｂの変化後の出力信号ＲＤＢ２がＳ−ＦＦ２Ｃに取り込まれる。このため、入力データＲＤＡと論理回路条件に基づいて予定された値と、実際にスキャン出力端子ＳＯＣから出力されたスキャン出力信号ＳＯＣが一致しなくなり、何らかの遅延故障が存在すると判定することができる。
【００６２】
このように、本実施例のＬＳＩの遅延テスト方法は、従来から行われているラウンチ用とキャプチャ用のクロック信号を用いてテスト対象の組み合わせ回路の変化後の出力信号をテストする処理に加えて、ホールド用のクロック信号を用いてテスト対象の組み合わせ回路の変化前の出力信号をテストする処理を行うようにしている。これにより、遅延故障のある不良ＬＳＩを高精度で検出し、遅延故障を見逃して不良品を良品と判定する確率を低減することができるという利点がある。
【００６３】
また、従来のラウンチ動作とキャプチャ動作間の時間Ｔを定めてテストする方法では、スキャンテスト装置の制約（例えば、Ｔ＞５ｎｓ）のため、検出可能な遅延時間が限定され、例えばα＋Ｄ−βがＴ以下のテストができなかったが、この実施例で追加した処理は、そのような制約を受けることなく実施することができる。
【００６４】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）  ＬＳＩにおけるテスト対象の組み合わせ回路が初段で、その入力側に組み合わせ回路が存在しない場合、ラウンチ動作用のデータは、外部入力端子から並列に入力する必要がある。
（２）  図２のＬＳＩは、複数のスキャンチェインを有しているが、スキャンチェインが１本のＬＳＩに対しても、同様に適用可能である。
（３）  テストパターン生成装置及びスキャンテスト装置の構成は、説明したものに限定されない。
（４）  図１中の処理ステップの順序は、例示した順序に限定されない。第１及び第２の遅延故障テストパターンによる２つのテストで故障が発見されない場合に、合格と判定することができる順序であれば良い。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施例を示すＬＳＩの遅延テスト方法のフローチャートである。
【図２】スキャンテスト機能を備えたＬＳＩの概略の構成図である。
【図３】図２のＬＳＩにおける従来の遅延テストの動作を示す信号波形図である。
【図４】図２のＬＳＩの遅延テストの構成を示す説明図である。
【図５】図４の遅延テストの構成を用いて遅延故障を検出する従来のＬＳＩの遅延テスト方法を示すフローチャートである。
【図６】本発明の実施例の遅延テストの動作を示す信号波形図である。
【符号の説明】
【００６６】
Ｓ１，Ｓ２    テストパターン生成装置に対する設定処理
Ｓ３    初期化テストパターンの生成処理
Ｓ４，Ｓ４Ａ    観測用テストパターンの生成処理
Ｓ５，Ｓ５Ａ    遅延故障テストパターンの生成処理
Ｓ６，Ｓ７    スキャンテスト装置によるＬＳＩの第１のテスト処理
Ｓ９，Ｓ１０    スキャンテスト装置によるＬＳＩの第２のテスト処理
Ｓ８，Ｓ１１    テスト結果の判定処理
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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