(57)【要約】【課題】ワンタイムプログラマブルセルを用いながらも何度ものプログラミング可能なマルチタイムプログラマブル半導体メモリ装置を提供する。【解決手段】複数個のワンタイムプログラマブルセルを具備した複数個のプログラマブルユニットを含むユニットアレイ、アドレス信号に応答してユニットアレイに含まれたプログラマブルユニットを選択するユニット選択信号を発生させるユニットデコーダ回路、及び選択されたプログラマブルユニットに現在記録されたデータと選択されたプログラマブルユニットに記録する外部から入力を受けた入力データを論理組合わせて、選択されたプログラマブルユニットに含まれた奇数番目ワンタイムプログラマブルセル及び偶数番目ワンタイムプログラマブルセルのうち一つをプログラミングするための、奇数セルプログラミング信号及び偶数セルプログラミング信号のうち一つをユニットアレイに出力するセル分配回路を含んで構成される。【選択図】    図２
2006179171.tif 000002
【特許請求の範囲】
【請求項１】
複数個のワンタイムプログラマブルセルをそれぞれ具備した複数個のプログラマブルユニットを含むユニットアレイと、
アドレス信号に応答して前記ユニットアレイに含まれたプログラマブルユニットを選択するユニット選択信号を発生させるユニットデコーダ回路と、
前記選択されたプログラマブルユニットに現在記録された第１データと前記選択されたプログラマブルユニットに記録する外部から入力を受けた第２データとに基づいて、前記選択されたプログラマブルユニットに含まれた奇数番目のワンタイムプログラマブルセル及び偶数番目のワンタイムプログラマブルセルのうち一つをそれぞれプログラミングするための、奇数セルプログラミング信号及び偶数セルプログラミング信号のうち一つを前記ユニットアレイに出力するセル分配回路と、
を含んで構成されたマルチタイムプログラマブル半導体メモリ装置。
【請求項２】
前記セル分配回路は、
前記第１データが‘０’であり、前記第２データが‘１’である場合前記  奇数セルプログラミング信号を発生することを特徴とする請求項１記載のマルチタイムプログラマブル半導体メモリ装置。
【請求項３】
前記選択されたプログラマブルユニットは、
前記奇数セルプログラミング信号に基づいて、前記選択されたプログラマブルユニットに含まれた奇数番目のワンタイムプログラマブルセルのうちプログラミングされていない一番目のセルをプログラミングすることを特徴とする請求項２記載のマルチタイムプログラマブル半導体メモリ装置。
【請求項４】
前記セル分配回路は、
前記第１データが‘１’であり、前記第２データが‘０’の場合前記偶数セルプログラミング信号を発生することを特徴とする請求項１記載のマルチタイムプログラマブル半導体メモリ装置。
【請求項５】
前記選択されたプログラマブルユニットは、
前記偶数セルプログラミング信号に基づいて、前記選択されたプログラマブルユニットに含まれた偶数番目のワンタイムプログラマブルセルのうちプログラミングされていない一番目のセルをプログラミングすることを特徴とする請求項４記載のマルチタイムプログラマブル半導体メモリ装置。
【請求項６】
前記セル分配回路は、
前記第１データの入力を受け、前記奇数セルプログラミング信号または前記偶数セルプログラミング信号の発生以前に出力するユニットアレイ出力信号レジスタと、
前記ユニット出力信号レジスタが出力した第１データ、前記第２データ及び書き込み信号に基づいて前記奇数セルプログラミング信号または偶数セルプログラミング信号を生成するセルプログラミング信号発生部と、を含んで構成されることを特徴とする請求項１記載のマルチタイムプログラマブル半導体メモリ装置。
【請求項７】
前記プログラマブルユニットは、
複数個のワンタイムプログラマブルセルと、
前記ワンタイムプログラマブルセルのプログラミング状態を論理組合せて前記プログラマブルユニットのデータに出力する論理組合せ回路を含んで構成されることを特徴とする請求項１記載のマルチタイムプログラマブル半導体メモリ装置。
【請求項８】
前記論理組合せ回路は、
前記選択されたプログラマブルユニットに含まれたワンタイムプログラマブルセルが全部プログラミングされていないか、前記選択されたプログラマブルユニットに含まれたワンタイムプログラマブルセルのうち偶数個のワンタイムプログラマブルセルがプログラミングされた場合、前記第１データとして‘０’を出力し、
前記選択されたプログラマブルユニットに含まれたワンタイムプログラマブルセルのうち奇数個のワンタイムプログラマブルセルがプログラミングされた場合、前記第１データとして‘１’を出力することを特徴とする請求項７記載のマルチタイムプログラマブル半導体メモリ装置。
【請求項９】
前記論理組合せ回路は、少なくとも一つの排他的論理和ゲートを含んで構成されることを特徴とする請求項８記載のマルチタイムプログラマブル半導体メモリ装置。
【請求項１０】
前記論理組合せ回路は、少なくとも一つの反転器を含んで構成されることを特徴とする請求項８記載のマルチタイムプログラマブル半導体メモリ装置。
【請求項１１】
前記ワンタイムプログラマブルセルは、
電気ヒューズ素子を用いて構成されることを特徴とする請求項７記載のマルチタイムプログラマブル半導体メモリ装置。
【請求項１２】
前記ワンタイムプログラマブルセルは、
アンチヒューズ素子を用いて構成されることを特徴とする請求項７記載のマルチタイムプログラマブル半導体メモリ装置。
【請求項１３】
前記プログラマブルユニットは、
前記第１データと前記第２データとが相違し、
前記選択されたプログラマブルユニットに含まれた全てのワンタイムプログラマブルセルがプログラミングされた場合には前記プログラマブルユニットのユニットエラー状態信号を活性化させることを特徴とする請求項１記載のマルチタイムプログラマブル半導体メモリ装置。
【請求項１４】
前記マルチタイムプログラマブル半導体メモリ装置は、
前記ユニットアレイに含まれた全てのプログラマブルユニットのうち少なくとも一つのユニットエラー状態信号が活性化されると、エラー状態信号を出力するエラー状態検出回路を追加で含むことを特徴とする請求項１３記載のマルチタイムプログラマブル半導体メモリ装置。
【請求項１５】
前記プログラマブルユニットは、
前記選択されたプログラマブルユニットに含まれた全てのワンタイムプログラマブルセルがプログラミングされた場合には前記プログラマブルユニットのユニットフル状態信号を活性化させることを特徴とする請求項１記載のマルチタイムプログラマブル半導体メモリ装置。
【請求項１６】
前記プログラマブルユニットは、
前記選択されたプログラマブルユニットに含まれた最後のワンタイムプログラマブルセルの状態を前記ユニットフル状態信号として出力することを特徴とする請求項１５記載のマルチタイムプログラマブル半導体メモリ装置。
【請求項１７】
前記マルチタイムプログラマブル半導体メモリ装置は、
前記ユニットアレイに含まれた全てのプログラマブルユニットのうち少なくとも一つのユニットフル状態信号が活性化されると、フル状態信号を出力するフル状態検出回路を追加で含むことを特徴とする請求項１５記載のマルチタイムプログラマブル半導体メモリ装置。
【請求項１８】
前記マルチタイムプログラマブル半導体メモリ装置は、
アドレス信号、書き込み信号及び読み取り信号の入力を受け前記マルチタイムプログラマブル半導体メモリ装置の内部電圧レベルに相応するアドレス信号、書き込み信号及び読み取り信号をそれぞれ発生させるレベルシフタ回路をさらに含むことを特徴とする請求項１記載のマルチタイムプログラマブル半導体メモリ装置。
【請求項１９】
入力データ信号とアドレス信号を受信する段階と、
前記アドレス信号に応答して前記入力データを記録するプログラマブルユニットを選択する段階と、
前記選択されたプログラマブルユニットに貯蔵されたデータを出力するデータ移動段階と、
前記選択されたプログラマブルユニットに貯蔵されたデータが第１論理状態であり、前記入力データが第２論理状態である場合には奇数セルプログラミング信号を出力する段階と、
前記選択されたプログラマブルユニットに貯蔵されたデータが第２論理状態であり、前記入力データが第１論理状態である場合には偶数セルプログラミング信号を出力する段階と、
前記奇数セルプログラミング信号に応答して前記選択されたプログラマブルユニットに含まれた奇数番目のワンタイムプログラマブルセルのうちプログラミングされていない一番目のセルをプログラミングする段階と、
前記偶数セルプログラミング信号に応答して前記選択されたプログラマブルユニットに含まれた偶数番目のワンタイムプログラマブルセルのうちプログラミングされていない一番目セルをプログラミングする段階と、
を含むことを特徴とするマルチタイムプログラマブル半導体メモリ装置のマルチタイムプログラミング方法。
【請求項２０】
前記選択されたプログラマブルユニットに貯蔵されたデータを出力するデータ移動段階は、
前記選択されたプログラマブルユニットに含まれた前記ワンタイムプログラマブルセルのプログラミング状態を論理組合して前記選択されたプログラマブルユニットに貯蔵されたデータとして出力する段階と、を含んで構成されることを特徴とするマルチタイムプログラマブル半導体メモリ装置のマルチタイムプログラミング方法。
【請求項２１】
前記ワンタイムプログラマブルセルのプログラミング状態を論理組合せて前記選択されたプログラマブルユニットに貯蔵されたデータとして出力する段階は、
前記選択されたプログラマブルユニットに含まれたワンタイムプログラマブルセルが全部プログラミングされていないか、前記選択されたプログラマブルユニットに含まれたワンタイムプログラマブルセルのうち偶数個のワンタイムプログラマブルセルがプログラミングされた場合、前記選択されたプログラマブルユニットに貯蔵されたデータとして‘０’を出力する段階と、
前記選択されたプログラマブルユニットに含まれたワンタイムプログラマブルセルのうち奇数個のワンタイムプログラマブルセルがプログラミングされた場合、前記選択されたプログラマブルユニットに貯蔵されたデータとして‘１’を出力する段階と、を含んで構成されることを特徴とする請求項２０記載のマルチタイムプログラマブル半導体メモリ装置のマルチタイムプログラミング方法。
【請求項２２】
前記選択されたプログラマブルユニットに含まれた全てのワンタイムプログラマブルセルがプログラミングされた場合には、前記選択されたプログラマブルユニットに含まれた全てのワンタイムプログラマブルセルがプログラミングされたことを指示するユニットフル状態信号を出力する段階をさらに含むことを特徴とする請求項１９記載のマルチタイムプログラマブル半導体メモリ装置のマルチタイムプログラミング方法。
【請求項２３】
前記ユニットフル状態信号を出力する段階は、
前記選択されたプログラマブルユニットの最後のワンタイムプログラマブルセルのプログラミング状態を前記ユニットフル状態信号として出力することを特徴とする請求項２２記載のマルチタイムプログラマブル半導体メモリ装置のマルチタイムプログラミング方法。
【請求項２４】
前記マルチタイムプログラマブル半導体メモリ装置のマルチタイムプログラミング方法は、
前記選択されたプログラマブルユニットに含まれた全てのワンタイムプログラマブルセルがプログラミングされており、前記選択されたプログラマブルユニットに貯蔵されたデータと前記データとが相違する場合には前記選択されたプログラマブルユニットに対するそれ以上のプログラミングが不可能であることを指示するユニットエラー状態信号を出力する段階をさらに含むことを特徴とする請求項１９記載のマルチタイムプログラマブル半導体メモリ装置のマルチタイムプログラミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はワンタイムプログラマブル素子を用いた半導体メモリ装置に係り、具体的には複数回のプログラミングの可能なマルチタイムプログラマブル半導体メモリ装置及びそのプログラミング動作方法に関する。
【背景技術】
【０００２】
不揮発性（ＮＶ：Ｎｏｎ−Ｖｏｌａｔｉｌｅ）メモリ装置は可能なプログラミング動作の回数によってワンタイムプログラマブル（Ｏｎｅ-Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ；以下、ＯＴＰ）とマルチタイムプログラマブル（Ｍｕｌｔｉ−Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ；以下、ＭＰＴ）とに分類される。ＯＴＰ素子は回路上でただ一度のプログラミングのみが可能で追加プログラミングのできない素子を指称し、これには、ヒューズ（Ｆｕｓｅ）、アンチ−ヒューズ、電気ヒューズ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＦＵＳＥ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍ  ＲＯＭ）などがある。これらの素子は別途の追加的な装置がなければプログラミングされた内容を消すことが不可能であるのでただ一度のプログラミング動作のみが許容される。勿論、ＥＰＲＯＭの場合は紫外線を照射する場合消去動作が可能であるが、この場合、除去動作のためには物理的な補助装置が必要で、また、ビット単位の消去は不可能であるという短所を有する。
【０００３】
従って、これらのＯＴＰ素子を有しデータメモリ用アレイを構成した時は追加的なプログラミングが不可能で、いったんウェーハ段階や、最終使用者段階で一度プログラミングした後にはデータの更新が不可能である。従って、ＯＴＰ素子に記録されたデータの更新が必要な場合には、ＯＴＰ素子が其の他のＭＰＴ素子に対比して有する多様な長所、即ち、安い単価、ロジック交換性などの長所にも関わらずＭＴＰ素子を使用しなければならない。
【０００４】
このようなＯＴＰ素子の短所を克服するために多様な不揮発性ＭＴＰ素子が開発されたが、ここには、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍ  ＲＯＭ）、ＦＲＡＭ（Ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｅｎｔｉｃ  ＲＭＡ）、ＰＲＭＡ（Ｐｈａｓｅ−Ｃｈａｎｇｅ  ＲＡＭ）などが代表的である。しかし、これらの素子の場合、耐久限度内で複数回のプログラミング動作が可能ではあるが、このために素子構造が複雑となり、従って別途のマスクが追加されることによる製造費用が高くなる。従って、数十乃至数千ビットの比較的少ない量のデータを貯蔵する用途では生産費用上の競争力は劣る。
【０００５】
前記のような従来技術に対する対案としては、ＩＢＭ社の特許文献１に記載されているような複数個のヒューズセルを用いて一つのビットを記録するユニットを構成し、複数個のヒューズセルの状態を排他的論理和（ＸＯＲ）して出力する方式でデータの更新が可能であるように実現されたヒューズセルを用いたマルチタイムプログラマブル半導体メモリ装置がある。
【０００６】
ＩＢＭが開示した方式は、一つのユニットをプログラミングする場合に含まれたヒューズセルを順次にプログラミングするようにすることでヒューズセルの追加プログラミングがあるとき毎にそのユニットのデータが反復的に変わるようにした方式である。
【０００７】
図１は前記した特許と同一又は類似した類型の多段階リプログラマブルヒューズ構造のブロック図である。
【０００８】
即ち、ヒューズＡ（１）〜ヒューズＤ（４）までヒューズリンクアドレスＰ１、Ｐ２、Ｐ３、Ｐ４を変えながら順次にプログラミングする方式で、四つのヒューズを含んで構成された一つのユニットの出力値を反復的に再プログラミングする。
【０００９】
しかし、特許文献１で適用された方式の場合、次のような補完が必要な事項を有する。
【００１０】
第一、現在ユニットに記録されたデータの更新のためには、優先的にそれぞれのユニットに貯蔵されたデータを外部で知る必要がある。従って、それぞれのユニットに記録されたデータを一旦外部に送った後、その情報を外部で新しく記録されるデータと比較する一連の動作及びその装置が追加的に必要である。
【００１１】
第二、現在ユニットに記録されたデータを更新しなければならない場合、該当ユニットに含まれたヒューズのうちどのヒューズをプログラミングしなければならないかを自動的に知ることができない。従って、一つのヒューズを二度以上プログラミングするオーバープログラミングまたは一つのユニット内にある二つ以上のヒューズを同時にプログラミングする同時プログラミングの可能性がある。特に、電気ヒューズは通常細長いポリシリコンヒューズに一定時間、即ち、プログラミング動作の間臨界値以上の強い電流を流すことでポリシリコンヒューズが切断される現象を用いる。従って、レーザーによってヒューズを切断するレーザーヒューズ方式とは異なりプログラミングされた状態とプログラミングされていない状態との差異が大きくなく各状態の耐久特性が悪く、前記したオーバープログラミングなどの動作に脆弱な側面があるからそれに対する対策が必要である。
【００１２】
従って、選択されたユニット内で所望するヒューズをプログラミングするためには現在選択されたユニットに含まれたヒューズのプログラミング可否を外部で知る必要がある。そのためには、全てのヒューズのプログラミング状態を直列または並列で外部に送る手段が必要である。これは一つのユニットに含まれたヒューズの数に比例する複数のパッドまたはレジスタを必要とするのでチップ面積の観点で不利である。
【００１３】
第三、一度に一つのヒューズを順次にプログラミングすることが可能であるためには一つのユニットを構成する複数のヒューズのうち一つのヒューズを選択するためのアドレス及びそれを可能にするデコーディング回路が必要である。これは追加的なアドレスパッドまたはレジスタ及び追加回路を必要とするのでチップ面積の観点で不利である。
【００１４】
第四、ユニットに含まれた全てのヒューズがプログラミングされ追加的なプログラミングが不可能である場合、その状態を外部で知る方法がない。
【００１５】
第五、ユニットを構成するヒューズがプログラミングされた場合現在ユニットに記録されたデータと反対のデータを記録するためのプログラミング命令が入る場合、追加プログラミングを防止する装置及びそれを外部に知らせる装置がない。
【特許文献１】米国特許第５、９６６、３３９号
【発明の開示】
【発明が解決しようとする課題】
【００１６】
前記のような問題点を解決するために本発明の目的は複数個のＯＴＰセルを含むプログラマブルユニットを用いて複数回のプログラミング動作の可能なマルチタイムプログラマブル半導体メモリ装置を提供することにある。
本発明の他の目的は複数個のＯＴＰセルを含むプログラマブルユニットを用いて複数回のプログラミング動作の可能なマルチタイムプログラマブル半導体メモリ装置のマルチタイムプログラミング方法を提供することにある。
【課題を解決するための手段】
【００１７】
前記目的を達成するために本発明は、複数個のＯＴＰセルを具備した複数個のプログラマブルユニットを含むユニットアレイ、アドレス信号に応答して前記ユニットアレイに含まれたプログラマブルユニットを選択するユニット選択信号を発生させるユニットデコーダ回路、及び前記選択された前記プログラマブルユニットに現在記録された第１データを前記ユニットアレイから入力を受け、前記選択されたプログラマブルユニットに記録する外部から入力を受けた第２データを、前記プログラマブルユニットに含まれた奇数番目ＯＴＰセル及び偶数番目ＯＴＰセルのうち一つをプログラミングするための奇数セルプログラミング信号及び偶数セルプログラミング信号のうち一つを前記ユニットアレイに出力するセル分配回路を含んで構成されたマルチタイムプログラマブル半導体メモリ装置を提供する。
【００１８】
ここで、前記セル分配回路は第１データが‘０’であり、前記第２データが‘１’である場合には前記奇数セルプログラミング信号を発生させ、第１データが‘１’であり、第２データが‘０’である場合には前記偶数セルプログラミング信号を発生させる方式で動作することができる。
【００１９】
また、ここで、前記選択されたプログラマブルユニットは前記奇数セルプログラミング信号の入力を受け、前記選択されたプログラマブルユニットに含まれた奇数番目のＯＰＴセルのうちプログラミングされていない一番目のセルをプログラミングし、前記偶数セルプログラミング信号の入力を受け、前記選択されたプログラマブルユニットに含まれた偶数晩目のＯＰＴセルのうちプログラミングされていない一番目の偶数番目のセルをプログラミングする方式で動作することができる。
【００２０】
ここで、前記プログラマブルユニットは複数個のＯＴＰセル、及び前記ＯＴＰセルのプログラミング状態を論理組合せて前記プログラマブルユニットのデータとして出力する論理組合せ回路を含んで構成することができる。
【００２１】
また、ここで、前記プログラマブルユニットのデータを出力する論理組合せ回路は前記選択されたプログラマブルユニットに含まれたＯＴＰセルが全てプログラミングされていないか、前記プログラマブルユニットに含まれたＯＴＰセルのうち偶数個のＰＴＯセルがプログラミングされた場合、前記第１データとして‘０’を出力し、含まれたＯＴＰセルのうち奇数個のＯＴＰセルがプログラミングされた場合、前記第２データとして‘１’を出力する方式で動作することができる。
【００２２】
ここで、前記プログラマブルユニットは前記選択されたプログラマブルユニットに含まれた全てのＯＴＰセルがプログラミングされた場合には、前記プログラマブルユニットのユニットフル状態信号を出力することができる。
【００２３】
ここで、前記プログラマブルユニットは前記プログラマブルユニットに現在記録されたデータと前記プログラマブルユニットに記録する入力データが相違し、前記プログラマブルユニットに含まれた全てのＯＴＰセルがプログラミングされた場合には、前記プログラマブルユニットのエラー状態信号を出力することができる。
ここで、前記プログラマブルユニットは、前記選択されたプログラマブルユニットに現在記録されたデータと、前記プログラマブルユニットに記録する入力データとが相違し、前記プログラマブルユニットに含まれた全てのＯＴＰセルがプログラミングされた場合には前記プログラマブルユニットのユニットエラー状態信号を出力することができる。
ここで、前記ＯＴＰセルは例えば電気ヒューズ素子を用いて構成されることができる。
【００２４】
前記他の目的を達成するための本発明の一形態は入力データ信号とアドレス信号を受信する段階、アドレス信号に応答して入力データを記録するプログラマブルユニットを選択する段階、前記選択されたプログラマブルユニットに貯蔵されたデータを出力するデータ移動段階、前記選択されたプログラマブルユニットに貯蔵されたデータが‘０’であり、前記入力データ信号が‘１’である場合には奇数セルプログラミング信号を出力する段階、前記選択されたプログラマブルユニットに貯蔵されたデータが‘１’であり、前記入力データ信号が‘０’である場合には偶数セルプログラミング信号を出力する段階、前記奇数セルプログラミング信号に応答して前記選択されたプログラマブルユニットに含まれた奇数番目のＯＴＰセルのうちプログラミングされていない一番目のセルをプログラミングする段階、及び前記偶数セルプログラミング信号に応答して前記選択されたプログラミングユニットに含まれた偶数番目のＯＴＰセルのうちプログラミングされていない一番目のセルをプログラミングする段階を含むことを特徴とするマルチタイムプログラマブル半導体メモリ装置のマルチタイムプログラマブル半導体メモリ装置のマルチタイムプログラミング方法を提供する。
【００２５】
ここでは、前記選択されたプログラマブルユニットに貯蔵されたデータを出力するデータ移動段階は、前記プログラマブルユニットに含まれた前記ＯＴＰセルのプログラミング状態を論理組合せて前記選択されたプログラマブルユニットに貯蔵されたデータとして出力する段階を含んで構成される。
【００２６】
また、ここで、前記ＯＴＰセルのプログラミング状態を論理組合せて前記選択されたプログラマブルユニットに貯蔵されたデータとして出力する段階は、前記選択されたプログラマブルユニットに含まれたＯＴＰセルが全部プログラミングされていないか、前記選択されたプログラマブルユニットに含まれたＯＴＰセルのうち偶数個のＯＴＰセルがプログラミングされた場合、前記選択されたプログラマブルユニットに貯蔵されたデータとして‘０’を出力する段階、前記選択されたプログラマブルユニットに含まれたＯＴＰセルのうち奇数個のＯＴＰセルがプログラミングされた場合、前記選択されたプログラマブルユニットに貯蔵されたデータとして‘１’を出力する段階を含んで構成されることができる。
【００２７】
ここで、前記マルチタイムプログラマブル半導体メモリ装置のマルチタイムプログラミング方法は、前記選択されたプログラマブルユニットに含まれた全てのＯＴＰセルがプログラミングされた場合にはユニットフル状態信号を出力する段階をさらに含むことができる。
【００２８】
ここで、前記マルチタイムプログラマブル半導体メモリ装置のマルチタイムプログラミング方法は、前記選択されたプログラマブルユニットに含まれた全てのＯＴＰセルがプログラミングされており、前記選択されたプログラマブルユニットに貯蔵されたデータと前記入力データ信号とが相違した場合には前記選択されたプログラマブルユニットに対してそれ以上のプログラミングが不可能であることを指示するユニットエラー状態信号を出力する段階をさらに含むことができる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
【００３０】
図２は本発明のマルチタイムプログラマブル半導体メモリ装置のブロック図である。
図２に示すように、本発明のマルチタイムプログラマブル半導体メモリ装置２０はユニットデコーダ回路２２、セル分配回路２３及びユニットアレイ２４を具備する。
【００３１】
また、本発明のマルチタイムプログラマブル半導体メモリ装置２０はフル状態検出回路２５、エラー状態検出回路２６、及びシフトレジスタ回路２８を追加的に具備することができる。
【００３２】
また、本発明のマルチタイムプログラマブル半導体メモリ装置２０はレベルシフタ回路２１、レベルダウンコンバータ２７を追加的に具備することができる。
【００３３】
レベルシフタ回路２１は外部入力信号をマルチタイムプログラマブル半導体メモリ装置２０の内部動作用電圧に準じる内部信号に変換する。例えば、外部入力信号は約１．２Ｖ程度の電圧信号で構成し、内部信号は約３．３Ｖ程度の内部動作用電圧信号で構成することができる。
【００３４】
従って、レベルシフタ回路２１は外部入力データ信号（ＤＩＮ）、外部書き込み信号（ＷＲＩＴＥ）、外部アドレス信号（ＡＤＤ<０：６>）及び外部読み取り信号（ＲＥＡＤ）の入力を受け、それぞれに該当するマルチタイムプログラマブル半導体メモリ装置２０の内部動作用信号、入力データ信号（ＤＩＮ＿Ｈ）、書き込み信号（ＷＲＩＴＥ＿Ｈ）、アドレス信号（ＡＤＤ＿Ｈ<０：６>）及び読み取り信号（ＲＥＡＤ＿Ｈ）に変換して出力する。
【００３５】
図２で示したマルチタイムプログラマブル半導体メモリ装置２０は外部アドレス信号（ＡＤＤ<０：６>）及びアドレス信号（ＡＤＤ＿Ｈ<０：６>）が例えば、７ビットで構成され合計１２８個のプログラマブルユニットで構成されたユニットアレイ２４にアクセスできるように構成されたものを示している。ここで、アドレス信号のビット数とそれによるユニットアレイ２４に含まれたプログラマブルユニットの数は異なるように構成することができるのは自明である。
【００３６】
ユニットデコーダ回路２２は、アドレス信号（ＡＤＤ＿Ｈ<０：６>）をデコーディングしてユニットアレイ２４を構成する１２８個のプログラマブルユニットのうちアドレス信号（ＡＤＤ＿Ｈ<０：６>）が指定する一つのプログラマブルユニットを選択するためのユニット選択信号（ＣＳＬ<０：１２７>）を生成する。
【００３７】
ユニットアレイ２４は１２８個のプログラマブルユニットで構成されている。ユニットアレイ２４に含まれたそれぞれのプログラマブルユニットは複数個のＯＴＰセルで構成され、一つのプログラマブルユニットは一つのビットの情報を貯蔵する。
【００３８】
ユニットアレイ２４はユニットアレイ２４に含まれたユニットのうちどのプログラマブルユニットを選択するかを決定するユニット選択信号（ＣＳＬ<０：１２７>）と、書き込み動作の場合一つのプログラマブルユニットに含まれた複数個のＯＴＰセルのうちどのＯＴＰセルを選択するかを決定する奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）と、偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）と、を入力信号として受け入れる。
【００３９】
ユニットアレイ２４の出力信号としては、それぞれのプログラマブルユニットに貯蔵された値を出力するユニット出力信号（ＯＵＴ<０：１２７>）とそれぞれプログラマブルユニットに含まれた全てのＯＴＰセルが全部プログラミングされたかを指示するユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ<０：１２７>）を出力する。ここで、ユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ<０：１２７>）はプログラマブルユニットに含まれた最後のＯＴＰセルのプログラミング状態となることができる。
【００４０】
また、ユニットアレイ２４は、書き込み動作の際選択されたプログラマブルユニットがエラー状態であるかを示すユニットエラー状態信号（ＥＲＲ<０：１２７>）を出力する。また、ユニットアレイ２４はユニット出力信号（ＯＵＴ<０：１２７>）とは別途にユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）をセル分配回路２３にフィドバックして出力する。
【００４１】
セル分配回路２３は三つの入力信号、入力データ信号（ＤＩＮ−Ｈ）、書き込み信号（ＷＲＩＴＥ＿Ｈ）及びユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）を入力にして２つの出力信号、奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）または偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）を出力する。
【００４２】
即ち、データ入力（ＤＩＮ＿Ｈ）、書き込み信号（ＷＲＩＴＥ＿Ｈ）、ユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）の論理組合せを通じてそれぞれのプログラマブルユニットを構成する複数個のＯＴＰセルのうち奇数番目のＯＴＰセルをプログラミングするか、偶数番目のＯＴＰセルをプログラミングするかを決定する。ここで、ユニットアレイ２４の出力であるユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）を再度セル分配回路２３にフィドバックする理由は選択されたプログラマブルユニットに現在記録されたデータがそのプログラマブルユニットを構成する複数個のＯＴＰセルのうちどのＯＴＰセルをプログラミングするかに対して影響を及ぼすからである。
【００４３】
フル状態検出回路２５はユニットアレイ２４に含まれた１２８個のプログラマブルユニットから出力されたユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ<０：１２７>）の入力を受けフル状態信号（ＦＵＬＬ）を出力する。
【００４４】
エラー状態検出回路２６はユニットアレイ２４に含まれた１２８個のプログラマブルユニットから出力されたエラー状態信号（ＥＲＲ<０：１２７>）の入力を受けエラー状態信号（ＥＲＲ）を出力する。
【００４５】
レベルダウンコンバータ回路２７はマルチタイムプログラマブル半導体メモリ装置２０の内部信号をマルチタイムプログラマブル半導体メモリ装置２０の外部動作用電圧に準じる外部信号に変換する。即ち、レベルシフタ回路２１の反対動作を実施する。従って、前記した例の場合、約３．３Ｖ程度の内部動作用電圧信号である内部信号を約１．２Ｖ程度の外部動作用電圧信号に変換する。
【００４６】
シフトレジスタ回路２８は読み取り動作の際ユニットアレイ２４から出力された１２８ビットのデータをロード信号（ＬＯＡＤ）とクロック信号（ＣＣＫ）とに応答して直列に出力データ信号パッドに伝送する。１２８ビットのデータはユニットアレイ２４から出力され、レベルダウンコンバータ回路２７によって外部動作電圧に変換された外部ユニット出力信号（ＯＵＴ＿Ｌ<０；１２７>）または外部ユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ<０：１２７>）になることができる。
【００４７】
フル状態テスト信号（ＦＵＬＬ＿ＴＥＳＴ）信号は外部ユニット出力信号（ＯＵＴ＿Ｌ<０：１２７>）と外部ユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ<０：１２７>）のうちどの信号をシフトレジスタ回路２８にロードして外部に出力するかを選択する役割を実施する。
【００４８】
各構成要素の構成と動作は以下で詳細に説明する。
【００４９】
図３は本発明のマルチタイムプログラマブル半導体メモリ装置のレベルシフタ回路の構成例を示したブロック図である。
図３に示すように、レベルシフタ回路２１は入力データレベルシフタ（ＤＩＮ  ＬＥＶＥＬ  ＳＨＩＦＴＥＲ；３１）、書き込み信号レベルシフタ（ＷＲＩＴＥ  ＬＥＶＥＬ  ＳＨＩＦＴＥＲ；３２）、アドレス信号レベルシフタ（ＡＤＤ<０：６>ＬＥＶＥＬ  ＤＨＩＦＴＥＲ；３３）及び読み取り信号レベルシフタ（ＲＥＡＤ  ＬＥＶＥＬ  ＳＨＩＦＴＥＲ；３４）を含んで構成される。
【００５０】
それぞれのレベルシフタ３１、３２、３３、３４はそれぞれ外部入力データ（ＤＩＮ）、外部書き込み信号（ＷＲＩＴＥ）、外部アドレス信号（ＡＤＤ<０：６>）及び外部読み取り信号（ＲＥＡＤ）の入力を受け、それぞれに該当する内部動作用信号、入力データ（ＤＩＮ＿Ｈ）、書き込み信号（ＷＲＩＴＥ＿Ｈ）、アドレス信号（ＡＤＤ＿Ｈ<０：６>）及び読み取り信号（ＲＥＡＤ＿Ｈ）に変換する役割を実行する。
【００５１】
図４は本発明のマルチタイムプログラマブル半導体メモリ装置の入力データレベルシフタ回路の構成例を示した回路図である。
【００５２】
図４に示すように、図３のレベルシフタ回路２１のうち入力データのレベルシフタ３１の回路図が示されている。図４で示した入力データレベルシフタ３１は外部動作電圧（ＶＣＣ）に準じる外部入力データ信号（ＤＩＮ）の入力を受け、内部動作電圧（ＶＣＣＨ）に準じる入力データ信号（ＤＩＮ＿Ｈ）を発生させる役割を実施する。例えば、外部動作電圧（ＶＣＣ）は約１．２Ｖ、内部動作電圧（ＶＣＣＨ）は約３．３Ｖであり得ることは図２の説明で既に言及した通りである。図４で示した入力データレベルシフタ３１は通常的なレベルシフタ回路であり、書き込み信号レベルシフタ３２、アドレス信号レベルシフタ３３及び書き込み信号レベルシフタ３４も同一に構成することができる。
【００５３】
図５は本発明のマルチタイムプログラマブル半導体メモリ装置のセル分配回路の構成例を示したブロック図である。
図５に示すように、本発明のセル分配回路２３はユニットアレイ出力信号レジスタ（ＮＵＩＴ＿ＡＲＲＡＹ＿ＯＵＴ  ＲＥＧＩＳＴＥＲ；４１）とセルプログラミング信号発生部（ＣＥＬＬ＿ＰＧＭ  ＧＥＮＥＲＡＴＯＲ；４４）とを含んで構成される。
【００５４】
ユニットアレイ出力信号レジスタ４１は選択されたプログラマブルユニットに対するプログラミング動作を実施する以前に選択されたプログラマブルユニットに現在プログラミングされた値をユニットアレイ２４から読み込んで貯蔵することで誤動作を防止する役割をする。
【００５５】
即ち、ユニットアレイ出力信号レジスタ４１はユニットアレイ２４からユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）の入力を受けセルプログラミング信号発生部４４に伝達する役割を実施する。
【００５６】
セルプログラミング信号発生部４４は入力データ信号（ＤＩＮ＿Ｈ）及び書き込み信号（ＷＲＩＴＥ＿Ｈ）をレベルシフタ回路２１から入力を受け、ユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）をユニットアレイ出力信号レジスタ４１を経てユニットアレイ２４から入力を受ける。セルプログラミング信号発生部４４は入力データ信号（ＤＩＮ＿Ｈ）、書き込み信号（ＷＲＩＴＥ＿Ｈ）及びユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）を論理組合せて奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）または偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）を発生させる。セルプログラミング信号発生部４４の奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）または偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）を発生させるための論理組合せは下記表１のように整理することができる。
【００５７】
【表１】
2006179171.tif 000003
【００５８】
表１を参照すると、書き込み信号（ＷＲＩＴＥ＿Ｈ）が活性化された状態でセルプログラミング信号発生部４４から奇数プログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）または偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）が出力される。
【００５９】
ユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）が‘０’であり、入力データ信号（ＤＩＮ＿Ｈ）が‘０’である場合（場合１）には、現在プログラマブルユニットのプログラミング状態をそのまま保持すればよいので奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）と偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）とが全部非活性化‘０’状態となる。
【００６０】
ユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）が‘０’であり、入力データ信号（ＤＩＮ＿Ｈ）が‘１’である場合（場合２）には、奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）が活性化‘１’状態となる。
【００６１】
反対に、ユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）が‘１’であり、入力データ信号（ＤＩＮ＿Ｈ）が‘０’である場合（場合３）には、偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）が活性化‘１’状態となる。
【００６２】
最後に、ユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）と入力データ（ＤＩＮ＿Ｈ）とが全部‘０’状態である場合（場合４）には、場合１と同様に現在プログラマブルユニットのプログラミング状態をそのまま保持すればよいので奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）と偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）とが全部非活性化‘０’状態となる。
【００６３】
図６は本発明のマルチタイムプログラマブル半導体メモリ装置のセル分配回路の詳細な構成例を示した回路図である。
【００６４】
図６に示すように、本発明のセル分配回路２３はユニットアレイ出力信号レジスタ（ＮＵＩＴ＿ＡＲＲＡＹ＿ＯＵＴ  ＲＥＧＩＳＴＥＲ；４１）とセルプログラミング信号発生部（ＣＥＬＬ＿ＰＧＭ  ＧＥＮＥＲＡＴＯＲ；４４）とを含んで構成される。
【００６５】
また、ユニットアレイ出力信号レジスタ４１はさらに詳細に、ユニットアレイ出力信号スイッチ（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ  ＳＥＩＴＨ；４２）とユニットアレイ出力信号ラッチ部（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ  ＬＡＴＣＨ；４３）とを含んで構成される。
【００６６】
書き込み動作のデータ移動段階、即ち、選択されたプログラマブルユニットに記録された値を読み取りする時には奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）と偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）とが両方とも非活性化状態となる。従って、ユニットアレイ出力信号スイッチ４２を構成する伝送ゲート（ＴＧ４１）が閉められ、ユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＵ＿ＯＵＴ）がユニットアレイ出力信号ラッチ部４３に貯蔵される。
【００６７】
反対に、選択されたプログラマブルユニットのプログラミング段階では奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）と偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）とのうち少なくとも一つは活性化された状態であるのでユニットアレイ出力信号スイッチ４２を構成する伝送ゲート（ＴＧ４１）がオン状態となる。ここで、書き込み動作を構成するデータ移動段階とプログラミング段階とについては以下で詳細に説明する。
【００６８】
図７は本発明のマルチタイム及プログラマブル半導体メモリ装置のユニットアレイの構成例を示すブロック図である。
図７に示すように、本発明のユニットアレイ２４は合計１２８個のプログラマブルユニットで構成された場合を示している。
ユニットアレイ２４に含まれた１２８個のプログラマブルユニット選択信号（ＣＳＬ<０：１２７>）または読み取り信号（ＲＥＡＤ＿Ｈ）に応答して、ユニット出力信号（ＯＵＴ<０：１２７>）とユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ<０：１２７>）とを出力する。
【００６９】
また、ユニットアレイ２４に含まれた１２８個のプログラマブルユニットは奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）または偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）に応答したプログラミング動作過程中、エラー発生の際ユニットエラー状態信号（ＥＲＲ<０：１２７>）を出力する。
【００７０】
一方、ユニットアレイ２４が出力されるユニット出力信号（ＯＵＴ<０：１２７>）は現在ユニット選択信号（ＣＳＬ<０：１２７>）によって制御される伝送ゲート（ＴＧ７０、ＴＧ７１、．．．）のうち一つによってユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）に出力されセル分配回路２３にも入力される。図２で示している本発明のマルチタイムプログラマブル半導体メモリ装置２０の実施例によると、読み取り動作の際にはユニット選択信号（ＣＳＬ<０：１２７>によるプログラマブルユニットの選択なしにユニットアレイ２４に含まれた全てのプログラマブルユニットのユニット出力信号（ＯＵＴ<０：１２７>）が同時に出力される。しかし、書き込み動作の際にはユニット選択信号（ＣＳＬ<Ｎ）によって選択されたプログラマブルユニットのユニット出力信号（ＯＵＴ<Ｎ>）のみが出力され、後端の伝送ゲートによってユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）として後端がセル分配回路２３に出力される。
【００７１】
図８は本発明のユニットアレイに含まれた最小二度のプログラミング可能なプログラマブルユニットの構成例を示したブロック図である。
図８に示すように、最小でも二度までのプログラミングすることができるように二つのＯＴＰセル８１、８２を含むプログラマブルユニットの構成例を知ることができる。図２で示した本発明のマルチタイムプログラマブル半導体メモリ装置２０によるとユニットアレイ２４は１２８個のプログラマブルユニットを含む。１２８個のプログラマブルユニットの構成は全部同一に構成することができる。図８で示したプログラマブルユニット８０はユニットアレイ２４に含まれる１２８個のプログラマブルユニットのうち０番目のプログラマブルユニットを示したのである。
【００７２】
図８で示したプログラマブルユニット８０は第１ＯＴＰセル８１と第２ＯＴＰセル８２とを含んで構成され、第１ＯＴＰセル８１は奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）の入力を受け、第２ＯＴＰセル８２は偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）の入力を受ける。
【００７３】
２つのＯＴＰセル８１、８２のプログラマブル状態が排他的論理和ゲート（ＸＯＲ８１）を通じて組合わされユニット出力信号（ＯＵＴ<０>）に出力される方式を使用することで、データを最小でも二度プログラミングすることができる。二つのＯＴＰセル８１、８２の状態によってユニット出力信号（ＯＵＴ<０>）の状態は異なり、このような関係は下記表２のように整理できる。
【００７４】
【表２】
2006179171.tif 000004
【００７５】
第１ＯＴＰセル８１と第２ＯＴＰセル８２とが全部プログラミングされていない状態のとき（一番目の列の場合）、ユニット出力信号（ＯＵＴ<０>）はロジック‘０’値を有する。第１ＯＴＰセル８１のみプログラミングされ第２ＯＴＰセル８２は全部プログラミングされていない状態のとき（二番目の列の場合）、ユニット出力信号（ＯＵＴ<０>）はロジック‘１’値を有する。第１ＯＴＰセル８１と第２ＯＴＰセル８２とが全部プログラミングされた状態のとき（三番目の列の場合）、ユニット出力信号（ＯＵＴ<０>）はロジック‘０’値を有する。
【００７６】
一方、第２ＯＴＰセル８２の出力（２ｎｄ  ＣＥＬＬ＿ＯＵＴ<０>）が第１ＯＴＰセル８１に連結されることで、第１ＯＴＰセル８１と第２ＯＴＰセル８２とが全部プログラミングされた状態（表２の場合３）に第１ＯＴＰセル８１に対するオーバープログラミングを防止する。即ち、第２ＯＴＰセル８２がプログラミングされていない場合に限って第１ＯＴＰセル８１をプログラミングするようにする。
【００７７】
そして、第１ＯＴＰセル８１と第２ＯＴＰセル８２とが全部プログラミングされた場合（表２の場合３）に反対データへの追加的なプログラミング命令が入るとユニットエラー状態信号発生部８３によってユニットエラー状態信号（ＥＲＲ<０>）が発生する。例えば、第２ＯＴＰセル８１、８２がプログラミングされた場合、奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）が第１ＯＴＰセル８１に再入力され、ユニット出力信号（ＯＵＴ<０>）を‘１’に変更しようとする場合にはユニットエラー信号発生部８３によってユニットエラー状態信号（ＥＲＲ<０>）が発生する。
【００７８】
一方、第２ＯＴＰセル８２のプログラミング状態（２ｎｄ  ＣＥＬＬ＿ＯＵＴ<０>）はユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ<０>）としても出力される。ユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ<０>）はフル状態検出回路２５に入力されユニットアレイ２４のフル状態を指示する役割を実行し、レベルダウンコンバータ回路２７を通じて外部使用者にフル状態プログラマブルユニットを通報する役割を実施することができる。
【００７９】
図９は本発明のユニットアレイに含まれた最小三度プログラミングの可能なプログラマブルユニットの構成例を示したブロック図である。
図９に示されたプログラマブルユニット９０は図８に示されたプログラマブルユニット８０と異なり、最小でも三度までプログラミングの可能なプログラマブルユニットの構成例である。従って、プログラマブルユニット９０は第１ＯＴＰセル９１、第２ＯＴＰセル９２及び第３ＯＴＰセル９３の三つのＯＴＰセルを含んで構成される。第１ＯＴＰセル９１と第３ＯＴＰセル９３とは奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）の入力を受け、第２ＯＴＰセル９２は偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）の入力を受ける。
【００８０】
三つのＯＴＰセルが使用されるので排他的論理和ゲートは２つ（ＸＯＲ９１、ＸＯＲ９２）が使用される。第１ＯＴＰセル９１と第２ＯＴＰセル９２とのプログラミング状態を排他的論理和し、その出力を反転して再度第３ＯＴＰセル９３の出力と排他的論理和してユニット出力信号（ＯＵＴ<０>）を出力する。従って、表３で整理された関係によってユニット出力信号（ＯＵＴ<０>）が実現される。
【００８１】
【表３】
2006179171.tif 000005
【００８２】
一方、第２ＯＴＰセル９２の出力（２ｎｄ  ＣＥＬＬ＿ＯＵＴ<０>）が第１ＯＴＰセル９１に連結されることで、第２ＯＴＰセル９２がプログラミングされていない場合に限って第１ＯＴＰセル９１をプログラミングするようにする。また、第２ＯＴＰセル９２の出力（２ｎｄ  ＣＥＬＬ＿ＯＵＴ<０>）の反転値（２ｎｄ  ＣＥＬＬ＿ＯＵＴＢ<０>）が第３ＯＴＰセル９３に連結されることで第２ＯＴＰセル９２がプログラミングされた場合に限って第３ＯＴＰセル９３がプログラミングされるようにする。そして、第３ＯＴＰセル９３の出力（３ｒｄ  ＣＥＬＬ＿ＯＵＴ<０>）が第２ＯＴＰセル９２に連結されることで、第３ＯＴＰセル９３がプログラミングされていない場合に限って第２ＯＴＰセル９２をプログラミングするようにして、すべてのＯＴＰセル９１、９２、９３がプログラミングされた場合、第２ＯＴＰセル９２に対するオーバープログラミングを防止するようにした。これは全てのＯＴＰセルがプログラミングされた場合、即ち、ユニット出力信号（ＯＵＴ<０>）が‘１’である状態で偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）によって第２ＯＴＰセル９２に対するオーバープログラミングを防止する役割をする。
【００８３】
また、三つのＯＴＰセル９１、９２、９３が全部プログラミングされた場合、反対データへの追加的なプログラミング命令が入るとユニットエラー状態信号発生部９４によってユニットエラー状態信号（ＥＲＲ<０>）を発生するようになる。例えば、第３ＯＴＰセル９３がプログラミングされた場合、偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）が第２ＯＴＰセル９２に再入力されるとユニットエラー状態信号発生部９４によってユニットエラー状態信号（ＥＲＲ<０>）が発生する。
【００８４】
一方、第３ＯＴＰセル９３のプログラミング状態（３ｒｄ  ＣＥＬＬ＿ＯＵＴ<０>）はユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ<０>）としても出力される。ユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ<０>）はフル状態検出回路２５に入力され、ユニットアレイ２４のフル状態を指示する役割を実施し、レベルダウンコンバータ回路２７を通じて外部使用者にフル状態に至ったプログラマブルユニットを通報する役割を実施することができる。
【００８５】
図１０は本発明のユニットアレイに含まれた最小三度のプログラミング可能なプログラマブルユニットの他の構成例を示したブロック図である。
図１０に示されたプログラマブルユニット１００は図９に示されたプログラマブルユニット９０と同様に最小でも三度までプログラミング可能なプログラマブルユニットの他の構成例である。プログラマブルユニット１００はプログラマブルユニット９０と同様に、第１ＯＴＰセル１０１、第２ＯＴＰセル１０２及び第３ＯＴＰセル１０３の三つのＯＴＰセルを含んで構成される。第１ＯＴＰセル１０１と第３ＯＴＰセル１０３とは奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）の入力を受け、第２ＯＴＰセル１０２は偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）の入力を受ける。
【００８６】
しかし、図９のプログラマブルユニット９０と比較して、プログラマブルユニット１００は第１ＯＴＰセル１０１と第２ＯＴＰセル１０２とのプログラミング状態を排他的論理和した結果を、第３ＯＴＰセル１０３のプログラミング状態の反転値と排他的論理和してユニット出力信号（ＯＵＴ<０>）として出力する。
【００８７】
従って、プログラマブルユニット９０と同様にユニット出力信号（ＯＵＴ<０>）を出力するものの、論理組合せゲートの構成は異なるようにできることを示している。表３で整理された関係と同一の関係によってユニット出力信号（ＯＵＴ<０>）が実現される。
【００８８】
一方、オーバープログラミングを防止するためのＯＴＰセル間の出力の連結とユニットエラー状態の検出とユニットエラー状態信号の出力及び、ユニットフル状態信号の出力とは図９のプログラマブルユニット９０と同一の構成であるので説明は省略する。
【００８９】
一方、図９及び図１０に示されたプログラマブルユニット９０、１００の構成は四つ以上のＯＴＰセルを含み必要な分だけの最小プログラミング回数を保障する形態で拡張可能である。例えば、Ｎ番の最小プログラミング回数を保障するためにはＮ個のＯＴＰセルを含んでプログラマブルユニットを構成することができる。
【００９０】
また、Ｎ度の最小プログラミング回数を保障するためのプログラマブルユニットに含まれたＯＴＰセルは排他的論理和ゲートと反転器を用いた論理組合せを通じて、プログラマブルユニットのユニット出力信号を組合せることができる。
【００９１】
図９に示されたプログラマブルユニット９０の形態で最小Ｎ度のプログラミング可能なプログラマブルユニットを構成するためには、Ｎ個の排他的論理和ゲートとＮ−１個の反転器とを含んでプログラマブルユニットの出力を組合わせることができる。同様に、図１０に示されたプログラマブルユニット１００形態で最小Ｎ度のプログラミングの可能なプログラマブルユニットを構成するためには、Ｎ−１個の排他的論理和と１個の反転器とを含んプログラマブルユニットの出力を組合わせることができることがわかる。
【００９２】
即ち、一つのプログラマブルユニットに含まれたＯＴＰセルが全部プログラミングされていないか、一つのプログラマブルユニットに含まれたＯＴＰセルのうち偶数個のＯＴＰセルがプログラミングされた場合、プログラマブルユニットのデータとして‘０’を出力するように構成する。反対に、一つのプログラマブルユニットに含まれたＯＴＰセルのうち奇数個のＯＴＰセルがプログラミングされた場合、プログラマブルユニットのデータとして‘１’を出力するように構成する。従って、図９及び図１０で示したＯＴＰセルの論理組合せ以外にも前記関係を満足させる他の形態の論理組合せが可能であることは当該技術分野の通常の知識を有した者には自明なことである。
【００９３】
図１１は最小二度のプログラミングの可能なプログラマブルユニットに使用されることができる一番目のＯＴＰセルの構成例を示した回路図である。
図１１は図８で示したプログラマブルユニット８０に用いられる第１ＯＴＰセル８１の回路構成例を示す。
【００９４】
図１１に示すように、第１ＯＴＰセル８１はセルプログラミング信号（１ｓｔ  ＣＥＬＬ＿ＰＧＭ<０>）生成部１１１、セルデータ移動信号（１ｓｔ ＣＥＬＬ＿ＴＲＡＮＳＦＥＲ<０>）生成部１１２及びセル制御部１１３を含んで構成される。図１１のセル制御部１１３は電気ヒューズをＯＴＰ素子として使用した場合を示したもので、実施例によってはアンチヒューズなどの多様なＯＴＰ素子を使用することができる。
【００９５】
第１ＯＴＰセル８１の動作は大きく読み取り動作と、書き込み動作とに区分される。このような電気ヒューズセルの動作は第２ＯＴＰセル８２などでも同一である。
読み取り動作の場合には、読み取り信号（ＲＥＡＤ＿Ｈ）が活性化された場合、セルデータ移動信号生成部１１２でセルデータ移動信号（１ｓｔ ＣＥＬＬ＿ＴＲＡＮＳＦＥＲ<０>）がセル制御部１１３に出力され、セル制御部１１３でＯＴＰ素子、例えば、図１１の実施例では電気ヒューズ（Ｅ−ＦＵＳＥ）のプログラミング状態を第１ＯＴＰセル８１の出力（１ｓｔ ＣＥＬＬ＿ＯＵＴ<０>）として出力する。
【００９６】
書き込み動作の場合には２つの段階を経て行われる。即ち、現在ＯＴＰセルのプログラミング状態を読み取るデータ移動段階とプログラミング段階と、で行われる。
【００９７】
まず、データ移動段階は、セルデータ移動信号生成部１１２でユニット選択信号（ＣＳＬ<０>）が活性化され、奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）が非活性化された場合行われる過程を意味する。セルデータ移動信号生成部１１２でセルデータ移動信号（１ｓｔ ＣＥＬＬ＿ＴＲＡＮＳＦＥＲ<０>）を活性化させると、セル制御部１１３でＯＴＰ素子、例えば、図１１の実施例ではヒューズ（Ｅ−ＦＵＳＥ）の状態を第１ＯＴＰセル８１の出力（１ｓｔ ＣＥＬＬ＿ＯＵＴ<０>）で出力する。このようなデータ移動段階でセル制御部１１３の動作は前記した読み取り動作の場合と同一である。
【００９８】
次に、プログラミング段階はセル分配回路２３によって奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）が活性化された場合行われる過程を意味する。セル分配回路２３によって奇数セルプログラミング信号（ ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ ）が活性化されるとデータ移動段階はストップしセルプログラミング信号生成部１１１で第２ＯＴＰセル８２の出力（２ｎｄ  ＣＥＬＬ＿ＯＵＴ<０>）によってプログラミング動作の進行可否を判断するようになる。即ち、第２ＯＴＰセル８２の出力（２ｎｄ  ＣＥＬＬ＿ＯＵＴ<０>）が‘０’状態、プログラミングされた状態であるとセルプログラミング信号（１ｓｔ ＣＥＬＬ＿ＰＧＭ<０>）が非活性化されＯＴＰ素子、例えば、ヒューズ（Ｅ−ＦＵＳＥ）に対するプログラミングを実施しない。一方、第２ＯＴＰセル８２の出力（２ｎｄ  ＣＥＬＬ＿ＯＵＴ<０>）が‘１’状態、プログラミングされていない状態であるとセルプログラミング信号（１ｓｔ  ＣＥＬＬ＿ＰＧＭ<０>）は活性化され、ＯＴＰ素子、例えば、ヒューズに対するプログラミングを実施するようになる。
【００９９】
一方、前述したように、図１１でのセル制御部１１３の構成は電気ヒューズのプログラミングと判読のための電気ヒューズプログラミング/判読回路を示したに過ぎない。従って、使用されたＯＴＰ素子の種類によって多様な構成を取ることができ、同一のＯＴＰ素子に対しても多様な回路構成であることができる。
【０１００】
図１２は最小二度のプログラミング可能なプログラマブルユニットに使用することができる二番目のＯＴＰセルの構成例を示した回路図である。
【０１０１】
図１２は図８で示したプログラマブルユニット８０に用いることができる第２ＯＴＰセル８２の回路構成例を示す。
【０１０２】
図１２に示すように、第２ＯＴＰセル８２は第１ＯＴＰセル８１と同様にセルプログラミング信号生成部１２１、セルデータ移動信号生成部１２２及びセル制御部１２３を含んで構成される。図１２のセル制御部１２３は図１１のセル制御部１１３と同様に電気ヒューズをＯＴＰ素子として使用した場合を示したもので、実施例によってアンチヒューズなどの多様なＯＴＰ素子を使用することができる。
【０１０３】
読み取り動作の場合と書き込み動作のデータ移動段階でのセルプログラミング信号生成部１２１、セルデータ移動信号生成部１２２及びセル制御部１２３の動作は図１１を通じて説明した第１ＯＴＰセル８１の対応構成要素の動作と同一である。ただ、図１１を通じて説明した第１ＯＴＰセル８１とは異なり、奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）ではなく偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）によって動作される点で差異がある。
【０１０４】
また、書き込み動作のプログラミング段階において、図１１の第１ＯＴＰセル８１のセルプログラミング信号生成部１１１は第２ＯＴＰセル８２の出力（２ｎｄ  ＣＥＬＬ＿ＯＵＴ<０>）によって、ＯＴＰ素子、例えば、ヒューズに対するプログラミング進行可否を決定するが、第２ＯＴＰセル８２は他のＯＴＰセルの状態に関係なしにプログラミング進行可否を決定する点で差異がある。なぜなら、２つのＯＴＰセルを有したプログラマブルユニットの場合、オーバプログラミングが発生し得る場合は奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）によってプログラミングされる場合のみに限定されるので、第２ＯＴＰセル８２のプログラミングの場合には他のＯＴＰセルの状態を確認する必要がない。
【０１０５】
図１３は最小三度のプログラミング可能なプログラマブルユニットに使用することができる二番目のＯＴＰセルの構成例を示す回路図である。
図１３は図９で示したプログラマブルユニット９０に用いることができる第２ＯＴＰセル９２の回路構成例を示す。図１０で示したプログラマブルユニット１００に用いられる第２ＯＴＰセル１０２の構成も図１３の第２ＯＴＰセル９２と同一の構成であってもよい。
【０１０６】
一方、図９及び図１０で示したプログラマブルユニット９０、１００に用いられる第１ＯＴＰセル９１、１０１の構成は図１１で示した第１ＯＴＰセル８１の構成と同一であり得るので説明を省略する。
【０１０７】
図１３に示すように、第２ＯＴＰセル９２はセルプログラミング信号生成部１３１、セルデータ移動信号生成部１３２及びセル制御部１３３を含んで構成される。
【０１０８】
読み取り動作の場合には読み取り信号（ＲＥＡＤ＿Ｈ）が活性化される場合、セルデータ移動信号生成部１３２でセルデータ移動信号（２ｎｄ  ＣＥＬＬ＿ＴＲＡＮＳＦＥＲ<０>）がセル制御部１３３に出力され、セル制御部１３３で、ＯＴＰ素子、例えば電気ヒューズの状態を第２ＯＴＰセル９２の出力（２ｎｄ  ＣＥＬＬ＿ＯＵＴ<０>）に出力する。
【０１０９】
書き込み動作のデータ移動段階ではセルデータ移動信号生成部１３２でユニット選択信号（ＣＳＬ<０>）が活性化され、偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）が非活性化された場合にはセルデータ移動信号（２ｎｄ  ＣＥＬＬ＿ＴＲＡＮＳＦＥＲ<０>）が活性化され、セル制御部１３３の、ＯＴＰ素子、例えば、ヒューズ状態を第２ＯＴＰセル９２の出力２ｎｄ  ＣＥＬＬ＿ＯＵＴ<０>）に出力する。
【０１１０】
次に、書き込み動作のプログラミング段階ではセル分配回路２３によって偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）が活性化されるとデータ移動段階はストップし、第３ＯＴＰセル９３の出力（３ｒｄ  ＣＥＬＬ＿ＯＵＴ<０>）によってプログラミング動作の進行可否を判断するようになる。即ち、第３ＯＴＰセル９３の出力（３ｒｄ  ＣＥＬＬ＿ＯＵＴ<０>）が‘０’状態であるとセルプログラミング信号（２ｎｄ  ＣＥＬＬ＿ＰＧＭ<０>）が非活性になり、ＯＴＰ素子、例えば、ヒューズに対するプログラミングを実施しない。一方、第３ＯＴＰセル９３の出力（３ｒｄ  ＣＥＬＬ＿ＯＵＴ<０>）が‘１’であるとセルプログラミング信号（２ｎｄ  ＣＥＬＬ＿ＰＧＭ <０>）が活性化され、ＯＴＰ素子、例えば、ヒューズに対するプログラミングを実施するようになる。
【０１１１】
図１４は最小三度のプログラミング可能なプログラマブルユニットに使用される三番目のＯＴＰセル構成例を示した回路図である。
図１４は図９で示したプログラマブルユニット９０に用いることができる第３ＯＴＰセル９３の回路構成例を示す。図１０で示したプログラマブルユニット１００に用いることができる第３ＯＴＰセル１０３の構成も図１４の第３ＯＴＰセル９３と同一の構成を取ることができる。
【０１１２】
図１４に示すように、第３ＯＴＰセル９３は図１１、図１２、図１３に示したＯＴＰセル８１、８２、９２と同様にセルプログラミング信号生成部１４１、セルデータ移動信号生成部１４２及びセル制御部１４３を含んで構成される。
【０１１３】
書き込み動作のデータ移動段階ではセルデータ移動信号生成部１４２でユニット選択信号（ＣＳＬ<０>）が活性化され、奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）が非活性化された場合にはセルデータ移動信号（３ｒｄ  ＣＥＬＬ＿ＴＲＡＮＳＦＥＲ<０>）が活性化され、セル制御部１４３のＯＴＰ素子、例えば、ヒューズ状態を第３ＯＴＰセル９３の出力（３ｒｄ  ＣＥＬＬ＿ＯＵＴ<０>）で出力する。
【０１１４】
次に、書き込み動作のプログラミング段階ではセル分配回路２３によって奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）が活性化されると、データ移動段階をストップし第２ＯＴＰセル９２の出力の反転値（２ｎｄ  ＣＥＬＬ＿ＯＵＴＢ<０>）によりプログラミング動作の進行可否を判断するようになる。即ち、第２ＯＴＰセル９２の出力の反転値（２ｎｄ  ＣＥＬＬ＿ＯＵＴＢ<０>）が‘０’状態であるとセルプログラミング信号（３ｒｄ  ＣＥＬＬ＿ＰＧＭ<０>）が非活性化され、ＯＴＰ素子、例えばヒューズに対するプログラミングを実施しない。一方、第２ＯＴＰセル９２の出力の反転値（２ｎｄ  ＣＥＬＬ＿ＯＵＴＢ<０>）が‘１’であるとセルプログラミング信号（３ｎｄ  ＣＥＬＬ＿ＰＧＭ<０>）が活性化され、ＯＴＰ素子、例えば、ヒューズに対するプログラミングを実施するようになる。
【０１１５】
図１５は本発明のマルチタイムプログラマブル半導体メモリ装置のフル状態検出回路の構成例を示した回路図である。
【０１１６】
図１５に示すように、フル状態検出回路２５はユニットアレイ２４に含まれた全てのプログラマブルユニットのユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ<０：１２７>の入力を受けＮＡＮＤ演算をする論理ゲートで構成される。
【０１１７】
従って、フル状態検出回路２５はユニットアレイ２４に含まれた全てのプログラマブルユニットのユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ<０：１２７>のうち一つでも‘０’状態にある場合、フル状態信号を出力する。即ち、ユニットアレイ２４に含まれた全てのプログラマブルユニットのうち一つでもプログラマブルユニットが含んでいる最後のＯＴＰセルがプログラミングされた場合にはフル状態信号がフル状態検出回路２５から出力されるようになる。
【０１１８】
図１６は本発明のマルチタイムプログラマブル半導体メモリ装置のエラー状態検出回路の構成例を示した回路図である。
【０１１９】
図１６に示すように、エラー状態検出回路２６はユニットアレイ２４に含まれた全てのプログラマブルユニットのユニットエラー状態信号（ＥＲＲ<０：１２７>の入力を受け、論理和ＯＲ演算をする論理ゲートで構成される。
【０１２０】
従って、エラー状態検出回路２６はユニットアレイ２４に含まれた全てのプログラマブルユニットのユニットエラー状態信号（ＥＲＲ<０：１２７>０のうち一つでも‘１’状態にある場合、エラー状態信号ＥＲＲを出力する。即ち、エラー状態検出回路２６は書き込み動作のうち一つのプログラマブルユニットでのみユニットエラー状態信号（ＥＲＲ<０：１２７>）が出力されてもエラー状態信号（ＥＲＲ）を出力する。
【０１２１】
図１７は本発明のマルチタイムプログラマブル半導体メモリ装置のレベルダウンコンバータ回路の構成例を示したブロック図である。
【０１２２】
図１７に示すように、レベルダウンコンバータ回路２７は１２８個のユニット出力信号レベルダウンコンバータ（ＯＵＴ<０：１２７>ＬＥＶＥＬ  ＤＯＷＭ  ＣＯＮＶＥＲＴＥＲ）、１２８個のユニットフル状態信号レベルダウンコンバータ（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ<０：１２７>ＬＥＶＥＬ  ＤＯＷＭ  ＣＯＮＶＥＲＴＥＲ）及びエラー状態信号レベルダウンコンバータ（ＥＲＲ ＬＥＶＥＬ  ＤＯＷＭ  ＣＯＮＶＥＲＴＥＲ）を含んで構成される。
【０１２３】
それぞれのレベルダウンコンバータはそれぞれユニット出力信号（ＯＵＴ<０：１２７>）、ユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ<０：１２７>）及び、エラー状態信号ＥＲＲの入力を受けそれぞれに該当する外部動作用信号、外部ユニット出力信号（ＯＵＴ＿Ｌ<０：１２７>、外部ユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ＿Ｌ<０：１２７>）及び外部エラー状態信号（ＥＲＲ＿Ｌ）を出力する。
【０１２４】
図１８は本発明のマルチタイムプログラマブル半導体メモリ装置のレベルダウンコンバータの構成例を示した回路図である。
図１８に示すように、図１７のレベルダウンコンバータ回路２７のうちユニット出力信号レベルダウンコンバータのうち一つ（ＯＵＴ<０>ＬＥＶＥＬ  ＤＯＷＭ  ＣＯＮＶＥＲＴＥＲ）の回路図が示されている。
【０１２５】
図１８で示したユニット出力信号レベルダウンコンバータ（ＯＵＴ<０>ＬＥＶＥＬ  ＤＯＷＭ  ＣＯＮＶＥＲＴＥＲ）は外部信号電圧レベル（ＶＣＣ）にレベルダウンさせるために２つの直列連結された反転器で構成された通常的なレベルダウンコンバータ回路である。ユニットフル状態信号レベルダウンコンバータ及びエラー状態信号レベルダウンコンバータも図１８で示したユニット出力信号レベルダウンコンバータと同一に構成される。
【０１２６】
図１９は本発明のマルチタイムプログラマブル半導体メモリ装置のシフトレジスタ回路の実施例を示したブロック図である。
【０１２７】
図１９に示すように、本発明のシフト回路２８は合計１２８個の直列連結されたシフトレジスタ（ＳＨＩＦＴ  ＲＥＧＩＳＴＥＲ<０:１２７>）で構成されている。
合計１２８個のシフトレジスタ（ＳＨＩＦＴ  ＲＥＧＩＳＴＥＲ<０:１２７>）は外部ユニット出力信号（ＯＵＴ＿Ｌ<０：１２７>）または外部ユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ＿Ｌ<０：１２７>）をロード信号（ＬＯＡＤ）によってレベルダウンコンバータ回路２７から入力を受ける。
【０１２８】
また、直列連結された１２８個のシフトレジスタ（ＳＨＩＦＴ  ＲＥＧＩＳＴＥＲ<０:１２７>）はクロック信号によって外部ユニット出力信号（ＯＵＴ＿Ｌ<０：１２７>）または外部ユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ＿Ｌ<０：１２７>）を順次に出力データ（ＤＯＵＴ）パッドに伝達するようになる。即ち、本発明のシフトレジスタと回路２８とは読み取り信号（ＲＥＡＤ＿Ｈ）によってユニットアレイ２４で並列に出力されたプログラマブルユニットの１２８ビットのデータを直列に転換して出力する役割を実施する。
【０１２９】
一方、フル状態テスト信号（ＦＵＬＬ＿ＴＥＳＴ）はレベルダウンコンバータ回路２７から出力された外部ユニット出力信号（ＯＵＴ＿Ｌ<０：１２７>）と外部ユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ＿Ｌ<０：１２７>）とのうちシフトレジスタ（ＳＨＩＦＴ  ＲＥＧＩＳＴＥＲ<０：１２７>）にロードされる入力を選択する信号である。従って、フル状態テスト信号（ＦＵＬＬ＿ＴＥＳＴ）が‘０’であるとシフトレジスタ（ＳＨＩＦＴ  ＲＥＧＩＳＴＥＲ<０：１２７>）には外部ユニット出力信号（ＯＵＴ＿Ｌ<０：１２７>）がロードされ、フル状態テスト信号（ＦＵＬＬ＿ＴＥＳＴ）が‘１’であるとシフトレジスタ（ＳＨＩＦＴ  ＲＥＧＩＳＴＥＲ<０：１２７>）には外部ユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ＿Ｌ<０：１２７>）がロードされる。
【０１３０】
図２０はシフトレジスタ回路のシフトレジスタの実施例を示した回路図である。
【０１３１】
図２０は図１９のシフトレジスタ回路２８のシフトレジスタ（ＳＨＩＦＴ  ＲＥＧＩＳＴＥＲ<０>）の実施例を示した回路図である。最後に、シフトレジスタ（ＳＨＩＦＴ  ＲＥＧＩＳＴＥＲ<１２７>）を除いた残りのシフトレジスタは図２０で示したシフトレジスタ（ＳＨＩＦＴ  ＲＥＧＩＳＴＥＲ<０>）と同一の構成であってもよい。
【０１３２】
ロード信号（ＬＯＡＤ）が‘１’であるとフル状態テスト信号（ＦＵＬＬ＿ＴＥＳＴ）によって伝送ゲート（ＴＧ２０１、ＴＧ２０２）によって外部ユニット出力信号（ＯＵＴ＿Ｌ<０>）または外部ユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ＿Ｌ<０>）を第１ラッチ２０１に貯蔵し、以後クロック信号ＣＬＫが‘１’になると第１ラッチ２０１のデータを第２ラッチ２０２に伝達する。以後、ロード信号が‘０’になると新しいレジスタデータ入力（ ＲＥＧＩＳＴＥＲ＿ＤＩＮ<０>）が第１ラッチ２０１に貯蔵される。レジスタデータ入力（ＲＥＧＩＳＴＥＲ＿ＤＩＮ<０>）はシフトレジスタ（ＳＨＩＦＴ  ＲＥＧＩＳＴＥＲ<１>）のレジスタデータ出力（ＲＥＧＩＳＴＥＲ＿ＤＯＵＴ<１>）を通じて伝達された値で、外部ユニット出力信号（ＯＵＴ＿Ｌ<１>）または外部ユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ＿Ｌ<１>）に該当する。このような方式でクロック信号ＣＬＫをトグリングしながら１２８個のシフトレジスタ（ＳＨＩＦＴ  ＲＥＧＩＳＴＥＲ<０：１２７>）に貯蔵されたデータをレジスタデータ出力（ＲＥＧＩＳＴＥＲ＿ＤＯＵＴ<０>）で伝達する。一方、シフトレジスタ（ＳＨＩＦＴ  ＲＥＧＩＳＴＥＲ<０>）のレジスタデータ出力（ＲＥＧＩＳＴＥＲ＿ＤＯＵＴ<０>）は、出力データ（ＤＯＵＴ）のパッドに直接連結され外部に出力される。
【０１３３】
図２１はシフトレジスタ回路の最後シフトレジスタの実施例を示した回路図である。
【０１３４】
図２１は図１９のシフトレジスタ回路２８の最後シフトレジスタ（ＳＨＩＦＴ  ＲＥＧＩＳＴＥＲ<１２７>）の実施例を示した回路図である。図２０を通じて説明されたシフトレジスタ（ＳＨＩＦＴ  ＲＥＧＩＳＴＥＲ<０>）と構成及び動作が類似するが、以前シフトレジスタからの入力、例えば、図２０のシフトレジスタ（ＳＨＩＦＴ  ＲＥＧＩＳＴＥＲ<０>）のレジスタデータ入力（ＲＥＧＩＳＴＥＲ＿ＤＯＵＴ<０>）が存在しない。それは、シフトレジスタ ＳＨＩＦＴ  ＲＥＧＩＳＴＥＲ<１２７>）に貯蔵されたデータが出力データ（ＤＯＵＴ）パッドを通じて最後に外部に出力されるからである。以下、図２１で示されたシフトレジスタ （ＳＨＩＦＴ  ＲＥＧＩＳＴＥＲ<１２７>）の構成及び動作は図２０で説明されたシフトレジスタ（ＳＨＩＦＴ  ＲＥＧＩＳＴＥＲ<０>）の構成及び動作と類似するので説明は省略する。
【０１３５】
図２２と図２３とは最小二度までプログラミング可能な本発明のマルチタイムプログラマブル半導体メモリ装置の書き込み動作順序図である。
【０１３６】
図２２及び図２３の順序図は図８で示した２つのＯＴＰセルを有したプログラマブルユニット８０を使用して最小二度のプログラミングを保障するマルチタイムプログラマブル半導体メモリ装置の書き込み動作手続きを説明するためのものである。
【０１３７】
活性化電圧レベル（ＶＣＣ）の外部書き込み信号（ＷＲＩＴＥ）が入力され、適切な外部アドレス信号（ＡＤＤ）が入力され、外部読み取り信号（ＲＥＡＤ）が非活性化状態‘０’になるとマルチタイムプログラマブル半導体メモリ装置に対する書き込み動作が始まる（Ｓ１１）。
【０１３８】
レベルシフタ回路２１によって外部書き込み信号（ＷＲＩＴＥ）、外部アドレス信号（ＡＤＤ）、外部読み取り信号（ＲＥＡＤ）は内部信号にレベルシフティングされる（Ｓ１２）。また、ユニットデコーダ回路２２はアドレス信号ＡＤＤに応答してユニットアレイ２４で一つのプログラマブルユニットを選択するためのユニット選択信号（ＣＳＬ<Ｎ>）を発生させる（Ｓ１２）。
【０１３９】
書き込み信号（ＷＲＩＴＥ＿Ｈ）よりユニット選択信号（ＣＳＬ<Ｎ>）をまずユニットアレイ２４に印加することにより、即ち、奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）または偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）がまだ活性化されていない状態で書き込み動作のデータ移動段階が先に実施される。従って、ユニットアレイ２４ではユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）をセル分配回路２３に出力する（Ｓ１３）。
【０１４０】
次に、ユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）の値を確認する段階（Ｓ１４）が実行される。ユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）が‘１’である状態の場合、即ち、現在ユニット選択信号（ＣＳＬ<Ｎ>）によって選択されたプログラマブルユニットに記録されたデータが‘１’である場合には図２３の入力データ信号（ＤＩＮ＿Ｈ）の値を判断する段階（Ｓ１５）に移行する。
【０１４１】
入力データ（ＤＩＮ＿Ｈ）の値を判断する段階Ｓ１５で、現在選択されたプログラマブルユニットに記録しなければならない入力データ（ＤＩＮ＿Ｈ）の値が‘１’と判断された場合には、表１の場合４に該当するのでプログラミング動作をしない（Ｓ１６）。
【０１４２】
反対に、現在選択されたプログラマブルユニットに記録しなければならない入力データ（ＤＩＮ＿Ｈ）の値が‘０’と判断された場合にはセル分配回路２３によって奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）は‘０’、偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）は‘１’に出力される（Ｓ１７）。即ち、この場合は表１の場合３に該当する。偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）によって選択されたプログラマブルユニットの第２ＯＴＰセルではＯＴＰ素子に対するプログラミングを実施する（Ｓ１８）。
【０１４３】
ユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）の値を確認する段階Ｓ１４でユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＴ＿ＯＵＴ）が‘０’の場合にも、入力データ信号（ＤＩＮ＿Ｈ）の値が‘１’であるかを確認する段階（Ｓ２０）に移行する。
【０１４４】
入力データ信号（ＤＩＮ＿Ｈ）の値が‘１’であるかを確認する段階（Ｓ２０）で入力データ信号（ＤＩＮ＿Ｈ）の値が‘０’の場合には表１の場合１に該当するのでいかなるプログラミング動作もしない（Ｓ２１）。
【０１４５】
反対に、現在選択されたプログラマブルユニットに記録しなければならない値が‘１’に判断された場合にはセル分配回路２３によって奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）は‘１’、偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）は‘０’に出力される（Ｓ２２）。即ち、この場合は表１の場合２に該当する。
【０１４６】
次に、選択されたプログラマブルユニットの第２ＯＴＰセルのプログラミング可否を確認する段階（Ｓ２３）を経る。万一、第２ＯＴＰセルがまだプログラミングされていなければ第１ＯＴＰセルをプログラミングする段階（Ｓ２４）に移行する。しかし、第２ＯＴＰセルがすでにプログラミングされた状態であると、該当プログラマブルユニットは既にフル状態に至った場合であるので、ユニットエラー状態信号（ＥＲＲ<Ｎ>）が活性化される（Ｓ２５）。
【０１４７】
エラー状態検出回路２６ではユニットエラー状態信号（ＥＲＲ<Ｎ>）が活性化されたことに応答してエラー状態信号（ＥＲＲ）を活性化させる（Ｓ２６）。最後に、レベルダウンコンバータ回路２７が正常動作してエラー状態信号（ＥＲＲ）を外部エラー状態信号（ＥＲＲ＿Ｌ）にレベルダウンして出力する（Ｓ２７）。
【０１４８】
図２４及び図２５は最小三度までプログラミング可能な本発明のマルチタイムプログラマブル半導体メモリ装置の書き込み動作の順序図である。
【０１４９】
図２４及び図２５の順序図は図９及び図１０で示した三つのＯＴＰセルを有したプログラマブルユニット９０、１００を使用して最小三度のプログラミングを保障するマルチタイムプログラマブル半導体メモリ装置の書き込み動作の手続きを説明するためのものである。
【０１５０】
外部書き込み信号（ＷＲＩＴＥ）が活性化電圧レベル（ＶＣＣ）に入力され、適切な外部アドレス信号（ＡＤＤ）が入力され、外部読み取り信号が非活性化状態‘０’になるとマルチタイムプログラマブル半導体メモリ装置に対する書き込み動作が始まる（Ｓ３１）。
レベルシフタ回路２１によって外部書き込み信号（ＷＲＩＴＥ）、外部アドレス信号（ＡＤＤ）、外部読み取り信号（ＲＥＡＤ）は内部信号にレベルシフティングされる（Ｓ３２）。また、ユニットデコーダ回路２２はアドレス信号（ＡＤＤ）に応答してユニット選択信号（ＣＳＬ<Ｎ>）を発生させる（Ｓ３２）。
【０１５１】
書き込み信号（ＷＲＩＴＥ＿Ｈ）よりユニット選択信号（ＣＳＬ<Ｎ>）を先にユニットアレイ２４に印加することにより、即ち、奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）または偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）がまだ活性化されていない状態で書き込み動作のデータ移動段階が先に実施される。従って、ユニットアレイ２４ではユニット選択信号（ＣＳＬ<Ｎ>）によって選択されたプログラマブルユニットのユニット出力信号（ＯＵＴ<Ｎ>）をユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）としてセル分配回路２３に出力する（Ｓ３３）。
【０１５２】
次に、ユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）の値を確認する段階（Ｓ３４）が実行される。ユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）が‘０’の状態である場合、即ち、現在ユニット選択信号（ＣＳＬ<Ｎ>）によって選択されたプログラマブルユニットに記録された値が‘０’の場合には図２５の入力データ信号（ＤＩＮ＿Ｈ）の値を判断する段階（Ｓ３５）が実行されるようになる。
【０１５３】
入力データ信号（ＤＩＮ＿Ｈ）の値を判断する段階（Ｓ３５）で現在選択されたプログラマブルユニットに記録しなければならない値が‘０’に判断された場合には、表１の場合１に該当するのでいかなるプログラミング動作もしない（Ｓ３６）。
【０１５４】
反対に、現在選択されたプログラマブルユニットに記録しなければならない値が‘１’に判断された場合には、セル分配回路２３によって奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）は‘１’、偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）は‘０’に出力される（Ｓ３７）。即ち、この場合は表１の場合２に該当する。
【０１５５】
次に、選択されたプログラマブルユニットの第２ＯＴＰセルがプログラミングされているかを確認する段階（Ｓ３８）を経る。万一、第２ＯＴＰセルがまだプログラミングされていないとすると第１ＯＴＰセルをプログラミングする段階（Ｓ３９）に移行する。反対に、第２ＯＴＰセルが既にプログラミングされたとすると第３ＯＴＰセルをプログラミングする段階（Ｓ４０）に移行する。
【０１５６】
ユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）の値を確認する段階（Ｓ３４）でユニットアレイ出力信号（ＵＮＩＴ＿ＡＲＲＡＹ＿ＯＵＴ）が‘１’である場合にも入力データ（ＤＩＮ＿Ｈ）が‘０’であるかを確認する段階（Ｓ４１）に移行する。
【０１５７】
入力データ（ＤＩＮ＿Ｈ）が‘０’であるかを確認する段階（Ｓ４１）で入力データ（ＤＩＮ＿Ｈ）が‘１’である場合には表１の場合４に該当するのでいかなるプログラミング動作もしない（Ｓ４２）。
【０１５８】
反対に、現在選択されたプログラマブルユニットに記録しなければならない値が‘０’に判断された場合にはセル分配回路２３によって奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）は‘０’、偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）は‘１’に出力される（Ｓ４３）。即ち、この場合は表１の場合３に該当する。
【０１５９】
次に、選択されたプログラマブルユニットの第３ＯＴＰセルがプログラミングされているかを確認する段階（Ｓ４４）を経る。万一、第３ＯＴＰセルがまだプログラミングされていなければ第２ＯＴＰセルをプログラミングする段階（Ｓ４５）に移行する。しかし、第３ＯＴＰセルが既にプログラミングされた状態であると、該当プログラマブルユニットはすでにフル状態に至った場合であるので、ユニットエラー状態信号（ＥＲＲ<Ｎ>）が活性化される（Ｓ４６）。
【０１６０】
エラー状態検出回路２６ではユニットエラー状態信号（ＥＲＲ<Ｎ>）が活性化されたことに応答してエラー状態信号（ＥＲＲ）を活性化させる（Ｓ４７）。最後に、レベルダウンコンバータ回路２７が正常動作して前記エラー状態信号（ＥＲＲ）を外部エラー状態信号（ＥＲＲ＿Ｌ）にレベルダウンして出力する（Ｓ４８）。
【０１６１】
図２６ないし図３０は最小二度までプログラミング可能な本発明のマルチタイムプログラマブル半導体メモリ装置の動作タイミング図である。
【０１６２】
図２６乃至図３０はユニットアレイ２４の第１プログラマブルユニットと第２プログラマブルユニットとに対する書き込み動作が行われる過程を示したタイミング図である。便宜上、第１プログラマブルユニットと第２プログラマブルユニットとは現在同じデータを貯蔵しており、同じ入力データの入力を受け、書き込み動作が行われることを示している。
【０１６３】
図８で示した２つのＯＴＰセルを有したプログラマブルユニット８０を使用して最小二度のプログラミングを保障するマルチタイムプログラマブル半導体メモリ装置の書き込み動作は、次の五つの場合に分けることができる。
【０１６４】
第１に、アドレス信号（ＡＤＤ<０：６>）によって選択されたプログラマブルユニットに現在貯蔵されたデータが‘０’であり、入力データ信号（ＤＩＮ）が‘０’の場合である。この場合には現在貯蔵されたデータをそのまま保持すればよいので、プログラミング動作が行われない。
【０１６５】
図２６を参照すると、第１プログラマブルユニットに対するアドレス信号２４１ａと第２プログラマブルユニットに対するアドレス信号２４１ｂとが順次に入力され、これらに対するユニット選択信号（ＣＳＬ<０>；２４２ａ）とユニット選択信号（ＣＳＬ<１>；２４２ｂ）とが順次に発生される。
【０１６６】
第１プログラマブルユニットのユニット出力信号と第２プログラマブルユニットのユニット出力信号とが全部‘０’状態であり（２４３）、入力データ信号（ＤＩＮ）が‘０’状態であるので（２４４）、書き込み動作の一番目の場合に該当する。従って、この場合には奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）と偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）とが全部非活性状態に留まる（２４５、２４６）。
【０１６７】
二番目は、アドレス信号（ＡＤＤ<０：６>によって選択されたプログラマブルユニットに現在貯蔵されたデータが‘０’であり、入力データ信号（ＤＩＮ）が‘１’であり、選択されたプログラマブルユニットに含まれた２つのＯＴＰセルが全部プログラミングされていない状態である場合である。この場合には、該当プログラマブルユニットの第１ＯＴＰセルがプログラミングされる。
【０１６８】
図２７に示すように、第１プログラマブルユニットに対するアドレス信号２５１ａと第２プログラマブルユニットに対するアドレス信号２５１ｂが順次に入力され、これらに対するユニット選択信号（ＣＳＬ<０>；２５２ａ）とユニット選択信号（ＣＳＬ<０>；２５２ｂ）とが順次に発生される。
【０１６９】
第１プログラマブルユニットのユニット出力信号と第２プログラマブルユニットのユニット出力信号とが全部‘０’状態であり（２５３）、入力データ信号（ＤＩＮ）が‘１’状態であるので（２５４）、前記書き込み動作の二番目の場合に該当する。従って、この場合には各プログラマブルユニットに奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）が発生する（２５５ａ、２５５ｂ）。奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）に応答して各プログラマブルユニットでは第１ＯＴＰセルプログラミング信号が発生するようになる（２５６ａ、２５６ｂ）。
【０１７０】
第３に、アドレス信号（ＡＤＤ<０：６>）によって選択されたプログラマブルユニットに現在貯蔵されたデータが‘１’であり、入力データ信号（ＤＩＮ）が‘１’の場合である。この場合にも、現在貯蔵されたデータをそのまま保持すればよいので、一番目の場合と同様にプログラミング動作が行われない。
【０１７１】
図２８に示すように、第１プログラマブルユニットに対するアドレス信号２６１ａと第２プログラマブルユニットに対するアドレス信号２６１ｂとが順次に入力され、これらに対するユニット選択信号（ＣＳＬ<０>；２６２ａ）とユニット選択信号（ＣＳＬ<１>；２６２ｂ）とが順次に発生される。
【０１７２】
第１プログラマブルユニットのユニット出力信号と第２プログラマブルユニットのユニット出力信号とが全部‘１’状態であり（２６３）、入力データ信号（ＤＩＮ）が‘１’状態であるので（２６４）、書き込み動作の三番目の場合に該当する。従って、この場合には奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）と偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）とが全部発生しない（２６５、２６６）。
【０１７３】
第４に、アドレス信号（ＡＤＤ<０：６>によって選択されたプログラマブルユニットに現在貯蔵されたデータが‘１’であり、入力データ信号ＤＩＮが‘０’の場合である。この場合には該当プログラマブルユニットの第２ＯＴＰセルがプログラミングされる。
【０１７４】
図２９に示すように、第１プログラマブルユニットに対するアドレス信号２７１ａと第２プログラマブルユニットに対するアドレス信号２７１ｂとが順次に入力され、これらに対するユニット選択信号（ＣＳＬ<０>；２７２ａ）とユニット選択信号（ＣＳＬ<１>２７２ｂ）とが順次に発生される。
【０１７５】
第１プログラマブルユニットのユニットのユニット出力信号と第２プログラマブルユニットのユニット出力信号とが全部‘１’状態であり（２７３）、入力データ信号ＤＩＮが‘０’状態であるので（２７４）、書き込み動作の四番目の場合に該当する。従って、この場合には各プログラマブルユニットに対する偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）が発生する（２７５ａ、２７５ｂ）。偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）に応答して各プログラマブルユニットでは第２ＯＴＰセルプログラミング信号が発生する（２７６ａ、２７６ｂ）。
【０１７６】
第５には、アドレス信号（ＡＤＤ<０：６>）によって選択されたプログラマブルユニットに現在貯蔵されたデータが‘０’であり、入力データ信号（ＤＩＮ）が‘１’であり、選択されたプログラマブルユニットに含まれた２つのＯＴＰセルが全部プログラミングされた状態である場合である。この場合には該当プログラマブルユニットがフル状態に至った場合であっても貯蔵されたデータの反対値を貯蔵しようと試みる場合であるのでエラー状態信号（ＥＲＲ）が発生するようになる。
【０１７７】
図３０に示すように、第１プログラマブルユニットに対するアドレス信号２８１ａと第２プログラマブルユニットに対するアドレス信号２８１ｂとが順次に入力され、これらに対するユニット選択信号（ＣＳＬ<０>；２８２ａ）とユニット選択信号（ＣＳＬ<１>；２８２ｂ）とが順次に発生する。
【０１７８】
第１プログラマブルユニットのユニット出力信号と第２プログラマブルユニットのユニット出力信号とが全部‘０’状態であり（２８３）、入力データ信号（ＤＩＮ）が‘１’状態であるので（２８４）、書き込み動作の二番目の場合または五番目の場合に該当すると言える。しかし、書き込み動作の二番目の場合とは異なりプログラマブルユニットに含まれたＯＴＰセルが全部プログラミングされた状態であるという点で相違点がある。まず、図２７で示した場合と同様に各プログラマブルユニットに対する奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）が発生する（２８５ａ、２８５ｂ）。しかし、奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）の入力を受けた各プログラマブルユニットでは第１ＯＴＰセルに対するプログラミング動作の代わりにユニット状態エラー信号（ＥＲＲ<０>、ＥＲＲ<１>）を発生させる。エラー状態検出回路２６ではユニット状態エラー信号（ＥＲＲ<０>、ＥＲＲ<１>）に応答してエラー状態信号を発生させる（２８６ａ、２８６ｂ）。
【０１７９】
図３１乃至図３６は最小三番目までプログラミング可能な本発明のマルチタイムプログラマブル半導体メモリ装置の書き込み動作タイミング図である。
【０１８０】
図３１乃至図３６はユニットアレイ２４の第１プログラマブルユニットと第２プログラマブルユニットに対する書き込み動作が行われる過程を示したタイミング図である。便宜上、第１プログラマブルユニットと第２プログラマブルユニットとは現在同じデータを貯蔵しており、同じ入力データの入力を受け書き込み動作が行われることを示している。
【０１８１】
図９及び図１０で示した三つのＯＴＰセルを有したプログラマブルユニット９０、１００を使用して最小三度のプログラミングを保障するマルチタイムプログラマブル半導体メモリ装置の書き込み動作は次の六つの場合に分けられる。
【０１８２】
第１、アドレス信号（ＡＤＤ<０：６>）によって選択されたプログラマブルユニットに現在貯蔵されたデータが‘０’であり、入力データ信号（ＤＩＮ）が‘０’の場合である。この場合には現在貯蔵されたデータをそのまま保持すればよいので、プログラミング動作が行われない。
【０１８３】
図３１に示すように、第１プログラマブルユニットに対するアドレス信号２９１ａと第２プログラマブルユニットに対するアドレス信号２９１ｂとが順次に入力され、これらに対するユニット選択信号（ＣＳＬ<０>；２９２ａ）とユニット選択信号（ＣＳＬ<１>；２９２ｂ）が順次に発生する。
【０１８４】
第１プログラマブルユニットのユニット出力信号と第２プログラマブルユニットのユニット出力信号とが全部‘０’状態であり（２９３）、入力データ信号（ＤＩＮ）が‘０’状態であるので（２９４）、書き込み動作の一番目の場合に該当する。従って、この場合には奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）と偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）とが全部非活性状態に留まる（２９５、２９６）。
【０１８５】
第２に、アドレス信号（ＡＤＤ<０：６>）によって選択されたプログラマブルユニットに現在貯蔵されたデータが‘０’であり、入力データ信号（ＤＩＮ）が‘１’であり、選択されたプログラマブルユニットに含まれた三つのＯＴＰセルが全部プログラミングされていない状態の場合である。この場合には該当プログラマブルユニットの第１ＯＴＰセルがプログラミングされる。
【０１８６】
図３２に示すように、第１プログラマブルユニットに対するアドレス信号３０１ａと第２プログラマブルユニットに対するアドレス信号３０１ｂとが順次に入力され、これらに対するユニット選択信号（ＣＳＬ<０>；３０２ａ）とユニット選択信号（ＣＳＬ<１>；３０２ｂ）とが順次に発生される。
【０１８７】
第１プログラマブルユニットのユニット出力信号と第２プログラマブルユニットのユニット出力信号とが全部‘０’状態であり、入力データ（ＤＩＮ）が‘１’状態であるので（３０４）、書き込み動作の二番目の場合に該当する。従って、この場合には各プログラマブルユニットに対する奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）が発生する（３０５ａ、３０５ｂ）。奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）に応答して各プログラマブルユニットでは第１ＯＴＰセルプログラミング信号が発生する（３０６ａ、３０６ｂ）。
【０１８８】
第３に、アドレス信号（ＡＤＤ<０：６>）によって選択されたプログラマブルユニットに現在貯蔵されたデータが‘１’であり、入力データ信号（ＤＩＮ）が‘１’の場合である。この場合にも現在貯蔵されたデータをそのまま保持すればよいので、一番目の場合と同様にプログラミング動作が行われない。
【０１８９】
図３３に示すように、第１プログラマブルユニットに対するアドレス信号３１１ａと第２プログラマブルユニットに対するアドレス信号３１１ｂとが順次に入力され、これらに対するユニット選択信号（ＣＳＬ<０>；３１２ａ）とユニット選択信号（ＣＳＬ<１>；３１２ｂ）とが順次に発生する。
【０１９０】
第１プログラマブルユニットのユニット出力信号と第２プログラマブルユニットのユニット出力信号とが全て‘１’状態であり（３１３）、入力データ（ＤＩＮ）が‘１’状態であるので（３１４）、書き込み動作の三番目の場合に該当する。従って、この場合には奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）と偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）とが全て発生しない３１５、３１６）。
【０１９１】
第４に、アドレス信号（ＡＤＤ<０；６>）によって選択されたプログラマブルユニットに現在貯蔵されたデータが‘１’であり、入力データ信号（ＤＩＮ）が‘０’であり、選択されたプログラマブルユニットに含まれた三つのＯＴＰセル中に第１ＯＴＰセルがプログラミングされた場合である。この場合には該当プログラマブルユニットの第２ＯＴＰセルがプログラミングされる。
【０１９２】
図３４に示すように、第１プログラマブルユニットに対するアドレス信号３２１ａと第２プログラマブルユニットに対するアドレス信号３２１ｂとが順次に入力され、これらに対するユニット選択信号（ＣＳＬ<０>；３２２ａ）とユニット選択信号（ＣＳＬ<１>；３２２ｂ）とが順次に発生される。
【０１９３】
第１プログラマブルユニットのユニット出力信号と第２プログラマブルユニットのユニット出力信号とが全て‘１’状態であり（３２３）、入力データ信号（ＤＩＮ）が‘０’状態であるので（３２４）、書き込み動作の四番目の場合に該当する。従って、この場合には各プログラマブルユニットに対する偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）が発生する（３２５ａ、３２５ｂ）。偶数セルプログラミング信号（ＥＶＥＮ＿ＣＥＬＬ＿ＰＧＭ）に応答して各プログラマブルユニットでは第２ＯＴＰセルプログラミング信号が発生する（３２６ａ、３２６ｂ）。
【０１９４】
第五に、アドレス信号（ＡＤＤ<０：６>）によって選択されたプログラマブルユニットに現在貯蔵されたデータが‘０’であり、入力データ信号（ＤＩＮ）が‘１’であり、選択されたプログラマブルユニットに含まれた三つのＯＴＰセルのうち第１ＯＴＰセルと第２ＯＴＰセルとがプログラミングされた場合である。この場合は、書き込み動作の二番目の場合と類似する。しかし、二番目の場合においては三つのＯＴＰセルが全部プログラミングされていない場合であるが、五番目の場合は三つのＯＴＰセルのうち第１ＯＴＰセルと第２ＯＴＰセルとがプログラミングされた状態である点で差異がある。従って、この場合には第３ＯＴＰセルがプログラミングされる。
【０１９５】
図３５に示すように、第１プログラマブルユニットに対するアドレス信号３３１ａと第２プログラマブルユニットに対するアドレス信号３３１ｂとが順次に入力され、これらに対するユニット選択信号（ＣＳＬ<０>；３３２ａ）とユニット選択信号（ＣＳＬ<１>；３３２ｂ）とが順次に発生する。
【０１９６】
第１プログラマブルユニットのユニット出力信号と第２プログラマブルユニットのユニット出力信号とが全部‘０’状態であり（３３３）、入力データ（ＤＩＮ）が‘１’状態であるので（３３４）、書き込み動作の二番目または五番目の場合に該当する。従って、この場合にはプログラマブルユニットに対する奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）が発生する（３３５ａ、３３５ｂ）。しかし、奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）の入力を受けた各プログラマブルユニットでは第１ＯＴＰセルと第２ＯＴＰセルとが既にプログラミングされた状態であるので、二番目の場合とは異なり第３ＯＴＰセルをプログラミングする（３３６ａ、３３６ｂ）。
【０１９７】
第六に、アドレス信号（ＡＤＤ<０：６>によって選択されたプログラマブルユニットに現在貯蔵されたデータが‘１’であり、入力データ信号（ＤＩＮ）が‘０’であり、選択されたプログラマブルユニットに含まれた三つのＯＴＰセルが全部プログラミングされた状態である。この場合、該当プログラマブルユニットがフル状態に至る場合であっても貯蔵されたデータの反対値を貯蔵しようと試みる場合であるのでエラー状態信号（ＥＲＲ）が発生する。
【０１９８】
図３６に示すように、第１プログラマブルユニットに対するアドレス信号３１４ａと第２プログラマブルユニットに対するアドレス信号３４１ｂとが順次に入力され、これらに対するユニット選択信号（ＣＳＬ<０>；３４２ａ）とユニット選択信号（ＣＳＬ<１>；３４２ｂ）とが順次に発生される。
【０１９９】
第１プログラマブルユニットのユニット出力信号と第２プログラマブルユニットのユニット出力信号とが全部‘１’状態であり（３４３）、入力データ（ＤＩＮ）が‘０’状態であるので（３４４）、書き込み動作の二番目または四番目に該当する。しかし、書き込み動作の二番目と四番目の場合とは異なりプログラマブルユニットに含まれたＯＴＰセルが全部プログラミングされた状態だという点で差異点がある。まず、図３１乃至図３４で示した場合と同様に各プログラマブルユニットに対する奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）が発生する（３４５ａ、３４５ｂ）。しかし、奇数セルプログラミング信号（ＯＤＤ＿ＣＥＬＬ＿ＰＧＭ）の入力を受けた各プログラマブルユニットではユニット状態エラー信号（ＥＲＲ<０>、ＥＲＲ<１>）を発生させる。エラー状態検出回路２６ではユニット状態エラー信号（ＥＲＲ<０>、ＥＲＲ<１>）に応答してエラー状態信号（ＥＲＲ）を発生させる（３４５ａ、３４６ｂ）。
【０２００】
図３７は本発明のマルチタイムプログラマブル半導体メモリ装置のユニットアレイ読み取り動作のタイミング図である。
【０２０１】
図３７に示すように、読み取り信号（ＲＥＡＤ）が活性化３５１されると本発明のマルチタイムプログラマブル半導体メモリ装置のユニットアレイ２４に対する読み取り動作が開始する。
【０２０２】
図２で示しているマルチタイムプログラマブル半導体メモリ装置２０は読み取り信号（ＲＥＡＤ）が入力されるとユニットアレイ２４に貯蔵されたデータを順次に直列に出力する方式で動作する。従って、読み取り動作中でアドレス信号（ＡＤＤ）及び入力データ信号（ＤＩＮ）は無視される。
【０２０３】
読み取り信号（ＲＥＡＤ）が活性化された後、ユニットアレイ２４に含まれた全てのプログラマブルユニットの貯蔵データがユニット出力信号（ＯＵＴ<０：１２７>）に同時に出力される（３５２）。
【０２０４】
同時に出力されたユニット出力信号（ＯＵＴ<０：１２７>）はレベルダウンコンバータ回路２７からレベルダウンされる過程を経る。また、レベルダウンされた外部ユニット出力信号（ＯＵＴ＿Ｌ<０：１２７>）はシフトレジスタ回路２８によって直列化される過程を経て出力される。
【０２０５】
一方、ユニットアレイ２４に含まれた全てのプログラマブルユニットの貯蔵データがユニット出力信号（ＯＵＴ<０：１２７>）に出力されると共に、全てのプログラマブルユニットのフル状態がユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ<０：１２７>）で同時に出力される。
【０２０６】
フル状態回路２５ではユニットフル状態信号（Ｎｔｈ＿ＣＥＬＬ＿ＯＵＴ<０：１２７>）の入力を受け、フル状態信号（ＦＵＬＬ）を出力する。ユニットアレイ２４に含まれたプログラマブルユニットのうち一つのプログラマブルユニットでもフル状態に至った場合にはフル状態信号（ＦＵＬＬ）が活性状態（３５３）となり、全てのプログラマブルユニットがフル状態に至らない場合にはフル状態信号が非活性状態（３５４）になることは前述さした通りである。
【０２０７】
また、図３７では省略されてはいるが、ユニットアレイ２４では読み取り動作の場合ユニットアレイ２４に含まれた全てのプログラマブルユニットの貯蔵データがユニット出力信号（ＯＵＴ<０：１２７>）と共に全てのプログラマブルユニットのフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ<０：１２７>）が同時に出力されることは前述した通りである。
【０２０８】
ユニット出力信号（ＯＵＴ<０：１２７>）と同様に、ユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ<０：１２７>）もレベルダウンコンバータ回路２７からレベルダウンされる過程を経て外部ユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ＿Ｌ<０：１２７>）に変換され、シフトレジスタ回路２８に入力される。
【０２０９】
従って、シフトレジスタ回路２８では外部ユニット出力信号（ＯＵＴ＿Ｌ<０：１２７>）と外部ユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ＿Ｌ<０：１２７>）とを同時に入力を受け、フル状態テスト信号（ＦＵＬＬ＿ＴＥＳＴ）によって選択的に外部ユニット出力信号（ＯＵＴ＿Ｌ<０：１２７>）または外部ユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ＿Ｌ<０：１２７>）を直列化して出力する過程を経る。フル状態テスト信号（ＦＵＬＬ＿ＴＥＳＴ）によるシフトレジスタの動作は図３８及び図３９を通じて説明される。
【０２１０】
図３８と図３９とは本発明のマルチタイムプログラマブル半導体メモリ装置のシフトレジスタ回路の動作タイミング図である。
【０２１１】
図３８及び図３９に示すように、図３７のユニットアレイ２４の読み取り動作の場合と同様にアドレス信号（ＡＤＤ）と入力データ信号（ＤＩＮ）とは無視される。
【０２１２】
図３８に示すように、フル状態テスト信号（ＦＵＬＬ＿ＴＥＳＴ）が非活性化された状態（３６１）である。従って、ロード信号（ＬＯＡＤ；３６２）によって１２８個のプログラマブルユニットの外部ユニット出力信号（ＯＵＴ＿Ｌ<０：１２７>）を１２８個のシフトレジスタに貯蔵した後、クロック信号（ＣＬＫ）をトグリング（３６３）しながら１２８個のシフトレジスタに貯蔵されたデータを出力データ（ＤＯＵＴ）パッドを通じて順次に出力する（３６４）。
【０２１３】
図３９に示すように、フル状態テスト信号（ＦＵＬＬ＿ＴＥＳＴ）が活性化された状態（３７１）である。従って、図３８の場合とは異なりロード信号３７２によって１２８個のプログラマブルユニットの外部ユニットフル状態信号（Ｎｔｈ  ＣＥＬＬ＿ＯＵＴ＿Ｌ<０：１２７>）を１２８個のシフトレジスタに貯蔵した後、クロック信号（ＣＬＫ）をトグリング３７３しながら１２８個のシフトレジスタに貯蔵されたデータを出力データ（ＤＯＵＴ）パッドを通じて順次に出力する（３７４）。
【産業上の利用可能性】
【０２１４】
前記のような本発明によると、ワンタイムプログラマブル素子を用いながらも複数回のプログラミング可能なマルチプログラマブル半導体メモリ装置を構成することができる。従って、相対的に低い費用とロジック交換性を保持しながら永久的に記録内容が保存されるべきであり、数回のプログラミングも可能でなければならない応用領域に用いることができる。
【０２１５】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【０２１６】
【図１】従来技術による多段階リプログラマブルヒューズ構造のブロック図である。
【図２】本発明のマルチタイムプログラマブル半導体メモリ装置のブロック図である。
【図３】本発明のマルチタイムプログラマブル半導体メモリ装置のレベルシフタ回路の構成例を示すブロック図である。
【図４】本発明のマルチタイムプログラマブル半導体メモリ装置の入力データレベルシフタ回路の構成例を示す回路図である。
【図５】本発明のマルチタイムプログラマブル半導体メモリ装置のセル分配回路の構成例を示すブロック図である。
【図６】本発明のマルチタイムプログラマブル半導体メモリ装置のセル分配回路の詳細な構成例を示す回路図である。
【図７】本発明のマルチタイムプログラマブル半導体メモリ装置のユニットアレイの構成例を示すブロック図である。
【図８】本発明のユニットアレイに含まれた最小二度のプログラミング可能なプログラマブルユニットの構成例を示すブロック図である。
【図９】本発明のユニットアレイに含まれた最小三度のプログラミング可能なプログラマブルユニットの構成例を示すブロック図である。
【図１０】本発明のユニットアレイに含まれた最小三度のプログラミングの可能なプログラマブルユニットの他の構成例を示すブロック図である。
【図１１】図８の最小二度のプログラミングの可能なプログラマブルユニットに使用されることができる一番目のＯＴＰセルの構成例を示す回路図である。
【図１２】図８の最小二度のプログラミングの可能なプログラマブルユニットに使用されることができる二番目のＯＴＰセルの構成例を示す回路図である。
【図１３】図９の最小三度のプログラミングの可能なプログラマブルユニットに使用されることができる二番目のＯＴＰセルの構成例を示す回路図である。
【図１４】図９の最小三度のプログラミングの可能なプログラマブルユニットに使用されることができる三番目のＯＴＰセルの構成例を示す回路図である。
【図１５】本発明のマルチタイムプログラマブル半導体メモリ装置のフル状態検出回路の構成例を示した回路図である。
【図１６】本発明のマルチタイムプログラマブル半導体メモリ装置のエラー状態検出回路の構成例を示した回路図である。
【図１７】本発明のマルチタイムプログラマブル半導体メモリ装置のレベルダウンコンバータ回路の構成例を示したブロック図である。
【図１８】本発明のマルチタイムプログラマブル半導体メモリ装置のレベルダウンコンバータの構成例を示した回路図である。
【図１９】本発明のマルチタイムプログラマブル半導体メモリ装置のシフトレジスタ回路の実施例を示したブロック図である。
【図２０】シフトレジスタ回路のシフトレジスタの実施例を示した回路図である。
【図２１】シフトレジスタ回路の最後シフトレジスタの実施例を示した回路図である。
【図２２】最小二度までプログラミング可能な本発明のマルチタイムプログラマブル半導体メモリ装置の書き込み動作順序図である。
【図２３】最小二度までプログラミング可能な本発明のマルチタイムプログラマブル半導体メモリ装置の書き込み動作順序図である。
【図２４】最小三度までプログラミング可能な本発明のマルチタイムプログラマブル半導体メモリ装置の書き込み動作順序図である。
【図２５】最小三度までプログラミング可能な本発明のマルチタイムプログラマブル半導体メモリ装置の書き込み動作順序図である。
【図２６】最小二度までプログラミング可能な本発明のマルチタイムプログラマブル半導体メモリ装置の書き込み動作のタイミング図である。
【図２７】最小二度までプログラミング可能な本発明のマルチタイムプログラマブル半導体メモリ装置の書き込み動作のタイミング図である。
【図２８】最小二度までプログラミング可能な本発明のマルチタイムプログラマブル半導体メモリ装置の書き込み動作のタイミング図である。
【図２９】最小二度までプログラミング可能な本発明のマルチタイムプログラマブル半導体メモリ装置の書き込み動作のタイミング図である。
【図３０】最小二度までプログラミング可能な本発明のマルチタイムプログラマブル半導体メモリ装置の書き込み動作のタイミング図である。
【図３１】最小三度までプログラミング可能な本発明のマルチタイムプログラマブル半導体メモリ装置の書き込み動作タイミング図である。
【図３２】最小三度までプログラミング可能な本発明のマルチタイムプログラマブル半導体メモリ装置の書き込み動作タイミング図である。
【図３３】最小三度までプログラミング可能な本発明のマルチタイムプログラマブル半導体メモリ装置の書き込み動作タイミング図である。
【図３４】最小三度までプログラミング可能な本発明のマルチタイムプログラマブル半導体メモリ装置の書き込み動作タイミング図である。
【図３５】最小三度までプログラミング可能な本発明のマルチタイムプログラマブル半導体メモリ装置の書き込み動作タイミング図である。
【図３６】最小三度までプログラミング可能な本発明のマルチタイムプログラマブル半導体メモリ装置の書き込み動作タイミング図である。
【図３７】本発明のマルチタイムプログラマブル半導体メモリ装置のユニットアレイ読み取り動作タイミング図である。
【図３８】本発明のマルチタイムプログラマブル半導体メモリ装置のシフトレジスタ回路の動作タイミング図である。
【図３９】本発明のマルチタイムプログラマブル半導体メモリ装置のシフトレジスタ回路の動作タイミング図である。
【符号の説明】
【０２１７】
２０      マルチタイムプログラマブル半導体メモリ装置
２１      レベルシフタ回路
２２      ユニットデコーダ回路
２３      セル分配回路
２４      ユニットアレイ
２５      フル状態検出回路
２６      エラー状態検出回路
２７      レベルダウンコンバータ回路
２８      シフトレジスタ回路
【図１】
2006179171.tif 000006
【図２】
2006179171.tif 000007
【図３】
2006179171.tif 000008
【図４】
2006179171.tif 000009
【図５】
2006179171.tif 000010
【図６】
2006179171.tif 000011
【図７】
2006179171.tif 000012
【図８】
2006179171.tif 000013
【図９】
2006179171.tif 000014
【図１０】
2006179171.tif 000015
【図１１】
2006179171.tif 000016
【図１２】
2006179171.tif 000017
【図１３】
2006179171.tif 000018
【図１４】
2006179171.tif 000019
【図１５】
2006179171.tif 000020
【図１６】
2006179171.tif 000021
【図１７】
2006179171.tif 000022
【図１８】
2006179171.tif 000023
【図１９】
2006179171.tif 000024
【図２０】
2006179171.tif 000025
【図２１】
2006179171.tif 000026
【図２２】
2006179171.tif 000027
【図２３】
2006179171.tif 000028
【図２４】
2006179171.tif 000029
【図２５】
2006179171.tif 000030
【図２６】
2006179171.tif 000031
【図２７】
2006179171.tif 000032
【図２８】
2006179171.tif 000033
【図２９】
2006179171.tif 000034
【図３０】
2006179171.tif 000035
【図３１】
2006179171.tif 000036
【図３２】
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【図３３】
2006179171.tif 000038
【図３４】
2006179171.tif 000039
【図３５】
2006179171.tif 000040
【図３６】
2006179171.tif 000041
【図３７】
2006179171.tif 000042
【図３８】
2006179171.tif 000043
【図３９】
2006179171.tif 000044