(57)【要約】      （修正有）【課題】ゲート電極の厚さ以外の調整によりサイドウォールの幅を高精度に制御することができる半導体装置の製造方法を提供する。【解決手段】まず、Ｐ型シリコン基板１０１素子形成領域１０３にゲート酸化膜１０５、ゲート電極１０６、低濃度Ｎ型拡散層１０７を形成し、絶縁膜を堆積して異方性エッチングすることによりサイドウォール１０９を形成する。続いて、素子形成領域１０４にゲート酸化膜２０１、ゲート電極２０２、低濃度Ｎ型拡散層２０３を形成し、絶縁膜を堆積して異方性エッチングすることによりサイドウォール２０５を形成する。サイドウォール１０９用の絶縁膜とサイドウォール２０５用の絶縁膜とを別の工程で堆積し且つこれら絶縁膜の膜厚を個別に調整することにより、サイドウォール１０９，２０５の幅Ｌ１，Ｌ２を任意の値に設定できる。その後、イオン注入により、高濃度不純物領域２０６，２０７を自己整合的に形成する。【選択図】図３
2006253198.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面にゲート絶縁膜を形成する第１工程と、
当該ゲート絶縁膜上にゲート電極を形成する第２工程と、
当該ゲート電極をマスクとしたイオン注入により前記半導体基板の表面に低濃度不純物領域を形成する第３工程と、
前記半導体基板表面にサイドウォール用絶縁層を形成する第４工程と、
当該サイドウォール用絶縁層を異方性エッチングすることによって前記ゲート電極の側面にサイドウォールを形成する第５工程と、
前記ゲート電極および前記サイドウォールをマスクとしたイオン注入により前記半導体基板の表面に高濃度不純物領域を形成する第６工程と、
を含む半導体装置の製造方法であって、
前記サイドウォールの幅を、前記サイドウォール用絶縁層の膜厚によって制御することを特徴とする半導体装置の製造方法。
【請求項２】
前記サイドウォールの幅を、前記サイドウォール用絶縁層の厚さおよび前記ゲート電極の厚さの両方によって制御することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記サイドウォール用絶縁層としてＰＳＧ膜を用いたことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
半導体基板表面を第１素子形成領域と第２素子形成領域とに分けるための素子分離領域を形成する第１工程と、
前記半導体基板表面の全域に第１ゲート絶縁膜を形成する第２工程と、
前記第１素子形成領域の前記第１ゲート絶縁膜上に第１ゲート電極を形成する第３工程と、
当該第１ゲート電極をマスクとしたイオン注入により前記第１素子形成領域に第１低濃度不純物領域を形成する第４工程と、
前記半導体基板表面に、所定膜厚の第１サイドウォール用絶縁層を形成する第５工程と、
当該第１サイドウォール用絶縁層を異方性エッチングすることによって、第１サイドウォールを前記第１ゲート電極の側面に形成するとともに、前記第１ゲート絶縁膜の露出部分を除去する第６工程と、
前記第２素子形成領域に第２ゲート絶縁膜を形成する第７工程と、
前記第２ゲート絶縁膜上に第２ゲート電極を形成する第８工程と、
当該第２ゲート電極をマスクとしたイオン注入により前記第２素子形成領域に第２低濃度不純物領域を形成する第９工程と、
前記半導体基板表面に、前記第１サイドウォール用絶縁層とは異なる膜厚の第２サイドウォール用絶縁層を形成する第１０工程と、
当該第２サイドウォール用絶縁層を異方性エッチングすることによって、第２サイドウォールを前記第２ゲート電極の側面に形成するとともに、前記第２ゲート絶縁膜の露出部分を除去する第１１工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１ゲート電極、前記第１サイドウォール、前記第２ゲート電極および前記第２サイドウォールをマスクとしたイオン注入により、前記第１、第２素子形成領域に同時に高濃度不純物領域を形成する第１２工程をさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１、第２サイドウォールの幅を、前記第１、第２サイドウォール用絶縁層の厚さおよび前記第１、第２ゲート電極の厚さの両方によって制御することを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記サイドウォール用絶縁層としてＰＳＧ膜を用いたことを特徴とする請求項４〜６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関し、より詳細にはＬＤＤ(Lightly Doped Drain)構造を備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の基本素子として、例えばＭＯＳ(Metal Oxide Semiconductor) 構造の電界効果トランジスタが知られている。また、ＭＯＳトランジスタの一種として、ＬＤＤ構造を有するものが知られている。ＬＤＤ構造とは、チャネル形成領域とソース・ドレイン領域との間に低濃度の不純物領域を設けた構造であり、ＭＯＳトランジスタの耐圧性を向上させるために採用される。ここで、ＭＯＳトランジスタには、低耐圧のもの（例えば１０ボルト以下）と高耐圧のもの（例えば１０ボルト以上）とがあり、構造や製造工程が若干異なっている。
【０００３】
図５（Ａ）は、低耐圧用Ｎ型ＭＯＳトランジスタ５１０の構造例を示す断面図である。図５（Ａ）に示したように、Ｐ型シリコン基板５１１上には、ゲート酸化膜（例えば酸化シリコン膜）５１２が形成される。そして、このゲート酸化膜５１２上には、ゲート電極（例えばポリシリコン）５１３が形成されるとともに、このゲート電極５１３の側面を覆うようにサイドウォール５１４，５１４が形成される。一方、Ｐ型シリコン基板５１１の表面には、サイドウォール５１４，５１４と対向する位置に低濃度Ｎ型拡散層（すなわちオフセット領域）５１５，５１５が形成され、さらに、これら低濃度Ｎ型拡散層５１５，５１５の外側に高濃度Ｎ型不純物領域（ソース領域およびドレイン領域）５１６，５１６が形成される。
【０００４】
図５（Ｂ）は、高耐圧用Ｎ型ＭＯＳトランジスタ５２０の構造例を示す断面図である。図５（Ｂ）に示したように、Ｐ型シリコン基板５２１上にはゲート酸化膜５２２が形成され、さらに、ゲート酸化膜５２２上にはゲート電極５２３が形成されるとともに、このゲート電極５２３の側面を覆うサイドウォール５２４，５２４が形成される。一方、Ｐ型シリコン基板５２１の表面には、ゲート電極５２３の直下領域（すなわちチャネル形成領域）に隣接させて低濃度Ｎ型拡散層５２５，５２５が形成され、さらに、これら低濃度Ｎ型拡散層５２５，５２５の外側に高濃度Ｎ型不純物領域（すなわちソース領域およびドレイン領域）５２６，５２６が形成される。なお、サイドウォール５２４，５２４は無くてもよいが、低耐圧用Ｎ型ＭＯＳトランジスタ５１０と高耐圧用Ｎ型ＭＯＳトランジスタ５２０とを同一基板上に形成する場合には、製造工程を簡単にするために、高耐圧用Ｎ型ＭＯＳトランジスタ５２０にサイドウォールを形成してもよい（後述）。
【０００５】
図５（Ａ）、（Ｂ）の例から分かるように、高耐圧用のＭＯＳトランジスタ５２０では、低耐圧用のＭＯＳトランジスタ５１０と比較して、オフセット領域の幅Ｌを大きくしている。例えば、耐圧が１０ボルトの場合、オフセット幅Ｌは０．５μｍ程度に設定される。オフセット幅Ｌを長くすることで、ゲート電極５２３の端部で発生する高電界を緩和して、ＭＯＳトランジスタの耐圧性を向上させることができる。
【０００６】
低耐圧用のＭＯＳトランジスタと高耐圧用のＭＯＳトランジスタとは、同じ基板上に形成される場合がある。以下、低耐圧用Ｎ型ＭＯＳトランジスタと高耐圧用Ｎ型ＭＯＳトランジスタとを同じＰ型シリコン基板上に形成する場合の製造工程について、図６を用いて説明する。
【０００７】
（１）まず、Ｐ型シリコン基板６０１の表面に、例えばＬＯＣＯＳ(local oxidation of silicon)法を用いて、素子分離膜６０２を形成する。これにより、Ｐ型シリコン基板６０１の表面には、高耐圧用Ｎ型ＭＯＳトランジスタを形成するための素子形成領域６０３と、低耐圧用Ｎ型ＭＯＳトランジスタを形成するための素子形成領域６０４とに分離される。そして、通常の酸化技術を用いて、Ｐ型シリコン基板６０１の表面に、例えば膜厚５００Åのゲート酸化膜６０５を形成する。続いて、通常のエッチング技術等を用いて素子形成領域６０４上のゲート酸化膜６０５を除去し、さらに、通常の酸化技術を用いて、素子形成領域６０４の表面に例えば膜厚１００Åのゲート酸化膜６０６を形成する（図６（Ａ）参照）。
【０００８】
（２）次に、Ｐ型シリコン基板６０１の全表面に、通常のＣＶＤ(Chemical Vapor Deposition) 技術等を用いて、例えば膜厚３０００Åのポリシリコン膜を堆積させる。そして、通常のフォトリソグラフィー技術やエッチング技術等を用いて、このポリシリコン膜をパターニングすることにより、素子形成領域６０３，６０４の表面にゲート電極６０７，６０８を形成する（図６（Ｂ）参照）。
【０００９】
（３）続いて、通常のフォトリソグラフィー技術等を用いて、素子形成領域６０４をレジスト膜で覆う。そして、素子分離膜６０２およびゲート電極６０７をマスクとし、通常のイオン注入技術（例えば注入エネルギー７０ＫｅＶ、ドーズ量５．０×１０12ｃｍ-2）によって、リンイオンを注入する。これにより、素子形成領域６０３に、低濃度Ｎ型拡散層６０９，６０９が形成される。さらに、レジスト膜を除去した後、素子形成領域６０３を覆うレジスト膜を形成する。そして、素子分離膜６０２およびゲート電極６０８をマスクとし、通常のイオン注入技術（例えば注入エネルギー３０ＫｅＶ、ドーズ量５．０×１０13ｃｍ-2）によって、リンイオンを注入する。これにより、素子形成領域６０４に、低濃度Ｎ型拡散層６１０，６１０が形成される。その後、レジスト膜を除去することにより、低濃度Ｎ型拡散層６０９，６１０の形成を終了する（図６（Ｃ）参照）。
【００１０】
（４）さらに、Ｐ型シリコン基板６０１の全表面に、通常のＣＶＤ技術を用いて、例えば１０００Åの絶縁膜（例えば酸化シリコン膜）を堆積させた後、異方性エッチングによって、ゲート電極６０７の側面にサイドウォール６１１，６１１を形成するとともに、ゲート電極６０８の側面にサイドウォール６１２，６１２を形成する。また、この異方性エッチングにより、ゲート酸化膜６０５，６０６の露出部分を除去する。これにより、素子形成領域６０３の低濃度Ｎ型拡散層６０９，６０９と、素子形成領域６０４の低濃度Ｎ型拡散層６１０，６１０とが、表面に露出する。
【００１１】
（５）次に、通常のフォトリソグラフィー技術等を用いて、ゲート電極６０７、サイドウォール６１１，６１１およびオフセット領域（最終的に低濃度Ｎ型拡散層６０９が形成される領域）を覆うレジストパターン６１３を形成する。例えば、素子形成領域６０３に耐圧１０ボルトのＮ型ＭＯＳトランジスタを形成する場合、ゲート電極６０７の端部から０．５μｍの位置までの低濃度Ｎ型拡散層６０９を、レジストパターン６１３で覆えばよい。
【００１２】
（６）そして、通常のイオン注入技術を用い、例えば注入エネルギー４０ＫｅＶ、ドーズ量２．０×１０15ｃｍ-2で、Ｐ型シリコン基板６０１に対する砒素イオン注入を行う。これにより、素子形成領域６０３に対しては、レジストパターン６１３をマスクとしたイオン注入が行われて、高濃度不純物領域６１４，６１４が形成される。また、素子形成領域６０４に対しては、ゲート電極６０８およびサイドウォール６１２をマスクとして、自己整合的に、高濃度不純物領域６１５，６１５が形成される（図６（Ｄ）参照）。
【００１３】
このように、従来は、低耐圧用Ｎ型ＭＯＳトランジスタの高濃度不純物領域６１５，６１５がゲート電極６０８およびサイドウォール６１２をマスクとして自己整合的に形成されるのに対して、高耐圧用Ｎ型ＭＯＳトランジスタの高濃度不純物領域６１４，６１４はレジストパターン６１３を用いて形成されていた。このため、従来の製造方法には、高耐圧用ＭＯＳトランジスタの高濃度不純物領域を形成するときのマスク合わせずれによって低濃度Ｎ型拡散層６０９，６０９の幅（すなわちオフセット幅）が変動してしまい、このために、当該高耐圧用ＭＯＳトランジスタの耐圧特性が変動してしまうという欠点があった。
【００１４】
かかる耐圧特性の変動を抑えるためには、高耐圧用ＭＯＳトランジスタの高濃度不純物領域も、ゲート電極およびサイドウォールをマスクとして、自己整合的に形成することが望ましい。しかし、サイドウォールをマスクとして使用するためには、このサイドウォールの形成幅を高精度に制御する技術が必要になる。サイドウォールをマスクとして使用するためには、このサイドウォールの幅を、オフセット領域の幅Ｌ（図５（Ｂ）参照）の設計値と一致させなければならないからである。
【００１５】
サイドウォールの幅を制御する技術としては、例えば下記特許文献１に記載されたものが知られている。この技術では、ゲート電極の厚さを変化させることによって、サイドウォールの幅を調整している（特許文献１の段落００１２参照）。
【００１６】
しかしながら、ゲート電極の厚さによるサイドウォール幅の調節には、限界がある。なぜなら、Ｎ型ＭＯＳトランジスタのゲート電極を厚くしすぎると当該ゲート電極が空乏化する等の弊害が生じるからである（例えば下記特許文献２の段落００１１参照）。
【００１７】
また、ゲート電極を厚くしすぎると、ゲート電極どうしが近接している場合に、当該ゲート電極間の隙間で、サイドウォール形成材料膜（上述の例では酸化シリコン膜）の形成具合にばらつきが生じるようになり、サイドウォール幅を高精度に制御できなくなる。
【００１８】
このような理由から、高耐圧用ＭＯＳトランジスタの高濃度不純物領域を、サイドウォールを用いて自己整合的に形成するためには、ゲート電極の厚さ以外の調整によりサイドウォールの幅を高精度に制御する技術が望まれる。
【特許文献１】特開２０００−１００９６４号公報
【特許文献２】特開２０００−５８６６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
この発明の解決課題は、ゲート電極の厚さ以外の調整によりサイドウォールの幅を高精度に制御することができる半導体装置の製造方法を提供する点にある。
【課題を解決するための手段】
【００２０】
（１）第１の発明に係る半導体装置の製造方法は、半導体基板表面にゲート絶縁膜を形成する第１工程と、ゲート絶縁膜上にゲート電極を形成する第２工程と、ゲート電極をマスクとしたイオン注入により半導体基板の表面に低濃度不純物領域を形成する第３工程と、半導体基板表面にサイドウォール用絶縁層を形成する第４工程と、サイドウォール用絶縁層を異方性エッチングすることによってゲート電極の側面にサイドウォールを形成する第５工程と、ゲート電極およびサイドウォールをマスクとしたイオン注入により半導体基板の表面に高濃度不純物領域を形成する第６工程とを含む半導体装置の製造方法に関する。
【００２１】
そして、サイドウォールの幅を、サイドウォール用絶縁層の膜厚によって制御することを特徴とする。
【００２２】
（２）第２の発明に係る半導体装置の製造方法は、半導体基板表面を第１素子形成領域と第２素子形成領域とに分けるための素子分離領域を形成する第１工程と、半導体基板表面の全域に第１ゲート絶縁膜を形成する第２工程と、第１素子形成領域の第１ゲート絶縁膜上に第１ゲート電極を形成する第３工程と、第１ゲート電極をマスクとしたイオン注入により第１素子形成領域に第１低濃度不純物領域を形成する第４工程と、半導体基板表面に所定膜厚の第１サイドウォール用絶縁層を形成する第５工程と、第１サイドウォール用絶縁層を異方性エッチングすることによって第１サイドウォールを第１ゲート電極の側面に形成するとともに、第１ゲート絶縁膜の露出部分を除去する第６工程と、第２素子形成領域に第２ゲート絶縁膜を形成する第７工程と、第２ゲート絶縁膜上に第２ゲート電極を形成する第８工程と、第２ゲート電極をマスクとしたイオン注入により第２素子形成領域に第２低濃度不純物領域を形成する第９工程と、半導体基板表面に、第１サイドウォール用絶縁層とは異なる膜厚の第２サイドウォール用絶縁層を形成する第１０工程と、第２サイドウォール用絶縁層を異方性エッチングすることによって、第１サイドウォールとは異なる幅の第２サイドウォールを第２ゲート電極の側面に形成するとともに、第２ゲート絶縁膜の露出部分を除去する第１１工程とを含むことを特徴とする。
【発明の効果】
【００２３】
第１の発明によれば、サイドウォール幅を、サイドウォール用絶縁層の厚さを調整することによって、高精度制御することができる。
【００２４】
第２の発明によれば、サイドウォール幅をサイドウォール用絶縁層の厚さによって制御し、且つ、第１、第２素子形成領域に厚さの異なるサイドウォール用絶縁層をそれぞれ個別の工程（第５工程、第９工程）で形成することとしたので、低濃度不純物領域の幅が異なる二種類の素子を一枚の半導体基板に形成することができる。
【発明を実施するための最良の形態】
【００２５】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００２６】
図１および図２は、この実施形態に係る半導体装置の製造方法を説明するための工程断面図である。また、図３は、この実施形態を適用して製造した半導体装置の完成状態を示す断面図である。
【００２７】
（１）まず、従来の製造工程と同様、Ｐ型シリコン基板１０１の表面に、例えばＬＯＣＯＳ(local oxidation of silicon)法を用いて、素子分離膜１０２を形成する。これにより、Ｐ型シリコン基板１０１の表面は、高耐圧用Ｎ型ＭＯＳトランジスタを形成するための素子形成領域１０３と、低耐圧用Ｎ型ＭＯＳトランジスタを形成するための素子形成領域１０４とに分離される。そして、通常の酸化技術を用いて、Ｐ型シリコン基板１０１の表面に、例えば膜厚５００Åのゲート酸化膜１０５を形成する。続いて、Ｐ型シリコン基板１０１の全表面に、通常のＣＶＤ(Chemical Vapor Deposition) 技術等を用いて、例えば膜厚４０００Åのポリシリコン膜を堆積させる。さらに、通常のフォトリソグラフィー技術やエッチング技術等を用いてこのポリシリコン膜をパターニングすることにより、素子形成領域１０３の表面に、ゲート電極１０６を形成する（図１（Ａ）参照）。
【００２８】
（２）通常のフォトリソグラフィー技術等を用いて、素子形成領域１０４をレジスト膜（図示せず）で覆う。そして、素子分離膜１０２およびゲート電極１０６をマスクとし、通常のイオン注入技術（例えば注入エネルギー７０ＫｅＶ、ドーズ量５．０×１０12ｃｍ-2）によって、リン・イオンを注入する。これにより、素子形成領域１０３に、低濃度Ｎ型拡散層１０７，１０７が形成される。その後、レジスト膜を除去する（図１（Ｂ）参照）。
【００２９】
（３）Ｐ型シリコン基板１０１上に、通常のＣＶＤ技術等を用いて、絶縁膜１０８を形成する。絶縁膜１０８の形成材料としては酸化シリコンやＰＳＧ（リン・シリケート・ガラス）等を使用することができるが、ここでは、ＰＳＧ膜を形成する場合を例に採って説明する。また、ＰＳＧ膜の膜厚は、例えば７０００Åとする（図１（Ｃ）参照）。
【００３０】
（４）絶縁膜１０８の形成後、当該絶縁膜１０８を異方性エッチングで加工することにより、ゲート電極１０６の側面にサイドウォール１０９，１０９を形成するとともに、ゲート酸化膜１０５の露出部分を除去する。これにより、素子形成領域１０３の低濃度Ｎ型拡散層１０７，１０７と素子形成領域１０４とが露出する（図１（Ｄ）参照）。ここでは、ゲート電極１０６の厚さを４０００Åとし且つ絶縁膜１０８の厚さを７０００Åとしたので、サイドウォール１０９，１０９の幅は約０．５０μｍとなる（後述の図４参照）。
【００３１】
（５）Ｐ型シリコン基板１０１の全面に、例えば膜厚１００Åのゲート酸化膜２０１を形成する。次に、Ｐ型シリコン基板１０１の全表面に、通常のＣＶＤ技術等を用いて、上記工程（１）と同じ膜厚（ここでは４０００Å）のポリシリコン膜を堆積させる。さらに、通常のフォトリソグラフィー技術やエッチング技術等を用いてこのポリシリコン膜をパターニングすることにより、素子形成領域１０４の表面に、ゲート電極２０２を形成する（図２（Ａ）参照）。
【００３２】
（６）通常のフォトリソグラフィー技術等を用いて、素子形成領域１０３をレジスト膜（図示せず）で覆う。そして、素子分離膜１０２およびゲート電極２０２をマスクとし、通常のイオン注入技術（例えば注入エネルギー３０ＫｅＶ、ドーズ量５．０×１０13ｃｍ-2）によって、リン・イオンを注入する。これにより、素子形成領域１０４に、低濃度Ｎ型拡散層２０３，２０３が形成される。その後、レジスト膜を除去する（図２（Ｂ）参照）。
【００３３】
（７）Ｐ型シリコン基板１０１上に、通常のＣＶＤ技術等を用いて、絶縁膜２０４を形成する。上記工程（３）と同様、絶縁膜の形成材料や膜厚は任意であるが、ここでは、厚さ５０００ÅのＰＳＧ膜を形成する場合を例に採って説明する（図２（Ｃ）参照）。
【００３４】
（８）絶縁膜２０４の形成後、当該絶縁膜２０４を異方性エッチングで加工することにより、ゲート電極２０２の側面にサイドウォール２０５，２０５を形成するとともに、ゲート酸化膜２０１の露出部分を除去する。これにより、素子形成領域１０４の低濃度Ｎ型拡散層２０３，２０３と、素子形成領域１０３の低濃度Ｎ型拡散層１０７，１０７と、ゲート電極１０６の表面とが、露出する（図２（Ｄ）参照）。ここでは、ゲート電極２０２の厚さを４０００Åとし且つ絶縁膜２０４の厚さを５０００Åとしたので、サイドウォール２０５，２０５の幅は、約０．４０μｍとなる（後述の図４参照）。
【００３５】
（９）通常のイオン注入技術を用い、例えば注入エネルギー４０ＫｅＶ、ドーズ量２．０×１０15ｃｍ-2で、Ｐ型シリコン基板１０１に対する砒素イオンの注入を行う。このとき、素子分離膜１０２、ゲート電極１０６，２０２およびサイドウォール１０９，２０５が、マスクとなる。これにより、素子形成領域１０３に高濃度不純物領域（すなわちソース・ドレイン領域）２０６，２０６が自己整合的に形成されると同時に、素子形成領域１０４に高濃度不純物領域２０７，２０７が自己整合的に形成される。これにより、素子形成領域１０３には高耐圧用Ｎ型ＭＯＳトランジスタ２０８が完成し、且つ、素子形成領域１０４には低耐圧用Ｎ型ＭＯＳトランジスタ２０９が完成する（図３参照）。
【００３６】
低濃度Ｎ型拡散層１０７，１０７，２０３，２０３のうち、砒素イオンが注入されなかった領域が、最終的な低濃度Ｎ型拡散層（すなわちオフセット領域）になる。上述のように、この実施形態では、ゲート電極１０６，２０２をマスクとして低濃度Ｎ型拡散層１０７，１０７，２０３，２０３を形成し、さらに、ゲート電極１０６，２０２およびサイドウォール１０９，２０５をマスクとして高濃度不純物領域２０６，２０７を形成する。したがって、オフセット領域の幅は、サイドウォール１０９，２０５の幅Ｌ１，Ｌ２と一致する。すなわち、この実施形態では、オフセット領域の幅Ｌ１は０．５０μｍであり、また、オフセット領域の幅Ｌ２は０．４０μｍである。
【００３７】
このように、この実施形態に係る製造方法によれば、低耐圧用Ｎ型ＭＯＳトランジスタ２０９だけでなく、高耐圧用Ｎ型ＭＯＳトランジスタ２０８についても、高濃度不純物領域２０６，２０６を自己整合的に形成することができる。したがって、高濃度不純物領域２０７，２０７を形成するときのマスク合わせずれによる耐圧特性の変動を防止することができる。
【００３８】
加えて、この実施形態に係る製造方法によれば、素子形成領域１０３，１０４に、厚さの異なる絶縁膜１０８，２０４をそれぞれ個別の工程（上記工程（３）、（７）参照）で形成することとした。このため、低濃度不純物領域の幅が異なる二種類のＮ型ＭＯＳトランジスタ２０８，２０９を、一枚のＰ型シリコン基板１０１に形成することができる。
【００３９】
上述のように、この実施形態では、絶縁膜１０８，２０４の厚さのみを調整することにより、サイドウォール１０９，２０５の幅を制御した。しかし、絶縁膜１０９，２０５の厚さとゲート電極１０６，２０２の厚さの両方を調整して、サイドウォール１０９，２０５の幅を制御することも可能である。図４は、ゲート電極１０６，２０２の厚さおよび絶縁膜（ここではＰＳＧ膜）１０８，２０４の厚さと、サイドウォール１０９，２０５の幅との関係を示すグラフである。図４において、横軸はゲート電極１０６，２０２の厚さであり、縦軸はサイドウォール１０９，２０５の幅である。また、αはＰＳＧ膜の厚さが７０００Åの場合、βはＰＳＧ膜の厚さが６０００Åの場合、γはＰＳＧ膜の厚さが５０００Åの場合である。
【００４０】
図４から分かるように、ＰＳＧ膜の厚さのみによってもサイドウォール１０９，２０５の幅を調整することが可能であるが、ゲート電極１０６，２０２およびＰＳＧ膜の両方の厚さを調整することによって、サイドウォール１０９，２０５の幅をより柔軟且つ広範囲に制御することができる。
【００４１】
なお、ＰＳＧ膜の厚さ調整と組み合わせることにより、ゲート電極１０６，２０２の厚さを極端に厚くしたり薄くしたりする必要は無くなるので、上述のようなゲート電極の空乏化（特許文献１参照）やサイドウォール幅の制御精度の悪化といった弊害を招くことはない。
【００４２】
この実施形態では、Ｎ型ＭＯＳトランジスタを製造する工程を例に採って説明したが、不純物のＮ型／Ｐ型を入れ替えることで、この発明をＰ型ＭＯＳトランジスタの製造にも適用できることは、もちろんである。
【図面の簡単な説明】
【００４３】
【図１】実施の形態にかかる半導体装置の製造方法を説明するための工程断面図である。
【図２】実施の形態にかかる半導体装置の製造方法を説明するための工程断面図である。
【図３】実施の形態を適用して製造した半導体装置の完成状態を示す断面図である。
【図４】ゲート電極の厚さおよび絶縁膜の厚さと、サイドウォールの幅との関係を示すグラフである。
【図５】従来のＮ型ＭＯＳトランジスタの構造例を示す断面図であり、（Ａ）は低耐圧用Ｎ型ＭＯＳトランジスタの構造例、（Ｂ）は高耐圧用Ｎ型ＭＯＳトランジスタの構造例である。
【図６】従来の半導体装置の製造方法を説明するための工程断面図である。
【符号の説明】
【００４４】
１０１  Ｐ型シリコン基板
１０２  素子分離膜
１０３，１０４  素子形成領域
１０５，２０１  ゲート酸化膜
１０６，２０２  ゲート電極
１０７，２０３  低濃度Ｎ型拡散層
１０８，２０４  絶縁膜
１０９，２０５  サイドウォール
２０６，２０７  高濃度不純物領域
２０８  高耐圧用Ｎ型ＭＯＳトランジスタ
２０９  低耐圧用Ｎ型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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