(57)【要約】      （修正有）【課題】センシングノード間のカップリングキャパシタンスを抑制することが可能な不揮発性メモリ素子のページバッファを提供する。【解決手段】 ページバッファは第１ラッチ部と１つ以上の第２ラッチ部と、第１ラッチ部と第２ラッチ部との間に接続され、第１ラッチ部に記憶されたデータを第２ラッチ部に伝達するように制御するための伝送部と、読み出し動作時にビットラインからデータを感知して第１ラッチ部に記憶するように制御し、或いはプログラム動作時に第１及び第２ラッチ部からビットラインへデータを伝送するように制御するためのパス選択部と、パス選択部がデータを感知できるようにし、或いはビットラインから伝送されたデータを第１ラッチ部に記憶できるようにするためのセンシング部と、データラインからデータを第１及びラッチ部に伝送し、或いは第１及び第２ラッチ部に記憶されたデータをデータラインに伝送するためのデータ入出力部とを含む。【選択図】図４
2006031906.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するための第１ラッチ部と、
データを記憶するための少なくとも１つ以上の第２ラッチ部と、
前記第１ラッチ部と前記第２ラッチ部との間に接続され、前記第１ラッチ部に記憶されたデータを前記第２ラッチ部へ伝達するように制御するための伝送部と、
読み出し動作時にビットラインからデータを感知して前記第１ラッチ部に記憶するように制御し、或いはプログラム動作時に前記第１及び第２ラッチ部から前記ビットラインへデータを伝送するように制御するためのパス選択部と、
前記パス選択部がデータを感知できるようにし、或いは前記ビットラインから伝送されたデータを前記第１ラッチ部に記憶できるようにするためのセンシング部と、
データラインからデータを前記第１及び第２ラッチ部へ伝送し、或いは前記第１及び第２ラッチ部に記憶されたデータを前記データラインへ伝送するためのデータ入出力部とを含む不揮発性メモリ装置のページバッファ。
【請求項２】
前記パス選択部は、
一対のビットラインに接続された複数の第１センシングノードと、
データを感知するための第２センシングノードと、
複数の前記第１センシングノードと前記第２センシングノードとの間にそれぞれ接続され、読み出し動作を制御するための第１スイッチと、
前記第１ラッチ部と前記第１センシングノードとの間、前記第２ラッチ部と前記第１センシングノードとの間に接続され、プログラム動作を制御するための第２スイッチとを含むことを特徴とする請求項１記載の不揮発性メモリ装置のページバッファ。
【請求項３】
前記第１スイッチは、読み出し制御信号によって制御されるＮＭＯＳトランジスタからなることを特徴とする請求項２記載の不揮発性メモリ装置のページバッファ。
【請求項４】
前記第２スイッチは、プログラム制御信号によって制御されるＮＭＯＳトランジスタからなることを特徴とする請求項２記載の不揮発性メモリ装置のページバッファ。
【請求項５】
前記第１センシングノードは、
読み出し或いはプログラムしようとする複数のビットライン対の個数と同一の数だけ備えられることを特徴とする請求項２記載の不揮発性メモリ装置のページバッファ。
【請求項６】
前記第１センシングノードは４つ備えられることを特徴とする請求項５記載の不揮発性メモリ装置のページバッファ。
【請求項７】
前記センシング部は、
電源電圧端子と前記第２センシングノードとの間に接続され、前記第２センシングノードを電源電圧レベルにプリチャージするための制御信号によって制御されるプルアップトランジスタと、
前記第１ラッチ部と接地電圧端子との間に直列接続され、前記第２センシングノードの電圧レベルとラッチ制御信号に基づいてそれぞれ制御されるプルダウントランジスタとを含むことを特徴とする請求項２記載の不揮発性メモリ装置のページバッファ。
【請求項８】
第１ラッチ部は、
第１インバータと、
前記第１インバータの出力ノードである第１ラッチノードを入力とする第２インバータと、
前記第１ラッチノードと接地電圧端子との間に第１ラッチノードを初期化させるためのプルダウントランジスタとを含むことを特徴とする請求項１記載の不揮発性メモリ装置のページバッファ。
【請求項９】
前記第２ラッチ部は、
第１インバータと、前記第１インバータの出力ノードである第１ラッチノードを入力とする第２インバータとを含むラッチからなり、前記第２インバータの出力は前記第１インバータが入力とすることを特徴とする請求項１記載の不揮発性メモリ装置のページバッファ。
【請求項１０】
前記第２ラッチ部は、
読み出し或いはプログラムしようとする複数のビットライン対の個数より１つ少ない数だけ備えられることを特徴とする請求項１記載の不揮発性メモリ装置のページバッファ。
【請求項１１】
前記第２ラッチ部は４つ備えられていることを特徴とする請求項１０記載の不揮発性メモリ装置のページバッファ。
【請求項１２】
前記伝送部は、
前記第１ラッチ部に記憶されたデータを前記第２ラッチ部へ伝送するときにターンオンされ、前記第２ラッチ部にデータが記憶されると、ターンオフされるように制御する伝送制御信号によって制御される前記ＮＭＯＳトランジスタからなることを特徴とする請求項１記載の不揮発性メモリ装置のページバッファ。
【請求項１３】
前記データ入出力部は、前記データラインと前記第１ラッチ部との間、前記データラインと前記第２ラッチ部との間にそれぞれ対応して接続され、前記データラインからデータを前記第１及び第２ラッチ部へ伝送し、或いは前記第１及び第２ラッチ部に記憶されたデータを前記データラインへ伝送するように制御する入出力制御信号に基づいて制御されるＮＭＯＳトランジスタを含むことを特徴とする請求項１記載の不揮発性メモリ装置のページバッファ。
【請求項１４】
不揮発性メモリ装置のプログラム方法において、
第１ラッチ部にデータを記憶する段階と、
読み出し或いはプログラムしようとする複数のビットライン対の個数より一つ少ない数だけ備えられる複数の第２ラッチ部に順次それぞれデータを記憶する段階と、
プログラムするメモリセルを選択し、前記第１ラッチ部と前記第２ラッチ部に記憶されたデータを、プログラム制御信号に基づいて、選択されたメモリセルにプログラムする段階とを含むことを特徴とするプログラム方法。
【請求項１５】
前記不揮発性メモリ装置のプログラム方法は、請求項１〜請求項１３のいずれかに記載の不揮発性メモリ装置のページバッファを用いてプログラムすることを特徴とする請求項１４記載のプログラム方法。
【請求項１６】
不揮発メモリ装置の読み出し方法において、
データを感知して記憶するための第１ラッチ部と、読み出し或いはプログラムしようとする複数のビットライン対の個数より１つ少ない数だけ備えられる複数の第２ラッチ部とが提供され、選択されたメモリセルのデータを感知して第１ラッチ部に記憶する段階と、
前記第１ラッチ部に記憶されたデータを伝送部を介して第２ラッチ部に記憶する段階と、
前記第１ラッチ部から第２ラッチ部へ前記データが伝送されると、前記伝送部をターンオフして前記第１ラッチ部と第２ラッチ部を電気的に分離する段階と、
前記第１ラッチ部に新規データを受け入れて記憶し、前記第１ラッチ部に記憶された新規データを伝送部を介して他の第２ラッチ部に記憶し、前記第１ラッチ部から前記他の第２ラッチ部へ前記新規データが伝送されると、前記伝送部をターンオフして前記第１ラッチ部と前記他の第２ラッチ部を電気的に分離する段階とを繰り返し行い、前記複数の第２ラッチ部にデータを全て記憶する段階と、
前記第１ラッチ部にさらに新規データを受け入れて記憶する段階と、
前記第１ラッチ部と前記第２ラッチ部に記憶されたデータをデータ入出力部を介してデータラインへ順次出力する段階とを含むことを特徴とする読み出し方法。
【請求項１７】
前記不揮発性メモリ装置の読み出し方法は、請求項１〜請求項１３のいずれかに記載の不揮発性メモリ装置のページバッファを用いて読み出すことを特徴とする請求項１６記載の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置、プログラム及び読み出し方法に係り、さらに詳しくは、不揮発性メモリ装置のページバッファ及びこれを用いたプログラム方法と読み出し方法に
に関する。
【背景技術】
【０００２】
半導体メモリ素子は、電気の供給が中断されると記憶情報が消滅される揮発性メモリ(volatile memory)素子と、電気の供給が中断されても情報を継続的に維持させることが可能な不揮発性メモリ(non-volatile memory)素子とに区別される。不揮発性メモリ素子にはＥＰＲＯＭ(Erasable Programmable Read Only Memory)、ＥＥＰＲＯＭ(Electrically Erasable Programmable Read Only Memory)、フラッシュメモリ(Flash Memory)などがある。
【０００３】
フラッシュメモリ素子でデータを記憶するメモリセルはセルトランジスタを含んでおり、それぞれのセルトランジスタはコントロールゲートとフローティングゲートを有する。フラッシュメモリ素子は、絶縁膜を介したトンネリング現象を用いて情報を記憶している。
【０００４】
フラッシュメモリ素子は、セルの構成によってＮＯＲ型とＮＡＮＤ型に区分される。ＮＯＲ型フラッシュメモリ素子は、少量の情報を非順次高速て読み出すのに使用されており、これに対し、ＮＡＮＤ型フラッシュメモリ素子は、情報を順次読み出すのに主に使用されている。ＮＡＮＤ型フラッシュメモリ素子は、ページバッファを用いてデータをプログラムまたは記憶している。
【０００５】
図１は従来のセルアレイ領域とページバッファのレイアウトを概略的に示す概略図である。図１において、「Ａ」と「Ｂ」はＡ部分とＢ部分を拡大したもので、参照符号１０はセルアレイ領域を示す。
【０００６】
従来のページバッファは、図１に示すように、ページバッファのレイアウトを考慮して４つのページバッファを積んでおく構造を採用している。ところが、これにより同じメモリセルアレイに適用されるページバッファもレイアウトによる差異によって互いに異なる模様を有する。したがって、読み出し動作時にページバッファのセンシングノード(sensing node)のＳＯノードがフローティングされて周囲の影響を受ける度合いが異なるので、４つのページバッファがそれぞれ異なる感知差異(sensing difference)を有し、テスト時にエラーが発生するという問題点がある。すなわち、読み出し動作時、センシングノードはフローティングされ、隣接センシングノードとのカップリングキャパシタンス(coupling capacitance)によってデータを検出するが、正確な値を感知せずフェールが発生するという現象を示す。また、半導体技術が発展するほど、ページバッファのレイアウトがさらに難しくなり、これにより多段のページバッファを使用するので、このようなセンシングノード間のカップリングキャパシタンスによるフェールはさらに激しい問題として台頭している。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、センシングノード間のカップリングキャパシタンスを抑制することが可能な不揮発性メモリ素子のページバッファを提供することにある。
【０００８】
また、本発明の他の目的は、不揮発性メモリ素子のプログラム方法を提供することにある。
【０００９】
また、本発明の別の目的は、不揮発性メモリ素子の読み出し方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明のある観点によれば、データを記憶するための第１ラッチ部と、データを記憶するための少なくとも１つ以上の第２ラッチ部と、前記第１ラッチ部と前記第２ラッチ部との間に接続され、前記第１ラッチ部に記憶されたデータを前記第２ラッチ部に伝達するように制御するための伝送部と、読み出し動作時にビットラインからデータを感知して前記第１ラッチ部に記憶するように制御し、或いはプログラム動作時に前記第１及び第２ラッチ部から前記ビットラインへデータを伝送するように制御するためのパス選択部と、前記パス選択部がデータを感知できるようにし、或いは前記ビットラインから伝送されたデータを前記第１ラッチ部に記憶できるようにするためのセンシング部と、データラインからデータを前記第１及びラッチ部に伝送し、或いは前記第１及び第２ラッチ部に記憶されたデータを前記データラインに伝送するためのデータ入出力部とを含む、不揮発性メモリ装置のページバッファが提供される。
【００１１】
また、本発明の他の観点によれば、不揮発性メモリ装置のプログラム方法において、第１ラッチ部にデータを記憶する段階と、読み出し或いはプログラムしようとする複数のビットライン対の個数より一つ少ない数だけ備えられる複数の第２ラッチ部に順次それぞれデータを記憶する段階と、プログラムするメモリセルを選択し、前記第１ラッチ部と第２ラッチ部に記憶されたデータを、プログラム制御信号に基づいて、選択されたメモリセルにプログラムする段階とを含む、プログラム方法が提供される。
【００１２】
また、本発明の別の観点によれば、不揮発性メモリ装置の読み出し方法において、データを感知して記憶するための第１ラッチ部と、読み出し或いはプログラムしようとする複数のビットライン対の個数より１つ少ない数だけ備えられる複数の第２ラッチ部とが提供され、選択されたメモリセルのデータを感知して第１ラッチ部に記憶する段階と、前記第１ラッチ部に記憶されたデータを伝送部を介して第２ラッチ部に記憶する段階と、前記第１ラッチ部から第２ラッチ部へ前記データが伝送されると、前記伝送部をターンオフして前記第１ラッチ部と第２ラッチ部を電気的に分離する段階と、前記第１ラッチ部に新規データを受け入れて記憶し、前記第１ラッチ部に記憶された新規データを伝送部を介して他の第２ラッチ部に記憶し、前記第１ラッチ部から前記他の第２ラッチ部へ前記新規データが伝送されると、前記伝送部をターンオフして前記第１ラッチ部と前記他の第２ラッチ部を電気的に分離する段階とを繰り返し行い、前記複数の第２ラッチ部にデータを全て記憶する段階と、前記第１ラッチ部にさらに新規データを受け入れて記憶する段階と、前記第１ラッチ部と前記第２ラッチ部に記憶されたデータをデータ入出力部を介してデータラインへ順次出力する段階とを含む、読み出し方法が提供される。
【発明の効果】
【００１３】
本発明によれば、データラッチを用いてページバッファの数を減らすことにより、センシングノードのカップリングキャパシタンスによるフェール現象を抑制することができる。
【００１４】
また、従来では、４つまたはそれ以上のページバッファを使用しなければならなかったが、本発明では、１つのページバッファで代替してページバッファの数を減らすことができるので、レイアウトの負担を減らすことができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照しながら、本発明に係る好適な実施例を詳細に説明する。ところが、下記の実施例は、当該分野で通常の知識を有する者に本発明を十分理解させるために提供されるもので、様々な形態に変形でき、本発明を制限するものではない。図面上において、同一の符号は同一の要素を示す。
【００１６】
図２はＮＡＮＤ型フラッシュメモリ素子のセルアレイ領域の一部分を示す等価回路図である。
【００１７】
図２を参照すると、ＮＡＮＤ型フラッシュメモリのセルアレイ領域は、複数のストリング２０から構成され、１本のストリングに１６個または３２個のセルが接続される。各ストリングＳ１、Ｓ２、Ｓ３、Ｓ４はドレイン選択トランジスタＤＳＴ、複数のセルトランジスタＣ１〜Ｃｎ及びソース選択トランジスタＳＳＴから構成される。ドレイン選択トランジスタＤＳＴのドレイン領域はビットラインＢＬｅ、ＢＬｏに接続され、ソース選択トランジスタＳＳＴのソース領域は共通ソースラインＣＳＬに接続される。前記セルトランジスタＤＳＴのゲート端子にはワードラインＷＬが接続されている。ドレイン選択トランジスタＤＳＴのゲート端子にはドレイン選択ラインＤＳＬが接続され、ソース選択トランジスタＳＳＴのゲート端子にはソース選択ラインＳＳＬが接続されている。ビットラインＢＬｅ、ＢＬｏにはプログラム／読み出し動作時にビットラインＢＬｅ、ＢＬｏのいずれか１本を選択し、選択されたビットラインを第１センシングノードＳＯ１に接続し、選択されていないビットラインをフローティングさせるビットライン選択回路（図４の「１００」参照）が接続されており、前記ビットライン選択回路にページバッファ（図３の「１７０」）が接続されている。
【００１８】
図３はセルアレイ領域とページバッファのレイアウトを概略的に示す概略図である。図４は本発明の好適な実施例に係るページバッファを示す回路図である。図３において、Ｃ′とＤ′はＣ部分とＤ部分を拡大したもので、参照符号ＣＡはセルアレイ領域を示す。
【００１９】
図３及び図４を参照すると、ページバッファ１７０は、様々な機能を行うが、選択されたページのメモリセルからデータを読み出そうとする場合、選択されたページのデータを感知してラッチする。これは「感知動作(sense operation)」とも呼ばれる。また、選択されたページのメモリセルからデータをプログラムしようとする場合、ページバッファ１７０は外部から提供されるプログラムデータを一時的に記憶する。これは「データローディング動作(data loading operation)」とも呼ばれる。プログラム／消去されたセルが目標のしきい値電圧(target threshold voltage)を有するか（またはプログラム／消去されたセルが十分プログラム／消去されたか）否かを確認するための検証動作を行う場合、ページバッファ１７０は、感知動作と同様に、選択されたページのメモリセルのデータビットを感知してラッチする。
【００２０】
ページバッファ１７０は、データを記憶するための第１ラッチ部１２０と、データを記憶するための少なくとも一つ以上の第２ラッチ部１３０と、第１ラッチ部１２０と第２ラッチ部１３０との間に接続され、第１ラッチ部１２０に記憶されたデータを第２ラッチ部１３０に伝達するように制御するための伝送部１４０と、ビットライン（ビットライン選択回路）に接続され、読み出し動作時にビットラインＢＬｅ、ＢＬｏからデータを感知して第１ラッチ部１２０に記憶するように制御し、或いはプログラム動作時に第１及び第２ラッチ部１２０、１３０からビットラインＢＬｅ、ＢＬｏへデータを伝送するように制御するためのパス選択部１１０と、パス選択部１１０がデータを感知できるようにし、或いはビットラインＢＬｅ、ＢＬｏから伝送されたデータを第１ラッチ部１２０に記憶できるようにするためのセンシング部１５０と、データラインＩ／Ｏからデータを第１及び第２ラッチ部１２０、１３０へ伝送し、或いは第１及び第２ラッチ部１２０、１３０に記憶されたデータをデータラインＩ／Ｏへ伝送するためのデータ入出力部１６０とを含む。
【００２１】
ページバッファ１７０は、データを記憶するための第１ラッチ部１２０と、少なくとも１つ以上の第２ラッチ部１３０とを含む。第１ラッチ部１２０は、インバータＩＮＶ１、ＩＮＶ２からなる第２ラッチＬＡＴ１を含み、第１及び第２ラッチノードＱ１、／Ｑ１を有する。また、第１ラッチ部１２０は第１ラッチノードＱ１と接地電圧Ｖｓｓとの間に第１ラッチノードＱ１を初期化させるためのプルダウントランジスタの第７ＮＭＯＳトランジスタＮ７を含む。第２ラッチ部１３０は第２ラッチ〜第４ラッチＬＡＴ１、ＬＡＴ２、ＬＡＴ３、ＬＡＴ４を含む。第２ラッチＬＡＴ２はインバータＩＮＶ３、ＩＮＶ４から構成され、第１及び第２ラッチノードＱ２、／Ｑ２を有する。第３ラッチＬＡＴ３はインバータＩＮＶ５、ＩＮＶ６から構成され、第１及び第２ラッチノードＱ３、／Ｑ３を有する。第４ラッチＬＡＴ４はインバータＩＮＶ７、ＩＮＶ８から構成され、第１及び第２ラッチノードＱ４、／Ｑ４を有する。第２ラッチ部１３０は読み出し或いはプログラムしようとする複数のビットラインＢＬｅ、ＢＬｏ対の個数より１つ少ない数だけ備えられるが、本実施例では３つのラッチＬＡＴ２、ＬＡＴ３、ＬＡＴ４から構成された例を示す。
【００２２】
伝送部１４０は、第１ラッチ部１２０と第２ラッチ部１３０との間に接続され、第１ラッチ部１２０に記憶されたデータを第２ラッチ部１３０へ伝達するように制御する。伝送部１４０は、第１ラッチ部１２０に記憶されたデータを第２ラッチ部１３０へ伝送するときにターンオンされ、第２ラッチ部１３０にデータが記憶されると、ターンオフされるように制御する伝送制御信号Ｔ２、Ｔ１、Ｔ０によって制御されるＮＭＯＳトランジスタＮ８、Ｎ９、Ｎ１０から構成される。さらに具体的には、第１ラッチＬＡＴ１と第２ラッチＬＡＴ２との間には第８ＮＭＯＳトランジスタＮ８が接続されており、第８ＮＭＯＳトランジスタＮ８は制御信号Ｔ２によって制御される。第１ラッチＬＡＴ１と第３ラッチＬＡＴ３との間には第９ＮＭＯＳトランジスタＮ９が接続されており、第９ＮＭＯＳトランジスタＮ９は制御信号Ｔ１によって制御される。第１ラッチＬＡＴ１と第４ラッチＬＡＴ４との間には第１０ＮＭＯＳトランジスタＮ１０が接続されており、第１０ＮＭＯＳトランジスタＮ１０は制御信号Ｔ０によって制御される。
【００２３】
パス選択部１１０は、一対のビットラインに接続された複数の第１センシングノードＳＯ１と、データを感知するための第２センシングノードＳＯ２と、第１センシングノードＳＯ１と第２センシングノードＳＯ２との間にそれぞれ接続され、読み出し動作を制御するための第１スイッチＮ３と、第１ラッチ部１２０と第１センシングノードＳＯ１との間に、そして第２ラッチ部１３０と第１センシングノードＳＯ１との間に接続され、プログラム動作を制御するための第２スイッチＮ４とを含む。具体的には、各ビットライン選択回路１００と第２センシングノードＳＯ２との間には第３ＮＭＯＳトランジスタＮ３が接続されており、第３ＮＭＯＳトランジスタＮ３は読み出し制御信号Ｒｅａｄによって制御される。第４ＮＭＯＳトランジスタＮ４は、プログラム制御信号ＰＧＭによってターンオン／ターンオフされ、第１センシングノードＳＯ１と各ラッチＬＡＴ１、ＬＡＴ２、ＬＡＴ３、ＬＡＴ４の第１ラッチノードＱ１、Ｑ２、Ｑ３、Ｑ４との間に接続されている。第１センシングノードＳＯ１は読み出し或いはプログラムしようとする複数のビットライン対ＢＬｅ、ＢＬｏの個数と同一の数だけ備えられるが、本実施例では４つから構成された例を示す。
【００２４】
各ビットライン選択回路１００は、一対のビットラインＢＬｅ、ＢＬｏに接続される。ビットラインＢＬｅと第１センシングノードＳＯ１との間には第１ＮＭＯＳトランジスタＮ１が接続されており、第１ＮＭＯＳトランジスタＮ１は、制御信号ＢＳＬｅによって制御される。ビットラインＢＬｏと第１センシングノードＳＯ１との間には第２ＮＭＯＳトランジスタＮ２が接続されており、第２ＮＭＯＳトランジスタＮ２は、制御信号ＢＳＬｏによって制御される。第１及び第２ＮＭＯＳトランジスタＮ１、Ｎ２は、プログラム／読み出し動作時にビットラインＢＬｅ、ＢＬｏのいずれか一つを選択し、選択されたビットラインを第１センシングノードＳＯ１に接続し、選択されていないビットラインをフローティングさせる。
【００２５】
センシング部１５０は、電源電圧端子Ｖｃｃと第２センシングノードＳＯ２との間に接続され、第２センシングノードＳＯ２を電源電圧Ｖｃｃレベルにプリチャージするための制御信号ＰＲＥＣＨｂによって制御されるプルアップトランジスタＰと、第１ラッチ部１２０と接地電圧端子Ｖｓｓとの間に直列接続され、第２センシングノードＳＯ２の電圧レベルとラッチ制御信号ＬＡＴＣＨに基づいてそれぞれ制御されるプルダウントランジスタＮ５、Ｎ６とを含む。具体的には、電源電圧Ｖｃｃと第２センシングノードＳＯ２との間にはＰＭＯＳトランジスタＰが接続され、ＰＭＯＳトランジスタＰはプリチャージ制御信号ＰＲＥＣＨｂによって制御される。第１ラッチＬＡＴ１の第２ラッチノード／Ｑ１と接地電圧Ｖｓｓとの間には第５及び第６ＮＭＯＳトランジスタＮ５、Ｎ６が直列接続され、第５及び第６ＮＭＯＳトランジスタＮ５、Ｎ６は第２センシングノードＳＯ２の電圧レベルと制御信号ＬＡＴＣＨによってそれぞれ制御される。
【００２６】
データ入出力部１６０は、データラインＩ／Ｏと第１ラッチ部１２０との間に、そしてデータラインＩ／Ｏと第２ラッチ部１３０との間にそれぞれ対応して接続され、データラインＩ／Ｏからデータを第１及び第２ラッチ部１２０、１３０へ伝送し、或いは第１及び第２ラッチ部１２０、１３０に記憶されたデータをデータラインＩ／Ｏへ伝送するように制御する入出力制御信号ＹＡ３、ＹＡ２、ＹＡ１、ＹＡ０に基づいて制御されるＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４を含む。制御信号ＹＡ３、ＹＡ２、ＹＡ１、ＹＡ０はカラムアドレス情報によって生成される。具体的に、各ラッチＬＡＴ１、ＬＡＴ２、ＬＡＴ３、ＬＡＴ４の第１ラッチノードＱ１、Ｑ２、Ｑ３、Ｑ４とデータラインＩ／Ｏとの間に第１１〜第１４ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４が接続され、第１１〜第１４ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４は制御信号ＹＡ３、ＹＡ２、ＹＡ１、ＹＡ０によってターンオン／ターンオフされる。
【００２７】
次に、プログラム動作を説明する。データラインＩ／Ｏからデータが各ラッチ部１２０、１３０にローディングされ、ローティングされたデータは、プログラム信号ＰＧＭによって、ビットラインＢＬｅ、ＢＬｏに接続された第４ＮＭＯＳトランジスタＮ４を介してメモリセルにプログラムされる。各ラッチ部１２０、１３０にはデータがバイト（８ビットに該当）単位でローディングされる。
【００２８】
さらに具体的にプログラム動作を説明すると、まず、データ入出力部１６０の第１１ＮＭＯＳトランジスタＮ１１は開き、プログラムされるべきデータはデータラインＩ／Ｏから第１ラッチＬＡＴ１の第１ラッチノードＱ１にローディングされる。データが第１ラッチＬＡＴ１の第１ラッチノードＱ１に記憶されると、第１１ＮＭＯＳトランジスタＮ１１はターンオフされる。次に、データ入出力部１６０の第１２ＮＭＯＳトランジスタＮ１２は開き、プログラムされるデータはデータラインＩ／Ｏから第２ラッチＬＡＴ２の第１ラッチノードＱ２にローディングされる。データが第２ラッチＬＡＴ２の第１ラッチノードＱ２に記憶されると、第１２ＮＭＯＳトランジスタＮ１２はターンオフされる。その後、データ入出力部１６０の第１３ＮＭＯＳトランジスタＮ１３は開き、プログラムされるデータはデータラインＩ／Ｏから第３ラッチＬＡＴ３の第１ラッチノードＱ３にローディングされる。データが第３ラッチＬＡＴ３の第１ラッチノードＱ３に記憶されると、第１３ＮＭＯＳトランジスタＮ１３はターンオフされる。その後、データ入出力部１６０の第１４ＮＭＯＳトランジスタＮ１４は開き、プログラムされるデータはデータラインＩ／Ｏから第４ラッチＬＡＴ４の第１ラッチノードＱ４にローディングされる。データが第４ラッチＬＡＴ４の第１ラッチノードＱ４に記憶されると、第１４ＮＭＯＳトランジスタＮ１４はターンオフされる。このように、プログラムされるデータは順次第１〜第４ラッチＬＡＴ１〜ＬＡＴ４に記憶される。第１〜第４ラッチＬＡＴ１〜ＬＡＴ４に記憶されたデータはプログラム制御信号ＰＧＭに基づいて第４ＮＭＯＳトランジスタＮ４を介してメモリセルアレイのページにプログラムされる。
【００２９】
次に、読み出し動作を説明する。読み出し動作またはプログラム検証動作の際、選択されたページのメモリセルに記憶されたデータは第１ラッチ部１２０によって感知される。プログラム検証を行うために、まずビットラインＢＬｅ、ＢＬｏと第２センシングノードＳＯ２は放電される。その後、選択されたビットライン（例えば、ＢＬｅ）は所定の電圧に充電された後フローティングされる。
【００３０】
読み出し動作を行うために、第１ラッチ部１２０の第１ラッチノードＱ１を初期化させる。第１ラッチノードＱ１を初期化させて第１ラッチノードＱ１がロジックロー状態の「０」となるようにするため、制御信号ＳＥＴを低レベルから高レベルに遷移させて第７ＮＭＯＳトランジスタＮ７をターンオンさせる。制御信号ＳＥＴは第１ラッチノードＱ１が初期化された以後には低レベルを維持している。
【００３１】
次に、第２センシングノードＳＯ２をプリチャージさせる。このため、制御信号ＰＲＥＣＨｂが高レベルから低レベルに遷移することにより、第２センシングノードＳＯ２は電源電圧レベルとなる。第２センシングノードＳＯ２が電源電圧レベルとなることにより、第５ＮＭＯＳトランジスタＮ５はターンオンされ、第２ラッチノード／Ｑ１はロジックハイ状態の「１」を維持し、第１ラッチノードＱ１はロジックロー状態の「０」をそのまま維持している。この際、制御信号ＬＡＴＣＨはロジックロー状態であり、第６ＮＭＯＳトランジスタＮ６はターンオフされている。
【００３２】
読み出し動作を行うために、制御信号ＬＡＴＣＨＧが高レベルになると、第６ＮＭＯＳトランジスタＮ６はターンオンされ、制御信号ＲＥＡＤも高レベルになって第３ＮＭＯＳトランジスタＮ３もターンオンされる。
【００３３】
ビットライン選択回路１００によってビットラインを選択し、選択されたセルのデータを感知する。
【００３４】
選択されたメモリセルがプログラムされていなければ、第２センシングノードＳＯ２に供給される電流は、選択されたメモリセルを介して放電される。これは第２センシングノードＳＯ２の電圧が第５ＮＭＯＳトランジスタＮ５のしきい値電圧以下と低くなるようにして、第５ＮＭＯＳトランジスタＮ５はターンオフされる。たとえ第６ＮＭＯＳトランジスタＮ６がターンオンされていても、第１ラッチ部ＬＡＴ１の状態はそのまま維持される。制御信号ＳＥＴが低レベルを維持しているため、第７ＮＭＯＳトランジスタＮ７はターンオン状態なので、第１ラッチノードＱ１はロジックロー状態「０」のデータを有する。
【００３５】
選択されたセルがプログラムされていると、ＰＭＯＳトランジスタＰを介して供給される電流は、漸次第２センシングノードＳＯ２に充電される。これは第２センシングノードＳＯ２の電圧が第５ＮＭＯＳトランジスタＭ５のしきい値電圧以上増加するようにして、第５ＮＭＯＳトランジスタＮ６はターンオンされる。第６ＮＭＯＳトランジスタＮ６がターンオンされるとき、第２ラッチノード／Ｑ１は接地レベルとなり、第１ラッチノードＱ１はロジックハイのデータ「１」を有する。
【００３６】
上述したように、第１ラッチＬＡＴ１に記憶された第１データは、伝送トランジスタＮ８を介して第２ラッチＬＡＴ２に記憶される。第１ラッチＬＡＴから第２ラッチＬＡＴへ第１データが伝送されると、伝送トランジスタＮ８をターンオフして第１ラッチＬＡＴ１と第２ラッチＬＡＴ２を電気的に分離する。
【００３７】
次に、第１ラッチＬＡＴ１に新しい第２データを受け入れて記憶する。第１ラッチＬＡＴ１に記憶された第２データは、伝送トランジスタＮ９を介して第３ラッチＬＡＴ３に記憶される。第１ラッチＬＡＴ１〜第３ラッチＬＡＴ３へ第２データが伝送されると、伝送トランジスタＮ９をターンオフして第１ラッチＬＡＴ１と第３ラッチＬＡＴ３を電気的に分離する。
【００３８】
その後、第１ラッチＬＡＴ１に新しい第３データを受け入れて記憶する。第１ラッチＬＡＴ１に記憶された第３データは、伝送トランジスタＮ１０を介して第４ラッチＬＡＴ４に記憶される。第１ラッチＬＡＴ１から第４ラッチＬＡＴ４へ第３データが伝送されると、伝送トランジスタＮ１０をターンオフして第１ラッチＬＡＴ１と第４ラッチＬＡＴ４を電気的に分離する。
【００３９】
次に、第１ラッチＬＡＴ１に新しい第４データを受け入れて記憶する。上述したように、データの伝送とデータの記憶は第１ラッチＬＡＴ１と他のラッチＬＡＴ２、ＬＡＴ３、ＬＡＴ４とを電気的に分離することにより可能である。
【００４０】
本発明の実施例では、１つのページバッファを使用することにより、従来の４つのページバッファを代替することが可能な効果がある。勿論、パス選択部１１０と、第２ラッチ部１３０、伝送部１４０、データ入出力部１６０を読み出し或いはプログラムしようとするビットライン対の数に合わせて適切に配置する場合、従来の４つ以上のページバッファを代替することもできるのは勿論である。
【００４１】
以上、本発明の好適な実施例を挙げて詳細に説明したが、本発明は、前記実施例に限定されるものではなく、当該分野で通常の知識を有する者であれば、本発明の技術的思想の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００４２】
【図１】従来のセルアレイ領域とページバッファのレイアウトを概略的に示す概略図である。
【図２】ＮＡＮＤ型フラッシュメモリ素子のセルアレイ領域の一部分を示す等価回路図である。
【図３】本発明の好適な実施例に係るセルアレイ領域とページバッファのレイアウトを概略的に示す概略図である。
【図４】本発明の好適な実施例に係るページバッファを示す回路図である。
【符号の説明】
【００４３】
１００    ビットライン選択回路
１１０    パス選択部
１２０    第１ラッチ部
１３０    第２ラッチ部
１４０    伝送部
１５０    センシング部
１６０    データ入出力部
１７０    ページバッファ
【図１】
2006031906.tif 000003
【図２】
2006031906.tif 000004
【図３】
2006031906.tif 000005
【図４】
2006031906.tif 000006