(57)【要約】【課題】  データが読み書きされるレギュラーメモリセルの物理的位置をパリティメモリセルの物理的位置に合わせ、試験コストを削減する。【解決手段】  通常書き込みデータ選択回路１０は、通常動作モード中に動作し、外部データ端子ＤＱで受けるデータをアドレスＡＤに応じて選択されるレギュラーセルアレイＣＡ１−４のいずれかに出力する。試験書き込み制御回路１２は、試験モード中に動作し、各レギュラーセルアレイＣＡ１−４において、試験データを、試験パリティデータが書き込まれるパリティメモリセルの位置に対応する位置のレギュラーメモリセルに書き込む。このため、レギュラーメモリセルおよびパリティメモリセルを試験するために共通の試験パターンを使用でき、試験コストを削減できる。【選択図】    図１
2006179057.tif 000002
【特許請求の範囲】
【請求項１】
データを入出力するための複数の外部データ端子と、
前記外部データ端子に入出力されるデータが読み書きされるレギュラーメモリセルを有する複数のレギュラーセルアレイと、
試験モード中に試験パリティデータを入出力する複数の外部パリティデータ端子と、
通常動作モード中に前記レギュラーセルアレイに書き込まれるデータのパリティデータが読み書きされ、前記試験モード中に前記試験パリティデータが読み書きされるパリティメモリセルを有するパリティセルアレイと、
前記通常動作モード中に動作し、前記外部データ端子で受けるデータをアドレスに応じて選択される前記レギュラーセルアレイのいずれかに出力する通常書き込みデータ選択回路と、
前記通常動作モード中に動作し、アドレスに応じて選択される前記レギュラーセルアレイのいずれかから読み出されるデータを前記外部データ端子に出力する通常読み出しデータ選択回路と、
前記試験モード中に動作し、前記各レギュラーセルアレイにおいて、前記試験データを、前記試験パリティデータが書き込まれるパリティメモリセルの位置に対応する位置のレギュラーメモリセルに書き込む試験書き込み制御回路と、
前記試験モード中に動作し、前記各レギュラーセルアレイにおいて、前記試験データを、前記試験パリティデータが読み出されるパリティメモリセルの位置に対応する位置のレギュラーメモリセルから読み出す試験読み出し制御回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記試験書き込み制御回路は、
前記試験データを書き込む前記各レギュラーセルアレイのレギュラーメモリセルを、アドレスに応じて選択する試験書き込みデータ選択回路と、
前記試験パリティデータを書き込む前記パリティセルアレイのパリティメモリセルを、アドレスに応じて選択するパリティ書き込みデータ選択回路とを備えていることを特徴とする半導体メモリ。
【請求項３】
請求項２記載の半導体メモリにおいて、
前記レギュラーセルアレイおよび前記パリティセルアレイは、複数のセグメントでそれぞれ構成され、
前記レギュラーセルアレイのセグメントの総数は、前記外部データ端子の数に等しく、
前記パリティセルアレイのセグメントの総数は、前記外部パリティデータ端子の数に等しく、
前記試験書き込みデータ選択回路は、前記各外部データ端子で受ける試験データを、前記レギュラーセルアレイの各セグメントに書き込み、
前記パリティ書き込みデータ選択回路は、前記各外部パリティデータ端子で受ける試験パリティデータを、前記パリティセルアレイの各セグメントに書き込むことを特徴とする半導体メモリ。
【請求項４】
請求項３記載の半導体メモリにおいて、
前記レギュラーセルアレイの前記各セグメントに接続される複数のデータ線を備え、
前記試験書き込みデータ選択回路は、アドレスに応じて複数の書き込みデコード信号のいずれかを活性化する試験書き込みアドレスデコーダと、前記試験データを前記書き込みデコード信号に応じて前記データ線のいずれかに出力する書き込みデータ出力回路とを、前記セグメント毎に備えていることを特徴とする半導体メモリ。
【請求項５】
請求項２記載の半導体メモリにおいて、
前記試験読み出し制御回路は、
前記各レギュラーセルアレイ毎にレギュラーメモリセルから読み出される複数ビットの試験データのいずれかを前記外部データ端子に出力するために、アドレスに応じて選択する試験読み出しデータ選択回路と、
前記パリティセルアレイのパリティメモリセルから読み出される複数ビットの試験パリティデータのいずれかを前記外部パリティデータ端子に出力するために、アドレスに応じて選択するパリティ読み出しデータ選択回路とを備えていることを特徴とする半導体メモリ。
【請求項６】
請求項５記載の半導体メモリにおいて、
前記レギュラーセルアレイおよび前記パリティセルアレイは、複数のセグメントでそれぞれ構成され、
前記レギュラーセルアレイのセグメントの総数は、前記外部データ端子の数に等しく、
前記パリティセルアレイのセグメントの総数は、前記外部パリティデータ端子の数に等しく、
前記試験読み出しデータ選択回路は、前記レギュラーセルアレイの各セグメントから読み出される試験データを、前記各外部データ端子に出力し、
前記パリティ読み出しデータ選択回路は、前記パリティセルアレイの各セグメントから読み出される試験パリティデータを、前記各外部パリティデータ端子に出力することを特徴とする半導体メモリ。
【請求項７】
請求項６記載の半導体メモリにおいて、
前記レギュラーセルアレイの前記各セグメントに接続される複数のデータ線を備え、
前記試験読み出しデータ選択回路は、アドレスに応じて複数の読み出しデコード信号のいずれかを活性化する試験読み出しアドレスデコーダと、前記データ線に読み出される複数ビットの試験データのいずれかを前記読み出しデコード信号に応じて前記外部データ端子に出力する読み出しデータ出力回路とを、前記セグメント毎に備えていることを特徴とする半導体メモリ。
【請求項８】
請求項２記載の半導体メモリにおいて、
前記試験書き込みデータ選択回路は、前記通常動作モード中に自身の出力端子を高インピーダンス状態に設定する出力回路を備え、
前記通常書き込みデータ選択回路は、前記試験モード中に自身の出力端子を高インピーダンス状態に設定する出力回路を備えていることを特徴とする半導体メモリ。
【請求項９】
請求項２記載の半導体メモリにおいて、
前記試験読み出しデータ選択回路は、前記通常動作モード中に自身の出力端子を高インピーダンス状態に設定する出力回路を備え、
前記通常読み出しデータ選択回路は、前記試験モード中に自身の出力端子を高インピーダンス状態に設定する出力回路を備えていることを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誤り訂正機能を有する半導体メモリに関する。
【背景技術】
【０００２】
誤り訂正機能を有する半導体メモリは、外部からのデータを記憶するレギュラーセルアレイと、レギュラーセルアレイに書き込まれるデータのパリティデータを記憶するパリティセルアレイとを有している。パリティデータは、パリティ生成回路により書き込みデータに応じて生成される。このため、パリティセルアレイに任意のデータを書き込むことは容易でない。そこで、パリティセルアレイにデータを読み書きするための外部パリティデータ端子を半導体メモリに形成し、試験モード中にパリティセルアレイにデータを直接読み書きすることで試験時間を短縮する技術が開示されている（例えば、特許文献１）。
【０００３】
一方、パリティセルアレイのレギュラーセルアレイに占める比率は、パリティデータを生成するためのデータのビット数が多いほど小さくなり、チップサイズに与える影響は小さくなる。このため、この種の半導体メモリでは、チップサイズの増加を最小限にするために、互いに異なるアドレスが割り当てられた複数のレギュラーセルアレイに書き込まれるビット幅の大きいデータを用いてパリティデータを生成する場合がある。この場合、外部データ端子に供給されるデータは、アドレスに応じて選択されるレギュラーセルアレイのいずれかに書き込まれる。パリティメモリセルは、アドレスが互いに異なる複数のレギュラーメモリセルに対応する。このため、この種の半導体メモリに外部パリティデータ端子を形成する場合、外部パリティデータ端子が使用される試験モード中に、レギュラーセルアレイのアドレスマップとパリティセルアレイのアドレスマップは、互いに異なる。
【特許文献１】特開平５−５４６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、以下の問題点を解決するためになされた。上述した半導体メモリを試験する場合、外部データ端子に供給される試験データは、アドレスに応じてレギュラーセルアレイのいずれかのレギュラーメモリセルのみに書き込まれる。外部パリティデータ端子に供給される試験パリティデータは、アドレスに応じてパリティセルアレイ内のパリティメモリセルのいずれかに書き込まれる。
【０００５】
上述したように、試験モードにおいて、レギュラーセルアレイとパリティセルアレイのアドレスマップは、互いに異なる。このため、試験データが書き込まれるレギュラーメモリセルの物理的位置と、パリティ試験データが書き込まれるパリティメモリセルの物理的位置とに対応関係がない。すなわち、データが書き込まれるレギュラーメモリセルおよびパリティメモリセルは、レギュラーセルアレイおよびパリティセルアレイ内で相対的に同じ位置に存在しない。このため、この種の半導体メモリでは、不良が発生したレギュラーセルアレイとパリティセルアレイ間の関連性が見つけにくいという問題があった。また、メモリセルに記憶されるデータの相互干渉により発生する不良を評価する場合、レギュラーセルアレイとパリティセルアレイのそれぞれについて相互干渉を評価する試験パターンを生成する必要がある。この結果、試験パターンの設計時間が長くなり、管理する試験パターンの数が増加するという問題があった。さらに、不良を救済するための冗長回路を使用を判定する冗長判定試験において、レギュラーセルアレイとパリティセルアレイとで冗長判定をそれぞれ行う必要があり、試験効率が低下するという問題があった。
【０００６】
本発明の目的は、半導体メモリを試験するときに、データが読み書きされるレギュラー
メモリセルの物理的位置をパリティメモリセルの物理的位置に合わせることで、試験コストを削減することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体メモリの一形態では、半導体メモリは、複数のレギュラーセルアレイと、レギュラーセルアレイに書き込まれるデータのパリティデータが読み書きされるパリティセルアレイとを有している。通常書き込みデータ選択回路は、通常動作モード中に動作し、外部データ端子で受けるデータをアドレスに応じて選択されるレギュラーセルアレイのいずれかに出力する。通常読み出しデータ選択回路は、通常動作モード中に動作し、アドレスに応じて選択されるレギュラーセルアレイのいずれかから読み出されるデータを外部データ端子に出力する。
【０００８】
試験書き込み制御回路は、試験モード中に動作し、各レギュラーセルアレイにおいて、試験データを、試験パリティデータが書き込まれるパリティメモリセルの位置に対応する位置のレギュラーメモリセルに書き込む。試験読み出し制御回路は、試験モード中に動作し、各レギュラーセルアレイにおいて、試験データを、試験パリティデータが読み出されるパリティメモリセルの位置に対応する位置のレギュラーメモリセルから読み出す。このため、通常動作モード中にアドレスに応じてレギュラーセルアレイのいずれかがアクセスされる半導体メモリにおいて、試験モード中に、各レギュラーセルアレイおよびパリティセルアレイ内で相対的に同じ位置にあるレギュラーメモリセルとパリティメモリセルにデータを書き込み、これ等メモリセルから読み出すことができる。したがって、レギュラーメモリセルおよびパリティメモリセルを試験するために共通の試験パターンを使用できる。また、不良が発生したレギュラーセルアレイとパリティセルアレイ間の関連性を容易に見つけることができる。この結果、試験パターンの設計時間を短縮でき、不良解析等に要する時間を短縮できる。すなわち、試験コストを削減できる。
【０００９】
本発明の半導体メモリの一形態における好ましい例では、試験書き込み制御回路の試験書き込みデータ選択回路は、試験データを書き込むために各レギュラーセルアレイのレギュラーメモリセルを、アドレスに応じて選択する。試験書き込み制御回路のパリティ書き込みデータ選択回路は、試験パリティデータを書き込むパリティセルアレイのパリティメモリセルを、アドレスに応じて選択する。試験モード中にデータを書き込むレギュラーメモリセルおよびパリティメモリセルの位置を、アドレスに応じて通常動作モード中に書き込まれる位置に対して変えることで、簡易な回路で相対的に同じ位置のメモリセルにデータを書き込むことができる。
【００１０】
本発明の半導体メモリの一形態における好ましい例では、レギュラーセルアレイおよびパリティセルアレイは、複数のセグメントでそれぞれ構成されている。レギュラーセルアレイのセグメントの総数は、外部データ端子の数に等しい。パリティセルアレイのセグメントの総数は、外部パリティデータ端子の数に等しい。試験書き込みデータ選択回路は、試験モード中に各外部データ端子で受ける試験データをレギュラーセルアレイの各セグメントに書き込む。パリティ書き込みデータ選択回路は、試験モード中に各外部パリティデータ端子で受ける試験パリティデータをパリティセルアレイの各セグメントに書き込む。
【００１１】
試験モード中のデータの書き込みを、半導体メモリのアレイ構造に合わせてセグメント単位で行うことで、試験書き込みデータ選択回路を、セグメントにそれぞれ対応し論理が互いに同じ複数のサブ回路で構成することが可能になる。同様に、パリティ書き込みデータ選択回路を、セグメントにそれぞれ対応し論理が互いに同じ複数のサブ回路で構成することが可能になる。この結果、試験書き込みデータ選択回路およびパリティ書き込みデータ選択回路の論理設計が容易になる。
【００１２】
本発明の半導体メモリの一形態における好ましい例では、複数のデータ線は、レギュラーセルアレイの各セグメントに接続される。試験書き込みデータ選択回路の試験書き込みアドレスデコーダおよび書き込みデータ出力回路は、セグメント毎に形成されている。試験書き込みアドレスデコーダは、アドレスに応じて複数の書き込みデコード信号のいずれかを活性化する。書き込みデータ出力回路は、試験データを書き込みデコード信号に応じてデータ線のいずれかに出力する。このため、１つのセグメントに対応する試験書き込みアドレスデコーダおよび書き込みデータ出力回路を、他の複数のセグメントに対応する試験書き込みアドレスデコーダおよび書き込みデータ出力回路に流用できる。この結果、論理設計期間および設計検証期間を短縮できる。
【００１３】
本発明の半導体メモリの一形態における好ましい例では、試験読み出し制御回路の試験読み出しデータ選択回路は、各レギュラーセルアレイ毎にレギュラーメモリセルから読み出される複数ビットの試験データのいずれかを、外部データ端子に出力するためにアドレスに応じて選択する。試験読み出し制御回路のパリティ読み出しデータ選択回路は、パリティセルアレイのパリティメモリセルから読み出される複数ビットの試験パリティデータのいずれかを、外部パリティデータ端子に出力するためにアドレスに応じて選択する。試験モード中にデータを読み出すレギュラーメモリセルおよびパリティメモリセルの位置を、アドレスに応じて通常動作モード中に読み出される位置に対して変えることで、簡易な回路で相対的に同じ位置のメモリセルからデータを読み出すことができる。
【００１４】
本発明の半導体メモリの一形態における好ましい例では、レギュラーセルアレイおよびパリティセルアレイは、複数のセグメントでそれぞれ構成されている。レギュラーセルアレイのセグメントの総数は、外部データ端子の数に等しい。パリティセルアレイのセグメントの総数は、外部パリティデータ端子の数に等しい。試験読み出しデータ選択回路は、試験モード中にレギュラーセルアレイの各セグメントから読み出される試験データを、各外部データ端子に出力する。パリティ読み出しデータ選択回路は、試験モード中にパリティセルアレイの各セグメントから読み出される試験パリティデータを、各外部パリティデータ端子に出力する。
【００１５】
試験モード中のデータの読み出しを、半導体メモリのアレイ構造に合わせてセグメント単位で行うことで、試験読み出しデータ選択回路を、セグメントにそれぞれ対応し論理が互いに同じ複数のサブ回路で構成することが可能になる。同様に、パリティ読み出しデータ選択回路を、セグメントにそれぞれ対応し論理が互いに同じ複数のサブ回路で構成することが可能になる。この結果、試験読み出しデータ選択回路およびパリティ読み出しデータ選択回路の論理設計が容易になる。
【００１６】
本発明の半導体メモリの一形態における好ましい例では、複数のデータ線は、レギュラーセルアレイの各セグメントに接続される。試験読み出しデータ選択回路の試験読み出しアドレスデコーダおよび読み出しデータ出力回路は、セグメント毎に形成されている。試験読み出しアドレスデコーダは、アドレスに応じて複数の読み出しデコード信号をいずれかを活性化する。読み出しデータ出力回路は、データ線に読み出される複数ビットの試験データのいずれかを読み出しデコード信号に応じて外部データ端子に出力する。このため、１つのセグメントに対応する試験読み出しアドレスデコーダおよび読み出しデータ出力回路を、他の複数のセグメントに対応する試験読み出しアドレスデコーダおよび読み出しデータ出力回路に流用できる。この結果、論理設計期間および設計検証期間を短縮できる。
【００１７】
本発明の半導体メモリの一形態における好ましい例では、試験書き込みデータ選択回路の出力回路は、通常動作モード中に自身の出力端子を高インピーダンス状態に設定する。通常書き込みデータ選択回路の出力回路は、試験モード中に自身の出力端子を高インピー
ダンス状態に設定する。このため、通常動作モード中および試験モード中に、試験書き込みデータ選択回路の出力と通常書き込みデータ選択回路の出力とが衝突することが防止できる。衝突を防止できるため、試験書き込みデータ選択回路および通常書き込みデータ選択回路からレギュラーセルアレイに配線されるデータ線を共通にできる。
【００１８】
本発明の半導体メモリの一形態における好ましい例では、試験読み出しデータ選択回路の出力回路は、通常動作モード中に自身の出力端子を高インピーダンス状態に設定する。通常読み出しデータ選択回路の出力回路は、試験モード中に自身の出力端子を高インピーダンス状態に設定する。このため、通常動作モード中および試験モード中に、試験読み出しデータ選択回路の出力と通常読み出しデータ選択回路の出力とが衝突することが防止できる。衝突を防止できるため、試験読み出しデータ選択回路および通常読み出しデータ選択回路から外部データ端子に向けて配線されるデータ線を共通にできる。
【発明の効果】
【００１９】
本発明の半導体メモリでは、試験モードの間、レギュラーメモリセルの物理的位置をパリティメモリセルの物理的位置に合わせることができる。したがって、試験パターンの設計時間を短縮でき、不良解析等に要する時間を短縮できる。この結果、試験コストを削減できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を図面を用いて説明する。図中の二重の四角印は、外部データ端子（パッド）を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。
【００２１】
図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して擬似ＳＲＡＭとして形成されている。擬似ＳＲＡＭは、ＤＲＡＭのメモリコアを有し、ＳＲＡＭのインタフェースを有する。
【００２２】
擬似ＳＲＡＭは、外部データ端子ＤＱ１−１６を介して供給されるデータを記憶するレギュラーセルアレイＣＡ１（ＣＡ１Ｌ、ＣＡ１Ｒ）、ＣＡ２（ＣＡ２Ｌ、ＣＡ２Ｒ）、ＣＡ３（ＣＡ３Ｌ、ＣＡ３Ｒ）、ＣＡ４（ＣＡ４Ｌ、ＣＡ４Ｒ）、パリティデータを記憶するパリティセルアレイＰＣＡ（ＰＣＡＬ、ＰＣＡＲ）、書き込みデータ選択回路１０、試験書き込みデータ選択回路１２、書き込み誤り訂正回路１４、パリティ生成回路１６、シンドローム生成回路１８、書き込みシンドロームデコーダ２０、読み出しシンドロームデコーダ２２、読み出しデータ選択回路２４、試験読み出しデータ選択回路２６、読み出し誤り訂正回路２８、パリティ書き込みデータ選択回路３０、パリティ読み出しデータ選択回路３２、アドレスバッファ３４、データ入出力バッファ３６およびパリティデータ入出力バッファ３８を有している。
【００２３】
擬似ＳＲＡＭは、図に示した以外にも、アドレスデコーダ、動作コマンド（書き込みコマンド、読み出しコマンド等）を受信するコマンド端子およびコマンドバッファ、動作コマンドを解読するコマンドデコーダ、セルアレイＣＡ１−４、ＰＣＡに対する書き込み動作、読み出し動作およびリフレッシュ動作を制御するための制御信号を生成する動作制御回路、コマンド端子を介して供給される試験コマンドに応答して擬似ＳＲＡＭを通常動作モードから試験モードに移行させる試験制御回路等を有している。試験制御回路は、後述する試験信号ＴＥＳを試験モード中に高レベルに維持し、通常動作モード中に低レベルに維持する。
【００２４】
図中左側に示すレギュラーセルアレイＣＡ１Ｌ、ＣＡ２Ｌ、ＣＡ３Ｌ、ＣＡ４Ｌは、外部データ端子ＤＱ１−８に供給されるデータを記憶する。図中右側に示すレギュラーセルアレイＣＡ１Ｒ、ＣＡ２Ｒ、ＣＡ３Ｒ、ＣＡ４Ｒは、外部データ端子ＤＱ９−１６に供給されるデータを記憶する。外部データ端子ＤＱ１−１６は、図に示すように左から順に配置されている。各レギュラーセルアレイＣＡ１Ｌ−ＣＡ４Ｌ、ＣＡ１Ｒ−ＣＡ４Ｒのデータのビット幅は、８ビットであり、対応する外部データ端子ＤＱ１−８およびＤＱ９−１６のビット幅にそれぞれ等しい。このように、レギュラーセルアレイＣＡ１（ＣＡ２−４）を、外部データ端子ＤＱ１−８、９−１６にそれぞれ対応する２つのレギュラーセルアレイＣＡ１Ｌ、ＣＡ１Ｒ（ＣＡ２ＬとＣＡ２Ｒ、ＣＡ３ＬとＣＡ３Ｒ、ＣＡ４ＬとＣＡ４Ｒ）に分けてレイアウトすることで、データ線をチップ上に整然と配線できる。セルアレイの詳細は、後述する図２−図４で説明する。
【００２５】
外部データ端子ＤＱ１−８（下位バイト）に供給される書き込みデータは、アドレスＡ１−０に応じて、末尾に”Ｌ”の付くレギュラーセルアレイＣＡ１Ｌ−ＣＡ４Ｌのいずれかに記憶される。外部データ端子ＤＱ９−１６（上位バイト）に供給される書き込みデータは、アドレスＡ１−０に応じて、末尾に”Ｒ”の付くレギュラーセルアレイＣＡ１Ｒ−ＣＡ４Ｒのいずれかに記憶される。
【００２６】
通常動作モード中、レギュラーセルアレイＣＡ１は、アドレスの最下位２ビット（Ａ１、Ａ０）が（０、０）のときにアクセスされる。同様に、レギュラーセルアレイＣＡ２−４は、アドレス（Ａ１、Ａ０）が（０、１）、（１、０）、（１、１）のときにそれぞれアクセスされる。ここで、通常動作モードは、擬似ＳＲＡＭが搭載されるシステム（ユーザ）が擬似ＳＲＡＭをアクセスするための動作モードである。外部データ端子ＤＱ１−１６に供給される書き込みデータは、書き込み動作毎に、アドレスＡ１−０に応じて選択されるレギュラーセルアレイＣＡ１−４のいずれかに書き込まれる。また、読み出し動作毎にレギュラーセルアレイＣＡ１−４から読み出された６４ビットのデータのうち、アドレスＡ１−０に応じて選択される１６ビットが外部データ端子ＤＱ１−１６に出力される。
【００２７】
パリティセルアレイＰＣＡは、レギュラーセルアレイＣＡ１−４に記憶される６４ビットのデータに対応する７ビットのパリティビット（パリティデータ）を記憶する。パリティセルアレイＰＣＡに書き込まれる書き込みパリティデータＣＷ１−７は、パリティ生成回路１６により生成される。パリティセルアレイＰＣＡから読み出される読み出しパリティデータＣＲ１−７は、シンドローム生成回路１８に出力される。パリティビットのうち下位の４ビット（ＣＷ１−４あるいはＣＲ１−４）は、図の左側のパリティセルアレイＰＣＡＬに記憶される。パリティビットのうち上位の３ビット（ＣＷ５−７あるいはＣＲ５−７）は、図の右側のパリティセルアレイＰＣＡＲに記憶される。
【００２８】
パリティビットは、７ビットであるが、パリティセルアレイＰＣＡのレイアウトを、レギュラーセルアレイＣＡ１−４のレイアウトと同一にするため、パリティセルアレイＰＣＡのビット幅は、８ビットに設計されている。また、後述する試験（評価）の容易性を考慮し、最上位ビットＣＷ８（＝ＣＲ８）を含む全てのビットをアクセスするために８ビットの信号線が配線されている。この実施形態では、入力用の書き込みパリティデータ線ＣＷ１−８と出力用の読み出しパリティデータ線ＣＲ１−８を独立して配線しているが、入出力共通の信号線を配線してもよい。
【００２９】
書き込みデータ選択回路１０（通常書き込みデータ選択回路）は、試験制御回路が出力する試験信号ＴＥＳにより通常動作モード中に活性化され、試験モード中に非活性化される。書き込みデータ選択回路１０は、通常動作モードでの書き込み動作時に、外部データ端子ＤＱ１−１６を介して供給される書き込みデータＤＷ１−１６を、アドレスＡ１−０に応じて、データ線Ｄ１−１６、１７−３２、３３−４８、４８−６４のいずれかに出力
する。書き込みデータ選択回路１０は、試験モード中（試験信号ＴＥＳ＝高レベル）に自身の出力端子Ｄ１−６４を高インピーダンス状態に設定する出力回路（図示せず）を有している。出力回路は、後述する図７に示す出力回路１２ｄと同じ回路である。
【００３０】
試験書き込みデータ選択回路１２は、試験制御回路が出力する試験信号ＴＥＳにより通常動作モード中に非活性化され、試験モード中に活性化される。試験書き込みデータ選択回路１２は、通常動作モード中（試験信号ＴＥＳ＝低レベル）に自身の出力端子Ｄ１−６４を高インピーダンス状態に設定する出力回路（図７に示す出力回路１２ｄ）を有している。試験書き込みデータ選択回路１２は、試験モードでの書き込み動作中に、外部データ端子ＤＱ１−１６を介して供給される書き込みデータＤＷ１−１６を、アドレスＡ１−０に応じて、データ線Ｄ１−６４のいずれかに１６ビットに出力する。
【００３１】
このように、書き込みデータＤＷ１−１６は、通常動作モード中に書き込みデータ選択回路１０によりデータ線Ｄに分配され、試験モード中に試験書き込みデータ選択回路１２により、データ線Ｄに分配される。試験書き込みデータ選択回路１２の出力端子Ｄ１−６４および書き込みデータ選択回路１０の出力端子Ｄ１−６４は、動作モードに応じてそのいずれかが高インピーダンス状態に設定される。このため、通常動作モード中および試験モード中に、試験書き込みデータ選択回路１２の出力と書き込みデータ選択回路１０の出力とが衝突することが防止できる。衝突を防止できるため、試験書き込みデータ選択回路１２および通常書き込みデータ選択回路１０からレギュラーセルアレイＣＡ１−４に配線されるデータ線Ｄ１−６４を共通にできる。この結果、擬似ＳＲＡＭのチップサイズが増加することを防止できる。なお、書き込みデータ選択回路１０がアドレスＡ１−０に応じて選択する１６ビットと、試験書き込みデータ選択回路１２がアドレスＡ１−０に応じて選択する１６ビットとは、後述する図９−図１０に示すように互いに異なる。試験書き込みデータ選択回路１２の詳細は、後述する図７−図８で説明する。
【００３２】
書き込み誤り訂正回路１４は、外部からの読み出し要求に応答する読み出し動作において、レギュラーセルアレイＣＡ１−４から読み出されるデータＤ１−６４をそのまま訂正データＤＣ１−６４として出力する。書き込み誤り訂正回路１４は、外部からの書き込み要求に応答する書き込み動作において、レギュラーセルアレイＣＡ１−４から読み出されたデータＤ１−６４を、書き込み誤り検出データＥＷ１−６４のビット値に応じて誤り訂正する。書き込み誤り訂正回路１４は、書き込みシンドロームデコーダ２０により特定された誤りビットの論理を誤り訂正するために反転する反転回路（図示せず）を有している。反転回路は、例えば、ＥＯＲ回路で構成される。書き込み誤り訂正回路１４は、反転回路により訂正されたビットデータ（ＤＣ１−６４の１ビット）を外部データ端子ＤＱ１−１６に供給される他のビットデータ（ＤＣ１−６４のうち訂正されない残りのビット）とともにパリティ生成回路１６に出力する。なお、書き込み動作におけるレギュラーセルアレイＣＡ１−４からのデータＤ１−６４の読み出しは、レギュラーセルアレイＣＡ１−４に書き込まれる６４ビットのデータのパリティデータをパリティセルアレイＰＣＡに記憶するために必要である。
【００３３】
また、書き込み誤り訂正回路１４は、書き込みシンドロームデコーダ２０により特定されたビットデータを含む読み出しデータを保持するラッチ回路（図示せず）を有している。このため、外部データ端子ＤＱ１−１６を介して供給される書き込みデータのタイミングと、書き込み要求に応答してレギュラーセルアレイＣＡ１−４から読み出される読み出しデータのタイミングとを同期させる必要がない。したがって、書き込みデータとラッチ回路に保持された読み出しデータとを用いてパリティデータを確実に生成できる。この結果、タイミング設計を容易にできる。また、タイミング仕様をユーザが使いやすい仕様に設定できる。さらに、書き込み動作において、レギュラーセルアレイＣＡ１−４にそれぞれ書き込まれる書き込みデータが外部データ端子ＤＱ１−１６に順次供給される場合にも
（バースト書き込み動作など）、これ等データをラッチ回路により確実に保持できる。
【００３４】
パリティ生成回路１６は、試験制御回路が出力する試験信号ＴＥＳにより通常動作モード中に活性化され、試験モード中に非活性化される。パリティ生成回路１６は、訂正データＤＣ１−６４から書き込みパリティデータＣＷ１−７を生成する。パリティ生成回路１６は、試験動作モード中に自身の出力端子ＣＷ１−７を高インピーダンス状態に設定する出力回路（図示せず）を有している。出力回路は、後述する図５に示す出力回路２６ｄと同じ回路を出力端子ＣＷ１−７毎に有しており、試験信号ＴＥＳが高レベルのときに出力端子ＣＷ１−７を高インピーダンス状態に設定する。
【００３５】
シンドローム生成回路１８は、書き込みパリティデータＣＷ１−７と読み出しパリティデータＣＲ１−７の排他的論理和を演算することによりシンドロームＳ１−７を生成する。書き込みシンドロームデコーダ２０は、書き込み要求に応答して開始される書き込みサイクルの最初に、レギュラーセルアレイＣＡ１−４から読み出されたデータＤ１−６４を誤り訂正するために、シンドロームＳ１−７に応じて誤りが発生したビットを特定する。書き込みシンドロームデコーダ２０は、誤りの発生したビットに対応する書き込み誤り検出データＥＷのビット（例えば、ＥＷ１）を、他のビット（例えば、ＥＷ２−６４）と異なる論理レベルに設定する。
【００３６】
読み出しシンドロームデコーダ２２は、読み出し動作時に、シンドロームＳ１−７および読み出しアドレスＡ１−０に応じて、外部データ端子ＤＱ１−１６に出力する１６ビットの読み出しデータ中にビット誤りがあるか否かを判定する。すなわち、読み出しシンドロームデコーダ２２は、シンドロームＳ１−７と読み出しアドレスＡ１−０とに応じて、誤りが発生したビットデータに対応する外部データ端子ＤＱ（ＤＱ１−１６のいずれか）を特定する。読み出しシンドロームデコーダ２２は、誤りの発生したビットデータに対応する読み出し誤り検出データＥＲのビット（例えば、ＥＲ７）を、他のビット（例えば、ＥＲ１−６、８−１６）と異なる論理レベルに設定する。
【００３７】
読み出しデータ選択回路２４（通常読み出しデータ選択回路）は、試験制御回路が出力する試験信号ＴＥＳにより通常動作モード中に活性化され、試験モード中に非活性化される。読み出しデータ選択回路２４は、通常動作モードでの読み出し動作中に、レギュラーセルアレイＣＡ１−４から読み出される読み出しデータＤ１−６４のうちアドレスＡ１−０に応じて選択される１６ビットを、外部データ端子ＤＱ１−１６に出力するために選択データＤＳ１−１６として出力する。読み出しデータ選択回路２４は、試験モード中に自身の出力端子ＤＳ１−１６を高インピーダンス状態に設定する出力回路（図示せず）を有している。出力回路は、後述する図５に示す出力回路２６ｄと同じ回路である。
【００３８】
試験読み出しデータ選択回路２６は、試験制御回路が出力する試験信号ＴＥＳにより通常動作モード中に非活性化され、試験モード中に活性化される。試験読み出しデータ選択回路２６は、通常動作モード中に自身の出力端子ＤＳ１−１６を高インピーダンス状態に設定する出力回路（図５に示す出力回路２６ｄ）を有している。試験読み出しデータ選択回路２６は、試験モードでの読み出し動作中に、レギュラーセルアレイＣＡ１−４から読み出される読み出しデータＤ１−６４のうちアドレスＡ１−０に応じて選択される１６ビットを、外部データ端子ＤＱ１−１６に出力するために選択データＤＳ１−１６として出力する。
【００３９】
このように、読み出しデータＤ１−６４のうちの１６ビットの選択は、通常動作モード中に読み出しデータ選択回路２４により実施され、試験モード中に試験読み出しデータ選択回路２６により実施される。試験読み出しデータ選択回路２６の出力端子ＤＳ１−１６および読み出しデータ選択回路２４の出力端子ＤＳ１−１６は、動作モードに応じてその
いずれかが高インピーダンス状態に設定される。このため、通常動作モード中および試験モード中に、試験読み出しデータ選択回路２６からの出力データと読み出しデータ選択回路２４からの出力データとが衝突することが防止できる。データの衝突を防止できるため、試験読み出しデータ選択回路２６および読み出しデータ選択回路２４から読み出し誤り訂正回路２８に配線される選択データ線ＤＳ１−１６を共通にできる。この結果、擬似ＳＲＡＭのチップサイズが増加することを防止できる。なお、読み出しデータ選択回路２４がアドレスＡ１−０に応じて選択する１６ビットと、試験読み出しデータ選択回路２６がアドレスＡ１−０に応じて選択する１６ビットとは、後述する図９−図１０に示すように互いに異なる。試験読み出しデータ選択回路２６の詳細は、後述する図５−６で説明する。
【００４０】
読み出し誤り訂正回路２８は、読み出しシンドロームデコーダ２２により特定されたデータ端子ＤＱ（ＤＱ１−１６のいずれか）に対応するビットデータを誤り訂正するために反転する反転回路（図示せず）を有している。反転回路は、例えば、ＥＯＲ回路等で構成される。読み出し誤り訂正回路２６は、選択データＤＳ１−１６のうちの１ビットを読み出し誤り検出データＥＲ１−１６に応じて反転回路により反転することで誤り訂正し、読み出しデータＤＲ１−１６として出力する。
【００４１】
パリティ書き込みデータ選択回路３０は、試験制御回路が出力する試験信号ＴＥＳにより通常動作モード中に非活性化され、試験モード中に活性化される。パリティ書き込みデータ選択回路３０は、試験モードでの書き込み動作中に、外部パリティデータ端子ＰＤＱ１−２を介して試験書き込みパリティデータＰＷＤ１−２を受け、受けたデータＰＷＤ１−２をアドレスＡ１−０に応じて書き込みパリティデータ線ＣＷ１、５、ＣＷ２、６、ＣＷ３、７、ＣＷ４、８のいずれかに出力する。パリティ書き込みデータ選択回路３０は、通常動作モード中に、自身の出力端子ＣＷ１−８を高インピーダンス状態に設定する出力回路（図示せず）を有している。出力回路は、後述する図５に示す出力回路２６ｄと同じ回路を出力端子ＣＷ１−８毎に有しており、試験信号ＴＥＳが低レベルのときに出力端子ＣＷ１−８を高インピーダンス状態に設定する。試験書き込みデータ選択回路１２およびパリティ書き込みデータ選択回路３０は、試験モード中に動作し、各レギュラーセルアレイＣＡ１−４において、試験データを、試験パリティデータが書き込まれるパリティメモリセルの位置に対応する位置のレギュラーメモリセルに書き込む試験書き込み制御回路として動作する。ここで、パリティメモリセルは、パリティセルアレイＰＣＡを構成するメモリセルである。レギュラーメモリセルは、レギュラーセルアレイＣＡ１−４を構成するメモリセルである。
【００４２】
パリティ読み出しデータ選択回路３２は、試験制御回路が出力する試験信号ＴＥＳにより通常動作モード中に非活性化され、試験モード中に活性化される。パリティ読み出しデータ選択回路３２は、試験モードでの読み出し動作中に、パリティセルアレイＰＣＡから読み出される読み出しパリティデータＣＲ１−８のうちの２ビットを、アドレスＡ１−０に応じて選択し、選択したデータ（ＣＲ１、５、ＣＲ２、６、ＣＲ３、７、ＣＲ４、８のいずれか）を読み出しパリティデータＰＤＲ１−２として出力する。試験読み出しデータ選択回路２６およびパリティ読み出しデータ選択回路３２は、試験モード中に、各レギュラーセルアレイＣＡ１−４において、試験データを、試験パリティデータが読み出されるパリティメモリセルの位置に対応する位置のレギュラーメモリセルから読み出す試験読み出し制御回路として動作する。
【００４３】
アドレスバッファ３４は、データを読み書きするメモリセルを選択するためのアドレスをアドレス端子ＡＤを介して受信する。アドレスは、後述するロウブロックＲＢＬＫおよびロウブロックＲＢＬＫ内のワード線ＷＬを選択するためのロウアドレス（上位ビット）と、レギュラーセルアレイＣＡ１−４およびセルアレイＣＡ１−４内のビット線ＢＬ、／
ＢＬを選択するためのコラムアドレス（下位ビット）とで構成される。データ入出力バッファ３６は、書き込み動作中に、外部データ端子ＤＱ１−１６に供給されるデータを書き込みデータＤＷ１−１６として出力する。データ入出力バッファ３６は、読み出し動作中に、１６ビットの読み出しデータＤＲ１−１６を外部データ端子ＤＱ１−１６に出力する。
【００４４】
パリティデータ入出力バッファ３８は、試験制御回路が出力する試験信号ＴＥＳにより通常動作モード中に非活性化され、試験モード中に活性化される。パリティデータ入出力バッファ３８は、試験モードでの書き込み動作中に、外部パリティデータ端子ＰＤＱ１−２に供給される試験パリティデータを書き込みパリティデータＰＤＷ１−２として出力する。パリティデータ入出力バッファ３８は、試験モードでの読み出し動作中に、読み出しパリティデータＰＤＲ１−２を外部パリティデータ端子ＰＤＱ１−２に出力する。
【００４５】
なお、試験モード中、試験制御回路が出力する試験信号ＴＥＳにより、書き込み誤り訂正回路１４、パリティ生成回路１６、シンドローム生成回路１８、書き込みシンドロームデコーダ２０および読み出しシンドロームデコーダ２２は、非活性化され、動作を停止する。読み出し誤り訂正回路２８は、試験モード中、試験制御回路の制御により、誤り訂正機能がマスクされる。このため、読み出し誤り訂正回路２８は、試験モード中、選択データＤＳ１−１６を誤り訂正することなく、訂正データＤＲ１−１６として出力する。
【００４６】
図２は、図１に示したレギュラーセルアレイＣＡ１−４およびパリティセルアレイＰＣＡのレイアウトを示している。レギュラーセルアレイＣＡ１−４は、全体で１６Ｍビットの記憶容量を有し、パリティセルアレイＰＣＡ（ＰＣＡＬ、ＰＣＡＲ）は、２Ｍビットの記憶容量を有している。各レギュラーセルアレイＣＡ１Ｌ−４Ｌ、ＣＡ１Ｒ−４Ｒは、１Ｍビットの記憶容量を有する２つのセグメントＳＧにより構成されている。パリティセルアレイＰＣＡは、パリティセルアレイＰＣＡＬ、ＰＣＡＲに対応する２つのセグメントＳＧにより構成されている。すなわち、擬似ＳＲＡＭは、レギュラーセルアレイＣＡ１−４用に１６個のセグメントＳＧを有し、パリティセルアレイＰＣＡ用に２個のセグメントＳＧを有している。セグメントＳＧの個数は、外部パリティデータ端子ＤＱ１−１６およびパリティデータ端子ＰＤＱ１−２の数にそれぞれ等しい。
【００４７】
図の左側に配置される９ＭビットのセルアレイＣＡ１Ｌ−ＣＡ４Ｌ、ＰＣＡＬおよび図の右側に配置される９ＭビットのセルアレイＣＡ１Ｒ−ＣＡ４Ｒ、ＰＣＡＲは、図の縦方向に１６個のロウブロックＲＢＬＫにそれぞれ区画されている。読み出し動作および書き込み動作では、ロウブロックＲＢＬＫのいずれかが、ロウブロック選択アドレス（ロウアドレスＡＤの上位４ビット）により選択される。図の横方向に延びるロウブロックＲＢＬＫと、図の縦方向に延びるセグメントＳＧとが交差する領域に、６４ｋビットのメモリセルを有するサブセルアレイＳＣＡが形成されている（例えば、図中に斜線で示した領域）。
【００４８】
図において、コラムデコーダＣＤＥＣおよびリードアンプＲＡ／ライトアンプＷＡは、セルアレイＣＡ１Ｌ−ＣＡ４Ｌ、ＰＣＡＬ、ＰＣＡＲ、ＣＡ１Ｒ−ＣＡ４Ｒの上側および下側にそれぞれ配置されている。ロウデコーダＲＤＥＣは、セルアレイＰＣＡＬ、ＰＣＡＲの間に配置されている。コラムデコーダＣＤＥＣは、コラムアドレスＡＤ（下位ビット）に応じてデータを入出力するビット線をセグメントＳＧ毎に選択するためのコラム選択信号ＣＳＬ（図４に示す）を生成する。リードアンプＲＡは、後述する図４に示すセンスアンプＳＡで増幅された読み出しデータをデータ線Ｄ１−６４、ＣＲ１−８に出力する。ライトアンプＷＡは、書き込みデータＤ１−６４およびパリティ書き込みデータＣＷ１−８をセンスアンプＳＡおよびビット線に向けて出力する。ロウデコーダＲＤＥＣは、ロウアドレスＡＤに応じて、ロウブロックＲＢＬＫを選択するとともに、選択されたロウブロ
ックＲＢＬＫ内の５１２本のワード線ＷＬ０−５１２（後述する図４に示す）のいずれかを選択する。
【００４９】
図３は、図２に示したセグメントＳＧの詳細を示している。各セグメントＳＧは、サブセルアレイＳＣＡの上側および下側に沿って図の横方向に配線される複数組のローカルデータ線ＬＤ１−４と、ローカルデータ線ＬＤ１−４にそれぞれ接続されるメインデータ線ＭＤ１−４と、メインデータ線ＭＤ１−４に対応する４組のリードアンプＲＡ／ライトアンプＷＡとを有している。ローカルデータ線ＬＤ１−４およびメインデータ線ＭＤ１−４は、単線で構成されてよく、相補の線で構成されてよい。
【００５０】
各サブセルアレイＳＣＡは、後述する図４に示すコラムスイッチＣＳＷを介して上側または下側に隣接するローカルデータ線ＬＤ１−４に接続されている。換言すれば、ローカルデータバス線ＬＤ１、３およびローカルデータ線ＬＤ２、４は、上側および下側に隣接するサブセルアレイＳＣＡに共有されている。但し、最も上側および最も下側のローカルデータ線ＬＤ１、３は、隣接する１つのサブセルアレイＳＣＡのみに接続されている。
【００５１】
例えば、通常動作モード中および試験モード中の読み出し動作において、ロウアドレスＡＤに応じて図の横方向に並ぶサブセルアレイＳＣＡの列が選択され、選択された各サブセルアレイＳＣＡからローカルデータ線ＬＤ１−４に４ビットの読み出しデータが出力される。読み出しデータは、ローカルデータ線ＬＤ１−４を介してメインデータ線ＭＤ１−４に転送され、その信号量は、リードアンプＲＡで増幅される。このように、サブセルアレイＳＣＡ毎に４ビットのデータが読み出される。このため、１回の読み出し動作により、６４ビットのレギュラーデータと８ビットのパリティデータとが、レギュラーセルアレイＣＡ１−４を構成する１６個のサブセルアレイＳＣＡと、パリティセルアレイＰＣＡを構成する２個のサブセルアレイＳＣＡとから読み出される。
【００５２】
通常動作モード中の書き込み動作では、外部データ端子ＤＱ１−１６を介して供給される書き込みデータを含む６４ビットのデータと、この６４ビットのデータの書き込みパリティデータＣＷ１−８とが、４ビットずつサブセルアレイＳＣＡにそれぞれ書き込まれる。なお、書き込みパリティデータの最上位ビットＣＷ８は、誤り訂正に使用されないダミーデータであり、論理０または論理１に固定されている。試験モード中の書き込み動作では、外部データ端子ＤＱ１−１６を介して４回に分けて供給される６４ビットの書き込みデータと、外部試験端子ＰＤＱ１−２を介して４回に分けて供給される８ビットの試験パリティデータとが、４ビットずつセグメントＳＧ内の選択されたサブセルアレイＳＣＡにそれぞれ書き込まれる。
【００５３】
図４は、図３に示したサブアレイＳＣＡの詳細を示している。サブセルアレイＳＣＡは、図の横方向に延在する５１２本のワード線ＷＬ０−５１１と、図の縦方向に延在する２５６本のビット線（１２８個のビット線対ＢＬ、／ＢＬ）と、ワード線ＷＬとビット線ＢＬ（または／ＢＬ）の交点に対応して形成されるメモリセルＭＣとを有している。メモリセルＭＣは、ＤＲＡＭのメモリセルと同じダイナミックメモリセルである。すなわち、メモリセルＭＣは、データを電荷として保持するキャパシタと、キャパシタをビット線に接続するための転送トランジスタとを有している。転送トランジスタは、ソース、ドレインの一方および他方をビット線ＢＬ（または／ＢＬ）およびキャパシタに接続し、ゲートをワード線ＷＬに接続している。
【００５４】
各ビット線対ＢＬ、／ＢＬは、サブセルアレイＳＣＡの上側または下側に形成されるコラムスイッチＣＳＷ（図中の黒丸）を介してローカルデータ線ＬＤ１−４のいずれかに接続される。コラムスイッチＣＳＷは、センスアンプＳＡが形成される領域に形成されている。コラムスイッチＣＳＷおよびセンスアンプＳＡは、隣接する２つのサブセルアレイＳ
ＣＡに共有されている。コラムスイッチＣＳＷおよびセンスアンプＳＡは、図示しないスイッチトランジスタ（ビット線トランスファゲート）により、ロウアドレスに応じて選択されるサブセルアレイＳＣＡのみに接続される。
【００５５】
コラム選択線ＣＳＬ（ＣＳＬ０−３１）は、サブセルアレイＳＣＡ上において、４つのビット線対ＢＬ、／ＢＬ毎にビット線ＢＬ、／ＢＬに沿って配線されている。各コラム選択線ＣＳＬは、対応する４つのコラムスイッチＣＳＷに接続されている。書き込み動作および読み出し動作において、コラム選択線ＣＳＬ０−３１のいずれかは、対応する４つのコラムスイッチＣＳＷをオンするためにコラムアドレスＡＤ（コラム線選択アドレス）に応じて低レベルから高レベルに変化する。そして、オンしたコラムスイッチＣＳＷを介して、ローカルデータ線ＬＤ１−４から４つのビット線ＢＬ、／ＢＬにデータが書き込まれ、あるいは、４つのビット線ＢＬ、／ＢＬからローカルデータ線ＬＤ１−４にデータが読み出される。
【００５６】
例えば、読み出し動作において図中に太線で示したワード線ＷＬ３とコラム選択線ＣＳＬ１とが選択される場合、図中に太線で示したメモリセルＭＣからビット線ＢＬにデータが読み出され、ビット線ＢＬ、／ＢＬの電圧差が太枠で示したセンスアンプＳＡにより増幅される。なお、説明を分かりやすくするために、データが読み出されるビット線ＢＬに、データの流れに沿って矢印を示している。増幅された４ビットの読み出しデータは、高レベルのコラム選択線信号ＣＳＬ１によりオンされた４つのコラムスイッチＣＳＷを介してローカルデータ線ＬＤ１−４に転送され、さらにメインデータ線ＭＤ１−４に転送される。なお、複数組のローカルデータ線ＬＤ１−４に共通に接続されるメインデータ線ＭＤ１−４は、ビット線ＢＬ、／ＢＬおよびローカルデータ線ＬＤ１−４を形成する配線層より上層の配線層を用いて形成される。
【００５７】
図５は、図１に示した試験読み出しデータ選択回路２６の要部の詳細を示している。図に示した試験読み出しデータ選択回路２６は、各セグメントＳＧ毎に形成されるサブ回路を示している。試験読み出しデータ選択回路２６は、１６個のサブ回路により構成される。この例では、図２に示したレギュラーセルアレイＣＡ１Ｌの右側のセグメントＳＧに対応するサブ回路を示している。レギュラーセルアレイＣＡ１−４の各セグメントＳＧに対応する試験読み出しデータ選択回路２６は、図に示したデータＤ１−４および選択データＤＳ１を、Ｄ５−８とＤＳ２、Ｄ９−１２とＤＳ３、Ｄ１３−１６とＤＳ４、．．．、Ｄ６１−６４とＤＳ１６に置き換えることで構成される。
【００５８】
試験読み出しデータ選択回路２６は、試験読み出しアドレスデコーダ２６ａ、データセレクタ２６ｂ、出力制御回路２６ｃおよび出力回路２６ｄを有している。試験読み出しデータ選択回路２６は、並列直列変換回路の一種である。試験読み出しアドレスデコーダ２６ａは、アドレスＡ１−０をデコードし、試験読み出し信号ＴＥＲ１−４のいずれかを低レベルから高レベルにする。具体的には、アドレスＡ１−０が”００”、”０１”、”１０”、”１１”のとき、試験読み出し信号ＴＥＲ１、ＴＥＲ２、ＴＥＲ３、ＴＥＲ４がそれぞれ高レベルに変化する。データセレクタ２６ｂは、データＤ１−４にそれぞれ対応する４つのＣＭＯＳ伝達ゲートを有している。データセレクタ２６ｂは、試験読み出し信号ＴＥＲ１−４に応じてデータＤ１−４のいずれかを出力制御回路２６ｃに出力する。
【００５９】
出力制御回路２６ｃは、試験モード中（試験信号ＴＥＳ＝高レベル）に、データセレクタ２６ｂから供給されるデータの論理レベルを反転した論理レベルをＮＡＮＤゲートおよびＮＯＲゲートから出力する。出力制御回路２６ｃは、通常動作モード中（試験信号ＴＥＳ＝低レベル）に、ＮＡＮＤゲートおよびＮＯＲゲートの出力を高レベルおよび低レベルに設定する。出力回路２６ｄは、電源線ＶＩＩと接地線ＶＳＳとの間に直列に接続されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを有している。出力回路２６ｄは、試
験モード中に、データセレクタ２６ｂから供給されるデータを選択データＤＳ１として外部パリティデータ端子ＤＱ１に向けて出力する。出力回路２６ｄは、通常動作モード中に、出力制御回路２６ｃの制御によりｐＭＯＳトランジスタおよびｎＭＯＳトランジスタをオフし、選択データ線ＤＳ１をフローティング状態に設定する。このように、データセレクタ２６ｂ、出力制御回路２６ｃおよび出力回路２６ｄは、データ線Ｄ１−４（またはＤ５−８、Ｄ９−１２、Ｄ１３−１６、．．．、Ｄ６１−６４）に読み出される４ビットの試験データのいずれかを読み出しデコード信号ＴＥＲ１−４に応じて外部データ端子ＤＱ１（またはＤＱ２−１６）に出力する読み出しデータ出力回路として動作する。
【００６０】
図６は、図５に示した試験読み出しデータ選択回路２６の動作を示している。この実施形態では、試験モード中に、擬似ＳＲＡＭを試験するＬＳＩテスタ等により、”００”、”０１”、”１０”、”１１”のアドレスＡ１−０が擬似ＳＲＡＭに順次供給される。試験読み出しアドレスデコーダ２６ａは、アドレスＡ１−０に応じて、試験読み出し信号ＴＥＲ１−４（パルス信号）を順次生成する（図６（ａ））。試験読み出し信号ＴＥＲ１−４は、高レベル期間を互い重複することなく生成される。データセレクタ２６ｂは、試験読み出し信号ＴＥＲ１−４の高レベル期間にデータＤ１−４を順次選択する（図６（ｂ））。そして、選択されたデータＤ１−４は、選択データＤＳ１として出力される（図６（ｃ））。なお、データＤ５−８、Ｄ９−１２、．．．、Ｄ６１−６４に対応する試験読み出しデータ選択回路２６も上述と同様に動作する。
【００６１】
図７は、図１に示した試験書き込みデータ選択回路１２の要部の詳細を示している。図に示した試験書き込みデータ選択回路１２は、各セグメントＳＧ毎に形成されるサブ回路を示している。試験書き込みデータ選択回路１２は、１６個のサブ回路により構成される。この例では、図２に示したレギュラーセルアレイＣＡ１Ｌの右側のセグメントＳＧに対応する試験書き込みデータ選択回路１２を示している。レギュラーセルアレイＣＡ１−４の各セグメントＳＧに対応する試験書き込みデータ選択回路１２は、図に示した書き込みデータＤＷ１およびデータＤ１−４を、ＤＷ２とＤ５−８、ＤＷ３とＤ９−１２、ＤＷ４とＤ１３−１６、．．．、ＤＷ１６とＤ６１−６４に置き換えることで構成される。
【００６２】
試験書き込みデータ選択回路１２は、試験書き込みアドレスデコーダ１２ａ、データセレクタ１２ｂ、出力制御回路１２ｃおよび出力回路１２ｄを有している。試験書き込みデータ選択回路１２は、直列並列変換回路の一種である。試験書き込みアドレスデコーダ１２ａは、アドレスＡ１−０をデコードし、試験書き込み信号ＴＥＷ１−４のいずれかを低レベルから高レベルにする。具体的には、アドレスＡ１−０が”００”、”０１”、”１０”、”１１”のとき、試験書き込み信号ＴＥＷ１、ＴＥＷ２、ＴＥＷ３、ＴＥＷ４がそれぞれ高レベルに変化する。データセレクタ１２ｂは、データＤ１−４にそれぞれ対応する４つのＣＭＯＳ伝達ゲート１２ｅおよびラッチ１２ｆを有している。ＣＭＯＳ伝達ゲート１２ｅは、対応する試験読み出し信号ＴＥＷ（ＴＥＷ１−４のいずれか）が高レベルの期間にオンする。ラッチ１２ｆは、インバータの出力と入力をクロックトインバータの入力と出力に接続して形成されている。ラッチ１２ｆは、対応する試験読み出し信号ＴＥＷが低レベルの期間にＣＭＯＳ伝達ゲート１２ｅから供給される書き込みデータＤＷ１を出力制御回路１２ｃに転送する。ラッチ１２ｆは、対応する試験読み出し信号ＴＥＷの立ち下がりエッジに同期してＣＭＯＳ伝達ゲート１２ｅから供給される書き込みデータＤＷ１をラッチする。
【００６３】
出力制御回路１２ｃは、データ線Ｄ１−４にそれぞれ対応してＮＡＮＤゲートおよびＮＯＲゲートを有している。出力制御回路１２ｃは、試験モード中（試験信号ＴＥＳ＝高レベル）に、データセレクタ１２ｂから供給される書き込みデータＤＷ１の論理レベルを反転した論理レベルをＮＡＮＤゲートおよびＮＯＲゲートから出力する。出力制御回路１２ｃは、通常動作モード中（試験信号ＴＥＳ＝低レベル）に、ＮＡＮＤゲートおよびＮＯＲ
ゲートの出力を高レベルおよび低レベルに設定する。出力回路１２ｄは、データ線Ｄ１−４にそれぞれ対応して、電源線ＶＩＩと接地線ＶＳＳとの間に直列に接続されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを有している。ここで、電源線ＶＩＩの電圧は、内蔵する内部電圧生成回路により外部電源電圧ＶＤＤを用いて生成され、外部電源電圧ＶＤＤより低い。各出力回路１２ｄは、試験モード中に、データセレクタ１２ｂから供給される書き込みデータＤＷ１をデータＤ１（またはＤ２−４）として出力する。出力回路１２ｄは、通常動作モード中に、出力制御回路１２ｃの制御によりｐＭＯＳトランジスタおよびｎＭＯＳトランジスタをオフし、データ線Ｄ１−４をフローティング状態に設定する。このように、データセレクタ１２ｂ、出力制御回路１２ｃおよび出力回路１２ｄは、試験データＤＷ１（またはＤＷ２−１６）を書き込みデコード信号ＴＥＷ１−４に応じてデータ線Ｄ１−４（またはＤ５−８、Ｄ９−１２、Ｄ１３−１６、．．．、Ｄ６１−６４）のいずれかに出力する書き込みデータ出力回路として動作する。
【００６４】
図８は、図７に示した試験書き込みデータ選択回路１２の動作を示している。この実施形態では、試験モード中に、擬似ＳＲＡＭを試験するＬＳＩテスタ等により、”００”、”０１”、”１０”、”１１”のアドレスＡ１−０が擬似ＳＲＡＭに順次供給される。試験書き込みアドレスデコーダ１２ａは、アドレスＡ１−０に応じて、試験書き込み信号ＴＥＷ１−４（パルス信号）を順次生成する（図８（ａ））。試験書き込み信号ＴＥＷ１−４は、高レベル期間を互い重複することなく生成される。データセレクタ１２ｂは、試験書き込み信号ＴＥＷ１−４の高レベル期間に試験データＤＷ１（Ｔ１−Ｔ４）を順次受け、試験書き込み信号ＴＥＷ１−４の立ち下がりエッジにそれぞれ同期して受けた試験データＤＷ１を順次ラッチする（図８（ｂ））。そして、ラッチされた試験データＴ１−Ｔ４は、データ線Ｄ１−４に出力される（図８（ｃ））。なお、データ線Ｄ５−８、Ｄ９−１２、．．．、Ｄ６１−６４に対応する試験書き込みデータ選択回路１２も上述と同様に動作する。
【００６５】
以下に、通常動作モードでの擬似ＳＲＡＭの読み出し動作および書き込み動作を説明する。擬似ＳＲＡＭは、読み出し要求（読み出しコマンド）を受けると、レギュラーセルアレイＣＡ１−４からそれぞれ１６ビットのデータＤ１−１６、Ｄ１７−３２、Ｄ３３−４８、Ｄ４９−６４を読み出し、パリティセルアレイＰＣＡからはパリティデータＣＲ１−７を読み出す。読み出しデータＤ１−６４が書き込み誤り訂正回路１４を通過した後、パリティ生成回路１６によりパリティデータＣＷ１−７が生成される。シンドローム生成回路１８は、パリティデータＣＷ１−７とパリティセルアレイＰＣＡから読み出されたパリティデータＣＲ１−７を比較し、シンドロームＳ１−７を生成する。
【００６６】
次に、読み出しシンドロームデコーダ２２は、シンドロームＳ１−７に応じて読み出し誤り検出データＥＲ１−１６を生成する。読み出しデータ選択回路２４は、読み出しコマンドとともに供給されたアドレスＡ１−０により選択されたレギュラーセルアレイＣＡ（ＣＡ１−４のいずれか）が出力する１６ビットの読み出しデータを選択し、選択データＤＳ１−１６として出力する。読み出し誤り訂正回路２８は、読み出し誤り検出データＥＲ１−１６に応じて誤りのあるビットデータを訂正し、訂正したデータを読み出しデータＤＲ１−１６として出力する。そして、データ入出力バッファ３６により、読み出しデータＤＲ１−１６が外部データ端子ＤＱ１−１６に出力され、読み出し動作が完了する。
【００６７】
一方、擬似ＳＲＡＭは、書き込み要求（書き込みコマンド）を受けると、読み出し動作と同様に、レギュラーセルアレイＣＡ１−４からデータＤ１−６４を読み出し、パリティセルアレイＰＣＡからはパリティデータＣＲ１−７を読み出す。この後、シンドローム生成回路１８によりシンドロームＳ１−７が生成されるまでの動作は、読み出し動作と同様である。書き込み動作では、書き込み用シンドロームデコーダ２０が動作し、シンドロームＳ１−７はデコードされる。書き込み用シンドロームデコーダ２０は、シンドロームＳ
１−７に応じて書き込み誤り検出データ信号ＥＷ１−６４を生成する。書き込み誤り訂正回路１４は、書き込み誤り検出データＥＷ１−６４に応じて、読み出しデータＤ１−６４のビット誤りを訂正する。
【００６８】
誤り訂正の動作が終了すると、データ入出力バッファ３６は、外部データ端子ＤＱ１−１６で受けた書き込みデータＤＷ１−１６を書き込みデータ選択回路１０に出力する。書き込みデータ選択回路１０は、書き込みコマンドとともに供給されたアドレスＡ１−０によりに選択されるレギュラーセルアレイＣＡ（ＣＡ１−４のいずれか）にデータを転送する。そして、１６ビットの書き込みデータＤＷ１−１６は、レギュラーセルアレイＣＡ１−４のいずれかに書き込まれる。この時、データが書き込まれるレギュラーセルアレイＣＡ内のライトアンプは、書き込みデータＤＷ１−１６をラッチする。データが書き込まれない３つのレギュラーセルアレイＣＡ内のライトアンプは、最初に読み出されたデータをラッチし続ける。
【００６９】
書き込みデータと読み出しデータとを合わせた６４ビットのデータＤ１−６４は、書き込み誤り訂正回路１４を再度通過し、パリティ生成回路１６に転送される。そして、パリティ生成回路１６により、パリティデータＣＷ１−７が生成される。生成されたパリティデータＣＷ１−７は、パリティセルアレイＰＣＡに書き込まれ、書き込み動作完了する。
【００７０】
なお、試験モードでは、書き込みデータ選択回路１０および読み出しデータ選択回路２４の代わりに試験書き込みデータ選択回路１２および試験読み出しデータ選択回路２６が動作する。試験書き込みデータ選択回路１２および試験読み出しデータ選択回路２６の動作により、データが読み書きされるメモリセルの位置が通常動作モードとは相違する。また、試験モード中、パリティセルアレイＰＣＡに書き込まれるデータは、外部パリティデータ端子ＰＤＱ１−２を介して供給される。このため、上述したように、書き込み誤り訂正回路１４、パリティ生成回路１６、シンドローム生成回路１８、書き込みシンドロームデコーダ２０および読み出しシンドロームデコーダ２２は、非活性化され、動作を停止する。
【００７１】
図９は、通常動作モード中の読み出し動作および書き込み動作の概要を示している。レギュラーセルアレイＣＡ１Ｌ−ＣＡ４Ｌ、ＣＡ１Ｒ−ＣＡ４Ｒ、パリティセルアレイＰＣＡＬ、ＰＣＡＲの位置関係は、上述した図２と同じである。複数組のメインデータ線ＭＤ１−４にそれぞれ接続された面取りされた４つの四角枠は、図４に示したコラムスイッチＣＳＷおよびセンスアンプＳＡのうち、コラム選択線ＣＳＬにより選択された４つのコラムスイッチＣＳＷおよびそれに対応する４つのセンスアンプＳＡを示している。四角枠に示した数字は、コラムスイッチＣＳＷおよびセンスアンプＳＡの物理的な位置を示している。
【００７２】
通常動作モードでは、アドレスＡ１−０が”００”のときにレギュラーセルアレイＣＡ１（ＣＡ１ＬとＣＡ１Ｒ）にデータＤ１−１６が入出力され、アドレスＡ１−０が”０１”、”１０”、”１１”のときレギュラーセルアレイＣＡ２（ＣＡ２ＬとＣＡ２Ｒ）、ＣＡ３（ＣＡ３ＬとＣＡ３Ｒ）ＣＡ４（ＣＡ４ＬとＣＡ４Ｒ）にデータＤ１７−３２、Ｄ３３−４８、Ｄ４９−６４がそれぞれ入出力される。パリティセルアレイＰＣＡＬ、ＰＣＡＲは、レギュラーセルアレイＣＡ１−４に書き込まれるデータＤ１−６４のパリティデータＣＲ１−７を記憶する。図の下側において、アドレスＡ１−０に応じて入出力されるデータを、網掛けで示している。そして、アドレスＡ１−０が切り替わる毎に、網掛けで示した１６ビットのデータが、外部データ端子ＤＱ１−１６に入出力される。アドレスＡ１−０毎に網掛けで示した１６ビットのデータは、図１に示した書き込みデータ選択回路１０および読み出しデータ選択回路２４により選択される。
【００７３】
図１０は、試験モード中の読み出し動作および書き込み動作の概要を示している。レギュラーセルアレイＣＡ１Ｌ−ＣＡ４Ｌ、ＣＡ１Ｒ−ＣＡ４Ｒ、パリティセルアレイＰＣＡＬ、ＰＣＡＲの位置関係は、上述した図２と同じである。図１０は、アドレスＡ１−０に応じて入出力されるデータ（網掛けで示されている）が異なることを除き、図９と同じである。また、試験モードでは、レギュラーセルアレイＣＡ１Ｌ−ＣＡ４Ｌ、ＣＡ１Ｒ−ＣＡ４Ｒのデータが外部データ端子ＤＱ１−１６を介して入出力されるだけでなく、パリティセルアレイＰＣＡＬ、ＰＣＡＲのデータも外部パリティデータ端子ＰＤＱ１−２を介して入出力される。
【００７４】
試験モードでは、レギュラーセルアレイＣＡ１Ｌ−ＣＡ４Ｌ、ＣＡ１Ｒ−ＣＡ４ＲおよびパリティセルアレイＰＣＡＬ、ＰＣＡＲとも、図２に示したセグメントＳＧ毎に１ビットのデータがデータ端子ＤＱ１−１６、ＰＤＱ１−２に入出力される。アドレスＡ１−０毎に網掛けで示した１６ビットのレギュラーデータ（試験データ）は、図１に示した試験書き込みデータ選択回路１２および試験読み出しデータ選択回路２６により選択される。すなわち、試験書き込みデータ選択回路１２は、試験モード中に各外部データ端子ＤＱ１−１６で受ける試験データをレギュラーセルアレイＣＡ１−４の各セグメントＳＧに書き込む。試験読み出しデータ選択回路２６は、試験モード中にレギュラーセルアレイＣＡ１−４の各セグメントＳＧから読み出される試験データを、各外部データ端子ＤＱ１−１６に出力する。このため、試験読み出しデータ選択回路２６は、図５に示したように、セグメントＳＧの数と同じ数のサブ回路を形成すればよい。試験書き込みデータ選択回路１２は、図７に示したように、セグメントＳＧの数と同じ数のサブ回路を形成すればよい。したがって、試験読み出しデータ選択回路２６および試験書き込みデータ選択回路１２の論理設計を容易にできる。この結果、論理設計期間および設計検証期間を短縮できる。
【００７５】
アドレスＡ１−０毎に網掛けで示した２ビットのパリティデータ（試験パリティデータ）は、パリティ書き込みデータ選択回路３０およびパリティ読み出し選択回路３２により選択される。パリティ書き込みデータ選択回路３０は、試験モード中に各外部パリティデータ端子ＰＤＱ１−２で受ける試験パリティデータをパリティセルアレイＰＣＡの各セグメントＳＧに書き込む。パリティ読み出しデータ選択回路３２は、試験モード中にパリティセルアレイＰＣＡの各セグメントＳＧから読み出される試験パリティデータを、各外部パリティデータ端子ＰＤＱ１−２に出力する。
【００７６】
図１０に示すように、本発明では、試験モード中に、各レギュラーセルアレイＣＡ１−４およびパリティセルアレイＰＣＡ内で相対的に同じ位置にあるレギュラーメモリセルとパリティメモリセルにデータを書き込み、これ等メモリセルから読み出すことができる。すなわち、試験モードにおいて、データが読み書きされるメモリセルＭＣの物理的な位置関係（アドレスマップ）を、レギュラーセルアレイＣＡ１−４およびパリティセルアレイＰＣＡで互いに合わせることができる（通常動作モードと試験モードとで、レギュラーセルアレイＣＡ１−４のアドレスマップを切り替えることができる）。換言すれば、試験モードにおいて、レギュラービットとパリティビットとを物理的に同じアドレス事象に展開できる。したがって、レギュラーメモリセルおよびパリティメモリセルを試験するために共通の試験パターンを使用できる。また、不良が発生したレギュラーセルアレイとパリティセルアレイ間の関連性を容易に見つけることができる。この結果、試験パターンの設計時間を短縮でき、不良解析等に要する時間を短縮できる。すなわち、試験コストを削減できる。
【００７７】
図９に示した書き込みパターンと図１０に示した書き込みパターンは、書き込みデータ選択回路１０を動作させるか試験書き込みデータ選択回路１２を動作させるかにより切り替えることができる。読み出しデータ選択回路２４および試験読み出しデータ選択回路２６の切り替えについても同様である。したがって、データが読み書きされるメモリセルの
位置を、書き込みデータ選択回路１０および読み出しデータ選択回路２４の活性化、あるいは試験書き込みデータ選択回路１２および試験読み出しデータ選択回路２６の活性化により容易に切り替えることができる。動作モードの切り替えは、試験信号ＴＥＳの論理レベルにより容易に切り替えられる。この結果、簡易な回路で相対的に同じ位置のメモリセルに対してデータを読み書きできる。
【００７８】
図１１は、本発明を適用しない擬似ＳＲＡＭにおける試験モード中の読み出し動作および書き込み動作の概要を示している。試験書き込みデータ選択回路１２および試験読み出しデータ選択回路２６が存在しない場合、アドレスＡ１−０に応じて入出力されるデータのレギュラーセルアレイＣＡ１Ｌ−ＣＡ４Ｌ、ＣＡ１Ｒ−ＣＡ４Ｒ上での位置は、通常動作モード（図９）と同じである。したがって、レギュラーセルアレイＣＡ１−４とパリティセルアレイＰＣＡとにおいて、データが書き込まれ、あるいはデータが読み出されるメモリセルＭＣの物理的な位置関係は一致しない。この結果、メモリセルＭＣのビット不良等に対する不良解析は複雑になる。擬似ＳＲＡＭを試験するための試験パターンは、レギュラーセルアレイＣＡ１−４とパリティセルアレイＰＣＡとでそれぞれ必要になり、試験コストが増加する。
【００７９】
以上、本実施形態では、試験制御回路は、試験モード中に試験書き込みデータ選択回路１２および試験読み出しデータ選択回路２６を活性化し、書き込みデータ選択回路１０および読み出しデータ選択回路２４を非活性化する。この切り替えにより、データが読み書きされるメモリセルの位置を通常動作モードに対して変更することで、データが読み書きされるレギュラーメモリセルの物理的位置をパリティメモリセルの物理的位置に合わせることができる。この結果、試験パターンの設計時間を短縮でき、不良解析等に要する時間を短縮できる。すなわち、試験コストを削減できる。
【００８０】
なお、上述した実施形態では、本発明を疑似ＳＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をＤＲＡＭ、ＳＲＡＭ、強誘電体メモリ等の他の半導体メモリに適用しても同様の効果を得ることができる。
【００８１】
また、本発明を、ビット幅が１２８ビットのレギュラーセルアレイＣＡ１−４およびビット幅が８ビットのパリティセルアレイＰＣＡとを有する擬似ＳＲＡＭに適用してもよい。このとき、外部データ端子ＤＱは、１６ビットに限定されず、８ビットでも３２ビットでもよい。本発明は、外部データ端子に供給されるデータを、アドレスに応じて選択されレギュラーセルアレイのいずれかに書き込む使用の半導体メモリに適用することで顕著な効果を得ることができる。
【００８２】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００８３】
本発明は、誤り訂正機能を有する半導体メモリに適用可能である。
【図面の簡単な説明】
【００８４】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したレギュラーセルアレイおよびパリティセルアレイのレイアウトを示すブロック図である。
【図３】図２に示したセグメントの詳細を示すブロック図である。
【図４】図３に示したサブアレイの詳細を示すブロック図である。
【図５】図１に示した試験読み出しデータ選択回路の詳細を示す回路図である。
【図６】図５に示した試験読み出しデータ選択回路の動作を示すタイミング図である。
【図７】図１に示した試験書き込みデータ選択回路の詳細を示す回路図である。
【図８】図７に示した試験書き込みデータ選択回路の動作を示すタイミング図である。
【図９】通常動作モード中の読み出し動作および書き込み動作の概要を示す説明図である。
【図１０】試験モード中の読み出し動作および書き込み動作の概要を示す説明図である。
【図１１】本発明を適用しない擬似ＳＲＡＭにおける試験モード中の読み出し動作および書き込み動作の概要を示す説明図である。
【符号の説明】
【００８５】
１０  書き込みデータ選択回路
１２  試験書き込みデータ選択回路
１２ａ  試験書き込みアドレスデコーダ
１２ｂ  データセレクタ
１２ｃ  出力制御回路
１２ｄ  出力回路
１４  書き込み誤り訂正回路
１６  パリティ生成回路
１８  シンドローム生成回路
２０  書き込みシンドロームデコーダ
２２  読み出しシンドロームデコーダ
２４  読み出しデータ選択回路
２６  試験読み出しデータ選択回路
２６ａ  試験読み出しアドレスデコーダ
２６ｂ  データセレクタ
２６ｃ  出力制御回路
２６ｄ  出力回路
２８  読み出し誤り訂正回路
３０  パリティ書き込みデータ選択回路
３２  パリティ読み出しデータ選択回路
３４  アドレスバッファ
３６  データ入出力バッファ
３８  パリティデータ入出力バッファ
ＣＡ１（ＣＡ１Ｌ、ＣＡ１Ｒ）  レギュラーセルアレイ
ＣＡ２（ＣＡ２Ｌ、ＣＡ２Ｒ）  レギュラーセルアレイ
ＣＡ３（ＣＡ３Ｌ、ＣＡ３Ｒ）  レギュラーセルアレイ
ＣＡ４（ＣＡ４Ｌ、ＣＡ４Ｒ）  レギュラーセルアレイ
ＣＲ１−８  読み出しパリティデータ
ＣＷ１−８  書き込みパリティデータ
Ｄ１−６４  データ
ＤＣ１−６４  訂正データ
ＤＱ１−１６  外部データ端子
ＤＲ１−１６  読み出しデータ
ＤＳ１−１６  選択データ
ＤＷ１−１６  書き込みデータ
ＥＲ１−１６  読み出し誤り検出データ
ＥＷ１−６４  書き込み誤り検出データ
ＰＣＡ（ＰＣＡＬ、ＰＣＡＲ）  パリティセルアレイ
ＰＤＱ１−２  外部パリティデータ端子
ＰＷＤ１−２  書き込みパリティデータ
ＰＤＲ１−２  読み出しパリティデータ
Ｓ１−７  シンドローム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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