(57)【要約】      （修正有）【課題】素子の駆動に必要な最小限のカップリング比を確保することができるフラッシュメモリ素子のフローティングゲート電極形成方法の提供。【解決手段】素子分離膜の形成された半導体基板上にトンネル酸化膜、フローティングゲート電極用ポリシリコン膜および反射防止膜を順次形成した後、前記反射防止膜の所定の領域にフォトレジストパターンを形成する段階と、前記フォトレジストパターンをエッチングマスクとして前記反射防止膜をパターニングし、上部面より下部面が広くかつ側壁にスロープを有する、パターニングされた反射防止膜を形成する段階と、前記パターニングされた反射防止膜をエッチングマスクとして下部のフローティングゲート電極用ポリシリコン膜、前記トンネル酸化膜および前記素子分離膜の所定の厚さをパターニングし、側壁にスロープを有するフローティングゲート電極を形成する段階とを含む。【選択図】なし【特許請求の範囲】
【請求項１】
半導体基板に画定された活性領域と非活性領域との間に所定の厚さの段差が発生するように前記非活性領域に素子分離膜を形成する段階と、
前記素子分離膜が形成された結果物上にトンネル酸化膜、フローティングゲート電極用ポリシリコン膜および反射防止膜を順次形成した後、前記反射防止膜の所定の領域にフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクとして前記反射防止膜をパターニングし、上部面より下部面が広く且つ側壁にスロープを有する、パターニングされた反射防止膜を形成する段階と、
前記パターニングされた反射防止膜をエッチングマスクとして下部のフローティングゲート電極用ポリシリコン膜、前記トンネル酸化膜および前記素子分離膜の所定の厚さをパターニングし、側壁にスロープを有するフローティングゲート電極を形成する段階とを含むことを特徴とするフラッシュメモリ素子のフローティングゲート電極形成方法。
【請求項２】
前記活性領域と前記非活性領域との間に、所定の厚さの段差は効率的な素子分離膜の高さより高く形成されるようにすることを特徴とする請求項１記載のフラッシュメモリ素子のフローティングゲート電極形成方法。
【請求項３】
前記効率的な素子分離膜の高さは、１００Å程度であることを特徴とする請求項２記載のフラッシュメモリ素子のフローティングゲート電極形成方法。
【請求項４】
前記パターニングされた反射防止膜は、ＨＢｒガスを使用するエッチング工程によって形成されることを特徴とする請求項１記載のフラッシュメモリ素子のフローティングゲート電極形成方法。
【請求項５】
前記側壁にスロープを有するフローティングゲート電極は、Ｃｌ２、Ｏ２、ＨＢｒおよびＮ２ガスが混合されたガスを使用するエッチング工程によって形成されることを特徴とする請求項１記載のフラッシュメモリ素子のフローティングゲート電極形成方法。
【請求項６】
前記活性領域と前記非活性領域との間に効率的な素子分離膜の高さより高く形成された所定の厚さの段差は、
前記フローティングゲート電極パターニング工程の際に前記効率的な素子分離膜の高さだけ残存するようにすることを特徴とする請求項２記載のフラッシュメモリ素子のフローティングゲート電極形成方法。
【請求項７】
半導体基板に画定された活性領域と非活性領域との間に所定の厚さの段差が発生するように前記非活性領域に素子分離膜を形成する段階と、
前記素子分離膜が形成された結果物上にフローティングゲート電極用ポリシリコン膜を形成し、前記ポリシリコン膜上の前記活性領域に、上部面より下部面が広く且つ側壁にスロープを有する、パターニングされた反射防止膜を形成する段階と、
前記パターニングされた反射防止膜をマスクとして前記フローティングゲート電極用ポリシリコン膜および前記素子分離膜の所定の厚さをパターニングし、側壁にスロープを有するフローティングゲート電極を形成する段階とを含むことを特徴とするフラッシュメモリ素子のフローティングゲート電極形成方法。
【請求項８】
前記活性領域と前記非活性領域との間に、所定の厚さの段差は効率的な素子分離膜の高さより高く形成されるようにすることを特徴とする請求項７記載のフラッシュメモリ素子のフローティングゲート電極形成方法。
【請求項９】
前記活性領域と前記非活性領域との間に前記効率的な素子分離膜の高さより高く形成された所定の厚さの段差は、
前記フローティングゲート電極パターニング工程の際に前記効率的な素子分離膜の高さだけ残存するようにすることを特徴とする請求項８記載のフラッシュメモリ素子のフローティングゲート電極形成方法。
【請求項１０】
前記上部面より下部面が広く且つ側壁にスロープを有する、パターニングされた反射防止膜は、前記ポリシリコン膜上に反射防止膜を形成し、前記反射防止膜上にフォトレジストパターンを形成した後、前記フォトレジストパターンをエッチングマスクとして、ＨＢｒガスが用いられるエッチング工程を行うことにより形成されることを特徴とする請求項７記載のフラッシュメモリ素子のフローティングゲート電極形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、さらに詳しくは、フラッシュメモリ素子のフローティングゲート電極形成方法に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ素子において、フローティングゲート形成工程は、素子のデザインルールが小さくなるにつれて、重要な工程中の一つとして浮き彫りになっている。すなわち、フローティングゲート電極形成工程は、ショート(short)現象、およびオーバーレイマージン(overlay margin)の不足による活性領域の損傷を考慮しなければならず、素子の駆動に必要な最小限のカップリング比を確保するための努力が必要であるなど、素子のサイズおよび特性を決定付ける工程中の一つである。
【０００３】
したがって、素子の大きさおよび特性を決定付けるためには、前記ショート現象、前記活性領域の損傷および前記カップリング比の確保といった問題などを解決することが可能なフローティングゲート電極形成工程が要求されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、かかる問題点を解決するためのもので、その目的は、ショート現象、およびオーバーレイマージンの不足による活性領域の損傷を考慮し、素子の駆動に必要な最小限のカップリング比を確保することができるようにする、フラッシュメモリ素子のフローティングゲート電極形成方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するための本発明の思想は、半導体基板に画定された活性領域と非活性領域との間に所定の厚さの段差が発生するように前記非活性領域に素子分離膜を形成する段階と、前記素子分離膜の形成された結果物上にトンネル酸化膜、フローティングゲート電極用ポリシリコン膜および反射防止膜を順次形成した後、前記反射防止膜の所定の領域にフォトレジストパターンを形成する段階と、前記フォトレジストパターンをエッチングマスクとして前記反射防止膜をパターニングし、上部面より下部面が広くかつ側壁にスロープを有する、パターニングされた反射防止膜を形成する段階と、前記パターニングされた反射防止膜をエッチングマスクとして下部のフローティングゲート電極用ポリシリコン膜、前記トンネル酸化膜および前記素子分離膜の所定の厚さをパターニングし、側壁にスロープを有するフローティングゲート電極を形成する段階とを含むことを特徴とする、フラッシュメモリ素子のフローティングゲート電極形成方法を提供する。
【０００６】
前記活性領域と前記非活性領域との間に、所定の厚さの段差は効率的な素子分離膜の高さより高く形成してもよい。
【０００７】
前記効率的な素子分離膜の高さは、少なくとも１５０Å程度に維持してもよい。
【０００８】
前記パターニングされた反射防止膜は、ＨＢｒガスを使用するエッチング工程によって形成してもよい。
【０００９】
前記側壁にスロープを有するフローティングゲート電極はＣｌ２、Ｏ２、ＨＢｒおよびＮ２ガスが混合されたガスを使用するエッチング工程によって形成してもよい。
【００１０】
前記活性領域と前記非活性領域との間に効率的な素子分離膜の高さより高く形成された所定の厚さの段差は、前記フローティングゲート電極パターニング工程の際に前記効率的な素子分離膜の高さだけ残存するようにしてもよい。
【００１１】
本発明の他の思想は、半導体基板に画定された活性領域と非活性領域との間に所定の厚さの段差が発生するように、前記非活性領域に素子分離膜を形成する段階と、前記素子分離膜の形成された結果物上にフローティングゲート電極用ポリシリコン膜を形成し、前記ポリシリコン膜上の前記活性領域に、上部面より下部面が広く且つ側壁にスロープを有する、パターニングされた反射防止膜を形成する段階と、前記パターニングされた反射防止膜をマスクとして前記フローティングゲート電極用ポリシリコン膜および前記素子分離膜の所定の厚さをパターニングし、側壁にスロープを有するフローティングゲート電極を形成する段階とを含むことを特徴とする、フラッシュメモリ素子のフローティングゲート電極形成方法を提供する。
【００１２】
前記活性領域と前記非活性領域との間に所定の厚さの段差は効率的な素子分離膜の高さより高く形成してもよい。
【００１３】
前記活性領域と非活性領域との間に前記効率的な素子分離膜の高さより高く形成された所定の厚さの段差は、前記フローティングゲート電極パターニング工程の際に前記効率的な素子分離膜の高さだけ残存するようにしてもよい。
【００１４】
前記上部面より下部面が広く且つ側壁にスロープを有する、パターニングされた反射防止膜は、前記ポリシリコン膜上に反射防止膜を形成し、前記反射防止膜上にフォトレジストパターンを形成した後、前記フォトレジストパターンをエッチングマスクとして、ＨＢｒガスが用いられるエッチング工程を行うことにより形成される。
【発明の効果】
【００１５】
本発明によれば、前記フローティングゲート電極形成のためのエッチング工程の際に前記効率的な素子分離膜の高さが維持されるまでポリシリコン膜をエッチングすることにより、前記エッチング工程の際にオーバーレイシフトが発生しても、一定のマージン範囲内では前記ポリシリコン膜と半導体基板の活性領域間のショートが発生することを防止することができるという効果がある。
【００１６】
また、本発明によれば、スロープを有する、パターニングされた有機ＢＡＲＣ膜をエッチングマスクとしてフローティングゲート電極をパターニングすることにより、フローティングゲート電極の現像後の臨界寸法（development inspection critical dimension：ＤＩＣＤ）を増大させる。したがって、フローティングゲート電極の現像後の臨界寸法が増大することにより、素子駆動で要求される最小限のカップリング比を確保できるようにする効果がある。
【００１７】
また、本発明によれば、有機ＢＡＲＣ膜とフォトレジストパターンを用いてフローティングゲート電極をパターニングすることにより、ハードマスクおよびスペーサなどが使用される従来の工程より製造時間の短縮および費用の減少を図ると共にフローティングゲート電極の上部面積を増加させるという効果がある。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。一方、ある膜が他の膜あるいは半導体基板の‘上’にあるまたは接触していると記載される場合、前記ある膜は前記他の膜、あるいは半導体基板に直接的に接触して存在することもでき、あるいは、それらの間に第３の膜が挟まれることもできる。
【００１９】
図１〜図４は本発明の好適な実施例に係るフラッシュメモリ素子のフローティングゲート電極形成方法を説明するための断面図である。
【００２０】
図１を参照すると、素子分離膜１２の備えられた半導体基板上にトンネル酸化膜１４およびフローティングゲート電極用ポリシリコン膜１６を順次形成する。
【００２１】
この際、前記トンネル酸化膜１４および前記ポリシリコン膜１６を形成する前、半導体基板１０上にゲート酸化膜（図示せず）、パッド窒化膜（図示せず）、パッド酸化膜（図示せず）を順次形成する。次に、前記パッド酸化膜上の所定の領域にトレンチ定義用フォトレジストパターン（図示せず）を形成する。その後、前記フォトレジストパターン（図示せず）をエッチングマスクとして前記パッド酸化膜にエッチング工程を行うと、パッド酸化膜がパターニングされる。前記パターニングされたパッド酸化膜が含まれた結果物の前記フォトレジストパターン（図示せず）を除去するアッシング工程を行う。次いで、前記パターニングされたパッド酸化膜をエッチングマスクとして前記パッド窒化膜、ゲート酸化膜および半導体基板の所定の深さまでエッチングすると、トレンチが形成される。
【００２２】
次に、前記トレンチが含まれた結果物の全面にＨＤＰ酸化膜のようなトレンチ埋め込み用絶縁膜が形成される。その後、前記パッド酸化膜が露出するまでＣＭＰ工程のような平坦化工程を行うと、素子分離膜１２が形成される。次いで、前記パッド酸化膜、パッド窒化膜、ゲート絶縁膜を除去するエッチング工程を行うことにより、素子分離膜１２の形成工程が完了する。
【００２３】
前記素子分離膜１２の形成により、素子分離膜が形成された領域、すなわち非活性領域と、素子分離膜が形成されていない領域、すなわち活性領域との間には段差が発生する。この段差を効率的な素子分離膜の高さ（Effective Field oxide layer Height：ＥＦＨ）とする。この効率的な素子分離膜（ＥＦＨ）の高さがフローティングゲート電極形成のためのエッチング工程後にも維持できるようにしなければならない。したがって、本工程の素子分離膜の形成工程の際に効率的な素子分離膜の高さ（ＥＦＨ）より高く、すなわち図１のＡだけの高さに形成されるようにする。この効率的な素子分離膜の高さより高く形成されるようにすることは、以後行われるフローティングゲート電極形成のためのエッチング工程の際に所定の厚さが除去されても、効率的な素子分離膜の高さが維持できるためである。
【００２４】
前記効率的な素子分離膜の高さ（ＥＦＨ）が１００Å程度の厚さであり、前記Ａだけの高さは５０Å程度の厚さである。
【００２５】
前記効率的な素子分離膜の高さが維持されるようにするため、以後行われる前記フローティングゲート電極形成のためのエッチング工程が行われると、オーバーレイシフトが発生しても、一定のマージンの範囲内では前記ポリシリコン膜と半導体基板の活性領域間のショートが発生することを防止することができる。
【００２６】
図２を参照すると、前記フローティングゲート電極用ポリシリコン膜１６の上に有機ＢＡＲＣ(Organic Bottom anti reflection coating)膜１８を形成し、前記有機ＢＡＲＣ膜上の所定の領域にフローティングゲート電極定義用フォトレジストパターンＰＲを形成する。
【００２７】
通常、ハードマスクおよびハードマスクの側壁に形成されたスペーサなどによりフローティングゲート電極をパターニングし、フローティングゲート電極の上部面積を増加させたが、これは多くの工程段階が追加されて製造時間およびコストが増加するという欠点があった。したがって、本実施例では、有機ＢＡＲＣ膜１８とフォトレジストパターンＰＲでフローティングゲート電極をパターニングして以前より製造時間の短縮およびコストの減少を図るとともに、フローティングゲート電極の上部面積を増加させる。
【００２８】
図３を参照すると、前記フォトレジストパターンＰＲをエッチングマスクとして有機ＢＡＲＣ膜をエッチングし、パターニングされた有機ＢＡＲＣ膜１８Ｐを形成する。
【００２９】
前記パターニングされた有機ＢＡＲＣ膜１８Ｐの形成のためのエッチング工程は、ＨＢｒガスを用いて行われる。
【００３０】
前記ＨＢｒガスを用いて有機ＢＡＲＣ膜にエッチング工程が行われると、前記フォトレジストパターンＰＲのロースが最小化される。
【００３１】
また、前記エッチング工程の際に発生するポリマーが、パターニングされている有機ＢＡＲＣ膜の下部に蒸着されることにより、上部面より下部面が広く且つ側壁にスロープを有する、パターニングされた有機ＢＡＲＣ膜１８Ｐが形成される。
【００３２】
前記スロープを有する、パターニングされた有機ＢＡＲＣ膜１８Ｐを以後行われるフローティングゲート電極の形成のためのエッチング工程にエッチングマスクとして用いると、側壁にスロープを有するフローティングゲート電極を形成する。前記側壁にスロープを有するフローティングゲート電極を形成することにより、バーティカル(vertical)な側壁を有するフローティングゲート電極よりフローティングゲート電極の現像後の臨界寸法が増大する。
【００３３】
図４を参照すると、前記フォトレジストパターンＰＲを除去するアッシング工程を行った後、前記パターニングされた有機ＢＡＲＣ膜１８Ｐのみをエッチングマスクとして前記ポリシリコン膜をエッチングすると、側壁にスロープを有するフローティングゲート電極１６Ｐが形成される。
【００３４】
次に、前記パターニングされた有機ＢＡＲＣ膜を除去する工程を行うことにより、本工程が完了する。
【００３５】
前記ポリシリコン膜のエッチング工程は、Ｃｌ２、Ｏ２、ＨＢｒおよびＮ２ガスが混合されたガスを使用することにより、エッチングターゲットを均一に維持させるためのＥＰＤ（End point detect）システムを導入して行われる。
【００３６】
前記エッチング工程の遂行後、前記ポリシリコン膜のエッチング工程の際に発生するポリマーによる工程の安定性および再現性のためにＷＡＣ(waferless auto clean)工程が行われる。
【００３７】
前記ＷＡＣ工程は、ＳＦ６およびＯ２ガスが混合されたガスによって行われる。
【００３８】
前記ポリシリコン膜のエッチング工程の際に前記ポリシリコン膜の下部に位置したトンネル酸化膜１４および素子分離膜の所定の厚さが除去されるが、前記素子分離膜の所定の厚さが除去されても、効率的な素子分離膜の高さ（ＥＦＨ）が維持できるようにしなければならない。すなわち、前記エッチング工程の際に前記効率的な素子分離膜の高さが維持されるまでのみポリシリコン膜がエッチングされると、前記エッチング工程の際にオーバーレイシフトが発生しても、一定のマージン範囲内では前記ポリシリコン膜と半導体基板の活性領域間のショートが発生することを防止することができる。
【００３９】
本発明によれば、前記フローティングゲート電極の形成のためのエッチング工程の際に前記効率的な素子分離膜の高さが維持されるまでのみポリシリコン膜をエッチングすることにより、前記エッチング工程の際にオーバーレイシフトが発生しても、一定のマージン範囲内では前記ポリシリコン膜と半導体基板の活性領域間のショートが発生することを防止することができる。
【００４０】
また、本発明によれば、スロープを有する、パターニングされた有機ＢＡＲＣ膜をエッチングマスクとしてフローティングゲート電極をパターニングすることにより、フローティングゲート電極の現像後の臨界寸法させ、素子駆動で要求される最小限のカップリング比を確保可能とする。
【００４１】
また、本発明によれば、有機ＢＡＲＣ膜とフォトレジストパターンでフローティングゲート電極をパターニングすることにより、ハードマスクおよびスペーサなどが使用される従来の工程より製造時間の短縮およびコストの減少を図ると共に、フローティングゲート電極の上部面積を増加させる。
【００４２】
本発明は、具体的な実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で変形または変更することが可能なのは、本発明の属する分野の当業者には明らかなことである。また、このような変形または変更は本発明の特許請求の範囲に属すると言える。
【図面の簡単な説明】
【００４３】
【図１】本発明に係るフラッシュメモリ素子のフローティングゲート電極形成方法を説明するための断面図である。
【図２】本発明に係るフラッシュメモリ素子のフローティングゲート電極形成方法を説明するための断面図である。
【図３】本発明に係るフラッシュメモリ素子のフローティングゲート電極形成方法を説明するための断面図である。
【図４】本発明に係るフラッシュメモリ素子のフローティングゲート電極形成方法を説明するための断面図である。
【符号の説明】
【００４４】
１０    半導体基板
１２    素子分離膜
１４    トンネル酸化膜
１６    ポリシリコン膜
１８    有機ＢＡＲＣ膜
ＰＲ    フォトレジストパターン
【図１】
2006253626.tif 000002
【図２】
2006253626.tif 000003
【図３】
2006253626.tif 000004
【図４】
2006253626.tif 000005