(57)【要約】    【課題】      性能劣化を抑えながらデータ格納部のメモリサイズが小さくでもＨＡＲＱを実現して、ＬＳＩの面積を削減すること、およびデータ格納部へのアクセス頻度を低くすることにより消費電流を小さくすること。    【解決手段】  ＩＲデコード装置１１０は、データ格納部１５０と、第１のデータ変換部１６０と、第２のデータ変換部１７０とを有している。第１のデータ変換部１６０は、Ｘビットの尤度をＹビット（Ｘ＞Ｙ）に変換してデータ格納部１５０へ出力する。データ格納部１５０は、Ｙビット（Ｘ＞Ｙ）に変換されたデータを格納する。そして、第２のデータ変換部１７０がデータ格納部１５０から取り出したＹビットのデータをＸビットのデータに変換して、ＩＲマージ装置１８０へ出力する。これにより、データ格納部１５０のメモリサイズを、従来のＹ／Ｘ倍にすることが可能である。  【選択図】      図１
2006287710.tif 000002
【特許請求の範囲】
【請求項１】
ＨＡＲＱに対応する受信機のインクリメンタルリダンダンシーデコード装置において、
受信データのビット数Ｘをビット数Ｙに変換する第１のデータ変換部と、
前記第１のデータ変換部によって変換されたデータを格納するデータ格納部と、
前記データ格納部に格納されたデータをビット数Ｘに変換する第２のデータ変換部と、
を具備するインクリメンタルリダンダンシーデコード装置。
【請求項２】
請求項１記載のインクリメンタルリダンダンシーデコード装置において、
前記第１のデータ変換部は、受信データのビット数Ｘの符号ビットを取り出し、１ビットに変換して前記データ格納部へ出力する符号判定部を有し、
前記第２のデータ変換部は、前記データ格納部に格納された１ビットのデータを固定値であるＸビットの値に変換する、インクリメンタルリダンダンシーデコード装置。
【請求項３】
請求項１記載のインクリメンタルリダンダンシーデコード装置において、
前記第１のデータ変換部は、受信データのビット数Ｘの下位Ｎビットを削除して上位Ｙ（＝Ｘ−Ｎ）ビットを取り出すことにより受信データのビット数Ｘをビット数Ｙ（＝Ｘ−Ｎ）に変換して前記データ格納部へ出力するＮビットシフタを有し、
前記第２のデータ変換部は、前記データ格納部に格納されたＹビットのデータを変換テーブルを用いてＸビットの値に変換して前記データ格納部へ出力する、インクリメンタルリダンダンシーデコード装置。
【請求項４】
請求項１記載のインクリメンタルリダンダンシーデコード装置において、
前記第１のデータ変換部は、受信データのビット数Ｘの絶対値が２＾（Ｘ−Ｍ−１）を越えた場合、受信データが負であれば−２＾（Ｘ−Ｍ−１）＋１を出力する一方、受信データが正であれば２＾（Ｘ−Ｍ−１）−１を出力することにより受信データのビット数Ｘをビット数Ｙ（＝Ｘ−Ｍ）ビットに変換して前記データ格納部へ出力するＹビット出力の飽和回路を有し、
前記第２のデータ変換部は、前記データ格納部に格納されたＹビットのデータを変換テーブルによりＸビットの値に変換する、インクリメンタルリダンダンシーデコード装置。
【請求項５】
請求項１記載のインクリメンタルリダンダンシーデコード装置において、
前記第１のデータ変換部は、
受信データのビット数Ｘの絶対値が２＾（Ｘ−Ｍ−１）を越えた場合、受信データが負であれば−２＾（Ｘ−Ｍ−１）＋１を出力する一方、受信データが正であれば２＾（Ｘ−Ｍ−１）−１を出力することにより受信データのビット数Ｘをビット数（Ｘ−Ｍ）ビットに変換して前記データ格納部へ出力する（Ｘ−Ｍ）ビット出力の飽和回路と、
前記飽和回路からのビット数（Ｘ−Ｍ）ビット出力の下位Ｎビットを削除して上位Ｙ（＝Ｘ−Ｍ−Ｎ）ビットを取り出すことにより受信データのビット数Ｘをビット数Ｙ（＝Ｘ−Ｍ−Ｎ）に変換するＮビットシフタとを有し、
前記第２のデータ変換部は、前記データ格納部に格納されたＹ（＝Ｘ−Ｍ−Ｎ）ビットのデータを変換テーブルによりＸビットの値に変換する、インクリメンタルリダンダンシーデコード装置。
【請求項６】
請求項１記載のインクリメンタルリダンダンシーデコード装置において、
さらに、前記第２のデータ変換部を制御するための信号を格納する信号格納部、
を有するインクリメンタルリダンダンシーデコード装置。
【請求項７】
請求項６のインクリメンタルリダンダンシーデコード装置において、
前記信号格納部は、
前記第２のデータ変換部を制御するための信号として、前記第２のデータ変換部の出力値を制御するためビット数Ｘ以下の値を格納しており、
前記第２のデータ変換部は、前記データ格納部に格納されたビット数Ｘ以下に基づき、前記データ格納部に格納されたデータをビット数１からビット数Ｘに変換する、インクリメンタルリダンダンシーデコード装置。
【請求項８】
請求項７のインクリメンタルリダンダンシーデコード装置において、
さらに、前記第２のデータ変換部の出力値を制御するためのビット数Ｘ以下の値を格納する前記信号格納部への入力として、前記第１のデータ変換部へ入力するビット数Ｘの受信データから前記信号格納部への値を演算する演算部、を有するインクリメンタルリダンダンシーデコード装置。
【請求項９】
請求項８のインクリメンタルリダンダンシーデコード装置において、
前記演算部は、前記第１のデータ変換部へ入力するビット数Ｘの受信データの平均値を演算し、前記信号格納部に格納する値を生成する、インクリメンタルリダンダンシーデコード装置。
【請求項１０】
請求項１〜請求項９のいずれかの一の請求項に記載のインクリメンタルリダンダンシーデコード装置を含むことを特徴とする受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線パケット通信システムにおけるハイブリッド再送要求（以下、ＨＡＲＱ（Hybrid Auto Request）と略す。）を採用したインクリメンタルリダンダンシーデコード装置、および当該装置を有する受信機に関するものである。
【背景技術】
【０００２】
通信システムでは、受信状況によって正しくデコード（受信）できないことがある。このときパケット通信においては、再度データを送信するように通信相手に再送要求を発信する。このとき全く同じデータを再度送信するシステムを再送要求（ＡＲＱ）システムと呼ばれる。
【０００３】
ＨＡＲＱは、これを拡張した技術であり、再度送信するデータを前回送信したデータとは異なるデータを送信する。受信機のデコード装置は、前回受信したデータと再送された異なるデータの両方を用いてデコードする。このとき、一方のデータだけでデコードするよりも、両方のデータを用いてデコードした方が正しくデコードできる確立が高い。そのため、システム全体のデータ転送レ−トが向上する。
【０００４】
ＨＡＲＱの詳細について具体例を通して、以下に説明する。
【０００５】
１パケット９７ビット｛Ｄ（０），Ｄ（１），…，Ｄ（９６）｝のデータ転送を考える。このとき送信機は、ＣＲＣにより、誤り検査ビットとして３ビット｛Ｃ（０），Ｃ（１），Ｃ（２）｝を追加する。合計１００ビットとなる。次に、１／３レ−トの畳込み符号を用いるため、誤り訂正のため冗長ビットを付加して３００ビットのデータ列Ｐ（ｋ）｛ｋ０，１，２，…，２９９｝にする。その３００ビットを１００ビットのデータとしてＰ１（ｋ）＝Ｐ（３ｋ），Ｐ２（ｋ）＝Ｐ（３ｋ＋１），Ｐ３（ｋ）＝Ｐ（３ｋ＋２）｛ｋ＝０，１，２，…，９９｝に分ける（これはパンクチャと呼ばれる）。送信機はそのうちのＰ１を送信する。
【０００６】
一方、受信機では、Ｐ１データ｛Ｐ１’（０），Ｐ１’（１），…，Ｐ１’（９９）｝を受信し、デコードを開始する。１００ビットのＰ１データをデパンクチャ、すなわち本来のＰ２，Ｐ３データを０として補間し、３００ビット｛Ｐ１’（０），０，０，Ｐ１’（１），…，Ｐ１’（９９），０，０｝をビタビ（Viterbi）デコード（畳込み復号）に通すことによって、１００ビット｛Ｄ’（０），Ｄ’（１），…，Ｄ’（９９）｝の復号データを得られる。その後ＣＲＣにより、誤り検査を実施し、誤りがあると判断すれば再送要求をする。当然Ｐ２，Ｐ３が０（デタラメな値）として補間されているので、ビタビデコ−ダによる誤り訂正能力は低い。再送要求を受け取った送信機は、次にＰ２（ｋ）データを送信する。受信機はＰ２’（ｋ）データ｛Ｐ２’（０），Ｐ２’（１），…，Ｐ２’（９９）｝を受信し、デコードを開始する。１００ビットのＰ２’（ｋ）データをデパンクチャするときに前回受信したＰ１’（ｋ）を用いて、ビタビデコードに｛Ｐ１’（０），Ｐ２’（０），０，Ｐ１’（１），…，Ｐ１’（９９），Ｐ２’（９９），０｝を入力する。その後ＣＲＣにより、誤り検査を実施し、誤りがあると判断すれば再送要求をする。１回目のビタビデコードよりもデタラメな値が少ないため、正しくデコードができる可能性が高くなる。
【０００７】
さらに、再送要求を受け取った送信機は、Ｐ３（ｋ）データを送信する。受信機は、Ｐ３’（ｋ）データ｛Ｐ３’（０），Ｐ３’（１），…，Ｐ３’（９９）｝を受信し、デコードを開始する。１００ビットのＰ３’（ｋ）データをデパンクチャするときに前回受信したＰ１’（ｋ）およびＰ２’（ｋ）を用いて、ビタビデコードに｛Ｐ１’（０），Ｐ２’（０），Ｐ３’（０），Ｐ１’（１），…，Ｐ１’（９９），Ｐ２’（９９），Ｐ３（９９）｝を入力する。その後、ＣＲＣにより、誤り検査を実施し、誤りがあると判断すれば再送要求をする。２回目のビタビデコードよりもデタラメな値が少ないため、正しくデコードができる可能性が高くなる。さらに再送要求を受け取った送信機はＰ１（ｋ）データを送信する。受信機は正常にデコードが完了するまでこれを繰り返す（例えば、特許文献１，２参照）。
【特許文献１】特開２００３−２６４５３５号公報
【特許文献２】特開２００４−１５３３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、この従来のＨＡＲＱを行なう通信システムでは、受信状況が悪いと、Ｐ１（ｋ）やＰ２（ｋ）のデータを蓄えておかなければならず、そのデータ量の増加により、メモリ容量が増加するという課題がある。
【０００９】
なお、実際に蓄えておく期間は、受信機が受信データに誤りがあると判定し、送信機に再送要求を送信して、さらに送信機が送信を準備するまでの期間である。この期間中に送信機は、次々と送信データを送っている。ＥＤＧＥ規格であれば、再送要求を出してから再送されるまで、全く別のパケットデータが、７３，４４０ビット送られている。
【００１０】
ここで、一般的に送信された１ビット（０または１を示すデジタル値）の信号は、受信機の中で４ビットから１６ビットとして表現される。この値は、ソフトアウトプットもしくは尤度と呼ばれる。この尤度が、例えば、１６ビットとすると、０もしくは１を示すのに−３２７６８〜３２７６７の範囲を持つことになる。尤度の考え方は、受信データが−３２７６８とすれば、そのデジタル値は０に近く、３２７６７であれば、１に近い。そして、尤度が０はそのデジタル値が０か１かわからない状態を示す。すなわちＨＡＲＱに必要な総容量は１，１７５，０４０ビットとなり、ＡＲＱが２２２７２ビットであるので、５０倍以上のメモリが必要とされる。
【００１１】
そこで、本発明は、上記従来の問題点を解決するもので、データ格納部のメモリサイズが小さくでもＨＡＲＱを実現してＬＳＩの面積を削減することができると共に、データ格納部へのアクセス頻度が小さくなることにより消費電流も小さくすることができるインクリメンタルリダンダンシーデコード装置および受信機を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明のインクリメンタルリダンダンシーデコード装置は、ＨＡＲＱに対応する受信機のインクリメンタルリダンダンシーデコード装置において、受信データのビット数Ｘをビット数Ｙに変換する第１のデータ変換部と、前記第１のデータ変換部によって変換されたデータを格納するデータ格納部と、前記データ格納部に格納されたデータをビット数Ｘに変換する第２のデータ変換部と、を具備する構成を採る。
【発明の効果】
【００１３】
このように、本発明のインクリメンタルリダンダンシーデコード装置によれば、データ格納部のメモリサイズを従来のＹ／Ｘ倍にすることができる。例えば、１６ビット（Ｘ）の尤度を１ビット（Ｙ）に変換すると、メモリサイズはＹ／Ｘ倍、すなわち１／１６倍となり、大幅なメモリサイズの削減を実現できる。その結果、性能劣化を抑えながら、データ格納部に蓄えることが可能なデータ量を削減させることができ、データ格納部のメモリサイズが小さくでもＨＡＲＱを実現してＬＳＩの面積を削減することができると共に、データ格納部へのアクセス頻度が小さくなることにより消費電流も小さくすることができる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１．
以下、本発明の一実施の形態について、図面を参照しながら説明する。
【００１５】
図１は、本発明の実施の形態におけるインクリメンタルリダンダンシーデコード装置の構成を示すブロック図である。
【００１６】
図１において、本発明に係る実施の形態１のインクリメンタルリダンダンシー（以下、ＩＲと略す。）デコード装置１１０は、第１のメモリ装置１３０からデータを入力して処理し、畳込み符号を復号するための一般的なビタビデコーダ１９０を介し第２のメモリ装置１４０へ出力するように接続されている。
【００１７】
ＩＲデコード装置１１０は、データ変換装置１２０と、ＩＲマージ装置１８０とを有し、データ変換装置１２０は、第１のメモリ装置１３０からの受信データの尤度のビット数を削減するための第１のデータ変換部１６０と、第１のデータ変換部１６０により変換されたデータを格納するデータ格納部１５０と、データ格納部１５０のデータに尤度を与えて元の受信データのビット数に変換する第２のデータ変換部１７０とを有している。なお、ＩＲマージ装置１８０は、第１のメモリ装置１３０からの尤度を持つデータと、第２のデータ変換部１７０からの尤度を持つ出力データとをマージするものである。
【００１８】
図２は、図１に示すデータ変換装置１２０がＸビットのデータをＹビットに変換してデータ格納部１５０に格納する場合を示す図である。
【００１９】
図２に示すように、データ変換装置１２０において、第１のデータ変換部１６０は、Ｘビットの入力に対してＹビット（ただし、Ｘ＞Ｙ）に変換してデータ格納部１５０へ出力する。第２のデータ変換部１７０は、データ格納部１５０に格納されたＹビットのデータ列を第１のデータ変換部１６０とは逆にＸビットに変換してＩＲマージ装置１８０へ出力する。このようにすれば、従来Ｘビットのデータ列を蓄える必要があったデータ格納部１５０のメモリ量は、Ｙビットのデータ列を蓄えるだけでよくなり、そのメモリ量は従来のＹ／Ｘ倍となる。しかしながら、本来デコ−ダとしてＸビット必要だったものがＹビットに変換されているため、インクリメンタルリダンダンシーを実施する際には、ＹビットをＸビットへ変換しなければならない。これらの変換方法が誤り訂正能力等のデコード性能に左右されるため、Ｙの値の決め方や変換方法に関しても、以下に説明する。
【００２０】
次に、さらにデータ変換装置１２０の具体的な動作について説明する。
【００２１】
図３は、例えば、Ｘ＝１６，Ｙ＝１とし、第１のデータ変換部１６０は、符号判定部１６１により変換し、第２のデータ変換部１７０は、変換テーブル１７１を参照して変換する場合のデータ変換装置１２０の具体的な動作を示す図である。
【００２２】
図３において、第１の変換部１６０の符号判定部１６１は、入力値を判断し入力が正であれば１に変換する一方、負であれば０に変換してデータ格納部１５０へ出力する。第２のデータ変換部１７０は、変換テーブル１７１を参照して、１ビットを固定値である１６ビットの値に変換してＩＲマージ装置１８０へ出力する。
【００２３】
第２のデータ変換部１７０が１ビットをテ−ブル変換して１６ビットのデータに変換するのは、１６ビットの尤度を入力とするビタビデコ−ダ１９０に１ビットの情報である“０”もしくは“１”を入力すると、ＨＡＲＱとして性能が著しく劣化するためである。このときの最適な１６ビットの値は、受信機全体の性能によって異なるため、一意的に決めることはできない。
【００２４】
この値の決定方法として、シミュレ−ションや実際に性能（ＢＥＲ）曲線をプロットすることによって、そのシステムに応じた最適な値を求めることができる。
【００２５】
図４は、図３に示す第１のデータ変換部１６０の符号判定部１６１の構成の一例を示すブロック図である。
【００２６】
第１のデータ変換部１６０の符号判定部１６１は、１６ビットの入力Ｘ（ＩＮＰＵＴ［１５；０］）の１ビットの出力Ｙ（ＯＵＴＰＵＴ［０］）に変換するものであり、１６ビットを１シンボルとして捉えてその１シンボルのＭＳＢである正・負を示す符号ビット（ＩＮＰＵＴ［０］）を抽出する符号ビット抽出部１６１ａと、抽出された符号ビット（ＩＮＰＵＴ［０］）を反転して出力する反転出力部１６１ｂとを有しており、その符号ビットに基づき入力値を判断し、入力が正であれば“１”を出力する一方、負であれば“０”を出力するように構成されている。
【００２７】
図５に、本実施の形態１のＩＲデコード装置１１０によりＸ＝８ビット、Ｙ＝１ビットによりシミュレ−ションして最適なパラメータを求めた際の（ＢＥＲ）曲線を示す。
【００２８】
図５に示す（ＢＥＲ）曲線において、縦軸は、Ｘ＝８ビット、Ｙ＝１ビットのときに第１のデータ変換部１６０によりＸビットからＹビットに変換し、さらに第２のデータ変換部１７０によりＹビットからＸビットに再変換した場合のエラーレート（Ｅｒｒｏｒ  Ｒａｔｅ）を示す一方、横軸は、Ｘ＝８ビット、Ｙ＝１ビットときのパラメータ（Ｐａｒａｍｅｔｅｒ）を示している。図４によれば、シミュレーションした際のあるシステムにおいて、Ｘ＝８ビット、Ｙ＝１ビットのときに、ＸビットからＹビットに変換し、さらにＹビットからＸビットに再変換した場合のエラーレート（Ｅｒｒｏｒ  Ｒａｔｅ）が最小となる最適な値は、パラメータが６０〜７０の範囲となることがわかる。つまり、Ｘ＝８ビット、Ｙ＝１ビットの場合は、パラメータが６０〜７０の範囲の時に、エラーレートを最小にしながら、データ格納部１５０のメモリサイズを小さくすることができることがわかる。
【００２９】
このように、本実施の形態１によれば、データ変換装置１２０を有するＩＲデコード装置１１０を設け、第１のデータ変換部１６０はＸビットの入力をＹビット（Ｘ＞Ｙ）に変換してデータ格納部１５０へ出力すると共に、第２のデータ変換部１７０はデータ格納部１５０のＹビットのデータをＸビットに変換してＩＲマージ装置１８０へ出力し、ＩＲマージ装置１８０は、第１のメモリ装置１３０からの尤度を持つＸビットのデータと、第２のデータ変換部１７０からの尤度を持つＸビットのデータとマージしてビタビデコーダ゛１９０へ出力するようにしたので、データ格納部１５０のメモリサイズをＹ／Ｘ倍にすることができる。例えば、図３に示すように、１６ビット（Ｘ）の尤度を１ビット（Ｙ）に変換することにより、メモリサイズを１／１６倍にすることができ、データ格納部１５０のメモリサイズを大幅に削減することができる。
【００３０】
その結果、本実施の形態１によれば、受信性能の劣化を抑えながら、ＳＲＡＭ等により構成されるデータ格納部１５０のメモリ量を最大１／（尤度のビット数）まで削減することができる。例えば、１６ビットの尤度を持つ受信機では、１，１７５，０４０ビットが７３，４４０ビットまで削減することができる。さらには、デコ−ダのＲＡＭアクセス頻度も最大１／（尤度のビット数）にすることができるため、低消費電流の効果もある。
【００３１】
特に、本実施の形態１では、図３に示すように、第１のデータ変換部１６０は、符号判定部１６１により入力データの符号の判定により１ビットに変換し、第２のデータ変換部１７０は、変換テーブル１７１によりその１ビットを入力データのビット数に変換するようにしたので、簡単な構成で、データ格納部１５０のメモリサイズを大幅に削減することができる。
【００３２】
実施の形態２．
次に、本発明の実施の形態２に係るデータ変換装置について説明する。
【００３３】
実施の形態１では、符号ビットを判定してＸビットの入力をＹビットに変換するように説明したが、本実施の形態２では、第１のデータ変換部にて、飽和機能を有する飽和回路を用いたことを特徴とする。
【００３４】
図６は、本発明におけるデータ変換装置の実施の形態２の構成を示すブロック図である。
【００３５】
なお、図６は、Ｘ＝１６、Ｙ＝８の時の具体的な実施の形態２のデータ変換装置２２０の構成および処理内容を示している。
【００３６】
図６において、実施の形態２のデータ変換装置２２０は、第１のデータ変換部２６０と、第２のデータ変換部２７０と、データ格納部２５０とを有しており、第１のデータ変換部２６０は、Ｙ（＝Ｘ−Ｍ）ビット出力の飽和機能を有する飽和回路２６１と、Ｎビットシフタ２６２とを有しており、第２のデータ変換部２７０は、変換テーブル２７１を有している。
【００３７】
図６の場合、第１のデータ変換部２６０は、例えば、１６ビットの入力データＸを８ビットのデータＹに変換する。
【００３８】
つまり、１６ビットの入力データＸに対して、はじめに飽和回路２６１によって上位Ｍビットを削除し、Ｘ−Ｍ、すなわち１６−Ｍビットとする。
【００３９】
具体的には、前記第１のデータ変換部２６０では、Ｙ（＝Ｘ−Ｍ）ビット出力の飽和機能により、受信データのビット数Ｘの絶対値が２＾（Ｘ−Ｍ−１）を越えた場合、受信データが負であれば−２＾（Ｘ−Ｍ−１）＋１を出力する一方、受信データが正であれば２＾（Ｘ−Ｍ−１）−１を出力することにより受信データのビット数Ｘをビット数（Ｘ−Ｍ）に変換する。
【００４０】
次に、Ｎビットシフタ２６２がビット数（Ｘ−Ｍ）から下位Ｎビットを削除し、Ｙ（＝Ｘ−Ｍ−Ｎ）、すなわち１６−Ｍ−Ｎビットとする。このとき、Ｍ＋Ｎ＝８を満たせば、Ｎビットシフタ２６２の出力は８ビットに収まる。この装置では、データ格納部２５０は、１６ビットの入力データを８ビットに変換しているので、メモリ量を１／２にすることができる。
【００４１】
そして、第２のデータ変換部２７０は、データ格納部２５０のＹビットのデータを変換テーブル２７１を参照してＸビットの値に変換するようにする。
【００４２】
このように、本実施の形態２によれば、第１のデータ変換部２６０では、はじめに飽和回路２６１によって上位Ｍビットを削除する一方、次にＮビットシフタ２６２が下位Ｎビットを削除してデータ格納部２５０に出力して格納するようにしたので、データ格納部２５０は、メモリ量を大幅に削減することができる。
【００４３】
なお、本実施の形態２では、第１のデータ変換部２６０として、飽和回路２６１とＮビットシフタ２６２との双方の回路を同時に持つものを説明したが、本発明では、これに限らず、図７に示すように第１のデータ変換部２６０として飽和回路２６１のみ、あるいは図８に示すようにＮビットシフタ２６２のみを持つように構成しても勿論よい。
【００４４】
前者の場合、すなわち図７に示すように第１のデータ変換部２６０が飽和回路２６１のみを有する場合は、第１のデータ変換部２６０の飽和回路２６１が、Ｙ（＝Ｘ−Ｍ）ビット出力の飽和機能により、受信データのビット数Ｘの絶対値が２＾（Ｘ−Ｍ−１）を越えた場合、受信データが負であれば−２＾（Ｘ−Ｍ−１）＋１を出力する一方、受信データが正であれば２＾（Ｘ−Ｍ−１）−１を出力することにより、受信データのビット数Ｘの上位Ｍビットを削除して受信データのビット数Ｘをビット数Ｙ（＝Ｘ−Ｍ）に変換してデータ格納部２５０に出力し格納するようにしたので、データ格納部２５０へのデータ量を、Ｙ（＝Ｘ−Ｍ）／Ｘにすることができる。
【００４５】
後者の場合、すなわち図８に示すように第１のデータ変換部２６０がＮビットシフタ２６２のみを有する場合は、第１のデータ変換部２６０のＮビットシフタ２６２が、Ｎビットシフト機能により、受信データのビット数Ｘの下位Ｎビットを削除して上位Ｙ（＝Ｘ−Ｎ）ビットを取り出しデータ格納部２５０に出力して格納するようにしたので、データ格納部２５０へのデータ量をＹ（＝Ｘ−Ｎ）／Ｘ、すなわちＹ／Ｘにすることができる。
【００４６】
実施の形態３．
図９は、本発明におけるデータ変換装置の実施の形態３の構成を示すブロック図である。
【００４７】
図９において、本実施の形態３のデータ変換装置３２０、Ｘビットの入力に対してＹビットを出力する第１のデータ変換部（ただし、Ｘ＞Ｙ）３６０と、Ｙビットの入力に対してＸビットを出力する第２のデータ変換部３７０と、Ｙビットのデータ列を格納するデータ格納部３５０と、第２のデータ変換部３７０がＹビットのデータをＸビットのデータに変換するときの制御信号を蓄える制御信号格納部３８０である。なお、第１のデータ変換部３６０は、前記実施の形態１，２の第１のデータ変換部１６０，２６０と同じであり、第２のデータ変換部３７０は、前記実施の形態１，２の第２のデータ変換部１７０，２７０と同じである。
【００４８】
ここで、制御信号格納部３８０は、たかだか、Ｚ×Ｙ（ただし、Ｚ×Ｙ＝Ｘ−１×Ｙビット以下である。）のメモリで実現できる。つまり、図１に示す実施の形態１との構成上の差異は制御信号格納部３８０のみであり、この制御信号格納部３８０によって、任意の時刻（タイミング）にテ−ブル変換の出力値を変更できる。
【００４９】
例えば、Ｘ＝１６，Ｙ＝４とし、データ格納部３５０に格納されているデータ列は、−８から７までの値とする。第２のデータ変換部３７０は、データ格納部３５０からの値に応じて、１５通りの出力が可能である。具体的には、第２のデータ変換部３７０は、次のように予め定められた内容の変換テーブルに基づいて、Ｙビットの入力をＸビットに変換して出力することができる。
【００５０】
｛入力，出力｝＝｛−８，１６０００｝，｛−７，８０００｝，｛−６，４０００｝，…，｛６，４０００｝，｛７，８０００｝
【００５１】
なお、他の実施の形態１，２，４における第２のデータ変換部１７０，２７０，４７０も、この実施の形態３の第２のデータ変換部３７０と同様に、上記のような変換テーブルを参照してＹビットからＸビットへ変換するようにしても良い。ただし、このテ−ブル変換は、あくまでも一例であり、変換方法はこの限りではない。
【００５２】
このように、本実施の形態３によれば、実施の形態１，２の構成に制御信号格納部３８０を設け、第２のデータ変換部３７０がＹビットのデータをＸビットのデータに変換する際、制御信号格納部３８０が制御信号を第２のデータ変換部３７０に対し出力するようにしたので、実施の形態１，２と同様に大幅にメモリサイズを削減することができると共に、任意の時刻（タイミング）にテーブル変換の出力値を変更することができる。
【００５３】
実施の形態４．
図１０は、本発明におけるデータ変換装置の実施の形態４の構成を示すブロック図である。
【００５４】
図１０において、本実施の形態４のデータ変換装置４２０は、Ｘビットの入力に対してＹビットを出力する第１のデータ変換部（ただし、Ｘ＞Ｙ）４６０と、Ｙビットの入力に対してＸビットを出力する第２のデータ変換部４７０、Ｙビットのデータ列を格納するためのデータ格納部４５０と、ＹビットのデータをＸビットのデータに変換するときの制御信号を蓄える制御信号格納部４８０と、ＩＲ用受信データの尤度を演算することにより自動的に制御信号格納部４８０に蓄える制御信号の値を決定する演算部４９０とを有している。なお、実施の形態３と同様に、第１のデータ変換部４６０は、前記実施の形態１，２の第１のデータ変換部１６０，２６０と同じであり、第２のデータ変換部４７０は、前記実施の形態１，２の第１のデータ変換部１７０，２７０と同じである。
【００５５】
本実施の形態４と、実施の形態３との構成の差は、演算部４９０であり、この演算部４９０が入力データに基づいて自動的に第２のデータ変換部４７０におけるテ−ブル変換を制御するための最適な制御信号を生成して、制御信号格納部４８０へ出力する。
【００５６】
例えば、Ｙ＝１の時に演算部４９０がそのＹビットの出力の尤度の平均値Ａを算出するものとすると、その平均値Ａが制御信号格納部４８０への制御信号となり、第２のデータ変換部４７０の出力は、Ｘビットの入力が“０”のとき−Ａ、Ｘビットの入力が“１”のときＡとなる。
【００５７】
このように、本実施の形態４によれば、実施の形態３の構成にさらに演算部４９０を設け、この演算部４９０が入力データに基づいて第２のデータ変換部４７０におけるテ−ブル変換を制御するための最適な制御信号を生成して、制御信号格納部４８０へ出力するようにしたので、実施の形態３等と同様に大幅にメモリサイズを削減することができると共に、入力データに基づいてテーブル変換の出力値を最適な値に変更することができる。
【００５８】
実施の形態５．
次に、実施の形態５について説明する。なお、本実施の形態５は、上記実施の形態１〜４のデータ変換装置を有するＩＲデコード装置を用いた送信機および受信機における実施の形態について説明する。
【００５９】
図１１は、実施の形態１〜４のデータ変換装置を有するＩＲデコード装置を用いた本実施の形態５の送信機および受信機によるＨＡＲＱシステムの受信データの時間的取り扱い動作を示す図である。
【００６０】
図１１は、送信機５１０が受信機５４０にデータを送信し、受信機５４０がそのデータを受信する場合を示しており、送信機５１０は、符号処理により符号化データ列Ｐｔ５２０を生成し、その符号化データ列Ｐｔ５２０にインターリーブをかけて分割し、それぞれ１回毎に、第１送信データＰ１、第２送信データＰ２、第３送信データＰ３、・・・というデータ列５３０として受信機５４０に対し送信する。
【００６１】
一方、受信機５４０では、送信機５１０が送信した符号化データ列Ｐｔ５２０の第１送信データＰ１、第２送信データＰ２、第３送信データＰ３、・・・という送信データ列５３０を、第１受信データＰ’１、第２受信データＰ’２、第３送信データＰ’３、・・・という受信データ列５５０として受信して復号し、第１被復号データＰｄ１、第２被復号データＰｄ２、第３被復号データＰｄ３、・・・という被復号データ列５６０として、図１１には図示していないが図１に示すビタビデコーダ１９０へ出力する。
【００６２】
次に、時間の概念を導入して、実施の形態１〜４のデータ変換装置を有するＩＲデコード装置を用いた本実施の形態５の送信機および受信機によるＨＡＲＱシステムの受信データの時間的取り扱い動作を詳細に説明する。
【００６３】
はじめに、送信機５１０は、転送するデータを符号化して符号化データ列Ｐｔ５２０を生成し、その符号化データ列Ｐｔ５２０を分割して送信するため、符号化データ列Ｐｔ５２０を、第１送信データＰ１、第２送信データＰ２、第３送信データＰ３、・・・というデータ列５３０に分割して送信する。ここで、ｔは、時刻を示しており、符号化データ列Ｐｔ５２０は、時刻ｔ，ｔ＋１，ｔ＋２，・・・といように時間の経過毎に生成され、時刻毎にその内容は異なっているものとする。
【００６４】
その際、送信機５１０は、第１送信データＰ１ｔを送信した後、続けて第２送信データＰ２ｔ、第３送信データＰ３ｔを送信せずに、異なる時刻、すなわち次の時刻ｔ＋１、ｔ＋２、・・・の第１送信データＰ１（ｔ＋１），Ｐ１（ｔ＋２），・・・を受信機５４０に対し送信する。
【００６５】
受信機５４０では、送信機５１０から第１送信データＰ１ｔを第１受信データＰ’１ｔとして受信すると、ビタビデコーダ１９０に入力するためのデータ、すなわち第１被復号データＰｄ１ｔに復号する。このとき、第１被復号データＰｄ１ｔにおいて、分割されて受信していないデータ部分は０として補間される。
【００６６】
その際、受信機５４０は、受信データをデコードした結果、ＣＲＣによって誤りがないと判定した場合、第１受信データＰ’１ｔのデータを消去する。
【００６７】
これに対し、受信機５４０は、第１受信データＰ’１ｔに誤りがあると判定した場合、送信機５１０に対して第１送信データＰ１ｔの再送要求を発信する。
【００６８】
一方、送信機５１０は、異なる時刻の第１送信データＰ１ｔ，Ｐ１（ｔ＋１），Ｐ１（ｔ＋２），・・・を送信し終わると、はじめて時刻ｔの第２送信データＰ２ｔを送信する準備をする。なお、この時刻ｔの第２送信データＰ２ｔが送信されるまでは、時刻ｔ＋１の第１送信データＰ１（ｔ＋１）、時刻ｔ＋２の第１送信データＰ１（ｔ＋２），…というように、異なる時刻の第１送信データが転送しつづけられていることになる。すなわち、通信状況が劣悪な場合は、異なる時刻ｔの第１送信データＰ１ｔ，Ｐ１（ｔ＋１），Ｐ１（ｔ＋２），・・・とデータを保存しておかなければならない。
【００６９】
その際、送信機５１０は、受信機５４０から送信データの再送要求、例えば、第１送信データＰ１ｔの再送要求を受信すると、異なる時刻ｔの第１送信データＰ１ｔ，Ｐ１（ｔ＋１），Ｐ１（ｔ＋２），・・・や、時刻ｔの第２送信データＰ２ｔの送信のときでもその送信処理を中断をして、時刻ｔの第１送信データＰ１ｔを再送する。
【００７０】
そして、受信機５４０は、時刻ｔの第２送信データＰ２ｔを第２受信データＰ’２ｔとして受信すると、ビタビデコーダ１９０に入力するためのデータ、すなわち第２被復号データＰｄ２ｔに復元する。このとき、各時刻ｔ、ｔ＋１、ｔ＋２、・・・の分割され受信した第１受信データＰ１ｔ、Ｐ１（ｔ＋１），Ｐ１（ｔ＋２）におけるデータ部分はそれらの内容で補間される一方、分割されて受信していない各時刻ｔ、ｔ＋１、ｔ＋２、・・・の第３受信データＰｄ３ｔ、Ｐｄ３（ｔ＋１），Ｐｄ３（ｔ＋２）、・・・は０として補間される。
【００７１】
受信機５４０は、これらのデータをデコードした結果、ＣＲＣによって誤りがあると判定すると、送信機５１０に対して、再送要求を発信する一方、誤りがないと判定されれば、時刻ｔの第１受信データＰ１ｔ，第２受信Ｐ２ｔのデータは、受信機５４０から消去される。
【００７２】
以下、このような処理を時刻ｔ＋１の第２送信データＰ２（ｔ＋１）、時刻ｔ＋２の第２送信データＰ２（ｔ＋２），・・・、時刻ｔの第３送信データＰ３ｔ、時刻ｔ＋１の第３送信データＰ３（ｔ＋１）、時刻ｔ＋２の第３送信データＰ３（ｔ＋２）、・・・と、順に繰り返し、誤りが検出されなくなるまで再送要求を繰り返す。
【００７３】
このように、本実施の形態５によれば、上記実施の形態１〜４のＩＲデコード装置１１０等を受信機５４０に採用することにより、ＩＲデコード装置１１０等のデータ変換装置１２０等にてデータサイズをＸビットからＹビットのＹ／Ｘ倍に変換してデータ格納部１５０等に格納するため、性能劣化を抑えながら、蓄えることが可能なデータ量を削減させることができ、データ格納部１５０等のメモリサイズが小さくでも、ＨＡＲＱを実現して、ＬＳＩの面積を削減することができると共に、データ格納部１５０等へのアクセス頻度が小さくなることにより消費電流も小さくすることができる。
【産業上の利用可能性】
【００７４】
本発明に係るＩＲデコード装置および受信機は、性能劣化を抑えながら、蓄えることが可能なデータ量を削減させることにより、データ格納部のメモリサイズが小さくでも、ＨＡＲＱを実現して、ＬＳＩの面積を削減することができると共に、データ格納部へのアクセス頻度が小さくなることにより消費電流も小さくすることができる、という有利な効果を有し、ＨＡＲＱシステムを適用したデコード機能を有するＬＳＩや、同様の処理装置を有する移動体通信端末、移動体通信基地局、ブルートゥース、光通信装置等の用途にも応用できる。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施の形態１におけるＩＲデコード装置の構成を示すブロック図
【図２】実施の形態１のデータ変換装置がＸビットのデータをＹビットに変換してデータ格納部に格納する場合を示す図
【図３】実施の形態１のデータ変換装置の具体的な動作を示す図
【図４】図３に示す第１のデータ変換部の符号判定部の構成の一例を示すブロック図
【図５】実施の形態１のＩＲデコード装置によりシミュレ−ションして最適なパラメータを求めた際の（ＢＥＲ）曲線を示す図
【図６】実施の形態２のデータ変換装置の構成例を示すブロック図
【図７】実施の形態２のデータ変換装置の他の構成例を示すブロック図
【図８】実施の形態２のデータ変換装置の他の構成例を示すブロック図
【図９】実施の形態３のデータ変換装置の構成を示すブロック図
【図１０】実施の形態４のデータ変換装置の構成を示すブロック図
【図１１】実施の形態１〜４のデータ変換装置を有するＩＲデコード装置を用いた実施の形態５の送信機および受信機の動作を示す図
【符号の説明】
【００７６】
１１０  インクリメンタルリダンダンシー（ＩＲ）デコード装置
１２０，２２０，３２０，４２０  データ変換装置
１３０  第１のメモリ装置
１４０  第２のメモリ装置
１５０，２５０，３５０，４５０  データ格納部
１６０，２６０，３６０，４６０  第１のデータ変換部
１７０，２７０，３７０，４７０  第２のデータ変換部
１８０  ＩＲマージ装置
１９０  ビタビデコ−ダ
１６１  符号判定部
１７１，２７１  変換テーブル
２６１  飽和回路
２６２  Ｎビットシフタ
５１０  送信機
５４０  受信機
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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