(57)【要約】      （修正有）【課題】プリプログラムの際にメモリセルとビットラインを分離し、共通ソースラインを介してプログラムバイアスを印加することにより、プリプログラム時間の短縮と消費電流減少を可能としたフラッシュメモリ装置を提供する。【解決手段】各々が、複数のワードラインと複数のビットラインに対してマトリクス状に配列された複数のメモリセルおよび共通ソースラインを含むメモリセルブロックを複数個と、複数のメモリセルブロックのそれぞれの共通ソースラインに連結されたグローバル共通ソースラインと、消去命令に応答してプリプログラム制御信号を発生する消去コントローラと、プリプログラム制御信号、読出し命令およびプログラム命令のいずれか一つに応答して、第１共通ソース電圧と第２共通ソース電圧のいずれか一つを選択し、その選択された電圧をグローバル共通ソースラインに出力する電圧選択回路とを含んで構成される。【選択図】図２
2006252749.tif 000002
【特許請求の範囲】
【請求項１】
各々が、複数のワードラインと複数のビットラインに対してマトリクス状に配列された複数のメモリセルおよび共通ソースライン含むメモリセルブロックを複数個と、
前記複数個のメモリセルブロックのそれぞれの前記共通ソースラインに連結されたグローバル共通ソースラインと、
消去命令に応答してプリプログラム制御信号を発生する消去コントローラと、
前記プリプログラム制御信号、読出し命令またはプログラム命令のいずれか一つに応答して、第１共通ソース電圧と第２共通ソース電圧のいずれか一つを選択し、その選択された電圧を前記グローバル共通ソースラインに出力する電圧選択回路とを含んでなり、
前記複数のメモリセルブロックのうちプリプログラム動作が実行されるメモリセルブロックにおいては、その各メモリセルは、前記ビットラインから分離され、前記共通ソースラインに連結され、当該各メモリセルに連結されるワードラインにプリプログラムのためのワードラインバイアス電圧が入力されるよう構成されてなる
フラッシュメモリ装置。
【請求項２】
請求項１に記載のフラッシュメモリ装置において、
前記消去コントローラは、前記消去命令に応答して、さらに、消去制御信号およびポストプログラム制御信号を発生する
ことを特徴とするフラッシュメモリ装置。
【請求項３】
請求項２に記載のフラッシュメモリ装置であって、さらに、
ロウアドレス信号をデコードし、ロウデコーディング信号を出力するＸデコーダと、
前記読出し命令、前記プログラム命令、前記プリプログラム制御信号、前記消去制御信号および前記ポストプログラム制御信号のいずれか一つと前記ロウデコーディング信号に応答して、ドレイン選択ライン電圧、ソース選択ライン電圧およびワードラインバイアス電圧を発生し、前記ドレイン選択ライン電圧をグローバルドレイン選択ラインに、前記ソース選択ライン電圧をグローバルソース選択ラインに、および前記ワードラインバイアス電圧をグローバルワードラインにそれぞれ出力する高電圧発生器と、
前記ロウデコーディング信号に応答して前記メモリセルブロックのいずれか一つまたは一部を選択し、その選択されたメモリセルブロックのドレイン選択ラインを前記グローバルドレイン選択ラインに、前記選択されたメモリセルブロックのソース選択ラインを前記グローバルソース選択ラインに、そして前記選択されたメモリセルブロックのワードラインを前記グローバルワードラインにそれぞれ連結するブロック選択部とを含んでなる
ことを特徴とするフラッシュメモリ装置。
【請求項４】
請求項３に記載のフラッシュメモリ装置において、
前記高電圧発生器は、前記プリプログラム制御信号に応答して、前記ドレイン選択ライン電圧を第１電圧レベルで、前記ソース選択ライン電圧を第２電圧レベルでそれぞれ出力し、
前記第２電圧は、前記第１電圧より大きく、
前記第１電圧は、接地電圧である
ことを特徴とするフラッシュメモリ装置。
【請求項５】
請求項１に記載のフラッシュメモリ装置において、
前記電圧選択回路は、前記読出し命令または前記プリプログラム制御信号に応答して前記第１共通ソース電圧を選択し、前記プログラム命令に応答して前記第２共通ソース電圧を選択し、
前記第１共通ソース電圧は、接地電圧であり、
前記第２共通ソース電圧は、電源電圧である
ことを特徴とするフラッシュメモリ装置。
【請求項６】
請求項１に記載のフラッシュメモリ装置において、
前記電圧選択回路は、
前記読出し命令、前記プリプログラム制御信号および前記プログラム命令のいずれか一つに応答して第１および第２選択信号を発生する選択信号発生器と、
前記第１共通ソース電圧と前記グローバル共通ソースラインとの間に連結され、前記第１選択信号に応答してオンまたはオフされる第１スイッチと、
前記第２共通ソース電圧と前記グローバル共通ソースラインとの間に連結され、前記第２選択信号に応答してオンまたはオフされる第２スイッチとを含む
ことを特徴とするフラッシュメモリ装置。
【請求項７】
請求項２に記載のフラッシュメモリ装置において、
前記電圧選択回路は、前記読出し命令または前記プリプログラム制御信号、前記消去制御信号および前記ポストプログラム制御信号のいずれか一つに応答して前記第１共通ソース電圧を選択し、前記プログラム命令に応答して前記第２共通ソース電圧を選択し、
前記第１共通ソース電圧は、接地電圧であり、
前記第２共通ソース電圧は、電源電圧である
ことを特徴とするフラッシュメモリ装置。
【請求項８】
請求項７に記載のフラッシュメモリ装置において、
前記電圧選択回路は、
前記読出し命令、前記プリプログラム制御信号、前記消去制御信号および前記ポストプログラム制御信号と前記プログラム命令のいずれか一つに応答して第１選択信号および第２選択信号を発生する選択信号発生器と、
前記第１共通ソース電圧と前記グローバル共通ソースラインとの間に連結され、前記第１選択信号に応答してオンまたはオフされる第１スイッチと、
前記第２共通ソース電圧と前記グローバル共通ソースラインとの間に連結され、前記第２選択信号に応答してオンまたはオフされる第２スイッチとを含む
ことを特徴とするフラッシュメモリ装置。
【請求項９】
請求項１に記載のフラッシュメモリ装置であって、さらに、
カラムアドレス信号をデコードし、カラムデコーディング信号を出力するＹデコーダと、
前記プリプログラム制御信号、前記読出し命令および前記プログラム命令のいずれか一つに応答して第１電圧、第２電圧または第３電圧の一つを選択し、その選択された電圧を制御電圧として出力する追加の電圧選択回路と、
前記カラムデコーディング信号または前記プリプログラム制御信号に応答して、前記ビットラインの一部または全体に前記制御電圧を供給し、前記ビットラインの一部または全体をページバッファに連結または分離するビットライン選択部とを含んでなる
ことを特徴とするフラッシュメモリ装置。
【請求項１０】
請求項９に記載のフラッシュメモリ装置において、
前記追加の電圧選択回路は、前記プリプログラム制御信号に応答して前記第１電圧を選択し、前記読出し命令に応答して前記第２電圧を選択し、前記プログラム命令に応答して前記第３電圧を選択し、
前記第１電圧は、接地電圧、または電源電圧より小さいポジティブ値を有する電圧であり、
前記第２電圧は、前記接地電圧であり、
前記第３電圧は、前記電源電圧である
ことを特徴とするフラッシュメモリ装置。
【請求項１１】
請求項９に記載のフラッシュメモリ装置において、
前記ビットライン選択部は、
前記カラムデコーディング信号または前記プリプログラム制御信号に応答してビットライン制御信号とビットライン選択信号を出力する選択制御部と、
前記ビットライン制御信号に応答して前記ビットラインの一部または全体に前記制御電圧を供給するビットライン制御回路と、
前記ビットライン選択信号に応答して前記ビットラインの一部または全体をページバッファに連結または分離するビットライン選択回路とを含む
ことを特徴とするフラッシュメモリ装置。
【請求項１２】
請求項１１に記載のフラッシュメモリ装置において、
前記追加の電圧選択回路は、
前記プリプログラム制御信号、前記読出し命令および前記プログラム命令のいずれか一つに応答して第１選択信号、第２選択信号および第３選択信号を発生する選択信号発生器と、
前記第１電圧と前記ビットライン制御回路との間に連結され、前記第１選択信号に応答してオンまたはオフされる第１スイッチと、
前記第２電圧と前記ビットライン制御回路との間に連結され、前記第２選択信号に応答してオンまたはオフされる第２スイッチと、
前記第３電圧と前記ビットライン制御回路との間に連結され、前記第３選択信号に応答してオンまたはオフされる第３スイッチとを含む
ことを特徴とするフラッシュメモリ装置。
【請求項１３】
請求項２に記載のフラッシュメモリ装置であって、さらに、
カラムアドレス信号をデコードし、カラムデコーディング信号を出力するＹデコーダと、
前記プリプログラム制御信号、前記消去制御信号、前記ポストプログラム制御信号、前記読出し命令およびプログラム命令のいずれか一つに応答して第１電圧または第２電圧のいずれか一つを選択し、その選択された電圧を制御電圧として出力する追加の電圧選択回路と、
前記カラムデコーディング信号または前記プリプログラム制御信号、前記消去制御信号および前記ポストプログラム制御信号のいずれか一つに応答して、前記ビットラインの一部または全体に前記制御電圧を供給し、前記ビットラインの一部または全体をページバッファに連結または分離するビットライン選択部とを含んでなる
ことを特徴とするフラッシュメモリ装置。
【請求項１４】
請求項１３に記載のフラッシュメモリ装置において、
前記追加の電圧選択回路は、前記プリプログラム制御信号または前記ポストプログラム制御信号に応答して前記第１電圧を選択し、前記読出し命令または前記消去制御信号に応答して前記第２電圧を選択し、前記プログラム命令に応答して前記第３電圧を選択し、
前記第１電圧は、接地電圧、または電源電圧より小さいポジティブ値を有する電圧であり、
前記第２電圧は、前記接地電圧であり、
前記第３電圧は、前記電源電圧である
ことを特徴とするフラッシュメモリ装置。
【請求項１５】
請求項１３に記載のフラッシュメモリ装置において、
前記追加の電圧選択回路は、
前記プリプログラム制御信号、前記消去制御信号、前記ポストプログラム制御信号、前記読出し命令および前記プログラム命令のいずれか一つに応答して第１選択信号、第２選択信号および第３選択信号を発生する選択信号発生器と、
前記第１電圧と前記ビットライン選択部との間に連結され、前記第１選択信号に応答してオンまたはオフされる第１スイッチと、
前記第２電圧と前記ビットライン選択部との間に連結され、前記第２選択信号に応答してオンまたはオフされる第２スイッチと、
前記第３電圧と前記ビットライン選択部との間に連結され、前記第３選択信号に応答してオンまたはオフされる第３スイッチとを含む
ことを特徴とするフラッシュメモリ装置。
【請求項１６】
消去命令に応答してプリプログラム制御信号を発生する段階と、
前記プリプログラム制御信号に応答して、接地電圧レベルを有する共通ソース電圧を、複数のメモリセルブロックのそれぞれの共通ソースラインに連結されるグローバル共通ソースラインに供給する段階と、
ロウアドレス信号に応答して、メモリセルブロックのいずれか一つまたは一部を選択する段階と、
前記選択されたメモリセルブロックのメモリセルをビットラインから分離し、共通ソースラインに連結する段階と、
前記選択されたメモリセルブロックのメモリセルのゲートに連結されるワードラインにプリプログラムのためのワードラインバイアス電圧を供給する段階と
を含んでなるフラッシュメモリ装置のプリプログラム動作制御方法。
【請求項１７】
請求項１６に記載のフラッシュメモリ装置のプリプログラム動作制御方法において、
前記共通ソース電圧を供給する段階は、
前記プリプログラム制御信号に応答して選択信号を発生する段階と、
前記選択信号に応答して前記接地電圧を選択して前記共通ソース電圧として前記グローバル共通ソースラインに出力する段階とを含む
ことを特徴とするプリプログラム動作制御方法。
【請求項１８】
請求項１６に記載のフラッシュメモリ装置のプリプログラム動作制御方法であって、さらに、
前記プリプログラム制御信号に応答して前記ビットラインを制御電圧レベルにディスチャージする段階を含んでなる
ことを特徴とするプリプログラム動作制御方法。
【請求項１９】
請求項１８に記載のフラッシュメモリ装置のプリプログラム動作制御方法において、
前記制御電圧は、前記接地電圧または電源電圧より小さいポジティブ値を有する電圧である
ことを特徴とするプリプログラム動作制御方法。
【請求項２０】
請求項１８に記載のフラッシュメモリ装置のプリプログラム動作制御方法において、
前記ビットラインのディスチャージ段階は、
前記プリプログラム制御信号に応答して、前記接地電圧または電源電圧より小さいポジティブ値を有する電圧を選択し、前記制御電圧として出力する段階と、
前記プリプログラム制御信号に応答して、ビットライン制御信号を全てイネーブルさせ、ビットライン選択信号を全てディスエーブルさせる段階と、
前記ビットライン制御信号に応答して前記ビットラインに前記制御電圧を供給する段階と、
前記ビットライン選択信号に応答して前記ビットラインをページバッファから分離する段階を含む
ことを特徴とするプリプログラム動作制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体メモリ装置およびその動作制御方法に関し、特に、プリプログラム機能を向上させたフラッシュメモリ装置およびそのプリプログラム動作制御方法に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ装置は、ＥＰ−ＲＯＭの一種で、読出し動作、プログラム動作および消去動作を行う。消去動作は、メモリセルのＰウェルとフローティングゲートとの間の絶縁膜に発生するＦＮトンネリング(Fowler-Nordheim tunneling)によって実行される。消去動作では、メモリセルブロックに含まれる全メモリセルに記憶されたデータが同時に除去される。すなわち、消去動作は、メモリセルブロック単位でそのメモリセルブロック全体に対して実行される。消去されるメモリセルブロックに含まれるメモリセルの中には、予め消去されたメモリセル、すなわち、データ「０」がプログラムされている（書き込まれている）メモリセルが存在することもある。予め消去されたメモリセルは、低いしきい値電圧を持つため、消去動作が再実行されると、過度に消去されるおそれ、すなわち、そのしきい値電圧が過度に低くなる現象が発生するおそれがある。したがって、このような現象を防止するために、フラッシュメモリ装置の消去過程は、消去動作に先立ち、全メモリセルを予めデータ「１」でプログラムすることにより、全メモリセルのしきい値電圧を第１設定電圧レベルに調整するプリプログラム動作を含む。また、フラッシュメモリ装置に含まれる各メモリセルの消去速度は、その製造工程のばらつきによって異なる。すなわち、消去速度の比較的遅いメモリセルと消去速度の比較的速いメモリセルが存在し得る。したがって、消去速度の遅いメモリセルに合わせて消去時間が設定されている場合、消去速度の速いメモリセルが過度に消去されることになる。したがって、これを防止するために、消去過程には、さらに、消去動作以後に、設定した時間に全メモリセルのプログラム動作を行うことにより、全メモリセルのしきい値電圧を第２設定電圧レベルに調整するポストプログラム動作を含ませる。
【０００３】
図１は、従来のフラッシュメモリ装置のプリプログラム動作を説明するためのメモリセルブロックとビットライン選択回路を示す図である。図１には、複数のメモリセルブロックＭＲ１〜ＭＲＮ（Ｎは整数）とビットライン選択回路１０が示されている。また、図面の簡略化のために、前記メモリセルブロックＭＲ１〜ＭＲＮそれぞれに含まれるメモリセルの中でも、一対のビットラインＢＬｅ、ＢＬｏに連結されたメモリセルのみが示されている。例えば、メモリセルブロックＭＲ１においてプリプログラム動作が実行される場合、ドレイン選択ラインＤＳＬに電圧ＶＣＣが入力され、ソース選択ラインＳＳＬに０Ｖの電圧が入力される。その結果、メモリセルブロックＭＲ１でドレイン選択トランジスタＤＳＴがターンオンされ、ソース選択トランジスタＳＳＴがターンオフされる。また、ワードラインＷＬ０〜ＷＬＭ（Ｍは整数）には、高電圧ＨＶＰ（例えば、１５Ｖ〜２０Ｖ）が入力される。したがって、メモリセルブロックＭＲ１のメモリセルＣ０〜ＣＭがターンオンされる。また、共通ソースラインＣＳＬには、電圧ＶＣＣが入力され、ビットライン選択回路１０のＮＭＯＳトランジスタＮ１、Ｎ２がターンオンされてビットラインＢＬｅ、ＢＬｏに信号ＶＩＲＰＷＲが入力される。この際、信号ＶＩＲＰＷＲは、０Ｖの電圧レベルを有し、ビットライン選択回路１０のＮＭＯＳトランジスタＮ３、Ｎ４は、選択信号ＢＳＬｅ、ＢＳＬｏに応答してターンオフされる。結果として、メモリセルＣ０〜ＣＭ（Ｍは整数）のドレインとそのゲートとの間には大きい電圧差が発生し、その電圧差によってメモリセルＣ０〜ＣＭのフローティングゲートに電子が注入されることにより、プリプログラム動作が実行される。
【０００４】
上述したように、従来のフラッシュメモリ装置では、ビットラインＢＬｅ、ＢＬｏに印加される０Ｖの電圧によってメモリセルＣ０〜ＣＭがプリプログラムされる。一方、ビットラインＢＬｅ、ＢＬｏは、メモリセルブロックＭＲ１〜ＭＲＮ全体によって共有されるため、ビットラインＢＬｅ、ＢＬｏの負荷が非常に大きい。したがって、ビットラインＢＬｅ、ＢＬｏが信号ＶＩＲＰＷＲによって０Ｖに十分にディスチャージされるのにかかる時間とその消費電流量が増加する。また、ビットラインＢＬｅ、ＢＬｏの下部に存在するワードラインＷＬ０〜ＷＬＭに入力される高電圧ＨＶＰに起因する寄生キャパシタンス成分が、ビットラインＢＬｅ、ＢＬｏのディスチャージ時間と消費電流量をさらに増加させる。したがって、従来のフラッシュメモリ装置のプリプログラム動作では、ビットラインＢＬｅ、ＢＬｏのディスチャージ時間が増加するにつれて、全体的な消去動作時間が増加し、消去動作の際に消費される電流量が増加するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、この発明の目的は、プリプログラム動作の際にメモリセルからビットラインを分離し、共通ソースラインを介してプログラムバイアス電圧を印加することにより、プリプログラム時間を短縮し、かつ消費電流量を減少させることが可能なフラッシュメモリ装置を提供することにある。
【０００６】
この発明の他の目的は、プリプログラム動作の際にメモリセルからビットラインを分離し、共通ソースラインを介してプログラムバイアス電圧を印加することにより、プリプログラム時間を短縮し、かつ消費電流量を減少させることが可能なフラッシュメモリ装置のプリプログラム動作制御方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記課題を解決するするために、この発明に係るフラッシュメモリ装置は、各々が、複数のワードラインと複数のビットラインに対してマトリクス状に配列された複数のメモリセルおよび共通ソースラインを含むメモリセルブロックを複数個と、前記複数のメモリセルブロックのそれぞれの共通ソースラインに連結されたグローバル共通ソースラインと、消去命令に応答してプリプログラム制御信号を発生する消去コントローラと、プリプログラム制御信号、読出し命令またはプログラム命令のいずれか一つに応答して、第１共通ソース電圧と第２共通ソース電圧のいずれか一つを選択し、その選択された電圧をグローバル共通ソースラインに出力する電圧選択回路とを含んでなる。また、複数のメモリセルブロックのうちプリプログラム動作が実行されるメモリセルブロックんにおいては、その各メモリセルは、ビットラインから分離され、共通ソースラインに連結され、各メモリセルに連結されるワードラインにプリプログラムのためのワードラインバイアス電圧が入力される。
【０００８】
前記他の課題を解決するするために、この発明に係るフラッシュメモリ装置のプリプログラム動作制御方法は、消去命令に応答してプリプログラム制御信号を発生する段階と、プリプログラム制御信号に応答して、接地電圧レベルを有する共通ソース電圧を、メモリセルブロックのそれぞれの共通ソースラインに連結されるグローバル共通ソースラインに供給する段階と、ロウアドレス信号に応答して、メモリセルブロックのいずれか一つまたは一部を選択する段階と、選択されたメモリセルブロックのメモリセルをビットラインから分離し、共通ソースラインに連結する段階と、選択されたメモリセルブロックのメモリセルのゲートに連結されるワードラインにプリプログラムのためのワードラインバイアス電圧を供給する段階とを含んでなる。
【発明の効果】
【０００９】
この発明によれば、プリプログラム動作の際にメモリセルからビットラインを分離させ、共通ソースラインを介してプログラムバイアス電圧を印加することにより、プリプログラム時間を短縮し、かつ消費電流量を減少させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面を参照して、この発明の好適な実施例を詳細に説明する。なお、これらの実施例は、様々な形に変形することができ、この発明の範囲を限定するものではない。これらの実施例は、この発明の開示を完全にし、当該技術分野で通常の知識を有する者にこの発明の範疇を完全に知らせるために提供されるものである。
【００１１】
図２は、この発明の一実施例に係るフラッシュメモリ装置のブロック図である。図２を参照すると、フラッシュメモリ装置１００は、入力バッファ１０１、制御論理回路１０２、消去コントローラ１０３、高電圧発生器１０４、メモリセルブロックＭＢ１〜ＭＢＫ（Ｋは整数）、Ｘデコーダ１０５、ブロック選択部１０６、第１電圧選択回路１０７、第２電圧選択回路１０８、ビットライン選択部１０９、ページバッファ１１０、Ｙデコーダ１１１およびデータ入出力バッファ１１２を含む。入力バッファ１０１は、コマンド信号ＣＭＤまたはアドレス信号ＡＤＤを受信して、制御論理回路１０２に出力する。制御論理回路１０２は、外部制御信号／ＷＥ、／ＲＥ、ＡＬＥ、ＣＬＥに応答してコマンド信号ＣＭＤまたはアドレス信号ＡＤＤを受信する。制御論理回路１０２は、コマンド信号ＣＭＤに応答して消去命令ＥＲＳ、読出し命令ＲＥＡＤまたはプログラム命令ＰＧＭのいずれか一つを発生する。また、制御論理回路１０２は、アドレス信号ＡＤＤに基づいて、ロウアドレス信号ＲＡＤＤとカラムアドレス信号ＣＡＤＤを発生する。
【００１２】
消去コントローラ１０３は、消去命令ＥＲＳに応答して、プリプログラム制御信号ＰＲＰＧＭ、消去制御信号ＥＲＳＣまたはポストプログラム制御信号ＰＳＰＧＭのいずれか一つを発生する。あるいはまた、フラッシュメモリ装置１００は、消去命令ＥＲＳに応答してプリプログラム制御信号ＰＲＰＧＭを発生するプリプログラムコントローラ（図示せず）を消去コントローラ１０３の代わりに含むこともできる。
【００１３】
高電圧発生器１０４は、プリプログラム制御信号ＰＲＰＧＭ、消去制御信号ＥＲＳＣ、ポストプログラム制御信号ＰＳＰＧＭのいずれか一つ、または読出し命令ＲＥＡＤと前記プログラム命令ＰＧＭのいずれか一つとロウデコーディング信号ＲＤＥＣに応答して、ドレイン選択ライン電圧ＶＧＤ、ソース選択ライン電圧ＶＧＳおよびワードラインバイアス電圧ＶＷ１〜ＶＷＪ（Ｊは整数）を発生する。好ましくは、高電圧発生器１０４は、プリプログラム制御信号ＰＲＰＧＭまたはポストプログラム制御信号ＰＳＰＧＭに応答して、ドレイン選択ライン電圧ＶＧＤを接地電圧（すなわち、０Ｖ）レベル、ソース選択ライン電圧ＶＧＳを設定された電圧（例えば、０．５Ｖ〜１０Ｖ）レベル、およびワードラインバイアス電圧（ＶＷ１〜ＶＷＪ）をプログラムのための電圧（例えば、１５Ｖ〜２０Ｖ）レベルでそれぞれ発生する。
【００１４】
また、消去制御信号ＥＲＳＣに応答して、高電圧発生器１０４は、ドレイン選択ライン電圧ＶＧＤ、ソース選択ライン電圧ＶＧＳおよびワードラインバイアス電圧ＶＷ１〜ＶＷＪを接地電圧（すなわち、０Ｖ）レベルで発生する。高電圧発生器１０４は、読出し命令ＲＥＡＤとロウデコーディング信号ＲＤＥＣに応答して、ドレイン選択ライン電圧ＶＧＤとソース選択ライン電圧ＶＧＳを高電圧（例えば、４．５Ｖ）レベル、ワードラインバイアス電圧ＶＷ１〜ＶＷＪのいずれか一部を接地電圧レベル、残りを高電圧レベルでそれぞれ発生する。高電圧発生器１０４は、プログラム命令ＰＧＭとロウデコーディング信号ＲＤＥＣに応答して、ドレイン選択ライン電圧ＶＧＤを電源電圧ＶＣＣレベルで、ソース選択ライン電圧ＶＧＳを接地電圧レベルで、ワードラインバイアス電圧ＶＷ１〜ＶＷＪの一部をプログラム電圧（例えば、１８Ｖ）レベルで、残りをパス電圧（例えば、１０Ｖ）レベルでそれぞれ発生する。
【００１５】
高電圧発生器１０４は、ドレイン選択ライン電圧ＶＧＤをグローバルドレイン選択ラインＧＤＳＬに出力し、ソース選択ライン電圧ＶＧＳをグローバルソース選択ラインＧＳＳＬに出力し、ワードラインバイアス電圧ＶＷ１〜ＶＷＪをグローバルワードラインＧＷＬ１〜ＧＷＬＪ（Ｊは整数）にそれぞれ出力する。また、高電圧発生器１０４は、プリプログラム制御信号ＰＲＰＧＭ、消去制御信号ＥＲＳＣ、ポストプログラム制御信号ＰＳＰＧＭ、読出し命令ＲＥＡＤおよびプログラム命令ＰＧＭのいずれか一つに応答してバルク電圧ＶＣＢ１、ＶＣＢ２のいずれか一つを発生し、メモリセルブロックＭＢ１〜ＭＢＫそれぞれのメモリセルのＰウェルに供給する。好ましくは、高電圧発生器１０４は、消去制御信号ＥＲＳＣに応答してバルク電圧ＶＣＢ１を発生し、プリプログラム制御信号ＰＲＰＧＭ、ポストプログラム制御信号ＰＳＰＧＭ、読み出し命令ＲＥＡＤおよびプログラム命令ＰＧＭのいずれか一つに応答してバルク電圧ＶＣＢ２を発生する。バルク電圧ＶＣＢ１は、高電圧（例えば、２０Ｖ）であり、バルク電圧ＶＣＢ２は、接地電圧である。
【００１６】
Ｘデコーダ１０５は、ロウアドレス信号ＲＡＤＤをデコードし、ロウデコーディング信号ＲＤＥＣを出力する。ブロック選択部１０６は、ロウデコーディング信号ＲＤＥＣに応答して、メモリセルブロックＭＢ１〜ＭＢＫのいずれか一つまたは一部を選択する。第１電圧選択回路１０７は、プリプログラム制御信号ＰＲＰＧＭ、消去制御信号ＥＲＳＣ、ポストプログラム制御信号ＰＳＰＧＭ、読出し命令ＲＥＡＤおよびプログラム命令ＰＧＭのいずれか一つに応答して、第１共通ソース電圧ＶＣＳ１と第２共通ソース電圧ＶＣＳ２のいずれか一つを選択し、その選択された電圧をグローバル共通ソースラインＧＣＳＬに出力する。好ましくは、第１電圧選択回路１０７は、プリプログラム制御信号ＰＲＰＧＭ、消去制御信号ＥＲＳＣ、ポストプログラム制御信号ＰＳＰＧＭおよび読出し命令ＲＥＡＤのいずれか一つに応答して第１共通ソース電圧ＶＣＳ１を選択する。また、第１電圧選択回路１０７は、プログラム命令ＰＧＭに応答して第２共通ソース電圧ＶＣＳ２を選択する。グローバル共通ソースラインＧＣＳＬは、メモリセルブロックＭＢ１〜ＭＢＫの共通ソースラインＣＳＬ１〜ＣＬＳＫに連結される。
【００１７】
第２電圧選択回路１０８は、プリプログラム制御信号ＰＲＰＧＭ、消去制御信号ＥＲＳＣ、ポストプログラム制御信号ＰＳＰＧＭ、読出し命令ＲＥＡＤおよびプログラム命令ＰＧＭのいずれか一つに応答して、第１電圧〜第３電圧ＶＰ１〜ＶＰ３のいずれか一つを選択する。第２電圧選択回路１０８は、選択された電圧を制御電圧ＶＩＲＰＷＲとしてビットライン選択部１０９に出力する。好ましくは、第２電圧選択回路１０８は、プリプログラム制御信号ＰＲＰＧＭ、消去制御信号ＥＲＳＣおよびポストプログラム制御信号ＰＳＰＧＭのいずれか一つに応答して第１電圧ＶＰ１を選択する。また、第２電圧選択回路１０８は、読出し命令ＲＥＡＤに応答して第２電圧ＶＰ２を選択し、プログラム命令ＰＧＭに応答して第３電圧ＶＰ３を選択する。
【００１８】
ビットライン選択部１０９は、カラムデコーディング信号ＣＤＥＣ、またはプリプログラム制御信号ＰＲＰＧＭ、消去制御信号ＥＲＳＣおよびポストプログラム制御信号ＰＲＰＧＭ、消去制御信号ＥＲＳＣおよびポストプログラム制御信号ＰＳＰＧＭのいずれか一つに応答して、メモリセルブロックＭＢ１〜ＭＢＫが共有するビットラインＢＬｅ１〜ＢＬｅｎ、ＢＬｏ１〜ＢＬｏｎ（ｎは整数）の一部または全体に制御電圧ＶＩＲＰＷＲを供給する。また、ビットライン選択部１０９は、カラムデコーディング信号ＣＤＥＣ、またはポストプログラム制御信号ＰＲＰＧＭ、消去制御信号ＥＲＳＣおよびポストプログラム制御信号ＰＳＰＧＭのいずれか一つに応答して、ビットラインＢＬｅ１〜ＢＬｅｎ、ＢＬｏ１〜ＢＬｏｎの一部または全体をページバッファ１１０に連結または分離する。好ましくは、プリプログラム制御信号ＰＲＰＧＭまたはポストプログラム制御信号ＰＳＰＧＭに応答して、ビットライン選択部１０９がビットラインＢＬｅ１〜ＢＬｅｎ、ＢＬｏ１〜ＢＬｏｎ全体に制御電圧ＶＩＲＰＷＲを供給し、ビットラインＢＬｅ１〜ＢＬｅｎ、ＢＬｏ１〜ＢＬｏｎ全体をページバッファ１１０から分離する。ページバッファ１１０、Ｙデコーダ１１１およびデータ入出力バッファ１１２の構成および具体的な動作は、この発明の技術分野で通常の知識を有する者であれば理解できるので、これについての詳細な説明を省略する。
【００１９】
図３は、図２に示したメモリセルブロック、ブロック選択部、ビットライン選択部、第１電圧選択回路および第２電圧選択回路を詳細に示す図である。メモリセルブロックＭＢ１〜ＭＢＫのそれぞれは、ワードラインＷＬ１〜ＷＬＪ、ビットラインＢＬｅ１〜ＢＬｅｎ、ＢＬｏ１〜ＢＬｏｎおよび共通ソースラインＣＳＬ１〜ＣＳＬＫのいずれか一つを共有するメモリセルＭＣ１〜ＭＣＪ（Ｊは整数）を含む。メモリセルブロックＭＢ１〜ＭＢＫの構成および具体的な動作は、互いに類似しているので、メモリセルブロックＭＢ１の構成および動作を中心に説明する。メモリセルブロックＭＢ１は、複数のセルストリングＳＴｅ１〜ＳＴｅｎ、ＳＴｏ１〜ＳＴｏｎを含む。セルストリングＳＴｅ１〜ＳＴｅｎ、ＳＴｏ１〜ＳＴｏｎのそれぞれは、ドレイン選択トランジスタＤＳＴ、メモリセルＭＣ１〜ＭＣＪおよびソース選択トランジスタＳＳＴを含む。メモリセルＭＣ１〜ＭＣＪは、直列に連結され、メモリセルＭＣ１のドレインとビットラインＢＬｅとの間にドレイン選択トランジスタＤＳＴが連結される。また、メモリセルＭＣＪのソースと共通ソースラインＣＳＬ１との間にソース選択トランジスタＳＳＴが連結される。セルストリングＳＴｅ１〜ＳＴｅｎ、ＳＴｏ１〜ＳＴｏｎのドレイン選択トランジスタＤＳＴのゲートは、ドレイン選択ラインＤＳＬに連結され、そのドレインは、ビットラインＢＬｅ１〜ＢＬｅｎ、ＢＬｏ１〜ＢＬｏｎにそれぞれ連結される。セルストリングＳＴｅ１〜ＳＴｅｎ、ＳＴｏ１〜ＳＴｏｎのメモリセルＭＣ１〜ＭＣＪのゲートは、ワードラインＷＬ１〜ＷＬＪにそれぞれ連結される。セルストリングＳＴｅ１〜ＳＴｅｎ、ＳＴｏ１〜ＳＴｏｎのソース選択トランジスタＳＳＴのゲートは、ソース選択ラインＳＳＬに連結され、そのソースは、共通ソースラインＣＳＬ１に連結される。
【００２０】
ブロック選択部１０６は、メモリセルブロックＭＢ１〜ＭＢＫのドレイン選択ラインＤＳＬ、ワードラインＷＬ１〜ＷＬＪおよびソース選択ラインＳＳＬと、グローバルドレイン選択ラインＧＳＬ、グローバルワードラインＧＷＬ１〜ＧＷＬＪおよびグローバルソース選択ラインＧＳＳＬとの間に連結される。ブロック選択部１０６は、ロウデコーディング信号ＲＤＥＣに応答して、メモリセルブロックＭＢ１〜ＭＢＫのいずれか一つまたは一部を選択する。ブロック選択部１０６は、選択されたメモリセルブロックのドレイン選択ラインＤＳＬをグローバルドレイン選択ラインＧＤＬに、選択されたメモリセルブロックのソース選択ラインＳＳＬをグローバルソース選択ラインＧＳＳＬに、選択されたメモリセルブロックのワードラインＷＬ１〜ＷＬＪをグローバルワードラインＧＷＬ１〜ＧＷＬＪにそれぞれ連結する。
【００２１】
第１電圧選択回路１０７は、第１選択信号発生器１２１とスイッチＳＷ１１、ＳＷ１２を含む。第１選択信号発生器１２１は、読出し命令ＲＥＡＤ、プリプログラム制御信号ＰＲＰＧＭ、消去制御信号ＥＲＳＣ、ポストプログラム制御信号ＰＳＰＧＭおよびプログラム命令ＰＧＭのいずれか一つに応答して、選択信号ＳＥＬ１１、ＳＥＬ１２を発生する。好ましくは、第１選択信号発生器１２１は、読み出し命令ＲＥＡＤ、プリプログラム制御信号ＰＲＰＧＭ、消去制御信号ＥＲＳＣ、ポストプログラム制御信号ＰＳＰＧＭのいずれか一つに応答して、選択信号ＳＥＬ１１をイネーブルさせ、選択信号ＳＥＬ１２をディスエーブルさせる。また、第１選択信号発生器１２１は、プログラム命令ＰＧＭに応答して、選択信号ＳＥＬ１２をイネーブルさせ、選択信号ＳＥＬ１１をディスエーブルさせる。スイッチＳＷ１１、ＳＷ１２は、ＮＭＯＳトランジスタで実現できる。スイッチＳＷ１１は、第１共通ソース電圧ＶＣＳ１とグローバルソースラインＧＣＳＬとの間に連結され、選択信号ＳＥＬ１１に応答してオンまたはオフされる。スイッチＳＷ１２は、第２共通ソース電圧ＶＣＳ２とグローバルソースラインＧＣＳＬとの間に連結され、選択信号ＳＥＬ１２に応答してオンまたはオフされる。グローバルソースラインＧＣＳＬは、メモリセルブロックＭＢ１〜ＭＢＫの共通ソースラインＣＳＬ１〜ＣＳＬＫに連結される。好ましくは、第１共通ソース電圧ＶＣＳ１は、接地電圧（すなわち、０Ｖ）に設定され、第２共通ソース電圧ＶＣＳ２は、電源電圧（ＶＣＣ、図示せず）に設定される。
【００２２】
第２電圧選択回路１０８は、第２選択信号発生器１２２とスイッチＳＷ２１、ＳＷ２２、ＳＷ２３を含む。第２選択信号発生器１２２は、読出し命令ＲＥＡＤ、プリプログラム制御信号ＰＲＰＧＭ、消去制御信号ＥＲＳＣ、ポストプログラム制御信号ＰＳＰＧＭおよびプログラム命令ＰＧＭのいずれか一つに応答して選択信号ＳＥＬ２１、ＳＥＬ２２、ＳＥＬ２３を発生する。好ましくは、第２選択信号発生器１２２は、プリプログラム制御信号ＰＲＰＧＭまたはポストプログラム制御信号ＰＳＰＧＭに応答して、選択信号ＳＥＬ２１をイネーブルさせ、選択信号ＳＥＬ２２、ＳＥＬ２３をディスエーブルさせる。また、第２選択信号発生器１２２は、読出し命令ＲＥＡＤまたは消去制御信号ＥＲＳＣに応答して、選択信号ＳＥＬ２２をイネーブルさせ、選択信号ＳＥＬ１２、ＳＥＬ２３をディスエーブルさせる。また、第２選択信号発生器１２２は、プログラム命令ＰＧＭに応答して、選択信号ＳＥＬ２３をイネーブルさせ、選択信号ＳＥＬ２１、ＳＥＬ２２をディスエーブルさせる。
【００２３】
スイッチＳＷ２１は、第１電圧ＶＰ１とビットライン選択部１０９との間に連結され、選択信号ＳＥＬ２１に応答してオンまたはオフされる。スイッチＳＷ２１がオンされるとき、第１電圧ＶＰ１が制御電圧ＶＩＲＰＷＲとしてビットライン選択部１０９に入力される。スイッチＳＷ２２は、第２電圧ＶＰ２とビットライン選択部１０９との間に連結され、選択信号ＳＥＬ２２に応答してオンまたはオフされる。スイッチＳＷ２２がオンされるとき、第２電圧ＶＰ２が制御電圧ＶＩＲＰＷＲとしてビットライン選択部１０９に入力される。スイッチＳＷ２３は、第３電圧ＶＰ３とビットライン選択部１０９との間に連結され、選択信号ＳＥＬ２３に応答してオンまたはオフされる。スイッチＳＷ２３がオンされるとき、第３電圧ＶＰ３が制御電圧ＶＩＲＰＷＲとしてビットライン選択部１０９に入力される。好ましくは、第１電圧ＶＰ１は、接地電圧または電源電圧ＶＣＣより小さいポジティブ値を有する電圧に設定され、また、第２電圧ＶＰ２は、接地電圧に設定され、第３電圧ＶＰ３は、電源電圧ＶＣＣに設定される。
【００２４】
ビットライン選択部１０９は、選択制御部１２３、ビットライン制御回路ＢＬＣ１〜ＢＬＣｎ（ｎは整数）およびビットライン選択回路ＳＬ１〜ＳＬｎ（ｎは整数）を含む。選択制御部１２３は、カラムデコーディング信号ＣＤＥＣまたはプリプログラム制御信号ＰＲＰＧＭ、消去制御信号ＥＲＳＣ、およびポストプログラム制御信号ＰＳＰＧＭのいずれか一つに応答して、ビットライン制御信号ＤＣＨｅ１〜ＤＣＨｅｎ、ＤＣＨｏ１〜ＤＣＨｏｎとビットライン選択信号ＢＳＬｅ１〜ＢＳＬｅｎ、ＢＳＬｏ１〜ＢＳＬｏｎを発生する。好ましくは、選択制御部１２３は、前記カラムデコーディング信号ＣＤＥＣに応答して、ビットライン制御信号ＤＣＨｅ１〜ＤＣＨｅｎ、ＤＣＨｏ１〜ＤＣＨｏｎの一部とビットライン選択信号ＢＳＬｅ１〜ＢＳＬｅｎ、ＢＳＬｏ１〜ＢＳＬｏｎの一部をイネーブルさせる。その結果、ビットラインＢＬｅ１〜ＢＬｅｎ、ＢＬｏ１〜ＢＬｏｎの一部に制御電圧ＶＩＲＰＷＲが供給される。また、ビットラインＢＬｅ１〜ＢＬｅｎ、ＢＬｏ１〜ＢＬｏｎのうち制御電圧ＶＩＲＰＷＲが供給されないビットラインがページバッファ１１０（図２参照）に連結される。
【００２５】
選択制御部１２３は、プリプログラム制御信号ＰＲＰＧＭ、消去制御信号ＥＲＳＣおよびポストプログラム制御信号ＰＳＰＧＭのいずれか一つに応答して、ビットライン制御信号ＤＣＨｅ１〜ＤＣＨｅｎ、ＤＣＨｏ１〜ＤＣＨｏｎを全てイネーブルさせ、ビットライン選択信号ＢＳＬｅ１〜ＢＳＬｅｎ、ＢＳＬｏ１〜ＢＳＬｏｎを全てディスエーブルさせる。その結果、ビットラインＢＬｅ１〜ＢＬｅｎ、ＢＬｏ１〜ＢＬｏｎ全体に制御電圧ＶＩＲＰＷＲが供給され、ビットラインＢＬｅ１〜ＢＬｅｎ、ＢＬｏ１〜ＢＬｏｎが全てページバッファ１１０から分離される。
【００２６】
ビットライン制御回路ＢＬＣ１〜ＢＬＣｎは、ビットライン制御信号ＤＣＨｅ１〜ＤＣＨｅｎ、ＤＣＨｏ１〜ＤＣＨｏｎに応答して、ビットラインＢＬｅ１〜ＢＬｅｎ、ＢＬｏ１〜ＢＬｏｎの一部または全体に制御電圧ＶＩＲＰＷＲを供給する。ビットライン制御回路ＢＬＣ１〜ＢＬＣｎの構成および具体的な動作は、互いに類似しているので、ビットライン制御回路ＢＬＣ１を中心として説明する。ビットライン制御回路ＢＬＣ１は、ＮＭＯＳトランジスタＮ１、Ｎ２を含む。ＮＭＯＳトランジスタＮ１のドレインとソースはビットラインＢＬｅ１と制御電圧ＶＩＲＰＷＲにそれぞれ連結され、そのゲートにはビットライン制御信号ＤＣＨｅ１が入力される。ＮＭＯＳトランジスタＮ１は、ビットライン制御信号ＤＣＨｅ１に応答してオンまたはオフされる。好ましくは、ビットライン制御信号ＤＣＨｅ１がイネーブルされるとき、ＮＭＯＳトランジスタＮ１がターンオンされ、ビットラインＢＬｅ１を制御電圧ＶＩＲＰＷＲレベルにディスチャージ（またはプリチャージ）する。ＮＭＯＳトランジスタＮ２のドレインとソースは、ビットラインＢＬｏ１と制御電圧ＶＩＲＰＷＲにそれぞれ連結され、そのゲートにはビットライン制御信号ＤＣＨｏ１が入力される。ＮＭＯＳトランジスタＮ２は、ビットライン制御信号ＤＣＨｏ１に応答してオンまたはオフされる。好ましくは、ビットライン制御信号ＤＣＨｏ１がイネーブルされるとき、ＮＭＯＳトランジスタＮ２がターンオンされ、ビットラインＢＬｏ１を制御電圧ＶＩＲＰＷＲレベルにディスチャージ（またはプリチャージ）する。
【００２７】
選択回路ＳＬ１〜ＳＬｎは、ビットライン選択信号ＢＳＬｅ１〜ＢＳＬｅｎ、ＢＳＬｏ１〜ＢＳＬｏｎに応答して、ビットラインＢＬｅ１〜ＢＬｅｎ、ＢＬｏ１〜ＢＬｏｎの一部または全体をページバッファ１１０に連結させるか、あるいはページバッファ１１０から分離させる。選択回路ＳＬ１〜ＳＬｎの構成および具体的な動作は、互いに類似しているので、ビットライン選択回路ＳＬ１を中心として説明する。ビットライン選択回路ＳＬ１は、ＮＭＯＳトランジスタＮ３、Ｎ４を含む。ＮＭＯＳＯトランジスタＮ３のドレインとソースは、ビットラインＢＬｅ１とセンシングノードＳＮにそれぞれ連結され、そのゲートにはビットライン選択信号ＢＳＬｅ１が入力される。センシングノードＳＮには、ページバッファ１１０が連結される。ＮＭＯＳトランジスタＮ３は、ビットライン選択信号ＢＳＬｅ１に応答してオンまたはオフされる。好ましくは、ビットライン選択信号ＢＳＬｅ１がイネーブルされるとき、ＮＭＯＳトランジスタＮ３がターンオンされ、ビットラインＢＬｅ１をセンシングノードＳＮに連結させる。その結果、ビットラインＢＬｅ１がページバッファ１１０に連結される。ＮＭＯＳトランジスタＮ４のドレインとソースは、ビットラインＢＬｏ１とセンシングノードＳＮにそれぞれ連結され、そのゲートにはビットライン選択信号ＢＳＬｏ１が入力される。ＮＭＯＳトランジスタＮ４は、ビットライン選択信号ＢＳＬｏ１に応答してオンまたはオフされる。好ましくは、ビットライン選択信号ＢＳＬｏ１がイネーブルされるとき、ＮＭＯＳトランジスタＮ４がターンオンされ、ビットラインＢＬｏ１をセンシングノードＳＮに連結する。その結果、ビットラインＢＬｏ１がページバッファ１１０に連結される。
【００２８】
次に、フラッシュメモリ装置１００のプリプログラム動作をより詳細に説明する。まず、制御論理回路１０２が外部制御信号／ＷＥ、／ＲＥ、ＡＬＥ、ＣＬＥとコマンド信号ＣＭＤに応答して消去命令ＥＲＳを発生し、アドレス信号ＡＤＤに基づいてロウアドレス信号ＲＡＤＤを発生する。消去コントローラ１０３は、消去命令ＥＲＳに応答してプリプログラム制御信号ＰＲＰＧＭを発生する。プリプログラム制御信号ＰＲＰＧＭに応答して、高電圧発生器１０４がドレイン選択ライン電圧ＶＧＤ、ソース選択ライン電圧ＶＧＳおよびワードラインバイアス電圧ＶＷ１〜ＶＷＪを発生する。この際、高電圧発生器１０４は、ドレイン選択ライン電圧ＶＧＤを接地電圧レベルで発生し、ソース選択ライン電圧ＶＧＳをドレイン選択ライン電圧ＶＧＤより大きい電圧レベルで発生する。例えば、ソース選択ライン電圧ＶＧＳは、０．５Ｖ〜１０Ｖの範囲内に含まれる電圧に設定できる。また、高電圧発生器１０４は、ワードラインバイアス電圧ＶＷ１〜ＶＷＪをプリプログラムのための電圧（例えば、１５Ｖ〜２０Ｖ）レベルで発生する。高電圧発生器１０４は、ドレイン選択ライン電圧ＶＧＤをグローバルドレイン選択ラインＧＤＳＬに出力し、ソース選択ライン電圧ＶＧＳをグローバルソース選択ラインＧＳＳＬに出力する。また、高電圧発生器１０４は、ワードラインバイアス電圧ＶＷ１〜ＶＷＪをグローバルワードラインＧＷＬ１〜ＧＷＬＪにそれぞれ出力する。
【００２９】
Ｘデコーダ１０５は、ロウアドレス信号ＲＡＤＤをデコードし、ロウデコーディング信号ＲＤＥＣを出力する。ブロック選択部１０６は、前記ロウデコーディング信号ＲＤＥＣに応答して、メモリセルブロックＭＢ１〜ＭＢＫのいずれか一つまたは一部を選択する。例えば、ブロック選択部１０６がメモリセルブロックＭＢ１を選択した場合、ブロック選択部１０６は、メモリセルブロックＭＢ１のドレイン選択ラインＤＳＬをグローバルドレイン選択ラインＧＤＳＬに、メモリセルブロックＭＢ１のソース選択ラインＳＳＬをグローバルソース選択ラインＧＳＳＬに、メモリセルブロックＭＢ１のワードラインＷＬ１〜ＷＬＪをグローバルワードラインＧＷＬ１〜ＧＷＬＪにそれぞれ連結する。その結果、メモリセルブロックＭＢ１のドレイン選択ラインＤＳＬにドレイン選択ライン電圧ＶＧＤが入力され、ソース選択ラインＳＳＬにソース選択ライン電圧ＶＧＳが入力され、ワードラインＷＬ１〜ＷＬＪにワードラインバイアス電圧ＶＷ１〜ＶＷＪがそれぞれ入力される。メモリセルブロックＭＢ１のドレイン選択トランジスタＤＳＴがドレイン選択ライン電圧ＶＧＤに応答してターンオフされ、セルストリングＳＴｅ１〜ＳＴｅｎ、ＳＴｏ１〜ＳＴｏｎのそれぞれのメモリセルＭＣ１〜ＭＣＪがビットラインＢＬｅ１〜ＢＬｅｎ、ＢＬｏ１〜ＢＬｏｎから分離される。また、メモリセルブロックＭＢ１のソース選択トランジスタＳＳＴがソース選択ライン電圧ＶＧＳに応答してターンオンされるので、セルストリングＳＴｅ１〜ＳＴｅｎ、ＳＴｏ１〜ＳＴｏｎのそれぞれのメモリセルＭＣ１〜ＭＣＪが共通ソースラインＣＳＬ１に連結される。また、セルストリングＳＴｅ１〜ＳＴｅｎ、ＳＴｏ１〜ＳＴｏｎのそれぞれのメモリセルＭＣ１〜ＭＣＪのゲートにワードラインバイアス電圧ＶＷ１〜ＶＷＪが入力される。一方、ブロック選択部１０６がメモリセルブロックＭＢ２〜ＭＢＫのドレイン選択ラインＤＳＬ、ソース選択ラインＳＳＬおよびワードラインＷＬ１〜ＷＬＪをグローバルドレイン選択ラインＧＤＳＬ、前記グローバルソース選択ラインＧＳＳＬおよび前記グローバルワードラインＧＷＬ１〜ＧＷＬＪからそれぞれ分離する。
【００３０】
第１電圧選択回路１０７は、プリプログラム制御信号ＰＲＰＧＭに応答して接地電圧レベルの第１共通ソース電圧ＶＣＳ１を選択し、第１共通ソース電圧ＶＣＳ１を共通ソースラインＣＳＬ１に連結されたグローバルソースランＧＣＳＬに出力する。図３を参照すると、プリプログラム制御信号ＰＲＰＧＭに応答して、第１選択信号発生器１２１が選択信号ＳＥＬ１１をイネーブルさせ、選択信号ＳＥＬ１２をディスエーブルさせる。その結果、スイッチＳＷ１１がオンされて第１共通ソース電圧ＶＣＳ１をグローバルソースラインＧＣＳＬに供給し、スイッチＳＷ１２はオフされる。その結果、前記共通ソースラインＣＳＬ１に接地電圧レベルの第１共通ソース電圧ＶＣＳ１が入力される。
【００３１】
第２電圧選択回路１０８は、プリプログラム制御信号ＰＲＰＧＭに応答して、接地電圧レベルの値または電源電圧ＶＣＣより小さいポジティブの値を有する第１電圧ＶＰ１を選択し、第１電圧ＶＰ１を制御電圧ＶＩＲＰＷＲとしてビットライン選択部１０９のビットライン制御回路ＢＬＣ１〜ＢＬＣｎに出力する。
【００３２】
ビットライン選択部１０９の選択制御部１２３は、プリプログラム制御信号ＰＲＰＧＭに応答して、ビットライン制御信号ＤＣＨｅ１〜ＤＣＨｅｎ、ＤＣＨｏ１〜ＤＣＨｏｎを全てイネーブルさせ、ビットライン選択信号ＢＳＬｅ１〜ＢＳＬｅｎ、ＢＳＬｏ１〜ＢＳＬｏｎを全てディスエーブルさせる。ビットライン制御回路ＢＬＣ１〜ＢＬＣｎは、ビットライン制御信号ＤＣＨｅ１〜ＤＣＨｅｎ、ＤＣＨｏ１〜ＤＣＨｏｎに応答して、制御電圧ＶＩＲＰＷＲをビットラインＢＬｅ１〜ＢＬｅｎ、ＢＬｏ１〜ＢＬｏｎに供給する。その結果、ビットラインＢＬｅ１〜ＢＬｅｎ、ＢＬｏ１〜ＢＬｏｎが制御電圧ＶＩＲＰＷＲレベルにディスチャージ（またはプリチャージ）される。また、ビットライン選択信号ＢＳＬｅ１〜ＢＳＬｅｎ、ＢＳＬｏ１〜ＢＳＬｏｎに応答して、ビットライン選択回路ＳＬ１〜ＳＬｎがビットラインＢＬｅ１〜ＢＬｅｎ、ＢＬｏ１〜ＢＬｏｎをページバッファ１１０から分離する。したがって、メモリセルブロックＭＢ１のメモリセルＭＣ１〜ＭＣＪが同時にプログラムされ、メモリセルブロックＭＢ１〜ＭＢＫのメモリセルはプログラムされない。
【００３３】
図４は、メモリセルブロックＭＢ１のセルストリングＳＴｅ１の断面図である。図４を参照すると、基板１３１上にＮウェル１３２およびＰウェル１３３が順次積層形成され、Ｐウェル１３３の中にドレイン領域１３４、ソース領域１３５および複数の不純物領域１３６が形成される。ドレイン領域１３４は、ドレインコンタクト１４１を介してビットラインＢＬｅ１に連結され、ソース領域１３５は、共通ソースラインＣＳＬ１に連結される。メモリセルＭＣ１〜ＭＣＪの制御ゲート１３９には、プリプログラムのための電圧（例えば、１５Ｖ〜２０Ｖ）レベルのワードラインバイアス電圧ＶＷ１〜ＶＷＪがそれぞれ入力される。また、ドレイン選択トランジスタＤＳＴのゲート１３７は、ドレイン選択ラインＤＳＬに連結され、ドレイン選択ラインＤＳＬを介してゲート１３７に接地電圧レベルのドレイン選択ライン電圧ＶＧＤが入力される。したがって、ドレイン選択トランジスタＳＳＴがターンオンされる。また、ソース選択トランジスタＳＳＴのゲート１３８は、ソース選択ラインＳＳＬに連結され、ソース選択ラインＳＳＬを介してゲート１３８に設定電圧（例えば、０．５Ｖ〜１０Ｖ）レベルのソース選択ライン電圧ＶＧＳが入力される。したがって、ソース選択トランジスタＳＳＴがターンオンされる。その結果、ソース選択トランジスタＳＳＴによって、共通ソースラインＣＳＬ１に入力される接地電圧レベルの第１共通ソース電圧ＶＣＳ１がメモリセルＭＣ１〜ＭＣＪに伝達される。この際、共通ソースラインＣＳＬ１は、メモリセルブロックＭＢ１〜ＭＢＫ全体に連結されるのではなく、メモリセルブロックＭＢ１にのみ連結される。これに対し、ビットラインＢＬｅ１は、メモリセルブロックＭＢ１〜ＭＢＫ全体によって共有される。したがって、共通ソースランＣＳＬ１のローディング値がビットラインＢＬｅ１のローディング値より一層小さい。このような理由により、共通ソースラインＣＳＬ１は、ビットラインＢＬｅ１よりさらに迅速に接地電圧レベルにディスチャージできる。また、共通ソースラインＣＳＬ１がワードラインＷＬ１〜ＷＬＪと交差しないため、ワードラインバイアス電圧ＶＷ１〜ＶＷＪの影響を殆ど受けないながら、共通ソースラインＣＳＬ１が接地電圧レベルに迅速にディスチャージできる。ところが、プリプログラム動作の際、接地電圧が前記ビットラインＢＬｅ１およびドレインコンタクト１４１を介してメモリセルＭＣ１〜ＭＣＪに伝達される場合、ビットラインＢＬｅ１とドレイコンタクト１４１の大きいローディング値により、接地電圧がメモリセルＭＣ１〜ＭＣＪに迅速に伝達されない。また、接地電圧がビットリンＢＬｅ１を介してメモリセルＭＣ１〜ＭＣＪに伝達されるとき、ビットラインＢＬｅ１は、下部のワードラインＷＬ１〜ＷＬＪに供給されるワードラインバイアス電圧ＶＷ１〜ＶＷＪの影響を受ける。その結果、ビットラインＢＬｅ１が接地電圧レベルにディスチャージされるのにかかる時間が増加する。したがって、ビットラインＢＬｅ１を介してメモリセルＭＣ１〜ＭＣＪに接地電圧が供給されるときより、共通ソースラインＣＳＬ１を介してメモリセルＭＣ１〜ＭＣＪに接地電圧が供給されるときの方が、プリプログラム時間と消費電流量が減少する。
【００３４】
図５は、この発明に係るフラッシュメモリ装置のプリプログラム動作によるメモリセルのしきい値電圧の分布を示すグラフである。図５を参照すると、「Ａ」はプリプログラムされる前のメモリセルのしきい値電圧ＶTHの分布を示すグラフであって、メモリセルのしきい値電圧ＶTHがＶｔ１〜Ｖｔ２の範囲内に分布している。「Ｂ」はプリプログラムされた後のメモリセルのしきい値電圧ＶTHの分布を示すグラフであって、前記メモリセルのしきい値電圧ＶTHがＶｔ３〜Ｖｔ４の範囲内に分布しいる。電圧範囲Ｖｔ３〜Ｖｔ４は、メモリセルが消去されるとき、メモリセルのしきい値電圧が過度に低くなる現象を防止することのできる理想的な電圧範囲である。したがて、点線矢印で示したように、フラッシュメモリ装置１００のプリプログラム動作によって消去されるメモリセルブロックのメモリセルのしきい値電圧が理想的な電圧範囲内に分布する。
【００３５】
以上にこの発明の技術的思想が好適な実施例について具体的に述べられたが、これらの実施例は、この発明を説明するためのものであって、制限するものではないことに留意すべきである。また、当該技術分野で通常の知識を有する者であれば、この発明はこの発明の技術的思想の範囲内で様々な実施が可能であることを理解できるであろう。
【図面の簡単な説明】
【００３６】
【図１】従来のフラッシュメモリ装置のプリプログラム動作を説明するためのメモリセルブロックとビットライン選択回路を示すブロック回路図である。
【図２】この発明の一実施例に係るフラッシュメモリ装置のブロック図である。
【図３】図２に示すメモリセルブロック、ブロック選択部、ビットライン選択部、第１電圧選択回路および第２電圧選択回路を詳細に示すブロック回路図である。
【図４】図３に示すセルストリング部分の半導体構成の断面図である。
【図５】この発明に係るフラッシュメモリ装置のプリプログラム動作によるメモリセルのしきい値電圧の分布を示すグラフである。
【符号の説明】
【００３７】
１００  …  フラッシュメモリ装置
１０１  …  入力バッファ
１０３  …  消去コントローラ
１０４  …  高電圧発生器
１０５  …  Ｘデコーダ
１０６  …  ブロック選択部
ＭＢ１〜ＭＢＫ  …  メモリセルブロック
１０７  …  第１電圧選択回路
１０８  …  第２電圧選択回路
１０９  …  ビットライン選択部
１１０  …  ページバッファ
１１１  …  Ｙデコーダ
１１２  …  データ入出力バッファ
【図１】
2006252749.tif 000003
【図２】
2006252749.tif 000004
【図３】
2006252749.tif 000005
【図４】
2006252749.tif 000006
【図５】
2006252749.tif 000007