(57)【要約】【課題】レギュレターとしての回路規模を縮小化して回路面積の増加を抑えることができ、製品全体のチップ面積を小さくして製品コストを抑えることができる半導体記憶装置を提供する。【解決手段】ＢＩＳＴ回路１０１に対する供給電源を、テスト時には、外部よりテスト用ＢＩＳＴ電源パッド１０９を介して供給可能とし、通常動作時には、トランスファーゲート１０３により、レギュレター１０２からの電源を供給もしくは切断可能とする。【選択図】図１
2006164342.tif 000002
【特許請求の範囲】
【請求項１】
ＤＲＡＭと、前記ＤＲＡＭに電気的に接続され前記ＤＲＡＭに対する検査機能を有するＢＩＳＴ回路と、レギュレターと、トランスファーゲートとを含む半導体記憶装置であって、前記ＤＲＡＭは、第１の厚さのゲート酸化膜を有するトランジスタと前記第１の厚さより薄い第２の厚さのゲート酸化膜を有するトランジスタとからなり、その電源が前記レギュレターの出力側から供給され、前記ＢＩＳＴ回路は、前記第２の厚さのゲート酸化膜を有するトランジスタからなり、その電源が、前記ＤＲＡＭに対する検査時には外部から供給されるとともに、前記検査時以外の通常動作時には前記レギュレターの出力側から前記トランスファーゲートを介して供給されることを特徴とする半導体記憶装置。
【請求項２】
ＤＲＡＭと、前記ＤＲＡＭに対する検査機能を有するＢＩＳＴ回路と、レギュレターと、トランスファーゲートと、前記ＤＲＡＭと前記ＢＩＳＴ回路との間でそれらに電気的に接続されたレベルシフターとを含む半導体記憶装置であって、前記ＤＲＡＭは、第１の厚さのゲート酸化膜を有するトランジスタと前記第１の厚さより薄い第２の厚さのゲート酸化膜を有するトランジスタとからなり、その電源が前記レギュレターの出力側から供給され、前記ＢＩＳＴ回路は、前記第２の厚さのゲート酸化膜を有するトランジスタからなり、その電源が、前記ＤＲＡＭに対する検査時には外部から供給されるとともに、前記検査時以外の通常動作時には前記レギュレターの出力側から前記トランスファーゲートを介して供給され、前記レベルシフターは、前記ＤＲＡＭから前記ＢＩＳＴ回路への信号を前記トランスファーゲートの出力側と同一の電圧に変換する機能と、前記ＢＩＳＴ回路から前記ＤＲＡＭへの信号を前記レギュレターの出力側と同じ電圧に変換する機能とを有することを特徴とする半導体記憶装置。
【請求項３】
前記トランスファーゲートは、１つもしくは複数のＰチャネルトランジスタで構成され、前記Ｐチャネルトランジスタのソースに前記レギュレターの出力側が接続され、そのドレインから前記ＢＩＳＴ回路に電源を供給することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記トランスファーゲートは、そのオンオフがパッドを通じて外部から制御されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記トランスファーゲートは、そのオンオフがプルダウン機能を有するパッドを通じて外部から制御されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記トランスファーゲートは、１つもしくは複数のＮチャネルトランジスタで構成され、前記Ｎチャネルトランジスタのドレインに前記レギュレターの出力側が接続され、そのソースから前記ＢＩＳＴ回路に電源を供給することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項７】
前記トランスファーゲートとして、前記第２の厚さのゲート酸化膜からなる１つもしくは複数の第２のＮチャネルトランジスタで構成された第２のトランスファーゲートを用い、前記第２のトランスファーゲートは、前記第２のＮチャネルトランジスタのドレインに前記レギュレターの出力側が接続され、そのソースから前記ＢＩＳＴ回路に電源を供給するとともに、そのオンオフがパッドを通じ第２のレベルシフターを介して外部から制御されることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項８】
ＤＲＡＭと、前記ＤＲＡＭに電気的に接続され前記ＤＲＡＭに対する検査機能を有するＢＩＳＴ回路と、レギュレターと、前記ＤＲＡＭと前記ＢＩＳＴ回路との間でそれらに電気的に接続されたバスホールド回路とを含む半導体記憶装置であって、前記ＤＲＡＭは、第１の厚さのゲート酸化膜を有するトランジスタと前記第１の厚さより薄い第２の厚さのゲート酸化膜を有するトランジスタとからなり、その電源が前記レギュレターの出力側から供給され、前記ＢＩＳＴ回路は、前記第２の厚さのゲート酸化膜を有するトランジスタからなり、その電源が外部から供給され、前記バスホールド回路は、前記ＤＲＡＭと前記ＢＩＳＴ回路間の信号に対して前記ＤＲＡＭの電源電圧もしくは接地電圧に保持する機能を有することを特徴とする半導体記憶装置。
【請求項９】
前記バスホールド回路は、前記ＢＩＳＴ回路から前記ＤＲＡＭへの信号のみに対して前記電圧保持機能を有することを特徴とする請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の厚さのゲート酸化膜を有するトランジスタを用いて構成したＤＲＡＭおよびＢＩＳＴ回路を搭載した半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来のＤＲＡＭは、単一のゲート酸化膜を有するトランジスタで構成されており、そのＤＲＡＭに対する検査の時短を目的にしてＢＩＳＴ（Ｂｕｉｌｔ  ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路を搭載する場合、このＢＩＳＴ回路は、通常、ＤＲＡＭと同様のゲート酸化膜を有するトランジスタが用いられていた。
【０００３】
しかし、これらＤＲＡＭやＢＩＳＴ回路が、半導体記憶装置であるシステムＬＳＩに搭載される場合（例えば、特許文献１を参照）には、ＤＲＡＭにおいては、メモリセル部は比較的厚いゲート酸化膜を有するトランジスタで構成されているが、インターフェイス部やタイミング制御部は比較的薄いゲート酸化膜を有するトランジスタで構成されており、そのＤＲＡＭの比較的薄いゲート酸化膜を流用して、ＢＩＳＴ回路にも比較的薄いゲート酸化膜を有するトランジスタを用いることにより、チップ面積の増加を抑えている。
【特許文献１】特開２００１−２６６５９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら上記のような従来の半導体記憶装置には、比較的薄いゲート酸化膜を有するトランジスタ用の比較的低い電圧と、比較的厚いゲート酸化膜を有するトランジスタ用の比較的高い電圧のように、２種類の電圧を持つ電源を供給する必要があるが、その必要性を無くすために、比較的薄いゲート酸化膜を有するトランジスタ用の比較的低い電圧は、レギュレター回路により比較的厚いゲート酸化膜を有するトランジスタ用の比較的高い電圧を降圧して供給するようにしている。
【０００５】
ここで、ＢＩＳＴ回路は、ＤＲＡＭ等に対するテスト時には、通常のテスト動作をするため相応の電力消費を必要とし、テスト時以外の通常動作時には動作しないので、リーク電流による電力消費程度となる。
【０００６】
そのため、ＢＩＳＴ回路によるテスト時のことを想定すると、レギュレターとしては、ＤＲＡＭとＢＩＳＴ回路の両方の動作電流を十分に供給することができるような電力供給能力が出せるだけの大きな回路構成とする必要があり、レギュレターとしての回路規模が増大化して回路面積が増加し、製品全体のチップ面積も大きくなってしまい、製品のコストアップに繋がるという問題点を有していた。
【０００７】
本発明は、上記従来の問題点を解決するもので、レギュレターとしての回路規模を縮小化して回路面積の増加を抑えることができ、製品全体のチップ面積を小さくして製品コストを抑えることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明の請求項１に記載の半導体記憶装置は、ＤＲＡＭと、前記ＤＲＡＭに電気的に接続され前記ＤＲＡＭに対する検査機能を有するＢＩＳＴ回路と、レギュレターと、トランスファーゲートとを含む半導体記憶装置であって、前記ＤＲＡＭは、第１の厚さのゲート酸化膜を有するトランジスタと前記第１の厚さより薄い第２の厚さのゲート酸化膜を有するトランジスタとからなり、その電源が前記レギュレターの出力側から供給され、前記ＢＩＳＴ回路は、前記第２の厚さのゲート酸化膜を有するトランジスタからなり、その電源が、前記ＤＲＡＭに対する検査時には外部から供給されるとともに、前記検査時以外の通常動作時には前記レギュレターの出力側から前記トランスファーゲートを介して供給される構成としたことを特徴とする。
【０００９】
以上により、ＢＩＳＴ回路に対する供給電源を、検査時でＢＩＳＴ回路が動作する場合には外部印加とし、製品としての通常動作時でＢＩＳＴ回路が非動作となり検査時の動作電流より非常に小さいリーク電流程度を消費する場合には、レギュレターからの供給とすることにより、レギュレターとしては、検査時でのＢＩＳＴ回路の動作に必要十分な大きな電力を供給する必要性がなく、電力供給能力としてＤＲＡＭのみを動作させるのに必要十分な程度の少ない電力が供給できればよいため、回路構成を簡略化することができる。
【００１０】
また、本発明の請求項２に記載の半導体記憶装置は、ＤＲＡＭと、前記ＤＲＡＭに対する検査機能を有するＢＩＳＴ回路と、レギュレターと、トランスファーゲートと、前記ＤＲＡＭと前記ＢＩＳＴ回路との間でそれらに電気的に接続されたレベルシフターとを含む半導体記憶装置であって、前記ＤＲＡＭは、第１の厚さのゲート酸化膜を有するトランジスタと前記第１の厚さより薄い第２の厚さのゲート酸化膜を有するトランジスタとからなり、その電源が前記レギュレターの出力側から供給され、前記ＢＩＳＴ回路は、前記第２の厚さのゲート酸化膜を有するトランジスタからなり、その電源が、前記ＤＲＡＭに対する検査時には外部から供給されるとともに、前記検査時以外の通常動作時には前記レギュレターの出力側から前記トランスファーゲートを介して供給され、前記レベルシフターは、前記ＤＲＡＭから前記ＢＩＳＴ回路への信号を前記トランスファーゲートの出力側と同一の電圧に変換する機能と、前記ＢＩＳＴ回路から前記ＤＲＡＭへの信号を前記レギュレターの出力側と同じ電圧に変換する機能とを有する構成としたことを特徴とする。
【００１１】
以上により、ＢＩＳＴ回路に対する供給電源を、検査時でＢＩＳＴ回路が動作する場合には外部印加とし、製品としての通常動作時でＢＩＳＴ回路が非動作となり検査時の動作電流より非常に小さいリーク電流程度を消費する場合には、レギュレターからの供給とすることにより、レギュレターとしては、検査時でのＢＩＳＴ回路の動作に必要十分な大きな電力を供給する必要性がなく、電力供給能力としてＤＲＡＭのみを動作させるのに必要十分な程度の少ない電力が供給できればよいため、回路構成を簡略化することができるとともに、検査時には、ＢＩＳＴ回路とＤＲＡＭ回路を異なった電圧に設定した場合でも、安定した検査が可能となる。
【００１２】
また、本発明の請求項８に記載の半導体記憶装置は、ＤＲＡＭと、前記ＤＲＡＭに電気的に接続され前記ＤＲＡＭに対する検査機能を有するＢＩＳＴ回路と、レギュレターと、前記ＤＲＡＭと前記ＢＩＳＴ回路との間でそれらに電気的に接続されたバスホールド回路とを含む半導体記憶装置であって、前記ＤＲＡＭは、第１の厚さのゲート酸化膜を有するトランジスタと前記第１の厚さより薄い第２の厚さのゲート酸化膜を有するトランジスタとからなり、その電源が前記レギュレターの出力側から供給され、前記ＢＩＳＴ回路は、前記第２の厚さのゲート酸化膜を有するトランジスタからなり、その電源が外部から供給され、前記バスホールド回路は、前記ＤＲＡＭと前記ＢＩＳＴ回路間の信号に対して前記ＤＲＡＭの電源電圧もしくは接地電圧に保持する機能を有する構成としたことを特徴とする。
【００１３】
以上により、ＢＩＳＴ回路に対する供給電源を、検査時でＢＩＳＴ回路が動作する場合には外部印加とし、製品としての通常動作時でＢＩＳＴ回路が非動作となり検査時の動作電流より非常に小さいリーク電流程度を消費する場合には、レギュレターからの供給とすることにより、レギュレターとしては、検査時でのＢＩＳＴ回路の動作に必要十分な大きな電力を供給する必要性がなく、電力供給能力としてＤＲＡＭのみを動作させるのに必要十分な程度の少ない電力が供給できればよいため、回路構成を簡略化することができるとともに、検査時以外の通常動作時には、ＢＩＳＴ回路の電源を接地し、その出力がバスホールド回路で固定されるため、レギュレターとの接続の制御を不要とすることができる。
【発明の効果】
【００１４】
以上のように本発明によれば、ＢＩＳＴ回路に対する供給電源を、検査時でＢＩＳＴ回路が動作する場合には外部印加とし、製品としての通常動作時でＢＩＳＴ回路が非動作となり検査時の動作電流より非常に小さいリーク電流程度を消費する場合には、レギュレターからの供給とすることにより、レギュレターとしては、検査時でのＢＩＳＴ回路の動作に必要十分な大きな電力を供給する必要性がなく、電力供給能力としてＤＲＡＭのみを動作させるのに必要十分な程度の少ない電力が供給できればよいため、回路構成を簡略化することができる。
【００１５】
そのため、レギュレターとしての回路規模を縮小化して回路面積の増加を抑えることができ、製品全体のチップ面積を小さくして製品コストを抑えることができる。
また同時に、検査時以外の通常動作時には、ＢＩＳＴ回路の電源をレギュレターを介して供給することにより、半導体記憶装置に供給する電源は、比較的高い１種類の電圧のみの電源とすることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を示す半導体記憶装置について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の半導体記憶装置を説明する。
【００１７】
図１は本実施の形態１の半導体記憶装置の構成を示すブロック図である。図１において、１０００は半導体記憶装置、１００はＤＲＡＭ、１０１はＢＩＳＴ回路（ＢＩＳＴ＝Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔの略であり、以下、「ＢＩＳＴ」と略す）、１０２はレギュレター、１０３はトランスファーゲート、１０４はＤＲＡＭ出入力パッド、１０５はＢＩＳＴ回路制御パッド、１０６はＤＲＡＭ１００用の第１のＤＲＡＭ電源を外部から供給するための第１のＤＲＡＭ電源パッド、１０７はレギュレター電源パッド、１０８はトランスファーゲート制御パッド、１０９はテスト用ＢＩＳＴ電源パッド、１１０は第２のＤＲＡＭ電源である。
【００１８】
半導体記憶装置１０００には、ＤＲＡＭ１００、ＢＩＳＴ回路１０１、レギュレター１０２が搭載される。ＤＲＡＭ１００には、第１のＤＲＡＭ電源パッド１０６が接続され、またレギュレター１０２の出力側である第２のＤＲＡＭ電源１１０が接続される。第１のＤＲＡＭ電源パッド１０６に印加される電圧は、第２のＤＲＡＭ電源１１０に印加される電圧よりも高い電圧が印加され、ＤＲＡＭ１００のワード線電圧に使用される。また、第２のＤＲＡＭ電源１１０は、ＤＲＡＭ１００内部の制御回路に接続される。
【００１９】
ＢＩＳＴ回路１０１を構成するトランジスタのゲート酸化膜は、ＤＲＡＭ１００の内部に配置されるメモリアレイを構成するトランジスタのゲート酸化膜よりも膜厚の薄いゲート酸化膜が用いられ、信頼性確保のため比較的低い電圧を必要とする。また、それによりＢＩＳＴ回路１０１の高速動作の実現も可能としている。ＤＲＡＭ１００には、ＢＩＳＴ回路１０１が電気的に接続され、ＢＩＳＴ回路１０１には、ＢＩＳＴ回路制御パッド１０５が接続される。
【００２０】
ＢＩＳＴ回路１０１の電源としては、トランスファーゲート１０３を介して、レギュレター１０２からの第２のＤＲＡＭ電源１１０が接続される。トランスファーゲート１０３は、Ｐチャネルトランジスタで構成され、ソースは第２のＤＲＡＭ電源１１０に接続され、ドレインはＢＩＳＴ回路１０１の電源に接続され、ゲートはトランスファーゲート制御パッド１０８に接続される。トランスファーゲート１０３のＰチャネルトランジスタのゲート酸化膜は、ＤＲＡＭ１００のメモリセルを構成するトランジスタと同じゲート酸化膜を用い、膜厚が比較的厚いものが用いられる。また、ＢＩＳＴ回路１０１の電源に接続されるトランスファーゲート１０３におけるＰチャネルトランジスタのドレインは、テスト用ＢＩＳＴ電源パッド１０９に接続され、レギュレター１０２の電源入力側には、レギュレター電源パッド１０７が接続される。
【００２１】
次に、本実施の形態１の半導体記憶装置におけるＤＲＡＭ１００を説明する。
図２は本実施の形態１の半導体記憶装置におけるＤＲＡＭ１００の構成を示すブロック図である。図２において、ＤＲＡＭ１００は一般的なＤＲＡＭ回路であり、２００はメモリアレイ、２０１はロウコントローラー、２０２はカラムコントローラー、２０３は制御回路、２０４はインターフェイス、ＷＬはワード線、ＢＬはビット線である。
【００２２】
ロウコントローラー２０１、カラムコントローラー２０２、制御回路２０３およびインターフェイス２０４は、メモリセルアレイ２００よりもゲート酸化膜の膜厚が薄いトランジスタで構成され、第１のＤＲＡＭ電源パッド１０６からＤＲＡＭ１００に供給される第１のＤＲＡＭ電源より低い電圧である第２のＤＲＡＭ電源１１０が接続される。
【００２３】
メモリアレイ２００は一般的なＤＲＡＭのメモリセルがマトリクス状に並んだものであり、メモリセルはビット線ＢＬとワード線ＷＬの交点に配置され、メモリセルを構成するトランジスタは、ほかの回路ブロックを構成するトランジスタよりもゲート酸化膜の膜厚が厚いものが用いられ（ダイナミックメモリのデータ保持時間を長く保つため）、ワード線ＷＬには、一般的に、ビット線ＢＬに印加される電圧よりも高い電圧を必要とする。ビット線ＢＬはカラムコントローラー２０２に接続される。
【００２４】
カラムコントローラー２０２内には、複数のセンスアンプが配置され、ビット線ＢＬの微少データを増幅し、インターフェイス２０４にデータを出力する。また、カラムコントローラー２０２には、インターフェイス２０４より書き込みデータも入力され、メモリアレイにデータを書き込む機能を有する。
【００２５】
ワード線ＷＬにはロウコントローラー２０１が接続され、ワード線ＷＬを駆動する電圧が第１のＤＲＡＭ電源パッド１０６よりロウコントローラー２０１に入力される。カラムコントローラー２０２とロウコントローラー２０１は、制御回路２０３より制御され、所望の動作を行う。制御回路２０３には、インターフェイス２０４を介して、ＤＲＡＭ１００の外部より制御信号が入力される。入力される信号は、ＢＩＳＴ回路１０１およびＤＲＡＭ出入力パッド１０４より制御信号、データ入出力信号が接続される。
【００２６】
以上のように構成された半導体記憶装置について、その動作を以下に説明する。
ＤＲＡＭ１００は、一般的なＤＲＡＭであり、制御信号とデータ入出力信号によりデータの格納、読み出しの機能を有する。入出力には、ＢＩＳＴ回路１０１およびＤＲＡＭ出入力パッド１０４が接続される。ＢＩＳＴ回路１０１は、ＢＩＳＴ回路制御パッド１０５からの制御信号に応じて、ＤＲＡＭ１００に対して読み出し動作および書き込み動作を実現するパターン発生機能ならびにデータ判定機能を有し、要求により、決められたパターンのみを発生する機能を持たせる場合と、ＢＩＳＴ回路制御パッド１０５の制御により複雑なシーケンスを持ったパターンを発生する機能を有する、いわゆるプログラマブルＢＩＳＴの構成とする場合がある。ＢＩＳＴ回路１０１より検査が可能であるが、ＤＲＡＭ出入力パッド１０４よりもメモリアクセスを実施し検査することが可能なパスも設けられる。
【００２７】
まず、半導体記憶装置１０００のテスト（検査）時の動作を説明する。
テスト時には、第１のＤＲＡＭ電源パッド１０６、レギュレター電源パッド１０７には比較的高い電圧（例えば３．３Ｖ）が印加される。これによりこの電圧が、ＤＲＡＭ１００の内部のメモリセルアレイ２００に並ぶメモリセルに接続されるワード線ＷＬに印加される。その電圧を、レギュレター１０２により所望の低い電圧（例えば１．５Ｖ）に変換し、第２のＤＲＡＭ電源１１０として出力する。トランスファーゲート制御パッド１０８はＨレベルに設定され、トランスファーゲート１０３はオフ状態となる。ＢＩＳＴ回路１０１にはレギュレター１０２より出力される電圧は印加されなくなり、テスト用ＢＩＳＴ電源パッド１０９より、ＢＩＳＴ回路１０１を動作させるのに必要な電圧（すなわち比較的低い電圧）を印加する。
【００２８】
上記のような電圧を印加し、安定状態に達した後にＢＩＳＴ回路制御パッド１０５よりＤＲＡＭ検査開始の設定を行うことで、検査を実行できる。
テスト時以外（製品として使う場合で通常動作させる場合）には、同様に第１のＤＲＡＭ電源パッド１０６、レギュレター電源パッド１０７には比較的高い電圧（例えば３．３Ｖ）が印加される。これによりこの電圧が、ＤＲＡＭ１００の内部のメモリセルアレイ２００に並ぶメモリセルに接続されるワード線ＷＬに印加される。その電圧を、レギュレター１０２により、所望の低い電圧（例えば１．５Ｖ）に変換し、第２のＤＲＡＭ電源１１０として出力する。
【００２９】
この場合は、トランスファーゲート制御パッド１０８はＬレベルに設定する。トランスファーゲート１０３はオン状態となる。ＢＩＳＴ回路１０１にはレギュレター１０２より出力される第２のＤＲＡＭ電源１１０の電圧が印加される。この際には、テスト用ＢＩＳＴ電源パッド１０９には電圧は印加しない。
【００３０】
上記のような構成によれば、テスト時、すなわちＢＩＳＴ回路１０１を動作させる場合には、ＢＩＳＴ回路１０１の電圧を外部より印加することで、レギュレター１０２にＢＩＳＴ回路１０１を動作させるのに必要十分な能力の回路を搭載する必要をなくすことができる。また、テスト時以外には、レギュレター１０２を介して、ＢＩＳＴ回路１０１に電圧を印加し、テスト用ＢＩＳＴ電源パッド１０９には電圧を印加する必要をなくすことができる。
【００３１】
そのため、レギュレター１０２の必要とする電流供給能力は、ＤＲＡＭ１００を動作させるのに必要な電力とＢＩＳＴ回路１０１が非動作時に消費するリーク電流（一般的に動作電流に比較して非常に小さい）のみを供給できる分だけでよく、レギュレター１０２を構成する回路面積を小さくすることが可能となり、製品コストの増加を抑えることができる。
【００３２】
また同時に、テスト時以外には、ＢＩＳＴ回路１０１の電源をレギュレター１０２を介して供給する構成とすることにより、半導体記憶装置１０００に供給する電圧は、比較的高い電圧の１種類の電圧とすることが可能となる。
（実施の形態２）
本発明の実施の形態２の半導体記憶装置を説明する。
【００３３】
図３は本実施の形態２の半導体記憶装置の構成を示すブロック図である。ここでは、図１と同様の構成のものに関しては、同一の符号を付し、その説明を省く。図３において、３０００は半導体記憶装置、３００はレベルシフターブロックであり、図１と異なる点は、ＢＩＳＴ回路１０１とＤＲＡＭ１００の間の接続線にレベルシフターが挿入されている点が異なる。レベルシフターブロック３００には、第２のＤＲＡＭ電源１１０と、テスト用ＢＩＳＴ電源パッド１０９が接続される。
【００３４】
図４は本実施の形態２の半導体記憶装置におけるレベルシフターブロック３００の内部構成を示す回路図である。図４において、４００はレベルシフター、４０１は第１のレベルシフター群、４０２は第２のレベルシフター群である。レベルシフター４００は、ある電圧で入力される電圧を、別の電圧の出力に変換する回路であり、一般的なものであるので、ここでの詳しい回路説明は省略する。
【００３５】
第１のレベルシフター群４０１を構成するレベルシフター４００の入力は、ＢＩＳＴ回路１０１の出力に接続され（例えばアドレス信号）、出力はＤＲＡＭ１００の入力（例えばアドレス信号入力）に接続される。レベルシフター４００の入力側の電源にはテスト用ＢＩＳＴ電源パッド１０９が接続され、出力側の電源には第２のＤＲＡＭ電源１１０が接続されている。同様に、第２のレベルシフター群４０２を構成するレベルシフター４００の入力は、ＤＲＡＭ１００の出力（例えばデータ出力）に接続され、出力はＢＩＳＴ回路１０１の入力（例えばデータ入力）に接続される。レベルシフター４００の入力側の電源には第２のＤＲＡＭ電源１１０が接続され、出力側の電源にはテスト用ＢＩＳＴ電源パッド１０９が接続されている。
【００３６】
以上のように構成された実施の形態２における半導体記憶装置について、その動作を以下に説明する。
テスト時には、第１のＤＲＡＭ電源パッド１０６、レギュレター電源パッド１０７には比較的高い電圧（例えば３．３Ｖ）が印加される。これによりこの電圧が、ＤＲＡＭ１００の内部のメモリセルアレイ２００に並ぶメモリセルに接続されるワード線ＷＬに印加される。その電圧を、レギュレター１０２により所望の低い電圧（例えば１．５Ｖ）に変換し、第２のＤＲＡＭ電源１１０として出力する。トランスファーゲート制御パッド１０８はＨレベルに設定され、トランスファーゲート１０３はオフ状態となり、ＢＩＳＴ回路１０１にはレギュレター１０２より出力される電圧は印加されなくなる。
【００３７】
テスト用ＢＩＳＴ電源パッド１０９より、ＢＩＳＴ回路１０１を動作させるのに必要な電圧（すなわち比較的低い電圧）を印加する。第２のＤＲＡＭ電源１１０の電圧とテスト用ＢＩＳＴ電源パッド１０９に印加する電圧が異なる場合には、レベルシフターブロック３００により、ＤＲＡＭ１００、ＢＩＳＴ回路１０１に入力される信号の電圧が、それぞれに適合した供給電圧に等しくなる。
【００３８】
上記のような構成によれば、テスト時、すなわちＢＩＳＴ回路１０１を動作させる場合には、ＢＩＳＴ回路１０１の電圧を外部より印加することで、レギュレター１０２にＢＩＳＴ回路１０１を動作させるのに必要十分な能力の回路を搭載する必要をなくすことができる。一方、ＢＩＳＴ回路１０１を高速で動作させたい場合は、ＢＩＳＴ回路１０９に印加される電圧として高い電圧を印加するほうが安定した動作を実現できる場合がある。
【００３９】
以上のように、ＤＲＡＭ１００に印加する電圧に対して、異なる電圧をＢＩＳＴ回路１０１に印加させたい場合にも、レベルシフターブロック３００を挿入することにより、ＤＲＡＭ１００とＢＩＳＴ回路１０１のそれぞれの供給電圧に等しい電圧が印加されることになり、それぞれの入力バッファ等で貫通電流を発生させることなく、安定した検査を行うことが可能となる。
【００４０】
次に、上記の実施の形態１および実施の形態２における半導体記憶装置１０００の内部に配置されているトランスファーゲート制御パッド１０８の別の構成例を説明する。
図５は本実施の形態１および実施の形態２の半導体記憶装置におけるトランスファーゲート制御パッド１０８の別の構成例を示す回路図である。図５において、５００はトランスファーゲート制御パッド、５０１はメタルパッド、５０２はプルダウン抵抗である。トランスファーゲート１０３を構成するＰチャネルトランジスタのゲートにはメタルパッド５０１及びプルダウン抵抗５０２の１端子が接続される。プルダウン抵抗５０２の別の端子は接地される。
【００４１】
上記のような構成によれば、テスト時にはメタルパッド５０１にＨレベルを印加することで、トランスファーゲート１０３を遮断状態とすることが可能となり、テスト用ＢＩＳＴ電源パッド１０９を介してＢＩＳＴ回路１０１に電圧を印加することが可能となる。テスト時以外にはメタルパッドに電気的に接続を行わない場合でも、Ｌレベルに設定することが可能となり、ＢＩＳＴ回路１０１にレギュレター１０２の出力を接続することが可能となる。
【００４２】
次に、上記の実施の形態１および実施の形態２における半導体記憶装置１０００の内部に配置されているトランスファーゲート１０３およびトランスファーゲート制御パッド１０８の別の構成例を説明する。
【００４３】
図６は本実施の形態１および実施の形態２の半導体記憶装置におけるトランスファーゲート１０３およびトランスファーゲート制御パッド１０８の別の構成例を示す回路図である。図６において、６００はＮチャネルトランジスタ、６０１はトランスファーゲート制御パッド、６０２はメタルパッド、６０３はプルアップ抵抗である。
【００４４】
トランスファーゲート１０３を構成するＮチャネルトランジスタ６００のゲートには、メタルパッド６０２及びプルアップ抵抗６０３の１端子が接続される。Ｎチャネルトランジスタ６００のゲート酸化膜は、ＤＲＡＭ１００内のメモリセルを構成するトランジスタと同じ、膜厚の比較的厚いものが用いられる。プルアップ抵抗６０３の別の端子はメタルパッド６０２に印加される電圧と同レベルの電圧ＶＤＤが印加される。
【００４５】
上記のような構成によれば、トランスファーゲート１０３をＮチャネルトランジスタ６００で構成した場合、ＢＩＳＴ回路１０１にレギュレター１０２の出力を接続する場合は、Ｎチャネルトランジスタ６００のゲート電圧として、レギュレター１０２の出力電圧１１０にＮチャネルトランジスタ６００のしきい値電圧（一般に〜０．６Ｖ）を加えたもの以上が必要になるが、レギュレターの出力電圧１１０が降圧（例えば１．５Ｖ）されているので、Ｎチャネルトランジスタ６００のゲート電圧に高い電圧（例えば３．３Ｖ）を印加すれば、問題なく制御可能である。
【００４６】
よって、Ｐチャネルトランジスタで構成した場合に比べ、比較的電流能力の高いＮチャネルトランジスタによる安定供給が可能となる。
また、プルアップ抵抗６０３により、テスト時以外には、メタルパッド６０２に電気的に接続を行わない場合でも、メタルパッド６０２をＨレベルに設定することが可能となり、ＢＩＳＴ回路１０１にレギュレター１０２の出力を接続することが可能となる。
【００４７】
次に、上記の実施の形態１および実施の形態２における半導体記憶装置１０００の内部に配置されているトランスファーゲート１０３およびトランスファーゲート制御パッド１０８のさらに別の構成例を説明する。
【００４８】
図７は本実施の形態１および実施の形態２の半導体記憶装置におけるトランスファーゲート１０３およびトランスファーゲート制御パッド１０８のさらに別の構成例を示す回路図である。図７において、７００は薄膜Ｎチャネルトランジスタ、７０１はトランスファーゲート制御パッド、７０２はメタルパッド、７０３はレベルシフターである。
【００４９】
トランスファーゲート１０３を構成する薄膜Ｎチャネルトランジスタ７００のゲートにはレベルシフター７０３の出力が入力される。レベルシフター７０３の入力にはメタルパッド７０２が接続される。薄膜Ｎチャネルトランジスタ７００のゲート酸化膜は、ＤＲＡＭ１００内のメモリセルを構成するトランジスタのゲート酸化膜より膜厚が薄く、かつＢＩＳＴ回路１０１を構成するものと同等の比較的薄いものが用いられる。レベルシフター７０３は、メタルパッド７０２に入力される比較的高い電圧（例えば３．３Ｖ）の信号を比較的低い電圧（例えば１．５Ｖ）に変換する機能を有する。
【００５０】
上記のような構成によれば、トランスファーゲート１０３を薄膜Ｎチャネルトランジスタ７００で構成した場合、ゲート酸化膜の信頼性上から高い電圧は印加できないが、レベルシフター７０３により、低い電圧に変換することで、信頼性を保った状態で制御することが可能となる。
【００５１】
よって、比較的厚いゲート酸化膜のＮチャネルトランジスタで構成した場合に比べ、比較的電流能力の高い薄膜Ｎチャネルトランジスタによる安定供給、もしくはチップ面積の削減が可能となる。
【００５２】
なお、上記の実施の形態１、２においては、通常動作時にレギュレターからＢＩＳＴ回路に電源を供給するように構成しているが、このように構成することによって、ＢＩＳＴ回路の出力を所定のレベルに固定し、ＢＩＳＴ回路とＤＲＡＭとの間の接続配線がフローティングになることを防止し、貫通電流の発生を防ぐことができる。
（実施の形態３）
本発明の実施の形態３の半導体記憶装置を説明する。
【００５３】
図８は本実施の形態３の半導体記憶装置の構成を示すブロック図である。ここでは、図１と同様の構成のものに関しては説明を省く。図８において、８００はバスホールドブロックであり、半導体記憶装置１０００には、ＤＲＡＭ１００、ＢＩＳＴ回路１０１、レギュレター１０２が搭載される。ＤＲＡＭ１００には、第１のＤＲＡＭ電源パッド１０６が接続され、またレギュレター１０２の出力である第２のＤＲＡＭ電源１１０が接続される。第１のＤＲＡＭ電源パッド１０６に印加される電圧は、第２のＤＲＡＭ電源１１０に印加される電圧よりも高い電圧が印加され、ＤＲＡＭ１００のワード線電圧に使用される。また、第２のＤＲＡＭ電源１１０は、ＤＲＡＭ１００の内部の制御回路に接続される。
【００５４】
ＢＩＳＴ回路１０１を構成するトランジスタのゲート酸化膜は、ＤＲＡＭ１００の内部に配置されるメモリアレイを構成するトランジスタのゲート酸化膜よりも膜厚の薄いゲート酸化膜が用いられ、信頼性確保のため比較的低い電圧を必要とする。また、それによりＢＩＳＴ回路１０１の高速動作の実現も可能としている。
【００５５】
ＤＲＡＭ１００には、バスホールドブロック８００を介してＢＩＳＴ回路１０１が接続される。ＢＩＳＴ回路１０１には、ＢＩＳＴ回路制御パッド１０５が接続される。ＢＩＳＴ回路１０１の電源にはテスト用ＢＩＳＴ電源パッドが接続される。レギュレター１０２には、レギュレター電源パッド１０７が接続される。
【００５６】
次に、上記の実施の形態３における半導体記憶装置１０００の内部に配置されているバスホールドブロック８００を説明する。
図９は本実施の形態３の半導体記憶装置におけるバスホールドブロック８００の構成を示す回路図である。図９において、９００はバスホールド回路である。バスホールド回路９００は、インバーター２個がループ接続された一般的な信号保持回路であり、電源として、ＤＲＡＭ１００に供給されるレギュレター１０２の出力である第２のＤＲＡＭ電源１１０が接続される。ＢＩＳＴ回路１０１とＤＲＡＭ１００間に接続される信号線には、バスホールド回路９００が配置される。このバスホールド回路９００は、ＢＩＳＴ回路１０１の出力に相当する信号のみに接続してもよいし、全信号に接続してもよい。
【００５７】
以上のように構成された実施の形態３における半導体記憶装置について、以下にその動作を説明する。
テスト時には、ＢＩＳＴ回路１０１には、テスト用ＢＩＳＴ電源パッド１０９を通じて外部より電圧が印加される。一方、テスト時以外には、テスト用ＢＩＳＴ電源パッド１０９は接地される。ＢＩＳＴ回路１０１とＤＲＡＭ１００を接続する信号線の電圧は、バスホールド回路９００により固定されるため、ＤＲＡＭ１００のインターフェイス２０４にて貫通電流を流すことがない。
【００５８】
以上の構成によれば、テスト時は、ＢＩＳＴ回路１０１に、テスト用ＢＩＳＴ電源パッド１０９を介して、外部よりの電圧を印加することにより、ＢＩＳＴ回路１０１はレギュレター１０２からの電圧の供給を受ける必要がないため、レギュレター１０２としては、テスト時のＢＩＳＴ回路１０１への電力供給能力を持つ必要が無く、回路面積を削減できる。
【００５９】
また、テスト時以外の通常動作時には、ＢＩＳＴ回路１０１の電源を接地し、出力がバスホールドブロック８００内のバスホールド回路９００で固定されるため、ＢＩＳＴ回路１０１とレギュレター１０２との接続を制御する必要性をなくすことができる。
【産業上の利用可能性】
【００６０】
本発明の半導体記憶装置は、レギュレターとしての回路規模を縮小化して回路面積の増加を抑えることができ、製品全体のチップ面積を小さくして製品コストを抑えることができるもので、ＤＲＡＭおよびＢＩＳＴ回路を搭載した半導体記憶装置に適用できる。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態１の半導体記憶装置の構成を示すブロック図
【図２】同実施の形態１の半導体記憶装置におけるＤＲＡＭの構成を示すブロック図
【図３】本発明の実施の形態２の半導体記憶装置の構成を示すブロック図
【図４】同実施の形態２の半導体記憶装置におけるレベルシフターブロックの構成を示す回路図
【図５】本発明の実施の形態１および実施の形態２の半導体記憶装置におけるトランスファーゲート制御パッドの別の構成例を示す回路図
【図６】同実施の形態１および実施の形態２の半導体記憶装置におけるトランスファーゲートおよびトランスファーゲート制御パッドの別の構成例を示す回路図
【図７】同実施の形態１および実施の形態２の半導体記憶装置におけるトランスファーゲートおよびトランスファーゲート制御パッドのさらに別の構成例を示す回路図
【図８】本発明の実施の形態３の半導体記憶装置の構成を示すブロック図
【図９】同実施の形態３の半導体記憶装置におけるバスホールドブロックの構成を示す回路図
【符号の説明】
【００６２】
１０００、３０００    半導体記憶装置
１００    ＤＲＡＭ
１０１    ＢＩＳＴ回路
１０２    レギュレター
１０３    トランスファーゲート
１０４    ＤＲＡＭ出入力パッド
１０５    ＢＩＳＴ回路制御パッド
１０６    第１のＤＲＡＭ電源パッド
１０７    レギュレター電源パッド
１０８    トランスファーゲート制御パッド
１０９    テスト用ＢＩＳＴ電源パッド
１１０    第２のＤＲＡＭ電源
２００    メモリアレイ
２０１    ロウコントローラー
２０２    カラムコントローラー
２０３    制御回路
２０４    インターフェイス
ＷＬ    ワード線
ＢＬ    ビット線
３００    レベルシフターブロック
４００    レベルシフター
４０１    第１のレベルシフター群
４０２    第２のレベルシフター群
５００    トランスファーゲート制御パッド
５０１    メタルパッド
５０２    プルダウン抵抗
６００    Ｎチャネルトランジスタ
６０１    トランスファーゲート制御パッド
６０２    メタルパッド
６０３    プルアップ抵抗
７００    薄膜Ｎチャネルトランジスタ
７０１    トランスファーゲート制御パッド
７０２    メタルパッド
７０３    レベルシフター
８００    バスホールドブロック
９００    バスホールド回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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