(57)【要約】【課題】  増幅型固体撮像素子における信号電荷量と画素出力との間の関係をさらに線形にする。【解決手段】  各画素は、第２導電型の電荷蓄積領域（光電変換部）と、電荷蓄積領域から電荷が転送される第２導電型の電荷検出領域を含むと共に転送された電荷量に応じた画素信号を出力する増幅部と、第１導電型の素子間分離領域とを有する。本発明では、電荷検出領域と素子間分離領域とを離し、両者間に素子間分離領域よりも不純物濃度が低い領域を挟む。この場合、電荷検出領域とその周囲との間の逆バイアス電圧が、両者間の不純物濃度が低い領域を完全空乏化する程度に大きくなった後では、逆バイアス電圧の増大に対する空乏層の伸び方は緩やかになる。従って、空乏層の伸び方が緩やかな電圧範囲で電荷検出領域への電荷転送を行えば、その範囲では電荷検出領域の容量の電圧依存性が小さいので、上記課題を達成できる。【選択図】      図２
2006179825.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面側に位置する第１導電型の素子形成層に、複数の画素が形成された増幅型固体撮像素子であって、
各々の前記画素は、前記素子形成層の表面または内部に位置すると共に入射光に応じた量の電荷を蓄積する第２導電型の電荷蓄積領域と、前記電荷蓄積領域から電荷が転送される第２導電型の電荷検出領域を含むと共に前記電荷検出領域内の電荷量に応じた画素信号を出力する増幅部と、隣接する前記画素との境界部に位置すると共に前記素子形成層よりも正味の不純物濃度が高い第１導電型の素子間分離領域とを有し、
前記電荷検出領域の外縁の内、動作時に前記電荷検出領域−前記素子間分離領域間の空乏層に含まれる外縁の少なくとも一部は、前記素子間分離領域から０．２４μｍ以上離れている
ことを特徴とする増幅型固体撮像素子。
【請求項２】
請求項１に記載の増幅型固体撮像素子において、
前記電荷検出領域の外縁の内、動作時に前記電荷検出領域−前記素子間分離領域間の空乏層に含まれる外縁の少なくとも一部は、前記素子間分離領域から０．４μｍ以上離れている
ことを特徴とする増幅型固体撮像素子。
【請求項３】
請求項１または請求項２に記載の増幅型固体撮像素子において、
前記素子形成層には、前記電荷検出領域よりも前記半導体基板の裏面側に、前記素子形成層の一部を介して前記電荷検出領域の少なくとも一部に対向する第１導電型の空乏化防止領域が配置され、
前記空乏化防止領域における正味の不純物濃度は、前記素子形成層における正味の不純物濃度よりも高く、
前記画素が形成されている領域には、前記電荷蓄積領域、前記電荷検出領域、前記空乏化防止領域のどれにも対向しない領域が存在する
ことを特徴とする増幅型固体撮像素子。
【請求項４】
請求項３に記載の増幅型固体撮像素子において、
各々の前記画素は、前記素子形成層に形成された定電圧領域を有すると共にゲート電圧に応じて前記定電圧領域を前記電荷検出領域に電気的に接続するリセットトランジスタを備え、
前記電荷検出領域が前記定電圧領域に電気的に接続されているとき、前記電荷検出領域が前記半導体基板の裏面側に形成する空乏層の幅は、０．２μｍ以上１．５μｍ以内であり、
前記電荷蓄積領域と前記空乏化防止領域との間の第１導電型の領域は、前記空乏化防止領域に向けて正味の不純物濃度が高くなっている
ことを特徴とする増幅型固体撮像素子。
【請求項５】
請求項３に記載の増幅型固体撮像素子において、
前記電荷検出領域と前記空乏化防止領域との間の第１導電型の領域では、正味の不純物濃度が均一な領域が存在せず、前記空乏化防止領域に向けて正味の不純物濃度が次第に高くなっている
ことを特徴とする増幅型固体撮像素子。
【請求項６】
複数の画素が形成される半導体基板の表面側に位置する第１導電型の素子形成層の表面または内部に形成され、入射光に応じた量の電荷を蓄積する第２導電型の電荷蓄積領域と、
前記電荷蓄積領域に蓄積された電荷が転送される第２導電型の電荷検出領域を含むと共に、前記電荷検出領域内の電荷量に応じた画素信号を出力する増幅部と、
前記素子形成層に形成された定電圧領域を有すると共に、ゲート電圧に応じて前記定電圧領域を前記電荷検出領域に電気的に接続するリセットトランジスタと、
隣接する前記画素との境界部に位置すると共に、前記素子形成層よりも正味の不純物濃度が高い第１導電型の素子間分離領域と
を各々の前記画素が有する増幅型固体撮像素子の製造方法であって、
前記素子間分離領域用のマスクを形成後、その開口領域から第１導電型の不純物を前記素子形成層に注入し、前記素子間分離領域を形成する工程と、
前記素子間分離領域用のマスクを除去後、前記電荷検出領域用のマスクを形成して、その開口領域から第２導電型の不純物を前記素子形成層に注入し、前記電荷検出領域を形成する工程とを有し、
前記電荷検出領域用のマスクの開口領域の少なくとも一部を、前記素子間分離領域用のマスクの開口領域が存在していた領域から離して形成することにより、動作時に前記電荷検出領域−前記素子間分離領域間の空乏層となる前記電荷検出領域の外縁の少なくとも一部を、前記素子間分離領域から０．２４μｍ以上離す
ことを特徴とする増幅型固体撮像素子の製造方法。
【請求項７】
請求項６に記載の増幅型固体撮像素子の製造方法において、
前記電荷検出領域用のマスクは、その開口領域の少なくとも一部を、前記素子間分離領域用のマスクの開口領域が存在していた領域から０．３μｍ以上離して形成する
ことを特徴とする増幅型固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅型固体撮像素子に関し、特に、画素内に蓄積される信号電荷量と、画素出力との間の関係を線形にするための技術に関する。
【背景技術】
【０００２】
従来より、各画素の受光部で蓄積された信号電荷を、各画素内に形成された増幅用素子の制御電極に導き、増幅された画素信号を主電極から出力する増幅型固体撮像素子が知られている。例えば特許文献１では、接合型電界効果トランジスタ（以下、ＪＦＥＴと略記）を増幅用素子として使用した増幅型固体撮像素子について開示している。
図２１は、特許文献１の増幅型固体撮像素子の単位画素の平面模式図である。単位画素１０は、フォトダイオード１２と、Ｎチャネル型のＪＦＥＴ１４と、リセットドレイン１６（特許文献１では制御領域と称している）とを有する。また、リセットゲート配線２２、転送ゲート配線２４等の配線が複数の画素に跨って形成されている。図中の点で塗り潰した領域は高濃度Ｎ型の素子間分離領域２８であり、ＪＦＥＴ１４のドレインとしても機能する。この素子間分離領域２８は、ほぼ画素の外縁に沿って網の目状に形成され、定電圧線に接続されている。
【０００３】
図２２は、図２１のＸ３−Ｘ４間の断面模式図である。図に示すように、画素の各部を構成する不純物拡散領域は、高濃度Ｎ型のシリコン基板３０上のＮ型エピタキシャル層３２中に形成されている。リセットドレイン１６は、Ｐ型であり、中継配線３６及びリセットドレイン配線３８を介して定電圧線に接続されている。ＪＦＥＴ１４のゲートは、互いに隣接する表面ゲート領域（図中左下がり斜線）とバックゲート領域（図中右下がり斜線）とからなり、リセット時にはリセットドレイン１６に接続されて所定の電圧を受ける。
【０００４】
図２１において、転送ゲート配線２４の一部である転送ゲート下の領域は、Ｎ型のエピタキシャル層３２の一部であり、転送ゲートの電圧に応じて導電型がＰ型に反転する。これにより、フォトダイオード１２のＰ型電荷蓄積領域（図示せず）からＪＦＥＴ１４のゲートに信号電荷が転送される。そして、ＪＦＥＴ１４のゲート内の信号電荷量に応じた電圧（画素出力）が、図２２に示すＪＦＥＴ１４のソースから垂直信号線４０に出力される。
【０００５】
この画素出力は、画素内に蓄積される信号電荷量に完全に比例して増加することが望ましい。即ち、信号電荷量と画素出力との間の関係は、線形であることが望ましく、本明細書では、両者の関係がどれだけ線形に近いかの度合いを『リニアリティ』と記載する。
【特許文献１】特開２０００−７７６４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、固体撮像素子は解像度の向上が要望されており、そのためには単位画素を小さくして画素数を増大する必要がある。増幅型固体撮像素子は、現状の素子でも使用上良好なリニアリティを示すが、将来さらに微細化した場合に、リニアリティが若干低下することが懸念されていた。固体撮像素子は幾つかの種類に分類されるが、その中でも増幅型固体撮像素子は低消費電力等の点においてＣＣＤ型の固体撮像素子より優れている。従って、さらに微細化された増幅型固体撮像素子においてもリニアリティを良好に保つことは、重要である。
【０００７】
本発明の目的は、増幅型固体撮像素子において、リニアリティを向上する技術を提供することである。
【課題を解決するための手段】
【０００８】
以下、本発明の説明に先立って、本明細書での説明に用いる語句について定義する。
第１に、半導体基板中のある領域において、多数キャリアを供給する不純物の濃度から、少数キャリアを供給する不純物の濃度を差し引いた値を『正味の不純物濃度』と定義する。正味の不純物濃度は、３００ケルビンでの多数キャリア濃度にほぼ等しい。
第２に、各々の不純物拡散領域の『正味の不純物濃度』の違いを相対的に表すため、『高濃度』、『中濃度』、『低濃度』の３つの表現を用いる。高濃度と表現した場合、中濃度よりも正味の不純物濃度が例えば約５倍以上高いことを意味し、中濃度と表現した場合、低濃度よりも正味の不純物濃度が例えば約５倍以上高いことを意味するものとする。
【０００９】
第３に、半導体基板中における２つの不純物拡散領域の間隔を定義するため、不純物拡散領域の外縁を定義する。ここで、半導体基板中における不純物濃度は、一般的には連続的に変化しているので、ある不純物拡散領域の外縁の位置は、定義の仕方により異なる。本明細書では、ある不純物拡散領域の外縁の位置を、『その不純物拡散領域のピークの正味の不純物濃度を基準として、正味の不純物濃度が基準の５０％に下がった位置』と定義する。
【００１０】
なお、単に『間隔』と表現した場合、上記の定義による構造的な間隔を指し、マスクに関する修飾語を伴って『間隔』と表現した場合、上記の定義にはよらない。即ち、『マスクの開口領域の縁と、縁との間隔』のような意味で表現した場合、『製造工程において、ある工程で形成されるマスクの開口領域の縁を、それよりも前の工程で形成された別のマスクの開口領域の縁が存在していた位置からどれだけ離すか』の意味である。
【００１１】
第４に、『対向する』は、半導体基板の厚さ方向に、２つの領域が向き合っているという意味で用いる。
第５に、『下』或いは『下方』は、半導体基板の厚さ方向に、素子形成面（表面）から裏面の方向の意味で用い、『上』は、その反対方向の意味で用いる。
第６に、半導体基板の厚さ方向に沿って、素子形成面から裏面の方向に『深さ』を定義し、『面積』は、深さに直交する方向の面で考える。これに付随して、『平面的に見た・・・』と表現した場合、視線を半導体基板の厚さ方向に置き、半導体基板の面方向で、画素の各領域の外縁を捉えるものとする。
【００１２】
以下、図２１、図２２に示した特許文献１の画素構造を用いて本発明者の着眼点を説明後、本発明の構成を説明する。
リニアリテイを劣化させる原因の１つとして、フォトダイオード１２から信号電荷を転送する際の転送残しが知られている。これを改善するためには、転送ゲートの付近の領域にポテンシャルの山や谷が形成されないようにすればよい。具体的には例えば、転送ゲートを先に形成し、これをマスクとしたセルフアラインでＪＦＥＴ１４のゲート及びフォトダイオード１２を形成すればよい。そこで、本発明では、別の観点からリニアリテイを向上させる方法を考える。
【００１３】
ＪＦＥＴ１４は、ゲート内の蓄積電荷（正孔）が多いほど、ゲート電圧が上昇してゲートの周囲に形成される空乏層の幅が狭くなり、これによりチャネル幅が変調され、ソース電圧（画素出力）が上昇する。そこで本発明では、蓄積電荷量と、ＪＦＥＴ１４のゲート電圧との関係を線形に近づけることで、リニアリテイを向上させる方法を考える。一般にコンデンサの電圧は蓄積電荷数／容量値で与えられるので、ＪＦＥＴ１４のゲート電圧は、『蓄積電荷量を、ゲート容量で割った値』に依存して変化する。
【００１４】
ＪＦＥＴ１４のゲート電圧を決定する２つの要素の内、一方であるゲート容量の変化が小さければ、他方である蓄積電荷量と、ＪＦＥＴ１４のゲート電圧との関係が線形に近づく。ＪＦＥＴ１４のゲート容量は、主に接合容量であるので、周囲の空乏層幅が小さいほど大きくなる。空乏層幅は、そのＮ型領域側の電圧と、Ｐ型領域側の電圧との差に依存するが、この場合、一方の側の電圧、即ち、ゲート電圧が蓄積電荷量によって変化する。
【００１５】
より詳細には、ＪＦＥＴ１４のゲートの周囲には、ドレイン（素子間分離領域２８）が高濃度Ｎ型領域として形成されている。このドレイン電圧は、基板電圧（例えば４．３Ｖ）に固定される。一方、ＪＦＥＴ１４のゲートは、リセット時には基準電圧ＶＲ（例えば２Ｖ）を受け、動作時にはフローティング状態にされ、正孔の蓄積により電圧が上昇する。このフローティング状態におけるＪＦＥＴ１４のゲート電圧は、（蓄積電荷無しの状態でも）基準電圧ＶＲよりも電圧が若干高くなるが、ドレイン電圧よりは低くなる。このため、ＪＦＥＴ１４のゲート−ドレイン間の接合の電圧は、常に逆バイアスとなっており、ドレイン電圧は変化しないが、ゲート電圧は蓄積電荷量に応じて変化する。
【００１６】
従って、ＪＦＥＴ１４のゲート内の蓄積電荷量に対する空乏層幅の変化を小さくすれば、ゲート容量の変化が小さくなるので、蓄積電荷量とＪＦＥＴ１４のゲート電圧との関係が線形に近づき、リニアリティが向上することに本発明者は着眼した。ここで、空乏層幅は、階段接合近似で考えれば、以下の２つの特性を持つ。第１に、逆バイアス電圧を徐々に増大する場合、電圧の変化分に対する空乏層幅の伸び量は、始めは大きく、逆バイアス電圧が大きいほど小さくなる。第２に、空乏層の両側のＮ型領域とＰ型領域における正味の不純物濃度が高いほど、空乏層幅が小さく、空乏層幅の電圧依存性は小さくなる。
【００１７】
第１の特性によれば、ＪＦＥＴ１４のリセット時のゲート電圧（基準電圧ＶＲ）及びドレイン電圧（基板電圧）を上げることで、動作時におけるＪＦＥＴ１４のゲート−ドレイン間の電圧差を大きくすれば、空乏層幅の電圧依存性は小さくなる。しかし、この方法は、消費電力の増大を招く上、素子耐圧に影響を及ぼすので好ましくない。具体的には、ＪＦＥＴ１４の場合、逆バイアス電圧が大きくなると、インパクトイオン化によってゲートへのリーク電流が増大する。
【００１８】
第２の特性によれば、ＪＦＥＴ１４のゲートを高濃度の不純物拡散領域にすれば、空乏層幅の電圧依存性を小さくできる。しかし、その場合、ゲート容量が大きくなるので、蓄積電荷量の変化に対して出力電圧（ソース電圧）の変化が小さくなる。即ち、変換ゲインが低下し、微少な光量差を識別しにくくなる。また、ＪＦＥＴ１４のゲートにおける正味の不純物濃度が高すぎると、リーク電流が流れ易く、耐圧の点からも好ましくない。
【００１９】
従って、別の方法により、ＪＦＥＴ１４のゲート周囲の空乏層幅の電圧依存性を小さくすることが望ましい。しかし、全ての電圧範囲に亘って空乏層幅の電圧依存性を小さくする必要はなく、使用する電圧範囲においてのみでよいことに本発明者は着眼した。動作時におけるＪＦＥＴ１４のゲート電圧とドレイン電圧との差は、例えば約−３Ｖ〜−２Ｖであるので、その電圧範囲内で空乏層幅の電圧依存性を小さくすればよい。
【００２０】
ここで、ＪＦＥＴ１４のゲートの外縁は、平面的に見れば図２１に太線で示す部分であり、以下の２つに分類できる。１つは、ＪＦＥＴ１４のドレイン（素子間分離領域２８）に隣接している外縁であり、もう１つは、それ以外の外縁である。ドレインに隣接していない外縁は、電荷転送時にフォトダイオード１２のＰ型電荷蓄積領域と電気的に接続される外縁と、リセット時にリセットドレイン１６に電気的に接続される外縁である。即ち、ドレインに隣接していない外縁は、動作時に形成されるＰ型反転層との境界であり、Ｐ型反転層となる領域の不純物濃度は、Ｎ型エピタキシャル層３２とほぼ同じである。
【００２１】
前述したようにＪＦＥＴ１４のゲート容量は主に接合容量であるが、その大部分は、ゲート−ドレイン間の接合容量である。なぜなら、ＪＦＥＴ１４のゲート周囲において動作時にＰ型反転層が形成される領域は、ドレインと比較して正味の不純物濃度が低いので、空乏層幅が大きいため、容量が小さいからである。そこで、ＪＦＥＴ１４のゲート−ドレイン間の接合容量に着目して考える。
【００２２】
従来は、Ｎ型エピタキシャル層３２における正味の不純物濃度を低濃度とすれば、中濃度Ｐ型のゲートに対し、高濃度Ｎ型のドレインが隣接して形成されていたので、空乏層の大部分はゲート側に伸びていた（前述の定義によれば、ゲート−ドレインの間隔は完全にゼロではなく、その間隔は後述の図６の説明時に述べる）。従って、空乏層の伸び方は、逆バイアス電圧の１／２乗にほぼ比例した単調なものであった。これに着眼した本発明者は、Ｐ型のゲートと、高濃度Ｎ型のドレインとの間に低濃度または中濃度のＮ型領域を挟めば、空乏層幅の変化の仕方が段階的になるので、ある電圧範囲では従来よりも空乏層幅の電圧依存性が小さくなることを解明した。
【００２３】
より詳細には、例えば低濃度Ｎ型のエピタキシャル層中において、中濃度Ｐ型（高濃度Ｐ型でもよい）のゲートと、高濃度Ｎ型のドレインとを離して形成すれば、両者の間に低濃度Ｎ型領域が挟まれる。この場合、逆バイアス電圧の増大により、間に挟まれた低濃度Ｎ型領域が完全に空乏化した後、空乏層は高濃度Ｎ型のドレイン領域にも伸びる。このとき、高濃度Ｎ型のドレインは、低濃度Ｎ型領域よりも、空乏層の伸び方がかなり小さいので、空乏層幅の変化の仕方は段階的になる。即ち、低濃度Ｎ型領域が完全に空乏化した後では、空乏層幅の伸び方は、従来よりも緩やかになる。このように空乏層幅の伸び方が緩やかになる電圧範囲と、動作時におけるＪＦＥＴのゲート−ドレイン間電圧の範囲とを一致させれば、空乏層幅の電圧依存性が小さくなり、リニアリティは向上する。
【００２４】
また、画素面積を変えずにＪＦＥＴのゲートとドレインとを離す場合、両者の間の領域、即ち、画素信号の生成に寄与しない領域の面積が大きくなり、ＪＦＥＴのゲート面積を小さくせざるを得ない。この場合、空乏層の両側（Ｎ型領域側及びＰ型領域側）の外縁をそれぞれコンデンサの電極と考えれば、電極面積の低下と等価であるため、ＪＦＥＴのゲート容量は小さくなり、最大蓄積電荷数が減り、ダイナミックレンジは小さくなる。
【００２５】
従って、ＪＦＥＴのゲート容量を所定値以上に維持した上で、前述した原理により空乏層幅の電圧依存性を小さくすることが望ましい。そこで、本発明の望ましい態様では、ＪＦＥＴのゲート下に、低濃度または中濃度のＮ型領域を介して高濃度Ｎ型の空乏化防止領域を形成することで、ＪＦＥＴのゲートが下方に形成する空乏層の伸び、及びゲート容量の低下を防止し、最大蓄積電荷数の低下を防止する。本発明は、以上のように画期的な技術思想に基づくものであり、以下のように構成される。
【００２６】
請求項１の発明は、半導体基板の表面側に位置する第１導電型の素子形成層に、複数の画素が形成された増幅型固体撮像素子である。各々の画素は、第２導電型の電荷蓄積領域と、増幅部と、第１導電型の素子間分離領域とを有する。電荷蓄積領域は、素子形成層の表面または内部に位置すると共に、入射光に応じた量の電荷を蓄積する。増幅部は、電荷蓄積領域から電荷が転送される第２導電型の電荷検出領域を含むと共に、電荷検出領域内の電荷量に応じた画素信号を出力する。素子間分離領域は、隣接する画素との境界部に位置すると共に、素子形成層よりも正味の不純物濃度が高い。本請求項の発明は、電荷検出領域の外縁の内、動作時に電荷蓄積領域−素子間分離領域間の空乏層に含まれる外縁の少なくとも一部が素子間分離領域から０．２４μｍ以上離れていることを主な特徴とする。
【００２７】
請求項２の発明は、請求項１の増幅型固体撮像素子において、『電荷検出領域の外縁の内、動作時に電荷蓄積領域−素子間分離領域間の空乏層に含まれる外縁の少なくとも一部が、素子間分離領域から０．４μｍ以上離れている』ことを特徴とする。
請求項３の発明は、請求項１または請求項２の増幅型固体撮像素子において、以下の点を特徴とする。第１に、素子形成層には、電荷検出領域よりも半導体基板の裏面側に、素子形成層の一部を介して電荷検出領域の少なくとも一部に対向する第１導電型の空乏化防止領域が配置されている。第２に、空乏化防止領域における正味の不純物濃度は、素子形成層における正味の不純物濃度よりも高い。第３に、画素が形成されている領域には、電荷蓄積領域、電荷検出領域、空乏化防止領域のどれにも対向しない領域が存在する。
【００２８】
請求項４の発明は、請求項３の増幅型固体撮像素子において、以下の点を特徴とする。第１に、各画素は、素子形成層に形成された定電圧領域を有すると共にゲート電圧に応じて定電圧領域を電荷検出領域に電気的に接続するリセットトランジスタを備えている。第２に、電荷検出領域が定電圧領域に電気的に接続されているとき、電荷検出領域が半導体基板の裏面側に形成する空乏層の幅は、０．２μｍ以上１．５μｍ以内である。第３に、電荷蓄積領域と空乏化防止領域との間の第１導電型の領域は、空乏化防止領域に向けて正味の不純物濃度が高くなっている。
【００２９】
請求項５の発明は、請求項３の増幅型固体撮像素子において、『電荷検出領域と空乏化防止領域との間の第１導電型の領域では、正味の不純物濃度が均一な領域が存在せず、空乏化防止領域に向けて正味の不純物濃度が次第に高くなっている』ことを特徴とする。
請求項６の発明は、第２導電型の電荷蓄積領域と、増幅部と、リセットトランジスタと、第１導電型の素子間分離領域とを各画素が有する増幅型固体撮像素子の製造方法である。電荷蓄積領域は、複数の画素が形成される半導体基板の表面側に位置する第１導電型の素子形成層の表面または内部に形成され、入射光に応じた量の電荷を蓄積する。増幅部は、電荷蓄積領域に蓄積された電荷が転送される第２導電型の電荷検出領域を含むと共に、電荷検出領域内の電荷量に応じた画素信号を出力する。リセットトランジスタは、素子形成層に形成された定電圧領域を有すると共に、ゲート電圧に応じて定電圧領域を電荷検出領域に電気的に接続する。素子間分離領域は、隣接する画素との境界部に位置すると共に、素子形成層よりも正味の不純物濃度が高い。
【００３０】
請求項６の製造方法は、素子間分離領域用のマスクを形成後、その開口領域から第１導電型の不純物を素子形成層に注入し、素子間分離領域を形成する工程と、素子間分離領域用のマスクを除去後、電荷検出領域用のマスクを形成して、その開口領域から第２導電型の不純物を素子形成層に注入し、電荷検出領域を形成する工程とを有する。そして、電荷検出領域用のマスクの開口領域の少なくとも一部を、素子間分離領域用のマスクの開口領域が存在していた領域から離して形成することにより、動作時に素子間分離領域−電荷検出領域間の空乏層となる電荷検出領域の外縁の少なくとも一部を、素子間分離領域から０．２４μｍ以上離す。
【００３１】
請求項７の発明は、請求項６の増幅型固体撮像素子の製造方法において、『電荷検出領域用のマスクは、その開口領域の少なくとも一部を、素子間分離領域用のマスクの開口領域が存在していた領域から０．３μｍ以上離して形成する』ことを特徴とする。
【発明の効果】
【００３２】
本発明では、増幅型固体撮像素子の各画素において、電荷検出領域と素子間分離領域とを離して形成し、両者の間に素子間分離領域よりも正味の不純物濃度が低い領域を挟む。この場合、電荷検出領域とその周囲領域との間の逆バイアス電圧が、両者間における正味の不純物濃度が低い領域を完全空乏化する程度に大きくなった後では、逆バイアス電圧の増大に対する空乏層の伸び方は緩やかになる。従って、空乏層の伸び方が緩やかであると共に素子耐圧の点から大きすぎない逆バイアス電圧の範囲に、電荷蓄積領域（光電変換部）から電荷検出領域への電荷転送時の電圧を合わせれば、その範囲では電荷検出領域の容量の電圧依存性が小さいので、リニアリティは向上する。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態について、第１〜第３の実施形態の増幅型固体撮像素子、製造方法、補足事項の順に説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態における増幅型固体撮像素子の等価回路図である。第１の実施形態は、請求項１及び請求項２に対応する。なお、便宜上、回路構成を先に説明するが、第１の実施形態の主な特徴は、その後に説明する画素構造、即ち、ＪＦＥＴのゲートとドレインとが離れていることである。
【００３４】
図に示すように、増幅型固体撮像素子５０は、ｍ行ｎ列からなる多数の画素Ｐｘ１−１〜Ｐｘｍ−ｎ（以下、画素と略記）と、各画素を行毎に駆動する垂直走査回路５４と、各画素に列毎に接続されている垂直信号線ＶＬ１〜ＶＬｎと、水平信号線５８と、水平走査回路６０とを有する。なお、図中の符号において先頭がφで始まっているものは駆動電圧を示す。また、一部の要素の符号の最後には、配置されている行または列を示すために１、ｍ、ｎ等を付したが、行や列の区別が不要な場合、以下の説明では適宜省略する。
【００３５】
画素Ｐｘ１−ｎに符号を示すように、各画素は、フォトダイオードＰＤと、転送ゲート６４と、リセットゲート６６と、リセットドレイン７０と、ＪＦＥＴ７２とを有する。
リセットドレイン７０は、各行毎にリセットドレイン配線ＲＤＬを介して、共通の電源（電圧ＶＧ）に接続されている。
リセットゲート６６は、各行毎にリセットゲート配線ＲＧＬ１〜ＲＧＬｍを介して、垂直走査回路５４に接続されている。リセットゲート６６は、垂直走査回路５４からパルス電圧φＲＧ１〜φＲＧｍをそれぞれ受けて行毎に駆動され、ＪＦＥＴ７２のゲート電圧を制御する。即ち、リセットゲート６６は、ＪＦＥＴ７２のゲートを電圧ＶＧにリセットすることでＪＦＥＴ７２を非動作状態にし、ＪＦＥＴ７２のゲートをフローティング状態にすることでＪＦＥＴ７２を動作状態にする。
【００３６】
転送ゲート６４は、各行毎に転送ゲート配線ＴＧＬ１〜ＴＧＬｍを介して、垂直走査回路５４に接続されている。転送ゲート６４は、垂直走査回路５４からパルス電圧φＴＧ１〜φＴＧｍをそれぞれ受けて行毎に駆動され、フォトダイオードＰＤの蓄積電荷をＪＦＥＴ７２のゲートに転送する。
ＪＦＥＴ７２のソースは各列毎に垂直信号線ＶＬにそれぞれ接続されており、ＪＦＥＴ７２のドレインは共通のドレイン電源（基板電圧ＶＤ）に接続されている。ＪＦＥＴ７２は、動作時には、フォトダイオードＰＤからゲートに転送された信号電荷量に応じた電圧を、ソースから出力する。
【００３７】
各々の垂直信号線ＶＬには、定電流源ＣＳと、垂直リセットトランジスタＴＲＶと、垂直負荷容量Ｃｖと、列バッファアンプＡＰと、ＣＤＳコンデンサＣｃと、ＣＤＳトランジスタＴｃと、列選択トランジスタＴｈとがそれぞれ接続されている。
垂直リセットトランジスタＴＲＶは、駆動パルス電圧φＲＶをゲートに受けて、垂直信号線ＶＬを一定電圧ＶＲＶにリセットする。
【００３８】
垂直負荷容量Ｃｖは、ＪＦＥＴ７２の動作帯域を制限する。
列選択トランジスタＴｈ１〜Ｔｈｎは、水平走査回路６０から駆動パルス電圧φＨ１〜φＨｎをゲートにそれぞれ受けて、垂直信号線ＶＬ１〜ＶＬｎを水平信号線５８にそれぞれ接続する。
ＣＤＳトランジスタＴｃは、ゲートに駆動パルス電圧φＣを受ける。このＣＤＳトランジスタＴｃとＣＤＳコンデンサＣｃは、信号電荷の転送前後におけるＪＦＥＴ７２の出力電圧に相関二重サンプリング処理を施す。
【００３９】
水平信号線５８には、水平リセットトランジスタＴＲＨと、出力バッファアンプ７４とが接続されている。水平リセットトランジスタＴＲＨは、駆動パルス電圧φＲＨをゲートに受けて、水平信号線５８を一定電圧（この例では接地線ＧＮＤ）にリセットする。増幅型固体撮像素子５０における画素信号の読み出し動作は、特許文献１の図１のものと同様であるので、詳細な説明を省略する。
【００４０】
図２は、増幅型固体撮像素子５０の単位画素の平面模式図である。図３は図２におけるＸ１−Ｘ２間の断面模式図であり、図４は図２におけるＹ１−Ｙ２間の断面模式図である。以下、図２〜図４を用いて、画素の構造を説明する。
図２に示すように、画素は、フォトダイオードＰＤ、ＪＦＥＴ７２、リセットドレイン７０を有し、転送ゲート配線ＴＧＬ（図中右下がり斜線）、リセットゲート配線ＲＧＬ（図中左下がり斜線）が複数の画素に跨って形成されている。点で塗り潰した領域は、高濃度Ｎ型の素子間分離領域９３であり、ほぼ画素の外周に沿って網の目状に形成されており、ＪＦＥＴ７２のドレインとしても機能する。図２には示していないが、フォトダイオードＰＤの部分においてのみ開口するように、全画素に繋がってリセットドレイン配線ＲＤＬが形成されている（図３、図４参照）。リセットドレイン配線ＲＤＬは遮光膜としても機能する。
【００４１】
図３、図４に示すように、高濃度Ｎ型のシリコン基板８０の素子形成面側には、低濃度Ｎ型であるＮ型エピタキシャル層８４が形成されており、画素の各部の不純物拡散領域はＮ型エピタキシャル層８４中に形成されている。Ｎ型エピタキシャル層８４上には絶縁膜８６が形成されており、絶縁膜８６上には、リセットゲート配線ＲＧＬや転送ゲート６４（図４参照）が形成されている。また、絶縁膜８６の上方には、絶縁層８８の一部を介して、リセットドレイン配線ＲＤＬや垂直信号線ＶＬ等の配線が形成されている。なお、絶縁層８８は、絶縁膜８６とは別工程で形成されるので図では両者を別々に記載したが、どちらもシリコン酸化膜でよい。
【００４２】
ＪＦＥＴ７２は、ゲートをＰ型、ソース及びドレインをＮ型として形成されており、リセットドレイン７０は、Ｐ型として形成されている。ＪＦＥＴ７２のドレインとしても機能する素子間分離領域９３は、Ｎ型エピタキシャル層８４を介してシリコン基板８０の電圧（基板電圧ＶＤ）を受ける。ＪＦＥＴ７２のゲートは、絶縁膜８６の直下に形成された表面ゲート領域Ｇｓｕと、表面ゲート領域Ｇｓｕ下に隣接して形成されたバックゲート領域Ｇｂａとからなる。表面ゲート領域Ｇｓｕとバックゲート領域Ｇｂａは、電気的には同電位になる。以下、単にＪＦＥＴ７２のゲートと表現した場合、表面ゲート領域Ｇｓｕとバックゲート領域Ｇｂａの両方を指すものとする。そして、表面ゲート領域Ｇｓｕとバックゲート領域Ｇｂａとの間に挟まれるように、Ｎ型のチャネル領域が形成されている。
【００４３】
図３に示すように、リセットドレイン７０は、中継配線９２を介してリセットドレイン配線ＲＤＬに接続されている。図には断面を示していないが、リセットゲート６６は、表面ゲート領域Ｇｓｕ及びリセットドレイン７０をソースまたはドレインとするＰチャネル型ＭＯＳＦＥＴ（請求項記載のリセットトランジスタに対応）のゲートとして機能する。従って、リセットゲート６６の電圧に応じてＰ型反転層が形成され、ＪＦＥＴ７２のゲート内の電荷量はリセットされる。また、ＪＦＥＴ７２のソース領域は、高濃度Ｎ型として形成されており、列毎に垂直信号線ＶＬに接続されている。
【００４４】
図４に示すように、フォトダイオードＰＤは、表面Ｎ型領域９８及びＰ型電荷蓄積領域１００からなる埋め込み型フォトダイオードとして形成されており、正孔を信号電荷としてＰ型電荷蓄積領域１００に蓄積する。また、転送ゲート６４は、表面ゲート領域Ｇｓｕ及びＰ型電荷蓄積領域１００をソースまたはドレインとするＰチャネル型ＭＯＳＦＥＴのゲートとして機能する。従って、転送ゲート６４の電圧に応じてＰ型反転層が形成され、Ｐ型電荷蓄積領域１００からＪＦＥＴ７２のゲートに信号電荷が転送される。
【００４５】
なお、請求項記載の素子形成層はＮ型エピタキシャル層８４に対応し、請求項記載の電荷蓄積領域はＰ型電荷蓄積領域１００に対応し、請求項記載の電荷検出領域はＪＦＥＴ７２のゲートに対応し、請求項記載の増幅部はＪＦＥＴ７２に対応する。
図３、図４に示すように、表面ゲート領域Ｇｓｕは、素子間分離領域９３との間隔を０．４μｍあけて形成されており、両者の間にはＮ型エピタキシャル層８４の一部が挟まれる。なお、表面ゲート領域Ｇｓｕの外周の全てが素子間分離領域９３と離れているわけではないので、どの部分が素子間分離領域９３と離れているかを以下に説明する。
【００４６】
図２において、平面的に見た表面ゲート領域Ｇｓｕの外周は、３本の太線と、太い点線とで囲まれた四角内であり、３本の太線は、リセットゲート６６または転送ゲート６４の電圧に応じて反転層となる領域との境界である。そして、表面ゲート領域Ｇｓｕの外縁において、動作時に表面ゲート領域Ｇｓｕ−素子間分離領域９３間の空乏層に含まれる外縁（図２の点線部分）の８０％が、素子間分離領域９３との間隔を０．４μｍあけて形成されている。ここでの動作時とは、『Ｐ型電荷蓄積領域１００において電荷の蓄積が開始され、その蓄積電荷に対応する信号電圧がＪＦＥＴ７２のソースから出力されるまでの少なくともいずれかの時点で』の意味である。
【００４７】
なお、表面ゲート領域Ｇｓｕの外縁において、動作時に表面ゲート領域Ｇｓｕ−素子間分離領域９３間の空乏層に含まれる外縁の一部を素子間分離領域９３に隣接させた理由は、Ｐ型電荷蓄積領域１００からの信号電荷の転送を確実にするためである。即ち、Ｐ型電荷蓄積領域１００−ＪＦＥＴ７２のゲート間において反転層が形成される領域は、Ｐ型電荷蓄積領域１００、ＪＦＥＴ７２のゲート、素子間分離領域９３以外にはなるべく隣接していない方が、信号電荷の転送効率の点から望ましいからである。
【００４８】
図５は、図３のＺ１−Ｚ２間の不純物濃度分布をシミュレーションにより求めた図である。横軸は、図３における素子間分離領域９３内のＺ１を起点（距離ゼロ）とし、表面ゲート領域Ｇｓｕ内のＺ２を終点としたシリコン基板８０の面方向の距離により、Ｚ１−Ｚ２間の位置を表したものである。縦軸は、その位置での正味の不純物濃度を示す。素子間分離領域９３、及び表面ゲート領域Ｇｓｕのそれぞれについて、前述の定義に従って正味の不純物濃度がピークの５０％の位置を外縁とすれば、両者の間隔は０．４μｍとなる。即ち、Ｚ１からの距離が約０．７μｍ〜１．１μｍの範囲がＮ型エピタキシャル層８４の一部に相当し、それよりもＺ２側が表面ゲート領域Ｇｓｕである。
【００４９】
このような不純物濃度分布にするためには、製造工程において、表面ゲート領域Ｇｓｕの形成用のマスクの開口領域と、素子間分離領域９３の形成用のマスクの開口領域とが重ならないように、両者の開口領域を０．３μｍ離せばよい。即ち、素子間分離領域９３を先に形成する場合、表面ゲート領域Ｇｓｕの形成用のマスクの開口領域の縁を、素子間分離領域９３の形成用のマスクの開口領域が存在していた領域から０．３μｍ離せばよい。
【００５０】
図６は、従来の画素構造を示した図２２における素子間分離領域２８内のＺ３と、表面ゲート領域内のＺ４との間の不純物濃度分布を図５と同様に示したものである。従来は、製造工程において表面ゲート領域用のマスクを形成する際、その開口領域における素子間分離領域２８側の一部を、先に形成及び除去された素子間分離領域２８用のマスクの開口領域が存在していた領域と０．２μｍの幅で重ねていた。この場合、表面ゲート領域の形成用のアクセプタ型不純物の注入領域と、素子間分離領域９３の形成用のドナー型不純物の注入領域とが重なり、重なった領域では、ドナー型及びアクセプタ型不純物が電気的に相殺して、正味の不純物濃度は低くなる。従って、図６に示すように、従来の構造では、表面ゲート領域と素子間分離領域２８との間隔は、前述の定義で０．２２μｍとなる。
【００５１】
図７は、従来の画素構造（菱形のプロット）と、第１の実施形態（三角のプロット）とで、ＪＦＥＴ（１４または７２）のゲートの接合容量の電圧依存性を比較したグラフである。横軸はＪＦＥＴのゲート−ドレイン間電圧を示し、縦軸はＪＦＥＴのゲート容量を示す。また、このグラフは、階段接合近似を用い、以下の２式によりシミュレーションしたものである。
【００５２】
Ｃ＝ε／Ｗ・・・（１）
Ｗ＝［（2×ε÷q）×｛（Na＋Nd）÷（Na×Nd）｝×（φｂ−Vx）］1/2・・・（２）
上式において、Ｃは接合容量［Ｆ］、εはシリコンの誘電率［Ｆ／ｃｍ］、Ｗは空乏層幅［ｃｍ］、ｑは電子の電荷［クーロン］、Ｎａは表面ゲート領域における正味の不純物濃度［ｃｍ-3］、Ｎｄは素子間分離領域（２８または９３）における正味の不純物濃度［ｃｍ-3］、φｂは接合の内蔵電位［Ｖ］、Ｖｘはバイアス電圧［Ｖ］である。
【００５３】
図７から分かるように、少なくともバイアス電圧が−３Ｖ〜−２Ｖでは、第１の実施形態の方がリニアに近い。従って、動作時におけるＪＦＥＴ７２のゲート−ドレイン間電圧の範囲を、例えば−３Ｖ〜−２Ｖにすれば、前述した原理により、リニアリティは向上する。
図８は、従来の画素構造と第１の実施形態の双方について、ＪＦＥＴ（１４または７２）のゲート内の蓄積電荷数と、増幅型固体撮像素子の出力電圧との関係をシミュレーションにより求めたグラフである。図から明らかなように、第１の実施形態（三角のプロット）では、従来（菱形のプロット）よりもリニアリテイが大きく向上していることが分かる。これは、動作時におけるＪＦＥＴ７２のゲート−ドレイン間電圧の範囲において、ＪＦＥＴ７２のゲート容量の電圧依存性を小さくした効果である。
【００５４】
また、表面ゲート領域Ｇｓｕと素子間分離領域９３との間隔の大きさを適切に選択することで、ＪＦＥＴ７２のゲート容量の電圧依存性が小さい電圧範囲を適切に選択すれば、従来よりも低い電圧で動作させることができる。そのようにすれば、画素を微細化しても、リニアリテイの劣化やインパクトイオン化等の問題が生じにくくなり、また、製造の歩留まりが向上する。
【００５５】
以下、第１の実施形態の補足事項を説明する。
第１の実施形態では、平面的に見た表面ゲート領域Ｇｓｕの外縁において、動作時に素子間分離領域９３との間の空乏層に含まれる外縁の８０％を、素子間分離領域９３から離したが、離す割合は８０％には限定されず、約７０％以上が望ましい。これは、ゲート容量の電圧依存性を小さくして、リニアリティを確実に向上するためである。
【００５６】
第１の実施形態では、素子間分離領域９３の形成用のマスクの開口領域と、表面ゲート領域Ｇｓｕの形成用のマスクの開口領域とを０．３μｍ離すことで、両者の間隔を０．４μｍにしたが、両者の間隔はこの値に限定されるものではない。図９は、両者の間隔をパラメータとして、蓄積電荷数と出力電圧との関係を図８と同様にシミュレーションにより求めた結果を図９に示す。
【００５７】
図９において、黒丸のプロットは従来技術であり、三角のプロットは第１の実施形態であり、どちらも前述の図８と同じである。図９の点線は、素子間分離領域９３の形成用のマスクの開口領域と、表面ゲート領域Ｇｓｕの形成用のマスクの開口領域とを０．１μｍ離すことで、両者の間隔を０．２４μｍにした場合を示す。また、細線は、両者のマスクの開口領域を０．２μｍ離すことで、両者の間隔を０．３１μｍにした場合を示す。
【００５８】
図から分かるように、両者の間隔が大きいほどリニアリティが向上しているが、両者の間隔が０．２４μｍの場合（点線）においても、リニアリティ向上の効果が十分に認められ、三角のプロット（第１の実施形態に対応）において、その効果が顕著となっている。従って、表面ゲート領域Ｇｓｕと素子間分離領域９３との間隔は、０．２４μｍ以上が望ましく、第１の実施形態のように０．４μｍ以上であることがさらに望ましい。即ち、素子間分離領域９３の形成用のマスクの開口領域と、表面ゲート領域Ｇｓｕの形成用のマスクの開口領域とを０．３μｍ以上離すことが望ましい。
【００５９】
なお、両者を離すほどリニアリティは向上すると考えられるが、素子間分離領域９３の形成用のマスクの開口領域と、表面ゲート領域Ｇｓｕの形成用のマスクの開口領域とを離す間隔は、１．０μｍ以内が望ましい。これは、本発明は画素ピッチが１０μｍ以下の微細化したものを対象としており、両者の間隔が画素ピッチの１０％を超えると、各領域のレイアウトが難しくなるからである。
【００６０】
＜第２の実施形態＞
図１０は、第２の実施形態の増幅型固体撮像素子の画素の平面模式図であり、図１１は図１０のＸ５−Ｘ６間の断面模式図であり、図１２は図１０のＹ５−Ｙ６間の断面模式図である。後述の空乏化防止領域１２０を除き、画素の各部は、形成範囲が異なるだけで機能的には第１の実施形態と同様なので、画素の各部には第１の実施形態と同一符号を付す。なお、第２の実施形態は、請求項１〜請求項５に対応する。
【００６１】
第２の実施形態は、以下の２点の違いを除き、第１の実施形態と同様である。第１の違いは、画素面積は第１の実施形態と同じであるが、ＪＦＥＴ７２のゲート領域の面積が第１の実施形態の６０％に縮小されていることである。また、平面的に見た表面ゲート領域Ｇｓｕの外縁において、動作時に素子間分離領域９３との間の空乏層に含まれる外縁（図１０の点線部分）の９０％が、素子間分離領域９３との間隔を０．４μｍあけて形成されている。
【００６２】
第２の違いは、バックゲート領域Ｇｂａ下には、Ｎ型エピタキシャル層８４の一部を介して高濃度Ｎ型の空乏化防止領域１２０が形成されていることである（図１１、１２参照）。空乏化防止領域１２０は、Ｎ型エピタキシャル層８４よりも正味の不純物濃度が１０倍以上高い。また、空乏化防止領域１２０は、確実にバックゲート領域Ｇｂａ全体に対向するように、平面的に見て空乏化防止領域１２０よりも広く形成されている。
【００６３】
図１３は、図１１のα１−α２間、即ち、ＪＦＥＴ７２のゲートと空乏化防止領域１２０が形成されている部分の深さ方向の不純物濃度分布図である。横軸は、絶縁膜８６とＮ型エピタキシャル層８４との界面を基準とした深さを示し、縦軸は、その深さでの正味の不純物濃度を示す。図１４は、比較のため、従来の画素構造を示す図２２のβ１−β２間の不純物濃度分布を図１３と同様に示したものである。図１３に示すように、少なくとも界面から約０．９μｍの深さまでは、ＪＦＥＴ７２のゲート領域である。
【００６４】
そして、深さ約２．０μｍ〜約２．８μｍの範囲に、空乏化防止領域１２０が形成されている。この空乏化防止領域１２０と、バックゲート領域Ｇｂａとの間のＮ型領域では、正味の不純物濃度が均一な領域が存在せず、空乏化防止領域１２０に向けて正味の不純物濃度が次第に高くなっている。これに対し従来構造では、図１４に示すように、Ｎ型エピタキシャル層３２においてバックゲート領域より深い部分は、正味の不純物濃度がほぼ均一である。
【００６５】
図１５は、従来の画素構造（黒塗りの菱形のプロット）と、第２の実施形態（三角のプロット）について、ＪＦＥＴのゲートの接合容量の電圧依存性を前述の図７と同様に示したグラフである。図中に共に示した第３の実施形態のプロットについては後述する。図に示すように、第２の実施形態では、少なくともバイアス電圧が約−３Ｖ〜−２Ｖの範囲で、従来よりもＪＦＥＴのゲート容量の電圧依存性が小さくなっている。
【００６６】
図１６は、従来の画素構造（黒塗りの菱形のプロット）と、第２の実施形態（三角のプロット）について、ＪＦＥＴのゲート内の蓄積電荷数と、増幅型固体撮像素子の出力電圧との関係を前述の図８と同様に示したグラフである。図中に共に示した第３の実施形態のプロットについては後述する。図から分かるように、第２の実施形態においても、第１の実施形態と同様に、従来よりもリニアリテイが大きく向上している。
【００６７】
第２の実施形態では、第１の実施形態よりもゲート面積を小さくした代わりに、バックゲート領域Ｇｂａの下方に空乏化防止領域１２０を形成している。この空乏化防止領域１２０は、高濃度Ｎ型であるので、バックゲート領域Ｇｂａが下側に形成する空乏層が逆バイアス電圧の増大に伴って伸びることを抑制する。これは、コンデンサの電極間隔を小さくすることと同じ原理であり、ＪＦＥＴ７２のゲート面積の縮小に伴うゲート容量の低下、及びゲートの最大蓄積電荷数の低下が防止される。即ち、空乏化防止領域１２０を形成すれば、ゲート面積を小さくしても、ゲート容量をある程度高く維持できるので、ダイナミックレンジをあまり低下させずに画素を微細化できる。
【００６８】
以下、空乏化防止領域１２０の形成範囲や形成位置について補足説明する。
バックゲート領域Ｇｂａが下側に形成する空乏層が逆バイアス電圧の増大に伴って伸びることを確実に抑制するため、空乏化防止領域１２０における正味の不純物濃度は、Ｎ型エピタキシャル層８４よりも１０倍以上高いことが望ましい。
ＪＦＥＴ７２のゲート容量は、大きすぎると、蓄積電荷量の変化に対する出力電圧（ソース電圧）の変化が小さくなり、微少な光量差を識別しにくくなるので好ましくない。また、ＪＦＥＴ７２のゲート容量は、小さすぎるとダイナミックレンジが小さくなる。従って、ＪＦＥＴ７２のゲート容量が望ましい値になる位置及び不純物濃度で、空乏化防止領域１２０を形成するのが好ましい。
【００６９】
本発明者の解析によれば、フローティング状態且つ蓄積電荷無しの状態でのＪＦＥＴ７２のゲート電圧が２Ｖであり、基板電圧が４Ｖの場合、リセット時におけるＪＦＥＴ７２のバックゲート領域Ｇｂａが下側に形成する空乏層の幅が０．２〜１．５μｍであれば、ＪＦＥＴ７２のゲート容量は動作上望ましい範囲になる。従って、空乏化防止領域１２０は、必ずしもバックゲート領域Ｇｂａ全体に対向させる必要はなく、ＪＦＥＴ７２のゲート容量が適正値になるように、バックゲート領域Ｇｂａの一部に対向させてもよい。
【００７０】
なお、空乏化防止領域１２０は、周囲のＮ型エピタキシャル層８４よりも静電ポテンシャルが高いので、信号電荷の正孔に対してポテンシャル障壁となる。このため、基板深部で発生した正孔が上方に向けて拡散する場合、この空乏化防止領域１２０を避けて移動する。ここで、基板深部で発生したキャリアは、クロストークの要因となるため、定電圧領域に吸収させた方が望ましい。このため、少なくともリセットドレイン７０の直下には、空乏化防止領域１２０を形成しないことが望ましい。従って、シリコン基板８０において画素が形成されている領域には、ＪＦＥＴ７２、フォトダイオードＰＤ、空乏化防止領域１２０のどれにも対向しない領域が存在するのが好ましい。
【００７１】
＜第３の実施形態＞
次に、請求項１〜請求項５に対応する第３の実施形態の増幅型固体撮像素子について説明する。第３の実施形態では、画素の各部は、形成範囲が若干異なるだけで機能的には第１及び第２の実施形態と同様なので、第１及び第２の実施形態と同一符号を付す。第３の実施形態は、以下の２点の違いを除き、第２の実施形態と同様であるので、画素平面図や画素断面図を省略する。
【００７２】
第１の違いは、表面ゲート領域Ｇｓｕの外縁と、素子間分離領域９３との間隔である。第２の実施形態では、平面的に見た表面ゲート領域Ｇｓｕの外縁において、動作時に素子間分離領域９３との間の空乏層に含まれる外縁の９０％を素子間分離領域９３から０．４μｍ離したが、第３の実施形態では、離す間隔が０．４μｍではなく、０．６μｍである。そのようにするためには、素子間分離領域９３を先に形成する場合、表面ゲート領域Ｇｓｕの形成用のマスクの開口領域の縁を、素子間分離領域９３の形成用のマスクの開口領域が存在していた領域から０．５μｍ離せばよい。画素面積は第２の実施形態と同じであるので、両者の間隔が大きい分、ＪＦＥＴ７２のゲートの面積は第２の実施形態よりも小さい。
【００７３】
第２の違いは、空乏化防止領域１２０の形成深さである。図１７は、第３の実施形態の増幅型固体撮像素子の画素における、ＪＦＥＴ７２のゲート部分（ソースやチャネルを含まず、図１１のα１−α２間に相当する部分）の深さ方向の不純物濃度分布図である。空乏化防止領域１２０における正味の不純物濃度がピークとなる深さは、第２の実施形態では約２．４μｍだが、第３の実施形態では図１７に示すように約１．８μｍである。
【００７４】
以下、空乏化防止領域１２０の形成深さを第２の実施形態よりも浅くした理由を説明する。第３の実施形態では、ＪＦＥＴ７２のゲートと素子間分離領域９３との間隔が第２の実施形態よりも大きいので、ＪＦＥＴ７２のゲートが横方向（シリコン基板８０の面方向）に形成する空乏層の幅が大きい。このため、素子間分離領域９３と表面ゲート領域Ｇｓｕとの間で形成される接合容量はかなり小さい。従って、バックゲート領域Ｇｂａが下側に形成する接合容量を大きくし、ＪＦＥＴ７２のゲート容量を適正値にすることが望ましい。
【００７５】
そこで、第３の実施形態では、バックゲート領域Ｇｂａと空乏化防止領域１２０との間隔を狭くすることで、バックゲート領域Ｇｂａが下側に形成する空乏層の幅を小さくし、その部分の接合容量を大きくした。この場合、バックゲート領域Ｇｂａが空乏化防止領域１２０に近い分、逆バイアス電圧が増大したときに、バックゲート領域Ｇｂａから下側に空乏層が伸びることは抑制される。この結果、前述の図１５に示すように、第３の実施形態におけるＪＦＥＴ７２のゲート容量の電圧依存性は、第２の実施形態よりもさらに小さくなる。従って、前述の図１６に示すように、第３の実施形態では、リニアリテイがさらに向上している。
【００７６】
図１８は、第３の実施形態の変形例を示す単位画素の平面模式図である。この変形例は、転送ゲート６４近傍におけるＪＦＥＴ７２のゲート領域の形成範囲を除き、第３の実施形態と同様である。即ち、変形例では、平面的に見た表面ゲート領域Ｇｓｕの外縁は、転送ゲート６４の端部の直下において素子間分離領域９３と点接触になる。従って、変形例では、平面的に見た表面ゲート領域Ｇｓｕの外縁において、動作時に素子間分離領域９３との間の空乏層に含まれる外縁のほぼ１００％が素子間分離領域９３から０．６μｍ離れている。この場合、ＪＦＥＴ７２のゲート容量の電圧依存性はさらに小さくなり、リニアリテイはさらに向上する。
【００７７】
＜製造方法＞
以下、第２の実施形態の増幅型固体撮像素子の製造方法を説明する。なお、第１の実施形態の増幅型固体撮像素子の製造方法は、空乏化防止領域１２０を形成しないことを除き、第２の実施形態と同様なので説明を省略する。また、第３の実施形態の増幅型固体撮像素子の製造方法は、空乏化防止領域１２０の形成深さやＪＦＥＴ７２のゲート領域の形成範囲を除き、第２の実施形態と同様なので説明を省略する。
【００７８】
図１９及び図２０は、第２の実施形態の増幅型固体撮像素子の製造方法の要部を示す断面模式図を工程順に示したものであり、各図は図１０のＹ５−Ｙ６間の断面に対応し、図中右側がＹ５側になる。以下、図１９及び図２０を用いて、製造工程を説明する。
まず、高濃度Ｎ型のシリコン基板８０上に、Ｎ型エピタキシャル層８４を形成する。次に、熱酸化によって、Ｎ型エピタキシャル層８４の表面に絶縁膜８６（シリコン酸化膜）を形成する。
【００７９】
次に、空乏化防止領域１２０となる領域が開口（露出）するように、レジストをパターニングして絶縁膜８６上にマスクを形成する。次に、例えばイオン種をリン（Ｐ+）、加速電圧を２ＭｅＶ、ドーズ量を１×１０12［ｃｍ-2］とする注入条件でイオン注入を行って空乏化防止領域１２０を形成後、このマスクを除去する。次に、素子間分離領域９３となる領域が開口するようにレジストをパターニングして、絶縁膜８６上にマスク１８０を形成する。図１９（ａ）は、この状態を示し、請求項で言及している『素子間分離領域用のマスクの開口領域』の縁は、図中の太線部分に対応する。
【００８０】
次に、ドナー型不純物をイオン注入して素子間分離領域９３を形成後、マスク１８０を除去する。次に、低圧化学気相成長法（ＬＰＣＶＤ法）により１層目のポリシリコン膜を形成後、これを公知の技術によりパターニングし、リセットゲート配線ＲＧＬ及び転送ゲート配線ＴＧＬを形成する。次に、このポリシリコン上、及び絶縁膜８６上に、画素領域全体に亘ってシリコン酸化膜（絶縁層８８）を成膜する。図１９（ｂ）は、この状態を示し、図中の転送ゲート６４は、転送ゲート配線ＴＧＬの一部である。
【００８１】
次に、フォトダイオードＰＤとなる領域が開口するようにマスクを形成する。このとき、転送ゲート６４におけるフォトダイオードＰＤ側の一部を露出させる。これは、フォトダイオードＰＤにおける転送ゲート６４側は、転送ゲート６４をマスクとしたセルフアラインで形成するためである。次に、アクセプタ型不純物をイオン注入してＰ型電荷蓄積領域１００を形成後、ドナー型不純物をイオン注入して表面Ｎ型領域９８を形成してから、マスクを除去する。図１９（ｃ）は、この状態を示している。
【００８２】
次に、バックゲート領域Ｇｂａとなる領域が開口するように絶縁層８８上にマスクを形成後、アクセプタ型不純物をイオン注入してバックゲート領域Ｇｂａを形成し、このマスクを除去する。図１９（ｄ）は、この状態を示している。
次に、ＪＦＥＴ７２のチャネルとなる領域が開口するように絶縁層８８上にマスクを形成後、ドナー型不純物をイオン注入してチャネルを形成し、このマスクを除去する。図２０（ｅ）は、この状態を示している。
【００８３】
次に、表面ゲート領域Ｇｓｕとなる領域が開口するように絶縁層８８上にマスク２００を形成する。図２０（ｆ）は、この状態を示し、このマスク２００の開口領域が、従来と大きく異なる。具体的には、マスク２００の開口領域の縁は、素子間分離領域９３の形成用のマスク１８０の開口領域が存在していた領域から０．３μｍ離す。即ち、マスク１８０の開口領域の縁があった部分（図１９（ａ）において太線で示した部分）は、図２０（ｆ）では点線部分になり、この点線部分と、マスク２００の開口領域の縁（図２０（ｆ）では太線部分）とを、０．３μｍ離す。
【００８４】
なお、マスク２００の形成に際しては、転送ゲート６４におけるＪＦＥＴ７２側の一部を露出させる。これは、表面ゲート領域Ｇｓｕにおける転送ゲート６４側は、転送ゲート６４をマスクとしたセルフアラインで形成するためである。次に、アクセプタ型不純物をイオン注入して表面ゲート領域Ｇｓｕを形成後、マスク２００を除去する。図２０（ｇ）は、この状態を示している。次に、ＪＦＥＴ７２のソースとなる領域が開口するように絶縁層８８上にマスクを形成後、ドナー型不純物をイオン注入して高濃度Ｎ型のソース領域を形成し、このマスクを除去する。図２０（ｈ）は、この状態を示している。
【００８５】
次に、リセットドレイン７０となる領域が開口するように絶縁層８８上にマスクを形成後、アクセプタ型不純物をイオン注入してリセットドレイン７０を形成する（図示せず）。このときの注入条件は、例えばイオン種をフッ化ボロン（ＢＦ2+）、加速電圧を７０ＫｅＶ、ドーズ量を６×１０15［ｃｍ-2］とすればよい。以降は従来工程と同様でよい。
なお、以上の製造方法では、表面ゲート領域Ｇｓｕよりも素子間分離領域９３を先に形成する例を説明したが、反対に、表面ゲート領域Ｇｓｕを素子間分離領域９３の前に形成することも可能である。その場合、例えば、Ｎ型エピタキシャル層８４、絶縁膜８６、空乏化防止領域１２０、フォトダイオードＰＤ、バックゲート領域Ｇｂａ、ＪＦＥＴ７２のチャネル、表面ゲート領域Ｇｓｕ、ＪＦＥＴ７２のソース、リセットドレイン７０、素子間分離領域９３、ポリシリコンゲート、絶縁層８８の順に形成する。
【００８６】
この場合、素子間分離領域９３用のマスクの形成に際しては、その開口領域の縁を、表面ゲート領域Ｇｓｕの形成用のマスクの開口領域が存在していた領域から０．３μｍ離す。この方法は、フォトダイオードＰＤや表面ゲート領域Ｇｓｕを、ポリシリコン電極をマスクとしたセルフアラインで形成できないので、図１９、図２０に示した工程順の方が望ましい。
【００８７】
＜本発明の補足事項＞
本明細書では、Ｎ型エピタキシャル層８４中に画素の各部が形成されており、リセットドレイン７０やＪＦＥＴ７２のゲートがＰ型である例を述べた。本発明は、かかる実施形態に限定されるものではない。各部の導電型を入れ替えて、リセットドレイン７０やＪＦＥＴ７２のゲート等をＮ型とし、信号電荷を電子としてもよい。この場合も、第１〜第３の実施形態と同様の効果が得られる。なお、Ｎ型半導体の導電型、及びＰ型半導体の導電型のうち、一方が請求項記載の第１導電型に対応し、他方が請求項記載の第２導電型に対応する。また、ドナー型不純物、アクセプタ型不純物の内、一方が請求項記載の第１導電型の不純物に対応し、他方が請求項記載の第２導電型の不純物に対応する。
【００８８】
本明細書では、表面ゲート領域Ｇｓｕの形成用のマスクの開口領域を、素子間分離領域９３の形成用のマスクの開口領域が存在していた領域から離して形成することで、両者を構造的に離す例を述べた。本発明は、かかる実施形態に限定されるものではない。表面ゲート領域Ｇｓｕと素子間分離領域９３とで正味の不純物濃度を同程度にする場合、マスクの開口領域を０．３μｍ以上の幅で重ねれば、表面ゲート領域Ｇｓｕと、素子間分離領域９３とを構造的に０．２４以上離すことが可能である。なぜなら、前述したように、両者の注入領域が重なった範囲では、ドナー型及びアクセプタ型不純物が電気的に相殺して、正味の不純物濃度は低くなるからである。
【００８９】
本明細書では、画素内の増幅用素子にＪＦＥＴを用いた増幅型固体撮像素子の実施形態を説明した。本発明は、かかる実施形態に限定されるものではない。本発明は、他のタイプの増幅型固体撮像素子にも適用可能である。
フォトダイオードＰＤが埋め込み型である例を述べたが、本発明は、かかる実施形態に限定されるものではない。表面Ｎ型領域９８を形成せず、Ｎ型エピタキシャル層８４の表面にＰ型電荷蓄積領域１００を形成してもよい。
【産業上の利用可能性】
【００９０】
以上詳述したように本発明は、増幅型固体撮像素子において大いに利用可能である。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１の実施形態における増幅型固体撮像素子の等価回路図である。
【図２】第１の実施形態の増幅型固体撮像素子の単位画素の平面模式図である。
【図３】図２のＸ１−Ｘ２間の断面模式図である。
【図４】図２のＹ１−Ｙ２間の断面模式図である。
【図５】図３のＺ１−Ｚ２間の不純物濃度分布図である。
【図６】図２２のＺ３−Ｚ４間の不純物濃度分布図である。
【図７】従来の構造と、第１の実施形態とで、ＪＦＥＴのゲートの接合容量の電圧依存性を比較したグラフである。
【図８】ＪＦＥＴのゲート内の蓄積電荷数と、増幅型固体撮像素子の出力電圧との関係を、従来の構造と第１の実施形態と比較したグラフである。
【図９】表面ゲート領域と素子間分離領域との間隔をパラメータとして、蓄積電荷数と出力電圧との関係を示したグラフである。
【図１０】第２の実施形態の増幅型固体撮像素子の単位画素の平面模式図である。
【図１１】図１０のＸ５−Ｘ６間の断面模式図である。
【図１２】図１０のＹ５−Ｙ６間の断面模式図である。
【図１３】図１１のα１−α２間の不純物濃度分布図である。
【図１４】図２２のβ１−β２間の不純物濃度分布図である。
【図１５】従来の構造と、第２の実施形態と、第３の実施形態とで、ＪＦＥＴのゲートの接合容量の電圧依存性を比較したグラフである。
【図１６】ＪＦＥＴのゲート内の蓄積電荷数と、増幅型固体撮像素子の出力電圧との関係について、従来構造、第２の実施形態、第３の実施形態を比較したグラフである。
【図１７】第３の実施形態の増幅型固体撮像素子の画素構造において、図１１のα１−α２間に相当する断面の不純物濃度分布図である。
【図１８】第３の実施形態の変形例を示す単位画素の平面模式図である。
【図１９】第２の実施形態の増幅型固体撮像素子の製造工程の要部の前半を示す模式的工程断面図である。
【図２０】第２の実施形態の増幅型固体撮像素子の製造工程の要部の後半を示す模式的工程断面図である。
【図２１】従来の増幅型固体撮像素子の単位画素の平面模式図である。
【図２２】図２１のＸ３−Ｘ４間の断面模式図である。
【符号の説明】
【００９２】
１０  単位画素
１２  フォトダイオード
１４  ＪＦＥＴ
１６  リセットドレイン
２２  リセットゲート配線
２４  転送ゲート配線
２８  素子間分離領域
３０  シリコン基板
３２  Ｎ型エピタキシャル層
３６  中継配線
３８  リセットドレイン配線
４０  垂直信号線
５０  増幅型固体撮像素子
５４  垂直走査回路
５８  水平信号線
６０  水平走査回路
６４  転送ゲート
６６  リセットゲート
７０  リセットドレイン
７２  ＪＦＥＴ
７４  出力バッファアンプ
８０  シリコン基板
８４  Ｎ型エピタキシャル層
８６  絶縁膜
８８  絶縁層
９２  中継配線
９３  素子間分離領域
９８  表面Ｎ型領域
１００  Ｐ型電荷蓄積領域
１２０  空乏化防止領域
１８０、２００  マスク
ＡＰ１〜ＡＰｎ  列バッファアンプ
Ｃｃ１〜Ｃｃｎ  ＣＤＳコンデンサ
ＣＳ１〜ＣＳｎ  定電流源
Ｃｖ１〜Ｃｖｎ  垂直負荷容量
Ｇｂａ  バックゲート領域
Ｇｓｕ  表面ゲート領域
ＰＤ  フォトダイオード
Ｐｘ１−１〜Ｐｘｍ−ｎ  画素
ＲＤＬ  リセットドレイン配線
ＲＧＬ１〜ＲＧＬｍ  リセットゲート配線
Ｔｃ１〜Ｔｃｎ  ＣＤＳトランジスタ
ＴＧＬ１〜ＴＧＬｍ  転送ゲート配線
Ｔｈ１〜Ｔｈｎ  列選択トランジスタ
ＴＲＨ  水平リセットトランジスタ
ＴＲＶ１〜ＴＲＶｎ  垂直リセットトランジスタ
ＶＬ１〜ＶＬｎ  垂直信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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