(57)【要約】【課題】  本発明はバッドブロックを管理するフラッシュメモリシステムに関する。【解決手段】  本発明はフラッシュメモリ部１００とバッドブロック管理部２００とを含む。前記フラッシュメモリ部１００はデータブロック１３０、予備ブロック１１０、および管理ブロック１２０を含む。そしてバッドブロック管理部２００は前記管理ブロック１２０を参照して前記データブロック１３０の欠陥があるページアドレスを前記予備ブロック１１０のページアドレスに変換する。本発明によれば、バッドブロック発生時、コピーバック動作を実行しなくても良いという長所がある。【選択図】  図１
2006031696.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリシステムにおいて、
データブロック、予備ブロック、および管理ブロックを含むフラッシュメモリ部と、
前記管理ブロックを参照して、前記データブロックの欠陥があるページアドレスを前記予備ブロックのページアドレスに変換するバッドブロック管理部と
を含むことを特徴とするフラッシュメモリシステム。
【請求項２】
前記管理ブロックは、前記データブロックのアドレスを格納する第１領域と、
前記データブロックのページに対する欠陥情報を格納する第２領域と、
変換される予備ブロックのアドレスを格納する第３領域と
を含むことを特徴とする請求項１に記載のフラッシュメモリシステム。
【請求項３】
前記第２領域は、前記データブロックに属した各々のページに対して欠陥情報を１ビットずつ格納することを特徴とする請求項２に記載のフラッシュメモリシステム。
【請求項４】
前記管理ブロックは、前記データブロックがバッドブロックであるか否かに対する情報を格納する第４領域をさらに含むことを特徴とする請求項２に記載のフラッシュメモリシステム。
【請求項５】
前記第４領域には１ビットのデータが格納されることを特徴とする請求項４に記載のフラッシュメモリシステム。
【請求項６】
前記管理ブロックは、前記データブロックが消去されたブロックであるか否かに対する情報を格納する第５領域をさらに含むことを特徴とする請求項２に記載のフラッシュメモリシステム。
【請求項７】
前記第５領域には１ビットのデータが格納されることを特徴とする請求項６に記載のフラッシュメモリシステム。
【請求項８】
前記バッドブロック管理部は、前記管理ブロックに格納されたデータを読み出す格納装置と、
前記格納されたデータを参照して、ホストで入力される前記データブロックのアドレスを前記予備ブロックのアドレスに変換するアドレス変換回路と、
前記格納装置とアドレス変換回路の動作を制御する制御回路と
を含むことを特徴とする請求項１に記載のフラッシュメモリシステム。
【請求項９】
前記格納装置は、レジスタであることを特徴とする請求項８に記載のフラッシュメモリシステム。
【請求項１０】
前記格納装置は、ＳＲＡＭであることを特徴とする請求項８に記載のフラッシュメモリシステム。
【請求項１１】
データブロック、予備ブロック、および管理ブロックを含むフラッシュメモリシステムのバッドブロックを管理する方法において、
ａ）前記管理ブロックに格納されたデータを読み出す段階と、
ｂ）前記読み出した管理ブロックのデータを参照して、前記データブロックの欠陥があるページアドレスを前記予備ブロックのページアドレスに変換する段階と
を含むことを特徴とするバッドブロック管理方法。
【請求項１２】
進行性バッドブロックが発生した場合に、前記管理ブロックをアップデートする段階をさらに含むことを特徴とする請求項１１に記載のバッドブロック管理方法。
【請求項１３】
消去命令及びアドレスが入力された場合に、前記管理ブロックをアップデートして前記予備ブロックに対して消去動作を実行する段階をさらに含むことを特徴とする請求項１１に記載のバッドブロック管理方法。
【請求項１４】
前記管理ブロックは、前記データブロックのアドレスを格納する第１領域と、
前記データブロックのページに対する欠陥情報を格納する第２領域と、
変換される予備ブロックのアドレスを格納する第３領域と
を含むことを特徴とする請求項１１に記載のバッドブロック管理方法。
【請求項１５】
前記管理ブロックは、前記データブロックがバッドブロックであるか否かに対する情報を格納する第４領域をさらに含むことを特徴とする請求項１４に記載のバッドブロック管理方法。
【請求項１６】
前記管理ブロックは、前記データブロックが消去されたブロックであるか否かに対する情報を格納する第５領域をさらに含むことを特徴とする請求項１４に記載のフラッシュメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフラッシュメモリシステムに係わり、さらに詳細にはバッドブロックを管理するフラッシュメモリシステムに関する。
【背景技術】
【０００２】
フラッシュメモリ装置（Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ）はフラッシュＥＥＰＲＯＭ（Ｆｌａｓｈ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）またはフラッシュＥ２ＰＲＯＭなどと呼ばれている、電源がなくてもデータを保存することができる不揮発性メモリ装置（Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｒｙ Ｄｅｖｉｃｅ）である。フラッシュメモリ装置（例えば、ＮＡＮＤ（否定論理積）タイプフラッシュメモリ装置）のメモリセルアレイは複数個のブロック（Ｂｌｏｃｋｓ）で分けられており、各ブロックは複数個のページ（Ｐａｇｅｓ）からなり、各ページは一つのワードラインを共有する複数個のメモリセル（Ｍｅｍｏｒｙ Ｃｅｌｌｓ）で構成されている。一般的に、各ブロックは１６個、３２個、または６４個などのページからなり、各ページは５１２バイト（Ｂｙｔｅ）、または２０４８バイト（Ｂｙｔｅ）などのメモリセルからなる。
【０００３】
フラッシュメモリ装置は製造過程または動作過程でメモリセルに致命的な欠陥（ｆａｉｌ）が発生する場合が多い。欠陥があると判定されたメモリセルを少なくとも一つ以上持っているブロックをバッドブロック（Ｂａｄ Ｂｌｏｃｋ）という。バッドブロックの数が規定値以上、たとえば５個以上存在する場合には、そのフラッシュメモリ装置は不良品（ｆａｉｌｕｒｅ ａｒｔｉｃｌｅ）として判定される。
【０００４】
しかし、バッドブロックの数が規定値より少ないフラッシュメモリ装置は、それ自体にその内部でバッドブロックを管理することができる機能を持っている。その代表的な一例がコピーバック動作（Ｃｏｐｙ Ｂａｃｋ Ｏｐｅｒａｔｉｏｎ）である。コピーバック動作とは、任意の第１ページに格納されたデータを前記第１ページと異なる第２ページに格納することをいう。ここで、前記第１ページはバッドブロック内に存在し、有効なデータ（ｖａｌｉｄ ｄａｔａ）を格納しているページであり、前記第２ページは欠陥がないブロック内に存在するページである。
【０００５】
バッドブロックが発生すれば、バッドブロックに格納されている有効なデータはページ単位でバッファメモリ（例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）またはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））に一時的に格納された後にフラッシュメモリの欠陥がない他のブロックに書き込まれる。このようなコピーバック動作はページ単位でデータを読み出し、読み出したデータをさらに書き込まなければならないので、多くの時間がかかる問題点がある。これは高速ＮＡＮＤフラッシュメモリを実現するのに大きい負担として作用している。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上述の問題点を解決するために提案されたものであり、本発明の目的は、フラッシュメモリシステム内部にバッドブロック管理部を具備して多くの時間がかかるコピーバック動作を実行せず、バッドブロックを効率的に管理することができるフラッシュメモリシステムを提供することにある。
【課題を解決するための手段】
【０００７】
上述の目的を達成するために本発明によるフラッシュメモリシステムは、データブロック、予備ブロック、および管理ブロックを含むフラッシュメモリ部と、前記管理ブロックを参照して、前記データブロックの欠陥があるページアドレスを前記予備ブロックのページアドレスに変換するバッドブロック管理部とを含む。
【０００８】
実施形態として、前記管理ブロックは、前記データブロックのアドレスを格納する第１領域と、前記データブロックのページに対する欠陥情報を格納する第２領域と、変換される予備ブロックのアドレスを格納する第３領域とを含む。前記第２領域は、前記データブロックに属した各々のページに対して欠陥情報を１ビットずつ格納することを特徴とする。
【０００９】
実施形態として、前記管理ブロックは、前記データブロックがバッドブロックであるか否かに対する情報を格納する第４領域または前記データブロックが消去されたブロックであるか否かに対する情報を格納する第５領域をさらに含む。
【００１０】
実施形態として、前記バッドブロック管理部は、前記管理ブロックに格納されたデータを読み出す格納装置と、前記格納されたデータを参照して、ホストに入力される前記データブロックのアドレスを前記予備ブロックのアドレスに変換するアドレス変換回路と、前記格納装置とアドレス変換回路の動作を制御する制御回路とを含む。
【００１１】
本発明によるデータブロック、予備ブロック、および管理ブロックを含むフラッシュメモリシステムのバッドブロック管理方法は、ａ）前記管理ブロックに格納されたデータを読み出す段階と、ｂ）前記読み出した管理ブロックのデータを参照して、前記データブロックの欠陥があるページアドレスを前記予備ブロックのページアドレスに変換する段階とを含む。
【００１２】
実施形態として、前記バッドブロック管理方法は、進行性バッドブロックが発生した場合に前記管理ブロックをアップデートする段階をさらに含む。
【００１３】
実施形態として、前記バッドブロック管理方法は、消去命令及びアドレスが入力された場合に前記管理ブロックをアップデートし、前記予備ブロックに対して消去動作を実行する段階をさらに含む。
【００１４】
実施形態として、前記管理ブロックは、前記データブロックのアドレスを格納する第１領域と、前記データブロックのページに対する欠陥情報を格納する第２領域と、変換される予備ブロックのアドレスを格納する第３領域とを含むことを特徴とする。前記管理ブロックは、前記データブロックがバッドブロックであるか否かに対する情報を格納する第４領域または前記データブロックが消去されたブロックであるか否かに対する情報を格納する第５領域をさらに含むことができる。
【発明の効果】
【００１５】
本発明によるフラッシュメモリシステムは、その内部にバッドブロック管理部を具備してアドレス変換を実行するので、バッドブロック発生時、多くの時間がかかるコピーバック動作を実行する必要がない。したがって、従来に比べてフラッシュメモリシステムの動作速度を速くすることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明が属する技術分野で通常の知識を持つ者が本発明の技術的思想を容易に実施することができるほどに詳細に説明するために、本発明の最も望ましい実施形態を添付図１乃至図７を参照して説明する。
【００１７】
図１は本発明によるフラッシュメモリシステムの望ましい実施形態を示すブロック図である。図１に示したフラッシュメモリシステムはフラッシュメモリ部１００とバッドブロック管理部２００とを含む。
【００１８】
図１を参照すれば、前記フラッシュメモリ部１００は２４個の予備ブロック（Ｒｅｓｅｒｖｅｄ Ｂｌｏｃｋｓ、Ｒ＿Ｂｌｏｃｋ＿ｘ; ｘ＝１〜２４）１１０、二つの管理ブロック（Ｍａｎａｇｅｍｅｎｔ Ｂｌｏｃｋｓ、Ｍ＿Ｂｌｏｃｋ＿ｙ; ｙ＝１、２）１２０、および１０２４個のデータブロック（Ｄａｔａ Ｂｌｏｃｋｓ、Ｄ＿Ｂｌｏｃｋ＿ｚ; ｚ＝１〜１０２４）１３０を含む。
【００１９】
前記予備ブロック１１０は前記データブロック１３０のうちで欠陥が発生したバッドブロックに代えるために用意されたブロックである。例えば、データブロック（Ｄ＿Ｂｌｏｃｋ＿Ａ、Ｄ＿Ｂｌｏｃｋ＿Ｂ）１３１、１３２がバッドブロックとして確認されれば、前記データブロック１３１、１３２に格納されるデータは予備ブロックＲ＿Ｂｌｏｃｋ＿１・１１１、Ｒ＿Ｂｌｏｃｋ_２・１１２に各々格納される。
【００２０】
前記管理ブロック１２０はバッドブロック管理のための情報を格納するためのブロックである。前記管理ブロック１２０はバッドブロックに対するアドレス情報、前記バッドブロックに属した各々のページに対する欠陥情報、変換される予備ブロックに対するアドレス情報などを格納している。例えば、管理ブロックＭ＿Ｂｌｏｃｋ＿１・１２１にはバッドブロックとして確認されたデータブロック１３１、１３２に対するアドレス、そして予備ブロック１１１、１１２に対するアドレスなどが格納されている。前記管理ブロック１２０に格納されるバッドブロック管理のための情報に対しては図４で詳細に説明される。
【００２１】
前記バッドブロック管理部２００はアドレス変換回路（Ａｄｄｒｅｓｓ Ｒｅｐｌａｃｅｍｅｎｔ Ｃｉｒｃｕｉｔ）２１０、レジスタ（Ｒｅｇｉｓｔｅｒ）２２０、および制御回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）２３０を含む。
【００２２】
前記フラッシュメモリシステムに電源が供給され、システムがブーティング（ｂｏｏｔｉｎｇ）されれば、管理ブロック（例えば、Ｍ＿Ｂｌｏｃｋ_１）１２１に格納されているバッドブロック管理情報は前記レジスタ２２０にローディングされる。前記レジスタ２２０はアドレスマッピングテーブル（Ａｄｄｒｅｓｓ Ｍａｐｐｉｎｇ Ｔａｂｌｅ; ＡＭＴ）として定義されるアドレス変換データを格納する。前記アドレスマッピングテーブルはＲＭ（Ｒｅｍａｐｐｉｎｇ Ｍａｒｋ）領域、ＣＭ（Ｃｏｍｐｌｅｔｅ Ｍａｒｋ）領域、ホストで提供されるアドレス（Ｈｏｓｔ ｐｈｙｓｉｃａｌ ＡＤＤＲｅｓｓ; ＨＡＤＤＲ）を格納する領域、および変換されるフラッシュメモリアドレス（Ｆｌａｓｈ ｍｅｍｏｒｙ ＡＤＤＲｅｓｓ; ＦＡＤＤＲ）を格納する領域などで構成される。
【００２３】
一方、前記レジスタ２２０は一つの実施形態に過ぎず、前記レジスタ２２０に代えてＲＡＭ（例えば、ＳＲＡＭ、ＤＲＡＭ）などの格納装置を用いても同一の機能を実行することができる。
【００２４】
前記アドレス変換回路２１０は前記レジスタ２２０に格納されているアドレスマッピングテーブルに基づいて、ホスト（Ｈｏｓｔ）で入力されるアドレスＨＡＤＤＲをフラッシュメモリアドレスＦＡＤＤＲに変換する。例えば、ホストからバッドブロックとして確認されたデータブロック１３２のアドレスが入力されれば、前記アドレス変換回路２１０は前記レジスタ２２０に格納されているアドレスマッピングテーブルで前記データブロック１３２のアドレスを捜して、存在すれば、該当する予備ブロック１１２のアドレスに変換する。
【００２５】
前記制御回路２３０はバッドブロック管理のための前記レジスタ２２０と前記アドレス変換回路２１０の諸般の動作を制御する。
【００２６】
図２は図１に示したデータブロック１３１と予備ブロック１１１とを示す概念図である。図２を参照すれば、前記データブロック１３１と前記予備ブロック１１１は各々３２個のページで構成される。前記データブロック１３１は第１及び第２ページ（Ｐａｇｅ１、Ｐａｇｅ２）には欠陥がないが、第３乃至第３２ページ（Ｐａｇｅ３〜Ｐａｇｅ３２）には欠陥が発生したバッドブロックである。前記データブロック１３１の第１及び第２ページには有効なデータ（Ｖａｌｉｄ Ｄａｔａ）が格納されている。
【００２７】
従来のコピーバック動作を利用したバッドブロック管理によれば、前記データブロック１３１の第１及び第２ページに格納されているデータをページバッファーまたは外部にあるバッファーメモリに読み出した後に、読み出したデータをさらに前記予備ブロック１１１の第１及び第２ページに各々書き込まれなければならない。そして前記データブロック１３１を使用せず、前記予備ブロック１１１のみを使用するようになる。
【００２８】
一方、本発明によるフラッシュメモリシステムは、前記データブロック１３１の第１及び第２ページには欠陥がないので、読み出しなどの動作は前記データブロック１３１の第１及び第２ページで実行される。しかし、前記データブロック１３１の第３乃至第３２ページに対する読み出し、書き込みなどの動作は前記データブロック１３１で実行されず、前記予備ブロック１１１の第３乃至第３２ページで実行される。本発明によるフラッシュメモリシステムによれば、多くの時間がかかるコピーバック動作を実行せず、簡単なアドレス変換を利用してバッドブロックを効率的に管理することができる。
【００２９】
図３は図１に示したデータブロック１３２と予備ブロック１１２とを示す概念図である。
【００３０】
前記データブロック１３２は第２及び第４ページ（Ｐａｇｅ２、Ｐａｇｅ４）に欠陥が発生したバッドブロックである。ホストで前記データブロック１３２の第２ページ（Ｐａｇｅ２）または第４ページ（Ｐａｇｅ４）に対する書き込み命令、アドレス、およびデータが入力されれば、前記データは前記データブロック１３２の第２ページまたは第４ページに書き込まれず、前記予備ブロック１１２の第２ページまたは第４ページに書き込まれるようになる。前記データブロック１３２の第２ページまたは第４ページに対する読み出し動作も同様である。しかし、前記データブロック１３２の第２及び第４ページの以外のページに対する読み出しまたは書き込み動作は前記データブロック１３２で実行される。
【００３１】
本発明によるフラッシュメモリシステムは、このようにバッドブロックと予備ブロックをまるで一つのブロックのように使用することができる。したがって、コピーバック動作を実行せず、簡単なアドレス変換だけでコピーバック動作を実行したことと同一の結果を得ることができる。
【００３２】
図４は図１に示した管理ブロック１２１を示す概念図である。前記管理ブロック１２１は３２個のページで構成され、各々のページはデータブロックがバッドブロックであるか否かに対する情報を格納するＲＭ（Ｒｅｍａｐｐｉｎｇ Ｍａｒｋ）領域、前記データブロックが消去されたブロックであるか否かに対する情報を格納するＣＭ（Ｃｏｍｐｌｅｔｅ Ｍａｒｋ）領域、ホストから提供され、前記データブロックのアドレス及び前記データブロックのページに対する欠陥情報を格納する領域ＨＡＤＤＲ及びフラッシュメモリ部１００に提供され、変換されるアドレスを格納する領域ＦＡＤＤＲを含む。
【００３３】
例えば、前記管理ブロック１２１の第１ページはデータブロック（図２参照）１３１がバッドブロックであるか否かを表示するＲＭ領域（‘０’として表示される）、前記データブロック１３１がバッドブロックになった後に消去動作が進行されなかったことを表示するＣＭ領域（‘１’として表示される）、前記データブロックＤ＿Ｂｌｏｃｋ＿Ａ・１３１に対するアドレス、前記データブロック１３１に属した各々のページに対する欠陥情報を格納する領域（第３乃至第３２ページが‘０’として表示される）、前記予備ブロックＲ＿Ｂｌｏｃｋ_１（図２参照）１１１に対するアドレス、および前記データブロック１３１のページ欠陥情報と相補的なデータを格納する領域（第３乃至第３２ページが‘１’として表示される）からなる。
【００３４】
図２及び図４を参照して、前記データブロック１３１の第３乃至第３２ページまで欠陥が発生した場合を説明すると、次のとおりである。前記管理ブロック１２１の第１ページをよく見ると、まず前記データブロック１３１がバッドブロックとして判明してＲＭ＝０になる。そしてまだ前記データブロック１３１に対する消去動作が進行されなくてＣＭ＝１である。ＣＭ＝１であれば、前記データブロック１３１に属したページの欠陥情報を考慮してアドレス変換が行われる。すなわち、前記データブロック１３１のアドレス変換だけではなく、前記データブロック１３１に属したページのアドレスまで変換が行われる。図４ではＤ＿Ｂｌｏｃｋ＿Ａ として表示されているが、前記データブロック１３１に対するアドレスが格納されている。前記データブロック１３１に対するアドレス情報および各ページに対する情報が格納されている。前記データブロック１３１の第１及び第２ページには欠陥がないので、データ‘１’として表示されており、第３乃至第３２ページには欠陥があるので、データ‘０’として表示されている。そして予備ブロック１１１に対するアドレスが格納されている。図４ではＲ＿Ｂｌｏｃｋ＿１として表示されている。続いて、前記予備ブロックに属している各ページに対する情報が格納されている。図４を参照すれば、前記データブロック１３１に属したページに対する欠陥情報と前記予備ブロック１１１に属したページに対する情報は互いに相補的であるが分かる。
【００３５】
前記管理ブロック１２１の第２ページをよく見ると、前記データブロック（図３参照）１３２がバッドブロックになったことを示すＲＭ領域（‘０’として表示される）及び前記データブロックがバッドブロックになった後に消去動作が進行されたことを示すＣＭ領域（‘０’として表示される）を確認することができる。そして前記データブロック１３２に属したページのうちで第２及び第４ページに欠陥があることが分かる。また、前記第２及び第４ページに書き込まれるデータは前記予備ブロックＲ＿Ｂｌｏｃｋ＿２（図３参照）１１２の第２及び第４ページに書き込まれることが分かる。
【００３６】
ここで、ＣＭ領域が‘０’としてアップデートされたことは、データブロック１３２に属したページに対する欠陥情報を考慮する必要なく、無条件に前記データブロック１３２に対するアドレスは前記予備ブロック１１２に交換されることを意味する。ブロック単位で消去動作が実行されるフラッシュメモリ装置の特性上、消去命令が入力されれば、バッドブロックを消去せず予備ブロックを消去する。その次にＣＭ領域を‘０’としてアップデートし、バッドブロックは、これ以上使用されず、予備ブロックだけ使用するようになる。
【００３７】
図５はバッドブロック管理のための初期化過程を示すフローチャートである。システムがブーティングされれば（Ｓ５１０）、管理ブロック（図２参照）１２０からレジスタ（図２参照）２２０にデータがローディングされる（Ｓ５２０）。次に、前記レジスタ２２０の第１ページ（Ｐａｇｅ[１]）でＲＭ（Ｒｅｍａｐｐｉｎｇ Ｍａｒｋ）領域に格納されたデータが‘０’であるか否かをチェックする（Ｓ５３０）。もし、第１ページの前記ＲＭ領域のデータが‘１’であれば、バッドブロックがないので、アドレス変換回路（図２参照）２１０をセッティングする必要なしに初期化を終了する。しかし第１ページのＲＭ領域のデータが‘０’であれば、次のページにカウントアップする（Ｓ５４０）、次に第２ページ（Ｐａｇｅ[２]）のＲＭ領域のデータが‘０’であれか否かをチェックする（Ｓ５５０）。もし、前記第２ページのＲＭ領域のデータが‘０’であれば、さらに次のページにカウントアップする（Ｓ５４０）。このような過程Ｓ５４０、Ｓ５５０を繰り返した後、第Ｎ＋１ページ（Ｐａｇｅ［Ｎ＋１］）のＲＭ領域のデータが‘１’であれば、前記レジスタ２２０の第１乃至第Ｎページに格納されているバッドブロック管理情報によるアドレス変換動作が実行されるように前記アドレス変換回路２１０をセッティングする（Ｓ５６０）。そして初期化を終了する。
【００３８】
その次に、前記アドレス変換回路２１０はホストからアドレスＨＡＤＤＲの入力を受けて内部的にアドレス変換し、フラッシュメモリ部１００にアドレスＦＡＤＤＲを出力する。
【００３９】
図６は読み出し、書き込みなどの動作を進行している途中でバッドブロックが発生した場合のアドレス変換回路２１０をセッティングする過程を示すフローチャートである。このように動作進行中に発生したバッドブロックを進行性バッドブロックであると定義する。進行性バッドブロックが感知された場合（Ｓ６１０）、レジスタ２２０及び管理ブロック１２１の次ページ（例えば、図４で第３ページ）にバッドブロックのアドレスと変換される予備ブロックのアドレスとを格納し、ＲＭ領域をデータ‘０’としてアップデートする（Ｓ６２０）。その次に前記アドレス変換回路２１０をセッティングする（Ｓ６３０）。
【００４０】
図７は消去命令が入力された場合にバッドブロックを管理する方法を示すフローチャートである。消去命令及びアドレスが入力されれば（Ｓ７１０）、消去するブロックのアドレスが前記レジスタ２２０に存在するか否か確認する（Ｓ７２０）。もし消去するブロックのアドレスが前記レジスタ２２０に存在しなければ、ノーマル消去動作状態に戻って正常な消去動作を実行する。しかし消去するブロックのアドレスがレジスタ２２０に存在すれば、該当のページのＣＭ領域が‘１’であるか否かを確認する（Ｓ７３０）。該当のページのＣＭ領域のデータが‘１’ではなくて‘０’であれば、ノーマル消去状態となる。しかし、ＣＭ領域のデータが‘１’であれば、ＣＭ領域のデータを‘０’としてアップデートする（Ｓ７４０）。ＣＭ領域のデータが‘０’としてアップデートされれば、バッドブロックに対するアドレスが入力されてもバッドブロックに属した各ページに対する欠陥情報をチェックする必要なしに無条件に予備ブロックのみをアクセスするようにアドレス変換回路２１０をセッティングする（Ｓ７５０）。
【００４１】
本発明によるフラッシュメモリシステムによれば、バッドブロックが発生しても二つのブロック、すなわちバッドブロックと予備ブロックとを一つのブロックのように使用するので、コピーバック動作（Ｃｏｐｙ Ｂａｃｋ Ｏｐｅｒａｔｉｏｎ）を実行しなくても良い。もし、前記バッドブロックを消去しなさいというコマンドが入って来れば、バッドブロックを消去せず、置き換えられた予備ブロックを消去するようになる。そして、その次からはバッドブロックを捨てて予備ブロックのみを使用するようになる。したがって、バッドブロックと予備ブロックとを一つのブロックのように使用するので、二つのブロックに同時に有効な（ｖａｌｉｄ）データが存在することができる。
【００４２】
なお、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内で様々な変形が可能であることはもちろんである。したがって、本発明の範囲は上述の実施形態に限って決めてはならず、特許請求の範囲だけでなく、この発明の特許請求範囲と均等なものなどによって決められなければならない。
【図面の簡単な説明】
【００４３】
【図１】本発明によるフラッシュメモリシステムの望ましい実施形態を示すブロック図である。
【図２】図１に示したデータブロック及び予備ブロックを示す概念図である。
【図３】図１に示したデータブロック及び予備ブロックを示す概念図である。
【図４】図１に示した管理ブロックを示す図である。
【図５】バッドブロック管理のための初期化過程を示すフローチャートである。
【図６】進行性バッドブロックが発生した場合にアドレス変換回路２１０をセッティングする過程を示すフローチャートである。
【図７】バッドブロック管理のための消去動作を示すフローチャートである。
【符号の説明】
【００４４】
１００  フラッシュメモリ部
１１０  予備ブロック
１２０  管理ブロック
１３０  データブロック
２００  バッドブロック管理部
２１０  アドレス変換回路
２２０  レジスタ
２３０  制御回路
【図１】
2006031696.tif 000003
【図２】
2006031696.tif 000004
【図３】
2006031696.tif 000005
【図４】
2006031696.tif 000006
【図５】
2006031696.tif 000007
【図６】
2006031696.tif 000008
【図７】
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