(57)【要約】【課題】電源電圧１Ｖ程度のような低い電圧で動作するスタテックメモリにおいて、サブスレショルド電流による待機時の漏れ電流の問題を避けながら、低電力化と動作速度の向上を図る。電源電圧の低下によって減少するスタテックメモリのメモリセルの電圧マージンの確保を図る。【解決手段】交差結合した比較的高いしきい電圧をもつＭＯＳトランジスタからなるスタティックメモリセルにおいて、その給電線電圧を制御するＭＯＳトランジスタを設けておく。非選択状態にあるメモリセル内の２つの記憶ノードの電圧差が、データ対線ＤＬ，／ＤＬから選択メモリセル内の該２つのノードに書き込み情報に対応した電圧が印加された時の該２つのノードの電圧差よりも大きくなるように、ワード線電圧がオフになった後に該給電線電圧制御トランジスタをオンにして高電圧ＶCHを給電線に与える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲートとドレインとが互いに交差結合されたＭＯＳトランジスタを有し、ワード線およびデータ線に接続されたスタティックメモリセルを用いた半導体装置であって、
前記交差結合されたＭＯＳトランジスタは、ゲートおよびソースのそれぞれの電圧が等しくてもドレインとソースとの間に実質的に電流が流れないように構成され、
前記スタティックメモリセルの給電ノードは、前記スタティックメモリセルの外部に設けられた電源電圧供給手段を介して第１の電源電圧に接続され、
前記第１の電源電圧は前記データ線の最大電圧よりも大きく、
前記電源電圧供給手段は、前記スタティックメモリセルが選択された状態で前記スタティックメモリセルへの電源電圧供給を停止し、かつ、前記スタティックメモリセルが選択されない状態で前記スタティックメモリセルへの電源電圧供給を実行するよう構成され、
前記電源電圧供給手段による前記電源電圧供給の停止／実行の切換動作によって前記スタティックメモリセルの内部の電源電圧が制御されることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記スタティックメモリセルは、複数のスタティックメモリセルを含んで成り、
前記電源電圧供給手段には、前記複数のスタティックメモリセルの給電ノードが共通に接続されることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記複数のスタティックメモリセルは、前記ワード線および前記データ線の延伸する方向に基づいて格子状に配列されて成り、
前記電源電圧供給手段は、前記複数のスタティックメモリセルのうち前記データ線の延伸する方向に沿って配列された複数のスタティックメモリセルの給電ノードに共通に接続されていることを特徴とする半導体装置。
【請求項４】
請求項２において、
前記複数のスタティックメモリセルは、前記ワード線および前記データ線の延伸する方向に基づいて格子状に配列されて成り、
前記電源電圧供給手段は、前記複数のスタティックメモリセルのうち前記ワード線の延伸する方向に沿って配列された複数のスタティックメモリセルの給電ノードに共通に接続されていることを特徴とする半導体装置。
【請求項５】
ゲートとドレインとが互いに交差結合されたＭＯＳトランジスタを有し、ワード線およびデータ線に接続されたスタティックメモリセルを用いた半導体装置であって、
前記交差結合されたＭＯＳトランジスタは、ゲートおよびソースのそれぞれの電圧が等しくてもドレインとソースとの間に実質的に電流が流れないように構成され、
前記スタティックメモリセルの給電ノードは、前記スタティックメモリセルの外部に設けられた電源電圧供給手段を介して第１の電源電圧に接続され、さらに第２の電源電圧に接続され、
前記第１の電源電圧は前記データ線の最大電圧よりも大きく、
前記スタティックメモリセルが選択された状態で、前記第１および第２の電源電圧の少なくとも一方が制御されることを特徴とする半導体装置。
【請求項６】
請求項５において、
選択された前記スタティックメモリセルの動作は書き込み動作であることを特徴とする半導体装置。
【請求項７】
請求項５において、
前記スタティックメモリセルは、複数のスタティックメモリセルを含んで成り、
前記半導体装置は、前記複数のスタティックメモリセルの内部の共通ソース電圧を制御する比較器を更に具備して成り、
前記比較器は、前記複数のスタティックメモリセルが選択されない状態で前記共通ソース電圧が接地電位に固定され、かつ、前記複数のスタティックメモリセルが選択された状態で前記共通ソース電圧が昇圧されるように前記共通ソース電圧を制御することを特徴とする半導体装置。
【請求項８】
ゲートとドレインとが互いに交差結合されたＭＯＳトランジスタを有し、ワード線およびデータ線に接続されたスタティックメモリセルを用いた半導体装置であって、
前記交差結合されたＭＯＳトランジスタは、ゲートおよびソースのそれぞれの電圧が等しくてもドレインとソースとの間に実質的に電流が流れないように構成され、
前記スタティックメモリセルの給電ノードは、前記スタティックメモリセルの外部に設けられた電源電圧供給手段を介して第１の電源電圧に接続され、
前記第１の電源電圧は前記データ線の最大電圧よりも大きく、
前記スタティックメモリセルは、複数のスタティックメモリセルを含んで成り、
前記複数のスタティックメモリセルの共通電源電圧線はサブ電源線に分割されて成り、前記サブ電源線単位で前記共通電源電圧線の電圧を制御することを特徴とする半導体装置。
【請求項９】
請求項８において、
前記複数のスタティックメモリセルのうち選択されたスタティックメモリセルに対応するサブ電源線の電圧を選択的に制御することを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記選択されたスタティックメモリセルに対応するサブ電源線は、１サイクル毎に前記対応するサブ電源線の電圧を選択的に制御可能な回路を具備することを特徴とする半導体装置。
【請求項１１】
請求項８において、
前記サブ電源線は前記ワード線と直交する方向に配置されることを特徴とする半導体装置。
【請求項１２】
請求項８において、
前記サブ電源線は前記ワード線と平行する方向に配置されることを特徴とする半導体装置。
【請求項１３】
ゲートとドレインとが互いに交差結合されたＭＯＳトランジスタを有し、ワード線およびデータ線に接続されたスタティックメモリセルを用いた半導体装置であって、
前記交差結合されたＭＯＳトランジスタは、ゲートおよびソースのそれぞれの電圧が等しくてもドレインとソースとの間に実質的に電流が流れないように構成され、
前記スタティックメモリセルの給電ノードは、前記スタティックメモリセルの外部に設けられた電源電圧供給手段を介して第１の電源電圧に接続され、
前記第１の電源電圧は前記データ線の最大電圧よりも大きく、
書き込み時の前記スタティックメモリセルの電源電圧は、読み出し時の前記スタティックメモリセルの電源電圧よりも小さいことを特徴とする半導体装置。
【請求項１４】
請求項１３において、
前記書き込み時の前記スタティックメモリセルの電源電圧は、前記データ線の最大電圧よりも小さいことを特徴とする半導体装置。
【請求項１５】
請求項１３において、
前記書き込み時の前記スタティックメモリセルの電源電圧が所定の値以下に降下することを抑制する負荷回路を更に具備して成ることを特徴とする半導体装置。
【請求項１６】
請求項１乃至１５のいずれか１項において、
前記スタティックメモリセルは、チャネル長が０．５μｍ以下でゲート酸化膜厚が６ｎｍ以下であるＭＯＳトランジスタを用い、前記スタティックメモリセルが接続されたデータ線の最大電圧は、０．３〜１．５Ｖの範囲であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は低電圧で動作する半導体集積回路、特にＭＩＳトランジスタ又はＭＯＳトランジスタ（以下、単にＭＯＳまたはＭＯＳトランジスタと略記）により構成されたスタティックメモリセルをメモリセルとする半導体集積回路に係り、特にスタティックメモリ（スタティック・ランダム・アクセス・メモリ）の高速・低電力に適した回路に関する。
【背景技術】
【０００２】
ゲート絶縁膜を有する電界効果トランジスタの一種であるＭＯＳトランジスタは微細化されるにつれてその耐圧が低下するために、その動作電圧を低くせざるを得ない。この場合でも高速動作を維持するためには、動作電圧の低下に合わせてＭＯＳトランジスタのしきい電圧（ＶT）を低下させる必要がある。動作速度はＭＯＳトランジスタの実効ゲート電圧、すなわち動作電圧からＶTを差し引いた値で支配され、この値が大きいほど高速だからである。しかし一般にＶTを０．４Ｖ程度以下にすると、よく知られているように、本来はカットオフであるべきＭＯＳトランジスタにはＶTの低下とともに指数関数的に増加するサブスレッショルド電流と称する直流電流が流れる。このため多数のＭＯＳトランジスタで構成される半導体集積回路にはそれがＣＭＯＳ回路といえども直流電流が著しく増加してしまう。したがって高速・低電力・低電圧動作が重要な今後の半導体装置では本質的な問題となる。すなわち、サブスレッショルド電流が発生し、チップ全体として大きな直流電流になってしまうからである。このためメモリセル内のトランジスタ、特に交差結合されたトランジスタのＶTは０．４Ｖ程度以下にすることはできない。しかしそれでは動作電圧の低下とともにますます実効ゲート電圧が低くなる。このためメモリセルの動作余裕度（マージン）は狭まり、動作速度は低下したりあるいはＶTの製造ばらつきの影響を受けやすくなる。
【０００３】
図２は上述した問題点をさらに説明するために従来技術のメモリセルと波形図を示したものである。
【０００４】
メモリセルとしてＣＭＯＳ型のスタティックメモリ（ＳＲＡＭ）を例にとる。まずメモリセルが非選択状態、すなわちワード線ＷＬが０Ｖのようなロウレベルで、セル内の記憶ノードＮ2が電源電圧ＶCCに等しい１Ｖのようなハイレベルで他の記憶ノードＮ1が０Ｖのようなロウレベルであるような情報を記憶している場合を考えてみる。従来ではメモリセルのすべてのトランジスタのＶTは０．４Ｖ以上なので、ＮチャネルＭＯＳトランジスタＱS2ならびにＰチャネルＭＯＳトランジスタＱC1はともに非導通である。これはＱS2とＱC1ではゲートとソース間電圧が０Ｖであることによる。したがってＶCCを通して流れる電流は無視できる。これがＳＲＡＭが低電力である理由である。このメモリセルの電圧マージンはＶCC−ＶTが小さくなるほど小さくなる。したがってＶCCを低くしていくほどＶTも低くしなければならないが、ＶTを０．４Ｖ以下に下げていくと本来非導通であるべき２個のトランジスタＱS2，ＱC1にサブスレッショルド電流が流れはじめ、ＶTの低下とともに指数関数で増加するようになる。一般にＶTは製造プロセスの変動でばらつき、またサブスレッショルド電流は高温になるほど増加するので、ＶTばらつきや接合温度上昇を考慮するとこの電流は最悪条件ではさらに大きくなる。チップ内の全てのメモリセルにこの電流が流れるので、１２８Ｋビット程度のＳＲＡＭでも合計で１０ｍＡ程度以上の電流が流れる場合もある。この電流はセルアレイ全体のデータ保持電流でもある。サブスレショルド電流が実質的に生じないように比較的大きいしきい電圧にされたＭＯＳトランジスタを用いた通常のＳＲＡＭのデータ保持電流は１０μＡ以下にできることを考慮すると、これは大きな問題である。したがって電流の点でＶTは０．４Ｖ程度以上のような比較的大きい値に設定しなければならない。ここでＶTを例えば０．５Ｖに固定したままで、ＶCCを下げる場合を考えてみよう。ＶCCを下げたい要求は、ＭＯＳトランジスタの低耐圧化からの要求以外に、低電力化からの要求あるいは１個の電池で駆動したいという要求からくる。たとえば、ＭＯＳトランジスタの微細化の程度が、そのチャネル長が０．５μｍ以下とかそのゲート絶縁膜の膜厚が６ｎｍ以下などになると、外部電源電圧ＶCCを１．５〜１．０Ｖ程度まで低電圧にしてもトランジスタは十分高速動作するので、低電力化を優先してこの程度までＶCCを下げることができる。しかしＶCCを下げるとメモリセルの電圧マージンが著しく低下するようになる。すなわち導通トランジスタＱS1の実効ゲート電圧はＶCC−ＶTであり、ＶCCがＶTに接近するとこの実効ゲート電圧が小さくなりＶTのばらつきに対する変動率が著しくなるためである。またよく知られているソフトエラー耐性も低下するしメモリセル内の交差結合した対トランジスタ（ＱS1とＱS2、ＱC1とＱC2）間のしきい電圧の差（いわゆるオフセット電圧）等の等価雑音に対するマージンも低下する。
【０００５】
メモリセルが選択された場合もＶTが０．５Ｖと高くＶCCが低いと低速になったり動作マージンが低下する。ワード線ＷＬにたとえば１ＶのＶCCが印加されると、ＱT1とＱS1は導通しそこに流れる電流とデータ線ＤＬに接続された負荷抵抗（実際にはＭＯＳトランジスタで構成）によってＤＬに微小電圧の変化（０．２Ｖ）が現われる。一方、ＱS2はそのゲート電圧がＶTよりも十分低いので非導通で、このため他のデータ線／ＤＬには電圧変化は現われない。このデータ対線間の電圧極性によってメモリセルの記憶情報が弁別され読み出しが行われる。ここでＤＬに現われる電圧変化が大きいほど安定に弁別されるが、このためにはできるだけ大きくかつ一定な電流がＱS1，ＱT1を通して流れる必要がある。この電流はＱS1とＱT1のそれぞれの実効ゲート電圧はほぼ等しくＶCC−ＶTなので、前述したようにＶCCの低下とともに電流は小さくなり、またＶTのばらつきの影響を強く受けるようになる。
【０００６】
以上から従来の回路と駆動方式では、ＶCCの低下とともに著しく直流電流が増えたり、メモリセルの動作速度が低下・変動したりあるいは動作マージンが低下したりしてしまう。したがってＳＲＡＭチップあるいはＳＲＡＭを内蔵した例えばマイクロプロセッサチップなどの性能もＶCCの低下とともに著しく劣化してしまう。
【非特許文献１】超ＬＳＩメモリ（培風館，１９９４年１１月発刊），ページ３１５
【非特許文献２】1995 Symposium on VLSI Circuits Digest of Techincal Papers, (1995), pp.75-76
【特許文献１】特開昭６０−３８７９６号公報
【特許文献２】特開平０２−１０８２９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、スタティックメモリあるいはスタティックメモリを内蔵する半導体装置において、ＭＯＳトランジスタから成るスタティックメモリセルの低電圧動作に伴うサブスレッショルド電流の増加と電圧マージンなどの低下を抑制することにある。
【課題を解決するための手段】
【０００８】
上記目的は、ゲートとソースのそれぞれの電圧が等しくてもドレインとソース間に実質的に電流が流れないようなＭＯＳトランジスタが交差結合されたスタティックメモリセルにおいて、非選択状態にあるメモリセル内の２つの記憶ノードの電圧差が、該メモリセルが選択されてデータ対線から該メモリセルの該記憶ノードに書き込み情報に対応した電圧が印加されたときの該２つの記憶ノードの電圧差よりも大きくなるように該メモリセルの少なくても１つの給電線の電圧を制御することによって実現される。これにより、メモリセルの選択時の主要電源電圧が低くても、メモリセル内の２つの記憶ノード間電圧は十分高くとれるので、メモリセルは低電力でしかも動作マージンが広く安定動作が可能になる。
【発明の効果】
【０００９】
以上述べた実施例で明らかなように、本発明により低電圧動作でも消費電流を増やすことなく電圧マージンの広い高速スタティックメモリセルを内蔵した半導体装置を実現できる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施例を説明する。
【００１１】
図１（ａ）から（ｃ）は本発明の一実施例を示す図である。図１（ａ）はセル毎に、回路の動作電位点ＶCHとメモリセルの接続を制御する手段であるトランジスタＱPを付加した例を示し、（ｂ）は行毎にＱPを付加した例、（ｃ）はすべてのセルでＱPを共有する例を示す。
【００１２】
簡単のためメモリセル内のすべてのトランジスタのしきい電圧ＶTは０．５Ｖとする。したがってゲートとソースの電圧がほぼ等しければトランジスタにはサブスレッショルド電流は流れない。図１（ａ）は最も基本となる本発明の概念図である。メモリセルＭＣの高電位側の給電ノードであるＰチャネルＭＯＳ  ＱC1，ＱC2の共通ソースと、電源ＶCHの間にスイッチの働きをするＰチャネルＭＯＳ  ＱPがメモリセルに対して挿入される。メモリセルＭＣの低電位側の給電ノードであるＮチャネルＭＯＳ  ＱS1，ＱS2の共通ソースは基準電位ＶSS（通常は接地電位０Ｖ）に接続されている。ここで例示したメモリセルＭＣは、ゲートとドレインが互いに交差結合されたＭＯＳトランジスタで構成されたスタティックメモリセルである。更に、詳しくはＱC1とＱS1からなるインバータと、ＱC2とＱS2からなるインバータがあり、一方のインバータの出力が他方のインバータの入力にそれぞれ接続された記憶セルと、記憶ノードＮ1，Ｎ2にそれぞれその一端が接続された転送ＭＯＳトランジスタＱT1、ＱT2からなる。このメモリセルＭＣの動作環境は、外部から供給される電圧ＶCCの十分に電流供給能力の高い電源があるものとし、ＶCCよりも電圧の高いＶCHの電源は電流供給能力の低い電源であるとする。電流供給能力の低い電源ではその供給能力以上の電流が流れると一時的に電源の電圧が低下するという問題がある。
【００１３】
メモリセルにデータ対線からデータを書き込む場合は、ＱPを非導通にした状態で通常は対線の一方にはＶCCを、他方には０を印加する。この時ワード線電圧をＶCCとすれば、記憶ノードＮ1，Ｎ2のいずれか一方にはＱT1あるいはＱT2のＶTだけ降下したＶCC−ＶTが、また他方には０が入力される。しかしこのままでは記憶電圧（ノードＮ1とＮ2の差電圧）はＶCC−ＶTとなり、たとえばＶCC＝１Ｖ，ＶT＝０．５Ｖでは０．５Ｖとなり低すぎる。そこで書き込んだ後、すなわちワード線電圧をオフにした後でＱPを導通させ、共通ソースに十分高いＶCH（例えば２Ｖ）を印加する。するとメモリセル内の交差結合トランジスタは差動アンプとして働くように活性化され、その結果として、Ｎ1，Ｎ2のいずれか一方はＶCHまで充電され他方は０となる。結局記憶電圧はＶCC−ＶTからＶCHへと高くなる。ＱPを導通にするタイミングは、ワード線選択タイミングと一致されなくとも良いが、電流供給能力の弱い電源ＶCHからメモリセルを介してデータ線ＤＬ、／ＤＬに不要な電流が流れないようにするためには、ワード線電圧をオフした後のタイミングとされることが望ましい。なお、ワード線をオフしてからＱPを導通するまでの期間におけるノードＮ1、Ｎ2の書き込みデータは、ノードＮ1、Ｎ2のそれぞれが持つ寄生容量によって保持されることになる。上記のようにメモリセルを活性化した後のデータ保持期間や待機時にはＱPをオンにしてメモリセルにＶCHを給電しつづければ、この間のメモリセルの動作マージンは拡大する。またメモリセルの読み出し時にも動作は高速・安定である。ＱS1あるいはＱS2の電流駆動能力がゲート電圧が高くなった分だけ向上するためである。このように書き込みはＱPを非導通にした状態で行えるので、いかなる書き込みデータでもメモリセル内はダイナミック動作となり低電力で高速な書き込みができる。もしＱPがなくメモリセルに直接  ＶCHが接続されていたり、書き込み途中でＱPを導通させたりすると、それまで蓄えられていた記憶情報を反転させるような書き込みの場合に、ＱPを通して長時間電流が流れて高電力になったり反転させにくくなるなどの不都合が生じる。
【００１４】
図１（ｂ）は複数のメモリセルでＱPを共有した実施例で、トランジスタ数が少なくなる分だけメモリセルは小形になる。今、ＭＣ1に前述したようにＱP1を非導通にしたままで書き込むと、データ対線からＭＣ1のたとえばＱC1のゲートに０、ＱC2のゲートにはＶCC−ＶT（０．５Ｖ）が強制的に加えられる。このためＱC1が導通しそれまで共通給電線ＰＬ1の寄生容量に充電していたＶCHはＶCC−ＶTまで放電する。この時同じワード線ＷＬ1上のメモリセルＭＣ2は実質的は読み出し動作が行われているが、上述したＰＬ1の電圧低下でＭＣ2の記憶情報が破壊されることはない。ＭＣ2の記憶電圧もそれまでのＶCHからＰＬ1の電圧であるＶCC−ＶTに低下するだけである。メモリセル内の差動アンプの感度は対になるトランジスタのオフセット電圧などで決まりそれは例えば０．２Ｖ程度以下であり、ＶCC−ＶTがこの感度以上なので情報は破壊されない。すなわち書き込み終了後にＱP1をオンにしてＰＬ1に再びＶCHを与えれば、ＭＣ2の記憶電圧もＭＣ1と同様にＶCHになる。この実施例では、選択されたワード線に対応する給電線１本だけをＶCHに充電すればよい。ほかの多数の給電線（ＰＬ2など）はＶCHのままなので、対応する充電トランジスタ（ＱP2）などをオンにしても充電動作は起こらない。つまり給電線の充電は局所化され、低電力化される。
【００１５】
図１（ｃ）は充電トランジスタＱPを全てのメモリセルで共有した実施例で、集積度は上述した例よりも向上する。しかしこの場合は、非選択のワード線側のメモリセルの給電線を含む全ての給電線の電圧が降下してしまうので、それらをＶCHまで充電するための充放電電力が増加したり低速になったりする可能性があるので注意を要する。尚、ワード線に対して隣り合う給電線を共通化するとメモリセルの面積を小さくできる。たとえば第１（ｂ）において、ＰＬ1とＰＬ2を共通な１本の給電線にしてこれを１個のトランジスタで制御すれば実効的にメモリセルの配線数が減るためである。
【００１６】
なお、ＳＲＡＭのメモリセルの高電位側の給電ノードにスイッチＭＯＳトランジスタを設ける回路構成は、特開昭６０−３８７９６号公報や特開平０２−１０８２９７号公報に記載されるが、スイッチＭＯＳを介して接続される電位は装置に供給される電源電位であり、本発明とはその思想が全く異なものである。
【００１７】
以下では主に図１（ｂ）を例に、書き込み動作だけでなく読み出し動作を含めて、さらに具体的な実施例を説明する。
【００１８】
図３は本発明実施例の回路図で、図４は読みだし時のタイミング図、図５は書き込み時のタイミング図である。
【００１９】
メモリセルとしてＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタから成るフリップフロップ型のセルを例にとり、セル内のすべてのトランジスタのしきい電圧ＶTは、サブスレッショルド電流がほぼ無視できる程度に高い値、たとえば０．５Ｖとする。また簡単のため４ビットのセルアレイを取り上げ、電池駆動でＳＲＡＭのＶCC単一電源駆動を前提にＶCC＝１Ｖ，ＶCH＝２Ｖと仮定している。本発明の特徴は、（１）セル給電線（ＰL1及びＰL2）の電圧をセルの動作タイミングに応じて切り換えることにある。すなわちセルが非選択時の情報保持電圧（図３では２Ｖ）はセルの給電線から印加される電圧で決まり、その大きさはセルが選択時に該セルにデータ線から書き込まれる書き込み電圧よりも大きくなるようにセルの給電線の電圧が制御される。
【００２０】
（２）データ線（ＤＬ1，／ＤＬ1，ＤＬ2，／ＤＬ2）は、データ線の取り得る最大電圧（図３ではＶCC＝１Ｖ）のほぼ中間電圧（ＶCC／２＝０．５Ｖ）を基準にして動作する。これによってデータ線の充放電電力が半減する。
【００２１】
（３）選択されたワード線のパルス電圧の振幅が、データ線の取り得る最大電圧よりも大きい。ワード線に接続された選択トランジスタのしきい電圧ＶTの影響をなくすために、該パルス電圧の振幅は、チップ内の昇圧回路などでデータ線の該最大電圧よりもＶT以上の大きな値（ＶCH）に設定される。また昇圧された分だけＱT1，ＱT2の電流駆動能力が向上し高速になる。
【００２２】
マイクロプロセッサチップなどに内蔵されるＳＲＡＭの部分、あるいはＳＲＡＭチップそのもの（以下、両者をまとめてＳＲＡＭ）がＳＲＡＭ活性化信号ＣＥによって非活性化されている場合を考えてみよう。ＳＲＡＭ内の主要部はプリチャージ信号ΦPによってプリチャージ状態になっている。たとえばセルの給電線（ＰＬ1，ＰＬ2）は、外部電源電圧（ＶCC）をもとにしてチップ内部で十分昇圧された電圧ＶCHにプリチャージされている。セル内の微少なリーク電流によるセル内の記憶電圧の低下は、Ｐ−ＭＯＳ  ＱP1，ＱP2からの補償電流によって阻止され、これによって各セルの記憶状態は保持される。ここでＶCHは電圧変換回路ＶＣ２で形成される。ＶＣ２はキャパシタを駆動するチャージポンプ回路を用いてチップ内部でＶCCを昇圧して作られるようにされ、これに応じてその電流駆動能力は低い。しかしセル内のトランジスタのしきい電圧は０．５Ｖ以上と十分高く設定してあるので、メガビット級の大容量ＳＲＡＭでもセルのリーク電流の合計はせいぜい１０μＡ以下と十分低くすることが可能である。したがってＶCH昇圧回路からすべてのメモリセルに補償電流は供給できる。尚、昇圧回路の詳細は、「超ＬＳＩメモリ（培風館，１９９４年１１月発刊），ページ３１５」に述べられている。また本願の課題とする１Ｖ程度の非常に低電圧の電源ＶCCで動作するオンチップの昇圧回路については「1995 Symposium on VLSI Circuits Digest of Techincal Papers, (1995), pp.75-76」に記載される。この文献の昇圧回路に利用されるＭＯＳトランジスタのしきい電圧は0.6Ｖ程度とされており、更にしきい電圧が低いＭＯＳトランジスタを利用すれば更に低い電圧の電源電圧ＶCCでも動作する昇圧回路ができると考えられる。しきい電圧の低いトランジスタを利用する際には、前述したサブスレショルド電流に注意しなければならないが、昇圧回路を形成する程度のトランジスタの数であれば実用に耐えないほどのリーク電流とはならないようにすることが可能である。また、ＳＲＡＭのメモリセルの高電位側の給電ノードに外部供給電源により昇圧電圧を発生する昇圧回路が接続される回路構成は、特開平６−２２３５８１号公報に記載されるが、前記給電ノードには昇圧回路の電位または外部供給電源が接続されるとしている。
【００２３】
ＳＲＡＭ活性化信号ＣＥによって非活性化されているプリチャージ期間には、それぞれのデータ線（ＤＬ1，／ＤＬ1，ＤＬ2，／ＤＬ2（この明細書では相補信号の対である反転信号は／ＤＬ1のように記述する。））はプリチャージ回路ＰＣによりＶCC／２にプリチャージされている。こうすることによってデータ線の電圧振幅は従来のＶCCプリチャージに比べて半減するので、多ビットデータの同時書き込み時に従来から問題となっていたデータ線充放電電力を半減できる。この場合ＶCC／２電源は、ＶCCから電圧変換回路ＶＣ１で形成され、具体的には前述の「超ＬＳＩメモリ」の３２４頁の図4.60に記載される回路等が利用できる。このＶCC／２は、チップ内部で作られるので一般に負荷電流駆動能力が低い。したがってプリチャージ時にこのＶCC／２電源で直接データ対線の一方を０からＶCC／２へとプリチャージすると、十分な充電電流が供給できなくなるのでＶCC／２のレベルは変動してしまう。データ対線の数は通常６４あるいは１２８以上と多数なので特にこの変動がおおきく問題となる。そこで各データ線にアンプＡＭＰを設ける。アンプＡＭＰの役割は、データ対線に現われたセル読み出し時の微少な差動電圧をＶCCまで高速に増幅する。その結果、データ対線の一方は０となり他方はＶCCとなる。次のプリチャージ動作ではＱEQがオンとなりデータ対線は自動的に平衡化されＶCC／２となる。このためＶCC／２電源から大きな充電電流を流す必要はない。プリチャージ期間が長い場合にデータ対線がその微少リーク電流によって徐々にレベル変動するのを抑えるだけの微少電流を流せればよい。したがってＡＭＰを使えば内蔵ＶCC／２電源回路が使える。
【００２４】
以下図４も参照しながらメモリセルからデータを読み出す場合について説明する。ＳＲＡＭイネーブル信号ＣＥによってＳＲＡＭが活性化され、あるワード線たとえばＷＬ1が選択されＷＬ1にＶCHのパルスが印加されるとＷＬ1上のすべてのセル（ＭＣ1，ＭＣ2）が活性化される。このワード線の選択信号パルスは行アドレス信号ＡＸをうけて行アドレスデコーダＸＤＥＣ・ドライバＤＲＶにより形成される。今セルＭＣ1内のノードＮ1，Ｎ2にそれぞれ０，２Ｖ（＝ＶCH）が記憶されていると、ＱT1とＱS1は導通するので、データ線ＤＬ1は０Ｖに向かって徐々に放電する。一方ＱS2とＱC2のゲート電圧はほぼ０なので、ＱC2、ＱT2を通して電流が流れ、データ線ＤＬ1は０．５Ｖ（＝ＶCC／２）からわずかに上昇する。データ対線に現われたこの微少な差動電圧が十分大きくなるには時間がかかるので、アンプＡＭＰの駆動線ＳＰ，ＳＮにパルスを印加してデータ線ＤＬ1，／ＤＬ1をそれぞれ０，１Ｖに高速に増幅する。ＡＭＰはセルほどにはＳＲＡＭの集積度やサブスレッショルド電流を決めないので、ＡＭＰ内トランジスタの寸法はセル内のそれよりも大きく選べるし、そのしきい電圧も０．２Ｖ程度と低くできるので高速増幅が可能なのである。さらにＡＭＰはアンプ駆動回路ＳＰＧによりメモリセルが選択状態とされるときに動作状態とされ、非動作状態（待機状態）では駆動線ＳＰとＳＮは同電位にしておくのでサブスレッショルド電流が問題となることはない。またデータ対線電圧が０．５Ｖ程度でもＡＭＰは動作する。
【００２５】
上記のようにして十分大きく増幅されたデータ対線の差電圧は、列アドレス・デコーダＹＤＥＣ・ドライバＤＲＶの読み出し選択信号ΦR1によってＩ／Ｏ対線上に出力され、読み出し・書き込み制御回路ＲＷＣを通りデータ出力ＤOUTとなる。ここでＱR1，ＱR2はデータ対線の電圧を電流に変換する回路である。これらのトランジスタのしきい電圧を０．５Ｖとすると、データ線ＤＬ1の電圧は０ＶなのでＩ／０線には電流が流れず、一方／ＤＬ1では１Ｖなので／Ｉ／０線には電流が流れる。いずれに大きな電流が流れるかは、差動電流あるいは差動電圧（図中の抵抗Ｒを利用）の極性弁別の形でＲＷＣ内で検出できる。尚、ＱR1とＱR2のしきい電圧ＶTが十分低い、たとえば０．２Ｖとすれば、アンプＡＭＰで増幅する前の微少電圧差も検出できるようになるのでその分だけ高速になる。ＶTを低くした分だけ相互コンダクタンスが増加しより大きな電流を流せるためである。
【００２６】
以上の読み出し動作（図４）においてメモリセルＭＣ1のノード電圧を詳細に調べてみよう。もしこの動作期間中にＱP1やＱP2を導通させたり、あるいはＱP1やＱP2を取り除いた構造にして給電線ＰＬ1などに強制にＶCH（２Ｖ）を印加すると問題が出る。ＶCHが電流駆動能力の大きな外部電圧の場合には、ＰＬ1上のすべてのセルから大きな直流電流がワード線に電圧が印加されている期間中流れ続けるので大電力になってしまう。あるいは本実施例のように、チップ内で昇圧した電源電圧ＶCHを使う場合には、その昇圧回路の電流駆動能力が不足するのでＶCHのレベルが低下する。このためＰＬ1上の非選択セルの記憶電圧も低下する。いったんすべての給電線の電圧が低下するとＶCHのレベル回復には長時間を要する。給電線の合計の寄生容量が大きいためである。このためＳＲＡＭのサイクル時間が遅くなる。そこでセル非活性時にはすべての給電線ＰＬ1，ＰＬ2をプリチャージ信号ΦPによって強制的にＶCH（２Ｖ）にしておくが、活性化期間にはそれぞれの給電線をＶCH発生回路から切り離す。各給電線はほぼフローティング状態となり、それらの寄生容量にＶCHのレベルは保持される。しかしセルが活性化（この場合は読み出し動作）されると、結局はセルノードＮ1は０となり、ＱC2は強く導通する。これらトランジスタのソースはＰＬ1に接続されているので、ＰＬ1のフローティング電圧はＶCHから降下し、その結果としてＮ1，Ｎ2は高レベルに充電されようとする。しかし、Ｎ1は、強制的にＤＬ1の電圧（０Ｖ）に固定されているので０のままである。一方ＱT2のゲート、すなわちＷＬ1の電圧は２Ｖ，／ＤＬ1も１ＶなのでＱT2は導通し、ＱC2によってＰＬ1とＮ2の電圧が等しくなるまでＮ2は充電されつづけ、結局ＰＬ1は１Ｖになる。明らかに１Ｖに放電される給電線は局所化される。すなわちそれはＰＬ1だけでほかの非選択ワード線に対応したＰＬ2は放電されずにＶCHのままである。実際のメモリでは多数の給電線が存在し、その中の１本しか放電されないからむだな充放電電力はなくなり、また内蔵されたＶCH発生回路が充電すべき給電線は１本と局所化されるのでＶCH発生回路の設計は容易となる。
【００２７】
セルＭＣ1への書き込み動作は図５に示すように、共通Ｉ／Ｏ対線に差動電圧を印加して行う。今、ＭＣ1にそれまで記憶されている情報とは逆の情報を書き込む場合を例にとる。データ対線ＤＬ1，／ＤＬ1にはそれぞれ１Ｖ，０Ｖの電圧が印加され、この電圧がそのままセルノードＮ1，Ｎ2に印加される。したがってノードＮ1，Ｎ2には差電圧１Ｖが書き込まれたことになる。ワード線ＷＬ1を２Ｖから０へとオフにした後でΦPでプリチャージ動作を行うと、セルノードの差電圧１Ｖはセル自身の増幅作用によって２Ｖまで増幅される。セル給電線ＰＬ1の電圧は２Ｖになるからである。この高い電圧がその後の情報保持電圧となる。ここで書き込み動作においてもＷＬ1をオフにし、ＶCH発生回路が充電すべき容量を最小にしてからＰＬ1にＶCHを印加しなければならない。
【００２８】
以上の動作によっても前述したように選択ワード線ＷＬ1上のほかのメモリセルＭＣの記憶情報が破壊されることはない。メモリセルＭＣ1が読み出しあるは書き込み動作がなされてＩ／Ｏ対線と情報（データ）の授受を行っている間は、ＭＣ2のＷＬ1には常に選択パルスが印加されるから図４と同様の読み出し動作がＭＣ2とデータ対線ＤＬ2，／ＤＬ2の間で行われている。したがってＰＬ1が２Ｖから１Ｖへ変わっても再び２ＶのＶCHを印加するとＭＣ2内の２つのノードはＶCH，０へと復帰する。また非選択ワード線ＷＬ2上のメモリセルＭＣ3，ＭＣ4の記憶情報にも全く悪影響はない。ＭＣ3，ＭＣ4内のトランジスタには、ＶTは十分高いのでサブスレッショルド電流は流れず、流れるとしても無視できるほど小さい接合リーク電流だけなので、給電線ＰＬ2はプリチャージ時のＶCHが維持されるからである。
【００２９】
選択ワード線のパルス電圧の振幅はＶCCで、データ線の取り得る最大値（ＶD）をＶCC−ＶT以下に設定すれば、ワード電圧を昇圧電源ＶCHから発生させずにすみ、またセル書き込み時などにメモリセル内トランジスタ（ＱT1，ＱT2）のしきい電圧ＶTの影響をなくせるので設計が容易になる。図６はその場合の実施例であり、（ａ）に回路図を、（ｂ）に波形図を示す。図６は図３のＳＲＡＭ全体のうちメモリセルの駆動方式に関係する部分を取り出したものであり、図３と比較したときの違いはプリチャージ回路ＰＣと読み出し・書き込み回路ＲＷＣである。また、この実施例では、ワード線の信号レベルは基準電位である０Ｖと電源電位ＶCCにとり、非選択時のメモリセルの高電位側の給電ノードはＶCH（＝２ＶCC）、メモリセルの低電位側の給電ノードは基準電位である０Ｖとした。またデータ線のプリチャージ電位は、基準電位（０Ｖ＝ＶSS）から少なくともメモリセルの感度電圧分だけ上昇した電位に設定したものである。
【００３０】
メモリセルの感度電圧もしくは感度とは、例えば図１のＤＬと／ＤＬの間に印加される電位差によって、フリップフロップ回路である記憶セルの状態を反転するために必要な最小の電位差である。データ線のＤＬと／ＤＬの間に印加される電位差を感度電圧にするにはデータ線のプリチャージ電位はこの感度電圧の半分以上であれば良い。通常メモリセルの感度電圧は０．２Ｖより小さいためここでは余裕を持たせて参照電圧ＶRを０．２Ｖにとり、データ線のプリチャージ電位を０．２Ｖとした。言い換えればこの実施例は、データ線の取りうる電圧振幅の最大値をＶT（０.５Ｖ）以下の、メモリセル自身がもつ感度電圧近くの低い電圧ＶRまで低くした例である。メモリセルのデータ線の電圧振幅は最小となるのでその分だけ高速で低電力動作ができる。またこのため図示するＱL1とＶRを参照電圧とするコンパレータから成る降圧電源でデータ対線をプリチャージできる。メモリセルの記憶電圧はＶCH（２Ｖ）と十分高くできる。
【００３１】
以下図６(b)も参照しながら、読み出し動作について説明する。まずプリチャージ信号ΦPによってすべてのセル給電線はＶCH（２Ｖ）にプリチャージされる。プリチャージ終了後、選択ワード線（ＷＬ1）に振幅ＶCC（１Ｖ）のパルスが印加される。セル内のノ−ドＮ1が０，Ｎ2がＶCH（２Ｖ）の場合を例にとると、ＱT1は導通しデ−タ線ＤＬ1は０.２Ｖから０に向かって放電する。他方のデ−タ線／ＤＬ1は、ＱT2は導通するがＱS2は非導通なのでノ−ドＮ2の電荷が／ＤＬ1に分配されデ−タ線はわずかに０.２Ｖから上昇しυとなる。この上昇分は、デ−タ線容量がセル内ノ−ド容量に比べて１００倍以上と圧倒的に大きいのでわずかである。この時Ｎ2の電圧は２Ｖからυまで放電してしまう。このようにしてデ−タ対線に現われた差動電圧は、読みだしトランジスタＱR1，ＱR2を通してセル読み出し情報としてＩ／Ｏ対線にとり出される。ここで大きな利得を得るためにＱR1，ＱR2にはＰチャンネルＭＯＳが使われる。この一連の動作により、結局ＰＬ1はυまで低下してしまう。しかし次にプリチャ−ジ動作が始まると、υはセル自身の持つ感度よりも大きいので交差結合したＰチャンネルＭＯＳＱC1とＱC2によってＶCHまで正常に増幅される。もし、Ｎ2とＮ1の電圧差υがこの感度以下なら、プリチャ−ジ時には正常には増幅されず、反転した情報が保持される恐れがある。尚、書き込み動作については、Ｉ／Ｏ対線から選択されたデ−タ対線の一方に０.２Ｖ、他方に０の差動電圧を印加した後に、読み出し動作と同様にプリチャージ動作によってＰＬ1を２Ｖにすることによって行う。
【００３２】
図７は、プリチャージ時にメモリセルの高電位側と低電位側の２つの給電ノードをパルス駆動することによって大きな記憶電圧を得る実施例であり、（ａ）にその回路図、（ｂ）にその波形図を示す。図７は図３のＳＲＡＭ全体のうちメモリセルの駆動方式に関係する部分を取り出したものであり、図３と比較したときの違いはメモリセルの低電位側の電位をメモリの選択非選択に応じて変化させられるようにしたことである。すなわち、メモリセルの低電位側の給電ノードは、非選択時には基準電位である０Ｖに、選択時にＶCC／２から少なくとも前述したメモリセルの感度電圧分だけ降下した電位になるようにした。また、この実施例では、ワード線の信号レベルは基準電位である０Ｖと電源電位ＶCCにとり、データ線のプリチャージ電位はＶCC／２、非選択時のメモリセルの高電位側の給電ノードはＶCH（＝２ＶCC）とした。
【００３３】
図６では、データ線のプリチャージ電圧が０Ｖ付近の低い電圧だったのに対して、本実施例ではＶCC／２であることに特徴がある。このため図６の読み出しトランジスタＱR1，ＱR2を高速動作に適したＮチャネルＭＯＳで置き換えることもできる。またプリチャージ時の初期にセル内の２種類のアンプ（ＱS1とＱS2，ＱC1とＱC2）が活性化されるので、より高速に増幅される。今、ＶCH＝３Ｖ，ＶCC＝１.５Ｖ，ＶT＝０.５Ｖ，ＶR＝０.２Ｖと仮定しよう。また各データ対線には図３のようなＶCC／２プリチャージ回路ＰＣが接続されているものとする。プリチャージ期間はすべてのデータ線は０.７５Ｖ，ＰＬ1などの給電線は３Ｖ，ＰＬ1’などのセル内のＮチャネルＭＯＳに接続されている給電線は０Ｖに設定される。プリチャージ期間はＱL3によってＱL2はカットオフになるので、ＱL4によってＰＬ1’は０となるためである。またすべてのセル内の２つのノード（Ｎ1，Ｎ2）は記憶情報に応じて３Ｖあるいは０となっている。プリチャージが終了すると、ＰＬ1は３Ｖに保持される。一方ＰＬ1’は抵抗Ｒ’によってＶCCに向かって上昇しはじめるが（ＶCC／２）−ＶR、つまり０.５５Ｖになると（ＶCC／２）−ＶRを参照電圧とするコンパレータとＱL2によって作られる電圧制限回路が作動しこれ以上の上昇は押さえられる。これとともにたとえば低電圧側のノードＮ1も０.５５Ｖとなる。ここで消費電力を押さえるためにＲ’は比較的高い抵抗値に設定されるが、ＭＯＳトランジスタで代用することも可能である。ワード電圧が立ち上がると、Ｎ1が３ＶでＮ1が０.５５ＶなのでＱT1，ＱS1は導通しデータ線ＤＬ1は放電される。ＤＬ1とＰＬ1’の間にはＶRだけの差があるので、結局ＤＬ1はＰＬ1’の電圧０.５５Ｖまで放電される。一方ＱS2は非導通なので、前述したようにノードＮ2の電荷はＱT2を通して／ＤＬ1に放電され、Ｎ2と／ＤＬ1はほぼ等しい電圧０．７５Ｖ＋υとなる。データ対線に現われたこの差電圧は各データ線に接続された読み出し回路の選択を通してＩ／Ｏ対線にとり出される。その後のプリチャージによってノードＮ1とＮ2間のほぼ０.２Ｖの差電圧は高速に３Ｖまで増幅される。ＰＬ1’が０になると、それまでＮ1は０.５５ＶでＮ2は０.７５Ｖよりわずか（υ）に高い電圧であったのでＱS1とＱS2の両者が導通し、Ｎ1とＮ2間のほぼ０.２Ｖの差電圧は交差結合形アンプＱS1とＱS2によって増幅される。またこの差電圧は、他の交差結合アンプＱC1とＱC2によっても増幅される。図６の例では、プリチャージ開始時のセル内での増幅初期にはＱS1とＱS2で構成されるアンプは非導通で、ＱC1とＱC2で構成されるアンプだけで増幅したのでやや低速だった。しかし本例では増幅初期には両方のアンプが増幅作用に寄与するので高速である。また明らかに、書き込み動作は、選択されたデータ対線の一方に０.７５Ｖ、他方に０.５５Ｖと書き込みデータに応じて印加してやればよい。もちろんＰＬ1’はセル選択時には読み出し時同様０.５５Ｖになるように制御される。尚、本例ではデータ線の電圧振幅は０.２程度と極めて小さいので、チップに内蔵したＶCC／２電圧発生回路でも駆動できる。したがって図３のアンプＡＭＰは場合によっては取り除くこともできるのでチップが小形になる。またデータ対線は常にＶCC／２近傍で動作するので、各��ータ線上のプリチャージ回路や読み出し回路（ＱR1，ＱR2）用トランジスタへのストレス電圧は半減するので信頼性は向上する。尚、データ線のプリチャージ電圧は必ずしもＶCC／２である必要はない。明らかにデータ線のプリチャージ電圧を、選択時のＰＬ1’電圧に対してセル内アンプの感度以上に高く設定すればよい。
【００３４】
また本実施例ではセル内ＮチャネルＭＯＳのソース駆動線ＰＬ’（ＰＬ1’，ＰＬ2’）毎にＱL2，ＱL3並びにコンパレータからなる電源回路を接続した例を示した。ＰＬ1’を０.５５Ｖまで持ち上げる時間を速めてアクセス時間を高速にするためである。しかしチップ面積を小さくするためには図８に示すようにこの回路を他の給電線と共用することもできる。プリチャージ期間中には共通給電線ＰＬＣは共通電源回路によって常時（ＶCC／２）−ＶRに固定されているが、すべての給電線（ＰＬ1’・・・ＰＬn’）は０である。今、ＰＬ1’が選択される場合には、外部アドレスによってデコードされてΦX1は０となりＰＬ1’はＰＬＣから切り離される。その後に／ΦPはＶCCになりＰＬ1を０に放電する。
【００３５】
図９は読み出し時にデータ線の電圧がＶCC近傍の値をとる駆動方式への適用例である。図９は図３のＳＲＡＭ全体のうちメモリセルの駆動方式に関係する部分を取り出したものであり、図３と比較したときの違いはプリチャージ回路ＰＣと読み出し・書き込み制御回路ＲＷＣである。この実施例では、ワード線の信号レベルは基準電位である０Ｖと電源電位ＶCCにとり、非選択時のメモリセルの高電位側の給電ノードはＶCH（＝２ＶCC）、メモリセルの低電位側の給電ノードは基準電位である０Ｖとした。またデータ線のプリチャージ電位をＶCCにした。
【００３６】
各データ線には、選択されたセルに対して負荷となるトランジスタＱD1とＱD2並びにデータ対線電圧を平衡化するトランジスタＱEQが接続されている。これらの回路がこの実施例のプリチャージ回路ＰＣである。図１０の読み出し動作タイミングを用いて以下に動作を説明する。
【００３７】
プリチャージ期間には、データ対線はＶCC（１Ｖ）、ＰＬ1はＶCH（２Ｖ）である。ここで、データ対線ＤＬ1，／ＤＬ1が列アドレス選択信号ΦRW1によって選択され（ΦRW1が１Ｖから０）、またワード線ＷＬ1が選択され０から１Ｖのパルスが印加されたとする。Ｎ2が２Ｖとすると、ＱD1，ＱT1，ＱS1の間に直流電流が流れその結果ＤＬ1には微少なレシオ電圧ＶS（約０.２Ｖ）が現われる。一方Ｎ1はほぼ０でＱS2は非導通で、またＱT2もその電圧関係から明らかなように非導通なのでＱD2，ＱT2，ＱS2の経路に電流が流れることはない。なぜならＮ1の電圧はレシオ動作によって多少もち上がるが、それはＶT以下になるようにセル内のトランジスタの大きさが設計されているためである。したがってデータ対線にはＶSだけの差動信号が現われる。この電圧はレシオ電圧なので図３のような複雑な読み出し回路を経なくても、そのままＩ／Ｏ対線に伝えられ外部に読み出される。ここで  ＱS2とＱT2は常に非導通なのでＮ2のノードに蓄積されていた電荷は消失されることはない。つまりＰＬ1の電圧は２Ｖのままである。したがってチップに内蔵したＶCH昇圧回路の電流駆動能力がそれほどなくても、その負荷となるＰＬ1に電流が流れないから、場合によってはＱp1を取り除き直接接続することも可能である。しかしこれができるのは読み出し動作に限られる。書き込み動作ではこれが困難になることを図１１をもとに説明する。
【００３８】
Ｉ／Ｏ対線からデータ対線の一方ＤＬ1に１Ｖが、他の一方／ＤＬ1に０Ｖになるような書き込みが行われると、セル内のノードＮ1はそれまでのほぼ０から０.５Ｖになる。ＱT1のしきい電圧は０.５Ｖで、ＷＬ1の電圧は１Ｖなのでしきい電圧分だけ降下した電圧がＮ1の電圧になるからである。一方Ｎ2はそれまでの２Ｖから０となる。ＱT2が導通しＮ2は／ＤＬ1の電圧に等しくなるように放電するためである。このためＱC1はＱC2に比べて導通の度合いが強くなり、フローティング状態のＰＬ1は強制的にデータ線からＮ1に与えられている０.５Ｖに放電してしまう。したがって後続のプリチャージによってＰＬ1を再び２Ｖになるように充電しなければならない。
【００３９】
ＰＬ1の電圧降下が大きければ昇圧電圧（ＶCH）発生回路でそれに応じた電荷をＰＬ1に供給しなければならないので昇圧回路の負担が重くなる。このためＶCH発生回路自体の面積が大きくなったり消費電力が大きくなったりする。図１２はその電圧降下をＶCC近傍までに抑えるための負荷回路である。図１２（ａ）ではセルが選択される時間帯ではＱPを非導通にし、代わりにＱRを導通させる。給電線の電圧はＶCHからＶCCになるので、セル内ノードの一方（たとえばＮ1）は図１１のように０.５Ｖまで降下することはなくＶCC（１Ｖ）に抑えられる。図１２（ｂ）ではプリチャージパルス／ΦPを取り除き設計を簡単にしたものである。しきい電圧が０．２Ｖ程度と他のトランジスタのそれよりも低いＮチャネルＭＯＳ  ＱRが使われている。ダイオード接続されているので、給電線の電圧がＶCC−ＶT、つまり０．８Ｖ以下になると導通するので、それ以下の電圧降下を防ぐことができる。つまりセルノードの一方は図１１のように０．５Ｖまで降下することはなく０．８Ｖに抑えられる。このトランジスタＱRはＱpが長時間オフのパルスタイミングの場合に、フローティング状態にあるＰＬ1の電圧レベルが、セル内の拡散層リーク電流によって低下しすぎるのを防ぎ、セルの電圧マージンを拡大する役割もする。
【００４０】
図１０、図１１の電圧印加を前提にすると、図９のようにワード線と給電線を平行に設置した構成以外に、図１３のようにワード線ＷＬ1，ＷＬ2と給電線ＰＬ1，ＰＬ2を直交に配置した構成もとれる。たとえばＷＬ1上のセルが読み出された場合、それらすべてのセルは図１０と同様な動作を行うのですべての給電線の電圧（ＶCH）レベルは変わらない。しかし書き込み動作では選択されたデータ対線に属する給電線だけが変化する。たとえばデータ対線ＤＬ1，／ＤＬ1（図中では明らかなので省略）に書き込み情報に対応した１Ｖと０の組合せのパルス電圧を印加すると、セルＭＣ1は図１１と同様な動作を行うのでＰＬ1の電圧は２Ｖから０．５Ｖまで降下してしまう。セルＭＣ2は図１０と同様な動作を行うのでＰＬ2の電圧ＶCHは変わらない。ワード線と給電線の相互の配置関係を平行にするか直交にするかはセルのレイアウトと面積に依存する。図９では給電線とデータ対線は交差するので異なる配線層でレイアウトしなければならない欠点はあるが、低雑音という利点がある。たとえばＷＬ1にパルスが印加されセルＭＣ1が書き込まれたために大きな電圧変化がＰＬ1に起こった場合を考えてみよう。この時セルＭＣ2は実効的には読み出し動作が行われているので、その信号がデータ対線ＤＬ2，／ＤＬ2に現われている。この信号は微少なのでＭＣ2の動作は雑音に強く影響を受けやすい。しかしデータ対線はＰＬ1と直交しているので、ＰＬ1の電圧変化が結合容量を介して発生する雑音はデータ対線上では相殺されてしまう。図１３は、図９とは利害得失が逆になる。たとえばＰＬ1の電圧変動によって隣接するデータ対線（ＤＬ2，／ＤＬ2）には差動雑音が発生する。しかしこの場合には、ダイナミックメモリなどでよく知られているようにデータ対線を途中で対線間交差すれば雑音は相殺できる。
【００４１】
以上の実施例ではＶCHはチップ内でＶCCを昇圧した電源から発生させることを前提としてきた。これはユーザにとって使い易いＶCC単一電源動作を実現するためである。しかし場合によってはＶCHはチップ外部電源そのものでもよい。たとえば図１４のように、外部２電源（ＶCC1，ＶCC2）の場合が考えられる。チップは入出力インタフェース回路ＩＮＴＦとスタティックメモリＳＲＡＭや演算回路（たとえばマイクロプロセッサＭＰＵ）などのコアＣＯＲＥからなるとする。ＩＮＴＦは既存の論理インタフェースレベルを保証するために比較的寸法の大きな素子を比較的高い電圧（ＶCC1）で動作させる。一方ＣＯＲＥはチップの性能（速度、電力）やチップ面積を決定するので、この部分の主要部は低い電圧（ＶCC2）で動作する微細素子を用いて高性能化する。ＣＯＲＥ内の素子は一般にはＩＮＴＦ内の素子より微細である。このようなチップでは、ＶCC1をこれまでの実施例内のＶCHとみなせばよい。こうすることによってチップ全体としては２電源動作だが、内部電源動作に伴う出力レベル変動などの問題がなくなり設計が容易になる。図１５は図１４を単一電源で実現したチップへの適用例である。ＣＯＲＥの主要部を、外部単一電源（ＶCC１）を降圧した内部電源（ＶCC2）で動作させたチップにおいて、ＶCC1をこれまでの実施例内のＶCHとみなせばよい。
【００４２】
以上の実施例ではメモリセルはＣＭＯＳ形を仮定したが、本発明ではメモリセル内の差動アンプ機能を応用しているので、メモリセル内に交差結合したラッチ形アンプが少なくても１個あればよい。ＰチャネルＭＯＳ（ＱC1，ＱC2）の代わりに、よく知られた高抵抗ポリシリコン負荷などでもよい。ノードＮ1，Ｎ2をＶCHに向けて持ち上げられるので結局は交差結合したＮチャネルＭＯＳ（ＱS1，ＱS2）で増幅できるようになるからである。またメモリセル内の転送（トランスファー）機能を持つＮチャネル転送トランジスタＱT1，ＱT2のＶTはメモリセル内のほかのトランジスタのＶTよりも低く、たとえば０．２にしてもよい。選択時にＶTを低くした分だけＱT1，ＱT2の実効ゲート電圧が増加し駆動電流が増えて高速動作が可能になる。ただし非選択時にＱT1あるいはＱT2を通してサブスレッショルド電流が流れるのでこれをなくすために、非選択状態でのワード線すなわちＱT1，ＱT2のゲートをこれまでの０から負電圧たとえば−０．２Ｖより深くなるようにバイアスしなければならない。ゲート電圧とソース電圧をそれぞれＶG，ＶSとすれば、ＱT1あるいはＱT2の非選択時の実効ゲート電圧はＶG−ＶS−ＶTとなるが、ＶG，ＶS，ＶTがそれぞれ−０．２Ｖ以下、０、０．２Ｖではこの実効ゲート電圧は−０．４Ｖ以下となる。一方、サブスレッショルド電流が無視できるＶTの最小値を０．４Ｖとすれば、通常のバイアス条件で０．４ＶのＶTを持つトランジスタの実効ゲート電圧は、ＶG，ＶS，ＶTがそれぞれ０，０，０．４Ｖなので、−０．４Ｖとなる。したがって上述した低いＶTと負電圧ゲートを組み合わせた方式ではより低い実効ゲート電圧が加わるのでサブスレッショルド電流は流れない。尚、この場合選択ワード電圧は、非選択状態の−０．２ＶからＶCCあるいはそれ以上に立ち上がるパルスとなる。
【００４３】
またこれまではメモリセル内のＰチャネルとＮチャネルトランジスタのＶTを０．５Ｖと等しいものと仮定してきたが、必ずしもその必要はない。Ｎチャネルトランジスタはデータ線への読み出し電流などを決定する重要なトランジスタなので、このＶTはサブスレッショルド電流が問題にならない程度のできるだけ低いＶTたとえば０．４Ｖにする。しかしＰチャネルトランジスタはメモリセル内の微少容量を充電するのが主な役割で多少低速でもかまわないので、その絶対値は０．４Ｖ以上たとえば０．６Ｖに設定してもよい。また簡単のためＶCHはＶCCの２倍と仮定してきたが、ＶCHはトランジスタの耐圧、たとえばゲート耐圧以下である限り、ＶCC以上であればよい。
【００４４】
さらにメモリセル内の感度を高めたままで高速に給電線を充電する方法もある。前述したようにメモリセル内でトランジスタが交差結合した回路は差動アンプとみなせるが、オフセット電圧以外にノードＮ1、Ｎ2間の容量差も差動アンプの感度に影響する。メモリセルのレイアウトによっては、高密度化を優先にすると容量差ができる場合があるが、この値が大きいと感度が悪くなる。つまり増幅直前にはノードＮ1，Ｎ2の間により大きな電圧差が必要になる。この容量差による感度は、給電線（たとえばＰＬ1）をＶCHに立ち上げる速度が速いほど悪くなる。この問題は図１６に示すような２段増幅で解決できる。すなわちそれぞれの給電線（ＰＬ1など）に互いにチャネル幅の大幅に異なる（たとえば１０倍）２個のトランジスタを並列接続する。ΦPを印加してまずチャネル幅の小さいトランジスタ（ＱP1）を導通して給電線を少しずつ充電し、ノードＮ1，Ｎ2間がある大きな電圧差まで増幅されてからΦP’を印加してチャネル幅の大きなトランジスタ（ＱP1’）を導通して高速に充電する。
【００４５】
図１７は本発明の実施例の断面図である。本実施例に示すように、スイッチＭＯＳ（ＱP）とメモリセルのＰＭＯＳトランジスタはｎウエルに形成されているが、それぞれのトランジスタのソースまたはドレイン電極はＶCHまで大きくなるためにそれらのウエルの電位もＶCHにしておく必要がある。また、このとき周辺回路のＰＭＯＳトランジスタを作るｎウエルの電位はＶCCにする場合には基板をＰ型にしておけばよい。
【００４６】
図１８は本発明の別の断面図の実施例である。本実施例では、スイッチＭＯＳとメモリセルのＰＭＯＳトランジスタには大きい電圧ＶCHがかかるため、これらのＭＯＳのゲート酸化膜を周辺回路よりも厚くすることによって耐圧を大きくしたものである。周辺回路のＭＯＳトランジスタは、酸化膜圧が薄いままなのでトランスコンダクタンスが大きくなり、高速に動作できる効果がある。
【００４７】
図１９は本発明の別の実施例の断面図である。本実施例では、図１の（ａ）に示すように、スイッチＭＯＳが各メモリセルに付いている時のようにスイッチＭＯＳとメモリセルのＰＭＯＳが分離しない場合の実施例である。このような場合には両ＭＯＳトランジスタを形成するウエルをＶCHの電位にしておけばよい。
【００４８】
図２０は本発明の別の実施例の断面図で、本発明をＮ型基板上に形成した場合の実施例である。Ｎ型基板上に本発明を適用する場合、周辺回路とスイッチＭＯＳとメモリセルのＰＭＯＳを分離できない。したがって、本実施例に示すようにスイッチＭＯＳとメモリセルのＰＭＯＳには共通の深いＰウエルを形成し、その中にＮウエルを形成して周辺回路と電位を変えるようにできる。
【００４９】
本発明の良さを最大限に活かすには、メモリアレイと周辺回路にさらなる工夫があることが望ましい。図２１はチップ内のＳＲＡＭ部分または、１チップのＳＲＡＭに適用したその実施例である。メモリ部分は、複数のメモリアレイ（ＭＡ1,ＭＡ2，…)に分割されている。グローバルワード線は複数のメモリアレイにまたがって布線されている。メモリアレイ内では、サブワード線（ＷＬ11，…，ＷＬn1,ＷＬ12，…，ＷＬn2,…）方向にｍ個、データ線方向(ＤＬ11，／ＤＬ11，…，ＤＬ12，／ＤＬ12，…,…)にｎ個、マトリクス配置されたｍ×ｎ個の複数のメモリセルＭＣから成る。スイッチＭＯＳトランジスタ（ＱPL11，…，ＱPLn1,ＱPL12，…，ＱPLn2,…）を介して複数のメモリセルの高電位側への給電ノードに昇圧電圧ＶCHが印加されるサブ給電線（ＰＬ11，，…，ＰＬn1,ＰＬ12，…，ＰＬn2，…）はそれぞれ前述したサブワード線と対をなすように布線されている。尚、サブワード線は、前述した実施例との対応では単にワード線と読み換えることができる。
【００５０】
今、図９を基本とする方式で、図２２に示すようにメモリセルＭＣの記憶セルを形成するＭＯＳトランジスタ（ＱC1,ＱC2,ＱS1,ＱS2）のＶTは０．５Ｖ、転送ＭＯＳトランジスタ（ＱT1，ＱT2）のＶTは０．２Ｖとする。すなわち記憶セルに含まれるＭＯＳトランジスタは、ＳＲＡＭ全体としてサブスレッショルド電流が問題とならないしきい電圧に設定されており、逆に転送ＭＯＳトランジスタは注意を要するしきい電圧に設定されている。またこのＳＲＡＭに外部から供給される電源ＶCCは１Ｖ、このＶCCから電圧変換回路ＶＣ２で形成された昇圧電圧ＶCHは２Ｖ（＝２ＶCC)、同じくＶCCから電圧変換回路ＶＣ３で形成された負電圧−ＶWBは０．２Ｖとした。
【００５１】
例えば１本のサブワード線ＷＬ11を選択する、すなわち前述した負電圧−ＶWB（たとえば−０．２Ｖ）からＶCC（１Ｖ）に立ち上がるセル活性化パルスをＷＬ11に印加するには、グローバルワード線ＧＬ1と制御線ＲＸ1をアドレス信号によって選択すればよい。ＲＸ１を選択するには、ＹＤＥＣ・ＤＲＶとタイミング制御回路ＴＣを使って形成され、実質的にメモリアレイＭＡ1を選択する信号であるメモリアレイ選択信号Фsr1が利用される。すなわちФsr1を受けるＬＣＢによって−ＶWBからＶCCに立ち上がるパルスをＲＸ1に印加し、ＧＬ１に接続される他のレベルコンバータＬＣＢによってＶCCから−ＶWBに立ち上がるパルスをＧＬ1に印加すればよい。グローバルワード線ＧＬ1は、行アドレスＡＸから行アドレスデコーダ・ドライバＸＤＥＣ・ＤＲＶによって選択される。この時他のＧＬ線（グローバルワード線）と他のＲＸ線はそれぞれＶCCと−ＶWBのままである。一方、他のレベルコンバータＬＣＡによってスイッチＭＯＳ選択信号群（ФP1，ФP2…）の中で、ФP1のみが０からＶCHに立ちあげるパルスとなり、その他は０Ｖのままである。したがってＰＬ11，…，ＰＬn1に接続されるスイッチＭＯＳはオフとなり、非選択メモリアレイの対応するスイッチＭＯＳ群はオンのままである。ФP1を０ＶからＶCHに立ちあげるには、ＹＤＥＣ・ＤＲＶととタイミング制御回路ＴＣ2を使って形成され、実質的にメモリアレイＭＡ1を選択する信号であるメモリアレイ選択信号Фsp1が利用される。このようにしてＷＬ11上のメモリセル（ＭＣ）群は活性化され前述のように動作する。
【００５２】
ここで各データ対線上のＱ’D1，Ｑ’D2は、データ対線の電圧が高速にＶCCまでプリチャージするための加速トランジスタである。またＲＷＣは図２と同様の列読み出し選択信号（ФRY1）で選択される読み出し・書き込み回路で、高速化のためにすべて低いＶTを用いている。またＩ／Ｏ線からデータ線への書き込み動作を高速に行なうために列書き込み選択信号（ФWY1，／ФWY1）で選択されるＮチャネルとＰチャネルＭＯＳが並列接続されている。
【００５３】
以上のようにワード線と給電線を多分割・部分駆動することにより、内蔵されたＶCHや−ＶWBの発生回路への負担を軽減することができ、単一電源設計がより容易になる。動作にともなって電圧が変動するためにＶCHや−ＶWBに給電しなければならない給電線やワード線が、サブ給電線サブワード線ＷＬ11に局所化されるためである。この実施例は、給電線ごとに１個のスイッチＭＯＳを付加すればよいので分割に伴う面積の増加は小さい利点がある。しかしたとえばФP1が高電圧（ＶCH）パルスなので、この線に接続されている多数のスイッチＭＯＳのゲート容量を充放電するための電力が比較的大きくなる。
【００５４】
図２３は図２２のメモリセルの動作電圧余裕を計算したものである。この図の横軸は外部から供給される電源電圧ＶCC、縦軸はワード線ＷＬを選択状態（０ＶからＶCCにする）にした時からデータ線ＤＬと／ＤＬの電位差が１００ｍＶに達するまでの時間で定義した信号立ち上がり時間τを表している。信号立ち上がり時間τは小さいほどよい。Conventionalは図２２のメモリセルで６個のＭＯＳトランジスタが全て等しいしきい電圧ＶT＝０．７５Ｖを持つものとし、かつＱC1とＱC2のソース側給電ノード（メモリセルの高電位側給電ノード）を電源電圧ＶCCに直接接続した従来型のメモリセルの特性を表す。このConventionalの構成ではＭＯＳトランジスタのＶTが大きいため、サブスレショルド電流は実質的に問題とはならない。しかし、Conventionalの構成では電源電圧が０．８Ｖ以下になると急激に信号立ち上がり時間τが増大し、実質的に動作しなくなることがわかる。すなわち電源電圧ＶCCが使用したＭＯＳトランジスタのしきい電圧ＶT以下になると、立ち上がり時間τの増大のためにメモリセルが実質的に動作しなくなる。
【００５５】
一方、本願の図２２のメモリセルを使用した場合には、さらに低い電源電圧まで動作する。図２３のThis workで示す曲線は、図２２のメモリセル内の記憶セルを構成するＱC1、ＱC2、ＱS1、及びＱS2のしきい電圧を０．７５Ｖとし、転送ＭＯＳトランジスタＱT1とＱT2のしきい電圧を０．２Ｖとして計算したものである。さらに昇圧電圧ＶCHは２ＶCCと３ＶCCの２つの場合について計算しており、それぞれ丸と四角により計算点を示す。この例では電源電圧が記憶セルのＭＯＳトランジスタのしきい電圧以下になってもτ＝１０ｎｓ程度で動作し、約０．５Ｖ程度まで動作することがわかる。すなわち、本願によれば記憶セルのＭＯＳトランジスタのしきい電圧はサブスレショルド電流の制約から一定値以下（例えば０．５Ｖ）にはできないにもかかわらず、このしきい電圧以下で動作するＳＲＡＭの構成法が示された。図２２ではＱT1とＱT2のしきい電圧をサブスレショルド電流が問題となる０．２Ｖとしたために、ワード線の低電位側の信号レベルを−ＶWBとしてメモリセルが非選択状態のときＱT1とＱT2にサブスレショルド電流が流れないようにした。ＱT1とＱT2にサブスレショルド電流が問題とならないように例えば０．５Ｖのしきい電圧のＭＯＳトランジスタを使った場合には、その駆動能力が大きくなるようにワード線の高電位側の信号レベルを十分昇圧してやればよい。さらに図２１などに示したデータ線上の負荷ＭＯＳあるいは読み出し・書き込み回路ＲＷＣ内のＭＯＳなどのＶTを十分小さく（たとえば０．２Ｖ以下）すれば十分な低電圧動作は可能である。その他の周辺駆動・論理回路は、前述した単行本「超ＬＳＩメモリ」に述べられているようなサブスレッショルド電流低域回路を用いることで十分低いＶTで、すなわち十分低いＶCCで効果する。したがってチップ全体としてはセル内交差結合ＭＯＳのＶT以下のＶCCでも動作することになる。
【００５６】
本願は電池のような低い電源電圧で動作する装置において特に利点が大きい。すなわち、太陽電池はその電源電圧は約０．５Ｖ程度であるが、この太陽電池でも動作するようなＳＲＡＭが初めて可能になる。また低電圧化できることから消費電力の低減効果は著しい。
【００５７】
図２４は面積はやや大きくなるがより低電力化を図るための他の実施例である。簡単のため図２１のＷＬ11とＰＬ11の部分のみを抜き出している。図２１のＶCHをスイッチするＭＯＳトランジスタＰＬ11〜ＰＬn1は一本の信号ФP1で同時に制御されるのに対し、図２４では分割された給電線毎にスイッチＭＯＳとそのゲートを制御するレベルコンバータが付加してある。たとえばＷＬ11が選択されて活性パルスが印加されるとＱPL1のゲートはそれまでの０からＶCHになりＱPL1はオフになる。したがって高電圧（ＶCH）で駆動されるゲート容量は１個となり低電力化される。この時他のスイッチＭＯＳのゲートは０のままである。
【図面の簡単な説明】
【００５８】
【図１】スタティックメモリセルの給電線電圧を制御する本発明の概念を示す図である。
【図２】従来のスタティックメモリセルとその動作波形図である。
【図３】スタティックメモリセルアレイに適用した実施例である。
【図４】図３の読み出し動作タイミング図である。
【図５】図３の書き込み動作タイミング図である。
【図６】スタティックメモリセルアレイに適用した実施例である。
【図７】スタティックメモリセルアレイに適用した実施例である。
【図８】給電用電源回路を共有した実施例である。
【図９】スタティックメモリセルアレイに適用した実施例である。
【図１０】図９の読み出し動作タイミング図である。
【図１１】図９の書き込み動作タイミング図である。
【図１２】給電線の電圧降下防止回路図である。
【図１３】給電線とワード線を直交させた実施例である。
【図１４】外部２電源チップへの適用例である。
【図１５】外部単一電源チップへの適用例である。
【図１６】給電線の駆動方式の実施例である。
【図１７】本発明の実施例の断面図。
【図１８】本発明の別の実施例の断面図。
【図１９】本発明の別の実施例の断面図。
【図２０】本発明の別の実施例の断面図。
【図２１】分割されたメモリセルアレイに適用された実施例である。
【図２２】図２１のメモリセル内部回路の実施例である。
【図２３】図２２のメモリセルの実施例の特性図である。
【図２４】分割された給電線の駆動方式の実施例である。
【符号の説明】
【００５９】
ＱC1，ＱC2，ＱT1，ＱT2，ＱS1，ＱS2，．．．．メモリセル内トランジスタ、Ｎ1，Ｎ2．．．．メモリセル内記憶ノード、ＤＬ，／ＤＬ，ＤＬ11，／ＤＬ11，ＤＬ12，／ＤＬ12．．．．データ線、ＷＬ1，ＷＬ2，ＷＬ11，ＷＬ12，ＷLn1，ＷLn2，．．．ワード線、ＰＬ1，ＰＬ2，ＰＬ1’，ＰＬｍ’，ＰＬ11，ＰＬ12，ＰＬn1，ＰＬn2．．．給電線、ＰＬＣ．．．共通給電線、ＭＣ，ＭＣ1〜ＭＣ4．．．メモリセル、ＶSS．．．基準電位、ＶCC．．．電源電圧、ＶCH．．．電源電圧あるいは昇圧電源電圧、ＱP1，ＱP2，ＱP，ＱP1’．．．スイッチトランジスタ、ＣＥ．．．チップ活性化信号、ＰＣ．．．プリチャージ回路、ΦP，／ΦP’，ФP1，ФP2，ФP1’．．．プリチャージ信号、ＡＭＰ．．アンプ、ＳＰ，ＳＮ．．．アンプ駆動線、ＱEQ．．．平衡用トランジスタ、ΦR1，ΦR2．．．読み出し選択記号、ΦW1，ΦW2．．．書き込み選択記号、ΦRW1．．．読みだし・書き込み選択記号、ＡX，ＡY．．．行並びに列アドレス、Ｄin，Ｄout．．．データ入力並びにデータ出力、／ＷＥ．．．書き込み制御信号、ＱR1，ＱR2．．．読み出しトランジスタ、ＱW1，ＱW2．．．書き込みトランジスタ、ＳＰＧ．．．アンプ駆動回路、ＸＤＥＣ，ＤＲＶ．．．行デコーダ並びにドライバ、ＹＤＥＣ，ＤＲＶ．．．列デコーダ並びにドライバ、Ｉ／Ｏ，／Ｉ／Ｏ．．．データ入出力線、ＲＷＣ．．．読み出し・書き込み制御回路、ＱL1，ＱL2，ＱL3，ＱL4．．．内部電圧制御トランジスタ、ΦX1，ΦXn．．．給電線選択信号、ＩＮＴＦ．．．チップの入出力インタフェース回路、ＣＯＲＥ．．．チップの主要回路、ＶＤＣ．．．内蔵降圧回路、ＶCC1，ＶCC2．．．電源電圧、ＶＣ1,ＶＣ2,ＶＣ3,．．．電圧変換回路、ＰＣＧ．．．プリチャージ信号発生回路、ＬＣＡ，ＬＣＢ．．．レベルコンバータ，ＲＸ1，ＲＸ2．．．制御線，ＧＬ1，ＧＬn．．．グローバルワード線，ФRY1．．．列読みだし選択信号，ФWY1，ФWY1．．．列書き込み選択信号，ＱPL1，ＱPL2．．．スイッチトランジスタ、ＶWB．．．ワード線バイアス電圧、ＭＡ1,ＭＡ2．．．メモリアレイ、Фsr1,Фsr2．．．メモリアレイ選択信号、Фsp1,Фsp2．．．メモリアレイ選択信号、ＴＣ1,ＴＣ2．．．タイミング制御回路、ＧＡ11,ＧＡn1,ＧＡ12,ＧＡn2．．．ＮＡＮＤゲート。
【図１】
2006179181.tif 000003
【図２】
2006179181.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2006179181.tif 000019
【図１８】
2006179181.tif 000020
【図１９】
2006179181.tif 000021
【図２０】
2006179181.tif 000022
【図２１】
2006179181.tif 000023
【図２２】
2006179181.tif 000024
【図２３】
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【図２４】
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【手続補正書】
【提出日】平成18年4月17日(2006.4.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ゲートとドレインとが互いに交差結合されたＭＯＳトランジスタを有し、ワード線およびデータ線に接続されたスタティックメモリセルを用いた半導体装置であって、
前記スタティックメモリセルの給電ノードは、前記スタティックメモリセルの外部に設けられた電源電圧供給手段を介して第１の電源電圧に接続され、
前記第１の電源電圧は前記データ線の最大電圧よりも大きく、
前記電源電圧供給手段は、前記スタティックメモリセルが選択された状態で前記スタティックメモリセルへの電源電圧供給を停止し、かつ、前記スタティックメモリセルが選択されない状態で前記スタティックメモリセルへの電源電圧供給を実行するよう構成されていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記スタティックメモリセルは、複数のスタティックメモリセルを含んで成り、
前記電源電圧供給手段には、前記複数のスタティックメモリセルの給電ノードが共通に接続されることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記複数のスタティックメモリセルは、前記ワード線および前記データ線の延伸する方向に基づいて格子状に配列されて成り、
前記電源電圧供給手段は、前記複数のスタティックメモリセルのうち前記データ線の延伸する方向に沿って配列された複数のスタティックメモリセルの給電ノードに共通に接続されていることを特徴とする半導体装置。
【請求項４】
請求項２において、
前記複数のスタティックメモリセルは、前記ワード線および前記データ線の延伸する方向に基づいて格子状に配列されて成り、
前記電源電圧供給手段は、前記複数のスタティックメモリセルのうち前記ワード線の延伸する方向に沿って配列された複数のスタティックメモリセルの給電ノードに共通に接続されていることを特徴とする半導体装置。
【請求項５】
ゲートとドレインとが互いに交差結合されたＭＯＳトランジスタを有し、ワード線およびデータ線に接続されたスタティックメモリセルを用いた半導体装置であって、
前記スタティックメモリセルは第１および第２の給電ノードを有し、前記第１の給電ノードは前記スタティックメモリセルの外部に設けられた電源電圧供給手段を介して第１の電源電圧に接続され、前記第２の給電ノードは第２の電源電圧に接続され、
前記第１の電源電圧は前記データ線の最大電圧よりも大きく、
前記スタティックメモリセルが選択された状態で、前記第１および第２の電源電圧の少なくとも一方が制御されることを特徴とする半導体装置。
【請求項６】
請求項５において、
選択された前記スタティックメモリセルの動作は書き込み動作であることを特徴とする半導体装置。
【請求項７】
請求項５において、
前記スタティックメモリセルは、複数のスタティックメモリセルを含んで成り、
前記半導体装置は、前記複数のスタティックメモリセルの内部の共通ソース電圧を制御する比較器を更に具備して成り、
前記比較器は、前記複数のスタティックメモリセルが選択されない状態で前記共通ソース電圧が接地電位に固定され、かつ、前記複数のスタティックメモリセルが選択された状態で前記共通ソース電圧が昇圧されるように前記共通ソース電圧を制御することを特徴とする半導体装置。
【請求項８】
ゲートとドレインとが互いに交差結合されたＭＯＳトランジスタを有し、ワード線およびデータ線に接続されたスタティックメモリセルを用いた半導体装置であって、
前記スタティックメモリセルの給電ノードは、前記スタティックメモリセルの外部に設けられた電源電圧供給手段を介して第１の電源電圧に接続され、
前記第１の電源電圧は前記データ線の最大電圧よりも大きく、
前記スタティックメモリセルは、複数のスタティックメモリセルを含んで成り、
前記複数のスタティックメモリセルの共通電源電圧線はサブ電源線に分割されて成り、前記サブ電源線単位で前記共通電源電圧線の電圧を制御することを特徴とする半導体装置。
【請求項９】
請求項８において、
前記複数のスタティックメモリセルのうち選択されたスタティックメモリセルに対応するサブ電源線の電圧を選択的に制御することを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記選択されたスタティックメモリセルに対応するサブ電源線は、１サイクル毎に前記対応するサブ電源線の電圧を選択的に制御可能な回路を具備することを特徴とする半導体装置。
【請求項１１】
請求項８において、
前記サブ電源線は前記ワード線と直交する方向に配置されることを特徴とする半導体装置。
【請求項１２】
請求項８において、
前記サブ電源線は前記ワード線と平行する方向に配置されることを特徴とする半導体装置。
【請求項１３】
ゲートとドレインとが互いに交差結合されたＭＯＳトランジスタを有し、ワード線およびデータ線に接続されたスタティックメモリセルを用いた半導体装置であって、
前記スタティックメモリセルの給電ノードは、前記スタティックメモリセルの外部に設けられた電源電圧供給手段を介して第１の電源電圧に接続され、
前記第１の電源電圧は前記データ線の最大電圧よりも大きく、
書き込み時の前記スタティックメモリセルの電源電圧は、読み出し時の前記スタティックメモリセルの電源電圧よりも小さいことを特徴とする半導体装置。
【請求項１４】
請求項１３において、
前記書き込み時の前記スタティックメモリセルの電源電圧は、前記データ線の最大電圧よりも小さいことを特徴とする半導体装置。
【請求項１５】
請求項１３において、
前記書き込み時の前記スタティックメモリセルの電源電圧が所定の値以下に降下することを抑制する負荷回路を更に具備して成ることを特徴とする半導体装置。
【請求項１６】
ゲートとドレインとが互いに交差結合されたＭＯＳトランジスタを有し、ワード線およびデータ線に接続されたスタティックメモリセルを用いた半導体装置であって、
前記スタティックメモリセルの給電ノードは、前記スタティックメモリセルの外部に設けられた電源電圧供給手段を介して第１の電源電圧に接続され、
前記第１の電源電圧は前記データ線の最大電圧よりも大きく、
前記スタティックメモリセルの選択時には、選択された前記スタティックメモリセルの電源線をフローティング状態にすることを特徴とする半導体装置。
【請求項１７】
請求項１６において、
前記選択された前記スタティックメモリセルの動作は書き込み動作であることを特徴とする半導体装置。
【請求項１８】
ゲートとドレインとが互いに交差結合されたＭＯＳトランジスタを有し、ワード線およびデータ線に接続されたスタティックメモリセルを用いた半導体装置であって、
前記スタティックメモリセルの給電ノードは、前記スタティックメモリセルの外部に設けられた電源電圧供給手段を介して第１の電源電圧に接続され、
前記第１の電源電圧は前記データ線の最大電圧よりも大きく、
前記スタティックメモリセルが選択されない場合における２つの記憶ノード間の電圧差は、前記スタティックメモリセルが書き込み動作を行う場合における２つの記憶ノード間の電圧差よりも大きいことを特徴とする半導体装置。
【請求項１９】
請求項１８において、
前記スタティックメモリセルの書き込み動作を行う場合における前記データ線の最大電圧は、前記スタティックメモリセルが選択されない場合における前記スタティックメモリセルの電源電圧よりも小さいことを特徴とする半導体装置。
【請求項２０】
請求項１８において、
前記スタティックメモリセルの前記記憶ノードに前記データ線からの書き込み電圧が確定してから、前記データ線の最大電圧よりも大きな電圧を前記スタティックメモリセルの電源端子に印加することを特徴とする半導体装置。
【請求項２１】
請求項１乃至２０のいずれか１項において、
前記スタティックメモリセルは、チャネル長が０．５μｍ以下でゲート酸化膜厚が６ｎｍ以下であるＭＯＳトランジスタを用い、前記スタティックメモリセルが接続されたデータ線の最大電圧は、０．３〜１．５Ｖの範囲であることを特徴とする半導体装置。
【請求項２２】
請求項１乃至２１のいずれか１項において、
前記交差結合されたＭＯＳトランジスタは、ゲートおよびソースのそれぞれの電圧が等しくてもドレインとソースとの間に実質的に電流が流れないように構成されていることを特徴とする半導体装置。