(57)【要約】【課題】  フォトダイオードに蓄積された電荷を転送または廃棄するための信号発生回路にかかる負荷を定常化する。【解決手段】  マトリックス状に配列され、有効部とダミー部が行状に配列された画素部１３と、アドレス情報とタイミング信号を発生するタイミング発生器１１と、タイミング発生器から出力されたアドレス情報に基づき一定の複数個のライン選択信号を出力する行デコーダ１２と、行デコーダから出力された複数個のライン選択信号が供給され、ライン選択信号により画素行を制御するトランスファ信号とリセット信号を前イミング信号に伴い発生する行選択回路と、行選択回路から出力されたトランスファ信号とリセット信号で画素信号を読み出した後、画素信号を列信号ラインにより転送する転送回路１６とを有し、有効部とダミー部の行を選択し、行選択回路の入力負荷を一定とする。【選択図】図１
2006253904.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に配列され、有効部とダミー部が行状に配列された画素部と、
アドレス情報とタイミング信号を発生するタイミング発生器と、
前記タイミング発生器から出力されたアドレス情報に基づき１フレーム期間一定の複数個のライン選択信号を出力する行デコーダと、
前記行デコーダから出力された複数個のライン選択信号が供給され、該ライン選択信号により画素行を制御するトランスファ信号とリセット信号を前記タイミング信号に伴い発生し、前記有効部とダミー部の画素行を選択する行選択回路と、
前記行選択回路から出力された前記トランスファ信号とリセット信号で画素信号を読み出した後、該画素信号を列信号ラインにより転送する転送回路と
を有する
固体撮像装置。
【請求項２】
前記行デコーダから出力する前記ライン選択信号は、リード出力信号と複数個のシャッタ出力信号である
請求項１記載の固体撮像装置。
【請求項３】
前記行選択回路は、前記行デコーダから供給されるライン選択信号の数が一定で入力インピーダンスが少なくともフレーム期間内で略一定である
請求項１記載の固体撮像装置。
【請求項４】
前記画素部のダミー部は光学的に遮蔽され、前記有効部と同じ回路構成である
請求項１記載の固体撮像装置。
【請求項５】
画素子がマトリックス上に配列された固体撮像装置であって、
前記画素子の有効部とダミー部が行状に配列された画素列を１フレーム期間にシャッタ行とリード行を合わせた一定の数だけ選択し、該選択行の有効画素行から画像を転送するようにした
固体撮像装置。
【請求項６】
前記固体撮像装置は前記シャッタ行を複数個出力する行デコーダを有する
請求項５記載の固体撮像装置。
【請求項７】
前記か対撮像装置は行選択回路を有し、前記行デコーダから供給されるライン選択信号の数が一定で入力インピーダンスが少なくともフレーム期間内で略一定である
請求項６記載の固体撮像装置。
【請求項８】
前記画素部のダミー部は光学的に遮蔽され、前記有効部と同じ回路構成である
請求項５記載の固体撮像装置。
【請求項９】
タイミング発生器でアドレス情報とタイミング信号を発生するステップと、
前記タイミング発生器から出力されたアドレス情報に基づき行デコーダで１フレーム期間一定の複数個のライン選択信号を出力するステップと、
前記行デコーダから出力された複数個のライン選択信号が行選択回路に供給され、該ライン選択信号により有効画素行とダミー画素行を制御するトランスファ信号とリセット信号を前記タイミング信号に伴い発生し、前記有効部とダミー部の画素行を選択するステップと、
前記行選択回路から出力された前記トランスファ信号とリセット信号で画素信号を読み出した後、転送回路で前記画素信号を列信号ラインにより転送するステップと
を有する
固体撮像装置の駆動方法。
【請求項１０】
前記行デコーダから出力する前記ライン選択信号は、リード出力信号と複数個のシャッタ出力信号である
請求項９記載の固体撮像装置の駆動方法。
【請求項１１】
前記行選択回路は、前記行デコーダから供給されるライン選択信号の数が一定で入力インピーダンスが少なくともフレーム期間内で略一定である
請求項９記載の固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置およびその駆動方法に関し、特に、光変換素子に蓄積される電荷を転送または廃棄するための信号を発生する回路にかかる負荷を定常化する。
【背景技術】
【０００２】
行単位読み出しタイプのＣＭＯＳイメージセンサには、１本のリード行と複数本のシャッタ行を同時に選択し、選択された各行のＰＤ（フォトダイオード；光変換素子）に蓄積された電荷を転送または廃棄することで、フォーカルプレーンシャッタを実現しているものがある。
このようなタイプのＣＭＯＳイメージセンサで、フレームレートを一定にする必要がある場合、読み出しを行う必要が無いダミー期間が必要となり、有効画素の露光時間を一定にするため、ダミー期間中は有効画素が存在する行をリード行やシャッタ行として選択することができない。
また、複数本のシャッタ行が存在する場合も、シャッタを切る必要が無いダミー期間は有効画素が存在する行をシャッタ行として選択することができない。
従来技術では、ダミー期間中に選択される行について適確な対処がなされておらず、選択されている行の数が、動作中に変化することがあり得た。
選択されている行の数が変化すると、ＰＤに蓄積された電荷を転送または廃棄するための信号を発生する回路にかかる負荷が変化するため、基準電位レベルや電荷転送効率のばらつきや残像の原因となる。
【特許文献１】特開２００１−５１１６２８号公報
【特許文献２】特開２００３−２１９２７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
各行のＲＳＴ（リセット）信号線およびＴＲ（トランスファ）信号線にかかる負荷を各読み出し期間に対して常に一定にすることで、出力信号レベルの行単位の斑を無くすることである。
固体撮像素子の有効画素領域外に、リード行およびシャッタ行全てに別々のダミー行を設け、選択される行の数が常に一定となり、基準電位レベルおよび電荷転送効率の定常化
する。
【課題を解決するための手段】
【０００４】
本発明の固体撮像装置は、マトリックス状に配列され、有効部とダミー部が行状に配列された画素部と、アドレス情報とタイミング信号を発生するタイミング発生器と、前記タイミング発生器から出力されたアドレス情報に基づき１フレーム期間一定の複数個のライン選択信号を出力する行デコーダと、前記行デコーダから出力された複数個のライン選択信号が供給され、該ライン選択信号により画素行を制御するトランスファ信号とリセット信号を前記タイミング信号に伴い発生し、前記有効部とダミー部の画素行を選択する行選択回路と、前記行選択回路から出力された前記トランスファ信号とリセット信号で画素信号を読み出した後、該画素信号を列信号ラインにより転送する転送回路とを有する。
本発明の固体撮像装置は、画素子がマトリックス上に配列された固体撮像装置であって、前記画素子の有効部とダミー部が行状に配列された画素列を１フレーム期間にシャッタ行とリード行を合わせた一定の数だけ選択し、該選択行の有効画素行から画像を転送するようにしたことを特徴とする。
本発明の固体撮像装置の駆動方法は、タイミング発生器でアドレス情報とタイミング信号を発生するステップと、前記タイミング発生器から出力されたアドレス情報に基づき行デコーダで１フレーム期間一定の複数個のライン選択信号を出力するステップと、前記行デコーダから出力された複数個のライン選択信号が行選択回路に供給され、該ライン選択信号により有効画素行とダミー画素行を制御するトランスファ信号とリセット信号を前記タイミング信号に伴い発生し、前記有効部とダミー部の画素行を選択するステップと、前記行選択回路から出力された前記トランスファ信号とリセット信号で画素信号を読み出した後、転送回路で前記画素信号を列信号ラインにより転送するステップとを有する。
【発明の効果】
【０００５】
本発明の固体撮像装置では、ＰＤ（光変換素子；フォトダイオード）に蓄積された電荷の電圧変換を常に安定した基準電圧および電荷転送効率で行うことができ、出力信号レベルの行単位の斑および残像が発生しない。
また、リード行とシャッタ行の数と同数またはそれ以上のダミー行が存在するため、各ダミー行が選択される割合が減少し、ダミー行の画素劣化を抑えることができる。
【発明を実施するための最良の形態】
【０００６】
図１に本発明の実施形態例であるカラムＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ；相関二重サンプリング）型ＣＭＯＳイメージセンサの固体撮像装置１０の概略ブロック構成を示す。
この固体撮像素子１０は、タイミング発生器１１、行デコーダ１２、画素部１３を構成するダミー画素部１４、有効画素部１５、カラム（選択部）１６、水平転送部１７、ＡＦＥ（Ａｎａｌｏｇ  Ｆｒｏｎｔ  Ｅｎｄ；アナログフロントエンド）回路１８で構成されている。
【０００７】
タイミング発生器１１は、固体撮像装置１０のセンサ外部からこのタイミング発生器１１に、垂直同期信号、水平同期信号、センサ駆動用クロック、センサリセット用信号、シリアル通信等（Ａ）が入力される。タイミング発生器１１はこれらの入力信号により、行デコーダ部１２、水平転送部１７、カラム部１６、ＡＦＥ回路１８を駆動するためのタイミング信号を生成する。
行デコーダ部１２はタイミング発生器１１から行情報（Ｂ）を受け取り、行情報で指定した行に接続された画素駆動信号（Ｃ）のみを駆動する。
各画素は、図１の画素部１３に行列（マトリックス）状に配置されている（図２参照）。また画素部１３はダミー画素部１４と有効画素部１５で構成されていて、その画素を構成する単位セルは両者とも同じ回路構成である。
しかし、ダミー画素部１４の画素は画素信号を取り出す必要は無く、画素行選択回路に関して単に負荷素子、または負荷回路として使用するのみであるので、金属薄膜たとえばＡｌ（アルミニウム）膜で遮光されるように構成されている。
【０００８】
画素の単位セル３５Ａは、図２の画素部の有効画素部の１行１列に配置された構成を用いて説明する。
ＰＤはアノードがグランドに接続され、カソードはトランスファ（ＴＲ）ゲートを構成するＮＭＯＳトランジスタＴｒ１のソースに接続されている。ＮＭＯＳトランジスタＴｒ１のゲートはトランスファゲート信号ラインＴＲに接続され、ドレインはＦＤ（フローティングディフージョン）に接続されている。リセット用ＮＭＯＳトランジスタＴｒ２のソースはＦＤに接続され、ゲートはＲＳＴ（リセット）信号ラインに接続され、ドレインは基準電位ＶＳＥＬに接続されている。
増幅用ＮＭＯＳトランジスタＴｒ３のゲートはＦＤに接続され、ドレインは基準電位ＶＳＥＬに、またソースは垂直（カラム）信号線に接続されている。
この画素の単位セルの動作は、ＲＳＴ信号とＴＲ信号がともに“Ｈ”レベルでＴｒ１，Ｔｒ２とＴｒ３がＯＮ状態となり、ＰＤがＳＥＬ電位にセットされた状態即ち画素がリセットされる。そして、ＲＳＴとＴＲ信号が“Ｌ”レベルとなる。その後、リセット読み出し信号（Ｐ相）の“Ｈ”レベルのパルス（以後ＲＳＴ信号と称する）が、ＮＭＯＳトランジスタＴｒ２のゲートに供給され、ＯＮ動作状態になり、ＳＥＬ電源からドレイン−ソースを介してＦＤがリセットされる。
リセットされた電圧が、増幅ＮＭＯＳトランジスタＴｒ３のゲートに供給され、ここでソースフォロア回路として動作して増幅されて垂直信号ラインから導出され、カラム部１６へ転送される。
このリセット期間から次の読み出し期間（Ｄ相）開始まで、トランスファ用ＮＭＯＳトランジスタＴｒ１がＯＦＦ状態であり、ＰＤに光電荷が光量と時間に応じて蓄積される。
つぎに、ＴＲ（トランスファ）信号の“Ｈ”レベルの電圧（画素読み出し（Ｄ相））が供給されると、ＮＭＯＳトランジスタＴｒ１がＯＮ状態になり、ＰＤに蓄積されていた電荷をＦＤに転送する。この電荷量によりＦＤの電位が変化し、その変化量が増幅用ＮＭＯＳトランジスタＴｒ３のゲートに供給され、増幅された後、垂直信号（または列）ラインへ出力され、さらにカラム部１６へ転送される。
そして、上述したように、ＲＳＴ信号とＴＲ信号の“Ｈ”レベルのパルスが同時に供給され、ＮＭＯＳＴｒ１、ＮＭＯＳＴｒ２とＮＭＯＳＴＲ３がＯＮ状態となり、画素がリセットされる（電子シャッタ）。
その後、リセット期間とトランスファ期間に垂直信号ラインから出力された信号の差が画像出力信号となり、後段回路で信号処理される。
【０００９】
カラム部１６はタイミング発生器１１から出力されるカラム駆動信号（Ｄ）により、画素部指定行各画素のＦＤ（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ）から出力される電位レベル（Ｅ）をサンプルホールドする。
水平転送部１７はタイミング発生器１１から出力される水平転送信号（Ｆ）により、カラム部１６でサンプルホールドされた各画素のＦＤ電位レベル（電荷）（Ｇ）を順次ＡＦＥ回路１８へ転送していく。
ＡＦＥ回路１８はタイミング発生器から出力されるＡＦＥ駆動信号（Ｉ）により、水平転送部１７から出力される電荷（Ｈ）をＱＶアンプで電圧変換および増幅し、センサ外部へ出力する（Ｊ）。
【００１０】
図２に固体撮像装置１０に関する画素部回路周辺の画素駆動回路３０を示す。
画素駆動回路３０は、タイミング発生器３１、行デコーダ３２、画素を含むダミー画素用行選択回路３３−１Ｄ〜３３−ｍＤ、有効画素用行選択回路３４−１〜３４−ｍで構成されている。
タイミング発生器３１は、リード用行アドレス情報、シャッタ用行アドレス情報１〜ｎを発生し、このアドレス情報に対応してダミー画素用行選択信号と有効画素行選択信号を独立にあるいは同時に発生できるようにされている。
行デコーダ３２は、タイミング発生器３１から出力された行アドレス情報が供給され、デコードされる。
デコードされた結果、各画素行に対して、リード用出力信号、シャッタ１用出力信号、シャッタ２出力信号、・・・、シャッタｎ用出力信号が出力される。ただし、行デコーダ３２から選択される画素行の数はフレーム期間一定である。
ダミー画素用行選択回路３３−１Ｄ〜３３−ｍＤと有効画素用行選択回路３４−１〜３４−ｍは同じ回路構成であるが、上述したように、ダミー画素用行選択回路はたとえば金属膜で光を遮蔽するようにされて、黒レベルの信号が検出されている。しかし、この検出信号は実際使用しないので、後段で信号処理する必要は無い。
また、このダミー画素行（ｍＤ）はリード行とシャッタ行の数と同数またはそれ以上設けることにより、選択される行の数を常に一定とすることによち、基準電位レベルおよび電荷転送効率の定常化できる。
【００１１】
まず、画素に供給するＴＲ（トランスファ）信号経路の構成について説明する。
ダミー画素用行選択回路３３−１Ｄ〜３３−ｎＤは、ＴＲＥ（リード用）ラインがＡＮＤ５１の一方の入力に接続され、リード用出力が他方の入力に接続され、出力はＯＲ５５の第１の入力に接続されている。
ＴＲＥ（シャッタ１用）ラインがＡＮＤ５２の一方の入力に接続され、行デコーダ３２から出力されたシャッタ１用出力が他方の入力に接続され、出力はＯＲ５５の第２の入力に接続されている。
ＴＲＥ（シャッタ２用）ラインがＡＮＤ５３の一方の入力に接続され、行デコーダ３２から出力されたシャッタ２用出力が他方の入力に接続され、出力はＯＲ５５の第３の入力に接続されている。
以後同様に、ｎまで繰り返し、ＴＲＥ（シャッタｎ用）ラインがＡＮＤ５４の一方の入力に接続され、行デコーダ３２から出力されたシャッタｎ用出力が他方の入力に接続され、出力はＯＲ５５の第ｎ＋１の入力に接続されている。
ＯＲ５５の出力は、ＮＡＮＤ７１の一方の入力に接続される。ＴＲＧＥ信号ラインはＮＡＮＤ７１の他方の入力とＮＡＮＤ７２の一方の入力に接続され、ＮＡＮＤ７１の出力はＮＡＮＤ７２の他方の入力とＰＭＯＳＴｒ７５のゲートに接続されている。
ＮＡＮＤ７２の出力はＩＮＶ（インバータ）７３の入力に接続され、このＩＮＶ７３の出力はＮＭＯＳＴｒ７６のゲートに接続される。
ＰＭＯＳＴｒ７５のソースは電源に、ドレインはＮＭＯＳＴｒ７６のドレインとＴＲラインとＮＭＯＳＴｒ７７のドレインに接続されている。
ＮＭＯＳＴｒ７６のソースはグランドに接続され、ＰＭＰＳＴｒ７５とＮＭＯＳＴｒ７６でＣＭＯＳインバータ回路を構成している。
ＴＲＧＥラインはＩＮＶ７４の入力に接続され、この出力はＮＭＯＳＴｒ７７のゲートに接続され、ＮＭＯＳＴｒ７７のソースは−１Ｖの電源に接続される。
ＰＭＯＳＴｒ７５とＮＭＯＳＴｒ７６の共通接続された各ドレインはダミー画素の行を駆動するＴＲ信号ラインに接続されている。
【００１２】
つぎに、画素部に供給するＲＳＴ（リセット）信号経路の回路構成にて説明する。
ＲＳＴＥ（リード用）ラインがＡＮＤ６１の一方の入力に接続され、行デコーダ３２からのリード用出力が他方の入力に接続され、出力はＯＲ６５の第１の入力に接続されている。
ＲＳＴＥ（シャッタ１用）ラインがＡＮＤ６２の一方の入力に接続され、行デコーダ３２から出力されたシャッタ１用出力が他方の入力に接続され、出力はＯＲ６５の第２の入力に接続されている。
ＲＳＴＥ（シャッタ２用）ラインがＡＮＤ６３の一方の入力に接続され、行デコーダ３２から出力されたシャッタ２用出力が他方の入力に接続され、出力はＯＲ６５の第３の入力に接続されている。
以後同様に、ｎまで繰り返し、ＲＳＴＥ（シャッタｎ用）ラインがＡＮＤ６４の一方の入力に接続され、行デコーダ３２から出力されたシャッタｎ用出力が他方の入力に接続され、出力はＯＲ６５の第ｎ＋１の入力に接続される。
ＯＲ６５の出力は画素部のダミー画素部のＲＳＴラインに接続され、リセット信号を供給する。
【００１３】
このダミー画素用行選択回路はｍＤ行繰り返す構成となっている。第ｍＤ行のダミー画素行駆動回路の各回路要素にはその記号の後にＡを追加する。
また図２に示してあるように、画素部１３には、ダミー画素部１４の他に有効画素部１５があり有効画素用行選択回路３４−１〜３４−ｎが構成され、画像信号を取り出すときは、この有効画素部１５を駆動する。
有効画素用行選択回路３４−１〜３４−ｎも上述したダミー画素用行選択回路３３−１Ｄ〜３３−ｍＤと同じ回路構成であるので、有効画素の行駆動回路の各素子には各素子の符号の後に、第１行目には符号Ｂを、第ｍＤ行目には符号Ｃをそれぞれ付加する。また、具体回路構成は同じであるのでその記載は省略する。
【００１４】
図２の画素駆動回路３０のダミー画素用行選択回路は第１Ｄ行〜第ｍＤ行までのダミー画素を選択するように構成されていて、ＡＮＤ５１，・・・，５１ＡまでｍＤ個のＡＮＤ回路の一方の入力にＴＲＥ（リード用）信号ラインが並列に接続されている。このため、各ＡＮＤ５１，・・・，５１Ａの入力のインピーダンスがｍＤ個並列に接続された構成となっている。
この結果、たとえば入力信号のリード用出力信号の“Ｈ”レベルがＡＮＤ５１と他の２行ののみ供給され、その他の行は“Ｌ”レベルとする。それと同時にＴＧからＴＲＥ（リード用）信号が全てのＡＮＤ（５１Ａ，・・・，５１Ｂ，・・・５１Ｃ）の他方の入力に供給されると、３個のＯＮ動作しているＡＮＤ回路と残りのＯＦＦ動作しているＡＮＤ回路の入力インピーダンスとその配線容量でトータルインピーダンスが決まり、それに対応する時定数が決まる。またＯＮ動作するＡＮＤの数により入力負荷インピーダンスが変わり、これに伴い時定数が変化する。場合によっては入力信号の立ち上がり時間が長くなり、これに伴い入力の立ち上がり波形と出力の立下り波形が劣化する。
ＡＮＤ５１，・・・，５１Ａと同様に、ＡＮＤ５２，・・・，５２Ａ，・・・，ＡＮＤ５４，・・・，５４Ａに対応して、ＴＧからＴＲＥ（シャッタ１用）信号ライン、ＴＲＥ（シャッタ用２）信号ライン、・・・、ＴＲＥ（シャッタｎ用）信号ラインが順次並列に接続され、その波形応答も同様である。
さらに、画素駆動回路３０の有効画素用行選択回路は第１行〜第ｍ行までの有効画素を選択するよう構成されている。この有効画素用行選択回路の回路構成はダミー画素用行選択回路と同じであり、ＡＮＤ５１Ｂ，・・・，５１Ｃ，ＡＮＤ５２Ｂ，・・・，５２Ｃ，・・・、ＡＮＤ５４Ｂ，・・・，５４Ｃに対して、順次ＴＲＥ（リード用）信号ライン、ＴＲＥ（シャッタ１用）信号ライン、ＴＲＥ（シャッタ用２）信号ライン、・・・、ＴＲＥ（シャッタｎ用）信号ラインが並列に接続されている。
その結果、上述したダミー画素用行選択回路と同様に、ＡＮＤの入力に並列にＴＧからの信号ラインが接続され、ＡＮＤ回路に入力されるリード用出力信号とシャッタ１用出力信号，・・・，シャッタｎ用出力信号の“Ｈ”レベルの数に応じて入力負荷が変化し、立ち上がり時間や立下り時間が変化する。また場合によっては立ち上がり時間と立下がり時間が長くなったり、あるいはＴＲ信号とＲＳＴ信号の“Ｈ”レベルの期間が短くなったりして画素駆動に影響を及ぼす。
【００１５】
このように、ダミー画素用行選択回路と有効画素用行選択回路において、動作するＡＮＤ（回路）の数がたとえば１フレーム期間内に変動すると、それに伴い入力（の負荷）インピーダンスが変動し、ＡＮＤ回路の立ち上がり時間、立下り時間が異なってしまう。
したがって、行選択ラインの数を、たとえば１フレーム期間中一定にすることより、波形応答の変化を無くすることができる。
【００１６】
図２に示す画素駆動回路３０の動作について、図３を用いて説明する。まず画素駆動回路３０の全体の動作を説明し、その後具体例について説明する。
図２に示す画素駆動回路３０において、タイミング発生器３１からたとえば１０ビットの、リード用行アドレス情報、シャッタ用行アドレス情報１，２，・・・，ｎが出力され、行デコーダ３２に入力される。
行デコーダ３２で各フレーム期間内の水平ライン毎にリード用出力信号、シャッタ１用出力、シャッタ２用出力、・・・、シャッタｎ用出力信号が出力される。
そして、各水平期間行デコーダ３２からリード用出力、シャッタ１用出力とシャッタ２、・・・、シャッタｎ出力の行選択信号が出力される。
このように、行デコーダ３２から出力されるこれらの信号は、有効画素行を選択するだけでなく、リード用ダミー行、シャッタ１用ダミー行、シャッタ２用ダミー行、・・・、シャッタｎ用ダミー行を１フレーム期間に任意に選択できるようにされている。
タイミング発生器３１のアドレス情報をフレーム期間に行デコーダ３２に出力することにより、行デコーダ３２でデコードし、その結果リード行に対してたとえばフレーム読み出しラインあるいはリード用ダミーライン、シャッタ１行に対してフレームシャッタ行（ライン）あるいはシャッタ１用ダミーライン、またシャッタ２行に対してフレームシャッタラインあるいはシャッタ２用ダミーラインと同時に複数の行を選択する。
このように、ダミー行を選択するとき、これと同時に有効画素の画素行を選択し、フレーム読み出し動作、シャッタ（１，２，・・・，ｎ）用ダミー行のシャッタ動作、他フレームのシャッタ動作を同時に行っている。
すなわち、行デコーダ３２から、ある水平期間、上述のようにたとえば同時に３本の画素（行）ラインを選択している（図３参照）。
したがって、たとえば、行選択回路のＡＮＤ５１、５１Ａ、５１Ｂ、５１Ｃの入力に供給される信号の数が常に一定であり、それぞれの回路の入力のインピーダンス、特に入力容量と浮遊容量を合計した値は同じとなり、それぞれの回路にかかる入力インピーダンスは一定となる。
その結果、行デコーダ３２から出力される動作信号が出力される行ラインの位置が異なってもその動作ラインの数が一定であるので、入力回路のトータルインピーダンスは変わらない。
従って、行選択回路の立ち上がり、立下り波形はラインが切り換っても変化しない。
【００１７】
つぎに、ダミー画素の第１Ｄ行を例にとり、その回路の動作について具体的に説明する。それ以外の有効画素用行選択回路とダミー画素用行選択回路は同じ回路構成であるので、その動作の詳細な説明は省略する。
まずＴＲ信号を出力するダミー画素用行選択回路の動作について説明する。
行デコーダ３２からリード用出力信号、シャッタ１用出力信号、シャッタ２用出力信号、・・・、シャッタｎ用出力信号が出力される。これらの出力信号はＡＮＤ５１，５２，・・・，５４の一方の入力にそれぞれ供給される。またＡＮＤ５１の他方の入力にはＴＲＥ（リード用）信号，ＡＮＤ５２の他方の入力にはＴＲＥ（シャッタ１用）信号，・・・，ＴＲＥ（シャッタｎ用）信号がそれぞれ入力される。
その結果、各ＡＮＤ回路の中で１個でも入力信号の“Ｈ”レベルがあると、次段のＯＲ５５の出力は“Ｈ”レベルとなる。また、行デコーダ３２から出力される全ての入力が“Ｌ”レベルのとき、ＯＲ５５の出力は“Ｌ”レベルとなる。
ＯＲ５５の出力が“Ｈ”レベルのとき、ＴＲＧＥ信号の“Ｈ”レベル期間、ＰＭＯＳＴｒ７５はＯＮ動作状態に、またＮＭＯＳＴｒ７６はＯＦＦ動作状態となる。またこの期間ＮＭＯＳＴｒ７７はＯＦＦ動作状態である。この期間、ＴＲラインに“Ｈ”レベルの信号が出力される。
ＴＲＧＥ信号が“Ｌ”レベルになると、ＰＭＯＳＴｒ７５とＮＭＯＳＴＲ７６はＯＦＦ動作状態となる。この期間、ＮＭＯＳＴｒ７７はＯＮ動作状態となり、ＴＲラインに−１Ｖを供給する。
ＯＲ５５の出力が“Ｌ”レベルのとき、ＴＲＧＥ信号の“Ｈ”レベル期間、ＰＭＯＳＴｒ７５はＯＦＦ動作状態に、またＮＭＯＳＴｒ７６はＯＮ動作状態となる。またこの期間ＮＭＯＳＴｒ７７はＯＦＦ動作状態である。この期間ＴＲラインに“Ｌ”レベルの信号が出力される。
ＴＲＧＥ信号が“Ｌ”レベルになると、ＰＭＯＳＴｒ７５とＮＭＯＳＴＲ７６はＯＦＦ動作状態となる。この期間、ＮＭＯＳＴｒ７７はＯＮ動作状態となり、ＴＲラインに−１Ｖが出力される。
【００１８】
つぎに、ＲＳＴ信号を出力するダミー画素用行選択回路について説明する。
行デコーダ３２からリード用出力信号、シャッタ１用出力信号、シャッタ２用出力信号、・・・、シャッタｎ用出力信号が出力される。これらの出力信号はＡＮＤ６１，６２，・・・，６４の一方の入力にそれぞれ供給される。またＡＮＤ６１の他方の入力にはＲＳＴＥ（リード用）信号，ＡＮＤ６２の他方の入力にはＲＳＴＥ（シャッタ１用）信号，・・・，ＡＮＤ６４の他方の入力にはＲＳＴＥ（シャッタｎ用）信号が入力される。
その結果、ＴＧからのタイミング信号に応じて各ＡＮＤ回路の中で１個でも入力信号の“Ｈ”レベルがあると、次段のＯＲ６５の出力は“Ｈ”レベルとなり、ＲＳＴラインに“Ｈ”レベル信号が出力される。また、行デコーダ３２から出力される全ての入力が“Ｌ”レベルのとき、ＯＲ６５の出力は“Ｌ”レベルとなり、ＲＳＴラインに“Ｌ”レベル信号が出力される。
【００１９】
つぎに、図３を用いて具体例につき説明する。
図３の図Ａに垂直同期信号を、図Ｂに水平同期信号を示す。垂直同期信号を基準にフレーム１，フレーム２，フレーム３，フレーム４，・・・が示してあり、各フレーム内に垂直同期信号に同期して水平同期信号が示してある。この各フレーム期間に、行デコーダで画素部のダミー画素行と有効画素行を選択するＴＲ信号とＲＳＴ信号が出力される。
【００２０】
タイミング発生器３１から、各フレーム期間、水平同期信号に同期してたとえば１０ビットの、リード用行アドレス情報、シャッタ用行アドレス情報１，２（，・・・，ｎ）が出力され、行デコーダ３２に入力される。
そして、各水平期同期信号に同期して行デコーダ３２からリード用出力、シャッタ１用出力とシャッタ２（・・・ｎ）用出力の行選択信号の中で選択された信号が出力される。
その結果、水平同期ｈ０〜ｈ１の期間、リード用出力と、シャッタ１用出力、シャッタ２用出力が“Ｌ”レベルであるので、ＴＧ（タイミングジェネレータ）から出力されるＴＲＥ（リード用）の信号がＡＮＤ５１（５１Ａ，５１Ｂ，５１Ｃ），５２（５２Ａ，５２Ｂ．５２Ｃ），・・・，５４（５４Ａ，５４Ｂ，５４Ｃ）に入力されても、出力は“Ｌ”レベルとなる。その結果ＯＲ５５の出力は“Ｌ”レベルとなる。
ＯＲ５５の出力が“Ｌ”レベルのとき、ＴＲＧＥ信号の“Ｈ”レベルが入力されると、ＰＭＯＳＴｒ７５はＯＦＦ動作状態、ＮＭＯＳＴｒ７６はＯＮ動作状態となる。
そして、ＮＭＯＳＴｒ７６のドレインは“Ｌ”レベルとなり、ＴＲ信号は“Ｌ”レベルに設定される。
このとき、インバータ７４の出力は“Ｌ”レベルとなり、ＮＭＯＳＴｒ７７はＯＦＦ状態になっている。
ＴＲＧＥ信号が“Ｌ”レベルになると、ＮＭＯＳＴｒ７６はＯＦＦ状態で、ＣＭＯＳを構成するＰＭＯＳＴｒ７５とＮＭＯＳＴｒ７６はともにＯＦＦ状態で、出力はフローティング状態になる。また、ＮＭＯＳＴｒ７７はＯＮ状態となり導通するので、ＴＲ信号ラインは−１Ｖに設定される。その結果画素ユニットを構成するトランジスタＴｒ１はＯＦＦ状態になる。
【００２１】
また同様に、ＡＮＤ６１（６１Ａ，６１Ｂ，６１Ｃ），６２（６２Ａ，６２Ｂ，６２Ｃ），・・・，６４（６４Ａ，６４Ｂ，６４Ｃ）のそれぞれ一方の入力には“Ｌ”レベルの信号が入力され、それぞれの他方の入力にはＲＳＴＥ（リード用）、ＲＳＴＥ（シャッタ１用）、ＲＳＴ（シャッタ２用），・・・，ＲＳＴＥ（シャッタｎ用）のタイミングパルスが入力される。
その結果、ＯＲ６５の出力は“Ｌ”レベルとなり、ダミー画素の第１Ｄ行から第２Ｄ行（，・・・，ｍＤ行）までと有効画素の第１行から第２行（，・・・，ｍ行）までのＲＳＴ信号は“Ｌ”レベルとなる。その結果画素ユニットを構成するＴｒ２はＯＦＦ状態になる。
【００２２】
つぎに、上述した動作と同じ様に、水平同期ｈ１〜ｈ２の期間タイミング発生器３１のリード用行アドレス情報とシャッタ用行アドレス情報１，２が行デコーダ３２に供給され、デコードされた結果、リード行は選択されず、またシャッタ１行では有効画素用行選択回路３４−１〜３４−ｎを選択してフレーム１のシャッタ動作が行われ、シャッタ２行ではシャッタ２用ダミー行、たとえばダミー画素用行選択回路３３−２Ｄが選択され、シャッタ動作が行われる。
水平同期ｈ２〜ｈ３の期間、リード行は選択されず、シャッタ２行は継続してシャッタ２用ダミー行を選択している。
しかし、シャッタ１行はフレーム１の有効画素行のシャッタ動作を中止し、シャッタ１用のダミー行を選択し、シャッタ動作を開始する。すなわち、タイミング発生器３１から供給されたリード用行アドレス情報、シャッタ用行アドレス情報１、シャッタ用行アドレス情報１、シャッタ用行アドレス情報２が行デコーダ３２でデコードされ、水平同期のｈ２の時刻になると、ライン選択信号を出力するダミー画素の設けられたダミー画素行のラインを選択する信号を出力する。
【００２３】
第２フレーム開始の水平同期ｈ３〜ｈ４までの期間、リード行でフレーム読み出し動作を行う。この場合、上述したように、ＴＲラインに“Ｈ”レベルの信号が供給され、それによりＮＭＯＳＴｒ１がＯＮ動作状態となり、ＰＤに蓄積されていた電荷がＦＤに転送され、さらにＮＭＯＳＴｒ３を介して行信号ラインから画像信号が読み出される。
このような動作が水平同期ｈ３〜ｈ４の期間繰り返され、選択行の数は常に３で一定である。その結果、行選択回路のＡＮＤ（５１，５１Ａ，５１Ｂ，５１Ｃ），ＡＮＤ（５２，５２Ａ，５２Ｂ，５２Ｃ），・・・，ＡＮＤ（５４，５４Ａ，５４Ｂ，５４Ｃ）やＡＮＤ（６１，６１Ａ，６１Ｂ，６１Ｃ），ＡＮＤ（６２，６２Ａ，６２Ｂ，６２Ｃ），・・・，ＡＮＤ（６４，６４Ａ，６４Ｂ，６４Ｃ）の合計した入力インピーダンスが一定であり、これらのＡＮＤ回路の立ち上がりと立下がりの時定数は変わらず、その入力出力波形は一定である。
【００２４】
また、フレーム２の水平同期ｈ４〜ｈ５の期間、リード行はフレーム１の読み出しを中止し、リード用ダミー行を選択する。このとき、シャッタ１行はシャッタ１用ダミー行を選択し続ける。一方、シャッタ２行はフレーム２の有効画素の行を選択し各水平期間シャッタ動作を行う。このとき、ＴＲ信号ラインとＲＳＴ信号ラインに同時に“Ｈ”レベルの信号が供給されて、有効画素の画素ユニットを構成するＮＭＯＳＴＲ１、ＮＭＯＳＴｒ２が共にＯＮ動作し、画素がリセットされる。この水平同期ｈ４〜ｈ５の期間、選択行の数は３である。
【００２５】
フレーム３の水平同期ｈ５〜ｈ６の期間、リード行はフレーム２を読み出し動作し、シャッタ１行はシャッタ１用ダミー行を選択し、有効画素のシャッタ動作を行い、シャッタ２行はフレーム２の有効画素の画素行を選択し、シャッタ動作を継続している。
この水平同期ｈ５〜ｈ６の期間もフレーム２の読み出しのため有効画素の画素行を選択し、シャッタ１行はシャッタ１用ダミー行を選択し、さらにシャッタ２行もフレーム２の有効画素の画素行を選択しシャッタ動作を行っている。
このことから、水平同期ｈ５〜ｈ６の期間も選択行の数は３であり、各フレーム期間の行選択数は一定で、画素駆動回路の行選択部（回路）のＡＮＤ回路の入力インピーダンスは一定で、それに伴い入力、出力波形は一定である。
【００２６】
以下同様に、フレーム３の水平同期ｈ６〜ｈ７，・・・，フレーム４，・・・と繰り返す。この図３において、フレーム２，フレーム３，フレーム４，・・・の各フレーム期間、選択行の数は、フレームが変わっても常に３と一定にしている（図３Ｆ）。
この結果、画素のＲＳＴスイッチ（Ｔｒ２）やＴＲスイッチ（Ｔｒ１）のＯＮ期間は一定となる。ＯＮ期間の設定は上述したＡＮＤ回路のドライブ能力を上げたりして、回路特性を満足するように、最初設定するとよい。
したがって、リード行およびシャッタ行全てに別々のダミー行を設けることにより、フレーム期間、選択される行の数が常に一定とすることができる。
シャッタ行が２行のときシャッタのダミー行２行、またリード行が１行のときそのリードダミー行１行の合計３行のダミー行（ｍＤ＝３）設けるとよい。このダミー行のアドレス指定はタイミング発生器３１のアドレス情報で指定し、行デコーダ３２でデコードしてダミー行を水平同期して出力している。
その結果、基準電位レベルおよび電荷転送効率の定常化が図ることができ、出力信号レベルの行単位の斑および残像が発生しない。
また各行のＲＳＴ信号線およびＴＲ信号線にかかる負荷を各読み出し期間に対して常に一定にすることで、出力信号レベルの行単位の斑を無くすることができる。
またリード行とシャッタ行の数と同数またはそれ以上ダミー行が存在するため、各ダミー行が選択される割合が減少し、ダミー行の画素劣化が抑えられる。
【００２７】
つぎに、図１，２，３に示した固体撮像装置の画素駆動回路３０と他の固体撮像装置の比較結果について、図４，５，６と図７を用いて説明する。
図２,３の画素駆動回路３０対して、タイミング発生器３１からリード用行アドレス情報、シャッタ用行アドレス情報１、シャッタ用行アドレス情報２を発生し、行デコーダ３２で選択ラインが任意に設定できない他の固体撮像装置がある。
図４に示す、２本以上のシャッタ行がある固体撮像装置のシステムでは、フレーム毎に使用するシャッタ行が変わる場合がある。
図４において、フレーム１の期間、リード行はまだ画素行を選択せず、シャッタ１行は、フレーム１のシャッタ動作を水平同期ｈ１〜ｈ２の期間まで行い、またシャッタ２行はまた動作せず行を選択していない。フレーム２の期間、リード行はフレーム１の読み出し動作を水平同期ｈ２〜ｈ４の期間行うが、シャッタ１行はフレーム１のシャッタ動作を中止している。一方、シャッタ２行はフレーム２の期間の始と終りの数水平同期（ｈ２〜ｈ３，ｈ５〜ｈ６）を除き、フレーム２のシャッタ動作を行っている。
以後同様な動作を行う。このような場合も、シャッタをかける必要がない期間が発生し、この期間に有効画素行にシャッタをかけると、同フレーム内画素で露光時間の差が発生する可能性がある。
【００２８】
また、有効画素を選択できないときの対処として、いずれの行も選択しない他の固体撮像装置の例を図５に示す。
たとえば、図５のフレーム２において、水平同期ｈ３〜ｈ４の期間、リード行はフレーム１の読み出し動作を行い、シャッタ１行は非選択動作を行い、またシャッタ２行も非選択動作である。水平同期ｈ４〜ｈ５の期間、リード行は行非選択動作、シャッタ１行は非選択動作であり、またシャッタ２行はフレーム２のシャッタ動作を行っている。フレーム２の期間の選択行の数は常に１である。
選択行が１で、画素行選択回路のＡＮＤ回路の選択行の数が１であり、その入力には他のＯＦＦ状態のＡＮＤ回路の入力インピーダンと配線容量が追加される。ＯＦＦ動作中のＡＮＤ回路の入力インピーダンスは大きく、この入力容量は小さい。またこれに配線容量を加えても、通常選択されている行数より少ないので、立ち上がり時間と立下がり時間が短くなる。この波形図を図７（Ａ）に示す。
つぎに、フレーム３の水平同期ｈ５〜ｈ６期間では、選択行の数が２で、画素用行選択回路のＡＮＤが２行選択される。この２行に“Ｈ”レベルの信号が出力されるので、ＡＮＤ回路２個のみが動作状態となり、それ以外のＡＮＤ回路はＯＦＦ状態となる。したがって、選択された２行のＡＮＤ回路の入力インピーダンスとそれ以外のＯＦＦ状態のＡＮＤ回路の入力インピーダンスさらには配線容量が追加され、図７（Ａ）と比較して、立ち上がり時間と立下り時間は大きくなり、その結果を図７（Ｂ）に示す。
つぎに、フレーム２の水平同期ｈ６〜ｈ７期間では、選択行の数が３となり、画素行が３行選択される。３個のＡＮＤ回路の入力インピーダンスと、それ以外のＯＦＦ状態のＡＮＤ回路の入力インピーダンスとさらに配線容量が加わり、トータルの入力インピーダンスが決まる。
その結果、立ち上がり時間と立下り時間が図７（Ｂ）と比較してさらに大きくなり、画素のＲＳＴスイッチやＴＲスイッチのＯＮ期間が短くなる（図７（Ｃ））。
以下同様に繰り返す。
【００２９】
このように、選択される行の数に変化があると、ＲＳＴライン（信号線）とＴＲラインを選択するための回路（ダミー画素用行選択回路、有効画素用行選択回路）の負荷が変わり、それに伴い、各信号の立ち上がり時間、立下り時間にも変化が生じる。
この場合も図４と同様に立ち上がり時間、立下り時間のばらつきは、画素のＲＳＴスイッチやＴＲスイッチのＯＮ期間のばらつきとなる。
【００３０】
また図６の他の固体撮像装置の各フレームにおいても、フレーム２で選択行の数が２、フレーム３の水平同期ｈ５〜ｈ８の期間、選択行の数が３、水平同期ｈ８〜ｈ９の期間選択行の数が２、水平同期ｈ９〜ｈ１０の期間１、・・・となっていて、各フレーム間またフレーム内においても選択行の数が変化している。その特性は図５と同様で、選択行の数により負荷が変化し、図７Ａ，Ｂ，Ｃに示すように、立ち上がり時間と立下り時間が変化する。
【００３１】
上述した図４，５，６に対して図２の画素駆動回路３０の動作は図３に示したように、各フレーム、たとえばフレーム２，フレーム３，・・・で選択行の数は常に３と一定であり、ダミーまたは有効画素用行選択回路の立ち上がり時間と立下り時間は変化しない。
また、今まではＣＭＯＳイメージセンサを用いた固体撮像装置の例を示したが、これ以外に等価なセンサでもよく、たとえばＶＭＩＳ（Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  Ｍｏｄｕｌａｔｉｏｎ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）などにも適用できる。
その結果、ＲＳＴスイッチ（たとえばＭＯＳトランジスタ）とＴＲスイッチ（たとえばＭＯＲトランジスタ）のＯＮ期間を一定にし、ＲＳＴスイッチのＯＮ期間によるＦＤの基準電位レベル（ＶＳＥＬより供給）のばらつきを無くすることができる。
ＴＲスイッチのＯＮ期間のばらつきを無くし、その結果ＰＤに蓄積された電荷をＦＤへ転送する際の電荷転送効率のばらつきを無くし、出力信号レベルに行単位の斑の発生や、残像を無くすることができる。
またリード行とシャッタ行の数と同数またはそれ以上ダミー行が存在するため、各ダミー行が選択される割合が減少し、ダミー行の画素劣化が抑えることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態例である固体撮像装置の全体ブロックを示す図である。
【図２】図１に示した本発明の実施形態例である固体撮像装置の画素行選択回路の回路構成を示した図である。
【図３】図２に示した画素選択回路の動作を説明するためのタイミングチャートである。
【図４】他の固体撮像装置の動作を説明するためのタイミングチャートである。
【図５】他の固体撮像装置の動作を説明するためのタイミングチャートである。
【図６】他の固体撮像装置の動作を説明するためのタイミングチャートである。
【図７】図４から図６に示した他の固体撮像装置の動作を説明するための波形図である。
【符号の説明】
【００３３】
１０…固体撮像装置、１１，３１…タイミング発生器、１２，３２…行デコーダ、１３…画素部、１４…ダミー画素部、１５…有効画素部、１６…カラム選択部、１７…水平転送部、１８…ＡＦＥ（アナログフロントエンド）回路、３０…画素駆動回路、３４−１〜３４ｎ…有効画素用行選択回路、３４Ｄ−１〜３４Ｄ−ｎ…ダミー画素用行選択回路、５１〜５４，６１〜６４，５１Ａ〜５４Ａ，６１Ａ〜６４Ａ，５１Ｂ〜５４Ｂ，６１Ｂ〜６４Ｂ，５１Ｃ〜５４Ｃ，６１Ｃ〜６４Ｃ…ＡＮＤ回路、６５，６５Ａ，６５Ｂ，６５Ｃ…ＯＲ回路、７１，７２，７１Ａ，７２Ａ，７１Ｂ，７２Ｂ，７１Ｃ，７２Ｃ…ＮＡＮＤ回路、７３，７４，７３Ａ，７４Ａ，７３Ｂ，７４Ｂ，７３Ｃ，７４Ｃ…ＩＮＶ（インバータ）、７５，７５Ａ，７５Ｂ，７５Ｃ…ＰＭＯＳＴｒ（Ｐ型ＭＯＳトランジスタ）、７６，７７，７６Ａ，７７Ａ，７６Ｂ，７７Ｂ，７６Ｃ，７７Ｃ…ＮＭＯＳＴｒ（Ｎ型ＭＯＳトランジスタ）、ＰＤ…フォトダイオード（光検出素子）、Ｔｒ１…ＴＲ（トランスファ）スイッチ（ＮＭＯＳＴｒ）、Ｔｒ２…ＲＳＴ（リセット）スイッチ（ＮＭＯＳＴｒ）、Ｔｒ３…増幅用トランジスタ（ＮＭＯＳＴｒ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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