(57)【要約】【課題】  従来の半導体装置においては、数少ない抵抗素子を用いて効率良く多種類の識別情報を得るという点で向上の余地がある。【解決手段】  半導体装置１は、半導体基板１０、ｎ個（ｎは２以上の整数）の抵抗素子２０、配線３０、および端子４０ａ，４０ｂを備えている。これら抵抗素子２０は、相異なる抵抗値を有しており、回路素子群を構成している。具体的には、ｎ個の抵抗素子２０のうち最小の抵抗値をもつ抵抗素子の抵抗値をＲとしたとき、他のｎ−１個の抵抗素子２０の抵抗値は、それぞれ２ｊ・Ｒ（ｊ＝１，２，…，ｎ−１）と表される。配線３０は、ｎ個の抵抗素子２０のうちｋ個（ｋは１以上ｎ以下の整数）を互いに電気的に接続している。これにより、端子４０ａ，４０ｂ間には、それらｋ個の抵抗素子２０の抵抗値の和が現れる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
特性値が相異なるｎ個（ｎは２以上の整数）の回路素子により構成される回路素子群と、
前記ｎ個の回路素子のうちｋ個（ｋは１以上ｎ以下の整数）を互いに電気的に接続する配線と、
前記配線の相異なる２箇所にそれぞれ接続された第１および第２の特性値測定用端子と、を備え、
前記ｎ個の回路素子の前記特性値のうち最小のものをＸとしたとき、他のｎ−１個の回路素子の前記特性値は、それぞれ２ｊ・Ｘ（ｊ＝１，２，…，ｎ−１）と表され、
前記配線は、前記ｋ個の回路素子の前記特性値の和が前記第１および第２の特性値測定用端子間に現れるように、前記ｋ個の回路素子を互いに接続していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記回路素子は抵抗素子であり、前記特性値は当該抵抗素子の抵抗値である半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ｎ個の前記抵抗素子のうち最小の抵抗値をもつ抵抗素子の両端には、当該抵抗素子の抵抗値を測定するための基準抵抗測定用端子が２つずつ接続されている半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１および第２の特性値測定用端子のうち少なくとも一方は、前記基準抵抗測定用端子と共有されている半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記回路素子群は、複数設けられている半導体装置。
【請求項６】
半導体基板上に特性値が相異なるｎ個（ｎは２以上の整数）の回路素子を形成する回路素子形成工程と、
前記ｎ個の回路素子のうちｋ個（ｋは１以上ｎ以下の整数）を互いに電気的に接続する配線を形成する配線形成工程と、
前記配線の相異なる２箇所にそれぞれ接続されるように第１および第２の特性値測定用端子を形成する端子形成工程と、を含み、
前記回路素子形成工程においては、前記ｎ個の回路素子の前記特性値のうち最小のものをＸとしたとき、他のｎ−１個の回路素子の前記特性値がそれぞれ２ｊ・Ｘ（ｊ＝１，２，…，ｎ−１）と表されるように、前記回路素子を形成し、
前記配線形成工程においては、前記配線によって互いに接続される前記ｋ個の回路素子の前記特性値の和が前記第１および第２の特性値測定用端子間に現れるように、前記配線を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記配線形成工程においては、電子線直描により前記配線を形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一般に、半導体装置の製造においては、１枚のウェハから複数の半導体装置が得られる。それらの半導体装置は、各々パッケージングされた上で出荷される。その際、何らの手段も講じなければ、各半導体装置の製造ロット番号、ウェハ番号あるいはウェハ内での位置等の情報は判らなくなってしまう。
【０００３】
そこで、各半導体装置を識別するための識別情報をパッケージ上に捺印する手法も提案されている。しかし、その捺印は、不良解析等のためにパッケージを開封した後では消えてしまう。また、パッケージングせずに半導体装置を出荷する場合には、その捺印すら不可能である。
【０００４】
これに対して、識別情報を半導体装置自体に記憶させる手法も提案されている（特許文献１〜４）。例えば、特許文献１に記載の半導体装置においては、相異なる抵抗値を有する複数の抵抗素子が設けられており、それらの接続関係と抵抗値の比との組み合わせが識別情報として用いられている。
【０００５】
また、特許文献２に記載の半導体装置においては、線上の抵抗素子と、その抵抗素子上に等間隔で設けられた複数のコンタクトと、３つの測定端子とが設けられている。それらの３つの測定端子のうち第１および第２の端子はそれぞれ、抵抗素子の一端に設けられたコンタクトおよびその隣りのコンタクトに接続されている。そして、残りの第３の端子が接続されるコンタクトを半導体装置毎に異ならしめることにより、第１および第２の端子間に現れる抵抗値と第１および第３の端子間に現れる抵抗値との比を識別情報として用いている。
【特許文献１】特開平５−１０２２６３号公報
【特許文献２】特開平５−２１８２０７号公報
【特許文献３】特開平５−３１５２０７号公報
【特許文献４】特開２０００−２１６９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、これらの半導体装置においては、装置全体の小型化の観点からも、数少ない抵抗素子を用いて効率良く多種類の識別情報を得られることが好ましい。しかしながら、特許文献１，２に記載の手法には、かかる効率の面で向上の余地がある。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、特性値が相異なるｎ個（ｎは２以上の整数）の回路素子により構成される回路素子群と、上記ｎ個の回路素子のうちｋ個（ｋは１以上ｎ以下の整数）を互いに電気的に接続する配線と、上記配線の相異なる２箇所にそれぞれ接続された第１および第２の特性値測定用端子と、を備え、上記ｎ個の回路素子の上記特性値のうち最小のものをＸとしたとき、他のｎ−１個の回路素子の上記特性値は、それぞれ２ｊ・Ｘ（ｊ＝１，２，…，ｎ−１）と表され、上記配線は、上記ｋ個の回路素子の上記特性値の和が上記第１および第２の特性値測定用端子間に現れるように、上記ｋ個の回路素子を互いに接続していることを特徴とする。
【０００８】
この半導体装置においては、それぞれＸ，２Ｘ，２２Ｘ，…，２ｎ−１Ｘと表される特性値をもつｎ個の回路素子が設けられている。そして、これらの回路素子の一部または全部は配線によって電気的に接続され、接続された回路素子の特性値の和が第１および第２の特性値測定用端子間に現れるように構成されている。ここで、１から２ｎ−１までの２ｎ−１個の全ての整数は、１，２，２２，…，２ｎ−１のｎ個の整数の中から選ばれたｋ個の整数の和として得られる。したがって、第１および第２の特性値測定用端子間に現れる上記特性値の和を識別情報として用いることにより、ｎ個の回路素子から２ｎ−１種類の識別情報を得ることができる。
【０００９】
また、本発明による半導体装置の製造方法は、半導体基板上に特性値が相異なるｎ個（ｎは２以上の整数）の回路素子を形成する回路素子形成工程と、上記ｎ個の回路素子のうちｋ個（ｋは１以上ｎ以下の整数）を互いに電気的に接続する配線を形成する配線形成工程と、上記配線の相異なる２箇所にそれぞれ接続されるように第１および第２の特性値測定用端子を形成する端子形成工程と、を含み、上記回路素子形成工程においては、上記ｎ個の回路素子の上記特性値のうち最小のものをＸとしたとき、他のｎ−１個の回路素子の上記特性値がそれぞれ２ｊ・Ｘ（ｊ＝１，２，…，ｎ−１）と表されるように、上記回路素子を形成し、上記配線形成工程においては、上記配線によって互いに接続される上記ｋ個の回路素子の上記特性値の和が上記第１および第２の特性値測定用端子間に現れるように、上記配線を形成することを特徴とする。
【００１０】
この製造方法によれば、それぞれＸ，２Ｘ，２２Ｘ，…，２ｎ−１Ｘと表される特性値をもつｎ個の回路素子が設けられた半導体装置が製造される。そして、その半導体装置においては、これらの回路素子の一部または全部は配線によって電気的に接続され、接続された回路素子の特性値の和が第１および第２の特性値測定用端子間に現れるように構成されている。したがって、第１および第２の特性値測定用端子間に現れる上記特性値の和を識別情報として用いることにより、ｎ個の回路素子から２ｎ−１種類の識別情報を得ることができる半導体装置が得られる。
【発明の効果】
【００１１】
本発明によれば、効率良く多種類の識別情報を得ることが可能な半導体装置およびその製造方法が実現される。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１３】
図１は、本発明による半導体装置の一実施形態を示す断面図である。半導体装置１は、半導体基板１０、抵抗素子２０（回路素子）、配線３０、および端子４０ａ，４０ｂを備えている。半導体基板１０は、例えばシリコン基板である。
【００１４】
半導体基板１０上には、ｎ個（ｎは２以上の整数）の抵抗素子２０が形成されている。これら抵抗素子２０は、相異なる抵抗値（特性値）を有しており、回路素子群を構成している。具体的には、ｎ個の抵抗素子２０のうち最小の抵抗値をもつ抵抗素子（基準抵抗）の抵抗値（基準抵抗値）をＲとしたとき、他のｎ−１個の抵抗素子２０の抵抗値は、それぞれ２ｊ・Ｒ（ｊ＝１，２，…，ｎ−１）と表される。すなわち、ｎ個の抵抗値は、小さい順に、Ｒ，２Ｒ，２２Ｒ，…，２ｎ−１Ｒである。なお、ｎの値は、８以上であることが好ましい。
【００１５】
抵抗素子２０は、コンタクトプラグ５２によって配線３０と接続されている。配線３０は、ｎ個の抵抗素子２０のうちｋ個（ｋは１以上ｎ以下の整数）を互いに電気的に接続している。これらｋ個の抵抗素子２０は、互いに直列に接続されている。これにより、後述する端子４０ａ，４０ｂ間には、それらｋ個の抵抗素子２０の抵抗値の和が現れる。また、本実施形態において配線３０は、多層に渡って形成されている。相異なる層の配線同士は、ビアプラグ５４によって互いに接続されている。
【００１６】
最上層の配線３０には、端子４０ａ（第１の特性値測定用端子）および端子４０ｂ（第２の特性値測定用端子）が接続されている。これら端子４０ａ，４０ｂは、配線３０によって接続された抵抗素子２０の抵抗値の和を半導体装置１の外部から測定するためのパッドであり、配線３０の相異なる２箇所にそれぞれ接続されている。具体的には、端子４０ａ，４０ｂは、上記ｋ個の抵抗素子２０が直列に接続されてなる合成抵抗の両端それぞれに接続されている。これら抵抗値の和を測定するための端子４０ａ，４０ｂは、半導体装置の信号の入出力に用いられる通常のパッドと同一の形状であり、半導体装置をパッケージングする際には、端子４０ａ，４０ｂも外部から測定できるよう、外部端子に接続するものとする。
【００１７】
図２を参照しつつ、抵抗素子２０、配線３０および端子相互の接続関係の一例を説明する。同図においては、それぞれＲ、２Ｒ、４Ｒおよび８Ｒの抵抗値をもつ４個の抵抗素子２０１，２０２，２０３，２０４が設けられている。本例では、抵抗素子２０４の一端が端子４０ａと接続されている。また、基準抵抗である抵抗素子２０１の両端にはそれぞれ２つずつの端子が接続されている。これらの端子４２１〜４２４（基準抵抗測定用端子）は、基準抵抗の抵抗値を測定するための端子である。具体的には、抵抗素子２０１の一端には、端子４２１，４２２が接続され、他端には、端子４２３，４２４が接続されている。上述の端子４０ｂは、端子４２１と共有されている。
【００１８】
また、抵抗素子２０１，２０３，２０４は、配線３０によって互いに直列に接続されている。すなわち、本例では、ｋ＝３である。これにより、端子４０ａ，４０ｂ間には、これらの３つの抵抗素子２０１，２０３，２０４の合成抵抗として１３Ｒの抵抗値が現れる。
【００１９】
なお、端子４２１〜４２４を全て設けることは必須ではなく、両端それぞれに１つずつ設ける構成としてもよい。また、基準抵抗の抵抗値が既知であれば、基準抵抗測定用端子を設けなくてもよい。ただし、本例においては、端子４２１が端子４０ｂと共有されているので、基準抵抗測定用端子を設けない場合であっても端子４２１は設けられることになる。
【００２０】
図３は、回路素子群の構成の一例を示す回路図である。ただし、同図は、抵抗素子相互間が接続されていない状態を示している。本例においては、それぞれ２ｊ−１・Ｒ（ｊ＝１，２，…，８）の抵抗値をもつ８個の抵抗素子２１１〜２１８が設けられている。また、これらの抵抗素子２１１〜２１８を任意に接続するため、各抵抗素子の両端それぞれにコンタクトがとれるように構成されている。
【００２１】
上述の配線３０、コンタクトプラグ５２およびビアプラグ５４それぞれの抵抗値は、好ましくは上記Ｒの１％以下、より好ましくは上記Ｒの０．１％以下である。また、端子４０ａ，４０ｂにプローブ等の測定用器具を接触させたときの接触抵抗値は、好ましくは上記Ｒの１％以下、より好ましくは上記Ｒの０．１％以下である。また、半導体装置をパッケージングした場合、端子４０ａ，４０ｂから外部端子までの抵抗値は、好ましくは上記Ｒの１％以下、より好ましくは上記Ｒの０．１％以下である。
【００２２】
次に、半導体装置１の製造方法と併せて、本発明による半導体装置の製造方法の一実施形態を説明する。本実施形態に係る製造方法は、半導体基板１０上に抵抗値が相異なるｎ個の抵抗素子２０を形成する回路素子形成工程と、ｎ個の抵抗素子２０のうちｋ個を互いに電気的に接続する配線３０を形成する配線形成工程と、配線３０の相異なる２箇所にそれぞれ接続されるように端子４０ａ，４０ｂを形成する端子形成工程と、を含む。ここで、回路素子形成工程においては、ｎ個の抵抗素子２０の抵抗値のうち最小のものをＲとしたとき、他のｎ−１個の抵抗素子２０の抵抗値がそれぞれ２ｊ・Ｒと表されるように、抵抗素子２０を形成する。また、配線形成工程においては、配線３０によって互いに接続されるｋ個の抵抗素子２０の抵抗値の和が端子４０ａ，４０ｂ間に現れるように、配線３０を形成する。
【００２３】
半導体装置１の製造方法の具体例としては、例えば以下のものが挙げられる。本例では、半導体基板１０としてシリコン基板を用いる。まず、シリコン基板上に拡散層領域と素子分離領域とを形成する。次に、トランジスタを形成するためのイオン注入を行う。続いて、ゲート酸化膜となるシリコン酸化膜を形成する。
【００２４】
その後、ゲート電極となる多結晶シリコンを成膜する。この多結晶シリコンは、ゲルマニウムを含んでいてもよい。続いて、フォトリソグラフィー等を用いて多結晶シリコンをパターニングし、ゲート電極とする。このとき、素子分離領域上にある多結晶シリコンを、所望の抵抗値となるように長さおよび幅を設計した上でパターニングし、回路素子群を形成する（回路素子形成工程）。
【００２５】
次に、トランジスタを形成するためのイオン注入を行う。続いて、拡散層およびゲート電極の上部をシリサイド化する。このとき、本例では、所望の抵抗値を得るため、回路素子群の上部はシリサイド化しない。シリサイド化を阻止するために、シリコン酸化膜をウェハ全面に成膜する。その後、フォトリソグラフィーまたはエッチング等の方法によって、シリサイド化する部分のみのシリコン酸化膜を除去する。このとき、回路素子群上のシリコン酸化膜は、除去しない。
【００２６】
次に、Ｔｉ、Ｃｏ、Ｎｉ等の金属をウェハ全面に成膜し、それをシリサイド化した後、余剰な金属を除去する。続いて、層間絶縁膜として、シリコン酸化膜、またはシリコン窒化膜とシリコン酸化膜との積層構造からなる絶縁膜をウェハ全面に形成する。その後、回路素子群の各抵抗素子２０の両端部分にそれぞれ接続されるように、コンタクトプラグ５２を形成する。
【００２７】
次に、コンタクトプラグ５２の上部に配線層を形成する。続いて、配線３０に接続されるように、その配線層にビアプラグ５４を形成する。以下、同様にして、任意の数の配線層を形成し、回路素子群の各抵抗素子２０と電気的な接続が取れるようにする。さらに、ＥＢ（電子線）描画を用いて、ウェハ上に製造されている複数の半導体装置間で相異なる抵抗の値となるように、回路素子群の各抵抗素子２０を接続する（配線形成工程）。その後、端子４０ａ，４０ｂを形成する（端子形成工程）。以上により、図１の半導体装置１が得られる。
【００２８】
配線形成工程においては、例えば、第１の半導体装置については、抵抗値Ｒの抵抗素子のみを接続し、抵抗値Ｒが端子４０ａ，４０ｂ間に現れるようにする。また、第２の半導体装置については、抵抗値２Ｒの抵抗素子のみを接続し、抵抗値２Ｒが端子４０ａ，４０ｂ間に現れるようにする。さらに、第３の半導体装置については、抵抗値Ｒと抵抗値２Ｒとを直列接続することにより、抵抗値３Ｒが端子４０ａ，４０ｂ間に現れるようにする。
【００２９】
なお、半導体装置１における回路素子群以外の配線については、フォトリソグラフィー技術によってパターニングしてもよい。このとき、回路素子群の各抵抗素子２０を接続する領域はパターニングしない。続いて、回路素子群の各抵抗素子２０を接続するため、その領域だけをＥＢ直描によりパターニングし、配線３０を形成する。
【００３０】
本実施形態の効果を説明する。半導体装置１においては、それぞれＲ，２Ｒ，２２Ｒ，…，２ｎ−１Ｒと表される抵抗値をもつｎ個の抵抗素子２０が設けられている。そして、これらの抵抗素子２０の一部または全部は配線３０によって接続され、接続された抵抗素子２０の抵抗値の和が端子４０ａ，４０ｂ間に現れるように構成されている。ここで、１から２ｎ−１までの２ｎ−１個の全ての整数は、１，２，２２，…，２ｎ−１のｎ個の整数の中から選ばれたｋ個の整数の和として得られる。したがって、端子４０ａ，４０ｂ間に現れる上記抵抗値の和を識別情報として用いることにより、ｎ個の抵抗素子から２ｎ−１種類の識別情報を得ることができる。このため、半導体装置１においては、数少ない抵抗素子を用いても、効率良く多種類の識別情報を得ることが可能である。
【００３１】
ところで、ｎ個の整数の中からｋ個を選ぶときの組み合わせは、ｎＣ１＋ｎＣ２＋…＋ｎＣｎ＝２ｎ−１通りである。この式が成り立つことは、２項定理：（１＋１）ｎ＝ｎＣ０＋ｎＣ１＋ｎＣ２＋…＋ｎＣｎから明らかである。ここで、半導体装置１においては、上述のように、ｎ個の抵抗素子を用いて、２ｎ−１通りの識別情報が得られる。つまり、ｎ個の抵抗素子からｋ個を選ぶときの組み合わせと、それにより得られる識別情報（ここでは抵抗値の和）とが一対一に対応している。換言すれば、相異なる組み合わせ間で、識別情報が全く重複していない。このことからも、半導体装置１においては、ｎ個の抵抗素子から多種類の識別情報が効率良く得られていることがわかる。
【００３２】
かかる構成の半導体装置１に対して、特許文献３には、レーザーマーカーによりドットマトリクスを形成する手法が開示されている。また、特許文献４には、文字情報を２進法に変換し、予め用意してあるヒューズをレーザーで切断することにより、その文字情報を書き込むという手法が開示されている。
【００３３】
しかしながら、これらの文献に記載の手法のように、視覚的に読み取れるように情報を書き込む手法では、パッケージ化された半導体装置の場合、それを開封しない限り、その情報を読み取ることができない。パッケージにも同様の情報を記入しておくことも考えられる。しかし、その場合、半導体装置に、パッケージにと、２回も情報を書き込まなければならない。この点、半導体装置１によれば、半導体装置に書き込まれた識別情報を電気的に読み出すことができるため、パッケージを開封することなしに識別情報を読み取ることが可能である。
【００３４】
また、半導体装置に識別情報を記憶させるための別の手法として、半導体装置に不揮発性メモリを搭載することも考えられる。しかし、それでは、製造工程数の増大を招いてしまう。この点、本実施形態によれば、製造工程数の増大を招くことなく、半導体装置１に識別情報を記憶させることが可能である。
【００３５】
本実施形態において、回路素子は抵抗素子であり、特性値はその抵抗値である。このため、相異なる特性値をもつｎ個の回路素子を簡略な構成で実現することができる。
【００３６】
ｎの値が８以上である場合、数少ない抵抗素子から効率良く多種類の識別情報が得られるという半導体装置１の効果が顕著となる。例えば、ｎ＝８の場合、僅か８個の抵抗素子から２８−１＝２５５通りもの識別情報が得られる。
【００３７】
図２に示すように基準抵抗の両端に２つずつ端子を設けた場合、基準抵抗の抵抗値をケルビンパターンとして測定することが可能となる。
【００３８】
また、端子４０ａ，４０ｂのうち少なくとも一方を基準抵抗測定用端子と共有する場合、共有しない場合に比して端子の数を少なくすることができるため、半導体装置１の構成が簡略となる。
【００３９】
配線３０の形成をＥＢ直描により行うことにより、複数の半導体装置間で相異なるパターンの配線３０を容易に形成することができる。
【００４０】
ところで、ＥＢ直描はフォトリソグラフィーと比較するとスループットに劣る。この点、配線３０の形成をＥＢ直描により行う一方で、半導体装置１における回路素子群以外の配線をフォトリソグラフィー技術によって形成することにより、スループットの低下を抑えつつ各半導体装置に異なる抵抗値を有する合成抵抗を形成することができる。ただし、フォトリソグラフィーの代わりにＥＢステッパーを用いてもよく、その場合にも上記同様の効果が得られる。
【００４１】
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては回路素子として抵抗素子を用いたが、回路素子として容量素子を用いてもよい。その場合、特性値はその容量値である。また、配線３０は、ｎ個の容量素子のうちｋ個を互いに並列に接続する。それにより、容量値の和として２ｎ−１種類の識別情報を得ることができる。
【００４２】
また、ｎ個の回路素子により構成される回路素子群は複数設けられていてもよい。回路素子群をｍ個（ｍは２以上の整数）設けた場合、（２ｎ−１）ｍ種類もの識別情報を得ることができる。これにより、一層多くの種類の識別情報を得ることができる。なお、ｍの値は４以上であることが好ましい。例えば、ｎ＝８、ｍ＝４の場合、（２８−１）４＝約４２億通りもの識別情報が得られる。
【００４３】
また、回路素子群を複数設ける場合において、端子４０ａ，４０ｂのうち何れか一方を複数の回路素子間で共有してもよい。その場合、半導体装置１の構成が簡略となる。さらに、基準抵抗測定用端子を設ける場合、基準抵抗の一端に接続される基準抵抗測定用端子を複数の回路素子間で共有してもよい。その場合も、半導体装置１の構成を簡略化することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明による半導体装置の第１実施形態を示す断面図である。
【図２】図１の半導体装置における抵抗素子、配線および端子相互の接続関係の一例を説明するための平面図である。
【図３】回路素子群の構成の一例を示す回路図である。
【符号の説明】
【００４５】
１    半導体装置
１０    半導体基板
２０    抵抗素子
３０    配線
４０ａ，４０ｂ    特性値測定用端子
５２    コンタクトプラグ
５４    ビアプラグ
２０１，２０２，２０３，２０４    抵抗素子
４２１，４２２，４２３，４２４    基準抵抗測定用端子
【図１】
2006253438.tif 000003
【図２】
2006253438.tif 000004
【図３】
2006253438.tif 000005