(57)【要約】【課題】  主要回路領域に形成されるスタックドゲート構造を利用して、その周辺回路領域にキャパシタ素子構造を有する半導体装置を提供する。【解決手段】  半導体基板上の主要回路領域に、第１ゲート絶縁膜２２、浮遊ゲート電極層２３、第２ゲート絶縁膜２５、制御ゲート電極層２６の順に積層された構造を有する半導体装置において、周辺回路領域に、浮遊ゲート電極層２３、第２ゲート絶縁膜２５、及び制御ゲート電極層２６のそれぞれを下部電極、電荷蓄積層、及び上部電極とするキャパシタ素子を備える。電荷蓄積層は、底部に下部電極層が露出する開口部を有し、制御ゲート電極層２６が開口部を介して下部電極に電気的に接続され、上部電極と電気的に分離された第１領域２６Ａを備える。【選択図】  図６
2006253709.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた不揮発性メモリ領域と、
前記不揮発性メモリ領域内の前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された浮遊ゲート電極層と、
前記浮遊ゲート電極層上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された制御ゲート電極層と
前記半導体基板上であって、前記不揮発性メモリ領域の周辺に設けられたキャパシタ素子を有する周辺回路領域と、
前記周辺回路領域内に形成された前記浮遊ゲート電極層と同一の層からなる前記キャパシタ素子の下部電極と、
前記下部電極上に形成された、前記第２ゲート絶縁膜と同一の層からなる前記キャパシタ素子の電荷蓄積層と、
前記電荷蓄積層に形成され、底部に前記下部電極が露出する開口部と、
前記開口部とその周囲の前記電荷蓄積層上に形成され、前記開口部を介して前記下部電極と電気的に接続され、前記制御ゲート電極層と同一の層である第１領域と、
前記電荷蓄積層上に形成され、前記制御ゲート電極層と同一の層であり、前記第１領域と電気的に分離された、前記キャパシタ素子の上部電極
とを備えることを特徴とする半導体装置。
【請求項２】
前記半導体基板に埋め込まれた素子分離領域を有し、
前記第１領域と上部電極は、それぞれ少なくとも一部が前記素子分離領域にオーバーラップしていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記不揮発性メモリは、ＥＰＲＯＭ、ＥＥＰＲＯＭのいずれかであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記不揮発性メモリは、ＮＡＮＤ型、ＡＮＤ型、ＤＩＮＯＲ型、およびＮＯＲ型いずれかのＥＥＰＲＯＭであり、
不揮発性メモリ領域に、メモリセルアレイを有し、
前記素子分離領域は各メモリセル領域を画定するとともに、セル領域内の前記第１ゲート絶縁膜と、前記浮遊ゲート電極層の平面パターンを自己整合的に画定することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１領域および前記上部電極を被覆する層間絶縁層と、
前記素子分離領域の上方部分にあたる前記層間絶縁層に形成され、前記第１領域上にコンタクト部を持つ第１コンタクトホールと、
前記素子分離領域の上方部分にあたる前記層間絶縁層に形成され、前記上部電極上にコンタクト部を持つ第２コンタクトホール
とを有することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記素子分離領域は、
前記第１ゲート絶縁膜と前記浮遊ゲート電極層とが形成された半導体基板主表面に設けられた溝に埋め込まれた絶縁層であり、
前記浮遊ゲート電極層の平面パターンが前記素子分離領域の平面パターンにより自己整合的に画定されていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記素子分離領域は、
前記半導体基板に設けられた溝に埋め込まれた絶縁層であり、
前記浮遊ゲート電極層の平面パターンが前記素子分離領域の平面パターンと独立に形成されたものであることを特徴とする請求項１に記載の半導体装置。
【請求項８】
半導体基板層上の主要回路領域に第１ゲート絶縁膜と浮遊ゲート電極層を形成し、同時に周辺回路領域に前記浮遊ゲート電極層と同一層でキャパシタ素子の下部電極を形成する工程と、
主要回路領域の前記浮遊ゲート電極層上に第２ゲート絶縁膜を形成し、同時に周辺回路領域に、前記第２ゲート絶縁膜と同一層で前記キャパシタ素子の電荷蓄積層を前記下部電極上に形成する工程と、
周辺回路領域内の前記電荷蓄積層に前記下部電極が露出する開口部を形成する工程と、
主要回路領域の前記第２ゲート絶縁膜上に制御ゲート電極層を形成し、同時に周辺回路領域に前記電荷蓄積層と前記開口部を前記制御ゲート電極層で被覆する工程と、
周辺回路領域内の前記制御ゲート電極層をパターニングして、前記開口部を介して前記下部電極と電気的に短絡された第１領域と、前記第１領域と電気的に分離された、前記キャパシタ素子の上部電極とを形成する工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記浮遊ゲート電極層を形成する工程後、前記第２ゲート絶縁膜を形成する工程前に、
前記浮遊ゲート電極層より前記半導体基板層に至る層に溝を形成する工程と、
前記溝を素子分離絶縁膜で埋め込む工程と、
前記浮遊ゲート電極層が露出するまで表面を平坦化し、素子分離領域を形成する工程
とを含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記浮遊ゲート層を形成する工程前に、
前記半導体基板層に溝を形成する工程と、
前記溝を素子分離絶縁膜で埋め込む工程と、
前記半導体基板層が露出するまで表面を平坦化する工程
とを含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記制御ゲート電極層をパターニング後の基板表面に、層間絶縁層を形成する工程と、
前記素子分離領域の上方部分にあたる層間絶縁膜であって、前記第１領域および前記上部電極のそれぞれにコンタクト部を持つ第１コンタクトホールと第２コンタクトホールとを形成する工程
とを含むことを特徴とする請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に係り、特に不揮発性メモリ素子等のスタックドゲート構造や多層電極構造等を有する半導体装置の周辺回路用キャパシタ素子に関する。
【背景技術】
【０００２】
ＥＰＲＯＭ（Electrically  Programmable  ＲＯＭ）、ＥＥＰＲＯＭ（Electrically  Erasable  and  Programmable  ＲＯＭ）、およびフラッシュメモリ等の不揮発性メモリセルを備えた半導体装置（半導体チップ）では、メモリセル形成領域に、浮遊ゲート電極層および制御ゲート電極層を持つスタックドゲート構造を有している。また、これらの半導体装置の同一基板上には、メモリセルとともに、メモリセルを駆動するために必要な制御回路等の周辺回路も形成される。
【０００３】
周辺回路領域には、それぞれの回路に必要なトランジスタ素子、抵抗素子、キャパシタ素子等の薄膜素子を有しており、これらの素子は、プロセスの負担を減らすため、メモリセル部と一括加工により形成されることが望まれる。
【０００４】
例えば、周辺回路に用いるキャパシタ素子の構造に注目すると、フラッシュメモリを有する半導体装置では、以前は、浮遊ゲート電極層の下層に形成されるトンネル酸化膜（第１ゲート絶縁膜）を電荷蓄積層とするキャパシタ素子が形成されていた。この場合は浮遊ゲート電極層と半導体基板をキャパシタ電極として電極の引き出しを行っていた。
【０００５】
しかし、最近では、浮遊ゲート電極層と制御ゲート電極層の間に形成されるゲート間絶縁膜（第２ゲート絶縁膜）をキャパシタ素子の電荷蓄積層として用いるキャパシタ構造が望まれている。一般にゲート間絶縁膜の方がトンネル酸化膜より高誘電材料が使用されており、ゲート間絶縁膜をキャパシタ素子の電荷蓄積層として利用する方がよりキャパシタ素子面積の縮小化を図ることができるからである。
【０００６】
図９は、ゲート間絶縁膜を周辺回路のキャパシタ素子に利用した従来の不揮発性メモリセルアレイを有する半導体装置の一例を示す装置断面図である。同図中左側にメモリセルアレイ領域、右側に周辺回路領域を示している。
【０００７】
ここに示すメモリセルアレイの各メモリセルは素子分離領域により分離されているが、ここでは特に、自己整合型ＳＴＩ（Shallow  Trench  Isolation）構造を有するものを示している。
【０００８】
この自己整合型ＳＴＩ構造は、メモリセルアレイの作製に際して、まず、半導体基板層５０１上に薄いトンネル酸化膜５０２と浮遊ゲート電極層５０３ａを積層形成し、この後、素子分離領域のための溝（トレンチ）を形成し、この溝を埋めるように、表面に絶縁膜を形成し、この後、浮遊ゲート電極層５０３ａが露出するまでＣＭＰ（Chemical  Mechanical  Polishing）を行い、ＳＴＩ層５０４を得ていた。このような、自己整合型ＳＴＩ構造では、ＳＴＩ層５０４を形成する前に、予めトンネル酸化膜５０２と浮遊ゲート電極層５０３ａを先に基板表面に形成するため、ＳＴＩ層５０４を形成した際には、このＳＴＩ層５０４により活性領域（素子領域）が画定されるとともに、同時にトンネル酸化膜５０２と浮遊ゲート電極層５０３の平面パターン枠がＳＴＩ層５０４の側壁位置で画定される。
【０００９】
この後、表面にゲート間絶縁膜５０５、制御ゲート電極層５０６を形成し、必要なパターニングを行った後、さらに層間絶縁層５０７で表面を覆う。層間絶縁層５０７に必要なコンタクトホール５１８ａ〜５１８ｃを開口し、これを導電膜で埋め、層間絶縁層５０７上に形成される配線に接続される。
【００１０】
上述する完全自己整合型ＳＴＩ構造は、構造上微細化が可能である。即ち最小加工寸法単位Ｆに対し、単位メモリセルを４Ｆ２とできる。周辺回路領域において、ゲート間絶縁膜を電荷蓄積層に用いたキャパシタ素子を形成する場合は、キャパシタを構成する浮遊ゲート電極層５０３ａが、活性領域内に自己整合的に形成されることになる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図１０（ａ）および図１０（ｂ）は、図９に示すフラッシュメモリの周辺回路領域における従来のキャパシタ素子構造のみを示した装置平面図および、この平面図上のＡ−Ａ’切断線における装置断面図である。また、図１１（ａ）〜図１１（ｅ）は、このキャパシタ素子の製造方法を示した工程図である。これらの図を参照して、従来の周辺回路領域に形成されるキャパシタ素子について説明する。
【００１２】
周辺回路領域に、浮遊ゲート電極層、ゲート間絶縁膜および制御ゲート電極層を用いたキャパシタ素子構造を形成するためには、層間絶縁層にコンタクトホールを開け、各電極を配線に接続するための引き出し電極を形成する必要がある。
【００１３】
しかし、コンタクトホールの形成に必要なドライエッチング工程は、コンタクトホール下層に大きなダメージを与える虞れがある。よって、素子領域（活性領域）内にコンタクトホールの形成を行うと、半導体基板層やゲート絶縁膜にダメージを与え、このダメージが種々の回路素子に電流リーク等の特性劣化を及ぼすことがある。そこで、この問題を避けるため、一般に、コンタクトホールは活性領域上には形成されず、素子分離領域上に形成される。
【００１４】
従来の完全自己整合型ＳＴＩ構造のフラッシュメモリでは、図１０（ａ）、図１０（ｂ）に示すように、構造上浮遊ゲート電極層５０３Ａが活性領域内に形成されるため、直接コンタクトホールを浮遊ゲート電極層５０３Ａ上に形成することができない。そこで、浮遊ゲート電極層５０３Ａ上に、同じ導電材料で電極層５０３Ｂを積層形成し、これを素子分離領域であるＳＴＩ層５０４上に引き出し、この引き出し部分にコンタクトホール５０８ａを形成し、電極の引き出しを行っていた。
【００１５】
この従来のキャパシタ素子は、図１１（ａ）〜図１１（ｅ）に示す工程によって作製されている。即ち、図１１（ａ）に示すようにＳＴＩ層５０４とともに自己整合的に形成される浮遊ゲート電極層５０３Ａ上にさらに図１１（ｂ）に示すように、浮遊ゲート電極層と同じ材料からなる電極層５０３Ｂを積層し、ＳＴＩ層上に電極が引き出せるようにパターニングを行う。次に、ゲート間絶縁膜５０５と制御ゲート電極層５０６を積層し（図１１（ｃ））、図１１（ｄ）に示すように、ＳＴＩ層５０４上の電極層５０３Ｂが一部露出するようにパターニングする。この後、図１１（ｅ）に示すように、層間絶縁層５０７を表面に形成し、ＳＴＩ層５０４上の電極層５０３Ｂ上およびＳＴＩ層５０４上の制御ゲート電極層５０６上にコンタクトホールを形成し、各コンタクトホール５０８ａ、５０８ｂを導電性材料で埋め込みそれぞれの電極層からの引き出し線としていた。
【００１６】
上述するように、自己整合型ＳＴＩ構造を備えた従来の半導体装置では、その周辺回路にメモリセルのスタックドゲート構造を利用したキャパシタ素子を形成する場合において、キャパシタ素子の下部電極の取り出しのために電極層の積み上げプロセスを追加する必要があり、実質的に自己整合的に形成される浮遊ゲート電極層５０３Ａの有効利用ができていなかった。
【００１７】
なお、上述した従来例は、自己整合型ＳＴＩ構造を備えた半導体装置の例であるが、自己整合型ＳＴＩ構造を使用しない半導体装置であっても、スタックドゲート構造を構成する浮遊ゲート電極層と制御ゲート電極層を一括してエッチングを行い同一平面パターンを得る場合等には、周辺回路領域において同じ構造を利用したキャパシタ素子を作製しようとすれば、キャパシタ素子の下部電極からの引き出しに関して、同様な問題がある。
【００１８】
また、不揮発性メモリ領域を有する半導体装置以外にも、主要回路領域にゲート層や配線層による多層電極層を有する構造を持ち、周辺回路領域にこの多層電極構造を利用したキャパシタ素子を形成しようとする場合は、上述と同様な問題が生じる。
【００１９】
そこで、上述する従来の課題に鑑み、本発明の第１の目的は、主要回路領域にスタックドゲート構造もしくはこれに相当する多層電極構造等を有する半導体装置において、その周辺回路領域に、プロセス上の負担が少なく主要回路構造との整合性が良好なキャパシタ素子構造を有する半導体装置とその製造方法を提供することである。
【００２０】
また、本発明の第２の目的は、特にスタックドゲート構造を持つ不揮発性メモリセルを有する半導体装置において、周辺回路領域にプロセス上の負担が少なく、メモリセル構造との整合性が良好なキャパシタ素子構造を有する半導体装置とその製造方法を提供することである。
【課題を解決するための手段】
【００２１】
本発明の半導体装置の特徴は、半導体基板と、前記半導体基板上に設けられた不揮発性メモリ領域と、前記不揮発性メモリ領域内の前記半導体基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された浮遊ゲート電極層と、
前記浮遊ゲート電極層上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された制御ゲート電極層と、前記半導体基板上であって、前記不揮発性メモリ領域の周辺に設けられたキャパシタ素子を有する周辺回路領域と、前記周辺回路領域内に形成された前記浮遊ゲート電極層と同一の層からなる前記キャパシタ素子の下部電極と、前記下部電極上に形成された、前記第２ゲート絶縁膜と同一の層からなる前記キャパシタ素子の電荷蓄積層と、前記電荷蓄積層に形成され、底部に前記下部電極が露出する開口部と、前記開口部とその周囲の前記電荷蓄積層上に形成され、前記開口部を介して前記下部電極と電気的に接続され、前記制御ゲート電極層と同一の層である第１領域と、前記電荷蓄積層上に形成され、前記制御ゲート電極層と同一の層であり、前記第１領域と電気的に分離された、前記キャパシタ素子の上部電極とを有することである。
【００２２】
上記本発明の半導体装置の特徴によれば、主要回路領域上の不揮発性メモリのスタックドゲート構造を利用して、周辺回路領域に、第２ゲート絶縁膜を電荷蓄積層とするキャパシタ素子を形成することができる。浮遊ゲート電極層と同一の層でこのキャパシタ素子の下部電極を構成し、制御ゲート電極層と同一の層で上部電極を構成する。下部電極は、第２ゲート絶縁膜に形成した開口を介して第２電極層の第１領域から、上部電極は第２電極層の第２領域からそれぞれ電極の引き出しを行うことができる。この構造によれば、下部電極から直接電極の引き出しを行わないので、下部電極の形状の自由度が広がる。また、従来のように下部電極からの電極引き出しのため、電極層の積み上げ工程が不要であり、第２ゲート絶縁膜の開口形成工程や第２電極層の第１領域と第２領域を分離するために必要となるエッチング工程は、配線形成工程等と共通する工程であるため、プロセス上の負担も少ない。
【００２３】
上記半導体装置の特徴において、前記半導体基板に埋め込まれた素子分離領域を有し、前記第１領域と上部電極は、それぞれ少なくとも一部が前記素子分離領域にオーバーラップしていてもよい。
【００２４】
また、前記第１領域および前記上部電極を被覆する層間絶縁層と、前記素子分離領域の上方部分にあたる前記層間絶縁層に形成され、前記第１領域上にコンタクト部を持つ第１コンタクトホールと、前記素子分離領域の上方部分にあたる前記層間絶縁層に形成され、前記上部電極上にコンタクト部を持つ第２コンタクトホールとを有してもよい。
【００２５】
素子分離領域の上方まで第２電極層の第１領域と第２領域が広がっていれば、素子分離領域上方に電極引き出しのためのコンタクトホールを形成できる。これによりコンタクトホール形成プロセスによるダメージを素子分離領域の介在により素子領域及びゲート絶縁膜に直接影響させないですむ。
【００２６】
なお、前記素子分離領域は、前記第１ゲート絶縁膜と前記第１電極層が積層形成された前記半導体基板に設けられた溝に埋め込まれた絶縁層であり、前記浮遊ゲート電極層の平面パターンが前記素子分離領域の平面パターンにより自己整合的に画定されていてもよい。
【００２７】
あるいは、前記素子分離領域は、前記半導体基板に設けられた溝に埋め込まれた絶縁層であり、 前記浮遊ゲート電極層の平面パターンが前記素子分離領域の平面パターンと独立に形成されたものであってもよい。
【００２８】
また、上記不揮発性メモリは、ＥＰＲＯＭ、ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭのいずれかであってもよい。ここでフラッシュＥＥＰＲＯＭの種類は限定されず、例えばＮＡＮＤ型、ＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型およびこれ以外の種々のＥＥＰＲＯＭ形態を含む。
【００２９】
例えば、不揮発性メモリ領域に、メモリセルアレイを有し、前記素子分離領域は各メモリセル領域を画定するとともに、セル領域内の前記第１ゲート絶縁膜と、前記浮遊ゲート電極層の平面パターンを素子分離領域により自己整合的に画定するＮＡＮＤ型、ＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型フラッシュメモリであってもよい。
【００３０】
本発明の半導体装置の製造方法の特徴は、半導体基板層上の主要回路領域に第１ゲート絶縁膜と浮遊ゲート電極層を形成し、同時に周辺回路領域に前記浮遊ゲート電極層と同一層でキャパシタ素子の下部電極を形成する工程と、主要回路領域の前記浮遊ゲート電極層上に第２ゲート絶縁膜を形成し、同時に周辺回路領域に、前記第２ゲート絶縁膜と同一層で前記キャパシタ素子の電荷蓄積層を前記下部電極上に形成する工程と、周辺回路領域内の前記電荷蓄積層に前記下部電極が露出する開口部を形成する工程と、主要回路領域の前記第２ゲート絶縁膜上に制御ゲート電極層を形成し、同時に周辺回路領域に前記電荷蓄積層と前記開口部を前記制御ゲート電極層で被覆する工程と、周辺回路領域内の前記制御ゲート電極層をパターニングして、前記開口部を介して前記下部電極と電気的に短絡された第１領域と、前記第１領域と電気的に分離された、前記キャパシタ素子の上部電極とを形成する工程とを有することである。
【００３１】
上記製造方法の特徴によれば、半導体基板の主要回路領域には、スタックドゲート構造の不揮発性メモリを形成できるとともに、周辺回路領域には、第２ゲート絶縁膜を電荷蓄積層とするキャパシタ素子を形成することができる。また、浮遊ゲート電極層と同一の導電層でキャパシタ素子の下部電極を構成し、制御ゲート電極層と同一の導電層で上部電極を構成する。下部電極は、第２ゲート絶縁膜に形成した開口を介して第２電極層の第１領域から、上部電極は第２電極層の第２領域からそれぞれ電極の引き出しを行うことができる。この構造によれば、下部電極から直接電極の引き出しを行わないので、下部電極の形状の自由度が広がる。また、従来のように下部電極からの電極引き出しのため、電極層の積み上げ工程が不要であり、第２ゲート絶縁膜の開口形成工程や第２電極層の第１領域と第２領域を分離するために必要となるエッチング工程は、配線形成工程等と共通する工程であるため、プロセス上の負担も少ない。
【００３２】
上記特徴を有する半導体装置の製造方法において、前記浮遊ゲート電極層を形成する工程後、前記第２ゲート絶縁膜を形成する工程前に、前記浮遊ゲート電極層より前記半導体基板層に至る層に溝を形成する工程と、前記溝を素子分離絶縁膜で埋め込む工程と、前記浮遊ゲート電極層が露出するまで表面を平坦化し、素子分離領域を形成する工程とを有してもよい。この場合は、自己整合的に素子分離領域の形成と同時に浮遊ゲート電極層のパターンを形成できる。
【００３３】
なお、前記第１電極層を形成する工程前に、前記半導体基板層に溝を形成する工程と、前記溝を素子分離絶縁膜で埋め込む工程と、前記半導体基板層が露出するまで表面を平坦化する工程とを有してもよい。
【００３４】
また、前記第１領域および前記第２領域をパターニングする工程後に、表面上に層間絶縁層を形成する工程と、前記層間絶縁層に前記素子分離領域の上方部分にあたる前記第１領域および前記第２領域のそれぞれにコンタクト部を持つ第１コンタクトホールと第２コンタクトホールとを形成する工程とを有していてもよい。
【００３５】
素子分離領域上方に電極引き出しのためのコンタクトホールを形成するので、これによりコンタクトホール形成プロセスによるダメージを素子分離領域の介在により素子領域及びゲート絶縁膜に直接影響させないですむ。
【発明の効果】
【００３６】
以上に説明するように、本発明の第１の特徴を有する半導体装置および半導体装置の製造方法によれば、半導体基板上の主要回路領域に有する、第１電極層、電極間絶縁膜、第２電極層の順に形成された積層構造を用いて、周辺回路領域に第１電極層を下部電極、電極間絶縁膜を電荷蓄積層、上記第２電極層を上部電極とするキャパシタ素子を形成できる。下部電極層の形状によらず、電極の引き出しが可能であるため、第１電極層が素子分離領域と自己整合的に形成されている場合でも第１電極層を下部電極層として有効に活用できる。
【００３７】
また、本発明の第２の特徴を有する半導体装置及び半導体装置の製造方法によれば、スタックドゲート構造を有する不揮発性メモリを有する半導体装置において、周辺回路領域に浮遊ゲート電極層と同一の層を下部電極、第２ゲート絶縁膜を電荷蓄積層、制御ゲート電極層と同一の層を上部電極とするキャパシタ素子を形成できる。不揮発性メモリの第２ゲート絶縁膜は一般に高誘電率層であるため、キャパシタ素子の面積の縮小化を図ることができる。また、第１電極層が素子分離領域と自己整合的にパターニングされる場合にも、プロセス上の負担なく、自己整合的にパターニングされた第１電極層をキャパシタ素子の下部電極として有効に活用できる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の半導体装置の実施の形態について図面を参照しながら、説明する。
【００３９】
（第１の実施の形態）
図１（ａ）は、第１の実施の形態に係る半導体装置の周辺回路領域の一部に形成されるキャパシタ素子の平面図である。図１（ｂ）は、図１（ａ）中Ａ１−Ａ１線における装置断面図である。
【００４０】
第１の実施の形態に係る半導体装置は、半導体基板上の主要回路領域に、第１電極層、電極間絶縁膜、第２電極層の順に積層された構造を有し、周辺回路領域にこの積層構造を用いたキャパシタ素子を持つ。
【００４１】
ここでは、主要回路領域に形成する回路の種類は、特に限定しない。後に述べるように、スタックドゲート構造を有する不揮発性メモリであってもよいし、多層配線構造を有するロジック回路等であってもよい。
【００４２】
図１（ａ）、図１（ｂ）に示すように、第１の実施の形態に係る半導体装置は、
半導体基板１１の各素子領域（活性領域）が、トレンチ（溝）型素子分離領域であるＳＴＩ層１４で画定されるとともに、各素子領域に第１電極層１３のパターンがＳＴＩ層１４と自己整合的に形成されている。
【００４３】
キャパシタ素子は、第１電極層１３を下部電極、その上に形成された電極間絶縁膜１５を電荷蓄積層、第２電極層１６を上部電極として構成されている。なお、第１電極層１３と半導体基板層１１の間に第１絶縁膜が１２が残されていても良いが、キャパシタ素子には特に必要なものではない。
【００４４】
電極間絶縁膜１５は、第１電極層１３および素子分離領域（ＳＴＩ層）１４表面を覆って広く形成されており、第１電極層１３表面が露出する開口部１５Ｈを有している。第２電極層１６は、第１領域１６Ａと第２領域１６Ｂにパターン分離されており、開口部１５Ｈは、第２電極層１６で埋め込まれ、開口部１５Ｈを介して第１領域１６Ａと第１電極層１３とが電気的に接続されている。
【００４５】
第２電極層１６上には層間絶縁層１７が形成されており、キャパシタ素子の上部電極および下部電極からの電極の引き出しを行うために、第２電極層１６の第１領域１６Ａ上および第２領域１６Ｂ上にそれぞれコンタクトホール１８ａ、１８ｂが形成される。ここで、各コンタクトホール１８ａ、１８ｂの形成位置は、素子分離領域１４の上方におかれている。
【００４６】
図２（ａ）〜図２（ｅ）は、図１（ａ）に示した第１の実施の形態に係るキャパシタ素子の形成方法を示す工程図である。これらの工程は、主要回路領域内での素子形成と同時に進行するものとする。
【００４７】
まず、図２（ａ）に示すように、素子分離領域を形成する前に、半導体基板層１１表面上にＳｉＯ2膜等の第１絶縁膜１２を介して多結晶Ｓｉ等の第１電極層１３を形成する。図２（ｂ）に示すように、表面に、素子分離領域のための溝を形成する。この溝は、第１電極層１３からその下の半導体基板層１１に達する深さとする。さらにこの溝を埋めるように、表面に例えばシリコン酸化膜やシリコン窒化膜等の絶縁膜１４ａをＣＶＤ（Chemical  Vapor  Deposition）法等を用いて形成する。
【００４８】
続いて、図２（ｃ）に示すように、第１電極層１３が基板表面に露出するように、ＣＭＰを行い、表面を平坦化する。こうして、トレンチ型の素子分離領域であるＳＴＩ層１４が形成される。ＳＴＩ層１４は、素子形成領域を画定し、各素子形成領域を電気的に分離する。また、このとき同時に第１電極層１３の平面パターンを自己整合的に画定する。即ち、第１電極層１３の平面パターン枠はＳＴＩ層の側面で定まる。
【００４９】
平坦化した表面に電極間絶縁膜１５を形成する。なお、この絶縁膜１４ａはシリコン酸化膜、シリコン窒化膜、またはその積層膜を用いてよいが、キャパシタ素子の電荷蓄積層として用いるため、好ましくは誘電率の高い膜を用いる。続けて、素子形成領域上の電極間絶縁膜１５上に第１電極層１３が露出する開口部１５Ｈをエッチング形成する。なお、このエッチングはコンタクトホールを形成するような深いエッチングではないため、第１電極層１３を介して半導体基板やゲート絶縁膜にダメージを与えることはない。
【００５０】
図２（ｄ）に示すように、この開口部１５Ｈを含めた電極間絶縁膜１５上に、第２電極層１６を形成し、さらに、第２電極層１６をフォトリソグラフィ工程を用いて、開口部１５Ｈを介して素子領域内の第１電極層１３に電気的に接続された第１領域１６Ａとそれ以外の第２領域１６Ｂとに分離する。
【００５１】
この後、図２（ｅ）に示すように、表面上に層間絶縁層１７を形成し、さらに、第２電極層の第１領域１６Ａと第２領域１６Ｂ上に、それぞれの面が底部に露出するコンタクトホール１８ａ、１８ｂを形成する。こうしてキャパシタ素子の上部電極は第２電極層の第２領域１６Ｂで構成され、コンタクトホール１８ｂを介して外部配線に接続され、下部電極は第１電極層１３で構成され、開口部１５Ｈ、第２電極層の第１領域１６Ａおよびコンタクトホール１８ａを介して外部配線に接続される。
【００５２】
このように、第１の実施の形態に係るキャパシタ素子構造とその製造方法は、開口部１５Ｈや領域分離のための第２電極層のパターニング工程を必要とするが、これらの工程は、周辺回路領域に形成する各種配線や抵抗形成のために必要とするパターニング工程と共通する工程であるので、半導体装置を作製する上での製造工程の増加が少なくてすむ。第１の実施の形態に示す構造および製造方法によれば、素子分離領域とともに自己整合的に形成された第１電極層を有効に利用し、プロセスの負担なく周辺回路領域にキャパシタ素子を形成できる。
【００５３】
（第２の実施の形態）
図３（ａ）は、第２の実施の形態に係る半導体装置の周辺回路領域に形成されるキャパシタ素子の平面図、図３（ｂ）は、図３（ｂ）中のＡ２−Ａ２線における装置断面図である。
【００５４】
これらの図に示すように、第２の実施の形態に係る半導体装置は、第１の実施の形態の変形例である。基本的なキャパシタ素子構造は、第１の実施の形態に係る半導体装置と共通するが、第１電極層１３が、素子分離領域の形成とは独立に形成されている点で異なる。
【００５５】
同図に示すように、ＳＴＩ層１４は、半導体基板に埋め込み形成されたトレンチ型素子分離領域であり、第１絶縁膜１２、第１電極層１３、電極間絶縁膜１５、第２電極層１６は、ＳＴＩ層１４が露出する半導体基板表面上に積層されている。電極間絶縁膜１５には、開口部１５Ｈが形成され、これらの上に第２電極層１６が被覆されている。第２電極層１６は、開口部１５Ｈを介して第１電極層に電気的に接続される第１領域１６Ａとキャパシタ素子を構成する第２領域１６Ｂに分離形成されている。
【００５６】
なお、同図に示すように、キャパシタ素子を構成する第１電極層１３、電極間絶縁膜１５、第２電極層１６は、外枠が共通する平面パターンに加工されている。
【００５７】
キャパシタ素子上には層間絶縁層１７が形成され、第２電極層の第１領域１６Ａと第２領域１６Ｂそれぞれの素子分離領域１４上方に配線接続のためのコンタクトホール１８ａ、１８ｂが設けられている。
【００５８】
図４（ａ）〜図４（ｅ）は、上述する第２の実施の形態に係るキャパシタ素子の製造方法を示す工程図である。図４（ａ）に示すように、ダミー（犠牲）酸化膜１０が形成された半導体基板１１に、素子分離領域のための溝を形成し、この溝を埋めるように絶縁膜１４ａを被覆し、続いて、半導体基板１１が露出するように基板表面をＣＭＰ工程或いはエッチバック工程で平坦化する（図４（ｂ））。第１絶縁膜１２、第１電極層１３、電極間絶縁膜（第２絶縁膜）１５を積層形成し、その後、電極間絶縁膜１５にエッチングにより開口部１５Ｈを形成する。
【００５９】
さらに、図４（ｃ）に示すように、電極間絶縁膜１５上に第２電極層１６を形成する。
【００６０】
この後、図４（ｄ）に示すように、第１電極層１３、第２絶縁膜１５、第２電極層１６を個別に、または一緒にフォトリソグラフィ工程を用いてパターニングを行う。また、続けて第２電極層１６を第１領域１６Ａと第２領域１６Ｂに分離するパターニングを行う。
【００６１】
図４（ｅ）に示すように、表面を層間絶縁層１７で覆い、第１領域１６Ａと第２領域１６Ｂそれぞれ素子分離領域上方にあたる部分にコンタクトホール１８ａ、１８ｂを形成する。
【００６２】
ＳＴＩ層１４により自己整合的に第１電極層１３を形成するものではなくても、第２の実施の形態に示すように、第１電極層１３、第２絶縁膜１５、第２電極層１６からなる積層膜を同時に共通する平面形状にパターニングするような場合には、電極間絶縁膜１５中の開口部１５Ｈを介して第２電極層１６Ａから電極を引き出す構造を形成することで、製造工程数の大幅な増加を伴わずに、下部電極からの電極引き出しを可能にできる。なお、第１電極層１３、電極間絶縁膜１５、第２電極層１６の平面パターンは必ずしも共通するパターンである必要はない。
【００６３】
（第３の実施の形態）
図５（ａ）は、第３の実施の形態に係る半導体装置の周辺回路領域に形成されるキャパシタ素子の平面図、図５（ｂ）は、図５（ａ）中のＡ３−Ａ３線における装置断面図である。
【００６４】
第１の実施の形態、第２の実施の形態は、ともにキャパシタ素子の大部分を素子領域上に形成したものであったが、第３の実施の形態に係る半導体装置は、キャパシタ素子全体をＳＴＩ層１４上に形成した半導体装置例である。
【００６５】
キャパシタ素子は素子領域内に形成する必要は必ずしもなく、この第３の実施の形態に示すように、キャパシタ素子全体を素子分離領域上に形成することも可能である。ＳＴＩ層１４上に形成されるキャパシタ素子自体の構造は、第２の実施の形態に示す構造と共通する。
【００６６】
ＳＴＩ層１４上にキャパシタ素子全体を形成する場合においても、第３の実施の形態のような構造を形成することにより、プロセスの負担なく、周辺回路領域に、主回路領域の構造を利用してキャパシタ素子を形成することができる。
【００６７】
特に、第１電極層１３、電極間絶縁膜１５、第２電極層１６からなる積層膜を同時に共通する平面形状にパターニングするような場合には、キャパシタの下部電極上に直接コンタクトホールを形成できないが、第２の実施の形態に示すように、電極間絶縁膜１５中の開口部１５Ｈを介して第２電極層１６Ａから電極を引き出す構造を形成することで、プロセス上の負担なく、下部電極からの電極引き出しが可能になる。
【００６８】
以上、第１〜第３の実施の形態ではいずれも素子分離領域としてトレンチ型を用いているが、素子分離領域の構造はトレンチ型に限らず基板表面上にＬＯＣＯＳ（Local  Oxidation  of  Silicon）等の方法で形成される厚い酸化層であってもよい。
【００６９】
（第４の実施の形態）
第４の実施の形態では、上述する第１の実施の形態の半導体装置を不揮発性メモリに応用したより具体的な例を説明する。主回路形成領域にスタックドゲート構造を有する不揮発性メモリを備え、その周辺回路にこのスタックドゲート構造を利用したキャパシタ素子を備えたものである。
【００７０】
図６に第４の実施の形態にかかる半導体装置の断面図を示す。ここでは、不揮発性メモリの一例として、ＮＡＮＤ型フラッシュメモリを示す。図中左側にメモリセル領域、右側に周辺回路領域を示す。
【００７１】
ＮＡＮＤ型フラッシュメモリは、平面的には、複数のストライプ状の制御ゲート電極２６Ｅと複数のストライプ状のＳＴＩ層２４が交差するように配置され、マトリクス状にメモリセルが設けられている。ここでは、メモリセル領域を画定する複数のＳＴＩ層２４を制御ゲート電極２６Ｅのストライプに平行な方向で切断する断面を示している。なお、同じメモリセル領域内には、選択ゲートトランジスタも形成されるが、ここでは図示を省略する。
【００７２】
図６に示すように、第４の実施の形態に係る半導体装置は、自己整合型ＳＴＩ構造を有するものであり、各メモリセルには、素子分離領域であるＳＴＩ層２４により自己整合的にトンネル酸化膜である第１ゲート絶縁膜２２および浮遊ゲート電極層２３がパターニングされている。ＳＴＩ層２４と浮遊ゲート電極２３Ｅ上には、第２ゲート絶縁膜（ゲート間絶縁膜）２５が形成され、さらにこの第２ゲート絶縁膜２５上に制御ゲート電極層２６が形成され、ストライプ状の制御ゲート電極２６Ｅにパターニングされている。さらに、メモリセル領域は層間絶縁層２６で被覆されており、制御ゲート電極２６Ｅは電極端部に設けられたコンタクトホール２８ｃを介して外部配線への引き出しがなされている。
【００７３】
一方、周辺回路領域には、第１の実施の形態と同様な構造を持つキャパシタ素子が形成されている。即ち、ＳＴＩ層２４と自己整合的に第１ゲート絶縁膜２２、浮遊ゲート電極層２３のパターンが形成されており、浮遊ゲート電極層２３がキャパシタ素子の下部電極を構成する。また、ＳＴＩ層２４と浮遊ゲート電極層２３上には、第２ゲート絶縁膜２５が形成されており、この層がキャパシタ素子の電荷蓄積層に相当する。第２ゲート絶縁膜２５上には制御ゲート電極層２６により電気的に分離された第１領域２６Ａと第２領域２６Ｂが形成されており、第１領域２６Ａは、ゲート間絶縁膜２５に形成された開口部２５Ｈを介してキャパシタ素子の下部電極に短絡されている。一方、第２領域２６Ｂは、キャパシタ素子の上部電極を構成する。また、ＳＴＩ層２４の上方にあたる第１領域２６Ａ、第２領域２６Ｂ上に引き出し電極のためのコンタクトホール２８ａ、２８ｂが形成されている。
【００７４】
次に、上述する第４の実施の形態に係る半導体装置の製造方法を図７（ａ）〜図７（ｆ）を参照しながら説明する。図中左側に示すメモリセル領域と右側の周辺回路領域が共通工程を用いながら作製されていく。
【００７５】
まず、図７（ａ）に示すように、半導体基板層２１上にトンネル酸化膜（薄いゲート絶縁膜）となる第１ゲート絶縁膜２２と浮遊ゲート電極層２３を積層形成する。ここで、半導体基板層２１には例えばＳｉ基板が用いられる。第１ゲート絶縁膜２２は、例えば膜厚１０ｎｍ程度の薄いシリコン酸化膜であり、ＣＶＤ法もしくは熱酸化法等を用いて形成できる。浮遊ゲート電極層２３は、膜厚５０ｎｍ〜１００ｎｍ程度の例えば多結晶シリコンあるいはアモルファスシリコン等であり、スパッタ法あるいはＣＶＤ法等を用いて形成できる。
【００７６】
続けて、図７（ｂ）に示すように、浮遊ゲート電極層２３からその下の半導体基板層に至る深さの溝を、ドライエッチング法等を用いて形成する。溝の深さは、第１ゲート絶縁膜２２および浮遊ゲート電極層２３をあわせた厚さより十分深くなるよう、半導体基板層２１表面位置からの深さを例えば２００〜２５０ｎｍとする。
【００７７】
次に、図７（ｃ）に示すように、表面をＴＥＯＳ（Tetra−Ethoxy−Silane）膜、あるいはＨＤＰ（High  Density  Plasma）ＣＶＤオキサイド等の埋め込み性の良い絶縁膜で溝を埋め込み、さらに浮遊ゲート電極層２３が露出するまで、表面をＣＭＰ法を用いて平坦化し、ＳＴＩ層２４を形成する。ＳＴＩ層２４の形成により、自己整合的に浮遊ゲート電極層２３から各メモリセルを構成する浮遊ゲート電極２３Ｅが形成される。
【００７８】
図７（ｄ）に示すように、平坦化された表面上にＣＶＤ法等を用いて第２ゲート絶縁膜２５を形成する。この第２ゲート絶縁膜２５は、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、あるいはそれの積層膜であるＯＮＯ膜（オキサイド／ナイトライド／オキサイド）で形成する。この後、周辺回路領域では、エッチングで浮遊ゲート電極層２３を露出する開口部２５Ｈを形成する。
【００７９】
続いて、図７（ｅ）に示すように、表面上にスパッタ法やＣＶＤ法等を用いて制御ゲート電極層２６を形成する。制御ゲート電極層２６は、例えば多結晶シリコン膜、もしくは多結晶シリコンとメタルシリサイドの積層膜としてもよい。また、このメタルシリサイドとしては、ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ等の種々の材料が挙げられる。またこれ以外にも、制御ゲートを金属材料のみのメタルゲートやポリメタルゲートとしてもよい。
【００８０】
次に、制御ゲート電極層２６のパターニングを行う。メモリセル領域では、ストライプ状の制御ゲート電極２６Ｅが形成され、これと同時に周辺回路領域でも、制御ゲート電極層２６を第１領域２６Ａと第２領域２６Ｂに分離するためのパターニングを行う。
【００８１】
さらに、図７（ｆ）に示すように、表面を例えばＢＰＳＧ（ボロンフォスフォシリケートガラス）等の層間絶縁層２７で覆い、配線に必要なコンタクトホール２８ａ〜２８ｃをメモリセル領域、周辺回路領域それぞれにＲＩＥ（Reactive  Ion  Etching）法等を用いて形成する。この後、各コンタクトホールは、例えばＷ（タングステン）等の導電材料で埋め込み、表面を平坦化する。この後、層間絶縁層２７上には、必要な配線層を形成するが、各コンタクトホールを介して電極と配線層が接続される。
【００８２】
なお、上述した製造方法における膜厚、膜材料等の各条件は、デザインルールの変更や製造方法の改良により変更されることが当然に予想されるものである。
【００８３】
以上に説明するように、第４の実施の形態に係る半導体装置では、周辺回路領域に形成するキャパシタ素子は、メモリセル領域内のスタックドゲート構造の作製プロセスに負担をほとんどかけることなく、作製することができる。従来のキャパシタ素子のように、引き出し電極形成のために浮遊ゲート層を積層する必要もなく、周辺回路領域に自己整合的に形成される浮遊ゲート電極層のパターンを有効にキャパシタ素子の下部電極として利用することができる。
【００８４】
（第５の実施の形態）
図８は第５の実施の形態に係る半導体装置の断面図を示す。第５の実施の形態は、第４の実施の形態の変形例である。第４の実施の形態と同様に、主回路形成領域には、素子分離領域の形成と自己整合的に浮遊ゲート電極を形成する不揮発性メモリを備え、その周辺回路領域にこの不揮発性メモリのスタックドゲート構造を利用したキャパシタ素子を備えている。
【００８５】
ここでは、メモリセル領域に形成するメモリセルのゲート構造において、浮遊ゲート電極層２３の表面位置よりＳＴＩ層２４の表面位置が低くなっており、この両者の高低により、これらの表面上に形成されるゲート間絶縁膜２５の断面が凹凸を形成している。この結果、各メモリセルのゲート間絶縁膜２５の有効面積が広がるため、メモリセルをより縮小化することが可能になる。なお、このゲート構造を形成するためには、第４の実施の形態における製造方法において、ＳＴＩ層を形成し表面の平坦化を図った後に、ＳＴＩ層の上層のみを選択的にエッチングする工程を付加すればよい。
【００８６】
この場合においても、周辺回路領域に形成するキャパシタ素子構造は第４の実施の形態と共通する構造にできる。
【００８７】
以上、第４、第５の実施の形態では、自己整合型ＳＴＩ構造の不揮発性メモリを有する半導体装置に第１の実施の形態を適用した例を示したが、自己整合型ではないＳＴＩ構造、あるいはトレンチ型ＳＴＩ構造以外の例えばＬＯＣＯＳ等の方法で形成した素子分離領域を利用した不揮発性メモリを有する半導体装置に対しても、本発明に第２、第３の実施の形態に示したキャパシタ素子構造を適用することが可能である。
【００８８】
以上、実施の形態に沿って本発明の半導体装置について説明したが、本発明の半導体装置は、これらの実施の形態の説明に限定されるものではない。種々の改変や材料の置換が可能なことは当業者に明らかである。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１の実施の形態に係る半導体装置の周辺回路領域におけるキャパシタ素子構造を示す平面図と断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程図である。
【図３】本発明の第２の実施の形態に係る半導体装置の周辺回路領域におけるキャパシタ素子構造を示す平面図と断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程図である。
【図５】本発明の第３の実施の形態に係る半導体装置の周辺回路領域におけるキャパシタ素子構造を示す平面図と断面図である。
【図６】本発明の第４の実施の形態に係る不揮発性メモリセルを有する半導体装置のメモリセル領域および周辺回路領域におけるキャパシタ素子構造を示す断面図である。
【図７】本発明の第４の実施の形態に係る不揮発性メモリを有する半導体装置の製造方法を示す工程図である。
【図８】本発明の第５の実施の形態に係る不揮発性メモリセルを有する半導体装置のメモリセル領域および周辺回路領域におけるキャパシタ素子構造を示す断面図である。
【図９】従来の不揮発性メモリセルを有する半導体装置のメモリセル領域および周辺回路領域におけるキャパシタ素子構造を示す断面図である。
【図１０】従来の不揮発性メモリセルを有する半導体装置の周辺回路領域におけるキャパシタ素子構造を示す平面図と断面図である。
【図１１】従来の不揮発性メモリセルを有する半導体装置の周辺回路領域におけるキャパシタ素子の製造方法を示す工程図である。
【符号の説明】
【００９０】
１１    半導体基板層
１２    第１絶縁膜
１３    第１電極層
１４    素子分離領域
１５    電極間絶縁膜
１５Ｈ  開口部
１６    第２電極層
１６Ａ  第１領域
１６Ｂ  第２領域
１７    層間絶縁層
１８ａ、１８ｂ  コンタクトホール
２１    半導体基板層
２２    第１ゲート絶縁膜
２３    浮遊ゲート電極層
２４    ＳＴＩ層
２５    第２ゲート絶縁膜
２５Ｈ  開口部
２６    制御ゲート電極層２７    層間絶縁層
２８ａ〜１８ｃ  コンタクトホール
【図１】
2006253709.tif 000003
【図２】
2006253709.tif 000004
【図３】
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【図４】
2006253709.tif 000006
【図５】
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【図６】
2006253709.tif 000008
【図７】
2006253709.tif 000009
【図８】
2006253709.tif 000010
【図９】
2006253709.tif 000011
【図１０】
2006253709.tif 000012
【図１１】
2006253709.tif 000013