(57)【要約】  【課題】基板ノイズの原因となる箇所を見落とすことなく、且つ従来より短い時間で基板ノイズの解析を実行することができる基板ノイズ解析装置を提供する。  【解決手段】基板ノイズ解析装置１は、半導体集積回路をブロック別に回路解析する手段１１と、回路解析結果に基づいて、基板ノイズの発生源となり得るノードであるノイズ源ノードと信号周波数とをブロック別に検出する手段１２と、検出結果に基づいて、基板ノイズの信号源をブロック別に生成する手段１３と、ブロック別に検出した各ノイズ源ノードのノード名をレイアウトデータ１０２に付加する手段１４と、シリコン基板レイアウトをメッシュ状に分割する手段１５と、寄生素子等価回路を生成する手段１６と、生成した基板寄生素子等価回路の、前記ノイズ源ノードが含まれる等価回路に入力された前記基板ノイズ信号源の信号の、指定ノードまでの伝達特性を求める手段１７とを備える。【選択図】    図１
2006302938.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路を形成しているシリコン基板に生じる基板ノイズの影響を解析する基板ノイズ解析装置において、
前記半導体集積回路をブロック別に記述した回路データに基づいて、ブロック別に回路解析を行う回路解析手段と、
前記回路解析結果に基づいて、基板ノイズの発生源となり得るノードであるノイズ源ノードと信号周波数とをブロック別に検出する検出手段と、
前記検出結果に基づいて、ブロック毎に検出したノイズ源ノードから発生する基板ノイズの信号源をブロック別に生成する信号源生成手段と、
前記半導体集積回路のレイアウトデータに、前記検出手段によりブロック別に検出した各ノイズ源ノードのノード名を付加する付加手段と、
前記レイアウトデータに基づいて表現された、前記シリコン基板のレイアウトをメッシュ状に分割する分割手段と、
前記シリコン基板のレイアウトを前記分割単位で抵抗及び容量で等価回路化した基板寄生素子等価回路を生成する等価回路生成手段と、
前記基板寄生素子等価回路において、前記ノイズ源ノードが含まれる前記分割単位の等価回路に前記基板ノイズの信号源を入力とし、当該信号源から入力された信号の、指定したノードまでの伝達特性を求める伝達特性解析手段とを備える
ことを特徴とする基板ノイズ解析装置。
【請求項２】
前記検出手段は、前記回路解析結果に基づいて、最大振幅の信号が通過するノードをブロック別に検出することを特徴とする請求項１記載の基板ノイズ解析装置。
【請求項３】
前記検出手段は、前記回路解析結果に基づいて、制限値として指定された振幅以上の信号が通過するノードをブロック別に検出することを特徴とする請求項１記載の基板ノイズ解析装置。
【請求項４】
前記検出手段は、前記回路解析結果に基づいて、面積が最大のトランジスタの箇所を検出することを特徴とする請求項１記載の基板ノイズ解析装置。
【請求項５】
前記検出手段は、前記回路解析結果に基づいて、制限値として指定された面積以上のトランジスタを検出することを特徴とする請求項１記載の基板ノイズ解析装置。
【請求項６】
半導体集積回路を形成しているシリコン基板に生じる基板ノイズの影響を解析するために用いられる基板ノイズ解析方法において、
前記半導体集積回路をブロック別に記述した回路データに基づいて、ブロック別に回路解析を行う回路解析ステップと、
前記回路解析結果に基づいて、基板ノイズの発生源となり得るノードであるノイズ源ノードと信号周波数とをブロック別に検出する検出ステップと、
前記検出結果に基づいて、ブロック毎に検出したノイズ源ノードから発生する基板ノイズの信号源をブロック別に生成する信号源生成ステップと、
前記半導体集積回路のレイアウトデータに、前記検出ステップにおいてブロック別に検出した各ノイズ源ノードのノード名を付加する付加ステップと、
前記各ノイズ源ノードのノード名が付加されたレイアウトデータに基づいて表現された、前記シリコン基板のレイアウトをメッシュ状に分割する分割ステップと、
前記シリコン基板のレイアウトを前記分割単位で抵抗及び容量で等価回路化した基板寄生素子等価回路を生成する等価回路生成ステップと、
前記基板寄生素子等価回路において、前記ノイズ源ノードが含まれる前記分割単位の等価回路に前記基板ノイズの信号源を入力とし、当該信号源から入力された信号の、指定したノードまでの伝達特性を求める伝達特性解析ステップとを含む
ことを特徴とする基板ノイズ解析方法。
【請求項７】
前記検出ステップは、前記回路解析結果に基づいて、最大振幅の信号が通過するノードをブロック別に検出することを特徴とする請求項６記載の基板ノイズ解析方法。
【請求項８】
前記検出ステップは、前記回路解析結果に基づいて、制限値として指定された振幅以上の信号が通過するノードをブロック別に検出することを特徴とする請求項６記載の基板ノイズ解析方法。
【請求項９】
前記検出ステップは、前記回路解析結果に基づいて、面積が最大のトランジスタの箇所を検出することを特徴とする請求項６記載の基板ノイズ解析方法。
【請求項１０】
前記検出ステップは、前記回路解析結果に基づいて、制限値として指定された面積以上のトランジスタを検出することを特徴とする請求項６記載の基板ノイズ解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路を形成しているシリコン基板に生じる基板ノイズの解析を行うための基板ノイズ解析技術に関する。
【背景技術】
【０００２】
近年、半導体集積回路には、小型化、高速化、低電源電圧化が求められており、これに伴い基板の寄生素子による悪影響が問題になっている。その問題の一つに基板ノイズがある。
基板ノイズとは、アナログ・ディジタル混載回路のディジタル信号やミキサ回路の高調波等が半導体集積回路を形成しているシリコン基板の寄生素子を介して周囲の回路に伝搬するノイズであり、他の回路の特性劣化やディジタル回路の誤動作を招くものである。
【０００３】
この基板ノイズの影響を回避するために、従来はノイズの影響を受けやすい部分をノイズ源と考えられる回路から離して配置したり、ノイズ抑制のためにガードリングやトレンチと呼ばれる基板構造を織り込んだり、基板ノイズ解析ツールを用いて、基板ノイズの影響を解析した結果を考慮した回路配置にする対策を行っている。
しかし、従来の基板ノイズ解析ツールを用いた手法では、基板ノイズ発生源となりうる箇所を設定するために、どのような回路やデバイスが基板ノイズの原因となるかといった設計者の知識や経験が必要であり、実際の回路の動作では深刻な影響を与えるノイズ源を見落としてしまう危険性がある。
【０００４】
そこで、下記の特許文献１には、半導体集積回路の基板寄生素子をモデル化してあらゆるノードから指定した位置へのノイズの伝搬を解析する方法が開示されている。
【特許文献１】特開２００２−２７０６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示されている方法では、ノイズ源を見落とさないために半導体集積回路に含まれる基板寄生素子の、膨大な数の全ノードについて基板ノイズ解析を行うため、解析時間が非常に長くなるという問題があった。
そこで本発明は、基板ノイズの原因となる箇所を見落とすことなく、且つ従来より短い時間で基板ノイズの解析を実行することができる基板ノイズ解析装置及び基板ノイズ解析方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記目的を達成するために、本発明に係る基板ノイズ解析装置は、半導体集積回路を形成しているシリコン基板に生じる基板ノイズの影響を解析する基板ノイズ解析装置であり、前記半導体集積回路をブロック別に記述した回路データに基づいて、ブロック別に回路解析を行う回路解析手段と、前記回路解析結果に基づいて、基板ノイズの発生源となり得るノードであるノイズ源ノードと信号周波数とをブロック別に検出する検出手段と、前記検出結果に基づいて、ブロック毎に検出したノイズ源ノードから発生する基板ノイズの信号源をブロック別に生成する信号源生成手段と、前記半導体集積回路のレイアウトデータに、前記検出手段によりブロック別に検出した各ノイズ源ノードのノード名を付加する付加手段と、前記各ノイズ源ノードのノード名が付加されたレイアウトデータに基づいて表現された、前記シリコン基板のレイアウトをメッシュ状に分割する分割手段と、前記シリコン基板のレイアウトを前記分割単位で抵抗及び容量で等価回路化した基板寄生素子等価回路を生成する等価回路生成手段と、前記基板寄生素子等価回路において、前記ノイズ源ノードが含まれる前記分割単位の等価回路に前記基板ノイズの信号源を入力とし、当該信号源から入力された信号の、指定したノードまでの伝達特性を求める伝達特性解析手段とを備えることを特徴とする。
【０００７】
また、前記検出手段は、前記回路解析結果に基づいて、最大振幅の信号が通過するノードをブロック別に検出するとしてもよい。
また、前記検出手段は、前記回路解析結果に基づいて、制限値として指定された振幅以上の信号が通過するノードをブロック別に検出するとしてもよい。
また、前記検出手段は、前記回路解析結果に基づいて、面積が最大のトランジスタの箇所を検出するとしてもよい。
【０００８】
また、前記目的を達成するために本発明に係る基板ノイズ解析方法は、半導体集積回路を形成しているシリコン基板に生じる基板ノイズの影響を解析するための方法であり、前記半導体集積回路をブロック別に記述した回路データに基づいて、ブロック別に回路解析を行う回路解析ステップと、前記回路解析結果に基づいて、基板ノイズの発生源となり得るノードであるノイズ源ノードと信号周波数とをブロック別に検出する検出ステップと、前記検出結果に基づいて、ブロック毎に検出したノイズ源ノードから発生する基板ノイズの信号源をブロック別に生成する信号源生成ステップと、前記半導体集積回路のレイアウトデータに、前記検出ステップにおいてブロック別に検出した各ノイズ源ノードのノード名を付加する付加ステップと、前記各ノイズ源ノードのノード名が付加されたレイアウトデータに基づいて表現された、前記シリコン基板のレイアウトをメッシュ状に分割する分割ステップと、前記シリコン基板のレイアウトを前記分割単位で抵抗及び容量で等価回路化した基板寄生素子等価回路を生成する等価回路生成ステップと、前記基板寄生素子等価回路において、前記ノイズ源ノードが含まれる前記分割単位の等価回路に前記基板ノイズの信号源を入力とし、当該信号源から入力された信号の、指定したノードまでの伝達特性を求める伝達特性解析ステップとを含むことを特徴とする。
【０００９】
また、前記検出ステップは、前記回路解析結果に基づいて、最大振幅の信号が通過するノードをブロック別に検出するとしてもよい。
また、前記検出ステップは、前記回路解析結果に基づいて、制限値として指定された振幅以上の信号が通過するノードをブロック別に検出するとしてもよい。
また、前記検出ステップは、前記回路解析結果に基づいて、面積が最大のトランジスタの箇所を検出することを特徴とするとしてもよい。
【００１０】
また、前記検出ステップは、前記回路解析結果に基づいて、制限値として指定された面積以上のトランジスタを検出するとしてもよい。
【発明の効果】
【００１１】
本発明に係る基板ノイズ解析装置を用いれば、基板ノイズの発生源となる箇所を設計者の経験、知識に頼ることなく特定することが可能である。これによって基板ノイズの影響を見落とすことがなくなる。また、回路解析の結果から基板ノイズの発生源の数を絞って選出することが可能である。これによって、不必要に多くの基板ノイズの発生源を考慮することなく基板ノイズ解析を実行できるので、解析時間を最小限に抑えることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。
＜実施の形態１＞
＜構成＞
図１は基板ノイズ解析装置１の構成を示す図である。
基板ノイズ解析装置１は、図示していないがＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、記憶装置及び入出力装置のハードウェアを備えるいわゆるコンピュータであり、記憶装置に記憶されている制御プログラムをＣＰＵが実行することで、以下の各種手段を実現する。
【００１３】
基板ノイズ解析装置１は、ブロック別回路解析手段１１、ブロック別ノイズ源情報検出手段１２、ノイズ信号源生成手段１３、ノイズ源ノード付加手段１４、メッシュ分割手段１５、基板寄生素子等価回路生成手段１６、及び伝達特性解析手段１７を有する。
ブロック別回路解析手段１１は、１０１の回路データをブロック別に回路解析して特性を出力するものである。
【００１４】
ブロック別ノイズ源情報検出手段１２は、ブロック別回路解析手段１１で出力された特性からブロック内の最大信号とその信号が通過するノードのノード名および信号の周波数をノイズ源情報として検出するものである。
ノイズ信号源生成手段１３は、ブロック別ノイズ源情報検出手段１２で検出したノイズ源情報を元にノイズ源として信号源を生成するものである。
【００１５】
ノイズ源ノード付加手段１４は、ブロック別ノイズ源情報検出手段１２で検出したノイズ源情報を元にレイアウトデータ１０２のブロック内の最大信号が通過するノードにノード名を付加したノイズ源ノード名付きレイアウトデータを生成するものである。
メッシュ分割手段１５は、ノイズ源ノード付加手段１４で生成したノイズ源ノード名付きレイアウトデータをメッシュ分割するものである。
【００１６】
基板寄生素子等価回路生成手段１６は、メッシュ分割手段１５で得られたメッシュ分割に従って、シリコン基板レイアウトを前記分割単位で抵抗及び容量で等価回路化した基板寄生素子等価回路を生成するものである。
伝達特性解析手段１７は、基板寄生素子等価回路生成手段１６で生成したノイズ源ノード名付き基板寄生素子の等価回路に、ノイズ信号源生成手段１３で生成したノイズ源の信号源を追加して、信号源入力ノードから所望の出力ノードまでの伝達特性を解析して基板ノイズ解析結果１０３を出力するものである。
＜半導体集積回路＞
ここで、基板ノイズ解析対象の半導体集積回路について説明する。
【００１７】
図３は基板ノイズ解析対象の半導体集積回路の構成を示す図である。
図３に示す半導体集積回路は、ブロック３０１、３０２、３０３、３０４、３０５で構成される。
図４は図３に示す半導体集積回路のブロック３０１の一部である部分回路を示す図である。
【００１８】
図４に示す部分回路は、トランジスタ素子４０１、抵抗素子４０２、ノード４０３、４０４、４０５、４０６が接続されて成る。
図５は図４に示す部分回路のレイアウトの断面を示す図である。
指示線５０１、５０２、５０３、５０４が示す斜線部は配線層、指示線５０５が示す点描部は絶縁体層、指示線５０６、５０７、５０８が示す無地部はＮ型半導体層、指示線５０９、５１０が示す縦縞部はＰ型半導体層、指示線５１１が示す横縞部は抵抗層を表す。
【００１９】
指示線５０１、５０２、５０３、５０４がそれぞれ示す配線層は、図４のノード４０３、４０４、４０５、４０６に相当する配線を示す。
指示線５０７はコレクタ、指示線５０９はベース、指示線５０６はエミッタとして図４に示すトランジスタ素子４０１を構成する。
指示線５１１は図４の抵抗素子４０２を構成する。
＜動作＞
以下、基板ノイズ解析装置１の動作について説明する。
【００２０】
図２は、基板ノイズ解析装置の動作フローを示す図である。
まず、ステップＳ２１はブロック別回路解析を行う工程である。
この工程では、ブロック別解析手段１１が、図３に示す半導体集積回路について、ブロック別に既存の回路シミュレータを用いて回路解析を実行する。実行後は全ノードの回路解析結果を保存する。
【００２１】
この回路解析結果には様々な形態が考えられるが、本実施例では過渡解析で得られた時間応答波形をフーリエ変換して得られた周波数スペクトラムを使用する。
図６は信号の周波数スペクトラムを示す図であり、ブロック別の過渡解析を実行して図４の部分回路の各ノードの周波数スペクトラムを得たものである。
指示線６０１、６０２、６０３及び６０４が示すグラフは、それぞれ、図４のノード４０３、４０４、４０５、４０６の周波数スペクトラムを示すものである。
【００２２】
次のステップＳ２２は、ブロック別にノイズ源情報を検出する工程である。
この工程では、ブロック別ノイズ源情報検出手段１２が、ステップＳ２１のブロック別回路解析を行う工程で得られたブロック別の回路解析結果に基づいて、各ブロックから最大振幅の信号とその信号の通過するノードを検出し、そのノード名と信号の周波数を得る。
【００２３】
以下、最大振幅の信号が通過するノードとして検出したノードをノイズ源ノードと呼び、各ノイズ源ノードのノード名と信号の周波数をノイズ源情報と呼ぶ。
図３に示すブロック３０１で最も振幅の大きい信号を検出した場合、図６の周波数スペクトラムの中で６０３の１．５ＧＨｚの信号が最も振幅が大きい。
これは図４の部分回路のノード４０５を通過する信号なので、ブロック別ノイズ源情報検出手段１２は、ノイズ源情報として、ノード４０５、周波数１．５ＧＨｚという情報を得る。
【００２４】
ブロック別ノイズ源情報検出手段１２は、図３に示す各ブロック３０２、３０３、３０４及び３０５からもノイズ源ノードのノード名と信号の周波数を得て、これらをノイズ源情報として検出する。
次のステップＳ２３はノイズ信号源を生成する工程である。
この工程では、ノイズ信号源生成手段１３が、信号源を振幅１Ｖの正弦波として、その周波数をステップＳ２２のブロック別ノイズ源情報検出の工程で検出されたノイズ源情報から決定する。
【００２５】
接続端子の一方は、ステップＳ２２のブロック別ノイズ源情報検出の工程で検出されたノイズ源情報から得られた接続ノードとして、もう一方は接地端子とする。
図９はノイズ源の接続を示す図であり、指示線１１０１はブロック３０１のノイズ源を示す。
ステップＳ２２のブロック別ノイズ源情報検出の工程で検出されたノイズ源情報から、ブロック３０１のノード４０５に周波数１．５ＧＨｚの信号が通過するという情報が得られるので、ノイズ信号源生成手段１３は、振幅１Ｖ、周波数１．５ＧＨｚの正弦波信号をノード４０５と接地端子間に接続する。
【００２６】
また、ノイズ信号源生成手段１３は、ブロック３０２、３０３、３０４及び３０５についても、ノイズ源の信号源を生成する。
次のステップＳ２４は、レイアウトデータにノイズ源ノードのノード名を付加する工程である。
この工程では、ノイズ源ノード付加手段１４が、レイアウトデータ１０２にノイズ源ノードのノード名を付加する。
【００２７】
まず、ステップＳ２２のブロック別ノイズ源情報検出の工程で検出されたノイズ源情報からノイズ源ノードのノード名を得る。
図３のブロック３０１からは、図４のノード４０５が検出されているので、ノイズ源ノード名の一つとしてノード４０５が得られる。
次に図４の部分回路のノード４０５に相当する配線層部分を図３の回路データをレイアウト化したデータの中から既存のレイアウト検証ツールを用いて検索する。
【００２８】
その結果、図４の部分回路のノード４０５に相当する配線層部分は、図５のレイアウト断面図の斜線部５０３であるという情報を得る。
そして斜線部５０３の接している配線コンタクトの領域にノード４０５のノード名を付加する。
図７は、ノイズ源ノードであるノード４０５のノード名が付加されたシリコン基板レイアウトの断面を示す図である。
【００２９】
ノイズ源ノード付加手段１４は、ブロック３０２、３０３、３０４及び３０５についても同様に、ノイズ源ノードのノード名をレイアウトデータに付加する。
次のステップＳ２５は、レイアウトデータに基づいて表現されるシリコン基板のレイアウトをメッシュ分割する工程である。
これは、基板寄生素子のモデル化のためにレイアウトデータを等価回路化しやすい領域に分割することを目的としている。
【００３０】
図８はシリコン基板レイアウトをメッシュ分割した図であり、図７の断面図の基板部分をメッシュ分割したものである。
点線７０１はメッシュ分割の境界線である。なお本実施例では簡略化のためレイアウトの断面のみの２次元的なメッシュ分割を行うが、実際に使用する際は３次元的なメッシュ分割を行う。
【００３１】
続いて、ステップＳ２６は基板寄生素子等価回路を生成する工程である。
この工程では、基板寄生素子等価回路生成手段１６が、ステップＳ２５でメッシュ分割した分割単位で、レイアウトデータをメッシュ毎に等価回路化して、基板寄生素子等価回路を得る。
図１０は基板寄生素子等価回路の一部である。
【００３２】
ノード名付きのレイアウトデータで基板寄生素子の等価回路生成を実行するとノード名の付加された領域の上部電極にレイアウト図と同じノード名が付加された等価回路が生成される。
続いて、ステップＳ２７は基板ノイズの指定ノードへの伝達特性を解析する工程である。
【００３３】
この工程では、伝達特性解析手段１７が、ステップＳ２６の基板寄生素子等価回路生成の工程で生成されたノード名付き基板寄生素子等価回路に、ステップＳ２３のノイズ信号源生成の工程で生成された各ノイズ信号源を入力として与え、指定したノードへの信号の伝達特性を求める。
図１１はノード名付き基板ノイズ解析回路を示す図である。
【００３４】
図１１の１４０５はノード名付き基板寄生素子等価回路であり、ブロック９０１には前述の通りノード４０５というノード名が付けられたノードが存在する。同様にブロック９０２、９０３、９０４、９０５にはそれぞれノード１４０１、１４０２、１４０３、１４０４という名前が付加されたノードが存在する。また、出力ノードはノード９０７に設定している。
【００３５】
ノイズ源ノード４０５からの影響を解析する場合、ステップＳ２３のノイズ信号源生成で得られたノイズ源１１０１を１４０５のノード名付き基板寄生素子の等価回路に付加する。そして既存の回路シミュレーションツールを用いて小信号ＡＣ解析を行ない、ノード９０７の信号出力レベルを見る。
また、ノード１４０１、１４０２、１４０３及び１４０４についても、それらに対応するノイズ源ノードの信号源をステップＳ２３のノイズ信号源生成の工程で生成された各ノイズ信号源を付加して同様の処理を実行する。
【００３６】
こうして各ノイズ源ノードからのノード９０７への信号出力レベルが得られ、その結果から設計者は基板ノイズの原因となる箇所を検出して基板ノイズ対策を施すことが可能になる。
＜実施の形態２＞
本発明の実施の形態２として、ノイズ源として指定振幅以上の信号が通過するノードを検出する方法を説明する。
【００３７】
図１５は、基板ノイズ解析装置１Ａの構成を示す図である。図１と異なる点は、制限値１６０１を備えている点である。
制限値１６０１は、ステップＳ２２のブロック別ノイズ源情報検出手段において、ノイズの原因となりうるノードを検出する基準にする値である。
図２のステップＳ２２のブロック別ノイズ源情報検出工程以外は実施の形態１と同様である。
【００３８】
ステップＳ２２のブロック別ノイズ源情報検出の工程では、まず設計者がノイズ源となりうる信号振幅を指定し、制限値１６０１を入力する。
ここでは１Ｖと指定したとする。次にステップＳ２１のブロック別回路解析を行う工程で得られた全ブロックの回路解析結果に基づいて、振幅１Ｖ以上の信号とその信号の通過するノードを検出し、そのノード名と信号の周波数を得る。
【００３９】
図１０の周波数スペクトラムの中では１００２及び１００３の１．５ＧＨｚの信号が、１Ｖ以上の振幅である。これらはそれぞれ図４の部分回路のノード４０４、４０５を通過する信号なので、ノイズ源情報として、ノード４０４、周波数１．５ＧＨｚ及びノード４０５、周波数１．５ＧＨｚという情報を得る。
このようにして全ブロックの回路解析結果の中から振幅１Ｖ以上の信号の通過するノードのノード名と信号の周波数を、ノイズ源情報として検出する。
＜実施の形態３＞
本発明の実施の形態３として、ノイズ源として面積が最大のトランジスタを検出する方法を説明する。
【００４０】
図２のステップＳ２２のブロック別ノイズ源情報検出工程以外は実施の形態１と同様である。
本実施の形態では、ステップＳ２２のブロック別ノイズ源情報検出の工程では、各ブロック内で面積が最大のトランジスタを検出する。
そのために、回路図のトランジスタ素子にはトランジスタの面積を示す情報が記述されているものとする。回路データから各トランジスタの面積を示す情報を検索して、各ブロック内で最大面積のトランジスタを検出する。そして、ステップＳ２１のブロック別回路解析を行う工程で得られた全ブロックの回路解析結果に基づいて、そのトランジスタの各ノードのノード名、及び各ノードを通過する信号の周波数を、ノイズ源情報として検出する。
＜実施の形態４＞
本発明の実施の形態４として、ノイズ源として指定面積以上のトランジスタを検出する方法を説明する。
【００４１】
図２の本発明の基板ノイズ解析方法を説明するフローチャートでステップＳ２２のブロック別ノイズ源情報検出の工程以外は実施の形態１と同様である。
ステップＳ２２のブロック別ノイズ源情報検出の工程では、まず設計者がノイズ源となりうるトランジスタの面積を指定し、図１５に示す制限値１６０１を入力する。実施の形態３と同様に回路図のトランジスタ素子にはトランジスタの面積を示す情報が記述されているものとする。回路データから各トランジスタの面積を示す情報を検索して、各ブロック内で指定面積以上の面積を持つトランジスタを検出する。そして、ステップＳ２１のブロック別回路解析を行う工程で得られた全ブロックの回路解析結果に基づいて、そのトランジスタの各ノードのノード名及び各ノードを通過する信号の周波数を、ノイズ源情報とし検出する。
【産業上の利用可能性】
【００４２】
本発明は、半導体集積回路を形成しているシリコン基板に生じる基板ノイズの影響を解析する技術として有用である。
【図面の簡単な説明】
【００４３】
【図１】基板ノイズ解析装置１の構成を示す図である。
【図２】基板ノイズ解析装置１の動作フローを示す図である。
【図３】基板ノイズ解析対象の半導体集積回路の構成を示す図である。
【図４】部分回路を示す図である。
【図５】シリコン基板レイアウトの断面を示す図である。
【図６】周波数スペクトラムを示すグラフである。
【図７】ノイズ源ノード名が付加されたシリコン基板レイアウトの断面を示す図である。
【図８】シリコン基板レイアウトをメッシュ分割した図である。
【図９】ノイズ源の接続を示す図である。
【図１０】ノード名付きの基板寄生素子等価回路の一部を示す図である。
【図１１】ノード名付き基板ノイズ解析回路を示す図である。
【図１２】基板ノイズ解析装置１Ａの構成を示す図である。
【符号の説明】
【００４４】
１１  ブロック別回路解析手段
１２  ブロック別ノイズ源情報検出手段
１３  ノイズ信号源生成手段
１４  ノイズ源ノード付加手段
１５  メッシュ分割手段
１６  基板寄生素子等価回路生成手段
１７  伝達特性解析手段
１０１  回路データ
１０２  レイアウトデータ
１０３  基板ノイズ解析結果
３０１、３０２、３０３、３０４、３０５  ブロック
４０１                          トランジスタ素子
４０２                          抵抗素子
４０３、４０４、４０５、４０６  ノード
５０１、５０２、５０３、５０４  配線層
５０５                          絶縁体層
５０６、５０７、５０８          Ｎ型半導体層
５０９、５１０                  Ｐ型半導体層
５１１                          抵抗層
６０１、６０２、６０３，６０４  図４のノード４０３、４０４、４０５、４０６の周波数スペクトラム
８０１  メッシュ分割の境界線
９０１、９０２、９０３、９０４、９０５  等価回路
９０７  基板ノイズ出力ノード
１１０１  ノイズ信号源
１４０１、１４０２、１４０３、１４０４  ノイズ源のノード
１４０５  ノード名付き基板寄生素子の等価回路
１６０１  制限値
Ｓ２１  ブロック別回路解析を行なう工程
Ｓ２２  ブロック別ノイズ源情報検出の工程
Ｓ２３  ノイズ信号源生成の工程
Ｓ２４  レイアウトデータへのノイズ源ノード付加の工程
Ｓ２５  レイアウトデータのメッシュ分割の工程
Ｓ２６  基板寄生素子等価回路生成の工程
Ｓ２７  指定ノードへの伝達特性解析工程
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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