(57)【要約】  【課題】  装置を大型化することなく、簡易に画像データの記憶及び出力を行うことが可能なメモリシステムを提供するものである。  【解決手段】  メモリシステム１０は、走査ライン方向に分割された複数のＦＩＦＯ形式のラインメモリ１０１乃至１０５を有し、画像データをラインメモリ１０１等に記憶するＦＩＦＯメモリ１００と、ラインメモリ１０１等の前段に構成される遅延回路１１１等とを有し、ＦＩＦＯメモリ１００は、画像データをラインメモリ１０１からラインメモリ１０５まで所定時間ずつ遅らせながら順次記憶し、遅延回路１１１等は、所定の対応関係を有する複数の画像データがラインメモリ１０１乃至１０５のそれぞれから同時に出力されるように、外部又は前段のラインメモリ１０１等から入力した画像データを所定時間遅らせて後段のラインメモリ１０１等へ出力する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
走査ライン方向に分割された複数のＦＩＦＯ形式のライン記憶領域を有し、画像データを前記ライン記憶領域に記憶するメモリと、
前記ライン記憶領域の前段に構成される遅延回路とを有し、
前記メモリは、前記画像データを最初のライン記憶領域から最後のライン記憶領域まで第１の所定時間ずつ遅らせながら順次記憶し、
前記遅延回路は、所定の対応関係を有する複数の画像データが前記ライン記憶領域のそれぞれから同時に出力されるように、外部又は前段の前記ライン記憶領域から入力した画像データを第２の所定時間遅らせて後段の前記ライン記憶領域へ出力することを特徴とするメモリシステム。
【請求項２】
前記遅延回路はフリップフロップにより構成されることを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記遅延回路はＦＩＦＯ形式のメモリにより構成されることを特徴とする請求項１に記載のメモリシステム。
【請求項４】
走査ライン方向に分割された複数のＦＩＦＯ形式のライン記憶領域を有し、画像データを前記ライン記憶領域に記憶するメモリと、
前記ライン記憶領域の後段に構成され、画像データを破棄するデータ破棄回路とを有し、
前記メモリは、前記画像データを最初のライン記憶領域から最後のライン記憶領域まで第１の所定時間ずつ遅らせながら順次記憶させ、
前記破棄回路は、所定の対応関係を有する複数の画像データが前記ライン記憶領域のそれぞれから同時に出力されるように、前段の前記ライン記憶領域から入力した画像データを破棄することを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像データを記憶、出力するメモリシステムに関する。
【背景技術】
【０００２】
画像データのフィルタ処理を行うべく、画像データを一時的に記憶し、遅延させて出力する技術として、特許文献１に記載された技術や特許文献２に記載された技術がある。特許文献１に記載の技術では、複数のＦＩＦＯ（First In First Out）形式のメモリ（ＦＩＦＯ）をカスケード接続し、これらカスケード接続された複数のＦＩＦＯメモリを１つのメモリモジュールとしている。しかし、この技術では、装置の大型化を招くという問題があった。これに対し、特許文献２の技術では、装置の小型化を図るべく、大容量の１つのＦＩＦＯメモリの記憶領域をモジュールに分割し、モジュール単位でパケット化された画像データを記憶し、出力する。
【特許文献１】特開昭６１−６２１８７号公報
【特許文献２】特開２０００−１６３５６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献２の技術では、特許文献１の技術と比較して、パケット化された画像データの転送のためにモジュール毎にラッチ回路を増設する必要がある。また、モジュール毎に記憶容量が異なる場合には、制御が複雑になる。
【０００４】
本発明は、前述したような従来の問題を解決するためになされたもので、装置を大型化することなく、簡易に画像データの記憶及び出力を行うことが可能なメモリシステムを提供するものである。
【課題を解決するための手段】
【０００５】
本発明のメモリシステムは、走査ライン方向に分割された複数のＦＩＦＯ形式のライン記憶領域を有し、画像データを前記ライン記憶領域に記憶するメモリと、前記ライン記憶領域の前段に構成される遅延回路とを有し、前記メモリは、前記画像データを最初のライン記憶領域から最後のライン記憶領域まで第１の所定時間ずつ遅らせながら順次記憶し、前記遅延回路は、所定の対応関係を有する複数の画像データが前記ライン記憶領域のそれぞれから同時に出力されるように、外部又は前段の前記ライン記憶領域から入力した画像データを第２の所定時間遅らせて後段の前記ライン記憶領域へ出力することを特徴とする。
【０００６】
この構成により、各ライン記憶領域の容量が異なっているか否かに関わらず、所定の対応関係を有する複数の画像データがライン記憶領域のそれぞれから同時に出力されるように制御される。すなわち、ライン記憶領域間の同期がとられるため、各ライン記憶領域を１つのメモリに構成することができ、装置が大型化することがない。また、遅延回路を設けるだけで当該遅延回路によってライン記憶領域間の同期がとられるため、簡易に画像データの記憶及び出力を行うことが可能となる。
【０００７】
また、本発明のメモリシステムは、前記遅延回路がフリップフロップにより構成されることを特徴とする。
【０００８】
また、本発明のメモリシステムは、前記遅延回路がＦＩＦＯ形式のメモリにより構成される。
【０００９】
また、本発明のメモリシステムは、走査ライン方向に分割された複数のＦＩＦＯ形式のライン記憶領域を有し、画像データを前記ライン記憶領域に記憶するメモリと、前記ライン記憶領域の後段に構成され、画像データを破棄するデータ破棄回路とを有し、前記メモリは、前記画像データを最初のライン記憶領域から最後のライン記憶領域まで第１の所定時間ずつ遅らせながら順次記憶させ、前記破棄回路は、所定の対応関係を有する複数の画像データが前記ライン記憶領域のそれぞれから同時に出力されるように、前段の前記ライン記憶領域から入力した画像データを破棄することを特徴とする。
【００１０】
この構成により、各ライン記憶領域に記憶された画像データのうち、不要な画像データについては破棄され、所定の対応関係を有する複数の画像データがライン記憶領域のそれぞれから同時に出力されるように制御される。すなわち、ライン記憶領域間の同期がとられるため、各ライン記憶領域を１つのメモリに構成することができ、装置が大型化することがない。また、破棄回路を設けるだけで当該破棄回路による画像データの破棄によってライン記憶領域間の同期がとられるため、簡易に画像データの記憶及び出力を行うことが可能となる。
【発明の効果】
【００１１】
本発明によれば、装置を大型化することなく、簡易に画像データの記憶及び出力を行うことが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態のメモリシステムについて、図面を用いて説明する。
【００１３】
図１は、本実施形態の第１のメモリシステムの構成を示す図である。図１に示すメモリシステム１０は、画像データのフィルタ処理を行うべく、画像データを一時的に記憶し、遅延させて出力するものである。
【００１４】
メモリシステム１０は、画像データを記憶するＦＩＦＯメモリ１００と、直列に接続されて入力した画像データを遅延させるフリップフロップやＦＩＦＯ形式のメモリにより構成される、遅延回路１１１−１乃至１１１−５、遅延回路１１２−１乃至１１２−５、遅延回路１１３−１乃至１１３−５、遅延回路１１４−１、１１４−２、遅延回路１１５−１、１１５−２と、直列に接続され、入力した画像データを一時記憶して出力するラッチ回路１２１−１乃至１２１−３、ラッチ回路１２２−１乃至１２２−３、ラッチ回路１２３−１乃至１２３−３、ラッチ回路１２４−１乃至１２４−３、ラッチ回路１２５−１乃至１２５−３と、演算部１３１及び１３２と、ＦＩＦＯメモリ１００を制御するコントローラ１５０により構成される。
【００１５】
ＦＩＦＯメモリ１００は、走査ライン方向に分割された複数のＦＩＦＯ形式のライン記憶領域としてのラインメモリ１０１乃至１０５が構成されている。ラインメモリ１０１の入力端には、直列に接続された遅延回路１１１−１乃至１１１−５のうちの最終段の遅延回路１１１−５が接続される。また、ラインメモリ１０１の出力端には、直列に接続されたラッチ回路１２１−１乃至１２１−３のうちの最前段のラッチ回路１２１−１と、直列に接続された遅延回路１１２−１乃至１１２−５のうちの最前段の遅延回路１１２−１とが接続される。同様に、ラインメモリ１０２の入力端には、直列に接続された遅延回路１１２−１乃至１１２−５のうちの最終段の遅延回路１１２−５が接続される。また、ラインメモリ１０２の出力端には、直列に接続されたラッチ回路１２２−１乃至１２２−３のうちの最前段のラッチ回路１２２−１と、直列に接続された遅延回路１１３−１乃至１１３−５のうちの最前段の遅延回路１１２−３とが接続される。また、ラインメモリ１０３の入力端には、直列に接続された遅延回路１１３−１乃至１１３−５のうちの最終段の遅延回路１１３−５が接続され、出力端には、直列に接続されたラッチ回路１２２−１乃至１２２−３のうちの最前段のラッチ回路１２２−１が接続される。これらラインメモリ１０１乃至１０３は、メモリモジュール１０８を構成する。
【００１６】
また、ラインメモリ１０４の入力端には、直列に接続された遅延回路１１４−１、１１４−２のうちの最終段の遅延回路１１４−２が接続される。また、ラインメモリ１０４の出力端には、直列に接続されたラッチ回路１２４−１乃至１２４−３のうちの最前段のラッチ回路１２４−１と、直列に接続された遅延回路１１５−１、１１５−２のうちの最前段の遅延回路１１５−１とが接続される。また、ラインメモリ１０５の入力端には、直列に接続された遅延回路１１５−１、１１５−２のうちの最終段の遅延回路１１５−２が接続され、出力端には、直列に接続されたラッチ回路１２５−１乃至１２５−３のうちの最前段のラッチ回路１２５−１が接続される。これらラインメモリ１０４及び１０５は、メモリモジュール１０９を構成する。
【００１７】
演算部１３１は、メモリモジュール１０８に対応し、画像データに対して所定の演算処理を行うものである。この演算部１３１の入力端は、直列に接続されたラッチ回路１２１−１乃至１２１−３のうちの最終段のラッチ回路１２１−３、直列に接続されたラッチ回路１２２−１乃至１２２−３のうちの最終段のラッチ回路１２２−３、直列に接続されたラッチ回路１２３−１乃至１２３−３のうちの最終段のラッチ回路１２３−３に接続され、出力端は、遅延回路１１４−１に入力される。
【００１８】
演算部１３２は、メモリモジュール１０９に対応し、画像データに対して所定の演算処理を行うものである。この演算部１３２の入力端は、直列に接続されたラッチ回路１２４−１乃至１２４−３のうちの最終段のラッチ回路１２４−３と、直列に接続されたラッチ回路１２５−１乃至１２５−３のうちの最終段のラッチ回路１２５−３とに接続される。
【００１９】
外部から遅延回路１１１−１に入力された画像データは、時間経過に伴って、メモリモジュール１０８内のラインメモリ１０１、１０２及び１０３に順次記憶され、更に、メモリモジュール１０９内のラインメモリ１０４及び１０５に記憶される。
【００２０】
図２は、メモリシステム１０における画像データ記憶の概要を示す図である。所定の対応関係を有する画像データ（例えば、各走査ラインにおける同一のワード位置の画像データ）が同時にメモリモジュール１０８内のラインメモリ１０１乃至１０３と、メモリモジュール１０９内のラインメモリ１０９内のラインメモリ１０４及び１０５から出力させる必要がある場合を考える。この場合、図２に示すように、コントローラ１５０からメモリモジュール１０８へ起動を指示する同期信号と、コントローラ１５０からメモリモジュール１０９へ起動を指示する同期信号とのタイミングをずらせば、所定の対応関係を有する画像データを同時に出力させることは可能である。しかし、単一のＦＩＦＯメモリ１００では、コントローラ１５０からＦＩＦＯメモリ１００へ１つの同期信号しか出力することができず、このような制御を可能とするためには、複数のＦＩＦＯメモリが必要となる。
【００２１】
そこで、本実施形態では、コントローラ１５０がメモリモジュール１０８とメモリモジュール１０９とへ個別に同期信号を送ることが可能であると仮定した場合におけるこれら同期信号の重複部分の時間に対応するクロック数分の画像データのみを、ＦＩＦＯメモリ１００のメモリモジュール１０８及びメモリモジュール１０９に記憶させ、これらＦＩＦＯメモリ１００のメモリモジュール１０８及びメモリモジュール１０９に記憶することができない部分（図２の斜線部）については、遅延回路１１１−１等に保持させて遅延させるようにする。
【００２２】
これにより、所定の対応関係を有する複数の画像データを、メモリモジュール１０８内のラインメモリ１０１乃至１０３と、メモリモジュール１０９内のラインメモリ１０９内のラインメモリ１０４及び１０５から出力させることが可能となる。すなわち、メモリモジュール１０８及び１０９の同期、更には、ラインメモリ１０１乃至１０５の同期がとられるため、簡易に画像データの記憶及び出力を行うことが可能となる。また、単一のＦＩＦＯメモリ１００のみで良く、装置が大型化することがない。
【００２３】
図３は、本実施形態の第２のメモリシステムの構成を示す図である。図３に示すメモリシステム２０は、上述したメモリシステム１０と同様、画像データのフィルタ処理を行うべく、画像データを一時的に記憶し、遅延させて出力するものである。
【００２４】
メモリシステム２０は、画像データを記憶するＦＩＦＯメモリ１００と、直列に接続され、入力した画像データを一時記憶して出力するラッチ回路１２１−１乃至１２１−３、ラッチ回路１２２−１乃至１２２−３、ラッチ回路１２３−１乃至１２３−３、ラッチ回路１２４−１乃至１２４−３、ラッチ回路１２５−１乃至１２５−３と、演算部１３１及び１３２と、画像データを破棄する破棄部１４１乃至１４５と、ＦＩＦＯメモリ１００を制御するコントローラ１５０により構成される。
【００２５】
ＦＩＦＯメモリ１００には、上述したメモリシステム１０の場合と同様、走査ライン方向に分割された複数のＦＩＦＯ形式のライン記憶領域としてのラインメモリ１０１乃至１０５が構成されている。ラインメモリ１０１の出力端には、ラインメモリ１０２と破棄部１４１とが接続される。同様に、ラインメモリ１０２の出力端には、ラインメモリ１０３と破棄部１４２とが接続される。また、ラインメモリ１０３の出力端には、破棄部１４３が接続される。これらラインメモリ１０１乃至１０３は、メモリモジュール１０８を構成する。
【００２６】
ラインメモリ１０４の入力端には、演算部１３１が接続され、出力端には、ラインメモリ１０５及び破棄部１４４が接続される。また、ラインメモリ１０５の出力端には、破棄部１４５が接続される。これらラインメモリ１０４及び１０５は、メモリモジュール１０９を構成する。
【００２７】
破棄部１４１の出力端には、直列に接続されたラッチ回路１２１−１乃至１２１−３のうちの最前段のラッチ回路１２１−１が接続される。破棄部１４２の出力端には、直列に接続されたラッチ回路１２２−１乃至１２１−２のうちの最前段のラッチ回路１２２−１が接続され、破棄部１４３の出力端には、直列に接続されたラッチ回路１２３−１乃至１２３−２のうちの最前段のラッチ回路１２３−１が接続される。更には、破棄部１４４の出力端には、直列に接続されたラッチ回路１２４−１乃至１２４−２のうちの最前段のラッチ回路１２４−１が接続され、破棄部１４５の出力端には、直列に接続されたラッチ回路１２５−１乃至１２５−２のうちの最前段のラッチ回路１２５−１が接続される。
【００２８】
演算部１３１は、メモリモジュール１０８に対応し、画像データに対して所定の演算処理を行うものであり、入力端がラッチ回路１２１−３、１２２−３及び１２３−３に接続され、出力端がラインメモリ１０４に接続される。演算部１３２は、メモリモジュール１０９に対応し、画像データに対して所定の演算処理を行うものであり、入力端がラッチ回路１２４−３及び１２５−３に接続される。
外部からメモリモジュール１０８内のラインメモリ１０１に入力された画像データは、時間経過に伴って、メモリモジュール１０８のラインメモリ１０１、１０２及び１０３に順次記憶され、更に、メモリモジュール１０９内のラインメモリ１０４及び１０５に記憶される。
【００２９】
図４は、メモリシステム２０における画像データ記憶概要を示す図である。同図に示すように、コントローラ１５０がメモリモジュール１０８とメモリモジュール１０９とへ個別に同期信号を送ることが可能であると仮定した場合におけるこれら同期信号の少なくともいずれかの時間帯に対応するクロック数分の画像データを、ＦＩＦＯメモリ１００のメモリモジュール１０８及びメモリモジュール１０９に記憶させ、これら記憶された画像データのうち必要でない部分（図４の斜線部）については、破棄部１４１等により破棄させるようにする。
【００３０】
これにより、所定の対応関係を有する複数の画像データを、メモリモジュール１０８内のラインメモリ１０１乃至１０３と、メモリモジュール１０９内のラインメモリ１０９内のラインメモリ１０４及び１０５から出力させることが可能となる。すなわち、メモリモジュール１０８及び１０９の同期、更には、ラインメモリ１０１乃至１０５の同期がとられるため、簡易に画像データの記憶及び出力を行うことが可能となる。また、単一のＦＩＦＯメモリ１００のみで良く、装置が大型化することがない。
【産業上の利用可能性】
【００３１】
以上、説明したように、本発明に係るメモリシステムは、装置を大型化することなく、簡易に画像データの記憶及び出力を行うことが可能であり、メモリシステムとして有用である。
【図面の簡単な説明】
【００３２】
【図１】第１のメモリシステムの構成を示す図である。
【図２】第１のメモリシステムにおける画像データ記憶の概要を示す図である。
【図３】第２のメモリシステムの構成を示す図である。
【図４】第２のメモリシステムにおける画像データ記憶の概要を示す図である。
【符号の説明】
【００３３】
１０、２０  メモリシステム
１００  ＦＩＦＯメモリ
１０１乃至１０５  ラインメモリ
１０８、１０９  メモリモジュール
１１１−１乃至１１１−５、１１２−１乃至１１２−５、１１３−１乃至１１３−５、１１４−１、１１４−２、１１５−１、１１５−２  遅延回路
１２１−１乃至１２１−３、１２２−１乃至１２２−３、１２３−１乃至１２３−３、１２４−１乃至１２４−３、１２５−１乃至１２５−３  ラッチ回路
１３１、１３２  演算部
１４１乃至１４５  破棄部
１５０  コントローラ
【図１】
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【図２】
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【図３】
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【図４】
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