(57)【要約】      （修正有）【課題】不揮発性メモリに対する固定パターンのプログラミングを防止する。【解決手段】本発明に係るプログラミング方法は、データをメモリアレイ内の或るパターンのメモリセルにプログラムする段階と、データがメモリアレイ内の異なるパターンのメモリセルに記憶されるように、データを定期的にスクランブルすることによって、固定パターンのプログラミングを防止する段階と、を含んでいる方法。【選択図】図５
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【特許請求の範囲】
【請求項１】
固定パターンのプログラミングを防止するための方法において、
データを、メモリアレイ内の或るパターンのメモリセルにプログラムする段階と、
前記データが、前記メモリアレイ内の異なるパターンのメモリセルに記憶されるように、前記データを定期的にスクランブルすることによって、固定パターンのプログラミングを防止する段階と、から成る方法。
【請求項２】
前記データを定期的にスクランブルする段階は、前記データを定期的に反転させる段階を含んでいる、請求項１に記載の方法。
【請求項３】
前記データを定期的にスクランブルする段階は、前記データの物理的アドレスを定期的に再配置する段階を含んでいる、請求項１に記載の方法。
【請求項４】
前記データを定期的にスクランブルする段階は、プログラミング中に前記データを混合パターンで巻き、読み取り動作中に前記巻かれたデータを解く段階を含んでいる、請求項１に記載の方法。
【請求項５】
前記データを定期的にスクランブルする段階は、前記データを、プログラム及び消去サイクルカウンターに従って定期的にスクランブルする段階を含んでいる、請求項１に記載の方法。
【請求項６】
前記データは、定期的に無作為にスクランブルされる、請求項１に記載の方法。
【請求項７】
前記データは、定期的に準無作為にスクランブルされる、請求項１に記載の方法。
【請求項８】
前記データを定期的にスクランブルする段階は、前記メモリアレイ内に記憶されているパラメーターの関数としてスクランブルする段階を含んでいる、請求項１に記載の方法。
【請求項９】
前記記憶されているパラメーターは、前記データと関連付けてプログラムされている、請求項８に記載の方法。
【請求項１０】
前記データを定期的にスクランブルする段階は、前記データの論理アドレスの関数としてスクランブルする段階を含んでいる、請求項１に記載の方法。
【請求項１１】
前記データを定期的にスクランブルする段階は、前記データの物理的アドレスの関数としてスクランブルする段階を含んでいる、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概括的には、プログラミングや消去のような、不揮発性メモリ（ＮＶＭ）アレイのメモリセルを作動させることに、具体的には、データスクランブルによるような、セルのプログラム及び消去履歴における大きな違いを防止するための方法に関する。
【背景技術】
【０００２】
本出願は、２００５年１月１９日出願の米国仮出願第６０／６４４，５６９号の優先権を請求し、同出願を参考文献としてここに援用する。
【０００３】
最近、不揮発性メモリ製品には、メモリセルを電気的にプログラムし、消去する能力が組み込まれている。殆どの場合、消去動作は、セル毎に個別にではなくセルのサブセットで実行され、プログラミング動作の間に普通に実行される。これは、セルが所定のレベルをパスしているという確認（消去確認）を含め、最終（最も遅い）セルが消去を終了するまで、消去条件がサブセットに適用されることを意味している。
【０００４】
ＮＲＯＭ（窒化物読み取り専用メモリ）技術でのように、消去の間にトンネリング強化ホットホールインジェクションを組み込んだメモリ製品は、図１で分かるように、注入ホールを作るため、バンド間トンネリングを通して、トランジスタ接合に高いバイアスを掛ける必要がある。電荷注入は、正しいデバイス動作を保証するように制御されねばならないので、通常は、ステップ毎に確認するアルゴリズムが実施される。代表的なアルゴリズムでは、電荷が一定のバイアスを掛けて注入され、その後、セルがその目的地に達しているか否かを確認するため、確認動作が続く。目的地に到達していなければ、更に強い電荷注入がより高いバイアスを掛けて始動され、逆の場合も同じである。
【０００５】
図２は、ＮＲＯＭデバイスに関する先行技術による消去アルゴリズムの代表的な流れ図である。
【０００６】
消去パルスが、セルのビットを消去するために選択されるが、負のゲート電圧（Ｖｇ又はＶｃｖｐｎ−電荷ポンプからの電圧）と正のドレイン電圧（Ｖｐｐｄ）を選択（ダイヤルイン）する段階（ステップ２０１）を備えている。次に、消去パルスが、セル集団内のビットに加えられる（ステップ２０２）。セルの閾値電圧Ｖｔは、メモリセルの閾値電圧が消去確認（ＥＶ）電圧レベルまで下がっているか否か検査する消去確認ステップで読み取られる（ステップ２０３）。
【０００７】
どのセルもＥＶをパスしていなければ、新しいＶｐｐｄレベルが、強い（即ち大きい）増分で設定（ダイヤルイン）される（ステップ２０４）。幾つかのセルがＥＶをパスしていれば、新しいＶｐｐｄレベルは、弱い（即ち、比較的小さい）増分で設定される（ステップ２０５）。このプロセスは、消去パルスが全てのセルに加えられるまで続く。各サブグループは、信頼性を改良するため、完全消去を達成するために用いられた最後のパルスよりも高いレベルの余分な消去パルスを受け取る。追加パルスの印加は、本出願の譲受人に譲渡されている米国特許第６，７００，８１８号、米国特許出願第２００５０１１７３９５号、第２００５００５８００５号のような様々な特許文書に教示されており、その開示を参考文献としてここに援用する。
【０００８】
トンネリング強化ホットホールインジェクションでは、図２に示すこのプロセスが、通常、メモリセルの両側で別々に実行されねばならず、結果的に長い消去時間と低い性能に帰結する。
【０００９】
セルのサブセットに記憶されているデータは、本質的に無作為なことが多く、消去動作の前、或るセルはプログラムされた状態にあり、又別のセルは消去された状態にある。従って、特別な行動を取らなければ、以前にプログラムされ消去動作が実施されたセルは、消去確認レベルに近いか又はそのレベルにある閾値レベルに達し、一方、プログラムされていなかったセルは過剰消去され、閾値電圧が消去確認レベルを相当下回ることもあり得る。これを図３に示しており、この図は、先行技術による、セルのサブセットの閾値電圧分布の、あらゆる動作が実行される前の自然な状態と、消去された後を、或るサブグループだけが以前にプログラムされていた場合について示している。消去されたセルの分布にはピークが２つある。高い方のピークは、以前にプログラムされたセルの閾値電圧分布であり、低い方のピークは、プログラムされていないセル、即ち過剰消去されたセルの閾値電圧分布である。
【００１０】
過剰消去の場合、幾つかの懸念が生じる。過剰消去されたセルは、漏洩し易くなり、即ち、「オン」状態（ｎ−ＭＯＳＦＥＴベースのメモリセルの正のゲート電圧）にバイアスされなくとも電流を流すことになりかねない。過剰消去されたセルは、プログラムし難くなり、即ち、セルをプログラムされた状態（所定のレベル、プログラム確認レベル以上）にするのに過剰な電圧と時間が必要となる。過剰消去されたセルと、そうでないセルとの間で、動作条件（プログラム及び消去）に実質的な差が出てくる。これらの影響が積み重なると、メモリデバイスが故障し、即ちデータの完全性が失われる。
【００１１】
図４は、先行技術による、固定パターンの多数回のサイクリング（１０５サイクル）とそれに続くチェッカー盤パターンのプログラミングの後の、メモリアレイ内のセルのサブグループにおける閾値電圧分布を示している。十分な過剰消去防止法が無いため、プログラミングテイルの形成されているのが示されている。
【００１２】
セルの過剰消去を防止する先行技術の方法は、消去サブグループを分割する段階を含んでおり、消去サブグループが小さいほど消去の均一性が良くなることが保証されるという利点がある。しかしながら、オーバーヘッドが加わり、設計が複雑になるという不利な点がある。別の先行技術の方法は、消去前にプログラムする段階を含んでおり、セルは、プログラムされなければ、安定して消去されないようになっている。しかしながら、こうするのは、時間及び電力の点で相当な性能上の負担を抱え込むことになる。
【００１３】
別の先行技術方法は、消去後にプログラムする段階を含んでおり、セルが設定レベルを超えて過剰消去されないことを保証している。しかしながら、この方法も、時間及び電力の点で相当な性能上の負担を抱え込むことになる。
【特許文献１】米国仮特許出願第６０／６４４，５６９号
【特許文献２】米国特許第６，７００，８１８号
【特許文献３】米国特許出願第２００５０１１７３９５号
【特許文献４】米国特許出願第２００５００５８００５号
【特許文献５】ＰＣＴ出願ＷＯ２００５／０４１１０８
【特許文献６】米国特許出願第１０／６９５，４５７号
【発明の開示】
【課題を解決するための手段】
【００１４】
本発明は、以下に説明するように、固定パターンのプログラミングを防止し、メモリアレイのセルのプログラム及び消去の履歴における大きな違いを防止するための方法を提供するよう努めている。本発明について、ＮＶＭアレイのメモリセル、特に単一ビット、二重ビット、多重ビット及びマルチレベルのＮＲＯＭセルに関連付けて以下に詳細に説明する。しかしながら、本発明は、ＮＲＯＭアレイに限定されるものではないことを強調しておく。
【００１５】
本発明の或る実施形態によれば、固定パターンのプログラミングを防止するための方法が提供されており、本方法は、データを、メモリアレイ内のメモリセルの或るパターンにプログラムする段階と、データが、メモリアレイ内の異なるパターンのメモリセルに記憶されるように、データを定期的にスクランブルすることによって固定パターンのプログラミングを防止する段階と、を含んでいる。
【００１６】
データは、データを定期的に反転させることによってスクランブルされる。加えて又は代わりに、データは、データの物理的アドレスを定期的に再配置することによってスクランブルされる。加えて又は代わりに、データは、プログラミング中にデータを混合パターンで巻き、読み取り動作の間に巻かれたデータを解くことによってスクランブルされる。加えて又は代わりに、データは、プログラム及び消去サイクルカウンターに従ってデータを定期的にスクランブルすることによってスクランブルされる。データは、無作為的に又は準無作為的に定期的にスクランブルしてもよい。
【００１７】
限定するわけではないが、本発明の或る実施形態によれば、データは、メモリアレイ内に記憶されているパラメーターの関数としてスクランブルされる。記憶されているパラメーターは、データと関連付けてプログラムされる。
【００１８】
加えて又は代わりに、データは、データの論理的及び／又は物理的アドレスの関数としてスクランブルされる。
【発明を実施するための最良の形態】
【００１９】
本発明は、以下の詳細な説明を添付図面と関連付けて読めば、十分に理解し把握頂けるであろう。
【００２０】
図５は、本発明の或る実施形態による、不揮発性メモリセルアレイ内の固定パターンプログラミングを防止するための方法を示している。具体的には、図５は、以下に説明するように、データスクランブル実施におけるプログラミングの流れを示す単純化した流れ図である。
【００２１】
本発明の或る実施形態によれば、データを、メモリアレイ内の或るパターンのメモリセルにプログラムした後は、データが、メモリアレイ内の異なるパターンのメモリセルに記憶されるように、データを定期的にスクランブルする（ステップ５００）ことによって、固定パターンのプログラミングが防止される。限定するわけではないが、本発明の或る実施形態では、実際の物理的にプログラムされたデータは、サイクル毎に強制的に変えられる（ステップ５０１）。従って、固定パターンプログラミングによって体系的な差が広がる率は、実質的に低減する。セルアレイにプログラムされた実際のデータは、ユーザーが入力データを操作した結果である（ステップ５０２）。この操作は、サイクル毎に変わる（ステップ５０３）か、カウンター又は所定の閾値パラメーターに依って定期的に変わる（ステップ５０４）。そのような操作は、限定するわけではないが、入力データを反転させる段階、それを桁送りする段階、それを移動させる段階、入力データ又は消去サブグループのビット、ワード、ページ又は何らかの他のデータサブセットの内部アドレスを混ぜ合わせる段階、又は、入力データを変化する混合パターンで巻く段階を含んでいる。混合パターンは、サイクル毎に、又は、固定している、変化している又は無作為の他の何らかの期間で変わる（ステップ５０５）。
【００２２】
限定するわけではないが、本発明の或る実施形態によれば、消去区画がページのグループ（それぞれ個々にプログラムされている）で構成されており、入力ページデータは、カウンター、及び消去区画の内側のページの位置によって決まる無作為又は準無作為パターンで巻かれている（ステップ５０６）。カウンターはサイクル毎に変わるので、ページの物理的アドレスにプログラムされている実際のデータも変わる（ステップ５０７）。更に、無作為又は準無作為パターンも、消去区画内のページの位置で決まるので、入力データが全ページで同じであっても、プログラムされている実際のデータは、ページ毎に変わる（ステップ５０８）。データ及びエラー検出パラメーターをスクランブルするのに用いられるカウンターは、同じ流れで物理的にプログラムされている（ステップ５０９）。エラー検出パラメーターについては、例えば、米国特許出願第１０／６９５，４５７号（発行番号ＵＳ２００４０１３６２３６）、及び対応するＰＣＴ出願ＷＯ２００５／０４１１０８「不揮発性メモリアレイにおける読取エラー検出に関する方法、回路及びシステム」で論じられており、前者の開示をここに参考文献として援用するが、両方共に本発明の譲受人に譲渡されている。読み取りエラー率は、例えば、パリティビット、チェックサム、ＣＲＣ及び様々な他の技法など、多様なエラー率のサンプリング及び／又はエラー検出技法を使って求められる。現在知られているか、将来考案される、あらゆるエラー検出コーティング及び／又は評価技法は、本発明に適用することができる。
【００２３】
図６は、本発明の或る実施形態による、図５のデータスクランブル実施の読み取り動作を示している。データの信頼性は、スクランブル方式による影響を受けない。
【００２４】
限定するわけではないが、本発明の或る実施形態では、エラー検出パラメーターを含めて、ページが読み取られる（ステップ６０１）。カウンターが用いられていれば、アルゴリズムがカウンターを評価する（ステップ６０２）。次に、使用された具体的なパターンが解析され（ステップ６０３）、データが抽出される（ステップ６０４）。
【００２５】
以上、本発明を、特定の実施形態と関連付けて説明してきたが、当業者には、多くの代替、修正及び変更が自明であろう。従って、本発明は、そのような代替、修正及び変更の全てを包含するよう意図している。
【図面の簡単な説明】
【００２６】
【図１】先行技術のトンネリング強化ホットホールインジェクションによる、ＮＲＯＭセル消去の単純化したグラフである。
【図２】ＮＲＯＭデバイスに関する、先行技術の消去アルゴリズムの単純化した流れ図である。
【図３】先行技術によるメモリアレイ内のセルのサブグループの閾値電圧分布の、自然な状態と消去された後を、セルの或るサブセットだけが以前にプログラムされていた場合について示す、単純化したグラフである。
【図４】先行技術による、固定パターンの多数回のサイクリング（１０５サイクル）とそれに続くチェッカー盤パターンのプログラミングの後の、メモリアレイ内のセルのサブグループにおける閾値電圧分布を示す、単純化したグラフである。
【図５】本発明の或る実施形態による、固定パターンのプログラミングを防止するのに用いられるデータスクランブル実施のプログラミングの流れを示す、単純化した流れ図である。
【図６】本発明の或る実施形態による、データスクランブル実施の読み取りの流れを示す、単純化した流れ図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
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