(57)【要約】【課題】電極の有効面積ＳＥを従来よりも大きくとることができる受動素子、および、この受動素子を備えたＩＣチップおよび発振器、並びに、これらの製造方法を提供する。【解決手段】ウエハー２と、このウエハー２の上に第１の絶縁膜３を介して形成された下部電極４と、この下部電極４の上に形成された容量膜５と、この容量膜５の上に形成された上部電極６と、を備えた受動素子１において、下部電極６の形状、容量膜５の形状、および上部電極６の形状は、６角形である。【選択図】          図１
2006253493.tif 000002
【特許請求の範囲】
【請求項１】
ウエハーと、前記ウエハーの上に第１の絶縁膜を介して形成された下部電極と、前記下部電極の上に形成された容量膜と、前記容量膜の上に形成された上部電極と、を備えた受動素子において、
前記下部電極の形状、前記容量膜の形状、および前記上部電極の形状が、略ｎ角形（ｎ≧５）または略円である、
ことを特徴とする受動素子。
【請求項２】
前記上部電極の上に第２の絶縁膜を介して形成された第１の引き出し電極と、
前記上部電極の上に第２の絶縁膜を介して形成された第２の引き出し電極と、
を備え、
前記第１の引き出し電極は、少なくとも２つのコンタクトホールを介して前記下部電極に接続され、
前記第２の引き出し電極は、少なくとも２つのビアホールを介して前記上部電極に接続されている、
ことを特徴とする請求項１に記載の受動素子。
【請求項３】
前記上部電極の上に第２の絶縁膜を介して形成された少なくとも１つの第１の引き出し電極と、
前記上部電極の上に第２の絶縁膜を介して形成された少なくとも１つの第２の引き出し電極と、
を備え、
前記第１の引き出し電極の面積（前記第１の引き出し電極が２つ以上ある場合には、これらの合計値）、および前記第２の引き出し電極の面積（第２の引き出し電極が２つ以上ある場合には、これらの合計値）の少なくとも一方が、前記上部電極の面積の２分の１以上である、
ことを特徴とする請求項１に記載の受動素子。
【請求項４】
前記下部電極の面積が前記容量膜の面積よりも大きく、
前記第１の引き出し電極は、前記容量膜を囲むような形状を有する、
ことを特徴とする請求項２または請求項３のいずれかに記載の受動素子。
【請求項５】
前記下部電極および前記上部電極は、ポリシリコンを含んでいる、ことを特徴とする請求項１乃至請求項４のいずれかに記載の受動素子。
【請求項６】
請求項１乃至請求項５のいずれかに記載の受動素子を複数備えた受動装置において、前記複数の受動素子の一部または全部が並列接続されていることを特徴とする受動装置。
【請求項７】
請求項１乃至請求項５のいずれかに記載の受動素子、または請求項６に記載の受動装置を備えたことを特徴とするＩＣチップ。
【請求項８】
請求項１乃至請求項５のいずれかに記載の受動素子、または請求項６に記載の受動装置を備えたことを特徴とする発振器。
【請求項９】
ウエハーの上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に下部電極を形成する工程と、
前記下部電極の上に容量膜を形成する工程と、
前記容量膜の上に上部電極を形成する工程と、
前記下部電極、前記容量膜、および前記上部電極を、それらの形状が略ｎ角形（ｎ≧５）または略円になるように加工する工程と、
前記上部電極の上に第２の絶縁膜を形成する工程と、
前記下部電極のコンタクトホールを少なくとも１つ形成する工程と、
前記上部電極のビアホールを少なくとも１つ形成する工程と、
前記第２の絶縁膜の上に、前記コンタクトホールを介して前記下部電極に接続される第１の引き出し電極を形成する工程と、
前記第２の絶縁膜の上に、前記ビアホールを介して前記上部電極に接続される第２の引き出し電極を形成する工程と、
を有することを特徴とする受動素子の製造方法。
【請求項１０】
請求項９に記載の受動素子の製造方法により複数の受動素子を製造する工程と、
前記製造した複数の受動素子の全部または一部について、それらが備える第１の引き出し電極を相互に接続する工程と、
前記製造した複数の受動素子の全部または一部について、それらが備える第２の引き出し電極を相互に接続する工程と、
を有することを特徴とする受動装置の製造方法。
【請求項１１】
請求項９に記載の受動素子の製造方法により複数の受動素子を製造する工程と、
前記製造した複数の受動素子の全部または一部について、それらが備える第１の引き出し電極を相互に接続する工程と、
前記製造した複数の受動素子の全部または一部について、それらが備える第２の引き出し電極を相互に接続する工程と、
を有することを特徴とするＩＣチップの製造方法。
【請求項１２】
請求項９に記載の受動素子の製造方法により複数の受動素子を製造する工程と、
前記製造した複数の受動素子の全部または一部について、それらが備える第１の引き出し電極を相互に接続する工程と、
前記製造した複数の受動素子の全部または一部について、それらが備える第２の引き出し電極を相互に接続する工程と、
を有することを特徴とする発振器の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体に関し、特に、受動素子、受動装置、これらの受動素子や受動装置を備えたＩＣチップおよび発振器、並びに、これらの製造方法に関する。
なお、本明細書において「受動装置」とは、複数の受動素子から構成される装置をいう。
【背景技術】
【０００２】
近年は、インターネットや携帯電話に代表される通信の分野において高速・大容量化が急激に進んでおり、これらの通信を支える技術の一つである半導体デバイスに対して高周波化・高速化が強く望まれている。また、近年は、より便利なモバイルライフを実現するなどの観点から、コンピュータや携帯電話などの通信機器の小型軽量化が進んでいる。したがって、今後の通信を支えていくためには、高周波化・高速化に対応した小型軽量の半導体デバイスの開発が必要とされる。
そこで、従来、次のような半導体集積回路用ＭＩＭ容量装置が提案された（特許文献１）。すなわち、半導体基板上に第１絶縁膜、下部電極を形成し、下部電極上の第２の絶縁膜の開口に容量膜、上部電極を順次形成した後、第３の絶縁膜を形成し、次いで下部電極用の第１の引き出し電極、上部電極用の第２の引き出し電極を形成して構成されるＭＩＭ容量装置である。この従来のＭＩＭ容量装置においては、第１の引き出し電極が容量膜の少なくとも３方を囲むようにして形成され、かつ容量膜の幅が所定の幅とされる。
【特許文献１】特開２００１−２８４５２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、受動素子の容量値Ｃは、次式に示されるように、電流が流れる電極の面積（有効面積）ＳＥに比例し、電極間の距離ｄに反比例するところ、
【数１】
2006253493.tif 000003
上記従来のＭＩＭ容量装置の電極（特許文献１の図２、図４、図５）に高周波を給電した場合、表皮効果により電流が電極の周辺に集中して流れるようになるため、図６に示すように、電極における電流の分布に偏りが生じ、電極において電流が流れる面積を示す有効面積ＳＥが、電極の面積Ｓよりも小さくなってしまう。
したがって、上記従来のＭＩＭ容量装置の容量値Ｃは、次式に示すように、電極の面積Ｓで計算した値よりも小さくなってしまっていた。
【数２】
2006253493.tif 000004
【０００４】
そこで、本発明は、かかる事情に鑑み、電極の有効面積ＳＥを従来よりも大きくとることができる受動素子、受動装置、これらの受動素子や受動装置を備えたＩＣチップおよび発振器、並びに、これらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明によれば、上記課題は、次の手段により、解決される。
第１の発明は、ウエハーと、前記ウエハーの上に第１の絶縁膜を介して形成された下部電極と、前記下部電極の上に形成された容量膜と、前記容量膜の上に形成された上部電極と、を備えた受動素子において、前記下部電極の形状、前記容量膜の形状、および前記上部電極の形状が、略ｎ角形（ｎ≧５）または略円である、ことを特徴とする受動素子である。
第１の発明は、下部電極の形状、容量膜の形状、および上部電極の形状を、略ｎ角形（ｎ≧５）または略円とするが、Ｍａｘｗｅｌｌの方程式をシミュレーションにより解いたところ、このようにすることにより、上部電極に占める有効面積ＳＥおよび下部電極に占める有効面積ＳＥを、４角形の電極を備える上記従来のＭＩＭ容量装置の有効面積ＳＥよりも大きくできることが分かった。
【０００６】
第２の発明は、第１の発明の構成において、さらに、前記上部電極の上に第２の絶縁膜を介して形成された第１の引き出し電極と、前記上部電極の上に第２の絶縁膜を介して形成された第２の引き出し電極と、を備え、前記第１の引き出し電極は、少なくとも２つのコンタクトホールを介して前記下部電極に接続され、前記第２の引き出し電極は、少なくとも２つのビアホールを介して前記上部電極に接続されている、ことを特徴とする受動素子である。
第２の発明は、下部電極と第１の引き出し電極とを少なくとも２つのコンタクトホールで接続するが、このようにすれば、下部電極における寄生抵抗が並列接続されることとなるため、下部電極における寄生抵抗を低減させることができる。また、第２の発明は、上部電極と第２の引き出し電極とを少なくとも２つのビアホールで接続するが、このようにすれば、上部電極における寄生抵抗が並列接続されることとなるため、上部電極における寄生抵抗を低減させることができる。したがって、第２の発明によれば、次式で示される「抵抗分」を減少させることができるため、
【数３】
2006253493.tif 000005
Ｑ値（Ｑｕａｌｉｔｙ  Ｆａｃｔｏｒ）を向上させることができる。
【０００７】
第３の発明は、第１の発明の構成において、さらに、前記上部電極の上に第２の絶縁膜を介して形成された少なくとも１つの第１の引き出し電極と、前記上部電極の上に第２の絶縁膜を介して形成された少なくとも１つの第２の引き出し電極と、を備え、前記第１の引き出し電極の面積（前記第１の引き出し電極が２つ以上ある場合には、これらの合計値）、および前記第２の引き出し電極の面積（第２の引き出し電極が２つ以上ある場合には、これらの合計値）の少なくとも一方が、前記上部電極の面積の２分の１以上である、ことを特徴とする受動素子である。
第３の発明によれば、第１の引き出し電極の面積（第１の引き出し電極が２つ以上ある場合には、これらの合計値）、および第２の引き出し電極の面積（第２の引き出し電極が２つ以上ある場合には、これらの合計値）の少なくとも一方が上部電極の面積の２分の１以上となるところ、抵抗の大きさは、長さに比例し、面積に反比例する。したがって、第３の発明によれば、第１の引き出し電極および第２の引き出し電極の少なくとも一方について、寄生抵抗を低減させることができる。
【０００８】
第４の発明は、第２の発明または第３の発明のいずれかの構成において、前記下部電極の面積が前記容量膜の面積よりも大きく、前記第１の引き出し電極は、前記容量膜を囲むような形状を有する、ことを特徴とする受動素子である。
第４の発明によれば、上部電極−下部電極間の電界が、一つの方向に偏るということがないため、上部電極に占める有効面積ＳＥおよび下部電極に占める有効面積ＳＥを向上させることができる。
【０００９】
第５の発明は、第１の発明乃至第４の発明のいずれかの構成において、前記下部電極および前記上部電極は、ポリシリコンを含んでいる、ことを特徴とする受動素子である。
第５の発明によれば、ＰＩＰ（Ｐｏｌｙ−Ｉｎｓｕｌａｔｏｒ−Ｐｏｌｙ）受動素子において、上部電極に占める有効面積ＳＥおよび下部電極に占める有効面積ＳＥを向上させることができる。もっとも、本発明は、ＰＩＰ受動素子のみならず、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）受動素子などにも適用できる。
【００１０】
第６の発明は、第１の発明乃至第５の発明のいずれかに係る受動素子を複数備えた受動装置において、前記複数の受動素子の一部または全部が並列接続されていることを特徴とする受動装置である。
【００１１】
受動素子の上部電極および下部電極には、寄生抵抗が存在するが、第６の発明によれば、受動素子が並列に接続される。したがって、第６の発明によれば、上部電極および下部電極における寄生抵抗を低減させることができる。
よって、第６の発明によれば、次式で示される「抵抗分」を減少させることができるため、Ｑ値を向上させることができ、損失の少ない受動装置を提供することができる。
【数４】
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なお、一般に、２層ポリシリコンに関する半導体素子においては、その上部電極が、受動素子の電極としての使用のみならず、ＭＯＳトランジスタのゲート電極としての使用をも考慮して形成され、また、その下部電極が、受動素子の電極としての使用のみならず、抵抗としての使用をも考慮して形成されることが多い。このため、２層ポリシリコンに関する半導体素子の下部電極については、その不純物イオン濃度を上部電極のそれよりも高くしたり、その厚みを上部電極のそれよりも大きくしたりなどすることによって、その抵抗値を上部電極のそれよりも高くすることが多い。したがって、２層ポリシリコンに関する半導体素子においては、これを受動素子として使用する場合、下部電極の寄生抵抗が大きくなるという問題があるが、第６の発明によれば、上部電極および下部電極の寄生抵抗を低減させることができるため、受動素子のみならず、ＭＯＳトランジスタや抵抗などとしての使用をも考慮して製造された２層ポリシリコンに関する半導体素子を、受動素子に適したものとすることができる。
【００１２】
第７の発明は、第１の発明乃至第５の発明のいずれかに係る受動素子、または第６の発明に係る受動装置を備えたことを特徴とするＩＣチップである。
第１の発明乃至第５の発明に係る受動素子は、電極の有効面積ＳＥが従来の受動素子よりも大きいため、従来の受動素子よりも、「容量値Ｃ／電極の面積Ｓ」を大きくすることができる。したがって、第７の発明によれば、高周波化・高速化に対応した小型軽量のＩＣチップを提供することができる。
また、第７の発明においては、第６の発明に係る受動装置を用いているため、ＩＣチップにおいて、損失を減少させることができる。
【００１３】
第８の発明は、第１の発明乃至第５の発明のいずれかに係る受動素子、または第６の発明に係る受動装置を備えたことを特徴とする発振器である。
第１の発明乃至第５の発明に係る受動素子は、電極の有効面積ＳＥが従来の受動素子よりも大きいため、従来の受動素子よりも、「容量値Ｃ／電極の面積Ｓ」を大きくすることができる。したがって、第８の発明によれば、高周波化・高速化に対応した小型軽量の発振器を提供することができる。
また、第８の発明においては、第６の発明に係る受動装置を用いているため、発振器において、損失を減少させることができる。
【００１４】
第９の発明は、ウエハーの上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に下部電極を形成する工程と、前記下部電極の上に容量膜を形成する工程と、前記容量膜の上に上部電極を形成する工程と、前記下部電極、前記容量膜、および前記上部電極を、それらの形状が略ｎ角形（ｎ≧５）または略円になるように加工する工程と、前記上部電極の上に第２の絶縁膜を形成する工程と、前記下部電極のコンタクトホールを少なくとも１つ形成する工程と、前記上部電極のビアホールを少なくとも１つ形成する工程と、前記第２の絶縁膜の上に、前記コンタクトホールを介して前記下部電極に接続される第１の引き出し電極を形成する工程と、前記第２の絶縁膜の上に、前記ビアホールを介して前記上部電極に接続される第２の引き出し電極を形成する工程と、を有することを特徴とする受動素子の製造方法である。
第９の発明によれば、従来の受動素子と比較して、上部電極に占める有効面積ＳＥおよび下部電極に占める有効面積ＳＥが大きい受動素子を製造することができる。
【００１５】
第１０の発明は、第９の発明に係る受動素子の製造方法により複数の受動素子を製造する工程と、前記製造した複数の受動素子の全部または一部について、それらが備える第１の引き出し電極を相互に接続する工程と、前記製造した複数の受動素子の全部または一部について、それらが備える第２の引き出し電極を相互に接続する工程とを有することを特徴とする受動装置の製造方法である。
第１０の発明によれば、受動装置において寄生抵抗を低減できるため、高周波化・高速化に対応した小型軽量で、Ｑ値が高く、損失の少ない受動装置を製造することができる。
【００１６】
第１１の発明は、第９の発明に係る受動素子の製造方法により複数の受動素子を製造する工程と、前記製造した複数の受動素子の全部または一部について、それらが備える第１の引き出し電極を相互に接続する工程と、前記製造した複数の受動素子の全部または一部について、それらが備える第２の引き出し電極を相互に接続する工程と、を有することを特徴とするＩＣチップの製造方法である。
第１１の発明によれば、ＩＣチップにおいて寄生抵抗を低減できるため、高周波化・高速化に対応した小型軽量で、Ｑ値が高く、損失の少ないＩＣチップを製造することができる。
【００１７】
第１２の発明は、第９の発明に係る受動素子の製造方法により複数の受動素子を製造する工程と、前記製造した複数の受動素子の全部または一部について、それらが備える第１の引き出し電極を相互に接続する工程と、前記製造した複数の受動素子の全部または一部について、それらが備える第２の引き出し電極を相互に接続する工程と、を有することを特徴とする発振器の製造方法である。
第１２の発明によれば、発振器において寄生抵抗を低減できるため、高周波化・高速化に対応した小型軽量で、Ｑ値が高く、損失の少なく、周波数選択性および発振純度の向上が図られた発振器を製造することができる。
【発明を実施するための最良の形態】
【００１８】
以下に、添付した図面を参照しつつ、本発明を実施するための最良の形態を詳細に説明する。
【００１９】
図１は、本発明の実施の形態に係る受動素子１の平面図であり、図２は、本発明の実施の形態に係る受動素子１の断面図である。
図１、図２に示すように、本発明の実施の形態に係る受動素子１は、ウエハー２と、このウエハー２の上に第１の絶縁膜３を介して形成された下部電極４と、この下部電極４の上に形成された容量膜５と、この容量膜５の上に形成された上部電極６と、を備えている。下部電極４の形状、容量膜５の形状、および上部電極６の形状は、６角形である。
電極が６角形である受動素子１についてのＭａｘｗｅｌｌ方程式と、電極が４角形である受動素子についてのＭａｘｗｅｌｌ方程式と、をシミュレーションにより解いたところ、電極に流れる電流の分布は、それぞれ、図３、図６に示すようになった。シミュレーションにおいては、モーメント法（Ｒ．  Ｆ．  Ｈａｒｒｉｎｇｔｏｎ  ：  ”Ｆｉｅｌｄ  Ｃｏｍｐｕｔａｔｉｏｎ  ｂｙ  Ｍｏｍｅｎｔ  Ｍｅｔｈｏｄｓ”，  ＩＥＥＥ  Ｐｒｅｓｓ，  Ｎｅｗ  Ｙｏｒｋ，１９９３）を使用し、電極の面積Ｓを用いて計算した容量値（理論値）が３ｐＦとなるように電極の面積Ｓを定め、電極間距離は約４００〜５００オングストローム（Å）、容量膜の比誘電率は約４とした。シミュレーションによると、電極が４角形である受動素子の容量値は、２．６ピコファラット（ｐＦ）となり、電極が６角形である受動素子の容量値は、理論値どおり３ピコファラット（ｐＦ）となった。したがって、電極が６角形である受動素子によれば、その容量値を、電極が４角形である受動素子の容量値の約１１５．３８パーセント（％）とすることができる。逆に言えば、電極が６角形である容量素子によれば、電極が４角形である受動素子と容量値が同じで、電極が４角形である受動素子よりも電極の面積が小さい受動素子を提供することができる。
なお、上記では、本発明の理解を容易にするため、下部電極４の形状、容量膜５の形状、および上部電極６の形状を６角形としたが、下部電極４の形状、容量膜５の形状、および上部電極６の形状は、略ｎ角形（ｎ≧５）または略円であればよい。この場合であっても、電極が４角形である受動素子と比較して、電極における有効面積ＳＥを大きくすることができると考えられる。
【００２０】
実施の形態に係る受動素子１は、さらに、上部電極６の上に第２の絶縁膜７を介して形成された第１の引き出し電極８と、上部電極６の上に第２の絶縁膜７を介して形成された第２の引き出し電極９と、を備えている。第１の引き出し電極８は、少なくとも２つのコンタクトホール１０を介して下部電極４に接続されている。したがって、実施の形態に係る受動素子１においては、下部電極４における寄生抵抗が並列接続されることとなるため、下部電極４における寄生抵抗を低減させることができる。また、実施の形態に係る受動素子１においては、第２の引き出し電極９が、少なくとも２つのビアホール１１を介して上部電極６に接続されている。したがって、実施の形態に係る受動素子１においては、上部電極６における寄生抵抗が並列接続されることとなるため、上部電極６における寄生抵抗を低減させることができる。
このように、実施の形態に係る受動素子１においては、上部電極６および下部電極４の寄生抵抗が低減されるため、次式で示される「抵抗分」を減少させることができ、
【数５】
2006253493.tif 000007
Ｑ値（Ｑｕａｌｉｔｙ  Ｆａｃｔｏｒ）を向上させることができる。
なお、本実施の形態とは異なり、第１の引き出し電極の面積（第１の引き出し電極が２つ以上ある場合には、これらの合計値）、および第２の引き出し電極の面積（第２の引き出し電極が２つ以上ある場合には、これらの合計値）の少なくとも一方が上部電極の面積の２分の１以上となるように、第１の引き出し電極および第２の引き出し電極をそれぞれ少なくとも１つ形成するとすることもできる。抵抗の大きさは、長さに比例し、面積に反比例するため、上記のようにすれば、第１の引き出し電極と下部電極とを接続するコンタクトホールの断面積（第１の引き出し電極が２つ以上ある場合には、各コンタクトホールの断面積を合計した値）および第２の引き出し電極と上部電極を接続するビアホールの断面積（第２の引き出し電極が２つ以上ある場合には、各ビアホールの断面積を合計した値）の少なくとも一方が上部電極の面積の２分の１以上となる。したがって、上記のようにすれば、第１の引き出し電極および第２の引き出し電極の少なくとも一方について、寄生抵抗を低減させることができる。
【００２１】
なお、上記において、コンタクトホール１０およびビアホール１１の数をそれぞれ少なくとも２つとし、第１の引き出し電極８および第２の引き出しの電極９の面積について言及したのは、本発明の理解を容易にするためであり、本発明は、コンタクトホール１０およびビアホール１１の数や、第１の引き出し電極８および第２の引き出し電極９、を限定するものではない。
【００２２】
実施の形態に係る受動素子１においては、下部電極４の面積が容量膜５の面積よりも大きく、第１の引き出し電極８が、容量膜５を囲むような形状を有している。したがって、実施の形態に係る受動素子１によれば、上部電極６−下部電極４間の電界が、一つの方向に偏るということがないため、上部電極６に占める有効面積ＳＥおよび下部電極４に占める有効面積ＳＥを向上させることができる。
【００２３】
以上説明したように、実施の形態に係る受動素子１は、電極４，６の有効面積ＳＥが従来の受動素子よりも大きいため、従来の受動素子よりも、「容量値Ｃ／電極の面積Ｓ」が大きい。したがって、実施の形態に係る受動素子１によれば、高周波化・高速化に対応した小型軽量のＩＣチップを製造することができる。
【００２４】
図４（ａ）は、実施の形態に係る受動素子１を２つ並列に接続した様子を示す図であり、図４（ｂ）は、図４（ａ）の等価回路を示す図である。また、図５（ａ）は、実施の形態に係る受動素子１を３つ並列に接続した様子を示す図であり、図５（ｂ）は、図５（ａ）の等価回路を示す図である。これらの図が示すように、本発明の実施の形態に係る複数の受動素子１を並列接続すれば、上部電極６および下部電極４における寄生抵抗を低減させることができる。したがって、次式で示される「抵抗分」を減少させることができるため、Ｑ値を向上させることができ、損失の少ないＩＣチップを製造することができる。
【数６】
2006253493.tif 000008
なお、本発明は、受動素子１を並列に接続する方法を限定するものではないが、たとえば、２つの受動素子１を、第１の引き出し電極８の一辺を共通にするように形成すれば、複数の受動素子１を容易に並列に接続することができる。
また、容量値は並列接続によって大きくなるが、抵抗値は並列接続によって小さくなるから、１つの受動素子１を形成する代わりに、この１つの受動素子１が形成される面積を分割してそれぞれに複数の受動素子を形成し、これらの複数の受動素子を並列接続にして受動装置とすれば、面積および容量値を変化させずに寄生抵抗分のみを低減させることが可能となる。つまり、１つの受動素子よりも面積が小さい複数の受動素子（１つの受動素子よりも容量値、寄生抵抗がともに小さい。）を並列接続することによって、容量値を１つの受動素子と同一にする一方、寄生抵抗を１つの受動素子よりも著しく小さくすることが可能となるのである。したがって、このような受動装置によれば、１つの受動素子と比較して、容量値および面積が同じであるにもかかわらず、寄生抵抗分を低減させることができ、Ｑ値を向上させることが可能となる。なお、受動装置は、容量値および面積が同じであるならば、並列接続している受動素子の数が多ければ多いほど、寄生抵抗が小さくなる。
また、実施の形態によれば、下部電極４の寄生抵抗を低減させることができるため、受動素子１のみならず、ＭＯＳトランジスタや抵抗などとしての使用をも考慮して製造された下部電極４の抵抗値が大きい半導体素子を、受動素子１に適したものとし、ＩＣチップの製造をより容易なものとすることができる。
【００２５】
次に、実施の形態に係る受動素子１の製造方法について説明する。
まず、シリコンを含むウエハー２の上に二酸化シリコン（ＳｉＯ２）からなる第１の絶縁膜３を成膜する。
次に、第１の絶縁膜３の上にポリシリコンからなる下部電極４を成膜する。
次に、下部電極４にボロンやリンやヒ素などの不純物イオンを注入する。
次に、下部電極４の上に容量膜５を成膜する。容量膜５としては、たとえば、二酸化シリコン（ＳｉＯ２）、オキシナイトライド（ＳｉＯＮ）、シリコンナイトライド（ＳｉＮ）などを用いることができる。
次に、容量膜５の上にポリシリコンからなる上部電極６を成膜する。
次に、上部電極６にリンやヒ素などの不純物イオンを注入する。
次に、下部電極４、容量膜５、および上部電極６を、それらの形状が６角形になるように加工する（フォトリソグラフィ工程）。
次に、上部電極６の上に二酸化シリコン（ＳｉＯ２）からなる第２の絶縁膜７を成膜する。
次に、下部電極４のコンタクトホール１０とビアホール１１のための開口を形成する（フォトリソグラフィ工程）。
次に、コンタクトホール１０とビアホール１１のための開口に、金や銅やアルミなどをメッキする。
次に、第２の絶縁膜７の上に、第１の引き出し電極８と第２の引き出し電極９とを成膜する。第１の引き出し電極８と第２の引き出し電極９とには、たとえば、金や銅やアルミなどを用いることができる。
以上の方法によれば、従来の受動素子と比較して、上部電極６に占める有効面積ＳＥおよび下部電極４に占める有効面積ＳＥが大きい受動素子１を製造することができる。
【００２６】
なお、以上の方法により製造した受動素子１の全部または一部について、それらが備える第１の引き出し電極８を相互に接続し、それらが備える第２の引き出し電極９を相互に接続すれば、複数の受動素子１が並列に接続されるので、上部電極６および下部電極４の寄生抵抗を削減でき、高周波化・高速化に対応した小型軽量で、Ｑ値が高く、損失の少ないＩＣチップを製造することができる。
なお、一般に、２層ポリシリコンに関する半導体素子においては、その上部電極６が、受動素子１の電極としての使用のみならず、ＭＯＳトランジスタのゲート電極としての使用をも考慮して形成され、また、その下部電極４が、受動素子１の電極としての使用のみならず、抵抗としての使用をも考慮して形成されることが多い。このため、２層ポリシリコンに関する半導体素子の下部電極４については、その不純物イオン濃度を上部電極６のそれよりも高くしたり、その厚みを上部電極６のそれよりも大きくしたりなどすることによって、その抵抗値を上部電極６のそれよりも１０倍程度大きくすることが多い。したがって、２層ポリシリコンに関する半導体素子においては、これを受動素子１として使用する場合、下部電極４の寄生抵抗が大きくなるという問題がある。しかしながら、上記した方法によれば、第１の引き出し電極８を並列に接続し、第２の引き出し電極９を並列に接続すれば、上部電極６および下部電極４の寄生抵抗を低減させることができるため、ＭＯＳトランジスタや抵抗などとしての使用をも考慮して製造された２層ポリシリコンに関する半導体素子を、容易に、受動素子１に適したものとすることができる。
なお、以上の方法により製造される受動素子１は、いわゆるＰＩＰ容量であるが、本発明がＭＩＭ容量にも適用できることはいうまでもない。
【００２７】
なお、本発明を発振器に適用すれば、高周波化・高速化に対応した小型軽量で、Ｑ値が高く、損失の少ない、周波数選択性および発振純度の向上が図られた発振器を製造することができる。したがって、本発明を発振器に適用すれば、高速・大容量化が急激に進んでいる通信を半導体デバイスの面から強力にサポートすることができる。もっとも、本発明が、発振器以外の半導体デバイス（たとえば、同調回路やＬＣ発振器やＤＲＡＭやＳＲＡＭやＣＣＤなど）にも適用できることは、いうまでもない。
【００２８】
本発明は、上述の実施の形態に限定されない。実施の形態の各構成は、これらを適宜組み合わせたり、省略し、図示しない他の構成と組み合わせることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態に係る受動素子の平面図である。
【図２】本発明の実施の形態に係る受動素子の断面図である。
【図３】受動素子について、電極における電流の分布をシミュレーションした結果を示す図である。
【図４】２つの受動素子を並列に接続する例を示す図である。
【図５】３つの受動素子を並列に接続する例を示す図である。
【図６】電極が４角形である受動素子について、電極における電流の分布をシミュレーションした結果を示す図である。
【符号の説明】
【００３０】
１・・・受動素子、２・・・ウエハー、３・・・第１の絶縁膜、４・・・下部電極、５・・・容量膜、６・・・上部電極、７・・・第２の絶縁膜、８・・・第１の引き出し電極、９・・・第２の引き出し電極、１０・・・コンタクトホール、１１・・・ビアホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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