(57)【要約】  【課題】  小面積で構成され、低消費電力、かつ多階調の電圧を出力するD／A変換器を提供する。【解決手段】  階調電圧として複数の基準電圧を発生する電圧生成回路と、基準電圧のいずれか一つを第１の出力として選択する第１の制御回路と、第１の出力に対応する諧調電圧に隣接する基準電圧を第２の出力として選択する第２の制御回路と、第１の出力と第２の出力との電圧差に応じて、充電する第１の容量と、第１の容量に接続された第２の容量とを有し、充電された第１の容量の電荷を第１の容量及び第２の容量に配分することにより第１の出力と第２の出力との間の電圧を第３の出力として出力する第３の制御回路とを有する。【選択図】  図１
2006014125.tif 000002
【特許請求の範囲】
【請求項１】
階調電圧として複数の基準電圧を発生する電圧生成回路と、
前記基準電圧のいずれか一つを第１の出力として選択する第１の制御回路と、
前記第１の出力に対応する前記諧調電圧に隣接する前記基準電圧を第２の出力として選択する第２の制御回路と、
前記第１の出力と前記第２の出力と電圧差に応じて、充電する第１の容量と、前記第１の容量に接続された第２の容量とを有し、充電された前記第１の容量の電荷を前記第１及び第２の容量に配分することにより前記第１の出力と前記第２の出力との間の電圧を第３の出力として出力する第３の制御回路と、
を有するDA変換器。
【請求項２】
前記第１の出力は、前記階調電圧のうち偶数番目の基準電圧のいずれかが選択された電圧であり、また、前記第２の出力は、前記階調電圧のうち奇数番目の基準電圧が選択された電圧であることを特徴とする請求項１に記載のDA変換器。
【請求項３】
前記第１及び第２の容量の一端は、前記第２の出力と接続され、他端は、前記第３の出力と接続されていることを特徴とする請求項１及び２のいずれかに記載のDA変換器。
【請求項４】
前記第３の制御回路は、さらに前記第１の容量と前記第１の出力との間に第１のスイッチ手段を有すると共に、前記第１の容量と前記第３の出力との間に第２のスイッチ手段を有し、さらに前記第２の容量と前記第３の出力との間に第３のスイッチ手段を有することを特徴とする請求項１〜３のいずれかに記載のDA変換器。
【請求項５】
前記第３の制御回路は、さらに一端が前記第１及び第２の容量に共通接続され、他端が前記第１の出力又は第２の出力へ第４のスイッチ手段を介して接続される第３の容量を有することを特徴とする請求項１〜４のいずれかに記載のDA変換器。
【請求項６】
前記第２の容量は、DA変換器の後段入力側から見た容量であることを特徴とする請求項１に記載のDA変換器。
【請求項７】
前記第２の容量は、前記第２の出力の電圧と第１の電源電圧とによって充電される第１のサブ容量と前記第２の出力の電圧と第２の電源電圧とによって充電される第２のサブ容量とからなることを特徴とする請求項６に記載のDA変換器。
【請求項８】
前記第１の容量は、前記第１のサブ容量と前記第２のサブ容量との容量の合計と等しいことを特徴とする請求項７に記載のDA変換器。
【請求項９】
前記第３の制御回路は、さらに一端が前記第２の出力に接続されると共に他端が第５のスイッチ手段を介して前記第１の出力に接続される第４の容量と一端が前記第２の出力に接続されると共に他端が第６のスイッチ手段を介して前記第１の出力に接続される第５の容量とを有することを特徴とする請求項６又は７のいずれかに記載のDA変換器。
【請求項１０】
前記第１、第４、及び第５の容量は、それぞれ１：２：６の比率で構成されることを特徴とする請求項９に記載のDA変換器。
【請求項１１】
請求項１に記載のDA変換器は、前記第１の出力の電圧と前記第２の出力の電圧との間の電圧を2分割しており、前記基準電圧がｍビットであれば、(ｍ+１)ビット分の階調電圧を出力することができることを特徴とする。
【請求項１２】
請求項１０に記載のDA変換器は、前記第１の出力の電圧と前記第２の出力の電圧との間の電圧を４分割しており、前記基準電圧がｍビットであれば、ｍ+２ビット分の階調電圧を出力することができることを特徴とする。
【請求項１３】
請求項１に記載のDA変換器は、２m＋１個の前記基準電圧を発生し、前記第３の制御回路により前記第１の出力の電圧と前記第２の出力の電圧との間の電圧を２n分割することにより２m+n＋１の前記階調電圧を発生することを特徴とする。
【請求項１４】
階調電圧として複数の基準電圧を発生する電圧生成回路と、
前記基準電圧のいずれか一つを第１の出力として選択する第１の制御回路と、
前記第１の出力に対応する前記諧調電圧に隣接する前記基準電圧を第２の出力として選択する第２の制御回路と、
前記第１の出力と前記第２の出力と電圧差に応じて充電する第１の容量と、前記第１又は第２の出力から充電される増幅器の入力容量とを有する第３の制御回路とを有し、前記第１の容量と前記入力容量に充電された電荷を分配しなおすことにより前記第１の入力と前記第２の入力との間の電圧を第３の出力として出力とするDA変換器。
【請求項１５】
前記第３の制御回路は、前記第２の入力をそのまま前記第３の出力へ出力する第１のスイッチ手段を有することを特徴とする請求項１５に記載のDA変換器。
【請求項１６】
前記第３の制御回路は、前記第１の容量及び前記入力容量への充電を開始する第２のスイッチ手段を有することを特徴とする請求項１５又は１６のいずれかに記載のDA変換器。
【請求項１７】
前記第３の制御回路は、さらに第２の容量を有していて、前記第２の容量を使用又は不使用を切り替えることにより前記第３の出力へ複数種類の出力を行うことを特徴とする請求項１４に記載のDA変換器。
【請求項１８】
前記第１の容量、前記第２の容量、及び前記入力容量は、すべて同じMOSトランジスタのゲート容量からなることを特徴とする請求項１７に記載のDA変換器。
【請求項１９】
前記第１の容量、前記第２の容量、及び前記入力容量は、PMOSトランジスタ及びNMOSトランジスタのゲート容量を組み合わせていることを特徴とする請求項１８に記載のDA変換器。
【請求項２０】
階調電圧として複数の基準電圧を発生する電圧生成回路と、
前記基準電圧のいずれか一つを第１の出力として選択する第１の制御回路と、
前記第１の出力に対応する前記諧調電圧に隣接する前記基準電圧を第２の出力として選択する第２の制御回路と、
前記第１の出力と前記第２の出力との間に接続された第１の容量と、前記第１の出力と前記第２の出力に応じて出力される第３の出力と、前記第２の出力と前記第３の出力の間に接続された第１のスイッチ手段と、前記第１の容量と前記第１の出力間に接続された第２のスイッチ手段と、前記第２のスイッチ手段と前記第３の出力との間に接続された第３のスイッチ手段と、前記第３の出力と第１の電源との間に接続された第１の入力容量と、前記第３の出力と第２の電源との間に接続された第２の入力容量とを有する第３の制御回路と、
を有するDA変換器。
【請求項２１】
請求項２０に記載のDA変換器はさらに、前記第１の容量に対して並列に第２及び第３の容量を第４及び第５のスイッチ手段を介して接続されていることを特徴とする。
【請求項２２】
階調電圧として複数の基準電圧を発生する電圧生成回路と、
前記基準電圧のいずれか一つを第１の出力として選択する第１の制御回路と、
前記第１の出力に対応する前記諧調電圧に隣接する前記基準電圧を第２の出力として選択する第２の制御回路と、
前記第１の出力と前記第２の出力に応じて出力される第３の出力と、前記第１の出力と前記第２の出力との間に接続された第１の容量と、前記第１の容量に並列に接続された第２の容量と、前記第３の出力と第１の電源との間に接続された第１の入力容量と、前記第３の出力と第２の電源との間に接続された第２の入力容量と、前記第２の出力と前記第３の出力との間に接続された第１のスイッチ手段と、前記前記第１の出力と前記第１の容量との間及び前記第１の出力と前記第２の容量との間に接続され、各々同一に制御される複数の第２のスイッチと、前記第２のスイッチ手段と前記第１の容量及び前記第２の容量との接続ノードと前記第３の出力との間に接続され、各々同一に制御される複数の第３のスイッチ手段と、を有する第３の制御回路と、
を有することを特徴とするDA変換器。
【請求項２３】
階調電圧として複数の基準電圧を発生する電圧生成回路と、
前記基準電圧のいずれか一つを第１の出力として選択する第１の制御回路と、
前記第１の出力に対応する前記諧調電圧に隣接する前記基準電圧を第２の出力として選択する第２の制御回路と、
前記第１の出力と前記第２の出力に応じて出力される第３の出力と、前記第１の出力と前記第２の出力との間に接続された第１の容量と、前記第１の容量と前記第２の出力との間に直列に接続された第２の容量と、前記第２の容量に並列に接続された第３の容量と、前記第３の出力と第１の電源との間に接続された第１の入力容量と、前記第３の出力と第２の電源との間に接続された第２の入力容量と、前記第２の出力と前記第３の出力との間に接続された第１のスイッチ手段と、前記前記第１の出力と前記第１の容量との間に接続された第２のスイッチと、前記第２のスイッチ手段と前記第１の容量との接続ノードと前記第３の出力との間に接続された第３のスイッチ手段と、前記第１の容量と前記第２の容量との接続ノードと第３の出力との間に接続された第４のスイッチ手段と、前記第１の容量に並列に接続された第５のスイッチ手段と、を有する第３の制御回路と、
を有することを特徴とするDA変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶駆動回路などに用いられる階調表示電圧発生回路及びD／A変換回路に関するものである。
【背景技術】
【０００２】
近年の液晶表示装置の大型化に伴い、液晶駆動装置の様々な性能の向上が望まれている。特に鮮やかな色彩を表示するために、高階調が望まれている。近年の技術では、階調電圧がRGB各々１０ビット（１０２４）で約１０億色の液晶表示装置も登場してきている。よって、高諧調化を望む上で、外部から入力されたデジタル信号をアナログ信号に変換するD／A変換器の性能の向上は不可欠である。D／A変換器に関する技術は、例えば、下記特許文献１に記載されている。
【特許文献１】特開２０００−１８３７４７
【０００３】
図８は、２ビットのストリング抵抗方式のＤ／Ａ変換器であり、図９は、３ビットのストリング抵抗方式のＤ／Ａ変換器である。ストリング抵抗方式のD／A変換器の場合単純に階調電圧のビット数が１つ増えるごとに素子数は倍になり面積も倍となる。特許文献１には、表示色数の増加や多階調化等により必要とされる階調電圧が増えた場合にも回路構成素子数の急激な増加をせずに実現できる発明が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の特許文献１に開示された技術では、回路構成素子数の急激な増加を防止するため、演算増幅回路を設けている。特に、選択された二つの階調電圧の中間或いは１／４の電圧等を出力するために多段で構成されている。それにより通常時の消費電力の増加を避けることが出来ない。
本発明は、上記の点に鑑みてなされたものであり、多ビットD／A変換器でありながら、消費電力を抑えつつ小面積で構成されるD／A変換器を提供することにある。
【課題を解決するための手段】
【０００５】
本発明のDA変換器では、上述した課題を解決すべく、階調電圧として複数の基準電圧を発生する電圧生成回路と、基準電圧のいずれか一つを第１の出力として選択する第１の制御回路と、第１の出力に対応する諧調電圧に隣接する基準電圧を第２の出力として選択する第２の制御回路と、第１の出力と第２の出力との電圧差に応じて、充電する第１の容量と、第１の容量に接続された第２の容量とを有し、充電された第１の容量の電荷を第１の容量及び第２の容量に配分することにより第１の出力と第２の出力との間の電圧を第３の出力として出力する第３の制御回路とを有する。
【発明の効果】
【０００６】
本発明のDA変換器の構成を取ることで、多ビットD／A変換器でありながら、消費電力を抑えつつ小面積で構成されるD／A変換器を提供することが可能となる。
【発明を実施するための最良の形態】
【０００７】
以下、図面に基づいて本発明の実施の形態を詳細に説明する。なお、以下の説明及び添付の図面において、略同一の機能及び構成を有する構成要素については、同一の符号を付すことにより重複説明を省略する。
【実施例１】
【０００８】
図１は、本発明の第１の実施の形態におけるＤ／Ａ変換器１００の回路図である。まず、本実施例の構成を説明する。Ｄ／Ａ変換器１００は、３ビットのデジタル信号をアナログ信号へ変換する回路である。Ｄ／Ａ変換器１００は、電圧生成回路１０１、第１の制御回路１０２、第２の制御回路１０３、第３の制御回路１０４から構成されている。電圧生成回路１０１は、複数の基準電圧を生成する回路であって、電圧Ｖ0から抵抗等により電圧降下させたＶ１〜Ｖ４を出力する。Ｖ０〜Ｖ４はＶ０からＶ４にかけて順次電圧が低くなっている。以後、Ｖ0〜Ｖ４を総称して階調電圧と呼ぶ。図８図９に示すストリング抵抗方式のＤ／Ａ変換器では、２n個の階調電圧が必要であるが、本実施例のＤ／Ａ変換器では、２n-1＋１個の階調電圧であればよい。本実施例では、５つ（２ビット+１）の電圧を出力しているが、出力される電圧の個数の基本は、２n＋１であるが限定はされない。
【０００９】
第１の制御回路１０２は、電圧生成回路１０１で出力された複数の階調電圧のうち一つを選択して第１の出力Ｖout１として出力する。本実施例では、階調電圧のうち偶数番目に当たる電圧の一つを入力された３ビットのデジタル信号のうち、上位２ビットのデジタル信号に応じて選択している。第２の制御回路１０３は、第１の制御回路１０２で選択された階調電圧である第１の出力Ｖout１に隣接する階調電圧を上位２ビットのデジタル信号に応じて選択し、第２の出力Ｖout２として出力する。本実施例においては、階調電圧のうち奇数番目に当たり、かつ第１の出力Ｖout１に隣接する電圧を選択している。第１の制御回路１０２及び第２の制御回路１０３は、隣接する２つの階調電圧が選択される制御回路であればよい。第３の制御回路１０４は、第１の入力Vin1と第２の入力Vin2を有していて、第１の入力Vin1と第２の入力Vin2とに第１の出力Ｖout１と第２の出力Ｖout２とが接続されている。ただし、Ｄ／Ａ変換器は、階調電圧の単調性を満たす必要がある。本実施例の第１の制御回路１０２及び第２の制御回路１０３では、必ずしもＶout１＞Ｖout２とはならないことがある。よって、本実施例においては、第１の制御回路１０２及び第２の制御回路１０３によっては、図２に示す切り替え回路１０５を挿入する必要がある。切り替え回路１０５は、第１の入力端子、第２の入力端子、第１の出力端子、及び第２の出力端子を有している。また、３ビットデジタル信号のうち、中間ビットのデジタル信号によって制御されて第１の入力端子から入力された信号を第１の出力端子又は第２の出力端子へ出力する。第２の入力端子から入力された信号は、第１の入力端子から入力された信号とは別の第１の出力端子又は第２の出力端子へ出力される。
【００１０】
また、第３の制御回路１０４は、第１の入力Vin1と第２の入力Vin2との間の電圧、第１の入力Vin1、又は第２の入力Vin2とを第３の出力Ｖout３として出力する。本実施例では、第１の入力Vin1と第２の入力Vin2との中間電圧、第１の入力Vin1、又は第２の入力Vin2が第３の出力Ｖout３として出力される。第３の制御回路１０４は、第１の入力Vin1と第２の入力Vin2との電圧差によって充電される第１の容量C１１を有する。また、第２の入力Vin2と第３の出力Ｖout３とにおいて、第１の容量C１１と並列に接続されるとともに第１の容量C１１と同一の容量を持つ第２の容量C１2を有する。ここで、同一とは、近似的な同一を示し、プロセスバラツキによる誤差は同一に包含される。階調電圧のビット数が多くなると第１の出力Ｖout１と第２の出力Ｖout２との電圧差は小さくなりプロセスバラツキによる誤差は許容される。以下の実施例においても同様の扱いとする。
【００１１】
第２の入力Vin2と第３の出力Ｖout３は、第１のスイッチS１１を介して接続されている。第３の制御回路１０４は、さらに第１の入力Vin1と第１の容量C１１の間に第２のスイッチS１２を有している。また、第１の容量C１１及び第２の容量C１2と第３の出力Ｖout３との間には、各々第３のスイッチS１３を有している。
【００１２】
次に、動作の説明を行う。説明の都合上、入力のデジタルデータを下位ビットから順に１D、２D、３Dと表す。また、反転信号を１DB、２DB、３DBと表す。第２の制御回路１０２は、入力のデジタルデータ２D、２DB、３D、３DBに応じて階調電圧のうち偶数番目の電圧を選択する。第３の制御回路１０３は、入力のデジタルデータ３D、３DBに応じて階調電圧のうち奇数番目の電圧を選択する。ここで、第１の出力Ｖout１と第２の出力Ｖout２とは、隣接する階調電圧が選択される。
【００１３】
第３の制御回路１０４は、第１の出力Ｖout１と第２の出力Ｖout２とを切り替え回路１０５を経由し、最下位１ビットのデジタル信号により第１の入力Vin1と第２の入力Vin2に入力とし、第１のスイッチS１１をオンさせることで、第２の入力Vin2を第３の出力Ｖout３として出力する。第１のスイッチS１１をオフし、第２のスイッチS１２をオンすることにより、第１の容量C１１をチャージする。その後、第２のスイッチS１２をオフし、第３のスイッチS１３をオンすることにより第１の容量C１１に蓄えられていた電荷が第１の容量C１１と第２の容量C１２とに分配される。ここで、第１の容量C１１と第２の容量C１２とは同一の容量を持つため第１の入力Vin1と第２の入力Vin2との中間電位が第３の出力Ｖout３として出力される。
【００１４】
本実施例のD／A変換器の構成によれば、電圧生成回路１０１で生成される階調電圧は従来と同様に出力が可能であり、さらに、第１の制御回路１０２、第２の制御回路１０３、及び第３の制御回路１０４、切り替え回路１０５を備えたことにより、第１の入力Vin1と第２の入力Vin2との中間電圧を生成することが可能となり階調電圧の単調性を保つことも可能となる。また、従来技術のようなｎビットの階調電圧を出力するD／A変換器からｎ+１ビットの階調電圧を出力するD／A変換器へ変更する場合、ｎビットのD／A変換器を２つ合わせるのと同等の面積になり、約２倍の面積になっていた。本実施例の構成によれば、ｎビットの階調電圧を出力するＤ／Ａ変換器と同じ面積規模の第１の制御回路１０２と第２の制御回路１０３に加えて第３の制御回路１０４及び切り替え回路１０５の制御によりｎ+１ビットの階調電圧を生成することを可能とし、面積の増大を削減することが可能となる。特に、ｎの値が大きくなればなるほど効果は大きくなる。
【００１５】
また、第１の入力Vin1と第２の入力Vin2との中間電圧を生成する場合においては、第１の容量C１１と第２の容量C１２とをチャージする際にのみ電力消費が行われる。これにより、省電力化も実現できる。
【実施例２】
【００１６】
図３は本発明の第２の実施の形態における第３の制御回路である。第３の制御回路以外の部分は、第１の実施の形態と同様の構成であるため、省略されている。以下の説明おいて第１の実施の形態と同様の符号を用いて説明する。なお、第１の実施の形態と同一の部分に関しての説明は省略する。
【００１７】
本発明の第２の実施の形態における第３の制御回路２０４は、第１の入力Vin1と、第２の入力Vin2と、第１の入力Vin1と第２の入力Vin2とに応じて出力される第３の出力Ｖout３とを有している。第１の入力Vin1と第２の入力Vin2との間には、第１の入力Vin1と第２の入力Vin2との電圧差で充電される第１の容量C21を有している。また、第２の入力Vin2と第３の出力Vout3とにおいて、第１の容量C21と並列に接続されるとともに、第１の容量C21と同一の容量を持つ第２の容量C22を有する。さらに第１の入力Vin1と第２の入力Vin2とにおいて、第１の容量C21と並列に接続されるとともに、第１の容量C21の2倍の容量を持つ第３の容量C23を有する。
【００１８】
第３の制御回路２０４は、さらに第２の入力Vin2と第３の出力Vout3との間に第１のスイッチS21を有している。第１の入力Vin1と、第１の容量C21との間に第２のスイッチS22を有している。第１の容量C21と第３の出力Ｖout３との間及び第２の容量C22と第３の出力Ｖout３との間に各々同一に制御される第３のスイッチS23を有している。また、第２のスイッチS22と第１の容量C21との間と第３の容量C23との間に第４のスイッチS24を有している。
【００１９】
次に動作の説明を行う。本実施例は、4ビットのD／A変換器に含まれる第３の制御回路である。よって、説明の都合上、入力のデジタルデータを下位ビットから順に１Ｄ、２D、３D、４Dと表す。
【００２０】
第１のスイッチS21及び第４のスイッチS24は、入力のデジタルデータのうち１Ｄと２Dとによって制御される。例えば１D＝０、２D＝０の場合は、第１のスイッチS21をオンさせることで、第２の入力Vin2を直接第３の出力Vout3として出力する。
【００２１】
次に、１D＝０、２D＝１の場合は、まず、第２のスイッチS22がオンすることにより第１の容量C21を第１の入力Vin1と第２の入力Vin2の電圧の差によりチャージする。その後、第２のスイッチS22がオフし、第３のスイッチS23及び第４のスイッチS24がオンすることにより、第１の容量C21に蓄えられていた電荷が第１の容量C21、第２の容量C22及び第３の容量C23へ分配される。このとき、第１の容量C21と第２の容量C22は、同一であり、また、第３の容量C23は、第１の容量C21の2倍である。第１の容量C21、第２の容量C22、及び第３の容量C23は、並列接続されているので、単純に容量が第１の容量C21の４倍になる。電化保存の法則により、第３の出力Vout3は、
Vout3＝Vin2＋１／４（Vin1―Vin2）
となる。これは、第２の入力Vin2より第１の入力Vin1と第２の入力Vin2の電圧の差の１／４高い電圧を出力していることとなる。
【００２２】
次に、１D＝１、２D＝０の場合は、まず、第２のスイッチS22がオンすることにより第１の容量C21を第１の入力Vin1と第２の入力Vin2の電圧の差によりチャージする。その後、第２のスイッチS22がオフし、第３のスイッチS23が各々オンすることにより、第１の容量C21に蓄えられていた電荷が第１の容量C21及び第２の容量C22へ分配される。このとき、第１の容量C21と第２の容量C22は、同一であり、並列接続されているので、単純に容量が2倍になる。電化保存の法則により、第３の出力Vout3は、
Vout3＝Vin2＋１／２（Vin1―Vin2）
となる。これは、第１の入力Vin1と第２の入力Vin2の中間電圧を出力していることとなる。
【００２３】
最後に、１D＝１、２D＝１の場合は、まず、第２のスイッチS22及び第４のスイッチS24がオンすることにより、第１の容量C21及び第３の容量C23を第１の入力Vin1と第２の入力Vin2の電圧の差によりチャージする。その後、第４のスイッチS24はそのままオンさせ、第２のスイッチS22がオフし、第３のスイッチS23がオンすることにより、第１の容量C21及び第３の容量C23に蓄えられていた電荷が第１の容量C21第２の容量C22、及び第３の容量C23へ分配される。このとき、第１の容量C21と第２の容量C22は、同一であり、また、第３の容量C23は、第１の容量C21の2倍である。第１の容量C21、第２の容量C22、及び第３の容量C23は、並列接続されているので、単純に容量が４倍になる。電化保存の法則により、第３の出力Vout3は、
Vout3＝Vin2＋３／４（Vin1―Vin2）
となる。これは、第２の入力Vin2より第１の入力Vin1と第２の入力Vin2の電圧の差の３／４高い電圧を出力していることとなる。
【００２４】
入力のデジタルデータの下位２ビット１D及び２Dで、第３の制御回路２０４を制御することにより、第１の入力Vin1と第２の入力Vin2から新たに３種類の電圧を取り出すことが可能となる。
よって、下位２ビットの１D及び２Dを制御することにより、電圧生成回路１０１で生成された２つの電圧から５種類の電圧を取り出すことが可能となる。
【実施例３】
【００２５】
図４は、本発明の第３の実施の形態における第３の制御回路である。第３の制御回路以外の部分は、第１の実施の形態と同様の構成であるため、省略されている。以下の説明において第１の実施の形態と同様の符号を用いて説明する。また、第１の実施の形態と同一の部分に関しての説明は省略する。
【００２６】
本発明における第３の制御回路は、できる限り面積を小さくかつ精度を高く形成することが望ましい。本発明の第３の実施の形態における第３の制御回路３０４は、第１の入力Vin1と、第２の入力Vin2と、第１の入力Vin1と第２の入力Vin2とに応じて出力される第３の出力Vout3とを有している。第１の入力Vin1と第２の入力Vin2との間には、第１の入力Vin1と第２の入力Vin2との電圧差で充電される第１の容量C31を有している。また、第２の入力Vin2と第３の出力Vout3との間には、第１のスイッチS31を有している。第１の入力Vin1と第１の容量C31との間には、第２のスイッチS32を有している。第２のスイッチS32と第１の容量C31との間のノードと第３の出力Vout3との間には、第３のスイッチS33を有している。第３の出力Vout3と電源Vddとの間に接続された第２の容量C3pと、第３の出力Vout3とグランドVSSとの間に接続された第３の容量C3nとを有する。第２の容量C3pは、電源Vddと第２の入力Vin2の電圧差により充電され、第３の容量C3nは、グランドVSSと第２の入力Vin2の電圧差によって充電される。
【００２７】
ここで、第１の容量C31は、第２の容量C3pと第３の容量C3nの和に等しい。ただし、先ほども述べたとおり、プロセス上のバラツキ程度は包含される。第２の容量及び第３の容量は、後段の増幅器の入力容量であるため、レイアウト的にD／A変換器の外部に形成されるが、本実施例及び以降の実施例において、第３の制御回路に第２の容量及び第３の容量を含む。
【００２８】
次に動作の説明を行う。本実施例の第３の制御回路３０４は、ｎビットの階調電圧を生成する電圧生成回路１０１に対して、n＋１ビットの階調電圧を出力することを可能とするものである。最下位ビット１Dによって、第１のスイッチS31及び第２のスイッチS32を制御する。例えば、最下位ビット１D＝０の場合、第１のスイッチS31をオンすることで、第２の入力Vin2をそのまま第３の出力Vout3へ出力することが可能である。また、最下位ビット１D＝１の場合、第１のスイッチS31をオフし、第２のスイッチS32をオンすることで、第１の容量C31を第１の入力Vin1と第２の入力Vin2との電圧差で充電し、第２の容量C3pを電源Vddと第２の入力Vin2との電圧差で充電し、第３の容量C3nをグランドVssと第２の入力Vin2との電圧差で充電する。十分に各容量に電荷が溜まった後、第２のスイッチS32をオフし、第３のスイッチS33をオンする。
【００２９】
電荷保存の法則により、第１の容量C31、第２の容量C3p、及び第３の容量C3nに蓄えられていた電荷が再分配され、
Vout3＝Vin2＋１／２（Vin1―Vin2）  
となる。第３の出力Vout3は、第１の入力Vin1と第２の入力Vin2との中間の電圧を出力する。
【００３０】
本実施の形態では、第３の制御回路３０４を出来る限り小さく、かつ簡単に構成するために第１の容量C31、第２の容量C3p及び第３の容量C3nを使用している。さらに、第２の容量C3p及び第３の容量C3nは、第３の制御回路３０４の後段に接続される増幅器の入力容量である。よって、別途第３の制御回路３０４のために設けるわけではなく、D／A変換器の後段には必ず接続されるものである。純粋に第３の制御回路３０４の増加分が面積の増大となる。本実施の形態では、ｎビットの階調電圧を発生させるＤ／Ａに第３の制御回路３０４を加えた面積でｎ＋１ビットの階調電圧を発生させるＤ／Ａ変換器を構成することが出来る。言い換えれば、少量の面積の増大でｎ＋１ビットのＤ／Ａ変換器を構成することが出来る。
【実施例４】
【００３１】
図５は、本発明の第４の実施の形態における第３の制御回路である。第３の制御回路以外の部分は、第１の実施の形態と同様の構成であるため、省略されている。以下の説明において第１の実施の形態と同様の符号を用いて説明する。また、第１の実施の形態と同一の部分に関しての説明は省略する。
【００３２】
本発明の第４の実施の形態における第３の制御回路４０４は、第３の実施の形態の第３の制御回路３０４に第１の容量C41と並列に接続された第４の容量C44及び第５の容量C45を有する。また、第２のスイッチS42と第１の容量C41との間のノードと第４の容量C44との間には、第４のスイッチS44を有する。第２のスイッチS42と第１の容量C41との間のノードと第５の容量C45との間には、第５のスイッチS45を有する。
【００３３】
ここで、第２の容量C4pと第３の容量C4nの和は、第１の容量C41の３倍に等しい。第４の容量C44は、第１の容量C41の２倍に等しい。第５の容量C445、第１の容量C41の６倍に等しい。ただし、先ほども述べたとおり、プロセス上のバラツキ程度は包含される。また、第１〜５の容量の値は、組み合わせによって、自由に設定でき、第３の出力Vout3を決定するものである。よって、本実施例の値に限定されるわけではない。
【００３４】
次に動作の説明を行う。本実施例の第３の制御回路３０４は、ｎビットの階調電圧を生成する電圧生成回路１０１に対して、n＋２ビットの階調電圧を出力することを可能とするものである。下位ビット１D及び２Dによって、第１〜５のスイッチを制御する。例えば下位ビット１D＝０、２D＝０の場合、第１のスイッチS41をオンすることで、第２の入力Vin2をそのまま第３の出力Vout3へ出力することが可能である。
【００３５】
また、例えば下位ビット１D＝１、２D＝０の場合、第１のスイッチS41をオフし、第２のスイッチS42をオンすることで、第１の容量C41を第１の入力Vin1と第２の入力Vin2との電圧差で充電し、第２の容量C4pを電源Vddと第２の入力Vin2との電圧差で充電し、第３の容量C4nをグランドVssと第２の入力Vin2との電圧差で充電する。十分に各容量に電荷が溜まった後、第２のスイッチS42をオフし、第３のスイッチS41をオンする。電荷保存の法則により、第１の容量C41、第２の容量C4p、及び第３の容量C4nに蓄えられていた電荷が再分配され、
Vout3＝Vin2＋１／４（Vin1―Vin2）  
となる。第３の出力Vout3は、第２の入力Vin2より第１の入力Vin1と第２の入力Vin2との電圧の差の１／４高い電圧を出力する。
【００３６】
次に、例えば下位ビット１D＝０、２D＝１の場合、第１のスイッチS41をオフし、第２のスイッチS42及び第４のスイッチS44をオンすることで、第１の容量C41及び第４の容量C44を第１の入力Vin1と第２の入力Vin2との電圧差で充電し、第２の容量C4pを電源Vddと第２の入力Vin2との電圧差で充電し、第３の容量C4nをグランドVssと第２の入力Vin2との電圧差で充電する。十分に各容量に電荷が溜まった後、第２のスイッチS42をオフし、第３のスイッチS43をオンする。電荷保存の法則により、第１の容量C41、第２の容量C4p、第３の容量C4n、及び第４の容量C44に蓄えられていた電荷が再分配され、
Vout3＝Vin2＋１／２（Vin1―Vin2）  
となる。第３の出力Vout3は、第１の入力Vin1と第２の入力Vin2の中間電位を出力する。
【００３７】
さらに、例えば下位ビット１D＝１、２D＝１の場合、第１のスイッチS41をオフし、第２のスイッチS42、第４のスイッチS44、及び第５のスイッチS45をオンすることで、第１の容量C41、第４の容量C44、及び第５の容量C45を第１の入力Vin1と第２の入力Vin2との電圧差で充電し、第２の容量C4pを電源Vddと第２の入力Vin2との電圧差で充電し、第３の容量C4nをグランドVssと第２の入力Vin2との電圧差で充電する。十分に各容量に電荷が溜まった後、第２のスイッチS42をオフし、第３のスイッチS43をオンする。電荷保存の法則により、第１の容量C41、第２の容量C4p、第３の容量C4n、第４の容量C44、及び第５の容量C45に蓄えられていた電荷が再分配され、
Vout3＝Vin2＋３／４（Vin1―Vin2）  
となる。第３の出力Vout3は、第２の入力Vin2より第１の入力Vin1と第２の入力Vin2との電圧の差の３／４高い電圧を出力する。
【００３８】
本実施例にかかる構成によれば、DAコンバータの出力先である増幅器の入力容量を考慮したうえで第３の制御回路４０４の設計を行うことが可能である。また、実動作上の容量負荷も小さくすることが可能となり、動作速度を上げることも可能となる。さらに、本実施例では、ｎビット＋１（２n＋１）の基準電圧からｎ＋２ビット＋１（２n+2＋１）の階調電圧を生成することが可能である。第３及び第４実施例より、容量の配置と容量の値とを組み合わせることによりｎビットの基準電圧からｎ＋ｍビットの階調電圧を生成することも可能であることはいうまでも無い。本実施例の第３の制御回路４０４を用いたD／A変換器は、従来の方式では4倍の面積になるところ役３３％の面積の増大で実現することが可能となる。
【実施例５】
【００３９】
図６は、本発明の第５の実施の形態における第３の制御回路である。第３の制御回路以外の部分は、第１の実施の形態と同様の構成であるため、省略されている。以下の説明において第１の実施の形態と同様の符号を用いて説明する。また、第１の実施の形態と同一の部分に関しての説明は省略する。
【００４０】
本発明の第５の実施の形態における第３の制御回路５０４は、第１の入力Vin1と、第２の入力Vin2と、第１の入力Vin1と第２の入力Vin2とに応じて出力される第３の出力Vout3とを有している。第１の入力Vin1と第２の入力Vin2との間には、第１の入力Vin1と第２の入力Vin2との電圧差で充電される第１の容量C51と第２の容量C52を有している。また、第２の入力Vin2と第３の出力Vout3との間には、第１のスイッチS51を有している。第１の入力Vin1と第１の容量C51と及び第２の容量C52との間には、各々第２のスイッチS52を有している。第２のスイッチS52と第１の容量C51との間のノードと第３の出力Vout3との間及び第２のスイッチS52と第２の容量C52との間のノードと第３の出力Vout3との間には、第３のスイッチS53を有している。第３の出力Vout3と電源Vddとの間に接続された第３の容量C5pと、第３の出力Vout3とグランドVSSとの間に接続された第４の容量C5nとを有する。第３の容量C5pは、電源Vddと第２の入力Vin2の電圧差により充電され、第４の容量C5nは、グランドVSSと第２の入力Vin2の電圧差によって充電される。
【００４１】
ここで、第１の容量C51は、第２の容量C52、第３の容量C5p、及び、第４の容量C5nに等しい。ただし、先ほども述べたとおり、プロセス上のバラツキ程度は包含される。また、第１〜４の容量は、すべてＭＯＳトランジスタのゲート容量で構成されている。さらに、第１の容量C51及び第３の容量C5pはＰＭＯＳトランジスタで構成され、第２の容量C52及び第４の容量C5nはＮＭＯＳトランジスタで構成されている。
【００４２】
次に動作の説明を行う。本実施例の第３の制御回路５０４は、ｎビットの階調電圧を生成する電圧生成回路１０１に対して、n＋１ビットの階調電圧を出力することを可能とするものである。最下位ビット１Dによって、第１のスイッチS51及び第２のスイッチS52を制御する。例えば、最下位ビット１D＝０の場合、第１のスイッチS51をオンすることで、第２の入力Vin2をそのまま第３の出力Vout3へ出力することが可能である。また、最下位ビット１D＝１の場合、第１のスイッチS51をオフし、第２のスイッチS52をオンすることで、第１の容量C51及び第２の容量C52を第１の入力Vin1と第２の入力Vin2との電圧差で充電し、第３の容量C5pを電源Vddと第２の入力Vin2との電圧差で充電し、第４の容量C5nをグランドVssと第２の入力Vin2との電圧差で充電する。十分に各容量に電荷が溜まった後、第２のスイッチS52をオフし、第３のスイッチS53をオンする。
【００４３】
電荷保存の法則により、第１の容量C51、第２の容量C52、第３の容量C5p、及び第４の容量C5nに蓄えられていた電荷が再分配され、
Vout3＝Vin2＋１／２（Vin1―Vin2）  
第３の出力Vout3は、第１の入力Vin1と第２の入力Vin2との中間の電圧を出力する。
【００４４】
本実施例の第３の制御回路５０４は、第１〜第４の容量がＭＯＳトランジスタで構成されているため、プロセス上のバラツキの影響がＮＭＯＳ同士及びＰＭＯＳ同士で相殺しあうため、第１〜第４の実施例よりもさらに精度のよい出力が可能となる。MOSトランジスタのゲート容量を使用することで、微小な容量を使用するので高速な充放電が可能となりD／A変換器の高速動作が可能となる。
【実施例６】
【００４５】
図７は、本発明の第６の実施の形態における第３の制御回路である。第３の制御回路以外の部分は、第１の実施の形態と同様の構成であるため、省略されている。以下の説明において第１の実施の形態と同様の符号を用いて説明する。また、第１の実施の形態と同一の部分に関しての説明は省略する。
【００４６】
本発明の第６の実施の形態における第３の制御回路６０４は、第１の入力Vin1と、第２の入力Vin2と、第１の入力Vin1と第２の入力Vin2とに応じて出力される第３の出力Vout3とを有している。第１の入力Vin1と第２の入力Vin2との間には、第１の入力Vin1と側から順に第１の容量C61と第２の容量C62とを直列に有している。さらに第２の容量C62に並列に第３の容量C63を有している。また、第２の入力Vin2と第３の出力Vout3との間には、第１のスイッチS61を有している。第１の入力Vin1と第１の容量C61との間には、第２のスイッチS62を有している。第２のスイッチS32と第１の容量C31との間のノードと第３の出力Vout3との間には、第３のスイッチS63を有している。第１の容量C61と第２の容量C62との間のノードと第３の出力Vout3との間には、第４のスイッチS64を有している。また、第１の容量C61に並列に形成された第５のスイッチS65を有する。第３の出力Vout3と電源Vddとの間に接続された第４の容量C6pと、第３の出力Vout3とグランドVSSとの間に接続された第５の容量C6nとを有する。第４の容量C6pは、電源Vddと第２の入力Vin2の電圧差により充電され、第３の容量C6nは、グランドVSSと第２の入力Vin2の電圧差によって充電される。
【００４７】
ここで、第１〜第５の容量は、全て同一の容量を有する。ただし、先ほども述べたとおり、プロセス上のバラツキ程度は包含される。第４の容量C6p及び第５の容量C6nは、D／A変換器の出力先である増幅器の入力容量である。また、第１の容量C61及び第４C6pの容量は、ＰＭＯＳトランジスタのゲート容量であり、第２の容量C62、第３の容量C63、及び第５の容量C6nは、ＮＭＯＳトランジスタのゲート容量である。
【００４８】
次に動作の説明を行う。本実施例の第３の制御回路６０４は、ｎビットの階調電圧を生成する電圧生成回路１０１に対して、n＋２ビットの階調電圧を出力することを可能とするものである。下位ビット１D及び２Dによって、第１〜５のスイッチを制御する。例えば下位ビット１D＝０、２D＝０の場合、第１のスイッチS61をオンすることで、第２の入力Vin2をそのまま第３の出力Vout3へ出力することが可能である。
【００４９】
また、例えば下位ビット１D＝１、２D＝０の場合、第１のスイッチS61及び第２のスイッチS62をオンすることで、第１の容量C61第２の容量C62及び第３の容量C63を第１の入力Vin1と第２の入力Vin2との電圧差で充電し、第４の容量C6pを電源Vddと第２の入力Vin2との電圧差で充電し、第５の容量C6nをグランドVssと第２の入力Vin2との電圧差で充電する。十分に各容量に電荷が溜まった後、第１のスイッチS61及び第２のスイッチS62をオフし、第３のスイッチS61をオンする。電荷保存の法則により、第１の容量C61、第２の容量C62、第３の容量C63に第４の容量C6p、及び第５の容量C6nに蓄えられていた電荷が再分配され、
Vout3＝Vin2＋１／４（Vin1―Vin2）  
となる。第３の出力Vout3は、第２の入力Vin2より第１の入力Vin1と第２の入力Vin2との電圧の差の１／４高い電圧を出力する。
【００５０】
次に、例えば下位ビット１D＝０、２D＝１の場合、第１のスイッチS61、第２のスイッチS62及び第５のスイッチS65をオンすることで、第２の容量C62及び第３の容量C63を第１の入力Vin1と第２の入力Vin2との電圧差で充電し、第４の容量C6pを電源Vddと第２の入力Vin2との電圧差で充電し、第５の容量C5nをグランドVssと第２の入力Vin2との電圧差で充電する。十分に各容量に電荷が溜まった後、第１のスイッチS61、第２のスイッチS62及び第５のスイッチS65をオフし、第３のスイッチS63及び第４のスイッチS64をオンする。電荷保存の法則により、第２の容量C62、第３の容量C63、第４の容量C6p及び第５の容量C6nに蓄えられていた電荷が再分配され、
Vout3＝Vin2＋１／２（Vin1―Vin2）  
となる。第３の出力Vout3は、第１の入力Vin1と第２の入力Vin2の中間電位を出力する。
【００５１】
さらに、例えば下位ビット１D＝１、２D＝１の場合、第１のスイッチS61、第２のスイッチS62及び第５のスイッチS65をオンすることで、第２の容量C62及び第３の容量C63を第１の入力Vin1と第２の入力Vin2との電圧差で充電し、第４の容量C6pを電源Vddと第２の入力Vin2との電圧差で充電し、第５の容量C5nをグランドVssと第２の入力Vin2との電圧差で充電する。十分に各容量に電荷が溜まった後、第１のスイッチS61、第２のスイッチS62及び第５のスイッチS65をオフし、第３のスイッチS63をオンする。電荷保存の法則により、第２の容量C62、第３の容量C63、第４の容量C6p及び第５の容量C6nに蓄えられていた電荷が再分配され、
Vout3＝Vin2＋３／４（Vin1―Vin2）  
となる。第３の出力Vout3は、第２の入力Vin2より第１の入力Vin1と第２の入力Vin2との電圧の差の３／４高い電圧を出力する。
【００５２】
本実施例にかかる構成によれば、DAコンバータの出力先である増幅器の入力容量を考慮したうえで第３の制御回路４０４の設計を行うことが可能である。第１〜第５の容量がＭＯＳトランジスタで構成されているため、プロセス上のバラツキの影響がＮＭＯＳ同士及びＰＭＯＳ同士で相殺しあうため、第１〜第４の実施例よりもさらに精度のよい出力が可能となる。MOSトランジスタのゲート容量を使用することで、微小な容量を使用するので高速な充放電が可能となりD／A変換器の高速動作が可能となる。さらに、第５の実施の形態に比べて、さらに面積の増加を抑えることが可能となる。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施の形態におけるD／A変換器の回路図である。
【図２】本発明の第１の実施の形態における切り替え回路である。
【図３】本発明の第２の実施の形態における第３の制御回路の回路図である。
【図４】本発明の第３の実施の形態における第３の制御回路の回路図である。
【図５】本発明の第４の実施の形態における第３の制御回路の回路図である。
【図６】本発明の第５の実施の形態における第３の制御回路の回路図である。
【図７】本発明の第６の実施の形態における第３の制御回路の回路図である。
【図８】従来の２ビットのD／A変換器の回路図である。
【図９】従来の３ビットのD／A変換器の回路図である。
【符号の説明】
【００５４】
１００  D／A変換器
１０１  電圧生成回路
１０２  第１の制御回路
１０３  第２の制御回路
１０４  第３の制御回路
S11   第１のスイッチ
C11   第１の容量
Vout１  第１の出力
１D    1ビット目のデジタルデータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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