(57)【要約】【課題】  ｐチャネルＭＯＳトランジスタの動作速度を向上させる。【解決手段】  ｐチャネルＭＯＳトランジスタのチャネル領域両側にＳｉＧｅ混晶層をエピタキシャルに形成し、前記チャネル領域に一軸性圧縮応力を発生させる。さらにゲート電極をゲート側壁絶縁膜を介して、圧縮応力を蓄積した圧縮応力膜により覆い、前記チャネル領域に面内圧縮応力を、さらに印加する。【選択図】  図３
2006253317.tif 000002
【特許請求の範囲】
【請求項１】
第１の素子領域と第２の素子領域とを画成されたシリコン基板と、
前記第１の素子領域上に形成されたｎチャネルＭＯＳトランジスタと、
前記第２の素子領域上に形成されたｐチャネルＭＯＳトランジスタとよりなる半導体集積回路装置であって、
前記ｎチャネルＭＯＳトランジスタは、
第１の側壁絶縁膜を両側壁面上に有する第１のゲート電極と、
前記第１の素子領域中、前記第１の側壁絶縁膜の外側に形成されたｎ型ソースおよびドレイン拡散領域を含み、
前記ｐチャネルＭＯＳトランジスタは、
第２の側壁絶縁膜を両側壁面上に有する第２のゲート電極と、
前記第２の素子領域中、前記第２の側壁絶縁膜の両側に形成されたｐ型ソースおよびドレイン拡散領域と、
前記第２の素子領域中、前記第２の側壁絶縁膜の両側に、それぞれ前記ｐ型ソースおよびドレイン拡散領域内に含まれるように形成されたトレンチを充填するように、前記シリコン基板に対してエピタキシャルに形成された第１および第２のＳｉＧｅ混晶層領域と
を含み、
前記第１の素子領域には、前記シリコン基板の表面および前記第1の側壁絶縁膜を連続して覆うように、引張り応力を蓄積した引張り応力膜が形成されており、
前記第２の素子領域には、前記シリコン基板の表面および前記第２の側壁絶縁膜を連続して覆うように、圧縮応力を蓄積した圧縮応力膜が形成されていることを特徴とする半導体集積回路装置。
【請求項２】
前記引張り応力膜は大きさが５００ＧＰａ以上の引張り応力を蓄積することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記圧縮応力膜は大きさが４００ＭＰａ以上の圧縮応力を蓄積することを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項４】
前記圧縮応力膜は、前記ｐチャネルＭＯＳトランジスタのチャネル領域において、１００ＭＰａ以上の面内圧縮応力を、前記第１および第２のＳｉＧｅ混晶層領域が、前記ｐチャネルＭＯＳトランジスタのチャネル領域において、チャネル方向に形成する一軸性圧縮応力に加えて形成することを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
前記第１の素子領域中、前記第１の側壁絶縁膜の両側に、それぞれ前記ｎ型ソースおよびドレイン拡散領域に含まれるように形成されたトレンチを充填するように、前記シリコン基板に対してエピタキシャルに形成された第1および第２のＳｉＣ領域が形成されていることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体集積回路装置。
【請求項６】
前記第1のゲート電極はポリシリコンよりなり、ＡｓをＳｉの固溶限界近傍の濃度で含んでいることを特徴とする請求項１〜５のうち、いずれか一項記載の半導体集積回路装置。
【請求項７】
前記シリコン基板上には、前記第1の素子領域において前記引張り応力膜を介して層間絶縁膜が形成されており、前記層間絶縁膜は前記第２の素子領域においては、前記シリコン基板上に前記圧縮応力膜を介して形成されており、前記層間絶縁膜中には、前記第１の素子領域において前記ｎ型ソースおよびドレイン拡散領域にそれぞれ対応した第1および第２のコンタクトホールが形成され、さらに前記第２の素子領域において前記ｐ型ソースおよびドレイン拡散領域にそれぞれ対応した第３および第４のコンタクトホールが形成されており、前記引っ張り応力膜および前記圧縮応力膜は、それぞれ４０ｎｍ以上の膜厚を有することを特徴とする請求項１〜６のうち、いずれか一項記載の半導体集積回路装置。
【請求項８】
シリコン基板上に形成され、側壁絶縁膜を両側壁面上に有するゲート電極と、
前記シリコン基板中、前記側壁絶縁膜の両側に形成されたｐ型ソースおよびドレイン拡散領域とを備えたｐチャネルＭＯＳトランジスタであって、
前記シリコン基板中、前記側壁絶縁膜の両側に、それぞれ前記ｐ型ソースおよびドレイン拡散領域内に含まれるように形成されたトレンチを充填するように、前記シリコン基板に対してエピタキシャルに形成された第１および第２のＳｉＧｅ混晶層領域を含み、
さらに前記シリコン基板表面および少なくとも前記側壁絶縁膜表面を連続して覆うように形成され、圧縮応力を蓄積した圧縮応力膜を有し、
前記圧縮応力膜は大きさが４００ＭＰａ以上の圧縮応力を蓄積し、
前記圧縮応力膜は、前記ｐチャネルＭＯＳトランジスタのチャネル領域において、１００ＭＰａ以上の面内圧縮応力を、前記第１および第２のＳｉＧｅ混晶層領域が、前記ｐチャネルＭＯＳトランジスタのチャネル領域において、チャネル方向に形成する一軸性圧縮応力に加えて形成することを特徴とするｐチャネルＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に歪み印加により動作速度を向上させた半導体装置を含む半導体集積回路装置およびその製造方法に関する。
【背景技術】
【０００２】
微細化技術の進歩に伴い、今日では１００ｎｍを切るゲート長を有する超微細化・超高速半導体装置が可能になっている。
【０００３】
このような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。
【特許文献１】特開２００３−８６７０８号公報
【特許文献２】国際公開WO２００２／０４３１５１号公報
【非特許文献１】Shimizu. A., et al. IEDM Tech. Dig. p.433, 2001
【非特許文献２】Nakahara, Y., et al. IEDM Tech. Dig. p.281, 2003
【非特許文献３】Chen, C., et al., 2004 Symposium on VLSI Technology Digest ofTechnical Papers, pp.56-57
【非特許文献４】Ghani, T., et al.,IEDM2003, 978-980, June 10, 2003
【非特許文献５】Ota, K., IEDM Tech. Dig. p.27, 2003
【非特許文献６】Pidin, S., et al.,IEDM Tech. Dig. p.213, 2004
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特に従来、ｎチャネルＭＯＳトランジスタの動作速度を向上させるため、ｎチャネルＭＯＳトランジスタの素子領域に、ゲート電極を含むように、引張り応力を蓄積した典型的にはＳｉＮ膜などの応力膜を形成し、ゲート電極直下のチャネル領域において電子移動度を向上させる構成が知られている。
【０００５】
図１は、このような応力膜を有するｎチャネルＭＯＳトランジスタの概略的構成を示す。
【０００６】
図１を参照するに、シリコン基板１上にはＳＴＩ型の素子分離領域１Ｉにより、前記ｎチャネルＭＯＳトランジスタの素子領域１Ａがｐ型ウェルとして画成されており、前記素子領域１Ａにおいては前記シリコン基板１上にチャネル領域に対応してゲート電極３が、ゲート絶縁膜２を介して形成されており、前記シリコン基板１中には前記ゲート電極３の両側にｎ型ソース／ドレインエクステンション領域１ａ，１ｂが形成されている。
【０００７】
さらに前記ゲート電極の両側には側壁絶縁膜３Ａ，３Ｂが形成され、前記シリコン基板１中、前記側壁絶縁膜３Ａ，３Ｂの外側領域にはｎ+型のソース・ドレイン拡散領域１ｃ，１ｄが、前記ソース／ドレインエクステンション領域１ａ，１ｂに重なるように形成されている。
【０００８】
前記ソース・ドレイン拡散領域１ｃ，１ｄの表面部分にはシリサイド層４Ａ，４Ｂがそれぞれ形成されており、さらに前記ゲート電極３上にはシリサイド層４Ｃが形成されている。
【０００９】
さらに図１の構成ではシリコン基板１上に、前記ゲート電極３および側壁絶縁膜３Ａ，３Ｂ、さらにシリサイド層４を含むゲート構造を覆うように、内部に引っ張り応力を蓄積したＳｉＮ膜５が形成されている。
【００１０】
かかる引っ張り応力膜５は、前記ゲート電極３をシリコン基板１の方向に押圧する作用を有し、その結果、前記ゲート電極３直下のチャネル領域には基板面に垂直方向に圧縮応力が印加されるが、その結果、前記チャネル領域には、基板面に平行方向に引張り応力（面内引張り応力）が印加されたのと同等な歪みを誘起する。
【００１１】
このような構成により、前記チャネル領域を構成するＳｉ結晶の対称性が局所的に変調され、結晶学的に等価な状態間において生じる電子の散乱が抑制されるため、ｎチャネルＭＯＳトランジスタにおいてはチャネル領域において電子移動度が向上し、動作速度が向上する。
【００１２】
一方、従来、ホールをキャリアとするｐチャネルＭＯＳトランジスタにおいて、チャネル領域に一軸性の圧縮応力を印加することでキャリアの移動度が向上することが知られており、チャネル領域に圧縮応力を印加する手段として、図２に示す概略的構成が提案されている（非特許文献４）。
【００１３】
図２を参照するに、シリコン基板１１上にはチャネル領域に対応してゲート電極１３が、ゲート絶縁膜１２を介して形成されており、前記シリコン基板１１中には前記ゲート電極１３の両側にチャネル領域を画成するように、ｐ型拡散領域１１ａおよび１１ｂが形成されている。さらに前記ゲート電極１３の側壁には、前記シリコン基板１１の表面の一部をも覆うように側壁絶縁膜１３Ａ，１３Ｂが形成されている。
【００１４】
前記拡散領域１１ａ，１１ｂはそれぞれＭＯＳトランジスタのソースおよびドレインエクステンション領域として作用し、前記拡散領域１１ａから１１ｂへと前記ゲート電極１３直下のチャネル領域を輸送されるホールの流れが、前記ゲート電極１３に印加されたゲート電圧により制御される。
【００１５】
図２の構成では、さらに前記シリコン基板１１中、前記側壁絶縁膜１３Ａおよび１３Ｂのそれぞれ外側に、ＳｉＧｅ混晶層１１Ａ，１１Ｂがシリコン基板１に対してエピタキシャルに形成されており、前記ＳｉＧｅ混晶層１１Ａ，１１Ｂ中には、それぞれ前記拡散領域１１ａおよび１１ｂに連続するｐ型のソースおよびドレイン領域が形成されている。
【００１６】
図２の構成のｐチャネルＭＯＳトランジスタでは、前記ＳｉＧｅ混晶層１１Ａ，１１Ｂがシリコン基板１１に対してより大きな格子定数を有するため、前記ＳｉＧｅ混晶層１１Ａ，１１Ｂ中には矢印ａで示す圧縮応力が形成され、その結果、ＳｉＧｅ混晶層１１Ａ，１１Ｂは、矢印ｂで示す前記シリコン基板１１の表面に略垂直な方向に歪む。
【００１７】
前記ＳｉＧｅ混晶層１１Ａ，１１Ｂはシリコン基板１１に対してエピタキシャルに形成されているため、このような矢印ｂで示すＳｉＧｅ混晶層１１Ａ，１１Ｂにおける歪みは対応する歪みを、前記シリコン基板中の前記チャネル領域に、矢印ｃで示すように誘起するが、かかる歪みに伴い前記シリコン基板１１のチャネル領域はチャネル方向に収縮し、前記チャネル領域に、矢印ｄで示すように一軸性の圧縮応力が印加されたと同等な状態が誘起される。
【００１８】
図２のｐチャネルＭＯＳトランジスタでは、チャネル領域このような一軸性の圧縮応力に対応した変形の結果、前記チャネル領域を構成するＳｉ結晶の対称性が局所的に変調され、さらにかかる対称性の変化に伴って、重いホールの価電子帯と軽いホールの価電子帯の縮退が解けるため、チャネル領域におけるホール移動度が増大し、トランジスタの動作速度が向上する。このようなチャネル領域に局所的に誘起された応力によるホール移動度の増大およびこれに伴うトランジスタ動作速度の向上は、特にゲート長が１００ｎｍ以下の超微細化半導体装置に顕著に現れる。
【００１９】
そこで例えばＣＭＯＳ素子などにおいて、このようなｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを同一のシリコン基板上に形成した場合、図１の引張り応力膜５は、前記ｐチャネルＭＯＳトランジスタのチャネル領域において、矢印ｃで示した変形を抑制するように作用し、その結果、ホール移動度の向上が得られないばかりか、かえってホール移動度の低下を招いてしまい、ｐチャネルＭＯＳトランジスタの動作速度が低下してしまう問題が生じるのが知られている。一般にシリコン基板をチャネルとする半導体装置では、電子の移動度よりもホールの移動度の方が小さく、このため特にＣＭＯＳ素子などでは、ホールをキャリアとするｐチャネルＭＯＳトランジスタの動作速度を向上させることが、半導体集積回路装置の設計にあたり重要課題となっている。
【００２０】
そこで従来、この問題を解決するため、例えば非特許文献１には、ｐチャネルＭＯＳトランジスタの素子領域においてのみ、引張り応力膜を構成するＳｉＮ膜にＧｅをイオン注入し、応力を緩和させる構成が記載されている。また、非特許文献２において、前記ＳｉＮ膜５の膜厚を、ｐチャネルＭＯＳトランジスタ素子領域において減少させ、ｐチャネルＭＯＳトランジスタのチャネル領域に印加される圧縮応力を軽減する技術が記載されている。
【００２１】
しかしながら、これら従来の技術では、ｐチャネルＭＯＳトランジスタについて充分な素子特性の向上を実現することができず、また、仮にこれらに対して、図２で説明した非特許文献４の技術を組み合わせたとしても、それ以上の特性向上を得ることはできない。
【課題を解決するための手段】
【００２２】
本発明は一の側面において、第１の素子領域と第２の素子領域とを画成されたシリコン基板と、前記第１の素子領域上に形成されたｎチャネルＭＯＳトランジスタと、前記第２の素子領域上に形成されたｐチャネルＭＯＳトランジスタとよりなる半導体集積回路装置であって、前記ｎチャネルＭＯＳトランジスタは、第１の側壁絶縁膜を両側壁面上に有する第１のゲート電極と、前記第１の素子領域中、前記第１の側壁絶縁膜の外側に形成されたｎ型ソースおよびドレイン拡散領域を含み、前記ｐチャネルＭＯＳトランジスタは、
第２の側壁絶縁膜を両側壁面上に有する第２のゲート電極と、前記第２の素子領域中、前記第２の側壁絶縁膜の両側に形成されたｐ型ソースおよびドレイン拡散領域と、前記第２の素子領域中、前記第２の側壁絶縁膜の両側に、それぞれ前記ｐ型ソースおよびドレイン拡散領域内に含まれるように形成されたトレンチを充填するように、前記シリコン基板に対してエピタキシャルに形成された第１および第２のＳｉＧｅ混晶層領域とを含み、前記第１の素子領域には、前記シリコン基板の表面および前記第1の側壁絶縁膜を連続して覆うように、引張り応力を蓄積した引張り応力膜が形成されており、前記第２の素子領域には、前記シリコン基板の表面および前記第２の側壁絶縁膜を連続して覆うように、圧縮応力を蓄積した圧縮応力膜が形成されていることを特徴とする半導体集積回路装置を提供する。
【００２３】
本発明は他の側面において、シリコン基板上に形成され、側壁絶縁膜を両側壁面上に有するゲート電極と、前記シリコン基板中、前記側壁絶縁膜の両側に形成されたｐ型ソースおよびドレイン拡散領域とを備えたｐチャネルＭＯＳトランジスタであって、前記シリコン基板中、前記側壁絶縁膜の両側に、それぞれ前記ｐ型ソースおよびドレイン拡散領域内に含まれるように形成されたトレンチを充填するように、前記シリコン基板に対してエピタキシャルに形成された第１および第２のＳｉＧｅ混晶層領域を含み、さらに前記シリコン基板表面および少なくとも前記側壁絶縁膜表面を連続して覆うように形成され、圧縮応力を蓄積した圧縮応力膜を有し、前記圧縮応力膜は大きさが４００ＭＰａ以上の圧縮応力を蓄積し、前記圧縮応力膜は、前記ｐチャネルＭＯＳトランジスタのチャネル領域において、１００ＭＰａ以上の面内圧縮応力を、前記第１および第２のＳｉＧｅ混晶層領域が、前記ｐチャネルＭＯＳトランジスタのチャネル領域において、チャネル方向に形成する一軸性圧縮応力に加えて形成することを特徴とするｐチャネルＭＯＳトランジスタを提供する。
【発明の効果】
【００２４】
本発明によれば、前記第２の素子領域に形成されるｐチャネルＭＯＳトランジスタにおいて、前記ｐ型ソースおよびドレイン拡散領域に前記第１および第２のＳｉＧｅ混晶層領域を形成することにより、前記ｐチャネルＭＯＳトランジスタのチャネル領域を構成するＳｉ結晶中に、基板面に平行に一軸性圧縮応力を印加した場合と同様な歪みを、前記図１と同様にして誘起することにより、ホール移動度を向上させ、ｐチャネルＭＯＳトランジスタの動作速度を向上させる。同時に、本発明では前記第1の素子領域において、前記第1のゲート電極上の第1の側壁絶縁膜上に前記引張り応力膜を形成することにより、前記第1のゲート電極を前記ｎチャネルＭＯＳトランジスタのチャネル領域に押圧することにより、前記ｎチャネルＭＯＳトランジスタのチャネル領域を構成するＳｉ結晶中に、面内引張り応力が印加された場合と同等の歪みが誘起され、その結果、先に図１で説明した戸同様に、前記ｎチャネルＭＯＳトランジスタの動作速度が向上する。その際、本発明では前記ｐチャネルＭＯＳトランジスタの素子領域において、前記第２のゲート電極上の第２の側壁絶縁膜上に、前記圧縮応力膜を形成することにより、前記第２のゲート電極を介して前記ｐチャネルＭＯＳトランジスタのチャネル領域に、基板面に垂直方向の引張り応力を印加し、前記チャネル領域を構成するＳｉ結晶を、基板面内に作用する圧縮応力が印加された場合と同様に歪ませる。これにより、前記ｐチャネルＭＯＳトランジスタのチャネル領域には、前記第１および第２のＳｉＧｅ混晶層領域による一軸性圧縮応力に加えて、基板面に平行な面内圧縮応力が作用することになるが、本発明の発明者による、本発明の基礎となる研究においては、これによるｐチャネルＭＯＳトランジスタのホール移動度、すなわちオン電流値の向上効果は、これら一軸性圧縮応力の効果と面内圧縮応力の効果を単純に合わせたよりもより大きくなることが見出されており、本発明はこの発見に基づくものである。
【発明を実施するための最良の形態】
【００２５】
［第１実施例］
最初に、本発明の第1実施例によるＣＭＯＳ素子２０の構成を示す図３を参照しながら、本発明の原理を説明する。
【００２６】
図３を参照するに、シリコン基板２１上にはＳＴＩ型の素子分離領域２１Ｉにより、ｎチャネルＭＯＳトランジスタの素子領域２１ＡとｐチャネルＭＯＳトランジスタの素子領域２１Ｂとが、それぞれｐ型ウェルおよびｎ型ウェルとして形成されており、前記素子領域２１Ａ上には、ＳｉＯＮなどのゲート絶縁膜２２Ａを介して、ｎ+型のポリシリコンゲート電極２３Ａが、また前記素子領域２１Ｂ上には、ＳｉＯＮなどのゲート絶縁膜２２Ｂを介して、ｐ+型のポリシリコンゲート電極２３Ｂが形成されている。
【００２７】
さらに前記素子領域２１Ａにおいては前記シリコン基板２１中、前記ゲート電極２３Ａの両側に，ｎ型のソースおよびドレインエクステンション領域２１ａ，２１ｂが形成されている。
【００２８】
前記ゲート電極２３Ａの両側壁面上には、一対の側壁絶縁膜２３ＷＡが形成されており、前記素子領域２１Ａにおいては前記シリコン基板２１中、前記側壁絶縁膜２３ＷＡの外側に一対のｎ+型ソースおよびドレイン領域２１ｃ，２１ｄが形成されている。
【００２９】
また前記素子領域２１Ｂにおいては前記シリコン基板２１中、前記ゲート電極２３Ｂの両側に，ｐ型のソースおよびドレインエクステンション領域２１ｅ，２１ｆが形成されている。
【００３０】
前記ゲート電極２３Ｂの両側壁面上には、一対の側壁絶縁膜２３ＷＢが形成されており、前記素子領域２１Ｂにおいては前記シリコン基板２１中、前記側壁絶縁膜２３ＷＢの外側に一対のｐ+型ソースおよびドレイン領域２１ｇ，２１ｈが形成されている。
【００３１】
さらに、前記ｎ+型ソースおよびドレイン領域２１ｃ、２１ｄ上にはシリサイド層２１Ｓが形成されており、同様なシリサイド層２３Ｓが、前記ポリシリコンゲート電極２３Ａおよび２３Ｂ上にも形成されている。
【００３２】
さらに、図３のＣＭＯＳ素子２０においては、前記ｐチャネルＭＯＳトランジスタの素子領域２１Ｂにおいて、前記ｐ+型ソース領域２１ｇおよびｐ+型ドレイン領域２１ｈに、ｐ型にドープされたＳｉＧｅ混晶層２１ＳＧが形成されている。前記ＳｉＧｅ混晶層２１ＳＧは、典型的にはＧｅを原子濃度で２０％以上含むもので、シリコン基板２１を構成するＳｉ結晶に対してより大きな格子定数を有している。
【００３３】
このため、先に図２で説明したのと同様に、前記ＳｉＧｅ混晶層２１ＳＧは、印加された圧縮応力の結果、基板面に垂直方向に延伸し、これに伴って、前記ゲート電極２３Ｂ直下のチャネル領域においても、前記シリコン基板２１を構成するＳｉ結晶が基板面に垂直方向に延伸する。その結果、前記シリコン基板は前記ｐチャネルＭＯＳトランジスタのチャネル領域において、チャネル方向に収縮し、基板面に平行にチャネル方向に一軸性圧縮応力を印加された場合と同様な歪みが誘起される。これにより、前記チャネル領域におけるホール移動度が向上し、ｐチャネルＭＯＳトランジスタの動作速度が向上する。
【００３４】
さて、図３のＣＭＯＳ素子２０においては、前記素子領域２１Ａに、前記シリコン基板２１の表面から前記ゲート電極２３Ａの側壁絶縁膜２３ＷＡを連続して覆うように、引張り応力を蓄積した、典型的にはＳｉＮよりなる引張り応力膜２４Ａが形成されている。前記引張り応力膜２４Ａは、蓄積した引張り応力の結果、収縮しようとし、これに伴って、前記側壁絶縁膜２３ＷＡ、従って前記ゲート電極２３Ａが、前記シリコン基板２１に押圧され、前記素子領域２１Ａにおいては前記ゲート電極２３Ａ直下のチャネル領域において、基板面に垂直方向に圧縮応力が、図中に矢印で示したように印加される。
【００３５】
これに伴って、前記チャネル領域を構成するＳi結晶は、基板面内方向に膨張し、前記チャネル領域には、面内引張り応力を印加した場合と同様な歪みが誘起される。その結果、図３のＣＭＯＳ素子２０においては、図１で説明した同様に、前記ｎチャネルＭＯＳトランジスタの電子移動度が向上し、その動作速度が向上する。
【００３６】
一方、図３のＣＭＯＳ素子２０においては、前記素子領域２１Ｂに、前記シリコン基板２１の表面から前記ゲート電極２３Ｂの側壁絶縁膜２３ＷＢを連続して覆うように、引張り応力を蓄積した、典型的にはＳｉＮよりなる圧縮応力膜２４Ｂが形成されている。前記圧縮応力膜２４Ｂは、蓄積した圧縮応力の結果、膨張しようとし、これに伴って、前記側壁絶縁膜２３ＷＢ、従って前記ゲート電極２３Ｂが、前記シリコン基板２１に垂直方向に引張られ、前記素子領域２１Ａにおいては前記ゲート電極２３Ａ直下のチャネル領域において、基板面に垂直方向に引張り応力が、図中に矢印で示したように印加される。
【００３７】
これに伴って、前記チャネル領域を構成するＳi結晶は、基板面内方向に収縮し、前記チャネル領域には、面内圧縮応力を印加した場合と同様な歪みが、前記ＳｉＧｅ混晶層２１ＳＧによる歪みに加えて、誘起される。その結果、図３のＣＭＯＳ素子２０においては、図１で説明した同様に、前記ｐチャネルＭＯＳトランジスタのホール移動度がさらに向上し、その動作速度が向上する。
【００３８】
図４は、図３のＣＭＯＳ素子２０における、ｐチャネルＭＯＳトランジスタのオン電流と、前記応力膜２４Bによる応力との関係を示す。ただし図４の実験では、前記応力膜２４ＢとしてＳｉＮ膜を使い、前記ＳｉＮ膜を、それぞれの応力状態が実現するような条件で堆積することにより、応力膜２４Ｂを形成している。
【００３９】
図４を参照するに、前記ｐチャネルＭＯＳトランジスタのソースおよびドレイン領域２１ｇ，２１ｈにＳｉＧｅ混晶層２１ＳＧを形成しなかった場合に、前記応力膜２４Ｂの膜中応力を、大きさが１ＧＰａの引張り応力から大きさが１ＧＰａの圧縮応力まで変化させた場合、前記ｐチャネルＭＯＳトランジスタのオン電流の向上は５％に過ぎないが、前記ＳｉＧｅ混晶層２１ＳＧを形成することにより、同じ応力膜２４Ｂを使って、オン電流について約３０％以上の向上を実現することができることがわかる。
【００４０】
その際、前記ＳｉＧｅ混晶層２１ＳＧによる、ｐチャネルＭＯＳトランジスタのオン電流向上効果は、前記応力膜２４Ｂによるオン電流向上効果に対して一律に加算されるのではなく、前記応力膜２４Ｂ中に蓄積される応力により変化し、特に前記応力膜２４Ｂ中に圧縮応力が蓄積されている場合、すなわち前記応力膜２４Ｂが圧縮応力膜である場合に大きくなり、例えば前記応力膜２４Ｂ中に１Ｐａの圧縮応力が蓄積されている場合、単純にＳｉＧｅ混晶層の効果を加算しただけの場合に対して、１５％に達するオン電流向上効果を達成できることが見出された。
【００４１】
すなわち、図３のＣＭＯＳ素子において、前記素子領域２１Ｂ中のｐチャネルＭＯＳトランジスタのソース領域２１ｇおよびドレイン領域２１ｈにＳｉＧｅ混晶層２１ＳＧを形成し、さらに前記素子領域２１Ｂ上に形成される応力膜２４Ｂを、圧縮応力を蓄積した圧縮応力膜とすることにより、ｐチャネルＭＯＳトランジスタの動作速度を、単純なＳｉＧｅ混晶層２１ＳＧの使用と圧縮応力膜２４Ｂの使用から予期される以上に向上させることが可能であることが見出された。
【００４２】
このような前記圧縮応力膜４７中の圧縮応力は、図４よりわかるようにわずかな大きさであっても対応する効果を生じるが、充分な半導体装置の動作速度の向上を実現するには、前記チャネル領域に印加される面内圧縮応力が１００ＭＰａ以上となるように、４００ＭＰａ以上とすることが望ましい。
【００４３】
このようなｐチャネルＭＯＳトランジスタの動作速度の向上は、図３のようなＣＭＯＳ素子に限定されるものではなく、ｐチャネルＭＯＳトランジスタ単独においても実現される。
【００４４】
なお、図３の構成では、前記ＳｉＧｅ混晶層領域２１ＳＧは、ｐ+型ソースあるいはドレイン領域２１ｇ，２１ｈに内包されるように形成されているが、かかる構成により、バンドギャップの小さいｐ+型ＳｉＧｅ混晶層が直接に前記素子領域２１Ｂを構成するｎ型Ｓｉウェルと接することによるリーク電流の発生を抑制することができる。
［第２実施例］
図５〜１２は、本発明の第２実施例によるＣＭＯＳ素子４０の製造工程を示す図である。
【００４５】
図５を参照するに、本実施例ではシリコン基板４１上にＳＴＩ型の素子分離構造４１Ｉにより画成された素子領域４１Ａに、ｎ+型ポリシリコンゲート電極４３Ａおよびｎ型ソース／ドレインエクステンション領域４１ａ，４１ｂ、さらにｎ+型ソース／ドレイン領域４１ｃ，４１ｄを有するｎチャネルＭＯＳトランジスタを形成し、また前記シリコン基板４１上に同様に画成された素子領域４１Ｂに、ｐ+型ポリシリコンゲート電極４３Ｂおよびｐ型ソース／ドレインエクステンション領域４１ｅ，４１ｆ、さらにｐ+型ソース／ドレイン領域４１ｇ、４１ｈを有するｐチャネルＭＯＳトランジスタを形成される。
【００４６】
本実施例においては、前記素子領域４１中に前記ｐチャネルＭＯＳトランジスタを形成する際に、前記ｐ+型ソース／ドレイン領域４１ｇ、４１ｈを形成する前に、前記シリコン基板４１中、前記側壁絶縁膜４４Ｂの外側に、複数のファセットで画成された溝４１ＴＡ，４１ＴＢを、前記側壁絶縁膜４４Ｂをマスクとした、ドライエッチングとウェットエッチングを組み合わせたエッチングにより、自己整合的に形成する。
【００４７】
次に図６の工程において、前記溝４１ＴＡ，４１ＴＢ中に、ＳｉＨ4およびＧｅＨ4を原料とし、Ｂ2Ｈ6をドーパントガスとし、さらにＨＣｌをエッチングガスとして使った減圧ＣＶＤ法により、ｐ型ＳｉＧｅ混晶層領域４１ＳＧを、例えば５５０℃の温度でエピタキシャルに成長させ、前記溝４１ＴＡ，４１ＴＢを充填する。
【００４８】
ＳｉＧｅ混晶層領域４１ＳＧは、前記シリコン基板４１よりも大きな格子定数を有しているため、基板面に垂直方向に延伸し、これに伴って、前記ゲート電極４３Ｂ直下のチャネル領域も前記基板面に垂直方向に延伸される。
【００４９】
その結果、前記チャネル領域を構成するＳｉ結晶は基板面に平行な方向に収縮し、前記ＳｉＧｅ混晶層領域４１ＳＧから圧縮応力を受けた場合と同様な歪みが、前記チャネル領域を構成するＳｉ結晶に生じる。その結果、前記ｐチャネルＭＯＳトランジスタのチャネル領域においては、価電子帯において生じていた重いホールのバンドと軽いホールのバンドの縮退が解け、ホールの移動度が向上する。
【００５０】
図６の工程では、前記ＳｉＧｅ混晶層領域４１ＳＧは、前記シリコン基板４１とゲート絶縁膜４２Ａあるいは４２Ｂとの界面よりも上の位置まで成長されており、結晶面よりなるファセットで画成されている。
【００５１】
次に図７の工程において前記素子領域４１Ａにおいて前記ソース／ドレイン領域４１ｃ，４１ｄ上にシリサイド層４１ＳＡが、素子領域４１Ｂにおいて前記ソース／ドレイン領域４１ｅ，４１ｆ上にシリサイド層４１ＳＢが、また前記ポリシリコンゲート電極４３Ａ，４３Ｂ上にそれぞれシリサイド層４３ＳＡ，４３ＳＢが、サリサイド工程により形成される。
【００５２】
さらに図８の工程において、前記シリコン基板４１上にＳｉＮ膜４５が減圧ＣＶＤ法により、膜中に引っ張り応力が蓄積されるような条件下で、約５０ｎｍの膜厚に堆積された後、ＣＶＤ法によりＳｉＯ2膜４６が、エッチングストッパ膜として形成される。例えば前記ＳｉＮ膜４５は、３０００Ｐａの処理圧下、５００℃の基板温度でＳｉＨ4とＮＨ3を、それぞれ２０ＳＣＣＭおよび７０００ＳＣＣＭの流量で供給しながら形成することができる。
【００５３】
次に図９の工程において、前記ＳｉＮ膜４５は、その上のＳｉＯ2膜共々、前記素子領域４１Ｂからレジストプロセスを使ってエッチング除去され、さらに図１０の工程において、前記図９の構造上にＳｉＮ膜４７が減圧ＣＶＤ法により、膜中に圧縮応力が蓄積されるような条件下で、約５０ｎｍの膜厚に堆積される。例えば前記ＳｉＮ膜４７は、２５０Ｐａの処理圧下、４００℃の基板温度でＳｉＨ4とＮＨ3を、それぞれ６００ＳＣＣＭおよび１４００ＳＣＣＭの流量で供給しながら形成することができる。
【００５４】
次に図１１の工程においてレジストプロセスにより、前記ＳｉＮ膜４７を前記素子領域４１Ａにおいて、前記ＳｉＯ2膜４６に対して選択的にエッチング除去し、さらに前記ＳｉＯ2膜４６をその下のＳｉＮ膜４５に対して選択的にエッチング除去することにより、前記素子領域４１ＡのｎチャネルＭＯＳトランジスタには引張り応力膜４５が、前記素子領域４１ＢのｐチャネルＭＯＳトランジスタには圧縮応力膜４７が、素子分離領域４１Ｉを境に形成される。
【００５５】
図３の実施例と同様、本実施例においても、前記ｐチャネルＭＯＳトランジスタの素子領域４１ＢにおいてＳｉＧｅ混晶層２１ＳＧをｐ+型ソース・ドレイン領域２１ｇ，２１ｈの一部として使い、さらにシリコン基板４１の表面およびゲート電極２３Ｂ上の側壁絶縁膜４４Ｂを覆うように、圧縮応力を蓄積したＳｉＮ膜４７を形成することにより、前記ｐチャネルＭＯＳトランジスタの動作速度を、ＳｉＧｅ混晶層２１ＳＧを使うことにより得られる速度向上と圧縮応力膜４７を使うことで得られる速度向上を単純加算したよりもさらに向上させることが可能になる。
【００５６】
さらに図１２の工程において、図１１の構造上に層間絶縁膜４８が形成され、前記層間絶縁膜４８中に、それぞれ前記ソース領域４１ｃ上のシリサイド層４１ＳＡ、ドレイン領域４１ｄ上のシリサイド層４１ＳＡ、ソース領域４１ｇ上のシリサイド層４１ＳＢ，ドレイン領域４１ｈ上のシリサイド層４１ＳＢを露出するように、コンタクトホール４８Ａ〜４８Ｄが形成され、さらに前記それぞれのコンタクトホール４８Ａ〜４８Ｄ中にコンタクトプラグ４９Ａ〜４９Ｄが形成される。
【００５７】
図１２の工程において、前記引張り応力膜４５および圧縮応力膜４７はコンタクトエッチストッパとして使われ、このため、前記引張り応力膜４５および圧縮応力膜４７は、いずれも５０ｎｍ以上の膜厚を有するのが好ましい。
［第３実施例］
図１３は、本発明の第３実施例によるＣＭＯＳ素子６０の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００５８】
図１３を参照するに、本実施例ではｐチャネルＭＯＳトランジスタの構成は、先のＣＭＯＳ素子４０の場合と同じであるが、ｎチャネルＭＯＳトランジスタのソースおよびドレイン領域４１ｃ、４１ｄに、高濃度のＣ（炭素）をイオン注入することにより、これらソースおよびドレイン領域４１ｃ，４１ｄに内包されるように、ＳｉＣ領域４１ＳＣが形成されている。
【００５９】
このようにして形成されたＳｉＣ領域４１ＳＣは、シリコン基板４１を構成するＳｉ結晶よりも格子定数が小さく、このため、前記ポリシリコンゲート電極４３Ａ直下の前記ｎチャネルＭＯＳトランジスタのチャネル領域には、チャネル方向に一軸性の引張り応力が作用し、前記ｎチャネルＭＯＳトランジスタのチャネル領域における電子移動度が、前記引張り応力膜４５の効果に加えてさらに増大する。
【００６０】
また図１３の実施例では、前記ゲート電極４３Ａ中にＡｓを、Ｓｉ結晶の固溶限界近傍の濃度で導入することにより、前記ポリシリコンゲート電極４３Ａを構成するＳｉ結晶粒の格子定数、従って体積を増大させ、図１で説明したメカニズムにおいて、前記ゲート電極４３Ａを介して前記チャネル領域に基板面に垂直方向に印加される圧縮応力の値をさらに増大させ、前記チャネル領域における電子移動度をさらに向上させることが可能になる。
【００６１】
さらに本発明においては、例えば図３の実施例において前記ｐチャネルＭＯＳトランジスタを、前記圧縮応力膜２４Ｂの代わりに、前記素子領域２１Ａ上に形成された引張り応力膜２４Ａにより覆い、さらに前記素子領域２１ＢにおいてＧｅなど、膜中の歪みを緩和させる元素を前記素子領域２１Ｂにおいて選択的にイオン注入することも可能である。
【００６２】
また本発明においては、前記図３の実施例において前記ｐチャネルＭＯＳトランジスタを、前記圧縮応力膜２４Ｂの代わりに、前記素子領域２１Ａ上に形成された引張り応力膜２４Ａにより覆い、前記引張り応力膜の膜厚を、前記素子領域２１Ｂにおいて選択的に減少させることも可能である。
【００６３】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【図面の簡単な説明】
【００６４】
【図１】従来の歪みｎチャネルＭＯＳトランジスタの原理を説明する図である。
【図２】従来の歪みｐチャネルＭＯＳトランジスタの原理を説明する図である。
【図３】本発明の第１実施例によるＣＭＯＳ素子の構成を示す図である。
【図４】本発明の効果を説明する図である。
【図５】本発明の第２実施例によるＣＭＯＳ素子の製造工程を説明する図（その１）である。
【図６】本発明の第２実施例によるＣＭＯＳ素子の製造工程を説明する図（その２）である。
【図７】本発明の第２実施例によるＣＭＯＳ素子の製造工程を説明する図（その３）である。
【図８】本発明の第２実施例によるＣＭＯＳ素子の製造工程を説明する図（その４）である。
【図９】本発明の第２実施例によるＣＭＯＳ素子の製造工程を説明する図（その５）である。
【図１０】本発明の第２実施例によるＣＭＯＳ素子の製造工程を説明する図（その６）である。
【図１１】本発明の第２実施例によるＣＭＯＳ素子の製造工程を説明する図（その７）である。
【図１２】本発明の第２実施例によるＣＭＯＳ素子の製造工程を説明する図（その８）である。
【図１３】本発明の第３実施例によるＣＭＯＳ素子の構成を示す図である。
【符号の説明】
【００６５】
１，１１，２１，４１  シリコン基板
１Ｉ，２１Ｉ，４１Ｉ  素子分離領域
１ａ，１１ａ，２１ａ，２１ｅ  ソースエクステンション領域
１ｂ，１１ｂ，２１ｂ，２１ｆ  ドレインエクステンション領域
１ｃ，２１ｃ，２１ｇ，４１ｃ，４１ｇ  ソース領域
１ｄ，２１ｄ，２１ｈ，４１ｄ，４１ｈ  ドレイン領域
１１Ａ，１１Ｂ，２１ＳＧ，４１ＳＧ  ＳｉＧｅ混晶層領域
２，１２，２２Ａ，２２Ｂ，４２Ａ，４２Ｂ  ゲート絶縁膜
３，１３、２３Ａ，２３Ｂ，４３Ａ，４３Ｂ    ポリシリコンゲート電極
３Ａ，３Ｂ，２３ＷＡ，２３ＷＢ，４４Ａ，４４Ｂ  ゲート側壁絶縁膜
４Ａ，４Ｂ，４Ｃ，２１Ｓ，２３Ｓ，４１ＳＡ，ａ１ＳＢ，４３ＳＡ，４３ＳＢ  シリサイド層
５，２４Ａ，４５  引張り応力膜
２４Ｂ，４７  圧縮応力膜
４１ＳＣ  ＳｉＣ領域
４６  エッチングストッパ
４８  層間絶縁膜
４８Ａ〜４８Ｄ  コンタクトホール
４９Ａ〜４９Ｄ  コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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