(57)【要約】【課題】光学系が感光体上に静電潜像を形成する際に生じる走査速度の誤差を、高精度に補正できる画素クロック生成装置、パルス変調装置、および画像形成装置を提供する。【解決手段】画素クロック生成装置においては、高周波クロック生成部１が高周波クロックを生成し、第１エッジ検出部２が入力する第１の同期信号を検出し、第２エッジ検出部３が第２の同期信号を検出し、比較部５が検出された第１の同期信号および第２の同期信号間の時間間隔と目標値とを比較して誤差を出力する。分周器４は、高周波クロック生成部１によって生成される高周波クロック分周して画素クロックを生成する。周波数演算部７は、比較部５によって出力された誤差に基づいては、画素クロック周波数を指定する周波数指定信号を出力して、画素クロックを補正し、走査速度の誤差を補正する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
高周波クロックを生成する高周波クロック生成手段と、
入力する第１の同期信号および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較して、前記目標値との誤差を出力する比較手段と、
前記比較手段が出力する誤差に従って、画素クロック周波数の設定値を演算し、演算した画素クロック周波数の設定値に従って、画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、
前記周波数演算手段が出力する周波数指定信号に基づく分周比で、前記高周波クロックを分周して前記画素クロックを生成する分周手段と、
を備えたことを特徴とする画素クロック生成装置。
【請求項２】
前記比較手段は、前記第１の同期信号および第２の同期信号の時間間隔を、前記画素クロックおよび前記高周波クロックのサイクル数で検出し、前記目標値を前記画素クロック単位で設定し、前記誤差を前記高周波クロック単位に換算して出力するものであり、
前記周波数演算手段は、前記誤差を前記目標値で割った値を用いて、画素クロック周波数の設定値を演算し、演算した画素クロック周波数の設定値に従って前記周波数指定信号を出力するものであることを特徴とする請求項１に記載の画素クロック生成装置。
【請求項３】
前記比較手段は、前記第１の同期信号および第２の同期信号の時間間隔を、前記画素クロックおよび前記高周波クロックのサイクル数で検出し、前記目標値を前記画素クロックおよび前記高周波クロック単位で設定し、前記誤差を前記高周波クロック単位に換算して出力するものであり、
前記周波数演算手段は、前記誤差を前記目標値で割った値を用いて、画素クロック周波数の設定値を演算し、演算した画素クロック周波数の設定値に従って前記周波数指定信号を出力するものであることを特徴とする請求項１に記載の画素クロック生成装置。
【請求項４】
周期Ｔ、相数Ｐで、位相差Ｔ／Ｐずつ互いに位相をずらした多相クロックを生成する多相クロック生成手段と、
入力する第１の同期信号および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較して、前記目標値との誤差を出力する比較手段と、
前記比較手段が出力する誤差に従って、画素クロック周波数の設定値を演算し、演算した設定値に従って、画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、
前記多相クロックの位相差Ｔ／Ｐを単位時間とし、前記周波数指定信号に従って、前記単位時間の数を計数することにより画素クロックの立上がり時刻および立下り時刻を算出する計数手段と、
前記多相クロックを基準とし、前記計数手段により算出される画素クロックの立上がり時刻および立下り時刻に従って画素クロックを生成する画素クロック出力手段と、
を備えることを特徴とする画素クロック生成装置。
【請求項５】
前記多相クロックの１つをＱ分周（Ｑは１以上の整数）した内部クロックを生成する分周手段を、さらに備え、
前記計数手段は、前記計数手段による前記立ち上がり時刻および立ち下がり時刻の算出を、前記分周手段が生成する内部クロックを基準にした計数、および前記内部クロック周期に満たない端数部の加減算による演算によって計数することを特徴とする請求項４に記載の画素クロック生成装置。
【請求項６】
前記計数手段は、前記内部クロックを基準として前記画素クロックの立上がり時刻を設定するパルスであるセットパルス、および前記内部クロックに満たない端数部を表す前記セットパルスの位相情報によって前記立ち上がり時刻を算出するものであり、かつ、前記内部クロックを基準として前記画素クロックの立下がり時刻を設定するパルスであるリセットパルス、および前記内部クロックに満たない端数部を表す前記リセットパルスの位相情報によって前記立ち下がり時刻を算出するものであることを特徴とする請求項５に記載の画素クロック生成装置。
【請求項７】
前記画素クロック出力手段は、前記多相クロックを基準として、前記セットパルスを、前記セットパルスの位相情報に従って遅延させたパルスによる画素クロックの立ち上げにより行い、かつ、前記リセットパルスを、前記リセットパルスの位相情報に従って遅延させたパルスによる画素クロックの立ち下げにより行うことによって、前記画素クロックを生成するものであることを特徴とする請求項６に記載の画素クロック生成装置。
【請求項８】
前記画素クロック出力手段は、
前記画素クロックの立上がり時刻および立下り時刻に従って、前記内部クロックを基準とし、前記内部クロックをＱ×Ｐ（Ｑは前記分周数、Ｐは前記相数）に時分割した各領域に対応する前記画素クロックの状態を表現する画素クロックパターンを生成するクロックパターン生成手段と、
前記多相クロックを基準として、前記画素クロックパターンを順次出力することにより画素クロックを生成するシリアライザと、
を有することを特徴とする請求項５に記載の画素クロック生成装置。
【請求項９】
前記比較手段が、
前記第１の同期信号を、前記内部クロックを基準とした第１同期パルスと前記内部クロックに満たない端数部を表す前記第１同期パルスの位相情報とで表現した第１同期情報を生成し、かつ、前記第２の同期信号を、前記内部クロックを基準とした第２同期パルスと前記内部クロックに満たない端数部を表す前記第２同期パルスの位相情報とで表現した第２同期情報を生成する同期情報生成手段と、
前記同期情報生成手段が生成する第１同期パルスと第２同期パルスとの間における、前記計数手段から供給される前記画素クロックの立上がり時刻の数である画素クロック数を計数し、計数された計数値と、前記画素クロック数の目標数で設定される前記目標値との画素クロックサイクル誤差を求める第１誤差検出手段と、
前記第１同期パルスおよび第２同期パルスのそれぞれの位相情報と、前記計数手段から供給される画素クロックの計数情報とから、位相誤差を求める第２誤差検出手段と、
前記第１誤差検出手段により求められた画素クロックサイクル誤差、および前記第２誤差検出手段により求められた位相誤差から、位相差Ｔ／Ｐを単位とする誤差に換算して出力する誤差演算手段と、
を有して前記目標値との誤差を算出することを特徴とする請求項５〜８のいずれか１つに記載の画素クロック生成装置。
【請求項１０】
前記目標値が、画素クロック数の目標数と位相目標値とで設定され、
前記第２誤差検出手段は、前記第１同期パルスおよび第２同期パルスのそれぞれの位相情報、および前記計数手段から供給される画素クロックの計数情報から、位相差Ｔ／Ｐを単位とする前記位相目標値との位相誤差を求めることを特徴とする請求項９に記載の画素クロック生成装置。
【請求項１１】
前記周波数演算手段は、演算する前記画素クロック周波数の設定値を、２つの整数値ＭおよびＣをパラメータとして表現し、前記周波数指定信号を、前記画素クロックのＣサイクルに１回は前記整数値Ｍに＋１または−１を加えた値を用い、他のサイクル時には整数値Ｍ値を用いるよう設定して出力するものであることを特徴とする請求項１〜１０のいずれか１つに記載の画素クロック生成装置。
【請求項１２】
前記周波数演算手段は、演算する前記画素クロック周波数の設定値を、整数部を表す整数値Ｍと小数部を表す値Ｆで構成された固定小数で表現し、前記周波数指定信号を、Ａを前記画素クロック周波数設定値の小数部桁数として、前記画素クロックの２＾ＡサイクルにＦ回は前記整数値Ｍに１を加算した値とし、他は前記整数値Ｍとするよう指定するものであることを特徴とする請求項１〜１０のいずれか１つに記載の画素クロック生成装置。
【請求項１３】
前記周波数演算手段が、前記画素クロック周波数設定値の小数部桁数である前記Ａを用いて、前記画素クロックを基準にカウントするＡビットのカウンタを有し、前記カウンタがカウントするカウント値のビット並びを逆転した値が前記小数部を表す値である前記Ｆより小さい場合に、前記整数値Ｍに１を加算させるよう指定する前記周波数指定信号を生成することを特徴とする請求項１２に記載の画素クロック生成装置。
【請求項１４】
前記周波数演算手段は、
前記画素クロック周波数の設定値を複数個格納する周波数設定値格納手段と、
前記周波数設定値格納手段が格納する複数個の設定値を、前記第１の同期信号または第２の同期信号のいずれか１つの信号毎に循環して選択する設定値選択手段と、
前記設定値選択手段が選択した設定値を、前記周波数指定信号に変換する周波数指定信号変換手段と、
前記比較手段から出力される前記誤差に従って、選択されている設定値を演算し、前記周波数設定値格納手段に格納している設定値を更新する設定値演算更新手段と、
を備えること特徴とする請求項１〜１３のいずれか１つに記載の画素クロック生成装置。
【請求項１５】
前記設定値演算更新手段は、前記周波数の設定値の全てを演算更新するか特定のもののみを演算更新するかを指定する演算変更信号を受け付けるものであり、受け付けた前記演算変更信号に基づいて、前記周波数の設定値の全てを演算更新するか特定のもののみを演算更新するかを選択するものであることを特徴とする請求項１４に記載の画素クロック生成装置。
【請求項１６】
前記設定値演算更新手段は、前記設定値演算更新手段が受け付ける前記演算変更信号が、前記誤差に応じて周波数制御がロックしているか否かを判定されるロック検知信号であり、受け付けた前記ロック検知信号がロックしていないと判定されている場合にのみ、前記設定値の全てを演算更新するものであることを特徴とする請求項１５に記載の画素クロック生成装置。
【請求項１７】
前記比較手段の出力する誤差を平滑化するデジタルフィルタを、さらに備え、
前記周波数演算手段は、前記デジタルフィルタにより平滑化された誤差を入力し、前記平滑化された誤差に従って前記画素クロック周波数の設定値の演算を行うことを特徴とする請求項１〜１６のいずれか１つに記載の画素クロック生成装置。
【請求項１８】
前記デジタルフィルタのフィルタ特性を決定するフィルタ係数を変更するフィルタ係数変更手段を、さらに備えることを特徴とする請求項１７に記載の画素クロック生成装置。
【請求項１９】
前記フィルタ係数変更手段は、前記フィルタ係数を、前記設定値演算更新手段が受け付ける前記演算変更信号に従って変更するものであることを特徴とする請求項１８に記載の画素クロック生成装置。
【請求項２０】
高周波クロックを生成する高周波クロック生成手段と、
入力する第１の同期信号および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較して、前記目標値との誤差を出力する比較手段と、
前記比較手段が出力する誤差に従って、画素クロック周波数の設定値を演算し、演算した画素クロック周波数の設定値に従って、画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、
前記周波数演算手段が出力する周波数指定信号に基づく分周比で、前記高周波クロックを分周して前記画素クロックを生成する分周手段と、を備えた画素クロック生成装置によって生成された画素クロックに基づいて画像データに従ってパルス変調を加えるパルス変調信号を生成するパルス変調装置において、
前記画素クロックの立上りおよび立下りの少なくともいずれかを基準として、前記画像データおよび前記画素クロック周波数指定信号に従って求めたパルス幅値を前記高周波クロックで計数し、計数されたパルス幅値のパルス変調信号を生成するパルス変調信号生成手段を、
備えたことを特徴とするパルス変調装置。
【請求項２１】
周期Ｔ、相数Ｐで、位相差Ｔ／Ｐずつ互いに位相をずらした多相クロックを生成する多相クロック生成手段と、
入力する第１の同期信号および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較して、前記目標値との誤差を出力する比較手段と、
前記比較手段が出力する誤差に従って、画素クロック周波数の設定値を演算し、演算した設定値に従って、画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、
前記多相クロックの位相差Ｔ／Ｐを単位時間とし、前記周波数指定信号に従って、前記単位時間の数を計数することにより画素クロックの立上がり時刻および立下り時刻を算出する計数手段と、
前記多相クロックを基準とし、前記計数手段により算出される画素クロックの立上がり時刻および立下り時刻に従って画素クロックを生成する画素クロック出力手段と、
を備えた画素クロック生成装置により生成された画素クロックに基づいて画像データに従ってパルス変調をしたパルス変調信号を生成するパルス変調装置において、
前記画像データを、所望のパルス変調信号を表す変調データであって、前記画素クロックをＲ個に時分割した各領域に対応しオンオフを示すビット列である変調データに変換する画像データ変換手段と、
前記画素クロックの立ち上がり時刻と前記画素クロック周波数指定信号に従って、前記画素クロックをＲ個に時分割した各領域を、前記位相差Ｔ／Ｐに区分された各領域に対応して表すクロックパターンを生成するクロックパターン生成手段と、
前記画像データ変換手段によって変換された変調データと、前記クロックパターン生成手段によって生成されたクロックパターンとから、前記位相差Ｔ／Ｐに区分された各領域に対応して表される変調パターンを生成する変調パターン生成手段と、
前記多相クロックを基準とし、前記変調パターンを順次出力することによりパルス変調信号を生成するシリアライザと、
を備えることを特徴とするパルス変調装置。
【請求項２２】
高周波クロックを生成する高周波クロック生成手段と、
入力する第１の同期信号および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較して、前記目標値との誤差を出力する比較手段と、
前記比較手段が出力する誤差に従って、画素クロック周波数の設定値を演算し、演算した画素クロック周波数の設定値に従って、画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、
前記周波数演算手段が出力する周波数指定信号に基づく分周比で、前記高周波クロックを分周して前記画素クロックを生成する分周手段と、を備えた画素クロック生成装置によって生成された画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号で光源を駆動し、前記光源から出力される光束を被走査媒体上に走査して画像を形成することを特徴とする画像形成装置。
【請求項２３】
周期Ｔ、相数Ｐで、位相差Ｔ／Ｐずつ互いに位相をずらした多相クロックを生成する多相クロック生成手段と、
入力する第１の同期信号および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較して、前記目標値との誤差を出力する比較手段と、
前記比較手段が出力する誤差に従って、画素クロック周波数の設定値を演算し、演算した設定値に従って、画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、
前記多相クロックの位相差Ｔ／Ｐを単位時間とし、前記周波数指定信号に従って、前記単位時間の数を計数することにより画素クロックの立上がり時刻および立下り時刻を算出する計数手段と、
前記多相クロックを基準とし、前記計数手段により算出される画素クロックの立上がり時刻および立下り時刻に従って画素クロックを生成する画素クロック出力手段と、を備えた画素クロック生成装置によって生成された画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号で光源を駆動し、前記光源から出力される光束を被走査媒体上に走査して画像を形成することを特徴とする画像形成装置。
【請求項２４】
前記光束の走査ライン上に２つの光検出手段を備え、
前記２つの光検出手段は、前記２つの光検出手段により検出する信号を、前記第１および第２の同期信号として使用させることを特徴とする請求項２２または２３に記載の画像形成装置。
【請求項２５】
高周波クロックを生成する高周波クロック生成手段と、
入力する第１の同期信号および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較して、前記目標値との誤差を出力する比較手段と、
前記比較手段が出力する誤差に従って、画素クロック周波数の設定値を演算し、演算した画素クロック周波数の設定値に従って、画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、
前記周波数演算手段が出力する周波数指定信号に基づく分周比で、前記高周波クロックを分周して前記画素クロックを生成する分周手段と、を備えた画素クロック生成装置によって生成された画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号で複数の光源を駆動し、前記光源から出力される光束を被走査媒体上に走査して画像を形成する画像形成装置において、
前記光束の走査ライン上に２つの光検出手段と、
前記光検出手段の各々の検出信号を各光源に対応した検出信号に分離する検出信号分離手段と、を備え、
前記検出信号分離手段は、各々の画素クロック生成装置に入力する前記第１および第２の同期信号を前記各光源に対応する検出信号に分離するものであり、
各々生成される画素クロックに基づいて生成するパルス変調信号により、対応する光源を駆動することを特徴とする画像形成装置。
【請求項２６】
周期Ｔ、相数Ｐで、位相差Ｔ／Ｐずつ互いに位相をずらした多相クロックを生成する多相クロック生成手段と、
入力する第１の同期信号および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較して、前記目標値との誤差を出力する比較手段と、
前記比較手段が出力する誤差に従って、画素クロック周波数の設定値を演算し、演算した設定値に従って、画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、
前記多相クロックの位相差Ｔ／Ｐを単位時間とし、前記周波数指定信号に従って、前記単位時間の数を計数することにより画素クロックの立上がり時刻および立下り時刻を算出する計数手段と、
前記多相クロックを基準とし、前記計数手段により算出される画素クロックの立上がり時刻および立下り時刻に従って画素クロックを生成する画素クロック出力手段と、を備えた画素クロック生成装置によって生成された画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号で複数の光源を駆動し、前記光源から出力される光束を被走査媒体上に走査して画像を形成する画像形成装置において、
前記光束の走査ライン上に２つの光検出手段と、
前記光検出手段の各々の検出信号を各光源に対応した検出信号に分離する検出信号分離手段と、を備え、
前記検出信号分離手段は、各々の画素クロック生成装置に入力する前記第１および第２の同期信号を前記各光源に対応する検出信号に分離するものであり、
各々生成される画素クロックに基づいて生成するパルス変調信号により、対応する光源を駆動することを特徴とする画像形成装置。
【請求項２７】
高周波クロックを生成する高周波クロック生成手段と、
入力する第１の同期信号および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較して、前記目標値との誤差を出力する比較手段と、
前記比較手段が出力する誤差に従って、画素クロック周波数の設定値を演算し、演算した画素クロック周波数の設定値に従って、画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、
前記周波数演算手段が出力する周波数指定信号に基づく分周比で、前記高周波クロックを分周して前記画素クロックを生成する分周手段と、を備えた画素クロック生成装置によって生成された画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号で駆動する複数の光源と、
前記複数の光源に各々対応して前記複数の光源からの光束を走査される複数の被走査媒体と、
前記複数の光源から出力される光束の走査ライン上に設けられた２つの光検出手段と、
を備えて、前記光源から出力される光束を前記被走査媒体上に走査して複数の画像を形成し、前記被走査媒体上に形成された複数の画像を１つの画像形成媒体に重ね合わせることにより画像を形成する画像形成装置において、
前記２つの光検出手段は、それぞれ検出する２つの検出信号を前記画素クロック生成装置の第１および第２の同期信号として使用させることを特徴とする画像形成装置。
【請求項２８】
周期Ｔ、相数Ｐで、位相差Ｔ／Ｐずつ互いに位相をずらした多相クロックを生成する多相クロック生成手段と、
入力する第１の同期信号および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較して、前記目標値との誤差を出力する比較手段と、
前記比較手段が出力する誤差に従って、画素クロック周波数の設定値を演算し、演算した設定値に従って、画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、
前記多相クロックの位相差Ｔ／Ｐを単位時間とし、前記周波数指定信号に従って、前記単位時間の数を計数することにより画素クロックの立上がり時刻および立下り時刻を算出する計数手段と、
前記多相クロックを基準とし、前記計数手段により算出される画素クロックの立上がり時刻および立下り時刻に従って画素クロックを生成する画素クロック出力手段と、を備えた画素クロック生成装置によって生成された画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号で駆動する複数の光源と、
前記複数の光源に各々対応して前記複数の光源からの光束を走査される複数の被走査媒体と、
前記複数の光源から出力される光束の走査ライン上に設けられた２つの光検出手段と、
を備えて、前記光源から出力される光束を前記被走査媒体上に走査して複数の画像を形成し、前記被走査媒体上に形成された複数の画像を１つの画像形成媒体に重ね合わせることにより画像を形成する画像形成装置において、
前記２つの光検出手段は、それぞれ検出する２つの検出信号を前記画素クロック生成装置の第１および第２の同期信号として使用させることを特徴とする画像形成装置。
【請求項２９】
前記光源から出力される光束を前記被走査媒体上に走査する際に、Ｎｆラインの周期性を持って走査する光走査手段を、さらに備え、
前記画素クロック生成手段の前記周波数演算手段が、画素クロック周波数の設定値をＮｆ個格納する周波数設定値格納手段と、
前記Ｎｆ個の設定値を前記第１および第２の同期信号の少なくともいずれか毎に循環して選択する設定値選択手段と、
前記選択値選択手段によって選択された設定値に従って、前記周波数指定信号に変換する周波数指定信号変換手段と、
前記比較手段から出力される前記誤差に従って、選択された設定値を演算し前記周波数設定値格納手段に格納した設定値を更新する設定値演算更新手段と、
を備えることを特徴とする請求項２２〜２８のいずれか１つに記載の画像形成装置。
【請求項３０】
前記光走査手段は、面数がＮｆであるポリゴンミラーを備えて、前記ポリゴンミラーを回転させることにより走査を行うものであることを特徴とする請求項２９に記載の画像形成装置。
【請求項３１】
前記設定値演算更新手段が、前記周波数を設定する設定値の全てを演算更新するか選択されたもののみを演算更新するかを要求す演算変更信号にを受け付けて受け付けた前記演算変更信号に従って演算更新するものであることを特徴とする請求項２９または３０に記載の画像形成装置。
【請求項３２】
前記演算変更信号が、周波数制御をロックするか否かを示すロック検知信号であり、前記ロック検知信号に従って演算更新するものであることを特徴とする請求項３１に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素クロック生成装置、パルス変調装置、および画像形成装置に関し、特に、レーザプリンタ、デジタル複写機などの画像形成装置で使用する画素クロック生成装置、パルス変調装置、および画像形成装置に関するものである。
【背景技術】
【０００２】
図２７は、従来例による画像形成装置の一般的な概略構成図である。図２７に示す画像形成装置は例えば、レーザプリンタ、デジタル複写機等である。図２７に示すように、半導体レーザユニット１００９から発光されたレーザ光は、回転するポリゴンミラー１００３によりスキャンされ、走査レンズ１００２を介して被走査媒体である感光体１００１上に光スポットを形成し、感光体１００１を露光させて静電潜像を形成する。このとき、１ライン毎に、フォトディテクタ１００４が走査ビームを検出する。
【０００３】
位相同期回路１００６は、クロック生成回路１００５からのクロックを入力し、フォトディテクタ１００４の出力信号に基づいて、１ライン毎に、位相同期のとれた画像クロック（画素クロック）を生成して、画像処理ユニット１００７とレーザ駆動回路１００８へ供給する。また、半導体レーザユニット１００９は、画像処理ユニット１００７により生成された画像データと位相同期回路１００６により１ライン毎に位相が設定された画像クロックに従い、半導体レーザの発光時間をコントロールすることにより、感光体１００１上の静電潜像の形成をコントロールする。
【０００４】
このような走査光学系において、走査速度のムラは画像の揺らぎとなり画像品質の劣化を招く。特にカラー画像においては、各色の主走査ドット位置ずれが生じるため色ずれを生じ、色再現性の劣化、解像度の劣化を招く。従って高品位の画質を得るためには走査速度ムラの補正は不可欠である。
【０００５】
この走査速度ムラ（誤差）は大別すると以下のものが挙げられる。それぞれについて主な要因を述べる。
（１）ポリゴンミラーの面毎（走査ライン毎）の誤差（以下、適宜面毎の誤差と称する）
この走査速度ムラを引き起こす要因としては、ポリゴンミラー等の偏向器の偏向反射面の回転軸からの距離のばらつき、すなわちポリゴンミラーの偏芯や、ポリゴンミラーの各面の面精度などである。この種の誤差は数ライン、例えばポリゴンミラーの面数分のライン数の周期性を持った誤差となる。
【０００６】
（２）走査平均速度変動による誤差
走査平均速度とはポリゴンミラーの各面の走査速度の平均を示し、このような走査速度ムラを引き起こす要因としては、ポリゴンミラーの回転速度の変動や、温度、湿度や振動等の種々の環境変動による走査光学系の変動によるものがある。また温度変動等により光源である半導体レーザの発振波長が変化するため走査光学系の色収差により走査速度が変動するものなどがある。この種の誤差は比較的緩やかな変動となる。
【０００７】
（３）光源毎の誤差
例えば半導体レーザアレイ等の複数の光源を備え、共通の走査光学系で複数の光ビームを同時に走査するマルチビーム光学系の場合に生じる走査速度ムラである。この主な要因としては、各光源の発振波長に差があり、走査光学系の色収差により走査速度が変動する。なお発振波長の変動は光源毎異なるので（２）の誤差は光源毎に異なることもある。また複数の光源の組み付け精度によっても複数ビームの走査速度に差を生じる。
【０００８】
（４）走査光学系毎の誤差
複数の感光体・走査光学系を備えて多色対応とした画像形成装置の場合には、各走査光学系の走査速度差が、画像品質に大きく影響する。この主な要因は、走査光学系の各部品の製造精度や組付け精度、経時変化などによる変形などがある。また、光源も異なるので前述の（３）の誤差も生じる。この誤差は、走査平均速度そのものが異なり、さらに上記誤差（１）、（２）が個別に生じる。なお、画像形成装置の中には走査光学系の一部ユニットを共通に用いるものもあるが、それぞれの光源から被走査媒体（感光体）への光路は異なるので、これも（４）に含む。
【０００９】
従来の画素クロック周波数の制御技術では次のような問題があった。すなわち、位相比較を行う基準クロックの周波数が１ラインの周波数であるので、発振する画素クロックに対して極めて低く（数千〜数万分の１）、充分なＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）のオープンループゲインが確保できず、充分な制御精度を得ることができなかった。また、外乱に弱くクロック周波数が変動してしまい、精度の良いクロックが生成できなかった。
【００１０】
これらの走査速度の誤差を補正する方法として、例えば特許文献１に記載された技術のように、画素クロックの周波数を走査速度に応じて変化させるものがある。これは走査の開始から終了までの画素クロックのカウント数が所定値になるよう画素クロックを発生させる発振器の周波数を制御（いわゆるＰＬＬ制御）するものである。
【００１１】
また、走査速度の誤差を補正する別の技術として、例えば特許文献２に記載されたように、生成した高周波クロックを基に画素クロックの位相制御を行うものがある。これは走査の開始から終了までの高周波クロックのカウント数が所定値になるよう画素クロックの位相を制御するものである。この高周波クロックは例えば水晶発振器のような精度のよいクロックを基準クロックとして生成できるので、精度のよいクロックが得られ、これを基準に画素クロックの位相制御を行うので、画素クロックの制御精度もよいものが生成できる。
【００１２】
【特許文献１】特開２００１−１８３６００号公報
【特許文献２】特開２００４−２６２１０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１の技術において面毎の誤差を補正する場合は、１走査毎に発振器であるＶＣＯの制御電圧を変化させるため、クロック周波数が安定して発振するまでに時間を要してしまうという問題点があった。
【００１４】
また、特許文献２の技術では、画素クロックの位相制御を適宜行うことにより、走査速度の誤差を補正しているため、この１走査ライン分の位相制御データを生成する必要があり、さらに画素クロックの位相変化による局所的な偏差を低減するためには、すなわち高精度な画素クロックを生成するためには、高分解能な位相制御を行う必要があるので位相制御データが増大する。よって、この位相制御データを高速かつ高精度に生成することは容易ではなかった。また、面毎の誤差を補正する装置に適用する場合には、面毎に位相制御データを生成する必要があり、高精度な補正をするためには膨大な位相制御データの生成と格納が必要になり、容易に実現できるものではなかった。
【００１５】
本発明は上記の問題を鑑みてなされたものであり、様々な要因により生じる走査速度の誤差を高精度に補正できる画素クロック生成装置、パルス変調装置、および画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上述した課題を解決し、目的を達成するために、請求項１にかかる発明は、画素クロック生成装置において、高周波クロックを生成する高周波クロック生成手段と、入力する第１の同期信号および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較して、前記目標値との誤差を出力する比較手段と、前記比較手段が出力する誤差に従って、画素クロック周波数の設定値を演算し、演算した画素クロック周波数の設定値に従って、画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、前記周波数演算手段が出力する周波数指定信号に基づく分周比で、前記高周波クロックを分周して前記画素クロックを生成する分周手段と、を備えたことを特徴とする。
【００１７】
請求項２にかかる発明は、請求項１に記載の画素クロック生成装置において、前記比較手段は、前記第１の同期信号および第２の同期信号の時間間隔を、前記画素クロックおよび前記高周波クロックのサイクル数で検出し、前記目標値を前記画素クロック単位で設定し、前記誤差を前記高周波クロック単位に換算して出力するものであり、前記周波数演算手段は、前記誤差を前記目標値で割った値を用いて、画素クロック周波数の設定値を演算し、演算した画素クロック周波数の設定値に従って前記周波数指定信号を出力するものであることを特徴とする。
【００１８】
請求項３にかかる発明は、請求項１に記載の画素クロック生成装置において、前記比較手段は、前記第１の同期信号および第２の同期信号の時間間隔を、前記画素クロックおよび前記高周波クロックのサイクル数で検出し、前記目標値を前記画素クロックおよび前記高周波クロック単位で設定し、前記誤差を前記高周波クロック単位に換算して出力するものであり、前記周波数演算手段は、前記誤差を前記目標値で割った値を用いて、画素クロック周波数の設定値を演算し、演算した画素クロック周波数の設定値に従って前記周波数指定信号を出力するものであることを特徴とする。
【００１９】
請求項４にかかる発明は、画素クロック生成装置において、周期Ｔ、相数Ｐで、位相差Ｔ／Ｐずつ互いに位相をずらした多相クロックを生成する多相クロック生成手段と、入力する第１の同期信号および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較して、前記目標値との誤差を出力する比較手段と、前記比較手段が出力する誤差に従って、画素クロック周波数の設定値を演算し、演算した設定値に従って、画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、前記多相クロックの位相差Ｔ／Ｐを単位時間とし、前記周波数指定信号に従って、前記単位時間の数を計数することにより画素クロックの立上がり時刻および立下り時刻を算出する計数手段と、前記多相クロックを基準とし、前記計数手段により算出される画素クロックの立上がり時刻および立下り時刻に従って画素クロックを生成する画素クロック出力手段と、を備えることを特徴とする。
【００２０】
請求項５にかかる発明は、請求項４に記載の画素クロック生成装置において、前記多相クロックの１つをＱ分周（Ｑは１以上の整数）した内部クロックを生成する分周手段を、さらに備え、前記計数手段は、前記計数手段による前記立ち上がり時刻および立ち下がり時刻の算出を、前記分周手段が生成する内部クロックを基準にした計数、および前記内部クロック周期に満たない端数部の加減算による演算によって計数することを特徴とする。
【００２１】
請求項６にかかる発明は、請求項５に記載の画素クロック生成装置において、前記計数手段は、前記内部クロックを基準として前記画素クロックの立上がり時刻を設定するパルスであるセットパルス、および前記内部クロックに満たない端数部を表す前記セットパルスの位相情報によって前記立ち上がり時刻を算出するものであり、かつ、前記内部クロックを基準として前記画素クロックの立下がり時刻を設定するパルスであるリセットパルス、および前記内部クロックに満たない端数部を表す前記リセットパルスの位相情報によって前記立ち下がり時刻を算出するものであることを特徴とする。
【００２２】
請求項７にかかる発明は、請求項６に記載の画素クロック生成装置において、前記画素クロック出力手段は、前記多相クロックを基準として、前記セットパルスを、前記セットパルスの位相情報に従って遅延させたパルスによる画素クロックの立ち上げにより行い、かつ、前記リセットパルスを、前記リセットパルスの位相情報に従って遅延させたパルスによる画素クロックの立ち下げにより行うことによって、前記画素クロックを生成するものであることを特徴とする。
【００２３】
請求項８にかかる発明は、請求項５に記載の画素クロック生成装置において、前記画素クロック出力手段は、前記画素クロックの立上がり時刻および立下り時刻に従って、前記内部クロックを基準とし、前記内部クロックをＱ×Ｐ（Ｑは前記分周数、Ｐは前記相数）に時分割した各領域に対応する前記画素クロックの状態を表現する画素クロックパターンを生成するクロックパターン生成手段と、前記多相クロックを基準として、前記画素クロックパターンを順次出力することにより画素クロックを生成するシリアライザと、を有することを特徴とする。
【００２４】
請求項９にかかる発明は、請求項５〜８のいずれか１つに記載の画素クロック生成装置において、前記比較手段が、前記第１の同期信号を、前記内部クロックを基準とした第１同期パルスと前記内部クロックに満たない端数部を表す前記第１同期パルスの位相情報とで表現した第１同期情報を生成し、かつ、前記第２の同期信号を、前記内部クロックを基準とした第２同期パルスと前記内部クロックに満たない端数部を表す前記第２同期パルスの位相情報とで表現した第２同期情報を生成する同期情報生成手段と、前記同期情報生成手段が生成する第１同期パルスと第２同期パルスとの間における、前記計数手段から供給される前記画素クロックの立上がり時刻の数である画素クロック数を計数し、計数された計数値と、前記画素クロック数の目標数で設定される前記目標値との画素クロックサイクル誤差を求める第１誤差検出手段と、前記第１同期パルスおよび第２同期パルスのそれぞれの位相情報と、前記計数手段から供給される画素クロックの計数情報とから、位相誤差を求める第２誤差検出手段と、前記第１誤差検出手段により求められた画素クロックサイクル誤差、および前記第２誤差検出手段により求められた位相誤差から、位相差Ｔ／Ｐを単位とする誤差に換算して出力する誤差演算手段と、を有して前記目標値との誤差を算出することを特徴とする。
【００２５】
請求項１０にかかる発明は、請求項９に記載の画素クロック生成装置において、前記目標値が、画素クロック数の目標数と位相目標値とで設定され、前記第２誤差検出手段は、前記第１同期パルスおよび第２同期パルスのそれぞれの位相情報、および前記計数手段から供給される画素クロックの計数情報から、位相差Ｔ／Ｐを単位とする前記位相目標値との位相誤差を求めることを特徴とする。
【００２６】
請求項１１にかかる発明は、請求項１〜１０のいずれか１つに記載の画素クロック生成装置において、前記周波数演算手段は、演算する前記画素クロック周波数の設定値を、２つの整数値ＭおよびＣをパラメータとして表現し、前記周波数指定信号を、前記画素クロックのＣサイクルに１回は前記整数値Ｍに＋１または−１を加えた値を用い、他のサイクル時には整数値Ｍ値を用いるよう設定して出力するものであることを特徴とする。
【００２７】
請求項１２にかかる発明は、請求項１〜１０のいずれか１つに記載の画素クロック生成装置において、前記周波数演算手段は、演算する前記画素クロック周波数の設定値を、整数部を表す整数値Ｍと小数部を表す値Ｆで構成された固定小数で表現し、前記周波数指定信号を、Ａを前記画素クロック周波数設定値の小数部桁数として、前記画素クロックの２＾ＡサイクルにＦ回は前記整数値Ｍに１を加算した値とし、他は前記整数値Ｍとするよう指定するものであることを特徴とする。
【００２８】
請求項１３にかかる発明は、請求項１２に記載の画素クロック生成装置において、前記周波数演算手段が、前記画素クロック周波数設定値の小数部桁数である前記Ａを用いて、前記画素クロックを基準にカウントするＡビットのカウンタを有し、前記カウンタがカウントするカウント値のビット並びを逆転した値が前記小数部を表す値である前記Ｆより小さい場合に、前記整数値Ｍに１を加算させるよう指定する前記周波数指定信号を生成することを特徴とする。
【００２９】
請求項１４にかかる発明は、請求項１〜１３のいずれか１つに記載の画素クロック生成装置において、前記周波数演算手段は、前記画素クロック周波数の設定値を複数個格納する周波数設定値格納手段と、前記周波数設定値格納手段が格納する複数個の設定値を、前記第１の同期信号または第２の同期信号のいずれか１つの信号毎に循環して選択する設定値選択手段と、前記設定値選択手段が選択した設定値を、前記周波数指定信号に変換する周波数指定信号変換手段と、前記比較手段から出力される前記誤差に従って、選択されている設定値を演算し、前記周波数設定値格納手段に格納している設定値を更新する設定値演算更新手段と、を備えることを特徴とする。
【００３０】
請求項１５にかかる発明は、請求項１４に記載の画素クロック生成装置において、前記設定値演算更新手段は、前記周波数の設定値の全てを演算更新するか特定のもののみを演算更新するかを指定する演算変更信号を受け付けるものであり、受け付けた前記演算変更信号に基づいて、前記周波数の設定値の全てを演算更新するか特定のもののみを演算更新するかを選択するものであることを特徴とする。
【００３１】
請求項１６にかかる発明は、請求項１５に記載の画素クロック生成装置において、前記設定値演算更新手段は、前記設定値演算更新手段が受け付ける前記演算変更信号が、前記誤差に応じて周波数制御がロックしているか否かを判定されるロック検知信号であり、受け付けた前記ロック検知信号がロックしていないと判定されている場合にのみ、前記設定値の全てを演算更新するものであることを特徴とする。
【００３２】
請求項１７にかかる発明は、請求項１〜１６のいずれか１つに記載の画素クロック生成装置において、前記比較手段の出力する誤差を平滑化するデジタルフィルタを、さらに備え、前記周波数演算手段は、前記デジタルフィルタにより平滑化された誤差を入力し、前記平滑化された誤差に従って前記画素クロック周波数の設定値の演算を行うことを特徴とする。
【００３３】
請求項１８にかかる発明は、請求項１７に記載の画素クロック生成装置において、前記デジタルフィルタのフィルタ特性を決定するフィルタ係数を変更するフィルタ係数変更手段を、さらに備えることを特徴とする。
【００３４】
請求項１９にかかる発明は、請求項１８に記載の画素クロック生成装置において、前記フィルタ係数変更手段は、前記フィルタ係数を、前記設定値演算更新手段が受け付ける前記演算変更信号に従って変更するものであることを特徴とする。
【００３５】
請求項２０にかかる発明は、パルス変調装置において、高周波クロックを生成する高周波クロック生成手段と、入力する第１の同期信号および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較して、前記目標値との誤差を出力する比較手段と、前記比較手段が出力する誤差に従って、画素クロック周波数の設定値を演算し、演算した画素クロック周波数の設定値に従って、画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、前記周波数演算手段が出力する周波数指定信号に基づく分周比で、前記高周波クロックを分周して前記画素クロックを生成する分周手段と、を備えた画素クロック生成装置によって生成された画素クロックに基づいて画像データに従ってパルス変調を加えるパルス変調信号を生成するパルス変調装置において、前記画素クロックの立上りおよび立下りの少なくともいずれかを基準として、前記画像データおよび前記画素クロック周波数指定信号に従って求めたパルス幅値を前記高周波クロックで計数し、計数されたパルス幅値のパルス変調信号を生成するパルス変調信号生成手段を、備えたことを特徴とする。
【００３６】
請求項２１にかかる発明は、パルス変調装置において、周期Ｔ、相数Ｐで、位相差Ｔ／Ｐずつ互いに位相をずらした多相クロックを生成する多相クロック生成手段と、入力する第１の同期信号および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較して、前記目標値との誤差を出力する比較手段と、前記比較手段が出力する誤差に従って、画素クロック周波数の設定値を演算し、演算した設定値に従って、画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、前記多相クロックの位相差Ｔ／Ｐを単位時間とし、前記周波数指定信号に従って、前記単位時間の数を計数することにより画素クロックの立上がり時刻および立下り時刻を算出する計数手段と、前記多相クロックを基準とし、前記計数手段により算出される画素クロックの立上がり時刻および立下り時刻に従って画素クロックを生成する画素クロック出力手段と、を備えた画素クロック生成装置により生成された画素クロックに基づいて画像データに従ってパルス変調をしたパルス変調信号を生成するパルス変調装置において、前記画像データを、所望のパルス変調信号を表す変調データであって、前記画素クロックをＲ個に時分割した各領域に対応しオンオフを示すビット列である変調データに変換する画像データ変換手段と、前記画素クロックの立ち上がり時刻と前記画素クロック周波数指定信号に従って、前記画素クロックをＲ個に時分割した各領域を、前記位相差Ｔ／Ｐに区分された各領域に対応して表すクロックパターンを生成するクロックパターン生成手段と、前記画像データ変換手段によって変換された変調データと、前記クロックパターン生成手段によって生成されたクロックパターンとから、前記位相差Ｔ／Ｐに区分された各領域に対応して表される変調パターンを生成する変調パターン生成手段と、前記多相クロックを基準とし、前記変調パターンを順次出力することによりパルス変調信号を生成するシリアライザと、を備えることを特徴とする。
【００３７】
請求項２２にかかる発明は、画像形成装置において、高周波クロックを生成する高周波クロック生成手段と、入力する第１の同期信号および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較して、前記目標値との誤差を出力する比較手段と、前記比較手段が出力する誤差に従って、画素クロック周波数の設定値を演算し、演算した画素クロック周波数の設定値に従って、画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、前記周波数演算手段が出力する周波数指定信号に基づく分周比で、前記高周波クロックを分周して前記画素クロックを生成する分周手段と、を備えた画素クロック生成装置によって生成された画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号で光源を駆動し、前記光源から出力される光束を被走査媒体上に走査して画像を形成することを特徴とする。
【００３８】
請求項２３にかかる発明は、画像形成装置において、周期Ｔ、相数Ｐで、位相差Ｔ／Ｐずつ互いに位相をずらした多相クロックを生成する多相クロック生成手段と、入力する第１の同期信号および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較して、前記目標値との誤差を出力する比較手段と、前記比較手段が出力する誤差に従って、画素クロック周波数の設定値を演算し、演算した設定値に従って、画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、前記多相クロックの位相差Ｔ／Ｐを単位時間とし、前記周波数指定信号に従って、前記単位時間の数を計数することにより画素クロックの立上がり時刻および立下り時刻を算出する計数手段と、前記多相クロックを基準とし、前記計数手段により算出される画素クロックの立上がり時刻および立下り時刻に従って画素クロックを生成する画素クロック出力手段と、を備えた画素クロック生成装置によって生成された画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号で光源を駆動し、前記光源から出力される光束を被走査媒体上に走査して画像を形成することを特徴とする。
【００３９】
請求項２４にかかる発明は、請求項２２または２３に記載の画像形成装置において、前記光束の走査ライン上に２つの光検出手段を備え、前記２つの光検出手段は、前記２つの光検出手段により検出する信号を、前記第１および第２の同期信号として使用させることを特徴とする。
【００４０】
請求項２５にかかる発明は、高周波クロックを生成する高周波クロック生成手段と、入力する第１の同期信号および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較して、前記目標値との誤差を出力する比較手段と、前記比較手段が出力する誤差に従って、画素クロック周波数の設定値を演算し、演算した画素クロック周波数の設定値に従って、画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、前記周波数演算手段が出力する周波数指定信号に基づく分周比で、前記高周波クロックを分周して前記画素クロックを生成する分周手段と、を備えた画素クロック生成装置によって生成された画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号で複数の光源を駆動し、前記光源から出力される光束を被走査媒体上に走査して画像を形成する画像形成装置において、前記光束の走査ライン上に２つの光検出手段と、前記光検出手段の各々の検出信号を各光源に対応した検出信号に分離する検出信号分離手段と、を備え、前記検出信号分離手段は、各々の画素クロック生成装置に入力する前記第１および第２の同期信号を前記各光源に対応する検出信号に分離するものであり、各々生成される画素クロックに基づいて生成するパルス変調信号により、対応する光源を駆動することを特徴とする。
【００４１】
請求項２６にかかる発明は、周期Ｔ、相数Ｐで、位相差Ｔ／Ｐずつ互いに位相をずらした多相クロックを生成する多相クロック生成手段と、入力する第１の同期信号および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較して、前記目標値との誤差を出力する比較手段と、前記比較手段が出力する誤差に従って、画素クロック周波数の設定値を演算し、演算した設定値に従って、画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、前記多相クロックの位相差Ｔ／Ｐを単位時間とし、前記周波数指定信号に従って、前記単位時間の数を計数することにより画素クロックの立上がり時刻および立下り時刻を算出する計数手段と、前記多相クロックを基準とし、前記計数手段により算出される画素クロックの立上がり時刻および立下り時刻に従って画素クロックを生成する画素クロック出力手段と、を備えた画素クロック生成装置によって生成された画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号で複数の光源を駆動し、前記光源から出力される光束を被走査媒体上に走査して画像を形成する画像形成装置において、前記光束の走査ライン上に２つの光検出手段と、前記光検出手段の各々の検出信号を各光源に対応した検出信号に分離する検出信号分離手段と、を備え、前記検出信号分離手段は、各々の画素クロック生成装置に入力する前記第１および第２の同期信号を前記各光源に対応する検出信号に分離するものであり、各々生成される画素クロックに基づいて生成するパルス変調信号により、対応する光源を駆動することを特徴とする。
【００４２】
請求項２７にかかる発明は、高周波クロックを生成する高周波クロック生成手段と、入力する第１の同期信号および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較して、前記目標値との誤差を出力する比較手段と、前記比較手段が出力する誤差に従って、画素クロック周波数の設定値を演算し、演算した画素クロック周波数の設定値に従って、画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、前記周波数演算手段が出力する周波数指定信号に基づく分周比で、前記高周波クロックを分周して前記画素クロックを生成する分周手段と、を備えた画素クロック生成装置によって生成された画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号で駆動する複数の光源と、前記複数の光源に各々対応して前記複数の光源からの光束を走査される複数の被走査媒体と、前記複数の光源から出力される光束の走査ライン上に設けられた２つの光検出手段と、を備えて、前記光源から出力される光束を前記被走査媒体上に走査して複数の画像を形成し、前記被走査媒体上に形成された複数の画像を１つの画像形成媒体に重ね合わせることにより画像を形成する画像形成装置において、前記２つの光検出手段は、それぞれ検出する２つの検出信号を前記画素クロック生成装置の第１および第２の同期信号として使用させることを特徴とする。
【００４３】
請求項２８にかかる発明は、周期Ｔ、相数Ｐで、位相差Ｔ／Ｐずつ互いに位相をずらした多相クロックを生成する多相クロック生成手段と、入力する第１の同期信号および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較して、前記目標値との誤差を出力する比較手段と、前記比較手段が出力する誤差に従って、画素クロック周波数の設定値を演算し、演算した設定値に従って、画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、前記多相クロックの位相差Ｔ／Ｐを単位時間とし、前記周波数指定信号に従って、前記単位時間の数を計数することにより画素クロックの立上がり時刻および立下り時刻を算出する計数手段と、前記多相クロックを基準とし、前記計数手段により算出される画素クロックの立上がり時刻および立下り時刻に従って画素クロックを生成する画素クロック出力手段と、を備えた画素クロック生成装置によって生成された画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号で駆動する複数の光源と、前記複数の光源に各々対応して前記複数の光源からの光束を走査される複数の被走査媒体と、前記複数の光源から出力される光束の走査ライン上に設けられた２つの光検出手段と、を備えて、前記光源から出力される光束を前記被走査媒体上に走査して複数の画像を形成し、前記被走査媒体上に形成された複数の画像を１つの画像形成媒体に重ね合わせることにより画像を形成する画像形成装置において、前記２つの光検出手段は、それぞれ検出する２つの検出信号を前記画素クロック生成装置の第１および第２の同期信号として使用させることを特徴とする。
【００４４】
請求項２９にかかる発明は、請求項２２〜２８のいずれか１つに記載の画像形成装置において、前記光源から出力される光束を前記被走査媒体上に走査する際に、Ｎｆラインの周期性を持って走査する光走査手段を、さらに備え、前記画素クロック生成手段の前記周波数演算手段が、画素クロック周波数の設定値をＮｆ個格納する周波数設定値格納手段と、前記Ｎｆ個の設定値を前記第１および第２の同期信号の少なくともいずれか毎に循環して選択する設定値選択手段と、前記選択値選択手段によって選択された設定値に従って、前記周波数指定信号に変換する周波数指定信号変換手段と、前記比較手段から出力される前記誤差に従って、選択された設定値を演算し前記周波数設定値格納手段に格納した設定値を更新する設定値演算更新手段と、を備えることを特徴とする。
【００４５】
請求項３０にかかる発明は、請求項２９に記載の画像形成装置において、前記光走査手段は、面数がＮｆであるポリゴンミラーを備えて、前記ポリゴンミラーを回転させることにより走査を行うものであることを特徴とする。
【００４６】
請求項３１にかかる発明は、請求項２９または３０に記載の画像形成装置において、前記設定値演算更新手段が、前記周波数を設定する設定値の全てを演算更新するか選択されたもののみを演算更新するかを要求す演算変更信号にを受け付けて受け付けた前記演算変更信号に従って演算更新するものであることを特徴とする。
【００４７】
請求項３２にかかる発明は、請求項３１に記載の画像形成装置において、前記演算変更信号が、周波数制御をロックするか否かを示すロック検知信号であり、前記ロック検知信号に従って演算更新するものであることを特徴とする。
【発明の効果】
【００４８】
請求項１にかかる発明によれば、高周波クロックを基準として画素クロックを生成し、走査時間の変動に合わせて画素クロック周波数を制御するので、走査平均速度の変動があっても変動による誤差を高精度に補正できる画素クロックが生成できる。
【００４９】
請求項２にかかる発明によれば、高周波クロックを基準として画素クロックを生成し、走査時間の変動を画素クロックと高周波クロックで検出して画素クロック周波数を制御するので、走査平均速度の変動があっても変動による誤差を高精度に補正できる画素クロックが生成できる。また、走査時間の検出が低消費電力でかつ高精度に検出できる。
【００５０】
請求項３にかかる発明によれば、高周波クロックを基準として画素クロックを生成し、走査時間の変動を画素クロックと高周波クロックとで検出し、さらに目標値も画素クロックと高周波クロックとで設定し、誤差を高周波クロックで検出して画素クロック周波数を制御するので、走査平均速度の変動があっても変動による誤差をより高精度に補正できる画素クロックが生成できる。
【００５１】
請求項４にかかる発明によれば、高精度に生成された多相クロックを基準として位相差の単位で画素クロックを生成し、走査時間の変動に合わせて画素クロック周波数を制御するので、走査平均速度の変動があっても変動による誤差を高精度に補正できる画素クロックが生成できる。また、多相クロックの位相差の単位で制御できるので、多相クロックの発振周波数を高くしないでもよく、回路の設計が容易となり消費電流も低減できる。
【００５２】
請求項５にかかる発明によれば、さらに、分周手段によって内部クロックを生成して、内部クロックおよび端数部の加減算によって計測して画素クロックを補正するので、効率的に高速度に誤差を高精度に補正できる画素クロックが生成できる。また、多相クロックの１つをさらに分周したクロックで動作するので、動作周波数がさらに低下され、消費電流の低減ができる。
【００５３】
請求項６にかかる発明によれば、画素クロックの立ち上がりおよび立ち下がり時刻をセットパルスと該セットパルスの端数部を表す位相情報と、リセットパルスと該リセットパルスの端数部を表す位相情報とで表現して演算によって計測して画素クロックを補正するので、効率的に高速度に誤差を高精度に補正できる画素クロックが生成できる。また、高精度な位相情報を保ったまま低周波な内部クロックで演算できるので、動作周波数が低下され、消費電流の低減ができる。
【００５４】
請求項７にかかる発明によれば、多相クロックを基準として、セットパルスおよびリセットパルスを、セットパルスおよびリセットパルスのそれぞれの位相情報に従って遅延させたパルスによる画素クロックの立ち上げおよび立ち下がりによって画素クロックを生成するので、効率的に高速度に誤差を高精度に補正できる画素クロックが生成できる。また、画素クロック出力手段にのみ多相クロックを供給すればよいので、多相クロックの位相差を高精度に保ったまま供給することが容易となり、高精度な画素クロックが生成できる。
【００５５】
請求項８にかかる発明によれば、内部クロックを時分割した各領域に対応する画素クロックの状態を表現する画素クロックパターンを生成して、多相クロックを基準とし、順次出力して画素クロックを生成するので、効率的に高速度に誤差を高精度に補正できる画素クロックが生成できる。また、内部クロックの１サイクル内に画素クロックの立ち上がりと立下りが存在するような場合でも画素クロックを生成できるので、画素クロックの高周波化が図れる。換言すれば、内部クロックをより低周波になるように分周できるので、より消費電力の低減ができる。
【００５６】
請求項９にかかる発明によれば、第１および第２の同期信号を、それぞれ同期パルスと端数部を表す位相情報で表現し、同期信号間の目標値との誤差をクロックサイクル誤差とし、位相誤差を位相差Ｔ／Ｐ単位で換算して画素クロックを生成するので、効率的に高速度に誤差を高精度に補正できる画素クロックが生成できる。また、走査時間の検出が低消費電力でかつ高精度に検出できる。
【００５７】
請求項１０にかかる発明によれば、目標値としてさらに位相目標値を設定し、位相目標との位相誤差を位相差Ｔ／Ｐ単位で換算して画素クロックを生成するので、効率的に高速度に誤差をさらに高精度に補正できる画素クロックが生成できる。
【００５８】
請求項１１にかかる発明によれば、画素クロック周波数の設定値を基準単位の端数まで設定するようにし、画素クロックの誤差がパラメータの設定により一定周期で解消されるので、より高精度な画素クロックが生成できる。
【００５９】
請求項１２にかかる発明によれば、画素クロック周波数の設定値を小数部まで設定するようにし、画素クロックの誤差が小数部パラメータの設定により一定周期で解消されるので、より高精度な画素クロックが生成できる。
【００６０】
請求項１３にかかる発明によれば、画素クロック周波数の設定値を小数部まで設定するようにし、画素クロックの誤差が小数部パラメータの設定により一定周期でかつ均一に解消されるので、より高精度でかつ局所的な偏差の少ない画素クロックが生成できる。
【００６１】
請求項１４にかかる発明によれば、格納された周波数設定値を循環して選択して画素クロックを生成し、走査速度の変動に従って格納された周波数設定値を制御するので、周期的な走査速度誤差があっても高精度に補正できる画素クロックが生成できる。
【００６２】
請求項１５にかかる発明によれば、全ての設定値を演算更新するか特定の設定値のみを演算更新するかを指定して画素クロックを補正できるので、全ての設定値を演算更新する際には高速な引き込みができ、特定の設定値のみを演算更新する際には周期的な走査速度誤差があっても高精度に補正できる画素クロックが生成できる。
【００６３】
請求項１６にかかる発明によれば、演算変更の指定が周波数制御がロックしたか否かを示すロック検知信号により行われるので、周波数制御がロックするまでは高速な引き込みができ、また周波数制御ロック後は周期的な走査速度誤差を高精度に補正できる画素クロックが生成できる。
【００６４】
請求項１７にかかる発明によれば、デジタルフィルタにより平滑化された誤差に従って画素クロックを生成するので、周波数制御を安定に制御することができる。
【００６５】
請求項１８にかかる発明によれば、特性を表すフィルタ係数を変更できるデジタルフィルタにより平滑化された誤差に従って画素クロックを生成するので、装置毎あるいは使用する用途毎に周波数制御応答性と安定性とを最適化することができる。
【００６６】
請求項１９にかかる発明によれば、演算変更信号に従って特性を表すフィルタ係数を変更してデジタルフィルタにより平滑化された誤差に従って画素クロックを生成するので、演算更新の指定に応じて動的に周波数制御応答性と安定性とを変更できるようになり、より高速かつ安定に画素クロック周波数制御を行える。
【００６７】
請求項２０にかかる発明によれば、高周波クロックを基準として画素クロックを生成し、走査時間の変動に合わせて画素クロック周波数を制御し、走査平均速度の変動があっても変動による誤差を高精度に補正できる画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号を生成するので、画像形成のための高精度に補正できるパルス変調信号を生成できる。
【００６８】
請求項２１にかかる発明によれば、高精度に生成された多相クロックを基準として画素クロックを生成し、走査時間の変動に合わせて画素クロック周波数を制御し、走査平均速度の変動があっても変動による誤差を高精度に補正できる画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号を生成するので、画像形成のための高精度に補正できるパルス変調信号を生成できる。
【００６９】
請求項２２にかかる発明によれば、高周波クロックを基準として画素クロックを生成し、走査時間の変動に合わせて画素クロック周波数を制御し、走査平均速度の変動があっても変動による誤差を高精度に補正できる画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号を生成して光源を駆動して画像を形成するので、画像形成時に高精度に画像の劣化を補正できる画像形成装置を提供できる。
【００７０】
請求項２３にかかる発明によれば、高精度に生成された多相クロックを基準として位相差の単位で画素クロックを生成し、走査時間の変動に合わせて画素クロック周波数を制御するので、走査平均速度の変動があっても変動による誤差を高精度に補正できる画素クロックを生成し、走査時間の変動に合わせて画素クロック周波数を制御し、走査平均速度の変動があっても変動による誤差を高精度に補正できる画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号を生成して光源を駆動して画像を形成するので、画像形成時に高精度に画像の劣化を補正できる画像形成装置を提供できる。
【００７１】
請求項２４にかかる発明によれば、走査ライン上の２つの光検出手段によって画素クロック間の時間を検出するので、画像形成時に高精度に画像の劣化を補正できる画像形成装置を提供できる。
【００７２】
請求項２５にかかる発明によれば、複数の光源を有する画像形成装置においても、高周波クロックを基準として画素クロックを生成し、走査時間の変動に合わせて画素クロック周波数を制御し、走査平均速度の変動があっても変動による誤差を高精度に補正できる画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号を生成して光源を駆動して画像を形成するので、画像形成時に高精度に画像の劣化を補正できる画像形成装置を提供できる。また、複数の光源からの光束を走査して画像を形成する場合に、光源の波長差などにより光源毎の走査速度誤差があっても、それぞれの走査速度変動に合わせて画素クロック周波数を独立に制御しているので、速度変動が高精度に補正でき、高品質の画像が形成できる。
【００７３】
請求項２６にかかる発明によれば、複数の光源を有する画像形成装置においても、高精度に生成された多相クロックを基準として画素クロックを生成し、走査時間の変動に合わせて画素クロック周波数を制御し、走査平均速度の変動があっても変動による誤差を高精度に補正できる画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号を生成するので、走査平均速度の変動があっても変動による誤差を高精度に補正できる画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号を生成して光源を駆動して画像を形成するので、画像形成時に高精度に画像の劣化を補正できる画像形成装置を提供できる。
【００７４】
請求項２７にかかる発明によれば、複数の被走査媒体を有する画像形成装置においても、高周波クロックを基準として画素クロックを生成し、走査時間の変動に合わせて画素クロック周波数を制御し、走査平均速度の変動があっても変動による誤差を高精度に補正できる画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号を生成して光源を駆動して画像を形成するので、画像形成時に高精度に画像の劣化を補正できる画像形成装置を提供できる。また、複数の被走査媒体を有して、走査光学系毎の速度誤差を含めた様々な要因で走査速度誤差が生じても、それぞれの走査速度差・変動に合わせて画素クロックの周波数を独立に制御しているので、形成されたカラー画像は、色ずれが生じず、色再現性、解像度の劣化が生じず、高品位の画質を得ることができる。
【００７５】
請求項２８にかかる発明によれば、複数の被走査媒体を有する画像形成装置においても、高精度に生成された多相クロックを基準として画素クロックを生成し、走査時間の変動に合わせて画素クロック周波数を制御し、走査平均速度の変動があっても変動による誤差を高精度に補正できる画素クロックに基づき画像データに従ってパルス変調をしたパルス変調信号を生成するので、光源を駆動して画像を形成するので、画像形成時に高精度に画像の劣化を補正できる画像形成装置を提供できる。
【００７６】
請求項２９にかかる発明によると、光走査手段を有する画像形成装置であって、周期的な誤差特性で走査する場合でも、周期的にそれぞれ制御しているので、画像形成時に周期的な走査速度誤差があっても高精度に補正できるパルス変調信号を生成して光源を駆動して画像を形成するので、画像形成時に高精度に画像の劣化を補正できる画像形成装置を提供できる。
【００７７】
請求項３０にかかる発明によれば、ポリゴンミラーの各面に対応してそれぞれ画素クロック生成を制御しているので、面毎の走査速度誤差があっても高精度に補正できる画素クロックが生成でき、ポリゴンミラーによる反射によって画像形成時に周期的な走査速度誤差があっても、高精度に補正できるパルス変調信号を生成して光源を駆動して画像を形成するので、画像形成時に高精度に画像の劣化を補正できる画像形成装置を提供できる。
【００７８】
請求項３１にかかる発明によれば、全ての設定値を演算更新するか特定の設定値のみを演算更新するかを指定して画素クロックを補正するので、全ての設定値を演算更新する際には高速な引き込みができ、特定の設定値のみを演算更新する際には周期的な走査速度誤差があっても高精度に補正できるパルス変調信号を生成して光源を駆動して画像を形成するので、画像形成時に高精度に画像の劣化を補正できる画像形成装置を提供できる。
【００７９】
請求項３２にかかる発明によれば、演算変更の指定が周波数制御がロックしたか否かを示すロック検知信号により行われるので、周波数制御がロックするまでは高速な引き込みができ、また周波数制御ロック後は周期的な走査速度誤差を高精度に補正できるパルス変調信号を生成して光源を駆動して画像を形成するので、画像形成時に高精度に画像の劣化を補正できる画像形成装置を提供できる。
【発明を実施するための最良の形態】
【００８０】
以下に添付図面を参照して、この発明にかかる画素クロック生成装置、パルス変調装置、および画像形成装置の最良な実施の形態を実施の形態１〜４に沿って詳細に説明する。
（１．実施の形態１）
図１は、本発明の実施の形態１による画像形成装置の全体構成を示す図である。画像形成装置は、半導体レーザ１０１、コリメータレンズ１０２、シリンダレンズ１０３、ポリゴンミラー１０４、感光体１０５、ｆθレンズ１０６、フォトディテクタＰＤ１（１０８）およびＰＤ２（１０９）、ミラー１１０、画素クロック生成部１１１、画像処理部１１２、変調データ生成部１１３、およびレーザ駆動部１１４を備える。
【００８１】
光源としての半導体レーザ１０１からのレーザ光がコリメータレンズ１０２とシリンダレンズ１０３を介することで整形されて、偏光器としてのポリゴンミラー１０４に入射することにより、周期性を保って感光体１０５を走査するように反射される。反射されたレーザ光は、ｆθレンズ１０６、ミラー１１０、およびトロイダルレンズ１０７介して感光体１０５に照射され、光スポットを形成する。これにより、感光体１０５上には、半導体レーザ１０１の出力に応じた静電潜像が形成される。
【００８２】
またミラー１１０の両端にはフォトディテクタＰＤ１（１０８）、フォトディテクタＰＤ２（１０９）がそれぞれ配置されており、走査の開始と終了とが検出される。つまりポリゴンミラー１０４により反射されたレーザ光は感光体１０５を１ライン走査する前にＰＤ１（１０８）に入射され、走査後にＰＤ２（１０９）に入射される。それぞれのフォトディテクタでは入射されたレーザ光をそれぞれ第１の同期信号ＳＰＳＹＮＣおよび第２の同期信号ＥＰＳＹＮＣに変換し、画素クロック生成部１１１に供給する。
【００８３】
画素クロック生成部１１１は、２つの同期信号ＳＰＳＹＮＣおよびＥＰＳＹＮＣから、ＰＤ１（１０８）とＰＤ２（１０９）間をレーザ光が走査する時間間隔を測定し、その時間間隔に予め定められた所定数のクロックが収まるように求められた周波数の画素クロックＰＣＬＫを生成し、それを画像処理部１１２とレーザ変調データ生成部１１３に供給する。この画素クロック生成部１１１の構成については後述する。
【００８４】
フォトディテクタＰＤ１（１０８）の出力信号である第１の同期信号ＳＰＳＹＮＣは、ライン同期信号として画像処理部１１２にも与えられる。画像処理部１１２は、画素クロックＰＣＬＫを基準に画像データを生成する。
【００８５】
変調データ生成部１１３は、画素クロックＰＣＬＫを基準として、入力された画像データから変調データを生成し、レーザ駆動部１１４を介して半導体レーザ１０１を駆動する。
【００８６】
図２は、画素クロック生成部１１１の機能的ブロック図である。画素クロック生成部１１１は、高周波クロック生成部１、第１エッジ検出部２、第２エッジ検出部３、分周器４、比較部５、フィルタ６、および周波数演算部７を備える。
【００８７】
図２に示された画素クロック生成部１１１において、高周波クロック生成部１は、基準クロックＲｅｆＣＬＫを基に、逓倍した高周波クロックＶＣＬＫを生成するものであり、一般的なＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路により構成される。入力する基準クロックＲｅｆＣＬＫを例えば精度のよい水晶発振器出力を用いることにより精度のよい高周波クロックＶＣＬＫが得られる。この高周波クロックＶＣＬＫを基準に画素クロックＰＣＬＫを生成する。
【００８８】
分周器４は、高周波クロックＶＣＬＫをＭ分周した画素クロックＰＣＬＫを生成する。これは例えばＭ進カウンタにより構成され、カウント値ｃｏｕｎｔＭを出力する。ここで同期信号ＳＰＳＹＮＣの立ち上がりでカウントを開始するようにすれば、走査開始時点に位相同期した画素クロックが生成できる。また、分周比Ｍは周波数演算部７からの画素クロック周波数指示信号Ｍｎｏｗに従って変更される。このように画素クロックＰＣＬＫの生成は安定かつ高精度に発振させた高周波クロックＶＣＬＫを分周することにより生成されるので、この分周比を変更することにより瞬時にかつ安定に画素クロック周波数を変更することが可能となる。よって、ライン毎周波数を変更しても瞬時に移行できる。
【００８９】
第１エッジ検出部２は、第１の同期信号ＳＰＳＹＮＣの立ち上がりエッジを高周波クロックＶＣＬＫを基準として検出するものであり、同期信号ＳＰＳＹＮＣの立ち上がりを検出すると、画素クロックＰＣＬＫに同期した検出パルスＳＰｐｌｓを出力する。
【００９０】
第２エッジ検出部３は、第２の同期信号ＥＰＳＹＮＣの立ち上がりエッジを高周波クロックＶＣＬＫを基準として検出し、検出パルスＥＰｐｌｓとカウント値ＥＰｍを出力する。
【００９１】
比較部５は、２つの同期信号ＳＰＳＹＮＣ、ＥＰＳＹＮＣ間の時間Ｔｌｉｎｅを検出し、書き込み周波数と２つのフォトディテクタＰＤ１とＰＤ２との距離に応じて予め定められた基準時間と計測した時間Ｔｌｉｎｅとの差を当該ラインの誤差Ｌｅｒｒとして算出する。つまり適正な走査時間（基準時間）と当該ラインの走査時間Ｔｌｉｎｅとの差が走査速度の誤差である。
【００９２】
この誤差Ｌｅｒｒは高周波クロックＶＣＬＫを基準としてカウントし演算を行っても良いが、高周波クロックＶＣＬＫは非常に高周波であり、またカウントするビット数も非常に大きくなるので、回路規模、消費電力の点で不利である。そこで実施の形態１では、時間Ｔｌｉｎｅを画素クロックＰＣＬＫを基準としてカウントし、基準値ＲｅｆＮとの比較をし、最後に高周波クロック基準の当該ラインの誤差Ｌｅｒｒとして変換している。
【００９３】
フィルタ６は、ライン誤差Ｌｅｒｒをフィルタリングして誤差データＥｒｒを出力するデジタルフィルタであり、例えば簡単には、直近の複数ライン分の誤差Ｌｅｒｒを平均して誤差データＥｒｒを得る。
【００９４】
周波数演算部７は、誤差データＥｒｒに従って適正な画素クロック周波数を算出し、これを画素クロック周波数指示信号Ｍｎｏｗに変換して出力する。高周波クロック周期をＴｖ、画素クロック周期をＴｐとし、今、Ｔｐ＝ＫＴｖとして画素クロック周波数を設定して走査した時、目標値Ｔｐ’（Ｔｐ’＝Ｋ’Ｔｖ）との誤差Ｅｒｒが入力される。従って、ＲｅｆＮ・Ｔｐ’＝ＲｅｆＮ・Ｔｐ＋Ｅｒｒ・Ｔｖであるので、
Ｋ’＝Ｋ＋Ｅｒｒ／ＲｅｆＮ        （式１）
としてＫ’を設定するようにすれば、画素クロック周波数を目標値に制御することができる。
【００９５】
つまり、分周器４、比較部５、フィルタ６、および周波数演算部７でデジタルＰＬＬ制御を行っている。そして、フィルタ６の特性がこのＰＬＬ制御特性を決定し、制御系が安定になるようにフィルタ特性が決定される。また、Ｋ’＝Ｋ＋α・Ｅｒｒ／ＲｅｆＮとしてループゲインを変えるようにしても良い。
【００９６】
また、分周器４の分周比Ｍは自然数であるので、画素クロック周波数の設定値Ｋを次のようにして画素クロック周波数指示信号Ｍｎｏｗに変換すると、まるめ誤差を低減することができ、より精度のよい画素クロックが得られる。例えば、通常は設定値Ｋを四捨五入して整数にまるめた値をＭとし、Ｍｎｏｗ＝Ｍとし、画素クロックのＣサイクルに１回、Ｍｎｏｗ＝Ｍ＋１またはＭ−１とすることにより、Ｋ＝（Ｍ±１／Ｃ）となり丸め誤差を低減できる。また丸め誤差の振り分けも均等に行えるので、画素クロックの局所的な偏差も抑えられる。この場合は前記Ｍ値とＣ値を制御するようにすればよい。詳細な説明は後述する。
【００９７】
図３は、画素クロック生成部における信号の一例を示すタイミング図である。図４は、比較部５の機能的ブロック図である。図３と図４とを参照しながら比較部５の動作の詳細説明を行う。
【００９８】
図３中の（ａ）ＳＰＳＹＮＣは、走査開始を示す第１の同期信号であり、第１エッジ検出部２に入力される。（ｂ）ＥＰＳＹＮＣは走査終了を示す第２の同期信号であり、第２エッジ検出部３に入力される。（ｃ）ＶＣＬＫは、高周波クロック生成部１で生成される高周波クロックの立ち上がりエッジを示している。
【００９９】
（ｄ）ｃｏｕｎｔＭは分周器４で高周波クロックＶＣＬＫを基準としてカウントされるカウント値であり、（ｅ）ＰＣＬＫは、（ｄ）ｃｏｕｎｔＭが０の時立ち上がる画素クロックである。（ｆ−１）ＳＰｐｌｓおよび（ｆ−２）ＥＰｐｌｓはそれぞれ（ａ）ＳＰＳＹＮＣ、（ｂ）ＥＰＳＹＮＣの立ち上がりを示すＰＣＬＫに同期したパルスである。（ｇ−２）ＥＰｍは、（ｂ）ＥＰＳＹＮＣの立ち上がり時の（ｄ）ｃｏｕｎｔＭの値である。（ｈ）は比較部５にある画素クロックＰＣＬＫ基準でカウントするカウンタの値であり、（ｆ−１）ＳＰｐｌｓで０にリセットされ、（ｆ−２）ＥＰｐｌｓでカウントが停止される。
【０１００】
図４中の比較部５において、カウンタ１１は、画素クロックＰＣＬＫを基準にカウントするカウンタであり、ＳＰｐｌｓで０にリセットされ、ＥＰｐｌｓでカウントを停止する。減算器１２はカウント停止後のカウンタ１１の値ｃｏｕｎｔＮ（図３ではｎ）から基準カウント値ＲｅｆＮの減算を行い、減算結果ｄｉｆｆＮを出力する。誤差演算部１３は、下記の演算を行い高周波クロックＶＣＬＫ周期Ｔｖを単位とする誤差Ｌｅｒｒを出力する。
Ｌｅｒｒ＝ｄｉｆｆＮ・Ｋ＋ＥＰｍ
ここで、ｄｉｆｆＮ＝ｎ−ＲｅｆＮ，ＥＰｍ＝ｍ２，Ｔｐ＝Ｋ・Ｔｖ，ＴｐはＰＣＬＫの周期である。
【０１０１】
また、２つのフォトディテクタＰＤ１とＰＤ２との距離がドット幅の整数倍でない場合、つまり基準時間が目標とする画素クロック周期の整数倍でない場合、その端数を高周波クロックＶＣＬＫのサイクル数に換算し、これをＲｅｆＭとして誤差演算部１３に入力し、
Ｌｅｒｒ＝ｄｉｆｆＮ・Ｋ＋ＥＰｍ−ＲｅｆＭ
と演算するようにすると、より正確な画素クロック周波数の制御が行うことができる。
【０１０２】
図５は、周波数演算部７の機能的ブロック図である。実施の形態１ではポリゴンミラーは６面構成であるとし、面毎の誤差を補正するため面毎に画素クロック周波数を制御する。
【０１０３】
周波数演算部７の演算部１６は、現在の設定値Ｍ，Ｃ，Ｒと誤差データＥｒｒとから次の設定値ＮｅｘｔＭ，ＮｅｘｔＣ，ＮｅｘｔＲを演算し、この演算を演算面指示信号ＣａｌｃＮｏに従い、各面毎に行う。このＭ，Ｃ，Ｒの関係は、上述したようにＴｐ＝（Ｍ±１／Ｃ）Ｔｖであり、Ｃ＝ＲｅｆＮ／Ｒである。これらの式と（式１）より、ＮｅｘｔＭ＝Ｍ’、ＮｅｘｔＲ＝Ｒ’、ＲｅｆＮ＝Ｎｒと略記して、
Ｍ’＋Ｒ’／Ｎｒ＝Ｍ＋Ｒ／Ｎｒ＋Ｅｒｒ／Ｎｒ、Ｃ’＝Ｎｒ／Ｒ’
であるので、演算は次の手順で行う。
【０１０４】
（１）Ｒ＋Ｅｒｒ（＝ＴｍｐＲとする）を計算する。
（２）ＴｍｐＲ＞Ｎｒ／２であれば、Ｍ’＝Ｍ＋１としてＲ’＝ＴｍｐＲ−Ｎｒとする。ＴｍｐＲ＜−Ｎｒ／２であれば、Ｍ’＝Ｍ−１としてＲ’＝ＴｍｐＲ＋Ｎｒとする。それ以外は、Ｍ’＝Ｍ、Ｒ’＝ＴｍｐＲとする。
（３）Ｎｒ÷Ｒ’の商をＣ’とする。なお、Ｒ’＝０であれば、Ｃ’＝０とする。
【０１０５】
レジスタ１７は上記の演算により求めたＭ値を保持しておくデータ保持部であり、保持する値はポリゴンミラーの各面毎Ｆ０Ｍ〜Ｆ５Ｍの値を保持する。また、更新信号Ｒｅｎｅｗに従い対応するレジスタ値をＮｅｘｔＭに更新する。ここで＊をポリゴンミラーの面番号０〜５を取るものとして、Ｆ＊はポリゴンミラーの面番号に対応する値であることを示す（以下同様）。なお、この面番号は相対的な関係を示すものであり、対応する値は自動的に制御されるので、実際の面と一致させる必要はない。
【０１０６】
同様にレジスタ１８は、現在設定しているＣ値を保持しておくデータ保持部であり、レジスタ１９は現在設定しているＲ値を保持しておくデータ保持部である。それぞれ更新信号Ｒｅｎｅｗに従い対応するレジスタ値をＮｅｘｔＣ、ＮｅｘｔＲに更新する。
【０１０７】
選択部２０は、面選択信号ＦＮｏに従い、Ｆ０Ｍ〜Ｆ５Ｍのうち対応するＭ値を選択出力する。同様に選択部２１は、面選択信号ＦＮｏに従い、Ｆ０Ｃ〜Ｆ５Ｃのうち対応するＣ値を選択出力する。なお、ＣｓｉｇｎはＣ値の符号を示す。
【０１０８】
カウンタ２３は、ＰＣＬＫを基準としてＣ値をカウントする。カウントされるＣ値は０からＣ−１までである。カウント値がＣ−１となったとき、Ｃｓｉｇｎが正を示していれば＋１を、負を示していれば−１を出力し、それ以外の時は０を出力する。なお、Ｃ＝０の時は常に０を出力する。
【０１０９】
加算部２２は選択部２０の出力するＭとカウンタ２３の出力する値を加算し、結果を画素クロック周波数指示信号Ｍｎｏｗとして出力する。よって、ＰＣＬＫのＣサイクルに１回、Ｍ値が＋１または−１されるように変換され、画素クロックの平均周期は（Ｍ±１／Ｃ）Ｔｖとなる。
【０１１０】
演算制御部１５は、上述した演算を制御するものであり、演算面指示信号ＣａｌｃＮｏ、更新信号Ｒｅｎｅｗおよび面選択信号ＦＮｏを生成し出力する。これらの信号の出力については、以下のフローチャートとともに説明する。
【０１１１】
図６は、演算制御部が信号を出力する手順を説明するフローチャートである。まず、演算制御部１５は、ＦＮｏ＝０、ＣａｌｃＮｏ＝０として初期化を行う（ステップＳ１０１）。次に、１ラインの走査が終了するまで待機、つまりＥＰｐｌｓにより走査終了を検知するまで待機する。なお、待機時間には誤差データＥｒｒの演算が確定するまでの時間の猶予も含む（ステップＳ１０２）。
【０１１２】
演算制御部１５は、現在のＣａｌｃＮｏに対応した前述の演算を行う（ステップＳ１０３）。現在のＣａｌｃＮｏに対応した更新信号Ｒｅｎｅｗをアクティブにし、各レジスタの値をＮｅｘｔ値に更新する（ステップＳ１０４）。ＣａｌｃＮｏをインクリメントする。なお、ＣａｌｃＮｏ＝５の時は０に戻る（ステップＳ１０５）。画素クロック周波数制御がロックしているか否かを示すロックフラグＬｏｃｋに従い分岐する（ステップＳ１０６）。ここでロックフラグＬｏｃｋは、例えば、所定ラインの間（例えば６ラインとする）誤差Ｌｅｒｒ（あるいは誤差データＥｒｒ）が所定の範囲内（面間誤差のバラツキ範囲や所望の制御精度などから決めればよく、例えば±２Ｍ以内とする）に収まっていれば、ロックしているとみなす信号で、この信号の生成部は例えばフィルタ６内に備えればよい。あるいは制御応答性より予め制御開始より所定時間（ライン数などで指定）を決めておき、この時間が経過したらＬｏｃｋ信号をアクティブにするようにしても良い。
【０１１３】
判定結果がＮｏの場合、つまりまだロックしていない場合（ステップＳ１０６のＮｏ）、全ての面で演算を行い設定値を更新したかを判定する（ステップＳ１０７）。６面全て演算していれば（ステップＳ１０７のＹｅｓ）、ＦＮｏ＝ＣａｌｃＮｏとなるのでステップＳ１０８に移行する。否であれば（ステップＳ１０７のＮｏ）、ステップＳ１０２に戻り、別の面の演算を行う。
【０１１４】
ステップＳ１０８では、ＦＮｏをインクリメントし（５の場合は０に戻る）、ＣａｌｃＮｏにＦＮｏを代入する、即ちインクリメント後の値を代入する。これにより画素クロック周波数指示信号Ｍｎｏｗに変換するＭおよびＣ値が次ラインの設定値に変更される（ステップＳ１０８）。なお、ここまでの操作を次ラインの走査開始（ＳＰＳＹＮＣが検知される）までに行う。その後ステップＳ１０２に戻り以上のルーチンを繰り返す。
【０１１５】
演算制御部１５がこのように制御すれば、各面のクロック周波数が所定誤差内に収まるまでは、全ての面で誤差Ｅｒｒを縮小するように制御していくので、高速な引き込みができ、また所定誤差内に収まった後は各面毎個別に制御するので面間の誤差も低減され、高精度なクロック周波数制御ができる。
【０１１６】
図７は、実施の形態１の制御方法による引き込み過程の一例を説明する図である。図７の横軸は時間、縦軸はライン誤差Ｌｅｒｒを示す。黒丸は第０面に対応する誤差であり、その他の面の誤差は×で示す。点線は６面分の誤差の平均値を示す。
【０１１７】
図８は、変形例による周波数演算部の機能的ブロック図である。変形例による周波数演算部７’における演算制御部１５は、図５に示した演算制御部１５と同様に、ここでの演算を制御する。演算部２５は、現在の設定値Ｍ，Ｆと誤差データＥｒｒとから次の設定値ＮｅｘｔＭ，ＮｅｘｔＦを演算し、この演算を演算面指示信号ＣａｌｃＮｏに従い、各面毎に行う。
【０１１８】
この変形例による周波数演算部においては、画素クロック周波数の設定値Ｋは、次のようにして画素クロック周波数指示信号Ｍｎｏｗに変換する。すなわち、設定値Ｋの整数部をＭとし、小数部をａ桁（２進数表記）の値Ｆに丸める。そして２＾ａ（＝Ｎａとする）サイクルにＦ回、Ｍｎｏｗ＝Ｍ＋１とすることにより、Ｋ＝（Ｍ＋Ｆ／Ｎａ）と設定される。ここで設定値による丸め誤差は最大Ｎｒｅｆ／Ｎａとなるので、所望の誤差許容値に収まるように小数部の桁数ａを決定すればよい。また、局所的な周波数偏差を抑えるため＋１するＦ回のサイクルは均等に振り分けられるようにする。この機能は変換部３１が担う（動作詳細は後述する）。よって（式１）とこのＫの関係式により、ＮｅｘｔＦ＝Ｆ’と略記して、
Ｋ’＋Ｆ’／Ｎａ＝Ｍ＋Ｆ／Ｎａ＋Ｅｒｒ／Ｎｒ
であるので、演算は次の手順で行う。
【０１１９】
（１）Ｆ＋Ｅｒｒ／Ｎｒ＊Ｎａ（＝ＴｍｐＦとする）を計算する。Ｎａは２＾ａであるので、＊Ｎａは被乗数（Ｅｒｒ／Ｎｒ）の上位ａビットを取ればよく、またＮｒはこの周波数制御を行っている間は固定であるので、予めＮｒの逆数を計算しておいてこれをＥｒｒに乗算すれば演算は簡便に行える。
（２）ＴｍｐＦ＞Ｎａであれば、Ｍ’＝Ｍ＋１、Ｆ’＝ＴｍｐＦ−Ｎａとする。ＴｍｐＦ＜０であれば、Ｍ’＝Ｍ−１、Ｆ’＝ＴｍｐＦ＋Ｎａとする。
【０１２０】
図５の場合と同様に、レジスタ２６は上記の演算により求められたＭ値を保持しておくデータ保持部である。レジスタ２７は、同様にＦ値を保持しておくデータ保持部である。これら保持する値はポリゴンミラーの各面毎Ｆ０〜Ｆ５に対応して保持する。そして、それぞれ更新信号Ｒｅｎｅｗに従い対応するレジスタ値をＮｅｘｔＣ、ＮｅｘｔＲに更新する。
【０１２１】
選択部２８は、面選択信号ＦＮｏに従い、Ｆ０Ｍ〜Ｆ５Ｍのうち対応するＭ値を選択出力する。同様に選択部２９は、面選択信号ＦＮｏに従い、Ｆ０Ｆ〜Ｆ５Ｆのうち対応するＣ値を選択出力する。
【０１２２】
カウンタ３０は、ＰＣＬＫを基準にカウントするａビットカウンタであり、そのカウント値ｃｏｕｎｔＡを出力する。変換部３１は、カウント値ｃｏｕｎｔＡに従い、Ｎａ（＝２＾ａ）サイクル中、Ｆサイクルは「１」を、残りのＮａ−Ｆサイクルは「０」として信号ＵＰを出力する。このＵＰ信号の生成は、カウント値ｃｏｕｎｔＡ［ａ−１：０］のビット並びを逆転させたｃｏｕｎｔＡ［０：ａ−１］をＡｒｅｖとした時、ＡｒｅｖがＦより小さい場合１とするようにすれば（ＵＰ＝（Ａｒｅｖ＜Ｆ））、Ｎａサイクル中均等にＦ回「１」が生成される。
【０１２３】
加算部３２は、選択部２８の出力するＭと変換部３１の出力するＵＰを加算し、結果を画素クロック周波数指示信号Ｍｎｏｗとして出力する。よって、ＰＣＬＫのＮａサイクルにＦ回、Ｍ値が＋１されるように変換され、画素クロックの平均周期は（Ｍ＋Ｆ／Ｎａ）Ｔｖとなる。
【０１２４】
前述したように、画素クロック周波数の制御は１ライン毎に位相誤差Ｌｅｒｒを検出し、これが０になるようにデジタルＰＬＬ制御を行っている。フィルタ６は制御ループ内に置かれたデジタルフィルタであり、このフィルタ特性を変更することにより、制御帯域を設定できる。以下にフィルタの設定例を示す。
【０１２５】
図９は、フィルタ特性の一例を説明する図である。まず、ループフィルタを除くＤＰＬＬ制御系のループゲインは直線９０１のようになる。ここでｆｓはサンプリング周波数で、つまりここではライン周波数である。この制御系に折れ線９０２のような特性を持つラグリードフィルタを挿入し、ループゲイン９０３とすることにより、制御系を安定化させることができる。
【０１２６】
τ１＝１／２πｆ１、τ２＝１／２πｆ２とすると、ループフィルタの伝達関数Ｈ（ｓ）は次式のようになる。
Ｈ（ｓ）＝（１＋τ２ｓ）／（１＋τ１ｓ）
【０１２７】
上式を、双一次変換（ｓ＝２／Ｔ・（１−ｚ＾−１）／（１＋ｚ＾−１））してｚ変換形式にし、さらにＴ＝１として正規化すれば、ループフィルタの伝達関数Ｈ（ｚ）は次式となる。
Ｈ（ｚ）＝（ｂ０＋ｂ１ｚ＾−１）／（１＋ａ１ｚ＾−１）
ここで、ａ１＝（１−２τ１）／（１＋２τ１）、ｂ０＝（１＋２τ２）／（１＋２τ１）、ｂ１＝（１−２τ２）／（１＋２τ１）である。
【０１２８】
図１０は、伝達関数Ｈ（ｚ）を実現するフィルタの機能的ブロック図である。フィルタ６は、一次のＩＩＲ型フィルタであり、加算器４０および４５はそれぞれの入力を加算し、乗算器４２、４３、４４はそれぞれ入力に対し、係数−ａ１、ｂ１、ｂ０を掛けた値を出力し、遅延素子４１は中間変数ｗを１サンプル毎、つまり１ライン毎に、遅延させる。このフィルタ６にライン誤差Ｌｅｒｒを入力すれば、誤差データＥｒｒを得る。
【０１２９】
また、乗算器４２、４３、４４の各係数を変更する手段を設ければ、動的にフィルタ特性を変更可能となり、例えば、上述のＬｏｃｋ信号に従いフィルタ特性を変更するようにしても良い。
【０１３０】
なお、本例のフィルタ特性および構成は一例であり、本発明はその他の構成のフィルタでも適用できる。デジタルフィルタについては公知技術であるので、その他の構成の例示は省略する。
【０１３１】
次に、画素クロック生成部１１１（図２）で生成した画素クロックＰＣＬＫを基準に、画像データに従い変調する変調データ生成部１１３の好適な変調方法を説明する。
【０１３２】
図１１は、変調データ生成部１１３のタイミング動作を説明する図である。ここでは画像データＰＤａｔａに従い８値のパルス幅変調を行った変調データＭＤａｔａを生成する場合とした。図１１において、（ａ）ＶＣＬＫは高周波クロック（周期Ｔｖ）の立ちあがりを示し、（ｂ）ｃｏｕｎｔＭは分周器４でカウントしたカウント値であり、今、Ｍｎｏｗ＝１６と設定されているものとする。（ｃ）ＰＣＬＫは画素クロックであり、ここでは周期は１６Ｔｖとなっている。（ｄ）ＰＤａｔａはＰＣＬＫに同期して入力される画像データであり、この値Ｄｍに従って出力する変調データ（ｅ）ＭＤａｔａのパルス幅Ｔｗを変調する。
【０１３３】
変調データＭＤａｔａの生成は高周波クロックＶＣＬＫを基準にして行われ、Ｄｍ≠０であれば、ｃｏｕｎｔＭ＝０の時「Ｈ」とする。また、ｃｏｕｎｔＭ＝Ｄｍ／Ｎｍ・Ｍｎｏｗ（Ｎｍは階調数でここでは８）の時「Ｌ」とする。またはｃｏｕｎｔＭ＝（Ｎｍ−Ｄｍ）／Ｎｍ・Ｍｎｏｗの時「Ｈ」とし、Ｄｍ≠８であれば、ｃｏｕｎｔＭ＝０の時「Ｌ」とするようにすると（ｅ’）のような変調データが生成できる。またこれら２つの生成モードを切り替えられるようにし、ドット毎変更できるようにしても良い。
【０１３４】
なお、上記説明では、走査開始と終了との２点間の走査時間の変動に合わせて画素クロック周波数を制御する形態について説明したが、１ライン中の走査速度がほぼ一定であれば、１ライン中の任意の２点間の走査時間の変動に合わせて制御を行うようにしても良く、実施の形態１で適用できる。
【０１３５】
以上説明したように、実施の形態１による画素クロック生成部によれば、高精度に生成された高周波クロックＶＣＬＫを基準として画素クロックを生成し、走査時間の変動に合わせて画素クロック周波数を制御しているので、走査平均速度の変動があってもこの誤差を高精度に補正できる画素クロックが生成できる。さらに、画素クロック周波数の制御はポリゴンミラーの各面に対応してそれぞれ制御しているので、面毎の走査速度誤差があっても高精度に補正できる画素クロックが生成できる。また、この画素クロック生成部を画像形成装置に適用すれば、走査速度誤差を高精度に補正した画素クロックを基準に画像を形成するので、高品質な画像が得られる。
【０１３６】
（２．実施の形態２）
実施の形態２による画像形成装置が、実施の形態１と異なる点は、高周波クロックが位相が一定の位相差でずれた多相クロックから成り、この多相クロックを使用して画素クロックを構成する点である。
【０１３７】
図１２は、実施の形態２による画素クロック生成部を示す機能的ブロック図である。図１２の画素クロック生成部１１８において、高周波クロック生成部５１は、基準クロックＲｅｆＣＬＫを基に逓倍し、位相差が等間隔の多相クロックを生成するものである。実施の形態２では、１６位相の多相クロックＶＣＬＫ０〜１５を生成するものとする。また、多相クロックのうちの１つをＱ分周（ここではＱ＝４とする）した内部動作用クロックＧＣＬＫを生成し、図示はしないが画素クロック生成部１１８の各部へ供給する。
【０１３８】
図１３は、高周波クロック生成部５１が生成する各クロックのタイミングを示す図である。図１３中の信号（ａ−０）〜（ａ−１５）は、多相クロックＶＣＬＫ０〜１５のそれぞれのクロックであり、互いに等間隔の位相差を有しており、この時間間隔をＴｖとする。信号（ｂ）ＧＣＬＫは、（ａ−０）ＶＣＬＫ０を４分周したクロックである。画素クロック生成部１１８（図１２）は、基本的にこのクロックＧＣＬＫを動作クロックとして動作し、ＧＣＬＫを４分割した期間を順にＱＴ０、ＱＴ１、ＱＴ２、およびＱＴ３と称し、また多相クロックＶＣＬＫ０〜１５の立ち上がりにそれぞれ対応した時刻をＰＨ０〜ＰＨ１５と称し、この期間ＱＴと位相ＰＨとによりＧＣＬＫ中の時間情報ＱＰを表す。
【０１３９】
ここで時間情報ＱＰは０〜６３の６４値であり、本実施の形態ではこの多相クロックの等間隔の位相差Ｔｖを基準として画素クロックＰＣＬＫを生成する。つまり画素クロック周波数の制御演算を動作クロックＧＣＬＫを基準に時間情報ＱＰ（ＱＴ，ＰＨ）の演算を行うことにより行う。
【０１４０】
第１エッジ検出部５２（図１２）は、第１の同期信号ＳＰＳＹＮＣの立ち上がりエッジを多相クロックＶＣＬＫ０〜１５を基準として検出し、同期信号ＳＰＳＹＮＣの立ち上がりを検出するとクロックＧＣＬＫに同期した検出パルスＳＰｐｌｓと立ち上がり時の期間ＱＴと位相ＰＨを示す時間情報ＳＰｑｐを出力する。
【０１４１】
同様に、第２エッジ検出部５３は、第２の同期信号ＥＰＳＹＮＣの立ち上がりエッジを多相クロックＶＣＬＫ０〜１５を基準として検出し、同期信号ＥＰＳＹＮＣの立ち上がりを検出するとクロックＧＣＬＫに同期した検出パルスＥＰｐｌｓと立ち上がり時の期間ＱＴと位相ＰＨを示す時間情報ＥＰｑｐを出力する。
【０１４２】
計数部５４は、周波数演算部５７からの画素クロック周波数指示信号Ｍｎｏｗに従って時間を計数し、Ｍｎｏｗに達する度にＳｅｔ信号（ＧＣＬＫに同期したＳＥＴｐｌｓ信号と時間情報ＳＥＴｑｐからなる）を生成し、またＳｅｔ信号からＭｎｏｗ／２にあたる時間を計数し、Ｒｓｔ信号（ＧＣＬＫに同期したＲＳＴｐｌｓ信号と時間情報ＲＳＴｑｐからなる）を生成する。この計数する時間単位は多相クロックＶＣＬＫ０〜１５の位相差Ｔｖである。
【０１４３】
画素クロック出力部５８は、計数部５８より供給されるＳｅｔ信号およびＲｓｔ信号に従って「Ｈ」と「Ｌ」との間で切り替えて画素クロックＰＣＬＫを生成し出力する。これらの詳細構成および動作説明は後述する。
【０１４４】
比較部５５は、２つの同期信号ＳＰＳＹＮＣ、ＥＰＳＹＮＣ間の時間Ｔｌｉｎｅを検出し、書き込み周波数と２つのフォトディテクタＰＤ１とＰＤ２との距離に応じて予め定められた基準時間と計測した時間Ｔｌｉｎｅとの差を当該ラインの誤差Ｌｅｒｒとして算出する。つまり適正な走査時間（基準時間）と当該ラインの走査時間Ｔｌｉｎｅとの差が走査速度の誤差である。ここでは、ＳＰｐｌｓ入力後ＥＰｐｌｓが入力されるまでの期間中に入力されるＳＥＴｐｌｓの数をカウントし、この値と基準値ＲｅｆＮとの比較をし、さらに各パルスの時間情報とから当該ラインの誤差Ｌｅｒｒとして変換している。この誤差の単位は位相差Ｔｖである。
【０１４５】
フィルタ５６は、ライン誤差Ｌｅｒｒをフィルタリングして誤差データＥｒｒを出力するデジタルフィルタである。周波数演算部５７は、誤差データＥｒｒに従って適正な画素クロック周波数を算出し、これを画素クロック周波数指示信号Ｍｎｏｗに変換して出力する。
【０１４６】
画素クロック周期をＴｐとし、今、Ｔｐ＝ＫＴｖとして画素クロック周波数を設定して走査した時、目標値Ｔｐ’（Ｔｐ’＝Ｋ’Ｔｖ）との誤差Ｅｒｒが入力される。よって、前述と同様に（式１）により求めたＫ’を設定するようにすれば、画素クロック周波数を目標値に制御することができる。
【０１４７】
なお、これらフィルタ５６および周波数演算部５７は、図２のフィルタ６および周波数演算部７と同様の機能を果たし、構成も同様に適用できるので詳細な説明は省略する。次に、実施の形態２による画素クロック生成部の各部を説明する。
【０１４８】
図１４は、高周波クロック生成部５１の構成を示す図である。この高周波クロック生成部５１は、基準クロックＲｅｆＣＬＫから、多相クロックＶＣＬＫ０〜１５と、内部動作用クロックＧＣＬＫとを生成する。
【０１４９】
電圧制御発振器（ＶＣＯ）６３は、８段の差動バッファ６４ａ〜ｈを接続したリングオシレータで構成され、１６位相のクロックＶＣＬＫ０〜１５を生成する。分周器６０はこの多相クロックのうちの１つ（ここではＶＣＬＫ８）をＮｖ分周する。
【０１５０】
位相周波比較器ＰＦＤ６１は基準クロックＲｅｆＣＬＫと分周器６０出力との位相比較を行い、この位相差情報に基づき内在するチャージポンプを駆動する。ローパスフィルタＬＰＦ６２はチャージポンプ出力を平滑化し制御電圧ＶｃをＶＣＯ６３に供給する。
【０１５１】
ＶＣＯ６３内の差動バッファ６４ａ〜ｈはこの制御電圧Ｖｃに従って遅延量が変化し、位相同期制御が行われる。例えば基準クロックＲｅｆＣＬＫとして１００ＭＨｚのクロックを供給し、分周比Ｎｖを２０とすると、多相クロックＶＣＬＫ０〜１５は２ＧＨｚで互いに等間隔の位相差を有するクロックが生成できる。また、分周器６５は多相クロックＶＣＬＫ０〜１５のうちの１つ（ここではＶＣＬＫ０）をＱ分周（ここではＱ＝４とする）してクロックＧＣＬＫを生成する。なお、適用しうる多相クロックの相数は実施の形態におけるように、１６に限らないが、演算の簡便性より２のべき乗がもっとも望ましい。同様にＧＣＬＫを生成するための分周比Ｑも２のべき乗がもっとも望ましい。
【０１５２】
図１５は、計数部５４の機能的ブロック図である。図１６は、画素クロック出力部５８の機能的ブロック図である。図１７は、計数部５４および画素クロック出力部５８の各信号のタイミングの一例を示す図である。これらの図を参照しながら、画素クロック周波数指示信号Ｍｎｏｗに従って画素クロックＰＣＬＫを生成する詳細な構成および動作を説明する。
【０１５３】
図１５において、計数部５４の各部はクロックＧＣＬＫに同期して動作する。ＳＥＴ時間演算部７０は、現在のＰＣＬＫ立ち上がり時間情報に画素クロック周波数指示信号Ｍｎｏｗを加算し、次のＰＣＬＫの立ち上がり時間を表すセット時間情報ｎｅｘｔＳを演算するものであり、この演算の更新はｐＳｅｔ信号により行う。なお、セット時間情報ｎｅｘｔＳを６４で割った商をｎｅｘｔＳｃ、余りをｎｅｘｔＳｑｐとする。つまりｎｅｘｔＳｃ＝ｎｅｘｔＳ［ＭＳＢ：６］、ｎｅｘｔＳｑｐ＝ｎｅｘｔＳ［５：０］とする。
【０１５４】
また、ＳＰＳＹＮＣの立ち上がりに位相同期してＰＣＬＫの生成を始めるので（正確には所定の信号処理時間後で、ここでは２ＧＣＬＫ後）、最初のＰＣＬＫ立ち上がり時間情報はＳＰｑｐとする。
【０１５５】
同様に、ＲＳＴ時間演算部７１は、現在のＰＣＬＫ立ち上がり時間情報に画素クロック周波数指示信号Ｍｎｏｗの１／２を加算し、次のＰＣＬＫの立ち下がり時間を表すリセット時間情報ｎｅｘｔＲを演算するものであり、この演算の更新はｐＳｅｔ信号により行う。また、ｎｅｘｔＲｃ＝ｎｅｘｔＲ［ＭＳＢ：６］、ｎｅｘｔＲｑｐ＝ｎｅｘｔＲ［５：０］とする。なお、Ｍｎｏｗ／２を加算するのはＰＣＬＫのデューティをほぼ５０％にするためであり、デューティ５０％を要求しない場合はこの演算を簡略化できるような値を加算するようにしても良い。
【０１５６】
カウンタ７２は、クロックＧＣＬＫを基準としてｎｅｘｔＳｃサイクルのカウントを行い、ｐＳｅｔ信号を生成する。このｐＳｅｔ信号が「Ｈ」の時カウンタは「１」にクリアされ、カウント値がｎｅｘｔＳｃと一致する時、ｐＳｅｔ信号を「Ｈ」とする。
【０１５７】
Ｆ／Ｆ７３はｐＳｅｔ信号およびＳＰｐｌｓ信号を１ＧＣＬＫ遅延させてＳＥＴｐｌｓ信号を生成するフリップフロップである。Ｆ／Ｆ７４は、ｐＳｅｔ信号をイネーブルとしてｎｅｘｔＳｑｐと、ＳＰｐｌｓをイネーブルとしてＳＰｑｐをラッチし、ＳＥＴｑｐ信号を生成するフリップフロップである。このＳＥＴｐｌｓ信号はＰＣＬＫの立ち上がりをＧＣＬＫ単位で指定し、これに同期したＳＥＴｑｐ信号により、そのＧＣＬＫサイクル内での立ち上がり時間情報を指定する。これらをＳｅｔ信号と称し、画素クロック出力部５８に供給する。
【０１５８】
カウンタ７５は、クロックＧＣＬＫを基準としてｎｅｘｔＲｃサイクルのカウントを行い、ＲＳＴｐｌｓ信号を生成する。ＳＥＴｐｌｓが「Ｈ」の時カウンタを「１」にクリアし、カウント値がｎｅｘｔＲｃに一致する時、ＲＳＴｐｌｓ信号を「Ｈ」とする。
【０１５９】
Ｆ／Ｆ７６は、ＳＥＴｐｌｓをイネーブルとしてｎｅｘｔＲｑｐをラッチし、ＲＳＴｑｐ信号を生成するフリップフロップである。このＲＳＴｐｌｓ信号はＰＣＬＫの立ち下がりをＧＣＬＫ単位で指定し、ＲＳＴｑｐ信号によりそのＧＣＬＫサイクル内での立ち下がり時間情報を指定する。これらをＲｓｔ信号と称し、画素クロック出力部５８に供給する。
【０１６０】
なお、ＳＥＴｑｐ信号およびＲＳＴｑｐ信号は、それぞれＳＥＴｐｌｓおよびＲＳＴｐｌｓ信号が「Ｈ」の時有効となってればよいので、各部の制御タイミングはこの実施の形態のみに限定されるものではない。
【０１６１】
図１６において、遅延部７７は、多相クロックＶＣＬＫ０〜１５を基準として、計数部５４から供給されるＳＥＴｐｌｓを時間情報ＳＥＴｑｐに従って遅延させたパルスＳを出力するものであり、また、ＧＣＬＫサイクル中の期間ＱＴを特定するためクロックＧＣＬＫも入力する。あるいは期間を示す期間信号ＱＴを入力しても良く、この場合は高周波クロック生成部５１でこのＱＴ信号を生成する。つまり、パルスＳはＳＥＴｐｌｓをＳＥＴｑｐ・Ｔｖだけ遅延させたパルスとなる。
【０１６２】
遅延部７８は、同様に、多相クロックＶＣＬＫ０〜１５を基準として、計数部５４から供給されるＲＳＴｐｌｓを時間情報ＲＳＴｑｐに従って遅延させたパルスＲを出力するものであり、パルスＲはＲＳＴｐｌｓをＲＳＴｑｐ・Ｔｖだけ遅延させたパルスとなる。ＳＲ−Ｆ／Ｆ７９は、パルスＳの立ち上がりでセット「Ｈ」し、パルスＲの立ち上がりでリセット「Ｌ」した画素クロックＰＣＬＫを出力するＳｅｔ−Ｒｅｓｅｔフリップフロップである。
【０１６３】
図１７において、（ａ）はＧＣＬＫである。第１エッジ検出部５２は、第１の同期信号（ｂ）ＳＰＳＹＮＣの立ち上がりを検出すると、その次のＧＣＬＫ１サイクルが「Ｈ」となる（ｃ−１）ＳＰｐｌｓ信号を出力し、またＧＣＬＫサイクル内のどの時刻で立ち上がったかを示す（ｃ−２）ＳＰｑｐ信号（本例では１０とする）も出力する。
【０１６４】
（ｄ）Ｍｎｏｗは、周波数演算部５７から供給される画素クロック周波数指示信号であり、図示したように入力されるものとする。（ｅ−１）ｎｅｘｔＳは、ＳＥＴ時間演算部７０で演算される次のＰＣＬＫの立ち上がり時間を表す。最初は、ＳＰＳＹＮＣの立ち上がりに同期してＰＣＬＫが立ち上がるようになっているので、次のＰＣＬＫの立ち上がりはＳＰｑｐ＋Ｍｎｏｗ＝２５０Ｔｖ後となる。ここで右辺のカンマの前の数値はｎｅｘｔＳｃを、カンマの後の数値はｎｅｘｔＳｑｐを表す。またその次のｎｅｘｔＳは、ｎｅｘｔＳｑｐ＋Ｍｎｏｗ＝２９８となる。
【０１６５】
（ｅ−２）ｎｅｘｔＲは、ＲＳＴ時間演算部７１で演算される次のＰＣＬＫの立ち下がり時間を表す。まずはＳＰＳＹＮＣの立ち上がりにＭｎｏｗ／２を加算した値（＝１３０）がＰＣＬＫの立下り時間となり、（ｅ−１）ｎｅｘｔＳと同様に右辺のカンマの前の数値はｎｅｘｔＲｃを、カンマの後の数値はｎｅｘｔＲｑｐを表す。
【０１６６】
（ｆ）ｐＳｅｔは、ＳＥＴｑｐ信号を更新するためにＳＥＴｐｌｓの１ＧＣＬＫ前に出力するパルスであり、カウンタ７２のカウント値がｎｅｘｔＳｃと一致した時「Ｈ」となる。なお、図中示した丸数字は、ｎｅｘｔＳｃのカウント値を表す。
【０１６７】
（ｇ−１）ＳＥＴｐｌｓは、ＳＰｐｌｓとｐＳｅｔ信号を１ＧＣＬＫ遅延させたパルスであり、ＰＣＬＫの立ち上がりをＧＣＬＫ単位で指定する。（ｇ−２）ＳＥＴｑｐはこのＳＥＴｐｌｓの遅延値を示すＰＣＬＫ立ち上がり時間情報であり、（ｆ）ｐＳｅｔが「Ｈ」の時の（ｅ−１）ｎｅｘｔＳｑｐの値に更新していく。（ｈ−１）ＲＳＴｐｌｓはＰＣＬＫの立ち下がりをＧＣＬＫ単位で指定したパルスであり、カウンタ７５のカウント値がｎｅｘｔＲｃと一致した時「Ｈ」となる。（ｈ−２）ＲＳＴｑｐはＲＳＴｐｌｓの遅延値を示すＰＣＬＫ立ち下がり時間情報である。
【０１６８】
（ｉ−１）Ｓは、（ｇ−１）ＳＥＴｐｌｓを対応する（ｇ−２）ＳＥＴｑｐの値だけ遅延させたパルスであり、遅延値の単位は多相クロックＶＣＬＫ０〜１５の位相差Ｔｖである。同様に、（ｉ−２）Ｒは、（ｈ−１）ＲＳＴｐｌｓを対応する（ｈ−２）ＲＳＴｑｐの値だけ遅延させたパルスである。（ｊ）ＰＣＬＫは、（ｉ−１）Ｓの立ち上がりで「Ｈ」に、（ｉ−２）Ｒの立ち上がりで「Ｌ」として生成される画素クロックである。
【０１６９】
図１８は、比較部５５の機能的ブロック図である。図１９は、比較部５８の各信号のタイミングの一例を示す図である。図１８および１９を参照しながら、比較部５５の詳細な動作を説明する。
【０１７０】
図１９において、（ａ）はＧＣＬＫである。（ｂ−１）はＳＰＳＹＮＣ、（ｂ−２）はＥＰＳＹＮＣである。この２つの信号の立ち上がりの時間間隔が、当該ラインの走査時間Ｔｌｉｎｅである。（ｃ−１）は、ＳＰｐｌｓ、（ｃ−２）は、ＥＰｐｌｓである。また、（ｄ−２）ＥＰｑｐは、同期信号ＥＰＳＹＮＣの時間情報である。さらに（ｅ−１）ＳＥＴｐｌｓおよび（ｅ−２）ＳＥＴｑｐは、ＰＣＬＫの立ち上がりを表す時間情報である。これらは前述したので説明は省略する。
【０１７１】
（ｅ−３）ＳＥＴｃｎｔは、カウンタ７２のカウント値である。本例では、Ｍｎｏｗ＝１９２で一定とする。このとき（ｆ）ＰＣＬＫが生成される。ＰＣＬＫは、ＳＰＳＹＮＣのちょうど２ＧＣＬＫ後に同期して生成されるので、走査終了時点ＥＰも、ＥＰＳＹＮＣから２ＧＣＬＫ遅らせた時点で検出する。よって、（ｃ−２）ＥＰｐｌｓを１ＧＣＬＫ遅延させた（ｄ−１）ＥＰｄｅｔが「Ｈ」の時の各信号値から、誤差Ｌｅｒｒを検出する。
【０１７２】
（ｇ）は、ｐＳｅｔであり、（ｈ）ｃｏｕｎｔＮは、（ｃ−１）ＳＰｐｌｓで‘０’クリアされ、（ｇ）ｐＳｅｔによりインクリメントされるカウンタ８１のカウント値である。これらより、走査開始から走査終了時点ＥＰまでのＰＣＬＫのサイクル数ｎと位相誤差ｍ２を検出する。
【０１７３】
図１８において、カウンタ８１は、ＳＰｐｌｓで‘０’クリアし、ｐＳｅｔによりインクリメントするカウンタであり、このカウント値ｃｏｕｎｔＮを出力する。減算部８２は、ＥＰｄｅｔが「Ｈ」の時のカウンタ８１の値ｃｏｕｎｔＮ（図１９ではｎ）から基準カウント値ＲｅｆＮの減算を行い、減算結果ｄｉｆｆＮ（＝ｎ−ＲｅｆＮ）を出力する。
【０１７４】
誤差検出部８４は、ＥＰｄｅｔが「Ｈ」の時のＳＥＴｑｐおよびＳＥＴｃｎｔをそれぞれＥｎｄｑｐ、Ｅｎｄｃｎｔとすると、次式の演算を行い位相差ｄｉｆｆＭを算出する。
ｄｉｆｆＭ＝Ｅｎｄｃｎｔ・Ｍｐ＋（ＥＰｑｐ−Ｅｎｄｑｐ）
ここでＭｐはＧＣＬＫの時間情報分割数であり、実施の形態２では６４である。また図１９の例ではｄｉｆｆＭ＝１４４となる。
【０１７５】
誤差演算部８３は、下記の演算を行い多相クロックＶＣＬＫ０〜１５の位相差Ｔｖを単位とする誤差Ｌｅｒｒを出力する。
Ｌｅｒｒ＝ｄｉｆｆＮ・Ｋ＋ｄｉｆｆＭ
ここで、Ｔｐ＝Ｋ・Ｔｖ，Ｔｐ：ＰＣＬＫの周期である。
【０１７６】
なお、図４と同様に、Ｌｅｒｒ＝ｄｉｆｆＮ・Ｋ＋ｄｉｆｆＭ−ＲｅｆＭと演算し、基準時間の設定値をより細かく設定するようにして、より正確な画素クロック周波数の制御を行うようにしても良い。
【０１７７】
次に図１２の画素クロック生成部１１８で生成した画素クロックＰＣＬＫを基準に、画像データに従い変調する変調データ生成部１１９の好適な構成および動作を説明する。
【０１７８】
図２０は、変調データ生成部１１９の機能的ブロック図である。図２１は、変調データ生成部１１９の各信号のタイミングの一例を示す図である。図２０および２１を参照しながら、詳細な動作を説明する。なお、本例では画像データＰＤａｔａに従い８値のパルス幅変調を行った変調データＭＤａｔａを生成する場合とする。
【０１７９】
図２０において、変調データ生成部１１９には、ＧＣＬＫが各部へ供給され、基準クロックとして動作する。クロックパターン生成部９０は、画素クロック生成部１１８から供給されＳＥＴｐｌｓおよびＳＥＴｑｐ信号から構成されるＳｅｔ信号と、画素クロック周波数指示信号Ｍｎｏｗとから、画素クロックＰＣＬＫの所定の位相差を持ったクロックに相当するクロックパターン信号ＣＫＰ（ここではＣＫＰ０〜３で、ＰＣＬＫとそれぞれ、０、π／８、π／４、３π／８位相の遅れたクロックのパターン）を生成する。このクロックパターン信号ＣＫＰは、ＧＣＬＫを基準に変化する信号で、ＧＣＬＫサイクルを時間情報ＱＰで区切った６４の期間Ｔｑｐにそれぞれ対応する６４ビットのデータであり、期間Ｔｑｐが「Ｈ」の場合は対応するビットが「１」であり、「Ｌ」の場合は「０」となる。
【０１８０】
そしてクロックパターンの生成手順は次のようにして行う。まず各クロックパターンの立ち上がりを示すオフセットデータｓｏｆｓ０〜３、および立下りオフセットデータｒｏｆｓ０〜３を求める。それぞれ、ｓｏｆｓ０＝ＳＥＴｑｐ、ｓｏｆｓ１＝ＳＥＴｏｆｓ＋Ｍｎｏｗ／８、ｓｏｆｓ２＝ＳＥＴｏｆｓ＋Ｍｎｏｗ／４、ｓｏｆｓ３＝ＳＥＴｏｆｓ＋３Ｍｎｏｗ／８であり、ｒｏｆｓ０〜３はそれぞれｓｏｆｓ０〜３にＭｎｏｗ／２を加算する。次にＧＣＬＫのサイクル毎クロックパターンＣＫＰのＭＳＢから順にｓｏｆｓまでは「０」に、ｓｏｆｓからｒｏｆｓまでは「１」に、ｒｏｆｓからは「０」へと変換する。
【０１８１】
なお各オフセットデータが６４以上であれば、６４毎に１ＧＣＬＫ遅らせて、この変換を行う。例えば、Ｍｎｏｗ＝１９２、ＳＥＴｑｐ＝１６の場合、ＣＫＰ１は、ｓｏｆｓ＝４０、ｒｏｆｓ＝１３６（＝２ＧＣＬＫ＋８）であるので、第１のＧＣＬＫサイクルのパターンはＭＳＢ（＝６３）〜２４ビット目までは「０」、２３〜０ビットは「１」に、第２のＧＣＬＫサイクルのパターンは全て「１」に、第３のＧＣＬＫサイクルのパターンは６３〜５６ビットは「１」、５５〜０ビットは「０」になる。
【０１８２】
画像データデコード部９１は、画像データＰＤａｔａを８値のパルス幅変調データＤｅｃＤａｔａ（８ビット）に変換する。このパルス幅変調データＤｅｃＤａｔａは、画素クロックＰＣＬＫの１サイクルを８つに時分割した期間の時間順に、ＭＳＢからＬＳＢの順で各ビットが対応する。例えば、ＰＤａｔａ＝３であれば、ＤｅｃＤａｔａ＝’ｂ１１１０００００と変換する（’ｂはバイナリ表記であることを示す）。あるいは、ＤｅｃＤａｔａ＝’ｂ０００００１１１と変換するようにしても良いし、モード切換信号を付加して双方のモードを切り換えられるようにしても良い。なお、この変換方式は、本発明の要旨に反しない範囲で自由に選択できる。
【０１８３】
変調パターン生成部９２は、パルス幅変調データＤｅｃＤａｔａとクロックパターン信号ＣＫＰ０〜３とから、変調パターン信号ＭＤＰを生成する。この変調パターン信号ＭＤＰは、クロックパターン信号ＣＫＰと同様に、ＧＣＬＫを基準に変化する信号で、ＧＣＬＫサイクルを時間情報ＱＰで区切った６４の期間Ｔｑｐにそれぞれ対応する６４ビットのデータである。
【０１８４】
シリアライザ９３は、変調パターン信号ＭＤＰを多相クロックＶＣＬＫ０〜１５を基準として、ＭＳＢから順に（つまり時間順に）Ｔｖ時間ずつシリアル出力した変調データＭＤａｔａを生成する。
【０１８５】
図２１において、具体的数値例を挙げて説明する。（ａ）は基準クロックとなるＧＣＬＫである。今、Ｓｅｔ信号を構成する（ｂ−１）ＳＥＴｐｌｓおよび（ｂ−２）ＳＥＴｑｐが図中に示したように供給される時、画素クロックは（ｃ−１）ＰＣＬＫのように生成されている。画素クロック周波数指示信号Ｍｎｏｗ＝１９２であるとする。また、実際には生成しないが、ＰＣＬＫをそれぞれπ／８、π／４、３π／８だけ位相を遅らせたクロックを（ｃ−２）ＰＣＬＫ１、（ｃ−３）ＰＣＬＫ２、（ｃ−４）ＰＣＬＫ３に説明のため示す。
【０１８６】
（ｄ−１）〜（ｄ−４）はそれぞれＰＣＬＫ、ＰＣＬＫ１〜３を表すクロックパターンＣＫＰ０〜３である。それぞれ６４ビットのデータでＭＳＢからＬＳＢに時間順であり、ＨＥＸ表記している。よってこれらのクロックパターンＣＫＰ０〜３から、画素クロックＰＣＬＫを８つに時分割した期間（ｔｐ０〜ｔｐ７）を示すパターン（それぞれ時間順にＰＴ０〜７と称する）が生成できる。すなわち、ＰＴ０＝ＣＫＰ０＆￣ＣＫＰ１、ＰＴ１＝ＣＫＰ１＆￣ＣＫＰ２、・・・、ＰＴ７＝￣ＣＫＰ３＆￣ＣＫＰ０である。ここで、＆は論理積を、￣は否定論理を示す。
【０１８７】
（ｅ）ＤｅｃＤａｔａはパルス幅変調データであり、図にように変換されているとする。（ｆ）ＭＤＰは変調パターン信号であり、まずｉを０〜７まで変化させた時の（｛６４｛ＤｅｃＤａｔａ［７−ｉ］｝｝＆ＰＴｉ）を演算し、次にこれらの論理和を演算することにより得られる。ここで、｛６４｛ＤｅｃＤａｔａ［ｉ］｝｝はＤｅｃＤａｔａ［ｉ］を６４ビット分連接させたデータである。
【０１８８】
こうして生成された変調パターン信号をシリアライズすることにより（ｇ）ＭＤａｔａの変調データが生成できる。この例ではＰＣＬＫ周期Ｔｐのうち最初の３／８の期間が「Ｈ」で、残りが「Ｌ」となるようにパルス幅変調されたパルスが生成される。
【０１８９】
また、画素クロックをπ／８ずつ位相をずらしたクロックパターンＣＫＰ０〜３を生成する代わりに、画素クロックＰＣＬＫの１サイクルを８つに時分割したそれぞれの期間を示すパターンＰＴ０〜ＰＴ７を生成し、これらとパルス幅変調データＤｅｃＤａｔａとから変調パターン信号ＭＤＰを生成するようにしても良い。
【０１９０】
さらに、本実施の形態では、８値のパルス幅変調を行う場合について説明したが、他の変調方式であっても適用できる。例えば、１６値のパルス幅変調を行う場合は、画像データデコード部９１は、画像データＰＤａｔａを１６ビットのパルス幅変調データＤｅｃＤａｔａに変換し、クロックパターン生成部９０は、画素クロックＰＣＬＫとπ／１６ずつ位相をずらした８つのクロックパターンＣＫＰ０〜７を生成し、変調パターン生成部９２で同様にして変調パターン信号ＭＤＰを生成するようにすればよい。
【０１９１】
また、ここでの構成例は、図１２の画素クロック出力部５８に適用してもよい。つまり、画素クロックＰＣＬＫのクロックパターンＰＣＫＰを生成し（前述のクロックパターン信号ＣＫＰ０を用いることができる）、これを多相クロックＶＣＬＫ０〜１５を基準として、ＭＳＢから順に、つまり時間順に、Ｔｖ時間ずつシリアル出力すれば画素クロックＰＣＬＫを生成できる。
【０１９２】
図１６のように最終段にＳＲ−Ｆ／Ｆを用いる構成の画素クロック出力部の場合、一般にＳＲ−Ｆ／ＦはセットパルスＳとリセットパルスＲが同一期間に重なると正確に動作しないものが多い。そのためセットパルスとリセットパルス（パルス幅はＧＣＬＫの１サイクル分）が重ならないように、生成する画素クロック周波数（ＧＣＬＫの１／２の周波数まで）に制限が生じる。一方、上述したようなシリアライザによる画素クロック出力部の場合、このような制限が生じず、生成できる画素クロックを高周波数まで拡大できる。逆に言えば、内部クロックＧＣＬＫをより低周波数まで分周でき、消費電流をより低減できる。他方、図１６の構成であれば非常に簡便で回路規模も小さくできる。よって画素クロック出力部の構成は要求される性能に応じて選択するようにすればよい。
【０１９３】
以上説明したように、この画素クロック生成部の実施の形態２によれば、高精度に生成された多相クロックＶＣＬＫ０〜１５を基準として画素クロックを生成し、走査時間の変動に合わせて画素クロック周波数を制御しているので、走査平均速度の変動があってもこの誤差を高精度に補正できる画素クロックが生成でき、さらに画素クロック周波数の制御はポリゴンミラーの各面に対応してそれぞれ制御しているので、面毎の走査速度誤差があっても高精度に補正できる画素クロックが生成できる。
【０１９４】
また、画素クロックの生成は多相クロックＶＣＬＫ０〜１５の位相差Ｔｖの単位で正確に制御できるので、多相クロックの発振周波数を高くしないでもよいので、回路の設計が容易となり消費電流も低減できる。例えば、前述の実施の形態１と同等の分解能で画素クロックを生成する場合は、多相クロックの発振周波数は１／１６でよい。逆にいえば、同等の発振周波数とした場合、画素クロック生成分解能を１６倍に向上できる。つまり高精度な画素クロックが生成できる。さらには、画素クロック生成部の大部分は多相クロックの１つをさらに分周したクロックＧＣＬＫで動作するようにしているので、動作周波数がさらに低下され、消費電流を低減できる。
【０１９５】
また、この画素クロック生成部を画像形成装置に適用すれば、走査速度誤差を高精度に補正した画素クロックを基準に画像を形成するので、高品質な画像を形成できる画像形成装置を提供できる。
【０１９６】
（３．実施の形態３）
実施の形態３による画像形成装置が、実施の形態１と異なる点は、複数の光源からの出射光を共通の走査光学系を用いて感光体に照射して画像（静電潜像）を形成するマルチビーム走査光学系を適用した点である。
【０１９７】
図２２は、本発明の実施の形態３による画像形成装置を説明する図である。ここでの実施の形態として、画素クロック生成部、変調データ生成部、およびレーザ駆動部を２セット備え、それぞれのレーザ駆動部によって２つの半導体レーザが駆動される。
【０１９８】
図２２において、半導体レーザ１２４および１２５は、コリメートレンズ１２２および１２３と光軸を一致させ、主走査方向に対称に射出角度を持たせ、ポリゴンミラー１０４の反射点で射出軸が交差するようレイアウトされている。それぞれの半導体レーザ１２４、１２５より射出した複数のビームは、シリンダレンズ１２０を介してポリゴンミラー１０４で一括して走査され、ｆθレンズ１０６、ミラー１１０、およびトロイダルレンズ１０７により感光体１０５上に結像される。画像処理部１３３には各光源ごとに１ライン分の画像データが蓄えられ、ポリゴンミラー１面毎に読み出されて、２ラインずつ同時に書き込みがおこなわれる。
【０１９９】
またミラー１１０の両端には、フォトディテクタＰＤ１（１０８）、フォトディテクタＰＤ２（１０９）がそれぞれ配置されており、走査の開始と終了とが検出される。つまりポリゴンミラー１０４により反射された２つの光源から出射されたレーザ光は、感光体１０５を１ライン走査する前に順次ＰＤ１に入射され、走査後にＰＤ２に入射される。
【０２００】
それぞれのフォトディテクタでは、入射されたレーザ光をそれぞれ第１の同期信号ＳＰＳＹＮＣおよび第２の同期信号ＥＰＳＹＮＣに変換し、同期信号分離部１２６に入力する。２つの光源は感光体１０５上を時差を持って走査するように配置されているので、同期信号分離部１２６は、同期信号ＳＰＳＹＮＣをそれぞれの光源に対応した同期信号ＳＰＳＹＮＣａとＳＰＳＹＮＣｂに、同様に同期信号ＥＰＳＹＮＣをそれぞれの光源に対応した同期信号ＥＰＳＹＮＣａとＥＰＳＹＮＣｂに分離する。
【０２０１】
図２３は、フォトディテクタからの同期信号のタイミングの一例を示す図である。（ａ）は第１の同期信号ＳＰＳＹＮＣであり、（ｂ）は第２の同期信号ＥＰＳＹＮＣである。ここでは半導体レーザ１２５のレーザ光が先に走査されているとすると、同期信号（ａ）ＳＰＳＹＮＣは（ｃ−１）ＳＰＳＹＮＣａおよび（ｃ−２）ＳＰＳＹＮＣｂのように分離される。同様に同期信号（ｂ）ＥＰＳＹＮＣは、（ｄ−１）ＥＰＳＹＮＣａおよび（ｄ−２）ＥＰＳＹＮＣｂのように分離される。
【０２０２】
分離された一方の同期信号の組ＳＰＳＹＮＣａとＥＰＳＹＮＣａとは画素クロック生成部１２７（図２２）に供給され、他方の組ＳＰＳＹＮＣｂとＥＰＳＹＮＣｂとは画素クロック生成部１３０に供給される。
【０２０３】
画素クロック生成部１２７は、２つの同期信号ＳＰＳＹＮＣａおよびＥＰＳＹＮＣａから走査時間Ｔｌｉｎｅａを測定し、その時間間隔に予め定められた所定数のクロックが収まるように求められた周波数の画素クロックＰＣＬＫａを生成する。画像処理部１３３は、画素クロックＰＣＬＫａを基準に画像データａを生成する。
【０２０４】
変調データ生成部１２８は、画素クロックＰＣＬＫａを基準として、入力された画像データａから変調データａを生成し、レーザ駆動部１２９を介して半導体レーザ１２５を駆動する。
【０２０５】
同様にして、画素クロック生成部１３０は、２つの同期信号ＳＰＳＹＮＣｂおよびＥＰＳＹＮＣｂから画素クロックＰＣＬＫｂを生成し、画像処理部１３３において画素クロックＰＣＬＫｂを基準に生成された画像データｂから変調データ生成部１３１において変調データｂを生成し、レーザ駆動部１３２を介して半導体レーザ１２４を駆動する。
【０２０６】
ここで、画素クロック生成部１２７、１３０は図１の画素クロック生成部１１１と同様の機能を果たし、前述した画素クロック生成部の実施の形態１および実施の形態２を適用できるので、詳細構成および動作説明は省略する。変調データ生成部１２８、１３１も同様に説明を省略する。
【０２０７】
なお、高周波クロック生成部１および５１は、画素クロック生成部１２７と１３０とで共通に用いる構成とすれば、回路規模の小型化や消費電流の低減が図ることができる。また、同期信号を検出する２つのエッジ検出部２および３（または５２および５３）を、画素クロック生成部１２７と１３０とでそれぞれ共通化して検出し、検出信号を分離する構成としても良い。
【０２０８】
さらには、フィルタ６、５６や周波数演算部７、５７の演算処理の一部は１ラインに１回動作するだけであるので、これを共通化し、複数の画素クロック周波数演算に対し時系列に処理するようにしてもよい。
【０２０９】
この実施の形態によれば、前述の従来技術での問題点で示した（３）光源毎の走査速度誤差があっても、つまり２つの光源の波長が異なり、走査光学系の色収差により走査速度が変動するなどにより２つのビームの走査速度が異なっても、即ち、図２３の２つのビームの走査時間ＴｌｉｎｅａとＴｌｉｎｅｂが各々独立に変動しても、それぞれの走査速度変動に合わせて画素クロックＰＣＬＫａおよびＰＣＬＫｂの周波数を独立に制御しているので、速度変動が高精度に補正でき、高品質の画像が形成できる。
【０２１０】
また、マルチビーム走査光学系は複数の半導体レーザを備えた構成でなく、１つの半導体レーザアレイから出射される複数のレーザビームを、共通の走査光学系を用いて走査する構成もある。このような光学系に対しても同様に適用できる。なお、マルチビーム走査光学系には様々な実施の形態があるが、本発明は、走査光学系の形態によらず適用できるものであるので、詳細な構成の図示および説明は省略する。
【０２１１】
（４．実施の形態４）
実施の形態４による画像形成装置が、実施の形態１と異なる点は、複数の感光体を有する多色対応の画像形成装置であり、シアン、マゼンダ、イエロー、ブラックの各色に対応した別々の感光体を備え、走査光学系もそれぞれの感光体に対応して備えられ、各色に対応した画像（静電潜像）をそれぞれの感光体上に形成する。そして、１枚の画像形成媒体（例えば紙）に各色の画像を転写することによりカラー画像を形成する。
【０２１２】
図２４−１は、本発明の実施の形態４による画像形成装置の主に機械的動作部分の概略構成図である。図２４−２は、本発明の実施の形態４による画像形成装置の主に画像処理部分の概略構成図である。
【０２１３】
実施の形態４による画像形成装置は、単純には図１の画像形成装置を４つ備えることにより実現できる。また、小型化のため走査光学系の一部を共通化した形態も適用できるが、それぞれの光路は異なるので、異なる画像形成装置を複数個備えたものと考えてよい。図２４−１は、このような構成の一例であり、副走査断面図であり、一部ユニットのみ図示している。
【０２１４】
図中のポリゴンミラー１５１は、２段構成であり、点線を軸として回転しており、各走査光学系で共通に用いている。半導体レーザ１６１ａから出射したレーザ光はコリメータレンズ、シリンダレンズを介して（いずれも不図示）、ポリゴンミラー１５１のａ点で反射される。同様に、半導体レーザ１６１ｂ〜ｄから出射したレーザ光はポリゴンミラー１５１のｂ〜ｄ点で反射される。ポリゴンミラーで反射されたレーザ光は、走査レンズ１５２、１５４および折り返しミラー１５３、１５５、１５６を経由して感光体１５７上を走査し（ビームの走査方向つまり主走査方向は、図面に対して垂直方向である）、画像（静電潜像）を形成する。ここで図番末尾のａ〜ｄは半導体レーザａ〜ｄに対応したものであり、それぞれイエロー、マゼンタ、シアン、ブラックの各色に対応した画像を形成しているものとする。そして中間転写ベルト１５８上に置かれ矢印方向に移動する画像形成媒体へ、各感光体１５７ａ〜ｄに形成された各色の画像を転写してカラー画像が形成される。
【０２１５】
このとき、有効走査範囲外の両側に配備されたミラー１７０によりビームを検出器（フォトディデクタ）１７１に導光して、走査の開始と終了とを検出し、同期信号ＳＰＳＹＮＣ、ＥＰＳＹＮＣに変換する。これらの同期信号ＳＰＳＹＮＣ、ＥＰＳＹＮＣは前述と同様に、画素クロック生成部１６４に供給され、走査速度誤差を補正するように周波数が制御された画素クロックＰＣＬＫを生成する。また、画像処理部１６５は、画素クロックＰＣＬＫを基準に画像データＰＤａｔａを生成する。変調データ生成部１６３は、画素クロックＰＣＬＫを基準として、入力された画像データＰＤａｔａから変調データを生成し、レーザ駆動部１６２を介して半導体レーザ１６１を駆動する。これらを各色の対応ビーム毎に、同様に行う。
【０２１６】
また、画素クロック生成部１６４は前述した実施の形態による画素クロック生成部を適用できる。ここで、走査光学系の各部品の製造精度や組付け精度、経時変化などによる変形などの影響により、各走査光学系での走査時間はそれぞれ異なり、また走査開始および終了を検出する２つのフォトディデクタ間の距離も組付け精度などにより異なるので、画像クロック周波数制御の基準となる基準値ＲｅｆＮを各走査光学系毎に画像形成装置の製造時などに予め求めておき、これらを基準値ＲｅｆＮとして画素クロック生成部１６４にそれぞれ与える。但し、画像クロック周波数制御の基準となる基準値ＲｅｆＮは、経時変化などにより画像劣化が生じた時は再度求めなおすようにすることが望ましい。
【０２１７】
また、同期信号ＳＰＳＹＮＣによる走査開始検出位置も走査光学系毎異なる場合があるので、同期信号ＳＰＳＹＮＣの立ち上がりから所定時間後（画素クロックＰＣＬＫの所定サイクル後）に、画像の書き込み開始するようにしておき（書き込み開始オフセットと称する）、この書き込み開始オフセットを各走査光学系毎予め求めておく。
【０２１８】
図２５は、各走査光学系における操作時間に対する走査幅の関係を示す図である。（ａ−１）は、走査光学系ａの１ラインの走査幅を示す。ＳＰａおよびＥＰａは、走査開始と終了とを検出する検出器の位置を、感光体上に対応付けた位置である。この距離をＬａとする。画像の１ドット幅をＬｐとした時、Ｌａ／Ｌｐ＝ＲｅｆＮａが１ライン中のドット数となり、これを基準値ＲｅｆＮとして設定する。また、実際に画像を形成する範囲はＰＳＰとＰＥＰとの間の領域とする。（ａ−２）は、走査光学系ａの１ラインの走査時間を示す。
【０２１９】
走査開始位置ＳＰおよび終了位置ＥＰに対応して、同期信号ＳＰＳＹＮＣおよびＥＰＳＹＮＣがそれぞれ検出され、この時間間隔を走査時間Ｔｌａとする。この走査時間Ｔｌａは前述したように様々な要因により変動するが、画素クロック周期Ｔｐａを、Ｔｐａ＝Ｔｌａ／ＲｅｆＮａの関係が成り立つように制御しているので、ＳＰＳＹＮＣから所定のＰＣＬＫサイクル後（Ｎ１とＮ２とする）、出力する書き込みパルスは常に走査線上の同じ位置にドットを形成する（Ｄ１およびＤ２）。また、実際の画像の書き込み開始をＮｏｆｓａサイクル後にする。
【０２２０】
同様にして、（ｂ−１）は、走査光学系ｂの１ラインの走査幅を示し、走査開始位置ＳＰｂと終了位置ＥＰｂ間の距離をＬｂとすると、Ｌｂ／Ｌｐ＝ＲｅｆＮｂを基準値ＲｅｆＮとして設定する。また（ｂ−２）は、査光学系ｂの１ラインの走査時間を示し、同期信号ＳＰＳＹＮＣとＥＰＳＹＮＣとの時間間隔を走査時間Ｔｌｂとする。これも同様に、画素クロック周期Ｔｐｂを、Ｔｐｂ＝Ｔｌｂ／ＲｅｆＮｂの関係が成り立つように制御している。さらに双方の走査開始位置ＳＰａおよびＳＰｂとの距離差に応じて、画像の書き込み開始オフセットＮｏｆｓｂを設定することにより、実際に画像を形成する範囲ＰＳＰ〜ＰＥＰが走査光学系によらず一致する。
【０２２１】
こうして、実施の形態４による画像形成装置によれば、走査光学系毎の速度誤差を含め、様々な要因で走査速度誤差が生じても、画像形成する各色それぞれに対応する走査速度差・変動に合わせて画素クロックＰＣＬＫの周波数を独立に制御しているので、形成されたカラー画像は、色ずれが生じず、色再現性、解像度の劣化が生じず、高品位の画質を得ることができる。
【０２２２】
（５．ハードウェア構成など）
図２６は、実施の形態にかかる画像形成装置のハードウェア構成を示すブロック図である。図に示すように、この画像形成装置は、コントローラ１２１０とエンジン部１２６０とをＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスで接続した構成となる。コントローラ１２１０は、画像形成装置全体の制御と画像読み取り、情報処理、画像処理、操作部（不図示）からの入力を制御するコントローラである。エンジン部１２６０は、ＰＣＩバスに接続可能な処理エンジンであり、実施の形態による画像形成装置の要部である画素クロック生成部１１１、変調データ生成部１１３などが含まれる。また、画像情報処理エンジンとして例えば取得した画像データに対して誤差拡散やガンマ変換などの画像情報処理部分が含まれる。
【０２２３】
コントローラ１２１０は、ＣＰＵ１２１１と、ノースブリッジ（ＮＢ）１２１３と、システムメモリ（ＭＥＭ−Ｐ）１２１２と、サウスブリッジ（ＳＢ）１２１４と、ローカルメモリ（ＭＥＭ−Ｃ）１２１７と、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｅｒｃｕｉｔ）１２１６と、ハードディスクドライブ１２１８とを有し、ノースブリッジ１２１３とＡＳＩＣ１２１６との間をＡＧＰ（Ａｃｃｅｌｅｒａｔｅｄ  Ｇｒａｐｈｉｃｓ  Ｐｏｒｔ）バス１２１５で接続した構成となる。また、ＭＥＭ−Ｐ１２１２は、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）１２１２ａと、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１２１２ｂとをさらに有する。
【０２２４】
ＣＰＵ１２１１は、画像形成装置の全体制御を行うものであり、ＮＢ１２１３、ＭＥＭ−Ｐ１２１２およびＳＢ１２１４からなるチップセットを有し、このチップセットを介して他の機器と接続される。
【０２２５】
ＮＢ１２１３は、ＣＰＵ１２１１とＭＥＭ−Ｐ１２１２、ＳＢ１２１４、ＡＧＰ１２１５とを接続するためのブリッジであり、ＭＥＭ−Ｐ１２１２に対する読み書きなどを制御するメモリコントローラと、ＰＣＩマスタおよびＡＧＰターゲットとを有する。
【０２２６】
ＭＥＭ−Ｐ９１２は、プログラムやデータの格納用メモリ、プログラムやデータの展開用メモリなどとして用いるシステムメモリであり、ＲＯＭ１２１２ａとＲＡＭ１２１２ｂとからなる。ＲＯＭ１２１２ａは、プログラムやデータの格納用メモリとして用いる読み出し専用のメモリであり、ＲＡＭ１２１２ｂは、プログラムやデータの展開用メモリ、画像情報処理時の画像描画メモリなどとして用いる書き込みおよび読み出し可能なメモリである。
【０２２７】
ＳＢ１２１４は、ＮＢ１２１３とＰＣＩデバイス、周辺デバイスとを接続するためのブリッジである。このＳＢ１２１４は、ＰＣＩバスを介してＮＢ１２１３と接続されており、このＰＣＩバスには、ネットワークインターフェース（Ｉ／Ｆ）部なども接続される。
【０２２８】
ＡＳＩＣ１２１６は、マルチメディア情報管理用のハードウェア要素を有するマルチメディア情報管理用途向けのＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）であり、ＡＧＰ１２１５、ＰＣＩバス、ＨＤＤ１２１８およびＭＥＭ−Ｃ１２１７をそれぞれ接続するブリッジの役割を有する。
【０２２９】
このＡＳＩＣ１２１６は、ＰＣＩターゲットおよびＡＧＰマスタと、ＡＳＩＣ１２１６の中核をなすアービタ（ＡＲＢ）と、ＭＥＭ−Ｃ１２１７を制御するメモリコントローラと、ハードウェアロジック等により画像データの回転などを行う複数のＤＭＡＣ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌｌｅｒ）と、エンジン部１２６０との間でＰＣＩバスを介してＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）１２４０、ＩＥＥＥ（ｔｈｅ  Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｅｌｅｃｔｒｉｃａｌ  ａｎｄ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｅｎｇｉｎｅｅｒｓ  １３９４）インタフェース１２５０が接続される。
【０２３０】
ＭＥＭ−Ｃ１２１７は、送信用画像バッファ、符号バッファとして用いるローカルメモリであり、ＨＤＤ１２１８は、画像データの蓄積、プログラムの蓄積、フォントデータの蓄積、フォームの蓄積を行うためのストーレジである。
【０２３１】
ＡＧＰ１２１５は、グラフィック処理を高速化するために提案されたグラフィックスアクセラレータカード用のバスインタフェースであり、ＭＥＭ−Ｐ１２１２に高スループットで直接アクセスすることにより、グラフィクスアクセラレータカードを高速にするものである。
【０２３２】
ＡＳＩＣ１２１６に接続するキーボード１２２０は、操作者からの操作入力を受け付けて、ＡＳＩＣ１２１６に受け付けられた操作入力情報を送信する。
【０２３３】
実施の形態の画像形成装置で実行される画素クロック生成機能、パルス変調機能、および画像形成機能の一部は、インストール可能な形式又は実行可能な形式のファイルで画素クロック生成プログラム、パルス変調プログラム、および画像形成プログラムとして、ＣＤ−ＲＯＭ、フレキシブルディスク（ＦＤ）、ＣＤ−Ｒ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）等のコンピュータで読み取り可能な記録媒体に記録して提供するように構成してもよい。
【０２３４】
さらに、実施の形態による画像形成装置で実行される諸機能がプログラムで実行する場合、例えば画素クロック生成プログラム、パルス変調プログラム、および画像形成プログラムなどをインターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供するように構成しても良く、また、インターネット等のネットワーク経由で提供または配布するように構成しても良い。
【０２３５】
実施の形態の画像形成装置で実行される画素クロック生成機能、パルス変調機能、および画像形成機能は、上述した各部（高周波クロック生成部１、第１エッジ検出部２、第２エッジ検出部３、分周器４、比較部５、フィルタ６、周波数演算部７、高周波クロック生成部５１、第１エッジ検出部５２、計数部５４、画素クロック出力部５８、変調パターン生成部９２、シリアライザ９３、画素クロック生成部１１１、画像処理部１１２、変調データ生成部１１３、レーザ駆動部１１４、画素クロック生成部１１８、変調データ生成部１１９、同期信号分離部１２６、画像処理部１３３等）を含む、またはその一部を含むモジュール構成となっており、実際のハードウェアとしてはＣＰＵ（プロセッサ）が上記ＲＯＭから画像処理プログラムおよび画像形成プログラムを読み出して実行することにより上記各部が主記憶装置上にロードされ、システムコントローラ、画像処理部、コピーアプリ、プリンタアプリ、画素クロック生成プログラム、パルス変調プログラム、および画像形成プログラム等が主記憶装置上に生成されるように構成することも出来る。
【産業上の利用可能性】
【０２３６】
以上のように、本発明にかかる画素クロック生成装置、パルス変調装置、および画像形成装置は、画像形成技術に有用である。
【図面の簡単な説明】
【０２３７】
【図１】本発明の実施の形態１による画像形成装置の全体構成を示す図である。
【図２】画素クロック生成部１１１の機能的ブロック図である。
【図３】画素クロック生成部１１１における信号の一例を示すタイミング図である。
【図４】比較部５の機能的ブロック図である。
【図５】周波数演算部７の機能的ブロック図である。
【図６】演算制御部１５が信号を出力する手順を説明するフローチャートである。
【図７】実施の形態１の制御方法による引き込み過程の一例を説明する図である。
【図８】変形例による周波数演算部の機能的ブロック図である。
【図９】フィルタ特性の一例を説明する図である。
【図１０】伝達関数Ｈ（ｚ）を実現するフィルタの機能的ブロック図である。
【図１１】変調データ生成部１１３のタイミング動作を説明する図である。
【図１２】実施の形態２による画素クロック生成部を示す機能的ブロック図である。
【図１３】高周波クロック生成部５１が生成する各クロックのタイミングを示す図である。
【図１４】高周波クロック生成部５１の構成を示す図である。
【図１５】計数部５４の機能的ブロック図である。
【図１６】画素クロック出力部５８の機能的ブロック図である。
【図１７】計数部５４および画素クロック出力部５８の各信号のタイミングの一例を示す図である。
【図１８】比較部５５の機能的ブロック図である。
【図１９】比較部５８の各信号のタイミングの一例を示す図である。
【図２０】変調データ生成部１１９の機能的ブロック図である。
【図２１】変調データ生成部１１９の各信号のタイミングの一例を示す図である。
【図２２】本発明の実施の形態３による画像形成装置を説明する図である。
【図２３】フォトディテクタからの同期信号のタイミングの一例を示す図である。
【図２４−１】本発明の実施の形態４による画像形成装置の主に機械的動作部分の概略構成図である。
【図２４−２】本発明の実施の形態４による画像形成装置の主に画像処理部分の概略構成図である。
【図２５】各走査光学系における操作時間に対する走査幅の関係を示す図である。
【図２６】実施の形態にかかる画像形成装置のハードウェア構成を示すブロック図である。
【図２７】従来例による画像形成装置の一般的な概略構成図である。
【符号の説明】
【０２３８】
１  高周波クロック生成部
２  第１エッジ検出部
３  第２エッジ検出部
４  分周器
５  比較部
６  フィルタ
７  周波数演算部
５１  高周波クロック生成部
５２  第１エッジ検出部
５４  計数部
５８  画素クロック出力部
７０  ＳＥＴ時間演算部
７１  ＲＳＴ時間演算部
７２  カウンタ
７５  カウンタ
７８  遅延部
９２  変調パターン生成部
９３  シリアライザ
１０１  半導体レーザ
１０２  コリメータレンズ
１０３  シリンダレンズ
１０４  ポリゴンミラー
１０５  感光体
１０６  ｆθレンズ
１０８，１０９  フォトディテクタＰＤ１、およびＰＤ２
１１０  ミラー
１１１  画素クロック生成部
１１２  画像処理部
１１３  変調データ生成部
１１４  レーザ駆動部
１１８  画素クロック生成部
１１９  変調データ生成部
１２６  同期信号分離部
１２７  画素クロック生成部
１２８  変調データ生成部
１３０  画素クロック生成部
１３１  変調データ生成部
１３３  画像処理部
１５３、１５５、１５６  折り返しミラー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４−１】
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【図２４−２】
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【図２５】
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【図２６】
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【図２７】
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