(57)【要約】【課題】バイト単位の書き換えが可能な不揮発性半導体メモリを提供する。【解決手段】メモリセルアレイは、１個のメモリセルと１個のセレクトトランジスタとから構成されるユニットを有する。１ブロックには、１本のコントロールゲート線が配置され、１本のコントロールゲート線に接続されるメモリセルにより１ページが構成される。ビット線には、ラッチ機能を持つセンスアンプが接続される。データ書き換えは、まず、１ページ分のメモリセルのデータをセンスアンプに読み出し、センスアンプでデータの上書きを行い、ページ消去を行った後、センスアンプのデータを１ページ分のメモリセルに書き込む。センスアンプにおけるデータの上書きによりバイト単位のデータ書き換えが可能となる。【選択図】図１０
2006228432.tif 000002
【特許請求の範囲】
【請求項１】
１個のメモリセルと１個のセレクトトランジスタとから構成される第１メモリセルユニットを有するメモリセルアレイと、
前記メモリセルに直接接続されるビット線と、
前記ビット線に接続されるラッチ機能を持つセンスアンプとを具備し、
前記メモリセルは、フローティングゲートとコントロールゲートを有するスタックゲート構造を有し、前記メモリセルに対するデータ書き込み／消去は、共に、ＦＮトンネル現象を用いて行われることを特徴とする不揮発性半導体メモリ。
【請求項２】
前記メモリセルアレイは、複数個のメモリセルから構成される第２メモリセルユニットを有し、前記第１及び第２メモリセルユニットは、共に、前記ビット線に接続されることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記第２メモリセルユニットは、ＮＡＮＤユニット、ＡＮＤユニット及びＤＩＮＯＲユニットのうちの１つであることを特徴とする請求項２に記載の不揮発性半導体メモリ。
【請求項４】
前記セレクトトランジスタは、前記メモリセルと同一の構造を有していることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項５】
請求項１に記載の不揮発性半導体メモリにおいて、
前記メモリセルアレイの１ページ分のデータを１ページ分のセンスアンプに読み出し、前記１ページ分のセンスアンプにおいて前記１ページ分のデータのうち書き換えの対象となる１ページ未満のデータに対してデータの上書きを行い、前記メモリセルアレイの１ページ分のデータを消去してから前記上書き後の前記１ページ分のセンスアンプのデータを前記メモリセルアレイに書き込む手段をさらに具備することを特徴とする不揮発性半導体メモリ。
【請求項６】
前記１ページ未満のデータは、バイトデータであることを特徴とする請求項５に記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データの書き換えをバイト単位で行う不揮発性半導体メモリに関する。
【背景技術】
【０００２】
従来、データの書き換えをバイト単位で行う不揮発性半導体メモリとしてＥＥＰＲＯＭが知られている。
【０００３】
非特許文献１は、ＦＬＯＴＯＸ（Ｆｌｏａｔｉｎｇ  Ｇａｔｅ  Ｔｕｎｎｅｌ  Ｏｘｉｄｅ）セルを用い、データの書き換えをバイト単位で行なうようにしたＥＥＰＲＯＭを提案する。
【０００４】
図６５は、バイト消去が可能なＥＥＰＲＯＭのメモリセル部の一例を示す平面図、図６６は、図６５のＬＸＶＩ−ＬＸＶＩ線に沿う断面図である。
【０００５】
このＥＥＰＲＯＭは、メモリセル部にＦＬＯＴＯＸセルを使用している。ＦＬＯＴＯＸセルの特徴は、Ｎ＋  ドレイン２０ａとフローティングゲート２１ａの間に１０［ｎｍ］程度のトンネル酸化膜２２ａを配置し、このトンネル酸化膜２２ａに電界を印加してＮ＋  ドレイン２０ａとフローティングゲート２１ａの間で電荷のやりとりを行う点にある。
【０００６】
トンネル酸化膜２２ａに流れる電流は、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル現象により生じるＦＮトンネル電流である。
【０００７】
図６７は、ＭＯＳキャパシタ部のエネルギーバンド図を示している。
【０００８】
ＭＯＳキャパシタ（Ｎ＋  ドレイン−トンネル酸化膜−フローティングゲート）に電界を印加すると、（１）式に基づき、トンネル酸化膜（ＳｉＯ２  ）にＦＮトンネル電流が流れる。
【０００９】
Ｉ  ＝  Ｓ・α・Ｅ２  ｅｘｐ（−β／Ｅ）                  …（１）
Ｓ：面積、Ｅ：電界
α  ＝  ｑ３  ／８πｈΦＢ  ＝  ６．９４×１０−７  ［Ａ／Ｖ２］
β  ＝  −４（２ｍ）０．５  ΦＢ１．５  ／３ｈｑ
＝  ２．５４×１０８    ［Ｖ／ｃｍ］
この式から、ＦＮトンネル電流が流れ始める電界は、約１０［ＭＶ／ｃｍ］であることがわかる。この電界は、理論的には、１０［ｎｍ］のトンネル酸化膜に１０［Ｖ］の電圧を印加した場合に相当する。
【００１０】
ここで、図６５及び図６６において、Ｎ＋  ドレイン２０ａとコントロールゲート２３ａの間に電圧を印加した場合におけるコントロールゲート２３ａとフローティングゲート２１ａの容量比（カップリング比）を０．５とする。
【００１１】
この場合、Ｎ＋  ドレイン２０ａとフローティングゲート２１ａの間のトンネル酸化膜２２ａに１０［Ｖ］の電圧を印加するには、Ｎ＋  ドレイン２０ａとコントロールゲート２３ａの間に２０［Ｖ］という高電圧を印加しなければならない。
【００１２】
例えば、消去時には、Ｎ＋  ドレイン２０ａを０［Ｖ］、コントロールゲート２３ａを２０［Ｖ］に設定して電子をＮ＋  ドレイン２０ａからフローティングゲートゲート２１ａに移動させる。また、“１”書き込み時には、Ｎ＋  ドレイン２０ａを２０［Ｖ］、コントロールゲート２３ａを０［Ｖ］に設定して電子をフローティングゲート２１ａからＮ＋  ドレイン２０ａに移動させる。
【００１３】
ＦＬＯＴＯＸセルを用いたＥＥＰＲＯＭの欠点は、図６５及び図６６に示すように、１ビットを記憶するために、メモリセルと選択トランジスタの２素子を必要とする点にある。
【００１４】
図６８は、バイト消去が可能なＥＥＰＲＯＭのメモリセル部の他の例を示している。
【００１５】
このＥＥＰＲＯＭは、メモリセル部にＦＬＯＴＯＸセルを使用すると共に、メモリセル８ビット（１バイト）に対して１つのバイトコントロール用トランジスタＴｒを設けた点に特徴を有する。
【００１６】
なお、このＥＥＰＲＯＭにおける各モードでのバイアス条件は、表１に示す通りである。
【表１】
2006228432.tif 000003
【００１７】
このようなメモリセル部を使用すると、様々な動作不良（ディスターブ）を回避することができる。しかし、１ビットを記憶するために、２＋（１／８）個のトランジスタが必要となるため、セル面積が大きくなってコストが下げられない欠点がある。
【００１８】
このような欠点をなくすために誕生したメモリがフラッシュＥＥＰＲＯＭである。従来のＥＥＰＲＯＭは、１ビット毎にデータの消去又は書き込みを行うことができるため、非常に使い易かった。
【００１９】
しかし、大きな記憶容量を必要とするコンピュータのハードディスクをＥＥＰＲＯＭから構成するような場合、このＥＥＰＲＯＭには、１ビット毎にデータの消去又は書き込みを行う機能を持たせる必要がない。ハードディスクにおいては、セクター単位（又はブロック単位）でデータの消去又は書き込みを行う場合がほとんどだからである。
【００２０】
よって、このような１ビット毎の書き換え機能を排除してでも、セル面積の縮小による大きな記憶容量を達成し、製品の低コスト化を図った方が有利であり、このような発想に基づき、フラッシュＥＥＰＲＯＭが誕生した。
【００２１】
フラッシュＥＥＰＲＯＭについての詳細は、例えば、非特許文献２に記載されている。
【００２２】
図６９は、フラッシュＥＥＰＲＯＭのメモリセルの構造を示している。
【００２３】
フラッシュＥＥＰＲＯＭのメモリセルは、紫外線消去型ＥＰＲＯＭのメモリセルと同様に、コントロールゲートとフローティングゲートを有している。フラッシュＥＥＰＲＯＭでは、データの書き込みは、紫外線消去型ＥＰＲＯＭと同様に、ホットエレクトロンをフローティングゲートに注入することにより行う。消去は、バイト型ＥＥＰＲＯＭと同様に、ＦＮトンネル現象を利用して電子をフローティングゲートから抜き取ることにより行う。
【００２４】
フラッシュＥＥＰＲＯＭにおいて、メモリセルを個別に見た場合の消去動作は、バイト型ＥＥＰＲＯＭと同じになるが、メモリセルアレイの全体を見た場合の動作は、バイト型ＥＥＰＲＯＭとは全く異なるものとなる。即ち、バイト型ＥＥＰＲＯＭは、バイト単位でデータを消去するが、フラッシュＥＥＰＲＯＭは、全ビットを一括で消去する。このような動作手法を採用することにより、フラッシュＥＥＰＲＯＭは、１ビット当たり１個のトランジスタからなるメモリセル部を実現し、大きな記憶容量を達成している。
【００２５】
なお、フラッシュＥＥＰＲＯＭにおけるデータの書き込みは、紫外線消去型ＥＰＲＯＭと同様に、１ビット毎に行うことができる。即ち、消去が全ビット一括で行われ、書き込みが１ビット毎に行う事ができる点においては、フラッシュＥＥＰＲＯＭと紫外線消去型ＥＰＲＯＭは同じとなる。
【００２６】
大きな記憶容量のメモリチップを実現するため、上述したようなフラッシュＥＥＰＲＯＭを基にＮＡＮＤ型フラッシュＥＥＰＲＯＭが提案されている。
【００２７】
非特許文献３は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭについて開示する。
【００２８】
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイ部は、図７０及び図７１に示すように、複数個（例えば、１６個）のメモリセルを直列接続してＮＡＮＤ列とし、その両端に１つずつセレクトトランジスタを接続したＮＡＮＤユニットから構成される。
【００２９】
ＮＡＮＤ型ＥＥＰＲＯＭでは、１つのメモリセルではなく、１つのＮＡＮＤユニットに対して、ビット線コンタクト部及びソース線を設ければよく、また、ＮＡＮＤ列を構成する複数のメモリセルは、互いに隣接するメモリセル同士で１つの拡散層を共有するため、１ビット当たりのメモリセルサイズを大幅に削減でき、大きな記憶容量のメモリチップを実現できる。
【００３０】
図７２は、ＮＯＲ型フラッシュＥＥＰＲＯＭを示している。ＮＯＲ型フラッシュＥＥＰＲＯＭでは、ビット線とソース線の間に１ビット（１つ）のメモリセルが配置される。
【００３１】
上述のＮＡＮＤ型フラッシュＥＥＰＲＯＭは、コスト面から見ると、ＮＯＲ型フラッシュＥＥＰＲＯＭに比べて、セルサイズを小さくできるため、ビット単位のコストが低い、という大記憶容量のファイルメモリに適した特徴を持つ。また、機能面から見ると、ＮＡＮＤ型フラッシュＥＥＰＲＯＭは、ＮＯＲ型フラッシュＥＥＰＲＯＭに比べて、データの書き換えスピードが速い、低消費電力である、という特徴を持つ。
【００３２】
ＮＡＮＤ型フラッシュＥＥＰＲＯＭの機能面の特徴は、データの書換方式によるものである。即ち、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合、書き込み及び消去は、シリコン基板（チャネル）とフローティングゲートとの間の電荷のやりとりで達成する。
【００３３】
また、電荷のやりとりには、ＦＮトンネル現象を利用している。つまり、書き込みに必要な電流は、シリコン基板（チャネル）からフローティングゲートへ流れるＦＮトンネル電流であり、書き込みにホットエレクトロンを利用するＮＯＲ型フラッシュＥＥＰＲＯＭと比較して、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの消費電流は非常に小さくなる。
【００３４】
６４メガビットＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合、１ページ（５１２バイト）単位での書き込みを２００［μｓ］で行うことが可能である。この書き込み時間は、ＮＯＲ型フラッシュＥＥＰＲＯＭにおける１ブロック単位での書き込み時間よりも短い。
【００３５】
表２は、ＮＡＮＤ型フラッシュＥＥＰＴＯＭの特徴とＮＯＲ型フラッシュＥＥＰＲＯＭの特徴を比較して示したものである。
【表２】
2006228432.tif 000004
【００３６】
表２に示すように、両メモリの長所と短所は、互いに相補の関係にある。例えば、用途に関して、ＮＡＮＤ型フラッシュＥＥＰＲＯＭは、特定のブロックデータ単位で書き換えを行うことを条件に、データ読み出し用に使用できる。３０万画素を有するデジタルカメラでは、１ショットの写真に約０．５メガビットの記憶容量が必要であるため、ＮＡＮＤ型フラッシュＥＥＰＲＯＭが広く用いられている。
【００３７】
一方、ＮＯＲ型フラッシュＥＥＰＲＯＭは、１００［ｎｓ］の高速なランダムアクセスが可能であるため、携帯電話などの制御プログラム用メモリとして広く用いられている。
【００３８】
このように、不揮発性半導体メモリの分野では、ＥＥＰＲＯＭ（従来型）、フラッシュＥＥＰＲＯＭ、ＮＡＮＤ型フラッシュＥＥＰＲＯＭへと進化し、バイト単位の書き換え機能と引き換えに、メモリセルサイズの縮小化、即ち、１ビット当たりのコスト（ビットコスト）の低減を達成してきた。
【００３９】
しかし、昨今のロジック混載不揮発性メモリでは、バイト単位のデータ書き換えの需要が高まっている。例えば、ＩＣカードにおいては、収入、支出などのお金の管理で一部のデータを書き換える場合、フラッシュＥＥＰＲＯＭを用いると、書き換えるデータの量が大きくなりすぎる。
【００４０】
よって、このような欠点をなくすため、バイト単位で書き換えが可能なバイト型ＥＥＰＲＯＭが必要となる。ところが、バイト型ＥＥＰＲＯＭは、上述したように、１ビット当り素子数が多く、記憶容量の増大やビットコストの低減には不利である。
【００４１】
現在、不揮発性半導体メモリの主流は、フラッシュＥＥＰＲＯＭ（ＮＯＲ型、ＮＡＮＤ型など）であるため、フラッシュＥＥＰＲＯＭと同一のプロセス及び書き換え方法を有するバイト型ＥＥＰＲＯＭを開発すれば、市場の要求に応じたＥＥＰＲＯＭを低いコストで生産できることになる。
【非特許文献１】Ｗ．Ｊｏｈｎｓｏｎ  ｅｔ  ａｌ．，“Ａ  １６Ｋｂ  Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ，”ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．１５２−１５３，Ｆｅｂ．１９８２．
【非特許文献２】Ｆ．Ｍａｓｕｏｋａ  ｅｔａｌ．，“Ａ  ｎｅｗ  Ｆｌａｓｈ  ＥＥＰＲＯＭ  ｃｅｌｌ  ｕｓｉｎｇ  ｔｒｉｐｌｅ  ｐｏｌｙｓｉｌｉｃｏｎ  ｔｅｃｈｎｏｌｏｇｙ，”ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，ｐｐ．４６４−４６７  Ｄｅｃ．１９８４．
【非特許文献３】Ｆ．Ｍａｓｕｏｋａ  ｅｔ  ａｌ．，“Ｎｅｗ  ｕｌｔｒａ  ｈｉｇｈ  ｄｅｎｓｉｔｙ  ＥＰＲＯＭ  ａｎｄ  Ｆｌａｓｈ  ＥＥＰＲＯＭ  ｗｉｔｈ  ＮＡＮＤ  ｓｔｒｕｃｔｕｒｅｄ  ｃｅｌｌ，”ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，ｐｐ．５５２−５５５  Ｄｅｃ．１９８７．
【非特許文献４】Ａ．Ｌａｎｃａｓｔｅｒ  ｅｔ  ａｌ．，“Ａ  ５Ｖ−Ｏｎｌｙ  ＥＥＰＲＯＭ  ｗｉｔｈ  Ｉｎｔｅｒｎａｌ  Ｐｒｏｇｒａｍ／Ｅｒａｓｅ  Ｃｏｎｔｒｏｌ”，ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ．１６４−１６５，Ｆｅｂ．１９８３．
【非特許文献５】Ｗ．Ｄ．Ｂｒｏｗｎ  ｅｔ  ａｌ．，“Ｎｏｎｖｏｌａｔｉｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  ｔｅｃｈｎｏｌｏｇｙ”，ＩＥＥＥ  Ｐｒｅｓｓ  Ｓｅｒｉｅｓ  ｏｎ  Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ  Ｓｙｓｔｅｍｓ  Ｓｔｕ  Ｔｅｗｋｓｂｕｒｙ，Ｓｅｒｉｅｓ  Ｅｄｉｔｏｒ，ｐ．７０，ｐ．２１２，ｐ．３１６，ｐ．３２６，ｐ．３２７，ｐ．３４４
【発明の開示】
【発明が解決しようとする課題】
【００４２】
本発明は、フラッシュＥＥＰＲＯＭと同一のプロセスで形成でき、さらに、フラッシュＥＥＰＲＯＭと同一の書き換え方法を採用でき、バイト単位のデータ書き換えも可能な新規な不揮発性半導体メモリを提供する。
【課題を解決するための手段】
【００４３】
本発明の不揮発性半導体メモリは、１個のメモリセルと１個のセレクトトランジスタとから構成される第１メモリセルユニットを有するメモリセルアレイと、メモリセルに直接接続されるビット線と、ビット線に接続されるラッチ機能を持つセンスアンプとを備え、メモリセルは、フローティングゲートとコントロールゲートを有するスタックゲート構造を有し、メモリセルに対するデータ書き込み／消去は、共に、ＦＮトンネル現象を用いて行われる。
【発明の効果】
【００４４】
本発明の例によれば、フラッシュＥＥＰＲＯＭと同一のプロセスで形成でき、さらに、フラッシュＥＥＰＲＯＭと同一の書き換え方法を採用でき、バイト単位のデータ書き換えも可能な新規な不揮発性半導体メモリを提供できる。
【発明を実施するための最良の形態】
【００４５】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００４６】
図１は、本発明のバイト型ＥＥＰＲＯＭのメモリセルを示している。図２は、図１のメモリセルの等価回路を示している。図３は、メモリセルアレイの全体の回路構成を示している。
【００４７】
メモリセルＭＣは、コントロールゲートとフローティングゲートを有し、フラッシュＥＥＰＲＯＭのメモリセルと同じ構造となっている。メモリセルＭＣの両端には、それぞれ１つずつセレクトトランジスタＳＴ１，ＳＴ２が接続されている。セレクトトランジスタＳＴ１は、ビット線コンタクト部ＢＣを経由してビット線に接続され、セレクトトランジスタＳＴ２は、ソース線ＳＬに接続される。
【００４８】
メモリセルＭＣ及びセレクトトランジスタＳＴ１，ＳＴ２により１つのメモリセルユニットが構成され、メモリセルアレイは、複数のメモリセルユニットがアレイ状に配置されることにより実現される。
【００４９】
ロウ方向に配置される複数のメモリセルユニットにより１つのブロックが構成される。１つのブロック内には、ロウ方向に延びる１本のコントロールゲート線ＣＧＬが配置される。１本のコントロールゲート線ＣＧＬに接続されるメモリセルをまとめて１ページと呼ぶ。
【００５０】
消去動作は、１ページごとに行うことができる。メモリセルに対する書き込み及び読み出しの各動作も、カラムごとにラッチ機能を持つセンスアンプを設けることで、１ページ同時に行うことができる。但し、データの入出力は、例えば、ビットごとにシリアルに行われる。
【００５１】
また、このような構成により、バイト単位のデータ書き換えが可能となる。
【００５２】
本発明のバイト型ＥＥＰＲＯＭは、構造面で見ると、ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて１つのＮＡＮＤユニット内のメモリセルを１つにしたものと考えることができる。但し、本発明のバイト型ＥＥＰＲＯＭは、機能面で見ると、ＮＡＮＤ型フラッシュＥＥＰＲＯＭとは大きく異なっている。これについては、動作の説明で詳述する。
【００５３】
本発明のバイト型ＥＥＰＲＯＭの構造面での長所について説明する。
【００５４】
本発明のバイト型ＥＥＰＲＯＭのメモリセル部は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセル部と比べると、１つのユニットを構成するメモリセルの数が異なるだけである。よって、本発明のバイト型ＥＥＰＲＯＭでは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのプロセスをそのまま採用できるため、バイト単位の消去が可能であるにもかかわらず、記憶容量を増大でき、かつ、生産コストも低減できる。
【００５５】
例えば、デザインルールを０．４［μｍ］とした場合、１個のメモリセルの面積（短辺長ａ×長辺長ｂ）は、短辺長ａが１．２［μｍ］、長辺長ｂが３．２［μｍ］であるため、３．８４［μｍ２  ］となる。一方、図６５及び図６６に示すような従来のバイト型ＥＥＰＲＯＭでは、デザインルールを０．４［μｍ］とした場合、１個のメモリセルの面積は、３６［μｍ２  ］となる。
【００５６】
つまり、メモリセルアレイ部に関しては、単純に計算しても、本発明のバイト型ＥＥＰＲＯＭは、従来のバイト型ＥＥＰＲＯＭに比べて、約１０倍の記憶容量を実現できる。
【００５７】
また、本発明のバイト型ＥＥＰＲＯＭは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭと同一のプロセスで製造可能であるため、ロジック混載不揮発性メモリへの応用も容易である。
【００５８】
また、本発明のバイト型ＥＥＰＲＯＭのメモリセルは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルと同じ構造であるため、１つのメモリセルについて見れば、フラッシュＥＥＰＲＯＭの書き換え方式、即ち、ＦＮトンネル現象を利用した書き換え方式をそのまま採用できる。
【００５９】
但し、メモリセルアレイ全体として見た場合には、本発明のバイト型ＥＥＰＲＯＭは、バイト単位のデータ書き換え（バイト消去）が行える点でＮＡＮＤ型フラッシュＥＥＰＲＯＭと異なる。
【００６０】
以下、本発明のバイト型ＥＥＰＲＯＭの消去動作、書き込み動作及び読み出し動作について順次説明する。
【００６１】
消去動作時、選択ブロックのコントロールゲート（ワード線）ＣＧＬには接地電位が印加され、非選択ブロックのコントロールゲートＣＧＬはフローティング状態に設定される。
【００６２】
この後、例えば、２１［Ｖ］、３［ｍｓ］の消去パルスがバルクに印加される。ここで、バルクとは、シリコン基板に形成されるウエルのことであり、メモリセルＭＣ及びセレクトトランジスタＳＬ１，ＳＬ２は、全て、このウエル中に形成される。
【００６３】
消去パルスがバルクに印加されると、選択ブロックのメモリセルＭＣでは、バルクとコントロールゲートの間に消去電圧（２１［Ｖ］）が加わり、フローティングゲート中の電子がＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル現象によりチャネル（ウェル）に移動する。その結果、メモリセルの閾値電圧は、−３［Ｖ］程度となる。
【００６４】
本発明のバイト型ＥＥＰＲＯＭでは、消去動作においてメモリセルの閾値電圧の絶対値が極端に大きくなる過消去を問題としなくてもよい。よって、１個の消去パルスで、閾値電圧が−３［Ｖ］程度になるような条件で消去動作を行い、消去時間（閾値電圧が所定値未満になったかを確認するベリファイを行う場合はこれに要する時間も含む）を短くすることができる。
【００６５】
本発明のバイト型ＥＥＰＲＯＭが過消去を問題としない理由は、１つのメモリセルＭＣの両端にセレクトトランジスタＳＴ１，ＳＴ２が接続されているためである。即ち、データ読み出し時には、非選択メモリセルを常にオフ状態にし、選択メモリセルをデータに応じてオン又はオフ状態にする必要があるが、過消去は、この非選択メモリセルをオン状態にしてしまう。セレクトトランジスタＳＴ１，ＳＴ２を設けておけば、非選択メモリセルがオン状態になっても、非選択メモリセルのデータがビット線に導かれることはないため、メモリの動作に関して不都合はない。
【００６６】
消去動作時、非選択ブロックのコントロールゲートＣＧＬはフローティング状態に設定されている。よって、非選択ブロックのメモリセルＭＣでは、バルク（ウエル）の電位が上昇しても、コントロールゲートＣＧＬとバルクの容量カップリングにより、コントロールゲートＣＧＬの電位も上昇するため、データの消去は行われない。
【００６７】
コントロールゲートＣＧＬは、ポリシリコン、ポリシリコンと金属シリサイドの積層などから構成される。また、コントロールゲートＣＧＬは、金属配線を経由してワード線ドライブ用ＭＯＳトランジスタのソースに接続される。よって、コントロールゲートには、ワード線ドライブ用トランジスタのソースの接合容量、ソースとゲートのオーバラップ容量、コントロールゲートと金属配線の間の容量、コントロールゲートとバルク（ウエル）の間の容量などが接続される。
【００６８】
これらの容量の中でも、コントロールゲートとバルク（ウエル）の間の容量は、特に大きい。つまり、コントロールゲートとバルクの間のカップリング比は、約０．９と非常に大きくなるため、非選択ブロックのメモリセルＭＣでは、コントロールゲートＣＧＬとバルクの容量カップリングにより、ＦＮトンネル電流が流れるのを防ぐことができる。
【００６９】
消去ベリファイでは、例えば、選択ブロック内の全てのメモリセルの閾値電圧が−１［Ｖ］以下になったか否かを検証する。本発明では、上述のように、過消去が問題とならないため、過消去の検証は必要がない。また、−３［Ｖ］程度まで確実に閾値電圧を下げることができる条件で消去を行い、ベリファイを省略することもできる。
【００７０】
“０”書き込み動作時、選択ブロックのビット線側のセレクトトランジスタＳＴ１をオン状態にし、ソース線側のセレクトトランジスタＳＴ２をオフ状態にし、書き込み実行（“０”書き込み）のメモリセルに対しては、ビット線ＢＬｉを０［Ｖ］にし、書き込み禁止（“１”書き込み）のメモリセルに対しては、ビット線ＢＬｉを電源電位ＶＣＣ（例えば、３．３［Ｖ］）にする。
【００７１】
書き込み実行のメモリセルのチャネルには、ビット線ＢＬｉからセレクトトランジスタＳＴ１を経由して電位０［Ｖ］が印加される。よって、書き込み実行のメモリセルのチャネル電位は、接地電位となる。
【００７２】
そして、選択ワード線（コントロールゲート）に書き込み電位が印加されると、選択ワード線に接続される選択メモリセルのうち、書き込み実行のメモリセルのフローティングゲートとチャネルの間には、大きな電位差が生じる。よって、書き込み実行のメモリセルでは、ＦＮトンネル現象により、電子がチャネルからフローティングゲートへ移動する。
【００７３】
一方、書き込み禁止のメモリセルにおいては、チャネルは、電源電位ＶＣＣに充電され、かつ、フローティング状態に設定されている。そして、選択ワード線（コントロールゲート）に書き込み電位が印加されると、コントロールゲート、フローティングゲート、チャネル、バルク（ウエル）の直列容量結合により、チャネル電位も自動的に昇圧される。
【００７４】
よって、選択ワード線に接続される書き込み禁止のメモリセルのフローティングゲートとチャネルの間には大きな電位差が生じることはなく、チャネルからフローティングゲートへ電子が移動することもない。
【００７５】
このように、書き込み禁止のメモリセルに対しては、コントロールゲートとチャネルの間のカップリング比を大きくし、かつ、チャネルの充電を十分に行なっておくことで、選択ワード線に書き込み電位が印加されたときのチャネル電位（書き込み禁止電位）を十分に高くできる。
【００７６】
コントロールゲートとチャネルの間のカップリング比Ｂは、以下の式により算出される。
【００７７】
Ｂ  ＝  Ｃｏｘ／（Ｃｏｘ＋Ｃｊ）
ここで、Ｃｏｘは、コントロールゲートとチャネルの間のゲート容量の総和、Ｃｊは、メモリセルのソースとドレインの接合容量の総和である。
【００７８】
メモリセルのチャネル容量は、これらゲート容量の総和Ｃｏｘと接合容量の総和Ｃｊの合計となる。
【００７９】
なお、セレクトトランジスタのゲートとソースのオーバーラップ容量、ビット線とソース・ドレインの間の容量などは、チャネル容量に比べると、非常に小さいため、ここでは無視している。
【００８０】
読み出し動作時、ビット線をプリチャージ電位に充電した後、図４及び図５に示すように、選択メモリセルのコントロールゲート（選択ワード線）には、０［Ｖ］を印加し、選択メモリセルの両側のセレクトトランジスタのゲートには、電源電位ＶＣＣを印加し、非選択メモリセルの両側のセレクトトランジスタのゲートには、０［Ｖ］を印加する。この時、選択メモリセルの両側のセレクトトランジスタは、オン状態、非選択メモリセルの両側のセレクトトランジスタは、オフ状態となる。
【００８１】
選択メモリセルのうち、データ“１”が書き込まれているメモリセル、即ち、消去状態のメモリセルについては、閾値電圧が負のディプレッション・モードとなっているため、オン状態となり、ビット線の電位が下がる。逆に、データ“０”が書き込まれているメモリセルについては、閾値電圧が正のエンハンスメント・モードとなっているため、オフ状態となり、ビット線の電位は、プリチャージ電位に維持される。
【００８２】
このように、データ“０”、“１”の判断は、ビット線からソース線にセル電流が流れるか否かによって行う。ビット線の電位の変化は、センスアンプにより増幅（検知）される。
【００８３】
本発明のバイト型ＥＥＰＲＯＭによれば、メモリセルＭＣは、セレクトトランジスタに挟まれているため、以下の長所を有する。
【００８４】
第一に、読み出し電位を０［Ｖ］とする場合、図６に示すように、消去後又は書き込み後の閾値電圧分布は、負（データ“１”）又は正（データ“０”）になっていればよい。即ち、“１”と“０”を区別するベリファイ機能を設ければ、過消去や過書き込みを検知するベリファイ機能を設けなくてもよい。よって、従来のフラッシュＥＥＰＲＯＭで行われているような複雑なベリファイは必要なくなる。また、本発明では、過消去により負の閾値電圧の絶対値が大きくなったり、過書き込みにより正の閾値電圧の絶対値が大きくなる場合でも、正常な読み出し動作が可能である。よって、ゲート酸化膜（トンネル酸化膜）に加わる電界を高く設定し、消去時間及び書き込み時間を短くすることができる。
【００８５】
第二に、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのように、消去及び書き込みは、共に、ＦＮトンネル現象を利用したフローティングゲートとチャネルの間での電荷のやりとりにより行われる。よって、データ書き換え時の消費電流を非常に小さく抑えることができ、１回の書き換え動作で同時に書き換えるメモリセルの数を増大させることができる。
【００８６】
第三に、本発明のバイト型ＥＥＰＲＯＭは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭとは異なり、セレクトトランジスタの間のメモリセルは、１つのみである。つまり、セレクトトランジスタの間に選択メモリセルと非選択メモリセルが混在することはないため、読み出し時に、非選択メモリセルを常にオン状態にしてパストランジスタとして機能させる必要もない。よって、過書き込みを防止するための処置は不要である。
【００８７】
また、読み出し時に、非選択メモリセルを常にオン状態にしておく必要がないため、選択メモリセルのコントロールゲートを０［Ｖ］として読み出しを行う場合に、非選択メモリセルのコントロールゲートも０［Ｖ］とし、リードリテンション（Read Retention）を考慮しなくてもよくなる。
【００８８】
即ち、従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、セレクトトランジスタの間に複数のメモリセルが直列接続されているため、読み出し時、選択メモリセルのコントロールゲートを０［Ｖ］とし、非選択メモリセルのコントロールゲートをＶｒｅａｄ（＝４．５Ｖ）としていた。これが、リードリテンションを縮める原因になっていた。
【００８９】
本発明では、セレクトトランジスタの間には１つのメモリセルのみが接続されるため、読み出し時、全てのメモリセルのコントロールゲートを０［Ｖ］とし、メモリセルの両端のセレクトトランジスタのオン／オフのみにより、メモリセルの選択／非選択を決定することができる。
【００９０】
また、ビット線とメモリセルの間にセレクトトランジスタを接続しているため、読み出し時に、非選択メモリセルを常にオフ状態にしておく必要もない。よって、過消去を防止するための処置も不要である。
【００９１】
また、“０”書き込み時において、非選択ワード線（コントロールゲート）に中間電位（書き込み電位の約１／２の電位）を与える必要がない。メモリセルとビット線の間にセレクトトランジスタが存在すると共に、セレクトトランジスタの間のメモリセルも１個のみだからである。
【００９２】
また、非選択ワード線に中間電位を与えなくても、誤書き込みを防止できるため、書き込みの信頼性が高くなる。また、ページ単位（又はビット単位）の書き換えが可能となる。読み出し時においても、パストランジスタがないため、セル電流を大きくできる。よって、高速な読み出しが可能となり、読み出し時のデータ保持特性が向上する。
【００９３】
表３は、上述の消去、書き込み、読み出しのそれぞれの動作におけるセレクトゲート線ＳＳＬ，ＧＳＬ、コントロールゲート線（ワード線）ＣＧＬ、ビット線ＢＬｉ、セルソース線ＳＬ、セルＰウェルの電位を示している。
【表３】
2006228432.tif 000005
【００９４】
消去動作においては、選択ブロックのコントロールゲート線ＣＧＬは、０［Ｖ］に設定され、非選択ブロックのコントロールゲート線ＣＧＬ及び全てのセレクトゲート線ＳＳＬ，ＧＳＬは、フローティング状態に設定される。
【００９５】
この状態において、セルＰウェルに消去電位Ｖｅｒａ、例えば、２１［Ｖ］が印加されると、フローティング状態の全てのセレクトゲート線ＳＳＬ，ＧＳＬの電位と非選択ブロックのコントロールゲート線ＣＧＬの電位は、セルＰウェルとの容量カップリングによって、Ｖｅｒａ×β（但し、βは、カップリング比）になる。
【００９６】
ここで、βを０．８とすると、フローティング状態の全てのセレクトゲート線ＳＳＬ，ＧＳＬの電位と非選択ブロックのコントロールゲート線ＣＧＬの電位は、１６．８［Ｖ］に上昇することになる。
【００９７】
消去動作時、ビット線ＢＬｉ及びセルソース線ＳＬに接続されるＮ＋  拡散層とセルＰウェルとからなるｐｎ接合は、順方向にバイアスされる。このため、ビット線ＢＬｉ及びセルソース線ＳＬは、Ｖｅｒａ−Ｖｂに充電される。なお、Ｖｂは、ｐｎ接合のビルトイン・ポテンシャルである。
【００９８】
書き込み動作においては、“１”データを書き込む選択メモリセルに接続されるビット線ＢＬｉ、即ち、消去状態を維持する選択メモリセルに接続されるビット線ＢＬｉは、電源電位（例えば、３．３［Ｖ］）ＶＣＣに設定され、“０”データを書き込む選択メモリセルに接続されるビット線ＢＬｉは、０［Ｖ］に設定される。
【００９９】
選択ブロックのビット線側のセレクトゲート線ＳＳＬは、電源電位ＶＣＣに設定され、セルソース線側のセレクトゲート線ＧＳＬは、０［Ｖ］に設定され、コントロールゲート線ＣＧＬは、書き込み電位（例えば、１８［Ｖ］）Ｖｐｒｏｇに設定される。
【０１００】
非選択ブロックのセレクトゲート線ＳＳＬ，ＧＳＬ、コントロールゲート線ＣＧＬ及びセルＰウェルは、０［Ｖ］に設定される。
【０１０１】
セルソース線は、０［Ｖ］に設定される。但し、選択ブロック内の“１”データを書き込むメモリセルのチャネル電位が、コントロールゲート線ＣＧＬとの容量カップリングにより昇圧され、パンチスルーによりセルソース線のリーク電流が問題となる場合には、セルソース線の電位は、電源電位ＶＣＣに設定するのがよい。
【０１０２】
読み出し動作においては、選択ブロックのセレクトゲート線ＳＳＬ，ＧＳＬは、電源電位ＶＣＣに設定され、コントロールゲート線ＣＧＬは、０［Ｖ］に設定される。データ読み出し前にビット線をプリチャージする方式の場合、ビット線ＢＬｉは、プリチャージ電位（例えば、１．２［Ｖ］）ＶＢＬに設定される。
【０１０３】
選択メモリセルのうち“１”データが記憶されているものは、オン状態となり、セル電流が流れるため、ビット線ＢＬｉは、０［Ｖ］に放電される。一方、選択メモリセルのうち“０”データが記憶されているものは、オフ状態となり、セル電流が流れないため、ビット線ＢＬｉは、プリチャージ電位ＶＢＬを保持することになる。
【０１０４】
読み出し動作において、選択ブロックのコントロールゲート線ＣＧＬに電源電位（例えば、３．３Ｖ）ＶＣＣを与えて読み出し動作を行いたい場合には、メモリセルの閾値分布を図７に示すように設定すればよい。
【０１０５】
表４は、図７の閾値分布を有する場合の消去、書き込み、読み出しのそれぞれの動作におけるセレクトゲート線ＳＳＬ，ＧＳＬ、コントロールゲート線（ワード線）ＣＧＬ、ビット線ＢＬｉ、セルソース線ＳＬ、セルＰウェルの電位を示している。
【表４】
2006228432.tif 000006
【０１０６】
本発明では、上述したように、メモリセルの両端にセレクトトランジスタが設けられているため、消去後（“１”データ）のメモリセルの閾値分布の裾野が正から負に跨っていてもよい。
【０１０７】
図８は、本発明のバイト型ＥＥＰＲＯＭの回路ブロックの主要部を示している。
【０１０８】
このＥＥＰＲＯＭは、上述のように、１つのメモリセルを２つのセレクトトランジスタで挟み込んだ３素子から成るメモリセルユニットをマトリックス状に配置したメモリセルアレイ１１、メモリセルアレイ１１上においてロウ方向に複数本配置されたコントロールゲート線１０ａ及びメモリセルアレイ１１上においてカラム方向に複数本配置されたビット線１０ｂを有している。
【０１０９】
ロウデコーダ１２は、ロウ、即ち、コントロールゲート線１０ａの選択を行う。選択されたコントロールゲート線１０ａに接続されるメモリセルのデータは、カラムごとに設けられたデータラッチ機能を持つセンスアンプから成るセンスアンプ回路１３に入力される。カラムデコーダ１４は、カラム、即ち、ビット線ＢＬｉの選択を行う。
【０１１０】
選択されたカラムのセンスアンプのデータは、データ入出力バッファ１８を経由してメモリチップの外部に出力される。メモリチップの内部に入力されるデータは、データ入出力バッファ１８を経由して選択されたカラムのラッチ機能を持つセンスアンプにラッチされる。
【０１１１】
昇圧回路１６は、書き込み動作や消去動作に必要な高電圧を生成する。制御回路１７は、メモリチップの内部の各回路の動作を制御すると共に、メモリチップの内部と外部のインターフェースをとる役割を果たす。制御回路１７は、メモリセルに対する消去、書き込み、読み出しの各動作を制御するシーケンス制御手段（例えば、プログラマブルロジックアレイ）を含んでいる。
【０１１２】
図９は、図８のセンスアンプ回路１３のうち１本のビット線ＢＬｉに接続されるラッチ機能を持つセンスアンプを示している。
【０１１３】
センスアンプは、一方の出力が他方の入力となる２つのＣＭＯＳインバータＩ１，Ｉ２から成るラッチ回路２１を主体とする。ラッチ回路２１のラッチノードＱは、カラム選択用のＮＭＯＳトランジスタＭ８を経由してＩ／Ｏ線に接続される。また、ラッチノードＱは、センスアンプ遮断用のＮＭＯＳトランジスタＭ４とビット線電位クランプ用のＮＭＯＳトランジスタＭ１を経由してビット線ＢＬｉに接続される。
【０１１４】
ＮＭＯＳトランジスタＭ１，Ｍ４の接続ノードがセンスノードＮｓｅｎｓｅとなる。センスノードＮｓｅｎｓｅには、プリチャージ用のＰＭＯＳトランジスタＭ２とディスチャージ用のＮＭＯＳトランジスタＭ３が接続される。プリチャージ用のＰＭＯＳトランジスタＭ２は、プリチャージ制御信号Ｌｏａｄに基づいて所定期間にセンスノードＮｓｅｎｓｅの充電を行う。ディスチャージ用のＮＭＯＳトランジスタＭ３は、ディスチャージ制御信号ＤＣＢに基づいてセンスノードＮｓｅｎｓｅの電荷を放電する。
【０１１５】
ラッチ回路２１のラッチノードＱｂには、制御信号φＬ１に基づいてラッチノードＱｂを強制的に接地するためのリセット用ＮＭＯＳトランジスタＭ５が接続される。ラッチ回路２１のラッチノードＱには、制御信号φＬ２に基づいてラッチノードＱを強制的に接地するためのリセット用ＮＭＯＳトランジスタＭ６が接続される。
【０１１６】
リセット用ＮＭＯＳトランジスタＭ５，Ｍ６の共通ソースは、センスノードＮｓｅｎｓｅの電位により制御されるセンス用ＮＭＯＳトランジスタＭ７を経由して接地点に接続される。センス用ＮＭＯＳトランジスタＭ７は、ＮＭＯＳトランジスタＭ５，Ｍ６と共にラッチ回路２１のリセット用としても用いられる。
【０１１７】
図１０は、本発明のバイト型ＥＥＰＲＯＭのバイト単位の書き換え動作の概略的なフローチャートを示している。
【０１１８】
このフローチャートに示すシーケンス動作は、図８の制御回路１７により制御される。以下、このフローチャートに従って、バイト単位のデータ書き換え動作について説明する。
【０１１９】
バイト単位のデータ書き換えモードになると、まず、選択されたコントロールゲート線（ワード線）に接続されるメモリセルの１ページ分のデータがセンスアンプ回路に読み出される（ページ逆読み出し）。そして、センスアンプ回路には、この１ページ分のデータがラッチされる（ステップＳＴ１）。
【０１２０】
次に、アドレスで指定されたカラムに対応するバイトデータがロードされる。このロードされたバイトデータは、センスアンプ回路にラッチされている１ページ分のデータのうちデータ書き換えを行うバイトデータに対して上書きされる（ステップＳＴ２）。
【０１２１】
次に、選択されたコントロールゲート線に接続されるメモリセルの１ページ分のデータが同時に消去（ページ消去）される（ステップＳＴ３）。消去後には、選択されたコントロールゲート線に接続される各メモリセルに対して、消去が完全に行われたか、消去が行われ過ぎていないかを検証する消去ベリファイが行われる（ステップＳＴ４，５）。
【０１２２】
そして、１ページ分の全てのメモリセルの閾値が所定範囲内となるまでページ消去及び消去ベリファイが繰り返し行われ、１ページ分の全てのメモリセルの閾値が所定範囲内（消去完了）となったときは、次の動作に移る（ステップＳＴ３〜５）。
【０１２３】
なお、ラッチ機能を持つセンスアンプ回路が１本のビット線に対して１つのみ存在する場合（１ページ分しかない場合）、消去ベリファイの結果によっては、センスアンプ回路のデータが破壊される可能性がある。よって、このような場合には、消去ベリファイを行わずに、消去を１回で終了させる。
【０１２４】
この後、選択されたコントロールゲート線に接続されるメモリセルに対して、センスアンプ回路にラッチされている１ページ分のデータが同時に書き込まれる（ステップＳＴ６）。書き込み後には、選択されたコントロールゲート線に接続される各メモリセルに対して、書き込みが完全に行われたか、書き込みが行われ過ぎていないかを検証する書き込みベリファイが行われる（ステップＳＴ７，８）。
【０１２５】
そして、１ページ分の全てのメモリセルの閾値が所定範囲内となるまでページ書き込み及び書き込みベリファイが繰り返し行われ、１ページ分の全てのメモリセルの閾値が所定範囲内（書き込み完了）となったときは、バイト単位のデータ書き換え動作を終了させる。
【０１２６】
なお、高い書き込み電位を用い、１回の書き込みパルスで１回の書き込みを行う場合には、書き込みベリファイを省略することもできる。
【０１２７】
図１１乃至図１４は、図１０の主要ステップにおける選択メモリセルのデータとセンスアンプ回路のノードＱｂ（図９）の状態を示している。
【０１２８】
図１１は、選択されたコントロールゲート線（ワード線）に接続されるメモリセルの１ページ分のデータがセンスアンプ回路に読み出された状態を示している（ステップＳＴ１に対応）。
【０１２９】
メモリセルのデータが“０”（閾値電圧が正）の場合、ビット線ＢＬｉの電荷は放電されず、プリチャージ電位を維持する。よって、図９のセンスノードＮｓｅｎｓｅは電源電位ＶＣＣとなる。制御信号φＬ２を電源電位ＶＣＣとすると、ノードＱは接地電位ＶＳＳ、即ち、“０”となる。
【０１３０】
逆に、メモリセルのデータが“１”（閾値電圧が負）の場合、ビット線ＢＬｉの電荷は放電される。よって、図９のセンスノードＮｓｅｎｓｅは接地電位ＶＳＳとなる。制御信号φＬ２を電源電位ＶＣＣとすると、ノードＱは電源電位ＶＣＣ、即ち、“１”となる。
【０１３１】
図１２は、センスアンプ回路にラッチされた１ページ分のデータのうちアドレスで指定されたバイトデータ（８ビットデータ）に対して、データの上書きが行われた状態を示している（ステップＳＴ２に対応）。
【０１３２】
図１３は、選択されたコントロールゲート線（ワード線）に接続されるメモリセルのデータを消去（ページ消去）した状態を示している（ステップＳＴ３に対応）。ページ消去により、選択されたコントロールゲート線に接続されるメモリセルのデータは、全て“１”となる。
【０１３３】
図１４は、選択されたコントロールゲート線（ワード線）に接続されるメモリセルに対して、センスアンプ回路にラッチされた１ページ分のデータを書き込み（ページ書き込み）した状態を示している（ステップＳＴ６に対応）。
【０１３４】
このように、メモリセルアレイ１１に対しては、動作上は、ページ単位のデータ書き換えとなっているが、実際は、バイト単位のデータの書き換えが行われたことになる。
【０１３５】
次に、図１５及び図１６のタイミングチャートを参照しながら、ページ書き込み、書き込みベリファイのための読み出し動作を、図９のセンスアンプ回路の動作を中心にして詳細に説明する。
【０１３６】
なお、図１５及び図１６は、１つのタイミングチャートを二つに分割したそれぞれの部分を示すものであり、図１５のｔ５と図１６のｔ５は、同じ時刻を表している。即ち、図１５の後半部の波形と図１６の前半部の波形が一部重複している。
【０１３７】
チップ外部からチップ内部に書き込みを指示するコマンドが入力されると、書き込み動作が開始される。
【０１３８】
まず、センスノードＮｓｅｎｓｅをリセットするために、制御信号ＤＣＢを電源電位ＶＣＣにする。この時、ＭＯＳトランジスタＭ３がオンして、センスノードＮｓｅｎｓｅが接地される（ｔ１）。
【０１３９】
また、制御信号ＤＣＢと共に制御信号ＢＬＳＨＦも電源電位ＶＣＣにすると、ＭＯＳトランジスタＭ１がオンして、ビット線ＢＬｉが接地される。
【０１４０】
書き込みデータをセンスアンプ回路にロードする前に、データラッチ制御信号φＬ１を電源電位ＶＣＣ、プリチャージ制御信号Ｌｏａｄを接地電位ＶＳＳにする。この時、ＭＯＳトランジスタＭ５，Ｍ７がオンして、ラッチ回路２１のラッチノードＱｂが強制接地され、データがリセットされる。即ち、センスアンプ回路２０の全てのセンスアンプにおいて、ラッチ回路２１のラッチノードＱが電源電位ＶＣＣ、ラッチノードＱｂが接地電位ＶＳＳになる（ｔ２）。
【０１４１】
次に、Ｉ／Ｏ線から書き込みデータがロードされ、センスアンプ回路２０の各ラッチ回路２１にデータがラッチされ、ノードＱ，Ｑｂはロードデータに応じて“Ｈ”、“Ｌ”に設定される（ｔ３）。
【０１４２】
具体的には、“０”書き込みを行なうメモリセルに対応するセンスアンプのラッチ回路２１では、ラッチノードＱに“Ｌ”（＝ＶＳＳ）が与えられ、“１”書き込み（書き込み禁止）のメモリセルに対応するセンスアンプのラッチ回路２１では、ラッチノードＱに“Ｈ”（＝ＶＣＣ）が与えられる。
【０１４３】
次に、制御信号ＢＬＳＨＦ，ＳＢＬが“Ｈ”になって、センスアンプ回路２０の各ラッチ回路２１にラッチされたデータに基づき、各ビット線の充電が開始される（ｔ４）。
【０１４４】
即ち、“０”書き込みを行なうメモリセルに接続されるビット線ＢＬｉは接地電位ＶＳＳに設定され、“１”書き込み（書き込み禁止）のメモリセルに接続されるビット線は電源電位ＶＣＣに充電される。選択されたコントロールゲート線（ワード線）は、書き込み電圧Ｖｐｒｏｇ（２０［Ｖ］程度）に設定される。
【０１４５】
この動作によって、１ページ分のメモリセルへの書き込みが行われる。
【０１４６】
データ書き込みが終了した後、データ書き込みがきちんと完了しているか否かを検証する書き込みベリファイが開始される。
【０１４７】
まず、書き込みベリファイのための読み出しが行われる。このベリファイ読み出し動作は通常の読み出し動作と同じである。
【０１４８】
制御信号ＤＣＢを電源電位ＶＣＣに設定すると、ＭＯＳトランジスタＭ３がオンして、センスノードＮｓｅｎｓｅが強制的に接地される（ｔ５）。
【０１４９】
続いて、選択されたコントロールゲート線ＣＧＬには、参照電位Ｖｒｅｆ（０．５［Ｖ］程度）が与えられ、セレクトゲート線ＳＳＬ，ＧＳＬには電源電位ＶＣＣが与えられると、ベリファイ読み出しが行われる（ｔ６）。
【０１５０】
読み出しに際しては、ビット線プリチャージ型のセンス方式、電流検知型のセンス方式などを用いることができる。ビット線プリチャージ型のセンス方式では、ビット線ＢＬｉをプリチャージし、フローティング状態にした後、メモリセルのデータに応じてビット線の電位を維持又は低下させる。電流検知型のセンス方式については、以下に詳述する。
【０１５１】
時刻ｔ６において、制御信号ＢＬＳＨＦを昇圧電位ＶＣＣ＋αから電位ＶＣＣ−αにクランプし、ＭＯＳトランジスタＭ１に流れるメモリセル電流とセンスノードＮｓｅｎｓｅを充電するＭＯＳトランジスタＭ２の電流とのバランスにより読み出しを行なう。そして、ビット線ＢＬｉの電位が、例えば、０．９［Ｖ］まで上昇すると、ＭＯＳトランジスタＭ１がカットオフ状態となり、センスノードＮｓｅｎｓｅが電源電位ＶＣＣとなる。
【０１５２】
センスノードＮｓｅｎｓｅが“Ｈ”（＝ＶＣＣ）になった後、ラッチ制御信号φＬ１を電源電位ＶＣＣとし、ＭＯＳトランジスタＭ５をオンさせる（ｔ７）。センスノードＮｓｅｎｓｅが電源電位ＶＣＣの場合（閾値がベリファイ電位Ｖｒｅｆよりも高いメモリセルに接続されるセンスアンプの場合）、ＭＯＳトランジスタＭ７がオンして、ラッチノードＱｂは接地電位ＶＳＳ、ラッチノードＱは電源電位ＶＣＣになる。
【０１５３】
ラッチノードＱに接地電位ＶＳＳがロードされ、正常に書き込みが行われると、ラッチ回路２１のラッチデータが反転する。メモリセルに対する書き込みが不十分な場合、ベリファイ読み出しにおいて、センスノードＮｓｅｎｓｅは、“Ｌ”（＝ＶＳＳ）のままであるため、ラッチ回路２１のデータ反転は起こらず、ラッチノードＱはＶＳＳを保つ。書き込み禁止のメモリセルに繋がるセンスアンプでは、ラッチノードＱは、電源電位ＶＣＣであるのでデータの反転はない。
【０１５４】
書き込み不十分なメモリセルが存在するとき、即ち、ラッチ回路２１のデータ反転が生じないセンスアンプがあるとき、書き込みとベリファイ読み出しが繰り返し行われる。そして、１ページ分の全てのセンスアンプのラッチノードＱの電位が電源電位ＶＣＣになると、書き込みが終了する。
【０１５５】
次に、図１７のタイミングチャートを参照しながら、バイト単位のデータ書き換え動作について、図９のセンスアンプ回路の動作を中心に詳細に説明する。
【０１５６】
チップ外部からチップ内部にバイト書き換えを指示するコマンドが入力されると、バイト書き換え動作が開始する。
【０１５７】
まず、選択されたコントロールゲート線（ワード線）に接続される１ページ分のメモリセルに対して、既に書き込まれているデータの逆読み出し動作が開始される。
【０１５８】
逆読み出し動作は、読み出し動作と同様である。
【０１５９】
まず、データラッチ制御信号φＬ１を電源電位ＶＣＣ、プリチャージ制御信号Ｌｏａｄを接地電位ＶＳＳに設定する。この時、ＭＯＳトランジスタＭ５，Ｍ７がオンして、ラッチ回路２１のラッチノードＱｂが強制接地され、データがリセットされる。即ち、センスアンプ回路の全てのラッチ回路２１のラッチノードＱが電源電位ＶＣＣ、ラッチノードＱｂが接地電位ＶＳＳになる（ｔ１）。
【０１６０】
次に、制御信号ＤＣＢを電源電位ＶＣＣに設定する。この時、ＭＯＳトランジスタＭ３がオンになり、センスノードＮｓｅｎｓｅが強制的に接地される（ｔ２）。続いて、選択されたコントロールゲート線ＣＧＬにＶＳＳ（＝０Ｖ）を与え、セレクトゲート線ＳＳＬ，ＧＳＬに電源電位ＶＣＣを与えると、読み出しが行われる（ｔ３）。
【０１６１】
センスノードＮｓｅｎｓｅが“Ｈ”（＝ＶＣＣ）になった後、ラッチ制御信号φＬ２が電源電位ＶＣＣとなり、ＭＯＳトランジスタＭ６がオンする（ｔ４）。センスノードＮｓｅｎｓｅが電源電位ＶＣＣの場合（即ち、データ“０”が書き込まれ、閾値電圧がＶＳＳよりも高いメモリセルに接続されるセンスアンプの場合）、ＭＯＳトランジスタＭ７がオンして、ラッチノードＱは接地電位ＶＳＳ、ラッチノードＱｂは電源電位ＶＣＣになる。
【０１６２】
次に、制御信号ＤＣＢを電源電位ＶＣＣに設定し、制御信号ＢＬＳＨＦを電源電位ＶＣＣ又は電位ＶＣＣ＋αに設定して、ビット線ＢＬｉ及びセンスノードＮｓｅｎｓｅをリセットする（ｔ５）。
【０１６３】
この後、カラムアドレスで指定されたセンスアンプ回路２０のラッチ回路２１にバイトデータがロードされ、ノードＱ，Ｑｂはバイトデータに応じて“Ｈ”，“Ｌ”に設定される（ｔ６）。
【０１６４】
ラッチ回路２１に書き込まれたページデータのうち所定のデータに対して、チップ外部から入力されたバイトデータが上書きされる。
【０１６５】
この後、選択されたコントロールゲート線に接続されるメモリセルに対してページ消去動作を行なう。
【０１６６】
選択ブロックのコントロールゲート線は接地電位ＶＳＳに設定し、非選択ブロックのコントロールゲート線及び全てのセレクトゲート線はフローティング状態に設定する。セルＰウェルに消去電圧Ｖｅｒａが印加されると、フローティング状態のセレクトゲート線と非選択ブロックのコントロールゲート線は、セルＰウェルとの容量カップリングにより、Ｖｅｒａ×β（βはカップリング比）に昇圧される。
【０１６７】
また、ビット線ＢＬｉ及びセルソース線ＳＬは、セルＰウェル内のＮ＋  層に接続される。このＮ＋  層とセルＰウェルとのｐｎ接合が順バイアスされると、ビット線ＢＬｉ及びセルソース線ＳＬは、それぞれＶｅｒａ−Ｖｂに充電される（ｔ７）。但し、Ｖｂは、ｐｎ接合のビルトイン・ポテンシャルである。
【０１６８】
この後、消去ベリファイを行ない、選択されたページのメモリセルが全て消去状態、即ち、メモリセルの閾値電圧が負になったことを確認する。ラッチ回路２１に蓄えられたデータに基づき、選択されたページのメモリセルに対して、書き込み動作及び書き込みベリファイ動作を行なう。
【０１６９】
なお、図１７では、消去ベリファイ以降の動作は、省略している。
【０１７０】
図１８は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイの一部を本発明のバイト型ＥＥＰＲＯＭのメモリセルアレイにした例である。
【０１７１】
本発明のバイト型ＥＥＰＲＯＭのメモリセルアレイは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイにおいて２つのセレクトトランジスタの間のメモリセルを１つにしたものと考えることができる。よって、本例のようなＥＥＰＲＯＭが容易に実現できることになる。
【０１７２】
本例のＥＥＰＲＯＭは、１本のビット線ＢＬｉに異なる構成の２種類のメモリセルユニットが接続される。即ち、第一のメモリセルユニットは、２つのセレクトトランジスタの間に複数個（例えば、４，８，１６，３２個など）のメモリセルが接続され、第二のメモリセルユニットは、２つのセレクトトランジスタの間に１個のメモリセルが接続される。
【０１７３】
コントロールゲート線（ワード線）の選択に当たっては、第一のメモリセルユニットの領域と第二のメモリセルユニットの領域で、別々に駆動回路を設けるようにしてもよいし、共通化できるならば、両領域の駆動回路を一つにまとめるようにしてもよい。
【０１７４】
図１８のＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイに代えて、以下のようなメモリセルアレイを採用することも可能である。
【０１７５】
図１９に示すメモリセルアレイは、ＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイである。図２２に示すメモリセルアレイは、ＤＩＮＯＲ型フラッシュＥＥＰＲＯＭのメモリセルアレイである。
【０１７６】
図１９のＡＮＤ型フラッシュＥＥＰＲＯＭのＡＮＤユニットは、サブビット線とサブソース線の間に並列に接続された複数のメモリセルを有する。サブビット線は、ドレイン側セレクトトランジスタを経由してメインビット線に接続される。サブソース線は、ソース側セレクトトランジスタを経由してメインソース線に接続される。
【０１７７】
例えば、６４メガビットＡＮＤ型フラッシュＥＥＰＲＯＭの場合、１つのＡＮＤユニットは、１２８個のメモリセル（ｍ＝１２８）と２個のセレクトトランジスタから構成される。
【０１７８】
このメモリセルアレイの特徴は、ビット線（データ線）、ソース線がそれぞれ階層化されている点にある。ビット線及びソース線は、それぞれメイン配線とサブ配線からなり、サブ配線は、拡散層で形成された擬似コンタクトレス構造を有している。
【０１７９】
メモリセルに対するデータの書き込み／消去は、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流により行なう。
【０１８０】
図２０に示すように、データの書き込みは、フローティングゲートの電子をドレインへＦＮトンネル電流を用いて引き抜くことにより行う。図２１に示すように、データの消去は、基板（チャネル全面）からフローティングゲートへＦＮトンネル電流を用いて電子を注入することにより行う。
【０１８１】
図２２のＤＩＮＯＲ（Ｄｉｖｉｄｅｄ  Ｂｉｔ  Ｌｉｎｅ  ＮＯＲ）型フラッシュＥＥＰＲＯＭは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのように単一電源動作が可能で、かつ、書き換えスピードが高速で、メモリセルサイズが小さいという特長と、ＮＯＲ型フラッシュＥＥＰＲＯＭのように高速なランダムアクセスが可能であるという特長を合せ持つ。
【０１８２】
ＤＩＮＯＲ型フラッシュＥＥＰＲＯＭのメモリセルユニットは、メモリセルアレイ内のメインビット線とサブビット線を階層構造にしているため、サイズ的には、ＡＮＤ型のＡＮＤユニットとほぼ等しい。メモリセルの構造は、ＮＯＲ型フラッシュＥＥＰＲＯＭやＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルの構造と同じく、スタックトゲート型であり、メモリセルのドレインは、ポリシリコンで形成されたサブビット線に接続される。
【０１８３】
例えば、１６メガビットＤＩＮＯＲ型フラッシュＥＥＰＲＯＭの場合、サブビット線には６４個のメモリセルが接続される。メモリセルに対するコンタクトをポリシリコンと拡散層のいわゆる埋め込みコンタクトで達成すれば、メモリセルサイズの縮小化を図ることができる。
【０１８４】
メモリセルに対するデータの書き込み／消去のメカニズムは、ＡＮＤ型フラッシュＥＥＰＲＯＭと同じであり、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流で行なう。
【０１８５】
即ち、メモリセルに対するデータの書き込みは、フローティングゲートの電子をドレインへＦＮトンネル電流を用いて引き抜くことにより行う。データの消去は、基板（チャネル全面）からフローティングゲートへＦＮトンネル電流を用いて電子を注入することにより行う。
【０１８６】
図１９及び図２２のメインビット線に図９のセンスアンプ回路が接続され、図１０のフローチャートに基づき、バイト単位のデータ書き換えが実行される。
【０１８７】
このように、図１８、図１９及び図２２に示すようなメモリセルアレイを有するＥＥＰＲＯＭにおいても、図１０のフローチャートに示すような書き換え方法を採用することにより、メモリセルアレイの各メモリセルユニットに対してバイト単位のデータ書き換えが可能である。
【０１８８】
また、本発明のバイト型ＥＥＰＲＯＭのメモリセルにおいて、ビット線側のセレクトトランジスタを省略し、１個のメモリセルトランジスタと１個のソース側セレクトトランジスタによりメモリセルユニットを構成することもできる。この場合、データ書き込み時に、センスアンプ回路のデータに基づき、書き込み禁止のビット線には、書き込み電圧Ｖｐｒｏｇの約１／２の書き込み禁止用の中間電圧Ｖｍを印加する。
【０１８９】
ところで、従来、ＳＯＮＯＳ（silicon-oxide-nitride-oxide-silicon）セルと呼ばれるメモリセルが知られている。このメモリセルの特徴は、ゲート電極（ワード線）直下のシリコン窒化膜にトラップされる電子の量により、データ（“０”又は“１”）が特定される点にある。
【０１９０】
ＳＯＮＯＳセルについては、例えば、非特許文献４に開示されている。
【０１９１】
非特許文献４のメモリセルユニットは、１つのメモリセルとこれを挟み込む２つのセレクトトランジスタから構成される。また、この非特許文献４は、ＳＯＮＯＳセルにおいてバイト単位のデータ書き換えが可能であることを指摘する（“LOAD-LATCHES-ROW-ERASE operation”ｐ．１６４左欄第３１〜第４０行参照）。
【０１９２】
しかし、非特許文献４は、バイト単位のデータ書き換え動作について具体的に開示していない。つまり、実際に、どのようにしてバイト単位のデータ書き換えを行うのかは不明である。また、非特許文献４に開示されるメモリセルは、メモリセルのゲートとセレクトトランジスタのゲートがオーバーラップした構造を有し、フラッシュＥＥＰＲＯＭのようなスタックゲート構造を有していない。
【０１９３】
また、本発明では、従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの効果及び非特許文献４のメモリセルの効果とは異なる顕著な効果を奏することができる。
【０１９４】
即ち、書き込み後又は消去後のメモリセルの閾値分布は、例えば、上述したように、図６又は図７に示すようになる。ここで、従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、データ“１”，“０”の閾値分布の上限及び下限が決められており、ベリファイにより各データの閾値分布を所定範囲内に収めなければならない。また、非特許文献４のメモリセルは、ＳＯＮＯＳ構造であり、シリコン窒化膜の電子のトラップ量はある程度決まっているため、メモリセルの閾値分布を自由にシフトさせることは困難である（これについては、例えば、非特許文献５を参照）。
【０１９５】
これに対し、本発明によれば、例えば、書き込み又は消去の時間や電圧を調整することにより、図６又は図７において、データ“１”の閾値分布とデータ“０”の閾値分布が互いに十分に離れるようにすることができる。つまり、データ“１”の閾値分布とデータ“０”の閾値分布のマージン（ギャップ）を大きくすることで、書き込み及び消去を十分にし、誤読み出しを防止できる。しかも、各データの閾値分布の上限及び下限はないため、ベリファイが不要で、いわゆる一発書き込み及び消去が可能である。
【０１９６】
図２３は、本発明のバイト型ＥＥＰＲＯＭの回路ブロックの一例を示している。図２４は、図２３のメモリセルアレイ１１の一部を示している。
【０１９７】
本例の回路ブロックは、図３のメモリセルアレイを有するＥＥＰＲＯＭに適用されるもので、ＮＡＮＤ型ＥＥＰＲＯＭの回路ブロックに近似している。
【０１９８】
本発明では、メモリセルユニットを１つのメモリセルとこれを挟み込む２つのセレクトトランジスタの３素子から構成しているため、１つのブロックＢＬＫｉ（ｉ＝０，１，…ｎ）内には、１本のコントロールゲート線ＣＧＬに繋がるメモリセル、即ち、１ページ分のメモリセルが配置される。
【０１９９】
コントロールゲート・セレクトゲートドライバ１２ｃは、１つのブロックＢＬＫｉ（ｉ＝０，１，…ｎ）、即ち、１本のコントロールゲート線ＣＧＬ（１ページ）に対応して設けられる。各ドライバ１２ｃは、昇圧回路を含んでいる。プリデコーダ１２ａ及びロウデコーダ１２ｂも、１つのブロックＢＬＫｉ、即ち、１本のコントロールゲート線ＣＧＬ（１ページ）に対応して設けられる。
【０２００】
ロウアドレス信号は、アドレスレジスタ１９を経由してプリデコーダ１２ａに入力される。そして、プリデコーダ１２ａ及びロウデコーダ１２ｂにより１つのロウ（又は１つのブロック）が選択される。選択ブロックがＢＬＫｉのとき、例えば、ドライバ１２ｃは、選択ブロックＢＬＫｉ内のコントロールゲート線ＣＧＬ及びセレクトゲート線ＳＳＬ，ＧＳＬに、動作モードに応じた所定の電位を与える（表３及び４参照）。
【０２０１】
ラッチ機能を持つセンスアンプ回路１３は、読出しデータや書込みデータをラッチする。読出しデータ（出力データ）は、カラム選択回路１５及び入出力バッファ１８を経由してメモリチップの外部に出力される。書込みデータ（入力データ）は、入出力バッファ１８及びカラム選択回路１５を経由してラッチ機能を持つセンスアンプ回路１３にラッチされる。
【０２０２】
コマンド信号は、データ入出力バッファ１８及びコマンドレジスタ２５を経由してコマンドデコーダ２６に入力される。制御回路１７には、コマンドデコーダ２６の出力信号、コマンドラッチイネーブル信号ＣＬＥ、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥなどの信号が入力される。
【０２０３】
信号生成回路（昇圧回路）２７は、制御回路１７の制御の下、コントロールゲート線ＣＧＬ及びセレクトゲート線ＳＳＬ，ＧＳＬに与える電位を生成し、この電位をコントロールゲート・セレクトゲートドライバ１２ｃに供給する。
【０２０４】
図２５は、本発明のバイト型ＥＥＰＲＯＭの回路ブロックの他の例を示している。図２６は、図２５のメモリセルアレイ１１の一部を示している。
【０２０５】
本例の回路ブロックは、図１８のメモリセルアレイを有するＥＥＰＲＯＭに適用されるものである。
【０２０６】
メモリセルアレイは、本発明に関わるメモリセルユニットが配置される３トラセル部１１−０とＮＡＮＤセルユニットが配置されるＮＡＮＤセル部１１−１から構成される。
【０２０７】
３トラセル部１１−０は、１つのメモリセルとこれを挟み込む２つのセレクトトランジスタの３素子からなるメモリセルユニットを有し、ｎ個のブロックＢＬＫ０，ＢＬＫ１，…ＢＬＫｎに分けられている。ＮＡＮＤセル部１１−１は、直列接続された複数個（４、８、１６個など）のメモリセルとこれを挟み込む２つのセレクトトランジスタからなるＮＡＮＤセルユニットを有し、ｍ個のブロックＢＬＫ０，ＢＬＫ１，…ＢＬＫｍに分けられている。
【０２０８】
３トラセル部１１−０の各ブロックＢＬＫｉ（ｉ＝０，１，…ｎ）内には、１本のコントロールゲート線ＣＧＬに繋がるメモリセル、即ち、１ページ分のメモリセルが配置される。これに対し、ＮＡＮＤセル部１１−１の各ブロックＢＬＫｉ（ｉ＝０，１，…ｍ）内には、複数本のコントロールゲート線ＣＧＬに繋がるメモリセル、即ち、複数ページ分のメモリセルが配置される。
【０２０９】
３トラセル部１１−０では、コントロールゲート・セレクトゲートドライバ１２ｃは、１つのブロックＢＬＫｉ、即ち、１本のコントロールゲート線ＣＧＬ（１ページ）に対応して設けられる。各ドライバ１２ｃは、昇圧回路を含んでいる。プリデコーダ１２ａ及びロウデコーダ１２ｂも、１つのブロックＢＬＫｉ、即ち、１本のコントロールゲート線ＣＧＬ（１ページ）に対応して設けられる。
【０２１０】
ＮＡＮＤセル部１１−１では、コントロールゲート・セレクトゲートドライバ１２ｃは、複数のコントロールゲート線ＣＧＬ０，…ＣＧＬ７（複数ページ）を含む１つのブロックＢＬＫｉに対応して設けられる。各ドライバ１２ｃは、昇圧回路を含んでいる。プリデコーダ１２ａ及びロウデコーダ１２ｂも、複数のコントロールゲート線ＣＧＬ０，…ＣＧＬ７（複数ページ）を含む１つのブロックＢＬＫｉに対応して設けられる。
【０２１１】
ロウアドレス信号は、アドレスレジスタ１９を経由してプリデコーダ１２ａに入力される。そして、プリデコーダ１２ａ及びロウデコーダ１２ｂにより、３トラセル部１１−０又はＮＡＮＤセル部１１−１の１つのロウ（又は１つのブロック）が選択される。
【０２１２】
ラッチ機能を持つセンスアンプ回路１３は、読出しデータや書込みデータをラッチする。読出しデータ（出力データ）は、カラム選択回路１５及び入出力バッファ１８を経由してメモリチップの外部に出力される。書込みデータ（入力データ）は、入出力バッファ１８及びカラム選択回路１５を経由してラッチ機能を持つセンスアンプ回路１３にラッチされる。
【０２１３】
コマンド信号は、データ入出力バッファ１８及びコマンドレジスタ２５を経由してコマンドデコーダ２６に入力される。制御回路１７には、コマンドデコーダ２６の出力信号、コマンドラッチイネーブル信号ＣＬＥ、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥなどの信号が入力される。
【０２１４】
信号生成回路（昇圧回路）２７は、制御回路１７の制御の下、コントロールゲート線ＣＧＬ及びセレクトゲート線ＳＳＬ，ＧＳＬに与える電位を生成し、この電位をコントロールゲート・セレクトゲートドライバ１２ｃに供給する。
【０２１５】
図２７は、図２３乃至図２６のＥＥＰＲＯＭに適用されるバイト単位のデータ書き換え動作を示している。
【０２１６】
この書き換え動作は、図１１乃至図１４に示す書き換え動作をまとめて分かり易くしたものである。
【０２１７】
本発明のバイト単位のデータ書き換え動作は、以下の４つの主要な工程から構成される。  
i.    選択ブロック内の１ページ分のメモリセルに対してデータの逆読み出しを行い、これをラッチ機能を持つセンスアンプ回路に保持する。  
ii.   ラッチ機能を持つセンスアンプ回路に保持されたデータに対してバイトデータの上書きを行う。  
iii.  選択ブロック内の１ページ分のメモリセルのデータを消去する。  
iv.   ラッチ機能を持つセンスアンプ回路に保持されたデータを選択ブロック内の１ページ分のメモリセルに書き込む。
【０２１８】
以上の工程により、フラッシュＥＥＰＲＯＭと同一のプロセスで製造でき、かつ、同一の書き換え方法が適用されるにもかかわらず、バイト単位でデータの書き換えが行える不揮発性半導体メモリを提供できる（フラッシュＥＥＰＲＯＭは、通常、上記i. の工程なしに、ブロック単位でメモリセルのデータを一括消去してしまうため、バイト単位でのデータ書き換えはできない。但し、消去後、バイト単位で書き込むことは可能である。）。
【０２１９】
ここで、図２７に示すバイト単位のデータ書き換え方法が適用されるＥＥＰＲＯＭのメモリセルのデータ書き換え回数について検討する。
【０２２０】
図２７の書き換え方法により１バイト分のデータ書き換えを行う場合、選択ブロック内の１ページ分のデータに対して１回の逆読み出し動作、消去動作及び書き込み動作が行われる。つまり、選択ブロック内では、データ書き換えを行わないメモリセルについても１回の逆読み出し動作、消去動作及び書き込み動作が行われる。
【０２２１】
従って、例えば、１ページ内の全てのデータを書き換える場合、図２７の書き換え方法により１ページ分のデータを１バイトごとに書き換えるときのページ読み出し、消去、書き込み回数は、１ページ分のデータを一度に書き換える場合のページ読み出し、消去、書き込み回数よりも、１ページ内に含まれるバイト数倍だけ実質的に多くなる。
【０２２２】
例えば、１ページが６４バイトからなる場合、１ページ分のデータを一度に書き換えるときは１回のページ読み出し、消去、書き込み動作で足りるが、１ページ分のデータを１バイトごとに書き換えるときは６４回のページ読み出し、消去、書き込み動作が必要になる。
【０２２３】
このように、図２７に示すバイト単位のデータ書き換え方法では、１バイト分のデータ書き換えを行う場合に、選択ブロック内の１ページ分のデータに対して１回の逆読出し動作、消去動作及び書込み動作が行われる。よって、本発明の手法により１ページ分のデータを書き換える場合のページ読み出し、消去、書き込み回数は、１ページ分のデータを一度に書き換える場合のページ読み出し、消去、書き込み回数よりも、最大で、１ページ内に含まれるバイト数倍だけ多くなる。
【０２２４】
なお、このようなページ読み出し、消去、書き込み回数の増加を防止するため、図２７の書き換え方法における１回のページ読み出し後に、複数バイトのデータを上書きし、ページ読み出し、消去、書き込み回数を減らすこともできる。
【０２２５】
但し、以下では、複数バイトのデータの上書きとは別の手段により、バイト単位の書き換えを維持しつつ、ページ読み出し、消去、書き込み回数を減らすことができる不揮発性半導体メモリにいて説明する。
【０２２６】
図２８は、図２３のバイト型ＥＥＰＲＯＭの改良例を示している。
【０２２７】
本発明では、メモリセルアレイ１１を、ロウ方向及びカラム方向に行列状に配置される複数のブロックＢＬＫｉ−ｊ（ｉ＝０，１，…ｎ；ｊ＝０，１，２，３）から構成している。
【０２２８】
いままで説明してきた例では、図２３及び図２５に示すように、ブロックＢＬＫｉは、カラム方向にのみ配置され、１本のコントロールゲート線ＣＧＬに接続される１ページ分のメモリセルは、必ず、同一のブロックＢＬＫｉ内に存在していた。本発明では、１ページ分のメモリセルを、１バイト（８ビット）の正数倍単位で複数に分け、ロウ方向にも複数のブロックを配置するようにしている。
【０２２９】
具体的には、１ページがｋ（ｋは、正数）バイトのメモリセルから構成される場合、１つのブロックをｒ（ｒは、正数、ｒ≦ｋ）バイトのメモリセルから構成すると、ロウ方向のブロックの数は、ｋ／ｒ個となる。本例では、ロウ方向のブロック数を４個としている。この場合、例えば、１つのブロックは、１６バイトのメモリセルから構成され、１ページは、６４バイトのメモリセルから構成される。
【０２３０】
メインコントロールゲート・セレクトゲートドライバ１２ｃは、ロウ方向の４つのブロックＢＬＫｉ−ｊ、即ち、１本のコントロールゲート線ＣＧＬ（１ページ）に対応して設けられる。各ドライバ１２ｃは、昇圧回路を含んでいる。プリデコーダ１２ａ及びロウデコーダ１２ｂも、４つのブロックＢＬＫｉ−ｊ、即ち、１本のコントロールゲート線ＣＧＬ（１ページ）に対応して設けられる。
【０２３１】
サブ・コントロールゲートドライバ２８は、各ブロックＢＬＫｉ−ｊに対応して設けられる。
【０２３２】
ロウアドレス信号は、アドレスレジスタ１９を経由してプリデコーダ１２ａ及びサブデコーダ２９に入力される。そして、プリデコーダ１２ａ及びロウデコーダ１２ｂにより、１つのロウ内の４つのブロックＢＬＫｉ−ｊが選択される。また、サブデコーダ２９により、選択された４つのブロックＢＬＫｉ−ｊのうちの１つを選択する。
【０２３３】
なお、サブデコーダ２９は、選択された１つのロウ内の複数のブロック又は選択された１つのロウ内の全てのブロック（本例では、４つのブロック）を選択するような機能を有していてもよい。
【０２３４】
そして、本発明では、ブロック単位で、データの読み出し、消去及び書き込みができるようになっている。つまり、バイト単位のデータ書き換え動作において、１ページ分のデータをラッチ機能を持つセンスアンプ回路に読み出す必要がない。よって、本発明では、バイト単位のデータ書き換え動作において、図２３及び図２５の例よりも、ページ読み出し、消去、書き込み回数を減らすことができ、実質的なページ書き換え特性を向上させることができる。
【０２３５】
例えば、１ページがｋ（ｋは、正数）バイトのメモリセルから構成されるＥＥＰＲＯＭのページ書き換え特性（書き換え回数）が１×１０６回である場合について考える。
【０２３６】
図２３及び図２５の例では、１ページ分のデータを書き換えるのにｋ回のページ読み出し、消去、書き込み動作が必要であるため、実質的には、ページ書き換え特性が（１／ｋ）×１０６回に減少する。
【０２３７】
本発明では、１ページをｋ／ｒ（ｒは、正数、ｒ≦ｋ）のブロックに分け、各ブロックをｒバイトのメモリセルから構成し、ブロック単位で、データの読み出し、消去及び書き込みができるようにしているため、１ページ分のデータを書き換えるためのページ読み出し、消去、書き込み動作は、実質的には、（１／ｒ）×１０６回で済む。
【０２３８】
具体的な数値で示せば、例えば、１ページが６４バイトから構成される場合、図２３及び図２５の例のページ書き換え特性は、１．７×１０４回となる。一方、１ページが８個のブロックから構成され、１ブロックが８バイトから構成される場合、本発明のページ書き換え特性は、１．３×１０５回となり、図２３及び図２４の例よりも１桁だけ実質的な書き換え特性が向上する。
【０２３９】
なお、本発明の場合、１ブロックを１バイトから構成することにより、実質的な書き換え特性を、最大で、１×１０６回にすることができる。
【０２４０】
選択ブロックがＢＬＫｉ−ｊのとき、メインコントロールゲート・セレクトゲートドライバｉは、選択ブロックＢＬＫｉ−ｊ内のコントロールゲート線ＣＧＬ及びセレクトゲート線ＳＳＬ，ＧＳＬに動作モードに応じた所定の電位を与える（表３及び４参照）。
【０２４１】
ラッチ機能を持つセンスアンプ回路１３は、読出しデータや書込みデータをラッチする。読出しデータ（出力データ）は、カラム選択回路１５及び入出力バッファ１８を経由してメモリチップの外部に出力される。書込みデータ（入力データ）は、入出力バッファ１８及びカラム選択回路１５を経由してラッチ機能を持つセンスアンプ回路１３にラッチされる。
【０２４２】
コマンド信号は、データ入出力バッファ１８及びコマンドレジスタ２５を経由してコマンドデコーダ２６に入力される。制御回路１７には、コマンドデコーダ２６の出力信号、コマンドラッチイネーブル信号ＣＬＥ、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥなどの信号が入力される。
【０２４３】
信号生成回路（昇圧回路）２７は、制御回路１７の制御の下、コントロールゲート線ＣＧＬ及びセレクトゲート線ＳＳＬ，ＧＳＬに与える電位を生成し、この電位をコントロールゲート・セレクトゲートドライバ１２ｃに供給する。
【０２４４】
図２９は、プリデコーダＰＤｉの構成の一例を示している。
【０２４５】
本例では、ロウ数、即ち、コントロールゲート線ＣＧＬの数（ブロック数）を１０２４（２１０）本と仮定する。この場合、１０ビットのロウアドレス信号ａ１，ａ２，…ａ１０により、１本のコントロールゲート線ＣＧＬを選択することができる。
【０２４６】
ロウアドレス信号ａ１，ａ２，ａ３は、ＮＡＮＤ回路３０−１に入力され、ロウアドレス信号ａ４，ａ５，ａ６は、ＮＡＮＤ回路３０−２に入力され、ロウアドレス信号ａ７，ａ８，ａ９，ａ１０は、ＮＡＮＤ回路３０−３に入力される。ＮＡＮＤ回路３０−１の出力信号は、インバータ３１−１を経由して信号Ｄとなり、ＮＡＮＤ回路３０−２の出力信号は、インバータ３１−２を経由して信号Ｅとなり、ＮＡＮＤ回路３０−３の出力信号は、インバータ３１−３を経由して信号Ｆとなる。
【０２４７】
各プリデコーダＰＤｉには、それぞれ異なるロウアドレス信号ａ１，ａ２，…ａ１０が入力される。そして、選択された１つのロウに属するプリデコーダＰＤｉの出力信号Ｄ，Ｅ，Ｆのみが全て“１”となる。
【０２４８】
図３０は、ロウデコーダＲＤｉ及びメインコントロールゲート・セレクトゲートドライバｉの構成の一例を示している。
【０２４９】
ロウデコーダＲＤｉは、ＮＡＮＤ回路３２及びインバータ３３から構成される。プリデコーダＰＤｉの出力信号Ｄ，Ｅ，Ｆは、ＮＡＮＤ回路に入力される。
【０２５０】
メインコントロールゲート・セレクトゲートドライバｉは、昇圧回路３４及びドライブ回路としてのＮチャネルＭＯＳトランジスタ３５−１，３５−２，３５−３から構成される。
【０２５１】
選択ロウに属するメインコントロールゲート・セレクトゲートドライバｉでは、ＮチャネルＭＯＳトランジスタ３５−１，３５−２，３５−３のゲートに電源電位ＶＣＣ又は昇圧電位が印加される。
【０２５２】
例えば、データ書き込み時、選択ロウに属するドライバｉでは、昇圧回路３４の出力電位ＶＢが昇圧電位Ｖｐｒｏｇとなり、ＮチャネルＭＯＳトランジスタ３５−１，３５−２，３５−３がオン状態になる。一方、信号生成回路２７において、ＳＳ（＝ＶＣＣ）、ＣＧ（＝Ｖｐｒｏｇ）、ＧＳ（＝０Ｖ）が生成される。これらの電位ＳＳ，ＣＧ，ＧＳは、ＮチャネルＭＯＳトランジスタ３５−１，３５−２，３５−３を経由して、選択ロウ内のメインコントロールゲート線ＣＧＬｉ及びセレクトゲート線ＳＳＬｉ，ＧＳＬｉに伝達される。
【０２５３】
また、データ消去時、選択ロウに属するドライバｉでは、昇圧回路３４の出力電位ＶＢが電源電位ＶＣＣとなり、ＮチャネルＭＯＳトランジスタ３５−１，３５−２，３５−３がオン状態になる。一方、信号生成回路２７において、ＳＳ（＝ＶＣＣ）、ＣＧ（＝０Ｖ）、ＧＳ（＝ＶＣＣ）が生成される。これらの電位ＳＳ，ＣＧ，ＧＳは、ＮチャネルＭＯＳトランジスタ３５−１，３５−２，３５−３を経由して、選択ロウ内のメインコントロールゲート線ＣＧＬｉ及びセレクトゲート線ＳＳＬｉ，ＧＳＬｉに伝達される。
【０２５４】
なお、セレクトゲート線ＳＳＬｉ，ＧＳＬｉについては、この後、フローティングとなるため、Ｐウェルに消去電位Ｖｅｒａが与えられたとき、セレクトゲート線ＳＳＬｉ，ＧＳＬｉの電位は、Ｐウェルとセレクトゲート線ＳＳＬｉ，ＧＳＬｉの容量カップリングにより、Ｖｅｒａ＋αに上昇する。
【０２５５】
また、データ読み出し時、選択ロウに属するドライバｉでは、昇圧回路３４の出力電位ＶＢが電源電位ＶＣＣ又はＶＣＣ＋α（αは、Ｎチャネルトランジスタの閾値電圧以上の値）となり、ＮチャネルＭＯＳトランジスタ３５−１，３５−２，３５−３がオン状態になる。一方、信号生成回路２７において、ＳＳ（＝ＶＣＣ）、ＣＧ（＝０Ｖ又はＶＣＣ）、ＧＳ（＝ＶＣＣ）が生成される。これらの電位ＳＳ，ＣＧ，ＧＳは、ＮチャネルＭＯＳトランジスタ３５−１，３５−２，３５−３を経由して、選択ロウ内のメインコントロールゲート線ＣＧＬｉ及びセレクトゲート線ＳＳＬｉ，ＧＳＬｉに伝達される。
【０２５６】
非選択ロウに属するメインコントロールゲート・セレクトゲートドライバｉでは、ＮチャネルＭＯＳトランジスタ３５−１，３５−２，３５−３のゲートに接地電位が印加されるため、ＮチャネルＭＯＳトランジスタ３５−１，３５−２，３５−３は、オフ状態となる。よって、非選択ロウ内のメインコントロールゲート線ＣＧＬｉ及びセレクトゲート線ＳＳＬｉ，ＧＳＬｉは、全てフローティング状態になっている。
【０２５７】
なお、非選択ロウ内のセレクトゲート線ＳＳＬｉ，ＧＳＬｉについては、データ読み出し時にＶＳＳ（０Ｖ）を印加するようにしてもよい。この場合、例えば、全てのセレクトゲート線ＳＳＬｉ，ＧＳＬｉにそれぞれ接地用ＭＯＳトランジスタを接続し、ロウ（又はブロック）選択の有無により、この接地用ＭＯＳトランジスタのオン／オフを制御する。
【０２５８】
図３１は、１ロウ内に配置される複数のブロックとサブコントロールゲートドライバの構成の一例を示している。
【０２５９】
本例では、図２８の回路ブロックに対応させ、１ロウ内に４つのブロックＢＬＫｉ−０，ＢＬＫｉ−１，ＢＬＫｉ−２，ＢＬＫｉ−３が配置される場合について説明する。
【０２６０】
各ブロックＢＬＫｉ−ｊ（ｊ＝０，１，２，３）内には、それぞれサブコントロールゲート線ＣＧＬｉ−０，ＣＧＬｉ−１，ＣＧＬｉ−２，ＣＧＬｉ−３が配置される。サブコントロールゲート線ＣＧＬｉ−ｊ（ｊ＝０，１，２，３）は、それぞれブロックＢＬＫｉ−ｊ内に配置される１バイトの正数倍（例えば、１６バイト）のメモリセルに接続される。
【０２６１】
サブコントロールゲート線ＣＧＬｉ−ｊは、それぞれサブコントロールゲートドライバ２８を構成するドライブ回路としてのＮチャネルＭＯＳトランジスタ３６−ｊを経由して、メインコントロールゲート線ＣＧＬｉに接続される。
【０２６２】
ＮチャネルＭＯＳトランジスタ３６−ｊのオン／オフは、サブデコーダ２９により制御される。サブデコーダ２９は、１つのＮチャネルＭＯＳトランジスタ３６−ｊ（１つのブロック）を選択する機能を有している。
【０２６３】
なお、サブデコーダ２９に、複数又は全てのＮチャネルＭＯＳトランジスタ３６−ｊ（複数又は全てのブロック）を選択する機能を持たせてもよい。
【０２６４】
データ書き込み時、選択ロウ内の選択ブロックＢＬＫｉ−ｊでは、ＮチャネルＭＯＳトランジスタ３６−ｊのゲートにＶｐｒｏｇが印加されるため、このＮチャネルＭＯＳトランジスタ３６−ｊは、オン状態となる。よって、書き込み用の高電位Ｖｐｒｏｇが、メインコントロールゲート線ＣＧＬｉから選択ブロックＢＬＫｉ−ｊ内のサブコントロールゲート線ＣＧＬｉ−ｊに伝達される。
【０２６５】
また、データ消去時、選択ロウ内の選択ブロックＢＬＫｉ−ｊでは、ＮチャネルＭＯＳトランジスタ３６−ｊのゲートにＶＣＣが印加されるため、このＮチャネルＭＯＳトランジスタ３６−ｊは、オン状態となる。よって、接地電位がメインコントロールゲート線ＣＧＬｉから選択ブロックＢＬＫｉ−ｊ内のサブコントロールゲート線ＣＧＬｉ−ｊに伝達される。
【０２６６】
また、データ読み出し時、選択ロウ内の選択ブロックＢＬＫｉ−ｊでは、ＮチャネルＭＯＳトランジスタ３６−ｊのゲートにＶＣＣが印加されるため、このＮチャネルＭＯＳトランジスタ３６−ｊは、オン状態となる。よって、接地電位又は電源電位ＶＣＣがメインコントロールゲート線ＣＧＬｉから選択ブロックＢＬＫｉ−ｊ内のサブコントロールゲート線ＣＧＬｉ−ｊに伝達される（表３及び表４参照）。
【０２６７】
一方、選択ロウ内の非選択ブロックＢＬＫｉ−ｊでは、ＮチャネルＭＯＳトランジスタ３６−ｊのゲートに接地電位が印加されるため、このＮチャネルＭＯＳトランジスタ３６−ｊは、オフ状態となる。つまり、非選択ブロックＢＬＫｉ−ｊ内のサブコントロールゲート線ＣＧＬｉ−ｊは、フローティング状態となる。
【０２６８】
ここで、選択ロウにおいては、メインコントロールゲート線ＣＧＬｉの直下に複数のサブコントロールゲート線ＣＧＬｉ−ｊが配置される。よって、書き込み、消去、読み出し時に、メインコントロールゲート線ＣＧＬｉに所定電位が印加された場合、容量カップリングにより、非選択ブロックＢＬＫｉ−ｊ内のサブコントロールゲート線ＣＧＬｉ−ｊの電位が変化する可能性がある。
【０２６９】
しかし、非選択ブロックＢＬＫｉ−ｊ内のサブコントロールゲート線ＣＧＬｉ−ｊの電位が変化は、書き込み、消去、読み出し動作に何ら不都合を与えることはない。
【０２７０】
なお、選択ロウ内のセレクトゲート線ＳＳＬｉ，ＧＳＬｉは、選択ロウ内の全てのブロックＢＬＫｉ−ｊに共通になっている。
【０２７１】
よって、データ書き込み時には、選択ロウ内の全てのブロックＢＬＫｉ−ｊのセレクトゲート線ＳＳＬｉ，ＧＳＬｉには、ＮチャネルＭＯＳトランジスタ３５−１，３５−３を経由して接地電位又は電源電位ＶＣＣが印加される。データ消去時には、選択ロウ内の全てのブロックＢＬＫｉ−ｊのセレクトゲート線ＳＳＬｉ，ＧＳＬｉには、ＮチャネルＭＯＳトランジスタ３５−１，３５−３を経由してＶＣＣが印加される。データ読み出し時には、選択ロウ内の全てのブロックＢＬＫｉ−ｊのセレクトゲート線ＳＳＬｉ，ＧＳＬｉには、ＮチャネルＭＯＳトランジスタ３５−１，３５−３を経由して電源電位ＶＣＣが印加される（表３及び表４参照）。
【０２７２】
図３２は、図２８乃至図３１のＥＥＰＲＯＭに適用されるバイト単位のデータ書き換え動作の第１例を示している。
【０２７３】
本発明のバイト単位のデータ書き換え動作は、以下の４つの主要な工程から構成される。  
i.    選択ブロック内のメモリセルに対してデータの逆読み出しを行い、これをラッチ機能を持つセンスアンプ回路に保持する。  
ii.   ラッチ機能を持つセンスアンプ回路に保持されたデータに対してバイトデータの上書きを行う。  
iii.  選択ブロック内のメモリセルのデータを消去する。  
iv.   ラッチ機能を持つセンスアンプ回路に保持されたデータを選択ブロック内のメモリセルに書き込む。
【０２７４】
本発明のバイト単位のデータ書き換え動作の特徴は、図２７の書き換え動作と比較すれば明らかなように、バイト単位のデータ書き換えを行うに当たって、選択ロウ内の１ページ分のデータを逆読み出しすることなく、選択ロウ内の選択ブロックＢＬＫｉ−ｊのデータ（１バイトの正数倍のデータ）のみに対して逆読み出しを行っている。つまり、選択ロウ内の非選択ブロックのメモリセルのデータに対しては逆読み出しを行わなくてよいため、データ書き換えを行わないメモリセルに対する不要な読み出し、消去、書き込み動作をなくすことができる。
【０２７５】
よって、同じデータを書き換えるとすると、本発明の書き換え動作は、図２７の書き換え動作に比べて、ページ読み出し、消去、書き込みの回数を減らすことができ、実質的なページ書き換え特性（書き換え回数）を向上させることができる。
【０２７６】
このように、本発明によれば、フラッシュＥＥＰＲＯＭと同一のプロセスで製造でき、かつ、同一の書き換え方法が適用されるにもかかわらず、書き換え特性を悪くすることなしにバイト単位でのデータの書き換えが可能である。
【０２７７】
図３３は、図２８乃至図３１のＥＥＰＲＯＭに適用されるバイト単位のデータ書き換え動作の第２例を示している。
【０２７８】
本発明のバイト単位のデータ書き換え動作は、以下の４つの主要な工程から構成される。  
i.    選択ロウ内の１ページ分のメモリセルに対してデータの逆読み出しを行い、これをラッチ機能を持つセンスアンプ回路に保持する。  
ii.   ラッチ機能を持つセンスアンプ回路に保持されたデータに対してバイトデータの上書きを行う。  
iii.  選択ブロック内のメモリセルのデータを消去する。  
iv.   ラッチ機能を持つセンスアンプ回路に保持されたデータを選択ブロック内のメモリセルに書き込む。
【０２７９】
本発明のバイト単位のデータ書き換え動作は、図３２の書き換え動作と比較すると、１ページ分のメモリセルに対して逆読み出しを行っている点に特徴を有している。即ち、本発明では、１ページ分のメモリセルのデータを逆読み出しするが、消去及び書き込みは、選択ロウ内の選択ブロックに対してのみ行う。このため、選択ロウ内の非選択ブロックのメモリセルのデータに対する不要な消去、書き込み動作をなくすことができる。
【０２８０】
この場合、逆読み出し動作においては、選択ロウ内の全てのブロックＢＬＫｉ−ｊが選択されるように、サブデコーダにより、選択ロウ内の全てのブロックＢＬＫｉ−ｊを多重選択する。
【０２８１】
本発明の書き換え動作は、図２７の書き換え動作に比べて、ページ消去、書き込みの回数を減らすことができ、実質的なページ書き換え特性（書き換え回数）を向上させることができる。
【０２８２】
このように、本発明によれば、フラッシュＥＥＰＲＯＭと同一のプロセスで製造でき、かつ、同一の書き換え方法が適用されるにもかかわらず、書き換え特性を悪くすることなしにバイト単位でのデータの書き換えが可能である。
【０２８３】
図３４は、メモリセルアレイ領域におけるウェルのレイアウトの一例を示している。
【０２８４】
フラッシュＥＥＰＲＯＭでは、通常、全てのメモリセルユニット（メモリセル及びセレクトトランジスタ）が１つのウェル（例えば、ツインウェル、即ち、ｐ型基板に形成されたｎ型ウェル中のｐ型ウェル）内に形成される。しかし、本発明では、メモリセルユニットの間にサブコントロールゲートドライバを配置している。サブコントロールゲートドライバは、高電位をサブコントロールゲートに伝達する役割を有しており、これをメモリセルと同一のウェルに形成すると、バックゲートバイアス効果により閾値が上昇したり、ウェルの電位により動作が不安定になったりする。
【０２８５】
そこで、本例では、カラム方向のブロックＢＬＫｉ−ｊに共通のウェルを設け、ロウ方向のブロックＢＬＫｉ−ｊは、それぞれ異なるウェル内に配置されるようにした。この場合、サブコントロールゲートドライバは、ウェルの外部、即ち、ｐ型基板に形成されることになり、上述の問題を回避することができる。
【０２８６】
なお、書き込み時及び消去時にウェルに与える電位を工夫することにより、全てのメモリセルユニットとサブコントロールゲートドライバを１つのウェル内に配置することもできる。
【０２８７】
但し、この場合、バックゲートバイアス効果による閾値の上昇を回避することはできない。
【０２８８】
図３５は、１ロウ内に配置される複数のブロックとサブコントロールゲートドライバの構成の他の例を示している。
【０２８９】
本例は、図３１の回路の変形例であり、ＮチャネルＭＯＳトランジスタ３６−０，３６−１，３６−２，３６−３の接続関係に特徴を有する。
【０２９０】
各ブロックＢＬＫｉ−ｊ（ｊ＝０，１，２，３）内には、それぞれサブコントロールゲート線ＣＧＬｉ−０，ＣＧＬｉ−１，ＣＧＬｉ−２，ＣＧＬｉ−３が配置される。サブコントロールゲート線ＣＧＬｉ−ｊ（ｊ＝０，１，２，３）は、それぞれブロックＢＬＫｉ−ｊ内に配置される１バイトの正数倍（例えば、１６バイト）のメモリセルに接続される。
【０２９１】
サブコントロールゲート線ＣＧＬｉ−ｊは、それぞれサブコントロールゲートドライバ２８を構成するドライブ回路としてのＮチャネルＭＯＳトランジスタ３６−ｊを経由して、サブデコーダ２９に接続される。
【０２９２】
ＮチャネルＭＯＳトランジスタ３６−ｊのオン／オフは、メインコントロールゲート線ＣＧＬｉの電位により決定される。選択ロウでは、メインコントロールゲート線ＣＧＬｉに昇圧電位Ｖｐｒｏｇ又は電源電位ＶＣＣが印加されるため、選択ロウの全てのＮチャネルＭＯＳトランジスタ３６−０，３６−１，３６−２，３６−３は、オン状態となる。
【０２９３】
データ書き込み時、選択ブロックＢＬＫｉ−ｊのサブコントロールゲート線ＣＧＬｉ−ｊには、サブデコーダ２９から書き込み用の高電位Ｖｐｒｏｇが供給される。非選択ブロックＢＬＫｉ−ｊのサブコントロールゲート線ＣＧＬｉ−ｊには、サブデコーダ２９から接地電位が供給される。
【０２９４】
また、データ消去時、選択ブロックＢＬＫｉ−ｊのサブコントロールゲート線ＣＧＬｉ−ｊには、サブデコーダ２９から接地電位が供給される。非選択ブロックＢＬＫｉ−ｊのサブコントロールゲート線ＣＧＬｉ−ｊには、サブデコーダ２９からＶＣＣが供給される。
【０２９５】
また、データ読み出し時、選択ブロックＢＬＫｉ−ｊのサブコントロールゲート線ＣＧＬｉ−ｊには、サブデコーダ２９から読み出し電位（接地電位又は電源電位ＶＣＣ）が供給される。非選択ブロックＢＬＫｉ−ｊのサブコントロールゲート線ＣＧＬｉ−ｊには、サブデコーダ２９から接地電位が供給される（表３及び表４参照）。
【０２９６】
一方、非選択ロウ内のブロックＢＬＫｉ−ｊでは、ＮチャネルＭＯＳトランジスタ３６−ｊのゲートに接地電位が印加されるため、このＮチャネルＭＯＳトランジスタ３６−ｊは、オフ状態となる。
【０２９７】
また、データ書き込み時、選択ロウ内の全てのブロックＢＬＫｉ−ｊのセレクトゲート線ＳＳＬｉ，ＧＳＬｉには、ＮチャネルＭＯＳトランジスタ３５−１，３５−３を経由して接地電位又は電源電位ＶＣＣが印加される。データ消去時、選択ロウ内の全てのブロックＢＬＫｉ−ｊのセレクトゲート線ＳＳＬｉ，ＧＳＬｉには、ＮチャネルＭＯＳトランジスタ３５−１，３５−３を経由してＶＣＣが印加される。データ読み出し時、選択ロウ内の全てのブロックＢＬＫｉ−ｊのセレクトゲート線ＳＳＬｉ，ＧＳＬｉには、ＮチャネルＭＯＳトランジスタ３５−１，３５−３を経由して電源電位ＶＣＣが印加される（表３及び表４参照）。
【０２９８】
このような構成においても、ブロック単位で、読み出し、消去又は書き込み動作を行うことができ、よって、当然に、図３２及び図３３のバイト単位のデータ書き換え手法を適用することができる。
【０２９９】
従って、データ書き換えを行わないメモリセルに対する不要な読み出し、消去、書き込み動作をなくすことができ、実質的なページ書き換え特性（書き換え回数）を向上させることができる。
【０３００】
図３６は、図２８のバイト型ＥＥＰＲＯＭの改良例を示している。図３７は、図３６のメモリセルアレイ１１内の互いに隣接する２つのロウのみを取り出して示すものである。
【０３０１】
図２８の例では、プリデコーダ１２ａ、ロウデコーダ１２ｂ及びメインコントロールゲート・セレクトゲートドライバ１２ｃを、メモリセルアレイ１１のロウ方向の一端にまとめて配置している。
【０３０２】
これに対し、本発明では、プリデコーダ１２ａ、ロウデコーダ１２ｂ及びメインコントロールゲート・セレクトゲートドライバ１２ｃを、メモリセルアレイ１１のロウ方向の一端及び他端に配置している。
【０３０３】
例えば、偶数番目のロウを選択するプリデコーダＰＤ０，ＰＤ２，…及びロウデコーダＲＤ０，ＲＤ２，…をメモリセルアレイ１１のロウ方向の一端に配置し、奇数番目のロウを選択するプリデコーダＰＤ１，ＰＤ３，…及びロウデコーダＲＤ１，ＲＤ３，…をメモリセルアレイ１１のロウ方向の他端に配置する。また、偶数番目のロウに所定の電位を与えるメインコントロールゲート・セレクトゲートドライバ０，２，…をメモリセルアレイ１１のロウ方向の一端に配置し、奇数番目のロウに所定の電位を与えるメインコントロールゲート・セレクトゲートドライバ１，３，…をメモリセルアレイ１１のロウ方向の他端に配置する。
【０３０４】
これにより、回路設計時に、プリデコーダ１２ａ、ロウデコーダ１２ｂ及びメインコントロールゲート・セレクトゲートドライバ１２ｃのレイアウトを容易に決めることができる。
【０３０５】
即ち、メインコントロールゲート・セレクトゲートドライバ１２ｃは、例えば、書き込み用の高電位を生成し、これをメインコントロールゲート線ＣＧＬｉに伝達するため、回路サイズが大きくなりがちである。よって、プリデコーダ１２ａ、ロウデコーダ１２ｂ及びメインコントロールゲート・セレクトゲートドライバ１２ｃを、メモリセルアレイ１１のロウ方向の一端のみにまとめて配置すると、これら回路のチップ上のレイアウトを決めるのが非常に困難となる。
【０３０６】
上述のように、プリデコーダ１２ａ、ロウデコーダ１２ｂ及びメインコントロールゲート・セレクトゲートドライバ１２ｃを、メモリセルアレイ１１のロウ方向の一端及び他端に配置すれば、チップ上のスペースを有効に活用でき、各回路ブロックをチップ上にコンパクトに収めることができる。
【０３０７】
なお、同図に示すように、同一ブロックＢＬＫｉ−ｊ内のコントロールゲート線ＣＧＬｉを駆動するドライブ回路とセレクトゲート線ＳＳＬｉ，ＧＳＬｉを駆動するドライブ回路は、共に、ドライバｉとして、まとめてメモリセルアレイ１１の一端又は他端に配置する。
【０３０８】
これにより、選択ブロックＢＬＫｉ−ｊ内のメモリセルに与えられる信号とセレクトトランジスタに与えられる信号のタイミングのずれがなくなり、書き込み時、読み出し時の誤動作を防止できるため、信頼性が向上する。
【０３０９】
さらに、本例では、２本のセレクトゲート線ＳＳＬｉ，ＧＳＬｉ及び１本のコントロールゲート線ＣＧＬを１組として同時に駆動することが望ましい。また、高耐圧トランジスタ（ドライバ）の面積は大きくなることから、セレクトゲート線ＳＳＬｉ，ＧＳＬｉとコントロールゲート線ＣＧＬを１組として配置すれば、チップ上のパターンが均一となる。よって、パターンが不均一の場合に生じるエレクトロローディング効果によるワード線の細りを防止できる。
【０３１０】
図３８及び図３９は、センスアンプ回路の改良例を示している。
【０３１１】
図３８の例は、差動式センスアンプを用いた場合の構成例である。この場合、１ビットデータを相補データとして２つのメモリセルユニットに記憶してもよい。また、データ読み出しは、２つのメモリセルユニットから出力される信号量（電位）の僅かな差を検出し、この差を増大することにより行うため、高速読み出しが可能になる。
【０３１２】
また、２つのメモリセルユニットを対にし、一対のメモリセルユニットに１ビットデータを記憶するため、仮に、データ書き換え動作の繰り返しにより一方のメモリセルユニットの書き換え特性が劣化しても、他方のメモリセルユニットの書き換え特性が良好であれば、信頼性が低下することはない。
【０３１３】
図３９の例は、複数本（例えば、２本）のビット線に共通に１つのセンスアンプ回路を接続した場合の例である。この場合、例えば、ブロックＢＬＫｉ−ｊにおけるバイト単位のデータ書き換えは、２回に分けて行う。つまり、１回目の書き換えは、偶数本目のビット線に接続されるメモリセルユニットに対して行い、２回目の書き換えは、奇数本目のビット線に接続されるメモリセルユニットに対して行う。
【０３１４】
本例のセンスアンプ回路を用いた場合、一方のビット線にデータを読み出す際には、他方のビット線を固定電位（例えば、接地電位）に設定しておく（シールドビット線読み出し手法）。これにより、読み出し時における非選択セルでの誤書き込みなどの問題を回避できる。また、本例のＥＥＰＲＯＭは、１つのメモリセルユニットに多値データを記憶させる場合に応用できる。
【０３１５】
図４０は、図２８のバイト型ＥＥＰＲＯＭの改良例を示している。
【０３１６】
図２８の例では、メモリセルアレイ１１を、ロウ方向及びカラム方向に行列状に配置される複数のブロックＢＬＫｉ−ｊ（ｉ＝０，１，…ｎ；ｊ＝０，１，２，３）から構成した。本発明では、これを前提とし、さらに、チップ上で大面積を占めるメインコントロールゲートドライバ（昇圧回路を含む）の数を減らして、チップ上における回路ブロックのレイアウトを容易にする。
【０３１７】
本例では、カラム方向のブロック数をｎ（例えば、１０２４）個、ロウ方向のブロック数を４個としている。この場合、例えば、１つのブロックは、１６バイトのメモリセルから構成され、１ページは、６４バイトのメモリセルから構成される。
【０３１８】
メインコントロールゲートドライバ３７は、複数のロウ、本例では、２つのロウ、即ち、互いに隣接する２本のメインコントロールゲート線ＣＧＬ（２ページ）に対応して設けられる。つまり、本発明では、１つのメインコントロールゲートドライバ３７により、２本のメインコントロールゲート線ＣＧＬを駆動する。各メインコントロールゲートドライバは、昇圧回路を含んでいる。
【０３１９】
サブ・コントロールゲートドライバ２８は、各ブロックＢＬＫｉ−ｊに対応して設けられる。
【０３２０】
セレクトゲートドライバ３８は、１つのロウ、即ち、１本のコントロールゲート線ＣＧＬ（１ページ）に対応して設けられる。プリデコーダ１２ａ及びロウデコーダ１２ｂも、１つのロウ、即ち、１本のコントロールゲート線ＣＧＬに対応して設けられる。
【０３２１】
ロウアドレス信号は、アドレスレジスタ１９を経由してプリデコーダ１２ａ及びサブデコーダ２９に入力される。そして、プリデコーダ１２ａ及びロウデコーダ１２ｂにより、１つのロウ内の４つのブロックＢＬＫｉ−ｊが選択される。また、サブデコーダ２９により、選択された４つのブロックＢＬＫｉ−ｊのうちの１つを選択する。
【０３２２】
なお、サブデコーダ２９は、選択された１つのロウ内の複数のブロック又は選択された１つのロウ内の全てのブロック（本例では、４つのブロック）を選択するような機能を有していてもよい。
【０３２３】
本発明では、図２８の例と同様に、ブロック単位で、データの読み出し、消去及び書き込みが可能である。よって、バイト単位のデータ書き換え動作において、１ページ分のデータをラッチ機能を持つセンスアンプ回路に読み出す必要がなく、実質的なページ書き換え特性を向上させることができる。
【０３２４】
また、本発明では、例えば、選択ブロックがＢＬＫｉ−ｊのとき、メインコントロールゲートドライバ３７は、選択ブロックＢＬＫｉ−ｊが属するロウとこれに隣接するロウの２本メインコントロールゲート線ＣＧＬｉ，ＣＧＬｉ＋１に、動作モードに応じた所定の電位を与える。つまり、２本メインコントロールゲート線ＣＧＬｉ，ＣＧＬｉ＋１に共通に１つのメインコントロールゲートドライバ３７を設けているため、メインコントロールゲートドライバ３７の数を減らすことができ、レイアウトの容易化、回路設計時の負担軽減を図ることができる。
【０３２５】
セレクトゲートドライバ３８は、選択ブロックＢＬＫｉ−ｊが属するロウのセレクトゲート線ＳＳＬ，ＧＳＬに、動作モードに応じた所定の電位を与える。
【０３２６】
ラッチ機能を持つセンスアンプ回路１３は、読出しデータや書込みデータをラッチする。読出しデータ（出力データ）は、カラム選択回路１５及び入出力バッファ１８を経由してメモリチップの外部に出力される。書込みデータ（入力データ）は、入出力バッファ１８及びカラム選択回路１５を経由してラッチ機能を持つセンスアンプ回路１３にラッチされる。
【０３２７】
コマンド信号は、データ入出力バッファ１８及びコマンドレジスタ２５を経由してコマンドデコーダ２６に入力される。制御回路１７には、コマンドデコーダ２６の出力信号、コマンドラッチイネーブル信号ＣＬＥ、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥなどの信号が入力される。
【０３２８】
信号生成回路（昇圧回路）２７は、制御回路１７の制御の下、コントロールゲート線ＣＧＬ及びセレクトゲート線ＳＳＬ，ＧＳＬに与える電位を生成し、この電位をメインコントロールゲートドライバ３７及びセレクトゲートドライバ３８に供給する。
【０３２９】
図４１は、プリデコーダＰＤｉの構成の一例を示している。
【０３３０】
本例では、ロウ数、即ち、コントロールゲート線ＣＧＬの数（ブロック数）を１０２４（２１０）本と仮定する。この場合、１０ビットのロウアドレス信号ａ１，ａ２，…ａ１０により、１つのロウを選択することができる。
【０３３１】
ロウアドレス信号ａ２，ａ３，ａ４は、ＮＡＮＤ回路３０−１に入力され、ロウアドレス信号ａ５，ａ６，ａ７は、ＮＡＮＤ回路３０−２に入力され、ロウアドレス信号ａ８，ａ９，ａ１０は、ＮＡＮＤ回路３０−３に入力される。ＮＡＮＤ回路３０−１の出力信号は、インバータ３１−１を経由して信号Ｄとなり、ＮＡＮＤ回路３０−２の出力信号は、インバータ３１−２を経由して信号Ｅとなり、ＮＡＮＤ回路３０−３の出力信号は、インバータ３１−３を経由して信号Ｆとなる。
【０３３２】
各プリデコーダＰＤｉには、それぞれ異なるロウアドレス信号ａ１，ａ２，…ａ１０が入力される。そして、選択された１つのロウに属するプリデコーダＰＤｉの出力信号ａ１，Ｄ，Ｅ，Ｆのみが全て“１”となる。
【０３３３】
図４２は、ロウデコーダＲＤｉ、メインコントロールゲートドライバ３７及びセレクトゲートドライバ３８の構成の一例を示している。
【０３３４】
ロウデコーダＲＤｉは、ＮＡＮＤ回路３２及びインバータ３３から構成される。プリデコーダＰＤｉの出力信号Ｄ，Ｅ，Ｆは、ＮＡＮＤ回路に入力される。
【０３３５】
セレクトゲートドライバ３８は、ドライブ回路としてのＮチャネルＭＯＳトランジスタ３５−１，３５−３から構成される。選択されたロウでは、ロウデコーダＲＤｉの出力信号がＶＣＣになるため、ＮチャネルＭＯＳトランジスタ３５−１，３５−３がオン状態となる。よって、信号生成回路２７で生成された信号ＳＳ，ＧＳがセレクトゲート線ＳＳＬｉ，ＧＳＬｉに供給される。
【０３３６】
メインコントロールゲートドライバ３７は、デコード回路３９、昇圧回路３４及びドライブ回路としてのＮチャネルＭＯＳトランジスタ３５−２から構成される。
【０３３７】
選択されたロウとこれに隣接するロウに共通に設けられたメインコントロールゲートドライバ３７では、デコード回路３９の出力信号がＶＣＣになる。また、動作モードに応じて、昇圧回路が動作状態又は非動作状態となり、ＮチャネルＭＯＳトランジスタ３５−２のゲートに電源電位ＶＣＣ又は昇圧電位が印加される。
【０３３８】
例えば、データ書き込み時、選択されたロウとこれに隣接するロウに共通に設けられたメインコントロールゲートドライバ３７では、昇圧回路３４の出力電位ＶＢが昇圧電位Ｖｐｒｏｇとなり、ＮチャネルＭＯＳトランジスタ３５−２がオン状態になる。一方、信号生成回路２７で生成されたＣＧ（＝Ｖｐｒｏｇ）がＮチャネルＭＯＳトランジスタ３５−２を経由して、選択ロウとこれに隣接するロウのメインコントロールゲート線ＣＧＬｉ，ＣＧＬｉ＋１に伝達される。
【０３３９】
また、データ消去時、選択されたロウとこれに隣接するロウに共通に設けられたメインコントロールゲートドライバ３７では、昇圧回路３４の出力電位ＶＢが電源電位ＶＣＣとなり、ＮチャネルＭＯＳトランジスタ３５−２がオン状態になる。一方、信号生成回路２７で生成されたＣＧ（＝０Ｖ）がＮチャネルＭＯＳトランジスタ３５−２を経由して、選択ロウとこれに隣接するロウのメインコントロールゲート線ＣＧＬｉ，ＣＧＬｉ＋１に伝達される。
【０３４０】
また、データ書き込み時、選択されたロウとこれに隣接するロウに共通に設けられたメインコントロールゲートドライバ３７では、昇圧回路３４の出力電位ＶＢが電源電位ＶＣＣとなり、ＮチャネルＭＯＳトランジスタ３５−２がオン状態になる。一方、信号生成回路２７で生成されたＣＧ（＝０Ｖ又はＶＣＣ）がＮチャネルＭＯＳトランジスタ３５−２を経由して、選択ロウとこれに隣接するロウのメインコントロールゲート線ＣＧＬｉ，ＣＧＬｉ＋１に伝達される。
【０３４１】
なお、互いに隣接する２つの非選択ロウに共通に設けられたメインコントロールゲートドライバ３７では、昇圧回路３４の出力信号ＶＢが接地電位となり、この接地電位がＮチャネルＭＯＳトランジスタ３５−２のゲートに印加される。よって、ＮチャネルＭＯＳトランジスタ３５−２は、オフ状態となる。
【０３４２】
図４３は、互いに隣接する２つのロウ内に配置される複数のブロックとサブコントロールゲートドライバの構成の一例を示している。
【０３４３】
本例では、図４０の回路ブロックに対応させ、１ロウ内に４つのブロックが配置される場合について説明する。
【０３４４】
各ブロックＢＬＫｉ−ｊ，ＢＬＫ（ｉ＋１）−ｊ内には、それぞれサブコントロールゲート線ＣＧＬｉ−ｊ，ＣＧＬ（ｉ＋１）−ｊが配置される（ｊ＝０，１，２，３）。サブコントロールゲート線ＣＧＬｉ−ｊは、それぞれブロックＢＬＫｉ−ｊ内に配置される１バイトの正数倍（例えば、１６バイト）のメモリセルに接続され、サブコントロールゲート線ＣＧＬ（ｉ＋１）−ｊは、それぞれブロックＢＬＫ（ｉ＋１）−ｊ内に配置される１バイトの正数倍（例えば、１６バイト）のメモリセルに接続される。
【０３４５】
サブコントロールゲート線ＣＧＬｉ−ｊは、それぞれサブコントロールゲートドライバ２８を構成するドライブ回路としてのＮチャネルＭＯＳトランジスタ３６−ｊを経由して、メインコントロールゲート線ＣＧＬｉに接続される。サブコントロールゲート線ＣＧＬ（ｉ＋１）−ｊは、それぞれサブコントロールゲートドライバ２８を構成するドライブ回路としてのＮチャネルＭＯＳトランジスタ４０−ｊを経由して、メインコントロールゲート線ＣＧＬｉ＋１に接続される。
【０３４６】
ＮチャネルＭＯＳトランジスタ３６−ｊ，４０−ｊのオン／オフは、サブデコーダ２９により制御される。サブデコーダ２９は、１つのＮチャネルＭＯＳトランジスタ３６−ｊ（１つのブロック）を選択する機能を有している。例えば、ブロックＢＬＫｉ−１を選択する場合には、ＮチャネルＭＯＳトランジスタ３６−１をオン状態にする。この時、メインコントロールゲート線ＣＧＬｉとサブコントロールゲート線ＣＧＬｉ−１が電気的に接続される。
【０３４７】
なお、サブデコーダ２９に、１ロウ内の複数又は全てのＮチャネルＭＯＳトランジスタを選択する機能を持たせてもよい。
【０３４８】
本発明のＥＥＰＲＯＭにおいても、メモリセルアレイをロウ方向及びカラム方向に行列状に配置された複数のブロックから構成し、ブロック単位でデータの読み出し、消去、書き込みができるようになっている。このため、本発明においても、図３２及び図３３のバイト単位のデータ書き換え動作が適用できる。つまり、バイト単位のデータ書き換えを行うに当たって、選択ロウ内の１ページ分のデータを読み出すことなく、選択ロウ内の選択ブロックのデータ（１バイトの正数倍のデータ）のみを読み出すことができる。
【０３４９】
よって、データ書き換えを行わないメモリセルに対する不要な読み出し、消去、書き込み動作をなくすことができ、実質的なページ書き換え特性（書き換え回数）を向上させることができる。
【０３５０】
また、本発明では、１つのメインコントロールゲートドライバ（昇圧回路を含む）を互いに隣接する複数（例えば、２つ）のロウに共通に使用するようにしている。従って、大きなサイズを有するメインコントロールゲートドライバのカラム方向の幅を１ロウの幅よりも大きくすることができ、回路設計時に、メインコントロールゲートドライバのレイアウトを容易に行うことができる。
【０３５１】
また、書き込み時、選択ロウのメインコントロールゲート線に高電位Ｖｐｒｏｇが印加され、セレクトゲート線には電源電位ＶＣＣが印加されるため、高電位Ｖｐｒｏｇを出力しなければならないメインコントロールゲートドライバのみを複数のロウに共通に配置し、セレクトゲートドライバについては、１ロウごとに配置する。
【０３５２】
この場合、例えば、書き込み時に、２本のメインコントロールゲート線に高電位Ｖｐｒｏｇが印加されるが、この高電位Ｖｐｒｏｇは、サブデコーダにより選択された選択ブロック内のサブコントロールゲート線のみに伝達されるため、動作上の問題は全くない。
【０３５３】
図４４は、サブデコーダの配置例を示している。
【０３５４】
本発明では、メモリセルアレイ１１の１ページ分のメモリセルを複数に分け、ロウ方向に複数のブロックＢＬＫｉ−ｊを設けるようにしている。また、ロウ方向のブロックＢＬＫｉ−ｊの間には、サブコントロールゲートドライバ２８が配置される。また、センスアンプ回路１３は、ロウ方向に配置されるブロックＢＬＫｉ−ｊに対応して設けられる。
【０３５５】
よって、センスアンプ回路１３の間であってサブコントロールゲートドライバ２８に対応する箇所には、スペースが形成される。本例では、このスペースにサブデコーダ２９を配置する。
【０３５６】
本例のように、サブデコーダ２９をサブコントロールゲートドライバ２８に対応させて複数箇所に配置する場合は、サブデコーダ２９を１箇所にまとめて配置する場合に比べてチップ上のスペースを有効に使うことができ、チップサイズの縮小などに貢献できる。
【０３５７】
図４５乃至図４７は、本発明が適用可能なＥＥＰＲＯＭの例を示している。
【０３５８】
図４５の例では、メモリセルアレイのカラム方向の両端に、ラッチ機能を持つセンスアンプ回路１３Ａ，１３Ｂ、カラム選択回路１５Ａ，１５Ｂ及びデータ入出力バッファ１８Ａ，１８Ｂをそれぞれ配置している。本例では、メモリセルアレイを、３トラセル部（図２６参照）１１−０とＮＡＮＤセル部１１−１から構成する。勿論、メモリセルアレイは、３トラセル部のみから構成してもよい。
【０３５９】
本例によれば、メモリセルアレイのカラム方向の両端に、センスアンプ回路などの読み出しや書き込み動作のための回路を配置するため、これら回路のレイアウトが容易になり、回路設計時の負担を軽減できる。
【０３６０】
図４６の例では、メモリセルアレイを３トラセル部１１−０とＮＡＮＤセル部１１−１から構成し、３トラセル部１１−０をセンスアンプ回路１３側に配置し、３トラセル部１１−０のメモリセルをキャッシュメモリとして使用している。
【０３６１】
本例によれば、ＮＡＮＤセル部１１−１のデータを一時的に３トラセル部（キャッシュメモリ）にブロック単位で保存しておけるため、データの高速読み出しが可能となる。
【０３６２】
図４７の例では、１チップ４１内に複数のメモリ回路４２ａ，４２ｂを配置している。各メモリ回路４２ａ，４２ｂは、互いに独立して、読み出し動作、書き込み動作及び消去動作を行うことができる。よって、例えば、メモリ回路４２ａが読み出し動作を行っている最中に、メモリ回路４２ｂでは、書き込み動作を行うこともできる。メモリ回路４２ａ，４２ｂの少なくとも一方には、本発明のＥＥＰＲＯＭが使用される。
【０３６３】
本例によれば、２つの異なる動作を同時に行うことができるため、データ処理が効率よく行える。
【０３６４】
ところで、いままで説明してきた発明では、スタックゲート構造を有する一つのメモリセルとその両端に一つずつ接続された二つのセレクトトランジスタとからなるセルユニットを主要な構成要素としてきた。
【０３６５】
このようなセルユニットによれば、バイト（又はページ）単位のデータ書き換えを始めとする数々の特徴が得られることは、上述した通りである。
【０３６６】
しかし、セルユニットを３つのトランジスタ（メモリセルは一つのみ）から構成する場合、メモリセル一つ当たりのセルサイズが通常のＮＡＮＤ型フラッシュＥＥＰＲＯＭよりも大きくなるため、メモリセルの高集積化によるメモリ容量の増大には必ずしも有利といえない。
【０３６７】
そこで、以下の発明では、バイト（又はページ）単位のデータ書き換えを維持しつつ、メモリセル一つ当たりのセルサイズを小さくすることができる新規なセルユニット構造又はデータ書き込み手法について説明する。
【０３６８】
まず、従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭについて検討する。
【０３６９】
従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭは、例えば、一つのメモリセルユニット内に１６個の直列接続されたメモリセルを配置するため、メモリセル一つ当たりのセルサイズを縮小するには最も適した構造を有している。
【０３７０】
しかし、このような構造にすると、セルサイズの縮小という特徴が得られる反面、バイト（又はページ）単位のデータ書き換えという特徴が失われる。
【０３７１】
そこで、従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、何故、バイト（又はページ）単位のデータ書き換えができなかったのかについて述べる。
【０３７２】
ＮＡＮＤ型フラッシュＥＥＰＲＯＭでバイト（又はページ）単位のデータ書き換えができない理由を理解するためには、まず、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのデータ書き換え動作を理解することが必要である。
【０３７３】
ＮＡＮＤ型フラッシュＥＥＰＲＯＭのデータ書き換え動作は、ブロック単位で行われる。
【０３７４】
まず、選択ブロック内のＮＡＮＤセルユニットの全メモリセルに対して、データの一括消去（フローティングゲートから電子を抜き、閾値を下げる動作）を行う。この後、例えば、選択ブロック内のＮＡＮＤセルユニットのソース側のメモリセルからドレイン側のメモリセルに向って、順次、ページ単位でデータ書き込みが実行される。
【０３７５】
具体的なデータ書き込み動作を図４８及び図４９を参照して説明する。  
本例では、コントロールゲート線ＣＧＬ１に接続されるメモリセルについてデータ書き込みを行うものとする。
【０３７６】
まず、ソース側（ソース線側）のセレクトゲート線ＧＳＬに０Ｖを与え、ソース側のセレクトトランジスタをカットオフ状態にする。また、ドレイン側（ビット線側）のセレクトゲート線ＳＳＬに電源電位ＶＣＣを与え、ドレイン側のセレクトトランジスタをオン状態にする。
【０３７７】
また、“０”書き込み（フローティングゲートに電子を注入し、閾値を上げる動作）を行うメモリセルＭ１が接続されるビット線の電位を０Ｖとし、“１”書き込み（消去状態を維持する動作）を行うメモリセルＭ２が接続されるビット線の電位を電源電位ＶＣＣとする。
【０３７８】
この時、“０”書き込みを行うメモリセルＭ１を含むＮＡＮＤセルユニット内の全メモリセルのチャネルの電位が０Ｖとなり、“１”書き込みを行うメモリセルＭ２を含むＮＡＮＤセルユニット内の全メモリセルのチャネルの電位がＶＣＣ−Ｖｔｈ（Ｖｔｈは、セレクトトランジスタの閾値電圧）に予備充電される。この後、“１”書き込みを行うメモリセルＭ２を含むＮＡＮＤセルユニット内のドレイン側（ビット線側）のセレクトトランジスタは、カットオフ状態となる。
【０３７９】
この後、コントロールゲート線（選択）ＣＧＬ１の電位が、０Ｖから電源電位ＶＣＣ（例えば、３．３Ｖ）、電源電位ＶＣＣから書き込み電位Ｖｐｒｏｇ（例えば、１８Ｖ）と上昇する。また、コントロールゲート線（非選択）ＣＧＬ０，ＣＧＬ２，…ＣＧＬ１５の電位が、０Ｖから電源電位ＶＣＣ、電源電位ＶＣＣからＶｐａｓｓ（ＶＣＣ＜Ｖｐａｓｓ（例えば、９Ｖ）＜Ｖｐｒｏｇ）と上昇する。
【０３８０】
この時、“０”書き込みを行うメモリセルＭ１においては、チャネルの電位が０Ｖとなっているため、フローティングゲートとチャネルの間のトンネル絶縁膜に高電圧が印加され、電子がチャネルからフローティングゲートへ移動する。一方、“１”書き込みを行うメモリセルＭ２では、チャネルがフローティングとなっているため、容量カップリングにより、チャネルの電位がＶｃｈに上昇する。よって、“１”書き込みを行うメモリセルＭ１においては、フローティングゲートとチャネルの間のトンネル絶縁膜に高電圧が印加されず、消去状態が維持される。
【０３８１】
ここで、選択ブロック内の非選択コントロールゲート線ＣＧＬ０，ＣＧＬ２，…ＣＧＬ１５に与えるＶｐａｓｓについて検討する。
【０３８２】
メモリセルＭ２に対する“１”書き込みは、データ書き込み時に、メモリセルＭ２のフローティングゲートに対する電子の注入を抑え、メモリセルＭ２が消去状態を維持することで達成される。メモリセルＭ２が消去状態を維持するためには、データ書き込み時に、メモリセルＭ２を含むＮＡＮＤセルユニット内の各メモリセルのチャネル電位を容量カップリングにより十分に高くし、メモリセルＭ２のフローティングゲートとチャネルの間のトンネル絶縁膜に印加される電圧を緩和すればよい。
【０３８３】
ところで、メモリセルＭ２を含むＮＡＮＤセルユニット内の各メモリセルのチャネル電位は、非選択コントロールゲート線ＣＧＬ０，ＣＧＬ２，…ＣＧＬ１５に与えるＶｐａｓｓに依存する。よって、Ｖｐａｓｓを高くすればするほど、メモリセルＭ２を含むＮＡＮＤセルユニット内の各メモリセルのチャネル電位が高くなり、メモリセルＭ２に対する誤書き込みが防止される。
【０３８４】
しかし、Ｖｐａｓｓを高くすると、“０”書き込みを行うメモリセルＭ１を含むＮＡＮＤセルユニット内の非選択メモリセルＭ３に対して誤書き込みが生じ易くなる。
【０３８５】
即ち、メモリセルＭ１を含むＮＡＮＤセルユニット内の各メモリセルのチャネル電位は、０Ｖに維持されている。このため、Ｖｐａｓｓが書き込み電位Ｖｐｒｏｇに近くなると、非選択メモリセルＭ３に対しても“０”書き込みが行われてしまう。よって、メモリセルＭ１を含むＮＡＮＤセルユニット内の非選択メモリセルに対して誤書き込みを防止するためには、Ｖｐａｓｓをできるだけ低くする必要がある。
【０３８６】
このように、選択ブロック内の非選択コントロールゲート線ＣＧＬ０，ＣＧＬ２，…ＣＧＬ１５に与えるＶｐａｓｓは、高すぎても又は低すぎてもだめであり、“１”書き込みを行う選択メモリセルＭ２や非選択メモリセルＭ３に対して“０”書き込みが行われないような最適値、例えば、ＶＣＣ＜Ｖｐａｓｓ（例えば、９Ｖ）＜Ｖｐｒｏｇに設定されている。
【０３８７】
以上、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのデータ書き換え動作について詳細に説明した。そこで、以下では、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのデータ書き換え動作が、何故、バイト（又はページ）単位で行われないのかについて説明する。
【０３８８】
仮に、ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、データ書き換え動作をバイト（又はページ）単位で行ったとする。
【０３８９】
この場合、同一のコントロールゲート線、例えば、コントロールゲート線ＣＧＬ１が何度も繰り返して選択され、このコントロールゲート線ＣＧＬ１に接続されるメモリセルについてのみ、何度も繰り返してデータ書き換えが行われることも考えられる。このような状況では、コントロールゲート線ＣＧＬ１に接続されるメモリセルのデータを消去する動作と、コントロールゲート線ＣＧＬ１に接続されるメモリセルに対してデータを書き込む動作が繰り返し行われることになる。
【０３９０】
しかし、この時、選択ブロック内の非選択メモリセルのコントロールゲートには、データ書き込み時にＶｐａｓｓが何度も繰り返して印加される。
【０３９１】
従って、ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、バイト（又はページ）単位のデータ書き換え動作を何度も繰り返し行うと、選択ブロック内の非選択メモリセルの閾値がＶｐａｓｓによって次第に上昇し（フローティングゲートに徐々に電子が注入され）、誤書き込みが発生する可能性がある。
【０３９２】
この可能性をなくすためには、Ｖｐａｓｓを低くするか又はブロック単位の書き換えに変更する必要がある。
【０３９３】
しかし、Ｖｐａｓｓは、上述のように、１回のデータ書き込み動作において、“１”書き込みを行う選択メモリセルや、“０”書き込みを行うメモリセルと同じセルユニット内の非選択メモリセルに対して、“０”書き込み（誤書き込み）が行われないような最適値に設定されており、これを、さらに低くすることは事実上不可能である。
【０３９４】
よって、結果として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、バイト（又はページ）単位のデータ書き換えが不可能となり、ブロック単位でのデータ書き換えを行っている。
【０３９５】
以下では、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのように、メモリセル一つ当たりのセルサイズを小さくすることができると共に、バイト（又はページ）単位のデータ書き換えについては、Ｖｐａｓｓを低くすることにより達成できるような新規なセルユニット構造又はデータ書き込み手法について説明する。
【０３９６】
図５０は、本発明のバイト型ＥＥＰＲＯＭのメモリセルユニットを示している。図５１は、図５０のメモリセルの等価回路を示している。
【０３９７】
メモリセルＭＣ１，ＭＣ２は、コントロールゲートとフローティングゲートを有し、フラッシュＥＥＰＲＯＭのメモリセルと同じ構造となっている。メモリセルＭＣ１，ＭＣ２は、互いに直列接続され、その両端には、それぞれ１つずつセレクトトランジスタＳＴ１，ＳＴ２が接続されている。セレクトトランジスタＳＴ１は、ビット線コンタクト部ＢＣを経由してビット線に接続され、セレクトトランジスタＳＴ２は、ソース線ＳＬに接続される。
【０３９８】
メモリセルＭＣ１，ＭＣ２及びセレクトトランジスタＳＴ１，ＳＴ２により１つのメモリセルユニットが構成され、メモリセルアレイは、複数のメモリセルユニットがアレイ状に配置されることにより実現される。
【０３９９】
本発明のメモリセルユニットは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて１つのＮＡＮＤユニット内のメモリセルを２つにしたもの（２ＮＡＮＤセル）と考えることができる。
【０４００】
但し、本発明では、メモリセルユニット内のメモリセルの数は、２個に限定されるものではなく、例えば、後述する条件を満たす限り、複数（３個、４個、５個など）に設定することができる。場合によっては、メモリセルユニット内のメモリセルの数を、従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭと同じ１６個に設定してもよい。
【０４０１】
本発明のバイト型ＥＥＰＲＯＭの構造面での長所について説明する。
【０４０２】
本発明のバイト型ＥＥＰＲＯＭのメモリセル部の構造は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセル部の構造と同じである。但し、通常は、本発明のバイト型ＥＥＰＲＯＭのセルユニット内のメモリセルの数は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのセルユニット内のメモリセルの数（例えば、１６個）よりも少なくなる。
【０４０３】
よって、本発明のバイト型ＥＥＰＲＯＭでは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのプロセスをそのまま採用できるため、バイト単位の消去が可能（これについては、後述する。）であるにもかかわらず、記憶容量を増大でき、かつ、生産コストも低減できる。
【０４０４】
例えば、本発明において、セルユニット内のメモリセルの数を２個にした場合について検討する。
【０４０５】
本発明では、デザインルールを０．４［μｍ］とした場合、２個のメモリセルの短辺長ａが１．２［μｍ］、長辺長ｂが３．９６［μｍ］であるため、メモリセル１個当たりの面積（［短辺長ａ×長辺長ｂ］／２）は、２．３７６［μｍ２  ］となる。一方、セルユニットが１６個のメモリセルからなるＮＡＮＤ型フラッシュＥＥＰＲＯＭ（１６ＮＡＮＤセル）では、デザインルールを０．４［μｍ］とした場合、メモリセル１個当たりの面積は、１．０９５［μｍ２  ］となる。
【０４０６】
つまり、本発明のメモリセルユニット（２ＮＡＮＤセル）を採用した場合、メモリセル１個当たりの面積は、１６ＮＡＮＤセルのメモリセル１個当たりの面積の約２倍で済むことになる。
【０４０７】
また、図６５及び図６６に示すような従来のバイト型ＥＥＰＲＯＭでは、デザインルールを０．４［μｍ］とした場合、メモリセル１個当たりの面積は、３６［μｍ２  ］となる。また、１個のメモリセルを２個のセレクトトランジスタで挟み込んだセルユニット（３トラセル又は１ＮＡＮＤセル）を採用する場合、デザインルールを０．４［μｍ］とすると、メモリセル１個当たりの面積は、３．８４［μｍ２  ］となる。
【０４０８】
つまり、本発明のメモリセルユニット（２ＮＡＮＤセル）のメモリセル１個当たりの面積は、従来のバイト型ＥＥＰＲＯＭや１ＮＡＮＤセルよりも小さくすることができる。
【０４０９】
表５は、メモリセルユニットの構造に応じたメモリセル１個当たりの面積を比較して示している。
【表５】
2006228432.tif 000007
【０４１０】
この表からも明らかなように、本発明のメモリセルユニット（２ＮＡＮＤセル）のメモリセル１個当たりの面積は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ（１６ＮＡＮＤセル）には及ばないが、１ＮＡＮＤセル（３トラセル）の約６０％で済むようになる。
【０４１１】
よって、本発明のセルユニット構造によれば、メモリセル面積の縮小により、バイト型ＥＥＰＲＯＭのメモリ容量の増大、チップ面積の縮小、製造コストの低下などに貢献することができる。
【０４１２】
また、本発明のバイト型ＥＥＰＲＯＭは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭと同一のプロセスで製造可能であるため、ロジック混載不揮発性メモリへの応用も容易である。
【０４１３】
また、本発明のバイト型ＥＥＰＲＯＭのメモリセルは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルと同じ構造であるため、１つのメモリセルについて見れば、フラッシュＥＥＰＲＯＭの書き換え方式、即ち、ＦＮトンネル現象を利用した書き換え方式をそのまま採用できる。よって、製造コストの低下に加えて、開発コストの削減も可能である。
【０４１４】
ところで、本発明のセルユニット構造によれば、２個のセレクトトランジスタの間に複数（例えば、２個、３個、…）のメモリセルが接続される。よって、ＮＡＮＤ型フラッシュＥＥＰＲＯＭと同様に、バイト（又はページ）単位のデータ書き換えを繰り返して行う場合に、コントロールゲートにＶｐａｓｓが印加される選択ブロック内の非選択メモリセルに対する誤書き込みの問題が生じる。
【０４１５】
この問題に対しては、以下のようにして解決する。  
ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、Ｖｐａｓｓは、１回の書き込み動作において、“１”書き込みを行う（消去状態を維持する）メモリセルや、“０”書き込みを行うメモリセルと同一のセルユニット内の非選択メモリセルに対して、“０”書き込み（誤書き込み）が生じないことを条件に、最適値に設定されている。
【０４１６】
また、この最適値は、電源電位ＶＣＣや、読み出し時に非選択メモリセルのコントロールゲートに与える電位Ｖｒｅａｄなどとは全く無関係に決められており、通常は、ＶＣＣ（例えば、３．３Ｖ）＜Ｖｐａｓｓ（例えば、９Ｖ）＜Ｖｐｒｏｇ（例えば、１８Ｖ）に設定されていた。
【０４１７】
本発明では、Ｖｐａｓｓを、電源電位ＶＣＣ（例えば、３．３Ｖ）又は読み出し時に非選択メモリセルのコントロールゲートに与える電位Ｖｒｅａｄ（例えば、４．５Ｖ）に設定する。
【０４１８】
これらＶＣＣ及びＶｒｅａｄは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭで使用するＶｐａｓｓの値（例えば、９Ｖ）よりも低くなっている。
【０４１９】
つまり、本発明では、Ｖｐａｓｓを、電源電位ＶＣＣ又は読み出し時に非選択メモリセルのコントロールゲートに与える電位Ｖｒｅａｄに設定すること、即ち、ＮＡＮＤ型フラッシュＥＥＰＲＯＭで使用するＶｐａｓｓの値よりも低くすることにより、バイト（又はページ）単位のデータ書き換えを繰り返して行う場合における選択ブロック内の非選択メモリセルの誤書き込みの問題を防ぐ。
【０４２０】
また、本発明では、Ｖｐａｓｓを、ＶＣＣ又はＶｒｅａｄに設定することにより、Ｖｐａｓｓを生成する回路を新たに設ける必要がないため、コントロールゲートドライバの構成が簡略化され、コントロールゲートドライバの縮小、レイアウトの容易化、設計及び開発期間の短縮などの効果を得ることができる。
【０４２１】
一方、本発明では、Ｖｐａｓｓを、電源電位ＶＣＣ又は読み出し時に非選択メモリセルのコントロールゲートに与える電位Ｖｒｅａｄに設定しているため、１回のデータ書き込み動作において、“１”書き込みを行う（消去状態を維持する）メモリセルのチャネル電位が十分に上がらなくなるのではないかという疑問が生じる。
【０４２２】
そこで、本発明では、“１”書き込みを行うメモリセルのチャネル電位が十分に上がるように、セルユニット内のメモリセルの数、“１”書き込みを行うメモリセルのチャネルの初期電位、メモリセルのコントロールゲートとチャネルのカップリング比を設定する。
【０４２３】
例えば、“１”書き込みを行うメモリセルのチャネルの初期電位と、メモリセルのコントロールゲートとチャネルのカップリング比を、ＮＡＮＤ型フラッシュＥＥＰＲＯＭと同じと仮定した場合には、図５０及び図５１に示すように、セルユニット内のメモリセルの数を２個とすれば、“１”書き込みを行うメモリセルのチャネル電位を、ＮＡＮＤ型フラッシュＥＥＰＲＯＭと同じ程度に上げることができる（この点については、後に述べるデータ書き込み動作の説明において詳細に説明する。）。
【０４２４】
このように、本発明では、第一に、ＮＡＮＤ型フラッシュＥＥＰＲＯＭと全く同じセルユニット構造を有しているため、セルサイズの縮小、メモリ容量の増大、コストの低下などを達成することができる。
【０４２５】
第二に、データ書き込み時に選択ブロック内の非選択コントロールゲート線に印加する電位Ｖｐａｓｓを、電源電位ＶＣＣ又は読み出し時に非選択コントロールゲート線に与える電位Ｖｒｅａｄに設定している。よって、選択ブロック内の非選択メモリセルの誤書き込みの問題を防ぐことができ、バイト（又はページ）単位のデータ書き換えが可能になる。
【０４２６】
第三に、Ｖｐａｓｓを、ＶＣＣ又はＶｒｅａｄに設定しても、“１”書き込みを行うメモリセルのチャネル電位が十分に上がるように、セルユニット内のメモリセルの数、“１”書き込みを行うメモリセルのチャネルの初期電位、メモリセルのコントロールゲートとチャネルのカップリング比を、適当な値に設定している。“１”書き込みを行うメモリセルに対する誤書き込みも防止できる。
【０４２７】
以下、本発明のバイト型ＥＥＰＲＯＭの消去動作、書き込み動作及び読み出し動作について順次説明する。
【０４２８】
・  消去動作  
図５２に示すように、選択ブロック内の選択コントロールゲート線（ワード線）ＣＧＬ１１には接地電位ＶＳＳが印加され、選択ブロック内の非選択コントロールゲート線（ワード線）ＣＧＬ１２は、フローティング状態になる。また、選択ブロック内のセレクトゲート線ＳＳＬ１，ＧＳＬ１並びに非選択ブロック内のコントロールゲート線（ワード線）ＣＧＬ２１，ＣＧＬ２２及びセレクトゲート線ＳＳＬ２，ＧＳＬ２も、フローティング状態になる。
【０４２９】
この後、例えば、２１［Ｖ］、３［ｍｓ］の消去パルスがバルク（セルＰウェル）に印加される。この時、選択ブロック内の選択コントロールゲート線ＣＧＬ１１に接続されるメモリセルでは、バルクとコントロールゲート線の間に消去電圧（２１［Ｖ］）が加わり、フローティングゲート中の電子がＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル現象によりバルクに移動する。
【０４３０】
その結果、選択ブロック内の選択コントロールゲート線ＣＧＬ１１に接続されるメモリセルの閾値電圧は、−３［Ｖ］程度となる。ここで、選択メモリセルについては、１回の消去パルスにより、その閾値電圧が−３［Ｖ］程度となるように消去される。
【０４３１】
一方、選択ブロック内の非選択コントロールゲート線ＣＧＬ１２及び非選択ブロック内のコントロールゲート線ＣＧＬ２１，ＣＧＬ２２は、フローティング状態に設定されている。
【０４３２】
よって、例えば、２１［Ｖ］、３［ｍｓ］の消去パルスがバルク（セルＰウェル）に印加されると、フローティング状態のコントロールゲート線とバルクとの容量カップリングにより、コントロールゲート線ＣＧＬ１２，ＣＧＬ２１，ＣＧＬ２２の電位も上昇する。
【０４３３】
ここで、コントロールゲート線ＣＧＬ１２，ＣＧＬ２１，ＣＧＬ２２とバルクのカップリング比について検討すると、コントロールゲート線ＣＧＬ１２，ＣＧＬ２１，ＣＧＬ２２には、ドライブ回路（ＭＯＳトランジスタのソース）、このドライブ回路とコントロールゲート線（ポリシリコン層）を接続する金属配線、コントロールゲート線を構成するシリサイドなどが接続されている。
【０４３４】
カップリング比は、フローティング状態のコントロールゲート線ＣＧＬ１２，ＣＧＬ２１，ＣＧＬ２２に寄生する容量に依存する。この容量には、ドライブ回路としてのＭＯＳトランジスタのソース接合容量、ソースとゲートのオーバーラップ容量、フィールド領域におけるポリシリコン層と金属配線の容量、コントロールゲート線とバルク（セルＰウェル）の容量などが含まれる。
【０４３５】
しかし、コントロールゲート線ＣＧＬ１２，ＣＧＬ２１，ＣＧＬ２２に寄生する容量の大部分は、コントロールゲート線とバルク（セルＰウェル）の容量により占められている。
【０４３６】
つまり、コントロールゲート線ＣＧＬ１２，ＣＧＬ２１，ＣＧＬ２２とバルクのカップリング比は、大きな値、例えば、０．９となっており、バルクの電位が上昇すると、コントロールゲート線ＣＧＬ１２，ＣＧＬ２１，ＣＧＬ２２の電位も上昇する。
【０４３７】
よって、選択ブロック内の非選択コントロールゲート線ＣＧＬ１２に接続されるメモリセルと非選択ブロック内のコントロールゲート線ＣＧＬ２１，ＣＧＬ２２に接続されるメモリセルでは、ＦＮトンネル現象の発生を防止できる。  
以上により、消去動作が完了する。
【０４３８】
なお、消去動作後には、例えば、選択ブロック内の選択コントロールゲート線ＣＧＬ１１に接続される全てのメモリセルの閾値電圧が−１［Ｖ］未満になったか否かを検証する消去ベリファイ動作が行われる。
【０４３９】
・  書き込み動作  
図５３に示すように、コントロールゲート線ＣＧＬ１に接続されるメモリセルに対して書き込みを実行する場合について説明する。なお、これら書き込みを行うメモリセルは、全て消去状態にあるものとする。
【０４４０】
まず、選択ブロック内のソース側のセレクトゲート線ＧＳＬが接地電位ＶＳＳとなり、ドレイン側のセレクトゲート線ＳＳＬが電源電位ＶＣＣとなる。その結果、ソース側のセレクトトランジスタＳＴ２１，ＳＴ２２は、カットオフ状態となり、ドレイン側のセレクトトランジスタＳＴ１１，ＳＴ１２は、オン状態となる。
【０４４１】
また、“０”書き込みを行うメモリセルＭＣ１１が接続されるビット線ＢＬの電位をＶＳＳに設定し、“１”書き込みを行うメモリセル（書き込み禁止セル）ＭＣ１２が接続されるビット線ＢＬの電位をＶＣＣに設定する。また、コントロールゲート線ＣＧＬ１，ＣＧＬ２の電位を接地電位ＶＳＳに設定する。この時、メモリセルＭＣ１１，ＭＣ２１のチャネル電位は、接地電位ＶＳＳとなり、メモリセルＭＣ１２，ＭＣ２２のチャネルは、ＶＣＣ−Ｖｔｈ（Ｖｔｈは、セレクトトランジスタＳＴ１２の閾値電圧）に予備充電される。
【０４４２】
この後、コントロールゲート線ＣＧＬ１，ＣＧＬ２の電位が電源電位ＶＣＣ（例えば、３．３Ｖ）又は読み出し時に非選択コントロールゲート線に与える電位Ｖｒｅａｄ（例えば、４．５Ｖ）に設定される。さらに、選択コントロールゲート線ＣＧＬ１の電位は、ＶＣＣ又はＶｒｅａｄから、書き込み電位Ｖｐｒｏｇ（例えば、１８Ｖ）に上昇する。
【０４４３】
この時、選択メモリセルＭＣ１１では、チャネル（＝ＶＳＳ）とコントロールゲート線ＣＧＬ１（＝Ｖｐｒｏｇ）の間に大きな電位差が生じるため、ＦＮトンネル現象により、電子がチャネルからフローティングゲートに注入される。これにより、選択メモリセルＭＣ１１に対する“０”書き込みが完了する。
【０４４４】
また、コントロールゲート線に高電位を与える前、即ち、チャネル昇圧前の選択メモリセルＭＣ１２のチャネルの初期電位は、ＶＣＣ−Ｖｔｈに設定され、かつ、フローティング状態になっている。よって、この後、選択コントロールゲート線ＣＧＬ１の電位がＶｐｒｏｇ、非選択コントロールゲート線ＣＧＬ２の電位がＶＣＣ又はＶｒｅａｄになると、選択メモリセルＭＣ１２のチャネル電位も、容量カップリングにより自動的に上昇する。
【０４４５】
つまり、選択メモリセルＭＣ１２では、チャネル（＝Ｖｃｈ）とコントロールゲート線ＣＧＬ１（＝Ｖｐｒｏｇ）の間の電位差が小さくなり、ＦＮトンネル現象によるフローティングゲートへの電子の注入が抑えられる。これにより、選択メモリセルＭＣ１２に対する“１”書き込みが完了する。
【０４４６】
ところで、選択メモリセル（書き込み禁止セル）ＭＣ１２に対して“１”書き込みを実行するには、選択メモリセルＭＣ１２のチャネル電位（書き込み禁止電位）Ｖｃｈを十分に上げ、誤書き込み（“０”書き込み）が生じないようにする必要がある。
【０４４７】
チャネル昇圧後のメモリセルＭＣ１２のチャネル電位Ｖｃｈは、主として、チャネル昇圧前のメモリセルＭＣ１２のチャネルの初期電位、メモリセルＭＣ１２，ＭＣ２２のコントロールゲートとチャネルのカップリング比、及びセルユニット内のメモリセルの数（本例では、２個）により決定される。
【０４４８】
よって、例えば、セルユニット内のメモリセルの数を固定した場合、メモリセルＭＣ１２のチャネル電位Ｖｃｈは、メモリセルＭＣ１２のチャネルの初期電位及びメモリセルＭＣ１２，ＭＣ２２のコントロールゲートとチャネルのカップリング比を大きくすることにより、十分に上げることができる。
【０４４９】
メモリセルのコントロールゲートとチャネルのカップリング比Ｂは、以下の式により算出される。  
Ｂ  ＝  Ｃｏｘ／（Ｃｏｘ＋Ｃｊ）
ここで、Ｃｏｘは、メモリセルのコントロールゲートとチャネルの間のゲート容量の総和であり、Ｃｊは、メモリセルのソース領域及びドレイン領域の接合容量の総和である。
【０４５０】
また、メモリセルのチャネル容量は、近似的には、ＣｏｘとＣｊの合計で表すことができる。つまり、メモリセルのチャネル容量には、Ｃｏｘ及びＣｊの他に、コントロールゲートとソース領域のオーバーラップ容量、ビット線とソース領域の間の容量、ビット線とドレイン領域の間の容量などが含まれるが、これらの容量は、ＣｏｘやＣｊに比べて非常に小さいため、無視できる。
【０４５１】
次に、本発明のバイト型ＥＥＰＲＯＭと従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭに関して、“１”書き込みを行うメモリセルのチャネル電位（書き込み禁止電位）がどの位の値になるかについて具体的に検討する。
【０４５２】
本発明のバイト型ＥＥＰＲＯＭとしては、例えば、図５０及び図５１に示すように、１つのセルユニット内に２つのメモリセルが配置された構造とする。
【０４５３】
この場合、チャネル電位Ｖｃｈは、  
Ｖｃｈ  ＝  Ｖｉｎｉ＋（Ｖｐｒｏｇ−ＶＣＣ）×Ｂ  
＋（Ｖｐａｓｓ−ＶＣＣ）×Ｂ  
Ｂ  ＝  Ｃｏｘ／（２×Ｃｏｘ＋３×Ｃｊ）  
（注：  メモリセルが２のとき、拡散層（ソース／ドレイン）は３）  
となる。
【０４５４】
ここで、Ｃｏｘ＝Ｃｊ＝１とすると、カップリング比Ｂは、０．２となる。また、本発明では、Ｖｐａｓｓ＝ＶＣＣである。また、電源電位ＶＣＣを３［Ｖ］、チャネルの初期電位Ｖｉｎｉを２［Ｖ］、書き込み電位Ｖｐｒｏｇを１６［Ｖ］とすると、チャネル電位Ｖｃｈは、  
Ｖｃｈ  ＝  ２＋（１６−３）×０．２  ＝  ４．６［Ｖ］  
となる。
【０４５５】
一方、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのチャネル電位Ｖｃｈは、  
Ｖｃｈ  ＝  Ｖｉｎｉ＋（１５／１６）×（Ｖｐａｓｓ−ＶＣＣ）×Ｂ  
＋（１／１６）×（Ｖｐｒｏｇ−ＶＣＣ）×Ｂ  
Ｂ  ＝  １６×Ｃｏｘ／（１６×Ｃｏｘ＋１７×Ｃｊ）  
（注：  メモリセルが１６のとき、拡散層（ソース／ドレイン）は１７）  
となる。
【０４５６】
ここで、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのセルユニットは、直列接続された１６個のメモリセルからなり、１個のメモリセルにＶｐｒｏｇ、残りの１５個のメモリセルにＶｐａｓｓが印加されるものとする。
【０４５７】
また、Ｃｏｘ＝Ｃｊ＝１とすると、カップリング比Ｂは、０．４８となる。また、電源電位ＶＣＣを３［Ｖ］、チャネルの初期電位Ｖｉｎｉを２［Ｖ］、書き込み電位Ｖｐｒｏｇを１６［Ｖ］、Ｖｐａｓｓを８［Ｖ］とすると、チャネル電位Ｖｃｈは、  
Ｖｃｈ  ＝  ２＋（１５／１６）×（８−３）×０．４８  
＋（１／１６）×（１６−３）×０．４８  
＝４．６４［Ｖ］  
となる。
【０４５８】
このように、本発明のバイト型ＥＥＰＲＯＭにおいては、例えば、Ｖｐａｓｓを電源電位ＶＣＣ（又はＶｒｅａｄ）にしても、セルユニット内のメモリセルの数を２個とすることにより、ＮＡＮＤ型フラッシュＥＥＰＲＯＭと同じ書き込み禁止電位（“１”書き込みセルのチャネル電位）を得ることができる。
【０４５９】
つまり、本発明では、ＶｐａｓｓをＶＣＣ（又はＶｒｅａｄ）とすることにより、非選択コントロールゲート線に接続される非選択メモリセルのコントロールゲートとチャネルの間の電圧を緩和できるため、非選択メモリセルにおける誤書き込みなしに、バイト（又はページ）単位のデータ書き換えを繰り返し行うことが可能になる。
【０４６０】
また、本発明では、ＶｐａｓｓをＶＣＣ（又はＶｒｅａｄ）にしても、ＮＡＮＤ型フラッシュＥＥＰＲＯＭと同じ書き込み禁止電位を得ることができるため、選択コントロールゲート線に接続される書き込み禁止セル（“１”書き込みセル）に対する誤書き込みも防止できる。
【０４６１】
・  読み出し動作  
図５４に示すように、ビット線ＢＬをプリチャージ電位に充電した後、選択ブロック内の選択コントロールゲート線ＣＧＬ１１には、０［Ｖ］を印加し、選択ブロック内の非選択コントロールゲート線ＣＧＬ１２及びセレクトゲート線ＳＳＬ１，ＧＳＬ１には、それぞれ電源電位ＶＣＣ（例えば、３．３Ｖ）又は読み出し電位Ｖｒｅａｄ（例えば、４．５Ｖ）を印加する。  
また、非選択ブロック内のコントロールゲート線ＣＧＬ２１，ＣＧＬ２２及びセレクトゲート線ＳＳＬ２，ＧＳＬ２には、０［Ｖ］を印加する。
【０４６２】
この時、選択ブロック内のセレクトトランジスタは、オン状態となり、非選択ブロック内のセレクトトランジスタは、オフ状態となる。また、選択ブロック内の非選択メモリセルは、データの値にかかわらず、オン状態となる（メモリセルの閾値分布は、図６を参照）。
【０４６３】
また、選択ブロック内の選択メモリセルについては、データの値に応じて、オン又はオフ状態となる。
【０４６４】
図５５に示すように、選択メモリセルに“１”データが書き込まれている場合、即ち、選択メモリセルが消去状態の場合には、選択メモリセルの閾値電圧が負のディプレッション・モードとなっている。このため、この選択メモリセルには、セル電流が流れることになり、ビット線ＢＬの電位が下がる。
【０４６５】
逆に、選択メモリセルに“０”データが書き込まれている場合には、選択メモリセルの閾値電圧が正のエンハンスメント・モードとなっている。このため、この選択メモリセルには、セル電流が流れず、ビット線ＢＬの電位は、プリチャージ電位に維持される。
【０４６６】
このように、データ“０”、“１”の判断は、ビット線からソース線にセル電流が流れるか否かによって行う。ビット線の電位の変化は、センスアンプにより増幅（検知）される。
【０４６７】
なお、データ“０”と“１”の区別は、例えば、メモリセルのフローティングゲートに負の電荷が蓄えられているか否かにより行う。  
即ち、フローティングゲートに負の電荷が蓄えられている場合には、そのメモリセルの閾値電圧は高くなり、メモリセルは、エンハンスメントタイプになる。一方、フローティングゲートに負の電荷が蓄えられていない場合には、そのメモリセルの閾値電圧は０［Ｖ］未満になり、メモリセルは、ディプレッションタイプになる。
【０４６８】
表６は、上述の消去、書き込み、読み出しのそれぞれの動作におけるセレクトゲート線ＳＳＬ，ＧＳＬ、コントロールゲート線（ワード線）ＣＧＬ、ビット線ＢＬｉ、セルソース線ＳＬ、セルＰウェルの電位を示している。
【表６】
2006228432.tif 000008
【０４６９】
消去動作においては、選択ブロック内の選択コントロールゲート線ＣＧＬは、０［Ｖ］に設定され、選択ブロック内の非選択コントロールゲート線ＣＧＬ、非選択ブロック内のコントロールゲート線ＣＧＬ及び全てのセレクトゲート線ＳＳＬ，ＧＳＬは、フローティング状態に設定される。
【０４７０】
この状態において、セルＰウェルに消去電位Ｖｅｒａ、例えば、２１［Ｖ］が印加されると、フローティング状態の全てのセレクトゲート線ＳＳＬ，ＧＳＬの電位と非選択コントロールゲート線ＣＧＬの電位は、セルＰウェルとの容量カップリングによって、Ｖｅｒａ×β（βは、カップリング比）まで上昇する。
【０４７１】
ここで、βを０．８とすると、フローティング状態の全てのセレクトゲート線ＳＳＬ，ＧＳＬの電位と非選択コントロールゲート線ＣＧＬの電位は、１６．８［Ｖ］に上昇する。
【０４７２】
消去動作時、ビット線ＢＬｉ及びセルソース線ＳＬに接続されるＮ＋  拡散層とセルＰウェルとからなるｐｎ接合は、順方向にバイアスされる。このため、ビット線ＢＬｉ及びセルソース線ＳＬは、Ｖｅｒａ−Ｖｂに充電される。なお、Ｖｂは、ｐｎ接合のビルトイン・ポテンシャルである。
【０４７３】
書き込み動作においては、“１”データを書き込む選択メモリセルに接続されるビット線ＢＬｉ、即ち、消去状態を維持する選択メモリセルに接続されるビット線ＢＬｉは、電源電位（例えば、３．３［Ｖ］）ＶＣＣに設定され、“０”データを書き込む選択メモリセルに接続されるビット線ＢＬｉは、０［Ｖ］に設定される。
【０４７４】
選択ブロック内のビット線側のセレクトゲート線ＳＳＬは、電源電位ＶＣＣに設定され、セルソース線側のセレクトゲート線ＧＳＬは、０［Ｖ］に設定され、非選択コントロールゲート線ＣＧＬは、ＶＣＣ又はＶｒｅａｄ（例えば、４．５［Ｖ］）に設定され、選択コントロールゲート線ＣＧＬは、書き込み電位（例えば、１８［Ｖ］）Ｖｐｒｏｇに設定される。
【０４７５】
非選択ブロック内のセレクトゲート線ＳＳＬ，ＧＳＬ、コントロールゲート線ＣＧＬ及びセルＰウェルは、０［Ｖ］に設定される。
【０４７６】
セルソース線は、０［Ｖ］に設定される。但し、選択ブロック内の“１”データを書き込むメモリセルのチャネル電位が、コントロールゲート線ＣＧＬとの容量カップリングにより昇圧され、パンチスルーによりセルソース線のリーク電流が問題となる場合には、セルソース線の電位は、電源電位ＶＣＣに設定するのがよい。
【０４７７】
読み出し動作においては、選択ブロック内のセレクトゲート線ＳＳＬ，ＧＳＬ及び非選択コントロールゲート線ＣＧＬは、電源電位ＶＣＣ（例えば、３．３Ｖ）又は読み出し電位Ｖｒｅａｄ（例えば、４．５Ｖ）に設定され、選択コントロールゲート線ＣＧＬは、０［Ｖ］に設定される。データ読み出し前にビット線をプリチャージする方式の場合、ビット線ＢＬｉは、プリチャージ電位（例えば、１．２［Ｖ］）ＶＢＬに設定される。
【０４７８】
“１”データが記憶される選択メモリセルは、オン状態となるため、この選択メモリセルにセル電流が流れ、ビット線ＢＬｉは、０［Ｖ］に放電される。一方、“０”データが記憶される選択メモリセルは、オフ状態となるため、この選択メモリセルにはセル電流が流れず、ビット線ＢＬｉは、プリチャージ電位ＶＢＬを保持する。
【０４７９】
図５６は、本発明のバイト型ＥＥＰＲＯＭの回路ブロックの主要部を示している。
【０４８０】
このＥＥＰＲＯＭは、上述のように、例えば、２つのメモリセルを２つのセレクトトランジスタで挟み込んだ４素子から成るメモリセルユニットをマトリックス状に配置したメモリセルアレイ１１、メモリセルアレイ１１上においてロウ方向に複数本配置されたコントロールゲート線１０ａ及びメモリセルアレイ１１上においてカラム方向に複数本配置されたビット線１０ｂを有している。
【０４８１】
ロウデコーダ１２は、ロウ、即ち、コントロールゲート線１０ａの選択を行う。選択されたコントロールゲート線１０ａに接続されるメモリセルのデータは、カラムごとに設けられたデータラッチ機能を持つセンスアンプから成るセンスアンプ回路１３に入力される。カラムデコーダ１４は、カラム、即ち、ビット線ＢＬｉの選択を行う。
【０４８２】
選択されたカラムのセンスアンプのデータは、データ入出力バッファ１８を経由してメモリチップの外部に出力される。メモリチップの内部に入力されるデータは、データ入出力バッファ１８を経由して選択されたカラムのラッチ機能を持つセンスアンプにラッチされる。
【０４８３】
昇圧回路１６は、書き込み動作や消去動作に必要な高電圧を生成する。制御回路１７は、メモリチップの内部の各回路の動作を制御すると共に、メモリチップの内部と外部のインターフェースをとる役割を果たす。制御回路１７は、メモリセルに対する消去、書き込み、読み出しの各動作を制御するシーケンス制御手段（例えば、プログラマブルロジックアレイ）を含んでいる。
【０４８４】
図５７は、図５６のメモリセルアレイ１１の構成を示している。
【０４８５】
本例では、メモリセルユニットは、直列接続された２個のメモリセルからなるＮＡＮＤセルとその両端にそれぞれ１つずつ接続される２個のセレクトトランジスタとから構成される。メモリセルは、フローティングゲートとコントロールゲートが積み重ねられたいわゆるスタック構造のＭＯＳＦＥＴから構成される。
【０４８６】
ロウ方向の複数のメモリセルユニットにより１つのブロックが構成され、１本のコントロールゲート線ＣＧＬに接続される複数のメモリセルにより１ページが構成される。
【０４８７】
なお、本発明では、消去、書き込み及び読み出しは、ページ単位で行える。また、本発明では、後述する書き換え手法を採用することで、バイト単位でのデータ書き換えも可能となっている。
【０４８８】
図５８は、図５６のセンスアンプ回路１３のうち１本のビット線ＢＬｉに接続されるラッチ機能を持つセンスアンプを示している。
【０４８９】
センスアンプは、一方の出力が他方の入力となる２つのＣＭＯＳインバータＩ１，Ｉ２から成るラッチ回路２１を主体とする。ラッチ回路２１のラッチノードＱは、カラム選択用のＮＭＯＳトランジスタＭ８を経由してＩ／Ｏ線に接続される。また、ラッチノードＱは、センスアンプ遮断用のＮＭＯＳトランジスタＭ４とビット線電位クランプ用のＮＭＯＳトランジスタＭ１を経由してビット線ＢＬｉに接続される。
【０４９０】
ＮＭＯＳトランジスタＭ１，Ｍ４の接続ノードがセンスノードＮｓｅｎｓｅとなる。センスノードＮｓｅｎｓｅには、プリチャージ用のＰＭＯＳトランジスタＭ２とディスチャージ用のＮＭＯＳトランジスタＭ３が接続される。プリチャージ用のＰＭＯＳトランジスタＭ２は、プリチャージ制御信号Ｌｏａｄに基づいて所定期間にセンスノードＮｓｅｎｓｅの充電を行う。ディスチャージ用のＮＭＯＳトランジスタＭ３は、ディスチャージ制御信号ＤＣＢに基づいてセンスノードＮｓｅｎｓｅの電荷を放電する。
【０４９１】
ラッチ回路２１のラッチノードＱｂには、制御信号φＬ１に基づいてラッチノードＱｂを強制的に接地するためのリセット用ＮＭＯＳトランジスタＭ５が接続される。ラッチ回路２１のラッチノードＱには、制御信号φＬ２に基づいてラッチノードＱを強制的に接地するためのリセット用ＮＭＯＳトランジスタＭ６が接続される。
【０４９２】
リセット用ＮＭＯＳトランジスタＭ５，Ｍ６の共通ソースは、センスノードＮｓｅｎｓｅの電位により制御されるセンス用ＮＭＯＳトランジスタＭ７を経由して接地点に接続される。センス用ＮＭＯＳトランジスタＭ７は、ＮＭＯＳトランジスタＭ５，Ｍ６と共にラッチ回路２１のリセット用としても用いられる。
【０４９３】
図５９は、本発明のバイト型ＥＥＰＲＯＭのバイト単位の書き換え動作の概略的なシーケンス制御を示すフローチャートである。
【０４９４】
このシーケンス制御は、例えば、図５６の制御回路１７により行われる。このフローチャートに従って、簡単にバイト単位の書き換え動作について説明すると、以下のようになる。
【０４９５】
バイト単位のデータ書き換えモードになると、まず、選択されたコントロールゲート線（ワード線）に接続されるメモリセルの１ページ分のデータがセンスアンプ回路に読み出される（ページ逆読み出し）。そして、センスアンプ回路には、この１ページ分のデータがラッチされる（ステップＳＴ１）。
【０４９６】
次に、アドレスで指定されたカラムに対応するバイトデータがロードされる。このロードされたバイトデータは、センスアンプ回路にラッチされている１ページ分のデータのうちデータ書き換えを行うバイトデータに対して上書きされる（ステップＳＴ２）。
【０４９７】
次に、選択されたコントロールゲート線に接続されるメモリセルの１ページ分のデータが同時に消去（ページ消去）される（ステップＳＴ３）。消去後には、選択されたコントロールゲート線に接続される各メモリセルに対して、消去が完全に行われたか、消去が行われ過ぎていないかを検証する消去ベリファイが行われる（ステップＳＴ４，５）。
【０４９８】
そして、１ページ分の全てのメモリセルの閾値が所定範囲内となるまでページ消去及び消去ベリファイが繰り返し行われ、１ページ分の全てのメモリセルの閾値が所定範囲内（消去完了）となったときは、次の動作に移る（ステップＳＴ３〜５）。
【０４９９】
なお、ラッチ機能を持つセンスアンプ回路が１本のビット線に対して１つのみ存在する場合（１ページ分しかない場合）、消去ベリファイの結果によっては、センスアンプ回路のデータが破壊される可能性がある。よって、このような場合には、消去ベリファイを行わずに、消去を１回で終了させる。
【０５００】
この後、選択されたコントロールゲート線に接続されるメモリセルに対して、センスアンプ回路にラッチされている１ページ分のデータが同時に書き込まれる（ステップＳＴ６）。書き込み後には、選択されたコントロールゲート線に接続される各メモリセルに対して、書き込みが完全に行われたか、書き込みが行われ過ぎていないかを検証する書き込みベリファイが行われる（ステップＳＴ７，８）。
【０５０１】
そして、１ページ分の全てのメモリセルの閾値が所定範囲内となるまでページ書き込み及び書き込みベリファイが繰り返し行われ、１ページ分の全てのメモリセルの閾値が所定範囲内（書き込み完了）となったときは、バイト単位のデータ書き換え動作を終了させる。
【０５０２】
なお、高い書き込み電位を用い、１回の書き込みパルスで１回の書き込みを行う場合には、書き込みベリファイを省略することもできる。
【０５０３】
図６０は、図５９の主要ステップにおける選択メモリセルのデータとセンスアンプ回路のノードＱｂ（図５８）の状態を示している。
【０５０４】
同図（ａ）は、選択されたコントロールゲート線（ワード線）に接続されるメモリセルの１ページ分のデータがセンスアンプ回路に読み出された状態を示している（ステップＳＴ１に対応）。
【０５０５】
メモリセルのデータが“０”（閾値電圧が正）の場合、ビット線ＢＬｉの電荷は放電されず、プリチャージ電位を維持する。よって、図５８のセンスノードＮｓｅｎｓｅは電源電位ＶＣＣとなる。制御信号φＬ２を電源電位ＶＣＣとすると、ノードＱは接地電位ＶＳＳ、即ち、“０”となる。
【０５０６】
逆に、メモリセルのデータが“１”（閾値電圧が負）の場合、ビット線ＢＬｉの電荷は放電される。よって、図５８のセンスノードＮｓｅｎｓｅは接地電位ＶＳＳとなる。制御信号φＬ２を電源電位ＶＣＣとすると、ノードＱは電源電位ＶＣＣ、即ち、“１”となる。
【０５０７】
同図（ｂ）は、センスアンプ回路にラッチされた１ページ分のデータのうちアドレスで指定されたバイトデータ（８ビットデータ）に対して、データの上書きが行われた状態を示している（ステップＳＴ２に対応）。
【０５０８】
同図（ｃ）は、選択されたコントロールゲート線（ワード線）に接続されるメモリセルのデータを消去（ページ消去）した状態を示している（ステップＳＴ３に対応）。ページ消去により、選択されたコントロールゲート線に接続されるメモリセルのデータは、全て“１”となる。
【０５０９】
同図（ｄ）は、選択されたコントロールゲート線（ワード線）に接続されるメモリセルに対して、センスアンプ回路にラッチされた１ページ分のデータを書き込み（ページ書き込み）した状態を示している（ステップＳＴ６に対応）。
【０５１０】
このように、メモリセルアレイ１１に対しては、動作上は、ページ単位のデータ書き換えとなっているが、実際は、バイト単位のデータの書き換えが行われたことになる。
【０５１１】
次に、図６１乃至図６３のタイミングチャートを参照しながら、ページ書き込み、書き込みベリファイのための読み出し動作を、図５８のセンスアンプ回路の動作を中心にして詳細に説明する。  
なお、図６１乃至図６３は、１つのタイミングチャートを複数に分割したものである。
【０５１２】
チップ外部からチップ内部に書き込みを指示するコマンドが入力されると、書き込み動作が開始される。
【０５１３】
まず、センスノードＮｓｅｎｓｅをリセットするために、制御信号ＤＣＢを電源電位ＶＣＣにする。この時、ＭＯＳトランジスタＭ３がオンして、センスノードＮｓｅｎｓｅが接地される（ｔ１）。
【０５１４】
また、制御信号ＤＣＢと共に制御信号ＢＬＳＨＦも電源電位ＶＣＣにすると、ＭＯＳトランジスタＭ１がオンして、ビット線ＢＬｉが接地される。
【０５１５】
書き込みデータをセンスアンプ回路にロードする前に、データラッチ制御信号φＬ１を電源電位ＶＣＣ、プリチャージ制御信号Ｌｏａｄを接地電位ＶＳＳにする。この時、ＭＯＳトランジスタＭ５，Ｍ７がオンして、ラッチ回路２１のラッチノードＱｂが強制接地され、データがリセットされる。即ち、センスアンプ回路２０の全てのセンスアンプにおいて、ラッチ回路２１のラッチノードＱが電源電位ＶＣＣ、ラッチノードＱｂが接地電位ＶＳＳになる（ｔ２）。
【０５１６】
次に、Ｉ／Ｏ線から書き込みデータがロードされ、センスアンプ回路２０の各ラッチ回路２１にデータがラッチされ、ノードＱ，Ｑｂはロードデータに応じて“Ｈ”、“Ｌ”に設定される（ｔ３）。
【０５１７】
具体的には、“０”書き込みを行なうメモリセルに対応するセンスアンプのラッチ回路２１では、ラッチノードＱに“Ｌ”（＝ＶＳＳ）が与えられ、“１”書き込み（書き込み禁止）のメモリセルに対応するセンスアンプのラッチ回路２１では、ラッチノードＱに“Ｈ”（＝ＶＣＣ）が与えられる。
【０５１８】
次に、制御信号ＢＬＳＨＦ，ＳＢＬが“Ｈ”になって、センスアンプ回路２０の各ラッチ回路２１にラッチされたデータに基づき、各ビット線の充電が開始される（ｔ４）。
【０５１９】
即ち、“０”書き込みを行なうメモリセルに接続されるビット線ＢＬｉは接地電位ＶＳＳに設定され、“１”書き込み（書き込み禁止）のメモリセルに接続されるビット線は電源電位ＶＣＣに充電される。選択されたコントロールゲート線（ワード線）は、書き込み電圧Ｖｐｒｏｇ（２０［Ｖ］程度）に設定される。この時、非選択のコントロールゲート線（ワード線）は、Ｖｐａｓｓ（例えば、８［Ｖ］）ではなく、電源電位ＶＣＣ（例えば、３．３［Ｖ］）又は読み出し時に非選択のメモリセルに与える読み出し電位Ｖｒｅａｄ（例えば、４．５［Ｖ］）に設定される。
【０５２０】
この動作によって、１ページ分のメモリセルへの書き込みが行われる。
【０５２１】
データ書き込みが終了した後、データ書き込みがきちんと完了しているか否かを検証する書き込みベリファイが開始される。
【０５２２】
まず、書き込みベリファイのための読み出しが行われる。このベリファイ読み出し動作は通常の読み出し動作と同じである。
【０５２３】
制御信号ＤＣＢを電源電位ＶＣＣに設定すると、ＭＯＳトランジスタＭ３がオンして、センスノードＮｓｅｎｓｅが強制的に接地される（ｔ５）。
【０５２４】
続いて、選択されたコントロールゲート線ＣＧＬには、参照電位Ｖｒｅｆ（０．５［Ｖ］程度）が与えられ、非選択のコントロールゲート線ＣＧＬには、メモリセルに記憶されるデータにかかわらずメモリセルをオン状態にするための読み出し電位Ｖｒｅａｄ（例えば、４．５［Ｖ］）が与えられる。また、セレクトゲート線ＳＳＬ，ＧＳＬには電源電位ＶＣＣが与えられる。これにより、ベリファイ読み出しが行われる（ｔ６）。
【０５２５】
読み出しに際しては、ビット線プリチャージ型のセンス方式、電流検知型のセンス方式などを用いることができる。ビット線プリチャージ型のセンス方式では、ビット線ＢＬｉをプリチャージし、フローティング状態にした後、メモリセルのデータに応じてビット線の電位を維持又は低下させる。電流検知型のセンス方式については、以下に詳述する。
【０５２６】
時刻ｔ６において、制御信号ＢＬＳＨＦを昇圧電位ＶＣＣ＋αから電位ＶＣＣ−αにクランプし、ＭＯＳトランジスタＭ１に流れるメモリセル電流とセンスノードＮｓｅｎｓｅを充電するＭＯＳトランジスタＭ２の電流とのバランスにより読み出しを行なう。そして、ビット線ＢＬｉの電位が、例えば、０．９［Ｖ］まで上昇すると、ＭＯＳトランジスタＭ１がカットオフ状態となり、センスノードＮｓｅｎｓｅが電源電位ＶＣＣとなる。
【０５２７】
センスノードＮｓｅｎｓｅが“Ｈ”（＝ＶＣＣ）になった後、ラッチ制御信号φＬ１を電源電位ＶＣＣとし、ＭＯＳトランジスタＭ５をオンさせる（ｔ７）。センスノードＮｓｅｎｓｅが電源電位ＶＣＣの場合（閾値がベリファイ電位Ｖｒｅｆよりも高いメモリセルに接続されるセンスアンプの場合）、ＭＯＳトランジスタＭ７がオンして、ラッチノードＱｂは接地電位ＶＳＳ、ラッチノードＱは電源電位ＶＣＣになる。
【０５２８】
ラッチノードＱに接地電位ＶＳＳがロードされ、正常に書き込みが行われると、ラッチ回路２１のラッチデータが反転する。メモリセルに対する書き込みが不十分な場合、ベリファイ読み出しにおいて、センスノードＮｓｅｎｓｅは、“Ｌ”（＝ＶＳＳ）のままであるため、ラッチ回路２１のデータ反転は起こらず、ラッチノードＱはＶＳＳを保つ。書き込み禁止のメモリセルに繋がるセンスアンプでは、ラッチノードＱは、電源電位ＶＣＣであるのでデータの反転はない。
【０５２９】
書き込み不十分なメモリセルが存在するとき、即ち、ラッチ回路２１のデータ反転が生じないセンスアンプがあるとき、書き込みとベリファイ読み出しが繰り返し行われる。そして、１ページ分の全てのセンスアンプのラッチノードＱの電位が電源電位ＶＣＣになると、書き込みが終了する。
【０５３０】
次に、図６３のタイミングチャートを参照しながら、バイト単位のデータ書き換え動作について、図５８のセンスアンプ回路の動作を中心に詳細に説明する。
【０５３１】
チップ外部からチップ内部にバイト書き換えを指示するコマンドが入力されると、バイト書き換え動作が開始する。
【０５３２】
まず、選択されたコントロールゲート線（ワード線）に接続される１ページ分のメモリセルに対して、既に書き込まれているデータの逆読み出し動作が開始される。
【０５３３】
逆読み出し動作は、読み出し動作と同様である。
【０５３４】
まず、データラッチ制御信号φＬ１を電源電位ＶＣＣ、プリチャージ制御信号Ｌｏａｄを接地電位ＶＳＳに設定する。この時、ＭＯＳトランジスタＭ５，Ｍ７がオンして、ラッチ回路２１のラッチノードＱｂが強制接地され、データがリセットされる。即ち、センスアンプ回路の全てのラッチ回路２１のラッチノードＱが電源電位ＶＣＣ、ラッチノードＱｂが接地電位ＶＳＳになる（ｔ１）。
【０５３５】
次に、制御信号ＤＣＢを電源電位ＶＣＣに設定する。この時、ＭＯＳトランジスタＭ３がオンになり、センスノードＮｓｅｎｓｅが強制的に接地される（ｔ２）。続いて、選択されたコントロールゲート線ＣＧＬにＶＳＳ（＝０Ｖ）を与え、セレクトゲート線ＳＳＬ，ＧＳＬに電源電位ＶＣＣを与えると、読み出しが行われる（ｔ３）。
【０５３６】
センスノードＮｓｅｎｓｅが“Ｈ”（＝ＶＣＣ）になった後、ラッチ制御信号φＬ２が電源電位ＶＣＣとなり、ＭＯＳトランジスタＭ６がオンする（ｔ４）。センスノードＮｓｅｎｓｅが電源電位ＶＣＣの場合（即ち、データ“０”が書き込まれ、閾値電圧がＶＳＳよりも高いメモリセルに接続されるセンスアンプの場合）、ＭＯＳトランジスタＭ７がオンして、ラッチノードＱは接地電位ＶＳＳ、ラッチノードＱｂは電源電位ＶＣＣになる。
【０５３７】
次に、制御信号ＤＣＢを電源電位ＶＣＣに設定し、制御信号ＢＬＳＨＦを電源電位ＶＣＣ又は電位ＶＣＣ＋αに設定して、ビット線ＢＬｉ及びセンスノードＮｓｅｎｓｅをリセットする（ｔ５）。
【０５３８】
この後、カラムアドレスで指定されたセンスアンプ回路２０のラッチ回路２１にバイトデータがロードされ、ノードＱ，Ｑｂはバイトデータに応じて“Ｈ”，“Ｌ”に設定される（ｔ６）。
【０５３９】
ラッチ回路２１に書き込まれたページデータのうち所定のデータに対して、チップ外部から入力されたバイトデータが上書きされる。
【０５４０】
この後、選択されたコントロールゲート線に接続されるメモリセルに対してページ消去動作を行なう。
【０５４１】
選択ブロックのコントロールゲート線は接地電位ＶＳＳに設定し、非選択ブロックのコントロールゲート線及び全てのセレクトゲート線はフローティング状態に設定する。セルＰウェルに消去電圧Ｖｅｒａが印加されると、フローティング状態のセレクトゲート線と非選択ブロックのコントロールゲート線は、セルＰウェルとの容量カップリングにより、Ｖｅｒａ×β（βはカップリング比）に昇圧される。
【０５４２】
また、ビット線ＢＬｉ及びセルソース線ＳＬは、セルＰウェル内のＮ＋  層に接続される。このＮ＋  層とセルＰウェルとのｐｎ接合が順バイアスされると、ビット線ＢＬｉ及びセルソース線ＳＬは、それぞれＶｅｒａ−Ｖｂに充電される（ｔ７）。但し、Ｖｂは、ｐｎ接合のビルトイン・ポテンシャルである。
【０５４３】
この後、消去ベリファイを行ない、選択されたページのメモリセルが全て消去状態、即ち、メモリセルの閾値電圧が負になったことを確認する。ラッチ回路２１に蓄えられたデータに基づき、選択されたページのメモリセルに対して、書き込み動作及び書き込みベリファイ動作を行なう。
【０５４４】
なお、図６３では、消去ベリファイ以降の動作は、省略している。
【０５４５】
図６４は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイの一部を本発明のバイト型ＥＥＰＲＯＭのメモリセルアレイにした例である。
【０５４６】
本発明のバイト型ＥＥＰＲＯＭのメモリセルアレイは、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイにおいて２つのセレクトトランジスタの間のメモリセルを２つにしたものと考えることができる。よって、本例のようなＥＥＰＲＯＭが容易に実現できることになる。
【０５４７】
本例のＥＥＰＲＯＭは、１本のビット線ＢＬｉに異なる構成の２種類のメモリセルユニットが接続される。即ち、第一のメモリセルユニットは、２つのセレクトトランジスタの間に複数個（例えば、８，１６，３２個など）のメモリセルが接続され、第二のメモリセルユニットは、２つのセレクトトランジスタの間に２個のメモリセルが接続される。
【０５４８】
コントロールゲート線（ワード線）の選択に当たっては、第一のメモリセルユニットの領域と第二のメモリセルユニットの領域で、別々に駆動回路を設けるようにしてもよいし、共通化できるならば、両領域の駆動回路を一つにまとめるようにしてもよい。
【０５４９】
このような構成により、メモリセルアレイの一部について、バイト単位のデータ書き換えが可能となる。
【０５５０】
なお、図６４のＮＡＮＤ型フラッシュＥＰＲＯＭのメモリセルアレイに代えて、ＡＮＤ型フラッシュＥＥＰＲＯＭ、ＤＩＮＯＲ型フラッシュＥＥＰＲＯＭなどのメモリセルアレイを採用することもできる。
【０５５１】
以上、説明したように、本発明のバイト型ＥＥＰＲＯＭによれば、（１）メモリセルユニットが二つのセレクトトランジスタに挟まれた一つのスタック型メモリセルから構成されるため、フラッシュＥＥＰＲＯＭと同一のプロセスで形成できると共に、フラッシュＥＥＰＲＯＭと同一の書き換え方法を採用でき、さらに、バイト単位のデータ書き換えも可能にすることができる。
【０５５２】
また、（２）書き込み時に非選択メモリセルのコントロールゲートに、Ｖｐａｓｓではなく、ＶＣＣ又はＶｒｅａｄを与え、さらに、メモリセルユニットを二つのセレクトトランジスタに挟まれた複数（例えば、二つ）のスタック型メモリセルから構成すれば、上記効果の他、さらに、メモリセル１個当たりのサイズ縮小を図ることができる。
【０５５３】
なお、通常のＮＡＮＤ型フラッシュＥＥＰＲＯＭと本発明のバイト型ＥＥＰＲＯＭの効果を比較したものを表７に示す。
【表７】
2006228432.tif 000009
【０５５４】
さらに、本発明のバイト型ＥＥＰＲＯＭによれば、（３）メモリセルアレイを行列状に配置される複数のブロックから構成し、ブロック単位で、読み出し、消去、書き込みなどの動作を行えるようにしたため、バイト単位のデータ書き換えにおいても、実質的なデータ書き換え特性を劣化させることがない。
【図面の簡単な説明】
【０５５５】
【図１】本発明のバイト型ＥＥＰＲＯＭのメモリセルユニットを示す図。
【図２】図１の等価回路を示す図。
【図３】本発明のバイト型ＥＥＰＲＯＭのメモリセルアレイを示す図。
【図４】メモリセルのデータに応じたゲート電圧とセル電流の関係を示す図。
【図５】データ読み出し時にメモリセルユニットに与える電位を示す図。
【図６】メモリセルのデータに応じた閾値分布の一例を示す図。
【図７】メモリセルのデータに応じた閾値分布の他の例を示す図。
【図８】本発明のバイト型ＥＥＰＲＯＭの主要部を示すブロック図。
【図９】図８のセンスアンプ回路の構成の一例を示す図。
【図１０】本発明のバイト単位の書き換え動作を示すフローチャート。
【図１１】図１０のシーケンスのメモリセルデータの逆読み出し時の様子を示す図。
【図１２】図１０のシーケンスのバイトデータの上書き時の状態を示す図。
【図１３】図１０のシーケンスのページ消去時の様子を示す図。
【図１４】図１０のシーケンスのページ書き込み時の様子を示す図。
【図１５】本発明のページ単位のデータ書き換え動作を示す波形図。
【図１６】本発明のページ単位のデータ書き換え動作を示す波形図。
【図１７】本発明のバイト単位のデータ書き換え動作を示す波形図。
【図１８】本発明のバイト型ＥＥＰＲＯＭのメモリセルアレイの変形例を示す図。
【図１９】本発明のバイト型ＥＥＰＲＯＭのメモリセルアレイの変形例を示す図。
【図２０】スタックゲート型メモリセルの書き込み動作時の様子を示す図。
【図２１】スタックゲート型メモリセルの消去動作時の様子を示す図。
【図２２】本発明のバイト型ＥＥＰＲＯＭのメモリセルアレイの変形例を示す図。
【図２３】本発明のバイト型ＥＥＰＲＯＭの一例を示す図。
【図２４】図２３のメモリセルアレイを示す図。
【図２５】本発明のバイト型ＥＥＰＲＯＭの他の例を示す図。
【図２６】図２５のメモリセルアレイを示す図。
【図２７】本発明のバイト単位のデータ書き換え動作を示す図。
【図２８】図２３のＥＥＰＲＯＭの変形例を示す図。
【図２９】図２８のプリデコーダの一例を示す図。
【図３０】図２８のロウデコーダ及びドライバの一例を示す図。
【図３１】図２８のメモリセルアレイの１ロウを示す図。
【図３２】本発明のバイト単位のデータ書き換え動作を示す図。
【図３３】本発明のバイト単位のデータ書き換え動作を示す図。
【図３４】メモリセルアレイ領域におけるウェルの配置の一例を示す図。
【図３５】図３１のメモリセルアレイの変形例を示す図。
【図３６】図２８のＥＥＰＲＯＭの変形例を示す図。
【図３７】図３６のメモリセルアレイの互いに隣接する２ロウを示す図。
【図３８】差動型センスアンプを用いたシステムの例を示す図。
【図３９】複数のビット線に１つのセンスアンプを設けたシステムの例を示す図。
【図４０】図２８のＥＥＰＲＯＭの変形例を示す図。
【図４１】図４０のプリデコーダの一例を示す図。
【図４２】図４０のロウデコーダ及びドライバの一例を示す図。
【図４３】図４０のメモリセルアレイの互いに隣接する２ロウを示す図。
【図４４】サブデコーダの配置例を示す図。
【図４５】本発明が適用されるＥＥＰＲＯＭの一例を示す図。
【図４６】本発明が適用されるＥＥＰＲＯＭの一例を示す図。
【図４７】本発明が適用されるＥＥＰＲＯＭの一例を示す図。
【図４８】ＮＡＮＤ型ＥＥＰＲＯＭの書き込み時のディスターブについて示す図。
【図４９】ＮＡＮＤ型ＥＥＰＲＯＭのデータ書き込み動作を示す波形図。
【図５０】本発明のバイト型ＥＥＰＲＯＭのメモリセルユニットを示す図。
【図５１】図５０の等価回路を示す図。
【図５２】消去動作時にメモリセルユニットに与える電位について示す図。
【図５３】書き込み動作時にメモリセルユニットに与える電位について示す図。
【図５４】読み出し動作時にメモリセルユニットに与える電位について示す図。
【図５５】メモリセルのデータに応じたゲート電圧とセル電流の関係を示す図。
【図５６】本発明のバイト型ＥＥＰＲＯＭの主要部を示すブロック図。
【図５７】図５６のメモリセルアレイの回路構成を示す図。
【図５８】図５６のセンスアンプ回路の構成の一例を示す図。
【図５９】本発明のバイト単位の書き換え動作を示すフローチャート。
【図６０】バイト書き換え時のセンスアンプのノードＱｂの様子を示す図。
【図６１】本発明のページ単位のデータ書き換え動作を示す波形図。
【図６２】本発明のページ単位のデータ書き換え動作を示す波形図。
【図６３】本発明のバイト単位のデータ書き換え動作を示す波形図。
【図６４】本発明のバイト型ＥＥＰＲＯＭのメモリセルアレイの変形例を示す図。
【図６５】従来のバイト型ＥＥＰＲＯＭのメモリセルを示す図。
【図６６】図６５のＬＸＶＩ−ＬＸＶＩ線に沿う断面図。
【図６７】ＦＮトンネル電流の機構を示すエネルギーバンド図。
【図６８】従来のバイト型ＥＥＰＲＯＭのメモリセルを示す図。
【図６９】従来のバイト型ＥＥＰＲＯＭのメモリセルの基本構造を示す図。
【図７０】ＮＡＮＤ型フラッシュＥＥＰＲＯＭのＮＡＮＤユニットを示す図。
【図７１】図７０の等価回路を示す図。
【図７２】ＮＯＲ型フラッシュＥＥＰＲＯＭのメモリセルを示す図。
【符号の説明】
【０５５６】
１１                          ：メモリセルアレイ、
１１−０                      ：３トラセル部、
１１−１                      ：ＮＡＮＤセル部、
１２，１２ｂ                  ：ロウデコーダ、
１２ａ                        ：プリデコーダ、
１２ｃ                        ：コントロールゲート・セレクトゲートドライバ、
１３                          ：センスアンプ回路
１４                          ：カラムデコーダ、
１５                          ：カラムゲート（スイッチ）、
１６                          ：昇圧回路、
１７                          ：制御回路、
１８                          ：データ入出力バッファ、
２０                          ：センスアンプ、
２１                          ：ラッチ回路、
２５                          ：コマンドレジスタ、
２６                          ：コマンドデコーダ、
２７                          ：信号生成回路、
２８                          ：サブコントロールゲートドライバ、
２９                          ：サブデコーダ、
３０−１，…３０−３，３２    ：ＮＡＮＤ回路、
３１−１，…３１−３，３３    ：インバータ、
３４                          ：昇圧回路、
３５−１，…３５−３，３６−０，…３６−３，４０−０，…４０−３  ：ＮチャネルＭＯＳトランジスタ、
３７                          ：メインコントロールゲートドライバ、
３８                          ：セレクトゲートドライバ、
３９                          ：デコード回路、
４１                          ：半導体チップ、
４２ａ，４２ｂ                ：メモリ回路、
Ｍ１〜Ｍ８                    ：ＭＩＳＦＥＴ、
Ｉ１，Ｉ２                    ：インバータ、
ＭＣ                          ：メモリセル、
ＳＴ１，ＳＴ２                ：セレクトトランジスタ、
ＢＣ                          ：ビット線コンタクト部、
ＳＬ                          ：ソース線、
ＣＧＬ                        ：コントロールゲート線（ワード線）、
ＳＳＬ，ＧＳＬ                ：セレクトゲート線、
ＢＬｉ                        ：ビット線。
【図１】
2006228432.tif 000010
【図２】
2006228432.tif 000011
【図３】
2006228432.tif 000012
【図４】
2006228432.tif 000013
【図５】
2006228432.tif 000014
【図６】
2006228432.tif 000015
【図７】
2006228432.tif 000016
【図８】
2006228432.tif 000017
【図９】
2006228432.tif 000018
【図１０】
2006228432.tif 000019
【図１１】
2006228432.tif 000020
【図１２】
2006228432.tif 000021
【図１３】
2006228432.tif 000022
【図１４】
2006228432.tif 000023
【図１５】
2006228432.tif 000024
【図１６】
2006228432.tif 000025
【図１７】
2006228432.tif 000026
【図１８】
2006228432.tif 000027
【図１９】
2006228432.tif 000028
【図２０】
2006228432.tif 000029
【図２１】
2006228432.tif 000030
【図２２】
2006228432.tif 000031
【図２３】
2006228432.tif 000032
【図２４】
2006228432.tif 000033
【図２５】
2006228432.tif 000034
【図２６】
2006228432.tif 000035
【図２７】
2006228432.tif 000036
【図２８】
2006228432.tif 000037
【図２９】
2006228432.tif 000038
【図３０】
2006228432.tif 000039
【図３１】
2006228432.tif 000040
【図３２】
2006228432.tif 000041
【図３３】
2006228432.tif 000042
【図３４】
2006228432.tif 000043
【図３５】
2006228432.tif 000044
【図３６】
2006228432.tif 000045
【図３７】
2006228432.tif 000046
【図３８】
2006228432.tif 000047
【図３９】
2006228432.tif 000048
【図４０】
2006228432.tif 000049
【図４１】
2006228432.tif 000050
【図４２】
2006228432.tif 000051
【図４３】
2006228432.tif 000052
【図４４】
2006228432.tif 000053
【図４５】
2006228432.tif 000054
【図４６】
2006228432.tif 000055
【図４７】
2006228432.tif 000056
【図４８】
2006228432.tif 000057
【図４９】
2006228432.tif 000058
【図５０】
2006228432.tif 000059
【図５１】
2006228432.tif 000060
【図５２】
2006228432.tif 000061
【図５３】
2006228432.tif 000062
【図５４】
2006228432.tif 000063
【図５５】
2006228432.tif 000064
【図５６】
2006228432.tif 000065
【図５７】
2006228432.tif 000066
【図５８】
2006228432.tif 000067
【図５９】
2006228432.tif 000068
【図６０】
2006228432.tif 000069
【図６１】
2006228432.tif 000070
【図６２】
2006228432.tif 000071
【図６３】
2006228432.tif 000072
【図６４】
2006228432.tif 000073
【図６５】
2006228432.tif 000074
【図６６】
2006228432.tif 000075
【図６７】
2006228432.tif 000076
【図６８】
2006228432.tif 000077
【図６９】
2006228432.tif 000078
【図７０】
2006228432.tif 000079
【図７１】
2006228432.tif 000080
【図７２】
2006228432.tif 000081