(57)【要約】【課題】高感度画素と低感度画素の感度比が固定だと、使用時に任意に変更することができないし、感度比の誤差も大きい。【解決手段】電子シャッタ動作が可能なＣＭＯＳイメージセンサ１０において、垂直駆動回路１３による電子シャッタ動作によって隣接行で蓄積時間を変える、例えば偶数行の各画素（図中、斜線画素）については蓄積時間を長く設定し、奇数行の各画素（図中、白抜き画素）については蓄積時間を短く設定することで、偶数行の各画素の感度を高し、奇数行の各画素の感度を低くする。これにより、各画素の感度については蓄積時間で設定できるため、高感度画素と低感度画素の感度比を蓄積時間の比として使用時に制御可能とし、また当該感度比を蓄積時間の比としてより正確に設定可能とする。【選択図】図１
2006253876.tif 000002
【特許請求の範囲】
【請求項１】
物理量を検知する単位センサが行列状に２次元配置されてなるセンサアレイ部と、
前記センサアレイ部の各行に対応して配線された複数の駆動配線と、
前記単位センサを前記複数の駆動配線の各駆動配線単位で順に駆動しつつ、第１検知期間の第１の単位センサと当該第１検知期間よりも短い第２検知期間の第２の単位センサとを前記センサアレイ部内に混在させる駆動手段と
を具備することを特徴とする物理量分布検知装置。
【請求項２】
前記第１，第２の単位センサは、前記複数の駆動配線中の対応する駆動配線に行単位で接続されている
ことを特徴とする請求項１記載の物理量分布検知装置。
【請求項３】
前記駆動手段は、先ず前記第１の単位センサをリセット駆動し、次いで前記第２の単位センサをリセット駆動し、前記第１検知期間後の前記第１の単位センサの信号と前記第２検知期間後の前記第２の単位センサの信号の読み出し駆動を行う
ことを特徴とする請求項２記載の物理量分布検知装置。
【請求項４】
前記第１，第２の単位センサは、前記センサアレイ部の奇数行と偶数行に分かれて混在している
ことを特徴とする請求項２記載の物理量分布検知装置。
【請求項５】
前記第１，第２の単位センサは、入射光をその光量に応じた電荷量に変換する光電変換素子を含む単位画素であり、
前記駆動手段は、前記第１，第２の単位センサに対して電荷を排出する電子シャッタ駆動を行う
ことを特徴とする請求項３記載の物理量分布検知装置。
【請求項６】
前記第１，第２の単位センサは、色でグループ分けされ、全色が全ての行および全ての列に配置された色フィルタ配列となっている
ことを特徴とする請求項５記載の物理量分布検知装置。
【請求項７】
前記第１，第２の単位センサは、前記複数の駆動配線中の対応する駆動配線に１列または複数列単位で１行ずれた状態で接続されている
ことを特徴とする請求項１記載の物理量分布検知装置。
【請求項８】
前記駆動手段は、先ず前記第１の単位センサをリセット駆動し、次いで前記第２の単位センサをリセット駆動し、前記第１検知期間後の前記第１の単位センサの信号と前記第２検知期間後の前記第２の単位センサの信号の読み出し駆動を行う
ことを特徴とする請求項７記載の物理量分布検知装置。
【請求項９】
前記第１，第２の単位センサは、入射光をその光量に応じた電荷量に変換する光電変換素子を含む単位画素であり、
前記駆動手段は、前記第１，第２の単位センサに対して電荷を排出する電子シャッタ駆動を行う
ことを特徴とする請求項８記載の物理量分布検知装置。
【請求項１０】
前記第１，第２の単位センサは、色でグループ分けされ、同色の第１，第２の単位センサが信号の読み出し方向に沿って隣接して配置された色フィルタ配列となっている
ことを特徴とする請求項９記載の物理量分布検知装置。
【請求項１１】
物理量を検知する単位センサが行列状に２次元配置されてなるセンサアレイ部を有し、前記センサアレイ部の各行に対応して複数の駆動配線が設けられてなる物理量分布検知装置の駆動方法であって、
前記単位センサを前記複数の駆動配線の各駆動配線単位で順に駆動しつつ、第１検知出期間の第１の単位センサと当該第１検知出期間よりも短い第２検知出期間の第２の単位センサとを前記センサアレイ部内に混在させる
ことを特徴とする物理量分布検知装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物理量分布検知装置および物理量分布検知装置の駆動方法に関し、特に物理量を検知する単位センサが行列状に２次元配置されてなる物理量分布検知装置および当該物理量分布検知装置の駆動方法に関する。
【背景技術】
【０００２】
物理量分布検知装置、例えば物理量として光量を検知する光電変換素子を含む画素（単位センサ）が行列状に２次元配置されてなる固体撮像装置では、従来、隣接した画素同士で感度を異ならせ、感度の高い画素の信号と感度の低い画素の信号を合成することで、ダイナミックレンジの拡大が図られている。
【０００３】
隣接した画素同士で感度を異ならせる方法としては、異なる感度の画素、即ち高感度のＳ画素と低感度のＲ画素を製造工程で作り込む方法（例えば、非特許文献１参照）や、通常の高感度の画素とＮＤ(Neutral Density)フィルタを貼って感度を落とした低感度の画素を隣接して配置する方法（例えば、特許文献１参照）が知られている。
【０００４】
また、高ダイナミックレンジ化を図る他の方法として、同一の画素の信号を、当該画素の蓄積時間を変えながら複数回に亘って読み出す方法も知られている（例えば、非特許文献２参照）。
【０００５】
【特許文献１】国際公開第０２／０５６６０４号パンフレット
【非特許文献１】富士写真フィルム、［平成１６年１０月４日検索］、インターネット＜ＵＲＬ：{ HYPERLINK "http://www.finepix.com/lineup/s3pro/index.html"  ,http://www.finepix.com/lineup/s3pro/index.html}＞
【非特許文献２】Orly Yadid-Pecht and Eric R.Fossum,‘Wide Intrascene Dynamic Range CMOS APS Using Dual Sampling’IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.44,NO.10,OCTOBER 1997 pp.1721-1723
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した非特許文献１および特許文献１に係る従来技術、即ち隣接した画素同士で感度を異ならせ、高感度画素の信号と低感度画素の信号を合成することで、ダイナミックレンジを拡大する従来技術では、高感度画素と低感度画素を自由に配置できる利点があるものの、欠点の一つは、高感度画素と低感度画素の感度比が固定されてしまうことである。
【０００７】
非特許文献１に係る従来技術の場合は４倍、特許文献１に係る従来技術の場合はＮＤフィルタの透過率によって決まり、いずれも使用時に変更することができない。例えば、動作中に感度比を４倍にしたり、８倍にしたりという具合に感度比を選べるようにすることもできないし、低感度画素の感度を高感度画素の感度と同じにして、通常のダイナミックレンジだが解像度の高い画像を得ることなどもできない。
【０００８】
非特許文献１および特許文献１に係る従来技術の欠点のもう一つは、高感度画素と低感度画素の感度比を正確に設定できないことである。例えば、４倍の感度比にする場合も、実現できるのはおよそ４倍であって、相当の誤差が発生する。このために、正確な映像信号を再現することも難しいし、８倍や１６倍といった、さらなる高ダイナミックレンジ化を図ることも難しい。
【０００９】
一方、非特許文献２に係る従来技術では、長い蓄積時間（高感度）の信号と、短い蓄積時間（低感度）の信号が、どちらかの蓄積時間分だけずれて出力されてくるし、そのずれ分が蓄積時間を変えるごとに変わってしまう。また、高感度の信号と低感度の信号の両方を参照するのに、低感度側の蓄積時間が例えば１／４フレームなら、１／４フレームなどの大きなメモリが必要になるという欠点がある。
【００１０】
そこで、本発明は、高感度画素と低感度画素の感度比を使用中に変更できるとともに正確に設定でき、しかも高感度の信号と低感度の信号の両方を参照するのに大きなメモリを必要としない物理量分布検知装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明では、物理量を検知する単位センサが行列状に２次元配置されてなるセンサアレイ部を有し、前記センサアレイ部の各行に対応して複数の駆動配線が設けられてなる物理量分布検知装置において、前記単位センサを前記複数の駆動配線の各駆動配線単位で順に駆動しつつ、第１検知期間の第１の単位センサと当該第１検知期間よりも短い第２検知期間の第２の単位センサとを前記センサアレイ部内に混在させる構成を採っている。
【００１２】
上記構成の物理量分布検知装置において、第１の単位センサと第２の単位センサをセンサアレイ部内に混在させる、例えば偶数行の各単位センサについては検知時間を長く設定し、奇数行の各単位センサについては検知時間を短く設定することで、偶数行の各単位センサの感度が高くなり、奇数行の各単位センサの感度が低くなる。このとき、各単位センサの感度については、駆動配線を通して各単位センサを駆動する際の駆動タイミングで決まる検知時間で設定できる。したがって、高感度の単位センサと低感度の単位センサの感度の比を検知時間の比として使用時に制御できるとともにより正確に設定できる。
【発明の効果】
【００１３】
本発明によれば、単位センサの各々の感度を、各単位センサを駆動する際の駆動タイミングで決まる検知時間で設定できるため、高感度の単位センサと低感度の単位センサの感度の比を検知時間の比として使用時に制御できるとともにより正確に設定でき、しかも高感度信号と低感度信号の時間軸上のずれ分が少ないため、両方の信号を参照するのに大きなメモリを必要とすることもない。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１５】
［第１実施形態］
図１は、本発明の第１実施形態に係る物理量分布検知装置の構成の概略を示すブロック図である。本実施形態では、物理量分布検知装置として、例えば被写体からの像光の光量分布（物理量分布）を検知する固体撮像装置、例えばＣＭＯＳイメージセンサを例に挙げて説明するものとする。
【００１６】
図１に示すように、本実施形態に係るＣＭＯＳイメージセンサ１０は、入射光をその光量に応じた電荷量に光電変換する光電変換素子を含む単位画素（単位センサ）１１が行列状（マトリックス状）に多数２次元配置されてなる画素アレイ部（センサアレイ部）１２に加えて、垂直駆動回路１３、カラム信号処理回路１４、水平駆動回路１５、水平信号線１６、出力回路１７および制御回路１８を有するシステム構成となっている。
【００１７】
このシステム構成において、制御回路１８は、本ＣＭＯＳイメージセンサ１０の動作モードなどを指令するデータを外部から受け取り、また本ＣＭＯＳイメージセンサ１０の情報を含むデータを外部に出力するとともに、垂直同期信号Ｖｓｙｎｃ、水平同期信号ＨｓｙｎｃおよびマスタークロックＭＣＫに基づいて、垂直駆動回路１３、カラム信号処理回路１４および水平駆動回路１５などの動作の基準となるクロック信号や制御信号などを生成し、垂直駆動回路１３、カラム信号処理回路１４および水平駆動回路１５などに対して与える。
【００１８】
画素アレイ部１２には、単位画素（以下、単に「画素」と記す場合もある）１１が２次元配置されるとともに、この画素配置に対して画素行ごとに画素駆動配線１９が図の横方向（左右方向）に配線され、画素列ごとに垂直信号線２０が図の縦方向（上下方向）に配線されている。画素１１は、図１に示すように、ほぼ正方格子に並んで配置されている。その意味は、光電変換素子や金属配線などによって規定される光学的開口がほぼ正方格子に並んで配置されているという意味であり、画素１１の回路部分はこの限りでない。
【００１９】
（画素回路）
図２は、単位画素１１の回路構成の一例を示す回路図である。図２に示すように、本回路例に係る画素１１は、光電変換素子、例えばフォトダイオード１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４および選択トランジスタ１１５の４つのトランジスタを有する画素回路となっている。
【００２０】
ここでは、これらトランジスタ１１２〜１１５として、例えばＮチャネルのＭＯＳトランジスタを用いている。この画素１１に対して、画素駆動配線１９として、転送配線１９１、リセット配線１９２および選択配線１９３が同一行の画素について共通に配線されている。
【００２１】
図２において、フォトダイオード１１１は、受光した光をその光量（物理量）に応じた電荷量の光電荷（ここでは、電子）に光電変換する。フォトダイオード１１１のカソードは、転送トランジスタ１１２を介して増幅トランジスタ１１４のゲートと電気的に接続されている。この増幅トランジスタ１１４のゲートと電気的に繋がったノード１１６をＦＤ（フローティングディフュージョン）部と呼ぶ。
【００２２】
転送トランジスタ１１２は、フォトダイオード１１１のカソードとＦＤ部１１６との間に接続され、ゲートに転送配線１９１を介して転送パルスφＴＲＦが与えられることによってオン状態となり、フォトダイオード１１１で光電変換された光電荷をＦＤ部１１６に転送する。
【００２３】
リセットトランジスタ１１３は、ドレインが画素電源Ｖｄｄに、ソースがＦＤ部１１６にそれぞれ接続され、ゲートにリセット配線１９２を介してリセットパルスφＲＳＴが与えられることによってオン状態となり、フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先立って、ＦＤ部１１６の電荷を画素電源Ｖｄｄに捨てることによって当該ＦＤ部１１６をリセットする。
【００２４】
増幅トランジスタ１１４は、ゲートがＦＤ部１１６に、ドレインが画素電源Ｖｄｄにそれぞれ接続され、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして出力し、さらに転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして出力する。
【００２５】
選択トランジスタ１１５は、例えば、ドレインが増幅トランジスタ１１４のソースに、ソースが垂直信号線２０にそれぞれ接続され、ゲートに選択配線１９３を介して選択パルスφＳＥＬが与えられることによってオン状態となり、画素１１を選択状態として増幅トランジスタ１１４から出力される信号を垂直信号線２０に中継する。
【００２６】
なお、この選択トランジスタ１１５については、画素電源Ｖｄｄと増幅トランジスタ１１４のドレインとの間に接続した回路構成を採ることも可能である。
【００２７】
また、画素１１としては、上記構成の４トランジスタ構成のものに限られるものではなく、増幅トランジスタ１１４と選択トランジスタ１１５を兼用した３トランジスタ構成のものであっても良い。
【００２８】
図１に説明を戻す。垂直駆動回路１３は、シフトレジスタなどによって構成され、画素アレイ部１２の各画素１１を行単位で順次選択走査し、その選択行の各画素に対して画素駆動配線１９を通して必要な駆動パルス（制御パルス）を供給する。図１に示すように、下から数えて１，３，５，…という奇数番の画素駆動配線１９を通して駆動される画素を奇数（ｏｄｄ）行画素、２，４，６，…という偶数番の画素駆動配線１９を通して駆動される画素を偶数（ｅｖｅｎ）行画素と呼ぶものとする。
【００２９】
ここでは、図示を省略するが、垂直駆動回路１３は、信号を読み出す画素１１を行単位で順に選択するための読み出し走査系と、当該読み出し走査系によって読み出し走査が行われる行に対して、その読み出し走査よりもシャッタスピードの時間分だけ前に当該行の画素１１の光電変換素子から不要な電荷を掃き出す（リセットする）走査を行うことで、電子シャッタ動作を行うための電子シャッタ走査系を有する構成となっている。
【００３０】
そして、電子シャッタ走査系による走査によって不要な電荷が掃き出されたタイミングから、読み出し走査系による走査によって信号が読み出されるタイミングまでの検知期間が、画素１１における信号電荷の蓄積時間となる。すなわち、電子シャッタ動作とは、光電変換素子に蓄積された信号電荷を排出（リセット）し、新たに信号電荷の蓄積を開始する動作である。
【００３１】
ここでは、１つの垂直駆動回路１３が読み出し動作および電子シャッタ動作を行うとしたが、これに限られるものではなく、例えば、読み出し行動作用の垂直駆動回路、奇数行画素シャッタ用の垂直駆動回路、偶数行画素シャッタ用の垂直駆動回路というように駆動回路が分かれていても良い。
【００３２】
選択行の各画素１１から出力される信号は、垂直信号線２０を通してカラム信号処理回路１４に供給される。カラム信号処理回路１４は、画素アレイ部１２の例えば画素列ごとに、即ち画素列に対して１対１の対応関係をもって配置されており、１行分の各画素１１から出力される信号を画素列ごとに受けて、その信号に対して画素固有の固定パターンノイズを除去するためのＣＤＳ(Correlated Double Sampling;相関二重サンプリング)や信号増幅などの信号処理を行う。
【００３３】
カラム信号処理回路１４の入力段には、図２に示すように、定電流源としての負荷トランジスタ１４１が設けられている。この負荷トランジスタ１４１は、垂直信号線２０と基準電位、例えばグランドとの間に接続され、ゲートが負荷配線２１に接続され、選択行の画素の増幅トランジスタ１１４とソースフォロア回路を構成することで、選択行の画素から垂直信号線２０に信号を出力させる。
【００３４】
カラム信号処理回路１４の出力段には、水平選択スイッチ（図示せず）が水平信号線１６との間に接続されて設けられている。なお、カラム信号処理回路１４に、Ａ／Ｄ（アナログ／デジタル）変換機能を持たせた構成を採ることも可能である。
【００３５】
水平駆動回路１５は、シフトレジスタなどによって構成され、水平走査パルスφＨ１〜φＨｘ（ｘは水平方向の画素数）を順次出力することによってカラム信号処理回路１４の各々を順番に選択し、カラム信号処理回路１４の各々から画素信号を水平信号線１６に出力させる。
【００３６】
出力回路１７は、カラム信号処理回路１４の各々から水平信号線１６を通して順に供給される信号に対して種々の信号処理を施して出力する。この出力回路１７での具体的な信号処理としては、例えば、バッファリングだけする場合もあるし、あるいはバッファリングの前に黒レベル調整、列ごとのばらつきの補正、信号増幅、色関係処理などを行うこともある。
【００３７】
上記構成の本実施形態に係るＣＭＯＳイメージセンサ１０において、本実施形態の特徴とするところは、制御回路１８による制御の下に、偶数番の画素駆動配線の電子シャッタと、奇数番の画素駆動配線の電子シャッタを別々に制御することにある。
【００３８】
具体的には、図３に示すように、まず偶数番の画素駆動配線１９−２，１９−４，…に対して電子シャッタ動作をさせながらスキャンしていき、次に奇数番の画素駆動配線１９−１，１９−３，…に対して電子シャッタ動作をさせながらスキャンしていき、次に画素駆動配線１９−１，１９−２，１９−３，１９−４，…に対して順に画素読出し動作をさせながらスキャンしていく。
【００３９】
これにより、偶数行の画素は、電子シャッタ動作から読み出し動作までの期間が奇数行の画素よりも長くなるため長い蓄積時間（第１の検知期間）となり、奇数行の画素は短い蓄積時間（第２の検知期間）となる。もちろん、奇数行の画素の電子シャッタは読出し行が２回進むごとに１回進み、偶数行の画素の電子シャッタも同様である。
【００４０】
偶数行の画素の信号は、偶数行の画素の蓄積時間が長いため高感度の画素信号となり、奇数行の画素の信号は、奇数行の画素の蓄積時間が短いため低感度の画素信号となる。偶数行の画素の信号と奇数行の画素の信号は、通常通り、垂直信号線１９に行単位で読み出され、カラム信号処理回路１４、水平信号線１６および出力回路１７を経由して本ＣＭＯＳイメージセンサ１０の外部へ出力される。
【００４１】
そして、外部の信号処理系（図示せず）において、本ＣＭＯＳイメージセンサ１０から出力される偶数行の画素の信号（高感度の画素信号）と、奇数行の画素の信号（低感度の画素信号）を演算（合成）処理することにより、ダイナミックレンジを拡大することができる。すなわち、高感度の偶数行の画素が飽和する部分は上下の低感度の奇数行の画素信号から補間して信号を得たり、あるいは、上下に隣接する画素の出力から適切な範囲にある方を採用して１画素分の信号しか作らないなどの処理によって、広ダイナミックレンジ化を実現できる。
【００４２】
上述したように、電子シャッタ動作が可能なＣＭＯＳイメージセンサ１０において、電子シャッタ動作によって隣接行で蓄積時間を変える、例えば偶数行の各画素については蓄積時間を長く設定し、奇数行の各画素については蓄積時間を短く設定することで、偶数行の各画素の感度が高くなり、奇数行の各画素の感度が低くなり、各画素の感度については蓄積時間で設定できるため、高感度画素と低感度画素の感度比を蓄積時間の比として使用時に制御できるとともに、当該感度比を蓄積時間の比としてより正確に設定できる。
【００４３】
また、感度の高い画素の信号と感度の低い画素の信号は互いに１行しかずれていないため、両方の信号の時間軸上のずれ分が少なく、かつ交互に出力され、しかもその関係が蓄積時間によって変わることもないため、高感度の信号と低感度の信号の両方を参照するのに、わずかなラインメモリがあれば良く、従来技術のように、１／４フレームなどの大きなメモリを用いる必要がなくなる。
【００４４】
なお、電子シャッタは行ごとの制御であるため、高感度画素と低感度画素が行単位で配置されることになる。したがって、例えば高感度画素が飽和している領域では、縦方向の解像度が低下する代償として、ダイナミックレンジを拡大できる。上記では画素１１がほぼ正方格子で配列されているとしたが、このことから分かるように、本実施例におけるもう一つの好ましい形態は、上下の画素間隔が左右の画素間隔のほぼ１／２であるものである。これによれば、縦方向の解像度を横方向の解像度とほぼ揃えることができる。
【００４５】
本実施形態に係るＣＭＯＳイメージセンサ１０は、白黒カメラや３板式カメラの撮像デバイスとして用いる場合は問題ないが、単板式カメラの撮像デバイスとして用いる場合には、色フィルタ配列が問題になる。
【００４６】
単板式カメラの撮像デバイスとして用いる場合の好ましい色フィルタ配列の一例を図４（Ａ），（Ｂ）に示す。ここでは、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｗ（白色：色フィルタなし）の場合を示している。図４（Ａ），（Ｂ）において、大文字が奇数（ｏｄｄ）行の画素であり、小文字が偶数（ｅｖｅｎ）行の画素である。図４（Ａ），（Ｂ）のいずれも、次の３つの要件を満たすように作られている。
【００４７】
第１に、いずれも水平４画素×垂直４画素の繰り返しの色フィルタ配列となっていることである。この色フィルタ配列によれば、小さな繰り返し周期の処理となるため信号処理が容易である。
【００４８】
第２に、どの行にも全色が配置された色フィルタ配列となっていることである。この色フィルタ配列によれば、連続２回の読み出しで高感度画素、低感度画素とも全色揃うことになる。
【００４９】
第３に、奇数行と偶数行の区別をしなければ、どの列にも、やはり全色が配置された色フィルタ配列となっていることである。この色フィルタ配列によれば、水平方向の色情報を基本的に欠落させないで済むことになる。
【００５０】
もちろん、図４（Ａ），（Ｂ）の左右や上下反転などは可能である。Ｒ，Ｇ，Ｂの３色の色配列を用いる場合は、図４（Ａ），（Ｂ）の色フィルタ配列において、ＷをＧに置き換えることが好ましい。
【００５１】
［第２実施形態］
図５は、本発明の第２実施形態に係る物理量分布検知装置の構成の概略を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。本実施形態でも、物理量分布検知装置として、例えば被写体からの像光の光量分布（物理量分布）を検知する固体撮像装置、例えばＣＭＯＳイメージセンサを例に挙げて説明するものとする。
【００５２】
本実施形態に係るＣＭＯＳイメージセンサ３０は、画素駆動配線１９に対する単位画素１１の接続関係を特徴としており、それ以外の構成、即ち垂直駆動回路１３、カラム信号処理回路１４、水平駆動回路１５、水平信号線１６、出力回路１７および制御回路１８については基本的に第１実施形態に係るＣＭＯＳイメージセンサ１０と同じである。
【００５３】
図５から明らかなように、画素駆動配線１９に対する単位画素１１の接続関係は、画素駆動配線１９に接続される画素１１が、奇数列と偶数列で１行ずれている。ここでは、画素アレイ部１２の画素配列が正方格子、つまり行間隔と列間隔が等しいとしているが、行間隔と列間隔は異なっていても良い。
【００５４】
（画素回路）
図６は、本実施形態に係るＣＭＯＳイメージセンサ３０における単位画素１１の回路構成の一例を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。
【００５５】
ここでは、隣り合う２行の２つの画素間で回路を共有して１つのセルをつくっている場合の例を示している。但し、上記接続関係を満足するためには、２つの画素の組み合わせを列ごとに１行ずつ交互にずらした状態で、２つの画素間で回路を共有することになる。共有する回路部分は、例えば、リセットトランジスタ１１３、増幅トランジスタ１１４および選択トランジスタ１１５である。
【００５６】
すなわち、図６に示すように、リセットトランジスタ１１３、増幅トランジスタ１１４および選択トランジスタ１１５を、奇数列ではｎ行目の画素とｎ＋１行目の画素間で共有し、偶数列ではｎ＋１行目の画素とｎ＋２行目の画素間で共有する。
【００５７】
具体的には、奇数列におけるｎ行目の画素とｎ＋１行目の画素間において、独立の転送トランジスタ１１２ｎ，１１２ｎ＋１が共通のＦＤ部１１６と独立のフォトダイオード１１１ｎ，１１１ｎ＋１の間に接続され、これら転送トランジスタ１１２ｎ，１１２ｎ＋１の各ゲートがｎ行目、ｎ＋１行目の各転送配線１９１ｎ，１９１ｎ＋１にそれぞれ接続されている。
【００５８】
共有のリセットトランジスタ１１３は、ＦＤ部１１６と画素電源Ｖｄｄとの間に接続され、そのゲートがｎ＋１行目に通っているリセット配線１９２ｎ＋１に接続されている。また、共有の増幅トランジスタ１１４および選択トランジスタ１１５は、画素電源Ｖｄｄと垂直信号線２０の間に直列に接続されている。そして、増幅トランジスタ１１４のゲートが共通のＦＤ部１１６に接続され、選択トランジスタ１１５のゲートがｎ行目に通っている選択配線１９３ｎに接続されている。
【００５９】
偶数列におけるｎ＋１行目の画素とｎ＋２行目の画素間において、独立の転送トランジスタ１１２ｎ＋１，１１２ｎ＋２が共通のＦＤ部１１６と独立のフォトダイオード１１１ｎ＋１，１１１ｎ＋２の間に接続され、これら転送トランジスタ１１２ｎ＋１，１１２ｎ＋２の各ゲートがｎ行目、ｎ＋１行目の各転送配線１９１ｎ，１９１ｎ＋１にそれぞれ接続されている。
【００６０】
共有のリセットトランジスタ１１３は、ＦＤ部１１６と画素電源Ｖｄｄとの間に接続され、そのゲートがｎ＋１行目に通っているリセット配線１９２ｎ＋１に接続されている。また、共有の増幅トランジスタ１１４および選択トランジスタ１１５は、画素電源Ｖｄｄと垂直信号線２０の間に直列に接続されている。そして、増幅トランジスタ１１４のゲートが共通のＦＤ部１１６に接続され、選択トランジスタ１１５のゲートがｎ行目に通っている選択配線１９３ｎに接続されている。
【００６１】
上述した接続関係により、隣り合う２行の２つの画素間において、２つの画素の組み合わせを列ごとに１行ずつ交互にずらした状態での回路を共有しつつ、図５に示すように、画素駆動配線１９に接続される画素１１が奇数列と偶数列で１行ずれた配列を実現している。２つの画素間で回路を共有していることから、図６のリセット配線１９２と選択配線１９３は、図５の２行で共有されているものである。その意味で、図５の画素駆動配線１９は、象徴的に描かれたものである。
【００６２】
但し、２つの画素間で回路を共有することは必須ではなく、各画素が独立した回路構成を採っても良いことはもちろんである。また、第１実施形態の場合と同様に、画素１１は４トランジスタ構成のものに限られるものではなく、例えば３トランジスタ構成のものであっても良い。３トランジスタ構成の場合には、リセットトランジスタおよび増幅トランジスタが２画素間で共有することになる。
【００６３】
画素駆動配線１９に接続される画素１１が奇数列と偶数列で１行ずれた配列関係については、図７に示すように簡単な図で表現することができる。２つの画素で回路を共有して１つのセルを作っている。セルの配置は、偶数列と奇数列で１行ずつずれているが、画素（特に、光電変換素子と金属配線開口部）はほぼ正方格子に配置されている。転送配線１９１は各画素に１本対応し、偶数列と奇数列で１行異なる画素を駆動する。リセット配線１９２と選択配線１９３は各セルに１本対応し、偶数列と奇数列で１行分ずれたセルを駆動する。
【００６４】
ここでは、縦に連続する２画素で１つのセルを作る場合を例に挙げて説明したが、もちろん、縦に連続する４画素で１つのセルを作る場合にも同様に適用できる。この場合についても、図８に示すように簡便に表記できる。１画素で１つのセル（つまり、回路共有なし）を作る場合や、斜め方向の画素で回路を共有して１つのセルを作る場合にも当業者には容易に理解できるであろう。
【００６５】
本実施形態に係るＣＭＯＳイメージセンサ３０においても、第１の実施形態の場合と同じく、偶数番の画素駆動配線の電子シャッタと、奇数番の画素駆動配線の電子シャッタを別々に制御する。
【００６６】
具体的には、図９に示すように、まず偶数番の画素駆動配線１９−２，１９−４，…に対して電子シャッタ動作をさせながらスキャンしていき、次に奇数番の画素駆動配線１９−１，１９−３，…に対して電子シャッタ動作をさせながらスキャンしていき、次に画素駆動配線１９−１，１９−２，１９−３，１９−４，…に対して順に画素読出し動作をさせながらスキャンしていく。
【００６７】
これにより、偶数番の画素駆動配線１９−２，１９−４，…に接続された各画素は、電子シャッタ動作から読み出し動作までの期間が、奇数番の画素駆動配線１９−１，１９−３，…に接続された各画素よりも長くなるため長い蓄積時間となり、奇数番の画素駆動配線１９−１，１９−３，…に接続された各画素は短い蓄積時間となる。もちろん、奇数番の画素駆動配線１９−１，１９−３，…に接続された各画素の電子シャッタは読出し行が２回進むごとに１回進み、偶数番の画素駆動配線１９−２，１９−４，…に接続された各画素の電子シャッタも同様である。
【００６８】
偶数番の画素駆動配線１９−２，１９−４，…に接続された各画素の信号は、これら画素の蓄積時間が長いため高感度の画素信号となり、奇数番の画素駆動配線１９−１，１９−３，…に接続された各画素の信号は、これら画素の蓄積時間が短いため低感度の画素信号となる。これら各画素の信号は、通常通り、垂直信号線１９に行単位で読み出され、カラム信号処理回路１４、水平信号線１６および出力回路１７を経由して本ＣＭＯＳイメージセンサ３０の外部へ出力される。
【００６９】
そして、外部の信号処理系（図示せず）において、本ＣＭＯＳイメージセンサ３０から出力される偶数番の画素駆動配線１９−２，１９−４，…に接続された各画素の信号（高感度の画素信号）と、奇数番の画素駆動配線１９−１，１９−３，…に接続された各画素の信号（低感度の画素信号）を演算（合成）処理することにより、第１実施形態の場合と同様に、ダイナミックレンジを拡大することができる。
【００７０】
ここで、本実施形態に係るＣＭＯＳイメージセンサ３０においては、奇数番の画素駆動配線１９−１，１９−３，…に接続された各画素と、偶数番の画素駆動配線１９−２，１９−４，…に接続された各画素が、図５から明らかなように、偶数列と奇数列で１行ずつずれたジグザグ配置となっているため、蓄積時間の長い（感度の高い）画素と、蓄積時間の短い（感度の低い）画素が全ての行と列に均等に配置されている。
【００７１】
このように、高感度画素と低感度画素が全ての行と列に均等に配置されていることにより、第１実施形態に係るＣＭＯＳイメージセンサ１０の場合のように、縦（垂直）の解像度が低下することがなく、縦横（垂直・水平）共に解像度を維持することができる。
【００７２】
この高感度画素と低感度画素の配置については、非特許文献１記載のＣＣＤ固体撮像装置と同じであるが、本実施形態に係るＣＭＯＳイメージセンサ３０では、第１実施形態に係るＣＭＯＳイメージセンサ１０と同様に、電子シャッタで感度を制御できるため、感度を蓄積時間の比によって正確に決めることができるとともに、感度比も使用中に変更することが可能である。
【００７３】
さらに、本実施形態に係るＣＭＯＳイメージセンサ３０においては、感度の高い信号と低い信号が近い場所から時間ずれがほとんどなしに出力されるとともに、蓄積時間によって時間ずれが変わることが無いため、第１実施形態に係るＣＭＯＳイメージセンサ１０と同様に、高感度の信号と低感度の信号の両方を参照するのに、わずかなラインメモリがあれば良く、従来技術のように、１／４フレームなどの大きなメモリを用いる必要がなくなる。
【００７４】
なお、本実施形態では、対応する画素駆動配線１９に接続される画素１１を奇数列と偶数列で１行ずれた状態の接続関係、即ち１列単位で１行ずれた状態の接続関係としたが、１列単位に限られるものではなく、複数列単位で１行ずれた状態の接続関係であったも良く、この場合は、水平方向の解像度が低下するものの、感度を蓄積時間の比によって正確に決めることができるとともに、感度比も使用中に変更することができる。
【００７５】
本実施形態に係るＣＭＯＳイメージセンサ３０は、白黒カメラや３板式カメラの撮像デバイスとして用いる場合は問題ないが、単板式カメラの撮像デバイスとして用いる場合には、色フィルタ配列が問題になる。
【００７６】
単板式カメラの撮像デバイスとして用いる場合の好ましい色フィルタ配列の一例を図１０に示す。ここでは、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｗ（白色：色フィルタなし）の場合を示している。図１０において、大文字が奇数（ｏｄｄ）行の画素であり、小文字が偶数（ｅｖｅｎ）行の画素である。
【００７７】
本例に係る色フィルタ配列は、第１実施形態の色フィルタ配列と異なり、斜め方向から見ると、奇数番の画素駆動配線に接続された画素（以下、「奇数画素」と記す）と、偶数番の画素駆動配線に接続された画素（以下、「偶数画素」と記す）のそれぞれが正方格子になっている。それを用いて、Ｗ（又はｗ）をＧ（又はｇ）に置き換えたとき、奇数画素と偶数画素のそれぞれが現在一般的な市松配列になるようにすることで、実施に当たって信号処理が容易であるようにしている。
【００７８】
さらに、この場合は、奇数画素と偶数画素を組み合わせるときに、同色の偶数画素と奇数画素が左右または上下に配列されることになるが、ここでは上下になる配列を選択している。これにより、同色の奇数画素と偶数画素の信号が同じ垂直信号線２０から出力されることになる。
【００７９】
本例の構成では、偶数列と奇数列で画素への配線の入り方が違うので、画素のレイアウトが異なり、特性が高い精度では揃えにくい。しかし、この色フィルタ配列では、同色の偶数画素と奇数画素が偶数列か奇数列の一方のみに存在するため、同色の偶数画素と奇数画素の特性を高い精度で揃えることができる。よって、広ダイナミックレンジの信号処理の際に正確に演算処理を行うことができる。異なる色の間では偶数列と奇数列に起因する特性差、特に感度差があるが、後でホワイトバランスをとるときに吸収されるため実用上問題ない。
【００８０】
ところで、ＣＭＯＳイメージセンサでは、カラム信号処理回路１４から水平信号線１６に信号を読み出すときに、水平信号線１６の容量が大きいと読み出し速度が上がらないため、容量を低減する目的で偶数列と奇数列で水平信号線１６を分けることがあるが、このときに両方の水平信号線の特性が完全には揃わないという懸念がある。
【００８１】
これに対し、本例に係る色フィルタ配列を用いれば、同色の信号が偶数列と奇数列に跨って出力されることがないため、偶数列と奇数列の水平信号線を分けて読み出し速度の高速化を図ったとしても、２本の水平信号線間の特性差で同色なのに異なるゲインや波形になってしまうことがないという利点がある。
【００８２】
ＲＧＢＷ以外でも、４色の色配列を用いる場合はこの並びが好ましい。Ｒ，Ｇ，Ｂの３色の色配列を用いる場合は、図１０の色フィルタ配列において、ＷをＧに置き換えることが好ましい。これにより、Ｇはやはり偶数列か奇数列の一方のみから出力されることになる。Ｒ，Ｇ，Ｂ以外の３色でも同じである。
【００８３】
なお、上記各実施形態では、物理量分布検知装置として、例えば被写体からの像光の光量分布を物理量分布として検知する固体撮像装置、例えばＣＭＯＳイメージセンサを例に挙げて説明したが、本発明はこの適用例に限られるものではなく、ＭＯＳ型イメージセンサ等のＸ−Ｙアドレス方式の固体撮像装置全般に対して同様に適用可能である。
【００８４】
さらには、固体撮像装置に限らず、物理量として圧力や静電容量など、他の物理量を検知する装置全般に対して適用可能である。例えば、物理量として圧力を感知する単位センサが行列状に２次元配置されてなる指紋センサ等においても、本発明を適用することで、測定回数を減らすことができる。
【００８５】
ＣＭＯＳイメージセンサ１０では、単位画素、蓄積時間および電子シャッタ動作等の用語を用いて説明したが、単位画素を単位センサに、蓄積時間を検知期間に、電子シャッタ動作をリセット動作にそれぞれ置き換えることで、指紋センサ等の一般的な物理量分布検知装置に対してもＣＭＯＳイメージセンサ１０と同様に適用することができる。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１実施形態に係るＣＭＯＳイメージセンサの構成の概略を示すブロック図である。
【図２】第１実施形態に係るＣＭＯＳイメージセンサにおける単位画素の回路構成の一例を示す回路図である。
【図３】第１実施形態に係るＣＭＯＳイメージセンサにおいて、奇数行画素の電子シャッタによる蓄積時間と偶数行画素の電子シャッタによる蓄積時間を別々に制御する場合の様子を示す図である。
【図４】第１実施形態に係るＣＭＯＳイメージセンサにおいて、単板式カメラの撮像デバイスとして用いる場合の好ましい色フィルタ配列の一例を示す図である。
【図５】本発明の第２実施形態に係るＣＭＯＳイメージセンサの構成の概略を示すブロック図である。
【図６】第２実施形態に係るＣＭＯＳイメージセンサにおける単位画素の回路構成の一例を示す回路図である。
【図７】２画素で回路を共有して１セルを作った場合を簡便に表記した図である。
【図８】４画素で回路を共有して１セルを作った場合を簡便に表記した図である。
【図９】第２実施形態に係るＣＭＯＳイメージセンサにおいて、奇数画素の電子シャッタによる蓄積時間と偶数画素の電子シャッタによる蓄積時間を別々に制御する場合の様子を示す図である。
【図１０】第２実施形態に係るＣＭＯＳイメージセンサにおいて、単板式カメラの撮像デバイスとして用いる場合の好ましい色フィルタ配列の一例を示す図である。
【符号の説明】
【００８７】
１０，３０…ＣＭＯＳイメージセンサ、１１…単位画素、１２…画素アレイ部、１３…垂直駆動回路、１４…カラム信号処理回路、１５…水平駆動回路、１６…水平信号線、１７…出力回路、１８…制御回路、１９…画素駆動配線、２０…垂直信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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