(57)【要約】【課題】半導体装置を大型化することなく、大容量値を得られるキャパシタの構造を提供する。  【課題の解決手段】  半導体装置において、シリコン基板１上に複数のＬＯＣＯＳ素子分離領域２ａ，２ｂ，２ｃ，２ｄと導電層である拡散層３ａ，３ｂ，３ｃとを互いに隣接するように縞状に形成して凹凸面を形成し、各拡散層３ａ，３ｂ，３ｃを共通接続する一方、凹凸面上に、第１絶縁層４と、下層導電層５と、第２絶縁層６と、上層導電層７とを順次重ねて形成することによって、各拡散層３ａ，３ｂ，３ｃと下層導電層５とを一対の電極とし第１絶縁層５を誘電体層とするキャパシタと、下層導電層５と上層導電層７とを一対の電極とし第２絶縁層６を誘電体層とするキャパシタとを構成するとともに、上層導電層７と共通接続した各拡散層３ａ，３ｂ，３ｃとを電気的に接続したものである。  【選択図】  図１
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【特許請求の範囲】
【請求項１】
シリコン基板上に形成した複数のＬＯＣＯＳ素子分離領域によって凹凸面を形成し、この凹凸面上に、下部電極である導電層と、誘電体層である絶縁層と、上部電極である導電層を重ねて形成してキャパシタを構成した
ことを特徴とするキャパシタを有する半導体装置。
【請求項２】
シリコン基板上に複数のＬＯＣＯＳ素子分離領域と導電層である拡散層とを互いに隣接するように形成して凹凸面を形成し、前記各拡散層を共通接続する一方、前記凹凸面上に、絶縁層と導電層とを交互に複数重ねて形成して、前記各絶縁層を誘電体層とし、前記各絶縁層を挟む上下の前記拡散層を含む各導電層を一対の電極とするキャパシタを複数構成するとともに、前記各導電層を一つおきに電気的に接続した
ことを特徴とするキャパシタを有する半導体装置。
【請求項３】
シリコン基板上に複数のＬＯＣＯＳ素子分離領域と導電層である拡散層とを互いに隣接するように形成して凹凸面を形成し、前記各拡散層を共通接続する一方、前記凹凸面上に、第１絶縁層と、下層導電層と、第２絶縁層と、上層導電層とを順次重ねて形成することによって、前記各拡散層と前記下層導電層とを一対の電極とし前記第１絶縁層を誘電体層とするキャパシタと、前記下層導電層と前記上層導電層とを一対の電極とし前記第２絶縁層を誘電体層とするキャパシタとを構成するとともに、前記上層導電層と前記各拡散層とを電気的に接続した
ことを特徴とするキャパシタを有する半導体装置。
【請求項４】
シリコン基板上に複数のＬＯＣＯＳ素子分離領域と導電層である拡散層とを互いに隣接するように形成して凹凸面を形成し、この凹凸面上に、絶縁層と導電層とを交互に複数重ねて形成して、前記各絶縁層を誘電体層とし、前記各絶縁層を挟む上下の前記拡散層を含む各導電層を一対の電極とするキャパシタを複数構成する一方、前記シリコン基板上に前記各拡散層をソース／ドレイン電極とするトランジスタを形成し、前記各拡散層を前記ソース／ドレイン電極の一方で共通接続するとともに、この共通接続した拡散層を含む各導電層を一つおきに電気的に接続した
ことを特徴とするキャパシタを有する半導体装置。
【請求項５】
シリコン基板上に複数のＬＯＣＯＳ素子分離領域と導電層である拡散層とを互いに隣接するように形成して凹凸面を形成し、この凹凸面上に、第１絶縁層と、下層導電層と、第２絶縁層と、上層導電層とを順次重ねて形成することによって、前記各拡散層と前記下層導電層とを一対の電極とし前記第１絶縁層を誘電体層とするキャパシタと、前記下層導電層と前記上層導電層とを一対の電極とし前記第２絶縁層を誘電体層とするキャパシタとを構成する一方、前記シリコン基板上に前記各拡散層をソース／ドレイン電極とするトランジスタを形成し、前記各拡散層を前記ソース／ドレイン電極の一方で共通接続して前記上層導電層と電気的に接続した
ことを特徴とするキャパシタを有する半導体装置。
【請求項６】
各拡散層の共通接続は、拡散層同士を一端側で一体的に連接してなることを特徴とする請求項２〜請求項５のいずれか１項に記載のキャパシタを有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを有する半導体装置に関し、特に前記キャパシタの構造に関する。
【背景技術】
【０００２】
従来の半導体装置におけるキャパシタは、平坦な領域において、誘電体層を構成する絶縁層の上下に、一対の電極を構成する導電層を平面状に形成した構造が一般的である。そして、キャパシタの容量値は、誘電体層の誘電率と、誘電体層を挟んだ各導電層の対向面積の大きさによって決定される。
【特許文献１】特開平５−１９０７６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
したがって、上述した従来のキャパシタでは、誘電率が同一であれば、各導電層の対向面積を大きくしなければ、容量値を大きくできないので、容量値の大きなキャパシタを得るには、平面的な大きさが必要であった。このため、大容量値のキャパシタを形成するには、半導体装置の大型化が避けられないという問題があった。本発明は、この問題を解決し、半導体装置を大型化することなく、大容量値を得られるキャパシタの構造を提供することを目的とする。
【課題を解決するための手段】
【０００４】
この目的を達成するために、本発明の請求項１に係るキャパシタの構造は、半導体装置において、シリコン基板上に形成した複数のＬＯＣＯＳ素子分離領域によって凹凸面を形成し、この凹凸面上に、下部電極である導電層と、誘電体層である絶縁層と、上部電極である導電層を重ねて形成してキャパシタを構成したものである。
【０００５】
同じくこの目的を達成するために、本発明の請求項２に係るキャパシタの構造は、半導体装置において、シリコン基板上に複数のＬＯＣＯＳ素子分離領域と導電層である拡散層とを互いに隣接するように、例えば縞状に形成して凹凸面を形成し、前記拡散層を共通接続する一方、前記凹凸面上に、絶縁層と導電層とを交互に複数重ねて形成して、前記各絶縁層を誘電体層とし、前記各絶縁層を挟む上下の前記拡散層を含む各導電層を一対の電極とするキャパシタを複数構成するとともに、前記各導電層を一つおきに電気的に接続したものである。
【０００６】
同じくこの目的を達成するために、本発明の請求項３に係るキャパシタの構造は、半導体装置において、シリコン基板上に複数のＬＯＣＯＳ素子分離領域と導電層である拡散層とを互いに隣接するように、例えば縞状に形成して凹凸面を形成し、前記各拡散層を共通接続する一方、前記凹凸面上に、第１絶縁層と、下層導電層と、第２絶縁層と、上層導電層とを順次重ねて形成することによって、前記各拡散層と前記下層導電層とを一対の電極とし前記第１絶縁層を誘電体層とするキャパシタと、前記下層導電層と前記上層導電層とを一対の電極とし前記第２絶縁層を誘電体層とするキャパシタとを構成するとともに、前記上層導電層と前記各拡散層とを電気的に接続したものである。
【０００７】
同じくこの目的を達成するために、本発明の請求項４に係るキャパシタの構造は、半導体装置において、シリコン基板上に複数のＬＯＣＯＳ素子分離領域と導電層である拡散層とを互いに隣接するように、例えば縞状に形成して凹凸面を形成し、この凹凸面上に、絶縁層と導電層とを交互に複数重ねて形成して、前記各絶縁層を誘電体層とし、前記各絶縁層を挟む上下の前記拡散層を含む各導電層を一対の電極とするキャパシタを複数構成する一方、前記シリコン基板上に前記各拡散層をソース／ドレイン電極とするトランジスタを形成し、これらトランジスタのゲート電極は、前記各拡散層を直上の導電層と対応しない位置で分断するように形成してなり、前記各拡散層の前記ソース／ドレイン電極の前記導電層対応側とは反対側の電極を共通接続するとともに、この共通接続した拡散層を含む各導電層を一つおきに電気的に接続したものである。
【０００８】
同じくこの目的を達成するために本発明の請求項５に係るキャパシタの構造は、半導体装置において、シリコン基板上に複数のＬＯＣＯＳ素子分離領域と導電層である拡散層とを互いに隣接するように、例えば縞状に形成して凹凸面を形成し、この凹凸面上に、第１絶縁層と、下層導電層と、第２絶縁層と、上層導電層とを順次重ねて形成することによって、前記各拡散層と前記下層導電層とを一対の電極とし前記第１絶縁層を誘電体層とするキャパシタと、前記下層導電層と前記上層導電層とを一対の電極とし前記第２絶縁層を誘電体層とするキャパシタとを構成する一方、前記シリコン基板上に前記各拡散層をソース／ドレイン電極とするトランジスタを形成し、これらトランジスタのゲート電極は、前記各拡散層を前記下層導電層と対応しない位置で分断するように形成してなり、前記各拡散層の前記ソース／ドレイン電極の前記下層導電層対応側とは反対側の電極を、共通接続するとともに前記上層導電層と電気的に接続したものである。
【０００９】
同じくこの目的を達成するために、本発明の請求項６に係るキャパシタの構造は、上述の請求項２〜請求項５のいずれか１つに係る半導体装置において、各拡散層の共通接続は、拡散層同士を一端側で一体的に連接してなるものである。
【発明の効果】
【００１０】
本願の請求項１に係る発明によれば、キャパシタを凹凸面上に形成するので、誘電体層を挟んで対向する一対の電極である導電層同士が曲面状になり、対向面積を平面状に対向する場合に比べて増大することができ、半導体装置を大型化することなく、大容量値のキャパシタを得ることができる。
【００１１】
本願の請求項２及び請求項３に係る発明によれば、キャパシタを凹凸面上に複数重畳的に設けるので、キャパシタの電極の対向面積を、上記請求項１に係る発明よりもさらに増大することができる。
【００１２】
本願の請求項４及び請求項５に係る発明によれば、キャパシタを凹凸面上に複数重畳的に設けるとともに、最下層のキャパシタはトランジスタを介して共通接続するので、上記請求項２及び請求項３に係る発明の効果に加えて、前記トランジスタのオン・オフ制御により、キャパシタの容量値を変更することができる。
【００１３】
本願の請求項６に係る発明によれば、金属配線などの他の構成素子を使用することなく、各拡散層を共通接続することができるので、構成を簡素化できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の好適な実施形態を添付図面に基づいて説明する。ここにおいて、図１〜図３は第１実施形態を示すもので、図１はキャパシタを有する半導体装置の概略的な断面図、図２は同じく平面図、図３はキャパシタの構成を説明する回路図である。また、図４は第２実施形態のキャパシタを有する半導体装置を示す概略的な平面図である。さらに、図５及び図６は第３実施形態を示すもので、図５はキャパシタを有する半導体装置の概略的な平面図、図６はキャパシタの構成を説明する回路図である。さらにまた、図７は第４実施形態のキャパシタを有する半導体装置を示す概略的な平面図である。
【００１５】
まず、第１実施形態を説明すると、図１に示すように、半導体装置のシリコン基板１に、複数のＬＯＣＯＳ素子分離領域２ａ，２ｂ，２ｃ，２ｄと導電層である複数の拡散層３ａ，３ｂ，３ｃとを隣接して縞状に形成している。これら各ＬＯＣＯＳ素子分離領域２ａ，２ｂ，２ｃ，２ｄと各拡散層３ａ，３ｂ，３ｃとは公知の方法で形成されるものであり、各ＬＯＣＯＳ素子分離領域２ａ，２ｂ，２ｃ，２ｄと各拡散層３ａ，３ｂ，３ｃとの段差によって、凹凸面が形成される。
【００１６】
凹凸面を形成する各ＬＯＣＯＳ素子分離領域２ａ，２ｂ，２ｃ，２ｄと各拡散層３ａ，３ｂ，３ｃとの上には、第１絶縁層４を、例えば酸化シリコンを用いて形成している。前記第１絶縁層４の上には下層導電層５を、例えばポリシリコンやモリブデン等を用いて形成している。これによって、前記第１絶縁層４を誘電体層とし、前記各拡散層３ａ，３ｂ，３ｃと前記下層導電層５とを一対の電極とするキャパシタが構成される。
【００１７】
また、下層導電層５上には第２絶縁層６を、例えば酸化シリコンを用いて形成している。前記第２絶縁層６上には上層導電層７を、例えばポリシリコンやモリブデン等を用いて形成している。これによって、前記第２絶縁層６を誘電体層とし、前記下層導電層５と前記上層導電層７とを一対の電極とするキャパシタが構成される。そして、前記下層導電層５は上下のキャパシタに共通する電極となっている。
【００１８】
図２に示すように、各拡散層３ａ，３ｂ，３ｃをアルミニウム等の金属配線８で電気的に共通接続し、この共通接続した拡散層３ａ，３ｂ，３ｃを同じく金属配線８で上層導電層７に電気的に接続している。図示してはいないが、この拡散層３ａ，３ｂ，３ｃにおける金属配線８との接点領域は、不純物の高濃度領域とすると好適である。これによって、図３に示すように、下層導電層５を共通な一方の電極とし、これと対向する他方の電極を各拡散層３ａ，３ｂ，３ｃと上層導電層７とするキャパシタが並列接続されて構成される。さらに、下層導電層５は、アルミニウム等の金属配線９によって、例えばシリコン基板１上に形成した図示していないＭＯＳトランジスタの電極と電気的に接続している。
【００１９】
本実施形態は上述のように、各拡散層３ａ，３ｂ，３ｃと下層導電層５とを一対の電極とするキャパシタと、前記下層導電層５と上層導電層７とを一対の電極とするキャパシタとを、重畳的に形成し、前記各拡散層３ａ，３ｂ，３ｃと前記上層導電層７とを電気的に接続するとともに、前記下層導電層５と前記上層導電層７とを一対の電極とするキャパシタはＬＯＣＯＳ素子分離領域２ａ，２ｂ，２ｃ，２ｄにより形成された凹凸面上に形成することにより、一対の電極である前記各導電層５，７は、曲面状に対向するので、これら電極を水平方向に拡大形成することなく、対向面積を増大し、電極の水平方向の占有面積が同一のものと比較して、容量値がほぼ１．４倍のキャパシタを得ることができる。
【００２０】
図４は第２実施形態を示し、上述した第１実施形態と異なるのは、各拡散層３ａ，３ｂ，３ｃの共通接続に関する構成であり、上述のような金属配線８によるのではなく、各拡散層３ａ，３ｂ，３ｃ同士を下層導電層５の下方に対応位置しない一端部で一体的に連接して、共通接続したものである。したがって、回路構成としては、図３に示す第１実施形態と同一である。
【００２１】
続いて、図５及び図６に基づき、図１を参照して、本発明の第３実施形態を説明する。シリコン基板１１上に複数のＬＯＣＯＳ素子分離領域１２ａ，１２ｂ，１２ｃ，１２ｄと導電層である複数の拡散層１３ａ，１３ｂ，１３ｃとを互いに隣接するように縞状に形成して凹凸面を形成し、この凹凸面上に、第１絶縁層１４と、下層導電層１５と、第２絶縁層１６と、上層導電層１７とを順次重ねて形成する（図１参照）。
【００２２】
これによって、各拡散層１３ａ，１３ｂ，１３ｃ，１３ｄと下層導電層１５とを一対の電極とし第１絶縁層１４を誘電体層とするキャパシタと、前記下層導電層１５と前記上層導電層１７とを一対の電極とし第２絶縁層１６を誘電体層とするキャパシタとを構成している（図１参照）。なお、以上の構成は上述した第１実施形態の構成と同一なので、図１には対応する構成要素に各符号を括弧付きで付してある。
【００２３】
図５に示すように、各拡散層１３ａ，１３ｂ，１３ｃを下層導電層１５と対応しない位置で分断し、この分断部分にトランジスタのゲート電極２０ａ，２０ｂ，２０ｃを前記各拡散層１３ａ，１３ｂ，１３ｃとは絶縁状態で形成している。これらのゲート電極２０ａ，２０ｂ，２０ｃは、例えば、モリブデン等の高融点金属やポリシリコン等によって形成する。そして、前記各ゲート電極２０ａ，２０ｂ，２０ｃを挟んでそれぞれ位置する前記各拡散層１３ａ，１３ｂ，１３ｃの部分１３ａ１，１３ａ２，１３ｂ１，１３ｂ２，１３ｃ１，１３ｃ２を、ソース／ドレイン電極として、前記各トランジスタを構成している。また、前記各トランジスタの前記下層導電層１５側とは反対側の各電極１３ａ１，１３ｂ１，１３ｃ１を金属配線１８で共通接続して上層導電層１７と電気的に接続している。
【００２４】
本実施形態は上述のように、各拡散層１３ａ，１３ｂ，１３ｃと下層導電層１５とを一対の電極とするキャパシタと、前記下層導電層１５と上層導電層１７とを一対の電極とするキャパシタとを、重畳的に形成し、前記各拡散層１３ａ，１３ｂ，１３ｃを一方の電極とするキャパシタは、トランジスタを介して前記上層導電層１７と電気的に接続したので、前記各トランジスタをオン・オフ制御することによって、キャパシタの容量値を４段階に変化させることができる。
【００２５】
また、下層導電層１５と上層導電層１７とを一対の電極とするキャパシタはＬＯＣＯＳ素子分離領域１２ａ，１２ｂ，１２ｃ，１２ｄにより形成された凹凸面上に形成することにより、一対の電極である前記各導電層１５，１７は、曲面状に対向するので、これら電極を水平方向に拡大形成することなく、対向面積を増大し、電極の水平方向の占有面積が同一のものと比較して、容量値がほぼ１．４倍のキャパシタを得ることができる。
【００２６】
図７は第４実施形態を示し、上述した第３実施形態と異なるのは、各トランジスタの電極１３ａ１，１３ｂ１，１３ｃ１の共通接続に関する構成であり、上述のような金属配線１８によるのではなく、各拡散層１３ａ，１３ｂ，１３ｃの一端側である電極１３ａ１，１３ｂ１，１３ｃ１同士を一体的に連接して、共通接続したものである。したがって、回路構成としては、図６に示す第３実施形態と同一である。これら第３、第４の各実施形態は、その回路構成（図６参照）からみて、電波時計の電波受信装置におけるコンデンサアレイに適用することができる。
【００２７】
なお、本発明は上述の各実施形態に限定されるものではなく、例えば、各拡散層３ａ，３ｂ，３ｃ，１３ａ，１３ｂ，１３ｃと上層導電層７，１７の電気的接続は、金属配線８，１８によらず直接接続してもよいものである。また、重畳形成するキャパシタは２個に限らず、３個以上でもよく、この場合には、図８に示すように、上下に位置する導電層Ｃ１〜Ｃｎを一つおきに電気的に接続すればよいものである。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態であるキャパシタを有する半導体装置の概略的な断面図。
【図２】同じく平面図。
【図３】同じくキャパシタの構成を説明する回路図。
【図４】第２実施形態のキャパシタを有する半導体装置の概略的な平面図。
【図５】第３実施形態のキャパシタを有する半導体装置の概略的な平面図。
【図６】同じくキャパシタの構成を説明する回路図。
【図７】第４実施形態のキャパシタを有する半導体装置の概略的な平面図。
【図８】本発明のさらに他の実施形態におけるキャパシタの構成を説明する回路図。
【符号の説明】
【００２９】
１，１１      シリコン基板
２ａ，２ｂ，２ｃ，２ｄ，１２ａ，１２ｂ，１２ｃ，１２ｄ      ＬＯＣＯＳ素子分離領域
３ａ，３ｂ，３ｃ，１３ａ，１３ｂ，１３ｃ      拡散層
４，１４      第１絶縁層
５，１５      下層導電層
６，１６      第２絶縁層
７，１７      上層導電層
８，９，１８，１９      金属配線
１３ａ１，１３ａ２，１３ｂ１，１３ｂ２，１３ｃ１，１３ｃ２            ソース／ドレイン電極
２０ａ，２０ｂ，２０ｃ      ゲート電極
Ｃ１〜Ｃｎ      導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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