(57)【要約】    【課題】画質を劣化させることなく入力映像信号に対して多階調化処理を施して良好な画像表示を行うことができるディスプレイ装置を提供することを目的とする。    【解決手段】入力映像信号に基づく各単位画素ブロック内での輝度勾配が基準勾配よりも小である場合には入力映像信号に基づく各画素毎の画素データに対して所定の第１多階調化処理を施す一方、上記輝度勾配が基準勾配よりも大である場合には画素データに対して上記第１多階調化処理とは異なる第２多階調化処理を施す。【選択図】  図２
2006276230.tif 000002
【特許請求の範囲】
【請求項１】
画素を担う複数の表示セルを備えたディスプレイデバイスと、映像信号に基づく各画素毎の画素データに多階調化処理を施して多階調化画素データを得る多階調化処理手段と、前記多階調化画素データに応じた輝度で前記表示セルを発光せしめる表示駆動手段と、を備えたディスプレイ装置であって、
前記ディスプレイデバイスにおける単位画素ブロック毎に前記画素データに基づく輝度勾配が所定の基準勾配よりも大であるか否かを検出する輝度勾配検出手段を備え、
前記多階調化処理手段は、前記輝度勾配が前記基準勾配よりも小である場合には前記画素データに対して所定の第１多階調化処理を施すことにより前記多階調化画素データを得る一方、前記輝度勾配が前記基準勾配よりも大である場合には前記画素データに対して前記第１多階調化処理とは異なる第２多階調化処理を施すことにより前記多階調化画素データを得ることを特徴とするディスプレイ装置。
【請求項２】
前記輝度勾配検出手段は、前記単位画素ブロック内の水平方向における水平輝度勾配を検出する手段と垂直方向における垂直輝度勾配を検出する手段と斜め方向における斜め輝度勾配を検出する手段とを有し、
前記多階調化処理手段は、前記水平輝度勾配、前記垂直輝度勾配及び前記斜め輝度勾配の内の少なくとも１つが前記基準勾配よりも大である場合には前記画素データに対して前記第２多階調化処理を施す一方、前記水平輝度勾配、前記垂直輝度勾配及び前記斜め輝度勾配の全てが前記基準勾配よりも小である場合には前記画素データに対して前記第１多階調化処理を施すことを特徴とする請求項１記載のディスプレイ装置。
【請求項３】
前記第１多階調化処理及び前記第２多階調化処理は共に、前記単位画素ブロック内の各画素位置に対応したディザ値をその画素位置に対応した前記画素データに加算する組織ディザ処理であり、
前記第２多階調処理によって圧縮されるビット数は前記第１多階調処理によって圧縮されるビット数よりも小であることを特徴とする請求項１記載のディスプレイ装置。
【請求項４】
前記第１多階調化処理は前記単位画素ブロック内の各画素位置に対応したディザ値をその画素位置に対応した前記画素データに加算する組織ディザ処理であり、
前記第２多階調化処理は誤差拡散処理であることを特徴とする請求項１記載のディスプレイ装置。
【請求項５】
前記第１多階調化処理は前記単位画素ブロック内の各画素位置に対応したディザ値をその画素位置に対応した前記画素データに加算する組織ディザ処理であり、
前記第２多階調化処理は圧縮されるビット数が前記第１多階調処理によって圧縮されるビット数よりも小である組織ディザ処理と、ランダムディザ値を前記画素データに加算するランダムディザ処理とで構成されていることを特徴とする請求項１記載のディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力映像信号に多階調化処理を施す多階調化処理回路を備えたディスプレイ装置に関する。
【背景技術】
【０００２】
表示デバイスとしてプラズマディスプレイパネルを採用したディスプレイ装置では、入力映像信号に対してディザ処理を施すことにより、視覚上における階調数を増加させて画質向上を図るようにしている。
【０００３】
例えば、ディザ処理においては、上下、左右に互いに隣接する４つの画素を１組とし、この１組の画素各々に対応した画素データに互いに異なる係数値からなる４つのディザ係数(例えば、０、１、２、３)を加算する。このディザ係数の加算が為されたディザ加算画素データに基づいて画素毎の発光制御を実施することにより、これら４つの画素を１画素として捉えた見かけかけ上の輝度階調数を増加させるのである。
【０００４】
しかしながら、画素データにディザ係数を加算すると、元の画素データとは何等関係のない疑似模様が視覚される、いわゆるディザノイズが発生する場合があり、画質を損ねてしまうという問題があった。
【０００５】
そこで、かかるディザノイズを低減させるべく、映像信号の平均輝度レベルに応じて、ディザ係数のパターン変更、又はディザマトリクスの大きさ変更等を行うようにした装置が提案された（例えば、特許文献１参照）
ところが、映像信号の平均輝度レベルに応じてディザ処理の方法を変更しても、この映像信号によって表される絵柄によってはディザノイズが生じてしまうという問題があった。
【特許文献１】特開２００４−２５８０６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、かかる問題を解決すべく為されたものであり、画質を劣化させることなく入力映像信号に対して多階調化処理を施して良好な画像表示を行うことができるディスプレイ装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１に係る発明によるディスプレイ装置は、画素を担う複数の表示セルを備えたディスプレイデバイスと、映像信号に基づく各画素毎の画素データに多階調化処理を施して多階調化画素データを得る多階調化処理手段と、前記多階調化画素データに応じた輝度で前記表示セルを発光せしめる表示駆動手段と、を備えたディスプレイ装置であって、前記ディスプレイデバイスにおける単位画素ブロック毎に前記画素データに基づく輝度勾配が所定の基準勾配よりも大であるか否かを検出する輝度勾配検出手段を備え、前記多階調化処理手段は、前記輝度勾配が前記基準勾配よりも小である場合には前記画素データに対して所定の第１多階調化処理を施すことにより前記多階調化画素データを得る一方、前記輝度勾配が前記基準勾配よりも大である場合には前記画素データに対して前記第１多階調化処理とは異なる第２多階調化処理を施すことにより前記多階調化画素データを得る。
【発明を実施するための最良の形態】
【０００８】
入力映像信号に基づく各単位画素ブロック内での輝度勾配が基準勾配よりも小である場合には入力映像信号に基づく各画素毎の画素データに対して所定の第１多階調化処理を施す一方、上記輝度勾配が基準勾配よりも大である場合には画素データに対して上記第１多階調化処理とは異なる第２多階調化処理を施す。
【実施例】
【０００９】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１０】
図１は、本発明によるディスプレイ装置の概略構成を示す図である。
【００１１】
図１において、画素データ変換回路１は、入力映像信号を所定のサンプリングクロックに応じてサンプリングして各画素毎の例えば１０ビットの画素データＰＤに変換し、これを多階調化処理回路２に供給する。多階調化処理回路２は、画素データＰＤに対して多階調化処理（後述する）を施して得られた多階調化画素データＭＰＤを表示駆動回路３に供給する。表示駆動回路３は、多階調化画素データＭＰＤに基づき、表示デバイス４を表示駆動すべき各種駆動信号を発生してこの表示デバイス４に供給する。表示デバイス４は、例えばＣＲＴ、プラズマディスプレイパネル、液晶パネル、エレクトロルミネッセンスディスプレイパネル等からなり、上記表示駆動回路３から供給された駆動信号に応じて上記入力映像信号に対応した画像を表示する。
【００１２】
図２は、多階調化処理回路２の内部構成を示す図である。
【００１３】
図２において、ランダムディザ処理回路２１は、乱数データ発生回路２１１、加算器２１２及び上位ビット抽出回路２１３からなる。乱数データ発生回路２１１は、乱数を発生し、この乱数に対応した値を示すランダムデータ中から、圧縮ビット数指定信号ＢＳ１（後述する）にて示されるｎビット分を抽出し、これをランダムノイズデータとして加算器２１２に供給する。加算器２１２は、１０ビットの上記画素データＰＤにて示される値に、ｎビットの上記ランダムノイズデータにて示される値を加算し、その加算結果値を示す１０ビットのランダムノイズ重畳データを上位ビット抽出回路２１３に供給する。上位ビット抽出回路２１３は、上記ランダムノイズ重畳データ中から、上記ビット数指定信号ＢＳ１にて示されるｎビット分の下位ビット群（最下位ビットを含む）を省いた上位ビット群、つまり上位（１０−ｎ）ビット分を抽出し、これをラインディザ処理画素データＬＤＤとしてセレクタ２２に供給する。
【００１４】
すなわち、ランダムディザ処理回路２１は、随時その値が変化するランダムデータをディザ値として用いて上記画素データＰＤに対してディザ処理を施す。かかるディザ処理により、ランダムディザ処理回路２１は、画素データＰＤによって表される輝度階調数を維持しつつも、そのビット数を上記圧縮ビット数指定信号ＢＳ１にて示されるｎビット分だけ圧縮したラインディザ処理画素データＬＤＤを生成するのである。
【００１５】
セレクタ２２は、かかるラインディザ処理画素データＬＤＤ及び上記画素データＰＤの内から、選択信号Ｓ１（後述する）にて示される方を選択し、これをセレクタ２３、セレクタ２４及び誤差拡散処理回路２５に夫々供給する。
【００１６】
誤差拡散処理回路２５は、先ず、上記セレクタ２２から供給された画素データＰＤ又はラインディザ処理画素データＬＤＤによる系列中から、図３に示す如き配置関係にある画素Ｇ(j,k)、Ｇ(j,k-1)、Ｇ(j-1,k-1)、Ｇ(j-1,k)、及びＧ(j-1,k+1)各々に対応した画素データを取り出す。次に、誤差拡散処理回路２５は、これら画素Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、及びＧ(j-1,k-1)各々に対応した画素データ（ＬＤＤ又はＰＤ）中から、圧縮ビット数指定信号ＢＳ２（後述する）にて示されるｔビット分の下位ビット群（最下位ビットを含む）を夫々抽出する。次に、誤差拡散処理回路２５は、これら下位ビット群同士を重み付け加算して、下位ビット群重付加算値ＷＬを得る。次に、誤差拡散処理回路２５は、上記画素Ｇ(j,k)に対応した画素データ（ＬＤＤ又はＰＤ）中から上記ｔビット分の下位ビット群を排除した上位ビット群を抽出する。そして、誤差拡散処理回路２５は、下位ビット群重付加算値ＷＬが所定値よりも大なる場合には「１」、小なる場合には「０」を上記の如き上位ビット群に加算し、その加算結果を誤差拡散処理画素データＥＤとしてセレクタ２３及び２４に夫々供給する。
【００１７】
すなわち、誤差拡散処理回路２５は、上記画素データＰＤ又はラインディザ処理画素データＬＤＤに対して誤差拡散処理を施すことにより、画素データＰＤ又はラインディザ処理画素データＬＤＤにて表される輝度階調数を維持しつつも、そのビット数をｔビット分だけ圧縮した誤差拡散処理画素データＥＤを生成する。
【００１８】
セレクタ２４は、上記セレクタ２２からの出力（画素データＰＤ又はラインディザ処理画素データＬＤＤ）及び上記誤差拡散処理画素データＥＤの内から、選択信号Ｓ２（後述する）にて示される方を選択し、これを組織ディザ処理回路２６に供給する。
【００１９】
組織ディザ処理回路２６は、第１ディザ発生回路２６１、第２ディザ発生回路２６２、セレクタ２６３、加算器２６４及び上位ビット抽出回路２６５から構成される。第１ディザ発生回路２６１は、４行×４列の画素ブロック内の各画素位置に対応させて互いに異なる値を有する１６個のディザ値Ａ(1,1)〜Ａ(4,4)を発生し、順次、セレクタ２６３に供給する。第２ディザ発生回路２６２は、２行×２列の画素ブロック内の各画素位置に対応させて互いに異なる値を有する４個のディザ値Ｂ(1,1)〜Ｂ(2,2)を発生し、順次、セレクタ２６３に供給する。セレクタ２６３は、圧縮ビット数指定信号ＢＳ３（後述する）にて示される圧縮ビット数が４ビットを示す場合にはディザ値Ａ(1,1)〜Ａ(4,4)を加算器２６４に中継供給する一方、上記圧縮ビット数指定信号ＢＳ３にて示される圧縮ビット数が２ビットを示す場合にはディザ値Ｂ(1,1)〜Ｂ(2,2)を加算器２６４に中継供給する。加算器２６４は、上記セレクタ２４から供給された画素データＰＤ、ラインディザ処理画素データＬＤＤ又は誤差拡散処理画素データＥＤに、セレクタ２６３から供給された上記ディザ値Ａ又はＢを加算して得られた加算結果をディザ加算画素データとして上位ビット抽出回路２６５に供給する。尚、加算器２６４は、セレクタ２６３からディザ値Ａ(1,1)〜Ａ(4,4)が供給された場合には、各画素に対応したデータ（ＰＤ、ＬＤＤ又はＥＤ）を４行×４列の画素ブロック内での位置に対応付けし、その位置に対応したディザ値Ａをこのデータに加算する。一方、セレクタ２６３からディザ値Ｂ(1,1)〜Ｂ(2,2)が供給された場合には、各画素に対応したデータ（ＰＤ、ＬＤＤ又はＥＤ）を２行×２列の画素ブロック内での位置に対応付けし、その位置に対応したディザ値Ｂをこのデータに加算する。上位ビット抽出回路２６５は、かかるディザ加算画素データ中から、上記圧縮ビット数指定信号ＢＳ３にて示されるビット数（２又は４ビット）の下位ビット群（最下位ビットを含む）を省いた上位ビット群を抽出し、これを組織ディザ処理画素データＣＤＤとしてセレクタ２３に供給する。
【００２０】
すなわち、組織ディザ処理回路２６は、先ず、各画素に対応した画素データ（ＰＤ、ＬＤＤ又はＥＤ）に対して、単位画素ブロック毎に、その単位画素ブロック内の各画素位置に対応したディザ値（Ａ(1,1)〜Ａ(4,4)又はＢ(1,1)〜Ｂ(2,2)）をその画素位置に対応した画素データに加算する。そして、その加算結果から、上記圧縮ビット数指定信号ＢＳ３にて示されるビット数分の下位ビット群（最下位ビットを含む）を省いた上位ビット群を抽出することにより、元の画素データにおける輝度階調数を維持しつつも、ビット数を圧縮した組織ディザ処理画素データＣＤＤを生成するのである。尚、組織ディザ処理回路２６においては、上記圧縮ビット数指定信号ＢＳ３にて示される圧縮ビット数によって上記単位画素ブロックの大きさが設定（４行×４列又は２行×２列）される。この際、単位画素ブロックを大きくするほど、組織ディザ処理による圧縮ビット数を多くすることができる。
【００２１】
セレクタ２３は、セレクタ２２からの出力（画素データＰＤ又はラインディザ処理画素データＬＤＤ）、上記誤差拡散処理画素データＥＤ、及び上記組織ディザ処理画素データＣＤＤの内から、選択信号Ｓ３（後述する）にて示される１つを選択し、これを上記の如き多階調化画素データＭＰＤとして出力する。
【００２２】
輝度勾配検出回路２７は、入力映像信号に基づく各画素毎の画素データＰＤに基づき、Ｎ行×Ｍ列の単位画素ブロック毎に、その単位画素ブロック内での輝度の勾配が所定の基準勾配よりも大であるか否かを判定し、その判定結果を示す輝度勾配検出信号ＨＤを生成する。すなわち、輝度勾配検出回路２７は、単位画素ブロック毎に、輝度の高低幅が大なる絵柄に対応した映像信号が供給されたのか、あるいは輝度の高低幅が小なる絵柄に対応した映像信号が供給されたのかを示す輝度勾配検出信号ＨＤを生成するのである。
【００２３】
図４は、４行×４列の画素ブロック毎に輝度勾配を検出する場合に採用される輝度勾配検出回路２７の内部構成の一例を示す図である。
【００２４】
図４において、１画素遅延素子Ｄ１〜Ｄ１２各々は、供給された画素データを上記サンプリングクロックの１周期分だけ遅延して出力する。１ライン遅延素子ＤＨ１〜ＤＨ３各々は、供給された画素データを１水平走査期間分だけ遅延して出力する。
【００２５】
よって、図４に示す如き１画素遅延素子Ｄ１〜Ｄ１２及び１ライン遅延素子ＤＨ１〜ＤＨ３によれば、図５に示す４行×４列の画素ブロック内の画素Ｇ(4,4)に対応した画素データＰＤ(4,4)が画素データ変換回路１から供給された際には、
１画素遅延素子Ｄ３から画素Ｇ(4,1)に対応した画素データＰＤ(4,1)、
１画素遅延素子Ｄ２から画素Ｇ(4,2)に対応した画素データＰＤ(4,2)、
１画素遅延素子Ｄ１から画素Ｇ(4,3)に対応した画素データＰＤ(4,3)、
１画素遅延素子Ｄ６から画素Ｇ(3,1)に対応した画素データＰＤ(3,1)、
１画素遅延素子Ｄ５から画素Ｇ(3,2)に対応した画素データＰＤ(3,2)、
１画素遅延素子Ｄ４から画素Ｇ(3,3)に対応した画素データＰＤ(3,3)、
１ライン遅延素子ＤＨ１から画素Ｇ(3,4)に対応した画素データＰＤ(3,4)、
１画素遅延素子Ｄ９から画素Ｇ(2,1)に対応した画素データＰＤ(2,1)、
１画素遅延素子Ｄ８から画素Ｇ(2,2)に対応した画素データＰＤ(2,2)、
１画素遅延素子Ｄ７から画素Ｇ(2,3)に対応した画素データＰＤ(2,3)、
１ライン遅延素子ＤＨ２から画素Ｇ(2,4)に対応した画素データＰＤ(2,4)、
１画素遅延素子Ｄ１２から画素Ｇ(1,1)に対応した画素データＰＤ(1,1)、
１画素遅延素子Ｄ１１から画素Ｇ(1,2)に対応した画素データＰＤ(1,2)、
１画素遅延素子Ｄ１０から画素Ｇ(1,3)に対応した画素データＰＤ(1,3)、
１ライン遅延素子ＤＨ３から画素Ｇ(1,4)に対応した画素データＰＤ(1,4)、
各々が出力される。
【００２６】
差分器ＳＨ１は、図５に示す如き画素Ｇ(1,1)に対応した画素データＰＤ(1,1)と、この画素Ｇ(1,1)の右横に隣接する画素Ｇ(1,2)に対応した画素データＰＤ(1,2)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ２は、図５に示す如き画素Ｇ(1,2)に対応した画素データＰＤ(1,2)と、この画素Ｇ(1,2)の右横に隣接する画素Ｇ(1,3)に対応した画素データＰＤ(1,3)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ３は、図５に示す如き画素Ｇ(1,3)に対応した画素データＰＤ(1,3)と、この画素Ｇ(1,3)の右横に隣接する画素Ｇ(1,4)に対応した画素データＰＤ(1,4)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ４は、図５に示す如き画素Ｇ(2,1)に対応した画素データＰＤ(2,1)と、この画素Ｇ(2,1)の右横に隣接する画素Ｇ(2,2)に対応した画素データＰＤ(2,2)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ５は、図５に示す如き画素Ｇ(2,2)に対応した画素データＰＤ(2,2)と、この画素Ｇ(2,2)の右横に隣接する画素Ｇ(2,3)に対応した画素データＰＤ(2,3)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ６は、図５に示す如き画素Ｇ(2,3)に対応した画素データＰＤ(2,3)と、この画素Ｇ(2,3)の右横に隣接する画素Ｇ(2,4)に対応した画素データＰＤ(2,4)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ７は、図５に示す如き画素Ｇ(3,1)に対応した画素データＰＤ(3,1)と、この画素Ｇ(3,1)の右横に隣接する画素Ｇ(3,2)に対応した画素データＰＤ(3,2)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ８は、図５に示す如き画素Ｇ(3,2)に対応した画素データＰＤ(3,2)と、この画素Ｇ(3,2)の右横に隣接する画素Ｇ(3,3)に対応した画素データＰＤ(3,3)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ９は、図５に示す如き画素Ｇ(3,3)に対応した画素データＰＤ(3,3)と、この画素Ｇ(3,3)の右横に隣接する画素Ｇ(3,4)に対応した画素データＰＤ(3,4)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ１０は、図５に示す如き画素Ｇ(4,1)に対応した画素データＰＤ(4,1)と、この画素Ｇ(4,1)の右横に隣接する画素Ｇ(4,2)に対応した画素データＰＤ(4,2)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ１１は、図５に示す如き画素Ｇ(4,2)に対応した画素データＰＤ(4,2)と、この画素Ｇ(4,2)の右横に隣接する画素Ｇ(4,3)に対応した画素データＰＤ(4,3)との差分の絶対値を加算器ＡＤ１に供給する。差分器ＳＨ１２は、図５に示す如き画素Ｇ(4,3)に対応した画素データＰＤ(4,3)と、この画素Ｇ(4,3)の右横に隣接する画素Ｇ(4,4)に対応した画素データＰＤ(4,4)との差分の絶対値を加算器ＡＤ１に供給する。
【００２７】
加算器ＡＤ１は、差分器ＳＨ１〜ＳＨ１２各々から供給された値の総和を求め、これを、画面水平方向における輝度の勾配を示す水平方向輝度勾配信号Ｈｇとして加算器ＡＤ３及び比較器ＣＭ１に供給する。比較器ＣＭ１は、かかる水平方向輝度勾配信号Ｈｇにて示される値が基準水平勾配値ＴHよりも大であるか否かを判定する。この際、水平方向輝度勾配信号Ｈｇにて示される値が基準水平勾配値ＴHよりも小であると判定された場合、比較器ＣＭ１は、水平方向における輝度勾配が小であることを示す論理レベル０の水平勾配検出信号ＨＧＤを生成する。一方、上記水平方向輝度勾配信号Ｈｇにて示される値が基準水平勾配値ＴHよりも大であると判定された場合には、比較器ＣＭ１は、水平方向における輝度勾配が大であることを示す論理レベル１の水平勾配検出信号ＨＧＤを生成する。比較器ＣＭ１は、かかる水平勾配検出信号ＨＧＤをＯＲゲート回路ＯＲに供給する。
【００２８】
差分器ＳＶ１は、図５に示す如き画素Ｇ(1,1)に対応した画素データＰＤ(1,1)と、この画素Ｇ(1,1)の真下に隣接する画素Ｇ(2,1)に対応した画素データＰＤ(2,1)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ２は、図５に示す如き画素Ｇ(1,2)に対応した画素データＰＤ(1,2)と、この画素Ｇ(1,2)の真下に隣接する画素Ｇ(2,2)に対応した画素データＰＤ(2,2)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ３は、図５に示す如き画素Ｇ(1,3)に対応した画素データＰＤ(1,3)と、この画素Ｇ(1,3)の真下に隣接する画素Ｇ(2,3)に対応した画素データＰＤ(2,3)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ４は、図５に示す如き画素Ｇ(1,4)に対応した画素データＰＤ(1,4)と、この画素Ｇ(1,4)の真下に隣接する画素Ｇ(2,4)に対応した画素データＰＤ(2,4)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ５は、図５に示す如き画素Ｇ(2,1)に対応した画素データＰＤ(2,1)と、この画素Ｇ(2,1)の真下に隣接する画素Ｇ(3,1)に対応した画素データＰＤ(3,1)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ６は、図５に示す如き画素Ｇ(2,2)に対応した画素データＰＤ(2,2)と、この画素Ｇ(2,2)の真下に隣接する画素Ｇ(3,2)に対応した画素データＰＤ(3,2)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ７は、図５に示す如き画素Ｇ(2,3)に対応した画素データＰＤ(2,3)と、この画素Ｇ(2,3)の真下に隣接する画素Ｇ(3,3)に対応した画素データＰＤ(3,3)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ８は、図５に示す如き画素Ｇ(2,4)に対応した画素データＰＤ(2,4)と、この画素Ｇ(2,4)の真下に隣接する画素Ｇ(3,4)に対応した画素データＰＤ(3,4)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ９は、図５に示す如き画素Ｇ(3,1)に対応した画素データＰＤ(3,1)と、この画素Ｇ(3,1)の真下に隣接する画素Ｇ(4,1)に対応した画素データＰＤ(4,1)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ１０は、図５に示す如き画素Ｇ(3,2)に対応した画素データＰＤ(3,2)と、この画素Ｇ(3,2)の真下に隣接する画素Ｇ(4,2)に対応した画素データＰＤ(4,2)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ１１は、図５に示す如き画素Ｇ(3,3)に対応した画素データＰＤ(3,3)と、この画素Ｇ(3,3)の真下に隣接する画素Ｇ(4,3)に対応した画素データＰＤ(4,3)との差分の絶対値を加算器ＡＤ２に供給する。差分器ＳＶ１２は、図５に示す如き画素Ｇ(3,4)に対応した画素データＰＤ(3,4)と、この画素Ｇ(3,4)の真下に隣接する画素Ｇ(4,4)に対応した画素データＰＤ(4,4)との差分の絶対値を加算器ＡＤ２に供給する。
【００２９】
加算器ＡＤ２は、差分器ＳＶ１〜ＳＨ１２各々から供給された値の総和を求め、これを、画面垂直方向における輝度の勾配を示す垂直方向輝度勾配信号Ｖｇとして加算器ＡＤ３及び比較器ＣＭ２に供給する。比較器ＣＭ２は、かかる垂直方向輝度勾配信号Ｖｇにて示される値が基準垂直勾配値ＴVよりも大であるか否かを判定する。この際、垂直方向輝度勾配信号Ｖｇにて示される値が基準垂直勾配値ＴVよりも小であると判定された場合、比較器ＣＭ２は、垂直方向における輝度勾配が小であることを示す論理レベル０の垂直勾配検出信号ＶＧＤを生成する。一方、上記垂直方向輝度勾配信号Ｖｇにて示される値が基準水平勾配値ＴHよりも大であると判定された場合には、比較器ＣＭ２は、垂直方向における輝度勾配が大であることを示す論理レベル１の垂直勾配検出信号ＶＧＤを生成する。比較器ＣＭ２は、かかる垂直勾配検出信号ＶＧＤをＯＲゲート回路ＯＲに供給する。
【００３０】
加算器ＡＤ３は、上記水平方向輝度勾配信号Ｈｇ及び上記垂直方向輝度勾配信号Ｖｇを加算した加算結果を係数乗算器ＭＰＸに供給する。係数乗算器ＭＰＸは、かかる加算結果に（１／２）を乗算した乗算結果を、画面斜め方向における輝度の勾配を示す斜め方向輝度勾配信号Ｎｇとして比較器ＣＭ３に供給する。比較器ＣＭ３は、かかる斜め方向輝度勾配信号Ｎｇにて示される値が基準斜め勾配値ＴNよりも大であるか否かを判定する。この際、斜め方向輝度勾配信号Ｎｇにて示される値が基準斜め勾配値ＴNよりも小であると判定された場合、比較器ＣＭ３は、斜め方向における輝度勾配が小であることを示す論理レベル０の斜め勾配検出信号ＮＧＤを生成する。一方、上記斜め方向輝度勾配信号Ｎｇにて示される値が基準斜め勾配値ＴNよりも大であると判定された場合には、比較器ＣＭ３は、斜め方向における輝度勾配が大であることを示す論理レベル１の斜め勾配検出信号ＮＧＤを生成する。比較器ＣＭ３は、かかる斜め勾配検出信号ＮＧＤをＯＲゲート回路ＯＲに供給する。ＯＲゲート回路ＯＲは、上記水平勾配検出信号ＨＧＤ、垂直勾配検出信号ＶＧＤ、及び斜め勾配検出信号ＮＧＤ各々の内の少なくとも１つが論理レベル１である場合には輝度勾配が大であることを示す論理レベル１の輝度勾配検出信号ＨＤを多階調処理モード設定回路３０に供給する。一方、上記水平勾配検出信号ＨＧＤ、垂直勾配検出信号ＶＧＤ、及び斜め勾配検出信号ＮＧＤ各々が全て論理レベル０である場合には輝度勾配が小であることを示す論理レベル０の輝度勾配検出信号ＨＤを多階調処理モード設定回路３０に供給する。
【００３１】
すなわち、図４に示す如き構成により輝度勾配検出回路２７は、先ず４行×４列の単位画素ブロック毎に、その単位画素ブロック内での垂直方向、水平方向及び斜め方向の各方向毎に互いに隣接する画素に対応した画素データ同士の輝度差の総和（Ｈｇ、Ｖｇ、Ｎｇ）を求める。次に、輝度勾配検出回路２７は、各方向毎に、かかる輝度差の総和が基準勾配値（ＴH、ＴV、ＴN）よりも大であるか否かを判定することにより、単位画素ブロック内での輝度勾配が大であるか否かを各方向毎に検出する（ＨＧＤ、ＶＧＤ、ＮＧＤ）。ここで、輝度勾配検出回路２７は、これら垂直方向、水平方向及び斜め方向の内の少なくとも１の方向において輝度勾配が大であると判定された場合には、この単位画素ブロック内での輝度勾配が大であることを示す論理レベル１の輝度勾配検出信号ＨＤを生成する。一方、これら垂直方向、水平方向及び斜め方向の全ての方向において輝度勾配が小であると判定された場合には、輝度勾配検出回路２７は、この単位画素ブロック内での輝度勾配が小であることを示す論理レベル０の輝度勾配検出信号ＨＤを生成する。輝度勾配検出回路２７は、かかる輝度勾配検出信号ＨＤを多階調処理モード設定回路３０に供給する。
【００３２】
多階調処理モード設定回路３０は、輝度勾配が小である旨を示す輝度勾配検出信号ＨＤが供給された場合には、多階調化処理回路２を［組織ディザ処理優先モード］にて動作させるべき上記選択信号Ｓ１〜Ｓ３及び上記圧縮ビット数指定信号ＢＳ１〜ＢＳ３を夫々生成する。
【００３３】
かかる［組織ディザ処理優先モード］では、多階調処理モード設定回路３０は、例えば、圧縮ビット数として２ビットを指定する圧縮ビット数指定信号ＢＳ１をランダムディザ処理回路２１に供給すると共に、圧縮ビット数として４ビットを指定する圧縮ビット数指定信号ＢＳ３を組織ディザ処理回路２６に供給する。又、多階調処理モード設定回路３０は、ランダムディザ処理回路２１から出力されたラインディザ処理画素データＬＤＤを選択させるべき選択信号Ｓ１をセレクタ２２に供給する。更に、多階調処理モード設定回路３０は、このセレクタ２２から出力されたラインディザ処理画素データＬＤＤを選択させるべき選択信号Ｓ２をセレクタ２４に供給すると共に、組織ディザ処理回路２６から出力された組織ディザ処理画素データＣＤＤを選択させるべき選択信号Ｓ３をセレクタ２３に供給する。
【００３４】
かかる制御動作により、組織ディザ処理優先モードでは、多階調化処理回路２は、上記画素データＰＤに対して、２ビット分の圧縮を為すランダムディザ処理を施し（ランダムディザ処理回路２１）、更にこのランダムディザ処理結果に対して４ビット分の圧縮を為す組織ディザ処理を施す（組織ディザ処理回路２６）。これにより、図６（ａ）に示す如く、１０ビットの画素データＰＤに対して、上記ランダムディザ処理によって２ビット分、上記組織ディザ処理により４ビット分の圧縮が夫々施されて、４ビットの多階調化画素データＭＰＤが生成される。
【００３５】
一方、輝度勾配が大である旨を示す輝度勾配検出信号ＨＤが供給された場合には、多階調処理モード設定回路３０は、多階調モード指定信号ＭＯＤにて示される多階調処理モードにて多階調化処理回路２を動作させるべき、上記選択信号Ｓ１〜Ｓ３及び上記圧縮ビット数指定信号ＢＳ１〜ＢＳ３を夫々生成する。
【００３６】
以下に、多階調モード指定信号ＭＯＤによって示される多階調処理モードが［誤差拡散処理優先モード］である場合と、［ランダムディザ処理優先モード］である場合を例にとってその動作を説明する。
【００３７】
［誤差拡散処理優先モード］では、多階調処理モード設定回路３０は、例えば、圧縮ビット数として２ビットを指定する圧縮ビット数指定信号ＢＳ１をランダムディザ処理回路２１に供給すると共に、圧縮ビット数として４ビットを指定する圧縮ビット数指定信号ＢＳ２を誤差拡散処理回路２５に供給する。又、多階調処理モード設定回路３０は、ランダムディザ処理回路２１から出力されたラインディザ処理画素データＬＤＤを選択させるべき選択信号Ｓ１をセレクタ２２に供給すると共に、誤差拡散処理回路２５から出力された誤差拡散処理画素データＥＤを選択させるべき選択信号Ｓ３をセレクタ２３に供給する。
【００３８】
かかる制御動作により、誤差拡散処理優先モードでは、多階調化処理回路２は、上記画素データＰＤに対して、２ビット分の圧縮を為すランダムディザ処理を施し（ランダムディザ処理回路２１）、そのランダムディザ処理結果に対して更に４ビット分の圧縮を為す誤差拡散処理を施す（誤差拡散処理回路２５）。これにより、図６（ｂ）に示す如く、１０ビットの画素データＰＤに対して、上記ランダムディザ処理によって２ビット分、上記誤差拡散処理により４ビット分の圧縮が夫々施されて、４ビットの多階調化画素データＭＰＤが生成される。
【００３９】
［ランダムディザ処理優先モード］では、多階調処理モード設定回路３０は、例えば、圧縮ビット数として４ビットを指定する圧縮ビット数指定信号ＢＳ１をランダムディザ処理回路２１に供給すると共に、圧縮ビット数として２ビットを指定する圧縮ビット数指定信号ＢＳ３を組織ディザ処理回路２６に供給する。又、多階調処理モード設定回路３０は、上記ラインディザ処理画素データＬＤＤを選択させるべき選択信号Ｓ１をセレクタ２２に供給する。更に、多階調処理モード設定回路３０は、このセレクタ２２から出力されたラインディザ処理画素データＬＤＤを選択させるべき選択信号Ｓ２をセレクタ２４に供給すると共に、組織ディザ処理回路２６から出力された組織ディザ処理画素データＣＤＤを選択させるべき選択信号Ｓ３をセレクタ２３に供給する。
【００４０】
かかる制御動作により、ランダムディザ処理優先モードでは、多階調化処理回路２は、上記画素データＰＤに対して、４ビット分の圧縮を為すランダムディザ処理を施し（ランダムディザ処理回路２１）、そのランダムディザ処理結果に対して更に２ビット分の圧縮を為す組織ディザ処理を施す（組織ディザ処理回路２６）。これにより、図６（ｃ）に示す如く、１０ビットの画素データＰＤに対して、上記ランダムディザ処理によって４ビット分、上記組織ディザ処理により２ビット分の圧縮が夫々施されて、４ビットの多階調化画素データＭＰＤが生成される。
【００４１】
以上の如く、図２に示される多階調化処理回路２は、入力映像信号に基づく各画素毎の画素データに基づき、単位画素ブロック毎にその画素ブロック内での輝度勾配が所定の基準勾配よりも大であるか否かを判定し、その判定結果に基づき多階調化処理の方法を変更するようにしている。
【００４２】
例えば、多階調化処理回路２は、輝度勾配が所定の基準勾配よりも小となる、いわゆる輝度の高低幅が小なる絵柄に対応した映像信号が供給された場合には、組織ディザ処理を優先させた図６（ａ）に示す如き多階調化処理を実行する。
【００４３】
ここで、４行×４列の単位画素ブロック毎に、例えば図７（ａ）に示す如きディザ値Ａ(1,1)〜Ａ(4,4)を用いた組織ディザ処理を、この単位画素ブロック内での輝度勾配が小なる図７（ｂ）に示す如き画素データＰＤに施すと、図７（ｃ）に示す如き多階調化画素データＭＰＤが生成される。この際、図７（ｃ）に示される多階調化画素データＭＰＤにおける単位画素ブロック内での平均輝度は「８」となり、図７（ｂ）に示す如き画素データＰＤに基づく単位画素ブロック内での平均輝度と同一となる。一方、かかる単位画素ブロック内での輝度勾配が比較的大なる図７（ｄ）に示す如き画素データＰＤに対して、図７（ａ）に示す如きディザ値Ａ(1,1)〜Ａ(4,4)を用いた組織ディザ処理を施すと、図７（ｅ）に示す如き多階調化画素データＭＰＤが生成される。ところが、図７（ｅ）に示す多階調化画素データＭＰＤにおける単位画素ブロック内での平均輝度は「１７」となり、図７（ｄ）に示す如き画素データＰＤに基づく単位画素ブロック内での平均輝度「１５」とは異なる輝度レベルとなってしまい、正しい画像が表示されない場合が生じる。
【００４４】
そこで、図７（ｄ）に示す如き単位画素ブロック内での輝度勾配が比較的大なる画素データＰＤが供給された場合には、多階調化処理として、上記組織ディザ処理の代わりに誤差拡散処理を優先的に実行する図６（ｂ）に示す如き誤差拡散処理優先モードにて多階調化処理回路２を動作させるようにしたのである。又、このような輝度勾配が比較的大なる画素データＰＤが供給された場合には、組織ディザ処理での圧縮ビット数を低下させた、図６（ｃ）に示す如きランダムディザ処理優先モードにて多階調化処理回路２を動作させるようにしても良いのである。尚、図６（ｃ）に示されるランダムディザ処理優先モードでは、組織ディザ処理での圧縮ビット数を４ビットから２ビットに減らした分だけランダムディザ処理での圧縮ビット数を増やすことにより、図６（ａ）に示す如き組織ディザ処理優先モードを実行した場合と同様に６ビット分のビット圧縮を行っている。
【００４５】
要するに、多階調化処理回路２では、輝度勾配が所定の基準勾配よりも大であるか否かの判定結果に応じて、多階調化処理として採用する処理方法（組織ディザ処理、誤差拡散処理）を変更、あるいは多階調化処理での圧縮ビット数を変更することにより、周期的なフリッカやノイズを回避しているのである。
【図面の簡単な説明】
【００４６】
【図１】本発明によるディスプレイ装置の概略構成を示す図である。
【図２】図１に示されるディスプレイ装置に搭載されている多階調化処理回路２の構成を示す図である。
【図３】図２に示される誤差拡散処理回路２５による誤差拡散処理を説明する為の図である。
【図４】図２に示される輝度勾配検出回路２７の回路構成の一例を示す図である。
【図５】４行×４列の単位画素ブロックを示す図である。
【図６】多階調化処理回路２における各モード毎のビット圧縮形態を示す図である。
【図７】組織ディザ処理回路２６による組織ディザ処理結果の一例を示す図である。
【符号の説明】
【００４７】
２    多階調化処理回路
２１  ラインディザ処理回路
２５  誤差拡散処理回路
２６  組織ディザ処理回路
２７  輝度勾配検出回路
３０  多階調化処理モード設定回路
【図１】
2006276230.tif 000003
【図２】
2006276230.tif 000004
【図３】
2006276230.tif 000005
【図４】
2006276230.tif 000006
【図５】
2006276230.tif 000007
【図６】
2006276230.tif 000008
【図７】
2006276230.tif 000009