(57)【要約】【課題】  例えば使用環境の温度変化によりスイッチング素子の作動閾値電圧が変動しても、発振開始不良抑止効果を確保でき、しかもこの効果をなし得る際に大幅なコストアップを招くことのないインバータトランスを提供する。【解決手段】  インバータトランス４は、全波整流後の直流電圧を高周波交流電圧に変換するインバータ７と、その高周波交流電圧を高電圧に昇圧するトランス８とを備える。インバータ７は、一対のＦＥＴ９，１０と、これらＦＥＴ９，１０のオンオフ状態を切り換えるバイアス回路１１とを備える。ＦＥＴ９，１０はバイアス回路１１からのゲートバイアス電圧により交互にオンし、この動作を繰り返すことによってトランス８の２次巻線８ｂには高圧の高周波交流電圧Ｖｂが発生する。第１ＦＥＴ９のゲートとチョークコイル１６との間には、第１ＦＥＴ９のゲートバイアス電圧に補助バイアスを加えるように作用する抵抗２５が接続されている。【選択図】      図１
2006246573.tif 000002
【特許請求の範囲】
【請求項１】
一対のスイッチング素子に各々印加されるバイアス電圧を交互に作動閾値電圧以上とすることで、前記スイッチング素子を交互にオンして入力電圧を高周波電圧に変換するインバータと、前記高周波電圧を高電圧に昇圧するトランスとを備えたインバータトランスにおいて、
前記インバータの回路内に、一対の前記スイッチング素子の少なくとも一方の前記バイアス電圧に補助バイアスを付与するインピーダンス素子を接続したことを特徴とするインバータトランス。
【請求項２】
前記インピーダンス素子は、前記インバータの回路内に接続された限流用素子の出力側と、前記スイッチング素子の制御端子との間に直列に接続されていることを特徴とする請求項１に記載のインバータトランス。
【請求項３】
前記インピーダンス素子は、一対の前記スイッチング素子ごとに接続されていることを特徴とする請求項１または２に記載のインバータトランス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧を所定圧の高周波電圧に変換して出力するインバータトランスに関する。
【背景技術】
【０００２】
従来、商用電源から入力した交流電圧を整流した後に高周波電圧（高周波交流電圧）に変換し、その高周波電圧をトランスによって所定電圧まで昇圧して２次側に電圧を出力するインバータトランスが広く使用されている。この種のインバータトランスは蛍光灯等の放電灯の電源として使用され、その一例が例えば特許文献１に開示されている。特許文献１のインバータトランスは、例えば図５に示すように２つのＦＥＴ（field effect transistor ）５１，５２を用いたプッシュプル式の回路であり、これらＦＥＴ５１，５２を交互にオンすることで平滑後の入力電圧を高周波電圧に変換している。
【０００３】
ＦＥＴ５１，５２には、ゲート閾値電圧が各々の素子毎に所定ボルトの範囲内でばらつく特性があり、図６に示すように製品によって例えば約１Ｖの範囲で電圧値がばらつく。また、ＦＥＴ５１，５２には温度特性が存在し、図６に示すように低温になるに連れてゲート閾値電圧が高くなる特性がある。従って、低温によってゲート閾値電圧が高くなってもＦＥＴ５１，５２を駆動できるような値のゲートバイアス電圧をＦＥＴ５１，５２に印加する必要がある。なお、このゲートバイアス電圧は、ブリッジ状に接続された図５に示す抵抗Ｒ１〜Ｒ４の抵抗値を調整することによって設定される。
【０００４】
しかし、ＦＥＴ５１，５２は自身の温度状態によって、図７に示すようにゲート閾値電圧Ｖsa，Ｖsbの範囲内の値をとるため、ＦＥＴ５１，５２が高温化してゲート閾値電圧が低くなると、ＦＥＴ５１，５２に印加されるゲートバイアス電圧がゲート閾値電圧よりも高くなった状態をとり易く、ＦＥＴ５１，５２のオン時間が長くなる。このため、両方のＦＥＴ５１，５２が同時にオンする重なり区間が生じ、ＦＥＴ５１，５２がともにオンすると各ドレインにサージ電流が流れるので、ＦＥＴ５１，５２は発熱し易くなって破損の可能性が高くなる。また、ゲートバイアス電圧が低すぎる場合には、ＦＥＴ５１，５２が発振開始不良を起こして発振を開始しない状態となる。従って、ゲートバイアス電圧は、２つのＦＥＴ５１，５２が同時にオンせず、しかも発振開始不良を起こさない程度に高い電圧値に設定する必要がある。
【０００５】
そこで、ゲートバイアス電圧は、抵抗Ｒ１〜Ｒ４の抵抗値を調整することによって以下のような値に設定される。まず、図８に示す抵抗Ｒ１及び抵抗Ｒ３の中点と抵抗Ｒ２及び抵抗Ｒ４の中点とを帰還巻線（ゲート巻線）により短絡し、その短絡された箇所の合成電圧をＶｇとすると、この短絡箇所における合成電圧Ｖｇが、使用温度下の範囲内において生じ得る最も高いゲート閾値電圧以上となるように設定する。例えば、ＦＥＴ５１，５２の使用最低温度を−３０度としたとすると、図６に示すようにこの温度で生じ得る最も高いゲート閾値電圧は約３．８Ｖであるため、合成電圧Ｖｇの値は３．８Ｖ以上に設定される。
【０００６】
また、図９に示すように抵抗Ｒ３の端子間電圧をＶ１とし、抵抗Ｒ４の端子間電圧をＶ２とすると、端子間電圧Ｖ１，Ｖ２の一方が、使用環境温度下の範囲内において生じ得る最も低いゲート閾値電圧以下となるように設定する。例えば、ＦＥＴ５１，５２の使用最高温度を＋８０度としたとすると、図６に示すようにこの温度で生じ得る最も低いゲート閾値電圧は約２Ｖであるため、端子間電圧Ｖ１，Ｖ２のうち一方の値が２Ｖ以下に設定される。以上のように合成電圧Ｖｇ、端子間電圧Ｖ１，Ｖ２を設定すれば、ＦＥＴ５１，５２は同時にオンせず、しかも発振開始不良を起こさない状態となる。
【特許文献１】特開平４−２３５１８号（第２−３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、ＦＥＴ５１，５２の種類によっては、ゲート閾値電圧が低温下において４．５Ｖ以上となるものもあり、このようなＦＥＴ５１，５２を使用する場合、図８及び図９に示すツェナーダイオード５３はゲート閾値電圧値の関係上、温度勾配の小さい６Ｖ前後のツェナー電圧素子ではなく、６Ｖ以上の素子を用いる。ここで、ツェナーダイオード５３は、ツェナー電圧が６Ｖより低い素子は負の温度勾配を持つが、６Ｖ以上の素子は正の温度勾配となる特性を持つ。従って、ツェナーダイオード５３がツェナー電圧が６Ｖ以上の場合、使用環境温度が低下すると、ＦＥＴ５１，５２のゲート閾値電圧は上昇するが、ツェナーダイオード５３のツェナー電圧が低下するので、ゲートバイアス電圧をうまく調整できない問題が生じていた。
【０００８】
また、端子間電圧Ｖ１，Ｖ２のうち一方が、使用温度下の範囲内において生じ得る最も低いゲート閾値電圧以下となるように設定されるので、インバータトランスに電源を投入しても、直ぐにＦＥＴ５１，５２が発振する（交互にオンする）のに充分な電圧をＦＥＴ５１，５２に供給できず、起動時に発振開始が遅れる問題があった。このようにＦＥＴ５１，５２の発振が遅れる場合、例えば２つのＦＥＴ５１，５２のうち一方がオンで他方がオフのままとなって、オン側のドレインにサージ電流が流れる可能性もあり、なるべく発振開始の応答性をよくしたい要望があった。
【０００９】
さらに、ゲートバイアス電圧の設定方法は、上記のように抵抗Ｒ１〜Ｒ４やツェナーダイオード５３の値を設定する方法以外に、例えば抵抗Ｒ１〜Ｒ４の何れかに感温抵抗器を使用して温度補正を加える方法を用いることも考えられる。例えば、抵抗Ｒ１，Ｒ２に温度係数が正の感温抵抗器を用い、低温下においては端子間電圧Ｖ１，Ｖ２、ひいては合成電圧Ｖｇを上昇させることで発振開始不良を抑止し、高温化においては合成電圧Ｖｇを低下させることでＦＥＴ５１，５２の同時オンの発生を抑止してサージ電流の流れを防ぐ。しかし、この方法は価格の高い感温抵抗器を用いる必要があるので、装置のコストアップ化を招く問題があった。
【００１０】
本発明の目的は、例えば使用環境の温度変化によりスイッチング素子の作動閾値電圧が変動しても、発振開始不良抑止効果を確保でき、しかもこの効果をなし得る際に大幅なコストアップを招くことのないインバータトランスを提供することにある。
【課題を解決するための手段】
【００１１】
上記問題点を解決するために、請求項１に記載の発明では、一対のスイッチング素子に各々印加されるバイアス電圧を交互に作動閾値電圧以上とすることで、前記スイッチング素子を交互にオンして入力電圧を高周波電圧に変換するインバータと、前記高周波電圧を高電圧に昇圧するトランスとを備えたインバータトランスにおいて、前記インバータの回路内に、一対の前記スイッチング素子の少なくとも一方の前記バイアス電圧に補助バイアスを付与するインピーダンス素子を接続したことを要旨とする。
【００１２】
この発明によれば、スイッチング素子に印加されるバイアス電圧にはインピーダンス素子により補助バイアスが付与されるので、このバイアス電圧は電圧値が高く設定された状態となる。従って、スイッチング素子が温度特性を持つ場合、例えば低温下に伴いスイッチング素子の作動閾値電圧が上昇したとしても、その上昇値を加味した値にバイアス電圧を設定しておけば、使用環境が低温状態となってもスイッチング素子を確実にオンさせることが可能となる。よって、スイッチング素子の発振開始不良（非発振）が生じ難くなる。また、本発明はインピーダンス素子という比較的安価で手に入る部品を用いて対応するので、例えば感温抵抗器等の効果に部品を用いて対応する場合に比べ、コストを低く抑えることも可能である。
【００１３】
請求項２に記載の発明では、請求項１に記載の発明において、前記インピーダンス素子は、前記インバータの回路内に接続された限流用素子の出力側と、前記スイッチング素子の制御端子との間に直列に接続されていることを要旨とする。
【００１４】
この発明によれば、請求項１に記載の発明の作用に加え、限流用素子の出力側とスイッチング素子の制御端子とを間の端子間電圧は、例えばスイッチング素子の入力端子側に比べて低い値である。従って、この比較的電圧の低い端子間にインピーダンス素子を接続するので、インピーダンス素子に高電圧を印加させずに済み、インピーダンス素子の耐久性向上に寄与する。
【００１５】
請求項３に記載の発明では、請求項１または２に記載の発明において、前記インピーダンス素子は、一対の前記スイッチング素子ごとに接続されていることを要旨とする。
この発明によれば、請求項１または２に記載の発明の作用に加え、対に設けたスイッチング素子の両方に、補助バイアスを付加したバイアス電圧が供給されるので、各々のスイッチング素子に印加されるバイアス電圧は電圧値がともに高い状態となる。従って、インバータトランスが起動した際、一対のスイッチング素子が交互にオンする動作が速やかに行われ、スイッチング素子のオン状態がなかなか切り換わらないような状況に陥り難くなることから、サージ電流が発生し難い。
【発明の効果】
【００１６】
本発明によれば、例えば使用環境の温度変化によりスイッチング素子の作動閾値電圧が変動しても、発振開始不良抑止効果を確保でき、しかもこの効果をなし得る際に大幅なコストアップを招かずに済む。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を具体化したインバータトランスの一実施形態を図１〜図３に従って説明する。
図３は、放電灯制御装置１の概略構成を示すブロック図である。放電灯制御装置１は入力側が商用電源２に接続されるとともに出力側が放電灯３に接続され、商用電源２から入力する入力交流電圧（例えば、約１００Ｖ）Ｖａに基づき放電灯３を点灯（調光）・点滅制御する装置である。放電灯制御装置１は複数の放電灯３が並列接続され、１つの装置で複数（本例は３つ）の放電灯３，３，…を制御可能である。放電灯３は例えばネオン管やアルゴン管が用いられ、本例のように３つある場合には発光色がＲ・Ｇ・Ｂのものが使用される。
【００１８】
図１は、インバータトランス（ネオントランス）４の電気構成を示す回路図である。放電灯制御装置１は、商用電源２から入力する入力交流電圧Ｖａを整流及び高周波変換し、その高周波電圧を昇圧して高周波交流電圧を放電灯３に供給するインバータトランス４を備えている。インバータトランス４は、各放電灯３と組をなすように放電灯３の数（本例は３つ）だけ設けられ、放電灯制御装置１のケース内に収容されている。なお、本例のインバータトランス４は３つ設けられるが、図１においては１つのみ図示する。
【００１９】
インバータトランス４は、商用電源２から入力した入力交流電圧Ｖａにノイズ除去処理（フィルタ処理）や過電圧保護処理等を施すフィルタ回路５と、商用電源２からの入力交流電圧Ｖａを全波整流する全波整流回路６とを備えている。全波整流回路６は、ダイオードをブリッジ接続することで構成され、フィルタ回路５によってノイズがキャンセルされた入力交流電圧Ｖａを全波整流する。なお、フィルタ回路５及び全波整流回路６は、インバータトランス４ごとに用意する必要はなく、本例において３つのインバータトランス４で共用してもよい。
【００２０】
インバータトランス４は、全波整流後の直流電圧を高周波電圧に変換するインバータ７と、その高周波電圧を高電圧に昇圧するトランス８とを備えている。インバータ７は、全波整流回路６とトランス８との間に接続され、その回路構成を以下に説明する。インバータ７は、一対の第１ＦＥＴ９及び第２ＦＥＴ１０と、これら第１ＦＥＴ９及び第２ＦＥＴ１０のオンオフ状態を切り換えるバイアス回路１１とを備えている。なお、第１ＦＥＴ９及び第２ＦＥＴ１０がスイッチング素子に相当する。
【００２１】
バイアス回路１１は、４つの抵抗Ｒ１〜Ｒ４をブリッジ状に接続した回路であり、詳しくは抵抗Ｒ１，Ｒ３が直列接続された第１分圧抵抗器１２と、抵抗Ｒ２，Ｒ４が直列接続された第２分圧抵抗器１３とが並列接続された回路である。抵抗Ｒ１〜Ｒ４は、抵抗Ｒ１，Ｒ３の直列回路と抵抗Ｒ２、Ｒ４の直列回路とのうち、一方が他方に対して分圧比が高くなるように抵抗値が設定されている。
【００２２】
本例の第１ＦＥＴ９及び第２ＦＥＴ１０は、例えばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor FET ）が用いられる。第１ＦＥＴ９は、ドレインがトランス８の第１巻線８ａの一端に接続され、ソースが短絡され、ゲート（制御端子）が第１分圧抵抗器１２の中点に接続されている。第２ＦＥＴ１０は、ドレインがトランス８の第１巻線８ａの他端に接続され、ソースが短絡され、ゲートが第２分圧抵抗器１３の中点に接続されている。第１ＦＥＴ９及び第２ＦＥＴ１０は、ゲートに印加されるゲートバイアス電圧Ｖｘがゲート閾値電圧Ｖｓ以上となるとオンし、ゲートバイアス電圧Ｖｘがゲート閾値電圧Ｖｓを下回るとオフする。第１ＦＥＴ９及び第２ＦＥＴ１０は、ゲートバイアス電圧Ｖｘが交互にゲート閾値電圧Ｖｓ以上となるようにゲートバイアス電圧Ｖｘが加えられ、交互にオン状態となる動作をとる。なお、本例において第１ＦＥＴ９及び第２ＦＥＴ１０の各ゲート閾値電圧Ｖｓは同じ値とする。また、ゲートバイアス電圧Ｖｘがバイアス電圧に相当し、ゲート閾値電圧Ｖｓが作動閾値電圧に相当する。
【００２３】
第１ＦＥＴ９と第２ＦＥＴ１０との両ドレイン間、つまりトランス８の第１巻線８ａの両端には、共振用コンデンサ１４が並列に接続されている。共振用コンデンサ１４は、トランス８のインダクタンス成分との間で並列共振回路（ＬＣ共振回路）を構成する。
【００２４】
全波整流回路６の端子間には、全波整流後の直流電圧のリップルを吸収するリップル用コンデンサ１５が接続されている。また、全波整流回路６の出力端子には、インバータ７内への急激な電流の流れ込みを防ぐ素子としてチョークコイル（インダクタ）１６が接続されている。チョークコイル１６の出力端子とＧＮＤとの間には、ダイオード１７、抵抗１８及び電解コンデンサ１９が直列接続されている。このうちの電解コンデンサ１９は、第１ＦＥＴ９及び第２ＦＥＴ１０のゲートに安定した電圧を供給する素子である。なお、チョークコイル１６が限流用素子に相当する。
【００２５】
第１分圧抵抗器１２（第２分圧抵抗器１３）の両端には、上流側で分圧された電圧値を一定値に保持するツェナーダイオード２０が接続されている。ツェナーダイオード２０は、アノードがＧＮＤ側に、カソードが電源側に接続されている。また、第１分圧抵抗器１２（第２分圧抵抗器１３）とチョークコイル１６との間にはダイオード２１が接続され、第１分圧抵抗器１２（第２分圧抵抗器１３）と抵抗１８及び電解コンデンサ１９の中点との間には抵抗２２が接続されている。
【００２６】
トランス８は、第１巻線８ａが第１ＦＥＴ９及び第２ＦＥＴ１０のドレイン端子間に接続され、第１巻線８ａの中間タップがチョークコイル１６に接続されている。トランス８の２次巻線８ｂには、放電灯３（図３参照）が接続されている。トランス８は、１次電圧つまりインバータ７が生成した高周波電圧を昇圧して高周波交流電圧Ｖｂを生成し、それを放電灯３に印加する。第２巻線の一端には、放電灯３が縞模様の発光状態となるのを防止するために、並列状態のコンデンサ２３及びダイオード２４が直列に接続されている。
【００２７】
トランス８は、第１巻線８ａとの間の相互誘導作用によって電流が流れる帰還巻線８ｃを備えている。帰還巻線８ｃは、一端が第１ＦＥＴ９のゲート（即ち、第１分圧抵抗器１２の中点）に接続され、他端が第２ＦＥＴ１０のゲート（即ち、第２分圧抵抗器１３の中点）に各々接続されている。なお、第１巻線８ａ、共振用コンデンサ１４、第１ＦＥＴ９、第２ＦＥＴ１０及び帰還巻線８ｃが、自励式の共振回路を構成する。
【００２８】
第１ＦＥＴ９のゲートとチョークコイル１６との間には、第１ＦＥＴ９のゲートバイアス電圧Ｖｘに補助バイアスを加えるように作用する抵抗２５が接続されている。従って、第１分圧抵抗器１２及び第２分圧抵抗器１３の各分圧比から求まる従来のゲートバイアス電圧に、抵抗２５の端子間電圧Ｖｒを加えた電圧値が、新たなゲートバイアス電圧Ｖｘとして第１ＦＥＴ９のゲートに付与される。抵抗２５の抵抗値は、第１ＦＥＴ９のゲート閾値電圧Ｖｓが温度特性によって上昇しても、使用環境下の範囲内であれば第１ＦＥＴ９を確実にオンさせることが可能な値に設定されている。なお、抵抗２５がインピーダンス素子に相当する。
【００２９】
次に、本例のインバータトランス４の作用を説明する。
放電灯制御装置１の電源スイッチがオン操作され、商用電源２の入力交流電圧Ｖａが各インバータトランス４に供給されると、第１ＦＥＴ９及び第２ＦＥＴ１０の各ゲートには、図２に示すような電圧波形のゲートバイアス電圧Ｖx1，Ｖx2が各々付与される。第１ＦＥＴ９及び第２ＦＥＴ１０は各々素子固有の特性を有しているため、電源が投入された起動時には、特性のわずかな違いから第１ＦＥＴ９及び第２ＦＥＴ１０のうち一方が先にオンする。
【００３０】
ここで、例えば第２ＦＥＴ１０が先にオンしたとすると、チョークコイル１６、第１巻線８ａ及び第２ＦＥＴ１０という流路で電流が流れる。このとき、帰還巻線８ｃには相互誘導作用が生じるため、第１巻線８ａに流れる電流方向に応じた電流が帰還巻線８ｃに流れる。従って、帰還巻線８ｃで生じる電圧が第２ＦＥＴ１０に印加される第２ゲートバイアス電圧Ｖx2に重畳された状態となり、第２ＦＥＴ１０がオン状態を維持し、第１ＦＥＴ９がオフ状態を維持する。
【００３１】
その後、トランス８及び共振用コンデンサ１４の共振回路による共振電流（共振電圧）が反転すると、第２ゲートバイアス電圧Ｖx2がゲート閾値電圧Ｖｓを下回って第２ＦＥＴ１０がオフし、第１ＦＥＴ９に印加される第１ゲートバイアス電圧Ｖx1がゲート閾値電圧Ｖｓ以上となって第１ＦＥＴ９がオンする。従って、チョークコイル１６、第１巻線８ａ及び第１ＦＥＴ９という流路で電流が流れる。このときも、帰還巻線８ｃには相互誘導作用が生じるため、第１巻線８ａに流れる電流方向に応じた電流が帰還巻線８ｃに流れる。よって、帰還巻線８ｃで生じる電圧が第１ゲートバイアス電圧Ｖx1に重畳された状態となり、第１ＦＥＴ９がオン状態を維持し、第２ＦＥＴ１０がオフ状態を維持する。
【００３２】
そして、以上の動作が交互に繰り返されることによって第１ＦＥＴ９及び第２ＦＥＴ１０が交互にオンし、この動作を繰り返すことによってトランス８の２次巻線８ｂには高圧の高周波交流電圧Ｖｂが発生する。トランス８は、２次側に発生した高周波交流電圧Ｖｂを、コンデンサ２３を介して放電灯３に供給する。放電灯３は、この高周波交流電圧Ｖｂが起動電圧値以上となると点灯又は点滅した状態となる。
【００３３】
ここで、本例においては抵抗２５が第１ＦＥＴ９側に接続されているため、第１ゲートバイアス電圧Ｖx1の電圧波形Ｓ１と、第２ゲートバイアス電圧Ｖx2の電圧波形Ｓ２とは、抵抗Ｒ１〜Ｒ４及び抵抗２５の分圧比に基づく電圧分だけ、上方にシフトした波形をとる。即ち、電圧波形Ｓ１，Ｓ２は、ゲート閾値電圧Ｖｓ分だけ、上方にシフトした波形をとる。なお、このような波形を満たすように、抵抗２５の抵抗値が設定されている。
【００３４】
また、第１ＦＥＴ９には、抵抗Ｒ１〜Ｒ４で印加される電圧に抵抗２５の端子間電圧Ｖｒを加えた電圧が第１ゲートバイアス電圧Ｖx1として印加される。これを以下に説明すると、まず抵抗２５の端子間電圧（即ち、チョークコイル１６の後の電圧）Ｖｒは、図２に示すように半弦波状の電圧波形Ｓ３をとる。第１ゲートバイアス電圧Ｖx1は、第１分圧抵抗器１２及び第２分圧抵抗器１３の間の分圧比の関係により決まる今までの正弦波の電圧波形に、この半弦波状の電圧波形Ｓ３を加えた図２に示す電圧波形Ｓ１となる。本例の電圧波形Ｓ１は、正弦波のピーク値Ｖp1（＞電圧波形Ｓ２のピーク値Ｖp2）が、抵抗２５の端子間電圧Ｖｒだけ高い値となる。
【００３５】
なお、抵抗２５を増設する前の第１ゲートバイアス電圧Ｖx1は、第２ゲートバイアス電圧Ｖx2に比べて、第１分圧抵抗器１２及び第２分圧抵抗器１３の分圧比関係から、ピーク値が小さい波形をとっていた。従って、本例においては、第１ＦＥＴ９側に抵抗２５を増設することによって、第１ゲートバイアス電圧Ｖx1の電圧値（ピーク値Ｖp1）を今までよりも高い値として、第１ＦＥＴ９の発振起動を確保している。
【００３６】
本例においては、起動時に抵抗２５の端子間電圧Ｖｒが例えばピークで１４１Ｖ発生するが、この電圧が第１分圧抵抗器１２及び第２分圧抵抗器１３によるゲートバイアス電圧に重畳され、この合算電圧が新たな第１ゲートバイアス電圧Ｖx1として第１ＦＥＴ９に印加される。従って、充分に高い値の第１ゲートバイアス電圧Ｖx1が第１ＦＥＴ９に印加されることから、第１ＦＥＴ９が低温となってゲート閾値電圧Ｖｓが高くなったとしても、ツェナーダイオード２０をツェナー電圧の高い素子に変更するような対処を行わずに、発振し得るに充分な第１ゲートバイアス電圧x1を第１ＦＥＴ９に供給可能となる。従って、第１ＦＥＴ９が低温となっても第１ＦＥＴ９の発振不良が生じ難くなる。
【００３７】
また、本例において第１ＦＥＴ９には、高い値の第１ゲートバイアス電圧Ｖx1が印加されることになるので、起動時には第１ＦＥＴ９の発振（即ち、ＦＥＴの交互オン動作）が速やかに開始され、電源投入から発振開始までの時間Ｔａが短くなる。ここで、例えば起動時において第２ＦＥＴ１０がオンしたまま、第１ＦＥＴ９が暫くの間起動せずにオフのままの状況が続くと、第２ＦＥＴ１０のドレインにサージ電流が流れてしまうが、本例のように発振が速やかに行われれば、第１ＦＥＴ９及び第２ＦＥＴ１０は上記のようなスイッチ状態になり難く、サージ電流が流れ難い。
【００３８】
さらに、本例においては第１ゲートバイアス電圧Ｖx1を高めるために、インバータ７の回路内に素子を増設する方法を用いているが、この増設素子は抵抗２５である。従って、素子を増設したとしても、第１ゲートバイアス電圧Ｖx1及び第２ゲートバイアス電圧Ｖx2の電圧波形Ｓ１，Ｓ２は、位相がずれるような状況にならない。よって、第１ＦＥＴ９及び第２ＦＥＴ１０が同時にオンする区間が生じずに済み、両方同時オンすることで発生するサージ電流の流れを防止することも可能である。
【００３９】
本実施形態の構成によれば、以下に記載の効果を得ることができる。
（１）第１ＦＥＴ９のゲートとチョークコイル１６との間に抵抗２５を接続し、この抵抗２５の端子間電圧Ｖｒを第１ゲートバイアス電圧Ｖx1に加えている。従って、第１ＦＥＴ９に第１ゲートバイアス電圧Ｖx1が高く供給されるので、例えば第１ＦＥＴ９が低温となってゲート閾値電圧Ｖｓが大幅に高くなっても、ツェナーダイオード２０をツェナー電圧の高い素子（ツェナー電圧が６Ｖ以上の素子）に変更する方法を用いずに、第１ＦＥＴ９に発振に充分な値のゲートバイアス電圧が供給できる。このため、部品変更を行わなくても、低温時における発振不良を発生し難くすることができる。
【００４０】
（２）第１ＦＥＴ９には高い値の第１ゲートバイアス電圧Ｖx1が印加されることになるので、起動時において第１ＦＥＴ９の発振が速やかに開始される。従って、発振開始が遅れると、第１ＦＥＴ９のドレインにサージ電流が流れる場合も考えられるが、本例のように発振開始が速やかに行われれば、ドレインにサージ電流が流れる現象を生じ難くすることができる。
【００４１】
（３）第１ゲートバイアス電圧Ｖx1を高めるためにインバータ７内に素子を挿入するが、この増設素子は抵抗２５であるため、素子を増設したとしても、第１ゲートバイアス電圧Ｖx1及び第２ゲートバイアス電圧Ｖx2の電圧波形Ｓ１，Ｓ２は位相が変化しない。従って、ゲートバイアス電圧Ｖx1，Ｖx2が同時にゲート閾値電圧Ｖｓ以上となって第１ＦＥＴ９及び第２ＦＥＴ１０が同時にオンするような状況にならず、ドレインにサージ電流が流れる現象が発生せずに済む。
【００４２】
（４）本例の構成を用いれば、充分に高い電圧値の第１ゲートバイアス電圧Ｖx1が第１ＦＥＴ９に供給されるので、温度変化によって第１ＦＥＴ９のゲート閾値電圧Ｖｓが例えば３〜５Ｖの範囲でばらつくＦＥＴを用いた場合でも対応することができる。従って、第１ＦＥＴ９に使用可能なＦＥＴの選択肢が増え、一般品等も使用可能となることから、部品コスト削減の面でも効果がある。
【００４３】
（５）本例においては、新たに増設する部品（素子）が抵抗２５の１つのみであるので、必要なコストが安価で済み、しかもインバータ７内の回路構成（部品配置パターン）等を大幅に設計変更せずに済む。
【００４４】
（６）第１ＦＥＴ９のゲートとチョークコイル１６の出力側との間の電圧は、第１ＦＥＴ９のドレイン側の電圧と比べて非常に小さく、本例においては例えば前者の電圧が１４０Ｖ程度であるのに対し、後者の電圧が４５０Ｖにもなる。従って、第１ＦＥＴ９のゲートとチョークコイル１６の出力側との間、つまり電圧の低い箇所に抵抗２５を接続したので、抵抗２５には高電圧がかからずに済み、抵抗２５の耐久性を確保することができる。
【００４５】
（７）抵抗２５の端子間電圧Ｖｒがゲートバイアス電圧として加算されるので、抵抗Ｒ１〜Ｒ４は抵抗値の低い素子を用いることができる。
なお、本実施形態は上記構成に限定されず、以下の態様に変更してもよい。
【００４６】
・  インバータ７内に増設する抵抗は１つ（抵抗２５）に限定されず、第１ＦＥＴ９側だけでなく第２ＦＥＴ１０側にも抵抗を接続してもよい。例えば、図４に示すように、第１ＦＥＴ９側に抵抗２５を接続するとともに、チョークコイル１６の後側と第２ＦＥＴ１０のゲートの間に抵抗３０を接続する。この場合、第１ゲートバイアス電圧Ｖx1及び第２ゲートバイアス電圧Ｖx2の両方とも電圧値が高い状態となるので、第１ＦＥＴ９及び第２ＦＥＴ１０が交互にオンするスイッチング動作が一層速やかに行われることになり、サージ電流発生抑制に効果がある。
【００４７】
・  抵抗２５は第１ＦＥＴ９側に接続されることに限らず、これとは逆に第２ＦＥＴ１０側に接続されてもよい。
・  インピーダンス素子は抵抗２５に限らず、第１ＦＥＴ９（第２ＦＥＴ１０）のゲートバイアス電圧に電圧を加算でき、しかもゲートバイアス電圧の位相を変化させない素子であれば特に限定されない。
【００４８】
・  インバータトランス４は必ずしも全波整流回路６を備える必要はなく、電池（バッテリ）等の直流電源を電源とする場合には全波整流回路６を省略してもよい。
・  インバータトランス４は、実施形態に記載のようなネオントランス用に限らず、照明用に適用してもよい。  
【００４９】
次に、上記実施形態及び別例から把握できる技術的思想について以下に追記する。
（１）請求項１〜３のいずれかにおいて、前記インバータは、一対の前記スイッチング素子と、電源に接続された限流用素子と、前記トランスと並列共振回路を形成する共振用コンデンサと、複数の抵抗をブリッジ状に接続した回路からなり、前記バイアス電圧を前記抵抗の分圧比に応じた値で出力するバイアス回路とを備えている。
【００５０】
（２）請求項１〜３及び前記技術的思想（１）において、前記トランスは、前記インバータに接続された１次側巻線と、昇圧後の高電圧を出力する側となる２次側巻線と、一対の前記スイッチング素子に対して電圧を前記バイアス回路の前記バイアス電圧に重畳して印加する帰還巻線とを備えている。
【００５１】
（３）請求項１〜３のいずれかにおいて、前記インピーダンス素子は、抵抗素子である。この場合、スイッチング素子の発振開始不良を防止すべくインバータに新たな素子を増設しても、この増設素子は抵抗素子であるので、各スイッチング素子に印加されるバイアス電圧の位相は変化しない。従って、素子を増設しても各スイッチング素子のオンタイミングがずれて同時にオンするような状況にならずに済み、スイッチング素子にサージ電流が流入するという問題も生じ難い。
【図面の簡単な説明】
【００５２】
【図１】一実施形態におけるインバータトランスの電気構成を示す回路図。
【図２】ゲートバイアス電圧、抵抗端子間電圧及びドレイン電流の波形図。
【図３】放電灯制御装置の概略構成を示すブロック図。
【図４】別例におけるインバータトランスの電気構成の一部を示す回路図。
【図５】従来におけるインバータトランスの電気構成の一部を示す回路図。
【図６】ＦＥＴの温度特性を示すグラフ。
【図７】一対のＦＥＴに印加されるゲートバイアス電圧の波形図。
【図８】インバータトランスの電気構成の一部を示す回路図。
【図９】インバータトランスの電気構成の一部を示す回路図。
【符号の説明】
【００５３】
４…インバータトランス、７…インバータ、８…トランス、９…スイッチング素子を構成する第１ＦＥＴ、１０…スイッチング素子を構成する第２ＦＥＴ、１６…限流用素子としてのチョークコイル、２５…インピーダンス素子としての抵抗、Ｖｘ（Ｖx1，Ｖx2）…バイアス電圧としてのゲートバイアス電圧、Ｖｓ…作動閾値電圧としてのゲート閾値電圧、Ｖａ…入力電圧。
【図１】
2006246573.tif 000003
【図２】
2006246573.tif 000004
【図３】
2006246573.tif 000005
【図４】
2006246573.tif 000006
【図５】
2006246573.tif 000007
【図６】
2006246573.tif 000008
【図７】
2006246573.tif 000009
【図８】
2006246573.tif 000010
【図９】
2006246573.tif 000011