(57)【要約】      （修正有）【課題】相変化材料に適した接続電極、該接続電極を備えた相変化メモリー素子、および、該相変化メモリー素子の製造方法を提供する。【解決手段】電極材料Ｅでは、互いに離れた複数の絶縁領域Ｉが、少なくとも接続面に形成されている。これにより、接触面の面積が全体的に小さくなる。その結果、集積密度が高い場合でも、必要なジュールの加熱を実現し、したがって、電流が非常に少ない場合のプログラミングを実現できる。【選択図】図２Ｆ
2006287222.tif 000002
【特許請求の範囲】
【請求項１】
相変化材料用の接続電極であって、
上記相変化材料としての少なくとも１つの接続面（Ｏ１）を有した導電性電極材料（Ｅ）を備えており、
複数の絶縁領域（Ｉ）を、上記電極材料（Ｅ）内と、少なくとも該接続面（Ｏ１）とに形成させることによって、接触面の表面積を低減させた構成となっていることを特徴とするを特徴とする接続電極。
【請求項２】
上記絶縁領域（Ｉ）は、サブリソグラフィーによってパターン化されており、
上記電極材料（Ｅ）は、上記複数の絶縁領域（Ｉ）の間に凝集して形成されていることを特徴とする請求項１に記載の接続電極。
【請求項３】
上記絶縁領域（Ｉ）は、上記接続面（Ｏ１）から、該接続面とは反対側の主表面（Ｏ２）まで延びていることを特徴とする請求項１または２に記載の接続電極。
【請求項４】
上記絶縁領域（Ｉ）は、上記接続面（Ｏ１）では、粒子形の構造であることを特徴とする請求項１〜３のいずれか１項に記載の接続電極。
【請求項５】
上記接続面（Ｏ１）に対する上記絶縁領域（Ｉ）の断面が、シリンダー形の構造であることを特徴とする請求項３または４に記載の接続電極。
【請求項６】
上記絶縁領域（Ｉ）は、ＳｉＯ２ を含有しており、
上記電極材料（Ｅ）は、ＴｉＮを含有していることを特徴とする請求項１〜５のいずれか１項に記載の接続電極。
【請求項７】
キャリア層（１）と、
上記キャリア層（１）と電気的に接続されている接続素子（３）と、
接続面（Ｏ１）、および、接続面（Ｏ１）の反対側にあり、上記接続素子（３）と電気的に接続されている主表面（Ｏ２）を有する接続電極（４）と、
上記接続面（Ｏ１）に形成されている相変化材料（５）と、
上記接続電極（４）とは反対側の上記相変化材料（５）上に形成されている接続逆電極（６）とを備えている相変化メモリー素子であって、
上記接続電極（４）および／または上記接続逆電極（６）が、請求項１〜６のいずれか１項に記載の接続電極として構成されていることを特徴とする相変化メモリー素子。
【請求項８】
上記接続素子（３）及び上記接続電極（４）が、誘電体（２）のコンタクトホール中に形成されており、
上記相変化材料（５）が、上記誘電体（２）と上記接続電極（４）とに共通の上記表面上に形成されていることを特徴とする請求項７に記載の相変化メモリー素子。
【請求項９】
上記接続素子（３）、上記接続電極（４）および上記相変化材料（５）が、誘電体（２）のコンタクトホール中に形成されており、
上記接続逆電極（６）が、上記誘電体（２）と上記相変化材料（５）とに共通の上記表面上に形成されていることを特徴とする請求項７に記載の相変化メモリー素子。
【請求項１０】
キャリア層（１）上に誘電体（２）を形成する工程ａと、
上記誘電体（２）に、キャリア層（１）に達する開口部を形成する工程ｂと、
上記開口部に接続素子（３）を形成する工程ｃと、
上記接続素子（３）の領域に窪み（Ｒ）を形成する工程ｄと、
上記窪み（Ｒ）に補助誘電体（ＨＩ）を充填する工程ｅと、
上記補助誘電体（ＨＩ）の少なくとも表面に、複数のマスク素子（Ｋ）を形成する工程ｆと、
上記マスク素子（Ｋ）によって被覆されていない、上記補助誘電体（ＨＩ）の領域を、上記接続素子（３）まで異方性エッチバックし、複数の絶縁領域（Ｉ）を形成する工程ｇと、
上記絶縁領域（Ｉ）と絶縁領域（Ｉ）との間に、電極材料（Ｅ）を充填して接続電極（４）を形成する工程ｈと、
上記接続電極（４）の少なくとも上記表面に相変化材料（５）を形成する工程ｉと、
上記相変化材料（５）における接続電極（４）が配設されている側とは反対側の主表面に、接続電極（６）を形成する工程ｊとを含む相変化メモリー素子の製造方法。
【請求項１１】
工程ａでは、第１絶縁層（２Ａ）、特にＳｉＯ２ を、上記キャリア層（１）、特にＳｉ基板上に形成し、第２絶縁層（２Ｂ）、特にＳｉ３ Ｎ４ を、上記第１絶縁層（２Ａ）上に形成することを特徴とする請求項１０に記載の方法。
【請求項１２】
工程ｂでは、上記開口部として、リソグラフィー方法によってコンタクトホールを形成することを特徴とする請求項１０または１１に記載の方法。
【請求項１３】
工程ｃでは、導電性の薄層（３Ａ）、特にＴｉ／ＴｉＮを、上記開口部の上記表面に堆積させて焼きなまし、その上に、導電性の充填層（３Ｂ）、特にＷを堆積させることを特徴とする請求項１０〜１２のいずれか１項に記載の方法。
【請求項１４】
請求項ｄでは、上記開口部において、上記接続素子（３）をエッチバックすることを特徴とする請求項１０〜１３のいずれか１項に記載の方法。
【請求項１５】
工程ｅでは、ＳｉＯ２ を、窪みＲに堆積させた後、平坦化することを特徴とする請求項１０〜１４のいずれか１項に記載の方法。
【請求項１６】
工程ｆでは、上記マスク素子（Ｋ）をサブリソグラフィーによって形成することを特徴とする請求項１０〜１５のいずれか１項に記載の方法。
【請求項１７】
さらに、ＬＰＣＶＤ法によって、ナノ結晶、特にＳｉナノ結晶を全面に堆積させることを特徴とする請求項１６に記載の方法。
【請求項１８】
さらに、ＨＳＧ粒子を全面に堆積することを特徴とする請求項１６に記載の方法。
【請求項１９】
工程ｈでは、上記電極材料（Ｅ）、特にＴｉＮを、特にＡＬＤ法によって、全面に堆積させた後、上記誘電体（２）と上記絶縁領域（Ｉ）とに共通の上記表面から該電極材料（Ｅ）を除去することを特徴とする請求項１０〜１８のいずれか１項に記載の方法。
【請求項２０】
工程ｉでは、上記相変化材料（５）、特にＧｅｘ Ｓｂｙ Ｔｅｚ を、ＰＶＤ法またはＣＶＤ法によって全面に堆積させることを特徴とする請求項１０〜１９のいずれか１項に記載の方法。
【請求項２１】
工程ｉでは、上記接続電極（４）を、所定の深さまでエッチバックし、
上記相変化材料（５）、特にＧｅｘ Ｓｂｙ Ｔｅｚ を、ＰＶＤ法またはＣＶＤ法によって、該エッチバックされた全面に堆積させた後、平坦化を行うことを特徴とする請求項１０〜１９のいずれか１項に記載の方法。
【請求項２２】
工程ｊでは、上記接続逆電極（６）、特にＴｉＮを、上記主表面の全面に堆積することを特徴とする請求項１０〜２１のいずれか１項に記載の方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、相変化材料に適した接続電極、該接続電極を備えた相変化メモリー素子、および該相変化メモリー素子の製造方法に関するものである。また、本発明は、特に、上記のようなメモリー回路において特に高い集積密度を実現できる接続電極に関するものである。
【０００２】
いわゆる相変化メモリー素子（phase change memory elements）は、その電気的な特性を一方の相から他方の相へと反転できるように切り替え可能な材料を使用している。例えば、このような材料は、非結晶に配列された相と、単結晶または多結晶に配列された相との間で切り替わる。特に、このような材料の抵抗または伝導性は、これらの異なる２つの相状態において非常に異なっている。
【０００３】
したがって、相変化メモリー素子では、通常、例えば周期表のＶＩ族の成分の合金であり、いわゆるカルコゲニド（chalcogenides） またはカルコゲニド材料として知られている相変化材料が使用される。したがって、以下では、このような相変化材料を、異なる電気的特性（抵抗）をもつ互いに異なる２つの相状態の間を切り替えられる材料として解釈することとする。
【０００４】
現在最も普及しているカルコゲニドまたは相変化材料は、ＧｅとＳｂとＴｅ（Ｇｅｘ Ｓｂｙ Ｔｅｚ ）との合金からなる。Ｇｅ２ Ｓｂ２ Ｔｅ５ は、多数の相変化メモリー素子において既に使用されており、再書き込み可能な光学的記憶媒体（例えば、ＣＤ、ＤＶＤなど）のための材料としても知られている。
【０００５】
相変化材料の抵抗の変化は、例えば不揮発性メモリー素子（NVM, Non Volatile Memory）を生成するため、および、情報を蓄積するために使用される。したがって、このような材料の抵抗は、相が非結晶である場合、相が単結晶または多結晶である場合よりも高い。それゆえ、相変化材料を、抵抗量を相変化材料の相状態に応じて反転変更できる、プログラム可能な抵抗として使用できる。
【０００６】
このような相変化材料の概要は、例えば、S.Hatkins 他の文献「Overview of phase-change chalcogenide nonvolatile memory technology 」MRS Bulletin/November 2004, ８２９ページ〜８３２ページに記載されている。
【０００７】
このような材料における相の変化は、温度が局部的に上昇することによって引き起こされることがある。１５０℃未満では、通常、２つの相状態は安定している。３００℃を上回る場合、急速な粒子生成が生じる。それゆえ、このような温度が十分に長く続けば、相状態が単結晶または多結晶の状態へ変化する。相状態を再び非結晶の状態にするために、温度を、約６００℃の融点を上回る温度にし、非常に迅速に冷却する。２つの結晶温度は、結晶化のためにも融解のためにも、電流を用いて生成できる。該電流は、所定の抵抗を有する導電性の接続電極を流れ、相変化材料に接するか、または、相変化材料の付近にある。この場合、加熱は、いわゆるジュール加熱によって行われる。
【０００８】
図１に、従来技術の相変化メモリー素子の簡単な断面図を示す。この場合、半導体基板１０に、ソース領域Ｓと、ドレイン領域Ｄと、ゲート誘電体ＧＤ上に配置されているゲートＧとを有する電解効果トランジスタなどの半導体スイッチング素子が備えられている。ソース領域Ｓは、例えば、接続素子３０を介して、接続電極４０と接続されている。接続電極４０は、上記で説明した特性を有する相変化材料５０と接触する。相変化材料５０の対向して配置されている主表面に、更なる接続逆電極６０が備えられている。この接続逆電極６０は、接続素子７０を介して、相互連結部８０と接続されている。さらに、ドレイン領域Ｄも同様に、接続素子９０を介して、相互接続部１００と接続できる。
【０００９】
部材番号２０は、絶縁性の中間層誘電体を示している。接続電極４０・６０と直接接触している相変化材料５０の部分は、カルコゲニド材料の有効な相変化領域を規定している。
【００１０】
さて、十分に高い値の電流を、接続電極４０を介して送る場合は、相変化材料５０の相変化部分が相当する結晶化加熱または溶解加熱されてもよい。その結果、相変化が生じる。この場合、相変化材料を非結晶化するには、ほんの短い時間（短い電流パルス）が必要であるが、高い温度（高い値の電流）が必要である。一方、結晶化には、低い電流を長い期間印加する必要がある。
【００１１】
設定された相状態は、危険な加熱を引き起こさない、十分に少ない読み込み電圧を印加することによって、読み出せる。測定された電流は、相変化材料の伝導性、または、抵抗に比例しているので、このようにして設定された相状態を確実に記録できる。さらに、相変化材料は、ほぼ任意の頻度で電気的に切り替えることができ、非常に簡単に不揮発性メモリー素子を生成できる。
【００１２】
隣接するメモリー素子の間の妨害を回避するため、図１では、相変化メモリー素子が、通常、記載されている電解効果トランジスタなどの選択素子を有するように実現されている。しかしながら、この選択素子は、同じくバイポーラトランジスタ（図示せず）、ダイオードまたはその他の切り替え素子であってもよい。
【００１３】
しかしながら、このようなメモリー素子の欠点は、相状態を変更するために必要なプログラム電流が非常に高い点である。しかし、特に集積密度の高い半導体回路では、このような電流は非常に強く制限されており、例えば、ゲート長が約１００ｎｍであり、使用されるゲート誘電体が３Ｖの電圧に耐えるものである場合に使える最大の電流は１００〜２００μＡである。それゆえ、相変化材料に対する接触面は、最大で２０ｎｍ×２０ｎｍとなる。これらの接触面は、リソグラフィーによって実現可能なパターンよりもかなり小さい。
【００１４】
このように電流密度を高めるため、または、接触面を小さくするために、例えば、ＵＳ６７４６８９２Ｂ２には、尖がった形を有する接続電極を使用することが記載されている。
【００１５】
さらに、ＵＳ２００３／０２０９７４６Ａ１には、リソグラフィーによってパターン形成された相変化材料用の接触面がスペーサーによって小型化されている、接続電極が記載されている。この構成により、接続電極と、相変化材料との間において、非常に小さな接触面、特にサブリソグラフィック的（sublithographic） な接触面が実現される。
【００１６】
しかしながら、これでは接続電極と相変化材料との間の実際に作用する接触面を正確に設定できない。
【００１７】
したがって、本発明の目的は、効果的な接触面と電流経路の空間的な制限を高精度で調整可能な、相変化材料に適した接続電極、該接続電極を備えた相変化メモリー素子、およびその製造方法を提供することである。
【００１８】
本発明では、接続電極に関する上記目的は、特許請求項１の特徴によって達成され、上記相変化メモリー素子に関する目的は、特許請求項７に記載の特徴によって達成され、上記製造方法に関する目的は、特許請求項１０に記載の方法によって達成される。
【００１９】
したがって、本発明によると、接続電極の電極材料は、相変化材料に対する少なくとも接続面に形成されている複数の絶縁領域を備えている。
【００２０】
この場合、電極材料が、リソグラフィーによってパターン化されていることが好ましい一方、絶縁領域はサブリソグラフィーによって形成される。
【００２１】
ここでは、絶縁領域の表面断面は粒子形であることが好ましく、この場合、絶縁領域は、ＳｉＯ２ からなる一方、電極材料はＴｉＮを有していることが好ましい。
【００２２】
相変化メモリー素子に関して、接続電極は、誘電体のコンタクトホールに形成されていることが好ましい。この場合、相変化材料は、コンタクトホールの外側の誘電体の表面、または、コンタクトホールの内側の接続電極の表面のみに形成されている。
【００２３】
相変化メモリー素子の製造方法に関して、補助誘電体の表面に多数のマスク素子を形成することが好ましい。この場合、後の工程において、マスク素子によって被覆されていない、補助誘電体の領域を、多数の絶縁領域を形成するために異方性エッチバックし、これによって生じた露出領域に、電極材料を充填して接続電極を形成する。
【００２４】
マスク素子を、サブリソグラフィーによって形成することが有利である。この場合、特に、いわゆるＬＰＣＶＤ方法を半導体ナノ結晶を製造するために使用するか、ＨＳＧ方法をＨＳＧ（Hemispherical Silicon Grains） 粒子を製造するために使用する。
【００２５】
電極材料として、特にＴｉＮをＡＬＤ方法によって均一（conformally） 全面に堆積し、誘電体と絶縁領域との共通の表面から除去する。
【００２６】
あるいは、接続電極を、コンタクトホールにおいて所定の深さまでエッチバックし、相変化材料をこの深さで形成してもよい。このことにより、最大の集積密度を有する自己整合方法となる。
【００２７】
さらに従属請求項に、本発明のさらに好ましい発展形態が記載されている。
【００２８】
以下で、添付の図を参照して実施例により本発明を詳しく説明する。
【００２９】
図１は、従来技術に係る相変化メモリー素子を示す簡略化した断面図である。
【００３０】
図２Ａ〜図２Ｇは、本発明の第１実施形態に係る接続電極を備えた相変化メモリー素子を実現するための、有効な製造工程を示す簡単な断面図および平面図である。
【００３１】
図３は、本発明の第２実施形態に係る接続電極を備えた相変化メモリー素子を示す簡単な断面図である。
【００３２】
図２Ａ〜図２Ｇは、例えば図１の相変化メモリーセルに用いられるような、相変化材料および特に相変化メモリー素子の接続電極を製造するための方法を示す簡単な断面図および平面図である。
【００３３】
図２Ａでは、初めに、キャリア層１に誘電体２を形成する。ここで、キャリア層１が単結晶Ｓｉ半導体基板を含んでいることが好ましく、誘電体２は多層構造をしている。より具体的には、例えばＳｉＯ２ 層を第１絶縁層２Ａとしてキャリア１またはＳｉ半導体基板の表面に堆積（蒸着）または熱によって形成し、次に、第１絶縁層２Ａの全表面に、例えばＳｉ３ Ｎ４ からなる第２絶縁層２Ｂを堆積する。この二重層の利点は、第２絶縁層２Ｂを後の工程においてエッチストップ層として用いることができるという点である。
【００３４】
基本的に、他の絶縁層および特にそれに代わる中間誘電層を誘電体２として用いてもよい。また、キャリア層１についても、金属配線面またはそれ以外の好ましくは導電性の層であってもよい。
【００３５】
半導体材料によって形成された（例えば図１のソース領域Ｓのような）選択素子と電気的に接続できるように、次に、従来のリソグラフィー方法によって、誘電体２または第１絶縁層２Ａおよび第２絶縁層２Ｂにコンタクトホールを形成する。このコンタクトホールの大きさはＦであることが好ましい。ここで、Ｆとは、リソグラフィーによって実現可能な最小加工寸法のことである。コンタクトホールの形状は、例えば、長方形、正方形、円形、または、楕円形であってもよい。このコンタクトホールの形成には、標準的なエッチング方法が用いられるので、以下ではこれに関する詳細な説明を省略する。
【００３６】
図２Ａでは、このコンタクトホール内または誘電体２の開口部に、接続素子３を形成する。例えば、コンタクトホールの表面、または、該開口部（つまり、絶縁層２Ａ・２Ｂの側面、および、底面）に、薄層（liner layer） を堆積した後、該薄層を焼きなます。層厚が１０ｎｍ／１０ｎｍであるＴｉ／ＴｉＮ二重層を同じ層厚で（つまり、均一に）堆積し、所定の温度で焼きなますことが好ましい。これにより、不純物の半導体材料またはキャリア層１への拡散を防止する信頼できる遮断層を得ることができる。
【００３７】
この薄層を堆積した後、開口部またはコンタクトホールを導電性の充填層３Ｂによって充填する。ここで、タングステンを全面に堆積し、所定の深さまで（例えば１０ｎｍ）開口部またはコンタクトホールにエッチバックすることが好ましい。このようなエッチバックを、例えば、ドライエッチング方法を用いて、特に反応性イオンエッチング（ＲＩＥ、Reactive Ion Etch） を用いて、行ってもよい。さらに、この工程では、コンタクトホールの側壁に位置する薄層３Ａを除去してもよい。これにより、コンタクトホールまたは開口部に図２Ａに示した窪みＲが得られる。ライナー層３Ａを除去するためには、異方性エッチング方法、特にウェット化学エッチング方法を用いることが好ましい。しかし基本的に、ドライ化学エッチング方法および／または方向性エッチング方法を行ってもよい。また、基本的に、窪みＲの寸法（容積）はコンタクトホールのそれと異なっていてもよく、該窪みが、所要電流密度を上げるために、リソグラフィー方法によって実現可能な最小加工寸法Ｆを有していることが好ましい。
【００３８】
そして、図２Ｂに示すように、窪みＲに補助誘電層ＨＩを充填する。ここでは、ＣＶＤ方法（化学気相成長）によってＳｉＯ２ を全面に堆積し、次に、誘電層２または第２絶縁層２Ｂの表面まで平坦化することが好ましい。したがって、約１０ｎｍという典型的な深さの場合、窪みＲに１０ｎｍ以上の厚さのＳｉＯ２ 層を堆積し、平坦化する。現在のリソグラフィーによって製造できる最小加工寸法Ｆが１００ｎｍである場合、窪みＲのアスペクト比は、したがって１：１０となる。
【００３９】
そして、図２Ｃに示すように、複数のマスク素子Ｋを、少なくとも補助誘電層ＨＩの表面に形成する。複数のマスク素子Ｋは、互いに間隔をあけて位置しており、これらのマスク素子Ｋは、サブリソグラフィーによって形成するか、または、該マスク素子の加工寸法がサブリソグラフィーの寸法を有するように形成されることが好ましい。したがって、該マスク素子の加工寸法は、１〜１５ｎｍとなる。このようなマスク素子Ｋの製造には、例えば、大きさが５〜１５ｎｍのシリコン粒子を誘電体２及び補助誘電体ＨＩの表面全体に形成することが可能な、ＨＳＧ方法（Hemispherical Silicon Grain） として知られている方法を用いることができる。特にＤＲＡＭ製造時から知られているように、メモリーキャパシタの表面を拡大するためのこの方法によって、すでに非常に有用なマスク素子Ｋを製造できるのだが、続いて、Ｓｉナノ結晶を製造するためのいわゆるＬＰＣＶＤ法を使用することが好ましい。このような方法は、例えば、De Salvo他の文献「How far will Silicon nanocrystals push the scaling limits of NVMs technologies ?」（ＩＥＤＭ  ２００３）において知られている。
【００４０】
この方法によって、ナノ結晶またはいわゆるナノドットを、加工寸法が１〜１０ｎｍであるマスク素子Ｋとして生成できる。ここで、このナノドットまたはマスク素子Ｋの大きさと共に、面密度も非常によく設定または変更できる。このことは、最終的に、効果的な接続電極面を正確に調整するために重要である。ナノドットまたはマスク素子Ｋの大きさは、開口部またはコンタクトホールの加工寸法よりも少なくとも一桁小さいことが好ましい。つまり、粒子状のマスク素子Ｋの加工寸法は、１／１０Ｆよりも小さいことが好ましい。
【００４１】
そして、図２Ｄに示すように、マスク素子Ｋによって被覆されていない補助誘電体ＨＩの領域を、充填層３Ｂおよび薄層３Ａからなる接続素子３まで異方性エッチバックする。このように、互いに離れた複数の絶縁領域Ｉを、いわゆる「島状に」形成する。Ｓｉ３ Ｎ４ 絶縁層２Ｂを用いているので、マスク素子Ｋの材料に対して選択的に、つまり、シリコンおよび第２絶縁層２Ｂの材料に対して選択的に、標準的なエッチング方法によって、ＳｉＯ２ からなることが好ましい補助誘電体ＨＩを方向性を有するエッチバック（targeted etchback） できる。基本的に、無方向性または部分的にのみ方向性を有するエッチングを行うこともできる。これにより、絶縁領域の形状を変えることができる。
【００４２】
図２Ｅでは、次の工程において、表面に位置するマスク素子Ｋ（ナノドットまたはＨＳＧ粒子）を、補助誘電体ＨＩに対して、接続素子３に対して、および、第２絶縁層２Ｂまたは誘電体２に対して選択的に除去する。基本的に、上記ウェット化学エッチング方法とともに、ＣＭＰ方法（化学的機械研磨）を行ってもよい。
【００４３】
さらに、図２Ｅでは、例えば異方性エッチバックによって露出した、絶縁領域Ｉ間の隙間を、接続電極４を形成するための電極材料Ｅによって充填する。ＴｉＮを、電極材料Ｅとして均一に、特にＡＬＤ方法（Atomic Layer Deposition） によって全面に堆積し、次に、誘電体２と絶縁領域Ｉとに共通の表面から除去することが好ましい。この除去は、好ましくは平坦化方法および例えばＣＭＰ方法によって生じる。ここでも、第２絶縁層２Ｂと絶縁領域Ｉの材料とに対する選択性のみが必要である。
【００４４】
図２Ｆは、図２Ｅの製造工程後の接続電極４の簡単な平面図を示している。電極材料Ｅを含んだ接続電極４は、その基本の形状をコンタクトホールによって好ましくはリソグラフィー的に規定されている。また、該形状においては、複数の絶縁領域Ｉが、相変化材料との接続面に少なくとも形成されているか、あるいは該相変化材料と一体になっている。したがって、好ましくはサブリソグラフィーによって形成された絶縁領域Ｉは、電極材料Ｅの「海」に位置する好ましくは互いに離れた複数の島である。ここで用いたサブリソグラフィー方法により、および特にＨＳＧ方法およびＬＰＣＶＤ‐Ｓｉ‐ナノ結晶方法により、絶縁領域Ｉは、接続面でのこの製造方法の特徴である粒子状の構造を有している。これに対して、図２Ｅの、接続面で切断した断面図では、絶縁領域は、大体は方向性のエッチングプロセスにより生じるシリンダーの形状をした構造を有している。
【００４５】
図２Ｅおよび図２Ｆによれば、絶縁領域Ｉは、接続面０１からその反対側の主表面０２まで延びていて「島状に」形成されているにもかかわらず、接続面０１に沿ってのみ形成されて、電極材料Ｅ上で「浮遊する」ことができる。このような形態は、例えば、絶縁材料がマスク粒子Ｋの直下にのみ留まるけれども除去される、等方性または部分的に等方性のエッチング方法を用いて、生じうる。また、全ての、または、単一の絶縁領域Ｉ同士が接触することによって絶縁領域Ｉの「網状の」構造が生じてもよい。
【００４６】
図２Ｇでは、相変化材料５を少なくとも接続電極４の表面に形成する。第１実施形態では、Ｇｅｘ Ｓｂｙ Ｔｅｚ を、例えばＰＶＤ方法またはＣＶＤ方法によって全面に堆積することが好ましい。ここではしかし、ＡＬＤ方法（Atomic layer Deposition） を用いてもよい。最後に、相変化材料５における接続電極４とは反対側の主表面に、接続逆電極（connection counterelectrode） ６を形成する。ＴｉＮを、ここでもＰＶＤ方法、ＣＶＤ方法、または、ＡＬＤ方法によって全面に堆積することが好ましい。
【００４７】
そして、図１に示したような従来技術と同様の、不揮発性メモリーセルが完成する。
【００４８】
このようにして、接続電極４、および、電流経路を空間的に制限することにより所要回路電流を非常に正確に低減・設定できる、該接続電極の相変化メモリー素子および該接続電極の製造方法が得られる。このために、集積密度が高い場合でも、著しく弱い電流強度で必要なジュール加熱を実現できる。
【００４９】
接続電極の様々な断面を、特にＬＰＣＶＤ‐Ｓｉ‐ナノ結晶方法を用いて、ナノドットの大きさおよび密度を変えることにより非常に正確に設定できる。ナノドットのランダム分布（random distribution） により、接続電極の接触面の電流の流れが非常に均等に分配される。これにより、ここで用いたリソグラフィーおよびここで用いたナノドットの大きさとは関係なく、プロセスの拡張性が非常に高くなる。
【００５０】
図３は、第２実施形態に係る相変化メモリー素子の簡単な断面図を示している。ここで、図２Ａ〜図２Ｇと同じまたはそれらと類似した層および素子には、同じ参照符号を付し、以下では、記載を省略する。
【００５１】
第２実施形態では、図２Ｅの工程後、接続電極４の上部部分を除去するか、または、ＳｉＯ２ 絶縁領域ＩおよびＴｉＮ電極材料Ｅを、元々の接続電極の半分の高さに相当する所定の深さまで、コンタクトホールにエッチバックする。次に、ここでも、ＡＬＤ方法、ＣＶＤ方法、ＰＶＤ方法によって、相変化材料５、特にＧｅｘ Ｓｂｙ Ｔｅｚ を、全面に堆積し、誘電体２または第２絶縁層２Ｂの表面まで平坦化する。
【００５２】
最後に、図２Ｇの第１実施形態と同様に、好ましくはＴｉＮからなる接続逆電極６を全面に堆積する。図３の相変化材料５の厚さは、通常、１０ｎｍ以上である。ここで、接続電極４の厚さは、同様に、約１０ｎｍである。ここでも、例えば図１に示したような相変化メモリーセルを、標準的な方法により完成させることができる。
【００５３】
本発明を、相変化材料であるＧｅｘ Ｓｂｙ Ｔｅｚ に基づいて記載してきた。しかし、本発明はこれに限定されるものではなく、同様に他の相変化材料であってもよい。
【００５４】
同様に、他の材料も上記材料に限定されず、代替的な材料であってもよい。特に、誘電体２は多層構造でなくてもよい。
【００５５】
さらに、本発明は、キャリア層１として、Ｓｉ半導体基板に限定しておらず、同様にそれ以外のキャリア層の上に形成してもよいし、特に該キャリア層上に位置する複数の配線層の中に形成してもよい。
【図面の簡単な説明】
【００５６】
【図１】従来技術に係る相変化メモリー素子を示す簡略化した断面図である。
【図２Ａ】第１実施形態に係る本発明の接続電極を備えた相変化メモリー素子を実現するための、有効な製造工程を示す簡単な断面図および平面図である。
【図２Ｂ】第１実施形態に係る本発明の接続電極を備えた相変化メモリー素子を実現するための、有効な製造工程を示す簡単な断面図および平面図である。
【図２Ｃ】第１実施形態に係る本発明の接続電極を備えた相変化メモリー素子を実現するための、有効な製造工程を示す簡単な断面図および平面図である。
【図２Ｄ】第１実施形態に係る本発明の接続電極を備えた相変化メモリー素子を実現するための、有効な製造工程を示す簡単な断面図および平面図である。
【図２Ｅ】第１実施形態に係る本発明の接続電極を備えた相変化メモリー素子を実現するための、有効な製造工程を示す簡単な断面図および平面図である。
【図２Ｆ】第１実施形態に係る本発明の接続電極を備えた相変化メモリー素子を実現するための、有効な製造工程を示す簡単な断面図および平面図である。
【図２Ｇ】第１実施形態に係る本発明の接続電極を備えた相変化メモリー素子を実現するための、有効な製造工程を示す簡単な断面図および平面図である。
【図３】第２実施形態に係る本発明の接続電極を備えた相変化メモリー素子を示す簡単な断面図である。
【符号の説明】
【００５７】
１、１０        キャリア層
２、２０        誘電体
２Ａ            第１絶縁層
２Ｂ            第２絶縁層
３，３０        接続素子
３Ａ            薄層
３Ｂ            充填層
４、４０        接続電極
５、５０        相変化材料
６、６０        接続逆電極
７０、９０      更なる接続素子
８０、１００    相互接続部
Ｓ              ソース領域
Ｄ              ドレイン領域
Ｇ              ゲート
ＧＤ            ゲート誘電体
Ｅ              電極材料
Ｉ              絶縁領域
ＨＩ            補助誘電体
Ｋ              マスク素子
Ｆ              リソグラフィー方法によって最も小さく実現できる加工寸法
【図１】
2006287222.tif 000003
【図２Ａ】
2006287222.tif 000004
【図２Ｂ】
2006287222.tif 000005
【図２Ｃ】
2006287222.tif 000006
【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図３】
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