(57)【要約】【課題】  ライン上のインダクタを増やすことなく、寄生成分やインピーダンス変動などによる減衰特性の悪化を改善し、低域から高域まで広範囲にわたって良好な減衰特性を得ることができるようにする。【解決手段】  第１の導電３上の第１の巻線１１に、第１および第２の直列回路５，６における各巻線１２，１３を磁気結合する。第１の巻線１１と第１の直列回路５とからなる回路部分によって得られる減衰特性と、第１の巻線１１と第２の直列回路６とからなる回路部分によって得られる減衰特性との相乗効果が得られる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１および第２の導電線上を伝搬するノイズを抑制するノイズ抑制回路であって、
前記第１の導電線上に設けられた第１の巻線と、
互いに直列的に接続された第２の巻線および第１のキャパシタを含み、一端が前記第１の巻線の一方の端部に接続され他端が前記第２の導電線に接続された第１の直列回路と、
互いに直列的に接続された第３の巻線および第２のキャパシタを含み、一端が前記第１の巻線の他方の端部に接続され他端が前記第２の巻線と前記第１のキャパシタとの間に接続された第２の直列回路と
を備え、
前記第２の巻線と前記第３の巻線とが、前記第１の導電線上における前記第１の巻線に磁気結合されている
ことを特徴とするノイズ抑制回路。
【請求項２】
前記第３の巻線のインダクタンスをｘＬ、前記第１の巻線のインダクタンスをＬＬとしたとき、
ｘＬ＜ＬＬ
を満足すると共に、
前記第２の巻線のインダクタンスをＩＬとしたとき、
ＩＬ＜ＬＬ
を満足する
ことを特徴とする請求項１に記載のノイズ抑制回路。
【請求項３】
前記第１の巻線と前記第２の巻線との結合係数をｋ１、前記第１の巻線と前記第３の巻線との結合係数をｋ２としたとき、
ｋ１＜ｋ２
を満足する
ことを特徴とする請求項１または２に記載のノイズ抑制回路。
【請求項４】
前記第２の直列回路における前記第２のキャパシタに並列接続された抵抗素子、をさらに備えた
ことを特徴とする請求項１ないし３のいずれか１項に記載のノイズ抑制回路。
【請求項５】
第１および第２の導電線上を伝搬するノイズを抑制するノイズ抑制回路であって、
前記第１の導電線上に設けられた第１の巻線と、
互いに直列的に接続された第２の巻線および第１のキャパシタを含み、一端が前記第１の巻線の一方の端部に接続され他端が前記第２の導電線に接続された第１の直列回路と、
互いに直列的に接続された第３の巻線および第２のキャパシタを含み、一端が前記第１の巻線の他方の端部に接続され他端が前記第２の導電線に接続された第２の直列回路と
を備え、
前記第２の巻線と前記第３の巻線とが、前記第１の導電線上における前記第１の巻線に磁気結合されている
ことを特徴とするノイズ抑制回路。
【請求項６】
前記第３の巻線のインダクタンスをｘＬ、前記第１の巻線のインダクタンスをＬＬとしたとき、
ｘＬ＜ＬＬ
を満足すると共に、
前記第２の巻線のインダクタンスをＩＬとしたとき、
ＩＬ＜ＬＬ
を満足する
ことを特徴とする請求項５に記載のノイズ抑制回路。
【請求項７】
前記第１の巻線と前記第２の巻線との結合係数をｋ１、前記第１の巻線と前記第３の巻線との結合係数をｋ２としたとき、
ｋ１＜ｋ２
を満足する
ことを特徴とする請求項５または６に記載のノイズ抑制回路。
【請求項８】
前記第２の直列回路における前記第２のキャパシタに並列接続された抵抗素子、をさらに備えた
ことを特徴とする請求項５ないし７のいずれか１項に記載のノイズ抑制回路。
【請求項９】
第１および第２の導電線上を伝搬するノイズを抑制するノイズ抑制回路であって、
前記第１の導電線上に設けられた第１の巻線と、
互いに直列的に接続された第２の巻線および第１のキャパシタを含み、一端が前記第１の巻線の一方の端部に接続され他端が接地接続された第１の直列回路と、
互いに直列的に接続された第３の巻線および第２のキャパシタを含み、一端が前記第１の巻線の他方の端部に接続され他端が前記第１の直列回路における前記第２の巻線と前記第１のキャパシタとの間に接続された第２の直列回路と、
前記第２の導電線上に設けられると共に、前記第１の巻線に磁気結合された第４の巻線と、
互いに直列的に接続された第５の巻線および第３のキャパシタを含み、一端が前記第４の巻線の一方の端部に接続され他端が接地接続された第３の直列回路と、
互いに直列的に接続された第６の巻線および第４のキャパシタを含み、一端が前記第４の巻線の他方の端部に接続され他端が前記第３の直列回路における前記第５の巻線と前記第３のキャパシタとの間に接続された第４の直列回路と
を備え、
前記第２の巻線と前記第３の巻線とが、前記第１の導電線上における前記第１の巻線に磁気結合され、かつ、前記第５の巻線と前記第６の巻線とが、前記第２の導電線上における前記第４の巻線に磁気結合されている
ことを特徴とするノイズ抑制回路。
【請求項１０】
前記第３の巻線のインダクタンスと前記第６の巻線のインダクタンスとを共にｘＬ、前記第１の巻線のインダクタンスと前記第４の巻線のインダクタンスとを共にＬＬとしたとき、
ｘＬ＜ＬＬ
を満足すると共に、前記第２の巻線のインダクタンスと前記第５の巻線のインダクタンスとを共にＩＬとしたとき、
ＩＬ＜ＬＬ
を満足する
ことを特徴とする請求項９に記載のノイズ抑制回路。
【請求項１１】
前記第１の巻線と前記第２の巻線との結合係数、および前記第４の巻線と前記第５の巻線との結合係数を共にｋ１、前記第１の巻線と前記第３の巻線との結合係数、および前記第４の巻線と前記第６の巻線との結合係数を共にｋ２としたとき、
ｋ１＜ｋ２
を満足する
ことを特徴とする請求項９または１０に記載のノイズ抑制回路。
【請求項１２】
前記第２の直列回路における前記第２のキャパシタに並列接続された第１の抵抗素子と、前記第４の直列回路における前記第４のキャパシタに並列接続された第２の抵抗素子と、をさらに備えた
ことを特徴とする請求項９ないし１１のいずれか１項に記載のノイズ抑制回路。
【請求項１３】
第１および第２の導電線上を伝搬するノイズを抑制するノイズ抑制回路であって、
前記第１の導電線上に設けられた第１の巻線と、
互いに直列的に接続された第２の巻線および第１のキャパシタを含み、一端が前記第１の巻線の一方の端部に接続され他端が接地接続された第１の直列回路と、
互いに直列的に接続された第３の巻線および第２のキャパシタを含み、一端が前記第１の巻線の他方の端部に接続され他端が接地接続された第２の直列回路と、
前記第２の導電線上に設けられると共に、前記第１の巻線に磁気結合された第４の巻線と、
互いに直列的に接続された第５の巻線および第３のキャパシタを含み、一端が前記第４の巻線の一方の端部に接続され他端が接地接続された第３の直列回路と、
互いに直列的に接続された第６の巻線および第４のキャパシタを含み、一端が前記第４の巻線の他方の端部に接続され他端が接地接続された第４の直列回路と
を備え、
前記第２の巻線と前記第３の巻線とが、前記第１の導電線上における前記第１の巻線に磁気結合され、かつ、前記第５の巻線と前記第６の巻線とが、前記第２の導電線上における前記第４の巻線に磁気結合されている
ことを特徴とするノイズ抑制回路。
【請求項１４】
前記第３の巻線のインダクタンスと前記第６の巻線のインダクタンスとを共にｘＬ、前記第１の巻線のインダクタンスと前記第４の巻線のインダクタンスとを共にＬＬとしたとき、
ｘＬ＜ＬＬ
を満足すると共に、前記第２の巻線のインダクタンスと前記第５の巻線のインダクタンスとを共にＩＬとしたとき、
ＩＬ＜ＬＬ
を満足する
ことを特徴とする請求１３に記載のノイズ抑制回路。
【請求項１５】
前記第１の巻線と前記第２の巻線との結合係数、および前記第４の巻線と前記第５の巻線との結合係数を共にｋ１、前記第１の巻線と前記第３の巻線との結合係数、および前記第４の巻線と前記第６の巻線との結合係数を共にｋ２としたとき、
ｋ１＜ｋ２
を満足する
ことを特徴とする請求項１３または１４に記載のノイズ抑制回路。
【請求項１６】
前記第２の直列回路における前記第２のキャパシタに並列接続された第１の抵抗素子と、前記第４の直列回路における前記第４のキャパシタに並列接続された第２の抵抗素子と、をさらに備えた
ことを特徴とする請求項１３ないし１５のいずれか１項に記載のノイズ抑制回路。
【請求項１７】
前記第１の直列回路の前記第１のキャパシタの一端が前記第１の巻線の一方の端部に接続されると共に、前記第３の直列回路の前記第３のキャパシタの一端が前記第４の巻線の一方の端部に接続され、
かつ、前記第１の直列回路の前記第２の巻線と前記第２の直列回路の前記第５の巻線とが共通化され、その共通化された前記第２および第５の巻線の一端が、前記第１および第３の直列回路の各キャパシタの他端に接続されると共に、他端が接地されている
ことを特徴とする請求項１３ないし１６のいずれか１項に記載のノイズ抑制回路。
【請求項１８】
前記第２の直列回路の前記第２のキャパシタの一端が前記第１の巻線の他方の端部に接続されると共に、前記第４の直列回路の前記第４のキャパシタの一端が前記第４の巻線の他方の端部に接続され、
かつ、前記第２の直列回路の前記第３の巻線と前記第４の直列回路の前記第６の巻線とが共通化され、その共通化された前記第３および第６の巻線の一端が、前記第２および第４の直列回路の各キャパシタの他端に接続されると共に、他端が接地されている
ことを特徴とする請求項１３ないし１７のいずれか１項に記載のノイズ抑制回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１および第２の導電線上を伝搬するノイズを抑制するノイズ抑制回路に関する。
【背景技術】
【０００２】
スイッチング電源、インバータ、照明機器の点灯回路等のパワーエレクトロニクス機器は、電力の変換を行う電力変換回路を有している。電力変換回路は、直流を矩形波の交流に変換するスイッチング回路を有している。そのため、電力変換回路は、スイッチング回路のスイッチング周波数と等しい周波数のリップル電圧や、スイッチング回路のスイッチング動作に伴うノイズを発生させる。このリップル電圧やノイズは他の機器に悪影響を与える。そのため、電力変換回路と他の機器あるいは線路との間には、リップル電圧やノイズを低減する手段を設ける必要がある。
【０００３】
また、最近、家庭内における通信ネットワークを構築する際に用いられる通信技術として電力線通信が有望視され、その開発が進められている。電力線通信は、電力線に高周波信号を重畳して通信を行う。この電力線通信では、電力線に接続された種々の電気・電子機器の動作によって、電力線上にノイズが発生し、このことが、エラーレートの増加等の通信品質の低下を招く。そのため、電力線上のノイズを低減する手段が必要になる。また、電力線通信では、屋内電力線上の通信信号が屋外電力線に漏洩することを阻止する必要がある。
【０００４】
なお、２本の導電線を伝搬するノイズには、２本の導電線の間で電位差を生じさせるノーマルモード（ディファレンシャルモード）ノイズと、２本の導電線を同じ位相で伝搬するコモンモードノイズとがある。
【０００５】
これらのノイズを抑制するために、電源ラインや信号ラインなどにラインフィルタを設けることが有効である。特許文献１には、ＡＣ電源ライン上のノイズを除去するＡＣラインフィルタが記載されている。このＡＣラインフィルタは、一対の電源ライン上に、ノーマルモード抑制用の逆相トランスと２つのコモンモードチョークコイルとを備えている。すなわち、同一のライン上に複数のインダクタを備えている。
【特許文献１】特開平１０−２５６８５９
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ラインフィルタでは、ライン上のインダクタに回路値（インダクタンス）の大きなものを使用するため、そこでの寄生成分が大きな問題となる。寄生成分があると、各回路素子には素子自身とその寄生成分とによる自己共振点（自己共振周波数）が存在することとなる。ライン上のインダクタには、並列的に寄生キャパシタが存在し、並列共振回路が構成されることで、自己共振点が生ずる。その自己共振点は、インダクタがインダクタの性質として作用する限界の値であり、その自己共振点以上の周波数では、インダクタではなくキャパシタとして作用してしまう。この場合、寄生キャパシタによるスルーパスが生じるため、自己共振点以上の帯域では高域性能が伸びずに所望の特性が得られなくなる。ライン上のインダクタのインダクタンスは値が大きいため、コイルの製造上、寄生キャパシタの容量が数ｐＦ程度は自然についてしまう。この場合、インダクタンスの値が大きいため自己共振点は低い周波数となる。すなわち、低い周波数で自己共振点を持つため、それが自己共振周波数以上の高域性能に悪影響を及ぼす。
【０００７】
特許文献１に記載のラインフィルタは、このような寄生キャパシタによる悪影響の改善がなされていない。このラインフィルタでは、低域側で減衰量を得ようとする場合、ライン上のインダクタとして大きなインダクタンス値のコイルが必要となるが、この場合、インダクタンス値が大きいためわずかな容量の寄生キャパシタであっても自己共振点が形成され、低い周波数に自己共振点が存在するものを使用しなければならなかった。自己共振点が存在する場合、インダクタがキャパシタの性質を持つようになり、設計上の回路構成とは等価的に異なる状態の回路となってしまう。ライン上のインダクタとして低い周波数に自己共振点が存在するものを使用する場合、高域側の減衰量を落とすためには、複数個のコイルを用いると共にキャパシタを併用してＴ型フィルタのような構成にしなければならない。このためノイズを満足に広範囲にわたって落とす場合は、多段の構成にしてコイルが複数個必要となる場合が多く、フィルタを構成する実装面積などが大きくならざるを得なかった。さらにはコモンモードの場合、使用できるキャパシタが漏洩電流などの規制のため限界があり、コイルの寄生キャパシタ成分の影響が大きくなり高域特性に影響を与える場合があった。
【０００８】
また実際にはさらに、ライン上のインダクタには等価的に並列に抵抗成分も存在しており、これの影響によって、得られる減衰量に限界がある。さらにはノイズ源のインピーダンスの違いによってもインダクタを入力とするか、キャパシタを入力とするかでノイズの低減効果が大きく変わり、かえって悪化する場合なども多かった。
【０００９】
本発明はかかる問題点に鑑みてなされたもので、その目的は、ライン上のインダクタを増やすことなく、寄生成分やインピーダンス変動などによる減衰特性の悪化を改善し、低域から高域まで広範囲にわたって良好な減衰特性を得ることができるようにしたノイズ抑制回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の観点に係るノイズ抑制回路は、第１および第２の導電線上を伝搬するノイズを抑制するノイズ抑制回路であって、第１の導電線上に設けられた第１の巻線と、互いに直列的に接続された第２の巻線および第１のキャパシタを含み、一端が第１の巻線の一方の端部に接続され他端が第２の導電線に接続された第１の直列回路と、互いに直列的に接続された第３の巻線および第２のキャパシタを含み、一端が第１の巻線の他方の端部に接続され他端が第２の巻線と第１のキャパシタとの間に接続された第２の直列回路とを備えている。そして、第２の巻線と第３の巻線とが、第１の導電線上における第１の巻線に磁気結合されているものである。
【００１１】
本発明の第２の観点に係るノイズ抑制回路は、第１および第２の導電線上を伝搬するノイズを抑制するノイズ抑制回路であって、第１の導電線上に設けられた第１の巻線と、互いに直列的に接続された第２の巻線および第１のキャパシタを含み、一端が第１の巻線の一方の端部に接続され他端が第２の導電線に接続された第１の直列回路と、互いに直列的に接続された第３の巻線および第２のキャパシタを含み、一端が第１の巻線の他方の端部に接続され他端が第２の導電線に接続された第２の直列回路とを備えている。そして、第２の巻線と第３の巻線とが、第１の導電線上における第１の巻線に磁気結合されているものである。
【００１２】
本発明の第１および第２の観点に係るノイズ抑制回路では、ノーマルモードノイズ抑制用の回路が構成される。このノイズ抑制回路では、第１の巻線と第１の直列回路とからなる回路部分によって得られる減衰特性と、第１の巻線と第２の直列回路とからなる回路部分によって得られる減衰特性との相乗効果により、ライン（第１の導電線）上に第１の巻線によるインダクタ成分のみを設けた構成であっても、寄生成分やインピーダンス変動などによる減衰特性の悪化が改善され、低域から高域まで広範囲にわたって良好な減衰特性が得られる。
特に、第１の巻線と第２の巻線との関係で低域側で減衰ピークが形成され、第２の直列回路における共振回路により高域側で減衰ピークが形成される。また、それらの減衰ピークの中間領域で、第１の巻線とその寄生キャパシタとによる自己共振点のピークが形成される。各回路値の関係を調整してこれらのピーク位置を調整することで、広範囲にわたって所望の減衰特性が得られる。
【００１３】
ここで、広範囲にわたって所望の減衰特性を得るために、以下の条件を満足することが好ましい。すなわち、第３の巻線のインダクタンスをｘＬ、第１の巻線のインダクタンスをＬＬとしたとき、
ｘＬ＜ＬＬ
を満足すると共に、第２の巻線のインダクタンスをＩＬとしたとき、
ＩＬ＜ＬＬ
を満足することが好ましい。
【００１４】
また、第１の巻線と第２の巻線との結合係数をｋ１、第１の巻線と第３の巻線との結合係数をｋ２としたとき、
ｋ１＜ｋ２
を満足することが好ましい。
特に、第１の巻線と第３の巻線との結合係数ｋ２は強い方が好ましい。理想的にはｋ２≒１であることが好ましい。
【００１５】
また、本発明の第１および第２の観点に係るノイズ抑制回路において、第２の直列回路における第２のキャパシタに並列接続された抵抗素子、をさらに備えるようにしても良い。
これにより、第１の巻線の寄生成分として寄生抵抗がある場合であっても、その影響が軽減され、より良好な減衰特性が得られる。
【００１６】
本発明の第３の観点に係るノイズ抑制回路は、第１および第２の導電線上を伝搬するノイズを抑制するノイズ抑制回路であって、第１の導電線上に設けられた第１の巻線と、互いに直列的に接続された第２の巻線および第１のキャパシタを含み、一端が第１の巻線の一方の端部に接続され他端が接地接続された第１の直列回路と、互いに直列的に接続された第３の巻線および第２のキャパシタを含み、一端が第１の巻線の他方の端部に接続され他端が第１の直列回路における第２の巻線と第１のキャパシタとの間に接続された第２の直列回路と、第２の導電線上に設けられると共に、第１の巻線に磁気結合された第４の巻線と、互いに直列的に接続された第５の巻線および第３のキャパシタを含み、一端が第４の巻線の一方の端部に接続され他端が接地接続された第３の直列回路と、互いに直列的に接続された第６の巻線および第４のキャパシタを含み、一端が第４の巻線の他方の端部に接続され他端が第３の直列回路における第５の巻線と第３のキャパシタとの間に接続された第４の直列回路とを備えている。そして、第２の巻線と第３の巻線とが、第１の導電線上における第１の巻線に磁気結合され、かつ、第５の巻線と第６の巻線とが、第２の導電線上における第４の巻線に磁気結合されているものである。
【００１７】
本発明の第４の観点に係るノイズ抑制回路は、第１および第２の導電線上を伝搬するノイズを抑制するノイズ抑制回路であって、第１の導電線上に設けられた第１の巻線と、互いに直列的に接続された第２の巻線および第１のキャパシタを含み、一端が第１の巻線の一方の端部に接続され他端が接地接続された第１の直列回路と、互いに直列的に接続された第３の巻線および第２のキャパシタを含み、一端が第１の巻線の他方の端部に接続され他端が接地接続された第２の直列回路と、第２の導電線上に設けられると共に、第１の巻線に磁気結合された第４の巻線と、互いに直列的に接続された第５の巻線および第３のキャパシタを含み、一端が第４の巻線の一方の端部に接続され他端が接地接続された第３の直列回路と、互いに直列的に接続された第６の巻線および第４のキャパシタを含み、一端が第４の巻線の他方の端部に接続され他端が接地接続された第４の直列回路とを備えている。そして、第２の巻線と第３の巻線とが、第１の導電線上における第１の巻線に磁気結合され、かつ、第５の巻線と第６の巻線とが、第２の導電線上における第４の巻線に磁気結合されているものである。
【００１８】
本発明の第３および第４の観点に係るノイズ抑制回路では、コモンモードノイズ抑制用の回路が構成される。このノイズ抑制回路では、第１の導電線上を伝搬するノイズ成分に対しては、第１の巻線と第１の直列回路とからなる回路部分によって得られる減衰特性と、第１の巻線と第２の直列回路とからなる回路部分によって得られる減衰特性との相乗効果が得られる。同様に、第２の導電線上を伝搬するノイズ成分に対しては、第４の巻線と第３の直列回路とからなる回路部分によって得られる減衰特性と、第４の巻線と第４の直列回路とからなる回路部分によって得られる減衰特性との相乗効果が得られる。これらの相乗効果により、各ライン（第１および第２の導電線）上に１つの巻線（第１および第４の巻線）によるインダクタ成分のみを設けた構成であっても、寄生成分やインピーダンス変動などによる減衰特性の悪化が改善され、低域から高域まで広範囲にわたって良好な減衰特性が得られる。
特に、第１の巻線と第２の巻線との関係、ならびに第４の巻線と第５の巻線との関係で低域側で減衰ピークが形成され、第２の直列回路における共振回路および第４の直列回路における共振回路により高域側で減衰ピークが形成される。また、それらの減衰ピークの中間領域で、第１の巻線とその寄生キャパシタとによる自己共振点および第４の巻線とその寄生キャパシタとによる自己共振点のピークが形成される。各回路値の関係を調整してこれらのピーク位置を調整することで、広範囲にわたって所望の減衰特性が得られる。
【００１９】
ここで、広範囲にわたって所望の減衰特性を得るために、以下の条件を満足することが好ましい。すなわち、第３の巻線のインダクタンスと第６の巻線のインダクタンスとを共にｘＬ、第１の巻線のインダクタンスと第４の巻線のインダクタンスとを共にＬＬとしたとき、
ｘＬ＜ＬＬ
を満足すると共に、第２の巻線のインダクタンスと第５の巻線のインダクタンスとを共にＩＬとしたとき、
ＩＬ＜ＬＬ
を満足することが好ましい。
このような条件を満足することにより、より良好な減衰特性が得られる。
【００２０】
また、第１の巻線と第２の巻線との結合係数、および第４の巻線と第５の巻線との結合係数を共にｋ１、第１の巻線と第３の巻線との結合係数、および第４の巻線と第６の巻線との結合係数を共にｋ２としたとき、
ｋ１＜ｋ２
を満足することが好ましい。
このような条件を満足することにより、より良好な減衰特性が得られる。
特に、第１の巻線と第３の巻線との結合係数、および第４の巻線と第６の巻線との結合係数ｋ２は強い方が好ましい。理想的にはｋ２≒１であることが好ましい。
【００２１】
また、本発明の第３および第４の観点に係るノイズ抑制回路において、第２の直列回路における第２のキャパシタに並列接続された第１の抵抗素子と、第４の直列回路における第４のキャパシタに並列接続された第２の抵抗素子と、をさらに備えるようにしても良い。
これにより、第１および第４の巻線の寄生成分として寄生抵抗がある場合であっても、その影響が軽減され、より良好な減衰特性が得られる。
【００２２】
特に、本発明の第４の観点に係るノイズ抑制回路において、第１の直列回路の第１のキャパシタの一端が第１の巻線の一方の端部に接続されると共に、第３の直列回路の第３のキャパシタの一端が第４の巻線の一方の端部に接続され、かつ、第１の直列回路の第２の巻線と第２の直列回路の第５の巻線とが共通化され、その共通化された第２および第５の巻線の一端が、第１および第３の直列回路の各キャパシタの他端に接続されると共に、他端が接地されていても良い。
この場合、巻線が共通化されていることで、第２の巻線と第５の巻線とを別々に設ける場合に比べて簡易な構成で実現でき、小型化も容易となる。
【００２３】
また特に、本発明の第４の観点に係るノイズ抑制回路において、第２の直列回路の第２のキャパシタの一端が第１の巻線の他方の端部に接続されると共に、第４の直列回路の第４のキャパシタの一端が第４の巻線の他方の端部に接続され、かつ、第２の直列回路の第３の巻線と第４の直列回路の第６の巻線とが共通化され、その共通化された第３および第６の巻線の一端が、第２および第４の直列回路の各キャパシタの他端に接続されると共に、他端が接地されていても良い。
この場合、巻線とが共通化されていることで、第３の巻線と第６の巻線とを別々に設ける場合に比べて簡易な構成で実現でき、小型化も容易となる。
【発明の効果】
【００２４】
本発明の第１または第２の観点に係るノイズ抑制回路によれば、第１の導電上の第１の巻線に、第１および第２の直列回路における各巻線を磁気結合するようにしたので、第１の巻線と第１の直列回路とからなる回路部分によって得られる減衰特性と、第１の巻線と第２の直列回路とからなる回路部分によって得られる減衰特性との相乗効果を得ることができる。これにより、ライン（第１の導電線）上に第１の巻線によるインダクタ成分のみを設けた構成で、ライン上のインダクタを増やすことなく、寄生成分やインピーダンス変動などによる減衰特性の悪化を改善し、低域から高域まで広範囲にわたって良好な減衰特性を得ることができる。
【００２５】
本発明の第３または第４の観点に係るノイズ抑制回路によれば、第１の導電上の第１の巻線に第１および第２の直列回路における各巻線を磁気結合すると共に、第２の導電上の第４の巻線に第３および第４の直列回路における各巻線を磁気結合するようにしたので、第１の巻線と第１の直列回路とからなる回路部分および第４の巻線と第３の直列回路とからなる回路部分によって得られる減衰特性と、第１の巻線と第２の直列回路とからなる回路部分および第４の巻線と第４の直列回路とからなる回路部分によって得られる減衰特性との相乗効果を得ることができる。これにより、各ライン（第１および第２の導電線）上に１つの巻線（第１および第４の巻線）によるインダクタ成分のみを設けた構成で、ライン上のインダクタを増やすことなく、寄生成分やインピーダンス変動などによる減衰特性の悪化を改善し、低域から高域まで広範囲にわたって良好な減衰特性を得ることができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
［第１の実施の形態］
【００２７】
まず、本発明の第１の実施の形態に係るノイズ抑制回路について説明する。図１は、本実施の形態に係るノイズ抑制回路の一構成例を示している。このノイズ抑制回路はノーマルモードノイズを抑制する回路に関するものである。
【００２８】
このノイズ抑制回路は、一対の端子１Ａ，１Ｂと、他の一対の端子２Ａ，２Ｂと、端子１Ａ，２Ａ間を接続する第１の導電線３と、端子１Ｂ、２Ｂ間を接続する第２の導電線４とを備えている。このノイズ抑制回路はまた、第１の導電線３上に設けられた第１の巻線１１と、一端が第１の導電線３上において第１の巻線１１の一方の端部に接続され他端が第２の導電線４に接続された第１の直列回路５と、一端が第１の導電線３上において第１の巻線１１の他方の端部に接続された第２の直列回路６とを備えている。
【００２９】
第１の直列回路５は、互いに直列的に接続された第２の巻線１２および第１のキャパシタＣ１を含んでいる。第２の巻線１２の一端は第１の巻線１１の一方の端部に接続されると共に他端が第１のキャパシタＣ１の一端に接続されている。第１のキャパシタＣ１の他端は第２の導電線４に接続されている。第２の直列回路６は、互いに直列的に接続された第３の巻線１３および第２のキャパシタＣ２を含んでいる。第３の巻線１３の一端は第１の巻線１１の他方の端部に接続されると共に他端が第２のキャパシタＣ２の一端に接続されている。第２のキャパシタＣ２の他端（第２の直列回路６の他端）は、第１の直列回路５における第２の巻線１２と第１のキャパシタＣ１との間に接続されている。
【００３０】
このノイズ抑制回路はさらに、第１の巻線１１、第２の巻線１２および第３の巻線１３が共通に巻かれたコア１０を備えている。コア１０を介して第２の巻線１２と第３の巻線１３とが、第１の巻線１１に磁気結合されている。各巻線と、それらが共通に巻かれたコア１０とによって、各巻線部分で第１のインダクタ１１、第２のインダクタＬ２および第３のインダクタＬ３が形成されている。各インダクタは共通の同じコア１０で形成されているので、互いに磁気的に結合される。なお、図において各巻線に記した黒い丸印はその巻線の極性、巻き方の向きを表す。各巻線の極性は同一方向であることが好ましい。
【００３１】
ここで、図２を参照して、このノイズ抑制回路の回路条件を説明する。
図２に示したように、第１の巻線１１全体（第１のインダクタＬ１）でのインダクタンスをＬＬ、第２の巻線全体（第２のインダクタＬ２）でのインダクタンスをＩＬ、第３の巻線全体（第３のインダクタＬ３）でのインダクタンスをｘＬと表記する。また、第１のキャパシタＣ１のキャパシタンスをｄＣ、第２のキャパシタＣ２のキャパシタンスをｘＣと表記する。また、第１の巻線１１と第２の巻線１２との結合係数をｋ１、第１の巻線１１と第３の巻線１３との結合係数をｋ２と表記する。
【００３２】
このノイズ抑制回路は、第１の巻線１１のインダクタンスＬＬに対し、第２の巻線１２のインダクタンスＩＬと第３の巻線１３のインダクタンスｘＬとが小さい値に設定されていることが好ましい。
ＩＬ＜ＬＬ
ｘＬ＜ＬＬ
【００３３】
例えば、第２の巻線１２のインダクタンスＩＬについては、
ＬＬ≒２ＩＬ
とし、所望とする減衰特性に応じて、インダクタンスＬＬの１／２程度の値を中心に前後した値に設定することが好ましい。
また、第３の巻線１３のインダクタンスｘＬは、第１の巻線１１のインダクタンスＬＬよりも十分に小さく設定されていることが好ましい。例えば、第３の巻線１３が１ターンか２ターン程度の巻線で構成されていることが望ましい。
【００３４】
また、第１の巻線１１と第３の巻線１３との結合係数ｋ２が、第１の巻線１１と第２の巻線１２との結合係数ｋ１よりも大きいことが好ましい。
ｋ１＜ｋ２
特に、第１の巻線１１と第３の巻線１３との結合係数ｋ２は、理想的にはｋ２≒１であることが好ましい。また、第１の巻線１１と第２の巻線１２との結合係数ｋ１は、上記したインダクタンスＩＬの条件、
ＬＬ≒２ＩＬ
を満足するとすれば、
ｋ１≒１／√２
程度であることが好ましい。
【００３５】
なお、第２の巻線１１と第３の巻線１３も磁気結合されている。第１の巻線１１と第３の巻線１３との結合係数がｋ２≒１である場合、第２の巻線１１と第３の巻線１３との磁気結合の度合いは、第１の巻線１１と第２の巻線１２との磁気結合の度合いとほぼ同じとなる。
【００３６】
第１のキャパシタＣ１のキャパシタンスｄＣと第２のキャパシタＣ２のキャパシタンスｘＣは、小さい値で構わない。特にキャパシタンスｘＣは、無視できるほど小さい値であっても良い。
【００３７】
次に、このノイズ抑制回路の作用を説明する。
このノイズ抑制回路では、第１の巻線１１に、第１および第２の直列回路５，６における各巻線が磁気結合されていることで、第１の巻線１１と第１の直列回路５とからなる回路部分によって得られる減衰特性と、第１の巻線１１と第２の直列回路６とからなる回路部分によって得られる減衰特性との相乗効果が得られる。
【００３８】
このノイズ抑制回路では、第１の巻線１１のインダクタンスＬＬと第２の巻線１２のインダクタンスＩＬとの関係により、低域側で減衰ピークが形成される。従って、例えば、上記したようにインダクタンスＩＬを、インダクタンスＬＬの１／２程度の値を中心に前後して調整することで、低域側での特性を調整することができる。また、第２の直列回路６における共振回路、すなわち第３の巻線１３のインダクタンスｘＬと第２のキャパシタＣ２のキャパシタンスｘＣとの関係により、高域側で減衰ピークが形成される。従って、第２の直列回路６におけるインダクタンスｘＬとキャパシタンスｘＣとを調整することで、高域側での特性を調整することができる。なお、回路値の調整によっては、これらの減衰ピークが消える場合もある。また、それらの減衰ピークの中間領域で、第１の巻線１１とその寄生キャパシタとによる自己共振点のピークが形成される。自己共振点のピークも調整により高域側または低域側に移動させることができる。全体的な特性は、例えばインダクタンスＩＬ，ｘＬ、およびキャパシタンスｘＣを調整することで行うことができる。このように各回路値の関係を適宜調整して上記した３つのピーク位置を調整することで、広範囲にわたって所望の減衰特性が得られる。これにより、ライン（第１の導電線３）上に第１の巻線１１によるインダクタ成分Ｌ１のみを設けた構成であっても、寄生成分やインピーダンス変動などによる減衰特性の悪化が改善され、低域から高域まで広範囲にわたって良好な減衰特性が得られる。また、このノイズ抑制回路では、第２の直列回路６の他端を第２の導電線４に直接的に接続せず、第１の直列回路５における第２の巻線１２と第１のキャパシタＣ１との間に接続していることから、第１の導電線３側からの漏洩電流が第１のキャパシタＣ１で規定される量を超えることがない。すなわち、第１の導電線３側からの漏洩電流を増やすことなく、第２の直列回路６による減衰特性の改善効果を得ることができる。
【００３９】
なお、減衰ピークの位置を調整する場合、
低域でのピーク周波数＜高域でのピーク周波数
であることが基本となり、そのような条件になるように各インダクタンスとキャパシタンスの値を調整することが好ましい。低域でのピーク周波数と高域でのピーク周波数とがほぼ同じになるところで、減衰量が最大のピークが形成される。
以下、シミュレーションにより、このノイズ抑制回路の特性を詳しく考察する。
【００４０】
まず、第１の巻線１１と第１の直列回路５とからなる左側の回路部分２１（図３参照）による特性について考察する。図４は、回路条件を以下のとおりとして、左側の回路部分２１における減衰特性をシミュレーションした結果を示している。横軸は周波数（Ｈｚ）、縦軸は減衰量（ｄＢ）を示す。第２の巻線１２のインダクタンスＩＬは、第１の巻線１１のインダクタンスＬＬに対して１／２の値となるような比率（ＬＬ：ＩＬ＝２：１）に設定した。図示したように、左側の回路部分２１により、１つの減衰ピーク４１が生じている。なお、図４は、寄生成分を考慮していない特性である。
・回路条件
入出力インピーダンスＺ＝５０Ω
第１の巻線１１のインダクタンスＬＬ＝５ｍＨ
第２の巻線１２のインダクタンスＩＬ＝２．５ｍＨ
（ＬＬ：ＩＬ＝２：１）
第１のキャパシタＣ１のキャパシタンスｄＣ＝６６００ｐＦ
結合係数ｋ１＝１／√２＝０．７０７
【００４１】
図５（Ａ）〜（Ｃ）は、図４の回路条件に対してインダクタンスＩＬの値と入出力インピーダンスＺの値を変化させたときの特性を示している。特に、図５（Ａ）は入出力インピーダンスＺが５０Ωのとき、図５（Ｂ）は入出力インピーダンスＺが１０ｍΩのとき、図５（Ｃ）は入出力インピーダンスＺが５０ｋΩのときの特性を示す。図５（Ａ）〜（Ｃ）のいずれにおいても、インダクタンスＩＬの値は、図４の回路条件に対して１０％増加させた。すなわち、
第２の巻線１２のインダクタンスＩＬ＝２．７５ｍＨ
（ＬＬ：ＩＬ＝２：１．１）
とした。図４の特性と比べると、いずれのインピーダンス条件においても、減衰ピーク４１が低域側にシフトしていることが分かる。これは、左側の回路部分２１において、ＬＬ：ＩＬ＝２：１の条件からＩＬの比率を増加させることで、減衰ピーク４１を低域側に調整できることを意味する。
【００４２】
次に、第１の巻線１１と第２の直列回路６とからなる右側の回路部分２２（図６参照）による特性について考察する。ここでは、寄生成分を考慮し、第１の巻線１１に並列的に寄生キャパシタＣ２０が生じているものとする。図６に示した右側の回路部分２２は、等価的には、図７のように表せる。
【００４３】
図９は、回路条件を以下のとおりとして、右側の回路部分２２における減衰特性をシミュレーションした結果を示している。第３の巻線１３のインダクタンスｘＬを１μＨと３．０５μＨに設定した場合の特性をシミュレーションした。
・回路条件
入出力インピーダンスＺ＝５０Ω
第１の巻線１１のインダクタンスＬＬ＝５ｍＨ
第３の巻線１３のインダクタンスｘＬ＝１μＨ，３．０５μＨ
第２のキャパシタＣ２のキャパシタンスｘＣ＝２００ｐＦ
寄生キャパシタＣ２０のキャパシタンス＝５ｐＦ
結合係数ｋ２＝０．９９
また比較のため、寄生キャパシタＣ２０を含めた左側の回路部分２１（図８参照）のみの特性もシミュレーションした（図９のｘＣ，ｘＬ＝０の曲線）。左側の回路部分２１についての回路条件は以下のとおりである。
・回路条件
入出力インピーダンスＺ＝５０Ω
第１の巻線１１のインダクタンスＬＬ＝５ｍＨ
第２の巻線１２のインダクタンスＩＬ＝２．７５ｍＨ
（ＬＬ：ＩＬ＝２：１．１）
第１のキャパシタＣ１のキャパシタンスｄＣ＝６６００ｐＦ
寄生キャパシタＣ２０のキャパシタンス＝５ｐＦ
結合係数ｋ１＝１／√２＝０．７０７
【００４４】
左側の回路部分２１のみの特性を見ると、寄生キャパシタＣ２０の影響により、高域側の特性が悪化していることが分かる。また、低域側の減衰ピークも急峻さが無くなってきている。一方、右側の回路部分２２のみの特性を見ると、２つの減衰ピーク５１，５２が生じている。低域側の減衰ピーク５１は、第１の巻線１１の自己共振点のピーク、すなわち第１の巻線１１とその寄生キャパシタとによる並列共振回路のピークである。高域側の減衰ピーク５２は、第２の直列回路６における直列共振回路によるピークである。右側の回路部分２２による２つの減衰ピーク５１，５２は、第３の巻線１３のインダクタンスｘＬを変えることで調整できる。右側の回路部分２２では、第１の巻線１１に寄生キャパシタＣ２０が存在して自己共振点がある場合であっても、第３の巻線１３のインダクタンスｘＬを調整することにより、その自己共振点を高域側に移動させることが可能である。これにより、等価的に寄生キャパシタＣ２０の影響を低減することができる。
【００４５】
次に、左側の回路部分２１に右側の回路部分２２を追加した回路、すなわち、このノイズ抑制回路全体での特性を考察する。ここでは、寄生成分を考慮し、第１の巻線１１に並列的に寄生キャパシタＣ２０が生じているものとする。図１０〜図１２は、このノイズ抑制回路全体での減衰特性をシミュレーションした結果を示している。比較のため、寄生キャパシタＣ２０を含めた右側の回路部分２２（図６参照）のみの特性も図示する（図のｘＬ＝１μＨ，３．０５μＨの曲線）。なお、図１０〜図１２に示した右側の回路部分２２の特性は、図９に示したものと同様である。すなわち、回路条件は図９に示した場合と同一である。
【００４６】
図１０のシミュレーションにおいて、このノイズ抑制回路全体での回路条件は以下のとおりである。図９のシミュレーションにおける左側の回路部分２１の条件に、右側の回路部分２２の条件（ｘＣ＝２００ｐＦ，ｘＬ＝１μＨ）を追加したものとなっている。図１０において実線で示した曲線が、このノイズ抑制回路全体での特性を示す。
・回路条件
入出力インピーダンスＺ＝５０Ω
第１の巻線１１のインダクタンスＬＬ＝５ｍＨ
第２の巻線１２のインダクタンスＩＬ＝２．７５ｍＨ
（ＬＬ：ＩＬ＝２：１．１）
第３の巻線１３のインダクタンスｘＬ＝１μＨ
第１のキャパシタＣ１のキャパシタンスｄＣ＝６６００ｐＦ
第２のキャパシタＣ２のキャパシタンスｘＣ＝２００ｐＦ
寄生キャパシタＣ２０のキャパシタンス＝５ｐＦ
結合係数ｋ１＝１／√２＝０．７０７
結合係数ｋ２＝０．９９
【００４７】
図１０の結果から、このノイズ抑制回路全体では３つの減衰ピーク６１，６２，６３が生じていることが分かる。最も低域側の減衰ピーク６１は、左側の回路部分２１によるものであり、第１の巻線１１のインダクタンスＬＬと第２の巻線１２のインダクタンスＩＬとの関係により形成されたピークである。最も高域側の減衰ピーク６３は、右側の回路部分２２によるものであり、第２の直列回路６における直列共振回路によるピークである。中間の減衰ピーク６２は、第１の巻線１１の自己共振点のピークである。図９の左側の回路部分２１のみでは、寄生キャパシタＣ２０の影響により、高域側の特性が悪化し、また低域側の減衰ピークの急峻さが失われてしまっていたが、このノイズ抑制回路全体では、それらが改善されている。すなわち、低域側の減衰ピーク６１に急峻さが生じ、また、減衰ピーク６２，６３が形成されていることにより、高域側の特性が改善されている。
【００４８】
ここで、３つの減衰ピーク６１，６２，６３の位置は回路値を変えることで調整することが可能である。図１１は、図１０の回路条件に対し、ｘＬ＝３．０５μＨとしてｘＬの値を増加させた場合の特性を示している。図１１において実線で示した曲線が、このノイズ抑制回路全体での特性を示す。図１０に示した特性に比べて低域側の減衰ピーク６１がより低域側にシフトすると共に、中間の減衰ピーク６２が高域側にシフトしている。これにより、低域側の減衰ピーク６１と中間の減衰ピーク６２との間の領域が広がっている。これは、ライン上のインダクタＬ１が理想的なインダクタとして機能する帯域が広がることを意味する。
【００４９】
さらに図１２は、図１０の回路条件に対し、ＩＬ＝２．３６ｍＨ，ｘＬ＝３．４７μＨとして、ＩＬの値を減少させると共にｘＬの値をさらに増加させた場合の場合の特性を示している。図１２において２点鎖線で示した曲線が、その特性を示す。比較のため、図１１のシミュレーションでの結果も示す（実線の曲線）。この場合、図示したように、低域側の減衰ピーク６１が高域側にシフトすると共に高域側の減衰ピーク６３が低域側にシフトし、３つの減衰ピーク６１，６２，６３が全体として１つの減衰ピークを形成するような特性が得られる。結果として、最も大きい減衰量が得られている。
【００５０】
さらに、入出力インピーダンスＺの違いによる減衰特性の変化を調べた。図１３（Ａ），（Ｂ）にその結果を示す。図１３（Ａ）は入出力インピーダンスＺが１０ｍΩのとき、図１３（Ｂ）は入出力インピーダンスＺが１０ｋΩのときの特性を示す。回路条件は、入出力インピーダンスＺの値を除き、図１２に示した各特性における条件と同じである。このノイズ抑制回路では、低インピーダンス環境化（図１３（Ａ））であっても、高インピーダンス環境化（図１３（Ｂ））であっても、３つの減衰ピーク６１，６２，６３が生じ、その減衰特性の特徴がほぼ維持されている。
【００５１】
以上説明したように、本実施の形態に係るノイズ抑制回路によれば、第１の導電３上の第１の巻線１１に、第１および第２の直列回路５，６における各巻線を磁気結合するようにしたので、第１の巻線１１と第１の直列回路５とからなる回路部分によって得られる減衰特性と、第１の巻線１１と第２の直列回路６とからなる回路部分によって得られる減衰特性との相乗効果を得ることができる。これにより、ライン（第１の導電線３）上に第１の巻線１１によるインダクタ成分のみを設けた構成で、ライン上のインダクタを増やすことなく、寄生成分やインピーダンス変動などによる減衰特性の悪化を改善し、低域から高域まで広範囲にわたって良好な減衰特性を得ることができる。
［第１の実施の形態の変形例］
【００５２】
次に、本実施の形態に係るノイズ抑制回路の変形例を説明する。なお、上記第１の実施の形態に係るノイズ抑制回路と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
＜第１の変形例＞
【００５３】
図１４は、本実施の形態の第１の変形例に係るノイズ抑制回路を示している。このノイズ抑制回路は、図１の回路構成に対して、抵抗素子Ｒ１をさらに備えたものである。抵抗素子Ｒ１は、第２の直列回路６における第２のキャパシタＣ２に並列接続されている。第１の巻線１１には、寄生成分として寄生キャパシタＣ２０の他にも、並列的に寄生抵抗Ｒ２０が存在する。この第１の変形例は、寄生抵抗Ｒ２０の影響による減衰特性の悪化を改善するものである。
【００５４】
図１５は、このノイズ抑制回路において、抵抗素子Ｒ１を設けなかった場合（図１４において抵抗素子Ｒ１を省いた構成）の減衰特性をシミュレーションした結果を示している。回路条件は以下のとおりである。寄生抵抗Ｒ２０の抵抗値として、１２．５ｋΩ，２５ｋΩ，５０ｋΩ，∞の場合について計算した。なお、抵抗値が∞とは、等価的に寄生抵抗Ｒ２０が無い場合に相当する。
・回路条件
入出力インピーダンスＺ＝５０Ω
第１の巻線１１のインダクタンスＬＬ＝５ｍＨ
第２の巻線１２のインダクタンスＩＬ＝２．７５ｍＨ
（ＬＬ：ＩＬ＝２：１．１）
第３の巻線１３のインダクタンスｘＬ＝３．０５μＨ
第１のキャパシタＣ１のキャパシタンスｄＣ＝６６００ｐＦ
第２のキャパシタＣ２のキャパシタンスｘＣ＝２００ｐＦ
寄生キャパシタＣ２０のキャパシタンス＝５ｐＦ
結合係数ｋ１＝１／√２＝０．７０７
結合係数ｋ２＝０．９９
【００５５】
図１５の結果から、寄生抵抗Ｒ２０が存在することにより減衰特性が変化し、その抵抗値が高いほど大きい減衰量が得られている。従って、理想的には抵抗値が高い方が好ましいが、寄生抵抗Ｒ２０は第１の巻線１１のコイルとしての性能に起因するため、実際にはその抵抗値を高くするのには限度がある。寄生抵抗Ｒ２０として、現実的な抵抗値が存在する場合、減衰ピークが消えて平坦な特性になってくる。この第１の変形例に係るノイズ抑制回路では、抵抗素子Ｒ１の抵抗値ｘＲを適当な値に設定することにより、寄生抵抗Ｒ２０の影響による減衰特性の悪化を改善することができる。
【００５６】
図１６（Ａ）〜（Ｃ）は、このノイズ抑制回路の減衰特性をシミュレーションした結果を示している。図１６（Ａ）は抵抗素子Ｒ１の抵抗値ｘＲを２．５ｋΩとしたとき、図１６（Ｂ）は５ｋΩとしたとき、図１６（Ｃ）は１ｋΩとしたときの特性を示す。寄生抵抗Ｒ２０の抵抗値は５０ｋΩに設定した。その他の回路条件は図１５の場合と同様である。比較のため、抵抗素子Ｒ１を設けなかった場合（Ｒ＝５０ｋΩ，∞）の減衰特性も図示している。実線の曲線が、このノイズ抑制回路の減衰特性を示している。
【００５７】
抵抗素子Ｒ１の抵抗値ｘＲを２．５ｋΩにしたときには（図１６（Ａ））、減衰特性が全体的に改善されている。抵抗値ｘＲを５ｋΩにしたときには（図１６（Ｂ））、低域側の減衰ピークが再現されている。抵抗値ｘＲを１ｋΩにしたときには（図１６（Ｃ））、特に中高域側で減衰特性が改善されている。このように、抵抗値ｘＲを変えることで、所望の減衰特性となるように特性の調整を行うことができる。抵抗素子Ｒ１としては、例えば、寄生抵抗Ｒ２０の抵抗値に対し１／１０以下程度の抵抗値ｘＲに設定すれば良いと考えられる。
【００５８】
このように、この第１の変形例によれば、第２のキャパシタＣ２に並列的に抵抗素子Ｒ１を設けるようにしたので、第１の巻線１１の寄生成分として寄生抵抗Ｒ２０が存在する場合であっても、その影響が軽減され、より良好な減衰特性を得ることができる。
＜第２の変形例＞
【００５９】
図１７は、第２の変形例に係るノイズ抑制回路を示している。このノイズ抑制回路は、図１４の第１の変形例の回路構成に対して、さらに補助キャパシタＣ１１を備えたものである。補助キャパシタＣ１１は、一端が第１の巻線１１の他方の端部に接続され、他端が第２の導電線４に接続されている。
【００６０】
図１８（Ａ），（Ｂ）は、このノイズ抑制回路の減衰特性をシミュレーションした結果を示している。図１８（Ａ）は入出力インピーダンスＺが５０Ωのとき、図１６（Ｂ）は入出力インピーダンスＺが５０ｋΩのときの特性を示す。回路条件は以下のとおりである。比較のため、補助キャパシタＣ１１を設けなかった場合の減衰特性も図示している。実線の曲線が、このノイズ抑制回路の減衰特性を示している。
・回路条件
入出力インピーダンスＺ＝５０Ω，１０ｋΩ
第１の巻線１１のインダクタンスＬＬ＝５ｍＨ
第２の巻線１２のインダクタンスＩＬ＝２．７５ｍＨ
（ＬＬ：ＩＬ＝２：１．１）
第３の巻線１３のインダクタンスｘＬ＝３．０５μＨ
第１のキャパシタＣ１のキャパシタンスｄＣ＝６６００ｐＦ
第２のキャパシタＣ２のキャパシタンスｘＣ＝２００ｐＦ
補助キャパシタＣ１１のキャパシタンスＣＣ＝９４０ｐＦ
寄生キャパシタＣ２０のキャパシタンス＝５ｐＦ
抵抗素子Ｒ１０の抵抗値＝２．５ｋΩ
寄生抵抗Ｒ２０の抵抗値＝５０ｋΩ
結合係数ｋ１＝１／√２＝０．７０７
結合係数ｋ２＝０．９９
【００６１】
図１８（Ａ）の結果から、補助キャパシタＣ１１を設けることで特に高域側での特性が改善されていることが分かる。また、図１８（Ｂ）の結果から、高インピーダンス環境下において全帯域にわたって特性が改善されていることが分かる。このように、この第２の変形例によれば、補助キャパシタＣ１１を設けるようにしたので、特に高インピーダンス環境下において、より良好な減衰特性を得ることができる。
＜第３の変形例＞
【００６２】
図１９は、第３の変形例に係るノイズ抑制回路を示している。このノイズ抑制回路は、図１の回路構成に対して、第２の直列回路６内における第３の巻線１３と第２のキャパシタＣ２との位置関係を逆にしたものである。すなわち、第２のキャパシタＣ２の一端を第１の巻線１１の他方の端部に接続すると共に他端を第３の巻線１３の一端に接続し、第３の巻線１３の他端を、第１の直列回路５における第２の巻線１２と第１のキャパシタＣ１との間に接続したものである。
＜第４の変形例＞
【００６３】
図２０は、第４の変形例に係るノイズ抑制回路を示している。このノイズ抑制回路は、図１の回路構成に対して、第２の直列回路６の他端の接続先を、第２の巻線１２と第１のキャパシタＣ１との間ではなく、第２の導電線４にしたものである。
＜第５の変形例＞
【００６４】
図２１は、第５の変形例に係るノイズ抑制回路を示している。このノイズ抑制回路は、図１の回路構成に対して、第２の直列回路６内における第３の巻線１３と第２のキャパシタＣ２との位置関係を逆にすると共に、第２の直列回路６の他端の接続先を、第２の巻線１２と第１のキャパシタＣ１との間ではなく、第２の導電線４にしたものである。
＜第６の変形例＞
【００６５】
図２２は、第６の変形例に係るノイズ抑制回路を示している。このノイズ抑制回路は、図１の回路構成に対して、第２の直列回路６の他端の接続先を第２の導電線４に変更すると共に、第１の直列回路５内における第２の巻線１２と第１のキャパシタＣ１との位置関係を逆にしたものである。第１のキャパシタＣ１の一端を第１の巻線１１の一方の端部に接続すると共に他端を第２の巻線１２の一端に接続している。また、第２の巻線１２の他端を第２の導電線４に接続している。
＜第７の変形例＞
【００６６】
図２３は、第７の変形例に係るノイズ抑制回路を示している。このノイズ抑制回路は、図１の回路構成に対して、第２の直列回路６については図２１の回路と同様の構成とし、第１の直列回路５については図２２の回路と同様の構成としたものである。すなわち、図２１の回路と同様、第２の直列回路６内における第３の巻線１３と第２のキャパシタＣ２との位置関係を逆にすると共に、第２の直列回路６の他端の接続先を第２の導電線４に変更している。また、図２２の回路と同様、第１の直列回路５内における第２の巻線１２と第１のキャパシタＣ１との位置関係を逆にしている。
【００６７】
なお、図１９〜図２３の各回路と、図１４または図１７の各回路とを組み合わせた構成も可能である。すなわち、図１９〜図２３の各回路において、抵抗素子Ｒ１をさらに備えた回路構成や、補助キャパシタＣ１１をさらに備えた回路構成も可能である。
［第２の実施の形態］
【００６８】
次に、本発明の第２の実施の形態に係るノイズ抑制回路について説明する。
図２４は、本実施の形態に係るノイズ抑制回路の一構成例を示している。本実施の形態は、コモンモードノイズを抑制する回路に関するものである。なお、上記第１の実施の形態に係るノイズ抑制回路と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【００６９】
このノイズ抑制回路は、第１の導電線３上に設けられた第１の巻線１１と、一端が第１の導電線３上において第１の巻線１１の一方の端部に接続され他端が接地接続された第１の直列回路５−１と、一端が第１の導電線３上において第１の巻線１１の他方の端部に接続された第２の直列回路６−１とを備えている。このノイズ抑制回路はさらに、第２の導電線４上に設けられると共に、第１の巻線１１に磁気結合された第４の巻線１４と、一端が第２の導電線４上において第４の巻線１４の一方の端部に接続され他端が接地接続された第３の直列回路５−２と、一端が第２の導電線４上において第４の巻線１４の他方の端部に接続された第４の直列回路６−２とを備えている。
【００７０】
第１の直列回路５−１と第２の直列回路６−１の構成は、第１の直列回路５−１の他端が接地接続されていることを除き、図１のノイズ抑制回路における第１および第２の直列回路５，６と同様である。第３の直列回路５−２は、互いに直列的に接続された第５の巻線１５および第３のキャパシタＣ３を含んでいる。第５の巻線１５の一端は第４の巻線１４の一方の端部に接続されると共に他端が第３のキャパシタＣ３の一端に接続されている。第３のキャパシタＣ３の他端は接地接続されている。第４の直列回路６−２は、互いに直列的に接続された第６の巻線１６および第４のキャパシタＣ４を含んでいる。第６の巻線１６の一端は第４の巻線１４の他方の端部に接続されると共に他端が第４のキャパシタＣ４の一端に接続されている。第４のキャパシタＣ４の他端（第４の直列回路６−２の他端）は、第３の直列回路５−２における第５の巻線１５と第３のキャパシタＣ３との間に接続されている。
【００７１】
このノイズ抑制回路はさらに、各巻線が共通に巻かれたコア１０を備えている。コア１０を介して第２の巻線１２と第３の巻線１３とが、第１の巻線１１に磁気結合され、かつ、第５の巻線１５と第６の巻線１５とが、第４の巻線１４に磁気結合されている。各巻線と、それらが共通に巻かれたコア１０とによって、各巻線部分で第１のインダクタ１１、第２のインダクタＬ２、第３のインダクタＬ３、第４のインダクタＬ４、第５のインダクタＬ５、および第６のインダクタＬ６が形成されている。各インダクタは共通の同じコア１０で形成されているので、互いに磁気的に結合される。なお、図において各巻線に記した黒い丸印はその巻線の極性、巻き方の向きを表す。各巻線の極性は同一方向であることが好ましい。第１および第４の巻線１１，１４は、共通のコア１０に巻かれることにより、協働してコモンモードノイズを抑制するように互いに磁気的に結合し、コモンモードチョークコイルを構成している。
【００７２】
このノイズ抑制回路は、上記第１の実施の形態に係る回路と同様の回路条件を満足することで、良好な減衰特性が得られる。なお、ここでは第１の導電線３側に接続された回路部分の回路値の記号として、図２に示したものと同様の記号を用いて説明する。第４の導電線４側に接続された回路部分の回路値の記号も同様のものを用いる。すなわち第４の導電線４側についても、第４の巻線１４全体（第４のインダクタＬ４）でのインダクタンスをＬＬ、第５の巻線全体（第５のインダクタＬ５）でのインダクタンスをＩＬ、第６の巻線全体（第６のインダクタＬ６）でのインダクタンスをｘＬと表記する。また、第３のキャパシタＣ３のキャパシタンスをｄＣ、第４のキャパシタＣ４のキャパシタンスをｘＣと表記する。また、第４の巻線１４と第５の巻線１５との結合係数をｋ１、第４の巻線１４と第６の巻線１６との結合係数をｋ２と表記する。
【００７３】
このノイズ抑制回路においても、第１の巻線１１のインダクタンスＬＬに対し、第２の巻線１２のインダクタンスＩＬと第３の巻線１３のインダクタンスｘＬとが小さい値に設定されていることが好ましい。同様に、第４の巻線１４のインダクタンスＬＬに対し、第５の巻線１５のインダクタンスＩＬと第６の巻線１６のインダクタンスｘＬとが小さい値に設定されていることが好ましい。
ＩＬ＜ＬＬ
ｘＬ＜ＬＬ
【００７４】
上記第１の実施の形態と同様、例えば第２の巻線１２のインダクタンスＩＬについては、
ＬＬ≒２ＩＬ
とし、所望とする減衰特性に応じて、インダクタンスＬＬの１／２程度の値を中心に前後した値に設定することが好ましい。第５の巻線１５についても同様である。
また、第３の巻線１３のインダクタンスｘＬは、第１の巻線１１のインダクタンスＬＬよりも十分に小さく設定されていることが好ましい。例えば、第３の巻線１３が１ターンか２ターン程度の巻線で構成されていることが望ましい。第６の巻線１６についても同様に、第４の巻線１４のインダクタンスＬＬよりも十分に小さく設定されていることが好ましい。
【００７５】
結合係数についても、上記第１の実施の形態と同様、第１の巻線１１と第３の巻線１３との結合係数ｋ２が、第１の巻線１１と第２の巻線１２との結合係数ｋ１よりも大きいことが好ましい。
ｋ１＜ｋ２
特に、第１の巻線１１と第３の巻線１３との結合係数ｋ２は、理想的にはｋ２≒１であることが好ましい。また、第１の巻線１１と第２の巻線１２との結合係数ｋ１は、上記したインダクタンスＩＬの条件、
ＬＬ≒２ＩＬ
を満足するとすれば、
ｋ１≒１／√２
程度であることが好ましい。第４の巻線１４と第６の巻線１６との結合係数ｋ２、第４の巻線１４と第５の巻線１５との結合係数ｋ１についても同様である。
【００７６】
なお、第５の巻線１５と第６の巻線１６も磁気結合されている。第４の巻線１４と第６の巻線１６との結合係数がｋ２≒１である場合、第５の巻線１５と第６の巻線１６との磁気結合の度合いは、第４の巻線１４と第５の巻線１５との磁気結合の度合いとほぼ同じとなる。
【００７７】
次に、このノイズ抑制回路の作用を説明する。
このノイズ抑制回路では、第１の巻線１１に、第１および第２の直列回路５−１，６−１における各巻線が磁気結合されていることで、第１の導電線３上を伝搬するノイズ成分に対しては、第１の巻線１１と第１の直列回路５−１とからなる回路部分によって得られる減衰特性と、第１の巻線１１と第２の直列回路６−１とからなる回路部分によって得られる減衰特性との相乗効果が得られる。同様に、第２の導電線４上を伝搬するノイズ成分に対しては、第４の巻線１４に、第３および第４の直列回路５−２，６−２における各巻線が磁気結合されていることで、第４の巻線１４と第３の直列回路５−２とからなる回路部分によって得られる減衰特性と、第４の巻線１４と第４の直列回路６−２とからなる回路部分によって得られる減衰特性との相乗効果が得られる。これらの相乗効果により、各ライン（第１および第２の導電線３，４）上に１つの巻線（第１および第４の巻線１１，１４）によるインダクタ成分のみを設けた構成であっても、寄生成分やインピーダンス変動などによる減衰特性の悪化が改善され、低域から高域まで広範囲にわたって良好な減衰特性が得られる。
【００７８】
このノイズ抑制回路においても、上記第１の実施の形態に係る回路と同様に３つの減衰ピークが得られ、各回路値の関係を調整してそれらのピーク位置を調整することで、広範囲にわたって所望の減衰特性が得られる。すなわち、第１の巻線１１と第２の巻線１２との関係、ならびに第４の巻線１４と第５の巻線１５との関係で低域側で減衰ピークが形成され、第２の直列回路６−１における共振回路および第４の直列回路６−２における共振回路により高域側で減衰ピークが形成される。また、それらの減衰ピークの中間領域で、第１の巻線１１とその寄生キャパシタとによる自己共振点および第４の巻線１４とその寄生キャパシタとによる自己共振点のピークが形成される。減衰ピークの位置の調整方法は、上記第１の実施の形態と同様である。
【００７９】
このように、本実施の形態に係るノイズ抑制回路によれば、各ライン上に１つの巻線によるインダクタ成分のみを設けた構成で、ライン上のインダクタを増やすことなく、寄生成分やインピーダンス変動などによる減衰特性の悪化を改善し、低域から高域まで広範囲にわたって良好な減衰特性を得ることができる。
［第２の実施の形態の変形例］
【００８０】
次に、本実施の形態に係るノイズ抑制回路の変形例を説明する。なお、上記第２の実施の形態に係るノイズ抑制回路と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
＜第１の変形例＞
【００８１】
図２５は、本実施の形態の第１の変形例に係るノイズ抑制回路を示している。このノイズ抑制回路は、図２４の回路構成に対して、第１および第２の抵抗素子Ｒ１，Ｒ２と、第１および第２の補助キャパシタＣ１１，Ｃ１２をさらに備えたものである。第１の抵抗素子Ｒ１は、第２の直列回路６−１における第２のキャパシタＣ２に並列接続されている。第２の抵抗素子Ｒ２は、第４の直列回路６−２における第４のキャパシタＣ４に並列接続されている。第１の補助キャパシタＣ１１は、一端が第１の巻線１１の他方の端部に接続され、他端が接地接続されている。第２の補助キャパシタＣ１２は、一端が第４の巻線１４の他方の端部に接続され、他端が接地接続されている。
【００８２】
第１および第２の抵抗素子Ｒ１，Ｒ２を設けたことによる作用、効果は上記第１の実施の形態における第１の変形例（図１４）と同様である。また、第１および第２の補助キャパシタＣ１１，Ｃ１２を設けたことによる作用、効果は上記第１の実施の形態における第２の変形例（図１７）と同様である。
＜第２の変形例＞
【００８３】
図２６は、第２の変形例に係るノイズ抑制回路を示している。このノイズ抑制回路は、図２４の回路構成に対して、第２の直列回路６−１内における第３の巻線１３と第２のキャパシタＣ２との位置関係、および第４の直列回路６−２内における第６の巻線１６と第４のキャパシタＣ４との位置関係を逆にしたものである。すなわち、第２の直列回路６−１については、第２のキャパシタＣ２の一端を第１の巻線１１の他方の端部に接続すると共に他端を第３の巻線１３の一端に接続し、第３の巻線１３の他端を、第１の直列回路５−１における第２の巻線１２と第１のキャパシタＣ１との間に接続したものである。また、第４の直列回路６−２については、第４のキャパシタＣ４の一端を第４の巻線１４の他方の端部に接続すると共に他端を第６の巻線１６の一端に接続し、第６の巻線１６の他端を、第３の直列回路５−２における第４の巻線１４と第３のキャパシタＣ３との間に接続したものである。
＜第３の変形例＞
【００８４】
図２７は、第３の変形例に係るノイズ抑制回路を示している。このノイズ抑制回路は、図２４の回路構成に対して、第２の直列回路６−１の他端の接続先を、第２の巻線１２と第１のキャパシタＣ１との間ではなく、接地にしたものである。また、第４の直列回路６−２の他端の接続先を、第５の巻線１５と第３のキャパシタＣ３との間ではなく、接地にしたものである。
＜第４の変形例＞
【００８５】
図２８は、第４の変形例に係るノイズ抑制回路を示している。このノイズ抑制回路は、図２４の回路構成に対して、第２の直列回路６−１内における第３の巻線１３と第２のキャパシタＣ２との位置関係、および第４の直列回路６−２内における第６の巻線１６と第４のキャパシタＣ４との位置関係を逆にし、かつ、第２の直列回路６−１の他端の接続先、および第４の直列回路６−２の他端の接続先を、接地にしたものである。
＜第５の変形例＞
【００８６】
図２９は、第５の変形例に係るノイズ抑制回路を示している。このノイズ抑制回路は、図２４の回路構成に対して、第２および第４の直列回路６−１，６−２内における各巻線１３，１６と各キャパシタＣ２，Ｃ４との接続位置の関係を逆にすると共に、各巻線１３，１６を共通化して単一の巻線で構成したものである。すなわち、このノイズ抑制回路では、第２の直列回路６−１の第２のキャパシタＣ２の一端が第１の巻線１１の他方の端部に接続されると共に、第４の直列回路６−２の第４のキャパシタＣ４の一端が第４の巻線１４の他方の端部に接続され、かつ、第２の直列回路６−１の第３の巻線１３と第４の直列回路６−２の第６の巻線１６とが共通化され、その共通化された巻線の一端が、第２および第４の直列回路６−１，６−２の各キャパシタＣ２，Ｃ４の他端に接続されると共に、他端が接地されている。
【００８７】
この変形例によれば、第３の巻線１３と第６の巻線１６とが共通化されていることで、第３の巻線１３と第６の巻線１６とを別々に設ける場合に比べて簡易な構成で実現でき、小型化も容易となる。
＜第６の変形例＞
【００８８】
図３０は、第６の変形例に係るノイズ抑制回路を示している。このノイズ抑制回路は、図２４の回路構成に対して、第１および第３の直列回路５−１，５−２内における各巻線１２，１５と各キャパシタＣ１，Ｃ３との接続位置の関係を逆にすると共に、各巻線１２，１５を共通化して単一の巻線で構成したものである。すなわち、このノイズ抑制回路では、第１の直列回路５−１の第１のキャパシタＣ１の一端が第１の巻線１１の一方の端部に接続されると共に、第３の直列回路５−２の第３のキャパシタＣ３の一端が第４の巻線１４の一方の端部に接続され、かつ、第１の直列回路５−１の第２の巻線１２と第３の直列回路５−２の第５の巻線１５とが共通化され、その共通化された巻線の一端が、第１および第３の直列回路５−１，５−２の各キャパシタＣ１，Ｃ３の他端に接続されると共に、他端が接地されている。
【００８９】
この変形例によれば、第２の巻線１２と第５の巻線１５とが共通化されていることで、第２の巻線１２と第５の巻線１５とを別々に設ける場合に比べて簡易な構成で実現でき、小型化も容易となる。
＜第７の変形例＞
【００９０】
図３１は、第７の変形例に係るノイズ抑制回路を示している。このノイズ抑制回路は、上記第５の変形例と第６の変形例とを組み合わせたものである。すなわち、上記第５の変形例（図２９）の構成と同様にして第３の巻線１３と第６の巻線１６とを共通化すると共に、上記第５の変形例（図３０）の構成と同様にして第２の巻線１２と第５の巻線１５とを共通化したものである。
【００９１】
この変形例によれば、第３の巻線１３と第６の巻線１６とを共通化すると共に、第２の巻線１２と第５の巻線１５とを共通化したことで、より簡易な構成で実現でき、小型化も容易となる。
【００９２】
なお、図２６〜図３１の各回路と、図２５の回路とを組み合わせた構成も可能である。すなわち、図２６〜図３１の各回路において、抵抗素子Ｒ１，Ｒ２をさらに備えた回路構成や、補助キャパシタＣ１１，Ｃ１２をさらに備えた回路構成も可能である。
【図面の簡単な説明】
【００９３】
【図１】本発明の第１の実施の形態に係るノイズ抑制回路の一構成例を示す回路図である。
【図２】本発明の第１の実施の形態に係るノイズ抑制回路における回路値の説明図である。
【図３】本発明の第１の実施の形態に係るノイズ抑制回路の左側の回路部分の作用を説明するための回路図である。
【図４】本発明の第１の実施の形態に係るノイズ抑制回路の左側の回路部分の作用を示す特性図である。
【図５】本発明の第１の実施の形態に係るノイズ抑制回路の左側の回路部分の作用を示す特性図であり、（Ａ）は入出力インピーダンスＺが５０Ωのとき、（Ｂ）は入出力インピーダンスＺが１０ｍΩのとき、（Ｃ）は入出力インピーダンスＺが５０ｋΩのときの特性を示す。
【図６】本発明の第１の実施の形態に係るノイズ抑制回路の右側の回路部分の作用を説明するための回路図である。
【図７】本発明の第１の実施の形態に係るノイズ抑制回路の右側の回路部分の等価回路を示す回路図である。
【図８】本発明の第１の実施の形態に係るノイズ抑制回路の左側の回路部分において寄生成分を考慮した場合の等価回路を示す回路図である。
【図９】本発明の第１の実施の形態に係るノイズ抑制回路の右側の回路部分の作用を示す特性図である。
【図１０】本発明の第１の実施の形態に係るノイズ抑制回路全体の作用を示す特性図である。
【図１１】本発明の第１の実施の形態に係るノイズ抑制回路全体の作用を示す特性図である。
【図１２】本発明の第１の実施の形態に係るノイズ抑制回路全体の作用を示す特性図である。
【図１３】本発明の第１の実施の形態に係るノイズ抑制回路全体の作用を示す特性図であり、（Ａ）は入出力インピーダンスＺが１０ｍΩのとき、（Ｂ）は入出力インピーダンスＺが１０ｋΩのときの特性を示す。
【図１４】本発明の第１の実施の形態に係るノイズ抑制回路の第１の変形例を示す回路図である。
【図１５】本発明の第１の実施の形態に係るノイズ抑制回路において、寄生成分として寄生抵抗を含めた場合の作用を示す特性図である。
【図１６】本発明の第１の実施の形態に係るノイズ抑制回路の第１の変形例の作用を示す特性図であり、（Ａ）は２．５ｋΩの抵抗成分を追加したとき、（Ｂ）は５ｋΩの抵抗成分を追加したとき、（Ｃ）は１ｋΩの抵抗成分を追加したときの特性を示す。
【図１７】本発明の第１の実施の形態に係るノイズ抑制回路の第２の変形例を示す回路図である。
【図１８】本発明の第１の実施の形態に係るノイズ抑制回路の第２の変形例の作用を示す特性図であり、（Ａ）は入出力インピーダンスＺが５０Ωのとき、（Ｂ）は入出力インピーダンスＺが１０ｋΩのときの特性を示す。
【図１９】本発明の第１の実施の形態に係るノイズ抑制回路の第３の変形例を示す回路図である。
【図２０】本発明の第１の実施の形態に係るノイズ抑制回路の第４の変形例を示す回路図である。
【図２１】本発明の第１の実施の形態に係るノイズ抑制回路の第５の変形例を示す回路図である。
【図２２】本発明の第１の実施の形態に係るノイズ抑制回路の第６の変形例を示す回路図である。
【図２３】本発明の第１の実施の形態に係るノイズ抑制回路の第７の変形例を示す回路図である。
【図２４】本発明の第２の実施の形態に係るノイズ抑制回路の一構成例を示す回路図である。
【図２５】本発明の第２の実施の形態に係るノイズ抑制回路の第１の変形例を示す回路図である。
【図２６】本発明の第２の実施の形態に係るノイズ抑制回路の第２の変形例を示す回路図である。
【図２７】本発明の第２の実施の形態に係るノイズ抑制回路の第３の変形例を示す回路図である。
【図２８】本発明の第２の実施の形態に係るノイズ抑制回路の第４の変形例を示す回路図である。
【図２９】本発明の第２の実施の形態に係るノイズ抑制回路の第５の変形例を示す回路図である。
【図３０】本発明の第２の実施の形態に係るノイズ抑制回路の第６の変形例を示す回路図である。
【図３１】本発明の第２の実施の形態に係るノイズ抑制回路の第７の変形例を示す回路図である。
【符号の説明】
【００９４】
Ｃ１…第１のキャパシタ、Ｃ２…第２のキャパシタ、Ｃ２０…寄生キャパシタ、Ｒ２０…寄生抵抗、Ｌ１…第１のインダクタ、Ｌ２…第２のインダクタ、Ｌ３…第３のインダクタ、Ｌ４…第４のインダクタ、Ｌ５…第５のインダクタ、Ｌ６…第６のインダクタ、３…第１の導電線、４…第２の導電線、５…第１の直列回路、６…第２の直列回路、５−１…第１の直列回路、６−１…第２の直列回路、５−２…第３の直列回路、６−２…第４の直列回路、１０…コア、１１…第１の巻線、１２…第２の巻線、１３…第３の巻線、１４…第４の巻線、１５…第５の巻線、１６…第６の巻線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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