(57)【要約】【課題】不揮発性メモリ装置及びそれの形成方法を提供する。【解決手段】本発明により、増加した浮遊ゲートカップリング比を提供する構造を有するプログラム及び消去効率及び性能を向上させることができるスプリットゲートメモリ装置が提供される。【選択図】図２
2006253685.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に形成された第１及び第２拡散領域と、
前記第１及び第２拡散領域の間で前記半導体基板上に形成された浮遊ゲート電極と、前記浮遊ゲート電極の第１側は前記第１拡散領域の一部分と重畳され、
前記浮遊ゲートの第２側と前記第２拡散領域の間で前記半導体基板上に形成された制御ゲート電極と、
前記制御ゲート電極と前記浮遊ゲート電極との前記第２側の間に介在されたトンネル絶縁膜と、
前記浮遊ゲート電極の前記第１側に隣接して前記半導体基板内で前記第１拡散領域上に形成されたカップリングゲート電極と、
前記カップリングゲート電極と前記浮遊ゲート電極との前記第１側の間に介在されたカップリング絶縁膜とを含み、
前記カップリング絶縁膜の厚さは前記トンネリング絶縁膜の厚さより薄いことを特徴とするスプリットゲートメモリセル。
【請求項２】
前記トンネル絶縁膜は９０〜３００Å厚さを有することを特徴とするスプリットゲートメモリセル。
【請求項３】
前記カップリング絶縁膜は４０〜１００Åの厚さを有することを特徴とする請求項１に記載のスプリットゲートメモリセル。
【請求項４】
前記浮遊ゲート電極の前記第２側はチップ形状の構造を形成することを特徴とする請求項１に記載のスプリットゲートメモリセル。
【請求項５】
前記カップリングゲート電極は前記浮遊ゲート電極の上部面の少なくとも一部分と重畳されるように形成されることを特徴とする請求項１に記載のスプリットゲートメモリセル。
【請求項６】
前記カップリングゲート電極は電源ラインに連結されることを特徴とする請求項１に記載のスプリットゲートメモリセル。
【請求項７】
前記第１拡散領域は高濃度拡散領域と低濃度拡散領域とを含むことを特徴とする請求項１に記載のスプリットゲートメモリセル。
【請求項８】
前記低濃度拡散領域を囲む第３拡散領域をさらに含むことを特徴とする請求項７に記載のスプリットゲートメモリセル。
【請求項９】
前記トンネル絶縁膜と前記浮遊ゲート電極の上部面との間に介在された絶縁膜をさらに含むことを特徴とする請求項１に記載のスプリットゲートメモリセル。
【請求項１０】
前記トンネル絶縁膜は積層された絶縁膜を含むことを特徴とする請求項１に記載のスプリットゲートメモリセル。
【請求項１１】
半導体基板上に浮遊ゲート電極を形成する段階と、
前記浮遊ゲート電極と半導体基板上に第１コンフォーマルな絶縁膜を形成する段階と、
前記浮遊ゲートの第１側に隣接した前記半導体基板内に前記浮遊ゲートの第１側と重畳されるように第１拡散領域を形成する段階と、
前記第１コンフォーマルな絶縁膜の一部分を除去して前記第１コンフォーマルな絶縁膜を前記浮遊ゲート電極の前記第１側と前記第１拡散領域に残す段階と、
前記浮遊ゲート電極と半導体基板上に第２コンフォーマルな絶縁膜を形成する段階と、
前記半導体基板上に前記第２コンフォーマルな絶縁膜上にコンフォーマルな導電膜を形成する段階と、
前記コンフォーマルな導電膜をパターニングして前記浮遊ゲート電極の間第１側上にカップリングゲート電極を形成して、前記浮遊ゲート電極の前記第２側上に制御ゲート電極を形成する段階と、
前記制御ゲート電極に隣接した前記半導体基板内に第２拡散領域を形成する段階とを含むことを特徴とするスプリットゲートメモリセルアレイの形成方法。
【請求項１２】
前記浮遊ゲート電極を形成する段階は、
前記半導体基板上にポリシリコン膜を形成する段階と、
前記ポリシリコン膜上に窒化膜を形成する段階と、
前記窒化膜をパターニングして前記ポリシリコン膜の一部分を露出する段階と、
前記ポリシリコン膜の前記露出した部分上に酸化膜を形成する段階と、
前記酸化膜をマスクとして利用して前記ポリシリコンをパターニングする段階とを含むことを特徴とする請求項１１に記載のスプリットゲートメモリセルアレイの形成方法。
【請求項１３】
酸化膜を形成する段階は、
前記浮遊ゲート電極を前記浮遊ゲート電極の上部面の各端部分にチップ形状構造を有するように形成する段階を含むことを特徴とする請求項１２に記載のスプリットゲートメモリセルアレイの形成方法。
【請求項１４】
前記第１拡散領域を形成する段階は低濃度拡散領域と高濃度拡散領域とを形成する段階を含むことを特徴とする請求項１１に記載のスプリットゲートメモリセルアレイの形成方法。
【請求項１５】
前記低濃度拡散領域を囲む第３拡散領域を形成する段階をさらに含むことを特徴とする請求項１４に記載のスプリットゲートメモリセルアレイの形成方法。
【請求項１６】
前記第１コンフォーマルな絶縁膜は５０〜２００Åの厚さを有するように形成されることを特徴とする請求項１１に記載のスプリットゲートメモリセルアレイの形成方法。
【請求項１７】
前記第２コンフォーマルな絶縁膜は４０〜１００Åの厚さを有するように形成されることを特徴とする請求項１１に記載のスプリットゲートメモリセルアレイの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体装置及びその形成方法に係り、さらに詳細には増加した浮遊ゲートカップリング比を提供する構造を有し、これによって、向上したプログラム及び消去効率と性能が実現できるスプリットゲート記憶装置に関する。
【背景技術】
【０００２】
一般的に、不揮発性記憶装置は電源が遮断される間も、貯蔵されたデータを保有する記憶装置である。通常、不揮発性記憶装置はモバイルテレコミュニケーション装置、メモリカード、スマートカード、及び他の装置及びアプリケーションなど、常に電力が供給されず、よく稼動が中止されるか、または低い電力を要する多様な製品と装置に用いられる。一般的に、不揮発性メモリ装置は例えば、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）装置、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）装置、ＳＲＡＭ及びフラッシュメモリなどを含む。さらに具体的に不揮発性メモリのうちの一タイプはスプリットゲート、浮遊ゲート、ＥＥＰＲＯＭ記憶装置として知られる。このようなスプリットゲートトランジスタメモリ装置は典型的に多様なアプリケーションに使用され、具体的に、再書き込みが可能なシステムに、そして非常に信頼性ある不揮発性メモリソリューションで低費用を必要とするメモリ装置として、内蔵された（ｅｍｂｅｄｄｅｄ）システムに使用することができる。
【０００３】
図１Ａは従来の不揮発性スプリットゲートメモリ装置１０の断面図を示す。具体的に図１Ａはｐ型の半導体基板１１上に形成された一対のスプリットゲートメモリセルＭ１とＭ２とを示す。多数のｎ型の拡散領域１２、１３は前記基板１１上に形成される。前記拡散領域１２はセルＭ１及びＭ２によって共有される共通ソース領域１２であり、前記拡散領域１３はドレイン領域である。前記メモリセルＭ１及びＭ２は前記共通ソース領域１２に対して互いに対称の構造を有する。特に、セルＭ１及びＭ２の各々は前記共通ソース領域１２と前記ドレイン領域１３との間に位置するチャンネル領域１４、浮遊ゲート１５、制御ゲート１６、ゲート絶縁膜１７、前記浮遊ゲート１５上のポリ酸化膜（ｐｏｌｙｏｘｉｄｅ  ｌａｙｅｒ）１８及びトンネル絶縁膜１９を含む。
【０００４】
前記浮遊ゲート１５は電気的に孤立したゲート電極であり、前記チャンネル領域１４の一部分と前記共通ソース領域１２の一部分と重畳される。前記制御ゲート１６は前記ドレイン領域１３に隣接した前記チャンネル１４の一部分と重畳され、また前記浮遊ゲート１５の上部側壁と重畳される。前記ゲート絶縁膜１７は前記基板１１上に形成され、前記基板１１から前記浮遊ゲート１５と前記制御ゲート１６とを絶縁させる。前記ポリ酸化膜１８はＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）工程によって前記浮遊ゲート１５上に形成される。前記トンネル絶縁膜１９は前記浮遊ゲート１５と前記制御ゲート１６との間に介在され、前記浮遊ゲート１５の一側壁と前記チャンネル領域１４の一部分とを覆う。
【０００５】
従来の構造で、各々の制御ゲート１６は図面ページの平面に対して直交する列方向に拡張するワードラインであり、通常に前記列の間で各々のメモリセルに連結される。層間絶縁膜２０は前記メモリセルＭ１、Ｍ２上に形成される。共通ソースライン２２は一番目のレベル金属化層（１ｓｔ  ｌｅｖｅｌ  ｍｅｔａｌｌｉｚａｉｔｏｎ  ｌａｙｅｒ）からパターニングされ、コンタクトプラグ２１によって前記共通ソース領域に連結される。前記共通ソースライン２２は前記ワードライン（または制御ゲート１６）と同一の方向に拡張される。前記ドレイン領域１３は二番目の金属化層（ｓｅｃｏｎｄ  ｍｅｔａｌｌｉｚａｉｔｏｎ  ｌａｙｅｒ）から形成される共通ビットライン（図示しない）によって連結され、前記列方向に対して直交して拡張される。共通ソースを共有する列の各対は一つのページを形成する。
【０００６】
一般的に前記メモリセルＭ１とＭ２とは前記各々の浮遊ゲート電極１５に貯蔵された電荷に応じてロジック“１”または“０”にセッティングされる。特に、前記浮遊ゲート１５はメモリセルトランジスタのスレッショルド電圧を変化させるのに使用され、前記浮遊ゲート１５に貯蔵された電荷に応じて、前記メモリセルトランジスタは高いスレッショルド電圧状態（非導電性状態）または低いスレッショルド電圧状態（導電性状態）になり、この際、前記導電性または非導電性状態は読み出し動作の間ロジックレベルとしての出力を意味する。
【０００７】
事実、各々のメモリセルトランジスタは、直列に接続されたメモリトランジスタと読み出し／選択トランジスタとで形成され、ここで前記メモリトランジスタは前記浮遊ゲート１５とここに隣接して重畳される前記チャンネル１４の一部分を含み、前記読み出し／選択トランジスタは前記制御ゲート１６とここに隣接して重畳される前記チャンネル１４の一部分を含む。前記チャンネル１４を通じた電流の流れは前記メモリトランジスタと前記読み出し／選択トランジスタの組合せによって制御され、ここで前記浮遊ゲート１５は前記メモリセルのロジック状態に依存する前記選択／読み出しトランジスタのために必須にオン／オフスイッチとして動作する。
【０００８】
具体的に、（高いスレッショルド電圧状態である）プログラムされた状態で、過量の電子が前記浮遊ゲート１５に貯蔵される。前記メモリセルＭ１とＭ２はＣＨＥ（Ｃｈａｎｎｅｌ  ｈｏｔ  ｅｌｅｃｔｒｏｎ）、ＳＳＩ（ｓｏｕｒｃｅ  ｓｉｄｅ  ｉｎｊｅｃｔｉｏｎ）という過程を利用して、前記チャンネル１４の中にある電子が前記ゲート絶縁膜１７を通じて前記浮遊ゲート１５の中に注入されて高いスレッショルド電圧を有するようにプログラムされる。このようなホットチャンネル注入された電子は前記浮遊ゲート電極１５にトラップされ、前記浮遊ゲート１５のネットマイナスの電圧（ｎｅｔ  ｎｅｇａｔｉｖｅ  ｖｏｌｔａｇｅ）を発生させる。これによって、前記メモリセルを非伝導性状態から伝導性状態に変化させるのに必要なスレッショルド電圧が立ち上がる。読み出し動作の間、マイナスの電圧として帯電された浮遊ゲート１５は前記読み出し／選択トランジスタの制御ゲート１６に印加されるプラスの電圧によって生成される電場に対抗する。実際、プログラムされたメモリセルは非伝導性状態にある。何故なら、読み出し動作の間正常な読み出し／選択制御電圧が前記制御ゲート１６に印加される際、ソース／ドレイン電流は流れないためである。
【０００９】
一方、（プログラムされた状態と比較して）プログラムされない状態（低いスレッショルド電圧状態）で、前記浮遊ゲート１５はマイナスの電荷を有しない。特に、消去過程の間、前記浮遊ゲート１５にある電子はＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングとして知られた過程を利用して前記トンネル酸化膜１９を通じて前記制御ゲート１６に移動される。前記記憶セルが消去される際、前記浮遊ゲート１５は放電してネットプラスの電荷を有するようになる。これによって、前記メモリセルトランジスタは“オン”または“オフ”に変わることができる。前記記憶セルが消去される際、前記浮遊ゲート１５のプラスの電圧は前記浮遊ゲート１５の下部の前記チャンネル１４部分を逆転させる。一方、プログラムされない状態で、前記チャンネル１４内の電流の流れは前記制御ゲート１６に印加された電圧によって制御されるであろう。
【００１０】
図１Ｂは消去、プログラム及び読み出し動作の間前記メモリセルＭ１とＭ２の従来の動作条件を示す表である。図１Ｂで言及された従来の動作条件は、読み出し電圧は１．８Ｖである。“オン”（低いスレッショルド電圧の／非プログラムされた）メモリセルのスレッショルド電圧Ｖｔｈは約−０．５〜０．８Ｖであり、オフ（高いスレッショルド電圧の／プログラムされた）メモリセルのスレッショルド電圧は約３．２Ｖ〜４．７Ｖである。
【００１１】
図１Ｂは読み出し工程を進行する間の動作電圧を示す。読み出し工程のうち、１．８Ｖの読み出し電圧は制御ゲート１６（ワードライン）に印加され、０Ｖはソース１２と基板１１に印加される。そして０．８Ｖの電圧がドレイン領域１２（ビットライン）に印加される。このような条件下で、選択されたメモリセルが“高スレッショルド電圧状態”またはオフ状態であるときには、前記メモリトランジスタは電流を通過させないであろう。選択されたビットラインを通じて電流の流れの不足が感知され、ロジック０として出力される。一方、選択されたメモリセルが“低いスレッショルド電圧状態”または“オン状態”にあるときには、前記メモリトランジスタは電流を通過させるであろう。電流は前記選択されたビットラインを通じて流れ、これが感知されてロジック１として出力されるであろう。
【００１２】
図１Ｂは浮遊ゲート１５を放電させる消去工程の動作電圧を示す。消去工程の間、前記ドレイン１３、ソース１２及び基板１１には０Ｖが印加され、前記制御ゲート１６には所定の（２Ｖまたはこれより大きい）電圧が印加される。前記制御ゲート１６に印加された高電圧は強い電場を誘発して、これはＦＮトンネリングを誘導して前記浮遊ゲート１５の中の電子が前記浮遊ゲート１５から前記制御ゲート１６へ前記トンネル絶縁膜１９を通じて移動される。消去動作の間、強い電場が前記浮遊ゲート１５の枠に形成された枠領域１５ａ（図１Ａに示す）に集中して、前記角領域１５ａの近所でＦＮトンネリングが発生する。マイナスの電荷が前記浮遊ゲート１５から移動され、プラスの電荷が前記浮遊ゲート１５にプラスの電荷が蓄積されることによって、前記トンネル酸化膜１９を横切ってＦＮトンネリングメカニズムを維持するのに電圧が不十分になるまでＦＮトンネリングメカニズムは続く。上述のように、前記浮遊ゲート１５のプラスの電荷は前記メモリセルを低いスレッショルド電圧状態にさせ、前記セルを読み出し動作の間電流が通じるようにする。これによって、ロジック１として読み出される。
【００１３】
図１Ｂはプログラム動作のための動作電圧を示す。上述のように、前記メモリセルＭ１、Ｍ２はソース側チャンネルホット電子注入によってプログラムされる。プログラムの間に、前記制御ゲート１６の下部で前記チャンネル１４を活性化させるのに十分な１．５Ｖの電圧が前記制御ゲート１６に印加される。さらに、０．５Ｖの電圧が前記ドレイン１３に印加され、０Ｖの電圧が前記基板１１に印加される。そして相対的に大きい９Ｖのソース電圧が前記ソースライン２２を通じて前記ソース１２に印加される。前記ソースからドレインまでの電圧差はチャンネルホット電子を発生する。前記ソース電圧は電気容量的（キャパシタのよう）にキャパシタンスＣ１を通じて前記浮遊ゲートに誘起される（ｃｏｕｐｌｅｄ）。これによって、前記浮遊ゲート１５と前記チャンネル１４との間に電場が形成される。前記電子が前記ドレイン１３から前記ソース１２へ流れ、運動エネルギーを得ることによって、前記電子の経路は前記浮遊ゲートと前記基板との間の電場によって変わる。前記電子は前記基板−ゲート酸化膜（Ｓｉ−ＳｉＯ２）障壁を克服するのに十分なエネルギーを有して、前記チャンネル１４から前記浮遊ゲート電極１５の方へ前記ゲート酸化膜１７を通じて加速される。そして前記浮遊ゲート電極１５にトラップされる。前記浮遊ゲート１５にマイナスの電荷が蓄積されることによって前記消去工程の間発生されたプラスの電荷は中性化され、ホットチャンネル電子注入は前記注入メカニズムを維持するのに電圧差が十分ではなくなるまで続く。上述のように、前記浮遊ゲート１５の前記マイナスの電荷は前記メモリセルを高いスレッショルド電圧状態にさせ、前記セルが読み出し動作の間電流を通過させることを妨害する。これによって、ロジック０として読み出される。
【００１４】
図１Ａの従来のスプリットゲートメモリ構造が他の従来の不揮発性メモリ装置構造に対する長所を提供しても、図１Ａのスプリットゲート構造はデータ保有とサイクリング耐久性に対して問題点を示すことができる。例えば、上述のように、消去動作は前記浮遊ゲート１５から前記制御ゲート１６へトンネル酸化膜１９を通じてトンネリングを誘導するために前記制御ゲート１６に（１２Ｖまたはそれより高い）電圧を要する。時間を超過して、前記制御ゲート１６にそのような高電圧が続いて印加されることは、反対に前記トンネル膜１９の絶縁物質にストレスを付与し得るので、予測できない装置信頼性に影響を及ぼし得る結果が誘発され得る。これは特に、薄いトンネル酸化膜に欠陥が誘発され得る。
【００１５】
さらに、プログラムについて、ソース側ホットチャンネル注入が非常に効果的なプログラム過程でも、図１Ａの通常のスプリットゲートメモリ構造は前記ソース１２と前記浮遊ゲート１５との間で相対的に低い程度のキャパシタカップリングが誘導できる。特に、図１Ａに示したように、カップリングの割合Ｃは前記共通ソース１２と前記浮遊ゲート１５との間の重畳面積によって制限される。増加したカップリング比は増加したプログラム速度をもたらす。従来の構造で、領域１２の側面拡散を増加させることによって、効果的にカップリング比を増加させるため、相対的に大きい９Ｖのソース電圧が前記ソース領域に印加されなければならない。
【００１６】
一方、前記ソース領域１２に印加される大きいソース電圧はソース空乏領域１２ａが増加することによってパンチスルーとジャンクションブレークダウンを引き起こし得る。前記ソース空乏領域１２ａの増加した側面拡散は超過された電流によって前記ソース領域１２の近くパンチスルーを誘発し得る。図１Ａの従来の構造がより小さいデザインルールに設計される際、大きいソース電圧を使用する能力は要求されたギャップＸ１マージンが減少することによって制限される。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の課題は、不揮発性メモリ装置とその形成方法とを提供することにあり、さらに具体的にはプログラム及び消去効率と性能を向上させることができる増加した浮遊ゲートカップリング比を提供する構造を有するスプリットゲートメモリ装置を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の一例によると、スプリットゲートメモリセル構造は不揮発性メモリのために提供される。スプリットゲートメモリセルは半導体基板内に形成される第１及び第２拡散領域を含む。浮遊ゲート電極は前記第１及び第２拡散領域の間で前記半導体基板上に形成され、前記浮遊ゲート電極の第１側は前記第１拡散領域の一部分と重畳される。制御ゲート電極は前記浮遊ゲート電極の第２側と前記第２拡散領域との間で前記半導体基板上に形成される。トンネル絶縁膜は前記制御ゲート電極と前記浮遊ゲート電極の前記第２側との間に介在される。カップリングゲート電極は前記半導体基板内の前記第１拡散領域上に前記浮遊ゲート電極の前記第１側に隣接して形成される。カップリング絶縁膜は前記カップリングゲート電極と前記浮遊ゲート電極の前記第１側との間に介在される。前記カップリング絶縁膜の厚さは前記トンネル絶縁膜の厚さより薄い。
【００１９】
前記スプリットゲートセル構造において、前記カップリングゲートは前記浮遊ゲートと共通拡散領域（例えば共通ソース領域）との間に増加したカップリング比をもたらす。前記増加したカップリング比は前記カップリングゲート電極と前記浮遊ゲートの側壁との間の領域で形成される追加されたキャパシタンスのカップリングによって得られる。
【００２０】
消去工程の間前記浮遊ゲートと共通ソース領域との間の前記増加したカップリングによって前記トンネル膜を横切る電場を生成する間（１２Ｖより）小さい電圧が前記制御ゲートに印加されることができる。これは前記浮遊ゲートから前記制御ゲートへＦＮトンネリングを誘導するのに十分に強い。
【発明の効果】
【００２１】
本発明によるスプリットゲート不揮発性メモリ装置及びそれの形成方法によると、増加した浮遊ゲートカップリング比を提供する構造を有するので、プログラム及び消去効率及び性能を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、添付の図を参照して本発明の好適の実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層または基板“上”にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在されることができるものである。明細書の全体にかけて同一の参照番号として表示された部分は同一の構成要素を示す。
【００２３】
図２は本発明の一実施形態によってスプリットゲート不揮発性メモリ装置１００の概略的な断面図である。特に、図２はｐ型の半導体基板１０１上に形成された２つのスプリットゲートメモリセルＭ１及びＭ２を示す。多数の拡散領域１２２、１３４の間の基板１０上に形成される。特に、一例によると、前記拡散領域１２２は前記メモリセルＭ１、Ｍ２の間で共有される共通ソース領域１２２２でありうるし、前記拡散領域１３４はドレイン領域でありうる。本発明の他の一例によると、低濃度ソース領域１２４とハロ領域１２６とが形成されることができ、これによって、空乏領域の拡張を制限してパンチスルーを阻んで、プログラムする間にホットチャンネル注入を向上させる。
【００２４】
前記メモリセルＭ１、Ｍ２は前記共通ソース領域１２２に対してミラーイメージのように互いに対称の構造を有する。特に、各々のセルＭ１、Ｍ２は前記共通ソース領域１２２と前記ドレイン領域１３４との間に形成されるチャンネル領域１４０、浮遊ゲート１０４ａ、制御ゲート１３０ｂ、カップリングゲート１３０ｂ、ゲート絶縁膜１０２、ポリ酸化膜１０８、及び第１及び第２絶縁膜１１０、１２８を含む。
【００２５】
前記浮遊ゲート１０４ａは電気的に孤立したゲート電極であり、前記チャンネル領域１４０の一部分と前記共通ソース領域１２２の一部分と重畳されるように形成される。前記制御ゲート１３０ｂは前記ドレイン領域１３４に隣接した前記チャンネル１４０の一部分と重畳されるように形成され、前記浮遊ゲート１０４ａの上部面と側壁と重畳される。前記ゲート絶縁膜１０２は前記半導体基板１０１上に形成され、前記浮遊ゲート１０４ａ、前記カップリングゲート１３０ａ及び前記制御ゲート１３０ｂを前記半導体基板１０１から絶縁させる。前記ポリ酸化膜１０８はＬＯＣＯＳ工程によって前記浮遊ゲート１０４Ａ上に形成される。
【００２６】
前記カップリングゲート電極１３０ａと前記制御ゲート電極１３０ｂとは前記浮遊ゲート電極１０４ａの対向する側壁上に位置する。特に、前記カップリングゲート電極１３０ａは前記浮遊ゲート電極１０４ａの前記第１側に隣接して、前記ソース領域１２２上に形成される。前記制御ゲート電極１３０ｂは前記ドレイン領域１３４と前記浮遊ゲート電極１０４ｂの第２側との間で形成される。
【００２７】
トンネル絶縁膜は前記第１及び第２絶縁膜１１０、１２８で形成され、前記制御ゲート電極１４３０ｂと前記浮遊ゲート電極１０４ａの前記第２側との間に介在される。カップリング絶縁膜は前記第２絶縁膜１２８によって形成され、前記カップリングゲート電極１３０ａと前記浮遊ゲート電極１０４ａの前記第１側との間に介在される。図２の実施形態で、前記第２絶縁膜１２８によって形成される前記カップリング絶縁膜は前記第１及び第２絶縁膜１１０、１２８によって形成される前記トンネル絶縁膜より薄い。
【００２８】
図２の実施形態によるスプリットゲートメモリ構造は図１Ａの従来の構造に比して多様な長所及び向上した性能を有する。例えば、図２のスプリットゲートメモリ構造において、前記カップリングゲート１３０ａの使用は前記浮遊ゲート１０４ａと前記共通ソース１２２領域との間で増加したカップリング比を提供する。前記増加したカップリング比は前記浮遊ゲート電極１０４ａの前記側壁と前記カップリングゲート１３０ｂの間の領域に形成される追加的なキャパシタンスのカップリングＣ２によって得られることができる。図２において、前記浮遊ゲート１０４ａに対するカップリング比はＣ１＋Ｃ２であり、図１Ａのカップリング比Ｃ１より大きい。
【００２９】
前記増加したカップリング比Ｃ１＋Ｃ２はプログラムする間にプログラム効率またはプログラム速度の低下なしに前記ソース領域１２２により小さいソース電圧が印加されることを許容する。なお、従来構造と比較する際、前記ソース領域１２２により小さいソース電圧を印加することは前記ソース領域から形成される空乏領域の大きさを縮小する結果をもたらし、これによって、ソース領域のパンチスルーやジャンクションブレークダウン（ｊｕｎｃｔｉｏｎ  ｂｒｅａｋ−ｄｏｗｎ）の可能性を減らすことができる。
【００３０】
図２のスプリットゲート構造はＦＮトンネリングを使用する消去に関して向上した性能と信頼性とを提供することができる。例えば、前記トンネル膜１１０、１２８を横切って電場を生成する間、前記浮遊ゲート１０４ａとソース領域１２２（ここでソース電圧は０Ｖに維持される）と間の増加したカップリング比は前記制御ゲート１３０ｂに（１２Ｖより小さい）より小さい電圧が印加されるようにして、これは前記枠領域１０４ｂで前記浮遊ゲート１０４ａから前記制御ゲート１３０ｂへＦＮトンネリングを誘導するだけ十分に強い。
【００３１】
さらに、従来構造と比較すると、図２の構造は薄いカップリング酸化膜(膜１２８)よりも相対的に厚いトンネル酸化膜（積層された膜１１０及び１２８）を有する。これによって、消去工程の間前記浮遊ゲート電極１０４ａと前記制御ゲート１３０ｂとの間で一層低いキャパシタンスのカップリングを誘発する。前記ソース領域１２３と前記浮遊ゲート１０４ａとの間で増加したカップリングは、前記浮遊ゲート１０４ａと前記制御ゲート１３０ｂとの間で前記減少したキャパシタンスのカップリングとともに、前記制御ゲート電極１３０ｂにより低い消去電圧が印加きるようにする一方、増加した消去効率を提供する。
【００３２】
さらに、厚いトンネル酸化膜(膜１１０、１２８)を使用することは前記浮遊ゲートからの電子漏洩を阻む。したがって、データ保有性能を向上させる。さらに、前記厚いトンネル膜によって、前記トンネル膜を横切って高い電場が印加される際の繰り返されたストレスから発生し得る前記トンネル酸化膜の欠陥及び損傷の可能性を低める。これによって、前記スプリットゲートメモリ装置の信頼性とサイクリング耐久性を向上させることができる。
【００３３】
図３Ａ〜３Ｈは本発明の一実施形態によって図２のスプリットゲートメモリセルを製造する方法を示す断面図である。図３Ａを参照すると、ゲート絶縁膜１０２とポリシリコン膜１０４が半導体基板１０１上に形成される。一実施形態において、前記半導体基板１０１はｐ型でドーピングすることができる。前記ゲート絶縁膜１０２は一般的な方法を利用して形成されることができる。例えば、前記ゲート絶縁膜１０２は熱酸化工程で成長したシリコン酸化膜ＳｉＯ２でありうる。本発明の一実施形態によると、前記ゲート絶縁膜１０２は約７０Å〜１００Åの厚さを有するように形成されることができる。
【００３４】
前記ポリシリコン膜１０４はパターニングされて浮遊ゲート電極を形成する。前記ポリシリコン膜１０４は化学気相蒸着方法で形成することができる。一例として、前記ポリシリコン膜１０４は約１０００Å〜２５００Åの厚さを有するように形成することができる。
【００３５】
図３Ｂを参照すると、ポリ酸化膜１０８はポリシリコン膜１０４上に周知の技術を利用して形成される。例えば、図３Ａの状態で、窒化膜（ＳｉＮ）１０６は前記ポリシリコン膜１０４上に化学気相蒸着方法で形成される。フォトレジストパターンは通常の方法で前記窒化膜１０６上に形成される。前記フォトレジストパターンはマスクとして使用して前記窒化膜１０６の露出した部分をエッチングして窒化膜マスク１０６ａを形成する。その後、前記フォトレジストパターンは除去され、前記窒化膜マスクパターン１０６ａは熱酸化膜工程の間使用されて前記窒化膜マスク１０６ａによって露出した前記ポリシリコン膜１０４の領域にポリ酸化膜１０８を形成する。
【００３６】
図３Ｃを参照すると、前記窒化膜マスク１０６ａは除去される（例えば、燐酸を利用してエッチングされる）。前記ポリ酸化膜１０８をエッチングマスクとして利用して前記ポリシリコン膜１０４をエッチングする。これによって、浮遊ゲート１０４ａを形成する。
【００３７】
図３Ｄを参照すると、コンフォーマルな第１絶縁膜１１０が周知の方法で形成される。例えば、前記第１絶縁膜１１０はＭＴＯ、ＨＴＯまたはＣＶＤを使用して形成されたコンフォーマルなシリコン酸化膜でありうる。前記第１絶縁膜１１０は約５０Å〜２００Åの厚さを有するように形成されることができる。より望ましくは、前記第１絶縁膜１１０は約７０Åの厚さで形成される。
【００３８】
窒化膜マスクパターン１２０は周知の方法で形成される。例えば、前記マスクパターン１２０はシリコン窒化膜をＣＶＤで蒸着して、前記シリコン窒化膜をエッチングすることによって形成されることができる。前記窒化膜マスク１２０はイオン注入工程のためのマスクとして使用され、高濃度ソース領域１２２、低濃度ソース領域１２４及びハロ領域１２６を形成する。一例として、前記高濃度ソース領域１２２はＮ＋領域であり、燐のＰＨドーパントを２〜４０ＫｅＶ注入エネルギーと１ｘ１０１５〜５ｘ１０１５の濃度に注入するか、または砒素（Ａｓ）ドーパントを２〜４０ＫｅＶの注入エネルギーと２ｘ１０１５〜４ｘ１０１５の濃度に注入することによって形成されることができる。低濃度領域１２４はＮ−領域であり、砒素（Ａｓ）ドーパントを２０〜３０ＫｅＶのエネルギーと、５ｘ１０１２〜９ｘ１０１２の濃度に注入することによって形成されることができる。さらに、前記ハロ領域１２６はｐ＋領域であり、ホウ素（Ｂ）ドーパントを約３０°の角度と、２０〜４０ＫｅＶの注入エネルギーと、１ｘ１０１２〜９ｘ１０１２の濃度に傾斜注入（ａｎｇｌｅ  ｉｍｐｌａｎｔｉｎｇ）して形成することができる。
【００３９】
図３Ｅを参照すると、前記窒化膜１２０はエッチング工程の間エッチングマスクとして使用して前記露出した第１絶縁膜１１０、ポリ酸化膜１０８及びゲート絶縁膜１０２を除去する。この工程により、前記ソース領域１２２に隣接した前記浮遊ゲート１０４ａの側壁部分が露出して、前記浮遊ゲート電極１０４ａの露出した端部分が鈍くなる。
【００４０】
図３Ｆを参照すると、前記窒化膜１２０は燐酸を利用して除去されることができる。その後、コンフォーマルな第２絶縁膜１２８が形成される。例えば、前記第２絶縁膜１２８はＭＴＯ、ＨＤＰ、ＨＴＯまたはＣＶＤを使用して形成されたコンフォーマルなシリコン酸化膜でありうる。前記第２絶縁膜１２８は約４０Å〜１００Åの厚さで形成されることができる。
【００４１】
図３Ｇを参照すると、導電膜１３０がコンフォーマルに形成される。前記導電膜１３０はポリシリコン、タングステン、タングステンシリサイドなどで形成することができる。前記導電膜１３０はパターニングされてコントロールゲートとカップリングゲートとを形成する。具体的に、フォトレジストマスク１３２が前記導電膜１３０上に形成され、前記導電膜１３０の所定部分が露出する。
【００４２】
図３Ｈを参照すると、エッチング工程が進行されて前記導電膜１３０の露出した部分をエッチングしてカップリングゲート１３０ａと制御ゲート１３０ｂとを形成する。後続で、ドレイン領域１３４がイオン注入工程により形成される。一例において、前記導電膜１３０は隣接したセルＭ１及びＭ２の間でカップリングゲート１３０ａが分離するようにエッチングすることができる。
【００４３】
図４は本発明の他の実施形態によってスプリットゲート不揮発性メモリ装置２００の概略的な断面図である。本実施形態によるスプリットゲート不揮発性メモリ装置２００は隣接するセルＭ１及びＭ２の間でカップリングゲート１３０ａが連結されたことを除いて、図２と図３Ｈのスプリットゲート不揮発性メモリ装置１００と類似である。前記メモリ装置２００は図３Ａ〜３Ｇを参照して説明した方法と類似、または同一の方法を利用して形成されることができる。しかし、図３Ｇで、前記マスク１３２が前記ソース領域１２２上に位置する前記導電膜１３０が前記セルＭ１及びＭ２の間でエッチングされないように形成される。図３Ｈは図４において、前記カップリングゲート１３０ａは電気的に連結されるか、前記ソース領域１２２から電気的に孤立する。
【００４４】
図５は本発明の他の実施形態によるスプリットゲート不揮発性メモリ装置３００の断面図である。図２、図３Ｈ及び図４のポリ酸化膜１０８が形成されないということを除いては、本実施形態によるスプリットゲート不揮発性メモリ装置３００は前記スプリットゲート不揮発性メモリ装置１００、２００と類似である。これによって、前記浮遊ゲート１０４ａの上部面は平らになる。
【図面の簡単な説明】
【００４５】
【図１Ａ】従来のスプリットゲート不揮発性メモリセルの概略的な断面図を示す。
【図１Ｂ】従来技術に応じて、消去、プログラム及び読み出し動作の間の図１Ａのメモリセルの動作条件を示す表である。
【図２】本発明の一実施形態によるスプリットゲート不揮発性メモリセルの概略的な断面図である。
【図３Ａ】本発明の一実施形態による図２のスプリットゲートメモリセルを製造する方法を示す断面図である。
【図３Ｂ】本発明の一実施形態による図２のスプリットゲートメモリセルを製造する方法を示す断面図である。
【図３Ｃ】本発明の一実施形態による図２のスプリットゲートメモリセルを製造する方法を示す断面図である。
【図３Ｄ】本発明の一実施形態による図２のスプリットゲートメモリセルを製造する方法を示す断面図である。
【図３Ｅ】本発明の一実施形態による図２のスプリットゲートメモリセルを製造する方法を示す断面図である。
【図３Ｆ】本発明の一実施形態による図２のスプリットゲートメモリセルを製造する方法を示す断面図である。
【図３Ｇ】本発明の一実施形態による図２のスプリットゲートメモリセルを製造する方法を示す断面図である。
【図３Ｈ】本発明の一実施形態による図２のスプリットゲートメモリセルを製造する方法を示す断面図である。
【図４】本発明の他の実施形態によるスプリットゲート不揮発性メモリセルの概略的な断面図である。
【図５】本発明の他の実施形態によるスプリットゲート不揮発性メモリセルの断面図である。
【符号の説明】
【００４６】
１００  半導体基板
１０４ａ  浮遊ゲート
１２２，１３４  拡散領域
１３０ａ  カップリングゲート
１３０ｂ  制御ゲート  
【図１Ａ】
2006253685.tif 000003
【図１Ｂ】
2006253685.tif 000004
【図２】
2006253685.tif 000005
【図３Ａ】
2006253685.tif 000006
【図３Ｂ】
2006253685.tif 000007
【図３Ｃ】
2006253685.tif 000008
【図３Ｄ】
2006253685.tif 000009
【図３Ｅ】
2006253685.tif 000010
【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
2006253685.tif 000013
【図４】
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【図５】
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