(57)【要約】【課題】表示ムラの低減および製造歩留まりの向上を図ることが可能なアクティブマトリクス型表示装置のＴＦＴ基板、これを備えたアクティブマトリクス表示装置、およびＴＦＴ基板の製造方法を提供する。【解決手段】表示装置のアレイ基板は、絶縁基板８と、不純物がドープされた半導体層を有するトランジスタにより形成されたスイッチング素子２０をそれぞれ含み、絶縁基板上にマトリクス状に設けられた複数の画素部と、を有している。アレイ基板上には、半導体層により形成され、各行に並んだスイッチング素子の半導体層同士を短絡した複数の短絡配線５１、画素部の列毎に接続された複数の映像信号線、画素部の行毎にそれぞれスイッチング素子の制御端子に接続された複数の走査線Ｓｇａが設けられている。【選択図】    図３
2006292832.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、
それぞれ不純物がドープされた半導体層を有するトランジスタにより形成され、前記絶縁基板上にマトリクス状に配列された複数の複数のスイッチング素子と、
それぞれ前記絶縁基板上に形成され、前記各行に並んだスイッチング素子の半導体層同士を短絡した複数の短絡配線と、
前記画素部の列毎に接続された複数の映像信号線と、
前記画素部の行毎にそれぞれ前記スイッチング素子の制御端子に接続されているとともに前記短絡配線に接続された複数の走査線と、
を備えたＴＦＴ基板。
【請求項２】
前記複数の短絡配線は、それぞれノンドープの半導体層により形成されている請求項１に記載のＴＦＴ基板。
【請求項３】
前記複数の短絡配線は、それぞれ不純物がドープされた半導体層により形成され、絶縁層を介してそれぞれ前記短絡配線と対向した複数の電極配線が設けられている請求項１に記載のＴＦＴ基板。
【請求項４】
絶縁基板と、それぞれ不純物がドープされた半導体層を有するトランジスタにより形成され、前記絶縁基板上にマトリクス状に配列された複数の複数のスイッチング素子と、それぞれ前記絶縁基板上に形成され、前記各行に並んだスイッチング素子の半導体層同士を短絡した複数の短絡配線と、前記画素部の列毎に接続された複数の映像信号線と、前記画素部の行毎にそれぞれ前記スイッチング素子の制御端子に接続されているとともに前記短絡配線に接続された複数の走査線と、を備えたＴＦＴ基板の製造方法において、
絶縁基板上に半導体層を形成し、
前記半導体層をパターニングし、それぞれ前記絶縁基板の有効領域に位置したスイッチング素子の複数の半導体層と、行に並んだスイッチング素子の半導体層同士を短絡するとともに前記有効領域の外側まで延出した複数の短絡配線とを形成し、
前記半導体層および短絡配線に重ねて絶縁層を形成し、
前記絶縁層上に各スイッチング素子の制御端子、およびそれぞれ前記制御端子に接続されているとともに前記有効領域の外側まで延出した複数の走査線を形成し、
前記有効領域の外側で、各走査線と対応する短絡配線とを導通させて短絡部を形成し、
前記スイッチング素子の半導体層に不純物をドープし、
前記各スイッチング素子の制御端子および前記走査線に重ねて層間膜を形成し、
前記層間膜に重ねて、前記各スイッチング素子の半導体層に導通した第１端子および第２端子、並びに複数の信号線を形成するＴＦＴ基板の製造方法。
【請求項５】
前記半導体層に不純物をドープする際、前記複数の短絡配線を除いてドープし、前記短絡配線をノンドープの半導体層とする請求項４に記載のＴＦＴ基板の製造方法。
【請求項６】
前記複数の短絡配線に不純物をドープし、
前記絶縁層および前記層間膜のいずれかに重ねて、それぞれ前記短絡配線と対向する複数の電極配線を形成する請求項４に記載のＴＦＴ基板の製造方法。
【請求項７】
前記絶縁基板の有効領域に前記走査線に接続された走査線駆動回路および前記信号線に接続された信号線駆動回路を設け、
前記絶縁基板を前記有効領域に沿って切断し、前記短絡部を分離して前記各走査線と対応する短絡配線との短絡を解除する請求項４ないし６のいずれか１項に記載のＴＦＴ基板の製造方法。
【請求項８】
絶縁基板と、
不純物がドープされた半導体層を有するトランジスタにより形成されたスイッチング素子をそれぞれ含み、前記絶縁基板上にマトリクス状に設けられた複数の画素部と、
それぞれ前記絶縁基板上に形成され、前記各行に並んだスイッチング素子の半導体層同士を短絡した複数の短絡配線と、
前記画素部の列毎に接続された複数の映像信号線と、
前記画素部の行毎にそれぞれ前記スイッチング素子の制御端子に接続された複数の走査線と、
を備えたアクティブマトリクス型表示装置。
【請求項９】
前記複数の短絡配線は、それぞれノンドープの半導体層により形成されている請求項８に記載のアクティブマトリクス型表示装置。
【請求項１０】
前記複数の短絡配線は、それぞれ不純物がドープされた半導体層により形成され、
絶縁層を介してそれぞれ前記短絡配線と対向した複数の電極配線が設けられている請求項８に記載のアクティブマトリクス型表示装置。
【請求項１１】
前記電極配線に電位を供給し、前記短絡配線による前記スイッチング素子の短絡を解除する電位供給部を備えている請求項１０に記載のアクティブマトリクス型表示装置。
【請求項１２】
前記画素部は、表示素子と、前記表示素子に駆動電流を供給する画素回路とを含んでいる請求項８ないし１１のいずれか１項に記載のアクティブマトリクス型表示装置。
【請求項１３】
前記画素回路は、電圧電源間に前記表示素子と直列に接続され前記表示素子に駆動電流を供給する駆動トランジスタと、前記信号線と前記駆動トランジスタとの間に直列に接続され前記スイッチング素子を構成した画素スイッチと、前記駆動トランジスタと表示素子との間に直列に接続された出力スイッチと、を備えている請求項１２に記載のアクティブマトリクス型表示装置。
【請求項１４】
前記スイッチング素子は、半導体層にポリシリコンを用いた薄膜トランジスタで構成されている請求項１３に記載のアクティブマトリクス型表示装置。
【請求項１５】
前記表示素子は、対向する電極間に有機発光層を備えた自己発光素子である請求項１２ないし１４のいずれか１項に記載のアクティブマトリクス型表示装置。
【請求項１６】
前記画素部は、画素電極と、前記スイッチング素子により形成された画素スイッチとを含み、前記画素スイッチは、前記映像信号線に接続された第１端子および前記画素電極に接続された第２端子を有している請求項８ないし１１のいずれか１項に記載のアクティブマトリクス型表示装置。
【請求項１７】
それぞれ前記絶縁基板の有効領域に設けられ、前記走査線に接続された走査線駆動回路および前記映像信号線に接続された信号線駆動回路を備えている請求項８ないし１６のいずれか１項に記載のアクティブマトリクス型表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＦＴ基板、およびその製造方法、ＴＦＴ基板を用いたアクティブマトリクス型表示装置に関する。
【背景技術】
【０００２】
近年、薄型、軽量、低消費電力の特徴を活かして、液晶表示装置に代表される平面表示装置の需要が急速に伸びている。中でも、オン画素とオフ画素とを電気的に分離し、かつオン画素への映像信号を保持する機能を有する画素スイッチを各画素に設けたアクティブマトリクス型表示装置は、隣接画素間でのクロストークのない良好な表示品位が得られることから、携帯情報機器を始め、種々のディスプレイに利用されるようになってきた。
【０００３】
このような平面型のアクティブマトリクス型表示装置として、例えば、表示素子として有機ＥＬ素子のような自己発光素子を用いた有機ＥＬ表示装置が知られている。例えば、特許文献１に開示されているように、有機ＥＬ表示装置はアレイ基板を備え、このアレイ基板は、絶縁基板上に複数行、複数列に並んで設けられ表示画面を構成した複数の表示画素、表示画素の各行に沿って延びた複数の走査線、表示画素の各列に沿って延びた複数の信号線、各走査線を駆動する走査線駆動回路、各信号線を駆動する信号線駆動回路等を備えている。各表示画素は自己発光素子である有機ＥＬ素子、およびこの有機ＥＬ素子に駆動電流を供給する画素回路を有している。各画素回路は、例えば、走査線および信号線の交差位置近傍に配置された画素スイッチ、一対の電源線間で有機ＥＬ素子と直列に接続され薄膜トランジスタおよび出力スイッチ、駆動トランジスタのゲート−ドレイン間に接続され映像信号に応じたゲート電位を保持するダイオード接続スイッチ等を備えている。これらの画素スイッチ、出力スイッチ、ダイオード接続スイッチは、例えば、スイッチング素子としての薄膜トランジスタ（ＴＦＴ）により構成されている。
【０００４】
また、平面型のアクティブマトリクス型表示装置として、液晶表示装置は、例えば、特許文献２に開示されているように、液晶層を挟んで対向配置されたアレイ基板および対向基板を備えている。アレイ基板は、絶縁基板上に複数行、複数列に並んで設けられ表示画面を構成した複数の画素電極、画素電極の各行に沿って延びた複数の走査線、画素電極の各列に沿って延びた複数の信号線、各走査線と信号線との交差部に設けられているとともに画素電極に接続された画素スイッチ等を設けて構成されている。画素スイッチは、対応する走査線から送られる走査信号によりオン・オフ制御され、信号線から供給された映像信号を画素電極に取り込む。この画素スイッチは、例えば、スイッチング素子としての薄膜トランジスタにより構成されている。
【特許文献１】特開２００３−２８０５７６
【特許文献２】特開昭６３−１０６７８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のような複数の走査線、信号線およびスイッチング素子を有するアレイ基板を備えた表示装置では、例えば、アレイ基板の製造時、静電気や外部ノイズにより走査線あるいは信号線に大きな電位が帯電された場合、スイッチング素子を構成したトランジスタのゲート、ソース間、あるいはゲート、ドレイン間でショートが発生し、トランジスタが損傷する。その結果、輝点等の表示ムラを生じ、製品の歩留まりが低下する。
【０００６】
この発明は以上の点に鑑みなされたもので、その目的は、静電気等によるスッチング素子の損傷を防止し、表示ムラの低減および製造歩留まりの向上を図ることが可能なＴＦＴ基板およびＴＦＴ基板の製造方法、およびアクティブマトリクス型表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、この発明の態様に係るＴＦＴ基板は、絶縁基板と、それぞれ不純物がドープされた半導体層を有するトランジスタにより形成され、前記絶縁基板上にマトリクス状に配列された複数の複数のスイッチング素子と、それぞれ前記絶縁基板上に形成され、前記各行に並んだスイッチング素子の半導体層同士を短絡した複数の短絡配線と、前記画素部の列毎に接続された複数の映像信号線と、前記画素部の行毎にそれぞれ前記スイッチング素子の制御端子に接続されているとともに前記短絡配線に接続された複数の走査線と、を備えている。
【０００８】
この発明の他の態様に係るＴＦＴ基板の製造方法は、絶縁基板と、それぞれ不純物がドープされた半導体層を有するトランジスタにより形成され、前記絶縁基板上にマトリクス状に配列された複数の複数のスイッチング素子と、それぞれ前記絶縁基板上に形成され、前記各行に並んだスイッチング素子の半導体層同士を短絡した複数の短絡配線と、前記画素部の列毎に接続された複数の映像信号線と、前記画素部の行毎にそれぞれ前記スイッチング素子の制御端子に接続されているとともに前記短絡配線に接続された複数の走査線と、を備えたＴＦＴ基板の製造方法であって、絶縁基板上に半導体層を形成し、前記半導体層をパターニングし、それぞれ前記絶縁基板の有効領域に位置したスイッチング素子の複数の半導体層と、行に並んだスイッチング素子の半導体層同士を短絡するとともに前記有効領域の外側まで延出した複数の短絡配線とを形成し、前記半導体層および短絡配線に重ねて絶縁層を形成し、前記絶縁層上に各スイッチング素子の制御端子、およびそれぞれ前記制御端子に接続されているとともに前記有効領域の外側まで延出した複数の走査線を形成し、前記有効領域の外側で、各走査線と対応する短絡配線とを導通させて短絡部を形成し、前記スイッチング素子の半導体層に不純物をドープし、前記各スイッチング素子の制御端子および前記走査線に重ねて層間膜を形成し、前記層間膜に重ねて、前記各スイッチング素子の半導体層に導通した第１端子および第２端子、並びに複数の信号線を形成する。
【０００９】
この発明の他の態様に係るアクティブマトリクス型表示装置は、絶縁基板と、不純物がドープされた半導体層を有するトランジスタにより形成されたスイッチング素子をそれぞれ含み、前記絶縁基板上にマトリクス状に設けられた複数の画素部と、それぞれ前記絶縁基板上に形成され、前記各行に並んだスイッチング素子の半導体層同士を短絡した複数の短絡配線と、前記画素部の列毎に接続された複数の映像信号線と、前記画素部の行毎にそれぞれ前記スイッチング素子の制御端子に接続された複数の走査線と、を備えている。
【発明の効果】
【００１０】
本発明によれば、静電気等によるスッチング素子の損傷を防止し、表示ムラの低減および製造歩留まりの向上を図ることができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら、本発明の第１の実施形態に係るアクティブマトリクス型の有機ＥＬ表示装置について詳細に説明する。  
図１は、有機ＥＬ表示装置を概略的に示す平面図である。図１に示すように、有機ＥＬ表示装置は、例えば、１０型以上の大型アクティブマトリクス型表示装置として構成され、有機ＥＬパネル１０および有機ＥＬパネル１０を制御するコントローラ１２を備えている。
【００１２】
有機ＥＬパネル１０は薄膜トランジスタ（ＴＦＴ）がマトリクス状に配列したＴＦＴ基板を有している。ＴＦＴ基板として、ここでは複数の表示画素を備え、各表示画素毎にＴＦＴを備えたアレイ基板について説明する。アレイ基板は、ガラス板等の光透過性を有する絶縁基板８、この絶縁基板の有効領域１７上にマトリクス状に配列され表示領域１１を構成したｍ×ｎ個の表示画素ＰＸ、表示画素の列毎に接続されたｎ本の映像信号線Ｘ（１〜ｎ）、表示画素の行毎に接続されているとともにそれぞれ独立してｍ本ずつ設けられた第１走査線Ｓｇａ（１〜ｍ）、第２走査線Ｓｇｂ（１〜ｍ）、絶縁基板８の有効領域１７上で、表示領域１１の外側に位置した非表示領域１９上に設けられ、第１および第２走査線Ｓｇａ（１〜ｍ）、Ｓｇｂ（１〜ｍ）を表示画素の行毎に順次駆動する走査線駆動回路１４ａ、１４ｂ、および非表示領域１９に設けられ複数の映像信号線Ｘ（１〜ｎ）を駆動する信号線駆動回路１５を備えている。走査線駆動回路１４ａ、１４ｂおよび信号線駆動回路１５は、絶縁基板８上で表示領域１１の外側に位置した非表示領域に一体的に形成されている。
【００１３】
画素部として機能する各表示画素ＰＸは、対向電極間に光活性層を備えた表示素子と、この表示素子に駆動電流を供給する画素回路１８とを含んでいる。表示素子は、例えば自己発光素子であり、本実施形態では、光活性層として少なくとも有機発光層を備えた有機ＥＬ素子１６を用いている。
【００１４】
画素回路１８は電流信号からなる映像信号に応じて有機ＥＬ素子１６の発光を制御する電流信号方式の画素回路であり、スイッチング素子として機能する画素スイッチ２０、駆動トランジスタ２２、保持スイッチ２４、スイッチング素子として機能する出力スイッチ２６、およびキャパシタとしての保持容量Ｃｓを備えている。画素スイッチ２０、駆動トランジスタ２２、保持スイッチ２４、出力スイッチ２６は、ここでは、同一導電型、例えばＰチャネル型の薄膜トランジスタにより構成されている。
【００１５】
本実施形態において、画素スイッチ２０、駆動トランジスタ２２、保持スイッチ２４、出力スイッチ２６をそれぞれ構成した薄膜トランジスタは全て同一工程、同一層構造で形成され、半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタである。画素スイッチ２０、駆動トランジスタ２２、保持スイッチ２４、出力スイッチ２６の各々は、第１端子、第２端子、および制御端子を有し、本実施形態では、これら第１端子、第２端子、および制御端子をそれぞれソース、ドレイン、ゲートとしている。また、後述するように、各行の画素スイッチ２０を構成する薄膜トランジスタの半導体層は、ノンドープの半導体層で形成された短絡配線により互いに接続され短絡している。
【００１６】
駆動トランジスタ２２、出力スイッチ２６、および有機ＥＬ素子１６は、第１電圧電源線Ｖｓｓと第２電圧電源線Ｖｄｄとの間で順に直列に接続されている。第１および第２電圧電源線Ｖｓｓ、Ｖｄｄは、例えば−９Ｖおよび＋６Ｖの電位にそれぞれ設定される。駆動トランジスタ２２は、そのソースが第２電圧電源線Ｖｄｄに接続され、有機ＥＬ素子１６は、一方の電極、ここではカソードが第１電圧電源線Ｖｓｓに接続されている。出力スイッチ２６は、ソースが駆動トランジスタ２２のドレインに接続されている。また、出力スイッチ２６は、ドレインが有機ＥＬ素子１６のアノードに接続され、更に、ゲートが第２走査線Ｓｇｂに接続されている。
【００１７】
駆動トランジスタ２２は、映像信号に応じた電流量を有機ＥＬ素子１６に出力する。出力スイッチ２６は、第２走査線Ｓｇｂからの制御信号Ｓｂによりオン（導通状態）、オフ（非導通状態）制御され、駆動トランジスタ２２と有機ＥＬ素子１６との接続、非接続を制御する。
【００１８】
保持容量Ｃｓは、駆動トランジスタ２２のソース、ゲート間に接続され、映像信号により決定される駆動トランジスタ２２のゲート制御電位を保持する。画素スイッチ２０は、対応する映像信号線Ｘ（１〜ｎ）と駆動トランジスタ２２のドレインとの間に接続され、そのゲートは対応する第１走査線Ｓｇａ（１〜ｍ）に接続されている。画素スイッチ２０は、対応する第１走査線Ｓｇａ（１〜ｍ）から供給される制御信号Ｓａに応答して対応映像信号線Ｘ（１〜ｎ）から表示画素Ｐｘに映像信号を取り込む。
【００１９】
保持スイッチ２４は、駆動トランジスタ２２のドレイン、ゲート間に接続され、そのゲートが第１走査線Ｓｇａに接続されている。保持スイッチ２４は、対応する第１走査線Ｓｇａからの制御信号Ｓａに応じてオン、オフされ、駆動トランジスタ２２のゲート、ドレイン間の接続、非接続を制御するとともに、保持容量Ｃｓからの電流リークを規制する。
【００２０】
次に図２を参照して、画素スイッチ２０および有機ＥＬ素子１６の構成を詳細に説明する。図２は、有機ＥＬ素子１６を含む表示画素Ｐｘの断面を示している。  
画素スイッチ２０を構成したＰチャネル型の薄膜トランジスタは、絶縁基板８上に形成されたポリシリコンからなる半導体層５０を備え、この半導体層はソース領域５０ａ、ドレイン領域５０ｂ、およびソース、ドレイン領域間に位置したチャネル領域５０ｃを有している。ソース領域５０ａおよびドレイン領域５０ｂには、それぞれｐ型不純物、例えば、ボロンがドープされている。絶縁基板８上には、ノンドープのポリシリコンからなる半導体層により短絡配線５１が形成されている。そして、各行方向に並んだ画素スイッチ２０の半導体層５０、例えば、ドレイン領域５０ｂは、短絡配線５１によって互いに接続され短絡している。ここでは、短絡配線とドレイン領域５０ｂが連続して一体的に形成される構造について説明するが、これに限定されず、それぞれ島状に形成され、別の導電パターンを用いて電気的に接続される構造であってもよい。
【００２１】
半導体層５０に重ねてゲート絶縁膜５２が形成され、このゲート絶縁膜上にゲート電極Ｇが設けられチャネル領域５０ｃと対向している。ゲート電極Ｇに重ねて層間絶縁膜５４が形成され、この層間絶縁膜上にソース電極（ソース）Ｓおよびドレイン電極（ドレイン）Ｄが設けられている。ソース電極Ｓおよびドレイン電極Ｄは、それぞれ層間絶縁膜５４およびゲート絶縁膜５２に貫通形成されたコンタクトを介して半導体層５０のソース領域５０ａおよびドレイン領域５０ｂにそれぞれ接続されている。画素スイッチ２０のソース電極Ｓは、層間絶縁膜５４上に形成された映像信号線Ｘ（１〜ｎ）に接続され、ドレイン電極Ｄは、層間絶縁膜５４上に形成された配線を介して保持スイッチ２４に接続されている。駆動トランジスタ２２、保持スイッチ２４、出力スイッチ２６を構成する各薄膜トランジスタも上記と同一の構造に形成されている。なお、各薄膜トランジスタにおいて、さらにＬＤＤ領域を追加してもよい。
【００２２】
層間絶縁膜５４上にはソース電極Ｓ、ドレイン電極Ｄ、配線を覆って保護膜５６が形成されている。保護膜５６上には、親水膜５８、隔壁膜６０が順に積層されている。  
有機ＥＬ素子１６は、ルミネセンス性有機化合物を含む有機発光層６４を陽極６２および陰極６６間に挟持した構造を有している。陽極６２は、ＩＴＯ（インジウム・ティン・オキサイド）等の透明電極材料から形成され、保護膜５６上に設けられている。親水膜５８および隔壁膜６０の内、陽極６２と対向した部分はエッチングにより除去されている。そして、陽極６２上に陽極バッファ層６３および有機発光層６４が形成され、更に、有機発光層６４および隔壁膜６０に重ねて銀・アルミ合金から成る陰極６６が積層されている。
【００２３】
このような構造の有機ＥＬ素子１６では、陽極６２から注入されたホールと、陰極６６から注入された電子とが有機発光層６４の内部で再結合したときに、有機発光層を構成する有機分子を励起して励起子を発生させる。この励起子が放射失活する過程で発光し、この光が有機発光層６４から透明な陽極６２および絶縁基板８を介して外部へ放出される。
【００２４】
ここで、陰極６６に光透過性をもたせ、絶縁基板８と対向する面から光を外部に取り出してもよい。また、陽極６２を陰極６６に対して絶縁基板８側に配置した逆積層型を採用してもよい。いずれの場合も光出射面側を透明導電材料で形成する必要があり、例えば陰極６６を光出射面側に配置する場合には、アルカリ土類金属、希土類金属を光透過性を有する程度に薄く形成することで達成できる。
【００２５】
有機ＥＬ表示装置は、静電気等により、オン電位、オフ電位の範囲を超える電位が第１および第２走査線Ｓｇａ（１〜ｍ）、Ｓｇｂ（１〜ｍ）に帯電された場合に、第１および第２走査線から電荷を逃がす保護回路を備えている。
【００２６】
図１に示すように、保護回路は、絶縁基板８の非表示領域１９において、走査線駆動回路１４ａと表示領域１１との間を表示画素Ｐｘの列に沿ってそれぞれ延びた第１高電位補助配線ＶＧＨ１および第１低電位補助配線ＶＧＬ１を有している。第１高電位補助配線ＶＧＨ１および第１低電位補助配線ＶＧＬ１は、それぞれ走査線駆動回路１４ａを介して電圧電源に接続されている。また、保護回路は、絶縁基板８の非表示領域において、走査線駆動回路１４ｂと表示領域１１との間を表示画素Ｐｘの列に沿ってそれぞれ延びた第２高電位補助配線ＶＧＨ２および第２低電位補助配線ＶＧＬ２を有している。
【００２７】
保護回路は、非表示領域１９において、各第１走査線Ｓｇａ（１〜ｍ）の始端部と第１高電位補助配線ＶＧＨ１および第１低電位補助配線ＶＧＬ１との間にそれぞれ接続された一対の保護ダイオード３０ａ、各第１走査線Ｓｇａ（１〜ｍ）の終端部と第２高電位補助配線ＶＧＨ２および第２低電位補助配線ＶＧＬ２との間にそれぞれ接続された一対の保護ダイオード３０ｂ、各第２走査線Ｓｇｂ（１〜ｍ）の始端部と第２高電位補助配線ＶＧＨ２および第２低電位補助配線ＶＧＬ２との間にそれぞれ接続された一対の保護ダイオード３０ｃ、および各第２走査線Ｓｇｂ（１〜ｍ）の終端部と第１高電位補助配線ＶＧＨ１および第１低電位補助配線ＶＧＬ１との間にそれぞれ接続された一対の保護ダイオード３０ｄを備えている。
【００２８】
一方、図１に示すコントローラ１２は有機ＥＬパネル１０の外部に配置されたプリント回路基板上に形成され、走査線駆動回路１４ａ、１４ｂおよび信号線駆動回路１５を制御する。コントローラ１２は外部から供給されるデジタル映像信号および同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、および水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生する。そして、コントローラ１２は、これら垂直走査制御信号および水平走査制御信号をそれぞれ走査線駆動回路１４ａ、１４ｂおよび信号線駆動回路１５に供給すると共に、水平および垂直走査タイミングに同期してデジタル映像信号を信号線駆動回路１５に供給する。
【００２９】
信号線駆動回路１５は水平走査制御信号の制御により各水平走査期間において順次得られる映像信号をアナログ形式に変換して映像信号電流ＩＢとし、複数の映像信号線Ｘ（１（１〜ｎ）に並列的に供給する。走査線駆動回路１４ａ、１４ｂは、シフトレジスタ、出力バッファ等を含み、外部から供給される水平走査スタートパルスを順次次段に転送し、出力バッファを介して各行の表示画素ＰＸに２種類の制御信号、すなわち、制御信号Ｓａ（１〜ｍ）、Ｓｂ（１〜ｍ）を供給する。これにより、各第１、第２走査線Ｓｇａ（１〜ｍ）、Ｓｇｂ（１〜ｍ）は、互いに異なる１水平走査期間において、それぞれ制御信号Ｓａ（１〜ｍ）、制御信号Ｓｂ（１〜ｍ）により駆動される。
【００３０】
画素回路１８の動作は、映像信号書込み動作および発光動作に分けられる。例えば、１行目の表示画素ＰＸの制御信号Ｓａ１が画素スイッチ２０および保持スイッチ２４をオン状態とする第１オン電位、ここでは−９Ｖ、制御信号Ｓｂ１が出力スイッチ２６をオフ状態とする第２オフ電位、ここでは６．５Ｖとなる。これにより、画素スイッチ２０および保持スイッチ２４がオン（導通状態）、出力スイッチ２６がオフ（非導通状態）に切換えられ、映像信号書込み動作が開始される。
【００３１】
映像信号書込み期間において、信号線駆動回路１５から対応する映像信号線Ｘ１に供給された映像信号電流は、選択された表示画素ＰＸに供給される。表示画素ＰＸにおいて、画素スイッチ２０および保持スイッチ２４はオン状態にあり、取り込まれた映像信号電流は、駆動トランジスタ２２に供給され駆動トランジスタ２２を書き込み状態とする。これにより、第１電圧電源線Ｖｄｄから駆動トランジスタ２２を通して映像信号線Ｘ１に書き込み電流が流れ、映像信号電流の電流量に対応した駆動トランジスタ２２のゲート、ソース間電位が保持容量Ｃｓに書き込まれる。
【００３２】
次に、制御信号Ｓａ１が第１オフ電位、ここでは６．５Ｖとなり、画素スイッチ２０および保持スイッチ２４がオフとなる。これにより、映像信号書込み動作が終了する。続いて、制御信号Ｓｂ１がオン電位、ここでは０Ｖとなり、出力スイッチ２６がオンとなる。これにより、発光動作が開始する。発光期間において、駆動トランジスタ２２は、保持容量Ｃｓに書き込まれたゲート制御電圧によりオン状態に維持され、第１電圧電源線Ｖｄｄから映像信号電流に対応した電流量の駆動電流を有機ＥＬ素子１６に供給する。これにより有機ＥＬ素子１６が発光し、発光動作が開始される。そして、有機ＥＬ素子１６は、１フレーム期間後に、再び制御信号Ｓｂ１が第２オフ電位となるまで発光状態を維持する。
【００３３】
次に、上記のように構成された有機ＥＬ表示装置のアレイ基板の製造方法について図２ないし図４を参照して説明する。図３は、製造工程中におけるアレイ基板を概略的に示し、図４は、後述する短絡配線と走査線との短絡部を示している。
【００３４】
図２および図３に示すように、まず、透明性を有した絶縁基板８を構成する大判のマザー基板７０を用意する。マザー基板７０の表面上に、半導体層としてノンドープのポリシリコン層を形成した後、レジスト塗布、マスク露光、エッチングによりポリシリコン層をパターニングし、それぞれ前記絶縁基板８の有効領域１７に位置した画素スイッチ２０の複数の半導体層５０と、行に並んだ画素スイッチの半導体層同士を短絡するとともに両端部が有効領域１７の外側まで延出した複数の短絡配線５１とを形成する。なお、必要に応じて、マザー基板７０とポリシリコン層との間にシリコン酸化膜等の絶縁膜を介在させてもよい。
【００３５】
続いて、半導体層５０および短絡配線５１に重ねてゲート絶縁膜５２を形成した後、ゲート絶縁膜上に、ゲート電極材料を成膜する。低温プロセスでは、ゲート電極材として、例えば、Ａｌ、ＭｏＷ合金、Ｃｒ等を用いる。次いで、レジスト塗布、マスク露光、エッチングによりゲート電極膜をパターニングし、各画素スイッチ２０のゲート電極Ｇ、および各行に並んだ画素スイッチ２０のゲート電極に接続されているとともに両端部が有効領域１７の外側まで延出した複数の第１走査線Ｓｇａ（１〜ｍ）を形成する。同時に、図示しない第２走査線Ｓｇｂ（１〜ｍ）を形成する。
【００３６】
また、図３および図４に示すように、第１走査線Ｓｇａ（１〜ｍ）の形成と同時に、有効領域１７の外側で、各走査線の両端部と対応する短絡配線５１の両端部とをそれぞれ導通させて短絡部５５を形成する。従って、第１走査線Ｓｇａ（１〜ｍ）および短絡配線５１を通して各画素スイッチ２０のゲート電極Ｇと半導体層５０とが電気的に導通し、互いに導電位に保持される。これにより、以後の製造工程において、静電気や外部ノイズにより走査線あるいは信号線に大きな電位が帯電された場合でも、画素スイッチ２０を構成したトランジスタのゲート電極Ｇ、ソース間、あるいはゲート電極、ドレイン間のショートを防止し、トランジスタの損傷を防止する。
【００３７】
次いで、図２に示すように、ゲート絶縁膜５２を画素スイッチ２０のゲート電極Ｇおよびレジストやポリイミド膜でマスクし、イオンドーピングにより、複数の短絡配線５１を除き、画素スイッチの半導体層５０に不純物としてボロンをドープする。これにより、各半導体層５０にソース領域５０ａ、ドレイン領域５０ｂ、チャネル領域５０ｃを形成する。その後、例えば、レーザアニールにより半導体層５０を熱処理し、活性化させる。
【００３８】
続いて、プラスマＣＶＤ等により、各画素スイッチ２０のゲート電極および第１および第２走査線Ｓｇａ（１〜ｍ）、Ｓｇｂ（１〜ｍ）に重ねて層間絶縁膜５４を形成した後、この層間絶縁膜に、ソース電極およびドレイン電極取り出し用のスルーホールを形成する。更に、層間絶縁膜５４に重ねて、ソース、ドレイン電極材料をスパッタ法により成膜した後、パターニングすることにより、各画素スイッチ２０の半導体層５０に導通したソース電極Ｓおよびドレイン電極Ｄを形成するとともに、複数の信号線Ｘ（１〜ｎ）を形成する。  
なお、図示は省略したが、駆動トランジスタ２２、保持スイッチ２４、および出力スイッチ２６を構成する薄膜トランジスタも、上記画素スイッチと同一工程により同時に形成される。  
また、絶縁基板８の有効領域１７に第１および第２走査線Ｓｇａ（１〜ｍ）、Ｓｇｂ（１〜ｍ）に接続された走査線駆動回路１４ａ、１４ｂ、並びに信号線Ｘ（１〜ｎ）に接続された信号線駆動回路１５を形成する。
【００３９】
その後、層間絶縁膜５４上にソース電極Ｓ、ドレイン電極Ｄ、配線を覆って保護膜５６を形成し、更に、保護膜５６上に有機ＥＬ素子１６の陽極６２を形成する。保護膜５６に重ねて親水膜５８を形成した後、隔壁膜６０を積層形成する。次いで、パターンニングにより、親水膜５８、隔壁膜６０を有機ＥＬ素子形成用のスルーホールを形成する。各スルーホール内に、陽極６２上に重ねて陽極バッファ層６３および有機発光層６４を形成し、更に、有機発光層６４および隔壁膜６０に重ねて銀・アルミ合金から成る陰極６６を積層する。以上の工程により、有機ＥＬ素子１６が形成される。
【００４０】
以上の工程が終了した後、図３に示すように、絶縁基板８の有効領域１７の周縁を規定するスクライブラインＡＡに沿ってマザー基板を切断し、アレイ基板を切り出す。この際、第１走査線Ｓｇａ（１〜ｍ）の両端部および短絡配線５１の両端部を切断して、各短絡部５５を分離し、各第１走査線と対応する短絡配線との短絡を解除する。以上の工程によりアレイ基板が製造される。
【００４１】
上記のように構成された有機ＥＬ表示装置によれば、アレイ基板に設けられたスイッチング素子の半導体層をノンドープの半導体層で形成された短絡配線によって互いに接続し、短絡させることにより、静電気や外部ノイズにより走査線あるいは信号線に大きな電位が帯電された場合でも、画素スイッチを構成したトランジスタのゲート電極Ｇ、ソース間、あるいはゲート電極、ドレイン間のショートを防止し、トランジスタの損傷を防止することができる。特に、信号線に最も隣接した画素スイッチに外部ノイズ等が入り易く、この画素スイッチの半導体層を短絡することによりトランジスタの有効に保護することが可能となる。これにより、輝点等の表示ムラの発生を抑制することができる。また、画素スイッチの半導体層は不純物がドープされ低抵抗であるのに対し、短絡配線はノンドープの半導体層により形成され高抵抗となっている。そのため、短絡配線を設けた場合でも、有機ＥＬ表示装置の動作に支障を生じることなく、安定した画像表示を行うことができる。
【００４２】
また、上述したアレイ基板の製造方法によれば、アレイ基板に設けられたスイッチング素子の半導体層をノンドープの半導体層で形成された短絡配線によって互いに接続し、短絡するとともに、スイッチング素子のゲート電極に接続された走査線と短絡配線とを電気的に導通させることにより、走査線と短絡配線とを互いに導電位に保持している。これにより、製造工程において、静電気や外部ノイズにより走査線あるいは信号線に大きな電位が帯電された場合でも、スイッチング素子を構成したトランジスタのゲート電極Ｇ、ソース間、あるいはゲート電極、ドレイン間のショートを防止し、トランジスタの損傷を防止することができる。従って、製造工程中にスイッチング素子を保護し、高い歩留まりでアレイ基板を製造することができる。また、短絡配線は、スイッチング素子の半導体層と同時に形成することができ、製造工程を増加することなく容易に形成可能である。  
以上のことから、表示ムラの低減および製造歩留まりの向上を図ることが可能なアクティブマトリクス型表示装置のアレイ基板およびアレイ基板の製造方法が得られる。
【００４３】
上述の実施形態において、画素スイッチを構成するＴＦＴのドレインとゲートを電気的に接続する構成について説明したが、画素回路を構成する他のスイッチ、例えば、保持スイッチ２４、出力スイッチ２６にも適用可能である。
【００４４】
次に、この発明の第２の実施形態に係る有機ＥＬ表示装置およびアレイ基板の製造方法について説明する。図５は、有機ＥＬ表示装置の画素スイッチを含むアレイ基板の断面図を示し、図６は、製造工程中におけるアレイ基板を概略的に示している。
【００４５】
図５および図６に示すように、有機ＥＬ表示装置のアレイ基板は、絶縁基板８、この絶縁基板の有効領域１７上にマトリクス状に配列され表示領域１１を構成した表示画素を備えている。画素部として機能する各表示画素は、対向電極間に光活性層を備えた表示素子と、この表示素子に駆動電流を供給する画素回路とを含んでいる。画素回路１８を構成する画素スイッチ２０は、例えばＰチャネル型の薄膜トランジスタにより構成されている。画素スイッチ２０は、絶縁基板８上に形成されたポリシリコンからなる半導体層５０を備え、この半導体層はソース領域５０ａ、ドレイン領域５０ｂ、およびソース、ドレイン領域間に位置したチャネル領域５０ｃを有している。ソース領域５０ａおよびドレイン領域５０ｂには、それぞれ不純物、例えば、ボロンがドープされている。
【００４６】
絶縁基板８上には、ポリシリコンからなる半導体層により短絡配線５１が形成されている。この半導体層は、不純物がドープされＮチャネル型の半導体層として形成されている。そして、隣合う画素スイッチ２０の半導体層５０、例えば、ドレイン領域５０ｂは、短絡配線５１によって互いに接続されて短絡している。なお、短絡配線５１は、Ｐチャネル型の半導体層により形成してもよい。
【００４７】
半導体層５０に重ねてゲート絶縁膜５２が形成され、このゲート絶縁膜上にゲート電極Ｇが設けられチャネル領域５０ｃと対向している。ゲート電極Ｇに重ねて層間絶縁膜５４が形成され、この層間絶縁膜上にソース電極（ソース）Ｓおよびドレイン電極（ドレイン）Ｄが設けられている。ソース電極Ｓおよびドレイン電極Ｄは、それぞれ層間絶縁膜５４およびゲート絶縁膜５２に貫通形成されたコンタクトを介して半導体層５０のソース領域５０ａおよびドレイン領域５０ｂにそれぞれ接続されている。画素スイッチ２０のソース電極Ｓは、層間絶縁膜５４上に形成された映像信号線Ｘ（１〜ｎ）に接続され、ドレイン電極Ｄは、層間絶縁膜５４上に形成された配線を介して保持スイッチ２４に接続されている。
【００４８】
また、層間絶縁膜５４上には、例えば、Ａｌ等からなる複数の電極配線５３が形成されている。電極配線５３は、各行の画素スイッチ２０と並んで設けられ、ゲート絶縁膜５２および層間絶縁膜５４を間に挟んで、対応する短絡配線５１と対向している。この際、各電極配線５３は、間隔を置いて並んだ複数の凸部を有し、画素スイッチ２０の半導体層５０と重なることなく、短絡配線５１のみと対向している。また、各電極配線５３の両端部は、走査線駆動回路１４ａ、１４ｂにそれぞれ設けられた電位供給部７６に接続され、電位供給部から所定の電位が印加されている。
【００４９】
短絡配線５１がＮチャネルの半導体層により形成されている場合、電極配線５３にはマイナスの電位が印加される。それにより、短絡配線５１は非導通状態となり、隣合う画素スイッチ２０の半導体層５０間の短絡を解除する。また、短絡配線５１がＰチャネルの半導体層により形成されている場合、電極配線５３にはプラスの電位が印加され、短絡配線５１は非導通状態に維持される。なお、各電極配線５３は、層間絶縁膜５４上に限らず、ゲート絶縁膜５２上に設けてもよい。
【００５０】
層間絶縁膜５４上にはソース電極Ｓ、ドレイン電極Ｄ、および電極配線５３を含む配線を覆って保護膜５６が形成されている。保護膜５６上には、親水膜５８、隔壁膜が順に積層されている。  
第２の実施形態において、有機ＥＬ表示装置の他の構成および動作は前述した第１の実施形態と同一であり、同一の部分には同一の参照符号を付してその詳細な説明を省略する。
【００５１】
次に、上記のように構成された有機ＥＬ表示装置のアレイ基板の製造方法について図５および図６を参照して説明する。なお、第２の実施形態において、第１の実施形態と製造工程については省略して説明する。
【００５２】
まず、マザー基板７０の表面上に、半導体層としてノンドープのポリシリコン層を形成した後、ポリシリコン層をパターニングし、それぞれ絶縁基板８の有効領域１７に位置した画素スイッチ２０の複数の半導体層５０と、行に並んだ画素スイッチの半導体層同士を短絡するとともに両端部が有効領域１７の外側まで延出した複数の短絡配線５１とを形成する。
【００５３】
続いて、半導体層５０および短絡配線５１に重ねてゲート絶縁膜５２を形成した後、ゲート絶縁膜上に、ゲート電極材料を成膜する。次いで、ゲート電極膜をパターニングし、各画素スイッチ２０のゲート電極Ｇ、および各行に並んだ画素スイッチ２０のゲート電極に接続されているとともに両端部が有効領域１７の外側まで延出した複数の第１走査線Ｓｇａ（１〜ｍ）を形成する。同時に、図示しない第２走査線Ｓｇｂ（１〜ｍ）を形成する。
【００５４】
また、第１走査線Ｓｇａ（１〜ｍ）の形成と同時に、有効領域１７の外側で、各走査線の両端部と対応する短絡配線５１の両端部とをそれぞれ導通させて短絡部５５を形成する。従って、第１走査線Ｓｇａ（１〜ｍ）および短絡配線５１を通して各画素スイッチ２０のゲート電極Ｇと半導体層５０とが電気的に導通し、互いに導電位に保持される。これにより、以後の製造工程において、静電気や外部ノイズにより走査線あるいは信号線に大きな電位が帯電された場合でも、スイッチング素子を構成したトランジスタのゲート電極Ｇ、ソース間、あるいはゲート電極、ドレイン間のショートを防止し、トランジスタが損傷を防止する。
【００５５】
次いで、ゲート絶縁膜５２を画素スイッチ２０のゲート電極Ｇおよびレジストやポリイミド膜でマスクし、イオンドーピングにより、短絡配線５１にｎチャネル型不純物として例えばリンをドープするとともに、画素スイッチの半導体層５０に不純物としてボロンをドープする。これにより、Ｎチャネル型の短絡配線５１を形成するとともに、各半導体層５０にソース領域５０ａ、ドレイン領域５０ｂ、チャネル領域５０ｃを形成する。その後、例えば、レーザアニールにより短絡配線５１および半導体層５０を熱処理し、活性化させる。なお、短絡配線５１に不純物をドープすることにより、短絡配線は低抵抗となり、隣合う画素スイッチ２０の半導体層５０をより確実に短絡することができる。
【００５６】
続いて、各画素スイッチ２０のゲート電極および第１および第２走査線Ｓｇａ（１〜ｍ）、Ｓｇｂ（１〜ｍ）に重ねて層間絶縁膜５４を形成した後、層間絶縁膜５４に重ねて、ソース、ドレイン電極材料をスパッタ法により成膜する。この成膜をパターニングすることにより、各画素スイッチ２０の半導体層５０に導通したソース電極Ｓおよびドレイン電極Ｄ、複数の信号線Ｘ（１〜ｎ）、および複数の電極配線５３を形成する。製造工程中において、電極配線５３は固定電極として機能し、電極配線に電位を印加しない状態においても、短絡配線５１を導通状態に維持することができる程度に大きな容量をもつよう形成される。
【００５７】
絶縁基板８の有効領域１７に第１および第２走査線Ｓｇａ（１〜ｍ）、Ｓｇｂ（１〜ｍ）に接続された走査線駆動回路１４ａ、１４ｂ、並びに信号線Ｘ（１〜ｎ）に接続された信号線駆動回路１５を形成する。その後、第１の実施形態と同様の工程により有機ＥＬ素子１６を形成する。
【００５８】
以上の工程が終了した後、図６に示すように、絶縁基板８の有効領域１７の周縁を規定するスクライブラインＡＡに沿ってマザー基板を切断し、アレイ基板を切り出す。この際、第１走査線Ｓｇａ（１〜ｍ）の両端部および短絡配線５１の両端部を切断して、各短絡部５５を分離し、各第１走査線と対応する短絡配線との短絡を解除する。以上の工程によりアレイ基板が製造される。
【００５９】
上記のように構成された有機ＥＬ表示装置およびアレイ基板の製造方法によれば、アレイ基板に設けられたスイッチング素子の半導体層をドープされた半導体層で形成された短絡配線によって互いに接続し、短絡させることにより、静電気や外部ノイズにより走査線あるいは信号線に大きな電位が帯電された場合でも、画素スイッチを構成したトランジスタのゲート電極Ｇ、ソース間、あるいはゲート電極、ドレイン間のショートを防止し、トランジスタの損傷を防止することができる。これにより、輝点等の表示ムラの発生を抑制することができる。また、短絡配線はドープされた半導体層により形成され低抵抗となっているが、製造後は、短絡配線と対向して設けられた電極配線に所定の電位を印加することにより、短絡配線は非導通状態に維持される。そのため、短絡配線を設けた場合でも、有機ＥＬ表示装置の動作に支障を生じることなく、安定した画像表示を行うことができる。
【００６０】
また、上述したアレイ基板の製造方法によれば、アレイ基板に設けられたスイッチング素子の半導体層をドープされた半導体層からなる短絡配線によって互いに接続し、短絡するとともに、スイッチング素子のゲート電極に接続された走査線と短絡配線とを電気的に導通させることにより、走査線と短絡配線とを互いに導電位に保持している。これにより、製造工程において、静電気や外部ノイズにより走査線あるいは信号線に大きな電位が帯電された場合でも、スイッチング素子を構成したトランジスタのゲート電極Ｇ、ソース間、あるいはゲート電極、ドレイン間のショートを防止し、トランジスタの損傷を防止することができる。従って、製造工程中にスイッチング素子を保護し、高い歩留まりでアレイ基板を製造することができる。また、短絡配線は、スイッチング素子の半導体層と同時に形成することができ、製造工程を増加することなく容易に形成可能である。  
表示ムラの低減および製造歩留まりの向上を図ることが可能なＴＦＴ基板およびこれを用いた表示装置、ＴＦＴ基板の製造方法が得られる。
【００６１】
なお、上述した第１および第２の実施形態において、短絡配線により画素スイッチの半導体層を短絡する構成としたが、これに限らず、他のスイッチング素子、例えば、出力スイッチの半導体層を短絡配線によって短絡する構成としてもよい。あるいは、画素スイッチおよび出力スイッチの両方を、それぞれ短絡配線により短絡する構成としてもよい。
【００６２】
前述した実施形態では、画素回路を構成する薄膜トランジスタを全て同一の導電型、ここではＰチャネル型で構成する場合について説明したが、これに限定されず、全てをＮチャネル型の薄膜トランジスタで構成することも可能である。また、画素回路を異なる導電型の薄膜トランジスタを混在して形成することも可能である。薄膜トランジスタの半導体層は、ポリシリコンに限らず、アモルファスシリコンで構成することもできる。
【００６３】
表示画素を構成する自己発光素子は、有機ＥＬ素子に限定されず自己発光可能な様々な表示素子を適用可能である。前述した実施形態では、電流信号により駆動する電流駆動型の表示装置について説明したが、この発明はこれに限らず、電圧駆動型の表示装置にも適用することができる。
【００６４】
次に、本発明をアクティブマトリクス型表示装置として、液晶表示装置に適用した第３の実施形態について説明する。図７は液晶表示装置の概略的な回路構成を示し、図８は液晶表示装置の断面構造を示している。
【００６５】
図７および図８に示すように、液晶表示装置は、液晶表示パネル１およびこの液晶表示パネル１を制御する液晶コントローラ２を備えている。液晶表示パネル１は、所定の隙間を置いて対向配置されたアレイ基板ＡＲおよび対向基板ＣＴと、これらアレイ基板と対向基板との間に保持された液晶層ＬＱとを有している。液晶コントローラ２は液晶表示パネル１から独立した駆動回路基板上に配置される。
【００６６】
アレイ基板ＡＲは、ガラス基板上の表示領域ＤＳにおいてマトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って形成される複数の走査線Ｙ（１〜ｍ）、複数の画素電極ＰＥの列に沿って形成される複数の信号線Ｘ（１〜ｎ）、信号線Ｘ（１〜ｎ）および走査線Ｙ（１〜ｍ）の交差位置にそれぞれ隣接して配置され各々対応走査線Ｙからの走査信号に応答して対応映像信号線Ｘからの映像信号Ｖpix を取り込み対応画素電極ＰＥに印加する画素スイッチ８０、走査線を駆動する走査線駆動回路３、並びに信号線を駆動する信号線駆動回路４を備えている。
【００６７】
スイッチング素子としての各画素スイッチ８０は例えばＮチャネル型の薄膜トランジスタにより構成されている。図９に示すように、各画素スイッチ８０は、ポリシリコンからなる半導体層８２を有し、この半導体層は、ソース領域８２ａ、ドレイン領域８２ｂ、およびソース、ドレイン領域間に位置したチャネル領域８２ｃを有している。ソース領域８２ａおよびドレイン領域８２ｂには、それぞれ不純物、例えば、リンがドープされている。
【００６８】
半導体層８２に重ねてゲート絶縁膜５２が形成され、このゲート絶縁膜上にゲート電極Ｇが設けられチャネル領域８２ｃと対向している。ゲート電極Ｇに重ねて層間絶縁膜５４が形成され、この層間絶縁膜上にソース電極Ｓおよびドレイン電極Ｄが設けられている。ソース電極Ｓおよびドレイン電極Ｄは、それぞれ層間絶縁膜５４およびゲート絶縁膜５２に貫通形成されたコンタクトを介して半導体層８２のソース領域８２ａおよびドレイン領域８２ｂにそれぞれ接続されている。画素スイッチ８０のソース電極Ｓは、層間絶縁膜５４上に形成された映像信号線Ｘ（１〜ｎ）に接続され、ドレイン電極Ｄは、層間絶縁膜５４上に形成された画素電極ＰＥに接続されている。また、層間絶縁膜５４に重ねて保護膜８４、配向膜８５が形成されている。
【００６９】
絶縁基板８上には、複数の画素電極ＰＥの行に沿って複数の短絡配線５１が設けられている。各短絡配線５１は、ノンドープのポリシリコンからなる半導体層により形成され、行方向に隣合う画素スイッチ８０の半導体層８２、例えば、ドレイン領域８２ｂは、短絡配線５１によって互いに接続され短絡している。
【００７０】
図７および図８に示すように、走査線駆動回路３および信号線駆動回路４は、画素スイッチ８０の薄膜トランジスタと同様にアレイ基板ＡＲ上に形成される複数のポリシリコン薄膜トランジスタにより一体的に構成されている。対向基板ＣＴは複数の画素電極ＰＥに対向して配置されコモン電位Ｖcom に設定される単一の対向電極ＣＥおよび図示しないカラーフィルタ等を有している。
【００７１】
上記のように構成された液晶表示装置において、ガラス基板、画素スイッチ８０、短絡配線５１、走査線Ｙ（１〜ｍ）、信号線Ｘ（１〜ｎ）、走査線駆動回路３および信号線駆動回路４を備えたアレイ基板ＣＴは、前述した第１の実施形態と同様の方法により製造することができる。  
以上のように構成された液晶表示装置およびアレイ基板の製造方法においても、前述した第１の実施形態と同様の作用効果を得ることができる。
【００７２】
本発明は前述した実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化することできる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００７３】
【図１】図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置を概略的に示す平面図。
【図２】図２は、前記有機ＥＬ表示装置の画素スイッチおよび有機ＥＬ素子を示す断面図。
【図３】図３は、前記有機ＥＬ表示装置のアレイ基板の製造工程を概略的に示す平面図。
【図４】図４は、前記アレイ基板の短絡部を示す断面図。
【図５】図５は、この発明の第２の実施形態に係る有機ＥＬ表示装置における画素スイッチを含むアレイ基板の断面図。
【図６】図６は、第２の実施形態に係る有機ＥＬ表示装置のアレイ基板の製造工程を概略的に示す平面図。
【図７】図７は、本発明の第３の実施形態に係る液晶表示装置のアレイ基板を概略的に示す平面図。
【図８】図８は、前記液晶表示装置の断面図。
【図９】図９は、前記液晶表示装置におけるアレイ基板の一部を示す断面図。
【符号の説明】
【００７４】
１…液晶表示パネル、  ２…液晶コントローラ、  １１…表示領域、
１２…コントローラ、  ３、１４ａ、１４ｂ…走査線駆動回路、
４、１５…信号線駆動回路、  １６…有機ＥＬ素子、  １７…有効領域、
１８…画素回路、  １９…非表示領域、  ２０、８０…画素スイッチ、
２２…駆動トランジスタ、  ２４…保持スイッチ、  ２６…出力スイッチ、
５１…短絡配線、  ５２…短絡部、  ５３…電極配線、  ＰＸ…表示画素、
Ｖｄｄ…第１電圧電源線、  Ｖｓｓ…第２電圧電源線、
Ｓｇａ（１〜ｍ）…第１走査線、  Ｓｇｂ（１〜ｍ）…第２走査線、
Ｘ（１〜ｎ）…信号線、  Ｃｓ…保持容量、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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