(57)【要約】【課題】瞬間的な消費電流を低減することにより、電圧降下の発生を抑制することを課題とする。また、電圧降下の発生を抑制して、動作エラーの発生を抑制することを課題とする。また、電圧降下の発生を抑制して、電源の安定化を実現させた半導体装置を提供することを課題とする。【解決手段】搬送波を電気信号に変換するアンテナと、非同期カウンタと、前記電気信号を用いて電源電圧を生成し、前記電源電圧を前記非同期カウンタに供給する回路と、を有し、非同期カウンタは、複数のフリップフロップ回路を有し、複数のフリップフロップ回路の各々は、複数の薄膜トランジスタを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
８６０ＭＨｚ以上９６０ＭＨｚ以下、又は１ＧＨｚ以上５ＧＨｚ以下の周波数の搬送波を電気信号に変換するアンテナと、
１ＭＨｚ以上１００ＭＨｚ以下の周波数で動作する非同期カウンタと、
前記電気信号を用いて電源電圧を生成し、前記電源電圧を前記非同期カウンタに供給する回路と、を有し、
前記非同期カウンタは、複数のフリップフロップ回路を有し、
前記複数のフリップフロップ回路の各々は、複数の薄膜トランジスタを有することを特徴とする半導体装置。
【請求項２】
８６０ＭＨｚ以上９６０ＭＨｚ以下、又は１ＧＨｚ以上５ＧＨｚ以下の周波数の搬送波を電気信号に変換するアンテナと、
複数のフリップフロップ回路を含む非同期カウンタと、
前記電気信号を用いて電源電圧を生成し、前記電源電圧を前記非同期カウンタに供給する回路と、を有し、
前記複数のフリップフロップ回路の各々は、単結晶シリコンをチャネル部に用いたトランジスタを複数有し、
前記トランジスタのチャネル長は、０．５μｍ以上５０μｍ以下であることを特徴とする半導体装置。
【請求項３】
１３．５６ＭＨｚの周波数の搬送波を電気信号に変換するアンテナと、
複数のフリップフロップ回路を含む非同期カウンタと、
前記電気信号を用いて電源電圧を生成し、かつ、生成した前記電源電圧を前記非同期カウンタに供給する回路と、を有し、
前記複数のフリップフロップ回路の各々は、複数の薄膜トランジスタを有し、
前記複数の薄膜トランジスタのそれぞれのチャネル長は、３μｍ以上１００μｍ以下であることを特徴とする半導体装置。
【請求項４】
搬送波を電気信号に変換するアンテナと、
ｍ個（ｍは自然数）のフリップフロップ回路を含む非同期カウンタと、
抵抗素子、容量素子及び複数のインバータから選択された１種又は複数種を有する第１の回路と、
前記電気信号を用いて電源電圧を生成し、かつ、生成した前記電源電圧を前記非同期カウンタと前記第１の回路に供給する第２の回路と、を有し、
前記第１の回路は、前記ｍ個のフリップフロップ回路から選択されたｎ個（ｎは自然数、１≦ｎ≦ｍ）のフリップフロップ回路の出力端子に接続されていることを特徴とする半導体装置。
【請求項５】
請求項１又は請求項３において、
前記回路は、複数の薄膜トランジスタを有することを特徴とする半導体装置。
【請求項６】
請求項１又は請求項３において、
前記アンテナ、前記非同期カウンタおよび前記回路は、同一の絶縁表面上に設けられていることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項３のいずれか一項において、
前記複数のフリップフロップ回路の一端のフリップフロップ回路の入力端子に信号が入力されてから、前記複数のフリップフロップ回路の他端のフリップフロップ回路の出力端子から信号が出力されるまでの期間は、前記搬送波の１周期よりも長いことを特徴とする半導体装置。
【請求項８】
請求項４において、
前記第２の回路は、複数の薄膜トランジスタを有することを特徴とする半導体装置。
【請求項９】
請求項４において、
前記アンテナ、前記非同期カウンタ、前記第１の回路及び前記第２の回路は、同一の絶縁表面上に設けられていることを特徴とする半導体装置。
【請求項１０】
請求項４において、
前記ｍ個のフリップフロップ回路の一端のフリップフロップ回路の入力端子に信号が入力されてから、前記ｍ個のフリップフロップ回路の他端のフリップフロップ回路の出力端子から信号が出力されるまでの期間は、前記搬送波の１周期よりも長いことを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項４のいずれか一項において、
前記電気信号を復調する復調回路を有し、
前記復調回路は、前記非同期カウンタを有することを特徴とする半導体装置。
【請求項１２】
請求項１乃至請求項４のいずれか一項において、
前記電気信号を復調する復調回路と、
前記復調回路により復調された信号の解析を行う命令解析回路とを有し、
前記復調回路と前記命令解析回路の一方又は両方は、前記非同期カウンタを有することを特徴とする半導体装置。
【請求項１３】
請求項１乃至請求項４のいずれか一項において、
前記アンテナに負荷変調を加える変調回路を有し、
前記変調回路は、前記非同期カウンタを有することを特徴とする半導体装置。
【請求項１４】
請求項１乃至請求項４のいずれか一項において、
データを記憶する記憶素子を複数含む記憶回路と、前記記憶回路に対するデータの書き込みとデータの読み出しを制御する制御回路とを有し、
前記記憶回路と前記制御回路の一方又は両方は、前記非同期カウンタを有することを特徴とする半導体装置。
【請求項１５】
請求項１乃至請求項４のいずれか一項において、
データを記憶する記憶素子を複数含む記憶回路と、前記記憶回路に対するデータの書き込みとデータの読み出しを制御する制御回路と、前記アンテナに負荷変調を加える変調回路と、前記記憶回路に記憶されたデータを前記変調回路に供給する記憶制御回路とを有し、
前記記憶回路、前記制御回路、前記変調回路及び前記記憶制御回路から選択された一つ又は複数は、前記非同期カウンタを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電磁波の送信と受信を行うことが可能な半導体装置に関する。
【背景技術】
【０００２】
近年、電磁波の送信と受信を行うことが可能な半導体装置の開発が進められている。このような半導体装置は、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）、ＲＦチップ、ＲＦタグ、ＩＣチップ、ＩＣタグ、ＩＣラベル、無線チップ、無線タグ、電子チップ、電子タグ、無線プロセッサ、無線メモリ等と呼ばれる（例えば、特許文献１参照）。
【特許文献１】特開２００４−２８２０５０号公報  （第１１−１４頁、第５図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
電磁波の送信と受信を行うことが可能な半導体装置は、少なくとも、搬送波を交流の電気信号に変換するアンテナと、アンテナが変換した交流の電気信号を用いて電源電圧を生成する電源回路を有する。なお、搬送波とは、キャリアともよばれ、音声や映像などの低周波の信号を伝送する電磁波のことを指す。
【０００４】
半導体装置は、搬送波を用いて電源電圧を生成するため、瞬間的な消費電流が大きいと、電圧降下が発生することがあった。また、電圧降下が発生すると、半導体装置の各回路に動作エラーが生じてしまうことがあった。
【０００５】
そこで、本発明は、瞬間的な消費電流を低減することにより、電圧降下の発生を抑制することを課題とする。また、電圧降下の発生を抑制して、動作エラーの発生を抑制することを課題とする。また、電圧降下の発生を抑制して、電源の安定化を実現させた半導体装置を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、搬送波を交流の電気信号に変換するアンテナと、電気信号を用いて電源電圧を生成し、かつ、生成した電源電圧を非同期カウンタに供給する電源回路（回路ともいう）と、非同期カウンタとを有する。半導体装置は、アンテナを用いて電磁波の送信と受信を行い、また、アンテナと電源回路を用いて電源電圧の生成を行う。
【０００７】
本発明の半導体装置の第１の構成では、非同期カウンタが複数のフリップフロップ回路を有する。複数のフリップフロップ回路の各々は、絶縁表面を有する基板上に設けられた薄膜トランジスタを複数有する。非同期カウンタは、１ＭＨｚ〜１００ＭＨｚ（１ＭＨｚ以上１００ＭＨｚ以下）の動作特性を示す。搬送波の周波数は、８６０ＭＨｚ〜９６０ＭＨｚ（８６０ＭＨｚ以上９６０ＭＨｚ以下）又は１ＧＨｚ〜５ＧＨｚ（１ＧＨｚ以上５ＧＨｚ以下）である。なお、１ＭＨｚ〜１００ＭＨｚの動作特性を示す非同期カウンタとは、周波数が１ＭＨｚ〜１００ＭＨｚの制御信号に基づいて、動作することが可能な非同期カウンタを意味する。絶縁表面を有する基板とは、例えば、ガラス又はプラスチックからなる基板に相当する。
【０００８】
上記の第１の構成では、非同期カウンタが薄膜トランジスタを複数有し、なおかつ、非同期カウンタが１ＭＨｚ〜１００ＭＨｚの動作特性（動作性能ともいう）を示す点を特徴とする。上記特徴から、複数のフリップフロップ回路のうちの一端のフリップフロップ回路の入力端子に信号が入力されてから、複数のフリップフロップ回路のうちの他端のフリップフロップ回路の出力端子から信号が出力されるまでの期間を、搬送波の１周期よりも長くすることができる。そのため、瞬間的な消費電流を低減し、電源の安定化を実現することができる。
【０００９】
本発明の半導体装置の第２の構成では、非同期カウンタが複数のフリップフロップ回路を有する。複数のフリップフロップ回路の各々は、単結晶シリコンをチャネル部に用いたトランジスタを複数有する。トランジスタのチャネル長は、０．５μｍ〜５０μｍ（０．５μｍ以上５０μｍ以下）である。搬送波の周波数は、８６０ＭＨｚ〜９６０ＭＨｚ又は１ＧＨｚ〜５ＧＨｚである。単結晶シリコンをチャネル部に用いたトランジスタとは、多くの場合において、単結晶シリコン基板を用いたトランジスタである。
【００１０】
また、上記とは異なる本発明の半導体装置の第２の構成では、非同期カウンタが複数のフリップフロップ回路を有する。複数のフリップフロップ回路の各々は、絶縁表面を有する基板上に設けられた薄膜トランジスタを複数有する。薄膜トランジスタのチャネル長は、３μｍ〜１００μｍ（３μｍ以上１００μｍ以下）である。搬送波の周波数は、１３．５６ＭＨｚである。
【００１１】
上記の第２の構成では、トランジスタのチャネル長を、上述の範囲内で設計することにより、トランジスタの駆動能力を低くする。そして、１つのフリップフロップ回路における処理期間（入力端子に信号が入力されてから、出力端子から信号が出力されるまでの期間）を増大させる。そうすると、複数のフリップフロップ回路のうちの一端のフリップフロップ回路の入力端子に信号が入力されてから、複数のフリップフロップ回路のうちの他端のフリップフロップ回路の出力端子から信号が出力されるまでの期間を、搬送波の１周期よりも長くすることができる。そのため、瞬間的な消費電流を低減し、電源の安定化を実現することができる。
【００１２】
本発明の半導体装置の第３の構成は、アンテナ、電源回路（第１の回路ともいう）及び非同期カウンタに加えて、遅延回路（第２の回路ともいう）を有する。非同期カウンタは、ｍ個（ｍは自然数）のフリップフロップ回路を有し、遅延回路は、抵抗素子、容量素子及び複数のインバータから選択された１種又は複数種を有する。遅延回路は、ｍ個のフリップフロップ回路から選択されたｎ個（ｎは自然数、１≦ｎ≦ｍ）のフリップフロップ回路の出力端子に接続されている。
【００１３】
上記の第３の構成では、フリップフロップ回路の出力端子に遅延回路を接続する。そうすると、非同期カウンタが含む複数のフリップフロップ回路のうち、一端に配置されたフリップフロップ回路の入力端子に信号が入力されてから、他端に配置されたフリップフロップ回路の出力端子から信号が出力されるまでの期間を、搬送波の１周期よりも長くすることができる。そのため、瞬間的な消費電流を低減し、電源の安定化を実現することができる。
【００１４】
また、本発明の半導体装置は、アンテナが変換する前記電気信号を復調する復調回路を有する。復調回路は、上述のいずれかの構成の非同期カウンタを有する。
【００１５】
また、本発明の半導体装置は、アンテナが変換する前記電気信号を復調する復調回路と、復調回路により復調された信号の解析を行う命令解析回路を有する。復調回路と命令解析回路の一方又は両方は、上述のいずれかの構成の非同期カウンタを有する。
【００１６】
また、本発明の半導体装置は、アンテナに負荷変調を加える変調回路を有する。変調回路は、上述のいずれかの構成の非同期カウンタを有する。
【００１７】
また、本発明の半導体装置は、データを記憶する記憶素子を複数含む記憶回路と、記憶回路に対するデータの書き込みとデータの読み出しを制御する制御回路を有する。記憶回路と制御回路の一方又は両方は、上述のいずれかの構成の非同期カウンタを有する。
【００１８】
また、本発明の半導体装置は、データを記憶する記憶素子を複数含む記憶回路と、前記記憶回路に対するデータの書き込みとデータの読み出しを制御する制御回路と、前記アンテナに負荷変調を加える変調回路と、前記記憶回路に記憶されたデータを前記変調回路に供給する記憶制御回路を有する。記憶回路、制御回路、変調回路及び記憶制御回路から選択された一つ又は複数は、上述のいずれかの構成の非同期カウンタを有する。
【００１９】
なお、上記の構成において、アンテナ、非同期カウンタおよび電源電圧を生成する回路は、同一の絶縁表面上に設けられていてもよい。また、アンテナ、非同期カウンタ、電源電圧を生成する回路および遅延回路として機能する回路は、同一の絶縁表面上に設けられていてもよい。
【００２０】
搬送波は、一定期間毎に変調されるものであり、搬送波の１周期とは、その１つの一定期間である。また、トランジスタには、１つのチャネル形成領域を含むもの、複数のチャネル形成領域を含むものがある。トランジスタが複数のチャネル形成領域を含む場合、そのチャネル長は、複数のチャネル領域のチャネル長の合計の値である。
【発明の効果】
【００２１】
上記構成を有する本発明は、瞬間的な消費電流を低減することにより、電圧降下の発生を抑制して、さらに、動作エラーの発生を抑制することができる。また、瞬間的な消費電流を低減することにより、電源の安定化を実現することができる。
【発明を実施するための最良の形態】
【００２２】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
【００２３】
本発明の半導体装置の構成について、図１を参照して説明する。本発明の半導体装置１００は、命令解析回路と記憶制御回路を含む回路１０１、記憶回路１０３、アンテナ１０４、電源回路１０９、復調回路１１０及び変調回路１１１を有する。半導体装置１００は、アンテナ１０４と電源回路１０９を必須の構成要素としており、他の要素は、半導体装置１００の用途に従って、適宜設けられる。
【００２４】
命令解析回路と記憶制御回路を含む回路１０１は、復調回路１１０から入力される信号に基づき、命令の解析、記憶回路１０３の制御、外部に送信するデータの変調回路１１１への出力などを行う。
【００２５】
記憶回路１０３は、記憶素子を含む回路１０７と、データの書き込みやデータの読み出しを制御する制御回路１０８を有する。記憶回路１０３には、少なくとも、半導体装置自体の識別番号が記憶されている。識別番号は、他の半導体装置と区別するために用いられる。
【００２６】
また、記憶回路１０３は、有機メモリ、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）及びフラッシュメモリから選択された一種又は複数種を有する。有機メモリは、一対の導電層間に有機化合物を含む層が挟まれた３層の積層体を含む。有機メモリは、構造が単純であるため、作成工程を簡略化することができ、費用を削減することができる。また、構造が単純であるために、積層体の面積を小型化することが容易であり、大容量化を容易に実現することができる。また、不揮発性であり、電池を内蔵する必要がないという長所がある。従って、記憶回路１０３として、有機メモリを用いることが好ましい。
【００２７】
アンテナ１０４は、リーダ／ライタ１１２から供給された搬送波を、交流の電気信号に変換する。また、変調回路１１１により、負荷変調が加えられる。
【００２８】
電源回路１０９は、アンテナ１０４が変換した交流の電気信号を用いて電源電圧を生成し、各回路に電源電圧を供給する。
【００２９】
復調回路１１０は、アンテナ１０４が変換した交流の電気信号を復調し、復調した信号を、命令解析回路と記憶制御回路を含む回路１０１に供給する。
【００３０】
変調回路１１１は、命令解析回路と記憶制御回路を含む回路１０１から供給される信号に基づき、アンテナ１０４に負荷変調を加える。
【００３１】
リーダ／ライタ１１２は、アンテナ１０４に加えられた負荷変調を、搬送波として受信する。また、リーダ／ライタ１１２は、搬送波を半導体装置１００に送信する。
【００３２】
なお、搬送波とは、リーダ／ライタ１１２が発する電磁波である。搬送波の周期は、通信の規格によるが、代表的には、１３．５６ＭＨｚ、８６０ＭＨｚ〜９６０ＭＨｚ、２．４５ＧＨｚがある。
【００３３】
上記の命令解析回路と記憶制御回路を含む回路１０１、記憶回路１０３、電源回路１０９、復調回路１１０及び変調回路１１１の各回路は、その構成に応じて、カウンタ（カウンタ回路ともいう）を有する。カウンタは、クロック信号の分周回路として用いられたり、一定数をカウントして各種制御信号を生成する際に用いられたりする回路である。
【００３４】
カウンタには、同期カウンタと非同期カウンタがある。同期カウンタは、クロック信号に同期して、カウンタの値が更新される構成を有する。非同期カウンタは、クロック信号に同期せず、前段のフリップフロップ回路の出力をもとに、次段のフリップフロップ回路の動作が決定する構成を有する。
【００３５】
本発明は、カウンタとして、非同期カウンタを用いることを特徴とする。より詳しくは、１カウントに要する期間が、搬送波の１周期よりも長い非同期カウンタを用いることを特徴とする。そして、非同期カウンタのクロック信号に同期しない動作を積極的に用いることにより、瞬間的な消費電流を低減して、電圧降下の発生を抑制し、さらに動作エラーの発生を抑制する。また、瞬間的な消費電流を低減することにより、電源の安定化を実現する。
【００３６】
以下に、非同期カウンタの構成について、図２、３を参照して説明する。
【００３７】
非同期カウンタ１２０は、直列に接続された複数のフリップフロップ回路１３１〜１３４を有する（図２（Ａ）参照）。複数のフリップフロップ回路１３１〜１３４の各々は、ＮＡＮＤ回路２５１〜２５６、インバータ回路２５７、２５８を有する（図３参照）。複数のフリップフロップ回路１３１〜１３４の各々は、少なくとも２つの入力端子（図３では、入力端子１、入力端子２、入力端子３の３つを図示）と２つの出力端子（図３では、出力端子４、出力端子５の２つを図示）を有する。複数のフリップフロップ回路１３１〜１３４の各々は、ディレイフリップフロップ（Ｄ−ＦＦ）であり、データ信号が入力端子１に、クロック信号が入力端子２に、セット信号が入力端子３に入力され、出力端子４から出力ＸＱが出力され、出力端子５から出力Ｑが出力される。なお、入力端子３はなくてもよい。また、プリセット信号が入力される入力端子を有していてもよい。
【００３８】
非同期カウンタ１２０が有する複数のフリップフロップ回路１３１〜１３４のうちの１つを、１段とよぶことがある。例えば、図２に示す非同期カウンタ１２０は、４つのフリップフロップ回路を有しているので、４段の非同期カウンタである。
【００３９】
非同期カウンタ１２０が有する複数のフリップフロップ回路１３１〜１３４のうち、クロック信号が入力される初段のフリップフロップ回路を、一端のフリップフロップ回路とよぶことがある。そして、最終段のフリップフロップ回路を、他端のフリップフロップ回路とよぶことがある。例えば、非同期カウンタ１２０では、一端のフリップフロップ回路はフリップフロップ回路１３１であり、他端のフリップフロップ回路はフリップフロップ回路１３４である。
【００４０】
そして、非同期カウンタ１２０が１カウントに要する期間とは、複数のフリップフロップ回路のうち、一端のフリップフロップ回路の入力端子に信号が入力されてから、他端のフリップフロップ回路の出力端子から信号が出力されるまでの期間に相当する。例えば、図２に示す非同期カウンタ１２０では、フリップフロップ回路１３１の入力端子に信号が入力されてから、フリップフロップ回路１３４の出力端子から信号が出力されるまでの期間に相当する。
【００４１】
非同期カウンタ１２０が有するフリップフロップ回路は、ディレイフリップフロップに限らず、ＪＫフリップフロップ（ＪＫ−ＦＦ）、トグルフリップフロップ（Ｔ−ＦＦ）、リセットセットフリップフロップ（ＲＳ−ＦＦ）、リセットセットトグルフリップフロップ（ＲＳＴ−ＦＦ）を用いた構成など、他の公知の回路構成でも構わない。非同期カウンタ１２０の段数も特に制限はなく、回路の機能や目的から適宜決定すればよい。
【００４２】
本発明に用いる非同期カウンタ１２０は、１カウントに要する期間が、搬送波の１周期よりも長いものであり、以下の３つの構成に大別される。第１の構成は、絶縁表面を有する基板上に設けられた薄膜トランジスタを用いることを特徴とする。第２の構成は、トランジスタのサイズに特徴を有する。第３の構成は、回路の構成に特徴を有する。
【００４３】
第１の構成は、薄膜トランジスタを用いることを特徴とする。具体的には、絶縁表面を有する基板上に設けられた薄膜トランジスタの特性を積極的に利用することを特徴とする。
【００４４】
絶縁表面を有する基板上に設けられた薄膜トランジスタからなる非同期カウンタは、典型的には、１ＭＨｚ〜１００ＭＨｚの動作特性を示し、非同期カウンタの１段あたりの時間は、典型的には、１ｎｓｅｃ〜１００ｎｓｅｃである。この場合、１０段前後の非同期カウンタが１カウントに要する期間は、１０ｎｓｅｃ〜１０００ｎｓｅｃとなる。一方、８６０ＭＨｚ〜９６０ＭＨｚ帯の搬送波を用いる場合は、搬送波の１周期は約１ｎｓｅｃである。
【００４５】
従って、薄膜トランジスタを用いることにより、１カウントに要する期間を、搬送波の１周期よりも長くすることができる。その結果、瞬間的な消費電流を低減させて、電源の安定化を実現し、なおかつ、電圧降下の発生を抑制し、動作エラーを防止することができる。この効果は、搬送波が８６０ＭＨｚ〜９６０ＭＨｚ帯、あるいは１ＧＨｚ以上の帯において有効である。
【００４６】
なお、比較のため、単結晶シリコンをチャネル部に用いたトランジスタについて述べる。単結晶シリコンをチャネル部に用いたトランジスタを有する非同期カウンタは、典型的には、１ＧＨｚ以上の動作特性を示し、非同期カウンタの１段あたりの遅延時間は、典型的には、０．０１ｎｓｅｃ〜０．１ｎｓｅｃである。この場合、１０段前後の非同期カウンタが１カウントに要する期間は、０．１ｎｓｅｃ〜１ｎｓｅｃとなる。一方、８６０ＭＨｚ〜９６０ＭＨｚ帯の搬送波を用いる場合は、搬送波の１周期が約１ｎｓｅｃである。従って、１０段前後の非同期カウンタが１カウントに要する期間は、搬送波の１周期よりも短い。
【００４７】
第２の構成は、トランジスタのサイズに特徴を有する。非同期カウンタが１カウントに要する期間は、非同期カウンタを構成するトランジスタのサイズを最適化することにより制御することができる。一般に、トランジスタの駆動能力は、トランジスタのチャネル長が大きいほど低く、また、トランジスタのチャネル幅が小さいほど低い。
【００４８】
例えば、単結晶シリコンをチャネル部に用いたトランジスタであって、チャネル長０．１μｍのトランジスタを有する非同期カウンタが数ＧＨｚの動作特性を示す場合、非同期カウンタの１段あたりの遅延時間は、典型的には、０．０１ｎｓｅｃ〜０．１ｎｓｅｃである。この場合、１０段前後の非同期カウンタが１カウントに要する期間は、０．１ｎｓｅｃ〜１ｎｓｅｃとなる。一方、８６０ＭＨｚ〜９６０ＭＨｚ帯の搬送波を用いる場合は、１周期が約１ｎｓｅｃである。従って、１０段前後の非同期カウンタが１カウントに要する期間は、搬送波の１周期よりも短い。
【００４９】
そこで、本発明の第２の構成では、単結晶シリコンをチャネル部に用いたトランジスタのチャネル長を大きく設計することにより、トランジスタの駆動能力を低くする。そして、非同期カウンタの１段あたりの遅延時間を増大させ、非同期カウンタが１カウントに要する期間を、搬送波の１周期よりも長くする。
【００５０】
例えば、単結晶シリコンをチャネル部に用いたトランジスタのチャネル長を０．５μｍ〜５０μｍに設計すると、１０段前後の非同期カウンタが１カウントに要する期間を、搬送波の１周期より長くすることが可能となる。この構成は、特に、搬送波が８６０ＭＨｚ〜９６０ＭＨｚ帯、あるいは１ＧＨｚ以上の帯において有効である。
【００５１】
また、例えば、絶縁表面を有する基板上に設けられた薄膜トランジスタであって、チャネル長０．５μｍの薄膜トランジスタを有する非同期カウンタが１０ＭＨｚ〜１００ＭＨｚの動作特性を示す場合、非同期カウンタの１段あたりの遅延時間は、典型的には、０．１ｎｓｅｃ〜１ｎｓｅｃである。この場合、１０段前後の非同期カウンタが１カウントに要する期間は、１ｎｓｅｃ〜１０ｎｓｅｃとなる。一方、１３．５６ＭＨｚ帯の搬送波を用いる場合は、１周期が約７５ｎｓｅｃである。従って、１０段前後の非同期カウンタが１カウントに要する期間は、搬送波の１周期よりも短い。
【００５２】
そこで、本発明の第２の構成では、薄膜トランジスタのチャネル長を大きく設計することにより、薄膜トランジスタの駆動能力を低くする。そして、非同期カウンタの１段あたりの遅延時間を増大させ、非同期カウンタが１カウントに要する期間を搬送波の１周期よりも長くする。薄膜トランジスタの特性に依存するが、代表的には、チャネル長を３μｍ〜１００μｍとすると、１０段前後の非同期カウンタが１カウントに要する期間が搬送波の１周期より長くすることができる。この構成は、特に、搬送波が１３．５６ＭＨｚ帯において有効である。
【００５３】
より詳しくは、通常の半導体装置では、非同期カウンタに用いるトランジスタのチャネル長と、周辺の論理回路に用いるトランジスタのチャネル長は同じであるが、本発明は、非同期カウンタに用いるトランジスタのチャネル長を大きく設計する。そして、非同期カウンタの１段あたりの遅延時間を増大させ、１カウントに要する期間を搬送波の１周期よりも長くする。そして、搬送波の１周期の期間に消費される消費電流を低減することを特徴とする。
【００５４】
例えば、回路１０１、１０３、１０９、１１０、１１１から選択された１種又は複数種に含まれる非同期カウンタを第１の回路とよび、回路１０１、１０３、１０９、１１０、１１１を構成する回路であって、非同期カウンタ以外の回路を第２の回路とよぶ。第２の回路は、第１の回路と同様、フリップフロップ回路を有する。第２の回路は、例えば、静止レジスタ、シフトレジスタに相当する。上記の第２の構成では、第１の回路が含むフリップフロップ回路のトランジスタのチャネル長Ｌ１は、第２の回路が含むフリップフロップ回路を構成するトランジスタのチャネル長Ｌ２よりも大きい。つまり、Ｌ１＞Ｌ２を満たす。
【００５５】
第３の構成は、回路構成に特徴を有する。第３の構成は、非同期カウンタを構成する論理回路の出力端子に遅延回路を接続することを特徴とする。より詳しくは、第３の構成では、複数のフリップフロップ回路１３１〜１３４に加えて、遅延回路１２１〜１２４を有することを特徴とする（図２（Ａ）参照）。遅延回路１２１〜１２４は、抵抗素子１２５、容量素子１２６、又は直列に接続された複数（偶数個）のインバータ回路１２７、１２８から選ばれた１つ又は複数に相当する（図２（Ｂ）〜（Ｄ）参照）。遅延回路は、複数のフリップフロップ回路から選択された１つ又は複数の出力端子に接続される。つまり、遅延回路１２１〜１２４は、１つの素子、複数の素子、複数のインバータ、１つの素子と複数のインバータ、複数の素子と複数のインバータのいずれかに相当する。１つの素子とは、抵抗素子１２５または容量素子１２６に相当する。複数の素子とは、１つの抵抗素子１２５と１つの容量素子１２６、１つの抵抗素子１２５と複数の容量素子、複数の抵抗素子と１つの容量素子１２６、複数の抵抗素子、複数の容量素子、複数の抵抗素子と複数の容量素子に相当する。
【００５６】
遅延回路として、容量素子を用いる場合は、次段のフリップフロップ回路の入力端子の寄生容量を用いてもよい。つまり、次段の論理回路を構成するトランジスタのチャネル幅を大きくし、そのトランジスタのゲート容量を用いてもよい。遅延回路１２１〜１２４の配置による遅延時間は、受信する搬送波に応じて、適宜設定するとよい。
【００５７】
なお、上記の説明では、第１の構成、第２の構成、第３の構成の各々について別々に説明したが、本発明は、第１の構成、第２の構成及び第３の構成から選択された複数の構成を有していてもよい。つまり、本発明は、複数の構成を組み合わせた構成でもよい。複数の構成を組み合わせることにより、非同期カウンタが１カウントに要する期間を、搬送波の１周期よりも長くしてもよい。
【実施例１】
【００５８】
本発明の非同期カウンタ１２０が奏する有利な効果について、時間と電流の関係を示すグラフを用いて説明する（図４（Ａ）参照）。グラフに示す波形は、非同期カウンタ１２０が「１１１１」から「００００」に変化する動作を行ったときの波形である。また、比較のために、グラフには、同期カウンタの波形と、本発明とは異なる非同期カウンタの波形を示す。また、同期カウンタと非同期カウンタは、いずれも４桁の２進カウンタである。
【００５９】
本発明と異なる非同期カウンタとは、上述の第１の構成、第２の構成及び第３の構成に該当しない構成の非同期カウンタという意味である。具体的には、本発明と異なる非同期カウンタとは、以下の４つの場合のいずれかに該当する。１つは非同期カウンタが薄膜トランジスタを有し、１ＭＨｚ〜１００ＭＨｚの動作特性を示さない場合、１つは非同期カウンタが単結晶シリコンをチャネル部に用いたトランジスタを有し、チャネル長が０．５〜５０μｍを満たさない場合である。また、１つは非同期カウンタが薄膜トランジスタを有し、チャネル長が３〜１００μｍを満たさない場合、１つは遅延回路を有していない場合である。
【００６０】
波形１４１は同期カウンタの波形であり、波形１４２は本発明とは異なる非同期カウンタの波形である。波形１４３と波形１４４は、前述した第１の構成、第２の構成又は第３の構成の非同期カウンタ１２０の波形である。波形１４１、波形１４２及び波形１４３は、それぞれカウンタの１段あたりの遅延時間が異なっている。
【００６１】
波形１４１から、同期カウンタは、１つの動作に時間Ａが必要である。また、波形１４１から、１つの動作を行うのに、同期カウンタに最大で電流ａが流れていることが分かる。波形１４２から、非同期カウンタは、１つの動作に時間Ｂが必要であり、最大で電流ｂが流れていることが分かる。波形１４３から、非同期カウンタ１２０は、１つの動作に時間Ｃが必要であり、最大で電流ｃが流れることが分かる。波形１４４から、非同期カウンタ１２０は、１つの動作に時間Ｄが必要であり、最大で電流ｄが流れることが分かる。
【００６２】
時間Ａ、時間Ｂ、時間Ｃ、時間Ｄは、Ａ＜Ｂ＜Ｃ＜Ｄを満たし、電流値ａ、電流値ｂ、電流値ｃ、電流値ｄは、ａ＞ｂ＞ｃ＞ｄを満たす。このグラフから、本発明は、非同期カウンタを用いることにより、１カウントに要する期間を制御し、瞬間的な消費電流を低減することができるという有利な効果を奏することが分かる。この効果は、リーダ／ライタから送信される電磁波を基に、電源電圧を生成する半導体装置にとって、特に有利な効果である。その理由として、電磁波を基に、電源電圧を生成する半導体装置は、搬送波の１周期の期間に消費される電流が大きいと、電圧降下が生じ、動作エラーが生じる可能性があるからである。
【００６３】
なお、上記の効果は、１つの動作に必要な時間が、搬送波の１周期よりも大きい場合に限る。そこで、以下には、一例として、搬送波の１周期が時間Ｅの場合に生じる電圧降下について、図４（Ｂ）、（Ｃ）を用いて説明する。
【００６４】
図４（Ｂ）において、波形１４５は搬送波の波形である。また図４（Ｃ）において、波形１４６〜１４９は、電圧降下を起因として、電源電圧（ＶＤＤ）から低下した電圧値を示す。動作エラーが生じない電圧値はＶａ以上とする。
【００６５】
波形１４８と波形１４９は、第１の構成、第２の構成又は第３の構成を有する非同期カウンタ１２０に生じた電圧降下の波形である。また、波形１４６は同期カウンタに生じた電圧降下の波形、波形１４７は本発明の第１の構成、第２の構成及び第３の構成に当てはまらない非同期カウンタに生じた電圧降下の波形である。時間Ａ、時間Ｂ、時間Ｃ、時間Ｄは、Ａ＜Ｂ＜Ｅ＜Ｃ＜Ｄを満たす。
【００６６】
図４（Ｃ）から、本発明に用いる非同期カウンタ１２０は、Ｖａ以下にまで電圧値が下がっていないことが分かる。これは、非同期カウンタ１２０のカウンタの１段あたりの遅延時間を制御することにより、１カウントに要する期間が搬送波の１周期より大きく設定され、搬送波の１周期の期間に消費される消費電流を低減することができているためである。
【００６７】
一方、波形１４６および波形１４７は、Ｖａ以下にまで電圧値が下がってしまうことが分かる。これは、同期カウンタおよび非同期カウンタの１カウントに要する期間が、搬送波の１周期の期間よりも短いためである。また、搬送波の１周期の期間に消費される消費電流が大きいためである。
【実施例２】
【００６８】
本発明の半導体装置の作製方法について、図面を参照して説明する。より詳しくは、薄膜トランジスタ、記憶素子及びアンテナとして機能する導電層を含む半導体装置の作製方法について図面を参照して説明する。薄膜トランジスタは、非同期カウンタ、電源回路等の半導体装置を構成する各回路を構成する素子である。
【００６９】
基板７０１（基体ともよぶ）の一表面に、剥離層７０２を形成する（図５（Ａ）参照）。基板７０１は、絶縁表面を有する。基板７０１がガラスからなる場合は、その面積や形状に大きな制限はない。そのため、基板７０１として、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形の単結晶シリコン基板を用いる場合と比較すると、大きな優位点である。また、基板７０１がプラスチックからなる場合、作製工程の処理温度に耐えうる耐熱性のプラスチックを用いる必要がある。後述するが、好適には、ガラスからなる基板７０１上に薄膜トランジスタを設けた後、当該薄膜トランジスタを剥離して、剥離したトランジスタをプラスチックからなる基板上に設けるとよい。
【００７０】
上記の工程では、剥離層７０２は、基板７０１の全面に設けているが、必要に応じて、基板７０１の全面に剥離層７０２を設けた後に、フォトリソグラフィ法によりパターニングして、選択的に設けてもよい。また、基板７０１に接するように剥離層７０２を形成しているが、必要に応じて、基板７０１に接するように下地となる絶縁層を形成し、当該絶縁層に接するように剥離層７０２を形成してもよい。
【００７１】
剥離層７０２は、公知の手段（スパッタリング法やプラズマＣＶＤ法等）により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）等から選択された元素または前記元素を主成分とする合金材料若しくは化合物材料からなる層を、単層又は積層して形成する。剥離層７０２として珪素を含む層を形成した場合、その珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。
【００７２】
次に、剥離層７０２を覆うように、下地となる絶縁層７０３を形成する。絶縁層７０３は、公知の手段（スパッタリング法やプラズマＣＶＤ法等）により、珪素の酸化物又は珪素の窒化物を含む層を、単層又は積層で形成する。珪素の酸化物材料とは、珪素（Ｓｉ）と酸素（Ｏ）を含む物質であり、酸化珪素、窒素を含む酸化珪素等が該当する。珪素の窒化物材料とは、珪素と窒素（Ｎ）を含む物質であり、窒化珪素、酸素を含む窒化珪素等が該当する。下地となる絶縁層７０３は、基板７０１からの不純物の侵入を防止するブロッキング膜として機能する。
【００７３】
次に、絶縁層７０３上に、非晶質半導体層７０４を形成する。非晶質半導体層７０４は、公知の手段（スパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）により形成する。続いて、非晶質半導体層７０４を公知の結晶化法（レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とレーザ結晶化法を組み合わせた方法等）により結晶化して、結晶質半導体層を形成する。その後、得られた結晶質半導体層を所望の形状にパターニングして、結晶質半導体層７０６〜７１０を形成する（図５（Ｂ）参照）。
【００７４】
結晶質半導体層７０６〜７１０の作成工程の一例について、以下に説明する。まず、プラズマＣＶＤ法を用いて、非晶質半導体層を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体層上に保持させた後、非晶質半導体層に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体層を形成する。その後、必要に応じてレーザ光を照射し、フォトリソグラフィ法を用いたパターニング処理によって結晶質半導体層７０６〜７１０を形成する。レーザ結晶化法で結晶質半導体層７０６〜７１０を形成する場合、気体レーザ又は固体レーザを用いる。気体レーザと固体レーザは、連続発振又はパルス発振のどちらでもよい。
【００７５】
なお、結晶化を助長する金属元素を用いて非晶質半導体層の結晶化を行うと、低温で短時間の結晶化が可能となるうえ、結晶の方向が揃うという利点がある一方、金属元素が結晶質半導体層に残存するためにオフ電流が上昇し、特性が安定しないという欠点がある。そこで、結晶質半導体層上に、ゲッタリングサイトとして機能する非晶質半導体層を形成するとよい。ゲッタリングサイトとなる非晶質半導体層には、リンやアルゴンの不純物元素を含有させる必要があるため、好適には、アルゴンを高濃度に含有させることが可能なスパッタリング法で形成するとよい。その後、加熱処理（ＲＴＡ法やファーネスアニール炉を用いた熱アニール等）を行って、非晶質半導体層中に金属元素を拡散させ、続いて、当該金属元素を含む非晶質半導体層を除去する。そうすると、結晶質半導体層中の金属元素の含有量を低減又は除去することができる。
【００７６】
次に、結晶質半導体層７０６〜７１０を覆うゲート絶縁層７０５を形成する。ゲート絶縁層７０５は、公知の手段（プラズマＣＶＤ法やスパッタリング法）により、珪素の酸化物又は珪素の窒化物を含む層を、単層又は積層して形成する。
【００７７】
次に、ゲート絶縁層７０５上に、第１の導電層と第２の導電層を積層して形成する。第１の導電層は、公知の手段（プラズマＣＶＤ法やスパッタリング法）により、２０〜１００ｎｍの厚さで形成する。第２の導電層は、公知の手段により、１００ｎｍ〜４００ｎｍの厚さで形成する。
【００７８】
第１の導電層と第２の導電層は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。
【００７９】
第１の導電層と第２の導電層の組み合わせの例を挙げると、窒化タンタルからなる層とタングステンからなる層、窒化タングステンからなる層とタングステンからなる層、窒化モリブデンからなる層とモリブデンからなる層等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電層と第２の導電層を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデンからなる層とアルミニウムからなる層とモリブデンからなる層の積層構造を採用するとよい。
【００８０】
次に、フォトリソグラフィ法により、レジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、ゲート電極として機能する導電層７１６〜７２５を形成する。
【００８１】
次に、フォトリソグラフィ法により、レジストからなるマスクを形成し、結晶質半導体層７０６、７０８〜７１０に、イオンドープ法又はイオン注入法により、Ｎ型を付与する不純物元素を低濃度に添加して、不純物領域７１１、７１３〜７１５とチャネル形成領域７８０、７８２〜７８４を形成する。Ｎ型を付与する不純物元素は、１５族に属する元素を用いれば良く、例えばリン（Ｐ）、砒素（Ａｓ）を用いる。
【００８２】
次に、フォトリソグラフィ法により、レジストからなるマスクを形成し、結晶質半導体層７０７に、Ｐ型を付与する不純物元素を添加して、不純物領域７１２とチャネル形成領域７８１を形成する。Ｐ型を付与する不純物元素は、例えばボロン（Ｂ）を用いる。
【００８３】
次に、ゲート絶縁層７０５と導電層７１６〜７２５を覆うように、絶縁層を形成する。絶縁層は、公知の手段（プラズマＣＶＤ法やスパッタリング法）により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む層や、有機樹脂などの有機材料を含む層を、単層又は積層して形成する。次に、絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電層７１６〜７２５の側面に接する絶縁層（サイドウォールともよぶ）７３９〜７４３を形成する（図５（Ｃ）参照）。また、絶縁層７３９〜７４３の作成と同時に、絶縁層７０５をエッチングして、絶縁層７３４〜７３８を形成する。絶縁層７３９〜７４３は、後にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  ｄｒａｉｎ）領域を形成する際のドーピング用のマスクとして用いる。
【００８４】
次に、フォトリソグラフィ法により、レジストからなるマスクを形成する。そして、そのレジストマスクと絶縁層７３９〜７４３をマスクとして用いて、結晶質半導体層７０６、７０８〜７１０にＮ型を付与する不純物元素を添加して、第１の不純物領域（ＬＤＤ領域ともよぶ）７２７、７２９、７３１、７３３と、第２の不純物領域７２６、７２８、７３０、７３２とを形成する。第１の不純物領域７２７、７２９、７３１、７３３の不純物元素の濃度は、第２の不純物領域７２６、７２８、７３０、７３２の不純物元素の濃度よりも低い。上記工程を経て、Ｎチャネル型の薄膜トランジスタ７４４、７４６〜７４８と、Ｐチャネル型の薄膜トランジスタ７４５が完成する。
【００８５】
続いて、薄膜トランジスタ７４４〜７４８を覆うように、絶縁層を単層又は積層して形成する（図６（Ａ）参照）。薄膜トランジスタ７４４〜７４８を覆う絶縁層は、公知の手段（ＳＯＧ法、液滴吐出法等）により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ、シロキサン等の有機材料等により、単層又は積層で形成する。シロキサンとは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。また、置換基として、フルオロ基を用いてもよい。また、置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００８６】
例えば、薄膜トランジスタ７４４〜７４８を覆う絶縁層が３層構造の場合、１層目の絶縁層７４９として酸化珪素を含む層を形成し、２層目の絶縁層７５０として樹脂を含む層を形成し、３層目の絶縁層７５１として窒化珪素を含む層を形成するとよい。
【００８７】
なお、絶縁層７４９〜７５１を形成する前、又は絶縁層７４９〜７５１のうちの１つ又は複数を形成した後に、半導体層の結晶性の回復や半導体層に添加された不純物元素の活性化、半導体層の水素化を目的とした加熱処理を行ってもよい。加熱処理には、熱アニール、レーザアニール法又はＲＴＡ法などを適用するとよい。
【００８８】
次に、フォトリソグラフィ法により、絶縁層７４９〜７５１をエッチングして、第２の不純物領域７２６、７２８、７３０、７３２、不純物領域７８５を露出させる開口部を形成する。続いて、開口部を充填するように、導電層を形成し、当該導電層をパターン加工して、ソース配線又はドレイン配線として機能する導電層７５２〜７６１を形成する。
【００８９】
導電層７５２〜７６１は、公知の手段（プラズマＣＶＤ法やスパッタリング法）により、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ネオジウム（Ｎｄ）等から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、アルミニウムを主成分とし珪素を含む材料、アルミニウムを主成分とし、ニッケル、炭素及び珪素から選択された１種又は複数種とを含む材料に相当する。導電層７５２〜７６１は、例えば、バリア層と珪素を含むアルミニウム層とバリア層の積層構造、バリア層と珪素を含むアルミニウム層と窒化チタン層とバリア層の積層構造を採用するとよい。なお、珪素を含むアルミニウム層が含むシリコンは、０．１ｗｔ％〜５ｗｔ％とする。また、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムや珪素を含むアルミニウムは、抵抗値が低く、安価であるため、導電層７５２〜７６１を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムや珪素を含むアルミニウムのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア層を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元して、結晶質半導体層とバリア層の接続不良の発生を抑制することができる。
【００９０】
次に、導電層７５２〜７６１を覆うように、絶縁層７６２を形成する（図６（Ｂ）参照）。絶縁層７６２は、公知の手段（ＳＯＧ法、液滴吐出法等）を用いて、無機材料又は有機材料により、単層又は積層で形成する。絶縁層７６２は、好適には、０．７５μｍ〜３μｍの厚さで形成する。
【００９１】
続いて、フォトリソグラフィ法により、絶縁層７６２をエッチングして、導電層７５７、７５９、７６１を露出させる開口部を形成する。続いて、開口部を充填するように、導電層を形成する。導電層は、公知の手段（プラズマＣＶＤ法やスパッタリング法）を用いて、導電性材料により形成する。次に、導電層をパターン加工して、導電層７６３〜７６５を形成する。
【００９２】
導電層７６３〜７６５は、記憶素子が含む一対の導電層のうちの一方の導電層となる。従って、好適には、導電層７６３〜７６５は、チタン、又はチタンを主成分とする合金材料若しくは化合物材料により、単層又は積層で形成するとよい。チタンは、抵抗値が低いため、記憶素子のサイズの縮小につながり、高集積化を実現することができる。また、導電層７６３〜７６５を形成するためのフォトリソグラフィ工程においては、下層の薄膜トランジスタ７４４〜７４８にダメージを与えないために、ウエットエッチング加工を行うとよく、エッチング剤にはフッ化水素又はアンモニア過水を用いるとよい。
【００９３】
次に、導電層７６３〜７６５を覆うように、絶縁層７６６を形成する。絶縁層７６６は、公知の手段（ＳＯＧ法、液滴吐出法等）を用いて、無機材料又は有機材料により、単層又は積層で形成する。また、絶縁層７６６は、好適には、０．７５μｍ〜３μｍの厚さで形成する。続いて、フォトリソグラフィ法により、絶縁層７６６をエッチングして、導電層７６３〜７６５を露出させる開口部７６７〜７６９を形成する。
【００９４】
次に、導電層７６５に接するように、アンテナとして機能する導電層７８６を形成する（図７（Ａ）参照）。導電層７８６は、公知の手段（プラズマＣＶＤ法、スパッタリング法、印刷法、液滴吐出法）を用いて、導電性材料により形成する。好ましくは、導電層７８６は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。
【００９５】
具体的には、導電層７８６は、スクリーン印刷法により、銀を含むペーストを用いて形成し、その後、５０〜３５０℃の加熱処理を行って形成する。又は、スパッタリング法によりアルミニウム層を形成し、当該アルミニウム層をパターン加工することにより形成する。アルミニウム層のパターン加工は、ウエットエッチング加工を用いるとよく、ウエットエッチング加工後は２００〜３００℃の加熱処理を行うとよい。
【００９６】
次に、導電層７６３、７６４に接するように有機化合物を含む層７８７を形成する（図７（Ｂ）参照）。有機化合物を含む層７８７は、公知の手段（液滴吐出法や蒸着法等）により形成する。続いて、有機化合物を含む層７８７に接するように、導電層７７１を形成する。導電層７７１は、公知の手段（スパッタリング法や蒸着法等）により形成する。
【００９７】
以上の工程を経て、導電層７６３、有機化合物を含む層７８７及び導電層７７１の積層体からなる記憶素子７８９と、導電層７６４、有機化合物を含む層７８７及び導電層７７１の積層体からなる記憶素子７９０が完成する。
【００９８】
なお、上記の作成工程では、有機化合物を含む層７８７の耐熱性が強くないため、アンテナとして機能する導電層７８６を形成する工程の後に、有機化合物を含む層７８７を形成する工程を行うことを特徴とする。
【００９９】
次に、記憶素子７８９、７９０、アンテナとして機能する導電層７８６を覆うように、公知の手段（ＳＯＧ法、液滴吐出法等）により、保護層として機能する絶縁層７７２を形成する。絶縁層７７２は、ＤＬＣ（ダイヤモンドライクカーボン）などの炭素を含む層、窒化珪素を含む層、窒化酸化珪素を含む層、有機材料（好ましくはエポキシ樹脂）により形成する。
【０１００】
次に、剥離層７０２が露出するように、フォトリソグラフィ法により、絶縁層７０３、７４９、７５０、７５１、７６２、７６６をエッチングして、開口部７７３、７７４を形成する（図８（Ａ）参照）。
【０１０１】
次に、開口部７７３、７７４にエッチング剤を導入して、剥離層７０２を除去する（図８（Ｂ）参照）。エッチング剤は、フッ化ハロゲンを含む気体又は液体を使用する。例えば、三フッ化塩素（ＣｌＦ３）、三フッ化窒素（ＮＦ３）、三フッ化臭素（ＢｒＦ３）、フッ化水素（ＨＦ）がある。なお、エッチング剤として、フッ化水素を使用する場合は、剥離層７０２として、酸化珪素からなる層を用いる。
【０１０２】
上記工程を経て、薄膜トランジスタ７４４〜７４８と、記憶素子７８９、７９０の素子群と、アンテナとして機能する導電層７８６とを含む薄膜集積回路７９１が、基板７０１から剥離される。
【０１０３】
薄膜集積回路７９１が剥離された基板７０１は、コストの削減のために、再利用するとよい。また、絶縁層７７２は、剥離層７０２を除去した後に、薄膜集積回路７９１が飛散しないように、設けたものである。薄膜集積回路７９１は小さく薄く軽いために、剥離層７０２を除去した後は、基板７０１に密着していないために飛散しやすい。しかしながら、薄膜集積回路７９１上に絶縁層７７２を形成することで、薄膜集積回路７９１に重みが付き、基板７０１からの飛散を防止することができる。また、薄膜集積回路７９１単体では薄くて軽いが、絶縁層７７２を形成することで、巻かれた形状になることがなく、ある程度の強度を確保することができる。
【０１０４】
次に、薄膜集積回路７９１の一方の面を、第１の基板７７６に接着させて、基板７０１から完全に剥離する（図９参照）。続いて、薄膜集積回路７９１の他方の面を、第２の基板７７５に接着させ、その後加熱処理と加圧処理の一方又は両方を行って、薄膜集積回路７９１を、第１の基板７７６と第２の基板７７５により封止する。
【０１０５】
第１の基板７７６と第２の基板７７５は、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなるフィルム、繊維質な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）と接着性合成樹脂フィルム（アクリル系合成樹脂、エポキシ系合成樹脂等）との積層フィルムなどに相当する。フィルムは、加熱処理と加圧処理により、被処理体と接着されるものである。加熱処理と加圧処理を行う際には、フィルムの最表面に設けられた接着層か、又は最外層に設けられた層（接着層ではない）を加熱処理によって溶かし、加圧により接着する。
【０１０６】
また、第１の基板７７６と第２の基板７７５の表面には接着層が設けられていてもよいし、接着層が設けられていなくてもよい。接着層は、熱硬化樹脂、紫外線硬化樹脂、酢酸ビニル樹脂系接着剤、ビニル共重合樹脂系接着剤、エポキシ樹脂系接着剤、ウレタン樹脂系接着剤、ゴム系接着剤、アクリル樹脂系接着剤等の接着剤を含む層に相当する。
【０１０７】
第１の基板７７６と第２の基板７７５がプラスチックからなる場合、薄型、軽量で、曲げることが可能であるためデザイン性に優れ、フレキシブルな形状への加工が容易である。また、耐衝撃性に優れ、様々な物品に貼り付けたり、埋め込んだりすることが容易であり、多種多様な分野で活用することができる。
【０１０８】
上記の構成において、記憶素子７８９、７９０は、一対の導電層間に、有機化合物を含む層が設けられた素子であり、データの書き込みは、一対の導電層を短絡させることにより行う。データの読み出しは、記憶素子７８９、７９０の抵抗値の相違を読み取ることにより行う。記憶素子７８９、７９０は、不揮発性である点、データの書き換えが不可能である点、データの書き込みを行っていない記憶素子がある限り、データの追記が可能である点を特徴とする。また、３層の積層体からなるため、作製が簡単である点を特徴とする。また、積層部分の面積を縮小が容易であるため、高集積化を容易に実現することができる点を特徴とする。
【実施例３】
【０１０９】
本発明の半導体装置の作製方法について、図１０、１１を参照して説明する。
【０１１０】
基板７０１上に、薄膜トランジスタ７４４〜７４８、記憶素子７８９、７９０及びアンテナとして機能する導電層７８６が設けられている。ここまでの工程は、導電層８０１、８０２、８０３、８０４を形成する点以外は、図５〜図７（Ｂ）に示す工程と同様であるため、説明を省略する（図１０（Ａ）参照）。
【０１１１】
次に、複数の素子を覆うように、絶縁層８０５を形成する。続いて、導電層８０２、８０４の一部が露出するように、絶縁層８０５を選択的に除去する。
【０１１２】
次に、剥離層７０２が露出するように、フォトリソグラフィ法により、絶縁層７０３、７４９、７５０、７５１、７６２、７６６、８０５をエッチングして、開口部７７３、７７４を形成する（図１０（Ｂ）参照）。続いて、開口部７７３、７７４にエッチング剤を導入して、剥離層７０２を除去する。
【０１１３】
次に、異方性導電ペースト８０６を用いて、薄膜集積回路７９１を基板８０９に接着させると共に、基板７０１から、薄膜集積回路７９１を剥離する（図１１参照）。
【０１１４】
なお、薄膜集積回路７９１を基板８０９に接着する際、導電層８０２と導電層８０７、導電層８０４と導電層８０８が電気的に接続されるようにする。基板８０９には、画像を表示する画素回路や他の演算回路が設けられており、これらの回路は、導電層８０７、８０８と電気的に接続されている。
【実施例４】
【０１１５】
本発明の半導体装置の作製方法について、図１２、１３を参照して説明する。
【０１１６】
基板７０１上に、薄膜トランジスタ７４４〜７４８、記憶素子７８９、７９０、アンテナとして機能する導電層７８６が設けられている。ここまでの工程は、導電層８２１、８２２を形成する以外は、図５〜図７（Ｂ）に示す工程と同様であるため、説明を省略する（図１２（Ａ）参照）。導電層８２１は、薄膜トランジスタ７４４のソース電極又はドレイン電極に接続し、かつ基板７０１に接している。また、導電層８２２は、薄膜トランジスタ７４５のソース電極又はドレイン電極に接続し、なおかつ基板７０１に接している。
【０１１７】
次に、剥離層７０２が露出するように、フォトリソグラフィ法により、絶縁層７０３、７４９、７５０、７５１、７６２、７６６、７７２をエッチングして、開口部７７３、７７４を形成する（図１２（Ｂ）参照）。続いて、開口部７７３、７７４にエッチング剤を導入して、剥離層７０２を除去する。
【０１１８】
次に、薄膜集積回路７９１の一方の面に、基板８２５を貼り付けて、基板７０１から薄膜集積回路７９１を剥離する（図１３（Ａ）参照）。次に薄膜集積回路７９１の他方の面を、異方性導電ペースト８０６を介して、導電層８０７、８０８が設けられた基板８０９に貼り付ける（図１３（Ｂ）参照）。基板８０９には、例えば、画像を表示する画素部や、他の演算回路が設けられており、導電層８０７、８０８は、画素部や他の演算回路と電気的に接続されている。
【実施例５】
【０１１９】
本発明の半導体装置は、ＲＦＩＤ、ＩＣタグ、無線チップ、電子タグ等に相当するものであり、本発明の半導体装置を用いたものとして、ＩＣカードがある。以下には、本発明の半導体装置を用いたＩＣカードについて、図１４を参照して説明する。
【０１２０】
ＩＣカードは、アンテナとして機能する導電層６１２が設けられた基板６１０上に、薄膜集積回路６１１が貼り付けられている。基板６１０上の導電層６１２と、薄膜集積回路６１１を構成する薄膜トランジスタ６１４に接続された導電層６１５とは、異方性導電ペースト６１６を介して、電気的に接続されている（図１４（Ｃ）、（Ｄ）参照）。なお、基板６１０には、プラスチックからなる基板を用いることが好適である。そうすると、薄型、軽量で、曲げることが可能であるためデザイン性に優れ、フレキシブルな形状への加工が容易である（図１４（Ｂ）参照）。また、耐衝撃性に優れたＩＣカードを提供することができる。
【０１２１】
薄膜集積回路６１１には、上記の実施の形態において説明した非同期カウンタの他、命令解析回路、記憶制御回路、記憶回路、電源回路、復調回路、変調回路から選択された１種又は複数種を設けるとよい。また、ＩＣカードは、アンテナとして機能する導電層６１２を介して、リーダ／ライタと、電磁波の送信又は受信を行う。
【実施例６】
【０１２２】
本発明の半導体装置は、電磁波の送信と受信ができるという機能を活用することにより、その用途は広範にわたる。例えば、半導体装置５１を、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１５（Ａ）参照）、書籍類、包装用容器類（包装紙やボトル等、図１５（Ｂ）参照）、記録媒体（ＤＶＤやビデオテープ等、図１５（Ｃ）参照）、乗物類（自転車等、図１５（Ｄ）参照）、装身具（鞄や眼鏡等、図１５（Ｅ）参照）、食品類、衣類、生活用品類、電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、携帯端末等）等に貼り付けたり、埋め込んだりして活用される。
【０１２３】
例えば、紙幣、硬貨、証書類なら、その表面に貼り付けたり、埋め込んだりする。また、書籍類なら、表紙である紙に貼り付けたり、埋め込んだりする。包装容器類なら、包装容器類を構成する有機樹脂に、貼り付けたり、埋め込んだりする。また、半導体装置が含む記憶回路に識別番号を記憶させることにより、半導体装置に識別機能を持たせれば、半導体装置の用途をさらに広げることができる。例えば、本発明の半導体装置を、物品管理システム、認証機能システム、流通システム等に活用することにより、システムの高機能化、多機能化、付加価値化を図ることができる。本実施例は、他の実施の形態、他の実施例と自由に組み合わせることができる。
【図面の簡単な説明】
【０１２４】
【図１】本発明の半導体装置の構成を説明するための図。
【図２】本発明の半導体装置の構成を説明するための図。
【図３】本発明の半導体装置の構成を説明するための図。
【図４】本発明の半導体装置の構成を説明するための図。
【図５】本発明の半導体装置の作製工程を説明する図。
【図６】本発明の半導体装置の作製工程を説明する図。
【図７】本発明の半導体装置の作製工程を説明する図。
【図８】本発明の半導体装置の作製工程を説明する図。
【図９】本発明の半導体装置の作製工程を説明する図。
【図１０】本発明の半導体装置の作製工程を説明する図。
【図１１】本発明の半導体装置の作製工程を説明する図。
【図１２】本発明の半導体装置の作製工程を説明する図。
【図１３】本発明の半導体装置の作製工程を説明する図。
【図１４】本発明の半導体装置の構成を説明するための図。
【図１５】本発明の半導体装置の構成を説明するための図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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