(57)【要約】【課題】超接合半導体装置において、低比抵抗層からの不純物の拡散によって並列ｐｎ層の実効長が短くなるのを防ぐこと。【解決手段】ｎ+低比抵抗層１１と、その上のｐ型半導体領域１３とｎ型半導体領域１４が交互に繰り返し接合された並列ｐｎ層１２の間に、ｎ+低比抵抗層１１よりも不純物濃度の低いｎバッファ層１６を設ける。このｎバッファ層１６の厚さを、高温処理中にｎ+低比抵抗層１１中の不純物が並列ｐｎ層１２へ向かってｎバッファ層１６中を熱拡散する際の拡散長よりも長い厚さとし、ｎ+低比抵抗層１１から拡散した不純物が並列ｐｎ層１２に達するのを防ぐ。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型の低比抵抗層上に、第１導電型半導体領域と第２導電型半導体領域が交互に繰り返し接合された並列ｐｎ層を有する半導体装置であって、
前記低比抵抗層と前記並列ｐｎ層の間に、前記低比抵抗層よりも不純物濃度の低い第１導電型のバッファ層を有し、該バッファ層は、高温処理中に前記低比抵抗層中の不純物が前記並列ｐｎ層へ向かって当該バッファ層中を熱拡散する際の拡散長よりも長い厚さを有することを特徴とする半導体装置。
【請求項２】
前記バッファ層の厚さは、８μｍ以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記バッファ層の厚さは、１０μｍ以下であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
第１導電型の低比抵抗層上に第１導電型半導体をエピタキシャル成長させる第１の工程と、
前記第１導電型半導体のエピタキシャル成長層に、該エピタキシャル成長層の厚さよりも浅い複数のトレンチを所定の間隔おきに形成する第２の工程と、
前記トレンチ内を第２導電型半導体のエピタキシャル成長により埋める第３の工程と、
前記トレンチ間に残った第１導電型半導体領域および前記トレンチ内に埋め込まれた第２導電型半導体領域よりなる並列ｐｎ層の表面を研磨により平坦にする第４の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
第１導電型の低比抵抗層上に第１導電型半導体を第１の比抵抗でエピタキシャル成長させ、引き続き該第１の比抵抗のエピタキシャル成長層上に第１導電型半導体を第２の比抵抗でエピタキシャル成長させる第１の工程と、
前記第１導電型半導体のエピタキシャル成長層に複数のトレンチを所定の間隔おきに形成する第２の工程と、
前記トレンチ内を第２導電型半導体のエピタキシャル成長により埋める第３の工程と、
前記トレンチ間に残った第１導電型半導体領域および前記トレンチ内に埋め込まれた第２導電型半導体領域よりなる並列ｐｎ層の表面を研磨により平坦にする第４の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１の工程の途中でエピタキシャル成長のためにチャンバー内に供給するガス濃度比を変更することにより、前記第１の比抵抗のエピタキシャル成長と前記第２の比抵抗のエピタキシャル成長を同一チャンバー内で連続して行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の比抵抗は、前記第２の比抵抗よりも低く、かつ前記低比抵抗層の比抵抗よりも高いことを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記第２の工程で、前記第２の比抵抗のエピタキシャル成長層の厚さと同じ深さのトレンチを形成することを特徴とする請求項５〜７のいずれか一つに記載の半導体装置の製造方法。
【請求項９】
前記第２の工程で、前記第２の比抵抗のエピタキシャル成長層の厚さよりも浅いトレンチを形成することを特徴とする請求項５〜７のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）またはバイポーラトランジスタ等に適用可能で、高耐圧化と大電流容量化が両立する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一般に半導体装置は、片面のみに電極部を持つ横型素子と、両面に電極部を持つ縦型素子とに大別できる。縦型素子は、オン時にドリフト電流が流れる方向と、オフ時に逆バイアス電圧による空乏層が延びる方向とが、ともに基板の厚み方向（縦方向）である。例えば、通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴでは、高抵抗のｎ-ドリフト層の部分は、ＭＯＳＦＥＴがオン状態のときは縦方向にドリフト電流を流す領域として働き、オフ状態のときは空乏化して耐圧を高める働きをする。
【０００３】
この高抵抗のｎ-ドリフト層の厚さを薄くする、すなわち電流経路長を短くすることは、オン状態ではドリフト抵抗が低くなるので、ＭＯＳＦＥＴの実質的なオン抵抗（ドレイン−ソース間抵抗）を下げる効果をもたらす。しかし、オフ状態ではｐベース領域とｎ-ドリフト層との間のｐｎ接合から拡張するドレイン−ベース間空乏層の拡張幅が狭くなるため、空乏電界強度がシリコンの最大（臨界）電界強度に速く達することになる。つまり、ドレイン−ソース電圧が素子耐圧の設計値に達する前に、ブレークダウンが生じるため、耐圧（ドレイン−ソース電圧）が低下してしまう。
【０００４】
逆に、ｎ-ドリフト層を厚く形成すると、高耐圧化を図ることができるが、必然的にオン抵抗が大きくなるので、オン損失が増す。このように、オン抵抗（電流容量）と耐圧との間にはトレードオフ関係がある。この関係は、ドリフト層を持つＩＧＢＴ、バイポーラトランジスタおよびダイオード等の半導体装置においても同様に成立することが知られている。また、オン時にドリフト電流が流れる方向と、オフ時に逆バイアス電圧による空乏層が延びる方向とが異なる横型素子でも同様である。この問題に対する解決法として、ドリフト層を、不純物濃度を高めたｎ型の領域とｐ型の領域とを交互に配置した並列ｐｎ層とした半導体装置（以下、超接合半導体装置とする）が公知である。
【０００５】
超接合半導体装置と通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴとの構造上の違いは、ドリフト部が一様・単一の導電型層（不純物拡散層）ではなく、縦型層状のｎ型のドリフト領域と縦型層状のｐ型の仕切領域とを交互に接合した並列ｐｎ層で構成されるということである。この構造では、並列ｐｎ層の不純物濃度が高くても、オフ状態では並列ｐｎ層の縦方向に配向する各ｐｎ接合から空乏層がその横方向双方に拡張し、ドリフト部全体が空乏化するため、高耐圧化を図ることができる。
【０００６】
並列ｐｎ層を作製する方法として、ｎ型半導体層のエピタキシャル成長とｐ型不純物の選択イオン注入を繰り返し行う方法（以下、多段エピタキシャル成長法とする）が公知である。別の方法として、低抵抗基板上にエピタキシャル成長させたｎ型半導体層に複数のトレンチを形成し、そのトレンチをｐ型半導体のエピタキシャル成長層で埋める方法（以下、トレンチ埋め込み法とする）が公知である（例えば、特許文献１参照。）。
【０００７】
トレンチ埋め込み法では、多段エピタキシャル成長法よりもエピタキシャル成長回数が少ないので、コストを低く抑えることができるという利点がある。トレンチ埋め込み法において、ｎ型半導体のエピタキシャル成長層の厚さよりも深くトレンチを形成する方法が公知である（例えば、特許文献２参照。）。
【０００８】
ところで、超接合半導体装置として、並列ｐｎ層と低比抵抗層の間に、耐圧を保持するための厚い低濃度のｎ型半導体層を有するＰｉＮダイオードが公知である（例えば、特許文献３参照。）。また、厚さ４２μｍの並列ｐｎ層と低比抵抗層の間に厚さ３０μｍの低濃度のｎ型半導体層を有する耐圧クラス６００ＶのＭＯＳＦＥＴが公知である（例えば、特許文献４参照。）。これら特許文献３および４は、いずれも逆回復耐量の向上を目的としている。
【０００９】
【特許文献１】特開平１３−１９６５７３号公報
【特許文献２】特開２００３−８６８００号公報（図３）
【特許文献３】特開２００３−２９８０７２号公報（図１）
【特許文献４】特開２００４−２２７１６号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
並列ｐｎ層は、通常、低比抵抗層となる高濃度のｎ型半導体基板の上に形成される。そのため、以下のような問題が生じる。図２３および図２４は、それぞれトレンチ埋め込み法により低比抵抗層１の上に並列ｐｎ層２が形成された状態およびその並列ｐｎ層２の表面にＭＯＳ構造５が作製された状態を示す断面図である。また、図２５は、図２３および図２４に示す断面の深さ方向の不純物濃度分布を示す図であり、同図（ａ）は並列ｐｎ層２の表面ｐ１から並列ｐｎ層２のｐ型半導体領域３を通って低比抵抗層１の裏面ｐ２に至るｐ１−ｐ２の不純物濃度分布を示し、同図（ｂ）は並列ｐｎ層２の表面ｎ１から並列ｐｎ層２のｎ型半導体領域４を通って低比抵抗層１の裏面ｎ２に至るｎ１−ｎ２の不純物濃度分布を示す。
【００１１】
図２３に示すように、トレンチ埋め込み法により並列ｐｎ層２が形成された時点では、並列ｐｎ層２は、トレンチの形状とほぼ同じ形状に形成される。この時点での並列ｐｎ層２のｐ型半導体領域３およびｎ型半導体領域４の深さ方向の実効不純物濃度（ｎ型とｐ型の不純物量を差し引いた値）は、それぞれ図２５の（ａ）および（ｂ）に実線で示す通りである。ＭＯＳＦＥＴを作製する場合、並列ｐｎ層２を形成した後にその表面側にＭＯＳ構造５を作製する必要がある。
【００１２】
ＭＯＳ構造５を作製する工程では、様々な高温処理が行われる。その高温処理の際に、低比抵抗層１からｎ型不純物が拡散する。そのため、並列ｐｎ層２のｐ型半導体領域３が後退し、図２４に示すように、並列ｐｎ層２の実効長が短くなる。図２４において、破線は、高温処理前の並列ｐｎ層２を示している。ＭＯＳ構造５を作製した後の並列ｐｎ層２のｐ型半導体領域３およびｎ型半導体領域４の深さ方向の実効不純物濃度は、それぞれ図２５の（ａ）および（ｂ）に破線で示す通りである。
【００１３】
超接合構造を有するＭＯＳＦＥＴのオフ状態における耐圧は、並列ｐｎ層２の実効長にほぼ比例するため、その実効長が短くなることによって耐圧が低下する。この耐圧の低下を補うためには、予め並列ｐｎ層２の長さを、後の高温処理時に低比抵抗層１から拡散する不純物の拡散長だけ長くしておき、高温処理後の並列ｐｎ層２の長さが、丁度所望の耐圧が得られる長さになるようにする必要がある。同様の問題は、多段エピタキシャル成長法においても発生する。
【００１４】
トレンチ埋め込み法の場合、並列ｐｎ層２を長くするには、トレンチをより深く形成する必要があるため、トレンチのアスペクト比が高くなる。そのため、トレンチエッチングやトレンチを埋め込むためのエピタキシャル成長などのプロセスの難易度が高くなってしまう。多段エピタキシャル成長法の場合には、並列ｐｎ層２を長くすると、エピタキシャル成長および選択的イオン打ち込みの回数が増えるため、コストが上昇してしまう。
【００１５】
上述した４つの特許文献１〜４には、低比抵抗層からのｎ型不純物の拡散によって並列ｐｎ層の実効長が短くなることや、それによる弊害、あるいはそれを防ぐ手段などについては、全く記載されていない。また、特許文献１には、高濃度のｎ型半導体基板上にバッファ層となる第１の比抵抗のエピタキシャル成長層を形成し、その上に並列ｐｎ層を形成するための第２の比抵抗のエピタキシャル成長層を形成する方法については、記載されていない。さらに、特許文献２には、トレンチの深さと、並列ｐｎ層を形成するためのエピタキシャル成長層の厚さの関係についての記載はない。
【００１６】
この発明は、上述した従来技術による問題点を解消するため、並列ｐｎ層の形成後に低比抵抗層からの不純物の拡散によって並列ｐｎ層の実効長が短くなり、それが原因で耐圧が低下するのを防ぐことができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型の低比抵抗層上に、第１導電型半導体領域と第２導電型半導体領域が交互に繰り返し接合された並列ｐｎ層を有する半導体装置であって、前記低比抵抗層と前記並列ｐｎ層の間に、前記低比抵抗層よりも不純物濃度の低い第１導電型のバッファ層を有し、該バッファ層は、高温処理中に前記低比抵抗層中の不純物が前記並列ｐｎ層へ向かって当該バッファ層中を熱拡散する際の拡散長よりも長い厚さを有することを特徴とする。
【００１８】
請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記バッファ層の厚さは、８μｍ以上であることを特徴とする。
【００１９】
請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記バッファ層の厚さは、１０μｍ以下であることを特徴とする。
【００２０】
請求項４の発明にかかる半導体装置の製造方法は、第１導電型の低比抵抗層上に第１導電型半導体をエピタキシャル成長させる第１の工程と、前記第１導電型半導体のエピタキシャル成長層に、該エピタキシャル成長層の厚さよりも浅い複数のトレンチを所定の間隔おきに形成する第２の工程と、前記トレンチ内を第２導電型半導体のエピタキシャル成長により埋める第３の工程と、前記トレンチ間に残った第１導電型半導体領域および前記トレンチ内に埋め込まれた第２導電型半導体領域よりなる並列ｐｎ層の表面を研磨により平坦にする第４の工程と、を含むことを特徴とする。
【００２１】
請求項５の発明にかかる半導体装置の製造方法は、第１導電型の低比抵抗層上に第１導電型半導体を第１の比抵抗でエピタキシャル成長させ、引き続き該第１の比抵抗のエピタキシャル成長層上に第１導電型半導体を第２の比抵抗でエピタキシャル成長させる第１の工程と、前記第１導電型半導体のエピタキシャル成長層に複数のトレンチを所定の間隔おきに形成する第２の工程と、前記トレンチ内を第２導電型半導体のエピタキシャル成長により埋める第３の工程と、前記トレンチ間に残った第１導電型半導体領域および前記トレンチ内に埋め込まれた第２導電型半導体領域よりなる並列ｐｎ層の表面を研磨により平坦にする第４の工程と、を含むことを特徴とする。
【００２２】
請求項６の発明にかかる半導体装置の製造方法は、請求項５に記載の発明において、前記第１の工程の途中でエピタキシャル成長のためにチャンバー内に供給するガス濃度比を変更することにより、前記第１の比抵抗のエピタキシャル成長と前記第２の比抵抗のエピタキシャル成長を同一チャンバー内で連続して行うことを特徴とする。
【００２３】
請求項７の発明にかかる半導体装置の製造方法は、請求項５または６に記載の発明において、前記第１の比抵抗は、前記第２の比抵抗よりも低く、かつ前記低比抵抗層の比抵抗よりも高いことを特徴とする。
【００２４】
請求項８の発明にかかる半導体装置の製造方法は、請求項５〜７のいずれか一つに記載の発明において、前記第２の工程で、前記第２の比抵抗のエピタキシャル成長層の厚さと同じ深さのトレンチを形成することを特徴とする。
【００２５】
請求項９の発明にかかる半導体装置の製造方法は、請求項５〜７のいずれか一つに記載の発明において、前記第２の工程で、前記第２の比抵抗のエピタキシャル成長層の厚さよりも浅いトレンチを形成することを特徴とする。
【００２６】
請求項１〜３の発明によれば、バッファ層は、低比抵抗層から拡散してきた不純物によって高濃度化するが、その不純物が並列ｐｎ層まで拡散するのを防ぐことができるので、最終的な並列ｐｎ層の実効長がトレンチ形成直後の長さに保たれる。従って、耐圧の低下を防ぐことができる。また、請求項２によれば、低比抵抗層から拡散してくる不純物の拡散長が６．３μｍ程度であるので、その不純物がバッファ層を通過して並列ｐｎ層に達するのを防ぐことができる。さらに、請求項３によれば、オン抵抗が高くなり過ぎずに、十分な耐圧を得ることができる。すなわち、バッファ層を１０μｍよりも厚くしても耐圧の上昇効果はほとんどなく、一方、バッファ層が厚くなるのに伴ってオン抵抗が単調に増大するので、耐圧とオン抵抗の兼ね合いより、バッファ層の厚さは１０μｍ以下であるのが適当である。
【００２７】
また、請求項４の発明によれば、低比抵抗層上にエピタキシャル成長した第１導電型半導体層のうち、トレンチの底と低比抵抗層に挟まれる領域がバッファ層となる。また、請求項５〜８の発明によれば、低比抵抗層上にエピタキシャル成長した第１の比抵抗の第１導電型半導体層がバッファ層となる。一方、請求項９の発明によれば、低比抵抗層上にエピタキシャル成長した第１の比抵抗の第１導電型半導体層と、その上の第２の比抵抗の第１導電型半導体層のうち、トレンチの底と第１の比抵抗の第１導電型半導体層に挟まれる領域を合わせた領域がバッファ層となる。
【００２８】
このようにバッファ層があることによって、低比抵抗層から拡散してきた不純物が並列ｐｎ層まで拡散するのを防ぐことができるので、最終的な並列ｐｎ層の実効長がトレンチ形成直後の長さに保たれる。従って、耐圧を確保するのに必要なトレンチの深さを浅くすることができるので、トレンチエッチングおよびトレンチ埋め込みエピタキシャル成長などのプロセスの容易化を図ることができる。また、トレンチエッチングに要する時間が短くなるので、製造コストの削減を図ることができる。
【発明の効果】
【００２９】
本発明にかかる半導体装置およびその製造方法によれば、並列ｐｎ層の形成後に低比抵抗層からの不純物の拡散によって並列ｐｎ層の実効長が短くなり、それが原因で耐圧が低下するのを防ぐことができるという効果を奏する。また、製造プロセスの容易化と製造コストの削減を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００３０】
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋は、それが付されていない層や領域よりも高不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３１】
実施の形態１．
図１は、実施の形態１にかかる半導体装置の活性部の構成を示す断面図である。図１に示すように、ｎ+低比抵抗層１１の上にｎバッファ層１６が設けられている。ｐ型半導体領域１３とｎ型半導体領域１４が周期的に並ぶ並列ｐｎ層１２は、このｎバッファ層１６の上に設けられている。並列ｐｎ層１２の表面には、ｐベース領域２１、ｐ+コンタクト領域２２、ｎ+ソース領域２３、ゲート絶縁膜２４、ゲート電極２５およびソース電極２６からなるＭＯＳ構造１５が作製されている。ｎ+低比抵抗層１１は、ＭＯＳＦＥＴのドレイン層となる。このドレイン層の表面には、ドレイン電極１７が形成されている。
【００３２】
ｎバッファ層１６の不純物濃度は、ｎ+低比抵抗層１１の不純物濃度よりも低く、好ましくは、並列ｐｎ層１２に影響を及ぼさないようにするため、並列ｐｎ層１２の不純物濃度に等しいか、またはそれに近い濃度であるのがよい。ｎバッファ層１６の厚さは、ｎ+低比抵抗層１１からの不純物拡散の影響がほとんどなくなる程度である。すなわち、ｎバッファ層１６の厚さは、ｎ+低比抵抗層１１から拡散してくるｎ型不純物の拡散長よりも厚い。
【００３３】
図２は、熱処理によってｎ+低比抵抗層１１から拡散した不純物の影響を示す図である。図２において、８μｍよりも深い領域がｎ+低比抵抗層１１に相当し、８μｍよりも浅い領域がｎバッファ層１６に相当する。図２より、不純物の拡散長は６．３μｍ程度であることがわかる。これより、ｎバッファ層１６の厚さが８μｍ以上であれば、ｎ+低比抵抗層１１からの不純物の熱拡散をｎバッファ層１６で止めることができる。
【００３４】
図３は、ｎバッファ層１６の厚さと、耐圧およびオン抵抗との関係を示す特性図である。図３より、ｎバッファ層１６の厚さが１０μｍ以上では、耐圧の上昇が飽和しており、ほとんど耐圧が変化していない。それに対して、ｎバッファ層１６が厚くなるのに伴ってオン抵抗が単調に増加し続けるので、ｎバッファ層１６の厚さは１０μｍ以下であるのが適当である。
【００３５】
一例として耐圧クラス６００ＶのＭＯＳＦＥＴの各部の寸法および濃度を挙げると、ｎ+低比抵抗層１１の不純物濃度は２×１０18ｃｍ-3である。並列ｐｎ層１２の深さは４２μｍであり、ｐ型半導体領域１３およびｎ型半導体領域１４はともに５μｍ幅で、４．５×１０15ｃｍ-3の濃度である。ｎバッファ層１６の厚さは８μｍであり、その濃度は、ｎ+低比抵抗層１１からの不純物の拡散の影響が十分に小さい箇所で６×１０15ｃｍ-3である（図２参照）。
【００３６】
図４は、図１に示す断面の深さ方向の不純物濃度分布を示す図であり、同図（ａ）は並列ｐｎ層１２の表面ｐ１から並列ｐｎ層１２のｐ型半導体領域１３を通ってｎ+低比抵抗層１１の裏面ｐ２に至るｐ１−ｐ２の不純物濃度分布を示し、同図（ｂ）は並列ｐｎ層１２の表面ｎ１から並列ｐｎ層１２のｎ型半導体領域１４を通ってｎ+低比抵抗層１１の裏面ｎ２に至るｎ１−ｎ２の不純物濃度分布を示す。
【００３７】
図４に示すように、ｎバッファ層１６をある程度（８〜１０μｍ）厚くすることによって、ｎ+低比抵抗層１１からの不純物の拡散の影響をｎバッファ層１６で十分に小さくすることができる。つまり、ｎ+低比抵抗層１１から拡散してくる不純物が並列ｐｎ層１２に達しないようにすることができる。
【００３８】
従って、実施の形態１によれば、高温の熱処理によって並列ｐｎ層１２の実効長が短くなるのを防ぐことができるので、耐圧が低下するのを防ぐことができる。ただし、実施の形態１では、ＭＯＳＦＥＴの耐圧のほとんどを並列ｐｎ層１２で保持するので、ｎバッファ層１６は、耐圧をほとんど保持せず、また逆回復耐量の向上にほとんど寄与しない程度に薄い。この点で、実施の形態１の半導体装置は、上記特許文献３または４の発明とは異なる。
【００３９】
実施の形態２．
図５〜図１０に、実施の形態２にかかる製造方法に従って製造中のＭＯＳＦＥＴの断面構成を順に示す。まず、図５に示すように、例えば（１００）面またはこれと等価な面を主面とし、かつ例えばアンチモン等の不純物濃度が２×１０18ｃｍ-3程度であるｎ型の低抵抗シリコン基板（ｎ+基板）を用意する。このｎ+基板がｎ+低比抵抗層１１となる。そして、ｎ+基板（ｎ+低比抵抗層１１）の上に、例えば６×１０15ｃｍ-3程度の濃度のｎ型半導体３１を例えば約５０μｍの厚さにエピタキシャル成長させる。
【００４０】
次に、図６に示すように、ｎ型半導体３１の表面に、１．６μｍ以上、例えば２．４μｍの厚さの絶縁膜、例えば酸化膜（窒化膜等でもよい）を形成する。この酸化膜（または、窒化膜等）の厚さは、酸化膜（または、窒化膜等）とシリコンとの選択比に基づいて、例えば４２μｍの深さのトレンチ３３を形成した後でも酸化膜（または、窒化膜等）が残るように設定されている。つづいて、リソグラフィーによって酸化膜（または、窒化膜等）のパターニングを行い、トレンチ形成用のハードマスク３２を形成する。
【００４１】
ハードマスク３２の、酸化膜（または、窒化膜等）の部分および開口部分の幅は、それぞれ例えば５μｍである。つまり、例えば５μｍ間隔で５μｍ幅のハードマスク３２が配置されている。つづいて、例えばドライエッチングにより、ｎ型半導体３１に例えば約４２μｍの深さのトレンチ３３を、トレンチ側壁の面方位が例えば（０１０）面またはこれと等価な面になるように形成する。このような面方位を有するトレンチ３３が形成されるように、ハードマスク３２がパターニングされている。トレンチ形成後に、トレンチ間に残ったｎ型半導体３１の部分が、並列ｐｎ層１２のｎ型半導体領域１４となる。トレンチ３３の底とｎ+低比抵抗層１１の間の部分がｎバッファ層１６となる。
【００４２】
次に、図７に示すように、トレンチ３３内に、ボロンドープのｐ型半導体をエピタキシャル成長させて、トレンチ３３を例えば６×１０15ｃｍ-3程度の濃度のｐ型半導体で埋める。その際、ｐ型半導体をトレンチ３３の幅の１／２以上の膜厚で成長させる。例えば、平面において３μｍの厚さの半導体膜が成長する時間でエピタキシャル成長を行う。これにより、ボイドなどが発生することなく、トレンチ３３の内部を完全に埋め込むことができる。このトレンチ３３内に埋め込まれたｐ型半導体が、並列ｐｎ層１２のｐ型半導体領域１３となる。
【００４３】
次に、図８に示すように、ハードマスク３２の酸化膜等を研磨ストッパとしてＣＭＰ（化学機械研磨）などの研磨を行い、先のｐ型半導体のエピタキシャル成長によりハードマスク３２上に形成されたシリコン層を除去する。次に、図９に示すように、ハードマスク３２を除去する。そして、図１０に示すように、露出した並列ｐｎ層１２の表面をミラー研磨して、その表面の凹凸をなくす。
【００４４】
ここでのミラー研磨量は、例えば１．０μｍ程度である。これは、ハードマスク３２の酸化膜等を研磨ストッパとして研磨を行った後に残った酸化膜等の厚さが０．５μｍ程度であるからである。従って、最終的な並列ｐｎ層１２の深さ方向の長さは、４１μｍ程度になる。なお、ｐ型半導体のエピタキシャル成長層とハードマスク３２の酸化膜等を同時に研磨することによって、並列ｐｎ層１２の表面をミラー面に仕上げてもよい。次に、並列ｐｎ層１２の表面にＭＯＳ構造１５や耐圧構造を作製し、ｎ+低比抵抗層１１の裏面にドレイン電極１７を形成し、図１に示す構成のＭＯＳＦＥＴが完成する。
【００４５】
実施の形態２によれば、ｎ+低比抵抗層１１上にエピタキシャル成長したｎ型半導体３１の層のうち、トレンチ３３の底とｎ+低比抵抗層１１に挟まれる約８μｍの厚さの領域がバッファ層１６となる。それによって、ｎ+低比抵抗層１１から拡散してきた不純物が並列ｐｎ層１２まで拡散するのを防ぐことができるので、最終的な並列ｐｎ層１２の実効長がトレンチ形成直後の長さに保たれる。従って、耐圧を確保するのに必要なトレンチ３３の深さを浅くすることができるので、トレンチエッチングおよびトレンチ埋め込みエピタキシャル成長などのプロセスの容易化を図ることができる。また、トレンチエッチングに要する時間が短くなるので、製造コストの削減を図ることができる。
【００４６】
実施の形態３．
図１１〜図１６に、実施の形態３にかかる製造方法に従って製造中のＭＯＳＦＥＴの断面構成を順に示す。まず、図１１に示すように、実施の形態２と同様、ｎ+低比抵抗層１１となるｎ型の低抵抗シリコン基板（ｎ+基板）を用意する。そして、ｎ+基板（ｎ+低比抵抗層１１）の上に、例えば１×１０16ｃｍ-3程度の濃度のｎ型半導体を例えば約８μｍの厚さにエピタキシャル成長させる。このｎ型半導体の層がｎバッファ層１６となる。
【００４７】
つづいて、ｎバッファ層１６の上に、例えば６×１０15ｃｍ-3程度の濃度のｎ型半導体３１を例えば約４２μｍの厚さにエピタキシャル成長させる。その際、ｎバッファ層１６となるｎ型半導体とこの上のｎ型半導体３１では濃度が異なるが、１回のエピタキシャル成長処理中にチャンバー内に供給するガス濃度比を変更することによって連続して成長させてもよい。これ以降は、実施の形態２と同様であり、図１２、図１３、図１４、図１５および図１６の各断面は、それぞれ実施の形態２の図６、図７、図８、図９および図１０の各断面の構成に相当する。実施の形態３によれば、厚さ約８μｍのｎバッファ層１６が形成されるので、実施の形態２と同様の効果が得られる。
【００４８】
実施の形態４．
図１７〜図２２に、実施の形態４にかかる製造方法に従って製造中のＭＯＳＦＥＴの断面構成を順に示す。まず、図１７に示すように、実施の形態２と同様、ｎ+低比抵抗層１１となるｎ型の低抵抗シリコン基板（ｎ+基板）を用意する。そして、ｎ+基板（ｎ+低比抵抗層１１）の上に、例えば１×１０16ｃｍ-3程度の濃度の第１のｎ型半導体３４を例えば約４μｍの厚さにエピタキシャル成長させる。この第１のｎ型半導体３４の層は、ｎバッファ層１６の一部となる。
【００４９】
つづいて、第１のｎ型半導体３４の上に、例えば６×１０15ｃｍ-3程度の濃度の第２のｎ型半導体３１を例えば約４６μｍの厚さにエピタキシャル成長させる。この第２のｎ型半導体３１とその前にエピタキシャル成長させた第１のｎ型半導体３４を、１回のエピタキシャル成長処理中のチャンバー内への供給ガス濃度比を変更することによって連続して成長させてもよい。これ以降は、実施の形態２と同様であるが、図１８に示すように、第２のｎ型半導体３１の層のうち、トレンチ３３の底と第１のｎ型半導体３４に挟まれる約４μｍの厚さの領域３５もバッファ層１６の一部となる。
【００５０】
図１８、図１９、図２０、図２１および図２２の各断面は、それぞれ実施の形態２の図６、図７、図８、図９および図１０の各断面の構成に相当する。実施の形態４によれば、厚さ約４μｍの第１のｎ型半導体３４と第２のｎ型半導体３１の層のうちの厚さ約４μｍの領域３５を合わせた厚さ約８μｍの領域がｎバッファ層１６となるので、実施の形態２と同様の効果が得られる。
【００５１】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００５２】
以上のように、本発明にかかる半導体装置およびその製造方法は、大電力用半導体装置に有用であり、特に、並列ｐｎ層をドリフト部に有するＭＯＳＦＥＴやＩＧＢＴやバイポーラトランジスタ等の高耐圧化と大電流容量化を両立させることのできる半導体装置に適している。
【図面の簡単な説明】
【００５３】
【図１】実施の形態１にかかる半導体装置の活性部の構成を示す断面図である。
【図２】熱処理による低比抵抗層からの不純物の拡散の様子を示す図である。
【図３】バッファ層の厚さと、耐圧およびオン抵抗との関係を示す特性図である。
【図４】実施の形態１にかかる半導体装置の深さ方向の不純物濃度分布を示す図である。
【図５】実施の形態２にかかる製造方法により製造途中の半導体装置を示す断面図である。
【図６】実施の形態２にかかる製造方法により製造途中の半導体装置を示す断面図である。
【図７】実施の形態２にかかる製造方法により製造途中の半導体装置を示す断面図である。
【図８】実施の形態２にかかる製造方法により製造途中の半導体装置を示す断面図である。
【図９】実施の形態２にかかる製造方法により製造途中の半導体装置を示す断面図である。
【図１０】実施の形態２にかかる製造方法により製造途中の半導体装置を示す断面図である。
【図１１】実施の形態３にかかる製造方法により製造途中の半導体装置を示す断面図である。
【図１２】実施の形態３にかかる製造方法により製造途中の半導体装置を示す断面図である。
【図１３】実施の形態３にかかる製造方法により製造途中の半導体装置を示す断面図である。
【図１４】実施の形態３にかかる製造方法により製造途中の半導体装置を示す断面図である。
【図１５】実施の形態３にかかる製造方法により製造途中の半導体装置を示す断面図である。
【図１６】実施の形態３にかかる製造方法により製造途中の半導体装置を示す断面図である。
【図１７】実施の形態４にかかる製造方法により製造途中の半導体装置を示す断面図である。
【図１８】実施の形態４にかかる製造方法により製造途中の半導体装置を示す断面図である。
【図１９】実施の形態４にかかる製造方法により製造途中の半導体装置を示す断面図である。
【図２０】実施の形態４にかかる製造方法により製造途中の半導体装置を示す断面図である。
【図２１】実施の形態４にかかる製造方法により製造途中の半導体装置を示す断面図である。
【図２２】実施の形態４にかかる製造方法により製造途中の半導体装置を示す断面図である。
【図２３】従来の半導体装置の要部を示す断面図である。
【図２４】従来の半導体装置の要部を示す断面図である。
【図２５】従来の半導体装置の深さ方向の不純物濃度分布を示す図である。
【符号の説明】
【００５４】
１１  ｎ+低比抵抗層
１２  並列ｐｎ層
１３  ｐ型半導体領域
１４  ｎ型半導体領域
１６  ｎバッファ層
３１，３４  ｎ型半導体
３３  トレンチ
【図１】
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【図２】
2006287127.tif 000004
【図３】
2006287127.tif 000005
【図４】
2006287127.tif 000006
【図５】
2006287127.tif 000007
【図６】
2006287127.tif 000008
【図７】
2006287127.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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