(57)【要約】【課題】本発明は、ＲＯＭ領域を混載するＳＲＡＭセルに関する。【解決手段】ＳＲＡＭセル１は、２個のゲートＦＥＴＱ１１、Ｑ１２と、２個のＰｃｈＦＥＴＱ１３、Ｑ１５と、２個のＮｃｈＦＥＴＱ１４、Ｑ１６がたすき掛け構造となっており、ＰｃｈＦＥＴＱ１３がデプレッション型素子で構成されていて、他の全てのＦＥＴＱ１１、Ｑ１２、Ｑ１４〜Ｑ１６がエンハンスメント型素子で構成されている。したがって、ＦＥＴＱ１６の出力がＬレベル固定となり、最終的に、ＳＲＡＭセル１は、ゲートＦＥＴＱ１１の電位がＬレベルの電位となって、たすき掛けされているもう一方のゲートＦＥＴＱ１２の電位がＨレベルの電位が固定されることとなり、ＲＯＭ化される。【選択図】          図１
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【特許請求の範囲】
【請求項１】
２個のゲートＦＥＴ、２個のＰチャネルＦＥＴ及び２個のＮチャネルＦＥＴがたすき掛け構成されているＳＲＡＭセルにおいて、前記２個のＰチャネルＦＥＴのうち一方のＰチャネルＦＥＴを選択的にエンハンスメント型ＦＥＴからデプレッション型ＦＥＴに変更して、当該ＰチャネルＦＥＴの選択に応じたデータを格納することを特徴とするＳＲＡＭセル。
【請求項２】
２個のゲートＦＥＴ、２個のＰチャネルＦＥＴ及び２個のＮチャネルＦＥＴがたすき掛け構成されているＳＲＡＭセルにおいて、前記２個のＮチャネルＦＥＴのうち一方のＮチャネルＦＥＴを選択的にエンハンスメント型ＦＥＴからデプレッション型ＦＥＴに変更して、当該ＮチャネルＦＥＴの選択に応じたデータを格納することを特徴とするＳＲＡＭセル。
【請求項３】
２個のゲートＦＥＴ、２個のロード抵抗及び２個のＮチャネルＦＥＴがたすき掛け構成されているＳＲＡＭセルにおいて、前記２個のロード抵抗のうち一方のロード抵抗のメタル配線を選択的に切断して、当該ロード抵抗の選択に応じたデータを格納することを特徴とするＳＲＡＭセル。
【請求項４】
２個のゲートＦＥＴ、２個のロード抵抗及び２個のＮチャネルＦＥＴがたすき掛け構成されているＳＲＡＭセルにおいて、前記２個のロード抵抗のうち一方のロード抵抗のメタル配線を選択的に切断するとともに、当該選択されたロード抵抗と相反する前記ＮチャネルＦＥＴのドレインノードのメタル配線を切断して、当該ロード抵抗の選択に応じたデータを格納することを特徴とするＳＲＡＭセル。
【請求項５】
前記ＳＲＡＭセルは、前記データとして、セキュリティーコードを格納することを特徴とする請求項１から請求項４のいずれかに記載のＳＲＡＭセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭセルに関し、詳細には、一部をＲＯＭ化してＲＯＭ領域を混載するＳＲＡＭセルに関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）セルは、一般的に、６ＦＥＴ（Field Effect Transistor ：電解効果トランジスタ ）構造の場合、図６に示すように、そのセル構造が構成されており、ワード線ＷＬ、／ＷＬのゲートＦＥＴＱ１０１とゲートＦＥＴＱ１０２が閉じられることで、たすき掛けされているＣＭＯＳ（Complementary Metal Oxide Semiconductor ）インバータである４個のＦＥＴＱ１０３〜Ｑ１０６で、データ線ＢＬ、／ＢＬの電位を保持する。
【０００３】
また、４ＦＥＴ構成のＳＲＡＭセルは、図７に示すように、そのセル構造が構成されており、６ＦＥＴ構成のＳＲＡＭのＰｃｈＦＥＴであるＦＥＴＱ１０３、Ｑ１０５を高抵抗（負荷）Ｒ１０３、Ｒ１０５に置き換えたものである。したがって、ワード線ＷＬ、／ＷＬのゲートＦＥＴＱ１０１、Ｑ１０２が閉じられることで、たすき掛けされている２個の高抵抗Ｒ１０３、Ｒ１０５と２個のＦＥＴＱ１０４、Ｑ１０６で、データ線ＢＬ、／ＢＬの電位を保持する。
【０００４】
そして、従来、フリップフロップ用トランジスタと前記フリップフロップ用トランジスタのデータ入出力用トランジスタと、前記フリップフロップ用トランジスタの負荷素子とを備えたスタティックフリップフロップを利用した半導体メモリ素子において、前記負荷素子がアンチヒューズ素子により構成された半導体メモリ素子が提案されている（特許文献１参照）。
【０００５】
すなわち、この従来技術は、ＳＲＡＭ構造を、負荷素子を備えたＳＲＡＭで構成するとともに、当該負荷素子をアンチヒューズ素子とし、ＲＯＭ（Read Only Memory）化する部分のアンチヒューズ素子の一方に絶縁破壊電圧を印加して低抵抗化することで、フリップフロップの負荷抵抗値のバランスを失わせて、ハイまたはローの出力に固定させてＲＯＭ化している。
【０００６】
そして、このようなＳＲＡＭのＲＯＭ化は、セキュリティＲＯＭを安価に構成する必要があることから、要望されている。すなわち、マイコンデバイス内にセキュリティーＲＯＭエリアを設けて、オリジナルデータの改ざん判定策としてランダムコード等をオリジナルデータに埋め込むのに用いられ、このセキュリティーＲＯＭを実現するためには、ロジック数が少ないことが望まれる。
【０００７】
【特許文献１】特開平１１−１３２１７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来技術にあっては、フリップフロップの負荷抵抗をアンチヒューズ素子とする必要があり、構造が複雑で、コストが高くつくという問題がある。
【０００９】
そこで、本発明は、簡単な構成で安価、かつ、少ないロジック数で、ＲＯＭ化したＳＲＡＭセルを提供することを目的としている。
【課題を解決するための手段】
【００１０】
請求項１記載の発明のＳＲＡＭセルは、２個のゲートＦＥＴ、２個のＰチャネルＦＥＴ及び２個のＮチャネルＦＥＴがたすき掛け構成されているＳＲＡＭセルにおいて、前記２個のＰチャネルＦＥＴのうち一方のＰチャネルＦＥＴを選択的にエンハンスメント型ＦＥＴからデプレッション型ＦＥＴに変更して、当該ＰチャネルＦＥＴの選択に応じたデータを格納することにより、上記目的を達成している。
【００１１】
請求項２記載の発明のＳＲＡＭセルは、２個のゲートＦＥＴ、２個のＰチャネルＦＥＴ及び２個のＮチャネルＦＥＴがたすき掛け構成されているＳＲＡＭセルにおいて、前記２個のＮチャネルＦＥＴのうち一方のＮチャネルＦＥＴを選択的にエンハンスメント型ＦＥＴからデプレッション型ＦＥＴに変更して、当該ＮチャネルＦＥＴの選択に応じたデータを格納することにより、上記目的を達成している。
【００１２】
請求項３記載の発明のＳＲＡＭセルは、２個のゲートＦＥＴ、２個のロード抵抗及び２個のＮチャネルＦＥＴがたすき掛け構成されているＳＲＡＭセルにおいて、前記２個のロード抵抗のうち一方のロード抵抗のメタル配線を選択的に切断して、当該ロード抵抗の選択に応じたデータを格納することにより、上記目的を達成している。
【００１３】
請求項４記載の発明のＳＲＡＭセルは、２個のゲートＦＥＴ、２個のロード抵抗及び２個のＮチャネルＦＥＴがたすき掛け構成されているＳＲＡＭセルにおいて、前記２個のロード抵抗のうち一方のロード抵抗のメタル配線を選択的に切断するとともに、当該選択されたロード抵抗と相反する前記ＮチャネルＦＥＴのドレインノードのメタル配線を切断して、当該ロード抵抗の選択に応じたデータを格納することにより、上記目的を達成している。
【００１４】
上記各場合において、例えば、請求項５に記載するように、前記ＳＲＡＭセルは、前記データとして、セキュリティーコードを格納するものであってもよい。
【発明の効果】
【００１５】
本発明のＳＲＡＭセルによれば、ＳＲＡＭセルを構成する２個のＰチャネルＦＥＴ、２個のＮチャネルＦＥＴのうちいずれかのＦＥＴを選択的にエンハンスメント型ＦＥＴからデプレッション型ＦＥＴに変更して、あるいは、２個のロード抵抗のいずれか一方のメタル配線または当該一方のロード抵抗と相対するＮチャネルＦＥＴのドレインノードのメタル配線を切断し、当該選択に応じたデータを格納することにより、簡単な構成で安価、かつ、少ないロジック数で、ＲＯＭ化することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。なお、以下に述べる実施例は、本発明の好適な実施例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。
【実施例１】
【００１７】
図１は、本発明のＳＲＡＭセルの第１実施例を適用したＳＲＡＭセル１の回路構成図である。
【００１８】
図１において、ＳＲＡＭセル１は、２個のゲートＦＥＴＱ１１、Ｑ１２と、２個のＰチャネルＦＥＴ（ＰｃｈＦＥＴ）Ｑ１３、Ｑ１５と、２個のＮチャネルＦＥＴ（ＮｃｈＦＥＴ）Ｑ１４、Ｑ１６がたすき掛け構造となっており、いわゆる６ＦＥＴ構成のＳＲＡＭセルである。
【００１９】
ＳＲＡＭセルは、通常、これら全てのＦＥＴＱ１１〜Ｑ１６が、エンハンスメント型素子、すなわち、ゲートオン（ＯＮ）電圧が０．５Ｖ以上のＦＥＴ素子で構成されている。
【００２０】
そして、本実施例のＳＲＡＭセル１は、ＲＯＭ化するために、ＰｃｈＦＥＴであるＦＥＴＱ１３とＦＥＴＱ１５のいずれか一方、本実施例のＳＲＡＭセル１では、ＰｃｈＦＥＴＱ１３をデプレッション型素子で構成している。
【００２１】
次に、本実施例の作用を説明する。本実施例のＳＲＡＭセル１は、ＳＲＡＭセル１を構成する６個のＦＥＴＱ１１〜Ｑ１６のうち、ＰｃｈＦＥＴＱ１３がデプレッション型素子で構成されている。
【００２２】
したがって、ＰｃｈＦＥＴＱ１３は、通常状態でもオン状態となり、図１に矢印線で示すように、ＦＥＴＱ１６には、電位が発生して、ＮｃｈＦＥＴＱ１６がオン（ＯＮ）となる。その結果、ＦＥＴＱ１６の出力がＬレベル（ローレベル）固定となり、最終的に、ＳＲＡＭセル１は、ゲートＦＥＴＱ１１の電位がＬレベルの電位となって、たすき掛けされているもう一方のゲートＦＥＴＱ１２の電位がＨレベル（ハイレベル）の電位が固定されることとなり、ＲＯＭ化されたこととなる。
【００２３】
なお、上記説明では、ＰｃｈＦＥＴＱ１３をデプレッション型素子で構成しているが、ＰｃｈＦＥＴＱ１５をデプレッション型素子で構成してもよく、このようにすると、ゲートＦＥＴＱ１１とゲートＦＥＴＱ１２の出力電位が反転する。すなわち、ＰｃｈＦＥＴＱ１５をデプレッション型素子で構成すると、ＰｃｈＦＥＴＱ１５は、通常状態でもオン状態となり、ＦＥＴＱ１４には、電位が発生して、ＮｃｈＦＥＴＱ１４がオン（ＯＮ）となる。その結果、ＦＥＴＱ１４の出力がＬレベル固定となり、最終的に、ＳＲＡＭセル１は、ゲートＦＥＴＱ１１の電位がＨレベルの電位となって、たすき掛けされているもう一方のゲートＦＥＴＱ１２の電位がＬレベルの電位が固定されることとなり、ＲＯＭ化されたこととなる。
【実施例２】
【００２４】
図２は、本発明のＳＲＡＭセルの第２実施例を適用したＳＲＡＭセル１０の回路構成図である。
【００２５】
なお、本実施例は、上記第１実施例のＳＲＡＭセル１と同様のＳＲＡＭセルに適用したものであり、本実施例の説明においては、上記第１実施例の説明で用いた符号をそのまま用いて説明する。
【００２６】
図２において、ＳＲＡＭセル１０は、２個のゲートＦＥＴＱ１１、Ｑ１２と、２個のＰｃｈＦＥＴＱ１３、Ｑ１５と、２個のＮｃｈＦＥＴＱ１４、Ｑ１６がたすき掛け構造となっており、いわゆる６ＦＥＴ構成のＳＲＡＭセルである。
【００２７】
本実施例のＳＲＡＭセル１０は、ＲＯＭ化するために、ＮｃｈＦＥＴであるＦＥＴＱ１４とＦＥＴＱ１６のいずれか一方、本実施例のＳＲＡＭセル１０では、ＮｃｈＦＥＴＱ１６をデプレッション型素子で構成している。
【００２８】
次に、本実施例の作用を説明する。本実施例のＳＲＡＭセル１０は、ＳＲＡＭセル１０を構成する６個のＦＥＴＱ１１〜Ｑ１６のうち、ＮｃｈＦＥＴＱ１６がデプレッション型素子で構成されている。
【００２９】
したがって、ＰｃｈＦＥＴＱ１６は、通常状態でもオン状態となり、ＰｃｈＦＥＴＱ１３がオン（ＯＮ）となる。その結果、ＦＥＴＱ１６の出力がＬレベル固定となり、最終的に、ＳＲＡＭセル１０は、ゲートＦＥＴＱ１１の電位がＬレベルの電位となって、たすき掛けされているもう一方のゲートＦＥＴＱ１２の電位がＨレベルの電位が固定されることとなり、ＲＯＭ化されたこととなる。
【００３０】
なお、上記説明では、ＰｃｈＦＥＴＱ１６をデプレッション型素子で構成しているが、ＰｃｈＦＥＴＱ１４をデプレッション型素子で構成してもよく、このようにすると、ゲートＦＥＴＱ１１とゲートＦＥＴＱ１２の出力電位が反転する。すなわち、ＮｃｈＦＥＴＱ１４をデプレッション型素子で構成すると、ＮｃｈＦＥＴＱ１４は、通常状態でもオン状態となり、ＰｃｈＦＥＴＱ１５がオン（ＯＮ）となる。その結果、ＦＥＴＱ１４の出力がＬレベル固定となり、最終的に、ＳＲＡＭセル１は、ゲートＦＥＴＱ１１の電位がＨレベルの電位となって、たすき掛けされているもう一方のゲートＦＥＴＱ１２の電位がＬレベルの電位が固定されることとなり、ＲＯＭ化されたこととなる。
【実施例３】
【００３１】
図３は、本発明のＳＲＡＭセルの第３実施例を適用したＳＲＡＭセル２０の回路構成図である。
【００３２】
図３において、ＳＲＡＭセル２０は、２個のゲートＦＥＴＱ２１、Ｑ２２と、２個の高抵抗素子Ｒ２３、Ｒ２５と、２個のＮチャネルＦＥＴ（ＮｃｈＦＥＴ）Ｑ２４、Ｑ２６がたすき掛け構造となっており、いわゆる４ＦＥＴ構成のＳＲＡＭセルである。
【００３３】
本実施例のＳＲＡＭセル２０は、ＲＯＭ化するために、高抵抗素子Ｒ２３、Ｒ２５のいずれか一方のメタル配線、本実施例のＳＲＡＭセル２０では、高抵抗素子Ｒ２３のメタル配線が、図３に破線の丸内に示すように、切断されることで、非接続状態となっている。
【００３４】
次に、本実施例の作用を説明する。本実施例のＳＲＡＭセル２０は、２個の高抵抗素子Ｒ２３、Ｒ２５のうち、ＦＥＴＱ２４側の高抵抗素子Ｒ２３のメタル配線が非接続状態となっている。
【００３５】
したがって、たすき掛けされているＦＥＴＱ２４のゲート電圧がＨレベル固定となり、通常状態でもオン状態となって、ＮｃｈＦＥＴＱ２４がオン（ＯＮ）となる。その結果、ＦＥＴＱ２４の出力がＬレベル固定となり、最終的に、ＳＲＡＭセル２０は、ゲートＦＥＴＱ２１の電位がＨレベルの電位となって、たすき掛けされているもう一方のゲートＦＥＴＱ２２の電位がＬレベルの電位が固定されることとなり、ＲＯＭ化されたこととなる。
【００３６】
なお、上記説明では、ＮｃｈＦＥＴＱ２４側の高抵抗素子Ｒ２３のメタル配線を非接続状態としているが、ＮｃｈＦＥＴＱ２６側の高抵抗素子Ｒ２５を非接続状態にしてもよく、このようにすると、ゲートＦＥＴＱ２１とゲートＦＥＴ２２の出力電位が反転する。すなわち、ＮｃｈＦＥＴＱ２６側の高抵抗素子Ｒ２５を非接続状態にすると、ＮｃｈＦＥＴＱ２６は、通常状態でもオン状態となり、最終的に、ＳＲＡＭセル２０は、ゲートＦＥＴＱ２１の電位がＬレベルの電位となって、たすき掛けされているもう一方のゲートＦＥＴＱ２２の電位がＨレベルの電位が固定されることとなり、ＲＯＭ化されたこととなる。
【実施例４】
【００３７】
図４は、本発明のＳＲＡＭセルの第４実施例を適用したＳＲＡＭセル３０の回路構成図である。
【００３８】
なお、本実施例は、上記第３実施例のＳＲＡＭセル２０と同様のＳＲＡＭセルに適用したものであり、本実施例の説明においては、上記第３実施例の説明で用いた符号をそのまま用いて説明する。
【００３９】
図４において、ＳＲＡＭセル３０は、２個のゲートＦＥＴＱ２１、Ｑ２２と、２個の高抵抗素子Ｒ２３、Ｒ２５と、２個のＮチャネルＦＥＴ（ＮｃｈＦＥＴ）Ｑ２４、Ｑ２６がたすき掛け構造となっており、いわゆる４ＦＥＴ構成のＳＲＡＭセルとなっている。
【００４０】
本実施例のＳＲＡＭセル３０は、ＲＯＭ化するために、高抵抗素子Ｒ２３、Ｒ２５のいずれか一方のメタル配線、本実施例のＳＲＡＭセル３０では、高抵抗素子Ｒ２３のメタル配線が、図４に破線の丸内に示すように、切断されているとともに、相対するＦＥＴＱ２６のドレインノード接続のためのメタル配線が、図４に破線の丸内に示すように、切断されていることで、非接続状態となっている。
【００４１】
次に、本実施例の作用を説明する。本実施例のＳＲＡＭセル３０は、２個の高抵抗素子Ｒ２３、Ｒ２５のうち、ＦＥＴＱ２４側の高抵抗素子Ｒ２３のメタル配線が非接続状態となっているとともに、相対するＦＥＴＱ２６のドレインノード接続のためのメタル配線が非接続状態となっている。。
【００４２】
したがって、たすき掛けされているＦＥＴＱ２４のゲート電圧がＨレベル固定となり、通常状態でもオン状態となって、ＮｃｈＦＥＴＱ２４がオン（ＯＮ）となる。その結果、最終的に、ＳＲＡＭセル３０は、ゲートＦＥＴＱ２１の電位がＨレベルの電位となって、たすき掛けされているもう一方のゲートＦＥＴＱ２２の電位がＬレベルの電位が固定されることとなり、ＲＯＭ化されたこととなる。
【００４３】
なお、上記説明では、ＮｃｈＦＥＴＱ２４側の高抵抗素子Ｒ２３のメタル配線とＦＥＴＱ２６のドレインノード接続用のメタル配線を非接続状態としているが、ＮｃｈＦＥＴＱ２６側の高抵抗素子Ｒ２５のメタル配線とＦＥＴＱ２４のドレインノード接続用のメタル配線を非接続状態としてもよく、このようにすると、ゲートＦＥＴＱ２１とゲートＦＥＴ２２の出力電位が反転する。すなわち、ＮｃｈＦＥＴＱ２６側の高抵抗素子Ｒ２５のメタル配線とＦＥＴＱ２４のドレインノード接続用のメタル配線を非接続状態とすると、ＮｃｈＦＥＴＱ２６は、通常状態でもオン状態となり、最終的に、ＳＲＡＭセル３０は、ゲートＦＥＴＱ２１の電位がＬレベルの電位となって、たすき掛けされているもう一方のゲートＦＥＴＱ２２の電位がＨレベルの電位が固定されることとなり、ＲＯＭ化されたこととなる。
【００４４】
そして、上記各実施例でＳＲＡＭセルをＲＯＭ化する技術は、例えば、図５に示すように、マイコンチップ４０のＳＲＡＭロジック４１の一部をＲＯＭ化してＲＯＭロジック４１ａとし、マイコンチップ４０内のセキュリティＲＯＭコードを実装するのに適用することができる。なお、図５のマイコンチップ４０には、ＲＯＭ化領域４１ａを有するＳＲＡＭ４１の他に、ＣＰＵ（Central Processing Unit ）４２、ＤＭＡＣ（Direct Memory Access Controller ）４３、セキュリティコントロールロジック４４等が搭載されており、マイコンチップ４０には、ブート用ＲＯＭ４５やワーク用ＲＡＭ４６等が接続される。
【００４５】
そして、このようなＳＲＡＭロジック４１は、ＲＯＭ化領域４１ａの制御にＳＲＡＭロジック４１のＸ、Ｙデコーダをそのまま流用することができるので、ＳＲＡＭロジック４１をＲＯＭ化しても、ロジック面積が増えることがない。
【００４６】
そして、マイコンチップ４０に、コントロールロジック４４を追加することで、第三者からの不正データの読み出しを防止することができる。
【００４７】
なお、上記説明では、マイコンチップ４０内のＳＲＡＭロジック４１の一部のエリアを、ＲＯＭ化しているが、ＳＲＡＭ単体のデバイスにおいても、その一部の領域をＲＯＭ化することで、セキュリティＲＯＭコード内蔵のデバイスを開発することができる。
【００４８】
このように、ＳＲＡＭロジック４１をＲＯＭ化領域４１ａとしているので、少ないロジック数でセキュリティＲＯＭコードを格納することができる。
【００４９】
以上、本発明者によってなされた発明を好適な実施例に基づき具体的に説明したが、本発明は上記のものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５０】
セキュリティＲＯＭコード領域を内蔵するＳＲＡＭセル等に適用することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明のＳＲＡＭセルの第１実施例を適用したＳＲＡＭセルの回路構成図。
【図２】本発明のＳＲＡＭセルの第２実施例を適用したＳＲＡＭセルの回路構成図。
【図３】本発明のＳＲＡＭセルの第３実施例を適用したＳＲＡＭセルの回路構成図。
【図４】本発明のＳＲＡＭセルの第４実施例を適用したＳＲＡＭセルの回路構成図。
【図５】各実施例のＳＲＡＭセルを適用したマイコンチップの回路ブロック図。
【図６】一般的な６ＦＥＴ構造のＳＲＡＭセルの回路構成図。
【図７】一般的な４ＦＥＴ構造のＳＲＡＭセルの回路構成図。
【符号の説明】
【００５２】
１  ＳＲＡＭセル
Ｑ１１、Ｑ１２  ゲートＦＥＴ
Ｑ１３、Ｑ１５  ＰチャネルＦＥＴ（ＰｃｈＦＥＴ）
Ｑ１４、Ｑ１６  ＮチャネルＦＥＴ（ＮｃｈＦＥＴ）
１０  ＳＲＡＭセル
２０  ＳＲＡＭセル
Ｑ２１、Ｑ２２  ゲートＦＥＴ
Ｒ２３、Ｒ２５  高抵抗素子
Ｑ２４、Ｑ２６  ＮチャネルＦＥＴ（ＮｃｈＦＥＴ）
３０  ＳＲＡＭセル
４０  マイコンチップ
４１ａ  ＲＯＭ化領域
４１  ＳＲＡＭ
４２  ＣＰＵ
４３  ＤＭＡＣ
４４  セキュリティコントロールロジック
４５  ＲＯＭ
４６  ＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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