(57)【要約】      （修正有）【課題】スキャン機能及びデータリテンション機能を有する高速パルス基盤のフリップフロップを提供する。【解決手段】ＭＴＣＭＯＳのノーマル動作時には、入力データを受信し、パルス信号及び内部クロック信号に基づいて入力データをラッチし、フリップフロップの出力データとして出力し、ＭＴＣＭＯＳのスキャン動作時には、スキャン信号をラッチするラッチ部、クロック信号及びスキャンイネーブル信号に基づいて、パルス信号及び反転パルス信号を発生させるパルス生成部、及びクロック信号及びスキャンイネーブル信号に基づいて、内部クロック信号及び反転内部クロック信号を発生させ、ＭＴＣＭＯＳのスキャン動作時には、スキャン信号をラッチし、ラッチ部に伝達するスキャン及びリテンション用のラッチ部を備え、ラッチ部とスキャン及びリテンション用のラッチ部とは、互いにデータをやり取りできる信号伝送ラインに連結されるフリップフロップである。【選択図】図６
2006246486.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に応答してデータ入力信号をラッチして、データ出力信号に変換させるＭＴＣＭＯＳフリップフロップにおいて、
前記ＭＴＣＭＯＳのノーマル動作時には、入力されたデータを受信し、パルス信号及び内部クロック信号に基づいて入力された前記入力データをラッチし、自身の出力端に伝送して前記フリップフロップの出力データとして出力し、前記ＭＴＣＭＯＳのスキャン動作時には、スキャン信号をラッチするためのラッチ部と、
クロック信号及びスキャンイネーブル信号に基づいて、パルス信号及び反転パルス信号を発生させるパルス生成部と、
前記クロック信号及び前記スキャンイネーブル信号に基づいて、内部クロック信号及び反転内部クロック信号を発生させ、前記ＭＴＣＭＯＳのスリープモード及びノーマルモードを制御するＭＴＣＭＯＳ制御信号に応答して、前記ＭＴＣＭＯＳのスリープモード時には、前記ノーマル動作時に前記ラッチ部から最終入力されたデータを保存し、前記ＭＴＣＭＯＳがノーマル動作に転換する場合に保存されたデータを前記ラッチ部に伝達するデータリテンション機能を行い、前記ＭＴＣＭＯＳのスキャン動作時には、前記スキャン信号を入力してラッチし、前記スキャン信号を前記ラッチ部に伝達するスキャン及びリテンション用のラッチ部と、を備え、
前記ラッチ部と前記スキャン及びリテンション用のラッチ部とは、互いにデータをやり取りできる信号伝送ラインに連結されることを特徴とするフリップフロップ。
【請求項２】
前記ＭＴＣＭＯＳのスキャン動作時に、前記スキャン及びリテンション用のラッチ部はマスタになり、前記ラッチ部はスレーブになるマスタ−スレーブフリップフロップ構造として機能することを特徴とする請求項１に記載のフリップフロップ。
【請求項３】
前記スキャンイネーブル信号が第１状態である場合、前記ラッチ部は、前記パルス信号の状態に基づいて前記ラッチ部の入力端に入力される前記入力データをラッチし、前記スキャンイネーブル信号が第２状態である場合、前記ラッチ部は、前記内部クロック信号に基づいて前記スキャン及びリテンション用のラッチ部に入力される前記スキャン入力信号をラッチすることを特徴とする請求項１に記載のフリップフロップ。
【請求項４】
前記ＭＴＣＭＯＳ制御信号及び前記スキャンイネーブル信号が第１状態である場合、前記フリップフロップは、ノーマル機能を行い、
前記ＭＴＣＭＯＳ制御信号が第１状態であり、前記スキャンイネーブル信号が第２状態である場合、前記フリップフロップは、スキャン機能を行い、
前記ＭＴＣＭＯＳ制御信号が第２状態である場合、前記フリップフロップは、データリテンション機能を行うことを特徴とする請求項１に記載のフリップフロップ。
【請求項５】
前記フリップフロップがノーマル機能を行う場合には、前記ラッチ部は、前記信号伝送ラインを介して前記スキャン及びリテンション用のラッチ部に常にデータを伝達し、
前記フリップフロップがデータリテンション機能を行う場合には、前記スキャン及びリテンション用のラッチ部は、前記ラッチ部から出力される信号をそれ以上伝達せず、前記ノーマル動作時に前記ラッチ部から最終入力されたデータを維持し、
前記フリップフロップが前記ノーマル機能へ戻る場合には、前記ラッチ部は、前記信号伝送ラインを介して前記スキャン及びリテンション用のラッチ部に保存されたデータを入力され、
前記フリップフロップがスキャン機能を行う場合には、前記スキャン及びリテンション用のラッチ部は、前記スキャン入力信号を入力され、前記ラッチ部は、前記スキャン及びリテンション用のラッチ部から出力された前記スキャン入力信号を外部に出力し、前記スキャン及びリテンション用のラッチ部はマスタになり、前記ラッチ部はスレーブになるマスタ−スレーブフリップフロップ構造として機能することを特徴とする請求項４に記載のフリップフロップ。
【請求項６】
前記ラッチ部は
前記入力データを受信し、前記パルス信号に応答して、前記入力データを伝達する第１三状態バッファと、
前記パルス信号に応答して、前記信号伝送ラインの信号を伝達する第２三状態バッファと、
前記内部クロック信号に応答して、前記第１三状態バッファ及び前記第２三状態バッファの出力を前記信号伝送ラインに伝達する第３三状態バッファと、
前記第１三状態バッファ及び前記第２三状態バッファの出力を反転させて出力するインバータと、を備え、
前記インバータの出力は、前記フリップフロップの出力になることを特徴とする請求項１に記載のフリップフロップ。
【請求項７】
前記ラッチ部は
前記入力データを受信し、前記パルス信号に応答して、前記入力データを伝達する第１三状態バッファと、
前記パルス信号に応答して、前記信号伝送ラインの信号を伝達する第２三状態バッファと、
電源電圧と仮想グラウンドとの間に直列に連結されたＰＭＯＳトランジスタ、第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、
前記第１三状態バッファ及び前記第２三状態バッファの出力を反転させて出力するインバータと、を備え、
前記ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタのゲートには、前記第１三状態バッファ及び前記第２三状態バッファの出力が印加され、前記第２ＮＭＯＳトランジスタのゲートには、前記反転内部クロック信号が印加され、前記ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタとの連結地点は、前記信号伝送ラインに連結されることを特徴とする請求項１に記載のフリップフロップ。
【請求項８】
前記パルス生成部は、
電源電圧と第１ノードとの間に並列に連結された第１及び第２ＰＭＯＳトランジスタと、
前記第１ノードと仮想グラウンドとの間に直列に連結された第１及び第２ＮＭＯＳトランジスタと、
電源電圧と第２ノードとの間に直列に連結された第３及び第４ＰＭＯＳトランジスタと、
前記第２ノードと仮想グラウンドとの間に直列に連結された第３及び第４ＮＭＯＳトランジスタと、
前記第２ノードと仮想グラウンドとの間に並列に連結された第５及び第６ＮＭＯＳトランジスタと、
前記第１ノードの出力を反転させて出力するための第１インバータと、
前記第２ノードの出力を反転させて出力するための第２インバータと、を備え、
前記第１ＰＭＯＳトランジスタ、前記第１ＮＭＯＳトランジスタ、前記第４ＰＭＯＳトランジスタ、及び前記第３ＮＭＯＳトランジスタのゲートには、前記クロック信号が印加され、前記第３ＰＭＯＳトランジスタ及び前記第６ＮＭＯＳトランジスタのゲートには、前記スキャンイネーブル信号が印加され、前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタのゲートには、前記第２ノードの信号が印加され、前記第５ＮＭＯＳトランジスタのゲートには、前記第１インバータの出力が印加され、前記第４ＮＭＯＳトランジスタのゲートには、前記第２インバータの出力が印加され、
前記第１ノードの出力は、前記反転パルス信号になり、前記第１インバータの出力は、前記パルス信号になることを特徴とする請求項１に記載のフリップフロップ。
【請求項９】
前記スキャン及びリテンション用のラッチ部は、
前記クロック信号、前記スキャンイネーブル信号、及び前記ＭＴＣＭＯＳ制御信号を入力され、前記内部クロック信号を生成する内部クロック生成部と、
前記スキャンイネーブル信号に応答して、前記スキャン入力信号及び前記ラッチ部から前記信号伝送ラインを介して入力された信号のうち一つを選択的に出力するためのマルチプレクサと、
前記内部クロック信号に応答して、前記マルチプレクサの出力を伝達するための第１伝送ゲートと、
前記第１伝送ゲートの出力を反転させるための第１及び第２インバータと、
前記内部クロック信号に応答して、前記第１インバータの出力を前記第１インバータ及び前記第２インバータの入力に伝達するための三状態バッファと、
前記内部クロック信号に応答して、前記第２インバータの出力を前記信号伝送ラインに伝達するための第２伝送ゲートと、を備えることを特徴とする請求項１に記載のフリップフロップ。
【請求項１０】
前記内部クロック生成部は、
電源電圧と第１ノードとの間に並列に連結された第１及び第２ＰＭＯＳトランジスタと、
前記第１ノードと第２ノードとの間に連結された第３ＰＭＯＳトランジスタと、
前記第２ノードと接地電圧との間に連結された第１ＮＭＯＳトランジスタと、
前記第２ノードと前記接地電圧との間に直列に連結された第２及び第３ＮＭＯＳトランジスタと、
前記スキャンイネーブル信号を反転させるための第１インバータと、
前記第２ノードの出力を反転させる第２インバータと、を備え、
前記第１ＰＭＯＳトランジスタ及び前記第３ＮＭＯＳトランジスタのゲートには、前記スキャンイネーブル信号が印加され、前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタのゲートには、前記クロック信号が印加され、前記第３ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタのゲートには、前記ＭＴＣＭＯＳ制御信号が印加され、
前記第２ノードは、前記反転内部クロック信号になり、前記第１インバータの出力は、反転スキャンイネーブル信号になり、前記第２インバータの出力は、前記内部クロック信号になることを特徴とする請求項９に記載のフリップフロップ。
【請求項１１】
前記マルチプレクサは、
電源電圧と第３ノードとの間に直列に連結された第６及び第７ＰＭＯＳトランジスタと、
前記電源電圧と前記第３ノードとの間に直列に連結された第８及び第９ＰＭＯＳトランジスタと、
前記第３ノードと仮想グラウンドとの間に直列に連結された第６及び第７ＮＭＯＳトランジスタと、
前記第３ノードと前記仮想グラウンドとの間に直列に連結された第８及び第９ＮＭＯＳトランジスタと、を備え、
前記第６ＰＭＯＳトランジスタ及び前記第７ＮＭＯＳトランジスタのゲートには、前記信号伝送ラインが連結され、前記第７ＰＭＯＳトランジスタ及び前記第８ＮＭＯＳトランジスタのゲートには、前記スキャンイネーブル信号が印加され、前記第８ＰＭＯＳトランジスタ及び前記第９ＮＭＯＳトランジスタのゲートには、前記スキャン入力信号が印加され、前記第９ＰＭＯＳトランジスタ及び前記第６ＮＭＯＳトランジスタのゲートには、前記反転スキャンイネーブル信号が印加されることを特徴とする請求項１０に記載のフリップフロップ。
【請求項１２】
前記第１伝送ゲートは、
前記第３ノードと前記第１及び第２インバータの入力端との間に並列に連結された第１０ＰＭＯＳトランジスタ及び第１０ＮＭＯＳトランジスタを備え、前記第１０ＰＭＯＳトランジスタのゲートには、前記内部クロック信号が印加され、前記第１０ＮＭＯＳトランジスタのゲートには、前記反転内部クロック信号が印加され、
前記第２伝送ゲートは、
前記第２インバータの出力端と前記信号伝送ラインとの間に並列に連結された第１１ＰＭＯＳトランジスタ及び第１１ＮＭＯＳトランジスタを備え、前記第１１ＰＭＯＳトランジスタのゲートには、前記反転内部クロック信号が印加され、前記第１１ＮＭＯＳトランジスタのゲートには、前記内部クロック信号が印加されることを特徴とする請求項１１に記載のフリップフロップ。
【請求項１３】
クロック信号に応答してデータ入力信号をラッチして、データ出力信号に変換させるＭＴＣＭＯＳフリップフロップにおいて、
前記ＭＴＣＭＯＳのノーマル動作時には、入力されたデータを受信し、パルス信号及び内部クロック信号に基づいて入力された前記入力データをラッチし、自身の出力端に伝送して前記フリップフロップの出力データとして出力するためのラッチ部と、
クロック信号に基づいてパルス信号及び反転パルス信号を発生させるパルス生成部と、
前記クロック信号に基づいて内部クロック信号及び反転内部クロック信号を発生させ、前記ＭＴＣＭＯＳのスリープモード及びノーマルモードを制御するＭＴＣＭＯＳ制御信号に応答して、前記ＭＴＣＭＯＳのスリープモード時には、前記ノーマル動作時に前記ラッチ部から最終入力されたデータを保存し、前記ＭＴＣＭＯＳがノーマル動作に転換する場合に保存されたデータを前記ラッチ部に伝達するデータリテンション機能を行うリテンション用のラッチ部と、を備え、
前記ラッチ部と前記リテンション用のラッチ部とは、互いにデータをやり取りできる信号伝送ラインに連結されることを特徴とするフリップフロップ。
【請求項１４】
前記ラッチ部は、
前記入力データを受信し、前記パルス信号に応答して、前記入力データを伝達する第１三状態バッファと、
前記パルス信号に応答して、前記信号伝送ラインの信号を伝達する第２三状態バッファと、
前記内部クロック信号に応答して、前記第１三状態バッファ及び前記第２三状態バッファの出力を前記信号伝送ラインに伝達する第３三状態バッファと、
前記第１三状態バッファ及び前記第２三状態バッファの出力を反転させて出力するインバータと、を備え、
前記インバータの出力は、前記フリップフロップの出力になることを特徴とする請求項１３に記載のフリップフロップ。
【請求項１５】
前記ラッチ部は
前記入力データを受信し、前記パルス信号に応答して、前記入力データを伝達する第１三状態バッファと、
前記パルス信号に応答して、前記信号伝送ラインの信号を伝達する第２三状態バッファと、
電源電圧と仮想グラウンドとの間に直列に連結されたＰＭＯＳトランジスタ、第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタと、
前記第１三状態バッファ及び前記第２三状態バッファの出力を反転させて前記ラッチ部の出力信号として出力するインバータと、を備え、
前記ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタのゲートには、前記第１三状態バッファ及び前記第２三状態バッファの出力が印加され、前記第２ＮＭＯＳトランジスタのゲートには、前記反転内部クロック信号が印加され、前記ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタとの連結地点は、前記信号伝送ラインに連結されることを特徴とする請求項１３に記載のフリップフロップ。
【請求項１６】
前記パルス生成部は、
電源電圧と第１ノードとの間に並列に連結された第１及び第２ＰＭＯＳトランジスタと、
前記第１ノードと仮想グラウンドとの間に直列に連結された第１及び第２ＮＭＯＳトランジスタと、
電源電圧と仮想グラウンドとの間に直列に連結された第３ＰＭＯＳトランジスタ及び第３及び第４ＮＭＯＳトランジスタと、
第２ノードと仮想グラウンドとの間に連結された第５ＮＭＯＳトランジスタと、
前記第１ノードの出力を反転させて出力するための第１インバータと、
前記第２ノードの出力を反転させて出力するための第２インバータと、を備え、
前記第１ＰＭＯＳトランジスタ、前記第１ＮＭＯＳトランジスタ、前記第３ＰＭＯＳトランジスタ、及び前記第３ＮＭＯＳトランジスタのゲートには、前記クロック信号が印加され、前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタのゲートには、前記第２ノードの信号が印加され、前記第５ＮＭＯＳトランジスタのゲートには、前記第１インバータの出力が印加され、前記第４ＮＭＯＳトランジスタのゲートには、前記第２インバータの出力が印加され、
前記第１ノードの出力は、前記反転パルス信号になり、前記第１インバータの出力は、前記パルス信号になることを特徴とする請求項１３に記載のフリップフロップ。
【請求項１７】
前記フリップフロップは、リテンション用のラッチ部を備え、前記リテンション用のラッチ部は、
前記ＭＴＣＭＯＳ制御信号を前記内部クロック信号として使用し、
前記ＭＴＣＭＯＳ制御信号を反転させて、前記反転内部クロック信号を生成する第１インバータと、
前記内部クロック信号に応答して、前記信号伝送ラインでの入力を伝達する第１三状態バッファと、
前記第１三状態バッファの出力を反転させる第２及び第３インバータと、
前記内部クロック信号に応答して、前記第２インバータの出力を前記第２インバータの入力端及び前記第３インバータの入力端に伝達する第２三状態バッファと、
前記内部クロック信号に応答して、前記第３インバータの出力を前記信号伝送ラインに伝達する伝送ゲートと、を備えることを特徴とする請求項１３に記載のフリップフロップ。
【請求項１８】
前記伝送ゲートは、
前記第３インバータの出力端と前記信号伝送ラインとの間に並列に連結されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備え、
前記ＰＭＯＳトランジスタのゲートには、前記反転内部クロック信号が印加され、前記ＮＭＯＳトランジスタのゲートには、前記内部クロック信号が印加されることを特徴とする請求項１７に記載のフリップフロップ。
【請求項１９】
前記ラッチ部は、
前記入力データを受信し、前記パルス信号に応答して、入力されたデータを伝達する第１三状態バッファと、
前記パルス信号に応答して、前記信号伝送ラインの信号を伝達する第２三状態バッファと、
前記第１三状態バッファ及び前記第２三状態バッファの出力を反転させて、前記ラッチ部の出力信号として出力するインバータと、
電源電圧と前記信号伝送ラインとの間に直列に連結された第１及び第２ＰＭＯＳトランジスタと、
前記信号伝送ラインと仮想グラウンドとの間に直列に連結された第１及び第２ＮＭＯＳトランジスタと、
前記信号伝送ラインと前記仮想グラウンドとの間に連結される第３ＮＭＯＳトランジスタと、を備え、
前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタのゲートには、前記第１及び第２三状態バッファの出力端が連結され、前記第２ＮＭＯＳトランジスタのゲートには、前記反転内部クロック信号が印加され、前記第２ＰＭＯＳトランジスタ及び前記第３ＮＭＯＳトランジスタのゲートには、前記フリップフロップをリセットするためのリセット信号が印加されることを特徴とする請求項１３に記載のフリップフロップ。
【請求項２０】
前記パルス生成部は、
電源電圧と第１ノードとの間に並列に連結された第１及び第２ＰＭＯＳトランジスタと、
前記第１ノードと仮想グラウンドとの間に直列に連結された第１及び第２ＮＭＯＳトランジスタと、
前記電源電圧と仮想グラウンドとの間に直列に連結された第３及び第４ＰＭＯＳトランジスタ、及び第３及び第４ＮＭＯＳトランジスタと、
第２ノードと仮想グラウンドとの間に並列に連結された第５及び第６ＮＭＯＳトランジスタと、
前記第１ノードの出力を反転させる第１インバータと、
前記第２ノードの出力を反転させる第２インバータと、を備え、
前記第１ＰＭＯＳトランジスタ、前記第１ＮＭＯＳトランジスタ、前記第３ＰＭＯＳトランジスタ、及び前記第３ＮＭＯＳトランジスタのゲートには、前記クロック信号が印加され、前記第２ＰＭＯＳトランジスタ、前記第２ＮＭＯＳトランジスタのゲートには、前記第２ノードが連結され、前記第４ＰＭＯＳトランジスタ及び前記第６ＮＭＯＳトランジスタのゲートには、前記フリップフロップをリセットするためのリセット信号が連結され、前記第５ＮＭＯＳトランジスタのゲートには、前記第１インバータの出力信号が印加され、前記第４ＮＭＯＳトランジスタのゲートには、前記第２インバータの出力信号が印加されることを特徴とする請求項１３に記載のフリップフロップ。
【請求項２１】
前記フリップフロップは、リテンション用のラッチ部を備え、前記リテンション用のラッチ部は、
前記ＭＴＣＭＯＳ制御信号を前記内部クロック信号として使用し、
電源電圧と第１ノードとの間に並列に連結された第１及び第２ＰＭＯＳトランジスタと、
前記第１ノードと第２ノードとの間に連結された第３ＰＭＯＳトランジスタと、
前記第２ノードと接地電圧との間に直列に連結された第１及び第２ＮＭＯＳトランジスタと、
前記第２ノードと前記接地電圧との間に連結された第３ＮＭＯＳトランジスタと、
前記ＭＴＣＭＯＳ制御信号を反転させて、前記反転内部クロック信号を生成するための第１インバータと、
前記第２ノードの信号を前記内部クロック信号に応答して伝達するための第１三状態バッファと、
前記第１三状態バッファの出力を反転させる第２インバータと、
前記内部クロック信号に応答して、前記第２インバータの出力信号を前記信号伝送ラインに伝達するための伝送ゲートと、
前記内部クロック信号に応答して、前記伝送ゲートの出力信号または前記信号伝送ラインの信号を伝達するための第２三状態バッファと、を備え、
前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタのゲートには、前記フリップフロップをリセットするためのリセット信号が印加され、前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタのゲートには、前記第１インバータの出力信号が印加され、前記第３ＰＭＯＳトランジスタ及び前記第３ＮＭＯＳトランジスタのゲートには、前記第１三状態バッファ及び前記第２三状態バッファの出力端が連結されることを特徴とする請求項１３に記載のフリップフロップ。
【請求項２２】
前記伝送ゲートは、
前記第２インバータと前記信号伝送ラインとの間に並列に連結された第４ＰＭＯＳ及び第４ＮＭＯＳトランジスタを備え、
前記第４ＰＭＯＳトランジスタにゲートには、前記反転内部クロック信号が印加され、前記第４ＮＭＯＳトランジスタのゲートには、前記内部クロック信号が印加されることを特徴とする請求項２１に記載のフリップフロップ。
【請求項２３】
前記ラッチ部は、
前記入力データを受信し、前記パルス信号に応答して、前記入力データを伝達する第１三状態バッファと、
前記パルス信号に応答して、前記信号伝送ラインの信号を伝達する第２三状態バッファと、
前記第１三状態バッファ及び前記第２三状態バッファの出力を反転させて、前記ラッチ部の出力信号として出力する第１インバータと、
電源電圧と前記信号伝送ラインとの間に並列に連結された第１及び第２ＰＭＯＳトランジスタと、
前記信号伝送ラインと仮想グラウンドとの間に直列に連結された第１及び第２ＮＭＯＳトランジスタと、
前記フリップフロップをリセットさせるために、セット信号を反転させる第２インバータと、
前記セット信号と前記内部クロック信号とを入力されて、ＮＯＲ演算するＮＯＲゲートと、を備え、
前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタのゲートには、前記第１及び第２三状態バッファの出力端に連結され、前記第２ＰＭＯＳトランジスタのゲートには、前記第２インバータの出力端が連結され、前記第２ＮＭＯＳトランジスタのゲートには、前記ＮＯＲゲートの出力端が連結されることを特徴とする請求項１３に記載のフリップフロップ。
【請求項２４】
前記ラッチ部は、
前記入力データを受信し、前記パルス信号に応答して、前記入力データを伝達する第１三状態バッファと、
前記パルス信号に応答して、前記信号伝送ラインの信号を伝達する第２三状態バッファと、
前記第１三状態バッファ及び前記第２三状態バッファの出力を反転させて、前記ラッチ部の出力信号として出力する第１インバータと、
電源電圧と前記信号伝送ラインとの間に並列に連結された第１及び第２ＰＭＯＳトランジスタと、
前記信号伝送ラインと仮想グラウンドとの間に直列に連結された第１ないし第３ＮＭＯＳトランジスタと、
前記フリップフロップをリセットするためにセット信号を反転させる第２インバータと、を備え、
前記第１ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタのゲートには、前記第１及び第２三状態バッファの出力端が連結され、前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタのゲートには、前記第２インバータの出力端が連結され、前記第３ＮＭＯＳトランジスタのゲートには、前記反転内部クロック信号が印加されることを特徴とする請求項１３に記載のフリップフロップ。
【請求項２５】
パルス信号及び内部クロック信号に基づいて、ノーマル動作モードの間に入力されるデータ信号をラッチし、前記入力されたデータ信号を出力データとして出力し、スキャン信号をラッチすることによってスキャン機能を行うラッチ部と、
クロック信号及びスキャンイネーブル信号に基づいてパルス信号を発生させるパルス生成部と、
前記クロック信号及び前記スキャンイネーブル信号に基づいて内部クロック信号及び反転内部クロック信号を発生させ、ノーマルモードからスリープモードに進む時、前記ラッチ部から出力されたデータ信号を受信及び保存し、前記出力されたデータ信号は、前記スリープモードに進む前に前記ラッチ部に最終入力されたデータを備え、前記スリープモードから前記ノーマルモードに転換する場合に、保存されたデータを前記ラッチ部に伝達するスキャン及びリテンション用のラッチ部と、を備えることを特徴とするＭＴＣＭＯＳラッチ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＴＣＭＯＳ回路に係り、具体的には、ＭＴＣＭＯＳ回路がスリープモードである場合にデータを維持でき、スキャン機能を含む高速パルス基盤のリテンションフリップフロップ回路に関する。
【背景技術】
【０００２】
半導体回路の工程が１００ｕｍ以下に低くなるに伴って漏れ電流の比率が動的電力の比率を超える問題が発生している。また、高性能の移動機器が市場の大勢になりつつある。このような製品設計及び市場条件を満足させるために、多くの企業が半導体回路の低電力設計に努力しており、このような低電力設計として広く使われるのがＭＴＣＭＯＳ(ＭｕｌＴＩ−Ｔｈｒｅｓｈｏｌｄ  ＣＭＯＳ)技術である。ＭＴＣＭＯＳのコアは、低しきい電圧ＣＭＯＳで設計して性能向上を図り、コアと電源電圧との間には高しきい電圧ＣＭＯＳで連結されたスイッチを連結し、半導体チップのスリープモードでは、高しきい電圧のスイッチをオフさせて漏れ電流を減らす技術である。
【０００３】
この場合、ＭＴＣＭＯＳがスリープモードで電源がオフされ、フリップフロップに保存された内容が消失して、再度ノーマルモードに転換時に、以前状態に復元できないという問題が発生する。このような問題を解決するためにリテンションフリップフロップを開発して使用しているが、データを維持しつつ漏れ電流を減らすためには、高しきい電圧トランジスタを使用しなければならず、フリップフロップの性能を低下させるという問題があった。
【０００４】
このために従来技術では、ＤｔｏＱ(Ｄａｔａ−ｔｏ−Ｏｕｔｐｕｔ)を最小化するためにパルス基盤のフリップフロップを適用し、スキャン機能及びリテンション機能の追加による遅延増大を防止するために、別途のラッチを置いた。そして、場合によって、スキャン機能またはリテンション機能を選択的に行うようにして速度低下を防止した。
【０００５】
図１は、従来のデータリテンション機能を有するマスタスレーブフリップフロップを示す。
図１を参照すれば、従来のマスタスレーブフリップフロップ１０は、フリップフロップのパワーオフ時、データを維持するための別途のリテンション用のラッチ部１１をさらに有する。そして、パワーオフになる場合にも、リテンション用のラッチ部１１には継続的に電力が供給される。
【０００６】
図１のリテンション機能を有するマスタスレーブフリップフロップ１０は、前述したように、パワーオフになる前にスレーブ端１５の値をリテンション用のラッチ部１１に保存した後、パワーオフを行う。マスタスレーブラッチ１３、１５にはデータが消失されても、リテンション用のラッチ部１１に保存されたデータは、リテンション用のラッチ部１１の電力が供給され続けるので、データを維持できる。そして、さらにパワーオンになった時にリテンションラッチ１１のデータをスレーブ端１５に伝達して、原状に復元するようになる。
【０００７】
図２は、従来のスキャン機能を有するマスタスレーブフリップフロップを示す。
図２を参照すれば、テストイネーブル信号ＴＥによって、フリップフロップ２０がノーマルモードでデータ値Ｄを取得するか、またはテストモードでテスト値ＴＩを取得するかを決定する。テストイネーブル信号ＴＥが‘１'である場合、テストモードが活性化されてテスト動作を行い、テストイネーブル信号ＴＥが‘０'である場合、ノーマル動作を行う。
【０００８】
一方、図１に示したフリップフロップ１０は、マスタスレーブとして実現されており、図２に示したフリップフロップ２０は、スキャン機能を実現する場合に、速度が激しく低下するという問題がある。また、制御信号Ｂ１、Ｂ２を相異なって制御せねばならないロジック負担がある。仮りに、Ｂ１とＢ２とを常に反対値に維持する場合、マスタスレーブ構造では使用可能であるが、スピード向上のためにパルス基盤に適用した場合、記録可能性の問題が発生して、フリップフロップが機能しない可能性が高い。
【０００９】
また、図１のフリップフロップ１０に図２のスキャン機能を共に適用する場合、データ入力から出力までの遅延が大きく増加して、半導体チップの動作速度低下の原因となる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が達成しようとする技術的課題は、ＭＴＣＭＯＳでスキャン機能とデータリテンション機能とを有し、データ入出力遅延を増大させずに動作速度を速くできるフリップフロップを提供することである。
【課題を解決するための手段】
【００１１】
本発明の目的を達成するために、本発明の特徴によれば、クロック信号に応答してデータ入力信号をラッチして、データ出力信号に変換させるＭＴＣＭＯＳフリップフロップは、前記ＭＴＣＭＯＳのノーマル動作時には、入力されたデータを受信し、パルス信号及び内部クロック信号に基づいて入力された前記入力データをラッチし、自身の出力端に伝送して前記フリップフロップの出力データとして出力し、前記ＭＴＣＭＯＳのスキャン動作時には、スキャン信号をラッチするためのラッチ部、クロック信号、及びスキャンイネーブル信号に基づいてパルス信号及び反転パルス信号を発生させるパルス生成部、及び前記クロック信号及び前記スキャンイネーブル信号に基づいて内部クロック信号及び反転内部クロック信号を発生させ、前記ＭＴＣＭＯＳのスリープモード及びノーマルモードを制御するＭＴＣＭＯＳ制御信号に応答して、前記ＭＴＣＭＯＳのスリープモード時には、前記ノーマル動作時に前記ラッチ部から最終入力されたデータを保存して、前記ＭＴＣＭＯＳがノーマル動作に転換する場合に、保存されたデータを前記ラッチ部に伝達するデータリテンション機能を行い、前記ＭＴＣＭＯＳのスキャン動作時には、前記スキャン信号を入力してラッチして前記スキャン信号を前記ラッチ部に伝達するスキャン及びリテンション用のラッチ部を備え、前記ラッチ部と前記スキャン及びリテンション用のラッチ部とは、互いにデータをやり取りできる信号伝送ラインに連結される。
【００１２】
望ましくは、前記ＭＴＣＭＯＳのスキャン動作時に、前記スキャン及びリテンション用のラッチ部はマスタになり、前記ラッチ部はスレーブになるマスタ−スレーブフリップフロップ構造として機能する。
【００１３】
前記スキャンイネーブル信号が第１状態である場合、前記ラッチ部は、前記パルス信号の状態に基づいて前記ラッチ部の入力端に入力される前記入力データをラッチし、前記スキャンイネーブル信号が第２状態である場合、前記ラッチ部は、前記内部クロック信号に基づいて前記スキャン及びリテンション用のラッチ部に入力される前記スキャン入力信号をラッチする。前記ＭＴＣＭＯＳ制御信号及び前記スキャンイネーブル信号が第１状態である場合、前記フリップフロップは、ノーマル機能を行い、前記ＭＴＣＭＯＳ制御信号が第１状態であり、前記スキャンイネーブル信号が第２状態である場合、前記フリップフロップは、スキャン機能を行い、前記ＭＴＣＭＯＳ制御信号が第２状態である場合、前記フリップフロップは、データリテンション機能を行う。
【００１４】
さらに望ましくは、前記フリップフロップがノーマル機能を行う場合には、前記ラッチ部は、前記信号伝送ラインを介して前記スキャン及びリテンション用のラッチ部に常にデータを伝達し、前記フリップフロップがデータリテンション機能を行う場合には、前記スキャン及びリテンション用のラッチ部は、前記ラッチ部から出力される信号をそれ以上伝達せず、前記ノーマル動作時に前記ラッチ部から最終入力されたデータを維持し、前記フリップフロップが前記ノーマル機能へ戻る場合には、前記ラッチ部は、前記信号伝送ラインを介して前記スキャン及びリテンション用のラッチ部に保存されたデータを入力され、前記フリップフロップがスキャン機能を行う場合には、前記スキャン及びリテンション用のラッチ部は、前記スキャン入力信号を入力され、前記ラッチ部は、前記スキャン及びリテンション用のラッチ部から出力された前記スキャン入力信号を外部に出力し、前記スキャン及びリテンション用のラッチ部はマスタになり、前記ラッチ部はスレーブになるマスタ−スレーブフリップフロップ構造として機能する。
【００１５】
一実施形態において、前記ラッチ部は、前記入力データを受信し、前記パルス信号に応答して、前記入力データを伝達する第１三状態バッファ、前記パルス信号に応答して、前記信号伝送ラインの信号を伝達する第２三状態バッファ、前記内部クロック信号に応答して、前記第１三状態バッファ及び前記第２三状態バッファの出力を前記信号伝送ラインに伝達する第３三状態バッファ、及び前記第１三状態バッファ及び前記第２三状態バッファの出力を反転させて出力するインバータを備え、前記インバータの出力は、前記フリップフロップの出力になる。
【００１６】
他の実施形態において、前記ラッチ部は、前記入力データを受信し、前記パルス信号に応答して、前記入力データを伝達する第１三状態バッファ、前記パルス信号に応答して、前記信号伝送ラインの信号を伝達する第２三状態バッファ、電源電圧と仮想グラウンドとの間に直列に連結されたＰＭＯＳトランジスタ、第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタ、及び前記第１三状態バッファ及び前記第２三状態バッファの出力を反転させて出力するインバータを備え、前記ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタのゲートには、前記第１三状態バッファ及び前記第２三状態バッファの出力が印加され、前記第２ＮＭＯＳトランジスタのゲートには、前記反転内部クロック信号が印加され、前記ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタとの連結地点は、前記信号伝送ラインに連結される。
【００１７】
一実施形態において、前記パルス生成部は、電源電圧と第１ノードとの間に並列に連結された第１及び第２ＰＭＯＳトランジスタ、前記第１ノードと仮想グラウンドとの間に直列に連結された第１及び第２ＮＭＯＳトランジスタ、電源電圧と第２ノードとの間に直列に連結された第３及び第４ＰＭＯＳトランジスタ、前記第２ノードと仮想グラウンドとの間に直列に連結された第３及び第４ＮＭＯＳトランジスタ、前記第２ノードと仮想グラウンドとの間に並列に連結された第５及び第６ＮＭＯＳトランジスタ、前記第１ノードの出力を反転させて出力するための第１インバータ、及び前記第２ノードの出力を反転させて出力するための第２インバータを備え、前記第１ＰＭＯＳトランジスタ、前記第１ＮＭＯＳトランジスタ、前記第４ＰＭＯＳトランジスタ、及び前記第３ＮＭＯＳトランジスタのゲートには、前記クロック信号が印加され、前記第３ＰＭＯＳトランジスタ及び前記第６ＮＭＯＳトランジスタのゲートには、前記スキャンイネーブル信号が印加され、前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタのゲートには、前記第２ノードの信号が印加され、前記第５ＮＭＯＳトランジスタのゲートには、前記第１インバータの出力が印加され、前記第４ＮＭＯＳトランジスタのゲートには、前記第２インバータの出力が印加され、前記第１ノードの出力は、前記反転パルス信号になり、前記第１インバータの出力は、前記パルス信号になる。
【００１８】
一実施形態において、前記スキャン及びリテンション用のラッチ部は、前記クロック信号、前記スキャンイネーブル信号、及び前記ＭＴＣＭＯＳ制御信号を入力され、前記内部クロック信号を生成する内部クロック生成部、前記スキャンイネーブル信号に応答して、前記スキャン入力信号及び前記ラッチ部から前記信号伝送ラインを介して入力された信号のうち一つを選択的に出力するためのマルチプレクサ、前記内部クロック信号に応答して、前記マルチプレクサの出力を伝達するための第１伝送ゲート、前記第１伝送ゲートの出力を反転させるための第１及び第２インバータ、前記内部クロック信号に応答して、前記第１インバータの出力を前記第１インバータ及び前記第２インバータの入力に伝達するための三状態バッファ、及び前記内部クロック信号に応答して、前記第２インバータの出力を前記信号伝送ラインに伝達するための第２伝送ゲートを備える。
【００１９】
望ましくは、前記内部クロック生成部は、電源電圧と第１ノードとの間に並列に連結された第１及び第２ＰＭＯＳトランジスタ、前記第１ノードと第２ノードとの間に連結された第３ＰＭＯＳトランジスタ、前記第２ノードと接地電圧との間に連結された第１ＮＭＯＳトランジスタ、前記第２ノードと前記接地電圧との間に直列に連結された第２及び第３ＮＭＯＳトランジスタ、前記スキャンイネーブル信号を反転させるための第１インバータ、及び前記第２ノードの出力を反転させる第２インバータを備え、前記第１ＰＭＯＳトランジスタ及び前記第３ＮＭＯＳトランジスタのゲートには、前記スキャンイネーブル信号が印加され、前記第２ＰＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタのゲートには、前記クロック信号が印加され、前記第３ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳトランジスタのゲートには、前記ＭＴＣＭＯＳ制御信号が印加され、前記第２ノードは、前記反転内部クロック信号になり、前記第１インバータの出力は、反転スキャンイネーブル信号になり、前記第２インバータの出力は、前記内部クロック信号になる。
【００２０】
望ましくは、前記マルチプレクサは、電源電圧と第３ノードとの間に直列に連結された第６及び第７ＰＭＯＳトランジスタ、前記電源電圧と前記第３ノードとの間に直列に連結された第８及び第９ＰＭＯＳトランジスタ、前記第３ノードと仮想グラウンドとの間に直列に連結された第６及び第７ＮＭＯＳトランジスタ、及び前記第３ノードと前記仮想グラウンドとの間に直列に連結された第８及び第９ＮＭＯＳトランジスタを備え、前記第６ＰＭＯＳトランジスタ及び前記第７ＮＭＯＳトランジスタのゲートには、前記信号伝送ラインが連結され、前記第７ＰＭＯＳトランジスタ及び前記第８ＮＭＯＳトランジスタのゲートには、前記スキャンイネーブル信号が印加され、前記第８ＰＭＯＳトランジスタ及び前記第９ＮＭＯＳトランジスタのゲートには、前記スキャン入力信号が印加され、前記第９ＰＭＯＳトランジスタ及び前記第６ＮＭＯＳトランジスタのゲートには、前記反転スキャンイネーブル信号が印加される。
【００２１】
望ましくは、前記第１伝送ゲートは、前記第３ノードと前記第１及び第２インバータの入力端との間に並列に連結された第１０ＰＭＯＳトランジスタ及び第１０ＮＭＯＳトランジスタを備え、前記第１０ＰＭＯＳトランジスタのゲートには、前記内部クロック信号が印加され、前記第１０ＮＭＯＳトランジスタのゲートには、前記反転内部クロック信号が印加され、前記第２伝送ゲートは、前記第２インバータの出力端と前記信号伝送ラインとの間に並列に連結された第１１ＰＭＯＳトランジスタ及び第１１ＮＭＯＳトランジスタを備え、前記第１１ＰＭＯＳトランジスタのゲートには、前記反転内部クロック信号が印加され、前記第１１ＮＭＯＳトランジスタのゲートには、前記内部クロック信号が印加される。
【００２２】
本発明の他の特徴によれば、クロック信号に応答してデータ入力信号をラッチして、データ出力信号に変換させるＭＴＣＭＯＳフリップフロップが、前記ＭＴＣＭＯＳのノーマル動作時には、入力されたデータを受信し、パルス信号及び内部クロック信号に基づいて入力された前記入力データをラッチし、自身の出力端に伝送して前記フリップフロップの出力データとして出力するためのラッチ部、クロック信号に基づいてパルス信号及び反転パルス信号を発生させるパルス生成部、及び前記クロック信号に基づいて内部クロック信号及び反転内部クロック信号を発生させ、前記ＭＴＣＭＯＳのスリープモード及びノーマルモードを制御するＭＴＣＭＯＳ制御信号に応答して、前記ＭＴＣＭＯＳのスリープモード時には、前記ノーマル動作時に前記ラッチ部で最終入力されたデータを保存し、前記ＭＴＣＭＯＳがノーマル動作に転換する場合に保存されたデータを前記ラッチ部に伝達するデータリテンション機能を行うリテンション用のラッチ部を備え、前記ラッチ部と前記リテンション用のラッチ部とは、互いにデータをやり取りできる信号伝送ラインに連結されることを特徴とする。
【００２３】
一方、本発明のＭＴＣＭＯＳラッチ装置の特徴によれば、パルス信号及び内部クロック信号に基づいて、ノーマル動作モードの間に入力されるデータ信号をラッチし、前記入力されたデータ信号を出力データとして出力し、スキャン信号をラッチすることによってスキャン機能を行うラッチ部と、クロック信号及びスキャンイネーブル信号に基づいて、パルス信号を発生させるパルス生成部、及び前記クロック信号及び前記スキャンイネーブル信号に基づいて、内部クロック信号及び反転内部クロック信号を発生させ、ノーマルモードからスリープモードに進む時に前記ラッチ部から出力されたデータ信号を受信及び保存し、前記出力されたデータ信号は、前記スリープモードに進む前に前記ラッチ部に最終入力されたデータを備え、前記スリープモードから前記ノーマルモードに転換する場合に保存されたデータを前記ラッチ部に伝達するスキャン及びリテンション用のラッチ部を備えることを特徴とする。
【発明の効果】
【００２４】
本発明によるフリップフロップは、ＭＴＣＭＯＳでスキャン機能及びデータリテンション機能を有し、データ入出力遅延を増大させずに動作速度を速くできる。
【発明を実施するための最良の形態】
【００２５】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００２６】
以下、添付された図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は、同一部材を示す。
図３は、高しきい電圧ＮＭＯＳを使用したＭＴＣＭＯＳの概略図である。
図４は、図３に印加される信号の波形図である。
【００２７】
図３及び図４を参照すれば、スリープモード制御部３１から出力される‘０'レベルのスイッチング制御信号ＳＷが高しきい電圧のＮＭＯＳスイッチ３５に印加されると、低しきい電圧ＣＭＯＳで構成された論理回路部３３の電源がオフになる。そして、図４に示したように‘０'レベルのスイッチング制御信号ＳＷが印加される前に、クロックはローに固定され、次に、リテンション制御信号ＭＴＣが印加されてリテンションフリップフロップのデータを保護する。その後、スイッチング制御信号ＳＷが印加されて論理回路部３３の電源をオフさせる。
【００２８】
ＭＴＣＭＯＳがノーマル動作に戻る場合には、前述した動作を逆に行う。すなわち、まず、‘１'レベルを有するスイッチング制御信号ＳＷがＮＭＯＳスイッチ３５に印加されて論理回路部３３に電源を供給し、リテンションフリップフロップに保存されたデータを論理回路部３３に復元させる。一方、‘０'レベルのスイッチング制御信号ＳＷが印加される区間では、クロックやリセット／セットなどのリテンション関連信号を除外した全ての信号は未知(ｕｎｋｎｏｗｎ)状態となる。
【００２９】
図５は、本発明の説明に使われる回路の記号を示す図である。
参照符号５１及び５２は、それぞれ仮想グラウンド及び実際グラウンドを示し、参照符号５３及び５４は、それぞれ高しきい電圧を有するＰＭＯＳ及び高しきい電圧を有するＮＭＯＳであり、太い線で表示される。そして、参照符号５５及び５６は、それぞれ低しきい電圧を有するＰＭＯＳ及び低しきい電圧を有するＮＭＯＳであり、細線で表示される。また、参照符号５７は、実際のグラウンド５２に連結された高しきい電圧を有するインバータであり、太い線で表示され、参照符号５８は、仮想グラウンドに連結された低しきい電圧を有するインバータであり、細線で表示される。
【００３０】
図６は、本発明によるスキャン機能とリテンション機能を何れも有するフリップフロップを示す概略図である。
図６を参照すれば、本発明の第１実施形態によるフリップフロップ６０は、ラッチ部６１、パルス生成部６３、及びスキャン及びリテンション用のラッチ部６５を備える。
図６に示したフリップフロップ６０は、高速及び低電力でラッチ機能とスキャン機能とのうち何れか一つを行い、また、ＭＴＣＭＯＳに適用されて、ＭＴＣＭＯＳがスリープモードに入る時にデータをリテンションする機能を行うことができる。
【００３１】
ラッチ部６１は、フリップフロップのノーマル動作時に入力されたデータＤを受信し、パルスＰ、ＰＢに基づいて入力されたデータＤを自身の出力端に伝送して出力データＱとして出力する。
パルス生成部６３は、クロック信号ＣＫ及びスキャンイネーブル信号ＴＥに基づいて相補的なパルスＰ、ＰＢを発生させる。そして、スキャン及びリテンション用のラッチ部６５は、クロック信号ＣＫ及びスキャンイネーブル信号ＴＥに基づいて相補的な内部クロック信号ＳＣ、ＳＣＢを発生させる。相補的なパルスＰ、ＰＢと相補的な内部クロック信号ＳＣ、ＳＣＢとは、互いに排他的に生成される。
【００３２】
スキャン及びリテンション用のラッチ部６５は、クロック信号ＣＫ、スキャンイネーブル信号ＴＥ及びＭＴＣＭＯＳ制御信号ＭＴＣによって制御され、ラッチ部６１とデータＳＯをやり取りする。フリップフロップ６０がデータリテンション機能をする場合には、スキャン及びリテンション用のラッチ部６５は、ラッチ部６１からデータＳＯを入力して保存する。この場合、データＳＯは、ノーマル動作時にラッチ部６１に存在するデータである。フリップフロップ６０がスキャン機能をする場合には、スキャン及びリテンション用のラッチ部６５は、スキャン入力信号ＴＩを入力され、ラッチ部６１は、スキャン及びリテンション用のラッチ部６５からデータＳＯを入力されてスキャン機能をする。この場合データＳＯは、スキャン入力信号ＴＩである。
【００３３】
例えば、スキャンイネーブル信号ＴＥが第１状態‘０’である場合、ラッチ部６１は、相補的なパルスＰ、ＰＢの状態に基づいて、入力端に入力される入力データＤをラッチする。すなわち、ラッチ部６１は、正常なラッチ機能を行う。しかし、スキャンイネーブル信号ＴＥが第２状態‘１'である場合、ラッチ部６１は、相補的な内部クロック信号ＳＣ、ＳＣＢに基づいて、スキャン及びリテンション用のラッチ部６５に入力されるスキャン入力信号ＴＩをラッチする。すなわち、スキャン及びリテンション用のラッチ部６５とラッチ部６１とは、スキャン機能を行う。
【００３４】
ＭＴＣＭＯＳ制御信号ＭＴＣ及びスキャンイネーブル信号ＴＥが何れも第１状態‘０’であれば、フリップフロップ６０は、ノーマル動作を行い、ラッチ部６１の値は、ＳＯラインを介してスキャン及びリテンション用のラッチ部６５に常にそのまま伝達される。そして、ＭＴＣＭＯＳ制御信号ＭＴＣが第２状態‘１'であれば、スキャン及びリテンション用のラッチ部６５は、それ以上ラッチ部６１の値を受けず、最後に伝達された値を維持して、フリップフロップ６０のパワーオフ時のデータを維持する。そして、フリップフロップ６０のパワーオン時、ラッチ部６１がスキャン及びリテンション用のラッチ部６５のデータを取得するようになる。すなわち、パワーオフ前には、ラッチ部６１とスキャン及びリテンション用のラッチ部６５のデータが同一であり、パワーオフ後には、ラッチ部６１には未知の値が保存されていて、パワーオン時のスキャン及びリテンション用のラッチ部６５の値がＳＯラインを介してラッチ部６１に伝えられる。そして、ＭＴＣＭＯＳ制御信号ＭＴＣが第２状態‘１'から第１状態’０’に遷移すれば、ノーマル動作を行う。
【００３５】
そして、ＭＴＣＭＯＳ制御信号ＭＴＣが第１状態‘０’であり、スキャンイネーブル信号ＴＥが第２状態‘１'である場合、スキャン及びリテンション用のラッチ部６５は、ＳＯラインを介してラッチ部６１でデータを保存せず、スキャン入力ＴＩ値を受け、スキャン及びリテンション用のラッチ部６５はマスタになり、ラッチ部６１はスレーブになるマスタスレーブフリップフロップ構造として動作する。この場合、パルス生成部６３は動作せず、フリップフロップ６０は、スキャン機能をマスタスレーブフリップフロップ構造を介して行う。すなわち、この場合、フリップフロップ６０の出力はＱであって、ノーマル動作と同一であるが、入力はＤではないＴＩになる。そして、構造的にスキャンイネーブル信号ＴＥは、クロック信号ＣＫがロジックローである場合にのみ遷移しなければならない。これを保証するために、スキャンイネーブル信号ＴＥをＢラッチの出力に設計することもある。
【００３６】
図７は、本発明によるリテンション機能を何れも有するフリップフロップを示す概略図である。
図７を参照すれば、本発明の第２実施形態によるフリップフロップ７０は、ラッチ部７１、パルス生成部７３及びリテンション用のラッチ部７５を備える。
図７に示したフリップフロップ７０は、図６のフリップフロップ６０でスキャン機能を除去したものである。また、図１とは違って、図７のフリップフロップ７０は、単一ラッチ部７１にパルス基盤を適用したものであって、フリップフロップ１０のノーマル動作時、データの入力から出力までの遅延を従来のフリップフロップ１０の半分程度に減らすことができる。
【００３７】
図７を参照して、本発明の第２実施形態によるフリップフロップ７０の動作を説明する。ラッチ部７１は、図６のラッチ部６１と同じ機能を行う。パルス生成部７３は、クロック信号ＣＫに基づいて相補的なパルスＰ、ＰＢを発生させる。そして、リテンション用のラッチ部７５は、クロック信号ＣＫに基づいて相補的な内部クロック信号ＳＣ、ＳＣＢを発生させる。相補的なパルスＰ、ＰＢと相補的な内部クロック信号ＳＣ、ＳＣＢとは、互いに排他的に生成される。また、リテンション用のラッチ部７５は、クロック信号ＣＫ及びＭＴＣＭＯＳ制御信号ＭＴＣによって制御され、ラッチ部７１とデータＳＯをやり取りする。フリップフロップ７０がデータリテンション機能を行う場合には、リテンション用のラッチ部７５は、ラッチ部７１からデータＳＯを入力して保存する。この場合、データＳＯは、ノーマル動作時にラッチ部７１に存在するデータである。
【００３８】
ＭＴＣＭＯＳ制御信号ＭＴＣが第１状態‘０’であれば、フリップフロップ７０は、ノーマル動作を行い、ラッチ部７１の値は、ＳＯラインを介してリテンション用のラッチ部７５に常にそのまま伝達される。そして、ＭＴＣＭＯＳ制御信号ＭＴＣが第２状態‘１'であれば、リテンション用のラッチ部７５は、それ以上ラッチ部７１の値を受けず、最後に伝達された値を維持してフリップフロップ７０のパワーオフ時のデータを維持する。そして、フリップフロップ７０のパワーオン時、ラッチ部７１がリテンション用のラッチ部７５のデータを取得する。すなわち、パワーオフ前は、ラッチ部７１とリテンション用のラッチ部７５のデータが同一であり、パワーオフ後には、ラッチ部７１には未知の値が保存されていて、パワーオン時にリテンション用のラッチ部７５の値がＳＯラインを介してラッチ部７１に伝えられる。そして、ＭＴＣＭＯＳ制御信号ＭＴＣが第２状態‘１'から第１状態‘０’に遷移すると、ノーマル動作を行う。
【００３９】
図８Ａ及び図８Ｂは、図６及び図７に示したラッチ部を構成する回路の回路図である。
図８Ａを参照すれば、ラッチ部８０は、三状態バッファ８１で構成された伝送回路部とインバータ８２、及び２個の三状態バッファ８３、８４で構成されたラッチとで構成される。
第１三状態バッファ８１は、入力信号Ｄを受信し、パルス生成部６３で生成されるパルス信号Ｐ、ＰＢに応答して、入力信号Ｄをインバータ８２に出力する。第２三状態バッファ８３は、スキャン及びリテンション用のラッチ部６５で生成される内部クロック信号ＳＣ、ＳＣＢに応答して、第１三状態バッファ８１から入力されたデータを出力し、第３三状態バッファ８４は、パルス信号Ｐ、ＰＢに応答して第２三状態バッファ８３から入力されたデータを出力する。
【００４０】
第２三状態バッファ８３及び第３三状態バッファ８４は、ラッチを形成し、第２三状態バッファ８３の出力ＳＯは、スキャン及びリテンション用のラッチ部６５に入力される。また、スキャン及びリテンション用のラッチ部６５の出力ＳＯが第３三状態ラッチ部８４に入力されることもある。そして、インバータ８２から出力された信号は、ラッチ部８０の出力信号Ｑとなる。一方、第１ないし第３三状態バッファ８１ないし８３は、インバータと伝送ゲートとで構成された伝送回路に置き換えられる。
【００４１】
図８Ｂを参照すれば、ラッチ部９０は、第１三状態バッファ９１を備え、前記第１三状態バッファ９１は、入力信号Ｄを受信し、パルス生成部６３で生成されるパルス信号Ｐ、ＰＢに応答して、入力信号Ｄをインバータ９２に出力する。ＰＭＯＳトランジスタ９３は、電源電圧と第１ＮＭＯＳトランジスタ９４との間に直列に連結され、第１三状態バッファ９１の出力信号がゲートに印加される。第１ＮＭＯＳトランジスタ９４は、ＰＭＯＳトランジスタ９３と第２ＮＭＯＳトランジスタ９５との間に直列に連結され、第１三状態バッファ９１の出力信号がゲートに印加される。第２ＮＭＯＳトランジスタ９５は、第１ＮＭＯＳトランジスタ９４と仮想グラウンドとの間に直列に連結され、内部クロック信号ＳＣＢが第２ＮＭＯＳトランジスタ９５のゲートに印加される。ＰＭＯＳトランジスタ９３及び第１ＮＭＯＳトランジスタ９４の連結ノードの信号ＳＯは、第２三状態バッファ９６に入力される。第２三状態バッファ９６は、パルス信号Ｐ、ＰＢに応答して、連結ノードの信号ＳＯを出力する。
【００４２】
ＰＭＯＳトランジスタ９３、第１及び第２ＮＭＯＳトランジスタ９４、９５及び第２三状態バッファ９６は、ラッチを形成し、信号ＳＯは、スキャン及びリテンション用のラッチ部６５に入力される。また、スキャン及びリテンション用のラッチ部６５の出力ＳＯが第２三状態ラッチ部９６に入力されることもある。そして、インバータ９２から出力された信号は、ラッチ部９０の出力信号Ｑとなる。図８Ｂにおいても、三状態バッファ９１、９６は、インバータと伝送ゲートとで構成された伝送回路に置き換えられる。
図９は、図６に示したパルス生成部を構成する回路の回路図である。
【００４３】
図９を参照すれば、パルス生成部１００は、第１ＮＡＮＤゲート１０１、第２ＮＡＮＤゲート１０２、第１インバータ１０３、第１ＮＭＯＳトランジスタ１０４、第２ＮＭＯＳトランジスタ１０５、及び第２インバータ１０６で構成される。
第２ＮＡＮＤゲート１０２は、スキャンイネーブル信号ＴＥに応答して信号を出力する伝送ゲートの機能を備える。
【００４４】
第１ＮＡＮＤゲート１０１は、クロック信号ＣＫをゲートに入力され、電源電圧と第１ノード１１５との間に連結された第１ＰＭＯＳトランジスタ１０７、電源電圧と第１ノード１１５との間に連結された第２ＰＭＯＳトランジスタ１０８、第１ノード１１５と仮想グラウンドとの間に直列に連結された第３ＮＭＯＳトランジスタ１０９及び第４ＮＭＯＳトランジスタ１１０で構成される。第３ＮＭＯＳトランジスタ１０９のゲートには、クロック信号ＣＫが入力される。第２ＰＭＯＳトランジスタ１０８のゲート及び第４ＮＭＯＳトランジスタ１１０のゲートには、第２ノード１１６が連結される。
【００４５】
第２ＮＡＮＤゲート１０２は、電源電圧と仮想グラウンドとの間に直列に連結された第３及び第４ＰＭＯＳトランジスタ１１１、１１２と第５及び第６ＮＭＯＳトランジスタ１１３、１１４で構成される。第３ＰＭＯＳトランジスタ１１１のゲートには、スキャンイネーブル信号ＴＥが連結され、第４ＰＭＯＳトランジスタ１１２のゲートには、クロック信号ＣＫが入力され、第５ＮＭＯＳトランジスタ１１３のゲートには、クロック信号ＣＫが入力され、第６ＮＭＯＳトランジスタ１１４のゲートには、第２インバータ１０６の出力が連結される。そして、第４ＰＭＯＳトランジスタ１１２と第５ＮＭＯＳトランジスタ１１３との連結ノードは、第２ノード１１６に連結される。
【００４６】
第１ＮＡＮＤゲート１０１の第１ノード１１５は、反転されたパルス信号ＰＢになり、第１インバータ１０３に入力される。第１インバータ１０３から出力される信号は、パルス信号Ｐになる。また、第１ＮＭＯＳトランジスタ１０４は、第２ノード１１６と仮想グラウンドとの間に連結され、ゲートには、第１インバータ１０３の出力が連結される。そして、第２ＮＭＯＳトランジスタ１０５は、第２ノード１１６と仮想グラウンドとの間に連結され、ゲートには、スキャンイネーブル信号ＴＥが入力される。第２インバータ１０６は、第２ノード１１６の信号が入力されて反転され、第６ＮＭＯＳトランジスタ１１４のゲートに出力する。
【００４７】
図１０は、図６に示したスキャン及びリテンション用のラッチ部を構成する回路の回路図である。
図１０を参照すれば、スキャン及びリテンション用のラッチ部１２０は、内部クロック生成部１２１、第１伝送ゲート１２２、第２伝送ゲート１２３、マルチプレクサ１２４、第１インバータ１２５、三状態バッファ１２６、及び第２インバータ１２７で構成される。
【００４８】
内部クロック生成部１２１は、クロック信号ＣＫ、スキャンイネーブル信号ＴＥ及びＭＴＣＭＯＳ制御信号ＭＴＣを入力され、内部クロック信号ＳＣ、ＳＣＢを生成する。
第１伝送ゲート１２２は、反転内部クロック信号ＳＣＢに応答してマルチプレクサ１２４の出力を出力し、第２伝送ゲート１２３は、内部クロック信号ＳＣに応答して第２インバータ１２７の出力を出力する。マルチプレクサ１２４は、スキャンイネーブル信号ＴＥに応答して、スキャン信号ＴＩ及びラッチ部１２０の出力信号ＳＯを選択的に出力する。
【００４９】
第１インバータ１２５は、第１伝送ゲート１２２の出力を反転させ、三状態バッファ１２６は、内部クロック信号ＳＣに応答して第１インバータ１２５の出力を反転させる。第１インバータ１２５及び三状態バッファ１２６の出力部は、各自の入力部に連結されてラッチを構成する。そして、第３インバータ１２７は、三状態バッファ１２６の出力を反転させて第２伝送ゲート１２３に伝達する。
【００５０】
内部クロック生成部１２１は、電源電圧と第１ノード１３５との間に連結された第１ＰＭＯＳトランジスタ１２８及び第２ＰＭＯＳトランジスタ１２９、第１ノード１３５と第２ノード１３６との間に連結された第３ＰＭＯＳトランジスタ１３０、第２ノード１３６とグラウンドとの間に連結された第１ＮＭＯＳトランジスタ１３１、第２ノード１３６とグラウンドとの間に直列に連結された第２及び第３ＮＭＯＳトランジスタ１３２、１３３、第２ノードの出力を反転させる第３インバータ１３４、及びスキャンイネーブル信号ＴＥを反転させる第４インバータ１３７を備える。
【００５１】
第１ＰＭＯＳトランジスタ１２８及び第３ＮＭＯＳトランジスタ１３３のゲートには、スキャンイネーブル信号ＴＥが入力され、第２ＰＭＯＳトランジスタ１２９及び第２ＮＭＯＳトランジスタ１３２のゲートには、クロック信号ＣＫが入力される。第３ＰＭＯＳトランジスタ１３０及び第１ＮＭＯＳトランジスタ１３１のゲートには、ＭＴＣＭＯＳ制御信号ＭＴＣが入力される。
【００５２】
第２ノード１３６は、反転された内部クロック信号ＳＣＢになり、第３インバータ１３４の出力は、内部クロック信号ＳＣになる。そして、第４インバータ１３７の出力は、反転されたスキャンイネーブル信号ＴＥＮになる。
【００５３】
第１伝送ゲート１２２は、第３ノード１３８と第１及び第２インバータ１２５、１２７の入力端との間に並列に連結された第４ＰＭＯＳトランジスタ１４０及び第４ＮＭＯＳトランジスタ１４１で構成される。第４ＰＭＯＳトランジスタ１４０のゲートには、内部クロック信号ＳＣが入力され、第４ＮＭＯＳトランジスタ１４１のゲートには、反転内部クロック信号ＳＣＢが入力される。
【００５４】
第２伝送ゲート１２３は、第２インバータ１２７の出力とＳＯ端子との間に並列に連結された第５ＰＭＯＳトランジスタ１４２及び第５ＮＭＯＳトランジスタ１４３で構成される。第５ＰＭＯＳトランジスタ１４２のゲートには、反転内部クロック信号ＳＣＢが入力され、第５ＮＭＯＳトランジスタ１４３のゲートには、内部クロック信号ＳＣが入力される。
【００５５】
マルチプレクサ１２４は、電源電圧と第３ノード１３８との間に直列に連結された第６ＰＭＯＳトランジスタ１４４及び第７ＰＭＯＳトランジスタ１４５と、電源電圧と第３ノード１３８との間に直列に連結された第８ＰＭＯＳトランジスタ１４６及び第９ＰＭＯＳトランジスタ１４７とが並列に連結され、第３ノード１３８と仮想グラウンドとの間に直列に連結された第６ＮＭＯＳトランジスタ１４８及び第７ＮＭＯＳトランジスタ１４９と、第３ノード１３８と仮想グラウンドとの間に直列に連結された第８ＮＭＯＳトランジスタ１５０及び第９ＮＭＯＳトランジスタ１５１とが並列に連結される。第６ＰＭＯＳトランジスタ１４４及び第７ＮＭＯＳトランジスタ１４９のゲートには、ＳＯ端子が連結され、第８ＰＭＯＳトランジスタ１４６及び第９ＮＭＯＳトランジスタ１５１のゲートには、スキャン信号ＴＩが入力され、第７ＰＭＯＳトランジスタ１４５及び第８ＮＭＯＳトランジスタ１５０のゲートには、スキャンイネーブル信号ＴＥが入力され、第８ＮＭＯＳトランジスタ１４８及び第９ＰＭＯＳトランジスタ１４７のゲートには、反転されたスキャンイネーブル信号ＴＥＮが入力される。
【００５６】
図６及び図８ないし図１０を参照して、本発明の第１実施形態によるフリップフロップの動作過程を説明する。
まず、ＭＴＣＭＯＳ制御信号ＭＴＣとスキャンイネーブル信号ＴＥが何れも‘０'である場合、図９のパルス生成部１００の第２ノード１１６は、ロジックハイになり、クロック信号ＣＫによってパルス信号Ｐ、ＰＢが発生する。図８Ｂのラッチ部９０は、パルス信号Ｐ、ＰＢに応答して入力信号Ｄをラッチし、ラッチされた信号は、ＳＯラインを介して図１０のスキャン及びリテンション用のラッチ部１２０に伝えられる。また、図１０のマルチプレクサ１２４は、スキャンイネーブル信号ＴＥが‘０'であるので、ラッチ部９０から出力されたデータＳＯを第１伝送ゲート１２２に出力し、図１０の第１インバータ１２５及び三状態バッファ１２６がラッチ部９０から出力されたデータＳＯをラッチする。
【００５７】
そして、ＭＴＣＭＯＳ制御信号ＭＴＣが‘０'であり、スキャンイネーブル信号ＴＥが‘１'である場合、図９のパルス生成部１００はオフになって、パルスＰ、ＰＢは出力されない。そして、図１０のマルチプレクサ１２４は、スキャン信号ＴＩを第１伝送ゲート１２２に出力する。図８Ｂのラッチ部９０は、パルス信号Ｐ、ＰＢが伝達されないためにデータＤを入力されず、ＳＯ端子を介して図１０の第２インバータ１２７でスキャン信号ＴＩをＳＯ端子を介して入力される。この場合、図１０の第１インバータ１２５及び三状態バッファ１２６はマスタになり、図８Ｂのラッチ部９０はスレーブになるマスタスレーブ構造が形成される。
【００５８】
また、ＭＴＣＭＯＳ制御信号ＭＴＣが‘１’になると、図１０の内部クロック信号ＳＣは常に‘１’になる。したがって、図１０の第１伝送ゲート１２２は、ターンオフになり、第２伝送ゲート１２３は、ターンオンになる。したがって、図１０のスキャン及びリテンション用のラッチ部１２０は、図８Ｂのラッチ部９０からそれ以上のデータＳＯを入力されず、最後に保存したデータをそのまま維持する。
【００５９】
図１１は、図７に示したパルス生成部を構成する回路の回路図である。
図１１を参照すれば、パルス生成部１６０は第１ＮＡＮＤゲート１６１及び第２ＮＡＮＤゲート１６２、第１インバータ１６３、第１ＮＭＯＳトランジスタ１６４、及び第２インバータ１６５で構成される。
【００６０】
第１ＮＡＮＤゲート１６１は、クロック信号ＣＫをゲートに入力され、電源電圧と第１ノード１７３との間に連結された第１ＰＭＯＳトランジスタ１６６、電源電圧と第１ノード１７３との間に連結された第２ＰＭＯＳトランジスタ１６７、第１ノード１７３と仮想グラウンドとの間に直列に連結された第２ＮＭＯＳトランジスタ１６８及び第３ＮＭＯＳトランジスタ１６９で構成される。第２ＮＭＯＳトランジスタ１６８のゲートには、クロック信号ＣＫが入力される。第２ＰＭＯＳトランジスタ１６７のゲート及び第３ＮＭＯＳトランジスタ１６９のゲートには、第２ノード１７４が連結される。
【００６１】
第２ＮＡＮＤゲート１６２は、電源電圧と仮想グラウンドとの間に直列に連結された第３ＰＭＯＳトランジスタ１７０と、第４及び第５ＮＭＯＳトランジスタ１７１、１７２とで構成される。第３ＰＭＯＳトランジスタ１７０及び第４ＮＭＯＳトランジスタ１７０のゲートには、クロック信号ＣＫが入力され、第５ＮＭＯＳトランジスタ１７２のゲートには、第２インバータ１６５の出力が連結される。
【００６２】
第１ＮＡＮＤゲート１６１の第１ノード１７３は、反転されたパルス信号ＰＢになり、第１インバータ１６３に入力される。第１インバータ１６３から出力される信号は、パルス信号Ｐになる。また、第１ＮＭＯＳトランジスタ１６４は、第２ノード１７４と仮想グラウンドとの間に連結され、ゲートは、第１インバータ１６３の出力が連結される。第２インバータ１６５は、第２ノード１７４の信号を入力されて反転させて、第５ＮＭＯＳトランジスタ１７２のゲートに出力する。
【００６３】
図１２は、図７に示したリテンション用のラッチ部を構成する回路の回路図である。
リテンション用のラッチ部１８０は、ＭＴＣＭＯＳ制御信号ＭＴＣ(ここで、制御信号ＭＴＣは、内部クロック信号ＳＣとして機能する)を反転させて、反転内部クロック信号ＳＣＢを生成する第１インバータ１８１、反転内部クロック信号ＳＣＢに応答してラッチ部から出力された信号ＳＯを伝達する第１三状態バッファ１８３、第１三状態バッファ１８３の出力信号を反転させる第２インバータ１８７、第２インバータ１８７の出力信号をＭＴＣＭＯＳ制御信号ＭＴＣに応答して伝達する第２三状態バッファ１８８、第２三状態バッファ１８８の出力を反転させる第３インバータ１８６、及びＭＴＣＭＯＳ制御信号ＭＴＣに応答して第３インバータ１８６の出力信号をＳＯ端子に伝達する伝送ゲート１８９を備える。
【００６４】
伝送ゲート１８９は、第３インバータ１８６の出力とＳＯ端子との間に並列に連結されたＰＭＯＳトランジスタ１８４とＮＭＯＳトランジスタ１８５とで構成できる。ＰＭＯＳトランジスタ１８４のゲートには、反転された内部クロック信号ＳＣＢが入力され、ＮＭＯＳトランジスタ１８５のゲートには、ＭＴＣＭＯＳ制御信号ＭＴＣが入力される。第２インバータ１８７及び第２三状態バッファ１８８の出力部は、各自の入力部に連結されてラッチ１８２を構成する。
【００６５】
以下、図７、図８、図１１及び図１２を参照して、本発明の第２実施形態によるフリップフロップの動作過程を説明する。
まず、ＭＴＣＭＯＳ制御信号ＭＴＣが‘０'であると、図１２で反転内部クロック信号ＳＣＢは、‘１'になる。図１１のパルス生成部１６０では、クロック信号ＣＫによってパルス信号Ｐ、ＰＢが生成され、図８Ｂのラッチ部９０では、パルス信号Ｐ、ＰＢに応答して入力されたデータＤをラッチする。そして、ＳＯ端子を介してデータを図１２のリテンション用のラッチ部１８０に伝達する。ＭＴＣＭＯＳ制御信号ＭＴＣが‘０'であり、反転内部クロック信号ＳＣＢが‘１'であるので、図１２の第１三状態バッファ１８３は、ＳＯ端子の信号を伝達し、伝送ゲート１８９は、ターンオフになる。したがって、ＳＯ端子を介して入力されたデータを第２インバータ１８７と第２三状態バッファ１８８でラッチする。
【００６６】
ＭＴＣＭＯＳ制御信号ＭＴＣが‘１'であると、内部反転クロック信号ＳＣＢは‘０’になる。この場合、図１２の第１三状態バッファ１８３は、ターンオフになり、伝送ゲート１８９は、ターンオンになる。したがって、図１２の第１三状態バッファ１８３は、ＳＯ端子のデータをそれ以上伝達しない。そして、図１２のリテンション用のラッチ部１８０は、最後に保存したデータをそのまま維持する。そして、伝送ゲート１８９は、ターンオン状態であるので、リテンション用のラッチ部１８０でラッチされたデータは、フリップフロップがターンオンになる場合に、ＳＯ端子を介して図８Ｂのラッチ部に伝達されうる。
【００６７】
図１３は、図７のフリップフロップにリセット機能を添加した本発明の第３実施形態によるラッチ部の回路図である。
図１３のラッチ部１９０は、パルス信号Ｐに応答して入力されたデータＤを伝達する第１三状態バッファ１９１、第１三状態バッファ１９１の出力を反転して、ラッチ部１９０の出力Ｑに送るインバータ１９３、電源電圧とＳＯ端子との間に直列に連結された第１及び第２ＰＭＯＳトランジスタ１９４、１９５、ＳＯ端子と仮想グラウンドとの間に直列に連結された第１及び第２ＮＭＯＳトランジスタ１９６、１９８、ＳＯ端子と仮想グラウンドとの間に直列に連結され、第１及び第２ＮＭＯＳトランジスタと並列に連結された第３ＮＭＯＳトランジスタ１９７、及びＳＯ端子の信号を、反転パルス信号ＰＢに応答してインバータ１９３の入力に伝達する第２三状態バッファ１９２を備える。
ここで、第１ＰＭＯＳトランジスタ１９４及び第１ＮＭＯＳトランジスタ１９６のゲートには、第１三状態バッファ１９１の出力が連結され、第２ＰＭＯＳトランジスタ１９５及び第３ＮＭＯＳトランジスタ１９７のゲートには、リセット信号Ｒが印加される。そして、第２ＮＭＯＳトランジスタ１９８のゲートには、反転内部クロック信号ＳＣＢが印加される。
【００６８】
図１４は、図７のフリップフロップにリセット機能を添加した本発明の第３実施形態によるパルス生成部の回路図である。
図１４のパルス生成部２００は、電源電圧と第１ノード２０５に並列に連結された第１及び第２ＰＭＯＳトランジスタ２０１、２０２、第１ノード２０５と仮想グラウンドとの間に直列に連結された第１及び第２ＮＭＯＳトランジスタ２０３、２０４、電源電圧と仮想グラウンドとの間に直列に連結された第３及び第４ＰＭＯＳトランジスタ２０７、２０８と第３及び第４ＮＭＯＳトランジスタ２０９、２１０、第１ノード２０５の出力を反転させる第１インバータ２１１、第２ＮＭＯＳトランジスタのゲートと仮想グラウンドとの間に連結された第５ＮＭＯＳトランジスタ２１２、第２ノード２０６と仮想グラウンドとの間に連結された第６ＮＭＯＳトランジスタ２１３、及び第２ノード２０６の出力を反転させて、第４ＮＭＯＳトランジスタ２１０のゲートに出力するための第２インバータ２１４を備える。
【００６９】
ここで、第１ＰＭＯＳトランジスタ２０１、第１ＮＭＯＳトランジスタ２０３、第３ＰＭＯＳトランジスタ２０７、及び第３ＮＭＯＳトランジスタ２０９のゲートには、クロック信号ＣＫが入力され、第２ＰＭＯＳトランジスタ２０２及び第２ＮＭＯＳトランジスタ２０４のゲートには、第２ノード２０６が連結され、第４ＰＭＯＳトランジスタ２０８及び第６ＮＭＯＳトランジスタ２１３のゲートには、リセット信号Ｒが連結され、第５ＮＭＯＳトランジスタ２１２のゲートには、第１インバータ２１１の出力信号Ｑが印加され、第４ＮＭＯＳトランジスタ２１０のゲートには、第２インバータ２１４の出力信号が印加される。
【００７０】
図１５は、図７のフリップフロップにリセット機能を添加した本発明の第３実施形態によるリテンション用のラッチ部の回路図である。
図１５のリテンション用のラッチ部２２０は、電源電圧と第１ノード２２７との間に並列に連結された第１及び第２ＰＭＯＳトランジスタ２２１、２２２、第１ノード２２７と第２ノード２２８との間に連結された第３ＰＭＯＳトランジスタ２２３、第２ノード２２８と接地電圧との間に直列に連結された第１及び第２ＮＭＯＳトランジスタ２２４、２２５、第２ノード２２８と接地電圧との間に連結され、第１及び第２ＮＭＯＳトランジスタ２２４、２２５と並列に連結された第３ＮＭＯＳトランジスタ２２６、ＭＴＣＭＯＳ制御信号ＭＴＣを反転させて出力するための第１インバータ２２９、第２ノード２２８の信号をＭＴＣＭＯＳ制御信号ＭＴＣに応答して伝達する第１三状態バッファ２３０、第１三状態バッファ２３０の出力を反転させる第２インバータ２３１、ＭＴＣＭＯＳ制御信号ＭＴＣに応答して、第２インバータ２３１の出力信号を伝達するための伝送ゲート２３３、及び反転内部クロック信号ＳＣＢに応答して、伝送ゲート２３３の出力信号を伝達するための第２三状態バッファ２３２を備える。
【００７１】
ここで、第１インバータ２２９の出力は、ＭＴＣＭＯＳ制御信号ＭＴＣの反転信号であって、反転内部クロック信号ＳＣＢになり、伝送ゲート２３３の出力は、ＳＯ端子に連結される。
また、第１ＰＭＯＳトランジスタ２２１及び第１ＮＭＯＳトランジスタ２２４のゲートには、リセット信号Ｒが印加され、第２ＰＭＯＳトランジスタ２２２及び第２ＮＭＯＳトランジスタ２２５のゲートには、第１インバータ２２９の出力信号が印加され、第３ＰＭＯＳトランジスタ２２３及び第３ＮＭＯＳトランジスタ２２６のゲートには、第１三状態バッファ２３２及び第２三状態バッファ２３０の出力に連結される。
【００７２】
伝送ゲート２３３は、第２インバータ２３１とＳＯラインとの間に並列に連結された第４ＰＭＯＳ及び第４ＮＭＯＳトランジスタ２３４、２３５を備え、第４ＰＭＯＳトランジスタ２３４のゲートには、前記反転内部クロック信号ＳＣＢが印加され、第４ＮＭＯＳトランジスタ２３５のゲートには、ＭＴＣＭＯＳ制御信号ＭＴＣが印加されるように構成されうる。
【００７３】
図１６は、図７のフリップフロップにセット機能を添加した本発明の第４実施形態によるラッチ部の回路図である。
図１６のラッチ部２４０は、パルス信号Ｐに応答して入力されたデータＤを伝達する第１三状態バッファ２４１、反転パルス信号ＰＢに応答して第１ノード２５０の信号を伝達する第２三状態バッファ２４２、第１三状態バッファ２４１及び第２三状態バッファ２４２の出力に連結され、入力された信号を反転させてラッチ部の出力信号Ｑに出力する第１インバータ２４３、電源電圧と第１ノード２５０との間に並列に連結された第１及び第２ＰＭＯＳトランジスタ２４４、２４５、第１ノード２５０と仮想グラウンドとの間に直列に連結された第１及び第２ＮＭＯＳトランジスタ２４６、２４７、セット信号Ｓを反転させるための第２インバータ２４８、及びセット信号Ｓと内部クロック信号ＳＣとを入力されて、ＮＯＲ演算するＮＯＲゲート２４９を備える。
【００７４】
ここで、第１ノード２５０は、図１５のリテンション用のラッチ部２２０に連結されたＳＯ端子になり、第１ＰＭＯＳトランジスタ２４４及び第１ＮＭＯＳトランジスタ２４６のゲートには、第１及び第２三状態バッファ２４１、２４２の出力信号が印加され、第２ＰＭＯＳトランジスタ２４５のゲートには、第２インバータ２４８の出力が印加され、第２ＮＭＯＳトランジスタ２４７のゲートには、ＮＯＲゲート２４９の出力信号が印加される。
【００７５】
図１７は、図７のフリップフロップにセット機能を添加した本発明の第５実施形態によるラッチ部の回路図である。
図１７のラッチ部２６０は、パルス信号Ｐに応答して入力されたデータＤを伝達する第１三状態バッファ２６１、反転パルス信号ＰＢに応答して第１ノード２７０の信号を伝達する第２三状態バッファ２６２、第１三状態バッファ２６１及び第２三状態バッファ２６２の出力に連結され、入力された信号を反転させてラッチ部の出力信号Ｑに出力する第１インバータ２６３、電源電圧と第１ノード２７０との間に並列に連結された第１及び第２ＰＭＯＳトランジスタ２６４、２６５、第１ノード２７０と仮想グラウンドとの間に直列に連結された第１ないし第３ＮＭＯＳトランジスタ２６６ないし２６８、及びセット信号を反転させるための第２インバータ２６９を備える。
【００７６】
ここで、第１ノード２７０は、図１５のリテンション用のラッチ部２２０に連結されたＳＯ端子になり、第１ＰＭＯＳトランジスタ２６４及び第１ＮＭＯＳトランジスタ２６６のゲートには、第１及び第２三状態バッファ２６１、２６２の出力信号が印加され、第２ＰＭＯＳトランジスタ２６５及び第２ＮＭＯＳトランジスタ２６７のゲートには、第２インバータ２６９の出力が印加され、第３ＮＭＯＳトランジスタ２６８のゲートには、反転内部クロック信号ＳＣＢが印加される。
【００７７】
本発明の第４または５実施形態によるフリップフロップのパルス生成部は、図１４のパルス生成部２００と同一であり、本発明の第４または５実施形態によるフリップフロップのリテンション用のラッチ部は、図１５のリテンション用のラッチ部２２０と同一である。
【００７８】
図１３ないし図１５に示した本発明の第３実施形態によるフリップフロップは、本発明の第２実施形態によるフリップフロップと同じ機能を行い、ここにリセット機能が追加されたものであり、図１６に示した本発明の第４実施形態と図１７に示した本発明の第５実施形態によるフリップフロップは、本発明の第２実施形態によるフリップフロップと同じ機能を行い、ここにセット機能が追加されたものである。
【００７９】
本発明は、図面に示す一実施形態を参考に説明されたが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００８０】
本発明は、半導体回路の関連技術分野に好適に用いられる。
【図面の簡単な説明】
【００８１】
【図１】従来のデータリテンション機能を有するマスタスレーブフリップフロップを示す回路図である。
【図２】従来のスキャン機能を有するマスタスレーブフリップフロップを示す回路図である。
【図３】高しきい電圧ＮＭＯＳを使用したＭＴＣＭＯＳの概略図である。
【図４】図３に印加される信号の波形図である。
【図５】本発明の説明に使われる回路の記号を示す図である。
【図６】本発明によるスキャン機能とリテンション機能を何れも有するフリップフロップの回路図である。
【図７】本発明によるリテンション機能を何れも有するフリップフロップの回路図である。
【図８Ａ】図６に示したラッチ部を構成する回路の回路図である。
【図８Ｂ】図７に示したラッチ部を構成する回路の回路図である。
【図９】図６に示したパルス生成部を構成する回路の回路図である。
【図１０】図６に示したスキャン及びリテンション用のラッチ部を構成する回路の回路図である。
【図１１】図７に示したパルス生成部を構成する回路の回路図である。
【図１２】図７に示したリテンション用のラッチ部を構成する回路の回路図である。
【図１３】図７のフリップフロップにリセット機能を添加した本発明の第３実施形態によるラッチ部の回路図である。
【図１４】図７のフリップフロップにリセット機能を添加した本発明の第３実施形態によるパルス生成部の回路図である。
【図１５】図７のフリップフロップにリセット機能を添加した本発明の第３実施形態によるリテンション用のラッチ部の回路図である。
【図１６】図７のフリップフロップにセット機能を添加した本発明の第４実施形態によるラッチ部の回路図である。
【図１７】図７のフリップフロップにセット機能を添加した本発明の第５実施形態によるラッチ部の回路図である。
【符号の説明】
【００８２】
１０、２０、６０、７０  フリップフロップ
３１  スリープモード制御部
３３  論理回路部
６１、７１、８０、９０  ラッチ部
６３、７３  パルス生成部
６５  スキャン及びリテンション用のラッチ部
７５  リテンション用のラッチ部
８１、９１  第１三状態バッファ
８２、９２  インバータ
８３、９６  第２三状態バッファ
８４  第３三状態バッファ
９３  ＰＭＯＳトランジスタ
９４  第１ＮＭＯＳトランジスタ
９５  第２ＮＭＯＳトランジスタ
Ｒ  リセット信号
Ｓ  セット信号
ＳＣ、ＳＣＢ  内部クロック信号
Ｐ、ＰＢ  パルス信号
ＣＫ  クロック信号
ＴＥ  スキャンイネーブル信号
ＭＴＣ  ＭＴＣＭＯＳ制御信号
Ｄ  データ
Ｑ  出力
ＴＩ  スキャン入力信号
【図１】
2006246486.tif 000003
【図２】
2006246486.tif 000004
【図３】
2006246486.tif 000005
【図４】
2006246486.tif 000006
【図５】
2006246486.tif 000007
【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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