(57)【要約】【課題】  外部から参照クロックを入力することなく、動作の安定化が図られたクロック・データリカバリ回路を提供することを目的とする。【解決手段】  初期状態において遅延／クロック兼用回路１０に第１の位相比較回路２０およびチャージポンプ・ループフィルタ３０を作用させてＤＬＬ動作させ、その遅延／クロック兼用回路１０に備えられた３個の半ビット遅延セル１１ａ，１１ｂ，１１ｃの遅延量を調整し、その後、遅延／クロック兼用回路１０に第２の位相比較回路４０およびチャージポンプ・ループフィルタ５０を作用させて特定半ビット遅延セル１１ａおよびインバータ１２でＶＣＯを構成してＰＬＬ動作させ、特定半ビット遅延セル１１ａの遅延量を調整することによりクロックＣＫの位相を調整し、このクロックＣＫを用いて入力データＤａｔａＩｎを取り込む。【選択図】    図１
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【特許請求の範囲】
【請求項１】
入力データに同期したクロックを生成し該クロックを用いて入力データを取り込むクロック・データリカバリ回路において、
前記入力データの１ビットごとのデータ入力周期半周期分の時間だけ遅延させる、遅延量可変な半ビット遅延素子が３個直列に接続され、前記入力データを入力して遅延させる遅延モードと、該３個の半ビット遅延素子のうちの１個である特定半ビット遅延素子を用いて該特定半ビット遅延素子の出力を反転して該特定半ビット遅延素子に入力することによりクロックを生成するクロック生成モードとに切り替えられる遅延／クロック兼用回路と、
前記遅延／クロック兼用回路が前記遅延モードにあるときに、前記入力データの立ち上がりエッジと立ち下がりエッジとのうちの一方である第１のエッジと、該遅延／クロック兼用回路を構成する、該入力データ入力側から２段目の半ビット遅延素子の出力の、立ち上がりエッジと立ち下がりエッジとのうちの他方である第２のエッジとの位相を比較する第１の位相比較回路と、
前記第１の位相比較回路による位相比較結果に基づいて、前記遅延／クロック兼用回路が前記遅延モードにあるときの前記３個の半ビット遅延素子それぞれの遅延量を、所定の最小遅延量もしくは所定の最大遅延量から出発して前記入力データの１ビットごとのデータ入力周期半周期分と同一の時間の遅延量に調整する遅延量調整回路と、
前記遅延／クロック兼用回路が前記クロック生成モードにあるときに、前記入力データと、該遅延／クロック兼用回路で生成されたクロックとの間の位相を比較する第２の位相比較回路と、
前記第２の位相比較回路による位相比較結果に基づいて、前記遅延／クロック兼用回路が前記クロック生成モードにあるときの前記特定半ビット遅延素子の遅延量を調整することにより該遅延／クロック兼用回路で生成されるクロックの位相を調整する位相調整回路と、
前記遅延／クロック兼用回路が前記クロック生成モードにあるときの該遅延／クロック兼用回路で生成されたクロックを用いて前記入力データを取り込むデータ取込回路と、
前記遅延モードにある前記遅延／クロック兼用回路に前記第１の位相比較回路および前記遅延量調整回路を作用させて前記３個の半ビット遅延素子の遅延量を調整し、その後、前記遅延／クロック兼用回路を前記クロック生成モードに切り替えて、前記第２の位相比較回路、前記位相調整回路、および前記データ取込回路を作用させる初期調整制御回路とを備えたことを特徴とするクロック・データリカバリ回路。
【請求項２】
前記第１の位相比較回路は、前記入力データの前記第１のエッジのタイミングにおける、前記遅延／クロック兼用回路に配列された３個の半ビット遅延素子の出力レベルどうしを比較することにより、該３個の半ビット遅延素子１個分の遅延量と、前記入力データの１ビットごとの入力データ周期半周期分の時間との大小を判定するものであることを特徴とする請求項１記載のクロック・データリカバリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力データに同期したクロックを生成し、そのクロックを用いて入力データを取り込むクロック・データリカバリ回路に関する。
【背景技術】
【０００２】
従来より、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）技術を用いたクロック・データリカバリ回路が知られている（例えば、非特許文献１参照）。
【０００３】
図７は、非特許文献１に記載されたクロック・データリカバリ回路の一例を示す図である。
【０００４】
図７に示すクロック・データリカバリ回路１００には、外部からの入力データＤａｔａＩｎと内部からのクロックＣＫとの位相差信号を出力する位相比較器１０１と、その位相差信号に応じた信号を直流レベルの制御電圧に変換するチャージポンプ・ループフィルタ１０２と、その制御電圧に応じた周波数を有するクロックＣＫを出力する電圧制御発振器１０３と、そのクロックＣＫを用いて入力データＤａｔａＩｎを取り込むフリップフロップ１０４とが備えられている。
【０００５】
このクロック・データリカバリ回路１００では、電圧制御発振器１０３からのクロックＣＫと入力データＤａｔａＩｎの位相が合うようにフィードバックが行なわれて、最終的にフリップフロップ１０４から入力データＤａｔａＩｎのタイミングが正しく設定し直された（リタイミングされた）リタイムドデータＲｅｔｉｍｅｄＤａｔａが出力される。
【０００６】
図８は、非特許文献１に記載されたクロック・データリカバリ回路の他の一例を示す図である。
【０００７】
図８に示すクロック・データリカバリ回路２００には、外部からの参照クロックＲＥＦと内部からのクロックとの位相および周波数の誤差信号を出力する位相周波数比較器２０１と、その誤差信号に応じた信号を直流レベルの制御電圧に変換するチャージポンプ・ループフィルタ２０２と、その制御電圧に応じた周波数のクロックであって位相がそれぞれずれた複数のクロックを出力する電圧制御発振器２０３と、それらのクロックのうちのいずれかのクロックを選択出力するセレクタ２０４とが備えられている。
【０００８】
また、このクロック・データリカバリ回路２００には、セレクタ２０４から選択出力されたクロックＣＫと外部からの入力データＤａｔａＩｎとの位相差信号を出力する位相比較器２０５と、その位相差信号に応じた信号を生成して上記セレクタ２０４に入力するデジタルフィルタ２０６と、上記セレクタ２０４からのクロックＣＫを用いて入力データＤａｔａＩｎを取り込むフリップフロップ２０７とが備えられている。
【０００９】
このクロック・データリカバリ回路２００では、ループＡにおいて、参照クロックＲＥＦの位相および周波数に電圧制御発振器２０３から出力されるクロックの位相および周波数が合うように粗調整が行なわれる。次いで、ループＢにおいて、入力データＤａｔａＩｎの位相にセレクタ２０４から出力されるクロックＣＫの位相が合うように微調整が行なわれ、このクロックＣＫを用いて入力データＤａｔａＩｎのタイミングを正しく設定し直して、フリップフロップ２０７からリタイムドデータＲｅｔｉｍｅｄＤａｔａが出力される。
【００１０】
また、上述した粗調整および微調整を行なうクロック・データリカバリ回路とは異なる粗調整および微調整を行なうクロック・データリカバリ回路も提案されている（例えば、特許文献１参照）。
【００１１】
図９は、特許文献１に提案されたクロック・データリカバリ回路を示す図である。
【００１２】
図９に示すクロック・データリカバリ回路３００には、外部からの参照クロックＲＥＦと内部からのクロックとの位相および周波数の誤差信号を出力する位相周波数比較器３０１と、その誤差信号に応じた信号を直流レベルの制御電圧に変換するチャージポンプ・ループフィルタ３０２と、スイッチ回路３０３と、そのスイッチ回路３０３を経由して入力された制御電圧に応じた周波数のクロックを出力する電圧制御発振器３０４と、そのクロックを分周する分周器３０５とが備えられている。
【００１３】
また、このクロック・データリカバリ回路３００には、外部からの入力データＤａｔａＩｎとクロックＣＫとの位相差信号を出力する位相比較器３０６と、その位相差信号に応じた信号を直流レベルの制御電圧に変換するチャージポンプ・ループフィルタ３０７と、電圧制御発振器３０４からのクロックＣＫを用いて入力データＤａｔａＩｎを取り込むフリップフロップ３０８とが備えられている。
【００１４】
このクロック・データリカバリ回路３００では、ループＡで動作するようにスイッチ回路３０３が閉じられて、参照クロックＲＥＦの位相および周波数に電圧制御発振器３０４から出力され分周されたクロックの位相および周波数が合うように粗調整が行なわれる。次いで、ループＢで動作するようにスイッチ回路３０３が切り替えられて、入力データＤａｔａＩｎの位相に電圧制御発振器３０４から出力されるクロックＣＫの位相が合うように微調整が行なわれ、このクロックＣＫを用いて入力データＤａｔａＩｎのタイミングを正しく設定し直して、フリップフロップ３０８からリタイムドデータＲｅｔｉｍｅｄＤａｔａが出力される。
【非特許文献１】“Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ３４，Ｎｏ１２，Ｄｅｃｅｍｂｅｒ  １９９９，ｐ１９５１−１９６０”Ａ２−１６００ＭＨｚ  ＣＭＯＳ  Ｃｌｏｃｋ  Ｒｅｃｏｖｅｒｙ  ＰＬＬ  ｗｉｔｈ  Ｌｏｗ−Ｖｄｄ  Ｃａｐａｂｉｌｉｔｙ
【特許文献１】特表２００２―５３３９７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述した図７に示すクロック・データリカバリ回路１００では、電圧制御発振器１０３からのクロックＣＫの周波数と入力データＤａｔａＩｎの周波数とが所定の範囲内に収まっていないと、クロックＣＫと入力データＤａｔａＩｎの位相を合わせることが困難である。しかし、製造プロセスのバラツキ等に起因して、電圧制御発振器１０３の初期状態が変動する場合がある。その場合、電圧制御発振器１０３から発振する周波数を所定の範囲内に収めることができない恐れがある。
【００１６】
一方、図８に示すクロック・データリカバリ回路２００では、参照クロックＲＥＦの位相および周波数に電圧制御発振器２０３から出力されるクロックの位相および周波数を合わせておいてから（粗調整してから）、デジタルフィルタ２０６を用いて入力データＤａｔａＩｎの位相にクロックの位相を合わせる（微調整する）ため、上述したような問題は解消される。また、図９に示すクロック・データリカバリ回路３００でも、このクロック・データリカバリ回路２００と同様にして粗調整および微調整が行なわれるため、やはり上述したような問題は解消される。
【００１７】
一般に、クロック・データリカバリ回路は、外部から入力データさえ入力されればそのタイミングに合わせて、その入力データと電圧制御発振器からのクロックとの位相差又は／及び周波数差が零に近づくように内部のループ動作をロックすることができる。しかし、上述したように、製造プロセスのバラツキ等を考慮すると、初期状態において、電圧制御発振器から発振する周波数を所定の範囲内に収めるように設定することは難しく、従って図８，図９に示すようなクロック・データリカバリ回路が用いられる。しかし、このようなクロック・データリカバリ回路では、外部から参照クロックを入力する必要がある。この参照クロックは初期動作で粗調整するためのみに用いられており、外部から参照クロックを入れる必要がなくなればコストダウンになる。
【００１８】
本発明は、上記事情に鑑み、外部から参照クロックを入力することなく、動作の安定化が図られたクロック・データリカバリ回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成する本発明のクロック・データリカバリ回路は、入力データに同期したクロックを生成しそのクロックを用いて入力データを取り込むクロック・データリカバリ回路において、
上記入力データの１ビットごとのデータ入力周期半周期分の時間だけ遅延させる、遅延量可変な半ビット遅延素子が３個直列に接続され、上記入力データを入力して遅延させる遅延モードと、それら３個の半ビット遅延素子のうちの１個である特定半ビット遅延素子を用いてその特定半ビット遅延素子の出力を反転してその特定半ビット遅延素子に入力することによりクロックを生成するクロック生成モードとに切り替えられる遅延／クロック兼用回路と、
上記遅延／クロック兼用回路が上記遅延モードにあるときに、上記入力データの立ち上がりエッジと立ち下がりエッジとのうちの一方である第１のエッジと、その遅延／クロック兼用回路を構成する、その入力データ入力側から２段目の半ビット遅延素子の出力の、立ち上がりエッジと立ち下がりエッジとのうちの他方である第２のエッジとの位相を比較する第１の位相比較回路と、
上記第１の位相比較回路による位相比較結果に基づいて、上記遅延／クロック兼用回路が上記遅延モードにあるときの上記３個の半ビット遅延素子それぞれの遅延量を、所定の最小遅延量もしくは所定の最大遅延量から出発して上記入力データの１ビットごとのデータ入力周期半周期分と同一の時間の遅延量に調整する遅延量調整回路と、
上記遅延／クロック兼用回路が前記クロック生成モードにあるときに、上記入力データと、その遅延／クロック兼用回路で生成されたクロックとの間の位相を比較する第２の位相比較回路と、
上記第２の位相比較回路による位相比較結果に基づいて、上記遅延／クロック兼用回路が上記クロック生成モードにあるときの上記特定半ビット遅延素子の遅延量を調整することによりその遅延／クロック兼用回路で生成されるクロックの位相を調整する位相調整回路と、
上記遅延／クロック兼用回路が上記クロック生成モードにあるときのその遅延／クロック兼用回路で生成されたクロックを用いて上記入力データを取り込むデータ取込回路と、
上記遅延モードにある上記遅延／クロック兼用回路に上記第１の位相比較回路および上記遅延量調整回路を作用させて上記３個の半ビット遅延素子の遅延量を調整し、その後、上記遅延／クロック兼用回路を上記クロック生成モードに切り替えて、上記第２の位相比較回路、上記位相調整回路、および上記データ取込回路を作用させる初期調整制御回路とを備えたことを特徴とする。
【００２０】
本発明のクロック・データリカバリ回路は、上記構成のため、初期状態においては、遅延／クロック兼用回路を遅延モードに設定し、その遅延／クロック兼用回路に第１の位相比較回路および遅延量調整回路を作用させて、その遅延／クロック兼用回路に備えられた３個の半ビット遅延素子の遅延量を調整する。このようにすることにより、本発明のクロック・データリカバリ回路をＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）として動作させて、外部からの参照クロックを不要にする。詳細には、第１の位相比較回路で、入力データの第１のエッジと、２段目の半ビット遅延素子の出力の第２のエッジとの位相を比較し、その結果に基づいて遅延量調整回路により３個の半ビット遅延素子それぞれの遅延量を、所定の最小遅延量もしくは所定の最大遅延量から出発して入力データの１ビットごとのデータ入力周期半周期分と同一の時間の遅延量に調整する。
【００２１】
その後、遅延／クロック兼用回路をクロック生成モードに切り替えてＰＬＬ動作させる。ここで、遅延モードにおいて、３個の半ビット遅延素子それぞれの遅延量が、入力データの１ビットごとのデータ入力周期半周期分と同一の時間の遅延量に調整されているため、ＰＬＬ動作が行なわれてもデータレートにほぼ同期した周波数が得られる。即ち、特定半ビット遅延素子を用いてクロックを生成するＶＣＯ（電圧制御発振器）を構成する。このＶＣＯからのクロックの周波数は入力データの周波数とほぼ合っているため、ＰＬＬ動作をロックすることができる。詳細には、第２の位相比較回路で、入力データと遅延／クロック兼用回路で生成されたクロックとの間の位相を比較し、その位相比較結果に基づいて位相調整回路で特定半ビット遅延素子の遅延量を調整する。このようにして、遅延／クロック兼用回路で生成されるクロックの位相を調整し、このクロックを用いて入力データを取り込む。従って、外部から参照クロックを入力することなく、動作の安定化が図られたクロック・データリカバリ回路を提供することができる。
【００２２】
ここで、上記第１の位相比較回路は、上記入力データの上記第１のエッジのタイミングにおける、上記遅延／クロック兼用回路に配列された３個の半ビット遅延素子の出力レベルどうしを比較することにより、それら３個の半ビット遅延素子１個分の遅延量と、上記入力データの１ビットごとの入力データ周期半周期分の時間との大小を判定するものであることが好ましい。
【００２３】
このようにすると、後述する実施形態に示すように、第１の位相比較回路を簡単な回路構成で実現することができる。
【発明の効果】
【００２４】
本発明によれば、外部から参照クロックを入力することなく、動作の安定化が図られたクロック・データリカバリ回路を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照して本発明の実施の形態を説明する。
【００２６】
図１は、本発明の一実施形態のクロック・データリカバリ回路を示す図である。
【００２７】
図１に示すクロック・データリカバリ回路１は、入力データＤａｔａＩｎに同期したクロックＣＫを生成し、そのクロックＣＫを用いて入力データＤａｔａＩｎを取り込む回路である。
【００２８】
このクロック・データリカバリ回路１には、半ビット遅延セル（遅延素子）１１ａ，１１ｂからなる１ビット遅延セル１１と、半ビット遅延セル１１ｃ，１１ｄからなる１ビット遅延セル１１と、インバータ１２とを有する遅延／クロック兼用回路１０が備えられている。この遅延／クロック兼用回路１０は、入力データＤａｔａＩｎの１ビットごとのデータ入力周期半周期分の時間だけ遅延させる、遅延量可変な半ビット遅延セル１１ａ，１１ｂ，１１ｃが３個直列に接続され、入力データＤａｔａＩｎを入力して遅延させる遅延モードと、３個の半ビット遅延セル１１ａ，１１ｂ，１１ｃのうちの１個である特定半ビット遅延セル１１ａを用いてその特定半ビット遅延セル１１ａの出力をインバータ１２で反転して特定半ビット遅延セル１１ａに入力することによりクロックＣＫを生成するクロック生成モードとに切り替えられる回路である。具体的には、後述する初期調整制御回路７０からの信号Ｓ１，Ｓ２に応じてスイッチ回路８１，８２が動作し、これにより遅延／クロック兼用回路１０が遅延モードとクロック生成モードとに切り替えられる。
【００２９】
また、このクロック・データリカバリ回路１には、第１の位相比較回路２０が備えられている。この第１の位相比較回路２０は、遅延／クロック兼用回路１０が遅延モードにあるときに、入力データＤａｔａＩｎの立ち下がりエッジ（本発明にいう第１のエッジに相当）と、遅延／クロック兼用回路１０を構成する２段目の半ビット遅延セル１１ｂの出力データＤ１の立ち上がりエッジ（本発明にいう第２のエッジに相当）との位相を比較する。
【００３０】
詳細には、この第１の位相比較回路２０は、入力データＤａｔａＩｎの立ち下がりエッジのタイミングにおける、遅延／クロック兼用回路１０に配列された３個の半ビット遅延セル１１ａ，１１ｂ，１１ｃの出力データＤ０ｈ，Ｄ１，Ｄ１ｈどうしを比較することにより、３個の半ビット遅延セル１個分の遅延量と、入力データＤａｔａＩｎの１ビットごとの入力データ周期半周期分の時間との大小を判定する回路である。
【００３１】
さらに、クロック・データリカバリ回路１には、チャージポンプ・ループフィルタ３０（本発明の遅延量調整回路の一例に相当）が備えられている。このチャージポンプ・ループフィルタ３０は、第１の位相比較回路２０による位相比較結果に基づいて、遅延／クロック兼用回路１０が遅延モードにあるときの３個の半ビット遅延セル１１ａ，１１ｂ，１１ｃそれぞれの遅延量を、所定の最小遅延量から出発して入力データＤａｔａＩｎの１ビットごとのデータ入力周期半周期分と同一の時間の遅延量に調整する。
【００３２】
また、クロック・データリカバリ回路１には、第２の位相比較回路４０が備えられている。この第２の位相比較回路４０は、遅延／クロック兼用回路１０がクロック生成モードにあるときに、入力データＤａｔａＩｎと遅延／クロック兼用回路１０で生成されたクロックＣＫとの間の位相を比較する。
【００３３】
さらに、クロック・データリカバリ回路１には、チャージポンプ・ループフィルタ５０（本発明の位相調整回路の一例に相当）が備えられている。このチャージポンプ・ループフィルタ５０は、第２の位相比較回路４０による位相比較結果に基づいて、遅延／クロック兼用回路１０がクロック生成モードにあるときの特定半ビット遅延セル１１ａの遅延量を調整することにより遅延／クロック兼用回路１０で生成されるクロックの位相を調整する。
【００３４】
また、クロック・データリカバリ回路１には、フリップフロップ６０（本発明にいうデータ取込回路の一例に相当）が備えられている。このフリップフロップ６０は、遅延／クロック兼用回路１０がクロック生成モードにあるときの遅延／クロック兼用回路１０で生成されたクロックＣＫを用いて入力データＤａｔａＩｎを取り込む。
【００３５】
さらに、クロック・データリカバリ回路１には、初期調整制御回路７０が備えられている。この初期調整制御回路７０は、遅延モードにある遅延／クロック兼用回路１０に第１の位相比較回路２０およびチャージポンプ・ループフィルタ３０を作用させて３個の半ビット遅延セル１１ａ，１１ｂ，１１ｃの遅延量を調整し、その後、遅延／クロック兼用回路１０をクロック生成モードに切り替えて、第２の位相比較回路４０、チャージポンプ・ループフィルタ５０、およびフリップフロップ６０を作用させる回路である。
【００３６】
図２は、図１に示すクロック・データリカバリ回路の、遅延／クロック兼用回路が遅延モードに設定された状態を示す図である。
【００３７】
初期状態では、初期調整制御回路７０からの信号Ｓ１，Ｓ２に応じてスイッチ回路８１，８２が動作し、これにより遅延／クロック兼用回路１０が遅延モードに設定される。この遅延モードでは、クロック・データリカバリ回路１がＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）として動作する。即ち、第１の位相比較回路２０で、入力データＤａｔａＩｎの立ち下がりエッジと、半ビット遅延セル１１ｂの出力データＤ１の立ち上がりエッジとの位相が比較されて、位相の進み，遅れを表わすｅａｒｌｙ信号，ｌａｔｅ信号が出力される。さらに、チャージポンプ・ループフィルタ３０で、それらの信号に基づいて生成した電圧制御信号ＶＣＯＮＴ１により３個の半ビット遅延セル１１ａ，１１ｂ，１１ｃそれぞれの遅延量が、所定の最小遅延量から出発して入力データＤａｔａＩｎの１ビットごとのデータ入力周期半周期分と同一の時間の遅延量に調整される。その後、遅延／クロック兼用回路１０がクロック生成モードに切り替えられる。
【００３８】
図３は、図１に示すクロック・データリカバリ回路の、遅延／クロック兼用回路がクロック生成モードに切り替えられた状態を示す図である。
【００３９】
遅延／クロック兼用回路１０がクロック生成モードに切り替えられた状態では、クロック・データリカバリ回路１がＰＬＬとして動作する。上述した遅延モードにおいて、３個の半ビット遅延セル１１ａ，１１ｂ，１１ｃそれぞれの遅延量が、入力データＤａｔａＩｎの１ビットごとのデータ入力周期半周期分と同一の時間の遅延量に調整されているため、クロック生成モードにおいてＰＬＬ動作が行なわれてもデータレートにほぼ同期した周波数が得られている。さらに、このクロック生成モードにおいて位相の調整が行なわれるが、遅延モードにおいて、特定半ビット遅延セル１１ａとインバータ１２からなるＶＣＯ（電圧制御発振器）からのクロックＣＫの周波数が入力データＤａｔａＩｎの周波数とほぼ合っているため、ＰＬＬ動作をロックすることができる。即ち、第２の位相比較回路４０で、入力データＤａｔａＩｎと遅延／クロック兼用回路１０で生成されたクロックＣＫとの間の位相が比較される。さらに、チャージポンプ・ループフィルタ５０で、第２の位相比較回路４０による位相比較結果に基づいて生成した電圧制御信号ＶＣＯＮＴ２により特定半ビット遅延セル１１ａの遅延量を調整する。このようにして、遅延／クロック兼用回路１０で生成されるクロックＣＫの位相を調整する。このクロックＣＫを用いて図１に示すフリップフロップ６０に入力されている入力データＤａｔａＩｎを取り込むことにより、そのフリップフロップ６０から入力データＤａｔａＩｎのタイミングが正しく設定し直された（リタイミングされた）リタイムドデータＲｅｔｉｍｅｄＤａｔａが出力される。
【００４０】
図４は、第１の位相比較回路の構成を示す図、図５は、図４に示す第１の位相比較回路におけるタイミングを示す図である。
【００４１】
図４に示す第１の位相比較回路２０には、フリップフロップ２１，２２，２３と、エクスクルーシブオアゲート２４と、アンドゲート２５．２６とが備えられている。
【００４２】
この第１の位相比較回路２０は、図５に示すように、入力データＤａｔａＩｎの立ち下がりエッジと出力データＤ１の立ち上がりエッジの比較にあたり、詳細には入力データＤａｔａＩｎの立ち下がりエッジのタイミングにおける、遅延部１０に配列された３個の半ビット遅延セル１１ａ，１１ｂ，１１ｃの出力データＤ０ｈ，Ｄ１，Ｄ１ｈどうしを比較することにより、３個の半ビット遅延セル１個分の遅延量と、入力データＤａｔａＩｎの１ビットごとの入力データＤａｔａＩｎ周期半周期分の時間との大小を判定する。
【００４３】
即ち、入力データＤａｔａＩｎと出力データＤ１の位相比較にあたり、“…０１０…”のように１ビットで遷移するデータが入力された時点で位相比較が行なわれる。また、本実施形態では、３個の半ビット遅延セル１１ａ，１１ｂ，１１ｃそれぞれの遅延量を、所定の最小遅延量から出発して入力データＤａｔａＩｎの１ビットごとのデータ入力周期半周期分と同一の時間の遅延量に調整する例であるが、これとは逆に、３個の半ビット遅延セル１１ａ，１１ｂ，１１ｃそれぞれの遅延量を、所定の最大遅延量から出発して入力データＤａｔａＩｎの１ビットごとのデータ入力周期半周期分と同一の時間の遅延量に調整してもよい。
【００４４】
出力データＤ０ｈ，Ｄ１，Ｄ１ｈは入力データＤａｔａＩｎの立ち下がりエッジのタイミングで取り込まれるため、出力データＤ０ｈがＨレベルであって出力データＤ１ｈがＬレベルの場合は、フリップフロップ２３，２２からＨレベル，Ｌレベルが出力され、従ってエクスクルーシブオアゲート２４からＨレベルが出力される。ここで、出力データＤ１がＨレベルである場合はフリップフロップ２１からＨレベルが出力される。従って、アンドゲート２５からＨレベルのｅａｒｌｙ信号が出力される。一方、出力データＤ１がＬレベルである場合はフリップフロップ２１からＬレベルが出力される。従って、アンドゲート２６からＨレベルのｌａｔｅ信号が出力される。ここで、Ｈレベルのｅａｒｌｙ信号が出力される場合は、３個の半ビット遅延セル１１ａ，１１ｂ，１１ｃそれぞれの遅延量が小さすぎるので、遅延量を大きくするようにチャージポンプ・ループフィルタ３０で制御する。一方、Ｈレベルのｌａｔｅ信号が出力される場合は、３個の半ビット遅延セル１１ａ，１１ｂ，１１ｃそれぞれの遅延量が大きすぎるので、遅延量を小さくするようにチャージポンプ・ループフィルタ３０で制御する。
【００４５】
本実施形態のクロック・データリカバリ回路１では、初期状態において遅延／クロック兼用回路１０は遅延モードにある。また、３個の半ビット遅延セル１１ａ，１１ｂ，１１ｃそれぞれの遅延量は、所定の最小遅延量に設定される。このため、Ｈレベルのｅａｒｌｙ信号が出力され続けられて遅延量が次第に大きくなり、最終的に１ビット分の遅延量が得られる。尚、３個の半ビット遅延セル１１ａ，１１ｂ，１１ｃそれぞれの遅延量を所定の最大遅延量に設定した場合には、チャージポンプ・ループフィルタ３０に向けてＨレベルのｌａｔｅ信号が出力され続けられる。そうすると、３個の半ビット遅延セル１１ａ，１１ｂ，１１ｃそれぞれの遅延量が次第に小さくなり、遂には１ビット以下になる。すると、今度は第１の位相比較回路２０からＨレベルのｅａｒｌｙ信号が出力されることとなる。
【００４６】
図６（ａ）、（ｂ）は、第１の位相比較回路からの位相比較結果に基いてチャージポンプ・ループフィルタで遅延量を調整する様子を説明するための図である。
【００４７】
図６（ａ）は、初期状態として最小遅延状態に設定してから遅延調整を行う揚合を示す。図６（ａ）に示すチャージポンプ・ループフィルタ３０には、アンドゲート３１，３２と、定電流源３３，３６と、スイッチ素子（Ｈが入力されるとＯＮ）３４，３５，３７と、インバータゲート４１とから構成されたチャージポンプと、ＶＣＯＮＴ１を出力するループフィルタが備えられている。ループフィルタの一例として、図６（ａ）に示すように抵抗素子３９，容量素子３８，４０で構成されるものがある。
【００４８】
初期状態においてはスイッチ素子３４，３５，３７はそれぞれ、オフ状態、オフ状態、オン状態にある。スイッチ３７がＯＮのため、電圧制御信号ＶＣＯＮＴ１は高レベルにある。ここでは、ＶＣＯＮＴ１が高レベルにあるほど遅延が小さいとするが、逆の場合を考えてもよい。電圧制御信号ＶＣＯＮＴ１が高レベルにあるため、３個の半ビット遅延セル１１ａ，１１ｂ，１１ｃそれぞれの遅延量は所定の最小遅延量に調整されている。その後、ｓｔａｒｔ信号はＬレベルからＨレベルに遷移してスイッチ素子３７はオフ状態となる。この時位相比較器２０からの信号、ｅａｒｌｙ信号、ｌａｔｅ信号が有効となる。ｓｔａｒｔ信号がＨレベルに上がった直後は、半ビット遅延セル１１ａ，１１ｂ，１１ｃが最小遅延になっているので、ｅａｒｌｙ信号が“Ｈ”、１ａｔｅ信号が“Ｌ”を出し続けてＶＣＯＮＴ１の電圧を下げて半ビット遅延セル１１ａ，１１ｂ，１１ｃの遅延値を大きくし、遂には半ビット遅延セル１１ａ，１１ｂ，１１ｃの遅延値がデータ入力周期半周期分と一数するようになる。
【００４９】
一方、半ビット遅延セル１１ａ，１１ｂ，１１ｃを最大遅延量から始める場合には、図６（ｂ）のような回路となり、初期状態でＶＣＯＮＴ１を低レベルにしておいてからｓｔａｒｔ信号を“Ｌ”から“Ｈ”に上げる。その直後からｌａｔｅ信号が“Ｈ”、ｅａｒｌｙ信号が“Ｌ”となりＶＣＯＮＴ１の電圧レベルが徐々に高くなり半ビット遅延セル１１ａ，１１ｂ，１１ｃの遅延値が小さくなる。最終的には半ビット遅延セル１１ａ，１１ｂ，１１ｃの遅延値がデータ入力周期半周期分と一致するようになる。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態のクロック・データリカバリ回路を示す図である。
【図２】図１に示すクロック・データリカバリ回路の、遅延／クロック兼用回路が遅延モードに設定された状態を示す図である。
【図３】図１に示すクロック・データリカバリ回路の、遅延／クロック兼用回路がクロック生成モードに切り替えられた状態を示す図である。
【図４】第１の位相比較回路の構成を示す図である。
【図５】図４に示す第１の位相比較回路におけるタイミングを示す図である。
【図６（ａ）】第１の位相比較回路からの位相比較結果に基いてチャージポンプ・ループフィルタで遅延量を最小から調整する様子を説明するための図である。
【図６（ｂ）】第１の位相比較回路からの位相比較結果に基いてチャージポンプ・ループフィルタで遅延量を最大から調整する様子を説明するための図である。
【図７】非特許文献１に記載されたクロック・データリカバリ回路の一例を示す図である。
【図８】非特許文献１に記載されたクロック・データリカバリ回路の他の一例を示す図である。
【図９】特許文献１に提案されたクロック・データリカバリ回路を示す図である。
【符号の説明】
【００５１】
１  クロック・データリカバリ回路
１０  遅延・クロック兼用回路
１１  １ビット遅延セル
１１ａ，１１ｂ，１１ｃ，１１ｄ  半ビット遅延セル
１２  インバータ
２０，４０  位相比較回路
２１，２２，２３，６０  フリップフロップ
２４  エクスクルーシブオアゲート
２５，２６，３１，３２  アンドゲート
３０，５０  チャージポンプ・ループフィルタ
３３，３６  定電流源
３４，３５，３７  スイッチ素子
４１  インバータゲート
７０  初期調整制御回路
８１，８２  スイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６（ａ）】
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【図６（ｂ）】
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【図７】
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【図８】
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【図９】
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