(57)【要約】【課題】読み出しマージンを増大できる半導体集積回路装置を提供する。【解決手段】半導体集積回路装置は、アレイ状に配置され、それぞれが電気的に書き換え可能なメモリセルを有したバンク１２と、前記バンクからの読み出し信号が入力される読み出し用配線１６と、前記読み出し信号が入力される第１センスアンプ１４と、前記メモリセルに書き込み及び消去を行う書き込み／消去用配線１５と、前記書き込み／消去用配線に書き込み電圧及び消去電圧を供給する電源選択回路１３とを備えたバンク構成回路１１−１〜１１−５を具備する。【選択図】      図１
2006302369.tif 000002
【特許請求の範囲】
【請求項１】
アレイ状に配置され、それぞれが電気的に書き換え可能なメモリセルを有したバンクと、前記バンクからの読み出し信号が入力される読み出し用配線と、前記読み出し信号が入力される第１センスアンプと、前記メモリセルに書き込み及び消去を行う書き込み／消去用配線と、前記書き込み／消去用配線に書き込み電圧及び消去電圧を供給する電源選択回路とを備えたバンク構成回路を具備すること
を特徴とする半導体集積回路装置。
【請求項２】
前記第１センスアンプは、前記バンクと前記電源選択回路との間に配置されること
を特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記バンク構成回路は、前記電源選択回路に電源電圧を供給する第１基幹電源線と、前記読み出し用配線をシールドするシールド線と、電流経路の一端が前記第１基幹電源線に接続され他端が前記シールド線に接続されたノイズ低減素子とを備えること
を特徴とする請求項１又は請求項２に記載の半導体集積回路装置。
【請求項４】
前記バンク構成回路は、前記第１センスアンプに電源電圧を供給する第２基幹電源線を備えること
を特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
第１方向に沿って配置された複数の前記バンク構成回路のそれぞれの前記第１センスアンプに共通に設けられ、前記第１センスアンプからの読み出し信号が入力される第１データ線と、
前記第１方向に沿って配置された複数の前記バンク構成回路のそれぞれの前記第１センスアンプに共通に設けられ、前記第１センスアンプからの読み出し信号が入力される第２データ線と、
前記バンク構成回路の周辺領域に配置され、前記第１データ線及び前記第２データ線からの前記読み出し信号が入力される第２センスアンプと、
前記周辺領域に前記第１データ線及び前記第２データ線と交差するように配置され、前記バンク構成回路のそれぞれの前記電源選択回路に電源電圧を供給する配線とを更に具備すること
を特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、例えば、ＮＯＲ型フラッシュ（Flash）メモリ等に適用されるものである。
【背景技術】
【０００２】
従来より、例えば、ＮＯＲ型フラッシュメモリ（例えば、特許文献１参照）等のメモリセルに書き込み／消去する際の高電位（１５Ｖ程度）や、セルをデコードするデコード信号によって、ノイズが発生することが知られている。
【０００３】
そして、メモリセルを読み出す際に、かかるノイズが読み出し用の信号線に伝搬すると、この信号線に接続されたセンスアンプ等の読み出す系の回路が誤動作する。そのため、かかるノイズによる誤動作によって、誤ったセルデータを出力してしまう。結果、センスアンプ等の読み出しマージンが低下するという問題があった。
【０００４】
上記のように従来の半導体集積回路装置では、読み出しマージンが低下するという事情があった。
【特許文献１】特開２００１−３２５７９５号公報  明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は上記のような事情に鑑みて、読み出しマージンを増大できる半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様によれば、アレイ状に配置され、それぞれが電気的に書き換え可能なメモリセルを有したバンクと、前記バンクからの読み出し信号が入力される読み出し用配線と、前記読み出し信号が入力される第１センスアンプと、前記メモリセルに書き込み及び消去を行う書き込み／消去用配線と、前記書き込み／消去用配線に書き込み電圧及び消去電圧を供給する電源選択回路とを備えたバンク構成回路を具備する半導体集積回路装置を提供できる。
【発明の効果】
【０００７】
この発明によれば、読み出しマージンを増大できる半導体集積回路装置が得られる。
【発明を実施するための最良の形態】
【０００８】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【０００９】
［第１の実施形態］
この発明の第１の実施形態に係る半導体集積回路装置について、図１を用いて説明する。図１は、第１の実施形態に係る半導体集積回路装置を示す平面図である。
【００１０】
図示するように、複数のバンク構成回路１１−１〜１１−４がアレイ状に設けられている。このバンク構成回路１１−１〜１１−４は、書き込み動作／消去動作と、読み出し動作とをこのバンク構成回路内で行うことができるように構成されている。
【００１１】
バンク構成回路１１−１〜１１−４はチップのセルアレイを構成する最小のユニットである。そして、バンク構成回路１１−１〜１１−４のそれぞれは、バンク１２、ボルディック（Voldec）回路（電源選択回路）１３、センスアンプ（Ｓ／Ａ）１４、書き込み／消去用配線１５、読み出しビット線１６を備えている。
【００１２】
バンク１２は、メモリセルアレイ２２、およびこのメモリセルアレイ２２中のメモリセルＭＣを選択するためのセルデコーダ回路１７を備えている。
【００１３】
メモリセルアレイ２２は、読み出しビット線１６とワード線ＷＬの交差位置にそれぞれ設けられた複数のメモリセルＭＣを有している。メモリセルＭＣは、この実施形態では、スタック・ゲート構造の不揮発性メモリセルをその一例として示している。
【００１４】
セルデコード回路１７は、カラム方向に沿ったメモリセル列（１ＰＡＧＥ）を選択する選択トランジスタＴＲ１、およびメモリセルＭＣに書き込み電圧／消去電圧を転送する転送トランジスタＴＲ２を有している。
【００１５】
選択トランジスタＴＲ１のゲートおよびソース／ドレインの一方は、書き込み／消去用配線１５に接続され、ソース／ドレインの他方はメモリセルＭＣのソースに接続されている。転送トランジスタＴＲ２のゲートおよびソース／ドレインの一方は、書き込み／消去用配線１５に接続され、ソース／ドレインの他方はメモリセルＭＣのゲートに接続されている。
【００１６】
ボルディック回路（電源選択回路）１３は、書き込み回路や消去回路とそのコントロール回路を含み、所定のセルデコード回路１７に書き込み電圧及び消去電圧となるセルデコード信号１８を供給するように構成されている。
【００１７】
センスアンプ１４は、バンク１２から読み出されたデータを増幅して読み出すように構成されている。
【００１８】
書き込み／消去用配線１５は、ロウ方向に沿ってセルデコーダ回路１７とボルディック回路１３とを電気的に接続し、書き込み電圧及び消去電圧となるセルデコード信号１８が入力される。
【００１９】
読み出しビット線１６は、ロウ方向に沿ってメモリセルアレイ２２とセンスアンプ１４とを電気的に接続し、メモリセルＭＣの読み出し信号が入力される。
【００２０】
尚、上記書き込み／消去用配線１５及び読み出しビット線１６の本数は、一例であり、さらに複数本あってもよいことは勿論である。
【００２１】
次に、この実施形態に係る半導体集積回路の動作について説明する。
【００２２】
バンク構成回路１１−１が読み出し動作を行い、バンク構成回路１１−３が書き込み／消去動作を行う場合を例に挙げて説明する。
【００２３】
まず、バンク構成回路（読み出しバンク）１１−１のバンク１２中の選択されたメモリセルＭＣから読み出されたセルデータが読み出し用ビット線１６に入力され、センスアンプ１４により増幅されて読み出される。
【００２４】
一方、バンク構成回路（書き込み／消去バンク）１１−３のバンク１２中のあるメモリセルＭＣに対して書き込み／消去するために、ボルディック回路１３から書き込み電圧／消去電圧が書き込み／消去用配線１５に印加される。そして、バンク構成回路１１−３の所望のメモリセルＭＣに対して書き込み／消去動作を行う。ここで、この書き込み／消去動作の際には、バンク構成回路１１−３の配線１５に印加される上記書き込み電圧／消去電圧となるセルデコード信号１８によって、ノイズが発生する場合がある。
【００２５】
上記のように、この実施形態に係る半導体集積回路装置は、それぞれのバンク構成回路１１−１〜１１−４に対してそれぞれセンスアンプ１４を備えている。
【００２６】
そのため、上記書き込み／消去動作の際に、バンク構成回路１１−３の配線１５に印加される書き込み電圧／消去電圧となるセルデコード信号１８によってノイズが発生した場合であっても、読み出し動作を行っているバンク構成回路１１−１のセンスアンプ１４は、かかるノイズに影響されたデータを読み出すことはない。結果、誤読み出しを防止でき、所望のセルデータを読み出すことができる。
【００２７】
結果、読み出しマージンを増大でき、誤ったデータの出力を防止できる点で有利である。
【００２８】
ここで、読み出しビット線１６と書き込み／消去用配線１５は、ボルディック回路１３上においては交差する部分あるため、セルデータがノイズの影響を受けるとも考えられる。しかし、上述したようにバンク構成回路１１−１〜１１−４は、読み出し動作と書き込み／消去動作とを同時に行うことがないため、かかる交差する部分は誤読み出しに関して問題とはならない。
【００２９】
以上のように、この実施形態に係る構成によれば、読み出し動作と書き込み／消去動作とを１つのバンク構成回路１１−１〜１１−４内で閉じて行うことができる。そのため、その他のバンク構成回路１１−１〜１１−４の書き込み／消去動作の際のノイズの影響を受けることを防止でき、誤読み出しを防止できる点で有利である。
【００３０】
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体集積回路装置について、図２及び図３を用いて説明する。図２は、この実施形態に係る半導体集積回路装置を示す平面図である。図３は、図２中のバンク構成回路１１−３を抽出して示す平面図である。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
【００３１】
図示するように、上記第１の実施形態と同様のバンク構成回路１１−１〜１１−１２がアレイ状に配置されている。そして、それぞれのセンスアンプ１４がバンク１２とボルディック回路１３との間に配置され、カラム方向に沿ったボルディック回路１３上に電源配線２１−１、２１−２が配置されている点で、上記第１の実施形態に係る半導体集積回路装置と相違している。
【００３２】
さらに、図３に示すように、バンク構成回路１１−３は、バンク１２中に設けられた複数のセルアレイ２２−１〜２２−８と、このセルアレイ２２−１〜２２−８上にロウ方向に沿って設けられた読み出しビット線１６を備えている。この読み出しビット線１６に入力されたセルアレイ２２−１〜２２−８からの読み出し信号が、センスアンプ１４に出力される。そして、この読み出し信号がセンスアンプ１４により増幅されて読み出される。
【００３３】
尚、上記電源配線２１−１、２２−２は、電源用の配線に限らず、ボルディック回路１３において使用される配線であれば良く、例えば、コントロール配線等であっても良い。
【００３４】
上記のように、この実施形態に係る半導体集積回路装置によれば、上記第１の実施形態と同様の効果が得られる。
【００３５】
さらに、バンク構成回路１１−１〜１１−１２のそれぞれのセンスアンプ１４がバンク１２とボルディック回路１３との間に配置されている。そして、カラム方向に沿ったボルディック回路１３上に配置された電源配線２１−１とビット線１６とは交差することはない。
【００３６】
そのため、セルアレイ２２−１〜２２−８からの読み出し信号を、ビット線１６を介して、直接センスアンプ１４に入力することができる。結果、この電源配線２１−１に他のバンク構成回路１１−１〜１１−６で書き込み及び消去動作を行った際のノイズが発生した場合であっても、センスアンプ１４がこのノイズの影響を受けることがなく、読み出しマージンを増大できる点で有利である。
【００３７】
［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体集積回路装置について、図４及び図５を用いて説明する。図４は、この実施形態に係る半導体集積回路装置を示す平面図である。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
【００３８】
図示するように、バンク構成回路１１−１、１１−２が、シールド線２５−１、２５−２、ノイズ低減用トランジスタ３１−１、３１−２、及び基幹電源線３０を備えている点で上記第１の実施形態と相違している。
【００３９】
シールド線２５−１は、メモリセルアレイ２２−１からセンスアンプ１４−１までの読み出しビット線（メタル配線）１６−１をグランドレベルでシールドするために、読み出しビット線１６−１の間にロウ方向に沿って設けられている。シールド線２５−２は、メモリセルアレイ２２−２からセンスアンプ１４−２までの読み出しビット線１６−２をグランドレベルでシールドするために、読み出しビット線１６−２の間にロウ方向に沿って設けられている。
【００４０】
ノイズ低減用トランジスタ３１−１は、電流経路の一端がシールド線２５−１に接続され、電流経路の他端が基幹電源線３０に接続されている。ノイズ低減用トランジスタ３１−２は、電流経路の一端がシールド線２５−２に接続され、電流経路の他端が基幹電源線３０に接続されている。このトランジスタ３１−１、３１−２は、制御端子に所望の電位が常時印加されて、その電流経路が常時導通状態（ＯＮ）となっている。
【００４１】
基幹電源線３０は、ボルディック回路１３−１、１３−２に接続され、いわゆるＶＳＳ電源に接続されている。
【００４２】
尚、図５は、トランジスタ３１−１、３１−２に変わり得るノイズ低減素子を示す図である。（ａ）はキャパシタ３２の例であり、（ｂ）は抵抗素子３３の例であり、（ｃ）はノイズ低減素子を示す図である。キャパシタ３２は、電極の一端及び他端がシールド線と基幹電源線の間に接続されている。抵抗素子３３は、その一端及び他端がシールド線と基幹電源線の間に接続されている。
【００４３】
上記のように、この実施形態に係る半導体集積回路装置によれば、上記第１の実施形態と同様の効果が得られる。
【００４４】
さらに、バンク構成回路１１−１、１１−２は、電流経路の一端がシールド線２５−１、２５−２に接続され他端が基幹電源線３０に接続されたノイズ低減用トランジスタ３１−１、３１−２を備えている。このトランジスタ３１−１、３１−２は、常時導通状態とされている。
【００４５】
そして、例えば、バンク構成回路１１−２のメモリセルアレイ２２−１に対して読み出し動作を行っている最中に、バンク構成回路１１−１に対し書き込み動作／消去動作を行うと、読み出し動作を行っている回路１１−１のボルディック回路１３−１においてＶＳＳノイズ２８が発生する場合がある。かかる場合に、ＶＳＳノイズ２８が、読み出し動作を行っているバンク構成回路１１−２のシールド線２５−２に伝搬すると、読み出しビット線１６−２がカップリングにより誤動作し、誤ったデータを出力するとも考えられる。
【００４６】
しかし、シールド線２５−１、２５−２と基幹電源線３０との間に上記ノイズ低減用トランジスタ３１−１、３１−２が設けられている。そのため、このトランジスタ３１−１、３１−２のいわゆるオン抵抗によって、このノイズ２８を“なまし”、ノイズ２８を低減することができる。結果、読み出しバンク構成回路１１−２以外のバンク構成回路１１−１の動作によるノイズ２８が、読み出しバンク構成回路１１−２のシールド線１６−２に伝搬するノイズを低減でき、所望の正しいセルデータを読み出すことができる点で有利である。
【００４７】
尚、上記図５（ａ）〜（ｃ）に示したように、トラジスタ３１−１、３１−２に限らず、例えば、キャパシタ３２、抵抗素子３３等のノイズ低減素子３４によっても同様の効果が得られる。
【００４８】
［第４の実施形態］
次に、この発明の第４の実施形態に係る半導体集積回路装置について、図６を用いて説明する。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
【００４９】
図示するように、この実施形態に係る半導体集積回路装置は、基幹電源線３０、４０、４１、４２、ＶＳＳパッド４５、４７、ＶＤＤパッド４６、４８、配線５１、５２、及びチャージポンプ周辺回路４３を備えている点で、上記第１の実施形態と相違している。
【００５０】
基幹電源線３０は、ボルディック回路１３−１、１３−２にＶＳＳ電源を供給するためにカラム方向に沿って設けられ、配線５１を介してＶＳＳパッド４５に接続されている。基幹電源線４０は、ボルディック回路１３−１、１３−２にＶＤＤ電源を供給するためにカラム方向に沿って設けられ、配線５２を介してＶＤＤパッド４６に接続されている。
【００５１】
基幹電源線４１は、センスアンプ１４−１、１４−２にＶＳＳ電源を供給するためにカラム方向に沿って設けられ、ＶＳＳパッド４７に接続されている。基幹電源線４２は、センスアンプ１４−１、１４−２にＶＤＤ電源を供給するためにカラム方向に沿って設けられ、ＶＤＤパッド４８に接続されている。
【００５２】
チャージポンプ周辺回路４３は、ロジック回路、出力バッファ等を備え、配線５１、５２を介して基幹電源線３０、４０に接続されている。
【００５３】
上記のように、この実施形態に係る半導体集積回路装置によれば、上記第１の実施形態と同様の効果が得られる。
【００５４】
さらに、センスアンプ１４−１、１４−２にＶＳＳ、ＶＤＤ電源を印加する基幹電源線４１、４２が設けられ、ボルディック回路１３−１、１３−２等のその他の回路にＶＳＳ、ＶＤＤ電源を印加する基幹電源線３０、４０が設けられ、センスアンプ系の回路とそれ以外との回路の基幹電源線をパッドから分離している。
【００５５】
そのため、センスアンプ１４−１、１４−２系のＶＳＳ、ＶＤＤ電源線と、それ以外の回路１３−１、１３−２系にＶＳＳ、ＶＤＤ電源線とを電気的に分離することができる。結果、例えば、バンク構成回路１１−１の書き込み動作／消去動作の際に発生したノイズ２８が、読み出し動作を行っているバンク構成回路１１−２のセンスアンプ１４−２に伝搬することを防止でき、センスアンプ１４−２の誤判定を防止して、所望の正しいセルデータを読み出すことができる点で有利である。
【００５６】
また、基幹電源線３０、４０、４１、４２ごとに対応するパッド４５、４６、４７、４８を設けている。そのため、基幹電源線３０等の電源線の太さを、対応するパッド４５等の幅程度にすることができ、印加する電圧値をその太さの許容範囲にまで増大できる点で有利である。
【００５７】
［変形例１］
次に、この発明の上記第４の実施形態の変形例１に係る半導体集積回路装置について、図７を用いて説明する。図７は、この変形例１に係る半導体集積回路装置を示す図である。この説明において、上記第４の実施形態と重複する部分の説明を省略する。
【００５８】
図示するように、基幹電源線３０、４１がＶＳＳパット４５に接続され、基幹電源線４０、４２がＶＤＤパッド４６に接続されている点で上記第４の実施形態と相違している。即ち、パッド４５、４６自体はセンスアンプ１４−１、１４−２系回路とその他の回路１３−１、１３−２系とで共通とし、パッド４５、４６から以降をセンスアンプ１４−１、１４−２系回路とその他の回路１３−１、１３−２とで分離している。そのため、パッド４５、４６からロウ方向に基幹電源線４１、４２がそれぞれ引き出され、分離されている。
【００５９】
上記のような構成によれば、上記第４の実施形態と同様の効果が得られる。
【００６０】
さらに、この実施形態によれば、上記第４の実施形態における一対のパッド４８、４７が不要であるため、パット４８、４７分のパッドエリアの削減できる。そのため、微細化に対して有利である。かつ、上記と同様に、ノイズによる誤読み出しを防止でき、所望の正しいセルデータを読み出すことができる点で有利である。
【００６１】
［変形例２］
次に、この発明の上記第４の実施形態の変形例２に係る半導体集積回路装置について、図８を用いて説明する。この説明において、上記第４の実施形態と重複する部分の説明を省略する。
【００６２】
図示するように、基幹電源線５９、６０、６１、６２と、配線５５、５６とを更に備えている点で、上記第４の実施形態と相違している。
【００６３】
基幹電源線５９はＶＳＳパッド４５に接続され、基幹電源線６１は配線５５を介して共通のＶＳＳパッド４５に接続されている。基幹電源線６０はＶＤＤパッド４６に接続され、基幹電源線６２は配線５６を介して共通のＶＤＤパッド４６に接続されている。
【００６４】
即ち、パッド４５、４６自体はセンスアンプ１４−１、１４−２系回路とその他の回路１３−１、１３−２系とで共通とし、パッド４５、４６からセンスアンプ１４−１、１４−２系回路とその他の回路１３−１、１３−２とを電気的に分離している。そのため、パッド４５、４６からロウ方向に基幹電源線５９、６０、６１、６２が更にそれぞれ引き出し、分離されている。
【００６５】
上記のような構成によれば、上記変形例１に係る半導体集積回路装置と同様の効果が得られる。さらに、必要に応じてこのような構成をとることも可能である。
【００６６】
［第５の実施形態］
次に、この発明の第５の実施形態に係る半導体集積回路装置について、図９を用いて説明する。図９は、この実施形態に係る半導体集積回路装置を示す平面図である。この説明において、上記第１の実施形態と重複する部分の説明を省略する。
【００６７】
図示するように、この実施形態に係る半導体集積回路装置は、バンクアレイ７７−１、７７−２、データ線６５−１、６５−２、二段センスアンプ７２、及び電源・コントロール回路６７を備えている点で上記第１の実施形態と相違している。
【００６８】
バンクアレイ７７−１、７７−２は、上記バンク構成回路１１−１〜１１−１２がカラム方向に複数個配置されたものである。
【００６９】
データ線６５−１は、カラム方向に沿って、バンクアレイ７７−１におけるバンク構成回路１１−１〜１１−６のそれぞれのセンスアンプ１４（図示せず）に共通に設けられ、それぞれのセンスアンプ１４からの読み出し信号を二段センスアンプ７２に出力する。
【００７０】
データ線６５−２は、カラム方向に沿って、バンクアレイ７７−２におけるバンク構成回路１１−７〜１１−１２のそれぞれのセンスアンプ１４（図示せず）に共通に設けられ、それぞれのセンスアンプ１２からの読み出し信号を二段センスアンプ７２に出力する。
【００７１】
二段センスアンプ７２は、バンク構成回路１１−１〜１１−１２の周辺領域に配置され、データ線６５−１、６５−２から入力された読み出し信号をさらに増幅してセルデータを読み出すように構成されている。
【００７２】
電源・コントロール回路６７は、周辺領域に配置され、バンク構成回路１１−１〜１１−１２内のボルディック回路１３（図示せず）で使用される電源電圧等を発生するように構成されている。
【００７３】
また、この電源・コントロール回路６７は、ロウ方向に引き出された配線６９を介して、ボルディック回路１３で使用される電源電圧等を転送している。そして、この配線６９は、データ線６５−１と交差する部分７０−１及びデータ線６５−２と交差する部分７０−２を有している。この部分７０−２は、データ線のノイズによるセンスアンプ７２のアンバランスを防止する観点から、ロウ方向に延設された部分である。
【００７４】
上記のように、この実施形態に係る半導体集積回路装置によれば、上記第１の実施形態と同様の効果が得られる。
【００７５】
さらに、配線６９は、データ線６５−１と交差する部分７０−１及びデータ線６５−２と交差する部分７０−２を有している。
【００７６】
ここで、データ線と交差する部分が部分７０−１のみであって、データ読み出し時に、いずれか一方のデータ線６５−１、６５−２にノイズが発生した場合を考える。この場合には、データ線６５−１と交差する部分が部分７０−１のみであるため、かかるノイズの影響の受け具合が、データ線６５−１、６５−２で異なってくる。そのため、センスアンプ７２のノイズに対する設定が、データ線６５−１、６５−２においてアンバランスになってマージン差を生む。
【００７７】
しかし、上記のように、配線６９はさらにデータ線６５−２と交差する部分７０−２を有しているため、いずれのデータ線６５−１、６５−２に対しても、ノイズの環境を同様にすることができる。よって、データ線６５−１、６５−２に同様のノイズをのせて、ノイズによる影響を均一にすることで、センスアンプ７２のノイズに対する設定を均一化でき、読み出しマージンを増大できる点で有利である。換言すると、データ線６５−１、６５−２のノイズが絶対にのらない構成とすることは困難であることを鑑み、上記のように、データ線６５−１、６５−２に同様のノイズをのせるように構成している。
【００７８】
［第６の実施形態］
次に、この発明の第６の実施形態に係る半導体集積回路装置について、図１０及び図１１を用いて説明する。図１０は、この実施形態に係る半導体集積回路装置を説明するためのもので、半導体チップ８１を模式的に示す平面図である。図１１は、図１０中の二段センスアンプ７２の近傍を示す平面図である。この実施形態は、上記第５の実施形態におけるデータ線６９の容量に関するものである。この説明において、上記第５の実施形態と重複する部分の説明を省略する。
【００７９】
図示するように、半導体集積回路装置は、バンクアレイ７７−３、７７−４、データ線６５−３、６５−４、配線６９−２〜６９−５を更に備えている点で上記第５の実施形態と相違している。
【００８０】
電源・コントロール回路６７は、ロウ方向に引き出された配線６９−１〜６９−５を介して、バンクアレイ７７−１〜７７−４中のボルディック回路１３（図示せず）で使用される電源電圧等を転送している。
【００８１】
ここで、図１１に示すように、配線６９−１〜６９−５のレイアウト（平面形状）は、二段センスアンプ７２の近傍において同様となるように設けられている。より具体的には、例えば、配線６９−１中の被覆率が疎の部分の被覆率を密な部分と同程度に増大させて、この部分にダミーの配線６９−１ａを設けることで、配線６９−１の被覆率を均一化し、レイアウトを同様にしている。
【００８２】
同様に、データ線６９−２〜６９−５のレイアウト（平面形状）は、二段センスアンプ７２の近傍において同様となるように設けられている。より具体的には、配線６９−２〜６９−５中においても、被覆率が疎の部分の被覆率を密な部分と同程度に増大させて、かかる部分にダミーの配線６９−２ａ〜６９−５ａを設け、配線６９−２〜６９−５の被覆率を均一化し、レイアウトを二段センスアンプ７２の近傍において同様となるように設けている。
【００８３】
上記のように、この実施形態に係る半導体集積回路装置によれば、上記第５の実施形態と同様の効果が得られる。
【００８４】
さらに、配線６９−１〜６９−５中の被覆率が疎な部分にダミーの配線６９−１ａ〜６９−５ａを設けることで、二段センスアンプ７２の近傍における配線６９−１〜６９−５のレイアウト（平面形状）を同様にしている。
【００８５】
そのため、配線６９−１〜６９−５の容量を均一化でき、二段センスアンプ７２による読み出しマージンを増大できる点で有利である。また、配線６９−１〜６９−５の容量を均一化できることから、二段センスアンプ７２の読み出し設定を容易にできる。
【００８６】
以上、第１乃至第６の実施形態および変形例１、変形例２を用いてこの発明の説明を行ったが、この発明は上記各実施形態および各変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および各変形例には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８７】
【図１】この発明の第１の実施形態に係る半導体集積回路装置を示す平面図。
【図２】この発明の第２の実施形態に係る半導体集積回路装置を示す平面図。
【図３】図２中のバンク構成回路を抽出して示す平面図。
【図４】この発明の第３の実施形態に係る半導体集積回路装置を示す平面図。
【図５】図４中のノイズ低減用トランジスタに置換し得るその他の例を示すもので、（ａ）はキャパシタを示す平面図、（ｂ）は抵抗素子を示す平面図、（ｃ）はノイズ低減素子を示す平面図。
【図６】この発明の第４の実施形態に係る半導体集積回路装置を示す平面図。
【図７】この発明の変形例１に係る半導体集積回路装置を示す平面図。
【図８】この発明の変形例２に係る半導体集積回路装置を示す平面図。
【図９】この発明の第５の実施形態に係る半導体集積回路装置を示す平面図。
【図１０】この発明の第６の実施形態に係る半導体集積回路装置を示す平面図。
【図１１】図１０中のセンスアンプ近傍を示す平面図。
【符号の説明】
【００８８】
１１−１〜１１−５…バンク構成回路、１２…バンク、１３…ボルディック回路、１４…センスアンプ、１５…書き込み／消去用配線、１６…読み出しビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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