(57)【要約】【課題】  入力される小振幅の信号の論理レベルを他の論理レベルへ変換する際に、少ない回路構成で適切にレベル変換を行う技術を提供する。【解決手段】  差動入力信号を受け差動電流を出力する差動対トランジスタ（Ｎ１、Ｎ２）と、前記差動電流を入力として受け、ミラー電流を差動出力端（Ｔ１、Ｔ２）に出力するカレントミラー回路（ＣＭ１〜ＣＭ４）と、前記差動出力端間に接続されたＣＭＯＳ型ラッチ回路（２）とを有する。【選択図】        図３
2006287797.tif 000002
【特許請求の範囲】
【請求項１】
差動入力信号を受け差動電流を出力する差動対トランジスタと、
前記差動電流を入力として受け、ミラー電流を差動出力端に出力するカレントミラー回路と、
前記差動出力端間に接続されたＣＭＯＳ型ラッチ回路と
を有するレベル変換回路。
【請求項２】
前記差動対トランジスタを構成する第１及び第２のトランジスタと、
前記第１のトランジスタの出力電流を受け、第１のミラー電流を出力する第１のカレントミラー回路と、
前記第２のトランジスタの出力電流を受け、第２のミラー電流を出力する第２のカレントミラー回路と、
前記第２のミラー電流を受け、前記差動出力端を構成する第１出力端に第３のミラー電流を出力する第３のカレントミラー回路と、
前記第１のミラー電流を受け、前記差動出力端を構成する第２出力端に第４のミラー電流を出力する第４のカレントミラー回路と
を有する請求項１記載のレベル変換回路。
【請求項３】
前記第１のカレントミラー回路は、前記第１出力端に第５のミラー電流をさらに出力し、
前記第２のカレントミラー回路は、前記第２出力端に第６のミラー電流をさらに出力する構成とされている、
請求項２記載のレベル変換回路。
【請求項４】
定電流を受け、前記第１出力端に第７のミラー電流を出力する第５のカレントミラー回路と、
定電流を受け、前記第２出力端に第８のミラー電流を出力する第６のカレントミラー回路と
をさらに有する請求項２記載のレベル変換回路。
【請求項５】
前記第１のトランジスタが非反転入力信号を受け、前記第２のトランジスタが反転入力信号を受け、前記第１出力端に非反転出力信号が出力され、前記第２出力端に反転出力信号が出力される
請求項２乃至４のいずれか１項記載のレベル変換回路。
【請求項６】
前記差動対トランジスタ、前記第３のカレントミラー回路、および前記第４のカレントミラー回路がＮＭＯＳトランジスタで構成され、前記第１及び第２のカレントミラー回路がＰＭＯＳトランジスタで構成された
請求項２乃至５のいずれか１項記載のレベル変換回路。
【請求項７】
前記差動対トランジスタ、前記第３のカレントミラー回路、および前記第４のカレントミラー回路がＰＭＯＳトランジスタで構成され、前記第１及び第２のカレントミラー回路がＮＭＯＳトランジスタで構成された
請求項２乃至５のいずれか１項記載のレベル変換回路。
【請求項８】
前記差動対トランジスタ、前記第３のカレントミラー回路、及び前記第４のカレントミラー回路がＮＭＯＳトランジスタで構成され、前記第１のカレントミラー回路、前記第２のカレントミラー回路、前記第５のカレントミラー回路、及び前記第６のカレントミラー回路がＰＭＯＳトランジスタで構成された
請求項４記載のレベル変換回路。
【請求項９】
前記差動対トランジスタ、前記第３のカレントミラー回路、及び前記第４のカレントミラー回路がＰＭＯＳトランジスタで構成され、前記第１のカレントミラー回路、前記第２のカレントミラー回路、前記第５のカレントミラー回路、及び前記第６のカレントミラー回路がＮＭＯＳトランジスタで構成された
請求項４記載のレベル変換回路。
【請求項１０】
前記ＣＭＯＳ型ラッチ回路が、入力端が前記第１出力端に接続され、出力端が前記第２出力端に接続された、第１ＣＭＯＳインバータと、入力端が前記第２出力端に接続され、出力端が前記第１出力端に接続された、第２ＣＭＯＳインバータとで構成された
請求項１乃至９のいずれか１項に記載のレベル変換回路。
【請求項１１】
前記ＣＭＯＳ型ラッチ回路が、前記第１出力端に接続された入力端と、前記第２出力端に接続された出力端を有する第１ＣＭＯＳＮＡＮＤ回路と、前記第２出力端に接続された入力端と、前記第１出力端に接続された出力端を有する第２ＣＭＯＳＮＡＮＤ回路とで構成された
請求項１乃至７のいずれか１項に記載のレベル変換回路。
【請求項１２】
前記ＣＭＯＳ型ラッチ回路が、入力端が前記第１出力端に接続され、出力端が前記第２出力端に接続された、第１ＣＭＯＳクロックドインバータと、入力端が前記第２出力端に接続され、出力端が前記第１出力端に接続された、第２ＣＭＯＳクロックドインバータとで構成された
請求項１乃至９のいずれか１項に記載のレベル変換回路。
【請求項１３】
前記第１及び第２のカレントミラー回路を構成するトランジスタのソースが接続された電源と、前記第５及び第６のカレントミラー回路を構成するトランジスタのソースが接続された電源とは、異なる電圧を供給するものである
請求項４記載のレベル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベル変換回路に関する。
【背景技術】
【０００２】
近年の半導体デバイスは、複雑な処理を適切に実行するために、複数のロジック回路によって構成されている。半導体デバイスを構成するロジック回路には、ＴＴＬ（Transistor  Transistor  Logic）回路やＣＭＯＳ論理回路などが存在する。半導体デバイスの内部では、ロジック回路はインターフェースを介して接続されている。半導体デバイスに搭載されるインターフェースとしては、そのロジック回路の論理レベルに対応するもの（例えば、ＴＴＬインターフェースやＣＭＯＳインターフェースなど）が採用されている。
また、半導体技術の進歩にともなって、半導体デバイスにおける情報処理速度は年々高速化してきている。特に、ここ数年におけるデータ転送速度は、一気にGbps転送帯域まで高速化されてきている。半導体デバイスの高速化に対応して、より高速なデバイス間のデータ転送技術が要求されている。上述した従来のインターフェース（ＴＴＬインターフェースやＣＭＯＳインターフェースなど）は、比較的大きい振幅レベルが要求されるため、バスクロックが１００ＭＨｚを超える場合、適切な速度でデータ転送を行うことができないことがある。
【０００３】
そのため、上述のGbpsクラスの転送帯域になると、ＬＶＤＳ（Low Voltage Differential Signaling）に代表される差動インターフェースが必須である。従来、差動伝送によるデータ通信を実行する場合、上述のＴＴＬ回路やＣＭＯＳ論理回路（以下、通常ロジック回路と呼ぶ。）と差動伝送回路は別々のブロックに分かれ、その間に変換回路を備えることによって実現されていた。近年では、半導体製造技術の進歩により、一つのデバイスの中に実装することが可能になってきている。これにより、高速データ転送に対応できるデバイスを安価に製造でき、１チップ化により基板面積も縮小できるなど、さまざまなメリットを生み出している。したがって、近年の半導体デバイス内部では、上述の通常ロジック回路と差動伝送回路とが混在して構成されていることが多い。
【０００４】
通常ロジック回路は、グラウンドを除けば１本の線で信号を伝送する１線式（以下、シングルエンドインターフェースと呼ぶ。）である。しかし、差動伝送回路（例えば、Ethernet（登録商標）の信号伝達に使われるCML（Current Mode Logic）や、高速なクロック供給回路などで広く使われているPECL/LVPECLなど）は２本の線で信号を伝送する２線式（以下、ディファレンシャルインターフェースと呼ぶ。）である。
【０００５】
１本の線で信号を伝送するシングルエンドの場合には、信号線以外に必ず接地線が必要である。通常ロジック回路は、伝送される信号が「ある電圧から何ボルト以上あれば“Ｈ”レベル」、「何ボルト以下であれば“Ｌ”レベル」であるとして“Ｈ”レベルと“Ｌ”レベルとを判断している。この「ある電圧」をしきい値電圧（スレッショルドレベル）と呼び、ＴＴＬやＣＭＯＳの場合、電圧基準としてグラウンドレベルが使用される。グラウンドレベルと信号線との電位差によって、信号が“Ｈ”レベルなのか“Ｌ”レベルなのかを伝える方式が、シングルエンドインターフェースの方式である。
【０００６】
一方、ディファレンシャルインターフェースは、一つの信号伝送のために、必ず２本の信号線が存在する。ディファレンシャルインターフェースの「ディファレンシャル（Differential）」とは、２本の信号線間に生じる電位差を示している。ディファレンシャルインターフェースは、この２信号線間の電位差に基づいて、伝送される信号が“Ｈ”レベルか“Ｌ”レベルかを判定している。
【０００７】
ディファレンシャルインターフェースは、２本の信号線間に生じる電位差が正であるか負であるかによって、論理が０であるか１であるかを判定している。そのため、伝送される信号のレベルが小振幅であっても適切に信号を伝送することができる。ディファレンシャルインターフェースは、小振幅でも信号を伝送することができるため、高速の信号伝送に適している。
【０００８】
ディファレンシャルインターフェースで伝送された信号をシングルエンドインターフェースに対応するようにレベル変換する場合、つまり、転送される信号の論理レベルを他の論理レベルに変換したときに、変換実行後の論理レベルのデューティ比が劣化（変化）してしまうことがある。デューティ比の劣化を抑制する技術として、レベル変換回路の後段に位相補正回路を備える技術が知られている（例えば、特許文献１参照。）。
【０００９】
図１は、特許文献１に記載の従来技術の構成を示す回路図である。特許文献１に記載の従来のレベル変換回路は、例えば５Ｖの互いに逆相の２相のクロックＣＫ，ＣＫＸを、例えば１５Ｖの同一周期の２相のクロックに変換する第１，第２のレベル変換手段である２つのレベルシフタ（ＬＶＬ）１０１，１０３と、この２つのレベルシフタ１０１，１０３の各出力クロックの位相を反転する２つのインバータ１０２，１０４と、この２つのインバータ１０２，１０４の各出力クロックの位相を合わせる位相合わせ回路１０５とを有する構成となっている。
【００１０】
上記構成のレベル変換回路において、互いに逆相の２相のクロックＣＫ，ＣＫＸは、レベルシフタ１０１のａ，ｂ入力になるとともに、レベルシフタ１０３のｂ，ａ入力になる。すなわち、レベルシフタ１０１，１０３には、２相のクロックＣＫ，ＣＫＸが互いに逆相で入力されることになる。レベルシフタ１０１，１０３は各々ほぼ等しい回路特性を持ち、互いに逆相の１相のクロックをそれぞれ出力する。
【００１１】
図１において、位相合わせ回路１０５は、インバータ１０２，１０４の各出力クロックの位相を反転するインバータ１０７、１０９と、インバータ１１１，１１２が互いに逆方向に並列接続され、インバータ１０７、１０９の各出力クロックをラッチするラッチ回路１０６と、このラッチ回路１０６の２つの出力クロックの位相を反転し、互いに逆相の２相のクロックＣＫ，ＣＫＸとして出力するインバータ１０８，１１０とを有する構成となっている。
【００１２】
【特許文献１】特開２０００−３０５５２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述したように特許文献１に記載の技術は、二組のレベルシフタの一方に正相の差動信号を入力し、他方のレベルシフタに逆相の差動信号を入力している。したがって、レベルシフタが2組必要である。また、位相合わせ回路がレベルシフタに影響を与えることを防止するため、位相合わせ回路とレベルシフタとの間にインバータを備えている。そして、位相合わせ回路は、位相補完を行う為に、二つのインバータを備えている。このため、従来の技術では、少なくとも４つのインバータが必要である。
【００１４】
また、この位相合わせ回路は、レベルシフタの後段に備えられたインバータの出力を位相補完することで、所望の信号を生成している。しかしながら、特許文献１に記載の技術は、近年の半導体装置に要求されているＣＭＬレベルなどの小振幅の論理レベルをＣＭＯＳレベルへ変換することが困難である。入力される小振幅の信号の論理レベルを他の論理レベルへ変換する際に、少ない回路構成で適切にレベル変換を行う技術が望まれている。
【課題を解決するための手段】
【００１５】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１６】
上記の課題を解決するために、本発明のレベル変換回路は、差動入力信号を受け差動電流を出力する差動対トランジスタ（Ｎ１、Ｎ２）と、前記差動電流を入力として受け、ミラー電流を差動出力端（Ｔ１、Ｔ２）に出力するカレントミラー回路（ＣＭ１〜ＣＭ４）と、前記差動出力端間に接続されたＣＭＯＳ型ラッチ回路（２）とを有する。
【００１７】
また、本発明のレベル変換回路は、前記差動対トランジスタを構成する第１及び第２のトランジスタ（Ｎ１、Ｎ２）と、前記第１のトランジスタの出力電流を受け、第１のミラー電流を出力する第１のカレントミラー回路（ＣＭ１）と、前記第２のトランジスタの出力電流を受け、第２のミラー電流を出力する第２のカレントミラー回路（ＣＭ３）と、前記第２のミラー電流を受け、前記差動出力端を構成する第１出力端（Ｔ１）に第３のミラー電流を出力する第３のカレントミラー回路（ＣＭ２）と、前記第１のミラー電流を受け、前記差動出力端を構成する第２出力端（Ｔ２）に第４のミラー電流を出力する第４のカレントミラー回路（ＣＭ４）とを有する。
【発明の効果】
【００１８】
本発明によると、入力される信号の論理レベルを他の論理レベルへ適切に変換することができるようになる。
【００１９】
そのため、例えば、ＣＭＬ論理レベルの差動クロック信号を、デューティ劣化なしＣＭＯＳ論理レベルへ変換した場合、クロックの両エッジ（立ち上がりと立ち下がり）を使用するフリップフロップなどの同期回路において、デューティ劣化によるタイミングマージン減少を抑えることが可能となる。
【００２０】
つまり、デューティ比が５０％とならない場合、
クロックの両エッジタイミングの時間＜クロック周期／２
となる。これは、同期回路において、デューティ劣化の分、タイミングマージンが減少することを意味する。したがって、レベル変換を要求される半導体装置に、本発明のレベル変換回路を搭載した場合、デューティ劣化が生じる原因となるのは、相対精度ばらつきのみとなり、デバイスばらつき等によるデューティ比のばらつきが生じない。このため、最大限のタイミングマージンを確保することが可能になる。
【発明を実施するための最良の形態】
【００２１】
［第１の実施形態］
以下に、図面を参照して本発明を実施するための形態について述べる。図２は、本発明のレベル変換回路を搭載する半導体装置の構成を例示するブロック図である。図２を参照すると、その半導体装置２０は、第１論理レベル回路ブロック２１と、第２論理レベル回路ブロック２２と、その第１論理レベル回路ブロック２１の論理レベルを第２論理レベル回路ブロック２２の論理レベルに変換するレベル変換回路１０とを備えて構成されている。以下の実施形態において、第１論理レベル回路ブロック２１がディファレンシャルインターフェースによる信号伝送が実行される回路ブロックであり、ＣＭＬ（Current  Mode  Logic：）レベルで動作する回路を備えているものとする。また、第２論理レベル回路ブロック２２がディファレンシャルインターフェースによる信号伝送が実行される回路ブロックであり、ＣＭＯＳ（Complementary MOS）レベルで動作する回路を備えているものとする。したがって、以下の実施形態では、そのレベル変換回路１０は、ＣＭＬレベルの信号をＣＭＯＳレベルに変換する回路であることを前程に説明を行う。なお、本実施形態において、レベル変換回路１０が実行するレベル変換は、ＣＭＬレベルからＣＭＯＳレベルへの変換のみに限定されるものではない。本実施形態のレベル変換回路１０は、第１論理レベル回路ブロック２１と第２論理レベル回路ブロック２２とが、異なる論理レベルである場合に適用可能であり、特に、小振幅の信号を他の大振幅の信号に変換する場合に効果的である。
【００２２】
図２に示されているように、レベル変換回路１０は、第１論理レベル回路ブロック２１から出力される差動入力信号（ＩＮ＿Ｐ、ＩＮ＿Ｎ）の論理レベルを変換して出力信号（ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎ）を生成し、第２論理レベル回路ブロック２２に供給している。第２論理レベル回路ブロック２２は、レベル変換回路１０から供給される出力信号（ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎ）と、その第２論理レベル回路ブロック２２に対応するしきい値電圧とに基づいて、回路内部での論理（供給される信号がＨレベルなのかＬレベルなのか）を特定している。
【００２３】
図３は、本実施形態のレベル変換回路１０の構成を例示する回路図である。図３を参照すると、本実施形態のレベル変換回路１０は、レベル変換部１と位相補完回路２とを含んで構成されている。図３に示されているように、レベル変換部１は、差動入力信号（ＩＮ＿Ｐ、ＩＮ＿Ｎ）を受ける入力段５と、複数のカレントミラー回路（ＣＭ１〜ＣＭ４）と、出力信号（ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎ）を生成する第１出力段６、第２出力段７と、定電流源８とを含んで構成されている。また、図３を参照すると、位相補完回路２は、第１インバータ３と、第２インバータ４とを含んで構成されている。図３に示されているように、第１インバータ３の出力端は、第２ノード１２を介して第２インバータ４の入力端に接続されている。同様に、第２インバータ４の出力端は、第１ノード１１を介して第１インバータ３に接続されている。さらに、図３に示されているように、第２インバータ４の出力端は、第１ノード１１を介して第１出力端子Ｔ１に接続されている。同様に、第１インバータ３の出力端は、第２ノード１２を介して第２出力端子Ｔ２に接続されている。また、図３に示されているように、入力段５と第２電源線ＶＳＳとの間には定電流源８が接続されている。
【００２４】
レベル変換部１の入力段５は、第１入力端子ＩＮ１を介して第1差動入力信号ＩＮ＿Ｐを受ける第１ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称する）Ｎ１と、第２入力端子ＩＮ２を介して第２差動入力信号ＩＮ＿Ｎを受ける第２ＮＭＯＳトランジスタＮ２とを含んで構成されている。そして、レベル変換部１の第１カレントミラー回路ＣＭ１は、第１ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称する）Ｐ１、第２ＰＭＯＳトランジスタＰ２および第３ＰＭＯＳトランジスタＰ３とを含んで構成されている。その第１ＰＭＯＳトランジスタＰ１のドレインは第１ＮＭＯＳトランジスタＮ１のドレインに接続されている。図３に示されているように、第１ＰＭＯＳトランジスタＰ１〜第３ＰＭＯＳトランジスタＰ３のそれぞれのゲートは互いに接続されている。また、そのゲートは、第１ＰＭＯＳトランジスタＰ１のドレインに短絡されている。
【００２５】
レベル変換部１の第２カレントミラー回路ＣＭ２は、第３ＮＭＯＳトランジスタＮ３と第４ＮＭＯＳトランジスタＮ４とを含んで構成されている。図３に示されているように、第３ＮＭＯＳトランジスタＮ３と第４ＮＭＯＳトランジスタＮ４のゲートは互いに接続され、さらに、第４ＮＭＯＳトランジスタＮ４のドレインはそのゲートに短絡されている。また、図３を参照すると、前述の第３ＰＭＯＳトランジスタＰ３のドレインと第３ＮＭＯＳトランジスタＮ３ドレインとが接続され、第１出力段６を構成している。
【００２６】
さらに、第３カレントミラー回路ＣＭ３は、第４ＰＭＯＳトランジスタＰ４、第５ＰＭＯＳトランジスタＰ５および第６ＰＭＯＳトランジスタＰ６を含んで構成されている。第４ＰＭＯＳトランジスタＰ４のドレインは第２ＮＭＯＳトランジスタＮ２のドレインに接続されている。図３に示されているように、第４ＰＭＯＳトランジスタＰ４〜第６ＰＭＯＳトランジスタＰ６のゲートが互いに接続され、さらにそのゲートは第４ＰＭＯＳトランジスタＰ４のドレインに短絡されている。そして、第４カレントミラー回路ＣＭ４は、第５ＮＭＯＳトランジスタＮ５と第６ＮＭＯＳトランジスタＮ６とを含んで構成されている。図３を参照すると、第５ＮＭＯＳトランジスタＮ５と第６ＮＭＯＳトランジスタＮ６のゲートは互いに接続され、そのゲートは第５ＮＭＯＳトランジスタＮ５のドレインに短絡されている。さらに第５ＮＭＯＳトランジスタＮ５のドレインは、第１カレントミラー回路ＣＭ１の第２ＰＭＯＳトランジスタＰ２のドレインに接続されている。同様に、第２カレントミラー回路ＣＭ２の第４ＮＭＯＳトランジスタＮ４のドレインは、第３カレントミラー回路ＣＭ３の第５ＰＭＯＳトランジスタＰ５のドレインに接続されている。また、第６ＰＭＯＳトランジスタＰ６のドレインと第６ＮＭＯＳトランジスタＮ６のドレインとが接続され、第２出力段７を構成している。
【００２７】
図４は、第1の実施形態における位相補完回路２の構成を例示する回路図である。図４に示されているように、位相補完回路２の第１インバータ３は、第７ＰＭＯＳトランジスタＰ７と第７ＮＭＯＳトランジスタＮ７とを含んで構成され、ＣＭＯＳインバータを形成している。同様に、第２インバータ４は第８ＰＭＯＳトランジスタＰ８と第８ＮＭＯＳトランジスタＮ８とを含んで構成され、ＣＭＯＳインバータを形成している。図４を参照すると、第１インバータ３には、第１ノード１１を介して非反転出力信号ＯＵＴ＿Ｐが供給されている。同様に、第２インバータ４には、第２ノード１２を介して反転出力信号ＯＵＴ＿Ｎが供給されている。
【００２８】
図５は、第1の実施形態のレベル変換回路１０において、位相補完回路２の動作を停止した場合の構成（以下、『１０’』の符号を付加して区別する。）を例示する回路図である。図５に示されているように、レベル変換回路１０’は、第1差動入力信号ＩＮ＿Ｐに応答して、第1初期出力信号Ｖ１を出力し、第２差動入力信号ＩＮ＿Ｎに応答して、第２初期出力信号Ｖ２を出力している。
【００２９】
図６は、レベル変換回路１０’に供給される差動入力信号（ＩＮ＿Ｐ，ＩＮ＿Ｎ）と、その差動入力信号（ＩＮ＿Ｐ，ＩＮ＿Ｎ）に応答して出力される初期出力信号（Ｖ１，Ｖ２）と、レベル変換回路１０’の後段に接続される第２論理レベル回路ブロック２２（例えば、ＣＭＯＳ論理レベルの回路ブロック）の内部信号とのそれぞれの信号波形を示すタイミングチャートである。図６の分図（ａ）は、差動入力信号（ＩＮ＿Ｐ，ＩＮ＿Ｎ）の信号波形を示している。また、図６の分図（ｂ）の第１初期出力波形２５は、第１初期出力信号Ｖ１の時間変化を示す波形である。同様に、図６の分図（ｂ）の第２初期出力波形２６は、第２初期出力信号Ｖ２の時間変化を示している。さらに、図６の分図（ｃ）は、初期出力信号（Ｖ１，Ｖ２）がＣＭＯＳ論理レベルの回路ブロックに供給された場合の内部信号波形を示している。
【００３０】
図６の分図（ｂ）に示されているしきい値波形１７は、レベル変換回路１０’の後段のＣＭＯＳ論理レベルの回路ブロックのしきい値電圧Ｖｔｈを示している。また、波形１８は、第1初期出力信号Ｖ１と第２初期出力信号Ｖ２とを平均した電圧を示している。図６に示されているように、レベル変換回路１０’の前段に接続される第１論理レベル回路ブロック２１（例えば、ＣＭＬ論理レベルの回路ブロック）から供給される差動入力信号のレベル変換を実行した場合、しきい値波形１７と波形１８とが一致しない場合がある。このときには、図６の分図（ｃ）を参照すると、第２論理レベル回路ブロック２２では、差動入力信号（ＩＮ＿Ｐ，ＩＮ＿Ｎ）のデューティ比とは異なる信号が生成されてしまうことが示されている。
【００３１】
図７は、レベル変換回路１０において、位相補完回路２を動作させている場合の差動入力信号（ＩＮ＿Ｐ，ＩＮ＿Ｎ）と、その差動入力信号（ＩＮ＿Ｐ，ＩＮ＿Ｎ）に応答して出力される出力信号（ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎ）と、そのレベル変換回路１０の後段に接続される第２論理レベル回路ブロック２２の内部信号波形とを示すタイミングチャートである。図７の分図（ａ）は、差動入力信号（ＩＮ＿Ｐ，ＩＮ＿Ｎ）の信号波形を示している。図７の分図（ｂ）の反転出力波形２３は、第１差動入力信号ＩＮ＿Ｐに応答してレベル変換回路１０から出力される非反転出力信号ＯＵＴ＿Ｐの時間変化を示す波形である。同様に、図７の分図（ｂ）の非反転出力波形２４は、第２差動入力信号ＩＮ＿Ｎに応答してレベル変換回路１０から出力される反転出力信号ＯＵＴ＿Ｎの時間変化を示す波形である。また、図７の分図（ｃ）は、レベル変換回路１０の後段に備えられる第２論理レベル回路ブロック２２の内部の信号波形を示している。
【００３２】
図７の分図（ｂ）を参照すると、位相補完回路２を動作させているレベル変換回路１０において、反転出力波形２３と非反転出力波形２４との交点（以下、クロスポイントと呼ぶ）の電位がしきい値波形１７に一致することが示されている。クロスポイントの電位がしきい値電圧Ｖｔｈに一致することによって、図７の分図（ｃ）に示されているように、レベル変換回路１０は、後段の第２論理レベル回路ブロック２２における信号波形のデューティ比と、差動入力信号（ＩＮ＿Ｐ，ＩＮ＿Ｎ）のデューティ比とが一致するようなレベル変換を実行している。
【００３３】
図８は、第1初期出力信号Ｖ１および第２初期出力信号Ｖ２に基づいて、非反転出力信号ＯＵＴ＿Ｐと反転出力信号ＯＵＴ＿Ｎとを生成する動作を具体的に示す図である。以下、図８を参照して、位相補完回路２の作用について説明を行う。
【００３４】
ここで、位相補完回路２を構成する第１インバータ３と第２インバータ４とのそれぞれのドライブ能力は、レベル変換回路１０のレベル変換部１から出力される信号電圧に対応して、論理の反転が起こる程度のドライブ能力であるものとする。従って、以下の説明において、第1初期出力信号Ｖ１が供給される第１インバータ３（または第２初期出力信号Ｖ２が供給される第２インバータ４）は、その供給される信号が第１インバータ３（または第２インバータ４）のしきい値電圧を超えたときに、論理が反転する構成であるものとする。
【００３５】
レベル変換部１は、入力の論理レベルを、小振幅からＣＭＯＳレベルに変換する。このとき、第1初期出力信号Ｖ１と第２初期出力信号Ｖ２との交点（クロスポイント）の電位は、第２論理レベル回路ブロック２２を構成するＣＭＯＳ回路のしきい値電圧Ｖｔｈと一致していない場合がある。ここで、位相補完回路２は、入出力される信号の平均電圧を、その位相補完回路２構成する第１インバータ３および第２インバータ４のしきい値電圧Ｖｔに安定させようとする。そのため、レベル変換部１の出力段に位相補完回路２を接続することで、レベル変換回路１０の出力信号（ＯＵＴ＿Ｐ，ＯＵＴ＿Ｎ）の平均電圧は、第１インバータ３および第２インバータ４のしきい値電圧Ｖｔに近づくように作用する。この第１インバータ３および第２インバータ４のしきい値電圧Ｖｔが、レベル変換回路１０の後段に備えられて第２論理レベル回路ブロック２２のしきい値電圧Ｖｔｈに等しくなるように構成する。
【００３６】
それによって、レベル変換回路１０は、第２論理レベル回路ブロック２２の内部信号のデューティ比が、差動入力信号（ＩＮ＿Ｐ，ＩＮ＿Ｎ）のデューティ比に等しくなるような（または概ね等しくなるような）出力信号（ＯＵＴ＿Ｐ，ＯＵＴ＿Ｎ）を出力することができる。
【００３７】
本実施形態における位相補完回路２は、前述してきたように二つのインバータ（３、４）の入力端子と出力端子とを互いに接続して構成されている（図４参照）。第１インバータ３は、第１ノード１１の電位が位相補完回路側閾値Ｖｔより大きいとき、第２ノード１２の電位を第２電源電線ＶＳＳの電位にプルダウンしようとする。また、第１インバータ３は、第１ノード１１の電位が位相補完回路側閾値Ｖｔより小さいとき、第２ノード１２の電位を第１電源線ＶＤＤの電位にプルアップしようとする。同様に、第２インバータ４は、第２ノード１２の電位が位相補完回路側閾値Ｖｔより大きいとき、第１ノード１１の電位を第２電源電線ＶＳＳの電位にプルダウンしようとする。また、第２インバータ４は、第２ノード１２の電位が位相補完回路側閾値Ｖｔより小さいとき、第１ノード１１の電位を第１電源線ＶＤＤの電位にプルアップしようとする。このとき、第１ノード１１（または第２ノード１２）と位相補完回路側閾値Ｖｔとの電位差が大きいほど、第１インバータ３（または第２インバータ４）は、高いドライブ能力で出力ノード１２（または第１ノード１１）を駆動する。
【００３８】
図８を参照すると、第１初期出力波形２５および第２初期出力波形２６は、位相補完回路２の動作を停止させた場合のレベル変換部１の出力波形を図６に示されている第１初期出力波形２５および第２初期出力波形２６よりも、さらに詳細に示す信号波形である。また、しきい値波形１７は、第２論理レベル回路ブロック２２のしきい値電圧Ｖｔｈを示している。さらに、波形１８は、第1初期出力信号Ｖ１と第２初期出力信号Ｖ２との平均の電圧を示している。ここで、任意の時刻における第1初期出力信号Ｖ１の電位を第１電圧ｖ１とし、同様に任意の時刻における第２初期出力信号Ｖ２の電圧を第２電圧ｖ２とする。また、位相補完回路２は第２論理レベル回路ブロック２２のしきい値電圧Ｖｔｈと同じしきい値電圧を有するものとする。
【００３９】
また、図８を参照すると、時刻ｔ３１、時刻ｔ３５、時刻ｔ３６において、第1初期出力信号Ｖ１と第２初期出力信号Ｖ２との平均の電圧Ｖａは、
平均電圧Ｖａ＝（第１電圧ｖ１＋第２電圧ｖ２）／２＝しきい値電圧Ｖｔｈ
であることが示されている。さらに、
時刻ｔ３２においては、  第１電圧ｖ１＝しきい値電圧Ｖｔｈ  であり、
時刻ｔ３３においては、  第１電圧ｖ１＝第２電圧ｖ２  であり、
時刻ｔ３４においては、  第２電圧ｖ２＝しきい値電圧Ｖｔｈ  であることが示されている。
【００４０】
ここで、時刻ｔ３２から時刻ｔ３３まで期間を第１期間Ｔ１とし、時刻ｔ３３から時刻ｔ３４までの期間を第２期間Ｔ２とし、時刻ｔ３４から時刻ｔ３５までの期間を第３期間Ｔ３とし、時刻ｔ３５から時刻ｔ３６までの期間を第４期間Ｔ４とする。また、時刻ｔ３１から時刻ｔ３５までの期間を第５期間Ｔ５とし、時刻ｔ３４から時刻ｔ３７までの期間を第６期間Ｔ６とする。
【００４１】
この場合において、前述した第1初期出力信号Ｖ１と第２初期出力信号Ｖ２との平均の電圧Ｖａ（平均電圧Ｖａ＝（第１電圧ｖ１＋第２電圧ｖ２）／２）と、しきい値電圧Ｖｔｈとが一致していない場合を考える。時刻ｔ３１、時刻ｔ３５、時刻ｔ３６においては、
平均電圧Ｖａ＝しきい値電圧Ｖｔｈ  
である。したがって、それ以外の任意の時刻においては、平均電圧Ｖａとしきい値電圧Ｖｔｈとが一致していないこととなる。
【００４２】
ここで、平均電圧Ｖａ≠しきい値電圧Ｖｔｈである場合であって、かつ、
第１電圧ｖ１＞第２電圧ｖ２＞しきい値電圧Ｖｔｈ
が成立するとき（図８の第２期間Ｔ２の状態）を考える。その場合において、第１インバータ３と第２インバータ４とのそれぞれは、入力される信号電圧（ｖ１、ｖ２）に応答して出力を第２電源線ＶＳＳの電位にプルダウンしようとする（図９参照）。したがって、このときの第１インバータ３は、第1初期出力信号Ｖ１に応答して第２初期出力信号Ｖ２をしきい値電圧Ｖｔｈに近づけるように作用し、同時に第２インバータ４は、第２初期出力信号Ｖ２に応答して第1初期出力信号Ｖ１をしきい値電圧Ｖｔｈに近づけるように作用する。図９は、上記の条件を満たす場合の位相補完回路２の動作を具体的に示す図である。図９を参照すると、位相補完回路２の第１インバータ３には、第１ノード１１を介して第1初期出力信号Ｖ１が供給されている。図９に示されているように、第１インバータ３の第７ＮＭＯＳトランジスタＮ７は、その第1初期出力信号Ｖ１に応答して活性化され、第２ノード１２を第２電源線ＶＳＳにプルダウンするように動作している。このとき、第２インバータ４には、第２ノード１２を介して第２初期出力信号Ｖ２が供給されている。図９に示されているように、第２インバータ４の第８ＮＭＯＳトランジスタＮ８は、その第２初期出力信号Ｖ２に応答して活性化され、第１ノード１１を第２電源線ＶＳＳにプルダウンするように動作している。
【００４３】
この状態では、
第１電圧ｖ１−しきい値電圧Ｖｔｈ＞第２電圧ｖ２−しきい値電圧Ｖｔｈ
である。そのため、第１インバータ３は、第２インバータ４が第１ノード１１をプルダウンするよりも、高いドライブ能力で第２ノード１２を第２電源線ＶＳＳにプルダウンする。したがって、第１ノード１１の電位がしきい値電圧Ｖｔｈに達するよりも早く、第２ノード１２の電位がしきい値電圧Ｖｔｈに達する。これにより、時間経過に対応して、第１電圧ｖ１、第２電圧ｖ２およびしきい値電圧Ｖｔｈの関係が、
第１電圧ｖ１＞第２電圧ｖ２＞しきい値電圧Ｖｔｈ
から
第１電圧ｖ１＞しきい値電圧Ｖｔｈ＞第２電圧ｖ２
へ遷移する。
【００４４】
第１電圧ｖ１＜しきい値電圧Ｖｔｈ＜第２電圧ｖ２の場合において、第１インバータ３は、第２ノード１２を第１電源線ＶＤＤの電位へプルアップしようとする。同時に第２インバータ４は第１ノード１１を第２電源線ＶＳＳへプルダウンしようとする。このとき、
平均電圧Ｖａ＞しきい値電圧Ｖｔｈ
であるならば、第２インバータ４は、第１インバータ３が第２ノード１２をプルアップするよりも高いドライブ能力で、第１ノード１１をプルダウンする。この作用は、平均電圧Ｖａ＝しきい値電圧Ｖｔｈ  になるまで継続する。したがって、位相補完回路２は、
しきい値電圧Ｖｔｈ−第１電圧ｖ１＝第２電圧ｖ２−しきい値電圧Ｖｔｈ
という状態に収束するように作用する。
【００４５】
さらに、平均電圧Ｖａ＜しきい値電圧Ｖｔｈ
であるならば、第１インバータ３は、第２インバータ４が第１ノード１１をプルダウンするよりも高いドライブ能力で、
第２ノード１２を第１電源線ＶＤＤにプルアップする。この動作も、平均電圧Ｖａ＝しきい値電圧Ｖｔｈ  になるまで継続する。したがって、どのような場合にあっても、位相補完回路２は、
しきい値電圧Ｖｔｈ−第１電圧ｖ１＝第２電圧ｖ２−しきい値電圧Ｖｔｈ
という状態をとるように作用する。
【００４６】
このように、位相補完回路２に第1初期出力信号Ｖ１と第２初期出力信号Ｖ２とが供給される場合、位相補完回路２はその平均電圧Ｖａをしきい値電圧Ｖｔｈに安定させるように動作する。この動作は、回路の対称性から、第1初期出力信号Ｖ１と第２初期出力信号Ｖ２の任意の時刻における電圧（第１電圧ｖ１と第２電圧ｖ２）の大小関係に依存することがない。
図１０は、レベル変換部１に接続された位相補完回路２の動作させた場合の出力信号（ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎ）の信号波形を表す波形図である。図１０に示されている非反転出力波形２３は、位相補完回路２を動作させた場合における第１出力端子Ｔ１の電位の時間変化を示す波形である。同様に反転出力波形２４は、そのときの第２出力端子Ｔ２の電位の時間変化を示す波形である。また、波形２７は、出力信号（ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎ）の平均電圧を示す波形である。図１０を参照すると、位相補完回路２が動作していない場合の波形（２５、２６）に比較して、非反転出力波形２３と反転出力波形２４との交点の電位（非反転出力信号ＯＵＴ＿Ｐと反転出力信号ＯＵＴ＿Ｎとが等しくなるときの電位）が、しきい値電圧Ｖｔｈに一致していることが示されている。
【００４７】
このように、レベル変換部１と位相補完回路２とを有するレベル変換回路１０を構成する。その場合において、位相補完回路２のしきい値電圧Ｖｔが、レベル変換回路１０の後段の第２論理レベル回路ブロック２２のしきい値電圧Ｖｔｈと同様となるように構成する。それによって、レベル変換回路１０は、第１論理レベル回路ブロック２１から転送される信号の論理レベルを他の論理レベルに変換するときに、変換実行後の論理レベルのデューティ比が劣化（変化）しないような出力信号（ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎ）を生成することができる。
【００４８】
また、上述してきた説明において、第１初期出力波形２５および第２初期出力波形２６が交わる点（図８における時刻ｔ３３に対応する交点）電位が、しきい値電圧Ｖｔｈを超えている場合に対応して説明を行ってきたが、これは、しきい値電圧Ｖｔｈの電位を制限するものではない。例えば、図８の時刻ｔ３３において、第１初期出力波形２５および第２初期出力波形２６が交わる点の電位が、しきい値電圧Ｖｔｈを下回る場合を例に説明する。
【００４９】
図１１は、平均電圧Ｖａ≠しきい値電圧Ｖｔｈである場合であって、かつ、
第１電圧ｖ１＜第２電圧ｖ２＜しきい値電圧Ｖｔｈ
が成立するときの位相補完回路２の動作を示す回路図である。このとき、第１インバータ３と第２インバータ４とのそれぞれは、入力される信号電圧（ｖ１、ｖ２）に応答して出力を第１電源線ＶＤＤにプルアップしようとする（図１１参照）。したがって、このときの第１インバータ３は、第1初期出力信号Ｖ１に応答して第２初期出力信号Ｖ２をしきい値電圧Ｖｔｈに近づけるように作用し、同時に第２インバータ４は、第２初期出力信号Ｖ２に応答して第1初期出力信号Ｖ１をしきい値電圧Ｖｔｈに近づけるように作用する。このように、位相補完回路２は、しきい値電圧Ｖｔｈの電位に依存することなく
しきい値電圧Ｖｔｈ−第１電圧ｖ１＝第２電圧ｖ２−しきい値電圧Ｖｔｈ
という状態をとるように作用することとなる。
【００５０】
［第２の実施形態］
以下に、図面を参照して本発明の第２の実施形態について説明を行う。図１２は、本発明の第２の実施形態のレベル変換回路（以下、『１０ａ』の符号を付加して他の実施形態と区別する。）の構成を示す回路図である。図１２を参照すると、第２の実施形態のレベル変換回路１０ａは、レベル変換部１と、位相補完回路２ａとを含んで構成されている。第２の実施形態の位相補完回路２ａは、第１の実施形態の位相補完回路２を構成する複数のインバータ（３、４）と異なり、第１ＮＡＮＤ回路１３と第２ＮＡＮＤ回路１４とを含んで構成されている。第２の実施形態におけるレベル変換部１は、第１の実施形態におけるレベル変換部１と同様の構成である。したがって、以下の第２の実施形態の説明においては、レベル変換部１に関する詳細な説明は省略する。
【００５１】
前述したように、位相補完回路２ａは、第１ＮＡＮＤ回路１３と第２ＮＡＮＤ回路１４とを含んで構成されている。図１２を参照すると、第１ＮＡＮＤ回路１３の出力端は、第２ノード１２を介して第２ＮＡＮＤ回路１４の第１入力端に接続されている。その第１ＮＡＮＤ回路１３の第２入力端は、端子Ｅｉｎ１に接続されている。また、図１２に示されているように、第２ＮＡＮＤ回路１４の出力は、第１ノード１１を介して前述の第１ＮＡＮＤ回路１３の第１入力端に接続されている。そして、第２ＮＡＮＤ回路１４の第２入力端は端子Ｅｉｎ２に接続されている。
【００５２】
位相補完回路２ａは、図示されない制御回路から供給される制御信号を制御信号入力端子Ｅｉｎ１および制御信号入力端子Ｅｉｎ２とで受けている。位相補完回路２ａの位相補完動作は、その制御信号に応答して制御される。
【００５３】
図１３は、位相補完回路２ａの詳細な構成を例示する回路図である。図１３を参照すると、位相補完回路２ａの第１ＮＡＮＤ回路１３は、第９ＰＭＯＳトランジスタＰ１１と、第１０ＰＭＯＳトランジスタＰ１２と、第９ＮＭＯＳトランジスタＮ１１と、第１０ＮＭＯＳトランジスタＮ１２とを含んで構成されている。また、第２ＮＡＮＤ回路１４は、第１１ＰＭＯＳトランジスタＰ１３と、第１２ＰＭＯＳトランジスタＰ１４と、第１１ＮＭＯＳトランジスタＮ１３と、第１２ＮＭＯＳトランジスタＮ１４とを含んで構成されている。図１３に示されているように、第１ＮＡＮＤ回路１３の第９ＰＭＯＳトランジスタＰ１１のゲートと第１０ＮＭＯＳトランジスタＮ１２のゲートとは互いに接続され、制御信号入力端子Ｅｉｎ１から供給される制御信号が印加される。同様に、第２ＮＡＮＤ回路１４の第１２ＰＭＯＳトランジスタＰ１４のゲートと第１２ＮＭＯＳトランジスタＮ１４のゲートは互いに接続され、制御信号入力端子Ｅｉｎ２から供給される制御信号が印加される。
【００５４】
位相補完回路２ａは、制御信号入力端子Ｅｉｎ１から供給される制御信号に応答して第９ＰＭＯＳトランジスタＰ１１と第１０ＮＭＯＳトランジスタＮ１２との動作を制御している。それとともに、位相補完回路２ａは、制御信号入力端子Ｅｉｎ２を介して供給される制御信号に応答して第１２ＰＭＯＳトランジスタＰ１４と第１２ＮＭＯＳトランジスタＮ１４との動作を制御している。例えば、制御信号としてＬｏｗレベルの信号が供給されるとき、第１ＮＡＮＤ回路１３は、その第１制御信号に応答して、第９ＰＭＯＳトランジスタＰ１１を活性化させ、同時に第１０ＮＭＯＳトランジスタＮ１２を非活性化させる。このとき、第２ＮＡＮＤ回路１４は、その制御信号に応答して第２ＮＡＮＤ回路１４を活性化させると同時に第１２ＮＭＯＳトランジスタＮ１４を非活性化させる。したがって、第１ＮＡＮＤ回路１３と第２ＮＡＮＤ回路１４とで位相補完回路２ａを構成することで、位相補完回路２ａは、第１ノード１１および第２ノード１２に一定の信号レベルを出力することが出来るようになる。
【００５５】
第２の実施形態において、位相補完回路２ａを構成する第１ＮＡＮＤ回路１３と第２ＮＡＮＤ回路１４とが制御信号入力端子（Ｅｉｎ１，Ｅｉｎ２）を備える構成について説明してきた。本実施形態において、第１ＮＡＮＤ回路１３と第２ＮＡＮＤ回路１４とのそれぞれの入力端子を短絡させ、レベル変換回路１０ａに接続させることも可能である。つまり、第１ＮＡＮＤ回路の二つの入力端のそれぞれを第１ノード１１に接続し、第２ＮＡＮＤ回路の二つの入力端のそれぞれを第２ノード１２に接続する。このように接続することで、本実施形態のレベル変換回路１０ａは、第１の実施形態で説明してきた効果を発揮するように作用する。また、上述の説明では、第２の実施形態における位相補完回路２ａが、第１ＮＡＮＤ回路１３と第２ＮＡＮＤ回路１４とによって構成される場合を説明してきた。このＮＡＮＤ回路に変えてＮＯＲ回路などを採用することも可能である。
【００５６】
［第３の実施形態］
以下に、図面を使用して本発明の第３の実施形態について説明を行う。図１４は、本発明の第３の実施形態のレベル変換回路（以下、『１０ｂ』の符号を付加して他の実施形態と区別する。）の構成を示す回路図である。図１４を参照すると、第３の実施形態のレベル変換回路１０ｂは、レベル変換部１と、位相補完回路２ｂとを含んで構成されている。第３の実施形態の位相補完回路２ｂは、第１の実施形態の位相補完回路２を構成する複数のインバータ（３、４）と異なり、第１クロックドインバータ１５と第２クロックドインバータ１６とを含んで構成されている。第３の実施形態におけるレベル変換部１は、第１または第２の実施形態におけるレベル変換部１と同様の構成である。したがって、以下の第３の実施形態の説明においては、レベル変換部１に関する詳細な説明は省略する。
【００５７】
図１４を参照すると、位相補完回路２ｂを構成する第１クロックドインバータ１５の出力は、第２ノード１２を介して第２クロックドインバータ１６の入力に接続されている。また、第２クロックドインバータ１６の出力は第１ノード１１を介して第１クロックドインバータ１５の入力に接続されている。また、図１４に示されているように、第２クロックドインバータ１６の出力は第１ノード１１を介して第１出力端子Ｔ１に接続され、第１クロックドインバータ１５の出力は、第２ノード１２を介して第２出力端子Ｔ２に接続されている。位相補完回路２ｂの第１クロックドインバータ１５と第２クロックドインバータ１６とには、図示されない制御回路から供給される制御信号が印加される。位相補完回路２ｂは、その制御信号に応答して第１クロックドインバータ１５と第２クロックドインバータ１６との動作を制御することで、所望の信号を第１ノード１１または第２ノード１２に供給している。
【００５８】
図１５は、位相補完回路２ｂの詳細な構成を示す回路図である。図１５を参照すると、位相補完回路２ｂの第１クロックドインバータ１５は、第１３ＰＭＯＳトランジスタＰ１５と、第１４ＰＭＯＳトランジスタＰ１６と、第１３ＮＭＯＳトランジスタＮ１５と、第１４ＮＭＯＳトランジスタＮ１６とを含んで構成されている。図１５に示されているように、第１４ＰＭＯＳトランジスタＰ１６は、第１３ＰＭＯＳトランジスタＰ１５と電源線ＶＤＤに接続されている。また、第１４ＮＭＯＳトランジスタＮ１６は、第１３ＮＭＯＳトランジスタＮ１５と第２電源線ＶＳＳとの間に接続されている。第１４ＰＭＯＳトランジスタＰ１６のゲートと後述する第１６ＰＭＯＳトランジスタＰ１８のゲートは、図示されない制御回路に接続され、その制御回路から出力されるインバータ制御信号φ１が供給される。同様に、第１４ＮＭＯＳトランジスタＮ１６のゲートと後述する第１６ＮＭＯＳトランジスタＮ１８のゲートは、上述の制御回路に接続されている。そのゲートには、その制御回路から出力されるインバータ制御信号φ２が供給される。
【００５９】
第１クロックドインバータ１５は、その制御回路から出力される制御信号（φ１、φ２）に応答してその動作が制御され、同様に、第２クロックドインバータ１６も、制御信号（φ１、φ２）に応答してその動作が制御される。このような第１クロックドインバータ１５および第２クロックドインバータ１６で位相補完回路２ｂを構成することによって、レベル変換回路１０ｂは、制御信号（φ１、φ２）に対応して、位相補完回路２ｂの動作を停止させることが可能になる。
【００６０】
［第４の実施形態］
以下に、図面を参照して本発明の第４の実施形態について説明を行う。図１６は、第４の実施形態におけるレベル変換回路（以下、『１０ｃ』の符号を付加して他の実施形態と区別する。）の構成を示す回路図である。図１６を参照すると、第４の実施形態におけるレベル変換回路１０ｃは、レベル変換部１ａと、位相補完回路２とを含んで構成されている。第４の実施形態におけるレベル変換回路１０ｃは、第１ＮＭＯＳトランジスタＮ１に接続される第５カレントミラー回路ＣＭ１’と、第２ＮＭＯＳトランジスタＮ２に接続される第６カレントミラー回路ＣＭ３’と、第１電流供給部３１を有する出力段６’と、第２電流供給部３２を有する出力段７’とを含んで構成されている。第１及び第２の電流供給部３１、３２はＰＭＯＳトランジスタで構成されたカレントミラー回路からなり、定電流が入力され、ミラー電流を出力端子Ｔ１、Ｔ２に出力する。
【００６１】
図１６を参照すると、第４の実施形態における第５カレントミラー回路ＣＭ１’と第６カレントミラー回路ＣＭ３’の第３電源線ＶＤＤ１は、３Ｖの電圧を供給する電源に接続されている。また、出力段（６’７’）の第４電源線ＶＤＤ２は、１．５Ｖの電圧を供給する電源に接続されている。図１６に示されているように、出力段（６’、７’）の電源電圧を、カレントミラー回路（ＣＭ１’、ＣＭ２’）の電源電圧と異なる電圧にすることで、可変的にレベル変換を実行するレベル変換回路を構成することが可能になる。
【００６２】
なお、第４の実施形態の位相補完回路２を、第２の実施形態の位相補完回路２ａまたは第３の実施形態の位相補完回路２ｂと同様に構成することも可能である。また、上述してきた各実施形態は、矛盾が発生しない場合において組合せて実施することが可能である。また、各実施の形態においてレベル変換部１、１ａの入力段５の差動対トランジスタは、ＮＭＯＳトランジスタＮ１、Ｎ２で構成されているが、これをＰＭＯＳトランジスタで構成することも可能である。この場合、各カレントミラー回路もＰＭＯＳトランジスタからＮＭＯＳトランジスタへ、ＮＭＯＳトランジスタからＰＭＯＳトランジスタへ変更される。
【図面の簡単な説明】
【００６３】
【図１】図１は、従来のレベル変換回路の構成を示す回路図である。
【図２】図２は、本発明のレベル変換回路を搭載する半導体装置の構成を例示するブロック図である。
【図３】図３は、第１の実施形態のレベル変換回路の構成を例示する回路図である。
【図４】図４は、第1の実施形態における位相補完回路２の構成を例示する回路図である。
【図５】図５は、第1の実施形態において、位相補完回路２の動作を停止した場合の構成を例示する回路図である。
【図６】図６は、第1の実施形態における差動入力信号と初期出力信号と第２論理レベル回路ブロックの内部信号波形とを示すタイミングチャートである。
【図７】図７は、第1の実施形態における差動入力信号と出力信号と第２論理レベル回路ブロックの内部信号波形とを示すタイミングチャートである。
【図８】図８は、非反転出力信号ＯＵＴ＿Ｐと反転出力信号ＯＵＴ＿Ｎとを生成する動作を示す図である。
【図９】図９は、位相補完回路２の動作を具体的に示す図である。
【図１０】図１０は、位相補完回路２の動作させた場合の出力信号の信号波形を表す波形図である。
【図１１】図１１は、位相補完回路２の動作を示す回路図である。
【図１２】図１２は、第２の実施形態のレベル変換回路の構成を示す回路図である。
【図１３】図１３は、第２の実施形態における位相補完回路の詳細な構成を示す回路図である。
【図１４】図１４は、第３の実施形態のレベル変換回路の構成を示す回路図である。
【図１５】図１５は、第３の実施形態における位相補完回路の詳細な構成を示す回路図である。
【図１６】図１６は、第４の実施形態におけるレベル変換回路の構成を示す回路図である。
【符号の説明】
【００６４】
１…レベル変換部
２…位相補完回路
３…第１インバータ
４…第２インバータ
５…入力段
６、７…出力段
８…定電流源
１０、１０a、１０ｂ、１０ｃ…レベル変換回路
１１…第１ノード
１２…第２ノード
２０…半導体装置
２１…第１論理レベル回路ブロック
２２…第２論理レベル回路ブロック
ＩＮ１、ＩＮ２…入力端子
Ｔ１、Ｔ２…出力端子
ＶＤＤ…第１電源線
ＶＳＳ…第２電源線
ＩＮ＿Ｐ…第１差動入力信号，ＩＮ＿Ｎ…第２差動入力信号
ＯＵＴ＿Ｐ…非反転出力信号，ＯＵＴ＿Ｎ…反転出力信号
Ｖ１，Ｖ２…初期出力信号
Ｐ１〜Ｐ８…ＰチャネルＭＯＳトランジスタ
Ｎ１〜Ｎ８…ＮチャネルＭＯＳトランジスタ
Ｐ１１〜Ｐ１４…ＰチャネルＭＯＳトランジスタ
Ｎ１１〜Ｎ１４…ＮチャネルＭＯＳトランジスタ
１０１…レベルシフタ、１０３…レベルシフタ
１０５…位相合わせ回路
１０６…ラッチ回路
１０２、１０４、１０７〜１１２…インバータ
【図１】
2006287797.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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