(57)【要約】【課題】スペーサを用いたステップＳＴＩプロファイルを形成して実際ＳＴＩピッチより広いアクティブ幅を確保することにより、セル領域と周辺領域のトランジスタ性能を向上させるＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法を提供する。【解決手段】半導体基板上にパッド酸化膜および絶縁窒化膜を形成した後、マスクパターンによって素子分離用トレンチを形成する段階と、前記トレンチの内部に側壁酸化膜を形成する段階と、前記トレンチの内部が完全に埋め込まれるように前記半導体基板の全面に高密度プラズマ酸化膜を形成する段階と、前記絶縁膜が露出されるように、前記高密度プラズマ酸化膜を化学的機械的研磨工程で除去する段階と、前記絶縁窒化膜を除去して素子分離膜を形成する段階と、前記素子分離膜の両側壁にステップ素子分離膜スペーサを形成する段階と、ステップ素子分離膜のエッチング工程によって前記パッド酸化膜を除去してステップ素子分離膜プロファイルを形成する段階とを含む。【選択図】図５
2006287187.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にパッド酸化膜および絶縁窒化膜を形成した後、マスクパターンによって素子分離用トレンチを形成する段階と、
前記トレンチの内部に側壁酸化膜を形成する段階と、
前記トレンチの内部が完全に埋め込まれるように前記半導体基板の全面に高密度プラズマ酸化膜を形成する段階と、
前記絶縁窒化膜が露出されるように前記高密度プラズマ酸化膜を化学的機械的研磨工程で除去する段階と、
前記絶縁窒化膜を除去して素子分離膜を形成する段階と、
前記素子分離膜の両側壁にステップ素子分離膜スペーサを形成する段階と、
ステップ素子分離膜エッチング工程によって前記パッド酸化膜を除去してステップ素子分離膜プロファイルを形成する段階とを含むことを特徴とするステップ素子分離膜プロファイルを用いたＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法。
【請求項２】
前記ステップ素子分離膜スペーサは、１００Å〜１０００Åの厚さに形成することを特徴とする請求項１に記載のステップ素子分離膜プロファイルを用いたＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法。
【請求項３】
前記ステップ素子分離膜スペーサは、ＬＰ−ＴＥＯＳ、ＨＴＯ、ＭＴＯなどの酸化膜と窒化膜のいずれか一つで形成することを特徴とする請求項１に記載のステップ素子分離膜プロファイルを用いたＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法。
【請求項４】
前記ステップ素子分離膜プロファイルの深さと空間との比によって、前記ステップ素子分離膜エッチング工程を行うことを特徴とする請求項１に記載のステップ素子分離膜プロファイルを用いたＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法。
【請求項５】
前記ステップ素子分離膜プロファイルを形成した後、１次イオン注入と２次イオン注入を行う段階をさらに含むことを特徴とする請求項１に記載のステップ素子分離膜プロファイルを用いたＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法。
【請求項６】
前記ステップ素子分離膜プロファイルを形成した後、アニール工程とトンネル酸化工程を順次行う段階をさらに含むことを特徴とする請求項１に記載のステップ素子分離膜プロファイルを用いたＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法。
【請求項７】
前記１次イオン注入の際に０°の角度で回転して形成することを特徴とする請求項５に記載のステップ素子分離膜プロファイルを用いたＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法。
【請求項８】
前記２次イオン注入の際に４°〜１５°の角度で回転して形成することを特徴とする請求項５に記載のステップ素子分離膜プロファイルを用いたＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法。
【請求項９】
前記ステップ素子分離膜のアニール工程は、８００℃〜１１００℃の温度領域で１０Å〜３０Åとなるように形成することを特徴とする請求項６に記載のステップ素子分離膜プロファイルを用いたＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法。
【請求項１０】
前記トンネル酸化工程の際にラジカル酸化工程を用いて均等な酸化工程が行われるようにすることを特徴とする請求項６に記載のステップ素子分離膜プロファイルを用いたＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法に係り、特にステップＳＴＩ(shallow trench isolation)プロファイルを用いたＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法に関するものである。
【背景技術】
【０００２】
一般に、ＮＡＮＤフラッシュメモリは、基本特性上、携帯機器の大容量格納装置として用いられ、メモリの特性を維持させながら小型化を図り且つビット当たりのコストを減らすことを目的とする。ビット当たりのコストを減らすためには、基本的にセル領域と周辺領域のトランジスタサイズを減少させて全体面積を減少させなければならないが、これにより、トランジスタの性能が急激に減少するという欠点がある。
【０００３】
現在、かかる欠点を防止するためにトランジスタのゲート長さを限界サイズ以下に減少させ、ギガ(Giga)ビット以上のＮＡＮＤフラッシュメモリでは、０．１μｍ以下のセルゲートの長さおよび０．１Ｘｕｍ程度の周辺装置のトランジスタゲート長さを使用する。ところが、トランジスタの漏洩電流問題など様々な素子的な別の問題点を引き起こすために、ポケット(Pocket)やハロー(Halo)などのいろいろの技法を用いてこれを防止している実情である。
【０００４】
図１は一般的なトランジスタのレイアウトを示すもので、Ｍはメタルを、ＣＴはコンタクトをそれぞれ示し、ＦＯＸはアクティブとアクティブ間の領域を示す。そして、全体的なチップサイズを減少させ、セルおよび周辺装置のトランジスタの性能を保つためには、図１で提示したアクティブ幅ＡＣＴを広く確保しなければならない。ところが、この場合、極端的な短いチャネル素子の特性により単位トランジスタが漏洩電流に非常に脆弱になってセルのプログラムと消去状態が間違って読み取られ、回路の誤動作を誘発させあるいはスタンバイ電流を増加させる。結局は、十分なトランジスタ電流を確保し難いため、トランジスタの性能に問題が発生する。
【０００５】
上述したように、ゲート長さの減少による漏洩電流問題点を補償するために、一般に使用しているトランジスタの断面図を図２に示している。図２について簡略にいうと、半導体基板１００上にゲート１４０を形成した後、イオン注入によって接合の欠乏幅を減少させて漏洩電流を補償し、ゲート１４０の両側壁にスペーサ１５０を形成する。この方法は、ポケットおよびハロー注入１３０を接合エッジに選択的に注入することにより、接合の欠乏幅を減少させて漏洩電流を補償する方法である。また、ディープ(deep)接合１１０の問題点を補償してシャロー(shallow)接合１２０を構成し、この他にもＲｓ（面抵抗）およびＲｃ（コンタクト抵抗）を低めるためにＳｉおよびＧｅ事前注入による非結晶などの接合を形成するといったいろいろの方法を使用している。
【０００６】
しかしながら、この方法も、工程上の困難さと各単位トランジスタの特性確保が難しいため、チップサイズの減少およびトランジスタ特性の確保が難しい。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、かかる問題点を解決するためのもので、その目的は、スペーサを用いたステップＳＴＩプロファイルを形成して実際ＳＴＩピッチより広いアクティブ幅を確保することにより、セル領域と周辺領域のトランジスタ性能を向上させるＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、半導体基板上にパッド酸化膜および絶縁窒化膜を形成した後、マスクパターンによって素子分離用トレンチを形成する段階と、前記トレンチの内部に側壁酸化膜を形成する段階と、前記トレンチの内部が完全に埋め込まれるように前記半導体基板の全面に高密度プラズマ酸化膜を形成する段階と、前記絶縁膜が露出されるように、前記高密度プラズマ酸化膜を化学的機械的研磨工程で除去する段階と、前記絶縁窒化膜を除去して素子分離膜を形成する段階と、前記素子分離膜の両側壁にステップ素子分離膜スペーサを形成する段階と、ステップ素子分離膜のエッチング工程によって前記パッド酸化膜を除去してステップ素子分離膜プロファイルを形成する段階とを含む、ステップ素子分離膜プロファイルを用いたＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法を提供する。
【発明の効果】
【０００９】
上述した本発明によれば、スペーサの形成およびエッチングによってステップＳＴＩプロファイルを形成することにより、広いアクティブ幅を確保し、セル領域および周辺領域のトランジスタ性能を向上させることができるという効果がある。また、本発明によれば、チップサイズを減少させてコストを節減するとともに、セル電流の向上およびプログラム速度の向上を図ることができるという効果がある。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面を参照しながら本発明の実施例を詳細に説明する。
【００１１】
図３〜図６は、本発明の一実施例に係るステップＳＴＩプロファイルを用いたＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法を説明するために順次示した素子の断面図である。次のようにステップＳＴＩ工程を行うことは、トランジスタのアクティブ幅を確保してセル領域および周辺領域のトランジスタの性能を確保し、チップサイズを減少させるためである。
【００１２】
図３を参照すると、半導体基板３００上にパッド酸化膜３０２、ＳＴＩ窒化膜３０４を順次形成した後、半導体基板３００上にＳＴＩマスク（図示せず）を形成する。形成されたＳＴＩマスク（図示せず）を用いたフォトおよび現像工程でＳＴＩ窒化膜３０４、パッド酸化膜３０２および半導体基板３００を選択的にエッチングして半導体基板３００の所定の領域にトレンチ３０６を形成する。ＳＴＩマスク（図示せず）を除去した後、側壁酸化工程を施してトレンチ３０６上に側壁酸化膜３０８を形成する。形成された側壁酸化膜３０８がトレンチ３０６の内部にのみ残留するようにエッチングする。
【００１３】
図４を参照すると、トレンチ３０６の内部が完全に埋め込まれるようにギャップフィル(gap fill)工程を行って半導体基板３００上にＨＤＰ(High Density Plasma)酸化膜３１０を形成する。ＣＭＰ(Chemical Mechanical Polishing)工程とクリーニング(Cleaning)工程によりＳＴＩ窒化膜３０４が露出されるようにＨＤＰ酸化膜３１０を研磨した後、ＳＴＩ窒化膜３０４を除去して基本ＳＴＩプロファイルを完成する。この際、半導体基板３００とＦＯＸとの高さをＥＦＨ(Effective FOX Height)と定義して制御する。これは各単位トランジスタのモウト(Moat)形成およびトンネル酸化膜のダメージを防止するためである。一般的なＳＴＩはＥＦＨを２００Å〜５００Åの厚さに維持させる。
【００１４】
図５を参照すると、ＳＴＩプロファイルの両側壁にステップＳＴＩスペーサ３１２を形成する。この際、ステップＳＴＩスペーサ３１２は、１００Å〜１０００Åの厚さにＬＥ−ＴＥＯＳ、ＨＴＯ、ＭＴＯなどの酸化膜物質と窒化膜で形成する。ステップＳＴＩスペーサ３１２の蒸着厚さをあまり小さくすることは、最終ステップＳＴＩプロファイル３１４を構成した後、トランジスタを形成する場合、側壁方向のアクティブ深さが小さくなって接合深さがあまり小さくなるため、側壁に形成された接合をアクティブさせる役割に問題が発生しうる。よって、ステップＳＴＩスペーサの蒸着厚さを最小１００Å以上にする。ステップＳＴＩスペーサの最大厚さは、ステップＳＴＩアクティブ領域Ａおよび後続工程段階のポリ蒸着工程でステップＳＴＩプロファイル３１４をボイドなく充填することができるか否かを判断して決定する。もしステップＳＴＩスペーサ３１２の蒸着厚さを増加させる場合、ステップＳＴＩプロファイル３１４から得られるアクティブ幅Ａの増加効果が減少することにより、適切に判断しなければならない。その後、所望の深さのステップＳＴＩプロファイル３１４を確保するためにステップＳＴＩエッチングを施し、ステップＳＴＩエッチングによってステップＳＴＩプロファイル３１４を形成することにより、ステップＳＴＩアクティブ領域Ａのパッド酸化膜３０２が除去される。
【００１５】
次いで、ステップＳＴＩを形成することにより、ステップＳＴＩ深さＢの２倍数分だけアクティブ深さが増加するので、トランジスタのオン電流（on-current：流れる電流）を増加させることができる。この際、図４では単位トランジスタの総アクティブ幅がＡ＋２Ｃとなるが、ステップＳＴＩプロファイル３１４を図５の如く形成することにより、２×Ｂだけのアクティブ幅を確保することができる。したがって、図５における総アクティブ幅がＡ＋２Ｃ＋２Ｂとなってチップサイズが同一に保たれるが、単位トランジスタの性能は向上する。
【００１６】
また、ステップＳＴＩアクティブ領域Ａを確保した状態で２×Ｂだけのアクティブ幅を除いた単位トランジスタを実現する。これにより、オン電流が増加していない同一のトランジスタの性能において、チップサイズを減らすことができる。
【００１７】
ここで、ＡはステップＳＴＩプロファイルの空間を、ＢはステップＳＴＩプロファイルの深さを、ＣはステップＳＴＩスペーサの空間をそれぞれ示す。
【００１８】
ひいては、ＮＡＮＤフラッシュメモリ素子のセルで単位セル当たりのアクティブ幅が増加することにより、セル電流が増加するうえ、アクティブ領域の幅増加によるＦＮ(Fouler-Nordheim)電流増加でプログラム速度も増加する。
【００１９】
図６を参照すると、ステップＳＴＩエッチングによってステップＳＴＩプロファイル３１４を形成した後、接合イオン注入３１６および３１８を行う。この際、アクティブが側壁領域にも形成されているので、接合注入工程は傾斜をもって行われなければならない。したがって、ゲートの高さＥ、ステップＳＴＩ深さおよびゲート間隙Ｄを考慮してｔａｎ（α）＜Ｄ／Ｅとなるようにイオン注入を行う。次いで、この条件を満足させるように１次接合イオン注入３１６は０°の角度で、２次接合イオン注入３１８は４°〜１５°の角度で回転してデュアルイオン注入方式で行う。また、形成されたステップＳＴＩに後続の工程でポリを蒸着する。従って、図５に示したステップＳＴＩプロファイル３１４の深さＢと工程Ａとの比であるＡＲ(Aspect Ratio)は、ポリ蒸着ができる程度のステップＳＴＩアクティブ領域を確保しなければならない。
【００２０】
その次、上述したように、上記の規則を満足する場合、ステップＳＴＩの形成が可能であり、ステップＳＴＩアニール工程を行った後、トンネル酸化工程を行う。この際、トンネル酸化工程の際にステップＳＴＩ工程で形成されたＳＴＩエッジのコーナー付近が鋭い形状を持つと、酸化工程で酸化膜がシニング(Thinning)できる。したがって、ステップＳＴＩエッチングの後、トップおよびボトムラウンディングのためのアニール工程を８００℃〜１１００℃の温度領域で１０Å〜３０Åの厚さとなるように行って酸化膜のシニングを防止し、あるいはラジカル酸化工程を用いて均等な酸化工程が行われるようにして酸化膜のシニングを防止する。このような酸化膜のシニングが発生する場合、トランジスタにハンプ(hump)が発生する可能性が高いため、必ずステップＳＴＩアニール工程またはラジカルトンネル酸化工程を行わなければならない。
【００２１】
その後、トンネル酸化膜の形成の後、ポリ蒸着などの一般的な後続の工程を行ってＮＡＮＤフラッシュメモリの単位トランジスタを形成する。
【００２２】
図７は上述したように、ステップＳＴＩプロファイルを用いたトランジスタのレイアウト図である。図７はアクティブ領域ＡＣＴにステップＳＴＩアクティブ領域を確保して図１のアクティブ領域ＡＣＴより広いアクティブ領域ＡＣＴを確保した。これにより、トランジスタの性能が向上し、チップサイズが減少する。
【００２３】
以上、前述した本発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに注意すべきである。また、当該技術分野で通常の知識を有する者であれば、本発明の技術的思想の範囲内で様々な実施が可能であることを理解できるであろう。
【図面の簡単な説明】
【００２４】
【図１】一般的なトランジスタのレイアウト図である。
【図２】一般的なトランジスタの断面図である。
【図３】本発明の一実施例に係るステップＳＴＩプロファイルを用いたＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法を説明するために示した断面図である。
【図４】本発明の一実施例に係るステップＳＴＩプロファイルを用いたＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法を説明するために示した断面図である。
【図５】本発明の一実施例に係るステップＳＴＩプロファイルを用いたＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法を説明するために示した断面図である。
【図６】本発明の一実施例に係るステップＳＴＩプロファイルを用いたＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法を説明するために示した断面図である。
【図７】ステップＳＴＩアクティブ幅を確保したトランジスタのレイアウト図である。
【符号の説明】
【００２５】
３００    半導体基板
３０２    パッド酸化膜
３０４    ＳＴＩ窒化膜
３０６    トレンチ
３０８    側壁酸化膜
３１０    ＨＤＰ酸化膜
３１２    ステップＳＴＩスペーサ
３１４    ステップＳＴＩプロファイル
３１６、３１８    接合イオン注入
Ａ    ステップＳＴＩプロファイルの空間
Ｂ    ステップＳＴＩプロファイルの深さ
Ｃ    ステップＳＴＩスペーサの空間
Ｄ    ステップＳＴＩ深さおよびゲート電極
Ｅ    ゲートの高さ
【図１】
2006287187.tif 000003
【図２】
2006287187.tif 000004
【図３】
2006287187.tif 000005
【図４】
2006287187.tif 000006
【図５】
2006287187.tif 000007
【図６】
2006287187.tif 000008
【図７】
2006287187.tif 000009