(57)【要約】【課題】  表示体を駆動する際に、視認性の低下を防ぎつつ、データ読み込みのためのクロック周波数を低減すること。【解決手段】  電子ブックリーダ１は、表示画面のビットマップデータをディスプレイ５に転送する際に、１ライン分のデータのうち、まず、奇数番目の画素データを順に転送し、転送された奇数番目の画素データによって、その画素に対応するデータ電極および隣接する偶数番目の画素に対応するデータ電極を駆動する。そして、表示画面の全ラインについて、このような処理を行った後、次いで、順次、各ラインに偶数番目の画素データを順に転送し、新たに転送された偶数番目の画素データによって、その画素に対応するデータ電極を駆動する。したがって、ディスプレイ５を駆動する際に、視認性の低下を防ぎつつ、データ読み込みのためのクロック周波数を低減することが可能となる。【選択図】  図２
2006276626.tif 000002
【特許請求の範囲】
【請求項１】
表示体におけるライン毎の画素データを送信する画素データ送信手段と、前記画素データ送信手段によって送信された画素データを受信して、各画素のデータ電極を駆動し、該ラインの画素を表示するデータ電極駆動回路とを含む画像表示装置であって、
前記データ電極駆動回路は、
隣接する所定数のデータ電極を１組とし、該１組のデータ電極それぞれに対応する画素データを、該１組のデータ電極に順次入力するデータ入力手段と、
前記データ電極それぞれにおいて、最初に入力された所定のデータ電極に対応する画素データを初めに表示させ、該１組のデータ電極に対応する画素データのうち、他のデータ電極に対応する画素データが入力されると、該他のデータ電極において、入力された画素データを表示させる電極制御手段とを備え、
前記画素データ送信手段は、前記１組のデータ電極それぞれのうち、所定のデータ電極に対応する画素データを、各組のデータ電極に順次送信することを特徴とする画像表示装置。
【請求項２】
前記画素データ送信手段は、表示画面の１ラインについて、前記データ電極の各組における同一入力順序の画素データを、前記データ電極の各組の配置順に出力していき、全入力順序の画素データを１ライン分出力するライン単位表示処理を、表示画面の各ラインについて順次実行することを特徴とする請求項１記載の画像表示装置。
【請求項３】
前記画素データ送信手段は、前記データ電極の各組における同一入力順序の画素データを表示画面全体のラインについて順に出力する組単位表示処理を、前記データ電極の各組について全入力順序にわたり実行することを特徴とする請求項１記載の画像表示装置。
【請求項４】
前記画素データ送信手段は、前記１組のデータ電極において、データ電極の配列に対応する順序で画素データを送信し、
前記データ入力手段は、前記画素データ送信手段によって送信された画素データを、前記１組のデータ電極に順次入力し、
前記電極制御手段は、前記１組のデータ電極において、画素データが入力される毎に、入力されている画素データを、該画素データに対応する所定のデータ電極および対応する画素データが未入力である他のデータ電極に表示させる処理を繰り返すことを特徴とする請求項１から３のいずれか１項に記載の画像表示装置。
【請求項５】
前記電極制御手段は、
前記１組のデータ電極それぞれに対応して備えられた第１の記憶手段と、
該第１の記憶手段それぞれに入力するデータを選択する選択手段とを含み、
前記データ入力手段は、
前記１組のデータ電極に対応する前記第１の記憶手段に入力する画素データを順次記憶する第２の記憶手段を含み、
前記選択手段は、画素データに同期して入力される所定の選択信号に従って、前記第２の記憶手段に順次記憶される画素データあるいは前記第１の記憶手段自身の出力データのいずれかを、該第１の記憶手段に入力することを特徴とする請求項１から４のいずれか１項に記載の画像表示装置。
【請求項６】
表示体におけるライン毎の画素データの入力に対応して、各画素のデータ電極を駆動し、該ラインの画素を表示するデータ電極駆動回路であって、
隣接する所定数のデータ電極を１組とし、該１組のデータ電極それぞれに対応する各画素データを、該１組のデータ電極に順次入力するデータ入力手段と、
前記データ電極それぞれにおいて、最初に入力された所定のデータ電極に対応する画素データを初めに表示させ、該１組のデータ電極に対応する画素データのうち、他のデータ電極に対応する画素データが入力されると、該他のデータ電極において、入力された画素データを表示させる電極制御手段と、
を備えることを特徴とするデータ電極駆動回路。
【請求項７】
前記データ入力手段は、前記１組のデータ電極において、データ電極の配列に対応する順序で入力される画素データを、該１組のデータ電極に順次入力し、
前記電極制御手段は、前記１組のデータ電極において、画素データが入力される毎に、入力されている画素データを、該画素データに対応する所定のデータ電極および対応する画素データが未入力である他のデータ電極に表示させる処理を繰り返すことを特徴とする請求項６記載のデータ電極駆動回路。
【請求項８】
前記電極制御手段は、
前記１組のデータ電極それぞれに対応して備えられた第１の記憶手段と、
該第１の記憶手段それぞれに入力するデータを選択する選択手段とを含み、
前記データ入力手段は、
前記１組のデータ電極に対応する前記第１の記憶手段に入力する画素データを順次記憶する第２の記憶手段を含み、
前記選択手段は、画素データに同期して入力される所定の選択信号に従って、前記第２の記憶手段に順次記憶される画素データあるいは前記第１の記憶手段自身の出力データのいずれかを、該第１の記憶手段に入力することを特徴とする請求項６または７記載のデータ電極駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルに配されたデータ電極を駆動して画像を表示する画像表示装置およびそのデータ電極駆動回路に関する。
【背景技術】
【０００２】
従来、表示体であるコレステリック液晶の配向状態を切り替えることで白黒表示を行うコレステリック液晶パネルの高速駆動方式として、ＤＤＳ駆動方式がある（例えば、特許文献１参照）。このようなＤＤＳ駆動のためのデータ電極の駆動回路にあっては、一般に、読込用クロック信号に従い、表示対象画像の１画素行分のビットマップデータを読み込み、その読み込んだデータに基づいて、コレステリック液晶をＤＤＳ駆動して前記表示対象画像を表示させるための電圧パターンを各データ電極に印加するようになっている。
【０００３】
また、ＤＤＳ駆動方式にあっては、最適な表示を可能とするSelection期間は比較的短いものであり、仮に、Selection期間が長くなり、最適なSelection期間とならないと、表示対象画像のコントラストが低減してしまうこととなる。
【特許文献１】米国特許第５７４８２７７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の駆動回路にあっては、ＤＤＳ駆動方式におけるSelection期間に１画素行分のビットマップデータを全て読み込むようになっているため、例えば、高精細ディスプレイ（例えば、データ電極の総数４０００ライン）において、Selection期間を短くしようとすると（例えば、０．１ms）、ビットマップデータ読み込みのためのクロック信号の周波数が高くなり（例えば、４０MHz）、消費電力が増大してしまう恐れや、データ読み取りがうまく行えなくなる恐れがあった。
【０００５】
ここで、単位時間あたりの入力データ量を減少させ、ビットマップデータを読み込むためのクロック周波数を低減可能な技術として、インターレース走査による表示技術が知られている。
インターレース走査を行う場合、１フレームを奇数フィールドと偶数フィールドに分割し、奇数フィールドの表示時には奇数番目のラインを走査し、偶数フィールドの表示時には偶数番目のラインを走査する。
【０００６】
しかし、コレステリック液晶パネルにおいては、描画速度が遅いことから、インターレース走査によって表示を行った場合、奇数フィールドと偶数フィールドとが順に描画される過程がユーザに認識されてしまう。
また、コレステリック液晶パネルは記憶性の表示体であることから、画面を書き換える場合、前フレームの画像が残されている上に新たなフレームが書き込まれることとなる。そのため、１フレームのうち、最初のフィールドを書き込んだ際に、前フレームの残された画像と新たなフィールドの画像が重ねて表示されることとなる。
【０００７】
このように、コレステリック液晶の場合、インターレース走査を行うと視認性を著しく低下させてしまうこととなる。
なお、このような事態は、コレステリック液晶を始めとする描画速度の遅い表示体において特に問題となる。
本発明の課題は、表示体を駆動する際に、視認性の低下を防ぎつつ、データ読み込みのためのクロック周波数を低減することである。
【課題を解決するための手段】
【０００８】
以上の課題を解決するため、本発明は、
表示体におけるライン毎の画素データを送信する画素データ送信手段（例えば、図１のディスプレイコントローラ４）と、前記画素データ送信手段によって送信された画素データを受信して、各画素のデータ電極を駆動し、該ラインの画素を表示するデータ電極駆動回路（例えば、図１のデータ電極駆動回路８）とを含む画像表示装置であって、前記データ電極駆動回路は、隣接する所定数のデータ電極を１組とし、該１組のデータ電極それぞれに対応する画素データを、該１組のデータ電極に順次入力するデータ入力手段（例えば、図２の第１段のデータラッチ回路１３）と、前記データ電極それぞれにおいて、最初に入力された所定のデータ電極に対応する画素データを初めに表示させ、該１組のデータ電極に対応する画素データのうち、他のデータ電極に対応する画素データが入力されると、該他のデータ電極において、入力された画素データを表示させる電極制御手段（例えば、図２の第２段のデータラッチ回路１２）とを備え、前記画素データ送信手段は、前記１組のデータ電極それぞれのうち、所定のデータ電極に対応する画素データを、各組のデータ電極に順次送信することを特徴としている。
【０００９】
このような構成により、表示画面の画素データを表示体に転送する際に、１ライン分のデータのうち、まず、データ電極の各組における所定の画素データを順に転送し、転送された画素データによって、その画素に対応するデータ電極に加え、同一の組の隣接するデータ電極を駆動する。次いで、データ電極の各組の他の画素データを順に転送していき、新たに転送された他の画素データによって、その画素に対応するデータ電極を順次駆動する。
【００１０】
そのため、画面が表示される際に、隣接する所定数のデータ電極に最初の画素データが表示されることにより、まず、ライン方向（走査電極の方向）に解像度が１／Ｎ（Ｎは１組のデータ電極における電極数）とされた画像が表示され、次いで、他の画素データが順次転送され、各画素に対応するデータ電極が駆動されていくことにより、最終的に本来の解像度の画像が表示される。
【００１１】
したがって、表示体を駆動する際に、データ電極の各組において最初に転送した画素が前フレームの画像と重ねて表示されることがないため、視認性の低下を防ぐことができ、１ラインの画素データを１／Ｎの速度で転送すれば良いため、データ読み込みのためのクロック周波数を低減することが可能となる。
また、前記画素データ送信手段は、表示画面の１ラインについて、前記データ電極の各組における同一入力順序の画素データを、前記データ電極の各組の配置順に出力していき、全入力順序の画素データを１ライン分出力するライン単位表示処理を、表示画面の各ラインについて順次実行することを特徴としている。
【００１２】
このような構成により、表示画面の各ラインについて、データ電極の各組における最初の画素を１ライン全体について表示し、順次、各組の２番目以降の画素を表示させて１ラインを表示させることができる。
なお、入力された画素データをいずれのデータ電極と対応させるかについては、外部から選択信号を入力することや、入力データのフォーマットを定めておき、そのフォーマットに従った所定パターンで表示体側が自動的に選択すること等が可能である。
【００１３】
また、前記画素データ送信手段は、前記データ電極の各組における同一入力順序の画素データを表示画面全体のラインについて順に出力する組単位表示処理を、前記データ電極の各組について全入力順序にわたり実行することを特徴としている。
このような構成により、表示画面の全ラインについて、データ電極の各組における最初の画素を表示し、順次、各組の２番目以降の画素を表示させて、表示画面全体を表示させることができる。
【００１４】
なお、この場合においても、入力された画素データをいずれのデータ電極と対応させるかについては、外部から選択信号を入力することや、入力データのフォーマットを定めておき、そのフォーマットに従った所定パターンで表示体側が自動的に選択すること等が可能である。
また、前記画素データ送信手段は、前記１組のデータ電極において、データ電極の配列に対応する順序で画素データを送信し、前記データ入力手段は、前記画素データ送信手段によって送信された画素データを、前記１組のデータ電極に順次入力し、前記電極制御手段は、前記１組のデータ電極において、画素データが入力される毎に、入力されている画素データを、該画素データに対応する所定のデータ電極および対応する画素データが未入力である他のデータ電極に表示させる処理を繰り返すことを特徴としている。
【００１５】
このような構成により、データ電極の各組において、画素データが未入力である画素には、各組において直前に入力された画素データが表示されることとなり、前フレームの画素が残されることなく、新たなフレームの画素を表示することができるため、表示画面を書き換える際の視認性の低下を防ぐことができる。
また、前記電極制御手段は、前記１組のデータ電極それぞれに対応して備えられた第１の記憶手段（例えば、図２の第２段のデータラッチ回路１２における各ラッチ回路）と、該第１の記憶手段それぞれに入力するデータを選択する選択手段（例えば、図２の第２段のデータラッチ回路１２における各セレクタ）とを含み、前記データ入力手段は、前記１組のデータ電極に対応する前記第１の記憶手段に入力する画素データを順次記憶する第２の記憶手段（例えば、図２の第１段のデータラッチ回路１３における各ラッチ回路）を含み、前記選択手段は、画素データに同期して入力される所定の選択信号に従って、前記第２の記憶手段に順次記憶される画素データあるいは前記第１の記憶手段自身の出力データのいずれかを、該第１の記憶手段に入力することを特徴としている。
【００１６】
このような構成により、従来用いられているデータ電極駆動回路の構成からラッチ回路の素子数を減少させつつ、上述の画像表示装置のためのデータ電極駆動回路を実現することが可能となる。
また、本発明は、
表示体におけるライン毎の画素データの入力に対応して、各画素のデータ電極を駆動し、該ラインの画素を表示するデータ電極駆動回路であって、隣接する所定数のデータ電極を１組とし、該１組のデータ電極それぞれに対応する各画素データを、該１組のデータ電極に順次入力するデータ入力手段と、前記データ電極それぞれにおいて、最初に入力された所定のデータ電極に対応する画素データを初めに表示させ、該１組のデータ電極に対応する画素データのうち、他のデータ電極に対応する画素データが入力されると、該他のデータ電極において、入力された画素データを表示させる電極制御手段とを備えることを特徴としている。
【００１７】
このような構成により、隣接する所定数のデータ電極に最初の画素データが表示されることにより、まず、ライン方向（走査電極の方向）に解像度が１／Ｎ（Ｎは１組のデータ電極における電極数）とされた画像が表示され、次いで、他の画素データが順次転送され、各画素に対応するデータ電極が駆動されていくことにより、最終的に本来の解像度の画像が表示される。
【００１８】
したがって、表示体を駆動する際に、データ電極の各組において最初に転送した画素が前フレームの画像と重ねて表示されることがないため、視認性の低下を防ぐことができ、１ラインの画素データを１／Ｎの速度で転送すれば良いため、データ読み込みのためのクロック周波数を低減することが可能となる。
また、前記データ入力手段は、前記１組のデータ電極において、データ電極の配列に対応する順序で入力される画素データを、該１組のデータ電極に順次入力し、前記電極制御手段は、前記１組のデータ電極において、画素データが入力される毎に、入力されている画素データを、該画素データに対応する所定のデータ電極および対応する画素データが未入力である他のデータ電極に表示させる処理を繰り返すことを特徴としている。
【００１９】
また、前記電極制御手段は、前記１組のデータ電極それぞれに対応して備えられた第１の記憶手段と、該第１の記憶手段それぞれに入力するデータを選択する選択手段とを含み、前記データ入力手段は、前記１組のデータ電極に対応する前記第１の記憶手段に入力する画素データを順次記憶する第２の記憶手段を含み、前記選択手段は、画素データに同期して入力される所定の選択信号に従って、前記第２の記憶手段に順次記憶される画素データあるいは前記第１の記憶手段自身の出力データのいずれかを、該第１の記憶手段に入力することを特徴としている。
【００２０】
このように、本発明によれば、表示体を駆動する際に、視認性の低下を防ぎつつ、データ読み込みのためのクロック周波数を低減することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、図を参照して、本発明に係るデータ電極駆動回路を適用した画像表示装置の実施の形態を説明する。
まず、構成を説明する。
ここでは、本発明に係る画像表示装置を電子ブックリーダとして構成した場合を例に挙げて説明する。
【００２２】
図１は、本発明に係る電子ブックリーダ１の機能構成を示すブロック図である。
図１において、電子ブックリーダ１は、ＣＰＵ(Central Processing Unit)２、ＶＲＡＭ(Video Random Access Memory)３、ディスプレイコントローラ４およびディスプレイ５を含んで構成される。
ＣＰＵ２は、不図示の記憶装置に格納された基本制御プログラムやアプリケーションプログラム等の各種プログラムおよびデータを読み込み、それら各種プログラムおよびデータをワークエリアに展開して、電子ブックリーダ１全体の制御を実行する。
【００２３】
また、ＣＰＵ２は、ディスプレイ５の表示状態の書き換え指示がユーザによって入力されると、表示対象画像のビットマップデータを生成し、そのビットマップデータをＶＲＡＭ３に格納させる。
ＶＲＡＭ３は、ＣＰＵ２からビットマップデータの書き込み要求があると、そのビットマップデータを格納する。また、ＶＲＡＭ３は、ディスプレイコントローラ４からビットマップデータの読み出し要求があると、その要求されたビットマップデータをディスプレイコントローラ４に出力する。
【００２４】
ディスプレイコントローラ４は、ディスプレイ５の表示状態の書き換え指示がユーザによって入力されると、ディスプレイ５のデータ電極駆動回路８に対し、１フレームのデータを表示画面の上に位置するラインのデータから順に出力する。このとき、ディスプレイコントローラ４は、クロック信号に同期して、１ライン分のデータのうち、まず、奇数番目の画素データを順に出力し、次いで、偶数番目の画素データを順に出力する。このような出力手順を各ラインのデータについて繰り返すことにより、１フレームのデータ全体を出力する。
【００２５】
ディスプレイ５は、コレステリック液晶パネル６、走査電極駆動回路７及びデータ電極駆動回路８を含んで構成される。
コレステリック液晶パネル６は、ディスプレイ５の平面視中央部に配される。そして、コレステリック液晶パネル６は、コレステリック液晶が封入されたコレステリック液晶層（不図示）と、そのコレステリック液晶層の上面側で平面視横方向に伸びている複数の走査電極（不図示）と、コレステリック液晶層の下面側で平面視縦方向に伸びている複数のデータ電極（不図示）とを備え、走査電極とデータ電極との交差点に画素が形成される。
【００２６】
走査電極駆動回路７は、コレステリック液晶パネル６の平面視左側に配され、各走査電極の平面視左端それぞれに接続される。そして、走査電極駆動回路７は、コレステリック液晶層をＤＤＳ駆動して書き換えるための電圧パターンを走査電極に繰り返し印加する。
データ電極駆動回路８は、コレステリック液晶パネル６の上側に配され、ディスプレイコントローラ４によって入力されたデータに応じた電圧を、コレステリック液晶パネル６のデータ電極に印加する。
【００２７】
図２は、データ電極駆動回路８の内部構成を示すブロック図である。
図２において、データ電極駆動回路８は、画素電極駆動回路９、レベルシフタ１０、電圧選択信号生成回路１１、第２段のデータラッチ回路１２、第１段のデータラッチ回路１３およびイネーブル信号転送回路１４を含んで構成される。
画素電極駆動回路９は、各データ電極に印加する実際の電圧値それぞれに対応したトランジスタ（電気的スイッチ）を含んで構成されており、レベルシフタ９によって昇圧された電圧選択信号に基づき、これらトランジスタ群の中から必要な電圧値に対応するものをオンすることで、データ電極に印加する実際の電圧値を生成する。
【００２８】
レベルシフタ１０は、電圧選択信号生成回路１１によって入力された所定の電圧値を示す低電圧信号を、次段の画素電極駆動回路９における、各電圧値に対応したトランジスタをONしうる電圧値まで昇圧する。
電圧選択信号生成回路１１は、ディスプレイコントローラ４によって入力されるＤＤＳ駆動の期間に対応する状態信号に応じて、ＤＤＳ駆動のSelection期間においては、第２段のデータラッチ回路１２によって入力された画素値を示す信号に従って、各データ電極に印加する所定の電圧値を示す低電圧信号を生成し、レベルシフタ１０に出力する。また、電圧選択信号生成回路１１は、上記状態信号に応じて、ＤＤＳ駆動のSelection期間以外の期間においては、所定の電圧値を示す低電圧信号を生成し、生成した低電圧信号をレベルシフタ１０に出力する。
【００２９】
第２段のデータラッチ回路１２は、コレステリック液晶パネル６に配されたデータ電極それぞれに対応するラッチ回路を備えている。これらラッチ回路は、隣接するデータ電極に対応する２つを１組とした回路構成となっている（以下、１組のラッチ回路のうち、平面視左側のものを「ラッチ回路Ａ」、右側のものを「ラッチ回路Ｂ」と称する。）。
また、ラッチ回路Ａは、データ入力側の前段にセレクタＣを備えており、セレクタＣには、第１段のデータラッチ回路１３から入力されるデータ信号と、ラッチ回路Ａの出力とが入力される。そして、セレクタＣは、ディスプレイコントローラ４の選択信号に従って、これら２つの入力のいずれかを選択して、ラッチ回路Ａに出力する。
【００３０】
また、ラッチ回路Ｂには、セレクタＣと共通の、第１段のデータラッチ回路１３からのデータ信号が入力される。
そして、ラッチ回路Ａ，Ｂは、ディスプレイコントローラ４から入力されるラッチパルス信号に同期して、入力されたデータをそれぞれラッチする。
このような回路構成の下、セレクタＣは、初期状態においては第１段のデータラッチ回路１３からの入力を選択しており、ラッチ回路Ａ，Ｂには、第１段のデータラッチ回路１３から、まず、ラッチ回路Ａに対応する画素データが入力される。すると、この時点で、ラッチ回路Ａ，Ｂには、第１段のデータラッチ回路１３から入力された画素データ（ラッチ回路Ａに対応する画素データ）がラッチされる。
【００３１】
そして、そのラインが次に選択されたタイミングにおいて、ディスプレイコントローラ４は、セレクタＣにラッチ回路Ａの出力を選択させ、第１段のデータラッチ回路１３からは、ラッチ回路Ｂに対応する画素データが入力される。すると、ラッチ回路Ａは、現在ラッチしている画素データ（ラッチ回路Ａに対応する画素データ）を再びラッチし、ラッチ回路Ｂは、新たに入力されたラッチ回路Ｂに対応する画素データをラッチすることとなる。
【００３２】
第１段のデータラッチ回路１３は、第２段のデータラッチ回路１２におけるラッチ回路Ａ，Ｂに対応して１つずつラッチ回路Ｄを備えている。
そして、各ラッチ回路Ｄには、ディスプレイコントローラ４からのデータ信号が共通して入力され、また、各ラッチ回路Ｄには、イネーブル信号転送回路１４からそれぞれに対応するイネーブル信号が入力される。即ち、各ラッチ回路Ｄは、イネーブル信号転送回路１４からイネーブル信号が入力されている場合に、ディスプレイコントローラ４から入力されたデータをラッチする。
【００３３】
イネーブル信号転送回路１４は、第１段のデータラッチ回路１３における各ラッチ回路Ｄに対応して１つずつＤＦＦ回路Ｅを備えている。
各ＤＦＦ回路Ｅは、直列にデータ転送を行う回路構成とされていると共に、共通のシフトクロック信号が入力されている。
そして、平面視左側のＤＦＦ回路Ｅにディスプレイコントローラ４からのイネーブル信号が入力され、各ＤＦＦ回路Ｅにシフトクロック信号が入力されると、右側に接続されたＤＦＦ回路Ｅに対して、順にイネーブル信号が転送されていく。
【００３４】
このような構成により、データ電極駆動回路８においては、イネーブル信号が入力された状態で、クロック信号に同期して画素データが入力された場合、１回目のラッチパルス信号で、初めに入力された画素データ（ラッチ回路Ａに対応する奇数番目の画素データ）がラッチ回路Ａ，Ｂに共通してラッチされ、２回目のラッチパルス信号で、次に入力された画素データ（ラッチ回路Ｂに対応する偶数番目の画素データ）がラッチ回路Ｂに新たにラッチされることとなる。
【００３５】
次に、動作を説明する。
電子ブックリーダ１においては、ユーザによって不図示のページ捲りボタンが押下されることにより、ディスプレイ５の表示状態の書き換え指示が入力されると、ＣＰＵ２が表示対象画像のビットマップデータを生成し、ＶＲＡＭ３に格納する。そして、ＣＰＵ２は、ディスプレイコントローラ４に書き換え指示の入力を通知する。
【００３６】
すると、ディスプレイコントローラ４が、ＶＲＡＭ３からビットマップデータを読み出し、表示画面最上部に位置する１ラインの走査電極を選択する。そして、ディスプレイコントローラ４が、イネーブル信号を出力した上で、１ラインのデータをディスプレイ５のデータ電極駆動回路８に出力する。
ディスプレイコントローラ４は、このような手順を表示画面の２番目以降のラインについても繰り返す。
【００３７】
このとき、ディスプレイコントローラ４は、第１の周期で、各ラインのデータについて、奇数番目に位置する画素のデータを順に出力して１ラインを表示し、表示画面の全ラインについて奇数番目に位置する画素のデータを書き込んで表示すると、続いて、第２の周期で偶数番目に位置する画素のデータを順に出力していき、表示画面全体の表示を完了する。
【００３８】
図３は、ディスプレイコントローラ４がデータ電極駆動回路８にビットマップデータを２回に分けて出力する際のラッチパルス信号、クロック信号およびデータ信号の状態を示すタイミングチャートである。なお、図３においては、従来の場合における信号タイミングを比較例として併せて示している。
図３に示すように、ディスプレイコントローラ４が１ライン分のデータの書き込みを完了するまでに、ラッチパルス信号が２回入力され、１回目のラッチパルス信号まで（第１の周期）には、クロック信号に同期して、そのラインの第１番目、第３番目、第５番目・・・と奇数番目の画素データが出力される。この結果、第２段のデータラッチ回路１２における各組のラッチ回路Ａ，Ｂには、ラッチ回路Ａに対応する画素データ（奇数番目の画素データ）が共にラッチされた状態となる。
【００３９】
すると、電圧選択信号生成回路１１が、入力された画素データに応じた電圧値を示す低電圧信号をレベルシフタ１０に出力し、レベルシフタ１０が、この低電圧信号を昇圧して画素電極駆動回路９のトランジスタをオンし得る電圧とする。さらに、画素電極駆動回路９が、所定電圧値に対応するトランジスタをオンすることにより、各データ電極に所定電圧を印加する。
【００４０】
これにより、１ラインについて、奇数番目の画素データによる画像が表示される。
そして、ディスプレイコントローラ４が、表示画面全体のラインについて奇数番目の画素データを出力し、１回目のラッチパルス信号を出力する上述の処理を終えると、各ラインの２回目のラッチパルス信号まで（第２の周期）には、クロック信号に同期して、そのラインの第２番目、第４番目、第６番目・・・と偶数番目の画素データが出力される。この結果、各組のラッチ回路Ａ，Ｂにおいて、ラッチ回路Ａは第１の周期でラッチした画素データが再度ラッチされ、ラッチ回路Ｂは第２の周期でラッチした画素データ（偶数番目の画素データ）がラッチされた状態となる。
【００４１】
即ち、表示画面の各ラインについて、ラッチパルス信号が２回入力されると、１ライン分の画素データ（奇数番目、偶数番目の画素が適切に配列された状態の画素データ）が第２段のデータラッチ回路１２の各ラッチ回路にセットされた状態となる。
すると、電圧選択信号生成回路１１が、入力された画素データに応じた電圧値を示す低電圧信号をレベルシフタ１０に出力し、レベルシフタ１０が、この低電圧信号を昇圧して画素電極駆動回路９のトランジスタをオンし得る電圧とする。さらに、画素電極駆動回路９が、所定電圧値に対応するトランジスタをオンすることにより、各データ電極に所定電圧を印加する。
【００４２】
ディスプレイコントローラ４とディスプレイ５との間で、このような手順が実行されることにより、表示画面１画面分の画像が表示される。
以上のように、本実施の形態に係る電子ブックリーダ１は、表示画面のビットマップデータをディスプレイ５に転送する際に、１ライン分のデータのうち、まず、奇数番目の画素データを順に転送し、転送された奇数番目の画素データによって、その画素に対応するデータ電極および隣接する偶数番目の画素に対応するデータ電極を駆動する。そして、表示画面の全ラインについて、このような処理を行った後、次いで、順次、各ラインに偶数番目の画素データを順に転送し、新たに転送された偶数番目の画素データによって、その画素に対応するデータ電極を駆動する。
【００４３】
そのため、画面が表示される際に、隣接する２本のデータ電極に奇数番目の画素データが表示されることにより、まず、ライン方向（走査電極の方向）に解像度が１／２とされた画像が表示され、次いで、偶数番目の画素データが転送され、各偶数番目の画素に対応するデータ電極が駆動されることにより、本来の解像度の画像が表示される。
したがって、ディスプレイ５を駆動する際に、１ラインにおける奇数番目の画素が前フレームの画像と重ねて表示されることがないため、視認性の低下を防ぐことができ、１ラインのビットマップデータを１／２の速度で転送すれば良いため、データ読み込みのためのクロック周波数を低減することが可能となる。
【００４４】
また、表示画面全体について、１ラインの解像度が１／２とされた画像が第１の周期で表示された後、完全な解像度の画像が第２の周期で表示される。
したがって、１／２の時間で概略的に画像全体を表示することにより、視認性を高め、ユーザに安心感を与えることが可能となる。
なお、本実施の形態においては、表示画面における１つのラインについて、ディスプレイコントローラ４が奇数番目の画素データを出力する処理を、表示画面の全ラインについて行った後、各ラインに偶数番目の画素データを出力することにより、表示画面の全ラインの画像を完全に表示するものとして説明したが、各ラインについて奇数番目の画素データを出力した後、そのラインについて偶数番目の画素データを出力して、そのラインの画像を完全に表示した後に、次のラインの表示に移行する書き込み手順とすることも可能である。
【００４５】
また、本実施の形態において、１ラインを奇数番目の画素および偶数番目の画素の２回に分けて書き込むこととして説明したが、１ラインを分ける回数は任意に設定可能である。
図４は、１ラインを３回に分けて画素の書き込みを行う場合のデータ電極駆動回路８の内部構成を示す図である。
【００４６】
図４におけるデータ電極駆動回路８は、第２段のデータラッチ回路１２において、隣接する３つのデータ電極に対応するラッチ回路を１組とした回路構成となっている（以下、１組のラッチ回路のうち、平面視左側のものを「ラッチ回路ａ」、中央のものを「ラッチ回路ｂ」、平面視右側のものを「ラッチ回路ｃ」と称する。）。
また、ラッチ回路ａ，ｂは、データ入力側の前段にセレクタｄ，ｅをそれぞれ備えており、セレクタｄには、第１段のデータラッチ回路１３から入力されるデータ信号と、ラッチ回路ａの出力とが入力される。そして、セレクタｄは、ディスプレイコントローラ４の選択信号に従って、これら２つの入力のいずれかを選択して、ラッチ回路ａに出力する。
【００４７】
また、セレクタｅには、第１段のデータラッチ回路１３から入力されるデータ信号と、ラッチ回路ｂの出力とが入力される。そして、セレクタｅは、ディスプレイコントローラ４の選択信号に従って、これら２つの入力のいずれかを選択して、ラッチ回路ｂに出力する。
また、ラッチ回路ｃには、セレクタｄ，ｅに共通の、第１段のデータラッチ回路１３からのデータ信号が入力される。
【００４８】
そして、ラッチ回路ａ〜ｃは、ディスプレイコントローラ４から入力されるラッチパルス信号に同期して、入力されたデータをそれぞれラッチする。
このような回路構成の下、セレクタｄ，ｅは、初期状態においては第１段のデータラッチ回路１３からの入力を選択しており、ラッチ回路ａ〜ｃには、第１段のデータラッチ回路１３から、まず、ラッチ回路ａに対応する画素が入力される。すると、この時点で、ラッチ回路ａ〜ｃには、第１段のデータラッチ回路１３から入力された画素データ（ラッチ回路ａに対応する画素データ）がラッチされる。
【００４９】
そして、そのラインが次に選択されたタイミングにおいて、ディスプレイコントローラ４は、セレクタｄにラッチ回路ａの出力を選択させ、セレクタｅに第１段のデータラッチ回路１３からの入力を選択させる。
この状態において、第１段のデータラッチ回路１３からは、ラッチ回路ｂに対応する画素データが入力される。すると、ラッチ回路ａは、現在ラッチしている画素データ（ラッチ回路ａに対応する画素データ）を再びラッチし、ラッチ回路ｂ，ｃは、新たに入力されたラッチ回路ｂに対応する画素データをラッチすることとなる。
【００５０】
さらに、そのラインが次に選択されたタイミングにおいて、ディスプレイコントローラ４は、セレクタｄにラッチ回路ａの出力を選択させ、セレクタｅにラッチ回路ｂの出力を選択させる。
この状態において、第１段のデータラッチ回路１３からは、ラッチ回路ｃに対応する画素データが入力される。すると、ラッチ回路ａは、現在ラッチしている画素データ（ラッチ回路ａに対応する画素データ）を再びラッチし、ラッチ回路ｂは、現在ラッチしている画素データ（ラッチ回路ｂに対応する画素データ）を再びラッチし、ラッチ回路ｃは、新たに入力されたラッチ回路ｃに対応する画素データをラッチすることとなる。
【００５１】
また、図４における第１段のデータラッチ回路１３は、第２段のデータラッチ回路１２におけるラッチ回路ａ〜ｃに対応して１つずつラッチ回路ｆを備えている。
そして、各ラッチ回路ｆには、ディスプレイコントローラ４からのデータ信号が共通して入力され、また、各ラッチ回路ｆには、イネーブル信号転送回路１４からそれぞれに対応するイネーブル信号が入力される。即ち、各ラッチ回路ｆは、イネーブル信号転送回路１４からイネーブル信号が入力されている場合に、ディスプレイコントローラ４から入力されたデータをラッチする。
【００５２】
なお、図４における他の部分については、図２における場合と同様となるため、ここでは説明を省略する。
このような構成により、データ電極駆動回路８においては、図５に示すタイミングチャートのように、イネーブル信号が入力された状態で、クロック信号に同期して画素データが入力された場合、１回目のラッチパルス信号で、初めに入力された画素データ（ラッチ回路Ａに対応する第１番目、第４番目、第７番目・・・の画素データ）がラッチ回路ａ〜ｃに共通してラッチされ、２回目のラッチパルス信号で、次に入力された画素データ（ラッチ回路ｂに対応する第２番目、第５番目、第８番目・・・の画素データ）がラッチ回路ｂ，ｃに新たにラッチされることとなる。また、３回目のラッチパルス信号で、さらに次に入力された画素データ（ラッチ回路ｃに対応する第３番目、第６番目、第９番目・・・の画素データ）がラッチ回路ｃに新たにラッチされることとなる。
【００５３】
このように、例えば１ラインを３回に分けてディスプレイコントローラ４がデータ電極駆動回路８にデータを出力する場合、データ転送のクロック周波数は１／３に低減することが可能となる。
なお、ここでは、１組とされたラッチ回路に対応する画素のうち、表示画面の平面視左側から、左、中央、右の画素の順にデータを転送することとして説明したが、この転送順序以外で画素データを転送することとしても良い。
【００５４】
また、本実施の形態においては、第２段のデータラッチ回路１２におけるセレクタに入力する選択信号をディスプレイコントローラ４から入力することとしたが、ラインにおける画素データの入力パターンが一定である場合には、データ電極駆動回路８内において、所定の選択信号を発生させ、本実施の形態と同様の結果を得ることも可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明に係る電子ブックリーダ１の機能構成を示すブロック図である。
【図２】データ電極駆動回路８の内部構成を示すブロック図である。
【図３】ディスプレイコントローラ４がデータ電極駆動回路８にビットマップデータを２回に分けて出力する際のラッチパルス信号、クロック信号およびデータ信号の状態を示すタイミングチャートである。
【図４】１ラインを３回に分けて画素の書き込みを行う場合のデータ電極駆動回路８の内部構成を示す図である。
【図５】ディスプレイコントローラ４がデータ電極駆動回路８にビットマップデータを３回に分けて出力する際のラッチパルス信号、クロック信号およびデータ信号の状態を示すタイミングチャートである。
【符号の説明】
【００５６】
１  電子ブックリーダ、２  ＣＰＵ、３  ＶＲＡＭ、４  ディスプレイコントローラ、５  ディスプレイ、６  コレステリック液晶パネル、７  走査電極駆動回路、８  データ電極駆動回路、９  画素電極駆動回路、１０  レベルシフタ、１１  電圧選択信号生成回路、１２  第２段のデータラッチ回路、１３  第１段のデータラッチ回路、１４  イネーブル信号転送回路
【図１】
2006276626.tif 000003
【図２】
2006276626.tif 000004
【図３】
2006276626.tif 000005
【図４】
2006276626.tif 000006
【図５】
2006276626.tif 000007