(57)【要約】【課題】各ＰＩＲＭ層を多数の小さなアレイに細分割することに伴う必要な接続数を最小化する、ＰＩＲＭアーキテクチャを提供する。【解決手段】本発明の一態様は、メモリアレイの論理的な構成である。該論理的な構成は、行と列とをなす構成に配置された複数のメモリアレイ(405)と、該複数のメモリアレイ(405)と少なくとも１本の電力線(410)とに結合されたコントローラと、前記コントローラに結合された少なくとも１本のセンス線(440)及び少なくとも１本のアドレス線(420)とを備える。コントローラから、前記少なくとも１本の電力線(410)、前記少なくとも１本のセンス線(440)、及び前記少なくとも１本のアドレス線(420)への接続数が最小化される。【選択図】図４
2006031919.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイの論理的な構成であって、
行と列とをなす構成に配置された複数のメモリアレイ（４０５）と、
前記複数のメモリアレイ（４０５）に結合されたコントローラと、
前記コントローラに結合された少なくとも１本の電力線（４１０）、少なくとも１本のセンス線（４４０）、及び少なくとも１本のアドレス線（４２０）
とを備え、
前記コントローラから、前記少なくとも１本の電力線（４１０）、前記少なくとも１本のセンス線（４４０）、及び前記少なくとも１本のアドレス線（４２０）への接続数が、最小化されることからなる、構成。
【請求項２】
前記少なくとも１本の電力線（４１０）は、１本の列電力線（４１０）と、１本の行電力線（４５０）とを含む、請求項１に記載の構成。
【請求項３】
前記少なくとも１本のアドレス線（４２０）は、１本の列アドレス線（４２０）と、１本の行アドレス線（４３０）とを含む、請求項１に記載の構成。
【請求項４】
各メモリアレイ（４０５）は、１つのメモリ素子（５２５）と、少なくとも１つのダイオード（５２０）とを含む、請求項１に記載の構成。
【請求項５】
前記少なくとも１本のセンス線（４４０）は、行と列とをなす前記構成内における１本の行に関連付けられる、請求項１に記載の構成。
【請求項６】
少なくとも１本の列アドレスバス（４２０）を更に備え、
各列電力線（４１０）は、前記複数のメモリアレイ（４０５）のうちの少なくとも１つに接続され、それにより、各列電力線（４１０）は、行と列とをなす前記構成の各行における１つのメモリアレイに接続されることとなり、それによって、１本の列電力線（４１０）に接続されたどの２つのメモリアレイも、１本の列アドレスバス（４２０）を共有しないことからなる、請求項２に記載の構成。
【請求項７】
メモリシステムであって、
複数の積み重ねられたメモリ層
を備え、
前記複数のメモリ層のうちの少なくとも１つは、コントローラを備え、
前記複数のメモリ層はそれぞれ、
前記コントローラに結合された行と列とをなす構成に配置された複数のメモリアレイ（４０５）と、
前記コントローラに接続された少なくとも１本の電力線（４１０）、少なくとも１本のセンス線（４４０）、及び少なくとも１本のアドレス線（４２０）
とを含み、
前記コントローラから、前記少なくとも１本の電力線（４１０）、前記少なくとも１本のセンス線（４４０）、及び前記少なくとも１本のアドレス線（４２０）への接続数は、最小化されることからなる、メモリシステム。
【請求項８】
前記少なくとも１本の電力線（４１０）は、１本の列電力線（４１０）と、１本の行電力線（４５０）とを含む、請求項７に記載のメモリシステム。
【請求項９】
前記少なくとも１本のアドレス線（４２０）は、１本の列アドレス線（４２０）と、１本の行アドレス線（４３０）とを含む、請求項７に記載のメモリシステム。
【請求項１０】
各メモリアレイ（４０５）は、１つのメモリ素子（５２５）と、少なくとも１つのダイオード（５２０）とを含む、請求項７に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体メモリデバイスの分野に関し、特にメモリアレイの論理的な構成に関する。
【背景技術】
【０００２】
半導体処理産業において、現在、既存の構造を縮小（スケールダウン）する、及びより小さな構造を製造する傾向が強い。このプロセスは、一般に、微細加工（microfabrication）と呼ばれる。微細加工が重大な影響を及ぼしている１つの分野は、マイクロエレクトロニクスにおける分野である。具体的には、マイクロエレクトロニクス構造を縮小することによって、一般に、その構造は、価格を下げることができ、より高い性能を有することができ、消費電力を低減することが可能となり、及び所与の寸法に対して更に多くの構成要素を含めることができるようになってきている。微細加工は、エレクトロニクス産業において広範囲にわたって有効となってきているが、バイオテクノロジー、光学、機械システム、センシングデバイス、及び反応装置（リアクター）のような他の用途に対してもまた適用されてきている。
【０００３】
微細加工を、永久的な廉価で堅牢なメモリ（ＰＩＲＭ：permanent inexpensive rugged memory）アレイを製造することに利用することができる。ＰＩＲＭは、ディジタル写真、ディジタルオーディオ、及び他の用途のための極めてコストが低い長期保存の固体（半導体）メモリである。製造の視点から見ると、ＰＩＲＭは、パターン形成された上面金属層と、パターン形成された底面金属層との間に挟まれた一連の半導体と他の薄膜とを含む。ここで、これらの金属層の交差は、２ポートのデバイスを形成する。
【０００４】
ＰＩＲＭ構成は、典型的には、複数の層を含み、それによって、各層は、その上に多数のメモリアレイを含む。ＰＩＲＭ構成の各層の上に多数のメモリアレイを有することが望ましいことであることに対するいくつかの理由が存在する。１つの利点は、ある固定された最小の機能サイズの場合に、各層上のアレイの数を増やすほど、各アレイが小さくなることである。全てのアレイが常時、電力供給される必要があるとは限らないため、より小さなアレイは、より少ない電力を消費する。更に、より小さなアレイは、より小さなキャパシタンスを有し、その結果として、動作がより高速になる。
【０００５】
各層上に多数のアレイを有することの別の利点は、欠陥の管理に関係がある。ＰＩＲＭアレイのコストを下げるためには、アレイは製造上の欠陥を容認しなければならない。各ＰＩＲＭ層を多数のアレイに細分割することによって、実行可能な欠陥管理方策が容易になり、それにより、修復不可能な製造上の欠陥となって失われるメモリの量が、最小化される。
【０００６】
しかしながら、各ＰＩＲＭ層を多数の小さなアレイに細分割することに伴う問題は、必要とされる接続数が多くなることである。独立した（個別の）接続が、コントローラチップから各アレイまで形成される場合には、必要とされる接続数は、アレイの数にほぼ比例する。これは、そのアドレス指定が、対数関数的な効率を有し、アレイのサイズとは無関係に、ほぼ同じ数のアドレス線を必要とするからである。
【０００７】
例えば、１．７ＧＢのＰＩＲＭが１２，８００個のアレイに分割され、該アレイのそれぞれがコントローラチップに対して独立した接続の状態の場合には、３７１，０００本の接続が必要とされる。同じ１．７ＧＢのＰＩＲＭが、コントローラチップに対して独立した接続の状態で１２８個のアレイに分割される場合には、４，４８０本のアドレス線が必要とされる。これらの例はいずれも実現不可能である。コントローラのチップ（ダイ）に対する接続数がとてつもなく多くなるだけでなく、各層間の相互接続の密度と、空中配線とがまた、容認できないほどに多くなる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、必要とされるのは、ＰＩＲＭの製造プロセスにおける上述の欠点を被らないＰＩＲＭアーキテクチャである。該アーキテクチャはシンプルであるべきであり、安価であるべきであり、既存の技術に対して容易に適合されることが可能であるべきである。本発明は、これらのニーズに応える。
【課題を解決するための手段】
【０００９】
本発明の一態様は、メモリアレイの論理的な構成である。該論理的な構成は、行と列とをなす構成に配置された複数のメモリアレイと、該複数のメモリアレイと少なくとも１本の電力線とに結合されたコントローラと、該コントローラに接続された少なくとも１本のセンス線及び少なくとも１本のアドレス線とを含む。コントローラから、前記少なくとも１本の電力線、前記少なくとも１本のセンス線、及び前記少なくとも１本のアドレス線への接続数が最小化される。
【発明の効果】
【００１０】
各ＰＩＲＭ層を多数の小さなアレイに細分割することに伴う、必要な接続数を最小化することができる。
【実施例】
【００１１】
本発明の他の態様及び利点は、添付の図面に関連して、本発明の原理の例示によって説明される後述の詳細な説明から明らかになってくるであろう。
【００１２】
本発明は、メモリアレイの論理的な構成に関する。以下の説明は、当業者が本発明を製造すること及び使用することを可能にするために提示され、特許出願とその要件との関連において提供される。本明細書において記載される実施形態に対する様々な修正と、包括的な原理と特徴とが、当業者にとって容易に明らかになるであろう。従って、本発明は、示された実施形態に限定されることが意図されないが、本明細書において記載された原理と特徴とに一致する最も広い範囲が許容されることが意図される。
【００１３】
例示を目的として図面内に示されるように、メモリアレイの論理的な構成を開示した。様々な実施形態は、高い消費電力と、逆方向にバイアスがかけられたダイオードの広い範囲と、多数の選択されていない素子からの漏れ電流に起因する選択性の低下とを避けながら、コントローラチップに対する控えめな数の相互接続数で、多数のアレイを相互接続するためのスケーラブルな方法を取り入れる。該方法は、システムを分離するために、片側のセンシングを使用することによって、且つ、アドレス線と電力線とセンス線とにおける水平方向、垂直方向、及び対角方向のストライピング（striping）の組み合わせを用いることによって、メモリ回路に導入される非対称性を利用する。
【００１４】
開示した実施形態を容易にする観点は、論理的な構成内のアレイのうちの全てがコントローラチップに対して同時に接続される必要があるとは限らないことである。論理的な構成内のアレイのうちの全てがコントローラチップに対して同時に接続される必要があるとは限らないので、ある特定のアレイを断続的に非アクティブさせることができる。従って、あるアレイを非アクティブにさせるために、全ての接続が取り除かれる必要があるとは限らないが、ある特定の組み合わせは回避されるべきである。
【００１５】
図１は、他の線が未接続にさせられる一方で、電圧が行及び列の電源に印加された結果として生じる電力損失の概略図を示す。図１は、プルアップダイオード１１０と、行のセンス／書込みの禁止ダイオード１１５と、行アドレスダイオード１２０、１２５、１３０と、メモリ素子１３５と、列アドレスダイオード１４０、１４５、１５０と、プルダウンダイオード１５５とを示す。図１において、行電源１６０から列電源１６５まで流れる電流が示されている。この構成は、メモリアレイ全体に順方向にバイアスをかけ、その結果として、電力損失が大きくなる。
【００１６】
図２は、行電源に正の電圧が印加され、且つ、ダイオードが順方向にバイアスをかけられるように行アドレス線とセンス線とに電圧が印加される状況の概略図を示す。この状況において、電流は、メモリアレイを通して流れないが、アドレスロジック内において電力は依然として損失させられる。図２において図示されていないが、列アドレス線、及び列電力線においても類似の状況が存在する。更に、この状況において、センス線に大きな電流が流され、該電流は、その同じセンス線に接続されたアクティブアレイから信号をあふれ出させる可能性がある。
【００１７】
図３は、列アドレス線と同様に、行アドレス線とセンス線とが電力供給される状況の概略図を示す。この場合には、メモリアレイ全体が逆方向にバイアスがかけられる。この状況は他の場合ほどには深刻ではないが、ダイオードの整流が不十分である場合には、依然として極度の電力消費が結果として生じる可能性がある。更には、センスダイオードを通って流れた漏れ電流が、同じセンス線に取り付けられたアクティブアレイからの信号を劣化させる可能性がある。
【００１８】
論理的な構成内における各アレイへの接続数を、機能によって、量が減少するように、アドレス線と、電源線と、センス線とに分けることができる。従って、相互接続方策の重要な目的は、図１〜図３において記載された望ましくない相互接続状況をどれも生じさせることなく、アドレス線の最も少ないセットを使用することか、又は代替として、大部分のアレイを各アドレスバスに接続することである。
【００１９】
以下の説明において、「スーパーアレイ」内において「Ｋ」個のメモリアレイが存在するものと仮定される。これらのメモリアレイは、「Ｒ」個のスーパーアレイの列と、「Ｑ」個のスーパーアレイの行とに配置される。行アドレスバスとセンス線とは、両方とも同じく、他の電力線とアドレス線との、望ましくない相互作用を有するので、まとめてルーティングされる（又はパターンが引きまわされる）。従って、一方についての悪い状況が回避される場合には、他方についても同様に回避される。
【００２０】
全部でＱ本の行アドレスバスとセンス線との場合には、スーパーアレイ内において、各行ごとに１本の行アドレスバスと、１本のセンス線とが存在し、ここで各行アドレスバスとセンス線とが、Ｒ個のアレイに接続される。同様に、それぞれがＲ個のアレイに接続されたＱ本の列アドレスバスが存在する。列アドレスバスの場合には、Ｑ番目のアレイ列ごとに、同じ列アドレスバスに接続される。
【００２１】
電力線に関しては、各スーパーアレイ列ごとに、１本の行電力線が存在し、同数の列電源線がある。各列電力線は、対角線か又は類似のものに沿ってメモリアレイに対して接続される。これにより、各列電力線は、各スーパーアレイ行内における１つのメモリアレイに接続し、１本の列電力線に接続されたどの２つのメモリアレイも、同じ列アドレスバスを共有しないこととなる。
【００２２】
図４は、一実施形態による、メモリアレイの論理的な構成４００を示す。構成４００は、基本的には、メモリアレイ４０５、列電力線４１０、列アドレスバス４２０、行アドレスバス４３０、センス線４４０、及び行電力線４５０を含む、長方形の「スーパーアレイ」である。図４において図示されたスーパーアレイは、Ｑ＝３、及びＲ＝９であるため、３個のスーパーアレイ行と９個のスーパーアレイ列とを有し、スーパーアレイ内に合計２７個のアレイが存在する。構成は行及び列の数が等しい場合に機能するが、一般に、コントローラチップに対する相互接続数を最小化するために、行及び列の数が等しくない。
【００２３】
図４は、アレイの論理的な構成を表すことに留意されたい。アレイ間に同じ相互接続を提供する、アレイの任意の物理的な構成が、実現可能である。
【００２４】
「スーパーアレイ」は、図４内において１〜７で示される領域へと分割されている。それらの領域は、その領域において、アクティブにされた電力線とセンス線とアドレス線とを有する別のアレイと、アレイごとに共有される相互接続に基づいて分割されている。このアレイは、アクティブアレイと呼ばれる。従って、他の領域内のアレイを、任意の望ましくない相互接続状況が存在するかどうかを決定するために、調査することができる。この解析は、スーパーアレイがまるでただ１つのアクティブアレイしか含んでいないかのように行われる。
【００２５】
スーパーアレイ列内の全てのメモリアレイは、非アクティブアレイ内において望ましくない接続を生成することなく、同時にアクティブにされることが可能であることがわかる。スーパーアレイ内においてどれだけのメモリアレイをアクティブにするかの選択は、データ転送速度が増加することと、電力消費が増加することとの間のトレードオフに基づく。
【００２６】
図４を再び参照すると、アレイ４０６は、アクティブアレイであり、領域１と表示されている。他の表示された領域は、アクティブアレイと共通のアドレス線か、電源線か、又はセンス線を持たない領域７を除いて、共通の電力線か、センス線か、又はアドレス線をアクティブアレイと共有する。各メモリアレイ４０５は、その相互接続に基づいて領域１〜７に割り当てられる。
【００２７】
解析を目的として、図５は、スーパーアレイ内における各領域の構成５００の概略図を示す。構成５００は、行電力ソース５０５、プルアップダイオード５１０、行のセンス／書き込みの禁止ダイオード５１５、行アドレスダイオード５２０、メモリ素子５２５、列アドレスダイオード５３０、プルダウンダイオード５３５、及び列電力ソース５４０を含む。
【００２８】
図４を参照すると、スーパーアレイ内においてメモリアレイの最も多くの割合を占める部分は、アクティブアレイとの直接的な接続を共有せず、領域７に属する。行電力と、列アドレスダイオードは、電圧（−Ｖ−ΔＶ）において保持される。ここで、−Ｖは、アクティブアレイの列電力線に印加された電圧であり、Ｖは、アクティブアレイの行電力線に印加された電圧であり、ΔＶは、ダイオードのターンオン電圧である。センス、行アドレス、及び列電力は、電圧Ｖ＋ΔＶに保持される。電力、アドレス、及びセンスダイオードは全て、領域７内のアレイにおいて逆方向にバイアスがかけられる。都合のよいことに、これらのダイオードの総数は、ダイオードの数のうちのわずかな一部分であるので、全体の漏れ電流は小さい。
【００２９】
再び図４を参照すると、領域１はアクティブアレイであり、且つ、関連付けられた電圧は以下の通りであると仮定する。
行電力＝Ｖ
行センス〜０
行アドレス＝−Ｖ−ΔＶ
列アドレス＝Ｖ＋ΔＶ
列電力＝−Ｖ
【００３０】
このアレイにおいて、メモリ素子は、逆方向にバイアスがかけられており、アドレスダイオードは、アクティブストライプにおいて順方向にバイアスをかけられる。このことは、アレイサイズが大きい場合か、又はダイオードの整流が小さい場合か、又はかなりの数のショートされたメモリセルダイオードが存在する場合には、結果として大きな漏れ電流となる可能性がある。
【００３１】
アクティブアレイ内における損失の最も大きなソースは、アドレス指定されたメモリセルの行及び列を除く全てを非選択にするために必要とされるアドレス及び電力ダイオード内の順方向バイアス電流から生じる。この電力を、電力線ストライピングによってコントローラチップに対する追加の接続という犠牲を払うことで低減することができる。電力線ストライピングにおいて、行（列）プルアップ（プルダウン）ダイオードが、複数のグループに分割される。電力は、他のグループが接続されないままの状態である時に、単一グループに対してのみ供給される。このことは、コントローラに対して更に接続を追加するという犠牲を払うことで、選択されていない電力ストライプにおけるプルアップダイオードとアドレスダイオードとにおける電力損失を最小化する。
【００３２】
領域２内のメモリアレイは、センス線及び行アドレス線のみをアクティブアレイと共有し、その関連付けられた電圧は以下の通りである。
行電力＝−Ｖ−ΔＶ
行センス〜０
行アドレス＝−Ｖ−ΔＶ
列アドレス＝−Ｖ−ΔＶ
列電力＝Ｖ＋ΔＶ
【００３３】
この領域において、列電力ダイオードは、全て逆方向にバイアスをかけられており、ここで、領域２内のアレイの数は、Ｒ−Ｒ／Ｑに等しい。
【００３４】
領域３内のメモリアレイは、行アドレス線、列アドレス線、及びセンス線を、アクティブアレイと共有し、その関連付けられた電圧は以下の通りである。
行電力＝−Ｖ−ΔＶ
行センス〜０
行アドレス＝−Ｖ−ΔＶ
列アドレス＝Ｖ＋ΔＶ
列電力＝Ｖ＋ΔＶ
【００３５】
その領域内の全てのメモリセルダイオードは、逆方向にバイアスをかけられており、領域３内のアレイの数は、Ｒ／Ｑ−１である。
【００３６】
領域４内のメモリアレイは、行電力線、及び列アドレス線を、アクティブアレイと共有し、その関連付けられた電圧は以下の通りである。
行電力＝Ｖ
行センス＝Ｖ＋ΔＶ
行アドレス＝Ｖ＋ΔＶ
列アドレス＝Ｖ＋ΔＶ
列電力＝Ｖ＋ΔＶ
【００３７】
この領域内の行電力ダイオードは、逆方向にバイアスをかけられており、領域４内のアレイの数は、Ｑ−１である。
【００３８】
領域５内のメモリアレイは、列電力線のみをアクティブアレイと共有し、その関連付けられた電圧は以下の通りである。
行電力＝−Ｖ−ΔＶ
行センス＝Ｖ＋ΔＶ
行アドレス＝Ｖ＋ΔＶ
列アドレス＝−Ｖ−ΔＶ
列電力＝−Ｖ
【００３９】
この領域内の行アドレスダイオードとセンスダイオードとは、逆方向にバイアスをかけられており、領域５内のアレイの数は、Ｑ−１である。
【００４０】
領域６内のメモリアレイは、列アドレス線のみをアクティブアレイと共有し、その関連付けられた電圧は以下の通りである。
行電力＝−Ｖ−ΔＶ
行センス＝Ｖ＋ΔＶ
行アドレス＝Ｖ＋ΔＶ
列アドレス＝Ｖ＋ΔＶ
列電力＝Ｖ＋ΔＶ
【００４１】
この領域内の行電力ダイオードは、逆方向にバイアスをかけられており、領域６内のアレイの数は、（Ｒ／Ｑ−１）＊（Ｑ−１）である。
【００４２】
従って、アドレス線か、センス線か、又は電力線を通して順方向バイアス電流が流れることから生じる電力損失を有するアレイは、アクティブアレイを除いてスーパーアレイ内には存在しない。逆方向バイアスがかけられた電流を有する、一部分のアレイが存在するが、これらのアレイにおける電力損失は、許容されることが可能である。
【００４３】
上述の解析は、特定の電圧が、非アクティブアレイのアドレス線、センス線、及び電源線に印加されるものと仮定する。しかしながら、コントローラがそれらの線をハイインピーダンス状態にする場合には、より少ない電力が消費される。その場合には、非アクティブ線に印加される電圧は、相互接続されたアレイから通して漏れるアサートされた値に近づくが、電圧が通過する素子の抵抗によって大きさが低減される。
【００４４】
一実施形態による、ＰＩＲＭメモリシステムにおいて、「スーパーアレイ」の複数の層が積み重ねられ、それにより、１つの層が、コントローラを備える。それらの層の電力線とアドレス線とは、全て互いに接続されるが、各スーパーアレイからのセンス線は、コントローラに対して個別に接続される。実際の物理的なレイアウトにおいて、スーパーアレイは、いくつかの層にわたって散在する可能性があるか、又は単一の層上に複数のスーパーアレイが存在する可能性がある。
【００４５】
ある固定された全メモリサイズ、スーパーアレイの数、及び各スーパーアレイ内におけるメモリアレイの数について、スーパーアレイの行及び列の寸法を、メモリコントローラに対する接続の総数を最小化するために、選択することができる。コントローラに対する接続の総数は、各スーパーアレイからのセンス線と、単一のスーパーアレイ上の電力線とアドレス線との総数との和に等しい。従って、コントローラに対する接続の総数Ｔを求める式は、
Ｔ＝２Ｒ＋ＮＱ＋２ＱＭ
である。ここで、
Ｒ＝スーパーアレイ列の数
Ｎ＝スーパーアレイの数
Ｑ＝スーパーアレイ行の数
Ｍ＝１メモリアレイ当たりの行又は列アドレス線の数
である。
【００４６】
一例として、３２個のスーパーアレイを含む１．７ＧＢメモリについてのＰＩＲＭ設計を考える。その行及び列接続を、スーパーアレイ行の数に関して、全接続を求める式の導関数を求めることによって計算することができる。図６は、１スーパーアレイ当たりのアレイ数に対する、コントローラへの接続の総数として、これらの計算をグラフで表現したものを示す。
【００４７】
更に、図７と図８とはそれぞれ、１スーパーアレイ当たりのアレイ数に対する、読出し電力と、１スーパーアレイ当たりのアレイ数に対する、データ転送速度とをグラフで表現したものである。これらのグラフによる表現を提供するために、以下のパラメータが利用された。
行電源読出し電圧＝３Ｖ
列電源読出し電圧＝−３Ｖ
ダイオードターンオン電圧＝１．２Ｖ
ダイオード直列抵抗＝５．５ＭΩ
＋／−読出し電圧におけるダイオード整流比＝１ｅ５
１ダイオード当たりのキャパシタンス＝１ｅ−１６Ｆ
【００４８】
本発明の様々な実施形態は、高い消費電力と、逆方向にバイアスをかけられたダイオードの広い範囲と、多数の選択されていない素子からの漏れ電流に起因する選択性の低下とを避けながら、コントローラチップに対する控えめな数の相互接続数で、多数のアレイを相互接続するためのスケーラブルな方法を取り入れる。                                                        該方法は、システムを分離するために、片側のセンシングを使用することによって、且つ、アドレス線と電力線とセンス線とにおける水平方向、垂直方向、及び対角方向のストライピングの組み合わせを用いることによってメモリ回路に導入される非対称性を利用する。
【００４９】
結果として、コントローラチップに対する接続数は、任意の数のメモリアレイ  について、大幅に低減され、逆方向バイアスがかけられた電流が、非アクティブなメモリアレイ内において除去されて、その結果、より少ない電力消費となる。更に、ある固定された数のコントローラ接続に対して多数のアレイを接続できることが、製造上の欠陥に起因してアレイが失われる時の影響を最小化する。更に、より小さなメモリアレイによって、並列のセンスダイオードがより少なくなるため、結果として、低減されたキャパシタンスと、より高速な動作と、並びに、より良い信号対雑音比（Ｓ／Ｎ比）とになる。
【００５０】
これ以上解析しなくても、上記の説明は、本発明の要点を十分に示しているので、他者は、現在の知識を適用することによって、従来技術の観点からの、本発明の包括的な又は特定な態様の本質的な特性を正当に構成する特徴を、省くことなく、容易に本発明を様々な用途に対して適用することができる。従って、そのような用途は、添付の特許請求の範囲の等価物の意図及び範囲内において理解されるべきであり、理解されることが意図される。本発明は、ある特定の実施形態によって説明されてきたが、当業者には明らかである他の実施形態もまた、添付の特許請求の範囲において画定されるような、本発明の範囲内である。
【図面の簡単な説明】
【００５１】
【図１】他の線が未接続にさせられる一方で、電圧が行及び列の電源に印加される結結果として生じる電力損失の概略図である。
【図２】正の電圧が行の電力に印加され、且つ、センス線と行アドレス線とが順方向にバイアスがかけられ、且つ、全ての他の線が未接続にさせられる状況の概略図である。
【図３】負の電圧が行アドレス線とセンス線とに印加され、且つ、正の電圧が列アドレス線に印加され、且つ、全ての他の線が未接続にさせられる状況の概略図である。
【図４】本発明の一実施形態による、メモリアレイの論理的な構成を示す図である。
【図５】本発明の一実施形態による、スーパーアレイ内における各領域の構成の概略図である。
【図６】１スーパーアレイ当たりのアレイ数に対する、総ピン数のグラフである。
【図７】１スーパーアレイ当たりのアレイ数に対する、読出し電力のグラフである。
【図８】１スーパーアレイ当たりのアレイ数に対する、データ転送速度のグラフである。
【符号の説明】
【００５２】
４０５  メモリアレイ
４１０  電力線、列電力線
４２０  アドレス線、列アドレス線、列アドレスバス
４３０  行アドレス線
４４０  センス線
４５０  行電力線
５２０  ダイオード
５２５  メモリ素子
【図１】
2006031919.tif 000003
【図２】
2006031919.tif 000004
【図３】
2006031919.tif 000005
【図４】
2006031919.tif 000006
【図５】
2006031919.tif 000007
【図６】
2006031919.tif 000008
【図７】
2006031919.tif 000009
【図８】
2006031919.tif 000010