(57)【要約】【課題】ベースバンド信号処理で用いる演算クロック信号の周波数がＡＤ/ＤＡ変換のサンプリングクロック信号の周波数と異なると、データのタイミングがスリップする。本発明では、特に、周波数帯域の異なる複数の通信プロトコルで通信を行う通信装置において、回路規模の増大を抑えつつ、データのタイミングのスリップを防ぐ構成を提供する。【解決手段】演算クロックで動作する演算処理ブロックとサンプリングクロックで動作するサンプリング処理ブロックとの間にクロック（逆）変換ブロックを設け、クロック（逆）変換ブロックでは、両方のクロック信号の入力を受け、演算処理ブロックとのデータ入出力は演算クロックに基づいて行い、サンプリング処理ブロックとのデータ入出力はサンプリングクロックに基づいて行い、後段の処理ブロックへのデータの出力に応じて、前段の処理ブロックからのデータ入力を制御するための逆方向制御信号を伝達する。【選択図】図２
2006246092.tif 000002
【特許請求の範囲】
【請求項１】
複数の無線通信システムとの互換性を有するソフトウェア無線機であって、
無線部から送信するための送信信号のベースバンド処理を行うベースバンド処理部は、
第１のクロック信号を用いて送信信号の演算処理を行う第１の処理ブロックと、
該第１の処理ブロックから入力される該送信信号を第３の処理ブロックに出力する第２の処理ブロックと、
前記第２の処理ブロックから入力される該送信信号のＤ／Ａ変換を第２のクロック信号を用いて行い、前記無線部へ向けて出力する第３の処理ブロックとを有し、
前記第２の処理ブロックは、前記第１のクロック信号と前記第２のクロック信号の入力を受け、前記第１のクロック信号に基づいて前記第１の処理ブロックからの入力を受け付け、前記第１及び第２のクロック信号に基づいて決定される出力信号を送信信号として、前記第２のクロック信号に同期したタイミングで前記第３の処理ブロックへ出力し、該第３の処理ブロックへの出力に応じて、次の送信信号の入力を受け付けることができるか否かを示す制御信号を前記第１の処理ブロックに通知し、
前記第１の処理ブロックは、前記制御信号に基づいて、前記第２の処理ブロックへの出力を制御することを特徴とするソフトウェア無線機。
【請求項２】
請求項１記載のソフトウェア無線機であって、前記第１のクロック信号は前記複数の無線通信システムに共通のクロック信号であり、前記第２のクロック信号は、前記複数の無線通信システムのそれぞれに適合するよう設定されるクロック信号であることを特徴とするソフトウェア無線機。
【請求項３】
請求項１または２記載のソフトウェア無線機であって、前記第１のクロック信号は前記第２のクロック信号よりも高い周波数であることを特徴とするソフトウェア無線機。
【請求項４】
複数の無線通信システムとの互換性を有するソフトウェア無線機であって、
無線部から入力される受信信号のベースバンド処理を行うベースバンド処理部は、
前記無線部から入力される受信信号のＡ／Ｄ変換を第１のクロック信号を用いて行って出力する第１の処理ブロックと、
該第１の処理ブロックから入力される該受信信号を第３の処理ブロックに出力する第２の処理ブロックと、
前記第２の処理ブロックから入力される該受信信号の演算処理を、第２のクロック信号を用いて行う第３の処理ブロックとを有し、
前記第２の処理ブロックは、前記第１のクロック信号と前記第２のクロック信号の入力を受け、前記第１のクロック信号に基づいて前記第１の処理ブロックからの入力を受け付け、前記第１及び第２のクロック信号に基づいて決定される出力信号を受信信号として、前記第２のクロック信号に同期したタイミングで前記第３の処理ブロックへ出力し、データの有効である無効であるかを示す制御信号を前記第３の処理ブロックに通知することを特徴とするソフトウェア無線機。
【請求項５】
請求項４記載のソフトウェア無線機であって、前記第１のクロック信号は、前記複数の無線通信システムのそれぞれに適合するよう設定されるクロック信号であり、前記第２のクロック信号は前記複数の無線通信システムに共通のクロック信号であることを特徴とするソフトウェア無線機。
【請求項６】
請求項４または５記載のソフトウェア無線機であって、前記第１のクロック信号は前記第２のクロック信号よりも低い周波数であることを特徴とするソフトウェア無線機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は異なる複数の通信規格の信号を送受信するソフトウェア無線機に関し、とくにベースバンド信号処理に用いる演算クロック信号の周波数とDA変換、AD変換に用いるサンプリングクロック信号の周波数が異なるソフトウェア無線機に適する。
【背景技術】
【０００２】
ソフトウェアプログラムの変更及びハードウェアのリコンフィグレーションによりシステム機能を変更し、共通のプラットフォームで複数の無線システム機能を実現できる無線機を一般にソフトウェア無線機と呼んでいる。異なる規格を持つ複数の信号を送受信するソフトウェア無線機では、アナログ信号をデジタル信号に変換するＡＤ(Analog Digital)変換器、デジタル信号をアナログ信号に変換するＤＡ(Digital Analog)変換器におけるサンプリング周波数を規格で規定される周波数に適合するように可変する必要がある。
【０００３】
一方、変復調や誤り訂正等のデジタル信号処理はＤＳＰ(Digital Signal Processor)やＦＰＧＡ(Flexible Programmable Gate Array)等に実装するため、ＤＳＰやＦＰＧＡで用いる演算クロックは複雑化を防ぐため出来るだけ一元化したいというニーズがある。従って、ソフトウェア無線機ではＤＡ変換、ＡＤ変換に用いるサンプリングクロックとデジタル信号処理に用いる演算クロックとで周波数が異なるケースが多い。
【０００４】
クロック周波数が異なるとデータ転送が非同期になるため、データのタイミングがスリップする問題が発生する。その問題を改善する一つの方法が特開２０００−２０９２９０号公報（特許文献１）に記載されており、図９にその構成を示す。ディジタル変調回路５０は、ベースバンド変調器５１、ディジタルベースバンドフィルタ５２ａ、５２ｂ、直交変調器５３、メモリ５４、分周回路５５、ＦＩＦＯ(First In First Out)回路５６、Ｄ/Ａ変換器５７、アナログローパスフィルタ５８、クロック発振器５９ａ、５９ｂから構成される。なお、ベースバンド変調器５１、ディジタルベースバンドフィルタ５２ａ、５２ｂ、直交変調器５３、メモリ５４、分周回路５５はＤＳＰのソフトウェアで実現されている。
【０００５】
また、クロック発振器５９ａの発振周波数ｆｃｋ０は４０．０００ＭＨｚ、クロック発振器５９ｂの発振周波数ｆｃｋ１は１．００８ＭＨｚとする。送信データはベースバンド変調器５１に入力されると、変調方式に応じた変調のシンボル周波数ｆｂのベースバンドＩ信号、ベースバンドＱ信号に変換される。ここで、シンボル周波数ｆｂはクロック発信器５９ａの発振周波数ｆｃｋ０を分周回路５５により１/１９２に分周した４０．０００ＭＨｚ/１９２＝２０．８３３ＫＨｚとする。ベースバンド変調器５１の出力であるベースバンドＩ信号、ベースバンドＱ信号は、ディジタルベースバンドフィルタ５２ａ、５２ｂにそれぞれ入力され、帯域制限されたサンプリング周波数ｆｓのベースバンドＩ信号、ベースバンドＱ信号に変換される。ここで、サンプリング周波数ｆｓはクロック発信器５９ａの発振周波数ｆｃｋ０を分周回路５５により１/４０に分周した４０．０００ＭＨｚ/４０＝１．０００ＭＨｚとする。ディジタルベースバンドフィルタ５２ａ、５２ｂにより帯域制限されたベースバンドＩ信号、ベースバンドＱ信号は、直交変調器５３に入力され、所定の中心周波数ｆｃとした直交変調の処理が施され、サンプリング周波数ｆｓのデジタル変調データが出力される。直交変調器５３の出力であるデジタル変調データは、所定の記憶容量を持つメモリ５４に入力され一時保存される。
【０００６】
メモリ５４に記憶された所定の量のデジタル変調データは、メモリ５４と同じ記憶容量を持つＦＩＦＯ回路５６に１．０００ＭＨｚの転送速度で全て送出される。ＦＩＦＯ回路５６に記憶されたデジタル変調データは、クロック発振器５９ｂの発振周波数ｆｃｋ２の１．００８ＭＨｚの速度で順次Ｄ/Ａ変換器５７に送出され、Ｄ/Ａ変換器５７によりサンプリング周波数１．００８ＭＨｚでアナログ信号に変換される。Ｄ/Ａ変換器５７の出力は、アナログローパスフィルタ５８によりイメージ信号が除去され、所望の変調波出力となる。なお、ＦＩＦＯ回路５６に記憶されたデジタル変調データが、全てＤ/Ａ変換器５７へ送出したときに次のデータがメモリ５４から読み出され、ＦＩＦＯ回路５６に記憶される。
上記方法により、ＤＡ変換に用いるサンプリングクロックとベースバンド信号処理に用いる演算クロックとで、周波数が異なってもデータのタイミングがスリップする問題は発生しない。
【０００７】
【特許文献１】特開２０００−２０９２９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記従来例では、クロック信号の周波数が異なることにより、データのタイミングがスリップする問題をメモリ５４とＦＩＦＯ回路５７で解決している。しかしながら、メモリとＦＩＦＯ回路の追加は部品数増大、コスト増大に繋がる。演算クロックとサンプリングクロックの周波数差が大きく、かつパケット転送やＴＤＭＡフレーム転送を想定するとパケット単位やスロット単位、あるいはフレーム単位でメモリとＦＩＦＯ回路間のデータ転送が必要になり、記憶容量の大きいメモリやＦＩＦＯ回路が必要となる。また、直交変調器の出力は一般に１０ｂｉｔから１４ｂｉｔ程度の量子化が必要となるため、メモリやＦＩＦＯ回路の記憶容量を大きくする原因の１つでもある。さらに、記憶容量の大きいメモリやＦＩＦＯ回路を用意し、パケット単位やスロット単位、あるいはフレーム単位でメモリとＦＩＦＯ回路間のデータ転送を行うと、遅延時間が大きくなる問題も発生する。ソフトウェア無線においては複数の異なる規格の信号をマルチモードで送受信することが必要となり、既存の規格に対する汎用性と将来への拡張性を考慮すると、従来方法ではメモリやＦＩＦＯ回路の記憶容量は必然と大きくならざるを得ない。
【課題を解決するための手段】
【０００９】
演算クロックで動作する演算処理ブロックとサンプリングクロックで動作するサンプリング処理ブロックとの間にクロック（逆）変換ブロックを設け、クロック（逆）変換ブロックでは、両方のクロック信号の入力を受け、演算処理ブロックとのデータ入出力は演算クロックに基づいて行い、サンプリング処理ブロックとのデータ入出力はサンプリングクロックに基づいて行い、送信系においては、後段の処理ブロックへのデータの出力に応じて、前段の処理ブロックからのデータ入力を制御するための逆方向制御信号を伝達し、受信系においては前段の処理ブロックからのデータ入力に応じて、後段の処理ブロックへのデータ出力を制御するための順方向制御信号を伝達することを特徴とするソフトウェア無線機。
【発明の効果】
【００１０】
本発明は、ベースバンド信号処理における演算クロック信号の周波数がＡＤ変換及びＤＡ変換のサンプリングクロック信号の周波数と異なっても、データのタイミングがスリップすることなく正しくベースバンド信号処理が行える効果がある。従って、異なるサンプリング周波数を持つ複数の無線システムをマルチモードで動作させる場合において、ベースバンド信号処理で用いる演算クロック信号を一元化できる効果も持つ。また、本発明では従来例で必要であったメモリやＦＩＦＯ回路が不要となり、部品数の削減、低価格化に繋がる効果がある。
【発明を実施するための最良の形態】
【００１１】
本発明の実施の形態について図面を参照して説明する。
図１に本発明のソフトウェア無線機を示す。ソフトウェア無線機は、アンテナ部１、無線部２、ベースバンド信号処理部３、プロトコル処理部４から構成される。
【００１２】
アンテナ１で受信されたある特定の通信規格の受信信号はＲＦ部２に入力される。無線部２は、デュプレクサ、ＬＮＡ（Low Noise Amplifier）、バンドパスフィルタ、ミキサ、ＨＰＡ（High Power Amplifier）、ＡＧＣ（Auto Gain Control）等から構成される。無線部２に入力された受信信号は、ＴＸ／ＲＸ分離、帯域制限、低ノイズ増幅、周波数ダウンコンバート、利得調整の処理が施され、ベースバンドアナログ受信信号２ａとなる。無線部２から出力されたベースバンドアナログ受信信号２ａは、ベースバンド処理部（ＢＢ部）３に入力される。ベースバンド信号処理部３の構成は後に詳細に説明する。ベースバンド信号処理部３に入力されたベースバンドアナログ受信信号２ａは、エイリアス信号の除去、Ａ/Ｄ変換、直交復調、逆拡散、復調等のベースバンド信号処理が施され、受信データ３ａとなる。
【００１３】
ベースバンド信号処理部３から出力された受信データ３ａは、プロトコル処理部４に入力される。プロトコル処理部４は、ＣＰＵ（Central Processing Unit）等から構成される。プロトコル処理部４に入力された受信データ４ａは、ヘッダ解析、フレーム分割、誤り検出等のプロトコル処理が施され、情報データ４ａとなり、上位レイヤに送られる。上位レイヤとは端末であればアプリケーションレイヤ、基地局であればネットワークに相当する。
【００１４】
一方、上位レイヤから送られてくる情報データ４ｂはプロトコル処理部４に入力される。プロトコル処理部４に入力された情報データ４ｂは、同期に必要なプリアンブルやヘッダ等を付加し、ある所定のフォーマットに従ったフレームを構成した送信データ３ｂとなる。プロトコル処理部４から出力された送信データ３ｂは、ベースバンド信号処理部３に入力される。
【００１５】
ベースバンド信号処理部３に入力された送信データ３ｂは、変調、拡散、帯域制限、Ｄ/Ａ変換、直交変調等のベースバンド信号処理が施され、ベースバンドデジタル送信信号２ｂとなる。ベースバンド信号処理部３から出力されたベースバンドデジタル送信信号２ｂは、無線部２に入力される。無線部２に入力されたベースバンドデジタル送信信号２ｂは、周波数アップコンバート、帯域制限、電力増幅の処理が施され、アンテナ１から送出される。
【００１６】
次に本発明の特徴であるベースバンド信号処理部３について詳細に説明する。ベースバンド信号処理部３はベースバンド信号処理部送信系３１とベースバンド信号処理部受信系３２から構成される。図２に本発明の特徴であるベースバンド信号処理部送信系３１の構成を示す。ベースバンド信号処理部送信系３１は、変調ライブラリ３１１、拡散ライブラリ３１２、ＦＩＲ（Finite Impulse Response）ライブラリ３１３、クロック変換ライブラリ３１４、ＣＩＣライブラリ３１５、直交変調ライブラリ３１６、ＤＡ変換器３１７、ＬＰＦ（Low Pass Filter）３１８から構成される。ベースバンド信号処理部送信系３１の中で変調ライブラリ３１１、拡散ライブラリ３１２、ＦＩＲライブラリ３１３らの機能ライブラリは、入出力インタフェースが統一されたライブラリの構成をとっている。
【００１７】
図３に入出力インタフェースが統一されたライブラリの構成図を示す。統一化されたインタフェースを有するライブラリ３０は、データ信号の入力端子３０ａ、順方向制御信号の入力端子３０ｂ、逆方向制御信号の出力端子３０ｃ、データ信号の出力端子３０ｄ、順方向制御信号の出力端子３０ｅ、逆方向制御信号の入力端子３０ｆから構成される。図３に示す統一化されたインタフェースを有する機能部品を接続して構成したことを特徴とするソフトウェア無線機が、本願の出願人が先に出願した特願２００４−２５９１３３号に詳しく記載されている。
【００１８】
ライブラリ３０のデータ信号の入力端子３０ａは、前段のライブラリのデータ信号の出力端子に接続される。ライブラリ３０の順方向制御信号の入力端子３０ｂは、前段のライブラリの順方向制御信号の出力端子に接続される。ライブラリ３０の逆方向制御信号の出力端子３０ｃは、前段のライブラリの逆方向制御信号の入力端子に接続される。また、ライブラリ３０のデータ信号の出力端子３０ｄは、後段のライブラリのデータ信号の入力端子に接続される。ライブラリ３０の順方向制御信号の出力端子３０ｅは、後段のライブラリの順方向制御信号の入力端子に接続される。ライブラリ３０の逆方向制御信号の入力端子３０ｆは、後段のライブラリの逆方向制御信号の出力端子に接続される。
【００１９】
データ信号とは、送信データや受信データであり、各ライブラリでは、データ信号の入力端子から入力されたデータ信号を各ライブラリの機能毎に決められた規則によりデータが処理され、データ信号の出力端子から出力される。順方向制御信号とは、データ信号入力と同一方向に入力する制御信号であり、入力されたデータが有効なデータであるかどうかを示すｖａｌｉｄ信号や、フレーム先頭タイミング、フレーム終了タイミング、変調方式切替えタイミングの情報が含まれる。逆方向制御信号とは、データ入力信号と逆方向に出力する制御信号であり、前段の機能ライブラリに対してデータ信号の出力を一時停止させるフロー制御を目的としたｆｌｏｗ信号が含まれる。データ信号の出力を一時停止させるためのｆｌｏｗ信号の通知を受けたライブラリは、該ライブラリの処理結果であるデータの出力を一時停止させる。
【００２０】
図２の説明に戻り、ベースバンド信号処理部送信系３１について説明する。プロトコル処理部４から出力された送信データ３ｂは、ベースバンド信号処理部送信系３１に属する変調ライブラリ３１１に入力される。変調ライブラリ３１１では、所定の変調規則に従い送信データの変調マッピング処理が行われる。変調ライブラリ３１１から出力された送信データは、拡散ライブラリ３１２に入力される。拡散ライブラリ３１２では、所定の拡散率と拡散符号の規則に従い送信データが拡散される。拡散ライブラリ３１２から出力された送信データは、ＦＩＲライブラリ３１３に入力される。ＦＩＲライブラリ３１３では、所定のタップ係数の減衰特性に従い、送信データの帯域制限が行われる。
【００２１】
なお、変調ライブラリ３１１、拡散ライブラリ３１２、ＦＩＲライブラリ３１３では、演算クロック３１９ａの周波数で処理が行われる。演算クロック３１９ａは、無線通信システムの規格に拘束されることなく、無線通信装置の内部仕様に合わせて設定することができるものである。複数の無線通信システムの規格との互換性を持つような無線通信装置であっても、演算クロック３１９ａは各無線通信システムに共通の周波数とすることができる。
【００２２】
ＦＩＲライブラリ３１３から出力された送信データは、クロック変換ライブラリ３１４に入力される。クロック変換ライブラリ３１４は、クロック変換ライブラリ３１４の前段のライブラリと後段のライブラリとでクロック周波数が異なり、データのタイミングがスリップする問題を解決する目的として接続する。クロック変換ライブラリ３１４では順方向制御信号に含まれるｖａｌｉｄ信号と逆方向制御信号に含まれるｆｌｏｗ信号を用いて、クロック信号間の周波数差を吸収する機能を持つ。クロック変換ライブラリ３１４から出力された送信データは、ＣＩＣライブラリ３１５に入力される。
【００２３】
ＣＩＣライブラリ３１５では、内挿を目的としたＣＩＣフィルタにより送信データのレートを所定のレートまで高める。ＣＩＣライブラリ３１５から出力された送信データは、直交変調ライブラリ３１６に入力される。直交変調ライブラリ３１６では、ベースバンドＩＱの送信データが所定の中間周波数に基づき直交変調され、中間周波の送信データ２ｂとなる。直交変調ライブラリ３１６から出力された送信データは、Ｄ/Ａ変換器３１７に入力される。Ｄ/Ａ変換器３１７では、デジタル信号を所定のサンプリング周波数でアナログ信号に変換する。Ｄ/Ａ変換器３１７から出力された送信信号は、ＬＰＦ３１８に入力される。ＬＰＦ３１８では、不要な高調波スペクトルを防ぐための帯域制限を行う。ＬＰＦ３１８はベッセルやバターワース特性を持つアナログフィルタにより構成される。ＬＰＦ３１８から出力された送信信号は、無線部２に入力され、中間周波から高周波への周波数アップコンバート、帯域制限、電力増幅の処理が施され、アンテナ１から送出される。
【００２４】
なお、ＣＩＣライブラリ３１５、直交変調ライブラリ３１６、D/Ａ変換器３１７、ＬＰＦ３１８では、サンプリングクロック３１９ｂの周波数で処理が行われる。サンプリングクロック３１９ｂは、無線通信システムの規格により規定される周波数に基づいて決定される信号である。そのため、無線通信装置を動作させる無線通信システムに合わせて変更可能となっている。
【００２５】
次に本発明の特徴であるクロック変換ライブラリ３１４について、図４の構成図と図５のタイミングチャートを用いて詳しく説明する。クロック変換ライブラリ３１４では、順方向制御信号と逆方向制御信号のインタフェースを持つ機能ライブラリの特徴を活かし、クロック信号間の周波数差を吸収しながらデータを正しく転送する機能を有する。クロック変換ライブラリ３１４は、ＤＦＦ（Delay Flip-Flop）３１４ｅ、３１４ｈ、３１４ｏ、セレクタ３１４ｆ、３１４ｇ、ＮＯＴ回路３１４ｉ、３１４ｌ、ＯＲ回路３１４ｊ、ＡＮＤ回路３１４ｋ、アップダウンカウンタ３１４ｍ、比較回路３１４ｎから構成される。
【００２６】
ＦＩＲライブラリ３１３から出力される送信データ３１４ａは、クロック変換ライブラリ３１４に入力される。送信データ３１４ａはＤＦＦ３１４ｅに入力され、演算クロック３１４ｃ（３１９ａと同一）の１クロック分遅れた送信データがＤＦＦ３１４ｅから出力される。セレクタ３１４ｆには送信データ３１４ａと演算クロック３１４ｃの１クロック遅れた送信データが入力される。なお、ＤＦＦ３１４ｅのＥＮ端子には順方向制御信号に含まれるデータが有効であるかどうかを示すｖａｌｉｄ信号３１４ｂが入力され、図５に示すようにｖａｌｉｄ信号３１４ｂが“High”なら演算クロック３１４ｃにてラッチされ、３１４ｅ（ＯＵＴ）の信号となる。セレクタ３１４ｆに入力された送信データ３１４ａと演算クロック３１４ｃの１クロック遅れた送信データは、順方向制御信号に含まれるｖａｌｉｄ信号３１４ｂの反転信号（３１４ｉ出力）と、逆方向制御信号３１４ｄのＯＲ回路３１４ｊの出力信号で選択され、図５の３１４ｆ（ＯＵＴ）の信号となる。
【００２７】
順方向制御信号に含まれるｖａｌｉｄ信号３１４ｂと演算クロック３１４ｃと逆方向制御信号３１４ｄの反転信号（３１４ｌ出力）が入力されたＡＮＤ回路３１４ｋの出力信号はアップダウンカウンタ３１４ｍのＵＰ端子に入力され、アップダウンカウンタ３１４ｍのＤＯＷＮ端子にはサンプリングクロック３１４ｑ（３１９ｂ）が入力される。アップダウンカウンタ３１４ｍでは、ＵＰ端子とＤＯＷＮ端子から入力された信号の立ち上がりエッジでカウントアップあるいはカウントダウンを行う。なお、カウント値が負の値になる場合は、“０”に繰り上げられる。アップダウンカウンタ３１４ｍから出力されたカウンタ値は、比較器３１４ｎに入力される。比較器３１４ｎでは入力されたカウンタ値が“０”に等しい場合は“Ｎ＝０”出力から“１”が出力され、カウンタ値が“１”以上である場合は“Ｎ≧１”出力から“１”が出力される。セレクタ３１４ｇでは、比較器３１４ｎの“Ｎ＝０”出力から出力される信号を用いて、セレクタ３１４ｆから出力される信号と、セレクタ３１４ｇから出力される信号をＤＦＦ３１４ｈにてサンプリングクロック３１４ｑの１クロック分遅延した信号とが選択される。比較器３１４ｎの“Ｎ≧１”出力から出力された信号は逆方向制御信号３１４ｄとしてクロック変換ライブラリ３１４から図５に示すような波形で出力される。上記、クロック変換ライブラリ３１４のような単純な論理回路により大きな容量を持つメモリを使用せずにクロック間の周波数差を吸収しながらデータの転送が可能となる。なお、演算クロックの周波数はサンプリングクロックの周波数よりも高くなければいけない。
【００２８】
次に、ベースバンド信号処理部受信系３２について説明する。図６にベースバンド信号処理部受信系３２の構成を示す。ベースバンド信号処理部受信系３２は、復調ライブラリ３２１、逆拡散ライブラリ３２２、ＦＩＲライブラリ３２３、クロック逆変換ライブラリ３２４、ＣＩＣライブラリ３２５、直交復調ライブラリ３２６、Ａ/Ｄ変換器３２７、ＬＰＦ３２８から構成される。ベースバンド信号処理部受信系３２の中で復調ライブラリ３２１、逆拡散ライブラリ３２２、ＦＩＲライブラリ３２３らの機能ライブラリは、図３に示すライブラリの構成図に従った入出力インタフェースを有する。
【００２９】
無線部２から出力された受信信号２ａはベースバンド信号処理部受信系３２に属するＬＰＦ３２８に入力される。ＬＰＦ３２８では、サンプリングに不要なエイリアシングを除去するため帯域制限を行う。ＬＰＦ３２８はベッセルやバターワース特性を持つアナログフィルタにより構成される。ＬＰＦ３２８から出力された受信信号は、Ａ/Ｄ変換器３２７に入力される。Ａ/Ｄ変換器３２７では、アナログ信号を所定のサンプリング周波数でデジタル信号に変換する。Ａ/Ｄ変換器３２７から出力された受信データは、直交復調ライブラリ３２６に入力される。直交復調ライブラリ３２６では、中間周波数帯域の受信データが直交復調され、ベースバンドＩＱの受信データとなる。直交復調ライブラリ３２６から出力された受信データは、ＣＩＣライブラリ３２５に入力される。ＣＩＣライブラリ３２５では、間引きを目的としたＣＩＣフィルタにより受信データのレートを所定のレートまで下げる。ＣＩＣライブラリ３２５から出力された受信データは、クロック逆変換ライブラリ３２４に入力される。
【００３０】
なお、ＬＦＰ３２８、Ａ／Ｄ変換器３２７、直交復調ライブラリ３２６、ＣＩＣライブラリ３２５では、サンプリングクロック３２９ｂの周波数で処理が行われる。サンプリングクロック３２９ｂは、無線通信システムの規格により規定される周波数に基づいて決定される信号である。そのため、無線通信装置を動作させる無線通信システムに合わせて変更可能となっている。
【００３１】
クロック逆変換ライブラリ３２４は、クロック逆変換ライブラリ３２４の前段のライブラリと後段のライブラリとで、クロック周波数が異なり、データのタイミングがスリップする問題を解決する目的として接続する。クロック逆変換ライブラリ３２４では順方向制御信号に含まれるｖａｌｉｄ信号と逆方向制御信号に含まれるｆｌｏｗ信号を用いて、クロック信号間の周波数差を吸収する機能を持つ。クロック逆変換ライブラリ３２４から出力された受信データは、ＦＩＲライブラリ３２３に入力される。
【００３２】
ＦＩＲライブラリ３２３では、所定のタップ係数の減衰特性に従い、受信データの帯域制限が行われる。ＦＩＲライブラリ３２３から出力された受信データは、逆拡散ライブラリ３２２に入力される。逆拡散ライブラリ３２２では、所定の拡散率と拡散符号の規則に従い受信データが逆拡散される。逆拡散ライブラリ３２２から出力された受信データは、復調ライブラリ３２１に入力される。復調ライブラリ３２１に入力された受信データは、所定の変調規則に従った復調処理が行われる。復調ライブラリ３２１から出力された受信データ３ａは、プロトコル処理部４に入力され、上位レイヤに送られる。
【００３３】
なお、ＦＩＲライブラリ３２３、逆拡散ライブラリ３２２、復調ライブラリ３２１では、演算クロック３２９ａの周波数で処理が行われる。演算クロック３２９ａは、無線通信システムの規格に拘束されることなく、無線通信装置の内部仕様に合わせて設定することができるものである。複数の無線通信システムの規格との互換性を持つような無線通信装置であっても、演算クロック３２９ａは各無線通信システムに共通の周波数とすることができる。
【００３４】
次に本発明の特徴でるクロック逆変換ライブラリ３２４について図７の構成図と図８のタイミングチャートを用いて詳しく説明する。クロック逆変換ライブラリ３２４では、順方向制御信号と逆方向制御信号のインタフェースを持つ機能ライブラリの特徴を活かし、クロック信号間の周波数差を吸収しながらデータを正しく転送する機能を有する。クロック逆変換ライブラリ３２４は、ＤＦＦ３２４ｃ、３２４ｄ、３２４ｈ、セレクタ３２４ｅ、アップダウンカウンタ３２４ｆ、比較器３２４ｇ、ＮＯＴ回路３２４ｉから構成される。
【００３５】
ＣＩＣライブラリから出力される受信データ３２４ａは、クロック逆変換ライブラリ３２４に入力される。受信データ３２４ａはＤＦＦ３２４ｃに入力され、演算クロック３２４ｌ（３２９ａと同一）でラッチされる。セレクタ３２４ｅにはＤＦＦ３２４ｃから出力される受信データと、セレクタ３２４ｅの出力をＤＦＦ３２４ｄで演算クロック３２４ｌの１クロック分遅れた受信データがそれぞれ入力される。一方、アップダウンカウンタ３２４ｆのＵＰ端子にはサンプリングクロック３２４ｂ（３２９ｂ）、ＤＯＷＮ端子には演算クロック３２４ｌ（３２９ａ）が入力され、それぞれの信号の立ち上がりエッジでカウントアップあるいはカウントダウンが行われる。なお、カウント値が負の値になる場合は、“０”に繰り上げられる。アップダウンカウンタ３２４ｆから出力されるカウンタ値は、比較器３２４ｇに入力される。比較器３２４ｇでは入力されたカウンタ値が“０”に等しい場合は、“Ｎ＝０”出力から“１”が出力され、それ以外では“０”が出力される。比較器３２４ｇからの出力は、ＤＦＦ３２４ｈに入力され、演算クロック３２４ｌでラッチされる。ＤＦＦ３２４ｌから出力される信号は、セレクタ３２４ｅ及びＮＯＴ回路３２４ｉに入力される。セレクタ３２４ｅでは、ＤＦＦ３２４ｌから出力される信号により入力信号が選択され、図８で示す受信データ出力信号３２４ｊがクロック逆変換ライブラリ３２４から出力される。また、ＤＦＦ３２４ｌから出力される信号をＮＯＴ回路３２４ｉにより極性反転された信号が、図８に示す順方向制御信号のｖａｌｉｄ信号３２４ｋとしてクロック逆変換ライブラリ３２４から出力される。なお、演算クロック信号３２４ｌの周波数はサンプリングクロック信号３２４ｂの周波数よりも高くなければいけない。
【００３６】
上記、ベースバンド信号処理部送信系３１、ベースバンド信号処理部受信系３２における各機能ライブラリは、ＤＳＰ、ＦＰＧＡのどちらで実装しても構わない。また、ＤＳＰに実装する機能ライブラリとＦＰＧＡに実装する機能ライブラリが混在しても構わない。
なお、ベースバンド信号処理部３にて直交変調及び直交復調の機能を説明上含ませているが、ベースバンド信号処理３がベースバンドＩＱ信号を入出力し、無線部２に直交変調及び直交復調の機能を含ませても構わない。
【図面の簡単な説明】
【００３７】
【図１】本発明のソフトウェア無線機の構成図である。
【図２】本発明のベースバンド信号処理部送信系の構成図である。
【図３】本発明のライブラリの構成図である。
【図４】本発明のクロック変換ライブラリの構成である。
【図５】本発明のクロック変換ライブラリのタイミングチャートである。
【図６】本発明のベースバンド信号処理部受信系の構成図である。
【図７】本発明のクロック逆変換ライブラリの構成である。
【図８】本発明のクロック逆変換ライブラリのタイミングチャートである。
【図９】従来例のデジタル変調回路である。
【符号の説明】
【００３８】
１…アンテナ部、２…無線部、３…ベースバンド信号処理部、４…プロトコル処理部、２ａ…無線部出力信号、２ｂ…無線部入力信号、３ａ…ベースバンド信号処理部出力信号、３ｂ…ベースバンド信号処理部入力信号、４ａ…プロトコル信号処理部出力信号、４ｂ…プロトコル処理部入力信号、３１…ベースバンド信号処理部送信系、３２…ベースバンド信号処理部受信系、３１１…変調ライブラリ、３１２…拡散ライブラリ、３１３…ＦＩＲライブラリ、３１４…クロック変換ライブラリ、３１５…ＣＩＣライブラリ、３１６…直交変調ライブラリ、３１７…Ｄ/Ａ変換器、３１８…ＬＰＦ、３１９ａ…演算クロック信号、３１９ｂ…サンプリングクロック信号、３２１…復調ライブラリ、３２２…逆拡散ライブラリ、３２３…ＦＩＲライブラリ、３２４…クロック逆変換ライブラリ、３２５…ＣＩＣライブラリ、３２６…直交復調器、３２７…Ａ/Ｄ変換器、３２８…ＬＰＦライブラリ、３２９ａ…演算クロック、３２９ｂ…サンプリングクロック、３０ａ…データ信号入力端子、３０ｂ…順方向制御信号入力端子、３０ｃ…逆方向制御信号出力端子、３０ｄ…データ信号出力端子、３０ｅ…順方向制御出力端子、３０ｆ…逆方向制御信号入力端子、３１４ａ…送信データ入力信号、３１４ｂ…順方向制御信号におけるｖａｌｉｄ信号、３１４ｃ…演算クロック信号、３１４ｄ…逆方向制御信号におけるｆｌｏｗ信号、３１４ｅ…ＤＦＦ、３１４ｆ…セレクタ、３１４ｇ…セレクタ、３１４ｈ…ＤＦＦ、３１４ｉ…ＮＯＴ回路、３１４ｊ…ＯＲ回路、３１４ｋ…ＡＮＤ回路、３１４ｌ…ＮＯＴ回路、３１４ｍ…アップダウンカウンタ、３１４ｎ…比較器、３１４ｏ…ＤＦＦ、３１４ｐ…送信データ出力信号、３１４ｑ…サンプリングクロック信号、３２４ａ…受信データ入力信号、３２４ｂ…サンプリングクロック信号、３２４ｃ…ＤＦＦ、３２４ｄ…ＤＦＦ、３２４ｅ…セレクタ、３２４ｆ…アップダウンカウンタ、３２４ｇ…比較器、３２４ｈ…ＤＦＦ、３２４ｉ…ＮＯＴ回路、３２４ｊ…受信データ出力信号、３２４ｋ…順方向制御信号におけるｖａｌｉｄ信号、３２４ｌ…演算クロック信号、５０…デジタル変調回路、５１…変調器、５２ａ…ディジタルベースバンドフィルタ、５２ｂ…ディジタルベースバンドフィルタ、５３…直交変調器、５４…メモリ、５５…分周期、５６…ＦＩＦＯ回路、５７…Ｄ/Ａ変換器、５８…アナログローパスフィルタ、５９ａ…クロック発振器、５９ｂ…クロック発振器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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