(57)【要約】【課題】  半導体記憶装置に複数設けられたメモリブロック内にそれぞれ設けられた冗長ロウ又は冗長カラムを効率的に使用して、不良メモリの救済効率を向上させて歩留まりを向上させること。【解決手段】  正規のロウ及びカラムと、これら正規のロウ及びカラムが不良の場合に代替する複数の冗長カラム及び冗長ロウとを有するメモリブロックを複数個備えた半導体記憶装置において、前記複数のメモリブロックのうち、アクセスするメモリブロック内のロウ又はカラムが不良の場合、アクセス中のメモリブロックを含む全てのメモリブロックの中から前記不良ロウ又は不良カラムと代替する冗長ロウ又は冗長カラムを選択してアクセスする冗長制御手段を備えることとした。【選択図】      図１
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【特許請求の範囲】
【請求項１】
正規のロウ及びカラムと、これら正規のロウ及びカラムが不良の場合に代替する複数の冗長カラム及び冗長ロウとを有するメモリブロックを複数個備えた半導体記憶装置において、
前記複数のメモリブロックのうち、アクセスするメモリブロック内のロウ又はカラムが不良の場合、アクセス中のメモリブロックを含む全てのメモリブロックの中から前記不良ロウ又は不良カラムと代替する冗長ロウ又は冗長カラムを選択してアクセスする冗長制御手段を備えることを特徴とする半導体記憶装置。
【請求項２】
前記冗長制御手段は、
前記不良ロウ又は不良カラムを示すアドレスを格納する不良アドレス格納手段と、
アクセス中の正規のロウ又はカラムを示すアドレスと格納された前記不良ロウ又は不良カラムを示すアドレスとを比較するアドレス比較手段と、
このアドレス比較手段による比較結果に基づいて不良と判断された場合に、この不良ロウ又は不良カラムに対応するために選択される冗長ロウ又は冗長カラムを示すアドレス及び当該冗長ロウ又は冗長カラムを有するメモリブロックを示すアドレスを格納した冗長用アドレス格納手段と、
外部から指定されたメモリブロックと前記冗長用アドレス格納手段に格納されたメモリブロックとのうちいずれかを選択するブロックアドレス選択手段と、
を備えることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
正規のロウ及びカラムと、これら正規のロウ及びカラムが不良の場合に代替する複数の冗長カラム及び冗長ロウとを有するメモリブロックを複数個備えたメモリへのアクセス方法において、
前記複数のメモリブロックのうち、アクセスするメモリブロック内のロウ又はカラムが不良の場合、アクセス中のメモリブロックを含む全てのメモリブロックの中から前記不良ロウ又は不良カラムと代替する冗長ロウ又は冗長カラムを選択してアクセスすることを特徴とするメモリへのアクセス方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、所謂冗長機能を有する半導体記憶装置及びメモリへのアクセス方法に関するものである。
【背景技術】
【０００２】
近年、大容量化と高速化を実現するための半導体記憶装置（メモリ）として複数のメモリブロックを備えたものがあり、各メモリブロックはそれぞれ複数のメモリセルを行列状に配置したメモリアレイを備えている。
【０００３】
かかる半導体記憶装置は、通常、図４に示すように、１組以上のデータバス１００上に複数のメモリブロック２００が接続された構造をしており、各メモリブロック２００の中には、図５に示すように、メモリアレイ３００の中に、本来のロウ４００及びカラム５００以外に、冗長ロウ６００及び冗長カラム７００に連なる冗長用のメモリセルを予備として設け、本来のメモリアレイ３００中で不良となるメモリセルがあっても、不良を持つロウ４００や不良を持つカラム５００にアクセスする代わりに前記冗長ロウ６００や冗長カラム７００にアクセスすることで不良を救済してそのメモリブロック２００が動作できる構造としたものが通常の構成となっている。図５中、４１０はワード線、５１０はビット線である。
【０００４】
すなわち、前述したように半導体記憶装置の大容量化が進む中にあって、欠陥メモリセルの発生する確率が増大する傾向にあることが問題となり、これが製造歩留まりを低下させる要因となっていることから、前記欠陥メモリセルを回路的に置換できる救済用のメモリセルをあらかじめ半導体記憶装置（メモリチップ）内に設けておき、必要に応じて欠陥メモリセルと代替する、所謂冗長機能を半導体記憶装置に付与することが一般的に行われていた。
【０００５】
不良メモリセルの救済としては、前述したようにメモリブロック２００内のメモリアレイ３００におけるワード線４１０またはビット線５１０に沿った１行あるいは１列のメモリセル配列毎に行う場合やメモリセル毎に行えることも知られている（例えば、特許文献１を参照。）。
【０００６】
以下、説明を簡単にするために、冗長ロウ６００を用いて不良のメモリセルを救済する場合についての一例を説明する。
【０００７】
この場合、図６のように、メモリブロック２００が連続するブロックアレイ８００の外に、不良アドレスのテーブルを有する制御部９００があり、前記テーブルには、不良があるメモリブロック２００Ａとロウ４００Ｂのアドレス、及び不良を持つロウ４００Ｂの代わりにアクセスする冗長ロウ６００のアドレスが格納されている。
【０００８】
外部からアクセスを行うとき、前記制御部９００では、前記テーブルを参照して、アクセスしているアドレスと不良を持つロウ４００Ｂのアドレスが一致した場合、この不良である本来のロウ４００Ｂへのアクセスを禁止する信号と、その代わりに冗長ロウ６００にアクセスするように選択信号を生成する。図６中、Ｘは不良メモリセル、Ｄはブロックアドレス信号に応じてメモリブロックを選択するためのデコード信号を発生するデコード回路である。
【特許文献１】特開平１１ー２７３３９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、上述した従来技術においては、冗長ロウ６００（冗長カラム７００）によって救済できる不良が同一のメモリブロック２００内に限定されているものであった。
【００１０】
すなわち、半導体記憶装置全体で見ると、使っていない冗長ロウ６００や冗長カラム７００が多く残っているにも拘わらず、例えば一つのメモリブロック２００にたまたま不良が集中した場合などには、そのメモリブロック２００内の不良全てを救済できないことになり、結局は半導体装置を救済できない場合があった。
【００１１】
そのような例を、説明を簡単にするために冗長ロウ６００のみを有し、メモリセルが不良の場合に冗長ロウ６００のみで救済するようにした場合について、図７を参照して説明する。なお、この例では、メモリブロックの分割数が２５６、メモリブロック内のロウ４００の数が５１２、メモリブロック内のカラム５００の数が１２８、メモリブロック１個当たりの冗長ロウ６００の数が２の場合としており、ビット不良率（各メモリセルが不良である確率）に対して、半導体記憶装置であるメモリチップを救済できる確率と、冗長ロウ６００の総数に対して不良を含むロウ４００の総数の平均値とを示している。また、この計算は、メモリチップ内に不良が均一に発生していることを前提にしている。
【００１２】
図７から明らかなように、５０％の確率でメモリチップを救済出来る程度のビット不良率のときであっても、不良であるロウ４００の総数としては、メモリチップ全体の冗長ロウ６００の総数の約１３％に過ぎないことが分かる。換言すれば、８７％の冗長ロウ６００は使用されていないにも拘わらず５０％の確率でメモリチップを救済できないことになる。
【００１３】
このように、従来の技術においては、冗長ロウ６００で救済できる不良の場所が同一メモリブロック２００内に限るという制約を受けることにより、冗長ロウ６００の使用効率が悪くなっていた。
【００１４】
また、ビット不良率が比較的高いメモリチップを救済するには、当然のことながら多くの冗長ロウ６００を使用することになるが、上記のような制約がある以上、より多くの冗長ロウ６００をメモリチップ上に搭載する必要が生じ、これによりチップ面積が増大化するおそれや製造コストが増大するというおそれがあった。
【００１５】
特に、ＦｅＲＡＭ（強誘電体メモリ）、ＭＲＡＭ（磁気抵抗メモリ）、さらにはＯＵＭ(Ovonic Unified Memory)といった新しいメモリ技術による半導体記憶装置では、各メモリセルの特性バラツキが大きく、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）といった確立されているメモリ技術に比較してビット不良率が高くなる傾向にある。
【００１６】
したがって、このような高いビット不良率の半導体記憶装置の歩留まりを向上させるためには、当然多数の冗長ロウ６００や冗長カラム７００を設ける必要が生じ、せっかくの新しいメモリ技術であっても上記した課題はそのまま残されてしまう。
【００１７】
本発明は、上記課題を解決することのできる半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【００１８】
請求項１記載の本発明では、正規のロウ及びカラムと、これら正規のロウ及びカラムが不良の場合に代替する複数の冗長カラム及び冗長ロウとを有するメモリブロックを複数個備えた半導体記憶装置において、前記複数のメモリブロックのうち、アクセスするメモリブロック内のロウ又はカラムが不良の場合、アクセス中のメモリブロックを含む全てのメモリブロックの中から前記不良ロウ又は不良カラムと代替する冗長ロウ又は冗長カラムを選択してアクセスする冗長制御手段を備えることを特徴とする。
【００１９】
請求項２記載の本発明では、請求項１記載の半導体記憶装置において、前記冗長制御手段は、前記不良ロウ又は不良カラムを示すアドレスを格納する不良アドレス格納手段と、アクセス中の正規のロウ又はカラムを示すアドレスと格納された前記不良ロウ又は不良カラムを示すアドレスとを比較するアドレス比較手段と、このアドレス比較手段による比較結果に基づいて不良と判断された場合、この不良ロウ又は不良カラムに対応するために選択される冗長ロウ又は冗長カラムを示すアドレス及び当該冗長ロウ又は冗長カラムを有するメモリブロックを示すアドレスを格納した冗長用アドレス格納手段と、外部から指定されたメモリブロックと前記冗長用アドレス格納手段に格納されたメモリブロックとのうちいずれかを選択するブロックアドレス選択手段とを備えることを特徴とする。
【００２０】
請求項３記載の本発明では、正規のロウ及びカラムと、これら正規のロウ及びカラムが不良の場合に代替する複数の冗長カラム及び冗長ロウとを有するメモリブロックを複数個備えたメモリへのアクセス方法において、前記複数のメモリブロックのうち、アクセスするメモリブロック内のロウ又はカラムが不良の場合、アクセス中のメモリブロックを含む全てのメモリブロックの中から前記不良ロウ又は不良カラムと代替する冗長ロウ又は冗長カラムを選択してアクセスすることを特徴とする。
【発明の効果】
【００２１】
本発明では、複数のメモリブロックのうち、アクセスするメモリブロック内のロウ又はカラムが不良の場合、アクセス中のメモリブロックを含む全てのメモリブロックの中から前記不良ロウ又は不良カラムと代替する冗長ロウ又は冗長カラムを選択してアクセスする冗長制御手段を備えるために、搭載している全ての冗長ロウを有効に使うことができ、いたずらに冗長ロウを増やすことで半導体装置の小型化を阻むおそれを防止するとともに、製造コストを高くしてしまうおそれもなくなる。
【００２２】
また、前記冗長制御手段は、前記不良ロウ又は不良カラムを示すアドレスを格納する不良アドレス格納手段と、アクセス中の正規のロウ又はカラムを示すアドレスと格納された前記不良ロウ又は不良カラムを示すアドレスとを比較するアドレス比較手段と、このアドレス比較手段による比較結果に基づいて不良と判断された場合に、この不良ロウ又は不良カラムに対応するために選択される冗長ロウ又は冗長カラムを示すアドレス及び当該冗長ロウ又は冗長カラムを有するメモリブロックを示すアドレスを格納した冗長用アドレス格納手段と、外部から指定されたメモリブロックと前記冗長用アドレス格納手段に格納されたメモリブロックとのうちいずれかを選択するブロックアドレス選択手段を備えることとしたため、冗長制御手段の回路構成を比較的容易に設計できる。
【発明を実施するための最良の形態】
【００２３】
本発明は、正規のロウ及びカラムと、これら正規のロウ及びカラムが不良の場合に代替する複数の冗長カラム及び冗長ロウとを有するメモリブロックを複数個備えた半導体記憶装置において、前記複数のメモリブロックのうち、アクセスするメモリブロック内のロウ又はカラムが不良の場合、アクセス中のメモリブロックを含む全てのメモリブロックの中から前記不良ロウ又は不良カラムと代替する冗長ロウ又は冗長カラムを選択してアクセスする冗長制御手段を備えるものである。
【００２４】
また、前記冗長制御手段は、前記不良ロウ又は不良カラムを示すアドレスを格納する不良アドレス格納手段と、アクセス中の正規のロウ又はカラムを示すアドレスと格納された前記不良ロウ又は不良カラムを示すアドレスとを比較するアドレス比較手段と、このアドレス比較手段による比較結果に基づいて不良と判断された場合に、この不良ロウ又は不良カラムに対応するために選択される冗長ロウ又は冗長カラムを示すアドレス及び当該冗長ロウ又は冗長カラムを有するメモリブロックを示すアドレスを格納した冗長用アドレス格納手段と、外部から指定されたメモリブロックと前記冗長用アドレス格納手段に格納されたメモリブロックとのうちいずれかを選択するブロックアドレス選択手段とを備える構成としている。
【００２５】
すなわち、半導体記憶装置としてのメモリチップの内部に、ブロックアレイとは別に、不良ロウ又は不良カラムを示す不良アドレスのテーブルを備える冗長制御手段としての冗長制御回路を設けたものであるが、かかる構成は、メモリチップの内部にブロックアレイとは別に不良アドレスのテーブルを有する制御部を備える構成とした従来の技術（図６を参照）と特に変わりはない。
【００２６】
本実施形態で特徴となる構成は、前記テーブルとともに、不良ロウ又は不良カラムを救済する冗長ロウ又は冗長カラムを持つメモリブロックのアドレスと、当該メモリブロック内における冗長ロウ又は冗長カラムのアドレスが格納された冗長用テーブルと、さらに、外部からのアドレスで指定されたメモリブロックを選択するのか、冗長ロウ又は冗長カラムを有するメモリブロックを選択するのかを選択するブロックアドレス選択手段としてのブロックアドレス選択回路も搭載していることにある。
【００２７】
すなわち、外部からのアドレス信号が所定のメモリブロックにおける所定のロウ又はカラムを選択している場合、このアドレス信号が指定するロウ又はカラムは、前記テーブル内の情報（不良アドレス）と比較することで不良を持つロウ又はカラムであることが分かる。
【００２８】
本実施の形態では、このときに前記冗長用テーブルに当該不良ロウ又は不良カラムの代替となる冗長ロウ又は冗長カラムを有するメモリブロックと、当該メモリブロック内の冗長ロウ又は冗長カラムのアドレスが格納されており、前記メモリブロックアドレス選択回路によって、前記所定のメモリブロックの代わりに他のメモリブロックを選択するようにブロックアドレスを選択する。さらに、前記所定のロウ又はカラムには不良があることが分かっているのでこれを選択しないようにするとともに、代わりとして他のメモリブロック内の冗長ロウ又は冗長カラムを選択するよう選択信号を発生させるのである。
【００２９】
したがって、外部から指定された前記所定のメモリブロックにはアクセスされず、新たに選択された他のメモリブロックに対してデータの読出しや書き込みを行うことになる。
【００３０】
なお、選択するメモリブロックは必ずしも外部からのアドレス信号により指定されるメモリブロックと異なるものとする必要はないが、異ならせる場合は、同一のデータバスに接続されているメモリブロックを選択することが好ましい。すなわち、同じデータバスに接続されていると、メモリブロックの選択信号を切り替えることで容易に実現できるからである。
【００３１】
以下、図面を参照しながら本実施形態をより具体的に説明する。
【００３２】
図１は本実施形態に係る半導体記憶装置の回路構成を示す説明図、図２は同半導体記憶装置が備える冗長制御回路中の比較回路の説明図である。なお、本実施形態では、説明を簡単にするために、冗長ロウを用いて不良のメモリセルを救済するものとしている。
【００３３】
図１に示すように、本実施形態に係る半導体記憶装置は、データバス１を介して多数のメモリブロック２Ａ，２Ｂ，・・（図１では２Ａ、２Ｂのみ表示して他は省略している）が連続するブロックアレイ３を備え、このブロックアレイ３の外に冗長制御手段としての冗長制御回路４が設けられている。前記各メモリブロック２Ａ，２Ｂ，・・は、背景技術の項で説明した構成と同様であり、本来の多数の正規のロウ２０と所定数の冗長ロウ２１とを備えている。なお、図１中、９ａ，９ｂ，９ｃは外部からのアドレス信号であり、９ａはブロックアドレス信号、９ｂはロウアドレス信号、９ｃはカラムアドレス信号である。
【００３４】
本実施形態の要部となる前記冗長制御回路４は、不良ロウを示すアドレスを格納する不良アドレス格納手段としての第１のテーブル５と、アクセス中の正規のロウを示すアドレスと前記テーブル５に格納された前記不良ロウを示すアドレスとを比較するアドレス比較手段としての比較回路６と、不良ロウに対応するための冗長ロウを示すアドレス及び当該冗長ロウを有するメモリブロックを示すアドレスを格納した冗長用アドレス格納手段としての第２のテーブル７とを備え（図２参照）、さらに、前記比較回路６により比較した結果から選択すべき冗長ロウを有する所定のメモリブロックのアドレスを取り出すブロックアドレス選択回路８を備えている。なお、図１中、１０ａ，１０ｂはメモリブロック２Ａ，２Ｂを選択するためのデコード信号をそれぞれ発生するデコード回路である。
【００３５】
上記構成の本実施形態に係る半導体記憶装置において、冗長ロウを用いて不良のメモリセルを救済する冗長制御回路４による冗長機能について説明する。
【００３６】
半導体記憶装置は、通常時１組のデータバス１に接続している複数のメモリブロック２Ａ，２Ｂ，・・の中で、選択された１つのメモリブロックのみに対して、読み出し・書き込みの動作を行う。
【００３７】
例えば、メモリブロック２Ａの中に不良メモリセルを有するロウ２０があることがあらかじめ分かっており、その情報、すなわち不良ロウを示すアドレス及び当該不良ロウを有するメモリブロック２Ａを示すアドレスが、図２に示すように前記冗長制御回路４における第１のテーブル５の中に格納されているとする。
【００３８】
外部からのアドレス信号９ａ，９ｂ，９ｃがメモリブロック２Ａとこのメモリブロック２Ａ内のロウ２０を選択している場合、冗長制御回路４はこのアドレス信号を前記第１のテーブル５内に格納された情報（アドレス）と比較回路６により比較するとともに、排他的論理和をとってアクセスしているアドレスが不良のロウ２０であるか否かを判定する。
【００３９】
判定結果により、外部から指定されたメモリブロック２Ａは不良のロウ２０を有する場合、不良のロウ２０のエントリー番号を出力する。
【００４０】
一方、前記第２のテーブル７には、前記不良のロウ２０の代わりに代替選択する冗長ロウ２１’を有するメモリブロック２Ｂと、このメモリブロック２Ｂ内の冗長ロウ２１’のアドレスが前記エントリー番号に対応付けられて格納されている。
【００４１】
そして、前記ブロックアドレス選択回路８によって、外部からのアドレス信号により指定されたメモリブロック２Ａの代わりに、例えばメモリブロック２Ｂを示すアドレスを選択する一方、前記不良のロウ２０を選択しないように非選択信号を出力する。そして、この非選択信号の代わりとして、前記冗長ロウ２１’を選択するよう冗長ロウ選択信号を出力する。
【００４２】
このような冗長制御により、メモリブロック２Ａはアクセスされることがなく、メモリブロック２Ｂに対してデータの読み出し・書き込みが行われる。また、本実施形態では、前記メモリブロック２Ａと前記メモリブロック２Ｂとは同じデータバス１に接続されているので、メモリブロックの選択信号を切り替えることでかかる制御を容易に実現することができる。
【００４３】
上述したような冗長制御を行った場合において、ビット不良率に対して半導体記憶装置であるメモリチップを救済できる確率と、冗長ロウの総数に対して不良を含むロウの総数の平均値を図３に示す。ここでは、先の「発明が解決しようとする課題」の項で説明した場合と同じ条件、すなわちメモリブロックの分割数が２５６で、メモリブロック内のロウの数が５１２、メモリブロック内のカラムの数が１２８、メモリブロック当たりの冗長ロウの数が２としている。
【００４４】
図３から明らかなように、チップの救済確率が５０％となる程度のビット不良率のとき、不良があるロウの総数は冗長ロウの総数と略同数であり、略全ての冗長ロウを使用していることが分かる。
【００４５】
したがって、半導体記憶装置に搭載している全ての冗長ロウを有効に使うことができることになり、いたずらに冗長ロウを増やすことで製造コストを高くしてしまうというおそれがなくなる。
【００４６】
ところで、上述してきたような不良を含むメモリブロック２Ａ及びロウ２０のアドレスと、外部からアクセスしているアドレスとを比較する方法の一実施形態として、連想記憶（ＣＡＭ：Ｃontent Addressable Memory）と呼ばれるメモリを使用する方法がある。
【００４７】
このＣＡＭは、指定されたアドレスに対して特定の位置にある記憶内容を返す代わりに指定されたデータパターンに対して、そのパターンに対応するデータ要素を返すものであり、対応付けがアドレスに限定されず何でもよいという利点がある。従来のメモリでは、情報の記憶場所をプロセッサが知っている必要があるのに対して、このＣＡＭではデータとそれを表現しているものとが直接的に関連付けられるので、多くのタスクにおいて処理効率が改善されるとされている。
【００４８】
かかるＣＡＭを用いた場合も動作としては上述同様であり、当該ＣＡＭ上には前記第１のテーブル５同様に不良を含むメモリブロック及びロウの各アドレスが格納されており、アクセスする度に外部からのアドレスの中で前記メモリブロック及びロウの指定に割り当てられているアドレスと前記ＣＡＭ上のアドレスとが比較される。
【００４９】
そして、このＣＡＭは、外部からのアドレスが格納された不良のメモリブロック及びロウに対応するアドレスとが一致した場合、一致したアドレスのエントリー番号を出力するのである。
【００５０】
また、この場合において、外部からの指定アドレスと前記ＣＡＭに格納された不良に対応するアドレスとの比較を行った結果から冗長ロウを有するメモリブロック及び当該冗長ロウのアドレスを取り出す冗長用テーブル（前記第２のテーブル７に相当）としては、前記ＣＡＭが出力するエントリー番号をアドレスとしてもつとともに、冗長ロウを有するメモリブロック及び当該冗長ロウのアドレスを出力データとしてもつメモリであればよい。
【００５１】
なお、不良を持つメモリブロック及びロウのアドレスやそれを救済するための冗長ロウを有するメモリブロック及び当該冗長ロウのアドレスは、不揮発性メモリの技術を用いて半導体記憶装置内に保存しておくとよい。すなわち、前記ＣＡＭであれ、前記冗長用テーブルを構成するメモリであれ、それを構成するセル自体を不揮発性メモリとすればよい。
【００５２】
あるいは、前記ＣＡＭや前記冗長用テーブルを構成するメモリを、例えばＳＲＡＭなどの揮発性メモリで構成してもよく、その場合は、別途不揮発性メモリセルアレイを設けておき、半導体記憶装置の起動時に前記不揮発性メモリからＳＲＡＭなどの揮発性メモリで構成した前記ＣＡＭや前記冗長用テーブルを構成するメモリへ必要な情報を転送することもできる。
【００５３】
また、このときに上記不揮発性メモリセルアレイではなく、複数のフューズを設けておき、このフューズの中から必要な個所を切ることで前記ＣＡＭや前記冗長用テーブルが必要とする情報を保持させ、前述同様に半導体記憶装置の起動時に情報を転送する方法も考えられる。
【００５４】
以上、実施形態を通して本発明を説明してきたが、本発明は上述の実施形態に限定されるものではない。
【００５５】
例えば、本実施形態においては冗長ロウに注目して説明をしてきたが、これは冗長ロウで不良メモリセルを救済する場合、不良メモリセルを持つブロックのアクセスを禁止し、同じデータバスに接続されている全く別のブロックを選択することが容易だからである。しかし、データバスの幅が例えば１であれば、上述してきた方法により冗長カラムでも動作することは可能である。
【００５６】
すなわち、不良メモリセルを持つカラムが選択された場合、そのカラムを含むブロックとは限らないブロックを選択し、その中の冗長カラムにアクセスするのである。ただし、昨今の半導体記憶装置でデータバスの幅が１である場合は多くはない。
【００５７】
また、データバスの幅が２以上のときは、冗長カラムをデータバスの中のどのビットに対応させるかを選択する回路を搭載することで、上記の方法により冗長カラムでも動作させることは可能である。
【図面の簡単な説明】
【００５８】
【図１】本実施形態に係る半導体記憶装置の回路構成を示す説明図である。
【図２】同半導体記憶装置が備える冗長制御回路中の比較回路の説明図である。
【図３】ビット不良率に対し、本実施の形態において半導体記憶装置を救済できる確率と冗長ロウの総数に対して不良を含むロウの総数の平均値とを示すグラフである。
【図４】従来の半導体記憶装置を示す説明図である。
【図５】半導体記憶装置が備えるメモリブロックの説明図である。
【図６】従来の半導体記憶装置の回路構成を示す説明図である。
【図７】ビット不良率に対し、従来の半導体記憶装置を救済できる確率と冗長ロウの総数に対して不良を含むロウの総数の平均値とを示すグラフである。
【符号の説明】
【００５９】
２Ａ、２Ｂ  メモリブロック
４  冗長制御回路（冗長制御手段）
５  第１のテーブル（不良アドレス格納手段）
６  比較回路（アドレス比較手段）
７  第２のテーブル（冗長用アドレス格納手段）
８  ブロックアドレス選択回路
２０，２０’  ロウ
２１，２１’  冗長ロウ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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