(57)【要約】【課題】半導体層（多結晶シリコーン層）パターンに凹凸構造を形成してチャネル領域縁でのチャネル長さを増加させることによってＴＦＴの駆動特性を向上させることができる薄膜トランジスタ、平板表示装置及びその製造方法を提供する。【解決手段】薄膜トランジスタ、平板表示装置及びその製造方法に係り、チャネル領域３１０、５１０の半導体層パターン３００、５００の一部分に凹凸を形成してメインチャネル長さよりチャネル縁の長さを増加させて抵抗を増加させることによってチャネル縁に流れる電流の量を減少させて低電圧駆動で回路駆動の信頼性を向上させることができる技術である。【選択図】図３Ａ
2006287220.tif 000002
【特許請求の範囲】
【請求項１】
基板上部に具備される半導体層パターンと、
前記半導体層パターンの中心部に垂直に交差して具備されるゲート電極と、
前記半導体層パターンに接続されるソース電極及びドレイン電極を含み、
前記半導体層パターンと前記ゲート電極が重なって形成されるチャネル領域の縁部分のチャネル長さはチャネル領域のうち深部のチャネル長さとは異なることを特徴とする薄膜トランジスタ。
【請求項２】
前記チャネル領域の縁部分のチャネル長さが前記中心部のチャネルの長さよりは長いことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
基板上部に具備され、中心部の縁に凹凸構造が具備される半導体層パターンと、
前記半導体層パターンの中心部に垂直に交差して具備されるゲート電極と、
前記半導体層パターンに接続されるソース電極及びドレイン電極を含むことを特徴とする薄膜トランジスタ。
【請求項４】
前記凹凸構造は前記ゲート電極と交差する部分に具備されることを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項５】
前記凹凸構造は突部を有することを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項６】
前記凹凸構造はサイン（ｓｉｎ）波形であることを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項７】
前記凹凸構造は矩形であることを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項８】
前記薄膜トランジスタはＰＭＯＳ薄膜トランジスタまたはＮＭＯＳ薄膜トランジスタであることを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項９】
基板上部に具備される半導体層パターンと、前記半導体層パターンに垂直に交差するゲート電極と、前記半導体層パターンに接続されるソース／ドレイン電極で構成される薄膜トランジスタと、画素電極と、少なくとも発光層を含む有機膜及び対向電極を含み、
前記半導体層パターンとゲート電極が交差して形成されるチャネル領域が縁部分と中心部のチャネル長さが相異なる線幅を有することを特徴とする平板表示装置。
【請求項１０】
前記半導体層パターンの中心部縁部分に凹凸構造が具備されてチャネル領域のうち深部のチャネル長さよりチャネル領域縁部分のチャネル長さがさらに長いことを特徴とする請求項９に記載の平板表示装置。
【請求項１１】
前記薄膜トランジスタはＰＭＯＳ薄膜トランジスタまたはＮＭＯＳ薄膜トランジスタであることを特徴とする請求項９に記載の平板表示装置。
【請求項１２】
基板上部に半導体層を形成する工程と、
フォトエッチング工程で前記半導体層をエッチングして半導体層パターンを形成する際、前記半導体層パターンの中心部縁部分に凹凸を形成する工程と、
全体表面上部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上部に前記半導体層パターンに垂直に交差するゲート電極を形成する工程と、
前記ゲート電極両側半導体層パターンに不純物をイオン注入してソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域に接続されるソース／ドレイン電極を形成する工程と、
前記ソース／ドレイン電極のうちいずれか一つに接続される画素電極を形成する工程と、
前記画素電極上部に少なくとも発光層を含む有機膜を形成する工程と、
前記有機膜上部に対向電極を形成する工程とを含むことを特徴とする平板表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ及びその製造方法に係り、より具体的には電流量を効率的に制御することができる薄膜トランジスタ、平板表示装置及びその製造方法に関する。
【背景技術】
【０００２】
人間とコンピュータのインターフェースを担当するディスプレー装置のパーソナル化、スペース節約化の要求に相応して、いままでのディスプレー装置、特に比較的巨大な陰極線管（ＣＲＴ）に代わって液晶表示装置（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ；ＬＣＤ）、プラズマ表示パネル（ｐｌａｓｍａ  ｄｉｓｐｌａｙ  ｐａｎｅｌ；ＰＤＰ）、電界発光表示素子（ｌｉｇｈｔ  ｅｍｉｔｔｉｎｇ  ｄｉｓｐｌａｙ  ｄｅｖｉｃｅ；ＥＬ）等各種平面スクリーンや平板ディスプレー装置が開発されてきた。これら平板パネルディスプレーのうちＬＣＤの技術進展は画期的と言うことができ、最近では有機電界発光素子を利用した有機電界発光表示装置がＣＲＴやＬＣＤに代わる平板表示装置として注目されている。
【０００３】
このような平板ディスプレーはその駆動方法において大別してパッシブマトリックス（Ｐａｓｓｉｖｅ  Ｍａｔｒｉｘ）方式とアクティブマトリックス（Ａｃｔｉｖｅ  Ｍａｔｒｉｘ）方式に分けることができる。ＬＣＤやＰＤＰ等のような電圧駆動方式ではパッシブマトリックス方式を主に用い、ＦＥＤやＥＬ等のような電流駆動方式では大きい電流レベルを要求するパッシブマトリックス方式よりアクティブマトリックス方式が有利な方式と認識されている。
【０００４】
アクティブマトリックス方式を用いる場合、例えばＡＭＬＣＤまたはＡＭＯＬＥＤ（Ａｃｔｉｖｅ  Ｍａｔｒｉｘ  Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｓｐｌａｙ）の場合には薄膜トランジスタ（ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）がスイッチング素子で使われている。特に、ＡＭＯＬＥＤの場合には２種のＴＦＴがあり、２個のＴＦＴのうち一つはオン、オフの役割を担当するスイッチングＴＦＴであって、他の一つは回路を駆動する駆動ＴＦＴを言う。一般的に前記スイッチングＴＦＴとしてはＮＭＯＳ  ＴＦＴが使われて、前記駆動ＴＦＴとしてはＰＭＯＳ  ＴＦＴが使われる。
【０００５】
図１は一般的なＴＦＴを概略的に示した平面図であって、多結晶シリコーン層（半導体層）パターン１００の中心部にゲート電極２００が垂直に交差していて、前記ゲート電極２００の両側にソース領域１２０及びドレイン領域１３０が形成されている。また、前記多結晶シリコーン層パターン１００とゲート電極２００が交差した部分にチャネル領域１１０が位置する。
【０００６】
前記ＴＦＴの製造時基板上に多結晶シリコーン層パターンの形成のために乾式エッチング方法が使われている。乾式エッチング工程中多結晶シリコーン層パターンの縁部分はプラズマダメージ（ｐｌａｓｍａ  ｄａｍａｇｅ）に露出され、後続するゲート絶縁膜蒸着時に前記多結晶シリコーン層パターンの平らな（ｆｌａｔ）上部面に比べてそのエッチング面は傾斜されているためゲート絶縁膜との結合状態が不安定で脆弱である。チャネル縁部分は乾式エッチング工程時プラズマダメージによってチャネル縁部分とメインチャネル領域間に相異なるフラットバンド電圧を有するようになってＴＦＴ特性を歪曲させる。
【０００７】
図２は従来技術によるＴＦＴの電流−電圧特性を示したグラフである。図２の‘Ｘ’曲線は理想的なＴＦＴの電流−電圧特性を示しているが、‘Ｙ’曲線は低電圧駆動時低いゲート電圧Ｖｇでチャネルが反転してドレイン電流Ｉｄが流れてしまうハンプ（ｈｕｍｐ）現象が発生したことを示している。前記のようなハンプ現象は電界集中により予想より速くＴＦＴを一部ターンオンさせるによって前記ＴＦＴが適用された表示装置の誤作動を誘発して画質を低下させる等の問題点がある。なお、図１には、前記ソース領域１２０とドレイン領域１３０を結ぶ方向のチャンネル長Ｌｃ及びこれと交差する方向のチャンネル幅Ｗｃが示され、前記チャンネル長Ｌｃは前記チャンネル幅Ｗｃ全体に亘って一様な長さとされている。
【特許文献１】公開特許公報  ＫＲ  ２００１−７６６５８
【特許文献２】公開特許公報  ＫＲ  ２００２−２６５１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は前記従来技術の問題点を解決するためのものであって、半導体層パターンに凹凸構造を形成してチャネル領域縁部でのチャネル長さを増加させることによってＴＦＴの駆動特性を向上させることができる薄膜トランジスタ、平板表示装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
前記したような目的を達成するために、本発明による薄膜トランジスタは、基板上部に具備される半導体層パターンと、前記半導体層パターンの中心部に垂直（直角）に交差して具備されるゲート電極と、前記半導体層パターンに接続されるソース電極及びドレイン電極を含み、前記半導体層パターンと前記ゲート電極が重なって形成されるチャネル領域の縁部分のチャネル長さはチャネル領域のうち深部のメインチャネル長さとは異なることを第１の特徴とする。
【００１０】
また、前記したような目的を達成するために、本発明による薄膜トランジスタは、基板上部に具備され、中心部の縁に凹凸構造が具備される半導体層パターンと、前記半導体層パターンの中心部に垂直（直角）に交差して具備されるゲート電極と、前記半導体層パターンに接続されるソース電極及びドレイン電極を含むことを第２の特徴とする。
【００１１】
そして、前記したような目的を達成するために、本発明による平板表示装置は、基板上部に具備される半導体層パターンと、前記半導体層パターンに垂直（直角）に交差するゲート電極と、前記半導体層パターンに接続されるソース／ドレイン電極で構成される薄膜トランジスタと、画素電極と、少なくとも発光層を含む有機膜及び対向電極を含み、前記半導体層パターンとゲート電極が交差して形成されるチャネル領域が縁部分と中心部のチャネル長さが相異なる線幅を有することを特徴とする。
【００１２】
更に、前記したような目的を達成するために、本発明による平板表示装置の製造方法は、基板上部に半導体層を形成する工程と、フォトエッチング工程で前記半導体層をエッチングして半導体層パターンを形成する際、前記半導体層パターンの中心部縁部分に凹凸を形成する工程と、全体表面上部にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上部に前記半導体層パターンに垂直（直角）に交差するゲート電極を形成する工程と、前記ゲート電極両側半導体層パターンに不純物をイオン注入してソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域に接続されるソース／ドレイン電極を形成する工程と、前記ソース／ドレイン電極のうちいずれか一つに接続される画素電極を形成する工程と、前記画素電極上部に少なくとも発光層を含む有機膜を形成する工程と、前記有機膜上部に対向電極を形成する工程を含むことを特徴とする。
【発明の効果】
【００１３】
前記したような本発明の実施形態によれば、半導体層パターンのチャネル領域縁部分に凹凸を形成してチャネル領域のうち深部のメインチャネル長さよりチャネル領域縁部でのチャネル長さを増加させて電流を効率的に制御することによって駆動素子の特性が低下することを防止することができて、それによって平板表示素子の動作特性を向上させることができる利点がある。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係る実施形態について図３Ａないし図３Ｃ及び図４を参照して説明する。図３Ａないし図３Ｃは本発明の実施形態によるＴＦＴを概略的に示した平面図であって、半導体層パターンを構成する多結晶シリコーン層パターンに凹凸構造を形成した場合を図示する。
【００１５】
まず、図３Ａを参照するとＴＦＴはソース／ドレイン領域３２０、３３０を具備する多結晶シリコーン層パターン（半導体層パターン）３００と、前記多結晶シリコーン層パターン３００の中心部に垂直（直角）に交差されたゲート電極４１０で構成されて、前記ゲート電極４１０が交差した部分に重なって形成されるチャネル領域３１０が具備される。図示していないが、前記ＴＦＴは前記ソース／ドレイン領域３２０、３３０に接続されるソース電極及びドレイン電極をさらに含む。この時、前記ＴＦＴはＰＭＯＳ  ＴＦＴまたはＮＭＯＳ  ＴＦＴで構成され得、選択的に採用できる。
【００１６】
また、ソース／ドレイン領域にそれぞれ接する前記チャネル領域３１０の両端の凹凸構造は、前記チャネル領域３１０のうち深部に各々１つの矩形凹部を形成することによって得られている。従って、ソース／ドレイン方向と交差する方向でみると、前記チャネル領域３１０深部のチャンネル長Ｌｃ２の部分の上下両側に、前記チャネル領域３１０の縁部分のチャンネル長Ｌｃ１の部分が形成され、Ｌｃ１＞Ｌｃ２の関係が構成されている。
【００１７】
図３Ｂを参照すると、ＴＦＴを構成する多結晶シリコーン層パターン（半導体層パターン）３００の中心部に位置している凹凸構造、即ちソース／ドレイン領域３２０、３３０にそれぞれ接する前記チャンネル領域３１０の両端の凹凸構造は、それぞれ複数の矩形凹部を有する矩形波形状態に形成されている。
【００１８】
従って、ソース／ドレイン方向と交差する方向でみると、前記チャンネル領域３１０の深部には、複数（例えば２つ）の短いチャンネル長Ｌｃ２の部分が設けられ、前記チャネル領域３１０の縁部分には、それぞれＬｃ２よりも長いチャンネル長Ｌｃ１の部分が設けられている。
【００１９】
次に、図３Ｃを参照すると、前記チャンネル領域５１０における多結晶シリコーン層パターン（半導体層パターン）５００の縁部分に凹凸が形成されてメインチャンネル領域のチャンネル長さＬｃ２より縁部分のチャンネル長さＬｃ１がさらに長く形成される。前記メインチャンネル領域のチャンネル長さＬｃ２と縁部分のチャネル長さＬｃ１は直線距離上に等しいが実質的には縁部分のチャネル長さＬｃ１がさらに長く形成されることがわかる。
【００２０】
前記多結晶シリコーン層パターン５００に形成された凹凸はソース／ドレイン領域５２０、５３０の縁部分の位置から幅方向の外方に向かう突部を有するように形成される。また、ゲート電極６００は、前記多結晶シリコーン層パターン５００の中心部に垂直に交差して備えられ、前記ゲート電極に対向する前記チャンネル領域５１０及び前記縁部分の凹凸は、前記ゲート電極に重なる関係をもって、前記パターン５００の中心部に位置する。
【００２１】
前記多結晶シリコーン層パターン５００に形成された凹凸構造は前記のような形態以外にもある形態でも形成されることができる。そして、いずれの実施形態においても、前記凹凸構造は、矩形に限らずサイン（ｓｉｎ）波形態とすることもできる。なお、、前記半導体層パターンの材料としては、前記いずれの実施形態においても、多結晶シリコーンの代わりに多結晶シリコンを用いてもよい。
【００２２】
一方、前記のような構造を有するＴＦＴを平板表示装置、例えば有機電界発光表示装置に適用することによってチャネル領域縁部分での電流を制御して図４のように理想的な電流−電圧特性を得ることができて、それによって平板表示装置の画質を改善することができる。
【００２３】
以下、本発明による平板表示装置の製造方法に対して説明する。ここでは有機電界発光表示素子に限って説明する。
【００２４】
まず、基板の全面にシリコーン酸化物をプラズマ−強化化学気相蒸着（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ、ＰＥＣＶＤ）方法で所定厚さの緩衝膜を形成する。この時、前記緩衝膜は後続工程で形成される非晶質シリコーン層の結晶化工程時前記基板内に不純物が拡散されることを防止する。
【００２５】
次に、前記緩衝膜上部に半導体層を所定厚さ蒸着する。続いて、前記半導体層は非晶質シリコーン層としてＥＬＡ（Ｅｘｃｉｍｅｒ  Ｌａｓｅｒ  Ａｎｎｅａｌｉｎｇ）、ＳＬＳ（Ｓｅｑｕｅｎｔｉａｌ  Ｌａｔｅｒａｌ  Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ）、ＭＩＣ（Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）またはＭＩＬＣ（Ｍｅｔａｌ  Ｉｎｄｕｃｅｄ  Ｌａｔｅｒａｌ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法を用いて結晶化して多結晶シリコーン層を形成する。
【００２６】
その次に、前記多結晶シリコーン層をフォトエッチング工程でパターニングして多結晶シリコーン層パターンを形成する。前記多結晶シリコーン層をエッチングすることはエッチング均一度が優れて、エッチング線幅損失が少ない乾式エッチングを用いて遂行することが望ましい。
【００２７】
一方、本発明の他の実施形態によると前記多結晶シリコーン層のフォトエッチング工程時チャネル領域に予定される部分に凹凸構造が形成されるようにエッチングマスクをパターニングした後エッチングすることによって多結晶シリコーン層パターンの縁部分の長さを増加させることができる。
【００２８】
次に、全体表面上部にゲート絶縁膜を形成する。この時、前記ゲート絶縁膜はシリコーン酸化膜（ＳｉＯ２）、シリコーン窒化膜（ＳｉＮｘ）またはその積層構造を用いて形成することができる。
【００２９】
その次に、前記ゲート絶縁膜上部にゲート電極用導電層を形成する。
【００３０】
次に、フォトエッチング工程で前記ゲート電極用導電層をエッチングしてゲート電極を形成する。
【００３１】
その次に、前記ゲート電極の両側多結晶シリコーン層パターンに不純物をイオン注入してソース／ドレイン領域を形成する。
【００３２】
全体表面上部に所定厚さの層間絶縁膜を形成する。ここで、前記層間絶縁膜はシリコーン酸化膜、シリコーン窒化膜またはその積層構造で形成される。
【００３３】
その次に、フォトエッチング工程で前記層間絶縁膜及びゲート絶縁膜をエッチングして前記ソース／ドレイン領域及びゲート電極を露出させるコンタクトホールを形成する。
【００３４】
その後、前記コンタクトホールを介してゲート電極及びソース／ドレイン領域に接続されるソース／ドレイン電極を形成する。
【００３５】
次に、前記ソース／ドレイン電極のうちいずれか一つ、例えばドレイン電極に接続される画素電極を形成する。
【００３６】
その次に、前記画素電極に発光領域を定義した後少なくとも発光層を含む有機膜及び対向電極を形成して、封止基板で封止して平板表示装置のパネルを完成する。
【図面の簡単な説明】
【００３７】
【図１】一般的なＴＦＴを概略的に示した平面図である。
【図２】従来技術によるＴＦＴの電流−電圧特性を示したグラフである。
【図３Ａ】本発明の実施形態によるＴＦＴを概略的に示した平面図である。
【図３Ｂ】本発明の実施形態によるＴＦＴを概略的に示した平面図である。
【図３Ｃ】本発明の実施形態によるＴＦＴを概略的に示した平面図である。
【図４】本発明の実施形態によるＴＦＴの電流−電圧特性を示したグラフである。
【符号の説明】
【００３８】
３００、５００    半導体層パターン（多結晶シリコーン層パターン）
３１０、５１０    チャンネル領域
３２０、５２０    ソース領域
３３０、５３０    ドレイン領域
４００、６００    ゲート電極
【図１】
2006287220.tif 000003
【図２】
2006287220.tif 000004
【図３Ａ】
2006287220.tif 000005
【図３Ｂ】
2006287220.tif 000006
【図３Ｃ】
2006287220.tif 000007
【図４】
2006287220.tif 000008