(57)【要約】    【課題】      ＳＯＩ構造の半導体集積回路において、半導体素子の基板電位を設定する電源配線の数を削減して、消費電力の低減を図ること。    【解決手段】  ＳＯＩ構造の半導体集積回路であって、第一回路ブロック５１は、クリティカル・パスを含まず、第二回路ブロック６１は、クリティカル・パスを含み、第一電源配線２８は、第一電源を供給し、第二電源配線２９は、第一電源に比べて高電圧の第二電源を供給し、配線部７１（Ｐチャネル第一基板電源配線、及びＰチャネル第一電源配線）は、第一回路ブロック５１のＰチャネル素子の基板電源並びにソース電源として、第一電源を供給し、配線部９１（Ｐチャネル第二基板電源配線）は、第二回路ブロック６１のＰチャネル素子の基板電源として、第一電源を供給し、配線部８１（Ｐチャネル第二電源配線）は、第二回路ブロック６１のＰチャネル素子のソース電源として、第二電源を供給する。  【選択図】      図１
2006253589.tif 000002
【特許請求の範囲】
【請求項１】
Ｐチャネル素子とＮチャネル素子から構成される複数の回路ブロックを備えるＳＯＩ（Silicon On Insulator）構造の半導体集積回路であって、
クリティカル・パスを含まない第一回路ブロックと、
クリティカル・パスを含む第二回路ブロックと、
第一電源を供給する第一電源配線と、
前記第一電源に比べて高電圧の第二電源を供給する第二電源配線と、
前記第一回路ブロックのＰチャネル素子の基板電源として、前記第一電源配線から前記第一電源を供給するＰチャネル第一基板電源配線と、
前記第一回路ブロックのＰチャネル素子のソース電源として、前記第一電源配線から前記第一電源を供給するＰチャネル第一電源配線と、
前記第二回路ブロックのＰチャネル素子の基板電源として、前記第一電源配線から前記第一電源を供給するＰチャネル第二基板電源配線と、
前記第二回路ブロックのＰチャネル素子のソース電源として、前記第二電源配線から前記第二電源を供給するＰチャネル第二電源配線と、
を備えることを特徴とする半導体集積回路。
【請求項２】
クリティカル・パスを含む第三回路ブロックと、
前記第二電源に比べて高電圧の第三電源を供給する第三電源配線と、
前記第三回路ブロックのＰチャネル素子の基板電源として、前記第一電源配線から前記第一電源を供給するＰチャネル第三基板電源配線と、
前記第三回路ブロックのＰチャネル素子のソース電源として、前記第三電源配線から前記第三電源を供給するＰチャネル第三電源配線と、
を更に備えることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
待機時には、第一回路ブロック以外の回路ブロックのＰチャネル素子のソース電源を供給している電源配線の電源電圧をグランド電位に設定することを特徴とする請求項２記載の半導体集積回路。
【請求項４】
基準電源を供給する基準電源配線と、
前記基準電源より高電圧の基板電源を供給する基板電源配線と、
前記第一回路ブロックのＮチャネル素子の基板電源として、前記基準電源配線から前記基準電源を供給するＮチャネル第一基板電源配線と、
前記第一回路ブロックのＮチャネル素子のソース電源として、前記基準電源配線から前記基準電源を供給するＮチャネル第一基準電源配線と、
前記第二回路ブロックのＮチャネル素子の基板電源として、前記基板電源配線から前記基板電源を供給するＮチャネル第二基板電源配線と、
前記第二回路ブロックのＮチャネル素子のソース電源として、前記基準電源配線から前記基準電源を供給するＮチャネル第二基準電源配線と、
を備えることを特徴とする請求項１から請求項３のいずれかに記載の半導体集積回路。
【請求項５】
前記第三回路ブロックのＮチャネル素子の基板電源として、前記第一電源配線から前記第一電源を供給するＮチャネル第三基板電源配線と、
前記第三回路ブロックのＮチャネル素子のソース電源として、前記基準電源配線から前記基準電源を供給するＮチャネル第三基準電源配線と、
を更に備えることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
待機時には第一回路ブロック以外のＰチャネル基板電源の電源電圧とＰチャネルソース電源の電源電圧とを等しくすると共に第一回路ブロック以外のＮチャネル基板電源の電源電圧とＮチャネルソース電源の電源電圧とを等しくすることを特徴とする請求項５記載の半導体集積回路。
【請求項７】
前記第一回路ブロックと前記第二回路ブロックまたは前記第三回路ブロックとの間に、レベル・シフタを備えることを特徴とする請求項１から請求項６のいずれかに記載の半導体集積回路。
【請求項８】
前記第一回路ブロック、前記第二回路ブロック及び前記第三回路ブロックはそれぞれ組み合わせ回路を備え、前記第一回路ブロックの組み合わせ回路の電源電圧は、他の回路ブロックの組み合わせ回路の電源電圧に比べて低いことを特徴とする請求項７記載の半導体集積回路。
【請求項９】
前記第一回路ブロックの組み合わせ回路の閾値電圧は、他の回路ブロックの組み合わせ回路の閾値電圧と比べて高いことを特徴とする請求項８記載の半導体集積回路。
【請求項１０】
前記第二回路ブロックに供給されるシステムクロックを停止し、前記第二回路ブロックに供給されている前記第二電源配線の電源電圧を遮断してグランド電位に設定することにより、前記第二回路ブロックを待機状態にすることを特徴とする請求項１記載の半導体集積回路。
【請求項１１】
待機状態において前記第二回路ブロックに供給されている前記第二電源配線の電源電圧をグランド電位から動作時の第二電源の電圧値に変更し、前記第二回路ブロックに供給される前記システムクロックを再度印加することにより、前記第二回路ブロックを待機状態から復帰させることを特徴とする請求項１０記載の半導体集積回路。
【請求項１２】
前記半導体集積回路は、部分空乏型のＳＯＩ構造であることを特徴とする請求項１から請求項１１のいずれかに記載の半導体集積回路。
【請求項１３】
Ｐチャネル素子とＮチャネル素子から構成される複数の回路ブロックを備えるＳＯＩ（Silicon On Insulator）構造の半導体集積回路であって、
前記Ｐチャネル素子の基板電源及びソース電源、並びに、Ｎチャネル素子の基板電源及びソース電源へ、複数の電源電圧を供給する複数の電源配線と、
クリティカル・パスを含まない第一回路ブロックと、
クリティカル・パスを含む第二回路ブロックと、
を備え、
前記第一回路ブロックのＰチャネル素子の基板電源と、前記第二回路ブロックのＰチャネルの基板電源とは、異なる電源電圧を供給する電源配線から供給されることを特徴とする半導体集積回路。
【請求項１４】
前記第一回路ブロックのＮチャネル素子のソース電源と、前記第二回路ブロックのＮチャネルのソース電源とは、異なる電源電圧を供給する電源配線から供給されることを特徴とする請求項１３記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、特に、システムＬＳＩ（Large Scale Integration）の低消費電力化に関する。
【背景技術】
【０００２】
従来、ＬＳＩを低消費電力化する設計手法としてデュアル閾値電圧／電源電圧（以下、「デュアルＶｔ／Ｖｄｄ」と記す）と呼ばれる技術がある。この技術は、次のように設計する。
【０００３】
クリティカル・パスを形成する半導体素子では、閾値電圧（Ｖｔ）を下げ、電源電圧（Ｖｄｄ）を上げる。一方、クリティカル・パスを形成しない半導体素子では、閾値電圧（Ｖｔ）を上げ、電源電圧（Ｖｄｄ）を下げる。
【０００４】
上記の設計技法により、ＬＳＩの動作時の消費電力、および、サブスレッショルドリーク電流やシステムＬＳＩの待機時のサブスレッショルドリーク電流を共に削減している。例えば、特許文献１の請求項２に上記内容を実現する具体例が記載されている。また、非特許文献１に記載の技術を実際のＬＳＩに適用して６０〜６５％の消費電力削減に効果があった記述がされている。
【特許文献１】特許第３４９８６４１号公報
【非特許文献１】Ｄａｖｉｄ  Ｋｕｎｇ，ｅｔ  ａｌ．著”Ｐｕｓｈｉｎｇ  ＡＳＩＣ  Ｐｅｒｆｏｒｍａｎｃｅ  ｉｎ  ａ  Ｐｏｗｅｒ  Ｅｎｖｅｌｏｐｅ”，ＤＡＣ  ２００３  ，Ｊｕｎｅ  ２，２００３
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＬＳＩでは、複数のＬＳＩに分割されていた機能が一つのシステムＬＳＩに搭載されるようになると対応できないという問題がある。例えば、プロセス技術が９０ｎｍ〜６５ｎｍになるとシステムＬＳＩの一つのチップに数億のトランジスタ（Ｔｒ）を集積することが可能となる。
【０００６】
例えば、従来は、音声処理機能、写真画像処理機能、例えばＪＰＥＧ（Joint Photographic Experts Group）処理、映像処理機能、例えばＭＰＥＧ（Moving Picture Experts Group）２処理が別々なチップで実現されていたが、これらを一つのシステムＬＳＩで実現できるようになってきている。
【０００７】
さらに、ＳＯＩ（Silicon On Insulator）構造を有する半導体集積回路が開発され市場拡大が予想される。現在、デュアルＶｔ／Ｖｄｄ技術は、通常のシリコン基板を用いた半導体集積回路において有効な技術であるが、ＳＯＩ構造を有する半導体集積回路においても、更にその価値を発揮する技術である。
【０００８】
しかし、デュアルＶｔ／Ｖｄｄ技術を、ＳＯＩ構造を有する半導体集積回路に活用とする場合、通常のシリコン基板を用いた半導体集積回路にはないＳＯＩ構造の半導体集積回路に特有の課題がある。
【０００９】
例えば、ＳＯＩ構造の半導体集積回路においては、Ｐチャネル半導体素子、Ｎチャネル半導体素子ごとに基板電位が設定できることである。この点は今後さまざまな利点につながるが、反面、如何に電源配線数を削減してＰチャネル半導体素子、Ｎチャネル半導体素子の基板電位を設定するかが新たな課題として浮上する。
【００１０】
本発明は、かかる点に鑑みてなされたものであり、半導体集積回路、特に、ＳＯＩ構造の半導体集積回路において、半導体素子の基板電位を設定する電源配線の数を削減し、消費電力の低減を図ることを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体集積回路は、Ｐチャネル素子とＮチャネル素子から構成される複数の回路ブロックを備えるＳＯＩ（Silicon On Insulator）構造の半導体集積回路であって、クリティカル・パスを含まない第一回路ブロックと、クリティカル・パスを含む第二回路ブロックと、第一電源を供給する第一電源配線と、前記第一電源に比べて高電圧の第二電源を供給する第二電源配線と、前記第一回路ブロックのＰチャネル素子の基板電源として、前記第一電源配線から前記第一電源を供給するＰチャネル第一基板電源配線と、前記第一回路ブロックのＰチャネル素子のソース電源として、前記第一電源配線から前記第一電源を供給するＰチャネル第一電源配線と、前記第二回路ブロックのＰチャネル素子の基板電源として、前記第一電源配線から前記第一電源を供給するＰチャネル第二基板電源配線と、前記第二回路ブロックのＰチャネル素子のソース電源として、前記第二電源配線から前記第二電源を供給するＰチャネル第二電源配線と、を備える構成を採る。
【００１２】
また、本発明の半導体集積回路は、基準電源を供給する基準電源配線と、前記基準電源より高電圧の基板電源を供給する基板電源配線と、前記第一回路ブロックのＮチャネル素子の基板電源として、前記基準電源配線から前記基準電源を供給するＮチャネル第一基板電源配線と、前記第一回路ブロックのＮチャネル素子のソース電源として、前記基準電源配線から前記基準電源を供給するＮチャネル第一基準電源配線と、前記第二回路ブロックのＮチャネル素子の基板電源として、前記基板電源配線から前記基板電源を供給するＮチャネル第二基板電源配線と、前記第二回路ブロックのＮチャネル素子のソース電源として、前記基準電源配線から前記基準電源を供給するＮチャネル第二基準電源配線と、を備える構成を採る。
【発明の効果】
【００１３】
本発明の好適な実施の形態によれば、半導体集積回路、特に、ＳＯＩ構造の半導体集積回路において、半導体素子の基板電位を設定する電源配線の数を削減し、消費電力の低減を図ることをすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１５】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体集積回路における電源配線とベーシックセル列との配置の一例を示す図である。図１に示す半導体集積回路（一部分を図示）は、ベーシックセル列４０に平行して、主電源線２０から分岐する複数の電源配線２６〜３０が配置され、複数の電源配線２６〜３０それぞれがベーシックセル列４０に含まれる複数の回路ブロックのうち、クリティカル・パスを含む回路ブロックとクリティカル・パスを含まない回路ブロックとに接続される様子を示した図である。クリティカル・パスは、システムＬＳＩを動作させるクロック周波数を決めたときに、そのクロック周波数から決まる許容時間内に処理が終了しないパスを指す。
【００１６】
図１において、主電源線２０は、基準主電源線２１、基板電源線２２、第一主電源線２３、第二主電源線２４、第三主電源線２５とから構成される例を示す。基準主電源線２１は、基準電源電圧値の基準電源（ＶＳＳ、グランドＶＳＳ）を回路ブロックへ供給する。基板電源線２２は、基板電源（ＶＭ）を回路ブロックへ供給する。第一主電源線２３は、基準電源に比べ高電圧（第一電源電圧値）の第一電源（ＶＤＤＬ）を回路ブロックへ供給する。第二主電源線２４は、前記第一主電源線に比べ高電圧（第二電源電圧値）の第二電源（ＶＤＤＨ１）を回路ブロックへ供給する。第三主電源線２５は、前記第二主電源線に比べ高電圧（第三電源電圧値）の第三電源（ＶＤＤＨ２）を回路ブロックへ供給する。ＶＤＤＨｎは、ｎを２以上の複数の電源電圧値にすることが可能であるが、図１では、ｎ＝２である場合について説明する。
【００１７】
主電源線２０を構成する基準主電源線２１、基板電源線２２、第一主電源線２３、第二主電源線２４、第三主電源線２５それぞれは、前記配線配置領域において、主電源線２０から分岐する基準電源配線２６、基板電源配線２７、第一電源配線２８、第二電源配線２９、第三電源配線３０が第二方向（横方向）へ延在する。基板電源配線２７、第一電源配線２８、第二電源配線２９、第三電源配線３０は、それぞれ基板電源線２２、第一主電源線２３、第二主電源線２４、第三主電源線２５と接続する。
【００１８】
ベーシックセル列４０は、主電源線２０に対して第一方向（縦方向）に複数配列されるベーシックセルからなり、図１では、ベーシックセル４１、４２、４３から構成される例を示す。ベーシックセル４１〜４３それぞれは、複数の回路ブロックが配置され、クリティカル・パスを含まない第一回路ブロック５１〜５６、クリティカル・パスを含む第二回路ブロック６１〜６３を有する。第一方向において隣接するベーシックセル列間には、配線配置領域（図示せず）が形成される。例えば、ベーシックセル４１とベーシックセル４２との間の領域であり、ベーシックセル４１、４２に平行する領域である。
【００１９】
第一回路ブロック５１〜５６は、クリティカル・パスとならない第一半導体素子または第一論理回路（例えば、ＡＮＤ、ＮＡＮＤ等のいわゆる論理回路）が含まれる。一方、第二回路ブロック６１〜６３は、クリティカル・パスとなる第二半導体素子または第二論理回路が含まれる。また、第二回路ブロック６１〜６３は、さらに、前記第一半導体素子または前記第一論理回路も備えることもある。第二半導体素子または第二論理回路の閾値電圧値は、第一半導体素子または第一論理回路の閾値電圧値に比べ低い。
【００２０】
また、配線部７１〜７６は、第一電源配線２８からベーシックセル４１〜４３の第一回路ブロック５１〜５６へ電源を供給する配線である。配線部８１〜８３は、第二電源配線２９または第三電源配線３０からベーシックセル４１〜４３の第二回路ブロック６１〜６３へ電源を供給する配線である。
【００２１】
例えば、ベーシックセル４１の場合、クリティカル・パスを含まない第一回路ブロック５１、５２は配線部７１と７２によって、第一電源配線２８と接続され、クリティカル・パスを含む第二回路ブロック６１は、配線部８１によって、第二電源配線２９と接続される。また、基準電源配線２６は、すべての回路ブロックと接続される。他のベーシックセル４２〜４３についても同様である。このようにして、第一回路ブロック５１、５２は、第一電源配線２８から第一電源（例えば、ＶＤＤＬ）が供給され、第二回路ブロック６１は、第二電源配線２９から第二電源（例えばＶＤＤＨ１）が供給される。
【００２２】
以上が、ベーシックセル４１〜４３のクリティカル・パスを含まない第一回路ブロック５１〜５６と、クリティカル・パスを含む第二回路ブロック６１〜６３の電源供給についての説明である。さらに、それぞれの回路ブロックに半導体素子または論理回路（例えば、ＡＮＤ、ＮＡＮＤ等のいわゆる論理回路）の基板電位を如何に供給するかについて図１を用いて説明する。特に、第一回路ブロック５１〜５６と第二回路ブロック６１〜６３がＳＯＩ構造のＣＭＯＳ素子であり、特に、部分空乏型ＳＯＩ構造を有する場合について、まず、図１を用いて全体の配置を説明し、詳細は、図５、図６を用いて後述する。
【００２３】
図１において、配線部９１、９３は、クリティカル・パスを含む第二回路ブロック６１、６３のＰチャネル素子に第二基板電源（ここでは、第一電源配線２８から供給される第一電源）を供給し、配線部９２はクリティカル・パスを含む第二回路ブロック６２のＰチャネル素子に第三基板電源（ここでは第二電源配線２９から供給される第二電源）を供給している。
【００２４】
また、配線部９５、９７はクリティカル・パスを含む第二回路ブロック６１、６３のＮチャネル素子に第二基板電源（ここでは基板電源配線２７から供給される基板電源）を供給し、配線部９６はクリティカル・パスを含む第二回路ブロック６２のＮチャネル素子に第三基板電源（ここでは第一電源配線２８から供給される第一電源）を供給している。
【００２５】
次に、本発明の半導体集積回路を大規模集積回路へ適用した例を説明する。図２は、本実施の形態に係る半導体集積回路を用いた大規模集積回路の構成の一例を示す図である。大規模集積回路の一例としてシステムＬＳＩを想定して説明する。本実施の形態に係る半導体集積回路は、説明を簡単にするため、機能ブロックとして音声処理機能、写真画像処理機能（例えばＪＰＥＧ処理）、映像処理機能（例えばＭＰＥＧ２処理）などのロジック信号処理ブロック機能ブロックを搭載されているようなブロック図を用いて説明する。しかしながら、メモリ機能ブロックやアナログ機能ブロックを半導体集積回路チップ内に搭載する場合もほぼ同様な考え方が適応されることは言うまでもない。
【００２６】
図２に示すシステムＬＳＩ１は、複数の機能ブロック（機能ブロックＡ１１、機能ブロックＢ１２、機能ブロックＣ１３、機能ブロックＤ１４、機能ブロックＥ１５）、および、電源電圧発生回路１６とから構成される。電源電圧発生回路１６は、複数の電源電圧値を有する複数の電源を有し、複数の機能ブロックへ電源を供給する。前記複数の電源は、複数の機能ブロックそれぞれの処理能力に適した電源電圧値を有し、それぞれ適した機能ブロックへ供給される。複数の機能ブロックそれぞれは、一つもしくは複数の回路ブロックを有する。
【００２７】
電源電圧発生回路１６は、システムＬＳＩ１の外部から１つ以上の電源電圧値（図２では示していない）を供給されていることを前提とする。これらの供給された１つ以上の電源電圧値（図示していない）を基にして、システムＬＳＩ１に必要な複数の電源電圧値を有する電源を発生させている。図２では、電源電圧発生回路１６は、電源として、基準電源（ＶＳＳ、グランドＶＳＳともいう）、基板電源ＶＭ、基準電源と比べて高電圧の第一電源（ＶＤＤＬ）、第一電源と比べて高電圧の第二電源（図２では、５つの電源電圧値の第二電源（ＶＤＤＨｎ、ｎ＝１〜５）、本実施の形態ではＶＤＤＨの電源電圧値の数（ｎ＝５））として説明する。
【００２８】
電源電圧発生回路１６は各機能ブロックへ次のように電源を供給する。機能ブロックＡ１１は、電源ＶＤＤＬ、電源ＶＤＤＨ１、電源ＶＤＤＨ２および基板電源ＶＭ、基準電源ＶＳＳが供給される。電源ＶＤＤＨ１、電源ＶＤＤＨ２の電源電圧値は、電源ＶＤＤＬの電源電圧値より高く設定されている。機能ブロックＢ１２は、電源ＶＤＤＬ、電源ＶＤＤＨ１および基板電源ＶＭ、基準電源ＶＳＳが供給される。電源ＶＤＤＨ１の電源電圧値は、電源ＶＤＤＬの電源電圧値より高く設定されている。機能ブロックＣ１３は、電源ＶＤＤＬ、電源ＶＤＤＨ２および基板電源ＶＭ、基準電源ＶＳＳが供給される。電源ＶＤＤＨ２の電源電圧値は、電源ＶＤＤＬの電源電圧値より高く設定されている。機能ブロックＤ１４は、電源ＶＤＤＬ、電源ＶＤＤＨ３、電源ＶＤＤＨ４、電源ＶＤＤＨ５および基板電源ＶＭ、基準電源ＶＳＳが供給される。電源ＶＤＤＨ３、電源ＶＤＤＨ４、電源ＶＤＤＨ５の電源電圧値は、電源ＶＤＤＬの電源電圧値より高く設定されている。機能ブロックＥ１５は、電源ＶＤＤＬ、電源ＶＤＤＨ４および基板電源ＶＭ、基準電源ＶＳＳが供給される。電源ＶＤＤＨ４の電源電圧値は、電源ＶＤＤＬの電源電圧値より高く設定されている。
【００２９】
このように、一つのシステムＬＳＩ１内で、異なる電源電圧値の電源を各機能ブロックへ供給し、各機能ブロック内では、供給された電源を図１に示す電源配線を用いて、回路ブロックの処理能力に応じた電源を供給する。したがって、各機能ブロックによって処理能力が異なる場合でも、適切な電源電圧値を有する電源を供給することが可能となる。
【００３０】
次に、ベーシックセルの構成と電源配線、基板配線との接続例を説明する。図３は、本実施の形態に係る半導体集積回路が有するベーシックセル内の構成と電源配線の配置の一例を示す図である。図３において、図１と同じ符号は、同じ名称、同様の機能を有するため説明を省略する。図３では、クリティカル・パスを含む組み合わせ回路１０３が、第二電源配線２９に接続される様子を示す。
【００３１】
ベーシックセル４１は、フリップ・フロップ（Ｆ／Ｆ）１０１、１０５、レベル・シフタ１０２、１０４、組み合わせ回路１０３を備える。レベル・シフタ１０２、１０４は、異なる電源間の信号レベルを整合する。レベル・シフタ１０２、１０４の一部分と組み合わせ回路１０３とがクリティカル・パスになり、図１で示した回路ブロック６１を構成している。配線部７１は、第一電源配線２８と、フリップ・フロップ１０１の電源およびレベル・シフタ１０２の電源の一部を繋ぐ配線である。配線部７２は、第一電源配線２８と、フリップ・フロップ１０５の電源およびレベル・シフタ１０４の電源の一部を繋ぐ配線である。また、配線部８１は、第二電源配線２９と、レベル・シフタ１０２、１０４の電源の一部および組み合わせ回路１０３の電源を繋ぐ配線である。
【００３２】
配線部９１は組み合わせ回路１０３のＰチャネル素子の基板電源として、Ｐチャネル第二基板電源（ここでは第一電源）を供給している。また、配線部９５は組み合わせ回路１０３のＮチャネル素子の基板電源として、Ｎチャネル第二基板電源（ここでは基板電源）を供給している。ベーシックセル４２については、ベーシックセル４１と同様であるので説明は省略する。
【００３３】
図４は、図３に示す構成において、クリティカル・パスを有する回路ブロックの一例を示す回路図である。図４は、図３に示した構成と対応しており、第一電源配線１１１、１１３、第二電源配線１１２、基準電源配線１１４、フリップ・フロップ１２５、１２９、レベル・シフタ１２６、１２８、組み合わせ回路１２７から構成される。点線で囲った領域１２０は、構成する半導体素子の閾値電圧が、クリティカル・パスを形成しない半導体素子（回路ブロック）の閾値電圧より低い領域を示す。信号の流れは矢印（→）で示している。
【００３４】
図５は、図３の配線部９１とＰチャネル半導体素子と電源配線との接続関係を部分空乏型ＳＯＩ構造の断面図を用いて表す図である。また、図６は、図３の配線部９５とＮチャネル半導体素子と電源配線との接続関係を部分空乏型ＳＯＩ構造の断面図を用いて表す図である。
【００３５】
図５、図６において、図１と同じ符号のものは、同じ名称、同様の機能を有するため説明を省略する。また、１３１はシリコン支持基板、１３２は埋め込み酸化膜、１３３は完全トレンチ分離、１３４は部分トレンチ分離を表している。図５に示すＰチャネル素子並びに図６に示すＮチャネル素子は、左から第一回路ブロック５１、第二回路ブロック６１、６２と対応する。図５、図６では、図面に示す便宜上、第二回路ブロック６１、６２を並べて示している。なお、第二回路ブロック６２は、第二回路ブロック６１と電源電圧が異なる例を示すものである。さらに、図５、図６中、矢印は、各電極と電源配線との接続関係を示すものであり、矢印につけた符号は、図１の配線部と対応する符号を付している。基準電源配線２６は、図１では、配線部を必要としない構成となっているので、符号２６を用いた。
【００３６】
図５において、配線部９１、９２は、Ｐチャネル半導体素子の基板電位を適切な電位の電源配線と接続する。また、図６において、配線部９５、９６は、Ｎチャネル半導体素子の基板電位を適切な電位の電源配線と接続する。配線部９１、９２、と配線部９５、９６をそれそれぞれ適した電位の電源配線と接続することによって、Ｐチャネル半導体素子、Ｎチャネル半導体素子の基板電位を適切な電位にすることができる。また、基板電位を適切な値にすることによって、基板バイアス効果を利用して、クリティカル・パスを形成する回路ブロックのＰチャネル半導体素子、Ｎチャネル半導体素子の閾値電圧を制御している。
【００３７】
以上は、図５、図６の概略説明である。次に、図１、図５、図６を対応づけて説明する。なお、図５、図６で示した接続状況は一例であり、次に説明する接続状況に限られるわけではない。
【００３８】
まず、ＳＯＩ構造の半導体集積回路について説明する。第一回路ブロック５１〜５６並びに第二回路ブロック６１〜６３は、Ｐチャネル素子とＮチャネル素子から構成される。
各回路ブロックは、Ｐチャネル素子へ基板電源とソース電源が供給され、Ｎチャネル素子へ基板電源と基準電源とが各電源配線から供給される。
【００３９】
クリティカル・パスを含まない回路ブロックの一例として、第一回路ブロック５１について説明する。第一回路ブロック５１は、クリティカル・パスを含まないため、Ｐチャネル素子の基板電源とソース電源とは同じ電源電圧が供給される。従って、配線部７１は、Ｐチャネル素子の基板電源並びにＰチャネル素子のソース電源として、第一電源配線２８から第一電源を供給する。配線部７１は、Ｐチャネル素子の基板電源を供給するＰチャネル第一基板電源配線と、Ｐチャネル素子のソース電源を供給するＰチャネル第一電源配線との役割をする。
【００４０】
同様に、第一回路ブロック５１は、Ｎチャネル素子の基板電源とＮチャネル素子の基準電源とは同じ電源電圧が供給される。従って、基準電源配線２６は、Ｎチャネル素子の基板電源並びに基準電源として、基準電源を供給する。基準電源配線２６は、Ｎチャネル素子の基板電源を供給するＮチャネル第一基板電源配線と、Ｎチャネル素子の基準電源を供給するＮチャネル第一基準電源配線との役割をする。
【００４１】
図１や図３において、Ｎチャネル素子の基板電源とＮチャネル素子の基準電源は共に特別な配線を施さなくてもレイアウトの工夫で基準電源配線２６と繋がるようになっている。従って図６においてＮチャネル素子の基板電源とＮチャネル素子の基準電源は共に基準電源配線２６との配線に番号を付与していない。
【００４２】
次に、クリティカル・パスを含む回路ブロックの一例として、第二回路ブロック６１について説明する。第二回路ブロック６１は、Ｐチャネル素子の基板電源とソース電源とを異なる電源電圧によって供給する。従って、配線部９１は、Ｐチャネル素子の基板電源として、第一電源配線２８から第一電源を供給する。また、配線部８１は、Ｐチャネル素子のソース電源として、第二電源配線２９から第二電源を供給する。配線部９１は、Ｐチャネル素子の基板電源を供給するＰチャネル第二基板電源配線の役割をする。配線部８１は、Ｐチャネル素子のソース電源を供給するＰチャネル第二電源配線の役割をする。
【００４３】
同様に、第二回路ブロック６１は、Ｎチャネル素子の基板電源と基準電源とを異なる電源電圧によって供給する。従って、配線部９５は、Ｎチャネル素子の基板電源として、基板電源配線２７から基板電源を供給する。基準電源配線２６は、Ｎチャネル素子のソース電源として、基準電源を供給する。配線部９５は、Ｎチャネル素子の基板電源を供給するＮチャネル第二基板電源配線の役割をする。基準電源配線２６は、Ｎチャネル素子の基準電源を供給するＮチャネル第二基準電源配線の役割をする。
【００４４】
次に、クリティカル・パスを含む回路ブロックの一例として、第三回路ブロック６２について説明する。この回路ブロックはクリティカル・パスを含む回路ブロックであり、第二回路ブロックの一種であるが、第二回路ブロックより更に高速性を要求されるブロックであり、便宜上第三回路ブロックと呼ぶことにする。
【００４５】
第三回路ブロック６２は、Ｐチャネル素子の基板電源とソース電源とを異なる電源電圧によって供給し、第二回路ブロック６１よりも高速に動作する回路ブロックである。配線部９２は、Ｐチャネル素子の基板電源として、第二電源配線２９から第二電源を供給する。また、配線部８２は、Ｐチャネル素子のソース電源として、第三電源配線３０から第三電源を供給する。配線部９２は、Ｐチャネル素子の基板電源を供給するＰチャネル第三基板電源配線の役割をする。配線部８２は、Ｐチャネル素子のソース電源を供給するＰチャネル第三電源配線の役割をする。なお、図１，図５では、配線部９２は、第二電源配線２９と接続する例を示しているが、第二回路ブロック６１と同様に、第一電源配線２８と接続してもよい。この場合にはより順方向バイアスが印加されＰチャネル素子の閾値の絶対値は小さくなる。
【００４６】
同様に、第三回路ブロック６２は、Ｎチャネル素子の基板電源と基準電源とを異なる電源電圧によって供給する。従って、配線部９６は、Ｎチャネル素子の基板電源として、第一電源配線２８から基準電源を供給する。基準電源配線２６は、Ｎチャネル素子のソース電源として、基準電源を供給する。配線部９６は、Ｎチャネル素子の基板電源を供給するＮチャネル第三基板電源配線の役割をする。基準電源配線２６は、Ｎチャネル素子の基準電源を供給するＮチャネル第三基準電源配線との役割をする。
【００４７】
例えば、クリティカル・パスを形成する回路ブロックのＰチャネル半導体素子のようにソース電源を第二電源配線２９に接続し、Ｐチャネル半導体素子の基板電位を第一電源配線２８に接続した時のＰチャネル半導体素子の閾値電圧は、クリティカル・パスを形成しない回路ブロックのＰチャネル半導体素子のようにソース電源を第一電源配線２８に接続し、Ｐチャネル半導体素子の基板電位も第一電源配線２８に接続した時のＰチャネル半導体素子の閾値電圧と比較してその絶対値は小さくなる。
【００４８】
さらにＰチャネル半導体素子の閾値電圧の絶対値を小さくするには、Ｐチャネル半導体素子のソース電源を第三電源配線３０に接続し、Ｐチャネル半導体素子の基板電位を第一電源配線２８に接続することにより実現できる。
【００４９】
また、クリティカル・パスを形成する回路ブロックのＮチャネル半導体素子のようにソース電源を基準電源配線２６に接続し、Ｎチャネル半導体素子の基板電位を基板電源配線２７に接続した時のＮチャネル半導体素子の閾値電圧は、クリティカル・パスを形成しない回路ブロックのＮチャネル半導体素子のようにソース電源を基準電源配線２６に接続しＮチャネル半導体素子の基板電位も基準電源配線２６に接続した時のＮチャネル半導体素子の閾値電圧と比較して小さくなる。
【００５０】
さらにＮチャネル半導体素子の閾値電圧の値を小さくするには、Ｎチャネル半導体素子のようにソース電源を基準電源配線２６に接続しＮチャネル半導体素子の基板電位を第一電源配線２８に接続することにより実現できる。
【００５１】
Ｎチャネル半導体素子の基板電位を第一電源配線２８に接続した場合を例にとって説明しているが、別途基板電源配線２７より電位の高い基板電源配線を設けこれに接続してもよい。
【００５２】
クリティカル・パスを形成する回路ブロックにおいては、動作時には、以上のような方法でＰチャネル半導体素子、Ｎチャネル半導体素子に順方向のバイアスを印加して閾値の絶対値を小さくする。一方、待機時には、前記Ｐチャネル半導体素子、Ｎチャネル半導体素子に印加していた順方向のバイアス印加を中止することにより、前記Ｐチャネル半導体素子、Ｎチャネル半導体素子のサブスレッショルドリーク電流を減少させることができる。
【００５３】
このためには、待機時には、前記第二回路ブロックのＰチャネル素子のソース電源と前記第三回路ブロックのＰチャネル素子のソース電源の電源電位を前記第一回路ブロックのＰチャネル素子のソース電源の電源電圧とを同じにし、また、前記Ｎチャネル第二基板電源と前記Ｎチャネル第三基板電源の電源電位を前記Ｎチャネル第一基板電源の電源電圧である基準電源の電源電圧に設定することにより実現できる。
【００５４】
以上のように、部分空乏型ＳＯＩではＰチャネル半導体素子、Ｎチャネル半導体素子共にソース電源と基板電源を別々に印加できるため、Ｐチャネル半導体素子、Ｎチャネル半導体素子のそれぞれにソース電源に対してどれだけの基板バイアス電圧を印加するかにより、それぞれＰチャネル半導体素子、Ｎチャネル半導体素子の閾値電圧は変えることができる。
【００５５】
今まで説明してきたように、それぞれの電位を決める電源配線を効率的に配線すれば、この部分空乏型ＳＯＩで構成されたＰチャネル半導体素子、Ｎチャネル半導体素子の特徴を利用して動作時、待機時においてそれぞれ動作電流、リーク電流の削減が可能になる。
【００５６】
図５においては図１の第一回路ブロック、第二回路ブロック、第三回路ブロック回路ブロックの半導体素子または論理回路を代表してＰチャネル半導体素子、Ｎチャネル半導体素子をそれぞれ一半導体素子で表しているが、もちろん、第一回路ブロック、第二回路ブロック、第三回路ブロック回路ブロックの半導体素子または論理回路はこれのみに限定されることはない。それぞれの回路ブロックが複数の半導体素子または論理回路で構成されても、それらの回路ブロック内の複数の半導体素子または論理回路それぞれを部分トレンチ分離で構成することにより、第一回路ブロック、第二回路ブロック、第三回路ブロックの回路ブロックの半導体素子または論理回路のＰチャネル、Ｎチャネル部には同一の基板電位を印加することができる。そのために基板電位を設定するための配線を大幅に削減できる。
【００５７】
図１〜図５のような回路構成にすることにより、クリティカル・パスを形成する半導体素子または論理回路では、閾値電圧（Ｖｔ）を下げ、電源電圧（Ｖｄｄ）を上げ、一方、クリティカル・パスを形成しない半導体素子または論理回路では、閾値電圧（Ｖｔ）閾値電圧を上げ、電源電圧（Ｖｄｄ）を下げるように設計される。このようにして、デュアルＶｔ／Ｖｄｄの技術思想が部分空乏型ＳＯＩ構成において効率よく実現される。
【００５８】
このように、クリティカル・パスを形成しない第一回路ブロックは、第一電源配線に接続され、第一電源（ＶＤＤＬ）が供給される。一方、クリティカル・パスを形成する第二回路ブロックは、第二電源配線に接続され、第二電源（ＶＤＤＨｎ）が供給される。第二電源は、電源電圧発生回路で生成された複数の電源から複数の回路ブロック（機能ブロック）それぞれの処理能力に適した電源電圧値を有する電源ＶＤＤＨｎ（本実施の形態では、ｎ＝１から５の中のひとつの値をとる）が複数の回路ブロックそれぞれに一電源以上供給される。しかも、その電源電圧値は前記クリティカル・パスを形成しない回路ブロックに供給される同一の電源の電源電圧値より高い電源電圧値を有することを特徴としている。したがって、本実施の形態に係る半導体集積回路は、クリティカル・パスを含む複数の回路ブロックそれぞれの処理能力に適した電源電圧値を有する電源ＶＤＤＨｎを供給するため、低消費電力化を図ることができる。
【００５９】
ここでは、複数の電源が外部から供給される場合の説明は省略するが、基本的な内容は電源が電源電圧発生回路で生成される場合と同様である。
【００６０】
（実施の形態２）
実施の形態２では、サブスレッショルドリーク電流をさらに改善する方法を以下に説明する。デュアルＶｔ／Ｖｄｄの技術思想を展開することにより、様々な機能ブロックを有する半導体集積回路の性能を維持したまま、動作時の消費電力とサブスレッショルドリーク電流や半導体集積回路の待機時のサブスレッショルドリーク電流を共に削減することが可能になる。デュアルＶｔ／Ｖｄｄの技術思想については、実施の形態１で説明したため省略する。
【００６１】
待機時のサブスレッショルドリーク電流を改善する方法を以下に説明する。ここでは、図４に示したクリティカル・パスを有する回路ブロックの回路図を一例として説明する。
【００６２】
まず、二つのフリップ・フロップ１２５、１２９と二つのレベル・シフタ１２６、１２８と組み合わせ回路１２７の位置関係について検討する。図７〜図９は、図４に示した回路ブロックの配置（位置関係）を変更した回路図である。なお、図４と同じ符号のものは、位置関係並びに接続関係は異なるが、同じ名称、同様の機能を有するため説明を省略する。図４並びに図７〜図９に示すように、二つのフリップ・フロップ１２５、１２９と二つのレベル・シフタ１２６、１２８と組み合わせ回路１２７の位置関係には、四つの場合が考えられる。なお、図４では、半導体素子の閾値電圧を、クリティカル・パスを形成しない半導体素子の閾値電圧より低くする領域を点線で示したが、図７から図９には示していない。
【００６３】
次に、半導体素子の閾値電圧の値について検討する。一例として、二つのフリップ・フロップ１２５、１２９と二つのレベル・シフタ１２６、１２８と組み合わせ回路１２７の位置関係が図４に示す場合について考える。図１０〜図１３は、図４の回路ブロックの構成において、半導体素子の閾値電圧を低くする領域を、点線を用いて示す図である。半導体素子の閾値電圧を低くする領域をどの領域にするかにより図４、図１０、図１１、図１２、図１３のように五つの場合が考えられる。従って、図４、図７〜図１３に示す、二つのフリップ・フロップ１２５、１２９と二つのレベル・シフタ１２６、１２８と組み合わせ回路１２７の位置関係と半導体素子の閾値電圧を低くする領域をどの領域にするかにより全部で２０の場合が考えられることになる。
【００６４】
前記位置関係と前記閾値電圧とは、タイミング条件を満足する限り全部で２０ある構成の中のどれを取らなければならないという必然性はない。しかし、図４の第二電源配線１１２に電源電圧（第二電源、ＶＤＤＨ）が供給されていない場合において、組み合わせ回路１２７に電源電圧を印加しないことにより待機時のサブスレッショルドリーク電流をさらに改善しようとすると、前記条件にあう構成は限定される。第二電源配線１１２に電源電圧が供給されていない場合において、二つのフリップ・フロップ１２５、１２９に直前の状態を保持するのが好ましい。したがって、第二電源配線１１２に電源電圧が供給されていない時に二つのフリップ・フロップ１２５、１２９に電源電圧が印加されなくなってしまうような回路ブロックの位置関係、つまり、図７、図８、図９は除外される。
【００６５】
また、残りの図４、図１０〜図１３においても第二電源（ＶＤＤＨ）が供給されている二つのフリップ・フロップ１２５、１２９の閾値電圧を低くすると、待機時にサブスレッショルドリーク電流をさらに改善するという目的に合わなくなってしまうので図１１、図１３も除外される。
【００６６】
従って、第二電源配線１１２に電源電圧が供給されていない時に、組み合わせ回路１２７に電源電圧を印加しないことにより待機時のサブスレッショルドリーク電流をさらに改善しようとする場合、二つのフリップ・フロップ１２５、１２９と二つのレベル・シフタ１２６、１２８と組み合わせ回路１２７の位置関係と半導体素子の閾値電圧を低くする領域をどの領域にするかという構成は、図４、図１０、図１２に限定される。これらの中でも（１）待機時のサブスレッショルドリーク電流の低減と、（２）第二電源配線１１２に電源電圧が供給されていない場合においてでも、二つのフリップ・フロップ１２５、１２９に直前の状態を保持できる点から図４の構成が最も好ましい。
【００６７】
また、図４、図１０〜図１３では、二つのフリップ・フロップ１２５、１２９と二つのレベル・シフタ１２６、１２８と組み合わせ回路１２７の位置関係について説明しやすいように組み合わせ回路１２７の後にレベル・シフタ１２８がある場合について説明してきたが、前記レベル・シフタ１２８は通常は必ずしも必要とされない。レベル・シフタは信号が第一回路ブロックから第二回路ブロックのように電源電圧が低い回路ブロックから電源電圧が高い回路ブロックへ伝わるような場合に必要とされるが、信号が第二回路ブロックから第一回路ブロックのように電源電圧が高い回路ブロックから電源電圧が低い回路ブロックへ伝わるような場合に必要とされない。図１４は、図４の回路ブロックにおいて半導体素子の閾値電圧を低くする領域の更に他の一例を示す図であり、特に、レベル・シフタ１２８を備えない構成の一例を示す。
【００６８】
図１５は、図４の回路ブロックの構成においてサブスレッショルドリーク電流を改善する回路図の一例である。第二電源配線に電源電圧が供給されていない時には、組み合わせ回路に電源電圧を印加しないことにより待機時のサブスレッショルドリーク電流をさらに改善するための具体的な回路図を示している。
【００６９】
図１５において、第一電源配線４０１、４０３、第二電源配線４０２、基準電源配線４０４は、図１の同じ名称のものと同様の機能を有する。図１５の回路ブロックは、フリップ・フロップ４０５、４０９、レベル・シフタ４０６、４０８、組み合わせ回路４０７、トランスファ・ゲート５００、５０１、５０２、インバータ５０３、システムクロック６００を備える。点線で囲んだ符号４２０の領域は、構成する半導体素子の閾値電圧がクリティカル・パスを形成しない回路ブロックを構成する半導体素子の閾値電圧より低い領域を示す。
【００７０】
図１５の回路ブロックは、フリップ・フロップ４０５とレベル・シフタ４０６の間にトランスファ・ゲート５００を有する。また、フリップ・フロップ４０９とレベル・シフタ４０８の間にトランスファ・ゲート５０１を有する。さらに、フリップ・フロップ４０９とトランスファ・ゲート５０１の間と、基準電源配線４０４との間にトランスファ・ゲート５０２を有する。トランスファ・ゲート５００とトランスファ・ゲート５０１には第二電源（ＶＤＤＨ）の電位が印加され、トランスファ・ゲート５０２には第二電源（ＶＤＤＨ）の電位を反転した電位が印加されている。本構成により、第二電源配線４０２に電源電圧が供給されていない時、つまり、第二電源配線４０２の電源電圧の電位がグランド電位（ＶＳＳ）に設定されているときには、組み合わせ回路４０７の電源電圧がグランド電位に設定されることにより待機時のサブスレッショルドリーク電流が改善される。
【００７１】
また、図１５において、フリップ・フロップ４０５とフリップ・フロップ４０９には第一電源（ＶＤＤＬ）４０１、４０３が印加されているので、待機状態において第二電源（ＶＤＤＨ）４０２が遮断されても直前の状態を保持することができる。したがって、待機状態から復帰して、第二電源配線４０２に電源電圧が印加されたときには、直ちに待機状態前の動作状態に戻ることが可能である。
【００７２】
また、図１５において、複数の機能ブロック中の或る機能ブロックを待機状態に設定する場合には、前記或る機能ブロックに供給されるシステムクロック６００を停止し、次に、前記或る機能ブロックに供給されている第二電源配線４０２の電圧を遮断してグランド電位に設定する。一方、前記複数の機能ブロック中の或る機能ブロックを待機状態から復帰する場合には、前記或る機能ブロックに供給されている前記第二電源配線４０２の電源電圧を電源電位（第二電源の電圧値）に設定し、次に、前記或る機能ブロックに供給されるシステムクロック６００を再度印加する。以上のような手順で複数の機能ブロックの中の或る機能ブロックを待機状態に設定し、待機状態から復帰させることにより、デュアルＶｔ／Ｖｄｄの技術思想に基づいた設計を行うこともできる。
【００７３】
このようにして、待機時に閾値電圧を低くしている組み合わせ回路に供給している電源を遮断することにより過大なサブスレッショルドリーク電流が流れることを防止する。しかも、待機時から復帰したときに、待機以前の状態は第一電源（ＶＤＤＬ）が印加されている第一のフリップ・フロップ４０５と第二のフリップ・フロップ４０９に保持されているので、すばやく動作状態に復帰することができる。
【００７４】
また、それぞれ機能ブロックごとに処理能力が異なる機能（回路ブロック）が搭載されている場合であっても、クリティカル・パスを有する回路ブロックのパス・ディレイ値を動作周波数から導き出される必要なパス・ディレイ値まで改善するような電源電圧値（第二電源の電源電圧値）と半導体素子の閾値（閾値電圧値）に設計される。したがって、半導体集積回路の動作時の消費電力とサブスレッショルドリーク電流や半導体集積回路の待機時のサブスレッショルドリーク電流が低減される。
【００７５】
さらに、回路ブロックへクロックが供給されない待機時には、回路ブロックに供給される第二電源（ＶＤＤＨ）４０２を遮断してその値をグランド電位（ＶＳＳ）に設定することにより、半導体集積回路の待機時のサブスレッショルドリーク電流が一層低減される。これは、閾値電圧が低いため、クリティカル・パスを有する複数の回路ブロックの第一フリップ・フロップと第二フリップ・フロップに以前の状態を保持したまま、通常の閾値電圧を有する半導体素子よりサブスレッショルドリーク電流が多く流れる組み合わせ回路に電源供給することを中止することができるために可能となる。
【００７６】
以上のように待機時には、第一回路ブロック以外の回路ブロックのＰチャネル素子のソース電源を供給している電源配線の電源電圧をグランド電位に設定することによりリーク電流を削減できる。
【００７７】
しかし、この方法以外でも、待機時には第一回路ブロック以外のＰチャネル基板電源の電源電圧とＰチャネルソース電源の電源電圧とを等しくすると共に第一回路ブロック以外のＮチャネル基板電源の電源電圧とＮチャネルソース電源の電源電圧とを等しくすることにより第一回路ブロック以外のＰチャネル素子とＮチャネル素子の閾値を第一回路ブロックのＰチャネル素子とＮチャネル素子の閾値と等しくすることによってもリーク電流を低減することができる。
【００７８】
これらに関する実施例は、（実施の形態１）、（実施の形態２）から容易に推測できるので説明を省略する。
【００７９】
（実施の形態３）
図１６は、本発明に係る実施の形態１または２の半導体集積回路を搭載した電子回路の一例を示す図である。図１６に示す電子回路は、ＭＰＥＧの動画処理機能を有するカメラ付携帯電話のシステム・ブロックの一例を示す。図１６に示す電子回路はＲＦ／ＩＦ（Radio Frequency/Intermediate Frequency）部６０１、アナログ・ベースバンドＬＳＩ６０２、マイク６０３、スピーカ６０４、電源ＩＣ（Integrated Circuit）６０５、デジタル・ベースバンドＬＳＩ６０６、アプリケーション・プロセサ６０７、ＭＰＥＧ４動画処理用のコンパニオンＬＳＩ（動画処理ＭＰＥＧ−４）６０８、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサー・モジュール６０９、カラーＴＦＴ（Thin Film Transistor）６１０、フラッシュ・メモリやＳＲＡＭ（Static Random Access Memory）などのメモリ６１１で構成されるメモリ６１１である。
【００８０】
近年はＬＳＩの集積度が向上し、デジタル・ベースバンドＬＳＩ６０６、アプリケーション・プロセサ６０７、ＭＰＥＧ４動画処理用のコンパニオンＬＳＩ６０８を一チップ化する方向に向かっている。前記実施の形態１から２のいずれかに示した低消費電力型の半導体集積回路を搭載する電子機器としては、図１６のようなＭＰＥＧの動画処理機能を有するカメラ付携帯電話に含まれるデジタル・ベースバンドＬＳＩ６０６、アプリケーション・プロセサ６０７、ＭＰＥＧ４動画処理用のコンパニオンＬＳＩ６０８を一チップ化したＬＳＩのようなものが適している。
【産業上の利用可能性】
【００８１】
本発明の好適な実施の形態の半導体集積回路は、電源配線の数を削減し、消費電力を低減する効果を有し、多様な機能を一チップに搭載する大規模な半導体集積回路（システムＬＳＩ）の低消費電力化に有効である。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態１に係る半導体集積回路における電源配線とベーシックセル列との配置の一例を示す図
【図２】上記実施の形態に係る半導体集積回路を用いた大規模集積回路の構成の一例を示す図
【図３】本実施の形態に係る半導体集積回路が有するベーシックセル内の構成と電源配線の配置の一例を示す図
【図４】図３に示す構成において、クリティカル・パスを有する回路ブロックの一例を示す回路図
【図５】図３のＰチャネル第一基板電源配線とＰチャネル半導体素子との接続関係を部分空乏型ＳＯＩ構造の断面図を用いて表している図
【図６】図３のＮチャネル第一基板電源配線とＮチャネル半導体素子との接続関係を部分空乏型ＳＯＩ構造の断面図を用いて表している図
【図７】図４に示した回路ブロックの配置（位置関係）を変更した一例を示す回路図
【図８】図４に示した回路ブロックの配置（位置関係）を変更した他の一例を示す回路図
【図９】図４に示した回路ブロックの配置（位置関係）を変更した更に他の一例を示す回路図
【図１０】図４の回路ブロックにおいて半導体素子の閾値電圧を低くする領域の一例を示す図
【図１１】図４の回路ブロックにおいて半導体素子の閾値電圧を低くする領域の他の一例を示す図
【図１２】図４の回路ブロックにおいて半導体素子の閾値電圧を低くする領域の更に他の一例を示す図
【図１３】図４の回路ブロックにおいて半導体素子の閾値電圧を低くする領域の更に他の一例を示す図
【図１４】図４の回路ブロックにおいて半導体素子の閾値電圧を低くする領域の更に他の一例を示す図
【図１５】図４の回路ブロックの構成においてサブスレッショルドリーク電流を改善する回路図
【図１６】本発明に係る実施の形態１または２の半導体集積回路を搭載した電子回路の一例を示す図
【符号の説明】
【００８３】
１  システムＬＳＩ
１１  機能ブロックＡ
１２  機能ブロックＢ
１３  機能ブロックＣ
１４  機能ブロックＤ
１５  機能ブロックＥ
１６  電源電圧発生回路
２０  主電源線
２１  基準主電源線
２２  基板電源線
２３  第一主電源線
２４  第二主電源線
２５  第三主電源線
２６、１１４、４０４  基準電源配線
２７  基板電源配線
２８、１１１、１１３、４０１、４０３  第一電源配線
２９、１１２、４０２  第二電源配線
３０  第三電源配線
４０  ベーシックセル列
４１〜４３  ベーシックセル
５１〜５６  第一回路ブロック
６１〜６３  第二回路ブロック
７１〜７６、８１〜８３、９１〜９３、９５〜９７  配線部
１０１、１０５、１２５、１２９  フリップ・フロップ
１０２、１０４、１２６、１２８  レベル・シフタ
１０３、１２７、４０７  組み合わせ回路
【図１】
2006253589.tif 000003
【図２】
2006253589.tif 000004
【図３】
2006253589.tif 000005
【図４】
2006253589.tif 000006
【図５】
2006253589.tif 000007
【図６】
2006253589.tif 000008
【図７】
2006253589.tif 000009
【図８】
2006253589.tif 000010
【図９】
2006253589.tif 000011
【図１０】
2006253589.tif 000012
【図１１】
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【図１２】
2006253589.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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