(57)【要約】【課題】  プリチャージ及び感知増幅スキームを改善した集積回路メモリ装置のビットライン駆動回路及び駆動方法を提供する。【解決手段】  集積回路メモリ装置のビットライン駆動回路では、感知増幅回路を構成するトランジスタのゲート・ソース間の電圧を上昇させるために、補助回路を利用して、ビットラインをＶＣＣＡ／２より高いか、または低くプリチャージする新たなスキームを利用する。また、ダミーセルにより、セルデータ“１”及び“０”に対するビットラインでの電荷共有後の電圧差を一定に維持させることができる。そして、オフセット制御回路の制御を受ける感知増幅回路により、感知増幅回路に備えられるトランジスタのしきい電圧オフセットを除去でき、この際、ビットラインでの電荷共有後の電圧差を安定化させるために補助回路が利用される。【選択図】  図４
2006031922.tif 000002
【特許請求の範囲】
【請求項１】
第１基準信号または第２基準信号に応答して、第１ダミーキャパシタと第１ビットラインに連結されたメモリセルキャパシタとの電荷を共有させるか、または第２ダミーキャパシタと第２ビットラインに連結されたメモリセルキャパシタとの電荷を共有させるダミーセルと、
前記電荷共有による前記第１ビットラインと前記第２ビットラインとの間の電圧差を、第１電源電圧を利用して感知増幅する第１感知増幅回路と、
前記電荷共有による前記ビットライン間の前記電圧差を、第２電源電圧を利用して感知増幅する第２感知増幅回路と、
前記第１感知増幅回路及び前記第２感知増幅回路の感知増幅動作後に、第３電源電圧を利用して、前記第１ビットライン及び前記第２ビットラインを短絡させてプリチャージするプリチャージ回路と、
前記感知増幅によって、前記第１ビットラインまたは前記第２ビットラインに維持されている電圧レベルを前記プリチャージ前に新たなレベルに変更させる補助回路と、を備えることを特徴とする集積回路メモリ装置のビットライン駆動回路。
【請求項２】
前記補助回路は、
前記第１電源電圧と前記第２電源電圧との中間レベル方向に変更させることを特徴とする請求項１に記載の集積回路メモリ装置のビットライン駆動回路。
【請求項３】
前記プリチャージ回路は、
前記第１電源電圧と前記第２電源電圧との中間レベルより低いレベルにプリチャージすることを特徴とする請求項２に記載の集積回路メモリ装置のビットライン駆動回路。
【請求項４】
前記補助回路は、
前記プリチャージ前に、前記第２電源電圧を前記第１電源電圧と前記第２電源電圧との中間レベル方向に変更させることを特徴とする請求項３に記載の集積回路メモリ装置のビットライン駆動回路。
【請求項５】
前記第２感知増幅回路は、
前記プリチャージ前に、前記メモリセルデータが“１”であれば、前記第１ビットラインを前記第２電源電圧から前記第１電源電圧と前記第２電源電圧との中間レベル方向に下降させ、前記メモリセルデータが“０”であれば、前記第２ビットラインを前記第２電源電圧から前記第１電源電圧と前記第２電源電圧との中間レベル方向に下降させることを特徴とする請求項４に記載の集積回路メモリ装置のビットライン駆動回路。
【請求項６】
前記プリチャージ回路は、
前記第１電源電圧と前記第２電源電圧との中間レベルより高いレベルにプリチャージすることを特徴とする請求項２に記載の集積回路メモリ装置のビットライン駆動回路。
【請求項７】
前記補助回路は、
前記プリチャージ前に、前記第１電源電圧を前記第１電源電圧と前記第２電源電圧との中間レベル方向に変更させることを特徴とする請求項６に記載の集積回路メモリ装置のビットライン駆動回路。
【請求項８】
前記第１感知増幅回路は、
前記プリチャージ前に、前記メモリセルデータが“１”であれば、前記第２ビットラインを前記第１電源電圧から前記第１電源電圧と前記第２電源電圧との中間レベル方向に上昇させ、前記メモリセルデータが“０”であれば、前記第１ビットラインを前記第１電源電圧から前記第１電源電圧と前記第２電源電圧との中間レベル方向に上昇させることを特徴とする請求項７に記載の集積回路メモリ装置のビットライン駆動回路。
【請求項９】
前記第１ダミーキャパシタ及び前記第２ダミーキャパシタは、
前記メモリセルキャパシタと同じキャパシタンスであることを特徴とする請求項１に記載の集積回路メモリ装置のビットライン駆動回路。
【請求項１０】
前記ダミーセルは、
メモリセルキャパシタに接続されたビットラインと異なるビットラインに接続される前記ダミーキャパシタのうちいずれか一つと、該当メモリセルキャパシタの電荷を共有させることを特徴とする請求項９に記載の集積回路メモリ装置のビットライン駆動回路。
【請求項１１】
第４電源電圧を利用して第１ビットライン及び第２ビットラインそれぞれを、前記第４電源電圧から第１ ＭＯＳＦＥＴ及び第２ ＭＯＳＦＥＴそれぞれのしきい電圧ほど変更された電圧にし、次いで、前記第１ビットラインまたは前記第２ビットラインとメモリセルキャパシタとの間の電荷共有によって、前記第１ビットラインと前記第２ビットラインとの間に生じる電圧差を、第１電源電圧を利用して感知増幅する第１感知増幅回路と、
前記電荷共有による前記ビットライン間の前記電圧差を、第２電源電圧を利用して感知増幅する第２感知増幅回路と、
前記第１感知増幅回路及び前記第２感知増幅回路の感知増幅動作後に、第３電源電圧を利用して、前記第１ビットライン及び前記第２ビットラインを短絡させてプリチャージするプリチャージ回路と、
前記感知増幅によって、前記第１ビットラインまたは前記第２ビットラインに維持されている電圧レベルを前記プリチャージ前に新たなレベルに変更させる補助回路と、を備えることを特徴とする集積回路メモリ装置のビットライン駆動回路。
【請求項１２】
前記第１感知増幅回路は、
ゲート電極が第１ノードに接続され、ソース／ドレイン電極のうちいずれか一つが前記第１ビットラインに接続され、ソース／ドレイン電極のうち他の一つが前記第４電源電圧を受ける前記第１ ＭＯＳＦＥＴと、
ゲート電極が第２ノードに接続され、ソース／ドレイン電極のうちいずれか一つが前記第２ビットラインに接続され、ソース／ドレイン電極のうち他の一つが前記第４電源電圧を受ける前記第２ ＭＯＳＦＥＴと、
ゲート電極が第１制御信号を受け、ソース／ドレイン電極のうちいずれか一つが前記第１ノードに接続され、ソース／ドレイン電極のうち他の一つが前記第４電源電圧を受ける第３ ＭＯＳＦＥＴと、
ゲート電極が前記第１制御信号を受け、ソース／ドレイン電極のうちいずれか一つが前記第２ノードに接続され、ソース／ドレイン電極のうち他の一つが前記第４電源電圧を受ける第４ ＭＯＳＦＥＴと、
ゲート電極が第２制御信号を受け、ソース／ドレイン電極のうちいずれか一つが前記第１ノードに接続され、ソース／ドレイン電極のうち他の一つが前記第２ビットラインに接続された第５ ＭＯＳＦＥＴと、
ゲート電極が前記第２制御信号を受け、ソース／ドレイン電極のうちいずれか一つが前記第２ノードに接続され、ソース／ドレイン電極のうち他の一つが前記第１ビットラインに接続された第６ ＭＯＳＦＥＴと、を備え、
前記第１制御信号及び前記第２制御信号に応答して、第１ビットライン及び第２ビットラインそれぞれを、前記第４電源電圧から第１ ＭＯＳＦＥＴ及び第２ ＭＯＳＦＥＴそれぞれのしきい電圧ほど変更された電圧にすることを特徴とする請求項１１に記載の集積回路メモリ装置のビットライン駆動回路。
【請求項１３】
前記第１感知増幅回路を構成する前記第１ ＭＯＳＦＥＴ及び前記第２ ＭＯＳＦＥＴは、Ｎチャンネルタイプであり、
前記第２感知増幅回路を構成するＭＯＳＦＥＴは、Ｐチャンネルタイプであり、前記第４電源電圧レベルは、前記第１電源電圧と前記第２電源電圧との中間レベルより高いことを特徴とする請求項１２に記載の集積回路メモリ装置のビットライン駆動回路。
【請求項１４】
前記プリチャージ回路は、
前記第１電源電圧と前記第２電源電圧との中間レベルより低いレベルにプリチャージすることを特徴とする請求項１３に記載の集積回路メモリ装置のビットライン駆動回路。
【請求項１５】
前記補助回路は、
前記プリチャージ前に、前記第２電源電圧を前記第１電源電圧と前記第２電源電圧との中間レベル方向に変更させることを特徴とする請求項１４に記載の集積回路メモリ装置のビットライン駆動回路。
【請求項１６】
前記第２感知増幅回路は、
前記プリチャージ前に、前記メモリセルデータが“１”であれば、前記第１ビットラインを前記第２電源電圧から前記第１電源電圧と前記第２電源電圧との中間レベル方向に下降させ、前記メモリセルデータが“０”であれば、前記第２ビットラインを前記第２電源電圧から前記第１電源電圧と前記第２電源電圧との中間レベル方向に下降させることを特徴とする請求項１５に記載の集積回路メモリ装置のビットライン駆動回路。
【請求項１７】
前記第１感知増幅回路を構成する前記第１ ＭＯＳＦＥＴ及び前記第２ ＭＯＳＦＥＴは、Ｐチャンネルタイプであり、
前記第２感知増幅回路を構成するＭＯＳＦＥＴは、Ｎチャンネルタイプであり、前記第４電源電圧レベルは、前記第１電源電圧レベルより低いことを特徴とする請求項１２に記載の集積回路メモリ装置のビットライン駆動回路。
【請求項１８】
前記プリチャージ回路は、
前記第１電源電圧と前記第２電源電圧との中間レベルより高いレベルにプリチャージすることを特徴とする請求項１７に記載の集積回路メモリ装置のビットライン駆動回路。
【請求項１９】
前記補助回路は、
前記プリチャージ前に、前記第１電源電圧を前記第１電源電圧と前記第２電源電圧との中間レベル方向に変更させることを特徴とする請求項１８に記載の集積回路メモリ装置のビットライン駆動回路。
【請求項２０】
前記第１感知増幅回路は、
前記プリチャージ前に、前記メモリセルデータが“１”であれば、前記第２ビットラインを前記第１電源電圧から前記第１電源電圧と前記第２電源電圧との中間レベル方向に上昇させ、前記メモリセルデータが“０”であれば、前記第１ビットラインを前記第１電源電圧から前記第１電源電圧と前記第２電源電圧との中間レベル方向に上昇させることを特徴とする請求項１９に記載の集積回路メモリ装置のビットライン駆動回路。
【請求項２１】
第１基準信号または第２基準信号に応答して、第１ダミーキャパシタと第１ビットラインに連結されたメモリセルキャパシタとの電荷を共有させるか、または第２ダミーキャパシタと第２ビットラインに連結されたメモリセルキャパシタとの電荷を共有させるステップと、
前記電荷共有による前記第１ビットラインと前記第２ビットラインとの間の電圧差を、第１電源電圧を利用して感知増幅するステップと、
前記電荷共有による前記ビットライン間の前記電圧差を、第２電源電圧を利用して感知増幅するステップと、
前記第１感知増幅回路及び前記第２感知増幅回路の感知増幅動作後に、第３電源電圧を利用して、前記第１ビットライン及び前記第２ビットラインを短絡させてプリチャージするステップと、
前記感知増幅によって、前記第１ビットラインまたは前記第２ビットラインに維持されている電圧レベルを前記プリチャージ前に新たなレベルに変更させるステップと、を含むことを特徴とする集積回路メモリ装置のビットライン駆動方法。
【請求項２２】
前記新たなレベルは、
前記第１電源電圧と前記第２電源電圧との中間レベル方向への変更であることを特徴とする請求項２１に記載の集積回路メモリ装置のビットライン駆動方法。
【請求項２３】
前記プリチャージは、
前記第１電源電圧と前記第２電源電圧との中間レベルより低いレベルへのプリチャージであることを特徴とする請求項２２に記載の集積回路メモリ装置のビットライン駆動方法。
【請求項２４】
前記新たなレベルは、
前記プリチャージ前に、前記第２電源電圧を前記第１電源電圧と前記第２電源電圧との中間レベル方向に変更させることによってなることを特徴とする請求項２３に記載の集積回路メモリ装置のビットライン駆動方法。
【請求項２５】
前記プリチャージ前に、
前記メモリセルデータが“１”であれば、前記第１ビットラインが前記第２電源電圧から前記第１電源電圧と前記第２電源電圧との中間レベル方向に下降し、前記メモリセルデータが“０”であれば、前記第２ビットラインが前記第２電源電圧から前記第１電源電圧と前記第２電源電圧との中間レベル方向に下降することを特徴とする請求項２４に記載の集積回路メモリ装置のビットライン駆動方法。
【請求項２６】
前記プリチャージは、
前記第１電源電圧と前記第２電源電圧との中間レベルより高いレベルへのプリチャージであることを特徴とする請求項２２に記載の集積回路メモリ装置のビットライン駆動方法。
【請求項２７】
前記新たなレベルは、
前記プリチャージ前に、前記第１電源電圧を前記第１電源電圧と前記第２電源電圧との中間レベル方向に変更させることによってなることを特徴とする請求項２６に記載の集積回路メモリ装置のビットライン駆動方法。
【請求項２８】
前記プリチャージ前に、
前記メモリセルデータが“１”であれば、前記第２ビットラインが前記第１電源電圧から前記第１電源電圧と前記第２電源電圧との中間レベル方向に上昇し、前記メモリセルデータが“０”であれば、前記第１ビットラインが前記第１電源電圧から前記第１電源電圧と前記第２電源電圧との中間レベル方向に上昇することを特徴とする請求項２７に記載の集積回路メモリ装置のビットライン駆動方法。
【請求項２９】
第４電源電圧を利用して、第１ビットライン及び第２ビットラインそれぞれを前記第４電源電圧から第１ ＭＯＳＦＥＴ及び第２ ＭＯＳＦＥＴそれぞれのしきい電圧ほど変更された電圧にするステップと、
前記第１ビットラインまたは前記第２ビットラインとメモリセルキャパシタとの間の電荷共有によって、前記第１ビットラインと前記第２ビットラインとの間に生じる電圧差を、第１電源電圧を利用して感知増幅するステップと、
前記電荷共有による前記ビットライン間の前記電圧差を、第２電源電圧を利用して感知増幅するステップと、
前記第１感知増幅回路及び前記第２感知増幅回路の感知増幅動作後に、第３電源電圧を利用して、前記第１ビットライン及び前記第２ビットラインを短絡させてプリチャージするステップと、
前記感知増幅によって、前記第１ビットラインまたは前記第２ビットラインに維持されている電圧レベルを前記プリチャージ前に新たなレベルに変更させるステップと、を含むことを特徴とする集積回路メモリ装置のビットライン駆動方法。
【請求項３０】
前記プリチャージは、
前記第１電源電圧と前記第２電源電圧との中間レベルより低いレベルへのプリチャージであることを特徴とする請求項２９に記載の集積回路メモリ装置のビットライン駆動方法。
【請求項３１】
前記新たなレベルは、
前記プリチャージ前に、前記第２電源電圧を前記第１電源電圧と前記第２電源電圧との中間レベル方向に変更させることによってなることを特徴とする請求項３０に記載の集積回路メモリ装置のビットライン駆動方法。
【請求項３２】
前記プリチャージ前に、
前記メモリセルデータが“１”であれば、前記第１ビットラインが前記第２電源電圧から前記第１電源電圧と前記第２電源電圧との中間レベル方向に下降し、前記メモリセルデータが“０”であれば、前記第２ビットラインが前記第２電源電圧から前記第１電源電圧と前記第２電源電圧との中間レベル方向に下降することを特徴とする請求項３１に記載の集積回路メモリ装置のビットライン駆動方法。
【請求項３３】
前記プリチャージは、
前記第１電源電圧と前記第２電源電圧との中間レベルより高いレベルへのプリチャージであることを特徴とする請求項２９に記載の集積回路メモリ装置のビットライン駆動方法。
【請求項３４】
前記新たなレベルは、
前記プリチャージ前に、前記第１電源電圧を前記第１電源電圧と前記第２電源電圧との中間レベル方向に変更させることによってなることを特徴とする請求項３３に記載の集積回路メモリ装置のビットライン駆動方法。
【請求項３５】
前記プリチャージ前に、
前記メモリセルデータが“１”であれば、前記第２ビットラインが前記第１電源電圧から前記第１電源電圧と前記第２電源電圧との中間レベル方向に上昇し、前記メモリセルデータが“０”であれば、前記第１ビットラインが前記第１電源電圧から前記第１電源電圧と前記第２電源電圧との中間レベル方向に上昇することを特徴とする請求項３４に記載の集積回路メモリ装置のビットライン駆動方法。
【請求項３６】
一対のビットラインと、
前記一対のビットラインそれぞれに電気的に連結されたメモリセルと、
感知増幅時間区間で、前記一対のビットラインに電気的に連結される感知増幅回路と、
前記感知増幅回路のプルアップまたはプルダウンノードに電気的に連結された補助回路と、を備え、
前記補助回路は、前記感知増幅時間区間の終端で前記プルアップまたはプルダウンノードの電圧を変更させて、前記一対のビットライン間の電圧差を減らすことを特徴とする集積回路メモリ装置。
【請求項３７】
前記感知増幅回路は、
前記プルアップノードに電気的に連結されたＰＭＯＳトランジスタを備え、
前記補助回路は、前記感知増幅時間区間の終端で前記プルアップノードの電圧を下降させることを特徴とする請求項３６に記載の集積回路メモリ装置。
【請求項３８】
前記感知増幅回路は、
前記プルダウンノードに電気的に連結されたＮＭＯＳトランジスタを備え、
前記補助回路は、前記感知増幅時間区間の終端で前記プルダウンノードの電圧を上昇させることを特徴とする請求項３６に記載の集積回路メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路メモリ装置に係り、特にビットラインのプリチャージスキームを改善し、感知増幅器のしきい電圧オフセットを除去して、セルデータを安定的にリフレッシュ可能にしたビットライン駆動回路に関する。
【背景技術】
【０００２】
図１に、一般的な集積回路メモリ装置１００が示されている。図１に示すように、前記一般的な集積回路メモリ装置１００は、セルアレイ１１０、Ｘデコーダ１２０、Ｙデコーダ及びデータ出力部１３０、及びコントローラ１４０を備える。前記集積回路メモリ装置１００は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と仮定される。しかし、これに限定されるものではなく、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）など他のメモリ装置でもよい。前記コントローラ１４０は、前記セルアレイ１１０、前記Ｘデコーダ１２０、及び前記Ｙデコーダ及びデータ出力部１３０を制御して、前記セルアレイ１１０に備えられるメモリセルにデータをライトして保存させるか、またはメモリセルに保存されたデータをリードして外部に出力させる。周知のように、前記Ｘデコーダ１２０は、データのライトまたはリード動作時に、前記セルアレイ１１０に備えられるワードラインを選択するためにＸアドレシングを行う。前記Ｙデコーダ及びデータ出力部１３０は、データのライトまたはリード動作時に、前記セルアレイ１１０に備えられるビットラインを選択するためにＹアドレシングを行い、読み取られたデータを感知増幅してＤＱデータＤＯＵＴを出力する。
【０００３】
前記セルアレイ１１０には、図２に示すように、複数のメモリセル１１１及び前記セル１１１に連結されたビットラインＢＬ／ＢＬＢを駆動する回路１２０が複数回反復的に備えられる。図２のビットライン駆動回路１２０の動作説明のために、図３のタイミング図が参照される。前記駆動回路１２０は、ＮチャンネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）ＭＮ０、ＭＮ１から構成される第１感知増幅回路１１２、ＰチャンネルＭＯＳＦＥＴ ＭＰ０、ＭＰ１から構成される第２感知増幅回路１１３、前記第１感知増幅回路１１２の動作時、ＶＣＣＡ電圧を提供するＮチャンネルＭＯＳＦＥＴ １１４、前記第２感知増幅回路１１３の動作時、ＶＳＳ（接地）電圧を提供するＰチャンネルＭＯＳＦＥＴ １１５、左側セルのための第１プリチャージ回路１１６、及び右側セルのための第２プリチャージ回路１１７を備える。周知のように、前記メモリセル１１１に備えられる一つのメモリセル２１０は、リード動作時にＩＯ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）ライン（図示せず）から入力されるデータを所定のキャパシタに保存するか、またはライト動作時に前記所定のキャパシタに保存されたデータをＩＯライン（図示せず）を通じて出力する。ここで、一つのメモリセルの選択は、周知のように、前記ＸアドレシングによるワードラインＷＬ０／ＷＬ１／．．．／ＷＬｎ−２／ＷＬｎ−１の選択、及び前記ＹアドレシングによるビットラインＢＬ、ＢＬＢの選択により行われる。
【０００４】
リード／ライト動作時に、プリチャージ回路１１６、１１７それぞれは、ＰＥＱＬとＰＩＳＯＬ及びＰＥＱＲとＰＩＳＯＲ信号に応答して、ＶＢＬ電圧レベルでビットラインＢＬ、ＢＬＢをプリチャージングする。これにより、図３に示すように、例えばワートラインＷＬｎ−１が選択されてアクティブにされることによって、メモリセル２１０とビットラインＢＬ／ＢＬＢとの間に電荷共有が生じれば、以後に第１感知増幅回路１１２及び第２感知増幅回路１１３それぞれは、ＭＯＳＦＥＴ １１４及びＭＯＳＦＥＴ １１５それぞれからＶＳＳ電圧及びＶＣＣＡ電圧を提供されて、ビットラインＢＬ、ＢＬＢに存在する電圧を感知増幅する。この際、選択されたビットラインの所定のカラム選択信号がアクティブにされれば、前記感知増幅された信号がＩＯライン（図示せず）に出力され、ＩＯラインに伝達されたＩＯデータは、ＩＯ感知増幅器（図示せず）によりさらに感知増幅されることによって、ＤＱパッドに出力される。
【０００５】
一方、半導体工程及び設計技術の発展につれて、集積回路メモリ装置のチップサイズが小さくなり、スピードが速くなる。しかし、集積回路メモリ装置を構成する回路のトランジスタサイズが小さくなり、低電圧駆動方式が適用されつつ、漏れ電流、ノイズ、特に感知増幅回路の安定的なデータ感知問題が解決されねばならない問題として現れた。
【０００６】
一般的なプリチャージ及び感知増幅スキームでは、ＶＢＬ電圧としてＶＣＣＡ／２を使用し、メモリセル２１０のセルデータを受けるビットラインＢＬ／ＢＬＢでは、感知増幅前に、数式１のようにΔＶＢＬほどレベル変化が発生する。感知増幅回路は、ビットラインＢＬ、ＢＬＢ間にΔＶＢＬの電圧差を感知増幅して、ＶＣＣＡ電圧差にして出力する。数式１で、Ｖｃｅｌｌは、セル２１０に保存された電圧レベル、ＶＢＬは、プリチャージレベルＶＣＣＡ／２、Ｃｓは、セル２１０に備えられたキャパシタのキャパシタンス、Ｃｂは、ビットラインＢＬ／ＢＬＢ寄生キャパシタンスである。
ΔＶＢＬ＝（Ｖｃｅｌｌ−ＶＢＬ）／（１＋Ｃｓ／Ｃｂ）   ．．．（数式１）
【０００７】
しかし、現在の集積回路メモリ装置の動作電圧が低くなる状況で、感知増幅回路の正確な感知増幅のために、ＭＯＳＦＥＴ ＭＰ０、ＭＰ１、ＭＮ０、ＭＮ１のしきい電圧を低めるのには限界があり、前記ＭＯＳＦＥＴ ＭＰ０、ＭＰ１、ＭＮ０、ＭＮ１に印加されるゲート・ソース間の電圧Ｖｇｓを高めるために、プリチャージ電圧を他のレベル、すなわちＶＣＣＡ／２より高いか、または低くするのにも容易ではない問題がある。
【０００８】
また、感知増幅回路の安定的なデータ感知のために、前記第１感知増幅回路１１２に備えられたＮチャンネルＭＯＳＦＥＴ ＭＮ０、ＭＮ１間のしきい電圧の均一性、及び前記第２感知増幅回路１１３に備えられたＰチャンネルＭＯＳＦＥＴ ＭＰ０、ＭＰ１間のしきい電圧の均一性が要求される。このようなトランジスタ間のしきい電圧のミスマッチは、集積回路メモリ装置での周期的なデータリフレッシュ時に行うデータの感知増幅及び再保存でエラーを発生させ、これにより、性能に悪影響を与えるので、結局、機能を喪失させてしまうという問題点がある。もし、例えば、セル２１０とビットラインＢＬ／ＢＬＢとの間の電荷共有後に、ビットラインＢＬ、ＢＬＢ間の電圧差が、ＮチャンネルＭＯＳＦＥＴ ＭＮ０、ＭＮ１間のしきい電圧のミスマッチ量（以下、オフセットという）より小さければ、感知増幅回路は、正常なデータ感知に失敗する。すなわち、リフレッシュ不良を発生させるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする課題は、ビットライン駆動回路に最小限の素子を追加して、容易にビットラインのプリチャージレベルをＶＣＣＡ／２より高いか、または低くするか、または感知増幅回路に備えられるトランジスタのしきい電圧オフセットを補償できる集積回路メモリ装置のビットライン駆動回路を提供するところにある。
本発明が解決しようとする他の課題は、前記ビットライン駆動回路を利用して改善されたプリチャージスキームによる感知増幅回路の安定的な動作を提供する集積回路メモリ装置のビットライン駆動方法を提供するところにある。
【課題を解決するための手段】
【００１０】
前記課題を解決するための本発明の一面による集積回路メモリ装置のビットライン駆動回路は、ダミーセル、第１感知増幅回路、第２感知増幅回路、プリチャージ回路、及び補助回路を備えることを特徴とする。前記ダミーセルは、第１基準信号または第２基準信号に応答して、第１ダミーキャパシタと第１ビットラインに連結されたメモリセルキャパシタとの電荷を共有させるか、または第２ダミーキャパシタと第２ビットラインに連結されたメモリセルキャパシタとの電荷を共有させる。前記第１感知増幅回路は、前記電荷共有による前記第１ビットラインと前記第２ビットラインとの間の電圧差を、第１電源電圧を利用して感知増幅する。前記第２感知増幅回路は、前記電荷共有による前記ビットライン間の前記電圧差を、第２電源電圧を利用して感知増幅する。前記プリチャージ回路は、前記第１感知増幅回路及び前記第２感知増幅回路の感知増幅動作後に、第３電源電圧を利用して、前記第１ビットライン及び前記第２ビットラインを短絡させてプリチャージする。前記補助回路は、前記感知増幅によって、前記第１ビットラインまたは前記第２ビットラインに維持されている電圧レベルを前記プリチャージ前に新たなレベルに変更させる。前記補助回路は、前記第１電源電圧と前記第２電源電圧との中間レベル方向に変更させ、前記プリチャージ回路は、前記第１電源電圧と前記第２電源電圧との中間レベルより低いか、または高いレベルにプリチャージすることを特徴とする。
【００１１】
前記課題を解決するための本発明の他の面による集積回路メモリ装置のビットライン駆動回路は、第１感知増幅回路、第２感知増幅回路、プリチャージ回路、及び補助回路を備えることを特徴とする。前記第１感知増幅回路は、第４電源電圧を利用して第１ビットライン及び第２ビットラインそれぞれを、前記第４電源電圧から第１ ＭＯＳＦＥＴ及び第２ ＭＯＳＦＥＴそれぞれのしきい電圧ほど変更された電圧にし、次いで、前記第１ビットラインまたは前記第２ビットラインとメモリセルキャパシタとの間の電荷共有によって、前記第１ビットラインと前記第２ビットラインとの間に生じる電圧差を、第１電源電圧を利用して感知増幅する。前記第２感知増幅回路は、前記電荷共有による前記ビットライン間の前記電圧差を、第２電源電圧を利用して感知増幅する。前記プリチャージ回路は、前記第１感知増幅回路及び前記第２感知増幅回路の感知増幅動作後に、第３電源電圧を利用して、前記第１ビットライン及び前記第２ビットラインを短絡させてプリチャージする。前記補助回路は、前記感知増幅によって、前記第１ビットラインまたは前記第２ビットラインに維持されている電圧レベルを前記プリチャージ前に新たなレベルに変更させる。
【００１２】
前記他の課題を解決するための本発明の一面による集積回路メモリ装置のビットライン駆動方法は、第１基準信号または第２基準信号に応答して、第１ダミーキャパシタと第１ビットラインに連結されたメモリセルキャパシタとの電荷を共有させるか、または第２ダミーキャパシタと第２ビットラインに連結されたメモリセルキャパシタとの電荷を共有させるステップ、前記電荷共有による前記第１ビットラインと前記第２ビットラインとの間の電圧差を、第１電源電圧を利用して感知増幅するステップ、前記電荷共有による前記ビットライン間の前記電圧差を、第２電源電圧を利用して感知増幅するステップ、前記第１感知増幅回路及び前記第２感知増幅回路の感知増幅動作後に、第３電源電圧を利用して、前記第１ビットライン及び前記第２ビットラインを短絡させてプリチャージするステップ、及び前記感知増幅によって、前記第１ビットラインまたは前記第２ビットラインに維持されている電圧レベルを前記プリチャージ前に新たなレベルに変更させるステップを含むことを特徴とする。
【００１３】
前記他の課題を解決するための本発明の他の面による集積回路メモリ装置のビットライン駆動方法は、第４電源電圧を利用して、第１ビットライン及び第２ビットラインそれぞれを前記第４電源電圧から第１ ＭＯＳＦＥＴ及び第２ ＭＯＳＦＥＴそれぞれのしきい電圧ほど変更された電圧にするステップ、前記第１ビットラインまたは前記第２ビットラインとメモリセルキャパシタとの間の電荷共有によって、前記第１ビットラインと前記第２ビットラインとの間に生じる電圧差を、第１電源電圧を利用して感知増幅するステップ、前記電荷共有による前記ビットライン間の前記電圧差を、第２電源電圧を利用して感知増幅するステップ、前記第１感知増幅回路及び前記第２感知増幅回路の感知増幅動作後に、第３電源電圧を利用して、前記第１ビットライン及び前記第２ビットラインを短絡させてプリチャージするステップ、及び前記感知増幅によって、前記第１ビットラインまたは前記第２ビットラインに維持されている電圧レベルを前記プリチャージ前に新たなレベルに変更させるステップを含むことを特徴とする。
【発明の効果】
【００１４】
本発明による集積回路メモリ装置では、感知増幅器を構成するトランジスタのゲート・ソース間の電圧Ｖｇｓを上昇させ、ビットラインＢＬ、ＢＬＢでの電荷共有後の電圧差ΔＶＢＬを一定に維持させ、感知増幅回路に備えられるトランジスタのしきい電圧オフセットを除去できるので、工程変化があるか、または低電圧動作条件でも安定的にリフレッシュ特性を改善できる。
【発明を実施するための最良の形態】
【００１５】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００１６】
図４は、本発明の第１実施形態によるメモリセル４１０、及びビットライン駆動回路４８０を備えるセルアレイ４００を示す図面である。前記セルアレイ４００は、複数のビットライン対、それらに連結されたメモリセル及びビットライン駆動回路を備えるが、図４には、一つのビットライン対ＢＬ、ＢＬＢと連結されたメモリセル４１０及びビットライン駆動回路４８０のみを簡略に示した。一つのセル４１１は、ＭＯＳＦＥＴ ４１２及びキャパシタ４１３からなり、前記メモリセル４１０には、このようなセル４１１が複数個備えられる。前記メモリセル４１０に備えられるセルは、図４に示すように、第１ビットラインＢＬまたは第２ビットラインＢＬＢに一回ずつ交互に連結されうる。本発明の第１実施形態による集積回路メモリ装置のビットライン駆動回路４８０は、ダミーセル４２０、第１感知増幅回路４３０、第２感知増幅回路４４０、補助回路４５０及びプリチャージ回路４７０を備える。その外にも、前記ビットライン駆動回路４８０は、第１電源電圧ＶＳＳをＬＡＢラインに伝達するためのＭＯＳＦＥＴ ４６０を備える。前述したＩＯライン（図示せず）及びＩＯラインに伝達されたＩＯデータを感知増幅するＩＯ感知増幅器（図示せず）は、説明の便宜上、図４に示されていない。図４のビットライン駆動回路４８０の動作説明のために、図５のタイミング図が参照される。図５において、ＶＢＬ、ＶＰＰ、ＶＰＰ２、ＶＢＢ２、ＶＣＣＡ、及びＶＳＳは、該当ライン駆動のための相異なるソース電圧レベルを表す。これは、図７、図９、及び図１１でも同様である。
【００１７】
図４において、前記ダミーセル４２０は、第１ビットラインＢＬに連結されたメモリセルキャパシタ（例えば、４１３）のデータを読み取るとき、第２ビットラインＢＬＢとの電荷共有のためのＭＯＳＦＥＴ ４２１、４２２及びダミーキャパシタ４２５を備え、第２ビットラインＢＬＢに連結されたメモリセルキャパシタ（例えば、４１４）のデータを読み取るとき、第１ビットラインＢＬとの電荷共有のためのＭＯＳＦＥＴ ４２３、４２４及びダミーキャパシタ４２６を備える。周知のように、メモリ装置のビットライン駆動回路は、プリチャージ動作、電荷共有動作、及び感知増幅動作を反復的に行う。ここで、前記ダミーセル４２０は、メモリセルデータリード時に行われる感知増幅回路４３０、４４０の感知増幅動作前に、ビットラインＢＬ、ＢＬＢ間に安定的な電荷共有を行わせる。すなわち、前記ダミーセル４２０は、ビットラインＢＬ、ＢＬＢでの電荷共有後の電圧差ΔＶＢＬを一定に維持させて、安定的な感知増幅動作の助けになる。すなわち、メモリセル４１０で第１ビットラインＢＬに連結されたセルが選択された場合に、前記ダミーセル４２０は、第１基準信号ＲＥＦ＿ＷＬ０に応答して、ＭＯＳＦＥＴ ４２２により第２ビットラインＢＬＢに接続される第１ダミーキャパシタ４２５と、第１ビットラインＢＬに接続されたセルキャパシタ（例えば、４１３）との電荷を共有させ、第２基準信号ＲＥＦ＿ＷＬ１に応答して、ＭＯＳＦＥＴ ４２４により第１ビットラインＢＬに接続される第２ダミーキャパシタ４２６と、第２ビットラインＢＬＢに接続されたセルキャパシタ（例えば、４１４）との電荷を共有させる。例えば、図５において、ＰＥＱＬ信号がアクティブにされるとき、ダミーキャパシタ４２５、４２６は、予めＶＣＣＡ／２電圧で充電された状態で、ワードラインＷＬｎ−１が選択された場合は、第１ビットラインＢＬに連結されたセルが選択された場合であって、この時には、第１基準信号ＲＥＦ＿ＷＬ０によって、第１ダミーキャパシタ４２５と第１ビットラインＢＬに連結されたセルキャパシタ４１３との電荷が共有される。これにより、ビットラインＢＬ、ＢＬＢ間にも安定的な電荷共有がなされる。ここで、ダミーキャパシタ４２５、４２６のキャパシタンスＣＳは、メモリセル４１０に備えられる各セルキャパシタのキャパシタンスＣＳと同一である。
【００１８】
図４において、前記第１感知増幅回路４３０は、ＮチャンネルＭＯＳＦＥＴ ＭＮ０、ＭＮ１から構成され、メモリセルと前記ダミーセル４２０との前記電荷共有後に、前記第１ビットラインＢＬと前記第２ビットラインＢＬＢとの間の電圧差を、第１電源電圧ＶＳＳを利用して感知増幅して、前記ビットラインＢＬ、ＢＬＢの電圧差をさらに大きくする。前記ビットラインＢＬ、ＢＬＢの電圧差の増幅は、前記第２感知増幅回路４４０との相互動作によりさらに速くて正確になる。前記第２感知増幅回路４４０は、ＰチャンネルＭＯＳＦＥＴ ＭＰ０、ＭＰ１から構成され、メモリセルと前記ダミーセル４２０との前記電荷共有後に、前記ビットラインＢＬ、ＢＬＢ間の前記電圧差を、第２電源電圧ＶＣＣＡを利用して感知増幅して、前記ビットラインＢＬ、ＢＬＢの電圧差をさらに大きくする。前記第１電源電圧ＶＳＳは、ＬＡＮＧ信号に応答して、ＬＡＢラインを通じて前記第１感知増幅回路４３０に入力され、前記第２電源電圧ＶＣＣＡは、ＬＡＰＧ信号に応答して、ＬＡラインを通じて前記第２感知増幅回路４４０に入力される。
【００１９】
前記プリチャージ回路４７０は、複数のＭＯＳＦＥＴ ４７１〜４７５を備え、前記第１感知増幅回路４３０及び前記第２感知増幅回路４４０の感知増幅動作後に、第３電源電圧ＶＢＬを利用して、前記第１ビットラインＢＬ及び前記第２ビットラインＢＬＢを短絡させてプリチャージする。この際、ＰＥＱＬ信号に応答して前記ビットラインＢＬ、ＢＬＢが短絡され、ＰＩＳＯＬ信号に応答して前記ビットラインＢＬ、ＢＬＢが感知増幅回路と遮断される。
【００２０】
しかし、前記プリチャージ回路４７０のみでは、前記ビットラインＢＬ、ＢＬＢを前記第１電源電圧ＶＳＳと前記第２電源電圧ＶＣＣＡとの中間レベルＶＣＣＡ／２より低いか、または高いレベルにプリチャージし難いので、まず、本発明の第１実施形態では、前記補助回路４５０を利用して、ＶＣＣＡ／２より低いレベルで前記ビットラインＢＬ、ＢＬＢをプリチャージさせるスキームを提案する。
【００２１】
図４において、前記補助回路４５０は、ＰチャンネルＭＯＳＦＥＴ ４５１、ＮチャンネルＭＯＳＦＥＴ ４５５、第１インバータ４５２、第２インバータ４５３、及びＮＯＲロジック４５４を備える。前記補助回路４５０は、前記第２感知増幅回路４４０の感知増幅のために、ＬＡＰＧ信号に応答して第２電源電圧ＶＣＣＡを提供するだけでなく、特に、前記感知増幅回路４３０、４４０の前記感知増幅により、前記第１ビットラインＢＬまたは前記第２ビットラインＢＬＢに維持されている電圧レベルを、図５のＡ、Ｃのように、前記プリチャージ前に新たなレベルに変更させる。例えば、前記感知増幅後に、前記ビットラインＢＬ、ＢＬＢそれぞれは、第１電源電圧ＶＳＳまたは第２電源電圧ＶＣＣＡレベルに上昇し、次いで、前記プリチャージ前にＬＡＰＧ信号が論理ハイ状態になれば、前記補助回路４５０によりＬＡライン（プルアップノード）は、瞬間的に第２電源電圧ＶＣＣＡより低いレベルとなる。この際、前記第２感知増幅回路４４０の動作により、前記ビットラインＢＬ、ＢＬＢのうち第２電源電圧ＶＣＣＡレベルにあるビットラインは、前記第１電源電圧ＶＳＳと前記第２電源電圧ＶＣＣＡとの中間レベル方向に変更される。例えば、メモリセルデータが“１”であれば、前記感知増幅回路４３０、４４０の前記感知増幅により、第１ビットラインＢＬが第２電源電圧ＶＣＣＡレベルに上昇し、これにより、前記補助回路４５０により、ＬＡラインが瞬間的に第２電源電圧ＶＣＣＡより低いレベルとなるとき、図５のＡに示すように、第１ビットラインＢＬが、前記第２電源電圧ＶＣＣＡから前記第１電源電圧ＶＳＳと前記第２電源電圧ＶＣＣＡとの中間レベル方向に下降する。同様に、メモリセルデータが“０”であれば、前記感知増幅回路４３０、４４０の前記感知増幅により、第２ビットラインＢＬＢが第２電源電圧ＶＣＣＡレベルに上昇し、これにより、前記補助回路４５０により、ＬＡラインが瞬間的に第２電源電圧ＶＣＣＡより低いレベルとなるとき、図５のＣに示すように、第２ビットラインＢＬＢが、前記第２電源電圧ＶＣＣＡから前記第１電源電圧ＶＳＳと前記第２電源電圧ＶＣＣＡとの中間レベル方向に下降する。
【００２２】
これにより、前記補助回路４５０の動作によって、ビットラインＢＬ、ＢＬＢのうち高電圧レベルである方のレベルが低くなるので、ＰＥＱＬ信号が論理ハイ状態となれば、前記ビットラインＢＬ、ＢＬＢは、前記第１電源電圧ＶＳＳと前記第２電源電圧ＶＣＣＡとの中間レベルＶＣＣＡ／２より低いレベルにプリチャージされる（図５のＢ及びＤ参照）。このように、前記補助回路４５０を利用して、ビットラインＢＬ、ＢＬＢをＶＣＣＡ／２より低くプリチャージすれば、第２感知増幅回路４４０を構成するトランジスタＭＰ０、ＭＰ１のゲート・ソース間の電圧Ｖｇｓを上昇させるので、ビットラインＢＬ、ＢＬＢの電圧レベルのうち低い方の電圧レベルＶＳＳに対する感知マージンを向上させることができる。
【００２３】
図６は、本発明の第２実施形態によるメモリセル６１０、及びビットライン駆動回路６８０を備えるセルアレイ６００を示す図面である。図７は、図６のビットライン駆動回路６８０の動作のための制御信号とこれによるビットラインＢＬ、ＢＬＢの動作状態を示すタイミング図である。図６に示すように、図４と同様に、前記メモリセル６１０には、セルデータ“１”または“０”を保存するセルが複数個備えられ、本発明の第２実施形態による集積回路メモリ装置のビットライン駆動回路６８０は、ダミーセル６２０、第１感知増幅回路６３０、第２感知増幅回路６４０、補助回路６５０及びプリチャージ回路６７０を備える。その他にも、前記ビットライン駆動回路６８０は、第２電源電圧ＶＣＣＡをＬＡラインに伝達するためのＭＯＳＦＥＴ ６６０を備える。図６の構成要素及びそれらの動作は、図４とほぼ同一であり、同一な動作説明は省略する。
【００２４】
ただし、本発明の第２実施形態による図６の補助回路６５０は、図４の補助回路４５０に備えられたＮＯＲロジック４５４及びＮチャンネルＭＯＳＦＥＴ ４５５の代りに、ＮＡＮＤロジック６５４及びＰチャンネルＭＯＳＦＥＴ ６５５を備える。図６のような本発明の第２実施形態では、前記補助回路６５０がＬＡＢライン（プルダウンノード）を通じて、前記第１感知増幅回路６３０に入力される第１電源電圧ＶＳＳの入力を制御して、ＶＣＣＡ／２より高いレベルに前記ビットラインＢＬ、ＢＬＢをプリチャージさせるスキームを提案する。
【００２５】
図６において、前記補助回路６５０は、前記第１感知増幅回路６３０の感知増幅のために、ＬＡＮＧ信号に応答して第１電源電圧ＶＳＳを提供するだけでなく、特に、前記感知増幅回路６３０、６４０の感知増幅により、前記第１ビットラインＢＬまたは前記第２ビットラインＢＬＢに維持されている電圧レベルを、図７のＡ及びＣのように、前記プリチャージ前に新たなレベルに変更させる。例えば、感知増幅回路６３０、６４０の感知増幅後に、前記ビットラインＢＬ、ＢＬＢそれぞれは、第１電源電圧ＶＳＳまたは第２電源電圧ＶＣＣＡレベルに上昇し、次いで、前記プリチャージ前にＬＡＮＧ信号が論理ロー状態となれば、前記補助回路６５０によってＬＡＢラインは、瞬間的に第１電源電圧ＶＳＳより低いレベルとなる。この際、前記第１感知増幅回路６３０の動作により、前記ビットラインＢＬ、ＢＬＢのうち第１電源電圧ＶＳＳレベルにあるビットラインは、前記第１電源電圧ＶＳＳと前記第２電源電圧ＶＣＣＡとの中間レベル方向に変更される。例えば、メモリセルデータが“１”であれば、前記感知増幅回路６３０、６４０の感知増幅によって、第２ビットラインＢＬＢが第１電源電圧ＶＳＳレベルに増幅され、これにより、前記補助回路６５０によって、ＬＡＢラインが瞬間的に第１電源電圧ＶＳＳより高いレベルとなるとき、図７のＡに示すように、第２ビットラインＢＬＢが、前記第１電源電圧ＶＳＳから前記第１電源電圧ＶＳＳと前記第２電源電圧ＶＣＣＡとの中間レベル方向に上昇する。同様に、メモリセルデータが“０”であれば、前記感知増幅回路６３０、６４０の感知増幅により、第１ビットラインＢＬが、第１電源電圧ＶＳＳレベルに上昇し、これにより、前記補助回路６５０によって、ＬＡＢラインが瞬間的に第１電源電圧ＶＳＳより高いレベルとなるとき、図７のＣに示すように、第１ビットラインＢＬが、前記第１電源電圧ＶＳＳから前記第１電源電圧ＶＳＳと前記第２電源電圧ＶＣＣＡとの中間レベル方向に上昇する。
【００２６】
これにより、前記補助回路６５０の動作により、ビットラインＢＬ、ＢＬＢのうち低電圧レベルである方のレベルが上昇するので、ＰＥＱＬ信号が論理ハイ状態となれば、前記ビットラインＢＬ、ＢＬＢは、前記第１電源電圧ＶＳＳと前記第２電源電圧ＶＣＣＡとの中間レベルＶＣＣＡ／２より高いレベルにプリチャージされる（図７のＢ及びＤ参照）。このように、前記補助回路６５０を利用してビットラインＢＬ、ＢＬＢをＶＣＣＡ／２より高くプリチャージすれば、第１感知増幅回路６３０を構成するトランジスタＭＮ０、ＭＮ１のゲート・ソース間の電圧Ｖｇｓを上昇させるので、ビットラインＢＬ、ＢＬＢの電圧レベルのうち高電圧レベルＶＣＣＡに対する感知マージンを向上させることができる。
【００２７】
図８は、本発明の第３実施形態によるメモリセル８１０、及びビットライン駆動回路８８０を備えるセルアレイ８００を簡略に示す図面である。図４または図６と同様に、図８でも、前記セルアレイ８００は、複数のビットライン対、それらに連結されたメモリセル及びビットライン駆動回路を備えるが、一つのビットライン対ＢＬ、ＢＬＢと連結されたメモリセル８１０及びビットライン駆動回路８８０のみを簡略に示した。前記メモリセル８１０には、一つのＭＯＳＦＥＴ及び一つのキャパシタからなるセル８１１が複数個備えられる。本発明の第３実施形態による集積回路メモリ装置のビットライン駆動回路８８０は、第１感知増幅回路８２０、第２感知増幅回路８３０、補助回路８４０、オフセット制御回路８５０、及びプリチャージ回路８６０を備える。ここでも、ＩＯライン（図示せず）及びＩＯラインに伝達されたＩＯデータを感知増幅するＩＯ感知増幅器（図示せず）は、説明の便宜上、図８に示されていない。図８のビットライン駆動回路８８０の動作説明のために、図９のタイミング図が参照される。前記第２感知増幅回路８３０、前記補助回路８４０、及び前記プリチャージ回路８６０の動作は、図４の第２感知増幅回路４４０、補助回路４５０、及びプリチャージ回路４７０と同一であるので、ここではその説明が略述され、前記第１感知増幅回路８２０、前記補助回路８４０、及びオフセット制御回路８５０の動作を中心に説明する。
【００２８】
本発明の第３実施形態では、図４の補助回路４５０と同じ構成及び動作を行う前記補助回路８４０を利用して、ＶＣＣＡ／２より低いレベルで前記ビットラインＢＬ、ＢＬＢをプリチャージさせるスキームを使用するだけでなく、前記第１感知増幅回路８２０を構成するＮチャンネルＭＯＳＦＥＴ ＭＮ０、ＭＮ１のしきい電圧オフセットを補償するスキームを提案する。前記補助回路８４０により、前記ビットラインＢＬ、ＢＬＢをＶＣＣＡ／２より低いレベルにプリチャージさせる方法は、図４で説明されたので、ここでは、前記第１感知増幅回路８２０でのＮチャンネルＭＯＳＦＥＴ ＭＮ０、ＭＮ１のしきい電圧オフセットの補償動作について説明する。前記第２感知増幅回路８３０のＰチャンネルＭＯＳＦＥＴ ＭＰ０、ＭＰ１のしきい電圧オフセットを補償するためのビットライン駆動回路８８０は、後に図１０で説明される。
【００２９】
前記第１感知増幅回路８２０は、第１ ＭＯＳＦＥＴ ＭＮ０、第２ ＭＯＳＦＥＴ ＭＮ１、第３ ＭＯＳＦＥＴ ＭＮ２、第４ ＭＯＳＦＥＴ ＭＮ３、第５ ＭＯＳＦＥＴ ＭＮ４、及び第６ ＭＯＳＦＥＴ ＭＮ５を備える。前記第１ ＭＯＳＦＥＴ ＭＮ０は、ゲート電極が第１ノードＮ１に接続され、ソース／ドレイン電極のうちいずれか一つが前記第１ビットラインＢＬに接続され、ソース／ドレイン電極のうち他の一つが第４電源電圧ＶＣＣＡ２を受ける。前記第２ ＭＯＳＦＥＴ ＭＮ１は、ゲート電極が第２ノードＮ２に接続され、ソース／ドレイン電極のうちいずれか一つが前記第２ビットラインＢＬＢに接続され、ソース／ドレイン電極のうち他の一つが前記第４電源電圧ＶＣＣＡ２を受ける。前記第３ ＭＯＳＦＥＴ ＭＮ２は、ゲート電極が第１制御信号ＰＣＯＭＰを受け、ソース／ドレイン電極のうちいずれか一つが前記第１ノードＮ１に接続され、ソース／ドレイン電極のうち他の一つが前記第４電源電圧ＶＣＣＡ２を受ける。前記第４ ＭＯＳＦＥＴ ＭＮ３は、ゲート電極が前記第１制御信号を受け、ソース／ドレイン電極のうちいずれか一つが前記第２ノードＮ２に接続され、ソース／ドレイン電極のうち他の一つが前記第４電源電圧ＶＣＣＡ２を受ける。前記第５ ＭＯＳＦＥＴ ＭＮ４は、ゲート電極が第２制御信号ＰＳＥＮを受け、ソース／ドレイン電極のうちいずれか一つが前記第１ノードＮ１に接続され、ソース／ドレイン電極のうち他の一つが前記第２ビットラインＢＬＢに接続される。前記第６ ＭＯＳＦＥＴ ＭＮ５は、ゲート電極が前記第２制御信号を受け、ソース／ドレイン電極のうちいずれか一つが前記第２ノードＮ２に接続され、ソース／ドレイン電極のうち他の一つが前記第１ビットラインＢＬに接続される。
【００３０】
前記第１感知増幅回路８２０は、ワードライン（例えば、ＷＬｎ−１）が選択されて論理ハイ状態にアクティブにされる前に、前記第１ ＭＯＳＦＥＴ ＭＮ０と前記第２ ＭＯＳＦＥＴ ＭＮ１との間のしきい電圧オフセットαを除去する（図９参照）。オフセット除去ステップで、ＰＢＬＵＰＢ信号は、論理ロー状態であり、ＰＣＯＭＰ信号は、論理ハイ状態であり、ＰＳＥＮ信号は、論理ロー状態である。この際、第３ ＭＯＳＦＥＴ ＭＮ２及び第４ ＭＯＳＦＥＴ ＭＮ３は、ダイオード動作を行い、これにより、第１ビットラインＢＬにはＶＣＣＡ２−Ｖｔ，ＭＮ０電圧が、第２ビットラインＢＬＢにはＶＣＣＡ２−Ｖｔ，ＭＮ１電圧が現れる。ここで、Ｖｔ，ＭＮ０及びＶｔ，ＭＮ１それぞれは、第１ ＭＯＳＦＥＴ ＭＮ０及び第２ ＭＯＳＦＥＴ ＭＮ１のしきい電圧である。このようにオフセット除去動作後、ワードライン（例えば、ＷＬｎ−１）がアクティブにされる前に、ＰＢＬＵＰＢ信号が論理ハイ状態、ＰＣＯＭＰ信号が論理ロー状態、及びＰＳＥＮ信号が論理ハイ状態となれば、そのときから前記ＭＯＳＦＥＴ ＭＮ０、ＭＮ１のゲート・ソース間の電圧は同一になる。これにより、ワードライン（例えば、ＷＬｎ−１）がアクティブにされれば、前記第１ビットラインＢＬまたは前記第２ビットラインＢＬＢとメモリセル（例えば、８１１）キャパシタとの間の電荷共有が発生し、この際、ＬＡＮＧ信号が論理ハイ状態となりつつ、第１感知増幅回路８２０の感知増幅動作が行われる。感知増幅動作で、前記第１感知増幅回路８２０は、電荷共有によって前記第１ビットラインＢＬと前記第２ビットラインＢＬＢとの間に生じる電圧差を、第１電源電圧ＶＳＳを利用して感知増幅して、前記ビットラインＢＬ、ＢＬＢの電圧差をさらに大きくする。前記ビットラインＢＬ、ＢＬＢの電圧差の増幅は、前記第２感知増幅回路８３０との相互動作によってさらに速くて正確になる。図４で説明されたように、前記第２感知増幅回路８３０は、前記電荷共有後に前記ビットラインＢＬ、ＢＬＢ間の前記電圧差を、第２電源電圧ＶＣＣＡを利用して感知増幅して、前記ビットラインＢＬ、ＢＬＢの電圧差をさらに大きくする。前記第１電源電圧ＶＳＳは、ＬＡＮＧ信号に応答して、ＬＡＢラインを通じて前記第１感知増幅回路８２０に入力され、前記第２電源電圧ＶＣＣＡは、ＬＡＰＧ信号に応答して、ＬＡラインを通じて前記第２感知増幅回路８３０に入力される。
【００３１】
前記プリチャージ回路８６０は、図４で説明されたように、前記第１感知増幅回路８２０及び前記第２感知増幅回路８３０の感知増幅動作後に、第３電源電圧ＶＢＬを利用して、前記第１ビットラインＢＬ及び前記第２ビットラインＢＬＢを短絡させてプリチャージする。ここで、ＰＥＱＬ信号に応答して前記ビットラインＢＬ、ＢＬＢが短絡され、ＰＩＳＯＬ信号に応答して、前記ビットラインＢＬ、ＢＬＢが感知増幅回路と遮断される。ここで、第３電源電圧ＶＢＬは、図９に示すように、ＶＣＣＡ／３を使用することが望ましい。
【００３２】
前記第４電源電圧ＶＣＣＡ２は、数式２のように、ＶＣＣＡ／２に前記ＭＯＳＦＥＴ ＭＮ０、ＭＮ１のしきい電圧Ｖｔ１ほど加算した電圧より若干高い電圧を使用する。数式２で、Ｖα１は、数十ｍＶ程度であることが望ましい。
ＶＣＣＡ２＝ＶＣＣＡ／２＋Ｖｔ１＋Ｖα１                           ．．．（数式２）
これにより、前記オフセット除去ステップでは、前記ビットラインＢＬ、ＢＬＢのレベルがＶＣＣＡ／２より高くなることができる。これは、メモリセルとビットラインとの間の電荷共有時、第１ビットラインＢＬと第２ビットラインＢＬＢとの間の電圧差を小さくして安定的な感知増幅を妨害するので、これを防止するために前記補助回路８４０が利用される。すなわち、前記補助回路８４０は、図４で説明されたように、前記第２感知増幅回路８３０の感知増幅のために、ＬＡＰＧ信号に応答して第２電源電圧ＶＣＣＡを提供するだけでなく、特に、前記感知増幅回路８２０、８３０の前記感知増幅により、前記第１ビットラインＢＬまたは前記第２ビットラインＢＬＢに維持されている電圧レベルを、図９のＡのように、前記プリチャージ前に新たなレベルに変更させる。例えば、前記感知増幅後に、前記ビットラインＢＬ、ＢＬＢそれぞれは、第１電源電圧ＶＳＳまたは第２電源電圧ＶＣＣＡレベルに増幅され、次いで、前記プリチャージ前にＬＡＰＧ信号が論理ハイ状態となれば、前記補助回路８４０により、ＬＡラインは、瞬間的に第２電源電圧ＶＣＣＡより低いレベルとなる。この際、前記第２感知増幅回路８３０の動作により、前記ビットラインＢＬ、ＢＬＢのうち第２電源電圧ＶＣＣＡレベルにあるビットラインは、前記第１電源電圧ＶＳＳと前記第２電源電圧ＶＣＣＡとの中間レベル方向に変更される。
【００３３】
このように、本発明の第３実施形態によって、前記補助回路８４０により、ビットラインＢＬ、ＢＬＢの電圧レベルのうち低電圧レベルＶＳＳに対する感知マージンを向上できるだけでなく、前記第１感知増幅回路８２０でしきい電圧オフセットが除去されるので、安定的な感知増幅動作が可能である。
【００３４】
図１０は、本発明の第４実施形態によるメモリセル１０１０、及びビットライン駆動回路１０８０を備えるセルアレイ１０００を簡略に示す図面である。図１１は、図１０のビットライン駆動回路１０８０の動作のための制御信号とこれによるビットラインＢＬ、ＢＬＢの動作状態を示すタイミング図である。図１０に示すように、図８と同様に、前記メモリセル１０１０には、セルデータ“１”または“０”を保存するセルが複数個備えられ、本発明の第４実施形態による集積回路メモリ装置のビットライン駆動回路１０８０は、第１感知増幅回路１０２０、第２感知増幅回路１０３０、補助回路１０４０、オフセット制御回路１０５０及びプリチャージ回路１０６０を備える。図１０の構成要素及びそれらの動作は、図８とほぼ同一であり、同一な動作説明は省略する。
【００３５】
ただし、図８の第１感知増幅回路８２０、補助回路８４０、及びオフセット制御回路８５０の動作と比較して、本発明の第４実施形態による図１０の第１感知増幅回路１０２０、補助回路１０４０、及びオフセット制御回路１０５０の動作を中心に説明する。図１０のような本発明の第４実施形態では、前記補助回路１０４０がＬＡＢラインに、前記第２感知増幅回路１０３０に入力される第１電源電圧ＶＳＳの入力を制御して、ＶＣＣＡ／２より高いレベルに前記ビットラインＢＬ、ＢＬＢをプリチャージさせるスキーム、及び前記第１感知増幅回路１０２０を構成するＰチャンネルＭＯＳＦＥＴ ＭＰ０、ＭＰ１のしきい電圧オフセットを補償するスキームを提案する。
【００３６】
図１０において、前記第１感知増幅回路１０２０は、ワードライン（例えば、ＷＬｎ−１）が選択されて論理ハイ状態にアクティブにされる前に、ＭＯＳＦＥＴ ＭＰ０、ＭＰ１間のしきい電圧オフセットαを除去する（図１１参照）。オフセット除去ステップで、ＰＢＬＤＮ信号は、論理ハイ状態であり、ＰＣＯＭＰ信号は、論理ハイ状態であり、ＰＳＥＮ信号は、論理ロー状態である。この際、ＭＯＳＦＥＴ ＭＮ２、ＭＮ３は、ダイオード動作を行い、これにより、第１ビットラインＢＬにはＶＳＳ２−Ｖｔ，ＭＰ０電圧が、第２ビットラインＢＬＢにはＶＳＳ２−Ｖｔ，ＭＰ１電圧が現れる。ここで、Ｖｔ，ＭＮ０及びＶｔ，ＭＮ１それぞれは、第１ ＭＯＳＦＥＴ ＭＮ０及び第２ ＭＯＳＦＥＴ ＭＮ１のしきい電圧である。このようにオフセット除去動作後、ワードライン（例えば、ＷＬｎ−１）がアクティブにされる前に、ＰＢＬＤＮ信号が論理ロー状態、ＰＣＯＭＰ信号が論理ロー状態、及びＰＳＥＮ信号が論理ハイ状態となれば、そのときから前記ＭＯＳＦＥＴ ＭＰ０、ＭＰ１のゲート・ソース間の電圧は同一になる。これにより、ワードライン（例えば、ＷＬｎ−１）がアクティブにされれば、前記第１ビットラインＢＬまたは前記第２ビットラインＢＬＢとメモリセル（例えば、８１１）キャパシタとの間の電荷共有が発生し、この際、ＬＡＰＧ信号が論理ロー状態となりつつ、第１感知増幅回路１０２０の感知増幅動作が行われる。感知増幅動作で、前記第１感知増幅回路１０２０は、電荷共有によって前記第１ビットラインＢＬと前記第２ビットラインＢＬＢとの間に生じる電圧差を、第２電源電圧ＶＣＣＡを利用して感知増幅して、前記ビットラインＢＬ、ＢＬＢの電圧差をさらに大きくする。
【００３７】
前記プリチャージ回路１０６０は、前記第１感知増幅回路１０２０及び前記第２感知増幅回路１０３０の感知増幅動作後に、第３電源電圧ＶＢＬを利用して、前記第１ビットラインＢＬ及び前記第２ビットラインＢＬＢを短絡させてプリチャージする。ここで、第３電源電圧ＶＢＬは、図９に示すように、２／３ＶＣＣＡを使用することが望ましい。
【００３８】
前記第４電源電圧ＶＳＳ２は、数式３のように、ＶＣＣＡ／２から前記ＭＯＳＦＥＴ ＭＮ０、ＭＮ１のしきい電圧Ｖｔ２ほど減算した電圧より若干低い電圧を使用する。数式３で、Ｖα２は、数十ｍＶ程度であることが望ましい。
ＶＳＳ２＝ＶＣＣＡ／２−Ｖｔ２−Ｖα２             ．．．（数式３）
これにより、前記オフセット除去ステップでは、前記ビットラインＢＬ、ＢＬＢのレベルがＶＣＣＡ／２より小さくなることができる。これは、メモリセルとビットラインとの間の電荷共有時、第１ビットラインＢＬと第２ビットラインＢＬＢとの間の電圧差を小さくして安定的な感知増幅を妨害するので、これを防止するために前記補助回路１０４０が利用される。すなわち、前記補助回路１０４０は、図６と同様に、前記第２感知増幅回路１０３０の感知増幅のために、ＬＡＮＧ信号に応答して第１電源電圧ＶＳＳを提供するだけでなく、特に、前記感知増幅回路１０２０、１０３０の前記感知増幅により、前記第１ビットラインＢＬまたは前記第２ビットラインＢＬＢに維持されている電圧レベルを、図１１のＡのように、前記プリチャージ前に新たなレベルに変更させる。例えば、前記感知増幅後に、前記ビットラインＢＬ、ＢＬＢそれぞれは、第１電源電圧ＶＳＳまたは第２電源電圧ＶＣＣＡレベルに増幅され、次いで、前記プリチャージ前にＬＡＮＧ信号が論理ロー状態となれば、前記補助回路１０４０により、ＬＡＢラインは、瞬間的に第１電源電圧ＶＳＳより高いレベルとなる。この際、前記第２感知増幅回路１０３０の動作により、前記ビットラインＢＬ、ＢＬＢのうち第１電源電圧ＶＳＳレベルにあるビットラインは、前記第１電源電圧ＶＳＳと前記第２電源電圧ＶＣＣＡとの中間レベル方向に上昇する。
【００３９】
このように、本発明の第４実施形態によって、前記補助回路１０４０により、ビットラインＢＬ、ＢＬＢの電圧レベルのうち高電圧レベルＶＣＣＡに対する感知マージンを向上できるだけでなく、前記第１感知増幅回路１０２０でしきい電圧オフセットが除去されるので、安定的な感知増幅動作が可能である。
【００４０】
前述したように、本発明の実施形態による集積回路メモリ装置のビットライン駆動回路４８０、６８０、８８０、１０８０では、感知増幅回路に構成されるトランジスタのゲート・ソース間の電圧Ｖｇｓを上昇させるために、補助回路４５０、６５０を利用して、ビットラインＢＬ、ＢＬＢをＶＣＣＡ／２より高いか、または低くプリチャージする新たなスキームを利用する。また、ダミーセル４２０、６２０により、セルデータ“１”及び“０”に対するビットラインＢＬ、ＢＬＢでの電荷共有後の電圧差ΔＶＢＬを一定に維持させることができる。そして、オフセット制御回路８５０、１０５０の制御を受ける第１感知増幅回路８２０、１０２０により、感知増幅回路に備えられるトランジスタのしきい電圧オフセットを除去でき、この際、ビットラインＢＬ、ＢＬＢでの電荷共有後の電圧差ΔＶＢＬを安定化させるために、補助回路８４０、１０４０が利用される。
【００４１】
以上のように、図面と明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に、本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。
【産業上の利用可能性】
【００４２】
本発明は、ＤＲＡＭなどメモリ装置に関連の技術分野に適用可能である。
【図面の簡単な説明】
【００４３】
【図１】一般的な集積回路メモリ装置のブロック図である。
【図２】一般的な集積回路メモリ装置で、セルアレイに備えられるメモリセル及びビットライン駆動回路を示す図面である。
【図３】図２のビットライン駆動回路の動作説明のためのタイミング図である。
【図４】本発明の第１実施形態によって、セルアレイに備えられるメモリセル及びビットライン駆動回路を示す図面である。
【図５】図４のビットライン駆動回路の動作説明のためのタイミング図である。
【図６】本発明の第２実施形態によって、セルアレイに備えられるメモリセル及びビットライン駆動回路を示す図面である。
【図７】図６のビットライン駆動回路の動作説明のためのタイミング図である。
【図８】本発明の第３実施形態によって、セルアレイに備えられるメモリセル及びビットライン駆動回路を示す図面である。
【図９】図８のビットライン駆動回路の動作説明のためのタイミング図である。
【図１０】本発明の第４実施形態によって、セルアレイに備えられるメモリセル及びビットライン駆動回路を示す図面である。
【図１１】図１０のビットライン駆動回路の動作説明のためのタイミング図である。
【符号の説明】
【００４４】
４００  セルアレイ
４１０  メモリセル
４１１  セル
４１２，４２１，４２２，４２３，４２４，４６０，４７１，４７２，４７３，４７４，４７５  ＭＯＳＦＥＴ
４１３  キャパシタ
４１４  メモリセルキャパシタ
４２０  ダミーセル
４２５，４２６  ダミーキャパシタ
４３０  第１感知増幅回路
４４０  第２感知増幅回路
４５０  補助回路
４５１  ＰチャンネルＭＯＳＦＥＴ
４５２  第１インバータ
４５３  第２インバータ
４５４  ＮＯＲロジック
４５５  ＮチャンネルＭＯＳＦＥＴ
４７０  プリチャージ回路
４８０  ビットライン駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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