(57)【要約】【課題】  ＭＩＭ容量素子が形成された銅配線を有する半導体装置を安価につくる。【解決手段】  銅配線２２上の銅拡散防止膜１４とＭＩＭ容量素子の下部電極２７との間に追加した層間膜２６を設け、銅配線２２をＭＩＭ容量素子の下方に配置するようにし、銅配線２２を層間絶縁層１３の溝にＣＭＰ法で形成するとき生ずるDishing現象による銅配線２２と層間絶縁層１３との境界の段差に伴う、この段差での銅拡散防止膜１４の膜厚減少を補いリーク電流を抑制して歩留まり向上をはかると共に、チップ面積を小さくしてウェハあたりの収量を多くできるようにした。【選択図】        図１
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【特許請求の範囲】
【請求項１】
上面の高さが略一定の層間絶縁膜層に埋め込まれる銅配線を有し、該銅配線と前記層間絶縁膜層との境界で前記銅配線の上面が前記層間絶縁膜層の上面に対して凹とされ、前記層間絶縁膜層の上層に容量素子が形成された半導体装置において、
前記層間絶縁膜層及び前記銅配線の前記上面に銅拡散防止膜を設け、
該銅拡散防止膜の上面で前記銅配線の領域内の一端側かつ上方に追加層間膜を形成し、
前記容量素子を、
前記追加層間膜の上面に設けられる下部電極膜と、
該下部電極膜の上面に設けられる誘電膜と、
該誘電膜の上面に設けられる上部電極膜と、により形成した
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記容量素子を、前記上部電極膜と前記下部電極膜を金属材料で形成したＭＩＭ容量素子とした
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記ボンディングパッドを、アルミニウムにより形成した
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記銅拡散防止膜をプラズマＣＶＤで生成した
ことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記銅拡散防止膜を窒化珪素膜とした
ことを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記銅拡散防止膜を炭化珪素膜とした
ことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記追加層間膜を、リアクティブ・イオン・エッチング処理のときに前記銅拡散防止膜との間で選択的にエッチングできる材料で形成した
ことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記追加層間膜を、プラズマＣＶＤでテトラ・エトキシ・シランにより生成された酸化珪素膜としたことを特徴とする半導体装置
【請求項９】
上面の高さが略一定の層間絶縁膜層に埋め込まれる銅配線を有し、該銅配線と前記層間絶縁膜層との境界で前記銅配線の上面が前記層間絶縁膜層の上面に対して凹とされ、前記層間絶縁膜層の上層に容量素子が形成された半導体装置の製造方法において、
前記層間絶縁膜層及び前記銅配線の上面に銅拡散防止膜を設ける工程と、
該銅拡散防止膜の上方に、追加層間膜と下部電極膜と誘電膜と上部電極膜とを順次設ける工程と、
該上部電極膜を前記銅配線の領域内の一端側かつ上方で該一端側と略対向するようにエッチングし上部電極を形成する工程と、
前記誘電膜と前記下部電極膜とを一括でエッチングし、前記上部電極膜と対応する前記誘電膜と前記下部電極を形成する工程と、
前記追加層間膜を選択的にエッチングし、前記下部電極と前記銅拡散防止膜との間に前記下部電極と略同一形状となる前記追加層間膜を形成する工程と、
層間絶縁膜を形成する工程と、
前記銅配線の領域内の他端側の上に配される前記銅拡散防止膜と前記層間絶縁膜と、前記上部電極の上に配される前記層間絶縁膜と、前記下部電極の上に配される前記誘電膜と前記層間絶縁膜とにコンタクトホールを形成する工程と、
該コンタクトホールに対して金属材料を埋め込むと共にパターン形成する工程と、
オーバーコート膜を形成後、前記銅配線に接続されるボンディングパッド露呈する工程と、から構成される
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記容量素子を、前記上部電極膜と前記下部電極膜を金属材料で形成したＭＩＭ容量素子とした
ことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記ボンディングパッドを、アルミニウムにより形成した
ことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法において、
前記銅拡散防止膜をプラズマＣＶＤで生成した
ことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記銅拡散防止膜を窒化珪素膜とした
ことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法において、
前記銅拡散防止膜を炭化珪素膜とした
ことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項９記載の半導体装置の製造方法において、
前記追加層間膜を、リアクティブ・イオン・エッチング処理のときに前記銅拡散防止膜との間で選択的にエッチングされる材料で形成した
ことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記追加層間膜を、プラズマＣＶＤでテトラ・エトキシ・シランにより生成された酸化珪素膜とした
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直下の銅配線の位置を考慮する必要なく容量素子を配置することができる、銅配線を有する半導体装置に関する。
【背景技術】
【０００２】
近年、クォーターミクロン以下のデザインルールの半導体装置では、配線構造の微細化並びに信号遅延の抑制のため配線の低抵抗化のため金属配線材料として従来のアルミニウム（Ａｌ）配線の代わりに銅（Ｃｕ）配線が多く用いられるようになってきている。
しかし、このような半導体装置でも外部と電気信号のやり取りを行うためボンディングワイヤが接続されるボンディングパッドに関しては従来のアルミニウムを用いている。これは、銅のパッドでは、その硬度が大きいため接続できるような加工条件にすると銅によるボンディングパッド周りを覆う層間膜にクラック発生させる不具合があるためである。
【０００３】
以下、銅配線を使った半導体製造プロセスで、銅配線が２層とされた半導体装置でボンディングパッドにアルミニウム膜を形成する手順を、図４Ａ〜図４Ｆを参照して説明する。なお、このアルミニウム膜はボンディングパッドだけでなく配線として用いてもよい。
【０００４】
先ず、図４Ａに示すように、所望の銅配線が形成された半導体ウェハを作製する。
図４Ａに示す断面構造は、銅配線２１が埋め込まれた層間絶縁膜１１と、この層間絶縁膜１１の上に銅拡散防止膜１２を設け、さらにこの上に銅配線２が埋め込まれた層間絶縁層１３が形成されたものである。
図４Ａに示す下側の銅配線２１に係る断面構造は、周知の半導体製造プロセスで半導体ウェハ上に半導体素子を形成してから、ウェハ上面に層間絶縁層１１を形成し、周知のフォトリソグラフィー及びドライエッチングにより層間絶縁層１１に溝を形成し、その後銅拡散防止膜となるＴａＮ膜やＴｉＮ膜などをスパッタ法で成膜したのち半導体ウェハ上の全面に銅めっきを行って溝を埋め、それから層間絶縁層１１上の余分な銅及びバリア膜をＣＭＰ（Chemical  and  Mechanical  Polishing）法による研磨により除去することで層間絶縁層１１の溝の中に埋め込まれ、上面が露呈された銅配線２１を形成する。
【０００５】
そして、図４Ａに示す断面構造は、銅配線２１が埋め込まれた層間絶縁層１１上の全面にさらに銅拡散防止層１２となる例えばプラズマＣＶＤによる窒化珪素（以下、Ｐ−ＳｉＮと記す）膜を数十ｎｍの厚さで形成したのち、上の層間絶縁層１３を形成し、周知のフォトリソグラフィー及びドライエッチングにより層間絶縁層１３に溝を形成すると共に、銅拡散防止層１２に下の銅配線２１を露呈する孔を形成する。その後上述と同様、銅拡散防止膜となるＴａＮ膜やＴｉＮ膜などをスパッタ法で成膜したのち半導体ウェハ上の全面に銅めっきを行って溝を埋め、最後に層間絶縁層１３上の余分な銅及びバリア膜をＣＭＰ法により除去することで層間絶縁層１３の溝の中に埋め込まれ、上面が露呈された銅配線２２を形成する。これにより図４Ａに示す断面構造が形成される。
【０００６】
次に、図４Ｂに示すように、銅配線２２の上面が露呈された層間絶縁層１３上に、例えば数十ｎｍの厚さのＰ−ＳｉＮ膜からなる銅拡散防止膜１４を形成する。
次に、図４Ｃに示すように、銅拡散防止膜１４上に、例えば数百ｎｍの厚さのプラズマＣＶＤ装置でテトラ・エトキシ・シランにより生成された酸化珪素（以下、Ｐ−ＴＥＯＳと記す）膜による層間絶縁膜１５を形成する。
次に、図４Ｄに示すように、銅配線２２が露呈するように銅拡散防止膜１４と層間絶縁膜１５の一部を除去する。すなわち、層間絶縁膜１５の上に通常のリソグラフィーを用いてレジストマスクを形成しＲＩＥ（Reactive Ion Etching）などのドライエッチング法を用いて、銅拡散防止膜１４と層間絶縁膜１５を選択エッチングしてコンタクトホール３０を形成し、その後レジストマスクを除去する。
【０００７】
次に、図４Ｅに示すように、上方からスパッタ法などによりアルミニウムを、図４Ｄに示すコンタクトホール３０を埋めると共にウェハ全面に成膜してから、通常のリソグラフィーを用いて銅配線２２の上方に所定形状のアルミニウムによるパターンを形成する。
最後に、図４Ｆに示すように、オーバーコート膜１０をウェハ全面に形成してから、通常のリソグラフィーを用いて接続パッド部だけを露呈させるようにし、アルミニウム膜によるボンディングパッド３１を形成する。
【０００８】
従来、この図４に示すような、ボンディングパッドに用いる膜にアルミニウム材を用いたプロセスに対して、下地寄生容量の低減のため銅配線２２とアルミニウム膜との層間にＭＩＭ（Metal-Insulator-Metal）容量素子を設けるプロセスを追加する場合があった。
図５Ａ〜Ｇは、銅配線２２とボンディングパッド３１をなすアルミニウム膜の層間にＭＩＭ（Metal-Insulator-Metal）容量素子を設けるプロセスの手順を示したものである。
【０００９】
先ず、図５Ａに示すように、所望の銅配線の上面が層間絶縁層から露呈された半導体ウェハを作製する。ここで半導体ウェハは図４Ａ例におけると同様の処理がなされ、層間絶縁層１３の溝に埋め込まれ露呈される銅配線２２の上面は、より大きな面積を有するように形成される。
すなわち、図４に示す銅配線の上面の幅よりも、図５に示す上面の幅を大きく形成する。
【００１０】
次に、図５Ｂに示すように、溝の中に銅配線２２が埋め込まれた層間絶縁層１３上に、例えば数十ｎｍの厚さのＰ−ＳｉＮ膜からなる銅拡散防止膜１４を形成する。
次に、図５Ｃに示すように、層間絶縁層１３上に、スパッタ法などにより下部電極膜１７、誘電膜１８、上部電極膜１９を順次堆積形成する。
ここで、上部電極の材料としては、ＴｉＮ、ＴａＮ、誘電膜の材料としてはＴａ2Ｏ5、下部電極の材料としては、ＴｉＮ、ＴａＮ／Ｔａ／ＴａＮなどを用いることができる。
【００１１】
次に、図５Ｄに示すように、最上層に形成されている上部電極膜１９を、周知のリソグラフィー及びエッチング処理により所定形状にパターン加工し、ＭＩＭ容量素子の上部電極２９を形成する。
次に、図６Ｅに示すように、上部電極２９と銅拡散防止膜１４との間に形成されている下部電極膜１７と誘電膜１８とを、周知のリソグラフィーを用いてレジストマスクを形成しＲＩＥなどのドライエッチング法を用いて選択エッチングし、ＭＩＭ容量素子の下部電極２７と誘電膜２８を形成する。
【００１２】
次に、図６Ｆに示すように、例えば数百ｎｍの厚さのＰ−ＴＥＯＳ膜による層間絶縁膜１５を形成してから、下部電極２７が露呈するように誘電膜２８と層間絶縁膜１５の一部を除去すると共に、上部電極２９が露呈するように層間絶縁膜１５の一部を除去する。すなわち、層間絶縁膜１５の上に通常のリソグラフィーを用いてレジストマスクを形成しＲＩＥなどのドライエッチング法を用いて、下部電極２７上に誘電膜２８と層間絶縁膜１５を選択エッチングすると共に、上部電極２９上に層間絶縁膜１５を選択エッチングすることによりコンタクトホール３０，３０を形成し、レジストマスクを除去する。
【００１３】
最後に、図６Ｇに示すように、上方からスパッタ法などによりアルミニウムで図６Ｆに示すコンタクトホール３０，３０を埋めると共にウェハ全面に成膜してから、通常のリソグラフィーを用いて銅配線２２の直上に所定形状のアルミニウム膜による配線パターンを形成する。そして、上方からオーバーコート膜１０をウェハ全面に形成する。なお、必要に応じて通常のリソグラフィーを用いてアルミニウム膜を露呈させるようにして図示しないボンディングパッドを形成してもよい。
【００１４】
しかし、図５及び図６例の銅配線２２の直上にＭＩＭ容量素子を配設した構造はリーク電流が大きく使用できない不都合がある。
図７は、図６Ｇに示す断面構造を有するＭＩＭ容量素子を有する半導体チップが多数形成された半導体ウェハ上で、半導体チップのそれぞれに番号（Chip No.）を付けた上で、それぞれのチップの銅配線２２と下部電極２７との間リーク電流（Ａ）を測定し、各チップの絶縁性を評価した結果を示したものである。図７から半導体ウェハ上で絶縁不良（リーク電流大）の半導体チップが複数あることが分かる。
本願出願人は、このような同一ウェハ上において複数のリーク不良チップが生じる原因が、ＣＭＰ法により層間絶縁層１３の溝に銅配線２２が形成されるときの、層間絶縁層１３と銅配線２２の上面境界に不可避的に形成される段差にあることを見出した。
【００１５】
このＣＭＰ法による層間絶縁層１３と銅配線２２の上面境界に不可避的に形成される段差について図６Ｇ，図８及び図９を参照して説明する。
ここで、図８は図６Ｇに示す断面構造の銅配線２２の上方で銅拡散防止膜１４上に配設される下部電極２７，誘電膜２８，上部電極２９からなるＭＩＭ容量素子を簡略化して示したもので、図９は、図８の破線の丸で示す層間絶縁層１３と銅配線２２との境界領域を拡大して示した断面図である。
すなわち、上述のように銅配線２２は、層間絶縁層１３に溝を設けたあとメッキ法で全面に銅を析出させ、ＣＭＰ法で余分な銅を削って溝の中のみに銅配線２２を残すようにして形成する。
しかし、ＣＭＰ法による加工の際、図８に示すように、広い領域を有する銅配線２２ではどうしてもその中央の方が縁辺よりも深くすり鉢状に加工される（これが、ＣＭＰ法による加工でのDishingという現象である）。そして、図８に示すように、層間絶縁層１３に設けたDishingした銅配線２２上に、銅拡散防止膜１４、下部電極２７、誘電膜２８、上部電極２９が形成される。
【００１６】
層間絶縁層１３とDishingした銅配線２２との境界を拡大した図９に示すように、Dishing現象では銅配線２２の中央の方が縁辺よりも深いすり鉢状になるだけでなく、図中の破線の丸で示すように、層間絶縁層１３との境界で見ると銅配線２２の方が深く削られ段差が形成される。そして、Dishingした銅配線２２上に、この段差を覆うように銅拡散防止膜１４を形成しても、例えばＰ−ＳｉＮでは被覆性が不十分であるため生成された膜がオーバーハングしてしまい、銅拡散防止膜１４が局所的に薄くなり、これが原因となってリーク電流の大きな不良チップが形成されることになる。
【００１７】
したがって、リーク電流の大きな不良チップを極力少なくし歩留まりを向上させるためには、銅配線層２２とＭＩＭ容量素子を図１０の矢印で示すような距離を隔てて形成、Dishing現象に伴う銅拡散防止膜１４の段差が生じても絶縁特性（リーク電流）に影響のない構造とすることが必要となる。
【００１８】
図１１及び図１２は、図１０に示す銅配線層２２とＭＩＭ容量素子を離した構造の半導体装置を形成する手順を示したものである。
【００１９】
先ず、図１１Ａに示すように、所望の銅配線が形成された半導体ウェハを作製する。ここで半導体ウェハは図４Ａ例におけると同様の処理により層間絶縁層１３の溝に埋め込まれる銅配線２２の上面が露呈するように形成される。
次に、図１１Ｂに示すように、溝の中に銅配線２２が埋め込まれた層間絶縁層１３上に、例えば数十ｎｍの厚さのＰ−ＳｉＮ膜からなる銅拡散防止膜１４を形成する。
【００２０】
次に、図１１Ｃに示すように、層間絶縁層１３上に、スパッタ法などにより下部電極膜１７、誘電膜１８、上部電極膜１９を順次堆積形成する。
次に、図１１Ｄに示すように、最上層に形成されている上部電極膜１９を、周知のリソグラフィーを用いて所定形状にパターン加工し、ＭＩＭ容量素子の上部電極２９を形成する。このとき、ＭＩＭ容量素子の領域、すなわち上部電極２９の領域と銅配線２２の領域が上方から見て重複しないように形成する。
【００２１】
次に、図１２Ｅに示すように、上部電極膜１９と銅拡散防止膜１４との間に形成されている下部電極膜１７と誘電膜１８とを、周知のリソグラフィーを用いてレジストマスクを形成しＲＩＥなどのドライエッチング法を用いて選択エッチングし、ＭＩＭ容量素子の下部電極２７と誘電膜２８を形成する。
次に、図１２Ｆに示すように、例えば数百ｎｍの厚さのＰ−ＴＥＯＳ膜による層間絶縁膜１５を形成してから、下部電極２７が露呈するように誘電膜２８と層間絶縁膜１５の一部を除去すると共に、上部電極２９が露呈するように層間絶縁膜１５の一部を除去する。また、銅配線２２が露呈するようにこの銅配線２２の図１２Ｆに示す右端側では銅拡散防止膜１４と層間絶縁膜１５の一部を除去する。
すなわち、層間絶縁膜１５の上に通常のリソグラフィーを用いてレジストマスクを形成しＲＩＥなどのドライエッチング法を用いて、銅配線２２上に銅拡散防止膜１４とその上の層間絶縁膜１５、下部電極２７上に誘電膜２８と層間絶縁膜１５、上部電極２９上に層間絶縁膜１５を選択エッチングすることによりコンタクトホール３０，３０，３０を形成し、レジストマスクを除去する。
【００２２】
最後に、図１２Ｇに示すように、上方からスパッタ法などにより、アルミニウムで図１２Ｆに示すコンタクトホール３０，３０，３０を埋めると共にウェハ全面に成膜してから、通常のリソグラフィーを用いて銅配線２２の直上に所定形状のアルミニウム膜によるパターンを形成し、上方からオーバーコート膜１０をウェハ全面に形成してから、通常のリソグラフィーを用いてアルミニウム膜のパターンの所定部だけを露呈させるようにし、アルミニウム膜によるボンディングパッド３１とＭＩＭ容量素子の上下電極２９，２７に接続されるアルミニウムによる配線部を形成する。
【００２３】
しかし、このような図１０及び図１２に示すような銅配線２２とＭＩＭ容量素子を離して配設する構造ではチップの集積度を上げることができないため、ウェハ上に形成されるチップ数が少なくなりチップ単価が上がってしまう不都合があった。
【００２４】
これを改善するため図１０例の構造で、銅配線層２２の上に、図１３に示すように、追加の層間膜１６を形成し、Dishing現象に伴う銅拡散防止膜１４の段差部で絶縁特性（リーク電流）に影響のない構造とする方法がある。
なお、従来知られている銅配線を有し、ＭＩＭ容量素子が形成された半導体装置の例としては特許文献１に示すものがある。
【特許文献１】特開２００４−７９９２４号公報（第２，３頁、図４）
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかし、図１３に示すように、銅配線層２２の上の銅拡散防止膜１４上に追加の層間膜１６を形成した場合、以下の問題が発生する。
図１３は、図１１及び図１２例の製造手順の内図１１Ｂにおいて層間膜１６を追加形成し、以降は同様に処理し、ＭＩＭ容量素子を形成後オーバーコート膜１０を設けた状態を示す。なお、図１４は、図１３の断面構造とした後、リソグラフィーを用いてレジストマスクを形成しＲＩＥ法などのドライエッチングにより導通用のコンタクトホール３０，３０が形成された状態を示している。
【００２６】
層間絶縁膜１５は、図１３に示すように、ウェハ全体に対してＣＶＤ法などにより形成され、平坦化などはなされていない。この状態では、銅拡散防止膜１４の厚さｔ１と追加の層間膜１６の厚さｔ２と層間絶縁膜１５の厚さＴとして、銅配線２２上に形成される膜厚はＴ＋ｔ１＋ｔ２であり、ＭＩＭ容量素子の上部電極２９上に形成される膜は層間絶縁膜１５のみで膜厚はＴである。
このため、図１４に示すように、銅配線２２と導通を取るためのコンタクトホール３０の形成のとき、同時にＭＩＭ容量素子上にもコンタクトホールを形成しようとすると、ＭＩＭ容量素子上でのエッチング時間が長くオーバーエッチ状態となりＭＩＭ容量素子の上部電極を突き破ってしまい、十分な導通を確保できない。すなわち、層間膜１６を追加しても直上の層間絶縁膜１５の膜厚がＴのまま変わらないＭＩＭ容量素子の上部電極２９に対しては過度なエッチングがかかることになり、電極突き抜けのおそれがある。
【００２７】
この層間膜１６の追加に伴う電極突き抜けの問題は、図１５に示すように、銅拡散防止膜１４自体を厚く形成したときにも同様に生じうる。なお、図１６は、図１５の断面構造を有する半導体素子上に配線材をスパッタ法などによりアルミニウム配線を形成して銅配線２２上にボンディングパッド３１を設けた状態を示したものである。
このように、銅配線２２を形成するときに行う、ＣＭＰ法に伴うDishingによって銅配線２２とこの銅配線２２が埋め込まれている層間絶縁層１３との境界に不可避的に段差が形成されてしまうため、この上に形成した銅拡散防止膜１４に局所的に膜厚が薄いところができ、これにより絶縁不良が生じ、銅配線２２と層間絶縁層１３との境界にＭＩＭ容量素子を配置できず、半導体チップの面積を小さくできなかった。
【００２８】
かかる点に鑑み本発明は、銅配線を有すると共にアルミニウムによるボンディングパッドが形成され、ＭＩＭ容量素子が形成された半導体装置で、Dishingに伴うリーク電流を改善すると共にチップ面積を小さくできる半導体装置及び半導体装置の製造方法を提案するものである。
【課題を解決するための手段】
【００２９】
上記課題を解決するため、本発明半導体装置は上面の高さが略一定の層間絶縁膜層に埋め込まれる銅配線を有し、この銅配線と層間絶縁膜層との境界で銅配線の上面が層間絶縁膜層の上面に対して凹とされ、層間絶縁膜層の上層に容量素子が形成された半導体装置において、層間絶縁膜層及び銅配線の上面に銅拡散防止膜を設け、この銅拡散防止膜の上面で銅配線の領域内の一端側かつ上方に追加層間膜を形成し、容量素子を、追加層間膜の上面に設けられる下部電極膜と、この下部電極膜の上面に設けられる誘電膜と、この誘電膜の上面に設けられる上部電極膜と、により形成したものである。
【００３０】
また、本発明は上記記載の半導体装置において、容量素子を、上部電極膜と下部電極膜を金属材料で形成したＭＩＭ容量素子としたものである。
【００３１】
また、本発明は上記記載の半導体装置において、ボンディングパッドを、アルミニウムにより形成したものである。
【００３２】
また、本発明は上記記載の半導体装置において、銅拡散防止膜をプラズマＣＶＤで生成したものである。
【００３３】
また、本発明は上記記載の半導体装置において、銅拡散防止膜を窒化珪素膜としたものである。
【００３４】
また、本発明は上記記載の半導体装置において、銅拡散防止膜を炭化珪素膜としたものである。
【００３５】
また、本発明は上記記載の半導体装置において、追加層間膜を、リアクティブ・イオン・エッチング処理のときに銅拡散防止膜との間で選択的にエッチングされる材料で形成したものである。
【００３６】
また、本発明は上記記載の半導体装置において、追加層間膜を、プラズマＣＶＤでテトラ・エトキシ・シランにより生成された酸化珪素膜としたものである。
【００３７】
このように構成した半導体装置によれば、銅配線上の銅拡散防止膜の上にさらに追加層間膜が追加形成され、追加層間膜は銅拡散防止膜とＲＩＥ法によるドライエッチングのときに選択的に加工することができるため、追加層間膜をＭＩＭ容量素子の下部電極と略同じパターンに形成し、追加層間膜がＭＩＭ容量素子の直下にのみ残されるようになされてリーク電流の発生を抑制すると共に、銅拡散防止膜自体が残存するようになされ、層間絶縁膜形成後ＭＩＭ容量素子の上部電極で突き抜けを生じさせることなくコンタクトホールを形成すると共に、銅配線の上側でコンタクトホールを形成し、さらに銅配線に接続する例えばアルミニウムによるボンディングパッドを形成することができる。
【００３８】
上記課題を解決するため、本発明半導体装置の製造方法は、上面の高さが略一定の層間絶縁膜層に埋め込まれる銅配線を有し、この銅配線と層間絶縁膜層との境界で銅配線の上面が層間絶縁膜層の上面に対して凹とされ、層間絶縁膜層の上層に容量素子が形成された半導体装置の製造方法において、層間絶縁膜層及び銅配線の上面に銅拡散防止膜を設ける工程と、この銅拡散防止膜の上方に、追加層間膜と下部電極膜と誘電膜と上部電極膜とを順次設ける工程と、この上部電極膜を銅配線の領域内の一端側かつ上方でこの一端側と略対向するようにエッチングし上部電極を形成する工程と、誘電膜と下部電極膜とを一括でエッチングし、上部電極膜と対応する誘電膜と下部電極を形成する工程と、追加層間膜を選択的にエッチングし、下部電極と銅拡散防止膜との間に下部電極と略同一形状となる追加層間膜を形成する工程と、層間絶縁膜を形成する工程と、銅配線の領域内の他端側の上に配される銅拡散防止膜と層間絶縁膜と、上部電極の上に配される層間絶縁膜と、下部電極の上に配される誘電膜と層間絶縁膜とにコンタクトホールを形成する工程と、このコンタクトホールに対して金属材料を埋め込むと共にパターン形成する工程と、オーバーコート膜を形成後、銅配線に接続されるボンディングパッド露呈する工程と、から構成したものである。
【００３９】
また、本発明は上記記載の半導体装置の製造方法において、容量素子を、上部電極膜と下部電極膜を金属材料で形成したＭＩＭ容量素子としたものである。
【００４０】
また、本発明は上記記載の半導体装置の製造方法において、ボンディングパッドを、アルミニウムにより形成したものである。
【００４１】
また、本発明は上記記載の半導体装置の製造方法において、銅拡散防止膜をプラズマＣＶＤで生成された窒化珪素膜としたものである。
【００４２】
また、本発明は上記記載の半導体装置の製造方法において、銅拡散防止膜をプラズマＣＶＤで生成したものである。
【００４３】
また、本発明は上記記載の半導体装置の製造方法において、銅拡散防止膜を窒化珪素膜としたものである。
【００４４】
また、本発明は上記記載の半導体装置の製造方法において、銅拡散防止膜を炭化珪素膜としたものである。
【００４５】
また、本発明は上記記載の半導体装置の製造方法において、追加層間膜を、リアクティブ・イオン・エッチング処理のときに銅拡散防止膜との間で選択的にエッチングされる材料で形成したものである。
【００４６】
また、本発明は上記記載の半導体装置の製造方法において、追加層間膜を、プラズマＣＶＤでテトラ・エトキシ・シランにより生成された酸化珪素膜としたものである。
【００４７】
このように構成した半導体装置の製造方法によれば、銅配線上の銅拡散防止膜の上にさらに追加層間膜が追加形成され、追加層間膜は銅拡散防止膜とＲＩＥ法によるドライエッチングのときに選択的に加工することができるため、追加層間膜をＭＩＭ容量素子の下部電極と略同じパターンに形成し、追加層間膜がＭＩＭ容量素子の直下にのみ残されるようになされてリーク電流の発生を抑制すると共に、銅拡散防止膜自体が残存するようになされ、層間絶縁膜形成後ＭＩＭ容量素子の上部電極で突き抜けを生じさせることなくコンタクトホールを形成すると共に、銅配線の上側でコンタクトホールを形成し、さらに例えばアルミニウムによるボンディングパッドを形成することができる。
【発明の効果】
【００４８】
本発明半導体装置及び半導体装置の製造方法によれば、ＭＩＭ容量素子の下部電極と銅配線との間のリーク電流を抑制してウェハ上の絶縁不良を起こすチップを低減し歩留まりを向上させることができるだけでなく、銅配線とＭＩＭ容量素子が重なるように配置することができるためウェハ当たりのチップの収量を多くすることができる。
【発明を実施するための最良の形態】
【００４９】
以下、本発明を実施するための最良の形態の例を図１〜図３を参照して説明する。
本例の半導体装置は、銅拡散防止膜上でＭＩＭ容量素子の下にのみ追加の層間膜を形成すると共に、銅配線の領域をＭＩＭ容量素子の下方にも配設するようにしたものである。
以下では、この図１〜図３を説明するに図４〜図１６に対応する部分には同一の符号を付し説明する。
【００５０】
図１は本例の半導体装置の断面構造を示し、銅拡散防止膜１４上に追加の層間膜２６を、下部電極２７と誘電膜２８と上部電極２９からなるＭＩＭ容量素子の下にのみ形成し、銅配線２２の領域をこのＭＩＭ容量素子の下に配設するようにしたものである。
以下、図１の製造手順を、図２Ａ〜Ｇを参照して製作工程を順に説明する。
【００５１】
先ず、図２Ａに示すように、所望の銅配線２２に銅拡散防止膜１４が形成された半導体ウェハを作製する。
図２Ａに示す断面構造は、周知の半導体製造プロセスで半導体ウェハ（以下、ウェハという）上に半導体素子など形成してから、このウェハ上面に例えばＰ−ＴＥＯＳ（プラズマ条件下でのテトラ・エトキシ・シランを用いた酸化珪素膜）膜による層間絶縁層１３を形成し、周知のフォトリソグラフィー及びドライエッチングにより層間絶縁層１３に溝を形成する。そして、銅拡散防止膜となる図示しないＴａＮ膜やＴｉＮ膜などをスパッタ法で成膜したのち半導体ウェハ上の全面に銅めっきを行って溝を埋め、それから層間絶縁層１３上の余分な銅及びバリア膜をＣＭＰ法による研磨により除去することで溝の中に幅広の銅配線２２を埋め込み形成する。
そして、ＣＭＰ法による研磨面上、つまり溝の中に銅配線２２が埋め込まれた層間絶縁層１３上に、銅拡散防止膜１４にとなる例えば数十ｎｍの厚さのＰ−ＳｉＮ膜をプラズマＣＶＤ法により成膜する。銅拡散防止膜１４としては、ＳｉＮ膜に限らずどう拡散が防止できればほかの膜でもよく、例えばＳｉＣ膜などでもよい。
【００５２】
次に、図２Ｂに示すように、Ｐ−ＴＥＯＳ膜による追加の層間膜１６を１０ｎｍ程度形成後、この層間膜１６上に、スパッタ法などにより下部電極膜１７、誘電膜１８、上部電極膜１９を順次堆積形成する。
ここで、層間膜１６としては、銅拡散防止膜１４との間でドライエッチングの際のエッチング選択比を大きくとることができる膜材質であればＰ−ＴＥＯＳ膜以外の膜でもよい。また、上部電極の材料としては、ＴｉＮ、ＴａＮ、ＴｉＮ／Ｔｉ／Ａｌ及びこれらの膜を積層したものなどを用いることができる。また、誘電膜の材料としては、ＳｉＯ２、Ｔａ2Ｏ5、ＳｉＮ、ＨｆＯ2、Ａｌ2Ｏ3及びこれらの膜を積層したものなどを用いることができる。また、下部電極の材料としては、ＴｉＮ、ＴａＮ／Ｔａ／ＴａＮ、ＴｉＮ／Ｔｉ及びこれらの膜を積層したものなどを用いることができる。
【００５３】
次に、図２Ｃに示すように、最上層に形成されている上部電極膜１９を、周知のリソグラフィーを用いて所定形状にパターン加工し、ＭＩＭ容量素子の上部電極２９を形成する。このとき、ＭＩＭ容量素子の領域と図に示す左側の銅配線２２の領域が上方から見て重複するように形成する。
【００５４】
次に、図２Ｄに示すように、上部電極膜１９と銅拡散防止膜１４との間に形成されている追加層間膜１６と下部電極膜１７と誘電膜１８とを、周知のリソグラフィーを用いてレジストマスクを形成しＲＩＥなどのドライエッチング法を用いて選択エッチングし、ＭＩＭ容量素子の下部電極２７と誘電膜２８を形成する。
このとき、レジストマスクを上部電極２９及び誘電膜１８の上に形成したのち、先ずＭＩＭ容量素子の、下部電極２７と誘電膜２８パターンを例えば加工ガスとして塩素ガス（Ｃｌ２）を７０sccm（Standard cc per minute）、３塩化ホウ素ガス（ＢＣｌ3）を２０sccm、キャリアガスとしてのアルゴンガス（Ａｒ）を４０sccmの条件下でエッチングして形成する。そして、このエッチング処理の途中から加工ガスの成分を、例えばＣ４Ｆ８ガスを８sccm、一酸化炭素ガス（ＣＯ）を６０sccm、キャリアガスとしてのアルゴンガス（Ａｒ）を２００sccmに切り換え、この条件下でＰ−ＴＥＯＳ膜を下地のＰ−ＳｉＮなどによる銅拡散防止膜１４との選択比を確保しながらドライエッチングする。
【００５５】
この結果、図２Ｄに示すように、層間膜１６が下部電極２７と銅拡散防止膜１４との間に残された層間膜２６を形成し、この上にＭＩＭ容量素子が形成され、その周りに銅拡散防止膜１４が露呈されるようになされる。
したがって、層間膜２６の下側では、銅拡散防止膜１４とで銅拡散の防止膜が２重となされ、銅配線２２と層間絶縁層１３との境界での段差があってもリーク電流を抑えるに十分な膜厚とされる。
【００５６】
次に、図３Ｅに示すように、例えば数百ｎｍの厚さのＰ−ＴＥＯＳ膜による層間絶縁膜１５を形成する。
【００５７】
次に、図３Ｆに示すように、上方から下部電極２７が露呈するように誘電膜２８と層間絶縁膜１５の一部を除去すると共に、上部電極２９が露呈するように層間絶縁膜１５の一部を除去する。また、図３Ｆに示す右端側の銅配線２２で、上方から銅配線２２が露呈するように銅拡散防止膜１４と層間絶縁膜１５の一部を除去する。すなわち、層間絶縁膜１５の上に通常のリソグラフィーを用いてレジストマスクを形成しＲＩＥなどのドライエッチング法を用いて、銅配線２２上に銅拡散防止膜１４とその上の層間絶縁膜１５、下部電極２７上に誘電膜２８と層間絶縁膜１５、上部電極２９上に層間絶縁膜１５を選択エッチングすることによりコンタクトホール３０，３０，３０を形成し、レジストマスクを除去する。
なお、この図３Ｆに示すコンタクトホールを形成する工程では、ＲＩＥなどのドライエッチング処理において銅拡散防止膜１４，層間絶縁膜１５及び誘電膜２８などの非導電膜と、銅配線２２，下部電極２７及び上部電極２９などの導電膜とではエッチングにおける選択比を大きくとることができるので上部電極２９を貫通させることがない。
【００５８】
最後に、図３Ｇに示すように、上方からスパッタ法などにより、図３Ｆに示すコンタクトホール３０，３０，３０をアルミニウムで埋めると共にウェハ全面に成膜してから、通常のリソグラフィーを用いて銅配線２２の直上に所定形状のアルミニウム膜によるパターンを形成し、上方からオーバーコート膜１０をウェハ全面に形成してから、通常のリソグラフィーを用いてアルミニウム膜のパターンの所定部だけを露呈させるようにし、アルミニウム膜によるボンディングパッド３１を形成すると共に、図３Ｇに示す左側の銅配線２２の上のＭＩＭ容量素子の上下電極２９，２７に接続されるアルミニウムによる配線部を形成する。
【００５９】
すなわち、図１及び図２例の半導体装置では、コンタクトホール３０を形成するとき、ＭＩＭ容量素子の上部電極２９を突き抜けることがないだけでなく、リーク電流を銅拡散防止膜１４と追加した層間膜２６とにより抑えることができので、ＭＩＭ容量素子を直下の銅配線２２の位置を考慮する必要なく配置することができる。
【００６０】
また、図１及び図２例の半導体装置の製造方法によれば、銅配線２２上の銅拡散防止膜１４の上にさらに層間膜１６が追加形成され、この層間膜１６は銅拡散防止膜１４とＲＩＥ法によるドライエッチングのときに選択的に加工することができるため、層間膜１６をＭＩＭ容量素子の下部電極２７の下で略同じパターンにのみ残すと共に、銅拡散防止膜１４自体を全面的に残存するようにでき、リーク電流の発生が抑制されるだけでなく層間絶縁膜１５形成後ＭＩＭ容量素子の上部電極２９で突き抜けを生じさせることなくコンタクトホール３０を形成することができる。また、図２に示す右側の銅配線２２の上側でコンタクトホール３０を形成し、さらにアルミニウムによるボンディングパッド３１を形成することができる。
【００６１】
本例の半導体装置及び半導体装置の製造方法によれば、ＭＩＭ容量素子の下部電極２７と銅配線２２との間のリーク電流を抑制してウェハ上の絶縁不良を起こすチップを低減し歩留まりを向上させることができるだけでなく、銅配線２２とＭＩＭ容量素子が重なるように配置することができるためチップの小型化が実現できウェハ当たりの収量を多くすることができる。
【００６２】
なお、層間絶縁層１３，１５としてＰ−ＴＥＯＳ膜の例で説明したが、これに限らず、低誘電率の絶縁材料であれば他のものでもよく、例えば低温で成膜されるＳｉＯ２、ＳｉＯＦ（酸化珪素にフッ素を添加したもの）、ＳｉＯＣ（酸化珪素に炭素を添加したもの）でもよい。 
【００６３】
本発明の半導体装置及び半導体装置の製造方法は、上述例に限ることなく本発明の要旨を逸脱することなく、その他種々の構成を採り得ることは勿論である。
【図面の簡単な説明】
【００６４】
【図１】本発明半導体装置の構造を示す断面構造図である。
【図２】本発明半導体装置の製造方法を示すアルミニウム膜によるボンディングパッドを形成するまでの製造手順を説明する図であり、Ａは銅拡散防止膜形成後、BはＭＩＭ容量素子用の追加層間膜形成し上下電極膜と誘電膜を成膜後、Cは上部電極形成後、DはＭＩＭ容量素子用誘電膜と下部電極と追加層間膜を成形後の断面構造図である。
【図３】図２に続く製造手順を説明する図であり、Eは層間絶縁膜を成膜後、Fはコンタクトホール形成後、Gはボンディングパッドを形成しオーバーコートを設けた断面構造図である。
【図４】従来の銅配線を有する半導体製造プロセスでボンディングパッドにアルミニウム膜を形成する製造手順を説明する図であり、Ａは銅配線形成後、Ｂは銅拡散防止膜形成後、Ｃは層間絶縁膜形成後、Ｄはコンタクトホール形成後、Ｅはボンディングパッド形成後、Ｆはオーバーコート形成後の断面構造図である。
【図５】従来の銅配線を有する半導体製造プロセスでボンディングパッドにアルミニウム膜を形成する過程でＭＩＭ容量素子を形成する製造手順を説明する図であり、Ａは銅配線形成後、Ｂは銅拡散防止膜形成後、ＣはＭＩＭ容量素子用の上下電極膜と誘電膜を成膜後、Ｄは上部電極形成後の断面構造図である。
【図６】図５に続く製造手順を説明する図であり、ＥはＭＩＭ容量素子用誘電膜と下部電極を形成後、Ｆは層間絶縁膜成膜後でコンタクトホール形成後、Ｇはボンディングパッド形成してオーバーコートを設けた断面構造図である。
【図７】図４例でのウェハ内チップにおける過大リーク電流発生の例を示す説明図である。
【図８】図４例の過大リーク電流発生の原因を説明するため、図４例のＭＩＭ構造部を簡略化して示した断面図である。
【図９】図４例の過大リーク電流発生の原因を説明するため、銅拡散防止膜形成後の銅配線と層間絶縁層との境界を拡大して示した断面図である。
【図１０】従来の銅配線を有する半導体装置でMIM容量素子を離して設けた構造を示す説明断面図である。
【図１１】図１０例の半導体装置でアルミニウム膜によるボンディングパッドを形成するまでの製造手順を説明する図であり、Ａは銅配線形成後、Ｂは銅拡散防止膜形成後、ＣはＭＩＭ容量素子用の上下電極膜と誘電膜を成膜後、Ｄは上部電極形成後の断面構造図である。
【図１２】図１１の続きの製造手順を説明する図であり、ＥはＭＩＭ容量素子用誘電膜と下部電極を形成後、Ｆは層間絶縁膜成膜後でコンタクトホール形成後、Ｇはボンディングパッド形成してオーバーコートを設けた断面構造図である。
【図１３】従来の銅配線を有する半導体装置で銅拡散防止膜と追加層間膜形成後にMIM容量素子を離して設けた構造を示す説明断面図である。
【図１４】図１３例における上部電極突き抜けの不具合の説明図である。
【図１５】従来の銅配線を有する半導体装置で銅拡散防止膜を厚く形成した後にMIM容量素子を離して設けた構造での上部電極突き抜けの不具合の説明図である。
【図１６】図１５例でボンディングパッドを形成したときの断面構造図である。
【符号の説明】
【００６５】
１３…層間絶縁層、１４…銅拡散防止膜、１５…層間絶縁膜、２２…銅配線、２６…追加した層間膜、２７…下部電極、２８…誘電膜、２９…上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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