(57)【要約】【課題】  行と列の交差領域に配列されたメモリセルを有する少なくとも一つのメモリブロックを含む不揮発性メモリ装置をプログラムする方法が開示されている。【解決手段】  この方法は行を選択するためのアドレスを入力し、前記入力されたアドレスをラッチする段階と、選択される行のアドレスが全部入力されてラッチされるまで前記行を選択するためのアドレスを入力受ける段階を繰り返す段階と、前記ラッチされたアドレスの行を同時に活性化させる段階とを含む。前記ラッチされたアドレスの行が同時に活性化されるとき、第１列の各々に属する前記活性化された行のメモリセルが同一のデータ値に同時にプログラムされる。【選択図】  図６
2006031920.tif 000002
【特許請求の範囲】
【請求項１】
行と列の交差領域に配列された多数のメモリセルを有する少なくとも一つのメモリブロックを含むメモリ装置のプログラム方法において、
前記メモリブロックの行を選択するためのアドレスを各々入力する少なくとも二つのアドレスを入力する段階と、
前記入力された少なくとも二つのアドレスを一時的に貯蔵する段階と、
前記一時的に貯蔵されたアドレスによって選択された前記行が同時に活性化される段階と、
前記活性化された行の前記メモリセルの少なくともいくつかが同時にプログラムされる段階とを含むことを特徴とするプログラム方法。
【請求項２】
前記少なくとも一つのメモリブロックはメインフィールドとスペアフィールドで区分されることを特徴とする請求項１に記載のプログラム方法。
【請求項３】
前記活性化された行の前記メモリセルの少なくともいくつかが同時にプログラムされる段階は前記スペアフィールドの第１列と前記活性化された行の前記交差領域に前記メモリ セルが同時にプログラムされることを特徴とする請求項２に記載のプログラム方法。
【請求項４】
前記スペアフィールドの前記第１列と前記活性化された行の前記交差領域に前記メモリセルが同時にプログラムされることは、前記スペアフィールドの前記第１列と前記活性化された行の前記交差領域に前記メモリセルが対応する行と係わる情報を同時に貯蔵することを特徴とする請求項３に記載のプログラム方法。
【請求項５】
前記入力された少なくとも二つのアドレスが一時的に貯蔵される段階は前記入力された少なくとも二つのアドレスをラッチすることを特徴とする請求項１に記載のプログラム方法。
【請求項６】
前記入力されて一時的に貯蔵されるアドレスの数は同時に活性化された前記列の数と一致することを特徴とする請求項１に記載のプログラム方法。
【請求項７】
前記少なくとも一つのメモリブロックの活性化された行の各々はプログラム電圧が供給され、前記少なくとも一つのメモリブロックの非活性化された行の各々はパス電圧が供給されることを特徴とする請求項１に記載のプログラム方法。
【請求項８】
前記メモリ装置はＮＡＮＤフラッシュメモリ装置を含むことを特徴とする請求項１に記載のプログラム方法。
【請求項９】
行と列の交差領域に配列された多数のメモリセルを有する少なくとも一つのメモリブロックを含む不揮発性メモリ装置のプログラム方法において、
少なくとも一つのメモリブロックの第１行を選択するための第１アドレスを入力する段階と、
前記メモリブロックの前記行に各々対応する行デコーダ回路のラッチのうちの対応するラッチに前記入力された第１アドレスを一時的に貯蔵する段階と、
少なくとも一つのメモリブロックの第２行を選択するための第２アドレスを入力する段階と、
前記行デコーダ回路のラッチのうちの対応するラッチに前記入力された第２アドレスを一時的に貯蔵する段階と、
前記一時的に貯蔵された第１と第２の入力されたアドレスに対応する前記行を同時に活性化させる段階とを含み、
前記一時的に貯蔵された第１と第２の入力されたアドレスに対応する行が同時に活性化されるとき、前記メモリセルは前記活性化された行に連結され、前記メモリブロックのスペアフィールドに配置された少なくともいくつかの列は同時にプログラムされることを特徴とするプログラム方法。
【請求項１０】
前記スペアフィールドの列は前記少なくとも一つのメモリブロックの行に各々対応することを特徴とする請求項９に記載のプログラム方法。
【請求項１１】
前記プログラムされたメモリセルは前記第１列の各々に対応する行と係わる情報を貯蔵することを特徴とする請求項１０に記載のプログラム方法。
【請求項１２】
前記少なくとも一つのメモリブロックの追加行を選択するための追加アドレスを入力して一時的に貯蔵する段階と、前記一時的に貯蔵された第１と第２の入力されたアドレスに対応する前記行を同時に活性化させる段階とをさらに含み、前記一時的に貯蔵された入力されたアドレスの全部と対応する前記すべての行が同時に活性化されることを特徴とする請求項９に記載のプログラム方法。
【請求項１３】
不揮発性メモリ装置において、
複数個のワードライン及びビットラインを有するメモリブロックと、
少なくとも一つの行アドレスに応答して一つ以上の前記ワードラインを選択する行デコーダ回路とを含み、前記行デコーダ回路は前記ワードラインに各々対応するラッチを含み、前記ラッチの各々は対応するワードラインを選択するための行アドレスをラッチするように構成されることを特徴とする不揮発性メモリ装置。
【請求項１４】
ラッチされた行アドレスのワードラインがマルチページプログラム動作で同時に活性化されるように前記行デコーダ回路を制御する制御ロジックをさらに含むことを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項１５】
前記ラッチされた行アドレスのワードラインが同時に活性化されるとき、前記活性化されたワードラインに連結され、スペアフィールドのビットラインの各々に配置されたメモリセルには同一のデータが同時にプログラムされることを特徴とする請求項１４に記載の不揮発性メモリ装置。
【請求項１６】
前記スペアフィールドのビットラインは前記メモリブロックのワードラインに各々対応することを特徴とする請求項１５に記載の不揮発性メモリ装置。
【請求項１７】
前記スペアフィールドのプログラムされたメモリセルはメインフィールドに属する対応する行のメモリセルが正常にプログラムされたか否かを示す情報を貯蔵することを特徴とする請求項１５に記載の不揮発性メモリ装置。
【請求項１８】
前記不揮発性メモリ装置はＮＡＮＤフラッシュメモリ装置であることを特徴とする請求項１４に記載の不揮発性メモリ装置。
【請求項１９】
前記制御ロジックは前記マルチページプログラム動作時、選択されたワードラインの行アドレスが対応するラッチに各々貯蔵されるように前記行デコーダ回路を制御することを特徴とする請求項１５に記載の不揮発性メモリ装置。
【請求項２０】
前記制御ロジックはマルチページプログラム動作時、マルチページ選択命令が入力されるとき、前記行デコーダ回路のラッチを初期化させることを特徴とする請求項１９に記載の不揮発性メモリ装置。
【請求項２１】
前記制御ロジックは単一ページプログラム動作時、行アドレスの貯蔵なしにワードラインが選択されるように前記行デコーダ回路を制御することを特徴とする請求項１９に記載の不揮発性メモリ装置。
【請求項２２】
不揮発性メモリ装置において、
複数個のワードライン及び複数個のビットラインの交差領域に配列されたメモリセルを有するメモリブロックと、
ブロックアドレス情報に応答してブロック選択信号を発生するブロックデコーダ回路と、
ページアドレス情報に応答して対応する複数個のワードラインに前記ワードライン選択信号を生成して伝達する複数個のワードライン選択信号回路を含むページデコーダ回路と、
前記ブロック選択信号に応答して対応するワードラインに前記ワードライン選択信号を伝達するスイッチ回路とを含み、
前記ワードライン選択信号回路はマルチページプログラム動作時、対応するワードラインを選択するためのページアドレス情報をラッチするラッチを含むことを特徴とする不揮発性メモリ装置。
【請求項２３】
ページアドレス情報が貯蔵されたラッチに対応するワードラインは前記マルチページプログラム動作時、同時に活性化されることを特徴とする請求項２２に記載の不揮発性メモリ装置。
【請求項２４】
前記ラッチされたページアドレスのワードラインが同時に活性化されるとき、前記活性化されたワードラインに連結され、スペアフィールドのビットラインの各々に配置されたメモリセルには同一のデータが同時にプログラムされることを特徴とする請求項２３に記載の不揮発性メモリ装置
【請求項２５】
前記スペアフィールドの前記ビットラインは前記少なくとも一つのメモリブロックの前記ワードラインに各々対応することを特徴とする請求項２４に記載の不揮発性メモリ装置。
【請求項２６】
前記スペアフィールドのプログラムされたメモリセルはメインフィールドに属する対応する行のメモリセルが正常にプログラムされたか否かを示す情報を貯蔵することを特徴とする請求項２５に記載の不揮発性メモリ装置。
【請求項２７】
前記マルチページプログラム動作時、ラッチされたページアドレスのワードラインが同時に活性化されるように前記ページデコーダ回路を制御する制御ロジックをさらに含むことを特徴とする請求項２３に記載の不揮発性メモリ装置。
【請求項２８】
不揮発性メモリ装置のメモリブロックのうちのメモリセルのスペアフィールドに情報を書き込む方法において、
前記メモリブロックの第１行を選択するための第１アドレスを入力する段階と、
選択された前記メモリブロックの前記第１行を指示する第１インジケーターを貯蔵する段階と、
前記メモリブロックの第２行を選択するための第２アドレスを入力する段階と、
選択された前記メモリブロックの前記第２行を指示する第２インジケーターを貯蔵する段階と、
前記メモリブロックの前記第１と第２行を同時に活性化させる段階と、
前記スペアフィールドの前記第１と第２行の少なくともいくつかの前記メモリセルに情報を同時に書き込む段階とを含むことを特徴とする書き込み方法。
【請求項２９】
前記貯蔵された第１と第２インジケーターは第１と第２ラッチ回路に対応するデータビットが貯蔵されることを特徴とする請求項２８に記載の書き込み方法。
【請求項３０】
前記スペアフィールドの前記第１と第２行の少なくともいくつかの前記メモリセルに情報を同時に書き込む段階は前記スペアフィールドの前記第１列と前記第１と第２行の交差領域に配列された前記メモリセルに情報を同時に書き込むことを特徴とする請求項２８に記載の書き込み方法。
【請求項３１】
前記スペアフィールドの前記第１と第２行の前記メモリセルに書き込まれた前記情報は前記第１と第２行に書き込まれた情報があるか否かを示すインジケーターであるか、または前記メモリブロックのメインフィールドにエラーなしに書き込まれたかを示すことを特徴とする請求項２８に記載の書き込み方法。
【請求項３２】
不揮発性メモリ装置において、
複数個のワードラインと複数個のビットラインとを含むメモリブロックと、
各々区別される少なくとも二つのワードラインにデータを貯蔵する貯蔵装置と、
前記貯蔵装置に貯蔵されたデータによって前記個別的なワードラインを同時に選択する行デコーダ回路とを含むことを特徴とする不揮発性メモリ装置。
【請求項３３】
前記貯蔵装置は行デコーダ回路のレジスタであることを特徴とする請求項３２に記載の不揮発性メモリ装置。
【請求項３４】
前記レジスタは前記行デコーダ回路のうちのページデコーダ回路の一部であることを特徴とする請求項３３に記載の不揮発性メモリ装置。
【請求項３５】
前記レジスタは複数個のラッチ回路で構成されることを特徴とする請求項３３に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係わり、さらに具体的にはフラッシュメモリ装置のような不揮発性メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリは、一般的に、衛星から消費者電子技術までの範囲に属するマイクロプロセッサを基盤にした応用及びコンピュータのようなデジタルロジック設計の一番必須なマイクロ電子素子である。したがって、高い集積度及び速い速度のための縮小（ｓｃａｌｉｎｇ）を通じて得られるプロセス向上及び技術開発を含んだ半導体メモリの製造技術の進歩は他のデジタルロジック系列の性能基準を確立するのに役に立つ。
【０００３】
半導体メモリ装置は大きく揮発性半導体メモリ装置と不揮発性メモリ装置で分けられる。 揮発性半導体メモリ装置において、ロジック情報はスタティックランダムアクセスメモリの場合、双安定フリップフロップのロジック状態を設定することで、またはダイナミックランダムアクセスメモリの場合、キャパシタの充電を通じて貯蔵される。揮発性半導体メモリ装置の場合、電源が印加される間データが貯蔵されて読み出され、電源が遮断されるとき、データは消失する。
【０００４】
ＭＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどのような不揮発性メモリ装置は電源が遮断されても貯蔵することができる。不揮発性メモリデータ貯蔵状態は使用される製造技術に従って永久的であるか、再プログラム可能である。不揮発性メモリ装置はコンピュータ、航空電子工学、通信、および消費者電子技術産業のような広い範囲の応用でプログラム及びマイクロコードの貯蔵のために使用される。単一チップで揮発性及び不揮発性メモリ貯蔵モードの組合が速く、再プログラム可能な不揮発性メモリを要求するシステムで、不揮発性ＲＡＭ（ｎｖＲＡＭ）のような装置でも使用可能である。さらに、応用志向業務のための性能を最適化させるためにいくつかの追加的なロジック回路を含む特定メモリ構造が開発されてきている。
【０００５】
不揮発性メモリ装置において、ＭＲＯＭ、ＰＲＯＭ及びＥＰＲＯＭはシステム自体的に消去及び書き込みが自由ではなくて、一般ユーザーが記憶内容を新しくすることが容易ではない。これに反して、ＥＥＰＲＯＭは電気的に消去及び書き込みが可能であるので、継続的な更新が必要なシステムプログラミング（ｓｙｓｔｅｍ ｐｒｏｇｒａｍｍｉｎｇ）や補助記憶装置への応用が拡がっている。特にフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリ装置という）は既存のＥＥＰＲＯＭに比べて集積度が高くて大容量補助記憶装置への応用に非常に有利である。フラッシュメモリ装置のうちでもＮＡＮＤ型（ＮＡＮＤ−ｔｙｐｅ）フラッシュメモリ装置はＮＯＲフラッシュメモリ装置に比べて集積度が非常に高い。
【０００６】
ＮＡＮＤフラッシュメモリ装置は情報を貯蔵するための貯蔵領域としてメモリセルアレイを含み、図１に示したように、メモリセルアレイはメインフィールド（ｍａｉｎ ｆｉｅｌｄ）１０とスペアフィールド（ｓｐａｒｅ ｆｉｅｌｄ）２０で区分される。図１に示したメモリセルアレイは一つのメモリブロックに対応することで、より多いメモリブロックがメモリセルアレイに提供されることはこの分野の通常の知識を習得した者などに自明である。スペアフィールド２０にはメインフィールド１０及びフラッシュメモリ装置と係わる情報（例えば、エラー訂正コード、デバイスコード、メーカコード、ページ情報など）が貯蔵される。メモリセルアレイのメイン及びスペアフィールド１０、２０の各々は、図１に示したように、複数個のセルストリング１（またはＮＡＮＤストリング（ＮＡＮＤ ｓｔｒｉｎｇ）という）からなっている。メモリセルアレイにデータを貯蔵するか、それからデータを読み出すためにフラッシュメモリ装置にはページバッファ回路が提供される。よく知られたように、ＮＡＮＤ型フラッシュメモリ装置のメモリセルはＦ−Ｎトンネリング電流（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ ｃｕｒｒｅｎｔ）を利用して消去及びプログラムされる。ＮＡＮＤ型フラッシュＥＥＰＲＯＭの消去及びプログラム方法は特許文献１および２に開示されている。
【０００７】
データをメインフィールド１０に貯蔵するためには、まず、データローディング命令がフラッシュメモリ装置に印加された後、アドレス及びデータがフラッシュメモリ装置に連続的に提供される。 一般的に、プログラムされるデータはバイトまたはワード単位でページバッファ回路に順次に伝達される。プログラムされるデータすなわち、一ページ分量のデータが全部ページバッファ回路にロードされれば、ページバッファ回路に保管されたデータはプログラム命令の入力に従ってメモリセルアレイ（すなわち、選択されたページのメモリセル）に同時にプログラムされる。
【０００８】
選択されたページのメモリセルが全部プログラムされた後には、選択されたページのメモリセルに正しくデータが貯蔵されたことを知らせる情報がメモリセルアレイの特定領域 （例えば、スペアフィールド）にプログラムされる。そのような情報はページ情報または確認マーク（ｃｏｎｆｉｒｍ ｍａｒｋ）と呼ばれる。ページＷＬ０−ＷＬｍの各々のページ情報はスペアフィールド２０内の特定ストリングに貯蔵される。例えば、一番目のページＷＬ０のページ情報はスペアビットラインＳＢＬ０に連結されたストリングのメモリセルＭ０に貯蔵され、二番目のページＷＬ１のページ情報はスペアビットラインＳＢＬ０に連結されたストリングのメモリセルＭ１に貯蔵され、最後のページＷＬｍのページ情報はスペアビットラインＳＢＬ０に連結されたストリングのメモリセルＭｍに貯蔵される。
【０００９】
上述から分かるように、一ページ分量のデータを貯蔵するためにプログラム動作が２回実行される。結果的に、一ページのデータ情報をプログラムするのにかかる時間がおおよそ２倍になる。もしメモリセルアレイが３２個のページ（またはワードライン）を含んだら、プログラム動作は６４回繰り返されなければならない。上述のプログラム方式はフラッシュメモリ装置の性能を決めるのに重要な要素のうちの一つがプログラム時間という点を考慮すれば、フラッシュメモリ装置の性能の低下（または動作速度の低下）の原因になる。
【特許文献１】米国特許第５，４７３，５６３号明細書
【特許文献２】米国特許第５，６９６，７１７号明細書
【特許文献３】米国特許第５，２９９，１６２号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、動作速度を向上させることができる不揮発性メモリ装置を提供することにある。
【００１１】
本発明の他の目的は、複数のページに係わる情報を同時に貯蔵することができる不揮発性メモリ装置及びそれのプログラム方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一特徴によると、少なくとも一つのメモリブロックを有するメモリ装置のプログラム方法が提供される。この方法は前記メモリブロックの行を選択するためのアドレスを各々入力受ける少なくとも二つのアドレスを入力受けて一時的に貯蔵するようになる。そして前記一時的に貯蔵されたアドレスによって選択された前記行が同時に活性化(activate)され、前記活性化された行の前記メモリセルの少なくともいくつかが同時にプログラムされる。
【００１３】
この実施形態において、メモリ装置はＮＡＮＤフラッシュメモリ装置を示す。前記少なくとも一つのメモリブロックはメインフィールドとスペアフィールドで区分される。前記活性化された行の前記メモリセルの少なくともいくつかが同時にプログラムされる段階は前記スペアフィールドの第１列と前記活性化された行の前記交差領域に前記メモリセルが同時にプログラムされることを特徴とする。前記スペアフィールドの前記第１列と前記活性化された行の前記交差領域に前記メモリセルが同時にプログラムされることは、前記スペアフィールドの前記第１列と前記活性化された行の前記交差領域に前記メモリセルが対応する行と係わる情報を同時に貯蔵することを特徴とする。前記入力された少なくとも二つのアドレスが一時的に貯蔵される段階は前記入力された少なくとも二つのアドレスをラッチすることを特徴とする。それで、追加的なアドレスを入力して貯蔵した後、前記行の全部は同時に活性化される。
【００１４】
本発明の一特徴によると、行と列の交差領域に配列された多数のメモリセルを有する少なくとも一つのメモリブロックを含む不揮発性メモリ装置のプログラム方法は少なくとも一つのメモリブロックの第１行を選択するための第１アドレスを入力する。前記メモリブロックの前記行に各々対応する行デコーダ回路のラッチのうちの対応するラッチに前記入力された第１アドレスを一時的に貯蔵する。そして、少なくとも一つのメモリブロックの第２行を選択するための第２アドレスを入力して、前記行デコーダ回路のラッチのうちの対応するラッチに前記入力された第２アドレスを一時的に貯蔵する。前記一時的に貯蔵された第１と第２の入力されたアドレスに対応する前記行を同時に活性化する。前記一時的に貯蔵された第１と第２の入力されたアドレスに対応する行が同時に活性化されるとき、前記メモリセルは前記活性化された行に連結され、前記メモリブロックのスペアフィールドに配置された少なくともいくつかの列は同時にプログラムされることを特徴とする。
【００１５】
この実施形態において、前記スペアフィールドの列は前記少なくとも一つのメモリブロックの行に各々対応することを特徴とする。前記プログラムされたメモリセルは前記第１列の各々に対応する行と係わる情報を貯蔵することを特徴とする。前記少なくとも一つのメモリブロックの追加行を選択するための追加アドレスを入力して一時的に貯蔵する段階と、前記一時的に貯蔵された第１と第２の入力されたアドレスに対応する前記行を同時に活性化させる段階とをさらに含み、前記一時的に貯蔵された入力されたアドレスの全部と対応する前記すべての行が同時に活性化されることを特徴とする。
【００１６】
本発明の一特徴によると、不揮発性メモリ装置は複数個のワードライン及び複数個のビットラインを有するメモリブロックと、少なくとも一つの行アドレスに応答して一つ以上の前記ワードラインを選択する行デコーダ回路を含み、前記行デコーダ回路は前記ワードラインに各々対応するラッチを含み、前記ラッチの各々は対応するワードラインを選択するための行アドレスをラッチするように構成される。
【００１７】
この実施形態において、前記ラッチされた行アドレスのワードラインが同時に活性化されるとき、前記活性化されたワードラインに連結され、スペアフィールドのビットラインの各々に配置されたメモリセルには同一のデータが同時にプログラムされることを特徴とする。前記スペアフィールドのビットラインは前記メモリブロックのワードラインに各々対応することを特徴とする。前記スペアフィールドのプログラムされたメモリセルはメインフィールドに属する対応する行のメモリセルが正常にプログラムされたか否かを示す情報を貯蔵することを特徴とする。
【００１８】
この実施形態において、前記不揮発性メモリ装置はラッチされた行アドレスのワードラインがマルチページプログラム動作で同時に活性化されるように前記行デコーダ回路を制御する制御ロジックをさらに含む。前記制御ロジックは前記マルチページプログラム動作時、選択されたワードラインの行アドレスが対応するラッチに各々貯蔵されるように前記行デコーダ回路を制御することを特徴とする。前記制御ロジックはマルチページプログラム動作時、マルチページ選択命令が入力されるとき、前記行デコーダ回路のラッチを初期化させることを特徴とする。前記制御ロジックは単一ページプログラム動作時、行アドレスの貯蔵なしにワードラインが選択されるように前記行デコーダ回路を制御することを特徴とする。
【００１９】
本発明の一特徴によると、不揮発性メモリ装置のメモリブロックは（１）複数個のワードライン及び複数個のビットラインの交差領域に配列されたメモリセルと（２）ブロックアドレス情報に応答してブロック選択信号を発生するブロックデコーダ回路と（３）ページアドレス情報に応答して対応する複数個のワードラインに前記ワードライン選択信号を生成して伝達する複数個のワードライン選択信号回路を含むページデコーダ回路と（４）前記ブロック選択信号に応答して対応するワードラインに前記ワードライン選択信号を伝達するスイッチ回路とを含む。前記装置は前記ワードライン選択信号回路はマルチページプログラム動作時、対応するワードラインを選択するためのページアドレス情報をラッチするラッチを含む。前記装置は前記マルチページプログラム動作時、ラッチされたページアドレスのワードラインが同時に活性化されるように前記ページデコーダ回路を制御する制御ロジックをさらに含む。
【００２０】
この実施形態において、ページアドレス情報が貯蔵されたラッチに対応するワードラインは前記マルチページプログラム動作時、同時に活性化されることを特徴とする。前記ラッチされたページアドレスのワードラインが同時に活性化されるとき、前記活性化されたワードラインに連結され、スペアフィールドのビットラインの各々に配置されたメモリセルには同一のデータが同時にプログラムされることを特徴とする。前記スペアフィールドの前記ビットラインは前記少なくとも一つのメモリブロックの前記ワードラインに各々対応することを特徴とする。
【００２１】
本発明の一特徴によると、不揮発性メモリ装置のメモリブロックのうちのメモリセルのスペアフィールドに情報を書き込む方法を提供する。前記方法は前記メモリブロックの第１行を選択するための第１アドレスを入力する。選択された前記メモリブロックの前記第１行を指示する第１インジケーターを貯蔵する。前記メモリブロックの第２行を選択するための第２アドレスを入力して、選択された前記メモリブロックの前記第２行を指示する第２インジケーターを貯蔵する。前記メモリブロックの前記第１と第２行は同時に活性化されて、前記スペアフィールドの前記第１と第２行の少なくともいくつかの前記メモリセルに情報を同時に書き込むようになる。
【発明の効果】
【００２２】
任意のメモリブロックのワードラインの全部または一部を同時に活性化させることでスペアフィールドにページ情報を同時にプログラムすることができ、その結果、不揮発性メモリ装置の動作速度が向上することができる。
【発明を実施するための最良の形態】
【００２３】
本発明の例示的な実施形態が参照図に基づいて以下詳細に説明されるであろう。
【００２４】
図２は本発明による不揮発性メモリ装置を概略的に示すブロック図である。本発明による不揮発性メモリ装置はＮＡＮＤ型フラッシュメモリ装置である。しかし、本発明が他の半導体メモリ装置（例えば、ＭＲＯＭ、ＰＲＯＭ、ＦＲＡＭ、ＮＯＲ型フラッシュメモリ装置など）に適用されることができることはこの分野の通常の知識を習得した者などに自明である。
【００２５】
図２を参照すると、不揮発性メモリ装置１００はデータ情報を貯蔵するためのメモリセルアレイ１１０を含む。メモリセルアレイ１１０は複数個のメモリブロックを含み、各メモリブロックはメインフィールド１１０Ｍとスペアフィールド１１０Ｓで区分される。各メモリブロックのメイン及びスペアフィールド１１０Ｍ、１１０Ｓは図１に示したことと同一に構成される。したがって、それに対する説明はここでは省略する。本発明による不揮発性メモリ装置１００はアドレスバッファ回路１２０、行デコーダ回路１３０、制御ロジック１４０、ページバッファ回路１５０、列デコーダ回路１６０、列ゲート回路１７０、入出力バッファ回路１８０、およびパス／フェイルチェック回路１９０をさらに含む。
【００２６】
アドレスバッファ回路１２０は制御ロジック１４０によって制御され、決められたタイミングに従って入出力ピンＩ／Ｏｉを通じて入力される列及び行アドレスを入力受ける。 行デコーダ回路１３０は制御ロジック１４０によって制御され、アドレスバッファ回路１２０から出力される行アドレスに応答して動作する。行アドレスはメモリブロックを選択するためのブロックアドレス情報及び選択されたメモリブロックのページ（またはワードライン）を選択するためのページアドレス情報を含む。行デコーダ回路１３０は入力された行アドレスに応答してメモリブロックのうちの一つを選択し、動作モードに従って選択されたメモリブロックのページをワードライン電圧に駆動する。本発明による行デコーダ回路１３０はレジスタ１３１を含み、前記レジスタ１３１にはマルチページプログラムモード時、選択されたメモリブロックのページの全部または一部を各々選択するためのページアドレスが一時的に貯蔵される。マルチページプログラムモード時、レジスタ１３１に貯蔵されたページアドレスは選択されたメモリブロックのワードラインを同時に活性化させるのに使用され、これは以後詳細に説明されるであろう。
【００２７】
ここで、ワードラインの同時活性化はプログラム電圧がレジスタ１３１に貯蔵されたページアドレスによって選択されるワードラインに同時に供給されることを意味する。
【００２８】
続いて、図２を参照すると、ページバッファ回路１５０はビットライン（すべてのメモリブロックによって共有される）に各々連結された複数個のページバッファを含み、動作モードに従って感知増幅器として、そして書き込みドライバとして動作する。例えば、ページバッファ回路１５０は、読み出し動作時、ビットラインを通じて選択されたメモリブロック（例えば、メイン及びスペアフィールドまたはスペアフィールド）からデータを感知する。ページバッファ回路１５０は、プログラム動作時、プログラムされるデータをラッチし、ラッチされたデータに従ってビットラインをプログラム電圧（例えば、接地電圧） またはプログラム禁止電圧（例えば、電源電圧）に各々駆動する。列デコーダ回路 １６０はアドレスバッファ回路１２０から出力される列アドレスをデコーディングし、列ゲート回路１７０は列デコーダ回路１６０から出力されるデコーディングされたアドレス信号に応答してページバッファ回路１５０のページバッファをビット構造単位で選択する。読み出し動作時、ページバッファ回路１５０によって読み出されたデータは列ゲート回路１７０及び入出力バッファ回路１８０を通じて外部に出力される。プログラム動作時、プログラムされるデータは列ゲート回路１７０及び入出力バッファ回路１８０を通じてページバッファ回路１５０に伝達される。パス／フェイルチェック回路１９０はプログラム／消去検証動作時、ページバッファ回路１５０によって読み出されたデータビットを入力受け、入力されたデータビットが同一の値（すなわち、パスデータ値）を有するか否かを判別する。パス／フェイルチェック回路１９０の判別結果は制御ロジック１４０に伝達される。
【００２９】
例示的なページバッファ及びパス／フェイルチェック回路が特許文献３に開示されており、参照として含まれる。
【００３０】
図示していないが、列デコーダ回路１６０はアドレスカウンタを含み、アドレスカウンタは初期列アドレスを順次に増加させて連続的に列アドレスを発生する。これはプログラムされる／読み出されたページデータがビット構造単位で列ゲート回路１７０を通じて順次に伝達されることを意味する。
【００３１】
続いて、図２を参照すると、制御ロジック１４０は任意のメモリブロックのワードラインの全部または一部が同時に活性化されるマルチページプログラムモードを制御するように構成される。また、制御ロジック１４０は任意のメモリブロックのワードラインのうちの一つが活性化される単一ページプログラムモードを制御する。制御ロジック１４０は制御信号（例えば、ＣＬＥ、ＡＬＥ、／ＣＥ、／ＲＥ、／ＷＥ）に応答してアドレス、命令、またはデータ入力タイミングを判別する。マルチページプログラムモード時、制御ロジック１４０は任意のメモリブロックのページの全部または一部を選択するためのページアドレスがアドレスバッファ回路１２０を通じて行デコーダ回路１３０のレジスタ１３１に順次に貯蔵されるようにアドレスバッファ回路１２０及び行デコーダ回路１３０を制御する。制御ロジック１４０はレジスタ１３１に貯蔵されたページアドレスのワードラインが同時にプログラム電圧に駆動されるように（すなわち、同時に活性化されるように）行デコーダ回路１３０を制御し、これは以後詳細に説明されるであろう。
【００３２】
上述のように、本発明の不揮発性メモリ装置１００はマルチページプログラムモードを支援し、マルチページプログラムモードでは任意のメモリブロックのワードラインの全部または一部が同時に活性化される。すなわち、マルチページプログラムモードでは任意のメモリブロックのワードラインの全部または一部が同時にプログラム電圧に駆動される。ワードラインを同時に活性化させるため、行デコーダ回路１３０にはレジスタ１３１が具備され、制御ロジック１４０の制御に従ってレジスタ１３１には任意のメモリブロックの選択されるワードラインのページアドレスが一時的に貯蔵される。
【００３３】
図３は図２に示した行デコーダ回路を概略的に示すブロック図である。
【００３４】
図３を参照すると、本発明による行デコーダ回路１３０はスイッチ回路１３２、プリデコーダ回路１３３、ブロックデコーダ回路１３４、およびページデコーダ回路１３５を含む。スイッチ回路１３２はストリング選択ラインＳＳＬ、ワードラインＷＬｍ〜ＷＬ０、および接地選択ラインＧＳＬに各々対応する選択トランジスタＰ０〜Ｐ４を含む。ストリング選択ラインＳＳＬ、ワードラインＷＬｍ〜ＷＬ０、および接地選択ラインＧＳＬは対応する選択トランジスタＰ０〜Ｐ４を通じて対応する選択ラインＳＳ、Ｓｍ〜Ｓ０、ＧＳに各々連結される。プリデコーダ回路１３３はアドレスバッファ回路１２０からの行アドレスをデコーディングする。デコーディングされたアドレスはブロック選択情報（すなわち、ブロックアドレス）及びページ選択情報（すなわち、ページアドレス）を含む。デコーディングされたアドレスのうちのブロックアドレスＤＲＡｉはブロックデコーダ回路１３４に出力され、デコーディングされたアドレスのうちのページアドレスＤＲＡｊはページデコーダ回路１３５に出力される。
【００３５】
ブロックデコーダ回路１３４はブロックアドレスＤＲＡｉに応答してブロック選択信号ＢＬＫ０を活性化(activate)／非活性化(inactivate)させる。選択トランジスタＰ０〜Ｐｉはブロック選択信号 ＢＬＫ０によって共通に制御される。活性化されたブロック選択信号ＢＬＫ０は選択ラインの高電圧が電圧降下なしに対応するワードラインに伝達されるように十分に高い電圧を有する。ブロックデコーダ回路１３４は、またブロックアドレスＤＲＡｉに応答して選択ライン ＳＳ、ＧＳの活性化を制御する。ページデコーダ回路１３５はプリデコーダ回路１３３からのページアドレスＤＲＡｊに応答してワードラインＷＬ０〜ＷＬｍに対応する選択ラインＳ０〜Ｓｍを選択する。例えば、単一ページ／マルチページプログラムモード時、ページデコーダ回路１３５はページアドレスに対応する選択ラインにプログラム電圧を供給し、残りの選択ラインにパス電圧を供給する。読み出しモード時、ページデコーダ回路１３５はページアドレスに対応する選択ラインに読み出し電圧を供給し、残りの選択ラインにパス電圧を供給する。特に、本発明によるページデコーダ回路１３５はマルチページプログラムモード時、複数のワードラインが同時に選択されるように（活性化されるように）ページアドレスを貯蔵するためのレジスタ１３１を含み、これは以後詳細に説明されるであろう。
【００３６】
図４は図３に示したページデコーダ回路の例示的な実施形態を示す回路図である。図４には一つの選択ラインＳ０と係わるページデコーダ１３５ａだけが図示されているが、残りの選択ラインＳ１〜Ｓｍと係わるページデコーダが図４に示したことと実質的に同一に構成されることはこの分野の通常の知識を習得した者などに自明である。
【００３７】
ページデコーダ１３５ａはＮＡＮＤゲートＧ１、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＮＭＯＳトランジスタＭＮ１、インバータＩＮＶ１、ＩＮＶ２で構成されたラッチＬＡＴ、伝達ゲートＴＧ１、ＴＧ２、および駆動器ＤＲＶで構成される。ページデコーダのラッチ ＬＡＴはレジスタ１３１を構成する。ＮＡＮＤゲートＧ１には図３のプリデコーダ回路１３３から出力されるデコーディングされたページアドレスＤＲＡｊが印加される。ＰＭＯＳトランジスタＭＰ１、ＭＰ２は電源電圧とラッチＬＡＴの入力ノードＮＤ１との間に直列連結されている。ＰＭＯＳトランジスタＭＰ１のゲートはＮＡＮＤゲートＧ１の出力端子に連結され、ＰＭＯＳトランジスタＭＰ２のゲートは制御信号ｎＡＤＤ＿ＩＮを入力するように連結されている。ＮＭＯＳトランジスタＭＮ１はラッチＬＡＴの入力ノードＮＤ１と接地電圧との間に連結され、制御信号ＲＳＴによって制御される。伝達ゲートＴＧ１は制御信号ＭＬＴ＿ＥＮによって制御され、ラッチＬＡＴの出力を駆動器ＤＲＶに伝達する。伝達ゲートＴＧ２は制御信号ＮＯＲ＿ＥＮによって制御され、ＮＡＮＤゲートＧ１の出力を駆動器ＤＲＶに伝達する。駆動器ＤＲＶは入力信号に応答して選択ラインＳＯを駆動する。選択ラインＳ０の電圧レベルは動作モードに従って異なるように設定されるであろう。例えば、選択ラインＳＯはマルチページプログラムモード時、プログラム電圧に駆動される。駆動器ＤＲＶはレベルシフト、スイッチポンプなどを利用して実現されることができ、例示的な駆動器は上述の特許文献１に開示されている。
【００３８】
この実施形態において、制御信号ｎＡＤＤ＿ＩＮ、ＲＳＴ、ＮＯＲ＿ＥＮ、ＭＬＴ＿ＥＮは図２の制御ロジック１４０によって生成され、これは以後詳細に説明されるであろう。
【００３９】
図５は本発明による不揮発性メモリ装置のマルチページプログラム動作を説明するためのタイミング図である。以下、本発明による不揮発性メモリ装置のマルチページプログラム動作が参照図に基づいて詳細に説明されるであろう。マルチページプログラムモードではスペアフィールドにメインフィールドと係わる情報（例えば、ページ情報）がプログラムされる。従来技術と異なって、本発明の不揮発性メモリ装置は任意のメモリブロックのすべてのページと係わるページ情報をスペアフィールドに一度に貯蔵することができる。説明の便宜上、図４に示した一つのページデコーダ１３５ａを基準にしてマルチページプログラム動作が説明されるであろう。
【００４０】
マルチページ選択命令として第１命令ＣＭＤ１が入力されれば、制御ロジック１４０は制御信号ＲＳＴを活性化させる。制御信号ＲＳＴの活性化に従ってページデコーダ１３５ａのＮＭＯＳトランジスタＭＮ１がターンオンされ、その結果、ラッチＬＡＴが初期化される。この際、制御信号ＭＬＴ＿ＥＮ、ＮＯＲ＿ＥＮはローレベルに維持される。これは図４に示した伝達ゲートＴＧ１、ＴＧ２が非活性化されることを意味する。その次に、メモリブロック及びワードラインを選択するために行アドレスＡＤＤ１が入出力ピンＩ／Ｏｉに印加される。行アドレスＡＤＤ１はページ（またはワードライン）を選択するためのページアドレス及びメモリブロックを選択するためのブロックアドレスを含む。入力されたアドレスはプリデコーダ回路１３３によってデコーディングされ、デコーディングされたブロックアドレスＤＲＡｉはブロックデコーダ回路１３４に伝達される。これと同時に、デコーディングされたページアドレスＤＲＡｊはページデコーダ１３５ａのＮＡＮＤゲートＧ１に入力される。
【００４１】
図５から分かるように、行アドレスＡＤＤ１が入力されるとき、制御ロジック１４０は制御信号ｎＡＤＤ＿ＩＮを活性化させる。もしデコーディングされたページアドレスＤＲＡjが全部‘１’であるとき、ＮＡＮＤゲートＧ１の出力はローになって、ＰＭＯＳトランジスタＭＰ１がターンオンされる。したがって、制御信号ｎＡＤＤ＿ＩＮが活性化されるとき、ラッチLＡＴの入力ノードＮＤ１はローレベルからハイレベルへ遷移する。この際、伝達ゲートＴＧ１、ＴＧ２が非活性化されているので、選択ラインＳ０は駆動器ＤＲＶによって駆動されない。
【００４２】
前の説明によると、マルチページプログラム命令として第１命令ＣＭＤ１の次に行アドレスが入力されれば、入力されたアドレスのうちのページアドレスは制御ロジック１４０の制御によって対応するページデコーダ１３５ａのラッチＬＡＴに貯蔵される。このような動作は選択されるページ（またはワードライン）のページアドレスが対応するページデコーダに全部貯蔵されるまで繰り返して実行される。
【００４３】
図５に示したように、第１命令ＣＭＤ１が入力された後にはページアドレスをページデコーダ回路１３５に貯蔵するために第２命令ＣＭＤ２が入力される。第２命令ＣＭＤ２は連続してアドレスが入力されることを知らせる命令である。第２命令に代えて第１命令ＣＭＤ１が使用されることもできる。アドレス及びデータの入力を知らせる命令として第３命令ＣＭＤ３の入力に従ってプログラムされるデータが入出力バッファ回路１８０及び列ゲート回路１７０を通じてページバッファ回路１５０にローディングされる。第３命令 ＣＭＤ３の次に入力されるアドレスには行アドレス及び列アドレスが含まれる。列アドレスはスペアフィールドの列を選択するのに使用される。すなわち、プログラムされるデータはスペアフィールドに対応するページバッファ回路のページバッファにローディングされるであろう。
【００４４】
この実施形態において、プログラムされるデータはメモリブロックのページ（すなわち、ワードライン）がプログラムされたか否かを示すページ情報である。したがって、プログラムされるデータは同一のデータ値を有する。マルチページプログラムモード時、選択されるスペアフィールドのスペアビットラインの数はメモリブロックのワードラインの数と同一である。また、プログラムされるデータがメモリブロックのページ（すなわち、ワードライン）がプログラムされたか否かを示すページ情報に限らないことはこの分野の通常的な知識を習得した者などに自明である。
【００４５】
選択されるワードラインのページアドレスが対応するページデコーダに全部貯蔵されれば、制御ロジック１４０はマルチページプログラム命令として第４命令ＣＭＤ４に応答して制御信号ＭＬＴ＿ＥＮを活性化させる。制御信号ＭＬＴ＿ＥＮが活性化されることに従って、ラッチＬＡＴに貯蔵された値が伝達ゲートＴＧ１を通じて駆動器ＤＲＶに伝達される。駆動器ＤＲＶは入力信号に応答して選択ラインＳ０をプログラム電圧に駆動する。すなわち、ページアドレスが貯蔵されたページデコーダに対応する選択ラインの全部が同時にプログラム電圧に駆動される。この際、ページアドレスが貯蔵されないページデコーダに対応する選択ラインはパス電圧に駆動されるであろう。
【００４６】
プログラム電圧を有する選択信号（例えば、Ｓ０、Ｓ１）及びパス電圧を有する選択信号（例えば、Ｓ２−Ｓｍ）はスイッチ回路１３２を通じて対応するワードラインＷＬ０−ＷＬｍに各々伝達される。これと同時に、スペアフィールドに対応するページバッファにローディングされたデータ値に従ってスペアビットライン（例えば、ＳＢＬ０−ＳＢＬｍ）にはプログラム電圧（例えば、接地電圧）またはプログラム禁止電圧（例えば、電源電圧）が供給される。以後、プログラム電圧を有するワードラインすなわち、活性化されたワードライン及びスペアビットラインの交差領域に配列されたメモリセルは同時にプログラムされる。プログラム時間の間Ｒ／ｎＢ信号がローに活性化される。
【００４７】
例えば、２個のワードラインＷＬ０、ＷＬ１が同時に選択され、メモリブロックのワードラインＷＬ０−ＷＬｍに各々対応するスペアビットラインＳＢＬ０−ＳＢＬｘが選択されると仮定すれば、図６に示したように、活性化されたワードラインＷＬ０、ＷＬ１及びスペアビットラインＳＢＬ０−ＳＢＬｘの交差領域に配列された（またはスペアビットラインＳＢＬ０−ＳＢＬｘに連結されたストリングの各々のメモリセルＭ０、Ｍ１）（図６で点線に表記）は同時に同一のデータにプログラムされる。または、活性化されたワードラインＷＬ０、ＷＬ１及びスペアビットラインＳＢＬ０、ＳＢＬ１の交差領域に配列されたメモリセルＭ０、Ｍ１は同時に同一のデータにプログラムされる一方、活性化されたワードラインＷＬ０、ＷＬ１及び残りのスペアビットラインＳＢＬ２−ＳＢＬｘの交差領域に配列されたメモリセルＭ０、Ｍ１はプログラム禁止される。すなわち、一つのストリングに１ビットデータだけが貯蔵され、１ビットデータは二つのメモリセルＭ０、Ｍ１に同一にプログラムされる。これは二つのメモリセルのうちのいずれか一つがプログラムされなくても１ビットデータが対応するストリングに正しく貯蔵されることができることを意味する。したがって、データ信頼性が向上することができる。従来技術と比べて見るとき、３２ページがプログラムされても３３回のプログラム動作だけが実行され、その結果、不揮発性メモリ装置の動作速度が向上する。
【００４８】
この実施形態において、スペアフィールドに貯蔵されるデータは最後の行アドレスが入力される区間でページバッファ回路にロードされる。これに反して、スペアフィールドに貯蔵されるデータがアドレスが入力されるごとにページバッファ回路にロードされることができることはこの分野の通常の知識を習得した者などに自明である。この場合、図５で第２命令に代えて第３命令が使用され、第３命令に引き続いてアドレス及びデータが入力される。この際、入力されるアドレスは列及び行アドレスを含む。行アドレスはページ及びメモリブロックを選択するのに使用され、列アドレスはスペアフィールドの列を選択するのに使用される。
【００４９】
図１で説明されたプログラム方法の場合、スペアビットラインＳＢＬ０に連結されたストリングのメモリセルの各々に貯蔵されたデータがページ数だけ読み出し動作を繰り返して実行することで読み出される。このような読み出し方式もフラッシュメモリ装置の性能低下（または動作速度の低下）の原因になる。これに反して、本発明のマルチページプログラム方法でプログラムスペアフィールドのページ情報は一度に読み出されることができる。すなわち、行デコーダ回路１３０のレジスタ１３１に上述の方法でページアドレスを貯蔵し、貯蔵されたページアドレスに従ってワードラインを同時に活性化させることでページ情報を同時に読み出すことが可能である。
【００５０】
以上では、本発明による回路の構成及び動作を上述の説明及び図に従って示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることはもちろんである。
【図面の簡単な説明】
【００５１】
【図１】一般的な不揮発性メモリ装置のアレイ構造を示す図である。
【図２】本発明による不揮発性メモリ装置を概略的に示すブロック図である。
【図３】図２に示した行デコーダ回路を概略的に示すブロック図である。
【図４】本発明の望ましい実施形態による図３に示したページデコーダ回路を示す回路図である。
【図５】本発明によるマルチページプログラム方法を説明するためのタイミング図である。
【図６】本発明のマルチページプログラム方法に従ってプログラムされたスペアフィールドを示す図である。
【符号の説明】
【００５２】
１１０    メモリセルアレイ       
１２０    アドレスバッファ回路
１３０    行デコーダ回路
１４０    制御ロジック
１５０    ページバッファ回路
１６０    列デコーダ回路
１７０    列ゲート回路
１８０    入出力バッファ回路
１９０    パス／フェイルチェック回路
【図１】
2006031920.tif 000003
【図２】
2006031920.tif 000004
【図３】
2006031920.tif 000005
【図４】
2006031920.tif 000006
【図５】
2006031920.tif 000007
【図６】
2006031920.tif 000008