(57)【要約】    【課題】  画像処理を高速化することができる画像処理する装置及びその方法、並びに画像処理プログラム及び記憶媒体を提供する。    【解決手段】  ＰＤＬ画像処理装置１は、第１機能回路ブロック１００と、第２機能回路ブロック２００と、第３機能回路ブロック３００と、プロセッサ４００とを備え、第１機能回路ブロック１００は、コマンドバッファ１０１と、コマンド制御部１０２と、出力制御部１０５とを備える。また、第２機能回路ブロック２００は、コマンドバッファ２０１と、コマンド制御部２０２と、出力制御部２０５とを備える。コマンドバッファ１０７にコマンド受信可能なバッファがないときは、プロセッサ４００にデータバス１１を介してコマンドを出力し、コマンドバッファ２０１にコマンド受信可能なバッファがあるときは、コマンドバス６を介してコマンドバッファ２０１にコマンドを出力する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
互いに直列に接続されると共に入力されるデータに夫々所定の画像処理をパイプラインで施す複数の機能回路ブロックと、前記複数の機能回路ブロックに接続された機能プロセッサとを備える画像処理装置において、前記機能プロセッサ及び前記複数の機能回路ブロックの稼動状態を判定する稼動状態判定手段と、前記判定された稼動状態に応じて前記所定の画像処理の少なくとも１つを前記機能プロセッサに行わせる制御を行う制御手段とを備えることを特徴とする画像処理装置。
【請求項２】
前記複数の機能回路ブロックは、第１機能回路ブロックと、前記第１機能回路ブロックの後段に接続されると共に前記第１機能回路ブロックの出力データを受取る第２機能回路ブロックとを含み、前記制御手段は、前記出力データが前記第２機能回路ブロックにおいて処理待ちを起こすか否かを判別する判別手段を備え、前記処理待ちを起こすときは、前記出力データを前記機能プロセッサに送出することを特徴とする請求項１記載の画像処理装置。
【請求項３】
前記制御手段は、前記機能プロセッサが前記送出された出力データの処理を行っているか否かを判別する他の判別手段を備え、前記機能プロセッサが前記送出された出力データの処理を行っているときは、前記機能プロセッサが行っている処理を終了させると共に前記処理されたデータを前記第１機能回路ブロックに送出することを特徴とする請求項２記載の画像処理装置。
【請求項４】
前記複数の機能回路ブロックは、前記第２機能回路ブロックの後段に接続された第３機能回路ブロックをさらに含み、前記機能プロセッサは、前記第１機能回路ブロック、前記第２機能回路ブロック、及び前記第３機能回路ブロックの各出力データに夫々優先順位を付加する優先順位付加手段を備えると共に、前記優先順位が付加された出力データを前記優先順位の順に処理することを特徴とする請求項２又は３記載の画像処理装置。
【請求項５】
前記所定の画像処理は、ＰＤＬ画像処理であることを特徴とする請求項１乃至４のいずれか１項に記載の画像処理装置。
【請求項６】
互いに直列に接続されると共に入力されるデータに夫々所定の画像処理をパイプラインで施す複数の機能回路ブロックと、前記複数の機能回路ブロックに接続された機能プロセッサとを備える画像処理装置の画像処理方法において、前記機能プロセッサ及び前記複数の機能回路ブロックの稼動状態を判定する稼動状態判定ステップと、前記判定された稼動状態に応じて前記所定の画像処理の少なくとも１つを前記機能プロセッサに行わせる制御を行う制御ステップとを備えることを特徴とする画像処理方法。
【請求項７】
前記複数の機能回路ブロックは、第１機能回路ブロックと、前記第１機能回路ブロックの後段に接続されると共に前記第１機能回路ブロックの出力データを受取る第２機能回路ブロックとを含み、前記制御ステップは、前記出力データが前記第２機能回路ブロックにおいて処理待ちを起こすか否かを判別する判別ステップを備え、前記処理待ちを起こすときは、前記出力データを前記機能プロセッサに送出することを特徴とする請求項６記載の画像処理方法。
【請求項８】
前記制御ステップは、前記機能プロセッサが前記送出された出力データの処理を行っているか否かを判別する他の判別ステップを備え、前記機能プロセッサが前記送出された出力データの処理を行っているときは、前記機能プロセッサが行っている処理を終了させると共に前記処理されたデータを前記第１機能回路ブロックに送出することを特徴とする請求項７記載の画像処理方法。
【請求項９】
前記複数の機能回路ブロックは、前記第２機能回路ブロックの後段に接続された第３機能回路ブロックをさらに含み、前記第１機能回路ブロック、前記第２機能回路ブロック、及び前記第３機能回路ブロックの出力データに夫々異なる優先順位を付加する優先順位付加ステップを備えると共に、前記優先順位が付加された出力データを前記優先順位の順に処理することを特徴とする請求項７又は８記載の画像処理方法。
【請求項１０】
前記所定の画像処理は、ＰＤＬ画像処理であることを特徴とする請求項６乃至９のいずれか１項に記載の画像処理方法。
【請求項１１】
互いに直列に接続されると共に入力されるデータに夫々所定の画像処理をパイプラインで施す複数の機能回路ブロックと、前記複数の機能回路ブロックに接続された機能プロセッサとを備える画像処理装置の画像処理方法をコンピュータに実行させる画像処理プログラムにおいて、前記機能プロセッサ及び前記複数の機能回路ブロックの稼動状態を判定する稼動状態判定モジュールと、前記判定された稼動状態に応じて前記所定の画像処理の少なくとも１つを前記機能プロセッサに行わせる制御を行う制御モジュールとを備えることを特徴とする画像処理プログラム。
【請求項１２】
請求項１１記載の画像処理プログラムを格納することを特徴とするコンピュータ読み取り可能な記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理する装置及びその方法、並びに画像処理プログラム及び記憶媒体に関し、特に、種々の処理を行うＰＤＬ画像処理装置に関する。
【背景技術】
【０００２】
画像処理装置としての従来の複写機は、ＰＤＬ（Page-description language：ページ記述言語）言語で記述されたＰＤＬ画像からラスタ画像を生成するＰＤＬ言語処理の機能を有する画像処理回路を備える（例えば、特許文献１）。複写機は、ＰＤＬ言語処理を行う場合、ＰＤＬ画像のオブジェクトのエッジ検出処理、重なり判定処理、及び彩色処理等を実行する必要であるので、これらの処理を夫々実行する複数の機能回路ブロックを備えると共に、当該機能回路ブロックにパイプライン処理を実行させることによってＰＤＬ言語処理を行う。具体的には、従来のＰＤＬ画像処理装置は、エッジ検出機能回路ブロック、レベル判定機能回路ブロック、及び彩色機能回路ブロックを備え、これらは順に接続されて、３段のパイプライン処理を実行している。各機能回路ブロックは、夫々前段に接続された機能回路ブロックから出力された起動信号を受信すると、処理に必要なパラメータや画像データを読み込み、実行すべき各処理を開始する。
【０００３】
エッジ検出機能回路ブロックは、入力されたＰＤＬ画像データ中の各オブジェクトのエッジをトラッキングし、トラッキングが終了した後、後段のレベル判定機能ブロックを起動させる。
【０００４】
レベル判定機能回路ブロックは、エッジ検出機能回路ブロックがトラッキングした各オブジェクトのエッジ情報に基づき、各オブジェクト間の重なりを判定すると共に可視オブジェクトを決定した後、後段の彩色機能回路ブロックを起動させる。
【０００５】
彩色機能回路ブロックは、レベル判定機能回路ブロックによって決定された可視オブジェクトの彩色処理を行う。
【０００６】
ＰＤＬ言語処理を実行する画像処理システムに要求される処理や制御は、複雑化しているので、処理や制御を行う画像処理回路には、大規模なプロセッサが搭載されている。
【０００７】
全ての機能回路ブロックの動作速度が等しく、画像データ２０１，２０２，２０３，２０４，２０５が順に入力されるときは、各機能回路ブロックのパイプライン処理によって図４のように処理される。
【特許文献１】特開２０００−１４９０３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のＰＤＬ画像処理装置において、各機能回路ブロックが処理するデータ量及び処理内容は、処理を行う画像データによって異なるので、各機能回路ブロックのデータ処理時間は夫々異なり、また、ある特定の各機能回路ブロックの処理負荷が重い場合、その他の機能回路ブロックが待ち状態となるので、パイプラインストールが発生し、ＰＤＬ画像処理装置全体のスループットが低下する。
【０００９】
また、ハードウェアによってＰＤＬ画像処理を行う場合、ＰＤＬ画像処理装置は、ＰＤＬ画像データのオブジェクト数の増加や、彩色に使用するパターンの複雑化に対応するために、多様な機能が必要となり、さらに、処理を高速化する場合は、ハードウェア内部に多量のバッファや演算回路が必要となり、もって回路規模が増大する。
【００１０】
ある特定の機能回路ブロックの処理負荷が常に高いときに、ＰＤＬ画像処理装置全体のスループットを向上させるべく、処理負担の高い機能回路ブロックの処理の一部をソフトウェアによる処理に振り分けてエミュレートする場合、ハードウェアによる処理時間は、処理を行う画像データの部位によって変化するので、ハードウェア及びソフトウェアへの処理の振り分けを固定的に行うと、ソフトウェアが処理しない機能回路ブロックの処理のスループットが向上せず、必ずしもＰＤＬ画像処理装置全体のスループットを向上させるわけではない。
【００１１】
また、パイプラインストールを引き起こす可能性がある機能回路ブロックの処理を全てソフトウェアによって同時に実行する場合、ソフトウェアによる処理はハードウェアによる処理に比べて低速であるので、ソフトウェアによる処理の終了がハードウェアによる処理の終了より遅れる可能性が高くなり、ソフトウェアとハードウェアで負荷分散を行うことができず、もってＰＤＬ言語処理の実行速度を高速化することができない。
【００１２】
本発明の目的は、パイプライン処理による画像処理を高速化することができる画像処理する装置及びその方法、並びに画像処理プログラム及び記憶媒体を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、請求項１記載の画像処理装置は、互いに直列に接続されると共に入力されるデータに夫々所定の画像処理をパイプラインで施す複数の機能回路ブロックと、前記複数の機能回路ブロックに接続された機能プロセッサとを備える画像処理装置において、前記機能プロセッサ及び前記複数の機能回路ブロックの稼動状態を判定する稼動状態判定手段と、前記判定された稼動状態に応じて前記所定の画像処理の少なくとも１つを前記機能プロセッサに行わせる制御を行う制御手段とを備えることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、プロセッサ及び複数の機能回路ブロックの稼動状態を判定し、判定された稼動状態に応じて所定の画像処理の少なくとも１つをプロセッサに行わせる制御を行うので、パイプライン処理による画像処理を高速化することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面を用いて詳述する。
【００１６】
図１は、本発明の実施の形態に係る画像処理装置の構成を概略的に示すブロック図である。
【００１７】
図１において、画像処理装置としてのＰＤＬ画像処理装置１は、プロセッサ４００と、データバス８，１１、コマンドバス５、及びプロセッサ制御線１７を介してプロセッサ４００と接続された第１機能回路ブロック１００と、データバス９，１２及びプロセッサ制御線１８を介してプロセッサ４００に接続されると共にコマンドバス６及びブロック制御線１５を介して第１機能回路ブロック１００に接続された第２機能回路ブロック２００と、データバス１０，１３を介して第２機能回路ブロック２００に接続されると共にコマンドバス７及びブロック制御線１６を介して第２機能回路ブロック２００に接続された第３機能回路ブロック３００と、データバス１９に接続されたシステムメモリ５００とを備え、プロセッサ４００、第３機能回路ブロック１４は、夫々データバス２０，１４を介してデータバス１９に接続される。
【００１８】
第１機能回路ブロック１００は、入力されたＰＤＬ画像データ中のオブジェクトのエッジをトラッキングして各オブジェクトのエッジ検出を行い、第２機能回路ブロック２００は、第１機能回路ブロック１００によって検出された各オブジェクトのエッジの情報に基づき、各オブジェクト間の重なりを判定すると共に可視オブジェクトを決定するレベル判定を行い、第３機能回路ブロック３００は、第２機能回路ブロック２００によって決定された可視オブジェクトの彩色処理を行い、プロセッサ４００は、コマンド受信バッファ（不図示）を備え各機能回路ブロック１００，２００，３００の処理をソフトウェアによってエミュレートすると共にＰＤＬ画像処理装置１全体の初期化及びエラー処理等を行う。
【００１９】
第１機能回路ブロック１００は、プロセッサ４００の処理結果及び出力データをコマンドとしてデータバス８を介して受信し、プロセッサ４００が送出したコマンドをコマンドバス５を介して受信し、プロセッサ４００のコマンド受信バッファの状態を示すプロセッサ制御信号をプロセッサ制御線１７を介して受信し、第２機能回路ブロック２００のコマンド受信バッファである後述するコマンドバッファ２０１の状態を示すブロック制御信号をブロック制御線１５を介して受信する。
【００２０】
第２機能回路ブロック２００は、プロセッサ４００の処理結果及びコマンドをデータバス９を介して受信し、第１機能回路ブロック１００が送出したコマンドをコマンドバス６を介して受信し、プロセッサ４００のコマンド受信バッファの状態を示すプロセッサ制御信号をプロセッサ制御線１８を介して受信し、第３機能回路ブロック３００のコマンド受信バッファの状態を示すブロック制御信号をブロック制御線１６を介して受信する。
【００２１】
第３機能回路ブロック３００は、プロセッサ４００の処理結果及びコマンドをデータバス１０を介して受信し、第２機能回路ブロック２００が送出したコマンドをコマンドバス７を介して受信し、コマンドをデータバス１４を介してシステムバス１９に送出する。
【００２２】
図２は、図１のＰＤＬ画像処理装置の構成を詳細に示すブロック図である。
【００２３】
図２において、第１機能回路ブロック１００は、コマンドバス５に接続されたコマンドバッファ１０１と、コマンドバッファ２０１に接続されたコマンド制御部１０２と、データバス８及びコマンドバッファ１０１が入力端に接続されたセレクタ１０３と、プロセッサ制御線１７に接続されると共にブロック制御線１５を介して後述するコマンド制御部２０２に接続された出力制御部１０５と、セレクタ１０３の出力端及び出力制御部１０５に接続された演算回路１０４と、演算回路１０４及び出力制御部１０５が入力端に接続されると共にデータバス１１及び後述するコマンドバッファ２０１が出力端に接続されたセレクタ１０６とを備える。
【００２４】
第２機能回路ブロック２００は、コマンドバス６に接続されたコマンドバッファ２０１と、コマンドバッファ２０１及びブロック制御線１５に接続されたコマンド制御部２０２と、データバス９及びコマンドバッファ２０１が入力端に接続されたセレクタ２０３と、プロセッサ制御線１８に接続されると共にブロック制御線１６を介して第３機能回路ブロック３００が備えるコマンド制御部（不図示）に接続された出力制御部２０５と、セレクタ２０３の出力端及び出力制御部２０５に接続された演算回路２０４と、演算回路２０４及び出力制御部２０５が入力端に接続されると共にデータバス１２及び第３機能回路ブロック３００が備えるコマンドバッファ（不図示）が出力端に接続されたセレクタ２０６とを備える。
【００２５】
第３機能回路ブロック３００も、第１機能回路ブロック１００及び第２機能回路ブロック２００と同様の構成である。
【００２６】
セレクタ１０３は、コマンドバッファ１０１の出力及びプロセッサ４００の出力の一方を出力し、演算回路１０４は、入力されたデータのエッジ検出演算を行い、セレクタ１０６は、出力制御部１０５の制御に基づいて、演算回路１０４によって演算されたデータを、プロセッサ４００及びコマンドバッファ２０１の一方に出力する。
【００２７】
出力制御部１０５は、プロセッサ４００のコマンドバッファの空き状況情報であるプロセッサ制御信号をプロセッサ４００から受信し、コマンドバッファ２０１の空き状況情報であるブロック制御信号をコマンド制御部２０２から受信し、受信したプロセッサ制御信号及びブロック制御信号に基づいてセレクタ１０６を制御する。
【００２８】
コマンド制御部２０２は、コマンドバッファ２０１の空き状態情報を出力制御部１０５に知らせ、セレクタ２０３は、コマンドバッファ２０１の出力及びプロセッサ４００の出力の一方を出力すし、演算回路２０４は、入力されたデータのレベル判定演算を行い、セレクタ２０６は、出力制御部２０５の制御に基づいて、演算回路２０４によって演算されたデータを、プロセッサ４００及び第３機能回路ブロック３００が備えるコマンドバッファの一方に出力する。
【００２９】
出力制御部２０５は、プロセッサ４００のコマンドバッファの空き状況情報であるプロセッサ制御信号をプロセッサ４００から受信し、第３機能回路ブロック３００が備えるコマンドバッファの空き状況情報であるブロック制御信号を第３機能回路ブロック３００が備えるコマンド制御部から受信し、受信したプロセッサ制御信号及びブロック制御信号に基づいてセレクタ２０６を制御する。
【００３０】
プロセッサ４００は、各機能ブロック１００，２００，３００の処理をエミュレートして、各機能ブロック１００，２００，３００から夫々送られるコマンドに所定の処理を施す。
【００３１】
入力されたＰＤＬ画像データの中のオブジェクトは、各機能回路ブロック１００，２００，３００によるパイプライン処理によって逐次的に処理されるが、その際、各機能回路ブロック１００，２００，３００は、夫々後段の機能回路ブロックにＰＤＬ画像データへのポインタ及び処理モード等、処理に必要となる情報を含むコマンドを送出する。
【００３２】
図２のＰＤＬ画像処理装置１によれば、出力制御部１０５は、プロセッサ４００のコマンドバッファの空き状況情報であるプロセッサ制御信号と、コマンドバッファ２０１の空き状況情報であるブロック制御信号とに基づいてセレクタ１０６を制御するので、ソフトウェアとハードウェアで負荷分散を行うことによりＰＤＬ画像処理装置１全体のスループットを向上させることができ、もってＰＤＬ画像処理装置１全体の処理速度を高速化することができる。
【００３３】
また、ＰＤＬ画像処理装置１の回路規模を増大させることなく複雑な画像に対応することができるので、ＰＤＬ画像処理装置１全体のコストパフォーマンスの低下を防ぐことができる。
【００３４】
図３は、図２における第１機能回路ブロックによって実行されるコマンド処理の手順を示すフローチャートである。
【００３５】
図３において、第１機能回路ブロック１００は、コマンドバッファ１０１に有効なコマンドが入力されると（ステップＳ４０１でＹＥＳ）、入力されたコマンドが有する制御情報をデコードする(ステップＳ４０２)。このとき、制御情報中のコマンド出力先ビットには、第１機能回路ブロック１００が直前に出力したコマンドの出力先情報が含まれており、当該出力先情報を参照して、プロセッサ４００が、入力されたコマンドより古いコマンドの処理を行っているか否かを判別し(ステップＳ４０３)、プロセッサ４００が、入力されたコマンドより古いコマンドの処理を行っているときは、プロセッサ４００の処理状態を参照して、プロセッサ４００が、入力されたコマンドより古いコマンドの処理を終了したか否かを判別し(ステップＳ４０４)（他の判別手段）、入力されたコマンドより古いコマンドの処理が終了しているときは、プロセッサ４００からデータバス８を介して、入力されたコマンドより古いコマンドの処理結果を読み込み（ステップＳ４０５）、出力制御部１０５は、ブロック制御信号線１５と、プロセッサ制御信号線１７からの信号に基づいて、プロセッサ４００と第２機能回路ブロック２００の少なくとも一方にコマンド受信可能なバッファがあるか否かを判別する（ステップＳ４０６）。
【００３６】
ステップＳ４０６の判別の結果、プロセッサ４００と第２機能回路ブロック２００の少なくとも一方にコマンド受信可能なバッファがないときは、プロセッサ４００のコマンドバッファとコマンドバッファ２０１の少なくとも一方が空くまでステップＳ４０６の処理を繰り返して待機（ストール）し、プロセッサ４００と第２機能回路ブロック２００の少なくとも一方にコマンド受信可能なバッファがあるときは、コマンドバッファ２０１にコマンド受信可能なバッファがあるか否かを判別し(ステップＳ４０７)（稼動状態判定手段、制御手段、判別手段）、コマンドバッファ１０７にコマンド受信可能なバッファがないとき、つまり、第１機能回路ブロック１００からの出力コマンドを第２機能回路ブロック２００が受信できない現象であるパイプラインのストールが起こったときは、プロセッサ４００にデータバス１１を介してコマンドを出力し（ステップＳ４１３）、プロセッサ４００へのコマンド出力があったことを示すフラグを出力制御部１０５に設定し、第１機能回路ブロック１００が次に出力するコマンドの制御情報に、第１機能回路ブロック１００が直前に出力したコマンドの出力先がプロセッサ４００であることを示す出力先情報を付加して（ステップＳ４１４）、本処理を終了する。
【００３７】
ステップＳ４０７の判別の結果、コマンドバッファ２０１にコマンド受信可能なバッファがあるときは、コマンドバス６を介してコマンドバッファ２０１にコマンドを出力して（ステップＳ４０８）、本処理を終了する。
【００３８】
ステップＳ４０３の判別の結果、プロセッサ４００が、入力されたコマンドより古いコマンドの処理を行っていないときは、演算回路１０４は、入力されたコマンドに対する演算を行い(ステップＳ４０９)、ステップＳ４０６以降の処理を実行して第２機能回路ブロック２００及びプロセッサ４００のいずれか一方にコマンドを出力する。
【００３９】
ステップＳ４０４の判別の結果、入力されたコマンドより古いコマンドの処理が終了していないときは、データバス１１を用いてプロセッサ４００の処理を中断し（ステップＳ４１０）、演算回路１０４は、データバス８を介してプロセッサ４００に出力されたコマンドを読み込み（ステップＳ４１１）、読み込まれたコマンドに対応する所定の演算を行って（ステップＳ４１２）、ステップＳ４０６以降の処理を実行して、第２機能回路ブロック２００及びプロセッサ４００のいずれか一方にコマンドを出力する。これにより、第１機能回路ブロック１００は、プロセッサ４００が処理しているコマンドを優先して処理することができ、もってＰＤＬ画像処理装置１全体のスループットを向上させることができる。
【００４０】
図３のフローチャートは、第１機能回路ブロック１００に入力されたコマンドの処理の手順を示しているが、第２機能回路ブロック２００入力されたコマンドも同様に処理される。
【００４１】
プロセッサ４００は、図３のコマンド処理により、第１機能回路ブロック１００、第２機能回路ブロック２００、及び第３機能回路ブロック３００から出力されたコマンドを、夫々データバス１１，１２，１３を介して受信し、当該コマンドの処理を行うが、この際、受信したコマンドに優先順位をつけ（優先順位付加手段）、優先順位の高いコマンドを優先して処理する。これにより、各機能回路ブロック及びプロセッサ４００によってコマンドを処理する際、時分割処理よりも速く処理することができ、パイプラインストールが起きたときの待ち時間を短くすることができ、もって効率よく負荷分散を行うことができると共にＰＤＬ画像処理装置１全体のスループットを向上させることができる。
【００４２】
また、プロセッサ４００は小規模なものであり、各機能回路ブロックは、プロセッサ４００がアイドル状態のときにコマンドをプロセッサ４００に出力して負荷分散を行うので、処理する画像の部位によってコマンドの処理内容や処理負荷が変化するＰＤＬ画像処理装置１においても、少ない追加回路で複雑な画像に対する処理速度を向上させることができる。
【００４３】
さらに、画像処理が複数の機能回路ブロックに分割された場合においても、画像処理回路内の負荷状況に応じて必要な部分の負荷分散を行うことができ、ＰＤＬ画像処理装置１全体のスループットをより向上させることができる。
【００４４】
図３の処理によれば、コマンドバッファ２０１にコマンド受信可能なバッファがないときは（ステップＳ４０７でＮＯ）、プロセッサ４００にデータバス１１を介してコマンドを出力し（ステップＳ４１３）、コマンドバッファ２０１にコマンド受信可能なバッファがあるときは、コマンドバス６を介してコマンドバッファ２０１にコマンドを出力する（ステップＳ４０８）ので、後段の機能回路ブロックの終了待ち時間を短縮することができ、負荷分散することができると共にＰＤＬ画像処理装置１全体のスループットを向上させることができ、もってＰＤＬ画像処理装置１全体の処理速度を高速化することができる。
【００４５】
本実施の形態では、パイプライン処理を行う機能回路ブロックは３段であるが、３段に限ることはなく、何段であってもよい。
【００４６】
これにより、高負荷状態の機能回路ブロックがコマンド発行処理のための余分な処理を行う必要がなく、高付加状態の機能回路ブロックの処理が他の処理の割り込み等で中断されるのを防ぐことができる。
【００４７】
また、本発明の目的は、実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）が記憶媒体に格納されたプログラムコードを読み出して実行することによっても達成される。
【００４８】
この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施の形態の機能を実現することになり、そのプログラムコード及び該プログラムコードを記憶した記憶媒体は本発明を構成することになる。
【００４９】
又、プログラムコードを供給するための記憶媒体としては、例えば、フロッピー（登録商標）ディスク、ハードディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等を用いることができる。または、プログラムコードをネットワークを介してダウンロードしてもよい。
【００５０】
また、コンピュータが読み出したプログラムコードを実行することにより、上記実施の形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。
【００５１】
更に、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれる。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態に係るＰＤＬ画像処理装置の構成を概略的に示すブロック図である。
【図２】図１のＰＤＬ画像処理装置の構成を詳細に示すブロック図である。
【図３】図２における第１機能回路ブロックによって実行されるコマンド処理の手順を示すフローチャートである。
【図４】従来のＰＤＬ画像処理装置におけるパイプライン処理を説明する図である。
【符号の説明】
【００５３】
１  ＰＤＬ画像処理装置
１００  第１機能回路ブロック
２００  第２機能回路ブロック
３００  第３機能回路ブロック
４００  プロセッサ
５００  システムメモリ
５，６，７，１４  コマンドバス
８，９，１０，１１，１２，１３  データバス
１５，１６  ブロック制御線
１７，１８  プロセッサ制御線
１０１，２０１  コマンドバッファ
１０２，２０２  コマンド制御部
１０３，２０３  セレクタ
１０４，２０４  演算回路
１０５，２０５  出力制御部
【図１】
2006252014.tif 000003
【図２】
2006252014.tif 000004
【図３】
2006252014.tif 000005
【図４】
2006252014.tif 000006