(57)【要約】【課題】耐タンパー性を維持したまま不良原因および不良箇所の絞り込みが可能となる半導体集積回路を提供する。【解決手段】ＲＯＭ１０１のワード線単位で確定される領域１０６の複数に解析用のデータを予め用意しておき、ＲＯＭテスト用ＢＩＳＴ回路１０２に、ＲＯＭ１０１の不良解析時にＲＯＭ１０１から解析用のデータを出力させて解析用の期待値データと比較し、不一致のとき、フェイル結果（不一致の情報）に加えてＲＯＭの不良解析に必要な不一致となったデータビットの行アドレス・列アドレスの情報と不一致のデータビット情報（“１”ｏｒ“０”）を出力する機能を備えさせる。【選択図】図１
2006031820.tif 000002
【特許請求の範囲】
【請求項１】
ＲＯＭから出力されるデータを期待値データと比較して一致／不一致の情報を出力するＲＯＭテスト用のＢＩＳＴ回路が実装された半導体集積回路において、
前記ＢＩＳＴ回路は、ＲＯＭの不良解析時に、ワード線単位で確定される領域の複数に解析用のデータを予め保持するＲＯＭからその解析用のデータを出力させて解析用の期待値データと比較し、不一致のとき、不一致の情報と不一致となったデータビットの行アドレス・列アドレスの情報と不一致のデータビット情報を出力する機能を備える
ことを特徴とする半導体集積回路。
【請求項２】
ＲＯＭから出力されるデータを期待値データと比較して一致／不一致の情報を出力するＲＯＭテスト用のＢＩＳＴ回路が実装された半導体集積回路において、
前記ＢＩＳＴ回路は、ＲＯＭの不良解析時に、ビット幅を拡張した領域に解析用のデータを予め保持するＲＯＭからその解析用のデータを出力させて解析用の期待値データと比較し、不一致のとき、不一致の情報と不一致となったデータビットの行アドレス・列アドレスの情報を出力する機能を備える
ことを特徴とする半導体集積回路。
【請求項３】
ＲＯＭから出力されるデータを期待値データと比較して一致／不一致の情報を出力するＲＯＭテスト用のＢＩＳＴ回路が実装された半導体集積回路において、
外部より前記ＢＩＳＴ回路を動作させるためのプログラム及びＲＯＭが保持する全データに対応する期待値データの書き込みのみ可能な不揮発性メモリと、ＲＯＭの不良解析時に、前記不揮発性メモリに書き込まれた前記プログラムを基に前記ＢＩＳＴ回路を制御してＲＯＭからデータを出力させ、前記不揮発性メモリに書き込まれた前記期待値データを前記ＢＩＳＴ回路へ転送して、ＲＯＭから出力されるデータと前記期待値データを比較させるマイコンと、を備えさせるとともに、
前記ＢＩＳＴ回路は、前記マイコンの制御によりＲＯＭから全データを出力させて前記マイコンから転送される前記期待値データと比較し、不一致のとき、不一致の情報と不一致となったデータビットの行アドレス・列アドレスの情報と不一致のデータビット情報を出力する機能を備える
ことを特徴とする半導体集積回路。
【請求項４】
ＲＯＭ検査時に、ＲＯＭから出力されて圧縮されたデータと外部より入力された圧縮期待値データあるいは予め保持する圧縮期待値データとを比較するか、もしくはＲＯＭから出力されるデータと予め保持する期待値データとを比較して一致／不一致の情報を出力するＲＯＭテスト用のＢＩＳＴ回路が実装された半導体集積回路の半導体ウェハにおいて、任意の半導体集積回路にＲＯＭが予め保持するデータをＢＵＳを介して直接外部へ出力できるようにするＤＢＡ回路を実装させ、前記ＤＢＡ回路を用いてＲＯＭが予め保持するデータを外部へ出力させることで、ＲＯＭの不良解析が可能となることを特徴とする半導体ウェハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、および半導体ウェハに関する。
【背景技術】
【０００２】
ＩＣカード用途に用いられる半導体集積回路には、例えば個人認証のためのＩＤ情報や、情報を取り出すための鍵情報などの機密情報を含むものがある。このように機密情報を含む半導体集積回路では、耐タンパー性を考慮したセキュリティ機能が重要となる。
【０００３】
このＩＤ情報や鍵情報は不揮発性メモリ（ＥＥＰＲＯＭ等）やＲＯＭに格納されている。また、ＲＯＭには、ＩＣカードシステムを制御し、一定のセキュリティを維持するための機密プログラムも格納されている。
【０００４】
一方、半導体集積回路に搭載されたＲＯＭの検査方法として、半導体集積回路内のＢＵＳを介して外部よりＲＯＭに直接アクセスできるようにするＲＯＭのＤＢＡ（Ｄｉｒｅｃｔ  ＢＵＳ  Ａｃｃｅｓｓ）回路を半導体集積回路に予め実装しておき、ＲＯＭ検査時に、ＬＳＩテスタにより半導体集積回路をＤＢＡモードに設定しＲＯＭのＤＢＡ回路を利用してＲＯＭが予め保持する全データを半導体集積回路の外部に出力（ＲＯＭダンプ）させ、期待値データと比較する方法がある。
【０００５】
しかし、このようにＲＯＭのＤＢＡ回路を半導体集積回路に実装すると、半導体集積回路がＤＢＡモードに設定された場合に、ＲＯＭが保持する鍵情報や機密プログラムなどセキュリティに関わる重要な情報が外部に漏れてしまうことになり、耐タンパー性を考えた時、大きな問題となる。
【０００６】
この問題に対して、ＲＯＭテスト用のＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  ｔｅｓｔ）回路を半導体集積回路に実装する手法が提案されている。以下、ＲＯＭテスト用ＢＩＳＴ回路を用いた従来のＲＯＭ検査方法について、図６を用いて説明する。
【０００７】
図６に示すように半導体集積回路６００内に予め実装されたＲＯＭテスト用ＢＩＳＴ回路６０２は、ＲＯＭ検査時に、外部のＬＳＩテスタからＲＯＭ圧縮期待値データを含む制御信号６０４が入力されると、半導体集積回路６００を検査モードに設定し、アドレスデータおよびリード信号６０５によりＲＯＭ６０１が保持するデータ６０６を順次出力させ、ＲＯＭテスト用ＢＩＳＴ回路６０１内蔵の比較回路６０３において、データ６０６を演算処理することにより生成される圧縮データとＲＯＭ圧縮期待値データとの比較をアドレス毎に行い、その結果をパス／フェイル結果（一致／不一致の情報）６０７としてＬＳＩテスタに出力する機能を備える。
【０００８】
従来は、このようにＲＯＭテスト用ＢＩＳＴ回路を用いてＲＯＭを検査していた（例えば特許文献１参照。）。但し、圧縮されたデータからはＲＯＭが予め保持するデータの内容はわからないようになっている。
【０００９】
以上のように、ＩＣカード用途に用いられる半導体集積回路のようなセキュリティ機能が重要となる半導体集積回路では、耐タンパー性を高めるためにＲＯＭが保持するデータを外部に出さない、すなわちＲＯＭのＤＢＡ回路のような解析可能な回路を持たせない回路設計とすることがセキュリティを確保する上で必須となっている。
【００１０】
しかしながら、従来は、上記のように解析可能な回路を持たせない回路設計としたため、出荷検査時や市場で検出されたＲＯＭ不良について解析を実施しようとしても、フェイルアドレス等の不良解析を行うための詳細情報を外部に出力させることができず、ＲＯＭ不良に対してＬＳＩテスタによる不良原因および不良箇所の絞り込みが全くできないという問題があった。
【００１１】
また、仮に、ＲＯＭテスト用ＢＩＳＴ回路に、ＲＯＭ検査時にＲＯＭが予め保持する全データのアドレス毎の比較結果を外部に出力する機能を備えさせた場合、ＲＯＭの不良解析は可能となるが、半導体集積回路が検査モードに設定された場合に、ＲＯＭが保持する鍵情報や機密プログラムなどの機密情報が外部に漏れるおそれがあり、耐タンパー性を低下させてしまうので、セキュリティを要求される半導体集積回路には使用できないという問題があった。
【特許文献１】特開平１−２７７７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記問題点に鑑み、図１に示すようにＲＯＭ１０１のワード線単位で確定される領域１０６の複数に解析用のデータを予め用意しておくか、あるいは図２、３に示すようにＲＯＭ内のビット幅を拡張した領域１０９に解析用のデータを予め用意しておくかし、ＲＯＭテスト用ＢＩＳＴ回路に、ＲＯＭの不良解析時にＲＯＭから解析用のデータを出力させて解析用の期待値データと比較し、不一致のとき、フェイル結果（不一致の情報）に加えてＲＯＭの不良解析に必要な情報（例えば、不一致となったデータビットの行アドレス・列アドレスの情報）を出力する機能を備えさせることにより、耐タンパー性を維持したまま不良原因および不良箇所の絞り込みが可能となる半導体集積回路を提供することを目的とする。
【００１３】
また、本発明は、外部よりＲＯＭテスト用ＢＩＳＴ回路を動作させるためのプログラム及びＲＯＭが保持する全データに対応する期待値データの書き込みのみ可能な不揮発性メモリと、ＲＯＭの不良解析時に、不揮発性メモリに書き込まれたプログラムを基にＲＯＭテスト用ＢＩＳＴ回路を制御してＲＯＭからデータを出力させ、不揮発性メモリに書き込まれた期待値データをＲＯＭテスト用ＢＩＳＴ回路へ転送して、ＲＯＭから出力されるデータと期待値データを比較させるマイコンと、を備えさせるとともに、ＲＯＭテスト用ＢＩＳＴ回路に、マイコンの制御によりＲＯＭから全データを出力させてマイコンから転送される期待値データと比較し、不一致のとき、フェイル結果（不一致の情報）に加えてＲＯＭの不良解析に必要な情報（例えば、不一致となったデータビットの行アドレス・列アドレスの情報）を出力する機能を備えさせることにより、耐タンパー性を維持したまま不良原因および不良箇所の絞り込みが可能となる半導体集積回路を提供することを目的とする。
【００１４】
また、本発明は、従来のＲＯＭテスト用ＢＩＳＴ回路が実装された半導体集積回路の半導体ウェハにおいて、任意の半導体集積回路に従来のＲＯＭのＤＢＡ回路を実装させることにより、ＲＯＭのＤＢＡ回路を用いてＲＯＭが予め保持するデータを外部へ出力させることで、耐タンパー性を維持したままＲＯＭのＤＢＡ回路が実装されていない半導体集積回路の不良原因および不良箇所の絞り込みが可能となる半導体ウェハを提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の請求項１記載の半導体集積回路は、ＲＯＭから出力されるデータを期待値データと比較して一致／不一致の情報を出力するＲＯＭテスト用のＢＩＳＴ回路が実装された半導体集積回路において、前記ＢＩＳＴ回路は、ＲＯＭの不良解析時に、ワード線単位で確定される領域の複数に解析用のデータを予め保持するＲＯＭからその解析用のデータを出力させて解析用の期待値データと比較し、不一致のとき、不一致の情報と不一致となったデータビットの行アドレス・列アドレスの情報と不一致のデータビット情報を出力する機能を備えることを特徴とする。
【００１６】
また、本発明の請求項２記載の半導体集積回路は、ＲＯＭから出力されるデータを期待値データと比較して一致／不一致の情報を出力するＲＯＭテスト用のＢＩＳＴ回路が実装された半導体集積回路において、前記ＢＩＳＴ回路は、ＲＯＭの不良解析時に、ビット幅を拡張した領域に解析用のデータを予め保持するＲＯＭからその解析用のデータを出力させて解析用の期待値データと比較し、不一致のとき、不一致の情報と不一致となったデータビットの行アドレス・列アドレスの情報を出力する機能を備えることを特徴とする。
【００１７】
また、本発明の請求項３記載の半導体集積回路は、ＲＯＭから出力されるデータを期待値データと比較して一致／不一致の情報を出力するＲＯＭテスト用のＢＩＳＴ回路が実装された半導体集積回路において、外部より前記ＢＩＳＴ回路を動作させるためのプログラム及びＲＯＭが保持する全データに対応する期待値データの書き込みのみ可能な不揮発性メモリと、ＲＯＭの不良解析時に、前記不揮発性メモリに書き込まれた前記プログラムを基に前記ＢＩＳＴ回路を制御してＲＯＭからデータを出力させ、前記不揮発性メモリに書き込まれた前記期待値データを前記ＢＩＳＴ回路へ転送して、ＲＯＭから出力されるデータと前記期待値データを比較させるマイコンと、を備えさせるとともに、前記ＢＩＳＴ回路は、前記マイコンの制御によりＲＯＭから全データを出力させて前記マイコンから転送される前記期待値データと比較し、不一致のとき、不一致の情報と不一致となったデータビットの行アドレス・列アドレスの情報と不一致のデータビット情報を出力する機能を備えることを特徴とする。
【００１８】
また、本発明の請求項４記載の半導体ウェハは、ＲＯＭ検査時に、ＲＯＭから出力されて圧縮されたデータと外部より入力された圧縮期待値データあるいは予め保持する圧縮期待値データとを比較するか、もしくはＲＯＭから出力されるデータと予め保持する期待値データとを比較して一致／不一致の情報を出力するＲＯＭテスト用のＢＩＳＴ回路が実装された半導体集積回路の半導体ウェハにおいて、任意の半導体集積回路にＲＯＭが予め保持するデータをＢＵＳを介して直接外部へ出力できるようにするＤＢＡ回路を実装させ、前記ＤＢＡ回路を用いてＲＯＭが予め保持するデータを外部へ出力させることで、ＲＯＭの不良解析が可能となることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、ＲＯＭのワード線単位で確定される領域の複数に解析用のデータを予め保持させ、ＲＯＭテスト用のＢＩＳＴ回路に、ＲＯＭの不良解析時にＲＯＭから解析用のデータを出力させて解析用の期待値データと比較し、不一致のとき、不一致の情報と不一致となったデータビットの行アドレス・列アドレスの情報と不一致のデータビット情報を出力する機能を備えさせるので、耐タンパー性を維持したまま、ＲＯＭのビット線不良を検出でき、不良原因および不良箇所の絞り込みが可能となる。
【００２０】
また、本発明によれば、ＲＯＭ内のビット幅を拡張した領域に解析用のデータを予め保持させ、ＲＯＭテスト用のＢＩＳＴ回路に、ＲＯＭの不良解析時にＲＯＭから解析用のデータを出力させて解析用の期待値データと比較し、不一致のとき、不一致の情報と不一致となったデータビットの行アドレス・列アドレスの情報を出力する機能を備えさせるので、耐タンパー性を維持したまま、ＲＯＭのワード線不良を検出することができ、不良原因および不良箇所の絞り込みが可能となる。
【００２１】
また、本発明によれば、外部よりＲＯＭテスト用のＢＩＳＴ回路を動作させるためのプログラム及びＲＯＭが保持する全データに対応する期待値データの書き込みのみ可能な不揮発性メモリと、ＲＯＭの不良解析時に、不揮発性メモリに書き込まれたプログラムを基にＲＯＭテスト用のＢＩＳＴ回路を制御してＲＯＭからデータを出力させ、不揮発性メモリに書き込まれた期待値データをＲＯＭテスト用のＢＩＳＴ回路へ転送して、ＲＯＭから出力されるデータと期待値データを比較させるマイコンと、を備えさせるとともに、ＲＯＭテスト用のＢＩＳＴ回路に、マイコンの制御によりＲＯＭから全データを出力させてマイコンから転送される期待値データと比較し、不一致のとき、不一致の情報と不一致となったデータビットの行アドレス・列アドレスの情報と不一致のデータビット情報を出力する機能を備えさせるので、耐タンパー性を維持したままＲＯＭが予め保持する全データと期待値データとを比較できるようになり、ＲＯＭ不良を解析することが可能となる。
【００２２】
また、本発明によれば、ＲＯＭ検査時に、ＲＯＭから出力されて圧縮されたデータと外部より入力された圧縮期待値データあるいは予め保持する圧縮期待値データとを比較するか、もしくはＲＯＭから出力されるデータと予め保持する期待値データとを比較して一致／不一致の情報を出力するＲＯＭテスト用のＢＩＳＴ回路が実装された半導体集積回路の半導体ウェハにおいて、任意の半導体集積回路にＲＯＭが予め保持するデータをＢＵＳを介して直接外部へ出力できるようにするＤＢＡ回路を実装させるので、ＤＢＡ回路を用いてＲＯＭが予め保持するデータを外部へ出力させることで、耐タンパー性を維持したままＤＢＡ回路が実装されていない半導体集積回路の不良原因および不良箇所の絞り込みが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について、図面を交えて説明する。
（実施の形態１）
図１は本実施の形態１における半導体集積回路の概略構成を示すブロック図である。
【００２４】
図１において、半導体集積回路１００は、ＲＯＭ１０１とＲＯＭテスト用ＢＩＳＴ回路１０２を具備する。また、ＲＯＭテスト用ＢＩＳＴ回路１０２は、ＲＯＭ１０１から出力されるデータ１０７と期待値データをアドレス毎に比較しパス／フェイル結果（一致／不一致の情報）等を出力する比較回路１０３を内蔵する。
【００２５】
ＲＯＭテスト用ＢＩＳＴ回路１０２は、ＲＯＭ検査時には、従来と同様に動作する。すなわち、ＲＯＭテスト用ＢＩＳＴ回路１０２は、ＲＯＭ検査時に、外部のＬＳＩテスタからＲＯＭ圧縮期待値データを含む制御信号１０４が入力されると検査モードに設定されて、半導体集積回路１００を検査モードに設定する。そして、アドレスデータおよびリード信号１０５によりＲＯＭ１０１が保持するデータ１０７を順次出力させ、ＲＯＭテスト用ＢＩＳＴ回路１０２内蔵の比較回路１０３において、データ１０７を演算処理することにより生成される圧縮データとＲＯＭ圧縮期待値データとの比較をアドレス毎に行い、その結果をパス／フェイル結果（一致／不一致の情報）１０８としてＬＳＩテスタに出力する機能を備える。なお、ＬＳＩテスタからＲＯＭ圧縮期待値データを入力するのではなく、半導体集積回路内部にＲＯＭ圧縮期待値データやＲＯＭ１０２が保持する全データに対応する期待値データなどを予め保持させてもよい。
【００２６】
以下、ＲＯＭの不良解析時のＲＯＭテスト用ＢＩＳＴ回路１０２（半導体集積回路１００）ついて説明する。図１に示すように、ＲＯＭ１０１は、ワード線単位で確定される領域１０６の複数に解析用のデータを予め保持する。
【００２７】
ＲＯＭテスト用ＢＩＳＴ回路１０２は、ＲＯＭの不良解析時に、外部のＬＳＩテスタから解析用の期待値データを含むＲＯＭ不良解析のための制御信号１０４を受けると、解析モードに設定され、半導体集積回路１００を解析モードに設定する。なお、ここでは外部のＬＳＩテスタから解析用の期待値データを入力する構成とするが、半導体集積回路内に予め保持させておいてもよい。
【００２８】
ＲＯＭテスト用ＢＩＳＴ回路１０２は、上記の制御信号１０４を受けると、ＲＯＭ１０１に対して解析用データのアドレスデータおよびリード信号１０５を発生する。これらの信号を受けたＲＯＭ１０１は該当するアドレスのデータ１０７、すなわちワード線単位で確定される領域１０６の複数に予め保持されている解析用データ１０７をＲＯＭテスト用ＢＩＳＴ回路１０２に順次出力する。
【００２９】
ＲＯＭテスト用ＢＩＳＴ回路１０２の比較回路１０３は、このデータ１０７と解析用の期待値データを比較し、アドレス毎にパス／フェイル結果（一致／不一致の情報）１０８を外部のＬＳＩテスタへ出力する。不一致のときには、ＲＯＭの不良解析に必要な情報１０８として、不一致の情報（フェイル結果）に加えて不一致となったデータビットのアドレス（行アドレス・列アドレス）の情報と不一致のデータビット情報（“１”ｏｒ“０”）を出力する。
【００３０】
このような構成にてＲＯＭの不良解析を実施した場合、半導体集積回路の外部に漏れるデータはセキュリティに関する情報が含まれていない解析用データであるので、半導体集積回路の耐タンパー性は全く低下しない。
【００３１】
その一方、通常の検査でＲＯＭ不良が多発し解析が必要となった場合には、上記のＲＯＭの不良解析を実施することにより、複数の半導体集積回路において同一アドレスのデータが不一致となり、且つその不一致のデータビット情報が同一であることが検出できたならば、ＲＯＭの特定のビット線不良と推定することができ、不良原因および不良箇所の絞り込みが可能となる。
【００３２】
このように、本実施の形態１における半導体集積回路によれば、ＲＯＭテスト用ＢＩＳＴ回路１０２が、ＲＯＭの不良解析時に、ワード線単位で確定される領域１０６の複数に解析用データを予め保持するＲＯＭ１０１からその解析用データを出力させて解析用の期待値データと比較し、不一致のとき、不一致の情報と不一致となったデータビットの行アドレス・列アドレスの情報と不一致のデータビット情報を出力する機能を備えるので、耐タンパー性を維持したまま、ＲＯＭのビット線不良を検出でき、不良原因および不良箇所の絞り込みが可能となる。
【００３３】
（実施の形態２）
図２は本実施の形態２における半導体集積回路の概略構成を示すブロック図である。なお、前述した実施の形態１で説明した部材に対応する部材には同一符号を付して、詳細な説明を省略する。
【００３４】
本実施の形態２における半導体集積回路は、図２、３に示すように、ＲＯＭ１０１内のビット幅を拡張した領域１０９に解析用のデータが予め保持されている点が実施の形態１と異なる。つまり、図３に示すように、全データに対して解析用データが追加される。以下、ＲＯＭの不良解析時のＲＯＭテスト用ＢＩＳＴ回路１０２（半導体集積回路１００）について説明する。
【００３５】
ＲＯＭテスト用ＢＩＳＴ回路１０２は、ＲＯＭの不良解析時に、外部のＬＳＩテスタから解析用の期待値データを含むＲＯＭ不良解析のための制御信号１０４を受けると、解析モードに設定され、半導体集積回路１００を解析モードに設定する。なお、ここでは外部のＬＳＩテスタから解析用の期待値データを入力する構成とするが、半導体集積回路内に予め保持させておいてもよい。
【００３６】
ＲＯＭテスト用ＢＩＳＴ回路１０２は、上記の制御信号１０４を受けると、ＲＯＭ１０１に対して解析用データのアドレスデータおよびリード信号１０５を発生する。ここでは、ＲＯＭ１０１のビット幅を拡張した領域１０９に解析用データが保持されているので、ＲＯＭ１０１の本体データを出力するためのビット線（列アドレス）は選択されず、解析用データを出力するためのビット線が選択される。
【００３７】
これらの信号を受けたＲＯＭ１０１は該当するアドレスのデータ１０７、すなわちビット幅を拡張した領域１０９に予め保持されている解析用データ１０７をＲＯＭテスト用ＢＩＳＴ回路１０２に順次出力する。
【００３８】
ＲＯＭテスト用ＢＩＳＴ回路１０２の比較回路１０３は、このデータ１０７と解析用の期待値データを比較し、アドレス毎にパス／フェイル結果（一致／不一致の情報）１０８を外部のＬＳＩテスタへ出力する。不一致のときには、ＲＯＭの不良解析に必要な情報１０８として、不一致の情報（フェイル結果）に加えて不一致となったデータビットの行アドレス・列アドレスの情報を出力する。
【００３９】
このような構成にてＲＯＭの不良解析を実施した場合、実施の形態１と同じく、半導体集積回路の外部に漏れるデータにはセキュリティに関する情報が含まれていないため、耐タンパー性は全く低下しない。
【００４０】
その一方、通常の検査でＲＯＭ不良が多発し解析が必要となった場合には、上記のＲＯＭの不良解析を実施することにより、複数の半導体集積回路において同一アドレスのデータの不一致が検出できたならば、ＲＯＭの特定のワード線不良と推定することができ、不良原因および不良箇所の絞り込みが可能となる。なお、実施の形態１と組み合わせて、ビット線不良も検出できる構成としてもよい。
【００４１】
このように、本実施の形態２における半導体集積回路によれば、ＲＯＭテスト用ＢＩＳＴ回路１０２が、ＲＯＭの不良解析時に、ビット幅を拡張した領域１０９に解析用データを予め保持するＲＯＭ１０１からその解析用データを出力させて解析用の期待値データと比較し、不一致のとき、不一致の情報と不一致となったデータビットの行アドレス・列アドレスの情報を出力する機能を備えるので、耐タンパー性を維持したまま、ＲＯＭのワード線不良を検出でき、不良原因および不良箇所の絞り込みが可能となる。
【００４２】
（実施の形態３）
図４は本実施の形態３における半導体集積回路の概略構成を示すブロック図である。なお、前述した実施の形態１で説明した部材に対応する部材には同一符号を付して、詳細な説明を省略する。
【００４３】
図４において、半導体集積回路１００には、不揮発性メモリ（ＥＥＰＲＯＭ等）１１０に対して外部より書き込みのみが可能となる不揮発性メモリのＤＢＡ回路が予め実装されている。
【００４４】
また、不揮発性メモリ１１０には、不揮発性メモリのＤＢＡ回路を利用して、外部のＬＳＩテスタよりＲＯＭテスト用ＢＩＳＴ回路１０２を解析モードで動作させるためのＲＯＭ解析用プログラム及びＲＯＭ１０１が保持する全データに対応する期待値データ１１２が書き込まれる。
【００４５】
マイコン１１１は、外部のＬＳＩテスタよりＲＯＭテスト用ＢＩＳＴ回路１０２を解析モードへ切り替える制御信号１１３が入力されると、不揮発性メモリ１１０に書き込まれたＲＯＭ解析用プログラムおよび期待値データをシステムバス１１４を介して読み出し、ＲＯＭ解析用プログラムを実行して、ＲＯＭテスト用ＢＩＳＴ回路１０２に不揮発性メモリ１１０に書き込まれた期待値データとＲＯＭ１０１が保持するデータとの比較を行わせる。
【００４６】
ＲＯＭテスト用ＢＩＳＴ回路１０２は、マイコン１１１の制御によりＲＯＭ１０２から全データを出力させ、比較回路１０３においてマイコン１１１から転送される期待値データと比較し、不一致のときには、ＲＯＭの不良解析に必要な情報として、不一致の情報と不一致となったデータビットの行アドレス・列アドレスの情報と不一致のデータビット情報を出力する機能を備える。
【００４７】
以下、ＲＯＭの不良解析時の半導体集積回路１００の動作ついて説明する。
まずＲＯＭの不良解析時には、不揮発性メモリ１１０に対し、不揮発性メモリのＤＢＡ回路を利用して、ＲＯＭテスト用ＢＩＳＴ回路１０２を解析モードで動作させるためのＲＯＭ解析用プログラムおよびＲＯＭが予め保持する全データに対応する期待値データ１１２が外部のＬＳＩテスタより書き込まれる。
【００４８】
そして、外部のＬＳＩテスタよりＲＯＭテスト用ＢＩＳＴ回路１０２を解析モードに切り替えるための制御信号１１３が入力されると、マイコン１１１は、システムバス１１４を介して不揮発性メモリ１１０よりＲＯＭ解析用プログラムと期待値データを読み出し、期待値データを含むＲＯＭ不良解析のための制御信号をシステムバス１１５を介してＲＯＭテスト用ＢＩＳＴ回路１０２に入力する。
【００４９】
ＲＯＭテスト用ＢＩＳＴ回路１０２は、期待値データを含むＲＯＭ不良解析のための制御信号を受けると、解析モードに設定され、半導体集積回路１００を解析モードに設定する。
【００５０】
ＲＯＭテスト用ＢＩＳＴ回路１０２は、マイコン１１１より上記の制御信号を受けると、ＲＯＭ１０１から通常使用される全てのアドレスのデータ１０７を順次出力させ、比較回路１０３において期待値データと比較し、アドレス毎にパス／フェイル結果（一致／不一致の情報）１０８を外部のＬＳＩテスタへ出力する。不一致のときには、ＲＯＭの不良解析に必要な情報１０８として、不一致の情報に加えて不一致となったデータビットのアドレス（行アドレス・列アドレス）の情報と不一致のデータビット情報（“１”ｏｒ“０”）を出力する。
【００５１】
このような構成にてＲＯＭの不良解析を実施した場合、ＦＡＩＬビットマップを作成することが可能となり、従来のＲＯＭのＤＢＡ回路が実装された半導体集積回路と同等の解析が可能となる。
【００５２】
一方、耐タンパー性については、不揮発性メモリ１１０には、通常はＲＯＭ解析用プログラムが書き込まれていないため、仮にＲＯＭテスト用ＢＩＳＴ回路１０２を解析モードにできたとしても、ＲＯＭが保持するデータが外部に流出することはない。
【００５３】
また、万一、ＲＯＭ解析用プログラムおよびＲＯＭが予め保持する全データに対応する期待値データが書き込まれた半導体集積回路に不正解析を試みたとしても、不揮発性メモリのＤＢＡ回路は不揮発性メモリ１１０に対して書き込みのみ可能となる回路であるため、ＲＯＭ解析用プログラムおよび期待値データを直接読み出すことは不可能であり、耐タンパー性を維持することができる。
【００５４】
このように、本実施の形態３における半導体集積回路によれば、外部よりＲＯＭテスト用ＢＩＳＴ回路１０２を解析モードで動作させるためのＲＯＭ解析用プログラム及びＲＯＭ１０１が保持する全データに対応する期待値データ１１２の書き込みのみ可能な不揮発性メモリ１１０と、ＲＯＭの不良解析時に、不揮発性メモリ１１０に書き込まれたプログラムを基にＲＯＭテスト用ＢＩＳＴ回路１０２を制御してＲＯＭ１０１からデータを出力させ、不揮発性メモリ１１０に書き込まれた期待値データをＲＯＭテスト用ＢＩＳＴ回路１０２へ転送して、ＲＯＭ１０１から出力されるデータと期待値データを比較させるマイコン１１１と、を備えるとともに、ＲＯＭテスト用ＢＩＳＴ回路１０２が、マイコン１１１の制御によりＲＯＭ１０２から全データを出力させてマイコン１１１から転送される期待値データと比較し、不一致のとき、不一致の情報と不一致となったデータビットの行アドレス・列アドレスの情報と不一致のデータビット情報を出力する機能を備えるので、耐タンパー性を維持したまま、ＲＯＭが予め保持する全データと期待値データとを比較でき、ＦＡＩＬビットマップを作成することが可能となり、従来のＲＯＭのＤＢＡ回路が実装された半導体集積回路と同等の解析が可能となる。
【００５５】
（実施の形態４）
図５は本実施の形態４における半導体ウェハの概要図である。図５において、半導体ウェハ５００は、従来のＲＯＭテスト用ＢＩＳＴ回路を実装した半導体集積回路５０１と、従来のＲＯＭテスト用ＢＩＳＴ回路および従来のＲＯＭのＤＢＡ回路を実装した半導体集積回路５０２からなる。
【００５６】
すなわち、半導体集積回路５０１には、ＲＯＭ検査時に、ＲＯＭから出力されて圧縮されたデータと外部のＬＳＩテスタより入力されるＲＯＭ圧縮期待値データとを比較して一致／不一致の情報を出力するＲＯＭテスト用のＢＩＳＴ回路が実装されている。なお、ＲＯＭから出力されたデータを予め保持する期待値データと比較するか、ＲＯＭから出力されて圧縮されたデータと予め保持するＲＯＭ圧縮期待値データとを比較するかして、一致／不一致の情報を出力するＲＯＭテスト用のＢＩＳＴ回路が実装されていてもよい。また、半導体集積回路５０２には、ＲＯＭが予め保持するデータをＢＵＳを介して直接外部へ出力できるようにするＲＯＭのＤＢＡ回路が実装されている。
【００５７】
このように、従来のＲＯＭテスト用のＢＩＳＴ回路が実装されている半導体集積回路の半導体ウェハにおいて、任意の半導体集積回路に従来のＲＯＭのＤＢＡ回路がさらに実装されている。
【００５８】
以上のように構成される半導体ウェハを用いたＲＯＭ検査方法について説明する。
半導体ウェハ５００において、ＲＯＭの検査時に多数の半導体集積回路で不良が検出された場合、従来のＲＯＭのＤＢＡ回路を実装した半導体集積回路５０２からＲＯＭが予め保持するデータを外部のＬＳＩテスタへ出力させることにより、ＲＯＭの不良解析を行い、不良原因や不良箇所の絞り込みを行う。その結果、複数の半導体集積回路５０２で同一の不良が発生しているならば、半導体集積回路５０１で発生したＲＯＭ不良についても同じ原因と推定することができる。
【００５９】
なお、半導体集積回路５０１と半導体集積回路５０２のＲＯＭが予め保持するデータが同一の場合には、半導体集積回路５０１の耐タンパー性を維持するために、例えば半導体集積回路５０２を市場に出さないなどの処置を施す。また、半導体集積回路５０１と異なるデータを保持し且つそのデータに機密情報が含まれない場合は、半導体集積回路５０２を市場に出しても半導体集積回路５０１の耐タンパー性を維持できる。
【００６０】
また、半導体ウェハにおける半導体集積回路の配置の実現方法としては、半導体の拡散工程で用いるマルチマスクにある半導体集積回路のうちの任意の１チップないし複数チップについてＲＯＭのＤＢＡ回路を実装させることで実現できる。
【００６１】
このように、本実施の形態４における半導体ウェハによれば、ＲＯＭ検査時に、ＲＯＭから出力されて圧縮されたデータと外部のＬＳＩテスタより入力されるＲＯＭ圧縮期待値データあるいは予め保持するＲＯＭ圧縮期待値データとを比較するか、もしくはＲＯＭから出力されるデータと予め保持する期待値データとを比較して一致／不一致の情報を出力する従来のＲＯＭテスト用ＢＩＳＴ回路が実装された半導体集積回路の半導体ウェハ５００において、任意の半導体集積回路にＲＯＭが予め保持するデータをＢＵＳを介して直接外部へ出力できるようにする従来のＲＯＭのＤＢＡ回路を実装させるので、ＲＯＭのＤＢＡ回路を用いてＲＯＭが予め保持するデータを外部へ出力させることで、耐タンパー性を維持したままＲＯＭのＤＢＡ回路が実装されていない半導体集積回路の不良原因および不良箇所の絞り込みが可能となる。
【産業上の利用可能性】
【００６２】
本発明にかかる半導体集積回路および半導体ウェハは、耐タンパー性を維持したまま不良原因および不良箇所の絞り込みが可能となり、セキュリティを要求される半導体集積回路内蔵のＲＯＭの不良解析などに有用である。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態１における半導体集積回路の概略構成を示すブロック図
【図２】本発明の実施の形態２における半導体集積回路の概略構成を示すブロック図
【図３】本発明の実施の形態２におけるＲＯＭの概略を示す図
【図４】本発明の実施の形態３における半導体集積回路の概略構成を示すブロック図
【図５】本発明の実施の形態４における半導体ウェハの概要図
【図６】従来の半導体集積回路の概略構成を示すブロック図
【符号の説明】
【００６４】
１００、６００      半導体集積回路
１０１、６０１      ＲＯＭ
１０２、６０２      ＲＯＭテスト用ＢＩＳＴ回路
１０３、６０３      比較回路
１０４、６０４      ＬＳＩテスタからの入力（制御信号、期待値データ）
１０５、６０５      ＲＯＭテスト用ＢＩＳＴ回路からＲＯＭへの入力（アドレスデータ、リード信号）
１０６      ＲＯＭのワード線単位で確定される領域
１０７、６０６      ＲＯＭからＲＯＭテスト用ＢＩＳＴ回路への出力（ＲＯＭが保持するデータ）
１０８、６０７      ＬＳＩテスタへの出力（パス／フェイル結果など）
１０９      ＲＯＭ内のビット幅を拡張した領域
１１０      不揮発性メモリ
１１１      マイコン
１１２      不揮発性メモリへの書き込み（ＲＯＭ解析用プログラムと期待値データ）
１１３      ＬＳＩテスタからの入力（解析モードへの切り替え）
１１４、１１５      システムバス（マイコン周辺回路の制御とデータ転送）
５００      半導体ウェハ
５０１      従来のＲＯＭテスト用ＢＩＳＴ回路が実装された半導体集積回路（図中白色部：ＲＯＭのＤＢＡ回路なし）
５０２      従来のＲＯＭテスト用ＢＩＳＴ回路が実装された半導体集積回路（図中斜線部：ＲＯＭのＤＢＡ回路あり）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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