(57)【要約】【課題】  信頼性の高い強誘電体記憶装置を提供すること。【解決手段】  メモリセルＭＣに接続されるワード線ＷＬ、プレート線ＰＬ及びビット線ＢＬと、ディスチャージ信号ＢＬ＿ＤＩＳに基づいてビット線ＢＬを０Ｖにディスチャージするディスチャージトランジスタと、メモリセルＭＣに保持されているデータを判定して、判定結果を出力するセンスアンプ４０と、センスアンプ４０の出力ノードＱ１、Ｑ２とデータバスＤＢとの間に設けられたラッチ回路６０と、を含み、データ読み出しの際に、プレート線ＰＬは０Ｖの電圧から電圧ＶＣＣに設定され、ラッチ回路６０は、ラッチ信号／ＳＡＥ２に基づいてセンスアンプ４０の出力をラッチし、ディスチャージ信号ＢＬ＿ＤＩＳは、ラッチ回路６０のデータラッチが終了した後に所与の期間、アクティブに設定され、ディスチャージトランジスタは、ディスチャージ信号ＢＬ＿ＤＩＳに基づいてビット線ＢＬを所与の期間、第１ビット線電圧にディスチャージする。【選択図】      図２
2006164368.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタを含むメモリセルと、
前記メモリセルに接続されるワード線、プレート線及びビット線と、
前記ワード線を駆動するワード線駆動回路と、
前記プレート線を駆動するプレート線駆動回路と、
前記ビット線に接続され、ディスチャージ信号に基づいて前記ビット線を第１ビット線電圧にディスチャージするディスチャージトランジスタと、
その入力ノードが前記ビット線に接続され、前記メモリセルに保持されているデータを判定して、判定結果を出力するセンスアンプと、
前記センスアンプの出力ノードとデータバスとの間に設けられたラッチ回路と、
を含み
前記プレート線駆動回路は、データ読み出しの際に、前記プレート線を第１プレート線電圧から前記第１プレート線電圧よりも高い第２プレート線電圧に設定し、
前記ラッチ回路は、ラッチ信号に基づいて、前記センスアンプの出力をラッチし、
前記ディスチャージ信号は、前記ラッチ回路のデータラッチが終了した後に所与の期間、アクティブに設定され、
前記ディスチャージトランジスタは、前記ディスチャージ信号に基づいて前記ビット線を前記所与の期間、前記第１ビット線電圧にディスチャージすることを特徴とする強誘電体記憶装置。
【請求項２】
請求項１において、
前記センスアンプは、センスアンプイネーブル信号に基づいて前記センスアンプのイネーブル・ディセーブルを制御するセンスアンプイネーブルトランジスタを含み、
前記センスアンプイネーブル信号がアクティブに設定されている場合には、前記センスアンプはイネーブルに設定され、前記センスアンプイネーブル信号が非アクティブに設定されている場合には、前記センスアンプはディセーブルに設定され、
前記センスアンプイネーブル信号は、前記ラッチ回路のデータラッチが終了した後に非アクティブに設定されることを特徴とする強誘電体記憶装置。
【請求項３】
請求項２において、
前記プレート線が前記第２プレート線電圧に設定されるタイミングよりも前のタイミングで前記センスアンプイネーブル信号がアクティブに設定され、前記センスアンプがイネーブルに設定されることを特徴とする強誘電体記憶装置。
【請求項４】
請求項２又は３において、
リファレンス電圧を発生するリファレンス電圧発生回路をさらに含み、
前記センスアンプは、
そのゲートが前記ビット線に接続され、そのソースが第２の電源に接続され、そのドレインが前記センスアンプの出力ノードと接続される第１の出力トランジスタと、
そのドレインが前記第１の出力トランジスタのドレインと接続され、そのゲートには前記リファレンス電圧発生回路からの前記リファレンス電圧が入力される第２の出力トランジスタと、
をさらに含み、
前記リファレンス電圧は、論理“０”が書き込まれているリファレンスメモリセルに対して読み出し動作を行ったときに前記ビット線に発生する電圧に基づいて生成されることを特徴とする強誘電体記憶装置。
【請求項５】
請求項４において、
前記センスアンプイネーブルトランジスタのソースは前記第２の電源より電源電圧の低い第１の電源に接続され、前記センスアンプイネーブルトランジスタのドレインは前記第２の出力トランジスタのソースに接続されていることを特徴とする強誘電体記憶装置。
【請求項６】
請求項４又は５において、
前記リファレンス電圧発生回路は、
そのゲートが、前記リファレンスメモリセルに接続されたビット線に接続され、そのソースが前記第２の電源に接続され、そのドレインが前記リファレンス電圧発生回路の出力ノードと接続される第３の出力トランジスタと、
そのソース及びゲートが前記リファレンス電圧発生回路の前記出力ノードと接続される第４の出力トランジスタと、
を含むことを特徴とする強誘電体記憶装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記センスアンプの出力と前記ラッチ回路との間に設けられ、前記センスアンプの出力と前記ラッチ回路の接続をオン・オフ制御する第１の読み出し用スイッチングトランジスタをさらに含み、
前記第１の読み出し用スイッチングトランジスタは、
前記ラッチ回路のデータラッチが終了した後にアクティブから非アクティブに設定される第１の読み出し信号に基づいて、前記センスアンプの出力と前記ラッチ回路を非接続にすることを特徴とする強誘電体記憶装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記ラッチ回路の出力と前記データバスとの間に設けられ、前記ラッチ回路の出力と前記データバスの接続をオン・オフ制御する第２の読み出し用スイッチングトランジスタをさらに含み、
前記第２の読み出し用スイッチングトランジスタは、
前記ラッチ回路のデータラッチが終了した後に非アクティブからアクティブに設定される第２の読み出し信号に基づいて前記ラッチ回路の出力と前記データバスを接続することを特徴とする強誘電体記憶装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
その入力が前記ラッチ回路の出力に接続され、その出力が前記ビット線に接続されるリライト回路をさらに含み、
前記リライト回路は、前記ラッチ回路の出力に基づいて、前記ビット線に供給する電圧を前記第１ビット線電圧、又は前記第１ビット線電圧よりも高い第２ビット線電圧のいずれか一方に設定することを特徴とする強誘電体記憶装置。
【請求項１０】
請求項９において、
前記リライト回路は、書き込みパルスがアクティブに設定された場合に、前記ラッチ回路の出力に基づいて、前記ビット線を前記第１又は第２ビット線電圧のいずれかに設定し、
前記書き込みパルスは、前記ディスチャージ信号がアクティブに設定される前記所与の期間が経過した後に、アクティブに設定されることを特徴とする強誘電体記憶装置。
【請求項１１】
請求項９又は１０において、
データ読み出しの際の再書き込みにおいて、
前記ラッチ回路にラッチされているデータが論理“１”である場合には、前記リライト回路は、前記メモリセルが接続されている前記ビット線の電圧を、前記ラッチ回路の出力に基づいて前記第１ビット線電圧より高い第２ビット線電圧に設定することを特徴とする強誘電体記憶装置。
【請求項１２】
強誘電体キャパシタを含むメモリセルと、
前記メモリセルに接続されるワード線、プレート線及びビット線と、
その入力ノードが前記ビット線に接続され、前記メモリセルに保持されているデータを判定して、判定結果を出力するセンスアンプと、
前記センスアンプの出力ノードとデータバスとの間に設けられたラッチ回路と、
その入力が前記ラッチ回路の出力に接続され、その出力が前記ビット線に接続されるリライト回路と、
を含み、
データの読み出し動作において、
前記ラッチ回路はラッチ信号に基づいて、前記センスアンプの出力をラッチし、
前記リライト回路は、前記ラッチ回路の出力に基づいて、前記ビット線に供給する電圧を前記第１ビット線電圧又は前記第１ビット線電圧よりも高い第２ビット線電圧のいずれか一方に設定し、
前記ラッチ回路のデータラッチが終了した後に所与の期間、アクティブに設定される書き込みパルスに基づいて、前記ビット線を前記第１又は第２ビット線電圧のいずれかに設定することを特徴とする強誘電体記憶装置。
【請求項１３】
請求項１２において、
データの書き込み動作において、
前記ラッチ回路は、前記ラッチ信号に基づいて、前記データバスからのデータをラッチし、
前記リライト回路は、前記データバスからのデータをラッチした前記ラッチ回路の出力に基づいて、前記ビット線に供給する電圧を前記第１ビット線電圧又は前記第２ビット線電圧のいずれか一方に設定することを特徴とする強誘電体記憶装置。
【請求項１４】
請求項１乃至１３のいずれかにおいて、
前記ビット線は、第１、第２のビット線を含み、
前記メモリセルは、前記第１のビット線側に設けられた第１の強誘電体キャパシタ及び前記第２のビット線側に設けられた第２の強誘電体キャパシタを含み、
前記センスアンプは、前記第１のビット線に接続された第１のセンスアンプと、前記第２のビット線に接続された第２のセンスアンプと、を含み、
前記第１の強誘電体キャパシタに保持されているデータの反転データが、前記第２の強誘電体キャパシタに保持され、
前記ラッチ回路は、前記データバスと接続される第１、第２の入力を含み、
前記第１の入力には前記第１のセンスアンプの出力が接続され、前記第２の入力には前記第２のセンスアンプの出力が接続されることを特徴とする強誘電体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体記憶装置に関する。
【背景技術】
【０００２】
近年、情報記憶用キャパシタとして強誘電体キャパシタを用いる強誘電体メモリ（ＦｅＲＡＭ:Ferroelectric Random Access Memory）が脚光を浴びている。この強誘電体メモリは、ＲＦＩＤ（Radio Frequency Identification）システムのトランスポンダ側に搭載されるメモリなどとして広く用いられている。
【０００３】
強誘電体メモリのワード線やプレート線を駆動する駆動回路の実現手法としては種々の従来技術がある。例えば、メモリセルのデータ読み出しにおいて、破壊読み出しを行う場合、選択されたメモリセルの全てに一旦、論理“０”が書き込まれる。その後、再書き込みを行うことで元の保持データを復元する。メモリセルに論理“０”が書き込まれるとき、メモリセルに保持されているデータによって、強誘電体キャパシタに印加される電圧レベルが異なる。例えば、メモリセルに論理“０”が保持されている場合は、メモリセルに論理“１”が保持されている場合に比べて、読み出し時に強誘電体キャパシタに印加される電圧レベルが大きい。このため、各メモリセルで強誘電体キャパシタに印加される電圧のばらつきが生じる。この場合、強誘電体キャパシタのインプリントの状態が、各メモリセルで異なってしまうため、インプリントの対策を施すことが困難であった。
【特許文献１】特開２００２−１５５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、信頼性の高い強誘電体記憶装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明は、強誘電体キャパシタを含むメモリセルと、前記メモリセルに接続されるワード線、プレート線及びビット線と、前記ワード線を駆動するワード線駆動回路と、前記プレート線を駆動するプレート線駆動回路と、前記ビット線に接続され、ディスチャージ信号に基づいて前記ビット線を第１ビット線電圧にディスチャージするディスチャージトランジスタと、その入力ノードが前記ビット線に接続され、前記メモリセルに保持されているデータを判定して、判定結果を出力するセンスアンプと、前記センスアンプの出力ノードとデータバスとの間に設けられたラッチ回路と、を含み前記プレート線駆動回路は、データ読み出しの際に、前記プレート線を第１プレート線電圧から前記第１プレート線電圧よりも高い第２プレート線電圧に設定し、前記ラッチ回路は、ラッチ信号に基づいて、前記センスアンプの出力をラッチし、前記ディスチャージ信号は、前記ラッチ回路のデータラッチが終了した後に所与の期間、アクティブに設定され、前記ディスチャージトランジスタは、前記ディスチャージ信号に基づいて前記ビット線を前記所与の期間、前記第１ビット線電圧にディスチャージする強誘電体記憶装置に関する。
【０００６】
これにより、前記所与の期間、複数の強誘電体キャパシタに対して、論理“０”を書き込むことができるので、強誘電体キャパシタのインプリントされる方向が統一される。即ち、強誘電体キャパシタに保持されているデータの内容にかかわらず、インプリントされる方向が同じため、インプリント対策が容易になる。
【０００７】
また、本発明では、前記センスアンプは、センスアンプイネーブル信号に基づいて前記センスアンプのイネーブル・ディセーブルを制御するセンスアンプイネーブルトランジスタを含み、前記センスアンプイネーブル信号がアクティブに設定されている場合には、前記センスアンプはイネーブルに設定され、前記センスアンプイネーブル信号が非アクティブに設定されている場合には、前記センスアンプはディセーブルに設定され、前記センスアンプイネーブル信号は、前記ラッチ回路のデータラッチが終了した後に非アクティブに設定されるようにしてもよい。
【０００８】
これにより、センスアンプが不要であるときにセンスアンプをディセーブルに設定できるので、消費電力の低減が可能である。
【０００９】
また、本発明では、前記プレート線が前記第２プレート線電圧に設定されるタイミングよりも前のタイミングで前記センスアンプイネーブル信号がアクティブに設定され、前記センスアンプがイネーブルに設定されてもよい。
【００１０】
これによりセンスアンプの起動を速めることができる。
【００１１】
また、本発明は、リファレンス電圧を発生するリファレンス電圧発生回路をさらに含み、前記センスアンプは、そのゲートが前記ビット線に接続され、そのソースが第２の電源に接続され、そのドレインが前記センスアンプの出力ノードと接続される第１の出力トランジスタと、そのドレインが前記第１の出力トランジスタのドレインと接続され、そのゲートには前記リファレンス電圧発生回路からの前記リファレンス電圧が入力される第２の出力トランジスタと、をさらに含み、前記リファレンス電圧は、論理“０”が書き込まれているリファレンスメモリセルに対して読み出し動作を行ったときに前記ビット線に発生する電圧に基づいて生成されるようにしてもよい。
【００１２】
これにより、リファレンスメモリセルに対して読み出し動作を行った場合に、リファレンスメモリセルの強誘電体キャパシタは分極反転しないため、分極反転による強誘電体キャパシタの疲労劣化を防止できる。
【００１３】
また、本発明では、前記センスアンプイネーブルトランジスタのソースは前記第２の電源より電源電圧の低い第１の電源に接続され、前記センスアンプイネーブルトランジスタのドレインは前記第２の出力トランジスタのソースに接続されてもよい。
【００１４】
また、本発明では、前記リファレンス電圧発生回路は、そのゲートが、前記リファレンスメモリセルに接続されたビット線に接続され、そのソースが前記第２の電源に接続され、そのドレインが前記リファレンス電圧発生回路の出力ノードと接続される第３の出力トランジスタと、そのソース及びゲートが前記リファレンス電圧発生回路の前記出力ノードと接続される第４の出力トランジスタと、を含むようにしてもよい。
【００１５】
また、本発明は、前記センスアンプの出力と前記ラッチ回路との間に設けられ、前記センスアンプの出力と前記ラッチ回路の接続をオン・オフ制御する第１の読み出し用スイッチングトランジスタをさらに含み、前記第１の読み出し用スイッチングトランジスタは、前記ラッチ回路のデータラッチが終了した後にアクティブから非アクティブに設定される第１の読み出し信号に基づいて、前記センスアンプの出力と前記ラッチ回路を非接続にするようにしてもよい。
【００１６】
これにより、センスアンプとラッチ回路とを非接続にすることができるので、ラッチ回路にデータがラッチされた後に、ビット線をディスチャージしてもラッチ回路にラッチされているデータには影響しない。
【００１７】
また、本発明は、前記ラッチ回路の出力と前記データバスとの間に設けられ、前記ラッチ回路の出力と前記データバスの接続をオン・オフ制御する第２の読み出し用スイッチングトランジスタをさらに含み、前記第２の読み出し用スイッチングトランジスタは、前記ラッチ回路のデータラッチが終了した後に非アクティブからアクティブに設定される第２の読み出し信号に基づいて前記ラッチ回路の出力と前記データバスを接続するようにしてもよい。
【００１８】
これにより、ラッチ回路にラッチされたデータがデータバスに出力されるため、再度同じアドレスのメモリセルからデータを読み出す場合、ラッチ回路のデータを読み出すことができる。即ち、強誘電体キャパシタに電圧を印加せずにデータを読み出せるので、強誘電体キャパシタの披露劣化を緩和することができる。
【００１９】
また、本発明は、その入力が前記ラッチ回路の出力に接続され、その出力が前記ビット線に接続されるリライト回路をさらに含み、前記リライト回路は、前記ラッチ回路の出力に基づいて、前記ビット線に供給する電圧を前記第１ビット線電圧、又は前記第１ビット線電圧よりも高い第２ビット線電圧のいずれか一方に設定するようにしてもよい。
【００２０】
これにより、ビット線をディスチャージし、センスアンプをディセーブルに設定しても、読み出しによって破壊されたデータを強誘電体キャパシタに再書き込みすることができる。
【００２１】
また、本発明では、前記リライト回路は、書き込みパルスがアクティブに設定された場合に、前記ラッチ回路の出力に基づいて、前記ビット線を前記第１又は第２ビット線電圧のいずれかに設定し、前記書き込みパルスは、前記ディスチャージ信号がアクティブに設定される前記所与の期間が経過した後に、アクティブに設定されるようにしてもよい。
【００２２】
これにより、所与の期間、論理“０”を書き込むための電圧が強誘電体キャパシタに印加され、確実に論理“０”が書き込まれた後に書き込みパルスがアクティブに設定される。即ち、論理“０”が書き込まれる際に印加される電圧の絶対値と、論理“１”が書き込まれる際に印加される電圧の絶対値が等しくなるため、強誘電体キャパシタはあまりインプリントされない。
【００２３】
また、本発明では、データ読み出しの際の再書き込みにおいて、前記ラッチ回路にラッチされているデータが論理“１”である場合には、前記リライト回路は、前記メモリセルが接続されている前記ビット線の電圧を、前記ラッチ回路の出力に基づいて前記第１ビット線電圧より高い第２ビット線電圧に設定するようにしてもよい。
【００２４】
これにより、センスアンプをディセーブルに設定しても、再書き込みを行うことができる。
【００２５】
本発明は、強誘電体キャパシタを含むメモリセルと、前記メモリセルに接続されるワード線、プレート線及びビット線と、その入力ノードが前記ビット線に接続され、前記メモリセルに保持されているデータを判定して、判定結果を出力するセンスアンプと、前記センスアンプの出力ノードとデータバスとの間に設けられたラッチ回路と、その入力が前記ラッチ回路の出力に接続され、その出力が前記ビット線に接続されるリライト回路と、を含み、データの読み出し動作において、前記ラッチ回路はラッチ信号に基づいて、前記センスアンプの出力をラッチし、前記リライト回路は、前記ラッチ回路の出力に基づいて、前記ビット線に供給する電圧を前記第１ビット線電圧又は前記第１ビット線電圧よりも高い第２ビット線電圧のいずれか一方に設定し、前記ラッチ回路のデータラッチが終了した後に所与の期間、アクティブに設定される書き込みパルスに基づいて、前記ビット線を前記第１又は第２ビット線電圧のいずれかに設定する強誘電体記憶装置に関する。
【００２６】
これにより、ラッチ回路にデータがラッチされた後に、ビット線の電位を変更することができる。
【００２７】
また、本発明では、データの書き込み動作において、前記ラッチ回路は、前記ラッチ信号に基づいて、前記データバスからのデータをラッチし、前記リライト回路は、前記データバスからのデータをラッチした前記ラッチ回路の出力に基づいて、前記ビット線に供給する電圧を前記第１ビット線電圧又は前記第２ビット線電圧のいずれか一方に設定するようにしてもよい。
【００２８】
これにより、リライト回路は、データがラッチ回路にラッチされた後に、ラッチされたデータに基づいてビット線を第１又は第２のビット線電圧に設定することができる。
【００２９】
また、本発明では、前記ビット線は、第１、第２のビット線を含み、前記メモリセルは、前記第１のビット線側に設けられた第１の強誘電体キャパシタ及び前記第２のビット線側に設けられた第２の強誘電体キャパシタを含み、前記センスアンプは、前記第１のビット線に接続された第１のセンスアンプと、前記第２のビット線に接続された第２のセンスアンプと、を含み、前記第１の強誘電体キャパシタに保持されているデータの反転データが、前記第２の強誘電体キャパシタに保持され、前記ラッチ回路は、前記データバスと接続される第１、第２の入力を含み、前記第１の入力には前記第１のセンスアンプの出力が接続され、前記第２の入力には前記第２のセンスアンプの出力が接続されるようにしてもよい。
【００３０】
これにより、２Ｔ２Ｃ（2 Transistor 2 Capacitor）型の記憶装置の強誘電体キャパシタに対してもインプリント方向のばらつきを緩和することができる
【発明を実施するための最良の形態】
【００３１】
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。
【００３２】
１．メモリセルＭＣ
図１（Ａ）に強誘電体記憶装置のメモリセルＭＣの構成例を示す。このメモリセルＭＣは、強誘電体キャパシタＣＳとＮ型（広義には第１導電型）のトランスファートランジスタＷＴＲを含む。強誘電体キャパシタＣＳの一端にはノードＮＣが接続され、他端にはプレート線ＰＬが接続される。トランスファートランジスタＷＴＲのゲートにはワード線ＷＬが接続され、ソースにはビット線ＢＬが接続され、ドレインにはノードＮＣが接続される。なお本明細書では、便宜的に、トランジスタの電流経路のどちらか一方側をドレインと呼び、他方側をソースと呼ぶ。またメモリセルＭＣは図１（Ａ）の構成に限定されない。例えば図１（Ａ）のような１Ｔ１Ｃ（1 Transistor 1 Capacitor）型のみならず、２Ｔ２Ｃ（2 Transistor 2 Capacitor）型や、ＦＥＴ型等であってもよい。
【００３３】
図１（Ｂ）に示すように、メモリセルＭＣに論理“１”を書き込む場合には、ワード線ＷＬに選択電圧を印加し、ビット線ＢＬにＶＣＣ（広義には第２ビット線電圧）の電圧を印加し、プレート線ＰＬに０Ｖ（広義には第１プレート線電圧）を印加する。これにより図１（Ｃ）のヒステリシス特性のＡ１に示すように、強誘電体キャパシタＣＳの残留分極が「負」になる。このように残留分極が「負」である状態を、例えば論理“１”が記憶されている状態と定義できる。
【００３４】
一方、メモリセルＭＣに論理“０”を書き込む場合には、ワード線ＷＬに選択電圧を印加し、ビット線ＢＬに０Ｖ（広義には第１ビット線電圧）を印加し、プレート線ＰＬにＶＣＣ（広義には第２プレート線電圧、例えば５Ｖ）を印加する。これにより図１（Ｃ）のヒステリシス特性のＡ２に示すように、強誘電体キャパシタＣＳの残留分極が「正」になる。このように残留分極が「正」である状態を、例えば論理“０”が記憶されている状態と定義できる。
【００３５】
２．強誘電体記憶装置
２．１．全体構成
図２は、本実施形態に係る強誘電体記憶装置１００を示す図である。強誘電体記憶装置１００は、メモリセルＭＣ、ワード線ＷＬ、プレート線ＰＬ、ビット線ＢＬ（広義には第１のビット線）、ビット線／ＢＬ（広義には第２のビット線）を含む。メモリセルＭＣは、強誘電体キャパシタＣＳ１（広義には第１の強誘電体キャパシタ）、強誘電体キャパシタＣＳ２（広義には第２の強誘電体キャパシタ）を含む。また、強誘電体記憶装置１００は、ワード線ＷＬを駆動するワード線駆動回路１０と、プレート線ＰＬを駆動するプレート線駆動回路２０と、各ビット線ＢＬ、／ＢＬに接続されたリライト回路３０、３１を含む。また、強誘電体記憶装置１００は、各ビット線ＢＬ、／ＢＬに接続されたセンスアンプ４０、４１と、各ビット線ＢＬ、／ＢＬに設けられたディスチャージトランジスタＤＴＲと、リファレンス電圧ＶＲＥＦを発生するリファレンス電圧発生回路５０と、メモリセルＭＣに対して読み出し／書き込みを行うためのデータを一時的にラッチするラッチ回路６０を含む。
【００３６】
また、各ビット線ＢＬ、／ＢＬには、ビット線ＢＬ、／ＢＬをグランドレベルの電圧（広義には第１ビット線電圧）にディスチャージするディスチャージトランジスタＤＴＲが設けられている。ディスチャージトランジスタＤＴＲのゲートにはディスチャージ信号ＢＬ＿ＤＩＳが入力され、ディスチャージ信号ＢＬ＿ＤＩＳがアクティブに設定されると、各ビット線ＢＬ、／ＢＬはグランドレベルの電圧にディスチャージされる。
【００３７】
また、各センスアンプ４０、４１は、トランジスタＰＴＲ１（広義には第１の出力トランジスタ）、トランジスタＮＴＲ１（広義には第２の出力トランジスタ）、イネーブルトランジスタＥＴＲ（広義にはセンスアンプイネーブルトランジスタ）を含むが、これに限定されない。例えば、各センスアンプ４０、４１は、イネーブルトランジスタＥＴＲを省略する構成でも良い。センスアンプ４０、４１の入力ノードＮＤ２には、トランジスタＰＴＲ１のゲートと、ビット線ＢＬ又は／ＢＬと、リライト回路３０又は３１の出力が接続される。トランジスタＰＴＲ１のソースには例えば電圧ＶＣＣを発生する電源（広義には第２の電源）が接続される。トランジスタＰＴＲ１のドレインとトランジスタＮＴＲ１のドレインはセンスアンプ４０、４１の出力ノードＮＤ１に接続され、出力ノードＮＤ１はラッチ回路６０に接続される。
【００３８】
また、トランジスタＮＴＲ１のゲートには、リファレンス電圧発生回路５０から出力されるリファレンス電圧ＶＲＥＦが入力される。
【００３９】
また、イネーブルトランジスタＥＴＲのゲートにはセンスアンプイネーブル信号ＳＡＥ１が入力される。センスアンプイネーブル信号ＳＡＥ１がアクティブに設定されると、各センスアンプ４０、４１はイネーブルに設定される。なお、センスアンプイネーブルトランジスタＥＴＲのドレインはトランジスタＮＴＲ１のソースに接続され、センスアンプイネーブルトランジスタＥＴＲのソースは例えば０Ｖの電圧を発生する電源（広義には第１の電源）に接続される。
【００４０】
また、各センスアンプ４０、４１とラッチ回路６０の入力との間には、読み出し用トランジスタＲＴＲ１（広義には、第１の読み出し用スイッチングトランジスタ）が設けられている。読み出し用トランジスタＲＴＲ１のゲートには読み出し信号Ｒ１（広義には、第１の読み出し信号）が入力され、読み出し信号Ｒ１が非アクティブに設定されると、ラッチ回路６０の入力はセンスアンプ４０、４１の出力から電気的に切り離される。
【００４１】
ラッチ回路６０の入力ノードＩＮ１、ＩＮ２は、センスアンプ４０、４１の出力ノードＮＤ１及びデータバスＤＢに接続される。なお、ラッチ回路６０の入力ノードＩＮ１、ＩＮ２とデータバスＤＢとの間には書き込みデータ用トランジスタＲＷＴが設けられ、データバス接続信号Ｗがアクティブに設定されると、データバスＤＢとラッチ回路６０の入力ノードＩＮ１、ＩＮ２とが電気的に接続される。
【００４２】
ラッチ回路６０は、ラッチ信号／ＳＡＥ２を受け、ラッチ信号／ＳＡＥ２がアクティブに設定された場合には、データバスＤＢからのデータ又はセンスアンプ４０、４１からのデータのいずれかをラッチし、ラッチしたデータをリライト回路３０、３１に出力する。また、ラッチ回路６０とデータバスＤＢとの間に設けられた読み出し用トランジスタＲＴＲ２（広義には、第２の読み出し用スイッチングトランジスタ）のゲートには読み出し信号Ｒ２（広義には、第２の読み出し信号）が入力される。読み出し信号Ｒ２がアクティブに設定された場合には、ラッチ回路６０はラッチしたデータをデータバスＤＢに出力する。
【００４３】
リライト回路３０、３１は、書き込みパルスΦＷを受け、書き込みパルスΦＷがアクティブに設定された場合、ラッチ回路６０から出力されたデータに基づいて、ビット線ＢＬ、／ＢＬの電圧を０Ｖの電圧（広義には第１ビット線電圧）又は電圧ＶＣＣ（広義には第２ビット線電圧）のいずれかに設定する。
【００４４】
なお、図２に示される構成は本実施形態の一例であり、これに限定されない。例えば、強誘電体記憶装置１００は、ワード線駆動回路１０、プレート線駆動回路２０、ディスチャージトランジスタＤＴＲが省略された構成でも良い。なお、図２では１つのメモリセルＭＣに関して図示されているが、説明の簡略化のためであり、これに限定されない。強誘電体記憶装置１００は、複数のメモリが配列された構成でも良いし、複数のビット線ＢＬ、複数のワード線ＷＬ、複数のプレート線ＰＬで構成されても良い。
【００４５】
また、図２の強誘電体記憶装置１００は、一つのメモリセルＭＣに２つのトランスファートランジスタＷＴＲ及び２つの強誘電体キャパシタＣＳ１、ＣＳ２を含む構成（２Ｔ２Ｃとも言う）であるが、これに限定されない。メモリセルＭＣが１Ｔ１Ｃで構成された強誘電体記憶装置に対しても、本実施形態に係る発明は適用することができる。また、本実施形態に係る発明は、リファレンスメモリセルについても適用すうことができる。
【００４６】
２．２．動作
２．２．１．読み出し
図３は、図２の強誘電体記憶装置１００の読み出し動作を説明するためのタイミング波形図である。データを読み出す対象となるメモリセルＭＣを選択するためにワード線ＷＬがワード線駆動回路１０によって駆動される。具体的には、ワード線ＷＬの電位は、図３のＢ１のタイミングで立ち上がり、Ｂ２で示すタイミングで立ち下がる。
【００４７】
ワード線ＷＬの電位の立ち上がりに伴って、ディスチャージ信号ＢＬ＿ＤＩＳは、Ｂ３で示すタイミングでハイレベルの電圧からローレベルの電圧に立ち下がり、センスアンプイネーブル信号ＳＡＥ１は、Ｂ４で示すタイミングでローレベルの電圧からハイレベルの電圧に立ち上がる。なお、ディスチャージ信号ＢＬ＿ＤＩＳは、Ｂ５のタイミングでローレベルの電圧からハイレベルの電圧に立ち上がり、センスアンプイネーブル信号ＳＡＥ１はＢ６のタイミングでハイレベルの電圧からローレベルの電圧に立ち下がる。即ち、Ｔ１の期間、ディスチャージ信号ＢＬ＿ＤＩＳは非アクティブに設定されるので、Ｔ１の期間ではビット線ＢＬ、／ＢＬはディスチャージされない。また、Ｔ１の期間でセンスアンプイネーブル信号ＳＡＥ１がアクティブに設定されるので、センスアンプイネーブルトランジスタＥＴＲがオンとなり、センスアンプ４０、４１がＴ１の期間、イネーブル状態となる。
【００４８】
ワード線ＷＬの電位が立ち上がった後、Ｂ７のタイミングでプレート線ＰＬの電位が例えばプレート線駆動回路２０によって立ち上げられ、電圧ＶＣＣに設定される。このようにプレート線ＰＬの電位が設定されると、Ｂ８又はＢ９に示すようにビット線ＢＬ及び／ＢＬの電位が立ち上がる。
【００４９】
ここで、例えばメモリセルＭＣの強誘電体キャパシタＣＳ１に論理“１”が書き込まれてあり、強誘電体キャパシタＣＳ２に論理“０”が書き込まれてあるとする。この場合、ビット線ＢＬの電位はＢ８に示すように立ち上がり、ビット線／ＢＬの電位はＢ９に示すように立ち上がる。このとき、Ｔ１の期間で図２のセンスアンプ４０、４１がイネーブルに設定さているので、センスアンプ４０、４１は、ビット線ＢＬ、／ＢＬの電圧レベルを検出して、強誘電体キャパシタＣＳ１、ＣＳ２に格納されているデータを判定し、その判定結果を図２のラッチ回路６０に出力する。ラッチ回路６０は、ラッチ信号／ＳＡＥ２にに基づいてセンスアンプ４０、４１の出力をラッチする。これにより、データの読み出しが行われたことになる。
【００５０】
その後、Ｂ５のタイミングでディスチャージ信号ＢＬ＿ＤＩＳがアクティブに設定されるため、ビット線ＢＬ及び／ＢＬの電位は、それぞれＢ１０及びＢ１１のタイミングで０Ｖに立ち下がる。即ちビット線ＢＬ、／ＢＬはＢ１２のタイミングで電圧ＶＣＣに立ち上がるので、Ｔ２の期間において、ビット線ＢＬ及び／ＢＬは０Ｖの電圧に設定されることになる。一方、プレート線ＰＬは、Ｔ２の期間においても電圧ＶＣＣに設定されている。つまり、メモリセルＭＣの強誘電体キャパシタＣＳ１、ＣＳ２は、Ｃ１及びＣ２に示されるように、Ｔ２の期間において正極側に電圧ＶＣＣが印加されるので、各強誘電体キャパシタＣＳ１、ＣＳ２は図１（Ｂ）の通り、論理“０”が書き込まれることになる。
【００５１】
その後、ビット線ＢＬは、Ｂ１２のタイミングで立ち上がり、Ｂ１４のタイミングで立ち下がる。これにより、ビット線ＢＬは、Ｔ３の期間（広義には、所与の期間）、電圧ＶＣＣに設定される。このビット線ＢＬの電位の制御は、リライト回路３０、３１によって行われる。リライト回路３０、３１は、書き込みパルスΦＷと、ラッチ回路６０の出力に基づいてビット線ＢＬ、／ＢＬの電位を設定する。例えば、強誘電体キャパシタＣＳ１には論理“１”が格納されていたため、強誘電体キャパシタＣＳ１に接続されるビット線ＢＬに対して論理“１”がラッチ回路６０にラッチされている。即ち、書き込みパルスΦＷがＢ１５のタイミングで立ち上がると、それに応じてビット線ＢＬがＢ１２のタイミングで立ち上がり、書き込みパルスΦＷがＢ１６のタイミングで立ち下がると、それに応じてビット線ＢＬがＢ１４のタイミングで立ち下がる。即ち、Ｔ３の期間、アクティブに設定された書き込みパルスΦＷに基づいて、ビット線ＢＬはＴ３の期間、電圧ＶＣＣに設定される。
【００５２】
なお、プレート線ＰＬがＢ１７のタイミングで立ち下がり、ディスチャージ信号ＢＬ＿ＤＩＳがＢ１８のタイミングで立ち下がる。これにより、ビット線ＢＬに接続される強誘電体キャパシタＣＳ１には論理“１”が書き込まれることになる。即ち、破壊読み出しによりＴ１の期間で論理“０”に書き換えられた強誘電体キャパシタＣＳ１は、Ｔ３の期間で論理“１”に再書き込みされる。
【００５３】
強誘電体キャパシタＣＳ２については、元々格納されていたデータが論理“０”であるため、Ｔ３の期間で論理“１”を書き込む必要がないので、Ｂ１３に示されるようにビット線／ＢＬは０Ｖの電圧に維持される。
【００５４】
また、ディスチャージ信号ＢＬ＿ＤＩＳは、Ｔ３の期間が経過した後、Ｂ１９のタイミングでアクティブに設定される。
【００５５】
また、読み出し信号Ｒ１はＴ１の期間においてアクティブに設定され、Ｔ２及びＴ３の期間では非アクティブにされる。これにより、読み出し用トランジスタＲＴＲ１がオン状態に設定され、センスアンプ４０、４１の出力がラッチ回路６０の入力ＩＮ１、ＩＮ２に入力される。即ち、ラッチ信号／ＳＡＥ２がアクティブに設定されたときにセンスアンプ４０、４１の出力をラッチすることができる。センスアンプ４０、４１の出力をラッチした後に読み出し信号Ｒ１は非アクティブに設定される。即ち、センスアンプ４０、４１の出力ノードＮＤ１とラッチ回路６０が非接続にされるため、ラッチ回路６０はセンスアンプ４０、４１の出力に影響されない。
【００５６】
一方、ラッチ回路６０がセンスアンプ４０、４１の出力をラッチした後に、読み出し信号Ｒ２が非アクティブな状態からアクティブに設定される。これにより、ラッチ回路６０はデータバスＤＢと接続されるため、データバスＤＢを介してラッチ回路６０にラッチされているデータを読み出すことができる。なお、Ｔ１、Ｔ２及びＴ３の期間において、データバス接続信号Ｗが非アクティブに設定されるため、書き込みデータ用トランジスタＲＷＴは、Ｔ１、Ｔ２及びＴ３の期間、オフ状態に設定される。
【００５７】
２．２．２．書き込み
図４は、図２の強誘電体記憶装置１００の書き込み動作を説明するためのタイミング波形図である。データの書き込み対象となるメモリセルＭＣを選択するためにワード線ＷＬがワード線駆動回路１０によって駆動される。具体的には、ワード線ＷＬの電位は、図４のＣ１のタイミングで立ち上がり、Ｃ２で示すタイミングで立ち下がる。その後、プレート線ＰＬの電位は、Ｃ３のタイミングで電圧ＶＣＣに立ち上がり、Ｃ４のタイミングで０Ｖの電圧に立ち下がる。即ち、プレート線ＰＬは、例えばプレート線駆動回路２０によって、Ｔ４の期間、電圧ＶＣＣに設定される。
【００５８】
Ｔ４の期間において、ビット線ＢＬ、／ＢＬは０Ｖの電圧に設定される。これにより、図１（Ｂ）に示されるように強誘電体キャパシタＣＳ１、ＣＳ２に論理“０”が書き込まれる。
【００５９】
Ｔ４の期間が経過した後、ラッチ信号／ＳＡＥ２がＣ５のタイミングでアクティブに設定され、Ｃ６のタイミング非アクティブに設定される。また、データバス接続信号Ｗ、Ｃ７のタイミングでハイレベルの電圧からローレベルの電圧に立ち下がり、非アクティブに設定される。ラッチ信号／ＳＡＥ２がアクティブに設定されている期間では、データバス接続信号Ｗはアクティブに設定されているので、書き込みデータ用トランジスタＷＴＲがオン状態になる。即ち、データバスＤＢの書き込みデータ線ＷＤＡＴＡ、／ＷＤＡＴＡとラッチ回路６０が電気的に接続され、アクティブに設定されたラッチ信号／ＳＡＥ２がラッチ回路６０に入力される。これにより、ラッチ回路６０は、データバスＤＢからのデータをラッチする。
【００６０】
ラッチ回路６０がデータバスＤＢからのデータをラッチした後、ディスチャージ信号ＢＬ＿ＤＩＳは、Ｃ８のタイミングでアクティブに設定され、Ｃ９のタイミングで非アクティブに設定される。また、書き込みパルスΦＷはＣ１０のタイミングでアクティブに設定され、Ｃ１１のタイミングで非アクティブに設定される。即ち、Ｔ５の期間において、ディスチャージ信号ＢＬ＿ＤＩＳ及び書き込みパルスΦＷがアクティブに設定される。
【００６１】
メモリセルＭＣに論理“１”を書き込む場合、例えば書き込みデータ線ＷＤＡＴＡを介してラッチ回路６０の入力ノードＩＮ１に論理“１”が入力され、例えば書き込みデータ線／ＷＤＡＴＡを介してラッチ回路６０の入力ノードＩＮ２に論理“０”が入力される。これにより、リライト回路３０には論理“１”が入力され、リライト回路３１には論理“０”が入力される。
【００６２】
リライト回路３０は、ラッチ回路６０から論理“１”を受け、ビット線ＢＬをＣ１２のタイミングで電圧ＶＣＣに設定し、Ｃ１３のタイミングで０Ｖの電圧に設定する。一方、Ｔ５の期間ではプレート線ＰＬは０Ｖの電圧に設定されているので、図１（Ｂ）に示されるように強誘電体キャパシタＣＳ１は論理“１”が書き込まれる。また、リライト回路３１は、ラッチ回路６０からの論理“０”を受け、ビット線／ＢＬを０Ｖの電圧に設定する。即ち、Ｔ５の期間においてプレート線ＰＬ及びビット線／ＢＬが同電圧の０Ｖに設定されているため、強誘電体キャパシタＣＳ２はＴ４の期間に書き込まれた論理“０”を保持する。
【００６３】
なお、書き込み動作の期間中、例えば期間ＷＴＭでは、センスアンプイネーブル信号ＳＡＥ１は非アクティブに設定される。書き込みの際、データバスＤＢからのデータは、ラッチ回路６０によってラッチされ、ラッチされたデータがリライト回路３０、３１に出力される。即ち、書き込み動作においてセンスアンプ４０、４１は動作させなくてもよい。これにより、消費電力の低減が可能である。
【００６４】
また、読み出し信号Ｒ１、Ｒ２は、期間ＷＴＭにおいて非アクティブに設定されている。即ち、ラッチ回路６０がセンスアンプ４０、４１の出力ノードＮＤ１及びデータバスの読み出しデータ線ＲＤＡＴＡ、・ＲＤＡＴＡから切り離される。
【００６５】
２．３．ラッチ回路
図５は、図２のラッチ回路６０を示す回路図である。ラッチ回路６０は、例えば入力ノードＩＮ１、ＩＮ２と、出力ノードＱ１、Ｑ２を備える。
【００６６】
ラッチ回路６０の入力ノードＩＮ１には、読み出し用トランジスタＲＴＲ１を介してセンスアンプ４０の出力が接続され、書き込みデータ用トランジスタＲＷＴを介して書き込みデータ線／ＷＤＡＴＡが接続される。同様にして、ラッチ回路６０の入力ノードＩＮ２には、センスアンプ４１の出力及び書き込みデータ線ＷＤＡＴＡが接続される。
【００６７】
即ち、読み出し用トランジスタＲＴＲ１及び書き込みデータ用トランジスタＲＷＴによって、ラッチ回路６０の入力ソースが切り替えられる。ラッチ回路６０は、例えば、書き込み動作の際には、データバスＤＢの書き込みデータ線ＷＤＡＴＡ、／ＷＤＡＴＡからのデータをラッチし、読み出し動作の際には、センスアンプ４０、４１の出力をラッチする。
【００６８】
ラッチ回路６０の出力ノードＱ１はリライト回路３０に接続される。また、ラッチ回路６０は、読み出し用トランジスタＲＴＲ２を介して読み出しデータ線／ＲＤＡＴＡに接続される。同様に、ラッチ回路６０の出力ノードＱ２はリライト回路３１に接続され、読み出し用トランジスタＲＴＲ２を介して読み出しデータ線ＲＤＡＴＡに接続される。
【００６９】
読み出し動作の際には、ラッチ回路６０はラッチしたデータを出力ノードＱ１からリライト回路３０に出力し、ラッチしたデータを出力ノードＱ２からリライト回路３１に出力する。リライト回路３０、３１は、このラッチ回路６０からの出力に基づいて、メモリセルＭＣに再書き込みを行う。また、読み出し用トランジスタＲＴＲ２がオン状態に設定されるので、ラッチ回路６０は、ラッチ回路６０にラッチされているデータを出力ノードＱ１から読み出し用データ線／ＲＤＡＴＡに出力し、ラッチされているデータを出力ノードＱ２から読み出しデータ線ＲＤＡＲＡに出力する。
【００７０】
２．４．リライト回路
図６は、図２のリライト回路３０を示す回路図である。リライト回路３１は、リライト回路３０と同様の回路で構成することができる。
【００７１】
リライト回路３０は、インバータＩＮＶ、トランジスタＰＴＲ２、ＰＴＲ３、ＮＴＲ２及びＮＴＲ３を含む。トランジスタＰＴＲ２、ＰＴＲ３はＰ型トランジスタであり、トランジスタＮＴＲ２、ＮＴＲ３はＮ型トランジスタである。トランジスタＰＴＲ２のソースには電圧ＶＣＣが供給される。トランジスタＰＴＲ２のドレインとトランジスタＰＴＲ３のソースが接続され、トランジスタＰＴＲ３のドレインはリライト回路３０の出力ノードＱ３に接続される。なお、リライト回路３０の出力ノードＱ３はビット線ＢＬに接続される。
【００７２】
トランジスタＮＴＲ３のドレインがリライト回路３０の出力ノードＱ３に接続され、トランジスタＮＴＲ３のソースはトランジスタＮＴＲ２のドレインに接続される。トランジスタＮＴＲ２のソースには０Ｖの電圧が供給される。
【００７３】
リライト回路３０の入力ノードＩＮ３はトランジスタＰＴＲ２及びトランジスタＮＴＲ２のゲートに接続される。トランジスタＮＴＲ３のゲートには、書き込みパルスΦＷが入力される。トランジスタＰＴＲ３のゲートには、書き込みパルスΦＷがインバータＩＮＶによって反転されたパルス入力される。
【００７４】
なお、図６は、リライト回路３０について図示されているが、リライト回路３１についても同様である。例えば、リライト回路３１の入力ノードＩＮ３にはラッチ回路６０の出力ノードＱ２が接続され、リライト回路３１の出力ノードＱ３にはビット線／ＢＬが接続される。
【００７５】
リライト回路３０は、ラッチ回路６０からの出力データ及び書き込みパルスΦＷに基づいて、ビット線ＢＬの電位を電圧ＶＣＣ又は０Ｖの電圧のどちらかに設定する。例えば、ラッチ回路６０の出力がローレベルの電圧であり、書き込みパルスΦＷがアクティブに設定された場合には、トランジスタＰＴＲ２、ＰＴＲ３、ＮＴＲ３がオン状態となり、ビット線ＢＬは電圧ＶＣＣに設定される。
【００７６】
また、書き込みパルスΦＷがアクティブに設定され、ラッチ回路６０の出力がハイレベルの電圧の場合には、トランジスタＰＴＲ３、ＮＴＲ２、ＮＴＲ３がオン状態となる。即ち、リライト回路３０はビット線ＢＬを０Ｖに設定する。書き込みパルスΦＷが非アクティブの場合には、トランジスタＰＴＲ３、ＮＴＲ３がオフ状態となるので、ビット線ＢＬはハイインピーダンス状態となる。
【００７７】
なお、書き込み動作において、メモリセルＭＣに論理“１”を書く場合、データバスＤＢの書き込みデータ線ＷＤＡＴＡは例えばハイレベルの電圧に設定され、書き込みデータ線／ＷＤＡＴＡはローレベルの電圧に設定される。この場合、ラッチ回路６０は、データバスＤＢからのデータをラッチし、ラッチ回路６０の出力ノードＱ１からはローレベルの電圧が出力され、出力ノードＱ２からはハイレベルの電圧が出力される。これに基づいてリライト回路３０はビット線ＢＬを電圧ＶＣＣに設定する。これにより、強誘電体キャパシタＣＳ１には論理“１”が書き込まれることになる。
【００７８】
２．５．リファレンス電圧発生回路
図７は、図２のリファレンス電圧発生回路５０の回路図である。リファレンス電圧発生回路５０は、Ｐ型のトランジスタＰＴＲ４（広義には第３の出力トランジスタ）と、Ｎ型のトランジスタＮＴＲ４（広義には第４の出力トランジスタ）、ＮＴＲ５を含むが、これに限定されない。例えば、リファレンス電圧発生回路５０は、トランジスタＮＴＲ５を省略する構成でも良い。その場合、トランジスタＮＴＲ４のドレインには０Ｖの電圧が供給されるようにしても良い。
【００７９】
トランジスタＰＴＲ４のソースには電圧ＶＣＣが供給される。また、トランジスタＰＴＲ４のゲートはリファレンスメモリセルが接続されたビット線ＢＬＲに接続され、トランジスタＰＴＲ４のドレインはリファレンス電圧発生回路５０の出力ノードＱ４に接続される。リファレンスメモリセルは、メモリセルＭＣと同様の構成であり、リファレンスメモリセルには例えば論理“０”が書き込まれているが、これに限定されない。例えば、リファレンスメモリセルの代わりに、論理“０”が書き込まれたメモリセルＭＣが接続されたビット線ＢＬをトランジスタＰＴＲ４のゲートに接続する構成でも良い。トランジスタＰＴＲ４のゲートには、論理“０”が書き込まれた強誘電体キャパシタに対して読み出しを行ったときに発生するビット線ＢＬの電圧が入力される。
【００８０】
トランジスタＮＴＲ４のソース及びゲートは、リファレンス電圧発生回路５０の出力ノードＱ４に接続されている。トランジスタＮＴＲ４のドレインはトランジスタＮＴＲ５のドレインと接続されている。トランジスタＮＴＲ５のソースには０Ｖの電圧が供給されている。
【００８１】
なお、トランジスタＮＴＲ５のゲートには、リファレンス電圧発生回路５０の出力のオン・オフを制御するイネーブル信号ＥＮＲが入力される。例えば、イネーブル信号ＥＮＲがアクティブに設定されると、リファレンス電圧発生回路５０は出力ノードＱ４からリファレンス電圧ＶＲＥＦを出力する。
【００８２】
３．比較例との対比
図８は、本実施形態に係る比較例の強誘電体記憶装置２００を示す図である。強誘電体記憶装置２００は、強誘電体キャパシタＣＳ３、ＣＳ４と、ワード線駆動回路１１と、プレート線駆動回路２１と、カラムセンスアンプ７０と、を含む。例えば、強誘電体キャパシタＣＳ３には論理“１”が書き込まれ、強誘電体キャパシタＣＳ４には論理“０”が書き込まれている。
【００８３】
図９は、上記の場合における読み出し動作を説明するためのタイミング波形図である。読み出し動作では、ワード線ＷＬがＤ１に示されるようにアクティブに設定される。また、ディスチャージ信号ＢＬ＿ＤＩＳがＤ２に示されるように非アクティブに設定される。そして、プレート線ＰＬがＤ３に示されるように電圧ＶＣＣに設定されると、期間Ｔ１１で強誘電体キャパシタＣＳ３、ＣＳ４は論理“０”が書き込まれる。また、ビット線ＢＬの電位はＤ４に示されるように立ち上がり、ビット線／ＢＬの電位はＤ５に示されるように立ち上がる。その後、カラムセンスアンプイネーブル信号ＳＥＮ、ＳＥＰが、Ｄ６及びＤ７に示されるようにアクティブに設定され、ビット線ＢＬはＤ８に示されるように電圧ＶＣＣに設定され、ビット線／ＢＬはＤ９に示されるように０Ｖの電圧に設定される。
【００８４】
プレート線ＰＬがＤ１０のタイミングで０Ｖの電圧に立ち下がり、ディスチャージ信号ＢＬ＿ＤＩＳがＤ１１のタイミングでアクティブに設定されると、期間Ｔ１２で強誘電体キャパシタＣＳ３に論理“１”が再書き込みされる。なお、強誘電体キャパシタＣＳ４は、期間Ｔ１２ではプレート線ＰＬ及びビット線／ＢＬが０Ｖの電圧に設定されているので論理“１”の再書き込みがされない。
【００８５】
期間Ｔ１１で論理“０”が書き込まれる際に、強誘電体キャパシタＣＳ３に印加される電圧と、強誘電体キャパシタＣＳ４に印加される電圧は異なる。ビット線ＢＬの電位はＤ４に示されるように立ち上がるため、このときのビット線ＢＬの電圧をＶＢＬＨとすると、強誘電体キャパシタＣＳ３に印加される電圧は、Ｄ１２に示されるようにＶＣＣ−ＶＢＬＨとなる。また、ビット線／ＢＬの電位はＤ５に示されるように立ち上がるため、このときのビット線／ＢＬの電圧をＶＢＬＬとすると、強誘電体キャパシタＣＳ４に印加される電圧は、Ｄ１３に示されるようにＶＣＣ−ＶＢＬＬとなる。
【００８６】
即ち、論理“１”が書き込まれている強誘電体キャパシタＣＳ３は、期間Ｔ１１ではＶＣＣ−ＶＢＬＬよりも小さいＶＣＣ−ＶＢＬＨの電圧が印加されることになる。ところが、期間Ｔ１２では、強誘電体キャパシタＣＳ３はＤ１４に示されるように−ＶＣＣの電圧が印加される。この場合、＋ＶＣＣ側に印加される電圧が−ＶＣＣ側に印加される電圧よりも、その絶対値が小さくなるため、強誘電体キャパシタＣＳ３は−ＶＣＣ側にインプリントされる。
【００８７】
一方、論理“０”が書き込まれている強誘電体キャパシタＣＳ４は、Ｄ１３やＤ１５に示されるように＋ＶＣＣ側にしか電圧が印加されないため、強誘電体キャパシタＣＳ４は＋ＶＣＣ側にインプリントされる。なお、本明細書において、−ＶＣＣ側にインプリントされるとは、強誘電体キャパシタのヒステリシスカーブが＋ＶＣＣ側にシフトすることを意味する。図１０は、−ＶＣＣ側に強誘電体キャパシタがインプリントされたときのヒステリシスカーブを図１（Ｃ）に追加した図である。点線で示されるヒステリシスカーブがインプリントされた場合の曲線である。図１０のようにインプリントされた場合、ヒステリシスカーブは、印加される電圧が０Ｖである場合、Ａ３及びＡ４の点を経由する。
【００８８】
図１（Ｃ）のようにインプリントされていない場合、論理“０”が書き込まれているキャパシタは、Ａ２の分極値を保持するが、図１０のようにインプリントされると、Ａ４の分極値となる。つまり、分極量が減少してしまい、誤読み出しを生じさせる可能性が高くなる。また、この場合、強誘電体キャパシタに論理“０”を書き込む場合にはＡ５の点に対応する電圧を印加する必要があり、電圧＋ＶＣＣよりも大きな電圧を印加させる必要がある。
【００８９】
強誘電体キャパシタがインプリントされると、読み出し不良や書き込み不良を生じさせる可能性が高くなるため、何らかの対策が必要である。ところが、比較例の読み出し動作では、強誘電体キャパシタＣＳ３、ＣＳ４のインプリントの方向にばらつきが生じる。このように、キャパシタによってバラバラな方向にインプリントされてしまうと、インプリントに対する対策が困難になる。
【００９０】
この問題点を、本実施形態は解決できる。例えば図３に示されるように、論理“１”が書き込まれている強誘電体キャパシタＣＳ１は、読み出し動作が行われると、Ｃ１に示されるように電圧ＶＣＣが印加され、期間Ｔ３で電圧−ＶＣＣが印加される。即ち、＋ＶＣＣ側及び−ＶＣＣ側において、絶対値が同じ大きさの電圧が印加されるため、強誘電体キャパシタＣＳ１は−ＶＣＣ側にインプリントされない。なお、論理“０”が書き込まれている強誘電体キャパシタＣＳ２に対して読み出しを行った場合、Ｃ２に示されるように電圧ＶＣＣが印加されるが、期間Ｔ３では論理“１”が書き込まれない。
【００９１】
即ち、本実施形態では、例えば＋ＶＣＣ側にインプリントされる場合はあっても、−ＶＣＣ側にインプリントされることがない。このため、強誘電体キャパシタがインプリントされる場合、全ての強誘電体キャパシタが同一の方向にインプリントされるため、インプリント対策が容易になる。
【００９２】
また、比較例では、読み出し動作にカラムセンスアンプ７０を用いる。例えば、Ｙ選択信号ＹＳＥＬがイネーブルになる事によってビット線ＢＬ、／ＢＬがデータ線ＤＡＴＡ、／ＤＡＴＡと接続された場合、それまでカラムセンスアンプ７０によって電圧ＶＣＣまで充電されていたビット線ＢＬの電圧は、ビット線ＢＬ、／ＢＬ側からデータ線ＤＡＴＡ、／ＤＡＴＡ側の負荷を充電する期間、大きく低下する。又、プレート線ＰＬの電位がＤ１０のタイミングで立ち下がるときにおいても強誘電体キャパシタＣＳ３がカップリングキャパシタの役割を果たす為、ビット線ＢＬの電圧は低下する。前者は、カラムセンスアンプ７０の誤動作の原因となり、後者は、論理“１”再書き込み不良の原因となる。そのため、比較例はこれらの問題を回避する目的で、論理“０”再書き込みの期間Ｔ１３及び、論理“１”再書き込みの期間Ｔ１２を十分確保する必要があり、読み出し動作を遅延させる事になる。
【００９３】
この点、本実施形態では、図２に示されるように、ビット線ＢＬ、／ＢＬはトランジスタＰＴＲ１のゲートに接続されているため、データバスＤＢの負荷がビット線ＢＬ、／ＢＬの電圧を降下させるような影響を及ぼすことがない。このため、比較例のようなセンスアンプの誤動作を防止できる。
【００９４】
また、本実施形態では、Ｂ１７のタイミングでプレート線ＰＬの電位が立ち下がっても、期間Ｔ２でディスチャージされていたビット線ＢＬの電位は、Ｂ１２のタイミングで立ち上がるため、比較例のようにカップリングキャパシタの影響をあまり受けない。即ち、論理“１”を再書き込みする期間Ｔ３を比較例の期間Ｔ１２よりも短くすることができる。
【００９５】
また、本実施形態では、以下のような効果をさらに有する。
【００９６】
論理”１”データを記憶していたメモリセルＭＣ（強誘電体キャパシタ）への再書き込みは、プレート線ＰＬが立ち下がった後、ラッチ回路６０のラッチデータをリライト回路３０を通してビット線ＢＬへ転送する事により行われる為、論理”０”の再書き込み時のプレート線ＰＬ電圧低下の原因とならない。又、読み出し途中で書き込み要求があった場合には、論理”１”データの再書き込みタイミングを遅らせる事により、メモリセルＭＣで記憶されていたデータとは異なるデータでメモリセルＭＣへの書き込みを行う事ができる。
【００９７】
論理”０”データを再書き込みした後、プレート線ＰＬを立ち下げる時点において、ビット線ＢＬを接地電位としている為、選択メモリセルＭＣを構成する強誘電体キャパシタによる容量カップリングの影響でビット線ＢＬ電位が接地電位より低下しない。その為、論理”０”が書き込まれたメモリセルＭＣに関して、ビット線ＢＬの電圧が変動する事によるデータ破壊を防止する事ができる。
【００９８】
ビット線ＢＬをＰ型トランジスタＰＴＲ１のゲートで受けている（データバスＤＢとビット線ＢＬはダイレクトに接続されない構成）為、データ読み出し時にビット線ＢＬ電圧がデータバスＤＢ負荷によって低下する事は無い。従って、論理”０”データ再書き込み中にラッチ回路６０からデータバスＤＢへデータを転送したとしても、論理”０”データを再書き込みされている強誘電体メモリセルＭＣに対して書き込む為の印加電圧が不十分になる事は無い。
【００９９】
センスアンプ４０は、論理”０”読み出しビット線ＢＬ電圧を使用したリファレンス電圧発生回路５０からのリファレンス電圧ＶＲＥＦを使用して増幅動作を行う為、論理”１”読み出しビット線ＢＬ電圧を使用する場合と比較して分極反転特性劣化が生じない為、安定したリファレンス電圧ＶＲＥＦを生成する事ができる。
【０１００】
読み出し時、及び、再書き込み時、及び、書き込み時において、ラッチ回路６０にラッチしたデータを使用する事ができる為、例えば、予めラッチ回路６０に読み出しデータを用意しておき、あるタイミングで高速にデータを出力する事ができる。さらに、書き込み時において、あらかじめラッチ回路６０に書き込みデータをラッチしておき、あるタイミングで一度にラッチ回路６０に格納されているデータを強誘電体キャパシタへ書き込む事ができる。
【０１０１】
センスアンプ４０はプレート線ＰＬ立ち上がり以前からビット線ＢＬの電圧をセンス増幅する為、プレート線ＰＬから印加される電圧に応じてビット線ＢＬ上に読み出される読み出し電圧に応じた出力電圧を出力する事ができる。ビット線ＢＬの電圧の振幅が小さい場合にも、増幅した出力電圧を出力する為、カラムセンスアンプ７０の様にビット線ＢＬの電圧の振幅が開くのを待たずとも、ラッチ回路６０で読み出しデータをラッチする事ができる。
【０１０２】
イコライズ機能を持ったらち回路６０では、プレート線ＰＬ立ち上がり時点で動作を開始し、センスアンプ４０の出力データをラッチできる状態となるまでイコライズ状態を継続する為、ラッチ回路６０での誤データの出力無しに正しいデータのみ出力できる。
【０１０３】
論理”１”データの再書き込みのタイミングは、プレート線ＰＬが立ち下がった後か又は、立ち下がる直前で再書き込みを行う。プレート線ＰＬが立ち下がった後で論理”１”データを再書き込みした場合には、前述のようにプレート線ＰＬの電圧低下を引き起こさないメリットがある。プレート線ＰＬが立ち下がる前に論理”１”データを再書き込みする為に、ビット線ＢＬへハイレベルの信号を供給する場合には、論理”１”データを書き込む為に必要な期間を経た後に直ちにビット線ＢＬ電圧を接地電位に戻すことが可能となる。この為、論理”１”データを再書き込む為に要する時間を最小限とする事が可能となる為、サイクルタイムの高速化が行える。
【０１０４】
ラッチ回路６０でセンスアンプ４０の出力データをラッチした後は、センスアンプ４０においてビット線ＢＬの電圧をセンスする必要が無い点と、続くビット線ＢＬ電圧を接地する動作において、センスアンプ４０の出力を電圧ＶＣＣとする為にセンスアンプ４０の動作を終了する。この事により、センスアンプ４０で消費される消費電力を低消費電力化できる。
【０１０５】
センスアンプ４０の動作終了タイミングは、ラッチ回路６０の出力電圧を検出したり、メモリセルＭＣを構成する強誘電体キャパシタからの読み出し電荷の転送速度を利用したり、プレート線ＰＬ信号の立ち上がり時間を使用して、設定されても良い。
【０１０６】
ラッチ回路６０は、読み出し時のデータラッチ及び、書き込み時のデータラッチの他、連続して同じロウアドレスにアクセスがあった場合や、同一アドレスで書き込み後、読み出し動作があった場合に、キャッシュとして使用される。この利用方法により、書き込み、又は、読み出し動作を高速する事が可能となる。また、強誘電体キャパシタの披露劣化を緩和することが可能である。
【０１０７】
ラッチ回路６０は複数のセンスアンプ４０で共有化できる為、センスアンプ４０毎にラッチ回路６０を配置した場合と比較して、回路配置面積を省スペース化する事ができる。
【０１０８】
４．本実施形態に係る変形例
本実施形態のラッチ回路６０を図１１に示すラッチ回路６１に置き換えた変形例が可能である。図１１は、本実施形態に係る変形例のラッチ回路６１を示す図である。ラッチ回路６１は、図５のラッチ回路６０にイコライズトランジスタＥＱＴが設けられて構成されている。イコライズトランジスタＥＱＴは、ラッチ回路６１の出力ノードＱ１、Ｑ２の間に設けられ、イコライズトランジスタＥＱＴのソースは例えば出力ノードＱ１に接続され、イコライズトランジスタＥＱＴのドレインは例えば出力ノードＱ２に接続される。
【０１０９】
また、イコライズトランジスタＥＱＴのゲートには、イコライズ信号ＳＡＥＱが入力される。
【０１１０】
図１２は、変形例の読み出し動作を示すタイミング波形図である。イコライズ信号ＳＡＥＱ以外の波形は、図３と同様である。イコライズ信号ＳＡＥＱは、Ｅ１のタイミングでアクティブに設定され、Ｅ２のタイミングで非アクティブに設定される。これにより、ラッチ回路６１の出力ノードＱ１、Ｑ２を同電位に設定できる。即ち、ラッチ回路６１の入力ノードＩＮ１、ＩＮ２に確実なデータが入力されるまで、ラッチ回路６１にラッチさせることを待機させることができる。出力ノードＱ１、Ｑ２は同電位に設定されているため、入力ノードＩＮ１、ＩＮ２に確実なデータが入力された後、イコライズ信号ＳＡＥＱが非アクティブに設定されるとラッチ回路６１は直ちにデータラッチを行うことができる。
【０１１１】
これにより、ラッチ回路６１は、確実なデータをラッチすることができるので、リライト回路３０、３１に正しいデータを出力することができる。
【０１１２】
図１３は、本実施形態の変形例に係る強誘電体記憶装置３００を示す図である。強誘電体記憶装置３００は、本実施形態を１Ｔ１Ｃタイプの記憶装置に応用したものであり、強誘電体記憶装置３００についても、強誘電体記憶装置１００と同様の効果を有する。強誘電体記憶装置３００は、複数のラッチ回路６０を含み、符号６０Ａ、６０Ｂはその一部のラッチ回路６０を示す。
【０１１３】
各ラッチ回路６０の出力ノードＱ１は、各リライト回路３０に接続される。読み出しデータ線ＲＤＡＴＡ０はラッチ回路６０Ａの出力ノードＱ２に接続され、読み出しデータ線／ＲＤＡＴＡ０はラッチ回路６０Ａの出力ノードＱ１に接続される。同様にして、読み出しデータ線ＲＤＡＴＡ１はラッチ回路６０Ｂの出力ノードＱ２に接続され、読み出しデータ線／ＲＤＡＴＡ１はラッチ回路６０Ｂの出力ノードＱ１に接続される。
【０１１４】
また、書き込みデータ線ＷＤＡＴＡ０はラッチ回路６０Ａの入力ノードＩＮ２に接続され、書き込みデータ線／ＷＤＡＴＡ０はラッチ回路６０Ａの入力ノードＩＮ１に接続される。同様にして、書き込みデータ線ＷＤＡＴＡ１はラッチ回路６０Ｂの入力ノードＩＮ２に接続され、書き込みデータ線／ＷＤＡＴＡ１はラッチ回路６０Ｂの入力ノードＩＮ１に接続される。
【０１１５】
強誘電体記憶装置１００と異なる点は、メモリセルに１つの強誘電体キャパシタが接続されている点と、ラッチ回路６０の出力ノードＱ１がリライト回路３０に接続され、出力ノードＱ２がリライト回路３０に接続されない点である。動作においては、強誘電体記憶装置３００は強誘電体記憶装置１００と同様である。
【０１１６】
本実施形態及びその変形例において、１つ又は２つのメモリセルＭＣが示されているが、これに限定されない。本実施形態及びその変形例は、複数のメモリセルＭＣを含むように構成されることも可能である。
【０１１７】
上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【図面の簡単な説明】
【０１１８】
【図１】図１（Ａ）〜図１（Ｃ）は本実施形態に係る強誘電体記憶装置のメモリセルＭＣの説明図。
【図２】本実施形態に係る強誘電体記憶装置を示す図。
【図３】本実施形態に係る強誘電体記憶装置の読み出し動作を示すタイミング波形図。
【図４】本実施形態に係る強誘電体記憶装置の書き込み動作を示すタイミング波形図。
【図５】本実施形態に係る強誘電体記憶装置のラッチ回路を示す回路図。
【図６】本実施形態に係る強誘電体記憶装置のリライト回路を示す回路図。
【図７】本実施形態に係る強誘電体記憶装置のリファレンス電圧発生回路を示す回路図。
【図８】本実施形態に係る強誘電体記憶装置の比較例を示す図。
【図９】本実施形態に係る比較例の読み出し動作を示すタイミング波形図。
【図１０】インプリントされた場合のヒステリシスカーブを示す図。
【図１１】本実施形態に係る強誘電体記憶装置のラッチ回路の変形例を示す回路図。
【図１２】本実施形態に係る強誘電体記憶装置の変形例の読み出し動作を示すタイミング波形図。
【図１３】本実施形態に係る他の変形例を示す図。
【符号の説明】
【０１１９】
１０  ワード線駆動回路、２０  プレート線駆動回路、３０、３１  リライト回路、
４０、４１  センスアンプ、５０  リファレンス電圧発生回路、
６０、６１  ラッチ回路、ＢＬ、／ＢＬ  ビット線、
ＢＬ＿ＤＩＳ  ディスチャージ信号、ＣＳ１、ＣＳ２  強誘電体キャパシタ、
ＤＢ  データバス、ＤＴＲ  ディスチャージトランジスタ、
ＥＴＲ  センスアンプイネーブルトランジスタ、ＭＣ  メモリセル、
ＮＤ１  入力ノード、ＮＤ２、Ｑ１、Ｑ２、Ｑ３、Ｑ４  出力ノード、
ＮＴＲ１  第２の出力トランジスタ、ＮＴＲ４  第４の出力トランジスタ、
ＰＬ  プレート線、ＰＴＲ１  第１の出力トランジスタ、
ＰＴＲ４  第３の出力トランジスタ、
ＲＴＲ１  第１の読み出し用スイッチングトランジスタ、
ＲＴＲ２  第２の読み出し用スイッチングトランジスタ、
Ｒ１  第１の読み出し信号、Ｒ２  第２の読み出し信号、ＴＲ１  第１のトランジスタ、ＴＲ１１  出力トランジスタ、
ＴＲ２  第２のトランジスタ、ＴＴＲ  転送トランジスタ、ＶＣＣ  第２ビット線電圧、
第２プレート線電圧、第２の電源、ＶＲＥＦ  リファレンス電圧、ＷＬ  ワード線、
ΦＷ  書き込みパルス、／ＳＡＥ２  ラッチ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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