(57)【要約】【課題】  パワーＭＯＳＦＥＴの低オン抵抗化を図りながら、耐圧を高くする。【解決手段】  パワーＭＯＳＦＥＴ３０では、半導体基板１の表面にPベース層５が選択的に形成され、ソース領域３１ａのPベース層５の表面にパワーＭＯＳＦＥＴ３０のソースとしてのＮ＋ソース層６及びＰ＋コンタクト層７が選択的に形成されている。半導体基板１の表面にPベース層５と離間して概略平行にＮ＋コンタクト層１０が形成されている。Pベース層５とＮ＋コンタクト層１０との間には、これらを結ぶ方向に耐圧を保持するストライプ状のNリサーフ層、Pリサーフ層３、Nリサーフ層２Ａ、及びＮ−リサーフ層４が形成され、マルチリサーフ構造を構成している。Nリサーフ層２とPリサーフ層３は、Pベース層５とＮ＋コンタクト層１０とを結ぶ方向と概略垂直方向に交互に繰り返し形成されている。【選択図】  図１
2006302961.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１主面に選択的に設けられた第１導電型のベース層と、
前記ベース層の第１主面に選択的に設けられた第２導電型のソース層と、
前記ベース層と離間し、前記半導体基板の第１主面に選択的に設けられた第２導電型のドレイン層と、
前記ベース層と前記ドレイン層とで挟まれた領域の前記半導体基板の第１主面に設けられ、第２導電型の第１のリサーフ層と第１導電型の第２のリサーフ層とが前記ベース層から前記ドレイン層に向かう方向に対して交差する方向に交互に繰り返し配列され、終端部が前記第１のリサーフ層であるマルチリサーフ層と、
前記マルチリサーフ層終端部に形成された前記第１のリサーフ層の前記第２のリサーフ層と相対抗する側の前記半導体基板の第１主面に設けられ、前記第１のリサーフ層よりも低ドーズ量の第２導電型の第３のリサーフ層と、
前記ベース層の第１主面にゲート絶縁膜を介して設けられたゲート電極と、
を具備することを特徴とするパワー半導体装置。
【請求項２】
半導体基板の第１主面に選択的に設けられた第１導電型のベース層と、
前記ベース層の第１主面に選択的に設けられた第２導電型のソース層と、
前記ベース層と離間し、前記半導体基板の第１主面に選択的に設けられた第２導電型のドレイン層と、
前記ベース層と前記ドレイン層とで挟まれた領域の前記半導体基板の第１主面に設けられ、第２導電型の第１のリサーフ層と第１導電型の第２のリサーフ層とが前記ベース層から前記ドレイン層に向かう方向に対して交差する方向に交互に繰り返し配列され、終端部が前記第１のリサーフ層であるマルチリサーフ層と、
前記マルチリサーフ層終端部に形成された前記第１のリサーフ層の前記第２のリサーフ層と相対抗する側の前記半導体基板の第１主面に設けられた誘電体層と、
前記ベース層の第１主面にゲート絶縁膜を介して設けられたゲート電極と、
を具備することを特徴とするパワー半導体装置。
【請求項３】
半導体基板の第１主面に選択的に設けられた第１導電型のベース層と、
前記ベース層の第１主面に選択的に設けられた第２導電型のソース層と、
前記ベース層と離間し、前記半導体基板の第１主面に選択的に設けられた第２導電型のドレイン層と、
前記ベース層と前記ドレイン層とで挟まれた領域の前記半導体基板の第１主面に設けられ、ベース領域側よりもドレイン領域側が高ドーズ量で、且つベース領域側よりもドレイン領域側の深さが深い第２導電型の第１のリサーフ層と前記ベース領域側よりも前記ドレイン領域側が低ドーズ量の第１導電型の第２のリサーフ層とが前記ベース層から前記ドレイン層に向かう方向に対して交差する方向に交互に繰り返し配列されているマルチリサーフ層と、
前記ベース層の第１主面にゲート絶縁膜を介して設けられたゲート電極と、
を具備することを特徴とするパワー半導体装置。
【請求項４】
半導体基板の第１主面に選択的に設けられた第１導電型のベース層と、
前記ベース層の第１主面に選択的に設けられた第２導電型のソース層と、
前記ベース層と離間し、前記半導体基板の第１主面に選択的に設けられた第２導電型のドレイン層と、
前記ベース層と前記ドレイン層とで挟まれた領域の前記半導体基板の第１主面に設けられ、ベース領域側よりもドレイン領域側が高ドーズ量の第２導電型の第１のリサーフ層と、前記第１のリサーフ層中に互いに離間され、複数埋設された第１導電型の第２のリサーフ層とを有するマルチリサーフ層と、
前記ベース層の第１主面にゲート絶縁膜を介して設けられたゲート電極と、
を具備することを特徴とするパワー半導体装置。
【請求項５】
前記マルチリサーフ層終端部の前記第１のリサーフ層の前記第２のリサーフ層と相対抗する側に設けられ、前記第１のリサーフ層よりも低ドーズ量の第２導電型の第３のリサーフ層を具備することを特徴とする請求項３又は４記載のパワー半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に高耐圧、低オン抵抗のパワー半導体装置に関する。
【背景技術】
【０００２】
ＯＡ機器、情報通信機器、或いは照明器具などの電源分野には、電源回路に適用されるパワーＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）などのパワー半導体装置が多用されている。近年、電源回路の小型化や低消費電力化を推進するために、オフ時のドレインとソース間耐圧を高く維持しながら、動作時のオン抵抗を低くできる、Ｐリサーフ層とＮリサーフ層とが交互に繰り返し形成されたマルチリサーフ構造を有するパワーＭＯＳＦＥＴが用いられている（例えば、特許文献１参照。）。特許文献1などに記載されているパワーＭＯＳＦＥＴでは、マルチリサーフ構造のないパワーＭＯＳＦＥＴと比較し、Ｐリサーフ層及びＮリサーフ層の濃度と幅を最適化することによって、表面電界が緩和され、オン抵抗を低くしながら、高耐圧化を実現できる。
【０００３】
ところが、低オン抵抗化を図るために、Ｎリサーフ層を高濃度にするとドレイン端での電界が高くなり、耐圧が低下し高耐圧化が困難となる問題点がある。
【特許文献１】特開２０００−２８６４１７号公報（頁１３、図１９）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、低オン抵抗を図り、且つ高耐圧化を実現できるパワー半導体装置を提供する。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明の一態様の半導体装置は、半導体基板の第１主面に選択的に設けられた第１導電型のベース層と、前記ベース層の第１主面に選択的に設けられた第２導電型のソース層と、前記ベース層と離間し、前記半導体基板の第１主面に選択的に設けられた第２導電型のドレイン層と、前記ベース層と前記ドレイン層とで挟まれた領域の前記半導体基板の第１主面に設けられ、第２導電型の第１のリサーフ層と第１導電型の第２のリサーフ層とが前記ベース層から前記ドレイン層に向かう方向に対して交差する方向に交互に繰り返し配列され、終端部が前記第１のリサーフ層であるマルチリサーフ層と、前記マルチリサーフ層終端部に形成された前記第１のリサーフ層の前記第２のリサーフ層と相対抗する側の前記半導体基板の第１主面に設けられ、前記第１のリサーフ層よりも低ドーズ量の第２導電型の第３のリサーフ層と、前記ベース層の第１主面にゲート絶縁膜を介して設けられたゲート電極とを具備することを特徴とする。
【０００６】
更に、上記目的を達成するために、本発明の他態様の半導体装置は、半導体基板の第１主面に選択的に設けられた第１導電型のベース層と、前記ベース層の第１主面に選択的に設けられた第２導電型のソース層と、前記ベース層と離間し、前記半導体基板の第１主面に選択的に設けられた第２導電型のドレイン層と、前記ベース層と前記ドレイン層とで挟まれた領域の前記半導体基板の第１主面に設けられ、ベース領域側よりもドレイン領域側が高ドーズ量で、且つベース領域側よりもドレイン領域側の深さが深い第２導電型の第１のリサーフ層と前記ベース領域側よりも前記ドレイン領域側が低ドーズ量の第１導電型の第２のリサーフ層とが前記ベース層から前記ドレイン層に向かう方向に対して交差する方向に交互に繰り返し配列されているマルチリサーフ層と、前記ベース層の第１主面にゲート絶縁膜を介して設けられたゲート電極とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、低オン抵抗を図り、且つ高耐圧化を実現できるパワー半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係るパワー半導体装置について、図面を参照して説明する。図１は、パワー半導体装置を概略的に示す立体斜視図、図２はパワー半導体装置を示す平面図、図３は図２のＡ−Ａ線に沿うパワー半導体装置を示す断面図である。本実施例では、電力用に適用される低オン抵抗横型パワーＭＯＳＦＥＴのマルチリサーフ構造終端部にＮリサーフ層よりも低濃度のＮ−リサーフ層を設けている。なお、マルチリサーフ構造はスーパージャンクション構造とも呼称され、横型パワーＭＯＳＦＥＴはＬＤＭＯＳＦＥＴ（Lateral  Double  Diffused  ＭＯＳＦＥＴ）とも呼称される。
【００１０】
図１に示すように、パワーＭＯＳＦＥＴ３０では、P型のシリコン基板からなる半導体基板１の表面（第１主面）にPベース層５が選択的に形成されている。ソース領域３１ａのPベース層５の表面（第１主面）にパワーＭＯＳＦＥＴ３０のソースとしてのＮ＋ソース層６及びＰ＋コンタクト層７が選択的に形成されている。そして、半導体基板１の表面にPベース層５と離間して概略平行にドレイン層としてのＮ＋コンタクト層１０が形成されている。
【００１１】
Ｐベース層５とＮ＋コンタクト層１０の間には、これらを結ぶ方向に耐圧を保持するドリフト層としてのストライプ状のNリサーフ層２、Pリサーフ層３、Nリサーフ層２Ａ、及びＮ−リサーフ層４が形成され、マルチリサーフ構造を構成している。Nリサーフ層２とPリサーフ層３は、Pベース層５とＮ＋コンタクト層１０を結ぶ方向と交差する方向である概略垂直方向に交互に繰り返し形成されている。
【００１２】
Ｎリサーフ層２Ａは、マルチリサーフ構造端部のＰリサーフ層３のNリサーフ層２と相対抗する側に、Pベース層５とＮ＋コンタクト層１０とを結ぶ方向と概略垂直方向に形成されている。Ｎ−リサーフ層４は、Ｎリサーフ層２ＡのＰリサーフ層３と相対抗する側に、Pベース層５とＮ＋コンタクト層１０とを結ぶ方向と概略垂直方向に形成されている。
【００１３】
ソース領域３１ｂのＰベース層５は、Ｎ−リサーフ層４と離間して概略平行に選択的に形成され、このＰベース層５の表面（第１主面）には、Ｐ＋コンタクト層７が選択的に形成されている。
【００１４】
パワーＭＯＳＦＥＴ３０のソース領域３１ａとＮリサーフ層２、Ｐリサーフ層３、Ｎリサーフ層２、及びＮ−リサーフ層４との間のＰベース層５表面、Ｎリサーフ層２、Ｐリサーフ層３、Ｎリサーフ層２、及びＮ−リサーフ層４のＰベース層５側表面、Ｎ−リサーフ層４とソース領域３１ｂのＰベース層５との間の半導体基板１表面、及びソース領域３１ｂのＰ＋コンタクト層７と半導体基板１との間のＰベース層５表面には、ゲート絶縁膜８を介してゲート電極９が十文字状に配置形成されている。
【００１５】
ソース領域３１ａのＮ＋ソース層６とＰ＋コンタクト層７上、及びソース領域３１ｂのＰ＋コンタクト層７上には、ソース電極１１が形成され、Ｎ＋コンタクト層１０上にはドレイン電極１２が形成され、半導体基板１の裏面（第２主面）にはサブ電極１３が形成されている。ここで、サブ電極１３はソース電極１１と同電位に設定されている。このサブ電極１３は、省略することもできる。
【００１６】
図２に示すように、マルチリサーフ構造を構成するＮリサーフ層２のＮリサーフ層幅ＷＮ及びＰリサーフ層３のＰリサーフ層幅ＷＰは同一寸法、例えば、１μｍに形成されている。マルチリサーフ構造端部のＮリサーフ層２ＡのＮリサーフ層幅ＷＮａは、Ｎリサーフ層幅ＷＮ及びＰリサーフ層幅ＷＰより狭く、例えば、Ｎリサーフ層幅ＷＮ及びＰリサーフ層幅ＷＰの１／２の寸法に形成されている。ゲートとドレイン間のドリフト長としてのリサーフ層長LＤは、例えば、６０μｍに形成されている。マルチリサーフ構造端部のＮ−リサーフ層４のＮ−リサーフ層幅ＷＮ−は、ゲートとドレイン間のドリフト長としてのリサーフ層長LＤより長く、例えば、７０μｍに形成されている。
【００１７】
ゲート側のＮリサーフ層２、Ｎリサーフ層２Ａ、及びＰリサーフ層３のドーズ量（半導体層としてのＡ−Ａ線に沿ってＮ型の不純物とＰ型の不純物の差の積分値）は、例えば、２×１０１２ｃｍ−２に設けられている。ドレイン側のリサーフ層長ＬDの１／３領域（２０μｍ）のＮリサーフ層２及びＮリサーフ層２Ａのドーズ量は、ゲート側のＮリサーフ層２及びＮリサーフ層２Ａよりも高く、例えば、２．５×１０１２ｃｍ−２、ドレイン側のリサーフ長ＬDの１／３領域（２０μｍ）のＰリサーフ層３のドーズ量は、ゲート側のＰリサーフ層３よりも低く、例えば、１．５×１０１２ｃｍ−２に設けられている。マルチリサーフ構造端部のＮ−リサーフ層のドーズ量は、ゲート側のＮリサーフ層２及びＰリサーフ層３よりも低く、例えば、１×１０１２ｃｍ−２に設けられている。
【００１８】
ここで、Ｎリサーフ層幅ＷＮ及びＰリサーフ層幅ＷＰは、０．１から５μｍの範囲で形成するのが好ましい。０．１μｍ以下の場合、ビルトインポテンシャルと電流が流れたときの電圧降下により、電流経路であるＮリサーフ層２及びＮリサーフ層２Ａが容易に空乏化しやすくなり低オン抵抗化が困難となる。５μｍ以上の場合、Ｎリサーフ層２及びＮリサーフ層２Ａの濃度を十分高くできないので低オン抵抗化が困難となる。また、リサーフ層のドーズ量は、１×１０１１〜５×１０１３ｃｍ−２に設けるのが好ましい。１×１０１１ｃｍ−２以下の場合、低オン抵抗化が困難となる。５×１０１３ｃｍ−２以上の場合、マルチリサーフ構造を構成するＮリサーフ層及びＰリサーフ層が空乏化する前にパワーＭＯＳＦＥＴがブレークダウンしやすくなるので高耐圧化が困難となる。より好ましい範囲は、１×１０１２〜５×１０１２ｃｍ−２である。
【００１９】
図３に示すように、Ｎリサーフ層２、Ｎリサーフ層２Ａ、及びＰリサーフ層３は、同一のリサーフ層深さＤ１、例えば、２μｍに形成され、Ｎ−リサーフ層４はリサーフ層深さＤ１よりも深く、例えば、１．５倍のＮ−リサーフ層深さＤ２の３μｍに形成されている。そして、半導体基板１の表面には、絶縁膜１４が形成されている。
【００２０】
ここで、ドレイン側のＮリサーフ層２のドーズ量を高くしているので、パワーＭＯＳＦＥＴ３０を低オン抵抗化することができる。なお、ドレイン側のＮリサーフ層２の幅を大きくし、ドレイン側のＰリサーフ層３の幅を小さくすれば、更に低オン抵抗化することができる。
【００２１】
パワーＭＯＳＦＥＴ３０のオフ時、即ち、ゲート電極に０Ｖ、ドレイン電極１２に“ＯＦＦ”電圧が印加された場合、まず、ゲート側の接合部分から空乏化してＮリサーフ層２、Ｎリサーフ層２Ａ、Ｎ−リサーフ層４、及びＰリサーフ層３とも完全に空乏化する。一方、ドレイン側のＮリサーフ層２及びＮリサーフ層２Ａはゲート側よりも高ドーズ量であるから空乏化せずに残る。そして、ドレイン側のＮリサーフ層２及びＮリサーフ層２Ａは、ドレイン電圧が高くなるにつれて完全に空乏化し、この部分での電界が高くなる。ところが、端部に設けられたＮ−リサーフ層４がドレイン端での電界を緩和するのでパワーＭＯＳＦＥＴ３０を高耐圧にすることができる。
【００２２】
上述したように、本実施例のパワー半導体装置では、ドレイン側のＮリサーフ層２及びＮリサーフ層２Ａのドーズ量は、ゲート側のＮリサーフ層２及びＮリサーフ層２Ａよりも高く、ドレイン側のＰリサーフ層３のドーズ量はゲート側のＰリサーフ層３よりも低く、マルチリサーフ構造端部のＮ−リサーフ層のドーズ量はゲート側のＮリサーフ層２及びＰリサーフ層３よりも低く形成されている。
【００２３】
このため、ドレイン側のＮリサーフ層２のドーズ量を高くしているので、低オン抵抗化することができる。そして、ドレイン電圧が高くなるにつれて完全にドレイン側のＮリサーフ層２及びＮリサーフ層２Ａが空乏化し、この部分での電界が高くなってもＮ−リサーフ層４がドレイン端での電界を緩和するので、低オン抵抗を図りながら、高耐圧化を達成することができる。
【００２４】
なお、本実施例では、ゲート絶縁膜８にシリコン酸化膜を用いたパワーＭＯＳＦＥＴのマルチリサーフ構造終端部に、Ｎ−リサーフ層４を適用したが、ゲート絶縁膜にシリコン酸化膜を含む複数の絶縁膜やシリコン酸化膜以外の絶縁膜を用いたパワーＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）のマルチリサーフ構造端部にＮ−リサーフ層を適用してもよい。また、Ｐ型シリコンからなる半導体基板１を用いているが、ＳＯＩ（Silicon  On  Insulator）基板を用いてもよい。その場合、Nリサーフ層２、Nリサーフ層２Ａ、Ｐリサーフ層３、Ｎ−リサーフ層４、及びＰベース層５を同一深さにし、ＳＯＩ基板の埋め込み酸化膜層と接するように形成するのが好ましい。
【実施例２】
【００２５】
次に、本発明の実施例２に係るパワー半導体装置について、図面を参照して説明する。図４は、パワー半導体装置を概略的に示す立体斜視図である。本実施例では、電力用に適用される低オン抵抗横型パワーＭＯＳＦＥＴのマルチリサーフ構造直下にＮ−リサーフ層を埋設している。
【００２６】
以下、本実施例において、埋め込み絶縁膜以外の構成は実施例１と同様であり、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
【００２７】
図４に示すように、パワーＭＯＳＦＥＴ３０ａでは、Ｎリサーフ層２、Nリサーフ層２Ａ、及びＰリサーフ層３直下にＮリサーフ層２、Nリサーフ層２Ａ、及びＰリサーフ層３に接するようにＮ−リサーフ層４ａが埋設されている。このＮ−リサーフ層４ａは、Ｎ−リサーフ層４と接し、半導体基板の表面からの深さがＮ−リサーフ層４と同一である。
【００２８】
上述したように、本実施例のパワー半導体装置では、ドレイン側のＮリサーフ層２及びＮリサーフ層２Ａのドーズ量は、ゲート側のＮリサーフ層２及びＮリサーフ層２Ａよりも高く、ドレイン側のＰリサーフ層３のドーズ量はゲート側のＰリサーフ層３よりも低く、マルチリサーフ構造端部のＮ−リサーフ層のドーズ量はゲート側のＮリサーフ層２及びＰリサーフ層３よりも低く形成されている。Ｎリサーフ層２及びＰリサーフ層３直下にＮ−サーフ層４ａが埋設されている。
【００２９】
このため、ドレイン側のＮリサーフ層２のドーズ量を高くしているので、低オン抵抗化することができる。そして、Ｐ型半導体基板１からの空欠化をＮ−サーフ層４ａでとめることができるので、Ｎリサーフ層２とＰリサーフ層３との関係でそれぞれ不純物濃度を決定することができ、高耐圧化を図りながら、実施例１よりもＮリサーフ層２とＰリサーフ層３とのチャージバランスをとることが容易となる。
【実施例３】
【００３０】
次に、本発明の実施例３に係るパワー半導体装置について、図面を参照して説明する。図５は、パワー半導体装置を概略的に示す立体斜視図、図６はパワー半導体装置を示す平面図、図７は図６のＢ−Ｂ線に沿うパワー半導体装置を示す断面図である。本実施例では、電力用に適用される低オン抵抗横型パワーＭＯＳＦＥＴのマルチリサーフ構造終端部に誘電体層としての絶縁膜を埋設している。
【００３１】
以下、本実施例において、埋め込み絶縁膜以外の構成は実施例１と同様であり、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
【００３２】
図５に示すように、パワーＭＯＳＦＥＴ３０ｂでは、P型のシリコン基板からなる半導体基板１の表面（第１主面）の、Ｎリサーフ層２ＡのＰリサーフ層３と相対抗する側、及びパワーＭＯＳＦＥＴ３０ｂのソース領域３１ａのＰ＋コンタクト層７の端部に埋め込み絶縁膜２１が選択的に埋設されている。そして、埋め込み酸化膜２１上にはゲート絶縁膜８及びゲート電極９が選択的に形成されている。
【００３３】
図６に示すように、ソース領域３１ｂのP＋コンタクト層７とドレインのＮリサーフ層２Ａとを絶縁分離する埋め込み絶縁膜２１の分離幅ＷＴＩは、ドリフト層長ＬＤ以上に設定されている。
【００３４】
図７に示すように、埋め込み絶縁膜２１が設けられている。埋め込み絶縁膜２１は、リサーフ層深さＤ１よりも深いことが望ましく、例えば、リサーフ層深さＤ１の１．５倍である埋め込み絶縁膜厚Ｄ３の３μｍに形成されている。そして、埋め込み絶縁膜２１を深くすることで終端距離を短く設定することができる。この埋め込み絶縁膜２１は、ドレイン電圧が印加された時、表面及び半導体基板１中での空乏層の横方向の広がりをカットすることができる。
【００３５】
パワーＭＯＳＦＥＴ３０ｂのオフ時、即ち、ゲート電極に０Ｖ、ドレイン電極１２に“ＯＦＦ”電圧が印加された場合、まず、ゲート側の接合部分から空乏化してＮリサーフ層２、Ｎリサーフ層２Ａ、及びＰリサーフ層３とも完全に空乏化する。一方、ドレイン側のＮリサーフ層２及びＮリサーフ層２Ａはゲート側よりも高ドーズ量であるから空乏化せずに残る。そして、ドレイン側のＮリサーフ層２及びＮリサーフ層２Ａは、ドレイン電圧が高くなるにつれて完全に空乏化し、この部分での電界が高くなる。ところが、端部に設けられた埋め込み絶縁膜２１がドレイン端での横方向の空乏層の広がりをカットするのでパワーＭＯＳＦＥＴ３０ｂを高耐圧にすることができる。
【００３６】
上述したように、本実施例のパワー半導体装置では、半導体基板１の表面の、Ｎリサーフ層２ＡのＰリサーフ層３と相対抗する側、及びパワーＭＯＳＦＥＴ３０ｂのソース領域３１ａのＰ＋コンタクト層７の端部に埋め込み絶縁膜２１が選択的に埋設されている。ドレイン側のＮリサーフ層２及びＮリサーフ層２Ａのドーズ量は、ゲート側のＮリサーフ層２及びＮリサーフ層２Ａよりも高く、ドレイン側のＰリサーフ層３のドーズ量はゲート側のＰリサーフ層３よりも低く形成されている。
【００３７】
このため、ドレイン側のＮリサーフ層２のドーズ量を高くしているので、低オン抵抗化することができる。そして、マルチリサーフ構造端部に設けられた埋め込み絶縁膜２１がドレイン端での横方向の空乏層の広がりをカットするので、低オン抵抗を図りながら、高耐圧化を達成することができる。
【００３８】
なお、本実施例では、Ｐ型シリコンからなる半導体基板１を用いているが、ＳＯＩ（Silicon  On  Insulator）基板を用いてもよい。その場合、Nリサーフ層２、Nリサーフ層２Ａ、Ｐリサーフ層３、Ｐベース層５、及び埋め込み絶縁膜２１を同一深さにし、ＳＯＩ基板の埋め込み酸化膜層と接するように形成するのが好ましい。更に、Nリサーフ層２、Nリサーフ層２Ａ、及びＰリサーフ層３直下にN−リサーフ層を埋設してもよい。
【実施例４】
【００３９】
次に、本発明の実施例４に係るパワー半導体装置について、図面を参照して説明する。図８は、パワー半導体装置を概略的に示す立体斜視図、図９はパワー半導体装置を示す平面図、図１０は図９のＣ−Ｃ線に沿うパワー半導体装置を示す断面図である。本実施例では、電力用に適用される低オン抵抗横型パワーＭＯＳＦＥＴのマルチリサーフ構造を構成するＮリサーフ層の深さを変化させている。
【００４０】
図８に示すように、パワーＭＯＳＦＥＴ３０ｃでは、P型のシリコン基板からなる半導体基板１の表面（第１主面）にPベース層５が選択的に形成されている。Pベース層５の表面（第１主面）にパワーＭＯＳＦＥＴ３０ｃのソースとしてのＮ＋ソース層６及びＰ＋コンタクト層７が選択的に形成されている。そして、半導体基板１の表面にPベース層５と離間して概略平行にドレインコンタクト層としてのＮ＋コンタクト層１０が形成されている。
【００４１】
Pベース層５とＮ＋コンタクト層１０の間には、これらを結ぶ方向に耐圧を保持するドリフト層としてのストライプ状のNリサーフ層及びPリサーフ層３がPベース層５とＮ+コンタクト層１０とを結ぶ方向と概略垂直方向に交互に繰り返し形成されている。Pリサーフ層３は一定な深さで形成されている。一方、Ｎリサーフ層２はドレイン側の方が徐々に深くなる構造で、第１のＮリサーフ層２ａ、第２のＮリサーフ層２ｂ、第３のＮリサーフ層２ｃ、第４のＮリサーフ層２ｄ、及び第５のＮリサーフ層２ｅから構成されている。
【００４２】
パワーＭＯＳＦＥＴ３０ｃのソースとＮリサーフ層２及びＰリサーフ層３との間のＰベース層５表面、Ｎリサーフ層２及びＰリサーフ層３のＰベース層５側表面には、ゲート絶縁膜８を介してゲート電極９が配置形成されている。
【００４３】
Ｎ＋ソース層６とＰ＋コンタクト層７上には、ソース電極１１が形成され、Ｎ＋コンタクト層１０上にはドレイン電極１２が形成され、半導体基板１の裏面（第２主面）にはサブ電極１３が形成されている。サブ電極１３はソース電極１１と同電位に設定されている。ここで、マルチリサーフ構造端部での電界を緩和するために、実施例１と同様、マルチリサーフ構造端部にＮ−リサーフ層を設けるのが好ましい。
【００４４】
図９に示すように、マルチリサーフ構造を構成するＮリサーフ層２のＮリサーフ層幅ＷＮ及びＰリサーフ層３のＰリサーフ層幅ＷＰは同一寸法に形成されている。ゲートとドレインの間のドリフト長としてのリサーフ層長LＤは、例えば、６０μｍに形成されている。ゲート側のＰリサーフ層３のドーズ量は、例えば、２×１０１２ｃｍ−２である。
【００４５】
図１０に示すように、第１のＮリサーフ層２ａは、例えば、ドーズ量が２×１０１２ｃｍ−２、リサーフ層深さＤ１１が２μｍに形成されている。第２のＮリサーフ層２ｂは、リサーフ層深さＤ１２が第１のＮリサーフ層２ａよりも深く、例えば、２．２５μｍに形成され、ドーズ量が第１のＮリサーフ層２ａよりも実効的に高く、例えば、２．２５×１０１２ｃｍ−２に形成されている。このドーズ量は、深さ方向のドーズ量の増加分を深さ２μｍに換算し、Ｃ−Ｃ線に沿う方向と垂直方向に積分したものである。第３のＮリサーフ層２ｃは、ドーズ量が第２のＮリサーフ層２ｂよりも高く、例えば、２．５×１０１２ｃｍ−２、リサーフ層深さＤ１３が第２のＮリサーフ層２ｂよりも深く、例えば、２．５μｍに形成されている。第４のＮリサーフ層２ｄは、ドーズ量が第３のＮリサーフ層２ｃよりも高く、例えば、２．７５×１０１２ｃｍ−２、リサーフ層深さＤ１４が第３のＮリサーフ層２ｃよりも深く、例えば、２．７５μｍに形成されている。第５のＮリサーフ層２ｅは、ドーズ量が第４のＮリサーフ層２ｄよりも高く、例えば、３×１０１２ｃｍ−２、リサーフ層深さＤ１５が第４のＮリサーフ層２ｄよりも深く、例えば、３μｍに形成されている。
【００４６】
なお、ソース部の絶縁膜１４を選択的にエッチングしてコンタクト開口部２２が形成され、コンタクト開口部２２を覆うようにソース電極１１が形成されている。ドレイン部の絶縁膜１４を選択的にエッチングしてコンタクト開口部２３が形成され、コンタクト開口部２３を覆うようにドレイン電極１２が形成されている。
【００４７】
ここで、ドレイン側のＮリサーフ層２のドーズ量を高くしているので、パワーＭＯＳＦＥＴ３０ｃを低オン抵抗化することができる。なお、ドレイン側のＮリサーフ層２の幅を大きくし、ドレイン側のＰリサーフ層３の幅を小さくすれば、更に低オン抵抗化することができる。
【００４８】
パワーＭＯＳＦＥＴ３０ｃのオフ時、即ち、ゲート電極に０Ｖ、ドレイン電極に“ＯＦＦ”電圧が印加された場合、まず、ゲート側の接合部分から空乏化してＮリサーフ層２及びＰリサーフ層３とも完全に空乏化する。一方、ドレイン側のＮリサーフ層２はゲート側よりも高ドーズ量であるから空乏化せずに残る。そして、ドレイン側のＮリサーフ層２は、ドレイン電圧が高くなるにつれて完全に空乏化しても、深さがゲート側と比較して深いので曲率を緩和してドレイン端の電界を緩和する働きをする。このため、パワーＭＯＳＦＥＴ３０ｃを高耐圧にすることができる。
【００４９】
上述したように、本実施例のパワー半導体装置では、Pリサーフ層３はゲート側のドーズ量がドレイン側よりも高く、且つ一定な深さで形成されている。一方、Ｎリサーフ層２はドレイン側のドーズ量がゲート側よりも高く、且つドレイン側の方が徐々に深くなる構造になっている。
【００５０】
このため、ドレイン側のＮリサーフ層２のドーズ量を高くしているので、低オン抵抗化することができる。そして、ドレイン電圧が高くなるにつれて完全にドレイン側のＮリサーフ層２及びＮリサーフ層２Ａが空乏化しても、深さがゲート側と比較して深いので曲率を緩和してドレイン端の電界を緩和するので、低オン抵抗を図りながら、高耐圧化を達成することができる。
【実施例５】
【００５１】
次に、本発明の実施例５に係るパワー半導体装置について、図面を参照して説明する。図１１は、パワー半導体装置を概略的に示す立体斜視図である。本実施例では、電力用に適用される実施例４の低オン抵抗横型パワーＭＯＳＦＥＴのゲート側のＮリサーフ層の形状を変更している。
【００５２】
以下、本実施例において、実施例４と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
【００５３】
図１１に示すように、パワーＭＯＳＦＥＴ３０ｄでは、ゲート側のＰリサーフ層３を省いて、Ｐベース層５に隣接する部分をすべてＮリサーフ層２に置き換えている。このため、Ｐリサーフ層３と接するＰベース層５側のＮリサーフ層２もチャネルとして動作し、ゲート抵抗を低減でき、オン抵抗を実施例４よりも更に下げることができる。なお、マルチリサーフ構造端部での電界を緩和するために、実施例１と同様、端部にＮ−リサーフ層を設けるのが好ましい。
【００５４】
上述したように、本実施例のパワー半導体装置では、Pリサーフ層３はゲート側のドーズ量がドレイン側よりも高く、且つ一定な深さで形成されている。一方、Ｎリサーフ層２はドレイン側のドーズ量がゲート側よりも高く、且つドレイン側の方が徐々に深くなる構造になっている。また、Ｐベース層５側のＰリサーフ層２を省きＰベース層５側をすべてＮリサーフ層２に置き換えている。
【００５５】
このため、ドレイン側のＮリサーフ層２のドーズ量を高くし、且つＰリサーフ層３と接するＰベース層５側のＮリサーフ層２もチャネルとして動作するので実施例３よりも低オン抵抗化することができる。そして、ドレイン電圧が高くなるにつれて完全にドレイン側のＮリサーフ層２及びＮリサーフ層２Ａが空乏化しても、深さがゲート側と比較して深いので曲率を緩和してドレイン端の電界を緩和するので、低オン抵抗を図りながら、高耐圧化を達成することができる。
【実施例６】
【００５６】
次に、本発明の実施例６に係るパワー半導体装置について、図面を参照して説明する。図１２は、パワー半導体装置を概略的に示す立体斜視図、図１３はパワー半導体装置を示す平面図、図１４は図１３のＤ−Ｄ線に沿うパワー半導体装置を示す断面図、図１５は図１３のＥ−Ｅ線に沿うパワー半導体装置を示す断面図である。本実施例では、電力用に適用される低オン抵抗横型パワーＭＯＳＦＥＴのマルチリサーフ構造を変更している。
【００５７】
以下、本実施例において、実施例４と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
【００５８】
図１１に示すように、パワーＭＯＳＦＥＴ３０ｅでは、P型のシリコン基板からなる半導体基板１の表面（第１主面）のPベース層５とドレインとしてのＮ＋コンタクト層１０との間に、Ｎリサーフ層２が形成されている。Ｎリサーフ層２中には、Ｐリサーフ層３が互いに離間し、複数埋設されている。なお、マルチリサーフ構造端部での電界を緩和するために、実施例１と同様、端部にＮ−リサーフ層を設けるのが好ましい。
【００５９】
図１３に示すように、Ｎリサーフ層２中に埋設されているＰリサーフ層３は、ゲート側がＰリサーフ層幅ＷＰで形成され、ドレイン側のリサーフ層長ＬＤ１から徐々に狭くなり、ドレイン側のリサーフ層長ＬＤ２からＰリサーフ長幅ＷＰａで形成されている。Ｐリサーフ層３とＰリサーフ層３との間隔は、ゲート側がＰリサーフ層幅ＷＰと同一寸法であるＮリサーフ層幅ＷＮで形成されている。Ｎリサーフ層２は、ドレイン側のドーズ量をゲート側よりも高くしている。一方、Ｐリサーフ層３はドレイン側のドーズ量をゲート側よりも低くしている。
【００６０】
図１４及び図１５に示すように、Ｐリサーフ層３は、断面部が方形状を有し、Ｎリサーフ層２の中央部に複数埋設形成されている。そして、ドレイン電圧が印加されたとき、Ｐリサーフ層３は上下左右４方向へ空乏化を促進する働きをする。ここで、深さ方向にＮリサーフ層／Ｐリサーフ層／Ｎリサーフ層の３層のマルチリサーフ構造を設けているが、深さ方向にＮリサーフ層／Ｐリサーフ層／Ｎリサーフ層／Ｐリサーフ層／Ｎリサーフ層の５層のマルチリサーフ構造、或いはそれ以上複数のマルチリサーフ構造を設けてよい。
【００６１】
上述したように、本実施例のパワー半導体装置では、Ｎリサーフ層２中に互いに離間され、ゲート側がドレイン側よりも幅の広いＰリサーフ層３が埋設されている。そして、Pリサーフ層３はゲート側のドーズ量がドレイン側よりも高く、且つ一定な深さで形成されている。一方、Ｎリサーフ層２はドレイン側のドーズ量がゲート側よりも高く形成されている。
【００６２】
このため、高耐圧を維持しながら、Ｐリサーフ層３が上下左右４方向へ空乏化を促進するので実施例１よりも低オン抵抗化することができる。
【００６３】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６４】
例えば、実施例では、低オン抵抗横型パワーＭＯＳＦＥＴに適用しているが、トレンチパワーＭＯＳＦＥＴ、ＩＧＢＴ（Insulated  Gate  Bipolar  transistor）、ＳＩＴ（Static  Induction  Transistor）、或いはＳＢＴ（Schottky  Barrier  Diode）に適用できる。また、シリコンデバイスの代わりにＳｉＣ（炭化珪素）デバイス、例えば、ＳｉＣパワーＭＯＳＦＥＴやＳｉＣＳＢＴなどに適用できる。
【００６５】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板の第１主面に選択的に設けられた第１導電型のベース層と、前記ベース層の第１主面に選択的に設けられた第２導電型のソース層と、前記ベース層と離間し、前記半導体基板の第１主面に選択的に設けられた第２導電型のドレイン層と、前記ベース層と前記ドレイン層とで挟まれた領域の前記半導体基板の第１主面に設けられ、第２導電型の第１のリサーフ層と第１導電型の第２のリサーフ層とが前記ベース層から前記ドレイン層に向かう方向に対して交差する方向に交互に繰り返し配列され、終端部が前記第１のリサーフ層であるマルチリサーフ層と、前記マルチリサーフ層終端部に形成された前記第１のリサーフ層の前記第２のリサーフ層と相対抗する側の前記半導体基板の第１主面に設けられ、前記第１のリサーフ層よりも低ドーズ量の第２導電型の第３のリサーフ層と、前記マルチリサーフ層の第１主面と相対抗する第２主面と接し、且つ前記第３のリサーフ層と接する前記半導体基板中に埋設された第２導電型の第４のリサーフ層と、前記ベース層の第１主面にゲート絶縁膜を介して設けられたゲート電極とを具備するパワー半導体装置。
【００６６】
（付記２）  半導体基板の第１主面に選択的に設けられた第１導電型のベース層と、前記ベース層の第１主面に選択的に設けられた第２導電型のソース層と、前記ベース層と離間し、前記半導体基板の第１主面に選択的に設けられた第２導電型のドレイン層と、前記ベース層と前記ドレイン層とで挟まれた領域の前記半導体基板の第１主面に設けられ、第２導電型の第１のリサーフ層と第１導電型の第２のリサーフ層とが前記ベース層から前記ドレイン層に向かう方向に対して交差する方向に交互に繰り返し配列され、終端部が前記第１のリサーフ層であるマルチリサーフ層と、前記マルチリサーフ層終端部に形成された前記第１のリサーフ層の前記第２のリサーフ層と相対抗する側の前記半導体基板の第１主面に設けられ、前記第１のリサーフ層よりも深く形成された誘電体層と、前記マルチリサーフ層の第１主面と相対抗する第２主面と接し、且つ前記誘電層と接する前記半導体基板中に埋設された第２導電型の第３のリサーフ層と、前記ベース層の第１主面にゲート絶縁膜を介して設けられたゲート電極とを具備するパワー半導体装置。
【００６７】
（付記３）  半導体基板の第１主面に選択的に設けられた第１導電型のベース層と、前記ベース層の第１主面に選択的に設けられた第２導電型のソース層と、前記ベース層と離間し、前記半導体基板の第１主面に選択的に設けられた第２導電型のドレイン層と、前記ベース層と前記ドレイン層とで挟まれた領域の前記半導体基板の第１主面に設けられ、ベース領域側よりもドレイン領域側が高ドーズ量で、且つベース領域側よりもドレイン領域側の深さが深い第２導電型の第１のリサーフ層と前記ベース領域側よりも前記ドレイン領域側が低ドーズ量の第１導電型の第２のリサーフ層とが前記ベース層から前記ドレイン層に向かう方向に対して交差する方向に交互に繰り返し配列され、前記ベース領域側の前記第２のリサーフ層が前記第１のリサーフ層に置き換えられているマルチリサーフ層と、前記ベース層の第１主面にゲート絶縁膜を介して設けられたゲート電極とを具備するパワー半導体装置。
【００６８】
（付記４）  半導体基板の第１主面に選択的に設けられた第１導電型のベース層と、前記ベース層の第１主面に選択的に設けられた第２導電型のソース層と、前記ベース層と離間し、前記半導体基板の第１主面に選択的に設けられた第２導電型のドレイン層と、前記ベース層と前記ドレイン層とで挟まれた領域の前記半導体基板の第１主面に設けられ、ベース領域側よりもドレイン領域側が高ドーズ量の第２導電型の第１のリサーフ層と、前記第１のリサーフ層中に前記ベース領域側よりも前記ドレイン側の幅が狭く、互いに離間され、複数埋設された第１導電型の第２のリサーフ層とを有するマルチリサーフ層と、前記ベース層の第１主面にゲート絶縁膜を介して設けられたゲート電極とを具備するパワー半導体装置。
【００６９】
（付記５）  ＳＯＩ基板の第１主面に選択的に設けられた第１導電型のベース層と、前記ベース層の第１主面に選択的に設けられた第２導電型のソース層と、前記ベース層と離間し、前記ＳＯＩ基板の第１主面に選択的に設けられた第２導電型のドレイン層と、前記ベース層と前記ドレイン層とで挟まれた領域の前記ＳＯＩ基板の第１主面に設けられ、ベース領域側よりもドレイン領域側が高ドーズ量の第２導電型の第１のリサーフ層と前記ベース領域側よりも前記ドレイン領域側が低ドーズ量の第１導電型の第２のリサーフ層とが前記ベース層から前記ドレイン層に向かう方向に対して交差する方向に交互に繰り返し配列され、終端部が前記第１のリサーフ層であるマルチリサーフ層と、前記ベース層と前記ドレイン層とで挟まれた領域、及び前記マルチリサーフ層終端部に形成された前記第１のリサーフ層の前記第２のリサーフ層と相対抗する側の前記ＳＯＩ基板の第１主面に設けられ、前記第１のリサーフ層よりも低ドーズ量の第２導電型の第３のリサーフ層と、前記ベース層の第１主面にゲート絶縁膜を介して設けられたゲート電極とを具備するパワー半導体装置。
【００７０】
（付記６）  ＳＯＩ基板の第１主面に選択的に設けられた第１導電型のベース層と、前記ベース層の第１主面に選択的に設けられた第２導電型のソース層と、前記ベース層と離間し、前記半導体基板の第１主面に選択的に設けられた第２導電型のドレイン層と、前記ベース層と前記ドレイン層とで挟まれた領域の前記ＳＯＩ基板の第１主面に設けられ、ベース領域側よりもドレイン領域側が高ドーズ量の第２導電型の第１のリサーフ層と前記ベース領域側よりも前記ドレイン領域側が低ドーズ量の第１導電型の第２のリサーフ層とが前記ベース層から前記ドレイン層に向かう方向に対して交差する方向に交互に繰り返し配列され、終端部が前記第１のリサーフ層であるマルチリサーフ層と、前記ベース層と前記ドレイン層とで挟まれた領域、及び前記マルチリサーフ層終端部に形成された前記第１のリサーフ層の前記第２のリサーフ層と相対抗する側の前記ＳＯＩ基板の第１主面に設けられた誘電体層と、前記ベース層の第１主面にゲート絶縁膜を介して設けられたゲート電極とを具備するパワー半導体装置。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施例１に係るパワー半導体装置を概略的に示す立体斜視図。
【図２】本発明の実施例１に係るパワー半導体装置を示す平面図。
【図３】図２のＡ−Ａ線に沿うパワー半導体装置を示す断面図。
【図４】本発明の実施例２に係るパワー半導体装置を概略的に示す立体斜視図。
【図５】本発明の実施例３に係るパワー半導体装置を概略的に示す立体斜視図。
【図６】本発明の実施例３に係るパワー半導体装置を示す平面図。
【図７】図６のＢ−Ｂ線に沿うパワー半導体装置を示す断面図。
【図８】本発明の実施例４に係るパワー半導体装置を概略的に示す立体斜視図。
【図９】本発明の実施例４に係るパワー半導体装置を示す平面図。
【図１０】図９のＣ−Ｃ線に沿うパワー半導体装置を示す断面図。
【図１１】本発明の実施例５に係るパワー半導体装置を概略的に示す立体斜視図。
【図１２】本発明の実施例６に係るパワー半導体装置を概略的に示す立体斜視図。
【図１３】本発明の実施例６に係るパワー半導体装置を示す平面図。
【図１４】図１３のＤ−Ｄ線に沿うパワー半導体装置を示す断面図。
【図１５】図１３のＥ−Ｅ線に沿うパワー半導体装置を示す断面図。
【符号の説明】
【００７２】
１  半導体基板
２、２Ａ  Ｎリサーフ層
２ａ  第１のＮリサーフ層
２ｂ  第２のＮリサーフ層
２ｃ  第３のＮリサーフ層
２ｄ  第４のＮリサーフ層
２ｅ  第５のＮリサーフ層
３  Ｐリサーフ層
４、４ａ  Ｎ−リサーフ層
５  Ｐベース層
６  Ｎ＋ソース層
７  Ｐ＋コンタクト層
８  ゲート絶縁膜
９  ゲート電極
１０  Ｎ＋コンタクト層
１１  ソース電極
１２  ドレイン電極
１３  サブ電極
１４  絶縁膜
２１  埋め込み絶縁膜
２２、２３  コンタクト開口部
３０、３０ａ、３０ｂ、３０ｃ、３０ｄ  パワーＭＯＳＦＥＴ
３１ａ、３１ｂ  ソース領域
Ｄ１  リサーフ層深さ
Ｄ２  Ｎ−リサーフ層深さ
Ｄ３  埋め込み絶縁膜厚
Ｄ１１〜Ｄ１５  Ｎリサーフ層深さ
ＬＤ、ＬＤ１、ＬＤ２  リサーフ層長
ＷＮ、ＷＮａ  Ｎリサーフ層幅
ＷＮ−  Ｎ−リサーフ層幅
ＷＰ  ＷＰａ  Ｐリサーフ層幅
ＷＴＩ  分離幅
【図１】
2006302961.tif 000003
【図２】
2006302961.tif 000004
【図３】
2006302961.tif 000005
【図４】
2006302961.tif 000006
【図５】
2006302961.tif 000007
【図６】
2006302961.tif 000008
【図７】
2006302961.tif 000009
【図８】
2006302961.tif 000010
【図９】
2006302961.tif 000011
【図１０】
2006302961.tif 000012
【図１１】
2006302961.tif 000013
【図１２】
2006302961.tif 000014
【図１３】
2006302961.tif 000015
【図１４】
2006302961.tif 000016
【図１５】
2006302961.tif 000017