(57)【要約】      （修正有）【課題】半導体基板上にトランジスタが搭載された半導体装置並びにその製造方法を提供する。【解決手段】半導体基板２１１上にトランジスタが搭載された半導体装置において、トランジスタは、ベース領域を構成するＮ型エピタキシャル層２１２と、Ｎ型エピタキシャル層の下部に形成されたＮ型埋め込み層と、Ｎ型埋め込み層上に形成され、コレクタ領域を構成する第１のＰ型埋め込み層と、Ｎ型埋め込み層上に第１のＰ型埋め込み層とは独立して形成され、エミッタ領域を構成する第２のＰ型埋め込み層と、Ｎ型エピタキシャル層の表面部分から第１のＰ型埋め込み層に接合するように形成され、第１のＰ型埋め込み層とともに、コレクタ領域を構成する第１のＰ型拡散層と、Ｎ型エピタキシャル層の表面部分から第２のＰ型埋め込み層に接合するように形成され、第２のＰ型埋め込み層とともにエミッタ領域を構成する第２のＰ型拡散層とを有することを特徴とする。【選択図】図１
2006253508.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にトランジスタが搭載された半導体装置において、
前記トランジスタは、ベース領域を構成するＮ型エピタキシャル層と、
Ｎ型エピタキシャル層の下部に形成されたＮ型埋め込み層と、
Ｎ型埋め込み層上に形成され、コレクタ領域を構成する第１のＰ型埋め込み層と、
Ｎ型埋め込み層上に前記第１のＰ型埋め込み層とは独立して形成され、エミッタ領域を構成する第２のＰ型埋め込み層と、
前記Ｎ型エピタキシャル層の表面部分から前記第１のＰ型埋め込み層に接合するように形成され、前記第１のＰ型埋め込み層とともに、コレクタ領域を構成する第１のＰ型拡散層と、
前記Ｎ型エピタキシャル層の表面部分から前記第２のＰ型埋め込み層に接合するように形成され、前記第２のＰ型埋め込み層とともにエミッタ領域を構成する第２のＰ型拡散層とを有することを特徴とする半導体装置。
【請求項２】
前記第１及び第２のＰ型埋め込み層及び前記第１及び第２のＰ型拡散層は、Ｐ型分離層と同じプロセスにより形成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
Ｐ型半導体基板上にＮ型埋め込み層を形成する第１の工程と、
前記Ｎ型埋め込み層上にコレクタ領域を構成する第１のＰ型埋め込み層及びエミッタ領域を構成する第２のＰ型埋め込み層を形成する第２の工程と、
Ｎ型エピタキシャル層を形成する第３の工程と、
前記第１のＰ型埋め込み層上に前記第１のＰ型埋め込み層と接合してコレクタ領域を形成する第１のＰ型拡散層を形成するとともに、前記第２のＰ型埋め込み層上に前記第２のＰ型埋め込み層と接合してエミッタ領域を形成する第２のＰ型拡散層を形成する第４の工程と、
前記Ｎ型エピタキシャル層上にベース領域を構成するＮ型拡散層を形成する第５の工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１のＰ型埋め込み層と前記第１のＰ型拡散層、及び、前記第２のＰ型埋め込み層と前記第２のＰ型拡散層とは、前記Ｎ型エピタキシャル層に拡散して互いに接合することを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に係り、特に、半導体基板上にトランジスタが搭載された半導体装置並びにその製造方法に関する。
【背景技術】
【０００２】
図５は従来の半導体装置の断面図を示す。
【０００３】
半導体装置１００は、ＰＮＰトランジスタＱを搭載している。トランジスタＱは、Ｐ型半導体基板１１１上に形成されたＮ型エピタキシャル層１１２とＮ型埋め込み層１１４をＰ型拡散層１１３により分離した領域に形成される。
【０００４】
トランジスタＱは、コレクタ領域を構成するＰ型拡散層１１５、エミッタ領域を構成するＰ型拡散層１１６、Ｎ型エピタキシャル層１１２とともにベース領域を構成するＮ型拡散層１１７から構成されている。
【０００５】
一般に、トランジスタの電流駆動能力は、コレクタ面積、エミッタ面積に比例することが知られている。このため、従来の半導体装置１００で電流駆動能力を上げるためにはトランジスタの面積を大きくする必要があった。
【特許文献１】特開２００２−２８９７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかるに、従来の半導体装置では、高集積化に伴う素子の縮小化に伴い、トランジスタの拡散層が浅くなっている。コレクタ領域、エミッタ領域を形成するＰ型拡散層が浅くなると、対向する面積が小さくなるため、電流駆動能力が低くなる。よって、必要な電流を得るためにトランジスタが大型化している。
【０００７】
本発明は上記の点に鑑みてなされたもので、トランジスタが大型化することなく、十分な電流駆動能力を得ることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、半導体基板（２１１）上にトランジスタが搭載された半導体装置において、トランジスタは、ベース領域を構成するＮ型エピタキシャル層（２１２）と、Ｎ型エピタキシャル層（２１２）の下部に形成されたＮ型埋め込み層（２１３）と、Ｎ型埋め込み層（２１３）上に形成され、コレクタ領域を構成する第１のＰ型埋め込み層（２１４）と、Ｎ型埋め込み層（２１３）上に第１のＰ型埋め込み層（２１４）とは独立して形成され、エミッタ領域を構成する第２のＰ型埋め込み層（２１５）と、Ｎ型エピタキシャル層（２１３）の表面部分から第１のＰ型埋め込み層（２１４）に接合するように形成され、第１のＰ型埋め込み層（２１４）とともに、コレクタ領域を構成する第１のＰ型拡散層（２１６）と、Ｎ型エピタキシャル層（２１２）の表面部分から第２のＰ型埋め込み層（２１５）に接合するように形成され、第２のＰ型埋め込み層（２１５）とともにエミッタ領域を構成する第２のＰ型拡散層（２１７）とを有することを特徴とする。
【０００９】
また、第１及び第２のＰ型埋め込み層（２１４、２１５）及び第１及び第２のＰ型拡散層（２１６、２１７）は、Ｐ型分離層（２１９）と同じプロセスにより形成されたことを特徴とする。
【００１０】
また、その製造方法は、Ｐ型半導体基板（２１１）上にＮ型埋め込み層（２１３）を形成する第１の工程と、Ｎ型埋め込み層（２１３）上にコレクタ領域を構成する第１のＰ型埋め込み層（２１４）及びエミッタ領域を構成する第２のＰ型埋め込み層（２１５）を形成する第２の工程と、Ｎ型エピタキシャル層（２１２）を形成する第３の工程と、第１のＰ型埋め込み層（２１４）上に第１のＰ型埋め込み層（２１４）と接合してコレクタ領域を形成する第１のＰ型拡散層（２１６）を形成するとともに、第２のＰ型埋め込み層（２１５）上に第２のＰ型埋め込み層（２１５）と接合してエミッタ領域を形成する第２のＰ型拡散層（２１７）を形成する第４の工程と、Ｎ型エピタキシャル層（２１２）上にベース領域を構成するＮ型拡散層（２１８）を形成する第５の工程とを有することを特徴とする。
【００１１】
また、第１のＰ型埋め込み層（２１４）と第１のＰ型拡散層（２１６）、及び、第２のＰ型埋め込み層（２１５）と第２のＰ型拡散層（２１７）とは、Ｎ型エピタキシャル層（２１２）に拡散して互いに接合することを特徴とする。
【００１２】
なお、上記参照符号は、あくまでも参考であり、これによって、特許請求の範囲が限定されるものではない。
【発明の効果】
【００１３】
本発明によれば、Ｐ型埋め込み層を形成し、形成されたＰ型埋め込み層をＰ型拡散層とを接合することにより、平面形状を大きくすることなく、コレクタ領域とエミッタ領域を形成するＰ型拡散層の対向する面積を拡大できるため、トランジスタのサイズを大きくすることなく、電流駆動能力を上げることが可能となる。
【発明を実施するための最良の形態】
【００１４】
図１は本発明の一実施例の断面図、図２は本発明の一実施例の平面図を示す。
【００１５】
本実施例の半導体装置２００は、Ｐ型半導体基板２１１上に、Ｎ型エピタキシャル層２１２、Ｎ型埋め込み層２１３、第１のＰ型埋め込み層２１４、第２のＰ型埋め込み層２１５、第１のＰ型拡散層２１６、第２のＰ型拡散層２１７、Ｎ型拡散層２１８を形成し、その周囲をＰ型分離領域２１９で分離した構成とされている。
【００１６】
Ｎ型埋め込み層２１３は、Ｐ型分離領域２１９の内周側の略全面に亘って形成されている。第１のＰ型埋め込み層２１４は、Ｎ型埋め込み層２１３上にＰ型半導体基板２１１に接合しないように、Ｎ型埋め込み層２１３の外形より小さい外形となるように略円環状に形成されている。
【００１７】
第２のＰ型埋め込み層２１５は、Ｎ型埋め込み層２１３上の第１のＰ型埋め込み層２１５の内周側の略中央部に形成されている。
【００１８】
第１のＰ型拡散層２１６は、第１のＰ型埋め込み層２１４の上部に、第１のＰ型埋め込み層２１４に接合するように略円環状形成されている。第２のＰ型拡散層２１７は、第２のＰ型埋め込み層２１５の上部に、第２のＰ型埋め込み層２１５に接合するように形成されている。
【００１９】
第１のＰ型埋め込み層２１４と第１のＰ型拡散層２１６とによりコレクタ領域が構成される。また、第２のＰ型埋め込み層２１５と第２のＰ型拡散層２１７とによりエミッタ領域が構成される。
【００２０】
Ｎ型拡散層２１８は、第１のＰ型埋め込み層２１４及び第１のＰ型拡散層２１６と、第２のＰ型埋め込み層２１５及び第２のＰ型拡散層２１７との間のＮ型エピタキシャル層２１２上に形成され、Ｎ型エピタキシャル層２１２とともにベース領域を構成する。
【００２１】
上記構成により、エミッタ領域及びコレクタ領域の対向面積を大きくできるため、トランジスタのサイズを大きくすることなく、電流駆動能力を大きくすることが可能となる。
【００２２】
〔製造方法〕
図３、図４に本発明の一実施例の製造工程を説明するための図を示す。
【００２３】
まず、図３（Ａ）に示すようにＰ型半導体基板２１１上にＮ型埋め込み層２１３を形成する。
【００２４】
次に、図３（Ｂ）に示すようにＮ型埋め込み層２１３上に円環状に第１のＰ型埋め込み層２１４を形成するとともに、第１のＰ型埋め込み層２１４の中央部に第２のＰ型埋め込み層２１５を形成する。
【００２５】
次に、図３（Ｃ）に示すようにＰ型半導体基板２１１のＮ型埋め込み層２１３の周囲にＰ型分離領域２１９を構成する第１の分離領域２１９ａを形成する。
【００２６】
次に、図４（Ａ）に示すようにＮ型エピタキシャル層２１２を形成する。なお、熱が加わることによって、Ｎ型埋め込み層２１３、第１のＰ型埋め込み層２１４、第２のＰ型埋め込み層２１５、第１の分離領域２１９ａがＮ型エピタキシャル層２１２側に拡散される。
【００２７】
次に、図４（Ｂ）に示すようにＮ型エピタキシャル層２１２の表面から第１のＰ型埋め込み層２１４に対向して第１のＰ型拡散層２１６を形成し、第２のＰ型埋め込み層２１５に対向して第２のＰ型拡散層２１７を形成し、第１の分離領域２１９ａに対向して第２の分離領域２１９ｂを形成する。
【００２８】
次に、図４（Ｃ）に示すようにＮ型拡散層２１８を形成した後、熱処理を行なう。熱処理を行なうことにより、第１のＰ型埋め込み層２１４、第２のＰ型埋め込み層２１５、第１のＰ型拡散層２１６、第２のＰ型拡散層２１７が拡散し、図４（Ｃ）に示すように第１のＰ型埋め込み層２１４と第１の拡散層２１６とが接合され、第２のＰ型埋め込み層２１５と第２の拡散層２１７とが接合される。また、同様に、第１の分離領域２１９ａと第２の分離領域２１９ｂとが接合される。
【００２９】
以上により、図１に示すような構造のＰＮＰトランジスタが搭載された半導体装置２００が形成される。
【００３０】
このとき、第１のＰ型埋め込み層２１４、第２のＰ型埋め込み層２１５、第１のＰ型拡散層２１６、第２のＰ型拡散層２１７は、分離領域２１９と同じ工程で形成することができるため、特別な工程を設けることなく、形成することが可能となる。
【００３１】
〔効果〕
このように、本実施例によれば、第１のＰ型埋め込み層２１４と第１のＰ型拡散層２１６とを接合させるとともに、第２のＰ型埋め込み層２１５と第２のＰ型埋め込み層２１７とを接合させることにより、エミッタ領域とコレクタ領域の対向面積を拡大することができる。これによって、トランジスタのサイズを大きくすることなく、トランジスタの電流駆動能力を上げることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施例の断面図である。
【図２】本発明の一実施例の平面図である。
【図３】本発明の一実施例の製造工程を説明するための図である。
【図４】本発明の一実施例の製造工程を説明するための図である。
【図５】従来の半導体装置の断面図である。
【符号の説明】
【００３３】
２００  ＰＮＰトランジスタ
２１１  Ｐ型半導体基板、２１２  Ｎ型エピタキシャル層
２１３  Ｎ型埋め込み層、２１４  第１のＰ型埋め込み層
２１５  第２のＰ型埋め込み層、２１６  第１のＰ型拡散層、２１７  第２のＰ型拡散層
２１８  Ｎ型拡散層
２１９  分離領域、２１９ａ  第１の分離領域、２１９ｂ  第２の分離領域
【図１】
2006253508.tif 000003
【図２】
2006253508.tif 000004
【図３】
2006253508.tif 000005
【図４】
2006253508.tif 000006
【図５】
2006253508.tif 000007