(57)【要約】【課題】  裏面からのＦＩＢ加工等による不正解析手段に対して極めて高い耐タンパー性を持つ半導体装置を提供する。【解決手段】  多層配線構造を備え、上層の配線層を使用して解析されても支障のない信号配線を下層の配線が隠れるように配線し、重要な配線は下層の配線層で配線する。更に拡散分離層上を覆い隠すように最下層の金属配線層で、製造上許容される微細な配線ピッチで配線し、裏面からのＦＩＢ加工で解析したい目標配線に到達するには、必ず防御配線を切断しなければならない構造にする。防御配線には、何らかの信号あるいは電圧あるいは電流を流し、防御配線の電気的特性を監視し、防御配線の剥離・切断・改竄による電気的特性又は物理的特性の変化を捕捉した場合には、半導体装置内の機密情報を消去又は半導体装置を固定モードに移行する手段を備える。【選択図】  図１
2006228910.tif 000002
【特許請求の範囲】
【請求項１】
基盤またはウェルに形成された拡散分離層の上に設けられ、前記拡散分離層を覆い隠すように製造上許容される最小配線ピッチで配線された１または複数の第１の防御配線と、
前記第１の防御配線よりも上層において形成された複数の信号配線層と、
前記第１の防御配線に所定の信号を与え、前記第１の防御配線の電気的特性または物理的特性の変化を捕捉する手段とを備える、
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の防御配線の電気的特性または物理的特性の変化が捕捉されると前記半導体装置内の機密情報を消去するまたは前記半導体装置を固定モードに移行する手段をさらに備える、
ことを特徴とする半導体装置。
【請求項３】
請求項１において、
前記複数の信号配線層は、
機密性が必要とされる第１の信号配線が形成された第１の信号配線層と、
前記第１の信号配線層の上層に設けられ、機密性が必要とされない第２の信号配線が形成された第２の信号配線層とを含み、
前記第２の信号配線は、前記第１の信号配線を覆い隠すように配線されている、
ことを特徴とする半導体装置。
【請求項４】
請求項１において、
前記１または複数の第１の防御配線は、
前記基盤または前記ウェルに形成されるトランジスタ素子のゲート形成に用いられるポリシリコン層において形成されている、
ことを特徴とする半導体装置。
【請求項５】
請求項１において、
前記複数の信号配線層よりも上層において形成され、製造上許容される最小配線ピッチで前記半導体装置全体を覆い隠すように配線された１または複数の第２の防御配線と、
前記第２の防御配線に所定の信号を与え、前記第２の防御配線の電気的特性または物理的特性の変化を捕捉する手段をさらに備える、
ことを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第１および第２の防御配線のうち少なくとも一方の電気的特性または物理的特性の変化が捕捉されると前記半導体装置内の機密情報を消去するまたは前記半導体装置を固定モードに移行する手段をさらに備える、
ことを特徴とする半導体装置。
【請求項７】
請求項５において、
前記第１の防御配線が形成されている層に始点および終点が設けられ、当該始点と当該終点とを結ぶ配線経路が前記第１の防御配線と前記第２の防御配線とを組み合わせて形成されている、
ことを特徴とする半導体装置。
【請求項８】
請求項７において、
前記半導体装置表面からのレイアウト観察によって判明する前記第２の防御配線の配線経路を前記第１の防御配線および／または前記複数の信号配線層を利用して入れ換えている、
ことを特徴とする半導体装置。
【請求項９】
素子を形成している拡散層との間隔が製造上許容される最小の間隔になるように基盤またはウェルに形成され、前記基盤または前記ウェルとは逆の導電型であり、前記基盤または前記ウェルとは逆バイアスになる電位が印加された防壁拡散層を備える、
ことを特徴とする半導体装置。
【請求項１０】
請求項９において、
保護すべき信号配線層よりも上層において形成され、製造上許容される最小配線ピッチで前記半導体装置全体を覆い隠すように配線された１または複数の防御配線と、
前記防御配線に所定の信号を与え、前記防御配線の電気的特性または物理的特性の変化を捕捉する手段とをさらに備える、
ことを特徴とする半導体装置。
【請求項１１】
請求項１０において、
前記防御配線の電気的特性または物理的特性の変化が捕捉されると前記半導体装置内の機密情報を消去するまたは前記半導体装置を固定モードに移行する手段をさらに備える、
ことを特徴とする半導体装置。
【請求項１２】
請求項９において、
前記素子を形成している拡散層と前記防壁拡散層との間に形成された拡散分離層の上に設けられ、前記拡散分離層を覆い隠すように製造上許容される最小配線ピッチで配線された１または複数の第１の防御配線と、
前記第１の防御配線よりも上層において形成された複数の信号配線層と、
前記第１の防御配線に所定の信号を与え、前記第１の防御配線の電気的特性または物理的特性の変化を捕捉する手段とをさらに備える、
ことを特徴とする半導体装置。
【請求項１３】
請求項１２において、
前記第１の防御配線の電気的特性または物理的特性の変化が捕捉されると前記半導体装置内の機密情報を消去するまたは前記半導体装置を固定モードに移行する手段をさらに備える、
ことを特徴とする半導体装置。
【請求項１４】
請求項１２において、
前記複数の信号配線層は、
機密性が必要とされる第１の信号配線が形成された第１の信号配線層と、
前記第１の信号配線層の上層に設けられ、機密性が必要とされない第２の信号配線が形成された第２の信号配線層とを含み、
前記第２の信号配線は、前記第１の信号配線を覆い隠すように配線されている、
ことを特徴とする半導体装置。
【請求項１５】
請求項１２において、
前記１または複数の第１の防御配線は、
前記基盤または前記ウェルに形成されるトランジスタ素子のゲート形成に用いられるポリシリコン層で形成されている、
ことを特徴とする半導体装置。
【請求項１６】
請求項１２において、
前記複数の信号配線層よりも上層において形成され、製造上許容される最小配線ピッチで前記半導体装置全体を覆い隠すように配線された１または複数の第２の防御配線と、
前記第２の防御配線に所定の信号を与え、前記第２の防御配線の電気的特性または物理的特性の変化を捕捉する手段とをさらに備える、
ことを特徴とする半導体装置。
【請求項１７】
請求項１６において、
前記第１および第２の防御配線のうち少なくとも一方の電気的特性または物理的特性の変化が捕捉されると前記半導体装置内の機密情報を消去するまたは前記半導体装置を固定モードに移行する手段をさらに備える、
ことを特徴とする半導体装置。
【請求項１８】
請求項１６において、
前記第１の防御配線が形成されている層に始点および終点が設けられ、当該始点と当該終点とを結ぶ配線経路が前記第１の防御配線と前記第２の防御配線とを組み合わせて形成されている、
ことを特徴とする半導体装置。
【請求項１９】
請求項１８において、
前記半導体装置表面からのレイアウト観察によって判明する前記第２の防御配線の配線経路を前記第１の防御配線および／または前記複数の信号配線層を利用して入れ換えている、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置内部の機密情報を不正な手段による解析行為から保護することを目的とした耐タンパー性を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の回路情報や内部情報には著しい度合いの機密性・秘匿性が求められるようになっている。とりわけＩＣカードの分野における半導体装置はその安全性を特徴としているため、重要な情報については不正な解析を受けないように保護し、内部情報の改竄・コピーを防止する必要がある。そのような厳重な保護機能を達成する方法が講じられる例が増えてきた。以下に従来の技術を説明する。
【０００３】
図９は従来の構造を示す。図９において、１はＰまたはＮ基盤、２はＰまたはＮウェル、３は拡散分離層、４はトランジスタ素子形成部、５は絶縁層、６は保護する信号配線、７は防御配線、８はＶｉａコンタクトである。防御配線７は、保護する信号配線６を不正な手段の解析行為から保護するための防御配線である。通常、防御配線７は、保護する信号配線６を覆い隠すように配線されており、複数の配線層から形成されることもある。これにより、半導体装置表面からのレイアウトパターン観察を困難にし、保護したい信号配線６を解析するためには防御配線７を剥離するか部分的に切断して保護する信号配線６に到達するしかないような構造を備えている。
【０００４】
通常、この様な構造の半導体装置では、何らかのパターン信号を防御配線７の始点から流し、同時に防御配線７の下層配線を使用して比較参照用信号を送り、防御配線７の終点において両者の比較を行う。防御配線７が剥離または切断されるとパターン信号が比較器に到達しないため、比較結果に相違が生じ、異常検出信号が出力される。この異常検出信号により半導体装置内部の機密情報を守る手段が設けられている（例えば特許文献１）。
【特許文献１】特表２００２−５２９９２８号公報（図１、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記従来の半導体装置は、半導体装置表面からの観察やプロービング、ＦＩＢ加工等の不正解析手段を想定しており、表面からの解析行為に対しては高い耐タンパー性を持つ。しかしながら、近年のＦＩＢ加工技術の進歩により、半導体装置の裏面からＦＩＢ加工を施し、解析目標の配線に到達し、プローブするためのＰＡＤを半導体装置の裏面に引き出す技術が普及し始めた。
【０００６】
図１０は裏面からのＦＩＢ加工により、解析用ＰＡＤ端子が引き出された状態を示す。図１０において、１はＰまたはＮ基盤、２はＰまたはＮウェル、３は拡散分離層、４はＴｒ素子形成部、５は絶縁層、６は保護する信号配線、７は防御配線、８はＶｉａコンタクト、９はＦＩＢ加工で形成した絶縁層、１００はＦＩＢ加工で形成した解析用ＰＡＤ端子、１１１は解析したい信号配線である。
【０００７】
まず、裏面をＰまたはＮ基盤１とＰまたはＮウェル２との境界付近まで削り、その後、拡散分離層３上の解析したい目標である信号配線１１１に向かってＦＩＢ加工により掘り進み、空けた穴に絶縁層９を形成した後、解析用ＰＡＤ端子１００を裏面まで引き出す。このような加工手段を駆使した不正解析に対しては、前記従来の半導体装置は全く耐タンパー性を持たない。
【０００８】
本発明の目的は、半導体装置の裏面からのＦＩＢ加工等による不正解析手段に対して極めて高い耐タンパー性を持つ半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、基盤またはウェルに形成された拡散分離層の上に設けられ前記拡散分離層を覆い隠すように製造上許容される最小配線ピッチで配線された１または複数の第１の防御配線と、前記第１の防御配線よりも上層において形成された複数の信号配線層と、前記第１の防御配線に所定の信号を与え前記第１の防御配線の電気的特性または物理的特性の変化を捕捉する手段とを備える、ことを特徴とする。
【００１０】
上記半導体装置において、前記第１の防御配線の電気的特性または物理的特性の変化が捕捉されると前記半導体装置内の機密情報を消去するまたは前記半導体装置を固定モードに移行する手段をさらに備える、ことが好ましい。
【００１１】
上記半導体装置では、裏面からのＦＩＢ加工等で解析したい目標配線に到達するには必ず第１の防御配線を切断しなければならないので加工の難易度は格段に上がる。さらに第１の防御配線には何らかの信号（電圧あるいは電流でもよい）を与え、第１の防御配線の電気的特性または物理的特性を監視し、第１の防御配線の電気的特性または物理的特性の変化を捕捉した場合には半導体装置内の機密情報を消去するまたは半導体装置を固定モードに移行する手段を備えることにより、非常に高い耐タンパー性を実現できる。
【００１２】
上記半導体装置において、前記複数の信号配線層は、機密性が必要とされる第１の信号配線が形成された第１の信号配線層と、前記第１の信号配線層の上層に設けられ機密性が必要とされない第２の信号配線が形成された第２の信号配線層とを含み、前記第２の信号配線は前記第１の信号配線を覆い隠すように配線されている、ことが好ましい。
【００１３】
上記半導体装置では、表面からのＦＩＢ加工等による不正解析に対処するために多層配線構造をとっている。上層の配線層（第２の信号配線層）を使用して解析されても支障のない信号配線（第２の信号配線）で下層の配線層（第１の信号配線層）が隠れるように配線し、重要な配線（第１の信号配線）は下層の配線層（第１の信号配線層）で配線している。このため、半導体装置表面から下層の配線層（第１の信号配線層）を解析するには、高い難易度のＦＩＢ加工が必要となる。さらに上層配線（第２の信号配線）に半導体装置の各機能動作を司る信号や電源・グランド供給の配線を混在させておくと、各機能動作を司る信号や電源・グランド供給の配線を剥離または断線させる確率が高まり、剥離または断線してしまうと半導体装置が正常に動作しなくなるのでより耐タンパー性を向上させることができる。上記半導体装置によれば、製造コストをかけて最上層に防御配線層を新たに設けずとも、半導体装置表面からの加工に対して、ある程度の高い耐タンパー性を持たせることができる。
【００１４】
上記半導体装置において、前記１または複数の第１の防御配線は、前記基盤または前記ウェルに形成されるトランジスタ素子のゲート形成に用いられるポリシリコン層において形成されている、ことが好ましい。
【００１５】
上記半導体装置では、トランジスタのゲートを形成しているポリシリコン層で第１の防御配線を形成しているため防御配線専用の金属配線層を新たに設ける必要がなく、裏面からの不正な解析に対して高い耐タンパー性を持つ半導体装置をより安価な製造コストで供給できる。
【００１６】
上記半導体装置において、前記複数の信号配線層よりも上層において形成され製造上許容される最小配線ピッチで前記半導体装置全体を覆い隠すように配線された１または複数の第２の防御配線と、前記第２の防御配線に所定の信号を与え前記第２の防御配線の電気的特性または物理的特性の変化を捕捉する手段をさらに備える、ことが好ましい。
【００１７】
上記半導体装置において、前記第１および第２の防御配線のうち少なくとも一方の電気的特性または物理的特性の変化が捕捉されると前記半導体装置内の機密情報を消去するまたは前記半導体装置を固定モードに移行する手段をさらに備える、ことが好ましい。
【００１８】
上記半導体装置は、表面からの不正解析に対しては表面防御配線（第２の防御配線）を備え、裏面からの不正解析に対しては裏面防御配線（第１の防御配線）を持ち、中間配線層（前記複数の信号配線層）で配線した半導体装置の信号配線網を表面防御配線（第２の防御配線）と裏面防御配線（第１の防御配線）とで挟みこんだサンドイッチ構造を形成している。表面防御配線（第２の防御配線）および裏面防御配線（第１の防御配線）には何らかの信号（電圧あるいは電流でもよい）を流して第１および第２の防御配線の電気的特性を監視する。表面および裏面防御配線（第１および第２の防御配線）について電気的特性および物理特性の変化を捕捉した場合には、半導体装置内の機密情報を消去または半導体装置を固定モードに移行する。
【００１９】
上記半導体装置では、表面防御配線（第２の防御配線）と裏面防御配線（第１の防御配線）とで挟みこまれた信号配線（前記複数の信号配線層）については、配線層ごとに重要な信号とそうでないものに分けて配線する必要がないためレイアウト設計の自由度が高まる。また、保護すべき信号配線の上下に防御配線（第１および第２の防御配線）を設け、これら防御配線の改竄・断線・剥離を監視する手段を備えているため高い耐タンパー性を持つ。
【００２０】
上記半導体装置において、前記第１の防御配線が形成されている層に始点および終点が設けられ、当該始点と当該終点とを結ぶ配線経路が前記第１の防御配線と前記第２の防御配線とを組み合わせて形成されている、ことが好ましい。
【００２１】
上記半導体装置では、上記サンドイッチ構造を利用して、上層の防御配線（第２の防御配線）と下層の防御配線（第１の防御配線）とを組み合わせて改竄・断線・剥離の監視経路を形成し、下層防御配線（第１の防御配線）が形成されている層に始点と終点を設けている。これにより、表面からのレイアウト観察によっては監視経路の始点と終点が観察不能となり、格段に耐タンパー性を上げることができる。
【００２２】
上記半導体装置において、前記半導体装置表面からのレイアウト観察によって判明する前記第２の防御配線の配線経路を前記第１の防御配線および／または前記複数の信号配線層を利用して入れ換えている、ことが好ましい。
【００２３】
このように、最上層の防御配線（第２の防御配線）の経路の入れ替えを最下層の防御配線（第１の防御配線）にて行うと、最上層の防御配線（第２の防御配線）の経路を単純な直線で形成しても、レイアウト観察により正しい監視経路特定が困難となり、防御配線のレイアウト設計の負担を軽減し、かつ高い耐タンパー性が得られるので非常に効果的である。
【００２４】
本発明によるもう１つの半導体装置は、裏面からのＦＩＢ加工等による不正解析手段に対処するために防壁拡散層を設けたことを特徴とする。防壁拡散層は、素子を形成している拡散層との間隔が製造上許容される最小の間隔になるように基盤またはウェルに形成され、前記基盤または前記ウェルとは逆の導電型であり、前記基盤または前記ウェルとは逆バイアスになる電位が印加される。
【００２５】
半導体装置裏面からの解析目標は拡散分離層上の配線になる。拡散層間隔が１μｍ未満であればＦＩＢ加工で拡散分離層上のみに穴を開けることは現在の技術では非常に困難であり、素子を形成している拡散層や防壁拡散層にどうしても穴を開けてしまう。素子を形成している拡散層に穴が開いてしまうと素子が破壊されて正常に回路が動作しない。また、防壁拡散層に穴があいてしまうと穴の壁面界面の半導体結晶構造が崩れ、穴の壁面のＰＮ接合界面においてウェルと防壁拡散層との間に短絡リークが発生し、解析用ＰＡＤ端子を出して信号解析を試みても半導体装置が正常に動作せず正常な解析が不能となる。
【００２６】
上記半導体装置において、前記素子を形成している拡散層と前記防壁拡散層との間に形成された拡散分離層の上に設けられ前記拡散分離層を覆い隠すように製造上許容される最小配線ピッチで配線された１または複数の第１の防御配線と、前記第１の防御配線よりも上層において形成された複数の信号配線層と、前記第１の防御配線に所定の信号を与え前記第１の防御配線の電気的特性または物理的特性の変化を捕捉する手段とをさらに備える、ことが好ましい。
【００２７】
上記半導体装置によれば、ＦＩＢ技術が将来進歩して非常に小さい穴を開けることができるようになったとしても高い耐タンパー性を維持することができる。
【発明の効果】
【００２８】
本発明によれば、半導体装置の裏面からのＦＩＢ加工等を駆使する解析手段に対して極めて高い耐タンパー性を持つ半導体装置を提供することができる。また、半導体装置の裏面だけでなく表面からの解析手段に対しても極めて高い耐タンパー性を持つ半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態を、図面を参照して詳しく説明する。なお、図面において同一または相当部分には同じ参照符号を付してその説明は繰り返さない。
【００３０】
（第１の実施形態）
第１の実施形態による半導体装置の断面構造を図１に示す。この半導体装置は、半導体基盤（ＰまたはＮ基盤）１に形成されたＰまたはＮウェル２上にトランジスタ素子４が形成され、トランジスタ素子４間には拡散分離層３が形成されている。拡散分離層３の上には防御配線１２が形成されている。防御配線１２は、最下層の配線層を使用して形成され、製造上許容される最小配線ピッチで拡散分離層３上を覆い隠すように配線されている。防御配線１２が形成されている配線層の上には信号配線層１０が形成されている。信号配線層１０には機密性が必要とされる信号配線（たとえばメモリのデータ線など）が配線されている。信号配線層１０の上には信号配線層１１が形成されている。信号配線層１１には機密性が必要とされない信号配線（たとえばチップの制御信号線など）が配線されている。信号配線層１１に形成される信号配線は、信号配線層１０に形成されている信号配線を覆い隠すように配線されている。トランジスタ素子４，防御配線１２，信号配線層１０，１１の信号配線はＶｉａコンタクト８を介して接続されている。トランジスタ素子４，防御配線１２，信号配線層１０，１１の信号配線の間には絶縁層５が形成されている。
【００３１】
このように図１の半導体装置では、多層配線構造を形成し、隠したい信号配線を下層の配線層１０において結線し、決して最上層の配線は使用しない。そして信号配線層１０の上に信号配線層１１を設け、安全な信号配線を信号配線層１１において結線している。信号配線層１１の安全な信号配線は信号配線層１０の信号配線が隠れるように配線されている。さらに、最下層の配線層を使用し、製造上許容される最小配線ピッチで、拡散分離層３上を覆い隠すように防御配線１２を配線している。防御配線１２には、何らかの信号、あるいは電圧、あるいは電流を流し、防御配線１２の電気的特性または物理的特性を監視し、電気的特性または物理的特性の変化を捕捉した場合には半導体装置内の機密情報を消去または半導体装置を固定モードに移行する手段を備えている。この手段はたとえば図２に示すような回路で実現されている。図２に示す信号発生器２１０、検出器２２０、機能モジュール２３０を構成する回路素子はトランジスタ素子４によって形成され、これらを接続する配線は信号配線層１０，１１において形成されている。信号発生器２１０は、何らかの信号、あるいは電圧、あるいは電流を防御配線１２に与える。検出器２２０は、防御配線１２の電気的特性または物理的特性を監視し、電気的特性または物理的特性の変化を捕捉した場合には機能モジュール２３０に制御信号を出力する。検出器２２０からの制御信号に応答して機能モジュール２３０は、半導体装置への不正な解析・情報の改ざんを防止する動作を行う。たとえば、保護すべき重要データをメモリから消去したり、半導体装置を固定モードに移行したりする。
【００３２】
このように本実施形態の半導体装置では、防御配線１２を設けたため、半導体装置の裏面からのＦＩＢ加工については、防御配線１２を切断せずに隠したい信号配線（信号配線層１０の信号配線）に到達することは非常に困難である。防御配線１２を避けてＦＩＢ加工を行うには、拡散分離層３上の防御配線１２が通らない非常に狭い領域を狙うことになるが、素子を破壊せずに穴を開けるのは現在の技術では非常に困難であることから、格段に高い耐タンパー性を持つことになる。
【００３３】
また、機密情報が流れる信号配線が形成されている信号配線層１０の上層に、解析されても安全な信号配線が形成されている信号配線層１１を設けている。これにより、半導体装置表面からのＦＩＢ加工の難易度を低コストで上げることができる。
【００３４】
なお、信号配線層１１に形成される安全な信号配線に、半導体装置の各機能動作を許可する信号や電源・グランドの供給配線などを混在させておくことが好ましい。このようにすると、安全な信号線が切断、剥離されると、半導体装置の各機能動作を許可する信号や電源・グランドの供給配線が剥離・切断され、半導体装置が正常動作しなくなる確率が高まりいっそう効果的である。
【００３５】
また、ここではＰまたはＮウェル２上にトランジスタ素子４および拡散分離層３が形成されている例を示したが、半導体基盤（ＰまたはＮ基盤）１上にトランジスタ素子４および拡散分離層３が形成されていてもよい。
【００３６】
（第１の実施形態の応用例）
第１の実施形態の応用による半導体装置の断面構造を図３に示す。図３の半導体装置は、第１の実施形態の半導体装置（図１）とほぼ同じ構造を持つが、ＭＯＳトランジスタ４のゲート形成に使用するポリシリコン層において防御配線２０が形成されている点が異なる。このようにすれば、防御配線２０専用の配線層を新たに設ける必要がないため、製造工程および製造コストを削減することができる。
【００３７】
（第２の実施形態）
第２の実施形態による半導体装置の断面構造を図４に示す。図４の半導体装置は、表面からの不正解析手段に対しては、第１の実施形態と同じ多層配線構造を持つが、裏面からの不正解析手段に対しては防御配線１２に代えて防壁拡散層３０が設けられている。防壁拡散層３０は、トランジスタ素子形成部４の拡散層との間隔が製造上許容される最小の間隔でＰまたはＮウェル２上に形成され、ＰまたはＮウェル２とは逆極性（逆の導電型）を有している。また、防壁拡散層３０には、ＰまたはＮウェル２とは逆バイアス関係になる電位が与えられている。たとえば、ＰまたはＮウェル２の電位がＶＳＳまたはＶＤＤであれば防壁拡散層３０にはＶＤＤまたはＶＳＳの電位が与えられる。
【００３８】
本実施形態によれば、表面からのＦＩＢ加工に対しては第１の実施形態と同じ耐タンパー性を持つ。一方、裏面からのＦＩＢ加工に対しては、拡散分離層３１が製造上許容される最小間隔なのでＦＩＢ加工で狭い拡散分離層３１上のみに穴を開けることは現在の技術では非常に困難となり、トランジスタ素子形成部４の拡散層や防壁拡散層３０に穴を開けてしまう。トランジスタ素子形成部４の拡散層に穴が開いてしまうと、素子が正常に動作しない。また、防壁拡散層３０に穴が開いてしまうと、穴の壁面の半導体結晶が壊れているので、その部分のＰＮ接合のＰまたはＮウェル２と防壁拡散層３０との間に短絡リークが発生し、解析用ＰＡＤ端子を出して信号解析を試みても半導体装置が正常に動作しないので正常な解析不能となり、格段に高い耐タンパー性を持つことになる。
【００３９】
さらに、防壁拡散層３０には、ＰまたはＮウェル２の電位と逆バイアス関係になる電圧を単純に印加するだけでよいので、複雑な何らかの信号あるいは電圧あるいは電流を流し、防御配線の電気的特性を監視し、電気的特性変化を捕捉した場合には半導体装置内の機密情報を消去するまたは半導体装置を固定モードに移行する手段を半導体装置に搭載せずとも高い耐タンパー性を持つことができる。また、防御配線専用の配線層も全く必要ないので、耐タンパー性のない半導体装置と同等の製造コストにできる。
【００４０】
（第２の実施形態の応用例）
第２の実施形態の応用による半導体装置の断面構造を図５に示す。図５の半導体装置は、第２の実施形態とほぼ同じ構造を持つが、防御配線４０を設けている点が異なっている。防御配線４０は、ＭＯＳトランジスタ４のゲート形成に使用するポリシリコン層において形成されている。防御配線４０は、防壁拡散層３０を形成するために製造上許容される最小の拡散間隔まで狭くした拡散分離層３１の上に拡散分離層３１を覆い隠すように配線されている。第１の実施形態における防御配線１２と同様、防御配線４０には何らかの信号、あるいは電圧、あるいは電流を流し、防御配線４０の電気的特性を監視し、電気的特性変化を捕捉した場合には、半導体装置内の機密情報を消去するまたは半導体装置を固定モードに移行する。なお、防御配線４０はポリシリコン層上の最下層金属配線で形成してもよい。
【００４１】
この実施例によれば、技術の進歩で非常に小さい穴を開けることができるようになり、防壁拡散層３０やトランジスタ素子形成部４の拡散層に触れることなく狭い拡散分離層３１に穴を開けても、防御配線４０によって２重に防御されているので、ＦＩＢ技術が進歩しても、高い耐タンパー性を保つことができる。
【００４２】
（第３の実施形態）
第３の実施形態による半導体装置の断面構造を図６に示す。図６の半導体装置は、多層配線構造を持ち、表面防御配線５０と裏面防御配線５２とで半導体装置の回路配線５１を挟むサンドイッチ構造を形成している。表面防御配線５０は、最上層の配線層で、製造上許容される最小配線ピッチで、半導体装置の入出力用ＰＡＤ部分を除く全域を覆い隠すように配線されている。裏面防御配線５２は、最下層の配線層で、製造上許容される最小配線ピッチで、拡散分離層３上を覆い隠すように配線されている。この半導体装置には、各表面および裏面防御配線５０，５２に何らかの信号あるいは電圧あるいは電流を流し、表面および裏面防御配線５０，５２の電気的特性または物理的特性を監視し、電気的特性または物理的特性の変化を捕捉した場合には半導体装置内の機密情報を消去するまたは半導体装置を固定モードに移行する手段が設けられている。この手段は、図２に示したものと同様にして実現できる。なお、表面防御配線５０は最上層以下の複数層で形成してもよい。また、裏面防御配線５２はポリシリコン層で形成してもよい。
【００４３】
本実施形態によれば、回路配線５１については、第１および第２の実施形態とは異なり、隠したい信号配線とそうではない信号配線とを選別して配線層を振り分ける必要がなく、レイアウト設計の自由度が大きく負担も少ない上に容易に実現できる。耐タンパー性においても、表面防御配線５０により、表面防御配線５０剥離・切断をせずには表面からのＦＩＢ加工およびレイアウト観察は不可能であり、また、裏面からのＦＩＢ加工も裏面防御配線５２の切断なくしては不可能であるので格段に優れている。
【００４４】
なお、製造コストおよびコストを抑えるために、裏面防御配線５１の代わりに、第２の実施形態およびその応用例に用いた防壁拡散層やポリシリコンの防御配線を加えたものを用いてもよい。
【００４５】
（第３の実施形態の応用例１）
第３の実施形態の特徴であるサンドイッチ構造の利点を生かして上下防御配線の構成を強調した半導体装置の例を図７に示す。図７において、６０は最上層の配線層、６１は回路配線層、６２は最下層の配線層、６３は素子形成層、６４は表面防御配線、６５はＶｉａコンタクト、６６は裏面防御配線、６７は始点、６８は終点、６９はトランジスタ素子である。表面防御配線６４と裏面防御配線６６とはＶｉａコンタクト６５を介して接続されており、接続された防御配線の配線経路の始点６７および終点６８は、裏面防御配線が形成されている最下層の配線層６２に設けられている。なお、表面防御配線６４と裏面防御配線６６とを接続するために、Ｖｉａコンタクト６５と中間配線層である回路配線層６１の配線とを途中に介して接続してもよい。
【００４６】
通常、防御配線の電気的特性または物理的特性を監視し電気的特性または物理的特性の変化を捕捉する手段としては、監視する防御配線の始点に何らかの信号あるいは電圧あるいは電流を与える信号発生器と、防御配線の終点で電気的特性または物理的特性の変化を捕捉する検出器とが用いられる。この場合、不正解析者は、防御配線の始点・終点が特定できれば、信号発生器や検出器に対して無効化する手段を講じて防御配線の耐タンパー性を喪失させる。
【００４７】
本実施例によれば、表面防御配線６４には始点６７と終点６８がないので、表面からのレイアウト観察からでは、始点６７と終点６８の特定は不可能である。特定するためには、裏面防御配線６６のある最下層配線層６２まで配線層を剥離しなければならない。このため、回路配線網を損なわずに、防御配線の始点・終点を特定し、信号発生器や検出器に対して無効化する手段を講じることは極めて困難であり、格段に耐タンパー性が向上する。
【００４８】
（第３の実施形態の応用例２）
第３の実施形態のもう１つの応用による半導体装置について説明する。半導体装置の構造は第３の実施形態の応用例１で述べたものとほぼ同じであるが、防御配線の構成が一部分異なるので、その部分だけを図８を用いて説明する。
【００４９】
図８において、７０は最上層の配線層６０（図７参照）で形成された表面防御配線（Ａ）、７１は７０とは別経路の表面防御配線（Ｂ）、７３はＶｉａコンタクト、７４は最下層配線層６２（図７参照）で形成された裏面防御配線（Ａ）、７５は最下層配線層６２（図７参照）で形成された裏面防御配線（Ｂ）である。裏面防御配線（Ａ）７４は、表面配線（Ａ）７０とＶｉａコンタクト７３を介して接続されている。裏面防御配線（Ｂ）７５は、表面防御配線（Ｂ）７１とＶｉａコンタクト７３を介して接続されている。７６は第１の経路の始点、７７は第１の経路の終点、７８は第２の経路の始点、７９は第２の経路の終点である。７６、７７、７８，７９は必ず裏面防御配線上に設けられている。なお、表面防御配線と裏面防御配線との接続は、Ｖｉａコンタクト７３だけでなく、表面防御配線層と裏面防御配線層との間にある中間配線層６１（図７参照）の配線を途中に介して接続してもよい。
【００５０】
本実施例によれば、防御配線の始点７６，７７と終点７８，７９が最下層の配線層６２（図７参照）に設けられていることに加えて、下層の配線層６１（図７参照）および裏面防御配線７４，７５を使用して、表面からのレイアウト観察によって判明する防御配線の経路を入れ換えているので、より一層経路判別と上下の接続関係を特定することが困難となり、格段に耐タンパー性が向上する。
【００５１】
また、最上層の配線層６０（図７参照）で、製造上許容される最小配線ピッチで、半導体装置の入出力用ＰＡＤ部分を除く全域を覆い隠すように配線する表面防御配線７０，７１は、単純な直線のストライプ状のものであっても耐タンパー性を損なわないため、レイアウト設計工数を削減できる。
【産業上の利用可能性】
【００５２】
本発明によれば、表面からだけでなく裏面からのＦＩＢ加工等による不正な解析手段を困難にする、より耐タンパー性の高い秘匿性のある半導体装置を容易に提供できる。
【図面の簡単な説明】
【００５３】
【図１】第１の実施形態による半導体装置の一部分を拡大して模式的に示す断面図である。
【図２】防御配線に何らかの信号あるいは電圧あるいは電流を流し、防御配線の電気的特性または物理的特性を監視し、電気的特性または物理的特性の変化を捕捉した場合には半導体装置内の機密情報を消去または半導体装置を固定モードに移行する手段の実現例を示す図である。
【図３】第１の実施形態の応用例による半導体装置の一部分を拡大して模式的に示す断面図である。
【図４】第２の実施形態による半導体装置の一部分を拡大して模式的に示す断面図である。
【図５】第２の実施形態の応用例による半導体装置の一部分を拡大して模式的に示す断面図である。
【図６】第３の実施形態による半導体装置の一部分を拡大して模式的に示す断面図である。
【図７】第３の実施形態の応用例１による半導体装置の構成の一部分を拡大して模式的に示す平面斜視図である。
【図８】第３の実施形態の応用例２による半導体装置の防御配線構成の一部分を拡大して模式的に示す平面図である。
【図９】従来の防御配線を備えた半導体装置の一部分を拡大して模式的に示す断面図である。
【図１０】従来の防御配線を備えた半導体装置が裏面ＦＩＢ加工された部分を拡大して模式的に示す断面図である。
【符号の説明】
【００５４】
１  ＰまたはＮ基盤
２  ＰまたはＮウェル
３，３１  拡散分離層
４  トランジスタ素子形成部
５  絶縁層
１２，２０，４０  防御配線
８，６５，７３  Ｖｉａコンタクト
１０  隠したい信号配線
１１  安全な信号配線
３０  防壁拡散層
５０，６４  表面防御配線
５１  回路配線
５２，６６  裏面防御配線
６０  最上層の配線層
６１  回路配線層
６２  最下層の配線層
６３  素子形成層
６７  始点
６８  終点
６９  トランジスタ素子
７０，７１  表面防御配線
７４，７５  裏面防御配線
７６  第１の経路の始点
７７  第１の経路の終点
７８  第２の経路の始点
７９  第２の経路の終点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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