(57)【要約】【課題】表示素子に供給すべき電流値を短時間で設定し得る表示装置を得る。【解決手段】入力電圧ＶIは、スイッチング素子Ｓ１及びノードＮ２を介して差動アンプ２の反転入力端子に入力される。差動アンプ２はＰＭＯＳＦＥＴＱ２Ｐを含めて電圧フォロアモードで動作する。従って、ＰＭＯＳＦＥＴＱ２Ｐがオンするとともに、入力電圧ＶIに等しい出力電圧ＶOが出力ノードＮ４に出力される。ノードＮ５の電位はＶＤＬ（＝０Ｖ）であるため、抵抗素子Ｒ０の両端に出力電圧ＶOが印加される。その結果、ノードＮＣから、画素２５Ｐ、データ線ＤＬ、ＰＭＯＳＦＥＴＱ２Ｐ、及び抵抗素子Ｒ０をこの順に介して、電源ノードＮ５に書き込み電流ＩELが流れる。書き込み電流ＩELの電流値（ＩEL）は、ＩEL＝ＶO／Ｒ０＝ＶI／Ｒ０で与えられる。抵抗値Ｒ０は予め設定された一定値であるため、入力電圧ＶIに応じて電流値ＩELが直接設定されることとなる。【選択図】図２
2006084790.tif 000002
【特許請求の範囲】
【請求項１】
電流駆動型の電界発光表示素子を有する画素と、
データ線を介して前記画素に接続され、表示データに応じて前記電界発光表示素子に流すべき電流を、前記データ線を介して前記画素に書き込む駆動回路と
を備え、
前記駆動回路は、前記画素への書き込みの際に前記画素に流れる前記電流が前記データ線を介して流れる抵抗素子を含み、
前記画素への書き込みの際、前記表示データに応じた電圧が前記抵抗素子に印加されることにより、前記電流の値が設定される、表示装置。
【請求項２】
前記駆動回路は、
前記表示データに応じた入力電圧が入力される入力ノードと、
所定の電源電位が供給される電源ノードと、
前記入力電圧に等しい出力電圧が印加される出力ノードと、
第１入力端子、第２入力端子、及び出力端子を有する差動アンプと、
第１電極、第２電極、及び制御電極を有するトランジスタと、
前記入力電圧と前記出力電圧との差を補正するためのオフセットキャンセル回路と
をさらに含み、
前記第１入力端子は前記入力ノードに接続され、
前記第２入力端子は前記出力ノードに接続され、
前記出力端子は前記制御電極に接続され、
前記第１電極は前記データ線に接続され、
前記第２電極は前記出力ノードに接続され、
前記抵抗素子の一端は前記出力ノードに接続され、
前記抵抗素子の他端は前記電源ノードに接続されている、請求項１に記載の表示装置。
【請求項３】
前記駆動回路は、
前記表示データに応じた入力電圧が入力される入力ノードと、
所定の電源電位が供給される電源ノードと、
前記入力電圧に等しい出力電圧が印加される出力ノードと、
第１電極、第２電極、及び制御電極を有するトランジスタと、前記抵抗素子とを有するソースフォロア回路と、
前記入力電圧と前記出力電圧との差を補正するためのオフセットキャンセル回路と
をさらに含み、
前記制御電極は前記入力ノードに接続され、
前記第１電極は前記データ線に接続され、
前記第２電極は前記出力ノードに接続され、
前記抵抗素子の一端は前記出力ノードに接続され、
前記抵抗素子の他端は前記電源ノードに接続されている、請求項１に記載の表示装置。
【請求項４】
前記駆動回路は、前記入力電圧が前記制御電極に印加されるよりも前に、前記制御電極の電圧を前記トランジスタのしきい値電圧に等しく設定するための回路をさらに含む、請求項３に記載の表示装置。
【請求項５】
前記オフセットキャンセル回路は、
一方電極及び他方電極を有する第１のキャパシタと、
第１〜第３のスイッチング素子と
を有し、
前記第１のキャパシタの前記一方電極は、前記第１のスイッチング素子を介して前記入力ノードに接続され、かつ、前記制御電極に接続され、
前記第１のキャパシタの前記他方電極は、前記第２のスイッチング素子を介して前記入力ノードに接続され、かつ、前記第３のスイッチング素子を介して前記出力ノードに接続されている、請求項３又は４に記載の表示装置。
【請求項６】
前記オフセットキャンセル回路は、
一方電極及び他方電極を有する第２のキャパシタと、
第４及び第５のスイッチング素子と
をさらに有し、
前記第２のキャパシタの前記一方電極は、前記第１のキャパシタの前記他方電極に接続され、かつ、前記第２のスイッチング素子を介して前記入力ノードに接続され、かつ、前記第３のスイッチング素子を介して前記出力ノードに接続され、
前記第２のキャパシタの前記他方電極は、前記第４のスイッチング素子を介して前記入力ノードに接続され、かつ、前記第５のスイッチング素子を介して前記出力ノードに接続されている、請求項５に記載の表示装置。
【請求項７】
前記オフセットキャンセル回路は、
一方電極及び他方電極を有する第２のキャパシタと、
第４及び第５のスイッチング素子と
をさらに有し、
前記第２のキャパシタの前記一方電極は、前記第１のスイッチング素子を介して前記入力ノードに接続され、かつ、前記制御電極に接続され、
前記第２のキャパシタの前記他方電極は、前記第４のスイッチング素子を介して前記入力ノードに接続され、かつ、前記第５のスイッチング素子を介して前記出力ノードに接続されている、請求項５に記載の表示装置。
【請求項８】
前記駆動回路は、
前記表示データに応じた入力電圧が入力される入力ノードと、
所定の電源電位が供給される電源ノードと、
前記入力電圧に等しい出力電圧が印加される出力ノードと、
第１電極、第２電極、及び制御電極を有するトランジスタと、
第１及び第２のインバータ回路と、
第１〜第３の差分電圧保持回路と、
電圧設定回路と
をさらに含み、
前記入力ノードは、前記第１の差分電圧保持回路を介して前記第１のインバータ回路の入力端子に接続され、
前記第１のインバータ回路の出力端子は、前記第２の差分電圧保持回路を介して前記第２のインバータ回路の入力端子に接続され、
前記第２のインバータ回路の出力端子は、前記第３の差分電圧保持回路を介して前記制御電極に接続され、
前記第１電極は前記データ線に接続され、
前記第２電極は前記出力ノードに接続され、
前記抵抗素子の一端は前記出力ノードに接続され、
前記抵抗素子の他端は前記電源ノードに接続されており、
前記電圧設定回路は、前記入力電圧が前記第１の差分電圧保持回路に印加されるよりも前に、前記第１のインバータ回路の前記入力端子の電圧を前記第１のインバータ回路のしきい値電圧に設定し、前記第２のインバータ回路の前記入力端子の電圧を前記第２のインバータ回路のしきい値電圧に設定し、前記制御電極の電圧を前記トランジスタのしきい値電圧に設定する、請求項１に記載の表示装置。
【請求項９】
第１電源電位と第２電源電位との間で複数の抵抗素子が直列に接続された階調電圧生成回路をさらに備え、
前記所定の電源電位は、前記第１電源電位及び前記第２電源電位のいずれかに等しい、請求項２〜８のいずれか一つに記載の表示装置。
【請求項１０】
前記抵抗素子は、クロム、酸素、及び窒素を含有し、酸素含有量が１０〜４０原子％であり、窒素含有量が１０〜２０原子％である金属薄膜として形成されている、請求項１〜９のいずれか一つに記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、エレクトロルミネッセンス（ＥＬ）表示素子等の電流駆動型の電界発光表示素子を備える表示装置において、表示素子を駆動するための駆動回路の構成に関する。
【背景技術】
【０００２】
表示装置に用いられる従来の駆動回路が、例えば下記特許文献１に開示されている。当該特許文献の第３図を参照して、ＭＯＳＦＥＴのドレインは、スイッチによってデータ線又は基準電流源に選択的に接続されている。ＭＯＳＦＥＴのゲートは、キャパシタに接続されている。但し第３図では、ゲート−チャネル間の容量成分によってキャパシタが代用されている。スイッチを基準電流源側に切り換えることにより、基準電流源から供給される基準電流Ｉ0によってキャパシタが充電される。その後、スイッチをデータ線側に切り換えることにより、キャパシタの充電電圧に応じた電流がデータ線に供給される。並列に接続されるＭＯＳＦＥＴの個数をデータ線ごとに異ならせることにより、２進数で重み付けされた電流Ｉ0，２Ｉ0，４Ｉ0，・・・が得られている。
【０００３】
【特許文献１】実開昭６２−１２２４８８号公報（第３図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した従来の駆動回路では、データ線ごとに基準電流Ｉ0によるキャパシタの充電（つまり電流の書き込み）を行う必要があるため、電流の書き込みに長時間を要するという問題がある。また、２進数で重み付けされた電流値の組合せとなるため、電流値のガンマ補正が困難であるという問題もある。
【０００５】
本発明はかかる問題を解決するために成されたものであり、駆動回路においてキャパシタへの電流の書き込みを不要とすることにより、表示素子に供給すべき電流値を短時間で設定し得る表示装置を得ることを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る表示装置は、電流駆動型の電界発光表示素子を有する画素と、データ線を介して前記画素に接続され、表示データに応じて前記電界発光表示素子に流すべき電流を、前記データ線を介して前記画素に書き込む駆動回路とを備え、前記駆動回路は、前記画素への書き込みの際に前記画素に流れる前記電流が前記データ線を介して流れる抵抗素子を含み、前記画素への書き込みの際、前記表示データに応じた電圧が前記抵抗素子に印加されることにより、前記電流の値が設定される。
【発明の効果】
【０００７】
本発明に係る表示装置によれば、表示素子に供給すべき電流値を短時間で設定することができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１は、本発明の実施の形態１に係るＥＬ表示装置１０の全体構成を示すブロック図である。ＥＬ表示装置１０は、ＥＬアレイ部２０と、ゲート線駆動回路３０と、ソースドライバ４０とを備えている。
【０００９】
ＥＬアレイ部２０は、行列状に配置された複数の画素２５を有している。また、ＥＬアレイ部２０の各行ごとにゲート線ＧＬが配置されており、各列ごとにデータ線ＤＬが配置されている。但し図１には、第１行の第１列及び第２列の画素２５と、これに対応するゲート線ＧＬ１及びデータ線ＤＬ１，ＤＬ２とが代表的に示されている。
【００１０】
ソースドライバ４０は、Ｎビットのディジタルデータである表示データＳＩＧによって段階的に設定される表示電流を、データ線ＤＬへ出力する。図１では一例として、表示データＳＩＧは、６ビットのデータである表示データビットＤ０〜Ｄ５によって構成されているものとする。
【００１１】
６ビットの表示データＳＩＧに基づいて、各画素２５において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）、及びＢ（Blue）の各１つの画素２５によって１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
【００１２】
ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、ＥＬ駆動回路８０とを備えている。
【００１３】
表示データＳＩＧは、画素２５ごとの表示輝度に対応してシリアルに生成される。すなわち、各タイミングにおける表示データビットＤ０〜Ｄ５は、ＥＬアレイ部２０の中の１つの画素２５における表示輝度を示している。
【００１４】
シフトレジスタ５０は、データ線選択信号ＳＨ１，ＳＨ２，・・・を生成し、表示データＳＩＧの設定が切り換えられる所定周期に同期したタイミングで、データラッチ回路５２に対して表示データビットＤ０〜Ｄ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される１行分の表示データＳＩＧを順に取り込んで保持する。
【００１５】
データラッチ回路５２にラッチされた１群の表示データＳＩＧは、１行分の表示データＳＩＧがデータラッチ回路５２に取り込まれたタイミングで、ラッチ信号ＬＴの活性化に応答してデータラッチ回路５４に伝達される。
【００１６】
階調電圧生成回路６０は、高電位ＶＤＨと低電位ＶＤＬとの間で直列に接続された６３個の分圧抵抗Ｒ１〜Ｒ６３を備えており、６４段階の階調電圧Ｖ１〜Ｖ６４が階調電圧ノードＮ1〜Ｎ64にそれぞれ与えられる。
【００１７】
デコード回路７０は、データラッチ回路５４にラッチされた表示データＳＩＧをデコードし、表示データＳＩＧに基づいて階調電圧Ｖ１〜Ｖ６４から表示電圧（Ｖ１〜Ｖ６４のうちの１つ）を選択して、デコード出力ノードＮｄに出力する。本実施の形態１において、デコード回路７０は、データラッチ回路５４にラッチされた表示データＳＩＧに基づいて、１行分の表示電圧を並列に出力する。なお、図１においては、第１列及び第２列のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ１，Ｎｄ２が代表的に示されている。
【００１８】
ＥＬ駆動回路８０は、デコード出力ノードＮｄ１，Ｎｄ２，・・・へ出力された各表示電圧に対応したアナログ電流を、データ線ＤＬ１，ＤＬ２，・・・にそれぞれ出力する。
【００１９】
図２は、図１に示したＥＬ駆動回路８０及び画素２５（図２における符号２５Ｐ）の構成を示す回路図である。図２では、説明の簡単化のため、各データ線ＤＬごとにＥＬ駆動回路８０が個別に設けられている例を示している。但し、ＥＬ駆動回路８０とデータ線ＤＬとの間に切り換えスイッチを配設することにより、１つのＥＬ駆動回路８０に複数のデータ線ＤＬを接続することもできる。これにより、１つのＥＬ駆動回路８０によって複数のデータ線ＤＬを駆動することが可能となる。
【００２０】
図２を参照して、ＥＬ駆動回路８０は、オフセットキャンセル回路１と、差動アンプ２と、ＰＭＯＳＦＥＴＱ２Ｐと、抵抗素子Ｒ０とを備えている。オフセットキャンセル回路１は、スイッチング素子Ｓ１〜Ｓ３と、キャパシタＣOFとを有している。
【００２１】
スイッチング素子Ｓ１の一端は入力ノードＮ１に接続されており、他端はノードＮ２に接続されている。スイッチング素子Ｓ３の一端は入力ノードＮ１に接続されており、他端はノードＮ３に接続されている。キャパシタＣOFの一方電極はノードＮ２に接続されており、他方電極はノードＮ３に接続されている。スイッチング素子Ｓ２の一端はノードＮ３に接続されており、他端は差動アンプ２の非反転入力端子に接続されている。ノードＮ２は、差動アンプ２の反転入力端子に接続されている。
【００２２】
ＰＭＯＳＦＥＴＱ２Ｐのソースはデータ線ＤＬに接続されており、ゲートは差動アンプ２の出力端子に接続されており、ドレインは出力ノードＮ４に接続されている。出力ノードＮ４は、差動アンプ２の非反転入力端子に接続されている。抵抗素子Ｒ０の一端は出力ノードＮ４に接続されており、他端は電源ノードＮ５に接続されている。
【００２３】
入力ノードＮ１には、階調電圧Ｖ１〜Ｖ６４の中から表示データＳＩＧに応じて選択された表示電圧が、入力電圧ＶIとして入力される。差動アンプ２はＰＭＯＳＦＥＴＱ２Ｐを含めて電圧フォロアモードで動作し、出力ノードＮ４には、入力電圧ＶIに等しい出力電圧ＶOが出力される。電源ノードＮ５には、図１に示した階調電圧生成回路６０の低電位ＶＤＬと等しい電位が印加されている。以下では、説明の容易化のため、低電位ＶＤＬは０Ｖであるものとする。
【００２４】
画素２５Ｐは、ＰＭＯＳＦＥＴＱ１Ｐと、キャパシタＣHと、スイッチング素子ＳＡ〜ＳＣと、ＥＬ表示素子等の電流駆動型の電界発光表示素子ＥＬ（図２ではダイオード素子として表記）とを有している。キャパシタＣHの一方電極はノードＮＣに接続されており、他方電極はノードＮＢに接続されている。ＰＭＯＳＦＥＴＱ１ＰのソースはノードＮＣに接続されており、ゲートはノードＮＢに接続されており、ドレインはノードＮＡに接続されている。スイッチング素子ＳＢの一端はノードＮＢに接続されており、他端はノードＮＡに接続されている。スイッチング素子ＳＣの一端はノードＮＡに接続されており、他端は表示素子ＥＬのアノードに接続されている。表示素子ＥＬのカソードは、ノードＮＤに接続されている。スイッチング素子ＳＡの一端はノードＮＡに接続されており、他端はデータ線ＤＬに接続されている。
【００２５】
ノードＮＣには高電位ＶＰＨが印加されており、ノードＮＤには低電位ＶＰＬが印加されている。スイッチング素子ＳＡ〜ＳＣはいずれもＭＯＳＦＥＴによって構成されており、ゲート線ＧＬ（図２には示さない）から供給されるゲート電圧によって、各ＭＯＳＦＥＴのオン／オフ（つまりスイッチング素子ＳＡ〜ＳＣのオン／オフ）がそれぞれ制御される。
【００２６】
以下、動作について説明する。まず、ゲート線ＧＬを駆動することにより、スイッチング素子ＳＡ，ＳＢをオンし、スイッチング素子ＳＣをオフする。また、入力電圧ＶIを入力ノードＮ１に入力し、スイッチング素子Ｓ１，Ｓ２をオンし、スイッチング素子Ｓ３をオフする。入力電圧ＶIは、スイッチング素子Ｓ１及びノードＮ２を介して差動アンプ２の反転入力端子に入力される。上記の通り、差動アンプ２はＰＭＯＳＦＥＴＱ２Ｐを含めて電圧フォロアモードで動作する。従って、ＰＭＯＳＦＥＴＱ２Ｐがオンするとともに、入力電圧ＶIに等しい出力電圧ＶOが出力ノードＮ４に出力される。ノードＮ５の電位はＶＤＬ（＝０Ｖ）であるため、抵抗素子Ｒ０の両端に出力電圧ＶOが印加される。
【００２７】
その結果、ノードＮＣから、画素２５Ｐ、データ線ＤＬ、ＰＭＯＳＦＥＴＱ２Ｐ、及び抵抗素子Ｒ０をこの順に介して、電源ノードＮ５に書き込み電流ＩELが流れる。書き込み電流ＩELの電流値（ＩEL）は、出力電圧ＶOと抵抗素子Ｒ０の抵抗値（Ｒ０）とに基づいて、
ＩEL＝ＶO／Ｒ０   ・・・・・・（１）
として与えられる。
【００２８】
ここで、出力電圧ＶOは入力電圧ＶIに等しいため、式（１）は、
ＩEL＝ＶI／Ｒ０   ・・・・・・（２）
と書き換えられる。抵抗値Ｒ０は予め設定された一定値であるため、式（２）から明らかなように、入力電圧ＶIに応じて電流値ＩELが直接設定されることとなる。
【００２９】
ここで、入力電圧ＶIと出力電圧ＶOとの間に差（オフセット電圧）が生じている場合について考える。スイッチング素子Ｓ２がオンしているため、入力電圧ＶIと出力電圧ＶOとの間にオフセット電圧が生じていると、そのオフセット電圧に相当する電圧がキャパシタＣOFの両端に印加されている。
【００３０】
スイッチング素子Ｓ１，Ｓ２をオフした後にスイッチング素子Ｓ３をオンすると、ノードＮ３の電位が、ＶOからＶIに変化する。キャパシタＣOFはノードＮ２とノードＮ３との間の電位差を保持するため、ノードＮ３の電位がＶOからＶIに変化したことに伴って、ノードＮ３の電位の変化分だけノードＮ２の電位も変化する。ノードＮ２の変化後の電位が差動アンプ２の反転入力端子に入力されることによってオフセット電圧が補正され、その結果、出力電圧ＶOが入力電圧ＶIに正確に等しくなる。なお、図２に示したオフセットキャンセル回路１の構成は一例であり、オフセット電圧が発生している場合にそれを補正できれば、どのような構成であっても良い。
【００３１】
画素２５Ｐにおいては、スイッチング素子ＳＢがオンされることによって、ＰＭＯＳＦＥＴＱ１Ｐがダイオード接続されている。そのため、書き込み電流ＩELが安定するのに十分な時間が経過して定常状態になると、キャパシタＣHの両端間の電圧は、入力電圧ＶIに応じた書き込み電流ＩELを駆動するのに必要な、ＰＭＯＳＦＥＴＱ１Ｐのゲート−ソース間電圧に等しくなる。キャパシタＣHは、この電圧を保持する。以上の動作により、画素２５Ｐへの書き込み電流ＩELの書き込みが完了する。
【００３２】
スイッチング素子ＳＡ，ＳＢをオフした後にスイッチング素子ＳＣをオンすると、キャパシタＣHが保持している電圧によってＰＭＯＳＦＥＴＱ１Ｐがオンし、書き込み電流ＩELに応じた電流が、ノードＮＣから、ＰＭＯＳＦＥＴＱ１Ｐ、ノードＮＡ、及びスイッチング素子ＳＣをこの順に介して、表示素子ＥＬに流れる。これにより、電流駆動型の表示素子ＥＬが発光する。
【００３３】
このように本実施の形態１に係る表示装置によれば、書き込み電流ＩELを画素２５Ｐへ書き込む際、表示データＳＩＧに応じた入力電圧ＶIに等しい出力電圧ＶOが、ＥＬ駆動回路８０の抵抗素子Ｒ０に印加され、これにより、書き込み電流ＩELの値が設定される。従って、従来の駆動回路のような基準電流Ｉ0によるキャパシタの充電を行う必要がないため、発光のために表示素子ＥＬに供給すべき電流値を、短時間で高速に設定することが可能となる。また、書き込み電流ＩELの電流値は、従来の駆動回路のような２進数で重み付けされた電流値の組合せに限定されないため、電流値のガンマ補正が困難になることを回避できる。
【００３４】
また、入力電圧ＶIと出力電圧ＶOとの間にオフセット電圧が生じている場合であっても、そのオフセット電圧をオフセットキャンセル回路１によって補正できるため、入力電圧ＶIの値に応じて書き込み電流ＩELの電流値を正確に設定することができる。
【００３５】
実施の形態２．
図３は、本発明の実施の形態２に係るＥＬ駆動回路８０の構成の一部を抜き出して示す回路図である。上記実施の形態１では、ＰＭＯＳＦＥＴＱ２Ｐを採用するとともに、差動アンプ２の反転入力端子にノードＮ２が接続されていた。これに対して本実施の形態２では、ＰＭＯＳＦＥＴＱ２Ｐの代わりにＮＭＯＳＦＥＴＱ２Ｎを採用するとともに、差動アンプ２の非反転入力端子にノードＮ２が接続されている。本実施の形態２において、差動アンプ２の反転入力端子はノードＮ４に接続されている。図３では省略しているが、本実施の形態２に係るＥＬ駆動回路８０のその他の構成は、上記実施の形態１と同様である。
【００３６】
但し、ＮＭＯＳＦＥＴＱ２Ｎのソース電圧はしきい値電圧分だけゲート電圧よりも低下することを考慮して、本実施の形態２に係る差動アンプ２の電源電圧は、上記実施の形態１よりも大きく設定する必要がある。
【００３７】
上記実施の形態１では、ＰＭＯＳＦＥＴＱ２Ｐと抵抗素子Ｒ０との直列接続体がインバータ回路を構成していた。これに対し、本実施の形態２において、ＮＭＯＳＦＥＴＱ２Ｎと抵抗素子Ｒ０との直列接続体は、インバータ回路を構成せず、電圧増幅度が１であるため、本実施の形態２に係る差動アンプ２は上記実施の形態１よりも発振しにくいという特徴がある。
【００３８】
実施の形態３．
上記実施の形態１ではＰＭＯＳＦＥＴＱ１Ｐを有する画素２５Ｐが採用されていたが、本実施の形態３では、ＮＭＯＳＦＥＴを有する画素が採用された例について説明する。
【００３９】
図４は、本実施の形態３に係る、ＥＬ駆動回路８０の一部の構成及び画素２５（図４における符号２５Ｎ）の構成を示す回路図である。
【００４０】
ノードＮ２は、差動アンプ２の反転入力端子に接続されている。ＮＭＯＳＦＥＴＱ２Ｎのソースはデータ線ＤＬに接続されており、ゲートは差動アンプ２の出力端子に接続されており、ドレインは出力ノードＮ４に接続されている。出力ノードＮ４は、差動アンプ２の非反転入力端子に接続されている。抵抗素子Ｒ０の一端は出力ノードＮ４に接続されており、他端は電源ノードＮ５に接続されている。電源ノードＮ５には、図１に示した階調電圧生成回路６０の高電位ＶＤＨと等しい電位が印加されている。図４では省略しているが、本実施の形態４に係るＥＬ駆動回路８０のその他の構成は、上記実施の形態１と同様である。
【００４１】
画素２５Ｎは、ＮＭＯＳＦＥＴＱ１Ｎと、キャパシタＣHと、スイッチング素子ＳＡ〜ＳＣと、表示素子ＥＬとを有している。キャパシタＣHの一方電極はノードＮＣに接続されており、他方電極はノードＮＢに接続されている。ＮＭＯＳＦＥＴＱ１ＮのソースはノードＮＣに接続されており、ゲートはノードＮＢに接続されており、ドレインはノードＮＡに接続されている。スイッチング素子ＳＢの一端はノードＮＢに接続されており、他端はノードＮＡに接続されている。スイッチング素子ＳＣの一端はノードＮＡに接続されており、他端は表示素子ＥＬのカソードに接続されている。表示素子ＥＬのアノードは、ノードＮＤに接続されている。スイッチング素子ＳＡの一端はノードＮＡに接続されており、他端はデータ線ＤＬに接続されている。
【００４２】
ノードＮＤには高電位ＶＰＨが印加されており、ノードＮＣには低電位ＶＰＬが印加されている。スイッチング素子ＳＡ〜ＳＣはいずれもＭＯＳＦＥＴによって構成されており、ゲート線ＧＬ（図４には示さない）によってそれぞれのオン／オフが制御される。
【００４３】
以下、動作について説明する。まず、ゲート線ＧＬを駆動することにより、スイッチング素子ＳＡ，ＳＢをオンし、スイッチング素子ＳＣをオフする。また、上記実施の形態１と同様に、入力電圧ＶIを入力ノードＮ１に入力し、スイッチング素子Ｓ１，Ｓ２をオンし、スイッチング素子Ｓ３をオフする。入力電圧ＶIは、スイッチング素子Ｓ１及びノードＮ２を介して差動アンプ２の反転入力端子に入力される。差動アンプ２はＮＭＯＳＦＥＴＱ２Ｎを含めて電圧フォロアモードで動作するため、ＮＭＯＳＦＥＴＱ２Ｎがオンするとともに、入力電圧ＶIに等しい出力電圧ＶOが出力ノードＮ４に出力される。
【００４４】
その結果、電源ノードＮ５から、抵抗素子Ｒ０、ＮＭＯＳＦＥＴＱ２Ｎ、データ線ＤＬ、及び画素２５Ｎをこの順に介して、ノードＮＣに書き込み電流ＩELが流れる。書き込み電流ＩELの電流値（ＩEL）は、電位ＶＤＨと出力電圧ＶOと抵抗素子Ｒ０の抵抗値（Ｒ０）とに基づいて、
ＩEL＝（ＶＤＨ−ＶO）／Ｒ０   ・・・・・・（３）
として与えられる。
【００４５】
ここで、出力電圧ＶOは入力電圧ＶIに等しいため、式（３）は、
ＩEL＝（ＶＤＨ−ＶI）／Ｒ０   ・・・・・・（４）
と書き換えられる。
【００４６】
また、本実施の形態３において、入力電圧ＶIは、高電位ＶＤＨを基準として、
ＶI＝ＶＤＨ−Ｖｎ   ・・・・・・（５）
と定義される。ここで、Ｖｎは、図１に示した階調電圧Ｖ１〜Ｖ６４の中から表示データＳＩＧに応じて選択された１つである。
【００４７】
式（４）と式（５）とから、
ＩEL＝Ｖｎ／Ｒ０   ・・・・・・（６）
という関係が得られる。
【００４８】
抵抗値Ｒ０は予め設定された一定値であるため、階調電圧Ｖｎに応じて電流値ＩELが直接設定されることとなる。
【００４９】
入力電圧ＶIと出力電圧ＶOとの間にオフセット電圧が生じている場合は、上記実施の形態１と同様に、オフセットキャンセル回路１によってオフセット電圧が補正される。
【００５０】
このように本実施の形態３に係るＥＬ駆動回路８０によっても、階調電圧Ｖｎに基づいて書き込み電流ＩELの電流値が設定されるため、上記実施の形態１と同様の効果を得ることができる。
【００５１】
実施の形態４．
図５は、本発明の実施の形態４に係るＥＬ駆動回路８０の構成の一部を抜き出して示す回路図である。上記実施の形態３では、ＮＭＯＳＦＥＴＱ２Ｎを採用するとともに、差動アンプ２の反転入力端子にノードＮ２が接続されていた。これに対して本実施の形態４では、ＮＭＯＳＦＥＴＱ２Ｎの代わりにＰＭＯＳＦＥＴＱ２Ｐを採用するとともに、差動アンプ２の非反転入力端子にノードＮ２が接続されている。本実施の形態４において、差動アンプ２の反転入力端子はノードＮ４に接続されている。本実施の形態４に係るＥＬ駆動回路８０のその他の構成は、上記実施の形態３と同様である。但し、本実施の形態４に係る差動アンプ２の電源電圧は、上記実施の形態３よりも大きく設定する必要がある。
【００５２】
上記実施の形態３では、ＮＭＯＳＦＥＴＱ２Ｎと抵抗素子Ｒ０との直列接続体がインバータ回路を構成していた。これに対し、本実施の形態４において、ＰＭＯＳＦＥＴＱ２Ｐと抵抗素子Ｒ０との直列接続体は、インバータ回路を構成せず、電圧増幅度が１であるため、本実施の形態４に係る差動アンプ２は上記実施の形態３よりも発振しにくいという特徴がある。
【００５３】
実施の形態５．
図６は、本発明の実施の形態５に係るＥＬ駆動回路８０の構成を示す回路図である。本実施の形態５に係るＥＬ駆動回路８０は、オフセットキャンセル回路４１と、ＮＭＯＳＦＥＴＱ２Ｎ及び抵抗素子Ｒ０を有するソースフォロア回路と、抵抗素子ＲOFと、スイッチング素子Ｓ９，Ｓ１１，Ｓ１２，Ｓ１４，Ｓ１５とを備えている。
【００５４】
オフセットキャンセル回路４１は、スイッチング素子Ｓ１３，Ｓ１６〜Ｓ１８と、キャパシタＣOF1，ＣOF2とを有している。スイッチング素子Ｓ１６の一端は入力ノードＮ１１に接続されており、他端はノードＮ１２に接続されている。スイッチング素子Ｓ１８の一端は入力ノードＮ１１に接続されており、他端はノードＮ１３に接続されている。キャパシタＣOF2の一方電極はノードＮ１２に接続されており、他方電極はノードＮ１３に接続されている。キャパシタＣOF1の一方電極はノードＮ１２に接続されており、他方電極はノードＮ１４に接続されている。スイッチング素子Ｓ１３の一端はノードＮ１２に接続されており、他端は電源ノードＮ２０に接続されている。スイッチング素子Ｓ１７の一端はノードＮ１３に接続されており、他端は出力ノードＮ１５に接続されている。
【００５５】
抵抗素子ＲOFの一端は電源ノードＮ１７に接続されており、他端はスイッチング素子Ｓ１１の一端に接続されている。スイッチング素子Ｓ１１の他端はノードＮ１６に接続されている。ＮＭＯＳＦＥＴＱ２ＮのドレインはノードＮ１６に接続されており、ゲートはノードＮ１４に接続されており、ソースは出力ノードＮ１５に接続されている。スイッチング素子Ｓ１２の一端はノードＮ１４に接続されており、他端はノードＮ１６に接続されている。スイッチング素子Ｓ１５の一端はノードＮ１６に接続されており、他端はデータ線ＤＬに接続されている。
【００５６】
スイッチング素子Ｓ９の一端は出力ノードＮ１５に接続されており、他端は抵抗素子Ｒ０の一端に接続されている。抵抗素子Ｒ０の他端は電源ノードＮ１８に接続されている。スイッチング素子Ｓ１４の一端は出力ノードＮ１５に接続されており、他端は電源ノードＮ１９に接続されている。
【００５７】
図６に示した画素２５Ｐの具体的な構成は、図２に示した画素２５Ｐの構成と同様である。
【００５８】
入力ノードＮ１１には、階調電圧Ｖ１〜Ｖ６４の中から表示データＳＩＧに応じて選択された表示電圧が、入力電圧ＶIとして入力される。ＮＭＯＳＦＥＴＱ２Ｎと抵抗素子Ｒ０との直列接続体はソースフォロア回路を構成し、出力ノードＮ１５には、入力電圧ＶIに等しい出力電圧ＶOが出力される。電源ノードＮ１８には、図１に示した階調電圧生成回路６０の低電位ＶＤＬと等しい電位が印加されている。以下では、説明の容易化のため、低電位ＶＤＬは０Ｖであるものとする。電源ノードＮ１９，Ｎ２０には低電位ＶＤＬが印加されており、電源ノードＮ１７には高電位Ｖが印加されている。
【００５９】
以下、動作について説明する。本実施の形態５に係るＥＬ駆動回路８０では、書き込み電流ＩELを画素２５Ｐへ書き込む前に、ＮＭＯＳＦＥＴＱ２Ｎのゲート電圧をしきい値電圧に設定するための動作が実行される。まず、スイッチング素子Ｓ１１〜Ｓ１４をオンし、他のスイッチング素子Ｓ９，Ｓ１５〜Ｓ１８をオフする。すると、電源ノードＮ１７から、抵抗素子ＲOF、スイッチング素子Ｓ１１、ＮＭＯＳＦＥＴＱ２Ｎ、及びスイッチング素子Ｓ１４をこの順に介して、電源ノードＮ１９に電流が流れる。流れる電流の電流値をＩとし、ＮＭＯＳＦＥＴＱ２Ｎのしきい値電圧、ゲート電圧、電流増幅係数をそれぞれＶTN、ＶG、βとすると、
Ｉ＝β・（ＶG−ＶTN）2／２   ・・・・・・（７）
となる。
【００６０】
式（７）は、以下の式（８）のように変形できる。
【００６１】
ＶG＝ＶTN＋√（２・Ｉ／β）   ・・・・・・（８）
βは十分大きく、Ｉは十分小さいため、式（８）より、ゲート電圧ＶGはしきい値電圧ＶTNよりもわずかに大きな値となる。
【００６２】
次に、スイッチング素子Ｓ１１〜Ｓ１４をオフし、スイッチング素子Ｓ９，Ｓ１５をオンすると、ゲート電圧ＶGはしきい値電圧ＶTNに等しくなる。つまり、ＮＭＯＳＦＥＴＱ２Ｎのゲート電圧ＶGがしきい値電圧ＶTNに設定される。また、この状態では書き込み電流ＩELは流れないため、出力電圧ＶOは、電源ノードＮ１８の電位ＶＤＬに等しい０（Ｖ）となる。
【００６３】
ゲート電圧ＶGがしきい値電圧ＶTNに設定されることにより、ＮＭＯＳＦＥＴＱ２Ｎのしきい値電圧ＶTNに起因する、入力電圧ＶIと出力電圧ＶOとの差をキャンセルすることができる。また、複数の駆動回路間でのしきい値電圧ＶTNのばらつきによる影響を排除することもできる。
【００６４】
その後、スイッチング素子Ｓ１６，Ｓ１７をオンすることにより、画素２５Ｐへの書き込み電流ＩELの書き込み動作が開始される。スイッチング素子Ｓ１６がオンされたことにより、入力電圧ＶIが入力ノードＮ１１からノードＮ１２に伝達され、ノードＮ１２の電位が０（Ｖ）からＶIだけ増加する。この増加分はキャパシタＣOF1を介してノードＮ１４に伝達され、ノードＮ１４の電位がＶTNからＶTN＋ＶIに上昇する。そして、入力電圧ＶIに等しい出力電圧ＶOが出力ノードＮ１５に出力される。
【００６５】
その結果、上記実施の形態１と同様に、画素２５Ｐから、データ線ＤＬ、ＮＭＯＳＦＥＴＱ２Ｎ、及び抵抗素子Ｒ０をこの順に介して、電源ノードＮ１８に書き込み電流ＩELが流れる。書き込み電流ＩELの電流値は、
ＩEL＝ＶO／Ｒ０＝ＶI／Ｒ０
で与えられるため、上記実施の形態１と同様に、入力電圧ＶIに応じて電流値ＩELが直接設定されることとなる。
【００６６】
ここで、ＮＭＯＳＦＥＴＱ２Ｎのドレイン電流の飽和特性や、ノードＮ１４に存在する寄生容量等に起因して、入力電圧ＶIと出力電圧ＶOとの間にオフセット電圧が生じている場合について考える。スイッチング素子Ｓ１７がオンしているため、入力電圧ＶIと出力電圧ＶOとの間にオフセット電圧が生じていると、そのオフセット電圧に相当する電圧がキャパシタＣOF2の両端に印加されている。
【００６７】
スイッチング素子Ｓ１６，Ｓ１７をオフした後にスイッチング素子Ｓ１８をオンすると、ノードＮ１３の電位が、ＶOからＶIに変化する。キャパシタＣOF2はノードＮ１２とノードＮ１３との間の電位差を保持するため、ノードＮ１３の電位がＶOからＶIに変化したことに伴って、ノードＮ１３の電位の変化分だけノードＮ１２の電位も変化する。ノードＮ１２の変化後の電位はキャパシタＣOF1を介してノードＮ１４に伝達され、これによりオフセット電圧が補正されて、出力電圧ＶOが入力電圧ＶIに正確に等しくなる。
【００６８】
その後は上記実施の形態１と同様に、画素２５Ｐへの書き込み電流ＩELの書き込みが実行される。
【００６９】
このように本実施の形態５に係る表示装置によれば、上記実施の形態１と同様の効果が得られることに加えて、図２に示した差動アンプ２の使用を回避できるため、上記実施の形態１と比較して消費電力を低減することができる。
【００７０】
実施の形態６．
上記実施の形態５に係るオフセットキャンセル回路４１では、オフセットキャンセル動作が１回のみ実行されるため、オフセット電圧の補正効果が不十分となる場合がある。本実施の形態６では、複数回のオフセットキャンセル動作を実行し得るオフセットキャンセル回路について説明する。
【００７１】
図７は、本発明の実施の形態６に係るＥＬ駆動回路８０の構成を示す回路図である。本実施の形態６に係るＥＬ駆動回路８０は、図６に示したオフセットキャンセル回路４１の代わりにオフセットキャンセル回路４２を備えており、その他の構成は上記実施の形態５と同様である。
【００７２】
オフセットキャンセル回路４２は、スイッチング素子Ｓ１３，Ｓ１６，Ｓ１７Ａ，Ｓ１７Ｂ，Ｓ１８Ａ，Ｓ１８Ｂと、キャパシタＣOF1，ＣOF2A，ＣOF2Bとを有している。スイッチング素子Ｓ１６の一端は入力ノードＮ１１に接続されており、他端はノードＮ１２に接続されている。スイッチング素子Ｓ１８Ａの一端は入力ノードＮ１１に接続されており、他端はノードＮ１３Ａに接続されている。キャパシタＣOF2Aの一方電極はノードＮ１２に接続されており、他方電極はノードＮ１３Ａに接続されている。キャパシタＣOF1の一方電極はノードＮ１２に接続されており、他方電極はノードＮ１４に接続されている。スイッチング素子Ｓ１３の一端はノードＮ１２に接続されており、他端は電源ノードＮ２０に接続されている。スイッチング素子Ｓ１７Ａの一端はノードＮ１３Ａに接続されており、他端は出力ノードＮ１５に接続されている。スイッチング素子Ｓ１８Ｂの一端は入力ノードＮ１１に接続されており、他端はノードＮ１３Ｂに接続されている。キャパシタＣOF2Bの一方電極はノードＮ１３Ａに接続されており、他方電極はノードＮ１３Ｂに接続されている。スイッチング素子Ｓ１７Ｂの一端はノードＮ１３Ｂに接続されており、他端は出力ノードＮ１５に接続されている。
【００７３】
以下、オフセットキャンセル回路４２によるオフセット電圧の補正動作について説明する。初期状態では、全てのスイッチング素子Ｓ１６，Ｓ１７Ａ，Ｓ１７Ｂ，Ｓ１８Ａ，Ｓ１８Ｂはオフされている。ＮＭＯＳＦＥＴＱ２Ｎのゲート電圧ＶGをしきい値電圧ＶTNに設定する動作（上記実施の形態５参照）が完了した後、スイッチング素子Ｓ１６，Ｓ１７Ａ，Ｓ１７Ｂをオンする。
【００７４】
次に、スイッチング素子Ｓ１６，Ｓ１７Ａをオフした後に、スイッチング素子Ｓ１８Ａをオンする。これにより、１回目のオフセットキャンセル動作が実行され、出力電圧ＶOが入力電圧ＶIに近付く。
【００７５】
次に、スイッチング素子Ｓ１７Ｂ，Ｓ１８Ａをオフした後に、スイッチング素子Ｓ１８Ｂをオンする。これにより、２回目のオフセットキャンセル動作が実行され、出力電圧ＶOが入力電圧ＶIにさらに近付く。あるいは、出力電圧ＶOが入力電圧ＶIに正確に等しくなる。
【００７６】
つまり、本実施の形態６に係るオフセットキャンセル回路４２は、上記実施の形態５に係るオフセットキャンセル回路４１を２段に直列接続し、オフセットキャンセル動作を２回実行することにより、オフセット電圧の補正効果を高めたものである。直列接続する段数をさらに増やすことにより、オフセット電圧の補正効果もさらに高まる。
【００７７】
このように本実施の形態６に係るオフセットキャンセル回路４２によれば、上記実施の形態５に係るオフセットキャンセル回路４１よりもオフセット電圧の補正効果を高めることができる。その結果、入力電圧ＶIに応じて書き込み電流ＩELの電流値をより正確に設定することが可能となる。
【００７８】
実施の形態７．
本実施の形態７では、上記実施の形態６とは異なる構成で、複数回のオフセットキャンセル動作を実行し得るオフセットキャンセル回路について説明する。
【００７９】
図８は、本発明の実施の形態７に係るＥＬ駆動回路８０の構成を示す回路図である。本実施の形態７に係るＥＬ駆動回路８０は、図６に示したオフセットキャンセル回路４１の代わりにオフセットキャンセル回路４３を備えており、その他の構成は上記実施の形態５と同様である。
【００８０】
オフセットキャンセル回路４３は、スイッチング素子Ｓ１３，Ｓ１６，Ｓ１７Ａ，Ｓ１７Ｂ，Ｓ１８Ａ，Ｓ１８Ｂと、キャパシタＣOF1，ＣOF2A，ＣOF2Bとを有している。スイッチング素子Ｓ１６の一端は入力ノードＮ１１に接続されており、他端はノードＮ１２に接続されている。スイッチング素子Ｓ１８Ａの一端は入力ノードＮ１１に接続されており、他端はノードＮ１３Ａに接続されている。キャパシタＣOF2Aの一方電極はノードＮ１２に接続されており、他方電極はノードＮ１３Ａに接続されている。キャパシタＣOF1の一方電極はノードＮ１２に接続されており、他方電極はノードＮ１４に接続されている。スイッチング素子Ｓ１３の一端はノードＮ１２に接続されており、他端は電源ノードＮ２０に接続されている。スイッチング素子Ｓ１７Ａの一端はノードＮ１３Ａに接続されており、他端は出力ノードＮ１５に接続されている。スイッチング素子Ｓ１８Ｂの一端は入力ノードＮ１１に接続されており、他端はノードＮ１３Ｂに接続されている。キャパシタＣOF2Bの一方電極はノードＮ１２に接続されており、他方電極はノードＮ１３Ｂに接続されている。スイッチング素子Ｓ１７Ｂの一端はノードＮ１３Ｂに接続されており、他端は出力ノードＮ１５に接続されている。
【００８１】
以下、オフセットキャンセル回路４３によるオフセット電圧の補正動作について説明する。初期状態では、スイッチング素子Ｓ１６，Ｓ１７Ａ，Ｓ１７Ｂ，Ｓ１８Ａ，Ｓ１８Ｂはオフされている。ＮＭＯＳＦＥＴＱ２Ｎのゲート電圧ＶGをしきい値電圧ＶTNに設定する動作（上記実施の形態５参照）が完了した後、スイッチング素子Ｓ１６，Ｓ１７Ａ，Ｓ１７Ｂをオンする。
【００８２】
次に、スイッチング素子Ｓ１６，Ｓ１７Ａをオフした後に、スイッチング素子Ｓ１８Ａをオンする。これにより、１回目のオフセットキャンセル動作が実行され、出力電圧ＶOが入力電圧ＶIに近付く。
【００８３】
次に、スイッチング素子Ｓ１７Ｂ，Ｓ１８Ａをオフした後に、スイッチング素子Ｓ１８Ｂをオンする。これにより、２回目のオフセットキャンセル動作が実行され、出力電圧ＶOが入力電圧ＶIにさらに近付く。あるいは、出力電圧ＶOが入力電圧ＶIに正確に等しくなる。
【００８４】
つまり、本実施の形態７に係るオフセットキャンセル回路４３は、上記実施の形態５に係るオフセットキャンセル回路４１を２段に並列接続し、オフセットキャンセル動作を２回実行することにより、オフセット電圧の補正効果を高めたものである。並列接続する段数をさらに増やすことにより、オフセット電圧の補正効果もさらに高まる。
【００８５】
このように本実施の形態７に係るオフセットキャンセル回路４２によれば、上記実施の形態５に係るオフセットキャンセル回路４１よりもオフセット電圧の補正効果を高めることができる。その結果、入力電圧ＶIに応じて書き込み電流ＩELの電流値をより正確に設定することが可能となる。
【００８６】
実施の形態８．
上記実施の形態５ではＰＭＯＳＦＥＴを有する画素２５Ｐが採用されていたが、本実施の形態８では、ＮＭＯＳＦＥＴを有する画素２５Ｎが採用された例について説明する。
【００８７】
図９は、本実施の形態８に係るＥＬ駆動回路８０の構成を示す回路図である。本実施の形態８に係るＥＬ駆動回路８０は、上記実施の形態５〜７と同様のオフセットキャンセル回路（図９では一部のみ図示している）と、ＰＭＯＳＦＥＴＱ２Ｐ及び抵抗素子Ｒ０を有するソースフォロア回路と、抵抗素子ＲOFと、スイッチング素子Ｓ９，Ｓ１１，Ｓ１２，Ｓ１４，Ｓ１５とを備えている。
【００８８】
抵抗素子ＲOFの一端は電源ノードＮ１７に接続されており、他端はスイッチング素子Ｓ１１の一端に接続されている。スイッチング素子Ｓ１１の他端はノードＮ１６に接続されている。ＰＭＯＳＦＥＴＱ２ＰのドレインはノードＮ１６に接続されており、ゲートはノードＮ１４に接続されており、ソースは出力ノードＮ１５に接続されている。スイッチング素子Ｓ１２の一端はノードＮ１４に接続されており、他端はノードＮ１６に接続されている。スイッチング素子Ｓ１５の一端はノードＮ１６に接続されており、他端はデータ線ＤＬに接続されている。
【００８９】
スイッチング素子Ｓ９の一端は出力ノードＮ１５に接続されており、他端は抵抗素子Ｒ０の一端に接続されている。抵抗素子Ｒ０の他端は電源ノードＮ１８に接続されている。スイッチング素子Ｓ１４の一端は出力ノードＮ１５に接続されており、他端は電源ノードＮ１９に接続されている。電源ノードＮ１８〜Ｎ２０には、図１に示した階調電圧生成回路６０の高電位ＶＤＨと等しい電位が印加されている。
【００９０】
図９に示した画素２５Ｎの具体的な構成は、図４に示した画素２５Ｎの構成と同様である。
【００９１】
本実施の形態８において、入力電圧ＶIは、高電位ＶＤＨを基準として上記の式（５）と同様に定義される。また、書き込み電流ＩELの電流値は、上記の式（６）と同様に与えられる。従って、階調電圧Ｖｎに基づいて書き込み電流ＩELの電流値が設定されるため、本実施の形態８に係るＥＬ駆動回路８０によっても、上記実施の形態５と同様の効果を得ることができる。
【００９２】
実施の形態９．
図１０は、本発明の実施の形態９に係るＥＬ駆動回路８０の構成を示す回路図である。本実施の形態９に係るＥＬ駆動回路８０は、インバータ回路ＩＮＶ１〜ＩＮＶ３と、抵抗素子ＲCと、キャパシタＣ１〜Ｃ４，ＣCと、スイッチング素子Ｓ２１〜Ｓ２７とを備えている。インバータ回路ＩＮＶ３は、ＰＭＯＳＦＥＴＱ２Ｐと、抵抗素子Ｒ０とを有している。抵抗素子ＲC及びキャパシタＣCは、縦続接続されたインバータ回路ＩＮＶ１〜ＩＮＶ３を有するリング回路の発振を防止するための回路として用いられている。
【００９３】
スイッチング素子Ｓ２１の一端は入力ノードＮ３０に接続されており、他端はノードＮ３１に接続されている。キャパシタＣ１の一方電極はノードＮ３１に接続されており、他方電極はノードＮ３２に接続されている。スイッチング素子Ｓ２２の一端は電源ノードＮ３９に接続されており、他端はノードＮ３２に接続されている。キャパシタＣ２の一方電極はノードＮ３２に接続されており、他方電極はノードＮ３３に接続されている。インバータ回路ＩＮＶ１の入力端子はノードＮ３３に接続されており、出力端子はノードＮ３４に接続されている。スイッチング素子Ｓ２３の一端はノードＮ３３に接続されており、他端はノードＮ３４に接続されている。
【００９４】
キャパシタＣ３の一方電極はノードＮ３４に接続されており、他方電極はノードＮ３５に接続されている。インバータ回路ＩＮＶ２の入力端子はノードＮ３５に接続されており、出力端子はノードＮ３６に接続されている。スイッチング素子Ｓ２４の一端はノードＮ３５に接続されており、他端はノードＮ３６に接続されている。キャパシタＣ４の一方電極はノードＮ３６に接続されており、他方電極はノードＮ３７に接続されている。
【００９５】
ＰＭＯＳＦＥＴＱ２Ｐのソースはデータ線ＤＬに接続されており、ゲートはノードＮ３７に接続されており、ドレインは出力ノードＮ３８に接続されている。抵抗素子Ｒ０の一端は出力ノードＮ３８に接続されており、他端は電源ノードＮ４２に接続されている。スイッチング素子Ｓ２５の一端はノードＮ３７に接続されており、他端は出力ノードＮ３８に接続されている。
【００９６】
スイッチング素子Ｓ２６の一端は出力ノードＮ３８に接続されており、他端はノードＮ４０に接続されている。抵抗素子ＲCの一端はノードＮ４０に接続されており、他端はキャパシタＣCの一方電極に接続されている。キャパシタＣCの他方電極は、電源ノードＮ４１に接続されている。スイッチング素子Ｓ２７の一端はノードＮ３１に接続されており、他端はノードＮ４０に接続されている。
【００９７】
図１０に示した画素２５Ｐの具体的な構成は、図２に示した画素２５Ｐの構成と同様である。
【００９８】
入力ノードＮ３０には、階調電圧Ｖ１〜Ｖ６４の中から表示データＳＩＧに応じて選択された表示電圧が、入力電圧ＶIとして入力される。電源ノードＮ４２には、図１に示した階調電圧生成回路６０の低電位ＶＤＬと等しい電位が印加されている。以下では、説明の容易化のため、低電位ＶＤＬは０Ｖであるものとする。電源ノードＮ４１には低電位ＶＤＬが印加されており、電源ノードＮ３９には正電位Ｖ３が印加されている。
【００９９】
以下、動作について説明する。まず、スイッチング素子Ｓ２１〜Ｓ２５をオンし、スイッチング素子Ｓ２６，２７をオフする。すると、インバータ回路ＩＮＶ１〜ＩＮＶ３の各入力端子の電圧が、インバータ回路ＩＮＶ１〜ＩＮＶ３の各しきい値電圧に等しく設定される。つまり、ノードＮ３３の電位がインバータ回路ＩＮＶ１のしきい値電圧に等しく設定され、ノードＮ３５の電位がインバータ回路ＩＮＶ２のしきい値電圧に等しく設定され、ノードＮ３７の電位がインバータ回路ＩＮＶ３のしきい値電圧に等しく設定される。
【０１００】
キャパシタＣ１は入力電圧ＶIと電位Ｖ３との差分電圧を保持し、キャパシタＣ２は電位Ｖ３とノードＮ３３の電位との差分電圧を保持する。つまり、キャパシタＣ１，Ｃ２は、入力電圧ＶIとインバータ回路ＩＮＶ１のしきい値電圧との差分電圧を保持する。キャパシタＣ３は、インバータ回路ＩＮＶ１のしきい値電圧と、インバータ回路ＩＮＶ２のしきい値電圧との差分電圧を保持する。同様に、キャパシタＣ４は、インバータ回路ＩＮＶ２のしきい値電圧と、インバータ回路ＩＮＶ３のしきい値電圧との差分電圧を保持する。
【０１０１】
次に、ゲート線ＧＬの活性化により書き込み電流ＩELが流れている状態で、スイッチング素子Ｓ２１〜Ｓ２５をオフし、スイッチング素子Ｓ２６，２７をオンする。インバータ回路ＩＮＶ１〜ＩＮＶ３は、出力電圧ＶOが入力電圧ＶIを下回る場合には出力電圧ＶOを上昇させるよう作用し、逆に出力電圧ＶOが入力電圧ＶIを上回る場合には出力電圧ＶOを低下させるよう作用する。このような現象を繰り返して、出力電圧ＶOは入力電圧ＶIに等しく収束し、安定する。出力電圧ＶOが安定した後は、書き込み電流ＩELの電流値は、
ＩEL＝ＶO／Ｒ０＝ＶI／Ｒ０
で与えられるため、上記実施の形態１と同様に、入力電圧ＶIに応じて電流値ＩELが直接設定されることとなる。その後は上記実施の形態１と同様に、画素２５Ｐへの書き込み電流ＩELの書き込みが実行される。
【０１０２】
このように本実施の形態９に係る表示装置によれば、上記実施の形態１と同様の効果が得られることに加えて、図２に示したオフセットキャンセル回路１の配設を省略できるため、駆動回路の回路構成の簡略化を図ることができる。但し、貫通電流を流しながらインバータ回路ＩＮＶ１〜ＩＮＶ３を動作させるため、消費電力は大きくなる。
【０１０３】
実施の形態１０．
上記実施の形態９ではＰＭＯＳＦＥＴを有する画素２５Ｐが採用されていたが、本実施の形態１０では、ＮＭＯＳＦＥＴを有する画素２５Ｎが採用された例について説明する。
【０１０４】
図１１は、本実施の形態１０に係るＥＬ駆動回路８０の構成を示す回路図である。ＮＭＯＳＦＥＴＱ２Ｎのソースはデータ線ＤＬに接続されており、ゲートはノードＮ３７に接続されており、ドレインは出力ノードＮ３８に接続されている。抵抗素子Ｒ０の一端は出力ノードＮ３８に接続されており、他端は電源ノードＮ４２に接続されている。電源ノードＮ４２には、高電位ＶＤＨが印加されている。スイッチング素子Ｓ２５の一端はノードＮ３７に接続されており、他端は出力ノードＮ３８に接続されている。本実施の形態１０に係るＥＬ駆動回路８０のその他の構成及び動作は、上記実施の形態９と同様である。また、図１０に示した画素２５Ｎの具体的な構成は、図４に示した画素２５Ｎの構成と同様である。
【０１０５】
本実施の形態１０において、入力電圧ＶIは、高電位ＶＤＨを基準として上記の式（５）と同様に定義される。また、書き込み電流ＩELの電流値は、上記の式（６）と同様に与えられる。従って、階調電圧Ｖｎに基づいて書き込み電流ＩELの電流値が設定されるため、本実施の形態１０に係るＥＬ駆動回路８０によっても、上記実施の形態９と同様の効果を得ることができる。
【０１０６】
実施の形態１１．
上記実施の形態１〜１０において、抵抗素子Ｒ０の抵抗値は、複数のＥＬ駆動回路８０間で同一の値であることが理想的である。回路間での抵抗値のばらつきが大きいと、画素２５に書き込まれる書き込み電流ＩELの電流値に偏差が生じ、表示色にむらが生じることになるからである。抵抗値のばらつきを小さくするためには、金属薄膜から成る抵抗素子を採用することが有効である。ところが、一般的な金属薄膜抵抗素子は抵抗率が小さく、上記実施の形態１〜１０で用いる抵抗素子Ｒ０の抵抗値（５００ｋΩ以上）を実現するためには、その平面形状を大きくする必要があり、専有面積が大きくなってしまう。そこで本実施の形態１１では、平面形状の増大を回避しつつ大きな抵抗値を実現し得る抵抗素子Ｒ０について説明する。
【０１０７】
図１２は、本実施の形態１１に係る抵抗素子Ｒ０の構造を示す断面図である。シリコン基板６上にシリコン酸化膜７が形成されており、シリコン酸化膜７上に抵抗素子８が形成されている。抵抗素子８の両端には、アルミニウムから成る金属配線９Ａ，９Ｂが接続されている。抵抗素子８は、クロム、酸素、及び窒素を含有し、酸素含有量が１０〜４０原子％であり、窒素含有量が１０〜２０原子％である金属薄膜として形成されている。このような材質を採用することにより、抵抗素子８の抵抗値を大きくすることができる。
【０１０８】
このように本実施の形態１１に係る表示装置によれば、抵抗値が大きく、かつＥＬ駆動回路間での抵抗値のばらつきが小さく、しかも平面形状が増大することもない抵抗素子Ｒ０を実現でき、表示色のむらの小さい表示装置を実現することができる。
【図面の簡単な説明】
【０１０９】
【図１】本発明の実施の形態１に係るＥＬ表示装置の全体構成を示すブロック図である。
【図２】本発明の実施の形態１に係るＥＬ駆動回路及び画素の構成を示す回路図である。
【図３】本発明の実施の形態２に係るＥＬ駆動回路の構成の一部を抜き出して示す回路図である。
【図４】本発明の実施の形態３に係る、ＥＬ駆動回路の一部の構成及び画素の構成を示す回路図である。
【図５】本発明の実施の形態４に係るＥＬ駆動回路の構成の一部を抜き出して示す回路図である。
【図６】本発明の実施の形態５に係るＥＬ駆動回路の構成を示す回路図である。
【図７】本発明の実施の形態６に係るＥＬ駆動回路の構成を示す回路図である。
【図８】本発明の実施の形態７に係るＥＬ駆動回路の構成を示す回路図である。
【図９】本発明の実施の形態８に係るＥＬ駆動回路の構成を示す回路図である。
【図１０】本発明の実施の形態９に係るＥＬ駆動回路の構成を示す回路図である。
【図１１】本発明の実施の形態１０に係るＥＬ駆動回路の構成を示す回路図である。
【図１２】本発明の実施の形態１１に係る抵抗素子の構造を示す断面図である。
【符号の説明】
【０１１０】
１，４１〜４３  オフセットキャンセル回路、２  差動アンプ、６０  階調電圧生成回路、８０  ＥＬ駆動回路、２５，２５Ｐ，２５Ｎ  画素、Ｑ２Ｐ  ＰＭＯＳＦＥＴ、Ｑ２Ｎ  ＮＭＯＳＦＥＴ、Ｒ０  抵抗素子、ＥＬ  表示素子、ＤＬ  データ線、ＩEL  書き込み電流、ＶI  入力電圧、ＶO  出力電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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