(57)【要約】【課題】低コストで、配線の腐食やコンタクト不良を防止し、ビア・ホールの微細化ができる多層配線構造を有する半導体装置を提供する。【解決手段】ＥＳＤ保護素子である縦型ツェナーダイオードのｎカソード領域２を取り囲むように第１ＬＯＣＯＳ膜４を形成し、ｎカソード領域２内に第２ＬＯＣＯＳ膜１１を形成し、この第１、第２ＬＯＣＯＳ膜４、１１上にビア・ホール２２、ビア・ホール２３を平坦化のために形成されたＳＯＧ膜８に接しないように形成し、このビア・ホール２２、２３を介して第１配線６と第２配線１０を接続することで、ＳＯＧ膜８による水分、ガス成分などの影響で、配線が腐食したりコンタクト不良を発生することを防止し、低コストで、ビア・ホールの微細化を図ることができる。【選択図】        図４
2006179631.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面層に形成した活性部と、該活性部を取り囲む第１ＬＯＣＯＳ膜と、該第１ＬＯＣＯＳ膜の端部による段差を平坦化する有機絶縁膜を有する半導体装置において、
前記活性部の表面に選択的に形成された第２ＬＯＣＯＳ膜と、前記第１ＬＯＣＯＳ膜上の一部と、前記第２ＬＯＣＯＳ膜上および前記活性部上に形成された第１導電膜と、該第１導電膜上と前記第１ＬＯＣＯＳ膜上に形成された第１絶縁膜と、該第１絶縁膜上の段差に形成された有機絶縁膜と、有機絶縁膜と第１絶縁膜を平坦化した上に形成された第２絶縁膜と、前記有機絶縁膜と接せず該第２絶縁膜の表面から第１絶縁膜を貫通し前記第２ＬＯＣＯＳ膜上に形成された前記第１導電膜に達する開口部と、該開口部で第２導電膜と第１導電膜とが接続されること特徴とする半導体装置。
【請求項２】
前記有機絶縁膜と接せず前記第２絶縁膜の表面から第１絶縁膜を貫通し前記第１ＬＯＣＯＳ膜上に形成された前記第１導電膜に達する開口部と、該開口部で第２導電膜と第１導電膜とが接続されることを特徴とする請求項１に記載された半導体装置。    
【請求項３】
半導体基板の表面層に形成した活性部と、該活性部を取り囲む第１ＬＯＣＯＳ膜と、該第１ＬＯＣＯＳ膜の端部による段差を平坦化する有機絶縁膜を有する半導体装置において、
前記第１ＬＯＣＯＳ膜上の一部と前記活性部上に形成された第１導電膜と、該第１導電膜上と前記第１ＬＯＣＯＳ膜上に形成された第１絶縁膜と、該第１絶縁膜上の段差に形成された有機絶縁膜と、有機絶縁膜と第１絶縁膜を平坦化した上に形成された第２絶縁膜と、前記有機絶縁膜と接せず前記第２絶縁膜の表面から第１絶縁膜を貫通し前記第１ＬＯＣＯＳ膜上に形成された前記第１導電膜に達する開口部と、該開口部で第２導電膜と第１導電膜とが接続されることを特徴とする半導体装置。
【請求項４】
前記第２ＬＯＣＯＳ膜を前記活性部の表面に複数個形成し、各第２ＬＯＣＯＳ膜上に前記開口部をそれぞれ形成することを特徴とする請求項１または２に記載する半導体装置。
【請求項５】
前記有機絶縁膜がＳＯＧ膜であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項６】
前記第１絶縁膜および第２絶縁膜がＰ−ＴＥＯＳ膜であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項７】
前記第１導電膜が前記第２導電膜よりも薄いことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＯＧ（Ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）膜で平坦化され、多層配線構造を有する半導体装置に関する。
【背景技術】
【０００２】
大電流を扱うパワー部とパワー部の動作を制御する回路部を併せ持つスマートパワーＩＣにおいて、微細化を進めるために、パワー部と回路部にそれぞれ厚さの異なる配線を適用している。微細化が必要な回路部は薄い配線を、大電流を扱うパワー部には厚い配線を用いている。パワー部の配線は回路部の配線の上に絶縁膜を介して形成されており、いわゆる多層配線構造になっている。
回路部の配線とパワー部の配線は絶縁膜によって絶縁されており、絶縁膜は例えば、Ｐ−ＴＥＯＳ（Ｐｌａｓｍａ  Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）膜、ＳＯＧ膜などから形成される。ＳＯＧ膜は主に、配線を形成する面の段差を埋めて平坦化することにより、配線のステップカバレッジを改善し、配線の多層化、高密度化を達成するために用いられる。
【０００３】
しかし、ＳＯＧ膜は水分やガス成分を発生させ、配線に腐食やコンタクト不良などの信頼性上の悪影響を与える。このためＳＯＧ膜は単独では用いられず、なるべく配線と接触しないようＰ−ＴＥＯＳ酸化膜などで覆われた構造で用いられる。パワー部の配線と回路部の配線は、絶縁膜に形成したビア・ホールなどの接続孔を介して上層の配線に接続される。
図１０は、従来の半導体装置の要部断面図である。この図は、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）保護用の縦型ツェナーダイオードの要部断面図である。この縦型ツェナーダイオードの外側には図示しない回路部が形成されている。
この縦型ツェナーダイオードのｎカソードコンタクト領域５３を取り囲むようにＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）膜５４とＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜５５で構成される絶縁膜が形成されている。そのため、ｎカソードコンタクト領域５３面と絶縁膜面とには段差が形成され、この段差を埋めるために、厚いＳＯＧ膜５８が形成される。カソード電極を含む第１配線５６は、ｎカソードコンタクト領域５３面とＢＰＳＧ膜５５面に形成され、この第１配線５６上には第１Ｐ−ＴＥＯＳ膜５７が形成され、その上に段差を埋めるＳＯＧ膜５８が形成される。このＳＯＧ膜５８は平坦化され、その上に第２Ｐ−ＴＥＯＳ膜５９が形成され、この第１Ｐ−ＴＥＯＳ膜５７とＳＯＧ膜５８と第２Ｐ−ＴＥＯＳ膜５９を貫通し、ｎカソードコンタクト領域５３上に形成された第１配線５６に達するようにビア・ホール７１（Ｖｉａ  Ｈｏｌｅ：接続孔）が形成される。第２Ｐ−ＴＥＯＳ膜５９上に第２配線６０が形成され、この第２配線６０はビア・ホール７１を充填し、第２配線６０の一部である接続導体６０ａによって第１配線５６と接続する。このように２層配線とするのは、１層目の配線である第１配線５６の厚みを薄くして微細化できるようにし、２層目の配線である第２配線６０の厚みを厚くして、電流容量を確保できるようにするためである。また、図中の５２はｎカソード領域、５２ａはｎカソード領域の一部で高濃度ｎ領域である。
【０００４】
従来、ｎカソードコンタクト領域５３上にビア・ホール７１を形成していたため、ＳＯＧ膜５８がビア・ホール７１の側壁に剥き出しになり、ＳＯＧ膜５８から発生する水分、ガス成分により、ＳＯＧ膜５８と接触する第２配線６０の一部である接続導体６０ａに腐食やコンタクト不良などが発生する。
このＳＯＧ膜と配線が接触するのを防止するために、ビア・ホールが形成されたＳＯＧ膜の側壁を吸湿性の低い酸化膜などの別の絶縁膜で覆い腐食やコンタクト不良を防止することが開示されている（例えば、特許文献１）。
また、１層目Ａｌ配線の上に絶縁膜とＳＯＧ膜および絶縁膜からなる第２の層間絶縁膜を形成し、第２の層間絶縁膜を部分的に開孔してスルーホールとし、その上に２層目Ａｌ配線を形成し、１層目Ａｌ配線の下部に、第１の層間絶縁膜を介して段差を増長する層を配置し、絶縁膜上のＳＯＧ膜の膜厚を低減させ、必要に応じてＳＯＧ膜のエッチバックを行い、スルーホール部（ビア・ホール部）のＳＯＧ膜の膜厚を低減することにより、スルーホールコンタクト抵抗の低減と平坦化作用の向上を図ることが開示されている（例えば、特許文献２）。
【０００５】
また、多層配線導電層を有する半導体装置において、半導体基体（半導体基板）上に、下層の第１の配線導電層を形成し、この第１の配線導電層を覆って第１の絶縁層を形成し、この第１の絶縁層上に、第１の絶縁層の表面に生じた段部の側面に有機絶縁層を形成し、平坦化し、さらにこの上に第２の絶縁層を形成した構成を有し、この第２の絶縁層上に、第２の配線導電層を形成する半導体装置であって、その第１の配線導電層にスリットを形成した構成とし、このスリット間を、第２の配線導電層によって、電気的に連結する構成とすることによって、第１の配線導電層のパターンが、半導体基体の表面のある部分に対し、有機絶縁層の塗布における流延を阻害する不都合を回避することができることが開示されている（例えば、特許文献３）。
【特許文献１】特開平６−５７１６号公報  第３図
【特許文献２】特開平６−１６３７２２号公報  第１図
【特許文献３】特開２０００−３０７１４６号公報  第２図
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、前記の特許文献１の方法の場合、配線の腐食やコンタクト不良は防止することはできるが、ＳＯＧ膜の側壁に別の絶縁膜を被覆する工程が必要となり製造コストが増大する。さらに、図１０に適用した場合は、厚いＳＯＧ膜にビア・ホールを形成するために、深いエッチングが必要となり、横方向にもエッチングが進みビア・ホールが広がってしまう。そのため、微細加工が必要な図示しない回路部などのビア・ホールを同時に形成した場合は、微細なビア・ホールが広がってしまい、ビア・ホールの微細加工が困難になる。
この発明の目的は、前記の課題を解決して、低コストで、配線の腐食やコンタクト不良を防止し、ビア・ホールの微細化ができる多層配線構造を有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
前記の目的を達成するために、半導体基板の表面層に形成した活性部と、該活性部を取り囲む第１ＬＯＣＯＳ膜と、該第１ＬＯＣＯＳ膜の端部による段差を平坦化する有機絶縁膜を有する半導体装置において、前記活性部の表面に選択的に形成された第２ＬＯＣＯＳ膜と、前記第１ＬＯＣＯＳ膜上の一部と、前記第２ＬＯＣＯＳ膜上および前記活性部上に形成された第１導電膜と、該第１導電膜上と前記第１ＬＯＣＯＳ膜上に形成された第１絶縁膜と、該第１絶縁膜上の段差に形成された有機絶縁膜と、有機絶縁膜と第１絶縁膜を平坦化した上に形成された第２絶縁膜と、前記有機絶縁膜と接せず該第２絶縁膜の表面から第１絶縁膜を貫通し前記第２ＬＯＣＯＳ膜上に形成された前記第１導電膜に達する開口部と、該開口部で第２導電膜と第１導電膜とが接続される構成とする。
また、前記有機絶縁膜と接せず前記第２絶縁膜の表面から第１絶縁膜を貫通し前記第１ＬＯＣＯＳ膜上に形成された前記第１導電膜に達する開口部と、該開口部で第２導電膜と第１導電膜とが接続されるとよい
また、半導体基板の表面層に形成した活性部と、該活性部を取り囲む第１ＬＯＣＯＳ膜と、該第１ＬＯＣＯＳ膜の端部による段差を平坦化する有機絶縁膜を有する半導体装置において、前記第１ＬＯＣＯＳ膜上の一部と前記活性部上に形成された第１導電膜と、該第１導電膜上と前記第１ＬＯＣＯＳ膜上に形成された第１絶縁膜と、該第１絶縁膜上の段差に形成された有機絶縁膜と、有機絶縁膜と第１絶縁膜を平坦化した上に形成された第２絶縁膜と、前記有機絶縁膜と接せず前記第２絶縁膜の表面から第１絶縁膜を貫通し前記第１ＬＯＣＯＳ膜上に形成された前記第１導電膜に達する開口部と、該開口部で第２導電膜と第１導電膜とが接続される構成とする。
【０００８】
また、前記第２ＬＯＣＯＳ膜を前記活性部の表面に複数個形成し、各第２ＬＯＣＯＳ膜上に前記開口部をそれぞれ形成することよい。
また、前記有機絶縁膜がＳＯＧ膜であるとよい。
また、前記第１絶縁膜および第２絶縁膜がＰ−ＴＥＯＳ膜であるとよい。
また、前記第１導電膜が前記第２導電膜よりも薄いとよい。
【発明の効果】
【０００９】
この発明において、ＬＯＣＯＳ膜上に第１の配線と第２の配線を接続するためのビア・ホールを形成することで、段差を埋めるＳＯＧ膜と配線との接触が回避され、配線の腐食やコンタクト不良を防止できる。
また、ＥＳＤ保護用ダイオードである縦型ツェナーダイオードのカソード領域内に第２のＬＯＣＯＳ膜を形成し、第１、第２の配線を接続する接続導体の本数を増加させて、通電断面積を増やすことで、ＥＳＤ破壊耐量を向上させることができる。
また、ＬＯＣＯＳ膜上にビア・ホールを形成することで、ビア・ホール形成のためのエッチングの深さを浅くすることができて、同時に形成する回路部のビア・ホールを微細加工することができる。
【発明を実施するための最良の形態】
【００１０】
発明の実施の最良の形態を以下の実施例にて説明する。
【実施例１】
【００１１】
図１は、この発明の第１実施例の半導体装置の要部断面図である。ｐアノード領域となるｐ基板１の表面層にｎカソード領域２を形成し、ｎカソード領域２の表面層に直列抵抗を小さくするために高濃度ｎ領域２ａを形成し、この高濃度ｎ領域２ａの表面層にさらに高濃度のｎカソードコンタクト領域３を形成する。高濃度ｎ領域２ａはｎカソード領域２の一部である。このｐ基板１とｎカソード領域２でＥＳＤ保護用の縦型ツェナ―ダイオードを構成する。ｎカソードコンタクト領域３を取り囲むようにして、第１ＬＯＣＯＳ膜４を形成する。第１ＬＯＣＯＳ膜４を覆うようにＢＰＳＧ膜５を形成する。ＢＰＳＧ膜５の上にカソード電極を兼ねた第１配線６を形成する。第１配線６の上に、例えば、第１Ｐ−ＴＥＯＳ膜７を形成する。第１Ｐ−ＴＥＯＳ膜７の上に、有機絶縁膜であるＳＯＧ膜８を形成して下地の段差を埋めて平坦化する。ＳＯＧ膜８を形成後、第１Ｐ−ＴＥＯＳ膜７表面の凹部以外にＳＯＧ膜８が残らないようにエッチバックする。さらにＳＯＧ膜８上に第２Ｐ−ＴＥＯＳ膜９を形成する。第１ＬＯＣＯＳ膜４上とｎカソードコンタクト領域３上の第１Ｐ−ＴＥＯＳ膜７と第２Ｐ−ＴＥＯＳ膜９を貫き第１配線６を露出させる接続孔であるビア・ホール２１を形成する。このビア・ホール２１の大きさをｎカソードコンタクト領域３上の第１Ｐ−ＴＥＯＳ膜７の凹部を埋めたＳＯＧ膜８が除去される大きさとする。第２Ｐ−ＴＥＯＳ膜９上に第２配線１０を形成する。第２配線１０はビア・ホール２１を介して、第２配線１０の一部である接続導体１０ａで第１配線６と接続する。
【００１２】
この実施例では、ビア・ホール２１でＳＯＧ膜８が除去されるため、ＳＯＧ膜８による水分、ガス成分などの影響から、ビア・ホール２１を充填する第２配線１０の一部である接続導体１０ａに腐食やコンタクト不良などの問題が発生することを防ぐことができる。  また、特許文献１の方法のように別の絶縁膜（例えば、ＳｉＯ2 膜）をＳＯＧ膜８の側壁に形成する必要がないために、製造コストは特許文献１の方法と比べて低くできる。また、図１０に比べて、ビア・ホール２１が大きくできるので、縦型ツェナーダイオードの動作抵抗を小さくできて、ＥＳＤ破壊耐量を増大させることができる。
しかし、ビア・ホール２１を形成するために深くエッチングする必要があり、そのため、微細加工が必要な図示しない回路部などではビア・ホールの加工寸法が大きくなり、微細加工が困難となる。つぎに、回路部の微細加工が可能となる方法について説明する。
【実施例２】
【００１３】
図２は、この発明の第２実施例の半導体装置の要部断面図である。ｐアノード領域となるｐ基板１の表面層にｎカソード領域２を形成し、ｎカソード領域２の表面層に直列抵抗を小さくするために高濃度ｎ領域２ａを形成し、この高濃度ｎ領域２ａの表面層にさらに高濃度のｎカソードコンタクト領域３を形成する。高濃度ｎ領域２ａはｎカソード領域２の一部である。このｐ基板１とｎカソード領域２でＥＳＤ保護用の縦型ツェナ―ダイオードを構成する。ｎカソードコンタクト領域３を取り囲むようにして、第１ＬＯＣＯＳ膜４を形成する。第１ＬＯＣＯＳ膜４を覆うようにＢＰＳＧ膜５を形成する。ＢＰＳＧ膜５の上にカソード電極を兼ねた第１配線６を形成する。第１配線６の上に、例えば、第１Ｐ−ＴＥＯＳ膜７を形成する。第１Ｐ−ＴＥＯＳ膜７の上に、有機絶縁膜であるＳＯＧ膜８を形成して下地の段差を埋めて平坦化する。ＳＯＧ膜８を形成後、第１Ｐ−ＴＥＯＳ膜７表面の凹部以外にＳＯＧ膜８が残らないようにエッチバックする。さらにＳＯＧ膜８上に第２Ｐ−ＴＥＯＳ膜９を形成する。第１ＬＯＣＯＳ膜４上の第１Ｐ−ＴＥＯＳ膜７と第２Ｐ−ＴＥＯＳ膜９を貫き第１配線６を露出させる接続孔であるビア・ホール２２を形成する。このビア・ホール２２の大きさは、ＳＯＧ膜８に接しない大きさとする。第２Ｐ−ＴＥＯＳ膜９上に第２配線１０を形成する。第２配線１０はビア・ホール２２を介して、第２配線１０の一部である接続導体１０ａで第１配線６と接続する。
【００１４】
この実施例では、ビア・ホール２２がＳＯＧ膜８と接しないため、ＳＯＧ膜８による水分、ガス成分などの影響から、ビア・ホール２２を充填する第２配線１０の一部である接続導体１０ａに腐食やコンタクト不良などの問題が発生することを防ぐことができる。
また、別の絶縁膜をＳＯＧ膜８の側壁に形成する必要がないために、製造コストは特許文献１の方法と比べて低くできる。
また、ビア・ホール２２を第１ＬＯＣＯＳ膜４とＢＰＳＧ膜５の上方に形成するため、ビア・ホール２２を形成するために深くエッチングする必要が無い。そのため、微細加工が必要な図示しない回路部などではビア・ホールの加工寸法を小さくできることから、微細加工ができる。
しかし、第１配線６と第２配線１０はビア・ホール２２に形成された第２配線１０の一部である接続導体１０ａで接続する。この接続導体１０ａはｎカソード領域２上に形成されず、その周囲に形成されるために、通電断面積が大きくできず、ｎカソード領域２の通電面積が広い大容量の縦型ツェナーダイオードの場合には動作抵抗が増大して、ＥＳＤ破壊耐量を向上させることが困難である。つぎに、これを解決する方法について説明する。
【実施例３】
【００１５】
図３は、この発明の第３実施例の半導体装置の要部断面図である。ｐアノード領域となるｐ基板１の表面層にｎカソード領域２を形成し、ｎカソード領域２の表面層に直列抵抗を小さくするために高濃度ｎ領域２ａを形成し、この高濃度ｎ領域２ａの表面層にさらに高濃度のｎカソードコンタクト領域３を形成する。高濃度ｎ領域２ａはｎカソード領域２の一部である。このｐ基板１とｎカソード領域２でＥＳＤ保護用の縦型ツェナ―ダイオードを構成する。ｎカソードコンタクト領域３を取り囲むようにして、第１ＬＯＣＯＳ膜４を形成する。第１ＬＯＣＯＳ膜４を覆うようにＢＰＳＧ膜５を形成する。また、縦型ツェナーダイオードの高濃度ｎ領域２ａ内に第２ＬＯＣＯＳ膜１１を形成する。第２ＬＯＣＯＳ膜１１を覆うようにＢＰＳＧ膜５ａを形成する。第１ＬＯＣＯＳ膜４と第２ＬＯＣＯＳ膜１１を同じ工程で形成する。また、ＢＰＳＧ膜５とＢＰＳＧ膜５ａは同じ工程で形成される。ＢＰＳＧ膜５、５ａの上に第１配線６を形成する。第１配線６の上に例えば第１Ｐ−ＴＥＯＳ膜７を形成する。第１Ｐ−ＴＥＯＳ膜７の上に、有機絶縁膜であるＳＯＧ膜８を形成して下地の段差を埋めて平坦化する。ＳＯＧ膜８を形成後、第１Ｐ−ＴＥＯＳ膜７表面の凹部以外にＳＯＧ膜８が残らないようにエッチバックする。さらにＳＯＧ膜８上に第２Ｐ−ＴＥＯＳ膜９を形成する。第２ＬＯＣＯＳ膜１１上の第１Ｐ−ＴＥＯＳ膜７と第２Ｐ−ＴＥＯＳ膜９を貫き第１配線６を露出させるビア・ホール２３を形成する。第２Ｐ−ＴＥＯＳ膜９上に第２配線１０を形成する。第２配線１０はビア・ホール２３を介して、接続導体１０ａで第１配線６と接続する。
【００１６】
この実施例では、第１実施例と同様に、ビア・ホール２３の側壁にＳＯＧ膜８が露出することが無いため、ＳＯＧ膜８による水分、ガス成分などの影響から、ビア・ホール２３を充填する第２配線１０の一部である接続導体１０ａに腐食やコンタクト不良などの問題が発生することを防ぐことができる。また、別の絶縁膜をＳＯＧ膜８の側壁に形成する必要がないために、製造コストは特許文献１の方法と比べて低くできる。
また、第２実施例と同様に、ビア・ホール２３を第２ＬＯＣＯＳ膜１１とＢＰＳＧ膜５ａ上に形成するため、ビア・ホール２３を形成するために深くエッチングする必要が無い。そのため、微細加工が必要な回路部などではビア・ホールの加工寸法を小さく出来ることから、微細加工に有利である。
【実施例４】
【００１７】
図４は、この発明の第４実施例の半導体装置の要部断面図である。これは、図２のビア・ホール２２と図３のビア・ホール２３の両方を形成した場合である。このビア・ホール２２、２３は同じ工程で形成される。
また、図２および図３の場合より接続導体１０ａの本数が増加し、縦型ツェナーダイオードの動作抵抗を小さくできて、ＥＳＤ破壊耐量を向上させることができる。また、その他の効果は図２および図３の場合と同様である。
図５、図６は、図３、図４の半導体装置にそれぞれ対応する要部平面図である。図５、図６では、ｎカソードコンタクト領域３と第１ＬＯＣＯＳ膜４と高濃度ｎ領域２ａ内に形成された第２ＬＯＣＯＳ膜１１と、ビア・ホール２２、ビア・ホール２３のみを示す。図３および図４では断面構造を説明するために第２ＬＯＣＯＳ膜１１を１つの領域にしか形成していない様に記述したが、図５、図６では複数の領域（ここでは４つの領域）に形成した場合を示した。このように複数の領域に第２ＬＯＣＯＳ膜１１を形成することで、ビア・ホール２３の個数を増大させることができて、その結果、接続導体１０ａでの通電断面積が大きくなり、また、ｎカソードコンタクト領域３とビア・ホール２２、２３との距離が短くなるため、動作抵抗を低下させることができる。
【００１８】
図７、図８は、図５、図６とは異なる要部平面図である。図７、図８では、ｎカソードコンタクト領域３と第１ＬＯＣＯＳ膜４と高濃度ｎ領域２ａ内に形成された第２ＬＯＣＯＳ膜１１と、ビア・ホール２２、ビア・ホール２３のみを示す。図５、図６と異なる点は、ｎカソードコンタクト領域３が第２ＬＯＣＯＳ膜１１に囲まれるように配置されている点である。このように形成しても、図５、図６と同様に、接続導体１０ａでの通電断面積が大きくなり、また、ｎカソードコンタクト領域３とビア・ホール２２、２３との距離が短くなるため、動作抵抗を低下させることができる。
図９は、図３の半導体装置において、第１ＬＯＣＯＳ膜４に囲まれた領域に占める第２ＬＯＣＯＳ膜１１の割合に対するＥＳＤ破壊耐量を示す図である。ＥＳＤ破壊耐量は、第２ＬＯＣＯＳ膜１１の割合が０．２未満および０．８を越えると小さくなり、その間はほぼ一定となる。これは割合が０．２未満の場合は、ビア・ホール２３の面積が小さくなり過ぎて、電流密度が増大して熱破壊を起こし、０．８を越える場合は、ｎカソードコンタクト領域３の面積が小さくなり過ぎて、電流密度が増大して熱破壊するためである。
【００１９】
また、０．２以上で０．８以下の範囲はビア・ホール２３の面積が増大し、一方、ｎカソードコンタクト領域３の面積は小さくなるので、互いの効果が相殺されてＥＳＤ破壊耐量は一定となる。そのため、この割合は０．２以上で０．８以下に設定すると高いＥＳＤ破壊耐量を得ることができる。
また、図４の半導体装置の場合は、ビア・ホール２２があるため、図３の半導体装置の場合よりＥＳＤ破壊耐量は大きくなる。
尚、本実施例において、絶縁膜の例として、ＢＰＳＧ膜やＰ−ＴＥＯＳ膜としたが、これに限定することは無く、適宜変更できる。また、適用デバイスの例として縦型ツェナーダイオードを示したが、これに限定するものではなく、大面積のコンタクト部を持つデバイスに対し有効に適用することができる。
【００２０】
尚、図３、図４の半導体装置は縦型素子である縦型ツェナーダイオードで説明したが、横型素子である横型ＭＯＳＦＥＴなどであっても構わない。その場合はカソード電極はソース電極、ドレイン電極などに分離される。
【図面の簡単な説明】
【００２１】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】この発明の第２実施例の半導体装置の要部断面図
【図３】この発明の第３実施例の半導体装置の要部断面図
【図４】この発明の第４実施例の半導体装置の要部断面図
【図５】図３の半導体装置にそれぞれ対応する要部平面図
【図６】図４の半導体装置にそれぞれ対応する要部平面図
【図７】図５と異なる要部平面図
【図８】図６と異なる要部平面図
【図９】図３の半導体装置において、第１ＬＯＣＯＳ膜４に囲まれた領域に占める第２ＬＯＣＯＳ膜１１の割合に対するＥＳＤ破壊耐量を示す図
【図１０】従来の半導体装置の要部断面図
【符号の説明】
【００２２】
１    ｐ基板（ｐアノード領域）
２    ｎカソード領域
２ａ  高濃度ｎ領域（ｎカソード領域の一部）
３    ｎカソードコンタクト領域
４    第１ＬＯＣＯＳ膜
５、５ａ  ＢＰＳＧ膜
６    第１配線
７    第１Ｐ−ＴＥＯＳ膜
８    ＳＯＧ膜
９    第２Ｐ−ＴＥＯＳ膜
１０    第２配線
１０ａ  接続導体
１１    第２ＬＯＣＯＳ膜
２１    ビア・ホール
２２    ビア・ホール
２３    ビア・ホール
【図１】
2006179631.tif 000003
【図２】
2006179631.tif 000004
【図３】
2006179631.tif 000005
【図４】
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【図５】
2006179631.tif 000007
【図６】
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【図７】
2006179631.tif 000009
【図８】
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【図９】
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【図１０】
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