(57)【要約】【課題】デュアルダマシン構造を形成する際、層間絶縁膜の低誘電率化を図ることが可能な半導体装置の製造方法および半導体装置を提供する。【解決手段】基板11上に第１絶縁膜9、第２絶縁膜10、第１マスク形成層31、第２マスク形成層32、第３マスク形成層33、第４マスク形成層34を順次成膜し、第４マスク形成層34をパターンニングして、配線溝パターンを有する第４マスク34'を形成し、この上部にレジストマスクを形成して第２絶縁膜10までをエッチングし、接続孔を開口する。第４マスク34’上から第３マスク形成層33をエッチングして配線溝パターンを有する第３マスクを形成し、第１絶縁膜9を途中まで接続孔を掘り下げる。第４マスク34’上から第２マスク形成層32をエッチングして配線溝パターンを有する第２マスクを形成し、接続孔の底部に残存する第１絶縁膜9を除去する。第２マスク上から第２絶縁膜10をエッチングして配線溝を形成した後、第２マスクを除去する。【選択図】図１
2006253645.tif 000002
【特許請求の範囲】
【請求項１】
酸化シリコンよりも比誘電率の低い低誘電材料膜を含む絶縁膜を備えた半導体装置の製造方法であって、
（イ）表面側に導電層パターンが設けられた基板上に、配線層間の絶縁膜として低誘電材料からなる第１絶縁膜、および配線間の絶縁膜として前記第１絶縁膜とは異なる低誘電材料からなる第２絶縁膜を順次形成する工程と、
（ロ）前記第２絶縁膜上に、当該第２絶縁膜とは異なる低誘電材料からなる第１マスク形成層、当該第１マスク形成層とは異なる絶縁材料からなる第２マスク形成層、当該第２マスク形成層とは異なる絶縁材料からなる第３マスク形成層および当該第３マスク形成層とは異なる絶縁材料からなる第４マスク形成層を順次形成する工程と、
（ハ）前記第４マスク形成層をパターンニングして配線溝パターンを有する第４マスクを形成する工程と、
（ニ）前記第４マスク上を含む前記第３マスク形成層上に、接続孔パターンを有するレジストマスクを形成する工程と、
（ホ）前記レジストマスクをエッチングマスクとして前記第４マスク、前記第３マスク形成層、第２マスク形成層、第１マスク形成層をエッチングし、さらに、第２絶縁膜をエッチングして接続孔を開口する工程と、
（ヘ）前記第４マスクをエッチングマスクとして、前記第３マスク形成層をエッチングして配線溝パターンを有する第３マスクを形成するとともに、前記第１絶縁膜の途中までをエッチングして前記接続孔を掘り下げる工程と、
（ト）前記第４マスクおよび前記第３マスクをエッチングマスクとして、前記第２マスク形成層をエッチングして配線溝パターンを有する第２マスクを形成し、前記接続孔の底部に残存する前記第１絶縁膜をエッチングして前記接続孔を前記基板に達する状態まで掘り下げるとともに、前記第４マスクを除去する工程と、
（チ）前記第３マスクをエッチングマスクとして、第１マスク形成層をエッチングし、配線溝パターンを有する第１マスクを形成する工程と、
（リ）前記第３マスクを除去した後、前記第２マスクをエッチングマスクとして、前記第２絶縁膜に配線溝を形成する工程と、
（ヌ）前記配線溝を形成した後に、第２マスクを除去する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記工程（イ）では、前記工程（ト）および前記工程（チ）のエッチングにより前記基板が掘り込まれることを阻止するエッチング阻止膜を前記基板上に形成し、当該エッチング阻止膜上に前記第１絶縁膜と前記第２絶縁膜とを順次形成するとともに、
前記工程（ト）では、前記接続孔を前記エッチング阻止膜に達する状態まで堀り下げ、
前記工程（リ）では、前記第３マスクとともに前記エッチング阻止膜を除去する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記エッチング阻止膜は、前記基板上に設けられるとともに前記導電層パターンからの導電材料の拡散を防止する第１エッチング阻止膜と、当該第１エッチング阻止膜上に設けられる第２エッチング阻止膜とからなり、
前記第２のエッチング阻止膜は、前記工程（チ）のエッチングにおいて、前記第１エッチング阻止膜よりもエッチングされ難い材質で形成されている
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第２エッチング阻止膜は、シリコン含有率の高い酸化シリコンで形成されている
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記工程（リ）と前記工程（ヌ）との間に、前記第２マスクおよび前記第１マスクの配線溝パターン、前記配線溝および前記接続孔を埋め込む状態で、前記第２マスク上に導電膜を形成する工程を行い、
前記工程（ヌ）では、ＣＭＰ法により、配線パターンとして余分な前記導電膜を除去するとともに前記第２マスクを除去する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記工程（ヌ）では、前記第２マスクを前記第１マスク上の全域または一部に薄膜状に残存させた状態で、前記第２マスクを除去する
ことを特徴とする半導体装置の製造方法。
【請求項７】
酸化シリコンよりも比誘電率の低い低誘電材料膜を含む絶縁膜を備えた半導体装置の製造方法であって、
（イ）表面側に導電層パターンが設けられた基板上に、配線層間の絶縁膜として低誘電材料からなる第１絶縁膜、および配線間の絶縁膜として前記第１絶縁膜とは異なる低誘電材料からなる第２絶縁膜を順次形成する工程と、
（ロ）前記第２絶縁膜上に、当該第２絶縁膜とは異なる低誘電材料からなる第１マスク形成層、当該第１マスク形成層とは異なる絶縁材料からなる第２マスク形成層、当該第２マスク形成層とは異なる絶縁材料からなる第３マスク形成層および当該第３マスク形成層とは異なる絶縁材料からなる第４マスク形成層を順次形成する工程と、
（ハ）前記第４マスク形成層、前記第３マスク形成層および前記第２マスク形成層をパターンニングして、当該第４マスク形成層、当該第３マスク形成層および当該第２マスク形成層に接続孔パターンを形成する工程と、
（ニ）接続孔パターンが設けられた前記第４マスク形成層上に、配線溝パターンを有するレジストマスクを形成する工程と、
（ホ）前記レジストマスクをエッチングマスクとして、前記第４マスク形成層をエッチングし、配線溝パターンを有する第４マスクを形成する工程と、
（ヘ）接続孔パターンを有する前記第３マスク形成層および前記第２マスク形成層をエッチングマスクとして、前記第１マスク形成層をエッチングして当該第１マスク形成層に接続孔パターンを形成するとともに、前記第４マスクをエッチングマスクとして、前記第３マスク形成層をエッチングして配線溝パターンを有する第３マスクを形成する工程と、
（ト）接続孔パターンを有する前記第２マスク形成層をエッチングマスクとして、前記第２絶縁膜に接続孔を開口する工程と、
（チ）前記第４マスクおよび前記第３マスクをエッチングマスクとして、前記第２マスク形成層をエッチングして、配線溝パターンを有する第２マスクを形成し、前記接続孔を前記第１絶縁膜の途中まで掘り下げるとともに、前記第４マスクを除去する工程と、
（リ）前記第３マスクをエッチングマスクとして、第１マスク形成層をエッチングし、配線溝パターンを有する第１マスクを形成するとともに、前記接続孔の底部に残存する前記第１絶縁膜をエッチングして前記接続孔を前記基板に達する状態まで掘り下げる工程と、
（ヌ）前記第３マスクを除去した後、前記第２マスクをエッチングマスクとして、前記第２絶縁膜に配線溝を形成する工程と、
（ル）前記配線溝を形成した後に、第２マスクを除去する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記工程（ヌ）と前記工程（ル）との間に、前記第２マスクおよび前記第１マスクの配線溝パターン、前記配線溝および前記接続孔を埋め込む状態で、前記第２マスク上に導電膜を形成する工程を行い、
前記工程（ル）では、ＣＭＰ法により、配線パターンとして余分な前記導電膜を除去するとともに前記第２マスクを除去する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項９】
酸化シリコンよりも比誘電率の低い低誘電材料膜を含む絶縁膜を備えた半導体装置であって、
表面側に導電層パターンを有する基板上に設けられた低誘電材料からなる第１絶縁膜と、
前記第１絶縁膜上に設けられた当該第１絶縁膜とは異なる低誘電材料からなる第２絶縁膜と、
前記第２絶縁膜上に設けられた当該第２絶縁膜とは異なる低誘電材料からなる第３絶縁膜と、
前記第１絶縁膜に前記基板に達する状態で設けられたヴィアと、
前記第２絶縁膜および前記第３絶縁膜に前記ヴィアに達する状態で設けられた配線と、
前記第３絶縁膜上の一部または全域に設けられ、当該第３絶縁膜とは異なる絶縁材料からなる薄膜状の第４絶縁膜とを備えた
ことを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記基板上には、前記第１絶縁膜のエッチングの際に前記基板が掘り込まれることを阻止するエッチング阻止膜を介して前記第１絶縁膜が設けられている
ことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記エッチング阻止膜は、前記基板上に設けられるとともに前記導電層パターンからの導電材料の拡散を防止する第１エッチング阻止膜と、当該第１エッチング阻止膜上に設けられる第２エッチング阻止膜とからなり、
前記第２のエッチング阻止膜は、シリコン含有率の高い酸化シリコンで形成されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、さらに詳しくは、低誘電率化された層間絶縁膜に良好な形状のデュアルダマシン構造の多層配線構造を備えた半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体装置の微細化、高集積化に伴い、配線の時定数に起因する電気信号の遅れが深刻な問題となっている。そこで、多層配線構造で用いられる導電層には、アルミニウム（Ａｌ）系合金の配線に代わり、低電気抵抗の銅（Ｃｕ）配線が導入されるようになっている。Ｃｕは、従来の多層配線構造に使われているＡｌなどの金属材料とは異なって、ドライエッチングによるパターンニングが困難なため、絶縁膜に配線溝を形成し、配線溝にＣｕ膜を埋め込むことにより配線パターンを形成するダマシン法が一般にＣｕ多層配線構造に適用されている。特に、デュアルダマシン法は、接続孔と配線溝とを形成した上で、Ｃｕ埋め込みを接続孔と配線溝とに同時に行う方法であって、工程数の削減に有効であることから注目されている（例えば、特許文献１参照）。
【０００３】
また、高集積半導体装置では、配線間容量の増大が半導体装置の動作速度の低下を招くために、低誘電材料を層間絶縁膜に用いて配線間容量の増大を抑制した微細な多層配線が不可欠となっている。低誘電材料としては、ポリアリールエーテル（ＰＡＥ）に代表される有機系のポリマーや、ハイドロゲンシルセキオサン（ＨＳＱ）、メチルシルセスキオキサン（ＭＳＱ）に代表される無機系材料などの比誘電率２．７前後の低誘電材料に加え、近年では、それらを多孔質化させて比誘電率を２．２前後とした低誘電材料の適用も試みられている。
【０００４】
ところで、デュアルダマシン法を低誘電率材料膜を有する層間絶縁膜に適用する場合、以下の技術的な制約を解決することが必要である。
【０００５】
第１には、低誘電材料膜の組成がパターンニングに用いられるレジストの組成に近いために、レジスト除去プロセスの際に低誘電材料膜も損傷を受け易いことが挙げられる。具体的には、レジストマスクを用いてエッチングを行った後のレジスト剥離処理や、処理済みのレジストマスクが製品規格を満たさない場合のレジスト再生処理などを行う際、低誘電材料膜に対する損傷を抑制できることが不可欠である。
【０００６】
また、第２には、配線と接続孔との間で合わせ余裕を持たないボーダレス構造への適用が可能なことである。半導体装置の微細化に伴い、０．１８μｍ世代以降の多層配線では、ボーダレス構造に対応出来る加工プロセスを採用することが大前提となっている。従って、低誘電材料を含む層間絶縁膜にデュアルダマシン法による配線溝と接続孔の同時形成を行う場合でも、合わせずれによるヴィア抵抗の変動が少ないプロセスであることが重要である。
【０００７】
そして、第３には、配線溝を深さ制御性良く形成するには、配線溝の底部近くに層間絶縁膜とのエッチング選択比が確保出来る層を介在させることが望ましいものの、比誘電率の比較的高い層を適用した場合、配線間容量が増加することになる。したがって、配線溝の形成を制御しつつ、しかも容量増加を抑えることが可能な低誘電材料層間構造のデュアルダマシンプロセスが要求されている。
【０００８】
上述したような技術的な制約を解決できるデュアルダマシン法として、次の図１７〜図１９の製造工程断面図を用いて説明する方法が提案されている（例えば、特許文献２参照）。
【０００９】
まず、図１７（ａ）に示すように、シリコン基板１に堆積された下地絶縁膜２上にポリアリールエーテル（ＰＡＥ）膜３とシリコン酸化膜（ＳｉＯ2）４からなる積層膜を配線間絶縁膜として成膜する。次いで、この配線間絶縁膜に設けられた配線溝５に、バリア膜６を介して銅（Ｃｕ）膜の埋め込み配線（Ｃｕ配線）７を形成する。その後、Ｃｕ配線７上およびＳｉＯ2膜４上に、炭化シリコン（ＳｉＣ）からなるエッチング阻止膜８を形成する。このエッチング阻止膜８は、Ｃｕの拡散防止膜およびＣｕの酸化防止膜としても機能する。
【００１０】
続いて、エッチング阻止膜８上に、ＭＳＱ、すなわち炭素含有シリコン酸化膜（ＳｉＯＣ膜）からなる第１絶縁膜９、有機絶縁膜としてＰＡＥからなる第２絶縁膜１０を成膜する。続いて、ＳｉＯ2からなる第１マスク形成層１１、シリコン窒化膜（ＳｉＮ）からなる第２マスク形成層１２、ＳｉＯ2からなる第３マスク形成層１３を順次成膜する。さらに、配線溝パターンを有するレジストマスク１４を第３マスク形成層１３上に形成する。
【００１１】
次に、図１７（ｂ）に示すように、レジストマスク１４（前記図１７（ａ）参照）をエッチングマスクとして用いたドライエッチング法により、第３マスク形成層（ＳｉＯ2）１３（前記図１７（ａ）参照）をエッチングし、配線溝パターンを有する第３マスク１３’を形成した後、レジストマスク１４をアッシング除去する。
【００１２】
次いで、図１８（ｃ）に示すように、第３マスク１３’上を含む第２マスク形成層１２上に接続孔パターンを有するレジストマスク１５を形成する。この場合、第３マスク１３’に形成された配線溝パターンの開口部内に、レジストマスク１５の開口部の少なくとも一部が重なるようにする。
【００１３】
その後、図１８（ｄ）に示すように、レジストマスク１５（前記図１８（ｃ）参照）をエッチングマスクとしたドライエッチング法により、第３マスク（ＳｉＯ2）１３’、第２マスク形成層（ＳｉＮ）１２、第１マスク形成層（ＳｉＯ2）１１をエッチングし、さらに、第２絶縁膜（ＰＡＥ）１０を開口し、第１絶縁膜（ＳｉＯＣ）９の表面を露出して接続孔１６を開口する。ここで、レジストマスク１５は、有機系材料である第２絶縁膜（ＰＡＥ）１０のエッチング処理で同時に除去される。また、第２絶縁膜１０の開口中にレジストマスク１５は薄くなっていくが、第２マスク形成層（ＳｉＮ）１２（前記図１８（ｃ）参照）に接続孔１６パターンが形成されているため、第２マスク形成層１２をマスクにして良好な開口形状の接続孔１６が開口される。
【００１４】
次に、図１８（ｅ）に示すように、配線溝パターンを有する第３マスク（ＳｉＯ2）１３’をエッチングマスクとして、ドライエッチング法により、接続孔パターンを有する第２マスク形成層（ＳｉＮ）１２（前記図１８（ｄ）参照）をエッチングして配線溝パターンを有する第２マスク１２’を形成するとともに、第１絶縁膜９を途中までエッチングして接続孔１６を掘り下げる。
【００１５】
次に、図１９（ｆ）に示すように、配線溝パターンを有する第３マスク（ＳｉＯ2）１３’（前記図１８（ｅ）参照）および第２マスク（ＳｉＮ）１２’を用いて、配線溝領域に残存する第１マスク形成層（ＳｉＯ2）１１（前記図１８（ｅ）参照）を除去して配線溝パターンを有する第１マスク１１’を形成する。この際、接続孔１６の底部に残存した第１絶縁膜（ＳｉＯＣ）９がエッチングされ、接続孔１６はエッチング阻止膜８を露出させた状態となる。なお、このエッチング工程において、第３マスク１３’は除去される。
【００１６】
続いて、図１９（ｇ）に示すように、接続孔１６の底部に露出したエッチング阻止膜８をエッチングし、接続孔１６をＣｕ配線７に達する状態まで掘り下げるとともに、第２マスク１２’（前記図１９（ｆ）参照）を除去する。その後、配線溝パターンを有する第１マスク（ＳｉＯ2）１１’をエッチングマスクとして、配線溝パターンの底部に残存する第２絶縁膜（ＰＡＥ）１０をエッチングする。これにより、第１マスク１１’に設けられた配線溝パターンを掘り下げて、第１マスク１１’と第２絶縁膜１０とに配線溝１７が形成された状態となる。これにより、配線溝１７が接続孔１６を介して下層のＣｕ配線７と連通した状態となる。
【００１７】
以上の後には、薬液を用いた後処理およびＲＦスパッタリング処理により、配線溝１７および接続孔１６の側壁に残留するエッチング付着物を除去し、接続孔１６の底部のＣｕ配線７の表面の変質層を正常化する。
【００１８】
次いで、図１９（ｈ）に示すように、スパッタリング法により、配線溝１７および接続孔１６の内壁を覆う状態で、タンタル（Ｔａ）からなるバリアメタル膜１８を成膜する。続いて、電解メッキ法またはスパッタリング法により、配線溝１７および接続孔１６を埋め込む状態で、バリアメタル膜１８上にＣｕからなる導電膜（図示省略）を堆積する。その後、化学的機械研磨（Chemical Mechanical Polishing（ＣＭＰ））法により、配線パターンとして不要な部分となる導電膜、バリアメタル膜１８を除去するとともに、第１マスク１１’を途中まで除去する。これにより、接続孔１６にＣｕからなるヴィア１９を形成するとともに配線溝１７にＣｕ配線２０を形成することで、デュアルダマシン構造の多層配線構造を得ることができる。さらに、Ｃｕ配線２０上を含む第１マスク１１’上に、下層のＣｕ配線７上と同様に、例えばＳｉＣからなるエッチング阻止膜２１を形成する。
【００１９】
以上説明した３層エッチングマスクを用いたデュアルダマシン法の適用は、低誘電材料構造に対して上述した技術的な制約事項が克服され、レジストパターンニング工程に対する負荷が低減された製造方法となっている。
【００２０】
すなわち、図１７（ａ）および図１８（ｃ）に示したように、製品規格に適合しないレジストマスク１４、１５の再生処理は、第３マスク形成層（ＳｉＯ2）１３または第２マスク形成層（ＳｉＮ）１２上で行うことができる。また、図１８（ｄ）を用いて説明したように、接続孔１６開口のためのレジストマスク１５の除去は、第２絶縁膜（ＰＡＥ）１０をエッチングして接続孔１６を開口させる工程で、同時に行うことが可能であるから、低誘電材料膜への損傷を抑制しつつレジスト剥離を行うことができる。
【００２１】
また、図１８（ｃ）に示したように、配線溝パターンを有する第３マスク１３’上から接続孔１６を開口するため、接続孔パターンを有するレジストマスク１５を形成する際、下地層の段差は第３マスク１３’の膜厚程度に抑えられるので、露光時のデフォーカスが抑制され、高精度の接続孔パターンを有するレジストマスクを形成することができる。さらに、図１８（ｄ）に示したように、配線溝パターンを有する第２マスク形成層（ＳｉＮ）１２上から接続孔１６を開口することで、配線溝１７と接続孔１６との合わせずれが発生した場合でも、接続孔１６の寸法が変動することはない。
【００２２】
また、図１９（ｇ）を用いて説明したように、第２絶縁膜（ＰＡＥ）１０をエッチングして配線溝１７を形成する場合には、第１絶縁膜（ＳｉＯＣ）９上において第２絶縁膜１０をエッチングすればよい。このことから、エッチング選択比を確保することが容易である。したがって、比誘電率の高いＳｉＮ膜などのエッチング阻止膜を介在させなくても、配線溝１７の深さ制御が容易である。
【００２３】
【特許文献１】特開平１１−４５８８７号公報
【特許文献２】特開２００４−６３８５９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかしながら、上述したようなデュアルダマシン法では、工程終了後にも配線間に残される第１マスク１１’をＳｉＯ2膜で形成している。したがって、比誘電率が４程度あるＳｉＯ2膜が配線間に残存することにより、この下層の配線間絶縁膜として、ＰＡＥ等の有機絶縁膜を用いてその比誘電率を下げたとしても、配線間の実効的な比誘電率が下がり難くなってしまう。これにより、配線間容量も低減し難くなる。
【００２５】
また、上記技術において、配線間容量を低減するために、下層側のＣｕ配線７の配線間絶縁膜を構成するＳｉＯ2膜４（比誘電率４．１）および上層側のＣｕ配線２０の配線間絶縁膜を構成する第１マスク形成層１１（前記図１７（ａ）参照）のＳｉＯ2膜（比誘電率４．１）に代えて、ＳｉＯＣ膜（比誘電率３．０）を使用する場合には、後述するような問題が生じる。
【００２６】
この場合には、図２０（ａ）に示すように、第３マスク１３’をエッチングマスクとして第２マスク１２’を形成し、接続孔１６を第１絶縁膜９の途中まで掘り下げる工程までは、図１７（ａ）〜図１８（ｅ）を用いて説明した製造方法と同様に行われる。また、第１マスク形成層１１は、配線膜厚と後工程で行うＣＭＰ工程の削りしろとを含んだ膜厚とするため、厚く形成される。
【００２７】
次いで、図２０（ｂ）に示すように、第１マスク形成層（ＳｉＯＣ）１１（前記図２０（ａ）参照）をエッチングして、配線溝パターンを有する第１マスク１１’を形成する。この工程において、接続孔パターンが設けられた第２絶縁膜（ＰＡＥ）１０をマスクとして、第１絶縁膜（ＳｉＯＣ）９がエッチングされて、接続孔１６がさらに掘り下げられ、エッチング阻止膜（ＳｉＣ）８が露出する。そして、このエッチングにおけるＳｉＣに対するＳｉＯＣのエッチング選択比（ＳｉＯＣ／ＳｉＣ）は３程度であるため、第１マスク形成層（ＳｉＯＣ）１１が厚く形成される分、エッチング阻止膜８が除去されて下層のＣｕ配線７が露出される。これにより、Ｃｕ配線７表面が損傷を受け易いだけでなく、Ｃｕ配線７と接続孔１６とで合わせずれが生じた領域では、ＳｉＯＣ膜４にＰＡＥ膜３まで達する状態の孔部Ａが形成されてしまう。
【００２８】
また、上記第１マスク１１’を形成する工程においては、配線溝パターンを有する第３マスク（ＳｉＯ2）１３’（前記図２０（ａ）参照）および第２マスク（ＳｉＮ）１２’をエッチングマスクとしてドライエッチングを行うが、第１マスク形成層（ＳｉＯＣ）１１に形成される配線溝パターンが大きく開口してしまう。これは、エッチングマスクとなる第３マスク１３’および第２マスク１２’に対する第１マスク形成層１１のエッチング選択比が十分に高くはなく、また、上述したように、第１マスク形成層１１の膜厚が厚いため、第１マスク形成層１１をエッチングするには第３マスク１３’および第２マスク１２’の膜厚が十分ではないことに起因する。
【００２９】
そして、この状態で、図２０（ｃ）に示すように、第１マスク１１’をエッチングマスクに用いたエッチングにより、第２絶縁膜（ＰＡＥ）１０をエッチングする。これにより、第１マスク１１’に設けられた配線溝パターンを掘り下げて、第１マスク１１’と第２絶縁膜１０とに配線溝１７が形成された状態となる。その後は、配線溝１７と接続孔１６の内壁を覆う状態でバリアメタル膜１８を成膜し、配線溝１７と接続孔１６とを埋め込む状態で、バリアメタル膜１８上に導電膜２２を形成する。
【００３０】
次いで、図２１に示すように、ＣＭＰ法により、配線パターンとして不要な部分となる導電膜２２（前記図２０（ｃ）参照）およびバリアメタル膜１８とともに、第１マスク１１’を途中まで除去することで、接続孔１６にヴィア１９を形成するとともに配線溝１７にＣｕ配線２０を形成する。続いて、Ｃｕ配線２０上を含む第１マスク１１’上にエッチング阻止膜２１を形成する。
【００３１】
上述したような製造方法によれば、図２０（ｂ）を用いて説明した孔部Ａに起因する埋め込み不良により、ヴィア１９または配線２０中にボイドＢが発生し、半導体装置の使用環境下でこのボイドＢに起因したエレクトロマイグレーションまたはストレスマイグレーションが生じて、配線信頼性を悪化させる。また、その後のエッチングにより、ＳｉＯＣ膜４とＰＡＥ膜３に孔部Ａが拡大した状態の孔部Ａ’が生じた場合には、配線間絶縁膜の耐圧性不良が生じてしまう。この打開策として、孔部Ａの発生を防ぐために、第１絶縁膜９を厚く形成することも考えられるが、第１絶縁膜９に形成される接続孔１６のアスペクト比が高くなり、導電膜２２（前記図２０（ｃ）参照）の埋め込みが不十分となることで、導通不良が生じる可能性がある。
【００３２】
また、第１マスク１１’の配線溝パターンが所定の寸法よりも大きく開口されることにより、配線溝１７も大きく開口されるため、隣接する配線間の耐圧が確保できず、半導体装置の歩留まりを低下させてしまう。この打開策として、第３マスク１３’（前記図２０（ａ）参照）の膜厚を厚く形成して、第１マスク形成層１１をエッチングする場合には、配線溝パターンは寸法誤差が抑制されて形成される。しかし、接続孔パターンが設けられた第２絶縁膜１０をマスクとして接続孔も掘り下げられるため、第１絶縁膜９およびエッチング阻止膜８がエッチングされてしまい、Ｃｕ配線７の表面が露出されてしまう。または、下層のＳｉＯＣ膜４が掘り込まれてしまう。
【００３３】
以上のことから、配線間および配線層間絶縁膜全体の比誘電率を低く維持することができ、絶縁膜に配線溝および接続孔を形成する工程において、下層配線が露出したり下層の配線間絶縁膜が掘り込まれることなく、配線溝を加工制御性よく形成することが可能な半導体装置の製造方法およびこれにより得られる半導体装置が要望されている。
【課題を解決するための手段】
【００３４】
上記課題を解決するために、本発明の半導体装置の第１の製造方法は、次のような工程を順次行うことを特徴としている。まず、（イ）表面側に下層配線が設けられた基板上に、配線層間の絶縁膜として低誘電材料からなる第１絶縁膜、および配線間の絶縁膜として前記第１絶縁膜とは異なる低誘電材料からなる第２絶縁膜を順次形成する。次に、（ロ）第２絶縁膜上に、当該第２絶縁膜とは異なる低誘電材料からなる第１マスク形成層、当該第１マスク形成層とは異なる絶縁材料からなる第２マスク形成層、当該第２マスク形成層とは異なる絶縁材料からなる第３マスク形成層および当該第３マスク形成層とは異なる絶縁材料からなる第４マスク形成層を順次形成する。続いて、（ハ）第４マスク形成層をパターンニングして配線溝パターンを有する第４マスクを形成する。その後、（ニ）第４マスク上を含む第３マスク形成層上に、接続孔パターンを有するレジストマスクを形成する。さらに、（ホ）レジストマスクをエッチングマスクとして第４マスク、第３マスク形成層、第２マスク形成層、第１マスク形成層をエッチングし、さらに、第２絶縁膜をエッチングして接続孔を開口する。次に、（ヘ）第４マスクをエッチングマスクとして、第３マスク形成層をエッチングして配線溝パターンを有する第３マスクを形成するとともに、第１絶縁膜の途中までをエッチングして接続孔を掘り下げる。次いで、（ト）第４マスクおよび第３マスクをエッチングマスクとして、第２マスク形成層をエッチングして配線溝パターンを有する第２マスクを形成し、接続孔の底部に残存する第１絶縁膜をエッチングして接続孔を基板に達する状態まで掘り下げるとともに、第４マスクを除去する。続いて、（チ）第３マスクをエッチングマスクとして、第１マスク形成層をエッチングし、配線溝パターンを有する第１マスクを形成する。その後、（リ）第３マスクを除去した後、第２マスクをエッチングマスクとして、第２絶縁膜に配線溝を形成する。さらに、（ヌ)配線溝を形成した後に、第２マスクを除去する。
【００３５】
また、本発明の半導体装置の第２の製造方法は、次のような工程を順次行うことを特徴としている。まず、（イ）表面側に下層配線が設けられた基板上に、配線層間の絶縁膜として低誘電材料からなる第１絶縁膜、および配線間の絶縁膜として第１絶縁膜とは異なる低誘電材料からなる第２絶縁膜を順次形成する。次に、（ロ）第２絶縁膜上に、当該第２絶縁膜とは異なる低誘電材料からなる第１マスク形成層、当該第１マスク形成層とは異なる絶縁材料からなる第２マスク形成層、当該第２マスク形成層とは異なる絶縁材料からなる第３マスク形成層および当該第３マスク形成層とは異なる絶縁材料からなる第４マスク形成層を順次形成する。続いて、（ハ）第４マスク形成層、第３マスク形成層および第２マスク形成層をパターンニングして第４マスク形成層、第３マスク形成層および第２マスク形成層に接続孔パターンを形成する。その後、（ニ）接続孔パターンが設けられた第４マスク形成層上に、配線溝パターンを有するレジストマスクを形成する。さらに、（ホ）レジストマスクをエッチングマスクとして、第４マスク形成層をエッチングし、配線溝パターンを有する第４マスクを形成する。次に、（ヘ）接続孔パターンを有する第３マスク形成層および第２マスク形成層をエッチングマスクとして、第１マスク形成層をエッチングして第１マスク形成層に接続孔パターンを形成するとともに、第４マスクをエッチングマスクとして、第３マスク形成層をエッチングして配線溝パターンを有する第３マスクを形成する。次いで、（ト）接続孔パターンを有する第２マスク形成層をエッチングマスクとして、第２絶縁膜に接続孔を開口する。次に、（チ）第４マスクおよび第３マスクをエッチングマスクとして、第２マスク形成層をエッチングして、配線溝パターンを有する第２マスクを形成し、接続孔を第１絶縁膜の途中まで掘り下げるとともに、第４マスクを除去する。続いて、（リ）第３マスクをエッチングマスクとして、第１マスク形成層をエッチングし、配線溝パターンを有する第１マスクを形成するとともに、接続孔の底部に残存する第１絶縁膜をエッチングして接続孔を基板に達する状態まで掘り下げる。その後、（ヌ）第３マスクを除去した後、第２マスクをエッチングマスクとして、第２絶縁膜に配線溝を形成する。さらに、（ル）前記配線溝を形成した後に、第２マスクを除去する。
【００３６】
このような半導体装置の第１および第２の製造方法によれば、第２絶縁膜に配線溝を形成した後、第１マスクは第２絶縁膜上に残され、第２絶縁膜とともに配線溝を構成する絶縁膜として用いられることになる。そして、第１絶縁膜、第２絶縁膜、第１マスクは低誘電材料で構成される。このため、配線間および配線層間絶縁膜全体の比誘電率を低く維持することが可能になる。
【００３７】
また、第２絶縁膜に配線溝を形成した後、第２マスクおよび第１マスクの配線溝パターン、配線溝および接続孔を埋め込む状態で、第２マスク上に導電膜を形成し、ＣＭＰ法により、配線パターンとして不要な導電膜とともに第２マスクを除去する場合には、第２マスク形成層がＣＭＰの削りしろとなる。これにより、ＣＭＰの削りしろ部分をも低誘電材料で形成する場合と比較して、低誘電材料からなる第１マスク形成層を薄くすることが可能となる。これにより、第１マスク形成層をエッチングして第１マスクを形成する際の、接続孔の掘り下げが緩和され、基板に設けられた下層配線の露出されることによる下層配線の損傷が防止される。また、上記下層配線と上記接続孔との合わせずれが生じた場合でも、下層の配線間絶縁膜への掘り込みが抑制される。これにより、この掘り込みにより形成された孔部に起因する埋め込み不良や耐圧性不良、エレクトロマイグレーションおよびストレスマイグレーションが抑制される。
【００３８】
また、ＣＭＰの削りしろ部分をも低誘電材料膜で形成する場合と比較して、低誘電材料からなる第１マスク形成層を薄くすることが可能となるため、エッチングマスクとなる第２マスク形成層および第３マスク形成層に対する第１マスク形成層のエッチング選択比が十分に高くない場合であっても、第１マスク形成層に、配線溝パターンを加工制御性よく形成することができる。
【００３９】
また、本発明の半導体装置は、酸化シリコンよりも比誘電率の低い低誘電材料を含む絶縁膜を備えた半導体装置であって、基板上に設けられた低誘電材料からなる第１絶縁膜と、第１絶縁膜上に設けられた当該第１絶縁膜とは異なる低誘電材料からなる第２絶縁膜と、第２絶縁膜上に設けられた当該第２絶縁膜とは異なる低誘電材料からなる第３絶縁膜と、第１絶縁膜に前記基板に達する状態で設けられたヴィアと、第２絶縁膜および第３絶縁膜にヴィアに連通する状態で設けられた配線と、第３絶縁膜上の一部または全域に、第３絶縁膜とは異なる絶縁材料からなる薄膜状の第４絶縁膜とを備えたことを特徴としている。
【００４０】
このような半導体装置は、上述したような半導体装置の製造方法によって形成される。このような半導体装置によれば、ヴィアまたは配線が設けられる第１絶縁膜、第２絶縁膜および第３絶縁膜が低誘電材料で構成されるため、配線間および配線層間絶縁膜全体の比誘電率を低く維持することが可能になる。
【発明の効果】
【００４１】
以上、説明したように、本発明の半導体装置の製造方法およびこれによって得られる半導体装置によれば、配線間および配線層間絶縁膜全体の比誘電率を低く維持することができるため、配線間容量を低く維持することができる。これにより、動作遅延の抑制された高性能な半導体装置が実現可能である。また、エレクトロマイグレーションおよびストレスマイグレーションが抑制されるため、配線信頼性を向上させることができる。さらに、配線溝パターンを加工制御性よく形成することができるため、寸法誤差の少ない半導体装置を得ることができ、歩留まりの低下が防止される。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００４３】
（第１実施形態）
本実施形態例は、本発明にかかる半導体装置の製造方法の実施形態の一例であり、配線溝形成用のマスクパターン（配線溝（トレンチ）パターン）を形成した後に、接続孔形成用のマスクパターン（接続孔（ヴィアホール）パターン）を形成する先トレンチ方式のデュアルダマシン構造の形成に係わる。以下、図１〜図４の製造工程断面図を用いて本発明の第１実施形態を説明する。なお、背景技術で図を用いて説明した半導体装置の製造方法と同様の構成には同一の番号を付して説明することとする。
【００４４】
まず、図１（ａ）に示すように、素子領域等（図示省略）が形成された下地となるシリコン基板（基板）１上に、下地絶縁膜２を介して膜厚９０ｎｍのＰＡＥ膜３（比誘電率２．３）と膜厚１４０ｎｍのＳｉＯＣ膜（ＭＳＱ）４（比誘電率３．０）とからなる積層膜を配線間絶縁膜として成膜する。次いで、この配線間絶縁膜に配線溝５を形成し、配線溝５内にバリアメタル６を介して、１４０ｎｍの配線厚となるように例えばＣｕからなる埋め込み配線（Ｃｕ配線）７を形成する。ＳｉＯＣ膜４は、埋め込み配線形成過程でＣＭＰ法により９０ｎｍ研磨される。
【００４５】
続いて、Ｃｕ配線７上およびＳｉＯＣ膜４上に、例えばＳｉＣからなるエッチング阻止膜８を形成する。このエッチング阻止膜８は、Ｃｕ配線７の拡散防止膜および酸化防止膜としても機能する。このエッチング阻止膜８は、後工程で、このエッチング阻止膜８の上層に形成する第１絶縁膜をエッチングして接続孔を形成する際に、Ｃｕ配線７の露出およびＳｉＯＣ膜４への掘り込みを防止するものである。ここでは、エッチング阻止膜８を比誘電率５のＳｉＣで形成することから、配線層間の比誘電率を低く維持するため、Ｃｕの拡散を防止し、エッチング阻止可能な範囲で薄く形成することが好ましい。ここでは、例えば３５ｎｍの膜厚で形成することとする。
【００４６】
次に、このエッチング阻止膜８上に、配線層間絶縁膜として、低誘電材料からなる第１絶縁膜９を形成する。ここでは、例えば無機系の低誘電材料である、比誘電率２．３のＭＳＱ、すなわち炭素含有酸化シリコン（ＳｉＯＣ）からなる第１絶縁膜９を９０ｎｍの膜厚で形成することとする。なお、ここでは、第１絶縁膜９としてＭＳＱを用いることとしたが、ＨＳＱであってもよい。
【００４７】
次いで、第１絶縁膜９上に、第１絶縁膜９とは異なる低誘電率材料からなる第２絶縁膜１０を形成する。ここでは、第２絶縁膜１０に、有機系の低誘電材料として、特に有機ポリマー材料を用いることとし、一例として、比誘電率２．３のポリアリールエーテル（ＰＡＥ）からなる第２絶縁膜１０を９０ｎｍの膜厚で形成する。なお、ここでは、第２絶縁膜１０として、ＰＡＥを用いることとしたが、ベンゾシクロブテン（ＢＣＢ）、或いは、フロロカーボン（ＣＦx）であってもよい。
【００４８】
次に、第２絶縁膜１０上に、第１マスク形成層３１、第２マスク形成層３２および第３マスク形成層３３、第４マスク形成層３４を順次形成する。
【００４９】
まず、第１マスク形成層３１は、例えば第１絶縁膜９と同様の無機系の低誘電材料からなり、例えば比誘電率３．０のＳｉＯＣ膜（ＭＳＱ）で構成され、５０ｎｍの膜厚で形成されることとする。この第１マスク形成層３１は、後述するように配線溝を構成する配線間絶縁膜として残存することから、配線間絶縁膜の比誘電率を低く維持させるため、低誘電材料で形成される。
【００５０】
次に、第２マスク形成層３２は、例えば第１マスク形成層（ＳｉＯＣ膜）３１とは異なるシリコン系絶縁材料で構成されることとする。その中でも特に、この第２マスク形成層３２で構成されたマスクをエッチングマスクとした反応性イオンエッチング法により、第１マスク形成層３１を加工できる材料を用いて構成されることが好ましい。この第２マスク形成層３２は、後工程で行うＣＭＰの削りしろとなる。ここでは、ＳｉＯ2からなる第２マスク形成層３２を９０ｎｍの膜厚で形成することとする。
【００５１】
次の第３マスク形成層３３は、第２マスク形成層３２とは異なるシリコン系絶縁材料で構成される。その中でも特に、この第３マスク形成層３３で構成されたマスクをエッチングマスクとした反応性イオンエッチング法により、第２マスク形成層３２を加工できる材料を用いて構成されることが好ましい。このような第３マスク形成層３３の構成材料として、ＳｉＮ、ＳｉＣを例示することができる。ここでは、ＳｉＮからなる第３マスク形成層３３を５０ｎｍの膜厚で形成することとする。
【００５２】
さらに、第４マスク形成層３４は、第３マスク形成層３３とは異なるシリコン系絶縁材料で構成される。その中でも特に、この第４マスク形成層３４で構成されたマスクをエッチングマスクとした反応性イオンエッチング法により、第３マスク形成層３３を加工できる材料を用いて構成されることが好ましい。ここでは、ＳｉＯ2からなる第４マスク形成層３４を５０ｎｍの膜厚で形成することとする。
【００５３】
以上のようにして、４層構造のマスク形成層を形成した後、配線溝パターンを有するレジストマスク１４を第４マスク形成層３４上に形成する。
【００５４】
次に、図１（ｂ）に示すように、レジストマスク１４（前記図１（ａ）参照）をエッチングマスクとして用いたドライエッチング法により、第４マスク形成層（ＳｉＯ2）３４（前記図１（ａ）参照）をエッチングして、配線溝パターンを有する第４マスク（ＳｉＯ2）３４’を形成する。この際、一般的なマグネトロン方式のエッチング装置を用いて、エッチングガスとして、例えばオクタフルオロブタン（Ｃ4Ｆ8）、一酸化炭素（ＣＯ）、およびアルゴン（Ａｒ）を用い、ガス流量比（Ｃ4Ｆ8：ＣＯ：Ａｒ）を１：５：２０、バイアスパワーを１２００Ｗに設定する。このエッチング条件下では、ＳｉＮに対するＳｉＯ2のエッチング選択比（ＳｉＯ2／ＳｉＮ）が１０以上になる。このため、エッチングの下地となる第３マスク形成層（ＳｉＮ）３３がエッチングされることは殆どなく、第４マスク形成層３４のエッチングを行うことができる。
【００５５】
以上のようにして、第４マスク３４’を形成した後、例えば酸素（Ｏ2）プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を施すことにより、レジストマスク１４およびエッチング処理の際に生じた残留付着物を完全に除去する。
【００５６】
次に、図２（ｃ）に示すように、第４マスク３４’上を含む第３マスク形成層３３上に、接続孔パターンを有するレジストマスク１５を形成する。この際、レジストマスク１５に設けられた接続孔パターンの少なくとも一部が、第４マスク３４’の開口部内に重なるように、レジストマスク１５をパターン形成する。
【００５７】
続いて、図２（ｄ）に示すように、レジストマスク１５（前記図２（ｃ）参照）をエッチングマスクとしたドライエッチング法により、第４マスク３４’、第３マスク形成層３３、第２マスク形成層３２、第１マスク形成層３１をエッチングし、さらに第２絶縁膜１０をエッチングする。これにより、第１絶縁膜９を露出させた接続孔１６を形成する。
【００５８】
上記エッチングにおいて、第４マスク３４’から第１マスク形成層３１までのエッチングは、一般的なマグネトロン方式のエッチング装置を用い、例えばエッチングガスとしてＣ4Ｆ8およびＡｒを用い、ガス流量比（Ｃ4Ｆ8：Ａｒ）を１：４、バイアスパワーを４００Ｗに設定して行われる。
【００５９】
本実施形態では、このエッチング条件下でエッチング選択比（ＳｉＯ2／ＳｉＮ／ＳｉＯＣ）が１前後となり、１ステップで４層で構成される絶縁膜、すなわち、第４マスク３４’〜第１マスク形成層３１をエッチングして接続孔１６を開口している。しかし、これに限らず、レジスト選択比やエッチング変換差等が問題になる場合は、２ステップ以上のエッチングにより、第４マスク３４’〜第１マスク形成層３１を、順次エッチングすることも可能である。
【００６０】
そして、次の第２絶縁膜（ＰＡＥ）１０のエッチングは、通常の高密度プラズマエッチング装置を用い、エッチングガスとして例えばアンモニア（ＮＨ3）を用い、ＲＦパワーを１５０Ｗに設定する。このエッチング条件下で、レジストマスク１５と第２絶縁膜１０のエッチングレートはほぼ同等であることから、第２絶縁膜１０のエッチング中にレジストマスク１５は膜減りし、除去される。これにより、レジストマスク１５が完全に除去された後には、接続孔パターンが設けられた第３マスク形成層３３がエッチングマスクとして機能し、良好な接続孔１６の開口形状を得ることが出来る。ちなみに、第２絶縁膜１０のエッチング条件下における、ＳｉＮ、ＳｉＯ2およびＳｉＯＣに対する第２絶縁膜（ＰＡＥ）１０のエッチング選択比は１００以上になる。
【００６１】
次に、図２（ｅ）に示すように、配線溝パターンを有する第４マスク（ＳｉＯ2）３４’をエッチングマスクとしたドライエッチング法により、第３マスク形成層（ＳｉＮ）３３（前記図２（ｄ）参照）をエッチングする。これにより、配線溝パターンを有する第３マスク３３’が形成される。
【００６２】
このドライエッチングにおいては、例えば一般的なマグネトロン方式のエッチング装置を使用し、エッチングガスとして、例えばジフルオルメタン（ＣＨ2Ｆ2）、酸素（Ｏ2）、およびアルゴン（Ａｒ）を用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2：Ａｒ）を１：１：１０、およびバイアスパワーを３００Ｗに設定する。このようなエッチング条件下においては、ＳｉＯ2に対するＳｉＮのエッチング選択比（ＳｉＮ／ＳｉＯ2）が２から３程度になるので、第４マスク（ＳｉＯ2）３４’の膜厚が５０ｎｍ程度であれば、膜厚５０ｎｍの第３マスク形成層（ＳｉＮ）３３をエッチングする際、第４マスク３４’の膜減りに対して十分な余裕をもって、第３マスク形成層３３に配線溝パターンを開口することが出来る。
【００６３】
さらに、このエッチング条件下においては、ＳｉＮに対するＳｉＯＣのエッチング選択比（ＳｉＯＣ／ＳｉＮ）を１弱となる。このため、膜厚５０ｎｍの第３マスク形成層（ＳｉＮ）３３をエッチングする場合の必要なオーバーエッチング量を含めて、第１絶縁膜（ＳｉＯＣ）９内の５０ｎｍ程度の深さにまで、接続孔１６が掘り下げられることになる。
【００６４】
次に、図３（ｆ）に示すように、第４マスク（ＳｉＯ2）３４’（前記図２（ｅ）参照）および第３マスク（ＳｉＮ）３３’をエッチングマスクとして用いたドライエッチングにより、第２マスク形成層（ＳｉＯ2）３２（前記図２（ｅ）参照）をエッチングする。これにより、配線溝パターンを有する第２マスク３２’が形成される。
【００６５】
このドライエッチングにおいては、例えば一般的なマグネトロン方式のエッチング装置を使用し、エッチングガスとして、例えばＣ4Ｆ8、Ｏ2、Ａｒを用い、ガス流量比（Ｃ4Ｆ8：Ｏ2：Ａｒ）を２：１：８０、バイアスパワーを８００Ｗに設定する。このようなエッチング条件下では、第４マスク（ＳｉＯ2）３４’は、第２マスク形成層（ＳｉＯ2）３２と同一材料であるため、第２マスク形成層３２のエッチングの進行にともない、第４マスク３４’も除去される。また、ＳｉＮに対するＳｉＯ2のエッチング選択比（ＳｉＯ2／ＳｉＮ）は５程度となる。このため、第３マスク（ＳｉＮ）３３’の膜厚が５０ｎｍであれば、膜厚９０ｎｍの第２マスク形成層（ＳｉＯ2）３２をエッチングする際、第３マスク３３’の膜減りに対して十分な余裕をもって、第２マスク形成層（ＳｉＯ2）３２に配線溝パターンを開口することが出来る。また、この際、ＳｉＯＣに対するＳｉＯ2のエッチング選択比（ＳｉＯ2／ＳｉＯＣ）は１．５程度になるので、接続孔パターンの設けられた第１マスク形成層（ＳｉＯＣ）３１をマスクとして、接続孔１６はさらに掘り下げられ、エッチング阻止膜（ＳｉＣ）８が露出される。この際、ＳｉＣに対するＳｉＯ2のエッチング選択比（ＳｉＯ2／ＳｉＣ）は１０程度確保されるため、エッチング阻止膜（ＳｉＣ）８は殆どエッチングされることはない。
【００６６】
続いて、図３（ｇ）に示すように、配線溝パターンを有する第３マスク（ＳｉＮ）３３’を用い、第１マスク形成層（ＳｉＯＣ）３１（図３（ｆ）参照）をエッチングする。これにより、配線溝パターンを有する第１マスク３１’が形成される。
【００６７】
このドライエッチングにおいては、一般的なマグネトロン方式のエッチング装置を使用し、エッチングガスとして例えばＣ4Ｆ8、Ａｒ、窒素（Ｎ2）を用い、ガス流量比（Ｃ4Ｆ8：Ａｒ：Ｎ2）を１：２００：４、バイアスパワーを６００Ｗに設定する。このエッチング条件下では、ＳｉＮに対するＳｉＯＣのエッチング選択比（ＳｉＯＣ／ＳｉＮ）は３程度なので、図３（ｆ）を用いて説明した第２マスク３２’のエッチング工程で第３マスク（ＳｉＮ）３３’の膜厚が３０ｎｍ程度まで減少するが、５０ｎｍの第１マスク形成層（ＳｉＯＣ）３１に対して十分に余裕を持って配線溝パターンを形成することができる。また、ＳｉＣに対するＳｉＯＣのエッチング選択比（ＳｉＯＣ／ＳｉＣ）は３程度であるため、接続孔１６はエッチング阻止膜８内に２０ｎｍ程度掘り下げられるが、エッチング阻止膜８は３５ｎｍの膜厚で形成されているため、下層のＣｕ配線７が露出されることはない。
【００６８】
続いて、図３（ｈ）に示すように、接続孔１６の底部に残存するエッチング阻止膜８および第３マスク（ＳｉＮ）３３’（前記図３（ｇ）参照）をエッチング除去する。このドライエッチングにおいては、例えば一般的なマグネトロン方式のエッチング装置にて、例えばエッチングガスとしてＣＨ2Ｆ2、Ｏ2、Ａｒを用い、ガス流量比（ＣＨ2Ｆ2：Ｏ2：Ａｒ）を２：１：５、バイアスパワーを１００Ｗに設定する。
【００６９】
次いで、図４（ｉ）に示すように、第２マスク（ＳｉＯ2）３２’をエッチングマスクとして、第１マスク３１’の配線溝パターンの底部に残存する第２絶縁膜（ＰＡＥ）１０をエッチングする。これにより、第１マスク３１’に形成された配線溝パターンを掘り下げて、第２マスク３２’と第１マスク３１’と第２絶縁膜１０とに配線溝１７が形成された状態となる。これにより、配線溝１７が接続孔１６を介して下層Ｃｕ配線７と連通した状態となる。
【００７０】
なお、本実施形態では、エッチング阻止膜８および第３マスク３３’を除去後、第２絶縁膜１０の配線溝加工を行ったが、第２絶縁膜１０の配線溝加工後、エッチング阻止膜８および第３マスク３３’を除去することも可能である。
【００７１】
この第２絶縁膜１０のエッチングは、通常の高密度プラズマエッチング装置を使用して、エッチングガスには例えばＮＨ3を用い、ＲＦパワーを１５０Ｗに設定する。このエッチング条件下で、ＳｉＯＣに対するＰＡＥのエッチング選択比（ＰＡＥ／ＳｉＯＣ）は１００以上になる。これにより、エッチングの下地となる第１絶縁膜（ＳｉＯＣ）９の膜減りが抑えられ、深さばらつきのない配線溝の掘り下げを制御性良く行うことが出来る。この際、接続孔１６と下層Ｃｕ配線７とが合わせずれを起こした領域において、下層のＳｉＯＣ膜４への掘り込みは抑制される。
【００７２】
以上の後、薬液を用いた後処理およびＲＦスパッタリング処理により、配線溝や接続孔の側壁に残留するエッチング付着物を除去し、接続孔底部のＣｕ変質層を正常なＣｕ層に転化する。
【００７３】
その後、図４（ｊ）に示すように、例えばスパッタリング法により、上記配線溝１７および接続孔１６の内壁を覆う状態で、例えばＴａからなるバリアメタル膜１８を成膜する。続いて、上記配線溝１７および接続孔１６を埋め込む状態で、バリアメタル膜１８上に例えばＣｕからなる導電膜２２を電解メッキ法またはスパッタリング法により堆積し、配線溝１７と接続孔１６の埋め込みを同時に行う。
【００７４】
次に、図４（ｋ）に示すように、ＣＭＰ法により、配線パターンとして不要な導電膜２２（前記図４（ｊ）参照）、バリアメタル膜１８とともに第２マスク３２’を全て除去することで、接続孔１６にヴィア１９を形成するとともに配線溝１７にＣｕ配線２０を形成する。そして、Ｃｕ配線７上と同様に、Ｃｕ配線２０上を含む第１マスク３１’上に、例えばＳｉＣからなるエッチング阻止膜２１を形成する。その後、図１（ａ）を用いて説明した第１絶縁膜９の形成工程から図４（ｋ）を用いて説明した工程を繰り返すことで、デュアルダマシン構造の多層配線構造を形成することができる。
【００７５】
このような半導体装置の製造方法およびこれにより得られる半導体装置によれば、第１マスク３１’は第２絶縁膜１０上に残され、当該第２絶縁膜１０とともに配線溝１７を構成する第３絶縁膜として用いられることになる。そして、第１絶縁膜９、第２絶縁膜１０、第１マスク３１’は低誘電材料で形成される。このため、配線間または配線層間絶縁膜全体の比誘電率を低く維持することが可能になる。したがって、配線間容量を低く維持することができる。これにより、動作遅延の抑制された高性能な半導体装置が実現可能である。
【００７６】
また、ＣＭＰ法により、第１マスク３１’の表面が露出するまで、配線パターンとして不要な導電膜２２、バリアメタル膜１８とともに第２マスク３２’を除去することから、第２マスク形成層３２がＣＭＰの削りしろとなる。これにより、ＣＭＰの削りしろ部分をも低誘電材料で形成する場合と比較して、低誘電材料からなる第１マスク形成層３１を薄くすることが可能となる。これにより、第１マスク形成層３１をエッチングして第１マスク３１’を形成する工程において、接続孔１６の掘り込みが抑制されることから、Ｃｕ配線７の露出が防止され、Ｃｕ配線７の損傷が防止される。また、上記Ｃｕ配線７と上記接続孔１６との合わせずれが生じた場合でも、下層のＳｉＯＣ膜４への掘り込みが抑制される。このため、この掘り込みに起因する接続孔１６の埋め込み不良や埋め込み不良によるエレクトロマイグレーションおよびストレスマイグレーションが抑制される。したがって、配線信頼性を向上させることができる。
【００７７】
さらに、第１マスク形成層３１を薄く形成することが可能となるため、第３マスク３３’をエッチングマスクとして、第１マスク３１’の配線溝パターンを加工制御性よく形成することができる。したがって、寸法誤差の少ない半導体装置を得ることができ、歩留まりの低下が防止される。
【００７８】
尚、ここでは配線およびヴィアの構成材料としてＣｕを用いた場合の例について説明したが、本発明はこれに限定されるものではなく、他の導電材料であっても適用可能である。
【００７９】
（変形例１）
なお、本実施形態では、ＣＭＰ法により第２マスク３２’が全て除去される場合の例について説明したが、図５に示すように、第１マスク３１’上の全域に第２マスク３２’が薄膜状に残存してもよい。この場合には、第１マスク３１’は配線溝１７を構成する第３絶縁膜、第２マスク３２’は配線溝１７を構成する第４絶縁膜となる。
【００８０】
ここで、５０ｎｍの膜厚の第１マスク３１’（第３絶縁膜）上に残存する第２マスク３２’（第４絶縁膜）の膜厚を、５ｎｍから２０ｎｍまで５ｎｍ間隔で変化させた場合の配線間容量の変化のグラフを図６に示す。また、第２マスク３２’（前記図５参照）の膜厚が０の半導体装置は、第１実施形態と同様の方法により製造した。なお、このグラフに示す配線間容量は、背景技術で図１９（ｈ）に示した従来構造の半導体装置の配線間容量を１とした場合の比で示すこととする。
【００８１】
このグラフに示すように、第２マスク３２’の膜厚が２０ｎｍ以下である場合には、従来構造の半導体装置と比較して、配線間容量が３％〜７％低減することが確認された。
【００８２】
なお、ここでは、図５に示したように、第１マスク３１’上の全域に第２マスク３２’が残存する例について説明したが、第１マスク３１’上の一部に第２マスク３２’が残存する場合であっても、本発明は適用可能である。この場合であっても、ＣＭＰ法によるＳｉＯＣに対するＳｉＯ2の研磨選択比を１程度に設定することで、平坦性等の問題なく研磨を行うことが可能である。
【００８３】
（第２実施形態）
次に、本発明の半導体装置の製造方法にかかる第２の実施形態について、図７〜図１０の製造工程断面図を用いて説明する。なお、第１実施形態と同様の構成には同一の番号を付して説明し、詳細な説明は省略する。
【００８４】
まず、図７（ａ）に示すように、基板１上に下地絶縁膜２を介してＰＡＥ膜３とＳｉＯＣ膜４を順次積層し、ＰＡＥ膜３とＳｉＯＣ膜４とにＣｕ配線７を形成する工程までを第１実施形態と同様に行う。
【００８５】
次に、Ｃｕ配線７上を含むＳｉＯＣ膜４上に、第１エッチング阻止膜８ａ、第２エッチング阻止膜８ｂを順次形成する。ここで、第１エッチング阻止膜８ａは、例えばＳｉＣを３５ｎｍの膜厚で形成することとする。また、第２エッチング阻止膜８ｂは、後工程で第２エッチング阻止膜８ｂ上に形成する第１絶縁膜９に接続孔を形成する際に、第１エッチング阻止膜８ａよりもエッチングされ難い材質で形成されることとする。
【００８６】
ここでは、通常のプラズマＣＶＤ法で成膜されるＳｉＯ2膜よりもシリコン含有率の高い比誘電率４．３のＳｉＯ2膜（ＳＲ−ＳｉＯ2膜）により、第２エッチング阻止膜８ｂを形成する。このＳＲ−ＳｉＯ2膜は、プラズマＣＶＤ法により、成膜ガス中のシリコン含有成分を増加することで形成されるものである。このＳＲ−ＳｉＯ2膜の成膜は、例えば、平行平板型プラズマＣＶＤ装置で、成膜ガスとして、シラン（ＳｉＨ4）、一酸化二窒素（Ｎ2Ｏ）、Ｎ2を用い、ガス流量比（ＳｉＨ4：Ｎ2Ｏ：Ｎ2）を１：１７：５、ＲＦパワー６００Ｗ、圧力３５０Ｐａに設定して行われる。なお、このＳＲ−ＳｉＯ2膜が形成されているかどうかは屈折率により確認することができ、通常のＳｉＯ2膜の屈折率が１．４６であるのに対し、ＳＲ−ＳｉＯ2膜の屈折率は１．５以上となる。
【００８７】
ここで、このＳＲ−ＳｉＯ2膜は比誘電率が４．３であることから、半導体装置全体の比誘電率を低減するため、２０ｎｍ以下の膜厚で形成することが好ましい。２０ｎｍ以下で形成することで、形成する半導体装置の配線間容量を低い状態で維持することができる。ここでは、１０ｎｍの膜厚でＳＲ−ＳｉＯ2膜からなる第２エッチング阻止膜８ｂを形成することとする。
【００８８】
次いで、第２エッチング阻止膜８ｂ上に、配線層間の絶縁膜として、例えばＳｉＯＣからなる第１絶縁膜９を膜厚８０ｎｍで成膜する。次いで、第１絶縁膜９上に、例えばＰＡＥからなる第２絶縁膜１０を９０ｎｍの膜厚で形成する。
【００８９】
次に、第２絶縁膜１０上に、第１マスク形成層３１、第２マスク形成層３２および第３マスク形成層３３、第４マスク形成層３４を順次形成する。ここで、第１マスク形成層３１から第４マスク形成層３４までの材質の選定は第１実施形態と同様に行うこととする。
ここでは、第１実施形態とは膜厚を変えて成膜する。
【００９０】
すなわち、第２絶縁膜（ＰＡＥ）１０上に例えばＳｉＯＣからなる第１マスク形成層３１を７０ｎｍの膜厚で形成する。後述するように、本実施形態では膜厚７０ｎｍの第１マスク形成層３１と膜厚９０ｎｍの第２絶縁膜１０とに配線膜厚１４０ｎｍの配線を形成することから、第１マスク形成層３１の上層の２０ｎｍは後工程で行うＣＭＰの削りしろとなる。
【００９１】
次いで、ＳｉＯ2からなる第２マスク形成層３２を７０ｎｍの膜厚で形成する。ここでは、上述したように、第１マスク形成層３１の上層がＣＭＰの削りしろとなることから、第１実施形態よりも２０ｎｍ薄い膜厚で、第２マスク形成層３２を形成することとする。続いて、ＳｉＮからなる第３マスク形成層３３を５０ｎｍの膜厚で、ＳｉＯ2からなる第４マスク形成層３４を５０ｎｍの膜厚で、順次形成する。
【００９２】
以上のようにして、４層構造のマスク形成層を形成した後、配線溝パターンを有するレジストマスク１４を第４マスク形成層３４上に形成する。
【００９３】
次に、図７（ｂ）に示すように、レジストマスク１４（前記図７（ａ）参照）をエッチングマスクとして用いたドライエッチング法により、第４マスク形成層（ＳｉＯ2）３４（前記図７（ａ）参照）をエッチングして、配線溝パターンを有する第４マスク３４’を形成する。この際のエッチング条件は第１実施形態と同様の条件で行うこととする。その後、例えばＯ2プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を施すことにより、レジストマスク１４およびエッチング処理の際に生じた残留付着物を完全に除去する。
【００９４】
次に、図８（ｃ）に示すように、第４マスク３４’上を含む第３マスク形成層３３上に、接続孔パターンを有するレジストマスク１５を形成する。この際、レジストマスク１５に設けられた接続孔パターンの少なくとも一部が、第４マスク３４’の開口部内に重なるように、レジストマスク１５をパターン形成する。
【００９５】
続いて、図８（ｄ）に示すように、レジストマスク１５（前記図８（ｃ）参照）をエッチングマスクとしたドライエッチング法により、第４マスク３４’、第３マスク形成層３３、第２マスク形成層３２、第１マスク形成層３１をエッチングし、さらに第２絶縁膜１０をエッチングする。これにより、第１絶縁膜９を露出させた接続孔１６を形成する。上記エッチングも第１実施形態と同様のエッチング条件で行うこととする。なお、レジストマスク１５は、第２絶縁膜（ＰＡＥ）１０のエッチングと同時に除去される。
【００９６】
次に、図８（ｅ）に示すように、配線溝パターンを有する第４マスク（ＳｉＯ2）３４’をエッチングマスクとしたドライエッチング法により、第３マスク形成層（ＳｉＮ）３３（前記図８（ｄ）参照）をエッチングする。これにより、配線溝パターンを有する第３マスク３３’が形成される。
【００９７】
次いで、図９（ｆ）に示すように、次に、配線溝パターンを有する第４マスク（ＳｉＯ2）３４’（前記図８（ｅ）参照）および第３マスク（ＳｉＮ）３３’をエッチングマスクとして用いたドライエッチングにより、第２マスク形成層（ＳｉＯ2）３２（前記８（ｅ）参照）をエッチングする。これにより、配線溝パターンを有する第２マスク３２’が形成される。
【００９８】
このドライエッチングにおいては、第１実施形態と同様のエッチング条件で行うと、このようなエッチング条件下では、第４マスク（ＳｉＯ2）３４’は、第２マスク形成層（ＳｉＯ2）３２と同一材料であるため、第２マスク形成層３２のエッチングの進行にともない、第４マスク３４’も除去される。また、ＳｉＮに対するＳｉＯ2のエッチング選択比（ＳｉＯ2／ＳｉＮ）は５程度であるため、第３マスク（ＳｉＮ）３３’の膜厚が５０ｎｍであれば、膜厚７０ｎｍの第２マスク形成層（ＳｉＯ2）３２（前記図８（ｅ）参照）をエッチングする際、第３マスク（ＳｉＮ）３３’の膜減りに対して十分な余裕をもって、第２マスク形成層３２に配線溝パターンを開口することが出来る。なお、ここでは、第３マスク３３’は、膜厚３５ｎｍ程度まで膜減りすることとする。
【００９９】
また、この際、ＳｉＯＣに対するＳｉＯ2のエッチング選択比（ＳｉＯ2／ＳｉＯＣ）は１．５程度になるので、接続孔パターンの設けられた第１マスク形成層３１をエッチングマスクとして、接続孔１６はさらに掘り下げられ、第２エッチング阻止膜（ＳＲ−ＳｉＯ2）８ｂが露出される。また、ＳＲ−ＳｉＯ2に対するＳｉＯ2のエッチング選択比（ＳｉＯ2／ＳＲ−ＳｉＯ2）は４程度であるため、ＳＲ−ＳｉＯ2膜は７ｎｍ程度掘り下げられる。
【０１００】
続いて、図９（ｇ）に示すように、配線溝パターンを有する第３マスク（ＳｉＮ）３３’をエッチングマスクとして、第１マスク（ＳｉＯＣ）形成層３１（前記図９（ｆ）参照）をエッチングする。これにより、配線溝パターンを有する第１マスク（ＳｉＯＣ）３１’が形成される。
【０１０１】
このドライエッチングにおいて、第１実施形態と同一のエッチング条件で行うと、このエッチング条件下では、ＳｉＮに対するＳｉＯＣのエッチング選択比（ＳｉＯＣ／ＳｉＮ）は３程度なので、図９（ｆ）を用いて説明した第２マスク３２’を形成する工程で第３マスク（ＳｉＮ）３３’の膜厚が３５ｎｍ程度まで減少するが、７０ｎｍの第１マスク形成層（ＳｉＯＣ）３１に対して十分に余裕を持って配線溝パターンを形成することができる。また、ＳＲ−ＳｉＯ2に対するＳｉＯＣのエッチング選択比（ＳｉＯＣ／ＳＲ−ＳｉＯ2）は５、ＳｉＣに対するＳｉＯＣのエッチング選択比（ＳｉＯＣ／ＳｉＣ）は３であるため、接続孔１６は第２エッチング阻止膜８ｂを開口し、第１エッチング阻止膜８ａ内に２０ｎｍ程度掘り下げられる。この場合であっても、第１エッチング阻止膜８ａは３５ｎｍの膜厚で形成されているため、下層のＣｕ配線７の露出は防止される。
【０１０２】
この後の工程は第１実施形態と同様に行うこととする。すなわち、続いて、図９（ｈ）に示すように、第３マスク３３’（前記図９（ｇ）参照）および接続孔１６の底部に残存する第１エッチング阻止膜８ａおよびをエッチング除去する。
【０１０３】
次いで、図１０（ｉ）に示すように、第２マスク（ＳｉＯ2）３２’をエッチングマスクとして、第１マスク（ＳｉＯ2）３１’の配線溝パターンの底部に残存する第２絶縁膜（ＰＡＥ）１０をエッチングする。これにより、第１マスク３１’に形成された配線溝パターンをさらに掘り下げ、第２マスク３２’、第１マスク３１’および第２絶縁膜１０に配線溝１７を形成する。
【０１０４】
以上の後、薬液を用いた後処理およびＲＦスパッタリング処理により、配線溝１７や接続孔１６の側壁に残留するエッチング付着物を除去し、接続孔１６底部のＣｕ変質層を正常なＣｕ層に転化する。
【０１０５】
その後、図１０（ｊ）に示すように、スパッタリング法により、配線溝１７および接続孔１６の内壁を覆う状態で、バリアメタル膜１８を成膜する。続いて、上記配線溝１７および接続孔１６を埋め込む状態で、バリアメタル膜１８上にＣｕからなる導電膜２２を電解メッキ法またはスパッタリング法により堆積し、配線溝１７と接続孔１６の埋め込みを同時に行う。
【０１０６】
次に、図１０（ｋ）に示すように、ＣＭＰ法により、配線パターンとして不要な導電膜２２（前記図１０（ｊ）参照）、バリアメタル膜１８とともに、第２マスク３２’と第１マスク３１’の途中までを除去することで、接続孔１６にヴィア１９を形成するとともに配線溝１７にＣｕ配線２０を形成する。そして、Ｃｕ配線７上と同様に、Ｃｕ配線２０上を含む第１マスク３１’上に、ＳｉＣからなるエッチング阻止膜２１を形成する。これにより、デュアルダマシン構造の多層配線構造を形成することができる。
【０１０７】
このような半導体装置の製造方法によれば、第１マスク３１’は第２絶縁膜１０上に残され、当該第２絶縁膜１０とともに配線溝を構成する第３絶縁膜として用いられることになり、第１絶縁膜９、第２絶縁膜１０、第１マスク３１’は低誘電材料で形成されることから、第１実施形態と同様の効果を奏することができる。
【０１０８】
さらに、本実施形態によれば、ＣＭＰ法により配線パターンとして不要な導電膜２２とともに、第２マスク３２’と第１マスク３１’の途中までを除去するため、比誘電率の高い第２マスク３２’を確実に除去することができる。これにより、第２マスク３２’の研磨残りが部分的に残存する場合よりも、比誘電率の制御が容易である。
【０１０９】
また、第１エッチング阻止膜８ａと第１絶縁膜９との間に、第２エッチング阻止膜８ｂが介在することで、下層のＣｕ配線７の露出およびＳｉＯＣ膜４への掘り込みをより確実に防止することができる。
【０１１０】
なお、第１実施形態の変形例は、第２実施形態でも適用可能である。
【０１１１】
（第３実施形態）
次に、本発明の半導体装置の製造方法にかかる第３の実施形態について、図１１〜図１５の製造工程断面図を用いて説明する。本実施形態例は、接続孔形成用のマスクパターン（接続孔（ヴィアホール）パターン）を形成した後、配線溝形成用のマスクパターン（配線溝（トレンチ）パターン）を形成する先ヴィア方式のデュアルダマシン構造の形成に係わる。なお、第１実施形態と同様の構成には同一の番号を付して説明し、詳細な説明は省略する。
【０１１２】
まず、図１１（ａ）に示すように、基板１上に下地絶縁膜２を介してＰＡＥ膜３とＳｉＯＣ膜４を順次積層し、ＰＡＥ膜３とＳｉＯＣ膜４とにＣｕ配線７を形成する。次いで、Ｃｕ配線７上およびＳｉＯＣ膜４上にエッチング阻止膜８、第１絶縁膜９および第２絶縁膜１０を順次積層する。ここまでの工程は第１実施形態と同様に行う。
【０１１３】
次に、第１実施形態と同様に、第２絶縁膜１０上に、第１マスク形成層３１、第２マスク形成層３２、第３マスク形成層３３、第４マスク形成層３４を順次形成する。この際、各マスク形成層の材質および成膜方法は第１実施形態と同様に行うが、本実施形態では、各マスク形成層の膜厚を第１実施形態とは異なる膜厚で形成することとする。ここでは、第１マスク形成層３１を７０ｎｍ、第２マスク形成層３２を７０ｎｍ、第３マスク形成層３３を５０ｎｍ、第４マスク形成層３４を５０ｎｍの膜厚でそれぞれ形成する。その後、、第４マスク形成層３４上に、接続孔パターンを有するレジストマスク１５を形成する。
【０１１４】
次いで、図１１（ｂ）に示すように、レジストマスク１５（前記図１１（ａ）参照）をエッチングマスクとして用いたドライエッチング法により、第４マスク形成層（ＳｉＯ2）３４、第３マスク形成層（ＳｉＮ）３３、第２マスク形成層（ＳｉＯ2）３２をエッチングして、接続孔パターンを有する第４マスク形成層３４、第３マスク形成層３３および第２マスク形成層３２を形成する。その後、例えばＯ2プラズマをベースとしたアッシング処理と薬液処理を施すことにより、レジストマスク１５及びエッチング処理の際に生じた残留付着物を完全に除去する。
【０１１５】
次に、図１２（ｃ）に示すように、上記接続孔パターンを埋め込む状態で、第４マスク形成層３４上に、例えば有機材料からなる平坦化層３５を形成した後、この平坦化層３５上に、例えばＳｉＯ2からなるマスク転写層３６を形成する。続いて、マスク転写層３６上に、配線溝パターンを有するレジストマスク１４を形成する。
【０１１６】
次いで、図１２（ｄ）に示すように、上記レジストマスク１４（前記図１２（ｃ）参照）をエッチングマスクとして用いたドライエッチング法により、配線溝パターンを有するマスク転写層３６および平坦化層３５を形成する。この際、第４マスク形成層３４、第３マスク形成層３３および第２マスク形成層３２に形成された接続孔パターンに平坦化層３５が残存するようにする。
【０１１７】
続いて、図１３（ｅ）に示す如く、配線溝パターンを有するマスク転写層３６（前記図１２（ｄ）参照）および平坦化層３５をマスクとしたドライエッチング法により、第４マスク形成層（ＳｉＯ2）３４（前記図１２（ｄ）参照）をエッチングする。これにより、配線溝パターンを有する第４マスク３４’が形成される。これにより、第４マスク（ＳｉＯ2）３４’の配線溝パターンの底部には、接続孔パターンを有する第３マスク形成層（ＳｉＮ）３３が露出される。また、このエッチングにより、マスク転写層３６は除去される。
【０１１８】
その後、図１３（ｆ）に示すように、例えばＯ2プラズマをベースとしたアッシング処理と薬液処理を施すことで、残存する平坦化層３５（前記図１３（ｅ）参照）およびエッチング処理の際に生じた残留付着物は完全に除去される。以上のようにして、接続孔パターンを有する第３マスク形成層３３上に、配線溝パターンを有する第４マスク３４’が形成される。
【０１１９】
続いて、図１３（ｇ）に示すように、配線溝パターンを有する第４マスク（ＳｉＯ2）３４’をエッチングマスクとして用いたドライエッチング法により、第３マスク形成層（ＳｉＮ）３３（前記図１３（ｆ）参照）をエッチングする。これにより、配線溝パターンを有する第３マスク３３’が形成される。また、この際、接続孔パターンを有する第３マスク形成層（ＳｉＮ）３３をマスクとして、接続孔パターンは掘り下げられ、第２絶縁膜（ＰＡＥ）１０が露出される。これにより、第１マスク形成層３１に接続孔パターンが形成される。
【０１２０】
次いで、図１４（ｈ）に示すように、接続孔パターンを有する第２マスク形成層３２をエッチングマスクとして用いたドライエッチングにより、第２絶縁膜（ＰＡＥ）１０に接続孔１６を開口し、第１絶縁膜（ＳｉＯＣ）９の表面を露出させる。この際、ＳｉＯ2に対するＰＡＥのエッチング選択比は１００以上となるため、このエッチングにより、第３マスク３３’の配線溝パターンの底部に露出された第２マスク形成層（ＳｉＯ2）３２や第４マスク（ＳｉＯ2）３４’が膜減りすることは、ほとんど無い。
【０１２１】
次に、図１４（ｉ）に示すように、配線溝パターンを有する第４マスク３４’（前記図１４（ｈ）参照）および第３マスク３３’をエッチングマスクとして用いたドライエッチング法により、接続孔パターンを有する第２マスク形成層３２（前記図１４（ｈ）参照）をエッチングする。これにより、配線溝パターンを有する第２マスク３２’が形成される。また、第４マスク（ＳｉＯ2）３４’は、第２マスク形成層（ＳｉＯ2）３２と同一材料であるため、第２マスク形成層３２のエッチングの進行にともない、第４マスク３４’は除去される。さらに、このエッチングにより、第１絶縁膜（ＳｉＯＣ）９の途中まで接続孔１６は掘り下げられる。
【０１２２】
続いて、図１４（ｊ）に示すように、配線溝パターンを有する第３マスク３３’をエッチングマスクとして用いたドライエッチング法により、第１マスク形成層（ＳｉＯＣ）３１（前記図１４（ｉ）参照）をエッチングする。これにより、配線溝パターンを有する第１マスク３１’が形成される。また、このエッチングにより、接続孔パターンが設けられた第１マスク形成層（ＳｉＯＣ）３１および第２絶縁膜１０をマスクとして、接続孔１６はさらに掘り下げられ、エッチング阻止膜８が露出される。
【０１２３】
この後の工程は、第１実施形態と同様に行うこととする。すなわち、引き続き、図１５（ｋ）に示すように、接続孔１６の底部に残存するエッチング阻止膜８および第３マスク（ＳｉＮ）３３’（前記図１４（ｊ）参照）をエッチング除去する。次いで、第２マスク（ＳｉＯ2）３２’をエッチングマスクとして、第１マスク（ＳｉＯ2）３１’の配線溝パターンの底部に残存する第２絶縁膜（ＰＡＥ）１０をエッチングする。これにより、第１マスク３１’に形成された配線溝パターンをさらに掘り下げ、第２マスク３２’、第１マスク３１’および第２絶縁膜１０に配線溝１７を形成する。
【０１２４】
以上の後、薬液を用いた後処理およびＲＦスパッタリング処理により、配線溝１７や接続孔１６の側壁に残留するエッチング付着物を除去し、接続孔１６底部のＣｕ変質層を正常なＣｕ層に転化する。
【０１２５】
その後、図１５（ｌ）に示すように、スパッタリング法により、配線溝１７および接続孔１６の内壁を覆う状態で、バリアメタル膜１８を成膜する。続いて、上記配線溝１７および接続孔１６を埋め込む状態で、バリアメタル膜１８上にＣｕからなる導電膜２２を電解メッキ法またはスパッタリング法により堆積し、配線溝１７と接続孔１６の埋め込みを同時に行う。
【０１２６】
次に、図１５（ｍ）に示すように、ＣＭＰ法により、配線パターンとして不要な導電膜２２（前記図１５（ｌ）参照）、バリアメタル膜１８とともに、第２マスク３２’と第１マスク３１’の途中までを除去することで、接続孔１６にヴィア１９を形成するとともに配線溝１７にＣｕ配線２０を形成する。この際、Ｃｕ配線２０の膜厚が１４０ｎｍとなるように、ＣＭＰの研磨時間を調整することとする。そして、Ｃｕ配線７上と同様に、Ｃｕ配線２０上を含む第１マスク３１’上に、例えばＳｉＣからなるエッチング阻止膜２１を形成する。これにより、デュアルダマシン構造の多層配線構造を形成することができる。
【０１２７】
このような半導体装置の製造方法によれば、第１マスク３１’は第２絶縁膜１０上に残され、当該第２絶縁膜１０とともに配線溝を構成する第３絶縁膜として用いられることになり、第１絶縁膜９、第２絶縁膜１０、第１マスク３１’は低誘電材料で形成されることから、第１実施形態と同様の効果を奏することができる。
【０１２８】
また、ＣＭＰ法により配線パターンとして不要な導電膜２２とともに、第２マスク３２’と第１マスク３１’の途中までを除去するため、比誘電率の高い第２マスク３２’を確実に除去することができる。これにより、第２マスク３２’の研磨残りが部分的に残存する場合よりも、比誘電率の制御が容易である。
【０１２９】
さらに、上述した第１実施形態および第２実施形態では、Ｃｕ配線７（下層配線）に対してヴィア１９とＣｕ配線２０（上層配線）の位置合わせが行われるため、ヴィア１９とＣｕ配線２０との間には、２回分の位置合わせに伴う誤差が存在するが、本実施形態の製造方法によれば、Ｃｕ配線７に対してヴィア１９の位置を合わせ、ヴィア１９にＣｕ配線２０の位置を合わせるため、異電位のヴィア−配線間ショートに対するマージンを拡大することができる。
【０１３０】
なお、第１実施形態の変形例および第２実施形態は、第３実施形態でも適用可能である。
【実施例１】
【０１３１】
上述した第２実施形態と同様の方法により、第２エッチング阻止膜（ＳＲ−ＳｉＯ2）８ｂの膜厚５ｎｍから２０ｎｍまで５ｎｍ間隔で変化させて、半導体装置を製造した場合の配線間容量を測定した。また、第２エッチング阻止膜８ｂの膜厚０ｎｍの半導体装置は、第１実施形態と同様の方法により製造した。そして、これらの半導体装置について配線間容量を測定した結果を図１６のグラフに示す。なお、配線間容量は図１９（ｈ）を用いて説明した構成の配線間容量を１とした場合の比で示す。
【０１３２】
このグラフに示すように、第２エッチング阻止膜８ｂの膜厚が２０ｎｍ以下である場合には、従来の構造よりも配線間容量が３％〜７％低くなることが確認された。
【図面の簡単な説明】
【０１３３】
【図１】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その３）である。
【図４】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その４）である。
【図５】本発明の半導体装置の製造方法に係る第１実施形態の変形例１を説明するための断面図である。
【図６】本発明の半導体装置の製造方法に係る第１実施形態の変形例において、残存する第２マスクの膜厚を変化させた場合の配線間容量を示すグラフである。
【図７】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その１）である。
【図８】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その２）である。
【図９】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その３）である。
【図１０】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その４）である。
【図１１】本発明の半導体装置の製造方法に係る第３実施形態を説明するための製造工程断面図（その１）である。
【図１２】本発明の半導体装置の製造方法に係る第３実施形態を説明するための製造工程断面図（その２）である。
【図１３】本発明の半導体装置の製造方法に係る第３実施形態を説明するための製造工程断面図（その３）である。
【図１４】本発明の半導体装置の製造方法に係る第３実施形態を説明するための製造工程断面図（その４）である。
【図１５】本発明の半導体装置の製造方法に係る第３実施形態を説明するための製造工程断面図（その５）である。
【図１６】本発明の半導体装置の製造方法に係る実施例１において、エッチング阻止膜の膜厚を変化させた場合の配線間容量を示すグラフである。
【図１７】従来の半導体装置の製造方法を説明するための製造工程断面図である（その１）。
【図１８】従来の半導体装置の製造方法を説明するための製造工程断面図である（その２）。
【図１９】従来の半導体装置の製造方法を説明するための製造工程断面図である（その３）。
【図２０】従来の半導体装置の製造方法における課題を説明するための断面図である（その１）。
【図２１】従来の半導体装置の製造方法における課題を説明するための断面図である（その２）。
【符号の説明】
【０１３４】
１１…基板、１４，１５…レジストマスク、１６…接続孔、１７…配線溝、１９…ヴィア、２０…配線、３１…第１マスク形成層、３２…第２マスク形成層、３３…第３マスク形成層、３４…第４マスク形成層、３１’…第１マスク、３２’…第２マスク、３３’…第３マスク、３４’…第４マスク
【図１】
2006253645.tif 000003
【図２】
2006253645.tif 000004
【図３】
2006253645.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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