(57)【要約】【課題】  ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一基板上に形成するとともに、ＳＯＩトランジスタのレイアウト面積を削減する。【解決手段】  半導体基板１１上にＳＯＩ構造を形成するＳＯＩ形成領域Ｒ１およびバルク構造を形成するバルク領域Ｒ２が設け、ＳＯＩ形成領域Ｒ１では絶縁層１３を介してエピタキシャル成長にて成膜された半導体層１４を半導体基板１１上に形成するとともに、半導体層１４の側壁を露出させ、半導体層１４の側壁に延伸されるように配置されたゲート電極１７ａを形成し、バルク領域Ｒ２では、半導体基板１１上に半導体層１５を形成し、半導体層１５上にゲート電極１７ｂを配置する。【選択図】      図１
2006253181.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層が一部の領域に形成された半導体基板と、
前記絶縁層上に配置され、エピタキシャル成長にて成膜された半導体層と、
前記半導体層の側壁に形成された第１ゲート電極と、
前記半導体層に形成され、前記第１ゲート電極の側方にそれぞれ配置された第１ソース／ドレイン層と、
前半導体基板上に形成された第２ゲート電極と、
前記半導体基板に形成され、前記第２ゲート電極の側方にそれぞれ配置された第２ソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項２】
前記第１ゲート電極を持つ前記半導体層の側面は、｛１１０｝面あるいは｛１００｝面からなり、前記第２ゲート電極を持つ前記半導体基板の表面は｛１００｝面からなることを特徴とする請求項1記載の半導体装置。
【請求項３】
絶縁層が一部の領域に形成された半導体基板と、
前記絶縁層上に積層され、エピタキシャル成長にて成膜された第１および第２半導体層と、
前記第１半導体層の側壁にチャネル領域が配置されたＰチャンネル電界効果型トランジスタと、
前記第２半導体層の側壁にチャネル領域が配置されたＮチャンネル電界効果型トランジスタと、
前記半導体基板に形成され、前記半導体基板の表面にチャネル領域が配置されたＰチャネルあるいはＮチャネル電界効果型トランジスタとを備えることを特徴とする半導体装置。
【請求項４】
前記第１および第２半導体層の側壁に配置され、前記Ｐチャンネル電界効果型トランジスタおよび前記Ｎチャンネル電界効果型トランジスタに共通に形成されたゲート電極と、
前記ゲート電極の両側に配置されるように前記第１半導体層に形成された第１ソース／ドレイン層と、
前記ゲート電極の両側に配置されるように前記第２半導体層に形成された第２ソース／ドレイン層とを備えることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１および第２半導体層の側壁は｛１００｝面であり、前記第１半導体層の膜厚は、前記第２半導体層の膜厚の２から３倍の範囲内であることを特徴とする請求項３または４記載の半導体装置。
【請求項６】
前記第１および第２半導体層の側壁は｛１１０｝面方位であることを特徴とする請求項３または４記載の半導体装置。
【請求項７】
前記半導体基板には、保護ダイオード、バイポーラトランジスタ、アナログ素子または高電圧駆動電界効果型トランジスタが形成され、前記半導体層には、デジタル素子または低電圧駆動電界効果型トランジスタが形成されることを特徴とする請求項１から６のいずれか１項記載の半導体装置。
【請求項８】
エピタキシャル成長にて成膜された第１半導体層を半導体基板の表面の一部に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記第２半導体層の側壁を露出させる工程と、
前記第２半導体層の側壁にチャネル領域が配置された第１トランジスタを形成する工程と、
前記半導体基板の表面にチャネル領域が配置された第２トランジスタを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記支持体は素子分離絶縁膜であることを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＳＯＩ構造とバルク構造とを同一基板上に混載する方法に適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
ここで、ＳＯＩトランジスタを用いてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｌｌｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を構成する場合、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとが同一の２次元平面上に互いに隣接してレイアウトされるとともに、｛１００｝面方位を持つ半導体面上に形成されていた。
【０００４】
一方、電流駆動力が大きく高い耐圧が必要な電界効果トランジスタは、シリコン層の厚さが制限されているＳＯＩ基板に形成することは困難であり、バルク基板上に形成することが望まれる。
また、例えば、特許文献３には、大面積の絶縁膜上に結晶性および均一性の良いシリコン薄膜を形成するために、絶縁膜上に成膜された非晶質もしくは多結晶シリコン層に紫外線ビームをパルス状に照射することにより、正方形に近い単結晶粒が碁盤の目状に配列された多結晶シリコン膜を絶縁膜上に形成し、この多結晶シリコン膜の表面をＣＭＰ（化学的機械的研磨）にて平坦化する方法が開示されている。
【特許文献１】特開２００２−２９９５９１号公報
【特許文献２】特開２０００−１２４０９２号公報
【特許文献３】特開平１０−２６１７９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００６】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
また、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとを同一の２次元平面上に配置すると、ＣＭＯＳ回路を形成するために必要な面積が増大し、高密度集積化の妨げになるという問題があった。また、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとの接続に必要な配線長も増大し、伝播遅延が大きくなるという問題があった。さらに、｛１００｝面方位を持つ半導体面上にＣＭＯＳ回路を形成すると、電子とホールとの移動度の差からＰチャンネル電界効果型トランジスタのチャネル幅をＮチャンネル電界効果型トランジスタのチャネル幅の２〜３倍に設定する必要がある。このため、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタのレイアウトバランスが崩れ、素子の高集積化の妨げになるという問題があった。
【０００７】
また、特許文献３の方法で絶縁膜上に形成されたシリコン薄膜には、グレンバウンダリー、マイクロツインなどの微小欠陥が存在する。このため、このシリコン薄膜に形成されたトランジスタは、完全結晶シリコン薄膜に形成されたトランジスタに比べて特性が劣るという問題があった。さらに、シリコン薄膜に形成された電界効果型トランジスタを積層する場合、電界効果型トランジスタが下層に存在する。このため、上層のシリコン薄膜が形成される下地絶縁膜の平坦性が劣化するとともに、上層のシリコン薄膜を形成する際の熱処理条件などに制約がかかり、上層のシリコン薄膜の結晶性は下層のシリコン薄膜の結晶性に比べて劣るという問題があった。
【０００８】
このため、従来の半導体装置では、欠陥のない単結晶からなるＳＯＩ構造を持つデバイスをバルクシリコン上に混載することができなかった。また、様々の膜厚を有する完全結晶シリコン薄膜が積層された３次元構造を持つデバイスを実現することもできなかった。
そこで、本発明の目的は、ＳＯＩ基板を用いることなく、ＳＯＩ構造とバルク構造とを同一基板上に形成するとともに、ＳＯＩトランジスタのレイアウト面積を削減することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁層が一部の領域に形成された半導体基板と、前記絶縁層上に配置され、エピタキシャル成長にて成膜された半導体層と、前記半導体層の側壁に形成された第１ゲート電極と、前記半導体層に形成され、前記第１ゲート電極の側方にそれぞれ配置された第１ソース／ドレイン層と、前半導体基板上に形成された第２ゲート電極と、前記半導体基板に形成され、前記第２ゲート電極の側方にそれぞれ配置された第２ソース／ドレイン層とを備えることを特徴とする。
【００１０】
これにより、ＳＯＩ基板を用いることなく、半導体基板の一部の領域にＳＯＩ構造を形成することが可能となるとともに、半導体層の側壁にチャネル領域を配置することができる。このため、コスト増を抑制しつつ、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることが可能となり、チップサイズの増大を抑制しつつ、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）を実現することが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記第1ゲート電極を持つ前記半導体層の側面は、[１１０]面あるいは[１００]面からなり、前記第2ゲート電極を持つ前記半導体基板の表面は[１００]面からなることを特徴とする。
また、本発明の一態様に係る半導体装置によれば、絶縁層が一部の領域に形成された半導体基板と、前記絶縁層上に積層され、エピタキシャル成長にて成膜された第１および第２半導体層と、前記第１半導体層の側壁にチャネル領域が配置されたＰチャンネル電界効果型トランジスタと、前記第２半導体層の側壁にチャネル領域が配置されたＮチャンネル電界効果型トランジスタと、前記半導体基板に形成され、前記半導体基板の表面にチャネル領域が配置されたＰチャネルあるいはＮチャネル電界効果型トランジスタとを備えることを特徴とする。
【００１２】
これにより、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタを３次元的に配置することを可能としつつ、ＣＭＯＳインバータ、ＮＡＮＤ回路またはＮＯＲ回路などを構成することが可能となるとともに、高耐圧デバイスを同一チップ上に混載することが可能となる。このため、チップサイズの増大を抑制しつつ、様々の機能を有する素子を同一チップ上に構成することが可能となるとともに、コスト増を抑制しつつ、優れた特性を持たせることができる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、前記第１および第２半導体層の側壁に配置され、前記Ｐチャンネル電界効果型トランジスタおよび前記Ｎチャンネル電界効果型トランジスタに共通に形成されたゲート電極と、前記ゲート電極の両側に配置されるように前記第１半導体層に形成された第１ソース／ドレイン層と、前記ゲート電極の両側に配置されるように前記第２半導体層に形成された第２ソース／ドレイン層とを備えることを特徴とする。
【００１４】
これにより、半導体層の側面側にチャンネル領域を形成することが可能となり、ゲート電極を半導体層の表面に配置することなく、電界効果型トランジスタを構成することが可能となる。このため、電界効果型トランジスタを半導体層に形成した場合においても、半導体層の表面側の平坦性を確保することが可能となり、半導体層の結晶性の劣化を抑制することを可能としつつ、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとを積層することができる。この結果、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタを低電圧で高速動作させることを可能としつつ、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタの高密度集積化を図ることができる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、前記第１および第２半導体層の側壁は｛１００｝面であり、前記第１半導体層の膜厚は、前記第２半導体層の膜厚の２から３倍の範囲内であることを特徴とする。
これにより、Ｎチャンネル電界効果型トランジスタに比べてＰチャンネル電界効果型トランジスタのレイアウト面積を拡大することなく、Ｐチャンネル電界効果型トランジスタのゲート幅をＮチャンネル電界効果型トランジスタのゲート幅よりも広くすることができる。このため、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとのモビリティーが異なる場合においても、Ｎチャンネル電界効果型トランジスタとＰチャンネル電界効果型トランジスタとの間のレイアウト配置のバランスを維持しつつ、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとの電流駆動能力を一致させることが可能となる。この結果、ＣＭＯＳ回路のレイアウト設計を効率よく行うことが可能となるとともに、信号伝達速度の制約を緩和することが可能となり、半導体装置の高密度集積を図ることが可能となるとともに、半導体装置の高速化を図ることができる。
【００１６】
また、本発明の一態様に係る半導体装置によれば、前記第１および第２半導体層の側壁は｛１１０｝面方位であることを特徴とする。
これにより、Ｎチャンネル電界効果型トランジスタとＰチャンネル電界効果型トランジスタのレイアウト面積を異ならせることなく、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとのモビリティーをほぼ一致させることが可能となる。このため、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとの寄生容量のバランスをとりつつ、Ｎチャンネル電界効果型トランジスタとＰチャンネル電界効果型トランジスタの電流駆動バランスをとることが可能となり、ＣＭＯＳ回路のＳ／Ｎ比を向上させることが可能となるとともに、半導体装置の高速化および高密度化を図ることができる。
【００１７】
また、本発明の一態様に係る半導体装置によれば、前記半導体基板には、保護ダイオード、バイポーラトランジスタ、アナログ素子または高電圧駆動電界効果型トランジスタが形成され、前記半導体層には、デジタル素子または低電圧駆動電界効果型トランジスタが形成されることを特徴とする。
これにより、半導体基板上に形成されるデバイスの高耐圧化を図りつつ、半導体層上に形成されるデバイスの高速化および低消費電力化を図ることが可能となり、優れた特性を持たせることを可能としつつ、様々の機能を持つデバイスを同一チップ上に混載することができる。
【００１８】
また、本発明の一態様に係る半導体装置の製造方法によれば、エピタキシャル成長にて成膜された第１半導体層を半導体基板の表面の一部に形成する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長にて前記第１半導体層上に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記第２半導体層の側壁を露出させる工程と、前記第２半導体層の側壁にチャネル領域が配置された第１トランジスタを形成する工程と、前記半導体基板の表面にチャネル領域が配置された第２トランジスタを形成する工程とを備えることを特徴とする。
【００１９】
これにより、第２半導体層を残したまま第１半導体層を除去することが可能となり、第２半導体層下に空洞部を形成することが可能となるとともに、第２半導体層下に空洞部が形成された場合においても、第２半導体層を支持体にて半導体基板上に支持することが可能となる。また、第１半導体層の一部を露出させる露出部を設けることにより、第１半導体層上に第２半導体層が積層された場合においても、エッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部に絶縁層にて埋め込むことが可能となる。
【００２０】
このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を絶縁上に配置することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる
さらに、第２半導体層の側壁を露出させてから第１トランジスタを形成することで、第２半導体層の側壁にチャネル領域を配置することが可能となるとともに、第１半導体層を半導体基板の表面の一部に形成することで、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となる。このため、チップサイズの増大を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となるとともに、ＳＯＩ構造とバルク構造とを同一半導体基板に混載した場合においても、コスト増を抑制することが可能となる。
【００２１】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記支持体は素子分離絶縁膜であることを特徴とする。
これにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層を素子分離絶縁膜にて半導体基板上に支持することが可能となる。このため、第２半導体層を支持するための支持体を形成する工程を別途設ける必要がなくなるとともに、支持体を形成するための領域を別途確保する必要がなくなる。このため、製造工程の増大を抑制しつつ、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となるとともに、半導体基板上に形成されるデバイスの高密度集積化を図ることができ、チップサイズの増大を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となるとともに、ＳＯＩ構造とバルク構造とを同一半導体基板に混載した場合においても、コスト増を抑制することが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図である。
図１において、半導体基板１１上には、ＳＯＩ構造を形成するＳＯＩ形成領域Ｒ１およびバルク構造を形成するバルク領域Ｒ２が設けられている。そして、半導体基板１１には、ＳＯＩ形成領域Ｒ１とバルク領域Ｒ２とを素子分離する素子分離絶縁膜１２が埋め込まれている。なお、ＳＯＩ形成領域Ｒ１とバルク領域Ｒ２とを素子分離する方法としては、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の他、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）構造を用いるようにしてもよい。
【００２３】
そして、ＳＯＩ形成領域Ｒ１では、半導体基板１１上には、絶縁層１３を介してエピタキシャル成長にて成膜された半導体層１４が積層されている。なお、半導体基板１１および半導体層１４の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層１２ａ、１３としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、半導体層１４が絶縁層１３上に積層された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。
【００２４】
そして、半導体層１４は、絶縁層１３上において側壁が露出されるようにエッチング加工されている。ここで、半導体層１４の側壁を露出させる場合、半導体層１４が括れた部分を有するように半導体層１４をエッチング加工することができる。また、半導体層１４の側壁を露出させる場合、例えば、フィン状、櫛状、枡状または網目状などの形状を用いるようにしてもよい。そして、半導体層１４の側壁には、ゲート絶縁膜１６ａを介してゲート電極１７ａが形成されている。ここで、ゲート電極１７ａは、半導体層１４の括れた部分に跨るようにして、半導体層１４の両側の側壁に延伸されるように配置することができる。また、半導体層１４には、ゲート電極１７ａの両側にそれぞれ配置されたソース／ドレイン層１９ａ、１９ａ´が形成されている。
【００２５】
一方、バルク領域Ｒ２では、半導体基板１１上には半導体層１５が形成されている。そして、半導体層１５上には、ゲート絶縁膜１６ｂを介してゲート電極１７ｂが形成されるとともに、ゲート電極１７ｂの側壁にはサイドウォールスペーサ１８が形成されている。また、半導体層１５には、ゲート電極１７ｂの両側にそれぞれ配置されたソース／ドレイン層１９ｂ、１９ｂ´が形成されている。
【００２６】
これにより、半導体基板１１の一部の領域にＳＯＩ構造を形成することが可能となるとともに、半導体層１４の側壁にチャネル領域を配置することができる。このため、コスト増を抑制しつつ、ＳＯＩ構造とバルク構造とを同一半導体基板１１上に形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることが可能となり、チップサイズの増大を抑制しつつ、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）を実現することが可能となる。
【００２７】
なお、ＳＯＩ形成領域Ｒ１には、デジタル素子または低電圧駆動電界効果型トランジスタ、バルク領域Ｒ２には、保護ダイオード、バイポーラトランジスタ、アナログ素子または高電圧駆動電界効果型トランジスタを形成することが好ましい。これにより、バルク領域Ｒ２に形成されるデバイスの高耐圧化を図りつつ、ＳＯＩ形成領域Ｒ１に形成されるデバイスの高速化および低消費電力化を図ることが可能となり、優れた特性を持たせることを可能としつつ、様々の機能を持つデバイスを同一チップ上に混載することができる。
【００２８】
図２は、本発明の第２実施形態に係る半導体装置の概略構成を示す斜視図である。
図２において、半導体基板２１上には、ＳＯＩ構造を形成するＳＯＩ形成領域Ｒ１１およびバルク構造を形成するバルク領域Ｒ１２が設けられている。そして、半導体基板２１には、ＳＯＩ形成領域Ｒ１１とバルク領域Ｒ１２とを素子分離する素子分離絶縁膜２２が埋め込まれている。
【００２９】
そして、ＳＯＩ形成領域Ｒ１１では、半導体基板１１上には、絶縁層２３ａを介してエピタキシャル成長にて成膜された半導体層２４ａが配置され、半導体層２４ａ上には、絶縁層２３ｂを介してエピタキシャル成長にて成膜された半導体層２４ｂが配置されている。そして、半導体層２４ａ、絶縁層２３ｂおよび半導体層２４ｂは、絶縁層２３ａ上において側壁が露出されるようにエッチング加工されている。ここで、半導体層２４ａ、絶縁層２３ｂおよび半導体層２４ｂの側壁を露出させる場合、半導体層２４ａ、絶縁層２３ｂおよび半導体層２４ｂが括れた部分を有するように半導体層２４ａ、絶縁層２３ｂおよび半導体層２４ｂをエッチング加工することができる。また、半導体層２４ａ、絶縁層２３ｂおよび半導体層２４ｂの側壁を露出させる場合、例えば、フィン状、櫛状、枡状または網目状などの形状を用いるようにしてもよい。そして、半導体層２４ａ、２４ｂの側壁には、ゲート絶縁膜２６ａ、２６ｂをそれぞれ介してゲート電極２７ａが形成されている。ここで、ゲート電極１２ａは、半導体層２４ａ、絶縁層２３ｂおよび半導体層２４ｂの括れた部分に跨るようにして、半導体層２４ａ、絶縁層２３ｂおよび半導体層２４ｂの両側の側壁に延伸されるように配置することができる。また、半導体層２４ａには、ゲート電極２７ａの両側にそれぞれ配置されたソース／ドレイン層２９ａ、２９ａ´が形成され、半導体層２４ｂには、ゲート電極２７ａの両側にそれぞれ配置されたソース／ドレイン層２９ｂ、２９ｂ´が形成されている。
【００３０】
一方、バルク領域Ｒ２２では、半導体基板２１上には半導体層２５が形成されている。そして、半導体層２５上には、ゲート絶縁膜２６ｃを介してゲート電極２７ｃが形成されるとともに、ゲート電極２７ｃの側壁にはサイドウォールスペーサ２８が形成されている。また、半導体層２５には、ゲート電極２７ｃの両側にそれぞれ配置されたソース／ドレイン層２９ｃ、２９ｃ´が形成されている。
【００３１】
これにより、半導体層２４ａ、２４ｂの側面側にチャネル領域を形成することが可能となり、半導体層２４ａ、２４ｂの表面側にゲート電極２７ａを配置することなく、電界効果型トランジスタを構成することが可能となる。このため、電界効果型トランジスタを半導体層２４ａ、２４ｂにそれぞれ形成した場合においても、半導体層２４ａ、２４ｂの表面側の平坦性を確保することが可能となり、半導体層２４ａ、２４ｂを積層した場合においても、半導体層２４ａ、２４ｂの結晶性の劣化を抑制することができる。このため、チップサイズの増大を抑制しつつ、電界効果型トランジスタの集積化を図ることが可能となるとともに、電界効果型トランジスタの寄生容量を削減することを可能としつつ、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができる。
【００３２】
また、半導体層２４ａ、２４ｂの積層面と直交するようにゲート電極２７ａを配置することにより、チップ面内におけるゲート電極２７ａの占有面積を削減することが可能となるとともに、ゲート電極２７ａの配線長を短くすることができる。このため、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
【００３３】
また、最上層の半導体層２７ａの表面上に跨るようにゲート電極２７ａを配置することにより、半導体層２７ａの表面側からイオン注入を行った場合においても、ゲート電極２７ａをマスクとして半導体層２４ａ、２４ｂにソース／ドレイン層２９ａ、２９ａ´およびソース／ドレイン層２９ｂ、２９ｂ´をそれぞれ形成することが可能となる。このため、半導体層２４ａ、２４ｂの側壁に配置されたゲート電極２７ａに対して自己整合的にソース／ドレイン層２９ａ、２９ａ´およびソース／ドレイン層２９ｂ、２９ｂ´をそれぞれ形成することが可能となり、製造工程の煩雑化を抑制しつつ、特性の良好な電界効果型トランジスタを再現性よく作製することができる。
【００３４】
なお、半導体層２５は（１００）単結晶半導体層から構成し、半導体層２４ａ、２４ｂは｛１００｝面方位の側面が露出するように構成することができる。ここで、例えば、Ｐチャンネル電界効果型トランジスタを半導体層２４ａに形成し、Ｎチャンネル電界効果型トランジスタを半導体層２４ｂに形成する場合、半導体層２４ａの膜厚は半導体層２４ｂの膜厚より厚くなるようにしてもよい。ここで、半導体層２４ａと半導体層２４ｂの膜厚比は、ホールと電子のモビリティー比の逆数比であることが好ましい。例えば、半導体層２４ａの膜厚は、半導体層２４ｂの膜厚の２〜３倍の範囲内とすることができる。
【００３５】
これにより、Ｎチャンネル電界効果型トランジスタに比べてＰチャンネル電界効果型トランジスタのレイアウト面積を拡大することなく、Ｐチャンネル電界効果型トランジスタのゲート幅をＮチャンネル電界効果型トランジスタのゲート幅よりも広くすることができる。このため、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとのモビリティーが異なる場合においても、Ｎチャンネル電界効果型トランジスタとＰチャンネル電界効果型トランジスタとの間のレイアウト配置のバランスを維持しつつ、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとの電流駆動能力を一致させることが可能となる。この結果、ＣＭＯＳ回路のレイアウト設計を効率よく行うことが可能となるとともに、信号伝達速度の制約を緩和することが可能となり、半導体装置の高密度集積を図ることが可能となるとともに、半導体装置の高速化を図ることができる。
【００３６】
また、半導体層２５は（１００）単結晶半導体層から構成し、半導体層２４ａ、２４ｂは｛１１０｝面方位の側面が露出するように構成することができる。
これにより、Ｐチャンネル電界効果型トランジスタおよびＮチャンネル電界効果型トランジスタを半導体層２４ａ、２４ｂにそれぞれ形成した場合においても、Ｎチャンネル電界効果型トランジスタとＰチャンネル電界効果型トランジスタのレイアウト面積を異ならせることなく、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとのモビリティーをほぼ一致させることが可能となる。このため、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとの寄生容量のバランスをとりつつ、Ｎチャンネル電界効果型トランジスタとＰチャンネル電界効果型トランジスタの電流駆動バランスをとることが可能となり、ＣＭＯＳ回路のＳ／Ｎ比を向上させることが可能となるとともに、半導体装置の高速化および高密度化を図ることができる。
【００３７】
図３（ａ）〜図１０（ａ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す平面図、図３（ｂ）〜図１０（ｂ）は、図３（ａ）〜図１０（ａ）のＡ１−Ａ１´〜Ａ８−Ａ８´線でそれぞれ切断した断面図、図３（ｃ）〜図１０（ｃ）は、図３（ａ）〜図１０（ａ）のＢ１−Ｂ１´〜Ｂ８−Ｂ８´線でそれぞれ切断した断面図である。
図３において、半導体基板３１には、ＳＯＩ形成領域Ｒ２１およびバルク領域Ｒ２２が設けられている。そして、半導体基板３１の熱酸化を行うことにより、半導体基板３１の表面に酸化膜３２を形成する。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて酸化膜３２をパターニングすることにより、ＳＯＩ形成領域Ｒ２１の酸化膜３２を除去し、ＳＯＩ形成領域Ｒ２１の半導体基板３１の表面を露出させる。そして、酸化膜３２をマスクとして選択エピタキシャル成長を行うことにより、第１半導体層３３を半導体基板３１上のＳＯＩ形成領域Ｒ２１に選択的に形成する。
【００３８】
次に、図４に示すように、バルク領域Ｒ２２の半導体基板３１上の酸化膜３２を除去する。そして、エピタキシャル成長を行うことにより、第２半導体層３４を半導体基板３１上のＳＯＩ形成領域Ｒ２１およびバルク領域Ｒ２２に形成する。なお、第１半導体層３３は、半導体基板３１および第２半導体層３４よりもエッチングレートが大きな材質を用いることができ、第１半導体層３３および第２半導体層３４の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板３１がＳｉの場合、第１半導体層３３としてＳｉＧｅ、第２半導体層３４としてＳｉを用いることが好ましい。これにより、第１半導体層３３と第２半導体層３４との間の格子整合をとることを可能としつつ、第１半導体層３３と第２半導体層３４との間のエッチング時の選択比を確保することができる。なお、第１半導体層３３としては、単結晶半導体層の他、他結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるようにしてもよい。また、第１半導体層３３の代わり、単結晶半導体層をエピタキシャル成長にて成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第１半導体層３３および第２半導体層３４の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。
【００３９】
次に、図５に示すように、第１半導体層３３および第２半導体層３４を貫通して半導体基板３１に達するように深さが設定された溝３５を、ＳＯＩ形成領域Ｒ２１とバルク領域Ｒ２２と境界およびその周囲に形成する。そして、素子分離絶縁膜３６を溝３５内に埋め込むことにより、ＳＯＩ形成領域Ｒ２１とバルク領域Ｒ２２とを素子分離するとともに、第２半導体層３４を半導体基板３１上で支持する支持体を形成する。
【００４０】
次に、図６に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第１半導体層３３および第２半導体層３４をパターニングすることにより、第１半導体層３３および第２半導体層３４の端部の一部を露出させる露出面３７を形成する。なお、第１半導体層３３および第２半導体層３４の端部の一部を露出させる露出面３７を形成する場合、第１半導体層３３の表面でエッチングを止めるようにしてもよいし、第１半導体層３３をオーバーエッチングして第１半導体層３３に凹部を形成するようにしてもよい。あるいは、第１半導体層３３を貫通させて半導体基板３１の表面を露出させるようにしてもよい。
【００４１】
次に、図７に示すように、露出面３７を介してエッチングガスまたはエッチング液を第１半導体層３３に接触させることにより、第１半導体層３３をエッチング除去し、ＳＯＩ形成領域Ｒ２１の半導体基板３１と第２半導体層３４との間に空洞部３８を形成する。
ここで、素子分離絶縁膜３６にて第２半導体層３４を支持することにより、第１半導体層３３が除去された場合においても、第２半導体層３４が半導体基板３１上に落下することを防止することが可能となるとともに、第１半導体層３３および第２半導体層３４の端部の一部を露出させる露出面３７を形成することにより、第１半導体層３３上に第２半導体層３４が積層された場合においても、第２半導体層３４下の第１半導体層３３にエッチングガスまたはエッチング液を接触させることが可能となる。
【００４２】
このため、第２半導体層３４を支持するための支持体を別途設ける必要がなくなるとともに、第２半導体層３４の欠陥の発生を低減させつつ、第２半導体層３４を絶縁体上に配置することが可能となり、第２半導体層３４の品質を損なうことなく、第２半導体層３４と半導体基板３１との間の絶縁を図ることが可能となる。このため、製造工程の増大を抑制しつつ、ＳＯＩ構造とバルク構造とを同一半導体基板上に形成することが可能となり、チップサイズの増大を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となる。
【００４３】
なお、半導体基板３１および第２半導体層３４がＳｉ、第１半導体層３３がＳｉＧｅの場合、第１半導体層３３のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００程度を得ることができ、半導体基板３１および第２半導体層３４のオーバーエッチングを抑制しつつ、第１半導体層３３を除去することが可能となる。また、第１半導体層３３のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても良い。
【００４４】
また、第１半導体層３３をエッチング除去する前に、陽極酸化などの方法により第１半導体層３３を多孔質化するようにしてもよいし、第１半導体層３３にイオン注入を行うことにより、第１半導体層３３をアモルファス化するようにしてもよい。これにより、第１半導体層３３のエッチングレートを増大させることが可能となり、第１半導体層３３のエッチング面積を拡大することができる。
【００４５】
次に、図８に示すように、半導体基板３１および第２半導体層３４の熱酸化を行うことにより、半導体基板３１と第２半導体層３４との間の空洞部１０に埋め込み絶縁層３９を形成する。
これにより、エピタキシャル成長時の第２半導体層３４の膜厚および第２半導体層３４の熱酸化時の埋め込み絶縁層３９の膜厚により、素子分離後の第２半導体層３４の膜厚を規定することができる。このため、第２半導体層３４の膜厚を精度よく制御することができ、第２半導体層３４の膜厚のバラツキを低減させることを可能としつつ、第２半導体層３４を薄膜化することができる。
【００４６】
なお、空洞部３８に埋め込み絶縁層３９を形成した後、１０００℃以上の高温アニールを行うようにしてもよい。これにより、埋め込み絶縁層３９をリフローさせることが可能となり、埋め込み絶縁層３９のストレスを緩和させることが可能となるとともに、第２半導体層３４との境界における界面準位を減らすことができる。また、埋め込み絶縁層３９は空洞部３８を全て埋めるように形成しても良いし、空洞部３８が一部残るように形成しても良い。
【００４７】
また、図８の方法では、半導体基板３１および第２半導体層３４の熱酸化を行うことにより、半導体基板３１と第２半導体層３４との間の空洞部３８に埋め込み絶縁層３９を形成する方法について説明したが、ＣＶＤ法にて半導体基板３１と第２半導体層３４との間の空洞部３８に絶縁膜を成膜させることにより、半導体基板３１と第２半導体層３４との間の空洞部３８を埋め込み絶縁層３９で埋め込むようにしてもよい。これにより、第２半導体層３４の膜減りを防止しつつ、半導体基板３１と第２半導体層３４との間の空洞部３９を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層３４の裏面側に配置される埋め込み絶縁層３９の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層３４の裏面側の寄生容量を低減させることができる。
【００４８】
なお、埋め込み絶縁層３９の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フッ化シリケードグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め込み絶縁層１０として、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰＳＧ膜、ＰＡＥ（ｐｏｌｙ  ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
【００４９】
次に、図９に示すように、フォトリソグラフィー技術およびエッチング技術を用いて第２半導体層３４およびその側壁の埋め込み絶縁層３９をパターニングすることにより、第２半導体層３４の側壁を露出させる。ここで、第２半導体層３４の側壁を露出させる場合、第２半導体層３４が括れた部分を有するように半導体層３４をパターニングしてもよいし、例えば、フィン状、櫛状、枡状または網目状などの形状にパターニングしてもよい。
【００５０】
次に、図１０に示すように、ＳＯＩ形成領域Ｒ２１およびバルク領域Ｒ２２における第２半導体層３４の側面および表面の熱酸化を行うことにより、ＳＯＩ形成領域Ｒ２１の第２半導体層３４の側面にゲート絶縁膜４０ａを形成するとともに、バルク領域Ｒ２２の第２半導体層３４の表面にゲート絶縁膜４０ｂを形成する。そして、ゲート絶縁膜４０ａ、４０ｂが形成された第２半導体層３４１上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、ＳＯＩ形成領域Ｒ２１の第２半導体層３４の側面に配置されたゲート電極４１ａを形成するとともに、バルク領域Ｒ２２の第２半導体層３４の表面に配置されたゲート電極４１ｂを形成する。
【００５１】
そして、ゲート電極４１ａ、４１ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３４内にイオン注入することにより、ゲート電極４１ａ、４１ｂの側方にそれぞれ配置されたソース／ドレイン層を第２半導体層３４に形成する。
これにより、ＳＯＩ基板を用いることなく、半導体基板３１の一部の領域にＳＯＩ構造を形成することが可能となるとともに、第２半導体層３４の側壁にチャネル領域を配置することができる。このため、コスト増を抑制しつつ、ＳＯＩ構造とバルク構造とを同一半導体基板３１上に形成することが可能となるとともに、ＳＯＩトランジスタの集積度を向上させることが可能となり、チップサイズの増大を抑制しつつ、優れた特性を持つ様々の機能を有する素子を同一チップ上に構成することが可能となる。
【００５２】
なお、上述した実施形態では、埋め込み絶縁層３９を介してＳＯＩ形成領域Ｒ２１の半導体基板３１上に第２半導体層３４を１層分だけ積層する方法について説明したが、絶縁層をそれぞれ介して複数の半導体層をＳＯＩ形成領域Ｒ２１の半導体基板３１上に積層するようにしてもよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図。
【図２】本発明の第２実施形態に係る半導体装置の概略構成を示す斜視図。
【図３】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
【００５４】
Ｒ１、Ｒ１１、Ｒ２１  ＳＯＩ形成領域、Ｒ２、Ｒ１２、Ｒ２２  バルク領域、１、２１、３１  半導体基板、１２、２２、３６  素子分離絶縁膜、１３、２３ａ、２３ｂ、３９  絶縁層、１４、１５、２４ａ、２４ｂ、２５  半導体層、１６ａ、１６ｂ、２６ａ〜２６ｃ、４０ａ、４０ｂ  ゲート絶縁膜、１７ａ、１７ｂ、２７ａ〜２７ｃ、４１ａ、４１ｂ  ゲート電極、１８、２８  サイドウォールスペーサ、１９ａ、１９ａ´、１９ｂ、１９ｂ´、２９ａ〜２９ｃ、２９ａ´〜２９ｃ´  ソース／ドレイン層、３２  酸化膜、３３  第１半導体層、３４  第２半導体層、３５  溝、３７  露出面、３８  空洞部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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