(57)【要約】  積分器は、たとえばアナログ−デジタル変換の前に、受取ったアナログ信号を調整するよう用いられる電子部品である。量子化ノイズを含む雑音の効果を制限するには広ダイナミックレンジ、高ゲイン、および良好な分解能が、積分器およびアナログ−デジタル変換器において必要とされる。アナログ−デジタル変換器に先立つ従来の積分器は、これらの要件を効果的に満たすことができない。これらの要件を効果的に満たし得、かつ広範囲の用途のための従来の積分器よりも優れた新規な位相領域積分器が開示される。
2009515377.tif 000002
【特許請求の範囲】
【請求項１】
ある期間にわたって入力信号を積分するための方法であって、
前記入力信号に応答して生成される位相情報を用いて前記入力信号の積分された値を生成するステップを含む、方法。
【請求項２】
前記位相情報は、前記入力信号を受取り、前記入力信号の値に応答して周波数が変動する出力波形を与えるよう結合される電圧制御発振器によって与えられる、請求項１に記載の積分方法。
【請求項３】
前記生成するステップは、前記出力波形の変化する位相周期の合計を積算するステップを含む、請求項２に記載の方法。
【請求項４】
前記生成するステップは、前記期間の終わりに前記出力波形の位相を同定し、前記出力波形の変化する周期の合計を積算するステップをさらに含み、前記積分された値は前記位相および周期の前記合計によって決定される、請求項１に記載の方法。
【請求項５】
前記入力信号の強度に従って前記発振器の周波数を調整するステップをさらに含む、請求項２に記載の方法。
【請求項６】
入力信号を受取るための入力と、
積分された信号を与えるための出力と、
前記入力に結合され、前記入力信号の値に従って出力波形応答を与えるよう動作可能な発振器と、
積分器の結果を与えるよう、前記発振器によって与えられる前記出力波形応答を処理するためのロジックとを含む、積分器。
【請求項７】
前記応答を処理するための前記ロジックは、積分期間の間に出力波形の変化する位相を積算するためのロジックを含む、請求項６に記載の積分器。
【請求項８】
前記変化する位相を決定するためのロジックは、前記積分期間の始まりと終わりでの前記出力波形の位相の差を同定するための前記ロジックを含む、請求項７に記載の積分器。
【請求項９】
前記変化する位相を決定するための前記ロジックは、電圧−位相変換器を含む、請求項８に記載の積分器。
【請求項１０】
処理するための前記ロジックは、前記発振器によって与えられる前記出力波形信号の周期の合計を積算するための積算器をさらに含む、請求項６に記載の方法。
【請求項１１】
処理するための前記ロジックは、前記積分期間の終わりに前記出力波形の位相を決定するためのロジックをさらに含み、前記積分された値は前記位相および周期の前記合計に従って決定される、請求項１０に記載の方法。
【請求項１２】
前記発振器は、前記入力信号の強度に従って前記発振器の周波数を調整するための入力を含む、請求項６に記載の積分器。
【請求項１３】
前記発振器は電圧制御発振器である、請求項６に記載の積分器。
【請求項１４】
前記発振器は電流制御発振器である、請求項６に記載の積分器。
【請求項１５】
入力信号を、前記入力信号の値に関係付けられる周波数を有する波形に変換するステップと、
前記波形の変化する位相の合計を積算して、前記信号の積分された値を生成するステップとを含む、積分方法。
【請求項１６】
入力信号を、前記入力信号の値に関係付けられる周波数を有する波形に変換するための手段と、
前記波形の変化する位相の合計を積算して、前記信号の積分された値を生成するための手段とを備える、積分器。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
この発明は概してセンサ装置の分野に関し、より特定的には積分方法および装置に関する。
【背景技術】
【０００２】
発明の背景
積分関数または積分は当該技術において周知である数学関数である。手短に言えば、積分とは範囲または範囲の総括として解釈され得る数学的対象である。信号が曲線としてプロットされるならば、その信号の積分はその曲線の中の範囲である。積分器とは自身の入力に存在する信号を積分し、自身の出力でその入力信号の積分されたものを発生する装置である。
【０００３】
積分器はしばしば、さらなる処理ステップの前に、電気信号の品質を向上させるよう用いられる。たとえば、図１は信号源１００と、積分器１１０、アナログ−デジタル変換器（ＡＤＣ）１２０、およびＤＳＰ１３０からなる信号処理チェーンとを図示する。図１において、ＡＤＣ１２０によって実現されるアナログ−デジタル変換と、ＤＳＰ１３０を用いるデジタル信号処理ステップとは、高品質の積分器出力に依拠するさらなる処理ステップである。
【０００４】
信号源１００は信号を生成する。たとえば、信号源１００は、歪みゲージ、燃料流量センサ、光度センサ、または外部刺激に応答して信号を生成する任意の他のタイプの装置のようなセンサであり得る。信号源１００はいつもというわけではないがしばしば、積分器１１０、アナログ−デジタル変換器（ＡＤＣ）１２０、およびＤＳＰ１３０を含む回路アセンブリから物理的に取外される。
【０００５】
信号の品質は信号ＶINを積分する積分器１１０によって改善される。図２は、信号改善の性質を図示する。波形２００は、信号源１００が生成する一定値の信号と、一定値の信号を乱す付加的なノイズとの組合せである。波形２１０は、入力信号波形２００に応答して生成される積分器出力である。付加的なノイズによって引起される信号の変動は波形２１０で図示されるように積分器の動作によって減少することが容易にわかる。
【０００６】
積分器１１０の出力であるＶOUTはＡＤＣ１２０に入力される。ＡＤＣ１２０はアナログ−デジタル変換機能を果たす。アナログ−デジタル変換機能は当該技術分野で周知である。ＡＤＣ１２０入力に存在するアナログ信号ＶOUTは、ある離散レベルの集合のうち１つをとり得る信号ＶDに変換される。
【０００７】
図３は、２つのＡＤＣ１２０の入力信号３００および３１０と、対応するＡＤＣ３２０の出力レベルとを図示する。信号３００および３１０は電力が等しくない入力信号に応答する積分器１１０の出力である。信号３００はより高電力の入力信号に応答する積分器１１０の出力である。信号３１０は低電力の入力信号に応答する積分器１１０の出力である。
【０００８】
垂直方向のバー３２０はＡＤＣ変換特性を示す。アナログであるＡＤＣ１２０の入力信号値は離散信号出力値の有限集合のうちの１つへとマッピングされることになる。バー３２０上の水平の目盛りは離散ＡＤＣ１２０出力値の集合を示す。ＡＤＣ１２０はここに図示されるように５ビット装置であり、入力信号を３２の離散値の１つへと変換する。離散
値は、０から３１または二値表記では０００００から１１１１１の範囲にわたる。バー３２０上には３２の対応する目盛りがあり、その各々は特定のアナログ電圧値に対応する。
【０００９】
図３において、ＡＤＣ１２０は、時間Ｔ＝１００で自身の入力に存在する信号をサンプリングして変換する。信号３００は、時間Ｔ＝１００で５ボルトの値に到達し、ＡＤＣ１２０においてあり得る限り最も高い出力符号であるデジタル値３１に変換される。信号３１０は約０．５ボルトの値に到達し、ＡＤＣ１２０における相対的に低い出力符号であるデジタル値３に変換される。バー３２０上のこれら目盛りのうちの１つにぴったりと対応しないＡＤＣ入力信号値は、最も近い目盛りの値へと四捨五入されることになる。
【００１０】
この四捨五入処理によって導入される変換誤差は量子化ノイズとして示される。ＡＤＣによって導入される量子化誤差および関連する量子化ノイズは当業者には周知である。四捨五入の誤差は、比例するように、より低い値の信号にとってはより重大であり、より高い値の信号にとってはあまり重大ではない。信号３００は信号３１０よりも量子化ノイズによる影響を受けないであろう。言い換えれば、信号３００の信号対量子化ノイズ比は信号３１０の信号対量子化ノイズ比よりも高くなるであろう。
【００１１】
信号対量子化ノイズ比とはシステムの性能にマイナスの影響を与える信号劣化の程度である。最小の許容可能な信号対量子化ノイズ比は設計パラメータであり、そのため、レベルの最小の数、言い換えればＡＤＣ１２０のビットの最小の数はシステム設計要件である。
【００１２】
信号品質を劣化させる別の種類のノイズには付加的な熱ノイズがある。ＡＤＣ１２０の入力信号を乱す熱ノイズの所与の出力のせいで、ある値よりも小さい、入力信号レベルの差が確実には解決され得ない。図４はこの限界を図示する。図４は２つの異なる信号に起因する積分器１１０の出力を示す。これらの信号は付加的な熱ノイズによって乱される。これらの信号は積分処理の持続時間において一定値を有し、積分器入力は一定の信号値および付加的な熱ノイズからなる。両方の場合において、積分器１１０の対象の出力値は、積分処理が終わる時間Ｔ＝１００で発生する。
【００１３】
図４Ａにおいて、信号５２０は１．５ボルトの一定値を有する信号♯１に起因する積分器への入力であり、信号５３０は１ボルトの一定値を有する信号♯２に起因する積分器への入力である。信号５００は、入力信号５２０に起因する積分器出力であり、信号５１０は入力信号５３０に起因する積分器出力である。積分器出力信号５００および５１０は、過剰な量の残留付加的ノイズのため、時間Ｔ＝１００において確実には互いに識別され得ない。これは、これらのノイズ状況下において、積分器１１０の出力での信号レベルの最低限必要な差が、信号♯１と信号♯２との差、すなわち０．５ボルトを超えるべきであるということを例示している。積分器１１０を用いても、これより小さい信号レベルの差は確実には解決され得ない。
【００１４】
図４Ｂにおいて、信号５６０は、２．５ボルトの一定値を有する信号♯３に起因する積分器１１０への入力である。信号５７０は、１ボルトの一定値を有する信号♯４に起因する積分器１１０への入力である。信号５４０は入力信号５６０に起因する積分器１１０の出力である。信号５５０は入力信号５７０に起因する積分器１１０の出力である。積分器出力信号５４０および５５０は、時間Ｔ＝１００で互いに確実に識別され得る。これは、積分器１１０の出力での信号レベルの差が、信号♯３と信号♯４との間の差、すなわち１．５ボルトに等しいならば、２つの信号レベルは確実に解決され得るということを示す。
【００１５】
信号源１００は、熱ノイズ効果が制限され、システム性能を大きく劣化させないということを確実にするのに十分な最大振幅の信号を生成することとなる。これは、積分器１１
０の出力が利用可能な電源電圧よりも大きい値を有する必要が時にはあるかもしれないということを意味する。
【００１６】
図５は単純な積分器回路を図示する。積分器入力信号は信号源１０００によって生成され、ノイズ源１０１０によって乱される。これら信号およびノイズは加算器１０２０によって加算される。これは信号および付加的なノイズの図表現である。現実の電子回路において、電子部品は元々ノイズを生成するものであり、ノイズが信号へ加えられることは物理的な部品ならびにシステム設計およびレイアウトに元々備わっている誘導およびその他の効果を介して起こる。
【００１７】
キャパシタ１０４０は単純な積分器である。積分器への入力は加算器１０２０の出力である。キャパシタ１０４０は、積分プロセスの開始前に、閉じた位置にあり、積分器をリセットするスイッチ１０５０によってリセットされる。積分プロセスの始めにスイッチ１０５０が開き、キャパシタ１０４０両端の電圧が加算器１０２０から発する入力信号に応答して変化し始める。積分プロセスの終わりに、スイッチ１０３０が閉じて、積分器出力１０６０であるＶOUTがサンプリングされる。図４は例示的な図である。同一機能を有する他の同様の積分器の実現例が当業者には周知であり自明である。
【００１８】
積分器出力１０６０であるＶOUTは、一般的に、利用可能な電源電圧が課す上限を超えることができない。電源電圧は厳しい電力消費要件のために現状技術の機器では低減している。
【００１９】
積分器１１０において必要とされる出力電圧範囲およびＡＤＣ１２０の入力電圧範囲は利用可能なシステム電源電圧を超え得る。たとえば、これは信号生成部１００の出力範囲が利用可能なシステム電源電圧に近いまたはそれより大きいときに起こり得る。積分器１１０の必要とされる出力電圧範囲が利用可能なシステム電源電圧を超えると、積分器出力は飽和状態に入る。
【００２０】
積分器出力の飽和は、出力電圧がその最大値、ここでは利用可能な電力源電圧、に到達し、入力信号の刺激に応答してその値をさらに増加させることが不可能となると起こる。信号の飽和はシステム性能の劣化を引起す。この状態は、従来の積分器を用いる際に飽和を引起すことになり、その簡略化したものが図４に図示される。この問題の解決策が公開されている。公開されている解決策が共通に有する特徴は、積分器出力をモニタして飽和状態の始まりを検出することであり、そのとき積分器が放電し、その事象が記録される。このような解決策の一例として、米国特許第６，４０７，６１０号においてマズッコ（Mazzucco）は、積分器出力の飽和を防止する方法を開示する。これらの防止方法は、飽和の始まりを感知し、積分器をリセット（放電）するか、または飽和の始まりが感知されると積分の方向を変えることからなる。このような事象のすべてを外部の回路が記録する。積分期間の終わりには、記録されたリセットされた事象の数と最終的な積分器出力電圧とから積分の有効な全範囲が再構築される。
【００２１】
この種の解決策は、アナログ構成要素および非標準的アナログ実現例の精度要件のために、集積回路（ＩＣ）で効率的に実現するのは困難である。積分器出力が飽和し始める、電源電圧近くのノイズの多い環境で動作する高精度のコンパレータの実現は、望まれない動作特徴である、過剰な電力を消費する困難な取組みである。アナログＩＣ設計は実現が困難でありかつ時間がかかる。サイズ、電力消費および性能について完全にデバッグされ、最適化された標準的な構築ブロックを用いることが有利である。公開された種類の解決策はこの要件を満たしていない。
【発明の開示】
【課題を解決するための手段】
【００２２】
発明の概要
この発明の一局面によれば、積分方法は、入力信号に結合される発振器によって与えられる応答を用いて、入力信号の積分された値を生成するステップを含む。この積分された信号は信号それ自体ではなく、発振器の応答を用いて生成されるので、入力電圧のより広いダイナミックレンジが積分器によってサポートされ得る。本発明の積分器は、センサの電源よりも大きい出力値を示し得る。なぜならば、発振器出力の飽和が起こり得ないからである。さらに、本発明の積分器は向上された分解能ですべての範囲の電圧を示し得る。その結果、量子化誤差は低減され、信号の強度レベルはよりしっかりと圧縮され得る。
【００２３】
この発明の別の局面によると、積分器は信号を受取るための入力と、この入力に結合され、信号の値に従って応答を与えるよう動作可能である発振器と、発振器によって与えられる応答を積分器の結果へと変換するための機構とを含む。
【００２４】
ここで開示されるこの方策は、周波数発振回路に基づいた積分器の実現例への新規な方策を用いる。周波数発振器回路は標準のＩＣ構成要素ブロックであり、ここに開示された不利を有していない。
【００２５】
さらに、ここで開示される新規な方策は、利用可能な電源電圧をはるかに超える出力信号値に対応し得、非常に高い精度とダイナミックレンジとを有する正確な積分器を実現する。
【発明を実施するための最良の形態】
【００２６】
詳細な説明
本発明は、発振器の周波数応答を用いて入力信号を積分する積分方法および積分器を提供する。本発明は、信号の電圧と発振器出力の周波数との間に関係性が存在するということ、および発振器出力の位相が積分された信号値に相関され得るということを認識する。この関連性により、積分された出力値には高度の分解能が与えられ、これにより量子化誤差に関連する問題を解消する。さらに、積分器出力値は単純な電圧ではなく発振器の位相に基づくので、その結果の精度は改善され、そのため飽和が起こることはない。
【００２７】
ここで、図６〜図１０に関して本発明を記載する。発振器は、技術分野で周知の種類の回路である。発振器回路の出力は多様な形状を有し得るが、それらはすべて周期的である。すなわち、出力波形が反復的であることを意味する。出力波形の１つの反復は１つの発振サイクルを含み、サイクルの持続時間はその発振周期として規定される。発振周波数であるｆoscは、単位時間あたりの発振の周期の数として規定され、それは通常はヘルツで測定される（１秒あたりの発振の周期）。従来は、発振器の角周波数はω＝２πｆoscとして定義され、発振の１つの完全なサイクルは２πラジアンの位相角θまで変化する。
【００２８】
初期状態、すなわちある任意の時間ｔ＝０におけるシステムの状態が発振器と関連付けられる。初期状態の一例は、ラジアンで測定される、ｔ＝０における発振器の初期位相であり得る。図６Ａ〜図６Ｄは、発振器回路の一般的な出力波形を図示する。技術分野で周知のように、図６Ａ〜図６Ｄは、正弦波、三角波、鋸波および方形波発振器のそれぞれの出力波形を図示する。すべての場合、示されるピーク電圧範囲は１ボルトである。
【００２９】
電子発振器回路の発振周波数は固定されていても可変であってもよい。発振周波数が可変である一般的な発振器は電圧制御発振器（ＶＣＯ）である。少なくともＶＣＯは電圧入力を有し、該電圧入力で信号電圧Ｓinが発振周波数を制御する。電圧はオームの法則により電流に関連し、信号Ｓinは、電圧特徴というよりはむしろその電流によって発振周波数を制御するとも言える。
【００３０】
ＶＣＯは公称発振周波数ｆnomも有し得る。ＶＣＯは、周波数制御入力Ｓinレベルが存在しないまたはたとえば０ボルトなどの公称周波数を変化させない値である場合に、ｆnomで発振する。公称発振周波数は０ヘルツを含むいずれの特定の値も有し得る。
【００３１】
ＶＣＯの出力周波数は入力信号の振幅変化に応答して変化する。したがって、ＶＣＯの瞬間的な発振周波数はある値ｆdeltaだけＶＣＯの公称発振周波数とは異なり、以下の式によって与えられる。
【００３２】
ｆinst＝ｆnom＋ｆdelta
式中、ｆdelta＝ｆgain・Ｓin  である。
【００３３】
この例では、項ｆdeltaは１秒あたりのラジアンで測定され、ｆgainは１ボルトあたり１秒あたりのラジアンで測定され、Ｓinはボルトで測定される。
【００３４】
図７ＡはＶＣＯの入力信号および出力信号を図示する。図７Ｂに図示されるように、ＶＣＯ出力の発振周波数は入力信号振幅の変化に応答して変化する。ＶＣＯ出力区間７００は入力信号区間７２０に対応する。ＶＣＯ出力区間７１０は入力信号区間７３０に対応する。ＶＣＯ出力区間７００の発振周波数はＶＣＯ出力区間７１０の発振周波数よりも低い。入力信号区間７２０の振幅は入力信号区間７３０の振幅よりも低い。したがって、ｆgainは正の値を有し、ＶＣＯ発振周波数は入力制御信号振幅に正比例する。
【００３５】
ＶＣＯも、ＲＥＳＥＴ／ＥＮＡＢＬＥなどの付加的な入力を有し得る。ＲＥＳＥＴ状態にある場合のＲＥＳＥＴ／ＥＮＡＢＬＥの機能は、ＶＣＯ出力波形を、ピークトゥピーク電圧範囲内のいかなる値でもあり得る予め定められた電圧にリセットすることである。ＥＮＡＢＬＥ状態にある場合のＲＥＳＥＴ／ＥＮＡＢＬＥの機能は、ＶＣＯ出力が発振できるようにすることである。
【００３６】
ＶＣＯは出力Ｖoutを有する。各発振周期の間、Ｖoutは２πラジアンの角位相まで変化する。このことは、出力位相が２πを法として測定可能であり、正確に２πだけ隔てられる位相での発振器出力値が同一であることを暗示する。図６はいくつかの一般的なＶＣＯ出力波形を図示する。１つの完全な周期において、図６の各波形は正確に２πラジアンまで変化し、正確に２πだけ隔てられた位相での波形の値はすべての波形について同一である。
【００３７】
１つの周期のサブセットの間に発振器出力の変化する位相は、１つの周期のサブセットの始まりおよび終わりをマーキングする時間の２つの瞬間の発振器出力をサンプリングし、各々のサンプルと関連付けられる位相を同定し、２つの位相を減算することによって求められる。
【００３８】
１つの発振周期以上にわたる持続時間の間に発振器出力の変化する位相は、２つの時間の瞬間のＶＣＯ出力を直接観察することに基づく方法を用いると、２πラジアンを法としてしか求めることができない。本発明において、積分は、ここでは積分期間として言及される期間にわたって行われ得、この発明の一局面に従えば、この積分期間にわたって発振器信号の変化する位相の数が積算されてもよい。曖昧さを解決し、高分解能かつ高ダイナミックレンジの出力信号を提供するために、本発明はＶＣＯ出力の変化する周期の数または周期の有効な端数をカウントする付加的な関数を含む。
【００３９】
時間間隔においてＶＣＯ出力の変化する周期の数または周期の有効な端数をカウントする、または位相を「アンラップする」回路は、多くの形態で容易に実現可能である。その
ような回路と関連の波形が図８Ａおよび図８Ｂに図示される。図８ＡのＶＣＯ出力は三角波の波形である。時間ｔ＝０、０．５ＴPおよびＴPにおいて、ＶＣＯ出力波形は、０、πおよび２πラジアンの変動に対応する、９００、９１０および９２０の符号を付される状態に至る。
【００４０】
位相アンラップ回路の出力は、時間ｔ＝０、０．５ＴPおよびＴPに、状態を０、Ｖおよび２Ｖ振幅のレベルに変化させる。遷移時間は９３０、９４０および９５０の符号を付され、それらはそれぞれ９００、９１０および９２０の符号を付されるＶＣＯ出力状態に対応する。したがって、位相アンラップ回路は発振器出力信号の周期のそれぞれの数を積分された出力電圧に相関させる。
【００４１】
１つのＶＣＯ出力周期にわたって図示される、ＶＣＯ出力と位相アンラップ回路の出力との間の関係は、いずれの数のＶＣＯ出力周期にわたるようにも拡張可能であり、その場合の位相アンラップ回路の出力は、ＶＣＯ出力が０からπ（法２π）位相値まで変化するたびに予め定められた量だけ値が増加する。当業者には、位相アンラップ機能を実現し、ＶＣＯ出力の変化するアンラップされた位相の値をマークする代替的な方法が存在することは自明であり、本発明はここに開示される特定の方法によって、またはこの方法に限定されるものではない。
【００４２】
ＶＣＯ出力の変化する全位相は、２つの項の総計で与えられる。第１の項は位相アンラップ回路が記録する全アンラップ位相である。第２の項は、位相アンラップ回路出力の最後の更新以来ＶＣＯ出力の変化した全位相である。この量は、ＶＣＯ出力の直接の測定によって明確に得ることができる。
【００４３】
図１０は、フロリダ（ＦＬ）３２９０５のパームベイ（Palm Bay）のインターシル・コーポレイション（IntersilTMCorporation）によって提供される市販のＩＣであるＩＣＬ８０３８のＶＣＯサブセットの簡略化されたブロック図を組入れる。本発明の付加的な位相アンラップロジック８３５、変化した全位相ロジック８４０、およびＶＣＯ  ＲＥＳＥＴ／ＥＮＡＢＬＥ機能８０５が追加されている。
【００４４】
発振出力を生成するよう、電流源８６０および８５５はそれぞれキャパシタ８４５を充電および放電する。キャパシタ８４５の充放電は、フリップフロップ８２５によって制御され、電流源８６０または８５５をキャパシタ８４５に接続するスイッチ８６５によって定められる。
【００４５】
フリップフロップ８２５は、コンパレータ８１５および８２０によってトリガされると状態を変化させる。コンパレータ８１５は、キャパシタ８４５が予め定められた高電圧に達するとトリガされる。コンパレータ８２０は、キャパシタ８４５が予め定められた低電圧に達するとトリガされる。したがって、これらコンパレータは発振出力の形状および電圧を制御する。
【００４６】
コンパレータ８１５がトリガされると、フリップフロップ８２５は、スイッチ８６５を閉じるなど、状態を変化させる。電流源８６０の電流Ｉ2は、キャパシタ８４５を放電させ、これによりキャパシタ８４５の両端の電圧を減少させる。キャパシタ８４５の両端の電圧の減少はすぐにコンパレータ８１５の状態を変化させる。
【００４７】
キャパシタ８４５の両端の電圧が十分に低い値に減少すると、コンパレータ８２０がトリガされる。コンパレータ８２０がトリガされると、フリップフロップ８２５は、スイッチ８６５を開くなど、状態を変化させる。電流源８５５の電流Ｉ1は、キャパシタ８４５を充電し、これによりキャパシタ８４５の両端の電圧を増大させる。キャパシタ８４５の
両端の電圧の増大はすぐにコンパレータ８２０の状態を変化させる。
【００４８】
キャパシタ８４５の両端の電圧が十分に高い値に増大すると、コンパレータ８１５が再びトリガされて、フリップフロップ８２５の状態を変化させ、キャパシタ８４５の充電／放電サイクルを繰返させる。
【００４９】
キャパシタ８４５が保持する電荷と、キャパシタ８４５の両端の電圧との間の関係はＱ＝Ｃ・Ｖである。式中、Ｃはファラドで測定されるキャパシタ８４５の容量であり、Ｑはクーロンで測定されるキャパシタ８４５が保持する電荷であり、Ｖはボルトで測定されるキャパシタ８４５の両端の電圧である。
【００５０】
時間間隔ΔＴの間に流れる定電流Ｉによる、キャパシタ８４５によって保持される電荷の変化はΔＱ＝Ｉ・ΔＴによって与えられる。式中、ΔＱはキャパシタ８４５が保持する電荷の変化をクーロンで表わし、Ｉは電流の値をアンペアで表わし、ΔＴは電流の流れる時間間隔を秒で表わす。定電流は、時間の関数としてキャパシタ８４５が保持する電荷の線形変化を生じさせる。時間の関数としてのキャパシタ８４５が保持する電荷の線形変化により、時間の関数としてのキャパシタ８４５の両端の電圧の線形変化が生じる。
【００５１】
電流源８５５および８６６が生成する一定値の電流Ｉ1およびＩ2により、キャパシタ８４５の両端の電圧が増減して、三角波形を線形に生成する。電流Ｉ1およびＩ2の正味の効果が等しい場合、キャパシタ８４５両端での三角形の電圧波形の立上がりおよび立下がり区間は図６ｃに図示されるように対称になる。電流Ｉ1およびＩ2の正味の効果が等しくない場合、キャパシタ８４５の両端の三角形の電圧波形の立上がりおよび立下がり区間は非対称になる。電流Ｉ1の正味の効果が電流Ｉ2の正味の効果よりもずっと小さい限り、キャパシタ８４５の両端の三角形の電圧波形は、図６ｂに図示される鋸歯波形となる傾向にある。
【００５２】
キャパシタ８４５を充電および放電するのに必要とされる時間は、電流源８６０および８５５によって生成される電流Ｉ1およびＩ2の大きさによって決まる。コンパレータ８１５および８２０をトリガする電圧レベルにキャパシタ８４５を充電および放電するのに必要な時間の和によってＶＣＯの発振周期が決まる。したがって、電流Ｉ1およびＩ2の大きさによってＶＣＯの発振の周期および周波数が決まる。
【００５３】
入力８７０に印加される制御信号は電流源８６０および８５５を制御し、したがってＶＣＯ発振周波数を制御する。図示しないが、当業者には同様に公知である単純な電圧または電流スプリッタを８７０に印加される制御信号と電流源８６０および８５５との間に追加して波形の対称性を調節することができる。
【００５４】
キャパシタ８４５の両端の電圧の反転は、フリップフロップ８２５の状態によって制御される。フリップフロップ８２５が状態を変化させるたびに、カウンタ８３５がトリガされ、対応してその出力状態が変更される。カウンタ８３５の出力状態の変化は、図８Ｂに示されるような変更された電圧レベルであり得る。別個の状態を解決可能である限り、他の電圧レベル変更方式を用いてもよい。カウンタ８３５の出力も、Ｂビットを含むデジタルワードからなるデジタルフォーマットであり得る。そのような場合、その出力状態の変化は、互いの状態の間では１つ以上のビットが異なる二進数であり得る。
【００５５】
カウンタ８３５の出力状態は、フリップフロップ８２５が状態を変化させるたびに変化し、したがって、ＶＣＯ出力がその最小値および最大値に何回達したかをカウントする。カウンタ８３５の出力状態が偶数である場合、ＶＣＯの出力は、２πラジアンの整数倍だけ変化した。ＶＣＯ出力の変化した２πラジアンの数は、次にカウンタ８３５の出力カウ
ントを２で除算することによって与えられる。
【００５６】
カウンタ８３５の出力状態が奇数である場合、ＶＣＯの出力が変化した２πラジアンの数は整数と小数部分とを有する。ＶＣＯの出力が変化した２πラジアンの数の整数部分は、カウンタ８３５の出力状態から１を減算することによって得られた数を２で除算することによって与えられる。ＶＣＯの出力が変化する２πラジアンの数の小数部分は、波形の立上がり区間と立下がり区間との間の非対称性の度合いに依存し、当業者には容易に得ることができる。たとえば、波形の立上がり区間が波形の立下がり区間の２倍の長さである場合、完了には発振周期の３分の２が必要である。
【００５７】
キャパシタ８４５の両端の電圧は、フリップフロップ８２５の状態の最後の変化の後にＶＣＯ出力の変化する位相に比例する。ａ）コンパレータ８１５および８２０のトリガ電圧（すなわち、ＶＣＯ出力の最大電圧および最小電圧）と、ｂ）ＶＣＯ出力波形の立上がり区間と立下がり区間との間の非対称性とがわかっていれば、当業者はこれを容易に得ることができる。たとえば、ａ）ＶＣＯ出力電圧が波形の立上がり区間上の最小値と最大値との間の中間にあり、かつｂ）波形の立上がり区間の長さが波形の立下がり区間の２倍である場合、波形測定は発振周期の３分の１であると考える。
【００５８】
ＶＣＯの出力が変化する全位相は、電圧−位相変換器８４０およびカウンタおよび位相変換器８３５が記録するような、ＶＣＯ出力が変化する位相を総計することによって得られる。この機能は加算器８８０によって達成され、出力８９０で利用可能になる。
【００５９】
スイッチ８５０はキャパシタ８４５をリセットし、したがってＶＣＯ発振器出力を電圧源８１０が出力する初期電圧にリセットする。フリップフロップ８２５は信号８９５によってリセットされる。電圧源８１０の初期電圧は、フリップフロップ８２５のリセット状態およびＶＣＯ出力波形の立上がり区間と立下がり区間との間の非対称性の度合いとともに、ＶＣＯ出力波形の初期位相を決めるのに十分である。この導出は当業者には周知である。
【００６０】
技術分野で周知であるように、またＩＣＬ８０３８アプリケーション解説文献に記載のように、正弦波形、方形波形および鋸波形は、本明細書中で論じられる基本的な三角波形を用いて、付加的な内部回路によって導出される。したがって、本明細書中で扱う事項は他のＶＣＯ出力波形形状に等しく適用される。
【００６１】
位相と周波数とは微分関係を有する。持続時間ΔＴの間に発振器出力Ｖoutで変化する全位相は、数学的には以下のように与えられる。
【００６２】
Δθ＝∫ｆinstｄｔ＝∫（ｆnom＋ｆgain・Ｓin）ｄｔ
式中、積分範囲は持続時間ΔＴを超える。積分項を以下のように分解する。
【００６３】
Δθ＝∫（ｆnom＋ｆgain  Ｓin）ｄｔ＝∫ｆnomｄｔ＋∫ｆgain・Ｓinｄｔ
＝Ｋ＋ｆgain・∫Ｓinｄｔ
式中、項Ｋは一定値ｆnomとΔＴ（積分時間）との関数であり、したがって周知である。ｆnom＝０である特別な場合、Ｋ＝０であり、かつΔθ＝ｆgain・∫Ｓinｄｔである。
【００６４】
第２項は一定値乗数ｆgainおよび入力信号Ｓinの積分である項∫Ｓinｄｔからなる。項ｆgain・∫Ｓinｄｔは、期間ΔＴの終わりのΔθの値からＫの値を減算することによって容易に得ることができる。
【００６５】
ｆgain・∫Ｓinｄｔ＝Δθ−Ｋ  かつ  ∫Ｓinｄｔ＝（Δθ−Ｋ）/ｆgain
ｆnom＝０である特別な場合はＫ＝０であり、∫Ｓinｄｔ＝Δθ/ｆgainである。
【００６６】
以上の関係は、ＶＣＯ制御入力信号Ｓinと、期間ΔＴの間のＶＣＯまたは発振器出力で変化する位相Δθとの間の微分関係を確立する。図９Ａおよび図９Ｂは、この等価であることをグラフで図示する。図９Ａは、時間の関数としての、ＶＣＯ出力の変化する位相をプロットする。図９Ｂは、入力制御信号Ｓinの時間に対する積分をプロットする。
【００６７】
Ｓinは、２つの一定値の区間からなり、図７Ｂで７２０の符号を付された第１の部分は、図７Ｂで７３０の符号を付された第２の区間よりも値が小さい。
【００６８】
積分器出力区間６２０は、低いほうの値のＳin区間７２０が積分器に入力された際のＳinの時間の関数としての積分出力である。積分器出力区間６３０は、高いほうの値のＳin区間７３０が積分器に入力された際のＳinの時間の関数としての積分出力である。
【００６９】
低いほうの値のＳin区間７２０により、ＶＣＯは、高いほうの値のＳin区間７３０よりも低い周波数で発振した。図７ａの波形区間７００は、低いほうのＶＣＯ発振周波数を図示する。ＶＣＯ入力での高いほうの値のＳin区間により、ＶＣＯは、低いほうの値のＳin区間よりも高い周波数で発振する。図７ａの波形区間７１０は高いほうのＶＣＯ発振周波数を図示する。
【００７０】
図９Ａは、時間の関数として、ＶＣＯの変化する位相をプロットする。区間６００はＶＣＯ出力区間７００に対応する。区間６１０はＶＣＯ出力区間７１０に対応する。区間６００は区間６１０よりも低い位相積算レートを示す。位相積算レートは、時間の関数としての、ＶＣＯの変化する位相の積分であり、ラジアンという単位で表わすことができる。ＶＣＯが単位位相に変化する速度が発振周波数であり、これは１秒あたりのラジアンという単位で表わされ得る。
【００７１】
ＶＣＯ制御信号入力波形区間７２０により、ＶＣＯは波形区間７００を出力するようになる。時間の関数としてのＶＣＯ出力位相をプロットすると、曲線区間６００が生成される。ＶＣＯ制御信号入力波形区間７３０により、ＶＣＯが波形区間７１０を出力するようになる。時間の関数としてのＶＣＯ出力位相をプロットすると、曲線区間６１０が生成される。
【００７２】
図９Ａおよび図９Ｂにプロットされる波形は同じ形状であり、ｆnom＝０でありしたがってＫ＝０である図９Ａにおいて、定数ｆgainとＫとによって関連付けられる。図９Ａおよび図９Ｂにプロットされる波形は、ｆgain≠０およびＫ≠０である場合、同じ形状であり、定数ｆgainおよびＫによって関連付けられる。したがって、入力信号Ｓinの時間領域積分は入力信号Ｓinの位相領域積分と機能的に均等である。入力信号Ｓinの時間領域積分と、入力信号Ｓinの位相領域積分とは２つの定数によって関連しており、そのうちの１つは０に等しくてもよい。
【００７３】
信号積分を行なうのに本明細書中に開示される方法を用いることは、従来の積分器に対して有利であり、従来の積分器に関連の困難な性能の問題を解決する。１つの利点は、入力信号が積分器出力を飽和させるという可能性の解決である。ＶＣＯまたは発振器出力は、いかなる状況でも超えられることがない上限および下限（ピーク値）によって厳しく拘束されている。したがって出力電圧飽和状態は起こり得ない。
【００７４】
別の利点は量子化ノイズの問題の解決である。図３に図示されるように、低レベル信号３１０は、顕著かつ受入れ不可能な量子化ノイズを被り得る。位相測定に基づく積分は、積分時間ΔＴの間に発振器出力の変化する位相Δθを測定する。積分時間ΔＴの間に発振
器出力が変化する位相Δθは積分時間ΔＴの間の入力制御信号の積分に比例し、この２つが比例する。最小限のΔθの値は最も小さな積分出力について発生する。しかし
ｆgain・∫Ｓinｄｔ＝Δθ−Ｋ
である。
【００７５】
式中Ｋは定数である。したがって、単にＶＣＯゲインｆgainを調節することにより、Δθ−Ｋを、その最小値を含む∫Ｓinｄｔのいずれの所与の値についても、独立して特定の値に設定することができる。積分器のゲインおよびしたがって測定された積分器出力変数の最小値を設定できることにより、従来の積分器に関連の量子化ノイズの問題が排除される。
【００７６】
さらに別の利点は、可変発振器回路は多様なシステムの一般的かつ基本的な構築ブロックであるということである。したがってそれらは広く利用可能であり、高度に最適化されている。
【００７７】
したがって、発振器ベースの積分器は量子化ノイズ、およびダイナミックレンジまたは出力飽和がない点において従来の積分器よりもはるかに優れている。他の利点が存在し、それらの利点は当業者には明らかである。
【００７８】
本発明のさまざまな例示的な実施例を記載してきたが、当業者には、記載された実施例への修正およびその変形は本明細書中に開示される発明の概念から逸脱することがなければなされてもよいということが理解されるであろう。さらに、さまざまな例示的な構造に関連して好ましい実施例が記載されるが、当業者は、このシステムがさまざまな特有の構造を用いて実施されてもよいということを認識するであろう。したがって、この発明は特許請求の範囲およびその精神によって以外で限定されると見なされるべきではない。
【図面の簡単な説明】
【００７９】
【図１】積分器を含むセンサ装置に典型的に含まれるいくつかの構成要素を図示するブロック図である。
【図２】積分器の動作を図示するよう提供される、信号値と対応する積分された信号値のグラフの図である。
【図３】ある時間にわたって積分される信号の対と量子化の目盛りとを示すグラフの図であり、量子化を説明するよう用いられる。
【図４Ａ】熱ノイズによって影響を受ける信号を図示するグラフの図であり、熱ノイズの影響により、わずかな量の信号強度の隔たりについての混同がどのように引起され得るかを図示する。
【図４Ｂ】熱ノイズによって影響を受ける信号を示すグラフの図であり、信号強度の隔たりがより大きいと積分器出力値の混同の機会が低減されるということを図示する。
【図５】典型的な集積回路積分器の回路図である。
【図６】図６Ａ−６Ｄは異なるタイプの発振器の出力を図示するグラフの図である。
【図７】図７Ａは図７Ｂに図示される発振器入力に応答して周波数が変わる発振器波形を図示するグラフの図である。
【図８Ａ】本発明の位相アンラップ技術を説明するのに用いられるグラフの図である。
【図８Ｂ】本発明の位相アンラップ技術を説明するのに用いられるグラフの図である。
【図９Ａ】図８Ａ〜図８Ｂのアンラップ方法を用いて決定される発振器位相を図示し、本発明の信号積分能力を説明するのに用いられるグラフの図である。
【図９Ｂ】積分器出力信号（９Ｂ）を図示し、本発明の信号積分能力を説明するのに用いられるグラフの図である。
【図１０】本発明の原理に従って動作する積分器に含まれてもよい代表的な構成要素を示す回路図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【手続補正書】
【提出日】平成20年5月1日(2008.5.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ある期間にわたって入力信号を積分するための方法であって、
前記入力信号に応答して生成される位相情報を用いて前記入力信号の積分された値を生成するステップを備える、方法。
【請求項２】
前記位相情報は、前記入力信号を受取り、前記入力信号の値に応答して周波数が変動する出力波形を与えるよう結合される電圧制御発振器によって与えられる、請求項１に記載の方法。
【請求項３】
前記生成するステップは、前記出力波形の変化する位相周期の合計を積算するステップを備える、請求項２に記載の方法。
【請求項４】
前記生成するステップは、前記期間の終わりに前記出力波形の位相を同定し、前記出力波形の変化する周期の合計を積算するステップをさらに備え、前記積分された値は前記位相および周期の前記合計によって決定される、請求項１に記載の方法。
【請求項５】
前記入力信号の強度に従って前記発振器の周波数を調整するステップをさらに備える、請求項２に記載の方法。
【請求項６】
入力信号を受取るための入力と、
積分された信号を与えるための出力と、
前記入力に結合され、前記入力信号の値に従って出力波形応答を与えるよう動作可能な発振器と、
積分器の結果を与えるよう、前記発振器によって与えられる前記出力波形応答を処理するためのロジックとを備える、積分器。
【請求項７】
前記応答を処理するための前記ロジックは、積分期間の間に出力波形の変化する位相を積算するためのロジックを備える、請求項６に記載の積分器。
【請求項８】
前記変化する位相を決定するためのロジックは、前記積分期間の始まりと終わりでの前記出力波形の位相の差を同定するためのロジックを備える、請求項７に記載の積分器。
【請求項９】
前記変化する位相を決定するための前記ロジックは、電圧−位相変換器を備える、請求項８に記載の積分器。
【請求項１０】
処理するための前記ロジックは、前記発振器によって与えられる前記出力波形信号の周期の合計を積算するための積算器をさらに備える、請求項６に記載の積分器。
【請求項１１】
処理するための前記ロジックは、前記積分期間の終わりに前記出力波形の位相を決定するためのロジックをさらに備え、前記積分された値は前記位相および周期の前記合計に従って決定される、請求項１０に記載の積分器。
【請求項１２】
前記発振器は、前記入力信号の強度に従って前記発振器の周波数を調整するための入力を備える、請求項６に記載の積分器。
【請求項１３】
前記発振器は電圧制御発振器である、請求項６に記載の積分器。
【請求項１４】
前記発振器は電流制御発振器である、請求項６に記載の積分器。
【請求項１５】
入力信号を、前記入力信号の値に関係付けられる周波数を有する波形に変換するステップと、
前記波形の変化する位相の合計を積算して、前記信号の積分された値を生成するステップとを備える、積分方法。
【請求項１６】
入力信号を、前記入力信号の値に関係付けられる周波数を有する波形に変換するための手段と、
前記波形の変化する位相の合計を積算して、前記信号の積分された値を生成するための手段とを備える、積分器。