(57)【要約】  本発明は、差動データ入力端と、前記差動データ入力端に依存する電流をステアリングするための電流源に結合した複数のスイッチと、少なくとも複数のスイッチのうちの２つと結合している第１の差動出力端および出力インピーダンスを制御するための第２の差動出力端と、前記第１の差動出力端および前記第２の差動出力端に結合される第１のソースフォロワおよび第２のソースフォロワとを具える、差動信号を駆動するためのシステムおよび方法を提供する。このアーキテクチャは、前記ドライバから反射したコモンモード雑音が差動信号になることを防止し、１．６２Ｖ以下までのＬＶＤＳおよびサブＬＶＤＳ規格の要件を満足する。またこのアーキテクチャは、Ｇｂｐｓレンジで動作することが可能であり、極めて低い消費電力で高速差動ドライバとなる。
2009531925.tif 000002
【特許請求の範囲】
【請求項１】
差動ドライバであって、
差動データ入力端と、
前記差動データ入力端に依存する電流をステアリングするための電流源に結合した複数のスイッチと、
前記複数のスイッチのうちの少なくとも２つの間で結合する抵抗によって形成する、第１の差動出力端および第２の差動出力端と、
出力インピーダンスを制御するために、前記第１の差動出力端および前記第２の差動出力端に結合した第１のソースフォロワおよび第２のソースフォロワと、
を具えることを特徴とする差動ドライバ。
【請求項２】
前記第１のソースフォロワおよび前記第２のソースフォロワと前記電流源に、バイアス入力電圧を供給するためのバイアス回路をさらに具えることを特徴とする、請求項１に記載の差動ドライバ。
【請求項３】
前記複数のスイッチが、第１の対および第２の対のトランジスタを具え、前記第１の対の第１トランジスタのゲートが前記第２の対の第１トランジスタのゲートに結合しており、前記第１の対の第２トランジスタのゲートが前記第２の対の第２トランジスタに結合していることを特徴とする、請求項１に記載の差動ドライバ。
【請求項４】
前記第１のソースフォロワが第１の対のトランジスタを具え、前記第２のソースフォロワが第２の対のトランジスタを具えることを特徴とする、請求項１に記載の差動ドライバ。
【請求項５】
前記第１のソースフォロワの第１の対のトランジスタと、前記第２のソースフォロワの第２の対のトランジスタとが同一のタイプであり、前記第１の対のトランジスタのうち、少なくとも１つのトランジスタがオンである間、その他のトランジスタがオフになり、前記第２の対のトランジスタのうち、少なくとも１つのトランジスタがオンである間、その他のトランジスタがオフになることを特徴とする、請求項４に記載の差動ドライバ。
【請求項６】
複数の保護トランジスタをさらに具え、前記複数の保護トランジスタのソースが前記第１のソースフォロワの第１の対のトランジスタに結合し、前記複数の保護トランジスタのドレインが前記第２のソースフォロワの第２の対のトランジスタに結合し、前記保護トランジスタは前記ソースフォロワが出力に対して過電圧となることを防止することを特徴とする、請求項１に記載の差動ドライバ。
【請求項７】
前記差動データ入力端が、シングルエンド信号を差動信号に変換するためのシングルエンド−差動の変換器からの出力を入力する入力端を具えることを特徴とする、請求項１に記載の差動ドライバ。
【請求項８】
第１の対のトランジスタがＰ型トランジスタからなり、前記第２の対のトランジスタがＮ型トランジスタからなることを特徴とする、請求項３に記載の差動ドライバ。
【請求項９】
前記第１のソースフォロワの第１の対のトランジスタおよび前記第２のソースフォロワの第２の対のトランジスタがＰ型トランジスタからなることを特徴とする、請求項３に記載の差動ドライバ。
【請求項１０】
信号駆動方法であって、
差動ドライバへ差動データ入力端を提供するステップと、
前記差動データ入力に依存する電流をステアリングするための電流源に結合した複数のスイッチを提供するステップと、
第１の差動出力端および第２の差動出力端を形成する、前記複数のスイッチのうちの、少なくとも２つの間に結合する抵抗手段を与えるステップと、
インピーダンスを制御するために、前記第１の差動出力端および前記第２の差動出力端に結合した第１のソースフォロワおよび第２のソースフォロワを提供するステップと、
を含む信号駆動方法。
【請求項１１】
前記第１のソースフォロワおよび前記第２のソースフォロワ、および前記電流源にバイアス入力電圧を供給するためのバイアス回路を提供するステップをさらに含むことを特徴とする、請求項１０に記載の信号駆動方法。
【請求項１２】
前記複数のスイッチを提供するステップがさらに、第１の対の第１のトランジスタのゲートが第２の対の第１のトランジスタのゲートに結合し、前記第１の対の第２のトランジスタのゲートが前記第２の対の第２のトランジスタのゲートに結合している、前記第１の対および前記第２の対を提供するステップを具えることを特徴とする、請求項１０に記載の信号駆動方法。
【請求項１３】
前記第１のソースフォロワがさらに第１の対のトランジスタを具え、前記第２のソースフォロワがさらに第２の対のトランジスタを具えることを特徴とする、請求項１０に記載の信号駆動方法。
【請求項１４】
前記第１のソースフォロワの前記第１の対のトランジスタと、前記第２のソースフォロワの前記第２の対のトランジスタとが同一のタイプであり、前記第１の対のトランジスタのうち、少なくとも１つのトランジスタがオンの間、その他のトランジスタがオフになり、前記第２の対のトランジスタのうち、少なくとも１つのトランジスタがオンの間、その他のトランジスタがオフになることを特徴とする、請求項１３に記載の信号駆動方法。
【請求項１５】
出力に対する過電圧から保護するための複数の保護トランジスタを提供するステップをさらに含み、前記複数の保護トランジスタのソースが、前記第１の対のソースフォロワの前記第１のトランジスタに結合し、前記複数の保護トランジスタのドレインが前記第２のソースフォロワの前記第２の対のトランジスタに結合していることを特徴とする、請求項１０に記載の信号駆動方法。
【請求項１６】
前記第１の対のトランジスタがＰ型トランジスタからなり、前記第２の対のトランジスタがＮ型トランジスタからなることを特徴とする、請求項１２に記載の信号駆動方法。
【請求項１７】
前記第１のソースフォロワの前記第１の対のトランジスタと、前記第２のソースフォロワの前記第２の対のトランジスタとがＰ型トランジスタからなることを特徴とする、請求項１２に記載の信号駆動方法。
【請求項１８】
差動ドライバであって、
差動データ入力端と、
前記差動データ入力端に依存する電流をステアリングするための電流源に結合した複数のスイッチと、
前記差動ドライバに適切なバイアス電圧入力を生成するためのバイアス回路と、
前記複数のスイッチに結合した抵抗が形成する、第１の差動出力端および第２の差動出力端と、
出力インピーダンスを制御するために、前記第１の出力端および前記第２の出力端に結合した第１のソースフォロワおよび第２のソースフォロワと、
を具えることを特徴とする差動ドライバ。
【請求項１９】
前記バイアス回路がさらに、
前記差動ドライバ中にレプリカスタック電圧を生成する方法と、
期待される電圧入力を生成するための基準電圧生成器と、
前記差動ドライバへの正確な制御電圧入力を生成するための前記レプリカスタック電圧と前記期待される電圧入力とを比較するための一対のオペアンプと、
を具えることを特徴とする、請求項１８に記載の差動ドライバ。
【請求項２０】
前記複数のスイッチが、第１の対および第２の対のトランジスタを具え、前記第１の対の第１トランジスタのゲートが第２の対の第１ゲートに結合し、前記第１の対の第２トランジスタのゲートが前記第２の対の第２トランジスタのゲートに結合していることを特徴とする、請求項１８に記載の差動ドライバ。
【請求項２１】
前記第１のソースフォロワが第１の対のトランジスタをさらに具え、前記第２のソースフォロワが第２の対のトランジスタをさらに具えることを特徴とする、請求項１８に記載の差動ドライバ。
【請求項２２】
前記第１のソースフォロワの前記第１の対のトランジスタと、前記第２のソースフォロワの前記第２の対のトランジスタとが同一のタイプであり、前記第１の対のトランジスタのうちの少なくとも１つのトランジスタがオンである間、その他のトランジスタがオフになり、前記第２の対のトランジスタのうちの少なくとも１つのトランジスタがオンである間、その他のトランジスタがオフになることを特徴とする、請求項２１に記載の差動ドライバ。
【請求項２３】
複数の保護トランジスタを具え、前記複数の保護トランジスタのソースが前記第１のソースフォロワの前記第１の対のトランジスタに結合し、前記複数の保護トランジスタのドレインが前記第２のソースフォロワの前記第２の対のトランジスタに結合し、前記保護トランジスタは前記ソースフォロワが出力に対して過電圧となることを防止することを特徴とする、請求項１８に記載の差動ドライバ。
【請求項２４】
前記差動データ入力端が、シングルエンド信号から差動信号へ変換するためのシングルエンド−差動の変換器からの出力を入力する入力端を具えることを特徴とする、請求項１８に記載の差動ドライバ。
【請求項２５】
前記第１の対のトランジスタがＰ型トランジスタからなり、前記第２の対のトランジスタがＮ型トランジスタからなることを特徴とする、請求項２０に記載の差動ドライバ。
【請求項２６】
前記第１のソースフォロワの第１の対のトランジスタおよび前記第２のソースフォロワの前記第２の対のトランジスタがＰ型トランジスタからなることを特徴とする、請求項２０に記載の差動ドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は包括的に、高速データ通信用途に対する出力ドライバ回路構成に関するものである。より詳細には、本発明はチップ・ツー・チップ、ボード・ツー・ボード、およびオフチップの通信のためにＧｂｐｓの転送レートを要する電気通信、ビデオ、および他の集積回路の分野の低電圧差動信号（ＬＶＤＳ）ドライバの利用に関するものである。
【０００２】
ＬＶＤＳ規格は、他の高速入力／出力（Ｉ／Ｏ）インターフェイスに対して低消費電力および低電圧の代替法を提供するように発達した。ＬＶＤＳ規格は、ポイント・ツー・ポイント通信にますます広く利用される規格となっている。ＬＶＤＳのようなＧｂｐｓレンジで動作する差動ドライバは、３５０ｍＶの差動スイングを形成するために、受信機側にて一対の差動出力端間に接続された１００Ωの終端抵抗に３．５ｍＡの電流を供給する電流ステアリングアーキテクチャに基づいている。反転および非反転出力の双方におけるシングルエンドの直流出力インピーダンスの仕様は４０〜１４０Ωの範囲にあるように指定され、反転および非反転出力でのインピーダンスは厳密に整合させる必要がある。
【０００３】
インピーダンスが反転および非反転出力終端にて整合しなければならない理由を以下に説明する。ドライバの出力インピーダンスと信号経路のインピーダンスとの相違は、伝送媒体からのドライバ出力に到着する入射端での反射を引き起こす。信号方向を乱すこれらの波は、２つのソース、つまり相互接続に結合した反射信号およびコモンモード雑音に由来している。ドライバ出力からのコモンモード雑音が差動信号となることを防ぐために、反転および非反転出力の出力インピーダンスは厳密に整合させる必要がある。
【０００４】
ＰｈｉｌｉｐｓのＣＭＯＳ０９０  ＬＶＤＳ  ＳＰＭライブラリは、典型的な３．３ＶのＶＤＤＥに対してＩＥＥＥ  ＬＶＤＳ規格の全ての要件を満たす、差動ドライバ用の設計を与える。この設計は、１．３７Ｖ〜１．０３Ｖの出力電圧ハイ〜出力電圧ロー（ＶＯＨ〜ＶＯＬ）を提供し、４０〜１４０Ωの範囲のシングルエンドの直流出力インピーダンスも提供する。これはＣＭＯＳ０９０プロセスにおいて、０．９６Ｖ〜０．８ＶのＶＯＨ〜ＶＯＬを有するサブＬＶＤＳ規格に対して、２．５ＶのＶＤＤＥにて動作する。しかし２．５Ｖより小さなＶＤＤＥでは、この差動ドライバは４０〜１４０Ωの範囲の直流出力インピーダンスを提供してしない。
【０００５】
”Ｖｏｌｔａｇｅ  ｍｏｄｅ  ｄｉｆｆｆｅｒｅｎｔｉａｌ  ｄｒｉｖｅｒａｎｄ  ｍｅｔｈｏｄ”と題される米国特許第６８６７６１８号は、或る差動ドライバを開示している。この特許文献に開示されているように、１．８Ｖより小さな電源で動作するその差動ドライバは、４０〜１４０Ωの範囲の直流出力インピーダンスを提供していない。さらに反転および非反転出力インピーダンスは整合しておらず、また処理動作と温度の追跡を行ったものではない。差動ドライバに関する他の刊行物には、”ＬＶＤＳ  Ｉ／Ｏ  Ｉｎｔｅｒｆａｃｅ  ｏｆ  Ｇｂ／ｓ−ｐｅｒ−Ｐｉｎ  Ｏｐｅｒａｔｉｏｎ  ｉｎ  ０．３５ｕｍ  ＣＭＯＳ”  ｂｙ  Ａｎｄｒｅａ  Ｂｏｎｉ  ｅｔ  ａｌ．，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  Ｖｏｌ．３６，  Ｎｏ．４，  Ａｐｒ．  ２００１；ｐｐ．７０６−７１１がある。
【０００６】
図１は、従来技術のＬＶＤＳドライバの図である。単脚のソースフォロワに基づく差動ドライバを図１に示す。差動ドライバは、Ｎ型トランジスタＮ１（１０１）、Ｐ型トランジスタＰ１（１０２）、および終端抵抗１０３を具える。終端抵抗１０３は、差動ドライバの出力ノードを形成する。ＬＶＤＳの直流出力インピーダンス仕様は、ドライバがソースフォロワ構成を有することを要求する。この設計はほぼ一定の電流を供給する必要があるだけでなく、電圧モードのドライバとして動作させ、且つ、反転および非反転出力双方にて低出力インピーダンスを提供する必要がある。
【０００７】
このアーキテクチャに必要な最小のＶＤＤＥは、
ＶＤＤＥ（最小）＝ＶＯＨ＋Ｖｇｓ（Ｎ１）（＝Ｖｔｎ＋オーバードライブ）
である。
【０００８】
９０ｎｍプロセスにおける２．５Ｖデバイスに対しては、最悪の場合ＶＴ（遅い処理動作および低温）は〜０．７５である。２５０ｍＶのオーバードライブを使用した場合、ＶＤＤＥ（最小）＝ＶＯＨ＋１．０Ｖである。またＮＭＯＳトランジスタＮ１（１０１）は、このＶＴを増大する深刻なボディ効果を受ける。ＮＭＯＳトランジスタＮ１（１０１）のＶＴの値は、ソースと基板を結合することによるトリプルウェルプロセスにおいて、１００ｍＶ〜２００ｍＶだけ低減させることができる。しかしソースと基板を結合することは設計がプロセスに依存することになり、ＶＤＤＥの上記制限は依然として有効である。
【０００９】
この回路の別の欠点は、出力インピーダンスがハイ側駆動の時にはＮＭＯＳの特性に依存し、ロー側駆動の場合にはＰＭＯＳの特性に依存することである。従って、種々のスキュープロセスコーナーの上では（低速なＮＭＯＳおよび高速なＰＭＯＳ、またはその反対）、出力インピーダンスは整合しない。
【００１０】
図２は従来技術によるＬＶＤＳドライバの別の図である。不整合の反転および非反転出力インピーダンスの問題を克服しようとする異なるタイプのアーキテクチャを図２に示す。この構造はＮＭＯＳソースフォロワ、つまり出力の両端にてＮ１（２０１），Ｎ２（２０２）およびＰＭＯＳスイッチ２０３を具える。（楕円中に示す）追加のソースフォロワＮ２（２０２）は、差動バッファにおける双方の出力端に結合しているが、ロー側駆動する出力端に結合しているＮＭＯＳソースフォロワは導通しているのに対し、他方のＮＭＯＳソースフォロワはオフである。このアーキテクチャもまたＶＤＤＥ制限を有する。
【００１１】
差動信号の電流駆動方法は、ＬＶＤＳ規格の２．５Ｖより小さなＶＤＤＥおよびサブＬＶＤＳ規格の１．８Ｖより小さなＶＤＤＥでは、不整合の出力インピーダンスをもたらす。従って、ＬＶＤＳ規格の２．５Ｖ以下で、サブＬＶＤＳ規格の１．８Ｖ以下のＶＤＤＥで、反転および非反転出力にてインピーダンスを整合した差動信号を駆動するニーズがある。
【発明の開示】
【課題を解決するための手段】
【００１２】
本発明の一例において差動ドライバを提供する。本差動ドライバは、差動データ入力端と、前記差動データ入力端に依存するステアリング電流のための電流源に結合した複数のスイッチと、第１の差動出力端および第２の差動出力端と、インピーダンスを制御するために、前記第１の差動出力端および前記第２の差動出力端に結合した第１のソースフォロワおよび第２のソースフォロワとを具える。
【００１３】
本発明の別の例において、信号駆動の方法を提供する。本方法は、差動データ入力端を差動ドライバに提供するステップと、前記差動データ入力端に依存するステアリング電流のための電流源に結合する複数のスイッチを提供するステップと、インピーダンスを制御するために、第１の差動出力端および第２の差動出力端に結合する第１のソースフォロワおよび第２のソースフォロワを提供するステップとを含む。
【００１４】
本発明の別の例において差動ドライバを提供する。本差動ドライバは差動データ入力端と、前記差動データ入力端に依存するステアリング電流のための電流源に結合した複数のスイッチと、前記差動ドライバに対する適切なバイアス電圧入力を生成するためのバイアス回路と、第１の差動出力端と第２の差動出力端、出力インピーダンスを制御するために、前記第１の差動出力端および第２の差動出力端に結合した第１のソースフォロワおよび第２のソースフォロワとを具える。
【００１５】
本発明の上記概要は、本発明を説明する各実施例、または全ての態様を説明することを意図していない。他の態様および他の実施例は、以下の図および詳細な説明に提供する。
【００１６】
添付の図に関連して以下の詳細な説明を考慮することによって、本発明をより完全に理解することができる。
【００１７】
本発明は様々な変更および代替形態を受け入れることができ、その内容は図面の例に従って示されており、詳細に説明する。しかし本発明を説明された特定の実施例に制限することを意図してはいないことを理解すべきである。反対に本発明は請求の範囲によって特定される本発明の精神および範囲に入る全ての変更、等価のもの、および代替をカバーすることを意図している。
【００１８】
図３は、本発明の一実施例による単脚のＬＶＤＳドライバの図である。その回路は、ＶＯＨおよびＶＯＬレベル、電流源３０３を制御するための電圧制御電圧源モードにおいて結合した、一対のＰＭＯＳトランジスタＰ１（３０１）およびＰ２（３０２）を具える。
【００１９】
ＰＭＯＳソースフォロワＰ１（３０１）およびＰ２（３０２）は、その双方の出力端にて低出力インピーダンスをもたらす。双方の出力端での低インピーダンスは、差動ドライバの高速動作を可能とする。反転および非反転出力でのインピーダンスは、ＰＭＯＳトランジスタＰ１（３０１）およびＰ２（３０２）によって決定され、従って複数のスキュープロセスコーナー（低速のＰＭＯＳおよび高速のＮＭＯＳ、またはその反対）に対しても、インピーダンス整合は良好である。
【００２０】
この構造に必要な最小のＶＤＤＥは、
ＶＤＤＥ（最小）＝ＶＯＨ＋Ｖｄｓ（電流源用）
【００２１】
回路のＶＯＬは、回路中のＰＭＯＳトランジスタＰ１（３０１）のＶｔｐよりも大きい必要がある。サブＬＶＤＳおよびＬＶＤＳのようなよく知られた高速規格に対して、この要件は容易に満足される。図３に示す構造は、反転および非反転出力にて整合したインピーダンスをもたらし、ＶＤＤＥ制限（低電圧）の問題を解決する。
【００２２】
図４は、本発明の一実施例による差動ドライバの構造である。ＬＶＤＳ規格およびサブＬＶＤＳ規格に対する差動ドライバを形成するために、図３で説明した概念が使用されている。差動ドライバは、上側半分の部分において上端のＰＭＯＳ電流源トランジスタＰ１（４０１）と、データ極性に依存する電流をステアリングするために２つのＰＭＯＳスイッチＰ２Ａ（４０２）およびＰ２Ｂ（４０３）を具える。外部抵抗４０４は、差動ドライバの出力ノードを形成するＰＭＯＳスイッチＰ２Ａ（４０２）およびＰ２Ｂ（４０３）のドレイン間に結合している。
【００２３】
下側の部分において、出力は、常にオン状態にあり、差動ドライバの出力インピーダンスにおいて主要ファクタではない大きさの静電放電（ＥＳＤ）用ＮＭＯＳデバイス、Ｎ３Ａ（４０５）およびＮ３Ｂ（４０６）のドレインと結合している。トランジスタＮ３Ａ（４０５）およびＮ３Ｂ（４０６）は、パッドがトライステートの場合、下部のデバイスを出力への過電圧から保護する。トランジスタＮ３Ａ（４０５）およびＮ３Ｂ（４０６）は、ＰＭＯＳソースフォロワＰ４Ａ（４０７）およびＰ４Ｂ（４０８）、そしてＮＭＯＳスイッチＮ４Ａ（４０９）およびＮ４Ｂ（４１０）に結合している。ソースフォロワは、ロー側駆動出力に対して低インピーダンスをもたらす。ソースフォロワはまた、差動ドライバのＶＯＬレベルを制御する。ＺＰ＝「ハイ」側およびＺＭ＝「ロー」側とすると、ロー側駆動出力の出力インピーダンスは以下の式で与えられる。
ROLOW=1/gmN3B+1/gmP4B+1/gmN4B
ここで、1/gmN3Bおよび1/gmN4Bは、ＮＭＯＳトランジスタＮ３Ｂ（４０６）およびＮ３Ｂ（４１０）の三極管オン抵抗である。従って、これらの抵抗はＲＯＬＯＷがＰＭＯＳトランジスタＰ４Ａ（４０７），Ｐ４Ｂ（４０８）にのみ依存するような大きさとなっている。
【００２４】
さらなるＰＭＯＳソースフォロワＰ３Ａ（４１１）およびＰ３Ｂ（４１２）が出力端に結合しており、そのうちのハイ側駆動の出力端に結合しているソースフォロワが導通し、残りがオフ状態にある。ハイ側駆動の出力端に結合しているときに導通するソースフォロワは、ハイ側駆動にある出力に対して低インピーダンスをもたらし、また差動ドライバのＶＯＨレベルを制御する。従って、電流源トランジスタＰ１（４０１）の高い出力インピーダンスを無視すると、ハイ側駆動にある出力端の出力インピーダンスは以下の式で与えられる。
ＲＯＨＩＧＨ＝１／ｇｍＰ３Ａ＋１／ｇｍＮ１Ａ＋１／ｇｍＮ２Ａ
ここで、１／ｇｍＮ１Ａおよび１／ｇｍＮ２Ａは、それぞれのＮＭＯＳトランジスタＮ１Ａ（４１４）およびＮ２Ａ（４１５）の三極管オン抵抗であり、それらはＲＯＨＩＧＨがＰＭＯＳトランジスタＰ３Ａ（４１１）およびＰ４Ｂ（４１２）のみに依存するような大きさである。
【００２５】
シングルエンド−差動の変換ブロック４１３は、シングルエンドの信号を差動信号に変換する。シングルエンド−差動の変換ブロック４１３はコアＶＤＤ電源に作用し、前置ドライバ機能も提供する一方、出力ドライバ段およびバイアス回路はＶＤＤＥに作用し、データ信号ＤおよびＤＮに必要な如何なるレベルの変換も行われない。
【００２６】
反転および非反転出力に結合しているＰＭＯＳソースフォロワのため、低インピーダンスが達成される。これらのインピーダンスは使用されるたった１つのタイプのトランジスタに依存し、従って処理動作および温度変化の追跡を行う。ソースフォロワおよび電流源中におけるＰＭＯＳトランジスタの上記のような使用は、ＶＤＤＥの独立の設計を可能とし、正確なＶＯＨ／ＶＯＬの制御を提供する。
【００２７】
定電流源として作用するＰＭＯＳトランジスタＰ１（４０１）は、バイアス回路からバイアスをかけられており、その出力電流はＩＯＵＴ＝Ｖｒｅｆ／Ｒである。Ｖｒｅｆはバンドギャップ基準電圧であり、従ってＰＶＴの変化に対してほぼ一定となる。抵抗Ｒは多くの抵抗と共に実装され、処理動作に亘って〜２０％変化する。しかしこの電流変化がある場合でさえ、差動ドライバのスイングはある一定の範囲内に維持される。また外部の精密な抵抗が提供されれば、ＰＭＯＳ電流源Ｐ１（４０１）中の電流はプロセス電圧温度（ＰＶＴ）に亘って一定となる。
【００２８】
図５は、本発明による信号駆動の方法を図示している。シングルエンド−差動の変換ブロック４１３は、（データ入力である）シングルエンド信号を差動信号に変換し、続いて差動ドライバ５０１に与えられる。複数のスイッチがデータ分極に従って電流をステアリングするために与えられる。このスイッチは、第１の対（Ｐ型）および第２の対（Ｎ型）のトランジスタを具える。第１の対の第１トランジスタのゲートは、第２の対の第１トランジスタのゲートに結合している。
【００２９】
第１の対の第２トランジスタのゲートは、第２の対の第２トランジスタのゲートに結合している。第１の対の第１トランジスタおよび第２の対の第１トランジスタは（第１および第２の対の第２トランジスタについても同様である）、シングルエンド−差動の変換器からの差動データ信号に接続されている。トランジスタ（Ｐ型）の第１の対は、電流源トランジスタ５０２に結合している。出力ノードは、スイッチに結合している外部の終端抵抗から得られる。インピーダンス５０３，５０４を制御するための出力に結合する一対のソースフォロワが存在する。ソースフォロワの双方（第１のソースフォロワおよび第２のソースフォロワ）は出力ノードに結合している。
【００３０】
一対のソースフォロワ（双方ともＰ型）は、第１の対のトランジスタおよび第２の対のトランジスタを具える。第１のソースフォロワの第１の対のトランジスタと第２のソースフォロワの第２の対のトランジスタは、同一のタイプである。第１の対のトランジスタのうちの少なくとも一方のトランジスタがオンである間、その他のトランジスタはオフになり、第２の対のトランジスタのうちの少なくとも一方のトランジスタがＯＮである間、その他はオフになる。反転および非反転出力に結合するＰＭＯＳソースフォロワによって、低インピーダンスが達成される。これらのインピーダンスはトランジスタのたった１つのタイプのみに依存し、従って処理動作および温度の変化の追跡を行う。ソースフォロワおよび電流源中におけるＰＭＯＳトランジスタの上記のような使用は、ＶＤＤＥの独立な設計を可能とし、（図４中のように）正確なＶＯＨ／ＶＯＬ制御を与える。
【００３１】
図６は、本発明の他の実施例によるバイアス回路を有する差動ドライバの概念図である。関連するプレドライバおよびバイアス回路によって図４で説明した差動ドライバの構造を図６に示す。ドライバステージのレプリカスタック６０４は、処理動作、電圧および温度変化の影響を出力レベルで検知するために使用され、ドライバおよびそのレプリカスタック６０４へ供給されるバイアス電圧を修正するために、それらはバイアス回路にフィードバックされる。この実装例は、２．５Ｖ動作の厚いゲートデバイスおよび通常動作の薄いゲートデバイスによるＣ０６５プロセスの場合を示す。コアＶＤＤは１．２Ｖであり、ＶＤＤＥは１．８Ｖであり、（サブＬＶＤＳに対して）期待されるＶＯＨは０．９６Ｖ、ＶＯＬが０．８Ｖである。
【００３２】
ソースフォロワトランジスタＰ３Ａ（４１１），Ｐ３Ｂ（４１２）およびＰ４Ａ（４０７），Ｐ４Ｂ（４０８）は、バイアス回路によって制御される。適切なバイアス電圧を生成するために、対応するノードにてドライバと同一の電圧を生成する出力段のレプリカ６０４が形成される。レプリカスタック６０４はドライバ段の電流の１／１０を利用し、従って対応するデバイスはこれに応じた大きさ（差動ドライバ中のトランジスタサイズの１／１０）を有する。レプリカスタック６０４からの電圧はバイアス回路に供給され、バイアス回路はこの電圧と期待値とを比較し、制御電圧を生成する。
【００３３】
バイアス回路は、一対のオペアンプＯＡ１（６０１），ＯＡ２（６０２）と、基準電圧発生器６０３とを具える。基準電圧発生器６０３は、オペアンプおよびフィードバック抵抗を使用してバンドギャップ基準電圧から期待されるＶＯＨ、ＶＯＬ値を生成する。抵抗比はＶＯＨ、ＶＯＬ値を決定する。従って期待されるＶＯＨ、ＶＯＬは、バンドギャップ基準電圧および抵抗比から得られ、ＰＶＴに対してこれらはほぼ一定になる。オペアンプＯＡ１（６０１）およびＯＡ２（６０２）は、レプリカスタック電圧と、これらのＶＯＨおよびＶＯＬ値とを比較して制御電圧を生成する。こうして、ドライバ出力レベルは正確に制御される。
【００３４】
上記回路の機能は以下に説明される。条件ＺＰ＝ハイ側およびＺＭ＝ロー側の場合、導通するトランジスタは、Ｐ２Ｂ（４０３），Ｎ３Ａ（４０５），Ｐ４Ａ（４０７）およびＮ４Ａ（４０９）である。ＰＭＯＳトランジスタＰ１（４０１）は通常動作において定電流を供給する。ソースフォロワトランジスタＰ３Ｂ（４１２）を介するパスもまたオンである。チップコアに起因するシングルエンド信号「Ａ」は、シングルエンド信号を差動信号に変換するシングルエンド−差動の変換ブロック４１３に受け渡される。このブロックの出力はコアレベル（ＶＤＤに対して０Ｖ）にある。このように、これらの差動信号に対して追加のレベルシフトは必要なくなる。
【００３５】
電流源Ｐ１（４０１）は、ＰＭＯＳスイッチＰ２Ｂ（４０３）によって１００Ωの外部終端抵抗４０４を介して操作される定電流を供給する。Ｐ４Ａ（４０７），Ｐ４Ｂ（４０８）は一対の第２のソースフォロワであり、ここで下部で結合するＮＭＯＳスイッチの故に、ロー側駆動の出力端（Ｐ４Ａ（４０７））に結合するものは導通し、他方はオフとなる。ＰＭＯＳトランジスタＰ１（４０１），Ｐ４Ａ（４０７），Ｐ４Ｂ（４０８），Ｐ３Ａ（４１１）およびＰ３Ｂ（４１２）のゲート制御はバイアス回路から生成される。ノード電圧「ＶＲＰ」および「ＶＲＮ」は、バンドギャップ基準電圧入力「ＶＲＡ」からのバイアス回路によって生成される、期待されるＶＯＨおよびＶＯＬと比較される。オペアンプＯＡ１（６０１）およびＯＡ２（６０２）はレプリカ電圧と期待されるＶＯＨ、ＶＯＬとを比較し、出力「ｖｏｈｃｔｒｌ」および「ｖｏｌｃｔｒｌ」を与える。出力がスイッチするとき、つまりＺＰ＝ロー側およびＺＭ＝ハイ側の場合、導通するトランジスタはＰ２Ａ（４０２），Ｎ３Ｂ（４０６），Ｐ４Ｂ（４０８）およびＮ４Ｂ（４１０）である。こうして、外部抵抗４０４を介した電流の方向は、正反対の出力電圧を生成して反転する。Ｐ３Ａ（４１１）は導通するのに対し、Ｐ４Ｂ（４０８）はオフである。
【００３６】
図７はサブＬＶＤＳ規格７０１に対する直流仕様を示す表である。回路は、通常のスイング１６０ｍＶを有する通常のＶＣＭＦ＝０．８８Ｖ，ＶＯＨ＝０．９６ＶおよびＶＯＬ＝０．８Ｖに対して設計されている。
【００３７】
図８は本発明８０１の方法によるシミュレーション後の出力インピーダンスを示した表である。出力インピーダンスが仕様の範囲内にあり、ほぼ整合していることが表から明確に理解できる。複数のスキューコーナーを有する場合であっても、反転および非反転出力でのインピーダンスがよく整合していることも示している。
【００３８】
本発明を幾つかの特定の実施例を説明したが、当業者は請求の範囲にある本発明の精神および範囲から逸脱することなく多くの変更が可能であることに気づくだろう。
【００３９】
本発明は、ＬＶＤＳおよびサブＬＶＤＳ規格をサポートするための産業上の用途に有用である。これらの規格は、主要なバンド幅の狭い通信ネットワークにおいて使用されている、ＰＣＩ  Ｅｘｐｒｅｓｓ、ＲａｐｉｄＩＯ（登録商標）、ＨｙｐｅｒＴｒａｎｓｐｏｒｔ（登録商標）、Ｉｎｆｉｎｉｂａｎｄのような幾つかの高速データバス仕様の電気層仕様の一部を形成している。
【図面の簡単な説明】
【００４０】
【図１】従来技術のＬＶＤＳドライバの図である。
【図２】従来技術のＬＶＤＳドライバの別の図である。
【図３】本発明の実施例によるシングルレッグのＬＶＤＳドライバの図である。
【図４】本発明の実施例による差動ドライバの図である。
【図５】本発明による信号駆動方法の図である。
【図６】本発明の別の実施例によるバイアス回路を有する差動ドライバの概念図である。
【図７】サブＬＶＤＳ規格の直流使用を図示した表である。
【図８】本発明の方法によるシミュレーション後の出力インピーダンスを示す表である。
【図１】
2009531925.tif 000003
【図２】
2009531925.tif 000004
【図３】
2009531925.tif 000005
【図４】
2009531925.tif 000006
【図５】
2009531925.tif 000007
【図６】
2009531925.tif 000008
【図７】
2009531925.tif 000009
【図８】
2009531925.tif 000010
【国際調査報告】
2009531925.tif 000011
2009531925.tif 000012
2009531925.tif 000013