(57)【要約】  出力信号を発生するリング発振器は、それに入力される信号を選択的に遅延させる、複数の直列に接続した主素子を備え、複数の主時間遅延素子の各々は、２つの回路経路を有し、第１経路は、それに入力される信号を遅延させる少なくとも１つの時間遅延素子を含み、第２回路経路は、第１回路経路を迂回し、マルチプレクサ（ＭＵＸ）は、少なくとも１つの時間遅延素子を含む第１回路経路に結合された第１入力と、第２回路経路に結合された第２入力とを有し、ＭＵＸは、複数の入力のうちの第１または第２入力を選択し、出力信号を出力する。【選択図】      図１Ａ、１Ｂ
2009533959.tif 000002
【特許請求の範囲】
【請求項１】
出力信号を発生するリング発振器であって、
入力される信号を選択的に遅延させる、複数の直列に接続された主素子を備え、前記複数の主素子の各々は、
入力される信号を遅延させる少なくとも１つの時間遅延素子を含む第１回路経路と、前記第１回路経路を迂回する第２の回路経路との２つの回路経路と、
前記少なくとも１つの時間遅延素子を含む第１回路経路に結合した第１入力と、前記第２回路経路に結合した第２入力とを有し、前記第１または第２入力を選択して、出力信号を出力するマルチプレクサ（ＭＵＸ）、
とを有するリング発振器。
【請求項２】
クロック信号を受け取ると、受け取った信号をラッチし、出力するフリップフロップをさらに備え、前記フリップフロップは、クロックと、データ入力と、前記ＭＵＸのデータ選択ラインに結合した出力とを有する請求項１に記載のリング発振器。
【請求項３】
前記主素子の各々について、前記第１または第２回路経路を選択するかどうかを制御するコントロ−ラを備える請求項２に記載のリング発振器。
【請求項４】
前記リング発振器の期間を微調整する回路をさらに備え、この回路は、前記少なくとも１つの時間遅延素子に結合されている請求項３に記載のリング発振器。
【請求項５】
前記コントロ−ラは、前記第１または第２回路経路を選択するかどうかを選択するために、各主素子の入力に結合した出力を有するレジスタを備える請求項３に記載のリング発振器。
【請求項６】
パルスが選択した入力にない場合に、前記ＭＵＸは、入力を確実に選択し、それによって、パルスの先端を切り取るのを防止するために、前記マルチプレクサに結合した第１回路をさらに備える請求項１に記載のリング発振器。
【請求項７】
前記第１回路は、パルスが選択される前記ＭＵＸ入力にない場合にだけ、前記ＭＵＸへのモード選択信号をクロック制御する論理回路を備える請求項６に記載のリング発振器。
【請求項８】
出力信号を発生するリング発振器を制御する方法において、前記リング発振器は、マルチプレクサ（ＭＵＸ）をそれぞれ備える複数の直列に配置した主素子を備える方法であって
入力信号を発生する段階と、
前記入力信号を前記複数の直列に配置した主素子の少なくとも１つへ伝送する段階と、
前記入力信号を前記主素子で受け取り、前記入力信号を前記主素子の並列経路で供給する段階であって、各経路は、異なる遅延を有するか、または１つの経路は、実質的に遅延しない段階と、
前記ＭＵＸを用いて、前記主素子の選択したモードに対応する前記並列経路の所望経路を選択し、出力信号を出力する段階とを含む方法。
【請求項９】
前記出力信号を前記複数の主素子の別の主素子の入力へ伝送し、前記別の主素子のモードを、選択的に制御する段階をさらに含む請求項８に記載の方法。
【請求項１０】
前記ＭＵＸによって、前記所望経路から受け取った前記信号を伝送する段階をさらに含み、前記経路の少なくとも１つは、時間遅延素子を有する請求項８に記載の方法。
【請求項１１】
フリップフロップを用いて、受け取ったモード選択信号をラッチし、クロック信号を受け取ると、バイパスまたは接続モードを選択するために、前記受け取った信号を前記ＭＵＸへ出力する段階をさらに含む請求項８に記載の方法。
【請求項１２】
レジスタを用いて、前記主素子の１つ以上のモードを制御する段階をさらに含む請求項８に記載の方法。
【請求項１３】
前記主素子は、インバータ素子の前記遅延時間によって決定される最小遅延時間を有し、前記リング発振器の前記期間を、前記インバータ素子の前記遅延時間のわずかである時間増分で微調整する段階をさらに含む請求項８に記載の方法。
【請求項１４】
前記レジスタに接続したコントロ−ラを用いて、前記直列に配置した主素子の対応する主素子のモードを制御する段階をさらに含み、前記モードは、バイパスまたは接続状態に対応している請求項１２に記載の方法。
【請求項１５】
出力信号を発生するリング発振器であって、
それに入力される信号を選択的に遅延させる、複数の主素子を備え、前記複数の主素子の各々は、
それに入力される信号を遅延させる少なくとも１つの時間遅延素子を有する第１伝送経路と、
実質的に遅延しない第２伝送経路と、
前記第１伝送経路に結合した第１入力と、前記第２伝送経路に結合した第２入力と、第１または第２伝送経路を選択し、対応信号を出力する選択入力とを有するマルチプレクサ（ＭＵＸ）とを有するリング発振器。
【請求項１６】
前記第１伝送経路は、互いに直列に接続した偶数のインバータを有するインバータチェーンを備える請求項１５に記載のリング発振器。
【請求項１７】
Ｎ個の主素子をさらに備え、各素子におけるインバータの数は、２n+1−２によって決定され、ここでｎは、Ｎ個の主素子の対応する主素子の数である請求項１５に記載のリング発振器。
【請求項１８】
クロックと、データ入力と、前記ＭＵＸのデータ選択ラインに結合した出力とをさらに備え、前記フリップフロップが、クロック信号を受け取ると、前記データ入力で受け取った信号を出力し、ラッチし、前記クロック信号は、前記対応する主素子に入力された前記信号、および前記第１伝送経路によって出力された信号に基づいている請求項１５に記載のリング発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、「デジタル制御リング発振器」という発明の名称の２００６年４月１１日に提出の米国仮特許願第６０／７９１１３１号に関連するものであり、この内容全体は、参照用として本明細書に組み込まれている。
【０００２】
本発明は、デジタル制御リング発振器、より詳細には、調整可能期間を有するデジタル制御リング発振器、およびそれを動作させる方法に関する。
【背景技術】
【０００３】
位相ロックループ（ＰＬＬ）は、最新のデジタルおよび混合信号集積回路（ＩＣ）の基本構成要素であり、ＰＬＬ回路は、例えば、特に、クロック発生、乗算、および信号回復に使用されている。混合信号ＩＣは、通常雑音環境であるので、信号処理のアナログ部分を減らし、デジタル回路は、雑音に対してより強く、技術の間を移動するのが容易であり、また、試験および構成するのが容易であるので、デジタル回路は、可能な場合には、広く使用されている。
【０００４】
通常、アナログ-デジタル変換器、およびＰＬＬ回路だけが、アナログ回路を含んでいる。また一方、オール-デジタルＰＬＬ（ＡＤＰＬＬ）と呼ばれる、新しいタイプのＰＬＬが、人気を博している。ＡＤＰＬＬ回路では、アナログ回路は最小化され、ＡＤＰＬＬメインループにおけるすべての信号は、デジタルである。しかしながら、周波数を制御するために、デジタルワードを用いるデジタル制御発振器（ＤＣО）や、電圧制御発振器（ＶＣО）の対応物は、通常アナログ回路を備えている。
【０００５】
従って、本発明の目的は、デジタルＤＣОを提供することである。さらに、本発明は、標準デジタルセルを使用し、かつ特別に設計した回路を追加することなく、自動デジタルレイアウトツールに適するＤＣОを開示するものである。従って、本発明に従って設計された回路は、１つの集積化技術から別のものへ移ることが容易である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の発振器には、多くの電子デバイスに使用されている周知のアナログタイプおよびデジタルタイプがある。例えば、携帯電話、携帯情報端末（ＰＤＡ）、および他の電子通信デバイスのような移動通信デバイスは、送信および／または受信用の信号を混合するために、発振器を使用している。残念なことに、電圧制御発振器（ＶＣО）のような、従来の発振器は出力信号を生成するために、通常石英結晶に依存している。
【０００７】
さらに、これらの発振器は、デジタル回路よりも多くのスペースを必要とし、かつデジタル回路と一体化すること（すなわち、多目的回路を形成すること）が困難であるアナログ回路を使用する必要がある。従って、チップスペースに余裕のない場合には、アナログ回路は望ましくない。さらに、石英結晶は電力を消費し、温度変化に敏感であり、これは、出力信号の精度に影響を及ぼす可能性がある。さらに多目的回路は、設計および製造するのが困難であり、コストおよび設計時間を増大させる可能性がある。従って、さまざまなデジタル回路、およびデバイスとともに使用されるデジタル制御発振器（ＤＣО）を提供することが望ましい。
【課題を解決するための手段】
【０００８】
本発明は、デジタル制御リング発振器、より詳細には、調整可能期間を有するデジタル制御リング発振器、およびそれを動作させる方法に関する。
【０００９】
本発明によると、調整可能期間、および低ジッターを有するデジタル制御発振器（ＤＣО）が開示される。さらに、本発明による回路は、基板回路を減らし、デジタル回路の雑音特性に望ましい影響を及ぼす可能性がある。従って、１つ以上のチップ製造技術とともに使用されるのが好ましい標準デジタルライブラリイブロックを用いるリング発振器を製造する方法を提供することも、本発明に含まれる。
【００１０】
さらに、デジタル的に選択可能な「オン―ザ―フライ」であるリング発振器を提供することは、本発明の一局面である。自動レイアウトツールに適し、雑音およびデジタル妨害に影響されない、小さい設置面積で足り、広い同調レンジを有するデジタルリング発振器を提供することは、本発明の別の態様である。
【００１１】
本発明の別の目的として、出力信号を発生するリング発振器が提供され、リング発振器は、それに入力される信号を遅延させる、複数の直列に接続した主時間遅延素子を備え、複数の主時間遅延素子の各々は、２つの回路経路を有し、第１経路は、それに入力される信号を遅延させる少なくとも１つの時間遅延素子を含み、第２回路経路は、第１回路経路を迂回し、マルチプレクサ（ＭＵＸ）は、少なくとも１つの時間遅延素子を含む第１回路経路に結合した第１入力と、第２回路経路に結合した第２入力とを有し、マルチプレクサは、第１または第２回路経路を選択し、出力信号を出力する。
【００１２】
本発明の別の目的のために、クロック信号を受け取ると、受け取った信号をラッチし、出力するフリップフロップを有することもまた好ましいことであり、フリップフロップは、クロックと、データ入力と、ＭＵＸのデータ選択ラインに結合された出力とを有する。
【００１３】
リング発振器は、主時間遅延素子の１つ以上のモードを制御するＮ＋１ビットレジスタをさらに含んでいるのがよい。リング発振器はまた、リング発振器の期間を微調整する回路も含んでいるのがよく、リング発振器の期間を微調整する回路は、少なくとも１つの時間遅延素子に結合されている。
【００１４】
リング発振器の全動作を制御するコントロ−ラを備えていることが好ましい。例えば、コントロ−ラは、所望期間を決定しうるのがよく、また、リング発振器の１つ以上について、好ましいモードを決定しうるのが好ましい。
【００１５】
本発明のさらに別の目的に従って、出力信号を発生するリング発振器を制御する方法が提供される。リング発振器は、ＭＵＸをそれぞれ有する、複数の直列に配置した主素子を有し、この方法は、入力信号を発生する段階と、入力信号を複数の直列に配置した主素子の少なくとも１つに伝送する段階と、入力信号を受信し、異なる遅延を有する並行経路で入力信号を伝送する段階と、対応するＭＵＸを選択し、使用する段階であって、並行経路の所望経路は対応する素子のモードに対応する段階と、入力信号に対応する出力信号を出力する段階とを含んでいる。
【００１６】
本発明のさらに別の目的である方法は、出力信号を複数の主素子のうちの別の主素子の入力に伝送する段階と、別の主素子のモードを選択的に制御する段階とを含んでいる。
【００１７】
本発明のさらに別の目的である方法は、所望の経路から受け取った信号を、ＭＵＸによって伝送する段階をさらに含んでいるのがよく、経路の少なくとも１つは、時間遅延素子を有する。またこの方法は、フリップフロップを用いて受け取った信号をラッチする段階と、クロック信号を受け取るバイパス、または接続モードを選択するために、受け取った信号をＭＵＸに出力する段階とを含んでいるのがよいことも想定される。この方法は、Ｎ＋１ビットレジスタを用いて、主素子の１つ以上のモードを制御する段階を含んでいるのがよいこともまた想定される。
【００１８】
さらにこの方法は、リング発振器の期間を微調整する段階、および／または、Ｎ＋１ビットレジスタに接続したコントロ−ラを用いて、直列に配置した主素子のうちの対応する主素子のモードを制御する段階であって、モードは、バイパスまたは接続状態に対応する段階を含んでいるのがよい。
【００１９】
本発明のさらに別の目的のために、出力信号を発生するリング発振器が提供されるが、このリング発振器は、入力される信号を選択的に遅延させる複数の主素子を含んでいるのがよく、複数の主素子の各々は、入力信号を遅延させる、少なくとも１つの時間遅延素子を有する第１伝送経路と、実質的に遅延の無い第２伝送経路と、第１伝送経路に結合した第１入力、第２伝送経路に結合した第２入力、および第１または第２伝送経路を選択し、対応する信号を出力する選択入力を有するマルチプレクサ（ＭＵＸ）とを有している。
【００２０】
本発明のさらに別の目的のために、第１伝送経路は、互いに直列に接続された偶数のインバータを有するインバータチェーンを、少なくとも含んでいるのがよい。リング発振器は、Ｎ＋１個の主素子をさらに含んでいるのがよく、その各々は、遅延素子を含み、各遅延素子におけるインバータの数は、２n+1−２によって決定される。ここで、ｎはＮ個の主素子の対応する主素子の数である。
【００２１】
主素子の１つ以上は、クロックと、データ入力と、ＭＵＸのデータ選択ラインに結合した出力とを有するフリップフロップを含んでいるのがよいこともまた想定される。フリップフロップは、クロック信号を受け取ると、データ入力で受け取った信号を出力して、ラッチする。クロック信号は、対応する主素子に入力された信号、および第１伝送経路によって出力された信号に基づいている。
【００２２】
本発明の上記目的と他の目的、特徴、および利点について、添付図面に基づく次の詳細な説明により明らかにする。
【発明を実施するための最良の形態】
【００２３】
本発明の好ましい実施形態についての次の詳細な説明は、添付図面を参照して行うものとする。本発明の説明に際し、当技術分野で周知である関連する機能または構成については、本発明の概念の理解を明確にするために省略する。
【００２４】
明確にするために、各図において、ブロック図を多く使用するものとする。
【００２５】
図１Ｂは、本発明によるリング発振器の略図を示す。リング発振器１００は、ＮＡＮＤゲート１０２、複数の主素子１０４（例えば１０４−０〜１０４−Ｎ）、出力ゲート１０６、容量性負荷等化ゲート１０８、およびＮ＋１ビットレジスタ１１０（または他のスイッチング手段）を備えている。
【００２６】
本発明の目的は、遅延の量、従って、発振器の出力周波数の「オン・ザ・フライ」変化を可能にすることである。本発明によれば、これは、主時間遅延素子１０４を切り替えることによって実行される。しかしながら、本発明による主素子１０４で用いられる回路がない場合には、素子１０４を、発振ループについて非同期的に切り替えられると、例えば、スプリアスパルスを、図１Ａに示すように発生させることが可能である。例えば、パルスが素子を通して伝送されつつあるときに、素子をオフにする場合には、このことは起こり得る。次に、これらのスプリアスパルスは、循環が終了されるまで、発振ループを通して、際限なく伝播される。本発明によれば、発振周波数は、前記スプリアスパルスの発生なしに「オンザフライ」変化が可能になる。
【００２７】
図１Ｂに示すように、ＮＡＮＤゲート１０２は、例えばコントローラ（図示せず）によって発生するイネーブル信号（ＥＮＡＢＬＥ）、およびフィードバック（ＲＥＴＵＲＮ）を受け取る入力を備えている。図示の実施形態におけるＥＮＡＢＬＥ信号は、論理高レベルである。ＮＡＮＤゲート１０２は、受信信号およびＲＥＴＵＲＮ信号に従って、状態変化信号（ＰＵＬＳＥ）を生じる。
【００２８】
ＮＡＮＤゲート１０２を他の実施形態で示してあるが、他のゲート、またはその組み合わせを使用しうることは想定される。例えば、ある実施形態では、ＡＮＤゲートおよびインバータ（両方とも図示せず）を、ＮＡＮＤゲート１０２と置き換えるとよい。また、コントローラ（図示せず）を使用することも想定される。
【００２９】
図示の実施形態では、各主素子１０４は、偶数のインバータを有し、インバータの総数（ＮＡＮＤゲート１０２を含む）は奇数であり、リング発振器１００内の反転の総数は奇数である。
【００３０】
各主素子１０４は、入力信号を受け取る入力端子（ＩＮ）と、出力信号を出力する出力端子（ＯＵＴ）と、対応する主素子１０４のモードを選択するデータ端子（ＤＡＴＡ）とを備えている。例えば、データ端子（ＤＡＴＡ）は、入力信号が遅延経路を経由して遅延させられる接続モード、または入力信号がバイパス経路１１２を経由し、従って、遅延回路１１４を迂回して伝送されるバイパスモードを選択するために使用されるのがよい。
【００３１】
これにより、遅延モードおよびバイパスモードは、入力端子で受け取られ、かつ出力端子を経由して出力する信号の遅延を制御する。図１Ｂには示していないが、主素子１０４について、図２を参照して次に詳細に説明する。
【００３２】
図１Ｂに戻ると、前記主素子（例えば１０４−０）の出力が、次の主素子（例えば１０４−１）の入力に結合されるように、複数の主素子１０４は、互いに直列に結合されている。主素子１０４の第１主素子１０４−０の入力端子は、ＰＵＬＳＥ信号を受け取るように位置され、最後の主素子１０４（すなわち１０４−Ｎ）の出力は、主素子１０４の数によって決定される遅延後に、ＰＵＬＳＥ信号に従ったＲＥＴＵＲＮ信号をその出力として発生する。
【００３３】
素子１０４−Ｎからの状態信号の遅延出力変化は、ＮＡＮＤゲート１０２の他の入力に戻される。状態信号のこの変化が、ＮＡＮＤゲート１０２の他の入力で遅延後に受け取られると（図示の実施形態では、立ち下がり信号）、ＮＡＮＤゲートはＨＩＧＨになり、従って、ＰＵＬＳＥ信号を発生する。
【００３４】
次に、このＬＯＷからＨＩＧＨへの遷移は、発振素子１０４−０を通って１０４−Ｎへ伝播し、サイクルは続く。ＬＯＷからＨＩＧＨへの状態が、素子１０４−Ｎから出力されると（遅延後に）、ＮＡＮＤゲート１０２出力は、再びＬＯＷになり（ＥＮＡＢＬＥはＨＩＧＨのままである）、イネーブル信号が除去されるまで、ゲートは、無期限に続く。発振周波数は、主素子１０４の数によって決定される。
【００３５】
Ｎ＋１ビットレジスタ１１０は、リターン信号をクロック入力として受け取る。Ｎ＋１ビットレジスタ１１０は、Ｎ＋１出力信号を、各主素子１０４について、１つ発生する。Ｎ＋１出力の各々は、Ｎ＋１主素子１０４（すなわち１０４−０〜１０４−Ｎ）の各々のモードを制御するために使用される対応信号を含んでいる。Ｎ＋１ビットレジスタ１１０は、発振遅延回路にある素子を選択するために使用される。
【００３６】
素子１０４が選択される場合には、ＤＡＴＡ入力はＨＩＧＨである。素子１０４が迂回されている場合には、その素子へのＤＡＴＡ入力はＬＯＷである。好ましい実施形態では、Ｎ＋１ビットレジスタ、および／またはＥＮＡＢＬＥ信号は、明確にするために図示していないコントローラによって制御される。図のように、対応主素子１０４のモードを制御できるように、Ｎ＋１ビットレジスタ１１０のＮ＋１出力（すなわち出力０〜Ｎ）の各々は、対応主素子１０４（０〜Ｎ）のデータ入力（ＤＡＴＡ）に結合されている。
【００３７】
しかし、別の数の出力を有するレジスタを使用することもまた想定しうる。従って、これらの出力に接続した主素子１０４だけが、レジスタによって制御される。さらに、データ信号を選択した主素子へ伝送する他の手段を使用することもできる。
【００３８】
出力インバータ１０６がＲＥＴＵＲＮ信号を入力し、ＲＥＴＵＲＮ信号を反転し、その後、対応信号を、リング発振器１００の出力（ＯＵＴ）として出力するように、出力インバータ１０６は、Ｎ番主素子１０４―Ｎの出力に結合されている。
【００３９】
図１に示すように、ＮＯＲゲート１０８が設けられ、ＲＥＴＵＲＮ信号と関連する出力端子の容量を等化する容量性負荷等化を可能にするのがよい。
【００４０】
図１に示す単一主素子１０４の詳細を図２に示す。この実施形態では、主素子１０４は、ＮＡＮＤゲート２０２、インバータ２０４、インバータチェーン遅延素子２０６、マルチプレクサ（ＭＵＸ）２０８、ＮＯＲゲート２１０、およびフリップフロップ２１２を備えている。
【００４１】
ＮＡＮＤゲート２０２は、２つの入力を有し、第１入力は、入力信号（ＩＮ）を受け取り、第２入力は、フリップフロップ２１２の出力を受け取る。ＮＡＮＤゲート２０２の出力は、インバータ２０４に接続される。主素子１０４がバイパスモードであるときに、ＮＡＮＤゲートは、遅延素子２０６を通る発振を遮断するように機能する。
【００４２】
図のように、インバータ２０４は、実施形態においては、主素子１０４内のインバータの数を偶数に保つために使用される。インバータ２０４は、インバータチェーン遅延素子２０６に接続されている。インバータチェーン遅延素子２０６の出力は、ＭＵＸ２０８に接続されている。インバータチェーン遅延素子２０６の各々における遅延素子の数は、２n+1−２に等しいことが好ましい。ここで、ｎは、対応する主素子１０４（レジスタ１１０のビット）の数（すなわち０〜Ｎ）に相当する。
【００４３】
ＭＵＸ２０８は、データ選択入力（ＳＥＬＥＣＴ）端子、出力端子、ならびに０および１と標記された２つのデータ入力端子を備え、データ入力端子は、入力信号（ＩＮ）を受け取るために、入力端子、およびインバータチェーン遅延素子２０６の出力に、それぞれ接続されている。ＭＵＸ２０８が「０」モードである場合に、バイパス回路２０１は選択される。ＭＵＸ２０８が「１」モードである場合に、発振器は遅延素子２０６を経由する。
【００４４】
ＮＯＲゲートは、２つの入力、すなわちインバータチェーン遅延素子２０６の出力、および入力信号（ＩＮ）を受け取る。
【００４５】
フリップフロップ２１２は、ＮＯＲゲート２１０の出力をクロック信号（ＣＬＫ）として受け取り、主素子１０４のモードを選択するために使用されるデータ信号（ＤＡＴＡ）を、Ｎ＋１ビットレジスタ１１０（図１Ｂ）から受け取る。フリップフロップ２１２は、エッジトリガータイプであるのがよく、入力信号をラッチする。
【００４６】
本例に示すように、データ信号（ＤＡＴＡ）は、バイパスモードを選択するために、０に設定され、かつ接続モードを選択するために、すなわち、遅延素子２０６が発振を通過させる場合に、１に設定される。また、他の変形も可能である。
【００４７】
再び図２を参照して、本発明の各単一主素子の動作について説明する。接続状態と仮定すれば、フリップフロップ２１２のデータ入力（ＤＡＴＡ）は、１に設定され、従って、クロック信号エッジをＮＯＲゲート２１０から入力で受け取る場合に、フリップフロップ２１２の出力は、１に設定される。これは、ＮＯＲゲートへの入力のどちらかが遷移する場合（遅延素子２０６が選択される場合）に起こる。従って、ＮＡＮＤゲート２０２が論理１を受け取ると、それはイネーブルになり、ＭＵＸ２０８のデータ選択入力（ＳＥＬＥＣＴ）も、論理１である。これにより、ＭＵＸ２０８にインバータチェーン２０６から受け取った信号を送出させることとなる。
【００４８】
本出願のほかのどこかで述べたように、接続状態では、入力信号パルスは、ＮＡＮＤゲート２０２、インバータ２０４、インバータチェーン遅延素子２０６、およびＭＵＸ２０８を通じて結合され、出力信号（ＯＵＴ）として出力される。その反面、ＭＵＸ２０８の０入力で受け取った信号（すなわちバイパス信号）は、ＭＵＸ２０８によって選択されない。
【００４９】
接続状態からバイパス状態へ切り換えるために、フリップフロップ２１２へのデータ入力（ＤＡＴＡ）は、レジスタ１１０によって、論理０に最初に設定される。従って、パルス状入力信号（ＩＮ）が論理０になると、それは、ＮＡＮＤゲート２０２、インバータ２０４、およびインバータチェーン遅延素子２０６を通じて結合されてＮＯＲゲート２１０の第１入力へ入る。同様に、入力信号（ＩＮ）は、ＮＯＲゲート２１０の他の入力に結合される。
【００５０】
従って、２つの論理０を受け取ると、ＮＯＲゲートは、フリップフロップ２１２のクロック入力に入る論理１を出力し、これは、フリップフロップ２１２にラッチさせ、データ入力（ＤＡＴＡ）で受け取った論理０をＭＵＸ２０８のデータ選択入力（ＳＥＬＥＣＴ）へ出力させる。その後、ＭＵＸ２０８は、バイパス回路２０１を経由して入力端子（ＩＮ）に接続されているデータ入力端子０で受け取った信号を送出する。
【００５１】
その反面、そのときＭＵＸ２０８は、インバータチェーン遅延素子２０６から受け取られる、データ入力端子１から受け取った信号を遮断する。
【００５２】
ＭＵＸ２０８への入力が「０」であるときだけ、ＮＯＲゲート２１０は、フリップフロップ２１２の出力状態の変化をイネーブルにし、従って高レベルがあるときにスイッチングを阻止し、図１Ａに関して上に説明したように、スプリアスの切頂パルスの可能性をなくす。従って、フリップフロップ２１２へのＤＡＴＡがＨＩＧＨであるとき、素子１０４は選択され、遅延素子１０６は、全リング発振器に接続されて、そのプリセット遅延を追加する。
【００５３】
バイパス状態から、接続状態（回路中の素子２０６）へ戻すために、論理１がフリップフロップ２１２のＤＡＴＡ入力（ＤＡＴＡ）に入力される。従って、入力信号（ＩＮ）パルスが論理０になると、それは、ＮＯＲゲート２１０に結合される。また、ＮＡＮＤゲート２０２が、バイパスモードでディスエーブルであるとき、ＮＡＮＤゲート２１０の出力は、論理１である。これは、インバータ２０４によって反転され、続いて、インバータチェーン遅延素子２０６（これが偶数の素子を有するときは反転しない）によって論理０として出力されたものである。
【００５４】
従って、ＮＯＲゲート２１０の両入力とも論理０になると、ＮＯＲゲート出力は、論理１に変化し、これは、フリップフロップ２１２にラッチさせ、データ入力（ＤＡＴＡ）で受け取った論理１を出力させる。従って、ＭＵＸ２０８のデータ選択入力（ＳＥＬＥＣＴ）は、論理１を受け取り、ＭＵＸ２０８に、インバータチェーン遅延素子２０６に接続されているデータ入力端子１で受け取った信号を送出させる。その反面、そのときＭＵＸ２０８は、データ（ＩＮ）端子から直接受け取られる（すなわち遅延無し）、データ入力端子０で受け取った信号を遮断する。
【００５５】
モードが「接続」モードから「バイパス」モードへ変化する場合と同様に、「バイパス」から「接続」になる場合に、ＮＯＲゲート２１０は、ＭＵＸ２０８のスイッチングは、「０」レベルがその入力にあるときだけに確実に起こるようにする。
【００５６】
ＭＵＸ２０８への入力が「０」であるときだけ、ＮＯＲゲート２１０は、フリップフロップ２１２の出力状態の充電をイネーブルにし、高レベルがあるときに、スイッチングを阻止し、図１Ａに関して上に説明したように、スプリアスの切頂パルスの可能性をなくす。
【００５７】
本発明の利点は、図２に示すように、各素子が等しい負荷を有することである。例えば、本実施形態では、ＮＡＮＤゲート２０２、ＮＯＲゲート２１０、およびインバータチェーン２０６は、以下に説明するように、等しい負荷をそれぞれ有する。各主素子１０４によって実施され得る最小遅延が、２つのインバータ段（各素子は偶数のインバータを有する）のそれであるので、２つのインバータの遅延よりも小さい、わずかな量の遅延を微調整できることが必要である。これは、例えば、偶数のインバータ遅延期間に基づかないみなし動作周波数を実施するために必要である。図３は、これがどのようにして達成されるかを示している。
【００５８】
２インバータ遅延よりも小さいステップを有するリング発振器の期間を微調整する微調整素子の略図を図３に示す。微調整素子３００は、３ビット（すなわち８ステップ）の例を示し、・インバータ遅延の最小ステップ期間を有する。微調整素子３００は、インバータ３０２、３０４、３０６、３０８、３１６、３１８、３２０、３２２、３２４、３２６、および３２８、ならびにスイッチングアレイ３１２を備えている。スイッチングアレイ３１２は、行列構成で配置された複数のスイッチ３１２Ａ〜３１２Ｌを備えている。
【００５９】
スイッチ３１２Ａ、３１２Ｄ、３１２Ｇ、および３１２Ｊは、例えば、２つのスイッチ３４０を並列に置くことによって得ることができる０．５ユニットの抵抗率を有する第１列３３０に配置されている。スイッチ３１２Ｂ、３１２Ｅ、３１２Ｈ、および３１２Ｋは、例えば、図のように、単一スイッチ３４０を使用することによって得る１ユニットの抵抗率を有する第２列３３３に配置されている。
【００６０】
最後に、スイッチ３１２Ｃ、３１２Ｆ、３１２Ｉ、および３１２Ｌは、第３列３３６に配置され、例えば、図のように、２つのスイッチ３４０を直列に置くことによって得ることができる２ユニットの抵抗率を有する。
【００６１】
バッファ３０２および３０４は、入力信号（ＩＮ）を緩衝し、緩衝された入力信号（ＩＮ）をノードＡに出力するバッファの機能を果たす。インバータ３０６および３０８は、互いに直列に結合され、インバータ３０６の入力はノードＡに結合され、インバータ３０８の出力は、ノードＢに結合されている。
【００６２】
スイッチ３１２Ａ、３１２Ｂ、および３１２Ｃは、最上の行に並列に配置され、第１側部でノードＡに結合され、その第２側部でノードＣに結合されている。スイッチ３１２Ｄ、３１２Ｅ、および３１２Ｆは、第２行に並列に配置され、第１側部でノードＣに結合され、その第２側部でノードＢに結合されている。
【００６３】
スイッチ３１２Ｊ、３１２Ｋ、および３１２Ｌは、最下行に並列に配置され、第１側部でノードＡに結合され、その第２側部でノードＤに結合されている。スイッチ３１２Ｇ、３１２Ｈ、および３１２Ｉは、最上から３番目の行に並列に配置され、第１側部でノードＤに結合され、その第２側部でノードＢに結合されている。
【００６４】
スイッチングアレイ３１２のスイッチの各々は、例えば、１つ以上の制御ラインを含む制御信号によって制御される。本例は３ビットの例であるので、制御ラインは、最下位ビット（ＬＳＢ）〜最上位ビット（ＭＳＢ）を含むビット０〜２をそれぞれ有し、アレイの第１列〜第３列における対応スイッチをそれぞれ制御する。
【００６５】
ビット２は、スイッチ３１２Ｄおよび３１２Ｊのスイッチングを制御し、ビット３の逆は、スイッチ３１２Ａおよび３１２Ｇのスイッチングを制御する。ビット１は、スイッチ３１２Ｆおよび３１２Ｌのスイッチングを制御し、ビット１の逆は、スイッチ３１２Ｂおよび３１２Ｈのスイッチングを制御する。ビット０は、スイッチ３１２Ｃおよび３１２Ｉのスイッチングを制御し、ビット０の逆は、スイッチ３１２Ｃおよび３１２Ｉのスイッチングを制御する。
【００６６】
インバータ３１６および３１８は、容量性負荷等化に使用され、図のように、使わない出力を有し、従ってダミースイッチである。インバータ３１６は、ノードＣに結合されている入力を有し、インバータ３１８は、ノードＢに結合されている入力を有する。インバータ３２０は、ノードＤに結合されている入力、およびインバータ３２２の入力に結合されている出力を有する。インバータ３２２は、図のように、出力信号（ＯＵＴ）を供給する。
【００６７】
インバータ３２０および３２２は、出力信号（ＯＵＴ）の出力バッファの機能を果たす。
【００６８】
微調整回路は、次のように動作する。最小・インバータ遅延を得るために、すべてのビット（ビット２、ビット１、およびビット０）をオンにする。これは、スイッチ３４０Ｊ、３４０Ｋ、および３４０Ｌをオンにして、すべてを並列に配置し、最小遅延をもたらす。同時に、スイッチ３４０Ｄ、３４０Ｅ、および３４０Ｆもまた容量性等化のためにオンにする。
【００６９】
出力は、１／４インバータ遅延に微調整されて、出力バッファ３２２出力で供給される。
【００７０】
次のステップ（１／２インバータ遅延）は、ビット２および１がオンであり、ビット０がオフである場合に得られる。
【００７１】
同様に、ビット０、１、および２の適切な選択によって、１／４インバータ遅延増分における遅延の８ステップを得ることができる（最大２つのインバータ遅延）。
【００７２】
また、微調整素子は、平衡がとれていることにも留意する必要がある。ノードＡは、１つのインバータおよび６つのスイッチ（インバータ３０６ならびにスイッチ３４０Ａ、３４０Ｂ、３４０Ｃ、３４０Ｊ、３４０Ｋ、および３４０Ｌ）をそのレベルとして有する。ノードＢは、１つのインバータおよび６つのスイッチ（インバータ３１８ならびにスイッチ３４０Ｄ、３４０Ｃ、３４０Ｆ、３４０Ｇ、３４０Ｈ、および３４０Ｉ）を、その負荷として有する。
【００７３】
微調整素子は、各主素子１０４に含まれるとよい。または単一微調整素子は、リング発振器のどこかに直列に結合されているとよい。
【００７４】
以上本発明を、その特定の実施形態に即して説明したが、多くの他の変形例と変更態様、および他の用途が、当業者には明らかであると思う。従って本発明は、本明細書の特定の開示によって限定されるものではない。
【００７５】
以上本発明を、その特定の実施形態に即して説明したが、多くの他の変形例と変更態様、および他の用途が、当業者には明らかであると思う。従って本発明は、本明細書の特定の開示によってではなく、添付の特許請求の範囲によってのみ、限定されるものである。
【図面の簡単な説明】
【００７６】
【図１Ａ】スプリアスパルスを有する出力信号を示す。
【図１Ｂ】本発明によるリング発振器の略図である。
【図２】図１に示す単一主時間遅延素子の詳細図である。
【図３】２インバータ遅延よりも小さいステップを有するリング発振器の期間を微調整する微調整素子の略図である。
【符号の説明】
【００７７】
１００  リング発振器
１０２  ＮＡＮＤゲート
１０４  主素子
１０６  インバータ
１０８  容量性負荷等化ゲート
１１０  Ｎ＋１ビットレジスタ
１１２  バイパス経路
１１４  遅延回路
２０２  ＮＡＮＤゲート
２０４  インバータ
２０６  インバータチェーン遅延素子
２０８  マルチプレクサ
２１０  ＮＯＲゲート
２１２  フリップフロップ
３００  微調整素子
３０２  インバータ
３０４  インバータ
３０６  インバータ
３０８  インバータ
３１２  スイッチングアレイ
３１２Ａ〜３１２Ｌ  スイッチ
３１６  インバータ
３１８  インバータ
３２０  インバータ
３２２  インバータ
３２４  インバータ
３２６  インバータ
３２８  インバータ
３３０  第１列
３３３  第２列
３３６  第３列
３４０  スイッチ
３４０Ａ〜３４０Ｌ  スイッチ
ＣＬＫ  クロック信号
ＤＡＴＡ  データ
ＥＮＡＢＬＥ  イネーブル信号
ＩＮ  入力
ＯＵＴ  出力
ＭＵＸ  マルチプレクサ
ＰＵＬＳＥ  状態変化信号
ＲＥＴＵＲＮ  フィードバック
ＳＥＬＥＣＴ  データ選択入力
【図１Ａ】
2009533959.tif 000003
【図１Ｂ】
2009533959.tif 000004
【図２】
2009533959.tif 000005
【図３】
2009533959.tif 000006
【手続補正書】
【提出日】平成20年11月10日(2008.11.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
出力信号を発生するリング発振器であって、
入力される信号を選択的に遅延させる、複数の直列に接続された主素子を備え、前記複数の主素子の各々は、
入力される信号を遅延させる少なくとも１つの時間遅延素子を含む第１回路経路と、前記第１回路経路を迂回する第２の回路経路との２つの回路経路と、
前記少なくとも１つの時間遅延素子を含む第１回路経路に結合した第１入力と、前記第２回路経路に結合した第２入力とを有し、前記第１または第２入力を選択して、出力信号を出力するマルチプレクサ（ＭＵＸ）、
とを有するリング発振器。
【請求項２】
クロック信号を受け取ると、受け取った信号をラッチし、出力するフリップフロップをさらに備え、前記フリップフロップは、クロックと、データ入力と、前記ＭＵＸのデータ選択ラインに結合した出力とを有する請求項１に記載のリング発振器。
【請求項３】
前記主素子の各々について、前記第１または第２回路経路を選択するかどうかを制御するコントロ−ラを備える請求項２に記載のリング発振器。
【請求項４】
前記リング発振器の期間を微調整する回路をさらに備え、この回路は、前記少なくとも１つの時間遅延素子に結合されている請求項３に記載のリング発振器。
【請求項５】
前記コントロ−ラは、前記第１または第２回路経路を選択するかどうかを選択するために、各主素子の入力に結合した出力を有するレジスタを備える請求項３に記載のリング発振器。
【請求項６】
パルスが選択した入力にない場合に、前記ＭＵＸは、入力を確実に選択し、それによって、パルスの先端を切り取るのを防止するために、前記マルチプレクサに結合した第１回路をさらに備える請求項１に記載のリング発振器。
【請求項７】
前記第１回路は、パルスが選択される前記ＭＵＸ入力にない場合にだけ、前記ＭＵＸへのモード選択信号をクロック制御する論理回路を備える請求項６に記載のリング発振器。
【請求項８】
出力信号を発生するリング発振器を制御する方法において、前記リング発振器は、マルチプレクサ（ＭＵＸ）をそれぞれ備える複数の直列に配置した主素子を備える方法であって
入力信号を発生する段階と、
前記入力信号を前記複数の直列に配置した主素子の少なくとも１つへ伝送する段階と、
前記入力信号を前記主素子で受け取り、前記入力信号を前記主素子の並列経路で供給する段階であって、各経路は、異なる遅延を有するか、または１つの経路は、実質的に遅延しない段階と、
前記ＭＵＸを用いて、前記主素子の選択したモードに対応する前記並列経路の所望経路を選択し、出力信号を出力する段階とを含む方法。
【請求項９】
前記出力信号を前記複数の主素子の別の主素子の入力へ伝送し、前記別の主素子のモードを、選択的に制御する段階をさらに含む請求項８に記載の方法。
【請求項１０】
前記ＭＵＸによって、前記所望経路から受け取った前記信号を伝送する段階をさらに含み、前記経路の少なくとも１つは、時間遅延素子を有する請求項８に記載の方法。
【請求項１１】
フリップフロップを用いて、受け取ったモード選択信号をラッチし、クロック信号を受け取ると、バイパスまたは接続モードを選択するために、前記受け取った信号を前記ＭＵＸへ出力する段階をさらに含む請求項８に記載の方法。
【請求項１２】
レジスタを用いて、前記主素子の１つ以上のモードを制御する段階をさらに含む請求項８に記載の方法。
【請求項１３】
前記主素子は、インバータ素子の前記遅延時間によって決定される最小遅延時間を有し、前記リング発振器の前記期間を、前記インバータ素子の前記遅延時間のわずかである時間増分で微調整する段階をさらに含む請求項８に記載の方法。
【請求項１４】
前記レジスタに接続したコントロ−ラを用いて、前記直列に配置した主素子の対応する主素子のモードを制御する段階をさらに含み、前記モードは、バイパスまたは接続状態に対応している請求項１２に記載の方法。
【国際調査報告】
2009533959.tif 000007