(57)【要約】  【課題】  【解決手段】例えば浅溝素子分離に利用される浅溝を形成する方法は、ｐ型シリコン基板を提供するステップとｐ型シリコン基板に層を形成するステップとを具え、前記層がｎ型シリコン間に配置されているｐ型シリコンを具える。前記ｎ型シリコンの間に配置されている前記ｐ型シリコンに、次いで陽極酸化処理を行って多孔性シリコンを形成する。次いで、前記多孔性シリコン領域を酸化する。前記シリコン層の孔隙率を制御して、前記ｎ型上端層の上側表面とほぼ同一平面、上又は下にある素子分離領域を形成する。例えば、陽極酸化処理時間を調整することによって、後退した断面形状の浅溝を得ることができ、隣接するデバイス間の素子分離が改良される。【選択図】図２Ｃ
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【特許請求の範囲】
【請求項１】
基板に素子分離構造を形成する方法が：
ａ）ｐ型シリコン基板にｎ型層を形成するステップと；
ｂ）前記ｎ型層上にＳｉ３Ｎ４を含む層を配設するステップと；
ｃ）前記Ｓｉ３Ｎ４を含む層の少なくとも一部を除去することによって、前記ｎ型層の少なくとも一部を露出させるステップと；
ｄ）露出した前記ｎ型層の一部にｐ型イオン注入をして、ｐ型領域を形成するステップと、熱アニール処理を施すステップと；
ｅ）ステップ（ｄ）の前記ｐ型領域に多孔性シリコンを形成するステップと；及び
ｆ）前記多孔性シリコンの少なくとも一部を酸化するステップ；
とを具えることを特徴とする素子分離構造を形成する方法。
【請求項２】
請求項１に記載の方法がさらに、前記基板から前記Ｓｉ３Ｎ４を含む層を除去するステップを具えることを特徴とする方法。
【請求項３】
請求項１に記載の方法において、前記酸化多孔性シリコンが前記ｎ型層の上側表面とほぼ同一平面上にあることを特徴とする方法。  
【請求項４】
請求項１に記載の方法において、前記酸化多孔性シリコンが前記ｎ型層の上側表面の上方に突き出していることを特徴とする方法。  
【請求項５】
請求項１に記載の方法において、前記酸化多孔性シリコンが前記ｎ型層の上側表面の下方に窪んでいることを特徴とする方法。
【請求項６】
請求項１に記載の方法において、前記ｎ型層の厚さが前記酸化多孔性シリコンの厚さより薄いことを特徴とする方法。  
【請求項７】
請求項１に記載の方法において、多孔性シリコンが陽極酸化処理によって形成されることを特徴とする方法。
【請求項８】
請求項１に記載の方法において、前記ｎ型層が前記ｐ型シリコン基板にｎ型イオン注入することによって形成されることを特徴とする方法。
【請求項９】
請求項１に記載の方法において、前記素子分離構造がより低く後退した部分を含むことを特徴とする方法。
【請求項１０】
基板に素子分離構造を形成する方法が：
ａ）ｐ型シリコン基板上に、Ｓｉ３Ｎ４を含む層を配設するステップと；
ｂ）前記ｐ型シリコン基板上にマスクを設けるステップと；
ｃ）前記Ｓｉ３Ｎ４を含む層の少なくとも一部を除去するステップと；
ｄ）露出したｐ型シリコン基板層にｎ型イオン注入を行って、ｐ型領域の近傍にｎ型領域を形成するステップと；
ｅ）ステップ（ｄ）の前記ｐ型領域に多孔性シリコンを形成するステップと；及び
ｆ）前記多孔性シリコンの少なくとも一部を酸化するステップ；
とを具えることを特徴とする素子分離構造を形成する方法。
【請求項１１】
請求項１０に記載の方法がさらに、前記基板から前記Ｓｉ３Ｎ４を含む層を除去するステップを具えることを特徴とする方法。
【請求項１２】
請求項１０に記載の方法において、前記酸化多孔性シリコンが前記ｎ型層の上側表面とほぼ同一平面上にあることを特徴とする方法。  
【請求項１３】
請求項１０に記載の方法において、前記酸化多孔性シリコンが前記ｎ型層の上側表面の上方に突き出していることを特徴とする方法。
【請求項１４】
請求項１０に記載の方法において、前記酸化多孔性シリコンが前記ｎ型層の上側表面の下方に窪んでいることを特徴とする方法。
【請求項１５】
請求項１０に記載の方法において、前記素子分離構造が後退した断面形状を有することを特徴とする方法。
【請求項１６】
請求項１０に記載の方法において、多孔性シリコンが陽極酸化処理によって形成されることを特徴とする方法。
【請求項１７】
請求項１に記載の方法によって作られることを特徴とする半導体デバイス。
【請求項１８】
請求項１０に記載の方法によって作られることを特徴とする半導体デバイス。
【請求項１９】
基板に素子分離構造を形成する方法が：
ａ）ｐ型シリコン基板の上端に層を形成するステップにおいて、前記層がｎ型シリコンの間に配置されているｐ型シリコンを具えるステップと；
ｂ）ステップ（ａ）で形成した前記ｐ型シリコン部分に多孔性シリコンを形成するステップと；及び
ｃ）前記多孔性シリコンの少なくとも一部を酸化するステップ；
とを具えることを特徴とする方法。
【請求項２０】
請求項１９に記載の方法において、前記酸化多孔性シリコンが前記ｎ型層上側表面とほぼ同一平面上にあることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は、半導体デバイスに浅溝（shallow trench）を形成する方法に関する。特に、本発明の分野は、例えば浅溝素子分離（ＳＴＩ）など電気的素子分離で使用する溝を作るプロセスに関する。
【背景技術】
【０００２】
集積回路に配置する半導体デバイスサイズを小さくするために、半導体工業はますます活発になっている。例えば、現在の半導体製品は、回路密度を大きくする必要があり、これに対して小型化する必要がある。記録密度が大きくなり及びデバイスサイズが小さくなることに伴って、トランジスタなど半導体デバイス構造は、互いにより近接させて配置しなければならない。隣接するトランジスタを近接させるために、隣接するトランジスタ間に電気的素子分離構造を配置する方法の開発がなされている。いくつかの技術又は素子分離プロセスにより、集積半導体デバイスに必要な素子分離が提供される。
【０００３】
そのプロセスの一つに、シリコンの選択酸化法（ＬＯＣＯＳ）がある。ＬＯＣＯＳは、熱成長させたＳｉＯ２パッドで、隣接するデバイスを分離している（例えば、ＣＭＯＳ構造中のＰＭＯＳ及びＮＭＯＳトランジスタ）。選択酸化は窒化珪素（Ｓｉ３Ｎ４）を用いて、選択した領域でシリコンの酸化を防ぐことで行われる。次いで、このＳｉ３Ｎ４をエッチングにより除去して、続いて熱酸化を行う。ＬＯＣＯＳプロセスは、超大規模集積（ＶＬＳＩ）回路用の素子分離技術として広く利用されている。不利な点として、ＬＯＣＯＳ素子分離プロセスは、記録密度を低減させてしまう公知の「バーズビーク」という問題のより小さいサブミクロン技術において、限界に直面している。
【０００４】
浅溝素子分離（ＳＴＩ）として知られる代替的な素子分離技術又はプロセスが開発されて、隣接するＣＭＯＳトランジスタ間に電気的素子分離が行われている。ＳＴＩでは、深さ約２５００Åの浅溝を形成する。次いで、熱酸化を行い、浅溝を埋める。不利な点として、この充填プロセスで非平坦表面が形成されてしまい、この構造を平坦化するためには化学機械研磨（ＣＭＰ）を必要とする。従って、従来のＳＴＩプロセスは、１のマスクレベル、１の気相エッチングステップ、１の酸化ステップ、１のＣＭＰステップを具える。前記酸化物の断面形状は、通常ドライエッチング条件によって制御される。
【０００５】
使用プロセスにかかわらず、形成された素子分離構造は、隣接しているトランジスタ間のソース領域とドレイン領域間や、同様に、同じトランジスタのソース領域とドレイン領域間の（オフにした時）の素子分離の有効性によって特徴づけられる。特定の、素子分離構造の有効性についての重要な数的指標には、大電流が流れる前に前記構造が耐えることができる最大電圧、トランジスタが「オフ」のときのソースからドレインへのリーク電流、および短チャネル効果の大きさがある。
【０００６】
上述したように、従来のＳＴＩプロセスはＣＭＰ平坦化ステップを含む。不利なことに、ＣＭＰプロセスは一般的に高価なプロセスであり、しばしば多くの制限を生む欠点を含んでいる。これらには残余スラリィ、表面空隙、及び表面粒子が含まれる。又、研磨を行う間に、小粒子又はその他の小片が研磨パッドと基板表面との間に捕捉されると、マイクロスクラッチが形成される。
【０００７】
そこで、ＣＭＰ平坦化ステップを必要としないＳＴＩに基づくプロセスが求められている。このプロセスは、ＣＭＰに基づくプロセスによる形状と比較すると、基板上に完全な又はほぼ完全な平坦形状を形成できる。さらに、電気的特徴を改良するため、溝の断面形状を調整する能力のある、代替のＳＴＩ構造形成プロセスが求められている。
【発明の開示】
【０００８】
本発明の一態様では、基板中に素子分離構造を形成する方法は、ｐ型シリコン基板を提供するステップと、ｐ型シリコン基板上にｎ型層を形成するステップを具える。このｎ型層は例えばイオン注入によって形成できる。ｎ型層上に二酸化珪素（ＳｉＯ２）層を堆積させて、次いで窒化珪素（Ｓｉ３Ｎ４）層を形成する。この窒化珪素層及び二酸化珪素層を選択的に除去して、そこにｎ型層の一部を露出するように、素子分離構造（例えば、浅溝）を位置させる。そして、ｎ型層にイオン注入して、ｐ型領域を形成する。次いで、ｐ型領域に多孔性シリコンを形成する。次いで、この多孔性シリコンを酸化して、素子分離構造を形成する。
【０００９】
本発明の別の態様では、基板中に素子分離構造を形成する方法は、ｐ型シリコン基板を提供するステップと、このｐ型シリコン基板上の二酸化珪素層を形成し、この二酸化珪素層上の窒化珪素層を形成するステップを具える。マスクをｐ型シリコン基板上に設ける。二酸化珪素層及び窒化珪素層の少なくとも一部を除去する。それから、露出したｐ型シリコン基板層にｎ型イオン注入を行って、ｐ型領域の近傍にｎ型領域を形成する。次いで、ｐ型領域を多孔性シリコンに変化させる。次いでこの多孔性シリコンを酸化させて、素子分離構造を形成する。
【００１０】
本発明の別の態様では、基板中に素子分離構造を形成する方法は、ｐ型シリコン基板を提供するステップと、ｐ型シリコン基板上に上端層を形成するステップを具え、当該上端層には、ｎ型シリコン間に配置されたｐ型シリコンを具える。次いで、前記上端層のｐ型シリコン領域に多孔性シリコンが形成される。次いで多孔性シリコンを酸化させて、素子分離構造を形成する。
【００１１】
本発明の一態様では、この酸化多孔性シリコンは、ｎ型層の上側表面とほぼ同一平面上にある。本発明の別の態様では、素子分離構造を形成するのに使用したこの酸化多孔性シリコンは、ｎ型層の上側表面の上方に突き出している。本発明のさらに別の態様では、素子分離構造を形成するのに使用した酸化多孔性シリコンは、ｎ型層の上側表面の下方に窪んでいる。上述した構成は多孔性シリコンの孔隙率を制御することで達成できる。
【００１２】
添付図面と最良の形態の記載を参照すると、さらなる特性及び利点が明らかになる。
【発明を実施するための最良の形態】
【００１３】
図１は、ここに記載されている溝形成方法によって形成した半導体デバイス２の断面図を示す。図１は、基板６上に形成されたＣＭＯＳトランジスタ４形態の半導体デバイス２を示す。トランジスタ４は、ゲート酸化領域８と、この上に在るゲート電極１０を具える。トランジスタ４は、ソース１２領域及びドレイン１４領域と、この間であってゲート酸化領域８の下にこれに対応するチャネル領域１６を具えている。図１を参照すると、半導体デバイス２は、トランジスタ４の全側面に配置した素子分離領域を具える（図１には、このうちの２つの領域１８、２０が示されている）。素子分離領域１８、２０は、図１に示すような浅溝の形をとることができ、トランジスタ４（例えば、ソース及びドレイン領域１２、１４）を隣接しているトランジスタ４（図示せず）から素子分離するのに役立つ。
【００１４】
図２Ａ、２Ｂ、２Ｃ、及び２Ｄは基板３０と、単一の素子分離領域３１（例えば、図１に示す素子分離領域１８、２０と図２Ｄの素子分離領域３１）を形成する関連する層の断面図である。図２Ａ乃至２Ｄは単一の素子分離領域３１の構造を示す図であるが、ここに記載したプロセス及び方法によって、単一の基板３０の上に複数の素子分離領域３１を形成することもできる。
【００１５】
図２Ａを参照すると、ｐ型シリコン基板３０が設けられている。次いでｐ型シリコン基板３０に（図２Ａの矢印を参照）、ｐ型基板３０を過補償するようにｎ型イオン注入を行い、ｎ型シリコンの表面層３２を形成する。ｎ型表面層３２のドーピング濃度は、下に在るｐ型シリコン基板３０のドーピング濃度よりわずかに高い。次いで、注入ドーパントを活性化させるために、ｎ型表面層３２を含む基板３０に熱アニール処理を行う。この方法の一態様では、形成されたｎ型層３２の厚さｔｎは、素子分離領域３１（浅溝）に必要とされる厚さ又は深さより大きい。しかし、本発明の代替的な態様では、このｎ型層の厚さは最終の酸化物の厚さより薄い。この構造は、酸化領域断面形状の後退を必要とする多くの回路（例えば、図２Ｃ及び図２Ｄに図示する）に望ましい。本発明の別の態様では、ブランクＳｉＯ２マスク層（図示せず）を使用して、素子分離領域３１の形状を制御している。このような形で、ブランクＳｉＯ２マスク層を用いることは、半導体製造プロセスの当業者には公知である。
【００１６】
ここで図２Ｂを参照すると、比較的薄い酸化物又はパッド層３４が、露出しているｎ型表面層３２上に堆積されている。好ましい本発明の一態様では、パッド層３４の厚さは、約１００Åである。パッド層３４は、これより厚いＳｉ３Ｎ４層３６（例えば、Ｓｉ３Ｎ４を含む層）の下にある。例えばＬＰＣＶＤ技術を利用して、Ｓｉ３Ｎ４層３６が基板３０上に堆積される。このプロセスの一態様では、Ｓｉ３Ｎ４層３６の厚さは、約１０００Åである。パッド酸化層２４とＳｉ３Ｎ４層３６を組み合わせることは、シリコンＶＬＳＩ業界では公知である。
【００１７】
次に、ＳｉＯ２／Ｓｉ３Ｎ４スタックを、フォトレジスト層３８を用いてパターニングし、基板３０をエッチングして、素子分離領域３１（例えば、溝）を露出させる領域又は部分を露出させる。例えば、従来のＬＯＣＯＳプロセスで用いられている技術によって、素子分離領域３１を露出する、又は素子分離領域３１を利用できるようにする。次に、基板３０にｐ型イオン注入をして（図２Ｂに矢印で示す）、素子分離領域３１を形成するのに用いたシリコン３９領域をｐ型シリコンへと変換する。ｐ型イオン注入は、ｎ型層３２のドーピングレベルを過補償する一回のドーズ量又は複数回のドーズ量で行うことが好ましい。層３２の厚さを通してドーピング濃度を十分に均一にするためには、複数回のエネルギィ注入が必要である。ｐ型イオン注入に次いで、フォトレジスト層３８を除去し、次いで基板３０に熱アニール処理を施してドーパントを活性化する。
【００１８】
ここで図２Ｃを参照すると、基板３０に次いで陽極酸化処理を行い、イオン注入によって形成したｐ型領域３９中に多孔性シリコン４０を選択的に形成する。多孔性シリコン４０は、孔によって浸透するシリコン網状構造を具えている。多くの既知の多孔性シリコンの形成方法を、ここに記載されている方法に利用できる。例えば、ｐ型シリコンの電気化学的陽極酸化処理は、フッ化水素酸（HF)ベースの電解質を使用して、タンク又はセルで行うことができる。例えば、単一のタンク又は二重タンクセルを使用して、電気化学的陽極酸化処理を行ってもよい。この単一のタンク及び二重タンクセルは、多孔性シリコンの形成装置として公知であるため、ここに詳細は記載しないものとする。
【００１９】
本発明の好適な態様では、ｐ型領域３９に形成される多孔性シリコン４０の特性を、特定の素子分離領域３１用に制御または最適化することができる。例えば、陽極酸化処理プロセスを調整して、所定の物理的特性を有する多孔性シリコン４０を提供するようにしてもよい。この物理的特徴とは、たとえば、孔及び枝のサイズ、シリコンの孔隙率、孔及び枝の方向性、及び多孔性シリコン４０の全体厚などである。一般にこれらのパラメータは、ｐ型層を形成するために使用するドーピングの量及び種類、電解質の濃度（例えば、フッ化水素濃度）、電解質のｐＨ、陽極酸化処理電流密度、陽極酸化処理時間によって制御できる。
【００２０】
前記プロセスの一態様では、酸化物フィールド３１とｎ型層３２との間に、ほぼ平坦な形状が所望される（すなわち、多孔性シリコン４０の上端部はｎ型層３２の上端部とほぼ同一平面上にある）。この実施形態では、多孔性シリコン４０は、孔隙率が約５０％乃至約６０％範囲内であり、より好ましくは孔隙率約５５％である。これは、シリコンの体積が酸化処理の際に約２．２倍に大きくなるためである。
【００２１】
ここで図２Ｄを参照すると、次いで基板３０に酸化処理下を行う。酸化処理は、例えば、酸化剤を含有する環境中に基板３０を浸すステップ、および／または、酸素を含有する環境中に高温で基板３０を保持するステップを具える。代替的に、光酸化処理又は当業者に公知であるその他の公知技術を利用することもできる。酸化処理プロセスの間に、多孔性シリコン４０を含む領域を完全に酸化して、バルク基板３０の酸化物の厚さが、例えば１００Åオーダと、最小の状態であることが好ましい。加えて、酸化プロセスの間に、Ｓｉ３Ｎ４マスク層３６の端部領域で酸化が起こり、「バードビーク」として既知である構造又は突起が形成される。酸化処理による侵食と同様に、通常のイオン注入プロセスにおける注入する深さに伴って、側面ストラッグルが自然に増えることで、素子分離領域３１（例えば、素子分離溝）の断面形状が「砂時計（hour glass）」形状になる。一般に、「砂時計（hour glass）」断面形状は、隣接する半導体デバイス２（例えば、トランジスタ）間に、より良好な素子分離を提供する一方で、活性化したシリコン領域の周辺に沿った高電界領域の形成を妨げてしまう。
【００２２】
前記プロセスの代替的な態様では、隣接するｎ型シリコン層３２の上方に突き出した又は下方に窪んだ素子分離領域３１を形成することが所望される。これは、陽極酸化処理ステップの間に、多孔性シリコン４０の孔隙率を制御することでつくることができる。さらに、図２Ｃ及び２Ｄで示すように、素子分離領域３１の最も下の領域が後退する量又は度合い、又、「バーズビーク」を形成する範囲は、酸化処理条件を制御することで調整することができる。例えば、後退の度合いは、陽極酸化処理時間の制御によって制御できる。半導体デバイス２のソース領域及びドレイン領域１２、１４下に素子分離領域３１を後退させることは、ソース／ドレインから基板へのキャパシタンスを減らすことになる。
【００２３】
本発明の別の態様では、図２Ｄに示す酸化ステップの前又は後のどちらかにチャネルストップインプラント（図示せず）を任意に形成することができる。半導体デバイス２を形成する場合に、上述のプロセスに続いて、例えばｐ型イオン注入など従来のプロセスを用いてｐタブ及びｎタブを分離するプロセスを行うことができる。最終的に、半導体デバイス２が電界効果トランジスタ（ＦＥＴ）を形成する場合には、もう一つのフォトリソグラフィレベルを追加することで、浅溝３１に連接しており、チャネル領域下に直接配置して短チャネル効果を最小にする酸化縞（ストライプ）又は同様の構造を形成することができる。
【００２４】
前記プロセスの重要な特徴の一つは、浅溝の断面形状を、孔隙率及び多孔性領域の深さを制御することによって調節できることである。最新のＶＬＳＩでは、個々のトランジスタの寸法は１００ｎｍのオーダである。このような小さい寸法のために、浅溝のひずみがＦＥＴチャネル領域のひずみに重大な影響を与えることがある。酸化処理によって形成される浅溝によって、チャネル領域に加わる圧力が圧縮される。ｐ−ＭＯＳＦＥＴｓの中の正孔の移動度を改良するために圧縮されてひずんだチャネル領域が示されている。このチャネル領域のひずみは、溝の断面の孔隙率及び形状を制御することによって、ゼロから十分に圧縮されるまで調節できる。これは前記プロセスのもう一つの利点である。
【００２５】
図３Ａ、３Ｂ及び３Ｃは、一又はそれ以上の素子分離領域３１を形成するための代替的なプロセスを示す図である。図２Ａ乃至２Ｄに開示したプロセスとは異なって、素子分離領域３１を単一のイオン注入ステップ（ｎ型）を用いて形成できる。ｎ型シリコンをｐ型へ変換するための第２イオン注入ステップは必要としない。図３Ａを参照すると、ｐ型シリコン基板５０には、Ｓｉ３Ｎ４イオン注入スクリーニング層５４によって覆われた比較的薄いパッド酸化物層５２が設けられている。マスク５６は、素子分離領域３１を形成する位置に、Ｓｉ３Ｎ４イオン注入スクリーニング層５４上に設けられている。
【００２６】
図３Ｂを参照すると、次いで基板５０に、ｎ型イオン注入をする（図３Ｂに矢印で示す）。このステップの間に、基板５０の露出した領域の上端表面層５８はｎ型シリコンに変換する。ドーピング濃度を上端層を通してほぼ均一にするためには、複数回のエネルギィ注入が必要である。マスク５６下に位置する基板５０部分６０はｎ型シリコンに変換されない（ｐ型の状態のままである）。次いで、基板５０に、図２Ａ乃至２Ｄに関して詳細に上述したように、陽極酸化処理プロセスと次の酸化処理ステップを行って、素子分離領域３１に多孔性シリコンを形成する。図３Ａ乃至３Ｄに記載したプロセスは、狭い素子分離領域３１（例えば、溝）を形成するのに特に有用である。なぜならイオン注入によるゼロではない側面のストラッグルが、後退した注入形状を生じさせるからである。結果として生じるｐ領域は、従ってマスクの幅より小さくなる（すなわち、狭い）。
【００２７】
従来の方法以上にここに記載の方法に利点があるのは、これらは次に行うＣＭＰプロセスを必要としないからである。ＣＭＰプロセスは一般的に高価なプロセスであり、しばしば収率を制限する欠点を多く含んでいる。ここに開示するプロセスによって、完全に又はほぼ完全な平坦形状の素子分離領域を形成することができる。さらに、前記プロセスによれば、素子分離領域の断面を調節することで電子処理能力を最適化することができる。
【００２８】
本発明の実施形態を図説し記載する一方で、本発明の範囲から外れることなく様々な修正を行いうる。それゆえ、本発明はクレーム及びこの均等物に限定されるものではない。
【図面の簡単な説明】
【００２９】
【図１】図１は、ここに開示された溝形成方法によって構成された半導体デバイスの一の実施形態の断面図である。
【図２Ａ】図２Ａは、本発明の一の実施形態による半導体デバイスに浅溝を形成するステップを説明する図である。
【図２Ｂ】図２Ｂは、本発明の一の実施形態による半導体デバイスに浅溝を形成するステップを説明する図である。
【図２Ｃ】図２Ｃは、本発明の一の実施形態による半導体デバイスに浅溝を形成するステップを説明する図である。
【図２Ｄ】図２Ｄは、本発明の一の実施形態による半導体デバイスに浅溝を形成するステップを説明する図である。
【図３Ａ】図３Ａは、本発明の他の実施形態による半導体デバイスに浅溝を形成するステップを説明する図である。
【図３Ｂ】図３Ｂは、本発明の他の実施形態による半導体デバイスに浅溝を形成するステップを説明する図である。
【図３Ｃ】図３Ｃは、本発明の他の実施形態による半導体デバイスに浅溝を形成するステップを説明する図である。
【図１】
2009508323.tif 000003
【図２Ａ】
2009508323.tif 000004
【図２Ｂ】
2009508323.tif 000005
【図２Ｃ】
2009508323.tif 000006
【図２Ｄ】
2009508323.tif 000007
【図３Ａ】
2009508323.tif 000008
【図３Ｂ】
2009508323.tif 000009
【図３Ｃ】
2009508323.tif 000010
【国際調査報告】
2009508323.tif 000011
2009508323.tif 000012