(57)【要約】  本発明は半導体基板（１１）上にバイポーラトランジスタを製造する方法に関するものであり、前記半導体基板上に、全てが第１の導電型であるそれぞれ第１、第２および第３の半導体材料の第１、第２および第３の層（１、２、３）を設ける。第２の層（２）の第１部分を第１の電気的絶縁材料を含む埋め込み絶縁領域（１５）に変換する。例えば、コレクタ領域を構成する第１の導電型の第１の半導体領域（６）を、埋め込み絶縁領域（１５）に隣接する第２の層（２）の第２の部分および第２の層（２）の第２の部分に隣接する第１の層（１）の一部分から形成する。次に第３の層（３）を第１の導電型とは反対の第２の導電型に変換することにより、埋め込み絶縁領域（１５）上および第１の半導体領域（６）上にベース領域（７）を形成する。その後、例えばエミッタ領域を構成する第１の導電型の第２の半導体領域（８）をベース領域（７）の一部分に形成する。この方法は、バイポーラトランジスタの形成方法を提供し、非本質的なコレクタ−ベース領域（６、７）間のキャパシタンスの値がコレクタ−ベース領域接合よりも十分に小さな誘電率を持つ埋め込み絶縁領域（１５）によって主に決定されるという事実によって、非本質的コレクタ−ベース領域（６、７）間キャパシタンスが減少する利点を有する。
2009526396.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にバイポーラトランジスタを製造する方法であって、前記製造方法は、
半導体基板上に、全てが第１の導電型であるそれぞれ第１、第２、および第３の半導体材料の第１、第２、および第３の層を形成するステップと、
前記第２の層の第１の部分を第１の電気絶縁材料を具える埋め込み絶縁領域へ変換するステップと、
コレクタ領域あるいはエミッタ領域を構成する第１の導電型の第１の半導体領域を、前記埋め込み絶縁領域に隣接する前記第２の層の第２部分と前記第２の層の第２の部分に隣接する前記第１の層の一部分とから形成するステップと、
前記第３の層を第１の導電型とは反対の第２の導電型の層に変換することにより、前記埋め込み絶縁領域上および前記第２の半導体領域上にベース領域を形成するステップと、
前記ベース領域の一部分上に、前記コレクタ領域および前記エミッタ領域のうちの他方を構成する第１の導電型の第２の半導体領域を形成するステップと、
を具えることを特徴とする方法。
【請求項２】
請求項１に記載のバイポーラトランジスタを製造する方法において、前記第２の第１の部分を埋め込み絶縁層へ変換するステップは、
前記第２の層の一部分を露出する孔を設けるステップと、
前記第１および第３の層に対して、前記第２の層の一部分を選択的に除去して、前記第１および第３の層の間に空洞を形成するステップと、
前記空洞を前記第１の電気的絶縁材料で充填して、前記埋め込み絶縁領域を形成するステップと、
を具えることを特徴とする方法。
【請求項３】
請求項１あるいは請求項２に記載のバイポーラトランジスタを製造する方法において、前記第２の半導体材料がシリコンとゲルマニウムの混晶を具え、前記第１および第３の半導体材料が共にシリコンを具えることを特徴とする方法。
【請求項４】
請求項３に記載のバイポーラトランジスタを製造する方法において、前記第１の半導体領域を形成するステップが、その処理後にゲルマニウムの大部分が前記第２の層の外へ拡散される熱処理を具えることを特徴とする方法。
【請求項５】
請求項１に記載のバイポーラトランジスタを製造する方法において、前記ベース領域を形成するステップは、第２の導電型を持つ第４の層を第３の層上にエピタキシャル成長するステップを具え、これにより前記第３の層を第２の導電型に変換することを特徴とする方法。
【請求項６】
請求項１に記載のバイポーラトランジスタを製造する方法において、前記第３の層が１０ナノメーターから１００ナノメーターの範囲の厚さであることを特徴とする方法。
【請求項７】
請求項１に記載のバイポーラトランジスタを製造する方法において、前記第２の層の第１の部分を埋め込み絶縁領域に変換する前に、フォトリソグラフィステップを施し、このフォトリソグラフィステップは前記第２の層の第１の部分が変換される領域を空洞にすることを特徴とする方法。
【請求項８】
請求項１に記載のバイポーラトランジスタを製造する方法において、前記第１、第２、および第３の層はエピタキシャル層の一部分として形成することを特徴とする方法。
【請求項９】
請求項１〜８のいずれかの請求項に記載のバイポーラトランジスタを製造する方法において、第１の半導体領域がコレクタ領域を構成し、第２の半導体領域がエミッタ領域を構成することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はバイポーラトランジスタの製造方法に関するものである。
【背景技術】
【０００２】
半導体技術は過去十年間、発振のカットオフ周波数および最大周波数において目覚しい増加が見られた。これらの性能指数は数十ギガヘルツから数百ギガヘルツまで増加した。この発展は主に使用されるバイポーラトランジスタの電流駆動が増加した結果として達成された。
【０００３】
バイポーラトランジスタの最大電流駆動とコレクタ−ベース間のキャパシタンスの間には本質的な相反がある。高カットオフ周波数と高電流駆動を達成するには、コレクタ領域に高いドーピングレベルが必要であり、これはコレクタ−ベース間のキャパシタンスを不利に増加させる。コレクタ−ベース間のキャパシタンスは、デバイス中に不利益な寄生帰還を引き起こし、バイポーラトランジスタの増幅率を制限する。従って、コレクタ−ベース間キャパシタンスは、当然電流駆動やカットオフ周波数に悪影響を与ることなく、出来る限り低くすべきである。
【０００４】
高カットオフ周波数を持つｎｐｎ型バイポーラトランジスタが特許文献１に公開されており、このバイポーラトランジスタは、層状のベース領域の上部にメサ型のエミッタ領域を具え、下部にコレクタ領域を具える。ベース領域とコレクタ領域間の接合は、電気的な絶縁領域で囲まれており、前記絶縁領域はベース領域の下に埋め込まれ、半導体本体を局所的に制限する。
【特許文献１】米国特許出願公開第２００４／０２２４４６１号明細書
【０００５】
このバイポーラトランジスタは本質的および非本質的領域を含む。バイポーラトランジスタの本質的な領域とは、バイポーラトランジスタの（本質的な）動作のために必要な領域のことである。非本質的な領域とは、バイポーラトランジスタの（本質的な）動作には必要ないが、これらの非本質的な領域が存在するのは、バイポーラトランジスタが動作するには実際には幾つかの手段、例えばベースおよびコレクタ領域への電気接続などが必要とされ、これらの電気接続は一般に本質的領域であるベースおよびコレクタ領域へ直接形成することは出来ないためである。既知のバイポーラトランジスタの欠点は、非本質敵領域にコレクタ−ベース間キャパシタンスを含むことであり、それは既知のバイポーラトランジスタの高周波性能を不利に下げる。
【発明の開示】
【０００６】
本発明の目的は、非本質的領域によって引き起こされるキャパシタンスが低減されたバイポーラトランジスタの製造方法を提供することにある。本発明は請求項１に記載された方法を提供する。有利な実施例が従属する請求項によって特定される。
【０００７】
本発明による半導体基板上にバイポーラトランジスタを製造する方法は、
半導体基板上に、全てが第１の導電型であるそれぞれ第１、第２、および第３の半導体材料の第１、第２、および第３の層を形成するステップと、
前記第２の層の第１部分を第１の電気絶縁材料を具える埋め込み絶縁領域へ変換するステップと、
コレクタ領域あるいはエミッタ領域を構成する第１の導電型の第１の半導体領域を、前記埋め込み絶縁領域に隣接する前記第２の層の第２の部分と前記第２の層の前記第２の部分に隣接する前記第１の層の一部分とから形成するステップと、
前記第３の層を第１の導電型とは反対の第２の導電型の層に変換することにより、前記埋め込み絶縁領域上および前記第２の半導体領域上にベース領域を形成するステップと、
前記ベース領域の一部分上に、前記コレクタ領域および前記エミッタ領域のうちの他方を構成する第１の導電型の第２の半導体領域を形成するステップとを具えることを特徴とする。  
【０００８】
本発明はバイポーラトランジスタの製造方法を提供し、この方法では、ベース領域が埋め込み絶縁領域および第１の半導体領域上に形成されるために第１の半導体領域とベース領域間の非本質的キャパシタンスが減少する。非本質的な第１の半導体領域とベース領域間のキャパシタンスが減少するのは、ここではこのキャパシタンスの値が第１の半導体とベース領域間の接合よりも十分に低い誘電率を持つ埋め込み絶縁層によって部分的に決定されるからである。例えば、キャパシタンスの低下は、特に埋め込み絶縁領域の厚さに依存する２つあるいはそれ以上の要因によって達成される。さらに、第１の半導体領域−ベース領域間キャパシタンスの値は、第１の半導体領域およびベース領域のドーピングレベルに比較的依存せず、第１の半導体領域とベース領域の間に形成されるキャパシタンスを増加することなく、バイポーラトランジスタの性能を改良するためにこれらの領域の片方あるいは両方の領域におけるドーピングレベルの増加を可能にする。もう一つの利点は、ベース領域の非本質的な部分において、埋め込み絶縁領域がドーパントに対する拡散バリアとなっていることであり、これにより、深すぎる第一半導体領域−ベース領域接合を引き起こすことなく、非本質的なベース領域に対してより高いドーピングレベルが可能になる。別の利点は、埋め込み絶縁領域が挿入されたエリアでは、ベース領域から第１の半導体領域へのあるいはその逆の荷電担体の注入が抑制されることである。これは結局、バイポーラトランジスタのより一層改良された高周波特性へとつながる。
【０００９】
従来のバイポーラトランジスタにおいて、エミッタ領域とコレクタ領域が役割を交換する場合には、トランジスタは逆トランジスタと呼ばれていることに注意されたい。本発明によるデバイス中においてもそうであり、そういう意味でエミッタ領域はベース領域の下に位置してもよい。
【００１０】
電界効果トランジスタ（ＦＥＴ）中に埋め込み絶縁層を形成する方法は、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，ｖｏｌ．２５  ｎｏ．６，Ｊｕｎｅ  ２００４．に発表されたＫｙｏｕｎｇ  Ｈｗａｎ  Ｙｅｏらの“Ａ  Ｐａｒｔｉａｌｌｙ  Ｉｎｓｕｌａｔｅｄ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ（ＰｉＦＥＴ）ａｓ  ａ  Ｃａｎｄｉｄａｔｅ  ｆｏｒ  Ｓｃａｌｅｄ  Ｔｒａｎｓｉｓｔｏｒ”というタイトルの文献などから分かる。この文献では、ＳｉＧｅ層は半導体基板上にエピタキシー法で堆積され、その上にシリコン層が積層される。シリコン層の上にマスクが設けられ、このマスクに孔が設けられる。この孔内においてシリコン層とＳｉＧｅ層の両方がエッチングにより除去される。次に、マスクの除去後、シリコン層とＳｉＧｅ層にエッチングされた孔内に、他のシリコン層が設けられる。このようにして、シリコン層に埋められたＳｉＧｅ領域が得られる。次にＳｉＧｅ層が選択エッチングによって除去され、例えば二酸化シリコンのような絶縁材料に置き換えられる。次にＳｉＧｅ層が二酸化シリコンで置き換えられ且つシリコン領域により分離された２つの領域上にＦＥＴが形成される。こうして部分的に絶縁されたＦＥＴデバイスが得られる。この既知の方法は、ＦＥＴデバイス中に埋め込み絶縁領域に与えるのに対し、本発明による方法は、埋め込み絶縁領域の形成を例えばコレクタ領域を構成する第１の半導体領域の形成と組み合わせること、および第３の層の導電型を反対導電型に変換させてバイポーラトランジスタのベース領域を形成することによって、バイポーラトランジスタを提供するものである。
【００１１】
本発明による方法の好ましい実施例においては、前記第２の第１の部分を埋め込み絶縁層へ変換するステップは、
前記第２の層の一部分を露出する孔を設けるステップと、
前記第１および第３の層に対して、前記第２の層の一部分を選択的に除去して、前記第１および第３の層の間に空洞を形成するステップと、
前記空洞を第１の電気的絶縁材料で充填して、前記埋め込み絶縁領域を形成するステップと、
を具えることを特徴とする。
【００１２】
この方法は、埋め込み絶縁領域を形成する簡便で強固な方法であり、標準的なプロセスフロー、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術に組み込むことが出来、この場合には孔は標準的なＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域で与えることが出来る。
【００１３】
本発明の好適な実施例においては、前記第２の半導体材料はシリコンとゲルマニウムの混晶を具え、前記第１および第３の半導体材料は共にシリコンを具える。これは第１および第３の層に対して、第２の層の一部分を選択的に除去することを有利に可能とする。他の有利な実施例においては、前記第１の半導体領域を形成するステップは、その処理後にゲルマニウムの大部分が前記第２の層の外へ拡散される熱処理を具える。第１および第３の層はシリコンを含むため、熱酸化処理によって第２の層に含まれていたゲルマニウムを第１および第３の層に拡散することが出来る。その後、ゲルマニウムはもはや第２の層に集中していないで第１、第２、および第３の層に広がっているので、シリコンゲルマニウムがバイポーラトランジスタ性能に与える影響は許容レベルまで減少する。
【００１４】
本発明の好ましい実施例においては、前記ベース領域を形成ステップは、第２の導電型を持つ第４の層を第３の層上にエピタキシャル成長するステップを具え、これにより前記第３の層を第２の導電型に変換することを特徴とする。これはベース領域を得るために必要なプロセスステップ数を有利に減少させる。
【００１５】
前記第３の層は１０ナノメーターから１００ナノメーターの範囲の厚さにするのが好ましい。これは、埋め込み絶縁領域の上に位置する第３の層の一部分にベース領域を形成することを容易にする。
【００１６】
本発明の好ましい実施例においては、前記第２の層の第１の部分を埋め込み絶縁領域に変換する前に、フォトリソグラフィステップを施し、このフォトリソグラフィステップは前記第２の層の前記第１の部分が変換される領域を空洞にする。これは、例えば標準的なＣＭＯＳトランジスタが製造される領域において、埋め込み絶縁領域を形成する必要がない領域の形成を可能とする。
【００１７】
前記第１、第２、および第３の層はエピタキシャル層の一部分として形成するのが好ましい。これは必要とされるプロセスステップ数を有利に減少させる。
【００１８】
本発明の好ましい実施例においては、前記第１の半導体領域はコレクタ領域を構成し、前記第２の半導体領域はエミッタ領域を構成する。
【発明を実施するための最良の形態】
【００１９】
ここで本発明を実施例と図を参照してより詳細に説明する。
【００２０】
図は一定の比率で描かれておらず、幾つかの寸法は明確さのために誇張されている。似た領域や部分は出来る限り同じ数字を使用して表示されている。
【００２１】
図１−８はデバイスの厚さ方向の断面図であり、本発明の方法による一連の製造過程を示している。
【００２２】
出発点は（図１を参照）ｎ型シリコン基板１１であり、その上にシリコン層１、ＳｉＧｅ層２、そして第２のシリコン層３がエピタキシーによって形成され、この例では３つの層（１、２、３）全てがｎ型である。基板１１の下の部分は簡単化のために描かれていない。ＳｉＧｅ層２はこの例では、Ｇｅの量は２０％であり、厚さは大体２０ｎｍから３０ｎｍである。第２のシリコン層３の厚さは、後のプロセス段階において、この第２の層３をベース領域に変換することを可能にするために１０ｎｍから１００ｎｍの範囲にするのが好ましい。
【００２３】
その後（図２を参照）、二酸化シリコン層３１および窒化シリコン層３２を堆積し、パターン化して窓を開け、その窓において第２のシリコン層３、ＳｉＧｅ層２および第１のシリコン層１の一部分をエッチングすることによって、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）空洞４を形成する。ＳＴＩ空洞４の側壁は第２の層３、ＳｉＧｅ層２、そして第１のシリコン層１の一部分の側面を露出させる。
【００２４】
次に（図３を参照）、ＳｉＧｅ層２の一部分をウェットあるいはドライ選択ケミカルエッチングプロセスによって、ＳＴＩ空洞４の側壁から除去する。これにより埋め込み空洞５がＳＴＩ空洞４とＳｉＧｅ層２の残存部分に隣接して形成される。ＳｉＧｅ層２の残存部分の側面は、この例では、ＳＴＩ領域４の側面からおよそ１００ｎｍから２００ｎｍである。
【００２５】
次に（図４を参照）熱酸化処理を行い、埋め込み空洞を二酸化シリコンで充填して、埋め込み絶縁領域１５を形成する。熱酸化は約９００℃から１０５０℃の温度で行う。熱酸化処理の有益な結果は、ＳｉＧｅ層２のＧｅ原子の一部が周囲の第１および第２のシリコン層１、３に熱拡散することによって、ＳｉＧｅ層２がＧｅの量がより少ない層へと変換されることである。この場合、ＳｉＧｅ層２のＧｅの量は１０％よりも低くなり、製造されるバイポーラトランジスタに不利に影響しうるＧｅリッチなＳｉＧｅ層２は、Ｇｅの外方拡散によって、もはや製造されるバイポーラトランジスタのコレクタ領域の一部ではなくなる。その結果、製造されるバイポーラトランジスタはＧｅリッチなＳｉＧｅ層２を含まず、形成されるコレクタ領域の一部として、形成されるバイポーラトランジスタの性能に有利に影響を与える。次に、ＳＴＩ空洞の残存部分を絶縁材料で充填する。この絶縁材料は、必ずしも埋め込み空洞５を充填した二酸化シリコンのような材料と同じ材料である必要はなく、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）酸化とＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｌａｎａｒｉｚａｔｉｏｎ）のように一般的に知られている技術を使用して充填して、ＳＴＩ領域１４を形成する。別の実施例では、ＳＴＩ空洞の露出表面上に絶縁層を形成し、その後ＳＴＩ空洞４を固体あるいは液体材料で充填しないで、代わりに例えば空気のようなガスで充填されるか真空にして、真空ＳＴＩ領域を形成する。これはＳＴＩ領域の絶縁特性を有利に改良する。
【００２６】
その後（図５を参照）、二酸化シリコン層３１と窒化シリコン層３２は標準的なエッチング法で除去される。フォトリソグラフィによるパターンニングとエッチング法によって、バイポーラトランジスタを形成する場所に窓を画成すると同時に、例えば標準的なＣＭＯＳデバイスが製造される領域を保護する保護シード層３３を形成を形成する。シリコンをエピタキシャル成長することによって、ベース層７を形成する。このベース層は、シリコン領域上に形成される単結晶シリコン部分７Ｂとそれ以外の領域上に形成される多結晶シリコン部分７Ａを有する。第２のシリコン層３はここでベース層７の単結晶部分７Ｂの一部分へと変換され、したがって、ベース層７は埋め込み絶縁領域１５に隣接する。この時点でコレクタ領域６が決定され、埋め込み絶縁層１５とＳＴＩ空洞４の間にある、第１のシリコン層１およびＳｉＧｅ層２の残存部分を具える。
【００２７】
ここで（図６を参照）、例えば二酸化シリコンの堆積などにより絶縁層３４を形成し、フォトリソグラフィによるパターンニングおよびエッチング法によってエミッタ孔３５を形成する。
【００２８】
これに続いて（図７を参照）エミッタ孔３５を、本例ではｎ型多結晶シリコン層で充填して、エミッタ接続領域８を形成する。この多結晶シリコン層はＣＶＤプロセスによって形成される。得られた構造に熱処理を施すことにより、エミッタ接続領域８からベース層７へｎ型不純物の外方拡散の結果として局所的にオーバードーピングされることにより、ベース層７の一部にエミッタ領域９が形成される。次にエミッタ接続領域８をフォトリソグラフィとエッチングによってパターン化して、Ｔ型断面のエミッタ接続領域８を得る。
【００２９】
次に（図８を参照）、ベース層７をパターン化しエッチングし、エミッタスペーサー３６が形成する。その後、バイポーラトランジスタ領域に電気的に接続する接続導体を形成する（図に示されていない）。
【００３０】
要約すると、本発明は半導体基板上にバイポーラトランジスタを製造する方法を提供し、この方法は、全てが第１の導電型であるそれぞれ第１、第２および第３の半導体材料の第１、第２および第３の層を設ける。第２の層の第１部分を第１の電気的絶縁材料を含む埋め込み絶縁領域に変換する。例えば、コレクタ領域を構成する第１の導電型の第１の半導体領域を、埋め込み絶縁領域に隣接する第２の層の第２の部分および第２の層の第２の部分に隣接する第１の層の一部分から形成する。次に第３の層を第１の導電型とは反対の第２の導電型に変換することにより、埋め込み絶縁領域および第１の半導体領域上にベース領域を形成する。その後、例えばエミッタ領域を構成する第１の導電型の第２の半導体領域をベース領域の一部分に形成する。この方法は、バイポーラトランジスタの形成方法を提供し、非本質的なコレクタ−ベース領域間のキャパシタンスの値がコレクタ−ベース領域接合よりも十分に小さな誘電率を持つ埋め込み絶縁領域によって主に決定されるという事実によって、非本質的コレクタ−ベース領域間キャパシタンスが減少する利点を有する。
【００３１】
本発明はここで議論された実施例に制限されず、発明の範囲の中で当業者による多くの変更と改良が可能である。こうして、ディスクリート半導体デバイスにおける利用に適しているばかりでなく、本発明は（ＢＩ）ＣＭＯＳ（＝（Ｂｉｐｏｌａｒ）Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＩＣ（＝Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などの集積半導体デバイスにおける利用にも大変適している。本発明による方法は、ＰｉＦＥＴｓ（Ｐａｒｔｌｙ  Ｉｎｓｕｌａｔｅｄ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ）の形成と有利に組み合わせることが出来る。実際、実施例の中で記述されたトランジスタの構造と製造は、ＩＣにおける利用に大変適している。
【００３２】
さらに、ＳｉＧｅのかわりに、選択的にエッチング出来、その上にシリコン単結晶を成長出来る他の材料を使うことも可能である。そのような材料の例はＳｉＣである。それに加えて、シリコンにはシリコンの格子定数にほとんど影響を与えないが、それにもかかわらず選択エッチングを可能とする不純物を添加することも出来る。こうして、例えばｎ型シリコンはｐ型シリコンに対して、あるいはその逆もまた同様に選択的にエッチングすることが出来る。さらに電気的に非活性なドーパントが、シリコンのエッチング能に十分に影響を与えうる。
【００３３】
更に発明による方法においては多くの変更と改良が可能である。従ってＳｉＧｅ層あるいはＳｉＧｅ領域はシリコン領域にゲルマニウムを注入することによっても形成することが出来る。
【００３４】
請求項において、括弧の中の参照番号は範囲を限定するものとして解釈されるべきではない。数を特定してない要素は複数の存在を除外するものではない。互いに異なる従属請求項において繰り返された特徴は結合されてもよい。
【図面の簡単な説明】
【００３５】
【図１】本発明による方法による一連の製造工程の一工程を示す図である。
【図２】本発明による方法による一連の製造工程の次の工程を示す図である。
【図３】本発明による方法による一連の製造工程の次の工程を示す図である。
【図４】本発明による方法による一連の製造工程の次の工程を示す図である。
【図５】本発明による方法による一連の製造工程の次の工程を示す図である。
【図６】本発明による方法による一連の製造工程の次の工程を示す図である。
【図７】本発明による方法による一連の製造工程の次の工程を示す図である。
【図８】本発明による方法による一連の製造工程の次の工程を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
2009526396.tif 000011
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