(57)【要約】  電子素子は、第1面(1)に半導体素子(20)の回路を有する半導体基板(10)を含む。その基板(10)は、担体(40)と封止(70)との間に存在する。それにより、その基板の第1面(1)はその担体(40)に対向する。半導体素子(20)の回路は、導体トラック(25)によって、溝(80)内のメタライゼーション(82)と結合する。そのメタライゼーション(82)は、封止(70)の外側に設けられている終端部(90)まで延在する。少なくとも1の他の電気素子(120)は、半導体基板(10)の第1面(1)と封止(70)との間に画定される。この他の素子(120)には、その基板(10)の第1面(1)上に存在する半導体素子(20)の回路中に他の素子(120)を組み込むように、溝(80)内のメタライゼーション(82)まで延在する少なくとも1の導体トラック(65)が供される。
2009500821.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子の回路が画定されている第1面を有する半導体基板を有する電子素子であって、
前記半導体基板は、前記半導体基板の第1面が担体と対向するように、前記担体と封止との間に存在し、
導体トラックは前記半導体基板の第1面上に存在し、
メタライズされた溝は前記封止中に存在し、
前記メタライズされた溝は、前記半導体基板を介して前記担体へ延在し、かつ前記導体トラックと電気的に結合することで、前記素子と、前記封止の外側面上に画定された端子とを接続し、
少なくとも1の他の電気素子が、前記半導体基板の第1面と前記封止との間で画定され、
前記他の素子には、少なくとも1の導体トラックが供され、
前記少なくとも1の導体トラックは、前記溝へ延在し、かつ前記溝のメタライゼーションと電気的に結合することで、前記半導体基板の第1面上に存在する前記回路内に前記他の素子を組み込む、
ことを特徴とする、電子素子。
【請求項２】
前記封止がプレートを有し、
前記他の素子が前記プレートの一面上で画定され、
前記面は前記半導体基板の第2面に対向する、
請求項1に記載の電子素子。
【請求項３】
前記他の素子が磁気抵抗センサである、請求項2に記載の電子素子。
【請求項４】
前記他の素子がバルクの弾性波フィルタである、請求項2に記載の電子素子。
【請求項５】
前記他の素子が、前記半導体基板の第2面に存在し、前記第1面から見て外方を向いている、請求項1に記載の電子素子。
【請求項６】
前記他の素子が、前記半導体基板の第2面内に少なくとも1の溝を有する、請求項5に記載の電子素子。
【請求項７】
前記半導体基板には、該半導体基板の第2面上に高濃度ドーピング層が供され、
前記高濃度ドーピング層は、前記他の素子の一電極として機能し、かつ
前記高濃度ドーピング層は、前記半導体基板の第1面及び第2面のうちの少なくとも一面上に存在する導体トラックと結合する、
請求項6に記載の電子素子。
【請求項８】
前記素子が、バッテリー又はキャパシタである、請求項6又は7に記載の電子素子。
【請求項９】
前記封止がプレートを有し、
前記素子と溝のメタライゼーションとの間で延在する導体トラックを有する第3素子が、前記プレートの一面上で画定され、
前記面は前記半導体基板の第2面に対向し、
前記メタライゼーションは、前記第3素子と前記他の素子とを相互接続する、
請求項5に記載の電子素子。
【請求項１０】
前記第3素子がエネルギー回収素子で、かつ
前記他の素子は、前記第3素子によって生成されたエネルギーを貯蔵することができる、
請求項9に記載の電子素子。
【請求項１１】
前記第3素子がインダクタで、かつ
前記他の素子がキャパシタである、
請求項9に記載の電子素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第1面を有する半導体基板を有する電子素子であって、前記第1面では複数の電気素子が画定され、前記基板は担体と封止との間に存在し、それにより前記基板の第1面は前記担体に対向し、導体トラックは前記半導体基板の第1面上に存在し、メタライズされた溝が封止中に存在し、前記基板を介して前記担体まで延在し、前記導体トラックと電気的に結合することで、前記素子を、前記封止の外側面上で画定された終端部と接続させる、電子素子に関する。
【背景技術】
【０００２】
係る電子素子は特許文献1から既知である。その既知の素子は、光パッケージに用いられる。そのため担体と封止のいずれもガラス板を有する。その素子のパッケージングは、第1面上に複数の電気素子を有する半導体基板を担体に接合することから始まる。その後、半導体基板は薄くされ、その半導体基板は、分離レーン内でのエッチングによって、選択的に除去される。続いてその半導体基板は、選択エッチングによって生成された空洞をも満たす接着剤、及びガラス板によって覆われる。よって溝が、分離レーン内に作られる。これらの溝は、接着剤を介して担体にまで延在する。この工程では、その基板の第1面上に存在する導体トラックが切断される。次の工程では、溝がメタライズされて、導体トラックが、溝内のメタライゼーションと電気的に結合する。これにより、所謂T字形状のコンタクトが形成される。このとき、電気素子から端子への接続が存在する。はんだマスク及びはんだボールを端子の供する工程及び担体を個々の素子に分離する工程を含むパッケージングの最終工程が続いて実行される。
【０００３】
その素子の欠点は、そのパッケージング技術が、光がガラスを通り抜けて、さらに背面発光を供することが可能な光パッケージは別として、素子の機能のために比較的高価になってしまうことである。そしてたとえその技術がウエハスケールであるとしても、コスト面で、再ルーティング層(rerouting  layer)が保護層上に成膜され、かつはんだバンプがその上に塗布される技術と競うことができない。しかしパッケージング技術は、それに固有な利点を有する。それは、はんだボールのサイズを減少させることができることである。その理由は、ガラスの熱膨張係数がシリコンの熱膨張係数よりも、プリント回路基板の熱膨張係数に近づき、必要な補償が小さくなるためである。繰り返しになるが、はんだボールのサイズが小さくなることは、そのパッケージがより多くの端子を有することができる、という利点を有する。
【特許文献１】米国特許第6040235号明細書
【特許文献２】米国特許第6506664号明細書
【特許文献３】国際公開第2005/27245号パンフレット
【非特許文献１】ルーゼブーム(F.Roozeboom)他、International  Journal  of  Microcircuits  and  Electronic  Packaging、第24巻、pp.182-196、2001年
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って本発明の目的は、「技術分野」で述べた型の電子素子を供することである。そのパッケージの機能は、パッケージの価格に比例する。
【課題を解決するための手段】
【０００５】
この目的は、少なくとも1の他の電気素子が、半導体基板の第1面と封止との間に画定されることによって実現される。その他の素子には、少なくとも1の導体トラックが供される。その少なくとも1の導体トラックは、その他の素子と基板の第1面上に存在する少なくとも1の素子を相互接続するように、溝に向かって延在し、かつ溝のメタライゼーションと電気的に結合する。
【０００６】
本発明に従うと、パッケージの機能は、1以上の他の電気素子がパッケージ内に存在する表面で画定されることによって増大する。よってその他の電気素子は、基板の第1面上に存在する1以上の素子と接続する。この接続は、分離したプロセスによって作製される新たな相互接続を必要としない。これにより、機能を向上させることが可能となるが、表面領域は増大しない。
【０００７】
複数のウエハを積層させて、メタライズされた溝を介して端子への接続を供する方法は、特許文献2から既知である。しかしその原理は、受け入れ可能な解決方法ではない。実際その方法は、パッケージに係る問題の1を増大させるだけである。それは、より多くの端子が必要となることである。明らかに利用可能な空間が制限されているので、端子の最大数は、供されたウエハ領域つまり電気素子の数と比較して、少ない。
【０００８】
特許文献2に係る方法と比較すると、本発明は、パッケージ内部の利用可能な表面を利用することで、比較的大きな表面領域を必要とし、かつ基板の第1面上の回路が適切に機能するのに必要な素子を有するようにすることを提案している。
【０００９】
第1実施例では、封止は、部品が供されている面にプレートを有する。この面はまさに、半導体基板の第2面に対向する面である。その面はガラスプレートであることが最も適切であるが、それに限定されるわけではない。そのプレート上に適切に供することのできる部品は、たとえば薄膜トランジスタに基づいて作製されるセンサ及びスイッチである。特に良好な結果は、低温多結晶シリコンを用いることによって得られた。あるいはその代わりに、インダクタ、薄膜キャパシタ、抵抗器、及び受動素子のネットワークが供されても良い。
【００１０】
特定の修正型では、他の素子は、少なくとも1の磁気抵抗センサである。係るセンサは、1次元、2次元、あるいは3次元位置さえも厳密に測定することが可能であり、それだけではなく速度変化の厳密な測定も可能である。センサは一般的に、ホイートストンブリッジに統合される。この修正型では、センサと制御回路の両方を有する小さなパッケージを得ることが可能である。そのことは、たとえばGPRSセンサ又は磁気ジョイスティックのような携帯電話の磁気抵抗センサの応用にとっては特に望ましい。そのプレートは、シリコン基板であって良いが、ガラス基板が除外されるわけではない。
【００１１】
他の特定の修正型では、他の素子は、少なくとも1のバルクの弾性波フィルタである。これらのフィルタは、具体的には弾性表面波フィルタが適切に機能しないような高周波数において、狭帯域フィルタとして用いられる。これらのフィルタは、半導体素子中での動作信号のフィルタリングを供する。
【００１２】
第2実施例では、他の素子は、半導体基板の第2面上に供される。この面は、基板を薄くした後にパターニング及びプロセスが可能となる。
【００１３】
この例では、封止は、ガラスプレートを有して良い。しかしこれは厳密には必要ない。良好な結果は、たとえばポリイミドのような樹脂層を用いることによっても得られなければならない。このポリイミドは、感光性のものが塗布されて良い。それにより、フォトリソグラフィによって溝を供することが可能となる。それに加えて、端子が、樹脂層上に設けられて良い。
【００１４】
最も適切には、溝は、半導体基板の第2面内に画定される。溝は、キャパシタ、バッテリー、又はメモリ素子をも構成するように埋められて良い。あるいはその代わりに、溝型パワートランジスタが供されても良い。しかしその場合では、放熱構造をパッケージ外側に供するのが非常に望ましい。
【００１５】
係る溝素子の適切な実装では、半導体基板は、低濃度ドーピング領域の下に高濃度ドーピング領域を有する。よって高濃度ドーピング層は、溝素子の1電極として用いられて良い。これは具体的には接地電極であり、全ての素子に用いられる1の電極であって良い。低濃度ドーピング領域を介した如何なる接続にも深い拡散がもたらされると考えられる。簡明を期すため、高濃度ドーピング領域は一般的に、少なくとも1018/cm3で、好適には1019/cm3以上の荷電キャリア密度を有するものと理解されていることは明らかである。低濃度ドーピング領域は一般的に、最大で1016/cm3の荷電キャリア密度を有するものと理解されている。
【００１６】
第3の、つまり最も適切な実施例では、電気素子は、プレートの表面上及び半導体基板の第2面上に供されている。これにより、様々な種類の各独立した素子が必要となる、より複雑な機能を集積することが可能となる。
【００１７】
第1例では、エネルギー回収素子(energy-scavenging  element)が、エネルギー貯蔵素子と共に供される。この回収と貯蔵との組み合わせにより、半導体基板の第1面上に存在する集積回路を駆動させることが可能となる。エネルギー回収素子の例には、太陽電池、ペルチェ素子、及び振動エネルギーを電気エネルギーに変換する素子がある。たとえエネルギー回収によって得られるエネルギー量がそれほど高くないとしても、この量は一般的には、比較的短期間の間しか動作しない回路にとっては十分である。
【００１８】
第2例では、インダクタがキャパシタと共に供される。この組み合わせは、さらに他のインダクタ及び/又はキャパシタを利用することによって、如何なる種類の受動フィルタをも得られるように拡張することができる。特にガラス又は他の絶縁プレート上に存在する場合には、インダクタの品質因子は良好となる。また溝型キャパシタを用いることによって、利用可能なキャパシタンスは比較的高くなる。
【００１９】
他の素子の導体トラックと結合する溝のメタライゼーションは、回路と、封止の外側面上の端子との間で画定される他のメタライゼーションに対応させることができると考えられる。場合によっては、このメタライゼーションには、端子が供されることさえも望ましい。しかしそれは必要なことではなく、具体的な用途に依存する。
【００２０】
その技術の基本バージョンでは、全てのメタライゼーションは、担体から封止へ延在している。これは、適切な接合という利点、及び、製造物がより標準化される利点を有する。しかしメタライゼーションの解像度は、3次元リソグラフィ用の技術を用いることによって向上させることができる。この技術によって、封止から担体まで完全に延在しないメタライゼーションの製造をも可能となる。
【００２１】
より高解像度の場合では、保護材料で溝を埋めることが適切である。この保護材料は、溝の側面で材料と十分に接合することが好ましい。保護材料は大抵の場合エポキシ等である。
【００２２】
しかし本発明の実施には、より高解像度である必要はないことは明らかである。第3実施例では任意である他の素子は、一般的には最も広義にはフィルタ又はセンサである。その他の素子は、太陽電池、アンテナ、デカップリングキャパシタ、及びLC回路をも含む。係るフィルタ及びセンサは一般的に、限られた数の端子しか有していない回路にのみ用いられる。例には、制御IC、増幅器、識別中継器、並びに、センサによって測定された値の検出及び精緻化に用いられるICがある。限られた数とは、ここでは100未満だが、好適にはもっと小さな数字で、たとえば20以下である。
【００２３】
本発明に用いられる導体トラックは、十分な延性を有する。これにより、その導体トラックを介して溝を設けるのに必要な電力が減少する。それに加えて、導体トラックが十分な延性を有することで、ある程度の応力緩和が可能となる。特に適した材料は、アルミニウム及びアルミニウム合金である。
【００２４】
他の素子及び対応する導体トラックは、それらを被覆する保護層を有することが好ましい。よって保護層は、たとえばエポキシ材料のような接着剤への接合をさらに改善する。保護層に適した材料はたとえば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物だが、その代わりに他の金属酸化物が用いられても良い。
【００２５】
メタライゼーションは、導体トラックとの良好な電気コンタクトを形成する金属又は合金が選ばれる。適切な材料には、ニッケル、アルミニウム、又はアルミニウム合金が含まれる。
【００２６】
本発明の第1実施例に係る製造物は、ウエハレベルで適切に実現される。その際上記は、半導体基板の第2面が、その基板が担体に取り付けられてその基板が薄くされた後に、少なくとも1の電気素子を画定するように処理されるようにして実現される。その処理は、それ自体知られた薄膜技術を含む。
【００２７】
本発明の第2実施例に係る製造物は、ウエハレベルで適切に実現される。その際上記は、封止が内面上に少なくとも1の素子を有するプレートを有するようにして実現される。その内面とはここでは、半導体基板の第2面と対向するように、その半導体基板と統合される面のことである。プレートは、絶縁材料又は半導体材料であって良い。後者の場合では、そのプレートには、外側面上に絶縁層が適切に供される。それにより、半導体基板上及び/又は半導体基板内の素子から接触パッドが隔離される。
【発明を実施するための最良の形態】
【００２８】
本発明に係る素子のこれら及び他の態様は、図を参照することによって明らかになる。
【００２９】
図は正しいスケールで描かれているわけではなく、純粋に略図である。異なる図中での同一参照番号は、同一又は対応する部分を指す。
【００３０】
図1は、本発明に係る素子を作製する方法における工程の断面図を概略的に示している。基板10は、第1面1及び第2面2を有する。基板10はこの場合、p++基板層11を有する。p++基板層11の荷電キャリア密度は、少なくとも1018/cm3で、好適にはそれ以上である。当業者には明らかであるように、荷電キャリアは、たとえばpの代わりにnを用いるように、反対電荷を有する種類であっても良い。基板10は、熱酸化膜13によって被覆される。この熱酸化膜13は通常の方法によって形成される。基板10の第1面1では、半導体素子20が画定される。この例では、半導体素子20は、たとえばCMOS集積回路の通常部分のような電界効果トランジスタである。相互接続21は、事前に設定された回路設計に従った、素子20の接触及び相互結合を可能にする。この図では表されていないが、相互接続21は一般的に、多層構造を形成する。これらの相互接続21は、保護層22によって被覆される。その際アパーチャ23は接触パッド24を曝露させる。導体25が保護層22上に供される。これらの導体25は、領域30にまで延在する。これらの領域30は、プロセスのうちの以降の工程において除去されることで、溝を画定する。続いて基板10は、接着剤41によって担体40に付着する。その結果サブアセンブリ50が形成される。この担体40は、この例ではガラスプレートだが、その代わりに如何なるセラミック材料又は半導体材料であっても良い。
【００３１】
図2は、他の素子120が画定される他のプロセス工程後のサブアセンブリ50を図示している。この例では、その他の素子120は、半導体基板10の第2面2で画定される。製造は、基板10を、その第2面2から約20-100μmにまで薄くすることから開始される。この例では、約50-70μmの厚さまで減少させることが適切である。薄くする操作を行うのに、たとえば研磨及び湿式エッチングのような従来技術が用いられる。続いて基板10は、さらにエッチングされることで、領域30及びこれらの領域に隣接する領域で、（ほぼ）完全に基板が除去される。それに加えて溝60が基板10内に画定される。溝60は、反応性イオンエッチングによる領域30内での基板の除去と同時に画定されて良い。あるいはその代わりに、領域内での基板の除去は、マスクを介した湿式化学エッチングによって実現されて良い。後者の技術は、さらに新たなマスクを必要とし、かつより多くのプロセス工程が用いられる、という欠点を有する。しかしその一方で後者の技術は、側面61の傾斜が急峻でないために、堆積される導体トラックが良好に被覆されるという利点を有すると考えられる。
【００３２】
溝60を画定した後に続いて、溝内に材料を堆積させることで、他の素子120が画定される。この例では、p++基板層11は、電極の1つとして用いられている。誘電材料はたとえば、酸化物の積層体、窒化物、及び酸化物である。上部電極は多結晶シリコンである。他の素子をキャパシタとして構築するのは、非特許文献1にて開示されている。これらの溝60をバッテリーとして用いるのは特許文献3から既知である。適切な数の溝60は、並列に設けられることで、所望のキャパシタンス又はエネルギー貯蔵を有する素子120を形成する。続いて導体トラック65が、基板の島10の形成された側面61に沿って、他の素子120から領域30まで延在している。そのトラックは、アルミニウム又はアルミニウム合金を適切に有する。またそのトラックは、保護層（図示されていない）で被覆されていることが好ましい。
【００３３】
図3は、封止70がサブアセンブリ50に設けられ、かつ領域内に所定の溝80が作製された後の素子100を図示している。この例では、封止70は、ガラスプレート71及び接着剤72を有する。その接着剤72は、エポキシが適当であるが、その代わりにアクリラート又はポリイミドのような樹脂であっても良い。あるいはその代わりに、封止70は、樹脂層のみによって構成されても良い。接着剤72は、基板の島10の隣にまで延在することで、サブアセンブリ50を平坦化する。応力緩和を可能にする柔軟性材料73が、ガラスプレート71上に堆積される。柔軟性材料が堆積される位置では、溝80が形成される前に、端子90が供される。溝80は、切断工程中に供されることが好ましい。これは、迅速かつ低コストという利点を有する。しかし粉体ブラスト(powder  blasting)、レーザーアブレーション、又は他の技術によって溝が供されることも除外されない。溝80には、側面81が供される。その側面上には、導体トラック25及び65、のたとえば側面、が露出している。続いてメタライゼーション82が溝80内に成膜されて、溝80の側面81に接合する。導体トラック25及び65は、このメタライゼーション82と電気的に接続する。この例では、メタライゼーション82は、担体40から封止70まで延在している。
【００３４】
図4は、はんだボール91が端子90に設けられる最終工程後の素子100を図示している。これらの端子90は、はんだマスク92の堆積及びパターニングによって画定される。はんだボール91は一般的に、他のアンダーバンプメタライゼーション上に設けられる。しかし、メタライゼーション82がはんだに対して濡れることが可能で、かつメタライゼーション82が十分に厚い場合には、はんだボールは厳密には必要ではない。はんだマスク92が設けられる前に、溝80は樹脂によって満たされて良い。最終的には、個々の素子100は、担体40をダイシングすることによって個々に分けられる。
【実施例１】
【００３５】
図5は、素子100の第2例の断面を概略的に図示している。ここでは他の素子120は、半導体基板の第2面2上には画定されていないが、プレート71、この場合ではガラスプレート71、の内面75上に画定されている。他の素子120は、この例では熱電発生装置だが、その代わりに、インダクタ、アンテナ、ガラスプレート71上に画定された薄膜回路であっても良い。
【実施例２】
【００３６】
図6は、素子100の第3例の断面図を概略的に図示している。この素子100は、半導体基板10の第2面2上に画定された他の素子120、及び、さらに封止70内のプレート71の内面75上に画定された第3素子130を有する。他の素子120及び第3素子130は、メタライゼーション182によって相互に結合する。この例では、メタライゼーション182は、半導体素子20の回路の導体トラック25までは延在していない。
【００３７】
以上をまとめると、電子素子は、第1面1に半導体素子20の回路を有する半導体基板10を有する。その基板10は担体40と封止70との間に存在する。その際、基板10の第1面1は担体40に対向する。半導体素子20の回路は、導体トラック25によって、封止70内に存在する溝80中のメタライゼーション82と結合する。そのメタライゼーション82は、封止70の外側面に設けられている端子90へ延在している。少なくとも1の他の電気素子120は、半導体基板10の第1面と封止70との間で画定される。この他の素子120には、溝80内のメタライゼーション82へ延在する少なくとも1の導体トラックが供される。それにより、その他の素子120は、基板10の第1面1上に存在する半導体素子20の回路中に組み込まれる。
【図面の簡単な説明】
【００３８】
【図１】本発明に係る素子を作製する方法における工程を断面図で示している。
【図２】本発明に係る素子を作製する方法における工程を断面図で示している。
【図３】本発明に係る素子を作製する方法における工程を断面図で示している。
【図４】本発明に係る素子を作製する方法における工程を断面図で示している。
【図５】本発明に係る素子の第2実施例を断面図で示している。
【図５】本発明に係る素子の第3実施例を断面図で示している。
【符号の説明】
【００３９】
1  基板10の第1面
2  基板10の第2面
10  半導体基板
11  半導体基板10のp++層
12  半導体基板10のp--エピタキシャル層
13  半導体基板10上の酸化膜
20  半導体素子
21  相互接続
22  保護層
23  保護層22内のアパーチャ
24  アパーチャ23によって曝露される接触パッド
25  導体トラック
30  溝が供される領域
40  担体
41  接着剤
50  担体40と基板10とのサブアセンブリ
60  溝
61  島形状基板10の側面
65  導体トラック
70  封止
71  プレートであって、好適にはガラスプレート
72  接着剤
73  封止上に供される柔軟性材料
75  ガラスプレートの内面
80  溝
81  溝80の側面
82  溝80内でのメタライゼーション
90  端子
91  はんだボール
92  はんだマスク
100  電子素子
120  他の素子
130  第3素子
135  導体トラック
【図１】
2009500821.tif 000003
【図２】
2009500821.tif 000004
【図３】
2009500821.tif 000005
【図４】
2009500821.tif 000006
【図５】
2009500821.tif 000007
【図６】
2009500821.tif 000008
【手続補正書】
【提出日】平成20年1月10日(2008.1.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体素子の回路が備えられている第1面を有する半導体基板を有する電子素子であって、
前記半導体基板は、前記半導体基板の第1面が担体と対向するように、前記担体と封止との間に存在し、
導体トラックは前記半導体基板の第1面上に存在し、
メタライズされた溝は前記封止中に存在し、
前記メタライズされた溝は、前記半導体基板を介して前記担体へ延在し、かつ前記導体トラックと電気的に結合することで、前記素子と、前記封止の外側面上に備えられた端子とを接続し、
少なくとも1の他の電気素子が、前記半導体基板の第1面と前記封止との間で備えられ、
前記他の素子は少なくとも1の導体トラックを有し、
前記少なくとも1の導体トラックは、前記溝へ延在し、かつ前記溝のメタライゼーションと電気的に結合することで、前記半導体基板の第1面上に存在する前記回路内に前記他の素子を組み込み、かつ
前記他の電気素子の少なくとも一部は、該他の電気素子と前記半導体素子との間の空間を画定し、
前記空間は前記半導体基板を含む、
ことを特徴とする、電子素子。
【請求項２】
前記封止がプレートを有し、
前記他の素子が前記プレートの一面上で画定され、
前記面は前記半導体基板の第2面に対向し、
前記第2面は前記担体から見て外方を向く、
請求項1に記載の電子素子。
【請求項３】
前記他の素子が磁気抵抗センサである、請求項2に記載の電子素子。
【請求項４】
前記他の素子がバルクの弾性波フィルタである、請求項2に記載の電子素子。
【請求項５】
前記他の素子が、前記半導体基板の第2面に存在し、前記第1面から見て外方を向いている、請求項1に記載の電子素子。
【請求項６】
前記他の素子が、前記半導体基板の第2面内に少なくとも1の溝を有する、請求項5に記載の電子素子。
【請求項７】
前記半導体基板には、該半導体基板の第2面上に高濃度ドーピング層が供され、
前記高濃度ドーピング層は、前記他の素子の一電極として機能し、かつ
前記高濃度ドーピング層は、前記半導体基板の第1面及び第2面のうちの少なくとも一面上に存在する導体トラックと結合する、
請求項6に記載の電子素子。
【請求項８】
前記素子が、バッテリー又はキャパシタである、請求項6又は7に記載の電子素子。
【請求項９】
前記封止がプレートを有し、
前記素子と溝のメタライゼーションとの間で延在する導体トラックを有する第3素子が、前記プレートの一面上で画定され、
前記面は前記半導体基板の第2面に対向し、
前記メタライゼーションは、前記第3素子と前記他の素子とを相互接続する、
請求項5に記載の電子素子。
【請求項１０】
前記第3素子がエネルギー回収素子で、かつ
前記他の素子は、前記第3素子によって生成されたエネルギーを貯蔵することができる、
請求項9に記載の電子素子。
【請求項１１】
前記第3素子がインダクタで、かつ
前記他の素子がキャパシタである、
請求項9に記載の電子素子。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
図6は、素子100の第3例の断面図を概略的に図示している。この素子100は、半導体基板10の第2面2上に画定された他の素子120、及び、さらに封止70内のプレート71の内面75上に画定された第3素子130を有する。他の素子120及び第3素子130は、メタライゼーション82によって相互に結合する。この例では、メタライゼーション82は、半導体素子20の回路の導体トラック25までは延在していない。
【国際調査報告】
2009500821.tif 000009
2009500821.tif 000010