(57)【要約】プログラム可能な指数アナログ出力信号を生成するためのシステムにおいて、このシステムは、デジタル信号をアナログ出力信号に変換するデジタル−アナログ変換回路を備え、このデジタル−アナログ変換回路は、コンポーネント値のプログラム可能な比率で定義したほぼ指数関数的な伝達関数を有する。変換回路は、ミラー比で定義した指数関数的伝達関数を有するカレントミラー（１００）として実施するのが好ましい。したがって、カレントミラー（１００）の各トランジスタは、デジタル−アナログ変換回路のステップを定義し、隣接するステップ間の比率がほぼ一定となる。トランジスタは、ほぼ等しいサイズにする、または互いに２値的重み付けすることができ、また、ツリーベースのサーモメータ・ラインデコーダによる制御の下で、入力から出力に切り替えることができる。
2009535864.tif 000002
【特許請求の範囲】
【請求項１】
プログラム可能な指数アナログ出力信号を生成するシステムにおいて、入力を受信するための入力部（Ｉｎ）と、デジタル符号ワードをアナログ出力信号に変換するためのデジタル−アナログ変換回路（１００）であって、複数のコンポーネントを実装し、これらコンポーネントの値の比率によって定義される、ほぼ指数関数的な伝達関数を有するデジタル−アナログ変換回路（１００）と、前記アナログ出力信号を出力するための出力部（Ｏｕｔ）と、を備えたシステム。
【請求項２】
請求項１に記載のシステムにおいて、前記デジタル−アナログ変換回路（１００）は、カレントミラー構成とした複数のトランジスタを有し、前記指数関数的な伝達関数を、前記カレントミラーのミラー比により定義したことを特徴としたシステム。
【請求項３】
請求項１に記載のシステムにおいて、前記伝達関数は、次式の形式、すなわち
【数１】
2009535864.tif 000010
の形式で表されるものとし、ただし、Ｎは前記コンポーネント値に比例し、ｘはデジタル入力値で定義し、Ｉout およびＩinはそれぞれ前記回路の出力電流および入力電流とすることを特徴としたシステム。
【請求項４】
請求項３に記載のシステムにおいて、前記デジタル−アナログ変換回路（１００）は、カレントミラーによって実現したことを特徴としたシステム。
【請求項５】
請求項１に記載のシステムにおいて、前記伝達関数の各値は、デジタル−アナログ変換回路（１００）のステップを定義するデジタル入力値の範囲で定義した、一組よりなる値セットとしたことを特徴としたシステム。
【請求項６】
請求項５に記載のシステムにおいて、前記デジタル−アナログ変換回路（１００）のビット数を定義する複数のトランジスタを、前記ミラートランジスタの間に設け、所望するアナログ出力信号（Ｏｕｔ）を実現するために、入力から出力に切り替えることを特徴としたシステム。
【請求項７】
請求項６に記載のシステムにおいて、トランジスタは、ユニットトランジスタとしたことを特徴としたシステム。
【請求項８】
請求項７に記載のシステムにおいて、前記トランジスタは、スケーリングしたトランジスタとしたことを特徴としたシステム。
【請求項９】
請求項８に記載のシステムにおいて、前記トランジスタが、互いにバイナリ・ウェイトで重付けしたことを特徴としたシステム。
【請求項１０】
請求項７に記載のシステムにおいて、ラインデコーダの制御の下で、前記複数のトランジスタを、前記入力から前記出力に切り替えることができる構成としたことを特徴としたシステム。
【請求項１１】
請求項１０に記載のシステムにおいて、前記ラインデコーダは、少なくとも１個のＡＮＤゲート、および少なくとも１個のＯＲゲートを有し、さらに該ラインデコーダは、スイッチング用トランジスタ間で遅延が生じるように配置および構成し、この遅延はゲート遅延とほぼ等しいものとしたことを特徴としたシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体的に指数デジタル−アナログ変換器（ＤＡＣ）に関する。
【背景技術】
【０００２】
デジタル−アナログ変換は、数個（一般的に２個）の規定したレベルまたは規定した状態を有する信号を、量子化したアナログ状態を有する信号に変換する処理である。一般的に、デジタル信号は、２個の状態すなわち０および１の状態を有する。しかし、２値デジタル信号を、デジタル−アナログコンバータ（ＤＡＣ）でデコードした場合、得られたアナログは、比較的多数の状態を有し、さらに周波数または振幅が変化する電気信号であって、所定の周波数を有する搬送波に付加して、例えば、音声、画像、楽音または機械的な動きの形式で出力を生成できる電気信号としてデータを伝送する。
【０００３】
ＤＡＣの伝達特性は、一般的に線形であって、例えばバイアス信号は、多くの場合、線形ＤＡＣを用いてプログラムすることができる。しかし、線形ＤＡＣの場合、ステップサイズは、所望の最小の必要とされるステップによって固定および決定されている。バイアス信号を生成するために線形ＤＡＣを使用するとき、このことは、低ＤＡＣ値でのステップの影響が、高ＤＡＣ値でのステップの影響に比べて極めて大きくなることを意味する。多くのバイアス電流は何らかの逓倍機能を果たし、このような場合、各ステップが同一の「相対的影響」を有するという理由から指数ＤＡＣが好ましく、したがって、１個のステップの影響が、全ＤＡＣ範囲、すなわち低ＤＡＣ値でのインクリメントから高ＤＡＣ値でのインクリメントにわたり、ほぼ同一になる。この場合、各ステップの影響は百分率（パーセンテージ）で測定し、例えば、各ステップは１０％の増加を示す。指数ＤＡＣの使用による別の利点は、所望の範囲をカバーするため、より少ないビット数で済む点である。
【０００４】
特許文献１（米国特許第６３９２５７４号）では、従来の線形ＤＡＣに基づいた指数ＤＡＣであって、出力電流の一部（α）を入力にフィードバックする指数ＤＡＣが開示されている。しかし、正のフィードバックループを使用することで、固有不安定性を生じる可能性があり、提案されている設計は、入力にフィードバックされる出力電流の一部すなわちフラクション（α）における（例えば、不整合を生じる）変化に対して極めて影響を受け安い。
【特許文献１】米国特許第６，３９２，５７４号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明の目的は、指数デジタル−アナログ変換のためのシステムおよび方法であって、従来技術と比べて、より堅牢で、本来的に安定した設計を実現するシステムおよび方法を得るにある。
【課題を解決するための手段】
【０００６】
本発明によれば、プログラム可能な指数アナログ出力信号を生成するためのシステムにおいて、入力を受信するための入力部と、デジタル符号ワードをアナログ出力信号に変換するためのデジタル−アナログ変換回路であって、複数のコンポーネントを実装し、これらコンポーネントの値の比率によって定義される、ほぼ指数関数的な伝達関数を有するデジタル−アナログ変換回路と、アナログ出力信号を出力するための出力部とを有するシステムを提供する。
【０００７】
このように、アナログ出力電流は、可変のデジタル入力値に基づいてプログラムすることができ、また伝達関数は、コンポーネント値の比率に基づいて指数伝達関数に近似する。
【発明を実施するための最良の形態】
【０００８】
有利には、デジタルアナログ変換回路は、カレントミラー構成とした複数のトランジスタを有し、指数関数的な伝達関数を、このカレントミラーのミラー比による定義する。有利には、伝達関数は、次式の形式、すなわち
【数１】
2009535864.tif 000003
の形式で表されるものとし、ただし、Ｎは固定値、ｘはデジタル入力値で定義するものとし、Ｉout およびＩinはそれぞれ回路の出力電流および入力電流とする。デジタル−アナログ変換回路をカレントミラーで実現する場合、Ｎはトランジスタ素子の数に比例する。この伝達関数の各値は、デジタル−アナログ変換回路のステップを定義するデジタル入力値の値域によって定義した一組の値からなる値セットとし、隣接するステップ間の比率は、この値域に亘ってほぼ一定であることが好ましい。本発明の一つの実施態様では、デジタルアナログ変換回路のビット数を定義する複数のトランジスタを、ミラートランジスタ間に設けると共に、入力から出力に切り替えることで、所望するアナログ出力信号を実現する。複数のトランジスタは、互いにほぼ等しいサイズとすることができる。この場合、トランジスタは、ユニットトランジスタまたはスケーリングしたバージョンのユニットトランジスタとすることができる。別の実施態様では、複数のトランジスタは、互いにバイナリ・ウェイトで重み付けすることができる。
【０００９】
複数のトランジスタは、ラインデコーダの制御の下で、入力から出力に切り替えるのが好ましい。ラインデコーダは、少なくとも１個のＡＮＤゲートおよび少なくとも１個のＯＲゲートを有し、スイッチング用トランジスタ間で遅延を有するように配置および構成し、この遅延はゲート遅延とほぼ等しいものとする。
【００１０】
本発明によるこれらの態様および他の態様は、以下に説明する実施例から明らかになるであろう。
【実施例】
【００１１】
本発明の実施例を、単なる例示としてのみ、添付の図面につき説明する。
【００１２】
本発明は、指数関数的なプログラム可能電流（すなわち、ｄＢステップにおいてプログラム可能である）を生成するための機構であって、２個の連続するステップ間の比率がほぼ一定であることを特徴とした機構に関する。この場合、各ステップは同一の割合での増加を示す。以下に、本発明の２個の実施例を説明する。第１に、プログラム可能なミラー比を有するカレントミラーを説明し、第２に、上述の第１実施例を制御することに適したツリーベースのサーモメータデコーダ（tree based thermometer decoder）を説明する。
【００１３】
本発明の以下に示す実施例は、次式の関数
【数２】
2009535864.tif 000004
すなわち、関数（（Ｎ＋ｘ）／（Ｎ−ｘ））が、|ｘ|＜Ｎ−Ｍ（ここで、Ｍは伝達曲線の勾配を制御するために使用し、ＸはＤＡＣ入力値に依存する）に対して、極めて指数関数的な挙動を示す、という観測に基づく。分子と分母との合計が一定となる（すなわち、プログラム可能なＤＡＣ入力値が０の場合、伝達関数が１となりＩout ＝Ｉinとなる）ので、多数のトランジスタを、スイッチによって制御して入力から出力に切り替えることができるカレントミラーを用いて、この挙動を容易に実現できる。
【００１４】
次の定義を、以下で使用する。
Ｎ ＝ ＤＡＣのビット数
Ｄ ＝ ＤＡＣの入力値（２進数）
Ｎ ＝ Ｍ＋２ｎ−１（Ｍ＞０。Ｍは、（利得）を得ることができる最大範囲を制御する。）
ｘ(Ｄ)＝Ｄ−２ｎ−１
【００１５】
換言すれば、出力電流が次式、すなわち、
【数３】
2009535864.tif 000005
であるＤＡＣは、上述の範囲にわたるほぼ指数関数的な伝達関数を有しており、ここで
【数４】
2009535864.tif 000006
すなわち、（（Ｎ＋ｘ）／（Ｎ−ｘ））はステップサイズを定義する。
【００１６】
ｘは（コントロール可能な）ＤＡＣ入力値に依存する（および分子と分母との合計が一定である）ので、ＤＡＣの入力値を０とした場合に、Ｉout ＝Ｉinとなって、カレントミラー構成を用いて伝達関数を実施することができる。
【００１７】
Ｎは、均衡点の片側における素子の数を示している（すなわち、２＊Ｎは、デバイスの総数を示す）。ｘの値は、負（デバイスを出力から取り外し、これら素子を入力に切り替える）、または正（入力から取り外した素子を、出力に追加する）とすることができる。Ｍ０およびＭ１は、両側に固定した素子の数を示す。これによってなし得る割り当て量を効果的に削減して、勾配（または利得）を制御する。Ｍ０およびＭ１は、必ずしも等しい必要はない。ここで、Ｍを（Ｍ０＋Ｍ１）／２と定義し、式を単純化するためにのみ使用する。
【００１８】
図１ａは、Ｍ＝２およびＭ＝１０としたときの伝達曲線ＡおよびＢをそれぞれ示す。Ｍに対して極めて低い値（＝２）を選択して曲率を示した。Ｍの値は、出力電流をプログラムできる範囲を制御する。Ｍが高い値になればなるほど、結果的に範囲がより狭くなる（利得が小さくなる）が、極めて精密にもなる。図示のグラフではステップが滑らかなグラフを示したが、実際にはステップが離散的であることに留意されたい。したがって、図１ｂに示すように、Ｍ＝２（曲線Ａ′）とすると、利得を大きくすることはできるが、真の指数関数からの、伝達曲線の偏差が大きくなってしまう一方で、Ｍ＝１０とすると、利得は小さいが、真の指数関数からの、伝達曲線（Ｂ′）の偏差が極めて小さくなる。
【００１９】
Ｍ＝２で、ｘ（＝Ｄ−２ｎ−１）が−８〜＋８（したがってＮ＝１０）で、ｎ＝４とした場合をより詳細に検討する。この場合、次式が得られる。すなわち、
【数５】
2009535864.tif 000007
となり、隣接するステップ間に０．６１，０．７２，０．７６，０．７７，０．８０，０．８１，０．８２，０．８２，０．８２，０．８１，０．８１，０．８０，０．７８，０．７１，０．６３の比率をもたらす。
【００２０】
したがって、２個の隣接する値の間の比率は、１５％以内で「一定」となる。
【００２１】
より精密さが要求される場合がある。より大きなＭを選択すれば十分であるが、ユニットサイズのトランジスタをスケーリングしたトランジスタと交換して実指数関数を形成することで、伝達を線形化することもできる。
【００２２】
一方で、Ｍ＝１０，Ｎ＝１８の場合を検討すると、結果として得られたステップサイズは、次式、すなわち、
【数６】
2009535864.tif 000008
であり、隣接するステップ間に、０．８６，０．８８，０．８８，０．８９，０．９０，０．８９，０．９０，０．８９，０．８９，０．９０，０．８９，０．８９，０．８９，０．８９，０．８８，０．８７の比率であって、全ての範囲に亘って所望する一定比率に極めて近い比率を隣接するステップサイズ間にもたらすが、範囲自体は減少した。
【００２３】
図１ａの曲線（Ｂ）は、図４および図５に示したカレントミラー１００を用いて実現することができる。ミラーにおけるトランジスタは、同一サイズの（図４：サーモメータコード）、またはバイナリ・ウェイト（図５参照）重み付けすることができる。Ｍ０およびＭ１の幅を有するトランジスタは、制御範囲（Ｍ＝（Ｍ１＋Ｍ１）／２）の対称性を制御する。Ｍ０およびＭ１に異なる値を選択することにより、実質的にｘ（Ｄ）関数における「オフセット」を変更するだけとなる。サーモメータコードに基づいたバージョン（図４）は、効率的なサーモメータコードを使用した場合、より小さいグリッチを有し、バイナリ・ウェイトで重み付けしたバージョンと比べてそれほど大きくなることもない（図６〜９に関する以下の記述を参照されたい）。
【００２４】
より精密さを必要とするが、上述した区間収縮のためにより大きなＭを選択できない場合、（図４においてｓ０〜ｓ１５に接続した）サーモメータバージョンのユニットトランジスタを、次式で示されるスケーリングしたバージョン（図２を参照されたい）、すなわち、
【数７】
2009535864.tif 000009
（ただし、僅かに１より小さい）
のバージョンに置換して、（図３に示した）真の指数関数的な伝達関数を形成することができる。
【００２５】
本発明の上述の実施例はカレントミラーに基づいているので、個々のトランジスタにおける不整合の影響が極めて限られており（いかなる増倍も起こらず）、さらに、小さいＤＡＣの値では、影響は小さく、より高いＤＡＣの値に対しては大きくなるが、出力電流と不整合電流との間の比率はほぼ一定であることは、明らかである。
【００２６】
本発明の上述の実施例はカレントミラーをベースとしているが、コンポーネント値の比率に基づいた指数伝達関数を実現する任意の回路（例えば、抵抗器の比率で決定した利得を有する反転演算増幅器構成）に拡張することができる。プログラム可能な利得を有する（反転）増幅器の場合、利得＝Ｒ１／Ｒ２となり、ただしＲ１は、出力部から演算増幅器の反転入力部への帰還（フィードバック）抵抗器、Ｒ２は、（回路入力部から演算増幅器の反転入力部への）入力抵抗器とする。Ｒ１およびＲ２を、直列接続した（ユニット）抵抗器とスイッチアレイの列であって、１個のタップのみから演算増幅器の反転入力部に接続することができる直列ストリングと交換した回路を考える。２Ｎ個の抵抗器が存在した場合、利得以下のように書き換えることができる。すなわち、
利得＝Ｒ２／Ｒ１＝（Ｎ＋Ｒｘ）／（Ｎ−Ｒｘ）
ただし、ｘは‐Ｎ＋Ｍ〜２Ｎ‐Ｍの範囲にあるとする。
【００２７】
したがって、この回路は、指数ステップ（ｄＢでは線形である指数ステップ）でプログラムできる利得を有する（線形）増幅器である。
【００２８】
サーモメータデコーダは、２進値入力（Ｄ）をサーモメータコード化ワードに翻訳する（最初のＤビットはハイ、残りのビットはロー）。サーモメータデコーダを実現するための効率的な手段を、図の６〜９に示す。ユニット構成要素は、ＡＮＤゲートおよびＯＲゲートとを有する２ライン（回線）デコーダ（図６参照）である。コードワードを切り替えるときのグリッチエネルギーを最小化するために、遅延を、ゲート遅延と等しくなるように選択する。図７，８，９は、２個、３個および４個の入力部のためのデコーダの実施態様を示す。
【００２９】
本発明の実施は、以下の多くの利点がある。すなわち、
１．固有安定性
２．従来技術に比べて極めて堅牢な設計（ロバスト設計）
３．コンポーネントの不整合の影響を受けないので、必要とする面積が小さい
４．極めて単純な実施態様となる
５．線形化して正確な指数関数曲線（図３に示すように）に追随することができる
等の、利点が得られる。
【００３０】
本発明は、（ディープ）サブミクロンＣＭＯＳ処理での用途に特に適しており、この用途としては、以下のものがある。すなわち、
・プログラム可能なバイアス回路、
・対数／指数デジタル−アナログ変換、
・対数／指数アナログ−デジタル変換、および
・出力制御回路
等の用途分野がある。
【図面の簡単な説明】
【００３１】
【図１ａ】本発明の実施例によるシステムにおけるユニットトランジスタに関する伝達曲線（Ｎ＋ｘ）／（Ｎ−ｘ）のグラフであって、曲線ＡはＮ＝１０の場合を示し、曲線ＢはＮ＝１８の場合を示し、さらに（ＤＡＣ入力値で定義した）Ｘは−８〜＋８の範囲にあるものとする。
【図１ｂ】真の指数関数からの図１ａの曲線（ＡおよびＢ）の偏差（％）を（曲線ＡIおよびＢIのそれぞれで）示したグラフである。
【図２】本発明の実施例によるシステムのトランジスタに適用するためのスケーリングした重みのグラフである。
【図３】本発明の実施態様によるシステムのカレントミラー・トランジスタに関してスケーリングした重みを用いた（図１ａの）曲線Ｂへの影響を（曲線ＢIIとして）示したグラフである。
【図４】本発明の第１実施態様によるサーモメータ・コードに基づくＤＡＣ回路図である。
【図５】本発明の第２実施態様によるバイナリ・コードに基づくＤＡＣの回路図である。
【図６】本発明の実施態様によるシステムを実施する際に使用するユニットデコーダセルを示す線図的説明図およびシンボルである（アスタリスク＊を有するシンボルは、余分な出力端子部を有する）。
【図７】本発明の実施態様によるシステムで用いる２ライン（回線）デコーダの線図的説明図である。
【図８】本発明の実施態様によるシステムで用いる３ライン（回線）デコーダの線図的説明図である。
【図９】本発明の実施態様によるシステムで用いる４ライン（回線）デコーダの線図的説明図である。
【図１ａ】
2009535864.tif 000011
【図１ｂ】
2009535864.tif 000012
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
2009535864.tif 000021
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