(57)【要約】  エレクトロニクス素子のアセンブリ方法は、第１ダイを有する第１ウエハ（１００）を検査することで機能する第１ダイの位置を特定する工程、及び第１ウエハ（１００）をパネル（１０４−１，１０４−２，１０４−３）の組に分割する工程を有する。パネルは、第１ダイのＭ×Ｎのアレイを有する。パネルは、第２ウエハのパネル位置と結合することで、パネル積層体を形成する。パネル位置は、第２ウエハ内で第２ダイのＭ×Ｎのアレイを画定する。パネル積層体は、第２ダイと結合する第１ダイを有する素子にダイシングされる。第１ウエハ（１００）をパネルに分割する工程は、（特定の閾値を超えた歩留まりを有するパネル数を最大にするため）静的又は動的に行われて良い。機能するダイのパターンに従ったパネル及びパネル位置の２値化が行われることで、パネルは同一ビンのパネル位置に選択的に結合される。
2009503846.tif 000002
【特許請求の範囲】
【請求項１】
エレクトロニクス素子のアセンブリ方法であって：
複数の第１ダイを有する第１ウエハを検査することで、前記第１ウエハ内での機能する第１ダイの位置を特定する検査工程；
前記第１ウエハを多数のダイからなるパネルの組に分割する工程であって、１のパネルは前記第１ダイのＭ×Ｎのアレイを有する分割工程；
前記パネルのうちの１を第２ウエハのパネル位置に結合してパネル積層体を形成する工程であって、前記パネル位置は第２ダイのＭ×Ｎのアレイを有する結合工程；及び
前記パネル積層体を１組のエレクトロニクス素子にダイシングする工程であって、各エレクトロニクス素子は前記第２ダイと結合する前記第１ダイを有するダイシング工程；
を有する方法。
【請求項２】
前期分割工程が、前記第１ウエハ内でのパネルの静的マッピングに従って前記第１ウエハを分割する工程を有する、請求項１に記載の方法。
【請求項３】
前記分割工程が、前記第１ウエハを分割することで、特定閾値を超えるパネルの歩留まりを有するパネル数を最大にする工程を有し、
パネル数とはパネル内での機能する第１ダイの数を表す、
請求項１に記載の方法。
【請求項４】
前記の第１ウエハのパネルを多数のビンのうちの１に２値化する２値化工程をさらに有する方法であって、各ビンは、前記パネル内で機能するダイに対応するパターンに関連する、請求項１に記載の方法。
【請求項５】
前記結合工程が、前記第２ウエハのパネル位置を検査及び２値化する工程を有し、かつ
前記結合工程が、パネルを同一のビンを有するパネル位置に結合する工程をさらに有する、
請求項４に記載の方法。
【請求項６】
前記第１ダイと前記第２ダイが共通の長さを共有し、かつ
前記Ｍ×Ｎのアレイが、前記アレイの長さのうちの少なくとも１に、少なくとも３のダイを含む、
請求項１に記載の方法。
【請求項７】
前記Ｍ×Ｎのアレイは、２×１のアレイ及び２×２のアレイからなるアレイの群から選択され、かつ
前記第１ダイと前記第２ダイはそれぞれ異なる長さを有する、請求項１に記載の方法。
【請求項８】
前記第１ウエハと前記第２ウエハはそれぞれ異なる長さを有する、請求項１に記載の方法。
【請求項９】
前記第２ダイがプロセッサ用ダイで、かつ
前記第１ダイがメモリ用ダイである、
請求項１に記載の方法。
【請求項１０】
エレクトロニクス素子のアセンブリ方法であって：
第１ウエハを多数のダイからなるパネルの組に分割する工程であって、１のパネルは第１ダイのＭ×Ｎのアレイを有する分割工程；
複数の第２ダイを有する第２ウエハを検査することで、前記第２ウエハ内での機能する第２ダイの位置を特定する検査工程；
前記第２ウエハのパネル位置を決定する工程であって、前記パネル位置は前記第２ダイのＭ×Ｎのアレイを有する決定工程；
パネルを前記第２ウエハのパネル位置に結合してパネル積層体を形成する結合工程；及び
前記パネル積層体を１組のエレクトロニクス素子にダイシングする工程であって、各エレクトロニクス素子は前記第２ダイと結合する前記第１ダイを有するダイシング工程；
を有する方法。
【請求項１１】
前記決定工程が、特定閾値を超えるパネル位置の歩留まりを有するパネル位置の数を最大にするようにパネル位置を選択する選択工程を有し、
パネル位置の歩留まりとはパネル位置での機能する第２ダイの数を表す、
請求項１０に記載の方法。
【請求項１２】
前記の第２ウエハのパネル位置を多数のビンのうちの１に２値化する２値化工程をさらに有する方法であって、各ビンは前記パネル位置内で機能する第２ダイの対応するパターンに関連する、請求項１０に記載の方法。
【請求項１３】
前記第１ダイと前記第２ダイが共通の長さを共有し、かつ
前記Ｍ×Ｎのアレイが、前記アレイの長さのうちの少なくとも１について、少なくとも３のダイを有する、
請求項１０に記載の方法。
【請求項１４】
前記Ｍ×Ｎのアレイは、２×１のアレイ及び２×２のアレイからなるアレイの群から選択され、かつ
前記第１ダイと前記第２ダイはそれぞれ異なる長さを有する、請求項１０に記載の方法。
【請求項１５】
前記第１ウエハと前記第２ウエハはそれぞれ異なる長さを有する、請求項１０に記載の方法。
【請求項１６】
前記第２ダイがプロセッサ用ダイで、かつ
前記第１ダイがメモリ用ダイである、
請求項１０に記載の方法。
【請求項１７】
エレクトロニクス素子のアセンブリ方法であって：
複数の第１ダイを有する第１ウエハを、前記第１ダイのＭ×Ｎのアレイを有するパネルにダイシングする工程であって、Ｍ又はＮのいずれかは１である第１ダイシング工程；
前記パネルを１組の第２ダイを有する第２ウエハのパネル位置に結合してパネル積層体を形成する工程であって、前記パネル位置は前記第２ダイのＭ×Ｎのアレイを有する形成工程；及び
前記パネル位置を、前記パネルから得られる前記第１ダイを有する素子にダイシングする第２ダイシング工程；  
を有する方法。
【請求項１８】
前記第１ウエハを検査することで、機能する第１ダイを特定する検査工程；及び
機能するダイの割合が特定閾値未満である場合にパネルを破棄する破棄工程；
をさらに有する、請求項１７に記載の方法。
【請求項１９】
前記第２ウエハを検査することで、機能する第２ダイを特定する検査工程；及び
機能するダイの割合が特定閾値未満である場合にパネルを除去する除去工程；
をさらに有する、請求項１７に記載の方法。
【請求項２０】
前記第１ウエハを検査することで機能する第１ダイを特定し、かつ前記第２ウエハを検査することで機能する第２ダイを特定する工程；及び
前記パネル内の機能するダイと前記パネル位置の一致パターンに基づいて、パネル及び結合用の対応するパネル位置を選択する工程；
をさらに有する、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造の分野である。より詳細には、本発明は、垂直すなわち３次元（３Ｄ）集積を用いた半導体製造の分野である。
【背景技術】
【０００２】
半導体製造の分野では、３Ｄ集積は、既知の製造及びアセンブリ技術である。３Ｄ集積においては、２の異なる基板すなわちウエハから得られる素子又はダイが、パッケージング前に結合して１つになる。３Ｄ集積は、２（以上）のダイを収容するのに必要な領域を有利に節約して用いる。その結果、最終製品はより小型のものとなる。それに加えて３Ｄ集積は、従来の相互接続に関連する遅延の問題を緩和することによって、性能を改善される可能性を有する。３Ｄ技術についての１の課題は、第２ダイ上部への第１ダイの設置である。必要な位置設定すなわち位置合わせ精度に依存して、ダイ−ダイ間の位置設定過程は、最終製品のコストを大きく増大させる恐れがある。この意図しないコストを解決するため、“ウエハ−ウエハ”３Ｄ相互接続技術は、第１ウエハを直接第２ウエハに結合する。そしてその結合は、いずれかのウエハを個々の素子にダイシングする前に行われる。この実施例では、上述した位置設定のコストは、ウエハ全体で１回しか発生しない。その一方で、ウエハ−ウエハ結合は、少なくとも２の問題を有する。第１に、ウエハ−ウエハ結合がウエハ上で同一のステッピングサイズであることを意味する。その理由は、結合して１つになる２のダイが、第１ウエハから得られる一のダイが第２ウエハ上の対応するダイに対して位置合わせされるときに、第１ウエハ上のすべてのダイが、第２ウエハ上の全てのダイに対して位置合わせされるようにするためである。第１の制約に関する第２の問題は、ウエハ−ウエハ結合が、一のウエハ上に存在する既知の良好なダイを他のウエハ上に存在する既知の良好なダイに対して選択的に結合する能力を有していないことである。その結果、ウエハ−ウエハ結合は、一のウエハ上に存在する少なくともある程度良好なダイが、他のウエハ上に存在する劣悪なダイと結合することで、製造歩留まりを実効的に減少させる可能性が高い。よってウエハ−ウエハ結合は、製造歩留まりを犠牲にしてアセンブリコストを減少させる。
【０００３】
他方、第１ウエハが個々のダイにダイシングされ、続いてその個々のダイが第２ウエハに結合される“ダイ−ウエハ”アセンブリについては、アセンブリコストは高い。その理由は、各ダイについて、ダイ−ダイ位置合わせ／位置設定操作が必要となるからである。しかし製造歩留まりは高い。その理由は、第１ウエハから得られる良好なダイが、第２ウエハ上の良好なダイと選択的に結合できるからである。“ダイ−ダイ”アセンブリは、結合前に両ウエハを個々のダイにダイシングする他の方法である。ダイ−ダイアセンブリは実質的に、ダイ−ウエハアセンブリと同一の利点及び欠点を有する（つまり高製造歩留まりでかつ高アセンブリコスト）。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ダイ−ウエハ（及びダイ−ダイ）アセンブリに関する高アセンブリコストとウエハ−ウエハアセンブリに関する低製造歩留まりとの間での最適化を供することを試みる製造及びアセンブリ方法を実施することが望ましい。
【課題を解決するための手段】
【０００５】
一の態様では、３Ｄ集積法は、第１ウエハを、２以上のダイの“パネル”にダイシングする工程を有する。続いて第１ウエハから得られるパネルは、第２ウエハの領域に位置合わせされて、かつ結合される。それにより、パネル内の各ダイは、ウエハ上の対応するダイと結合する。多数のダイを有するパネルを用いることによって、上記の方法は、３Ｄ集積を実施するのに必要な位置設定の回数を減少させる。その一方で上記方法は、劣悪なダイを選り分けて、第１ウエハから得られる良好なダイを第２ウエハ内の良好なダイの位置に選択的に位置設定する能力を少なくともある程度保持する。パネル中のダイの数は、実施に関する詳細事項である。パネル中のダイの数が多いということは、パネル−ウエハ位置設定の回数が減るだけではなく、良好なダイと良好なダイとの位置合わせ能力がないことによる歩留まりが低下することをも意味する。よってパネル−ウエハ法は、位置設定回数及び歩留まりの制御が両方とも最大となるダイ−ウエハ法と、位置設定回数及び歩留まりの制御が両方とも最小となるウエハ−ウエハ法との間の中間的措置を表す。パネルの歩留まり及びサイズに依存して、パネル−ウエハ法は、良好な素子あたりのコストを最小にする可能性を示す。
【発明を実施するための最良の形態】
【０００６】
本発明は、添付の図による例示によって示されるが、その添付図によって限定されることはない。図中、同様の参照番号は同一の構成要素を指す。
【０００７】
当業者は、図中の構成要素が簡明を期すために図示され、かつ必ずしも正しい縮尺で図示されていないことを理解する。たとえば図中の構成要素の一部は、本発明の実施例をより良く理解してもらえるように、他の構成要素に対して誇張されている。
【０００８】
ここで図を参照すると、図１は第１ウエハ１００を図示している。ウエハ１００は、複数のダイ１０２を有する。図１に図示されているように、ダイ１０２は、パネル１０４−１、パネル１０４−２、パネル１０４−３など（一般的つまり総称として（複数の）パネル１０４と呼ばれる）からなる組にグループ化される。図示された実施例では、各パネル１０４は、ダイ１０２の３×２のアレイである。パネル中のダイの数及びパネルの構成は、実施形態に特有である。好適には、パネル１０４は、Ｍ×Ｎの長方形アレイである。ここでＭ及びＮは、１以上の整数で、かつＭとＮとの積は１よりも大きい。パネル中のダイの数は、Ｚ＝Ｍ×Ｎで定義される。
【０００９】
単純ゆえに望ましい一の実施例では、ダイ１０２を複数のパネル１０４にグループ化することは、静的すなわち一定している。この実施例では、ダイ１０２を対応するパネル１０４にグループ化することは、ウエハ間で変化しない。他の実施例では、ウエハ１００は、ダイをパネルにグループ化する前に、検査すなわち調査される。よってダイのパネルへのグループ化は、所定の基準に従って最適化することが可能である。一例として、ダイ１０２は、既知の良好なダイの位置に基づいて、動的にパネル１０４内でグループ化されることで、Ｘの良好なダイを含むパネル１０４の数を最大にして良い。ここでＸはＺ（パネル中のダイの数）以下であって良い。この実施例はさらなる処理資源を必要としているが、特定の歩留まり割合に伴ってパネル数が増大する可能性があるので、そのさらなる処理は正当化されると考えられる。
【００１０】
図２は、第１ウエハ１００から得られるパネル１０４と一緒に用いられることで垂直方向に集積したエレクトロニクス素子を実現する第２ウエハ２００を図示している。第２ウエハ２００は、複数の第２ダイ２００を有する。製造されるエレクトロニクス素子は、第１ウエハ１００から得られた第１ダイ１０２及び第２ウエハ２００から得られた第２ダイ２０２を有する。
【００１１】
図１及び図２に図示されているように第１ダイ１０２と第２ダイ２０２は、同一サイズを有する。しかしこれは、パネル−ウエハアセンブリ法にとって必須のことではない。第１ダイ１０２と第２ダイ２０２は、各異なる種類の素子（たとえばプロセッサとメモリ）及び各異なる技術（たとえばＣＭＯＳとバイポーラ）を表して良い。同様に、ウエハ１００とウエハ２００は、各異なる開始材料（たとえばバルクシリコン、シリコンＳＯＩ（絶縁体上の半導体）、ゲルマニウム、ＧａＡｓ等）であって良いし、かつ各異なる大きさ（たとえば３００ｎｍと２５０ｎｍ）であっても良い。
【００１２】
パネル−ウエハアセンブリは、歩留まりパターン（つまりパネル上の良好なダイと劣悪なダイのパターン）に依存して、ウエハ１００のパネル１０４を様々なビン又はカテゴリーに“２値化（ｂｉｎｎｉｎｇ）”する工程を有して良い。一例として、最小歩留まり基準が５／６である（つまり全パネル１０４は少なくとも５の良好なダイを含まなければならない）、図１に図示された３×２のパネル１０４を用いると、一の２値化方法は８の２値を有して良い。８の２値とは具体的には、６の良好なダイを含むパネル１０４についての第１ビン、２以上の劣悪なダイを含むパネル１０４についての拒否用ビン、及び、パネル１０４が１の劣悪ダイを含む場合における６の異なる可能な配置についての６のビンである。
【００１３】
パネルの歩留まりパターンに従ってそのパネルを２値化することで、パネル−ウエハアセンブリは、パネル１０４と、同一の歩留まりパターンを有する第２ウエハ２００の領域とを一致させて“ミスマッチ”の数を最小にすることによって、さらなる効率の上昇を実現できる。ミスマッチは、良好な第１ダイ１０２が劣悪な第２ダイ２０２と結合する、及びその逆のことが起こるときに生じる。２値化は、ウエハ１００がパネル１０４にダイシングされた後にもその２値化を維持する、及びその２値化されたパネル１０４を第２ウエハ２００上で位置合わせするために、さらなる操作及びデータ処理を行うことを意味する。しかし繰り返しになるが、このさらなる処理は、特定の用途では、コスト的に正当化されうる。本明細書において、同一の歩留まりパターンを有するということは、結合操作に用いられるウエハ２００の領域に対して正しい位置でパネル１０４を参照することを意味する。たとえば対面式の結合の場合では、アセンブリ用に反転させたパネル１０４は、パネル１０４が結合するウエハ２００の領域と同一の歩留まりパターンを有する。
【００１４】
ここで図３を参照すると、図１の第１ウエハ１００が複数のパネル１０４にダイシングされる一方で、第２ウエハ２００はそのままである。好適実施例では、パネル−ウエハアセンブリは、従来のダイ−ウエハ３Ｄ集積法で用いられる既存のアセンブリ装置を用いて実現される。そのようなものとして、既存のアセンブリ装置は、既存のダイ−ウエハ位置設定装置を含む既存のアセンブリ装置との相性を良くするため、Ｘ方向とＹ方向の両方の、パネル１０４のサイズを制約する恐れがある。閾値歩留まりをパネル１０４に課す実施例では、その閾値歩留まりを満たさないパネル１０４は破棄される。あるいはその代わりに、ダイ１００及び２００のサイズ及びコストに依存して、歩留まり閾値を満たさないが、少なくともある程度の数の良好なダイを有するパネル１０４は、従来のダイ−ウエハ法を用いてアセンブリされて良い。そのような実施例では、アセンブリのほとんどが、ダイを１つにする際の効果を最小にする、パネル−ウエハ法のバラエティであることが望ましい。
【００１５】
図４は、第２ウエハ２００の領域と結合するパネル１０４を概略的に表している。一の実施例では、第２ウエハ２００は、その良好なダイと劣悪なダイとを判断するための検査が行われない。係る実施例では、パネル１０４は、ミスマッチにかかわらず第２ウエハ１００と結合して良い。その際、唯一の目標は、ウエハ２００上でのダイ２０２の被覆を最大にすることである。第２ウエハ２００上を全てのダイ２０２で被覆するようにパネル１０４を配置することは不可能であるため、可能な限り多くのダイ２０２で第２ウエハ２００上を“被覆”するような最適被覆が探索されて良い。この実施例は、第２ウエハの歩留まりが安定でかつ高い（たとえば９５％を超えた値）用途に適していると考えられる。
【００１６】
他の実施例では、第２ウエハ２００は、ウエハマップ（ウエハ２００内での良好なダイの位置を表す情報）を生成するため、結合する前に検査される。一の方法では、パネル１０４は、一のウエハとその隣のウエハでの変化がない、一定すなわち静的パターン内で第２ウエハ２００と結合する。最も単純な実施例では、パネル１０４は、第２ウエハ２００上での良好なダイの位置にかかわらず、単純に第２ウエハ２００と結合する。この方法では、ウエハ２００の検査は依然として、どの結合対がパッケージされる必要がないのかを示唆することによって、有用な情報を供することができる。しかしその情報は、結合ミスマッチの数を減らすのには用いられない。
【００１７】
他の実施例では、第２ウエハ２００のウエハマップは、結合ミスマッチの数を減少させるのに用いられる。ウエハマップは、良好な“パネル位置”及び劣悪なパネル位置を識別するのに用いられて良い。ここでパネル位置（図４では参照番号２０４で示されている）とは、第２ウエハ２００上のＭ×Ｎのダイの群を指す。Ｍ×Ｎは、パネル１０４の大きさと同一の大きさを有する。パネル１０４が歩留まりフィルタ（つまり満たされなければパネル全体が拒否される閾値歩留まり）に服する方法と同様に、第２ウエハ２００のパネル位置２０４も同様に選り分けられて良い。一例として、少なくともＹのパネルのダイが機能することが示されなければ、第２ウエハ２００のパネル位置２０４は拒否されて良い。この実施例では、各第２ウエハ２００は、パネル位置２０４の静的アレイとして処理されて良い。各ウエハ２００について、“良好な”パネル位置と“劣悪な”パネル位置の数が、所望の選り分け閾値（たとえば２以上の劣悪ダイを含む全パネル位置２０４は劣悪パネル位置、というような）に基づくウエハマップから決定される。後続の結合処理中、パネル１０４は、第２ウエハ２００の良好なパネル位置２０４とのみ結合する。
【００１８】
上述したようなパネルの２値化を用いる実施例では、第２ウエハのパネルマップ２０４は、パネル１０４が２値化される方法と同一の方法で、ビンに分類されて良い。よってこの実施例では、パネル１０４は、同一ビン（つまり同一の良好なダイと劣悪なダイのパターンを有している）のパネル位置と結合することが好ましいだろう。この実施例は、２値化に基づいて、新たなデータベース記憶装置及び処理、並びにパネル１０４をパネル位置２０４に割り振るアルゴリズムが必要であることを意味しているが、その新たなデータ処理は、低ミスマッチの状態での高製造歩留まりによって正当化されうる。
【００１９】
第２ウエハ２００が静的にパネル位置２０４に分割されるか否かに関係なく、かつ２値化が用いられるか否かに関係なく、記載されているパネル−ダイアセンブリは、高アセンブリコスト及び高歩留まりを有するダイ−ウエハアセンブリと、低アセンブリコスト及び低歩留まりを有するウエハ−ウエハアセンブリとの、費用対効果の良い妥協案としての可能性を有する。
【００２０】
ここで図５に移ると、パネル−ウエハアセンブリ法の様々な実施形態が図示されている。図５では、その様々な実施形態が、第１ダイと第２ダイのサイズが一致しないそれぞれ異なる配置及びアセンブリのパネルを利用する能力を有するように強調されている。図５では、ウエハ５００は、図２の第２ウエハ２００及びダイ２０２と類似したダイ５０２の組を有する。
【００２１】
本明細書ではパネル積層体５１０と呼ばれる第１アセンブリ５１０が図５に図示されている。第１アセンブリ５１０では、３×１パネル５０４−１が、ウエハ５００のパネル位置５１４−１と結合している。このアセンブリでは、パネル５０４−１のダイ５０１−１及びウエハ５００のダイ５０２は１の長さを共有するが、それぞれの各対応する第２の長さは異なっている（つまりダイ５０１−１の幅はダイ５０２の幅と同一である）。この実施例は、Ｍ×１パネルへ拡張されて良く、また図から分かるようにＭ×Ｎへ拡張されても良い。ここでＮは３未満である。
【００２２】
図５はまた、パネル位置５１４−２と結合する２×１パネル５０４−２をも図示している。パネル５０４−２のダイ５０１−２は、ウエハ５００のダイ５０２と共通の長さを共有しない。この実施例では、パネル−ウエハアセンブリは、パネル５０４−２をパネル位置５１４−２の隣接するダイにまたがるように設置することによって実現される。この実施例は、ダイ５０２が互いに正しい位置に設けられるようにする方法（及び場合によってはウエハ５００が探索か、さもなければ検査される方法）に関して影響を有する一方で、この実施例は、それぞれサイズの異なるダイについてパネル−ウエハ法を用いる能力を有利に含む。このアセンブリを拡張する様子が、パネル５０４−３及びパネル位置５１４−３によって示されている。ここでは、２×２のパネル５０４−３は、パネル５１４−３と結合する。パネル５０４−３のダイ５０１−３は、ダイ５０２とは異なるサイズを有する（つまりダイ５０２とダイ５０１−３とは共通の長さを共有しない）。これらの実施例は、Ｍ×Ｎのパネルについてそれぞれ異なるサイズのダイを用いる能力を図示している。ここでＭ及びＮは３未満である。Ｍ又はＮが２より大きなパネルについては、そのパネル中でのダイは、対応するパネル位置でのダイと共通の長さを共有しなければならない（なぜなら２より大きなサイズのパネルについては、パネル間をまたいで設置することができないためである）。
【００２３】
よって図５は、パネル−ウエハアセンブリを各異なる長さを有するダイに拡張する能力を強調している。それに加えて、図５は、第１の３×１パネル５０４−４と第２の３×１パネル５０４−５が両方とも、ウエハ５００の単一パネル位置５１４−４に結合する実施例を図示している。この実施例では、第１パネル５０４−４は、パネル５０４−５とは異なるパネル位置５１４−４の領域と結合する。この実施例は、１対のダイを結合して１つにする能力を、３以上のダイについて拡張する。一例として、システム・オン・チップ（ＳＯＣ）素子は、メモリ５０４−４及びデジタル信号プロセッサパネル５０４−５を汎用プロセッサパネル位置５１４−４に結合することによってアセンブリされて良い。
【００２４】
上述のアセンブリ処理は、図６のアセンブリ方法のフローダイヤグラムによって図示されている。図６に図示されているアセンブリ法６００の実施例は、最高の製造歩留まり（つまり機能上のミスマッチの数を最小にする）を実現することを意図した複数の任意の工程を有する。特に第１ウエハ又は第２ウエハでの歩留まりは十分予測可能であり、かつ十分に高い場合には、方法６００の他の実施例は、これらの任意工程のうちの１以上を省略して良い。その場合には、歩留まりの予測がしにくいウエハ上、又は歩留まりが低いウエハ上のダイについてのみ検査を行うことが有利と考えられる。しかし第１ウエハと第２ウエハの歩留まりが両方とも特定閾値を超えることが予想される場合には、いずれかのウエハを検査するのは非生産的なコストとなるだろう（つまり検査は、相当のアセンブリ処理を排除することによって検査自身のコストを正当化することができない）。いずれのウエハも検査されなければ、“目をつぶった状態”でのウエハ−ウエハ結合が最も費用対効果の良い（つまり位置合わせコストが最も小さい）方法である。
【００２５】
図６に図示されている実施例では、アセンブリ方法６００は、第１ウエハ１００を検査することで機能するダイ１０２と機能しないダイ１０２の位置を決定する工程（ブロック６０２）を有する。上述したように、パネル−ウエハアセンブリが機能上のミスマッチを減少させた状態で製造歩留まりを増大させる場合にのみ、ウエハ−ウエハアセンブリに対してパネル−ウエハアセンブリのアセンブリコストが高くなることが正当化される。そのようなものとして、パネル−ウエハアセンブリは、少なくとも１のウエハ、及びおそらくは両方を検査することを意味する。
【００２６】
図６に図示されているアセンブリ方法６００は、検査されたウエハ１００をＭ×Ｎのダイ１０２からなるパネル１０４に分割する工程（ブロック６０４）をさらに有する。ここでＭ及びＮは、用途間での変化がない整数である。ウエハ１００のパネル１０４への分割は、静的（つまりウエハ１００上のパネル１０４の位置がウエハ間で変化しない）、又は動的に行われて良い。動的に分割を行うとは、たとえば“パネル化（ｐａｎｅｌｉｚａｔｉｏｎ）が行われることで、特定の閾値歩留まりを超えるパネル数を最大にする方法のようなものである。
【００２７】
ブロック６０４でのパネル化の後、方法６００の図示された実施例は、任意の処理を有する。その任意の処理では、ブロック６０４で特定されたパネル１０４は、ブロック６０５で、各パネル１０４中の機能するダイ１０２と機能しないダイ１０２のパターンを表すビンに分類される。ブロック６０５は、第１ウエハ１００上の機能するダイと第２ウエハ２００上の機能するダイとの最適な一致を実現する実施例において用いられて良い。
【００２８】
検査、パネル化及び第１ウエハ１００の２値化又は分類後、ウエハ１００は、パネル１０４にダイシングされる（ブロック６０６）。実施形態に依存して、方法６００は、パネル１０４の各異なるビンが識別可能である実施例において、パネル１０４を互いに区別する能力を供することができる。
【００２９】
方法６００の図示された実施例は、第２ウエハ２００を検査することで、第２ウエハ上の良好なダイ１０２と劣悪なダイ１０２の位置を表すウエハマップを生成する工程（ブロック６０８）をさらに有する。先述したように、方法６００の他の実施例は、特に第２ウエハ２００の歩留まり及び歩留まりパターンが予測可能である場合には、第２ウエハ２００の検査を省略して良い。
【００３０】
第２ウエハ２００の検査に続き、第２ウエハは、ブロック６０４で第１ウエハ１００がパネル１０４に分割されたようにして、パネル位置２０４に分割されて良い（ブロック６１０）。ブロック６０４同様に、ブロック６１０の分割処理は、良好なダイと劣悪なダイのパターンに静的又は動的に基づいて良い。ブロック６１０の分割処理は、ウエハ１００から得られたパネル１０４との結合に適するパネル位置を特定することを意図している。この処理は、良好なパネル位置２０４（良好なパネル１０４が結合するパネル位置）及び劣悪なパネル位置（パネルが結合しないパネル位置）を特定する工程を有して良い。その後、第２ウエハ２００は、ビンに分類されて良い（ブロック６１２）。そのビンは、第１ウエハ１００が分類された如何なるビンに対応することが好ましい。
【００３１】
最後にブロック６１４では、選り分けられたパネル１０４は、ウエハ２００の特定されたパネル位置２０４と選択的に結合する。好適実施例では、パネル位置２０４にパネル１０４が結合することで、機能上のミスマッチの数は、検査せずに行われたウエハ−ウエハアセンブリ場合よりも少なくなる。しかも、パネル−ウエハアセンブリを用いて実現可能な機能上のミスマッチが減少することで、ウエハの検査、その結果生成されたデータの処理、及びパネルの処理に係るコストの増大は正当化されると推定される。
【００３２】
以上をまとめると、記載されたアセンブリ法は、究極の方法であるウエハ−ウエハ結合と伝統的なダイ−ウエハアセンブリとの間での解決策を提供する。ウエハ−ウエハ結合では、製造歩留まりが不必要なまでに犠牲となり、かつ望ましくない制約が個々の構成要素のダイのサイズに課せられる。また伝統的なダイ−ウエハアセンブリでは、アセンブリコストは望ましくないほどに高い。本発明は特定の実施例を参照しながら説明された。しかし当業者は、「特許請求の範囲」の請求項に記載された本発明の技術的範囲から逸脱することなく様々な修正型及び変化型が可能であることを理解する。たとえば第１ウエハ及び第２ウエハのウエハ直径は、実施形態に依存して変化して良い。また製造物の種類及び２（以上）の技術の種類はそれぞれ異なっていて良い。さらに本発明は、第２ウエハ上に第１ウエハから得られたアセンブリパネルとして記載されているが、一部のパネルが、第１ウエハと同一型の他のウエハから得られて良いことに留意して欲しい。従って明細書及び図は、本発明を限定するものではなく例示であるとみなすべきである。全ての修正型は、本発明の技術的範囲内に含まれるものと解される。
【００３３】
他の利点及び問題に対する解決策は、特定実施例によって上述された。しかし利点、長所、及び問題に対する解決策、並びに、利点、長所、及び問題に対する解決策を生じさせることのできる（複数の）要素は、請求項の重要、必要、若しくは必須の特徴又は要素として構成されていない。
【図面の簡単な説明】
【００３４】
【図１】本発明によるアセンブリ法での使用に適した第１ウエハを図示している。
【図２】本発明によるアセンブリ法での使用に適した第２ウエハを図示している。
【図３】本発明の実施例に従って、図１の第１ウエハを多数のダイ“パネル”にダイシングする工程を図示している。
【図４】本発明の実施例に従って、図３のパネルを図２の第２ウエハに結合する工程を図示している。
【図５】本発明のウエハアセンブリへのパネルの様々な実装を図示している。
【図６】本発明の一実施例によるアセンブリ法のフローダイヤグラムである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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