(57)【要約】  コンピュータ断層撮影及び他の撮像用途のための背面照射式フォトトランジスタ・アレイ。画素当たり１つの光センサとトランジスタとを有する、又は、画素当たり複数の光センサとトランジスタとを有する、バイポーラトランジスタ及び接合型ＦＥＴを使用した実施形態が開示される。
2009533870.tif 000002
【特許請求の範囲】
【請求項１】
第１側及び第２側を有する第１導電型の基板を備え、
前記基板の前記第１側に、
前記基板よりも高い導電率を有する前記第１導電型の分離領域マトリックスと、
前記分離領域マトリックス内に分散配置された第２導電型の第１領域と、
前記分離マトリックス内の前記第１導電型のコレクタ領域と、
前記分離領域マトリックス内の、前記第１領域と前記コレクタ領域とに接触している前記第２導電型のベース領域と、
前記分離領域マトリックス内の、前記ベース領域に接触している前記第１導電型のエミッタ領域と、
前記エミッタ領域に電気的に結合されたコンタクト領域と、前記分離領域及び前記コレクタ領域に電気的に結合されたコンタクト領域と、が形成され、
前記基板の前記第２側は、前記基板よりも高い導電率を有しかつ前記コレクタ領域と前記分離領域マトリックスとに電気的に結合された前記第１導電型の層を有し、
前記コレクタ領域は前記分離領域に接触し、前記コレクタ領域は前記分離領域を通じてコンタクト領域に電気的に結合される、フォトトランジスタ・アレイ。
【請求項２】
前記分離領域は、前記基板の第１面から前記基板の前記第２側の前記基板よりも高導電率の前記第１導電型の前記層まで延びる請求項１に記載のアレイ。
【請求項３】
前記基板の前記第２側の前記基板より高導電率の前記第１導電型の前記層は、前記分離領域を通じて前記コレクタ領域に電気的に結合される請求項２に記載のアレイ。
【請求項４】
前記分離領域は前記第１側から前記基板の内部に拡散される請求項２に記載のアレイ。
【請求項５】
前記分離領域は、前記第１側及び前記第２側の両方から前記基板の内部に拡散される請求項２に記載のアレイ。
【請求項６】
第１側及び第２側を有する第１導電型の基板を備え、
前記基板の前記第１側に、
前記基板よりも高い導電率を有する前記第１導電型の分離領域マトリックスと、
前記分離領域マトリックス内に分散配置された第２導電型の第１領域と、
前記分離マトリックス内の前記第１導電型のコレクタ領域と、
前記分離領域マトリックス内の、前記第１領域と前記コレクタ領域とに接触している前記第２導電型のベース領域と、
前記分離領域マトリックス内の、前記ベース領域に接触している前記第１導電型のエミッタ領域と、
前記エミッタ領域に電気的に結合されたコンタクト領域と、前記分離領域及び前記コレクタ領域に電気的に結合されたコンタクト領域と、が形成され、
前記基板の前記第２側は、前記基板よりも高い導電率を有しかつ前記コレクタ領域と前記分離領域マトリックスとに電気的に結合された前記第１導電型の層を有し、
するフォトトランジスタ・アレイであって、
前記第２導電型の前記第１領域は前記分離領域に接触しない、フォトトランジスタ・アレイ。
【請求項７】
前記第１導電型はＮ型であり、前記第２導電型はＰ型である請求項１に記載のアレイ。
【請求項８】
前記第１導電型はＰ型であり、前記第２導電型はＮ型である請求項１に記載のアレイ。
【請求項９】
前記分離領域マトリックスは画素領域のアレイを規定し、各画素領域は各画素領域内に１つの第１領域と、１つのコレクタ領域と、１つのベース領域と、１つのエミッタ領域とを有し、各画素のための前記コンタクト領域は、前記それぞれの画素領域内で前記エミッタ領域に電気的に結合されている請求項１に記載のアレイ。
【請求項１０】
第１側及び第２側を有する第１導電型の基板を備え、
前記基板の前記第１側に、
前記基板よりも高い導電率を有する前記第１導電型の分離領域マトリックスと、
前記分離領域マトリックス内に分散配置された第２導電型の第１領域と、
前記分離マトリックス内の前記第１導電型のコレクタ領域と、
前記分離領域マトリックス内の、前記第１領域と前記コレクタ領域とに接触している前記第２導電型のベース領域と、
前記分離領域マトリックス内の、前記ベース領域に接触している前記第１導電型のエミッタ領域と、
前記エミッタ領域に電気的に結合されたコンタクト領域と、前記分離領域及び前記コレクタ領域に電気的に結合されたコンタクト領域と、が形成され、
前記基板の前記第２側は、前記基板よりも高い導電率を有しかつ前記コレクタ領域と前記分離領域マトリックスとに電気的に結合された前記第１導電型の層を有し、
前記分離領域マトリックスは画素領域のアレイを区画し、各画素領域は各画素領域内に複数の第１領域と、複数の等しい数のコレクタ領域と、複数の等しい数のベース領域と、複数の等しい数のエミッタ領域とを有し、各画素のための前記コンタクト領域は、前記それぞれの画素領域内で前記全てのエミッタ領域に電気的に結合されている、フォトトランジスタ・アレイ。
【請求項１１】
第１側及び第２側を有する第１導電型の基板を備え、
前記基板の前記第１側に、
前記基板よりも高い導電率を有する前記第１導電型の分離領域マトリックスと、
前記分離領域マトリックス内に分散配置された第２導電型の第１領域と、
前記分離領域マトリックス内の、前記第１領域に接触している前記第１導電型のボトム・ゲート領域と、
前記ボトム・ゲート領域の上の、前記第２導電型の相互接続チャネル領域で分離された前記第２導電型のソース領域及びドレイン領域と、
前記チャネル領域の上方の、前記ボトム・ゲートに接触している前記第１導電型のトップ・ゲート領域と、
前記第１領域電気的と、前記ドレイン領域と、前記分離領域及び前記ソース領域とに電気的に結合されたコンタクト領域と、が形成され、
前記基板の前記第２側は、前記基板よりも高い導電率を有しかつ前記ドレイン領域と前記分離領域マトリックスとに電気的に結合された前記第１導電型の層を有し、
前記ドレイン領域は前記分離領域に接触し、前記ドレイン領域は前記分離領域を通じてコンタクト領域に電気的に結合されている、フォトトランジスタ・アレイ。
【請求項１２】
前記分離領域は、前記基板の第１面から前記基板の前記第２側の前記基板より高導電率の前記第１導電型の前記層まで延びる請求項１１に記載のアレイ。
【請求項１３】
前記基板の前記第２側の前記基板より高導電率の前記第１導電型の前記層は、前記分離領域によって前記ドレイン領域に電気的に結合されている、請求項１２に記載のアレイ。
【請求項１４】
前記分離領域は、前記第１側から前記基板の内部に拡散される請求項１２に記載のアレイ。
【請求項１５】
前記分離領域は、前記第１側と前記第２側の双方から前記基板の内部に拡散される請求項１２に記載のアレイ。
【請求項１６】
第１側及び第２側を有する第１導電型の基板を備え、
前記基板の前記第１側に、
前記基板よりも高い導電率を有する前記第１導電型の分離領域マトリックスと、
前記分離領域マトリックス内に分散配置された第２導電型の第１領域と、
前記分離領域マトリックス内の、前記第１領域に接触している前記第１導電型のボトム・ゲート領域と、
前記ボトム・ゲート領域の上の、前記第２導電型の相互接続チャネル領域で分離された前記第２導電型のソース領域及びドレイン領域と、
前記チャネル領域の上方の、前記ボトム・ゲートに接触している前記第１導電型のトップ・ゲート領域と、
前記第１領域と、前記ドレイン領域と、前記分離領域及び前記ソース領域とに電気的に結合されたコンタクト領域と、が形成され、
前記基板の前記第２側は、前記基板よりも高い導電率を有しかつ前記ドレイン領域と前記分離領域マトリックスとに電気的に結合された前記第１導電型の層を有し、
前記第２導電型の前記第１領域は前記分離領域に接触しない、フォトトランジスタ・アレイ。
【請求項１７】
前記第１導電型はＮ型であり、前記第２導電型はＰ型である請求項１１に記載のアレイ。
【請求項１８】
前記第１導電型はＰ型であり、前記第２導電型はＮ型である請求項１１に記載のアレイ。
【請求項１９】
第１側及び第２側を有する第１導電型の基板を備え、
前記基板の前記第１側に、
前記基板よりも高い導電率を有する前記第１導電型の分離領域マトリックスと、
前記分離領域マトリックス内に分散配置された第２導電型の第１領域と、
前記分離領域マトリックス内の、前記第１領域に接触している前記第１導電型のボトム・ゲート領域と、
前記ボトム・ゲート領域の上の、前記第２導電型の相互接続チャネル領域で分離された前記第２導電型のソース領域及びドレイン領域と、
前記チャネル領域の上方の、前記ボトム・ゲートに接触している前記第１導電型のトップ・ゲート領域と、
前記第１領域と、前記ドレイン領域と、前記分離領域及び前記ソース領域とに電気的に結合されたコンタクト領域と、が形成され、
前記基板の前記第２側は、前記基板よりも高い導電率を有しかつ前記ドレイン領域と前記分離領域マトリックスとに電気的に結合された前記第１導電型の層を有し、
前記分離領域マトリックスは画素領域のアレイを区画し、各画素領域は各画素領域内に１つの第１領域と、１つのボトム・ゲート領域と、１つのソース領域と、１つのドレイン領域と、１つのトップ・ゲート領域とを有し、各画素のための前記コンタクト領域は前記それぞれの画素領域内で前記ソース領域に電気的に結合される、フォトトランジスタ・アレイ。
【請求項２０】
第１側及び第２側を有する第１導電型の基板を備え、
前記基板の前記第１側に、
前記基板よりも高い導電率を有する前記第１導電型の分離領域マトリックスと、
前記分離領域マトリックス内に分散配置された第２導電型の第１領域と、
前記分離領域マトリックス内の、前記第１領域に接触している前記第１導電型のボトム・ゲート領域と、
前記ボトム・ゲート領域の上の、前記第２導電型の相互接続チャネル領域で分離された前記第２導電型のソース領域及びドレイン領域と、
前記チャネル領域の上方の、前記ボトム・ゲートに接触している前記第１導電型のトップ・ゲート領域と、
前記第１領域と、前記ドレイン領域と、前記分離領域及び前記ソース領域に電気的に結合されたコンタクト領域と、が形成され、
前記基板の前記第２側は、前記基板よりも高い導電率を有しかつ前記ドレイン領域と前記分離領域マトリックスとに電気的に結合された前記第１導電型の層を有し、
前記分離領域マトリックスは画素領域のアレイを規定し、各画素領域は各画素領域内に複数の第１領域と、複数のボトム・ゲート領域と、複数のソース領域と、複数のドレイン領域と、複数のトップ・ゲート領域とを有し、各画素のための前記コンタクト領域は前記それぞれの画素領域内で前記複数のソース領域に電気的に結合される、フォトトランジスタ・アレイ。
【発明の詳細な説明】
【関連出願】
【０００１】
（関連出願の相互引用）
本出願は、２００６年４月１２日出願の米国仮特許出願第６０／７９１３３３号及び２００７年２月２３日出願の米国仮特許出願第６０／９０２９８６号の利益を主張する。
【技術分野】
【０００２】
本発明はフォトトランジスタ・アレイの分野に関するものである。
【背景技術】
【０００３】
撮像検出器（例えば、コンピュータ断層撮影（ＣＴ）スキャナ検出器）の一部として、検出器アレイがあり、この検出器アレイは、Ｘ線放射を可視光に変換する１次元又は２次元シンチレータ・アレイと、上記シンチレータ・アレイに整合しこれに取り付けられた１次元又は２次元光検出器アレイとを含む。光検出器アレイは、単一のシリコン・ダイの上に規則的な１次元又は２次元マトリックスに配列された何十万個というＰＩＮフォトダイオードを使用した背面照射式フォトダイオード・アレイの形態である。背面照射式ＰＩＮフォトダイオード・アレイは、導電性エポキシを備えた金スタッドバンプ、又は、はんだバンプを介して回路基板に取り付けられたフリップチップ・ダイである。また、他のフリップチップ・ダイ取付け方法も使用できる。下流の電子回路がＰＩＮフォトダイオードの出力をプリアンプの入力に接続するが、通常、各ＰＩＮフォトダイオードはその固有のプリアンプに接続される。現在のところ、ＣＴスキャナのための光検出器は画素内増幅アーキテクチュアを使用していないので、プリアンプを各光検出器画素の中に一体化させることは、（例えばノイズ性能の改良や電力消費などの）システム性能にある種の優位性をもたらす。
【０００４】
異なる種類の光受容器を、検出された信号の初期増幅の機能を遂行するトランジスタと一体化した光検出器アレイについて説明している多くの刊行物がある。様々なこれらの刊行物は前面照射式アレイを説明している。いくつかの研究は背面照射式のオプションを備えた構造を提示している。しかし、これらは主にＧａＡｓベースの構造であり、それらの特性と設計特徴のために医学的撮像用途に使用できない。現在のところ、出力を増幅するためのフロントエンド電子回路と一体化された入手可能なＳｉベースの背面照射式光検出器アレイは、アレイの各画素の直接アドレス指定を行わないＣＣＤ及びＣＭＯＳ構造を主に使用している。
【０００５】
かなり多くの公表された研究が、ＰＩＮフォトダイオードと一体化されたバイポーラトランジスタ及び接合型ＦＥＴの構造上の特徴と動作原理を探求している。バイポーラトランジスタの場合は、通常、ＮＰＮトランジスタのベースをＮ型基板上に作られたＰＩＮフォトダイオードのアノードに接続することによって一体化が行われる。Ｐ型基板の上に作られたフォトダイオードの場合は、ＰＮＰトランジスタのベースはフォトダイオードのカソードに接続される。
【０００６】
ＰＩＮフォトダイオードと一体化された接合型ＦＥＴについては、いくつかの異なる構造が提案された。それらの構造は、ＰチャネルＦＥＴかＮチャネルＦＥＴを使用し、デプレッション・モードかエンハンスメント・モードのいずれかで動作できる。（光）電流積分型増幅器や（光）電荷積分型増幅器は最近の１０年間に実現されたものである。
【発明を実施するための最良の形態】
【０００７】
本発明は、米国特許第６７６２４７３号及び「Ｔｈｅ  ｓｔｒｕｃｔｕｒｅ  ａｎｄ  ｐｈｙｓｉｃａｌ  ｐｒｏｐｅｒｔｉｅｓ  ｏｆ  ｕｌｔｒａ−ｔｈｉｎ，ｍｕｌｔｉ−ｅｌｅｍｅｎｔ  Ｓｉ  ｐｉｎ  ｐｈｏｔｏｄｉｏｄｅ  ａｒｒａｙｓ  ｆｏｒ  ｍｅｄｉｃａｌ  ｉｍａｇｉｎｇ  ａｐｐｌｉｃａｔｉｏｎｓ」（Ｂ．Ｔａｂｂｅｒｔら、Ｍｅｄｉｃａｌ  Ｉｍａｇｉｎｇ  ２００５：Ｐｈｙｓｉｃｓ  ｏｆ  Ｍｅｄｉｃａｌ  Ｉｍａｇｉｎｇ、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＳＰＩＥ、５７４５（ＳＰＩＥ  Ｂｅｌｌｉｎｇｈａｍ、ＷＡ、２００５）、１１４６〜１１５４頁）の中で最近説明した背面照射式ＳｉＰＩＮフォトダイオード・アレイの構造の中に、トランジスタを一体化することを提案するものである。本発明のフォトトランジスタ・アレイは、米国特許第６７６２４７３号、米国特許出願第２００３／０２０９６５２号及び米国特許第６７０７０４６号の背面照射式ＰＩＮフォトダイオード・アレイを作るために使用されたＳｉ基板と類似の、相対的に高い抵抗率のＳｉ基板の上に作ることができる。本発明は、フォトトランジスタ・アレイに関する２つのオプション、すなわち、
１）ＰＩＮフォトダイオードと一体化されたバイポーラトランジスタ、
２）ＰＩＮフォトダイオードと一体化された接合型ＦＥＴ
を説明する。
【０００８】
撮像用途に有用なアレイを構築するために、背面照射式ＰＩＮフォトダイオードを備えた同一のＳｉ基板の上にトランジスタを集積する多くの可能な方法が存在することに留意されたい。それらの解決手法は本説明で提示される解決策に限定されないが、類似した原理を使用するものである。
【０００９】
Ｉ．バイポーラトランジスタ−ＰＩＮフォトダイオード背面照射式アレイ
高抵抗率Ｓｉウェーハの上に作られたアレイ要素の構造を図１に示す。本構造は、米国特許第６７６２４７３号で説明した分離拡散壁４と深い活性領域アノード拡散２とを残しておくことができる。しかし、活性領域拡散は必ずしも深くある必要はなく、浅い活性領域拡散も本発明の実施形態と考えられる。同じことは、隣接したセル間の分離拡散についてもあてはまり、この拡散は浅いものでよく、全体のダイを通して浸み込まなくてもよい。図１のＰＩＮフォトダイオード・アレイ構造の特徴は、バイポーラトランジスタと一体化されていることである。バイポーラトランジスタのベース１１は、同一の材料タイプ（例示のＮＰＮトランジスタについてはＰ型）の拡散をオーバーラップさせることによって、フォトダイオードのアノード２に電気的に接続される。基板１と同一の材料タイプで形成されるコレクタ１０は、フォトダイオードのカソード３及びＮ+分離４と共通であり、これらは全て、同一の材料タイプ（図ではＮ型）の拡散をオーバーラップさせている。エミッタ１２はフォトトランジスタの出力部で、下流の電子回路への接続となっている。図１に示した構造についての可能な概略回路図が、Ｎ型Ｓｉ基板及びＮＰＮバイポーラトランジスタに関する図２に示されている。酸化膜パッシベーション層３０がシリコンの上面に施される。図１は領域２へのコンタクトを示すことに留意されたい。これは任意であり適切に機能しているアレイに必須ではない。
【００１０】
本発明のバイポーラトランジスタ−ＰＩＮフォトダイオード・アレイは、背面照射システムの用途のために単一のＳｉチップ上に設計される。光検出器チップは、画素当たり１つ又は複数のパッドを使用して下流の電子回路に取り付けられるフリップチップ・ダイとすることができる。図１のバイポーラＮＰＮトランジスタ−ＰＩＮフォトダイオード・アレイについては、１つの信号パッド２３がトランジスタのエミッタに接続される。コレクタ／カソード・パッド２２は、文献で説明した構造と類似のカソード分離壁の交差部の中に形成させることができる（米国特許第６７６２４７３号及び「Ｔｈｅ  ｓｔｒｕｃｔｕｒｅ  ａｎｄ  ｐｈｙｓｉｃａｌ  ｐｒｏｐｅｒｔｉｅｓ  ｏｆ  ｕｌｔｒａ−ｔｈｉｎ，ｍｕｌｔｉ−ｅｌｅｍｅｎｔ  Ｓｉ  ｐｉｎ  ｐｈｏｔｏｄｉｏｄｅ  ａｒｒａｙｓ  ｆｏｒ  ｍｅｄｉｃａｌ  ｉｍａｇｉｎｇ  ａｐｐｌｉｃａｔｉｏｎｓ」（Ｂ．Ｔａｂｂｅｒｔら、Ｍｅｄｉｃａｌ  Ｉｍａｇｉｎｇ  ２００５：Ｐｈｙｓｉｃｓ  ｏｆ  Ｍｅｄｉｃａｌ  Ｉｍａｇｉｎｇ、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＳＰＩＥ、５７４５（ＳＰＩＥ  Ｂｅｌｌｉｎｇｈａｍ、ＷＡ、２００５）、１１４６〜１１５４頁）を参照されたい）。トランジスタのエミッタ−コレクタバイアスであり同時にフォトダイオードの逆バイアスであるバイアスが、コレクタ／カソード・パッドに印加される。診断のためだけに使用されるアノード／ベース・パッド２１を接続することもできるが、又は削除してもよい。
【００１１】
フォトダイオードのリーク電流を最小にするために、スタート材料の抵抗率は、裸のＰＩＮフォトダイオード・アレイの場合よりも低くできる。また、フォトダイオードのリーク電流は、トランジスタ感度を決定するトランジスタのベース電流でもあることに留意されたい。
【００１２】
図１に示したバイポーラトランジスタ−ＰＩＮフォトダイオード・アレイ構造は、スタート材料としてＮ型Ｓｉ基板を仮定する。Ｐ型基板も使用可能であり、異なる極性のバイポーラトランジスタを備えた類似の構造が実現できる。
【００１３】
Ｓｉ基板厚さは１５０μｍ以下とすることができるが、本発明の範囲においては基板厚さに関する物理的制限はない。基板厚さは、アレイ要素のいくつかの機能パラメータに影響を与える可能性がある。
【００１４】
本発明のバイポーラトランジスタ−ＰＩＮフォトダイオード・アレイは、ＣＴや他の撮像用途にとって重要であるいくつかの利点を有する。これらの利点は、低い出力（エミッタ／ベース接合）キャパシタンス、（裸のＰＩＮフォトダイオード・アレイに比較して１００倍より大きな）高利得、及び（「Ｕｌｔｒａ−ｔｈｉｎ，ｔｗｏ  ｄｉｍｅｎｓｉｏｎａｌ，ｍｕｌｔｉ−ｅｌｅｍｅｎｔ  Ｓｉ  ｐｉｎ  ｐｈｏｔｏｄｉｏｄｅ  ａｒｒａｙ  ｆｏｒ  ｍｕｌｔｉｐｕｒｐｏｓｅ  ａｐｐｌｉｃａｔｉｏｎｓ」、（Ｒ．Ｍｅｔｚｌｅｒら、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｐｈｏｔｏｄｅｔｅｃｔｏｒ  ２００４、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＳＰＩＥ、５３５３（ＳＰＩＥ  Ｂｅｌｌｉｎｇｈａｍ、ＷＡ、２００４）、１１７〜１２５頁）で最近報告されたＰＩＮフォトダイオード・アレイの応答時間に匹敵する）高速な応答時間を含む。
【００１５】
II．接合型ＦＥＴ−ＰＩＮフォトダイオード背面照射式アレイ
高抵抗率Ｓｉウェーハの上に作られた接合型ＦＥＴ−ＰＩＮフォトダイオード・アレイの構造を図３に示す。当然ながら、隣接する画素間の分離拡散４（図３の深いカソード拡散）は米国特許第６７６２４７３号の設計に組み込まれている。また、活性領域拡散２（米国特許第６７６２４７３号でも説明されている図３のアノード拡散）も構造の一部である。分離拡散及び活性領域注入／拡散の双方とも必ずしも深くある必要がないことに留意されたい。浅い拡散も接合型ＦＥＴと一体化させることができ、したがって、本発明の代替の実施形態と考えられる。
【００１６】
図３のトランジスタ構造は、エンハンスメント・モードかデプレッション・モードのいずれかで動作するＮチャネル接合型ＦＥＴである。エンハンスメント・モードは、小さな光信号に対してより優れた感度となることに留意されたい。図３で、接合型ＦＥＴのゲート１６、１５は（Ｐ型拡散をオーバーラップさせることによって）フォトダイオードのアノード２と共通であり、ドレイン１４は（共にＮ型のオーバーラップした拡散である）フォトダイオードのカソード３と共通である。この接合型ＦＥＴ構造は、接合型ＦＥＴのためのボトム・ゲート１６として働く深く均一なＰ型拡散を適用することによって生成される。次いで、接合型ＦＥＴのＮ型チャネルを生成するソースとドレインＮ型拡散１３、１４が形成される。最後に、トップ・ゲート１５として働くＰ型注入が行われる。トップ・ゲート注入は、接合型ＦＥＴのデプレッション・モード動作かエンハンスメント・モード動作のいずれかを要望に応じて実現するために十分に深く打ち込まれる。図３は、領域２及びトップ・ゲート領域１５上のコンタクトを示す。これらのコンタクトは任意であり、適切に機能するアレイに必ずしも必要でない。可能な概略回路図を図４に示す。
【００１７】
バイポーラトランジスタ−ＰＩＮフォトダイオード・アレイの場合と同様に、本発明の接合型ＦＥＴ−ＰＩＮフォトダイオード・アレイは、背面照射システムの用途のために単一のＳｉチップ上に設計される。光検出器チップは、画素当たり１つ又は複数のパッドを使用して下流の電子回路に取り付けられるフリップチップ・ダイとすることができる。図３の接合型ＦＥＴ−ＰＩＮフォトダイオード・アレイに関しては、アレイの各画素に関する単一の信号パッドは、トランジスタのソース１３に接続されたパッドである。また、このソースは、シリコンの内でも外でもよい図４のゲート抵抗ＲGによってトップ・ゲートに接続される。抵抗値は、ＰＩＮフォトダイオードのアノードによって光電流が収集されたときにこの抵抗がトランジスタのトップ・ゲートに適切な動作電位を供給すべきことを考慮して選択される。いくつかの用途では、この抵抗を削除して抵抗値を無限大にすることもできる。ドレイン／カソード・パッド２２は、文献で説明した構造と類似のカソード分離壁の交差部に形成できる（米国特許第６７６２４７３号及び「Ｔｈｅ  ｓｔｒｕｃｔｕｒｅ  ａｎｄ  ｐｈｙｓｉｃａｌ  ｐｒｏｐｅｒｔｉｅｓ  ｏｆ  ｕｌｔｒａ−ｔｈｉｎ，ｍｕｌｔｉ−ｅｌｅｍｅｎｔ  Ｓｉ  ｐｉｎ  ｐｈｏｔｏｄｉｏｄｅ  ａｒｒａｙｓ  ｆｏｒ  ｍｅｄｉｃａｌ  ｉｍａｇｉｎｇ  ａｐｐｌｉｃａｔｉｏｎｓ」（Ｂ．Ｔａｂｂｅｒｔら、Ｍｅｄｉｃａｌ  Ｉｍａｇｉｎｇ  ２００５：Ｐｈｙｓｉｃｓ  ｏｆ  Ｍｅｄｉｃａｌ  Ｉｍａｇｉｎｇ、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＳＰＩＥ、５７４５（ＳＰＩＥ  Ｂｅｌｌｉｎｇｈａｍ、ＷＡ、２００５）、１１４６〜１１５４頁））。接合型ＦＥＴのＮチャネル・バイアスであり同時にフォトダイオードの逆バイアスであるバイアスが、ドレイン／カソード・パッドに印加される。トップ・ゲート・パッド１５は、診断試験のために外部制御回路に取り付けて使用でき、あるいは、所望の用途のために必要であれば削除されてもよい。
【００１８】
図３に示した接合型ＦＥＴ−ＰＩＮフォトダイオード・アレイ構造は、スタート材料としてＮ型シリコン基板を仮定する。また、Ｐ型基板を使用することもでき、異なる極性の接合型ＦＥＴを備えた類似の構造を実現できる。
【００１９】
本発明の接合型ＦＥＴ−ＰＩＮフォトダイオード・アレイは、ＣＴや他の撮像用途にとって重要であるいくつかの利点を有する。これらの利点は、低出力（ゲート／ソース接合）キャパシタンス、（裸のＰＩＮフォトダイオード・アレイに比較して１０００倍以上の）高利得、及び（バイポーラトランジスタ−ＰＩＮフォトダイオード・アレイのリーク電流より著しく低い）低リーク電流を含む。
【００２０】
本発明で説明した背面照射式フォトトランジスタ・アレイは、ＣＴスキャナのためだけでなくポジトロン放射断層撮影（ＰＥＴ）、単光子放射断層撮影（ＳＰＥＣＴ）などの他の医療用撮像用途のため、及び非医療目的のスキャナなどのためにも使用できる。従来技術の背面照射式ＰＩＮフォトダイオード・アレイに対する本発明の利点は、産業用ＣＴスキャナ、レーザー測距、振動計、ドップラー撮像装置などの、医療用撮像用途以外の多くの用途に応用できることである。また、このようなアレイを使用すると、従来の設計システムに比較して検出器モジュールの電力負荷／消費パラメータも著しく改善できる。
【００２１】
バイポーラ−光検出器アレイ、又は接合型ＦＥＴ−光検出器アレイを作るために適したＳｉ基板厚さは、１５０μｍ以下とすることができるが、本発明の範囲の中では、基板厚さに対する下限及び上限のいずれの側からも物理的制限はない。基板厚さは、アレイ要素のいくつかの機能パラメータに影響する可能性がある。
【００２２】
一体化されたバイポーラトランジスタ又は電界効果トランジスタを備えたｐｉｎフォトダイオードの前述のアレイの１つの種類は、各フォトダイオード画素当たり２つ以上のトランジスタを備えている。このような変更された構造は、増幅トランジスタのキャパシタンスをフォトダイオード感応性素子のキャパシタンスにより良く整合させる可能性があるので、画素のダイナミックレンジ、時間応答及び信号対雑音比の改良を可能にする。
【００２３】
図５は、６個の集積された電界効果トランジスタを備えたアレイで作った単一画素の上面図に関する概略的な例を示す。画素内に集積されたトランジスタのそれぞれは四角形４０で示される。この場合、光検出器アレイの単一画素は、いくつかの並列に接続された微小画素(micro-pixel)からなる。図３の構造と同様に、カソード・パッド２２は同時にドレインへのコンタクトを形成する。各微小画素はその固有のドレイン・パッド２２を持つことができるが、しかし、それら全ては、（図５に示すように）チップの上か、フリップチップ・ダイ取付けがなされる基板の上で並列に接続されなければならない。ドレイン／カソード・パッド２２の間のオンチップ電気接続の例が、配線４１と共に示されている。また、各微小画素のソース・パッド２４も配線４２で並列に接続される。こうした接続はチップ上又は基板上で行うことができる。
【００２４】
また、図５は、バイポーラフォトトランジスタ・アレイの単一の画素の上面図の概略的表現として考えることもできる。この場合、パッド２２は微小画素のカソード／コレクタに接触し、一方、パッド２３は微小画素のエミッタに接触する。
【００２５】
画素当たりいくつかの接合型ＦＥＴ増幅器を含んでいる構造の断面図の例を図６に示す。図１及び図３に示した構造と同様に、図５及び図６の構造の各画素は分離拡散４によって取り囲まれている。この拡散は、必ずしもスルー拡散(through diffusion)である必要がないことに留意されたい。微小画素のアノード拡散２は互いに分離され、したがって、各微小画素のための独立したＰ／Ｎ接合を形成している。適切なバイアス状態の下で、デプレッションが各Ｐ／Ｎ接合からＳｉ基板の中に伝搬し、各微小画素のｐｉｎダイオードのための正常動作条件を生成する。
【００２６】
図７に示すように、独立したアノードと一体化された複数のバイポーラトランジスタ（微小画素）からなる構造を、図１のバイポーラトランジスタ・アレイの各画素に対して実現できる。
【００２７】
また、光感応性画素当たり複数のバイポーラトランジスタ又は電界効果トランジスタを備えた上述の構造は、撮像アレイを設計する場合だけでなく単一画素光検出器を設計する場合にも同様に有用であることにも留意されたい。これは、高利得、高量子効率、高速な大きな活性領域を有する背面照射式検出器の生成を可能にする。
【００２８】
図５、図６、図７で論じた設計の重要なフィーチャは、全体の光感応セルの各トランジスタに属する光感応素子の小さなジャンクション・エリアである。これは、検出器の他の機能パラメータを損なうことなくキャパシタンスを著しい減少と感応性素子の周波数応答特性の改良を可能にする。
【００２９】
大きな検出器画素を並列に接続された副画素(sub-pixel)のアレイに区切ってゆく類似のアプローチを、バイポーラトランジスタ又は接合型電界効果トランジスタを含むそれらフォトトランジスタ・アレイだけでなく、他の型のアレイ検出器を作るためにも使用できる。また、光電流の初期増幅を可能にする他のタイプのデバイスも考えられる。これらには、ＭＯＳＦＥＴ及び多くの他のタイプの電界効果トランジスタが含まれる。さらに、アバランシェ・フォトダイオード（ＡＰＤ）、ＣＣＤ、ＣＭＯＳを含むアレイを本明細書で挙げることができる。また、本発明で提示されたアイデアのいくつかの実現は、ガイガー・モード(Gaiger-mode)・アバランシェ・フォトダイオードの微小画素アレイからなる光検出器のためにすでに利用可能であることも留意されたい。しかし、この利用可能な検出器の構造は、本明細書で提案されたものとは異なるものである。
【図面の簡単な説明】
【００３０】
【図１】サンプルの検出器アレイ構造の断面図である。アレイの各画素はＮＰＮバイポーラトランジスタに一体化されたＰＩＮフォトダイオードからなる。１はＮ型Ｓｉ基板、２はアノードｐ+注入／拡散、３はカソードｎ+均一注入／拡散、４は、必ずしもダイ厚さ全体にわたって伸びている必要のないｎ+分離壁、１０はコレクタｎ注入／拡散、１１はベースＰ注入／拡散、１２はエミッタｎ+注入／拡散、２１、２２及び２３はそれぞれアノード、カソード／コレクタ、及びエミッタのための金属パッド、３０はＳｉ酸化膜層である。
【図２】図１に示したサンプルのＰＩＮフォトダイオード−ＮＰＮバイポーラトランジスタ光検出器アレイの画素に関する回路を示す図である。
【図３】サンプルの検出器アレイ構造の断面図である。アレイの各画素は接合型ＦＥＴに一体化されたＰＩＮフォトダイオードからなる。１はＮ型Ｓｉ基板、２はアノードｐ+注入／拡散、３はカソードｎ+均一注入／拡散、４は、必ずしもダイ厚さ全体にわたって伸びている必要のないｎ+分離壁、１３及び１４はそれぞれソースとドレインｎ+注入／拡散、１５及び１６はそれぞれトップ及びボトム・ゲートＰ型注入／拡散、１２はエミッタｎ+注入／拡散、２１、２２、２４及び２５は、それぞれアノード、カソード／ドレイン、ソース及びゲート用の金属パッド、３０はＳｉ酸化膜層である。
【図４】図３に示したサンプルのＰＩＮフォトダイオード−接合型ＦＥＴ光検出器アレイの画素に関する回路を示す図である。センシング抵抗Ｒｓ及びゲート抵抗Ｒｇは図３に示した本構造の外に付けられてもよい。
【図５】微小画素構造を有するフォトトランジスタ・アレイの単一の画素の概略的な上面図の例を示す図である。破線４０は、各微小画素のトランジスタの外形を示す。配線４１は、各接合型ＦＥＴ微小画素のカソード／ドレイン（又は、別法として、各バイポーラフォトトランジスタ微小画素のカソード／コレクタ）を並列に接続する。配線４２は、接合型ＦＥＴ微小画素のソース（又は、別法として、バイポーラフォトトランジスタ微小画素のエミッタ）を並列に接続する。
【図６】本発明による接合型ＦＥＴフォトトランジスタ画素の垂直構造の例を示す図である。各画素は複数の微小画素からなる。各微小画素は、接合型ＦＥＴのボトム・ゲート１６に電気的に接続された独立したアノード２と、ドレイン１４と、ソース１３とを含む。全ての微小画素のソース・パッド２４は、チップ又はチップが取り付けられる基板の上で並列に接続されるべきである。また、全ての微小画素のドレイン／カソード・パッド２２も並列に接続されるべきである。
【図７】図１及び図２による一体化されたバイポーラトランジスタを有する複数の微小画素を示している、図６に類似の図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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