(57)【要約】画素アレイを有するイメージング装置であって、格納コンデンサーの一つの電極板が格納ノードに接続されながら他の電極板は光変換領域の電極によって形成される。【選択図】図４
2009501447.tif 000002
【特許請求の範囲】
【請求項１】
第一電極を用いる光変換領域を有する画素と、
コンデンサーおよびフローティング拡散ノードを有する画素と、
を含み、
前記フローティング拡散ノードが前記コンデンサーの一つ電極板に接続され、他の電極板は前記第一電極と共通にした
ことを特徴とする画素アレイ。
【請求項２】
光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は同一画素であることを特徴とする請求項１記載の画素アレイ。
【請求項３】
光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は異なる画素であることを特徴とする請求項１記載の画素アレイ。
【請求項４】
光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は異なる行にあることを特徴とする請求項３記載の画素アレイ。
【請求項５】
光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は同一列にあることを特徴とする請求項４記載の画素アレイ。
【請求項６】
光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は隣接行にあることを特徴とする請求項４記載の画素アレイ。
【請求項７】
前記光変換領域は光ゲートであることを特徴とする請求項３記載の画素アレイ。
【請求項８】
前記フローティング拡散ノードを前記コンデンサーに接続するスイッチをさらに含むことを特徴とする請求項７記載の画素アレイ。
【請求項９】
前記スイッチは二重変換利得スイッチであることを特徴とする請求項７記載の画素アレイ。
【請求項１０】
前記コンデンサーは前記第一電極上に少なくとも部分的に配置されることを特徴とする請求項８記載の画素アレイ。
【請求項１１】
前記コンデンサーは前記第一電極上に全体的に配置されることを特徴とする請求項８記載の画素アレイ。
【請求項１２】
第一画素と、この第一画素は
トランジスタ領域と、  光変換領域であって、この光変換領域は第一電極を有するものからなるものと、
第二画素と、この第二画素は、
電荷格納ノードと、
前記格納ノードに接続する一つ電極板と前記第一電極と共通の第二電極板を有するコンデンサーを含むものからなり、
前記第一および第二画素はピクセルアレイの異なる行にある
ことを特徴とする画素アレイ。
【請求項１３】
前記第一および第二画素はピクセルアレイの隣接行にあることを特徴とする請求項１２記載の画素アレイ。
【請求項１４】
前記第一画素の前記光変換領域は光ゲートあることを特徴とする請求項１２記載の画素アレイ。
【請求項１５】
前記格納ノードを前記コンデンサーに接続するスイッチをさらに含むことを特徴とする請求項１３記載の画素アレイ。
【請求項１６】
前記スイッチは二重変換利得スイッチであることを特徴とする請求項１５記載の画素アレイ。
【請求項１７】
前記コンデンサーは前記第一電極上に少なくとも部分的に配置されることを特徴とする請求項１２記載の画素アレイ。
【請求項１８】
前記コンデンサーは前記第一電極上に全体的に配置されることを特徴とする請求項１２記載の画素アレイ。
【請求項１９】
光ゲート光センサーを用いて画素内に電荷を集積し、そして
画素の電荷格納領域内に前記集積された電荷を格納し、
前記格納領域にはコンデンサーの第一コンデンサー電極板が選択的に接続され、前記コンデンサーの第二コンデンサー電極板は前記光ゲートの電極と共通である
ことを特徴とする画素アレイの動作方法。
【請求項２０】
前記格納領域から前記格納領域の前記第一電極板を選択的に切断することをさらに含むことを特徴とする請求項１９記載の画素アレイの動作方法。
【請求項２１】
前記電荷格納領域を画素電圧に接続し、
前記電荷格納領域を前記コンデンサーの前記一つ電極板に接続し、そして
前記電荷格納領域からリセット信号を格納する
ステップをさらに含むことを特徴とする請求項２０記載の画素アレイの動作方法。
【請求項２２】
前記電荷格納領域を前記コンデンサーの前記一つ電極板から切断し、そして
前記電荷格納領域を前記画素電圧から切断する
ステップをさらに含むことを特徴とする請求項２１記載の画素アレイの動作方法。
【請求項２３】
前記光ゲート光センサーを有する前記画素は前記コンデンサーを有する前記画素とは同一画素であることを
特徴とする請求項２２記載の画素アレイの動作方法。
【請求項２４】
前記光ゲート光センサーを有する前記画素は前記コンデンサーを有する前記画素とは異なる画素であることを
特徴とする請求項２２記載の画素アレイの動作方法。
【請求項２５】
基板を形成し、
第一電極を有する光変換領域を含むように前記基板上に第一画素を形成し、
電荷格納領域を含むように前記基板上に第二画素を形成し、
前記第一電極と共有する一つ電極板を有するコンデンサーを形成し、そして
前記コンデンサーを前記電荷格納領域に接続する電気的経路を形成する
ことを特徴とする画素アレイの製造方法。
【請求項２６】
前記光変換領域は光ゲートであることを特徴とする請求項２５記載の画素アレイの製造
方法。
【請求項２７】
前記画素アレイの第一画素行内に前記第一画素をおよび前記画素アレイの第二画素行内に前記第二画素を形成する
ステップをさらに含むことを特徴とする請求項２５記載の画素アレイの製造方法。
【請求項２８】
前記第一画素行は前記第二画素行に隣接することを特徴とする請求項２７記載の画素アレイの製造方法。
【請求項２９】
前記第一画素および第二画素は前記画素アレイの同一列内にあることを特徴とする請求項２７記載の画素アレイの製造方法。
【請求項３０】
前記コンデンサーを選択的に前記電荷格納領域に接続するためのスイッチを形成する
ステップをさらに含むことを特徴とする請求項２７記載の画素アレイの製造方法。
【請求項３１】
前記第一電極の少なくとも一部上に前記コンデンサーを形成する
ステップをさらに含むことを特徴とする請求項２５記載の画素アレイの製造方法。
【請求項３２】
前記第一電極の全体上に前記コンデンサーを形成する
ステップをさらに含むことを特徴とする請求項２５記載の画素アレイの製造方法。
【請求項３３】
第一電極を用いる光変換領域を有する画素、および
前記第一電極の少なくとも一部上に存在するコンデンサであって、
前記コンデンサーは前記第一電極と共通の第一電極板および画素の格納ノードに電気的に接続可能第二電極板を有するものとからなる
画素アレイを具備することを特徴とする集積回路。
【請求項３４】
前記光変換領域を有する前記画素および前記電荷格納領域を有する前記画素は同一画素であることを特徴とする請求項３３記載の集積回路。
【請求項３５】
前記光変換領域を有する前記画素および前記電荷格納領域を有する前記画素は異なる画素であることを特徴とする請求項３３記載の集積回路。
【請求項３６】
前記光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は異なる行にあることを特徴とする請求項３５記載の集積回路。
【請求項３７】
前記光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は同一列にあることを特徴とする請求項３５記載の集積回路。
【請求項３８】
前記光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は隣接行にあることを特徴とする請求項３６記載の集積回路。
【請求項３９】
前記光変換領域は光ゲートであることを特徴とする請求項３５記載の集積回路。
【請求項４０】
前記フローティング拡散ノードを前記コンデンサーに接続するスイッチをさらに含むことを特徴とする請求項３３記載の集積回路。
【請求項４１】
前記スイッチは二重変換利得スイッチであることを特徴とする請求項４０記載の集積回路。
【請求項４２】
前記コンデンサーは前記第一電極の全体上に配置されることを特徴とする請求項３３記載の集積回路。
【請求項４３】
プロセッサ、および
前記プロセッサに接続するイメージャを含み、
前記イメージャは、
画素アレイであって第一電極を用いる光変換領域を有する画素と、前記第一電極の少なくとも一部上に存在するコンデンサーとを含み、前記コンデンサーは前記第一電極と共通にする第一電極板および画素の格納ノードに電気的に接続可能第二電極板を有するものと、
第一電極を用いる光変換領域を有する画素、
コンデンサー、および
フローティング拡散ノードを有する画素を含み、前記フローティング拡散ノードは前記コンデンサーの一つ電極板に接続され、前記コンデンサーの他の電極板は前記第一電極と共通である
ことを特徴とするプロセッサシステム。
【請求項４４】
前記光変換領域を有する前記画素および前記電荷格納領域を有する前記画素は同一画素であることを特徴とする請求項４３記載のプロセッサシステム。
【請求項４５】
前記光変換領域を有する前記画素および前記電荷格納領域を有する前記画素は異なる画素であることを特徴とする請求項４３記載のプロセッサシステム。
【請求項４６】
前記光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は異なる行にあることを特徴とする請求項４５記載のプロセッサシステム。
【請求項４７】
前記光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は同一列にあることを特徴とする請求項４６記載のプロセッサシステム。
【請求項４８】
前記光変換領域を有する前記画素およびフローティング拡散ノードを有する前記画素は隣接行にあることを特徴とする請求項４６記載のプロセッサシステム。
【請求項４９】
前記光変換領域は光ゲートであることを特徴とする請求項４５記載のプロセッサシステム。
【請求項５０】
前記フローティング拡散ノードを前記コンデンサーに接続するスイッチをさらに含むことを特徴とする請求項４９記載のプロセッサシステム。
【請求項５１】
前記スイッチは二重変換利得スイッチであることを特徴とする請求項４９記載のプロセッサシステム。
【請求項５２】
前記コンデンサーは前記第一電極の少なくとも一部上に配置されることを特徴とする請求項５０記載のプロセッサシステム。
【請求項５３】
前記コンデンサーは前記第一電極の全体上に配置されることを特徴とする請求項５０記載のプロセッサシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に半導体イメージング装置そして特に画素（ｐｉｘｅｌ）セルのアレイおよびコンデンサーを含むセルのための回路を有するイメージャ（ｉｍａｇｅｒ）に関する。
【背景技術】
【０００２】
低価格イメージング装置として使用するためのＣＭＯＳアクティブ（ａｃｔｉｖｅ）画素イメージャは現在関心がある。図１は当業者に一般に知られる形でＣＭＯＳアクティブ画素センサー（“ＡＰＳ"）画素アレイ２３０および画素に格納された信号の読み出しを可能にするタイミングと制御信号を提供するコントローラ２３２を含むイメージャ１００を示す。例示的なアレイはＭｘＮ画素の規模で特定応用に依存するアレイ２３０のサイズを持つ。イメージャ画素が列並列読み出しアーキテクチャを用いることによって一度に一行読み出される。行アドレッシング回路２３４および行ドライバ２４０の動作を制御することによってコントローラ２３２はアレイ２３０の特定行の画素を選択する。選択された行の画素内に格納された電荷信号（またはチャージ信号：ｃｈａｒｇｅ  ｓｉｇｎａｌ）が列線上に読み出し回路２４２へ提供される。各列内の画素からの読み出す画素信号が、典型的に各画素のリセット信号Ｖｒｓｔおよび画像信号Ｖｓｉｇ、次に列アドレッシング回路２４４を用いて逐次的に読み出されそして差動増幅器２１２に供給され、画素によって見られる光の表現である差動信号Ｖｒｓｔ−ＶｓｉｇがＡＤ（Ａ−ｔｏ−Ｄ）変換器２１４内でデジタル化されそして画像プロセッサ２１６に提供される。
【０００３】
図２は図１の画素アレイ２３０の一部をより詳細に示す。図２は画素アレイ２３０内の例示的な４トランジスタ（４Ｔ）ＣＭＯＳ画素１０を図解する。ＣＭＯＳ画素１０は一般的に画素１０上に入射する光によって生成しそして生成された電荷収集のための光変換デバイス２３、および光変換デバイス２３から典型的にフローティング拡散領域５である検出ノード（ｓｅｎｓｉｎｇ  ｎｏｄｅ）へ光電子電荷の転送のための転送トランジスタ１７を含む。フローティング拡散領域５が出力ソースフォロワトランジスタ１９のゲートに電気的に接続される。画素１０はまたフローティング拡散領域５をあらかじめ決められた電圧にリセットするリセットトランジスタ１６（アレイ画素供給電圧Ｖａａ＿ｐｉｘとして示される）；アドレス信号へ応答してソースフォロワトランジスタ１９からの信号を出力列線へ出力するための行選択トランジスタ１８を含む。この例示的な画素１０において、コンデンサー２０（あるいはキャパシタ：ｃａｐａｃｉｔｏｒ）がまた含まれる。コンデンサー２０の一つ電極板がＶａａ＿ｐｉｘセルに接続されそしてコンデンサー２０の他の電極板がフローティング拡散領域５に接続される。コンデンサー２０は存在する必要がないが、しかし使用されている時にはフローティング拡散領域（あるいはノード）５の電荷格納容量を増加する利点がある。さらに、コンデンサーをフローティング拡散領域５への接続の選択的制御のためにコンデンサーがトランジスタスイッチに直列接続される。
【０００４】
図３は図２の画素１０の一部の断面側面図であり、光変換デバイス２３、転送トランジスタ１７およびリセットトランジスタ１６を示す。例示的なＣＭＯＳ画素１０はピン型フォトダイオードとして形成される光変換デバイス２３を有する。フォトダイオード光変換デバイス２３はｐ型表面層２２およびｐ型基板１１上に形成されるｐ型エピタキシャル活性層２４内のｎ型蓄積領域２１を含むｐ−ｎ−ｐ構造を有する。フォトダイオード２３は転送トランジスタ１７に隣接し、そして部分的に転送トランジスタ１７の下にある。リセットトランジスタ１６は転送トランジスタ１７側にあり、フォトダイオード２３の反対側である。図３に示されるように、リセットトランジスタ１６は供給（あるいは電源）電圧Ｖａａ＿pixに接続されるソース／ドレイン領域２を含む。フローティング拡散領域５は
転送トランジスタ１７とリセットトランジスタ１６の間にあり、そして電気的にソースフォロワトランジスタ１９のゲート（図２）と、もし後者が使用されれば、コンデンサーの一つ電極板に接続される。
【０００５】
図２、３に示される例示的なＣＭＯＳ画素１０において、光変換デバイス２３上に入射する光によって電子が生成されそしてｎ型フォトダイオード領域２１に格納される。これらの電荷は転送トランジスタ１７が活性化されときに転送トランジスタ１７によってフローティング拡散領域５に転送される。ソースフォロワトランジスタ１９は転送される電荷に基づいて出力信号を作る。最大出力信号はｎ型フォトダイオード領域２１から抽出される電子の数に比例する。
【０００６】
通常、イメージセンサーの他の画素そしてデバイスから画素１０を隔離するために浅い溝隔離（ＳＴＩ）領域３が用いられる。ＳＴＩ領域３は従来のＳＴＩプロセスを用いることで典型的に形成される。ＳＴＩ領域３は典型的に酸化物ライナー（ｌｉｎｅｒ）で境界づけられ、そして絶縁の材料で満たされる。また、ＳＴＩ領域３は窒化物直線部を含むことができ、窒化物ライナーは、ＳＴＩ領域３角近くで角の丸さを改善し、ＳＴＩ領域３に隣接するストレスを減らし、そして転送トランジスタの漏れを減らす多くの利点をもたらす。
【０００７】
アレイ２３０（図１）の充填率（ｆｉｌｌ  ｆａｃｔｏｒ）および電荷格納容量を増やすことは望ましい。しかし、電荷格納容量を増やすためのコンデンサー２０の含むことによりアレイ２３０内のスペースを必要とする。スペースのトレードオフがある：アレイ内のコンデンサーによって使われる大きいスペースは光変換２３のための使用可能スペースを少なくする。このように、アレイ２３０内にコンデンサーを含むことはアレイ２３０の充填率を影響する。ゆえに、アレイ２３０の充填率を著しく影響せずに電荷格納容量を増やすコンデンサーを含むことが望ましい。
【発明の開示】
【０００８】
例示的な実施例に示されるように本発明の１つの形態において、アレイの充填率を著しく減少させない方法で光センサーとして光ゲートを用いる画素アレイ内にコンデンサーが提供される。画素のために動作するコンデンサーの第一電極板はまた光ゲートの一部でもありながら、第二電極板が電荷格納領域に接続される。
【０００９】
本発明の他の形態において、一行内の画素のための電荷格納領域に接続される第二コンデンサー電極板はまた異なる行内の異なる画素の光ゲート電極の一部でもある。
【００１０】
本発明の他の形態において、コンデンサーの第二電極板が電荷格納ノードへ選択的に接続ように切り替えられる構成として設けられる。
本発明のこれらおよび他の特徴そして利点は添付図面と関連した本発明の以下の記述によって容易に理解できる。
【発明を実施するための最良の形態】
【００１１】
後続の詳細記述において、添付図が参照され、図はこの記述の一部を構成し、そして図の中に本発明の特定の実施例が例示的形式で示される。当業者によって実施そして使用することを可能にするためにこれらの実施例が十分に詳細に記載され、そして本発明の精神と範囲から離脱せずに構造的に、論理的にまたは他の変更が開示されている特定実施例になされることが可能であると理解されたい。
【００１２】
図４は本発明の例示的な実施例に従う複数の画素を含む画素アレイ１００１を有するイ
メージング装置１０００の電気的な図式図を示す。画素回路９００ｄは画素アレイ１００１の一部であり、そしてアレイ内の他の画素の代表である。画素回路９００ｄは光ゲート９８１、下の記載のように画素９００ｄに二重変換利得（ｄｕａｌ  ｃｏｎｖｅｒｓｉｏｎ  ｇａｉｎ：ＤＣＧ）を提供するように動作するトランジスタ９９１、フローティング拡散領域９７８として形成される格納ノード、転送トランジスタ９６１、リセットトランジスタ６８４とソースフォロワトランジスタ９８６および行選択トランジスタ９８８からなる読み出し回路を含む。上の一行の画素ここで画素９００ａ内の光ゲート９８１の電極は、画素９００ｄによって使用されるコンデンサー９９０の一つ電極板として動作する。画素９００ｄのためのコンデンサー９９０の他の電極板はトランジスタ９９１を通してフローティング拡散領域９７８に接続される。各画素例えば、９００ｄにおいて、トランジスタ９９１によってコンデンサー９９０がフローティング拡散領域９７８に切り替え可能に接続される。
【００１３】
画素の光ゲートを共有する一つ電極板を有するコンデンサー９９０によって、光ゲート９８１の一部上にコンデンサー９９０が容易に製造されることが可能である。ゆえに、画素アレイ１００１内のレイアウトスペースを節約して使用する。このように、充填率に著しく影響せずに画素アレイ１００１に画素コンデンサーを取り込む利点において画素アレイ１００１は有利となる。
【００１４】
光ゲート９８１から転送トランジスタ９０１を通してそれぞれのフローティング拡散領域９７８への電荷転送中にトランジスタスイッチ９９１は１回またはそれ以上の回数でオンとなることが可能である。単独電荷転送イベント中にトランジスタ９９１がオンされ、コンデンサー９９０がフローティング拡散領域９７８に接続されれば画素は単独変換利得（ｓｉｎｇｌｅ  ｃｏｎｖｅｒｓｉｏｎ  ｇａｉｎ）で動作する。そのような構成において電荷が光ゲート９８１から転送トランジスタ９６１を介して転送された後、各画素はリセット動作に続くフローティング拡散領域９７８における電荷に基づきリセット信号Ｖｒｓｔ、及びフローティング拡散領域９７８内の電荷に基づくイメージ信号Ｖｓｉｇを出力する。一方、光ゲート９８１からフローティング拡散領域９７８への電荷の第一転送中にトランジスタ９９１がオフとなり、そしてその後光ゲート９８１からフローティング拡散領域９７８への電荷の第二転送のためにトランジスタ９９１がオンとなる態様で各画素がまた動作されうる。この動作は画素に二重変換利得（ＤＣＧ）を提供する。この場合において、各画素は、リセット信号Ｖｒｓｔと、コンデンサー９９０がフローティング拡散領域に接続される前の転送された電荷に基づく第一イメージ信号Ｖｓｉｇと、そして第二電荷転送に続いてコンデンサー９９０がフローティング拡散領域９７８に接続される後の第二イメージ信号Ｖｄｃｇとを出力する。
【００１５】
画素列内の画素回路は読み出し列線７０１つまり、７０１ａ、７０１ｂを共有し、そして列読み出し回路の一部であるそれぞれの列共有のサンプルアンドホールド回路７００（図５）に接続される。ＤＣＧ動作が用いられる時に画素読み出し過程の一部として各画素から３つの信号のＶｒｓｔ、Ｖｓｉｇ、Ｖｄｃｇを受信するように図５の列サンプルアンドホールド回路が構成される。これらの３つの信号は後続説明のようにコンデンサー７１４、７１６そして７１８に切り替えられる。例示的な実施例において、信号が画素一行ずつで画素アレイから読み出され、最上部画素行から開始し底部画素行まで増加して続けられる。例として、画素９００ａ、９００ｂ、および９００ｃは事実上同時に読み出される。そして、画素９００ｄ、９００ｅ、および９００ｆは事実上同時に読み出される。画素アレイの一行ずつ読み出しはアレイの最後の行が読み出されるまで続けられる。各画素のために単独変換利得のみが用いられる時に、素子７１０、７１８および７２６がサンプルアンドホールド回路７００から省略される。
【００１６】
二重変換利得モードが用いられれば、光ゲート９８１からフローティング拡散領域９７
８に電荷転送のための電荷転送過程の一部としてトランジスタ９９１が活性化される。言及したように転送トランジスタ９６１の制御もとでの電荷転送が２ステップで発生され、そして３つの信号Ｖｒｓｔ、ＶｉｇおよびＶｄｃｇが各画素から読み出され、そしてスイッチ７０６、７０８および７１０のそれぞれを動作するそれぞれのサンプルアンドホールド信号ＳＨＲ１、ＳＨＳ１およびＳＤＣＧ１の制御もとでサンプルアンドホールド回路７００内のそれぞれのコンデンサー７１４、７１５および７１８に格納される。単独変換利得の動作のためにコンデンサー７１４および７１６のみが用いられ、それぞれの制御信号ＳＨＲ１およびＳＨＳ１の制御もとでＶｒｓｔおよびＶｓｉｇ画素出力を格納する。
【００１７】
言及したように、図５は本発明の例示的な実施例に従うサンプルアンドホールド回路７００の一部の図式的図である。１つだけのサンプルアンドホールド回路７００が描かれているが、サンプルアンドホールド回路７００は画素アレイ内の各列の画素回路のためのサンプルアンドホールド回路７００を代表する。
【００１８】
画素アレイの他の動作方法が可能ではあるが、図６は本発明の典型的な実施例に従う二重変換利得回路を用いたサンプルアンドホールド回路を用いた図４の画素アレイ１００１の動作を描くタイミング図である。簡単のため、行内の画素の読み出しが論じられそしてアレイ内の他の画素の代表である。画素アレイ１００１からの読み出しは４Ｔ画素を有するイメージャからの従来の読み出しに類似する方法で実行される。図５のタイミング図において、信号はアクティブ“ハイ”（ａｃｔｉｖｅ  “ｈｉｇｈ”） つまり、ハイ論理状態である。“行”（“ｒｏｗ”）は画素の行であり、例えば、９００ａ、９００ｂ、９００ｃ（図４）である。画素第一行は行０、例えば、９００ａ、９００ｂ、９００ｃ（図４）であり；画素の第二行の画素は行１、例えば、９００ｄ、９００ｅ、９００ｆ（図４）である。
【００１９】
図６において、Ａｄｄｒは読み出される行の行アドレスである。ＲＯＷ０は行０のための行選択ゲート信号をあらわす。ＴＸ０は行０のための転送ゲート信号を表わす。Ｒｅｓｅｔ０は行０のためのリセットゲート信号を表わす。ＤＣＧ０は行０のためのＤＣＧゲート制御信号を表わす。ＳＨＲ１、ＳＨＳ１およびＤＣＧ１はそれぞれコンデンサー７１４、７１６及び７１８を列線７０１ａ（図５）に接続するためのスイッチをイネーブルする信号である。
【００２０】
図６において、ｔ０時間期間は読み出される画素セルの行アドレスが提供される時間期間内の初期設定時間期間である。この例においてｔ０間に、第一行（つまり、行０）に対応する０００のＡｄｄｒが提供される。この例において、一つ画素例えば、画素９００ａ（図４）からの読み出しが述べられるが、従来知られているようにこの例は実質上同時に読み出される行内の全ての画素の代表である。
【００２１】
ｔ１時間期間中に、画素回路９００ａがリセットされそしてリセット電荷が下記のように格納される。制御信号Ｒｅｓｅｔ０、Ｒｏｗ０、ＤＣＧ０、およびＳＨＲ１がイネーブルされ（つまり、ハイにアサートされる）（図６）。Ｒｏｗ０信号はスイッチ９８８を閉じそして画素９００ａを列線７００１ａに接続する（図６）。Ｒｅｓｅｔ０信号はスイッチ９８４を閉じそしてＶａａ＿ｐｉｘを画素９００ａに接続する（図６）。ＤＣＧ０信号はスイッチ９９１を閉じそしてフローティング拡散領域９７８を画素９００ｘのコンデンサー９９０に接続する（画素９００ｘが図示されていないが画素９００ａの一行上の画素である）。ＳＨＲ１信号はスイッチを閉じそして列線７０１ａを通じてコンデンサー７１４を画素９００ａに接続する。ゆえに、ｔ１時間期間の最後において、コンデンサー９９０を含む画素９００ａは、リセットされ、そして画素９００ａのリセット電圧Ｖｒｓｔはサンプルアンドホールド回路内に格納される（図５）。時間ｔ１の最後において制御信号Ｒｅｓｅｔ０、ＤＣＧ０、およびＳＨＲ１がディスエーブル（ｄｉｓａｂｌｅ）され（つ
まり、ローとなる）。
【００２２】
ｔ２時間期間中に、その時間に蓄積された画素回路９００ａの積算電荷（つまり、光信号）が下記のように読み出されそして格納される。制御信号Ｔｘ０およびＳＨＳ１がイネーブルされ（つまり、ハイとなる）、行選択信号Ｒｏｗがまだネーブルされそしてトランジスタ９９１はオフである。Ｔｘ０信号はスイッチ９６１を閉じそして光変換デバイス９８１をフローティング拡散領域９７８に接続する。ＳＨＳ１信号はサンプルアンドホールド回路内のスイッチを閉じそして列線７０１ａを通じてコンデンサー７１６（図５）を画素９００ａに接続する。フローティング拡散領域９７８上に格納された電荷がイメージ信号Ｖｓｉｇとして読み出されそしてコンデンサー７１６上に格納される。ゆえに、ｔ２の最後に、画素９００ａの信号電圧Ｖｓｉｇがサンプルアンドホールド回路内に格納される。時間期間ｔ２の最後において制御信号Ｔｘ０およびＳＨＳ１がディスエーブルされ（つまり、ローとなる）（図６）。
【００２３】
ｔ３時間期間中に、下記のように第二電荷転送が発生する。制御信号Ｔｘ０、ＤＣＧ０、およびＳＤＣＧ１がネーブルされる（つまり、ハイとなる）。Ｔｘ０信号はスイッチ９６１を閉じそして光変換デバイス９８１をフローティング拡散領域９７８に接続する。ＤＣＧ０信号はスイッチ９９１を閉じそしてコンデンサー９９０を光変換デバイス９８１およびフローティング拡散領域９７８に接続する。ＳＤＣＧ１信号はサンプルアンドホールド回路内のスイッチ７１０を閉じそして列線７０１ａを通じてコンデンサー７１８（図５）を画素９００ａに接続する。フローティング拡散領域９７８上に格納された電荷が読み出されそしてコンデンサー７１８上に格納される。ゆえに、ｔ３の最後に、画素９００ａの信号電圧Ｖｄｃｇがサンプルアンドホールド回路内に格納される。時間期間ｔ３の最後において制御信号Ｔｘ０、ＤＣＧ０およびＳＤＣＧ１がディスエーブルされる（つまり、ローとなる）（図６）。
【００２４】
ＤＣＧゲート９９１およびコンデンサー９９０を動作そして使用する様々の方法が存在する。一つの方法、図６を参照した上述のように、二重変換利得信号をサンプリングしてホールドする。他の方法において、光ゲート９８１からフローティング拡散領域９７８への電荷の単独転送中にＤＣＧゲートがオンとなり単独変換利得のみを提供する。
【００２５】
図７は図４の画素アレイ１００１の一つ画素の上面レイアウト図（ｔｏｐ  ｄｏｗｎ  ｌａｙｏｕｔ  ｖｉｅｗ）を示す。アレイの残りの画素を代表する画素９００ａ内に描かれるように、コンデンサー９９０が上に配置されそしてその一つ電極板が光ゲート９８０１の電極の一部によって形成される。画素９００ａはまた、トランジスタゲート９６１ａを有する転送トランジスタ９６１、リセットゲート９８４ａを有するリセットトランジスタ９８４ａ、ゲート９９１ａを有する二重変換利得（ＤＣＧ）トランジスタ９９１、および読み出し回路、つまり、ゲート９８６ａを有するソースフォロワトランジスタ９８６、ゲート９８８ａを有する行選択トランジスタ９８８、およびフローティング拡散領域９７８を含む。各コンデンサー９９０は光ゲート９８１の電極の一部とする下部電極板９９０ａ及び上部電極板を画素９００ａの下の行内の９００ｄ画素のフローティング拡散領域９７８に選択的に接続するＤＣＧトランジスタ９９１に接続する上部電極板９９０ｂを有する。
【００２６】
図８は図７の画素９００ａの線８−８を沿った一部の断面側面図である。画素９００ａは光ゲート９８１の電極の一部によって形成される下部電極板９９０ａを有するコンデンサー９９０を含む。コンデンサー９９０の上部電極板９９０ｂが画素９００ｄのトランジスタ９９１を通じて異なる行内の画素９００ｄに電気的接続される。図７および８は光ゲート９８１によって光の電子への変換を最大にするために画素の光ゲート９８４の一部のみ上のコンデンサー９９０を示すが、幾つかの実装において、コンデンサー９９０は光ゲ
ート９８１の全体面積上に拡張することができる。
【００２７】
図７および８に示されたように、画素９００ｄは光変換デバイス光ゲート９８１、転送トランジスタ９６１、およびリセットトランジスタ６８４を含む。光変換デバイス９８１はｐ型基板１５１１上に形成されるｐ型活性ＥＰＩ層１５２４内のｐ型表面層１５２２およびｎ型蓄積領域１５２１を含むｐ−ｎ−ｐ構造を有する光ゲートとして形成されることができる。図７において最もよく解るように、光変換デバイス９９１は転送トランジスタ９６１のゲートに隣接しそして部分的に下にある。リセットトランジスタ６８４は光変換デバイス９９１に対向する転送トランジスタ９６１の側にある。図７に示すように、リセットトランジスタ６８４は画素供給電圧Ｖａａ＿ｐｉｘに接続するソース／ドレイン領域１５０２を含む。フローティング拡散領域９７８が転送及びリセットトランジスタ９６１、６８４の間であり、そして、ｐウェルと接続される。フローティング拡散領域９７８はソースフォロワトランジスタ９８６のゲートに接続されそしてソースフォロワトランジスタ９８６の出力は行選択トランジスタ９８８によって制御される。
【００２８】
図９はイメージング装置１４００の電気図式的図を示し、本発明の例示的な実施例に従って複数の画素を含む画素アレイ１４０１を有する。画素回路１３００ｄは画素アレイ１４０１の一部でありそしてアレイ内の他の画素の代表である。画素回路１３００ｄは光ゲート１３８１、画素１３００ｄに二重変換利得（ＤＣＧ）を提供するために動作可能なトランジスタ１３９１、フローティング拡散領域１３７８として形成される格納ノード、転送トランジスタ１３６１、リセットトランジスタ１３８４およびソースフォロワトランジスタ１３８６と行選択トランジスタ１３８８を含む読み出し回路を含む。光ゲート１３８１の電極はまたコンデンサー１３９０の一つ電極板として機能する。コンデンサー１３９０の他の電極板がトランジスタ１３９１を通してフローティング拡散領域１３７８に接続される。画素アレイ１４０１は画素アレイ１００１とは画素アレイ１４０１の画素、例えば、１３００ａ−ｆ、各画素、例えば、１３００ｄ、内のコンデンサー１３９０はトランジスタ１３９１によって画素のフローティング拡散領域１３７８に切り替え可能に接続される点において違っている。
【００２９】
コンデンサー１３９０は画素の光ゲートと共有する一つ電極板を有することによって、コンデンサー１３９０が光ゲート１３８１の一部上に容易に製造されることができる。  これにより、ピクセルアレイ４０１のレイアウトスペースを節約することができる。このように、充填率を著しく影響せずに画素アレイ１４０１に画素コンデンサーを取り込む利点において画素アレイ１４０１は有利となる。
【００３０】
図１０はプロセッサシステム１１００を示し、装置１００（図１）と同様であるイメージング装置１０００を含むが図４から図８までまたは図９に関連した上述のように構成される画素およびサンプルアンドホールド回路を含む画素アレイを用いる。システム１１０はイメージセンサー装置を含みうるデジタル回路を有する例示的なシステムである。限定されるこがなく、このようなシステムはコンピュータシステム、カメラシステム、スキャナー、マシンビジョン、車両走行指示、ビデオ電話、監視システム、自動焦点システム、天体追跡システム、動き検出システム、イメージ安定化システム、および他のイメージ取得そして／または処理システムを含む。
【００３１】
システム１１００、例えばカメラシステム、一般的に中央処理部（ＣＰＵ）１１１０を含み、そのようなマイクロプロセッサはバス１１７０を通じて入力／出力（Ｉ／Ｏ）装置１１５０と通信を行う。イメージング装置１０００はまたバス１１７０を通じてＣＰＵ１１１０と通信を行う。システム１１００はまたランダムアクセスメモリ（ＲＡＭ）１１６０を含み、フラッシュメモリのような取り外し可能なメモリを含むことができ、バス１１７０を通じてＣＰＵ１１１０と通信することができる。イメージング装置１０００は単一
集積回路上にメモリ記憶装置を含みまたは含まずにＣＰＵ１１１０と結合することができ、またはイメージ装置１０００はプロセッサとは異なるチップ上に用意することができる。
【００３２】
本発明の他の実施例はシステム１１００を製造する方法を含むことが理解されたい。例えば、一つの典型的な実施例において、ＣＭＯＳ回路を製造する方法は、単独集積回路に対応する基板の一部上に少なくともコンデンサーを持つ画素アレイを製造するステップを含み、各コンデンサーは上述のように注目する画素（図４）の上の行内の画素である画素の光ゲートの電極の一部によって知られている半導体製造技術を用いて形成される一つ電極板を有する。他の典型的な実施例において、ＣＭＯＳ回路を製造する方法は、単一集積回路に対応する基板の一部上に少なくともコンデンサーを持つ画素アレイを製造するステップを含み、各コンデンサーは上述のように画素の光ゲート（図９）の電極の一部によって知られている半導体製造技術を用いて形成される一つ電極板を有する。さらに加えて、ＣＭＯＳ回路は光ゲートの電極全体上に形成されるコンデンサーを有することもできる。
【００３３】
特定の例示的な実施例への参照とともに本発明が述べられそして図解されているが、本発明の精神および範囲から離脱せずに多くの修正や取替えがなされることができると理解されたい。例えば、一つ画素の光変換領域上に配置されるコンデンサそして異なる行内の異なる画素のフローティング拡散領域に接続される一つ電極板を有するように述べられているが、本発明はそのように限定されず、そしてこのコンデンサーの一つ電極板は画素の同一フローティング拡散領域に接続されることができまたは画素アレイ内のどの画素のフローティング拡散領域に接続されることができる。また、トランジスタ９９１が省略されることができそして一つ電極板をフローティング拡散領域への切り替え不可能接続にすることもできる。したがって、本発明は前述記載によって限定されるように考慮されるこがなく請求範囲のみによって限定されるものである。
【図面の簡単な説明】
【００３４】
【図１】従来ＡＰＳシステムのブロック図である。
【図２】図１の従来画素アレイ内に使われる代表画素の図式的図である。
【図３】図２の従来画素の一部の断面側面図である。
【図４】本発明の例示的な実施例に従ったイメージング装置の画素アレイの図式的図である。
【図５】サンプルアンドホールド回路の図式的図である。
【図６】図４と５の回路の部分的な動作のタイミング図である。
【図７】図４の装置のレイアウトの平面図である。
【図８】本発明の典型的な実施例に従う画素の断面側面図である。
【図９】本発明の典型的な実施例に従うイメージング装置の画素アレイの図式的図である。
【図１０】本発明の実施例に従って構成される少なくとも１つのイメージング装置を取り入れるプロセッサシステムを示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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