(57)【要約】半導体デバイスに対し、自己整合ショットキー接合（２９）を形成する方法である。ゲートエッチング及びスペーサ形成の後、接合領域を画成する凹所を半導体基板（１０）に形成し、そこに、ＳｉＧｅ層（２２）を選択的に成長させる。その後、誘電体層（２４）をゲート（１４）及びＳｉＧｅ層（２２）の上に設け、コンタクトエッチングを行って、コンタクトホール（２６）を形成してから、ＳｉＧｅの材料（２２）を除去して、接合領域にキャビティ（２８）を作成する。最後に、キャビティ（２８）を金属で満たして、接合（２９）を形成する。このようにして、抵抗率が比較的低く、形状及び位置を良好に制御することができる、ショットキー接合を自己整合で形成する方法が提供される。
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【特許請求の範囲】
【請求項１】
半導体デバイスの活性領域に対して自己整合金属−半導体接合を形成する方法であって、
−  半導体基板上にゲートを設けるステップと、
−  前記活性領域上に、接合領域を規定する犠牲材料の層を選択的に堆積するステップと、
−  前記ゲート及び前記犠牲材料の層の上に誘電体の層を設けるステップと、
−  前記接合領域における前記誘電体を選択的にエッチングして、コンタクトホールを形成するステップと、
−  続いて、前記接合領域から前記誘電体を除去して、キャビティを作成するステップと、
−  前記コンタクトホールを経て前記キャビティを金属材料で満たすステップと、
を含むことを特徴とする、自己整合金属−半導体接合の形成方法。
【請求項２】
前記活性領域に対応する前記半導体基板の表面から基板材料の一部を除去して、前記接合領域を規定する凹所を形成するステップを更に含む、請求項１に記載の方法。
【請求項３】
前記犠牲材料が半導体材料である、請求項１に記載の方法。
【請求項４】
前記基板材料の一部を、ウェット及び／又はドライエッチングプロセスによって前記半導体基板の表面から除去する、請求項２に記載の方法。
【請求項５】
前記半導体基板がシリコンから成り、前記半導体基板上に堆積する前記半導体材料の層がシリコンゲルマニウム（ＳｉＧｅ）であり、該堆積をエピタキシーによって行う、請求項３に記載の方法。
【請求項６】
前記ＳｉＧｅの層を前記凹所内に成長させる、請求項３に記載の方法。
【請求項７】
前記ゲートがポリシリコンから成り、前記ＳｉＧｅ層を、前記ゲートの頂部にも成長させる、請求項３に記載の方法。
【請求項８】
前記凹所におけるの前記犠牲材料の層が、前記凹所を形成する前の、前記半導体基板の元の表面よりも高くに延在する、請求項２に記載の方法。
【請求項９】
前記犠牲材料を、選択的化学エッチングによって前記凹所から除去する、請求項１に記載の方法。
【請求項１０】
前記ＳｉＧｅ層を、ＳｉＧｅの選択的化学エッチングによって前記凹所から除去する、請求項５に記載の方法。
【請求項１１】
前記キャビティを、前記コンタクトホールを経て金属材料で満たすステップが、先ず、金属堆積処理を行って、コンタクトホールの側壁と前記誘電体の表面を金属層で覆うサブステップと、その後に前記コンタクトホールの残り部分を金属でほぼ完全に満たすサブステップを含む、請求項１に記載の方法。
【請求項１２】
前記誘電体の表面から前記堆積した金属層を除去するステップを更に含む、請求項１に記載の方法。
【請求項１３】
前記接合を形成するのに用いる金属が、前記半導体デバイスを製造するプロセスフローの最大温度で規定される所定の温度下では、前記半導体基板の材料と実質上反応しない、請求項１に記載の方法。
【請求項１４】
前記半導体デバイスは、ｐＭＯＳ及びｎＭＯＳデバイスを構成するＣＭＯＳトランジスタを備え、前記ｐＭＯＳ及びｎＭＯＳデバイスのそれぞれの接合を形成するのに種々の金属を用いる、請求項１に記載の方法。
【請求項１５】
前記半導体デバイスは、ｐＭＯＳ及びｎＭＯＳデバイスを構成するＣＭＯＳトランジスタを備え、前記ｐＭＯＳ及びｎＭＯＳデバイスのそれぞれの接合の厚さが異なる、請求項１に記載の方法。
【請求項１６】
前記ｐＭＯＳ及びｎＭＯＳデバイスのそれぞれのコンタクトホールを形成するのに、別々のコンタクトエッチングステップを用いる、請求項１３に記載の方法。
【請求項１７】
請求項１に記載の方法によって形成される金属半導体接合を内蔵する、少なくとも１つの半導体デバイスを基板上に備えている集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイス用の自己整合されたショットキー接合を形成する方法に関する。
【背景技術】
【０００２】
超大規模集積回路（ＶＬＳＩ）は、大きなウェーハサイズと小さなライン幅に従って発展している。この発展傾向は、集積回路の機能を高め、製造コストを減少させている。相補型金属酸化物半導体（ＣＭＯＳ）トランジスタのような半導体デバイスは、寸法が小さくなると、チャネル長がそれ相当に縮小して、トランジスタの動作速度が増加する。ＣＭＯＳトランジスタの寸法が０．１μｍ以下に縮小すると、集積回路の密度及び性能を継続的に改善するためには、多数の新たな技術的問題が浮上する。これらの問題の１つは、接合のスケーリングである。接合の深さｘｊは、トランジスタの良好なスイッチング動作に不利益となる可能性のある短チャネル効果及びドレイン誘起バリア低下効果を制御するために、縮小させる必要がある。
【０００３】
従来、接合は、不純物の注入及びその後のアニーリング処理によって形成される。しかしながら、活性化原子の総数は溶解度曲線によって制限されるので、接合深さの減少は、自動的にトランジスタのアクセス抵抗Ｒｊを増加させることになる。さらに不純物の注入中の散乱事象及び活性化中の拡散のために、上述した処理法では、接合を良好に規定し、急峻にすることは非常に難しい。このＲｓ／ｘｊのトレードオフを解消するための方法は、非常に低い抵抗率を示す金属のショットキー接合を作ることである。従来、このような接合は、選択性を有するので、シリサイド化法によって達成されている。
【０００４】
図９ａを参照するに、従来の金属酸化物半導体デバイスの製造プロセスでは、ゲート１４０を基板１００上のゲート酸化層１２０の上に形成する。次に、図面の図９ｂに概略的に示すように、基板１００に対してイオン注入ステップを行って、軽ドープのドレイン（ＬＤＤ）領域１１０を形成する。次いで、図９ｃに示すように、ゲート１４０の側壁にスペーサ１６０を形成し、そして、図９ｄに示すように、ソース／ドレイン（Ｓ／Ｄ）注入処理を行って、基板１００にソース／ドレイン領域１３０を形成する。最後に、シリコンウェハを熱処理（例えばアニーリング）して、結晶構造を修復して、ドーパントを注入してから、シリサイド化ステップによってデバイスのソース、ドレイン及びゲート領域の上にシリサイドコンタクト１７０（又は接合）を形成して、図面の図９ｅに概略的に示すような構造を作成する。
【０００５】
金属ショットキー接合の潜在能力を充分に活用するためには、接合の形状及びゲート制御チャネルに対するその位置を制御することが極めて重要である。しかしながら、従来のシリサイド化法を用いて接合を形成する場合には、金属とシリコンの反応の間に、基板中又はゲートの下に不所望な拡散現象が生じる可能性があり、得られる接合の形状及び位置が悪影響を受けることがある。一方、接合を形成するのに、金属堆積法も考えられており、これは上述した問題を解決し、使用することができるショットキー材料の選択性の幅を広げることになるかもしれない。しかしながら、シリサイド化とは対照的に、金属堆積法はシリコンに対して選択的ではないため、スペーサ又はＳＴＩ領域のような、トランジスタの他の部分（これらの部分は必然的に短絡することになる）に金属を堆積しない、金属堆積法を用いて上述したような接合を形成する方法を提供するのが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、従来提案されているシリサイド化法とは対照的に、上述した問題点の少なくとも幾つかを対処する金属堆積法を用いて、半導体デバイスに対して自己整合される金属接合を形成する方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様においては、半導体デバイスの活性領域に対して自己整合金属−半導体接合を形成する方法であって、
−  半導体基板上にゲートを設けるステップと、
−  前記活性領域上に、接合領域を規定する犠牲材料の層を選択的に堆積するステップと、
−  前記ゲート及び前記犠牲材料の層の上に誘電体の層を設けるステップと、
−  前記接合領域における前記誘電体を選択的にエッチングして、コンタクトホールを形成するステップと、
−  続いて、前記接合領域から前記誘電体を除去して、キャビティを作成するステップと、
−  前記コンタクトホールを経て前記キャビティを金属材料で満たすステップと、
を含むことを特徴とする、自己整合金属−半導体接合の形成方法が提供される。
【０００８】
このように、前記本発明の目的は、半導体の「ダミー」の接合を形成し、この接合を後に選択的に除去して、キャビティ又は空所を作成し、次にそこに金属を満たして接合を形成する、本発明に従って達成される。
【０００９】
本発明の好適な例では、当該方法が更に、前記活性領域に対応する半導体基板の表面から基板材料の一部を除去して、接合領域を規定する凹所を形成するステップを更に含むようにする。このようにする凹所のエッチングは特に有利であり、接合が、ゲートの下の導電チャネルのレベルに位置するようになる。更に、ゲートの側面にスペーサを位置させると、この例は、スペーサの下をエッチング（例えばウェットエッチングで）することが可能となり、犠牲材料及び後に形成する接合を、チャネルに近いスペーサの下に位置させることができる。
【００１０】
模範的な例では、前記基板材料の一部を、ウェット及び／又はドライエッチング工程によって、前記半導体基板の表面から除去することができる。好ましくは、前記半導体基板をシリコンで構成し、前記凹所内で前記半導体基板上に選択的に成長させる前記半導体の材料層は、ＳｉＧｅのエピタキシーによって成長させるのが有利なシリコンゲルマニウム（ＳｉＧｅ）とする。ある例では、ゲートをポリシリコンで構成し、ＳｉＧｅ層を前記ゲートの頂部にも成長させる。半導体材料は、選択的化学エッチング、例えば、ＳｉＧｅのいわゆる「ダミー」の接合を形成する場合の選択的なＳｉＧｅの化学エッチングによって、凹所から除去することができる。好適例では、凹所内の半導体材料の層が、前記凹所を形成する前の半導体基板の元の表面よりも高くに延在するようにする。これはショットキー金属堆積ステップを支援し、最終的な接合の抵抗率を低減させることにもなる。
【００１１】
好適例では、キャビティをコンタクトホールを経て金属材料で満たすステップが、先ず、金属堆積処理を行って、コンタクトホールの側壁と誘電体の表面を金属層で覆うサブステップと、その後にコンタクトホールの残り部分を金属でほぼ完全に満たすサブステップを含むようにする。この場合、本発明による方法は、誘電体の表面から、堆積した金属層を除去する追加的なステップ（例えばＣＭＰ）を更に含むことができる。接合を形成するために用いる金属（例えばＴｉＮ）は、半導体デバイスの製造プロセスフローにおける最大温度によって規定される所定の温度下では、半導体基板の材料と実質上反応しないものとするのが有利である。
【００１２】
本発明の模範的な例では、半導体デバイスを、ソース及びドレイン領域を有するＭＯＳトランジスタで構成し、上述した方法に従って形成される金属接合を、ソース及びドレイン領域に対して設ける。模範的な例では、半導体デバイスはｐＭＯＳ及びｎＭＯＳデバイスを構成するＣＭＯＳトランジスタを備え、ｐＭＯＳ及びｎＭＯＳデバイスのそれぞれの金属接合を形成するのに、種々の金属を用いることができる。この場合、ｐＭＯＳ及びｎＭＯＳデバイスのそれぞれの金属接合の厚さも相違させることができる。本発明のある例では、上記の接合の厚さを相違させるために、別々の各コンタクトエッチングステップを用いて、ｐＭＯＳ及びｎＭＯＳデバイスのそれぞれのコンタクトホールを形成する。
【００１３】
本発明は、上述した方法によって形成される金属−半導体接合を内蔵する、少なくとも１つの半導体デバイスを基板上に備える集積回路にまで及ぶものである。
【００１４】
本発明の上述した観点及びその他の観点は、以下の実施例の説明から明らかであり、これらの実施例を参照することで明確となるであろう。
【００１５】
本発明の実施例を、例証としてのみ、且つ添付図面を参照して説明する。
【発明を実施するための最良の形態】
【００１６】
本発明による方法は、ゲートエッチングステップまでの通常のプロセスフローに続く、通常のＣＭＯＳトランジスタの製造プロセスからスタートする。従って、図１を参照するに、浅いトレンチ分離（ＳＴＩ）領域１８を設け、そしてＮウェル及びＰウェル（図示せず）を注入してある半導体基板１０を用意する。基板１０の上にゲート酸化物層１２を設け、このゲート酸化物層の上にポリシリコン等のようなゲート電極材料層を堆積し、そしてエッチングしてゲート１４を形成する。ゲート１４の側壁にはスペーサ１６を設ける。
【００１７】
図２を参照するに、ドライ及びウェットエッチング処理の適切なシーケンスを用いて、シリコン基板１０における接合領域に、良好に規定される凹所２０を形成する。この凹所は、形成すべきショットキー接合の下限を規定する。
【００１８】
理想的には、ショットキー接合は、チャネルのコンタクト抵抗を最小にするために、ゲート１４の縁部に達するようにする。従って本発明の本実施例では、半等方性のエッチングを有利に用いて、スペーサ１６の下に、後に金属で満たすべき充分な凹所２０を形成することができる。典型的には、違法性エッチングは反応性イオンエッチング（ＲＩＥ）によって達成され、等方性エッチングは、化学的エッチング、例えばウェットエッチングによって達成される。しかしながら、半等方性エッチングは極めて低いイオンエネルギーでドライエッチングによって達成することもできるので、磨耗の方向性が減少する。凹所２０をエッチングする他の幾つかの方法があることは当業者に明らかであり、本発明は、必ずしもこの点に限定することを意図しているわけではない。
【００１９】
次に、選択的なＳｉＧｅエピタキシーを用いて、デバイスのソース及びドレイン領域の上にＳｉＧｅ層２２を成長させる。ポリシリコンのゲート１４を用いる場合には、図３に示すように、ゲートの上にもＳｉＧｅ層が成長する。後の選択的なＳｉＧｅのエッチングステップの期間中、高選択性を保証するために、使用するＧｅの含有量は、典型的には１５−３０％とする（Ｇｅの含有量を高くするほど、Ｓｉに対するＳｉＧｅの除去の選択性が増大するが、洗浄ステップの期間中にＳｉＧｅを不所望に喪失することにもなる）。ＳｉＧｅ層２２は、「ダミー」の接合として作用し、形成すべきショットキー接合の上限を規定する。選択的なＳｉＧｅエピタキシー成長を行って、図３に示すように、元の基板表面よりも高く延在するＳｉＧｅ層２２を形成するようにすると、ショットキー金属の堆積ステップがやりやすくなるので有利である。これは、ＳｉＧｅの厚さが、金属を堆積することになるキャビティの高さを規定するからであり、その厚さは、キャビティを同じように充填するためにあまり小さくすべきでない（即ち、側壁上への不均一な堆積後の、不完全な充填リスクを減らす）。厚めの接合は、抵抗率を減らす効果も有する。従来法のＬＤＤ及びＳ／Ｄ注入ステップ及びシリサイド化ステップは、本例の方法には必要でないことは明らかである。
【００２０】
図面の図４を参照するに、半導体デバイスは、誘電体の層２４で覆い、次にこの誘電体層２４を選択的にエッチングして、図５に示すように、デバイスのソース及びドレイン領域に対するコンタクトホール２６を形成する。任意の誘電体を使用することができる：通常のＣＭＯＳトランジスタのプロセスフローでは、層厚が３０ｎｍの窒化物を活性領域にキャッピング層として用いる。これはコンタクトエッチング用のエッチング停止層として作用し、この層の上にはリン珪酸ガラスを堆積する。本発明は、必ずしもこの点に限定することを意図しているわけではない。
【００２１】
コンタクトエッチングの後、当該技術で既知である選択的な化学ＳｉＧｅエッチングを行って、接合領域から全てのＳｉＧｅを除去すると共に、ポリシリコンのゲート１４の場合にはゲートの頂部からもＳｉＧｅを除去して、図６に示すように、キャビティ又は空所２８を作成する。このステップには、ウェットエッチング技術を用いることもできる。成長させたＳｉＧｅを再び除去するので、この犠牲層には他の材料を使用することもできることは、当業者に明らかである。これらの他の材料も、同様にエピタキシーによって、又は、ＰＶＤ、ＣＶＤ、ＡＬＤのような他の既知の堆積方法で堆積することができる。
【００２２】
次に金属堆積プロセスを用いて、図面の図７に示すように、コンタクトホール２６を経て金属層３０を堆積し、空所２８を満たし、接合２９を形成する。金属３０（例えばＴｉＮ）は、堆積プロセスの間及び残りのミドルエンドとバックエンドステップの期間中、最大処理温度を通常４５０℃以下にして、所定の接合形状を確実に維持するようにするために、数オングストロームの深さでシリコンと反応しないように又は少なくとも表面的にしか反応しないようにするのが有利である。次いで、コンタクトホール２６を適当な金属３２で完全に満たし、化学的機械研磨（ＣＭＰ）ステップを用いて、図８に示すように誘電体層２４の表面から全ての余分な金属を除去する。通常のプロセスフローでは、バリア堆積の後に、コンタクトホールを満たすのにＷを用いている。本発明では、バリア材料の役目を果たすことがショットキーバリアのための金属にとって有利であるため、コンタクト充填材料のための特別な要件は必ずしも必要ではない。もしそうでない場合には、バリア材料を追加的に堆積して、Ｗの拡散を回避する必要がある。一般に、コンタクト充填材料の選択基準には、バリア材料の低抵抗率、低コンタクト抵抗率と、空所を残すことなくコンタクトホールを均一に充填するためのコンフォーマルな堆積法（ＡＬＤ、ＭＯＣＶＤ他）の可用性が含まれる。
【００２３】
それからデバイスは、慣例のマルチレベル・メタライゼーション（Ｍｕｌｔｉ−Ｌｅｖｅｌ−Ｍｅｔａｌｌｉｓａｔｉｏｎ）のバックエンドステップによって完成することができ、これは当業者によく知られているので本願明細書では更には述べない。
【００２４】
要約するに、本発明の上記の例示的な実施例は、前もって作ったＳｉＧｅの「ダミー」の接合を選択的に除去した後に、ソース／ドレインのコンタクトホールを経た金属堆積によって、ＣＭＯＳデバイスにおける自己整合ショットキー接合を形成する方法を提供することを目的としている。この方法により、形成すべきショットキー接合の形状は、ゲートエッチング及びソース／ドレイン領域におけるＳｉＧｅの選択的なエピタキシーの後に、Ｓｉ基板に意図的に形成する凹所によって規定され、これはショットキー接合の幾何学的設計に柔軟性を与え、非反応性金属の場合には、ショットキー接合の形成に従来提案されているシリサイド化技術に対して、ショットキー接合の形状及び深さをより良く制御することができる。
【００２５】
ｐＭＯＳ及びｎＭＯＳデバイスにおけるショットキー接合のそれぞれに対して、異なるバリア高さを有する２つの異なる金属を用いるのが有利であると認められている。これは、本発明の例示的な実施例に従って、ｐ及びｎＭＯＳデバイスの各々に対してコンタクトエッチングステップを分離する追加のマスクステップによって達成することができる。これは、図１〜図８について上述した簡単なプロセスフローに比べて複雑さが増すも、ＬＤＤ及びＳ／Ｄ注入のような、従来のシリサイド化ステップを省けるので、実際上受け入れられるであろう。
【００２６】
なお、上述した実施例は本発明を限定するものではなく、当業者には、添付した特許請求の範囲によって規定されるような本発明の範囲を逸脱することなく、幾多の変更を加え得ることは明らかである。単語「有する」、「含む」等は、特許請求の範囲又は明細書全体に記載される構成要素又はステップ以外の構成要素又はステップの存在を排除するものではない。単一の構成要素の記載は、複数の構成要素を排除するものではなく、逆もまた同様である。本発明は、幾つかの独特な構成要素を有するハードウェアによって、及び適切にプログラミングしたコンピュータによって実装可能である。幾つかの手段を列挙する装置の特許請求の範囲において、幾つかのこれらの手段は、ハードウェアの１つ及び同じ構成要素によって具体化することが可能である。ある手段が、相互に異なる従属請求項において再び引用されることは、これらの手段を組み合わせて有利に利用できないということを意味するものではない。
【００２７】
説明で開示した様々なパラメータを変更し、開示した実施例及び／又は特許請求の範囲を、本発明の範囲内において組み合わせることができることは当業者に明らかである。
【図面の簡単な説明】
【００２８】
【図１】半導体デバイスに対して金属−半導体接合を形成するための、本発明の例示的実施態様による方法の主要な一ステップを示す、概略的な断面図である。
【図２】半導体デバイスに対して金属−半導体接合を形成するための、本発明の例示的実施態様による方法の主要な次のステップを示す、概略的な断面図である。
【図３】半導体デバイスに対して金属−半導体接合を形成するための、本発明の例示的実施態様による方法の主要なさらに次のステップを示す、概略的な断面図である。
【図４】半導体デバイスに対して金属−半導体接合を形成するための、本発明の例示的実施態様による方法の主要な次のステップを示す、概略的な断面図である。
【図５】半導体デバイスに対して金属−半導体接合を形成するための、本発明の例示的実施態様による方法の主要なさらに次のステップを示す、概略的な断面図である。
【図６】半導体デバイスに対して金属−半導体接合を形成するための、本発明の例示的実施態様による方法の主要なさらに次のステップを示す、概略的な断面図である。
【図７】半導体デバイスに対して金属−半導体接合を形成するための、本発明の例示的実施態様による方法の主要なさらに次のステップを示す、概略的な断面図である。
【図８】半導体デバイスに対して金属−半導体接合を形成するための、本発明の例示的実施態様による方法の主要なさらに次のステップを示す、概略的な断面図である。
【図９ａ】従来技術による、金属−酸化物半導体デバイスを形成するための主要なプロセスフローの一ステップを示す、概略的な断面図である。
【図９ｂ】従来技術による、金属−酸化物半導体デバイスを形成するための主要なプロセスフローの次のステップを示す、概略的な断面図である。
【図９ｃ】従来技術による、金属−酸化物半導体デバイスを形成するための主要なプロセスフローの次のステップを示す、概略的な断面図である。
【図９ｄ】従来技術による、金属−酸化物半導体デバイスを形成するための主要なプロセスフローの次のステップを示す、概略的な断面図である。
【図９ｅ】従来技術による、金属−酸化物半導体デバイスを形成するための主要なプロセスフローのさらに次のステップを示す、概略的な断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９ａ】
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【図９ｂ】
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【図９ｃ】
2009517860.tif 000013
【図９ｄ】
2009517860.tif 000014
【図９ｅ】
2009517860.tif 000015
【国際調査報告】
2009517860.tif 000016
2009517860.tif 000017