(57)【要約】高速ラスタライザは、データを受けるビット設定ポートと、波形画像を出力する完全に独立な読み出し及びクリア・ポートとを持つ高速メモリを用いる。高速メモリは、ラスタ表示装置の行及び列に対応する行及び列に編成され、各メモリ位置又はセルは１つのビットを保持する。高速メモリは、並列な複数セクションに分けられので、各セクションの１つの列は各クロック・サイクルで書き込むことができ、結果として、各クロック・サイクルで複数の列を高速メモリに書き込むことが高い確率で可能となる。各メモリ・セルは、そのセルへの行及び列書き込み信号がアサートされたときに設定（set：セット）され、そのセルへの行及び列読み出し信号がアサートされたときに読み出し及びクリアされる。サーモメータ・コードを用いた行論理回路が、各セクション中の選択された列についての行ラインを設定するに使用される。
2009531742.tif 000002
【特許請求の範囲】
【請求項１】
データ及び波形描画コマンドを受けるビット設定ポートと、波形画像を出力するための完全に独立な読み出し及びクリア・ポートと、ラスタ表示装置の行及び列に対応する複数のメモリ・セルとを有し、並列動作する複数のセクションに分けられ、該セクションの夫々が各メモリ・サイクルで１つの垂直列を描画でき、複数の上記列が各メモリ・サイクルで描画できる高速メモリと、
ビット設定ポートに結合され、上記データに応じて上記高速メモリ中の行ラインを設定する行及び列論理回路と、
上記完全に独立な読み出し及びクリア・ポートに結合され、上記波形画像を読み出し、上記メモリ・セルをクリアする手段と
を具える高速ラスタライザ。
【請求項２】
ビット設定ポート及び独立な読み出し／クリア・ポートと、ラスタ表示装置に対応する複数の行及び列を有するラスタライザ・メモリを、夫々複数の列を有する複数のセクションに分けるステップと、
波形画像を形成するために、上記ビット設定ポートを介して取り込んだデータに従って各クロック・サイクルで上記セクション毎の上記複数列の１つに特定行を設定するステップと、
前の波形画像と組み合わせて上記ラスタ表示装置上で表示するため、上記波形画像を上記読み出し／クリア・ポートから独立に読み出して、クリアするステップと
を具える高速ラスタライザの方法。
【発明の詳細な説明】
【背景技術】
【０００１】
本発明は、ラスタ・スキャン装置上での表示のためにデジタル化したデータを波形画像に変換することに関し、特に、最高データ・アクイジション・レートと同様なレートでのデータ表示を可能にする高速ラスタライザに関する。
【０００２】
波形画像化ハードウェアは段々と高速になり、この傾向は確実に続いている。波形画像化の初期の手法は、ラスタ・スキャン表示の各フレーム中に単一波形の画像を生成することだった。デジタル化したデータは、メモリ中に保持され、フレーム中の各ラインにつき１回、繰り返し読み出される。各画素の時間に、その列（column）のデジタル化データはそのライン（line）番号と比較され、その比較は、ドットを表示するかどうかを決定するのに利用される。「時間で変化する信号の波形を表示するためのテレビジョン型表示システム」と題する米国特許第３,７８６,４７６号は、こうしたシステムを記述し、この中では４つまでの波形を表示及びスクロールできる。この手法を変形した多くの手法が、欠落した垂直ラインを満たし、波形を拡大縮小するために使用されている。これら手法の全てにおいて、波形更新レートは、１フレーム当たり１波形、つまり、１秒当たり６０に限定されている。
【０００３】
メモリが高価でなくなってきたとき、メモリは波形のラスタ画像を保持するのに使用された。メモリは、各フレームにつき１回読み出され、メモリの内容は、各画素のグレー・スケールの設定と、色の特定に使用される。初期には、マイクロプロセッサが波形画像を形成した。この手法は、「デジタル波形記録装置の高掃引レート波形表示制御」と題する米国特許第４,１３４,１４９号の中の記述に現れる。後には、波形画像をメモリ中に入れ、波形画像が時間と伴に徐々に消えていくようにするための専用ハードウェアが設計された。「ラスタ・スキャン・オシロスコープ表示のためのデジタル的に合成されたグレースケール」と題する米国特許番号第５,２５４,９８３号は、この技術に関する１つの応用を記述している。
【０００４】
波形画像を描画するレートを増加させるため、多くのハードウェア・セットを組み込んだ装置もあった。そのなかには、「デューティー・サイクルを高めた信号観測のためのデジタル・オシロスコープ・アーキテクチャ」と題する米国特許番号第５,５３０,４５４号のような各セットを異なるチャンネルに使用したものがあった。他の場合では、このハードウェア・セットを、１つのチャンネルに多数使用したものもあった。波形更新レートは、約４００,０００毎秒が得られている。
【０００５】
サンプル数から見たデジタル化データの長さは、画素列から見た表示幅を大きく超えることが多い。波形描画時間を減少させるため、デジタル化データを複数グループに分け、各グループ内の最大及び最小値を見つけるようにハードウェアが設計された。そして、これらの値が波形画像を描画するのに使用される。これは、「デジタル・オシロスコープでの表示のためのコンパクト・デジタル時系列データのための方法及び装置」と題する米国特許番号第５,２５５,３６５号に示されている。この表示は、全てのデータを用いた場合ほど良い見え方ではないかもしれないが、記録長が長い、つまり、取得したサンプル数が多いときに、この技術は描画時間を大幅に減少させる。波形描画時間を減少させる他の技術は、データの一部を捨てるものである。これは、「散在ベクトル・ラスタ化」と題する米国特許番号第６,１０４,３７４号に記載されている。多数の波形が描画されたとき、ユーザは、少ない波形が描画されたときほど、波形の一部が細かくは描画されていないことに気づかないかもしれない。
【０００６】
全てのデータを維持しつつ波形描画時間を減少させる技術では、表示画像の１列（column：カラム）のみに全画素の輝度の軌跡を保持する特殊用途の１列メモリを有している。表示画像は、左から右へ、一度に１列が描画される。１列を処理する前に、特殊用途のメモリはクリアされる。そして、その列のデジタル化データは、１度に１サンプルが処理される。その列中の画素に対応するメモリ要素の値を増加させることによって、サンプル間の複数のラインが描画される。その増加量は、長いラインが徐々に弱くなっていくように、各ラインの長さに応じて変化させても良い。その列についてのデータを処理した後、メモリの内容は保持メモリに転送される。この時点で、次の列の画像を形成する処理が始まる。次の列の画像を形成している間、保持メモリは、従来のラスタ・メモリと共同して、最後の列の画像を、時間的に前に描画した複数の波形画像に融合（merge：マージ）させる。これについては、「デジタル・オシロスコープの可変輝度ラスタライザにおける圧縮及びアクイジション・カウント値の最適化」と題する米国特許番号第６,２７８,４３５号に記載されている。この技術の限界となる要素は、新しい画像を前の画像に融合させるのにかかる時間である。融合させる量を減らすために、並行して多数の波形から１画像を生成するために、この技術が使われる。複数の波形の最初の列の画像は、特殊用途メモリ内で展開される。この最初の列画像は、第２の列を生成するのと並行して、従来のラスタ・メモリ中に融合（マージ）される。
【０００７】
波形画像をより高速に作成するために上述の技術のいずれかを用いているにも関わらず、デジタル・オシロスコープは、依然として表示可能なデータよりも高速に多数のデータを取得している。例えば、オレゴン州ビーバートンのテクトロニクス社製ＴＤＳ１０００型デジタル・オシロスコープは、最速の水平軸が１２．５ナノ秒／ｄｉｖ（division：ディビジョン、目盛）で、各ディビジョンが２５画素列を有する波形を表示する。波形描画装置は、データ取込みに追従するには、１ナノ秒毎に波形画像の１０画素列を描画しなければならない。波形画像の１ナノ秒を描画するためには、少なくとも１０画素を波形メモリに設定しなければならない。波形が急速に立ち上がるか又は立ち下がる場合には、それよりも多い画素を設定しなければならない。１ナノ秒中に１０画素列の画像を描画することは、多くのメモリ装置のアクセス時間が１ナノ秒より長く、１つのサイクル中に１０個の独立な位置にアクセスできるメモリはないので、大変困難である。
【０００８】
望ましいものは、最速のデータ・アクイジション・レートと同様なレートでのデータ表示を可能にするもっと高速なラスタライザである。
【発明の抄録】
【０００９】
そこで、本発明は、データを受けるビット設定ポートと、波形画像を出力するための完全に独立な読み出し及びクリア・ポートとを有する高速メモリを持つ高速ラスタライザを提供する。高速メモリは、ラスタ表示装置の行及び列に対応する行及び列に編成され、各メモリ位置又はセルは、１つのビットを保持する。高速メモリは、並列な複数セクションに分けられ、各セクションの１列はクロック・サイクル毎に書き込むことができ、結果として、各クロック・サイクルで複数の列を高速メモリに書き込むことが高い確率で可能となる。各メモリ・セルは、そのセルへの行及び列書き込み信号がアサートされたときに設定（set：セット）され、そのセルへの行及び列読み出し信号がアサートされたときに読み出し及びクリアされる。サーモメータ・コードを用いた行論理回路が、各セクション中の選択された列についての行ラインを設定するに使用される。
【００１０】
本発明の目的、効果や新規な点は、以下の詳細な記述を特許請求の範囲及び添付図面とともに読むことによって明らかとなろう。
【発明を実施するための最良の形態】
【００１１】
本発明の心臓部は、波形画像を高速に生成するために特別に設計されたカスタム・メモリ１０である。このカスタム・メモリ１０は、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor：相補型金属酸化膜半導体）技術を用いて作ることで実現される。このカスタム・メモリ１０は、波形が高速に立ち上がるか又は立ち下がるときでさえも、最新のデジタル・オシロスコープの描画レートに追従するように作られる。カスタム・メモリ１０の主要な特徴は：
・メモリは、図１に示すようにデュアル・ポート・メモリである。・・・２つのポートの１つは、波形画像をメモリ中に配置するためだけに使用され、メモリ中にビットを設定するだけであり、他方のポートは画像の読み出し及びメモリのクリアのために使用される。
・メモリは、図２に示すように、ラスタ表示装置上の行（rows）及び列（columns）に対応する行及び列に構成される。・・・各メモリ位置又はセル１２は、１つの画素に対応し、１つのビットを保持するので、波形は複数ビットの組で示される、つまり、メモリの内容が読み出されたとき、グレー・スケール及び色が付加され、従来のラスタ・メモリ中に保持されたデータと組み合わせられる。
・メモリは、図３に示すように、並列に動作する複数のセクションに分割される。・・・各セクションは、全メモリの列の一部を有する、つまり、１０個のセクションであれば、第１セクションは、０、１０、２０、３０等の列を有し、第２セクションは、１、１１、２１、３１等の列を有するので、１０組のデータがシステム・クロック毎にメモリに運ばれると、一度に１０個の列中に複数ビットが設定される。別の実施形態では異なる列数を選択しても良く、セクションが多ければ、より多くの回路を費やして、より高速な動作が得られる。
・メモリの各セクションは、メモリ・サイクル毎に波形の１つの垂直列を描画する。・・・行論理回路１４は、従来の回路とともに、図４に示すように、描画する開始及び最終行番号（つまり、最小及び最大行番号）を定めるのに使用される。行論理回路１４は、これらの値を得て開始から最終値までの行ラインの全てを設定し、行ライン及び列ラインの両方でハイ（High）の信号を受けるメモリ・セルはハイ（High）状態に設定されるので、垂直ラインの完全な線分（segment）が長さに関係なく一度に描画される。図４に示すように、開始行値が４で最終行値が７のときに、列３０中に４つのメモリ・セルが１度の動作で設定され、同時にメモリ１０の他のセクションには、波形画像の隣接する部分が描画される。
【００１２】
これらの特徴をカスタム・メモリ１０中で組み合わせることで、１つのメモリ・サイクル中に波形画像の多数の列を描画することが可能である。オレゴン州ビーバートンのテクトロニクス社製ＴＤＳ２０００型デジタル・オシロスコープでは、最高速時間軸は２．５ナノ秒／ｄｉｖで、１ディビジョン当たり２５画素列である。アクイジション（取込み）と同じレートで波形画像を描画するには、メモリ１０を２０のセクションに分割し、クロック・サイクル時間を２ナノ秒とすれば良い。
【００１３】
高速カスタム・メモリ１０は、グレー・スケールを収容しないが、ユーザに表示装置上で提供される波形画像には色及びグレー・スケール情報を含めるようにしても良い。波形画像は、周期的に高速カスタム・メモリ１０から読み出される。読み出しは、ビット設定とは非同期であり、波形画像の生成を妨げることはない。カスタム・メモリ１０が読み出されたとき、従来の波形画像メモリ中に保持されているグレー・スケール及び色情報と組み合わせられる。トリガ・レートのために描画すべき複数の新しい波形が低速で届いた場合、これらは高速メモリ１０から１度に１個ずつ引き出され、従来のラスタライザ回路中のグレー・スケール情報もこれと同様である。複数波形が非常に高速なレートで届いた場合、上述のグレー・スケール・メモリに転送される前に、複数波形の複数グループが高速メモリ１０中で論理和で一緒となる。
【００１４】
異なる入力チャンネルの波形画像を異なる色で描画するためには、装置の各チャンネルに高速カスタム・メモリ１０が必要となる。各チャンネルが２つ以上の高速メモリ１０を使用すれば、より高速な波形描画速度を達成することもできる。
【００１５】
高速メモリ１０を読む処理では、同時にメモリをクリアもする。時として、同じメモリ・セル１２の設定及びクリアが同時になされるかもしれないが、これはビット設定動作が失われ、波形の１ポイントが欠落する結果となる。表示装置の更新レートと同様なレートで、メモリ１０を低速で読み出しても良い。また、メモリ１０は、読み出しシーケンスと、描画シーケンス又は表示装置の更新とのビート（beat）を起きにくくするため、疑似ランダム・シーケンスで読み出しても良い。
【００１６】
図５は、高速カスタム・メモリ１０用のメモリ・セル１２を示す。メモリ・セル１２には、逆並列接続（back-to-back）された２つのインバータ１６及び１８がある。インバータ１６及び１８は、この実施形態では、強力なｎチャンネル及び弱いｐチャンネルのトランジスタで形成されている。ライト行（write-row）及びライト列（write-column）信号が、インバータのプルアップ・トランジスタよりも強力なトランジスタ２０及び２２の夫々をオンにしようとするときには、下側のインバータ１８の出力はロー（low）に強制される。これは、一番上のインバータ１６をハイ（High）に設定し、メモリ・セル１２が設定される。
【００１７】
メモリ・セル１２の内容は、通常ハイのＮＰＲＥ信号を短時間ローにすることによって、プリチャージ・トランジスタ２８を介して論理ハイ・レベルに読み出し信号線２５をプリチャージすることによって、読み出される。プリチャージされた後、リード行（read_row）及リード列（read_column）トランジスタ２４及び２６の両方をオンにしたときに、読み出し信号線２５はメモリ・セル１２に接続される。もしメモリ・セル１２がロー状態にあれば、読み出し信号線２５はローになる。そうでなければ、読み出し信号線２５はハイのままである。メモリ・セル１２の状態を読み出した後、リード行（read_row）及リード列（read_column）信号はアサートされたままで、ＺＥＲＯ信号をクリア・トランジスタ３０にアサートすることによって、メモリ・セルはクリアされる。これは、一番上のインバータ１６をローに引っ張り、メモリ・セル１２をロー状態にする。
【００１８】
行論理回路１４は、複数の異なるモードで動作しても良い。ベクトル・モードでは、高速メモリ１０の各セクションの論理回路に、開始及び最終行番号が与えられる。すると行論理回路１４は、開始行で始まり、最終行で終わる全ての行ラインを設定する。ピーク検出モードでは、行論理回路１４に最小及び最大行番号が与えられると、行論理回路は最小行番号で始まり、最大行番号に至る行ラインの全てを設定する。ドット・モードでは、行論理回路１４に１つの行番号が与えられて、１つの行ラインが設定される。ベクトル・モードの変形の１つに、開始又は最終行のどちらかを除外して、各垂直ラインの隣接する最終ポイントが隣接する列に描画されないようにするものがある。
【００１９】
複数の行ラインを素早く設定する基本的なしくみでは、２進数をサーモメータ・コード（thermometer code）に変換する論理回路を利用する。開始及び最終、つまり、最小及び最大の値は、それぞれサーモメータ・コードに変換される。サーモメータ・コードは、水銀温度計の振る舞いから、その名前が付けられている。サーモメータ・コードの出力は、Ｎ個の論理信号（N Logic Signals）である。ここでＮは、メモリ中の行番号である。論理回路出力には、０からＮ−１までの数字が付けられる。入力値より少ない数値の論理回路出力は「ハイ（High）」であり、入力値以上の数値の論理回路出力は「ロー（Low）」である。２つの行の値がサーモメータ・コードに変換されると、一方の出力が「ハイ」で他方が「ロー」である場合に反応するように、ＸＯＲ型ゲートが２つのサーモメータ・コード出力の間に配置される。ＸＯＲゲートが生成した出力は、メモリ１０の１つのセクションの複数の行ラインを駆動するのに使用される。複数の行ラインを駆動するために複数のサーモメータ・コード間に配置される論理回路には、いくつもの種類があり得る。
【００２０】
行駆動信号を生成する論理回路の１形式では、図６に示すように、第１のサーモメータ・コードから２つ、第２のサーモメータ・コードから２つの４つの入力信号を各行のドライバ３２が受ける。もし第１のサーモメータ・コードからの２つの入力信号がＡ及びＢで、Ａが上位ならば、行ドライバ３２用のドット・モード論理回路は、ＡがゼロでＢが１のときハイ（High）を行ドライバに出力させる〜Ａ＆Ｂである。第２のサーモメータ・コードからの２つの入力信号には、Ｃを上位としてＣ及びＤの名前を付けても良い。図５では、３と５の入力用の２つのサーモメータ・コードが示されている。行ドライバ３２用のＡ、Ｂ、Ｃ及びＤの項の位置がその右に示されている。この例に示すように、第１コードがこの行と一致するときには、〜Ａ＆Ｂの項は真である。第２コードがこの行と一致するときには、〜Ｃ＆Ｄの項は真である。〜Ａ＆Ｃの項は、ベクトルがこの行から又はこの行の下から始まり、この行の上へ行くときに真である。Ｂ＆〜Ｄの項は、ベクトルがこの行から又はこの行の上から始まり、この行の下へ行くときに真である。３つの項をＯＲ関数での組み合わせた（〜Ａ＆Ｂ）｜（〜Ａ＆Ｃ）｜（Ｂ＆〜Ｄ）の関数は、立ち上がりベクトルがこの行を通過するか、立ち下がりベクトルがこの行を通過するか、又は、ベクトルがこの行で始まるときに真である。これは、ベクトルをプロットするときに使用される。最小／最大の対をプロットするとき、４つの項全てのＯＲ（論理和）が使用される。
【００２１】
入力にサーモメータ・コードを用いる場合、Ａ、Ｂ、Ｃ及びＤの多くの組み合わせは許容されないものである。他の組み合わせでは、最小を最初の入力として最小／最大の対をプロットするときには、許容されない。これら「無関係」条件を用いてゲート数を減少させて、以下の等式では、最後のポイントを除いたベクトルと、最小／最大の対の両方を描画する：
行ドライブ＝〜（（Ａ＆Ｄ）｜（〜Ｂ＆〜Ｄ）｜（Ｘ＆〜Ｂ＆〜Ｃ））；最小／最大ではＸ＝０、ベクトルではＸ＝１
動作の各サイクルの開始時点では、高速メモリ１０は、各セクションの２つの行の値（最小及び最大又は開始及び最終）をレジスタにロードする。上述した論理回路は、設定する画素がある行に対応する行ラインをアサート（assert）する。
【００２２】
上述のように、高速メモリ１０が複数のセクションに分けられ、各セクションには、ある数の画素列（column）が含まれる。これら列の夫々には、メモリ１０に書き込む、つまり、描画するために、その列ラインをアサートする論理回路が含まれる。描画するレートは、水平軸のスケールに応じて変化する。可変クロック・レートを用いても良いが、現状ではクロック・レートは固定である。固定クロック・レートでは、高速ラスタライザの書き込みは、リアルタイムでデータを受けるレートに応じて制御される。最速レートでは、全てのセクションは、クロック周期毎に１列を書き込む。もっと遅いレートでは、セクション・ライト・イネーブル信号線で、どのセクションを書き込むか制御し、そして一部のセクションだけがクロック周期毎に書き込まれる。データ・レートが固定クロック・レートと一致するときは、クロック周期毎に１つのセクションだけが書き込まれる。もっと遅いデータ・レートでは、セクションにデータが書き込まれないクロック周期がある。書き込まれる全ての列について、高速メモリ１０のそのセクションに行データが届けられる。図７は、代表的な列論理回路を示す。高速メモリ１０の各セクションには、セクション・ライト・イネーブル信号線がある。そのセクションへの書き込みは、この信号線がアサートされたときだけ生じ、これらイネーブル信号線は、セクション・ライト・イネーブル・バスに編成される。第２のバス（列ライト・イネーブル・バス）は、高速メモリ１０の全てのセクションに伸びている。このバスには、セクション内の各列に接続された１本の信号線が含まれる。このバス中、最大で１つの信号線は常にアサートされている。高速メモリ１０内の各列用の列論理回路は、第１バスからの１つの信号線と、第２バスからの１つの信号線に接続されている。ＡＮＤ（論理積）ゲート３４は、両信号線がアサートされたときだけ列論理アレーをアクティブにする。ＡＮＤゲート３４の出力は、フリップ・フロップ３６のＤ入力端子に接続される。フリップ・フロップ３６は、高速メモリ１０の全てクロック・サイクルの開始時点でクロックされる。ＡＮＤゲート３４からの「ハイ」出力の結果としてフリップ・フロップ３６がセットされると、フリップ・フロップ３６のＱ出力と反転したクロックとの論理積（３８）によって、クロック・サイクルの終わりごろに、高速メモリ１０の列ラインがアサートされる。列ラインのアサートをクロック・サイクルの終わりまで遅延させることにより、行論理回路１４には行ラインをアサートし、行ラインが安定になるための時間が与えられる。
【００２３】
先に示したように、高速メモリ１０の読み出しポートは、ビット設定ポートから完全に独立している。高速メモリ１０を読み出す全般的なしくみは、上述のメモリ・セル１２の説明に含まれる。読み出しポートは、データが必要となる順番に応じて、多様なやり方で構成しても良い。代表的な読み出し論理回路では、列に編成される読み出し信号線を持つようにしても良い。そして高速メモリ１０の１つの行が完全に読み出され、メモリ・セル１２をクリアする直前にクロックに応じてフリップ・フロップに入力されるようにしても良い。高速メモリは、毎秒７０回程度の低速なレートで読み出すようにしても良い。メモリの内容は、上述したグレー・スケール及び色情報を保持する従来のラスタ・メモリに融合（merge：マージ）される。
【００２４】
このように本発明は、複数のセクションに分けられ、読み出し及びクリア・ポートから完全に独立したビット設定ポートを有する高速カスタム・メモリを用いた高速ラスタライザを提供する。
【図面の簡単な説明】
【００２５】
【図１】図１は、本発明による高速ラスタライザで用いる高速メモリのブロック図である。
【図２】図２は、本発明による高速メモリに適した配置の代表的な図である。
【図３】図３は、本発明による高速メモリのセクションの代表的な図である。
【図４】図４は、本発明による高速メモリの１つのセクションの行論理回路のブロック図である。
【図５】図５は、本発明による高速メモリのメモリ・セルの回路図である。
【図６】図６は、本発明による高速メモリのための行ドライブ回路がどのようにアクティブにされるかを説明する代表的な図である。
【図７】図７は、本発明による高速メモリのための列ドライブ回路のブロック図である。
【図１】
2009531742.tif 000003
【図２】
2009531742.tif 000004
【図３】
2009531742.tif 000005
【図４】
2009531742.tif 000006
【図５】
2009531742.tif 000007
【図６】
2009531742.tif 000008
【図７】
2009531742.tif 000009
【国際調査報告】
2009531742.tif 000010