(57)【要約】本発明は、ｎ個の４レベル入力データ信号をｎ個の２ビット信号に復号する４レベル論理デコーダに関する。４レベル論理デコーダは、ｎ個の復号回路（１２０）を具え、復号回路はそれぞれ、４レベル入力データ信号とクロック信号及び１ビットデータ信号と比較する比較回路（１２５）を有する。比較結果に応じて、クロック信号、１ビットデータ信号及び４レベル入力データ信号のスタティック値の一つを表す４レベル入力データ信号のデータビット値を表す信号を、復号論理回路（１３８）に供給する。これらの信号に応答して、復号論理回路（１３８）は、２ビット出力データ信号を発生する。４レベル論理デコーダは、論理素子の簡単な回路を用いて簡単に実現され、ＨＤＬを用いたモデリングを許容する。
2009503927.tif 000002
【特許請求の範囲】
【請求項１】
４レベル入力データ信号を復号する方法であって、ｎ（ｎを少なくとも１とする。）個の４レベル入力データ信号、クロック信号及び１ビットデータ信号を受信し、前記入力データ信号が、クロック信号及び１ビットデータ信号を用いることによって４レベル符号化され、前記１ビットデータ信号が、予め決定された時間間隔中に少なくとも１回ビット値を変更し、前記ｎ個の４レベル入力データ信号の各々を前記クロック信号と比較するとともにそれに応じて前記ｎ個の４レベル入力データ信号の各々に対して第１比較信号を発生し、前記ｎ個の４レベル入力データ信号の各々を前記１ビットデータ信号と比較するとともにそれに応じて前記ｎ個の４レベル入力データ信号の各々に対して第２比較信号を発生し、前記第１比較データ信号及び前記第２比較データを用いるとともに、前記予め決定された時間間隔中に前記１ビットデータ信号がビット値を少なくとも１回変更することの基づいて、前記４レベル入力データ信号のデータビット値が前記クロック信号、前記１ビットデータ信号及び前記４レベル入力データ信号のスタティック値のいずれであるかを、前記ｎ個の４レベル入力データ信号の各々に対して決定し、決定されたデータビット値表示に応じて２位ビット出力データ信号を前記ｎ個の４レベル入力データ信号の各々に対して発生する復号論理回路を用いる方法。
【請求項２】
請求項１記載の４レベル入力データ信号を復号する方法において、前記クロック信号、前記１ビットデータ信号及び前記ｎ個の４レベル入力データ信号の各々を処理し、処理された信号が、処理されていない信号の同一パルスでビット値を変更し、パルス数を２で除算することを特徴とする方法。
【請求項３】
請求項１又は２記載の４レベル入力データ信号を復号する方法において、前記第１及び第２比較データ信号に応じて第３及び第４比較データ信号を発生し、前記第３及び第４比較データ信号が、前記クロック信号、前記１ビットデータ信号及び前記スタティック値の一つを表す前記４レベル入力データ信号のデータビット値を表すことを特徴とする方法。
【請求項４】
請求項３記載の４レベル入力データ信号を復号する方法において、前記第３及び第４比較データ信号を前記復号論理回路に供給することを特徴とする方法。
【請求項５】
請求項１から４のうちのいずれか１項に記載の４レベル入力データ信号を復号する方法において、前記４レベル入力データ信号のスタティック値を前記復号論理回路に供給することを特徴とする方法。
【請求項６】
請求項４又は５記載の４レベル入力データ信号を復号する方法において、前記２ビット出力データ信号を、前記第３及び第４比較データ信号を用いて発生することを特徴とする方法。
【請求項７】
請求項５又は６記載の４レベル入力データ信号を復号する方法において、前記２ビット出力データ信号を、前記４レベル入力データ信号のスタティック値を用いて発生することを特徴とする方法。
【請求項８】
クロック信号を受信するクロック信号入力ポートと、予め決定された時間間隔中に少なくとも１回ビット値を変更する１ビットデータ信号を受信する１ビットデータ入力ポートと、前記クロック信号及び前記１ビットデータ信号を用いて４レベル符号化されるｎ（ｎを少なくとも１とする。）個の４レベル入力データ信号を受信するｎチャネル４レベルデータ入力ポートと、各々が前記クロック信号入力ポート、前記１ビットデータ入力ポート、前記ｎチャネル４レベル入力ポートの１チャネル及びｎチャネル２ビット出力ポートの１チャネルにそれぞれ結合されるｎ個の復号回路とを具え、前記ｎ個の復号回路の各々が、前記ｎチャネル４レベルデータ入力ポート及び前記クロック信号入力ポートと通信を行い、前記４レベル入力データ信号と前記クロック信号とを比較し、それに応じて第１比較データ信号を発生する第１比較回路と、前記ｎチャネル４レベルデータ入力ポート及び前記１ビットデータ信号入力ポートと通信を行い、前記第４レベル入力データ信号と前記１ビットデータ信号とを比較し、それに応じて第２比較データ信号を発生する第２比較回路と、前記第１比較回路、前記第２比較回路及び前記ｎチャネル４レベル入力ポートの１チャネルと通信を行い、前記第１比較データ信号及び前記第２比較データ信号が前記４レベル入力データ信号のスタティック値の一つである前記４レベル入力データ信号のデータビット値を表す場合に、前記４レベル入力データ信号のスタティック値を送信するゲート回路と、前記第１比較回路、前記第２比較回路、前記ゲート回路及び前記ｎチャネル２ビット出力ポートの１チャネルと通信を行い、前記第１比較データ信号、前記第２比較データ信号及び前記スタティック値に応じて２ビット出力データ信号を発生し、前記第１及び第２比較データ信号が、前記予め決定された時間間隔中に前記１ビットデータ信号がビット値を少なくとも１回変更することの基づいて、前記４レベル入力データ信号のデータビット値が前記クロック信号、前記１ビットデータ信号及び前記４レベル入力データ信号のスタティック値の一つを表す前記４レベル入力データ信号のデータビット値を表す復号論理回路とを有する４レベル論理デコーダ。
【請求項９】
請求項８記載の４レベル論理デコーダにおいて、前記クロック信号入力ポートと前記ｎ個の復号回路との間に介在し、前記クロック信号を処理し、処理された信号が、処理されていない信号の同一パルス縁でビット値を変更する第１除算器と、前記１ビットデータ入力ポートと前記ｎ個の復号回路との間に介在し、前記１ビットデータ信号を処理し、処理された信号が、処理されていない信号の同一パルス縁でビット値を変更する第２除算器と、前記復号回路の各々に配置されるとともに、前記ｎチャネル４レベルデータ入力ポート、前記第１比較回路及び前記第２比較回路と通信を行い、前記４レベル入力データ信号を処理し、処理された信号が、処理されていない信号の同一パルス縁でビット値を変更する第３除算器とを具えることを特徴とする４レベル論理デコーダ。
【請求項１０】
請求項９記載の４レベル論理デコーダにおいて、前記第１、第２及び第３除算器を、フリップフロップとしたことを特徴とする４レベル論理デコーダ。
【請求項１１】
請求項１０記載の４レベル論理デコーダにおいて、前記第１、第２及び第３除算器を、トグルタイプとして結合したＤ型フリップフロップとしたことを特徴とする４レベル論理デコーダ。
【請求項１２】
請求項９から１１のうちのいずれか１項に記載の４レベル論理デコーダにおいて、前記第１比較回路が、前記第１除算器のＱ出力ポートに結合した第１入力ポート及び前記第３除算器のＱ出力ポートに結合した第２入力ポートを有する第１ＸＯＲゲートを具え、前記第２比較回路が、前記第２除算器のＱ出力ポートに結合した第１入力ポート及び前記第３除算器のＱ出力ポートに結合した第２入力ポートを有する第２ＸＯＲゲートを具えることを特徴とする４レベル論理デコーダ。
【請求項１３】
請求項１２記載の４レベル論理デコーダにおいて、前記第１比較回路が、前記第１ＸＯＲゲートの出力ポートに結合したＤ入力ポート、前記クロック信号入力ポートに結合したクロック信号ポート及び前記復号論理回路の第１入力ポートに結合したＱ出力ポートを有する第１フィリップフロップを有し、前記第２比較回路が、前記第２ＸＯＲゲートの出力ポートに結合したＤ入力ポート、前記クロック信号入力ポートに結合したクロック信号ポート及び前記復号論理回路の第２入力ポートに結合したＱ出力ポートを有する第２フィリップフロップを有することを特徴とする４レベル論理デコーダ。
【請求項１４】
請求項１３記載の４レベル論理デコーダにおいて、前記第１フリップフロップ及び前記第２フリップフロップをＤ型フリップフロップとしたことを特徴とする４レベル論理デコーダ。
【請求項１５】
請求項１３又は１４記載の４レベル論理デコーダにおいて、前記ゲート回路が、前記第１フリップフロップのＱ出力ポートに結合した第１入力ポート及び前記第２フリップフロップのＱ出力ポートに結合した第２入力ポートを有する第１ＡＮＤゲートと、前記４レベルデータ入力ポートに結合した第１入力ポート、前記第１ＡＮＤゲートの出力ポートに結合した第２入力ポート及び前記復号論理回路の第３入力ポートに結合した出力ポートを有する第２ＡＮＤゲートとを具えることを特徴とする４レベル論理デコーダ。
【請求項１６】
４レベル論理デコーダの集積回路設計を行う際のデータを格納した記憶媒体であって、前記４レベル論理デコーダが、クロック信号を受信するクロック信号入力ポートと、予め決定された時間間隔中に少なくとも１回ビット値を変更する１ビットデータ信号を受信する１ビットデータ入力ポートと、前記クロック信号及び前記１ビットデータ信号を用いて４レベル符号化されるｎ（ｎを少なくとも１とする。）個の４レベル入力データ信号を受信するｎチャネル４レベルデータ入力ポートと、各々が前記クロック信号入力ポート、前記１ビットデータ入力ポート、前記ｎチャネル４レベル入力ポートの１チャネル及びｎチャネル２ビット出力ポートの１チャネルにそれぞれ結合されるｎ個の復号回路とを具え、前記ｎ個の復号回路の各々が、前記ｎチャネル４レベルデータ入力ポート及び前記クロック信号入力ポートと通信を行い、前記４レベル入力データ信号と前記クロック信号とを比較し、それに応じて第１比較データ信号を発生する第１比較回路と、前記ｎチャネル４レベルデータ入力ポート及び前記１ビットデータ信号入力ポートと通信を行い、前記第４レベル入力データ信号と前記１ビットデータ信号とを比較し、それに応じて第２比較データ信号を発生する第２比較回路と、前記第１比較回路、前記第２比較回路及び前記ｎチャネル４レベル入力ポートの１チャネルと通信を行い、前記第１比較データ信号及び前記第２比較データ信号が前記４レベル入力データ信号のスタティック値の一つである前記４レベル入力データ信号のデータビット値を表す場合に、前記４レベル入力データ信号のスタティック値を送信するゲート回路と、前記第１比較回路、前記第２比較回路、前記ゲート回路及び前記ｎチャネル２ビット出力ポートの１チャネルと通信を行い、前記第１比較データ信号、前記第２比較データ信号及び前記スタティック値に応じて２ビット出力データ信号を発生し、前記第１及び第２比較データ信号が、前記予め決定された時間間隔中に前記１ビットデータ信号がビット値を少なくとも１回変更することの基づいて、前記４レベル入力データ信号のデータビット値が前記クロック信号、前記１ビットデータ信号及び前記４レベル入力データ信号のスタティック値の一つを表す前記４レベル入力データ信号のデータビット値を表す復号論理回路とを有する記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２００５年７月２２日に出願された「２Ｎビット論理デコーダに対する４レベルＮワイヤの有効な実現」の表題の米国特許出願公開第６０／７０２，０５２号（代理人整理番号００２０８７ＵＳ１）の優先権を主張し、参照によりここに全体を組み込む。
【０００２】
本発明は、一般に、マルチレベル論理に関し、特に、高速シリアルバスと組み合わせて用いるｎ本の４レベル論理データチャネルからのｎ個の２ビットデータを復号する回路に関する。
【背景技術】
【０００３】
高速シリアルバスは、コンピュータシステム、コンピュータネットワーク及び通信システムを含む多様なアプリケーションに用いられている。高速シリアルバスの目的は、できるだけ大量に、できるだけ迅速に、かつ、できるだけ正確にデータを転送することである。通常のデジタル回路は、バイナリ値‘１’又は‘０’に対応する２レベル「ハイ」又は「ロー」しかデータビット上で用いない。通常のデジタル回路の変形は、２レベルより多いマルチレベルの符号化データを用いることである。マルチレベル符号化は、送信されるデータの値を表すために種々の電圧レベルを用いる。例えば、デジタル値００を表す第１レベル、デジタル値０１を表す第２レベル、デジタル値１０を表す第３レベル及びデジタル値１１を表す第４レベルを有する２ビットの情報を表すために、異なる四つの信号レベルが用いられる。しかしながら、マルチレベル符号化の使用は、小さい電圧差となる小電圧によって給電される集積回路が向上するに従って著しく複雑になる。
【０００４】
この問題は、クロック及び４レベルデータ符号化用の１ビットデータ信号を用いて異なる電圧レベルを他の論理レベルに置換することによって克服される。受信側において、４レベルデータは、クロック及び１ビットデータ信号を用いて２ビットデータに復号される。現在の４レベル論理デコーダは、ダイナミック信号とスタティック信号との間の差を検出する遅延セルと、これらの差を格納するとともに２ビットデータを順次繰り返すフリップフロップとを使用し、その結果、設計が複雑になる。さらに、遅延セルを使用すると、デコーダ回路をモデリングするハードウェア記述言語（ＨＤＬ）の使用を妨げ、マニュアルゲートレベルの実現及びマニュアルタイミングチェックを必要とする。
【０００５】
デコーダ回路のモデリングのためにＨＤＬを用いることができる著しく簡単な設計の４レベル論理デコーダを提供することが望まれている。
【発明の開示】
【０００６】
したがって、本発明の目的は、簡単な設計の４レベルｎチャネル−ｎ２ビット論理デコーダを提供することである。
【０００７】
本発明の他の目的は、デコーダ回路をモデリングするためにＨＤＬを用いることができる４レベルｎチャネル−ｎ２ビット論理デコーダを提供することである。
【０００８】
本発明によれば、クロック信号を受信するクロック信号入力ポートと、予め決定された時間間隔中に少なくとも１回ビット値を変更する１ビットデータ信号を受信する１ビットデータ入力ポートと、前記クロック信号及び前記１ビットデータ信号を用いて４レベル符号化されるｎ（ｎを少なくとも１とする。）個の４レベル入力データ信号を受信するｎチャネル４レベルデータ入力ポートと、各々が前記クロック信号入力ポート、前記１ビットデータ入力ポート、前記ｎチャネル４レベル入力ポートの１チャネル及びｎチャネル２ビット出力ポートの１チャネルにそれぞれ結合されるｎ個の復号回路とを具え、前記ｎ個の復号回路の各々が、前記ｎチャネル４レベルデータ入力ポート及び前記クロック信号入力ポートと通信を行い、前記４レベル入力データ信号と前記クロック信号とを比較し、それに応じて第１比較データ信号を発生する第１比較回路と、前記ｎチャネル４レベルデータ入力ポート及び前記１ビットデータ信号入力ポートと通信を行い、前記第４レベル入力データ信号と前記１ビットデータ信号とを比較し、それに応じて第２比較データ信号を発生する第２比較回路と、前記第１比較回路、前記第２比較回路及び前記ｎチャネル４レベル入力ポートの１チャネルと通信を行い、前記第１比較データ信号及び前記第２比較データ信号が前記４レベル入力データ信号のスタティック値の一つである前記４レベル入力データ信号のデータビット値を表す場合に、前記４レベル入力データ信号のスタティック値を送信するゲート回路と、前記第１比較回路、前記第２比較回路、前記ゲート回路及び前記ｎチャネル２ビット出力ポートの１チャネルと通信を行い、前記第１比較データ信号、前記第２比較データ信号及び前記スタティック値に応じて２ビット出力データ信号を発生し、前記第１及び第２比較データ信号が、前記予め決定された時間間隔中に前記１ビットデータ信号がビット値を少なくとも１回変更することの基づいて、前記４レベル入力データ信号のデータビット値が前記クロック信号、前記１ビットデータ信号及び前記４レベル入力データ信号のスタティック値の一つを表す前記４レベル入力データ信号のデータビット値を表す復号論理回路とを有する４レベル論理デコーダを提供する。
【発明を実施するための最良の形態】
【０００９】
本発明の実施の形態を、図面に関連して説明する。
【００１０】
本発明は種々の変更及び変形に従うが、そのうちの特定のものを図示して詳細に説明する。しかしながら、本発明は、記載した特定の実施の形態に限定されるものではなく、添付した特許請求の範囲によって規定した発明の範囲内の全ての変形、等価物及び変更をカバーする。
【００１１】
従来のデジタル回路は、データビット上で二つのバイナリ値‘１’及び‘０’を表すために二つのレベルのハイ及びローのみを使用し、この場合、ｎビットを用いて２ｎ−ビット数を表すことができる。マルチレベル論理において、単一データチャネルのデータ転送に用いられるレベル数は、ｐ（Ｐ＞２）である。例えば、４Ｖ電源を有する回路において、ｐ＝４レベル−４Ｖ，３Ｖ，２Ｖ及び１Ｖが、データ転送用の単一チャネルに用いられる。これによって、ｎチャネルデータバスは、４ｎ−ビット数を表すことができる。一般的に、データ転送用のｎチャネルを有するとともにｐレベルを有する回路において、表される値の数は、
ｍ＝Ｐｎ，                                                            （１）
となり、この場合、ｍは、
ｒ＝２ｌｏｇ（ｐ）ｎ.                                                  （２）
を有するｒ−ビットのバイナリ数である。
【００１２】
種々の電圧レベルを用いる代わりに、デジタル回路のクロック信号及び１ビットデータ信号を符号化及び復号用の論理値として用いることによって追加の論理レベルを導入することができる。図１は、クロック信号clkを受信するクロック信号入力ポート８２、１ビットデータ信号din1を受信する１ビットデータ入力ポート８４、及び４レベルデータ信号dim_mlを受信する１チャネル４レベルデータ入力ポート８６を有するデジタル装置８０を示す。クロック信号入力ポート８２及び１ビットデータ入力ポート８４は、４レベル論理デコーダ８８及びＣＰＵのようなデジタルコア回路９０に接続される。４レベル論理デコーダ８８は、４レベルデータ入力ポート８６及びデジタルコア回路９０にも接続される。クロック信号clk及び１ビットデータ信号dinとともに、４レベルデータは、四つの異なる論理レベル−‘１’，‘０’，clk及びdinによって物理的に表される。クロック信号clk及び１ビットデータ信号dinを用いて、４レベル論理でコーダ８８は、デジタルコア回路９０に供給するために４レベルデータを２ビットデータに変換する。同様に、１チャネル入力ポート８６の代わりにｎチャネル入力ポートを用いることによって、４ｎの値を表すことができる。
【００１３】
図２を参照すると、本発明による４レベル論理デコーダ１００の好適な実施の形態を示す。４レベル論理デコーダ１００は、１ビットデータ信号dinを受信する１ビットデータ入力ポート１０２と、クロック信号clkを受信するクロック信号入力ポート１０４と、例えばシリアルデータバスからのｎ個の４レベル入力データ信号din_ml[n]を受信する２チャネル４レベルデータ入力ポート１０６と、ｎ個の２ビット出力データ信号dout[2n]を図示しないＣＰＵのようなデジタルコア回路に供給するｎチャネル２レベル出力データ信号ポート１０８とを具える。
【００１４】
４レベル入力データは、２スタティック値−バイナリ‘１’及び‘０’のうちの一方と、２ダイナミック値とを具え、すなわち、４レベル入力データ信号のデータビットは、４レベル：バイナリ‘１’、バイナリ‘０’、１ビットデータ信号din及びクロック信号clkの一つを表す。復号前に、４レベル入力データ信号din_ml[n]、１ビットデータ信号din及びクロック信号clkは、４レベル入力データ信号din_ml[n]のデータビットによって４レベルのいずれが表されるかを示す情報を抽出するために前処理される。
【００１５】
１ビットデータ入力ポート１０２及びクロック信号入力ポート１０４との通信を行う除算回路１１０は、二つの除算器１１２及び１１４、例えば、トグルタイプで接続されたＤ型フリップフロップを有し、受信した１ビットデータ信号din及びクロック信号clkをしょり処理し、処理された信号は、処理されていない信号の同一パルス縁でビット値を変更し、パルス数が２で除算される。４レベル論理でコーダ１００は、ｎチャネル４レベルデータ入力ポート１０６のｎチャネルの一つ及びｎチャネル２レベル出力データ信号ポート１０８のｎチャネルの一つにそれぞれ接続されたｎ個の並列な復号回路１２０を更に具える。簡単のために、ｎ個の復号回路１２０の一つのみの設計を説明する。ｎ個の復号回路１２０は、ほぼ同一の設計を有し、同時に動作する。復号回路１２０は、前処理回路１２２及び復号論理回路１３８を具える。前処理回路１２２は、１ビットデータ信号din及びクロック信号clkと同様に受信４レベル入力データ信号din_ml[n]を処理するトグルタイプとして接続された除算器１２４、例えば、Ｄ型フリップフロップを具える。除算器１２４のＱ出力ポートは、比較回路１２５、すなわち、第１ＸＯＲ１２６の第１入力ポート及び第２ＸＯＲ１２８の第１入力ポートに接続される。第１ＸＯＲゲート１２６の第２入力ポートは、除算器１１４のＱ出力ポートに接続され、それに対して、第２ＸＯＲゲート１２８の第２入力ポートは、除算器１１２のＱ出力ポートに接続される。第１ＸＯＲゲート１２６の出力ポートは、第１フリップフロップ１３０のＤ入力ポートに接続され、それに対して、第２ＸＯＲゲート１２８の出力ポートは、第２フリップフロップ１３０のＤ入力ポートに接続される。第１フリップフロップ１３０及び第２フリップフロップ１３２を、例えば、図２に示すようにエッジトリガされたＤ型フリップフロップとする。第１フリップフロップ１３０及び第２フリップフロップ１３２のクロック信号入力ポートは、クロック信号clkを受信するためにクロック信号入力ポート１０４に接続される。第１フリップフロップ１３０のＱ出力ポート及び第２フリップフロップ１３２のＱ出力ポートは、復号論理回路１３８の第１入力ポート及び第２入力ポートにそれぞれ接続されるとともに、第１ＡＮＤゲート１３４の第１入力ポート及び第２入力ポートにそれぞれ接続される。第１ＡＮＤゲート１３４の出力ポートは、第２ＡＮＤゲート１３６の第１入力ポートに接続され、第２ＡＮＤゲート１３６の第２入力ポートは、ｎチャネル４レベルデータ入力ポート１０６の一つのチャネルに接続される。第２ＡＮＤゲートの出力ポートは、復号論理回路１３８の第３入力ポートに接続される。
【００１６】
動作中、除算された４レベル入力データ信号din_ml[n]は、除算されたクロック信号clkと第１ＸＯＲゲート１２６で比較されて第１比較信号を発生し、除算された１ビットデータ信号dinと第２ＸＯＲ１２８で比較された第２比較信号を発生する。除算された４レベル入力データ信号din_ml[n]が、除算されたクロック信号clkと異なるとともに除算された１ビットデータ信号dinに等しいとき、第１比較信号は、論理‘１’を表す出力信号を発生するよう第１フリップフロップ１３０をセットし、それに対して、第２フリップフロップ１３２は、論理‘０’を発生する。同様に、除算された４レベル入力データ信号din_ml[n]が、除算された１ビットデータ信号dinと異なるとき、第２比較信号は、論理‘１’を表す出力信号を発生するよう第２フリップフロップ１３２をセットし、それに対して、第１フリップフロップ１３０は、論理‘０’を発生する。これら出力信号は、例えば、後に表１に示す復党論理に従い出力信号に応じて２ビットデータ信号を発生するために復号論ふぃ回路１３８の第１入力ポート及び第２入力ポートにそれぞれ送信される。乗算された４レベル入力データ信号din_ml[n]が、除算されたクロック信号clk及び除算された１ビットデータ信号dinのいずれとも異なるとき、フリップフロップ１３０及び１３２はいずれも、論理‘１’を発生するよう設定される。この場合、第１ＡＮＤゲート１３４は、第２ＡＮＤゲート１３６の第１入力ポートに供給する論理‘１’を生成する。第２入力ポートで受信した４レベル入力データ信号din_ml[n]とともに、第２ＡＮＤゲート１３６は、４レベル入力データ信号din_ml[n]が論理‘１’を表すときに論理‘１’を生成し、４レベル入力データ信号din_ml[n]が論理‘０’を表すときに論理‘０’を生成し、生成した論理は、復号論理回路１３８の第３入力ポートに送信される。第１入力ポート及び第２入力ポートで受信した信号に応じて、復号論理回路１３８は、表１に示すような２ビットバイナリ信号を発生する。
【表１】
2009503927.tif 000003
【００１７】
フリップフロップ１３０及び１３２から受信した信号が互いに相違するとき、復号論理回路１３８は、フリップフロップ１３０と１３２のいずれが論理‘１’を発生したかに応じて‘００’又は‘０１’を発生する。両方のフリップフロップが論理‘１’を発生するとき、復号論理回路１３８は、第３入力ポートで受信した論理値に応じて‘１０’又は‘１１’を発生する。表１に示す論理真偽表を実現する論理回路は、従来周知である。
【００１８】
４レベル論理デコーダ１００が適切に動作するために、１ビットデータ信号dinは、予め決定された時間間隔内で、すなわち、２ビット出力データ信号doutが用いられる前に少なくとも１回‘０’から‘１’又は‘１’から‘０’に変化する必要がある。そうでない場合、４レベル論理デコーダ１００は、１ビットデータ信号dinとスタティック値‘０’又は‘１’とを区別することができない。出力信号がクロック信号clkのｍサイクル後に用いられる場合、dinのｍビットデータしか２ｍ−（ｍ＋１）値を表すことができない。例えば、ｍ＝４のとき、dinで許容されない値は、｛１１１１｝、｛１１１０｝、｛１１００｝及び｛００００｝である。その理由は、dinがこれらの値に対して変化しないからである。許容されない（ｍ＋１）の値を除外することは、dinがシリアル入力であるアプリケーションにおいて大幅な設計の制限を課さない。スタティック値‘１’及び‘０’とダイナミック信号clk及びdinとの間で適切な区別を行うために、４レベル論理デコーダ１００は、clk にｐクロックパルスを必要とし、この場合、ｐを、dinが‘０’から‘１’に又は‘１’から‘０’に変化しない場合の最大クロックパルス数とする。このレイテンシーは、典型的な高速シリアルバスアプリケーションに対して十分制限範囲内にある。
【００１９】
図３を参照すると、本発明による４レベル論理デコーダ１００を用いた４レベル入力データ信号を復号する方法の簡単化した流れ図を示す。ボックス１０を参照すると、ｎ個の４レベル入力データ信号（ｎを少なくとも１とする。）、クロック信号及び１ビットデータ信号を受信する。入力データ信号は、クロック信号及び１ビットデータ信号を用いて４レベル符号化される。さらに、１ビットデータ信号は、予め決定された時間間隔中に少なくとも１回ビット値を変更する。受信の際には、ｎ個の４レベル入力データ信号の各々、クロック信号及び１ビットデータ信号は、除算器１２４，１１４及び１１２を用いて処理され、処理された信号は、パルス数を２で除算する処理されていない信号の同一パルス縁でビット値を変更する。比較回路１２５のＸＯＲゲート１２６を用いて、ｎ個の４レベル入力データ信号の各々は、クロック信号と比較され、ｎ個の４レベル入力データ信号の各々に対して、第１の比較データ信号がそれに応じて発生する−ボックス２０。同時に、ＸＯＲゲート１２８を用いて、ｎ個の４レベル入力データ信号の各々が１ビットデータ信号と比較され、ｎ個の４レベル入力データ信号の各々に対して、第２の比較データ信号がそれに応じて発生する−ボックス３０。ｎ個の４レベル入力データ信号の各々に対してフリップフロップ１３０及び１３２を用いて、第３及び第４の比較データ信号は、第１及び第２の比較データ信号に応じてそれぞれ発生する−ボックス４０。予め決定された時間間隔中に１ビットデータ信号が少なくとも１回ビット値を変更するという知識に基づいて、第３及び第４の比較データ信号は、クロック信号、１ビットデータ信号及び４レベル入力データ信号のスタティック値の一つを表す４レベル入力データ信号のビット値を表す。ボックス５０を参照すると、ｎ個の４レベル入力データ信号の各々に対して、第３及び第４の比較データ信号が、対応する復号論理回路１３８に供給される。第３及び第４の比較データ信号が、４レベル入力データ信号のスタティック値の一方である４レベル入力データ信号のデータビット値を表す場合−ボックス６０−、スタティック値は、ＡＮＤゲート１３４及び１３６を用いて復号論理回路１３８に供給される−ボックス７０。復号論理回路１３８は、第３の比較データ信号と第４の比較データ信号のうちの一方及びスタティック値に応じて２ビット出力データ信号を発生する−ボックス８０。
【００２０】
好適な実施の形態に示すような４レベル論理デコーダ１００は、ｎ個のレベル入力データ信号din_ml[n]を復号論理回路１３８に供給する前に前処理するために３ｎ＋２個のフリップフロップ、２ｎ個のＸＯＲゲート及び２ｎ個のＡＮＤゲートを具える簡単な設計を用いて実現される。これは、１ビットデータ信号dinに僅かな制約を加えることによって実現され、十分な同期回路となるよう高速シリアルバスの設計の際に簡単に克服される。遅延セルを用いることなく４レベル論理デコーダを設けることは、ＨＤＬを用いた回路のモデリングを許容することによって非常に有利となり、したがって、マニュアルゲートレベルの実現及びマニュアルタイミングチェックが必要でなくなり、設計時間及びコストを大幅に減少する。さらに、４レベル論理デコーダ１００が、遅延セルを具えるデコーダに比べて十分小さい寸法の回路を用いて簡単に実現される。簡単な論理素子を使用するとともに寸法を大幅に小さくすることによって、製造コストが著しく減少する。好適には、全ての素子が単一の半導体チップ上に集積され、これは、ｎ個の復号回路１２０に対して同一設計の素子を用いることによって容易になり、ほぼ同一の製造ステップを要求する。４レベル論理デコーダ１００は、例えば、Ｉ２Ｃシリアルバスと組み合わせると非常に有益である。二つのスタティック値‘１’又は‘０’の一方又は二つのダイナミック信号の一方を表すｎ個の４レベル入力データ信号din_ml[n]、Ｉ２Ｃクロック信号scl及びＩ２Ｃシリアル入力sdaを発生することによって、４ｎ個の選択可能なスレーブアドレスを有するＩ２Ｃシリアルバススレーブ装置を実現することができる。高速シリアルバス及びデジタルコア回路の既知のシステムの要求を知ることによって、記憶媒体に格納された上記記述に基づいてコマンドを実行することによってコンピュータ上で４レベル論理デコーダ１００を設計することができる。
【００２１】
本発明による４レベル論理デコーダ１００の実現を、好適な実施の形態を用いて説明したが、実現はこれに限定されない。論理回路を用いるとともに、予め決定された時間間隔中に１ビットデータ信号がビット値を少なくとも１回変更するという知識に基づいて、前処理回路を種々の方法で実現することができる。さらに、４レベル論理デコーダ１００の前処理回路を、４レベル入力データ信号の種々の符号化形態を収容するよう簡単に適合させることができる。
【００２２】
本発明の他の幾多の実施の形態は、添付した特許請求の範囲で規定した発明の範囲を逸脱することなく当業者に明らかである。
【図面の簡単な説明】
【００２３】
【図１】図１は、デジタル装置の４レベル論理デコーダの実現を示す簡単化したブロック図である。
【図２】図２は、本発明による４レベル論理デコーダの好適な実施の形態を示す簡単化したブロック図である。
【図３】図３は、本発明による４レベル論理デコーダを用いたデータ処理を示す簡単化した流れ図である。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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