(57)【要約】  この抵抗メモリアレイには、基板と、基板にある複数のソース領域と、複数のソース領域を接続する導体とが含まれ、導体は基板に隣接して位置決めされ、複数のソース領域とともに共通ソースを形成する。１つの実施例においては、導体は、断面がＴ字型の細長い金属体（３７８）である。別の実施例においては、導体は、プレート状の金属体（７６６）である。
2009535810.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
基板（３０２）と、
前記基板（３０２）にある複数のソース領域と、
前記複数のソース領域を接続する細長い導体（３７８）とを備え、前記細長い導体（３７８）は、その長さに沿って、前記基板（３０２）に隣接して位置決めされ、前記複数のソース領域とともに共通ソースを形成する、半導体装置。
【請求項２】
前記導体（３７８）は、前記複数のソース領域各々と接触する第１の部分（３７８Ａ）と、前記第１の部分（３７８Ａ）に接続され前記基板（３０２）から間隔をおいて配置される第２の部分（３７８Ｂ）とを含み、前記第２の部分（３７８Ｂ）は、前記第１の部分（３７８Ａ）よりも断面幅が広い、請求項１に記載の半導体装置。
【請求項３】
半導体装置であって、
基板（３０２）と、
前記基板（３０２）にある第１の複数のソース領域と、
前記基板（３０２）にある第２の複数のソース領域と、
前記第１の複数のソース領域を接続し、前記基板（３０２）上に位置決めされる第１の導体（３７８）と、
前記第２の複数のソース領域を接続し、前記基板（３０２）上に位置決めされる第２の導体（３８０）とを含む、半導体装置。
【請求項４】
前記第１の導体（３７８）および前記第２の導体（３８０）は各々、細長く、実質的に真っ直ぐな形態である、請求項３に記載の半導体装置。
【請求項５】
前記第１の導体（３７８）と前記第２の導体（３８０）とは、実質的に平行で、間隔をおいて配置される関係にある、請求項４に記載の半導体装置。
【請求項６】
半導体装置であって、
基板（７０１）と、
前記基板（７０１）にある第１の複数のソース領域と、
前記基板（７０１）にある第２の複数のソース領域と、
第１の複数の部分を含むプレート状の導体（７６６）とを備え、前記複数の部分のうちの１つは、前記複数のソース領域を接続し、前記基板（７０１）上に位置決めされ、前記第１の複数の部分のうちの別の１つは、前記第２の複数のソース領域を接続し、前記基板（７０１）上に位置決めされ、
前記プレート状の導体（７６６）は、前記第１の複数の部分を接続する第２の複数の部分をさらに含み、前記第２の複数の部分は、前記基板（７０１）から間隔をおいて配置される、半導体装置。
【請求項７】
前記プレート状の導体（７６６）は、前記プレート状の導体を貫通する開口部を規定し、前記基板（７０１）の上に、前記プレート状の導体（７６６）にある前記開口部を通じて前記基板（７０１）と連通する抵抗メモリデバイスをさらに備える、請求項６に記載の半導体装置。
【請求項８】
メモリアレイ（７００）であって、
ワード線（ＷＬ）と、
複数のビット線（ＢＬ）と、
第１の端子と第２の端子とゲートとを含むトランジスタ（ＴＲ）とを備え、前記ワード
線（ＷＬ）は、前記トランジスタ（ＴＲ）へのゲートに接続され、
第１のビット線（ＢＬ）と前記トランジスタ（ＴＲ）の前記第１の端子とを相互に接続する第１の構造をさらに備え、前記第１の構造は、抵抗メモリデバイス（ＲＭ）を含み、
第２のビット線（ＢＬ）と前記トランジスタ（ＴＲ）の前記第１の端子とを相互に接続する第２の構造をさらに備え、前記第２の構造は、抵抗メモリデバイス（ＲＭ）を含む、メモリアレイ。
【請求項９】
前記第１の構造は、前記抵抗メモリデバイス（ＲＭ）と直列のダイオード（ＤＩ）をさらに含み、前記第２の構造は、前記抵抗メモリデバイス（ＲＭ）と直列のダイオード（ＤＩ）を含む、請求項８に記載のメモリアレイ（７００）。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
１．技術分野
この発明は、概してメモリデバイスに関し、より特定的には、複数の抵抗メモリデバイスを含むメモリアレイに関する。
【背景技術】
【０００２】
２．背景技術
図１は、１メガビットクラスの集積密度のために提案されるＤＲＡＭメモリアレイ１００の一部分の概略図である。アレイ１００は、複数のワード線（ＷＬ０、ＷＬ１に２本示す）と複数のビット線（ＢＬ０に１本示す）とを含む。このアレイは、多数の同様のメモリセル（図１には２つのメモリセルＭＣ０、ＭＣ１を示す）を含む。メモリセルＭＣ０は、ビット線ＢＬ０に接続される一方のプレートＣ０Ｐ１と、ＭＯＳトランジスタＴ０のドレインＤ０に接続される他方のプレートＣ０Ｐ２とを有するキャパシタＣ０を含む。ワード線ＷＬ０は、トランジスタＴ０のゲートＧ０に接続される。同様に、メモリセルＭＣ１は、ビット線ＢＬ０に接続される一方のプレートＣ１Ｐ１と、ＭＯＳトランジスタＴ１のドレインＤ１に接続される他方のプレートＣ１Ｐ２とを有するキャパシタＣ１を含む。これらのトランジスタＴ０、Ｔ１のソースＳ０、Ｓ１は、ともに接続され、共通ソース（ＣＳ）メモリアレイ１００と呼ばれるものとなる。図示され、説明される２つのメモリセルＭＣ０、ＭＣ１は、アレイ１００にある多数のこのようなメモリセルの一部であることが理解されるであろう。
【０００３】
各メモリセルのデータ格納メカニズムは、キャパシタに蓄積される電荷の有無に基づく。キャパシタ内の電荷の有無は、ビット線ＢＬ０内の電流を検出するセンスアンプＳＡ（ビット線ＢＬ０に接続される）によって検出することができる。
【０００４】
図２は、図１の構造の実現化例の断面図である。図に示すように、図２の構造は、間隔をおいて配置されるｎ＋拡散領域ｎ＋１、ｎ＋２、ｎ＋３をその中に有するｐ型シリコン半導体基板ＳＳを含む。領域ｎ＋１および領域ｎ＋２は、ゲート酸化膜およびゲートＷＬ０（Ｇ０）を含むトランジスタＴ０のドレインおよびソースを構成し、一方で領域ｎ＋３および領域ｎ＋２は、ゲート酸化膜およびゲートＷＬ１（Ｇ１）を含むトランジスタＴ１のドレインおよびソースを構成する。多結晶シリコン層Ｃ０Ｐ２、Ｃ１Ｐ２は、トランジスタＴ０、Ｔ１のドレイン領域ｎ＋１、ｎ＋３それぞれと接触して設けられ、誘電体膜Ｉは、図に示すように、多結晶シリコン層Ｃ０Ｐ２、Ｃ１Ｐ２を、トランジスタＴ０、Ｔ１のゲートＷＬ０、ＷＬ１から隔てるように設けられる。金属層ＢＬ０は、誘電体膜Ｉを覆って形成される。金属層ＢＬ０および多結晶シリコン層Ｃ０Ｐ２がキャパシタＣ０を形成し、一方で金属層ＢＬ０および多結晶シリコン層Ｃ１Ｐ２がキャパシタＣ１を形成するように、金属層ＢＬ０は、誘電体膜Ｉによって多結晶シリコン層Ｃ０Ｐ２、Ｃ１Ｐ２から隔てられる。トランジスタＴ０、Ｔ１によって共通して用いられる中央ｎ＋領域ｎ＋２は、トランジスタＴ０、Ｔ１の共通ソースの働きをする。
【０００５】
図３は、上述のアレイのトランジスタの、ゲート−ソース間電圧（ＶＧＳ）における増大ステップに基づいて、ドレイン−ソース間電圧（ＶＤＳ）の増大に対して、このトランジスタを流れる典型的なドレイン−ソース間電流（ＩＤＳ）を示すグラフである。ＶＤＳおよびＶＧＳが比較的低く保たれる場合は（たとえば、ＶＧＳが２Ｖに制限され、ＶＤＳが３Ｖに制限されると、トランジスタを流れる電流は３０ｕａに制限される）。
【０００６】
図４は、２端子金属−絶縁膜−金属（ＭＩＭ）抵抗メモリデバイス１３０を示す。メモリデバイス１３０は、たとえば銅である金属電極１３２と、金属電極１３２上にあり金属電極１３２に接触する、たとえば酸化銅からなる活性層１３４と、活性層１３４上にあり活性層１３４に接触する、たとえば銅である金属電極１３６とを含む。図５を参照して、最初はメモリデバイス１３０がプログラムされていないと想定すると、メモリデバイス１３０をプログラムするために、電位Ｖpg（「プログラムミング」電位）が、メモリデバイス１３０を通して、より高い電位からより低い電位へ、電極１３６から電極１３２の方向へ印加されるように、接地電位が電極１３２に印加され、一方で正電圧が電極１３６に印加される。このような電位を取除いたときに、メモリデバイス１３０は、オン抵抗を有する導電または低抵抗状態のままとなる。
【０００７】
プログラムされた（導電）状態にあるメモリデバイス１３０の読出ステップにおいて、電位Ｖr（「読出」電位）は、メモリデバイス１３０を通してより高い電位からより低い電位へ、電極１３６から電極１３２の方向へ印加される。この電位は、プログラムするために（上記参照）メモリデバイス１３０を通して印加された電位Ｖpgよりも小さい。この状況において、メモリデバイス１３０は、電流を容易に伝導し、これは、メモリデバイス１３０が、プログラムされた状態であることを示す。
【０００８】
メモリデバイス１３０を消去するために、電位Ｖer（「消去」電位）が、メモリデバイス１３０を通して、より高い電位からより低い電位へ、電極１３２から電極１３６の方向に印加されるように、正電圧は電極１３２に印加され、一方で電極１３６は接地電位に保たれる。
【０００９】
消去された（実質的に非導電）状態にあるメモリデバイス１３０の読出ステップにおいて、電位Ｖrは、上述のように、メモリデバイス１３０を通して、より高い電位からより低い電位へ、電極１３６から電極１３２の方向へ、再び印加される。活性層１３４（およびメモリデバイス１３０）は、高抵抗または実質的に非導電状態であるので、メモリデバイス１３０は、有意な電流は伝導せず、これは、メモリデバイス１３０が、その消去された状態であることを示す。
【００１０】
図６は、典型的な抵抗メモリデバイスアレイ２００の一部分の概略図である。アレイ２００は、複数のワード線（ＷＬ０、ＷＬ１に２本示す）と複数のビット線（ＢＬ０に１本示す）とを含む。アレイ２００は、多数の同様のメモリセル（図６にはＭ０、Ｍ１の２つのメモリセルを示す）を含む。メモリセルＭ０は、ビット線ＢＬ０に接続される一方の電極ＲＭ０Ｅ１と、ＭＯＳトランジスタＴ０のドレインＤ０に接続される他方の電極ＲＭ０Ｅ２とを有する、上述され、図４に示された抵抗メモリデバイスＲＭ０を含む。ワード線ＷＬ０は、トランジスタＴ０のゲートＧ０に接続される。同様に、メモリセルＭ１は、ビット線ＢＬ０に接続される一方の電極ＲＭ１Ｅ１と、ＭＯＳトランジスタＴ１のドレインＤ１に接続される他方の電極ＲＭ１Ｅ２とを有する抵抗メモリデバイスＲＭ１を含む。これらのトランジスタＴ０、Ｔ１のソースＳ０、Ｓ１は、ともに接続され、共通ソース（ＣＳ）メモリアレイとなる。図示され、説明される２つのメモリセルＭ１、Ｍ２は、アレイ２００にある多数のこのようなメモリセルの一部であることが理解されるであろう。センスアンプＳＡは、ビット線に接続される。
【００１１】
図６の構造は、図１の構造に類似するが、キャパシタが抵抗メモリデバイスによって置き換えられていることがわかるであろう。
【００１２】
図７は、図６のアレイ２００のより大きな部分を示し、共通ソースＣＳは接地電位に接続される。典型的には、アレイ２００の抵抗メモリデバイスのプログラムおよび消去には、ＤＲＡＭセルについて上述した電流よりも相当大きい、抵抗メモリデバイスを流れる電
流を必要とする。さらに、図７を参照して、より多数のビット線が、各ワード線に接続されており（たとえばビット線ＢＬ０−ＢＬ７がワード線ＷＬ０に接続され、または実際の実現化例においては、２５６本を超えるのビット線が同一のセクション駆動線に接続され、アレイ面積を最小化させる）、１本のワード線を選択すると、たとえば、ワード線ＷＬ０を選択すると、ビット線ＢＬ０−ＢＬ７内のすべての電流は、共通ソースＣＳを通って接地電位へ流れることが分かるであろう。これらの条件により、共通ソースＣＳは、高いレベルの電流を通すこととなる。このような状況において、低い共通ソース抵抗を実現し、動作速度を適切なレベルに維持するように、共通ソース内の電圧降下を減少させることと、また、共通ソース接地バイアス条件に起因する高いトランジスタ駆動能力を実現し、アレイの高い性能を確かにすることとは、非常に望ましい。
【００１３】
よって、必要とされるのは、低抵抗共通ソースと、高駆動能力特性とを含む抵抗メモリデバイスアレイである。
【発明の開示】
【課題を解決するための手段】
【００１４】
発明の開示
概していえば、この半導体装置は、基板と、基板にある複数のソース領域と、複数のソース領域を接続する細長い導体とを備え、この細長い導体は、その長さに沿って、基板に隣接して位置決めされ、複数のソース領域とともに共通ソースを形成する。
【００１５】
この発明は、添付の図面に関連して下記の詳細な説明を考慮すると、よりよく理解される。以下の説明から当業者に容易に明らかとなるように、この発明の実施例は、単にこの発明を実施するための最良の形態の例示として図示され、説明される。認識されるように、この発明は、他の実施例が可能であり、この発明のいくつかの詳細は、すべてこの発明の範囲から逸脱することなく変更およびさまざまな明白な局面が可能である。したがって、図面および詳細な説明は例示的な性質のものであると認められ、限定的なものとは認められないであろう。
【００１６】
この発明の特徴と考えられる新規な特徴事項は、添付の請求項に記載される。しかしながら、この発明自体は、前記好ましい使用形態ならびにこの発明のさらなる目的および利点と同じく、添付の図面に関連して読まれると、以下の例示的な実施例の詳細な説明を参照することによって最もよく理解されるであろう。
【発明を実施するための最良の形態】
【００１７】
発明を実施するための最良の形態
この発明の実施のために発明者によって現在考えられる最良の形態を示すこの発明の特定の実施例を、ここで詳細に言及する。示され、説明される平面図においては、わかりやすくするために取除かれている構造もある。
【００１８】
図８は、この発明に従う抵抗メモリデバイスアレイ３００の概略説明図である。図８は、アレイ全体の非常に小さい部分を示すことが理解されるであろう。アレイ３００は、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４…およびこのワード線と直交する複数のビット線ＢＬ０、ＢＬ１…を含む。共通ソース線ＣＳ０は、ワード線ＷＬ０とワード線ＷＬ１との間に設けられ、共通ソース線ＣＳ１は、ＷＬ２とＷＬ３との間に配され、他も、図に示すとおりである。ワード線Ｗ１、Ｗ２は、分離領域ＩＳＯ０によって隔てられ、ワード線Ｗ３、Ｗ４は、分離領域ＩＳＯ１によって隔てられ、他も、図に示すとおりである。複数のメモリセルＭ０、Ｍ１、Ｍ２、Ｍ３…が配され、それぞれ、図３および図４に関して図示され、上述された形状を取ってもよい抵抗メモリデバイス（それぞれ、ＲＭ０、ＲＭ１、ＲＭ２、ＲＭ３…）と、関連する抵抗メモリデバイスと直列のアクセスＭ
ＯＳトランジスタ（Ｔ０、Ｔ１、Ｔ２、Ｔ３）とを含む。つまり、たとえば、メモリセルＭ０は、ビット線ＢＬ０に接続される一方の電極ＲＭ０Ｅ１とトランジスタＴ０のドレインＤ０に接続される他方の電極ＲＭ０Ｅ２とを有する抵抗メモリデバイスＲＭ０を含み、そのトランジスタＴ０のソースＳ０は、共通ソース線ＣＳ０に接続される。同様に、メモリセルＭ１は、ビット線ＢＬ０に接続される一方の電極ＲＭ１Ｅ１とトランジスタＴ１のドレインＤ１に接続される他方の電極ＲＭ１Ｅ２とを有する抵抗メモリデバイスＲＭ１を含み、そのトランジスタのソースＳ１は、共通ソース線ＣＳ１に接続される。分離領域ＩＳＯ０、ＩＳＯ０１…は隣接する１対のメモリデバイスを隔てる。アレイ３００の他のメモリセルは、図示され説明される方法で構成され接続されることがわかるであろう。
【００１９】
図８のアレイ３００を製造する方法を、図９−図２３に示す。まず、図９および図１０を参照して、ｐ型シリコン半導体基板３０２が設けられ、周知の技術を使用することを通じ、複数の分離されたｎ＋拡散領域３０４−３３４が、基板３０２に設けられる。間隔をおいて配置される酸化膜ストリップ３３６−３４８が、図に示すように基板３０２の上に設けられ、酸化膜ストリップを覆っておよびその上に、それぞれポリシリコンストリップ３５０−３６２が設けられる。次に、図１１および図１２を参照して、誘電体層３６４が、得られた構造を覆って設けられ、誘電体層３６４を覆ってフォトレジスト層３６６が設けられ、フォトレジスト層３６６は、フォトレジスト体３６６Ａ、３６６Ｂ、３６６Ｃ、３６６Ｄを、フォトレジスト層３６６を貫通する細長い開口部３６７、３６９、３７１とともに提供するようにパターン形成される。残っているフォトレジストをマスクとして用いて、誘電体層３６４は、エッチングされ、細長い開口部３６８、３７０、３７２を、誘電体層３６４を貫通してその下のｎ＋領域まで形成する。フォトレジストを取除いた後、（図１３）、金属層３７４が、残っている構造を覆って設けられ、金属層３７４は、ｎ＋領域３０６、３１２、３１８、３２２、３２８、３３４のそれぞれと接触する。図１４および図１５を参照して、フォトレジスト層３７６が、金属層３７４を覆って設けられ、フォトレジスト層３７６は、図に示すように、細長いフォトレジスト体３７６Ａ、３７６Ｂ、３７６Ｃを提供するようにパターン形成される。残っているフォトレジストをマスクとして用いて、金属層３７４は、エッチングされ、フォトレジストは取除かれ、図１６および図１７に示す構造が提供される。このステップにより、間隔をおいて配置される細長い金属導体３７８、３８０、３８２が、ポリシリコンストリップ３５０−３６２と平行して設けられ、細長い金属導体３７８は、ｎ＋領域３０６、３２２と接触し接続し、細長い金属導体３８０は、ｎ＋領域３１２、３２８と接触し接続し、細長い金属領域３８２は、ｎ＋領域３１８、３３４と接触し接続する。
【００２０】
次に、図１８および図１９を参照して、さらなる誘電体が、残っている構造を覆って設けられ、誘電体層３８３を形成し、フォトレジスト層３８４が、誘電体層３８３を覆って設けられ、フォトレジスト層３８４は、図に示すようにパターン形成される。残っているフォトレジストをマスクとして用いて、誘電体層３８３は、エッチングされ、誘電体層３８３を貫通してｎ＋領域のそれぞれに達する開口部を形成する（以下の説明は開口部３８６、３８８、３９０、３９２およびｎ＋領域３２４、３２６、３３０、３３２を参照するが、この説明は、ｎ＋領域３０８、３１０、３１４、３１６へも適用可能であることが理解されるであろう）。導電金属プラグ３９４、３９６、３９８、４００がこのエッチングにより形成された開口部に設けられ、それぞれ、露出されたｎ＋領域３２４、３２６、３３０、３３２と接触する。誘電体層４０２が、残っている構造を覆って設けられ、上述の方法でパターン形成され、開口部４０４、４０６、４０８、４１０を、誘電体層４０２を貫通し、プラグ３９４、３９６、３９８、４００それぞれに達して提供する（図１９）。図２０および図２１を参照して、誘電体層４０２にある開口部４０４、４０６、４０８、４１０は、プラグ３９４、３９６、３９８、４００それぞれと接触する銅４１２、４１４、４１６、４１８で部分的に埋められる。その後、開口部４０４、４０６、４０８、４１０はたとえば酸化銅などの活性金属層４２０、４２２、４２４、４２６で埋められる。得
られた構造は、平坦化され、たとえば銅である、金属ストリップ４２８、４３０が、得られた構造を覆ってポリシリコンストリップ３５０−３６２と直交して形成され、各金属ストリップ４２８、４３０は、図に示す一連の酸化銅活性層と接触する（図２２および図２３）。
【００２１】
ポリストリップ３５０、３５２、３５６、３５８、３６２は、それぞれアクセストランジスタ４３４、４３６、４３８、４４０、４４２のゲート（ゲート酸化膜の上に覆い被さる）であり、アレイ３００のワード線を構成し、一方で金属ストリップ４２８、４３０はアレイ３００のビット線を構成する。例として、アクセストランジスタ４３４はｎ＋ドレイン領域３２０と、ゲート３５０と、ｎ＋ソース領域３２２とを含み、一方でアクセストランジスタ４３６は、ｎ＋ドレイン領域３２４と、ゲート３５２と、ｎ＋ソース領域３２２とを含む。プラグ３９４は、アクセストランジスタ４３６のドレイン領域３２４と接触し、アクセストランジスタ４３６のドレイン領域３２４を、銅体４１２と、酸化銅体４２０と、銅ビット線４３０とから構成される抵抗メモリデバイス４５０に接続する。同様に、アクセストランジスタ４３８は、ｎ＋ドレイン３２６と、ゲート３５６と、ｎ＋ソース領域３２８とを含み、一方でアクセストランジスタ４４０は、ｎ＋ドレイン領域３３０と、ゲート３５８と、ｎ＋ソース領域３２８とを含む。プラグ３９６は、アクセストランジスタ４３８のドレイン領域３２６と接触し、アクセストランジスタ４３８のドレイン領域３２６を、銅体４１４と、酸化銅体４２２と、銅ビット線４３０とから構成される抵抗メモリデバイス４５２に接続する。抵抗メモリデバイス４５０、４５２は、よってソース領域３０６、３２２と、ソース領域３１２、３２８との間に、言い換えれば導体３７８と導体３８０との間に位置決めされる。隣接するメモリデバイスの間の（たとえばメモリデバイス４５０、４５２間）構造は、アレイ３００における分離領域として働く。
【００２２】
各細長い金属導体３７８、３８０、３８２は、基板３０２に隣接して基板３０２の上に位置決めされ、ソース領域の列に配置される間隔を置かれた複数のソース領域を接続することがわかるであろう。このようにして、各細長い金属導体３７８、３８０、３８２は各細長い金属導体に接続されるソース領域とともに共通ソースを形成する。各導体３７８、３８０、３８２はその長さに沿って実質的に真っ直ぐであり、導体３７８、３８０、３８２は、実質的に平行で間隔をおいて配置される関係にある。各導体は、断面がおおむねＴ字型であり、つまり各導体は、ソース領域（３０６、３２２）と接触する比較的狭い第１の部分（たとえば導体３７８の部分３７８Ａ）を含み、第１の部分３７８Ａは、関連するソース領域３０６、３２２のそれぞれの断面幅よりも断面幅が狭い。各導体は、第１の部分（３７８Ａ）に接続され、基板３０２から間隔をおいて配置され、第１の部分の断面幅よりも断面幅が広い比較的幅の広い第２の部分（たとえば導体３７８の部分３７８Ｂ）をさらに含み、第１の部分と第２の部分とがともに導体のおおむねＴ字型の断面を規定する。各導体の第２の部分は、部分的に、隣接するトランジスタのゲートの部分の上に覆い被さる（たとえば、導体３７８の部分３７８Ｂは、部分的にゲート３５０、３５２の部分の上に覆い被さる）。
【００２３】
一連のソース領域を接続するように構成された導体３７８、３８０、３８２を含んだことにより、共通ソース抵抗が大幅に減少される。導体３７８、３８０、３８２は、それぞれ断面が比較的大きく、導体を流れる電流に最小限の抵抗をもたらす。図示され、説明される各導体３７８、３８０、３８２の特定の断面については、各導体は、最小限の基板面積を占め、基板３０２への接触面積が比較的狭い。その一方で、導体は、他に用途のない領域である、基板から離れた部分においてははるかに幅が広い。よって、上述の抵抗メモリデバイスの比較的高電流の要求に応える共通ソースが、最小限の基板面積を使用しつつ提供される。
【００２４】
図８のアレイ３００を製造する第２の方法を、図２４−図３３に示す。図２４および図
２５を参照して、図９および図１０と同様に、ｐ型シリコン半導体基板３０２が設けられ、周知の技術の使用を通じて、複数の分離されたｎ＋拡散領域３０４−３３４が、基板３０２に設けられる。間隔をおいて配置される酸化膜ストリップ３３６−３４８が、図に示すように基板３０２の上に設けられ、酸化膜ストリップを覆っておよびその上にそれぞれポリシリコンストリップ３５０−３６２が設けられる。図１１−図１３に関して図示され、上述された工程ステップと類似した工程ステップを行なった後、フォトレジスト層６００が、金属層３７４を覆って設けられる（図２６および図２７）。フォトレジスト層６００は、図に示すようにパターン形成され、細長体６００Ａ、６００Ｂ、６００Ｃが、前の実施例（図１４および図１５）の細長体３７６Ａ、３７６Ｂ、３７６Ｃと同様に設けられる。さらに、同じリソグラフィプロセスの部分として、概ね矩形の部分６００Ｄ−６００Ｋも、図に示すように残る。残っているフォトレジストをマスクとして用いて、金属層３７４は、エッチングされ、フォトレジストが取除かれ、図２８および図２９に示す構造が提供される。このステップにより、前の実施例と同様に、間隔をおいて配置される細長い金属導体６０２、６０４、６０６が、ポリシリコンストリップ３５０−３６２と平行して設けられ、細長い金属導体６０２は、ｎ＋領域３０６、３２２と接触し、接続し、細長い金属導体６０４は、ｎ＋領域３１２、３２８と接触し、接続し、細長い金属導体６０６は、ｎ＋領域３１８、３３４と接触し、接続する。さらに、この工程は、基板３０２にあるｎ＋領域３０８、３１０、３１４、３１６、３２４、３２６、３３０、３３２それぞれと接触する導体金属基台６０８−６２２を形成する。各基台は、細長くはないが、導体６０２、６０４、６０６と形態および断面が同様である。つまり、各基台は断面がおおむねＴ字型であり、つまり、各基台は、ドレイン領域（３２４）と接触する比較的狭い第１の部分を含み（たとえば、基台６１６の第１の部分６１６Ａ、第１の部分６１６Ａは、関連するドレイン領域３２４の断面幅よりも断面幅が狭い。各基台は、基板３０２から間隔をおいて配置され、第１の部分６１６Ａの断面幅よりも断面幅が広い、比較的幅の広い第２の部分（たとえば第１の部分６１６Ａに接続される基台６１６の第２の部分６１６Ｂ）をさらに含み、第１の部分と第２の部分とがともに基台のおおむねＴ字型の断面を規定する。
【００２５】
次に（図３０および図３１）、誘電体層６２８が、残っている構造を覆って設けられ、基台に開口部を提供する（図３１に示す開口部６３０−６２６）ようにパターン形成される。銅電極６４０−６４６および活性領域６４８−６５４が、前に図示され、説明された開口部の中に形成され、銅ビット線６５６、６５８が設けられる（図３２および図３３）。
【００２６】
基台６０８−６２２が、前の実施例の導電プラグと置き換わり、導体３７８−３８２の形成におけるものと同じマスキングステップを用いて形成されることが理解されるであろう。よって、このアプローチは、前のアプローチよりも少ない工程ステップを必要とする。
【００２７】
図３４は、この発明に従って作られる抵抗メモリデバイスアレイ７００の別の実施例の概略図である。図３４は、アレイ全体の非常に小さい部分を示すことが理解されるであろう。アレイ７００は、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２…と、ワード線と直交する複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７…とを含む。複数のメモリセルＭＥＭ０、ＭＥＭ１、ＭＥＭ２、ＭＥＭ３が設けられ、各メモリセルは、図３および図４に関して図示され、上述された形状（間隔をおいて配置される第１の電極および第２の電極ならびにそれらの間にありそれらに接触する活性領域を含む）をとってもよい抵抗メモリデバイス（たとえばメモリセルＭＥＭ０の抵抗メモリデバイスＲＭ０など）と、抵抗メモリデバイスと直列のダイオード（たとえばメモリデバイスＲＭ０と直列のダイオードＤＩ０など）と、アクセストランジスタ（たとえばアクセストランジスタＴＲ０）とを含む。メモリデバイスＭＥＭ０、ＭＥＭ１、ＭＥＭ２、ＭＥＭ３は、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３それぞれに接続され、ダイオードＤＩ０、Ｄ
Ｉ１、ＤＩ２、ＤＩ３は、メモリデバイスＭＥＭ０、ＭＥＭ１、ＭＥＭ２、ＭＥＭ３それぞれを、トランジスタＴＲ０のドレインＤ０に、共通線ＣＬを通じて接続し、各ダイオードは、関連するビット線からトランジスタＴＲ０のドレインＤ０への方向を順方向とされる。複数組のビット線と抵抗メモリデバイス−ダイオード構造が、単一の広い面積のトランジスタと関連付けられており（この例では４組のメモリデバイスとダイオードとがトランジスタと直列に関連付けられる）、このような各メモリデバイス−ダイオード構造は、ビット線をトランジスタのドレインに接続することがわかるであろう。ワード線ＷＬ０は、トランジスタＴＲ０のゲートに接続される。ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３グループは、センスアンプＳＡおよび書込アンプＷＡを、スイッチングトランジスタＳＴ２、ＳＴ３、ＳＲ４、ＳＤ５それぞれによってビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３それぞれへ接続することがある線へ接続する、スイッチングトランジスタＳＴ１によってアクセスされる。たとえば、メモリセルＭＥＭ１を選択するには、ビット線ＢＬ０が選択されるように、ワード線ＷＬ０が選択され、スイッチＳＴ１が閉じられ、スイッチＳＴ３が閉じられ、スイッチＳＴ２、ＳＴ４、ＳＴ５が開かれる。メモリセルＭＥＭ１のメモリデバイスＲＭ０をプログラムするに当たっては、電圧が、スイッチＳＴ１およびスイッチＳＴ３を通じてビット線ＢＬ１に印加され、トランジスタＴＲ０のソースＳ０は、接地され、つまり共通ソースＣＳは、接地電位に接続される。比較的大きな電流が、その後メモリデバイスＭＥＭ１およびダイオードＤＩ１（このような電流方向へ順方向にバイアスされる）を通過してトランジスタＴＲ０のドレインＤ０およびトランジスタＴＲ０の接地されたソースＳ０へ流れる。
【００２８】
この高電流プログラム状況においては、メモリデバイスの適切で素早いプログラムを実現するように、大きなトランジスタＴＲ０が高電流駆動能力を提供する。この大きなトランジスタＴ０は、グループ内の他のセルと動作可能に接続され、そのグループ内の任意のメモリセルに同じ利点を提供する。
【００２９】
選択されなかったメモリセルのダイオードは、共通線ＣＬを（選択されたメモリセルＭＥＭ１から）流れる電流が、確実に他の抵抗メモリデバイスに逆流できないようにする。こういった電流は、もし流れることを許されたならば、このようなメモリデバイスの状態を不所望に変更し得る。
【００３０】
図３４のアレイ７００の製造を、図３５から図５５に示す。まず、図３５および図３６を参照して、ｐ型シリコン半導体基板７０１が設けられ、窒化シリコンマスク（７０２、７０４、７０６、７０８、７１０）を用いる周知技術の使用を通じて、間隔をおいて配置されるゲート酸化膜ストリップ７１２、７１４、７１６、７１８、７２０および金属ストリップ７２２、７２４、７２６、７２８、７３０が設けられ、複数の分離されたｎ＋拡散領域７３２−７５４が、基板７０１に設けられ、ｎ＋拡散領域７３２−７４２は、ｎ＋拡散領域７４４−７５４からシリコントレンチ分離領域７５６によって隔てられる。次に、図３７および図３８を参照して、得られた構造を覆って、シリコン窒化層７５８が設けられ、平坦化され、実質的に平坦な上部表面を形成する。フォトレジスト層７６０が、窒化層７５８を覆って設けられ、フォトレジスト層７６０は、図に示すように（図３９および図４０）パターン形成される。残っているフォトレジストをマスクとして用いて、窒化層７５８は、エッチングされ、細長い開口部７６２、７６４を窒化層７５８を貫通して形成し、開口部７６２は、ｎ＋領域７３６、７４８を露出させ、開口部７６４は、ｎ＋領域７４２、７５４を露出させる（図４１および図４２）。フォトレジスト７６０を取除いた後、たとえばタングステンである金属層７６６が、残っている構造を覆って設けられ、金属層７６６は、ｎ＋領域７３６、７４８、７４２、７５４に接触し、ｎ＋領域７３６、７４８、７４２、７５４を接続する（図４３および図４４）。フォトレジスト層７６８が、金属層７６６を覆って設けられ、フォトレジスト層７６８は、図に示すように（図４５および図４６）パターン形成される。残っているフォトレジストをマスクとして用いて、金属
層７６６は、エッチングされ、開口部７８０−８０２を金属層７６６を貫通して窒化層７５８まで形成し（図４７および図４８）、金属層７６６をパターン形成し、一方で金属層７６６のプレート状の形態を保持する。
【００３１】
図４９および図５０を参照して、別の窒化シリコン層８０４が、得られた構造を覆って設けられ、適切なフォトレジストマスク技術を用いて、開口部８０６−８２２が窒化層８０４および窒化層７５８を貫通して基板７０１にあるｎ＋領域までエッチングされる（図５０に示す開口部８１２、８１４、８１６が、すべての開口部８０６−８２２およびそれに関連する工程の例となるであろう）。ｐ型シリコン領域８２４、８２６、８２８を、基板７０１のｎ＋領域７３４、７３８、７４０それぞれの上にある開口部８１２、８１４、８１６の中に成長させる（図５１）。タングステンプラグ８３０、８３２、８３４が、ｐ型シリコン領域８２４、８２６、８２８それぞれの上におよび接触して、それぞれ開口部８１２、８１４、８１６中に形成され、銅体８３６、８３８、８３４は、タングステンプラグ８３０、８３２、８３４それぞれの上におよび接触して、それぞれ開口部８１２、８１４、８１６中に設けられる（図５２および図５３）。酸化工程が行なわれ、酸化銅８４２、８４４、８４６が、銅体８３６、８３８、８４０それぞれの上に形成され、前述のように構造を覆って形成される複数の銅ビット線８４８、８５０、８５２のうちの１つである銅ビット線８５０は、露出された酸化銅８４２、８４４、８４６に接触する、図５４および図５５（金属ストリップ７２４、７２６、７２８は、前に図示され、説明されたワード線である）。
【００３２】
この実施例においては、図３４と一貫して、各メモリデバイス−ダイオード構造は、ｎ＋領域およびｎ＋領域に接触するｐ型シリコン領域（ダイオード）と、導体、酸化銅部および銅ビット線（メモリデバイス）と、ダイオードとメモリデバイスとを直列に接続するタングステンプラグとから構成される。
【００３３】
ｎ＋領域７３６、７４８、７４２、７５４は、ソース領域であり、これらソース領域と接触する部分と、基板７０１から間隔をおいて配置されソース領域に接触する部分に接続される他の部分とを有するプレート状金属導体７６６によって、共通に接続される。プレート状導体７６６は、ソース領域７３６、７４８、７４２、７５４とともに共通ソースを形成する。プレート状導体７６６は、図示され、上述されたように、プレート状導体７６６の基板７０１から間隔をおいて配置される部分を貫く開口部７８０−８０２を規定し、抵抗メモリデバイスはプレート状導体７６６にある各開口部を通じて基板７０１と連通することがわかるであろう。前の実施例と同様に、分離領域（たとえば分離領域７５６）が隣接する複数のソース領域の間に設けられる。
【００３４】
上述のマスク技術を用いて、基板７０１へのコンタクトは、こういったコンタクトの適切な配置が効率的な方法でなされるように、窒化シリコンをマスクとして用いて、各ｎ＋領域に自己整合であることがわかるであろう。
【００３５】
発明の実施例の上記の説明は、例示および説明の目的のために示された。これは網羅的ではなく、またはこの発明を開示された形式に正確に限定するようにも意図されない。上記の教示に鑑みて、他の変更または変形が可能である。
【００３６】
実施例は、この発明の原理およびこの発明の実際の適用の最良の例示を与え、それによって当業者がこの発明を特定の企図される用途に適するように、さまざまな実施例において、さまざまな変更とともに用いることが可能となるよう選択され、説明された。このような変更および変形はすべて、添付の請求項が公正に、合法的に、および衡平法上で権利を有する幅に従って解釈されると添付の請求項によって決定されるこの発明の範囲内にある。
【図面の簡単な説明】
【００３７】
【図１】ＤＲＡＭメモリアレイの一部分の概略図である。
【図２】図１のアレイの実現化例の断面図である。
【図３】図１のアレイのトランジスタを流れる典型的なドレイン−ソース間電流（ＩＤＳ）を説明するグラフである。
【図４】この発明の実施のための抵抗メモリデバイスの断面図である。
【図５】図４のメモリデバイスの動作特性を示す電流対電圧のグラフである。
【図６】この抵抗メモリアレイの一部分の概略図である。
【図７】図６の抵抗メモリアレイのより大きな部分の概略図である。
【図８】図示および上述のメモリセルを含む抵抗メモリデバイスアレイの本実施例の概略図である。
【図９】図８に従うアレイの第１の実施例を製造するための工程ステップを示す図である。
【図１０】図８に従うアレイの第１の実施例を製造するための工程ステップを示す図である。
【図１１】図８に従うアレイの第１の実施例を製造するための工程ステップを示す図である。
【図１２】図８に従うアレイの第１の実施例を製造するための工程ステップを示す図である。
【図１３】図８に従うアレイの第１の実施例を製造するための工程ステップを示す図である。
【図１４】図８に従うアレイの第１の実施例を製造するための工程ステップを示す図である。
【図１５】図８に従うアレイの第１の実施例を製造するための工程ステップを示す図である。
【図１６】図８に従うアレイの第１の実施例を製造するための工程ステップを示す図である。
【図１７】図８に従うアレイの第１の実施例を製造するための工程ステップを示す図である。
【図１８】図８に従うアレイの第１の実施例を製造するための工程ステップを示す図である。
【図１９】図８に従うアレイの第１の実施例を製造するための工程ステップを示す図である。
【図２０】図８に従うアレイの第１の実施例を製造するための工程ステップを示す図である。
【図２１】図８に従うアレイの第１の実施例を製造するための工程ステップを示す図である。
【図２２】図８に従うアレイの第１の実施例を製造するための工程ステップを示す図である。
【図２３】図８に従うアレイの第１の実施例を製造するための工程ステップを示す図である。
【図２４】図８に従うアレイの第２の実施例を製造するための工程ステップを説明する図である。
【図２５】図８に従うアレイの第２の実施例を製造するための工程ステップを説明する図である。
【図２６】図８に従うアレイの第２の実施例を製造するための工程ステップを説明する図である。
【図２７】図８に従うアレイの第２の実施例を製造するための工程ステップを説明する図である。
【図２８】図８に従うアレイの第２の実施例を製造するための工程ステップを説明する図である。
【図２９】図８に従うアレイの第２の実施例を製造するための工程ステップを説明する図である。
【図３０】図８に従うアレイの第２の実施例を製造するための工程ステップを説明する図である。
【図３１】図８に従うアレイの第２の実施例を製造するための工程ステップを説明する図である。
【図３２】図８に従うアレイの第２の実施例を製造するための工程ステップを説明する図である。
【図３３】図８に従うアレイの第２の実施例を製造するための工程ステップを説明する図である。
【図３４】図示および上述のメモリセルを含む抵抗メモリデバイスの別の実施例の概略図である。
【図３５】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図３６】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図３７】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図３８】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図３９】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図４０】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図４１】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図４２】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図４３】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図４４】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図４５】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図４６】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図４７】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図４８】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図４９】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図５０】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図５１】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図５２】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図５３】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図５４】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図５５】図３４に従うアレイの実施例の製造のための工程ステップを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【国際調査報告】
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