(57)【要約】応力のかけられたオーバーライ材料（２０９、２１１、３０９、３１１、３１９Ｓ)に基づいて傾斜インプランテーションと後続の再結晶化を実行することにより、非常に実効的な応力生成メカニズムが提供される。この傾斜アモルファス化インプランテーション（２０８、３０８Ｐ、３０８Ｎ）により、再結晶化プロセスにおいて欠陥率が著しく低減し、これにより、高度なトランジスタ素子（２００、３００Ｎ、３００Ｐにおいて、リーク電流が実質的に低減する。
2009517885.tif 000002
【特許請求の範囲】
【請求項１】
初期において結晶性である半導体層（２０３、３０３）に実質的にアモルファス化した領域（２１２、３１２）を形成するステップを有し、前記半導体層（２０３、３０３）はゲート電極（２０４、３０４）に隣接するとともにその下方に延びており、前記ゲート電極（２０４、３０４）は傾斜インプランテーションプロセス（２０８、３０８Ｐ、３０８Ｎ）により前記半導体層（２０２、３０３）の上方に形成されているものであり、
少なくとも前記半導体層（２０２、２０３）の一部の上方に特定の固有応力を有する応力のかけられた層（２０９、３０９）を形成するステップを有し、前記層（２０９、３０９）を形成することで前記半導体層（２０２、３０３）へ応力の転移がなされ、
前記応力層（２０９、３０９）の存在下で、熱処理（２２３）を実行することによって、前記実質的にアモルファス化した領域（２１２、３１２）を再結晶化するステップを有する方法。
【請求項２】
前記応力層（２０９、３０９）を形成するステップは、前記特定の応力を備えたスペーサ層を共形に蒸着するステップと、前記スペーサ層を異方性エッチングするステップと、を含み、このようなステップがなされることで、前記応力層（２０９、３０９）として前記ゲート電極（２０４、３０４）のサイドウォールに第１スペーサ（２０９、３０９）が形成される、請求項１記載の方法。
【請求項３】
前記傾斜インプランテーションプロセス（２０８、３０８Ｐ、３０８Ｎ）は、前記第１スペーサ（２０９、３０９）の形成後に実行される、請求項２記載の方法。
【請求項４】
前記熱処理を実行する前に、前記特定の固有応力を有する第２スペーサ（２１１、３１１）を前記第１スペーサ（２０９、３０９）に隣接して形成するステップをさらに含む、請求項２または３記載の方法。
【請求項５】
少なくとも１つの前記第１スペーサ（２０９、３０９）および第２スペーサ（２１１、３１１）を形成後に、前記半導体層（２０２、３０３）にドーパント種をインプラントする（２２０、２２２）ステップをさらに含み、前記熱処理（２２３）は前記ドーパント種のインプラント（２２０、２２２）後に実行される、請求項４記載の方法。
【請求項６】
前記半導体層（２０３、３０３）にドレインおよびソース領域（２０７、３０７）を形成するように、前記実質的にアモルファス化した領域にドーパント種をインプラントする（２２０、２２２）さらなるステップを含む、請求項１記載の方法。
【請求項７】
初期において実質的に結晶性である半導体層（３０３）の上方に形成された第１ゲート電極に隣接するとともにその下方に拡張する第１の実質的にアモルファス化下領域（３１２）を形成するステップと、
前記半導体層（３０３）の上方に形成された第２ゲート電極（３０４）に隣接するとともにその下方に拡張する第２の実質的にアモルファス化した領域（３１２）を形成するステップと、
前記第１ゲート電極（３０４）のサイドウォールに第１の種類の応力を有する第１スペーサ（３０９）を形成するステップと、
前記第２ゲート電極（３０４）のサイドウォールに前記第１の種類以外の第２の種類の応力を有する第２スペーサ（３１９Ｓ）を形成するステップと、
前記第１および第２の応力のかけられたスペーサ（３０９、３１９Ｓ）の存在下で、熱処理（３２３）を実行することによって前記第１および第２の実質的にアモルファス化した領域（３１２）を再結晶化するステップと、を含む方法。
【請求項８】
前記第１および第２の実質的にアモルファス化した領域（３１２）を形成するステップは、傾斜インプランテーションプロセス（３０８Ｎ、３０８Ｐ）を実行するステップを含む、請求項７記載の方法。
【請求項９】
前記傾斜インプランテーションプロセス（３０８Ｎ、３０８Ｐ）は、前記第１の実質的にアモルファス化した領域（３１２）を形成する第１のインプランテーションプロセス（３０８Ｎ）と、前記第２の実質的にアモルファス化した領域（３１２）を形成する第２のインプランテーションプロセス（３０８Ｐ）を含む、請求項８記載の方法。
【請求項１０】
前記第１および第２の実質的にアモルファス化した領域（３１２）は、前記第１および第２スペーサ（３０９、３１９Ｓ）の形成後に形成される、請求項７記載の方法。
【請求項１１】
前記第１および第２スペーサ（３０９）を形成するステップは、前記第１および第２ゲート電極（３０４）に前記第１スペーサ（３０９）を共通に形成し、前記第１スペーサ（３０９）を前記第２ゲート電極（３０４）から選択的に除去し、前記第１および第２ゲート電極（３０４）の上方に前記第２の種類の応力を有するスペーサ層（３１９）を形成し、前記スペーサ層（３１９）から前記第２スペーサ（３１９Ｓ）を形成し、前記スペーサ層（３１９）からの残留物を前記第１ゲート電極（３０４）から選択的に除去する、請求項７記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明は集積回路の形成に関し、より詳細には、ＭＯＳトランジスタのチャネル領域の電荷キャリア移動度を強化するように、埋め込み歪み層などの応力誘発ソースを用いることによって歪みのあるチャネル領域を有するトランジスタを形成する技術に関する。
【背景技術】
【０００２】
集積回路を製造するには、特定の回路レイアウトに応じて所与のチップエリア上に多数の回路素子を形成する必要がある。一般に、複数のプロセス技術が現在実施されており、マイクロプロセッサ、記憶チップなどの複合回路の場合、動作速度および／あるいは電力消費量および／あるいは費用効率の点で優れた特性を備えるという理由から、ＣＭＯＳ技術が現在最も有望なアプローチとされ。ＣＭＯＳ技術を用いた複合集積回路の製造において、数百万ものトランジスタ、すなわち、ｎチャネルトランジスタとｐチャネルトランジスタが、結晶半導体層を含む基板に形成される。ＭＯＳトランジスタは、ｎチャネルトランジスタであるかｐチャネルトランジスタであるかに拘わらず、いわゆるｐｎ接合を備え、このｐｎ接合は、逆ドープされたチャネル領域がドレイン領域とソース領域との間に配置された高濃度ドープドレインおよびソース領域の境界に形成される。
【０００３】
チャネル領域の伝導性、すなわち、伝導性チャネルの駆動電流の容量は、チャネル領域の上方に形成され、薄い絶縁層によってチャネル領域から分離されたゲート電極によって制御される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
適切な制御電圧をゲート電極に印加することによる伝導性領域の形成時におけるチャネル領域の伝導性は、ドーパントの濃度、多数電荷キャリアの移動度、およびトランジスタの幅方向におけるチャネル領域の所与の拡張に対して、チャネル長さとも呼ばれるソースおよびドレイン領域間の距離に左右される。したがって、チャネル領域の伝導性がＭＯＳトランジスタの特性を決定する。したがって、チャネル長さを縮小し、これによりチャネルの抵抗率が下がることで、チャネル長さが集積回路の動作速度を上げるための主要な設計基準となる。
【０００５】
しかしながら、トランジスタの寸法を縮小すると、それに関連した複数の問題が生じてしまい、ＭＯＳトランジスタのチャネル長さを着実に短くすることによって得られた利点をあまり損なわないようにこれらの問題に取り組む必要がある。これに関する主要な課題の１つとして、新たなデバイス世代に対して、トランジスタのゲート電極などの極限寸法の回路素子を確実に再現して生成することができる、強化されたフォトリソグラフィおよびエッチストラテジーを構築することが挙げられる。さらに、所望のチャネル制御性と組み合わせてシート抵抗と接触抵抗とを低くするために、ドレイン領域およびソース領域において、横方向に加えて垂直方向にも非常に高度なドーパントプロファイルが要求される。 
加えて、ゲート絶縁層に対して垂直のＰＮ接合の位置はさらに、漏れ電流制御の点でクリティカルなデザイン基準を表すことになる。チャネル長を縮小するには、通常、ゲート絶縁層およびチャネル領域によって形成されるインターフェースに対してドレインおよびソース領域の深さも低くしなければならず、これにより洗練されたインプラント技術が要求されるからである。別のアプローチによれば、隆起したドレインおよびソース領域と呼ばれるエピタキシャル成長した領域が、ゲート電極に対して特定のオフセットを備えて形成され、この隆起したドレインおよびソース領域の導電性が増加される一方で、ゲート絶縁層に対して浅いＰＮ接合が維持される。
【０００６】
極限寸法のサイズ、すなわち、トランジスタのゲート長、が縮小し続けていることから、上述のプロセスステップに関して非常に複雑なプロセス技術を適用し、場合によっては新たに構築する必要があるので、所与のチャネル長に対するチャネル領域の電荷キャリア移動度を増加することでトランジスタ素子のチャネルの導電性を強化することも提案されている。これにより、デバイスのスケーリングに関連付けられる多くの上記プロセスを適用しないで、あるいは少なくとも適用を延期しつつ、将来の技術ノードに対する進歩と互換性のあるパフォーマンスの向上を達成する可能性が与えられる。電荷キャリア移動度を増加する１つの実効的メカニズムとしては、例えば、チャネル領域に対応の歪みを生成するために引張応力あるいは圧縮応力を生成することで、チャネル領域の格子構造を変化させることが挙げられ、この結果、電子および正孔に対する移動度がそれぞれ変化する。
例えば、チャネル領域に引張歪みを生成することで電子の移動度が増加する。ここでは、引張歪みの大きさおよび方向に応じて、移動度を５０％あるいはそれ以上増加させることができ、これに対応して導電性度が増加し得る。他方では、チャネル領域の圧縮歪みにより正孔移動度が増加し、これにより、Ｐ型トランジスタのパフォーマンスを強化する可能性が与えられる。集積回路の製造に応力や歪み技術を導入することは、将来のデバイス世代にとって非常に有望なアプローチである。その理由は、例えば、歪みのあるシリコンは、「新たな」種類のシリコン材料として考えられ、これにより、高額な半導体材料を必要とせずに、高速で強力な半導体デバイスの製造が可能になる一方で、十分に確立された多くの製造技術を依然として用いることができる。
【０００７】
この結果、引張応力あるいは圧縮応力を生成してこれを対応の歪みとするように、例えばシリコン／ゲルマニウム層あるいはシリコン／カーボン層をチャネル領域に、あるいはその下に導入することが提案されている。チャネル領域に、あるいはその下に応力生成層を導入することで、トランジスタのパフォーマンスを非常に向上することができるが、従来の、および、十分に確立されたＭＯＳ技術に対応の応力層を形成するには、著しい努力をしなければならない。例えば、チャネル領域に、あるいはその下の適所にゲルマニウムやカーボンを含む応力層を形成するためには、さらなるエピタキシャル成長技術を構築し、プロセスフローに導入しなければならない。よって、プロセスは非常に複雑になり、そのために製造コストが増すとともに製造歩留まりが減少する可能性がある。
【０００８】
従って、他のアプローチでは、チャネル領域に所望の応力を生成するために、層、スペーサ素子などをオーバーレイすることで生成される外部応力が用いられる。特定の外部応力を加えることでチャネル領域に歪みを生成するプロセスは、有望なアプローチであるものの、チャネル領域に所望の歪みを生成するように、コンタクト層、スペーサなどによって与えられる外部応力に対する応力伝達機構の効率に依存する。したがって、チャネル領域内に付加的な応力層を必要とする上述のアプローチに対して、処理の複雑さという点においては著しい利点を与えているが、応力伝達機構の効率は処理およびデバイス特性に依存し、トランジスタのタイプによってはパフォーマンスゲインが減ることもある。
別のアプローチにおいては、ＰＭＯＳトランジスタの正孔移動度は、トランジスタのソースおよびドレイン領域に歪みのあるシリコン／ゲルマニウム層を形成することで強化することができる。ここでは、圧縮歪みのあるドレインおよびソース領域は、隣接するシリコンチャネル領域に一軸性の歪みを生成する。このために、ＰＭＯＳトランジスタのドレインおよびソース領域には選択的にリセスが設けられる一方、ＮＭＯＳトランジスタはマスキングされ、その後、シリコン／ゲルマニウム層がエピタキシャル成長によりＰＭＯＳトランジスタに選択的に形成される。この技術は、ＰＭＯＳトランジスタと、よってＣＭＯＳデバイス全体のパフォーマンスゲインの点では著しい利点を与えるが、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのパフォーマンスゲインにおける差分のバランスをとる適切な設計を用いる必要がある。
【０００９】
さらに他のアプローチでは、実質的にアモルファス化した領域が、イオンインプランテーションによってゲート電極に隣接して形成される。次に、このアモルファス化領域は、トランジスタ領域の上方に形成される応力層の存在下で再結晶化される。これについては図１ａ〜１ｃに関して以下に詳述する。
【００１０】
図１ａに、埋め込み絶縁層１０２が形成され、層１０２の上方には結晶シリコン層１０３が形成されるシリコン基板などの基板１０１を有する半導体デバイス１００を概略的に示す。さらに、半導体デバイス１００は、シリコン層１０３の上方に形成され、シリコン層１０３からゲート絶縁層１０５によって分離されるゲート電極１０４を含む。さらに、二酸化シリコンなどから構成されるライナ１０６は、ゲート電極１０４とシリコン層１０３上に共形に形成される。この半導体デバイス１００は、ゲート電極１０４に隣接して設けられるシリコン層１０３の領域１１２が実質的にアモルファス化されるように設計されうるイオンインプランテーションプロセス１０８にさらされる。さらに、層１０３内にはドープした領域１０７が形成される。この領域１０７はゲート電極１０４によって形成される特定のトランジスタに必要とされる適切なドーピング種を含み得る。
【００１１】
半導体デバイス１００を形成する典型的なプロセスフローは以下のプロセスを含みうる。埋め込み絶縁層１０２とシリコン層１０３とが形成された基板１０１を形成または準備後に、層１０３内に所望の垂直方向のドーパントプロファイル（簡素化のため、図１ａには図示せず）を構築するように、適切なインプランテーションシーケンスが行われる。その後、シャロートレンチアイソレーションなどの適切な絶縁構造（図示せず）が形成される。
次に、適切な誘電材料が蒸着および／または酸化により形成され、続いて、適切なゲート電極材料が蒸着され、次に、両方の層は次いで高度なフォトリソグラフィおよびエッチ技術に基づいてパターニングされる。続いて、十分に確立されたプラズマエンハンスト化学気相蒸着（ＰＥＣＶＤ：Plasma Enhanced chemical Vapor Deposition）技術に基づいてライナ１０６が形成される。このライナは、プロセス要件ならびにストラテジーに応じて、十分に確立されたインプランテーション技術に基づいてドープ領域１０７を形成するオフセットスペーサとして機能する。さらに、ＰチャネルトランジスタまたはＮチャネルトランジスタが形成されるかどうかに応じて、Ｐ型ドーパントまたはＮ型ドーパントを含むドープ領域１０７の形成前または形成後に、アモルファス化インプランテーションプロセス（amorphization implantation process）１０８が実行される。このために、十分に確立されたレシピに基づいて、対象のインプラント種に対して適切なドーズ量ならびにエネルギーが選択される。例えば、アモルファス化インプランテーション１０８には、キセノン、ゲルマニウム、およびその他の重イオンが適切とされる。その後、対応のスペーサ層が引張応力や圧縮応力といった特定の種類の固有応力を示すように、半導体デバイス１００の上方にスペーサ層が形成され、層の蒸着後に、または、その後の、異方性エッチ技術に基づきスペーサ層をそれぞれのサイドウォールスペーサへパターニング後に、実質的にアモルファス化した領域１１２を再結晶化するように、アニールプロセスが行われる。
【００１２】
図１ｂに、上述のプロセスシーケンス完了後の半導体デバイス１００を概略的に示している。この図では、本例において引張応力として示される、高固有応力を有するサイドウォールスペーサ１０９はゲート電極１０４のサイドウォールに形成されており、一方で、実質的にアモルファス化された領域１１２は実質的に再結晶化されて現在は１１２Ａとして示されている。高応力がかけられたスペーサ層、即ちスペーサ１０９が存在することで、再結晶化領域１１２Ａは歪みのある状態で再成長する。この結果、ゲート電極１０４の下に設けられたチャネル領域１１５にも対応の歪み１１０が生成される。その後、半導体デバイス１００は、歪みのあるチャンネル領域１１５を有するトランジスタ素子を提供するように、さらなる製造プロセスにさらされる。
【００１３】
図１ｃに、スペーサ１０９に隣接して形成されたさらなるスペーサ素子１１１と、シリコン層１０３内と、歪みのある再結晶化領域１１２Ａ内にも部分的に形成されたそれぞれのドレインおよびソース領域１１３と、を備えた半導体デバイス１００を概略的に示す。デバイス１００は、ドレインおよびソース領域１１３に対して所要のドーパントプロファイルを得るように、スペーサ素子１１１に基づいて、さらなるインプランテーションシーケンスなどの十分に確立されたプロセスによって形成されうる。
【００１４】
この結果、チャネル領域１１５内に歪み１１０を生成する実効的な技術が提供され、これにより、デバイス１００の電荷キャリア移動度と、従って伝導性を著しく向上させることができる。しかし、デバイス１００の動作においては、リーク電流の著しい増加が見られるおそれがある。これは、「ジッパー欠陥」とも呼ばれる、結晶欠陥１１４が原因であると考えられ、さらに、これは少数電荷キャリアの寿命を縮める原因となり、この結果、場合によってはリーク電流の増加に著しい影響を及ぼす。
【００１５】
図１ａ〜１ｃに関して説明したアプローチは、ＮチャネルトランジスタならびにＰチャネルトランジスタに著しいパフォーマンスゲインの可能性を提供するが、リーク電流の増加により、高度なトランジスタデバイスを形成する従来の技術をあまり魅力的でないものにしてしまう。
【００１６】
上述の状況を鑑みて、歪みのあるチャネル領域を備えたトランジスタ素子を形成する一方で、上述した問題点の１つ以上を回避するか少なくとも減らすことができる改善された技術が求められている。
【課題を解決するための手段】
【００１７】
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
【００１８】
概して、本発明は、少なくとも１つの歪み生成ソースが、上に重なる応力層または層の部位に基づいて実質的にアモルファス化した領域を再結晶化することにより提供される技術に関するものであるが、しかし、実質的にアモルファス化した領域は、チャネル領域に実質的に拡張し、したがって、それぞれのゲート電極の下方にも形成される。後続の熱処理において、従来の技術と比べると、結晶欠陥の生成は著しく減少し、これによりリーク電流の点では、それぞれのトランジスタ素子のパフォーマンスが強化される。
【００１９】
本発明の実施例によれば、初期において結晶性である半導体層の上方に形成されるゲート電極に隣接するとともに、その下方に拡張する半導体層に、傾斜インプランテーションプロセスによって形成される実質的にアモルファス化した領域を形成するステップを含む方法が提供される。さらに、この方法は、応力を半導体層に転移するように、少なくとも半導体層の一部の上方に特定の固有応力を有する応力層を形成するステップを含む。最後に、実質的にアモルファス化した領域は、熱処理により、応力層の存在下で再結晶化される。
【００２０】
本発明の別の実施例によれば、方法は、第１の実質的にアモルファス化した領域を、初期において実質的に結晶化している半導体層の上方に形成される第１ゲート電極に隣接するとともに、その下方に拡張して形成するステップを含む。さらに、第２の実質的にアモルファス化した領域は、半導体層の上方に形成される第２ゲート電極に隣接すると共に、その下方に拡張して形成される。方法はさらに、第１の種類の応力を有する第１スペーサを第１ゲート電極のサイドウォールに形成するステップを含む。さらに、第１の種類とは異なる第２の種類の応力を有する第２スペーサが第２ゲート電極のサイドウォールに形成される。最後に、第１および第２の実質的にアモルファス化した領域が、熱処理によって第１および第２の応力のかけられたスペーサの存在下で再結晶化される。
【発明を実施するための最良の形態】
【００２１】
本発明は添付の図面とともに以下の記載を参照することで理解することができる。図面において、同じ参照符号は同様の要素を示す。本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示されたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
【００２２】
以下、本発明を添付の図面を参照しながら記載する。図面には、様々な構造、システム、デバイスが単なる説明目的で、また、当業者にとっては周知の詳細で本発明を不明瞭にしないように概略的に示されている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。なんらかの用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
【００２３】
概して、本発明は歪みのあるチャネル領域を有するトランジスタ素子の製造技術に関連し、少なくとも１つの歪み生成メカニズムが、ゲート電極に隣接するとともに、ゲート電極の下方に延びる、つまりチャネル領域に延びる実質的にアモルファス化した領域を提供することによって、および、これらの領域を、スペーサ層またはそこに形成されるスペーサのような、応力のかけられたオーバーライ層の存在下で再結晶化することによって得られる。本発明は他の応力および歪み生成メカニズムと実効的に組み合わせることができ、例えば、完成したトランジスタ素子の上方に形成される、応力のかけられたコンタクト層を提供することができ、および／あるいは、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのそれぞれのドレインおよびソース領域にそれぞれ供給される、シリコン／ゲルマニウム層、シリコン／カーボン層などの歪みのある半導体層と組み合わせることができる。「ＮＭＯＳ」という用語は、いずれのタイプのＮチャネル電界効果トランジスタに対する一般的な概念であると考えられ、同様に、「ＰＭＯＳ」という用語は、いずれのタイプのＰチャネル電界効果トランジスタに対する一般的な概念であると考えられることを理解されたい。
【００２４】
図２ａ〜２ｇ、および図３ａ〜３ｅを参照して、本発明のさらなる実施例を以下により詳細に説明する。図２ａに、ＮチャネルトランジスタまたはＰチャネルトランジスタなどの電界効果トランジスタ素子を表す半導体デバイス２００の断面図を概略的に示す。半導体デバイス２００は、バルクシリコン基板、シリコンオンインシュレータ（ＳＯＩ）基板、または、電界効果トランジスタなどの回路素子を形成するために、実質的な結晶性半導体層を形成する任意の他の適切なキャリアであってもよい基板２０１を含む。
【００２５】
本発明は、上述したようなチャネル領域などの、トランジスタのある特定の領域に特定の歪みを与えることによって、キャリア移動度が著しく増加することから、シリコンベースのトランジスタ素子に関連して非常に有利である。しかし、本発明の原理は、歪みによる結晶構造の対応の変更により、対応のパフォーマンスゲインが得られる限りは、どのような種類の半導体材料にも容易に適用することができる。本発明においては、シリコンベースの半導体材料は、任意の他の適切な半導体材料と組み合わせることができる実質量のシリコンを含む任意の材料として理解されることが特に明らかである。例えば、シリコンベースの半導体材料は、ある程度高濃度の他の半導体材料がさらに供給されるかどうかにかかわらず、少なくとも半導体材料の特定の部位において多量のシリコン、すなわち、約５０原子百分率以上のシリコンが供給される半導体材料と考えられる。例えば、ゲルマニウム含量が３０原子百分率以下の、あるいはそれ以上のシリコン／ゲルマニウム半導体材料はシリコンベースの半導体材料と考えられる。さらに、実質的な結晶性半導体領域内では、ゲルマニウムとその他の材料などの、異なる半導体材料の層は、シリコンの層または部位とともに供給されてもよく、そのような構造は依然としてシリコンベースの材料と考えられる。
【００２６】
この点において、基板２０１は、一実施例ではシリコンベースの結晶性半導体基板であり、この基板の上方には実質的に結晶性のシリコンベース半導体層２０３が提供されている。さらに別の実施形態では、基板２０１は、二酸化シリコン層、窒化シリコン層などの絶縁層２０２上に形成され、絶縁層２０２の上方には、一実施例ではシリコンベースの層として提供される結晶性半導体層２０３が形成される、任意の適切なキャリア材料であってもよい。半導体層２０３は、設計要件に従って半導体層２０３中に対応のドレインならびにソース領域を形成する適切な厚みを有する。
【００２７】
例えば、半導体層２０３は、ＳＯＩのようなトランジスタ構造が検討される場合は、一部または完全空乏型のトランジスタ素子を形成するのに適した厚みを有し、他の実施形態では、半導体層２０３はエピタキシャル成長した、バルク半導体基板の上部を表す。
【００２８】
この製造段階において、半導体デバイス２００は、ポリシリコンなどの任意の適切な材料から構成され、ゲート絶縁層２０５によって半導体層２０３から分離されている。さらに、ゲート電極２０４に加えて半導体層２０３の露出部位を覆うようにライナ２０６が形成される。例えば、ライナ２０６は二酸化シリコン、窒化シリコン、酸窒化シリコン、または任意のその他の適切な材料から構成される。ライナ２０６の厚みは、ドープ領域２０７に所望のマスキング効果が得られるように選択される。このドープ領域はこれから形成されるそれぞれのドレインならびにソース領域の拡張領域を表す。例えば、ドープした領域２０７は、形成される電界効果トランジスタの伝導型に応じて、Ｐドープ領域またはＮドープ領域でありうる。さらに、実質的にアモルファス化した領域２１２が半導体層２０３内のゲート電極２０４に隣接して形成される。この実質的にアモルファス化した領域２１２は、ある実施形態では、２０４Ｌと示す、ゲート電極２０４の長さの約１０から３０％の距離である距離２１２Ｄに対応してゲート電極の下方に拡張する。他の実施例（図示せず）では、実質的にアモルファス化した領域２１２は、約５０％まで延びるか、あるいはゲート電極２０４の下方においてはそれ以上延び、これにより、領域２１２は、ゲート電極２０４の下方において合流し、実質的に連続した領域が形成される。
【００２９】
図２ａに示す半導体デバイス２００を形成する一般的なプロセスフローは、以下のプロセスを含みうる。半導体層２０３をエピタキシャル成長技術によって、または、それぞれのＳＯＩのような基板を提供することによって形成後、任意の、適切で十分に確立されたインプランテーションプロセスならびに他の製造プロセスが行われ、図１ａに関連してすでに説明したような所望の垂直方向のドーパントプロファイルと対応の絶縁構造とが形成される。その後、ゲート絶縁層２０５およびゲート電極２０４が、すでに説明した十分に確立されたプロセスに基づいて形成される。続いて、十分に確立されたレシピに基づいてライナ２０６が形成される。その後、一実施例では、対応のインプランテーションプロセスによってドープ領域２０７が形成される。例えば、領域２０７に所望のドーパント濃度とインプランテーション深度とを得るように、砒素などの高ドーパントが適切なインプランテーションドーズ量およびエネルギーパラメータを用いて十分に確立された技術に基づいて導入される。この場合、インプランテーションは実質的にセルフアモルファス化する。これにより、後続のインプランテーションプロセス２０８に基づいてこれから形成される領域２１２に、実質的にプレアモルファス化した表面領域を提供する。他の実施形態では、ドープ領域２０７を形成するために適度に軽濃度のイオン種がインプラントされる場合に、まず、アモルファス化インプランテーション２０８が行われる。
【００３０】
このインプランテーション２０８は、領域２１２がゲート電極２０４の下方に拡張することができるように、所望の水平方向のアモルファス化プロファイルを生成するために、αおよび−αと示された傾斜角でインプランテーション種が供給される少なくとも１つのインプランテーション段階を含む。例えば、ある実施形態では、傾斜角αは、約１０〜５０度の範囲内で選択される。半導体層２０３に対して実質的に垂直の方向は０度の方向を示すことを理解されたい。インプランテーション２０８において、領域２１２が非対称設計であることが有利であると考えられる場合に、傾斜角αおよび−αの値は互いに異なるように選択されてもよい。ある実施例では、インプランテーション２０８は、少なくとも１つのさらなるインプランテーションステップを含み、このステップでは、半導体層の表面近傍の半導体層２０３の一部が実質的にアモルファス化されるようにエネルギーが選択される、実質的に傾斜のないインプランテーションが行われる。領域２１２内の層２０３の結晶構造を実効的に破壊するために、例えば、ゲルマニウム、キセノン、クリプトン、シリコンまたは他のある程度高濃度のイオン種が適切でありうる。
【００３１】
したがって、少なくとも１つの、実質的に傾斜のないインプランテーション段階を含む先行の実施形態においては、ゲルマニウムに対しては１〜５ｋＶの範囲で適度に低いエネルギーが選択される。これにより、層２０３の表面部分が実質的にアモルファス化され、対応のインプランテーションドーズ量は、アモルファス化のしきい値を超えていれば、あまり気にしなくてもよい。例えば、１×１０１５ｉｏｎｓ／ｃｍ２のインプランテーションドーズ量が適切である。その後、所要の垂直方向および水平方向のアモルファス化プロファイルを得るために適切な深さにおいてそれぞれのインプランテーション種を配置するように、エネルギーを増加して１以上の傾斜インプランテーションステップが行われる。
【００３２】
さらに別の実施形態では、インプランテーションプロセス２０８は、単一のプロセスとして、または、一連の傾斜インプランテーションとして行われてもよく、インプランテーションエネルギーは、それぞれの領域２１２の実質的な各々の深さが実質的にアモルファス化した状態となるように変えることができる。例えば、３０〜５０度の傾斜角を用いて、領域２１２の表面近傍領域をアモルファス化するように第１の低減したインプランテーションエネルギーを選択し、領域２１２の深い部分をアモルファス化するように第２の増加したインプランテーションエネルギーが選択してもよい。しかし、ゲート電極２０４の下方に領域２１２をさらに拡張することができるのであれば、他のインプランテーションレジーム(implantation regime)を用いてもよい。
【００３３】
すでに説明したように、ホウ素などの軽ドーパント種に対しては、領域２０７を形成するインプランテーションの前にアモルファス化インプランテーション２０８を行うことが有利であり、これにより、軽ドーパント種のインプランテーションにおいて通常みられるいずれのチャネル効果を著しく低減することができる。
【００３４】
領域２１２および２０７を形成後、ＰＥＣＶＤなどの適切な蒸着技術によってスペーサ層（図示せず）が形成される。蒸着中は、所望の高固有応力がそれぞれのスペーサ層に生成されるように、蒸着パラメータが制御される。周知のように、複数の層中の応力は、蒸着中の温度、圧力、イオンボンバードメントなどのそれぞれの蒸着パラメータに基づいて制御されうる。例えば、窒化物シリコンは当該技術で周知の材料であり、約１．５ギガパスカル（ＧＰａ）以下、またはそれ以上の引張応力または圧縮応力を生成するように、適切に選択された蒸着パラメータに基づいて蒸着される。一実施例では、それぞれのスペーサ層の形成後、領域２１２を実質的に再結晶化するように熱処理が行われる。再結晶化は、レーザーベースのアニール技術などの任意の適切なアニール技術やその他のオーブンベースの方法に基づいてなされる。
【００３５】
他の実施例では、高応力スペーサ層は、ゲート電極２０４のサイドウォールにそれぞれのスペーサ素子を形成するように、十分に確立されたレシピに基づいて異方性エッチプロセスを行うことによってパターニングされる。その後、領域２１２を再結晶化するように、適切な熱処理が行われる。図２ｂに、上述のプロセスシーケンス完了後の半導体デバイス２００を概略的に示す。よって、デバイス２００は圧縮または引張応力などの特定の固有応力を有しうるそれぞれのスペーサ素子２０９を含む。例えば、スペーサ２０９は、半導体デバイス２００がＮチャネルトランジスタを表すときは高引張応力を有するものと想定される。さらに、先行の熱処理により、領域２１２は現在、実質的に歪みのある状態で再結晶化されており、
【００３６】
ある実施例では、それぞれの実質的に連続する歪みのある結晶領域でさえも全体のゲート電極２０４の下方に形成され、インプランテーション２０８において使用されるアモルファス化種に応じて、対応の、濃度を増加したこれらの種がそれぞれの歪みのある結晶領域に与えられてもよい。これを２１２Ａとして示す。図２ａに示すように、実質的にアモルファス化した領域２１２が合流しない場合であっても、再結晶化のための熱処理の初期段階における対応する拡散アクティビティにより対応の種がゲート電極２０４の下方にさらに深く運ばれる。これにより、先行のインプランテーションプロセス２０８においてアモルファス化されていない領域２１２Ｃで対応の再結晶化プロセスが行われる。したがって、再結晶プロセスは実質的に連続する領域２１２Ａで行われるので、歪みのある再結晶化において、結晶欠陥の生成は著しく減少する。領域２１２Ｃにおいて欠陥率が増加しても、図１ｃに示したデバイスほど酷いリーク電流にはならない。その理由は、この場合、それぞれの結晶欠陥はデバイス２００にこれから形成されるＰＮ接合から離れたところに配置されるからである。
【００３７】
その後、十分に確立された技術に基づいて、例えば、場合によってはさらなるスペーサ素子の形成を必要とするイオンインプランテーションによってそれぞれのドレインおよびソース領域を形成することにより、更なるプロセスが継続される。別の実施例では、この段階では熱処理は行われず、これに代えて、ドレインおよびソース領域を形成するさらなるインプランテーションプロセスとともに製造プロセスが継続される。
【００３８】
図２ｃに、ドレインおよびソース領域２１３を形成するインプランテーションプロセス２２０が行われるそのような実施形態に従う半導体デバイス２００を概略的に示す。このために、所望のドーパント種を半導体層２０３に導入するように、適切なインプランテーションパラメータが選択され、実質的にアモルファス化した領域２１２は、特にホウ素などの軽ドーパント種がインプラントされるときにチャネル効果を低減させる。さらに、デバイス２００は、領域２１２を再結晶化し、さらに、領域２０７および２１３のドーパントを活性化するために適切な熱処理にさらされる。同様に、上述したように、対応の再結晶化プロセスにより結晶欠陥数が著しく減少し、および／または、それぞれの結晶欠陥がそれぞれのＰＮ接合から離れて再配置される。
【００３９】
図２ｄに、さらに複雑な横方向のドーパントプロファイルが求められる、さらに別の実施形態による半導体デバイス２００を概略的に示す。このために、さらなるスペーサ２１１がスペーサ２０９に隣接して、場合によってはさらなるライナ２１１に基づいて形成される。ある実施形態では、領域２１２は依然として実質的にアモルファス化された状態で存在しており、また、スペーサ２１１はスペーサ２０９と同じ種類の高固有応力を示すように設けられてもよい。さらに、デバイス２００は、横方向のドーパントプロファイルをリファインするさらなるインプランテーションプロセス２２２にさらされる。これにより、デバイス要件に従うドレインならびにソース領域２１３が形成される。ドレインならびにソース領域２１３Ａにおいて、対応の横方向のドーパントプロファイルを強化またはリファインするさらなるスペーサ素子でさえもが提供されることが分かる。
【００４０】
図２ｅに、領域２１２を再結晶化し、先にインプラントされたドーパントを活性化させてドレインおよびソース領域２１３Ａを最終の状態にする熱処理２２３における半導体デバイス２００を概略的に示す。すでに説明したように、ある実施形態では、再結晶化プロセスにより、ゲート電極２０４全体の下方に拡張する実質的に連続する領域が形成され、これにより、ジッパー欠陥などの結晶欠陥の生成を著しく減らすことができる。さらに、再結晶化プロセスにおいて、高応力のかけられたスペーサ素子２０９および２１１は、前述のアモルファス化領域２１２に歪みのある半導体材料を供給し、これにより、ゲート電極２０４の下方に所望の歪み２１０を供給することもできる。これにより、非常に実効的な歪み生成メカニズムが与えられ、トランジスタの型に応じて、スペーサ２０９および／または２１１またはスペーサを形成するそれぞれのスペーサ層が圧縮歪みまたは引張歪みとして歪み２１０を生成するように設けられる。
【００４１】
さらに、本発明により提供される歪み生成メカニズムは、他の歪み誘発メカニズムと非常に実効的に組み合わせることができ、例えば、任意の金属シリサイド領域を形成後に、デバイス２００の上または上方に形成されるコンタクト層を供給してもよい。さらに、すでに説明したように、例えば、シリコン／ゲルマニウム、シリコン／カーボンなどに基づいて、化合物半導体の埋め込み結晶歪み層が設けられてもよい。ここでは、ゲート電極２０４に隣接する半導体層２０３にリセスを設けるために、十分に確立された技術が用いられる。続いて、適切な選択性エピタキシャル成長技術が行われる。この場合、図２ａ〜２ｅに関連して上述したプロセスシーケンスをエピタキシャル成長プロセス完了後に実行してもよく、ある実施形態では、一方の型のトランジスタが対応のエピタキシャル成長した半導体材料を受け入れる一方で、もう一方の型のトランジスタには歪み生成半導体層が供給される。例えば、シリコン／ゲルマニウムをＰチャネルトランジスタに選択的に成長させることができる一方で、上述のプロセスシーケンスをＮチャネルトランジスタに実効的に適用することができ、高引張応力のサイドウォールスペーサを供給することで、Ｐチャネルトランジスタ側がそれぞれの埋め込みシリコン／ゲルマニウム層によって実効的に過剰補償(over-compensate)される。さらに、上述の傾斜インプランテーション２０８は、他のデバイス要件に対してインプランテーションパラメータを適切に選択するように、トランジスタ型が異なる場合は別々に実行される。
【００４２】
図２ｆに、傾斜インプランテーション２０８が後続の製造段階で行われる、さらなる実施形態に従う半導体デバイス２００を概略的に示す。この傾斜インプランテーションは、傾斜アモルファス化インプランテーション２０８によって生じるゲート絶縁層２０５付近とゲート電極２０４のサイドウォールにおけるインプランテーションによる損傷が不適切であると考えられる場合になされるものである。よって、半導体デバイス２００は、高固有応力を備えたスペーサ素子２０９を含む。スペーサ２０９は現在のところ、ゲート電極２０４の下方部および隣接するゲート絶縁層２０５を、過剰なインプランテーションダメージから実効的に保護している。インプランテーション２０８の特性については、図２ａに関して既述したものと同じ基準を適用する。ドープ領域２０７は、スペーサ素子２０９が形成される前に形成され、一方で他の実施形態では、領域２０７は傾斜インプランテーションに基づいて形成されてもよく、領域２０７にドーパントを導入するそれぞれのインプランテーションは、図２ａに関連しても既述しているように、アモルファス化インプランテーション２０８の前または後に実行することができる。ある実施形態では、スペーサ素子２０９を形成する前に、実質的に傾斜のないインプランテーションステップを行い、スペーサ２０９の真下の領域を実効的にアモルファス化するようにしてもよい。その後、スペーサ２０９が形成され、上述した範囲の適度に高い傾斜角で傾斜インプランテーション２０８を行い、ゲート電極２０４の下方に拡張するように、それぞれのアモルファス化領域２１２を形成してもよい。次に、例えば、ドレインおよびソース領域を形成する、さらなるインプランテーションを行ってもよく、そのそれぞれのインプランテーションにおいて、既述のように、１つ以上のさらなるスペーサ素子を形成する必要がありうる。
【００４３】
図２ｇに、少なくとも１つのさらなるスペーサ素子２１１がスペーサ素子２０９に隣接して形成された、さらに進んだ製造段階における半導体デバイス２００を概略的に示す。図２ｅに関して上述した処理２２３などの熱処理において領域２１２の歪みのある再結晶化を促進するように、スペーサ２１１もまたスペーサ素子２０９と同種の高固有応力を示す。これにより、図２ｇに示すデバイス２００は、ゲート電極２０４の下方に所望の種類の歪みを含み、ゲート電極２０４の下方に拡張するアモルファス化領域２１２のために、再結晶化プロセスにおいて欠陥の数を著しく減らすことができ、または、センシティブなトランジスタ領域にジッパー欠陥が生成されずに済むか、または少なくとも著しく減らすことができる。さらに、傾斜インプランテーション２０８の前にスペーサ素子２０９を設けるので、高度な用途では、ゲート電極２０４およびゲート絶縁層２０５のサイドウォールの、過度なインプランテーションによる損傷が回避されるか、少なくとも著しく減らすことができる。この結果、著しいパフォーマンスゲインを得ることができ、リーク電流の過度の増加を回避するか、少なくとも著しく減らすことができる。
【００４４】
図３ａ〜３ｅに関連して、本発明のさらなる実施形態が以下に詳細に説明されている。ここでは、図２ａ〜２ｅに関連してすでに説明した歪み生成メカニズムが、型の異なるトランジスタに適用され、各トランジスタ型はそれぞれの特定の種類の歪みを受け入れる。
【００４５】
図３ａにおいて、半導体デバイス３５０は、第１トランジスタ３００Ｐおよび第２トランジスタ３００Ｎを含み、これらは、ある実施形態では埋め込み絶縁層３０２および半導体層３０３が形成されている基板３０１の上方に形成される。基板３０１、埋め込み絶縁層３０２および半導体層３０３に関しては、構成要素２０１、２０２および２０３に関して既述ものと同じ基準を適用する。第１および第２トランジスタ３００Ｐ、３００Ｎは、それぞれのゲート絶縁層３０５に形成されたゲート電極３０４をそれぞれ含む。さらに、それぞれの第１スペーサ３０９は、対応のライナ３０６が設けられるそれぞれのゲート電極３０４のサイドウォールに形成される。第１スペーサ３０９は、引張応力または圧縮応力などの特定の固有応力を有する。
【００４６】
さらに、それぞれのドープ領域３０７は、トランジスタ３００Ｎ、３００Ｐの各々に形成され、それぞれのアモルファス化領域３１２は、図２ｆに関連しても説明したように、ゲート電極３０４に隣接しさらにゲート電極３０４の下方に拡張して形成される。トランジスタ３００Ｎ、３００Ｐは、デバイス２００に関連して既述したものと同じプロセスレシピおよびストラテジーに基づいて形成されてもよい。さらに、ある実施形態では、第１スペーサ３０９が形成される前にそれぞれの傾斜インプランテーション３０８Ｎ、３０８Ｐが実施される。インプランテーション３０８Ｎ、３０８Ｐは、両方のトランジスタに対して共通に行ってもよいし、または、それぞれ一方のトランジスタを覆い、もう一方のトランジスタに傾斜インプランテーション３０８を行うことによって別々に行われてもよく、この逆も可能である。図３ａに示すように、一実施形態では、傾斜インプランテーション３０８Ｎおよび３０８Ｐは、第１スペーサ３０９に基づいて行われる。これにより、ゲート電極３０４およびそれぞれのゲート絶縁層３０５において、インプランテーションによる損傷を著しく減らすことができる。さらに、再度、共通のプロセスとしてインプランテーション３０８Ｎ、３０８Ｐが行われるか、トランジスタ３００Ｎ、３００Ｐの各々に対して別々に行われてもよい。スペーサ３０９に基づくインプランテーション３０８Ｎ、３０８Ｐの特性に関しては、図２ｆに関して既述したものと同じ基準を適用する。
【００４７】
図３ｂに、一般的に第１スペーサ素子と呼ばれうるスペーサ３０９に隣接してさらなるスペーサ３１１が形成される、さらに進んだ製造段階における半導体デバイス３５０を概略的に示す。さらに、それぞれのドレインおよびソース領域３１３Ａが第１および第２トランジスタ３００Ｐ、３００Ｎに形成される。さらに、第１トランジスタ３００Ｐは、レジストマスク３３０によって覆われ、第２トランジスタ３００Ｎは露出される。さらに、半導体デバイス３５０は、第１スペーサ３１１、３０９を第２トランジスタ３００Ｎから除去するために、エッチシーケンス３３１にさらされる。例えば、窒化物シリコンおよび二酸化シリコンに対して高選択性のエッチレシピは、当技術分野において十分に確立されており、第１スペーサ３１１、３０９を選択的に除去するために利用することができる。
【００４８】
図３ｃに、エッチシーケンスが完了し、さらにレジストマスク３３０を除去後の半導体デバイス３５０を概略的に示す。さらに、一実施例では、エッチシーケンス３３１は、第２トランジスタ３００Ｎのライナ３０６の除去をさらに含み得る。この結果、第２トランジスタ３００Ｎのゲート電極３０４は露出される一方、第１スペーサ３１１、３０９は依然として第１トランジスタ３００Ｐに設けられている。
【００４９】
図３ｄに、さらに進んだ製造段階における半導体デバイス３５０を概略的に示す。デバイス３５０上にはエッチストップ層３１８が共形に形成され、その上にはスペーサ層３１９が設けられる。このスペーサ層は、第１スペーサ３０９および３１１の応力の種類とは異なる第２の種類の応力を示す。例えば、スペーサ層３１９は、第２トランジスタ３００ＮがＮチャネルトランジスタを表す場合は、高引張応力を有する窒化シリコン層であり得る。したがって、第１スペーサ３０９および３１１は、高圧縮応力を含みうる。これは、第１トランジスタ３００ＰがＰチャネルトランジスタを表す場合に対応の歪みを生成するうえで有利である。さらに、デバイス３５０はスペーサ層３１９をパターニングし、この結果、破線で示しているようにそれぞれの第２スペーサ素子３１９Ｓを形成するように、異方性エッチ雰囲気３２４にさらされる。異方性エッチプロセス３２４において、対応のサイドウォールスペーサもまた第１スペーサ３０９および３１１に隣接して形成される。次に、これらのサイドウォールスペーサは、第２トランジスタ３００Ｎを覆う対応のレジストマスクを供給する一方で、第１トランジスタ３００Ｐを露出することによって選択的に除去される。後続の選択的エッチプロセスにおいて、第１トランジスタ３００Ｐ上に形成されたスペーサ層３１９の残留物は、第１スペーサ３０９、３１１に実質的に影響を及ぼさずにエッチプロセスを実効的に制御するために、エッチストップ層３１８を用いて除去される。
【００５０】
図３ｅに、上述のプロセスシーケンスの完了後の半導体デバイス３５０を概略的に示す。よって、デバイス３５０は第２の種類の応力を有する第２スペーサ３１９Ｓを含み、一方で第１の種類の応力を有する第１スペーサ３０９、３１１は第１トランジスタ３００Ｐに形成される。さらに、デバイス３５０は実質的にアモルファス化した領域３１２を再結晶化し、ドレインおよびソース領域３１３Ａ内のドーパントを活性化するために、熱処理にさらされる。既述したように、それぞれのゲート電極３０４の下方に著しく拡張し、別々のインプランテーションプロセスとしてそれぞれのインプランテーション３０８Ｎ、３０８Ｐが実行されるときに、異なる形状ならびにプロファイルが形成されるアモルファス化領域３１２の初期形状により、実質的に同種の連続する再結晶化プロセスを行うことができ、これにより、結晶欠陥ができないようにするか、少なくともその数を実質的に著しく減らすことができ、および／または、あまり重要でないデバイス領域内に、つまり、第１および第２トランジスタ３００Ｐ、３００ＮのそれぞれのＰＮ接合から離れたところにそのような欠陥を配置することができる。
【００５１】
それぞれに応力のかけられた第１および第２スペーサ３０９、３１１および３１９Ｓに基づく再結晶化により、第２トランジスタ３００Ｎ中に対応の歪み３１０Ｎと、第１トランジスタ３００Ｐ中に歪み３１０Ｐが得られる。ここでは、それぞれの歪みの種類ならびに大きさを調整する高度なフレキシビリティが与えられる。この結果、ＮチャネルトランジスタおよびＰチャネルトランジスタの特徴を別々に調整する実効的な応力生成を実現することができ、すでに説明したように、デバイス３５０は、埋め込まれた歪み誘発結晶層などの、さらなる応力ソースを受け入れることができ、または含むことができる。
【００５２】
この結果、本発明はそれぞれに応力のかけられた、オーバーライスペーサまたはスペーサ層の存在下で実質的にアモルファス化領域を再結晶化することによって、トランジスタのチャネル領域に所望の歪みを生成する改良された技術を提供し、この再結晶化においての欠陥率は実質的に低減し、および／または、それぞれの結晶欠陥の位置は、水平方向の形状とアモルファス化領域の位置を適切に変更することによって、あまり重要でないデバイス領域に移動される。このために、結果として生じる実質的にアモルファス化した領域を、それぞれのゲート電極の実質的な下方部に運ぶように、傾斜アモルファス化インプランテーションが用いられ、応力のかけられたスペーサまたはスペーサ層に基づく後続の再結晶化プロセスにより、ゲート電極の下方に実質的に連続する再成長した結晶領域が形成される。さらに、対応の歪み生成メカニズムが異なる型のトランジスタに別々に適用される。これによりＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの特徴を別々に適用する際にフレキシビリティを高めることができる。
【００５３】
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の特定の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００５４】
【図１ａ】応力のかけられたオーバーライ材料の存在下でアモルファス化した半導体領域を再結晶化する従来のプロセス技術に従い形成されたトランジスタデバイスの概略的断面図。
【図１ｂ】応力のかけられたオーバーライ材料の存在下でアモルファス化した半導体領域を再結晶化する従来のプロセス技術に従い形成されたトランジスタデバイスの概略的断面図。
【図１ｃ】応力のかけられたオーバーライ材料の存在下でアモルファス化した半導体領域を再結晶化する従来のプロセス技術に従い形成されたトランジスタデバイスの概略的断面図。
【図２ａ】実質的にアモルファス化した領域がゲート電極に隣接して形成され、実質的にゲート電極の下方に拡張している、本発明の実施例に従う、様々な製造段階におけるトランジスタ素子の概略的断面図。
【図２ｂ】実質的にアモルファス化した領域がゲート電極に隣接して形成され、実質的にゲート電極の下方に拡張している、本発明の実施例に従う、様々な製造段階におけるトランジスタ素子の概略的断面図。
【図２ｃ】実質的にアモルファス化した領域がゲート電極に隣接して形成され、実質的にゲート電極の下方に拡張している、本発明の実施例に従う、様々な製造段階におけるトランジスタ素子の概略的断面図。
【図２ｄ】実質的にアモルファス化した領域がゲート電極に隣接して形成され、実質的にゲート電極の下方に拡張している、本発明の実施例に従う、様々な製造段階におけるトランジスタ素子の概略的断面図。
【図２ｅ】実質的にアモルファス化した領域がゲート電極に隣接して形成され、実質的にゲート電極の下方に拡張している、本発明の実施例に従う、様々な製造段階におけるトランジスタ素子の概略的断面図。
【図２ｆ】実質的にアモルファス化した領域がゲート電極に隣接して形成され、実質的にゲート電極の下方に拡張している、本発明の実施例に従う、様々な製造段階におけるトランジスタ素子の概略的断面図。
【図２ｇ】実質的にアモルファス化した領域がゲート電極に隣接して形成され、実質的にゲート電極の下方に拡張している、本発明の実施例に従う、様々な製造段階におけるトランジスタ素子の概略的断面図。
【図３ａ】本発明の実施例に従い、別々に応力のかけられたスペーサ阻止に基づいて、それぞれのアモルファス化した領域が再結晶化される、２つの型の異なるトランジスタ素子を含む半導体デバイスの概略的断面図。
【図３ｂ】本発明の実施例に従い、別々に応力のかけられたスペーサ阻止に基づいて、それぞれのアモルファス化した領域が再結晶化される、２つの型の異なるトランジスタ素子を含む半導体デバイスの概略的断面図。
【図３ｃ】本発明の実施例に従い、別々に応力のかけられたスペーサ阻止に基づいて、それぞれのアモルファス化した領域が再結晶化される、２つの型の異なるトランジスタ素子を含む半導体デバイスの概略的断面図。
【図３ｄ】本発明の実施例に従い、別々に応力のかけられたスペーサ阻止に基づいて、それぞれのアモルファス化した領域が再結晶化される、２つの型の異なるトランジスタ素子を含む半導体デバイスの概略的断面図。
【図３ｅ】本発明の実施例に従い、別々に応力のかけられたスペーサ阻止に基づいて、それぞれのアモルファス化した領域が再結晶化される、２つの型の異なるトランジスタ素子を含む半導体デバイスの概略的断面図。
【図１ａ】
2009517885.tif 000003
【図１ｂ】
2009517885.tif 000004
【図１ｃ】
2009517885.tif 000005
【図２ａ】
2009517885.tif 000006
【図２ｂ】
2009517885.tif 000007
【図２ｃ】
2009517885.tif 000008
【図２ｄ】
2009517885.tif 000009
【図２ｅ】
2009517885.tif 000010
【図２ｆ】
2009517885.tif 000011
【図２ｇ】
2009517885.tif 000012
【図３ａ】
2009517885.tif 000013
【図３ｂ】
2009517885.tif 000014
【図３ｃ】
2009517885.tif 000015
【図３ｄ】
2009517885.tif 000016
【図３ｅ】
2009517885.tif 000017
【手続補正書】
【提出日】平成19年10月1日(2007.10.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
初期において結晶性である半導体層（２０３、３０３）に実質的にアモルファス化した領域（２１２、３１２）を形成するステップを有し、前記半導体層（２０３、３０３）はゲート電極（２０４、３０４）に隣接するとともにその下方に延びており、前記ゲート電極（２０４、３０４）は傾斜インプランテーションプロセス（２０８、３０８Ｐ、３０８Ｎ）により前記半導体層（２０２、３０３）の上方に形成されているものであり、
少なくとも前記半導体層（２０２、２０３）の一部の上方に特定の固有応力を有する応力のかけられた層（２０９、３０９）を形成するステップを有し、前記層（２０９、３０９）を形成することで前記半導体層（２０２、３０３）へ応力の転移がなされ、
前記応力層（２０９、３０９）の存在下で、熱処理（２２３）を実行することによって、前記実質的にアモルファス化した領域（２１２、３１２）を再結晶化するステップを有し、
前記実質的にアモルファス化した領域を再結晶化後に前記半導体層にドレインおよびソース領域を形成するステップを有する方法。
【請求項２】
前記応力層（２０９、３０９）を形成するステップは、前記特定の応力を備えたスペーサ層を共形に蒸着するステップと、前記スペーサ層を異方性エッチングするステップと、を含み、このようなステップがなされることで、前記応力層（２０９、３０９）として前記ゲート電極（２０４、３０４）のサイドウォールに第１スペーサ（２０９、３０９）が形成される、請求項１記載の方法。
【請求項３】
前記傾斜インプランテーションプロセス（２０８、３０８Ｐ、３０８Ｎ）は、前記第１スペーサ（２０９、３０９）の形成後に実行される、請求項２記載の方法。
【請求項４】
前記熱処理を実行する前に、前記特定の固有応力を有する第２スペーサ（２１１、３１１）を前記第１スペーサ（２０９、３０９）に隣接して形成するステップをさらに含む、請求項２または３記載の方法。
【国際調査報告】
2009517885.tif 000018
2009517885.tif 000019
2009517885.tif 000020