(57)【要約】  ＩＦＦＴパイプライン化を実行する技術を説明する。いくつかの観点では、パイプライン化は、第１、第２、および第３のセクションを有するメモリと、前記第１、第２、および第３のメモリセクションのそれぞれにおけるデータをラウンドロビン式で処理するように構成されているエンコーダと、前記第１、第２、および第３のセクションのそれぞれにおけるエンコードされたデータをラウンドロビン式で処理するように構成されているＩＦＦＴと、前記第１、第２、および第３のメモリセクションのそれぞれにおけるＩＦＦＴ処理されたデータをラウンドロビン式で処理するように構成されているポストプロセッサとを備えた処理システムによって実現される。【選択図】      図２ａ
2009533005.tif 000002
【特許請求の範囲】
【請求項１】
処理システムにおいて、
第１、第２、および第３のセクションを有するメモリと、
前記第１、第２、および第３のメモリセクションのそれぞれにおけるデータをラウンドロビン式で処理するように構成されているエンコーダと、
前記第１、第２、および第３のセクションのそれぞれにおけるエンコードされたデータをラウンドロビン式で処理するように構成されているＩＦＦＴと、
前記第１、第２、および第３のメモリセクションのそれぞれにおけるＩＦＦＴ処理されたデータをラウンドロビン式で処理するように構成されているポストプロセッサとを具備する処理システム。
【請求項２】
前記エンコーダ、前記ＩＦＦＴ、および前記ポストプロセッサのうちの少なくとも１つを実現するように構成されている少なくとも１つの多目的プロセッサをさらに具備する請求項１記載の処理システム。
【請求項３】
第４のセクションを有する前記メモリと、
前記第１、第２、第３、および第４のメモリセクションのそれぞれにおけるデータをラウンドロビン式で処理するように構成されているエンコーダと、
前記第１、第２、第３、および第４のセクションのそれぞれにおけるエンコードされたデータを処理するように構成されているＩＦＦＴと、
前記第１、第２、第３、および第４のメモリセクションのそれぞれにおけるＩＦＦＴ処理されたデータを処理するように構成されているポストプロセッサとをさらに具備する請求項１記載の処理システム。
【請求項４】
前記ポストプロセッサは、前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとして、前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとして処理する請求項３記載の処理システム。
【請求項５】
前記エンコーダは、前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとして、前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとして処理する請求項４記載の処理システム。
【請求項６】
前記ＩＦＦＴは、前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとして、前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとして処理し、
前記ＩＦＦＴは、前記組み合わされたメモリセクションの前記メモリセクションを同時にサブ処理する請求項３記載の処理システム。
【請求項７】
前記エンコーダ、前記ＩＦＦＴ、および前記ポストプロセッサは、同じクロックスピードで動作する請求項３記載の処理システム。
【請求項８】
処理システムにおいて、
第１、第２、および第３のセクションを有するメモリと、
前記第１、第２、および第３のメモリセクションのそれぞれにおけるデータを処理するように構成されているエンコーダと、
前記エンコーダが前記第３のメモリセクションにおけるデータを処理している間、前記第２のメモリセクションにおけるエンコードされたデータを処理するように構成されているＩＦＦＴと、
前記ＩＦＦＴが前記第２のメモリセクションにおけるエンコーダされたデータを処理している間、前記第１のメモリセクションにおけるＩＦＦＴ処理されたデータを処理するように構成されているポストプロセッサとを具備する処理システム。
【請求項９】
前記エンコーダ、前記ＩＦＦＴ、および前記ポストプロセッサのうちの少なくとも１つを実現するように構成されている少なくとも１つの多目的プロセッサをさらに具備する請求項８記載の処理システム。
【請求項１０】
第１、第２、および第３のセクションを有するメモリに結合されているプロセッサにおいて、
前記プロセッサは、
前記第１、第２、および第３のメモリセクションのそれぞれにおけるデータをラウンドロビン式でエンコードし、
前記第１、第２、および第３のセクションのそれぞれにおけるエンコードされたデータをラウンドロビン式でＩＦＦＴ処理し、
前記第１、第２、および第３のメモリセクションのそれぞれにおけるＩＦＦＴ処理されたデータをラウンドロビン式でポストプロセッサ処理するように構成されているプロセッサ。
【請求項１１】
前記メモリは、付加的な第４のメモリセクションを有し、
前記プロセッサは、
前記第１、第２、第３、および第４のメモリセクションのそれぞれにおけるデータをラウンドロビン式でエンコードし、
前記第１、第２、第３、および第４のセクションのそれぞれにおけるエンコードされたデータをＩＦＦＴ処理し、
前記第１、第２、第３、および第４のメモリセクションのそれぞれにおけるＩＦＦＴ処理されたデータをポストプロセッサ処理するように構成されている前記メモリに結合されている請求項１０記載のプロセッサ。
【請求項１２】
前記ポストプロセッサは、前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとして、前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとして処理する請求項１１記載のプロセッサ。
【請求項１３】
前記エンコーダは、前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとして、前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとして処理する請求項１２記載のプロセッサ。
【請求項１４】
前記ＩＦＦＴは、前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとして、前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとして処理し、
前記ＩＦＦＴは、前記組み合わされたメモリセクションの前記メモリセクションを同時にサブ処理する請求項１１記載のプロセッサ。
【請求項１５】
前記エンコーダ、前記ＩＦＦＴ、および前記ポストプロセッサは、同じクロックスピードで動作する請求項１１記載のプロセッサ。
【請求項１６】
方法において、
第１、第２、および第３のセクションを有するメモリを提供することと、
前記第１、第２、および第３のメモリセクションのそれぞれにおけるデータをラウンドロビン式でエンコードすることと、
前記第１、第２、および第３のセクションのそれぞれにおけるエンコードされたデータをラウンドロビン式でＩＦＦＴ処理することと、
前記第１、第２、および第３のメモリセクションのそれぞれにおける前記ＩＦＦＴ処理されたデータをラウンドロビン式でポストプロセッサ処理することとを含む方法。
【請求項１７】
第４のセクションを有するメモリを提供することと、
前記第１、第２、第３、および第４のメモリセクションのそれぞれにおけるデータをラウンドロビン式でエンコードすることと、
前記第１、第２、第３、および第４のセクションのそれぞれにおけるエンコードされたデータをＩＦＦＴ処理することと、
前記第１、第２、第３、および第４のメモリセクションのそれぞれにおけるＩＦＦＴ処理されたデータをポストプロセッサ処理することとをさらに含む請求項１６記載の方法。
【請求項１８】
前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとしてポストプロセッサ処理することと、
前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとしてポストプロセッサ処理することとをさらに含む請求項１７記載の方法。
【請求項１９】
前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとしてエンコードすることと、
前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとしてエンコードすることとをさらに含む請求項１８記載の方法。
【請求項２０】
前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとして、前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとしてＩＦＦＴ処理することと、
前記組み合わされたメモリセクションの前記メモリセクションを同時にＩＦＦＴサブ処理することとをさらに含む請求項１７記載の方法。
【請求項２１】
エンコード、ＩＦＦＴ処理、およびポストプロセッサ処理は、同じクロックスピードで処理される請求項１７記載の方法。
【請求項２２】
処理システムにおいて、
第１、第２、および第３のセクションを有するメモリを提供する手段と、
前記第１、第２、および第３のメモリセクションのそれぞれにおけるデータをラウンドロビン式でエンコードする手段と、
前記第１、第２、および第３のセクションのそれぞれにおけるエンコードされたデータをラウンドロビン式でＩＦＦＴ処理する手段と、
前記第１、第２、および第３のメモリセクションのそれぞれにおけるＩＦＦＴ処理されたデータをラウンドロビン式でポストプロセッサ処理する手段とを具備する処理システム。
【請求項２３】
第４のセクションを有するメモリを提供する手段と、
前記第１、第２、第３、および第４のメモリセクションのそれぞれにおけるデータをラウンドロビン式でエンコードする手段と、
前記第１、第２、第３、および第４のセクションのそれぞれにおけるエンコードされたデータをＩＦＦＴ処理する手段と、
前記第１、第２、第３、および第４のメモリセクションのそれぞれにおけるＩＦＦＴ処理されたデータをポストプロセッサ処理する手段とをさらに具備する請求項２２記載の処理システム。
【請求項２４】
前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとしてポストプロセッサ処理する手段と、
前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとしてポストプロセッサ処理する手段とをさらに具備する請求項２３記載の処理システム。
【請求項２５】
前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとしてエンコードする手段と、
前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとしてエンコードする手段とをさらに具備する請求項２４記載の処理システム。
【請求項２６】
前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとしてＩＦＦＴ処理する手段と、
前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとしてＩＦＦＴ処理する手段とをさらに具備し、
前記組み合わされたメモリセクションの前記メモリセクションをＩＦＦＴサブ処理する手段は、同時に行う請求項２３記載の処理システム。
【請求項２７】
同じクロックスピードでエンコードし、ＩＦＦＴ処理し、ポストプロセッサ処理する手段をさらに具備する請求項２３記載の処理システム。
【請求項２８】
第１、第２、および第３のセクションを有するコンピュータ読み取り可能な媒体において、
前記コンピュータ読み取り可能な媒体は、送信機によってＩＦＦＴ処理する方法を、プロセッサが実行するための１組の命令を含み、
前記命令は、
前記第１、第２、および第３のメモリセクションのそれぞれにおけるデータをラウンドロビン式でエンコードするルーチンと、
前記第１、第２、および第３のセクションのそれぞれにおけるエンコードされたデータをラウンドロビン式でＩＦＦＴ処理するルーチンと、
前記第１、第２、および第３のメモリセクションのそれぞれにおけるＩＦＦＴ処理されたデータをラウンドロビン式でポストプロセッサ処理するルーチンとを含むコンピュータ読み取り可能な媒体。
【請求項２９】
媒体は、第４のセクションをさらに有し、
前記送信機は、
前記第１、第２、第３、および第４のメモリセクションのそれぞれにおけるデータをラウンドロビン式でエンコードし、
前記第１、第２、第３、および第４のセクションのそれぞれにおけるエンコードされたデータをＩＦＦＴ処理し、
前記第１、第２、第３、および第４のメモリセクションのそれぞれにおけるＩＦＦＴ処理されたデータをポストプロセッサ処理するように構成されている請求項２８記載のコンピュータ読み取り可能な媒体。
【請求項３０】
前記送信機は、前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとしてポストプロセッサ処理し、前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとしてポストプロセッサ処理するように構成されている請求項２９記載のコンピュータ読み取り可能な媒体。
【請求項３１】
前記送信機は、前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとしてエンコードし、前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとしてエンコードするように構成されている請求項３０記載のコンピュータ読み取り可能な媒体。
【請求項３２】
前記送信機は、前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとしてＩＦＦＴ処理し、前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとしてＩＦＦＴ処理するように構成され、
前記ＩＦＦＴは、前記組み合わされたメモリセクションの前記メモリセクションを同時にサブ処理する請求項２９記載のコンピュータ読み取り可能な媒体。
【請求項３３】
前記送信機は、同じクロックスピードでエンコードし、ＩＦＦＴ処理し、ポストプロセッサ処理するように構成されている請求項２９記載のコンピュータ読み取り可能な媒体。
【発明の詳細な説明】
【米国特許法１１９条による優先権の主張】
【０００１】
本特許出願は、「高次ＩＦＦＴインプリメンテーションのパイプライン化」と題する２００６年４月４日に出願された仮出願第６０／７８９，４４５号に対して優先権を主張し、この仮出願は本発明の譲受人に譲渡され、参照によりここに明確に組み込まれている。
【分野】
【０００２】
本開示は、一般的に、電気通信に関し、さらに詳細に説明すると、ワイヤレス通信における逆高速フーリエ変換（ＩＦＦＴ）処理技術に関する。
【背景】
【０００３】
一般的な電気通信システムでは、送信機は、一般的に、データを処理（例えば、エンコードして変調）し、送信により適した無線周波数変調信号を発生させる。送信機は、ＲＦ変調信号を受信機に送信する。
【０００４】
直交周波数分割多重化（ＯＦＤＭ）と呼ばれる１つの技術を含むさまざまな変調技術は、送信のためにデータシンボルを処理するために使用される。ＯＦＤＭ変調では、シンボルは、ポストプロセッサ送信の前に、ターボエンコードされ、チャネル化されて、ＩＦＦＴ処理される。しかしながら、ある例またはシチュエーションでは、プレ送信処理（ターボエンコード、チャネル化、ＩＦＦＴ）は、ポストプロセッサ送信よりも長くかかることがある。これは、プレ送信処理が完了するのをポストプロセッサが待つ間、送信の望ましくないギャップを引き起こす。インプリメンテーションに依存して、プレ処理送信は尚早に終了させられてしまう可能性がある。
【０００５】
したがって、効率的かつコスト効果が大きい方法でこれらのギャップを無くす技術が技術的に必要である。
【概要】
【０００６】
ＩＦＦＴ処理を効率的に実行する技術について、ここで説明する。
【０００７】
いくつかの観点において、ＩＦＦＴパイプラインは、第１、第２、および第３のセクションを有するメモリと、前記第１、第２、および第３のメモリセクションのそれぞれにおけるデータをラウンドロビン式で処理するように構成されているエンコーダと、前記第１、第２、および第３のセクションのそれぞれにおけるエンコードされたデータをラウンドロビン式で処理するように構成されているＩＦＦＴと、前記第１、第２、および第３のメモリセクションのそれぞれにおけるＩＦＦＴ処理されたデータをラウンドロビン式で処理するように構成されているポストプロセッサとを有する処理システムを有する、処理システムによって実現される。前記処理システムは、前記エンコーダ、前記ＩＦＦＴ、および前記ポストプロセッサのうちの少なくとも１つを実現するように構成されている少なくとも１つの多目的プロセッサを有していてもよい。
【０００８】
他の観点において、ＩＦＦＴパイプラインは、第１、第２、および第３のセクションを有するメモリと、前記第１、第２、および第３のメモリセクションのそれぞれにおけるデータを処理するように構成されているエンコーダと、前記エンコーダが前記第３のメモリセクションにおけるデータを処理している間、前記第２のメモリセクションにおけるエンコードされたデータを処理するように構成されているＩＦＦＴと、前記ＩＦＦＴが前記第２のメモリセクションにおけるエンコーダされたデータを処理している間、前記第１のメモリセクションにおけるＩＦＦＴ処理されたデータを処理するように構成されているポストプロセッサとを有する処理システムによって実現される。
【０００９】
いくつかの観点において、前記処理システムは、第４のセクションを有するメモリと、前記第１、第２、第３、および第４のメモリセクションのそれぞれにおけるデータをラウンドロビン式で処理するように構成されているエンコーダと、前記第１、第２、第３、および第４のセクションのそれぞれにおけるエンコードされたデータを処理するように構成されているＩＦＦＴと、前記第１、第２、第３、および第４のメモリセクションのそれぞれにおけるＩＦＦＴ処理されたデータを処理するように構成されているポストプロセッサとを有していてもよい。前記処理システムは、前記エンコーダ、前記ＩＦＦＦＴ、および前記ポストプロセッサのうちの少なくとも１つを実現するように構成されている少なくとも１つの多目的プロセッサを有していてもよい。前記ポストプロセッサは、前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとして、前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとして処理してもよい。前記エンコーダは、前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとして、前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとして処理してもよい。前記ＩＦＦＴは、前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとして、前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとして処理してもよく、前記ＩＦＦＴは、前記組み合わされたメモリセクションの前記メモリセクションを同時にサブ処理する。前記エンコーダ、前記ＩＦＦＴ、および前記ポストプロセッサは、同じクロックスピードで動作してもよい。
【００１０】
さらに他の観点において、ＩＦＦＴパイプラインは、第１、第２、および第３のセクションを有するメモリに結合されているプロセッサによって実現され、前記プロセッサは、前記第１、第２、および第３のメモリセクションのそれぞれにおけるデータをラウンドロビン式でエンコードし、前記第１、第２、および第３のセクションのそれぞれにおけるエンコードされたデータをラウンドロビン式でＩＦＦＴ処理し、前記第１、第２、および第３のメモリセクションのそれぞれにおけるＩＦＦＴ処理されたデータをラウンドロビン式でポストプロセッサ処理するように構成されている。前記メモリは、付加的な第４のメモリセクションを有していてもよく、前記第１、第２、第３、および第４のメモリセクションのそれぞれにおけるデータをラウンドロビン式でエンコードし、前記第１、第２、第３、および第４のセクションのそれぞれにおけるエンコードされたデータをＩＦＦＴ処理し、前記第１、第２、第３、および第４のメモリセクションのそれぞれにおけるＩＦＦＴ処理されたデータをポストプロセッサ処理するように構成されている前記プロセッサを備えている。前記ポストプロセッサは、前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとして、前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとして処理してもよい。前記エンコーダは、前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとして、前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとして処理してもよい。前記ＩＦＦＴは、前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとして、前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとして処理してもよく、前記ＩＦＦＴは、前記組み合わされたメモリセクションの前記メモリセクションを同時にサブ処理する。前記エンコーダ、前記ＩＦＦＴ、および前記ポストプロセッサは、同じクロックスピードで動作してもよい。
【００１１】
いくつかの観点において、ＩＦＦＴパイプラインは、第１、第２、および第３のセクションを有するメモリを提供することと、前記第１、第２、および第３のメモリセクションのそれぞれにおけるデータをラウンドロビン式でエンコードすることと、前記第１、第２、および第３のセクションのそれぞれにおけるエンコーダされたデータをラウンドロビン式でＩＦＦＴ処理することと、前記第１、第２、および第３のメモリセクションのそれぞれにおけるＩＦＦＴ処理されたデータをラウンドロビン式でポストプロセッサ処理することとによって実現されてもよい。前記ＩＦＦＴパイプラインは、第４のセクションを有していてもよいメモリを提供することと、前記第１、第２、第３、および第４のメモリセクションのそれぞれにおけるデータをラウンドロビン式でエンコードすることと、前記第１、第２、第３、および第４のセクションのそれぞれにおけるエンコーダされたデータをＩＦＦＴ処理することと、前記第１、第２、第３、および第４のメモリセクションのそれぞれにおけるＩＦＦＴ処理されたデータをポストプロセッサ処理することとによって実現されてもよい。前記ポストプロセッサ処理は、前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとして、前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとしてポストプロセッサ処理してもよい。前記エンコードは、前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとして、前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとして処理してもよい。前記ＩＦＦＴ処理は、前記第１および第２のメモリセクションを第１の組み合わされたメモリセクションとして、前記第３および第４のメモリセクションを第２の組み合わされたメモリセクションとして処理してよく、ＩＦＦＴは、前記組み合わされたメモリセクションの前記メモリセクションを同時にサブ処理する。前記エンコード、前記ＩＦＦＴ処理、および前記ポストプロセッサ処理は、同じクロックスピードで処理されてもよい。
【００１２】
他の観点において、前記ＩＦＦＴパイプラインは、第１、第２、および第３のセクションを有するメモリを提供する手段と、前記第１、第２、および第３のメモリセクションのそれぞれにおけるデータをラウンドロビン式でエンコードする手段と、前記第１、第２、および第３のセクションのそれぞれにおけるエンコードされたデータをラウンドロビン式でＩＦＦＴ処理する手段と、前記第１、第２、および第３のメモリセクションのそれぞれにおけるＩＦＦＴ処理されたデータをラウンドロビン式でポストプロセッサ処理する手段とを有する処理システムによって実現される。前記処理システムは、第４のセクションを有するメモリを提供する手段と、前記第１、第２、第３、および第４のメモリセクションのそれぞれにおけるデータをラウンドロビン式でエンコードする手段と、前記第１、第２、第３、および第４のセクションのそれぞれにおけるエンコーダされたデータをＩＦＦＴ処理する手段と、前記第１、第２、第３、および第４のメモリセクションのそれぞれにおけるＩＦＦＴ処理されたデータをポストプロセッサ処理する手段とを備えていてもよい。前記第１および第２のメモリセクションをポストプロセッサ処理する手段は、第１の組み合わされたメモリセクションとしてのものでもよく、前記第３および第４のメモリセクションをポストプロセッサ処理する手段は、第２の組み合わされたメモリセクションとしてのものでもよい。前記第１および第２のメモリセクションをエンコードする手段は、第１の組み合わされたメモリセクションとしてのものでもよく、前記第３および第４のメモリセクションをエンコードする手段は、第２の組み合わされたメモリセクションとしてのものであってもよい。前記第１および第２のメモリセクションをＩＦＦＴ処理する手段は、第１の組み合わされたメモリセクションとしてのものでもよく、前記第３および第４のメモリセクションをＩＦＦＴ処理する手段は、第２の組み合わされたメモリセクションとしてのものでもよく、前記組み合わされたメモリセクションの前記メモリセクションをＩＦＦＴサブ処理する手段は、同時に行う。エンコードし、ＩＦＦＴ処理し、ポストプロセッサ処理する手段は、同じクロックスピードで行われてもよい。
【００１３】
さらに他の観点において、前記ＩＦＦＴパイプラインは、第１、第２、および第３のセクションを有するコンピュータ読み取り可能な媒体によって実現され、前記コンピュータ読み取り可能な媒体は、前記第１、第２、および第３のメモリセクションのそれぞれにおけるデータをラウンドロビン式でエンコードし、前記第１、第２、および第３のセクションのそれぞれにおけるエンコードされたデータをラウンドロビン式でＩＦＦＴ処理し、前記第１、第２、および第３のメモリセクションのそれぞれにおけるＩＦＦＴ処理されたデータをラウンドロビン式でポストプロセッサ処理するためのコンピュータプログラムによってエンコードされる。前記媒体は、第４のセクションをさらに有していてもよく、前記コンピュータ読み取り可能な媒体は、前記第１、第２、第３、および第４のメモリセクションのそれぞれにおけるデータをラウンドロビン式でエンコードし、前記第１、第２、第３、および第４のセクションのそれぞれにおけるエンコードされたデータをＩＦＦＴ処理し、前記第１、第２、第３、および第４のメモリセクションのそれぞれにおけるＩＦＦＴ処理されたデータをポストプロセッサ処理するコンピュータプログラムによってエンコードされる。
【００１４】
前記第１および第２のメモリセクションのポストプロセッサ処理は第１の組み合わされたメモリセクションとしてのものでもよく、前記第３および第４のメモリセクションのポストプロセッサ処理は第２の組み合わされたメモリセクションとしてのものでもよい。前記第１および第２のメモリセクションのエンコードは第１の組み合わされたメモリセクションとしてのものでもよく、前記第３および第４のメモリセクションのエンコードは第２の組み合わされたメモリセクションとしてのものでもよい。前記第１および第２のメモリセクションのＩＦＦＴ処理は第１の組み合わされたメモリセクションとしてのものでもよく、前記第３および第４のメモリセクションのＩＦＦＴ処理は第２の組み合わされたメモリセクションとしてのものでもよく、前記ＩＦＦＴは、前記組み合わされたメモリセクションの前記メモリセクションを同時にサブ処理する。前記エンコード、ＩＦＦＴ処理、およびポストプロセッサ処理は、同じクロックスピードで行われてもよい。
【００１５】
本発明のさまざまな観点および実施形態についてさらに詳細に以下で説明する。
【００１６】
本発明の特徴および性質は、同じ参照文字が全体を通して対応したものを識別している図面を考慮に入れて、以下で説明されている詳細な説明からさらに明らかになるであろう。
【詳細な説明】
【００１７】
「例として、事例として、あるいは実例として機能すること」を意味するために、「例示的な」という言葉をここで使用する。「例示的な」ものとして、ここで説明したいずれの実施形態または設計は、他の実施形態または設計と比較して、必ずしも好ましいものとして、または効果的なものとして解釈されるものではない。
【００１８】
ここで説明する処理技術は、セルラシステム、ブロードキャストシステム、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）システム等のようなさまざまなワイヤレス通信システムに使用されてもよい。セルラシステムは、コード分割多元接続（ＣＤＭＡ）システム、時間分割多元接続（ＴＤＭＡ）システム、周波数分割多元接続（ＦＤＭＡ）システム、直交周波数分割多元接続（ＯＦＤＭＡ）システム、シングルキャリアＦＤＭＡ（ＳＣ−ＦＤＭＡ）システム等であってもよい。ブロードキャストシステムは、メディアＦＬＯシステム、ハンドヘルド向けデジタルビデオ放送（ＤＶＢ−Ｈ）システム、衛星テレビ放送向け統合サービスデジタル放送（ＩＳＤＢ−Ｔ）システム等であってもよい。ＷＬＡＮシステムは、ＩＥＥＥ８０２．１１システム、Ｗｉ−Ｆｉシステム等であってもよい。これらのさまざまなシステムは技術的に知られている。
【００１９】
ここで説明する処理技術は、単一の副搬送波を用いたシステムならびに複数の副搬送波用いたシステムに使用されてもよい。複数の副搬送波は、ＯＦＤＭ、ＳＣ−ＦＤＭＡ、または他のいくつかの変調技術を用いて得られてもよい。ＯＦＤＭおよびＳＣ−ＦＤＭＡは、周波数帯域（例えば、システム帯域幅）を、トーン、ビン等と呼ばれる複数の直交副搬送波に分割する。各副搬送波は、データで変調されてもよい。一般的に、ＯＦＤＭを用いた周波数ドメインにおいて、またはＳＣ−ＦＤＭＡを用いた時間ドメインにおいて変調シンボルは副搬送波上で送信される。ＯＦＤＭは、メディアＦＬＯ、ＤＶＢ−ＨおよびＩＳＤＢ−Ｔ放送システム、ＩＥＥＥ８０２．１１ａ／ｇ ＷＬＡＮシステム、ならびに、いくつかのセルラシステムのようなさまざまなシステムにおいて使用される。ＯＦＤＭ、例えば、メディアＦＬＯシステムを使用するブロードキャストシステムの処理技術のある観点および実施形態について、以下で説明する。
【００２０】
図１は、一般的な送信処理システム１０、データ１２、およびＲＦ送信機３４のブロック図を示している。処理システム１０は、基地局の一部またはアクセス端末の一部であってもよい。処理システム１０は、メディアＦＬＯシステムのようなＯＦＤＭブロードキャストシステムの一部として実現されてもよい。基地局は、一般的に、固定局であり、基地局トランシーバシステム（ＢＴＳ）、アクセスポイント、ノードＢ等と呼ばれてもよい。端末は、固定されていても移動体であってもよく、移動局、ユーザ装置、移動体装置、アクセス端末等と呼ばれてもよい。端末は、セルラ電話機、パーソナルデジタルアシスタント（ＰＤＡ）、ワイヤレスモデム、ワイヤレス通信デバイス、ハンドヘルドデバイス、加入者ユニット等であってもよい。
【００２１】
処理システム１０は、データ１２を受け取り、ＲＦ送信機３４による送信のためにデータを準備する。送信のためにデータを準備する際に、処理システム１０は、プレ送信処理用の１つ以上のエンジン１４と、ポスト処理送信用の１つ以上のエンジン３０と、２つのメモリセクション１６および３２とを使用する。データ１２は、一般的に、電気通信シンボルであるが、信号、交換情報、パケット等と呼ばれてもよい。エンジン１４、３０は、一般的に、特定のタスク用に設計されている特殊集積回路（ＩＣ）プロセッサであるが、特定のタスクを実行するソフトウェアコードのセグメントであってもよく、多目的プロセッサ、単一ＩＣシステム、フィールドプログラマブルゲートアレイ等上で実行されてもよい。メモリセクションは、単一記憶モジュール、記憶モジュールの部分、複数の記憶モジュールの関連した集まり等であってもよい。説明するシステム中のメモリは、一般的に、デュアルポートメモリであるが、シングルポートメモリであってもよい。メモリセクションは、シンボル、インタレース、シンボルの他の実施形態等を記憶してもよい。ＲＦ送信機３４は、一般的に、アンテナ３６を使用して電磁気信号を伝搬する電子デバイスである。
【００２２】
データ１２は、最初に、プレ送信処理される１４。プレ送信処理エンジン１４は、データ１２を受け取り、データ１２をターボエンコードし、エンコードされたデータをチャネル化し、エンコードされてチャネル化されたデータに対してＩＦＦＴを処理する。プレ送信処理１４中および後に、ピンメモリ１６と呼ばれる第１のメモリセクション上にデータ１２が記憶される。
【００２３】
この明細書全体を通して、ターボエンコードおよびチャネル化のプロセスを総称的にエンコードと呼ぶ。ターボエンコーディングエンジンおよびチャネライザ（エンジン）を総称的にエンコーディングエンジンと呼ぶ。
【００２４】
プレ送信処理エンジン１４によってデータ１２が処理されている間、以前にプレ送信処理されて、ポンメモリ３２と呼ばれる第２のメモリセクション上に現在記憶されているデータのシンボルをポスト処理エンジン３０が処理している。ポスト処理エンジン３０が、プレ送信処理された（例えば、ターボエンコードされた／チャネル化された／ＩＦＦＴ化された）データをポンメモリ３２から検索し、送信に必要なデータに対して何らかの必要な準備を実行し、アンテナ３６における送信のために、ＲＦフロントエンド３４にデータを転送する。
【００２５】
しかしながら、ある例では、プレ送信処理１４に必要な時間は、ポスト処理エンジン３０によるポスト処理およびデータ送信を完了するために必要な時間よりも長い。例えば、ブロードキャストシステムがメディアＦＬＯシステムであって、データが８Ｋシンボルであった場合、最悪のケースシナリオでは、プレ送信処理には３９，３８２クロックサイクル（クロック）必要であるがこれに対して、ポスト処理には３７，０００クロックサイクル必要である。これは、バジェットを超える２，３８２クロックサイクルをプレ送信プロセッサに残す。インプリメンテーションに基づくと、このギャップは、プレプロセッサがＩＦＦＴタスク全体を完了しない、またはポストプロセッサ３０が送信するデータを持たないという結果になり得る。
【００２６】
図２ａは、送信／処理のギャップクロックバジェッティング問題を解決する、例示的な送信処理システム５０のブロック図設計を示している。処理システム５０は、エンコーダエンジン５２と、ＩＦＦＴ処理エンジン５４と、ポスト処理エンジン５６と、エンジン５２、５４、５６に接続されているメモリ６０とを備えている。メモリ６０は、３つのメモリセクション（セクタ）、すなわち、ピンメモリ６２と、ポンメモリ６４と、パンメモリ６６とを含む。エンジン５２、５４、５６のそれぞれは、メモリセクション６２、６４、６６のそれぞれに対するアクセスを持っている。エンジンは、メモリセクション６２、６４、６６のうちの任意のものにいつでもアクセスしてもよいが、一般的に、エンジンは、データの処理が完了するまで、単一のメモリセクションにおいてデータを処理する。完了したときに、エンジンは、異なるメモリセクタにおけるデータ処理を開始する。
【００２７】
図２ｂは、送信処理システム５０のデータフローのタイムインスタントスナップショットを示している。機能的なプロセスから、データ８０は、最初にエンコードされる１０２。エンコードされたデータに対してＩＦＦＴ１０４が実行され、ポスト処理するためにポスト処理エンジン１０６に、この結果が送信される。ポスト処理エンジン１０６は、ブロードキャストアンテナ１１０による送信のために、ポスト処理されたデータをＲＦフロントエンド１０８に転送する。
【００２８】
データフローのスナップショットを見ると、エンコーダエンジン８２は、８Ｋの情報のようなデータ８０を受け取る。８Ｋのデータは、（チャネライザによって処理されるような）配置マップを完成させるためのシンボル全体または十分なインタレースのデータであってもよい。エンコーダエンジン８２は、データをエンコードし、ピンメモリ９２のような第１のメモリセクタ中に、エンコードされたデータを記憶させる。メディアＦＬＯシステムでは、データは周波数ドメインにおけるシンボルである。ターボエンコーダ８２が、周波数ドメインデータをエンコードし、ビットインターリーブする。チャネライザが、（存在する場合）配置マップに基づいて特定の周波数上にトーンをロードする。これは、シンボルマウンテングとしても知られているプロセスである。
【００２９】
メディアＦＬＯでは、エンコーダが８インタレースのデータを同時に処理するが、他のインプリメンテーションでは他の数のインタレースが存在している可能性がある。インタレースは、１組の４０９６トーンを処理し、各トーンは１つのＯＦＤＭシンボルである。各トーンは、１ビットの情報（すなわち、変調シンボル）を伝える。ターボエンコーダが８インタレースを処理した後、出力は一緒にグループ化され、配置マップ上にマッピングされて、変調シンボルを生成させる。変調シンボルはＩＦＦＴ処理の準備ができている。
【００３０】
クロックの観点から言えば、このエンコード処理中、エンコーダ８２は、シンボルＳ1を受け取り、システムの組み込まれたランダムアクセスメモリ（ｅＲＡＭ）にシンボルを書き込み、書き込まれたメモリ上で巡回冗長検査（ＣＲＣ）を実行する。このプロセスには、１３１クロックサイクルが必要である。書き込みした後、エンコーダは、シンボルをターボエンコードすること、すなわち、５００クロックサイクル（１０００ビット／２ビット／サイクル）が必要であるプロセスを開始する。エンコードした後、エンコーダがクロック（１２クロックサイクル）をフラッシュする。この時点までで、プロセスには、６４３クロック（１３１＋５００＋１２＝６４３）が必要である。
【００３１】
この時点で、必要とされるクロックの数は、データシナリオによって決まる。エンコーダは、多数の直交振幅変調（ＱＡＭ）および４相位相変調（ＱＰＳＫ）のモードのうちの１つを処理してもよい。ＱＰＳＫモードが、メモリパッキングのためにＱＡＭと同じ数のクロックを消費することは注目すべきことである。
【００３２】
シナリオがＱＡＭ１／３である場合、ビットインターリーバからパケットメモリにデータを転送するには、７５０（３０００／４＝７５０）クロックが必要であり、ＱＡＭ１／３パケットを処理するためには、合計１３９３クロック（１３１＋５００＋１２＋７５０＝１３９３）となる。ＱＡＭ１／３パケットあたりインタレースの数が１．５であるので、ＱＡＭ１／３インタレースあたり９２８．６６７クロック（１３９３／１．５＝９２８．６６７）が必要とされる。
【００３３】
シナリオがＱＡＭ２／３である場合に、ビットインターリーバからパケットメモリにデータを転送するには、３７５クロック（１５００／４＝３７５）が必要であり、ＱＡＭ２／３パケットを処理するためには、合計１０１８クロック（１３１＋５００＋１２＋３７５＝１０１８）となる。ＱＡＭ２／３パケットあたりインタレースの数が０．７５であるので、ＱＡＭ２／３インタレースあたり１３５７．３３３クロック（１０１８／０．７５＝１３５７．３３３）が必要とされる。
【００３４】
このことから、ＱＡＭ２／３は、最悪のケースのシチュエーションを表している。パケットメモリからリオーダメモリにインタレースを転送するために２０４８クロックが必要であることから、また、インタレースをパケットメモリに書き込む時間の量は多くて１３５７．３３３であることから、パケットメモリバンクを処理するのにかかる時間内に、これらのＱＡＭ読み取りを隠すことができる。しかしながら、これは、最悪のケースを表していない。
【００３５】
水平に置かれている第３のＱＡＭ２／３ターボグループを、２つのＱＡＭ２／３ターボグループのそれぞれのトップ上に積み重ねるように命令が要求したときに、最悪のケースシナリオが生じる。３つのＱＡＭ２／３ターボグループは、合計７スロット必要である。このシナリオでは、後のシンボルに対してスケジューリングされたいくつかのＱＡＭ１／３ターボグループが存在すると仮定する。さらに悪いケースにおいて、ターボエンコーダ８２が第１のＱＡＭ２／３ターボグループのピンメモリの最後のエントリを読み取っているときに、ターボエンコーディングエンジンが、ＱＡＭ１／３パケットを処理する要求を受け取る。この例では、メモリのポン部分をシステムが処理するのにかかる時間内に、ターボエンコーダは、ピンメモリに対するＱＡＭ１／３パケットとＱＡＭ２／３パケットとを処理する必要がある。ＱＡＭ２／３パケットを処理するために必要な時間の量は、１５３６クロックである（２０４８*０．７５＝１５３６）。ＱＡＭ１／３パケットと、ＱＡＭ２／３パケットとを処理するために必要な時間の量は、２４１１クロックである（１３９３＋１０１８＝２４１１）。この例では、機能停止時間の８７５クロック（２４１１−１５３６＝８７５）、すなわち、１７．５μｓだけ、チャネライザ処理時間を増補する必要がある。最悪のケースでは２つのＱＡＭターボグループが存在するので、機能停止のクロックの総数は、１７５０に倍増される（８７５*２＝１７５０）。
【００３６】
インタレースデータがエンコードされた後、チャネライザがインタレースを処理する。チャネライザの最悪のケースシチュエーションは、チャネライザがＱＡＭモードのうちの１つを処理しなければならないときである。チャネライザは、ＱＡＭシンボルを処理するのに４クロック、そして、インタレースをリオーダメモリに書き込むのに２０４８クロックを必要とする（４*５１２＝２０４８）。メディアＦＬＯではデータシンボル中に最大７の占有されたインタレースが存在するので、すべてのデータインタレースを処理するための最悪のケースのクロックの数は、１４，３３６である（７*４*５１２＝１４，３３６）。パイロットＱＰＳＫシンボルは、処理するのに２クロック必要である。メディアＦＬＯでは１つのパイロットインタレースが存在するので、パイロットインタレースを処理する最悪のケースのクロックの数は、１０２４である（１*２*５１２）＝１０２４）。最後に、リオーダからＩＦＦＴメモリにインタレースを転送するには、５１２（８*６４＝５１２）クロック必要である。これによって、ＯＦＤＭシンボルをチャネル化するために、合計１５，８７２（１４，３３６＋１０２４＋５１２＝１５，８７２）クロックとなる。
【００３７】
最悪のケースシナリオでは、ＯＦＤＭシンボルをターボエンコードしてチャネル化する総クロックは、１７，６６２である（１５，８７２＋１，７５０＝１７，６２２）。
【００３８】
エンコーダ８２がシンボル８０をエンコードしている間、ＩＦＦＴエンジン８４が、第２のメモリセクション（ポンメモリ）９４中に記憶されているエンコードされたシンボルに対してＩＦＦＴを実行する。８Ｋシンボルのケースでは、８Ｋエンコードされたシンボルは、ＩＦＦＴ処理開始時にポンメモリ９４中に存在している。ＩＦＦＴ処理された（ＩＦＦＴ化された）データがポンメモリ９４に書き戻される前に、ＩＦＦＴエンジンは、周波数ドメインから時間ドメインにデータを変換し、いくつかのマイナー処理を実行する。メディアＦＬＯは、２ステップで８Ｋ ＩＦＦＴを実行する。すなわち、ポンメモリの偶数メモリバンク上で４Ｋ ＩＦＦＴを実行し、ポンメモリの奇数のメモリバンク上で４Ｋ ＩＦＦＴを実行する。
【００３９】
クロックの観点から言えば、このＩＦＦＴプロセス中に、各４Ｋ ＩＦＦＴは、処理を完了させるために１０，８８０クロックが必要である。２つ（奇数および偶数）の４Ｋ ＩＦＦＴが存在するので、８Ｋ ＩＦＦＴ処理には、２１，７６０クロックが必要である。
【００４０】
エンコーダ８２およびＩＦＦＴエンジン８４がこれらの各データを処理している間、ポスト処理エンジン８６が、第３のメモリセクション９６（パンメモリ）中に記憶されたＩＦＦＴ化されたデータを処理する。ポスト処理エンジンは、ＩＦＦＴ化されたデータを検索し、ＲＦ送信のために情報を準備して、送信のために、ＲＦフロントエンド８８（およびアンテナ９０）にデータを送信する。ポスト処理では、ＯＦＤＭには、シンボルに追加されるサイクリック・プレフィックスが必要である。ポストプロセッサエンジン８６が、サイクリック・プレフィックスをシンボルに添付する。末尾フレーム（５１２シンボル）は、シンボルの前にコピーされ、サイクリック・プレフィックスを生成する。線形畳み込みは、円形畳み込みになる。これは、チャネル送信エラーを訂正するために（示していない）遠隔受信機によって使用される。
【００４１】
クロックの観点から言えば、ポスト処理には、３７，０００クロックが必要である。ＯＦＤＭシンボルあたり９，２５０個の時間ドメインサンプルが存在する。Ｉ／Ｑ値を発生させるために、各時間ドメインサンプルには、４クロック必要である。このことから、ポストプロセッサ出力を発生させるために必要なクロックの総数は、３７，０００である（４*９，２５０＝３７，０００）。
【００４２】
図１に描写した２つのメモリシステムでは、エンコードおよびＩＦＦＴは、同じメモリセクション中でシーケンシャルに実行され、結果的に、３９，３８２クロックとなる。このトリメモリ（すなわち、３レベル）パイプラインインプリメンテーションでは、エンコーダおよびＩＦＦＴは、別々のメモリセクション上で処理されるので、同時に実行することができる。エンコーダ（１７，６２２クロック）およびＩＦＦＴ（２１，７６０クロック）の双方とも、ポスト処理（３７，０００クロック）よりも少ない時間しか要求されないので、ポスト処理は、何らかの送信／処理のギャップに遭遇しないで継続して処理することができる。このトリメモリ（すなわち３レベル）パイプライン化技術によって、送信／処理のギャップ問題が解決される。
【００４３】
図２ｃは、電気通信ＩＦＦＴ処理システム５０の例示的なタイムプロセス図である。このトリメモリアーキテクチャは、複数の方法で実現することができる。
【００４４】
システム５０のプロセスおよびタイミングを図示するために、時間期間Ｔ0では、システム５０はデータを処理していないと仮定する（示していないが、初期の開始状態を意味する）。時間期間Ｔ1において、システムは、メモリＭ1中に記憶されるべきシンボルＳ1をエンコーダが処理することによって開始する。このプロセスでは、エンコーダが、インタレースをターボエンコードして、シンボルをチャネル化し、結果的に生じたＳ1をＭ1上に書き戻す。このプロセス１２２は、時間期間Ｔ1の終端までに完了される。
【００４５】
Ｔ2では、ＩＦＦＴエンジンが、（Ｍ1中に現在記憶されている）Ｓ1を処理する。このプロセス１２４は、ＩＦＦＴエンジンが、Ｓ1をＭ1から読み取り、ＩＦＦＴを実行し、結果をＭ1上に書き戻すことを伴う。プロセス１２４が行われている間、エンコーダは、メモリＭ2中に記憶されるべきシンボルＳ2の処理を開始する（プロセス１２６）。プロセス１２２とほとんど同じように、プロセス１２６は、エンコーダが、（Ｓ2を構成する）インタレースをターボエンコードし、Ｓ2をチャネル化し、結果的に生じたＳ2をＭ2上に書き戻すことを伴う。プロセス１２４および１２６の双方とも時間期間Ｔ2の終端までに完了される。
【００４６】
Ｔ3では、ポスト処理エンジン（ＰＰ）が、（Ｍ1中に依然として記憶されている）Ｓ1を処理する。このプロセス１２８は、シンボルＳ1をＭ1から読み取ることと、先に説明したような何らかの必要な残りの処理を実行することと、ＲＦフロントエンドにおいてシンボル送信プロセスを開始することとを含む。また、Ｔ3では、ＩＦＦＴエンジンが、（Ｍ2中に現在記憶されている）Ｓ2を処理する。このプロセス１３０は、ＩＦＦＴエンジンが、Ｓ2をＭ2から読み取り、ＩＦＦＴを実行し、この結果をＭ2上に書き戻すことを伴う。プロセス１２８および１３０が行われている間、エンコーダは、メモリＭ3中に記憶されるべきシンボルＳ3の処理を開始する（プロセス１３２）。プロセス１２２とほとんど同じように、プロセス１３２は、エンコーダが、（Ｓ3を構成する）インタレースをターボエンコードし、Ｓ3をチャネル化し、結果的に生じたＳ3をＭ3上に書き戻すことを伴う。すべての３つのプロセス１２８、１３０、および１３２は、時間期間Ｔ3の終端までに完了される。
【００４７】
Ｔ4、Ｔ5、およびＴ6は、３つのメモリセクション中にデータがあるときにパイプラインに何が起こるかを図示しており、データ処理に関するラウンドロビンの概念を図示している。ラウンドロビンという用語をいくつかの文脈で使用しているが、一般的に、ある事柄について複数の事が順番で行われることを意味している。例えば、図２ｃによって図示されているインプリメンテーションにおけるエンジンは、３つのメモリセクションに対する読み取りと書き込みとを順番に行っている。ラウンドロビンはまた、他の順番で行うインプリメンテーションであってもよい。
【００４８】
図２ｃについて続けると、Ｔ4では、シンボルＳ1は、このパイプラインにおいて処理を完了している。これは、以前のステップで行われた。Ｔ4は、ポスト処理エンジン（ＰＰ）が、（依然としてＭ2に記憶されている）Ｓ2を処理することによって開始する。このプロセス１３４は、シンボルＳ2をＭ2から読み取ることと、先に説明したような何らかの必要な残りの処理を実行することと、ＲＦフロントエンドにおけるシンボル送信処理を開始することとを含む。また、Ｔ4では、ＩＦＦＴエンジンが、（Ｍ3中に現在記憶されている）Ｓ3を処理する。このプロセス１３６は、ＩＦＦＴエンジンが、シンボルＳ3をＭ3から読み取り、ＩＦＦＴを実行し、この結果をＭ3上に書き戻すことを伴う。プロセス１３４および１３６が行われている間、エンコーダは、メモリＭ1中に記憶されるべきシンボルＳ4の処理を開始する（プロセス１３８）。プロセス１２２とほとんど同じように、プロセス１３８は、エンコーダが、（Ｓ4を構成する）インタレースをターボエンコードし、Ｓ4をチャネル化し、結果的に生じたＳ4をＭ1上に書き戻すことを伴う。すべての３つのプロセス１３４、１３６、１３８は、時間期間Ｔ4の終端までに完了される。
【００４９】
Ｔ5では、シンボルＳ2は、このパイプラインにおいて処理が完了されている。これは、以前のステップで行われた。Ｔ5は、ポスト処理エンジン（ＰＰ）が、（依然としてＭ3中に記憶されている）Ｓ3を処理することによって開始する。このプロセス１４０は、シンボルＳ3をＭ3から読み取ることと、先に説明したような何らかの必要な残りの処理を実行することと、ＲＦフロントエンドにおいてシンボル送信処理を開始することとを含む。また、Ｔ5では、ＩＦＦＴエンジンが、（Ｍ1中に現在記憶されている）Ｓ4を処理する。このプロセス１３６は、ＩＦＦＴエンジンが、Ｓ4をＭ1から読み取り、ＩＦＦＴを実行し、この結果をＭ1上に書き戻すことを伴う。プロセス１４０および１４２が行われている間、エンコーダは、メモリＭ2中に記憶されるべきシンボルＳ5の処理を開始する（プロセス１４４）。プロセス１２２とほとんど同じように、プロセス１４４は、エンコーダが、（Ｓ5を構成する）インタレースをターボエンコードし、Ｓ5をチャネル化し、結果的に生じたＳ5をＭ2上に書き戻すことを伴う。すべての３つのプロセス１４０、１４２、１４４は、時間期間Ｔ5の終端までに完了される。
【００５０】
Ｔ6では、シンボルＳ3は、このパイプラインにおいて処理を完了している。これは、以前のステップで行われた。Ｔ6は、ポスト処理エンジン（ＰＰ）が、（依然としてＭ1中に記憶されている）Ｓ4を処理することによって開始する。このプロセス１４６は、シンボルＳ4をＭ1から読み取ることと、先に説明したような何らかの必要な残りの処理を実行することと、ＲＦフロントエンドにおいてシンボル送信処理を開始することとを含む。また、Ｔ6では、ＩＦＦＴエンジンが、（Ｍ2中に現在記憶されている）Ｓ5を処理する。このプロセス１４８は、ＩＦＦＴエンジンが、Ｓ5をＭ2から読み取り、ＩＦＦＴを実行し、この結果をＭ2上に書き戻すことを伴う。プロセス１４６および１４８が行われている間、エンコーダは、メモリＭ3中に記憶されるべきシンボルＳ6の処理を開始する（プロセス１５０）。プロセス１２２とほとんど同じように、プロセス１５０は、エンコーダが、（Ｓ6を構成する）インタレースをターボエンコードし、Ｓ6をチャネル化し、結果的に生じたＳ6をＭ3上に書き戻すことを伴う。すべての３つのプロセス１４６、１４８、１５０は、時間期間Ｔ6の終端までに完了される。
【００５１】
代替実施形態では、データは、処理パイプラインを通って移動できる。この処理の期間全体にわたって、データシンボルは同じメモリセクション中に存在しておらず、むしろエンジンによって他のメモリセクションを通って移動する。例えば、すべての処理ユニットがＳ1をＭ1から読み取る代わりに、エンジンは、Ｍ1、Ｍ2等を通ってＳ1を移動する。このインプリメンテーションでは、ポスト処理エンジンが、送信するためのデータを常に確実に持っているように、パイプラインとともに（３つの代わりに）少なくとも４つのメモリセクションを通ってデータを転送するハードウェアが必要である。
【００５２】
図２ｄは、送信／処理のギャップクロックバジェッティング問題を解決する、例示的な送信処理システム１８０のブロック図設計を示している。図２ａに図示した構成要素は、ここで図２ｄに示したようなモジュールによって実現することができる。モジュールのインプリメンテーションのように、処理システム１８０は、処理モジュール（エンコーダモジュール１８２、ＩＦＦＴ処理モジュール１８４、ポスト処理モジュール１８６）と、処理モジュール１８２、１８４、１８６に接続されているメモリモジュール１９０とを備えている。メモリモジュール１９０は、３つのメモリモジュールセクション（モジュールセクタ）、すなわち、ピンメモリモジュール１９２と、ポンメモリモジュール１９４と、パンメモリモジュール１９６とを含む。処理モジュール１８２、１８４、１８６のそれぞれは、メモリモジュールセクション１９２、１９４、１９６のそれぞれにアクセスされる。モジュールは、メモリモジュールセクション１９２、１９４、１９６のうちの任意のものに、いつでもアクセスしてもよいが、一般的に、処理モジュールは、データの処理が完了するまで、単一のメモリモジュールセクションにおいてデータを処理する。完了したときに、処理モジュールは、異なるメモリモジュールセクタにおけるデータ処理を開始する。
【００５３】
これらのモジュール間の情報フローは、図２ａの情報フローに類似しており、図２ｂおよび２ｃに描写されている。処理システムモジュール１８０は、第１、第２、および第３のモジュールセクション１９２、１９４、１９６を有するメモリモジュール１９０を提供する手段と、第１、第２、第３のメモリセクション１９２、１９４、１９６のそれぞれにおけるデータをラウンドロビン式で（ターボエンコーディングおよびチャネライジングモジュール１８２において）エンコードする手段と、第１、第２、第３のメモリセクション１９２、１９４、１９６のそれぞれにおけるエンコードされたデータを（ＩＦＦＴモジュール１８４において）ラウンロビン式でＩＦＦＴ処理手段と、第１、第２、および第３のセクション１９２、１９４、１９６のそれぞれにおけるＩＦＦＴ処理されたデータを（ポスト処理モジュール１８６において）ラウンドロビン式でポストプロセッサ処理する手段とを有している。
【００５４】
図３ａは、送信／処理のギャップクロックバジェッティング問題を解決する、別の例示的な送信処理システム２００のブロック図設計を示している。処理システム２００は、エンコーダエンジン２０２と、ＩＦＦＴ処理エンジン２０４と、ポスト処理エンジン２０６と、エンジン２０２、２０４、２０６に接続されているメモリ２１０とを備えている。メモリ２１０は、４つのメモリセクション（セクタ）、すなわち、ピンメモリＡ ２１２ａと、ピンメモリＢ ２１２ｂと、ポンメモリＡ ２１４ａと、ポンメモリＢ ２１４ｂとを含む。ピンメモリＡ ２１２ａとピンメモリＢ ２１２ｂとを組み合わせて、組み合わされたピンメモリ２１２を形成する。ポンメモリＡ ２１４ａとポンメモリＢ ２１４ｂとを組み合わせて、組み合わされたポンメモリ２１４を形成する。エンコーダ２０２は、ピンメモリＡ ２１２ａと、ピンメモリＢ ２１２ｂと、ポンメモリＡ ２１４ａと、ポンメモリＢ ２１４ｂとにアクセスする。ＩＦＦＴ２０４は、ピンメモリＡ ２１２ａと、ピンメモリＢ ２１２ｂと、ポンメモリＡ ２１４ａと、ポンメモリＢ ２１４ｂとにアクセスすることができる。ポスト処理エンジン２０６は、組み合わされたピンメモリ２１２と組み合わされたポンメモリ２１４とにアクセスすることができる。エンジンは、先に説明したようなメモリセクションのうちの任意のものに、いつでもアクセスしてもよいが、一般的に、エンジンは、データの処理が完了するまで、単一のメモリセクションにおいてデータを処理する。完了したときに、エンジンは、異なるメモリセクタにおけるデータ処理を開始する。
【００５５】
図３ｂは、送信処理システム２００のデータフローのタイムインスタントスナップショットを示している。機能的なプロセスから、データ２２０は最初にエンコードされる２４２。エンコードされたデータに対してＩＦＦＴ２４４が実行され、ポスト処理するために、ポスト処理エンジン２４６にこの結果が送信される。ポスト処理エンジンは、ブロードキャストアンテナ２５０による送信のために、ポスト処理されたデータをＲＦフロントエンド２４８に転送する２４６。
【００５６】
データフローのスナップショットを見ると、エンコーダエンジン２２２は、８Ｋの情報のようなデータ２２０を受け取る。８Ｋのデータは、（チャネライザによって処理されるような）配置マップを完成させるためのシンボル全体または十分なインタレースのデータであってもよい。エンコーダエンジン２２２は、半分のデータ（４Ｋ）をエンコードして、ピンメモリＡ２３２ａのような第１のメモリセクタ中に、エンコードされたデータを記憶させる。エンコーダは、最終的に、８Ｋすべてをエンコードするであろうが、一度に半分を処理する。例えば、偶数インタレースである。メディアＦＬＯシステムでは、データは周波数ドメインにおけるシンボルである。ターボエンコーダ２３２ａは、周波数ドメインデータをエンコードして、ビットインターリーブする。チャネライザは、（存在する場合）配置マップに基づいて特定の周波数上にトーンをロードする。これは、シンボルマウンテングとしても知られているプロセスである。
【００５７】
エンコーダ２２２がシンボル２２０をエンコードしている間、ＩＦＦＴエンジン２２４は、第２のメモリセクション（ピンメモリＢ）２２４中に記憶されているエンコードされたデータについてＩＦＦＴを実行する。８Ｋシンボルのケースでは、４Ｋエンコードされたシンボルが、ＩＦＦＴ処理開始時にピンメモリＢ ２２４ｂ中に存在する。これは、ターボエンコーダによって以前に処理された半分である。エンコーダが、現在、偶数インタレースを処理している場合、この半分は、エンコードされた奇数インタレースである。ＩＦＦＴエンジンは、ＩＦＦＴ処理された（ＩＦＦＴ化された）データがピンメモリ２２４ｂに書き戻される前に、周波数ドメインから時間ドメインにデータを変換し、いくつかのマイナー処理を実行する。メディアＦＬＯは、２ステップで８Ｋ ＩＦＦＴを実行する。すなわち、ピンメモリの偶数のメモリバンク上で４Ｋ ＩＦＦＴを実行して、ピンメモリの奇数のメモリバンク上で４Ｋ ＩＦＦＴを実行する。
【００５８】
クロックの観点から言えば、最初の４Ｋをエンコードするには、２０４８クロックが必要である。この時、ＩＦＦＴはデータを処理していない。最初の４Ｋがエンコードされた後に、エンコーダが第２の４Ｋに対して処理を開始する（さらに、２０４８クロック）。エンコーダが第２の４Ｋを処理している間、ＩＦＦＴがエンコードされた最初の４Ｋを処理する。すなわち、１３６０クロックを必要とするプロセスである。ＩＦＦＴクロック要求がエンコーダのクロック要求よりも少ないことから、ＩＦＦＴ時間はエンコーダ処理によって隠される。エンコーダが第２の４Ｋの処理を完了したときに、ＩＦＦＴは、第２の４Ｋの処理を開始する。この段階的に行われるラウンドロビン処理技術には、５４３６クロック（４０９６＋１３６０＝５４３６）が必要である。
【００５９】
エンコーダ８２およびＩＦＦＴエンジン８４がこれらの各データを処理している間、ポスト処理エンジン８６が、第３および第４のメモリセクション２３４（ポンメモリＡおよびＢ）中に記憶されているＩＦＦＴ化されたデータを処理する。２つのメモリセクションは、一緒に処理される（８Ｋ）。ポスト処理エンジンが、ＩＦＦＴ化されたデータを検索して、ＲＦ送信のために情報を準備し、送信のために、ＲＦフロントエンド２２８（およびアンテナ２３０）にデータを送信する。ポスト処理では、ＯＦＤＭには、シンボルに追加されるサイクリック・プレフィックスが必要である。ポストプロセッサエンジン２２６は、サイクリック・プレフィックスをシンボルに添付する。末尾フレーム（５１２シンボル）は、シンボルの前にコピーされ、サイクリック・プレフィックスを生成する。線形畳み込みは、円形畳み込みになる。これは、チャネル送信エラーを訂正するために（示されていない）遠隔受信機によって使用される。
【００６０】
図１に描写した２つのメモリシステムでは、エンコードおよびＩＦＦＴは、同じメモリセクション中でシーケンシャルに実行され、その結果、３９，３８２クロックとなる。このクワッドメモリ（すなわち、４レベル）パイプラインインプリメンテーションでは、エンコーダおよびＩＦＦＴは、別々のメモリセクション上で処理されるので、同時に実行することができる。エンコーダおよびＩＦＦＴの双方とも、ポスト処理よりも少ない時間しか要求されないので、ポスト処理は、何らかの送信／処理のギャップに遭遇しないで継続して処理することができる。このクワッドメモリ（すなわち４レベル）パイプライン化技術によって、送信／処理のギャップ問題が解決される。
【００６１】
図３ｃは、電気通信ＩＦＦＴ処理システム２００の例示的なタイムプロセス図である。このクワッドメモリアーキテクチャは、複数の方法で実現することができる。
【００６２】
システム２００のプロセスおよびタイミングを図示するために、時間期間Ｔ0においてシステム２００は、データを処理していないと仮定する（示していないが、初期の開始状態を意味する）。時間期間Ｔ1において、システムは、メモリＭ1a中に記憶されるべきシンボルＳ1a（半分の４Ｋシンボル）をエンコーダが処理することによって開始する。このプロセスでは、エンコーダが、インタレースをターボエンコードして、シンボルをチャネル化し、結果的に生じたＳ1aをＭ1a上に書き戻す。このプロセス１２２は、時間期間Ｔ1の終端までに完了される。
【００６３】
Ｔ2では、ＩＦＦＴエンジンが、（Ｍ1a中に現在記憶されている）Ｓ1aを処理する。このプロセス２６４は、ＩＦＦＴエンジンが、Ｓ1aをＭ1aから読み取り、ＩＦＦＴを実行し、結果をＭ1a上に書き戻すことを伴う。プロセス２６４が行われている間、エンコーダは、メモリＭ1b中に記憶されるべきシンボルＳ1bの処理を開始する（プロセス２６６）。プロセス２６２とほとんど同じように、プロセス２６６は、エンコーダが、（Ｓ1bを構成する）インタレースをターボエンコードし、Ｓ1bをチャネル化し、結果的に生じたＳ1bをＭ1b上に書き戻すことを伴う。プロセス２６４、２６６の両方とも、時間期間Ｔ2の終端までに完了される。
【００６４】
Ｔ3では、ＩＦＦＴエンジンが、（Ｍ1b中に現在記憶されている）Ｓ1bを処理する。このプロセス２６８は、ＩＦＦＴエンジンが、Ｓ1bをＭ1bから読み取り、ＩＦＦＴを実行し、結果をＭ1b上に書き戻すことを伴う。プロセス２６６は、Ｔ3の前に完了するだろう。いくつかの処理では、（Ｍ1a中に記憶されている）Ｓ1aおよび（Ｍ1b中に記憶されている）Ｓ1bの情報を組み合わせて、完全なシンボルＳ1を生成させることを行う。組み合わされたメモリセクションにおいてＳ1が記憶されているエリアをＭ1と指定する。Ｍ1は、Ｍ1aとＭ1bとを組み合わせたものである。
【００６５】
Ｔ4では、ポスト処理エンジン（ＰＰ）が、（Ｍ1中に記憶されている）Ｓ1を処理する。このプロセス２７０は、シンボルＳ1をＭ1から読み取ることと、何らかの必要な残りの処理を実行することと、ＲＦフロントエンドにおいてシンボル送信プロセスを開始することとを含む。また、Ｔ4では、エンコーダが、メモリＭ2a中に記憶されるべきシンボルＳ2aの処理を開始する（プロセス２７２）。プロセス２６２とほとんど同じように、プロセス２７２は、エンコーダが、（Ｓ2aを構成する）インタレースをターボエンコードし、Ｓ2aをチャネル化し、結果的に生じたＳ2aをＭ2a上に書き戻すことを伴う。Ｔ5までに、プロセス２７２は終了するであろうが、プロセス２７０は終了しないであろう。ポスト処理は、かなり長くかかるので、システムはポスト処理に適応するように設計されている。特に、システムは、Ｔ6の終端までにポスト処理に適応するように設計されている。
【００６６】
Ｔ5、Ｔ6、およびＴ7は、３つのメモリセクション中にデータがあるときにパイプラインに何が起こるかを図示しており、クワッドメモリのデータ処理に関するラウンドロビンの概念を図示している。ラウンドロビンという用語をいくつかの文脈で使用しているが、一般的に、ある事柄について複数の事が順番で行われることを意味している。例えば、図２ｃによって図示されているインプリメンテーションにおけるエンジンは、４つのメモリセクションに対する読み取りと書き込みを順番に行う。ラウンドロビンはまた、他の順番で行うインプリメンテーションであってもよい。
【００６７】
図２ｃについて続けると、Ｔ5では、シンボルＳ1は、このパイプラインにおいて処理を完了していない。Ｔ5は、ポスト処理エンジン（ＰＰ）の継続された（Ｍ1中に依然として記憶されている）Ｓ1の処理によって開始する。Ｔ7まで、ポスト処理エンジンは、異なるシンボルを処理するように要求しないであろう。また、Ｔ5では、ＩＦＦＴエンジンが、（Ｍ2中に現在記憶されている）Ｓ2aを処理する。このプロセス２７４は、ＩＦＦＴエンジンが、Ｓ2aをＭ2aから読み取り、ＩＦＦＴを実行し、この結果をＭ2a上に書き戻すことを伴う。プロセス２７０および２７４が行われている間、エンコーダが、メモリＭ2b中に記憶されるべきシンボルＳ2bの処理を開始する（プロセス２６２）。プロセス２６２とほとんど同じように、プロセス２７６は、エンコーダが、（Ｓ2bを構成する）インタレースをターボエンコードし、Ｓ2bをチャネル化し、結果的に生じたＳ2bをＭ2b上に書き戻すことを伴う。Ｔ6までに、プロセス２７６は終了するであろうが、プロセス２７０は終了しないであろう。ポスト処理は、かなり長くかかるので、システムはポスト処理に適応するように設計されている。特に、システムは、Ｔ6の終端までにポスト処理に適応するように設計されている。
【００６８】
Ｔ6では、ＩＦＦＴエンジンが、(Ｍ2b中に現在記憶されている)Ｓ2bを処理する。このプロセス２７８は、ＩＦＦＴエンジンが、Ｓ2bをＭ2bから読み取り、ＩＦＦＴを実行し、この結果をＭ2b上に書き戻すことを伴う。プロセス２７８は、Ｔ7の前に完了するだろう。いくつかの処理では、（Ｍ2a中に記憶されている）Ｓ2aおよび（Ｍ2b中に記憶されている）Ｓ2bの情報を組み合わせて、完全なシンボルＳ2を生成させることを行う。組み合わされたメモリセクションにおいてＳ2が記憶されたエリアをＭ2と指定する。Ｍ2は、Ｍ2aとＭ2bとを組み合わせたものである。
【００６９】
Ｔ7では、ポスト処理エンジン（ＰＰ）が、(Ｍ2中に記憶されている)Ｓ2を処理する。このプロセス２８０は、シンボルＳ2をＭ2から読み取ることと、何らかの必要な残りの処理を実行することと、ＲＦフロントエンドにおいてシンボル送信プロセスを開始することとを含む。また、Ｔ7では、エンコーダが、メモリＭ3a中に記憶されるべきシンボルＳ3aの処理を開始する（プロセス２８２）。プロセス２６２とほとんど同じように、プロセス２８２は、エンコーダが、（Ｓ3aを構成する）インタレースをターボエンコードし、Ｓ3aをチャネル化し、結果的に生じたＳ3aをＭ3a上に書き戻すことを伴う。（示していない）Ｔ8までに、プロセス２８２は終了するであろうが、プロセス２８０は終了しないであろう。ポスト処理は、かなり長くかかるので、システムはポスト処理に適応するように設計されている。特に、システムは、（示していない）Ｔ9の終端までにポスト処理に適応するように設計されている。
【００７０】
図３ｄは、送信／処理のギャップクロックバジェッティング問題を解決する、別の例示的な送信処理システム２９０のブロック図設計を示している。図３ａに図示した構成要素は、ここで図３ｄに示したようなモジュールによって実現することができる。モジュールのインプリメンテーションのように、処理システム２９０は、エンコーダモジュール２９２と、ＩＦＦＴ処理モジュール２９４と、ポスト処理モジュール２９６と、モジュール２９２、２９４、２９６に接続されているメモリモジュール２９７とを備えている。メモリモジュール２９７は、４つのメモリセクションモジュール（セクタ）、すなわち、ピンメモリＡモジュール２９８ａと、ピンメモリＢモジュール２９８ｂと、ポンメモリＡモジュール２９９ａと、ポンメモリＢモジュール２９９ｂとを含む。ピンメモリＡモジュール２９８ａとピンメモリＢモジュール２９８ｂとを組み合わせて、組み合わされたピンメモリモジュール２９８を形成する。ポンメモリＡモジュール２９９ａとポンメモリＢモジュール２９９ｂとを組み合わせて、組み合わされたポンメモリモジュール２９９を形成する。エンコーダモジュール２９２は、ピンメモリＡモジュール２９８ａと、ピンメモリＢモジュール２９８ｂと、ポンメモリＡモジュール２９９ａと、ポンメモリＢモジュール２９９ｂとにアクセスする。ＩＦＦＴモジュール２９４は、ピンメモリＡモジュール２９８ａと、ピンメモリＢモジュール２９８ｂと、ポンメモリＡモジュール２９９ａと、ポンメモリＢモジュール２９９ｂとにアクセスすることができる。ポスト処理モジュール２９６は、組み合わされたピンメモリモジュール２９８と、組み合わされたポンメモリモジュール２９９とにアクセスすることができる。モジュールは、先に説明したようなメモリセクションモジュールのうちの任意のものに、いつでもアクセスしてもよいが、一般的に、モジュールは、データの処理が完了するまで、単一のメモリセクションモジュールにおいてデータを処理する。完了したときに、モジュールは、異なるメモリセクタモジュールにおけるデータ処理を開始する。
【００７１】
これらのモジュール間の情報フローは、図３ａの情報フローに類似しており、図３ｂおよび３ｃに描写している。処理システムモジュール２９０は、第１、第２、第３、および第４のモジュールセクション２９８ａ、２９８ｂ、２９９ａ、２９９ｂを有するメモリモジュール２９７を提供する手段と、第１、第２、第３および第４のメモリセクション２９８ａ、２９８ｂ、２９９ａ、２９９ｂのそれぞれにおけるデータをラウンドロビン式で（ターボエンコーディングおよびチャネライジングモジュール２９２において）エンコードする手段と、第１、第２、第３、および第４のセクションモジュール２９８ａ、２９８ｂ、２９９ａ、２９９ｂのそれぞれにおけるエンコードされたデータを（ＩＦＦＴモジュール２９４において）ＩＦＦＴ処理する手段と、第１、第２、第３、および第４のメモリセクションモジュール２９８ａ、２９８ｂ、２９９ａ、２９９ｂのそれぞれにおけるＩＦＦＴ処理されたデータをラウンドロビン式で（ポスト処理モジュール２９６において）ポストプロセッサ処理する手段とを有している。
【００７２】
第１および第２のメモリセクションモジュール２９８ａ、２９８ｂをポストプロセッサ処理する手段２９６は、第１の組み合わされたメモリセクションモジュール２９８として処理され、第３および第４のメモリセクションモジュール２９９ａ、２９９ｂをポストプロセッサ処理する手段２９６は、第２の組み合わされたメモリセクションモジュール２９９として処理される。エンコードし、ＩＦＦＴ処理し、ポストプロセッサ処理する手段２９２、２９４、２９６は、同じクロックスピードで行われる。
【００７３】
図４ａは、送信／処理のギャップクロックバジェッティング問題を解決する、別の例示的な送信処理システム５０のブロック図設計を示している。処理システム３００は、エンコーダエンジン３０２と、ＩＦＦＴ処理エンジン３０４と、ポスト処理エンジン３０６と、エンジン３０２、３０４、３０６に接続されているメモリ３１０とを備えている。メモリ３１０は、４つのメモリセクション（セクタ）、すなわち、ピンメモリＡ ３１２ａと、ピンメモリＢ ３１２ｂと、ポンメモリＡ ３１４ａと、ポンメモリＢ ３１４ｂとを含む。ピンメモリＡ ３１２ａとピンメモリＢ ３１２ｂとを組み合わせて、組み合わされたピンメモリ３１２を形成する。ポンメモリＡ ３１４ａとポンメモリＢ ３１４ｂとを組み合わせて、組み合わされたポンメモリ３１４を形成する。エンコーダ３０２およびポスト処理エンジン３０６は、組み合わされたピンメモリ３１２と組み合されたポンメモリ３１４とにアクセスすることができる。ＩＦＦＴは、すべての４つのセクタ３１２ａ、３１２ｂ、３１４ａ、および３１４ｂにアクセスすることができる。ＩＦＦＴエンジン３０４は、２つのサブエンジン、すなわち、ＩＦＦＴサブエンジンＡ ３０４ａとＩＦＦＴサブエンジンＢ ３０４ｂとを含む。ＩＦＦＴエンジン３０４は、組み合わされたメモリ３１２、３１４に作用するが、サブエンジンは、個々のセクタレベル３１２ａ、３１２ｂ、３１４ａ、および３１４ｂに作用する。エンジン３１２、３１４、３１６は、一般的に、先に説明したようなメモリセクションのうちの任意のものに、いつでもアクセスしてもよく、一般的に、エンジンはデータの処理が完了するまで、単一のメモリセクションにおいてデータを処理する。完了したときに、エンジンは、異なるメモリセクタにおけるデータ処理を開始する。
【００７４】
図４ｂは、送信処理システム３００のデータフローのタイムインスタントスナップショットを示している。機能的なプロセスから、データ３２０は、最初にエンコードされる３４２。エンコードされたデータに対してＩＦＦＴ３４４が実行され、ポスト処理するために、ポスト処理エンジン３４６にこの結果が送信される。ＩＦＦＴ処理３４４中に、データが複数（２つ）の部分に分割され、２つのサブＩＦＦＴエンジンが、その部分を並行して処理する。処理データ部分は再び組み合わせられて、組み合わされたメモリに書き込みされる。ポスト処理エンジンは、ブロードキャストアンテナ３５０による送信のために、ポスト処理されたデータをＲＦフロントエンド３４８に転送する３４６。
【００７５】
データフローのスナップショットを見ると、エンコーダエンジン３２２は、８Ｋの情報のようなデータ３２０を受け取る。８Ｋのデータは、（チャネライザによって処理されるような）配置マップを完成させるためのシンボル全体または十分なインタレースのデータであってもよい。エンコーダエンジン３２２は、データ３２０をエンコードして、第１の組み合わされたメモリセクション（ピンメモリ）３３２中に、エンコードされたデータを記憶させる。データ３２０を処理する際に、エンコーダは、データを２つの部分に分割して、処理された部分を異なるメモリセクション中に記憶させる。この理由は、ＩＦＦＴサブエンジンが、エンコードされた８Ｋのデータ全体ではなく、個々の部分を処理するであろうことにある。例えば、偶数のインタレースはエンコードして、ピンメモリＡ中に記憶することができ、そして、奇数のインタレースはエンコードして、ピンメモリＢ中に記憶することができる。メディアＦＬＯシステムでは、データは、周波数ドメインにおけるシンボルである。ターボエンコーダ３３２は、周波数ドメインデータをエンコードしてビットインターリーブする。チャネライザは、（存在する場合に）配置マップに基づいて特定の周波数上にトーンをロードする。これは、シンボルマウンテングとしても知られているプロセスである。
【００７６】
エンコーダ３２２がシンボル３２０をエンコードして分割している間、ＩＦＦＴサブエンジン３２４ａおよび３２４ｂは、それぞれ、エンコードされたデータ部分３３４ａおよび３３４ｂに対してＩＦＦＴを実行する。８Ｋシンボルのケースでは、４Ｋエンコードされたシンボルが、ＩＦＦＴ処理開始時にピンメモリＡ ３３４ｂ中に存在する。これは、ターボエンコーダによって以前に処理された半分である。ＩＦＦＴエンジンは、ＩＦＦＴ処理された（ＩＦＦＴ化された）データがピンメモリ３３４ａに書き戻される前に、周波数ドメインから時間ドメインにデータを変換し、いくつかのマイナー処理を実行する。第２の４Ｋエンコードされたデータは、ＩＦＦＴ処理の開始時にピンメモリＢ ３３４ｂ中に存在する。これは、ターボエンコーダによって以前に処理されたもう半分である。ＩＦＦＴエンジンは、ＩＦＦＴ処理された（ＩＦＦＴ化された）データがピンメモリ３３４ｂに書き戻される前に、周波数ドメインから時間ドメインにデータを変換し、いくつかのマイナー処理を実行する。メディアＦＬＯは、２つの部分において８Ｋ ＩＦＦＴを実行する。すなわち、ピンメモリの偶数のメモリバンク上で４Ｋ ＩＦＦＴを実行し、ピンメモリの奇数のメモリバンク上で４Ｋ ＩＦＦＴを実行する。この部分は、２つのＩＦＦＴサブエンジン３２４ａ、３２４ｂによって同時に処理される。双方のＩＦＦＴサブエンジンがこれらの処理を完了した後に、２つのデータ部分３３４ａ、３３４ｂを８Ｋ ＩＦＦＴ化されたデータに再び組み合わせる。残ったデータは、組み合わされたピンメモリセクション３３４中に記憶される。
【００７７】
エンコーダ３２２およびＩＦＦＴエンジン３２４がこれらの各データを処理している間、ポスト処理エンジン３２６が、組み合わされた第３および第４のメモリセクション３３６（組み合わされたポンメモリＡおよびＢ）中に記憶されているＩＦＦＴ化されたデータを処理する。２つのメモリセクションは、一緒に処理される（８Ｋ）。ポスト処理エンジンは、ＩＦＦＴ化されたデータを検索して、ＲＦ送信のために情報を準備し、送信のために、ＲＦフロントエンド３２８（およびアンテナ３３０）にデータを送信する。ポスト処理において、ＯＦＤＭには、シンボルに追加されるサイクリック・プレフィックスが必要である。ポストプロセッサエンジン３２６は、サイクリック・プレフィックスをシンボルに添付する。末尾フレーム（５１２シンボル）は、シンボルの前にコピーされ、サイクリック・プレフィックスを生成する。線形畳み込みは、円形畳み込みになる。これは、チャネル送信エラーを訂正するために（示されていない）遠隔受信機によって使用される。
【００７８】
図１に描写した２つのメモリシステムでは、エンコードおよびＩＦＦＴは、同じメモリセクション中でシーケンシャルに実行され、結果的に、３９，３８２クロックとなる。このクワッドメモリ（すなわち、４レベル）パイプラインインプリメンテーションでは、２つのＩＦＦＴサブエンジンが、別々のメモリセクション上で処理するので、同時に実行することができる。２つの４Ｋ ＩＦＦＴを処理することは、８Ｋ ＩＦＦＴを処理するよりも少ない時間しか要求されないので、エンコード／ＩＦＦＴ処理はポスト処理よりも少ない時間しか要求されない。その後、ポスト処理は、何らかの送信／処理のギャップに遭遇しないで継続して処理することができる。このクワッドメモリ（すなわち４レベル）パイプライン化技術によって、送信／処理のギャップ問題が解決される。
【００７９】
図４ｃは、電気通信ＩＦＦＴ処理システム３００の例示的なタイムプロセス図である。このクワッドメモリアーキテクチャは、複数の方法で実現することができる。
【００８０】
システム３００のプロセスおよびタイミングを図示するために、時間期間Ｔ0では、システム３００はデータを処理していないと仮定する（示していないが、初期の開始状態を意味する）。時間期間Ｔ1において、システムは、メモリＭ1中に記憶されるべきシンボルＳ1をエンコーダが処理することによって開始する。このプロセスにおいて、エンコーダが、インタレースをターボエンコードし、シンボルをチャネル化し、結果的に生じたＳ1をＭ1上に書き戻す。このプロセス３６２は、時間期間Ｔ1の終端までに完了される。
【００８１】
Ｔ2では、ＩＦＦＴエンジンは、（Ｍ1中に現在記憶されている）Ｓ1を処理する。Ｓ1を８Ｋ ＩＦＦＴとして処理する代わりに、ＩＦＦＴエンジンは、１つの４Ｋデータをそれぞれ処理するＩＦＦＴの２つのサブエンジンを用いて、２つの４Ｋ ＩＦＦＴとしてＳ1を処理する。これらのプロセス３６４、３６６は、１つのＩＦＦＴサブエンジンが、Ｓ1aをＭ1aから読み取り、ＩＦＦＴを実行し、結果をＭ1a上に書き戻し、そして、第２のサブＩＦＦＴサブエンジンが、Ｓ1bをＭ1bから読み取り、ＩＦＦＴを実行し、結果をＭ1b上に書き戻すことを伴う。２つのＩＦＦＴ処理３６４、３６６は、同時に行われる。Ｓ1aおよびＳ1bを組み合わせて、Ｓ1を形成し、Ｍ1上に記憶する（プロセス３６８）。ＩＦＦＴがメモリセクションＭ1において機能しているので、Ｔ2中に、エンコーダはそのメモリエリアにおいて機能することができない。
【００８２】
Ｔ3では、ポスト処理エンジン（ＰＰ）が、（Ｍ1中に記憶されている）Ｓ1を処理する。このプロセス３７０は、シンボルＳ1bをＭ1bから読み取ることと、何らかの必要な残りの処理を実行することと、ＲＦフロントエンドにおいてシンボル送信プロセスを開始することとを含む。また、Ｔ3中に、エンコーダが、メモリＭ2中に記憶されるべきシンボルＳ2の処理を開始する(プロセス３７２)。ほとんどプロセス３６２と同じように、プロセス３７２は、エンコーダが、（Ｓ2を構成する）インタレースをターボエンコードし、Ｓ2をチャネル化し、結果的に生じたＳ2をＭ2上に書き戻すことを伴う。Ｔ4までに、プロセス３７２は終了するであろうが、プロセス３７０は終了しないだろう。ポスト処理は、かなり長くかかるので、システムはポスト処理に適応するように設計されている。特に、システムは、Ｔ4の終端までにポスト処理に適応するように設計されている。
【００８３】
Ｔ4は、ポスト処理エンジン（ＰＰ）の継続された（Ｍ1中に記憶されている）Ｓ1の処理によって開始する。Ｔ5まで、ポスト処理エンジンは、異なるシンボルを処理するように要求しないだろう。また、Ｔ4では、ＩＦＦＴエンジンが、（Ｍ2中に現在記憶されている）Ｓ2を処理する。Ｓ2を８Ｋ ＩＦＦＴとして処理する代わりに、ＩＦＦＴエンジンは、１つの４Ｋデータをそれぞれ処理するＩＦＦＴの２つのサブエンジンを用いて、２つの４Ｋ ＩＦＦＴとしてＳ2を処理する。これらのプロセス３７４、３７６は、１つのＩＦＦＴサブエンジンが、Ｓ2aをＭ2aから読み取り、ＩＦＦＴを実行し、その結果をＭ2a上に書き戻し、そして、第２のサブエンジンが、Ｓ2bをＭ2bから読み取り、ＩＦＦＴを実行し、その結果をＭ2b上に書き戻すことを伴う。２つのＩＦＦＴ処理３７４、３７６は、同時に行われる。Ｓ2aおよびＳ2bを組み合わせて、Ｓ2を形成し、Ｍ2中に記憶する（プロセス３７８）。ＩＦＦＴがメモリセクションＭ2において機能しているので、Ｔ4中に、エンコーダはそのメモリエリアにおいて機能することができない。
【００８４】
Ｔ5では、ポスト処理エンジン（ＰＰ）が、（Ｍ2中に記憶されている）Ｓ2を処理する。このプロセス３８０は、シンボルＳ2をＭ2から読み取ることと、何らかの必要な残りの処理を実行することと、ＲＦフロントエンドにおいてシンボル送信プロセスを開始することとを含む。また、Ｔ5中に、エンコーダがメモリＭ1中に記憶されるべきシンボルＳ3の処理を開始する(プロセス３８２)。ほとんどプロセス３６２と同じように、プロセス３８２は、エンコーダが、（Ｓ3を構成する）インタレースをターボエンコードし、Ｓ3をチャネル化し、結果的に生じた５３をＭ1上に書き戻すこととを伴う。（示していない）Ｔ6までに、プロセス３８２は終了するであろうが、プロセス３８０は終了しないであろう。ポスト処理は、かなり長くかかるので、システムはポスト処理に適応するように設計されている。特に、システムは、Ｔ6の終端までにポスト処理に適応するように設計されている。
【００８５】
図４ｄは、送信／処理のギャップクロックバジェッティング問題を解決する、別の例示的な送信処理システム３９０のブロック図設計を示している。図４ａに図示した構成要素は、ここで図４ｄに示したようなモジュールによって実現することができる。モジュールのインプリメンテーションのように、処理システム３９０は、エンコーダモジュール３９２と、ＩＦＦＴ処理モジュール３９４と、ポスト処理モジュール３９６と、モジュール３９２、３９４、３９６に接続されているメモリモジュール３９７とを備えている。メモリモジュール３９７は、４つのメモリセクションモジュール（セクタ）、すなわち、ピンメモリＡモジュール３９８ａと、ピンメモリＢモジュール３９８ｂと、ポンメモリＡモジュール３９９ａと、ポンメモリＢモジュール３９９ｂとを含む。ピンメモリＡモジュール３９８ａとピンメモリＢモジュール３９８ｂとを組み合わせて、組み合わされたピンメモリモジュール３９８を形成する。ポンメモリＡモジュール３９９ａとポンメモリＢモジュール３９９ｂとを組み合わせて、組み合わされたポンメモリモジュール３９９を形成する。エンコーダモジュール３９２およびポスト処理モジュール３９６は、組み合わされたピンメモリモジュール３９８と、組み合わされたポンメモリモジュール３９９とにアクセスすることができる。ＩＦＦＴは、すべての４つのセクタモジュール３９８ａ、３９８ｂ、３９９ａ、３９９ｂにアクセスすることができる。ＩＦＦＴモジュール３９４は、２つのサブモジュール、すなわち、ＩＦＦＴサブモジュールＡ ３９４ａとＩＦＦＴサブモジュールＢ ３９４ｂとを含む。ＩＦＦＴモジュール３９４は組み合わされたメモリモジュール３９８、３９９に作用するが、サブモジュールは、個々のセクタモジュールレベル３９８ａ、３９８ｂ、３９９ａ、３９９ｂに作用する。モジュール３９２、３９４、３９６は、先に説明したようなメモリセクションモジュールのうちの任意のものに、いつでもアクセスしてもよく、一般的に、処理モジュールは、データの処理を完了するまで、単一のメモリセクションにおいてデータを処理する。完了したときに、処理モジュールは、異なるメモリセクタモジュールにおけるデータ処理を開始する。
【００８６】
これらのモジュール間の情報フローは、図４ａの情報フローに類似しており、図４ｂおよび図４ｃに示している。処理システムモジュール３９０は、第１、第２、第３、および第４のモジュールセクション３９８ａ、３９８ｂ、３９９ａ、３９９ｂを有するメモリモジュール３９７を提供する手段と、第１、第２、第３、および第４のメモリセクション３９８ａ、３９８ｂ、３９９ａ、３９９ｂのそれぞれにおけるデータを（ターボエンコーディングおよびチャネライジングモジュール３９２において）ラウンドロビン式でエンコードする手段と、第１、第２、第３、および第４のセクションモジュール３９８ａ、３９８ｂ、３９９ａ、３９９ｂのそれぞれにおけるエンコードされたデータを（ＩＦＦＴモジュール３９４において）ＩＦＦＴ処理する手段と、第１、第２、第３、および第４のセクションモジュール３９８ａ、３９８ｂ、３９９ａ、３９９ｂのそれぞれにおけるＩＦＦＴ処理されたデータをラウンドロビン式で（ポスト処理モジュール３９６において）ポストプロセッサ処理する手段とを有している。
【００８７】
第１および第２のメモリセクションモジュール３９８ａ、３９８ｂをポストプロセッサ処理する手段３９６は、第１の組み合わされたメモリセクション３９８として処理され、第３および第４のメモリセクションモジュール３９９ａ、３９９ｂをポストプロセッサ処理する手段３９６は、第２の組み合わされたメモリセクションモジュール３９９として処理される。第１および第２のメモリセクションモジュール３９８ａ、３９８ｂをエンコードする手段３９２は、第１の組み合わされたメモリセクション３９８として処理されて、第３および第４のメモリセクションモジュール３９９ａおよび３９９ｂをエンコードする手段３９２は、第２の組み合わされたメモリセクション３９９として処理されてもよい。第１および第２のメモリセクションモジュール３９８ａ、３９８ｂをＩＦＦＴ処理する手段３９４は、第１の組み合わされたメモリセクション３９８として処理され、第３および第４のメモリセクションモジュール３９９ａ、３９９ｂは第２の組み合わされたメモリセクション３９９として処理され、組み合わされたメモリセクションモジュール３９８、３９９のメモリセクションモジュールを（ＩＦＦＴ Ａモジュール３９４ａおよびＩＦＦＴ Ｂモジュール３９４ｂにおいて）ＩＦＦＴサブ処理する手段は、同時に行う。エンコードし、ＩＦＦＴ処理し、ポストプロセッサ処理する手段３９２、３９４、３９６は、同じクロックスピードで行われる。
【００８８】
図５は、送信／処理のギャップクロックバジェッティング問題を解決する、例示的な送信処理システム５０のブロック図設計を示している。処理システム４５０は、エンコーダエンジン４５２と、ＩＦＦＴ処理エンジン４５４と、ポスト処理エンジン４５６と、エンジン４５２、４５４、４５６に接続されているメモリ４６０とを備えている。メモリ４６０は、２つのメモリセクション（セクタ）、すなわち、ピンメモリ４６２と、ポンメモリ４６４とを含む。エンジン４５２、４５４、４５６のそれぞれは、メモリセクション４６２、４６４のそれぞれにアクセスする。エンジンはメモリセクション４６２、４６４のうちの任意のものに、いつでもアクセスしてもよいが、一般的に、エンジンは、データの処理が完了するまで、単一のメモリセクションにおいてデータを処理する。完了したとき、エンジンは、異なるメモリセクタにおけるデータ処理を開始する。
【００８９】
図６は、送信処理システム４００のデータフローのタイムインスタントスナップショットを示している。アーキテクチャは、図５で図示されたデュアルメモリアーキテクチャであり、ここで、処理システムは、２つのメモリセクションのそれぞれにアクセスするエンジンのそれぞれを含む。機能的プロセスから、データ４０２は、最初にエンコードされる。エンコードされたデータに対してＩＦＦＴが実行され、ポスト処理するためにポスト処理エンジンにその結果が送信される。ポスト処理エンジンは、ブロードキャストアンテナによる送信のために、ポスト処理されたデータをＲＦフロントエンドに転送する。
【００９０】
データフローのスナップショットを見ると、エンコーダエンジン４０４は、８Ｋの情報のようなデータ４０２を受け取る。８Ｋのデータは、（チャネライザによって処理されるような）配置マップを完成させるためのシンボル全体または十分なインタレースのデータであってもよい。エンコーダエンジン４０４は、データ４０２をエンコードして、第１のメモリセクション（ピンメモリ）４０６中に、エンコードされたデータを記憶させる。メディアＦＬＯシステムでは、データは、周波数ドメインにおけるシンボルである。ターボエンコーダ４０４は、周波数ドメインデータをエンコードして、ビットインターリーブする。チャネライザは、（存在する場合に）配置マップに基づいて特定の周波数上にトーンをロードする。これは、シンボルマウンテングとしても知られているプロセスである。ＩＦＦＴ４０４は、エンコードされたデータに対してＩＦＦＴを実行する。ＩＦＦＴエンジンは、ＩＦＦＴ処理された（ＩＦＦＴ化された）データがピンメモリ４０６に書き戻される前に、周波数ドメインから時間ドメインにデータを変換して、いくつかのマイナー処理を実行する。
【００９１】
エンコーダ４０４およびＩＦＦＴエンジン４０４がこれらの各データを処理している間、ポスト処理エンジン４０８が、第２のメモリセクション（ポンメモリ）４１０中に記憶されているＩＦＦＴ化されたデータを処理する。ポスト処理エンジンは、ＩＦＦＴ化されたデータを検索し、ＲＦ送信のための情報を準備し、送信のために、ＲＦフロントエンド４１２（およびアンテナ４１４）にデータを送信する。ポスト処理において、ＯＦＤＭには、シンボルに追加されるサイクリック・プレフィックスが必要である。ポストプロセッサエンジン４０８は、サイクリック・プレフィックスをシンボルに添付する。末尾フレーム（５１２シンボル）は、シンボルの前にコピーされ、サイクリック・プレフィックスを生成する。線形畳み込みは、円形畳み込みになる。これは、チャネル送信エラーを訂正するために（示されていない）遠隔受信機によって使用される。
【００９２】
図１に描写した２つのメモリシステムでは、エンコードおよびＩＦＦＴは、同じメモリセクション中でシーケンシャルに実行され、結果的に、３９，３８２クロックとなる。このデュアルメモリ（すなわち、デュアルレベル）インプリメンテーションでは、ＩＦＦＴエンジンは、他のエンジンよりも、より速いクロックスピード（処理スピード）で処理する。ＩＦＦＴエンジンが少なくとも２，３８２クロックよりも速く実行するように、ＩＦＦＴエンジンを設計することによって、エンコーダ／ＩＦＦＴは、クロックバジェット内に完了するであろう。処理スピードを増加させるための既知のアプローチ（例えば、高速プロセッサクロック、高速バススピード、より大きい乗算器）は、ＩＦＦＴエンジンの処理スピードを増加させるのに適している。その後、エンコード／ＩＦＦＴ処理には、ポスト処理よりも少ない時間しか要求されないので、ポスト処理は、何らかの送信／処理のギャップに遭遇しないで継続的に処理することができる。送信／処理のギャップ問題が解決される。
【００９３】
図７は、送信処理システム５００のデータフローのタイムインスタントスナップショットを示している。アーキテクチャは、図５で図示されたデュアルメモリアーキテクチャであり、ここで、処理システムは、２つのメモリセクションのそれぞれにアクセスするエンジンのそれぞれを含む。機能的プロセスから、データ５０２は、最初にエンコードされる。エンコードされたデータに対してＩＦＦＴが実行され、ポスト処理するためにポスト処理エンジンにその結果が送信される。ポスト処理エンジンは、ブロードキャストアンテナによる送信のために、ポスト処理されたデータをＲＦフロントエンドに転送する。
【００９４】
データフローのスナップショットを見ると、エンコーダエンジン５０４は、８Ｋの情報のようなデータ５０２を受け取る。８Ｋのデータは、（チャネライザによって処理されるような）配置マップを完成させるためのシンボル全体または十分なインタレースのデータであってもよい。エンコーダエンジン５０４は、データ５０２をエンコードして、第１のメモリセクション（ピンメモリ）５０６中に、エンコードされたデータを記憶させる。メディアＦＬＯシステムでは、データは、周波数ドメインにおけるシンボルである。ターボエンコーダ５０４は、周波数ドメインデータをエンコードしてビットインターリーブする。チャネライザは、（存在する場合に）配置マップに基づいて特定の周波数上にトーンをロードする。これは、シンボルマウンテングとしても知られているプロセスである。ＩＦＦＴ５０４は、エンコードされたデータに対してＩＦＦＴを実行する。ＩＦＦＴエンジンは、ＩＦＦＴ処理された（ＩＦＦＴ化された）データがピンメモリ５０６に書き戻される前に、周波数ドメインからの時間ドメインにデータを変換して、いくつかのマイナー処理を実行する。
【００９５】
エンコーダ５０４およびＩＦＦＴエンジン５０４がこれらの各データを処理している間、ポスト処理エンジン５０８が、第２のメモリセクション（ポンメモリ）５１０中に記憶されているＩＦＦＴ化されたデータを処理する。ポスト処理エンジンは、ＩＦＦＴ化されたデータを検索し、ＲＦ送信のために情報を準備し、送信のために、ＲＦフロントエンド５１２（およびアンテナ５１４）にデータを送信する。ポスト処理では、ＯＦＤＭには、シンボルに追加されるサイクリック・プレフィックスが必要である。ポストプロセッサエンジン５０８は、サイクリック・プレフィックスをシンボルに添付する。末尾フレーム（５１２シンボル）は、シンボルの前にコピーされ、サイクリック・プレフィックスを生成する。線形畳み込みは、円形畳み込みになる。これは、チャネル送信エラーを訂正するために（示されていない）遠隔受信機によって使用される。
【００９６】
図１で描写した２つのメモリシステムでは、エンコードおよびＩＦＦＴは、同じメモリセクション中でシーケンシャルに実行され、結果的に、３９，３８２クロックとなる。このデュアルメモリ（すなわち、デュアルレベル）インプリメンテーション５００では、チャネライザエンジンは、他のエンジンよりも、より速いクロックスピード（処理スピード）で処理する。チャネライザエンジンが少なくとも２，３８２クロックよりも速く実行するように、チャネライザエンジンを設計することによって、エンコーダ／ＩＦＦＴは、クロックバジェット内に完了するであろう。処理スピードを増加させるための既知のアプローチ（例えば、高速プロセッサクロック、高速バススピード、より大きい乗算器）は、ＩＦＦＴエンジンの処理スピードを増加させるのに適している。その後、エンコード／ＩＦＦＴ処理には、ポスト処理よりも少ない時間しか要求されないので、ポスト処理は何らかの送信／処理のギャップに遭遇しないで継続的に処理することができる。送信／処理のギャップ問題が解決される。
【００９７】
図８は、送信／処理のギャップクロックバジェッティング問題を解決する、別の例示的な送信処理システム５５０のブロック図設計を示している。図５に図示した構成要素は、ここで図８に示したようなモジュールによって実現することができる。モジュールのインプリメンテーションとして、処理システム５５０は、エンコーダモジュール５５２と、ＩＦＦＴ処理モジュール５５４と、ポスト処理モジュール５５６と、処理モジュール５５２、５５４、５５６に接続されているメモリモジュール５６０とを備えている。メモリモジュール５６０は、２つのメモリセクションモジュール（セクタ）、すなわち、ピンメモリモジュール５６２と、ポンメモリモジュール５６４とを含む。処理モジュール５５２、５５４、５５６のそれぞれは、メモリセクションモジュール５６２、５６４のそれぞれにアクセスしてもよい。処理モジュールは、メモリセクションモジュール５６２、５６４のうちの任意のものに、いつでもアクセスしてもよいが、一般的に、処理モジュールは、データの処理を完了するまで、単一のメモリセクションモジュールにおいてデータを処理する。完了したときに、処理モジュールは、異なるメモリセクタモジュールにおけるデータ処理を開始する。
【００９８】
これらのモジュール間の情報フローは、図５の情報フローに類似しており、図６および７に描写している。処理システムモジュール５５０は、第１および第２のセクション５６２、５６４を有するメモリ５６０を提供する手段と、第１および第２のメモリセクション５６２、５６４のそれぞれにおけるデータをエンコードする手段５５２と、第１および第２のメモリセクション５６２、５６４におけるエンコードされたデータをＩＦＦＴ処理する手段５５４と、ＩＦＦＴ５５４が第２のメモリセクション５６４におけるエンコードされたデータを処理している間、第１のメモリセクション５６２におけるＩＦＦＴ処理されたデータをポストプロセッサ処理する手段５５６とを有し、ポストプロセッサ処理する手段５５６は、エンコーダする手段５５２またはＩＦＦＴする手段５５４とは異なるクロックスピードで動作するように構成されている。
【００９９】
ＩＦＦＴ処理する手段５５４は、エンコードする手段５５２とは異なるクロックスピードで行われてもよい。エンコードする手段５５２は、ＩＦＦＴ処理する手段５５４とは異なるクロックスピードでチャネル化することを含んでいてもよい。ＩＦＦＴ処理する手段５５４は、エンコードする手段５５２よりも、より速いクロックスピードで行われてもよい。エンコードする手段５５２は、ＩＦＦＴ処理する手段５５４よりも、より速いクロックスピードで行われてもよい。
【０１００】
ここで説明したＩＦＦＴ処理技術は、さまざまな手段によって実現されてもよい。例えば、これらの技術は、ハードウェア、ファームウェア、ソフトウェア、あるいはこれらを組み合わせたもので実現されてもよい。ハードウェアインプリメンテーションについては、ＩＦＦＴを実行するために使用される処理ユニットは、１つ以上の特定用途向け集積回路（ＡＳＩＣ）、デジタルシグナルプロセッサ（ＤＳＰ）、デジタル信号処理デバイス（ＤＳＰＤ）、プログラマブルロジックデバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、制御装置、マイクロ制御装置、マイクロプロセッサ、電子デバイス、ここで説明した機能を実行するように設計されている他の電子ユニット、あるいはこれらを組み合わせたもの内で実現されてもよい。
【０１０１】
ファームウェアおよび／またはソフトウェアインプリメンテーションについては、技術は、ここで説明した機能を実行するモジュール（例えば、手順、機能等）で実現されてもよい。ファームウェアおよび／またはソフトウェアコードは、メモリ（例えば、図２中のメモリ６０）中に記憶され、プロセッサによって実行されてもよい。メモリは、プロセッサ内部またはプロセッサの外部で実現されてもよい。
【０１０２】
開示された実施形態の前の説明は、当業者が本発明を作り、または使用できるように提供されている。これらの実施形態に対するさまざま改良は、当業者に容易に明らかとなり、ここに規定された一般的な原理は、本発明の精神または範囲を逸脱することなく、他の実施形態に適用されてもよい。したがって、本発明はここに示された実施形態に限定されることを意図しているものではなく、ここで開示されている原理および新しい特徴と一致した最も広い範囲に一致させるべきである。
【図面の簡単な説明】
【０１０３】
【図１】図１は、一般的な電気通信ＩＦＦＴ処理システムにおける情報フローを図示しているブロック図である。
【図２ａ】図２ａは、電気通信ＩＦＦＴ処理システムを図示しているブロック図である。
【図２ｂ】図２ｂは、電気通信ＩＦＦＴ処理システムにおける情報フローを図示しているブロック図である。
【図２ｃ】図２ｃは、電気通信ＩＦＦＴ処理システムのタイムプロセス図である。
【図２ｄ】図２ｄは、電気通信ＩＦＦＴ処理システムを図示しているブロック図である。
【図３ａ】図３ａは、電気通信ＩＦＦＴ処理システムを図示しているブロック図である。
【図３ｂ】図３ｂは、電気通信ＩＦＦＴ処理システムにおける情報フローを図示しているブロック図である。
【図３ｃ】図３ｃは、電気通信ＩＦＦＴ処理システムのタイムプロセス図である。
【図３ｄ】図３ｄは、電気通信ＩＦＦＴ処理システムを図示しているブロック図である。
【図４ａ】図４ａは、電気通信ＩＦＦＴ処理システムを図示しているブロック図である。
【図４ｂ】図４ｂは、電気通信ＩＦＦＴ処理システムにおける情報フローを図示しているブロック図である。
【図４ｃ】図４ｃは、電気通信ＩＦＦＴ処理システムのタイムプロセス図である。
【図４ｄ】図４ｄは、電気通信ＩＦＦＴ処理システムを図示しているブロック図である。
【図５】図５は、電気通信ＩＦＦＴ処理システムを図示しているブロック図である。
【図６】図６は、電気通信ＩＦＦＴ処理システム情報フローの例を図示している概念的ブロック図である。
【図７】図７は、電気通信ＩＦＦＴ処理システム情報フローの例を図示している概念的ブロック図である。
【図８】図８は、電気通信ＩＦＦＴ処理システムを図示しているブロック図である。
【図１】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
2009533005.tif 000006
【図２ｄ】
2009533005.tif 000007
【図３ａ】
2009533005.tif 000008
【図３ｂ】
2009533005.tif 000009
【図３ｃ】
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【図３ｄ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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