(57)【要約】  冗長列を有するメモリアレイにおいて、ある技法により、欠陥セルを冗長列内の冗長セルに個別に再マッピングすることが可能となる。１つの冗長列内の冗長セルを、複数の非冗長列の欠陥セルに置換する。再マッピングは初期試験および設定の一部として行われる。この技法のために専用ハードウェアを用いることもできるし、メモリコントローラ内のファームウェアによってこの技法を実施することもできる。
2009515289.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリアレイであって、
欠陥セルと非欠陥セルを含むメモリセルからなる第１の列と、
前記メモリアレイ内のどこかから再配置されるデータのみを含むメモリセルからなる、冗長列である第２の列と、を備え、
前記欠陥セルは前記第２の列内の冗長セルに個別にマッピングされ、前記欠陥セルに格納されているデータが前記冗長セルに格納されるようになり、前記欠陥セルと前記冗長セルが同一行内にあり、前記第２の列は前記第１の列の非欠陥セルからマッピングされるデータを含まない不揮発性メモリ。
【請求項２】
請求項１記載のメモリアレイにおいて、
欠陥状態にあると考えられかつデータを格納しない第３の列をさらに含み、前記第３の列のすべてのデータが冗長列である第４の列に格納されるメモリアレイ。
【請求項３】
請求項２記載のメモリアレイにおいて、
前記第３の列の欠陥セル数がしきい値を超えるので、前記第３の列が欠陥状態にあると考えられるメモリアレイ。
【請求項４】
請求項１記載のメモリアレイにおいて、
前記欠陥セルおよび前記冗長セルが、同一ブロック内にあって別々には消去できないメモリアレイ。
【請求項５】
請求項４記載のメモリアレイにおいて、
前記冗長セルへ前記欠陥セルをマッピングしたことが、前記メモリアレイの別のブロックに記録されるメモリアレイ。
【請求項６】
請求項１記載のメモリアレイにおいて、
前記第２の列には、前記第１の列以外の列の欠陥セルからマッピングされる追加のデータが入るメモリアレイ。
【請求項７】
請求項１記載のメモリアレイにおいて、
前記冗長セルへ前記欠陥セルをマッピングしたことが、前記不揮発性メモリアレイ以外に記録されるメモリアレイ。
【請求項８】
請求項１記載のメモリアレイにおいて、
前記冗長セルへ前記欠陥セルをマッピングしたことが、ヒューズまたはアンチヒューズを用いて恒久的に記録されるメモリアレイ。
【請求項９】
請求項１記載のメモリアレイにおいて、
前記メモリアレイが、ＮＡＮＤ構造を有するメモリアレイ。
【請求項１０】
請求項１記載のメモリアレイにおいて、
前記第１または第２の列の個々のセルに２ビット以上のデータが入るメモリアレイ。
【請求項１１】
請求項１記載のメモリアレイにおいて、
後から前記欠陥セルへのアクセスが試みられたときに、前記欠陥セルではなく前記冗長セルへアクセスされるメモリアレイ。
【請求項１２】
請求項１１記載のメモリアレイにおいて、
前記欠陥セルへのアクセスが試みられたとき、前記欠陥セルが欠陥状態にあることを確認するために、前記欠陥セルの行および列の両方と、欠陥マップとが比較されるメモリアレイ。
【請求項１３】
請求項１２記載のメモリアレイにおいて、
前記行および列と前記欠陥マップとの比較が、前記メモリアレイに接続された専用状態マシンによって行われるメモリアレイ。
【請求項１４】
請求項１２記載のメモリアレイにおいて、
前記行および列と前記欠陥マップとの比較は、他のメモリ管理機能も実施するコントローラによって行われるメモリアレイ。
【請求項１５】
１つまたはそれより多い欠陥セルと、冗長セルからなる１つまたはそれより多い冗長列とを備える不揮発性メモリアレイを、新品メモリチップの初期化手順中に試験および修復する方法であって、
前記メモリアレイ内の１つまたはそれより多い欠陥セルを検出するステップと、
第１の列内の欠陥セルへ置換すべき冗長列内の置換セルを、前記冗長列内の他の置換セルを欠陥状態にない前記第１の列のセルへ割り当てることなく、個別に割り当てるステップであって、前記欠陥セルと前記置換セルがワード線によって接続されているステップと、
を含む方法。
【請求項１６】
請求項１５記載の方法において、
第２の列が欠陥状態にあることを、前記第２の列内の欠陥セルの個数としきい値数とを比較することによって確認し、前記第２の列を置換するために追加的な冗長列全体を割り当てるステップをさらに含む方法。
【請求項１７】
請求項１５記載の方法において、
前記置換セルの前記割り当てを、ヒューズまたはアンチヒューズ内に恒久的な変化を生じさせることによって記録するステップをさらに含む方法。
【請求項１８】
請求項１５記載の方法において、
前記置換セルの前記割り当てを不揮発性メモリに記録するステップをさらに含む方法。
【請求項１９】
不揮発性のＮＡＮＤタイプのフラッシュメモリアレイ内のメモリセルのストリング、２つの選択ゲート間に直列接続されているＮＡＮＤセルのストリングを置換する方法であって、
第１の列内の第１のメモリセルストリングが欠陥ストリングであると判断するステップと、
前記第１のメモリセルストリングを冗長列内の第２のメモリセルストリングへ、前記第１の列の他のストリングを前記冗長列にマッピングせずに、マッピングするステップと、
を含む方法。
【請求項２０】
請求項１９記載の方法において、
前記第１のメモリセルストリングが少なくとも１つの欠陥セルを含んでいるので、前記第１のメモリセルストリングは欠陥ストリングであると判断される方法。
【請求項２１】
請求項１９記載の方法において、
前記第１のメモリセルストリングが欠陥セルだけを含んでいるので、前記第１のメモリセルストリングは欠陥ストリングであると判断される方法。
【請求項２２】
請求項１９記載の方法において、
前記第１のストリングおよび前記第２のストリングが、いずれも同一ブロック内にある方法。
【請求項２３】
請求項１９記載の方法において、
前記第１のストリングおよび前記第２のストリングが、共通のワード線を共有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関し、特に、欠陥のあるデータ記憶ユニットを置換するためにフラッシュメモリ内の冗長データ記憶ユニットを用いることに関する。
【背景技術】
【０００２】
今日、商業的に成功を収めた数多くの不揮発性メモリ、特に１つまたはそれより多い集積回路チップ上に形成されたフラッシュＥＥＰＲＯＭ（電気的に消去可能でプログラム可能な読み出し専用メモリ）セルからなるアレイを採用した小形形状のファクタカードの形態の不揮発性メモリが用いられている。必ずではないが通常は別個の集積回路チップ上にあるメモリコントローラは、カードが着脱可能に接続されているホストとインターフェイスをとり、カード内のメモリアレイの動作を制御する。一般にそのようなコントローラとして、マイクロプロセッサ、ある種の不揮発性読み出し専用メモリ（ＲＯＭ）、揮発性ランダムアクセスメモリ（ＲＡＭ）、プログラミング中およびデータ読み出し中にデータがコントローラを通過するとデータの誤り訂正符号（ＥＣＣ）を計算する回路をはじめとする１つ以上の特殊回路などが挙げられる。市販されているカードには、コンパクトフラッシュ（登録商標）（ＣＦ）カード、マルチメディアカード（ＭＭＣ）、セキュアデジタル（ＳＤ）カード、スマートメディアカード、パーソナル・タグ（Ｐ−Ｔａｇ）およびメモリスティックカードなどがある。ホストとして、パーソナルコンピュータ、ノートブック形コンピュータ、個人用携帯情報端末（ＰＤＡ）、種々のデータ通信デバイス、デジタルカメラ、携帯電話、携帯用オーディオプレーヤ、自動車音響システム、同種の機器などが挙げられる。メモリカードを実装する以外に、この種のメモリをさまざまなタイプのホストシステムに実装以外の方法で組み込むことができる。
【０００３】
ＮＯＲおよびＮＡＮＤという２つの汎用メモリアレイアーキテクチャが商業用に供されている。一般的なＮＯＲアレイでは、メモリセルは、列方向に延びる隣接するビット線のソース拡散とドレイン拡散との間に接続され、コントロールゲートがセルの行に沿って延びるワード線に接続されている。メモリセルは、ソースとドレインとの間のセルチャネル領域の少なくとも一部分の上方に配置される少なくとも１つの記憶素子を備える。したがって、記憶素子上にプログラムされた電荷レベルによってセルの動作特性が制御され、アドレス指定されたメモリセルに適切な電圧を印加することによってこれを読み出すことができる。そのようなセル、メモリシステム内でのそれらの用途およびそれらの製造方法の例が、米国特許第５，０７０，０３２号（特許文献１）、第５，０９５，３４４号（特許文献２）、第５，３１３，４２１号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、第５，６６１，０５３号（特許文献６）および第６，２２２，７６２号（特許文献７）に記載されている。これら特許ならびに本願で参照されている他のすべての特許、特許出願および他の出版物は、その全体が本願明細書において参照により援用されている。
【０００４】
ＮＡＮＤアレイは、個々のビット線と基準電位との間の１つまたはそれより多い選択トランジスタに接続されてセルの列を形成する、１６または３２などの２以上のメモリセルの直列ストリングを利用する。ワード線は、これら多数の列内の複数のセルにわたって延びている。列内の個々のセルは、ストリングを流れる電流がアドレス指定されたセルに記憶された電荷レベルに依存するように、ストリング内に残存するセルを強くオンに転換することによってプログラミング中に読み出されかつベリファイされる。メモリシステムの一部としてのＮＡＮＤアーキテクチャのアレイおよびその動作の例が、米国特許第５，５７０，３１５号（特許文献８）、第５，７７４，３９７号（特許文献９）、第６，０４６，９３５号（特許文献１０）、第６，５２２，５８０号（特許文献１１）に記載されている。
【０００５】
電流フラッシュＥＥＰＲＯＭアレイの電荷記憶素子は、前に援用されている特許に記載されているように、最も一般的には導電性フローティングゲートであり、一般に、導電的にドープされたポリシリコン材料から形成されている。フラッシュＥＥＰＲＯＭシステムにおいて有用な別のタイプのメモリセルは、導電性フローティングゲートの代わりに非導電性誘電体材料を利用して、不揮発性の態様で電荷を蓄積する。酸化シリコン、窒化シリコンおよび酸化シリコン（「ＯＮＯ」）からなる３層誘電体が、導電性コントロールゲートと、メモリセルチャネル上方の半導電性基板表面との間に挟持されている。セルは、セルチャネルから窒化物へと電子を注入することによってプログラムされ、ここで電子は限定された領域で捕捉されかつ蓄積され、また、窒化物へホットホールを注入することによって消去される。誘電性記憶素子を使用するいくつかの特殊なセル構造およびアレイが、ハラリらの米国公開特許出願第２００３／０１０９０９３号（特許文献１２）に記載されている。
【０００６】
ほとんどの集積回路の応用品でそうであるように、いくつかの集積回路機能を具現化するために必要なシリコン基板領域を縮小させる圧力も、フラッシュＥＦＰＲＯＭアレイとともに存在する。所定の大きさのメモリカードおよび他のタイプのパッケージの記憶容量を増加するか、または容量を増加するとともに寸法を小さくするために、シリコン基板の所定の領域内に記憶可能なデジタルデータ量を増加することが引き続き望まれている。データの記憶密度を増加させる１つの方法は、メモリセルあたりおよび／または記憶ユニットまたは素子あたり、１ビット超のデータを記憶することである。これは、電荷記憶素子の許容電圧範囲のウィンドウを２つよりも多い状態に分割することで達成される。そのような４つの状態を使用することで、各セルが２ビットのデータを記憶することができるようになり、８つの状態が記憶素子あたり３ビットのデータを記憶することができるようになる等々である。フローティングゲートを用いた多状態のフラッシュＥＥＰＲＯＭ構造およびその動作が、米国特許第５，０４３，９４０号（特許文献１３）、第５，１７２，３３８号（特許文献１４）に記載され、誘電形のフローティングゲートを用いた構造については前述した米国公開特許出願第２００３／０１０９０９３号（特許文献１２）に記載されている。米国特許第５，９３０，１６７号（特許文献１５）および第６，４５６，５２８号（特許文献１６）に記載されているように、多状態のメモリアレイの選択部分も、種々の理由のため、２つの状態（バイナリ）で動作されることがある。
【０００７】
典型的なフラッシュＥＥＰＲＯＭアレイのメモリセルは、一括消去される個別のセルブロックに分割される。すなわち、この１ブロックが消去単位であり、同時に消去可能な最小数のセルである。個々のブロックは通常１以上のデータページを記憶する。１ページはプログラミングおよび読み出しの最小単位であるが、異なるサブアレイ、すなわちプレーンで２以上のページのプログラミングや読み出しを同時に行うことも可能である。個々のページは通常１以上のデータセクタを記憶し、このセクタの大きさはホストシステムによって規定される。一例のセクタには、磁気ディスク駆動装置について規定されている標準規格に準拠して５１２バイトのユーザデータと共にユーザデータおよび／またはユーザデータが格納されるブロックに関する数バイトのオーバーヘッド情報を示すある数値が含まれる。このようなメモリは一般に、多数のページで各ブロック内に構成され、各ページは複数セクタのホストデータを格納する。
【０００８】
ユーザデータをプログラムしてメモリアレイの中へ入れ、このメモリアレイからユーザデータを読み出す間の並列度を高めるために、通常このアレイは一般にプレーンと呼ばれるサブアレイに分割される。このプレーンは、並列動作が可能となるようにプレーン自身のデータレジスタおよびその他の回路を備えるため、数個のプレーンまたはすべてのプレーンの各々に対してデータセクタを同時にプログラムしたり、または、データセクタを同時に読み出したりすることができるようになる。単一集積回路上のアレイを物理的に分割してプレーンにすることも可能であるし、あるいは、別個の１以上の集積回路チップから個々のプレーンを形成することも可能である。このようなメモリの実施例が、米国特許第５，７９８，９６８号（特許文献１７）および第５，８９０，１９２号（特許文献１８）に記載されている。
【０００９】
メモリをさらに効率的に管理するために、ブロックを仮想ブロックまたはメタブロックを形成するために一体にリンクさせることも可能である。すなわち、個々のメタブロックが個々のプレーンから１つのブロックを含むように定義される。メタブロックの使用法が、米国特許第６，７６３，４２４号（特許文献１９）に記載されている。この特許は、その全体が本願明細書において参照により援用されている。メタブロックは、データのプログラミングと読み出し用の宛先としてホストの論理ブロックアドレスにより特定される。同様に、メタブロックのすべてのブロックは一括消去される。このような大きなブロックおよび／またはメタブロックを用いて動作するメモリシステム内のコントローラは、ホストから受信した論理ブロックアドレス（ＬＢＡ）およびメモリアレイ内の物理ブロック数（ＰＢＮ）の間での変換を含む複数の機能を実行する。ブロック内の個々のページは典型的に、このブロックアドレス内のオフセット値によって特定される。アドレス変換は、論理ブロック数（ＬＢＮ）および論理ページの中間項の使用を伴うことが多い。
【００１０】
あるメモリシステムでは、物理メモリセルも２つ以上のゾーン (zone) に分類される。ゾーンは、特定の範囲の論理ブロックアドレスをマッピングする物理メモリまたはメモリシステムの区分されたサブセット（対象）とすることもできる。例えば、６４メガバイトのデータを記憶することができるメモリシステムは、ゾーンあたり１６メガバイトを記憶する４つのゾーンに区分できる。次に、論理ブロックアドレスの範囲も４グループに分割され、１つのグループは、４つのゾーンの各々の物理ブロックに割り当てられる。通常の実施例では、論理ブロックアドレスは規制され、論理ブロックアドレスをマッッピングする単一の物理ゾーンの外側に各々のデータが書き込まれることは絶対にない。それぞれがそれ自体でアドレス指定、プログラミングおよび回路の読み出しを行う複数のプレーン（複数のサブアレイ）に分割されるメモリセルアレイでは、各ゾーンが複合プレーンからのブロック、すなわち通常各プレーンからの同数のブロックを含むことが好ましい。ゾーンは、論理から物理への翻訳のようなアドレス管理を簡素化にするために主として用いられ、結果として翻訳テーブルが小さくなり、これらのテーブルを保持するために必要とされるＲＡＭメモリが少なくなり、かつメモリの現在アクティブな領域をアドレスするためのアクセス時間が速くなるものの、それらの制限的な性質のために最適な損耗平均化 (wear leveling)より小さくなる場合がある。
【００１１】
個々のフラッシュＥＥＰＲＯＭセルは、１以上のデータビットを表す電荷量を電荷記憶素子または電荷記憶ユニットの中に蓄積する。記憶素子の電荷レベルはそのメモリセルのしきい値電圧（一般にＶＴとして引用される）を制御し、このしきい値電圧はセルの蓄積状態を読み出す基礎として用いられる。しきい値電圧ウィンドウは一般に複数の範囲に分割され、メモリセルの２以上の蓄積状態の各々の蓄積状態に対して１つの範囲が当てられる。このように、セルは、電圧範囲数に応じて、１ビットのデータを保持または２ビット以上のデータを保持することができる。これらの範囲は、個々のセルの蓄積状態の決定を可能にする基準となる検知レベルを含むガードバンドによって分離される。隣接するメモリセルまたは他の関連づけられたメモリセル、ページまたはブロックで行われる電荷外乱プログラミング動作、読み出し動作または消去動作の結果として、これらの蓄積レベルはしばしばシフトする。したがって、一般に誤り訂正符号（ＥＣＣ）はコントローラによって算出され、ホストデータと一緒に記憶される。ホストデータは、データをベリファイし、必要があれば特定レベルのデータ修正を実行するために、プログラムされて読み出し中に用いられる。また、外乱を引き起こす動作によって、電荷レベルの定義範囲から電荷レベルが完全にシフトされてしまう前に、エラーを含むデータが読み出される電荷レベルの状態範囲の元の中心へシフトする電荷レベルを時折復元できる。データリフレッシュまたはスクラブと称されるこの処理については、米国特許第５，５３２，９６２号（特許文献２０）および第５，９０９，４４９号（特許文献２１）に記載されている。この特許は、その全体が本願明細書において参照により援用されている。
【００１２】
時としてメモリアレイ内のメモリセルが欠陥状態にある場合がある。セルは、製造欠陥のために新しいメモリチップ内で欠陥状態にあるのかもしれないし、あるいは、チップ使用中に欠陥状態となったのかもしれない。使用中にセルが欠陥状態となった場合、セルに対する消去、書き込み、または読み出しができないことによって、この欠陥が検出される場合がある。そのような欠陥に対処するための方法の１つは、メモリ内の欠陥部分に記憶されるはずのデータを別の位置に記憶させることである。欠陥のある位置から置換位置へのデータのそのような再マッピングが、「Non-volatile memory system card with flash erasable sectors of EEPROM cells including a mechanism for substituting defective cells」という米国特許第５，５３５，３２８号（特許文献２２）に記載されている。この特許は、その全体が本願明細書において参照により援用されている。欠陥セルを別の位置に再マッピングすることもできるし、あるいはセクタ全体を別の位置に再マッピングすることもできる。データを欠陥セルから再配置するための別の方法が、「Device and method for defect handling in semi-conductor memory」という米国特許第５，２００，９５９号（特許文献２３）に記載されている。この特許は、その全体が本願明細書において参照により援用されている。メモリアレイのあるブロックで欠陥セルが見つかった場合、ブロック全体のデータをこのように再配置することもできる。
【００１３】
欠陥セルを処理するさらに別の方法が、「Flash EEPROM array data and header file structure 」という米国特許第５，４３８，５７３号（特許文献２４）に記載されている。この特許は、その全体が本願明細書において参照により援用されている。この方法は、欠陥メモリセルに対応するデータビットを行内の次のセルに再配置するというものである。次のビットに対応するビットをその隣のビットに再配置し、それを繰り返すことで、行内のビットを１ビットずつ詰めていく。データが行内に収まるように各行には冗長ビットが設けられている。
【００１４】
欠陥セルは、ユーザによるメモリチップの使用前に通常工場で行われる試験手順中かまたは多くはメモリコントローラによって欠陥が発見される通常の使用中に、数通りの方法で検出できる。工場試験では製造に由来する物理的欠陥が一般に見つかる。そのような試験では、試験用にメモリシステムに接続され、試験終了後に取り外される専用の試験機器が用いられる。欠陥領域は常時再マッピングされる。欠陥は、メモリアレイの各部に対してプログラミング、読み出しおよび消去を試みて、指定された限界内で実施できないセルの有無を確認することによって発見できる。潜在的な欠陥も、その全体が本願明細書において参照により援用されている、「Latent defect handling in EEPROM devices」という米国特許第５，４２８，６２１号（特許文献２５）に記載されているように検出できる。
【００１５】
いくつかの先行技術の設計では、メモリアレイ内の欠陥列を置換するための冗長セル列が設けられている。メモリアレイ内に欠陥がなければ、このような冗長列にデータが記憶されることはない。図１は、先行技術による冗長列の使用例を示す。メモリアレイの試験中にメモリセルが欠陥状態にあることが分かった。欠陥は、汚染、微細加工または何らかの他の原因に由来する。欠陥セル１０１が列１で生じた場合、列１は欠陥状態と見なされ、冗長列Ａにマッピングされる。列１が使用されることがないように、このマッピングは何らかの方法で記録される。一般に、マッピングの記録は、この列が故障状態であることを示すヒューズを溶断することによって行われる。列１に送られたデータはいずれも、再マッピング用でなければ、今度は冗長列Ａに送られる。欠陥セル１０１は置換セル１０３に置換される。また、列１の、欠陥状態でない残り全部のセルも、冗長列Ａ内のセルに置換される。
【００１６】
図２は、図１に示す列置換を実施するためのメモリシステム２００を簡素化した図を示す。試験中、欠陥列の位置を示すためにフラッシュヒューズが溶断される。フラッシュヒューズは、ヒューズとして扱われるフラッシュセルまたはセル群であるが、従来のヒューズと違い、再プログラミング可能とすることができる。フラッシュメモリセルアレイ２２１の非冗長列１つあたり１つのヒューズとすることもできる。メモリシステム２００が開始すると、フラッシュヒューズ２２０が列冗長性制御レジスタ２２２に読み込まれるので、欠陥列の位置およびその置換がレジスタの内容によって示される。ホストがメモリアクセスコマンドを送信すると、アクセス対象の物理的アドレスと、冗長性制御レジスタ２２２内の列アドレスとが比較される。欠陥列が示されると、この欠陥列にアクセスを試みるのではなく、置換列に対してアクセスが行われる。したがって、列冗長性制御レジスタ２２２は、欠陥列へのアクセスが行われないように、置換列アドレスをＹアドレス復号回路２２４に与える。１より多い欠陥列がこのように置換される場合もある。一般に、ある数の列を置換するように、ある数の置換列２２６が設けられる。図１は、（Ｎ＋１）個の非冗長列（列０〜Ｎ）と４つの冗長列（列Ａ〜Ｄ）を示す。ワード線はアレイを列に対して直角に横切って延び、冗長列および非冗長列の両方の上に延在している。
【００１７】
欠陥セルが常に完全に使用不能なセルとは限らず、単に規定の性能範囲外で動作するセルの場合もある。例えば、特定数の電圧パルス後にプログラムされないセルは、さらに多くのパルスが供給されればプログラム可能であったとしても欠陥と見なされることがある。選択される性能範囲によって、発見される欠陥セルの個数が決まる。高い性能範囲を設定することによって全体の性能が向上するかもしれないが（例えば、プログラム時間が削減されるなど）、欠陥数は増加する。低い性能範囲を設定すると欠陥セル数は減少するが、性能が犠牲になる。
【００１８】
前述した図１および２の先行技術の列置換法は、１つまたはそれより多い欠陥セルがあってもメモリアレイを動作可能とするものであるが、いくつかの欠点がある。この技法では、欠陥セルを備えた非冗長列と同じ個数の冗長列、通常は１欠陥あたり１冗長列が必要とされる。冗長列はチップ上の貴重な空間を占有し、チップの生産費を増加させる。設けられる冗長列が多いほど、費用が高くなる。しかし、設けられる冗長列が少なすぎると、いくつかのチップを修復するには冗長列が不十分な場合があり、したがって、チップは使用不能となる。このように、設けられる冗長列が少なすぎると歩留まりが悪くなる場合がある。新しいメモリアレイほどメモリセル数が多く形状が小さい。これにより、メモリアレイ内の欠陥数が増加しがちである。また、より多くのセルが大きなページ内で一緒にプログラムされると、いくつかの低速セルが置換されない場合に、このような低速セルによってプログラミング時間が制限される傾向がある。したがって、新しいメモリシステムほど欠陥セルの置き換えが重要である。
【００１９】
したがって、さらに空間効率の高い欠陥セルマッピング方法が必要とされている。また、そのようなマッピングをさらに効率的に実施する回路を含むメモリシステムも必要とされている。
【特許文献１】米国特許第５，０７０，０３２号
【特許文献２】米国特許第５，０９５，３４４号
【特許文献３】米国特許第５，３１３，４２１号
【特許文献４】米国特許第５，３１５，５４１号
【特許文献５】米国特許第５，３４３，０６３号
【特許文献６】米国特許第５，６６１，０５３号
【特許文献７】米国特許第６，２２２，７６２号
【特許文献８】米国特許第５，５７０，３１５号
【特許文献９】米国特許第５，７７４，３９７号
【特許文献１０】米国特許第６，０４６，９３５号
【特許文献１１】米国特許第６，５２２，５８０号
【特許文献１２】米国公開特許出願第２００３／０１０９０９３号
【特許文献１３】米国特許第５，０４３，９４０号
【特許文献１４】米国特許第５，１７２，３３８号
【特許文献１５】米国特許第５，９３０，１６７号
【特許文献１６】米国特許第６，４５６，５２８号
【特許文献１７】米国特許第５，７９８，９６８号
【特許文献１８】米国特許第５，８９０，１９２号
【特許文献１９】米国特許第６，７６３，４２４号
【特許文献２０】米国特許第５，５３２，９６２号
【特許文献２１】米国特許第５，９０９，４４９号
【特許文献２２】米国特許第５，５３５，３２８号
【特許文献２３】米国特許第５，２００，９５９号
【特許文献２４】米国特許第５，４３８，５７３号
【特許文献２５】米国特許第５，４２８，６２１号
【特許文献２６】米国特許第６，５６０，１４６号
【特許文献２７】米国公開特許出願第２００５／０１４１３８７号
【発明の開示】
【００２０】
再対象化可能なメモリセル冗長法により、複数列に複数の欠陥セルが含まれているときに列全部を冗長列にマッピングするのではなく、欠陥セルを、冗長列内の冗長セルに個々にマッピングすることが可能となる。このように、複数の列内の欠陥セルを同一冗長列にマッピングできる。列内の１つまたはそれより多いセルが欠陥であるに過ぎないのだから、列全体を欠陥と見なす必要はない。これにより、冗長列内の利用可能な空間をさらに効率的に利用できるようになる。
【００２１】
欠陥セルの検出および冗長列内の冗長セルへの欠陥セルのマッピングは、メモリシステムがユーザデータを格納するために使用される前に初期試験および設定動作の一部として実施される。マッピングは一般に恒久的なものであるから、メモリシステムの寿命中、欠陥セルは使用されない状態のままである。欠陥マッピングデータは、メモリアレイ内の欠陥列または欠陥セルの位置を記録し、初期試験または設定中に生成および記憶される。欠陥マッピングデータはフラッシュメモリの一部分または専用メモリに記憶させることができる。
【００２２】
（初期試験または設定後の）メモリシステムの通常動作中、欠陥セルへアクセスしようとする動作は変更され、代わりに置換セルがアクセスされる。列アドレスおよび行アドレスの両方が、そのような変更を生じさせる欠陥セルのアドレスの列および行と対応している必要があるが、先行技術の技法では列アドレスだけが対応していればよい。
【００２３】
個々のセル置換および列置換は、いずれも同一メモリシステム内で同時に実施可能である。一般に、列置換は最初に、全部のメモリセルが欠陥状態であるか、またはしきい値より多い個数のメモリセルが欠陥状態である列に対して実施される。引き続き、残りの非冗長列内の個々のセルを、列全体の置換の必要がなかった冗長列にマッピングできる。セルは、１より多く列全体より少ない中間サイズのグループに置換される場合もある。そのような中間サイズのグループの一例は、直列接続されるＮＡＮＤストリング内のメモリセルによって形成されるグループである。
【００２４】
セル置換法は、メモリアレイに隣接して配置され、メモリアレイと同一チップ上にある回路を用いて実施することもできる。そのような回路は、先行技術のある種の回路と似ているが、行アドレスを再マッピングされた欠陥セルの行アドレスと比較できるようにする追加回路を含んでいる。あるいは、セル置換法は、アクセスされたアドレスと欠陥マッピングデータのアドレスとを比較するメモリコントローラを用いて実施することもできる。そのような技法はハードウェアを変更せずに実施でき、メモリコントローラファームウェアに対する変更しか要しない。
【００２５】
フラッシュメモリはブロック消去可能であるので、セルの消去は個別に行われるのではなく、ブロック単位で行われる。ブロックは一般に複数の列にわたって延びている。ブロックが冗長列および非冗長列の両方にわたって延び、ブロック内の欠陥セルは同一ブロック内の冗長セルにマッピングされる。したがって、論理的に連続したデータを含む冗長セルおよび非冗長セルは一緒に消去される。
【発明を実施するための最良の形態】
【００２６】
図３は、本発明のいくつかの態様を含むメモリシステム３３０を示す。メモリシステム３３０がホスト（図示せず）に接続され、ホストと通信状態にある。一般に、ホストとメモリシステムとの間のこの通信は、標準的なインターフェイスを介して実施される。いくつかの例では、メモリシステム３３０などのメモリシステムが標準的なインターフェイスを有する着脱可能なメモリカードの一部であるので、前述したものをはじめとする規格にしたがう種々のホストに接続できる。別の構成では、メモリシステム３３０などのメモリシステムがホストシステムに埋め込まれているので、恒久的にホストシステムに接続されるようになっている場合もある。
【００２７】
メモリシステム３３０は、ホストから受信したコマンドを受けてメモリアレイ１の動作を制御するコントローラ２０を備える。コントローラ２０は、マイクロプロセッサ、ＲＡＭ、フラッシュ、バッファ、レジスタ、誤り訂正符号（ＥＣＣ）回路、およびメモリシステム３３０を管理するための他の回路を含むこともできる。ホストから受信したデータは、ホスト書き込みコマンドが受信されると、コントローラ２０の指示にしたがってメモリアレイ１に記憶される。例えば、そのようなデータが書き込まれる物理的位置は、一般にコントローラによって決定される。コントローラ２０は、初期設定時にコントローラ２０に搭載されるファームウェアに基づいて動作する。ホストから読み出しコマンドが受信されると、コントローラ２０の指示にしたがってメモリアレイ１からデータが読み出される。一般に、コントローラ２０はホストデータの論理対物理マッピングの記録を保持しているので、ホストによって論理アドレスでデータが識別されれば、メモリアレイ１内の正しい物理アドレスのデータにアクセスできる。
【００２８】
コントローラ２０は、コントローラ２０とメモリアレイ１との間の周辺回路を介してメモリアレイ１と送受信する。周辺回路は、行制御回路３、列制御回路２、データ入出力回路６、状態マシン８およびコマンド回路７を備える。他の周辺回路が用いられる場合もあるが、明確にするために図３には示されていない。状態マシン８は、特定のコマンドがコントローラ２０からコマンド回路７へ送信されると、行制御回路３および列制御回路２へ適切な信号を送出することによってコマンドを実行するように設定されている。状態マシン８は、動作完了時にコマンド回路７へ信号を戻し、さらにコマンド回路７はコントローラ２０に動作が完了した旨を知らせる。コントローラ２０、メモリアレイ１および周辺回路を１つのチップ上に全部一緒に形成することもできる。あるいは、コントローラチップ２１およびメモリアレイチップ２２の間でメモリシステム３３０を分けている破線で示されるように、メモリアレイおよび周辺回路を１つのチップ上に形成し、コントローラを別のチップ上に形成する。
【００２９】
メモリアレイ１は、複数ブロックから構成される複数の消去可能なユニットから作成されている。電荷記憶メモリデバイスのプログラミングは、その電荷記憶素子により多くの電荷を追加することでしか有り得ない。したがって、プログラミング動作前に電荷記憶素子内にある電荷を取り除く（または消去）する必要がある。消去回路（図示せず）は、メモリセルの１つまたはそれより多いブロックを消去するようになっている。ＥＥＰＲＯＭをはじめとする不揮発性メモリは、複数セルからなるアレイ全体、すなわちアレイのかなりのセル群を電気的に一括（すなわち、瞬時に）消去する場合に「フラッシュ」ＥＥＰＲＯＭと呼ばれる。消去されれば、セル群は再プログラム可能となる。一括消去可能なセル群は、１つまたはそれより多いアドレス指定可能な消去単位で構成されていてもよい。消去単位すなわち消去ブロックは通常１以上のデータページを記憶する。１ページはプログラミングおよび読み出しを行う単位であるが、１回の動作で２以上のページのプログラミングまたは読み出しを行うことも可能である。個々のページは通常１以上のデータセクタを記憶し、このセクタのサイズはホストシステムによって規定される。一例は、磁気ディスク駆動装置について規定されている標準規格に準拠した５１２バイトのユーザデータと、ユーザデータおよび／またはユーザデータが格納されるブロックに関する数バイトのオーバーヘッド情報とから成るセクタである。
【００３０】
図４は、複数のブロックを備えたメモリアレイ１の構造を示す。ブロックは最小消去単位である。この例では、メモリアレイは、以下に詳述されるブロック１００を含む１，０２４のブロック（ブロック０〜１，０２３）を有する。しかし、メモリアレイによっては、もっと多くのブロックを備えている場合もある。一括消去され、したがって１つの大きなブロックと見なされるメタブロックを形成するように複数のブロックをリンクさせることもできる。メモリによっては、複数のブロックを複数の平面に配置し、各平面が特定の読み出し／書き込み回路を共有するブロック群となっている場合もある。
【００３１】
図５Ａおよび５Ｂは、本発明の態様を用いるＮＡＮＤメモリアレイ１の構造の例を示す。ブロック１００は、各ストリングに複数のフローティングゲートセルが直列に存在している複数のＮＡＮＤストリング５０ａ，５０ｂ・・・５０ｃを備える。図５Ａに示されていない他のストリングは、５０ｂおよび５０ｃの間にある。図５Ａは、ストリング５０ａ，５０ｂ・・・５０ｃがどのようにリンクされてアレイの一部（ブロック１００）を形成しているかを示す。ビット線５１ａ，５１ｂ・・・５１ｃは垂直に延び、ビット線には複数のストリングが接続されている。１本のビット線に接続されるＮＡＮＤストリングが列を形成する。例えば、ビット線５１ａに接続されるストリング５０ａ，５０ｄ・・・５０ｘは列５５ａを形成し、ビット線５１ｂに接続されるストリング５０ｂ，５０ｅ・・・５０ｙが列５５ｂを形成する。列５５ａおよび５５ｂは非冗長列である。ストリング５０ｃ，５０ｆ・・・５０ｚは、冗長列５５ｃを形成する。示されているように、ブロック１００をはじめとするブロックが複数の列にわたって延びる場合もある。複数ブロックを通って垂直方向に列が延びる場合もある。冗長列は、欠陥がなければ通常データを含まない列である。非冗長列は、それらが配置されているメモリの一部が消去されなければ、通常データを含んでいる。メモリアレイ内に記憶されるデータは、ホストデータ、ＥＣＣデータ、何らかの形態のヘッダデータ、コントローラによって記憶された制御データ、または何らかの他のデータとすることができる。ブロックにわたって水平方向にワード線が延びている。ソース線もブロックにわたって延び、ＮＡＮＤストリングの端部に接続する。ワード線で接続される一組のセルをメモリアレイ行と考えることもできる。ブロック１００は、ワード線で接続されたＮＡＮＤストリング５０ａ，５０ｂ・・・５０ｃで形成されている。ブロック１００のセルは一括消去されるものであり、個別に消去可能ではない。
【００３２】
図５Ｂは、ＮＡＮＤストリングに編制されたメモリセルのストリング５０ａを概略的に示すものである。ＮＡＮＤストリング５０ａは、そのソースおよびドレインによってをデイジーチェーン接続された一連のメモリトランジスタＭ１，Ｍ２，・・・Ｍｎ（ｎ＝４，８，１６，またはそれより大きい）から構成されている。一対の選択トランジスタＳ１，Ｓ２は、ＮＡＮＤストリングのソース端末５４およびドレイン端末５６を介した、ストリング５０ａとメモリアレイの残り部分との接続を制御する。メモリアレイ内では、ソース選択トランジスタＳ１がオンに転換されると、ソース端末がソース線に接続される。同様に、ドレイン選択トランジスタＳ２がオンに転換されると、ＮＡＮＤストリングのドレイン端末がメモリアレイのビット線に接続される。このデイジーチェーン接続内の各メモリトランジスタは、目的のメモリ状態を表すように所定数の電荷を蓄積する電荷記憶素子を備えている。各メモリトランジスタのコントロールゲートは読み出しおよび書き込み動作を制御する。選択トランジスタＳ１，Ｓ２のそれぞれのコントロールゲートは、そのソース端末５４およびドレイン端末５６を介してＮＡＮＤへのアクセスをそれぞれ制御する。
【００３３】
ＮＡＮＤストリング内のアドレス指定されたメモリトランジスタがプログラミング中に読み出されてベリファイされるとき、そのコントロールゲートに適切な電圧が供給される。同時に、ＮＡＮＤストリング内のアドレス指定されなかった残りのメモリトランジスタは、そのコントロールゲート上に十分な電圧を印加することによってオンに転換される。このように、個々のメモリトランジスタのソースからＮＡＮＤストリングのソース端末５４への導電経路が効率的に作成され、同様に、個々のメモリトランジスタのドレインの場合、ストリングのドレイン端末５６への導電経路が効率的に作成される。ブロック１００は、メモリアレイの冗長列および非冗長列の両方にわたって延びている。ブロック１００内の欠陥セルは、やはりブロック１００内にある冗長セルにマッピングすることができる。
【００３４】
図６は、本発明の実施形態による冗長列のマッピングを示す。先行技術の冗長列とは異なり、図６の冗長列Ｂはメモリアレイ６００の２以上の非冗長列（列２および３）からマッピングされたデータを含んでいる。列２内の第１の欠陥セル６０２は、冗長列Ｂ内の冗長セル６０４にマッピングされる。列３内の第２の欠陥セル６０６は、冗長列Ｂ内の別の冗長セル６０８にマッピングされる。このように、１つの冗長列（列Ｂ）が、メモリアレイ６００内の異なる２つの非冗長列（列２および列３）のデータを格納するために使用される。すなわち、１つの冗長列を用いてメモリアレイ内の複数の欠陥を修復できる。これは、メモリアレイ内の各欠陥ごとに冗長列全体を用いていた先行技術の技法よりはるかに効率的である。示されている実施形態では、列内に欠陥が見つかったときに、列の全てのセルをマッピングするのではなく、行ごとにセルをマッピングする。したがって、欠陥セル６０２，６０６だけを冗長列Ｂにマッピングすればよい。列２および３内の、欠陥状態にない他のセルは、冗長列Ｂにマッピングされない。
【００３５】
欠陥セルは、同一行内にある冗長列のセルにマッピングされる。これは、欠陥セルおよび欠陥セルに置き換わる冗長セルがワード線を共有していることを意味する。この技法では、冗長列にマッピングできるのは、ワード線に沿った１つの欠陥セルだけである。しかし、１より多い冗長列を利用できれば、行沿いの各欠陥を別の冗長列にマッピングすることができ、したがって、行内の許容欠陥数と利用可能な冗長列数とが同数であってもよい。例えば、図６は、列１内の欠陥セル６１０を示す。欠陥セル６１０および列２内の欠陥セル６０２は、いずれも行６１２内にある。冗長列Ｂ内のセル６０４がセル６０２のデータのために用いられるため、欠陥セル６１０は冗長列Ｃ内の冗長セル６１４にマッピングされる。図６の冗長列マッピング法は、図５Ａおよび５Ｂに示されるようなＮＡＮＤ構造を有するかまたはＮＯＲ構造もしくは他の構造を有するメモリアレイで実施できる。
【００３６】
複数の列からマッピングされたデータを有する冗長列のほかに、従来のように作用する別の冗長列もある。これらの列は、非冗長列全体と置き換わるため、非冗長列のすべてのセルが、冗長列のセルに置換される。これは、非冗長列が欠陥状態にあると考えられる場合に行うことができる。これは、列内の全部のセルが欠陥状態にある（読み出し不能）ため、または、列内のしきい値を超える個数のセルが欠陥状態にあるために起こり得る事態である。例えば、図６は、置換列となる冗長列Ａにマッピングされた欠陥のある非冗長列０を示す。
【００３７】
冗長セルへの欠陥セルのマッピング（および冗長列への欠陥列のマッピング）は、初期試験または設定動作の一部として行われてもよいし、既にユーザデータがメモリシステムに格納された後にあとから行われてもよい。いくつかの例では、メモリシステムが販売または使用される前に一般に工場で実施される初期試験および設定動作中の再マッピングのためだけに冗長列が使用される。後で発生したり、後で発見されたりする欠陥は、他の方法で対処できる。初期試験および設定中の再マッピングは恒久的なものであり、したがって、この再マッピングは、ヒューズを使用するなど不可逆的な方法で記録される。
【００３８】
図６に示される再配置は、単一ビットまたは列全体によるものであるが、他の置換単位も可能である。例えば、図５Ａおよび５Ｂに示されるようなＮＡＮＤメモリでは、ストリングに欠陥メモリセルが含まれている場合には、セルのストリングを置換することが便利な場合がある。したがって、例えば、図５Ａのストリング５０ａが欠陥セルを含んでいる場合、ビット線５１ａに接続されているストリング５０ｄをはじめとする他のストリングをマッピングするのではなく、ストリング５０ｃと置換することもできる。
【００３９】
図７は、本発明の実施形態によるメモリアレイに対する初期試験および設定動作のフローチャートを示す。示されているこの試験および設定は、メモリアレイに接続される試験機器を用いて、メモリアレイの製造後であるがホストと一緒に使用される前に実施される。このメモリアレイは一般に、コントローラおよび他の回路とは別個に試験される。カードレベル試験を実施してもよいが、カードレベル試験は一般にメモリアレイ内の欠陥を示さない。最初に、７２０で、メモリアレイ内の欠陥セルの有無を判断する試験が行われる。これは、メモリアレイに試験データをプログラムした後、それを再び読み出すことによって行うことができる。所定の時間内にプログラムできない場合、セルが欠陥状態にあると考えることができる。セルから再び読み出されたデータと、セルに書き込まれたデータとが同じでない場合、セルが欠陥状態にあると考えることができる。セルが消去動作中の所定の時間内に消去された状態に達しない場合、セルに欠陥状態にあると考えられる。あるいは漏れ電流を測定して欠陥セルを特定してもよいし、いずれかの他の欠陥セルを特定する手段を用いてもよい。メモリアレイ内の全部の欠陥セルの位置を突き止めるために、欠陥セルについてメモリアレイ全体を試験することもできる。次に、７２２で、メモリアレイのいずれかの列の欠陥セル数がしきい値を超えていないかどうかの判断が行われる。ある列の欠陥セル数がしきい値より大きければ、７２４で、その列全体が冗長列に置換される。これは、先行技術の列置換と同様である。一例において、しきい値は列内のセル数と同数とする。この場合、列内の全部のセルが欠陥状態にある場合にのみ、列全体が置換される。列内の全セルよりも少ない個数のセルが欠陥状態にある場合には、欠陥状態にあるセルが個々に置換される。欠陥列のマッピング後、７２６で、個々の欠陥セルが１つまたはそれより多い欠陥列内の冗長セルへマッピングされる。このようにして、１つの冗長列が、複数の非冗長列からマッピングされたデータを含むことができる。７２８で、冗長セルへの欠陥セルのマッピングが恒久的に記録され、これにより将来の使用に向けた情報がメモリアレイに残る。そのような欠陥マッピングデータを恒久的に記録する方法の１つは、欠陥メモリセルおよびそれらの置換物の位置を示すヒューズまたはアンチヒューズを用いることである。欠陥マッピングデータを恒久的に記録する別の方法は、そのようなデータの格納に特化され、あとから消去されることがないように設定された不揮発性メモリの一部分にデータを格納することである。これは、ハードウェアまたはソフトウェアを介して行うことができる。欠陥マッピングデータを恒久的に記憶する他の方法を用いることも可能である。
【００４０】
図８は、本発明の態様を含む、フラッシュメモリセルアレイ８４３を備えたメモリシステム８４１の一例を示す。フラッシュヒューズ８４０（レーザヒューズまたはいずれか同等の構造物を用いてもよい）は特定の先行技術システムとして存在している。フラッシュヒューズ８４０に記憶されている欠陥マッピングデータは、最初に、行冗長性制御レジスタ８４２にロードされる。行冗長性制御レジスタ８４２は、行アドレスレジスタ８４４からの入力を備える。この入力により、読み出されるべき次の行の行アドレスを行冗長性制御レジスタ８４２に転送することが可能となる。行内の欠陥の有無を判断するために、行アドレスと、（フラッシュヒューズからロードされた）行冗長性制御レジスタ８４２内の行アドレスとが比較される。行アドレスが、行冗長性制御レジスタ８４２内の行アドレスと同じでない場合、アドレス指定された行内に欠陥セルは存在せず、冗長列８４４にアクセスせずにデフォルトの列アドレスを用いてこの行にアクセスできる。行アドレスレジスタ８４４の行アドレスと行冗長性制御レジスタ８４２内の行アドレスが一致している場合、このことは列冗長性制御レジスタ８４６に通知され、列冗長性制御レジスタ８４２は、アドレス指定された行内に欠陥を含む非冗長列ではなく、アクセスされるべき冗長列を突き止める。この列のＹ−アドレス復号回路８４８に与えられる列アドレスは冗長列を示すものであって、欠陥セルを含む非冗長列を示すものではない。したがって、冗長列に対するアクセスは行ごとに行われるが、先行技術では、アクセスは行アドレスと無関係であった。本願では、行アドレスおよび列アドレスの両方が、記録された欠陥位置と一致していなくてはならないが、先行技術では、列アドレスだけが一致していれば良かった。この行ごとのマッピング法は置換法だけで行うこともできるし、図６に示される列置換法と組み合わせて実行することもできる。これらの技法は、欠陥セル数または欠陥列数が予め定められた数より多い場合の全ブロック置換など、メモリアレイの各部を置換するための他の技法と組み合わせてもよい。
【００４１】
前述した置換法を実施するのに必要なハードウェアを、メモリアレイと同じチップ上に形成される周辺回路に含むこともできる。列冗長法を実施するために用いられるハードウェアの例は、いずれもその全体が本願明細書において参照により援用されている、米国特許第６，５６０，１４６号（特許文献２６）および「Flexible and area efficient column redundancy for flash memories」という米国公開特許出願第２００５／０１４１３８７号（特許文献２７）に記載されている。米国公開特許出願第２００５／０１４１３８７号（特許文献２７）に示されている回路は、行アドレスを受信し、この行アドレスと再マッピングされるセルを有する行の記憶アドレスとを比較する回路を追加することによって、メモリシステム８４１のような再対象化可能なメモリセル冗長法を実施するように構成することもできる。
【００４２】
図９は、本発明によるメモリシステム９６０の別の例を示す。フラッシュメモリデバイス９６４に接続された外部メモリシステムコントローラ９６２が示されている。これは、図３に示されている例と同様である。ここでは、外部フラッシュメモリバス９６６によって外部メモリシステムコントローラ９６２がフラッシュメモリデバイス９６４に接続されている。一般に、外部メモリシステムコントローラ９６２およびフラッシュメモリデバイス９６４は別々のチップ上に形成される。外部メモリシステムコントローラ９６２は、中央処理装置（ＣＰＵ）すなわちマイクロプロセッサ９６８と、ランダムアクセスメモリ（ＲＡＭ）とすることもできるコントローラメモリ９７０とを備える。外部メモリシステムコントローラ９６２がオンに転換されると、欠陥マッピングデータをコントローラメモリ９７０にロードできる。あるいは、欠陥マッピングデータを保持するために不揮発性ＲＡＭを用いることもできる。メモリシステム９６０内で、フラッシュヒューズ９７０からの欠陥マッピングデータがコントローラメモリ９７０にロードされる。あるいは、欠陥マッピングデータはいずれか他の適切な位置に格納される場合もある。外部メモリシステムコントローラ９６２は、欠陥の位置と、アクセス対象のデータの物理的アドレスとを比較する。アクセス対象のデータの行および列のアドレスと欠陥位置の行および列との両者間に一致が認められれば、外部メモリシステムコントローラ９６２はフラッシュメモリデバイス９６４へ、欠陥セルのある列ではなく冗長列９７２のうちの１つを指定するアクセスコマンドを送る。次いで、状態マシン９７４が列冗長性制御レジスタ９７６に、欠陥セルのある列ではなく冗長列をＹ−アドレス復号回路９７８に通知させる。図８のメモリシステム８４１では専用ハードウェアによって実施される機能は、このようにして、図９の外部メモリシステムによって実施される。この例は、ほとんどのメモリシステムにはメモリシステムを管理するための外部メモリシステムコントローラがすでに設けられているのでハードウェアを変更する必要がないため、実施しやすいという利点がある。しかし、この方法は遅くなる可能性があり、メモリアレイチップ上の専用回路でこれらの機能が実施される場合よりもメモリシステム９６０の処理を遅くさせる余計な負担を外部メモリシステムコントローラ９６２および外部フラッシュメモリバス９６６に課す。
【００４３】
前述した技法では、欠陥セルの１ビット（または数ビット）のデータが、（同一ワード線に接続された）同一行内の冗長セルに再配置される。多くのメモリ設計では、ブロックは１つまたはそれより多いワード線に沿って延びている。したがって、行内または行群内のセルが一括消去される。本発明の一実施形態では、ワード線で接続された非冗長セルおよび冗長セルを含むようにブロックが延びている。このブロック内の欠陥セルが、同一ブロック内の冗長セルに再マッピングされる。したがって、非冗長セルが消去されるとき、非冗長セルから冗長列の冗長セルへ再マッピングされたデータも消去される。これは、冗長セル内のデータが使われなくなったときにトラッキングするための別のデータ管理構造が不要であることを意味する。非冗長セルと冗長セルの両方が一緒に消去されるので、両者ともに消去された状態に戻され、何ら別の操作を行わずに新しいデータをすぐに受け取ることができる。
【００４４】
本発明の様々な態様を特定の実施形態に関連して説明してきたが、本発明は添付の特許請求の範囲の全範囲内においてその権利が保護されるべきであることが理解できよう。
【図面の簡単な説明】
【００４５】
【図１】先行技術の列置換法を示す。
【図２】図１の列置換法を実施するための先行技術のメモリアレイおよび周辺回路を示す。
【図３】本発明のいくつかの態様を支援するメモリシステムを示す。
【図４】図３のメモリシステムのメモリアレイのブロック構造を示す。
【図５Ａ】ワード線およびビット線によって接続された複数のＮＡＮＤストリングを有する図４のブロック１００の構造を示す。
【図５Ｂ】図５ＡのＮＡＮＤストリングのさらに詳細な図を示す。
【図６】本発明の実施形態による冗長セルおよび冗長列の再マッピングの例を示す。
【図７】図６に示されているような冗長セルおよび冗長列の再マッピング法を実施するための試験および設定動作のフローチャートを示す。
【図８】図６のもののような冗長セルおよび冗長列の再マッピング法を実施するために用いられる回路のブロック図を示す。
【図９】図６のもののような冗長セルおよび冗長列の再マッピング法を実施するために用いられるハードウェアのブロック図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成20年9月2日(2008.9.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
図３は、本発明のいくつかの態様を含むメモリシステム３３０を示す。メモリシステム３３０がホスト（図示せず）に接続され、ホストと通信状態にある。一般に、ホストとメモリシステムとの間のこの通信は、標準的なインターフェイスを介して実施される。いくつかの例では、メモリシステム３３０などのメモリシステムが標準的なインターフェイスを有する着脱可能なメモリカードの一部であるので、ホストのための規格というよりもむしろ本願明細書に記載されているメモリカードタイプのための規格にしたがう種々のホストに接続できる。別の構成では、メモリシステム３３０などのメモリシステムがホストシステムに埋め込まれているので、恒久的にホストシステムに接続されるようになっている場合もある。
【国際調査報告】
2009515289.tif 000013
2009515289.tif 000014