(57)【要約】  電気回路基板を光ファイバに接続するための光学有効集積回路（ＩＣ）パッケージが提示される。ＩＣパッケージは、光ファイバと予め整列されたレーザを有するＯＳＡを備える。ＯＳＡは、マイクロチップに接続するための標準電気的インターフェースと、光ファイバに接続するための標準光学的インターフェースとを更に備える。また、光コネクタ及びケーブルを集積回路パッケージに接続するための一連の機械的概念が提示され、シングル光ファイバフェルール、ＭＴ−ＲＪタイプの光フェルール、及び２−Ｄ  ＭＴタイプの光フェルールのようなあらゆるタイプの光コネクタに応用することができる。【選択図】図８ｂ
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【特許請求の範囲】
【請求項１】
電気回路基板を光ファイバに接続するための光学有効集積回路パッケージであって、
ａ．ユーザ定義のマイクロチップと、
ｂ．前記マイクロチップと前記電気回路基板との間に信号をルーティングするための電気接続部を含む基板と、
ｃ．前記光ファイバと予め整列されたレーザを有する光学サブアセンブリ（ＯＳＡ）と、
を備え、
前記ＯＳＡが、該ＯＳＡを前記マイクロチップに接続する標準電気的インターフェースと、前記光ファイバに接続するための標準光学的インターフェースとを更に含み、これによって前記ＯＳＡが、前記光ファイバに光学的に接続された前記レーザに前記マイクロチップを接続する、
ことを特徴とするパッケージ。
【請求項２】
前記標準電気的インターフェースが、ワイヤボンディング又はフリップチップのための金パッドを含む、
請求項１に記載のパッケージ。
【請求項３】
前記マイクロチップ及び基板を接続するワイヤボンディングを更に含む、
請求項２に記載のパッケージ。
【請求項４】
前記標準光学的インターフェースが、高精密成形及びアラインメントダウエルピンを組み込む機械的伝送（ＭＴ）マルチファイバ光フェルールを含む、
請求項１に記載のパッケージ。
【請求項５】
前記基板に固定され、且つ前記ユーザ定義のマイクロチップが配置された第１のゾーンと、前記ＯＳＡが配置された第２のゾーンとを有するハウジングを更に含む、
ことを特徴とする請求項１に記載のパッケージ。
【請求項６】
前記マイクロチップ及び前記ワイヤボンディングを覆うグロブトップ封入エポキシ樹脂を更に含む、
請求項５に記載のパッケージ。
【請求項７】
前記基板が更に、前記電気回路基板に接続するための半田ボールを更に含む、請求項１に記載のパッケージ。
【請求項８】
電気回路基板を光ファイバに接続するための光学有効集積回路パッケージであって、
ａ．アンダーフィルを備えた微小半田ボールを用いてｃｏｎｔｒｏｌｌｅｄ  ｃｏｌｌａｐｓｅ  ｃｈｉｐ  ｃｏｎｎｅｃｔ（Ｃ４）されたユーザ定義のマイクロチップと、
ｂ．前記マイクロチップと前記電気回路基板との間に信号をルーティングするための電気接続部を含む基板と、
ｃ．前記マイクロチップの上にハウジングを作成するための鋳造体又は封入体と、
ｄ．前記光ファイバと予め整列されたレーザを有する光学サブアセンブリ（ＯＳＡ）と、
を備え、
前記ＯＳＡが更に、該ＯＳＡを前記マイクロチップに接続する標準電気的インターフェースと、前記光ファイバに接続するための標準光学的インターフェースとを更に含み、これによって前記ＯＳＡが、前記光ファイバに光学的に接続された前記レーザに前記マイクロチップを接続する、
ことを特徴とするパッケージ。
【請求項９】
光コネクタと混成光学有効集積回路パッケージの光学ポートとの間の接続を固定するための嵌合クリップであって、前記光コネクタが、光ケーブルを取り付ける光ケーブル端部と前記光ケーブル端部の反対側にあるコネクタ端部とを有し、前記嵌合クリップが、
ａ．前記光ケーブルの通過を許容する開口部を含む、前記光コネクタを実質的に覆うためのカバーと、
ｂ．前記カバーから延びて前記光ケーブル端部に対して力を加えるためのＳ字形湾曲特徴部と、
ｃ．前記光コネクタのコネクタ端部の方向に前記カバーから延びて、前記嵌合クリップ及び前記光コネクタによって形成されたアセンブリを前記光学ポートに固定するためのフック形特徴部と、
を備え、
嵌合クリップ／光コネクタアセンブリの固定において、前記フック形特徴部が、前記混成光学有効集積回路パッケージの内部のノッチと前記光学ポート上の突起部との少なくとも１つに相互作用する、
ことを特徴とする嵌合クリップ。
【請求項１０】
前記カバーから延びて、前記光学ポートへの固定において前記嵌合クリップを扱うための翼型特徴部を更に含む、
ことを特徴とする請求項１０に記載の嵌合クリップ。
【請求項１１】
光コネクタと混成光学有効集積回路パッケージの光学ポートとの間の接続を固定するため嵌合クリップを用いる方法であって、
ａ．フック形特徴部が延びた嵌合クリップを準備する段階と、
ｂ．前記嵌合クリップ内に前記光コネクタを挿入し、これによって嵌合クリップ／光コネクタアセンブリを形成する段階と、
ｃ．前記フック形特徴部と前記混成光学有効集積回路パッケージの内部のノッチ及び前記光学ポート上の突起部の少なくとも１つとの間の相互作用を用いて、前記光学ポートに前記嵌合クリップ／光コネクタアセンブリを固定する段階と、
を含む方法。
【請求項１２】
光ファイバに電気回路基板を接続するためのパッケージを組み立てる方法であって、
ユーザ定義のマイクロチップと電気回路基板との間に信号をルーティングするための電気接続部を含む基板を準備する段階と、
前記光ファイバと予め整列されたレーザを有する光学サブアセンブリ（ＯＳＡ）を準備する段階と、
を含み、
前記ＯＳＡが、該ＯＳＡを前記ユーザ定義のマイクロチップに接続する標準電気的インターフェースと、前記光ファイバに接続するための標準光学的インターフェースとを更に含み、
前記方法が更に、
前記マイクロチップを挿入するための第１のゾーンと前記ＯＳＡを挿入するための第２のゾーンとを含むボックスハウジングを準備する段階と、
前記基板の上部に前記ハウジングを取り付ける段階と、
前記標準電気的インターフェースが前記第１のゾーン内に突出し始めるまで前記第２のゾーンを通って横方向に前記ＯＳＡを摺動する段階と、
を含む方法。
【請求項１３】
前記取り付け段階が、前記基板に前記ハウジングを積層する段階を含む、
請求項１２に記載の方法。
【請求項１４】
前記ＯＳＡの下面を前記ハウジングに接合する段階を更に含む、
請求項１２に記載の方法。
【請求項１５】
エポキシ樹脂を用いて前記第２のゾーンにおいて前記ＯＳＡの周りの空きスペースを充填する段階を更に含む、
請求項１４に記載の方法。
【請求項１６】
導電性エポキシ樹脂を用いて前記第１のゾーンにおいて前記ユーザ定義のマイクロチップを固定する段階を更に含む、
請求項１２に記載の方法。
【請求項１７】
前記ユーザ定義のマイクロチップを前記ＯＳＡの標準電気的インターフェースに、及び前記基板の電気接続にワイヤボンディングする段階を更に含む、
請求項１６に記載の方法。
【請求項１８】
前記ユーザ定義のマイクロチップ及び前記ワイヤボンディングによって形成されたワイヤボンドをエポキシ樹脂で覆う段階を更に含む、
請求項１７に記載の方法。
【請求項１９】
前記基板の電気回路基板上に半田ボールを配置する段階を更に含む、
請求項１８に記載の方法。
【請求項２０】
前記パッケージをＰＣＢ上に取り付ける段階を更に含む、
請求項１９に記載の方法。
【請求項２１】
光ファイバに電気回路基板を接続するためのパッケージを組み立てる方法であって、
ユーザ定義のマイクロチップと電気回路基板との間に信号をルーティングするための電気接続部を含み且つ半田パッドを含む基板を準備する段階と、
前記光ファイバと予め整列されたレーザを有する光学サブアセンブリ（ＯＳＡ）を準備する段階と、
を含み、
前記ＯＳＡが、該ＯＳＡをユーザ定義のマイクロチップに接続する標準電気的インターフェースと、前記光ファイバに接続するための標準光学的インターフェースとを更に含み、
前記方法が更に、
前記標準電気的インターフェースを前記基板の電気接続部と整列させることによって前記基板上に前記ＯＳＡを接続する段階と、
微小半田ボールを用いて前記ユーザ定義のマイクロチップを前記半田パッドに接続する段階と、
前記ユーザ定義のマイクロチップ及び前記ＯＳＡをハウジングで封入する段階と、
を含む方法。
【請求項２２】
前記接続段階が、前記ユーザ定義のマイクロチップをエポキシ樹脂でアンダーフィルする段階を含む、
請求項２１に記載の方法。
【請求項２３】
前記半田ボールで前記基板の下面を覆う段階を更に含む、
請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、超高速光インターコネクション用途のための集積回路（ＩＣ）パッケージの分野に関する。
【背景技術】
【０００２】
集積回路（又はマイクロチップ）と外部との間のデータの効率的な伝送は、信号データ転送速度及び信号数が電気的技術の物理的限界に達した過去数年にわたって、ＩＣパッケージ製造業者にとっては真剣に取り組まれるべきエンジニアリングの焦点になっている。
【０００３】
ボール・グリッド・アレイ（ＢＧＡ）パッケージのような典型的な業界標準ＩＣパッケージは、最先端マイクロチップ設計者からのデータ転送速度及びピン配列の要求に遅れずに対応できていたが、消費電力問題が高まりつつある中で、密度及びデータ転送速度に対するより厳しい一連の基準に常に直面している。このことは、外部からより多くのデータを引き出さなければならないマルチプロセッサ・マイクロチップアーキテクチャが好まれる傾向があることにより一層深刻になっている。
【０００４】
情報通信及びネットワーク業界において光インターコネクションに向かう傾向は、距離とデータ転送速度との間のトレードオフに基づいてきた。データ転送速度が増大するにつれて、高速の信号が劣化しないように光ファイバを銅線と置き換えていた（同じ物理的距離とした場合）。「ファイバーツーチップ」の概念を呼び起こしたのがこの傾向であり、ここではマイクロチップと外部との間の超高速電気信号が光信号に置き換えられる。よって、速度及び密度の両方の課題は、マイクロチップが全電気プロセッシングユニットとして生き残り、光ファイバをマイクロチップとの間の最終的な高速データ管路とすることができることによって次の１０年に対処することができる。
【０００５】
電気パッケージ内の光ファイバとの間で発光デバイスが結合されている多くの実施例がある。ＮＥＣ  ＣｏｒｐｏｒａｔｉｏｎのＰｈｏｔｏｎｉｃ  ａｎｄ  Ｗｉｒｅｌｅｓｓ  Ｄｅｖｉｃｅ  Ｒｅｓｅａｒｃｈ  Ｌａｂｏｒａｔｏｒｉｅｓによって行われ、且つ米国特許第６，９０１，１８５号のような特許で説明されている研究では、小型光モジュールのための光信号を配向し制御する独自の方法を示している。米国特許第２００２／０１９６９９７号のような特許出願においてＩｎｔｅｌ  Ｃｏｒｐｏｒａｔｉｏｎが記載しているような代替の方法では、同じパッケージ内部のマイクロチップにレーザを組み込む高度に統合化された方法を示す。光をマイクロチップ自体に配向する他のより積極的な手段は、Ｌｕｘｔｅｒａ  Ｉｎｃ．によって実証されており、これらの技術の一部は、米国特許出願第２００４／０１５６５９０号で示されている。この技術は、シリコン自体内部の変調効果を利用して、直接プロセッシングチップから光の光学パルスを生成する。しかしながら、これらの技術のいずれもが、半導体市場向けのモジュール性及び業界標準フォームファクタの問題に適切に対処していない。これらの競合する技術の殆どは、高度な垂直集積アセンブリ技術に依存しており、ここでは、光学的インターフェースは、電気信号と光信号との間を変換するタスクに極めて特定された最終パッケージをもたらすマイクロフリップチップ及び精密ピックアンドプレースアラインメントを含む、アラインメントステップの複数の層によって決まる。マイクロプロセッサ又はスイッチのようなユーザ定義のマイクロチップは、同じパッケージ内の光／電気又は電気／光コンバータモジュールと直接一緒に配置するようには対応されていない。これらの技術はまた、光学有効（optically-enabled）パッケージを提供するように集積回路パッケージアセンブリハウスの技術的な高度化に依存するところが大きい。
【０００６】
光学素子を同じパッケージ内でマイクロチップの計算能力と併合し、性能及びアセンブリ方法の両方の点で他の標準パッケージの基準全てにパッケージを適合させることができれば、コンピュータ相互接続性の前進が可能になる。
【０００７】
加えて、光ファイバコネクタの標準化及び製品開発の両方における極めて大量の作業が、過去数十年にわたって行われてきた。光ファイバと他の光ファイバとの機械的アラインメント、又は恒久的接続及び取り外し可能な接続のための光電子モジュールに用いる多数の方法が考案されている。この努力により、標準マルチモード及びシングルモード光ファイバ並びにプラスチック光ファイバ及び特殊光ファイバ用の様々な標準光コネクタタイプ及び光学ハウジングに発展した。これはまた、密度改善並びに発光及び受光素子の１次元及び２次元配列のアラインメントに向けた標準タイプのマルチファイバ光コネクタをもたらした。標準光コネクタハウジングの実施例は、ＬＣ、ＦＣ、ＳＣ、及び（とりわけ）ＭＰＯである。これらのコネクタは通常、ジルコニアフェルール又は微小成形プラスチックフェルールのような光ファイバを含む、少なくとも１つの精密加工又は精密成形部品を使用する。精密部品は通常、一方端が研磨され、光ファイバの先端を平坦にし（但し、丸みがあるか、又は傾斜角をもつ場合がある）、最大量の光を光ファイバ内外に結合可能にすることを確保する。この精密部品を囲むコネクタハウジングは、通常、光ファイバを理想的位置に配向するのを助けるために、ネジ付きバレル、プラスチックスナップもしくはクリップ、又はバネ付勢「浮動」アセンブリのようなアタッチメント機構を有する。コネクタが嵌合される光電子モジュール又は受動的光アダプタ上の嵌合ハウジングは通常、精密加工中空バレル又は一連の精密成形ダウエルピン孔のような、相補的な特徴部のセットを有することになる。ハウジング又はアダプタはまた、コネクタハウジングが留め金止め又はネジ止めされるネジ孔、プラスチックノッチもしくは溝、又はプラスチック内側アダプタのような機械的アタッチメントの相補的なセットを有することになる。この留め金機構は、多くの場合、バネ付勢（何らかの方法で、すなわち実際のコイルバネ、バネ鋼、或いは圧縮性プラスチック又はゴムのいずれかを用いる）であり、光ファイバと光電子モジュール又は他の光ファイバとの間に正の嵌合力をもたらす。この力は、２つの光ファイバ間に一定の光結合を維持すると同時に、他の方法でインターフェースに浸透する可能性があるデブリからある程度保護するのに用いられる。
【０００８】
殆どの光コネクタは、光ファイバケーブルの端部上の単一の完全なコネクタアセンブリとして、精密光学部品（ジルコニアフェルール又は微小成形プラスチックフェルール）及び機械的アタッチメント機構の両方を含む。しかしながら、精密光学部品から独立して提供される幾つかの機械的アタッチメント機構がある。これらの「外部」クリップの実施例は、マルチファイバ光接続機構の実施例として「Ｃｏｎｎｅｃｔｉｏｎ  Ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  ａｎ  Ｏｐｔｉｃａｌ  Ｗａｖｅｇｕｉｄｅ  Ｄｅｖｉｃｅ  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｆａｂｒｉｃａｔｉｎｇ  ｔｈｅ  Ｓａｍｅ」の名称のＫａｎｄａ他による米国特許第５，７２１，７９８号、及びシングル光ファイバ接続機構の実施例として「Ｆｉｂｅｒ  Ｏｐｔｉｃ  Ｃｏｎｎｅｃｔｏｒ」の名称のＣａｒｏｎによる米国特許第４，７４１，５９０号において見出すことができる。
【０００９】
これに加えて、光ファイバがレーザ又は光検出器と整列されるように、光ファイバケーブルを光電子モジュールと嵌合可能にするコネクタハウジングの様々な実施例がある。このようなハウジングの最も注目すべき実施例は、ＳＦＰ、ＸＦＰ及びＸＡＮＰＡＫ送受信機フォームファクタなどの標準光学送受信機製品であり、すなわち、これらの部品は、デュアルＬＣ終端光ファイバケーブルに整列する。この実施例は、Ｆｉｎｉｓａｒ  Ｉｎｃ．（ｈｔｔｐ：／／ｗｗｗ．ｆｉｎｉｓａｒ．ｃｏｍ）、Ｂｏｏｋｈａｍ（ｈｔｔｐ：／／ｗｗｗ．ｂｏｏｋｈａｍ．ｃｏｍ／）、及びＩｎｔｅｌ（ｈｔｔｐ：／／ｗｗｗ．ｉｎｔｅｌ．ｃｏｍ／ｄｅｓｉｇｎ／ｎｅｔｗｏｒｋ／ｐｒｏｄｕｃｔｓ／ｏｐｔｉｃａｌ／ｌｃ  ｔｒａｎｓｃｅｉｖｅｒｓ．ｈｔｍ）などの会社が提供する製品として見出すことができる。
【００１０】
より高速データ転送速度及び大きな総帯域幅に対する要求は、光コネクタインターフェースを含む混成集積回路パッケージの進歩につながる。この混成手法は、パッケージ内側のシリコンマイクロチップに直接光信号を運び、これによって極めて高速の電気信号伝達の設計及び製作課題の相当な部分を緩和する。
【００１１】
標準及び非標準集積回路パッケージ内の発光又は受光光電子工学の配置及びアラインメントに対処する多くの方法が記載されているが、集積回路パッケージに対して提案されている光コネクタ及びコネクタハウジングは極めて少ない。「Ａｓｓｅｍｂｌｙ  ｆｏｒ  ａｌｉｇｎｉｎｇ  ａｎ  ｏｐｔｉｃａｌ  ａｒｒａｙ  ｗｉｔｈ  ｏｐｔｉｃａｌ  ｆｉｂｅｒｓ」の名称のＫｕｎｋｅｌ他による米国特許第２００３／００３１４３１号では、光コネクタをパッケージの光学的インターフェースに向けて押し出すと同時に、パッケージハウジングの周囲を包んでパッケージの背面に固定するクリップ設計が記載されている。「バネクリップ」の名称のＳｔｅｉｊｅｒ他による米国特許第６，５１１，２３３号は、バネクリップ設計を使用して光コネクタをパッケージの光学的インターフェースに対して押し出しながら、外部クリップをパッケージに留めるようにする同様の概念である。
【００１２】
【特許文献１】米国特許第６，９０１，１８５号
【特許文献２】米国特許第２００２／０１９６９９７号
【特許文献３】米国特許出願第２００４／０１５６５９０号
【特許文献４】米国特許第５，７２１，７９８号
【特許文献５】米国特許第４，７４１，５９０号
【特許文献６】米国特許第２００３／００３１４３１号
【特許文献７】米国特許第６，５１１，２３３号
【特許文献８】米国特許出願第６，８６２，３７８号
【特許文献９】米国特許出願第２００５／０１２１８２０号
【特許文献１０】米国特許出願第２００５／００１８９９３号
【特許文献１１】米国特許出願第２００５／００１８９７４号
【特許文献１２】米国特許出願第１０／６２５，９０５号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
１つの態様では、本開示は、光学的、光電子的及び電子的構成要素の標準ボール・グリッド・アレイＩＣパッケージへの混成集積化に関し、更に、光ファイバケーブルを光学有効集積回路パッケージと接続するのに使用される機械的機構に関する。
【００１４】
モジュール化及びフォームファクタの課題に対処するために、発明者らは、ピン・グリッド・アレイ（ＰＧＡ）及びボール・グリッド・アレイ（ＢＧＡ）パッケージのような業界標準集積回路（ＩＣ）パッケージフォームファクタを利用し、これらを平面、モジュール、光学サブアセンブリで増強することを提案する。これは、典型的なＩＣパッケージの標準電気接続部及びパッケージの両側上の１つ又はそれ以上の光学ポートの両方を含む混成光ＩＣパッケージを形成して、光信号がマイクロチップの数ミリメートル内で伝播できるようにする。これらの新規の「光学有効」パッケージは、十分に確立された業界ＩＣパッケージング生産ラインを混乱させないように、チップアタッチ、ワイヤボンディング、フリップチップ、グロブトップ封入、半田ボール、及び半田リフローなどの標準のアセンブリ技術を用いて連続して組み立てられることになる。これに加えて、光学的変換がマイクロチップから離れて行われることになるので、マイクロチップ設計者及び製造業者は、これらのアーキテクチャ又は物理的レイアウトを修正する必要はない。しかしながら、光学的変換は、マイクロチップから僅か数ミリメートルで生じるので、全電気信号伝達の場合と同様に電力を急激に増加させることなく極めて高速のデータ転送速度を依然として達成することができる。更に、クロストーク及び電磁効果に対する光信号の忠実度及びこれらの電磁耐性に起因して、マイクロチップによる電力消費率は、全電気信号伝達の場合と比較して小さくなる。この理由は、光信号は、１Ｇｂ／秒を超える同等の電気のみの信号伝達法よりも遙かに少ない信号調節及び信号補正しか必要としない（トランジスタ全体でより少ない）からである。これにより、ギガビット／秒／ワット当たりのコストを遙かに低減することができる。
【００１５】
本開示の幾つかの態様は、以下の通りである。
１）光学サブアセンブリが光学的に予め整列され、ワイヤボンディングのような電気相互接続を介して簡単に所定位置に「嵌って」マイクロチップに接続することができるので、ＩＣパッケージアセンブリ及びプリント基板（ＰＣＢ）アセンブリに対する光学的アラインメント問題が排除され、
２）光学サブアセンブリは、ＩＣパッケージ内のマイクロチップ用の標準電気的インターフェースと、外部光ファイバケーブル用の標準光学的インターフェースとを有し、
３）チップ設計者及びチップ製造業者は、これらのアーキテクチャ又は製作方法を変更する必要がなく、
４）光学的変換がマイクロチップから僅か数ミリメートルで起こるので、マイクロチップとの間の極めて高密度及び極めて高速のデータ転送速度を直接提供することができ、
５）パッケージとの間の典型的な高速銅トレースは、設計のためにマザーボード設計の簡略化及び光学送受信機のような余分な構成要素の排除を必ずしも必要とせず、
６）ＩＣパッケージとの間のより高速の入力及び出力信号において電力消費率が低下する。
【００１６】
加えて、混成光学有効集積回路（ＩＣ）パッケージングの分野を目標とする、光コネクタ及びケーブルを集積回路パッケージに接続するための一連の機械的概念が提示される。これらの原理は当初は、平行光ファイバリボンの１−Ｄ線形配列に対する多端子（ＭＴ）光フェルール（ＮＴＴによって発明された）に基づいて設計された。しかしながら、同様の概念は、シングル光ファイバフェルール、ＭＴ−ＲＪタイプの光フェルール及び２−Ｄ  ＭＴタイプの光フェルールを含むあらゆるタイプの光コネクタで想定することができる。
【００１７】
１つの実施形態では、この概念は、混成光学有効ＩＣパッケージの光学ポートを囲む簡単な特徴部と、並びに混成光ＩＣパッケージの両側上のＭＴ光フェルールと光学ポートとの間に嵌合力を与える簡単なアタッチメントクリップとを提供することである。これは、ＩＣパッケージ及び周囲のプリント基板（ＰＣＢ）の両方に対して最小量の物理的嵌入で達成する必要がある。ＰＣＢ設計者及びＰＣＢ組み立て工の両者は、ＰＣＢの物理的なレイアウト上のあらゆる光接続のサイズを最小にしたいと望んでおり、すなわち、電気的ではなくてＰＣＢに直接接続しない部品用のＰＣＢ上の予備のボード区域は、スペースの有効利用にはならない。光学アセンブリ全体が、光ＭＴフェルール自体よりも僅かに大きいだけであり、ヒートシンク、ファン、ソケット、又はアダプタなどのＰＣＢ上の他の構成要素のあらゆる有意な再位置決めも必要としないことが望ましい。
【００１８】
ＰＣＢアセンブリのための標準的技法に合わせて、光学ポート及び嵌合クリップは、ボード又は装置アセンブリの最終段階中に接続するように設計され、アセンブリのためのあらゆる特別なツールを必要としない。本態様によれば、この分野の技術は、光ファイバケーブルをＩＣパッケージに手動で接続することができる。従って、光ファイバケーブルは、コンピュータボックス内部のより従来型の電気ケーブルコネクタと同じ特性を有するべきある。更に、嵌合クリップは、光学ポートの幾つかのバージョンが設計されることを可能にし、ＩＣパッケージの周辺部付近に配置された場合にＩＣパッケージ当たりに複数の光学ポートを可能にすることもできる。
【００１９】
１つの実施形態によれば、電気回路基板を光ファイバに接続するための光学有効集積回路パッケージが提供される。パッケージは、ユーザ定義のマイクロチップと、マイクロチップと電気回路基板との間に信号をルーティングするための電気接続部を備える基板と、光ファイバと予め整列されたレーザを有する光学サブアセンブリ（ＯＳＡ）とを備え、ＯＳＡは、該ＯＳＡをマイクロチップに接続する標準電気的インターフェースと、光ファイバに接続するための標準光学的インターフェースとを更に備え、これによってＯＳＡは、光学的に光ファイバに接続されたレーザにマイクロチップを接続する。
【００２０】
１つの実施形態によれば、電気回路基板を光ファイバに接続するための光学有効集積回路パッケージが提供される。パッケージは、アンダーフィルを備えた微小半田ボールを用いてｃｏｎｔｒｏｌｌｅｄ  ｃｏｌｌａｐｓｅ  ｃｈｉｐ  ｃｏｎｎｅｃｔ（Ｃ４）されたユーザ定義のマイクロチップと、マイクロチップと電気回路基板との間に信号をルーティングするための電気接続部を含む基板と、マイクロチップの上にハウジングを作成するための鋳造体又は封入体と、光ファイバと予め整列されたレーザを有する光学サブアセンブリ（ＯＳＡ）とを備え、ＯＳＡは、該ＯＳＡをマイクロチップに接続する標準電気的インターフェースと、光ファイバに接続するための標準光学的インターフェースとを更に含み、これによってＯＳＡは、光学的に光ファイバに接続されたレーザにマイクロチップを接続する。
【００２１】
１つの実施形態によれば、本開示は、電気回路基板を光ファイバとインターフェース接続するための光学有効集積回路パッケージを記載し、本パッケージは、ユーザ定義のマイクロチップと、インターポーザ基板（マイクロチップと外部との間に信号をルーティングするため）と、金属裏当て（又はヒートスプレッダプレート）と、マイクロチップと金属裏当てとを接続するワイヤボンディングと、マイクロチップ及びワイヤボンディングを覆うグロブトップ封入エポキシ樹脂と、電気回路基板に接続するための半田ボール（典型的には、規則的マトリックスアレイの両方向で１．２７ミリメートルピッチの０．８ミリメートル直径）と、光学的に光ファイバに接続されたレーザにマイクロチップを接続するための光学サブアセンブリ（ＯＳＡ）［１００］とを備え、ＯＳＡは、光ファイバと予め整列されたレーザを有し、該ＯＳＡは更に、マイクロチップに接続するための標準電気的インターフェースと、光ファイバに接続するための標準光学的インターフェースとを備える。
【００２２】
１つの実施形態によれば、本開示は、電気回路基板を光ファイバとインターフェース接続するための光学有効集積回路パッケージを記載し、本パッケージは、微小半田ボール（アンダーフィルを備えた）を用いてｃｏｎｔｒｏｌｌｅｄ  ｃｏｌｌａｐｓｅ  ｃｈｉｐ  ｃｏｎｎｅｃｔ（Ｃ４）されたユーザ定義のマイクロチップと、インターポーザ基板（マイクロチップと外部との間に信号をルーティングするため）と、マイクロチップの上にハウジングを作成するための鋳造体又は封入体（これはまた、若干量のグロブトップ封入エポキシ樹脂を含むことができる）と、電気回路基板に接続するための半田ボール（典型的には、規則的マトリックスアレイの両方向で１．２７ミリメートルのピッチの０．８ミリメートル直径）と、ワイヤボンディング又はフリップチップのいずれかを用いてインターポーザ基板に接続され且つ光学的に光ファイバに接続されたレーザにマイクロチップを接続するための光学サブアセンブリ（ＯＳＡ）とを備え、該ＯＳＡは更に、マイクロチップに接続するための標準電気的インターフェースと、光ファイバに接続するための標準光学的インターフェースとを備える。
【００２３】
１つの実施形態によれば、光コネクタと混成光学有効集積回路パッケージの光学ポートとの間の接続を固定するための嵌合クリップが提供され、光コネクタは、光ケーブルが取り付けられた光ケーブル端部と、光ケーブル端部の反対側にあるコネクタ端部とを有する。嵌合クリップは、光ケーブルの通過を許容する開口部を含む光コネクタを実質的に覆うためのカバーと、該カバーから延びて光ケーブル端部に対して力を加えるためのＳ字形湾曲特徴部と、光コネクタのコネクタ端部の方向にカバーから延びて嵌合クリップ及び光コネクタによって形成されたアセンブリを光学ポートに固定するためのフック形特徴部とを備え、嵌合クリップ／光コネクタアセンブリの固定において、フック形特徴部が、混成光学有効集積回路パッケージの内部のノッチ及び光学ポート上の突起部の少なくとも１つと相互に作用する。
【００２４】
１つの実施形態によれば、光コネクタと混成光学有効集積回路パッケージの光学ポートとの間の接続を固定するための嵌合クリップを用いる方法が提供され、本方法は、フック形特徴部が延びた嵌合クリップを準備する段階と、嵌合クリップ内に光コネクタを挿入し、これによって嵌合クリップ／光コネクタアセンブリを形成する段階と、フック形特徴部と混成光学有効集積回路パッケージの内部のノッチ及び光学ポート上の突起部の少なくとも１つとの間の相互作用を用いて、光学ポートに嵌合クリップ／光コネクタアセンブリを固定する段階とを含む。
【００２５】
１つの実施形態によれば、光ファイバに電気回路基板を接続するためのパッケージを組み立てる方法が提供され、本方法は、ユーザ定義のマイクロチップと電気回路基板との間に信号をルーティングするための電気接続部を含む基板を準備する段階と、光ファイバと予め整列されたレーザを有する光学サブアセンブリ（ＯＳＡ）を準備する段階とを含み、ＯＳＡは、該ＯＳＡをユーザ定義のマイクロチップに接続する標準電気的インターフェースと、光ファイバに接続するための標準光学的インターフェースとを更に含み、本方法は更に、マイクロチップを挿入するための第１のゾーンとＯＳＡを挿入するための第２のゾーンとを含むボックスハウジングを準備する段階と、基板の上部にハウジングを取り付ける段階と、標準電気的インターフェースが第１のゾーン内に突出し始めるまで第２のゾーンを通って横方向にＯＳＡを摺動する段階とを含む。
【００２６】
１つの実施形態によれば、光ファイバに電気回路基板を接続するためのパッケージを組み立てる方法が提供され、本方法は、ユーザ定義のマイクロチップと電気回路基板との間に信号をルーティングするための電気接続部を備える半田パッドを含む基板を準備する段階と、光ファイバと予め整列されたレーザを有する光学サブアセンブリ（ＯＳＡ）を準備する段階とを含み、ＯＳＡは、該ＯＳＡをユーザ定義のマイクロチップに接続する標準電気的インターフェースと、光ファイバに接続するための標準光学的インターフェースとを更に含み、本方法は更に、標準電気的インターフェースを基板の電気接続部と整列させることによって基板上にＯＳＡを接続する段階と、微小半田ボールを用いて半田パッドにユーザ定義のマイクロチップを接続する段階と、ユーザ定義のマイクロチップ及びＯＳＡをハウジングで封入する段階とを含む。
【発明を実施するための最良の形態】
【００２７】
本発明を容易に理解することができるように、本発明の実施形態を添付図面において例証として図示している。
【００２８】
本発明の更なる詳細及びその利点は、以下に含む詳細な説明により明らかになるであろう。
【００２９】
実施形態の以下の説明では、本発明を実施することができる実施例の例証として添付図面を参照する。開示された本発明の範囲から逸脱することなく他の実施形態が可能であることは理解されるであろう。
【００３０】
本発明の１つの実施形態では、モジュール光学サブアセンブリ用に機械的クリアランスを組み込んだ修正キャビティダウン・ボール・グリッド・アレイ（ＢＧＡ）集積回路（ＩＣ）パッケージが提案される。光学サブアセンブリ（ＯＳＡ）は、標準電気的インターフェース及び標準光学的インターフェースを有するモジュール式の低背型・低コストの構成要素であり、ユーザ定義マイクロチップとＩＣパッケージの側面との間のＩＣパッケージ内に配置される。ＩＣパッケージの側面上の標準光学的インターフェースはまた、光パッチケーブルをパッケージの側面に直接クリップ又は嵌合する（及び嵌合解除する）手段を含む。次に、完成した光学有効ＢＧＡ  ＩＣパッケージは、光学的インターフェースがＰＣＢアセンブリとは関係なく後で接続される、標準アセンブリ手段を通じてプリント基板（ＰＣＢ）に取り付けることができる。
【００３１】
光学サブアセンブリ（ＯＳＡ）
本開示のＩＣパッケージを光学的に利用可能にするのに用いる光学サブアセンブリ（ＯＳＡ）は、電気信号と光信号との間で変換することができるモジュールとして定められる。ＯＳＡは、ＩＣパッケージ内に配置することができる光学的に整列されたモジュールである。ＯＳＡは、標準電気的インターフェース（ワイヤボンディング又はフリップチップ接続のための金パッドのような）及び標準光学的インターフェース（高精密成形及びアラインメントダウエルピンを組み込み、ＮＴＴによって当初開発された機械的伝送（ＭＴ）マルチファイバ光フェルールのような）を備える小型の低背型モジュールである。
【００３２】
ＯＳＡによって放出され又は受け取られる光の性質は、使用するデバイスのタイプによってのみ決まる。１つの実施形態において約８５０ナノメートルの光波長を有する垂直キャビティ面発光レーザ（ＶＣＳＥＬ）を用いることができる。しかしながら、約１５５０ナノメートルの長い光波長を有する分布帰還型（ＤＦＢ）レーザのような他の発光デバイスもまた想定される。Ｓｉｌｉｃｏｎ  Ｏｐｔｉｃａｌ  Ｂｅｎｃｈプラットホーム上のシングルモード光ファイバに整列されたこのような長波長のＯＳＡの実施例は、Ｋａｒｎａｃｅｗｉｃｚ他による米国特許出願第６，８６２，３７８号で示されている［図０１参照］。
【００３３】
ＩＣパッケージを光学的に利用可能にするのに用いるＶＣＳＥＬベースのＯＳＡの実施例は、以下の米国特許出願：すなわち、Ｒｏｌｓｔｏｎ他による「Ｅｎｃａｐｓｕｌａｔｅｄ  Ｏｐｔｉｃａｌ  Ｐａｃｋａｇｅ」の名称の米国特許出願第２００５／０１２１８２０号、及び「Ｏｐｔｉｃａｌ  Ｆｅｒｒｕｌｅ」の名称の米国特許出願第２００５／００１８９９３号、並びに「Ｏｐｔｉｃａｌ  Ｃｏｎｎｅｃｔｏｒ  Ａｓｓｅｍｂｌｙ」の名称の米国特許出願第２００５／００１８９７４号に記載されている。図２ａ及び図２ｂを参照すると、この特定のＯＳＡは、シングルチップ基板［１］上にある２５０ミクロンピッチのガリウムヒ素（ＧａＡｓ）１ｘ１２ＶＣＳＥＬアレイ（８５０ナノメートル波長で作動）に基づいている。１ｘ１２アレイＶＣＳＥＬチップは、アルミナ基板［３］に接合され、アルミナ上の金トレースライン［５］のパターンにワイヤボンディングされる。シリコンｖ字溝フェルール［７］は、２５０ミクロンの正確なピッチでマルチモード光ファイバの平行な光リボンファイバ配列を保持し、４５度で斜角し且つ銀コーティング［９］された前面ファセットを有して、９０度のＶＣＳＥＬ配列から光を反射し且つマルチモード光ファイバ［１１］内に光を結合することができるミラーを作成する。マルチモード光ファイバの平行光リボンファイバアレイの他方端は、１２チャネルＭＴフェルール［１３］を用いて終端される［図０２ａ及び図０２ｂを参照］。全体のアセンブリは、長さ１６ミリメートル、高さ２．４４ミリメートル、幅７ミリメートルであり、金パターントレースラインの端部を通って電気接続を形成する。同様のＯＳＡは、光を検出するために用いられるが、１ｘ１２配列の光検出器を使用する。
【００３４】
１つの実施形態では、ＩＣパッケージを光学的に利用可能にするのに用いるＯＳＡは、典型的には標準タイプのエポキシ樹脂で完全に封入することができる。プリント基板（ＰＣＢ）にＩＣパッケージを取り付けることに伴って、超高温が生じる結果として封入が必要となる。約２１５℃の典型的な半田リフロー温度下では、ＩＣパッケージの封入内のあらゆる空隙は、空隙内の過熱湿度によって破裂する可能性がある。従って、レーザとレンズとの間に空隙を備えたマイクロレンズを使用するＯＳＡ技術は、ＩＣパッケージの光学的実施可能性にとって余り好適ではない可能性がある。
【００３５】
ＯＳＡアセンブリの別の詳細は、ＯＳＡの光学的インターフェースの上を覆う塵埃／汚染物質カバーを含むことである。例えば、小さな密着ゴムキャップ又は粘着性タブは、ＯＳＡの光学的インターフェースの上に固定されて、ＰＣＢに対して光学有効ＩＣパッケージのアセンブリ及び最終集積化全体にわたって清浄な表面を維持することができる。これはまた、ＰＣＢアセンブリの半田リフロー工程中に光学的インターフェースを保護することができる。カバーは、光ファイバリボンケーブルがパッケージの側面に接続される直前に除去することができる。
【００３６】
集積回路（ＩＣ）パッケージ
マイクロチップ製造業者が利用可能な数多くの標準タイプのＩＣパッケージが存在する。これらのパッケージは、特に、サイズ、許容損失、ピン数、及びピン当たりの最大データ転送速度が多岐にわたる。デュアルインライン・パッケージ（ＤＩＰ）［図０３参照］は、少ないピン数の低速パッケージの実施例であるのに対し、ピン・グリッド・アレイ（ＰＧＡ）は、より多くのピン数での中速パッケージ［図０４参照］の実施例である。典型的には、マイクロチップ製造業者は、サイズ及び性能に基づいてＩＣパッケージを選択する。図５に示すように、ＩＣパッケージのアセンブリは、エポキシ樹脂又は半田リフロー技術のいずれかを用いた、ＩＣパッケージの中心区域内へのマイクロチップ［１５］の配置及び取り付けを伴う。これは、１９６０年代にＩＢＭによって最初に発明されたｃｏｎｔｒｏｌｌｅｄ  ｃｏｌｌａｐｓｅ  ｃｈｉｐ  ｃｏｎｎｅｃｔ（Ｃ４）と呼ばれる工程においてワイヤボンディング［１７］又は微小半田ボールリフローのいずれかにより外部に電気的に接続される。ＩＣパッケージ内の一連の内部電気トレースライン［１９］は、マイクロチップから外部の外部ピン又は接続部に通じており、「クアドフラットパック（ＱＦＰ）」パッケージの実施例が図示されている［図０５参照］。
【００３７】
１つの実施形態によれば、１つ又はそれ以上の予め整列されたモジュールＯＳＡは、「ユーザ定義の」マイクロチップの側面に沿って標準（又は半標準）ＩＣパッケージ内に配置される。ＯＳＡは、マイクロチップをＩＣパッケージ内に配置するのに用いられる同じ基本的な「ピックアンドプレース」技術を用いてＩＣパッケージ内に配置される。同様に、ＯＳＡは、光学的に予め整列（標準光学的及び電気的インターフェースの両方を設けるため）されているので、ＩＣパッケージ製造業者又はＰＣＢアセンブリのいずれかによるあらゆる精密光学的アラインメントの必要性が排除される。典型的なＩＣ又はＰＣＢアセンブリ技術は、＋／−１００マイクロメートルよりも大きなアラインメント許容誤差を有する点に留意されたい。マルチモード光ファイバと同等にＯＳＡ内で必要な典型的なアラインメント許容誤差は、適切な光学的均一性及び結合比率に対して＋／−５マイクロメートル未満である。従って、予め整列されたＯＳＡは、ＩＣ又はＰＣＢ製造業者から精密アラインメントの作業を排除する。よって、光学有効ＩＣパッケージにより、マイクロチップがＩＣパッケージの正常な電気接続部だけでなく、ＯＳＡを通じた光接続にもアクセス可能になる。次いで、パッケージは、標準ＰＣＢに半田付けすることができ、光パッチケーブルは後で取り付けることができる。
【００３８】
様々な実施形態によれば、事実上あらゆるタイプのＩＣパッケージが光学的に利用可能にすることができるが、この開示事項では、ボール・グリッド・アレイ（ＢＧＡ）ＩＣパッケージを示している［図０６参照］。ＢＧＡパッケージは、一般に極めて大きなプロセッシングマイクロチップに用いる高密度高速パッケージであるという理由で選択された。また、ＢＧＡパッケージは、幾つかの形式で提供され、その２つがキャビティアップとキャビティダウンパッケージ形式である。ＢＧＡパッケージは、セラミック材料又は有機材料（ＦＲ−４のような）から作ることができ、また、マルチチップモジュール（ＭＣＭ）パッケージのようなマルティプルチップを包含することもできる。
【００３９】
光学有効ＢＧＡ  ＩＣパッケージの以下の実施形態内で、光学サブアセンブリ（ＯＳＡ）の数は、通常１つの送信ＯＳＡと１つの受信ＯＳＡの２つに制限されることになる。ユーザ定義マイクロチップの要件に応じて、ＯＳＡ当たりにより多くの数又はより少ない数のチャネル並びに異なる送信又は受信方向を有する、より多くのＯＳＡが実施可能である点は理解されたい。ＩＣパッケージのための全体の寸法、信頼性、性能及びアセンブリ方法は、本明細書で提案された光学有効ＩＣパッケージがある程度適合するＪＥＤＥＣ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｓｓｏｃｉａｔｉｏｎ（以前はＪｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌとして知られる）仕様（ｈｔｔｐ：／／ｗｗｗ．ｊｅｄｅｃ．ｏｒｇ）によって概説されている。
【００４０】
光学有効キャビティダウンＢＧＡ  ＩＣパッケージ
光学有効キャビティダウンＢＧＡ  ＩＣパッケージ［図０７ａ、０７ｂ、０８ａ、０８ｂ及び９参照］の１つのバージョンは、以下の副部品からなる。
ａ．インターポーザ基板［２１］（マイクロチップと外部との間に信号をルーティングする）、
ｂ．金属裏当て［２３］（又はヒートスプレッダプレート）
ｃ．ユーザ定義マイクロチップ［４７］
ｄ．ワイヤボンディング［４９］
ｅ．グロブトップ封入エポキシ樹脂［２５］
ｆ．半田ボール［２７］（典型的には、規則的マトリックスアレイの両方向で１．２７ミリメートルピッチの０．８ミリメートル直径）
ｇ．１つ又はそれ以上の光学サブアセンブリ（ＯＳＡ）［１００］
【００４１】
インターポーザボード［２１］［図０８ａ参照］（基板とも呼ばれる）は、金属裏当て［２３］と同じサイズであり、開口部の周辺周りにワイヤボンディング可能な金「フィンガ」［３１］を備えて中央に正方形開口部を有する。インターポーザは、多層スタックを有し、中心正方形開口部の周辺接合フィンガとアレイ［３３］内の各半田ボールパッドとの間にルーティングするグラウンド層、電源層及びトレースラインを含む。
【００４２】
金属裏当て［２３］［図０８ａ参照］は、４５ミリメートルｘ４５ミリメートルｘ３．５ミリメートルのサイズのアルミニウム金属の薄い矩形ブロックである。金属裏当ては、２つの特定ゾーンを有する。第１のゾーン（ゾーン１）［３５］は、インターポーザの中心に正方形開口部に整列した凹状キャビティである。ゾーン１は、ユーザ定義のマイクロチップが配置される場所である。第２のゾーン（ゾーン２）［３７］は、ＯＳＡが配置される別の凹状キャビティである。ゾーン２は、マイクロチップとパッケージの外部側面との間のＯＳＡに空間を提供する。ゾーン２はまた、ＯＳＡの周囲に嵌合クリップアセンブリを配置するための溝、並びにＯＳＡの周りのエポキシ樹脂封入用の射出孔［４１］などの追加の特徴部［３９］を有する。
【００４３】
このパッケージをアセンブリするための複数の方法が存在するが、１つの実施形態ではアセンブリ方法は、積層によりＯＳＡが損傷を受ける可能性があるので、アセンブリ工程の第１の段階として、インターポーザ［２１］は金属裏当て［２３］に積層される。従って、この実施形態では、金属裏当て及びインターポーザによって作成されたパッケージの側面にある開放通路［４３］を通ってＯＳＡを摺動させることによって、ＯＳＡモジュールの横方向の側面挿入を可能にする［図０８ｂ参照］。その嵌合クリップアセンブリ［４５］によって囲まれたＯＳＡ［１００］は、ＯＳＡの下側と金属裏当てとの間に適切な接合エポキシ樹脂を有してパッケージの側面内に摺動される。ＯＳＡは、アルミナ基板及びその金トレース［５］がゾーン１［３５］内に僅かに突出するのに十分な程度パッケージ内に離れて摺動され、次いで、これらのトレースには、ユーザ定義マイクロチップがアクセスすることができる。ＯＳＡが挿入されると、ＯＳＡの周りの空きスペースは、封入エポキシ樹脂で充填されるが、アルミナ基板の端部上の金トレースを覆わず、エポキシ樹脂がゾーン１を充填することもない。
【００４４】
ＩＣパッケージは、この時点では部分的に完成されているに過ぎず、パッケージの外部側面にあるコネクタクリップ［４５］を備えた標準ＭＴ光フェルールインターフェース［１３］からなる。標準ＩＣパッケージアセンブリ技術は、パッケージの内側の光学素子へのどのような配慮もすることなくパッケージに適用することができる。
【００４５】
ユーザ定義のマイクロチップ［４７］は、導電性／熱伝導性エポキシ樹脂を用いてゾーン１内に固定され、インターポーザの中心開口部の周りの金フィンガ［３１］及びアルミナ基板上の金トレースライン［５］にワイヤボンディング［４９］され、これによって光学ポートに電気的にアクセスする［図０９参照］。このタイプのＩＣパッケージのアセンブリにおける典型的なステップは、次に内側キャビティの周囲にエポキシ樹脂の小さなダムを作り、次いでエポキシ樹脂［２５］でゾーン１のキャビティ全体を充填して、マイクロチップとワイヤボンディングとを完全に覆うようにされ、その結果、パッケージの中央にエポキシ樹脂の僅かに隆起した硬質の平坦面を生じる。
【００４６】
ＩＣパッケージの構成の最終ステップは、インターポーザ基板上のパッドアレイへの半田ボールの配置である。これは、種々の低次技術又は高次技術の方法を用いて行うことができるが、基本的には半田ボールは、リフローされてインターポーザに取り付けられる。次に、最終の光学有効ＢＧＡ  ＩＣパッケージは、ＰＣＢアセンブリハウスに送られる状態になり、このＰＣＢアセンブリハウスで標準的手段を用いてパッケージをＰＣＢ上に取り付けることができる。
【００４７】
光学有効キャビティアップ・フリップチップＢＧＡ  ＩＣパッケージ
光学有効キャビティアップ・フリップチップ（ＦＣ）ＢＧＡ  ＩＣパッケージ（ＦＣ−ＢＧＡ）［図１０ａ、１０ｂ、１１及び１２参照］は、それがユーザ定義のマイクロチップ上のｃｏｎｔｒｏｌｌｅｄ−ｃｏｌｌａｐｓｅ  ｃｈｉｐ  ｃｏｎｎｅｃｔｓ（Ｃ４）の方法に依存するので、極めて高いピン配列密度及びピン数並びに高いデータ転送速度を可能にする。Ｃ４は、ユーザ定義のマイクロチップとインターポーザ基板との間の効果的な微小半田ボール取り付け方法である。
【００４８】
光学有効ＦＣ−ＢＧＡパッケージの１つのバージョンは、基本的に以下の副部品からなるが、プレートのような任意選択の放熱構成要素を付加することもできる。
ａ．インターポーザ基板［５１］（マイクロチップと外部との間に信号をルーティングする）
ｂ．微小半田ボール（アンダーフィルを備えた）を用いてｃｏｎｔｒｏｌｌｅｄ−ｃｏｌｌａｐｓｅ  ｃｈｉｐ  ｃｏｎｎｅｃｔｅｄ（Ｃ４）されたユーザ定義のマイクロチップ［６１］
ｃ．マイクロチップの上にハウジングを作成するための鋳型又は封入［５５］（同様に若干量のグロブトップ封入エポキシ樹脂を含むことができる）
ｄ．半田ボール［５３］（典型的には、規則的マトリックスアレイの両方向で１．２７ミリメートルピッチの０．８ミリメートル直径）
ｅ．ワイヤボンディング又はフリップチップのいずれかを用いてインターポーザ基板に取り付ける１つ又はそれ以上の光学サブアセンブリ（ＯＳＡ）［１００］
【００４９】
インターポーザ基板［５１］は、その上にパッケージの全てのサブコンポーネントが配置される剛性正方形プラットホームである。これは、セラミック又は有機基質（ＦＲ−４又はポリイミドのような）から作ることができ、マイクロチップと半田パッドとの間をルーティングする電力面、グラウンド面、貫通バイア及び信号線を備えた複数層を有することができる。パッケージのキャビティアップ・フリップチップ態様は、パッケージとＰＣＢとの間を接続するのに用いる半田パッドが、マイクロチップが配置される場所と反対側にあることを示している。半田ボールアレイ［５３］はまた、インターポーザの１つの側面全体を覆うことができる（例えば、３２横列ｘ３２縦列のマトリックスで合計１０２４個の半田ボール）。その上にマイクロチップが配置されたインターポーザ基板［５１］の中央に示す半田パッドアレイ［５９］は、マイクロチップ上の接続点に大きさ及びピッチが一致し、従ってはるかに小さくより密接なピッチのパッドを有する［図１１参照］。マイクロチップ（又はウエーハ全体）は、微小半田ボール（インジウム金属のような）でパターン化され、次にインターポーザの中央の半田パッドアレイ［５９］に整列されてリフローされる［図１２参照］。次いで、フリップチップ・マイクロチップ［６１］は、エポキシ樹脂［６３］でアンダーフィルされ、ＣＴＥ不整合及びブロック湿度に関して取り付けを安定化させるのに役立つ。
【００５０】
次に、上記と類似したタイプの光学サブアセンブリ（ＯＳＡ）［１００］［図１２参照］がインターポーザ基板上に配置され、インターポーザ上の一致したＯＳＡ電気接続点［６５］に整列される。信号は、フリップチップ・マイクロチップとＯＳＡとの間を数ミリメートルだけ進み、インターポーザ基板から離れることはない。上述のＯＳＡは、インターポーザとＯＳＡとの間のワイヤボンディング（図示せず）の使用を暗に示しているが、アルミナ基板もバイア［６９］を用いて構成することができるとした場合、ＯＳＡのアルミナ基板の下で同様のＣ４フリップチップ方法［６７］を用いる方法も想定される。
【００５１】
標準ＦＣ−ＢＧＡを成形するときに、最終鋳造の「ネガ像」の機械加工キャビティ［７３］を有するステンレス鋼ダイ［７１］が用いられる［図１４参照］。ＦＣ−ＢＧＡインターポーザが、このような鋳型内に配置されると、エポキシ樹脂のような成形化合物は、鋳型を充填して、完全にマイクロチップ及びワイヤボンディングを封入する大型の固体矩形形状を作成するのに用いられる［図０６参照］。
【００５２】
光学有効ＦＣ−ＢＧＡパッケージの場合、成形用ダイは、ＯＳＡの光学的インターフェースを覆うことなく成形化合物がインターポーザの上に形成可能でなければならない。従って、ダイは、ＯＳＡの光学的インターフェースを受け入れるように付加的なキャビティ［７５］を含む必要がある［図１５参照］。
【００５３】
成形前に、ＯＳＡは、物理的にインターポーザに取り付けられ且つ電気的に接続される必要がある。１つよりも多いＯＳＡがインターポーザ上に配置される場合、ＯＳＡは、ダイのキャビティに対して十分に整列される必要がある。ＯＳＡは、精密ピックアンドプレース技術を用いて高精度で配置するか、又はＯＳＡのＭＴ側面を正しい位置に保持する良好な許容誤差のフレーム［７７］を用いて位置付けることができる［図１６参照］。次に、ＯＳＡの金フィンガは、インターポーザにワイヤボンディングすることができる。
【００５４】
ＯＳＡのフリップチップバージョンでは、インターポーザ上のＯＳＡの位置は、インターポーザ上のフリップチップ点によって固定される。従って、ＯＳＡのＭＴ側面はダイに整列させることはできない。１つの解決策は、成形用ダイがインターポーザの上に位置決めされるときにＭＴコネクタの小さな横方向シフトを許容できるように、ＭＴとＶＣＳＥＬ／ＰＤとの間の僅かに長い光ファイバリボン［７９］を用いることによってＭＴフェルールの大きな位置決めの柔軟性を提供することである［図１７参照］。
【００５５】
成形工程中に考慮すべき追加の問題は、鋳型がＭＴフェルールに適合するシーム［８１］（シームを通ってエポキシ樹脂が噴出したもの）の位置で成形化合物のバリが発生する可能性があることである。これは、特殊なプリフォーム［８３］及び／又はガスケット［８５］を必要とする可能性がある。ＭＴフェルール上のこのプリフォームはまた、光パッチケーブルに必要な嵌合クリップ［８７］の一部として機能することができる［図１８参照］。代替として、ガスケットは、鋳型へのＭＴフェルールプリフォームのシールを強固にするエポキシ樹脂（又はシリコンもしくは同様の物質）の小さな層に置き換えることができる。次に、鋳型は、どのようなバリもなく成形化合物で充填することができる。勿論、更に統合的な手法では、ＭＴフェルール、ＭＴフェルールプリフォーム及び嵌合クリップは全て、一体部品として生成されたモノリシック構造のプラスチック部品であり、これによりアセンブリステップの数が低減されることになる。
【００５６】
インターポーザの上にハウジングを成形した後の最終ステップは、他方の側面に各半田パッド上の半田ボールを実装させることになる。これは、様々な低次技術又は高次技術の方法を用いて行うことができるが、本質的には半田ボールはリフローされて、インターポーザに取り付けられる。次いで、最終の光学有効ＦＣ−ＢＧＡ  ＩＣパッケージは、ＰＣＢアセンブリハウスに送る状態になり、該ＰＣＢアセンブリハウスで標準手段を用いてパッケージをＰＣＢ上に取り付けることができる。
【００５７】
図１９−２４は、様々な実施形態による「内部光嵌合」を説明している。
【００５８】
１つの実施形態では、光コネクタ及び光ファイバケーブルアセンブリを混成光学有効集積回路（ＩＣ）パッケージの光学的サイドポートと嵌合する機械的特徴部を組み込む嵌合クリップが提案されている。１つの実施形態では、嵌合クリップは、バネ鋼嵌合クリップとすることができる。様々な種類のプラスチック及び金属のような他の材料も企図される。
【００５９】
従来技術と表記された図１９に示すように、光コネクタは、平行光リボンファイバ［１０４］ケーブルと共に用いるための１ｘ１２ＭＴフェルール［１０２］である。
【００６０】
図２０に示すように、ＩＣパッケージ［１０８］上の光学ポート［１０６］は、ＭＴフェルールと類似しているが、光学的インターフェース［１１０］に加えて、ＩＣパッケージの光学ポートは、ＭＴフェルール及びケーブルアセンブリの背面に嵌合力を加えながら嵌合クリップが把持及び保持することができる機械的特徴部を有する。
【００６１】
図２１に示すように、嵌合クリップ［２００］は、実質的にＭＴフェルールを囲み且つＩＣパッケージのＭＴフェルールと光学ポートとの間の光学的インターフェースの前面部分を部分的に囲むように設計される。この被覆特徴部［１１２］は、光学的インターフェース［１１０］とＭＴフェルール［１０２］との間に存在する「シーム」又は「極小間隙」［１１４］を塵埃又はデブリの侵入から保護する。また、インターフェースのシールの役目を果たすため、ＭＴクリップの内側表面に接着されたガスケット、Ｏリング、テープシール又はベルベットパッドの形態の付加的障壁（図示せず）を光学的インターフェースの上に位置付けてもよく、この障壁は、別個の部品であるか、又は嵌合クリップと一体化されたものとすることができる。
【００６２】
嵌合クリップの背面にあるＳ字形湾曲特徴部［１１６］は、図２１に示すバネ鋼設計で使用される。これらの特徴部は、ＩＣパッケージの光学ポートに対して押し上げられると、後方に撓んでＭＴフェルールの背面に嵌合力を生じる。Ｓ字形湾曲特徴部［１１６］の設計では、ＭＴフェルール及びＩＣパッケージの光学ポートの長さのばらつきを許容しなければならない。２つのインターフェースのいずれかの光ファセットに対する研磨手順は、部品毎に長さに差違が生じる可能性があり、バネ特徴部は、依然として嵌合力を加えながら、これらの許容誤差に対処する必要がある。
【００６３】
ＩＣパッケージの光学ポートの内部特徴部に対して実施可能な多数の機械的設計が存在するが、図２２では、光学ポート内に硬い恒久的な静止壁［１１８］及びノッチ［１２０］を有するＩＣパッケージの光学ポートの切り欠き図を示している。図２２のＩＣパッケージは、プリント基板に半田接続されるであろう通常の方向とは逆さまに示されている。ＩＣパッケージ上の可動部品（可撓性のクリップ又はバネ）は、標準的なＩＣパッケージングの非典型的なものであるだけでなく、発生し得る機械的故障の発生源ともなり、ＩＣパッケージ全体が実用にならなくなる可能性がある。
【００６４】
図２３に示すように、嵌合クリップ［２００］は、その突出している前面フック［１２２］を用いてＩＣパッケージの光学ポートのノッチ［１２０］を把持し、これらのフックは、ノッチの前方に僅かに押されると内方に僅かに撓み、次いで所定位置に跳ね返る。
【００６５】
嵌合クリップ［２００］は、ＭＴフェルールと光学ポートとの間に嵌合力を発生させる仕事を簡略化する別の特徴部で設計されている。ＩＣパッケージがＰＣＢに半田付けされると、ＭＴフェルール［１０２］（リボンファイバ［１０４］と共に）は、図１９に示すようにダウエルピン［１２４］を用いて光学ポートに嵌合され、前方に徐々に摺動されて光学ポートのインターフェースに嵌合する。嵌合クリップ［２００］は、底部側［１２６］で開いているので、光ファイバリボン［１０４］上にスロットを形成して、ＭＴフェルール［１０２］に向けて押し上げて覆い、前面フック［１２２］をＩＣパッケージの光学ポート内の壁［１１８］及びノッチ［１２０］（図２２に示すように）と整列させることができる。嵌合クリップ［２００］の両側にある翼型特徴部［１２８］は、嵌合クリップを手で前方に容易に押すことができるようにする（後方に曲げる必要がある背面でＳ字形特徴部［１１６］を押すことなく）。次に、嵌合クリップ［２００］は、フック［１２２］がＩＣパッケージの内部ノッチ［１２０］を把持して、Ｓ字形バネがＭＴフェルールの背面に力を作用するまで光学ポートに押し込まれる。
【００６６】
ＭＴフェルール及びケーブル、嵌合クリップ並びに光ＩＣパッケージの最終アセンブリが図２４に示され、ここではＩＣパッケージが表を上にしてプリント基板［１３０］上に取り付けられている。機械的特徴部、壁及びノッチは、全てＩＣパッケージのハウジングの内部にある。ＩＣパッケージ内部の特徴部は全て、機械加工工程、射出成形工程、又はスタンピング工程などの様々なＩＣパッケージング製造手順を用いて作ることができる。
【００６７】
嵌合手順の付加的な態様は、ＩＣパッケージ上の光学ポートを物理的損傷から保護することである。ＩＣパッケージは通常、ＰＣＢに恒久的に半田付けされるので、ＰＣＢアセンブリ中の光学ポートの前面ファセットへの損傷は、望ましくなく、前面ファセットへの擦り傷が光強度の結合の低下をもたらす可能性がある。光学ポートの前面ファセットへの損傷の回避を助けるため、初期製造中にＩＣパッケージの光学ポートの内側の適切な位置にアラインメントダウエルピン［１２４］（図１９に示すように）を固定することができる。これらのダウエルピンは主に、ＭＴフェルールを整列させるのに用いられるが、ＭＴフェルール及びケーブルの挿入時に保護障壁としての機能を果たすこともでき、すなわち、２つのダウエルピンが遮ることで光学ポートの表面に擦り傷が遙かにつき難くなる。二次的に、光学ポートは、ＩＣパッケージの内側のキャビティ内に埋め込まれるのではなく、ＩＣパッケージの両端から突出するのがより望ましいとすることができる。光ファセットが、ハウジングの内側のキャビティ内にある殆どの光モジュール（例えば、ＳＦＰ、ＸＦＰ、ＳＮＡＰ−１２送受信機モジュール）の典型的な方法とは対照的であるが、光ファセットがＩＣパッケージの側面から突出することにより、特にＩＣパッケージがＰＣＢに半田付けされたときの光学ポートを洗浄する能力が大幅に改善される。これはまた、ＭＴフェルールを光学的に接続する一環として除去する必要のある光学ポートの上のあらゆる保護カバー又はラバーブーツを廃止するのを可能にする。
【００６８】
図２５から図３０は、種々の実施形態による「外部光嵌合」を説明する。
【００６９】
混成光学有効ＩＣパッケージ用の別の光結合機構は、光学有効集積回路パッケージに関する上記説明に基づき、更に、引用により本明細書に組み込まれるＲｏｌｓｔｏｎ他による「ＯＰＴＩＣＡＬ  ＦＥＲＲＵＬＥ」の名称の２００３年７月２４日付の米国特許出願第１０／６２５，９０５号において概説された光学サブアセンブリ（ＯＳＡ）及びＩＣパッケージスタイルに基づいている。
【００７０】
図２５に示すような「光フェルール」の全体構造並びに上記及び図７ａから図１８で提案された様々な構造を用いると、光嵌合を達成するためにＩＣパッケージの光学ポートにだけ依存する光嵌合技術も想定することができる。
【００７１】
図２６に示すＩＣパッケージの特定のタイプは、ＩＣパッケージの周辺部の周りのマイクロチップ［１３４］及び多数の光学サブアセンブリ（ＯＳＡ）モジュール［１３６］の両方に対応することができる、フリップチップ、有機基質［１３２］、キャビティアップＩＣパッケージである。図２７には、クリッピング機構に役立つ突出フレア［１３８］を各側面上に含むように修正された適合ＯＳＡモジュール［１３６］が示されている。
【００７２】
図２７に示すＯＳＡの全体構造は、ＯＳＡモジュール自体に光嵌合特徴部［１３８］を組み入れて、嵌合をおこなうためにＩＣパッケージの本体を覆う特徴部に依存しない付加的な概念を除いては、上記内容で議論されたものと極めて類似している。
【００７３】
図２６では、ＯＳＡモジュール［１３６］及びマイクロチップ［１３４］の両方は、ＩＣパッケージのアセンブリにおける標準的工程としてエポキシ樹脂［１４２］ですでにグロブトップされている。各ＯＳＡモジュールの少なくとも一部分の位置は固定され（グロブトップの下に）、主にＯＳＡと有機基質との間に必要とされる電気的接続によって、ＩＣパッケージの有機基質に対して比較的良好に機械的に位置付けられる点に留意されたい。
【００７４】
図２８ｂは、全てのサブコンポーネントが完全に整列されて位置付けられた場合に光学サブアセンブリがどのように理想的に見えるかを示している。しかしながら、図２８ａ及び２８ｃに示すように、サブコンポーネントの配置及び位置決め許容誤差の累積誤差に起因して、光学ポートインターフェース［１１０］がそれぞれの電気部分に対して十分には基準付けることができない可能性がある。これにより、電気部分はＩＣパッケージに対して良好に位置決めされるが、光学ポートインターフェースはＩＣパッケージの有機基質に対してあまり良好には基準付けられていないＯＳＡを生じることになる。つまり、ＩＣパッケージの有機基質と独立した光学ポートインターフェース上にのみ機械的特徴部を含む必要がある。従って、ＯＳＡは、直接的にはＩＣパッケージの部品ではない両側部上に特徴部を含むように増強され、サイドフレア［１３８］により、ＩＣパッケージと光学ポートインターフェースの完全な位置合わせをすることを必要とせずに、嵌合クリップを用いてＭＴフェルール及び光ケーブルをＯＳＡの光学ポートに光学的に嵌合できるようになる。図２９に示すような修正嵌合クリップ［１４４］は、第１の実施形態に類似しているが、フック［１４０］は、光学ポートの両側状の特徴部、すなわちフレア［１３８］を把持するように内側に向けられる。
【００７５】
ＭＴフェルール及びケーブル、嵌合クリップ並びにＩＣパッケージの最終アセンブリが図３０に示されている。このタイプの設計は、低コスト・低許容誤差のアセンブリ技術がＯＳＡの光学的アラインメント及びＩＣパッケージのアセンブリの両方に利用されている場合に大いに有利とすることができる。
【００７６】
ここで図３１を参照すると、本明細書で説明されるような光コネクタと混成光学有効集積回路パッケージの光学ポートとの間の接続を固定するための嵌合クリップを用いる方法１３００を示している。
【００７７】
本方法１３００は、フック形特徴部が延びた嵌合クリップを準備する段階（ステップ１３１０）と、嵌合クリップ内に光コネクタを挿入し、これによって嵌合クリップ／光コネクタアセンブリを形成する段階（ステップ１３２０）と、フック形特徴部と混成光学有効集積回路パッケージの内部のノッチ及び光学ポート上の突起部の少なくとも１つとの間の相互作用を用いて、光学ポートに嵌合クリップ／光コネクタアセンブリを固定する段階（ステップ１３３０）とを含む。
【００７８】
上述の実施形態は単なる例証を意図している。従って、本発明の範囲は、添付の請求項によってのみ限定されるものとする。
【図面の簡単な説明】
【００７９】
【図１】従来技術によるＤＦＢ平面ＯＳＡの概略斜視図である。
【図２ａ】従来技術によるＶＣＳＥＬベースＯＳＡの前面からの概略斜視図である。
【図２ｂ】従来技術によるＶＣＳＥＬベースＯＳＡの背面からの概略斜視図である。
【図３】従来技術によるデュアルインライン・パッケージの概略斜視図である。
【図４】従来技術によるピン・グリッド・アレイパッケージの概略斜視図である。
【図５】従来技術によるクアドフラットパック・パッケージの内部構造の概略斜視図である。
【図６】従来技術によるキャビティアップ・ボール・グリッド・アレイパッケージの概略斜視図である。
【図７ａ】１つの実施形態による完全な光学有効キャビティダウンＢＧＡパッケージの底部からの概略斜視図である。
【図７ｂ】１つの実施形態による完全な光学有効キャビティダウンＢＧＡパッケージの上部からの概略斜視図である。
【図８ａ】１つの実施形態による金属裏当てから分離された、ＯＳＡ及びインターポーザの挿入前の光学有効キャビティダウンＢＧＡパッケージの底部からの概略斜視図である。
【図８ｂ】１つの実施形態による、マイクロチップが配置されてワイヤボンディングされ且つＯＳＡが金属裏当てに挿入され、インターポーザが金属裏当てから分離された状態の光学有効キャビティダウンＢＧＡパッケージの底部からの概略斜視図である。
【図９】１つの実施形態による、インターポーザ基板上のマイクロチップとフィンガとの間のワイヤボンディング及びＯＳＡとマイクロチップとの間のワイヤボンディングを示す、グロブトップ封入のない光学有効キャビティダウンＢＧＡパッケージの背面の概略２−Ｄ図である。
【図１０ａ】１つの実施形態による、完全な光学有効キャビティアップＦＣ−ＢＧＡパッケージの底部からの概略斜視図である。
【図１０ｂ】１つの実施形態による、完全な光学有効キャビティダウンＢＧＡパッケージの上部からの概略斜視図である。
【図１１】１つの実施形態による、マイクロチップ用の微小半田ボールパッド及び接続パッドを有する光学有効キャビティダウンＢＧＡインターポーザ基板並びにＯＳＡの外形の概略斜視図である。
【図１２】１つの実施形態による、ＯＳＡ並びにインターポーザ基板上に配置されたアンダーフィルを有するマイクロチップの概略斜視図である。
【図１３】１つの実施形態による、アルミナ基板の背面側上の半田ボールを示す、フリップチップＯＳＡモジュールの実施可能なバージョンの概略斜視図である。
【図１４】従来技術によるダイ内部のキャビティを示す典型的な成形用ダイの概略斜視図である。
【図１５】１つの実施形態による、成形後のＦＣ−ＢＧＡインターポーザの上に配向された修正成形用ダイ、並びにＯＳＡに必要な付加的キャビティを示す概略斜視図である。
【図１６】１つの実施形態による、成形前にＦＣ−ＢＧＡインターポーザ基板上にＯＳＡを正確に位置決めするためのフレームの１つの実施可能な実装の概略斜視図である。
【図１７】１つの実施形態による、ＦＣ−ＢＧＡインターポーザ基板上に位置決めされた長いリボンファイバを位置決めの柔軟性のために有するフリップチップＯＳＡの概略斜視図である。
【図１８】１つの実施形態による、ＭＴフェルールを囲み、成形中に成形用ダイとＭＴフェルールとの間でシームをシールするのに用いるＦＣ−ＢＧＡインターポーザ上に全て位置決めされたプリフォーム及びガスケットの概略斜視図である。
【図１９】従来技術による、１ｘ１２ＭＴフェルール及び光ファイバリボンケーブルアセンブリの概略斜視図である。
【図２０】１つの実施形態による、混成光ＩＣパッケージの概略斜視図である。
【図２１】１つの実施形態による、混成光ＩＣパッケージ内に１ｘ１２ＭＴフェルールを保持するのに用いる嵌合クリップの概略斜視図である。
【図２２】１つの実施形態による、パッケージの底部から示す光学ポートの切り欠き図を有したキャビティダウンＩＣパッケージの概略斜視図である。
【図２３】１つの実施形態による、パッケージの底部から示す光学ポート並びに光学ポート内に接続された光ファイバを有する嵌合クリップ及びＭＴフェルールの切り欠き図を備えたキャビティダウンＩＣパッケージの概略斜視図である。
【図２４】１つの実施形態による、パッケージがプリント基板に取り付けられている、パッケージの上部から示す光学ポートと、光学ポート内に接続された嵌合クリップ及びＭＴフェルール並びに光ファイバを備えたキャビティダウンＩＣパッケージの概略斜視図である。
【図２５】従来技術による、電気部分及び光部分を有する光学サブアセンブリの斜視図である。
【図２６】１つの実施形態による光学ポートの一部分がエポキシ樹脂でグロブトップされ、中心マイクロチップがエポキシ樹脂でグロブトップされている、周辺部の周りに４つの光学ポートを有するキャビティアップＩＣパッケージの概略斜視図である。
【図２７】１つの実施形態による、外部光嵌合技術で用いるための光学ポート部分上にサイドフレアを含むように増強されている光学サブアセンブリの斜視図である。
【図２８ａ】１つの実施形態による、実施可能な整列位置を示す増強された光学サブアセンブリの実施可能な配向の平面図である。
【図２８ｂ】１つの実施形態による、実施可能な整列位置を示す増強された光学サブアセンブリの実施可能な配向の平面図である。
【図２８ｃ】１つの実施形態による、実施可能な整列位置を示す増強された光学サブアセンブリの実施可能な配向の平面図である。
【図２９】１つの実施形態による、別の嵌合クリップ設計の斜視図である。
【図３０】１つの実施形態による、その光学ポートの１つが接続された別の嵌合クリップ及びＭＴフェルールを有する、キャビティアップＩＣパッケージの斜視図である。
【図３１】１つの実施形態による、嵌合クリップを用いる方法のブロック図である。
【符号の説明】
【００８０】
１３  ＭＴフェルール
４５  クリップ
４７  ユーザ定義マイクロチップ
１００  光学サブアセンブリ（ＯＳＡ）
【図１】
2009536362.tif 000003
【図２ａ】
2009536362.tif 000004
【図２ｂ】
2009536362.tif 000005
【図３】
2009536362.tif 000006
【図４】
2009536362.tif 000007
【図５】
2009536362.tif 000008
【図６】
2009536362.tif 000009
【図７ａ】
2009536362.tif 000010
【図７ｂ】
2009536362.tif 000011
【図８ａ】
2009536362.tif 000012
【図８ｂ】
2009536362.tif 000013
【図９】
2009536362.tif 000014
【図１０ａ】
2009536362.tif 000015
【図１０ｂ】
2009536362.tif 000016
【図１１】
2009536362.tif 000017
【図１２】
2009536362.tif 000018
【図１３】
2009536362.tif 000019
【図１４】
2009536362.tif 000020
【図１５】
2009536362.tif 000021
【図１６】
2009536362.tif 000022
【図１７】
2009536362.tif 000023
【図１８】
2009536362.tif 000024
【図１９】
2009536362.tif 000025
【図２０】
2009536362.tif 000026
【図２１】
2009536362.tif 000027
【図２２】
2009536362.tif 000028
【図２３】
2009536362.tif 000029
【図２４】
2009536362.tif 000030
【図２５】
2009536362.tif 000031
【図２６】
2009536362.tif 000032
【図２７】
2009536362.tif 000033
【図２８ａ】
2009536362.tif 000034
【図２８ｂ】
2009536362.tif 000035
【図２８ｃ】
2009536362.tif 000036
【図２９】
2009536362.tif 000037
【図３０】
2009536362.tif 000038
【図３１】
2009536362.tif 000039
【手続補正書】
【提出日】平成21年1月15日(2009.1.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電気プリント基板（ＰＣＢ）を光ファイバに接続するための光学有効集積回路パッケージであって、
前記パッケージと前記ＰＣＢとの間で標準ＩＣパッケージピン配列に従って配列された電気接続部を形成する複数の電気接点を備え、且つ標準ＩＣパッケージに適合するフォームファクタを有する基板と、
前記基板に付加され、前記基板の電気接点に電気的に接続されたユーザ定義のマイクロチップと、
前記基板に固定された光学サブアセンブリ（ＯＳＡ）と、
を備え、
前記光学サブアセンブリ（ＯＳＡ）が、
前記ＯＳＡの電気光学デバイスに前記基板の回路トレースを電気的に接続するための電気的インターフェースと、
前記光ファイバに前記ＯＳＡの電気光学デバイスを光学的に結合するために、前記ＯＳＡの電気光学デバイスと予め整列された光学的インターフェースと、
を含み、
電気的インターフェースと光学的インターフェースとの間の機械的接続が、前記パッケージの少なくとも組み立て中に前記光学的インターフェースに対して前記電気的インターフェースの位置決め調整を許容するにように適合されている、
ことを特徴とするパッケージ。
【請求項２】
前記電気的インターフェースと前記光学的インターフェースとの間の機械的接続が、前記光学的インターフェースと前記ＯＳＡの電気光学デバイスとの間で光学的に結合された光リボンファイバアレイを含み、前記光リボンファイバアレイの柔軟性により、前記基板と前記電気的インターフェース及び前記光学的インターフェースの両方との間の位置決め許容誤差を前記光学的インターフェースと前記ＯＳＡの電気光学デバイスとの間の整列許容誤差よりも大きくすることが可能になる、
ことを特徴とする請求項１に記載のパッケージ。
【請求項３】
前記基板に付加され且つ前記ユーザ定義のマイクロチップ及び前記ＯＳＡを封入するハウジングと、
前記光ファイバの光コネクタを取り外し可能に付勢して前記ＯＳＡの光学的インターフェースとの光係合させるためのハウジングと、
を更に備える、
ことを特徴とする請求項１に記載のパッケージ。
【請求項４】
前記光学サブアセンブリ（ＯＳＡ）が、前記ユーザ定義のマイクロチップと前記ハウジングの側面との間で前記パッケージ内の基板に固定される、
ことを特徴とする請求項３に記載のパッケージ。
【請求項５】
前記電気的インターフェースが、ワイヤボンディング及びフリップチップの一方のための金パッドを有する標準電気的インターフェースを含む、
ことを特徴とする請求項１に記載のパッケージ。
【請求項６】
前記ＯＳＡの光学的インターフェースが、少なくとも１つのアラインメントダウエルピンを有する機械的伝送（ＭＴ）マルチファイバ光フェルールを含む、ことを特徴とする請求項１に記載のパッケージ。
【請求項７】
前記ハウジングが、前記ユーザ定義のマイクロチップが配置される第１のゾーンと、前記ＯＳＡが配置される第２のゾーンとを含む、
ことを特徴とする請求項３に記載のパッケージ。
【請求項８】
光コネクタと混成光学有効集積回路パッケージの光学ポートとの間の接続を固定するための嵌合クリップであって、前記光コネクタが、前記光学ポートと係合して前記混成光学有効集積回路パッケージに光ファイバを光学的に結合するための前面と、前記前面と反対側にある後面とを有し、
前記嵌合クリップが、
光ケーブルを貫通して通すことを許容する開口部を備え、前記光コネクタを摺動可能に受けるカバーと、
前記光コネクタの前方方向に前記カバーから延び、前記嵌合クリップを前記光学ポートに取り外し可能に固定するためのアームと、
前記カバーから延び、前記嵌合クリップが前記光学ポートに固定される時に前記光コネクタの前面が付勢されて前記光学ポートと係合されるように前記光コネクタの背面と係合する一対のバネ要素と、
を含むことを特徴とする嵌合クリップ。
【請求項９】
前記光学ポートに固定される間に前記嵌合クリップの扱いを可能にするように、前記カバーから延びる翼型特徴部を更に備える、
ことを特徴とする請求項８に記載の嵌合クリップ。
【請求項１０】
前記アームが、前記カバーから延びる一対の実質的に平行なアームを含む、
ことを特徴とする請求項８に記載の嵌合クリップ。
【請求項１１】
前記アームが、前記混成光学有効集積回路パッケージの内部のノッチと前記光学ポート上の突起部との少なくとも１つに固定するためのフック形特徴部を含む、
ことを特徴とする請求項８に記載の嵌合クリップ。
【請求項１２】
光ファイバに電気プリント基板（ＰＣＢ）を接続するための光学有効集積回路パッケージを組み立てる方法であって、
前記パッケージと前記ＰＣＢとの間で標準ＩＣパッケージピン配列に従って配列された電気接続部を形成する複数の電気接点を備え、且つ標準ＩＣパッケージに適合するフォームファクタを有する基板を準備する段階と、
前記基板に付加された、該基板の前記電気接続に電気的に接続されたユーザ定義のマイクロチップを準備する段階と、
前記基板に固定された光学サブアセンブリ（ＯＳＡ）を準備する段階と、
を含み、
前記光学サブアセンブリ（ＯＳＡ）が、
前記ＯＳＡの電気光学デバイスに前記基板の回路トレースを電気的に接続するための電気的インターフェースと、
前記光ファイバに前記ＯＳＡの電気光学デバイスを光学的に結合するために、前記ＯＳＡの電気光学デバイスと予め整列された光学的インターフェースと、
を含み、
電気的インターフェースと光学的インターフェースとの間の機械的接続が、前記パッケージの少なくとも組み立て中に前記光学的インターフェースに対して前記電気的インターフェースの位置決め調整を許容するにように適合されており、
前記方法が更に、
前記ユーザ定義のマイクロチップを封入する第１のゾーンと、前記ＯＳＡを封入する第２のゾーンとを含むハウジングを準備する段階と、
前記基板に前記ハウジングを取り付ける段階と、
前記標準電気的インターフェースが前記第１のゾーン内に突出し始めるまでに前記第２のゾーン内で横方向に前記ＯＳＡを摺動する段階と、
を含む方法。
【請求項１３】
前記ハウジングに前記ＯＳＡを接合する段階を更に含む、
請求項１２に記載の方法。
【請求項１４】
エポキシ樹脂を用いて前記第２のゾーンにおいて、前記ＯＳＡの周りの空きスペースを充填する段階を更に含む、
請求項１３に記載の方法。
【請求項１５】
導電性エポキシ樹脂を用いて前記第１のゾーンにおいて前記ユーザ定義のマイクロチップを固定する段階を更に含む、
請求項１２に記載の方法。
【請求項１６】
前記ユーザ定義のマイクロチップを前記ＯＳＡの電気的インターフェースに、及び前記基板の電気接続にワイヤボンディングする段階を更に含む、
請求項１５に記載の方法。
【請求項１７】
前記ユーザ定義のマイクロチップ及びワイヤボンディングをエポキシ樹脂で覆う段階を更に含む、
請求項１６に記載の方法。
【国際調査報告】
2009536362.tif 000040
2009536362.tif 000041
2009536362.tif 000042
2009536362.tif 000043