(57)【要約】フローティングボディ（２２１、３２１）アーキテクチャを備えたＳＯＩトランジスタ（２００、３００、４００）中の歪みシリコン／ゲルマニウム材料（２０７、３０７、４０７）内にＰＮ接合（２０９、３０９、４０９）の一部（２０９Ａ、３０９Ａ、４０９Ａ）を形成することにより、接合部のリークは著しく増加し、これによりフローティングボディ効果が抑えられる。ＰＮ接合（２０９、３０９、４０９）の一部（２０９Ａ、３０９Ａ、４０９Ａ）は、深いドレイン及びソース領域を形成するように、インサイチュでドープしたシリコン／ゲルマニウムがエピタキシャル成長される従来の方法とは違って、注入ならびにアニール技術に基づいて位置決めすることができる。したがって、高駆動電流容量は、フローティングボディ効果の抑制と組み合わせることができる。
2009535809.tif 000002
【特許請求の範囲】
【請求項１】
埋め込み絶縁層（２１１、３１１、４１１）に形成されたシリコン含有半導体層（２０２、３００、４００）と、
前記シリコン含有半導体層（２０２、３０２）の上方に形成されるともにゲート絶縁層（２０５、３０５、４０５）によって前記シリコン含有半導体層（２０２、３０２）から分離されているゲート電極（２０４、３０４、４０４）と、
前記ゲート電極（２０４、３０４、４０４）のサイドウォールに形成されるサイドウォールスペーサ（２０６、３０６、３１３、４０６、４１３）と、
前記サイドウォールスペーサ（２０６、３０６、３１３、４０６、４１３）に隣接して前記半導体層（２０２、３０２、４０２）中に形成された歪みシリコン／ゲルマニウム材料（２０７、３０７、４０７）と、
前記歪みシリコン／ゲルマニウム材料（２０７、３０７、４０７）内に部分的に形成されたドレイン領域及びソース領域（２２０、３２０、４２０）と、を含み、前記ドレイン領域と前記ソース領域（２２０、３２０、４２０）との間にはフローティングボディ領域（２２１、３２１）が形成されており、前記ドレイン及びソース領域（２２０、３２０、４２０）は前記フローティングボディ領域（２２１、３２１）を備えたそれぞれのＰＮ接合（２０９、３０９、４０９）を形成するものであり、前記ＰＮ接合（２０９Ａ、３０９Ａ４０９Ａ）の一部は前記歪みシリコン／ゲルマニウム材料（２０７、３０７、４０７）内に設けられている、半導体デバイス（２００、３００、４００）。
【請求項２】
前記サイドウォールスペーサ（２０６）に隣接して前記ドレイン及びソース領域（２２０）中に形成された金属シリサイド（２２２）をさらに含み、前記金属シリサイド（２２２）は前記ゲート絶縁層（２０５）の上面（２０５Ｓ）によって画定される高さレベルの上方に延びている、請求項１記載の半導体デバイス（２００）。
【請求項３】
前記金属シリサイド（２２２）はゲルマニウムを含む、請求項２記載の半導体デバイス２００。
【請求項４】
前記サイドウォールスペーサ（３０６）に隣接して前記ドレイン及びソース領域（３２０）に形成された金属シリサイド（３２２）をさらに含み、前記金属シリサイド（３２２）は前記ゲート絶縁層（３０５）によって画定された高さレベルにまで実質的に延びている、請求項１記載の半導体デバイス。
【請求項５】
前記フローティングボディ領域中の前記歪みシリコン／ゲルマニウム材料（４０７）の一部（４０７Ａ）は、実質的にアンドープのシリコン／ゲルマニウムである、請求項１記載の半導体デバイス（４００）。
【請求項６】
前記金属シリサイド領域（２２２、３２２）の上方に形成された、圧縮応力のかけられた誘電層（３２３）をさらに含む、請求項２、３または４記載の半導体デバイス（２００、３００、４００）。
【請求項７】
埋め込み絶縁層（２１１、３１１、４１１）上に形成された半導体層（２０２、３０２、４０２）内にサイドウォールスペーサ（２０６、３０６、３１３、４０６、４１３）を含むゲート電極構造（２０４、３０４、４０４）に隣接してリセス（２１６、３１６、４１６）を形成するステップと、
前記リセス（２１６、３１６、４１６）に第１の歪みシリコン／ゲルマニウム材料（２０７、３０７、４０７）を形成するステップと、
イオン注入プロセスとアニールプロセスとによって前記ゲート電極構造（２０４、３０４、４０４）に隣接してドレイン及びソース領域（２２０、３２０、４２０）を形成するステップと、を含み、前記ドレイン及びソース領域（２２０、３２０、４２０）はフローティングボディ領域（２２１、３２１）を備えたそれぞれのＰＮ接合（２０９、３０９、４０９）を画定しており、前記ＰＮ接合の一部（２０９Ａ、３０９Ａ、４０９Ａ）は、前記第１の歪みシリコン／ゲルマニウム材料（２０７、３０７、４０７）内に設けられる、方法。
【請求項８】
前記ゲート電極（２０４、４０４）と前記半導体層（２０２、４０２）との間に形成されるゲート絶縁層（２０５、４０５）によって形成される高さよりも高くなるように、前記第１の歪みシリコン／ゲルマニウム材料（２０７、４０７）上に過剰分の半導体材料（２０７Ａ、４０７）を形成するステップをさらに含む、請求項７記載の方法。
【請求項９】
前記過剰分の半導体材料は、第２の歪みシリコン／ゲルマニウム材料（２０７Ａ、４０７）として形成される、請求項８記載の方法。
【請求項１０】
前記過剰分の半導体材料はシリコン材料として形成される、請求項８記載の方法。
【請求項１１】
前記第１の歪みシリコン／ゲルマニウム材料（２０７、３０７、４０７）は、選択的エピタキシャル成長プロセス（２１８、３１８、４１８）によって実質的にノンドープのシリコン／ゲルマニウム材料として形成される、請求項８記載の方法。
【請求項１２】
前記リセス（２１６、３１６、４１６）を形成する前にイオン注入によってドレイン及びソース拡張領域（２０３、４０３）を形成するステップをさらに含む、請求項７記載の方法。
【請求項１３】
前記リセス（３１６、４１６）を形成後、ならびに、前記第１の歪みシリコン／ゲルマニウム材料（３０７、４０７）を形成後に前記サイドウォールスペーサ（３１３、４１３）を除去するステップと、
前記ゲート電極（３０４、４０４）のサイドウォールにデバイススペーサ構造（３０６、４０６）を形成するステップと、を含み、前記ドレイン及びソース領域（３０７、４０７）は前記デバイススペーサ構造（３０６、４０６）に基づいて形成される、請求項７記載の方法。
【請求項１４】
ｐ型ドーパントを含む前記歪みシリコン／ゲルマニウム材料（４０７）上に第２の歪みシリコン／ゲルマニウム材料（４０７Ｂ）を形成するステップをさらに含む、請求項７記載の方法。
【請求項１５】
前記第１の歪みシリコン／ゲルマニウム材料（４０７Ａ）を形成する前に、ｐ型ドーパントを、前記半導体層（４０２）の底面に注入するステップをさらに含む、請求項１４記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明は集積回路の形成に関し、より詳細には、ＭＯＳトランジスタのチャネル領域中の電荷キャリア移動度を高めるべく、ドレイン及びソース領域の埋め込み歪み層を用いることによって、歪みのあるチャネル領域を有するトランジスタを形成する技術に関する。
【背景技術】
【０００２】
集積回路を製造するには、特定の回路レイアウトに従って所与のチップエリア上に多数の回路素子を形成する必要がある。一般に、複数のプロセス技術が現在実行されており、マイクロプロセッサ、ストレージチップなどの複合回路に対しては、動作速度および／あるいは電力消費量および／あるいは費用効果の点で優れた特性を備えるという理由から、ＣＭＯＳ技術が現在最も有望なアプローチとされる。
ＣＭＯＳ技術などを用いた複合集積回路の製造においては、ｎチャネルトランジスタおよび／またはｐチャネルトランジスタなどの何百万のトランジスタが結晶性半導体層を含む基板に形成される。ｎチャネルトランジスタであるかｐチャネルトランジスタであるかを問わず、ＭＯＳトランジスタはいわゆるｐｎ接合を備えている。このｐｎ接合は、ドレイン領域とソース領域との間に配置されたチャネル領域などの逆ドープされたチャネル領域を含む高濃度にドープされたドレイン及びソース領域の境界に形成される。
【０００３】
チャネル領域の導電性、つまり、導電性チャネルの駆動電流容量は、チャネル領域に隣接して形成され、薄い絶縁層によってチャネル領域から分離されたゲート電極によって制御される。チャネル領域の導電性は、導電性チャネルが形成されると、適切な制御電圧をゲート電極に印加することにより、ドーパントの濃度、主要電荷キャリア移動度、およびトランジスタの幅方向におけるチャネル領域の与えられた延び量に対して、チャネル長さとも呼ばれるソースおよびドレイン領域間の距離に左右される。したがって、制御電圧をゲート電極に印加すると、絶縁層の下方に導電性チャネルを迅速に作り出す能力との組み合わせにより、チャネル領域の導電性によって、ＭＯＳトランジスタの特性が実質的に決定される。
従って、チャネル長が縮小し、これに関連してチャネルの抵抗率が低下することにより、チャネル長さが集積回路の動作速度を上げるための主要な設計基準となる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
トランジスタの寸法を縮小し続けると、それに関連した複数の問題が生じてしまい、ＭＯＳトランジスタのチャネル長さを着実に短くすることによって得られた利点をあまり損なわないようにこれらの問題に取り組む必要がある。極限寸法のサイズ、すなわち、トランジスタのゲート長、が縮小し続けていることから、非常に複雑なプロセス技術を適用し、場合によっては新たに構築する必要があるので、所与のチャネル長に対するチャネル領域の電荷キャリア移動度を増加することでトランジスタ素子のチャネルの導電性を強化することも提案されている。これにより、デバイスのスケーリングに関連付けられる多くの上記プロセスを適用しないで、あるいは少なくとも適用を延期しつつ、将来の技術ノードに対する進歩と互換性のあるパフォーマンスの向上を達成する可能性が与えられる。
【０００５】
電荷キャリア移動度を増加する１つの実効的メカニズムとしては、例えば、チャネル領域に対応の歪みを生成するために、チャネル領域の近傍に引張応力あるいは圧縮応力を生成することで、チャネル領域の格子構造を変化させることが挙げられる。このようにすることで電子および正孔に対する移動度がそれぞれ変化する。例えば、チャネル領域の圧縮歪みにより正孔移動度が増加し、これにより、ｐ型トランジスタのパフォーマンスを向上させる可能性が与えられる。集積回路の製造に応力や歪み技術を導入することは、将来のデバイス世代にとって非常に有望なアプローチである。その理由は、例えば、歪みシリコンは、「新たな」種類のシリコン材料として考えられており、この材料により、高額な半導体材料を必要とせずに、高速で強力な半導体デバイスの製造が可能になり、その一方で、十分に確立された多くの製造技術を依然として用いることができるからである。
【０００６】
したがって、１つのアプローチでは、歪みシリコン／ゲルマニウム層をトランジスタのドレイン及びソース領域に形成することによりＰＭＯＳトランジスタの正孔移動度が向上し、一方で、圧縮歪みのあるドレイン及びソース領域は、隣接するシリコンチャネル領域中に歪みを生成する。このために、ＰＭＯＳトランジスタのドレイン及びソース拡張領域は、イオン注入に基づき形成される。その後、後の製造段階で、深いドレイン及びソース接合部と金属シリサイドとを画定するために、必要であればゲート電極にそれぞれのサイドウォールスペーサが形成される。
【０００７】
深いドレイン及びソース領域を形成する前に、これらの領域はサイドウォールスペーサに基づいて選択的にリセスが設けられ、一方でＮＭＯＳトランジスタはマスキングされる。続いて、高濃度にドープしたシリコン／ゲルマニウム層がエピタキシャル成長技術により、ＰＭＯＳトランジスタに選択的に形成される。典型的に、歪みシリコン／ゲルマニウム材料は、接触抵抗を低下させるためにドレイン及びソース領域に金属シリサイドを形成するためのシリサイデーションプロセスにおいて、所望の歪みシリコン／ゲルマニウム材料の消費を抑えるように、エピタキシャル成長においてある程度「過剰に埋め込まれた状態」で提供される。
【０００８】
選択的成長プロセスと、従来の注入技術に基づいてｎチャネルトランジスタのそれぞれのドレイン及びソース領域を形成後に、ドーパントを活性化させ、注入により生じる損傷を再結晶化するためにアニールプロセスが実施され。さらに、アニールプロセスにおいて、歪みシリコン／ゲルマニウム層中のドーパントもまた拡散しており、その結果、歪みシリコン／ゲルマニウム層の外側と、隣接するシリコン材料内に、それぞれのＰＮ接合が形成される。
【０００９】
図１に、それぞれのアニールプロセス１０８においてバルク基板１０１上に形成される対応のｐチャネルトランジスタ１００を概略的に示す。この製造段階では、トランジスタ１００は、サイドウォールスペーサ構造１０６を含み、さらにゲート絶縁層１０５上に形成されたゲート電極１０４を含む。ゲート絶縁層はゲート電極をボディ領域１０２から分離するものであって、ボディ領域中では、ゲート電極１０４に適切な制御電圧を印加するときに、導電性チャネルが形成されうる。ボディ領域１０２に隣接して拡張領域１０３が設けられてもよく、該領域は、適度に高濃度のｐ型ドーパントを含む。拡張領域１０３の隣には、高濃度にｐドープした歪みシリコン／ゲルマニウム領域１０７が形成される。
【００１０】
すでに説明したように、トランジスタ１００は、十分に確立された技術に基づいて形成されてもよい。アニールプロセス１０８において、拡張領域１０３と歪みのある領域１０７中のドーパントは矢印に示すように拡散し、シリコンベース領域１０２内に完全に設けられるそれぞれのＰＮ接合１０９を最終的に形成するようにしてもよい。その後、歪みシリコン／ゲルマニウム領域１０７の過剰な部分１０７Ａ中とゲート電極１０４中に、十分に確立されたシリサイデーション技術に基づいて、金属シリサイド（図示せず）が形成されてもよい。
【００１１】
このプロセス技術において、歪みシリコン／ゲルマニウム材料を受け入れるそれぞれのキャブティがシリコン基板に深くエッチされており、さらに、ＰＮ接合がシリコン材料内に位置決めされていて、それにより接合部のリークが少なくされているバルクデバイスに対して著しい利点が与えられる。しかし、このストラテジーはＳＯＩ(Silicon-on-Insulator）デバイスにとってあまり実効的でない。その理由は、シリコン層の厚みが制限されており、さらに、付加的なボディコンタクトのないトランジスタアーキテクチャが検討される場合に、フローティングボディ効果が増加するからである。
【００１２】
上述の状況に鑑みて、歪みのある半導体材料を用いることでＳＯＩトランジスタのパフォーマンスを増加させ、さらに、上述した問題点を実質的に回避するか、少なくとも減らすことのできる技術が求められている。
【課題を解決するための手段】
【００１３】
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
【００１４】
概して、本発明は、チャネル領域に所望の歪みを生成するためにそれぞれのドレイン及びソース領域に歪みシリコン／ゲルマニウム材料を含むＳＯＩトランジスタのパフォーマンスを向上させる技術に関するものであって、１つの態様では、対応の歪みシリコン／ゲルマニウム材料はゲート電極の非常に近くに設けられる。さらに、付加的なボディコンタクトなしに、一部空乏型のＳＯＩトランジスタに典型的に見られるようなフローティングボディ効果は、それぞれのＰＮ接合の一部を歪みシリコン／ゲルマニウム内に位置決めすることで著しく抑えることができ、これにより、それぞれの接合部のリークが増加する。その理由は、シリコン／ゲルマニウムは、シリコンと比べると価電子帯が約１００ミリボルトオフセットしているので、それぞれの、ボディ／ドレイン／ソースダイオード電流と、従って接合部のリークとを増加させるからである。したがって、典型的には、フローティングボディ中に蓄積している少数電荷キャリアを実効的に放出することができ、これによりどのようなしきい値電圧の変動も著しく抑えることができる。１つの態様によれば、ＰＮ接合部は、従来の技術とは違って注入技術に基づいて、歪みシリコン／ゲルマニウム材料内に実効的に形成される。注入技術においては、欠陥の発生を予測することが困難なことから、選択的エピタキシャル成長プロセスにおいて、ドレイン及びソース領域に対して高ドーパント濃度が注入される。
【００１５】
本発明の１つの例示的実施形態では、半導体デバイスは、埋め込み絶縁層上に形成されたシリコン含有半導体層と、このシリコン含有半導体層の上方に形成されたゲート電極とを含み、ゲート電極はゲート絶縁層によって半導体層から分離されている。半導体デバイスはさらに、ゲート電極のサイドウォールに形成されるサイドウォールスペーサと、サイドウォールスペーサに隣接して半導体層に形成される歪みシリコン／ゲルマニウム材料とを含む。さらに、ドレイン領域及びソース領域は歪みシリコン／ゲルマニウム材料中に部分的に形成され、その際に、ドレイン領域及びソース領域はフローティングボディ領域を間に画定する。このドレイン及びソース領域は、フローティングボディ領域を備えたそれぞれのＰＮ接合を画定するように形成され、このＰＮ接合の一部は歪みシリコン／ゲルマニウム材料内に設けられる。
【００１６】
本発明の別の例示的実施形態によれば、方法において、埋め込み絶縁層上に形成される半導体層内にサイドウォールスペーサを含むゲート電極構造に隣接してリセスが形成される。上記方法において、さらに、リセス中に歪みシリコン／ゲルマニウム材料が形成される。さらに、ドレイン及びソース領域はイオン注入プロセスとアニールプロセスとによりゲート電極構造に隣接して形成され、ドレイン及びソース領域は、フローティングボディ領域を備えたそれぞれのＰＮ接合を画定し、ドレイン及びソース領域は、ＰＮ接合の一部が歪みシリコン／ゲルマニウム材料内に設けられるように形成される。
【００１７】
本発明のさらに別の例示的実施形態によれば、方法において、埋め込み絶縁層に形成される半導体層内にサイドウォールスペーサを含むゲート電極構造に隣接してリセスが形成される。さらに、このリセス中に第１の歪みシリコン／ゲルマニウム材料が形成され、その後、この第１の歪みシリコン／ゲルマニウム材料上に、ｐ型ドーパント材料を含む第２の歪みシリコン／ゲルマニウム材料が形成される。さらに、ドレイン及びソース拡張領域がイオン注入プロセスによってゲート電極構造に隣接して形成され、アニールプロセスは、フローティングボディ領域を備えたそれぞれのＰＮ接合を画定するように実行される。その際に、ＰＮ接合部の一部は歪みシリコン／ゲルマニウム材料内に設けられる。
【発明を実施するための最良の形態】
【００１８】
本発明は、添付の図面とあわせて、以下の説明を読むことによって理解することができる。図面を通して、同じ参照符号は同様の要素を表す。
【００１９】
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示されたものであり、以下にその詳細を記載する。 
しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。
【００２０】
本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
【００２１】
以下、本発明を添付の図面を参照しながら説明する。 
各図面には、単に説明を目的として、さらに、当業者には周知の詳細な説明で本発明を曖昧なものにしないように、様々な構造、システムならびに装置が概略的に描かれている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
【００２２】
概して、本発明はフローティングボディ領域を備えたＳＯＩ(Silicon-on-Insulator)トランジスタアーキテクチャに関するものであり、埋め込みシリコン／ゲルマニウム材料の形態で、非常に実効的な歪み生成メカニズムが、ドレイン及びソース領域の一部と、フローティングボディ領域の一部とに提供される。ドレイン及びソース領域は、それぞれのＰＮ接合、つまり、フローティングボディ領域と、高濃度にｐドープしたドレイン及びソース領域の間の境界が歪みシリコン／ゲルマニウム材料内に存在するように形成される。これにより、シリコン材料よりもシリコン／ゲルマニウムのバンドギャップが減ることで接合部のリークが増加（バルクデバイスにとっては不適切であると考えられている）し、フローティングボディ領域中の、蓄積した電荷キャリアに実効的なリークパスが与えられ、その結果、ヒステリシス効果とも呼ばれる、対応の動作に依存する電位変動を著しく減らすことができる。
【００２３】
製造プロセスを適切に設計することで、つまり、対応のキャビティやリセスを形成するためにそれぞれのエッチプロセスを制御し、深いドレイン及びソース領域を形成するための後続の注入プロセスのための注入パラメータと、適切なアニール技術を適切に選択することによって、歪みシリコン／ゲルマニウム材料内に設けられるそれぞれのＰＮ接合の領域が実効的に調整され、その結果、接合部のリークを所要の程度に調整する制御メカニズムがさらに提供される。歪みシリコン／ゲルマニウム材料のin-situドープに基づいて許容できる程度の欠陥率を有する高ドーパント濃度を供給する必要がありうる従来の教示とは違って、ＰＮ接合を注入によって形成することにより、接合部のリークを著しく増加させることができ、その結果、フローティングボディ効果を著しく減らすことができ、その一方で、歪みシリコン／ゲルマニウム材料を提供することによって、それでも駆動電流容量を向上させることができる。さらに他の例示的実施形態では、フローティングボディ領域を備えたＳＯＩトランジスタのパフォーマンスは、ディスポーザブルスペーサを用いることでチャネル領域に非常に近接して歪みのある半導体材料を位置決めすることにより、さらに向上させることができる。その際に、歪みシリコン／ゲルマニウム材料のオフセットは、ドレイン及びソース領域中に金属シリサイドを形成するといった他のデバイス要件とは別に調整される。したがって、歪みシリコン／ゲルマニウム材料内に設けられるＰＮ接合のそれぞれの部位はさらに増加し、その結果、フローティングボディ効果をさらに減らす可能性が与えられる。さらに、歪みシリコン／ゲルマニウム材料は、従来の技術の場合のように、チャネル領域の近くの歪みのある材料が必要以上に緩和しないよう、金属シリサイドを受け入れるために高さを過剰にして供給される必要は必ずしもない。その理由は、金属シリサイドをドレイン及びソース領域の実質的に平坦な構造中に形成することで、それでも、チャネル領域と金属シリサイド領域との間に非常に歪みシリコン／ゲルマニウム材料を残すことができるからである。したがって、それぞれの金属シリサイド領域の上方に、応力のかけられたオーバー層が設けられるときは、応力のかけられたオーバー層からそれぞれのチャネル領域への応力転送をさらに向上することができる。
【００２４】
さらに、本発明のある実施形態では、注入シーケンスと、歪みシリコン／ゲルマニウム材料のドープおよびアンドープエピタキシャル成長技術とを適切に組み合わせることによって、歪みシリコン／ゲルマニウム材料に生成される注入により生じる損傷を減らした状態で、それぞれのＰＮ接合の一部が歪みシリコン／ゲルマニウム材料内に位置決めされうる。
【００２５】
添付の図面に関して、本発明のさらなる例示的実施形態を以下にさらに詳細に記載する。図２ａに、フローティングボディ領域を有するＳＯＩトランジスタを表す半導体デバイス２００の断面図を概略的に示す。トランジスタ２００は、この製造段階では、ベース材料２１０と、その上に絶縁層２１１とが形成された基板２０１を含む。例えば、基板２０１は、二酸化シリコン層か、埋め込み絶縁層２１１などの任意の他の適切な絶縁材料が上に形成されているベース材料２１０を表すシリコン基板であってもよい。埋め込み絶縁層２１１上には、シリコン含有の結晶層２０２が形成され、シリコンの含有量は、５０原子百分率シリコンか、層２０２中のいずれの他の構成要素よりも多い。半導体層２０２の厚みは、一部あるいは完全空乏型ＳＯＩトランジスタの形成に必要とされる厚みであって、ある例示的実施形態では、半導体層２０２の厚みは、約１０〜１００ｎｍの範囲の値をとりうる。さらに、半導体層２０２の上方にはゲート電極２０４が形成される。このゲート電極２０４はゲート絶縁層２０５によって半導体層２０２から分離されている。
【００２６】
例えば、１つの例示的実施形態では、ゲート電極２０４は、この製造段階においては、ドープされているか、ドープされていないかを問わずポリシリコンから構成され、ゲート電極２０４の長さ、つまり図２ａ中ではゲート電極の水平方向の拡張部の長さは約１００ｎｍかそれよりも著しく短く、例えば、約５０ｎｍかそれ未満である。ゲート絶縁層２０５は、二酸化シリコン、窒化シリコン、ｈｉｇｈ−ｋ誘電材料あるいはこれらの組合せといった任意の適切な誘電材料であってもよい。ゲート電極２０４は、その上面にキャップ層２１２が形成されており、これは例えば、窒化シリコンや任意の他の適切な材料から構成されていてもよい。さらに、スペーサ２１３を含むサイドウォールスペーサ構造と、必要であればライナ２１４とが、ゲート電極２０４のサイドウォールに設けられてもよい。適度に高濃度のｐ型ドーパントを有するそれぞれの注入領域２０３は、スペーサ構造２１３を含むゲート電極２０４に隣接して形成されてもよく、さらに、今後も形成される深いドレイン及びソース領域のドレイン及びソース拡張領域であってもよい。
【００２７】
図２ａに示す、トランジスタ２００を形成するための典型的なプロセスフローは以下のプロセスを含みうる。シリコン含有層２０２が上に形成されている基板２０１を供給後に、絶縁構造（図示せず）の形成と、必要であれば層２０２中に特定の垂直方向のドーパントプロファイルの確立とを含む十分に確立された製造プロセスが実行されうる。その後、ゲート電極２０４、キャップ層２０２、およびゲート絶縁層２０５が、酸化および／または蒸着技術に基づいて形成されたそれぞれの材料層からパターニングされ、その後、高度なリソグラフィおよびエッチ技術が行われる。その後、必要であれば、ライナ２１４が例えば酸化によって形成されてもよく、続いて、誘電層を蒸着し、同時に異方性エッチングを行うことでスペーサ２１３を形成してもよい。次に、ドレイン及びソース拡張領域２０３を形成するために注入プロセス２１５が行われる。その際に、それぞれの注入パラメータは、シミュレーション、実験などに基づいて容易に定めることができる。
【００２８】
図２ｂに、さらに次の製造段階におけるトランジスタ２００を概略的に示す。ゲート電極２０４のサイドウォール上には、デバイス要件に従ってさらなるサイドウォールスペーサ構造２０６が形成される。その際に、スペーサ構造２０６の幅は、深いドレイン及びソース領域を形成する後続の注入プロセスにおけるマスキング効果に対して、さらに、金属シリサイドの形成プロセスにおけるマスキング効果に対しても選択される。さらに、それぞれのリセスまたはキャビティ２１６がスペーサ構造２０６に隣接して半導体層２０２中に形成される。スペーサ構造２０６は、必要であれば二酸化シリコンなどのライナ材料のコンフォーマル蒸着を含む十分に確立された技術に基づいて形成され、さらに、続いて、窒化シリコンなどのスペーサ材料が蒸着される。その後、異方性エッチプロセスを行い、先に蒸着したスペーサ層の水平部分を除去するようにする。その際に、それぞれのライナが設けられていれば、各ライナは実効的なエッチストップ層としての役割を果たす。Ｎチャネルトランジスタを含む他のデバイス領域は、リセス２１６を形成するエッチプロセス２１７の前にマスキングしてもよいことが分かる。エッチプロセス２１７は、十分に確立されたレシピに基づいて実行されてもよい。その際に、ポリマージェネレータの濃度、イオンボンバード処理の方向、イオンの流束密度などのプロセスパラメータは、スペーサ構造２０６をある程度アンダーエッチすることができるように適切に調整される。さらに、層２０２の厚みが制限されていることから、後続の選択的エピタキシャル成長プロセスのために一定量の結晶材料を残すようにエッチプロセス２１７が停止する。
【００２９】
図２ｃに、選択的エピタキシャル成長プロセス２１８における半導体デバイス２００を概略的に示す。このプロセスでは、歪みシリコン／ゲルマニウム材料２０７がリセス２１６中に成長する。エピタキシャル成長プロセス２１８において、ゲート電極２０４がキャップ層２１２とスペーサ構造２０６によって確実に覆われる。１つの例示的実施形態では、選択的エピタキシャル成長プロセス２１８は、例えば従来技術における場合のように、ｐ型ドーパント材料を実質的に追加することなく実行され、よって、歪みシリコン／ゲルマニウム材料２０７は実質的にアンドープ材料として供給される。したがって、シリコン／ゲルマニウム材料を適度に高濃度のドープレベルでin-situドープするにはそれぞれのプロセスパラメータ、例えば、それぞれの蒸着雰囲気における前駆物質およびキャリアガス濃度、基板のそれぞれの圧力、温度などを正確に安定して制御する必要があることから、エピタキシャル成長プロセス２１８のプロセスの複雑性を著しく抑えることができる。さらに、歪みシリコン／ゲルマニウム材料２０７の上方には、過剰部位２０７Ａが設けられてもよい。つまり、ある実施形態では、歪みのある半導体材料２０７は、ゲート絶縁層２０５の上面２０５Ｓの高さレベルによって画定される高さより高くなってもよい。ある例示的実施形態では、過剰部位２０７Ａは、後続の製造段階で消費され、従って金属シリサイドに変換される半導体材料の量に実質的に一致しうる。他の例示的実施形態では、この過剰部位２０７Ａは、シリコン材料の形態で供給されてもよく、その結果、部位２０７Ａ中に金属シリサイドを形成する際のフレキシビリティを高めることができる。この場合、シリコン／ゲルマニウム材料２０７の存在によって実質的に影響を及ぼされることなく、複数の十分に確立されたシリサイデーション技術を用いることができる。
【００３０】
図２ｄに、高濃度にｐドープした深いドレイン及びソース領域２２０を形成するための注入プロセス２１９におけるトランジスタ２００を概略的に示しており、該領域２２０は埋め込み絶縁層２１１の下方に延びてもよい。注入プロセス２１９は、２０７Ｂと示す、実質的にアンドープの歪みシリコン／ゲルマニウム材料２０７の少なくとも一部を維持することができるようにプロセスパラメータに基づいて実行されてもよく、または部位２０７Ｂ中にそれぞれ所望のｎドープ領域を生成するように、ハロ注入などのそれぞれの注入ステップが実行されてもよい。すでに説明したように、ある程度の異方性をエッチプロセス２１７（図２ｂ）において生成することによって、注入プロセス２１９において部位２０７を確実にマスキングした状態にでき、その際に、部位２０７Ｂの寸法の縮小が望まれる場合は、注入２１９において適切な傾斜角を選択することで部位２０７Ｂの寸法の調整を行うこともできる。他方、部位２０７Ｂ中に、顕著なＰＮ接合が望まれる場合は、深いドレイン及びソース領域２２０を形成するために用いたｐ型ドーパントに対してカウンタドーパントを用いて、それぞれの傾斜ハロ注入プロセスが実行されてもよい。
【００３１】
図２ｅに、拡張部２０３と、深いドレイン及びソース領域２２０中のドーパントを活性化させるアニールプロセス２０８におけるトランジスタ２００を概略的に示す。矢印２２５で示すように、領域２０３および２２０中のｐ型ドーパントは拡散中であり、一方で注入２１５（図２ａ）および２１９（図２ｄ）により生じる結晶損傷は実質的に再結晶化される。アニールプロセス２０８のパラメータは、所望の形状のＰＮ接合２０９を得ることができるように適切に選択され、２０９Ａと示す、ＰＮ接合の一部は歪みシリコン／ゲルマニウム材料内に形成される。例えば、ｐ型ドーパントの平均的な拡散長が注入プロセス２１９の間に蒸着されるそれぞれのＰＮ接合と、歪みシリコン／ゲルマニウム材料２０７の境界の間の距離よりも短くなるように、アニールプロセス２０８の温度と持続時間とが選択されてもよい。この場合、ＰＮ接合２０９の部位２０９Ａは、歪みシリコン／ゲルマニウム材料２０７内に確実に維持される。例えば、すでに説明したように、リセス２１６の形成における異方性度はプロセス２１９の注入パラメータとの組み合わせにより十分なオフセットが与えられ、これによりドーパントの活性化と再結晶化とを実効的に行うことができ、一方で、それでも材料２０７内に部位２０９Ａを維持することができる。
【００３２】
歪みシリコン／ゲルマニウム材料中のｐ型ドーパントの拡散挙動は容易に調べることができる、および／あるいは計算することができることから、適切な一連のプロセスパラメータをそれぞれの結果に基づいて確立することができる。したがって、部位２０９Ａの領域、つまり、図２ｅの断面図においての長さを上記プロシージャに基づいて確実に制御することができ、これにより接合部のリーク量を調整することも可能となり、したがって、最終的に形成されるＰＮ接合２０９によって実質的に画定されるフローティングボディ領域から蓄積した電荷キャリアを実効的に除去することができる。したがって、それぞれのドレイン及びソース領域２２０は、注入技術に基づいて歪みシリコン／ゲルマニウム材料の一部内に実効的に形成され、一方で、同時に、接合部のリークの程度はフローティングボディ効果を著しく抑えるように制御されうる。
【００３３】
図２ｆに、さらに次の製造段階におけるトランジスタ２００を概略的に示す。ここでは、金属シリサイド領域２２２は過剰部位２０７Ａとゲート電極２０４中に形成される。すでに議論したように、過剰部位２０７Ａに含まれる材料の種類に応じて、適切なシリサイデーション技術が用いられる。例えば、過剰部位２０７Ａがシリコンの形態で供給されていれば、白金、ニッケル、コバルトあるいはこの組合せといった任意の適切な材料をそれぞれの金属シリサイドの形成に用いることができる。金属シリサイド２２２は過剰部位２０７Ａに限定されているので、領域２０７中には実質的に歪みの緩和は生じず、この結果、ボディ領域２２１内に実効的な歪み生成メカニズムが提供される。図３ａ〜３ｆに関して、歪みシリコン／ゲルマニウム材料が図２ａ〜２ｆに関して図示し説明している実施形態よりも近くに位置決めされている本発明の例示的実施形態を以下のさらに詳細に説明している。
【００３４】
図３ａにおいて、トランジスタ３００はベース材料３１０と埋め込み絶縁層３１１とを含み基板３０１を含み、該基板上には半導体層３０２が形成されている。これらの構成要素の特性に関しては、図２ａに関してすでに説明したものと同じ基準が適用される。さらに、この製造段階では、トランジスタ３００は、半導体層３０２の上方に形成され、ゲート絶縁層３０５によって該半導体層３０２から分離されているゲート電極３０４を含む。キャップ層３１２はゲート電極３０４の上面を覆い、さらに、特定の幅３１３Ｗを有するそれぞれのスペーサ構造３１３は、ライナ３１４とともにゲート電極３０４をカプセル化する。１つの例示的実施形態では、ライナ３１４を含むスペーサ３１３の幅は約１０ｎｍかそれよりも著しく狭く、ある例示的実施形態では、約２ｎｍかそれ未満である。
【００３５】
図３ａに示すトランジスタ３００は、図２ａに関してすでに説明したものと実質的に同じプロセス技術に基づいて形成されてもよい。スペーサ構造３１３は、コンフォーマルな蒸着技術に基づいて形成されてもよく、その後、十分に確立された異方性エッチプロセスが行われる。ライナ３１４は酸化プロセスに基づいて形成されてもよい。図３ｂに、スペーサ構造３１３に隣接する半導体層３０２中にそれぞれのリセスもしくはキャビティ３１６を形成するエッチプロセス３１７におけるトランジスタ３００を概略的に示す。スペーサ幅３１３Ｗと所望の程度のアンダーエッチに応じて、エッチプロセス３１７の異方性度を適切に制御することができる。つまり、狭いスペーサ幅３１３Ｗに対しては、エッチプロセス３１７を実質的に異方性のエッチプロセスとして設計し、ゲート絶縁層３０５近くの過剰なエッチアタック(etch attack)を実質的に回避するようにしてもよい。非常に異方的にシリコン材料をエッチングする、例えば窒化シリコン、二酸化シリコンなどに対して選択的な対応のエッチレシピは従来技術において確立されている。
【００３６】
図３ｃに、リセス３１６中に歪みシリコン／ゲルマニウム材料３０７を形成する選択的エピタキシャル成長プロセス３１８におけるトランジスタ３００を概略的に示す。エピタキシャル成長プロセス３１８において、ノンドープシリコン／ゲルマニウム材料が成長し、これにより、すでに説明したようにin-situドーピングを含む従来のストラテジーと比べると、プロセスコントロールに対する制約が緩和される。さらに、１つの例示的実施形態では、歪みシリコン／ゲルマニウム材料３０７は、後述しているように、金属シリサイドを受け入れるために過剰な高さが必要とされうることから、ゲート絶縁層３０５により画定される高さレベルに至るまで形成されてもよい。その後、キャップ層３１２とスペーサ３１３とが実質的に窒化シリコンから構成されるときに、スペーサ３１３とキャップ層３１２とは、熱い燐酸に基づいて、非常に選択的なウェット化学エッチレシピなどに基づいて選択的に除去することができる。
【００３７】
図３ｄに、層３０２と歪みシリコン／ゲルマニウム材料３０７の一部にそれぞれの拡張領域３０３を形成するための注入プロセス３１５におけるトランジスタ３００を概略的に示す。ゲート電極３０４に対する拡張領域３０３の所要のオフセットに応じて、さらなるオフセットスペーサ（図示せず）がゲート電極３０４のサイドウォールスペーサ上に形成されうる。図３ｅに、さらに進んだ製造段階におけるトランジスタ３００を概略的に示す。ここでは、ゲート電極３０４は、その上にさらなるスペーサ構造３０６が形成されている。該構造には、必要であれば、任意の適切な数の個々のスペーサ素子と、それぞれのライナ材料とが含まれており、深いドレイン及びソース領域３２０の所望の横方向および垂直方向のプロファイルを形成する。このために、デバイス３００は所要の高ドーパント濃度でｐ型ドーパントを導入する注入プロセスにさらされる。より複雑な、深いドレイン及びソース領域３０２の横方向のプロファイルが求められれば、スペーサ構造３０６の形成と、注入プロセスの個々のステップの実行とを断続的に行うことができる。図示している例では、スペーサ構造３０６に単一のスペーサ素子が提供されている。これは十分に確立されたスペーサ素子に基づいて形成されてもよい。その後、図示しているように深いドレイン及びソース領域３２０を得るように注入がなされる。
【００３８】
次に、注入により生じる損傷を適切に再結晶化し、さらに注入プロセスにより注入されるドーパントを活性化するように、持続時間、温度、伝熱の種類などの適切に選択されたプロセスパラメータに基づいてアニールプロセス３０８を実行してもよい。他の例示的実施形態では、拡張領域３０３は、プロセスストラテジーに応じて、注入３１５の後か、深いドレイン及びソース領域３２０を形成する前に別々にアニールすることができる。さらに、デバイス２００に関してすでに説明したように、ハロ注入などの他の注入プロセスを注入３１５の前後、および、ドレイン及びソース領域３２０を形成する注入プロセスの前に実行してもよい。すでに説明したように、それぞれのアニールパラメータを適切に選択するように、それぞれのｐ型ドーパントの材料の拡散性を予め決定することができる。この場合に、ゲート電極３０４の近くにそれぞれのキャビティ３１６を形成することにより、実質的にノンドープの、あるいはカウンタドープした歪みシリコン／ゲルマニウム材料の部位３０７Ｂが著しく増加する。よって、アニールプロセス３０８において、ｐ型ドーパントは、それぞれのＰＮ接合３０９を最終的に形成するように拡散を開始し、ＰＮ接合３０９のうちの、実質的部位３０９Ａは歪みシリコン／ゲルマニウム材料３０７内に設けられる。これにより、デバイス３００は、フローティングボディ領域３２１を含み、そのうちの一部、つまり、部位３０７Ｂは、歪みシリコン／ゲルマニウム材料から構成される。
【００３９】
この材料はボディ領域３２１のエリア近くに設けられ、該エリアにおいては、デバイス３００のオペレーションにおいてチャネル領域が形成されうる。これにより、ボディ領域３２１のそれぞれのチャネル部位に対して、歪みシリコン／ゲルマニウム材料が非常に近接していることから、チャネル部位においてそれぞれの歪みが非常に実効的に得られる。さらに、上述のプロセスストラテジーにより、部位３０７Ｂが著しく増加し、従って、歪みシリコン／ゲルマニウム材料内に設けられるＰＮ接合３０９の部位３０９Ａが著しく増加する。これにより、接合部のリークが増加し、これにより、どのようなフローティングボディ効果もさらに抑えられる。
【００４０】
したがって、デバイス３００は、フローティングボディ効果の抑制と組み合わせて駆動電流容量を増加することができる。部位３０９Ａの寸法はエッチプロセスに基づいて、よって幅３１３Ｗの幅に基づいて、さらに、深いドレイン及びソース領域３２０のさらなる横方向のプロファイルに基づいて容易に制御することができ、これは、１つ以上のスペーサ素子をそれぞれの注入プロセスと組み合わせて用いることで実現することができる。さらに、ｐ型ドーパントの外方拡散度も制御するように適切なアニールプロセスパラメータを使用し、所望の寸法の部位３０９Ａを得るようにしてもよい。例えば、ある例示的実施形態では、レーザーベースあるいはフラッシュベースのプロセスが用いられている高度なアニール技術を用いてもよく、このような技術では、短時間パルスの放射がデバイス３００に照射され、非常に局所的に半導体層３０２が熱せられる。よって、非常に高度なドーパントの活性化を実現することができ、一方で活性化プロセスが短時間なので、ドーパントの拡散は著しく低減する。
【００４１】
他方、注入により生じる損傷は、必要であれば、約６００〜８００℃の範囲の、低くされた温度で熱処理を行うことにより再結晶化される。このようにして、ドーパント材料の拡散を著しく抑えることができ、一方ではそれでも高度な格子の再結晶化を実現することができる。対応の高度なアニール技術を図２ａ〜２ｅに関して説明した実施形態と組み合わせて実効的に用いることができることに留意されたい。
【００４２】
図３ｆに、さらに次の製造段階でのトランジスタ３００を概略的に示す。この段階では、トランジスタ３００はさらに、歪みシリコン／ゲルマニウム材料３０７の上部と、ゲート電極３０４の上部に形成される金属シリサイド領域３２２を含む。すでに説明したように、金属シリサイド３２２は過剰部位を供給せずに材料３０７内に形成することができる。その理由は、歪みシリコン／ゲルマニウム材料は部位３０７中に未だ存在し、これにより、ゲート絶縁層３０５の下方に設けられるチャネル領域３２１Ｃ中に実効的な歪み生成メカニズムを提供できるからである。
【００４３】
ある例示的実施形態では、トランジスタ３００は圧縮応力のかけられたオーバーレイヤ３２３を含み、これは、例えばプラズマエンハンスト化学気相蒸着（ＰＥＣＶＤ）技術に基づいて高度な圧縮応力を伴って、例えば窒化シリコンなどから構成されてもよく、これによりチャネル領域３２１Ｃ中の歪みがさらに強化される。さらに、ゲート絶縁層３０５に対して、金属シリサイド領域３２２が実質的に平面構造をしているために、実質的に緩和した金属シリサイド部位が対応のサイドウォールスペーサ構造を通じた応力転送の実効性を抑制するであろう図１および２ｆに示した設計よりも実効的にオーバー層３２３からチャネル領域３２１Ｃに、応力を転移することができる。これにより、図３ｆに示す構造は、歪みのある部位３０７と、オーバーレイヤ３２３により得られる強化された応力転移メカニズムに基づく非常に実効的に歪み生成メカニズムにより、高駆動電流容量を提供する。一方、さらに、十分に制御可能で寸法が大きくされたＰＮ接合３０９Ａの接合部のリークは大きくなり、従って、フローティングボディ領域３２１の電位変動を実質的に抑えることができる。
【００４４】
図４ａ〜４ｅに関して、本発明のさらなる例示的実施形態を以下により詳細に記載しており、ここでは、歪みシリコン／ゲルマニウム材料中の、注入により生じる損傷を減らすために、in-situドーピングを使った注入技術とエピタキシャル成長技術とを組み合わせることができる。
【００４５】
図４ａにおいて、ＳＯＩトランジスタ４００はベース材料４１０と埋め込み絶縁層４１１とを含む基板４０１を含み、半導体層４０２は埋め込み絶縁層４１１上に形成される。さらに、ゲート電極４０４はゲート絶縁層４０５上に形成され、サイドウォールスペーサ構造４０６とキャップ層４１２とを含んでもよい。さらに、この製造段階では、拡張領域４０３は半導体層４０２中に形成されてもよい。様々な構成要素ならびにそれらを形成するために任意のプロセス技術に関しては、図２ａ〜２ｆに関してすでに記載した実施形態を参照してもよい。さらに、１つの例示的実施形態では、トランジスタ４００は、深いドレイン及びソース領域４２０を形成する注入プロセス４１９にさらされうる。よって、注入パラメータは、歪みシリコン／ゲルマニウム材料で実質的に埋め込みされたそれぞれのリセスまたはキャビティを形成するために、対応の深いドレイン及びソース領域４２０が破線によって示すように所望のエッチ深度の下方に拡張するように選択される。
【００４６】
図４ｂに、次の製造段階におけるトランジスタ４００を概略的に示す。ここでは、選択的エピタキシャル成長プロセス４１８が実行される。その際に、プロセス４１８Ａの第１段階では、実質的にノンドープの歪みシリコン／ゲルマニウム材料４０７Ａが成長し、その後、高濃度のｐ型ドーパント材料を含む第２の歪みシリコン／ゲルマニウム材料４０７Ｂが供給されるように、適切なドーパント前駆物質が蒸着雰囲気に追加される。すでに説明したように、特に、実質的にアンドープの歪みのある材料４０７Ａを形成するための第１段階は、シリコン／ゲルマニウム材料の本来の性質により非常に精密に制御することができる。これにより、部位４０７Ｃが設けられ、ここでは、高濃度のｐ型ドーパントが供給される。
【００４７】
その一方で、隣接する領域では、実質的にｐ型ではないドーパント材料とともに、近隣のシリコン材料の近くにノンドープ材料４０７Ａが設けられる。したがって、深いドレイン及びソース領域４２０の近くと、拡張領域４０３の近くには、高濃度にｐドープされた半導体材料により、両サイドから対応のノンドープ材料４０７Ａが囲まれ、一方で、深いドレイン及びソース領域４２０と拡張領域４０３との間の領域においては、高濃度のｐ型ドーパントを含んでいるのは、本来の部位４０７Ａの一方の「近隣部分」だけである。したがって、後続のアニールプロセスにおいて、拡張部４０３と深いドレイン及びソース領域４２０に対応するノンドープ材料４０７Ａへの拡散活動が増加する一方で、部位４０７Ｃの近傍では、拡散活動は著しく抑制される。
【００４８】
その結果、拡張領域４０３と深いドレイン及びソース領域４２０の近くにおいては、ドーパントの拡散が増加することで、実質的にアンドープ部位４０７Ａに「ブリッジ」した、つまり、入り込んだ状態となる。その一方で、部位４０７Ａの近くにおいては、それぞれのＰＮ接合が実質的にノンドープ部位４０７Ａ内に確立される。プロセス４１８の適切なパラメータの選択、つまり、実質的にノンドープ部位４０７Ａの厚みに対する適切なパラメータの選択により、適切に選択されたアニールパラメータとともに、歪みシリコン／ゲルマニウム材料内にＰＮ接合の一部を確実に形成することができる。
【００４９】
図４ｃに、上述のアニールプロセス完了後のトランジスタ４００を概略的に示す。したがって、対応の深いドレイン及びソース領域４２０は現在、埋め込み絶縁層４１１の下方にまで延びており、さらに、拡張領域４０３は、深いドレイン及びソース領域４２０に接続しており、これにより、それぞれのＰＮ接合４０９が形成される。一方で、４０９Ａと示すＰＮ接合４０９の一部は歪みシリコン／ゲルマニウム材料４０７Ａ／４０７Ｂ内に設けられる。その他の例示的実施形態では、接合容量の増加があまり重要でない場合は注入４１９を省略してもよく、この結果生じる接合４０９は、それぞれのアニールプロセス後に、実質的にノンドープ領域４０７Ａ内に実質的に完全に形成される。
【００５０】
図４ｄに、ゲート電極４０４に対するリセス４１６のオフセットを減らすことができるように、適切に設計されたスペーサ４１３に基づいて、ゲート電極４０４に隣接してそれぞれのリセス４１６がすでに形成されているさらなる例示的実施形態に従うトランジスタ４００を概略的に示す。さらに、初期の製造段階において拡張領域４０３を形成済みとしてもよく、これは、エピタキシャル成長したシリコン／ゲルマニウム材料の形成後の、その後の段階において、対応する注入プロセスを行うことが不適切であると考えられる場合に行われる。さらに、注入４１９をこの段階で実行してもよく、これによりｐ型ドーパントが半導体層４０２の残りの部分に注入され、その際に、ドーパント濃度と注入エネルギーを減らすことで、残りのシリコン部位中の結晶損傷を著しく減らすことができる。
【００５１】
その他の例示的実施形態では、注入４１９は、図４ａに関してすでに説明したように、対応のエッチプロセスの前に実行してもよい。その後、プロセス４１８に関してすでに説明したような対応のエピタキシャル成長プロセスを実行してもよい。図４ｅに、それぞれのエピタキシャル成長プロセス完了後のトランジスタ４００を概略的に示す。したがって、実質的にアンドープのシリコン／ゲルマニウム材料４０７Ａが、続いて、高濃度のin-situドープした材料４０７Ｂが、深いドレイン及びソース領域４２０の上方に形成される。その後、すでに説明したように、それぞれのドレイン及びソース領域と、それぞれのＰＮ接合４０９とを形成するために、対応のアニールプロセスが実行されてもよく、その際にそれぞれのＰＮ接合の一部もまた、歪みシリコン／ゲルマニウム材料４０７Ａ、４０７Ｂ内に設けられる。その後、それぞれのスペーサ４１３とキャップ層４１２とを除去し、後続のシリサイデーションプロセスのために更なるサイドウォールスペーサを形成することによりプロセスをさらに継続してもよい。
【００５２】
したがって、図４ａ〜４ｅに関して上述している実施形態により歪みシリコン／ゲルマニウム材料が提供され、その際に、それぞれのＰＮ接合の一部はシリコン／ゲルマニウム材料中に設けられる一方で、歪みシリコン／ゲルマニウム材料中の、注入により生じる損傷は、実質的に固有の、高濃度にドープした歪みのある半導体材料を形成するための混合したエピタキシャル成長プロセスにより著しく低減する。その結果、本発明はフローティングボディ領域を備えたＳＯＩトランジスタを形成するための改良された技術を提供し、該技術では、フローティングボディ効果を著しく減らすべく、接合部のリークの増加とともに、非常に実効的な歪み生成メカニズムが組み合わせられる。このために、ある形態では、歪みシリコン／ゲルマニウム材料のin-situドープではなくて注入プロセスが用いられる。これにより、それぞれのＰＮ接合を設計する際に高度なフレキシビリティが与えられる。その際に、ＰＮ接合の一部は歪みのある半導体材料内に確実に設けられ、これにより、接合部のリークを所望の程度増やすことができる。
【００５３】
例えば、図３ａ〜３ｆに関して説明した実施形態では、その他のトランジスタパラメータが同じであれば、図１に示すように、従来のインテグレーションスキームよりも６の大きさのオーダーまで接合部のリークを増やすことができる。図２ａ〜２ｆに関して説明した実施形態においても、従来のインテグレーションスキームよりも約２の大きさのオーダーにまで接合部のリークを著しく増やすことができる。さらに、ゲート電極の近くには歪みのある半導体材料が位置決めされ、その際に、約２ｎｍかそれ未満のオフセットが得られ、その結果、それぞれのチャネル領域中の歪みも増え、これに対応して駆動電流容量がそれぞれ増加する。他の態様では、歪みのある半導体材料中の全体の欠陥率を下げるように、歪みシリコン／ゲルマニウム材料の注入、in-situドーピングおよび固有のエピタキシャル成長を組み合わせてもよい。
【００５４】
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００５５】
【図１】歪みシリコン／ゲルマニウム材料が設けられ、それぞれのＰＮ接合がｐ型ドーパントを外方拡散することで形成され、これにより、それぞれのＰＮ接合を従来の技術によりシリコン材料内に完全に位置決めすることができる、バルク構造のｐチャネルトランジスタの概略的断面図。
【図２ａ】本発明の例示的実施形態に係る各種製造段階におけるフローティングボディ領域を備えたＳＯＩトランジスタの概略的断面図であって、深いドレイン及びソース領域がイオン注入によって形成されている説明図。
【図２ｂ】本発明の例示的実施形態に係る各種製造段階におけるフローティングボディ領域を備えたＳＯＩトランジスタの概略的断面図であって、深いドレイン及びソース領域がイオン注入によって形成されている説明図。
【図２ｃ】本発明の例示的実施形態に係る各種製造段階におけるフローティングボディ領域を備えたＳＯＩトランジスタの概略的断面図であって、深いドレイン及びソース領域がイオン注入によって形成されている説明図。
【図２ｄ】本発明の例示的実施形態に係る各種製造段階におけるフローティングボディ領域を備えたＳＯＩトランジスタの概略的断面図であって、深いドレイン及びソース領域がイオン注入によって形成されている説明図。
【図２ｅ】本発明の例示的実施形態に係る各種製造段階におけるフローティングボディ領域を備えたＳＯＩトランジスタの概略的断面図であって、深いドレイン及びソース領域がイオン注入によって形成されている説明図。
【図２ｆ】本発明の例示的実施形態に係る各種製造段階におけるフローティングボディ領域を備えたＳＯＩトランジスタの概略的断面図であって、深いドレイン及びソース領域がイオン注入によって形成されている説明図。
【図３ａ】本発明のさらに別の例示的実施形態に係る、各種製造段階においてフローティングボディ領域を備えたＳＯＩトランジスタの概略的断面図であって、歪みシリコン／ゲルマニウム材料がディスポーザブルスペーサに基づいてチャネル領域に非常に近接して位置決めされている説明図。
【図３ｂ】本発明のさらに別の例示的実施形態に係る、各種製造段階においてフローティングボディ領域を備えたＳＯＩトランジスタの概略的断面図であって、歪みシリコン／ゲルマニウム材料がディスポーザブルスペーサに基づいてチャネル領域に非常に近接して位置決めされている説明図。
【図３ｃ】本発明のさらに別の例示的実施形態に係る、各種製造段階においてフローティングボディ領域を備えたＳＯＩトランジスタの概略的断面図であって、歪みシリコン／ゲルマニウム材料がディスポーザブルスペーサに基づいてチャネル領域に非常に近接して位置決めされている説明図。
【図３ｄ】本発明のさらに別の例示的実施形態に係る、各種製造段階においてフローティングボディ領域を備えたＳＯＩトランジスタの概略的断面図であって、歪みシリコン／ゲルマニウム材料がディスポーザブルスペーサに基づいてチャネル領域に非常に近接して位置決めされている説明図。
【図３ｅ】本発明のさらに別の例示的実施形態に係る、各種製造段階においてフローティングボディ領域を備えたＳＯＩトランジスタの概略的断面図であって、歪みシリコン／ゲルマニウム材料がディスポーザブルスペーサに基づいてチャネル領域に非常に近接して位置決めされている説明図。
【図３ｆ】本発明のさらに別の例示的実施形態に係る、各種製造段階においてフローティングボディ領域を備えたＳＯＩトランジスタの概略的断面図であって、歪みシリコン／ゲルマニウム材料がディスポーザブルスペーサに基づいてチャネル領域に非常に近接して位置決めされている説明図。
【図４ａ】本発明のさらなる例示的実施形態に係る、ＰＮ接合の一部が歪みシリコン／ゲルマニウム材料内に、インサイチュ(in-situ)ドーピングと適切なアニールプロセスに基づいて設けられている、フローティングボディ領域を有するＳＯＩトランジスタの概略的断面図。
【図４ｂ】本発明のさらなる例示的実施形態に係る、ＰＮ接合の一部が歪みシリコン／ゲルマニウム材料内に、インサイチュ(in-situ)ドーピングと適切なアニールプロセスに基づいて設けられている、フローティングボディ領域を有するＳＯＩトランジスタの概略的断面図。
【図４ｃ】本発明のさらなる例示的実施形態に係る、ＰＮ接合の一部が歪みシリコン／ゲルマニウム材料内に、インサイチュ(in-situ)ドーピングと適切なアニールプロセスに基づいて設けられている、フローティングボディ領域を有するＳＯＩトランジスタの概略的断面図。
【図４ｄ】本発明のさらなる例示的実施形態に係る、ＰＮ接合の一部が歪みシリコン／ゲルマニウム材料内に、インサイチュ(in-situ)ドーピングと適切なアニールプロセスに基づいて設けられている、フローティングボディ領域を有するＳＯＩトランジスタの概略的断面図。
【図４ｅ】本発明のさらなる例示的実施形態に係る、ＰＮ接合の一部が歪みシリコン／ゲルマニウム材料内に、インサイチュ(in-situ)ドーピングと適切なアニールプロセスに基づいて設けられている、フローティングボディ領域を有するＳＯＩトランジスタの概略的断面図。
【図１】
2009535809.tif 000003
【図２ａ】
2009535809.tif 000004
【図２ｂ】
2009535809.tif 000005
【図２ｃ】
2009535809.tif 000006
【図２ｄ】
2009535809.tif 000007
【図２ｅ】
2009535809.tif 000008
【図２ｆ】
2009535809.tif 000009
【図３ａ】
2009535809.tif 000010
【図３ｂ】
2009535809.tif 000011
【図３ｃ】
2009535809.tif 000012
【図３ｄ】
2009535809.tif 000013
【図３ｅ】
2009535809.tif 000014
【図３ｆ】
2009535809.tif 000015
【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図４ｅ】
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【手続補正書】
【提出日】平成20年2月21日(2008.2.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
埋め込み絶縁層（２１１、３１１、４１１）上に形成された半導体層（２０２、３０２、４０２）内にサイドウォールスペーサ（２０６、３０６、３１３、４０６、４１３）を含むゲート電極構造（２０４、３０４、４０４）に隣接してリセス（２１６、３１６、４１６）を形成するステップと、
選択的エピタキシャル成長プロセスにより前記リセス（２１６、３１６、４１６）に第１の歪みシリコン／ゲルマニウム材料（２０７、３０７、４０７）を形成するステップと、
前記第１の歪みのあるシリコン／ゲルマニウム材料（４０７）上にｐ型ドーパントを含む第２の歪みのあるシリコン／ゲルマニウム材料（４０７B）を形成するステップと、
イオン注入プロセスとアニールプロセスとによって前記ゲート電極構造（２０４、３０４、４０４）に隣接してドレイン及びソース領域（２２０、３２０、４２０）を形成するステップと、を含み、前記ドレイン及びソース領域（２２０、３２０、４２０）はフローティングボディ領域（２２１、３２１）を備えたそれぞれのＰＮ接合（２０９、３０９、４０９）を画定しており、前記ＰＮ接合の一部（２０９Ａ、３０９Ａ、４０９Ａ）は、前記第１の歪みシリコン／ゲルマニウム材料（２０７、３０７、４０７）内に設けられる、方法。
【請求項２】
前記ゲート電極（２０４、４０４）と前記半導体層（２０２、４０２）との間に形成されるゲート絶縁層（２０５、４０５）によって形成される高さよりも高くなるように、前記第１の歪みシリコン／ゲルマニウム材料（２０７、４０７）上に過剰分の半導体材料（２０７Ａ、４０７）を形成するステップをさらに含む、請求項１記載の方法。
【請求項３】
前記過剰分の半導体材料は、第２の歪みシリコン／ゲルマニウム材料（２０７Ａ、４０７）として形成される、請求項２記載の方法。
【請求項４】
前記過剰分の半導体材料はシリコン材料として形成される、請求項２記載の方法。
【請求項５】
前記リセス（２１６、３１６、４１６）を形成する前にイオン注入によってドレイン及びソース拡張領域（２０３、４０３）を形成するステップをさらに含む、請求項１記載の方法。
【請求項６】
前記リセス（３１６、４１６）を形成後、ならびに、前記第１の歪みシリコン／ゲルマニウム材料（３０７、４０７）を形成後に前記サイドウォールスペーサ（３１３、４１３）を除去するステップと、
前記ゲート電極（３０４、４０４）のサイドウォールにデバイススペーサ構造（３０６、４０６）を形成するステップと、を含み、前記ドレイン及びソース領域（３０７、４０７）は前記デバイススペーサ構造（３０６、４０６）に基づいて形成される、請求項１記載の方法。
【請求項７】
前記第１の歪みシリコン／ゲルマニウム材料（４０７Ａ）を形成する前に、ｐ型ドーパントを、前記半導体層（４０２）の底面に注入するステップをさらに含む、請求項１記載の方法。
【国際調査報告】
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