(57)【要約】  データ送受信システムを試験する方法は、試験信号をシステムの送信機（１４）からシステムの受信機（１２）に送信し、受信した信号を分析する。デューティ比の関係は、試験信号とシステムの受信機によって用いられるタイミング信号との間で変更され、デューティ比の変動の変更が分析される。デューティ比の関係を変更することによって、ディーティ比歪み（ＤＣＤ）をもたらし、これを、組み込まれたジッタ挿入の形態と考えることができる。このタイプのジッタを、比較的簡単に測定することができる。
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【特許請求の範囲】
【請求項１】
データ送受信システムを試験する方法であって、前記データ送受信システムの送信機から試験信号を前記データ送受信システムの状新規に送信し、受信した信号を分析する方法において、
前記テスト信号と前記データ送受信システムの受信機によって用いられるタイミング信号との間のデューティ比の関係を変更し、前記デューティ比の変更の影響を分析する方法。
【請求項２】
請求項１記載の方法において、前記デューティ比の関係の変更が、前記試験信号のデューティ比の変更を具えることを特徴とする方法。
【請求項３】
請求項２記載の方法において、前記試験信号のデューティ比を、前記送信機の出力部と前記受信機の入力部との間のパスで変更することを特徴とする方法。
【請求項４】
請求項１から３のうちのいずれか１項に記載の方法において、前記デューティ比の変更が、前記送信機の出力部の二つのブランチへの分割、一方のブランチの信号のプログラマブルな時間量の遅延、及び前記二つのブランチの信号の結合を具えることを特徴とする方法。
【請求項５】
請求項４記載の方法において、前記二つのブランチが、並列なＡＮＤゲート及びＯＲゲートを用いることによって組み合わされ、マルチプレクサを用いてデューティ比の増大又は減少を選択することを特徴とする方法。
【請求項６】
請求項４又は５記載の方法において、一方のブランチの信号の遅延が、プログラマブルなロード量の追加を具えることを特徴とする方法。
【請求項７】
請求項４又は５記載の方法において、一方のブランチの信号の遅延が、プログラマブルな駆動強度の使用を具えることを特徴とする方法。
【請求項８】
請求項１記載の方法において、前記デューティ比の関係の変更が、受信したテスト信号のサンプリングに用いられるクロックのデューティ比の変更を具えることを特徴とする方法。
【請求項９】
請求項１から８のうちのいずれか１項に記載の方法において、前記受信機に供給された信号のローパスフィルタ処理を行い、前記デューティ比を表す直流電圧を測定することを特徴とする方法。
【請求項１０】
請求項１から９のうちのいずれか１項に記載の方法において、前記受信機に供給された信号のサンプリングを行い、サンプリングされた１及び／又は０の個数を計測し、サンプルの総数に対する計数された１の比が前記デューティ比を表すことを特徴とする方法。
【請求項１１】
請求項１から１０のうちのいずれか１項に記載の方法において、前記分析が、ビットエラー比の測定を具えることを特徴とする方法。
【請求項１２】
請求項１から１１のうちのいずれか１項に記載の方法において、前記受信した信号の分析が、前記デューティ比の変更及び測定された受信機の誤り率に基づく合格又は不合格表示の提供を具えることを特徴とする方法。
【請求項１３】
請求項１から１２のうちのいずれか１項に記載の方法において、前記受信した信号の分析が、前記デューティ比の変更及び測定された受信機の誤り率からのジッタの計算を具えることを特徴とする方法。
【請求項１４】
請求項１から１３のうちのいずれか１項に記載の方法において、前記受信機で受信したデータからクロックリカバリーを行い、リカバーされたクロックを用いて、受信したデータを分析することを特徴とする方法。
【請求項１５】
請求項１４記載の方法において、前記受信したデータの立上りエッジ及び立下りエッジからクロックリカバリーを行うことを特徴とする方法。
【請求項１６】
請求項１４記載の方法において、前記受信したデータの立上りエッジ又は立下りエッジからクロックリカバリーを行い、前記受信したデータの立上りエッジを用いて、リカバーされたクロックに対するデューティ比の変更の影響を分析し、前記受信したデータの立下りエッジを用いて、リカバーされたクロックに対するデューティ比の変更の影響を分析することを特徴とする方法。
【請求項１７】
データ送受信システムを試験する装置であって、
送信のために試験信号を発生する手段と、
前記試験信号と前記データ送受信システムの受信機によって用いられるタイミング信号との間のデューティ比の関係を変更する手段と、
送信された信号を具える受信した信号を、前記デューティ比の変更の影響後に分析して、前記デューティサイクルの影響を分析する手段とを具える装置。
【請求項１８】
請求項１７記載の装置において、前記デューティ比の関係を変更する手段が、送信された試験信号のデューティ比を変更する手段を具えることを特徴とする装置。
【請求項１９】
請求項１７又は１８記載の装置において、前記分析する手段が、ビット誤り率測定回路を具えることを特徴とする装置。
【請求項２０】
請求項１７，１８又は１９記載の装置において、前記デューティサイクルを変更する手段が、
送信機の出力部を二つのブランチに分離するスプリッタと、
一方のブランチの信号を、プログラマブルな時間量だけ遅延させる遅延素子と、
前記二つのブランチの信号を結合する結合器とを具えることを特徴とする装置。
【請求項２１】
前記結合器が、並列なＡＮＤゲート及びＯＲゲートと、これらのゲートの一方の出力を選択するマルチプレクサとを具えることを特徴とする装置。
【請求項２２】
請求項２０又は２１記載の装置において、前記遅延素子が可変ロードを具えることを特徴とする装置。
【請求項２３】
請求項１７から２２のうちのいずれか１項に記載の装置において、前記デューティ比の変更を決定する手段を更に具えることを特徴とする装置。
【請求項２４】
請求項２３記載の装置において、前記デューティ比の変更を決定する手段が、ローパスフィルタと、前記デューティ比を表す直流電圧を測定する手段とを具えることを特徴とする装置。
【請求項２５】
請求項１７から２４のうちのいずれか１項に記載の装置において、前記受信した信号からクロック信号をリカバーする手段を更に具えることを特徴とする装置。
【請求項２６】
請求項２５記載の装置において、前記クロック信号をリカバーする手段が、前記受信したデータの立上りエッジ又は立下りエッジを使用し、クロックリカバリーのために前記立上りエッジ又は立下りエッジを選択する手段を更に具えることを特徴とする装置。
【請求項２７】
送信機と、
受信機と、
請求項１６から２６のうちのいずれか１項に記載の試験装置とを具えるデータ送受信システム。
【請求項２８】
請求項１から１６のうちのいずれか１項に記載のステップの全てをコンピュータでの実行時に実行するよう適合したコンピュータプログラムコード手段を具えるコンピュータプログラム。
【請求項２９】
コンピュータ読出し可能な媒体に組み込んだ請求項２８記載のコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送受信システムの試験、特に、装置内でのシステムを用いたデータ転送の信頼性の確認に関する。例えば、送受信システムは、典型的には、集積回路（ＩＣ）の異なる部分間又は異なるＩＣ間で通信を行う高速データバスでデータの送受信を行う。
【背景技術】
【０００２】
シリアル通信トランシーバ（送受信装置）は、ＩＣ、回路基板及びシステムの間のデータ転送に広く用いられている。インタフェースは、製造に用いられる試験装置の機能を超えるデータ速度で動作することができ、これは、ハードウェア試験を困難にしている。高速インタフェースは、所定のレベルの歪み、特にジッタの存在する受信信号から受信ビットを正確に再構成する必要がある。
【０００３】
高いデータ速度を達成するとともに関連のプロセス、電圧及び温度の変動の下での動作を保証するために相当の設計の努力が要求される。その結果、小さい製造欠陥によりインタフェースが規格限界から外れることがある。
【０００４】
構造的な欠陥を検出することを目的とした現存する製造試験方法は、高速インタフェースの回路の関連する全ての製造欠陥を検出することができない。送信機でのジッタの発生及び受信機でのジッタの許容範囲を測定するために特定のシステムに対して特別に試験装置を設計することができる。しかしながら、これは、高価かつ時間を要する手法であり、実行可能ではない。
【０００５】
製造中の仕様に基づく試験に対して広く用いられる代案は、いわゆる「ループバックテスト」の仕様であり、これによって、既知の送信機出力が受信機に供給され、受信信号の分析を、システム全体の特性を試験するのに用いることができる。ループバックテストは、典型的には、試験装置の要求を減少するために、組み込まれたパターン発生及びビットエラーカウンタによってサポートされる。
【０００６】
この方法の不都合は、特に受信機が所定量のジッタ及び送信機からの減衰を許容するように設計されているときには検出可能な誤りの範囲が送信機と受信機の両方で制限されることである。
【０００７】
外部システムクロック信号から内部クロック信号を発生するために典型的には位相同期ループが用いられる。同期システムにおいて、マスタシステムクロック信号に対する種々の内部クロック信号の精度は、種々の内部クロックによって操作されるシステムの種々のパーツ間のデータの送受信のパフォーマンスに影響を及ぼす要因の一つである。典型的には、システムクロック信号とマスタクロック信号との間に位相シフトが存在し、この位相差を時間的に変更する（位相差の時間微分）方法は、タイミングジッタとして規定される。
【０００８】
受信データを解釈する際にリカバーされたクロックエッジがビットストリームの隣接ビットをサンプルするとともにこの隣接ビットが逆の値を有する場合にビットエラーが生じる。ジッタのために、データ遷移の瞬時が理想的な瞬時の前後で変動する。ジッタは、種々の物理的な根本原因を有する。熱雑音のような所定の根本原因は、ガウス分布の確率（ランダムジッタ、ＲＪ）を生じ、それに対して、クロストークのような他の根本原因は、決定性ジッタ（ＤＪ）を生じ、他のタイプの分布を有する。ＲＪが制限されていないので、常にビットエラーの可能性がある。通常状態において、設計マージンは、ビットエラーの可能性が低くなることを保証し、例えば、仕様において１０−１２の可能性（すなわち、ビット誤り率）がしばしば用いられる。
【０００９】
ループバックテストの検出機能を向上する既知の方法の一つは、高速信号にジッタを挿入することである。ジッタを、一般的には正弦波によって駆動される電圧制御可変遅延素子を用いて挿入することができる。ジッタを、オンチップ又はオフチップで挿入することができる。挿入されたジッタのレベルを、この方法が製造試験に適合するために正確に知る必要がある。オフチップの実現は、特定の装置並びに高速信号のプロービング及びルーティングを必要とする。オンチップのジッタの挿入は、プロセス、電圧及び温度変動の下ではしばしば信頼性が低下する。
【００１０】
ＰＬＬの位相及びジッタを試験する自己試験回路の一例は、欧州特許第０８９９４１１号明細書に記載されており、これは、既知の遅延の導入を使用し、平均最大ジッタの測定を取り出すために比較測定が用いられる。
【発明の開示】
【００１１】
本発明によれば、データ送受信システムを試験する方法であって、前記データ送受信システムの送信機から試験信号を前記データ送受信システムの状新規に送信し、受信した信号を分析する方法において、
前記テスト信号と前記データ送受信システムの受信機によって用いられるタイミング信号との間のデューティ比の関係を変更し、前記デューティ比の変更の影響を分析する方法を提供する。
【００１２】
デューティ比の関係を変更することによってデューティ比歪み（ＤＣＤ）が生じ、これを、組み込まれたジッタ挿入の形態と考えることができる。このタイプのジッタを、例えば、ローパスフィルタ処理された直流測定によって比較的簡単に測定することができる。さらに、ＤＣＤが後に測定されるので、導入されたＤＣＤの要求される精度が低く、ＤＣＤのオンチップの実現を比較的簡単にすることができる。特に、この方法は、送信機又は受信機の機能操作の変更を必要とせず、この方法を、少ないＩＣ領域の使用及び最も簡単な試験装置によって実現することができる。
【００１３】
分析は、ビット誤り率測定を具えてもよい。種々の量のＤＣＤの挿入及びビット誤り率の測定を組み合わせることによって、製造試験に適切な十分に短い時間で少数の測定を行うことができる。測定結果を、ランダムジッタ（ＲＪ）、決定性ジッタ（ＤＪ）、総ジッタ（ＴＪ）等の関連のジッタ特定を計算するのに用いることができる。総ジッタは、統計的な試験の下でのトランシーバのＤＪ特性及びＲＪ特性の既知の組合せである。
【００１４】
本発明の方法は、一方のエッジに対して同期をとる（クロックリカバリー）ＰＬＬに用いることができ、立上りエッジ及び立下りエッジのジッタを個別に測定することができる。これは、検出された欠陥の根本原因を見つける必要がある診断の可能性を増大する。本発明の方法を、両方のエッジに対して同期をとるＰＬＬに用いることもできる。
【００１５】
一つの実現において、高速信号を二つのブランチに分離することによってＤＣＤが加えられる。一方のブランチにおいて、高速信号は、プログラマブルな量の時間だけ遅延される。これを、プログラマブルな量のロードを追加することによって実現することができる。二つのブランチを、並列なＡＮＤゲート及びＯＲゲートで結合することができる。ＡＮＤゲート出力は、減少したデューティ比を与え、それに対して、ＯＲゲートは、増大したデューティ比を与える。マルチプレクサを、減少した又は増大したデューティ比を選択するのに用いることができる。
【００１６】
プログラマブルロード及びマルチプレクサ制御を、シフトレジスタ配置によって設けることができる。
【００１７】
挿入されたＤＣＤを有するループバックされた高速信号を、受信機の入力ピンに接続することができる。挿入されたＤＣＤの実際の量を、内部で（オンチップ）又はこれらＲｘピンのオフチップで測定することができる。信号テスタのパラメータ測定ユニット（ＰＭＵ）又はデジタル電圧計（ＤＶＭ）を用いてこのオフチップを測定するために、信号を、抵抗を二つの差動Ｒｘピンに接続するとともにコンデンサを二つの抵抗の他方の端子に接続することによってローパスフィルタ処理することができる。多様なＲＣ時定数（例えば、７）の後、直流電圧の安定した測定を行うことができ、．．．０１０１０１．．パターンに対して、５０％のデューティ比の場合に０Ｖレベルが予測される。ＤＣＤの存在の下では、結果的に得られるＤＣレベルは、（ピコ秒のような時間単位を有する）ＤＣＤの量に比例して異なる。
【００１８】
ＤＣＤが挿入されないときの直流値との差は、特に関心がある。この相対的な測定を、例えばＰＭＵ又はＤＶＭの分解能によって制限される製造試験で良好な精度で行うことができ、例えば、典型的な試験装置ＰＭＵに対して２５０ｍＶとなる。
【００１９】
受信機は、典型的には、受信した高速信号に対して同期をとるＰＬＬを有するクロック・データリカバリー（ＣＤＲ）回路を用いる。ＰＬＬの実現に応じて、一方又は両方のエッジに対して同期をとる。ＣＤＲ  ＰＬＬの同期が、立上りエッジと立下りエッジの一方のみを用いてとられるとき、同期をとるためにＰＬＬによって用いられるエッジは選択可能であり、両方のエッジに関連した誤りを検出することができる。ＰＬＬが両方のエッジに対して同期をとるとき、挿入されたＤＣＤは、両方のエッジに影響を及ぼす。
【００２０】
リカバーされたＣＤＲクロックは、典型的には、受信した高速データを立上りエッジと立下りエッジの両方でサンプルするのに用いられる。高速信号の一方のエッジでのＣＤＲ同期によって、ＤＣＤにより逆のデータエッジを通常の位置に移動する。この結果、これらおエッジのビットエラーの確率が増大する。好適には、受信機のビットエラーカウンタによってこの確率を測定することができる。
【００２１】
挿入されたＤＣＤの実際の量が、プロセスパラメータのばらつきのためにチップ間で変動するので、測定された挿入ＤＣＤ及び対応するＢＥＲを、合格／不合格状態を決定するために処理することができる。統計的な推定を、測定されたＤＣＤ及び対応するＢＥＲから関連のジッタレベルを抽出するために用いることができる。
【００２２】
本発明は、特に、ジッタの発生を増大し及び／又はジッタの許容範囲を減少しうる送信機又は受信機ハードウェアの製造欠陥を検出するのに特に有用であり、その結果、ループバックされた信号のＢＥＲが更に高くなる。
【００２３】
本発明は、データ送受信システムを試験する装置であって、
送信のために試験信号を発生する手段と、
前記試験信号と前記データ送受信システムの受信機によって用いられるタイミング信号との間のデューティ比の関係を変更する手段と、
送信された信号を具える受信した信号を、前記デューティ比の変更の影響後に分析して、前記デューティサイクルの影響を分析する手段とを具える装置も提供する。
【００２４】
この装置は、送信機及び受信機を具えるデータ送受信システムとともに用いられる。
【００２５】
本発明の実施の形態を、添付図面を参照しながら詳細に説明する。
【発明を実施するための最良の形態】
【００２６】
本発明は、送受信システムの試験に関する。本発明は、特に、クロックタイミング情報を取得するとともに受信したデータストリームからのデータリカバリを行うためにクロック・データ・リカバリ（ＣＤＲ）回路が受信機で用いられるシステムに適用可能である。
【００２７】
ＣＤＲ回路に適切な多数の種々のアーキテクチャが存在する。三つの主要なアーキテクチャが、オーバーサンプリングアーキテクチャ、トラッキングアーキテクチャ及び位相補間アーキテクチャとして分類される。
【００２８】
オーバーサンプリングアーキテクチャにおいて、各ビット周期で多数のサンプルが取り出される。アルゴリズムは、どのビットが使用に最適であるか決定する。超高速信号に対して、データオーバーサンプリングを許容するクロックを構築するのは実用的でない。
【００２９】
トラッキングアーキテクチャにおいて、受信データの同期をとる位相同期ループが用いられる。
【００３０】
トラッキングの変形である位相補間アーキテクチャによって、送信クロックが用いられるとともに、送信クロックが入力データと同期が取られ、その結果、位相のみが追跡される。これは、データ遷移に最も近い位相を選択するループによって通常行われる。
【００３１】
本発明の一例を、トラッキングアーキテクチャの基づいて与えるが、本発明を他のアーキテクチャに適用できる。
【００３２】
本発明は、リカバーされたクロックエッジに対するデータエッジの位置を制御された測定可能な方法で移動させるためにデューティ比歪み（ＤＣＤ）を追加することに基づく。ＢＥＲとして測定されるビットエラーの可能性は高くなる。ＲＪの標準偏差を、ＤＪのピークトゥピークレベルと同様に、測定されたエッジの移動及び対応するＢＥＲから計算することができる。
【００３３】
受信したビットストリームの立上りエッジ又は立下りエッジで同期をとるとき、導入されたＤＣＤは、リカバーされたクロックエッジに対して逆のデータエッジを移動させ、これらのエッジに関するフォールトをカバーする。他のエッジに関するフォールトをカバーするために、ＣＤＲ  ＰＬＬが同期をとるエッジを選択することができる試験手順が要求される。
【００３４】
図１は、ＤＣＤ挿入を用いて送受信システムを試験することができる本発明のシステムを示す。
【００３５】
装置は、受信機１２及び送信機１４を有するトランシーバ１０と、高速通信バス１５とシリアル回路１６との間のインタフェースとを具える。ループバックパスが、送信機１４の出力部と受信機の入力部との間に規定され、このループバックパスは、デューティ比歪み（ＤＣＤ）素子１８を有する。ＤＣＤ素子１８は、受信機１２を用いて回路１６により受信される信号の分析を行うテストレジスタ２０によって制御される。図示した例において、この分析は、ＢＥＲユニット２２によって実現されるビットエラー率（ＢＥＲ）を伴う。ＤＣＤ素子の制御を２４として示す。図１は、ＤＣＤが適用された信号がオンチップ又はオフチップの測定回路２６にも供給されることを示し、これによって、適用されたＤＣＤの測定が、信号が受信機に送出される前に可能になる。
【００３６】
図１は、select lock edge制御出力２５を有する。後に説明するように、これは、クロックリカバリーが実行される方法に応じて要求しても要求しなくてもよい。図１は、テストレジスタと回路１６との間のデータ通信パス２６も示す。図１は、種々のテストモード、例えば、ループバックモード、パターン発生モード及び誤り比較モードの選択を行うことができるtest_enable制御信号も示す。本発明の実現を、五つの動作として考えることができる。
ＤＣＤ挿入
ＤＣＤ測定
（必要な場合の）同期エッジの選択
ＢＥＲ測定
ジッタ分析
【００３７】
ジッタ分析は、図１に示されず、この分析を、試験装置上のソフトウェアとして実現することができる。最初の三つの動作が本発明の中心である。
【００３８】
デューティ比歪みの挿入を、複数の異なる方法で実現することができる。一つの可能性は、回路素子の立下り時間と立上り時間との間の固有の差を用いることである。例えば、所定のＣＭＯＳプロセスにおける二つの入力部Ａ及びＢを有する標準的なマルチプレクサは、２０ｐｓのオーダの立下り時間及び立上り時間の差を有する。マルチプレクサのチェーンを構成することができ、この場合、各マルチプレクサの出力部は、次のマルチプレクサの入力部Ａに接続し、入力部Ｂは、元の信号に接続する。各マルチプレクサは、２０ｐｓのＤＣＤを信号に負荷し、全体のＤＣＤを、信号パスのマルチプレクサの数を選択することによってプログラムすることができる。このようなＤＣＤの実現は、全てのマルチプレクサ入力Ｂを取得するために元の信号が用いられ、この信号に対して大きなバッファを必要とする不都合がある。
【００３９】
デューティ比歪みを実現する方法の一例を、図２を参照して説明し、これによって、大きなバッファを必要としなくなる。図２は、ｎ＋１ビットのプログラマブルＤＣＤ回路を示す。
【００４０】
図２のＤＣＤ挿入回路１８において、送信機からの高速信号が、二つのブランチTXdelayed（ブランチ３０）及びTxbuf（ブランチ３２）で用いられる。各ブランチは、第１及び第２バッファ３０ａ，３０ｂ及び３２ａ，３２ｂを具える。信号は、これらブランチを通じて所定の遅延で伝播する。Txdelayedブランチ３０に対して、第１バッファ３０ａにロードを選択的に加えることによって遅延を増大させることができる。また、プログラマブルな負荷との組合せの際に必要である場合には、バッファの駆動強度をプログラマブルにすることができる。
【００４１】
負荷選択ビットDCD delay[0..1]は、制御ビットをテストレジスタ２０にシフトすることによってプログラムされる。負荷の値は、容量値ｘ１のバイナリ符号（１，２，４，．．２ｎ）の倍数として選択される。スイッチＳ０−Ｓｎの線形アレイは、コンデンサをバッファ３０ａの出力部に結合し、この場合、ｎ＋１を、用いられるスイッチの個数とする。制御ビットDCD delay[0..n]は、スイッチＳ０〜Ｓｎを制御し、スイッチが閉じられたとき、容量が、バッファによって見られる負荷に加えられる。
【００４２】
各スイッチＳ０〜Ｓｎを、図３に示す送信ゲートとして実現することができる。
【００４３】
図２の二つのブランチTXdelayed及びTXbufは、ＡＮＤゲート４０に対する入力及びＡＮＤゲート４０に並列なＯＲゲート４２に対する入力として用いられる。ＡＮＤゲートの出力TXandは、デューティ比が減少した信号を発生し、ＯＲゲートの出力TXorは、デューティ比が増大した信号を発生する。
【００４４】
図４は、二つのブランチの信号を示すとともに、二つのブランチ間の所定の相対遅延に対するＡＮＤゲート及びＯＲゲートの出力を示す。信号TXandとTxorとの間のデューティ比の差が明らかにわかる。
【００４５】
デューティサイクルが増大し又は減少した信号は、（図２に示す）マルチプレクサ４４によって選択される。マルチプレクサ制御信号DC_decrease_increaseが、テストレジスタ２０によって供給される。
【００４６】
バッファ３０ａ，３０ｂ，３２ａ，３２ｂ、ＡＮＤ／ＯＲゲート４０，４２及びマルチプレクサ４４がＤＣＤを増大することがあり、したがって、ＤＣＤは、加えられる容量性負荷だけに依存しない。これは重大ではない。その理由は、ＤＣＤが図１に示す回路２６により受信機ピンでも測定されるからである。
【００４７】
しかしながら、これらの回路によって加えられるあらゆるＤＣＤは、ＤＣＤオフセットとして存在する。オフセットが不安定になると、制限された時間内で十分な量のビットエラーを生成するためにデューティ比を十分に増大し又は減少できないことがある。
【００４８】
このために、図示したように、両方のブランチを通じてほぼ等しいデフォールト遅延を生成するよう両方のブランチ３０，３２にバッファが加えられる。二つのブランチを物理的に分離するために、Txbufブランチ３２に少なくとも一つのバッファが必要となる。プログラマブルＤＣＤの増減の範囲をできるだけ等しくするために、両方のブランチの公称遅延を等しくする必要がある。
【００４９】
デューティ比歪みを、種々の方法で、例えば、オシロスコープを用いて（図１の）回路２６で測定することができる。製造試験に対して、装置に対する要求が少ないのが好ましい。一般的に試験システムで利用できる１個の装置は、パラメータ測定ユニット（ＰＭＵ）である。直流電圧及び電流を測定するためにＰＭＵを用いることができる。デジタル電圧計（ＤＶＭ）が設けられたテスタにおいて、ＤＭＶを用いることもできる。
【００５０】
ローパスフィルタを追加することによって、ビットストリームのデューティ比を測定するためにＰＭＵ又はＤＶＭを用いることもできる。実現の一つは、テスタ−装置インタフェースボードに、ローパスフィルタ、例えば、図１に線形的に示すとともに図５に詳細に示す受信機ピン４８に接続する二つの抵抗５０及び抵抗の他の２端子に接続したコンデンサ５２を追加することである。抵抗−コンデンサ配置は、ローパスフィルタとしての役割を果たし、当然、他のフィルタ形態を用いることもできる。
【００５１】
コンデンサの２端子間で測定された出力電圧の直流値は、図６に示すようにＲＣ電荷曲線となる。時定数は、二つの抵抗の和（すなわち、図５で用いられる値に対して２書ける５０＝１００Ω）から取得される。
【００５２】
当然、図５の回路は一例に過ぎず、他のインタフェースの実現において、例えば、基準電圧に対する外部直流バイアス又は外部負荷のために電圧レベルが異なってもよい。
【００５３】
図６は、５０％のデューティ比を有するクロック信号（プロット６０）及び４９．５のデューティ比を有するクロック信号（プロット６２）のローパスフィルタ処理のシミュレーションを示す。デューティ比の減少は、２ｐｓのＤＣＤに対応する。結果的に得られる直流値は、高速信号の時間‘high’から時間‘low’を減算したものの平均となる。５０％のデューティ比のクロック信号は、Ｖｏｕｔで０Ｖの直流レベルに近づく。一般に、正側の直流出力電圧は、
2009501480.tif 000003
となる。
【００５４】
Ｖｍａｘ及びＶｍｉｎをそれぞれ「ハイ」電圧及び「ロー」電圧とする。同様に、負側の直流出力は、
2009501480.tif 000004
となる。
【００５５】
コンデンサ端子間の結果的に得られる直流出力電圧Ｖｏｕｔは、以下の差となる。
2009501480.tif 000005
【００５６】
図６の例に対して、Ｖmax＝４００ｍＶ及びＶmin＝０Ｖに対する４９．５％のデューティサイクルの信号は、
2009501480.tif 000006
に近づく。
【００５７】
出力電圧を、二つのコンデンサ端子の一方と基準電圧（例えば、グランド）との間で測定することもできる。これは、結果的に得られる電圧差が（上記式におけるように）この値の２倍に比例するのではなくデューティ比歪みに電圧振幅を乗算したものに比例するという不都合がある。
【００５８】
ローパスフィルタを、ローパスフィルタを高速信号に接続するオンチップスイッチを有するオンチップで実現することができる。出力信号Ｖｏｕｔを、例えば、アナログテストバス（例えば、ＩＥＥＥ１１４９．４）を用いてＩＣピンで観察できるようにする必要がある。
【００５９】
直流電圧の測定は、電圧振幅及びデューティ比によって直接影響が及ぼされる。典型的には、出力電圧レベルが、個別の専用試験で測定され、これらの測定されたレベルは、ローパスフィルタ処理された直流試験と組み合わせてデューティ比を決定するのに用いられる。
【００６０】
既に説明したように、クロックリカバリーのためのクロックエッジを実現する方法を選択するオプションが存在する。実質的には二つのオプションが存在し、一方は、両方のエッジに対して同期をとるＰＬＬを使用することであり、他方は、一方のエッジに対して同期をとるＰＬＬを使用することである。
【００６１】
クロック・データリカバリー（ＣＤＲ）回路内で両方のエッジに対して同期をとるＰＬＬを使用した結果、ＤＣＤを挿入することにより両方のデータエッジが理想的な位置に映される。したがって、両方のエッジは、ＢＥＲの増大に寄与する。
【００６２】
図７は、全データレートでリカバーしたクロックを有する状況を示す。当然、異なるクロックレート対データレートが可能である。最も一般的には、全レートＣＤＲ及び半レートＣＤＲが用いられる。全レートＣＤＲに対して、１クロックサイクルが１ビットに対応し、立上りエッジがクロックリカバリーに用いられ、立下りエッジがデータリカバリーに用いられる。半レートＣＤＲに対して、１クロックサイクルが２ビットに対応し、立上りエッジと立下りエッジの両方がクロックリカバリーに用いられる。９０°移相クロックがデータリカバリーに用いられ、リカバーされたクロックは、データレートの周波数の半分を有する。全データレートクロックリカバリーを、一例によって示す。
【００６３】
図７の例の信号は、“１０１０１”パターンに対するものであり、他のパターンに対して、移動されたエッジ位置は、遷移に従って異なる。
【００６４】
入力データの一番上のプロット７０は、５０％のデューティ比を示す。次の二つのプロット７２，７４は、デューティ比をそれぞれ減少し及び増大するためにシフトした１と０との間の遷移を示す。遷移は、愛ダイヤグラムの中心に対して対称に移る。デューティ比が減少し又は増大するとき、他のビットのサンプリング中に誤りを有する可能性が増大する。
【００６５】
プロット７６は、リカバーされたクロックを示し、この場合、クロック１−０遷移は、検出された入力データアイの中心に対して計時される。この１−０クロック遷移は、矢印７９で示すようにデータをリカバーするのに用いられる。
【００６６】
一方のエッジに対して同期をとるＰＬＬを用いた結果、ＣＤＲ  ＰＬＬのデータエッジに対する同期を固定すべきである。ＰＬＬが同期をとるエッジとは逆のデータエッジは、移動されたデータエッジとなり、これらのエッジに関連したフォールトは、ＢＥＲに寄与する。
【００６７】
図８の例の信号も“１０１０１”パターンに対するものであり、移動されたエッジ８０は、データの立下りエッジに関連したエッジである。
【００６８】
（図８の第２プロットのように）デューティ比が減少するとともに立上りエッジで同期がとられる場合、ローに遷移する前に最後のハイビットをサンプリングする際に誤りを有する可能性が増大する。
【００６９】
（図８の第３プロットのように）デューティ比が増大する場合、ローに遷移した直後に次のロービットをサンプリングする際に誤りを有する可能性が増大する。
【００７０】
これまで説明したように、挿入されたＤＣＤの存在の下では、ＰＬＬが同期をとるエッジに関連したジッタはＢＥＲを増大せず、次の遷移に関連したジッタのみがＢＥＲを増大する。
【００７１】
ＰＬＬが同期をとるデータエッジに関連したあり得るフォールトは検出されない。
【００７２】
このようなあり得る不都合を克服するために、ＰＬＬが同期をとるエッジを切替自在にすることができる。
【００７３】
図９は、図８と同一のプロットを示すが、ＣＤＲ信号が立下りエッジに対して同期をとり、その結果、移動されたエッジ９０は、データの立上りエッジに関連したエッジとなる。
【００７４】
この場合において、デューティ比が増大する場合（図９の第２プロット）、立上りエッジに関連する誤りを有する可能性が増大する。同様にデューティサイクルが減少する場合（図９の第３プロット）、立下りエッジに関連する誤りを有する可能性が増大する。
【００７５】
このように、エッジに対する同期を選択可能にすることによって、ＢＥＲに寄与する全ての立上り遷移及び立下り遷移を個別に試験することができる。これは、図１の制御信号２５の目的である。
【００７６】
図１０は、ＰＬＬが同期をとるデータを反転する選択可能な同期エッジを実現する方法の一つを示す。
【００７７】
インバータは、反転されたデータを提供するために用いられ、元のデータ及び反転されたデータは、制御入力Select_lock_edgeに基づいてデータ信号の一方を選択するマルチプレクサ１０２に供給される。制御入力Select_lock_edgeを、テストレジスタ２０によって提供することができる。
【００７８】
図１１に示す第２の例として、ＸＯＲゲート１１０を、入力としての選択信号Select_lock_edge及びデータ（data_in）とともに用いることができる。
【００７９】
第３の例として、用いられる信号が差分信号である場合、反転を行うために差分の極性を反転するだけでよい。
【００８０】
これまで説明したように、実行すべき分析の目的は、ジッタ測定及び試験を行うためである。ジッタは、シリアルトランシーバのビットエラーの主な原因の一つである。ＣＤＣが増大した高速信号は、更にジッタの影響を受けやすくなり、更に多くのビットエラーが生じる。
【００８１】
プログラマブルＤＣＤを用いる方法の一つは、最初のビットエラーが観察されるまでＤＣＤを増大することである。ジッタが部分的に確率的な性質を有するので、ビットエラーが生じるときを予測することができない。したがって、受信した総ビット数の比として受信した誤りビットの数を表すビットエラー比として表現されるビットエラー数を計数するのが好ましい。
【００８２】
ビットエラーカウンタは従来周知であり、図１に示すユニット２２を実現するために従来の装置を用いることができる。
【００８３】
取得したビットエラー比に基づくジッタ分析を行うために、試験装置は、対応するビットエラー比を有する一つ異常のＤＣＤレベルを記録する。
【００８４】
受信機のパフォーマンスを分析するために広く用いられる方法は、ＢＥＲ対アイオープニングをプロットすることである。ＢＥＲ対アイオープニングの対数線形プロットは、典型的にはバスタブ形状に似ており、しばしばバスタブ曲線と称される。
【００８５】
バスタブ曲線から、ランダムな決定性ジッタのレベルを、曲線適合法を用いて推定することができる。これに対して、挿入されたＤＣＤレベル及び対応するＢＥＲを有する一つ以上の測定結果が必要とされる。これらのジッタの計算は、特にＰＬＬが一方のエッジと両方のエッジのいずれに対して同期が取られるかに応じてクロックリカバリーをどのように行われたかも考慮する。
【００８６】
バスタブ曲線の２点を用いた比較的簡単な方法の一例は、IEEE Std 802.3ae-2002, Section 48B.2.13.1“Approximate curve fitting for BERT scan”, pp510-511に記載された曲線適合法を用いた推定である。この方法は、ランダムジッタ、決定性ジッタ、ピークトゥピークレベル及び全ジッタピークトゥピークレベルを推定する。この方法によって、二つのＢＥＲレベルの分位は、アイオープニングに対してプロットされる。これらのポイント間に引かれた直線の勾配は、ランダムジッタ（ＲＪ）レベルに対応し、quantile(BER)=0ラインが交差したポイントは、決定性ジッタ（ＤＪ）のピークトゥピークレベルを表す。ＲＪ及びＤＪは、ＴＪ＝ＤＪ＋１３．８＊ＲＪに従ってＴＪに組み合わされる。
【００８７】
製造試験に対する本発明の使用の一例として、一方のエッジに対して同期をとるＰＬＬに適用したジッタ試験を完了するために以下のステップを実行することができる。Nr_observationを、ジッタ分析に用いられる予め決定された個数のＤＣＤ−ＢＥＲポイントとする。
（ｉ）ループバック試験モード選択
（ii）delay=0,DC_increase_decrease=0,select_lock_edge=0となるようＤＣＤをプログラム。
（iii）送信パターン開始
（iv）ＤＣＤ及びＢＥＲの測定及び記憶
（ｖ）ＤＣＤ遅延増大
（vi）ステップ（iv）〜（ｖ）を更にnr_observations-1回繰り返し
（vii）delay=0,DC_increase_decrease=0,select_lock_edge=1となるようＤＣＤをプログラム。
（viii）ステップ（iv）〜（vi）の繰り返し
（ix）delay=0,DC_increase_decrease=1,select_lock_edge=0となるようＤＣＤをプログラム。
（ｘ）ステップ（iv）〜（vi）の繰り返し
（xi）delay=0,DC_increase_decrease=1,select_lock_edge=1となるようＤＣＤをプログラム。
（ｘii）ステップ（iv）〜（vi）の繰り返し
（xiii）ジッタ分析の実行：ＲＪ，ＤＪ及びＴＪの計算
（xiv）合格又は不合格の決定
（xv）送信パターンの停止
【００８８】
この方法を図１２に示す。この方法は、ＤＣＤ遅延値を増大するためにＢＥＲの測定回数をＮとする試験モードを実現する。Ｎ回の測定は、値nr_observationsに対応する。これは、１２０に示すサブルーチンによって実行される。このサブルーチンは、各同期エッジ、増大するデューティ比及び減少するデューティ比に対して実行される。したがって、四つの個別のセットのデータが得られ、サブルーチンは、図示したように４回呼び出される。
【００８９】
両方のエッジに対して同期をとるＰＬＬの場合、信号select_lock_edgeが用いられない。この場合の試験シーケンスは、以下の通りである。
（ｉ）ループバック試験モード選択
（ii）delay=0,DC_increase_decrease=0となるようＤＣＤをプログラム。
（iii）送信パターン開始
（iv）ＤＣＤ及びＢＥＲの測定及び記憶
（ｖ）ＤＣＤ遅延増大
（vi）ステップ（iv）〜（ｖ）を更にnr_observations-1回繰り返し
（vii）delay=0,DC_increase_decrease=1となるようＤＣＤをプログラム。
（viii）ステップ（iv）〜（vi）の繰り返し
（ix）ジッタ分析の実行：ＲＪ，ＤＪ及びＴＪの計算
（x）合格又は不合格の決定
（xi）送信パターンの停止
【００９０】
この方法を図１3
に示す。この方法は、ＤＣＤ遅延値を増大するためにＢＥＲの測定回数をＮとする試験モードを実現する。これは、１３０に示すサブルーチンによって実行される。このサブルーチンは、増大するデューティ比及び減少するデューティ比に対して実行されるのが好ましい。したがって、二つの個別のセットのデータが得られ、サブルーチンは、図示したように２回呼び出される。
【００９１】
本発明を、高速インタフェースの製造試験に適用することができる。シリアルインタフェースの例は、Serial ATA, PCI Express, DVI, HDMI及びUSB2.0である。本発明を、ダブルデータレートメモリインタフェースのような並列型のインタフェースに用いることもできる。
【００９２】
図示した例は、一般に単一極性の信号を用いる。しかしながら、本発明の回路の差分信号の使用も可能である。
【００９３】
これまで説明した例は、受信機がシリアルビットストリームからのクロック及びデータをリカバーするシリアル通信システムに関する。本発明を、受信機が外部供給クロックを有する本発明のアプリケーションに適用することもできる。ＤＣＤをデータの代わりに送信クロックに適用することもできる。これは、機能回路の変更に不都合がある。二つのサンプル時間の間に測定可能な遅延を生成する他のアプリケーションも可能であり、この場合、両方のサンプル時間は、デューティ比が変更され又は測定されたクロックの異なる遷移に応答する。そのような測定可能な遅延を、例えば、デジタル回路の遅延フォールト試験に適用することができる。
【００９４】
したがって、２タイプのデューティ比歪みを考察することができ、これらを、データＤＣＤ及びクロックＤＣＤと考えることができる。送信機の後の挿入されたＤＣＤを有するデータＤＣＤを用いることによって、データ１は、（例えば）データ０より幅広くなる。その結果、共通モード電圧が増大し、アイダイヤグラムの好転が中央に存在せず、図１４ａに示すように上側又は下側にシフトする。
【００９５】
送信機の前に挿入されるとともに送信クロックに適用されるＤＣＤを有するクロックＤＣＤを用いることによって、共通モード電圧は電圧レールの中間にあり、図１４ｂに示すようにアイダイヤグラムは時間的にシフトする。ＣＤＲは、立上りエッジと立下りエッジのうちの一方又は両方にラッチすることができる。
【００９６】
ビットエラーの可能性に測定可能な影響を及ぼすＤＣＤの使用を、ループバック試験の感度を増大するためにループバック試験の他の例で行うことができる。
【００９７】
上記例において、ＤＣＤは、送信機と受信機との間のパスに挿入される。（PCI Expressのような）一部の高速Ｉ／Ｏインタフェースに対して、送信機パッド及び受信機パッドが分離され、専用のループバックパスが試験のために挿入される。しかしながら、（ＵＳＢ２．０のような）他の双方向インタフェースにおいて、送信機パッド及び受信機パッドは共有され、この場合、送信機の入力部と受信機の出力部とが同一となる。これらの場合、試験のためにループバックパスが設けられない。しかしながら、本発明を、機能パスにＤＣＤを加えることによって実現することができる。これは、機能信号をバイパスできるようにすることを要求し、送信機又は受信機の機能的な動作を交互に行うことによって実現することができる。
【００９８】
上記例において、ＤＣＤは、フィルタ及び直流測定技術を用いて測定される。ＤＣＤを、他の方法を用いてオンチップ及び／又はオフチップで測定することもできる。例えば、計数された１の個数をサンプリングされば総ビット数で除算する信号のランダムサンプリングを用いることができる。
【００９９】
他の種々の変形は、当業者に明らかである。
【図面の簡単な説明】
【０１００】
【図１】図１は、本発明の送受信システムを示す。
【図２】図２は、図１のシステムで用いられるデューティ比制御回路を詳細に示す。
【図３】図３は、図２のユニットのスイッチを実現する方法を示す。
【図４】図４は、図２のユニットの動作を説明するタイミング図である。
【図５】図５は、デューティ比を測定する回路を示す。
【図６】図６は、図５の回路の動作を説明するのに用いられる図を示す。
【図７】図７は、デューティ比の変動の影響を示すタイミング図の第１例を示す。
【図８】図８は、デューティ比の変動の影響を示すタイミング図の第２例を示す。
【図９】図９は、デューティ比の変動の影響を示すタイミング図の第３例を示す。
【図１０】図１０は、ＰＬＬが同期をとるエッジ間の切替を行う一方法を示す。
【図１１】図１１は、ＰＬＬが同期をとるエッジ間の切替を行う他の方法を示す。
【図１２】図１２は、本発明の第１の方法の流れ図である。
【図１３】図１３は、本発明の第２の方法の流れ図である。
【図１４ａ】図１４ａは、アイダイヤグラムに対するデューティ比歪みの種々のタイプの影響を示す。
【図１４ｂ】図１４ｂは、アイダイヤグラムに対するデューティ比歪みの種々のタイプの影響を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４ａ】
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【図１４ｂ】
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【国際調査報告】
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