(57)【要約】  ＦＩＲフィルタ（２０）は、フィルタ入力（２２）にて受信された信号を遅延するための４つの遅延要素（２１ａ，２１ｂ，２１ｃ，２１ｄ）と、遅延された信号を、それぞれの部分フィルタ係数ａ，ｂ，ｃ，ｄによって乗算するための４つの乗算器（２４ａ，２４ｂ，２４ｃ，２４ｄ）とを備えた遅延ラインを有する。遅延要素（２１ａ，２１ｂ，２１ｃ，２１ｄ）と、乗算器（２４ａ，２４ｂ，２４ｃ，２４ｄ）とは、交互に直列に接続されている。４つのタップ（２３ａ，２３ｂ，２３ｃ，２３ｄ）が、信号を、遅延ラインから、遅延要素（２１ａ，２１ｂ，２１ｃ，２１ｄ）のそれぞれの直後で抽出し、遅延され、乗算された信号を、加算器（２５）に出力し、遅延され、乗算された信号が加算されて、フィルタ出力（２６）が生成される。部分フィルタ係数ａ，ｂ，ｃ，ｄは、有効に組み合わされて、タップ（２３ａ，２３ｂ，２３ｃ，２３ｄ）向けに、フィルタ係数Ａ，Ｂ，Ｃ，Ｄが、例えばＡ＝ａ，Ｂ＝ａ＊ｂ，Ｃ＝ａ＊ｂ＊ｃおよびＤ＝ａ＊ｂ＊ｃ＊ｄとして実施される。このような部分フィルタ係数ａ，ｂ，ｃ，ｄの使用は、従来技術と比べて、ＦＩＲフィルタ（２０）での乗算に必要とされる演算の数を、著しく減少させることができる。
2009503984.tif 000002
【特許請求の範囲】
【請求項１】
デジタルフィルタであって、
信号を連続的に遅延させるための複数の遅延要素を有する遅延ラインと、
前記信号を、前記遅延ラインから、前記信号が異なる遅延を有する箇所で抽出するためのタップと、
前記信号を、それぞれの係数で乗算するための乗算器と、
前記タップからの出力を加算して、フィルタ出力を生成するための加算器と、を有し、
前記乗算器の少なくとも１つは、前記遅延ラインにおいて、前記タップのそれぞれの対が、前記遅延ラインから前記信号を抽出する前記箇所の間に配置されている、
ことを特徴とするデジタルフィルタ。
【請求項２】
前記乗算器の全ては、前記遅延ラインにおいて、前記タップが前記遅延ラインから前記信号を抽出する前記箇所の１つまたは複数の前に配置されている、ことを特徴とする請求項１に記載のデジタルフィルタ。
【請求項３】
前記乗算器の少なくとも１つは、前記タップのそれぞれの１つにおいて、当該のタップが前記遅延ラインから前記信号を抽出する前記箇所の後に配置されている、ことを特徴とする請求項１に記載のデジタルフィルタ。
【請求項４】
前記乗算器の少なくとも一対は、
前記乗算器の前記対の一方が、前記遅延ラインにおいて、前記タップのそれぞれの一方が前記遅延ラインから前記信号を抽出する前記箇所と、前記タップのそれぞれの他方が前記遅延ラインから直前の遅延を有する前記信号を抽出する前記箇所との間にあり、
前記乗算器の前記対の他方が、前記タップの前記それぞれの一方において、当該のタップが前記遅延ラインから前記信号を抽出する前記箇所の後にある、
ように配置されている、ことを特徴とする請求項１に記載のデジタルフィルタ。
【請求項５】
カノニック（canonic）表現を使用することを特徴とする請求項１乃至請求項４のいずれかに記載のデジタルフィルタ。
【請求項６】
請求項１乃至請求項５のいずれかに従う有限インパルス応答（ＦＩＲ：finite impulse response）フィルタ。
【請求項７】
デジタルフィルタリング方法であって、
信号を遅延ラインに沿って連続的に遅延させるステップと、
前記信号を、タップにおいて、前記遅延ラインから、前記信号が異なる遅延を有する箇所で抽出するステップと、
前記信号を係数で乗算するステップと、
前記タップからの出力を加算して、フィルタ出力を生成するステップと、を備え、
前記乗算の少なくとも１つは、前記遅延ラインにおいて、前記タップのそれぞれの対が、前記遅延ラインから前記信号を抽出する前記箇所の間で行われる、
ことを特徴とする方法。
【請求項８】
前記乗算の全ては、前記遅延ラインにおいて、前記タップが前記遅延ラインから前記信号を抽出する前記箇所の１つまたは複数の前で行われる、ことを特徴とする請求項７に記載の方法。
【請求項９】
前記乗算の少なくとも１つは、前記タップのそれぞれの１つにおいて、当該のタップが前記遅延ラインから前記信号を抽出する前記箇所の後で行われる、ことを特徴とする請求項７に記載の方法。
【請求項１０】
前記乗算の少なくとも一対は、
前記乗算の前記対の一方が、前記遅延ラインにおいて、前記タップのそれぞれの一方が前記遅延ラインから前記信号を抽出する前記箇所と、前記タップのそれぞれの他方が前記遅延ラインから直前の遅延を有する前記信号を抽出する前記箇所との間にあり、
前記乗算の前記対の他方が、前記タップの前記それぞれの一方において、当該のタップが前記遅延ラインから前記信号を抽出する前記箇所の後にある、
ように行われる、ことを特徴とする請求項７に記載の方法。
【請求項１１】
カノニック（canonic）表現を使用することを特徴とする請求項７乃至請求項１０のいずれかに記載の方法。
【請求項１２】
請求項７乃至請求項１１のいずれかに従う有限インパルス応答フィルタリングの方法。
【請求項１３】
コンピュータ処理手段によって処理された際に、請求項７乃至請求項１２のいずれかに記載の方法を実行するように適合されたコンピュータソフトウェア。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルフィルタ、およびデジタルフィルタリングの方法に関する。本発明の特定の適用は、有限インパルス応答（ＦＩＲ：Finite Impulse Response）フィルタおよびＦＩＲフィルタリングの方法である。
【背景技術】
【０００２】
デジタルフィルタは、デジタル回路、およびデジタル信号処理において広く使用されている。デジタルフィルタを使用して、選択された周波数範囲での信号の成分が減衰され、これは、雑音および干渉の減少に役立つ。有限インパルス応答（ＦＩＲ：Finite Impulse Response）フィルタは、デジタルフィルタの特定の種類である。実際に、ＦＩＲフィルタは、デジタルフィルタの２つの主な種類のうちの１つであり、他の主な種類は、無限インパルス応答（ＩＩＲ：Infinite Impulse Response）フィルタである。ＦＩＲフィルタの名前は、その特性を述べており、信号インパルスがＦＩＲフィルタに入力された場合、出力は有限となり、すなわち、有限の長さとなり、これは、ＦＩＲフィルタがどのようなフィードバックも使用しないことの結果である。ＦＩＲフィルタは、数多くの用途に適している。特に、ＦＩＲフィルタは、いわゆるマルチレート適用に対して、例えば、信号が補間または間引き（decimate）されて、そのサンプリングレートが増加または減少される場合に、計算効率がよく、それは、ＦＩＲフィルタの出力の有限の性質は、間引きされた出力に寄与しない計算、あるいは、補間された出力において予測値を有する計算を、省略することを可能にするからである。
【０００３】
従来技術のＦＩＲフィルタの例が、図１に示されている。このＦＩＲフィルタ１０は、フィルタ入力１２に直列に接続され、フィルタ１０に信号を入力する、４つの遅延要素１１Ａ，１１Ｂ，１１Ｃ，１１Ｄを備えた遅延ラインを有する。より具体的には、フィルタ入力１２は、第１の遅延要素１１Ａへの入力に接続され、第１の遅延要素１１Ａからの出力は、第２の遅延要素１１Ｂへの入力に接続され、第２の遅延要素１１Ｂからの出力は、第３の遅延要素１１Ｃへの入力に接続され、第３の遅延要素１１Ｃからの出力は、第４の遅延要素１１Ｄへの入力に接続されている。また、フィルタ１０は、信号を、遅延ラインから、信号が異なる遅延を有する箇所で抽出するための４つのタップ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄを有している。タップ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄのそれぞれは、信号が異なる遅延を有する遅延ラインでの１箇所に接続されている。より具体的には、第１のタップ１３Ａは、第１の遅延要素１１Ａからの出力に接続され、第２のタップ１３Ｂは、第２の遅延要素１１Ｂからの出力に接続され、第３のタップ１３Ｃは、第３の遅延要素１１Ｃからの出力に接続され、第４のタップ１３Ｄは、第４の遅延要素１１Ｄからの出力に接続されている。各タップ１３Ａ、１３Ｂ，１３Ｃ，１３Ｄは、遅延ラインから抽出された信号を、フィルタ係数Ａ，Ｂ，Ｃ，Ｄで乗算するための乗算器１４Ａ，１４Ｂ，１４Ｃ，１４Ｄを有する。フィルタ係数Ａ，Ｂ，Ｃ，Ｄは、ＦＩＲフィルタ１０の所望の特性、例えばハイパス、ローパス、またはバンドパスと、ストップバンドの正確な周波数範囲と、に従って選択される。乗算器１４Ａ，１４Ｂ，１４Ｃ，１４Ｄは、タップ１３Ａ、１３Ｂ，１３Ｃ，１３Ｄにおいて、タップ１３Ａ、１３Ｂ，１３Ｃ，１３Ｄが遅延ラインから信号を抽出する箇所の後に、配置される。これは、信号が、乗算器１４Ａ，１４Ｂ，１４Ｃ，１４Ｄの影響を受けずに遅延ラインに沿って通過することを意味する。ＦＩＲフィルタ１０は、また、タップ１３Ａ、１３Ｂ，１３Ｃ，１３Ｄのそれぞれからの出力に（乗算器１４Ａ，１４Ｂ，１４Ｃ，１４Ｄの後に）接続され、タップ１３Ａ、１３Ｂ，１３Ｃ，１３Ｄからの出力を加算し、フィルタ出力１６を生成する、加算器１５を有する。
【０００４】
動作においては、信号が、フィルタ入力１２を介して、ＦＩＲフィルタ１０に入力される。第１の遅延要素１１Ａは、入力１２から信号を受信し、この信号を、典型的には１クロックサイクルである第１の所与の遅延で遅延させ、第２の遅延要素１１Ｂに出力する。第１のタップ１３Ａは、遅延された信号を、遅延ラインから、第１の遅延要素１１Ａと第２の遅延要素１１Ｂとの間で抽出する。第１のタップ１３Ａの乗算器１４Ａは、抽出された、遅延された信号を、第１のフィルタ係数Ａで乗算し、第１のタップ１３Ａは、抽出された、遅延され、乗算された信号を、加算器１５に出力する。第２の遅延要素１１Ｂは、遅延された、乗算されていない信号を、第１の遅延要素１１Ａから受信し、この信号を、再び典型的には１クロックサイクルである第２の所与の遅延で遅延させ、２度遅延された信号を、第３の遅延要素１１Ｃに出力する。第２のタップ１３Ｂは、２度遅延された信号を、遅延ラインから、第２の遅延要素１１Ｂと第３の遅延要素１１Ｃの間で抽出する。第２のタップ１３Ｂの乗算器１４Ｂは、抽出された、２度遅延された信号を、第２のフィルタ係数Ｂによって乗算し、第２のタップ１３Ｂは、抽出された、２度遅延され、乗算された信号を、加算器１５に出力する。第３の遅延要素１１Ｃは、２度遅延された、乗算されていない信号を、第２の遅延要素１１Ｂから受信し、この信号を、再び典型的には１クロックサイクルである第３の所与の遅延で遅延させ、３度遅延された信号を、第４の遅延要素１１Ｄに出力する。第３のタップ１３Ｃは、３度遅延された信号を、遅延ラインから、第３の遅延要素１１Ｃと第４の遅延要素１１Ｄの間で抽出する。第３のタップ１３Ｃの乗算器１４Ｃは、抽出された、３度遅延された信号を、第３のフィルタ係数Ｃによって乗算し、第３のタップ１３Ｃは、抽出された、３度遅延され、乗算された信号を、加算器１５に出力する。第４の遅延要素１１Ｄは、３度遅延された、乗算されていない信号を、第３の遅延要素１１Ｃから受信し、この信号を、再び典型的には１クロックサイクルである第４の所与の遅延で遅延させ、遅延ラインに沿って４度遅延された信号を出力する。第４のタップ１３Ｄは、４度遅延された信号を、遅延ラインから、この信号が第４の遅延要素１１Ｄから出力された後に抽出する。第４のタップ１３Ｄの乗算器１４Ｄは、抽出された、４度遅延された信号を、第４のフィルタ係数Ｄによって乗算し、第４のタップ１３Ｄは、抽出された、４度遅延され、乗算された信号を、加算器１５に出力する。加算器１５は、さまざまに抽出され、遅延され、乗算された信号を、タップ１３Ａ、１３Ｂ，１３Ｃ，１３Ｄから受信し、これらの信号を互いに加算して、フィルタ出力１６を生成する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このＦＩＲフィルタ１０は、適切に動作する。しかし、フィルタ係数Ａ，Ｂ，Ｃ，Ｄの多くの所望のセットは、比較的大きく、乗算器１４Ａ，１４Ｂ，１４Ｃ，１４Ｄは、要求される乗算を行うために、多くの演算を使用する。これは、ＦＩＲフィルタ１０がハードウェアで、例えば集積回路（ＩＣ）において実施される場合、乗算器１４Ａ，１４Ｂ，１４Ｃ，１４Ｄが、例えば加算器１５に対して、低速となり得るものであり、ＦＩＲフィルタ１０の電力消費の大きな一因となり得ることを意味する。同様に、ＦＩＲフィルタ１０がソフトウェアで実施され、例えばデジタル信号プロセッサ（ＤＳＰ）によってコード処理された場合、乗算器１４Ａ，１４Ｂ，１４Ｃ，１４Ｄは、ＦＩＲフィルタ１０によって必要とされる処理ステップの数の大きな一因となり得る。よって、ＦＩＲフィルタによって行う必要がある乗算の複雑さを減少させるためのスキームが、開発されている。
【０００６】
例えば、信号を、フィルタ入力１２において、他の係数で乗算してもよい。これは、タップ１３Ａ、１３Ｂ，１３Ｃ，１３Ｄのそれぞれによって抽出された信号を、効率的にスケーリングするものであり、乗算器１４Ａ，１４Ｂ，１４Ｃ，１４Ｄによって行う必要がある乗算の複雑さを減少させることができる。しかし、これは、フィルタ係数Ａ，Ｂ，Ｃ，Ｄの特定の組合せに対して、例えば、フィルタ係数Ａ，Ｂ，Ｃ，Ｄが、スケーリング係数として使用可能な１つの簡素な共通の数学的因数を有する場合にのみ、有効である。フィルタ係数Ａ，Ｂ，Ｃ，Ｄが不適当である場合、このスキームは、ＦＩＲフィルタ１０によって行われる乗算の全体的な複雑さを増加させ得る。よって、デジタルフィルタによって行われる乗算の複雑さを減少させる、他のやり方を見出すことが、望ましい。
【課題を解決するための手段】
【０００７】
本発明の第１の態様によると、信号を連続的に遅延するための複数の遅延要素を有する遅延ラインと、信号を遅延ラインから信号が異なる遅延を有する箇所で抽出するためのタップと、信号をそれぞれの係数で乗算するための乗算器と、タップからの出力を加算して、フィルタ出力を生成するための加算器と、を有し、乗算器の少なくとも１つは、遅延ラインにおいて、タップのそれぞれの対が、遅延ラインから信号を抽出する箇所の間に配置されている、デジタルフィルタが提供される。
【０００８】
また、本発明の第２の態様によると、デジタルフィルタリングの方法が提供され、方法は、信号を遅延ラインに沿って連続的に遅延させるステップと、信号をタップにおいて遅延ラインから信号が異なる遅延を有する箇所で抽出するステップと、信号を係数で乗算するステップと、タップからの出力を加算してフィルタ出力を生成するステップと、を備え、乗算の少なくとも１つは、遅延ラインにおいて、タップのそれぞれの対が、遅延ラインから信号を抽出する箇所の間で行われる。
【０００９】
よって、乗算器を、遅延ラインに配置してもよい。遅延ラインにおける乗算器、および、その後の、例えばタップにおける、任意の乗算器の係数は、従って、組み合わされて同等の従来のフィルタ係数を実施することが可能である。換言すると、累積乗算を使用することができる。しかしながら、遅延ラインにおいて、２つのタップの間に乗算器を配置することは、遅延ラインにおいて乗算器に先行する１つまたは複数のタップによって遅延ラインから抽出される信号を、遅延ラインにおける乗算器の影響を受けないままにすることができることを意味する。これは、フィルタ係数の多数の異なるセットを、本発明を用いて、減少された複雑さで実施することを可能にする。より概略的には、フィルタ係数の多くのセットに対して、フィルタで乗算を行うために必要とされる演算の総数を、著しく減少させることができ、本発明のデジタルフィルタおよびデジタルフィルタリングの方法は、よって、従来技術の同等のフィルタおよび方法よりも高速にすることができ、より少ない電力を使用する。
【００１０】
２つ以上の乗算器を、遅延ラインに配置してもよい。これは、累積乗算を用いてフィルタ係数を実施する範囲を増加させ、複雑さをさらに減少させることができる。いくつかの乗算器を共に用いて、単一の同等の従来のフィルタ係数を実施することができ、各乗算器の係数が組み合わされて、同等の従来のフィルタ係数を供給する。実際に、本発明の特定の好適な例において、乗算器の全ては、遅延ラインにおいて、タップが遅延ラインから信号を抽出する１つまたは複数の箇所の前に配置してもよい。換言すると、乗算の全ては、遅延ラインにおいて、タップが遅延ラインから信号を抽出する１つまたは複数の箇所の前で行われてもよい。これは、遅延ラインにおける最後の乗算器または乗算を除く、全ての乗算器または乗算が、２つ以上の同等の従来のフィルタ係数の実施に寄与するため、特に有効である。
【００１１】
他方で、乗算器のいくつかをタップに配置することにより、柔軟性が維持される。よって、本発明の他の例では、乗算器の少なくとも１つは、タップのそれぞれの１つにおいて、当該のタップが遅延ラインから信号を抽出する箇所の後に配置されてもよい。同様に、乗算の少なくとも１つは、タップのそれぞれの１つにおいて、当該のタップが遅延ラインから信号を抽出する箇所の後で行われてもよい。実際に、このことは、いくつかのケースで、乗算器が、当該のタップが遅延ラインから信号を抽出する箇所の直前にある場合でさえも、有用となり得る。より具体的には、乗算器の少なくとも一対は、乗算器の対の一方が、遅延ラインにおいて、タップのそれぞれの一方が遅延ラインから信号を抽出する箇所と、タップのそれぞれの他方が遅延ラインから直前の遅延を有する信号を抽出する箇所との間にあり、乗算器の対の他方が、タップのそれぞれの一方において、当該のタップが遅延ラインから信号を抽出する箇所の後に配置される、ように配置されていることが好ましいであろう。同様に、乗算の少なくとも一対は、乗算の対の一方が、遅延ラインにおいて、タップのそれぞれの一方が遅延ラインから信号を抽出する箇所と、タップのそれぞれの他方が遅延ラインから直前の遅延を有して信号を抽出する箇所との間にあり、乗算の対の他方が、タップのそれぞれの一方において、当該のタップが遅延ラインから信号を抽出する箇所の後にあるように行われることが好ましいであろう。
【００１２】
デジタルフィルタおよびデジタルフィルタリングの方法の他の実施詳細は、要望どおりに広く選択することができる。例えば、従来のバイナリ表現を用いてもよいが、デジタルフィルタおよびデジタルフィルタリングの方法が、カノニック（canonic）表現を使用することが好ましい。カノニック符号桁（Canonic Signed Digit）表現としても知られる、カノニックまたはカノニカル（バイナリ）表現は、−１のシンボル、および０と１のバイナリ表現の従来のシンボルを使用する。これは、乗算に必要とされる演算の数をさらに減少させることができる。
【００１３】
本発明は、ハードウェアまたはソフトウェアで実施することが可能である。例えば、デジタルフィルタは、集積回路（ＩＣ）を備えてもよい。あるいは、デジタルフィルタは、デジタル信号プロセッサ（ＤＳＰ）などの適切な処理手段で処理するためのコンピュータソフトウェアを備えてもよい。実際に、本発明のさらなる態様によると、処理手段によって処理された際に上述の方法を実行するように適合されたコンピュータソフトウェアまたはコンピュータプログラムコードが提供される。コンピュータソフトウェアまたはコンピュータプログラムコードは、コンピュータ読み取り可能な媒体によって保持することができる。媒体は、読み出し専用メモリ（ＲＯＭ）チップなどの物理記憶媒体であってもよい。あるいは、媒体は、デジタル多用途ディスク（ＤＶＤ−ＲＯＭ）や、コンパクトディスク（ＣＤ−ＲＯＭ）などのディスクであってもよい。また、媒体は、ワイヤ上の電子信号、光信号または衛星などへの無線信号とすることもできる。本発明は、また、ソフトウェアまたはコードを実行するプロセッサ、例えば上述の方法を実行するように構成されたコンピュータにも、拡張することができる。
【００１４】
デジタルフィルタは、典型的には、有限インパルス応答（ＦＩＲ）フィルタである。同様に、デジタルフィルタリングの方法は、典型的には、ＦＩＲフィルタリングの方法である。
【発明を実施するための形態】
【００１５】
本発明の好適な実施形態を、これより、単なる例として、添付の図面を参照して説明する。
【００１６】
図２を参照すると、本発明の第１の好適な実施形態に係る有限インパルス応答（ＦＩＲ：finite impulse response）フィルタ２０は、フィルタ２０に信号を入力するためのフィルタ入力２２に直列に接続され、４つの遅延要素２１ａ，２１ｂ，２１ｃ，２１ｄを備えた遅延ラインを有する。フィルタ２０は、また、遅延ラインに配置された４つの乗算器２４ａ，２４ｂ，２４ｃ，２４ｄを有する。より具体的には、フィルタ入力２２は、第１の乗算器２４ａへの入力に接続され、第１の乗算器２４ａからの出力は、第１の遅延要素２１ａへの入力に接続され、第１の遅延要素２１ａからの出力は、第２の乗算器２４ｂへの入力に接続され、第２の乗算器２４ｂからの出力は、第２の遅延要素２１ｂへの入力に接続され、第２の遅延要素２１ｂからの出力は、第３の乗算器２４ｃへの入力に接続され、第３の乗算器２４ｃからの出力は、第３の遅延要素２１ｃへの入力に接続され、第３の遅延要素２１ｃからの出力は、第４の乗算器２４ｄへの入力に接続され、第４の乗算器２４ｄからの出力は、第４の遅延要素２１ｄへの入力に接続されている。フィルタ２０は、また、信号を、遅延ラインから、信号が異なる遅延を有する箇所で抽出するための４つのタップ２３ａ，２３ｂ，２３ｃ，２３ｄを有している。タップ２３ａ，２３ｂ，２３ｃ，２３ｄのそれぞれは、信号が異なる遅延を有する遅延ラインでの１箇所に接続されている。より具体的には、第１のタップ２３ａは、第１の遅延要素２１ａからの出力に接続され、第２のタップ２３ｂは、第２の遅延要素２１ｂからの出力に接続され、第３のタップ２３ｃは、第３の遅延要素２１ｃからの出力に接続され、第４のタップ２３ｄは、第４の遅延要素２１ｄからの出力に接続されている。加算器２５が、タップ２３ａ，２３ｂ，２３ｃ，２３ｄからの出力に接続されており、タップ２３ａ，２３ｂ，２３ｃ，２３ｄからの出力を加算して、フィルタ出力２６を生成する。
【００１７】
各乗算器２４ａ，２４ｂ，２４ｃ，２４ｄは、信号を、それぞれの部分フィルタ係数ａ，ｂ，ｃ，ｄで乗算するように構成されている。乗算器２４ａ，２４ｂ，２４ｃ，２４ｄは、タップ２３ａ，２３ｂ，２３ｃ，２３ｄに対して、部分フィルタ係数ａ，ｂ，ｃ，ｄが組み合わされて、それぞれのタップ２３ａ，２３ｂ，２３ｃ，２３ｄ向けの同等の従来のフィルタ係数Ａ，Ｂ，Ｃ，Ｄを供給するような関係で配置されている。これらの同等の従来のフィルタ係数Ａ，Ｂ，Ｃ，Ｄは、ＦＩＲフィルタ２０の所望の特性、例えばハイパス、ローパス、またはバンドパスと、ストップバンドの正確な周波数範囲と、に従って従来のやり方で選択される。より具体的には、上述したように、乗算器２４ａ，２４ｂ，２４ｃ，２４ｄは、全て遅延ラインに配置されている。第１のタップ２３ａが遅延ラインから信号を抽出する箇所には、遅延ラインにおいて、第１の乗算器２４ａ（および第１の遅延要素２１ａ）のみが先行している。第２のタップ２３ｂが遅延ラインから信号を抽出する箇所には、遅延ラインにおいて、第１および第２の乗算器２４ａ，２４ｂ（ならびに第１および第２の遅延要素２１ａ，２１ｂ）のみが先行している。第３のタップ２３ｃが遅延ラインから信号を抽出する箇所には、遅延ラインにおいて、第１，第２および第３の乗算器２４ａ，２４ｂ，２４ｃ（ならびに第１，第２および第３の遅延要素２１ａ，２１ｂ，２１ｃ）のみが先行している。最後に、第４のタップ２３ｄが遅延ラインから信号を抽出する箇所には、遅延ラインにおいて、第１，第２，第３および第４の乗算器２４ａ，２４ｂ，２４ｃ，２４ｄの全て（ならびに第１，第２，第３および第４の遅延要素２１ａ，２１ｂ，２１ｃ，２１ｄの全て）が先行している。これは、部分フィルタ係数が、それぞれのタップ２３ａ，２３ｂ，２３ｃ，２３ｄ向けに、Ａ＝ａ，Ｂ＝ａ＊ｂ，Ｃ＝ａ＊ｂ＊ｃ，およびＤ＝ａ＊ｂ＊ｃ＊ｄのように組み合わされて、同等の従来のフィルタ係数Ａ，Ｂ，Ｃ，Ｄを供給することを意味している。
【００１８】
動作においては、信号が、フィルタ入力２２を介してフィルタ２０に入力される。
【００１９】
第１の乗算器２４ａは、信号を、第１の部分フィルタ係数ａで乗算し、この信号を第１の遅延要素２１ａに出力する。第１の遅延要素２１ａは、乗算された信号を、第１の乗算器２４ａから受信し、この信号を、典型的には１クロックサイクルである第１の所与の遅延で遅延させ、第２の乗算器２４ｂに出力する。第１のタップ２３ａは、乗算され、遅延された信号を、遅延ラインから、第１の遅延要素２１ａと第２の乗算器２４ｂの間で抽出し、この信号を加算器２５に出力する。第２の乗算器２４ｂは、遅延され、乗算された信号を、第２の部分フィルタ係数ｂで乗算し、この信号を第２の遅延要素２１ｂに出力する。第２の遅延要素２１ｂは、遅延され、２度乗算された信号を、第２の乗算器２４ｂから受信し、この信号を、再び典型的には１クロックサイクルである第２の所与の遅延で遅延させ、第３の乗算器２４ｃに出力する。第２のタップ２３ｂは、２度乗算され、２度遅延された信号を、遅延ラインから、第２の遅延要素２１ｂと第３の乗算器２４ｃの間で抽出し、この信号を加算器２５に出力する。第３の乗算器２４ｃは、２度乗算され、２度遅延された信号を、第３の部分フィルタ係数ｃによって乗算し、この信号を第３の遅延要素２１ｃに出力する。第３の遅延要素２１ｃは、３度乗算され、２度遅延された信号を、第３の乗算器２４ｃから受信し、この信号を、再び典型的には１クロックサイクルである第３の所与の遅延で遅延させ、第４の乗算器２４ｄに出力する。第３のタップ２３ｃは、３度乗算され、３度遅延された信号を、遅延ラインから、第３の遅延要素２１ｃと第４の乗算器２４ｄの間で抽出し、この信号を加算器２５に出力する。第４の乗算器２４ｄは、３度乗算され、３度遅延された信号を、第４の部分フィルタ係数ｄによって乗算し、この信号を第４の遅延要素２１ｄに出力する。第４の遅延要素２１ｄは、４度乗算され、３度遅延された信号を、第４の乗算器２４ｄから受信し、この信号を、再び典型的には１クロックサイクルである第４の所与の遅延によって遅延させ、遅延ラインに沿って出力する。第４のタップ２３ｄは、４度乗算され、４度遅延された信号を、遅延ラインから、第４の遅延要素２１ｄの後で抽出し、この信号を加算器２５に出力する。加算器２５は、さまざまに抽出され、遅延され、乗算された信号を、タップ２３ａ，２３ｂ，２３ｃ，２３ｄから受信し、これらの信号を互いに加算して、フィルタ出力２６を生成する。
【００２０】
本発明の第１の好適な実施形態のＦＩＲフィルタ２０の動作を、従来技術のＦＩＲフィルタ１０の動作と比較して、特定のフィルタ係数Ａ，Ｂ，Ｃ，Ｄについて考察することは、有益である。この例では、４つのフィルタ係数Ａ，Ｂ，Ｃ，Ｄは、Ａ＝７，Ｂ＝−２１，Ｃ＝１８９およびＤ＝９４５の値を有するように選択される。最初に従来技術のＦＩＲフィルタ１０を見ると、カノニック（canonic）表現（−１をＸで表す）において、これらのフィルタ係数Ａ，Ｂ，Ｃ，Ｄは、以下のように表され、それぞれの乗算器１４Ａ，１４Ｂ，１４Ｃ，１４Ｄによって以下の数の演算を行うことを必要とする。
Ａ＝７    ＝０００００００１００Ｘ＝２演算
Ｂ＝−２１＝０００００Ｘ０１０１１＝４演算
Ｃ＝１８９＝０００１１０００Ｘ０１＝４演算
Ｄ＝９４５＝１００Ｘ０１１０００１＝５演算
換言すると、フィルタ係数Ａ＝７，Ｂ＝−２１，Ｃ＝１８９およびＤ＝９４５に対して、従来技術のＦＩＲフィルタ１０での乗算には、合計で１５の演算が必要とされる。
【００２１】
本発明の第１の好適な実施形態のＦＩＲフィルタ２０を用いることにより、演算の数を大幅に削減することができる。ここで、部分フィルタ係数ａ＝７，ｂ＝−３，ｃ＝−９およびｄ＝５が組み合わされ、同等の従来のフィルタ係数Ａ＝７，Ｂ＝−２１，Ｃ＝１８９およびＤ＝９４５が実施される。より具体的には、Ａ＝ａによって７＝７となり、Ｂ＝ａ＊ｂによって−２１＝７＊−３となり、Ｃ＝ａ＊ｂ＊ｃによって１８９＝７＊−３＊−９となり、Ｄ＝ａ＊ｂ＊ｃ＊ｄによって９４５＝７＊−３＊−９＊５となる。再びカノニック表現を用いて、部分フィルタ係数ａ，ｂ，ｃ，ｄは、以下のように表現され、それぞれの乗算器２４ａ，２４ｂ，２４ｃ，２４ｄによって以下の数の演算を行うことを必要とする。
ａ＝７  ＝０１００Ｘ＝２演算
ｂ＝−３＝００Ｘ０１＝２演算
ｃ＝−９＝１１００Ｘ＝３演算
ｄ＝５  ＝００１０１＝２演算
換言すると、本発明の第１の好適な実施形態のＦＩＲフィルタ２０での乗算には、同等の従来のフィルタ係数Ａ＝７，Ｂ＝−２１，Ｃ＝１８９およびＤ＝９４５に対して、合計で９の演算が必要とされる。これは、計算上の複雑さにおいて、多大な節約を提供し、究極的には、本発明の第１の好適な実施形態のＦＩＲフィルタ２０は、従来技術のＦＩＲフィルタ１０よりも、著しく高速であり、低い電力を使用する。
【００２２】
本発明は、本発明の第１の好適な実施形態のＦＩＲフィルタ２０のアーキテクチャに限定されない。特に、乗算器２４ａ，２４ｂ，２４ｃ，２４ｄの位置および数は、異なる同等の従来のフィルタ係数Ａ，Ｂ，Ｃ，Ｄに適合するように変更することができる。例えば、図３を参照すると、本発明の第２の好適な実施形態に係るＦＩＲフィルタ３０は、３つの遅延要素３１ｅ，３１ｆ，３１ｈを備えた遅延ラインを有する。また、ＦＩＲフィルタ３０は、３つのタップ３３ｅ，３３ｆ，３３ｈを有するが、４つの乗算器３４ｅ，３４ｆ，３４ｇ，３４ｈを有する。２つの乗算器３４ｅ，３４ｆは、遅延ラインに配置され、２つの乗算器３４ｇ，３４ｈは、それぞれのタップ３３ｆ，３３ｈに配置される。より具体的には、フィルタ入力３２が、第１の乗算器３４ｅのへ入力に接続され、第１の乗算器３４ｅからの出力は、第１の遅延要素３１ｅへの入力に接続され、第１の遅延要素３１ｅからの出力は、第２の乗算器３４ｆへの入力に接続され、第２の乗算器３４ｆからの出力は、第２の遅延要素３１ｆへの入力に接続され、第２の遅延要素３１ｆからの出力は、第３の遅延要素３１ｈへの入力に接続されている。タップ３３ｅ，３３ｆ，３３ｈのそれぞれは、遅延ラインにおいて、信号が異なる遅延を有する遅延ラインの１箇所に接続されている。より具体的には、第１のタップ３３ｅは、第１の遅延要素３１ｅからの出力に接続され、第２のタップ３３ｆは、第２の遅延要素３１ｆからの出力に接続され、第３のタップ３３ｈは、第３の遅延要素３１ｈからの出力に接続されている。第２のタップ３３ｆには、第３の乗算器３４ｇが組み込まれ、第３のタップ３３ｈには、第４の乗算器３４ｈが組み込まれている。よって、第１および第２の乗算器３４ｅ，３４ｆは、遅延ラインに配置されるのに対して、第３および第４の乗算器３４ｇ，３４ｈは、第２および第３のタップ３３ｆ，３３ｈにおいて、タップ３３ｆ，３３ｈが遅延ラインから信号を抽出する箇所の後にそれぞれ配置される。
【００２３】
各乗算器３４ｅ，３４ｆ，３４ｇ，３４ｈは、信号を、それぞれの部分フィルタ係数ｅ，ｆ，ｇ，ｈで乗算するように構成されている。乗算器３４ｅ，３４ｆ，３４ｇ，３４ｈは、部分フィルタ係数が組み合わされて、同等の従来のフィルタ係数Ｅ，Ｆ，Ｇを供給するように構成されている。これらの同等の従来のフィルタ係数Ｅ，Ｆ，Ｇは、再び、ＦＩＲフィルタ３０の所望の特性、例えばハイパス、ローパス、またはバンドパスと、ストップバンドの正確な周波数範囲と、に従って従来のやり方で選択される。より具体的には、第１のタップ３３ｅが遅延ラインから信号を抽出する箇所には、遅延ラインにおいて、第１の乗算器３４ｅ（および第１の遅延要素３１ｅ）のみが先行している。第２のタップ３３ｆが遅延ラインから信号を抽出する箇所には、遅延ラインにおいて、第１および第２の乗算器３４ｅ，３４ｆ（ならびに第１および第２の遅延要素３１ｅ，３１ｆ）のみが先行しており、第２のタップ３３ｆには、第３の乗算器３４ｇが組み込まれている。第３のタップ３３ｈが遅延ラインから信号を抽出する箇所には、遅延ラインにおいて、再び、第１および第２の乗算器３４ｅ，３４ｆ（ならびに第１，第２および第３の遅延要素３１ｅ，３１ｆ，３１ｈ）のみが先行しており、第３のタップには、第４の乗算器が組み込まれている。これは、部分フィルタ係数ｅ，ｆ，ｇ，ｈが、タップ３３ｅ，３３ｆ，３３ｈ向けに、Ｅ＝ｅ，Ｆ＝ｅ＊ｆ＊ｇおよびＧ＝ｅ＊ｆ＊ｈのように組み合わされて、同等の従来のフィルタ係数Ｅ，Ｆ，Ｇを供給することを意味している。
【００２４】
動作においては、信号が、フィルタ入力３２を介してフィルタ３０に入力される。第１の乗算器３４ｅは、信号を、第１の部分フィルタ係数ｅで乗算し、この信号を第１の遅延要素３１ｅに出力する。第１の遅延要素３１ｅは、乗算された信号を、第１の乗算器３４ｅから受信し、この信号を、典型的には１クロックサイクルである第１の所与の遅延で遅延させ、第２の乗算器３４ｆに出力する。第１のタップ３３ｅは、乗算され、遅延された信号を、遅延ラインから、第１の遅延要素３１ｅと第２の乗算器３４ｆの間で抽出し、この信号を加算器３５に出力する。第２の乗算器３４ｆは、乗算され、遅延された信号を、第２の部分フィルタ係数ｆで乗算し、この信号を第２の遅延要素３１ｆに出力する。第２の遅延要素３１ｆは、２度乗算され、遅延された信号を、第２の乗算器３４ｆから受信し、この信号を、再び典型的には１クロックサイクルである第２の所与の遅延で遅延させ、第３の遅延要素３１ｈに出力する。第２のタップ３３ｆは、２度乗算され、２度遅延された信号を、遅延ラインから、第２の遅延要素３１ｆと第３の遅延要素３１ｈの間で抽出し、第２のタップ３３ｆの第３の乗算器３４ｇは、２度乗算され、２度遅延された信号を、第３の部分フィルタ係数ｇによって乗算し、タップ３３ｆは、この信号を加算器３５に出力する。第３の遅延要素３１ｈは、２度遅延され、２度乗算された信号を、第２の遅延要素３１ｆから受信し、この信号を、再び典型的には１クロックサイクルである第３の所与の遅延で遅延させ、遅延ラインに沿って出力する。第３のタップ３３ｈは、２度乗算され、３度遅延された信号を、遅延ラインから、第３の遅延要素３１ｈの後で抽出し、第３のタップ３３ｈの第４の乗算器３４ｈは、２度乗算され、３度遅延された信号を、第４の部分フィルタ係数ｈによって乗算し、タップ３３ｈは、この信号を加算器３５に出力する。加算器３５は、さまざまに遅延され、乗算された信号を、タップ３３ｅ，３３ｆ，３３ｈから受信し、これらの信号を互いに加算して、フィルタ出力３６を生成する。
【００２５】
説明された本発明の実施形態は、本発明がどのように実施可能であるかについての単なる例である。適当な技術および知識を有する者は、説明された実施形態に対する修正、変形および変更を考えつくであろう。これらの修正、変形および変更は、特許請求の範囲およびその均等物において定義された本発明の要旨および範囲から逸脱することなしに、行うことができる。
【００２６】
特許請求の範囲において、括弧内に参照符号を含めることは、理解を助けることを意図しており、限定を意図してはいない。
【００２７】
本明細書および特許請求の範囲において、要素に先行する「１つの（“ａ”または“ａｎ”）」という語は、そのような要素の複数の存在を除外しない。さらに、「備える」という語は、列記されたもの以外の要素またはステップの存在を除外しない。
【図面の簡単な説明】
【００２８】
【図１】図１は、従来技術の有限インパルス応答（ＦＩＲ）フィルタの概略図である。
【図２】図２は、本発明の第１の好適な実施形態に係るＦＩＲフィルタの概略図である。
【図３】図３は、本発明の第２の好適な実施形態に係るＦＩＲフィルタの概略図である。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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