(57)【要約】  ＩＣをリセットする外部リセット信号を受信するように構成された同期式ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）集積回路（ＩＣ）は、外部リセット信号からバッファリングされたリセット信号ＲＳＴを生成するように構成された入力バッファを備える。ＳＤＲＡＭ  ＩＣは、（ａ）ＲＳＴ信号、（ｂ）ＳＤＲＡＭが外部命令を受信する準備ができている時間を示すクロック活性化信号ＣＫＥ、及び（ｃ）モードレジスタにデータがロードされる時間を示すモードレジスタプログラミング信号ＭＲＳＰから、内部リセット信号Ｒｅｓｅｔ＿Ｅｎを生成するように構成されたリセット回路を更に備える。
2009508285.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ：ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）をリセットする外部リセット信号を受信するように構成された同期式ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）集積回路（ＩＣ）において、
前記外部リセット信号からバッファリングされたリセット信号ＲＳＴを生成するように構成された入力バッファと、
（ａ）前記ＲＳＴ信号、（ｂ）前記ＳＤＲＡＭが外部命令を受信する準備ができている時間を示すクロック活性化信号ＣＫＥ、及び（ｃ）モードレジスタにデータがロードされる時間を示すモードレジスタプログラミング信号ＭＲＳＰから、内部リセット信号Ｒｅｓｅｔ＿Ｅｎを生成するように構成されたリセット回路と
を備えることを特徴とするＳＤＲＡＭ  ＩＣ。
【請求項２】
前記リセット回路が、アクティブになる前記外部リセット信号に応答して前記Ｒｅｓｅｔ＿Ｅｎ信号をアクティブにし、それにより、内部リセット区間を開始させ、当該内部リセット区間の間には、前記ＳＤＲＡＭ  ＩＣ内の１つ又はそれ以上の回路ブロックの電源が切れていることを特徴とする請求項１に記載のＳＤＲＡＭ  ＩＣ。
【請求項３】
前記内部リセット区間の持続時間が、前記ＣＫＥ信号がアクティブになり、ＳＤＲＡＭが外部命令を受信する準備ができていることを示す時間に従属することを特徴とする請求項２に記載のＳＤＲＡＭ  ＩＣ。
【請求項４】
前記内部リセット区間の持続時間が、前記ＣＫＥ信号がアクティブになり、ＳＤＲＡＭ内部の初期化が完了したことを示す時間に従属することを特徴とする請求項２に記載のＳＤＲＡＭ  ＩＣ。
【請求項５】
前記リセット回路が、前記内部リセット区間の持続時間が遅延回路を介した伝播遅延に一部従属するように構成された遅延回路を備えることを特徴とする請求項２に記載のＳＤＲＡＭ  ＩＣ。
【請求項６】
前記遅延回路の入力が、前記ＣＫＥ信号に結合されることを特徴とする請求項５に記載のＳＤＲＡＭ  ＩＣ。
【請求項７】
前記リセット回路が、ＣＫＥ信号が所定の時間期間に遷移する場合、前記Ｒｅｓｅｔ＿Ｅｎ信号が状態を変更することを防止するように構成されたラッチ回路を更に備えることを特徴とする請求項２に記載のＳＤＲＡＭ  ＩＣ。
【請求項８】
前記リセット回路が、前記外部リセット信号が非アクティブ状態にある時間の間、前記Ｒｅｓｅｔ＿Ｅｎ信号がＣＫＥ信号の遷移に応答しないように構成されたラッチ回路を更に備えることを特徴とする請求項２に記載のＳＤＲＡＭ  ＩＣ。
【請求項９】
前記リセット回路が、アクティブになる前記ＭＲＳＰ信号に応答して、第１の状態で前記ラッチ回路をバイアスするように構成されたプルアップ回路を更に備え、
前記ラッチ回路の第１の状態が、前記外部リセット信号が非アクティブ状態にある時間の間、前記Ｒｅｓｅｔ＿Ｅｎ信号がＣＫＥ信号の遷移に応答しないようにすることを特徴とする請求項２に記載のＳＤＲＡＭ  ＩＣ。
【請求項１０】
前記入力バッファが、供給電圧に結合される１つの入力と、前記外部リセット信号に結合されるもう１つの入力とを有する２−入力論理ゲートを備える低電圧ＣＭＯＳバッファであることを特徴とする請求項１に記載のＳＤＲＡＭ  ＩＣ。
【請求項１１】
前記リセット回路が、
第１の入力で前記ＲＳＴ信号を受信し、出力で前記Ｒｅｓｅｔ＿Ｅｎ信号を提供する第１の２−入力ＮＡＮＤゲートと、
該第１の２−入力ＮＡＮＤゲートの第２の入力に結合される出力を有し、反転遅延回路を介してクロック活性化信号ＣＫＥに結合される第１の入力を有する第２の２−入力ＮＡＮＤゲートと、
第１の入力で前記ＲＳＴ信号を受信し、第２の入力で前記ＣＫＥ信号を受信する２−入力ＮＯＲゲートと、
供給電圧と接地電位との間に直列に結合されるプルアップトランジスタ及び前記２−入力ＮＯＲゲートの出力に結合されるゲート端子を有するプルダウントランジスタと、
前記ＭＲＳＰ信号に結合される入力と、前記プルアップトランジスタのゲート端子に結合される出力とを有するインバータと、
前記第２の２−入力ＮＡＮＤゲートの第２の入力と、直列に接続されるプルアップトランジスタ及びプルダウントランジスタの中間ノードとの間に結合されるラッチ回路と
を備えることを特徴とする請求項１に記載のＳＤＲＡＭ  ＩＣ。
【請求項１２】
前記ラッチ回路が、２つの交差結合されたインバータを備えることを特徴とする請求項１１に記載のＳＤＲＡＭ  ＩＣ。
【請求項１３】
メモリにおいて、
外部リセット信号からバッファリングされたリセット信号ＲＳＴを生成するように構成された入力バッファと、
第１の入力で前記ＲＳＴ信号を受信し、出力で内部リセット信号Ｒｅｓｅｔ＿Ｅｎを提供する第１の２−入力ＮＡＮＤゲートと、
前記第１の２−入力ＮＡＮＤゲートの第２の入力に結合される出力を有し、反転遅延回路を介して前記ＣＫＥ信号に結合される第１の入力を有する第２の２−入力ＮＡＮＤゲートと、
第１の入力で前記ＲＳＴ信号を受信し、第２の入力で前記メモリが外部命令を受信する準備ができている時間を示す前記ＣＫＥ信号を受信する２−入力ＮＯＲゲートと、
供給電圧と接地電位との間に直列に結合されるプルアップトランジスタ及び前記２−入力ＮＯＲゲートの出力に結合されるゲート端子を有するプルダウントランジスタと、
前記メモリ内のモードレジスタにデータがロードされる時間を示すモードレジスタプログラミング信号ＭＲＳＰに結合される入力と、前記プルアップトランジスタのゲート端子に結合される出力とを有するインバータと、
前記第２の２−入力ＮＡＮＤゲートの第２の入力と、直列に接続されるプルアップトランジスタ及びプルダウントランジスタの中間ノードとの間に結合されるラッチ回路とを備え、
前記Ｒｅｓｅｔ＿Ｅｎ信号が、アクティブになる前記外部リセット信号に応答してアクティブになり、それにより、内部リセット区間を開始させ、当該内部リセット区間の間には、前記メモリ内の１つ又はそれ以上の回路ブロックの電源が切れていることを特徴とするメモリ。
【請求項１４】
前記内部リセット区間の持続時間が、前記ＣＫＥ信号がアクティブになり、前記メモリが外部命令を受信する準備ができていることを示す時間に従属することを特徴とする請求項１３に記載のメモリ。
【請求項１５】
前記内部リセット区間の持続時間が、前記ＣＫＥ信号がアクティブになり、前記メモリ内部の初期化が完了したことを示す時間に従属することを特徴とする請求項１３に記載のメモリ。
【請求項１６】
前記内部リセット区間の持続時間が、前記遅延回路を介した前記伝播遅延に一部従属することを特徴とする請求項１３に記載のメモリ。
【請求項１７】
前記ラッチ回路が、前記ＣＫＥ信号が所定の時間期間に遷移する場合、前記Ｒｅｓｅｔ＿Ｅｎ信号が状態を変更することを防止することを特徴とする請求項１３に記載のメモリ。
【請求項１８】
前記ラッチ回路が、前記外部リセット信号が非アクティブ状態にある時間の間、前記Ｒｅｓｅｔ＿Ｅｎ信号がＣＫＥ信号の遷移に応答しないようにすることを特徴とする請求項１３に記載のメモリ。
【請求項１９】
アクティブになる前記ＭＲＳＰ信号に応答して、第１の状態で前記ラッチ回路をバイアスするように構成されたプルアップ回路を更に備え、
前記ラッチ回路の第１の状態が、前記外部リセット信号が非アクティブ状態にある時間の間、前記Ｒｅｓｅｔ＿Ｅｎ信号がＣＫＥ信号の遷移に応答しないようにすることを特徴とする請求項１３に記載のメモリ。
【請求項２０】
前記入力バッファが、前記供給電圧に結合される１つの入力と、前記外部リセット信号に結合されるもう１つの入力とを有する２−入力論理ゲートを備える低電圧ＣＭＯＳバッファであることを特徴とする請求項１３に記載のメモリ。
【請求項２１】
前記ラッチ回路が、２つの交差結合されたインバータを備えることを特徴とする請求項１３に記載のメモリ。
【請求項２２】
前記メモリが、ＳＤＲＡＭであることを特徴とする請求項１３に記載のメモリ。
【請求項２３】
メモリにおいて、
外部リセット信号を受信し、内部Ｒｅｓｅｔ＿Ｅｎ信号を生成するように構成され、アクティブになる前記外部リセット信号に応答して前記Ｒｅｓｅｔ＿Ｅｎ信号がアクティブになるようにし、それにより、内部リセット区間を開始させ、当該内部リセット区間の間には、前記メモリ内の１つ又はそれ以上の回路ブロックの電源が切れている第１の論理ゲートと、
外部クロック活性化信号ＣＫＥを受信するように構成され、出力端子は、前記第１の論理ゲートの入力端子に結合され、前記内部リセット区間の持続時間は、前記ＣＫＥ信号がアクティブになり、前記メモリが外部命令を受信する準備ができていることを示す時間に少なくとも一部従属する第２の論理ゲートと、
前記第２の論理ゲートの入力端子とバイアス回路との間に結合され、前記外部リセット信号及び前記ＣＫＥ信号がいずれも非アクティブ状態にある場合、アクティブ状態で前記Ｒｅｓｅｔ＿Ｅｎ信号を維持するため、前記バイアス回路により第１の状態でバイアスされるラッチ回路と
を備えることを特徴とするメモリ。
【請求項２４】
前記バイアス回路が、前記外部リセット信号がアクティブになり、前記ＣＫＥ信号が非アクティブになった場合、第１の状態で前記ラッチ回路をバイアスするように構成されたプルダウン回路を備えることを特徴とする請求項２３に記載のメモリ。
【請求項２５】
前記プルダウン回路が、
第１の入力端子で前記外部リセット信号を受信し、第２の入力端子で前記ＣＫＥ信号を受信するように構成された２−入力ＮＯＲゲートと、
前記ラッチ回路と接地電位との間に結合され、前記２−入力ＮＯＲゲートの出力に結合されるゲート端子を有するプルダウントランジスタと
を備えることを特徴とする請求項２４に記載のメモリ。
【請求項２６】
前記バイアス回路が、前記外部リセット信号が非アクティブ状態にある時間の間、前記Ｒｅｓｅｔ＿Ｅｎ信号がＣＫＥ信号の遷移に応答しないようにするため、第１の状態と反対の第２の状態で前記ラッチ回路をバイアスするように更に構成されることを特徴とする請求項２３に記載のメモリ。
【請求項２７】
前記バイアス回路が、アクティブになるモードレジスタプログラミング信号ＭＲＳＰに応答して、第２の状態で前記ラッチ回路をバイアスするように構成されたプルアップ回路を備え、前記アクティブになるＭＲＳＰは、前記メモリ内のモードレジスタにデータがロードされることを示すことを特徴とする請求項２５に記載のメモリ。
【請求項２８】
前記プルアップ回路が、
供給電圧と前記ラッチ回路との間に結合されるプルアップトランジスタと、
該プルアップトランジスタのゲート端子に結合される出力端子と、ＭＲＳＰ信号を受信するように構成された入力端子とを有するインバータと
を備えることを特徴とする請求項２７に記載のメモリ。
【請求項２９】
前記第２の論理ゲートが、遅延回路を介して前記ＣＫＥ信号を受信し、前記内部リセット区間の持続時間が、前記遅延回路を介した前記伝播遅延に一部従属することを特徴とする請求項２３に記載のメモリ。
【請求項３０】
前記遅延回路が、反転遅延回路であることを特徴とする請求項２９に記載のメモリ。
【請求項３１】
第１の論理ゲートが、低電圧ＣＭＯＳ入力バッファを介して前記外部リセット信号を受信することを特徴とする請求項２３に記載のメモリ。
【請求項３２】
前記低電圧ＣＭＯＳ入力バッファが、供給電圧に結合される１つの入力と、前記外部リセット信号に結合されるもう１つの入力とを有する２−入力論理ゲートを備えることを特徴とする請求項３１に記載のメモリ。
【請求項３３】
前記第１の論理ゲート及び第２の論理ゲートが、２−入力ＮＡＮＤゲートであることを特徴とする請求項２３に記載のメモリ。
【請求項３４】
前記ラッチ回路が、２つの交差結合されたインバータを備えることを特徴とする請求項２３に記載のメモリ。
【請求項３５】
前記メモリが、ＳＤＲＡＭであることを特徴とする請求項２３に記載のメモリ。
【請求項３６】
メモリの電源を切らずにメモリをリセットする方法において、
外部リセット信号がアクティブになった場合、内部リセット信号Ｒｅｓｅｔ＿Ｅｎがアクティブになるようにし、それにより、前記メモリ内の１つ又はそれ以上の回路ブロックの電源が切れている内部リセット区間を開始させるステップと、
外部クロック活性化信号ＣＫＥがアクティブになり、前記メモリが外部命令を受信する準備ができていることを示す場合、前記内部リセット区間を終了させるステップと、
前記外部リセット信号及び前記ＣＫＥ信号がいずれも非アクティブ状態にある場合、アクティブ状態で前記Ｒｅｓｅｔ＿Ｅｎ信号を維持するため、第１の状態でラッチ回路をバイアスするステップと
を含むことを特徴とするメモリリセット方法。
【請求項３７】
前記外部リセット信号がアクティブになり、前記ＣＫＥ信号が非アクティブになった場合、前記第１の状態で前記ラッチ回路をバイアスするテップを更に含むことを特徴とする請求項３６に記載のメモリリセット方法。
【請求項３８】
前記外部リセット信号が非アクティブ状態にある時間の間、前記Ｒｅｓｅｔ＿Ｅｎ信号がＣＫＥ信号の遷移に応答しないようにするため、前記第１の状態と反対の第２の状態で前記ラッチ回路をバイアスするステップを更に含むことを特徴とする請求項３６に記載のメモリリセット方法。
【請求項３９】
前記ラッチ回路が、アクティブになるモードレジスタプログラミング信号ＭＲＳＰに応答して前記第２の状態でバイアスされ、
前記アクティブになるＭＲＳＰ信号が、前記メモリ内のモードレジスタにデータがロードされることを示すことを特徴とする請求項３６に記載のメモリリセット方法。
【請求項４０】
前記メモリが、ＳＤＲＡＭであることを特徴とする請求項３６に記載のメモリリセット方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００５年９月１３日付で出願された米国仮出願第６０／７１７，０７５号の優先権を主張し、これらの内容全体は、全ての目的のために本発明に参照として引用される。
【０００２】
本発明は、一般的に、半導体集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）に関し、より具体的には、同期式ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ：Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のリセット機能に関する。
【背景技術】
【０００３】
パーソナルコンピュータ（ＰＣ）又はラップトップコンピュータを利用する際、ユーザは、画面停止（ｓｃｒｅｅｎ  ｈｏｌｄ）、ウイルス攻撃又は感染、あるいはプログラム同士の衝突（ｃｏｎｆｌｉｃｔ）といった予想外の事態に直面すると、通常はコンピュータをリセットする。コンピュータのリセットのために、ユーザは、通常、コンピュータの電源を切ってから、その電源をバックアップする。このような処理は、一般的に、コンピュータの再起動を伴うため、相当量の時間がかかる。したがって、ユーザにとって、コンピュータの電源を切ることなく、コンピュータを早くリセットさせる技術が望ましい。
【発明の開示】
【課題を解決するための手段】
【０００４】
本発明の一実施形態によると、ＩＣをリセットする外部リセット信号を受信するように構成された同期式ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）集積回路（ＩＣ）は、外部リセット信号からバッファリングされたリセット信号ＲＳＴを生成するように構成された入力バッファを備える。ＳＤＲＡＭ  ＩＣは、（ａ）ＲＳＴ信号、（ｂ）ＳＤＲＡＭが外部命令を受信する準備ができている時間を示すクロック活性化信号ＣＫＥ、及び（ｃ）モードレジスタにデータがロードされる時間を示すモードレジスタプログラミング信号ＭＲＳＰから、内部リセット信号Ｒｅｓｅｔ＿Ｅｎを生成するように構成されたリセット回路を更に備える。
【０００５】
一実施形態において、リセット回路は、アクティブになる外部リセット信号に応答してＲｅｓｅｔ＿Ｅｎ信号をアクティブにし、それにより、内部リセット区間を開始させ、この内部リセット区間の間には、ＳＤＲＡＭ  ＩＣ内の１つ又はそれ以上の回路ブロックの電源が切れている。
【０００６】
他の実施形態において、内部リセット区間の持続時間は、ＣＫＥ信号がアクティブになり、ＳＤＲＡＭが外部命令を受信する準備ができていることを示す時間に従属する。
【０００７】
他の実施形態において、内部リセット区間の持続時間は、ＣＫＥ信号がアクティブになり、ＳＤＲＡＭ内部の初期化が完了したことを示す時間に従属する。
【０００８】
他の実施形態において、リセット回路は、内部リセット区間の持続時間が遅延回路を介した伝播遅延（ｐｒｏｐａｇａｔｉｏｎ  ｄｅｌａｙ）に一部従属するように構成された遅延回路を備える。
【０００９】
他の実施形態において、遅延回路の入力は、ＣＫＥ信号に結合される。
【００１０】
他の実施形態において、リセット回路は、ＣＫＥ信号が所定の時間期間に遷移（ｔｒａｎｓｉｔｉｏｎ）する場合、Ｒｅｓｅｔ＿Ｅｎ信号が状態を変更することを防止するように構成されたラッチ回路（ｌａｔｃｈ  ｃｉｒｃｕｉｔ）を更に備える。
【００１１】
他の実施形態において、リセット回路は、外部リセット信号が非アクティブ状態にある時間の間、Ｒｅｓｅｔ＿Ｅｎ信号がＣＫＥ信号の遷移に応答しないように構成されたラッチ回路を更に備える。
【００１２】
他の実施形態において、リセット回路は、アクティブになるＭＲＳＰ信号に応答して、第１の状態でラッチ回路をバイアスするように構成されたプルアップ回路を更に備え、ラッチ回路の第１の状態は、外部リセット信号が非アクティブ状態にある時間の間、Ｒｅｓｅｔ＿Ｅｎ信号がＣＫＥ信号の遷移に応答しないようにする。
【００１３】
他の実施形態において、入力バッファは、供給電圧に結合される１つの入力と、外部リセット信号に結合されるもう１つの入力とを有する２−入力論理ゲートを備える低電圧ＣＭＯＳバッファである。
【００１４】
他の実施形態において、リセット回路は、第１の入力でＲＳＴ信号を受信し、その出力でＲｅｓｅｔ＿Ｅｎ信号を提供する第１の２−入力ＮＡＮＤゲートを備える。第２の２−入力ＮＡＮＤゲートは、反転遅延回路を介してクロック活性化信号ＣＫＥに結合される第１の入力を有し、第１の２−入力ＮＡＮＤゲートの第２の入力に結合される出力を有する。２−入力ＮＯＲゲートは、第１の入力でＲＳＴ信号を受信し、第２の入力でＣＫＥ信号を受信する。プルアップトランジスタ及びプルダウントランジスタは、供給電圧と接地電位との間に直列に結合され、プルダウントランジスタは、２−入力ＮＯＲゲートの出力に結合されるゲート端子を有する。インバータは、ＭＲＳＰ信号に結合されるその入力と、プルアップトランジスタのゲート端子に結合されるその出力とを有する。ラッチ回路は、第２の２−入力ＮＡＮＤゲートの第２の入力と、直列に接続されるプルアップトランジスタ及びプルダウントランジスタの中間ノード（ｎｏｄｅ  ｉｎｔｅｒｍｅｄｉａｔｅ）との間に結合される。
【００１５】
本発明の他の実施形態によると、半導体メモリは、外部リセット信号からバッファリングされたリセット信号ＲＳＴを生成するように構成された入力バッファを備える。第１の２−入力ＮＡＮＤゲートは、第１の入力でＲＳＴ信号を受信し、その出力で内部リセット信号Ｒｅｓｅｔ＿Ｅｎを提供するように構成される。第２の２−入力ＮＡＮＤゲートは、反転遅延回路を介してＣＫＥ信号に結合される第１の入力と、第１の２−入力ＮＡＮＤゲートの第２の入力に結合される出力とを有する。２−入力ＮＯＲゲートは、第１の入力でＲＳＴ信号を受信し、第２の入力でＣＫＥ信号を受信し、ＣＫＥ信号は、メモリが外部命令を受信する準備ができている時間を示す。プルアップトランジスタ及びプルダウントランジスタは、供給電圧と接地電位との間に直列に結合される。プルダウントランジスタは、２−入力ＮＯＲゲートの出力に結合されるゲート端子を有する。インバータは、モードレジスタプログラミング信号ＭＲＳＰに結合されるその入力と、プルアップトランジスタのゲート端子に結合されるその出力とを有する。ＭＲＳＰ信号は、メモリ内のモードレジスタにデータがロードされる時間を示す。ラッチ回路は、第２の２−入力ＮＡＮＤゲートの第２の入力と、直列に接続されるプルアップトランジスタ及びプルダウントランジスタの中間ノードとの間に結合される。Ｒｅｓｅｔ＿Ｅｎ信号は、アクティブになる外部リセット信号に応答してアクティブになり、それにより、内部リセット区間を開始させ、この内部リセット区間の間には、メモリ内の１つ又はそれ以上の回路ブロックの電源が切れている。
【００１６】
一実施形態において、内部リセット区間の持続時間は、ＣＫＥ信号がアクティブになり、メモリが外部命令を受信する準備ができていることを示す時間に従属する。
【００１７】
他の実施形態において、内部リセット区間の持続時間は、ＣＫＥ信号がアクティブになり、メモリ内部の初期化が完了したことを示す時間に従属する。
【００１８】
他の実施形態において、内部リセット区間の持続時間は、遅延回路を介した伝播遅延に一部従属する。
【００１９】
他の実施形態において、ラッチ回路は、ＣＫＥ信号が所定の時間期間に遷移する場合、Ｒｅｓｅｔ＿Ｅｎ信号が状態を変更することを防止する。
【００２０】
他の実施形態において、ラッチ回路は、外部リセット信号が非アクティブ状態にある時間の間、Ｒｅｓｅｔ＿Ｅｎ信号がＣＫＥ信号の遷移に応答しないようにする。
【００２１】
他の実施形態において、メモリは、アクティブになるＭＲＳＰ信号に応答して、第１の状態でラッチ回路をバイアスするように構成されたプルアップ回路を更に備え、ラッチ回路の第１の状態は、外部リセット信号が非アクティブ状態にある時間の間、Ｒｅｓｅｔ＿Ｅｎ信号がＣＫＥ信号の遷移に応答しないようにする。
【００２２】
他の実施形態において、入力バッファは、供給電圧に結合される１つの入力と、外部リセット信号に結合されるもう１つの入力とを有する２−入力論理ゲートを備える低電圧ＣＭＯＳバッファである。
【００２３】
一方、本発明の更に他の実施形態によると、メモリは、外部リセット信号を受信し、内部Ｒｅｓｅｔ＿Ｅｎ信号を生成するように構成された第１の論理ゲートを備え、第１の論理ゲートは、アクティブになる外部リセット信号に応答してＲｅｓｅｔ＿Ｅｎ信号がアクティブになるようにし、それにより、内部リセット区間を開始させ、この内部リセット区間の間には、メモリ内の１つ又はそれ以上の回路ブロックの電源が切れている。第２の論理ゲートは、外部クロック活性化信号ＣＫＥを受信するように構成され、第２の論理ゲートの出力端子は、第１の論理ゲートの入力端子に結合され、内部リセット区間の持続時間は、ＣＫＥ信号がアクティブになり、メモリが外部命令を受信する準備ができていることを示す時間に少なくとも一部従属する。ラッチ回路は、第２の論理ゲートの入力端子とバイアス回路との間に結合され、バイアス回路は、外部リセット信号及びＣＫＥ信号がいずれも非アクティブ状態にある場合、アクティブ状態でＲｅｓｅｔ＿Ｅｎ信号を維持するため、第１の状態でラッチ回路をバイアスするように構成される。
【００２４】
一実施形態において、バイアス回路は、外部リセット信号がアクティブになり、ＣＫＥ信号が非アクティブになった場合、第１の状態でラッチ回路をバイアスするように構成されたプルダウン回路を備える。
【００２５】
他の実施形態において、プルダウン回路は、第１の入力端子で外部リセット信号を受信し、第２の入力端子でＣＫＥ信号を受信するように構成された２−入力ＮＯＲゲートと、ラッチ回路と接地電位との間に結合されるプルダウントランジスタとを備え、プルダウントランジスタは、２−入力ＮＯＲゲートの出力に結合されるゲート端子を有する。
【００２６】
他の実施形態において、バイアス回路は更に、外部リセット信号が非アクティブ状態にある時間の間、Ｒｅｓｅｔ＿Ｅｎ信号がＣＫＥ信号の遷移に応答しないようにするため、第１の状態と反対の第２の状態でラッチ回路をバイアスするように構成される。
【００２７】
他の実施形態において、バイアス回路は、アクティブになるモードレジスタプログラミング信号ＭＲＳＰに応答して、第２の状態でラッチ回路をバイアスするように構成されたプルアップ回路を備え、アクティブになるＭＲＳＰは、メモリ内のモードレジスタにデータがロードされることを示す。
【００２８】
他の実施形態において、プルアップ回路は、供給電圧とラッチ回路との間に結合されるプルアップトランジスタと、プルアップトランジスタのゲート端子に結合される出力端子と、ＭＲＳＰ信号を受信するように構成された入力端子とを有するインバータとを備える。
【００２９】
他の実施形態において、第２の論理ゲートは、遅延回路を介してＣＫＥ信号を受信し、内部リセット区間の持続時間は、遅延回路を介した伝播遅延に一部従属する。
【００３０】
本発明の更なる実施形態によると、メモリの電源を切らずにメモリをリセットする方法は、次のとおりである。外部リセット信号がアクティブになった場合、内部リセット信号Ｒｅｓｅｔ＿Ｅｎがアクティブになるようにし、それにより、内部リセット区間を開始させ、この内部リセット区間の間には、メモリ内の１つ又はそれ以上の回路ブロックの電源が切れている。外部クロック活性化信号ＣＫＥがアクティブになり、メモリが外部命令を受信する準備ができていることを示す場合、内部リセット区間は終了する。外部リセット信号及びＣＫＥ信号がいずれも非アクティブ状態にある場合、アクティブ状態でＲｅｓｅｔ＿Ｅｎ信号を維持するため、ラッチ回路は、第１の状態でバイアスされる。
【００３１】
一実施形態において、外部リセット信号がアクティブになり、ＣＫＥ信号が非アクティブになった場合、ラッチ回路は、第１の状態でバイアスされる。
【００３２】
他の実施形態において、外部リセット信号が非アクティブ状態にある時間の間、Ｒｅｓｅｔ＿Ｅｎ信号がＣＫＥ信号の遷移に応答しないようにするため、ラッチ回路は、第１の状態と反対の第２の状態でバイアスされる。
【００３３】
他の実施形態において、ラッチ回路は、アクティブになるモードレジスタプログラミング信号ＭＲＳＰに応答して第２の状態でバイアスされ、アクティブになるＭＲＳＰ信号は、メモリ内のモードレジスタにデータがロードされることを示す。
【００３４】
本明細書に開示されている本発明の特性及び利点についての更なる理解は、本明細書の残る部分及び添付の図面を参照することによって実現可能である。
【発明を実施するための最良の形態】
【００３５】
本発明の一実施形態によると、同期式ダイナミックランダムアクセスメモリ（ＤＲＡＭ）及びその変形（例えば、ＤＤＲ２及びＤＤＲ３）などの半導体メモリＩＣは、メモリＩＣの電源を切ることなく、ユーザがメモリＩＣをリセットするようにする外部リセットピンに結合される論理ブロックを備える。
【００３６】
図１及び図２は、それぞれ電源が入っている間及び通常動作中のリセットタイミングシーケンスを示すタイミング図である。これらの図には、外部Ｃｌｏｃｋ、Ｒｅｓｅｔ、クロック活性化ＣＫＥ、及び命令ＣＭＤ信号の複数のサイクルが示されている。図１及び図２において、外部Ｒｅｓｅｔ信号は、最低持続時間（期間Ａ）にアクティブ状態を維持することが要求される。また、ＣＫＥ信号は、外部Ｒｅｓｅｔ信号がハイに立ち上がる前の少なくとも所定の期間Ｂと、外部Ｒｅｓｅｔ信号がハイに立ち上がった後の少なくとも所定の期間Ｃに非アクティブになる（すなわち、ロー状態を維持する）ことが要求される。外部Ｒｅｓｅｔ信号が期間Ａの終わりに非アクティブになるのに対し、ＣＫＥ信号はアクティブになり（すなわち、ハイに立ち上がり）、メモリＩＣが命令を受信する準備ができている時間をシグナリングするまで、内部リセット期間は終了しない。Ｒｅｓｅｔ信号がアクティブになった時間からＣＫＥ信号がハイに立ち上がる時間までの期間は、図１及び図２において「内部リセット区間」として示される。内部リセット区間の間、メモリ装置内の多数の回路ブロック（例えば、出力ドライバＤＱ／ＤＱＳ、セルフリフレッシュ（ｓｅｌｆ  ｒｅｆｒｅｓｈ）、オンダイターミネーション（ｏｎ−ｄｉｅ  ｔｅｒｍｉｎａｔｉｏｎ）、ＤＬＬ）は非活性化され、これにより、最小のメモリアクティビティが存在する。
【００３７】
図３は、本発明の一実施形態に係る、図１及び図２のタイミング図の実現例に対するブロック図である。ＬＶＣＭＯＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）バッファ３０２は、外部的に提供されるＲｅｓｅｔ信号に応答してＲＳＴ信号を出力する。クロック活性化バッファ３０４は、外部的に提供されるクロック活性化信号ＣＫＥに応答して内部クロック活性化信号ＣＫＥｉｎｔを出力する。ＭＲＳ，ＥＭＲＳ論理ブロック３０８は、モードレジスタプログラミング信号を出力することが要求された、外部的に提供される信号（一実施形態において、外部信号は、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、及びバンドアドレスＢＡのサブセット又は全てを含むことができる）（図示せず）に応答して、モードレジスタプログラミング信号ＭＲＳＰを出力する。リセット論理ブロック３０６は、内部クロック活性化信号ＣＫＥｉｎｔ及びモードレジスタプログラミング信号ＭＲＳＰのみならず、ＲＳＴ信号を受信し、これに応答してＲｅｓｅｔ＿Ｅｎ信号を生成する。内部Ｒｅｓｅｔ＿Ｅｎ信号は、出力ＤＱ／ＤＱＳドライバ、オンダイターミネーション（ＯＤＴ）、セルフリフレッシュ、ＤＬＬ、及びステートマシン（ｓｔａｔｅ  ｍａｃｈｉｎｅ）を備える特定の回路ブロックを非活性化するために用いられ、それにより、リセットモードにおける電力消費を最小化する。
【００３８】
図４は、図３のＬＶＣＭＯＳバッファの１つの回路の実現例を示す。バッファは、２つの入力で電力供給ＶＤＤ及び外部Ｒｅｓｅｔ信号を受信する２−入力ＮＡＮＤゲートのＣＭＯＳ実現例を含む。ＮＡＮＤゲートの出力は、インバータ４１０によって反転される。インバータの出力は、ＲＳＴ信号を提供する。ＶＤＤに結合される入力を有するＮＡＮＤゲートの利用は、待機漏れ（ｓｔａｎｄｂｙ  ｌｅａｋａｇｅ）を低減するのに役立つ。図４のバッファは、ＣＭＯＳ入力レベルを検出するためのものであるが、バッファは、当業者によって他の入力レベルを検出するように変更可能である。
【００３９】
図５は、本発明の一実施形態に係る図３のリセット論理ブロック３０６の内部回路を示す。２−入力ＮＡＮＤゲート５０２は、もう１つの２−入力ＮＡＮＤゲート５０４によって生成された出力信号及びＲＳＴ信号を受信し、これらに応答して出力信号Ｒｅｓｅｔ＿Ｅｎを生成する。ＮＡＮＤゲート５０４は、遅延回路５０６を介してＣＫＥ信号を受信し、ラッチ回路５０８からラッチ信号ＣＫＥＮを受信する。遅延チェーン（ｄｅｌａｙ  ｃｈａｉｎ）５０６は、奇数個のインバータからなり（例えば、図５の実施形態に示すように５つ）、これにより、反転された遅延チェーンになる。ラッチ回路５０８（例えば、２つの交差結合されたインバータを備える）は、ＮＡＮＤゲート５０４の入力とバイアス回路との間に結合される。バイアス回路は、内部リセット区間の間とその後にラッチ回路５０８を適切な状態でバイアスするように作動する。
【００４０】
バイアス回路は、２−入力ＮＯＲゲート５１０及びプルダウントランジスタ５１２を順に含むプルダウン回路を備える。２−入力ＮＯＲゲート５１０は、そのそれぞれの入力端子でＲＳＴ及びＣＫＥｉｎｔ信号を受信し、ＮＯＲゲート５１０の出力端子は、プルダウントランジスタ５１２のゲートに結合される。プルダウントランジスタ５１２は、ラッチ回路５０８と接地電位との間に結合される。バイアス回路は、インバータ５１４及びプルアップトランジスタ５１６を順に含むプルアップ回路を更に備える。インバータ５１４は、その入力でＭＲＳＰ信号を受信し、インバータ５１４の出力は、プルアップトランジスタ５１６のゲートに結合される。プルアップトランジスタ５１６及びプルダウントランジスタ５１２は、ＶＤＤと接地との間に直列に結合される。中間ノードトランジスタ５１２及び５１６は、ラッチ５０８に接続される。図示のように、プルダウントランジスタ５１２はＮＭＯＳトランジスタ、プルアップトランジスタ５１６はＰＭＯＳトランジスタであるが、これらに限定されるものではない。
【００４１】
図６は、図５の回路の動作を説明するために用いられるタイミング図である。図６のＲｅｓｅｔ及びＣＫＥ信号のタイミングは、図１及び図２のタイミングに対応する。ＭＲＳ，ＥＭＲＳ論理ブロック（図３）によって生成されたパルス信号（ＭＲＳＰ）は、ＳＤＲＡＭ装置で公知となっているモードレジスタプログラミング動作を開始させる。ＣＫＥＮ信号について示されている波形は、ＮＡＮＤゲート５０４の入力でのタイミングを反映する。電源が入っているか、通常動作中にＲｅｓｅｔがアクティブになっている場合、図６に示すシーケンスにおいてＲｅｓｅｔ、ＣＫＥ、及びＭＲＳＰ信号が発生する。
【００４２】
例えば、ユーザによって、時間ｔ１において、外部Ｒｅｓｅｔ信号がローにアサート（ａｓｓｅｒｔ）された場合（すなわち、アクティブになった場合）、内部Ｒｅｓｅｔ＿Ｅｎ信号は、ＮＡＮＤゲート５０２を介してハイに駆動され（すなわち、アクティブになり）、それにより、内部リセット区間を開始させ、この内部リセット区間の間には、メモリ内の所定数の回路ブロックの電源が切れている。内部リセット区間は、ＮＡＮＤゲート５０２の全ての入力がハイレバルのときに終了する。したがって、時間ｔ２において、Ｒｅｓｅｔ信号がハイに立ち上がると（すなわち、Ｒｅｓｅｔ信号が非アクティブになると）、内部リセット区間は、時間ｔ３において、ＣＫＥがハイに立ち上がった後（すなわち、アクティブになった後）所定時間遅延するまで、アクティブ状態を維持する。すなわち、Ｒｅｓｅｔ信号が非アクティブ状態であり、ＣＫＥ信号が時間ｔ３においてアクティブになった場合、遅延回路５０６の出力５１８は、インバータチェーン５０６を介した伝播遅延に対応する時間期間後にローに立ち下がる。ＮＡＮＤゲート５０４の出力は、ノード５１８でのローへの遷移に応答してハイに遷移し、それにより、Ｒｅｓｅｔ＿Ｅｎ信号をローに遷移して内部リセット区間を終了させる。実質的に、遅延チェーン５０６は、内部リセット区間を延長する。
【００４３】
ＣＫＥ信号が非アクティブになり、Ｒｅｓｅｔ信号がアクティブになる（すなわち、ＣＫＥ信号及びＲｅｓｅｔ信号がいずれもロー）Ｂ時間期間に、ＮＯＲゲート５１０は、プルダウントランジスタ５１２をターンオンし、それにより、ラッチ５０８がＣＫＥＮとして表示されたノードでハイを維持するか、又はそれ以前にロー状態であった場合、ノードＣＫＥＮをハイに遷移させる。これは、ＣＫＥ及びＲｅｓｅｔ信号がいずれも非アクティブ状態にある時間期間Ｃに、Ｒｅｓｅｔ＿Ｅｎ信号がアクティブ状態に維持されることを保障する。ＭＲＳＰパルスが生成され、モードレジスタプログラミングを開始させる時間ｔ４において、ＭＲＳＰパルスの立ち上がりエッジ（ｈｉｇｈ  ｇｏｉｎｇ  ｅｄｇｅ）は、プルアップトランジスタ５１６をターンオンし、それにより、ＣＫＥＮノードをローに遷移させる。ラッチ回路５０８は、Ｒｅｓｅｔ及びＣＫＥ信号の全てが再びローになるまで、ＣＫＥＮノードをローに維持する。ＣＫＥＮノードがローである時間の間、ＮＡＮＤゲート５０４は、ＣＫＥ信号の遷移がＲｅｓｅｔ＿Ｅｎ信号の状態に影響することを防止する。したがって、外部ＣＫＥ信号がアクティブになった後のＭＲＳＰパルスは、外部Ｒｅｓｅｔ信号がハイである時間の間、外部ＣＫＥ信号における遷移が内部Ｒｅｓｅｔ＿Ｅｎ信号の状態に影響を与えないことを保障する。
【００４４】
したがって、本発明の一実施形態によると、ＳＤＲＡＭで実現される単なるリセット回路は、ＳＤＲＡＭの電源を切ることなく、外部リセットピンを介してＳＤＲＡＭがリセットできるようにする。リセット回路は、リセット機能を実現するため、３つの入力信号のみを用いる。この特徴は、特定の機能異常が発生した場合、パソコンの電源を切ることなく、パソコン又はラップトップコンピュータをリセットすることができる利点がある。
【００４５】
上記では本発明の様々な実施形態の詳細な説明を提供しているが、種々の代案、変形、及び等価物が可能である。したがって、このような理由や他の理由により、上記の説明は、請求項によって定義されているように、本発明の範囲を限定するものとして理解されてはならない。
【図面の簡単な説明】
【００４６】
【図１】図１は、メモリの電源が入っている間のリセットタイミングシーケンスを示すタイミング図である。
【図２】図２は、メモリの通常動作中のリセットタイミングシーケンスを示すタイミング図である。
【図３】図３は、本発明の一実施形態に係る、図１及び図２のタイミング図の実現例に対するブロック図である。
【図４】図４は、図３のＬＶＣＭＯＳバッファの内部回路を示す図である。
【図５】図５は、本発明の一実施形態に係る図３のリセット論理ブロックの内部回路を示す図である。
【図６】図６は、図５の回路の動作を説明するために用いられるタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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