(57)【要約】  成形誘電体層（２２０）を有する基板（２４０）およびこのような基板を製造する方法が開示される。これらの基板は、成形誘電体層（２２０）を貫通するピン（２１０）を備えるとよく、またピンに接続されたトレース（２３０）を備えるとよい。これらの基板は、有利には、高経路密度を有する超小型電子アセンブリに用いられる。
2009533842.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１の接触ピンであって、各々が基部および先端を有する複数の第１の接触ピンと、
複数の第１の導電性トレースであって、前記トレースの少なくともいくつかは、前記第１のピンが前記第１のトレースから下方に突出するように、前記第１のピンの前記基部に結合される、複数の第１の導電性トレースと、
前記第１のピンの周囲の領域に配置され、前記第１のピンの前記先端と同一の平面をなす底面を有する成形誘電体層と、
を備えることを特徴とする超小型電子基板。
【請求項２】
前記誘電体層は、前記第１のピンの前記基部と同一の平面をなす上面を有し、前記トレースは、前記誘電体層の前記上面を覆って延在することを特徴とする請求項１に記載の基板。
【請求項３】
前記第１のトレースは、導電性主要金属、および前記主要金属と前記ピンの前記基部との間に配置された導電バリア層を備えることを特徴とする請求項１に記載の基板。
【請求項４】
前記バリア層は、Ｎｉから形成されることを特徴とする請求項３に記載の基板。
【請求項５】
前記ピンは、１００μｍから１００００μｍの範囲内のピッチを有する少なくとも１つのグリッド状パターンを形成することを特徴とする請求項１に記載の基板。
【請求項６】
前記第１のトレースの幅は、前記トレースに結合された前記第１のピンの前記基部の幅に等しいかまたはそれよりも小さいことを特徴とする請求項１に記載の基板。
【請求項７】
前記トレースおよび前記ピンは、主にＣｕから構成され、前記誘電体層は、主にエポキシから構成されることを特徴とする請求項１に記載の基板。
【請求項８】
前記第１のピンの異なるものは、異なる形態因子を有することを特徴とする請求項１に記載の基板。
【請求項９】
前記誘電体層は、前記誘電体層の前記底面に開いた凹部を有し、前記ピンは、前記凹部から水平方向に位置ずれしていることを特徴とする請求項１に記載の基板。
【請求項１０】
前記誘電体層は、前記凹部が形成された中心領域、および前記中心領域の両側に延在する周辺領域を有し、前記ピンは、前記周辺領域を貫通していることを特徴とする請求項９に記載の基板。
【請求項１１】
前記トレースの少なくともいくつかは、前記中心領域を覆って延在していることを特徴とする請求項１０に記載の基板。
【請求項１２】
請求項１０に記載の基板と、前記第１のトレースの上方に配置された超小型電子素子と、を備えるユニットにおいて、前記超小型電子素子は、前記トレースの少なくともいくつかによって、前記第１のピンの少なくともいくつかに電気的に接続されることを特徴とするユニット。
【請求項１３】
請求項１２に記載のユニットと、上面を有するパネル、前記パネルの前記上面に露出する接触パッド、および前記パネルに実装され、そこから上方に延在する付加的な回路要素を備える付加的なサブアセンブリと、を備えるアセンブリにおいて、前記ユニットの前記誘電体層は、前記付加的な回路要素が前記凹部内に嵌入されるように、前記パネルの前記上面を覆い、前記第１のピンの前記先端が前記パネルの前記接触パッドに接合されることを特徴とするアセンブリ。
【請求項１４】
閉ループ形態因子を有する周辺トレースをさらに備え、前記周辺トレースは、前記第１のトレースの少なくともいくつかを包囲することを特徴とする請求項１に記載の基板。
【請求項１５】
前記周辺トレースは、前記トレースの幅よりも大きい幅を有する接触領域を備えることを特徴とする請求項１４に記載の基板。
【請求項１６】
前記ピンの少なくともいくつかを包囲する閉ループ形態因子を有するスペーサをさらに備えることを特徴とする請求項１に記載の基板。
【請求項１７】
前記スペーサは、前記第１のピンの前記先端と同一の平面をなす底縁を有することを特徴とする請求項１５に記載の基板。
【請求項１８】
前記スペーサは、少なくとも１つの開口を有することを特徴とする請求項１６に記載の基板。
【請求項１９】
前記誘電体層の前記底面を覆って延在する複数の第２のトレースをさらに備え、前記第２のトレースの少なくともいくつは、前記第１のピンの前記先端の少なくともいくつかに結合されることを特徴とする請求項１に記載の基板。
【請求項２０】
前記誘電体層の前記底面に基部を有する複数の第２のピンをさらに備え、前記第２のピンは、前記誘電体層を通して上方に延在し、前記底面から離れた先端を有し、前記第１のトレースの少なくともいくつかは、前記第２のピンの少なくともいくつかの前記先端に結合されることを特徴とする請求項１に記載の基板。
【請求項２１】
前記第１のピンの前記基部は、前記第１のピンの前記先端よりも広く、前記第２のピンの前記基部は、前記第２のピンの前記先端よりも広く、前記第１のピンおよび前記第２のピンの少なくともいくつかは、少なくともいくつかの前記第２のピンの前記先端が少なくともいくつかの前記第１のピンの前記基部間に位置し、少なくともいくつかの前記第１のピンの前記先端が少なくともいくつかの前記第２のピンの前記基部間に位置するように、互いに入り込むことを特徴とする請求項２０に記載の基板。
【請求項２２】
前記誘電体層の前記底面を覆って延在する複数の第２のトレースをさらに備え、前記第２のトレースの少なくともいくつかは、前記ピンの少なくともいくつかに結合されることを特徴とする請求項２０に記載の基板。
【請求項２３】
請求項１の前記基板および少なくとも１つの超小型電子素子を備えるユニットにおいて、前記超小型電子素子は、前記トレースの少なくともいくつかによって、前記第１のピンの少なくともいくつかに電気的に接続されることを特徴とするユニット。
【請求項２４】
上下方向に積層された請求項２３に記載の複数のユニットを備えるアセンブリにおいて、前記積層体における上方側ユニットの前記第１のピンの前記先端が前記積層体における下方側ユニットの前記第１のピンに電気的に接続されることを特徴とするアセンブリ。
【請求項２５】
超小型電子基板を製造する方法において、
（ａ）第１の導電性プレートを設けるステップであって、前記第１の導電性プレートは、前記プレートから突出する複数の第１の接触ピンを有する、ステップと、
（ｂ）前記第１のピンの周囲に誘電体層を成形するステップと、
（ｃ）複数の第１のトレースを、前記トレースの少なくともいくつが前記第１のピンの少なくともいくつかに結合されるように、前記第１のプレートから形成するステップと、
を含むことを特徴とする方法。
【請求項２６】
前記成形ステップは、前記第１のプレートから離れた前記ピンの先端と同一の平面をなす表面を有する前記誘電体層を形成するように、行われることを特徴とする請求項２５に記載の方法。
【請求項２７】
前記成形ステップは、対向要素を前記ピンの前記先端と当接させ、流動可能な成形組成物を、前記プレートと前記対向要素との間において、前記ピンの周囲に導入することを含むことを特徴とする請求項２６に記載の方法。
【請求項２８】
前記対向要素は、第２の導電性プレートであり、前記方法は、前記ピンの前記先端を前記第２の導電性プレートに接合させることをさらに含むことを特徴とする請求項２７に記載の方法。
【請求項２９】
導電性トレースを、前記第２のトレースの少なくともいくつかが前記ピンの少なくともいくつかに結合されるように、前記第２のプレートから形成するステップをさらに含むことを特徴とする請求項２８に記載の方法。
【請求項３０】
前記第２のプレートは、そこから突出する第２の導電性ピンを有し、前記当接ステップは、前記第２のプレートから離れた前記第２のピンの先端を前記第１のプレートに当接させ、前記第２のピンの前記先端を前記第１のプレートに接合させることを含む請求項２８に記載の方法。
【請求項３１】
前記当接ステップは、前記第１のプレートおよび前記第２のプレートを、前記第２のピンの少なくともいくつかおよび前記第１のピンの少なくともいくつかが交互に入り込み、前記第１のピンおよび前記第２のピンが交互に配置された列を形成するように、位置決めすることを特徴とする請求項３０に記載の方法。
【請求項３２】
前記第１のピンは、先細に形成され、前記第１のピンの前記先端よりも大きい直径を有する前記第１のプレート側に位置する基部を有し、前記第２のピンは、先細に形成され、前記第２のピンの前記先端よりも大きい直径の基部を有し、前記位置決めステップは、前記第１のピンの前記先端の少なくともいくつかを前記第２のピンの前記基部間に配置し、前記第２のピンの前記先端の少なくともいくつかを前記第１のピンの前記基部間に配置することを含むことを特徴とする請求項３１に記載の方法。
【請求項３３】
前記第１のトレースを形成する前記ステップは、前記第１のトレースの少なくともいくつが前記第２のピンの前記先端に結合されるように、行われることを特徴とする請求項３０に記載の方法。
【請求項３４】
前記第２のプレートから、複数の第２のトレースを形成することをさらに含み、前記第２のトレースの少なくともいくつかは、前記ピンの少なくともいくつかに結合されることを特徴とする請求項３０に記載の方法。
【請求項３５】
前記プレートの１つは、そこから突出する壁を有し、前記当接ステップは、前記壁を、前記壁が少なくとも部分的に前記ピンの少なくともいくつかを包囲するように、前記プレートの他の１つに当接させることを含み、前記成形組成物を導入する前記ステップは、前記成形組成物を前記壁の内側に導入することを含むことを特徴とする請求項２８に記載の方法。
【請求項３６】
前記壁は、少なくとも１つの開口を有し、前記方法は、前記成形組成物の導入中に、空気を前記少なくとも１つの開口を通して漏出させることをさらに含むことを特徴とする請求項３５に記載の方法。
【請求項３７】
前記壁は、少なくとも１つの開口を有し、前記成形組成物を導入する前記ステップは、前記成形組成物を前記少なくとも１つの開口を通して導入することを含むことを特徴とする請求項３５に記載の方法。
【請求項３８】
前記成形組成物を導入する前記ステップは、前記成形組成物を前記プレートの少なくとも１つの少なくとも１つの孔を通して導入することを含むことを特徴とする請求項２８に記載の方法。
【請求項３９】
前記対向要素は、工具であり、前記方法は、前記成形組成物を導入した後、前記対向要素を取り外すことをさらに含むことを特徴とする請求項２７に記載の方法。
【請求項４０】
成形組成物を導入する前記ステップは、前記成形組成物を前記対向要素の孔を通して導入することを含むことを特徴とする請求項３９に記載の方法。
【請求項４１】
前記第１のプレートは、前記ピンの少なくともいくつかを少なくとも部分的に包囲する前記第１のプレートから突出する壁を有し、前記当接ステップは、前記壁を前記工具に当接させることを含み、前記導入ステップは、前記成形組成物を前記壁の内側に導入することを含むことを特徴とする請求項３９に記載の方法。
【請求項４２】
前記壁は、少なくとも１つの開口を有し、前記方法は、前記成形組成物の導入中に、空気を前記少なくとも１つの開口を通して漏出させることをさらに含むことを特徴とする請求項４１に記載の方法。
【請求項４３】
前記壁は、少なくとも１つの開口を有し、前記成形組成物を導入する前記ステップは、前記成形組成物を前記少なくとも１つの開口を通して導入することを含むことを特徴とする請求項４１に記載の方法。
【請求項４４】
超小型電子デバイスを、前記超小型電子デバイスの接点が前記ピンの少なくともいくつかに電気的に接続されるように、前記基板に実装するステップをさらに含むことを特徴とする請求項２５に記載の方法。
【請求項４５】
前記少なくとも１つのプレートは、主にＣｕから形成されることを特徴とする請求項２５に記載の方法。
【請求項４６】
前記ステップ（ａ）は、前記ピンを前記プレートに形成することを含むことを特徴とする請求項２５に記載の方法。
【請求項４７】
前記形成ステップは、導電性構造層間に挟まれた導電性バリア層を含む前駆要素をエッチングすることを含むことを特徴とする請求項４６に記載の方法。
【請求項４８】
前記形成ステップは、前記バリア層をエッチストップ層として用いるエッチングプロセスを行うことによって、前記構造層の１つの材料から前記ピンを形成することを含むことを特徴とする請求項４７に記載の方法。
【請求項４９】
前記成形ステップは、前記誘電体層をエポキシから成形することを特徴とする請求項２５に記載の方法。
【請求項５０】
前記成形ステップは、前記基板の１つの領域における前記誘電体層を、前記基板の隣接領域におけるよりも十分に薄い厚みに成形することを含むことを特徴とする請求項２５に記載の方法。
【請求項５１】
前記成形ステップは、前記十分に薄い厚みの領域が前記ピンを含まない前記基板の領域に位置するように、行われることを特徴とする請求項５０に記載の方法。
【請求項５２】
前記ステップ（ｃ）は、エッチングプロセスを用いて前記トレースを形成することを含むことを特徴とする請求項２５に記載の方法。
【請求項５３】
前記ステップ（ｃ）は、前記トレースに結合される前記ピンの端部の幅と等しいかまたはそれよりも小さい幅を有するトレースを形成することをさらに含むことを特徴とする請求項２５に記載の方法。
【請求項５４】
ボール接合技術を用いて、前記基板を、前記基板の上方または下方に配置された他の基板に選択的に結合することをさらに含むことを特徴とする請求項２５に記載の方法。
【請求項５５】
前記基板の前記ピンおよび／またはトレースを選択的に相互接続することをさらに含むことを特徴とする請求項５４に記載の方法。
【請求項５６】
ワイヤ接合技術を用いて、前記基板を、前記基板と並設された少なくとも１つの他の基板に選択的に結合することをさらに含むことを特徴とする請求項２５に記載の方法。
【請求項５７】
前記基板の前記トレースを選択的に相互接続することをさらに含むことを特徴とする請求項５６に記載の方法。
【請求項５８】
前記第１の導電性プレートは、複数の前記プレートが組み込まれた導電性フレームの１つの領域にあることを特徴とする請求項２５に記載の方法。
【請求項５９】
前記フレームは、周辺壁を備え、前記周辺壁は、前記複数のプレートを包囲し、前記プレートの前記ピンの先端と同一の平面をなす上面を有することを特徴とする請求項５８に記載の方法。
【請求項６０】
前記成形ステップは、対向要素を前記複数のプレートの前記ピンの前記先端に当接させ、流動可能な成形組成物を、前記プレーの各々と前記対向要素との間において、前記ピンの周囲に導入することを含むことを特徴とする請求項５８に記載の方法。
【請求項６１】
前記成形ステップの後、前記プレートを分離させることをさらに含むことを特徴とする請求項５８に記載の方法。
【請求項６２】
前記形成ステップの後、前記プレートを分離させることをさらに含むことを特徴とする請求項５８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の相互参照］
本出願は、２００６年４月７日に出願された米国特許出願第１１／４００，６６５号の継続出願であり、この開示内容は、参照することによって、ここに含まれるものとする。
［発明の分野］
【０００２】
本発明は、一般的に、超小型電子アセンブリに関し、特に、超小型電子アセンブリに用いられる基板およびこのような基板を製造する方法に関する。
【背景技術】
【０００３】
回路パネルまたは回路基板は、電子アセンブリに幅広く用いられている。典型的な回路パネルは、通常、誘電体材料のシートまたはプレートの形態にある誘電体要素を備え、多数の導電性トレースが、このシートまたはプレート上に延在している。トレースは、誘電体材料の層によって分離された１つの層または多数の層に設けられるとよい。回路パネルまたは回路基板は、誘電体材料の層を通って種々の層のトレースを相互接続するビアライナ（via liners）のような導電性要素も備えているとよい。一部の回路パネルは、超小型電子パッケージの要素として用いられる。超小型電子パッケージは、一般的に、１つまたは複数の基板を備え、１つまたは複数の半導体チップのような１つまたは複数の超小型電子デバイスが、このような基板に実装される。基板の導電性要素は、大きな基板または大きな回路パネルとの電気接続をなす導電性トレースまたは導電性端子を備えるとよく、これによって、デバイスの所望の機能性を果たすのに必要な電気接続を容易にすることができる。チップは、トレース、従って、端子に電気的に接続され、これによって、端子を大きい回路パネルの接触パッドに接合することによって、パッケージを大きい回路パネルに実装することができる。例えば、超小型電子パッケージに用いられるいくつかの基板は、誘電体要素から延在するピンの形態にある端子を有している。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
基板およびこのような基板を製造する方法を開発するために、当技術分野においてこれまでになされてきた多大の努力にも関わらず、さらなる改良が望まれている。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、超小型電子パッケージ用基板を製造する方法が提供される。該方法は、望ましくは、基板の導電性ピンの基部および先端と同一の平面をなす両面を有する成形誘電体層を形成することを含んでいる。導電性トレースが、この誘電体層の片側または両側に形成されるとよい。
【０００６】
本発明の他の態様によれば、基板、例えば、開示された方法を用いて製造される基板が提供される。本発明のさらに他の態様によれば、１つまたは複数のこのような基板を備える超小型電子パッケージおよび超小型電子アセンブリが提供される。
【０００７】
この要約は、本発明の全ての内容および範囲を代表することを意図していないし、そのように解釈されるべきではない。すなわち、本発明の追加的な態様は、詳細な実施形態の説明から、特に添付の図面と併せて詳細な実施形態の説明を読むことによって、容易に明らかになるだろう。
【０００８】
添付の図面では、複数の図面に共通する同一の要素がある場合、それらの同一の要素を示すために、同一の参照番号が用いられている。なお、図面における画像は、例示の目的で簡素化され、縮尺通りに描かれていない。
【０００９】
添付の図面は、本発明の例示的実施形態を示すものであり、本発明の範囲を制限すると考えられるべきではない。すなわち、本発明の範囲は、他の同等の効果的な実施形態をも含むことができる。
【発明を実施するための最良の形態】
【００１０】
図１は、本発明の一実施形態によって成形誘電体層（molded dielectric layer）を有する基板を製造する方法１００を示す流れ作業図である。この方法１００は、基板の製造中になされる多くの処理ステップを備えている。いくつかの実施形態では、これらの処理ステップは、図示された順番でなされる。代替的実施形態では、これらのステップの少なくとも２つが、同時になされてもよいし、または異なる順番でなされてもよい。サブステップおよび補助手順（例えば、処理反応器間の基板移送、基板を清浄化するサブステップ、プロセス制御サブステップ、など）は、当技術分野においてよく知られているので、ここでは省略する。なお、以下の図面における断面図は、方法１００を用いて製造された基板の導電性プレートの（図２Ａのみに示される）中心線１−１に沿って、任意に切断されたものである。
【００１１】
方法１００は、ステップ１０２で始動し、ステップ１０４に進行する。本発明の一実施形態による方法は、周辺２０２を有する導電性プレート２００を用いている（図２Ａ）。この特定の実施形態では、プレート２００は、導電性主要金属（例えば、銅（Ｃｕ））の層２０４，２０６、およびニッケル（Ｎｉ）層のような導電性バリア層２０８を備えている（図２Ｂ）。プレート２００の厚みは、一般的に、約１０μｍから６００μｍの範囲内（例えば、５０μｍまたは１００μｍ）に選択され、層２０４，２０６，２０８は、典型的には、それぞれ、約５〜３００μｍ、約５〜３００μｍ、および約０．１〜３μｍの厚みを有している。例示的な一実施形態では、層２０４，２０６，２０８の厚みは、それぞれ、１５μｍ、５０μｍ、および１μｍである。
【００１２】
ステップ１０６では、複数の導電性ピン２１０および少なくとも１つの任意選択的なスペーサ２１２が、プレート２００に形成される（図２Ｃ）。各ピン２１０は、基部２１０Ａおよび先端２１０Ｂを備え、スペーサ２１２は、基部２１２Ａおよび先端２１２Ｂを備えている。基部２１０Ａ，２１２Ａおよび先端２１０Ｂ，２１２Ｂの幅は、一般的に、約５０μｍから１０００μｍの範囲内、例えば、２００〜３００μｍの範囲内に選択される。
【００１３】
スペーサ２１２は、一般的に、閉ループ壁状の形態因子を有し、プレート２００の個々の部分の周囲に配置されるかまたは（図示されるように）周辺２０２の近傍に配置され、図２Ｃの矢印２１９の方向から見た底面図（図２Ｄ）に例示されるように、ピン２１０の少なくともいくつかを包囲している。特定の実施形態では、スペーサ２１２は、図２Ｅを参照して以下に述べるように、ステップ１０８の成形プロセス中に用いられるスロット２１８（４つのスロットが任意に示されている）を備えている。一実施形態では、ピン２１０およびスペーサ２１２は、エッチングプロセスを行うことによって、層２０６から製造される。このエッチングプロセスの持続時間を決定するために、バリア層２０８がエッチストップ層として用いられる。
【００１４】
ピン２１０は、製造される基板の電気回路の要素間の接続性を容易にする箇所に形成されている。このようなピンは、種々の形態因子を有することができ、例えば、１００μｍから１００００μｍの範囲内（例えば、４００〜６５０μｍの範囲内）のピッチを有する１つまたは複数のグリッド状パターンに形態化されるとよい。
【００１５】
この方法の次の段階では、ステップ１０８において、成形誘電体層２２０が、プレート２００に形成される（図２Ｅ〜２Ｇ）。成形プロセスでは、流動可能な組成物が、ピン２１０間に導入され、硬化されて誘電体層を形成する。この組成物は、本質的に、固体形態に硬化し、誘電体を形成するどのような材料でもよい。
【００１６】
例えば、化学反応によって硬化し、ポリマー誘電体を形成する組成物、例えば、エポキシおよびポリイミドが用いられるとよい。他の例として、流動可能な組成物は、高温で熱可塑性を有し、冷却によって固体状態に硬化する組成物でもよい。好ましくは、層２２０は、成形後に、プレート２００の特徴部に対する接合界面を形成するとよい。組成物は、層２２０の特性に影響を与える１つまたは複数の添加物をさらに含んでもよい。例えば、このような添加物として、シリカまたは他の無機誘電体のような粒状材料、または短ガラス繊維のような繊維強化材が挙げられる。
【００１７】
成形プロセス中、プレート２００は、加圧板２１４と（仮想線を用いて示される）対向要素２１６（この実施形態では、成形工具の一部）との間に挟み込まれる（図２Ｅ）。対向要素２１６は、ピン２１０の先端２１０Ｂに当接し、流動可能な成形組成物が、プレート２００と対向要素２１６との間の空間内に注入されるか、または他の方法によって導入される。
【００１８】
図２Ｅに示される特定の実施形態では、成形組成物は、対向要素２１６（図示せず）および／または加圧板２１４の少なくとも１つの開口またはゲート２１７を通して注入される。スロット２１８は、捕捉空気用の漏出通路として用いられ、また成形組成物の過剰な材料を排出することもできる。成形プロセスが完了すると、加圧板２１４および対向要素２１６は、取り外される（図２Ｇ）。通常、成形ステップが完了したとき、ピンの先端２１０Ｂには、成形組成物が付着していない。しかし、場合によっては、成形組成物の薄膜が、ピンのいくつかまたは全ての先端を覆っていてもよい。この場合、薄膜は、成形誘電体層の底面２２６（図２Ｇ）を、成形誘電体を侵食する短時間のプラズマエッチングプロセスまたはプラズマアッシシングプロセスに晒すことによって、除去することができる。
【００１９】
成形ステップの変更例では、組成物は、スペーサのスロット２１８を通して注入されてもよく、対向要素の開口２１７は、通気孔として機能するようにされてもよい。代替的に、１つまたは複数の開口（図示せず）が、プレートの層２０４，２０８を貫通して形成され、これらの開口が、組成物用の注入開口または通気孔のいずれかとして機能するようにされてもよい。さらに他の変更例では、組成物は、対向要素がピンの先端と係合する前に、ピンの先端または対向要素２１６上に配置される塊状物として設けられ、ピンが対向要素と当接するときに、ピン間の空間内に押し込まれるようにされてもよい。別の変更例では、プレート２００がその個々の部分を画定する多数のスペーサ２１２を備える場合、開口２１７は、このような部分と選択的に関連して形成されてもよい。
【００２０】
他の実施形態では、プレート２００は、複数のプレート２００が組み込まれた大きいフレーム２４２の一部でもよい（図２Ｆ）。図示されるように、フレーム２４２は、一例として、スプロケット孔２４４および周辺壁２４６を備えている。周辺壁２４６の上面は、各部分プレート２００の先端２１０Ｂ，２１２Ｂと同一の平面をなす。この実施形態では、加圧板および成形工具の対向要素は、それぞれ、プレート２４２およびスペーサ２４６の全体にわたって延在している。次いで、成形プロセス中、成形組成物は、成形工具のランナーシステムに流動可能に連結された個々のゲート２１７を通って、それぞれの部分プレート２００と対向要素２１６との間の空間内に同時に導入される。成形プロセスの完了時に、加圧板および対向要素が取り外された後、各部分プレート２００は、フレーム２４２から分離（例えば、切断）されるとよい。代替的に、このような分離は、図２Ｈ〜２Ｉと関連して後述するステップ１１０の後に行われてもよい。
【００２１】
成形ステップによって、ピンの先端２１０Ｂおよびスペーサの先端２１２Ｂと同一の平面をなす底面２２６を有する誘電体要素または誘電体層が形成される（図２Ｇ）。また、成形ステップによって、層２０８と係合する上面２２８、従って、ピンの基部２１０Ａおよびスペーサの基部２１２Ａと同一の平面をなす上面２２８を有する誘電体要素が形成される。
【００２２】
ステップ１１０では、導電性トレース２３０が、例えば、エッチングプロセスを用いて、層２０４，２０６から形成される（図２Ｈ〜２Ｉ）。ピン２１０と一緒になって、トレース２３０は、方法１００を用いて製造された基板２４０の電気回路を形成する。各トレース２３０は、少なくとも１つのピン２１０および／または少なくとも１つの他のトレースに接続されるとよい。しかし、いくつかのトレースは、「浮遊」されてもよい、すなわち、ピンおよび他のトレースから電気的に分断されてもよい。同様に、１つまたは複数のピンが、トレースに対して未接続とされてもよい。しかし、典型的には、ピンの殆どまたは全てがトレースに接続される。
【００２３】
少なくとも１つのトレース２３０は、図２Ｉに例示されるように、閉ループパターンを有してピンまたは他のトレースの少なくともいくつかを包囲する周辺トレース２３０Ａであるとよい。なお、図２Ｉにおいて、このようなトレースは、それぞれのピンまたは他のトレースの基部に接続された実線を用いて示されている。図示される実施形態では、周辺トレース２３０Ａは、スペーサ２１２上に配置されている。周辺トレースは、トレースの他の部分よりも大きい幅を有する接触領域２３２をさらに備えているとよい。作動時において、周辺トレースおよびスペーサ２１２は、同一基板または隣接基板に存在する電気回路間の電磁波妨害（ＥＭＩ）を低減することができる。
【００２４】
トレース２３０は、種々の幅、例えば、（図２Ｈ〜２Ｉに示されるように）、ピン２１０の基部２１０Ａおよび先端２１０Ｂの幅よりも小さく、高経路密度を有する基板２４０の製造を容易にする幅を有することができる。一般的に、トレース２３０の幅は、５μｍから１００μｍの範囲内（例えば、２０〜４０μｍの範囲内）に選択される。しかし、トレースの一部（例えば、接触領域２３４）または一部のトレースは、１００μｍよりも大きい幅を有することもできる。
【００２５】
さらに他の実施形態による基板３４０Ａは、中心領域に形成された凹部３０２を有している。凹部３０２は、誘電体層の底面２２６に開いている。このような基板は、ピン形成ステップがどのようなピンも中心領域には形成されないように行われる点、および成形ステップが中心領域内において上方に延在する突起を有する対向要素（図示せず）を用いるように修正される点を除けば、図２Ａ〜２Ｉを参照して前述したのと実質的に同様のプロセスによって、形成することが可能である。
【００２６】
図３Ｂの実施形態の基板３４０Ｂでは、凹部３０６は、上面２２８に至るまで延在し、これによって、誘電体層を貫通する開口を形成している。このような凹部は、成形プロセス中、プレートと係合する対向要素の突起によって、形成されるとよい。図３Ｂの実施形態では、トレースは、凹部を横切って延在していない。しかし、トレースのいくつかまたは全てが、凹部を横切って延在してもよい。
【００２７】
代替的に、誘電体層は、このような突起を有しない対向要素を用いて、作製されてもよい。すなわち、成形された誘電体層の底面は、全体的に平坦であり、次いで、凹部３０２または開口３０６が形成されるように、機械加工またはエッチングされてもよい。さらに他の変更例では、２つ以上の凹部が、誘電体層に設けられてもよい。また、凹部は、必ずしも、基板の中心領域に設けられる必要がない。
【００２８】
本発明のさらに他の実施形態による基板４４０は、主要金属（例えば、Ｃｕなど）の単一層４０６を有する導電性プレート４００を用いて、製造される（図４Ａ）。導電性ピン４１０および任意選択的なスペーサ４１２が、エッチングプロセスまたはメッキプロセスを用いて、プレート４００に形成される（図４Ｂ）。誘電体層２２０が、図２Ｅを参照して前述したプロセスを用いて、作製される（図４Ｃ）。次いで、任意選択的な周辺トレース４３０Ａを含む導電性トレース４３０が、エッチングプロセスを用いて、プレート４００から形成され、これによって、基板４４０を製造するプロセスが完了する（図４Ｄ）。
【００２９】
本発明のさらに他の実施形態による基板は、２つの導電性プレート２００，５００を用いて、製造される（図５Ａ）。一実施形態では、プレート５００は、主要金属の単一層５０４から構成されている。代替的実施形態（図示せず）では、導電性接合材料の層が、層５０４の上面５０６上に形成されてもよい。特定の一実施形態（図５Ｂ）では、プレート５００は、従来の金属結合プロセス、例えば、熱音波または超音波接合、共晶接合、半田接合、などを用いて、ピン２１０の先端２１０Ｂに接続される。従って、成形プロセス中、プレート５００は、対向要素として機能する。成形作業において、ポリマーが、プレート２００，５００間に注入される。代替的に、誘電体層は、図２Ｅを参照して前述したように成形され、次いで、プレート５００が、成形された誘電体層の底面上に配置され、金属結合プロセスを用いて、ピンの先端に接続されてもよい。
【００３０】
次いで、導電性トレース５３０が、プレート５００から作製される（図５Ｃ）。トレース５３０は、同一の技術（すなわち、エッチングプロセス）を用いて、トレース２３０の形成の前または後に形成されてもよいし、またはトレース２３０の形成と同時に形成されてもよい。トレース５３０は、任意選択的な周辺トレース（１つの周辺トレース５３０Ａが例示されている）を備えていてもよい。ピン２１０およびトレース２３０，５３０は、一緒になって、基板５４０の電気回路を形成する。
【００３１】
さらに他の実施形態によるプロセスは、２つの導電性プレートを用いている。一例として、このようなプレートは、多層プレート２００Ａ，２００Ｂ（図６Ａ）である。多層プレート２００Ａ，２００Ｂの各々は、図２Ｂのプレート２００を参照して前述した層と同様の主要金属層２０４，２０６およびエッチストップ層２０８を備えている。代替的実施形態では、これらのプレートの少なくとも１つは、Ｃｕのような主要金属の単一層から形成されてもよい。
【００３２】
図２Ｃを参照して前述したように、ピン２１０が、プレート２００Ａに作製され、同様に、基部６２２および先端６２４を有するピン６１０が、プレート２００Ｂに作製される（図６Ｂ）。ピン６１０の位置は、プレート２００Ａ，２００Ｂが互いに組み立てられたとき、ピン２１０，６１０が基板６４０の少なくとも１つの領域において相互に入り込むことができるように、選択される。例えば、ピン２１０は、特定ピッチを有する第１の規則的なグリッドパターンとして設けられ、ピン６１０は、同一ピッチを有する第２の規則的なグリッド状パターンとして設けられるとよい。
【００３３】
ピンが先細になっているので（すなわち、ピンの先端がその基部よりも細いので）、このような基板では、互いに入り込んだピンは、同一のプレートに形成された（入り込んでいない状態の）ピンよりも互いに近接して配置され、これによって、製造される基板の導電性ピンの密度を増加させることができる。第１のプレート２００Ａのピンの先端２１０Ｂは、第２のプレート２００Ｂに当接し、第２のプレートのピンの先端６１０Ｂは、第１のプレート２００Ａと当接する。次いで、従来の金属結合プロセスを用いて、ピン２１０の先端２１０Ｂがプレート２００Ｂに接続され、ピン６１０の先端６１０Ｂがプレート２００Ａに接続される。
【００３４】
誘電体層２２０が、図２Ｅを参照して前述したプロセスを用いて、プレート間の空間内に成形される（図６Ｃ）。ただし、ここでは、プレートの１つが、対向要素として用いられる。エッチングプロセスを用いて、プレート２００Ａ，２００Ｂの層２０４，２０８が、基板６４０の（任意選択的な周辺トレース２３０Ａ，６３０Ａを含む）トレース２３０，６３０を形成するように、パターン化される。
【００３５】
他の実施形態によるプロセスでは、加圧板、および製造される基板の周辺に成形組成物に対する囲壁を形成する対向要素が用いられる。周辺スペーサを有する基板（図７Ａの基板７４０Ａおよび図９Ｃ〜９Ｄの基板）が製造されてもよいし、スペーサを有していない基板（図７Ｂの基板７４０Ｂ）が製造されてもよい。
【００３６】
さらに他の実施形態によるプロセスでは、単一プレート８０４が用いられる（図８Ａ）。プレート８０４は、約１０〜３００μｍの厚さの周辺金属（銅板）から形成される。次いで、バリア層８０８（例えば、Ｎｉバリア層）が、プレート８０４の底面に堆積される（図８Ｂ）。バリア層８０８は、所定の位置に導電性ピンおよび任意選択的なスペーサ用のパッド８０５を形成するように、パターン化される（図８Ｃ）。導電性ピン８１０およびスペーサ８１２は、例えば、メッキプロセスを用いて、パッド８０５上に形成されるとよい（図８Ｄ）。図示される実施形態では、得られた構造体は、スロット８１８を有する周辺スペーサを含んでいる。このような構造体に、図２Ｄ〜２Ｉを参照して前述した成形プロセスおよびエッチングプロセスがさらに施される。プレートおよびピンを有する構造体は、他の方法によって形成されてもよい。例えば、このような構造体は、単一金属層または多層金属積層品を圧印加工することによって、形成されてもよい。
【００３７】
図１の方法のさらに他の実施形態として、基板２４０、３４０Ａ，３４０Ｂ，４４０，５４０，６４０，７４０Ａ，７４０Ｂを参照して前述した特徴の組合せを備える基板が製造されてもよい。例えば、基板４４０，５４０，６４０，７４０Ａ，７４０Ｂは、基板３４０Ａ，３４０Ｂに含まれるような凹部および／または開口を備えることができる。
【００３８】
図９Ａ〜９Ｄは、図１の方法によって製造された基板を用いる例示的な構造体の一連の略断面図である。
【００３９】
ボール接合技術および／またはワイヤ接合技術のような技術を用いて、超小型電子素子または超小型電子デバイスを基板上に実装することができる。図９Ａ〜９Ｄでは、ボール接合技術およびワイヤ接合技術を用いて実装するのに適するデバイスが、それぞれ、参照番号９０６，９０８によって、総称的に示されている。同様に、このような技術は、互い積層された基板または並設された基板を接続するのに用いられてもよい。
【００４０】
さらに具体的には、図９Ａ，９Ｂ，９Ｃは、それぞれ、例示的な超小型電子構造体または超小型電子ユニット９０１，９０２，９０３を示している。ユニット９０１，９０２，９０３の各々は、それぞれ、１つの基板２４０，５４０，６４０を備えている。図９Ａに示される実施形態では、基板２４０は、回路パネル９１２上に配置および接続され、導電性ＥＭＩシールド９１０を備えている。基板２１２のピンの先端は、回路パネル９１２の接触パッドに半田によって接合されている。超小型電子デバイス９０６，９０８およびＥＭＩシールド９１０は、基板２４０の上面２４１に実装されている。ＥＭＩシールド９１０は、基板の周辺トレース２３０Ａにボール接合され、これによって、スペーサ２１２に電気的に接続されている。ここでは、スペーサ２１２は、回路パネル９１２のアース接触パッド９１４にさらに接続されている。例えば、基板２４０、デバイス９０６，９０８、およびシールド９１０を備えるユニットは、超小型電子素子を回路基板に表面実装するのに一般的に用いられる半田接合技術を用いて、パネル９１２に実装されるとよい。図９Ｂ，９Ｃに示される実施形態では、デバイス９０６，９０８は、それぞれ、基板５４０，６４０の両側に実装されている。
【００４１】
前述した基板を相互接続することによって、多基板構造体を形成することができる。図９Ｄは、２つの積層ユニット６４０Ａ，６４０Ｂを備える例示的なアセンブリまたはパッケージ９０４を示している。ユニット６４０Ａ，６４０Ｂの各々は、前述したような基板を備えている。（参照番号６４０Ｂを用いて示される）積層ユニットの１つは、基板の成形誘電体層に形成された凹部を有している。従って、他のユニット６４０Ａの基板は、上面を有するパネル、前記パネルの上面に露出した接触パッド、および前記パネルに取り付けられ、そこから上方に延在する付加的な回路要素９０６から構成されている。ユニット６４０Ｂの誘電体層は、ユニット６４０Ａのパネルの上面を覆っている。付加的な回路要素９０６は、凹部内に嵌入されている。ユニット６４０Ａのピンの先端が、前記パネルの接触パッドに接合されている。一例として、ユニット６４０Ａ，６４０Ｂの積層基板の周辺線およびトレースの一部も、このような技術を用いて接合され、アセンブリ９０４を形成する。変更例では、アセンブリ９０４は、３つ以上の基板または異なる種類の基板を備えることもできる。
【００４２】
ここでは、特定の実施形態を参照して、本発明を説明したが、これらの実施形態は、本発明の原理および応用の単なる例示にすぎないことを理解されたい。従って、例示的な実施形態に対して、多数の修正がなされてもよいこと、および他の構成が、特許請求の範囲に記載される本発明の精神および範囲から逸脱することなく、考案されてもよいことを理解されたい。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態による方法を示す流れ図である。
【図２Ａ−２Ｉ】図１の方法の連続的段階における基板の部分の略平面図（図２Ａ，２Ｉ）、略底面図（図２Ｄ，２Ｆ）、および略断面図（図２Ｂ，２Ｃ、２Ｇ〜２Ｈ）である。
【図３Ａ．３Ｂ】本発明のさらに他の実施形態による方法の連続的段階中に製造された基板の部分の略断面図である。
【図４Ａ−４Ｄ】本発明の他の実施形態による方法の連続的段階中に製造された基板の部分の略断面図である。
【図５Ａ−５Ｃ】本発明のさらに他の実施形態による方法の連続的段階中に製造された基板の部分の略断面図である。
【図６Ａ−６Ｄ】本発明のさらに他の実施形態による方法の連続的段階中に製造された基板の部分の略断面図である。
【図７Ａ．７Ｂ】本発明のもう１つの実施形態による方法の連続的段階中に製造された基板の部分の略断面図である。
【図８Ａ−８Ｄ】本発明のさらに他の実施形態による方法の連続的段階中に製造された基板の部分の略断面図である。
【図９Ａ−９Ｄ】図１の方法によって製造された基板を用いる例示的な超小型電子構造体の略断面図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【国際調査報告】
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