(57)【要約】  本発明は、基板１２と、第１導電型のエミッタ領域、前記第１導電型とは逆の第２導電型のベース領域及び前記第１導電型のコレクタ領域１、２、３をもつバイポーラトランジスタを有する、シリコンからなる半導体本体とを有し、前記コレクタ領域及び前記エミッタ領域の一方の領域を有する第１半導体領域３が、前記半導体本体１１内に形成され、前記第１半導体領域３上に、前記ベース領域を有する第２半導体領域２が存在し、該第２半導体領域４上に、前記コレクタ領域及び前記エミッタ領域の他方の領域を有する第３半導体領域１が存在し、前記半導体本体１１に、前記第１半導体領域３と第２半導体領域２との間の遷移位置に狭窄部を設け、該狭窄部は、前記半導体本体内に埋め込まれた第１埋め込み電気的絶縁領域を用いて形成された半導体デバイス半導体デバイス１０に関する。本発明によれば、前記埋め込み電気的絶縁領域２６、２７の上に形成された前記半導体本体の一部は、単結晶である。これは、大きな前記デバイスの横方向の小型化を可能し、素晴らしく高い前記トランジスタの周波数特性を提供する。このようなデバイス１０は、本発明による製造方法を用いたその製造の結果、可能なものとなる。
2009503884.tif 000002
【特許請求の範囲】
【請求項１】
基板と、第１導電型のエミッタ領域、前記第１導電型とは逆の第２導電型のベース領域及び前記第１導電型のコレクタ領域をもつバイポーラトランジスタを有する、シリコンからなる半導体本体とを有し、前記コレクタ領域及び前記エミッタ領域の一方の領域を有する第１半導体領域が、前記半導体本体内に形成され、前記第１半導体領域上に、前記ベース領域を有する第２半導体領域が存在し、該第２半導体領域上に、前記コレクタ領域及び前記エミッタ領域の他方の領域を有する第３半導体領域が存在し、前記半導体本体に、前記第１半導体領域と第２半導体領域との間の遷移位置に狭窄部を設け、該狭窄部は、前記半導体本体内に埋め込まれた第１埋め込み電気的絶縁領域を用いて形成された半導体デバイスにおいて、
前記第１埋め込み電気的絶縁領域の上方に形成された前記半導体本体の一部が、単結晶であることを特徴とする半導体デバイス。
【請求項２】
前記第２半導体領域に、前記埋め込み絶縁領域の上方に位置決めされる少なくとも１つの電気接続部を設けることを特徴とする請求項１記載の半導体デバイス。
【請求項３】
層構造を有する前記第２半導体領域の厚さは、メサ形状である前記第３半導体領域の両側で、前記第３半導体領域の下方よりも大きいことを特徴とする請求項１又は２記載の半導体デバイス。
【請求項４】
前記半導体本体は、投影してみたとき、前記埋め込み電気的絶縁領域よりも大きな距離で前記第３半導体領域から間隔をおいて配置された、埋没又は埋め込まれた第２埋め込み電気的絶縁領域を有することを特徴とする請求項１、２又は３記載の半導体デバイス。
【請求項５】
前記第２埋め込み電気的絶縁領域は、前記第１埋め込み電気的絶縁領域の厚さよりも大きな厚さを有することを特徴とする請求項４記載の半導体デバイス。
【請求項６】
前記半導体本体は、前記狭窄部の位置にSiGeからなる混晶を有することを特徴とする請求項１〜５のいずれか１項記載の半導体デバイス。
【請求項７】
前記狭窄部は、前記第２半導体領域内に位置することを特徴とする請求項６記載の半導体デバイス。
【請求項８】
前記第１半導体領域は、前記コレクタ領域を有し、前記第３半導体領域は、前記エミッタ領域を有することを特徴とする請求項１〜７のいずれか１項記載の半導体デバイス。
【請求項９】
前記ベース領域、好ましくは前記コレクタ領域についても、前記エミッタ領域の両側に二重の電気接続部を設けることを特徴とする請求項８記載の半導体デバイス。
【請求項１０】
基板と、第１導電型のエミッタ領域、前記第１導電型とは逆の第２導電型のベース領域及び前記第１導電型のコレクタ領域をもつバイポーラトランジスタを有する、シリコンからなる半導体本体とを有し、前記コレクタ領域及び前記エミッタ領域の一方の領域を有する第１半導体領域が、前記半導体本体内に形成され、前記第１半導体領域上に、前記ベース領域を有する第２半導体領域が存在し、該第２半導体領域上に、前記コレクタ領域及び前記エミッタ領域の他方の領域を有する第３半導体領域が存在し、前記半導体本体に、前記第１半導体領域と第２半導体領域との間の遷移位置に狭窄部を設け、該狭窄部は、前記半導体本体内に埋め込まれた第１埋め込み電気的絶縁領域を用いて形成された半導体デバイスにおいて、
前記第１埋め込み電気的絶縁領域の上方に存在する前記半導体本体の一部が、単結晶であるような方法で形成されることを特徴とする半導体デバイスの製造方法。
【請求項１１】
シリコン及びゲルマニウムの混晶の領域が、形成されるべきである前記第１埋め込み電気的絶縁領域の位置に形成され、前記領域は選択エッチングにより除去され、その後、このようにして形成されたキャビティは電気的絶縁材料で充填されることを特徴とする請求項１０記載の半導体デバイスの製造方法。
【請求項１２】
前記第１埋め込み電気的絶縁領域の上方に位置する前記半導体本体の部分は、前記領域の上にエピタキシーにより形成され、前記領域は、その除去を可能にするため、シリコン及びゲルマニウムの混晶として形成されることを特徴とする請求項１１記載の半導体デバイスの製造方法。
【請求項１３】
前記第２半導体領域に、前記第１埋め込み電気的絶縁領域の上方に形成された、少なくとも１つの電気的接続部を設けることを特徴とする請求項１０、１１又は１２記載の半導体デバイスの製造方法。
【請求項１４】
前記第２半導体領域に、好ましくは選択的エピタキシーにより、前記第３半導体領域の下方よりも両側にて、より大きな厚さで形成されることを特徴とする請求項１０〜１３のいずれか１項記載の半導体デバイスの製造方法。
【請求項１５】
シリコン及びゲルマニウムからなる前記混晶の前記領域は、エピタキシャル層を含むSiGeの一部として形成されることを特徴とする請求項１２記載の半導体デバイスの製造方法。
【請求項１６】
前記エピタキシャル層を含む前記SiGeは、前記第２半導体領域内に形成されることを特徴とする請求項１５記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板と、それぞれ、第１導電型、前記第１導電型とは逆の第２導電型及び上述の第１導電型の、エミッタ領域、ベース領域及びコレクタ領域を有するバイポーラトランジスタから構成されるシリコンの半導体本体とを有し、前記半導体本体１１に形成された、前記コレクタ領域又はエミッタ領域から構成される第１半導体領域があり、該第１半導体領域３上に前記ベース領域から構成される積層構造の第２半導体領域があり、該第２半導体領域２上に上述のコレクタ領域及びエミッタ領域の他方から構成される第３半導体領域があり、上述の半導体本体は前記第１半導体領域と第２半導体領域との間の遷移位置に狭窄部が施され、その狭窄部は前記半導体本体に埋め込まれた電気的絶縁領域を用いて形成される、半導体デバイスに関する。本発明はさらに、そのようなデバイスの製造方法に関する。
【背景技術】
【０００２】
このようなデバイス及び製造方法は、特許文献１から知られている。上述の文献は、ｎｐｎ型バイポーラトランジスタについて記載している。前記トランジスタのメサ形状のエミッタ領域は、前記トランジスタの層状のベース領域の上部にあり、前記トランジスタのコレクタ領域はベース領域の下部にある。前記ベース領域と前記コレクタ領域との間の接合部は、前記ベース領域に埋め込まれ、前記半導体本体の部分的な狭窄部を形成する電気的絶縁領域に囲まれている。
【特許文献１】米国特許出願公開第２００４／０２２４４６１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
この従来のデバイスの短所としては、単品での使用には向いておらず、又は、さらなる横方向の小型化に寄与しないことである。一方、前記従来のトランジスタの可能な集積密度は、この問題に限られるが、加えて、例えば高い周波数のように、前記トランジスタの特性はさらに改良が可能である。とても高い周波数の用途の例としては、車のレーダーシステムが挙げられる。
【０００４】
したがって、その優れた高周波数特性のため前述の用途に適しており、さらに、困難性がなく横方向の小型化が実現できるデバイスを提供することが本発明の目的である。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、前記イントロダクションで言及されている種類のデバイスは、前記埋め込み電気的絶縁領域の上部に形成された前記半導体本体の一部が単結晶であることを特徴とする。本発明は、まず第１に、従来のデバイスでは、前記ベース領域はエピタキシーにより形成され、それらのパーツは電気的絶縁領域の上部に形成されるため、上述の電気的絶縁領域を埋め込むという認識に基づいている。前記パーツは、上述のように、多結晶で形成されているが、一方、前記コレクタ領域上部の接触部分は、単結晶である。本発明は、さらに、上述の結果として、単結晶シリコンと多結晶シリコンとの遷移位置は、前記従来のデバイスの前記トランジスタの横方向の小型化を困難にするか、又は不可能にする、という認識に基づいている。前記埋め込み電気的絶縁領域の上部の前記半導体本体の前記領域を単結晶にすることにより、結果として、本発明による前記デバイスは、とても小さな横寸法をもち、優れた高周波数の作用を示すように設計することが可能となる。本発明は、本発明の製造方法を用いる場合、前記埋め込み電気的絶縁領域の上部にある前記半導体本体の一部が、エピタキシーにより形成されるにも関わらず、単結晶で作られるという驚くべき認識に基づいている。
【０００６】
簡潔にいうと、これは前記埋め込み電気的絶縁領域の位置にあるSiGe領域をまず形成することにより達成され、前記電気的絶縁領域の上には、エピタキシーにより前記半導体本体の一部が堆積している。前記SiGeが、度を超えない厚さと組み合わせて、あまり高いものではない場合、前述のエピタキシーは単結晶の積層をもたらす。以下の、前記外側から前記SiGe領域の一部の内部までの突出は、選択的エッチングにより除去され、その後、埋め込み電気的絶縁領域が、上記で形成された前記空洞内に形成される。
【０００７】
本発明による方法の好ましい実施形態としては、前記ベース領域は、少なくとも１つの、前記埋め込み電気的絶縁領域上に位置する電気接続が設けられる。その位置にある、前記ベース領域が現在、単結晶であるという事実により、前記横寸法の縮小が可能となり、一方、前記ベース領域の前記抵抗を低くすることができる。
【０００８】
好ましくは、前記半導体本体の前記狭窄部は、前記ベース領域内に位置する。この利点は、前記狭窄部の形成に用いられる前記SiGe領域についても、前記ベース領域内に位置することである。上述の形成後に残存する前記SiGe領域の一部は、前記トランジスタの性質（例えばその速度）に関して、非常に有利なものである。
【０００９】
前記電気的絶縁領域上に形成される前記ベース領域の前記一部は、バリエーションの中でも比較的に薄いため、層構造を有している前記第２半導体領域の前記厚さが、本実施形態ではとりわけ、好ましくは前記第３半導体領域の両側で、前記第３半導体領域よりも大きい、メサ形状である。
【００１０】
非常に有利な実施形態において、前記半導体本体は、前記第３半導体領域から前記埋め込み電気的絶縁領域よりも大きな間隔をあけて配置された、更なる沈み込み又は埋め込み電気的絶縁領域を有する。通常の絶縁領域は、本目的のため、ＳＴＩ（シャロートレンチアイソレーション）領域又はＬＯＣＯＳ（シリコンの部分的酸化）領域のように、一般的な絶縁領域が用いられる。それに加えて、上述の更なる沈み込み又は埋め込み電気的絶縁領域は、本発明による前記デバイス中の前記トランジスタの前記特性のさらなる最適化を可能とする。
【００１１】
このように、前記ベース領域と前記コレクタ領域の間のキャパシタンスを、前記埋め込み絶縁領域よりも大きな厚みを有する上述の更なる沈み込み又は埋め込み電気的絶縁領域を形成することによりさらに低減することが可能であり、高周波数特性に有利な効果を奏する。
【００１２】
これに関連して、従来のバイポーラトランジスタで前記エミッタ領域及び前記コレクタ領域がその役目を交換した場合、前記トランジスタは逆トランジスタと呼ばれることが意味されている。本発明による前記デバイスでもまた、前記エミッタ領域が、対応するやり方で、前記ベース領域の下に位置する。結局、両方の領域は、相対的に小さな横寸法を有している。
【００１３】
本発明によるデバイスにとって、そのような交換は、前記トランジスタの遮断周波数（ｆＴ）の有効な改良を導く。今後のベースコレクタ記憶容量が大きく低減し、SiGe層に形成される空洞に埋め込まれた均一でとても薄い酸化層が、電荷輸送の侵入を防ぐためである。
【００１４】
しかしながら、前記第１半導体領域が前記コレクタ領域からなり、前記第３半導体領域が前記エミッタ領域からなることが好ましい。前記ベース領域の有利なバリエーション、好ましくは前記コレクタ領域についても、前記エミッタ領域の他方に二重の電気接続が設けられている。
【００１５】
本発明によれば、基板及びシリコンの半導体本体を有する半導体デバイスの製造方法は、  第１導電型、前記第１導電型とは逆の第２導電型及び上述の第１導電型の、エミッタ領域、ベース領域及びコレクタ領域を有するバイポーラトランジスタが配設されている。その中に、前記コレクタ領域及びエミッタ領域の一方の領域を有する第１半導体領域があり、該第１半導体領域３上に前記ベース領域を有する積層構造の第２半導体領域２があり、該第２半導体領域２上に上述のコレクタ領域及びエミッタ領域の他方の領域を有する第３半導体領域１が形成される。その中で、上述の半導体本体は、前記第１半導体領域と第２半導体領域との間の遷移位置に狭窄部が施され、狭窄部は前記半導体本体に埋め込まれた電気的絶縁領域を用いて形成される。本発明は、前記半導体本体の一部が、前記埋め込み絶縁絶縁領域上にあり、単結晶を用いて形成されることを特徴とする。
【００１６】
本発明による方法の好ましい実施形態では、シリコン及びゲルマニウムの混合結晶の領域が、前記埋め込み絶縁領域の位置で形成され、前記混合結晶の領域は、形成された前記空洞が電気的絶縁物質により充填された後、選択エッチングにより除去される。空気又はガスが、前記電気的絶縁物質として用いられるが、好ましくは、設けられた前記が、誘電体、例えば二酸化シリコンで充填されることが好ましい。これは、ＣＶＤ（有機金属化学気相体積）プロセスを用いて形成されるが、好ましくは、熱酸化プロセスを用いる。
【００１７】
本発明による前記デバイスの議論ですでに言及されたが、前記埋め込み電気的絶縁領域上の前記半導体本体の前記一部は、その除去を可能とするために、シリコン及びゲルマニウムの混合結晶として形成された前記領域上に、エピタキシーにより形成される。前記ベース領域の前記電気接続は、好ましくは、前記埋め込み電気的絶縁領域上に形成される。
【００１８】
好ましくは、前記第２半導体領域は、好ましくは選択的エピタキシーにより、前記第３半導体領域の他方の側の厚さが、前記第３半導体領域の下より大きくなるように形成される。前記SiGe領域が、好ましくは、SiGeエピタキシャル層の形で形成される。仮に上述の層が前記ベース領域として形成される場合、上述のSiGe層の前記残存は、前記トランジスタの前記特性に貢献するであろう。
【００１９】
前記SiGe層の一部の選択的エッチング後に、さらなるエッチングステップを実施、例えばSiGeを選択したシリコンのエッチング液を使用することにより、前記埋め込み絶縁電気敵領域の前記厚さは増加する。この利点は、前記SiGeの前記残部の前記横方向の寸法が上述のステップにより変更されないことである。原理的には、前記SiGe層の前記エッチングがやがて取って代わるであろう。要求があるのであれば、例えば横方向ｐｎ接合の付加することなど、横方向のエッチストップを前記SiGe層に付加してもよい。
【発明を実施するための最良の形態】
【００２０】
本発明は、実施形態及び図面により詳細に説明されている。前記図面は縮尺がなく、いくつかの寸法は明確にするために誇張されている。同様の領域又は部分は、できる限り同じ参照番号により示されている。
図１〜図９は、本発明に従う方法を用いて、その製造の一連の工程を示しながら、本発明に従うデバイスの概略断面を示したものである。この実施形態における、少なくとも実質的に完成したデバイス１０（図９参照）は、この場合、ｎ型シリコン基板１２と、このｎ型シリコン基板上に形成された半導体層構造と、バイポーラトランジスタとをもつ半導体本体１１を有する。（この実施形態の場合、）ディスクリートトランジスタは、ｎ型エミッタ領域１、ｐ型ベース領域２及びｎ型コレクタ領域３を有し、これらの領域に、それぞれ、第１接続導体１００、第２接続導体２００及び第３接続導体３００を設ける。前記ベース領域２は、20原子％のゲルマニウムを含有する、シリコンとゲルマニウムの混晶を有し、この実施形態では、ドーピング濃度が１×1019〜１×1020 at／cm3の範囲である。２つの層領域２１、２２は、厚さ方向に見て、前記ベース領域の両側に位置し、それらの層領域２１、２２は、遷移層として機能し、比較的低いドーピング濃度、例えば１×1017〜１×1019 at／cm3の範囲のドーピング濃度を有している。前記エミッタ領域１は、外方拡散により前記ｎ型遷移層２２内に形成される。前記コレクタ３及び前記エミッタ１は、この場合、シリコンを有する。前記コレクタ３は、この場合、前記ｎ型（又は真性）の遷移層２１及び前記基板１２の一部を有し、さらに、この実施形態とは異なり、ドリフト領域と称される低ドープ部や、前記基板に隣接して位置決めされるか、若しくは前記基板の一部を形成する高ドープ部から構成されていてもよい。前記エミッタ領域１の前記接続導体１００と、前記ベース領域２の前記接続導体２００は、ケイ素化合物、この場合、例えばニッケル又はコバルトのケイ素化合物を有し、一方、前記コレクタ領域３の前記接続導体３００は、この場合、アルミニウムを有する。前記エミッタ接続領域１Ａは、この場合、多結晶シリコン領域を有し、スペーサ４を用いて前記ベース接続領域２Ａから（電気的に）絶縁されている。
【００２１】
前記半導体本体１１、この場合、前記半導体本体１１の前記ベース領域２の位置に、狭窄部を設け、前記ベース領域２は、前記半導体本体内に埋め込まれた第１埋め込み電気的絶縁領域である電気的絶縁領域２６、２７の間に形成される。前記電気的絶縁領域２６，２７は、この場合、二酸化シリコンを有し、それら電気的絶縁領域２６，２７は、前記半導体本体１１のメサ形状の部分３０の側壁から、前記ベース領域２の方向に延在し、かつ、この場合、前記ベース領域２と同じ厚さを有している。本発明によれば、前記領域２６、２７の上方に存在する半導体本体１１の一部は、単結晶である。このことは、前記デバイス１０が、非常に小さな横寸法と、非常に良好な高周波数特性を有することを可能にする。このことは全て、本発明による方法を用いて前記デバイスを製造することにより達成することができる。知られている製造方法を用いると、前述した前記半導体本体１１の一部は多結晶であるか、あるいは非晶質でさえある。
【００２２】
前記ベース接続領域２Ａは、この実施形態では、多結晶シリコン導電領域２ＡＡと、窒化タンタルからなる下層導電領域２ＡＢを有し、前記多結晶のシリコン領域２ＡＡは、下層導電領域２ＡＢに対して選択的エッチングすることができる。前記エミッタ接続領域１Ａは、この実施形態では、（断面で見て、）Ｔ字状であり、前記多結晶シリコン領域２ＡＡ上に存在する絶縁領域５の上方に延びる前記Ｔ字状のアームを有する。さらに、前記デバイス１０は、部分的に沈められかつ部分的に埋め込まれた第２埋め込み電気的絶縁領域１６、１７を有し、これらの第２埋め込み電気的絶縁領域１６、１７は、この場合、二酸化シリコンを有し、前記第１埋め込み電気的絶縁領域２６、２７よりも大きな厚さを有し、そして、前記第１埋め込み電気的絶縁領域２６、２７よりも大きな距離だけ前記エミッタ領域１から間隔をおいて配置される。
【００２３】
本実施形態の前記デバイス１０の横寸法は、1μm×10μmである。前記エミッタ領域１は、約1020at／cm3のドーピング濃度と、約10nmの厚さを有している。前記ベース領域２は、前記隣接遷移層２１、２２を有するとき、約20nmの厚さを有する。本実施形態の前記デバイス１０は、例えば、本発明による方法を用いて、後述のように製造されている。
【００２４】
出発点（図１参照）は、ｎ型シリコン基板１２であり、本実施形態では、この基板において、いわゆるＳＴＩ（Shallow Trench Isolation)と称される領域１６、１７が形成される。前記基板１２の下にある部分は、簡略化のため、図面からは外されている。Ｐ型層２１、２、２２は、エピタキシーにより前記基板１２の上にまず積層され、SiGeで形成される中央の層及びSiで形成される外側の２つの層を有する。ドーピング濃度及び厚さは、上記に示されるように選択される。そして、例えば別の積層デバイスのように、さらなる層構造が設けられ、その構造は、連続的に、窒化タンタルの導電層２ＡＢ、多結晶であり高ドープのシリコン層２ＡＡ及び二酸化シリコンの絶縁層５を有する。例えば本実施形態では前記導電層２ＡＢを積層する場合には、好ましくは、積層技術としてスパッタリング又はＭＯＣＶＤ（有機金属化学気相体積法）を用い、一方、前記多結晶シリコン層２ＡＡ及び絶縁層はＣＶＤ（化学気相体積法）により形成されることが好ましく、上述の層は、それぞれ10nm、100nm及び50nmの厚さを有する。
【００２５】
その後、（図２参照）開口部６が、フォトリソグラフィックマスクＭ１を用いて前記絶縁層５及び前記多結晶シリコン層２ＡＡのエッチングにより形成される。これは、例えばドライエッチングプロセスにより行われる。上述のプロセスにおいて、前記窒化タンタル層２ＡＢエッチングストップ層としての機能を果たす。
【００２６】
次に、（図３参照）Ｍ１により形作られる前記窒化タンタル層２ＡＢの一部は、前記シリコン層２２に対して、例えばドライ又はウェットケミカルエッチングプロセスなどの、さらなるエッチングプロセスにより、選択的にエッチング除去が施される。
【００２７】
前記マスクＭ１の除去後（図４参照）、スペイサー４が前記開口部６に形成され、そのスペイサー４は、本実施形態では、２つの薄い二酸化シリコン及び窒化シリコンの層４１、４２でできており、その厚さは１０及び５０〜１００nmである。前記層は、均一に設けられ、その後、前記平坦部の部分が異方性エッチングプロセスにより除去される。
【００２８】
この後（図５参照）、前記開口部６に、ｎ型多結晶シリコン層１Ａが充填される。上述の層は、ＣＶＤプロセスにより形成される。熱制御の結果に構造が左右されるため、エミッタ領域１は、前記遷移層２２について前記エミッタ接続領域１Ａの前記ｎ型汚染物質の外方拡散の結果としての部分的な過ドーピングにより形成される。
【００２９】
その後（図６参照）、前記エミッタ接続領域１Ａは、段面図のＴ形状を得るため、フォトリソグラフィ及びエッチングによりパターンが形成される。底部での前記Ｔの幅は約200nmであり、前記頂部での前記Ｔの前記幅は約500nmである。この後、前記ベース領域２の高ドープ部分２Ｃは、前記ｐ型イオンの打ち込みにより形成され、Ｔ形状接続領域１Ａはマスクとしての機能を果たす。実際のところ、フォトレジストマスクは、まだ図で示すものとは正反対の段階で前記Ｔ形状のメサの上にあることが顕著である。そして、そのような場合、図５及び図６に示されている製造段階の間に上述の打ち込みが行われる。一方では、前記フォトレジストマスクは、前記エミッタ接続領域１Ａを前記打ち込みから保護し、他方では、前記金属シリサイド層１００、２００は上述のマスクの除去の後の１つのステップで形成される。
【００３０】
そして、前記接続導電１００、２００は、例えば、ニッケル又はコバルトの金属層を積層することにより形成され、それは、珪素化によりニッケル又はコバルトのシリサイドに変換することができる。本実施形態では、前記基板１２の背面側は、アルミニウムが接続され、その結果、コレクタ領域３の前記接続導体３００を形成する。前記コレクタ領域３も、埋没接続領域及び接続導体経由で前記半導体本体１１の上面と有利に接触できる。
【００３１】
この後（図７参照）、マスクＭ２（本実施形態の場合はフォトレジスト）が、前記デバイス１０に塗布され、その後前記半導体本体は、本実施形態の場合ドライエッチングプロセスを用いて、前記表面に位置するメサ形状部分３０が設けられる。
【００３２】
実質的に（図８参照）、前記ベース領域２を形成する層２の一部は、選択的ウェット又はドライケミカルエッチングプロセスを用いて前記半導体本体１１の前記メサ形状部分３０の側壁から除去される。空洞２６Ａ、２７Ａは、その結果、Si含有層２１、２２及び、前記ベース領域２を形成する前記SiGe層２の残部に隣接して形成される。
【００３３】
本実施例では（図９参照）、形成された前記空洞は、該空洞に電気的絶縁物質、本実施例では、二酸化シリコンを充填することにより、前記埋め込み電気的絶縁層２６、２７に変換される。とくに、前記空洞があまり厚くないのであれば、低温熱酸化物を充填すればよい。要求があるのであれば、前記メサ形状部分３０及び前記空洞２６Ａ、２７Ａの形成は、これをうけて、前記接続導体１００、２００、３００のダメージを防ぐために製造のより早い段階で実施される。
【００３４】
その後、切断又はエッチングのような分離技術が実行され、本発明による個々のデバイス１０が得られる。
【００３５】
本発明は、ここで述べられた実施形態に限られず、本発明の範囲内に含まれる技術にとって可能なバリエーション及び修正がある。このように、個々の半導体デバイスの使用に適することに加えて、本発明は、例えば(ＢＩ)ＣＭＯＳ（(バイポーラ) 相補形金属酸化膜半導体）やＩＣ（集積回路）のような、集積半導体デバイスの使用にも優れた適正がある。実際に、最良の実施形態の中で述べられた前記トランジスタの前記構造及び前記製造は、かなりＩＣ用途に適したものである。
【００３６】
さらに、ＳＴＩ隔離領域を用いる代わりに、ＬＯＣＯＳ（シリコンの部分的酸化）技術により得られるの隔離領域を用いることも可能であることに留意すべきである。SiGeに加えて、選択的にエッチングでき、その上にシリコン単結晶を成長させることができる他の物質を用いることも可能である。そのような物質の一例はSiCである。それに加えて、シリコンに、ほとんどシリコンの格子定数に影響を与えることなく、選択的エッチングを可能とする不純物が加えられてもよい。このように、ｎ型シリコンは、例えばｐ型シリコンに対して選択的にエッチングされることが可能であり、逆もまた同様である。さらに、電気的に不活性なドーパントは、十分な量のシリコンのエッチング能力に影響を与える。
【００３７】
本発明による方法に関しては、多くの変形や修正が可能である。このように、前記SiGe層又はSiGe領域も、シリコン領域へゲルマニウムを打ち込むことにより形成される。
【図面の簡単な説明】
【００３８】
【図１】図１は、本発明によるデバイスの厚さ方向と直交する、概略断面図であり、その本発明による方法を用いた製造の一連のステップを示している。
【図２】図２は、本発明によるデバイスの厚さ方向と直交する、概略断面図であり、その本発明による方法を用いた製造の一連の段階を示している。
【図３】図３は、本発明によるデバイスの厚さ方向と直交する、概略断面図であり、その本発明による方法を用いた製造の一連の段階を示している。
【図４】図４は、本発明によるデバイスの厚さ方向と直交する、概略断面図であり、その本発明による方法を用いた製造の一連の段階を示している。
【図５】図５は、本発明によるデバイスの厚さ方向と直交する、概略断面図であり、その本発明による方法を用いた製造の一連の段階を示している。
【図６】図６は、本発明によるデバイスの厚さ方向と直交する、概略断面図であり、その本発明による方法を用いた製造の一連の段階を示している。
【図７】図７は、本発明によるデバイスの厚さ方向と直交する、概略断面図であり、その本発明による方法を用いた製造の一連の段階を示している。
【図８】図８は、本発明によるデバイスの厚さ方向と直交する、概略断面図であり、その本発明による方法を用いた製造の一連の段階を示している。
【図９】図９は、本発明によるデバイスの厚さ方向と直交する、概略断面図であり、その本発明による方法を用いた製造の一連の段階を示している。
【図１】
2009503884.tif 000003
【図２】
2009503884.tif 000004
【図３】
2009503884.tif 000005
【図４】
2009503884.tif 000006
【図５】
2009503884.tif 000007
【図６】
2009503884.tif 000008
【図７】
2009503884.tif 000009
【図８】
2009503884.tif 000010
【図９】
2009503884.tif 000011
【国際調査報告】
2009503884.tif 000012
2009503884.tif 000013