(57)【要約】  クロックに同期して一つのローカルビットラインデータを検出するシリアルフラッシュメモリ装置及びそのプリチャージ方法を提供する。本方法は、第１のクロックと同期して、少なくとも２本のローカルビットラインをプリチャージし、第２のクロックと同期して、２本のローカルビットラインのいずれかのプリチャージをオフにし、残りの１本のローカルビットラインのデータを検出して増幅する。本発明によれば、プリチャージされる２本のローカルビットラインは、互いに隣接していないように配置され、カップリングノイズの影響が除去される。さらに、クロック毎に該当ローカルビットラインをプリチャージする従来のプリチャージ方法に比べて、プリチャージ動作と検出動作を実行するための時間の確保が容易である。
2009508283.tif 000002
【特許請求の範囲】
【請求項１】
クロックに同期して一つのローカルビットラインデータを検出するシリアルフラッシュメモリ装置のプリチャージ方法であって、
第１のクロックに同期して、少なくとも２本のローカルビットラインをプリチャージする第１のステップと、
第２のクロックに同期して、前記２本のローカルビットラインのいずれかのプリチャージをオフにし、前記２本のローカルビットラインの残りの１本のローカルビットラインのデータを検出して増幅する第２のステップとを備えることを特徴とするシリアルフラッシュメモリ装置のプリチャージ方法。
【請求項２】
前記プリチャージするステップにおいて、前記プリチャージされる２本のローカルビットラインが、互いに隣接していないことを特徴とする請求項１に記載のシリアルフラッシュメモリ装置のプリチャージ方法。
【請求項３】
複数のメモリセルの各々に接続される複数のローカルビットラインと、
カラム選択信号に応答して、前記ローカルビットラインをグローバルビットラインに接続するスイッチングトランジスタと、
プリチャージ信号に応答して、前記グローバルビットラインをプリチャージするプリチャージトランジスタとを備えたシリアルフラッシュメモリ装置であって、
第１のクロックにおいて前記カラム選択信号と前記プリチャージ信号とを活性化したとき、少なくとも２本の前記ローカルビットラインを前記グローバルビットラインに接続することにより、前記グローバルビットラインをプリチャージし、
第２のクロックにおいて前記カラム選択信号を不活性化したとき、前記２本のローカルビットラインのいずれかのプリチャージをオフにすることを特徴とするシリアルフラッシュメモリ装置。
【請求項４】
前記シリアルフラッシュメモリ装置は、
前記グローバルビットラインのデータを検出して増幅するセンスアンプを更に備え、
前記センスアンプは、前記第２のクロックで、前記２本のローカルビットラインの残りの１本のローカルビットラインのデータを検出して増幅することを特徴とする請求項３に記載のシリアルフラッシュメモリ装置。
【請求項５】
前記第１のクロックでプリチャージされる少なくとも２本の前記ローカルビットラインが、互いに隣接していないことを特徴とする請求項３に記載のシリアルフラッシュメモリ装置。
【請求項６】
前記カラム選択信号によりアドレス割り当てされるときに前記ローカルビットラインが互いに隣接しないように、偶数番のローカルビットラインはそれぞれ偶数番のローカルビットラインに接続され、奇数番のローカルビットラインはそれぞれ奇数番のローカルビットラインに接続されることを特徴とする請求項３に記載のシリアルフラッシュメモリ装置。
【請求項７】
複数のメモリセル各々に接続される複数のローカルビットラインと、
第１のカラム選択信号に応答して、前記ローカルビットラインを第１のグローバルビットラインに接続する第１のスイッチングトランジスタと、
第２のカラム選択信号に応答して、前記第１のグローバルビットラインを第２のグローバルビットラインに接続する第２のスイッチングトランジスタと、
プリチャージ信号に応答して、前記第２のグローバルビットラインをプリチャージするプリチャージトランジスタとを備えたシリアルフラッシュメモリ装置であって、
第１のクロックにおいて前記第２のカラム選択信号を活性化したとき、少なくとも２本の前記第１のグローバルビットラインを前記第２のグローバルビットラインに接続し、
第２のクロックにおいて前記第１のカラム選択信号を活性化したとき、１個の前記ローカルビットラインを前記第１のグローバルビットラインに接続し、
第３のクロックにおいて前記第２のカラム選択信号を不活性化したとき、前記２本の第１のグローバルビットラインのいずれかのプリチャージをオフにすることを特徴とするシリアルフラッシュメモリ装置。
【請求項８】
前記シリアルフラッシュメモリ装置は、
前記第２のグローバルビットラインのデータを検出して増幅するセンスアンプを更に備え、
前記センスアンプは、前記第３のクロックで、前記２本の第１のグローバルビットラインの残りの１本のグローバルビットラインに接続される前記ローカルビットラインのデータを検出して増幅することを特徴とする請求項７に記載のシリアルフラッシュメモリ装置。
【請求項９】
前記第１のクロックにおいて前記第２のグローバルビットラインに接続される少なくとも２本の前記第１のグローバルビットラインが、互いに隣接していないことを特徴とする請求項７に記載のシリアルフラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置に関し、特に、シリアル入力／出力インターフェースを持つフラッシュメモリ装置の２カラムプリチャージ方法に関する。
【背景技術】
【０００２】
フラッシュメモリ装置は、不揮発性メモリ装置であって、電源供給なしに、長期間にわたってデータの格納が可能である。フラッシュメモリ装置は、フローティングゲートトランジスタを有するセルにデータを格納し、電気的なプログラミング動作と消去動作とを通じて、データの書き込み及び消去が可能である。
【０００３】
図１は、従来のスタックゲート型のフラッシュメモリセルを示した断面図である。図１に示すスタックゲート型のフラッシュメモリセル１００においては、半導体基板１の表面に、チャンネル領域２を挟んで互いに離隔されたソース領域３及びドレイン領域４が形成されており、チャンネル領域２上に、トンネル酸化層５、フローティングゲート６、誘電体薄膜７、及びコントロールゲート８が、順番に積層されている。誘電体薄膜７は、ＯＮＯ（Oxide-Nitride-Oxide）膜から構成される。ソース領域３とドレイン領域４とは、スペーサ９を用いて形成されたＮ＋／Ｎ−接合（junction）構造で形成されている。ドレイン領域４は、ビットラインコンタクト領域１０を介してビットライン１１に接続される。
【０００４】
図２は、ＮＯＲ型のフラッシュメモリセルを構成するメモリアレイを説明する図である。ＮＯＲ型のフラッシュメモリセルにおいて電気的なプログラミング動作が実行されるときには、ワードラインＷＬ０乃至ＷＬ３には、９Ｖ以上の高電圧が印加され、ビットラインＢＬ０乃至ＢＬ３には、４Ｖ以上の電圧が印加される。これにより、チャンネル領域２に電流が流れ、上記の過程で発生するホットエレクトロン（hot electron）がフローティングゲート６に注入され、よってフラッシュメモリセルの閾値電圧を増加させる。ＮＯＲ型のフラッシュメモリセルにおいて電気的な消去動作が実行されるときには、ワードラインＷＬ０乃至ＷＬ３には、負（Negative）の電圧が供給され、基板１（又は図１の「バルク」）には、正（Positive）の高電圧が供給される。これにより、フローティングゲート６に蓄積された過剰電子を、トンネル酸化層を介してチャンネル領域２側に放電（トンネリング）させ、セルの閾値電圧を減少させる。
【０００５】
このようなフラッシュメモリセルへのデータの書き込み及び読み出しを行う為に、複数のアドレス及び複数のコマンドについて外部とインターフェースをとる方法は、パラレル（Parallel）インターフェース方法とシリアル（Serial）インターフェース方法との２通りがある。
【０００６】
パラレルインターフェースとは、複数のアドレス、複数のコマンド及びデータが同時に入力されるインターフェースであって、同じアドレスに格納されたデータは同時に出力されるインターフェースのことである。すなわち、１６個のデータを出力する「ｘ１６」オペレーションの場合、複数のアドレスが同時に入力され、予め定められたｔＡＣＣ（Address to Output Delay）時間のうちに、ＤＱ０からＤＱ１５まで１６個のデータが一度に出力される。
【０００７】
一方、シリアルインターフェース構造を持つメモリは、複数のアドレス、複数のコマンド及びデータが１本のピン（pin）を介して順次入力され、データの出力時にも、１本のピンを介して順次出力されるインターフェース構造を言う。
【０００８】
図３は、シリアルインターフェースのうちで、最も多く使用されているＳＰＩ（Serial Peripheral Interface）動作を説明するタイミング図である。
【０００９】
図３を参照すれば、ＳＰＩインターフェースは、４本のピン、すなわちＣＳ＃、ＳＣＫ、ＳＩ及びＳＯだけを使用する。ＣＳ＃ピンでは、チップのイネーブル（Enable）又はディセーブル（Disable）を制御するためのチップ選択信号が受信される。ＳＣＫピンでは、データの入力又は出力を同期させるデータクロック信号が受信される。ＳＩピンは、アドレス、コマンド又はデータが入力されるシリアル入力ピンである。ＳＯピンは、チップ内に格納されたデータを出力するシリアル出力ピンである。ＳＰＩインターフェースチップのＳＩピンとＳＯピンとは、各々１本ずつしかなく、これらのＳＩピン及びＳＯピンを介してデータが入力され、また出力される。
【００１０】
ＳＰＩインターフェースの基本的な動作原理によれば、まず、ＣＳ＃信号がロジックロー（logic low）状態に変化させられた後、ＳＣＫクロック信号が活性化され、ＳＩピンにコマンド信号が入力される。コマンド信号は、一般的に１バイト（byte）で構成される。ＳＩピンに入力される入力データは、ＳＣＫピンに入力されるクロック信号の立ち上がりエッジに同期し、ＳＯピンに出力される出力データは、ＳＣＫピンに入力されるクロック信号の立ち下がりエッジに同期する。
【００１１】
図４は、ＳＰＩインターフェースフラッシュメモリセルの読出動作を説明するタイミング図である。
【００１２】
図４を参照すれば、ＣＳ＃信号がロジックハイ（logic high）状態からロジックロー状態に遷移したときに、チップが選択される。最初の８個のＳＣＫクロック内に読出命令が入力されるが、このとき、コマンド値はＳＣＫクロックと同期されている。この後、２４個のアドレス値が順次に、ＳＣＫクロックに同期して入力される。通常、最初の２４個のアドレス値の中、最初の８個のアドレスは、セクタを選択するためのセクタアドレスとして使用される。次の８個のアドレスは、ワードラインＷＬを選択するためのＸアドレスとして使用され、最後の８個のアドレスは、ビットラインＢ／Ｌを選択するためのＹアドレスとして使用される。２４番目のアドレスが入力された後、ＳＣＫクロックの立ち下がりエッジと同期して読出データがＳＯピンを介して出力され、出力データは、ＭＳＢからＬＳＢという順序で逐次に出力される。
【００１３】
図５は、一般的にフラッシュメモリセルで多く使用しているビットラインアーキテクチャと検出方式を説明する図である。
【００１４】
図５を参照すれば、ビットラインＢ／Ｌは、グローバルビットラインＧ＿Ｂ／ＬとローカルビットラインＬ＿Ｂ／Ｌとを含む階層的なビットラインアーキテクチャから構成される。Ｙデコーダ（図示せず）から発生するカラム選択信号ＹＣ、ＹＢ及びＹＡによりオンにされるスイッチングトランジスタ５０１、５０２及び５０３により、１本のビットラインが選択される。
ＹＣ信号及びＹＢ信号は、グローバルビットラインＧ＿Ｂ／Ｌを選択するための信号であり、ＹＡ信号は、１本のグローバルビットラインＧ＿Ｂ／Ｌに接続された複数のローカルビットラインＬ＿Ｂ／Ｌのうちの１つを選択するための信号である。
【００１５】
フラッシュメモリセルでは、図１のフローティングゲート６に格納された多数の電子によってセルの閾値電圧が変動させ、セルに流れる電流量によってデータを検出する。データを検出するために、ビットラインＢ／Ｌを一定の電圧レベルにプリチャージする動作が、前もって実行される必要がある。プリチャージ信号（PCHARGE）がイネーブルされると、メインセル（Main cell）に接続されたトランジスタ５０４と、基準セル（Ref cell）に接続されたトランジスタ５１４とがオンにされる。その後、カラム選択信号ＹＣ、ＹＢ及びＹＡにより選択されるスイッチングトランジスタ５０１、５０２及び５０３と、基準カラム選択信号ＹＲにより選択されるスイッチングトランジスタ５１１、５１２及び５１３とにより、メインセル及び基準セルに接続されたグローバルビットラインＧ＿Ｂ／ＬとローカルビットラインＬ＿Ｂ／Ｌとが、一定の電圧レベルにプリチャージされる。
【００１６】
プリチャージ動作が完了すると、プリチャージモードをディセーブルさせ、検出動作を開始する。消去されたセルでは、セルの閾値電圧はワードラインＷＬ電圧より低いので、セルはオンにされて電流がセルに流れ、これにより、ＶＭノードの電圧レベルはプリチャージレベルよりも低くなる。一方、プログラミングされたセルでは、セルの閾値電圧はワードラインＷＬ電圧より高いので、セルはオフにされて、セルには電流が流れず、これにより、ＶＭノードの電圧レベルはプリチャージレベルよりも高くなる。ＶＭノードの電圧レベルが、適宜なレベルに増大（increase又はdevelop）されたとき、センスアンプ（sense amplifier：Ｓ／Ａ）は、ＶＭノードとＶＲノードとに対して検出及び増幅を行う。
【００１７】
図６は、シリアルインターフェースフラッシュメモリセルのデータの出力パスを説明するブロック図である。
【００１８】
図６を参照すれば、１セクタが２０４８カラム×２５６ローから構成されたアーキテクチャを例として示す。２０４８個のカラムは、１６個のＩ／Ｏグループに分けられる。アドレス信号が入力されると、１６個のセンスアンプＳ／Ａ０乃至Ｓ／Ａ１５によってデータが検出される。アドレス信号Ｙａｄｄ＜０＞によって、センスアンプＳ／Ａ０乃至Ｓ／Ａ１５の１６個の出力信号のうち、上位半分のバイトＤＯ１５乃至ＤＯ８、あるいは、下位半分のバイトＤＯ７乃至ＤＯ０が選択され、選択された８個のデータは、シフトレジスタに入力され、ＳＣＫクロックの立ち下がりエッジに同期して、ＭＳＢからＬＳＢという順序で逐次に出力される。
【００１９】
図７は、従来のビットラインプリチャージ方式を説明する図である。
【００２０】
図７を参照すれば、ビットラインＢ／Ｌを選択するためのＹアドレスＹＡ＜３：０＞、ＹＢ＜７：０＞及びＹＣ＜３：０＞の入力が完了すると、スイッチングトランジスタによりセルに接続された１本のローカルビットラインＬ＿Ｂ／Ｌと１本のグローバルビットラインＧ＿Ｂ／Ｌのみがプリチャージされる。
【００２１】
図８は、ＳＰＩインターフェースフラッシュメモリセルのワードラインをイネーブルさせる動作のタイミング図である。
【００２２】
図８を参照すれば、読出動作命令の後には、１番目のバイトを構成するセクタアドレス＜２３：１６＞と、２番目のバイトを構成するＸアドレス＜１５：８＞と、３番目のバイトを構成するＹアドレス＜７：０＞とが続く。Ｘアドレスの入力が完了すると、ワードラインのイネーブルが可能となる。
【００２３】
図９は、シリアルインターフェースフラッシュメモリセルのプリチャージと検出及びラッチをそれぞれ行うタイミングを示すタイミング図である。
【００２４】
図９を参照すれば、カラム選択信号ＹＡ、ＹＢ及びＹＣのプリデコーディング（predecoding）のために、Ｙアドレスが、以下のように選択的に割り当てられる。Ｙａｄｄ＜７：６＞アドレスは、ＹＣプリデコーディングのために、Ｙａｄｄ＜５：３＞アドレスは、ＹＢプリデコーディングのために、そして、Ｙａｄｄ＜２：１＞は、ＹＡプリデコーディングのために割り当てられる。Ｙａｄｄ＜０＞アドレスは、センスアンプＳ／Ａ０乃至Ｓ／Ａ１５の１６個の出力信号のうちで、１バイトを選択するために割り当てられる。
【００２５】
従来のＹアドレスにより選択された１本のビットラインＢ／Ｌだけにプリチャージ及び検出を行う方式では、１２８本のビットラインから選択された１本のビットラインＢ／Ｌがプリチャージされる前に、Ｙａｄｄ＜７：１＞アドレスが全部入力される必要がある。すなわち、Ｙアドレスの７番目のビットが入力されるまで、プリチャージ動作は実行されない。プリチャージ動作の完了後には、プリチャージトランジスタはオフにされ、データに対して検出動作及びラッチ動作が実行される。
【００２６】
Ｙアドレスの８番目のビットが入力されると、検出された１６個のデータの中、上位半分のバイトか、又は下位半分のバイトかの選択が可能となる。８番目のＹアドレス信号を用いることにより、データ出力は多重化され、最後の８個のデータだけがシフトレジスタへ出力され、ＳＣＫクロックの立ち下がりエッジに同期してデータは出力される。
【００２７】
したがって、１つのビットラインがプリチャージされる従来のプリチャージ方法では、７番目のＹアドレスが入力された後、１.５クロック内にプリチャージと検出とデータ出力多重化の動作が全部完了しなければならない。通常、プリチャージに要する時間が、１５ｎｓ乃至３０ｎｓ程度で、そして、検出に要する時間が、１０ｎｓ乃至２０ｎｓ程度であるので、プリチャージ動作及び検出動作に要する時間は、合計で２５ｎｓ乃至５０ｎｓ程度になる。
【００２８】
ところが、高速動作のために、ＳＣＫクロック周波数を増加させる場合、例えば、ＳＣＫクロック周波数を４０ＭＨｚ以上に高める場合、ＳＣＫクロック１周期は２５ｎｓ以下になる。このようになると、プリチャージ動作と検出動作を実行するための時間は不十分になり、その動作を完了することが不可能となるといった問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００２９】
本発明の目的は、以上の問題点を解決し、シリアルフラッシュメモリ装置の２カラムプリチャージ方法を提供することにある。
【００３０】
本発明の他の目的は、高い周波数で動作可能な２カラムプリチャージ方式を行うシリアルフラッシュメモリ装置を提供することにある。
【課題を解決するための手段】
【００３１】
本発明の一態様によれば、クロックに同期して単一のローカルビットラインデータを検出するシリアルフラッシュメモリ装置のプリチャージ方法が提供され、上記方法は、
第１のクロックに同期して少なくとも２本のローカルビットラインのプリチャージをオフにする第１のステップと、
第２のクロックに同期して２本のローカルビットラインのいずれかを放電させ、２本のローカルビットラインの残りの１本のローカルビットラインのデータを検出して増幅する第２のステップとを含む。
【００３２】
本発明の実施形態において、プリチャージされる少なくとも２本のローカルビットラインは、互いに隣接していなくてもよい。
【００３３】
本発明の他の態様に係るシリアルフラッシュメモリ装置は、
複数のメモリセルの各々に接続される複数のローカルビットラインと、
カラム選択信号に応答して、ローカルビットラインをグローバルビットラインに接続するスイッチングトランジスタと、
プリチャージ信号に応答して、前記グローバルビットラインをプリチャージするプリチャージトランジスタとを含む。
シリアルフラッシュメモリ装置は、第１のクロックにおいてカラム選択信号とプリチャージ信号とを活性化したとき、少なくとも２本のローカルビットラインをグローバルビットラインに接続することにより、グローバルビットラインをプリチャージする。そして、第２のクロックにおいてカラム選択信号を不活性化したとき、２本のローカルビットラインのいずれかのプリチャージをオフにする。
【００３４】
本発明の実施形態において、シリアルフラッシュメモリ装置は、グローバルビットラインのデータを検出して増幅するセンスアンプを更に含んでもよい。センスアンプは、第２のクロックで、２本のローカルビットラインの残りの１本のローカルビットラインのデータを検出して増幅できる。
【００３５】
本発明の実施形態において、カラム選択信号によりアドレス割り当てされるときにローカルビットラインが互いに隣接しないように、偶数番のローカルビットラインはそれぞれ偶数番のローカルビットラインに接続され、奇数番のローカルビットラインはそれぞれ奇数番のローカルビットラインに接続される。
【００３６】
本発明のさらに別の態様に係るシリアルフラッシュメモリ装置は、
複数のメモリセルの各々に接続される複数のローカルビットラインと、
第１のカラム選択信号に応答して、ローカルビットラインを第１のグローバルビットラインに接続する第１のスイッチングトランジスタと、
第２のカラム選択信号に応答して、第１のグローバルビットラインを第２のグローバルビットラインに接続する第２のスイッチングトランジスタと、
プリチャージ信号に応答して、第２のグローバルビットラインをプリチャージするプリチャージトランジスタとを含む。
シリアルフラッシュメモリ装置は、第１のクロックにおいて第２のカラム選択信号を活性化したとき、少なくとも２本の第１のグローバルビットラインを第２のグローバルビットラインに接続する。第２のクロックにおいて第１のカラム選択信号を活性化したとき、１本のローカルビットラインを第１のグローバルビットラインに接続する。そして、第３のクロックにおいて第２のカラム選択信号を不活性化したとき、２本の第１のグローバルビットラインのいずれかのプリチャージをオフにする。
【００３７】
本発明の実施形態において、シリアルフラッシュメモリ装置は、第２のグローバルビットラインのデータを検出して増幅するセンスアンプを更に含んでもよい。センスアンプは、第３のクロックで、２本の第１のグローバルビットラインの残りの１本のグローバルビットラインに接続されるローカルビットラインのデータを検出して増幅できる。
【００３８】
本発明の実施形態において、シリアルフラッシュメモリ装置は、第１のクロックにおいて第２のグローバルビットラインに接続される少なくとも２本の第１のグローバルビットラインが、互いに隣接していなくてもよい。
【００３９】
したがって、本発明のシリアルフラッシュメモリ装置によれば、第１のクロックにおいて２本のローカルビットラインをプリチャージした後、第２のクロックにおいて２本のローカルビットラインのいずれかのプリチャージをオフにし、残りの１本のローカルビットラインに対する検出及び増幅が行われる。これにより、本発明のシリアルフラッシュメモリ装置のプリチャージ方法は、クロック毎に該当ローカルビットラインをプリチャージする従来のプリチャージ方法に比べて、プリチャージ動作と検出動作を実行するための時間の確保が容易である。また、本発明のシリアルフラッシュメモリ装置は、プリチャージされる２本のローカルビットラインが互いに隣接していないように配置するので、カップリングノイズの影響を除去することができる。
【００４０】
本発明の以上の特徴及び利点と、他の特徴及び利点は、添付の図面を参照して、その例示的な実施形態について詳細に説明することにより明らかになるであろう。
【発明を実施するための最良の形態】
【００４１】
以下、当業者が本発明を容易に実施できるように、添付の図面を参照して、本発明の例示的な実施形態について詳細に説明する。ただし、本発明は、この例示的な実施形態に限定されることなく、さまざまな形式で実施可能である。各図面に提示された同じ参照符号は、同様の構成要素を示す。
【００４２】
図１０は、本発明の第１の実施形態に係る２カラムプリチャージ方式を説明するタイミング図である。図９の場合と同様に、図１０では、図９で説明されたカラム選択信号ＹＡ、ＹＢ及びＹＣのプリデコーディングのためのＹアドレスの割当て方法が同様に適用される。すなわち、Ｙａｄｄ＜７：６＞アドレスは、ＹＣプリデコーディングのために、Ｙａｄｄ＜５：３＞アドレスは、ＹＢプリデコーディングのために、そして、Ｙａｄｄ＜２：１＞は、ＹＡプリデコーディングのために割り当てられる。Ｙａｄｄ＜０＞アドレスは、センスアンプＳ／Ａ０乃至Ｓ／Ａ１５の１６個の出力のうちで、１バイトを選択するために割り当てられる。
【００４３】
図１０を参照すれば、ＹＡ信号のＭＳＢであるＹａｄｄ＜２＞アドレスが入力される６番目のＳＣＫクロック信号の時点で、プリチャージ動作を開始する。すなわち、７番目のＹＡ信号のＬＳＢアドレスが入力される前に、６番目のＹアドレスクロックにおけるＹＡ信号のＭＳＢアドレスのみを用いてプリデコーディング動作は実行されるので、４本ローカルビットラインのうち２本が同時にプリチャージされる。この後、７番目のＹＡ信号のＬＳＢアドレスが入力されると、プリチャージされた２本のローカルビットラインのうち、選択されていない１本のローカルビットラインのプリチャージはオフにされ、選択された１本のローカルビットラインだけがプリチャージ状態で保持される。
【００４４】
６番目のＹアドレスクロックにおいてプリチャージされた２本のローカルビットラインのうちで、７番目のＹアドレスクロックにおいてＹＡ信号のＬＳＢアドレスが入力された後に最終的に選択されるローカルビットラインではない方のビットラインのプリチャージをオフにするのにかかる時間は、数ｎｓ程度であれば十分である。したがって、この時間だけが１個のカラム（又はビット線）のプリチャージ状態を保持する時間として使用される。選択されていないカラムのプリチャージをオフにする動作が完了したとき、例えば、プリチャージトランジスタ５０４（図５）は、例えばディセーブルされ、検出動作が開始される。
【００４５】
検出動作が完了すると、検出されたデータは、ラッチされる。８番目のＹアドレスクロックでＹａｄｄ＜０＞アドレスが入力されると、データの出力は多重化されてシフトレジスターに入力され、ＳＣＫクロック信号の立ち下がりエッジに同期してデータは出力される。
【００４６】
本実施形態によれば、プリチャージ動作は、従来のプリチャージ方法よりも１クロック前に開始されるので、プリチャージに要する時間を大幅に減少させることができ、高速動作が可能となる。７番目のＹアドレスクロックにおいて選択されていないローカルビットラインのプリチャージをオフにするのにかかる時間は、通常５ｎｓ乃至８ｎｓ程度であればよく、検出及びラッチ動作にかかる時間は、通常、１０ｎｓ乃至２０ｎｓ程度であればよいため、ＳＣＫクロックの１クロック周期が、１５ｎｓ（６６ＭＨｚ）程度まで削減可能となるので、高速動作が可能となる。
【００４７】
図１１及び図１２は、２カラムプリチャージ方式を更に具体的に説明する図である。ここでは、ＹＡ＜０＞におけるローカルビットラインが最終的に選択される場合について説明される。
【００４８】
図１１を参照すれば、６番目のＹアドレスが入力されたとき、ＹＡのＬＳＢアドレスは「ドントケア（don't care）」状態であり、ＹＡ＜０＞アドレスとＹＡ＜１＞アドレスにおけるローカルビットラインが同時にプリチャージされる。この後、７番目のＹアドレスクロックにおいてＹａｄｄ＜０＞アドレスが入力されると、ＹＡ＜１＞アドレスにおけるローカルビットラインのプリチャージはオフにされる。ＹＡ＜０＞アドレスにおけるローカルビットラインは、数ｎｓ程度にわたってプリチャージ区間で保持される。その後、ＹＡスイッチングトランジスタをオフにする動作が完了すると、検出動作が開始される。
【００４９】
図１２では、ＹＡ＜１＞アドレスにおけるローカルビットラインに接続されたセルトランジスタが消去状態にあるものと仮定する。ワードラインＷ／Ｌがイネーブルされているときセルトランジスタはオン（on）状態であるので、ＹＡ＜１＞アドレスにおけるローカルビットラインがセルトランジスタを介して接地電圧（gnd）に対して放電される。
【００５０】
検出動作が開始されると、ＹＡ＜０＞アドレスにおけるローカルビットラインを介して選択されたセルトランジスタに電流が流れることになり、セルが消去状態にあるのか、あるいは、プログラム状態にあるのかに従って、センスアンプＳ／Ａの入力レベルが変わる。セルがプログラム状態であれば、セルトランジスタはオフ（off）状態であるので、センスアンプＳ／ＡのＶＭノードにおける入力レベルが増大することになる。一方、セルが消去状態であれば、セルトランジスタはオン状態であるので、センスアンプＳ／ＡのＶＭノードにおける入力レベルは、低下することになる。一定時間にわたって検出動作を実行した後に、センスアンプＳ／Ａがデータを検出して増幅し、ラッチイネーブル信号をイネーブルさせることにより、検出された出力データがラッチされる。
【００５１】
図１３は、２カラムプリチャージ方式でのプリチャージ、検出及びデータ出力多重化の動作を示すタイミング図である。
【００５２】
図１３を参照すれば、６番目のＹアドレスクロックにおいて２カラムプリチャージ動作が開始され、７番目のＹアドレスクロックにおいて検出動作及びラッチ動作が開始される。８番目のＹアドレスクロックにおいてデータの出力を多重化した後、８番目のＹアドレスクロックの立ち下がりエッジと同期してＭＳＢデータＤＱ７が出力され、その後、ＤＱ６、ＤＱ５等のデータが順次に出力される。
【００５３】
図１４及び図１５は、２カラムプリチャージ方式でのビットライン間のカップリングノイズを説明する図である。
【００５４】
図１４を参照すれば、ＹアドレスをローカルビットラインにＹＡ＜０＞乃至ＹＡ＜３＞の順序で割り当てたときであって、選択されていないローカルビットラインが放電するときに、選択されたローカルビットラインは、カップリングノイズの影響を受けることになる。これにより、カップリングノイズによる検出マージンの減少を招くことになる。
【００５５】
図１５を参照すれば、Ｙアドレスを構成するために、偶数（even）のローカルビットラインはそれぞれ偶数のローカルビットラインに接続され、奇数（odd）のローカルビットラインはそれぞれ奇数のローカルビットラインに接続されている。すなわち、ローカルビットラインは、ＹＡ＜０＞、ＹＡ＜２＞、ＹＡ＜１＞、ＹＡ＜３＞の順序で配置されている。従って、ＹＡ＜０＞アドレスにおけるローカルビットラインとＹＡ＜１＞アドレスにおけるローカルビットラインとがプリチャージされており、その後、ＹＡ＜１＞アドレスにおけるローカルビットラインのプリチャージがオフにされても、ＹＡ＜２＞アドレスにおけるローカルビットラインがシールド線（shielding line）の役割を果たすので、直接的にＹＡ＜０＞アドレスにおけるローカルビットラインが、ＹＡ＜１＞アドレスにおけるローカルビットラインにカップリングノイズを誘発することはない。
【００５６】
図１６は、本発明の第２の実施形態に係る２カラムプリチャージ方式を説明するタイミング図である。
【００５７】
図１６を参照すれば、カラム選択信号ＹＡ、ＹＢ及びＹＣのプリデコーディングのために、Ｙアドレスが以下のように選択的に割り当てられる。すなわち、Ｙａｄｄ＜７：６＞アドレスは、ＹＣプリデコーディングのために、Ｙａｄｄ＜５，４，１＞アドレスは、ＹＢプリデコーディングのために、そして、Ｙａｄｄ＜３：２＞は、ＹＡプリデコーディングのために割り当てられる。Ｙａｄｄ＜０＞アドレスは、センスアンプＳ／Ａ０乃至Ｓ／Ａ１５の１６個の出力のうちで、１バイトを選択するために割り当てられる。
【００５８】
６番目のＹアドレスクロックでＹＡプリデコーディングのためのアドレス信号が既に入力されているので、６番目のアドレスクロックで４本のローカルビットラインのうちの１つが選択される。ところが、グローバルビットラインを選択するためのＹＢプリデコーディングアドレスのＬＳＢは、７番目のＹアドレスクロックで入力されるので、ＹＢプリデコーディングのＬＳＢがドントケア（don't care）状態にあるとき、２本のグローバルビットラインがプリチャージされる。７番目のＹアドレスクロックでＹＢプリデコーディングのＬＳＢが入力され、選択されていないグローバルビットラインが接地電圧ｇｎｄに放電されるとしても、ＹＢ＜２＞アドレスにおけるグローバルビットラインがシールド線の役割を果たす。これにより、グローバルビットラインでのカップリングノイズの影響を無くすことができ、ローカルビットラインもまたカップリングノイズの影響を受けない。
【００５９】
上述した本発明のシリアルフラッシュメモリ装置によれば、第１のクロックで、２本のローカルビットラインをプリチャージした後、第２のクロックで、２本のローカルビットラインのいずれかのプリチャージをオフにし、残りの１本のローカルビットラインに対する検出及び増幅が行われる。これにより、本発明のシリアルフラッシュメモリ装置及びプリチャージ方法は、クロック毎に該当ローカルビットラインをプリチャージする従来のプリチャージ方法に比べて、プリチャージ動作と検出動作を実行するための時間の確保が容易である。
【００６０】
また、本発明のシリアルフラッシュメモリ装置では、プリチャージされる２本のローカルビットラインが互いに隣接していないように配置して、カップリングノイズの影響を無くすことができる。
【００６１】
本発明の例示的な実施形態について詳細に説明したが、本発明はこの例示的な実施形態に限定されず、当業者であれば、添付の特許請求の範囲において特定された本発明の範囲及び精神から離れることなく、様々な変形、追加及び置き換えが可能であるということを理解するであろう。
【図面の簡単な説明】
【００６２】
【図１】従来のスタックゲート型のフラッシュセルを示した断面図である。
【図２】ＮＯＲ型のフラッシュメモリセルを構成するメモリアレイを説明する図である。
【図３】シリアルインターフェースのうちで、最も多く使用されているＳＰＩ（Serial Peripheral Interface）動作を説明するタイミング図である。
【図４】ＳＰＩインターフェースフラッシュメモリセルの読出動作を説明するタイミング図である。
【図５】一般的にフラッシュメモリセルで多く使用しているビットラインアーキテクチャと検出方式を説明する図である。
【図６】シリアルインターフェースフラッシュメモリセルのデータの出力パスを説明するブロック図である。
【図７】従来のビットラインプリチャージ方式を説明する図である。
【図８】ＳＰＩインターフェースフラッシュメモリセルのワードラインをイネーブルさせる動作のタイミング図である。
【図９】シリアルインターフェースフラッシュメモリセルのプリチャージと検出及びラッチをそれぞれ行うタイミングを示すタイミング図である。
【図１０】本発明の第１の実施形態に係る２カラムプリチャージ方式を説明するタイミング図である。
【図１１】２カラムプリチャージ方式を更に具体的に説明する図である。
【図１２】２カラムプリチャージ方式を更に具体的に説明する図である。
【図１３】２カラムプリチャージ方式でのプリチャージ、検出及びデータ出力多重化の動作を示すタイミング図である。
【図１４】２カラムプリチャージ方式でのビットライン間のカップリングノイズを説明する図である。
【図１５】２カラムプリチャージ方式でのビットライン間のカップリングノイズを説明する図である。
【図１６】本発明の第２の実施形態に係る２カラムプリチャージ方式を説明するタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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