(57)【要約】二重変換利得を有するピクセルセルアレイ構造。二重変換利得素子が、フローティング拡散領域と各蓄積キャパシタとの間に接続されている。制御ゲートを有する二重変換利得素子は、キャパシタのキャパシタンスで切り替わり、フローティング拡散領域の利得を第１の変換利得から第２の変換利得に変化させる。空間の効率的な利用を向上させるため、二重変換利得素子ゲートはキャパシタの下部プレートとしても機能する。本発明の特別な一実施形態においては、キャパシタ−ＤＣＧの組み合わせを有するピクセルセルと共に、高ダイナミックレンジトランジスタが使用され、他の実施形態においては、隣接するピクセルが、キャパシタ−ＤＣＧの組み合わせを含むピクセル構成要素を共有する。【選択図】図３
2009503896.tif 000002
【特許請求の範囲】
【請求項１】
第１の感光素子と、
前記第１の感光素子と拡散領域との間に接続され、光生成電荷を前記第１の感光素子から前記拡散領域へ転送するための第１の転送トランジスタと、
キャパシタと、
前記拡散領域と前記キャパシタとの間に接続され、前記拡散領域を前記キャパシタに選択的に接続するための二重変換利得トランジスタであって、該二重変換利得トランジスタのゲートが前記キャパシタの一方のプレートを形成する、二重変換利得トランジスタと、
を備えるイメージングデバイス。
【請求項２】
リセット電圧ラインと前記拡散領域との間に接続されたリセット素子を更に備える請求項１記載のイメージングデバイス。
【請求項３】
電圧源ラインと前記第１の感光素子との間に接続された高ダイナミックレンジ素子を更に備える請求項１記載のイメージングデバイス。
【請求項４】
前記高ダイナミックレンジ素子がアクティベートされて前記第１の感光素子から電荷を流出可能である請求項３記載のイメージングデバイス。
【請求項５】
第２の感光素子と、
前記第２の感光素子と前記拡散領域との間に接続された第２の転送トランジスタと、
を更に備える請求項１記載のイメージングデバイス。
【請求項６】
第３の感光素子と、
前記第３の感光素子と前記拡散領域との間に接続された第３の転送トランジスタと、
第４の感光素子と、
前記第４の感光素子と前記拡散領域との間に接続された第４の転送トランジスタと、
を更に備える請求項５記載のイメージングデバイス。
【請求項７】
前記二重変換トランジスタがアクティベートされると前記キャパシタが前記拡散領域の変換利得を増大させる請求項１記載のイメージングデバイス。
【請求項８】
前記キャパシタは前記二重変換利得トランジスタのゲート及びソース間に接続される請求項１記載のイメージングデバイス。
【請求項９】
前記第１の転送トランジスタは、その少なくとも一部分が前記感光素子に対して角度を付けてある請求項１記載のイメージデバイス。
【請求項１０】
前記拡散領域に接続された読み出しトランクを更に備え、該読み出しトランク、前記拡散領域は前記感光素子の横方向に位置している請求項１記載のイメージデバイス。
【請求項１１】
プロセッサと、
該プロセッサに接続されたイメージングデバイスと、を備え、
前記イメージングデバイスは、
第１の感光素子と、
前記第１の感光素子と拡散領域との間に接続され、光生成電荷を前記第１の感光素子から前記拡散領域へ転送するための第１の転送トランジスタと、
キャパシタと、
前記拡散領域と前記キャパシタとの間に接続され、前記拡散領域を前記キャパシタに選
択的に接続するための二重変換利得トランジスタであって、該二重変換利得トランジスタのゲートが前記キャパシタの一方のプレートを形成する、二重変換利得トランジスタと、
リセット電圧と前記拡散領域との間に接続されたリセット素子と、
を備える、イメージャシステム。
【請求項１２】
前記イメージングデバイスは、電圧源ラインと前記第１の感光素子との間に接続された高ダイナミックレンジ素子を更に備える請求項１１記載のシステム。
【請求項１３】
前記高ダイナミックレンジ素子がアクティベートされて前記第１の感光素子から電荷を流出可能である請求項１２記載のシステム。
【請求項１４】
前記イメージングデバイスは、
第２の感光素子と、
前記第２の感光素子と前記拡散領域との間に接続された第２の転送トランジスタと、
を更に備える請求項１１記載のシステム。
【請求項１５】
前記イメージングデバイスは、
第３の感光素子と、
前記第３の感光素子と前記拡散領域との間に接続された第３の転送トランジスタと、
第４の感光素子と、
前記第４の感光素子と前記拡散領域との間に接続された第４の転送トランジスタと、
を更に備える請求項１４記載のシステム。
【請求項１６】
前記二重変換利得素子がアクティベートされると前記キャパシタが前記拡散領域の変換利得を増大させる請求項１１記載のシステム。
【請求項１７】
前記キャパシタは前記二重変換利得トランジスタのゲート及びソース間に接続される請求項１１記載のシステム。
【請求項１８】
前記第１の転送トランジスタは前記フォトセンサに対して角度を付けてある請求項１１記載のシステム。
【請求項１９】
前記キャパシタと、拡散領域に接続された読み出しトランクと、前記第１のトランジスタとは、前記フォトセンサの横方向に位置している請求項１１記載のシステム。
【請求項２０】
イメージャデバイスを動作させる方法であって、
拡散領域をリセットすることと、
光生成電荷を前記拡散領域に蓄積することと、
キャパシタの一方の電極である二重変換利得トランジスタゲートをアクティベートすることであって、他方の電極が該二重変換利得トランジスタに接続されていることと、
前記光生成電荷を前記二重変換利得トランジスタキャパシタ組み合わせ回路の前記キャパシタに蓄積することと、
を備える方法。
【請求項２１】
前記リセットされた拡散領域を示す第１の信号を出力することと、
前記蓄積された光生成電荷を示す第２の信号を出力することと、
前記蓄積された追加の電荷を示す第３の信号を出力することと、
を更に備える請求項２０記載の方法。
【請求項２２】
前記第１、第２、及び第３の信号をサンプルアンドホールドすることと、
前記サンプルアンドホールドされた第１、第２、及び第３の信号を用いて、相互に関連した出力値を得ることと、
を更に備える請求項２１記載の方法。
【請求項２３】
過剰な電荷を感光デバイスから排出するステップを更に備える請求項２０記載の方法。
【請求項２４】
前記光生成電荷を蓄積するステップは、前記電荷を感光素子から転送素子を介して前記第１の拡散領域へ転送するステップを備える請求項２０記載の方法。
【請求項２５】
光生成電荷を前記キャパシタに蓄積するステップは、
前記蓄積された光生成電荷が所定のレベルを超えたかどうかを決定することと、
前記蓄積された光生成電荷が前記所定のレベルを超えた場合、前記二重変換利得トランジスタキャパシタ組み合わせ回路の前記二重変換利得トランジスタをアクティベートし、前記転送された前記蓄積された光生成電荷を前記キャパシタに蓄積することと、
を更に備える請求項２０記載の方法。
【請求項２６】
イメージングデバイスを製造する方法であって、
第１の感光素子を設けることと、
前記第１の感光素子と拡散領域との間に接続され、光生成電荷を前記第１の感光素子から前記拡散領域へ転送するための第１の転送トランジスタを設けることと、
前記拡散領域とキャパシタとの間に接続され、アクティベートされると前記拡散領域を前記キャパシタに接続する二重変換利得トランジスタを設けることと、を備え、
前記二重変換利得トランジスタのゲートが前記キャパシタの一方のプレートである、方法。
【請求項２７】
リセット電圧と前記拡散領域との間に接続されたリセット素子を設けることを更に備える請求項２６記載の方法。
【請求項２８】
電圧源と前記第１の感光素子との間に接続された高ダイナミックレンジ素子を設けることを更に備える請求項２６記載の方法。
【請求項２９】
第２の感光素子を設けることと、
前記第２の感光素子と前記拡散領域との間に接続された第２の転送トランジスタを設けることと、
を更に備える請求項２６記載の方法。
【請求項３０】
第３の感光素子を設けることと、
前記第３の感光素子と前記拡散領域との間に接続された第３の転送トランジスタを設けることと、
第４の感光素子を設けることと、
前記第４の感光素子と前記拡散領域との間に接続された第４の転送トランジスタを設けることと、
を更に備える請求項２９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にはデジタルイメージセンサに係り、特には二重変換利得イメージャに関する。
【背景技術】
【０００２】
電荷結合デバイス（ＣＣＤ）や相補形金属酸化膜半導体（ＣＭＯＳ）イメージャを含むイメージングデバイスは、一般に光イメージング応用に使用されている。
典型的には、デジタルイメージャアレイはピクセルセルのフォーカルプレーン（焦点平面）アレイを含んでおり、これらセルの各々がフォトセンサ、例えばフォトゲート、フォトコンダクタ、又はフォトダイオード等のフォトセンサを含んでいる。ＣＭＯＳイメージャにおいては、読み出し回路が、典型的にはソースフォロワ出力トランジスタを含む各ピクセルセルに接続されている。フォトセンサは、光子を電子に変換し、これら電子は典型的には、例えば、ソースフォロワ出力トランジスタのゲートに接続されたフローティング拡散領域のような蓄積ノードに転送される。電荷をフォトセンサからフローティング拡散領域へ転送するために、電荷転送デバイス（例えばトランジスタ）が含まれる場合もある。更に、そのようなイメージャセルは、典型的には、電荷の転送に先立って蓄積ノードを所定の電荷レベルにリセットするためのトランジスタを有している。ソースフォロワトランジスタの出力は、行選択トランジスタにより、ピクセル出力信号としてゲート制御される。
【０００３】
例示的なＣＭＯＳイメージング回路と、その製造ステップと、イメージング回路の各種ＣＭＯＳ素子の機能についての詳細な説明とが、例えば、いずれもマイクロンテクノロジー社に与えられた米国特許第６１４０６３０号、米国特許第６３７６８６８号、米国特許第６３１０３６６号、米国特許第６３２６６５２号、米国特許第６２０４５２４号、及び米国特許第６３３３２０５号に記載されている。これらのそれぞれの開示は、その参照をもって、その全体が本明細書に含まれる。
【０００４】
図１及び図２は、それぞれ従来のＣＭＯＳピクセルセル１００の平面図及び断面図であり、これらの図を参照すると、入射光１８７がフォトダイオードフォトセンサ１２０の表面に突き当たった場合、フォトダイオードフォトセンサ１２０のｐｎ接合（これはｎ形蓄積領域１２２とｐ+形表面層１２３との境界に表れている）に、電子−正孔対が生成される。この生成電荷（光電荷）は、フォトセンサ１２０のｎ形蓄積領域１２２に収集される。この光電荷は、最初の電荷蓄積領域１２２から、転送トランジスタ１０６を介して、フローティング拡散領域１１０へ移動する。フローティング拡散領域１１０の電荷は、典型的には、ソースフォロワトランジスタ１０８によってピクセル出力電圧に変換され、そして次に、行選択トランジスタ１０９を介して列出力ライン１１１上に出力される。
【０００５】
図１中にピクセルセル１００として示されたような従来のＣＭＯＳイメージャの設計は、約５０パーセントのフィルファクタ（ｆｉｌｌ  ｆａｃｔｏｒ）を提供するものであり、これは、光を電荷キャリアに変換するのにセル１００の半分しか貢献していないことを意味する。図示のように、セル１００のほんの小さな部分しか、フォトセンサ１２０（例えばフォトダイオード）を備えていない。ピクセルセル１００の残りの部分は、基板１０１中にＳＴＩ領域として示された分離領域１０２と、転送トランジスタ１０６の転送ゲート１０６′に接続されたフローティング拡散領域１１０と、それぞれゲート１０７′、１０８′、１０９′を有するリセット、ソースフォロワ、及び行選択のトランジスタ１０７、１０８、１０９用のソース／ドレイン領域１１５とを含んでいる。この従来のピクセルセル１００のレイアウトにおいて、リセット、ソースフォロワ、及び行選択のトランジス
タゲート１０７′、１０８′、１０９′のそれぞれは、連続して配列されており、ソース／ドレイン領域１１５を共有すると共に、各ピクセルセル１００のための大きな表面積を必要としている。ピクセルのスケーリング（ｓｃａｌｉｎｇ）によりピクセル１００の合計面積が減少し続けるに従い、最小限の表面積を利用した高感度のフォトセンサを作ることや、ピクセルセルのもっと効率的なレイアウトを見つけ、ピクセルセルの非感光部分に要求される面積を最小化してフォトセンサのための面積を比較的大きく維持することが、益々重要になってきている。
【０００６】
加えて、フローティング拡散領域１１０のような従来の蓄積ノードは、限られた量の電荷蓄積容量しか持っていない。一度この容量に達すると、ピクセルセルは有効性が少なくなる。特に、ピクセルセルに利用可能なフルダイナミックレンジを利用できなくなる。一度電荷蓄積容量を超えると、「ブルーミング」として知られている望ましくない現象が起こり、それにより、「容量を超過した」電荷が、ピクセルセル１００の望ましくない部分や、ピクセルセルの隣接した部分に流出してしまう。この限られた電荷蓄積容量に対処するための１つの解決案は、フローティング拡散領域１１０に接続されたキャパシタを追加することである。このキャパシタは、容量を超過した追加の電荷を蓄積して、電荷がセルの他の領域やセルの隣接領域に流れないようにするために使用される。しかし、この解決案での問題点は、その追加のキャパシタを設けることで、それを設けなかった場合にセルのフォトセンサのサイズを増大させるのに利用可能であったセル内のスペースを取り上げてしまうことになり、それによりピクセルセル及びアレイ全体の潜在的なフィルファクタを減少させてしまう、ということである。
【発明の開示】
【０００７】
従って、イメージャピクセルセルのフィルファクタ及び蓄積容量を増大させる必要及び願望がある。それにより、本発明の二重変換利得ゲートは、光の条件が低い場合も高い場合も良好な感度を提供する。
【０００８】
本発明は、その各種の例示的実施形態において、二重の変換利得を有するピクセルセルアレイ構造を提供する。二重変換利得素子が、フローティング拡散領域と各蓄積キャパシタとの間に接続される。この二重変換利得素子は制御ゲートを有しており、これはキャパシタのキャパシタンスで切り換わり、フローティング拡散領域の変換利得を第１の変換利得から第２の変換利得へ変化させる。空間の効率的な利用を増大させるために、二重変換利得素子ゲートはキャパシタの下側プレートとしても機能する。
【０００９】
本発明の特別な実施形態においては、高ダイナミックレンジトランジスタが、キャパシタ−ＤＣＧゲートの組み合わせを有するピクセルセルと共に使用され、また、他の実施形態では、隣接するピクセルが、キャパシタ−ＤＣＧの組み合わせを含むピクセル構成要素を共有する。
【００１０】
上述した及び他の本発明の利点及び構成は、添付の図面を参照しながら以下で提供する例示的実施形態の詳細な説明から一層明らかになる。
【発明を実施するための最良の形態】
【００１１】
以下の詳細な説明においては添付の図面を参照するが、これらは本発明の一部を成すものであって、本発明の実施される特別な実施形態を一例で示すものである。これらの実施形態は、当業者が本発明を実施可能な程度に十分詳細に記載されており、また、他の実施形態が利用されてもよく、また、本発明の精神及び範囲から逸脱することなしに構造的、論理的、及び電気的な変更を加えても良い、と理解されるべきである。記述された一連の製造ステップは本発明の実施形態の一例であるが、ステップの順序はここに記載されたものに限定されることはなく、或る順序で生じる必要のあるステップを除き、本技術分野に
おいて知られているように変更してもよい。
【００１２】
ここで使用される「ウェハ」及び「基板」という用語は、シリコン、エピタキシャル、シリコン・オン・インシュレータ（ＳＯＩ）又はシリコン・オン・サファイア（ＳＯＳ）技術、ドープト及び非ドープト半導体、並びにその他の半導体構造を含むものと理解されるべきである。更に、以下の説明において「ウェハ」又は「基板」を参照する場合、それ以前の製造ステップが、ベースとなる半導体構造又は下地の中又は上に領域、接合又は材料層を形成するために利用されていてもよい。加えて、半導体はシリコンベースである必要はないが、シリコンゲルマニウム、ゲルマニウム、ガリウム砒素、又はその他の半導体をベースとすることが可能である。
【００１３】
ここで使用される「ピクセル」という用語は、フォトセンサと、それに関係する、光子を電気信号に変換するためのトランジスタとを含む光素子ユニットセルのことである。一例を示すために、少数の代表的なピクセルセルが図中や明細書中で示されるが、典型的には多数の同様なピクセルセルの製造が同時に進行する。従って、以下の詳細な説明は、限定的な意味に解釈されるべきではなく、本発明の範囲は特許請求の範囲の記載によってのみ規定される。
【００１４】
ここで使用される「或る角度で」、「角度を付けて」、及び「傾斜した」という用語は、或る基準点に対して正確には平行でない又は正確には垂直でない何らかの角度で、という意味であると解釈されるべきである。従って、物体の一部分と或る基準点とが０度、９０度、又は１８０度でない角度を形成するように交差する場合、上記物体は上記基準点に対して「角度を付けてある」、「或る角度である」、又は「傾斜している」と考えられる。
【００１５】
本発明は、概して、ピクセルセル中の蓄積キャパシタの下部プレートとして機能する二重変換利得素子ゲートに関するものである。このキャパシタは、必要とされる場合に、ピクセルセルの電荷容量を増大させる役割を有する。二重変換利得（ＤＣＧ）ゲートは、光性能を改善する一方で、ピクセルセルのための広いダイナミックレンジを提供する。この発明性ある組み合わせは、アレイ内のピクセルセルのフィルファクタを向上させる効率的なピクセルアレイ構造を提供する。本発明の特別な一実施形態においては、高ダイナミックレンジトランジスタ（ＨＤＲ）が、キャパシタ−ＤＣＧゲートの組み合わせを有するピクセルセルと共に使用され、他の実施形態においては、隣接するピクセルがキャパシタ−ＤＣＧの組み合わせを含むピクセル構成要素を共有する。
【００１６】
図３〜４を参照すると、組み合わされたキャパシタ−二重変換利得素子ゲートの一例示的実施形態が、４方向に共有されたピクセル回路４５０と関連付けて示されている。このピクセル回路４５０を含む基板の上面図が図３に示されている。図３のピクセルセル４５０の回路図が図４に示されている。図４に示されているように、ピクセル回路４５０は、４つのピクセルセル４５０ａ、４５０ｂ、４５０ｃ、４５０ｄの部分を備えている。図示の共有されたピクセル回路４５０は、共有された二重変換利得（ＤＣＧ）トランジスタ４０６、キャパシタ４０８、リセットトランジスタ４１０、ソースフォロワトランジスタ４１２、行選択トランジスタ４１４、及びフローティング拡散領域４００をも含んでいる。以下で一層詳細に議論されるように、ＤＣＧトランジスタ４０６のゲートはキャパシタ４０８の一方のプレートとしての役割をも有している。
【００１７】
第１のピクセルセル４５０ａは、（フォトダイオードとして示された）第１のフォトセンサ４０１ａと、第１の電荷転送トランジスタ４１６ａとを含んでいる。もし望まれるのであれば、第１の高ダイナミックレンジ（ＨＤＲ）トランジスタ４１８ａがピクセルセル４５０ａの一部であってもよい。第１のＨＤＲトランジスタ４１８ａは、フォトセンサ４
０１ａとピクセル供給（または電源）電圧ＶＡＡ＿ＰＩＸとの間に接続されている。もし使用されるのであれば、ＨＤＲトランジスタ４１８ａのゲート端子は、第１の行の高ダイナミックレンジ制御信号ＨＤＲ＜０＞を受け取るように接続される。この制御信号ＨＤＲ＜０＞が受け取られると、ＨＤＲトランジスタ４１８ａは、電荷がフォトセンサ４０１ａから流出されるのを可能にする。
【００１８】
第１の転送トランジスタ４１６ａは、第１のフォトセンサ４０１ａと、共有されたフローティング拡散領域４００との間に接続され、第１の行の偶数転送ゲート制御信号ＴＸ＿ＥＶＥＮ＜０＞によって制御可能である。第１の偶数転送ゲート制御信号ＴＸ＿ＥＶＥＮ＜０＞が生成されると、第１の転送トランジスタ４１６ａがアクティベートされて、第１のフォトセンサ４０１ａからの電荷がフローティング拡散領域４００へ流れるのを可能にする。
【００１９】
第２のピクセルセル４５０ｂは、（フォトダイオードとして示された）第２のフォトセンサ４０１ｂと、第２の転送トランジスタ４１６ｂとを含んでいる。もし望まれるのであれば、第２のＨＤＲトランジスタ４１８ｂがピクセルセル４５０ｂの一部であってもよい。ＨＤＲトランジスタ４１８ｂは、フォトセンサ４０１ｂとピクセル供給電圧ＶＡＡ＿ＰＩＸとの間に接続されている。ＨＤＲトランジスタ４１８ｂのゲート端子は、第１の行の高ダイナミックレンジ制御信号ＨＤＲ＜０＞を受け取るように接続されている。この制御信号ＨＤＲ＜０＞が受け取られると、トランジスタ４１８ｂは、電荷がフォトセンサ４０１ｂから流出されるのを可能にする。
【００２０】
第２の転送トランジスタ４１６ｂは、第２のフォトセンサ４０１ｂと、共有されたフローティング拡散領域４００との間に接続され、第１の行の奇数転送ゲート制御信号ＴＸ＿ＯＤＤ＜０＞によって制御可能である。第１の行の奇数転送ゲート制御信号ＴＸ＿ＯＤＤ＜０＞が生成されると、第２の転送トランジスタ４１６ｂがアクティベートされて、第２のフォトセンサ４０１ｂからの電荷がフローティング拡散領域４００へ流れるのを可能にする。
【００２１】
第３のピクセルセル４５０ｃは、（フォトダイオードとして示された）第３のフォトセンサ４０１ｃと、第３の転送トランジスタ４１６ｃとを含んでいる。もし望まれるのであれば、第３のＨＤＲトランジスタ４１８ｃがピクセルセル４５０ｃの一部であってもよい。ＨＤＲトランジスタ４１８ｃは、フォトセンサ４０１ｃとピクセル供給電圧ＶＡＡ＿ＰＩＸとの間に接続されている。第３のＨＤＲトランジスタ４１８ｃのゲート端子は、第２の行の高ダイナミックレンジ制御信号ＨＤＲ＜１＞を受け取るように接続されている。この制御信号ＨＤＲ＜１＞が受け取られると、トランジスタ４１８ｃは、電荷がフォトセンサ４０１ｃから流出されるのを可能にする。
【００２２】
第３の転送トランジスタ４１６ｃは、第３のフォトセンサ４０１ｃと、共有されたフローティング拡散領域４００との間に接続され、第２の行の偶数転送ゲート制御信号ＴＸ＿ＥＶＥＮ＜１＞によって制御可能である。第２の行の偶数転送ゲート制御信号ＴＸ＿ＥＶＥＮ＜１＞が生成されると、第３の転送トランジスタ４１６ｃがアクティベートされて、第３のフォトセンサ４０１ｃからの電荷がフローティング拡散領域４００へ流れるのを可能にする。
【００２３】
第４のピクセルセル４５０ｄは、（フォトダイオードとして示された）第４のフォトセンサ４０１ｄと、第４の転送トランジスタ４１６ｄとを含んでいる。もし望まれるのであれば、第４のＨＤＲトランジスタ４１８ｄがピクセルセル４０１ｄの一部であってもよい。第４のＨＤＲトランジスタ４１８ｄは、フォトセンサ４０１ｄとピクセル供給電圧ＶＡＡ＿ＰＩＸとの間に接続されている。第４のＨＤＲトランジスタ４１８ｄのゲート端子は
、第２の行の高ダイナミックレンジ制御信号ＨＤＲ＜１＞を受け取るように接続されている。この制御信号ＨＤＲ＜１＞が受け取られると、上記トランジスタは、電荷がフォトセンサ４０１ｄから流出されるのを可能にする。
【００２４】
第４の転送トランジスタ４１６ｄは、第４のフォトセンサ４０１ｄと、共有されたフローティング拡散領域４００との間に接続され、第２の奇数転送ゲート制御信号ＴＸ＿ＯＤＤ＜１＞によって制御可能である。第２の奇数転送ゲート制御信号ＴＸ＿ＯＤＤ＜１＞が生成されると、第４の転送トランジスタ４１６ｄがアクティベートされて、第４のフォトセンサ４０１ｄからの電荷がフローティング拡散領域４００へ流れるのを可能にする。
【００２５】
キャパシタ−ＤＣＧゲートの組み合わせ４０８、４０６は、４つのピクセルセル４５０ａ、４５０ｂ、４５０ｃ、４５０ｄの全てによって共有されている。キャパシタ４０８はＤＣＧゲート電圧から供給電圧を受け取る。フローティング拡散領域４００はＤＣＧトランジスタ４０６のドレインに接続されている。ＤＣＧトランジスタ４０６のソースはキャパシタ４０８のプレートに接続されている。４つのフォトセンサ４０１ａ、４０１ｂ、４０１ｃ、４０１ｄのそれぞれは、転送トランジスタ４１６ａ、４１６ｂ、４１６ｃ、４１６ｄのゲートを隣接するピクセルと共有しているが、各フォトセンサ４０１ａ、４０１ｂ、４０１ｃ、４０１ｄはそれ自身の転送トランジスタ４１６ａ、４１６ｂ、４１６ｃ、４１６ｄを有している。ソースフォロワトランジスタのソース／ドレイン端子は、アレイピクセル供給電圧ＶＡＡ＿ＰＩＸに接続されている。行選択トランジスタ４１４は、ソースフォロワトランジスタ４１２と列ラインとの間に接続されている。ＨＤＲトランジスタ４１８ａ、４１８ｂ、４１８ｃ、４１８ｄのそれぞれはドレインコンタクトを共有している。なお、ＨＤＲトランジスタ４１８ａ、４１８ｂ、４１８ｃ、４１８ｄは随意設けられる構成要素であり、本発明を実施するのに必ずしも必要ではない。
【００２６】
キャパシタ−ＤＣＧゲートの組み合わせ４０８、４０６の１つの利点は、空間を効率的に利用できるということである。上述したように、ＤＣＧゲート４０６はキャパシタ４０８の下部プレートとして機能し、このことにより、キャパシタ４０８用に２つのプレートを製造する必要が低減される。
【００２７】
リセットトランジスタ４１０が、アレイピクセル供給電圧ＶＡＡ＿ＰＩＸとフローティング拡散領域４００との間に接続されている。キャパシタ４０８は、ＤＣＧトランジスタ４０６のゲート端子とＤＣＧトランジスタ４０６のソースとの間に接続されている。ＤＣＧトランジスタ４０６は、二重変換利得制御信号ＤＣＧに接続されたゲートを有している。二重変換利得信号ＤＣＧが生成されると、ＤＣＧトランジスタ４０６がアクティベートされて、キャパシタ４０８の蓄積キャパシタンスがフローティング拡散領域４００に接続される。これにより、フローティング拡散領域４００の蓄積能力が向上し、これは望まれることであり、フローティング拡散の漏れの問題が軽減される。上述したように、ピクセルセル４５０ａ、４５０ｂ、４５０ｃ、４５０ｄは、ソースフォロワトランジスタ４１２、リセットトランジスタ４１０、及び行選択トランジスタ４１４を共有している。各転送ゲート４１６ａ、４１６ｂ、４１６ｃ、４１６ｄは、他のフォトセンサ４０１ａ、４０１ｂ、４０１ｃ、４０１ｄには依存せずに、共有されたフローティング拡散領域４００に電荷を転送する。この共有されたピクセルセル４５０の配列は、ピクセル構成要素４００、４１４、４１０、４１２、４１８と、組み合わされたＤＣＧゲート及びキャパシタプレートとを共有するため、各フォトセンサ４０１ａ、４０１ｂ、４０１ｃ、４０１ｄが大きいままで残ることを可能にする。
【００２８】
上述した例示的実施形態において、転送ゲート４１６（図３）の少なくとも一部分が、フォトセンサ４０１ａ、４０１ｂ、４０１ｃ、４０１ｄに対して角度の付いたエッジを有している。例えば、図３を参照すると、転送ゲート４１６ａ、４１６ｂ、４１６ｃ、４１
６ｄの側部が傾斜して示されており、これによりフォトセンサ４０１ａ、４０１ｂ、４０１ｃ、４０１ｄを一層大きくすることが可能になる。転送ゲート４１６ａ、４１６ｂ、４１６ｃ、４１６ｄのこの角度の付いた幾何形状は、これら転送ゲートの効率的なレイアウトを可能にする。加えて、この角度の付いたレイアウトは、各ピクセルセル４５０ａ、４５０ｂ、４５０ｃ、４５０ｄ用のフォトセンサ４０１ａ、４０１ｂ、４０１ｃ、４０１ｄの面積を最大にすることにより、ピクセルセル４５０のフィルファクタを最大にする上で有利でもある。
【００２９】
図５は、図３〜４に示された４方向ピクセルセル４５０の一部分の動作の一例を示すタイミング図である。明瞭にすることのみのために、このタイミング図は第１のピクセルセル４５０ａの動作を示している。なお、回路４５０の動作は、ピクセルセル４５０ｂ、４５０ｃ、４５０ｄの動作のための以下のステップを繰り返すことになる。残りのピクセルセル４５０ｂ、４５０ｃ、４５０ｄの動作は（以下に述べる点を除き）本質的に同じであるので、これらピクセルセル４５０ｂ、４５０ｃ、４５０ｄの動作についての詳細な説明は省略する。図５は、或る時点でハイとローとが切り替わる（トグルする：ｔｏｇｇｌｅ）行選択信号ＲＯＷを示している。この制御信号は、ローの時にアクティブである。行選択信号ＲＯＷは、望まれるなら、３つの期間Ｔａ、Ｔｂ、Ｔｃの全ての期間中で与えられたままになってもよい、と認識されるべきである。
【００３０】
このタイミング図は３つの期間Ｔａ、Ｔｂ、Ｔｃを示している。第１の期間Ｔａでは、行選択信号ＲＯＷが行選択トランジスタ４１４のゲートに与えられる（図５中ではアクティブローとして示されている）。図５は例示的なタイミング図であり、かつ、図５中で信号がアクティブローとして示されるかアクティブハイとして示されるかは重要でない、と認識されるべきである。本発明を実施するのに要求されることは、図示された信号がその制御する構成要素をアクティベートするということだけである。
【００３１】
行選択トランジスタ４１４がオンの間は、（図５中ではアクティブローとして示されている）リセット信号ＲＳＴをアサートすることにより、ピクセル回路４５０のフローティング拡散領域４００がリセットされる。これにより、アレイピクセル供給電圧ＶＡＡ＿ＰＩＸが、（リセットトランジスタ４１０を介して）フローティング拡散領域４００に与えられる。（ＤＣＧのパルスを与えて）ＤＣＧトランジスタ４０６をアクティベートすることにより、ＤＣＧゲート電圧がキャパシタ４０８に与えられる。リセットされたフローティング拡散領域４００と関係するリセット信号電圧（Ｖｒｓｔ）（これは、ソースフォロワトランジスタ４１２と、アクティベートされた行選択トランジスタ４１４とによって出力される）が、サンプルアンドホールド回路２６５（図９）に接続された列ラインに与えられ、その後、リセットサンプルアンドホールド信号ＳＨＲのパルスを与えることにより、第１のピクセルセル４５０ａのためにサンプルアンドホールドされる。
【００３２】
第２の期間Ｔｂの間、第１の偶数転送ゲート制御信号ＴＸ＿ＥＶＥＮ＜０＞がアサートされて（これは図５中にアクティブローで示されている）、第１の転送トランジスタ４１６ａをアクティベートすると、第１のフォトセンサ４５０ａに蓄積されている電荷がフローティング拡散領域４００に転送される。フローティング拡散領域４００に蓄積された第１のピクセルセル４５０ａのピクセル信号電荷と関係するピクセル信号電圧Ｖｓｉｇ１（これは、ソースフォロワトランジスタ４１２と、アクティベートされた行選択トランジスタ４１４とによって出力される）が、サンプルアンドホールド回路２６５（図９）に接続された列ラインに与えられ、その後、サンプルアンドホールドピクセル信号ＳＨＳのパルスを与えることによりサンプルアンドホールドされる。
【００３３】
ピクセルセル４５０ａの電荷蓄積容量を増大させるために、第３の期間Ｔｃ中に以下の動作が行なわれる。なお、第３の期間Ｔｃにおける以下の動作は、全ての読み出し動作毎
に行なわれるか、或いは、前述したように容量を超過した状態を避けるのが必要とされる場合（すなわち、コントローラ又はイメージプロセッサが、入射光の合計量でフローティング拡散領域４００が飽和すると決定した場合）にのみ行なわれる。
【００３４】
第３の期間Ｔｃの間、二重変換利得制御信号ＤＣＧが与えられる（これは、図５中にアクティブローで示されている）。これにより、ＤＣＧトランジスタ４０６がアクティブになり、フローティング拡散領域４００をキャパシタ４０８に接続する。フローティング拡散領域４００内の電荷は、キャパシタ４０８へも流れて、そこに蓄積される。第１の偶数転送ゲート制御信号ＴＸ＿ＥＶＥＮ＜０＞が与えられて（これは、図５中にアクティブローで示されている）、第１の転送トランジスタ４１６ａをアクティベートする。第１のフォトセンサ４０１ａからの残りの過剰な電荷は、フローティング拡散領域４００に蓄積される。フローティング拡散領域４００に蓄積された過剰なピクセル信号電荷と関係する新たなピクセル信号電圧Ｖｓｉｇ２（これは、ソースフォロワトランジスタ４１２と、アクティベートされた行選択トランジスタ４１４とによって出力される）が、サンプルアンドホールド回路２６５（図９）に接続された列ラインに与えられ、続いて、第３のサンプルアンドホールドピクセル信号（アクティブハイ）ＳＨＤのパルスを与えることにより第１のピクセルセル４５０ａのためにサンプルアンドホールドされる。その後、ピクセル４５０ａのための３つのサンプルアンドホールド信号が、相互に関連するサンプリング動作を行なって、各変換のための実際のピクセル信号レベル（例えば、Ｖｒｓｔ−Ｖｓｉｇ１及びＶｒｓｔ−Ｖｓｉｇ２）を得るようにしてもよい。これらの信号は、デジタル信号に変換されると共に、以下で述べるイメージプロセッサ２０８に送られるか、或いは、２つの信号のうちの１つのみが選択され、変換されて、イメージプロセッサ２８０に送られてもよい。
【００３５】
次に、これらの動作が、残りのピクセル４５０ｂ、４５０ｃ、４５０ｄのために繰り返される。なお、残りのピクセル４５０ｂ、４５０ｃ、４５０ｄにおいても、転送ゲート４１６ｂ、４１６ｃ、４１６ｄが転送ゲート制御信号ＴＸ＿ＥＶＥＮ＜１＞、ＴＸ＿ＯＤＤ＜０＞、ＴＸ＿ＯＤＤ＜１＞によってそれぞれ制御されるという点を除き、同様な動作が行なわれる。
【００３６】
なお、ＨＤＲトランジスタ４１８ａ、４１８ｂ、４１８ｃ、４１８ｄがピクセル回路４５０内で使用される場合は、それぞれ第１及び第２のピクセル行のための高ダイナミックレンジ制御信号ＨＤＲ＜０＞、ＨＤＲ＜１＞が３つの期間Ｔａ、Ｔｂ、Ｔｃの全体に渡って与えられることで、ＨＤＲトランジスタ４１８ａ、４１８ｂ、４１８ｃ、４１８ｄは、読み出し動作期間中、確実にアクティブのままとなる。これにより、読み出し処理期間中に電荷がフォトセンサ４０１ａ、４０１ｂ、４０１ｃ、４０１ｄから流出されることによるブルーミング及びその他の現象の発生が、防止される。
【００３７】
本発明に係る他の例示的実施形態においては、共有されないピクセルセルがキャパシタ−ＤＣＧの組み合わせを利用する。図６は、本発明の当該実施形態に係るイメージャピクセルセル５５０の上面図を示している。図７は、図６に示されたピクセルセル５５０用の回路図を示している。図６〜７は、ＤＣＧトランジスタ５０６、ＨＤＲトランジスタ５１８、リセットトランジスタ５１０、行選択トランジスタ５１４、転送トランジスタ５１６、及びソースフォロワトランジスタ５１２を有する６トランジスタのトランペット形ピクセルを示している。リセットトランジスタ５１０、行選択トランジスタ５１４、及びソースフォロワトランジスタ５１２を備える読み出しトランクが、フォトセンサ５０１の左横方向に位置している。フォトセンサ５０１は、ＨＤＲトランジスタ５１８及び転送トランジスタ５１６に接続されている。転送トランジスタ５１６は、転送ゲート制御信号ＴＸによって制御可能である。この信号が生成されると、転送トランジスタ５１６は、フォトセンサ５０１によって収集された電荷をフローティング拡散領域５００へ転送する。ソース
フォロワトランジスタ５１２のゲートが、フローティング拡散領域５００に接続されている。ソースフォロワトランジスタ５１２のソース／ドレイン端子が、アレイピクセル供給電圧ＶＡＡ＿ＰＩＸに接続されている。行選択トランジスタ５１４は、ソースフォロワトランジスタ５１２と列ライン５３５との間に接続されている。
【００３８】
リセットトランジスタ５１０は、フローティング拡散領域５００とアレイピクセル供給電圧ＶＡＡ＿ＰＩＸとの間に接続されている。このリセットトランジスタ５１０は、電荷が転送トランジスタ５１６によって転送される前に、フローティング拡散領域５００をリセットする。ＤＣＧトランジスタ５０６は、フローティング拡散領域５００とキャパシタ５０８との間にある。ＤＣＧトランジスタ５０６のゲートが、キャパシタ５０８の下部プレートとして機能する。ＤＣＧトランジスタ５０６のゲートは、二重変換利得制御信号ＤＣＧを受け取るように接続されている。二重変換利得制御信号ＤＣＧが生成されると、ＤＣＧトランジスタ５０６がアクティベートされ、フローティング拡散領域５００をキャパシタ５０８に接続する。先に述べた実施形態のように、キャパシタ５０８の一方のプレートがＤＣＧトランジスタ５０６のゲートでもあり、ＤＣＧトランジスタ５０６用のゲート制御信号から電圧を受け取る。
【００３９】
図８は、図６〜７に示されたピクセルセル５５０の例示的動作を示すタイミング図である。このタイミング図は、３つの期間Ｔａ、Ｔｂ、Ｔｃを示している。第１の期間Ｔａの間、行選択信号ＲＯＷが、行選択トランジスタ５１４のゲートに与えられる（これは、図８中にアクティブローで示されている）。なお、図８は例示的なタイミング図であって、信号が図８中でアクティブローとして示されているかアクティブハイとして示されているかは重要でない、と認識されるべきである。本発明を実施するのに要求されることは、図示された制御信号がその制御する構成要素をアクティベートするということだけである。
【００４０】
ピクセルセル５５０のフローティング拡散領域５００が、（図８中にアクティブローで示されている）リセット制御信号ＲＳＴを同時にアサートすることによりリセットされる。これにより、アレイピクセル供給電圧ＶＡＡ＿ＰＩＸがリセットトランジスタ５１０を介してフローティング拡散領域５００に与えられる。リセットされたフローティング拡散領域５００と関係するリセット信号電圧Ｖｒｓｔ（これは、ソースフォロワトランジスタ５１２と、アクティベートされた行選択トランジスタ５１２とによって出力される）が、サンプルアンドホールド回路２６５（図９）に接続された列ラインに与えられ、その後、リセットサンプルアンドホールド信号ＳＨＲ（アクティブハイ）のパルスを与えることによってサンプルアンドホールドされる。
【００４１】
第２の期間Ｔｂの間、転送ゲート制御信号ＴＸがアサートされて（これは、図８中にアクティブローで示されている）、ＴＸトランジスタ５１６をアクティベートすると、フォトセンサ５０１に蓄積されている電荷がフローティング拡散領域５００に転送される。フローティング拡散領域５００に蓄積されたピクセル信号電荷と関係するピクセル信号電圧Ｖｓｉｇ１（これは、ソースフォロワトランジスタ５１２と、アクティベートされた行選択トランジスタ５１４とによって出力される）が、サンプルアンドホールド回路２６５（図９）に接続された列ラインに与えられ、その後、サンプルアンドホールドピクセル信号ＳＨＳ（アクティブハイ）のパルスを与えることによってサンプルアンドホールドされる。
【００４２】
ピクセルセル５５０の電荷蓄積容量を増大させるため、第３の期間Ｔｃの間に、以下の動作が行なわれる。なお、第３の期間Ｔｃにおける以下の動作は、全ての読み出し動作毎に行なわれてもよく、或いは、上述したような容量を超過した状態を避ける必要がある場合（すなわち、コントローラ又はイメージプロセッサが、入射光の合計量でフローティング拡散領域が飽和すると決定した場合）にのみ行なわれてもよい。
【００４３】
第３の期間Ｔｃの間、二重変換利得制御信号ＤＣＧが与えられる（これは、図８中にアクティブローで示されている）。これにより、ＤＣＧトランジスタ５０６がアクティブになり、フローティング拡散領域５００をキャパシタ５０８に接続する。フローティング拡散領域５００内の全電荷が、キャパシタ５０８に流れて、そこに蓄積される。転送ゲート制御信号が与えられて（これは、図８中にアクティブローで示されている）、転送トランジスタ５１６をアクティベートする。フォトセンサ５０１からの残りの電荷は、フローティング拡散領域５００に蓄積される。フローティング拡散領域５００に蓄積されたピクセル信号電荷と関係する新たなピクセル信号電圧Ｖｓｉｇ２（これは、ソースフォロワトランジスタ５１２と、アクティベートされた行選択トランジスタ５１４とによって出力される）が、サンプルアンドホールド回路２６５（図９）に接続された列ラインに与えられ、その後、第３のサンプルアンドホールドピクセル信号ＳＨＤ（アクティブハイ）のパルスを与えるによりサンプルアンドホールドされる。次に、３つのサンプルアンドホールド信号が相互に関連したサンプリング動作を行なって、実際のピクセル信号レベル（例えば、（Ｖｒｓｔ−Ｖｓｉｇ１）、（Ｖｒｓｔ−Ｖｓｉｇ２））を得る。第１の実施形態のように、それら信号の両方がデジタル信号に変換されてイメージプロセッサ２８０に送られてもよく、或いは、それら２つの信号のうちの１つのみが変換用に選択されてイメージプロセッサ２８０に送られてもよい。
【００４４】
なお、ＨＤＲトランジスタ５１８がピクセル回路５５０内で使用される場合は、高ダイナミックレンジ制御信号ＨＤＲが３つの期間Ｔａ、Ｔｂ、Ｔｃの全体に渡って与えられることで、ＨＤＲトランジスタ５１８は、電荷集積動作中、確実にアクティブのままとなる。このフォトセンサは、ブルーミング発生を防止する。
【００４５】
上述したピクセル構造は、トランジスタ製造の既知の方法を用いて基板中に形成されることで、図３及び図６に示された具体的なレイアウトに記載されたようなトランジスタを形成してもよい。フォトセンサ４０１ａ、４０１ｂ、４０１ｃ、４０１ｄは、光子を電子（光電荷）に変換するための何らかの適当な感光構造として形成することが可能である。好ましい実施形態では、フォトセンサ４０１ａ、４０１ｂ、４０１ｃ、４０１ｄはｐｉｎフォトダイオードであるが、それらはフォトゲート、ショットキダイオード、又は本発明に適合可能な他の感光デバイスとして形成されてもよい。
【００４６】
図９は、上述した二重変換利得トランジスタ及びキャパシタの組み合わせの実施形態（すなわち、ピクセル４５０ａ、４５０ｂ、４５０ｃ、４５０ｄ（図３）、ピクセル（図６））に従って構成されたピクセルセルで形成されたピクセルアレイ２００を有する例示的なＣＭＯＳイメージャ３００のブロック図を示している。ピクセルアレイ２００は、所定数の列及び行に配列された複数のピクセルセル（不図示）を備えている。このアレイ２００には、そこに記載されているような信号処理回路が取り付けられている。アレイ２００中の各行のピクセルセルは同時に動作可能であり、各列のピクセルセルはそれぞれの列選択ラインによって選択的に出力される。複数の行及び列ラインがアレイ２００の全体に設けられている。行ラインは、行アドレスデコーダ２２０に応答して行ドライバ２１０により選択的にアクティベートされる。列選択ラインは、列アドレスデコーダ２７０に応答して列ドライバ２６０により選択的にアクティベートされる。従って、行アドレス及び列アドレスが各ピクセルセル毎に設けられている。
【００４７】
ＣＭＯＳイメージャ３００はタイミング及び制御回路２５０によって駆動され、ピクセル読み出しのための適切な行及び列ラインを選択するために、アドレスデコーダ２２０、２７０を制御する。制御回路２５０はまた、行及び列ドライバ回路２１０、２６０を制御して、これらが上記選択された行及び列ラインのドライブトランジスタにドライブ電圧を与えるようにする。典型的にはピクセルリセット信号（Ｖｒｓｔ）及びピクセルイメージ
信号（Ｖｓｉｇ１、Ｖｓｉｇ２）を含むピクセル列信号が、列ドライブ２６０と関係するサンプルアンドホールド回路２６５によって読み取られる。信号が各ピクセル毎に増幅器２６７によって生成される。この信号はアナログ／デジタルコンバータ２７５（ＡＤＣ）によってデジタル化される。このアナログ／デジタルコンバータ２７５は、デジタル化されたピクセル信号をイメージプロセッサ２８０に供給し、ここでデジタルイメージを形成かつ出力する。
【００４８】
図１０は、本発明の一実施形態に従って構成されたイメージャを３００含むプロセッサシステム３０８を示している。このプロセッサシステム３０８は、デジタルカメラやその他のイメージングシステムの一部であってもよい。イメージャ３００は、システム３０８から制御データやその他のデータを受け取ってもよい。システム３０８は、イメージ処理又はその他のイメージ操作動作のための中央処理ユニット（ＣＰＵ）を有するプロセッサ３０２を含んでいる。このプロセッサ３０２は、バス３０４を介して各種デバイスと通信する。バス３０４に接続されたそれらデバイスの幾つかは、システム３０８の中へ、又はそこから外へ、通信を提供し、入力／出力（Ｉ／Ｏ）デバイス３０６及びイメージングデバイスすなわちイメージャ３００は、そのような通信デバイスである。バス３０４に接続された他のデバイスは、メモリ、例えばランダムアクセスメモリ（ＲＡＭ）３１０又はリムーバブルメモリ３１５を提供する。
【００４９】
上述したプロセス及びデバイスは、使用及び生産可能な多くのうちの好ましい方法及び典型的なデバイスを示す。上述した説明及び図面は、本発明の目的、構成、及び利点を達成する実施形態を示す。しかし、本発明は上述した実施形態に限定されることを意図するものではない。特許請求の範囲に記載された精神及び範囲の中に含まれるどのような変更も、本発明の一部であると考えられるべきである。
【図面の簡単な説明】
【００５０】
【図１】従来のＣＭＯＳピクセルセルの平面図である。
【図２】図１のピクセルセルの、線１−１′に沿った断面図である。
【図３】本発明の一例示的実施形態に従って構成されたＣＭＯＳピクセルセルアレイの一部分の上面図である。
【図４】図３に示された例示的実施形態の回路図である。
【図５】本発明の一例示的実施形態に係る図３のピクセルセルアレイの動作のタイミング図である。
【図６】本発明の他の例示的実施形態に従って構成されたＣＭＯＳピクセルセルアレイの一部分の上面図である。
【図７】本発明の他の例示的実施形態に係る回路図である。
【図８】本発明の他の例示的実施形態に係る図６のピクセルセルアレイのタイミング図である。
【図９】本発明に従って構成されたピクセルセルアレイを有するＣＭＯＳイメージャチップのブロック図である。
【図１０】本発明に従って構成されたＣＭＯＳイメージャを採用したプロセシングシステムの概略図である。
【図１】
2009503896.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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