(57)【要約】【課題】アナログデジタル変換、デジタル処理、および、デジタルアナログ変換からなる低遅延信号処理チェーンの使用により、これまで可能であったよりも高度な雑音低減を行なえる環境雑音低減システムのためのデジタル回路装置を提供する。【解決手段】サンプルレートｆ０でアナログ信号をＮビットデジタル信号へと変換し、その後、変換された信号をデジタルフィルタリングに晒す。幾つかの実施形態において、Ｎの値は１であるが、いずれにしても、Ｎは８以下であり、また、ｆ０は、ナイキストサンプリングレートの６４倍であってもよいが、いずれにしても、ナイキストサンプリングレートよりもかなり大きい。【選択図】図８
2009533921.tif 000002
【特許請求の範囲】
【請求項１】
環境雑音を示すアナログ電気信号を受けるとともに、前記アナログ信号に対してフィルタリング操作を行なうためのデジタル回路装置であって、
サンプルレートｆ０で前記アナログ信号をＮビットデジタル信号へと変換するための手段と、
前記フィルタリング操作を行なうためのデジタル手段と、
デジタルデルタシグマ変調手段と、を備え、
前記Ｎが８以下であり、ｆ０がナイキストサンプリングレートよりも大きくなるよう構成される、デジタル回路装置。
【請求項２】
前記Ｎが５以下である、請求項１に記載の装置。
【請求項３】
前記Ｎが１に等しい、請求項１に記載の装置
【請求項４】
前記ｆ０がナイキストサンプリングレートの少なくとも８倍である、請求項１から３のいずれかに記載の装置。
【請求項５】
前記ｆ０がナイキストサンプリングレートの６４倍である、請求項１から４のいずれかに記載の装置。
【請求項６】
処理される信号に対して与えられる遅延を調整できるよう構成される、請求項１から５のいずれかに記載の装置。
【請求項７】
前記遅延を調整するようになっているシフトレジスタ手段、フリップフロップ手段、および、メモリバッファ手段のうちの少なくとも１つを更に備える、請求項６に記載の装置。
【請求項８】
スイッチングトランジスタを介してラウドスピーカを直接に駆動するように構成される出力デジタルアナログ変換器を更に備える、請求項１から７のいずれかに記載の装置。
【請求項９】
前記デジタルフィルタリング手段が少なくとも１つのＩＩＲフィルタを備える、請求項１から８のいずれかに記載の装置。
【請求項１０】
前記デジタルフィルタリング手段は、低周波環境雑音信号を除去するためにハイパスフィルタを組み込む、請求項１から９のいずれかに記載の装置。
【請求項１１】
前記デジタルフィルタリング手段は、より高い周波数で雑音キャンセル効果から逃れるようになっているフィルタを組み込む、請求項１から１０のいずれかに記載の装置。
【請求項１２】
複数のフィルタが単一の更に複雑なフィルタ機能へと組み合わされる、請求項１から１１のいずれかに記載の装置。
【請求項１３】
環境雑音を示す電気信号を生成するためのマイクロホン手段と、
前記電気信号に作用するように構成される請求項１から１２のいずれかに記載の回路装置と、
音を聴取者の耳へと伝えるように配置されるラウドスピーカと、を備え、
前記回路装置が駆動信号をラウドスピーカへ供給するように構成される、雑音低減システム。
【請求項１４】
フィードバック雑音低減システムとして構成される、請求項１３に記載のシステム。
【請求項１５】
フィードフォワード雑音低減システムとして構成される、請求項１３に記載のシステム。
【請求項１６】
装置のフィルタは、第１および第２の入力が供給されるとともに、ミキシング機能を含み、前記第１の入力がフィードフォワードシステムの一部を形成する外部マイクロホンから得られ、前記第２の入力がフィードバックシステムの一部を形成する内部マイクロホンから得られる、請求項１３から１５のいずれかに記載のシステム。
【請求項１７】
聴取者によって聴かれるようになっている更なる音声信号を受けるとともに、前記更なる音声信号またはそこから得られる信号を聴取者へ伝えるための手段を更に備える、請求項１３から１６のいずれかに記載のシステム。
【請求項１８】
前記更なる音声信号がミュージック信号を備える、請求項１７に記載のシステム。
【請求項１９】
前記更なる音声信号が携帯電話からのスピーチ信号を備える、請求項１７または請求項１８に記載のシステム。
【請求項２０】
デジタル回路装置は、雑音低減の度合いの調整を可能にするようになっている更なるデジタル処理手段を備える、請求項１３から１９のいずれかに記載のシステム。
【請求項２１】
フィルタは、２０〜５００Ｈｚ範囲でフラットでない低周波振幅・位相ラウドスピーカ応答を補償するようになっているフィルタ手段を組み込む、請求項１３から２０のいずれかに記載のシステム。
【請求項２２】
１秒当たりの出力パルス移行の平均的な数を減らすようになっている回路手段を更に備える、請求項１３から２１のいずれかに記載のシステム。
【請求項２３】
デジタル回路装置が特定用途向け集積回路として実施される、請求項１から１２のいずれかに記載の装置または請求項１３から２２のいずれかに記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、環境雑音低減制御システムで用いる或いは環境雑音低減制御システムに組み込まれるデジタル回路装置に関し、主に、イヤホンとともに用いるためのデジタル回路装置に関する。イヤホンという用語は、本明細書では、一般に耳の内部または近傍で使用するためのラウドスピーカを組み込む装置を包含するべく使用することが意図されており、これにより、ヘッドホンおよび電話の受話器並びに耳自体の内部または耳自体に直接に支持される装置を含む。本発明は、パーソナルミュージックプレイヤや携帯電話などの携帯用電子機器と共に使用するべく意図されるイヤホンに対して特定の用途を有するが、これに限定されない。
【０００２】
現在、一部のイヤホンは、短いリード線およびコネクタを介してそれらの音源に対して直接に配線され、また、一部のイヤホンは、「ブルートゥース」フォーマットなどの無線リンクを介して、パーソナルミュージックプレイヤまたは携帯電話などの局部音声発生装置に接続される。本発明は、有線フォーマットおよび無線フォーマットのいずれを用いても使用できる。
【背景技術】
【０００３】
イヤホンのための既存の環境雑音低減システムが２つの全く異なる原理、すなわち、「フィードバック」方法および「フィードフォワード」方法のうちのいずれか１つに基づいていることに留意することは更に重要である。
【０００４】
例えばＵＳ  ４，４５５，６７５に記載されるフィードバック方法は、シールキャビティイヤホン、すなわち、イヤホンシェルが聴取者の耳を取り囲み且つ少なくとも環境雑音の一部から効果的に空隙（cavity）するイヤホンの使用に基づいている。一般的なフィードバックシステムが図１ａに概略的に示されており、以下、図１ａを参照する。耳とイヤホンシェル１２の内側との間に形成される空隙１１の内側には、小型マイクロホン１３がイヤホンラウドスピーカ１４の直ぐ前方に配置されている。マイクロホン１３からの出力信号は、反転増幅器１６を含む負のフィードバックループ１５を介して元のラウドスピーカ１４に結合され、それにより、ラウドスピーカ１４がマイクロホン１３でゼロ音圧レベルを絶えず形成しようとする簡単なサーボシステムが形成される。この原理は簡単であるが、その実用的な実施は特定の困難を与える。
【０００５】
これらの困難のうちの１つは、ラウドスピーカの固有の位相応答およびスピーカとマイクロホンとの間の伝搬遅延の両方がより高い周波数で位相のずれをもたらすために生じる。結果として生じる位相のずれが１波長の半分に等しい或いはそれよりも大きいと、フィードバックシステムがもはや負ではなく正となり、それにより、連続する大規模な振動をもたらす不安定性を生み出す。したがって、高周波（ＨＦ）フィルタリングがフィードバックループに組み入れられ、それにより、動作の上側の周波数に対して厳しい制限を課さなければならず、一般的には、その有効性を約１ｋＨｚ以下の周波数に制限しなければならない。更なる困難は、フィードバックシステムが聴取者の注意を引き付けるための音楽などの音声のための入力を組み込む場合に生じる。これは、そのような音声がキャンセルされないようにフィードバックループが構成される必要があるからである。したがって、実際には、フィードバック類の環境雑音低減システムを音楽または他の入力と共に使用できるが、雑音低減を達成できる周波数範囲に対してかなりの制限が課される。
【０００６】
いずれにしても、フィードバックループにおける任意の電子的時間遅延が、振動が起こる頻度を減らすことによりこの問題を悪化させ、それにより、イヤホンの使用できる周波数範囲が減少されることに留意することは重要である。したがって、電子的フィードバックループの群遅延（group delay）を最小限に抑える必要がある。良好な性能を得るため、重要な要件は、特定の振幅・位相応答を有する電子フィルタを反転増幅器と直列に設け、低い群遅延を与えることである。
【０００７】
フィードフォワード方法は例えばＵＳ  ５，１３８，６６４に開示されており、典型的なフィードフォワードシステムが図１ｂに基本的な形態で描かれている。図１ｂのシステムは、聴取者の注意を引き付けるための音楽または他の音声のための入力を含むように示されている。これは、低減されるべき環境雑音とフィードフォワードシステムにおける音楽または他の信号との間を区別することが比較的容易だからである。フィードバックシステムとは異なり、マイクロホン２３は、イヤホン内へと向かう途中で環境雑音信号を検出するためにヘッドホンシェル２２の外面上に配置される。検出された信号は、適当な反転増幅器２７で予め増幅されて反転され、緩衝増幅器２９を介して結合回路２８に供給されるイヤホン駆動信号に対して２８で加えられるとともに、駆動増幅器３０を介してイヤホンラウドスピーカ２４へ供給され、これにより、音楽成分と雑音低減信号成分とを含む複合信号Ｓが形成される。その結果、複合信号Ｓの雑音低減信号成分と、ヘッドホンシェル２２と外耳との間に形成される空隙２１内のラウドスピーカ２４の出口ポートに隣接して入ってくる環境音響雑音信号との間で、相殺が起こる。これが起こるためには、複合信号Ｓの雑音低減成分は、入力雑音信号の大きさにほぼ等しい大きさを有していなければならず、また、実質的に反対の極性を有していなければならない（すなわち、反転され、あるいは、雑音信号に対して１８０°位相シフトされる）。
【０００８】
この要件は、良好な結果を得るために、できる限り幅広い周波数帯域にわたって満たされなければならない。この場合も先と同様に、重要な要件は、反転増幅器と直列に電子フィルタを設けることであり、このフィルタは、音響キャンセル信号が完全な音響キャンセルのために必要とされる信号にできる限り近づくように特定の振幅・位相応答を有している。なお、キャンセル信号のタイミングは環境音響信号に対して正確でなければならず、あるいは、言い換えると、電子フィルタの群遅延が正確でなければならない。この遅延が非常に小さい場合あるいは大きい場合には、キャンセルが弱められる。
【０００９】
図１ｂのイヤホンを示し且つ耳へ向かう途中で環境雑音が辿ることができる経路を概略的に示す図２を参照すると、聴取者の鼓膜への音響雑音経路全体は経路部分Ａ、ＢおよびＣを含んでおり、これに対し、キャンセル信号経路は、マイクロホン２３から電子フィルタを介したスピーカ２４への電子経路に加えて、音響経路ＡおよびＣからなる。なお、電子経路の群遅延は、最適なキャンセルを得るために音響経路Ｂの遅延に等しくなければならない。これらのパラメータの実質的均等性は、電子経路中で使用される特定の構成部品の特性を考慮に入れてマイクロホンを注意深く位置決めすることにより得ることができる。しかしながら、任意の構成部品が変更され、あるいは、物理的な音響装置が変えられる場合には、マイクロホンの位置を変える必要があり、このことは、製品の再設計を要する場合がある。したがって、処理チェーンの群遅延を最小限に抑えるだけでなく、システムの他の態様が変更される場合に所要値に対して遅延を調整することが容易となるように制御された大きさの群遅延を電子フィルタにおいて導入する手段を設けることが非常に望ましい。これは、アナログ電子フィルタにおいて実用的ではなく、そのため、設計者は、手段として、注意深いマイクロホン位置決めに訴えなければならない。
【００１０】
実際には、フィードフォワードシステムを用いる場合、一般に、イヤホンシェル２２に対して所定の配列で（通常は、シェルの外周に近接して）戦略的に配置される２３のような２つ以上のマイクロホンを使用するとともに、それらのそれぞれの出力を融合させて所望の方向性性能を得ることが好ましい。しかしながら、単一のマイクロホンの使用は、何らかの状況で実行可能であり、また、いずれにしても、この説明に役立つ。
【００１１】
以上から分かるように、フィードフォワード装置から或いはフィードバック装置から良好な性能を得るために、重要な要件は、音響キャンセル信号が完全な音響キャンセルのために必要とされる信号にできる限り近づくように特定の振幅・位相応答を有する電子フィルタを設けることである。重大なこととして、電子フィルタは、非常に小さな群遅延を有していなければならない。好ましくは、特にフィードフォワード装置において、群遅延は容易に調整できなければならない。
【００１２】
出願人の同時係属のＵＫ特許出願ＧＢ  ０６０１５３６．６および対応する国際特許出願ＰＣＴ／ＧＢ２００７／０００１２０は、フィードフォワードシステムにおける群遅延のエラーの重要性について記載している。例えば、これらの出願には、１ｋＨｚで１２ｄＢの雑音キャンセル性能を得るために、電子フィルタの群遅延が正確な値の４０マイクロ秒内になければならないことが示されている。
【００１３】
また、フィードフォワード装置およびフィードバック装置のいずれにおいても、フィルタは、音響基準および回路中の他の電子成分の全てを考慮に入れる必要があり、これがフィルタ設計を更に複雑にする。更に、前述したように、所要の振幅特性および位相特性を有するフィルタの設計は本質的に難しいが、費用効果数(a cost-effective number)の構成部品を用いて達成することは殆ど不可能である。所要の構成部品は、精密許容差に合わせて製造される高価で大きい要素を備える傾向があり、コストが更に増大する。特定用途向け集積回路（ＡＳＩＣ）が考慮されてもよいが、多くの外部部品が依然として必要とされ、また、ＡＳＩＣの開発コストに見合う価値があるとは言い難い。
【００１４】
以上の要因の全てはアナログフィルタの使用を妨げ、したがって、原則として、デジタルフィルタリング技術の使用を考慮することは魅力的である。しかしながら、デジタル処理の任意の従来の用途は、システムによって課される群遅延に関してかなりの困難を与え、その１つの要因は、前述したように現状では重大である。以下、そのような困難の根源について更に詳しく説明する。
【００１５】
デジタル処理技術の直接的な使用は、従来のプロセッサが高いビットレベルでおよび／または極めて高いクロックレートで動作するデシメーティングフィルタおよび補間フィルタなどの構成部品を必要とし、それにより、所要電力および動作ファクタが課され、そのため、デジタル的に実施されるフィルタ回路がイヤホンのための環境雑音低減システムでの使用に適さないことが合理的に結論付けられ得るという点で更に不利である。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
したがって、環境雑音低減システムでの使用に適し且つアナログフィルタ回路および従来のデジタルフィルタ回路の使用に関連する前述した困難および欠点の１つ以上に対処するデジタル処理回路装置が必要である。
【課題を解決するための手段】
【００１７】
本発明によれば、環境雑音を示すアナログ電気信号を受けるとともに、前記アナログ信号に対してフィルタリング操作を行なうためのデジタル回路装置であって、サンプルレートｆ０で前記アナログ信号をＮビットデジタル信号へと変換するための手段と、前記フィルタリング操作を行なうためのデジタル手段と、デジタルデルタシグマ変調手段とを備え、Ｎが８以下であり、ｆ０がナイキストサンプリングレート（ナイキストサンプリングレートは、所要のアナログ音声帯域幅の２倍である）よりも実質的に大きい、デジタル回路装置が提供される。
【００１８】
実際には、Ｎの値が８を越えて増大すると、対応する性能利点を伴うことなく、かなりの付加的費用を被ることが分かった。
【００１９】
Ｎが５以下であり、ｆ０がナイキストサンプリングレートの少なくとも８倍であることが好ましい。Ｎが１に等しく、および／または、ｆ０がナイキストサンプリングレートの６４倍であることが特に好ましい。
【００２０】
幾つかの好ましい実施形態において、処理される信号に対して全体として装置により与えられる遅延は、例えば作動クロッキングレートを変えることにより、あるいは、好ましくは、シフトレジスタ、一連のＤタイプフリップフロップ、または、所要の遅延によってオフセットされる読み取りアドレスおよび書き込みアドレスを有するサイクリックメモリバッファを利用することによって、容易に調整できることが有益である。
【００２１】
本発明の幾つかの実施形態では、出力ＤＡＣが、スイッチングトランジスタを介してラウドスピーカを直接に駆動するように構成されることが更に好ましい。
【００２２】
好ましくは、処理機能は少なくとも１つのＩＩＲフィルタを備える。
【００２３】
幾つかの好ましい実施形態において、フィルタは、非常に低い周波数の環境雑音信号を除去するためにハイパスフィルタを組み込む。
【００２４】
幾つかの実施形態では、フィルタが、より高い周波数で雑音キャンセル効果から逃れるためのローパスフィルタを組み込むことが好ましい。
【００２５】
幾つかの実施形態では、複数のフィルタを単一の更に複雑なフィルタ機能へと組み合わせることが都合良い。
【００２６】
本発明に係る装置の好ましい実施は、環境雑音を示す電気信号を生成するためのマイクロホン手段と、前記電気信号に作用するように構成される本発明に係る装置と、音を聴取者の耳へと伝えるように配置されるラウドスピーカとを備え、回路装置が駆動信号をラウドスピーカへ供給するようになっている、雑音低減システムを備えている。
【００２７】
幾つかの好ましい実施形態において、そのような実施は、フィードバック雑音低減システムに組み込まれ、また、他の好ましい実施形態では、該実施がフィードフォワード雑音低減システムに組み込まれる。
【００２８】
更なる実施形態において、装置のフィルタは、第１および第２の入力が供給されるとともに、ミキシング機能を含み、前記第１の入力がフィードフォワードシステムの一部を形成する外部マイクロホンから得られ、前記第２の入力がフィードバックシステムの一部を形成する内部マイクロホンから得られる。
【００２９】
本発明の幾つかの実施形態では、聴取者によって聴かれるようになっている更なる音声信号、例えば任意の都合良い音源からの音楽信号および／または携帯電話からのスピーチ信号を受けるとともに、前記更なる音声信号またはそこから得られる信号を聴取者へ伝えるための手段が更に設けられることが好ましい。
【００３０】
幾つかの実施形態において、フィルタは、具体的には２０〜５００Ｈｚ範囲でフラットでない低周波振幅・位相ラウドスピーカ応答を補償するようになっているフィルタ手段を組み込む。
【００３１】
本発明の幾つかの特に好ましい形態は、例えば雑音低減の度合いの調整を可能にするようになっている更なるデジタル処理を備える。
【００３２】
本発明の幾つかの実施形態は、特定用途向け集積回路の形態の実施から利益を得ることができる。
【００３３】
本発明を明確に理解でき且つ容易に実行に移すことができるように、添付図面を参照して、単なる一例として、本発明の実施形態について説明する。
【発明を実施するための最良の形態】
【００３４】
本発明の実施形態を詳しく説明する前に、本文脈で用いるフィルタ回路の設計者に直面する困難に関して幾つかの更なる背景情報を与える。
【００３５】
簡単に前述したように、フィードフォワードシステムおよびフィードバックシステムの両方におけるフィルタを設計する際には、音響装置および回路中の他の電子部品の全てを考慮に入れることが必要である。特にこれらの要素のうちの以下の２つがフィルタの設計を複雑にする。
【００３６】
電子機械スピーカの特性が複雑であり、これらの特性を数百Ｈｚ未満で補償するようにアナログフィルタを設計することは困難である。
【００３７】
一般的なマイクロホンタイプは、数Ｈｚ以下にまで及ぶ低周波応答を有している。ハイパスフィルタは、マイクロホンによって拾われる大きい振幅の非常に低い周波数の音響信号がエレクトロニクスを飽和状態へと駆動させることを防止しなければならない場合がある。このフィルタは、簡単なＲＣ回路の形態をとることができるが、そのような回路は、キャンセルすることが望ましい低い可聴周波数におけるフィルタ応答に悪影響を与えるのを避けるための十分に急なカットオフを有していない。位相応答は、特に、そのような回路素子によって悪影響を受ける。
【００３８】
したがって、電子フィルタは複合的な振幅・位相応答を有する必要がある。実際には、全ての市販の消費者雑音低減ヘッドホンがアナログ電子フィルタを使用する（とにかく、任意のフィルタが使用される場合）。しかしながら、該フィルタは、しばしば、完全からは程遠い。これは、前述したように、所要の振幅特性および位相特性を有するアナログフィルタの設計が困難であり、費用効果数の高い構成部品を用いて達成することが殆ど不可能だからである。製造可能性を確保するため、精密許容差部品が使用されなければならない場合もあり、それによりコストが更に増大する。何らかの所要の低周波フィルタ応答シェーピングを得るため、大きなキャパシタが必要とされる場合がある。これらは、比較的高価であり、大型である。大量生産される製品の場合、部品コストを低減するために特定用途向け集積回路（ＡＳＩＣ）を使用できるが、多くの外部部品が依然として必要とされ、また、ＡＳＩＣの開発コストに見合う価値があるとは言い難い。この主張は、イヤホンのために現在利用可能な市販の消費者雑音低減システムがカスタムＡＳＩＣを使用してフィルタを実現していないという事実によって裏付けられる。
【００３９】
以上の背景にもかかわらず、特に、デジタルフィルタが正確で再現可能な安定した費用効果数の高い方法でほぼ任意の所要のフィルタ応答を実施できる能力があることで周知であることを考慮すると、デジタルイフィルタリング技術の使用を考慮することは魅力的である。デジタルＡＳＩＣは、非常に低コストで製造することができ、たとえあるとしても僅かな外部部品しか必要としない。また、デジタル技術が使用される場合には、高性能な制御機能を付加すること、あるいは、雑音キャンセル回路をＭＰ３プレーヤやミュージックエンハンスメントアルゴリズムなどの他の機能と統合させることが比較的容易にもなる。デジタル技術を使用する更なる利点は、それを例えば読み出し専用データメモリを有する異なる音響装置のために容易に構成できるという点である。一方、アナログ回路は、異なる音響装置に適合させるために多くの部品変更または再設計を必要とする。したがって、この用途において、デジタル処理は、アナログを超える多くの利点を有する。
【００４０】
しかしながら、デジタル処理の従来の用途は、システムによって課される群遅延に関して深刻な問題を与える。これについては図３を参照して説明する。図３は、アナログデジタル変換器（ＡＤＣ）３１と、デジタルフィルタ３２と、デジタルアナログ変換器（ＤＡＣ）３３とからなる装置を概略的に示している。ＡＤＣ３１およびＤＡＣ３３は、適応されるべき最大可聴周波数の２倍の最小値でクロックされなければならず（ナイキスト基準によって決定付けられる）、そのため、雑音を最大５ｋＨｚまでキャンセルするように設計されるシステムの最小クロック周波数は、例えば１０ｋＨｚである。この用途におけるそのような装置に伴う主な困難は、フィルタにおける各要素が、「群」遅延として知られる遅延全体に寄与するかなりの遅延をもたらすということである。以上の説明では、これに関連して使用されるフィードバックシステムおよびフィードフォワードシステムへの更なる遅延の導入を避ける重要性が強調されてきており、また、更に高いサンプリングレートの使用が遅延を幾分減少させることができるが、これらは、４８ｋＨｚの典型的な音声サンプリングレートが使用される場合でも依然として度を越えている。
【００４１】
様々なＡＤＣ技術およびＤＡＣ技術が知られているが、殆どの音質変換器は、いわゆる「デルタシグマ」タイプのものである。ＡＤＣの典型例はＡｎａｌｏｇ  Ｄｅｖｉｃｅｓ  Ｉｎｃ．が提供しているＡＤ１８７０であり、これは４８ｋＨｚのサンプリングレートで７５０マイクロ秒の群遅延を示す。この遅延は、それ自体、フィードフォワードシステムに関して前述した４０マイクロ秒の目標例のほぼ２０倍である。デルタシグマＤＡＣ変換器も同様の群遅延を有している。「フラッシュ」タイプの変換器を含む更に高速の変換器技術が存在するが、これらは非常に高価である。しかしながら、どの程度低いＡＤＣ遅延およびＤＡＣ遅延を形成できるかにかかわらず、デジタルフィルタ３２は、唯一の非常に高い群遅延を有している。典型的なデジタルフィルタは遅延の幾つかの音声サンプルを受け、該遅延は、より複雑なフィルタ形状においては更に大きい。５サンプル遅延を伴う簡単な５次の４８ｋＨｚデジタルフィルタであっても、約１００マイクロ秒の遅延を受ける。したがって、全体の処理チェーンの群遅延は、一般に、７５０マイクロ秒（ＡＤＣ３１に起因する）＋１００マイクロ秒（デジタルフィルタ３２に起因する）＋７５０マイクロ秒（ＡＤＣ３３に起因する）であり、これは、約１６００マイクロ秒に相当し、約４０倍更に大きい。そのようなシステムの時間遅延を許容できるレベルまで減少させるための唯一の方法は、非常に高いクロックレートを使用することである。これは、コスト面では商業的に実現不可能であり、電力消費量を増大させる。電力消費量はバッテリ給電用途では重要な検討材料である。したがって、発明者の知識では、現在、直接的なキャンセルを行なうためにデジタルフィルタを使用する市販の消費者雑音キャンセルイヤホンシステムは存在しない。
【００４２】
なお、デジタル処理は一部の雑音キャンセルヘッドホン製品で使用されるが、この処理は、環境音響信号およびキャンセル信号の時間的整合によりキャンセルを行なおうとせず、反復性音声信号に対して常に作用し、例えば最小２乗平均（ＬＭＳ）技術を使用して適応フィルタリングを行なう。群遅延問題はこれらの用途では考慮すべき事項ではなく、これらの用途は、雑音を直接にキャンセルしようとしないため、本発明に関連しない。これらのシステムは、前もって雑音を予測するために雑音の反復性を使用し、それにより、低い群遅延の必要性を克服する。そのようなシステムは、反復雑音を効果的にキャンセルできるが、雑音が予測できないときには機能しなくなる。本発明は、満足に動作するために雑音の反復性に依存しない雑音キャンセルシステムに関する。
【００４３】
以上の説明とは全く無関係に、本発明が明確になるように、更なるキャンセルデジタル処理の背景について説明する必要がある。
【００４４】
従来のデジタル音声処理は、十分な精度を有する音声信号を表わし且つ所望の信号対雑音比（ＳＮＲ）を得ることができるように量子化雑音が適切に低いレベルにあることを確かにするため、ＡＤＣにおいて比較的多数のビットを利用する。音声が９０ｄＢを越えるＳＮＲ数値を得るように、一般に１６ビット以上が使用される。図４に示される従来のデジタル信号プロセッサは、デルタシグマＡＤＣ４１と、デジタル処理回路（フィルタ）４２と、デジタルシグマＤＡＣ４３とからなる。デジタル処理回路４２は、一般に、１６ビットワードまたは２４ビットワードで動作するとともに、非常にうまく確立された技術分野である。
【００４５】
デルタシグマＡＤＣおよびＤＡＣの内部構造が図５および図６にそれぞれ示されている。図示のように、ＡＤＣ５０の最初の部分は、デシメーティングフィルタ５２に出力を与えるデルタシグマ変調器５１である。デルタシグマ変調器５１の出力はＮビットを有している。ここで、Ｎは、一般に比較的小さい数であり、１〜５の範囲であることが好ましい。この例では、１ビットが使用され、システムは、所要の音声サンプリングレートの一般に６４倍である比較的高いサンプリングレート（「オーバーサンプリング」レート）で動作する。良好なＳＮＲを得るためには、デルタシグマ変調器５１の出力で雑音のスペクトルを「形成」し、それにより、殆どの雑音が音声帯域幅から外れるようにすることが必要である。これは、全てのデルタシグマＡＤＣの特徴である。デシメーティングフィルタ５２は、ビット数を（例えば）１６まで増大させ且つサンプリングレートを音声サンプリングレートまで減少させるデジタルフィルタである。
【００４６】
ＤＡＣ６０は、補間フィルタ６１と、その後に続くデルタシグマ変調器６２と、ＮビットＤＡＣ６３（Ｎは一般に１）とからなる。補間フィルタ６１は、サンプリングレートをオーバーサンプリングレートへと増大させる。
【００４７】
図７に示されるように、オーバーサンプリングレートで且つ１ビット領域において図４のデジタル処理を行なうことによって、更に高い音質を得ることができる。信号処理回路７０は、アナログデルタシグマ変調器７１と、１ビットデジタルフィルタ７２と、デジタルデルタシグマ変調器７３と、１ビットＤＡＣ７４とからなる。回路７０がオーバーサンプリングレートで動作し、また、回路が、従来のデルタシグマＡＤＣの前半分と、１ビットプロセッサと、従来のデルタシグマＤＡＣの後半分とに相当するのが分かる。デシメーティングフィルタおよび補間フィルタ５２および６１が存在しないことに留意することは重要である。
【００４８】
１ビットＤＡＣからの出力は単に２つのレベル間で切り換わる信号であり、したがって、それを使用してラウドスピーカを直接に駆動させることができ、それにより、周知のパルス幅変調（ＰＷＭ）クラスＤ増幅器と同様の方法で線形電力増幅器の必要性が避けられる。ラウドスピーカは、有効なローパスフィルタを備えており、アナログ波形を正確に再現する。しかしながら、１ビット手法は、より低いクロックが必要とされるため、ＰＷＭクラスＤ増幅器を越える利点を有するが、電源ステージを効率的にするため、実際には、例えば「Sigma-Delta Modulation in Digital Class-D Power Amplifiers:Methods for reducing the effective pulse transition rate」（R.Esslinger,G Gruhler,and R.W.Stewart;Audio Engineering Society 112th Convention,Munich,May 10-13,2002）に記載されるように１秒当たりの出力移行の平均的な数を減少させることが望ましく、また、本発明は、そのような方法を実施するための回路を本明細書で説明される類の環境雑音低減システム内に組み込むことを想起する。
【００４９】
また、１ビットデジタルプロセッサの実施は、１６ビット以上のワードサイズを有するプロセッサよりも少ないロジックゲートを必要とする。特に、１ビットプロセッサは、乗算器を何ら使用することなく実施でき、それにより、ハードウェア構造においてゲート総数がかなり減少する。従来のデルタシグマＡＤＣおよびＤＡＣの単なる一部であるデルタシグマ変調器は、従来の変換器よりも安価に実施される。
【００５０】
本発明は、アナログデジタル変換、デジタル処理、および、デジタルアナログ変換からなる低遅延信号処理チェーンを使用することにより、これまで可能であったよりも高度な雑音低減を与える環境雑音低減システムを提供する。前述したデジタル処理の利点の全ては、従来のデジタル処理を妨げる群遅延を受けることなく得られる。具体的には、実用的なアナログ回路を用いて行なえるよりもかなり正確に、所要の振幅・位相応答を実施することが可能になる。また、１マイクロ秒の一部を単位として群遅延の調整を容易に達成することができ、それにより、フィードフォワード用途において群遅延を微調整できる能力が与えられる。
【００５１】
これは、数ビットだけを使用する処理技術を電子フィルタに対して適用することにより、すなわち、従来のデジタル処理技術と比べて少ない数のビット（好ましくは、１〜５以下の範囲）を音声サンプルにおいて使用するとともに大きいサンプリングレートを使用することにより達成される。極端に言うと、１ビット音声サンプルを使用でき、そのため、以下の説明はその場合の例に関して与えられるが、原理は、サンプル毎に他のビット数を用いる場合においても同様に有効である。
【００５２】
本発明者は、１ビット処理技術が非常に低い群遅延を有することを究明した。この非常に低い群遅延は、殆どの用途では特別な利点を有さない。低い遅延の理由は、デルタシグマ変換器における遅延の原因が、主に、前述したようにこの構成から省かれるデシメーティングフィルタおよび補間フィルタであり、デルタシグマ変調器が非常に僅かな遅延にしか関与していないからである。また、本発明者は、所要の電子フィルタリングを１ビット信号に対して直接に行なうことができることも究明した。
【００５３】
１ビット（または、一般に、Ｎビット（Ｎは８以下））処理に関連する低い遅延時間は雑音低減にとって重要な値であり、そのような処理の使用は、今までこれに関連してデジタル処理の使用を妨げてきた基本的な遅延問題を解決する。
【００５４】
したがって、本発明のこの実施形態は、従来のデジタル処理を妨げる許容できない群遅延を被ることなくデジタル処理の利点を得るために、Ｎビット処理原理、好ましくは１ビット処理原理を雑音低減に対して適用する。
【００５５】
典型的なデルタシグマ変調器の群遅延はたった数クロックサイクルであり、また、適した典型的な１ビットプロセッサの遅延は１０〜２０クロックサイクル程度である。しかしながら、重大なことに、これらの遅延の全ては、一般に４８ｋＨｚの音声サンプルレートの６４倍、すなわち、約３ＭＨｚであるオーバーサンプリングレートのクロックサイクルで測定され、これは、たった０．３３マイクロ秒のクロックサイクルに相当する。したがって、１ビット電子フィルタ全体は１０マイクロ秒以下の群遅延を有することができ、これは、フィードフォワード装置における先に例示された４０マイクロ秒の目標の範囲内に十分にある。
【００５６】
図８はフィードフォワード装置における本発明の実施形態を示しており、また、図９はフィードバック装置における本発明の実施形態を示している。いずれの実施形態においても聴取者の注意を引き付けるように意図された音楽または他の信号における入力を与えることができ、また、前記入力を回路中の任意の都合良いポイントに結合できることは言うまでもない。
【００５７】
ここで、図１ａと共通する構成部品が同じ参照符号を伴う図８を参照すると、マイクロホン１３は、デジタル処理チェーン８０によってラウドスピーカ１４に対して出力を供給し、デジタル処理チェーン８０は、直列に接続された、アナログデルタシグマ変調器８１と、１ビットデジタルフィルタ８２と、デジタルデルタシグマ変調器８３と、その出力から直接にラウドスピーカ１４を駆動するように構成される１ビットＤＡＣ８４とを備えており、それにより、前述したクラスＤ原理を使用することができる。
【００５８】
図９は、フィードフォワードシステムに適用される本発明の実施形態を示しており、したがって、図１ｂと共通する構成部品は同じ参照符号を伴う。図９において、マイクロホン２３からラウドスピーカ２４までのフィードフォワード経路は、アナログデルタシグマ変調器９１と、１ビットデジタルフィルタ９２と、デジタルデルタシグマ変調器９３と、１ビットＤＡＣ９４とを備えるデジタル処理経路９０を経由している。
【００５９】
ここで、図８および図９の各機能ユニットについて詳しく説明する。
【００６０】
典型的なアナログデルタシグマ変調器８１、９１の内部構造が図１０に示されている。入力１２１と１ビットＤＡＣ１２２の出力との間のアナログ差が、減算器１２３によって形成され、積算器１２４によって経時的に積算される。この積算器の出力は、コンパレータ１２５において基準レベルと比較され、これがアナログ領域からデジタル領域への変換を行なう。コンパレータ１２５の出力は、接続部１２７を介してクロックパルスを印加するオーバーサンプリングクロック（図示せず）の制御下でＤタイプラッチ１２６へクロックされる。ラッチ１２６の出力は、出力ライン１２８上で与えられるデルタシグマ変調器の１ビット出力信号１２８である。また、ラッチ１２６からの１ビット出力は、フィードバックループを完了させるために１ビットＤＡＣ１２２へと供給される。この回路は、１つの積算器ステージを有しているため、「一次」デルタシグマ変調器と呼ばれる。
【００６１】
この回路の動作の基本的な理解は、減算器１２３の出力がアナログ入力１２１とＤＡＣ１２２を介してフィードバックされるライン１２８上の１ビットデジタル出力との間のエラーを表わしていることを認識することにより得ることができる。このエラーは、ライン１２８上の出力が論理「０」の場合にはプラスであり、ライン１２８上の出力が論理「１」の場合にはマイナスである。このエラーにより、積算器１２４の出力は、入力１２１がライン１２８上の出力よりも大きい場合に増大し、あるいは、入力が出力よりも小さい場合に減少する。積算器１２４の出力がコンパレータ１２５に適用される閾値レベルを横切ると、コンパレータ１２５の出力は、状態、すなわち、入力１２１がライン１２８上の出力よりも大きいことを示す論理「１」と、入力が出力よりも小さいことを示す論理「０」とを切り換える。したがって、ライン１２７上に印加されるクロックパルスの次のエッジで、Ｄタイプラッチ１２６が出力状態を変え、ＤＡＣ１２２出力および減算器１２３の出力がいずれも符号を変えるとともに、積算器１２４の出力がこれまでと反対の方向に変化し始める。コンパレータの閾値を再び横切ると、次のクロックにより出力が再び状態を変化させ、サイクルが繰り返す。
【００６２】
したがって、出力が論理「１」と「０」との間で連続的に反転し、そのため、入力信号が高くなればなるほど、論理「０」と比べて論理「１」で出力がより多くの時間を費やし、入力信号が低くなればなるほど、論理「１」と比べて論理「０」で出力がより多くの時間を費やすことが観察される。したがって、出力信号は、入力信号を表わすが、出力の急速な切り換えによって引き起こされるかなりの量の高周波雑音を含む。
【００６３】
この信号がどれほど役立つ入力表示であるのか、また、高周波雑音がなぜ問題にならないのかを理解するためには、周波数領域中の信号を考慮する必要がある。図１０の回路は、前述したように、ループ内に１つの積算器が存在するため、一次デルタシグマ変調器として知られている。積算器は、スペクトルのより高い周波数端へと雑音を分配するという効果を有するが、使用されるクロックが音声帯域幅よりも何倍も大きい周波数で伝わるため、殆どの雑音が音声帯域外へ押し出される。したがって、１ビット信号をローパスフィルタリングすることができるとともに、許容できる信号対雑音比をもって音声を再現することができる。１つのそのような簡単なローパスフィルタは、周波数の増大に伴って感度が低下する典型的な電子機械ラウドスピーカに固有のフィルタである。そのため、当初の音声を再現するために、１ビット信号をラウドスピーカに対して直接に供給することができる。
【００６４】
実際には、より多くの雑音を音声帯域外へ移動させるため、より高次のデルタシグマ変調器が一般に使用され、一般的には最大５次までが使用される。図１１は、減算器１３１が図１０の減算器１２３と同じ機能を果たす３次デルタシグマ変調器の一例を示している。減算器１３１の出力は一連の３つの積算器１３２、１３３および１３４へと供給される。これらの積算器の出力は、乗算器１３５、１３６および１３７においてそれぞれ係数Ｃ１、Ｃ２およびＣ３が乗じられ、加算器１３８で混合される。加算器１３８の出力は、図１０のコンパレータ１２５と同じ機能を果たすコンパレータ１３９へ供給される。回路の残りの部分は図１０と同じである。このようにして積算器の出力を組み合わせる作用は、雑音がスペクトルにわたって分配される方法を規定するアナログフィルタを形成する。このため、そのようなフィルタは、通常、「ノイズシェーピング」フィルタと称される。
【００６５】
図８および図９の両方に示される本発明の実施形態において、群遅延は、例えばシフトレジスタ、メモリ、または、一連のフリップフロップを含む従来の技術を使用してオーバーサンプリングレート（例えば、０．３３マイクロ秒）で１サンプルずつ１ビットプロセッサ８２、９２において容易に調整することができる。この機能は、図９に示される実施形態に関して特に有利である。なぜなら、それが群遅延時間の微調整を可能にするからであり、これは特にフィードフォワードシステムにおいて有益である。
【００６６】
１ビットプロセッサにおける一般的な信号処理動作は、入力から出力へとビット数を増大させる。図７、８および９は、ビット数の増大を値「Ｘ」として示している。信号を１ビットＤＡＣ８４、９４へ送る前に元の１ビットフォーマットへ変換する必要があり、これはデジタルデルタシグマ変調器８３、９３の機能である。
【００６７】
ここで、デジタルデルタシグマ変調器の機能について更に詳しく説明する。図８および９における典型的なデジタルデルタシグマ変調器８３、９３の内部構造が図１２に示されている。アナログデルタシグマ変調器の類似性が観察される。入力１４１、すなわち、マルチビットデジタル信号が減算器１４２へ供給され、減算器１４２の他方の入力は後述するフィードバックループからくる。減算器１４２の出力は加算器１４３へ供給され、次いで加算器１４３はラッチ１４４へ出力を供給し、ラッチ１４４は、ライン１４５上に印加されるオーバーサンプリングクロックパルスによってクロックされる。ラッチ１４４の出力は加算器１４３へフィードバックされる。加算器１４３とラッチ１４４との組み合わせは、図１０の積算器１２４と等価な積算器を形成する。１４６で示される最上位ビット（ＭＳＢ）抽出器は、図１０のコンパレータ１２５に相当し、信号をマルチビットデジタル信号から１ビット信号へと変換する些細な演算を行なう。ＭＳＢ抽出器１４６の出力は、デルタシグマ変調器の１ビット出力１４７である。また、ＭＳＢ抽出器１４６の出力はユニット１４８へも供給され、ユニット１４８は、減算器１４２への接続によるフィードバックループを完了するために１ビット信号を２レベルマルチビットデジタル信号へと変換する他の些細な演算を行なう。変換ユニット１４８は図１０の１ビットＤＡＣ１２２に相当する。
【００６８】
デルタシグマ変調器のデジタルバージョンおよびアナログバージョンの類似性は明らかであり、アナログデルタシグマ変調器に関して前述した方法と同様の方法で、より高次のデジタルデルタシグマ変調器を使用し、それにより、ノイズシェーピングフィルタを実施できるようにすることは一般的である。３次バージョンの一例が図１３に示されている。
【００６９】
マルチビットデジタル入力１５１は、加算器１５２ａ、１５２ｂ、１５２ｃと、ライン１５４上にわたって印加されるオーバーサンプリングクロックパルスによりクロックされるラッチ１５３ａ、１５３ｂ、１５３ｃとからなる一連の３つの積算器に対して接続される。最後のラッチ１５３ｃの出力は、１ビット出力１５６を生成するＭＳＢ抽出器１５５に対して接続され、またレベル変換器１５７および個々の乗算器１５８を介して加算器１５２へフィードバックされる。
【００７０】
ノイズシェーピングフィルタ形状は乗算器係数Ｃ１、Ｃ２およびＣ３によって決定される。この点で、乗算器を簡単に実現することができることに留意すべきである。これは、フィードバックデータ入力が２状態信号であり、したがって、各乗算器の出力が２つの値のうちの一方だけをとることができ、それにより、それを係数値の符号切り換えとして実施できるからである。これは、１ビット処理の利点のうちの１つを実証する。
【００７１】
アナログデルタシグマ変調器に関するのと同様に、ノイズシェーピングフィルタはデルタシグマ変調器の重要な部分である。ノイズシェーピングを使用することなくマルチビットデジタル信号を１ビット信号へ変換することは、マルチビット信号の最上位ビットを１ビットバージョンとして単に解釈することに相当する。これは、音声帯域を含む周波数スペクトル全体にわたって雑音を導入する。デルタシグマ変調器アーキテクチャ内でのノイズシェーピングフィルタの使用により、音声帯域内に過度な雑音を導入することなく、マルチビットから１ビット領域への変換を行なうことができる。したがって、この実施形態では、デジタルデルタシグマ変調器が図８および９の１ビットデジタルフィルタ８２、９２に後続することが不可欠である。なぜなら、これが、マルチビットデジタル信号から１ビットデジタル信号へ変換する唯一の満足する方法だからである。
【００７２】
１ビットＤＡＣ８４および９４は、１ビットデジタル信号の正確なアナログ表示を得るべく設計される簡単な演算を行なう。それは簡単な機能であるが、設計者はクリーンな切り換えエッジ、安定した電圧基準レベルなどを確保するのに気を付ける必要があることは周知である。
【００７３】
１ビットフィルタ８２、９２は、例えば図１４に示される２次ＩＩＲフィルタなど、従来のマルチビットデジタルフィルタと同じ設計原理を使用して設計できる。しかしながら、入力が１ビット信号である場合、フィードフォワード係数（Ｂ０、Ｂ１、Ｂ２）における乗算器は、簡単な符号スイッチとなる。フィードバック係数乗算器はフルマルチビット乗算器であるが、通常、乗算器サイズを最小限に抑えるように係数を選択できる。
【００７４】
無論、フィルタリング要件を満たすために、様々な基本フィルタを更に複雑な装置へと組み合わせることができる。
【００７５】
回路全体の何らかの単純化は、時として、１ビットフィルタ８２、９２の機能およびデジタルデルタシグマ変調器８３、９３のノイズシェーピングフィルタの機能を単一のフィルタユニットへと組み合わせることによって可能である。
【００７６】
図１５は、フィードバックシステムまたはフィードフォワードシステムにおいて使用できるそのような装置を概略的に示している。この場合、１ビットデジタルフィルタとデジタルデルタシグマ変調器との組み合わせが１６１で示されている。複合フィルタ・変調器１６１は、事実上、構成部品８２および８３（図８）または９２および９３（図９）の組み合わせを備えることは言うまでもない。
【００７７】
また、複合フィルタ・変調器１６１を２つ以上のカスケード接続された部分へ分けることもできる。その場合、各部分は、１ビット領域へ複数回戻るために、それ自体のデルタシグマ変調器を有する。
【図面の簡単な説明】
【００７８】
【図１】（ａ）は既に参照した図であり、フィードバックタイプの環境雑音低減システムの説明図であり、（ｂ）は既に参照した図であり、フィードフォワードタイプの環境雑音低減システムの説明図を構成する。
【図２】既に参照した図であり、フィードフォワードタイプの環境雑音低減システムの説明図を構成する。
【図３】デジタル処理を使用する従来の電子フィルタを示している。
【図４】従来のデジタルオーディオプロセッサを示している。
【図５】従来のデルタシグマアナログデジタル変換器を示している。
【図６】従来のデルタシグマデジタルアナログ変換器を示している。
【図７】１ビット処理システムを示している。
【図８】本発明の１つの実施形態に係る回路装置を概略的に示している。
【図９】本発明の他の実施形態に係る回路装置を概略的に示している。
【図１０】本発明と共に使用できる典型的な一次アナログデルタシグマ変調器を示している。
【図１１】本発明と共に使用できる典型的な三次アナログデルタシグマ変調器を図１０と比較して示している。
【図１２】本発明と共に使用できる典型的な一次デジタルデルタシグマ変調器を示している。
【図１３】本発明と共に使用できる典型的な三次デジタルデルタシグマ変調器を図１２と比較して示している。
【図１４】本発明と共に使用できる従来の二次ＩＩＲフィルタを示している。
【図１５】特定の処理機能が融合される、本発明の発展形態を示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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2009533921.tif 000019