(57)【要約】【課題】ビット・スキュー防止Ｉ／Ｏ方法およびシステムについて記載する。【解決手段】実施形態は、多数のコンポーネントを有するコンピュータ・システムを含み、コンポーネント間でデータを転送する。一実施形態では、システム・コンポーネントが順ストローブ信号、および多数のデータ・ビット信号を送信コンポーネントから受信する。受信コンポーネントは、順ストローブ・サンプリング・クロックを位置合わせして、サンプリング精度を高めるように構成可能な順ストローブ・クロック再現回路を含む。更に、受信コンポーネントは、サンプリング精度を高めるようにデータ・ビット・サンプリング・クロックを位置合わせし、受信するように構成可能な少なくとも１つのコンポーネントの動作中に、データ・ビット・サンプリング・クロックが順ストローブ・サンプリング・クロックに追従するようにさせる、順ストローブ・クロック再現回路からの信号を受け取るように構成可能な少なくとも１つのデータ・ビット・クロック再現回路を含む。【選択図】      図１
2009503727.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ・ビットと、該複数のデータ・ビットに付随する順ストローブとを送信するように構成可能な少なくとも１つのコンポーネントと、
前記複数の信号を受信するように構成可能な少なくとも１つのコンポーネントと、
を備えており、前記受信するように構成可能な少なくとも１つのコンポーネントが、
順ストローブ・サンプリング・クロックを位置合わせして、サンプリング精度を高めるように構成可能な順ストローブ・クロック再現回路と、
サンプリング精度を高めるようにデータ・ビット・サンプリング・クロックを位置合わせし、前記受信するように構成可能な少なくとも１つのコンポーネントの動作中に、前記データ・ビット・サンプリング・クロックが前記順ストローブ・サンプリング・クロックに追従するようにさせる、前記順ストローブ・クロック再現回路からの信号を受け取るように構成可能な少なくとも１つのデータ・ビット・クロック再現回路と、
を備えている、システム。
【請求項２】
請求項１記載のシステムにおいて、前記順ストローブ・クロック再現回路から受け取る前記信号は、順ストローブ・クロック・オフセットを備えており、前記順ストローブ・クロック・オフセットを中間データ・ビット・クロック・オフセットと結合して、データ・ビット・クロック・オフセットを発生する、システム。
【請求項３】
請求項１記載のシステムにおいて、前記少なくとも１つのデータ・ビット・クロック再現回路がアクティブである間の訓練段階において、データ・ビット・クロック・オフセットを発生することにより、前記データ・ビット・サンプリング・クロックを位置合わせし、前記データ・ビット・クロック・オフセットは、前記順ストローブ・クロック再現回路からの前記信号と結合した中間データ・ビット・クロック・オフセットを含み、前記信号は順ストローブ・クロック・オフセットを備えている、システム。
【請求項４】
請求項３記載のシステムにおいて、前記受信するように構成可能な少なくとも１つのコンポーネントの動作中、前記少なくとも１つのデータ・ビット・クロック再現回路はインアクティブであり、前記中間データ・ビット・クロック・オフセットは固定されており、前記データ・ビット・クロック・オフセットは前記順ストローブ・クロック・オフセットと共に変動する、システム。
【請求項５】
請求項１記載のシステムにおいて、
前記順ストローブ・クロック再現回路は、順ストローブ・クロック・オフセットの発生を含む、順ストローブ訓練段階の間に、前記順ストローブ・サンプリング・クロックを位置合わせし、
前記少なくとも１つのデータ・ビット・クロック再現回路は、前記順ストローブ・クロック再現回路がインアクティブになっているデータ・ビット訓練段階の間に、前記データ・ビット・サンプリング・クロックを位置合わせし、前記順ストローブ・クロックから受け取る前記信号は前記順ストローブ・オフセットであり、中間データ・クロック・オフセットと結合して、データ・ビット・クロック・オフセットを発生する、システム。
【請求項６】
請求項１記載のシステムにおいて、前記少なくとも１つのデータ・ビット・クロック再現回路は、前記複数のデータ・ビットの各々に１つのデータ・ビット・クロック再現回路を備えている、システム。
【請求項７】
請求項６記載のシステムにおいて、前記少なくとも１つのデータ・ビット・クロック再現回路は、それぞれのデータ・ビットおよび再現したデータ・クロック信号を受け取り、位相差を表す早／遅指示を出力する位相検出器を含む、システム。
【請求項８】
請求項７記載のシステムにおいて、前記少なくとも１つのデータ・ビット・クロック再現回路は、更に、前記早／遅指示を受け取り、中間データ・ビット・クロック・オフセットを出力する位相カウンタを含む、システム。
【請求項９】
請求項８記載のシステムにおいて、前記位相カウンタが前記早／遅指示を受け取る前に、該早／遅指示を所定数で分割する、システム。
【請求項１０】
請求項８記載のシステムにおいて、前記少なくとも１つのデータ・ビット・クロック再現回路は、更に、前記中間データ・ビット・クロック・オフセットを、前記順ストローブ・クロック再現回路から受け取った前記信号と加算する加算器を含み、前記信号は順ストローブ・クロック・オフセットを備えている、システム。
【請求項１１】
請求項１０記載のシステムにおいて、前記少なくとも１つのデータ・ビット・クロック再現回路は、更に、前記加算器の出力を受け取り、前記再現データ・クロック信号を発生するクロック位相遅延回路を含む、システム。
【請求項１２】
命令を格納したコンピュータ読み取り可能媒体であって、前記命令をシステムにおいて実行すると、当該システムにデータ転送方法を実施させ、該方法が、
サンプリング精度を高めるために用いられる順ストローブ・サンプリング・クロック・オフセットを決定するために、順ストローブ・クロック再現回路を訓練するステップと、
サンプリング精度を高めるために用いられるデータ・ビット・サンプリング・クロック・オフセットを決定するために、少なくとも１つのデータ・ビット再現回路を訓練するステップであって、前記データ・ビット・サンプリング・クロック・オフセットが、前記順ストローブ・サンプリング・クロック・オフセットと、中間データ・ビット・サンプリング・クロック・オフセットとを含む、ステップと、
を備えている、コンピュータ読み取り可能媒体。
【請求項１３】
請求項１２記載の媒体において、前記システムによって実施する方法は、更に、前記順ストローブ・クロック再現回路を訓練している間、前記順ストローブ・クロック再現回路をイネーブルし、前記データ・クロック再現回路をディスエーブルするステップを含む、媒体。
【請求項１４】
請求項１２記載の媒体において、前記システムによって実施する方法は、更に、前記データ・クロック再現回路を訓練している間、前記順ストローブ・クロック再現回路をディスエーブルし、前記データ・クロック再現回路をイネーブルするステップを備えている、媒体。
【請求項１５】
請求項１２記載の媒体において、前記システムによって実施する方法は、更に、前記データ・ビット・サンプリング・クロック・オフセットが、前記順ストローブ・サンプリング・クロック・オフセットを追従するように、システム動作の間、前記順ストローブ・クロック再現回路をイネーブルし、前記データ・クロック再現回路をディスエーブルするステップを備えている、媒体。
【請求項１６】
請求項１２記載の媒体において、前記システムによって実施する方法は、更に、
前記システムの動作の間、少なくとも１つのクロック再現イベントを検出するステップと、
少なくとも１つのデータ・ビット・クロック再現回路の訓練を繰り返すステップと、
を備えている、媒体。
【請求項１７】
請求項１６記載の媒体において、前記少なくとも１つのクロック再現イベントは、前記少なくとも１つのデータ・クロック再現回路の最後の訓練以来、所定の時間量が経過すること、
前記少なくとも１つのデータ・クロック再現回路を含むシステム・コンポーネントのアイドル状態、および
前記少なくとも１つのデータ・クロック再現回路を含むシステム・コンポーネントの低電力状態、
を含む、媒体。
【請求項１８】
システムにおけるデータ転送方法であって、
サンプリング精度を高めるために用いられる順ストローブ・サンプリング・クロック・オフセットを決定するために、順ストローブ・クロック再現回路を訓練するステップと、
サンプリング精度を高めるために用いられるデータ・ビット・サンプリング・クロック・オフセットを決定するために、少なくとも１つのデータ・ビット・クロック再現回路を訓練するステップであって、前記データ・ビット・サンプリング・クロック・オフセットが、前記順ストローブ・サンプリング・クロック・オフセットと、中間データ・ビット・サンプリング・クロック・オフセットとを含む、ステップと、
を備えている、方法。
【請求項１９】
請求項１８記載の方法であって、更に、前記順ストローブ・クロック再現回路を訓練している間、前記順ストローブ・クロック再現回路をイネーブルし、前記データ・クロック再現回路をディスエーブルするステップを含む、方法。
【請求項２０】
請求項１８記載の方法であって、更に、前記データ・クロック再現回路を訓練している間、前記順ストローブ・クロック再現回路をディスエーブルし、前記データ・クロック再現回路をイネーブルするステップを備えている、方法。
【請求項２１】
請求項１８記載の方法であって、更に、前記データ・ビット・サンプリング・クロック・オフセットが、前記順ストローブ・サンプリング・クロック・オフセットに追従するように、システム動作の間、前記順ストローブ・クロック再現回路をイネーブルし、前記データ・クロック再現回路をディスエーブルするステップを備えている、方法。
【請求項２２】
請求項１８記載の方法であって、更に、
前記システムの動作の間、少なくとも１つのクロック再現イベントを検出するステップと、
少なくとも１つのデータ・ビット・クロック再現回路の訓練を繰り返すステップと、
を備えている、方法。
【請求項２３】
請求項２２記載の方法において、前記少なくとも１つのクロック再現イベントは、前記少なくとも１つのデータ・クロック再現回路の最後の訓練以来、所定の時間量が経過すること、
前記少なくとも１つのデータ・クロック再現回路を含むシステム・コンポーネントのアイドル状態、および
前記少なくとも１つのデータ・クロック再現回路の低電力状態、
を含む、方法。
【請求項２４】
データ送信装置であって、
伝送媒体上でストローブ信号を送信するストローブ信号送信機と、
伝送媒体上で少なくとも１つのデータ信号を送信する少なくとも１つのデータ送信機であって、前記ストローブ信号をサンプリングするために、受信機ストローブ・サンプリング・クロックを位置合わせし、前記位置合わせした受信機ストローブ・サンプリング・クロックに追従するように、少なくとも１つの受信機データ・サンプリング・クロックを位置合わせする、少なくとも１つのデータ送信機と、
を備えている、データ送信装置。
【請求項２５】
請求項２４記載の装置において、前記伝送媒体上で前記ストローブ信号を連続的に送信する、装置。
【請求項２６】
請求項２５記載の装置において、前記連続的に送信するストローブ信号を論理高値と論理低値との間で切り換える、装置。
【請求項２７】
データ送信方法であって、
伝送媒体上でストローブ信号を送信するステップと、
伝送媒体上で少なくとも１つのデータ信号を送信するステップであって、前記送信ストローブ信号をサンプリングするストローブ・サンプリング・クロックを、前記ストローブ・サンプリング・クロックを位置合わせするために用いる調節値によって調節し、前記少なくとも１つのデータ信号をサンプリングする少なくとも１つのデータ・サンプリング・クロックを位置合わせするために、前記調節値を更に用いる、ステップと、
を備えている、データ送信方法。
【請求項２８】
請求項２７記載の方法において、前記ストローブ信号を送信するステップは、前記伝送媒体上で前記ストローブ信号を連続的に送信するステップを含む、方法。
【請求項２９】
請求項２８記載の方法において、前記ストローブ信号を連続的に送信するステップは、前記連続的に送信するストローブ信号を論理高値と論理低値との間で切り換えるステップを含む、方法。
【請求項３０】
データを受信する受信機であって、
順ストローブ・サンプリング・クロックを位置合わせするように構成可能な順ストローブ・クロック再現回路と、
データ・ビット・サンプリング・クロックを位置合わせし、前記順ストローブ・クロック再現回路から信号を受け取るように構成可能な少なくとも１つのデータ・ビット・クロック再現回路であって、動作の間前記順ストローブ・サンプリング・クロックを追従するように前記データ・ビット・サンプリング・クロックを構成する、少なくとも１つのデータ・ビット再現回路と、
を備えている、受信機。
【請求項３１】
請求項３０記載の受信機において、前記順ストローブ・クロック再現回路から受け取る前記信号は、順ストローブ・クロック・オフセットを備えており、前記順ストローブ・クロック・オフセットを中間データ・ビット・クロック・オフセットと結合して、データ・ビット・クロック・オフセットを発生する、受信機。
【請求項３２】
請求項３０記載の受信機において、前記少なくとも１つのデータ・ビット・クロック再現回路がアクティブである間の訓練段階において、データ・ビット・クロック・オフセットを発生することにより、前記データ・ビット・サンプリング・クロックを位置合わせし、前記データ・ビット・クロック・オフセットは、前記順ストローブ・クロック再現回路からの前記信号と結合した中間データ・ビット・クロック・オフセットを含み、前記信号は順ストローブ・クロック・オフセットを備えている、受信機。
【請求項３３】
請求項３２記載の受信機において、前記受信するように構成可能な少なくとも１つのコンポーネントの動作中、前記少なくとも１つのデータ・ビット・クロック再現回路はインアクティブであり、前記中間データ・ビット・クロック・オフセットは固定されており、前記データ・ビット・クロック・オフセットは前記順ストローブ・クロック・オフセットと共に変動する、受信機。
【請求項３４】
請求項３０記載の受信機において、
前記順ストローブ・クロック再現回路は、順ストローブ・クロック・オフセットの発生を含む、順ストローブ訓練段階の間に、前記順ストローブ・サンプリング・クロックを位置合わせし、
前記少なくとも１つのデータ・ビット・クロック再現回路は、前記順ストローブ・クロック再現回路がインアクティブになっているデータ・ビット訓練段階の間に、前記データ・ビット・サンプリング・クロックを位置合わせし、前記順ストローブ・クロックから受け取る前記信号は前記順ストローブ・オフセットであり、中間データ・クロック・オフセットと結合して、データ・ビット・クロック・オフセットを発生する、受信機。
【請求項３５】
請求項３０記載の受信機において、前記少なくとも１つのデータ・ビット・クロック再現回路は、前記複数のデータ・ビットの各々に１つのデータ・ビット・クロック再現回路を備えている、受信機。
【請求項３６】
請求項３５記載の受信機において、前記少なくとも１つのデータ・ビット・クロック再現回路は、それぞれのデータ・ビットおよび再現したデータ・クロック信号を受け取り、位相差を表す早／遅指示を出力する位相検出器を含む、受信機。
【請求項３７】
請求項３６記載の受信機において、前記少なくとも１つのデータ・ビット・クロック再現回路は、更に、前記早／遅指示を受け取り、中間データ・ビット・クロック・オフセットを出力する位相カウンタを含む、受信機。
【請求項３８】
請求項３７記載の受信機において、前記位相カウンタが前記早／遅指示を受け取る前に、該早／遅指示を所定数で分割する、受信機。
【請求項３９】
請求項３７記載の受信機において、前記少なくとも１つのデータ・ビット・クロック再現回路は、更に、前記中間データ・ビット・クロック・オフセットを、前記順ストローブ・クロック再現回路から受け取った前記信号と加算する加算器を含み、前記信号は順ストローブ・クロック・オフセットを備えている、受信機。
【請求項４０】
請求項３９記載の受信機において、前記少なくとも１つのデータ・ビット・クロック再現回路は、更に、前記加算器の出力を受け取り、前記再現データ・クロック信号を発生するクロック位相遅延回路を含む、受信機。
【請求項４１】
データの受信方法であって、
順ストローブの受信に応答して、順ストローブ・クロック再現回路が順ストローブ・サンプリング・クロックを位置合わせするステップと、
動作の間前記順ストローブ・サンプリング・クロックを追従するようにデータ・ビット・サンプリング・クロックを位置合わせするステップと、
を備えている、方法。
【請求項４２】
請求項４１記載の方法において、前記順ストローブ・クロック再現回路から受け取る前記信号は、順ストローブ・クロック・オフセットを備えており、前記順ストローブ・クロック・オフセットを中間データ・ビット・クロック・オフセットと結合して、データ・ビット・クロック・オフセットを発生する、方法。
【請求項４３】
請求項４１記載の方法において、前記少なくとも１つのデータ・ビット・クロック再現回路がアクティブである間の訓練段階において、データ・ビット・クロック・オフセットを発生することにより、前記データ・ビット・サンプリング・クロックを位置合わせし、前記データ・ビット・クロック・オフセットは、前記順ストローブ・クロック再現回路からの前記信号と結合した中間データ・ビット・クロック・オフセットを含み、前記信号は順ストローブ・クロック・オフセットを備えている、方法。
【請求項４４】
請求項４３記載の方法において、前記受信するように構成可能な少なくとも１つのコンポーネントの動作中、前記少なくとも１つのデータ・ビット・クロック再現回路はインアクティブであり、前記中間データ・ビット・クロック・オフセットは固定されており、前記データ・ビット・クロック・オフセットは前記順ストローブ・クロック・オフセットと共に変動する、方法。
【請求項４５】
請求項４１記載の方法において、
前記順ストローブ・クロック再現回路は、順ストローブ・クロック・オフセットの発生を含む、順ストローブ訓練段階の間に、前記順ストローブ・サンプリング・クロックを位置合わせし、
前記少なくとも１つのデータ・ビット・クロック再現回路は、前記順ストローブ・クロック再現回路がインアクティブになっているデータ・ビット訓練段階の間に、前記データ・ビット・サンプリング・クロックを位置合わせし、前記順ストローブ・クロックから受け取る前記信号は前記順ストローブ・オフセットであり、中間データ・クロック・オフセットと結合して、データ・ビット・クロック・オフセットを発生する、方法。
【請求項４６】
請求項４１記載の方法において、前記少なくとも１つのデータ・ビット・クロック再現回路は、前記複数のデータ・ビットの各々に１つのデータ・ビット・クロック再現回路を備えている、方法。
【請求項４７】
請求項４６記載の方法において、前記少なくとも１つのデータ・ビット・クロック再現回路は、それぞれのデータ・ビットおよび再現したデータ・クロック信号を受け取り、位相差を表す早／遅指示を出力する位相検出器を含む、方法。
【請求項４８】
請求項４７記載の方法において、前記少なくとも１つのデータ・ビット・クロック再現回路は、更に、前記早／遅指示を受け取り、中間データ・ビット・クロック・オフセットを出力する位相カウンタを含む、方法。
【請求項４９】
請求項４８記載の方法において、前記位相カウンタが前記早／遅指示を受け取る前に、該早／遅指示を所定数で分割する、方法。
【請求項５０】
請求項４８記載の方法において、前記少なくとも１つのデータ・ビット・クロック再現回路は、更に、前記中間データ・ビット・クロック・オフセットを、前記順ストローブ・クロック再現回路から受け取った前記信号と加算する加算器を含み、前記信号は順ストローブ・クロック・オフセットを備えている、方法。
【請求項５１】
請求項５０記載の方法において、前記少なくとも１つのデータ・ビット・クロック再現回路は、更に、前記加算器の出力を受け取り、前記再現データ・クロック信号を発生するクロック位相遅延回路を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピュータおよびその他のディジタル・システムにおけるデータ転送の分野に関するものである。
【背景技術】
【０００２】
コンピュータおよびその他のディジタル・システムが増々複雑になり能力が向上するに連れて、システム・コンポーネントまたはエレメント間においてデータ転送を改善する方法およびハードウェアも継続的に発展するのが通例である。転送するデータには、データを表す信号、コマンド、およびその他のあらゆる信号が含まれる。システム・コンポーネントまたはエレメントは、１つの集積回路（ＩＣ）または異なるＩＣ上に異なる機能ハードウェア・ブロックを含むことができる。異なるＩＣは、同じプリント回路ボード（ＰＣＢ）上にあっても、そうでなくてもよい。システム・コンポーネントは、通例、入力／出力（Ｉ／Ｏ）インターフェースを含むが、他のシステム・コンポーネントからのデータを受け取り、データを他のシステム・コンポーネントに送信するように特定的に設計されている。一般的に言うと、既存のＩ／Ｏインターフェースは、シリアルおよびパラレルの「リンク」に分類することができる。Ｉ／Ｏインターフェースの種類には関係なく、適正な動作のためには、システム・コンポーネント間で転送データの同期を取らなければならない。同期は、信号ジッタや信号スキューを含む、潜在的にエラーの原因となる様々な現象に対処するまたは補償することを含む。これらの現象には、コンポーネント・クロック間の差、ノイズを発生し転送信号の整合性に影響を及ぼすデータ経路の物理的属性が含まれる。現行のシリアルＩ／ＯおよびパラレルＩ／Ｏを処理する手法はこれらのデータ同期に関する問題に取り組んでいるが、限界がある。
【０００３】
典型的なシリアル・リンクは、データ・ストリームの中にクロック情報を埋め込み、受信機においてクロック再現方式を用いてこのクロック情報を抽出する。このような方式は、ライン毎閉ループ・タイミングとしても知られている。遷移密度を保証するには、通例８Ｂ／１０Ｂコードを用いて、データをエンコードする必要がある。この手法の欠点の１つに、帯域幅オーバーヘッドが余分にかかり、複雑度が高くなるために、性能が妨げられコストが上昇することがあげられる。
【０００４】
典型的なパラレル・リンクは、Ｎ個のデータ信号を１つのグループにして、これと共にクロック信号またはストローブを送る（例えば、Ｎは、ダブル・データ・レートのダイナミック・ランダム・アクセス・メモリ（ＤＤＲ  ＤＲＡＭ）では８とすればよい）。要求されるデータ・レートおよび多様さのレベルに応じて、以下の「ソース同期タイミング」(source-synchronous timing)方法の１つが用いられる。ストローブが送信機によって送られたデータに対して半ビット時間既にずらされている場合には、受信機は単にストローブを用いてデータを直接サンプリングする。またはストローブが送信機によって送られたデータの縁端と位置合わせされている場合、受信機は、データのグループ全体に対して同じ固定量だけストローブを遅延させて、名目上の中心においてデータ・アイ(data eye)をサンプリングする。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
２つのパラレル・リンク手法では、いずれにおいても、高データ・レートを達成するためには、トレース・インピーダンス(trace impedance)およびトレース長(trace length)が、データ・グループおよびストローブ全てにおいて厳密に一致していなければならない。これを軽減するために、各ビット受信機は、ストローブを異なる量だけ遅延させて、それ自体のクロックをそれ自体のデータの中心に置くことができる。これをビット毎ディスキュー(per-bit de-skew)と呼ぶこともある。この並列方式の欠点の１つに、ストローブ（通常回路ボード全域に送られ、データのグループに分散される）に雑音が多く、このためシステムのタイミングの余裕(budget)が減少する。加えて、受信機は単にストローブを使用するかまたは遅延させるだけであるので、ジッタをフィルタするのではなく、ジッタを付加することになる。実施態様によっては、ビットのグループではなく、データ・ビット毎にストローブを送信する場合もあるが、ピンの数が増大し、コストも上昇する。
【課題を解決するための手段】
【０００６】
ここでは、ビット・スキュー防止Ｉ／Ｏ方法およびシステムの実施形態について説明する。ビット・スキュー防止方法およびシステムについて説明する。一実施形態では、システム・コンポーネントが順ストローブ信号および多数のデータ・ビット信号を送信コンポーネントから受信する。受信コンポーネントは順ストローブ・サンプリング・クロックを位置合わせして、サンプリング精度を高めるように構成可能な順ストローム・クロック再現回路を含む。更に、受信コンポーネントは、サンプリング精度を高めるようにデータ・ビット・サンプリング・クロックを位置合わせし、システム動作の間、データ・ビット・サンプリング・クロックが順方向ストローブ・サンプリング・クロックに追従するようにさせる順ストローブ・クロック再現回路から信号を受信するように構成可能な少なくとも１つのデータ・ビット・クロック再現回路も含む。
【０００７】
実施形態は、ライン毎閉ループ・タイミングを用いるシリアル・リンクと同様のデータ・レートを達成するが、通例伴う複雑さやエンコードの帯域オーバーヘッドはない。一実施形態では、これらの利点は、既存のソース同期パラレル・リンクよりも性能が向上するが、現行のシリアル・リンクに伴う複雑さやオーバーヘッド（例えば、シリアル・データ・ストリームにおいてクロックをエンコードする結果）を含まない、インターフェースにおいて得られる。
【発明を実施するための最良の形態】
【０００８】
図１は、一実施形態によるシステム１００の部分のブロック図である。システム１００は、送信機１０４および受信機インターフェース１０２を含む。システム１００は、いずれのコンピュータ・システムまたはそのサブシステム、ディジタル・システム、コンポーネント間でデータを受け渡すコンポーネントまたはコンポーネントの組み合わせでもよい。コンポーネントは、集積回路上の回路ブロック、同じプリント回路ボード上の異なる集積回路、またはネットワークを通じて通信するコンポーネントでもよい。種々の実施形態では、コンポーネントは高速かつ高データ・レートで通信する。例えば、システム１００は、グラフィック処理を有するコンピュータ・システム、またはダブル・データ・レート（ＤＤＲ）ＤＲＡＭと通信するＩＤＥＯ・処理ユニットとすることができるが、実施形態はこれらに限定されるのではない。
【０００９】
送信機１０４の関連部分を示すが、ラッチまたはフリップ・フロップ１０６（０）〜１０６（Ｎ−１）、および連動する出力バッファを含む。一実施形態では、送信機１０４は、ストローブ信号、またはデータ・ビットＤＱ（０）〜ＤＱ（Ｎ−１）に付随する順クロック（ＤＱＳと呼ぶ）を送信する。データ・ビットおよび順ストローブを伝送媒体１０７上で送信する。伝送媒体１０７は、種々の実施形態において、ケーブル、ＰＣＢトレース、またはその他の周知の伝送媒体の内の１つ以上とすることができる。データ・ビットＤＱは、送信機１０４と、受信機インターフェース１０２を含む受信コンポーネントとの間で行われる通信に応じて送信される。対照的に、順ストローブＤＱＳは、図示のように、交互論理値（１０１０１０．．．）として連続的に送信される。更に、送信機１０４は、送信位相ロック・ループ（ＴｘＰＬＬ）１０８も含む。これは周知の回路である。例えば、ＰＬＬは殆どの周波数合成装置において制御メカニズムとして用いられる。ＴｘＰＬＬ１０８は、周知のように動作する。
【００１０】
受信機インターフェース１０２は、周知のように動作する受信ＰＬＬ（ＲｘＰＬＬ）１１０を含む。ＴｘＰＬＬ１０８およびＲｘＰＬＬ１１０は、双方とも、基準クロック信号ＲｅｆＣｌｋ１０９を受信する。ＴｘＰＬＬ１０８の出力は、ラッチ１０６のクロック信号を供給する。ＲｘＰＬＬ１１０の出力は、データ・ビットＤＱの各々、および順ストローブ信号ＤＱＳに合わせて、クロック位相遅延回路１２０に入力する。これについては以下で更に詳しく説明する。
【００１１】
順ストローブ信号ＤＱＳは、受信機インターフェース１０２のクロック再現回路１１２（Ｓ）が受け取る。また、受信機インターフェース１０２は、データ・ビットＤＱ毎に別個のクロック再現回路１１３を含む（ＤＱ（０）にはクロック再現回路１１３（０）、ＤＱ（１）にはクロック再現回路１１３（１）等）。
【００１２】
ストローブおよびデータ信号を含む受信信号が受信機インターフェース１０２によって正しくサンプリングされる確証を得るのに役立てるために、受信信号を最適にサンプリングするように、サンプリング・クロック信号を位置合わせする。例えば、一実施形態では、受信データの有効枠（データ・アイとも呼ぶ）の中心近くにおいてサンプリングするように、サンプリング・クロック信号を位置合わせする。これによって、設定および保持時間が最大となり、サンプリング・エラーの確率が低下する。順ストローブ信号およびデータ・ビットＤＱの縁端を位置合わせして送信する。受信機インターフェース１０２におけるクロック再現回路１１２および１１３の機能の１つは、受け取ったＲｘＰＬＬ１１０の出力信号の位相を調節して、サンプリング点がデータ・アイの中心付近にくるようにすることである。別の実施形態では、受け取ったＲｘＰＬＬ１１０の出力信号の位相は、システム実施形態の設計に相応しくサンプリング精度を向上させるために、別の判断基準にしたがって調節または位置合わせすることもできる。
【００１３】
クロック再現回路１１２（Ｓ）を参照すると、位相検出器１１４が順ストローブＤＱＳを受け取る。位相検出器１１４は、例えば、比較器のような既知の回路であり、受け取った信号の位相をサンプリング・クロック信号の位相と比較して、サンプリング・クロック信号に対して早いかまたは遅いか判定を行う。以下で更に説明するが、サンプリング・クロック信号は、クロック位相遅延回路１２０によって、受け取った信号に対するその位相関係を調節して順ストローブＤＱＳの中心と位置合わせした後における、ＲｘＰＬＬ１１０の出力である。位相検出器１１４の出力は、クロック・サイクル毎の早／遅の指示となる。早／遅指示はディバイダ１１６に入力される。ディバイダ１１６は、検出した早／遅指示の数をある比率で減少させるように調節可能である。ディバイダ１１６の出力は、調節後の早／遅指示数であり、位相カウンタ１１８が受け取る。早／遅指示の数を調節するのは、ＲｘＰＰＬ１１０の出力の位相を調節することにより、早または遅の指示毎に反応することが望ましくない場合があるからである。例えば、各早／遅指示に反応してＲｘＰＰＬ１１０の出力の位相を調節すると、クロックのディザが発生する虞れがある。したがって、早／遅指示をある数、例えば、３２で分割して、ＲｘＰＬＬ１００の出力の位相を、３２回指示がある毎に移動させる。
【００１４】
位相カウンタ１１８の出力は、信号ＤＱＳＰＣであり、クロック位相遅延回路１２０に入力される。クロック位相遅延回路１２０は、ＲｘＰＬＬ１１０の出力の遅延を調節して、ＲｘＰＬＬ１１０の出力をＤＱＳの中心に置く。一実施形態では、クロック位相遅延回路１２０は位相補間器であるが、実施形態はこれに限定されるのではない。クロック位相遅延回路１２０は、再現した順クロック信号ＤＱＳｃｌｋを出力し、位相検出回路１１４に帰還させる。本実施形態では、ＤＱＳｒｃｌｋが受け取ったｄＤＱＳ信号の中心にくるまで調節し、設定／保持時間枠を最大にする。このように、クロック再現回路１１２（Ｓ）がイネーブル状態即ちアクティブである間に、ＤＱＳｒｃｌｋと受け取ったＤＱＳ信号とを比較して、連続的に調節する。
【００１５】
一実施形態によれば、初期「訓練」段階においてクロック再現回路１１２（Ｓ）を作動させて、再現された順クロック信号ＤＱＳｒｃｌｋをＤＱＳ（受け取ったストローブ信号）のデータ・アイの中心に位置付けるのに必要な、しかるべき数の遅延の間回路１１２（Ｓ）を訓練する。この遅延の数は、ＤＱＳＰＣ信号によって表される。一端クロック再現回路１１２（Ｓ）を訓練し終えて、ＤＱＳＰＣ信号が得られたなら、ディバイダ回路１１６に入力されるＤＱＳフリーズ信号によって、クロック再現回路１１２（Ｓ）をディスエーブルする。ＤＱＳフリーズ信号は、ＤＱＳＰＣ信号を安定した値に維持するという作用を有する。
【００１６】
受信機インターフェース１０２は、更に、データ・ビットＤＱ毎に、データ・ビット・クロック再現回路１１３（０）、１１３（１）等、１１３（Ｎ−１）までを含む。一実施形態では、データ・ビット・クロック再現回路１１３は、共通のＤＱフリーズ信号によって、クロック再現回路１１２（Ｓ）の訓練段階の間は、ディスエーブルされている。クロック再現回路１１２（Ｓ）を訓練しディスエーブルした後に、データ・クロック再現回路の訓練段階の間クロック再現回路１１３をイネーブルする。データ・クロック再現回路の訓練段階では、データ・クロック再現回路１１３の各々が、ＲｘＰＬＬ１１０の出力とそれぞれの受信データ信号のデータ・アイとの間におけるあらゆる位相差を検出するように動作する。一実施形態では、ストローブ・クロック再現回路１１２（Ｓ）の訓練段階において確定する位相調節は、ＤＱＳＰＣ信号によって表され、各クロック再現回路１１３によって決定される位相調節値に加算される。
【００１７】
クロック再現回路１３３（０）を参照すると、位相検出回路１１４がデータ信号ＤＱ（０）を受け取る。クロック再現回路１１２（Ｓ）を参照しながら説明したように、位相検出回路１１４の出力は、調節可能なディバイダ回路１１６が受け取る。ディバイダ回路１１６の出力は、位相カウンタ１１８によって受け取られ、位相カウンタ１１８は信号ＤＱＰＣ（０）を加算器１２２に出力する。また、加算器１２２はＤＱＳＰＣ信号もストローブ・クロック再現回路１１２（Ｓ）から受け取り、受け取った信号を加算して、位相遅延回路１２０への入力を発生する。ＤＱＰＣ信号は、中間クロック・オフセットであり、ＤＱＳＰＣクロック・オフセットに加算されて、データ・クロック・オフセット信号を発生する。データ・クロック・オフセット信号は、クロック位相遅延回路１２０に入力される。加算器１２２からクロック位相遅延回路１２０への入力は、ＲｘＰＬＬ１１０の出力を遅延させるべき量を示す。クロック位相遅延回路１２０の出力は、データ・ビットＤＱ（０）またはＤＱｒｃｌｋ（０）に対する再現クロック信号である。
【００１８】
データ・クロック再現回路１１３の各々は、同様の訓練段階を経て、ＤＱＰＣ信号およびＤＱｒｃｌｋ信号に到達する。異なるクロック再現回路１１３の訓練段階は、同時にまたは異なる時点に行うことができる。データ・クロック再現回路１１３の全てを訓練したなら、ＤＱフリーズ信号によってこれらを全てディスエーブルする。データ・クロック再現回路１１３をディスエーブルすることによって、それぞれの回路１１３のＤＱＰＣ信号が変化するのを防止する。
【００１９】
通常のシステム動作の間、ストローブ・クロック再現回路１１２（Ｓ）をもう一度イネーブルし、受信機インターフェース１０２を内蔵するコンポーネントが動作状態にある間、自由に作動させる。つまり、回路１１２（Ｓ）は、受け取った順ストローブ（ＤＱＳ）の中心にＤＱＳｒｃｌｋを保持するために、必要に応じてＤＱＳＰＣを調節する。一方、データ・クロック再現回路は、通常のシステム動作の間、ディスエーブルされたままとなっている。しかしながら、データ・クロック再現回路の各々がＤＱＳＰＣを受け取るので、データ・ビット（ＤＱ（０）からＤＱ（Ｎ−１）まで）の各々を駆動する(clock)信号の位相調節またはオフセットを調節して、いずれのＤＱＰＳＣ変化にも追従する。このように、データは順ストローブに「追従する」。即ち、これらそれぞれのサンプリング・クロックが一緒に移動するので、データおよび順ストローブは一緒に移動する。各データ信号の順ストローブに対する関係（または各データ信号のそれぞれのサンプリング・クロックと順ストローブとの間の関係）は訓練段階の間に確定し、これらの各々が同様の環境変化を受けるのであれば、大きく変化することはないはずであるので、これは有効である。
【００２０】
図２は、本発明による図１のシステムが実行することができるビット・スキュー防止方法２００を示すフロー図である。システムは２０２において初期化する。初期化プロセスの一部として、２０４に示すように、順ストローブ・クロック再現回路をイネーブルし、データ・クロック再現回路をディスエーブルする。２０６において、ＤＱＳＰＣを確定するために、順ストローブ・クロック再現回路を作動させる。前述のように、ＤＱＳＰＣが確定されるのは、クロック位相遅延回路に順ストローブ・サンプリング・クロックＤＱＳｒｃｌｋを受け取った順ストローブ・データ・アイの中心に置かせるのに、ＤＱＳＰＣの値が適しているときである。一実施形態では、順ストローブ・サンプリング・クロックＤＱＳｒｃｌｋは、送信ＰＬＬ、ＲｘＰＬＬが受け取って遅延させて出力した基準クロックである。一実施形態では、順ストローブ・クロック再現回路を所定の時間量（例えば、１ミリ秒）だけ作動させる。この所定の時間量は、ＤＱＳＰＣを確定するのに十分となるように決定されている。他の実施形態では、別の回路（図示せず）がいつＤＱＳＰＣを確定するか決定する。
【００２１】
ＤＱＳＰＣを確定したなら、２０８に示すように、順ストローブ・クロック再現回路をディスエーブルし、データ・クロック再現回路をイネーブルする。２１０では、それぞれのＤＱＰＣを確定するために、データ・クロック再現回路を作動させる。図１を参照して既に説明したように、このデータ・クロック再現訓練段階の間に、ＤＱＳＰＣを各ＤＱＰＣ段階カウンタ出力に加算する。
【００２２】
ＤＱＰＣを確定したなら、２１２に示すように、順ストローブ・クロック再現回路を再度イネーブルし、データ・クロック再現回路をディスエーブルする。次いで、２１４において、通常のシステム動作に進む。
【００２３】
種々の実施形態では、通常動作中にクロック再現イベントが行われると、１つ以上のクロック再現回路がシステム動作中における他の訓練段階を完了することがある。例えば、一実施形態では、１つ以上のＤＱＰＣ値が所定数のクロック・サイクル（例えば、１０００サイクル）の間変化しなかった場合、２０８において開始した訓練プロセスを繰り返す。別の実施形態では、受信機インターフェース１０２を内蔵するシステム・コンポーネントはアイドル期間または電力節約期間に入り、その間このコンポーネントは「有用な」作業を行わない。このような実施形態では、アイドル期間もクロック再現イベントである。このようなコンポーネントの一例は、ダブル・データ・レート・ダイナミック・ランダム・アクセス・メモリ（ＤＤＲ  ＤＲＡＭ）であり、これのリフレッシュ・サイクルをクロック再現イベントとして用いることができる。
【００２４】
種々の実施形態では、前述の回路の制御を上位レベルのシステムプロトコルによって実行する。この回路の挙動の一部は、特定のコンポーネントに対して指定することができ、コンポーネントのユーザがプロトコルを通じて回路の挙動を好みに応じて調整することができる。指定する挙動の例には、ディバイダ回路の値、クロック再現回路訓練を行う所定の時間量、そして起こり得るイベントの内どれをクロック再現イベントとするかが含まれる。
【００２５】
ここに開示するビット・スキュー防止Ｉ／Ｏ方法およびシステムの実施形態は、複数のデータ・ビットと、複数のデータ・ビットに付随する順ストローブとを送信するように構成可能な少なくとも１つのコンポーネントと、複数の信号を受信するように構成可能な少なくとも１つのコンポーネントとを備えているシステムを含む。一実施形態では、受信するように構成可能な少なくとも１つのコンポーネントは、順ストローブ・サンプリング・クロックを位置合わせして、サンプリング精度を高めるように構成可能な順ストローブ・クロック再現回路と、サンプリング精度を高めるようにデータ・ビット・サンプリング・クロックを位置合わせし、受信するように構成可能な少なくとも１つのコンポーネントの動作中に、データ・ビット・サンプリング・クロックが順ストローブ・サンプリング・クロックに追従するようにさせる、順ストローブ・クロック再現回路からの信号を受け取るように構成可能な少なくとも１つのデータ・ビット・クロック再現回路と、を備えている。
【００２６】
一実施形態では、順ストローブ・クロック再現回路から受け取る信号は、順ストローブ・クロック・オフセットを備えており、順ストローブ・クロック・オフセットを中間データ・ビット・クロック・オフセットと結合して、データ・ビット・クロック・オフセットを発生する。
【００２７】
一実施形態では、少なくとも１つのデータ・ビット・クロック再現回路がアクティブである訓練段階において、データ・ビット・クロック・オフセットを発生することにより、データ・ビット・サンプリング・クロックを位置合わせし、データ・ビット・クロック・オフセットは、順ストローブ・クロック再現回路からの信号と結合した中間データ・ビット・クロック・オフセットを含み、信号は順ストローブ・クロック・オフセットを備えている。
【００２８】
一実施形態では、受信するように構成可能な少なくとも１つのコンポーネントの動作中、少なくとも１つのデータ・ビット・クロック再現回路はインアクティブであり、中間データ・ビット・クロック・オフセットは固定されており、データ・ビット・クロック・オフセットは順ストローブ・クロック・オフセットと共に変動する。
【００２９】
一実施形態では、順ストローブ・クロック再現回路は、順ストローブ・クロック・オフセットの発生を含む、順ストローブ訓練段階の間に、前記順ストローブ・サンプリング・クロックを位置合わせし、少なくとも１つのデータ・ビット・クロック再現回路は、順ストローブ・クロック再現回路がインアクティブになっているデータ・ビット訓練段階の間に、データ・ビット・サンプリング・クロックを位置合わせし、順ストローブ・クロックから受け取る信号は順ストローブ・オフセットであり、中間データ・クロック・オフセットと結合して、データ・ビット・クロック・オフセットを発生する。
【００３０】
一実施形態では、少なくとも１つのデータ・ビット・クロック再現回路は、複数のデータ・ビットの各々に１つのデータ・ビット・クロック再現回路を備えている。
一実施形態では、少なくとも１つのデータ・ビット・クロック再現回路は、それぞれのデータ・ビットおよび再現したデータ・クロック信号を受け取り、位相差を表す早／遅指示を出力する位相検出器を含む。
【００３１】
一実施形態では、少なくとも１つのデータ・ビット・クロック再現回路は、更に、早／遅指示を受け取り、中間データ・ビット・クロック・オフセットを出力する位相カウンタを含む。
【００３２】
一実施形態では、位相カウンタが早／遅指示を受け取る前に、早／遅指示を所定数で分割する。
一実施形態では、少なくとも１つのデータ・ビット・クロック再現回路は、更に、中間データ・ビット・クロック・オフセットを、順ストローブ・クロック再現回路から受け取った信号と加算する加算器を含み、信号は順ストローブ・クロック・オフセットを備えている。
【００３３】
一実施形態では、少なくとも１つのデータ・ビット・クロック再現回路は、更に、加算器の出力を受け取り、再現データ・クロック信号を発生するクロック位相遅延回路を含む。
【００３４】
実施形態は、更に、命令を格納したコンピュータ読み取り可能媒体を含み、命令をシステムにおいて実行すると、当該システムにデータ転送方法を実施させ、この方法は、サンプリング精度を高めるために用いられる順ストローブ・サンプリング・クロック・オフセットを決定するために、順ストローブ・クロック再現回路を訓練するステップと、サンプリング精度を高めるために用いられるデータ・ビット・サンプリング・クロック・オフセットを決定するために、少なくとも１つのデータ・ビット再現回路を訓練するステップであって、データ・ビット・サンプリング・クロック・オフセットが、順ストローブ・サンプリング・クロック・オフセットと、中間データ・ビット・サンプリング・クロック・オフセットとを含む、ステップとを備えている。
【００３５】
一実施形態では、前述のシステムによって実施する方法は、更に、順ストローブ・クロック再現回路を訓練している間、順ストローブ・クロック再現回路をイネーブルし、データ・クロック再現回路をディスエーブルするステップを含む。
【００３６】
一実施形態では、前述のシステムによって実施する方法は、更に、データ・クロック再現回路を訓練している間、順ストローブ・クロック再現回路をディスエーブルし、データ・クロック再現回路をイネーブルするステップを備えている。
【００３７】
一実施形態では、前述のシステムによって実施する方法は、更に、データ・ビット・サンプリング・クロック・オフセットが、順ストローブ・サンプリング・クロック・オフセットを追従するように、システム動作の間、順ストローブ・クロック再現回路をイネーブルし、データ・クロック再現回路をディスエーブルするステップを備えている。
【００３８】
一実施形態では、前述のシステムによって実施する方法は、更に、システムの動作の間、少なくとも１つのクロック再現イベントを検出するステップと、少なくとも１つのデータ・ビット・クロック再現回路の訓練を繰り返すステップとを備えている。
【００３９】
一実施形態では、少なくとも１つのクロック再現イベントは、少なくとも１つのデータ・クロック再現回路の最後の訓練以来、所定の時間量が経過すること、少なくとも１つのデータ・クロック再現回路を含むシステム・コンポーネントのアイドル状態、および少なくとも１つのデータ・クロック再現回路を含むシステム・コンポーネントの低電力状態を含む。
【００４０】
実施形態は、更に、システムにおけるデータ転送方法を含み、この方法は、サンプリング精度を高めるために用いられる順ストローブ・サンプリング・クロック・オフセットを決定するために、順ストローブ・クロック再現回路を訓練するステップと、サンプリング精度を高めるために用いられるデータ・ビット・サンプリング・クロック・オフセットを決定するために、少なくとも１つのデータ・ビット再現回路を訓練するステップであって、データ・ビット・サンプリング・クロック・オフセットが、順ストローブ・サンプリング・クロック・オフセットと、中間データ・ビット・サンプリング・クロック・オフセットとを含む、ステップとを備えている。
【００４１】
一実施形態は、順ストローブ・クロック再現回路を訓練している間、順ストローブ・クロック再現回路をイネーブルし、データ・クロック再現回路をディスエーブルするステップを含む。
【００４２】
一実施形態は、データ・クロック再現回路を訓練している間、順ストローブ・クロック再現回路をディスエーブルし、データ・クロック再現回路をイネーブルするステップを含む。
【００４３】
一実施形態は、更に、データ・ビット・サンプリング・クロック・オフセットが、順ストローブ・サンプリング・クロック・オフセットに追従するように、システム動作の間、順ストローブ・クロック再現回路をイネーブルし、データ・クロック再現回路をディスエーブルするステップを含む。
【００４４】
一実施形態は、システムの動作の間、少なくとも１つのクロック再現イベントを検出するステップと、少なくとも１つのデータ・ビット・クロック再現回路の訓練を繰り返すステップとを含む。
【００４５】
一実施形態では、少なくとも１つのクロック再現イベントは、少なくとも１つのデータ・クロック再現回路の最後の訓練以来、所定の時間量が経過すること、少なくとも１つのデータ・クロック再現回路を含むシステム・コンポーネントのアイドル状態、および少なくとも１つのデータ・クロック再現回路を含むシステム・コンポーネントの低電力状態を含む。
【００４６】
更に、実施形態はデータ送信装置を含み、伝送媒体上でストローブ信号を送信するストローブ信号送信機と、伝送媒体上で少なくとも１つのデータ信号を送信する少なくとも１つのデータ送信機であって、ストローブ信号をサンプリングするために、受信機ストローブ・サンプリング・クロックを位置合わせし、位置合わせした受信機ストローブ・サンプリング・クロックに追従するように、少なくとも１つの受信機データ・サンプリング・クロックを位置合わせする、少なくとも１つのデータ送信機とを備えている。
【００４７】
一実施形態では、伝送媒体上でストローブ信号を連続的に送信する。
一実施形態では、連続的に送信するストローブ信号を論理高値と論理低値との間で切り換える。
【００４８】
更に、実施形態はデータ送信方法を含み、伝送媒体上でストローブ信号を送信するステップと、伝送媒体上で少なくとも１つのデータ信号を送信するステップであって、送信ストローブ信号をサンプリングするストローブ・サンプリング・クロックを、ストローブ・サンプリング・クロックを位置合わせするために用いる調節値によって調節し、少なくとも１つのデータ信号をサンプリングする少なくとも１つのデータ・サンプリング・クロックを位置合わせするために、調節値を更に用いる、ステップとを備えている。
【００４９】
一実施形態では、ストローブ信号を送信するステップは、伝送媒体上でストローブ信号を連続的に送信するステップを含む。
一実施形態では、ストローブ信号を連続的に送信するステップは、連続的に送信するストローブ信号を論理高値と論理低値との間で切り換えるステップを含む。
【００５０】
更に、実施形態はデータを受信する受信機を含み、順ストローブ・サンプリング・クロックを位置合わせするように構成可能な順ストローブ・クロック再現回路と、データ・ビット・サンプリング・クロックを位置合わせし、順ストローブ・クロック再現回路から信号を受け取るように構成可能な少なくとも１つのデータ・ビット・クロック再現回路であって、動作の間順ストローブ・サンプリング・クロックに追従するようにデータ・ビット・サンプリング・クロックを構成する、少なくとも１つのデータ・ビット再現回路とを備えている。
【００５１】
一実施形態では、順ストローブ・クロック再現回路から受け取る信号は、順ストローブ・クロック・オフセットを備えており、順ストローブ・クロック・オフセットを中間データ・ビット・クロック・オフセットと結合して、データ・ビット・クロック・オフセットを発生する。
【００５２】
一実施形態では、少なくとも１つのデータ・ビット・クロック再現回路がアクティブである訓練段階において、データ・ビット・クロック・オフセットを発生することにより、データ・ビット・サンプリング・クロックを位置合わせし、データ・ビット・クロック・オフセットは、順ストローブ・クロック再現回路からの信号と結合した中間データ・ビット・クロック・オフセットを含み、信号は順ストローブ・クロック・オフセットを備えている。
【００５３】
一実施形態では、受信するように構成可能な少なくとも１つのコンポーネントの動作中、少なくとも１つのデータ・ビット・クロック再現回路はインアクティブであり、中間データ・ビット・クロック・オフセットは固定されており、データ・ビット・クロック・オフセットは順ストローブ・クロック・オフセットと共に変動する。
【００５４】
一実施形態では、順ストローブ・クロック再現回路は、順ストローブ・クロック・オフセットの発生を含む、順ストローブ訓練段階の間に、順ストローブ・サンプリング・クロックを位置合わせし、少なくとも１つのデータ・ビット・クロック再現回路は、順ストローブ・クロック再現回路がインアクティブになっているデータ・ビット訓練段階の間に、データ・ビット・サンプリング・クロックを位置合わせし、順ストローブ・クロックから受け取る信号は順ストローブ・オフセットであり、中間データ・クロック・オフセットと結合して、データ・ビット・クロック・オフセットを発生する。
【００５５】
一実施形態では、少なくとも１つのデータ・ビット・クロック再現回路は、複数のデータ・ビットの各々に１つのデータ・ビット・クロック再現回路を備えている。
一実施形態では、少なくとも１つのデータ・ビット・クロック再現回路は、それぞれのデータ・ビットおよび再現したデータ・クロック信号を受け取り、位相差を表す早／遅指示を出力する位相検出器を含む。
【００５６】
一実施形態では、少なくとも１つのデータ・ビット・クロック再現回路は、更に、早／遅指示を受け取り、中間データ・ビット・クロック・オフセットを出力する位相カウンタを含む。
【００５７】
一実施形態では、位相カウンタが早／遅指示を受け取る前に、早／遅指示を所定数で分割する。
一実施形態では、少なくとも１つのデータ・ビット・クロック再現回路は、更に、中間データ・ビット・クロック・オフセットを、順ストローブ・クロック再現回路から受け取った信号と加算する加算器を含み、信号は順ストローブ・クロック・オフセットを備えている。
【００５８】
一実施形態では、少なくとも１つのデータ・ビット・クロック再現回路は、更に、加算器の出力を受け取り、再現データ・クロック信号を発生するクロック位相遅延回路を含む。
【００５９】
更に、実施形態は、データの受信方法を含み、順ストローブの受信に応答して、順ストローブ再現回路が順ストローブ・サンプリング・クロックを位置合わせするステップと、動作の間順ストローブ・サンプリング・クロックを追従するようにデータ・ビット・サンプリング・クロックを位置合わせするステップとを備えている。
【００６０】
一実施形態では、順ストローブ・クロック再現回路から受け取る信号は、順ストローブ・クロック・オフセットを備えており、順ストローブ・クロック・オフセットを中間データ・ビット・クロック・オフセットと結合して、データ・ビット・クロック・オフセットを発生する。
【００６１】
一実施形態では、少なくとも１つのデータ・ビット・クロック再現回路がアクティブである訓練段階において、データ・ビット・クロック・オフセットを発生することにより、データ・ビット・サンプリング・クロックを位置合わせし、データ・ビット・クロック・オフセットは、順ストローブ・クロック再現回路からの信号と結合した中間データ・ビット・クロック・オフセットを含み、信号は順ストローブ・クロック・オフセットを備えている。
【００６２】
一実施形態では、受信するように構成可能な少なくとも１つのコンポーネントの動作中、少なくとも１つのデータ・ビット・クロック再現回路はインアクティブであり、中間データ・ビット・クロック・オフセットは固定されており、データ・ビット・クロック・オフセットは順ストローブ・クロック・オフセットと共に変動する。
【００６３】
一実施形態では、順ストローブ・クロック再現回路は、順ストローブ・クロック・オフセットの発生を含む、順ストローブ訓練段階の間に、順ストローブ・サンプリング・クロックを位置合わせし、少なくとも１つのデータ・ビット・クロック再現回路は、順ストローブ・クロック再現回路がインアクティブになっているデータ・ビット訓練段階の間に、データ・ビット・サンプリング・クロックを位置合わせし、順ストローブ・クロックから受け取る信号は順ストローブ・オフセットであり、中間データ・クロック・オフセットと結合して、データ・ビット・クロック・オフセットを発生する。
【００６４】
一実施形態では、少なくとも１つのデータ・ビット・クロック再現回路は、複数のデータ・ビットの各々に１つのデータ・ビット・クロック再現回路を備えている。
一実施形態では、少なくとも１つのデータ・ビット・クロック再現回路は、それぞれのデータ・ビットおよび再現したデータ・クロック信号を受け取り、位相差を表す早／遅指示を出力する位相検出器を含む。
【００６５】
一実施形態では、少なくとも１つのデータ・ビット・クロック再現回路は、更に、早／遅指示を受け取り、中間データ・ビット・クロック・オフセットを出力する位相カウンタを含む。
【００６６】
一実施形態では、位相カウンタが早／遅指示を受け取る前に、早／遅指示を所定数で分割する。
一実施形態では、少なくとも１つのデータ・ビット・クロック再現回路は、更に、中間データ・ビット・クロック・オフセットを、順ストローブ・クロック再現回路から受け取った信号と加算する加算器を含み、信号は順ストローブ・クロック・オフセットを備えている。
【００６７】
一実施形態では、少なくとも１つのデータ・ビット・クロック再現回路は、更に、加算器の出力を受け取り、再現データ・クロック信号を発生するクロック位相遅延回路を含む。
【００６８】
ここに記載する本発明の態様は、種々の回路のいずれにでもプログラムされる機能性として実現することができ、これらの回路は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プログラマブル・アレイ・ロジック（ＰＡＬ）デバイス、電気的プログラム可能ロジックおよびメモリ装置、および標準的なセルに基づくデバイスのようなプログラマブル・ロジック・デバイス（ＰＬＤ）、ならびに特定用途集積回路（ＡＳＩＣ）および完全なカスタム集積回路を含むが、これらに限定されるのではない。本方法の態様を実現するためのその他の可能性には、メモリ（電気的消去可能プログラム可能リード・オンリ・メモリ（ＥＥＰＲＯＭ）のような）を有するマイクロコントローラ、埋め込み型マイクロプロセッサ、ファームウェア、ソフトウェア等が含まれる。更に、本発明の態様は、ソフトウェア・ベースの回路エミュレーション、ディスクリート・ロジック（連続および組み合わせ）、カスタム・デバイス、ファジイ（ニューラル）デバイス、量子デバイス、および上述のデバイスの種類のいずれのハイブリッドを有するマイクロプロセッサにおいても具体化することができる。勿論、基盤となるデバイス技術は、種々の構成素子の種類、例えば、相補金属酸化物半導体（ＣＭＯＳ）のような金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）技術、エミッタ結合ロジック（ＥＣＬ）のようなバイポーラ技術、ポリマ技術（例えば、シリコン共役ポリマおよび金属共役ポリマ−金属構造）、混合アナログおよびディジタルなどにおいて提供することができる。
【００６９】
文脈上特に必要であることが明らかでない限り、明細書および特許請求の範囲を通じて、「備える」、「備えている」等の言葉は、排他的または網羅的意味ではなく、包含的意味で解釈するものとする。即ち、「含むが、限定されない」という意味である。単数または複数を用いる単語も、それぞれ、複数および単数を含むものとする。加えて、「ここでは」、「以下では」、「先に」、「後に」という単語、および同様な意義の単語は、本願において用いられる場合、本願全体を指すのであり、本願のいずれの特定部分を指すのではないこととする。「または」という用語が２つ以上の項目のリストを引用して用いられる場合、この用語は当該用語の以下の解釈全てに該当するものとする。すなわち、リストにおける品目のいずれか、リストにおける品目の全て、およびリストにおける品目のあらゆる組み合わせである。
【００７０】
本発明の図示した実施形態に関する以上の説明は、それで全てであることも、開示した形態そのものに実施形態を限定することも意図していない。ここでは例示の目的のために、本発明の具体的な実施形態およびその例について記載したが、当業者には認められるように、記載した実施形態の範囲内で種々の同等な変更が可能である。ここで規定した本発明の教示は、前述のようなグラフィック処理またはビデオ処理またはＤＤＲ  ＤＲＡＭを含むシステムだけではなく、その他のシステムにも応用することができる。記載した種々の動作は、記載したのとは異なる、多種多様のアーキテクチャで実行し、分散することもできる。加えて、多くの構成についてここで説明したが、いずれも限定や排他を意図するのではない。
【００７１】
他の実施形態では、ここに記載したハードウェアおよびソフトウェア能力の一部または全てを、プリンタ、カメラ、テレビジョン、ハンドヘルド・デバイス、移動体電話機、またはその他の何らかのデバイスに内蔵してもよい。前述の種々の実施形態の要素や作用は、組み合わせると更に別の実施形態を設けることができる。以上の詳細な説明に鑑みれば、これらおよびその他の変更を開示したシステムに行うことができる。
【００７２】
一般に、以下の特許請求の範囲では、用いられる用語が、記載したシステムを、明細書および特許請求の範囲に開示されている特定の実施形態に限定すると解釈してはならず、特許請求の範囲の下で動作する全ての動作およびプロセスを含むように解釈してしかるべきである。したがって、記載したシステムは、開示に限定されるのではなく、代わりに、明記した方法の範囲は、特許請求の範囲によってその全体が決定されるものとする。
【００７３】
ビデオ処理方法および装置のある種の態様を、請求項の形態で提示することもできるが、本発明者は、本方法論の態様を、いずれの数の請求項の形態でも想定している。例えば、システムの一態様のみが、機械読み取り可能媒体に具体化したものとして明記されているが、他の態様も同様に機械読み取り可能媒体に具体化することもできる。したがって、本発明者は、本願を出願した後でも、更に別の請求項を追加し、記載したシステムおよび方法の別の態様に対する、このような更に別の請求項を追求する権利を保有するものとする。
【図面の簡単な説明】
【００７４】
【図１】図１は、一実施形態による受信機インターフェースを含むシステムの部分のブロック図である。
【図２】図２は、一実施形態にしたがって図１の回路によって実行する方法のフロー図である。
【図１】
2009503727.tif 000003
【図２】
2009503727.tif 000004
【国際調査報告】
2009503727.tif 000005
2009503727.tif 000006