(57)【要約】半導体デバイスは、第１領域（１０）および第２領域（２０）を有し、これら第１領域と第２領域との間にゲートトレンチ（５０）を形成し、このゲートトレンチには絶縁ゲートを設けて、ソース領域（４２）と共通ドレイン領域（４０）との間における導通を、第１本体領域（３４）および第２本体領域（３６）に分断した本体領域を介して制御する。第１領域と第２領域との間の絶縁分離は、単に第１，第２の本体領域（３４，３６）間にギャップ、例えば少なくとも１個のトレンチ（５０）またはドレイン領域の一部を設けることによって簡単に生ずることができる。
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【特許請求の範囲】
【請求項１】
互いに対向する第１主表面および第２主表面を有する半導体デバイスにおいて、
前記第１主表面に隣接する第１導電型の本体領域であって、第１領域に第１トランジスタ装置の一部を形成する第１本体領域、および第２領域に第トランジスタ装置の一部を形成する第２本体領域に分割した該本体領域と、
この本体領域から前記第主表面に向かって延在する、第１導電型とは逆の第２導電型のドレイン領域と、
前記第１主表面における、第２導電型の複数のソース領域と、
前記第１本体領域および第２本体領域に延在する複数個のゲートトレンチであって、前記ソース領域間で前記本体領域を経て前記ドレイン領域に至る、導通を制御する複数個の絶縁したゲートを有する該ゲートトレンチと、
前記第１本体領域と第２本体領域との間で前記本体領域を分断する少なくとも１個のギャップによって画定した第１本体領域と第２本体領域間の絶縁分離領域であって、前記第１領域と第２領域との間で、前記ソース領域または前記ドレイン領域または前記本体領域に、付加的に端縁ターミネーションを施すことなしに画定した、該絶縁分離領域と
を備えた、ことを特徴とする半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスにおいて、前記ゲートトレンチを、前記第１本体領域から前記絶縁分離領域を経て前記本体領域に連続的に延在させた、半導体デバイス。
【請求項３】
請求項１もしくは２に記載の半導体デバイスにおいて、メインＦＥＴである前記第１トランジスタ装置をメインＦＥＴとし、感知ＦＥＴである前記第２トランジスタ装置を感知ＦＥＴとした、半導体デバイス。
【請求項４】
請求項１から３のうちいずれか一項に記載の半導体デバイスにおいて、前記絶縁分離領域は、前記第１領域と第２領域との間の境界に沿って延在し、また前記第１主表面から前記本体領域を経て前記ドレイン領域に延在して前記本体領域を分断し、少なくとも１個のギャップを形成する少なくとも１個の分離トレンチ有するものとした、半導体デバイス。
【請求項５】
請求項４に記載の半導体デバイスにおいて、１〜２０μｍの範囲のピッチで、前記第１領域と第２領域との間の境界に沿って走る複数の分離トレンチを有するものとした、半導体デバイス。
【請求項６】
請求項４もしくは５に記載の半導体デバイスにおいて、前記第１領域と第２領域との間の領域に沿って互いに並置した少なくとも８個の分離トレンチを有するものとした、半導体デバイス。
【請求項７】
請求項１〜３のうちいずれか一項に記載の半導体デバイスにおいて、前記第１本体領域および第２本体領域を、ギャップを画定するよう前記第１主表面まで延びるドレイン領域の一部によって分断した、半導体デバイス。
【請求項８】
請求項７に記載の半導体デバイスにおいて、前記絶縁分離領域の幅を、前記第１主表面上で、幅が２．５〜８μｍの範囲とした、半導体デバイス。
【請求項９】
請求項１〜８のうちいずれか一項に記載の半導体デバイスにおいて、前記絶縁分離領域は、前記第１主表面における閉じたループ形状とし、このループが前記第２領域を包囲し、ループの外側には前記第１領域が存在する構成とした、半導体デバイス。
【請求項１０】
請求項１〜９のうちいずれか一項に記載の半導体デバイスにおいて、さらに、前記絶縁分離領域の上で前記第１主表面の上方に延在する絶縁電界板を備えた、半導体デバイス。
【請求項１１】
請求項１０に記載の半導体デバイスの使用方法において、前記絶縁電界板に電圧を加える、半導体デバイスの使用方法。
【請求項１２】
第１トランジスタ領域および第２トランジスタ領域を有する半導体デバイスを製造する方法において、
第１導電型とは逆の第２導電型であるドレイン領域の第１主表面上に第１導電型の本体領域を形成するステップであって、前記第１トランジスタ領域と第２トランジスタ領域との間で前記本体領域を分断する少なくとも１個のギャップを設けて絶縁分離領域を画定する該本体領域形成ステップと、
前記第１トランジスタ領域および第２トランジスタ領域双方で前記第１主表面上に第２導電型の複数個のソース領域を形成するステップと、
第１本体領域および第２本体領域に延在する複数個のゲートトレンチを形成するステップと、および
これらゲートトレンチに複数個の絶縁したゲートを充填するステップであって、前記ソース領域間で前記本体領域を経て前記ドレイン領域に至る、導通を制御するようにした、該絶縁ゲート充填ステップと、
を有し、
前記第１本体領域と前記第本体領域との間における前記絶縁分離領域は、前記第１本体領域と第２本体領域との間で前記本体領域を分断する少なくとも１個のギャップによって画定し、前記第１領域と第２領域との間で、前記ソース領域または前記ドレイン領域または前記本体領域に、付加的に端縁ターミネーションを施すことなしに画定する、半導体デバイスを製造する方法。
【請求項１３】
請求項１２に記載の方法において、前記ゲートトレンチは、前記第１本体領域から前記絶縁分離領域を経て前記第２本体領域に連続的に延在するよう形成した、方法。
【請求項１４】
請求項１２または１３に記載の方法において、前記本体領域に少なくとも１個のギャップを画定するステップは、前記第１トランジスタ領域と第２トランジスタ領域と間の境界に沿って延在し、また前記第１主平面から前記本体領域を経て前記ドレイン領域に延在して前記本体領域を分断し、少なくとも１個のギャップを形成する複数個の分離トレンチを形成するステップを有するものとした、方法。
【請求項１５】
請求項１２または１３に記載の方法において、前記本体領域に少なくとも１個のギャップを画定するステップは、前記第１トランジスタ領域における第１本体領域と前記第２トランジスタ領域における第２本体領域との間にギャップを残して前記本体領域に埋め込むステップを有するものとした、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の端子を有する半導体デバイス、とくに複数のソース端子および／または複数のゲートを有する半導体デバイスに関する。
【背景技術】
【０００２】
半導体電界効果トランジスタ（ＦＥＴｓ）は、とくに、パワー・アプリケーションに使用できる単体デバイスである。
【０００３】
複数のＦＥＴは多くの理由により、共通基板に設けることができる。これらＦＥＴは、互いに電気的に絶縁することを確実にするため、分断する必要があり、絶縁分離構体を使用することによりこのことを行う。このような構体は、多くの用途で使用することができる。
【０００４】
この構体に関しては、互いに完全に絶縁分離することは必ずしも重要ではない、共通ドレインデュアルデバイスとして既知の構体では、それぞれ個別のソースおよび個別のゲートを有する複数個のトランジスタに対して、共通ドレインを使用する。一般に、共通ドレインは導電性半導体基板に設ける。
【０００５】
しかし、これらのデバイスにおいてさえも、隣接したデバイス間の絶縁分離を必要とする。とくにこの絶縁分離は、デバイスのうちの１個に加わる負荷が短絡回路を生じても機能することが要求される。例えば、デバイスを１４Ｖのドレインと０Ｖのソースとの間で使用する場合、隣接デバイスのソース間ではデバイス絶縁には少なくとも１４Ｖ必要である。以下に説明するが、必要な絶縁量は用途に依存する。
【０００６】
そのような用途としては、メイントランジスタ部および電流感知部を有する電流感知トランジスタがあり、通常は個別のソースでゲート接点およびドレイン接点を共有する。メイン出力を使用して負荷を駆動し、また、電流感知部を使用して負荷電流の検出する。もし電流感知部とメイン部が、異なるサイズであることは別として、類似する場合、電流感知部の出力電流はメイン部からの出力電流に対して一定比率でなければならない。このように、これは出力電流の直接測定に使用できる。
【０００７】
電流感知トランジスタが意図したように動作するためには、電流感知電流はメイン電流出力の一定率であるべきで、ゲート電圧、ソース電圧または任意な他のトランジスタ電圧のようなパラメータはできる限り小さい変動にすべきである。
【０００８】
例えば負荷における短絡によって生ずる、想定外の電圧条件がメインＦＥＴおよび感知ＦＥＴのうち一方に発生しても、他方に予期しない電流を生じないようにすることが望ましい。
【０００９】
従来の手法はキアオ（Ｘｉａｏ）氏らによる非特許文献１に記載されている。この装置において、厚みのあるｐ＋型電界絶縁を、段階的遷移層と共に、メインＦＥＴと感知ＦＥＴとの間に設ける。しかし、この周辺部は製造が複雑である。
【非特許文献１】"Current sensing trench power MOSFET for automotive applications"ＡＰＥＣ ２００５（Twentieth annual applied power electronics conference and exposition）第７６６〜７７０頁
【００１０】
特許文献１（米国特許出願公開第２００３／０１４１５２２号）は、個別ソース感知機能を有するトランジスタを開示する。ある実施例においては、ソースメタライゼーションのようなｎ＋ソース・ドーパントを、ソース接点と感知接点との間における領域から省いている。しかし、メイントランジスタにおけるソース部と感知トランジスタにおけるソース部との間に直接的接続が存在しないが、このことは別として、メインデバイスと感知デバイスとの間にはなんら絶縁が存在しないとは分からない。したがって、特許文献１のトランジスタはトランジスタのうちの一方における予想外の電圧条件に対応することができないことは明らかである。
【特許文献１】米国特許出願公開第０３／０１４１５２２号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
したがって、良好な絶縁分離、メインＦＥＴと感知ＦＥＴとの間での一定比率電流および、製造の容易さを兼備した回路に対する要望がある。
【課題を解決するための手段】
【００１２】
本発明によれば、互いに対向する第１主表面および第２主表面を有する半導体デバイスを提供し、この半導体デバイスは、前記第１主表面に隣接する第１導電型の本体領域であって、第１領域に第１トランジスタ装置の一部を形成する第１本体領域、および第２領域に第トランジスタ装置の一部を形成する第２本体領域に分割した該本体領域と、この本体領域から前記第主表面に向かって延在する、第１導電型とは逆の第２導電型のドレイン領域と、前記第１主表面における、第２導電型の複数のソース領域と、前記第１本体領域および第２本体領域に延在する複数個のゲートトレンチであって、前記ソース領域間で前記本体領域を経て前記ドレイン領域に至る、導通を制御する複数個の絶縁したゲートを有する該ゲートトレンチと、前記第１本体領域と第２本体領域との間で前記本体領域を分断する少なくとも１個のギャップによって画定した第１本体領域と第２本体領域間の絶縁分離領域であって、前記第１領域と第２領域との間で、前記ソース領域または前記ドレイン領域または前記本体領域に、付加的に端縁ターミネーションを施すことなしに画定した、該絶縁分離領域とを備える。
【発明の効果】
【００１３】
この半導体デバイスによれば、２個のトランジスタ装置間、例えばメインＦＥＴと感知ＦＥＴとの間に絶縁分離をもたらすとともに、メインＦＥＴから導出するデバイス電流と感知ＦＥＴから導出するデバイス電流と間に一定電流比率を可能にする。本発明者は、充分な絶縁分離を、第１領域と第２領域との間でｐ型本体領域における簡単な分断によって得ることができることを確認した。本発明よりはるかに複雑なキアオ（Ｘｉａｏ）氏らによって提唱された従来の絶縁分離構体は不要である。
【００１４】
より簡単なレイアウトは、生産性を改善する。
【発明を実施するための最良の形態】
【００１５】
第１および第２のトランジスタ装置は、メインＦＥＴおよび感知ＦＥＴとすることができる。この構造は、低デバイス電流にまで極めて良好な感知比率の線形性をもたらすことができる。
【００１６】
実施形態において、絶縁分離領域は、第１領域と第２領域との間の境界に沿って延在し、主表面から本体領域を経てドレイン領域に至る、１個またはそれ以上の分離トレンチとすることができる。
【００１７】
ピッチが１〜２０μｍの範囲である複数の分離トレンチを設けることができる。
【００１８】
第１領域と第２領域との間の領域に沿って互いに並置した少なくとも８個の分離トレンチを有するものとすることができる。好適な実施形態においては、８〜２０本の分離トレンチを設けることができる。
【００１９】
他の実施形態においては、第１本体領域および第２本体領域は、第１主表面から本体領域を経てドレイン領域に至る第２導電型の絶縁分離領域によって分断する。
【００２０】
絶縁分離領域の幅は、第１主表面において、２．５〜８μｍ、好適には２．５〜５μｍの範囲とする。
【００２１】
絶縁分離領域は、第１主表面における閉じたループ形状とし、このループが第２領域を包囲し、ループの外側には第１領域が存在する構成とする。本発明の絶縁分離構造は、この構成の充分な絶縁分離を生ずる。
【００２２】
好適な実施形態においては、絶縁分離領域の上で前記第１主表面の上方に延在する絶縁電界板を備える。
【００２３】
一態様として、本発明は、絶縁電界（フィールド）板に電圧を加える上述のような半導体デバイスの使用に関する。好都合には、接地電圧（０Ｖ）を使用する。
【００２４】
他の態様として、本発明は、半導体デバイスを形成する方法にも関する。
本発明のより深い理解のために、単なる例示として、以下に本発明の実施例を添付図面につき説明する。
【実施例１】
【００２５】
図面は、模式的なものであり、縮尺通りではない。同一構成要素は、異なる図面においても同一参照符号を付与して示す。
図１〜３につき、図１の平面図、図２の詳細側断面図および図３の詳細平面図において、メインＦＥＴおよび感知ＦＥＴを有する半導体デバイスを説明する。
【００２６】
図１は第１領域１０および第２領域２０に分割した半導体デバイス２を示す。第１領域１０はメインＦＥＴであり、第２領域２０は感知ＦＥＴである。
【００２７】
ソース接点１２およびゲート接点１４は第１領域１０に設け、またソース接点２２とゲート接点２４を第２領域２０に設ける。ゲート接点１４，２４は互いに接続し、第１および第２の領域に加わる電圧同一になるようにする。
【００２８】
図２には、メインＦＥＴと感知ＦＥＴと間の境界における側断面図を示す。この図は、前面および後面それぞれにおける第１主表面４および第２主表面６を示す。共通ドレイン接点３０を、基板の後面（図２）、すなわち第１および第２の領域１０，２０双方に共通の第２主表面６上に設ける。図２は、さらに、第１および第２の領域１０，２０間の絶縁分離領域４４をより詳細に示す。
【００２９】
本体領域３２は、第１主表面４に設け、第１領域１０における第１本体領域３４と、第２領域２０における第２本体領域３６と、絶縁分離領域４４における絶縁分離本体領域３８に分割する。本体領域３２は、第１導電型（ｎ型またはｐ型）にドープした半導体である。分離トレンチ５２は絶縁分離本体領域３８に多くの中断部を形成する。
【００３０】
第１本体領域３４、第２本体領域３６および絶縁分離本体領域３８を形成するために、単独インプラント（埋設）があり、代案として、２インプラントを使用することもでき、これにより、第１および第２の本体領域３４，３６と絶縁分離本体領域３８とを、図示のように異なる厚さにすることができる。
【００３１】
図示の実施例において、図２，３に示すように、絶縁分離本体領域３８には複数個の分離トレンチ５２を形成し、これら分離トレンチ５２は第１および第２の領域間の境界に沿って形成する。この実施例においては、これらトレンチのピッチを、約２．５μｍとする。
【００３２】
ドレイン領域４０を本体領域３２の下側に設け、この実施例においては第２主表面６まで存在する。ドレイン領域４０は導電性であり、第１導電型とは逆の第２導電型にドープする。
【００３３】
第２導電型の複数のソース接点４２も同様に、第１主表面に設ける。これらは、メタライゼーションによってソース領域１２、２２に接続する（図示せず）。
【００３４】
ソース接点４２とドレイン領域４０との間における本体領域３２を経る導通は、図３に示すように、第１および第２の双方の領域において平行に延びる複数の絶縁したゲートトレンチ５０によって制御する。
【００３５】
ゲート接点１４，２４の個数はゲートトレンチ５０の個数に依存し得る。この実施例において、ゲートトレンチ５０およびゲートは連続しており、したがって、第１および第２領域内の双方におけるゲートには単独のゲート接点だけを設けることができるが、図示の実施例では個別のゲート接点１４，２４を使用する。
【００３６】
他の実施例では、分離トレンチ５２は、ゲートトレンチを分断することができる。この場合、個別のゲート接点１４，２４を使用する。
【００３７】
このデバイスは、本体領域３２を、例えば、ドレイン領域４０における埋め込みにより形成し、つぎに分離トレンチ５２を形成して本体領域を分断し、また同じステップにおいてゲートトレンチ５０を形成することによって形成することができる。これら分離トレンチ５２に絶縁体を充填し、またゲートトレンチ５０内に絶縁ゲートを形成する。このようにして、本発明によるデバイスは製造が簡単である。
【００３８】
感知ＦＥＴ電流の算定を、図４に示すように、図１〜３に示す４個の分離トレンチ５２にして、２．５μｍ，５μｍおよび１０μｍのピッチの各実施例に対して実施した。これにより、５〜６Ｖの降伏電圧が得られる、すなわち感知ＦＥＴ電流が最小であるということが分かる。
【００３９】
１４Vの降伏電圧は、約９または１０個の適度な個数の分離トレンチ５２で得られる。したがって、好ましい実施例は、絶縁分離本体領域３８に互いに並置される少なくとも８個の分離トレンチを有するものである。
【００４０】
図５は、同じ２．５μｍ，５μｍおよび１０μｍピッチの場合における同じソース−ドレイン電圧の関数とした電流を示す。２．５μｍピッチの場合、６０Ｖ以上の降伏電圧を得る。
【００４１】
この手法は、多くの利点を有する。第１に、この手法は、第１および第２の領域間に複雑な端縁ターミネーション（端縁終端）の必要性を回避できる。これは端縁ターミネーションが占有する大きな面積必要性をなくし、またより重要なことに、トポロジー（形状）変動（高さ変動）を回避し、メインＦＥＴと感知ＦＥT間の高い電気的マッチングを維持するのに役立つ。
【００４２】
分離トレンチ５２はゲートトレンチ５０と同一ステップ（工程）で形成できるので、この手法は余分なマスクが不要になる。
【００４３】
この簡単構成にもかかわらず、適切な絶縁分離が得られる。
【実施例２】
【００４４】
他の実施例を図６に示し、この場合、本体領域３２が、第１領域１０の第１本体領域３４と、第２領域２０の第２本体領域３６と間で本体領域３２おけるギャップ６０を有する。ギャップ内の半導体は、ドレイン領域４０と同一の第２導電型を有する。ギャップは、本体領域３２を形成するときの適切なマスクによって生成できる。とくに、本体領域３２は、埋め込みなしにギャップ６０を画定するマスクを使用して埋め込みステップで画定することができる。したがって、ドレイン領域４０を効果的に第１主表面４上に展開する。
【００４５】
第２導電型のギャップ６０を生成する代案的方法は、ギャップを形成するためのギャップ領域に第２導電型ドーパントのさらなる埋め込みステップを実行することである。
【００４６】
この実施例において、ゲートトレンチ５０およびこれらゲートトレンチにおける導電ゲートは、途切れなく連続的に第１領域から第２領域に延びて存在（延在）する。これは製造を簡素化し、メイントランジスタと感知トランジスタのゲートを相互接続する。代案として、このトレンチは絶縁分離領域において中断部を有することができる。
【００４７】
幅２．５μｍとした適度な寸法のギャップ６０は１４Ｖの必要とされる絶縁を行う。
【００４８】
この実施例において、テトラ−オルトケイ酸エチル（ＴＥＯＳ）の絶縁層５４を絶縁分離領域３８の上に設け、この絶縁層５４上に導電性電界（フィールド）板５６を設ける。この絶縁層は、６００ｎｍの厚さを有する。使用にあたり、導電性電界（フィールド）板を、０Ｖに維持する。他の実施例では、絶縁層５４および導電性電界（フィールド）板５６を省くことができる。
【００４９】
図７は、ギャップ幅の関数としてのメインデバイスの降伏電圧を示し、導電性電界（フィールド）板５６を０Ｖで使用したとき（曲線８０）、および導電性電界（フィールド）板なしのとき（曲線８２）を示す。この算定では、７．８３×１０１５ｃｍ−３の濃度にドープした深さ７μｍのｐ型本体領域３２とした。
【００５０】
必要ではないが、導電性電界（フィールド）板を使用することにより、一層高い降伏電圧となることが理解されるであろう。
【００５１】
メイントランジスタと感知トランジスタとの間における絶縁破壊電圧は、図７と同じ条件を用いて、ギャップの関数として算定した。この結果を図８に示す。
【００５２】
幅は２．５〜１０μｍの範囲、好ましくは２．５〜５μｍの範囲が適切であるとわかるであろう。
【実施例３】
【００５３】
図９は、本発明が感知ＦＥＴではなくデュアルＦＥＴに適用した、第３実施例を例示する。この場合、通常は単一基板上に形成される、第１領域１０は第１トランジスタを、第２領域２０は第２トランジスタを形成する。この２個のトランジスタを対称に形成し、整合ペアを形成することを意図する。
【００５４】
図９の第３実施例は、絶縁分離領域４４を形成するために第１実施例における複数のトレンチ５２を使用するが、代案として（図示せず）、絶縁分離領域を第２実施例と同様に、単独ギャップにより形成することもできる。
【００５５】
ゲートトレンチは絶縁分離領域４４を横切らず、また個別のゲート接点１４，２４を使用する。
【００５６】
本発明は、上述の実施例に限定されるものではない。
【００５７】
第１および第２の領域におけるこのトランジスタの精密な形状は、必要に応じて変更することができる。様々な領域の大きさおよびドーピングレベルもまた必要に応じて変更することができる。
【００５８】
本発明は、ｐ型およびｎ型の双方のトランジスタに適用できる。
【００５９】
単一のドレイン領域について説明したが、ドレイン領域は異なるドープ濃度の１個またはそれ以上の異なる部分に分割してもよい。ドレイン接点は、周知の技術を使用して、後面でなく前面に設けることができる。
【００６０】
当業者は、特に言及しなくとも、多くの変更例が可能であることは理解できるであろう。
【図面の簡単な説明】
【００６１】
【図１】図１は、本発明の第１実施例の平面図を示す。
【図２】図２は、図１の構成に対する詳細な側断面図を示す。
【図３】図３は、図１，２の構成の同一部分における詳細な平面図を示す。
【図４】図４は、第１実施例のＦＥＴがオフ状態における感知ＦＥＴを、ソース−ドレイン電圧の関数として流れる電流を示す。
【図５】図５は、ソース−ドレイン電圧の関数として、第１実施例のＦＥＴがオフ状態におけるＦＥＴ電流を示す。
【図６】図６は、本発明の第２実施例の詳細な側面図を示す。
【図７】図７は、第２実施例のソース−ドレン降伏電圧を示す。
【図８】図８は、第２実施例のメインＦＥＴと感知ＦＥＴとの間における降伏電圧を示す。
【図９】図９は、本発明の第３実施例の平面図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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2009536454.tif 000013