(57)【要約】半導体基板（３６）およびその上に、応力がかけられたＭＯＳデバイス（３０）を製造する方法が提供される。本方法は、基板（３６）上にゲート電極（６６）を形成するステップと、半導体基板中に、ゲート電極（６６）に整合された、第１トレンチ（８２）および第２トレンチ（８４）をエッチングするステップと、応力誘起材料（９０）を、第１トレンチ（８２）と第２トレンチ（８４）に選択的に成長させ、第１トレンチ（８２）にソース領域（９２）を形成し、第２トレンチ（８４）にドレイン領域（９４）を形成するために、導電性を決定する不純物イオンを応力誘起材料（９０）に注入する。基板中に誘起した応力を保護するために、機械的に硬い材料（９６）の層を、イオン注入ステップ後に応力誘起材料（９０）に堆積させる。
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【特許請求の範囲】
【請求項１】
半導体基板（３６）中およびその上に、応力がかけられたＭＯＳデバイスを製造する方法であって、
前記半導体基板（３６）上にゲート電極（６６）を形成するステップと、
前記ゲート電極（６６）と一列に並んで形成される前記半導体基板中の第１トレンチ（８２）および第２トレンチ（８４）をエッチングするステップと、
前記第１トレンチ（８２）および前記第２トレンチ（８４）に応力誘起材料（９０）を選択的に成長させるステップと、
前記第１トレンチ（８２）にソース領域（９２）を形成し、前記第２トレンチ（８４）にドレイン領域（９４）を形成するために、前記応力誘起材料（９０）に導電性を決定する不純物イオンをイオン注入するステップと、
前記イオン注入するステップの後に前記応力誘起材料（９０）の上に機械的に硬い材料（９６）の層を形成するステップと、を含む方法。
【請求項２】
前記選択的に成長させるステップは、単結晶のＳｉＧｅ層をエピタキシャル成長させるステップを含む、請求項１記載の方法。
【請求項３】
前記機械的に硬い材料（９６）の層を形成するステップは、単結晶のＳｉＧｅのヤング率よりもヤング率が大きな材料の層を堆積するステップを含む、請求項２記載の方法。
【請求項４】
前記機械的に硬い材料（９６）の層を形成するステップは、機械的に硬い材料の層を堆積するステップと、約６００℃よりも高い温度に加熱するステップを含むステップの前にイオン注入するステップとを含む、請求項１記載の方法。
【請求項５】
前記応力誘起材料（９０）を選択的に成長させるステップは、第１ヤング率によって特徴付けられる応力誘起材料を選択的に成長させるステップを含み、前記機械的に硬い材料（９６）の層を形成するステップは、前記第１ヤング率よりも大きな第２ヤング率によって特徴付けられる機械的に硬い材料の層を形成するステップを含む、請求項１記載の方法。
【請求項６】
前記機械的に硬い材料（９６）の層を形成するステップは、窒化シリコン、炭化シリコン、およびダイアモンド状炭素からなる群より選択される材料の層を形成するステップを含む、請求項１記載の方法。
【請求項７】
応力がかけられたＭＯＳデバイス（３０）を製造する方法であって、
単結晶の半導体基板（３６）を準備するステップと、
前記単結晶の半導体基板にトレンチ（８２）をエッチングするステップと、
前記単結晶の半導体基板（３６）と格子が不整合であり、かつ、第１ヤング率を有する単結晶の半導体材料（９０）で前記トレンチを選択的に充填するステップと、
前記第１ヤング率よりも大きな第２ヤング率を有する材料（９６）の膜を、前記単結晶の半導体材料（９０）と接触して堆積するステップとを含み、前記材料（９６）の膜を堆積するステップを、前記単結晶の半導体材料が約６００℃よりも高い温度に加熱される前に実行する、方法。
【請求項８】
前記単結晶基板（３６）を準備するステップは、単結晶のシリコン基板を準備するステップを含み、前記トレンチを選択的に充填するステップは、単結晶のＳｉＧｅと少なくとも２％の炭素を含有する単結晶シリコンとからなる群より選択される単結晶材料（９０）でトレンチを選択的に充填するステップを含む、請求項７記載の方法。
【請求項９】
応力がかけられたＭＯＳデバイス（３０）を製造する方法であって、
単結晶の半導体基板（３６）を準備するステップと、
前記単結晶の半導体基板（３６）上に、前記単結晶の半導体基板（３６）と格子が不整合な、応力を誘起する単結晶の半導体材料（９０）をエピタキシャル成長させることで、前記単結晶の半導体基板に応力条件を生成するステップと、
前記応力を誘起する単結晶の半導体材料（９０）が約９００℃を越える温度にさらされる前に、前記応力を誘起する単結晶の半導体材料（９０）に機械的に硬い材料（９６）の膜を堆積することにより、前記単結晶の半導体基板（３６）中の前記応力条件を保護するステップとを含む方法。
【請求項１０】
前記応力を保護するステップは、窒化シリコン、炭化シリコン、およびダイアモンド状炭素からなる群より選択される材料（９６）の層を堆積するステップを含む、請求項９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
一般的に、本発明は応力がかけられたＭＯＳデバイスの製造方法に関し、より詳細には、応力がかけられたＭＯＳデバイスの製造方法および応力とこのようなデバイスに応力が誘起されたエンハンスメントとを保護する方法に関する。
【背景技術】
【０００２】
現今の集積回路（ＩＣｓ）の多くは、複数の相互接続された電界効果トランジスタ（ＦＥＴｓ）を使用して実装される。このトランジスタは、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴｓ）あるいは単にＭＯＳトランジスタとも呼ばれる。ＭＯＳトランジスタは、制御電極としてゲート電極を備え、また、離間され、その間を電流が流れることができるソースおよびドレイン電極を備える。ゲート電極に印加される制御電圧は、ソースおよびドレイン電極間のチャネルを介して電流の流れを制御する。
【０００３】
ＭＯＳトランジスタはバイポーラトランジスタとは違って、多数キャリアデバイスである。ＭＯＳトランジスタのゲインは通常、相互コンダクタンス（ｇｍ）によって定義されるものであり、トランジスタチャネル中の多数キャリアの移動度に比例する。ＭＯＳトランジスタの通電容量は、チャネル中の多数キャリアの移動度に比例する。ＰチャネルＭＯＳトランジスタ中の正孔、多数キャリアの移動度は、チャネルに対して圧縮した縦方向の応力（compressive longitudinal stress）を加えることで増加させることができる。ＮチャネルＭＯＳトランジスタ中の電子、多数キャリアの移動度は、チャネルに対して横方向の引張応力を加えることで増加させることができる。シリコンＭＯＳトランジスタでは、このような応力は、トランジスタのシリコン基板にＳｉＧｅなどの応力誘起材料を適切に埋め込むことで、ＭＯＳトランジスタのチャネルに加えることができる。このような応力は、ＳｉＧｅとホストシリコン材料間の格子が不整合であるために生じる。ＳｉＧｅに本来備わっている応力は、ホスト基板の近接するエリアに、つまり、ＭＯＳトランジスタのチャネル領域に再分配される。残念なことに、埋め込まれたＳｉＧｅ技術に関連する問題の１つとして、ＳｉＧｅ層の機械的安定性が挙げられる。高温において、ＳｉＧｅ層に本来備わっている応力は、転位の発生により緩和する。応力が低下すると、応力によって生じる移動度が低下し、その結果、デバイスのパフォーマンスが悪くなる。
【０００４】
従って、応力の緩和を妨げる応力ＭＯＳデバイスの製造方法が望まれる。さらに、本発明の他の望ましい特性および特徴は、添付の図面および前述の技術分野および背景とともに、以下の詳細な説明と添付の請求の範囲を読めば明らかになるであろう。
【発明の開示】
【０００５】
半導体基板とその上に応力ＭＯＳデバイスを製造する方法が提供される。本方法は、半導体基板上にゲート電極を形成するステップと、半導体基板に第１トレンチおよび第２トレンチをエッチングするステップを含む。この第１トレンチおよび第２トレンチは、ゲート電極に並んで形成される。応力誘起材料を、第１トレンチおよび第２トレンチに選択的に成長させ、第１トレンチにソース領域を形成し、第２トレンチにドレイン領域を形成するために、導電性を決定する不純物イオンを応力誘発材料に注入する。基板中に誘起した応力を保護するために、イオン注入ステップ後、機械的に硬い材料の層を応力誘起材料上に堆積（deposit）させる。
【発明を実施するための最良の形態】
【０００６】
本発明を添付の図面とあわせて説明する。図面においては、同じ参照符号は同様の要素を示す。以下の詳細な説明は、本来例示的なものに過ぎず、本発明または本発明の用途および利用を限定することを意図したものではない。 更に、上記の技術分野、背景技術、発明の開示、あるいは以下の詳細な説明に明示または暗示した理論により拘束されることを意図するものではない。
【０００７】
図１ないし図６に、本発明の各種実施形態に従う応力がかけられたＭＯＳデバイス３０とこのようなＭＯＳデバイスの製造方法とを示す。例示の実施形態では、応力がかけられたＭＯＳデバイス３０は、１つのＰチャネルＭＯＳトランジスタによって示される。デバイス３０などの応力がかけられたＭＯＳデバイスから形成される集積回路は、多数のこのようなトランジスタを含み得る。さらに、応力がかけられていないＰチャネルＭＯＳトランジスタおよび応力がかけられたＮチャネルトランジスタと応力がかけられていないＮチャネルトランジスタを同様に含んでもよい。
【０００８】
ＭＯＳトランジスタの製造においては様々なステップが周知であるので、簡潔を期するために、多くの従来のステップは本文においてごく簡単に述べるものとするか、周知の処理の詳細を説明しないで全体として省くことにする。「ＭＯＳデバイス」という用語は、金属ゲート電極と酸化物ゲート絶縁膜とを備えたデバイスを適切に指すが、この用語は本明細書においては、半導体基板上に位置決めされた（酸化物であろうとその他の絶縁膜であろうと）ゲート絶縁膜上に位置決めされた（金属であろうとその他の導電材料であろうと）導電性のゲート電極を含む半導体デバイスのことを指す。
【０００９】
図１に示すように、本発明の一実施形態に従う応力ＭＯＳデバイス３０の製造は、半導体基板３６を準備することから開始する。好ましくは、この半導体基板は、単結晶のシリコン基板である。ここでは、「シリコン基板」という用語は、半導体産業で使用される相対的に純粋なシリコン材料を包含するように使用される。半導体基板３６は、本明細書においては、考察を簡単にするために、シリコン基板あるいは半導体基板と呼ばれるが、これに限定されるものではない。シリコン基板３６は、バルクシリコンウェハ、または（シリコンキャリアウェハによって支持される）絶縁層上のシリコンの薄膜層（シリコン−オン−インシュレータあるいはＳＯＩとして一般に知られている）であってもよい。しかし、本文では、バルクシリコンウェハとして例示しているが、これに限定されるものではない。好ましくは、シリコンウェハの方向は（１００）あるいは（１１０）であり、ＭＯＳデバイス３０が製造されるウェハの少なくとも一部は、Ｎ型の不純物ドーパント（例えば、Ｎウェル）でドープされる。このＮウェルは、例えばイオン注入によって適切な導電率までドープすることができる。必要に応じて、実装される回路機能により個々のデバイスを電気的に絶縁するために、半導体基板中にシャロートレンチアイソレーション（ＳＴＩ）（図示せず）が形成される。周知のように、ＳＴＩを形成するための多くのプロセスがあるので、ここでは、このようなプロセスは詳細に説明しない。概して、ＳＴＩは、半導体基板の表面にエッチされ、続いて絶縁材料で充填されたシャロートレンチを備える。トレンチが絶縁材料で充填されると、通常、平面は化学機械平坦化（ＣＭＰ）などによって平坦化される。
【００１０】
シリコン基板３６の表面にゲート絶縁膜６０の層が形成される。このゲート絶縁膜は、酸化環境でシリコン基板を加熱することで熱的に成長した二酸化シリコンであってもよく、あるいは、酸化シリコン、窒化シリコン、ＨｆＳｉＯなどの高誘電定数の絶縁膜などであってもよい。堆積される絶縁膜は、化学気相蒸着（ＣＶＤ）、低圧化学気相蒸着（ＬＰＣＶＤ）、あるいは、プラズマエンハンスト化学気相蒸着（ＰＥＣＶＤ）によって堆積され得る。ゲート絶縁材料は、典型的に厚みが１から１０ナノメータ（ｎｍ）である。本発明の一実施形態によれば、多結晶シリコン６２の層がゲート絶縁膜の層に堆積される。好ましくは、この多結晶シリコンの層は、ドープされない多結晶シリコンとして堆積され、続いてイオン注入によって不純物ドープされる。酸化シリコン、窒化シリコン、あるいは酸窒化シリコンなどのハードマスク材料の層６４は、多結晶シリコンの表面に堆積され得る。多結晶材料は、シランの水素還元により、ＬＰＣＶＤによって約１００ｎｍの厚みに堆積され得る。ハードマスク材料は、同様にＬＰＣＶＤによって約５０ｎｍの厚みに堆積され得る。
【００１１】
ハードマスク層６４と下方の多結晶シリコン６２の層は、図２に示すようにＰチャネルＭＯＳトランジスタゲート電極６６を形成するようにフォトリソグラフィカルパターニングされる。ゲート電極６６は、ＰチャネルＭＯＳトランジスタ３０のチャネル６８を形成することになる半導体基板３６の一部の上に重なる。多結晶シリコンは、例えばＣｌやＨＢｒ／Ｏ２化学物質を使用してプラズマエッチングによって所望のパターンにエッチされてもよく、また、ハードマスクは例えばＣＨＦ３、ＣＦ４、あるいはＳＦ６化学物質を使用してプラズマエッチングでエッチングしてもよい。本発明の一実施形態によりゲート電極のパターニングに続いて、酸化シリコンの薄膜層７０を、酸化環境で多結晶シリコンを加熱することで、ゲート電極６６の対向側面７２に熱成長させる。層７０は、約２から５ｎｍの厚みに成長し得る。ゲート電極６６および層７０は、ＭＯＳトランジスタのソースおよびドレイン拡張部（図示せず）を形成するために、イオン注入マスクとして使用され得る。多数のソースおよびドレイン領域を形成するために予想される必要性および方法は周知であるが、本発明と密接な関係はないので、本明細書に説明しない。
【００１２】
本発明の一実施形態では、図３に示すように、側壁スペーサ８０はゲート電極６６の対向側壁７２に形成される。この側壁スペーサは、スペーサ材料の層をゲート電極に堆積し、続いて反応性イオンエッチングなどで層を異方性エッチングすることで、窒化シリコン、酸化シリコンなどから形成され得る。側壁スペーサ８０、ゲート電極６６、およびゲート電極の上部のハードマスクは、Ｐチャネルゲート電極６６に対して、離間してそのまま位置合せされた状態で、シリコン基板中のトレンチ８２および８４をエッチするように、エッチマスクとして使用される。トレンチは、チャネル６８の端部を交差する。トレンチは、例えばＣｌやＨＢｒ／Ｏ２化学物質を使用してプラズマエッチングによってエッチングできる。好ましくは、トレンチの各々の深度は、約０．０４から０．２μｍである。
【００１３】
図４に示すように、トレンチは応力誘起材料９０の層で充填される。この応力誘起材料は、シリコンの格子定数とは異なる格子定数を有するシリコン基板上に成長できる単結晶材料であり得る。この２つの並列する材料の格子定数の差異によって、２つの材料の間の界面に応力が生じ、それはホスト材料に再分配される。応力誘起材料は、シリコンが応力を受けることができるように、シリコンホストを弾性的に変形させるが、実質的には欠陥のない完全な結晶を残すのが好ましい。欠陥により応力が低下する、もしくは緩和される場合がある。応力誘起材料は、例えば、約１０から２５原子百分率のゲルマニウムを有する単結晶シリコンゲルマニウム（ＳｉＧｅ）、または約１から４原子百分率の置換型炭素、さらに、好ましくは約２原子百分率未満の置換型炭素を含有する単結晶シリコンであり得る。好ましくは、応力誘起材料は、選択的成長プロセスによってエピタキシャル成長される。これらの材料をシリコンホストに選択的な方法でエピタキシャル成長させる方法は周知であるので、本明細書においては記載しない。例えば、ＳｉＧｅの場合、ＳｉＧｅの格子定数はシリコンの格子定数よりも大きく、このためにトランジスタチャネル６８中に圧縮された長手方向の応力が生じる。圧縮された長手方向の応力は、チャネル６８の正孔の移動度を増加させ、その結果、ＰチャネルＭＯＳトランジスタのパフォーマンスが向上する。
【００１４】
トレンチ８２および８４への応力誘起材料の成長に続き、矢印８６に示すように、Ｐ型の導電性を決定するイオンが応力誘起材料に注入され、図５に示すように、ＰチャネルＭＯＳトランジスタ３０のソース領域９２およびドレイン領域９４を形成する。電気的にアクティブになるように、注入されたイオンはアニールされなければならない。また、通常このようなアニールは、注入が完了するとすぐに実行される。しかし、高温のために、表面に核をなす転位が生成されることで、また、ＳｉＧｅの表面に段差が生成されることで、ＳｉＧｅやその他の応力誘起材料中に本来備わっている応力が緩和されてしまう。
【００１５】
本発明の一実施形態によれば、図６に示すように、応力誘起材料の表面に機械的に高強度の層９６を堆積することで、チャネル６８中の応力の緩和を防ぐことができる。機械的に高強度の層は段差の形成を遅らせ、また、応力誘起材料の表面における転位核と伝搬とを妨げる。機械的に高強度の層はイオン注入のアニーリングあるいはその他の高温ステップの前に加えられる。層９６を加えると、デバイスは高温にさらされてもよく、応力が保護されることになる。層９６は相対的に低温で蒸着でき、また、ヤング率が応力誘起材料のヤング率よりも大きな、好ましくは非常に大きな材料であり得る。例えば、ヤング率が約１５０ＧＰａのＳｉＧｅとともに使用するために、層９６については、窒化シリコン（ヤング率：約３５０ＧＰａ）、炭化シリコン（ヤング率：約４００から７５０ＧＰａ）、および、ダイアモンド状炭素（ヤング率：最高８００ＧＰａ）が適切な材料である。本明細書で使用しているように、低温とは、約６００℃未満の温度のことであり、高温とは、約９００℃よりも高い温度のことである。層９６は、ＣＶＤ、ＬＰＣＶＤ、あるいはＰＥＣＶＤによって蒸着することができる。窒化シリコンの層は、例えば、ジクロロシランとアンモニアのプラズマエンハンスト反応によって、約４５０℃の温度でＰＥＣＶＤによって蒸着され得る。同様に、炭化シリコンは、気相ＳｉＣ４およびメタンを使用して、ＰＥＣＶＤにより５５０℃で蒸着することができ、ダイアモンド状炭素は、Ａｒ、Ｈ２、ＳｉＨ４およびＣ２Ｈ２を使用して２００℃で蒸着され得る。本発明の別の実施形態（図示せず）によれば、まず、厚みが例えば約２から５ｎｍのパッド酸化物（pad oxide）の層を機械的に高強度の層９６の下に提供することが有利である。パッド酸化物の層は、例えば窒化シリコンと下方の半導体材料との間に何ら反応を生じさせないような役割を担う。
【００１６】
応力がかけられたＭＯＳデバイス３０は、周知のステップ（図示せず）によって完成され得る。そのようなステップとしては、誘電材料層を堆積するステップ、ソースおよびドレイン領域の一部を露出するように、層９６および誘電材料を通じて開口部をエッチングするステップ、および、ソースおよびドレイン領域と電気的に接触するように、開口部を通じて延びるメタライゼーション(metallization)を形成するステップが挙げられる。層間絶縁材料のさらなる層、相互接続メタライゼーションの付加的な層などは、実装される集積回路の適切な回路機能を実現するために適用され、パターニングされてもよい。
【００１７】
これまでの詳細な説明では、少なくとも１つの例示的実施形態を示してきたが、当然、数多くのバリエーションが存在する。さらに、例示的実施形態は単なる例であり、いかなる方法においても本発明の範囲、応用あるいは構造を制限することを意図していない。むしろ、これまでの詳細な説明は、例示的実施形態を実装するための便利な指針を当業者に提供することになるであろう。添付の請求項に説明されている本発明の範囲およびその法的均等物から逸脱することなく、機能および要素の配置において様々に変更できることを理解されたい。
【図面の簡単な説明】
【００１８】
【図１】本発明の各種実施形態に従う応力がかけられたＭＯＳデバイスとその製造方法を概略的に示す断面図。
【図２】本発明の各種実施形態に従う応力がかけられたＭＯＳデバイスとその製造方法を概略的に示す断面図。
【図３】本発明の各種実施形態に従う応力がかけられたＭＯＳデバイスとその製造方法を概略的に示す断面図。
【図４】本発明の各種実施形態に従う応力がかけられたＭＯＳデバイスとその製造方法を概略的に示す断面図。
【図５】本発明の各種実施形態に従う応力がかけられたＭＯＳデバイスとその製造方法を概略的に示す断面図。
【図６】本発明の各種実施形態に従う応力がかけられたＭＯＳデバイスとその製造方法を概略的に示す断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【手続補正書】
【提出日】平成19年5月25日(2007.5.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
応力がかけられたＭＯＳデバイス（３０）を製造する方法であって、
単結晶の半導体基板（３６）を準備するステップと、
前記単結晶の半導体基板（３６）にトレンチ（８２）をエッチングするステップと、
前記単結晶の半導体基板（３６）と格子が不整合であり、かつ、第１ヤング率を有する単結晶の半導体材料（９０）で前記トレンチ（８２）を選択的に充填するステップと、
前記第１ヤング率よりも大きな第２ヤング率を有する材料（９６）の膜を、前記単結晶の半導体基板（９０）に接触して堆積するステップとを含み、前記材料（９６）の膜は、以後の処理において前記単結晶の半導体基板（３６）中における前記単結晶の半導体材料（９０）によって生じる応力条件を保護するように設計されており、前記材料（９６）の膜を堆積するステップを、前記単結晶の半導体材料が約６００℃よりも高い温度に加熱される前に実行する、方法。
【請求項２】
前記単結晶基板（３６）を準備するステップは、単結晶のシリコン基板を準備するステップを含み、前記トレンチを選択的に充填するステップは、単結晶のＳｉＧｅと少なくとも２％の炭素を含有する単結晶シリコンからなる群より選択される単結晶材料（９０）でトレンチを選択的に充填するステップを含む、請求項１記載の方法。
【請求項３】
応力がかけられたＭＯＳデバイス（３０）を製造する方法であって、
単結晶の半導体基板（３６）を準備するステップと、
前記単結晶の半導体基板（３６）上に、前記単結晶の半導体基板（３６）と格子が不整合な、応力を誘起する単結晶の半導体材料（９０）をエピタキシャル成長させることで、前記単結晶の半導体基板に応力条件を生成するステップと、
前記応力を誘起する単結晶の半導体材料（９０）が約９００℃を越える温度にさらされる前に、前記応力を誘起する単結晶の半導体材料（９０）に機械的に硬い材料（９６）の膜を堆積することにより、前記単結晶の半導体基板（３６）中の前記応力条件を保護するステップとを含み、前記機械的に硬い材料（９６）の膜は、以後の処理において前記単結晶の半導体基板（３６）中における前記応力を誘起する単結晶の半導体材料（９０）によって生じる応力条件を保護するように設計されている、方法。
【請求項４】
前記応力を保護するステップは、窒化シリコン、炭化シリコン、およびダイアモンド状炭素からなる群より選択される材料（９６）の層を堆積するステップを含む、請求項３記載の方法。
【国際調査報告】
2009503892.tif 000009
2009503892.tif 000010
2009503892.tif 000011