(57)【要約】【課題】  電力損失最小化デッドタイム・アルゴリズムに誤った処理結果を与える源となる計測誤差、電力損失局在極小、負荷過渡変動を克服する装置を提供する。【解決手段】  供給電位に接続されている電力コンバータの、直列接続された２つのスイッチのオンタイム間のデッドタイムに付随する電力損失を最小にするための装置であって、電力コンバータのデッドタイム中の電力損失に伴う、選択されたパラメータを監視するための制御部であって、デッドタイムを、第１のデッドタイムから第２のデッドタイムに変更して、かつ、第１および第２のデッドタイムに付随する電力損失に伴う、選択されたパラメータを比較し、２つのデッドタイムに付随する電力損失のうちのどちらが、より小さいかを決定する制御部と、２つのデッドタイムを組み込むためのデッドタイム組み込み部とを備えており、制御部は、より小さな電力損失に付随するデッドタイムを選択して、選択されたデッドタイムをセットするための信号を、デッドタイム組み込み部に供給し、かつ、制御部は、第１および第２のデッドタイム中の選択された時点において、電力損失に伴う、選択されたパラメータに関連する信号をサンプリングするサンプリングモジュールと、サンプリングのタイミングを制御するためのプロセッサと、より小さな電力損失に付随するデッドタイムを組み込むために、第１および第２のデッドタイムに付随する電力損失を比較し、どちらのデッドタイムが、より小さな電力損失に付随しているかを指示する信号を、プロセッサに供給する比較器モジュールとを有している。この装置は、さらに、サンプリングモジュールと比較器モジュールとの少なくとも一方によって導入されるオフセット誤差を減らすために、サンプリングモジュールおよび比較器モジュールに結合されている誤差相殺回路を備えている。この装置は、さらに、準最適デッドタイムへのトラッピングを防止し、位相のそろった負荷過渡変動を相殺する。【選択図】図３
2009515498.tif 000002
【特許請求の範囲】
【請求項１】
供給電位に接続されている電力コンバータの、直列接続された２つのスイッチのオンタイム間のデッドタイムに付随する電力損失を最小にするための装置であって、
前記電力コンバータのデッドタイム中の電力損失に伴う、選択されたパラメータを監視するための制御部であって、
前記デッドタイムを、第１のデッドタイムから第２のデッドタイムに変更し、かつ、第１および第２のデッドタイムに付随する電力損失に伴う、前記選択されたパラメータを比較して、前記２つのデッドタイムに付随する電力損失のうちのどちらが、より小さいかを決定する制御部と、
前記２つのデッドタイムを組み込むためのデッドタイム組み込み部とを備えてなり、
前記制御部は、前記より小さな電力損失に付随するデッドタイムを選択して、この選択されたデッドタイムをセットするための信号を、前記デッドタイム組み込み部に供給し、かつ、前記制御部は、前記第１および第２のデッドタイム中の選択された時点において、前記電力損失に伴う、選択されたパラメータに関連する信号をサンプリングするサンプリングモジュールと、前記サンプリングのタイミングを制御するためのプロセッサと、より小さな電力損失に付随するデッドタイムを組み込むために、前記第１および第２のデッドタイムに付随する電力損失を比較し、どちらのデッドタイムが、より小さな電力損失に付随しているかを指示する信号を、前記プロセッサに供給する比較器モジュールとを有する装置において、
前記サンプリングモジュールと比較器モジュールとの少なくとも一方によって導入されるオフセット誤差を減らすために、前記サンプリングモジュールおよび比較器モジュールに結合されている誤差相殺回路をさらに備えている装置。
【請求項２】
前記比較器モジュールは、前記サンプリングモジュールの出力に結合された第１の入力、および前記サンプリングモジュールの入力に結合された第２の入力を有する増幅器段と、該増幅器段の出力に結合された第１の入力、および基準電圧に結合された第２の入力を有する比較器段と、前記増幅器段の２つの入力の間に、あらかじめ定められたオフセット電圧を維持し、それによって、前記サンプリングモジュールまたは比較器モジュールによって導入されるオフセット誤差を相殺するために、前記サンプリングモジュールが、前記電力損失に関連する信号をサンプルするときに、前記増幅器段に補正信号を供給するフィードバック回路とを備えている、請求項１に記載の装置。
【請求項３】
前記フィードバック回路は、前記補正信号を、前記増幅器段の出力の関数として供給するための回路を備えている、請求項２に記載の装置。
【請求項４】
前記フィードバック回路は、前記増幅器段の出力が指定範囲内にあるか否かを決定し、指定範囲外にある場合には、前記増幅器段の出力を前記指定範囲内に入れ込むように前記補正信号を変更するために、前記増幅器段の出力に結合された比較器回路を備えている、請求項３に記載の装置。
【請求項５】
前記比較器回路は、前記指定範囲に関連する基準電圧を入力する入力と、前記増幅器段の出力に結合された入力とを有する、第１および第２の比較器を備えている、請求項４に記載の装置。
【請求項６】
前記補正信号を、前記比較器回路の出力の関数として生成するために、前記比較器回路の出力に結合されたバイアス電圧発生回路をさらに備えている、請求項４に記載の装置。
【請求項７】
前記バイアス電圧発生回路は、前記比較器回路の出力によって制御されるカウント方向を有するアップ／ダウンカウンタと、該アップ／ダウンカウンタの出力をアナログ信号に変換するためのデジタル／アナログ・コンバータとを備えており、該アナログ信号は、前記補正信号を含んでいる、請求項６に記載の装置。
【請求項８】
前記比較器回路の出力、および前記アップ／ダウンカウンタのカウントイネーブル入力に結合された論理回路をさらに備えている、請求項７に記載の装置。
【請求項９】
前記デッドタイム組み込み部は、前記２つのスイッチのうちの一方のスイッチに印加される制御信号の可変ターンオフおよび可変ターンオンを実行する、請求項１に記載の装置。
【請求項１０】
前記選択されたパラメータには、前記２つのスイッチのうちの少なくとも一方のスイッチの制御端子を駆動するように適合化された、パルス幅変調制御信号またはパルス周波数変調制御信号のデューティサイクル、または、該パルス幅変調制御信号またはパルス周波数変調制御信号を制御するために用いられる誤差信号が含まれる、請求項１に記載の装置。
【請求項１１】
前記２つのスイッチのうちの一方のスイッチは同期整流機能を遂行し、かつ、他方のスイッチはコントロールスイッチである、請求項９に記載の装置。
【請求項１２】
前記サンプリングモジュールは、サンプルホールドモジュールを備えている、請求項１に記載の装置。
【請求項１３】
前記サンプリングモジュールは、アナログ／デジタルコンバータおよびデジタルメモリを備えている、請求項１に記載の装置。
【請求項１４】
供給電位に接続されている電力コンバータの、直列接続された２つのスイッチのオンタイム間のデッドタイムに付随する電力損失を最小にするための装置であって、
前記電力コンバータのデッドタイム中の電力損失に伴う、選択されたパラメータを監視するための制御部であり、
前記デッドタイムを、第１のデッドタイムから第２のデッドタイムに変更し、かつ、該第１および第２のデッドタイムに付随する電力損失に伴う、前記選択されたパラメータを比較して、前記２つのデッドタイムに付随する電力損失のうちのどちらが、より小さいかを決定する制御部と、
前記２つのデッドタイムを組み込むためのデッドタイム組み込み部とを備えている装置において、
前記制御部は、前記より小さな電力損失に付随するデッドタイムを選択して、該選択されたデッドタイムをセットするための信号を、前記デッドタイム組み込み部に供給し、さらに、前記制御部は、前記デッドタイムの全ての可能な値をテストして、より小さな電力損失に付随するデッドタイムが決定されるたびに、選択されたデッドタイムをセットするための信号を、前記デッドタイム組み込み部に供給する装置。
【請求項１５】
前記制御部は、前記デッドタイム組み込み部を用いて組み込むことができるデッドタイムの可能な値の各々に対して、１段ずつカウントするカウンタを備えている、請求項１４に記載の装置。
【請求項１６】
前記制御部は、前記デッドタイムの変更をセットする前に、複数回、前記選択されたパラメータをテストするように設計されており、さらに、該複数回のテストのうちのあらかじめ定められた回数のうちの少なくともあらかじめ定められた割合分が、より小さな電力損失をもたらさなかった場合には、前記複数回のテストをただちに中止して、前記デッドタイムを、現在の値のまま、変更することなく維持し、かつ、前記選択されたパラメータの複数回のテストを再始動するように設計されている、請求項１５に記載の装置。
【請求項１７】
２つのデッドタイムに付随する電力損失間の数値差の現在高を保持するための加算器であって、該数値差が、より大きな電力損失に対応する所定値を超過していることを、前記現在高が示した場合には、前記複数回をカウントするカウントシーケンスの再始動を強制するための加算器をさらに備えている、請求項１６に記載の装置。
【請求項１８】
前記制御部は、前記複数回のうちのあらかじめ選択された回数において、前記デッドタイムに付随する電力損失が、より小さいことが数学的に可能であるか否かを判定し、さらに、可能でないと判定した場合には、前記複数回のテストをただちに中止する、請求項１６に記載の装置。
【請求項１９】
前記デッドタイム組み込み部は、前記２つのスイッチのうちの一方のスイッチに印加される制御信号の可変ターンオフおよび可変ターンオンを実行する、請求項１４に記載の装置。
【請求項２０】
前記選択されたパラメータには、前記２つのスイッチのうちの少なくとも一方のスイッチの制御端子を駆動するように適合化された、パルス幅変調制御信号またはパルス周波数変調制御信号のデューティサイクル、または、該パルス幅変調制御信号またはパルス周波数変調制御信号を生成するために用いられる誤差信号が含まれている、請求項１４に記載の装置。
【請求項２１】
前記２つのスイッチのうちの一方のスイッチは同期整流機能を遂行し、かつ、他方のスイッチはコントロールスイッチである、請求項１９に記載の装置。
【請求項２２】
前記制御部は、前記第１および第２のデッドタイム中の選択された時点において、前記電力損失に伴う、選択されたパラメータに関連する信号をサンプリングするサンプリングモジュールと、前記サンプリングのタイミングを制御するためのプロセッサとを備えている、請求項１９に記載の装置。
【請求項２３】
前記制御部は、デジタル信号プロセッサ、マイクロプロセッサ、マイクロコントローラ、または論理回路のうちのいずれか１つを備えている、請求項１４に記載の装置。
【請求項２４】
供給電位に接続されている電力コンバータの、直列接続された２つのスイッチのオンタイム間のデッドタイムに付随する電力損失を最小にするための装置であって、
前記電力コンバータのデッドタイム中の電力損失に伴う、選択されたパラメータを監視するための制御部であって、
前記デッドタイムを、第１のデッドタイムから第２のデッドタイムに変更し、かつ、該第１および第２のデッドタイムに付随する電力損失に伴う、前記選択されたパラメータを比較して、前記２つのデッドタイムに付随する電力損失のうちのどちらが、より小さいかを決定する制御部と、
前記２つのデッドタイムを組み込むためのデッドタイム組み込み部とを備えている装置において、
前記制御部は、前記より小さな電力損失に付随するデッドタイムを選択して、該選択されたデッドタイムをセットするための信号を、前記デッドタイム組み込み部に供給し、さらに、前記制御部は、ランダムまたは擬似ランダムな時点において、前記電力損失に伴う、選択されたパラメータに関連する信号をサンプリングするサンプリングモジュールを有している装置。
【請求項２５】
前記サンプリングの時点を、サンプリングの時点間の整定遅延量を変化させることによってランダム化させるようになっている、請求項２４に記載の装置。
【請求項２６】
整定遅延量を発生させるためのカウンタであって、擬似乱数を生成する線形フィードバック・シフトレジスタの出力に接続された入力を有するカウンタをさらに備えており、該擬似乱数によって、該カウンタは、擬似ランダムな整定遅延を生成するために、擬似ランダムな期間の間、カウントすることが可能になっている、請求項２５に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、全開示を参照用として本明細書に組み込まれる、「SIGNAL-TO-NOISE IMPROVEMENT FOR POWER LOSS MINIMIZING DEAD TIME（電力損失最小化デッドタイム方式の信号対雑音比の改善）」という名称の、２００５年１１月３日に出願された米国特許仮出願６０／７３３２８１号の利益および優先権を主張するものである。
【０００２】
本発明は、スイッチング電源のデッドタイムに付随する電力損失を最小にする方策に関する。
【背景技術】
【０００３】
全開示が参照用として本明細書に組み込まれる、２００５年２月１６日に出願された米国特許出願１１／０５８９６９号に、スイッチング電源のデッドタイムに付随する電力損失を最小にするための方法および装置が記載されている。スイッチング電源、例えばスイッチングコンバータには、通常、２つのスイッチが使用されており、そのうちの１つは、同期整流器として作動する。２つのスイッチは、一般に、両方のスイッチが同時にオンになることはないように制御される。すなわち、直列に接続されている２つのスイッチに並列に接続された直流電源に交差導通が発生することを防ぐために、２つのスイッチのオンタイム間に、「デッドタイム（不感時間または無駄時間）」が設けられる。
【０００４】
上述の特許出願には、デッドタイム中の電力損失に伴う選択パラメータを監視する方法が記載されている。選択パラメータは、２つのスイッチのうちの少なくとも一方の制御端子を駆動するように適合化されるパルス幅変調（ＰＷＭ）制御信号のデューティサイクルであってもよいし、または、関連出願である特許文献１の図１Ａに開示されているような、ＰＷＭ変調器を駆動する誤差増幅器からの誤差信号であってもよい。特許文献１の全開示も、参照用として本明細書に組み込まれる。特許文献１に記載されているシステムにおいては、スイッチの制御装置が、デッドタイムを、連続的に、第１のデッドタイムから第２のデッドタイムへと変更し、選択パラメータを、したがって、第１と第２とのデッドタイムにおける電力損失を比較して、２つのデッドタイムに付随する電力損失のどちらが、より小さいかを決定する。デッドタイム組み込み段が、２つのデッドタイムを組み込み、制御装置が、より小さな電力損失に付随するデッドタイムを選択して、選択されたデッドタイムをセットするための信号を、デッドタイム組み込み段に供給する。
【特許文献１】米国特許第７０９８６４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電力損失最小化デッドタイム（ＰＬＭＤＴ）方式の実行を成功させる基本要素は、最小電力損失に対応するデッドタイムを見出すことである。上述のアプローチでは、基本的に、デッドタイムの変化によって同期電力コンバータの効率が変調され、次に、どのデッドタイムが最良であるかという判定をなすために、処理結果が同期復調される。実践上制限を与えるいくつかのものが、電力損失最小化デッドタイム（ＰＬＭＤＴ）アルゴリズムを首尾よく作動させるためには克服しなければならない「ノイズ」を実効的に発生させて、この処理を妨害する。これらの実践上制限を与えるものには、次のものが含まれる。
計測誤差
【０００６】
アナログ信号処理方式においては、いかなる増幅器および比較器のオフセット誤差も、電力損失に起因する捕捉信号の任意の差分を用いて抑制しなければならない。信号の大きさは、１ｍＶ程度であり得るので、オフセット誤差は１ｍＶ以下であるのが望ましいことは明らかである。ＰＬＭＤＴ方式では、比較器とともにサンプルホールド（Ｓ＆Ｈ）回路を用いて、前の電力損失サンプルと現在の電力損失サンプルとを記憶し、それら２つを比較して、どちらが「ベター」か、すなわち、どちらがより低い電力損失値を示しているかを決定することができる。経済的理由で、Ｓ＆Ｈモジュールのサンプルホールド（Ｓ＆Ｈ）キャパシタを、電力損失判定比較器の入力に接合させるのが望ましい。Ｓ＆Ｈ回路の場合には、低入力バイアスおよび低オフセット電流が望ましい。低入力バイアス／低オフセット電流かつ低入力オフセット電圧という要求は、この回路を経済的に実現することを困難にする、相反する要求である。
局在最小電力損失
【０００７】
デッドタイムの関数としての電力損失の応答は、デッドタイム変調器の全域にわたって、必ずしも単調であるわけではない。したがって、装置によっては、デッドタイムは、最適デッドタイムからはるかにかけ離れていることもある準最適デッドタイムにトラップされる場合もある。
過渡負荷
【０００８】
定常負荷状態では、電力損失の変化は、全て、その変化の、サンプル周波数におけるＰＬＭＤＴ動作の関数として定まる。負荷が変動すると、この変動は、デッドタイムを故意に変化させて起こす変調に重畳される。負荷が極めてランダムに変動する場合には、この変動が大きくても（多くの場合に、そうであるように）、単純に平均化することによって、この望ましくない信号を取り除くことができる。しかしながら、負荷の変動の位相がそろっている場合には、その周波数が、ＰＬＭＤＴのサンプル周波数、または、その高調波／副高調波の周波数に近いと、この「偽」信号は、所望の信号を凌駕する場合がある。これによって、不安定な動作または破壊的な動作さえ生じる場合がある。
【課題を解決するための手段】
【０００９】
本発明は、上記の特許出願および特許公報に記載されている電力損失最小化デッドタイム方式の改良に関する。詳細には、本発明は、ＰＬＭＤＴ方法および装置に対する、いくつかの改良点を与える。これらの改良点は、次のとおりである。
計測誤差の低減
【００１０】
ＰＬＭＤＴは、電力損失量を取得するアナログ装置または混合信号装置のどちらでも具現化することができる。通常、電力損失は、デューティファクタによって推測される。デューティファクタは、また、誤差増幅器の出力によって推測することができる。特許文献１の図１Ａを参照されたい。混合信号装置であろうと、アナログ装置であろうと、測定の精度は重要ではなくて、測定の分解能および短期再現性が重要である。
【００１１】
通常、短期再現性に組み合わされた分解能は、１ｍＶ以下の程度であるべきである。再現性は、少なくとも２つの整定遅延の期間にわたっていなければならず、２ミリ秒の程度である場合もある、
【００１２】
混合信号装置においては、テスト電力損失と、以前のベスト電力損失との間の差を保存するために、符号付き加算器を用いることができる。このことは、純粋なアナログ装置では不可能であるが、動作に、非常に重要な改良をもたらす。しかしながら、この場合には、短期再現性は、「Ｎ」回のテストの間、維持されなければならない。実際の装置においては、２５６回のテストが用いられた。実際には、約１秒またはそれ以下の間、再現性を維持することは、混合信号装置では、問題ないようである。この時間は、アナログ装置で用いられる数ミリ秒よりも十分に長い時間である。
【００１３】
混合信号解法においては、適切な分解能を得るのに十分なビット量を備え、コンバータのアナログ要素が必要な短期再現性を備えるようにする必要がある。アナログ再現性は、通常、問題にならないような短期間で終ってしまう。
【００１４】
アナログ解法においては、混合信号解法におけるように、実際上、再現性を心配する必要はない。分解能問題は、電力損失に関してベター／ワース判定をなすために用いられる比較器のオフセット問題に帰着する。デッドタイムに関連する、誤差電圧のいかなる変化でも、そのオフセットに打ち勝って、判定結果に変化を与えなければならないから、そのオフセットが、事実上、測定の分解能を規定する。
【００１５】
本発明は、Ｓ＆Ｈ入力としても働くことができるような、極めて低い入力漏洩を維持しながら、１５ｍＶ以上のオフセットを有するＦＥＴ（電界効果トランジスタ）差動対を用いて、事実上、１ｍＶの分解能よりも良好な分解能を実現している。
局在最小電力損失の克服
【００１６】
電力損失を、最適デッドタイム設定の近くとする利益は大きいが、任意の１つのデッドタイム設定から、それに最も近いデッドタイム設定への変更に伴う電力損失の変化は、あまりにも小さいために、極めてわずかの量に関する一般的傾向として、検出不可能であるか、さらには、逆転しさえする。それに伴う不都合な結果は、デッドタイム値を、その現在の「ベスト」値のどちらか一方の側だけでしかテストしないＰＬＭＤＴアルゴリズムでは、最適設定からはるかにかけ離れた設定にトラップされる場合があるということである。
【００１７】
この問題を解決するために、本発明では、全ての可能なデッドタイムをチェックする。ベターなデッドタイム（より低い電力損失）が見出されたときには常に、ＰＬＭＤＴアルゴリズムは、その新しいデッドタイム設定に移り、全ての他の値のチェックを再開する。本発明は、さらに、準最適デッドタイムのテストに費やされる時間量を減らし、脱出アルゴリズムを設け、その結果、総電力損失の節約を最大にすることができる方法を組み込んでいる。
位相のそろった負荷過渡変動の影響の低減
【００１８】
デッドタイムの各変更の後で、新しいデッドタイムに付随する電力損失を決定しようとする前に、電源フィードバック・ループを整定させることが有利である。これに伴う遅延は、電力損失を決定するために用いられている全ての測定回路が整定するまで継続しなければならない。
【００１９】
この遅延は、ＰＬＭＤＴ動作の反復特性と組み合って、ＰＬＭＤＴの総体的な動作のサンプルレートを規定する。それぞれのＰＬＭＤＴ判定がなされる前に、多数のサンプルがとられる。これによって、実効的に、判定から、ランダムな負荷過渡変動を取り除くことが可能になる。しかしながら、位相のそろった負荷過渡変動の場合には、サンプル周波数と負荷過渡変動周波数との組み合わせによっては、負荷過渡変動によって、それぞれの読み取りの全てが「ベター」または「ワース」になる可能性が存在する。
【００２０】
この問題に対する一つの解決方法は、線形フィードバック・シフトレジスタ（ＬＦＳＲ）を用いて、基本ＰＬＭＤＴアルゴリズムの整定遅延に、擬似ランダムタイミング成分を組み込むことである。ツェナー接合のようなアナログ白色雑音源からデジタルランダム信号源をつくり出すというような、他の綿密な解決方法も可能である。
【００２１】
いずれの場合にも、本発明の基本原理は、ＰＬＭＤＴ回路の同期変調および検出を、非常に広い帯域に広げ、それによって、その帯域内の任意の狭い部分に及ぼされる干渉は、全体的な結果に対しては、極めてわずかな効果しか及ぼさないようにすることである。
【００２２】
負荷過渡変動が、ＬＦＳＲの偽似ランダムシーケンスと厳密に等しくなることも、概念的には可能であるが、ＬＦＳＲシーケンスが相応の長さを有する限り、これは、統計的にありそうもないことである。
【００２３】
さらに、本明細書においては、コンバータ回路がパルス幅変調されている実施形態を示すが、本発明の原理は、パルス周波数変調（ＰＦＭ）等を含む、他の変調方式にも適用可能である。ＰＬＭＤＴを具現化する方式に関して、実際の変調方式がどうであるかということは、重要なことではないことに注意されたい。いかなる変調方式でも使用可能である。
【００２４】
本発明の他の目的、特徴、および利点が、以下の詳細な説明から明白になると思う。
【発明を実施するための最良の形態】
【００２５】
添付図面を参照して、本発明を、詳細に説明する。
【００２６】
図１は、ＰＬＭＤＴアルゴリズムを具現化した装置の単純化されたブロック図である。このアナログ装置においては、ＰＷＭ変調器１１４を駆動する、誤差増幅器１１３からの誤差信号が、電力損失の指標として用いられる。図１は、特許文献１の図１Ａを参照して示されている。ＰＷＭ変調器１１４内に含まれているＰＷＭ発振器は、例示されている回路においては、１ＭＨｚで動作する、すなわち、１マイクロ秒の周期を有していると仮定する。当然ながら、任意の他の周波数を用いることもできる。電力損失最小化デッドタイム・アルゴリズムの一般的な考察のためには、特許文献１の図１Ａとともに、図４および図５、および、電力損失最小化デッドタイム・アルゴリズム、および、デッドタイム中の電力損失の指標として、誤差増幅器の出力が監視される回路について説明している、それらの図に付随する記載を参照されたい。
【００２７】
図１は、ＰＬＭＤＴ技術を組み込んだＤＣ−ＤＣ（直流−直流）コンバータ回路を示している。この回路は、デッドタイムを最適化して更新するために、周期的にＰＬＭＤＴアルゴリズムを使用する。このコンバータは、電源ノードＶINと接地ノードとの間に、直列接続された２つのスイッチ１０８および１１９（通常、ＭＯＳＦＥＴからなる）を備えている。コンバータは、バックコンバータ（降圧型コンバータ）として示されている。しかしながら、ＰＬＭＤＴ方式は、同期整流を行う、任意の形態のスイッチングモード電源に適用可能である。
【００２８】
周知のように、バックコンバータのスイッチノードは、出力インダクタ１１０を介して負荷１１２に結合される。出力キャパシタ１１１が、負荷１１２に並列に結合される。各スイッチ１０８、１１９のゲートには、それぞれ、記号で示されているゲート駆動回路１０７および１１８を介して、ＰＷＭ変調器１１４からのパルス幅変調（ＰＷＭ）信号（それぞれ、コントロール信号および同期信号）が入力される。
【００２９】
ＰＷＭ変調器とゲート駆動回路との間のさらなる回路が、ＰＬＭＤＴアルゴリズムを実行する。ゲート駆動信号が相補的であるから、インバータ１１５は、２つのゲート駆動チャネルのうちの一方についてだけ示されている。バックコンバータにおいては、スイッチ１０８はコントロールスイッチとして働き、スイッチ１１９は同期整流器として働く（以後、スイッチ１０８をコントロールスイッチ、スイッチ１１９を同期スイッチと呼ぶ）。
【００３０】
ＰＷＭ変調器１１４からのＰＷＭ信号は、公知の手法にしたがって生成される。ＰＷＭ信号は、固定遅延モジュール１０６によって遅延させられる。これによって、プログラム可能なデッドタイム範囲に、デッドタイムの正値と負値との両方を含ませることが可能になる。図１Ａに示されているように、同期スイッチ１１９のオフタイムおよびオンタイムを変更することができる。したがって、デッドタイム量を変化させることができる。
【００３１】
例えば、カウンタ、タップ付きアナログ遅延線またはデジタル遅延線、またはシングルショット回路を含んでいてもよい、４ビットデッドタイム変調器１１６によって、同期オン遅延（同期信号オンタイムの遅延）が実行される。同様に、同等の４ビットデッドタイム変調器１２０によって、同期オフ遅延（同期信号オフタイムの遅延）が実行される。それらは、デッドタイムプロセッサ１０１によって互いに独立にプログラムされて、同期オン遅延時間と同期オフ遅延時間とを互いに独立に調整する。
【００３２】
図１の回路においては、ＰＷＭ信号のデューティファクタの変化が、誤差増幅器１１３の出力に反映されるから、電力損失変化を算定するために用いられる。誤差増幅器１１３の出力を、デューティファクタしたがって電力損失の指標として用いることができる。これが可能であるのは、誤差信号がＰＷＭ変調器１１４への変調入力であるからである。したがって、ＰＷＭ信号のデューティファクタは、誤差電圧に比例する。
【００３３】
誤差増幅器１１３の出力が、ＰＷＭ変調器に供給されて、コントロールスイッチ１０８および同期スイッチ１１９を駆動するＰＷＭ信号が生成される。さらに、誤差増幅器１１３の出力は、ローパスフィルタ（ＬＰ）１０２にも供給されて、デューティファクタに比例する信号（Ｄ×ＶIN）が生成される。Ｄは、デューティファクタである。
【００３４】
ローパスフィルタ１０２は、もしコンバータ損失がなければ出力電圧となるであろう信号に等しい低周波信号を供給する。この信号は、増幅器１０３によって増幅され、増幅器１０３の出力が、２つのパスに供給される。一方のパスは、直接に判定比較器１０５に至り、他方のパスは、例えばサンプルホールド（Ｓ＆Ｈ）モジュール１０４を介して、判定比較器１０５に至る。サンプルホールドモジュール１０４は、前に増幅されていた（Ｄ×ＶIN）信号を保存しており、したがって、その信号を、デッドタイムが変化した後に生成された信号と比較することができる。
【００３５】
図１には、サンプルホールドモジュール１０４が示されているが、例えば、アナログ／デジタルコンバータ（ＡＤＣ）とＮビットメモリ、または、他の同様の技術の使用を含む種々の手法で、サンプルホールド機能を実現することができる。同様に、比較器機能を、例えば、マグニチュードコンパレータ（大小比較器）または他の同様の技術によって遂行することができる。
【００３６】
図１のデッドタイムプロセッサ（ＤＴＰ）１０１を、論理回路、マイクロコントローラ、またはマイクロプロセッサで実現することができる。デッドタイムプロセッサ１０１は、サンプルホールドモジュール１０４を制御し、４ビットデッドタイム変調器１１６および１２０を介してデッドタイムをセットし、判定比較器１０５の出力からのベター信号を処理する。
【００３７】
電力損失に関する新しい信号が、前の信号（直近のＤ×ＶIN）よりも小さい場合には、新しいデッドタイムが「ベター」となり（比較器出力がハイになり）、デッドタイムプロセッサ１０１は、新しいデッドタイム値を保存する。そうでない場合には、新しいデッドタイムは破棄されて、前のデッドタイムが再保存される。
【００３８】
デッドタイムを変更した後には、電源フィードバック回路が新しいデューティファクタを整定することができるように、遅延（待機）を置く必要がある。この遅延時間をもたらすことができる多くの因子が存在するが、実際面では、電源のスイッチング周期の約１００倍の時間で、新しいデューティファクタを良好に整定することができるようである。
【００３９】
原理を実証するのには必要ないが、実用上は、高い信頼性を得るために、また、ノイズや過渡信号によって誤ったデッドタイムがセットされるのを防止するために、デッドタイムプロセッサ１０１は、比較的長い期間にわたって、複数の判定を平均化した後に、特定の１つのデッドタイムを最終的なデッドタイムとして結論付けるのが好ましい。数百サンプル、または、より多くのサンプルを平均化することが望ましい。これによって、電源デューティファクタに対する、急激な負荷過渡変動の影響が、平均化によって有効に取り去られる。デューティファクタ以外のなんらかの手段を用いて、電力損失を決定する場合にも、この平均化技術を適用することが可能である。
【００４０】
ＰＬＭＤＴ方式は、デジタルＰＷＭ装置を用いても、デジタル信号処理（ＤＳＰ）装置を用いても具現化することができる。しかしながら、両装置における基本的なアルゴリズムは、実質的に同じである。
【００４１】
図１Ａは、図１の回路における波形を示している。コントロール信号として示されているＰＷＭ信号は、固定遅延モジュール１０６によって、一定の遅延量（「固定遅延」）だけ遅延している。同期スイッチ１１９のゲートに印加される同期信号は、上述の可変な同期オフ遅延および可変な同期オン遅延を含んでおり、それによって、コントロール信号と同期信号との間のデッドタイムを決定する。
【００４２】
同期オフ遅延および同期オン遅延は、デッドタイムプロセッサ１０１によって決定され、４ビットデジタル信号として、それぞれ、４ビットデッドタイム変調器１２０および１１６に供給される。４ビットデッドタイム変調器１２０の出力は、Ｄ型フリップフロップ１２１に供給され、同期スイッチ１１９を、選択された量の遅延(可変の)の後にオフにする。
【００４３】
同様に、４ビットデッドタイム変調器１１６は、Ｄ型フリップフロップ１１７をセットすることによって、同期スイッチ１１９を、選択された量の遅延の後にオンにする。Ｄ型フリップフロップ１１７の出力がハイのときには、ゲート駆動回路１１８を介して、同期スイッチ１１９はオンにされる。Ｄ型フリップフロップ１１７の出力がローになると、Ｄ型フリップフロップ１１７は、Ｄ型フリップフロップ１２１をクリアする。その結果、Ｄ型フリップフロップ１２１は、４ビットデッドタイム変調器１２０によって決定される次の同期オフ遅延信号でセットされるまで、レディ状態になる。
【００４４】
コントロールチャンネル（コントロール信号が通されるチャネル）の固定遅延モジュール１０６は、４ビットデッドタイム変調器１１６および１２０が、選択されたデッドタイムを実現するために、同期スイッチ１１９のターンオン／ターンオフを、コントロールスイッチ１０８のターンオフ／ターンオンよりも、遅く／早くすることを可能にする正負両方のデッドタイムを、同期チャネル（同期信号が通されるチャネル）に実現することができるのに十分な時間量だけ、ＰＷＭ信号を遅延させて、コントロール信号を生成する。
【００４５】
図２は、図１の回路によって具現化される、従来技術のＰＬＭＤＴ方式を実行するフローチャートである。デジタル信号プロセッサ、マイクロプロセッサ、マイクロコントローラ、または論理状態マシンで、基本アルゴリズムを具現化することができる。
【００４６】
図２には、同期オフチャネル（同期信号のオフタイムを調整するチャネル）に対するフローしか示されていない。以下に説明するように、同期オンチャネル（同期信号のオンタイムを調整するチャネル）に対するフローも、実質的に同じである。フローは、Ａ点から開始する。Ａ点において、同期オフ遅延信号が既にセットされており、かつ、直近のデッドタイムにおいて生じた電力損失が、それ以前の電力損失よりもベターであり、すなわち、直近のサンプルにおいて、より低いデューティサイクル、したがって、より低い電力損失がもたらされているというデッドタイム結果が得られていると仮定すると、Ａ点において、ＹＥＳが選択される。
【００４７】
ステップ２００において、Ｎまでカウントするテストカウンタのカウント値に１が加えられる。ステップ２０１において、現在の電力損失がサンプルされて、保存される。ステップ２０２において、デッドタイムが、１段だけ短くされる、すなわち、減らされる。これは、デッドタイムが減るために、同期オフ遅延は増えるということを意味している。ここで、ＰＷＭ信号、コントロール信号、同期信号、可変同期オフ遅延、可変同期オン遅延、およびデッドタイムが示されている図１Ａを参照する。
【００４８】
図１Ａから認識されるように、同期オフ遅延が増すと、同期信号パルスのオフタイムと、コントロール信号パルスのオンタイムとの間のデッドタイムは減る。初期のうちは、デッドタイムを減らしても増やしても構わない。しかしながら、本発明の目的は、電力損失を減らすことであり、これは、一般にデッドタイムを減らすことによって実現される。したがって、初期から、デッドタイムを減らしていくことが好ましい。図２の第２の部分ＩＩにおいては、デッドタイムは増やされて行き、より低い電力損失をもたらすデッドタイムが組み込まれる。
【００４９】
ステップ２０４において、電源電圧を整定させるために、遅延（待機）が実行される。ステップ２０５において、新しい電力損失（デッドタイムが変更された後の）が、古い電力損失と比較される。古い電力損失とは、ステップ２０１において保存されていた、ステップ２０６に示されている電力損失である。ステップ２０８において、新しい電力損失の方が、より低いと判定される（例えば、デューティサイクルを用いて）と、フローはステップ２０９に進んで、「ベター」カウンタのカウント値に１が加えられる。「ベター」カウンタは、新しい電力損失が古い電力損失よりもベターであった回数を記憶している。
【００５０】
ステップ２０８において、新しい電力損失が古い電力損失よりもベターではないと判定された場合には、「ベター」カウンタのカウント値に１は加えられない。その場合には、フローはステップ２１０に進んで、Ｎ回のテストが完了しているか否かが判定される。信頼性の高い結果を得るために、多数回のテストをなすことが好ましい。
【００５１】
Ｎ回のテストが完了していないと判定された場合には、フローはステップ２１３に進む。ステップ２１３において、それ以前に、ベストであったデッドタイムが復活させられる。次に、ステップ２１２において、電源電圧を整定させるために、遅延（待機）が実行される。次いで、ステップ２００において、テストカウンタのカウント値に１が加えられる。そして、再び、ステップ２０１、２０２、２０４を経て、ステップ２０５において、古い電力損失と、新しい電力損失とが比較される。
【００５２】
ステップ２１０において、Ｎ回のテストが完了していると判定された場合には、フローはステップ２１１に進む。この時点で、最後のデッドタイムが、ステップ２０２において組み入れられている。この後、単一セットのテストしか行われていなかった場合には、誤差を生み出し得る、例えばノイズまたは負荷過渡変動の影響を取り除いて、確実に、この比較を信頼性の高いものにするためのテストが行なわれる。複数セットのテストを行なうことによって、より高い精度および信頼性が得られる。ステップ２１１において、（Ｎ／２＋１）回以上のテストがベターであったか否か、すなわち、半分を超過するテストがベターな電力損失を有していたことを、「ベター」カウンタが示しているか否かに関して、判定がなされる。
【００５３】
（Ｎ／２＋１）回以上のテストがベターであったと判定された場合には、フローは、第２の部分ＩＩに進む。（Ｎ／２＋１）回以上のテストがベターであったと判定されなかった場合には、ステップ２１４において、古いデッドタイムが復活させられる。そして、ステップ２１６に進む前に、ステップ２１５において、遅延（待機）が実行される。
【００５４】
ステップ２１６において、再び、Ｎまでカウントするテストカウンタのカウント値に１が加えられる。ステップ２１７において、現在の電力損失が保存される。ステップ２１８において、デッドタイムが１段だけ増やされて、同期オフ遅延が減らされる。ステップ２１９において、電源を整定させるために、遅延（待機）が実行される。ステップ２２０において、ステップ２１７で保存された古い電力損失が、新しい電力損失と比較される。古い電力損失は、ステップ２２１に示されているとおりである。
【００５５】
ステップ２２２において、デッドタイムを増やしたことによって、新しい電力損失が、古い電力損失よりも低くなったか否かについての判定がなされる。新しい電力損失が、より低くなったと判定された場合には、ステップ２２３において、「ベター」カウンタのカウント値に１が加えられる。新しい電力損失が、より低くなったと判定されなかった場合には、または、ステップ２２３で「ベター」カウンタのカウント値に１が加えられた後には、ステップ２２４において、Ｎ回のテストが完了しているか否かに関して判定がなされる。Ｎ回のテストが完了していると判定されなった場合には、フローは、ステップ２１４に戻る。そして、再び、ステップ２１６において、テストカウンタのカウント値に１が加えられる。
【００５６】
さらに、ステップ２１７、２１８、２１９を経て、ステップ２２０において、再び、古い電力損失と新しい電力損失との比較がなされる。ステップ２２４において、Ｎ回のテストが完了していると判定された場合には、ステップ２２５において、（Ｎ／２＋１）回以上のテストがベターであったか否かについての判定がなされる。ＹＥＳの場合には、フローは、同期オンチャネルのフローに移行する。同期オンチャネルのフローは、図２に示されている同期オフチャネルの例と概ね同一である。
【００５７】
同期オンチャネルにおけるデッドタイムの遅延は、図２に示されている同期オフチャネルにおける例と同様にして処理される。したがって、同期オンチャネルにおけるフローも同様であって、図２に示されている同期オフチャネルのプロセスと概ね同じように、デッドタイムを減らす場合と増やす場合との両方において、古い電力損失と新しい電力損失との比較が行われ、新しい電力損失の方がベターであれば、新しいデッドタイムが維持され、そうでなければ、古いデッドタイムが再保存される。
【００５８】
上述のように、ＰＬＭＤＴアルゴリズムは、計測誤差、電力損失局在極小へのトラッピング、および、位相のそろった過渡負荷による不安定な動作、または場合によっては破壊的な動作を含む、３つの誤差源からの妨害を受ける。
【００５９】
これらの誤差を減らすために、本発明は、ＰＬＭＤＴアルゴリズムおよびその回路を、以下のように修正する。
計測誤差の低減
【００６０】
以前の「ベストＤＴ」からの電力損失の指標は、「テストＤＴ」値に関わる信号パスと異なる信号パスをたどるから、サンプルホールドモジュール１０４および判定比較器１０５によって導入されるオフセット誤差は、直接、最小電力損失を検出する際の誤差に転換する。ＤＴは、デッドタイムのことである。例えば、サンプルホールドモジュールと判定比較器とで組み合わされたオフセット誤差が１０ｍＶである場合には、このオフセット誤差の影響を抑えるためには、電力損失信号の変化は、１０ｍＶを超過していなければならない。
【００６１】
ＰＬＭＤＴを適切に作動させるためには、電力損失の測定値の絶対量は重要ではない。重要なのは、前のベスト値と新しいテスト値との間の相対測定値である。前のベスト値は、基準として用いられる。重要なことは、その基準からの相対的シフト、すなわち、基準よりもベター（より優れている）か、ワース（より劣っている）か、それとも、セイム（同じである）かを検出することである。「ベター」である結果の数が十分であることが、新しい「ベスト」デッドタイムの設定を有効にするための必要条件である。
【００６２】
図３の回路は、サンプルホールドモジュール３０１および増幅器３０２および比較器３０３として示されているサンプルホールドモジュールおよび「比較器」によってもたらされるオフセット誤差を相殺することによって、この必要条件を満たす。増幅器３０２および比較器３０３は、機能としては比較器であるが、記号で増幅器（オペアンプ）として示されている理由は、すぐに明らかになる。最終目的は、真、偽のどちらかの値をとる有効な「TestBetter」信号を得ることである。容易に理解されるように、図１の判定比較器１０５が、図３の回路では、増幅器３０２と比較器３０３を有する比較器モジュール３０２Ａで置き換えられている。
【００６３】
図示されている実施形態（単に例示のためだけのものである）においては、TestBetter信号が真値をとるためには、比較器３０３は、１．５Ｖを超過する正相入力信号を必要とする。図示されている回路においては、SaveLast信号が真であるとき、すなわち、サンプルが取り込まれているとき、増幅器３０２の出力電圧が０．５Ｖと１．０Ｖの間に収まるように、抵抗３０７を介して、増幅器３０２に補正が加えられる。このようにして、サンプルホールドモジュール３０１または増幅器３０２によって導入される、いかなるオフセット誤差も、増幅器３０２の利得との関連で相殺することができる。増幅器３０２の利得が１０，０００であると仮定すると、オフセット誤差を相殺されている、増幅器３０２の出力が０．５Ｖと１．０Ｖの間にあるのであるから、オフセット誤差は、５０μＶと１００μＶの間に収まることになる。
【００６４】
オフセット誤差を相殺するためのバイアスは、４ビットＤ／Ａコンバータ３０６を介して供給することができる。４ビットＤ／Ａコンバータ３０６は、また、４ビット・アップ／ダウンカウンタ３０５の出力によって制御される。そのバイアス信号は、増幅器３０２の逆相入力に入力されるのであるから、カウント方向（正または負）は、要求される方向と逆に行われる。
【００６５】
増幅器３０２の出力が低すぎる（＜０．５Ｖ）場合には、比較器３０８が、カウントダウン（減算）を命令する。増幅器３０２の出力が高すぎる（＞１．０Ｖ）場合には、比較器３１０が、カウントアップ（加算）を命令する。増幅器３０２の出力が０．５Ｖと１．０Ｖの間にある場合には、ＮＡＮＤゲート３０９が、カウントの無効を命令する。外部論理回路（図示せず）によって、４ビットアップ／ダウンカウンタ３０５のカウント値が、規定範囲未満になること、または、超過することが防止される。
【００６６】
図３の装置のほかに、他の装置も可能である。本発明の本質は、安価なＩＣまたは個別素子を用いたとしても、サンプルホールドモジュールまたは比較器の大きなオフセットの存在の有無に関わりなく、オフセット誤差を相殺するということである。
局在最小電力損失の克服
【００６７】
図２のフローチャート例、詳細には、ステップ２０２および２１８において、デッドタイム値は、それぞれ、現在のベストなデッドタイムよりも１段だけ小さい値および大きい値にされるだけである。このアプローチは、準最適デッドタイム設定から脱出できなくなる可能性を有する。デッドタイム設定と誤差電圧（デューティファクタ×５Ｖ）との関係を示すプロットである図４が、この効果を明示している。デッドタイム設定「９」おょび「Ｄ」における誤差電圧はどちらも極小であるが、Ｄにおける誤差電圧が、最小である。図２のアルゴリズムでは、デッドタイム設定「９」（図４）にトラップされている可能性がある。
【００６８】
この問題を解決するためには、デッドタイム値のテストを、現在のベスト値からずっとかけ離れた値まで行うことを可能にする必要がある。いかなる「ベスト」位置からも、全てのデッドタイム設定をテスト可能でなければならない。これは、図５のステップ５１７において、１ＰＬＭＤＴサイクルが終了する毎に、テストカウンタのカウント値に１を加えることによって実行される。図４のＦ（１６進数：１０進数では１５）のような最大カウント値に到達すると、カウンタは、そのカウント値を０に戻して、その後、再びカウントを開始する。
【００６９】
以下の説明において、テスト数、ベスト決定前の「ベター」判定数などに対して、それぞれ、数値２５６、１６０などが与えられている。これらの数値は、単なる例示であるにすぎない。「ベター」判定数が、常に、テスト数の半分を超過していなければならない（＞Ｎ／２）ということを除いて、アルゴリズムは、いかなる特定の数値にも拘束されない。
【００７０】
特定のデッドタイム設定のテスト結果が、現在のベストよりもベターである場合には、そのデッドタイム設定を、新しいベストに変更することができる。それに代えて、ステップ５１２におけるように、特定のデッドタイム設定のテスト結果が、現在のベストよりもベターである場合に、そのデッドタイムを１段移して、新しいテスト値にすることもできる。実際には、こちらの方が、より安定で、かつ、より信頼姓の高い結果を与える傾向がある。
【００７１】
このアルゴリズムの欠点は、最適値からはるかにかけ離れたデッドタイム値をテストするために、多くの時間を費やすということである。その結果、平均電力損失は、「ワース」または「セイム」なデッドタイム設定に、強く影響される。準最適デッドタイム値をテストするために費やされる時間を最小にするために、図５において、準最適デッドタイム値のテストから早期に脱出することができるようにする２つの方法が用いられている。それらの各々において、用いられる正確な数は変更することができる。その原理は、準最適デッドタイム値からの早期の脱出を可能にするということである。ステップ５０１および５０２において、最初の１６回のテストのうちの少なくとも半分が「ベター」でない場合には、早期の脱出が可能になる。
【００７２】
図示の実施形態においては、新しいデッドタイムを受け入れるためには、読み取りの６２．５％がベターでなければならない〔ステップ５１１を参照のこと（１６０回のテストがベターでなければならない）〕から、最初の１６回（ステップ５１５による２５６回のうちの）中に、少なくとも５０％がベターでない場合には、それ以上の進行は促進されない。
【００７３】
図５において説明のために選択された回数、すなわち１６０回のベターなテスト回数は、単に説明のためだけのものである。ベターなテスト回数に、他の数値を用いることもできる。また、全テスト回数も、２５６回（ステップ５１６を参照のこと）から異なってもよい。
【００７４】
負荷過渡変動に起因して、継続が許された場合に、結局、１６０回のベターな読み取りに帰着するかもしれない状況においては、この早期のテストが役に立たなくなり得ることは明らかである。それでもなお、準最適値に一時的にとどまることの空費不利益は、ワース値を２５６回テストする空費不利益よりは軽い。
【００７５】
２番目の脱出方法は、ステップ５０３において与えられる。ステップ５０３においては、１６０回のベターが、もはや数学的に不可能である場合に、脱出が行われる。この早期の脱出には、不利益はない。
【００７６】
混合信号装置においては、２つのデッドタイム（テスト下のデッドタイムと、以前の最小の電力損失に付随するベストデッドタイム）に付随する２つの電力損失間の数値差の現在高を保持するために、符号付き加算器を使用することができる。したがって、「ワース」電力損失の読み取りの数値和、すなわち、電力損失がより大きな読み取りの数値和を、それが既定値を超過したときに、カウントシーケンス（電力損失テストのための)の再始動を強制するために用いることができる。
位相のそろった負荷過渡変動の効果の低減
【００７７】
図６は、ＰＬＭＤＴ方式を具現化するために用いられる状態機械の単純化されたブロック図である。図６Ａの信号波形６１０〜６１７は、図６の状態機械の出力信号のタイミングを示している。図５と図６、図６Ａとは、図５において太いアンダーラインを施されている表記が、図６のシーケンス・デコーダ６０２の状態に対応するという点で、互いに関連し合っている。例えば、図５のステップ５０５、５１４と、図６のシーケンス・デコーダ６０２、図６Ａの信号波形６１２、６１６とを考える。
【００７８】
一般に、シーケンスデコーダは、各ＰＷＭ発振器サイクルに対して１つの状態を送り出す。しかしながら、SettleTestおよびSettleRestoreの状態中に、シーケンスカウンタ６０１は、一定数のＰＷＭ発振器サイクルに対して無効化される。
【００７９】
この例においては、そのＰＷＭ発振器サイクル数は１２８であると仮定する。この場合には、この装置を用いた１ＭＨｚ電源で、２つの遅延時間（無効化されている期間）は、各々、１２８マイクロ秒になる。全ＰＬＭＤＴサイクルでは、２６２マイクロ秒、すなわち、（２×１２８マイクロ秒＋６マイクロ秒）になる。SaveLast信号（信号波形６１０およびステップ５００）およびSaveTest信号（信号波形６１３およびステップ５０６）を参照すると、これは、約３９０６Ｈｚのサンプルレートに相当する。
【００８０】
例えばデスクトップコンピュータのＣＰＵ（中央演算処理装置）による、典型的な擬似ランダム過渡負荷が存在すると、負荷過渡変動によって、誤ったワース指示が引き起こされる確率と同じ、誤ったベター指示が引き起こされる確率が存在する。しかしながら、過渡負荷の周波数の位相がそろっている場合には、ベター指示またはワース指示の１つ１つが誤った指示であり得る。図７は、いかにして、このことが起こるかを示している。
【００８１】
図７の負荷電流信号７００は、SaveLast信号７０２およびSaveTest信号７０３と同一のトグル周波数を有する。電力損失信号７０１は、電源電流出力の、ある関数である。この例においては、ステップ５０６における（SaveTest信号がハイレベルのときに検出される）電力損失の方が、より小さくなるから、全てのテスト（ステップ５０９における）は、「ベター」指示になる。もし、負荷電流信号７００が、ＰＬＭＤＴ動作（SaveLast信号７０２およびSaveTest信号７０３）に対して、１８０°シフトすると、全てのテスト（ステップ５０９における）は、「ワース」指示になってしまう。もちろん、これは、負荷過渡変動が、テストされている実際のデッドタイムによる、いかなる効果をも圧倒するのに十分なほどに、電力損失を変化させると仮定している。これは、通常起こり得ることである。
【００８２】
二次高調波負荷電流信号７０４、および二次高調波電力損失信号７０５は、サンプル周波数の偶数次高調波に対する相対的排除性を示している。一方、三次高調波負荷電流信号７０６、および三次高調波電力損失信号７０７は、基本波に対すると同じ、奇数次高調波に対する脆弱性を示している。実際には、偶数次高調波、および、偶数次副高調波および奇数次副高調波に対しても、ある脆弱性が存在する。これらの高調波が、図１のローパスフィルタ１０２によって減衰しないところでは、それらに反応することを余儀なくされる。
【００８３】
上述の擬似ランダム負荷過渡変動の場合には、誤ったベター指示は、誤ったワース指示と等しい。同様に、この問題に対する解決策は、ランダムな負荷過渡変動におけるように、平均すると、誤った指示同士が互いに相殺し合うように、サンプル周期をランダム化することである。
【００８４】
本発明の基本原理は、ランダムサンプル周期または擬似ランダムサンプル周期である。この原理は、整定遅延時間（ステップ５０５、５１４、整定遅延器６００、信号波形６１２、６１６を参照のこと）を、固定値（例えば１２８マイクロ秒）から、擬似ランダム値（例えば１２８〜２５６マイクロ秒）に変更することによって、最もよく実践される。このようにすると、SaveTest信号およびSaveLast信号のパルスの位置は、負荷過渡変動に対して擬似ランダムに変化する。図８は、これを達成する１つの方法を概略的に示している。
【００８５】
通常の状態において、整定遅延カウンタ８００のデータ入力は、シフトレジスタ８０２の出力からロードされる。整定遅延カウンタ８００は８ビットカウンタであるが、下位の７ビットだけがロードされる。これによって、整定遅延カウンタ８００は、１２８〜２５６のカウント範囲を与えられ、１ＭＨｚのＰＷＭ発振器を用いると、遅延範囲は、１２８〜２５６マイクロ秒になる。
【００８６】
ＯＲゲート８０３に入力されるSettleTest信号またはSettleRestore信号が、Ｄ型フリップフロップ内で１ゼロを達成する毎に、遅延が開始される。それによって、シーケンスカウンタ６０１は無効化され、かつ、整定遅延カウンタ８００が有効になる。DisableN信号は、整定遅延カウンタ８００のCARRY OUT上で偽になる。
【００８７】
排他的論理和ゲート８０１およびシフトレジスタ８０２は、線形フィードバック・シフトレジスタ（ＬＦＳＲ）を構成する。この回路は、ｓ０〜ｓ６に、擬似ランダム７ビット・コードを発生させる。そのコード列は、排他的論理和ゲート８０１にデータ供給するタップの関数であり、また、コード列の長さは、ビット数の関数である。これは反復コードであるが、このコードを正確に再現する負荷過渡変動は起こりそうにもないので、そのことは無視することができる。それでも心配であれば、コード列の長さを増やすことができる。
【００８８】
その結果、サンプル周波数は、１９３１〜３９０６Ｈｚの範囲で擬似ランダムに変化する。実際には、これに伴って、位相のそろった負荷過渡変動によって引き起こされる「ノイズ」は、実質的に直流から、ローパスフィルタ１０２（図１を参照のこと）の遮断周波数までの全周波数範囲にわたって広がる。このようにノイズフロアが増えることを克服するために、プロトタイプにおいては、ベターサンプルの数を、１２９（＝２５６／２＋１）から１６０に増やした（ステップ５１１を参照のこと）。この数は例示のためのものであるにすぎず、必要に応じて変更することができる。重要なことは、数を増やすことによって、雑音排除性が増すということである。
【００８９】
７ビットランダムシーケンスは、かなり長く、かつ、かなり精細な分解能を有するが、図９は、ＰＬＭＤＴ動作に対する、ランダムサンプリング間隔の効果を示す略図である。負荷電流信号９００、および、生じた電力損失信号９０１の位相はそろっているが、SaveLast信号９０２およびSaveTest信号９０３のパルス間隔はランダムである。図９では、２５６回のテスト（ステップ５１６を参照のこと）にわたって平均化したとき、総合的なベター判定に必要な１６０回のベターカウント（ステップ５１１を参照のこと）に達しないであろう、ランダムなベター／ワース結果（ベター９０５、９０６、９０８、およびワース９０４、９０７、９０９）になっている。
【００９０】
以上本発明を、その特定の実施形態に関連付けて説明したが、当業者には、他の多くの変形例および変更例、および他の使用方法が明らかであると思う。したがって、本発明は、本明細書の特定の開示によって制限されず、請求項によってのみ限定されるものである。
【図面の簡単な説明】
【００９１】
【図１】特許文献１の図１Ａに示されている、電力損失最小化デッドタイム方式を具現化する、従来技術のスイッチング・コンバータのブロック図である。
【図１Ａ】図１の回路における信号の波形図である。
【図２】特許文献１の図５に示されている、電力損失最小化デッドタイム方式を実行するためのアルゴリズムの一例のフローチャートである。
【図３】サンプルホールド回路および比較器によって生成される誤差を相殺する、本発明による、図２の回路の一変更例のブロック図である。
【図４】本発明の１つの目的を説明するために、いかにして、電力損失最小化デッドタイム・アルゴリズムが１つのデッドタイム設定にトラップされ得るかを示す一例のグラフである。
【図５】準最適デッドタイムへのトラップからの早期脱出を可能にするための、電力損失最小化デッドタイム・アルゴリズムの一変更例のフローチャートである。
【図６】電力損失最小化デッドタイム方式を具現化するために用いられる状態機械の単純化したブロック図である。
【図６Ａ】図６の各信号のタイミング図である。
【図７】従来技術の電力損失最小化デッドタイム方式においては、いかにして、位相のそろった負荷過渡変動が誤った「ベター」または「ワース」電力損失指示を起こし得るかを示すタイミング図である。
【図８】位相のそろった負荷過渡変動を相殺するための一回路のブロック図である。
【図９】位相のそろった負荷過渡変動の効果を相殺するために、ＰＬＭＤＴ動作にランダムサンプリング間隔を用いる効果を示す単純化したタイミング図である。
【符号の説明】
【００９２】
１０１  デッドタイムプロセッサ
１０２  ローパスフィルタ
１０３、３０２  増幅器
１０４、３０１  サンプルホールドモジュール
１０５  判定比較器
１０６  固定遅延モジュール
１０７、１１８  ゲート駆動回路
１０８  コントロールスイッチ
１１０  出力インダクタ
１１１  出力キャパシタ
１１２  負荷
１１３  誤差増幅器
１１４  ＰＷＭ変調器
１１５  インバータ
１１６、１２０  ４ビット・デッドタイム変調器
１１７、１２１、８０４  Ｄ型フリップフロップ
１１９  同期スイッチ
３０２Ａ  比較器モジュール
３０３、３０８、３１０  比較器
３０５  ４ビット・アップ／ダウンカウンタ
３０６  ４ビットＤ／Ａコンバータ
３０７  抵抗
３０９  ＮＡＮＤゲート
６００  整定遅延器
６０１  シーケンスカウンタ
６０２  シーケンス・デコーダ
６１０〜６１７  信号波形
７００、９００  負荷電流信号
７０１、９０１  電力損失信号
７０２、９０２  SaveLast信号
７０３、９０３  SaveTest信号
７０４  二次高調波負荷電流信号
７０５  二次高調波電力損失信号
７０６  三次高調波負荷電流信号
７０７  三次高調波電力損失信号
８００  整定遅延カウンタ
８０１  排他的論理和ゲート
８０２  シフトレジスタ
８０３  ＯＲゲート
９０４、９０７、９０９  ワース
９０５、９０６、９０８  ベター
【図１】
2009515498.tif 000003
【図１Ａ】
2009515498.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図６Ａ】
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【図７】
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【図８】
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【図９】
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