(57)【要約】本発明は、有利には、別々の態様において、高品質であり、高密度であり、接着力が良好であり、マクロスケールな及びマイクロスケールな組成の均一性を有しているＩＢＩＩＩＡＶＩＡ族化合物薄膜を形成する低コスト堆積技術を提供する。それは、そのような化合物薄膜でつくられた太陽電池をモノリシック集積してモジュールを形成する方法も提供する。或る態様では、ＩＢＩＩＩＡＶＩＡ族半導体層をベース上に成長させる方法であって、ベース上に核生成層及び／又はシード層を堆積させ、核生成層及び／又はシード層上にＩＢ族材料と少なくとも１つのＩＩＩＡ族材料とを含んだ前駆体膜を電気鍍金する工程と、電気鍍金した前駆体膜をＶＩＡ族材料と反応させる工程とを含んだ方法が提供される。他の態様も記載されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2化合物層を作製する方法であって、
コンタクト層を表面に含んだベースを提供することと、
前記コンタクト層上に、ルテニウム及びオスミウムの少なくとも一方を含んだ核生成層を堆積させることと、
湿式処理技術によって、前記核生成層上に、銅とインジウム及びガリウムの少なくとも一方とを含んだ前駆体膜を形成することと、
前記前駆体膜をＳｅ及びＳの少なくとも一方と反応させて前記Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2化合物層を形成することと
を含んだ方法。
【請求項２】
請求項１に記載の方法であって、前記湿式処理技術は電気鍍金及び無電界鍍金の一方である方法。
【請求項７】
請求項１に記載の方法であって、前記反応させる工程は、Ｓ及びＳｅの少なくとも一方を含んだガス種の存在下で前記前駆体膜をアニールすることを含んだ方法。
【請求項１０】
請求項７に記載の方法であって、前記アニールを３５０℃以上の温度で実行する方法。
【請求項１１】
Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2化合物層を作製する方法であって、
コンタクト層を表面に含んだベースを提供することと、
前記コンタクト層上に、ルテニウム、オスミウム及び銅の少なくとも１つを含んだ核生成層を堆積させることと、
前記核生成層上に、銅、インジウム及びガリウムを含んだ前駆体膜を電気鍍金することと、
前記前駆体膜上に、Ｓｅ及びＳの少なくとも一方を含んだＶＩＡ族層を形成することと、
前記前駆体膜を前記ＶＩＡ族層と反応させて前記Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2化合物層を形成することと
を含んだ方法。
【請求項１４】
請求項１１に記載の方法であって、前記前駆体膜を前記ＶＩＡ族層と反応させる工程は、３５０℃以上の温度でアニールする方法。
【請求項１５】
請求項１４に記載の方法であって、ガス状のＶＩＡ族材料種を含んだ雰囲気中で反応を実行する方法。
【請求項１８】
マイクロスケールな不均一性があるＩＢＩＩＩＡＶＩＡ族吸収層を有している薄膜太陽電池を形成する方法であって、
シート形状のベース上に、ルテニウム薄膜を塗布する工程と、
前駆体を少なくとも１つの層として堆積させる工程であって、前記前駆体はＩＢ族材料と少なくとも１つのＩＩＩＡ族材料とを含み、堆積させたままの前記前駆体はＩＩＩＡ族に対するＩＢ族のモル比が１．０以下であり、前記ルテニウム薄膜は前記前駆体のマイクロスケールな不均一性を規定している工程と、
前記前駆体を少なくとも１つのＶＩＡ族材料と反応させて前記ＩＢＩＩＩＶＩＡ族吸収層を形成する工程と、
透明層を前記ＩＢＩＩＩＡＶＩＡ族吸収層上に堆積させて、マイクロスケールな不均一性がある前記ＩＢＩＩＩＡＶＩＡ族吸収層を有している前記薄膜太陽電池を形成する工程と
を含んだ方法。
【請求項１９】
請求項１８に記載の方法であって、前記と付する工程は、Ｍｏ表面を有しているベース上に前記ルテニウム薄膜を塗布する方法。
【請求項２０】
請求項１８に記載の方法であって、前記堆積させる工程は電気鍍金することを含んだ方法。
【請求項２２】
請求項１８に記載の方法であって、前記ＩＢ族材料はＣｕであり、前記ＩＩＩＡ族材料はＩｎ及びＧａの少なくとも一方であり、前記ＶＩＡ族材料はＳｅ及びＳの少なくとも一方である方法。
【請求項２９】
請求項２０に記載の方法であって、前記ＩＢ族材料はＣｕであり、ＩＩＩＡ族材料はＩｎ及びＧａの少なくとも一方であり、ＶＩＡ族材料はＳ及びＳｅの少なくとも一方である方法。
【請求項３０】
請求項１８に記載の方法であって、前記塗布する工程は、電気鍍金、無電界鍍金、原子層堆積、化学気相堆積、有機金属化学気相堆積及び物理気相堆積の少なくとも１つである方法。
【請求項３６】
請求項１８に記載の方法であって、前記ルテニウム薄膜の厚さは１〜２０ｎｍの範囲内にある方法。
【請求項３９】
請求項１８に記載の方法であって、前記反応させる工程は、Ｓｅ及びＳの少なくとも一方を含んだガス中で前記前駆体を加熱することを含んだ方法。
【請求項４２】
請求項１８に記載の方法であって、前記反応させる工程は、ＶＩＡ族材料を前記前駆体上に堆積させて前駆体／ＶＩＡ族材料スタックを形成することと、前記スタックを加熱することとを含んだ方法。
【請求項４３】
請求項２０に記載の方法であって、前記反応させる工程は、Ｓｅ層を前記前駆体上に堆積させて前駆体／Ｓｅスタックを形成することと、前記スタックを加熱することとを含んだ方法。
【請求項４７】
マイクロスケールな不均一性があるＩＢＩＩＩＡＶＩＡ族吸収層を有している薄膜太陽電池を形成する方法であって、
シート形状のベース上に、ルテニウム薄膜を塗布する工程と、
前駆体を少なくとも１つの層として堆積させる工程であって、前記前駆体はＩＢ族材料と少なくとも１つのＩＩＩＡ族材料と少なくとも１つのＶＩＡ族材料とを含み、堆積させたままの前記前駆体はＩＩＩＡ族に対するＩＢ族のモル比が１．０以下であり、前記ルテニウム薄膜は前記前駆体のマイクロスケールな不均一性を規定している工程と、
前記ＩＢ族材料と前記少なくとも１つのＩＩＩＡ族材料と前記少なくとも１つのＶＩＡ族材料とを反応させて前記ＩＢＩＩＩＶＩＡ族吸収層を形成する工程と、
透明層を前記ＩＢＩＩＩＡＶＩＡ族吸収層上に堆積させて、マイクロスケールな不均一性がある前記ＩＢＩＩＩＡＶＩＡ族吸収層を有している前記薄膜太陽電池を形成する工程と
を含んだ方法。
【請求項４９】
請求項４７に記載の方法であって、前記堆積させる工程は電気鍍金することを含んだ方法。
【請求項５８】
請求項４９に記載の方法であって、前記ＩＢ族材料はＣｕであり、ＩＩＩＡ族材料はＩｎ及びＧａの少なくとも一方であり、ＶＩＡ族材料はＳ及びＳｅの少なくとも一方である方法。
【請求項６１】
請求項２に記載の方法であって、前記核生成層の厚さは１〜２０ｎｍの範囲内にある方法。
【請求項６２】
請求項６１に記載の方法であって、前記コンタクト層はＭｏを含んだ方法。
【請求項６３】
請求項１に記載の方法であって、前記形成する工程の前に、前記核生成層上にシード層を設ける工程を更に含み、前記シード層は銅を含み、１〜１００ｎｍの範囲内の厚さを有している方法。
【請求項６４】
請求項６２に記載の方法であって、前記形成する工程の前に、前記核生成層上にシード層を設ける工程を更に含み、前記シード層は銅を含み、１〜１００ｎｍの範囲内の厚さを有している方法。
【請求項６５】
請求項１に記載の方法であって、前記核生成層の堆積を電気グラフトによって行い、前記核生成層は１体積パーセント未満の高分子材料を含んだ方法。
【請求項６６】
請求項６３に記載の方法であって、前記シード層を設ける工程を電気グラフトによって実行し、前記シード層は１体積パーセント未満の高分子材料を含んだ方法。
【請求項６７】
請求項６４に記載の方法であって、前記シード層を設ける工程を電気グラフトによって実行し、前記シード層は１体積パーセント未満の高分子材料を含んだ方法。
【請求項６８】
Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2化合物層を作製する方法であって、
コンタクト層を表面に含んだベースを提供することと、
前記コンタクト層上に、銅を含み、１〜１００ｎｍの範囲内の厚さを有しているシード層を堆積させることと、
前記シード層上に、銅とインジウム及びガリウムの少なくとも一方とを含んだ前駆体膜を電気鍍金することと、
前記前駆体膜及び前記シード層をＳｅ及びＳの少なくとも一方と反応させて前記コンタクト層上に前記Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2化合物層を形成することと
を含んだ方法。
【請求項６９】
請求項６８に記載の方法であって、前記コンタクト層は、Ｍｏ、Ｒｕ及びＯｓの少なくとも１つを含んだ方法。
【請求項７０】
請求項６９に記載の方法であって、前記シード層は１０〜５０ｎｍの範囲内の厚さを有している方法。
【請求項７１】
請求項７０に記載の方法であって、前記反応させる工程は、Ｓｅの層を前記前駆体膜上に堆積させて構造を形成することと、前記構造を３５０℃よりも高い温度にまで加熱することとを含んだ方法。
【請求項７２】
請求項１４に記載の方法であって、前記核生成層の厚さは１〜２０ｎｍの範囲内にある方法。
【請求項７３】
光起電力モジュール構造であって、
絶縁性表面を有している基材と、
前記絶縁性表面上に形成され、間にギャップを空けている第１コンタクト層パッド及び第２コンタクト層パッドと、
前記第１及び第２コンタクト層パッドを被覆し、それらの間の前記ギャップを埋め込んでいるＩＢＩＩＩＡＶＩＡ族化合物膜であって、前記ＩＢＩＩＩＡＶＩＡ族化合物膜の第１部分は前記第１コンタクト層パッドを被覆して第１太陽電池用の吸収体を形成し、前記ＩＢＩＩＩＡＶＩＡ族化合物膜の第２部分は前記第２コンタクト層パッドを被覆して第２太陽電池用の吸収体を形成し、前記ＩＢＩＩＩＡＶＩＡ族化合物膜の第３部分は、前記ＩＢＩＩＩＡＶＩＡ族化合物膜の前記第３部分におけるモル比ＩＢ族／ＩＩＩＡ族が前記ＩＢＩＩＩＡＶＩＡ族化合物膜の前記第１及び第２部分におけるモル比ＩＢ族／ＩＩＩＡ族未満となるように前記ギャップ内に及びその上に形成され、それにより、前記ＩＢＩＩＩＡＶＩＡ族化合物膜の前記第３部分を前記ＩＢＩＩＩＡＶＩＡ族化合物膜の前記第１及び第２部分と比較して電気的により抵抗性としているＩＢＩＩＩＡＶＩＡ族化合物膜と
を具備した光起電力モジュール構造。
【請求項７４】
請求項７３に記載の光起電力モジュール構造であって、前記ＩＢＩＩＩＡＶＩＡ族化合物膜上に形成された透明導電層を更に具備し、前記第１太陽電池用の前記吸収体の前記透明導電層は、前記第２コンタクト層パッドと電気的に短絡し、前記第１太陽電池と前記第２太陽電池とを直列に電気的に接続している光起電力モジュール構造。
【請求項７５】
請求項７４に記載の光起電力モジュールであって、前記第２コンタクト層パッドへの前記接続は、前記ＩＢＩＩＩＡＶＩＡ族化合物膜の前記第２部分におけるコンタクトホールを介して為され、前記第１太陽電池用の前記吸収体上の前記透明導電層は、前記第２太陽電池用の前記吸収体上の前記透明導電層から物理的に隔離されている光起電力モジュール構造。
【請求項７６】
請求項７３に記載の光起電力モジュール構造であって、前記ＩＢＩＩＩＡＶＩＡ族化合物膜はＣｕ（Ｇａ，Ｉｎ）（Ｓ，Ｓｅ）2膜である光起電力モジュール構造。
【請求項７７】
請求項７３に記載の光起電力モジュール構造であって、前記基材は、ガラスシート、高分子ウェブ、及び絶縁層で被覆された金属ホイルの少なくとも１つを含んだ光起電力モジュール構造。
【請求項７８】
請求項７７に記載の光起電力モジュール構造であって、前記第１コンタクト層パッド及び前記第２コンタクト層パッドは、Ｍｏ、Ｔｉ及びＴａ材料の１つを含んだ光起電力モジュール構造。
【請求項７９】
請求項７３に記載の光起電力モジュール構造であって、前記ＩＢＩＩＩＡＶＩＡ族化合物膜の前記第３部分における前記モル比ＩＢ族／ＩＩＩＡ族は０．５未満であり、前記ＩＢＩＩＩＡＶＩＡ族化合物膜の前記第１及び第２部分における前記モル比ＩＢ族／ＩＩＩＡ族は少なくとも０．８である光起電力モジュール構造。
【請求項８０】
光起電力モジュールの製造方法であって、
基材の電気的に絶縁性の表面上に、隣り合っており且つギャップによって分離された第１コンタクト層パッド及び第２コンタクト層パッドを形成することと、
導電性シード層を堆積させて、前記第１コンタクト層パッドの少なくとも一部と前記第２コンタクト層パッドの少なくとも一部とそれらの間の前記ギャップとをコンフォーマル（conformally）に被覆することと、
反応を用いて前記第１コンタクト層パッド、前記第２コンタクト層パッド及び前記ギャップ上にＩＢＩＩＩＡＶＩＡ族化合物膜を形成することであって、前記反応の間に前記導電性シード層が消費されて前記ＩＢＩＩＩＡＶＩＡ族化合物膜の一部になることと
を含んだ方法。
【請求項８１】
請求項８０に記載の方法であって、前記導電性シート層は、前記第１コンタクト層パッド及び前記第２コンタクト層パッドの実質的に全面を被覆する方法。
【請求項８２】
請求項８１に記載の方法であって、前記ＩＢＩＩＩＡＶＩＡ族化合物膜を形成することは、前駆体膜を前記導電性シード層上に設置して構造を形成することと、前記構造をＶＩＡ族材料の存在下で前記導電性シード層と前記前駆体膜と前記ＶＩＡ族材料との間で反応を生じるように加熱することとを含み、前記前駆体膜は少なくとも１つのＩＢ族材料と少なくとも１つのＩＩＩＡ族材料とを含んでいる方法。
【請求項８３】
請求項８２に記載の方法であって、前記導電性シード層はＩＢ族材料及びＩＩＩＡ族材料の少なくとも一方を含んだ方法。
【請求項８４】
請求項８３に記載の方法であって、前記導電性シード層はＣｕ層である方法。
【請求項８５】
請求項８４に記載の方法であって、前記設置する工程を電着によって行い、前記ギャップをコンフォーマルに被覆した前記導電性シード層は前記前駆体膜の前記ギャップ上への堆積を可能とする方法。
【請求項８６】
請求項８３に記載の方法であって、前記設置する工程を電着によって行い、前記ギャップをコンフォーマルに被覆した前記導電性シード層は前記前駆体膜の前記ギャップ上への堆積を可能とする方法。
【請求項８７】
請求項８６に記載の方法であって、前記ＩＢ族材料はＣｕであり、ＩＩＩＡ族材料はＩｎ及びＧａの少なくとも一方であり、ＶＩＡ族材料はＳｅ及びＳの少なくとも一方である方法。
【請求項８８】
請求項８５に記載の方法であって、前記ＩＢ族材料はＣｕであり、ＩＩＩＡ族材料はＩｎ及びＧａの少なくとも一方であり、ＶＩＡ族材料はＳｅ及びＳの少なくとも一方である方法。
【請求項８９】
光起電力モジュールの製造方法であって、
基材の電気的に絶縁性の表面上に、隣り合っており且つギャップによって分離された第１コンタクト層パッド及び第２コンタクト層パッドを、前記基材の前記電気的に絶縁性の表面と前記第１及び第２コンタクト層パッドの少なくとも一部との間に挟まれた導電性シード層の一部が前記ギャップを通して露出するように形成することと、
反応を用いて前記第１コンタクト層パッド、前記第２コンタクト層パッド及び前記ギャップ上にＩＢＩＩＩＡＶＩＡ族化合物膜を形成することであって、前記反応の間に前記導電性シード層が消費されて前記ＩＢＩＩＩＡＶＩＡ族化合物膜の一部になることと
を含んだ方法。
【請求項９０】
請求項８９に記載の方法であって、前記ＩＢＩＩＩＡＶＩＡ族化合物膜を形成することは、
前駆体膜を前記第１コンタクト層パッドの上と前記第２コンタクト層パッドの上と前記導電性シード層の露出した前記部分の上とに設置して構造を形成することと、
前記構造をＶＩＡ族材料の存在下で、実質的に前記第１コンタクト層パッド及び前記第２コンタクト層パッド上で前記前駆体膜と前記ＶＩＡ族材料との間の反応を生じ、実質的に前記ギャップ上で前記ＶＩＡ族材料と前記導電性シード層の露出した前記部分と前記前駆体膜との間の反応を生じるように加熱することと
を含み、前記前駆体膜は少なくとも１つのＩＢ族材料と少なくとも１つのＩＩＩＡ族材料とを含んでいる方法。
【請求項９１】
請求項９０に記載の方法であって、前記導電性シード層は、ＩＢ族材料及びＩＩＩＡ族材料の少なくとも一方を含んでいる方法。
【請求項９２】
請求項９１に記載の方法であって、前記導電性シード層は銅層である方法。
【請求項９３】
請求項９２に記載の方法であって、前記設置する工程を電着によって行い、前記導電性シード層の露出した前記部分は前記前駆体膜が前記ギャップ上に設置されるのを可能とする方法。
【請求項９４】
請求項９１に記載の方法であって、前記設置する工程を電着によって行い、前記導電性シード層の露出した前記部分は前記前駆体膜が前記ギャップ上に設置されるのを可能とする方法。
【請求項９５】
請求項９４に記載の方法であって、前記ＩＢ族材料はＣｕであり、ＩＩＩＡ族材料はＩｎ及びＧａの少なくとも一方であり、ＶＩＡ族材料はＳｅ及びＳの少なくとも一方である方法。
【請求項９６】
請求項９３に記載の方法であって、前記ＩＢ族材料はＣｕであり、ＩＩＩＡ族材料はＩｎ及びＧａの少なくとも一方であり、ＶＩＡ族材料はＳｅ及びＳの少なくとも一方である方法。
【発明の詳細な説明】
【発明の開示】
【０００１】
発明者：Ｂｕｌｅｎｔ Ｍ．Ｂａｓｏｌ
２００６年１１月２日に出願されたこの出願、米国特許出願第１１／２６６，０１３号は、一部継続出願であって、２００４年３月１５日に出願された米国仮出願第６０／５５２，７３６号の優先権を主張して２００５年３月１５日に出願された米国特許出願第１１／０８１，３０８号の優先権を主張している。
【０００２】
発明の分野
本発明は、放射線検出器及び光起電性用途の半導体薄膜を製造するための方法及び装置に関する。
【０００３】
太陽電池は、太陽光を電力へと直接に変換する光起電力デバイスである。最も一般的な太陽電池材料はシリコンであり、それは、単結晶又は多結晶ウエハの形態にある。しかしながら、シリコン系太陽電池を用いて生じさせる電気のコストは、より伝統的な方法によって生じさせる電気のコストよりも高い。それゆえ、１９７０年代の初頭から、地球上で使用するための太陽電池のコストを低減させる努力が為されてきた。太陽電池のコストを低減させる１つの方法は、太陽電池品質の吸収材料を大面積の基材上に堆積させることが可能な低コストの薄膜成長技術を開発すること、及び、高スループット及び低コストの方法を用いてこれらデバイスを製造することである。
【０００４】
周期表のＩＢ族（Ｃｕ、Ａｇ、Ａｕ）、ＩＩＩＡ族（Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｉ）及びＶＩＡ族（Ｏ、Ｓ、Ｓｅ、Ｔｅ、Ｐｏ）材料又は元素の幾つかを含んだＩＢＩＩＩＡＶＩＡ族化合物半導体は、薄膜太陽電池構造にとって優れた吸収材料である。特に、一般にＣＩＧＳ（Ｓ）と呼ばれているＣｕ、Ｉｎ、Ｇａ、Ｓｅ及びＳの化合物、即ち、Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2又はＣｕＩｎ1-xＧａx（ＳyＳｅ1-y）kであって０≦ｘ≦１、０≦ｙ≦１、及びｋがほぼ２である化合物は、２０％に達しようとする変換効率を与える太陽電池構造において既に使用されている。ＩＩＩＡ族元素Ａｌ及び／又はＶＩＡ族元素Ｔｅを含有した吸収体も将来性を示した。それゆえ、要約すると、ｉ）ＩＢ族からＣｕと、ｉｉ）ＩＩＩＡ族からＩｎ、Ｇａ及びＡｌの少なくとも１つと、ｉｉｉ）ＶＩＡ族からＳ、Ｓｅ及びＴｅの少なくとも１つとを含有した化合物は、太陽電池用途にとって非常に興味深い。
【０００５】
Ｃｕ（Ｉｎ，Ｇａ，Ａｌ）（Ｓ，Ｓｅ，Ｔｅ）2薄膜太陽電池などの従来のＩＢＩＩＩＡＶＩＡ族化合物光起電力セルの構造を図１に示す。このデバイス１０は、ガラスシート、金属シート、絶縁ホイル若しくはウェブ、又は導電ホイル若しくはウェブなどの基材上に作製されている。吸収フィルム１２は、Ｃｕ（Ｉｎ，Ｇａ，Ａｌ）（Ｓ，Ｓｅ，Ｔｅ）2系の材料を含んでおり、前もって基材１１上に堆積させ、デバイスとの電気接点として機能する導電層１３上に成長させる。Ｍｏ、Ｔａ、Ｗ、Ｔｉ及びステンレス鋼などを含む様々な導電層が、図１の太陽電池構造において使用されている。この基材自体が適切に選ばれた導電材料であれば、基材１１はデバイスとのオーム接点として使用され得るので、導電層１３を使用しないことも可能である。吸収膜１２を成長させた後、ＣｄＳ、ＺｎＯ又はＣｄＳ／ＺｎＯスタックなどの透明層１４を、吸収膜上に形成する。放射線１５は、透明層１４を介してデバイスに入射する。金属グリッド（図示せず）を透明層１４上に堆積し、デバイスの実効的な直列抵抗を低減させてもよい。吸収フィルム１２の好ましい導電型はｐ型であり、透明層１４の好ましい導電型はｎ型である。しかしながら、ｎ型吸収体及びｐ型窓層も使用され得る。図１の好ましいデバイス構造は、「サブストレート型」構造と呼ばれる。また、「スーパーストレート型」構造は、透明導電層をガラス又は透明高分子ホイルなどの透明スーパーストレート上に堆積させ、その後、Ｃｕ（Ｉｎ，Ｇａ，Ａｌ）（Ｓ，Ｓｅ，Ｔｅ）2吸収膜を堆積させ、最後に導電層によってデバイスへのオーム接点を形成することによって構成され得る。このスーパーストレート構造では、光は、透明スーパーストレート側からデバイスへと入射する。様々な材料を、様々な方法で堆積させて、図１に示すデバイスの様々な層を提供するのに使用することができる。
【０００６】
ＩＢＩＩＩＡＶＩＡ族化合物吸収体を用いた薄膜太陽電池では、セル効率は、モル比ＩＢ／ＩＩＡと強く相関している。組成物中に２つ以上のＩＩＩＡ族元素が存在している場合、これらＩＩＩＡ族元素の相対量又はモル比も、特性に影響を及ぼす。Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2吸収層については、例えば、デバイスの効率は、モル比Ｃｕ／（Ｉｎ＋Ｇａ）の関数である。更に、セルの重要なパラメータの幾つか、例えば、その開放電圧、短絡電流及びフィルファクタは、ＩＩＩＡ族元素のモル比、即ちモル比Ｇａ／（Ｇａ＋Ｉｎ）と共に変化する。一般に、良好なデバイス性能のために、モル比Ｃｕ／（Ｉｎ＋Ｇａ）は約１．０以下に保たれる。モル比Ｇａ／（Ｇａ＋Ｉｎ）が増加すると、他方で、吸収層の光学バンドギャップが増加し、それゆえ、太陽電池の開放電圧が増加すると共に、短絡電流が典型的には減少するであろう。薄膜堆積プロセスには、モル比ＩＢ／ＩＩＩＡと組成物中のＩＩＩＡ族成分のモル比との双方を制御する能力を有していることが重要である。なお、化学式はしばしばＣｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2として記載されるが、この化合物のより正確な式はＣｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）kであって、ｋは典型的には２に近いが正確には２ではないであろう。単純化のために、我々は、値ｋを２として使用し続ける。また、化学式における「Ｃｕ（Ｘ，Ｙ）」という表記は、（Ｘ＝０％及びＹ＝１００％）から（Ｘ＝１００％及びＹ＝０％）までのＸ及びＹの全ての化学組成を意味している。例えば、Ｃｕ（Ｉｎ，Ｇａ）は、ＣｕＩｎからＣｕＧａまでの全ての組成を意味している。同様に、Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2は、モル比Ｇａ／（Ｇａ＋Ｉｎ）が０から１まで変化し、モル比Ｓｅ／（Ｓｅ＋Ｓ）が０から１まで変化する化合物群全体を意味している。
【０００７】
太陽電池製造用の高品質Ｃｕ（Ｉｎ，Ｇａ）Ｓｅ2膜を得る第１の技術は、真空チャンバ内における加熱した基材上へのＣｕ、Ｉｎ、Ｇａ及びＳｅの共蒸着であった。しかしながら、低い材料利用率、高い機器コスト、大面積堆積において直面する困難さ、及び相対的に低いスループットは、共蒸着アプローチの営利化において直面する幾つかの難題である。
【０００８】
太陽電池用途のＣｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2型化合物薄膜を成長させる他の技術は、まず、Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2の金属成分を基材上に堆積させ、その後、高温アニールプロセスにおいてＳ及び／又はＳｅと反応させる２段階プロセスである。例えば、ＣｕＩｎＳｅ2の成長については、まず、Ｃｕ薄膜及びＩｎ薄膜を基材上に堆積させ、その後、この積層した前駆体層を高められた温度でＳｅと反応させる。反応雰囲気が硫黄を更に含有していれば、ＣｕＩｎ（Ｓ，Ｓｅ）2層を成長させることができる。前駆体層中へのＧａの添加、即ち、Ｃｕ／Ｉｎ／Ｇａ積層膜前駆体の使用は、Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2吸収体の成長を可能とする。
【０００９】
スパッタリング及び蒸着技術は、従来技術のアプローチにおいて、前駆体スタックのＩＢ族及びＩＩＩＡ族成分を含有した複数の層を堆積させるのに使用されてきた。ＣｕＩｎＳｅ2の成長の場合、米国特許第４，７９８，６６０号に記載されているように、例えば、Ｃｕ層及びＩｎ層を基材上に順次スパッタ堆積させ、その後、この積層膜を、Ｓｅを含有したガスの存在下、高められた温度で、典型的には約３０分よりも長い時間に亘って加熱していた。更に最近では、米国特許第６，０４８，４４２号は、Ｃｕ−Ｇａ合金層とＩｎ層とを含んだ積層前駆体膜をスパッタ堆積して金属背面電極層上にＣｕ−Ｇａ／Ｉｎスタックを形成し、その後、この前駆体積層膜をＳｅ及びＳの一方と反応させて吸収層を形成することを含んだ方法を開示した。米国特許第６，０９２，６６９号は、そのような吸収層を製造するための、スパッタリングをベースとした機器を記載している。そのような技術は、良好な品質の吸収層と効率的な太陽電池とをもたらすかも知れないが、それらは、高コストの資本設備と相対的に遅い生産速度とに見舞われる。
【００１０】
米国特許第４，５８１，１０８号に記載された１つの従来技術法は、金属前駆体調製のために低コストの電着アプローチを用いている。この方法では、まず、Ｃｕ層を、基材上に電着させる。その後、Ｉｎ層を電着し、堆積させたＣｕ／Ｉｎスタックを、Ｓｅを含有した反応性雰囲気中で加熱する。現実に低コストではあるが、この技術は、Ｍｏコンタクト層に対する接着力が低いＣｕＩｎＳｅ2膜を与えることが分かった。刊行物（「Ｌｏｗ Ｃｏｓｔ Ｔｈｉｎ Ｆｉｌｍ Ｃｈａｌｃｏｐｙｒｉｔｅ Ｓｏｌａｒ Ｃｅｌｌｓ」、１８ｔｈ ＩＥＥＥ Ｐｈｏｔｏｖｏｌｔａｉｃ Ｓｐｅｃｉａｌｉｓｔｓ Ｃｏｎｆ．の予稿集、１９８５年、第１４２９頁）では、ＣＩＳ成長とＣＩＧＳ成長とについて、Ｃｕ／Ｉｎ層とＣｕ／Ｉｎ／Ｇａ層との電着及びセレン化が実証された。１つの問題点が、太陽電池プロセスの間における化合物層の剥離として確認された。その後、他の文献（「Ｌｏｗ Ｃｏｓｔ Ｍｅｔｈｏｄｓ ｆｏｒ ｔｈｅ Ｐｒｏｄｕｃｔｉｏｎ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｌｍｓ ｆｏｒ ＣＩＳ／ＣｄＳ Ｓｏｌａｒ Ｃｅｌｌｓ」、Ｓｏｌａｒ Ｃｅｌｌｓ、第２１巻、第６５頁、１９８７年）において、研究者らは、上述した方法によって得られたＭｏ／ＣｕＩｎＳｅ2界面の断面を研究し、ＣｕＩｎＳｅ2はＭｏコンタクト層に対して低い接着力を有していることを見出した。
【００１１】
２段階プロセスにおいて使用される特定のアプローチとは無関係に、例えばＣｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2吸収膜を成長させる場合、金属積層構造を形成している層の各々の厚さは、前述した２つのモル比、即ち比Ｃｕ／（Ｉｎ＋Ｇａ）及び比Ｇａ／（Ｇａ＋Ｉｎ）が操業から操業へと及び大面積基材上で制御され続けられるように制御される必要がある。金属積層構造において達成されるモル比は、一般に、反応温度が約６００℃未満に保たれれば、反応工程の間中、マクロスケールに保たれる。それゆえ、この反応工程後に得られる化合物膜中の全又は平均モル比は、この反応工程前の金属積層構造における平均モル比とほぼ等しい。従来技術のアプローチでは、最終的に望まれるモル比に必要なＣｕ、Ｉｎ及び／又はＧａの全てを、Ｓ及び／又はＳｅを用いる反応工程の前に基材上に堆積させる。換言すれば、例えばｘが２に近いＣｕ0.8Ｉｎ0.8Ｇａ0.2Ｓｅxを成長させるために、従来技術では、典型的には、Ｃｕ／Ｉｎ／Ｇａスタック、Ｉｎ／Ｃｕ／Ｇａスタック又はＣｕ−Ｇａ／Ｉｎスタックを、そのスタックのモル比Ｃｕ／（Ｉｎ＋Ｇａ）が０．８となり且つそのスタックのモル比Ｇａ／（Ｇａ＋Ｉｎ）が０．２となるように堆積させる。この金属スタックは、その後、高温でセレン化され、先の化合物を形成する。このようなアプローチに伴う１つの問題は、これら前駆体は比較的厚く（５００〜１５００ｎｍ）、典型的にはＩＩＩＢ族成分であるＩｎ及びＧａに富んでおり、それらはそれぞれ約１５６℃及び３０℃の低い融点を有し、次に説明するようにマイクロスケールな不均一性を生じることである。
【００１２】
図２ａ乃至２ｃは、金属前駆体層、特にはモル比ＩＢ／ＩＩＩＡが１以下の金属前駆体層中に存在するであろうマイクロスケールな不均一性の問題を説明している。図２ａは、Ｃｕ／（Ｉｎ＋Ｇａ）＝０．８及びＧａ／（Ｇａ＋Ｉｎ）＝０．２の代表的な全モル比を有している基材上の代表的なＣｕ／Ｉｎ／Ｇａ金属スタックを概略的に示している。このアプローチでは、まず、コンタクト膜２１を基材２０上に堆積させて、ベース２２を形成する。次に、銅層２３をコンタクト膜２１上に堆積させる。銅層２３の厚さは、例えば約２００ｎｍであってもよい。この銅の厚さと上記の所望のモル比とは、厚さが約４４０ｎｍのＩｎ層と厚さが約８０ｎｍのＧａ層との堆積を必要とする。これら計算は、Ｃｕ、Ｉｎ及びＧａの密度をそれぞれ８．９６ｇ／ｃｃ、７．３１ｇ／ｃｃ及び５．９１ｇ／ｃｃと仮定し、それらの原子量をそれぞれ６３．５４ｇ、１１４．７６ｇ及び６９．７２ｇと仮定することにより実行され得る。セレン化した化合物であるＣｕ0.8Ｉｎ0.8Ｇａ0.2Ｓｅ1.9について５．７５ｇ／ｃｃの密度値と３０６．６６ｇの分子量とを用いると、この例の金属前駆体は、１００％の密度を仮定すると、厚さが約１８８０ｎｍのＣＩＧＳ層を与えると計算される。薄膜太陽電池用途に最適なＣＩＧＳ層の厚さは、５００〜５０００ｎｍの範囲内にあり、好ましくは７００〜２０００ｎｍの範囲内にあり、材料コストを低減させるので、より小さな厚さが好ましい。
【００１３】
再び図２ａを参照すると、厚さが約２００ｎｍのＣｕ層２３の堆積の後に、名目上（nominally）の厚さが４４０ｎｍのＩｎ層２４及び名目上の厚さが８０ｎｍのＧａ層２５の堆積を行う。それにより得られる金属前駆体スタックのＣｕ層２３は滑らか且つ均一に示され、Ｉｎ及びＧａ層の表面は非平面として描かれている。これら層の表面構造は使用される堆積技術に強く依存するが、Ｉｎ及びＧａなどの低融点金属が、薄膜の形態に堆積させたときに、特にはそれらを互いに重なるように堆積させたときに「ボール（ball）」傾向にあるのは一般に真実である。なお、（Ｇａ＋Ｉｎ）混合物の融点は、約１５６℃であるＩｎの融点よりも低い。
【００１４】
図２ａの金属前駆体層２６は、全体的な意味で又はマクロスケールで所望のモル比Ｃｕ／（Ｉｎ＋Ｇａ）及びＧａ／（Ｇａ＋Ｉｎ）を有していてもよい。しかしながら、マイクロスケールでは、図２ａの領域２７の拡大図を示している図２ｂに見られるように、状況は全く異なっている。位置「Ａ」及びその近傍におけるＩｎ層の厚さ「ｔ１」は位置「Ｂ」におけるＩｎ層の厚さ「ｔ２」よりも遥かに大きいので、局所的な比Ｃｕ／（Ｉｎ＋Ｇａ）は、位置「Ｂ」及びその近傍よりも、位置「Ａ」及びその近傍において遥かに小さい。更に、比Ｇａ／（Ｇａ＋Ｉｎ）も、これら２つの位置で異なっている。即ち、位置Ｂでは、位置Ａと比較してより高い。Ｓｅを用いた反応工程の後、金属成分のモル比におけるこれらマイクロスケールな不均一性は大部分が化合物へと移行し、ばらついた比Ｃｕ／（Ｉｎ＋Ｇａ）及びＧａ／（Ｇａ＋Ｉｎ）に起因して組成が面内でばらついたＣＩＧＳ層を与えることが認識されるべきである。この状況は図２ｃに概略的に示しており、これは、図２Ｂの前駆体スタックをＳｅと反応させることにより得られる化合物層２９を描いている。図２ｃの領域Ｒ１は、図２ｂの位置Ａ近傍のエリアにほぼ対応し、領域Ｒ２は、図２ｂの位置Ｂ近傍のエリアにほぼ対応している。従って、領域Ｒ１はＩｎリッチ領域であり、領域Ｒ２はＣｕリッチ領域である。なお、これら領域間の境界は、図２ｃに示されているように規定されていなくてもよい。境界は、それ自体で単に位置を説明するために示している。実際の膜では、これら領域の結晶構造さえ異なっていてもよい。Ｃｕリッチ領域は、セレン化後、ファセットを有する大きなＣｕセレン化物結晶粒を含んでいてもよく、Ｉｎ又はＧａリッチ領域は、より滑らかであり、より小さな結晶粒を有しているであろう。太陽電池を図２ｃの化合物層２９上に製造する場合、高度に導電性のＣｕセレン化物相を含んだ銅リッチ領域Ｒ２は、デバイスを横切る漏れ電流を増加させ、その出力電圧を低下させ、Ｉｎリッチ領域Ｒ１はその直列抵抗を増加させるであろう。双方の効果は、それらが極端である場合には太陽電池効率を劣化させるであろう。図２ａ〜２ｃに描いたような不均一な表面構造は、操業と操業との間で及び基板と基板との間で様々であるので、この太陽電池の製造プロセスの反復精度は低く、高効率大面積デバイスの製造歩留まりは低いであろう。最良の太陽電池効率及び高い製造歩留まりのためには、マクロスケール及びマイクロスケールで組成が均一な化合物層が必要である。
【００１５】
なお、先の例は、滑らかなＩＢ族層上に堆積させた不均一な又は粗いＩＩＩＡ族層の場合についてのマイクロスケールな不均一性の問題を説明した。しかしながら、同様の問題は、Ｉｎ及びＧａ層の形状がそれらを堆積させたままの状態において滑らかであったとしても観察される。この理由は、Ｉｎ及びＧａの最初の形状が滑らかであったとしても、ＳｅなどのＶＩＡ族材料を用いた反応工程の間に、金属前駆体が典型的には３５０℃よりも高温に加熱されることにある。この加熱工程を実行すると、Ｉｎ及びＧａはＶＩＡ族材料と反応する前に約３０℃よりも高い温度で溶融し始め、それらは、それらを堆積させたＣｕ表面などの基材をディウェッティング（de-wet）する。このディウェッティング現象は、図２ｂに示したのと類似した粗い形状を生じさせる「ボール」を形成する。更に、スタック中の低融点相（Ｉｎ及び／又はＧａ）の量が増加するか或いはＩｎ及び／又はＧａ層の厚さが増加すると、ボール形成はより大規模になる。
【００１６】
図３ａは、ベース２２上に堆積させた代表的な金属前駆体スタック３６を示しており、ここで、ベース２２は、図２ａのように基材２２とコンタクト膜２１とを含んでおり、金属前駆体スタック３６は、実質的に滑らかなＧａ層３３と、実質的に滑らかなＩｎ層３４と、実質的に滑らかなＧａ層３５とを含んでおり、それらは、蒸着、スパッタリング又は電着などの様々な薄膜堆積技術を用い、強制冷却によってベースを室温未満に保つなどの或る対策を講じることによりベース２２上に堆積させてもよい。この例では、スタック３６のＣｕ、Ｉｎ及びＧａ層の各々は、平坦な表面構造を有している。図３ｂは、例えば１６０度の温度にまで加熱した後におけるこの前駆体スタックの構造を示しており、この温度は、Ｉｎの融点及びＣｕ層３３上の（Ｇａ＋Ｉｎ）組成物の融点よりも高い。我々の例の（Ｇａ＋Ｉｎ）組成物は２０％のＧａ及び８０％のＩｎであるので、融点は、Ｉｎ−Ｂａの二元系状態図によると１００〜１２０℃の範囲内にある。図３ｂの（Ｉｎ＋Ｇａ）相の表面構造は、非常に不均一であり、図２ａ、２ｂ及び２ｃを参照しながら前述した前駆体を用いてつくられる化合物層中にマイクロスケールな組成の不均一性を生じさせるであろう。なお、図３ｂのＣｕ層３３と（Ｉｎ＋Ｇａ）相３６ａとの間の界面はシャープに示されているが、この界面は、実際には、熱処理工程の温度に依存して乱れて（diffuse）いてもよい。
【００１７】
マイクロスケール不均一性の問題を扱った１つのアプローチは、Ｗａｄａらに付与された米国特許第５，５６７，４６９号に記載されている。このアプローチでは、低融点相又は成分、例えばインジウムの一部が、酸化物、セレン化物及び硫化物からなる群より選択される化合物の形態で前駆体層中へと導入される。これらＩｎの化合物は、非常に高い融点を有している。それゆえ、前駆体を加熱してＶＩＡ族成分を用いた反応工程を実行するとき、Ｉｎの少なくとも幾分かは高融点化合物の形態にあるので、Ｉｎの溶融及びボール形成は低減される。
【００１８】
先の説明は、従来技術の２段階プロセスアプローチにおいて使用される金属前駆体層におけるマイクロスケールな組成の不均一性の問題に関するものであった。更なる重要な問題、即ち接着力も、低コスト電着技術によって得られる金属先駆体層について確認された。電着はそのより低いコストの点で使用する魅力があるが、以下に説明するように、ＩＢＩＩＩＡＶＩＡ族化合物膜の製造のためにＩＢ族及びＩＩＩＡ族金属元素スタックを調整する従来技術の電着アプローチを使用することには他の制限要因がある。
【００１９】
Ｃｕ、Ｉｎ及びＧａは、非常に異なる鍍金電位を有している。水溶液中における金属／イオン対、Ｃｕ／Ｃｕ2+、Ｉｎ／Ｉｎ3+及びＧａ／Ｇａ3+のモル標準電極電位は、それぞれ、約＋０．３３７Ｖ、−０．３４２Ｖ及び−０．５２Ｖである。これは、Ｃｕは、低い負の電圧で析出し得ることを意味している。他方、Ｉｎの堆積については、より大きな負の電圧が必要である。Ｇａの堆積については、更に大きな負の電圧が要求される。それゆえ、Ｃｕ、Ｉｎ及びＧａを含有したスタックを形成するには、典型的には、Ｃｕが最初に電気鍍金される。さもなければ、或る種を電気鍍金している間に、これを堆積させるべき他の種が、電解液中へと部分的に溶解するかも知れない。例えば、Ｃｕ／Ｇａ／Ｉｎのスタックを電着する場合、ＩｎをＧａ上に堆積させている間に、幾分かのＧａは、Ｉｎ堆積溶液中へと溶解するかも知れない。それゆえ、これは、前駆体及びその形成後の吸収層におけるモル比Ｃｕ／（Ｇａ＋Ｉｎ）及びＧａ／（Ｇａ＋Ｉｎ）の不十分な制御へと導くであろう。同様に、Ｉｎ層上へのＣｕ層の堆積は、処理の間におけるＩｎ層からＣｕ鍍金電解液中へのＩｎの損失をもたらすかも知れない。それゆえ、従来技術法は、Ｃｕ／Ｉｎ／Ｇａスタックをこの順に電気鍍金して使用していた。しかしながら、このようなスタックのセレン化後には、ベース又は基材に対する接着力が乏しい化合物層が得られた。更に、図３ａ及び３ｂを参照しながら説明したようなマイクロスケールな組成の不均一性は、高効率太陽電池の製造に適した高品質なＩＢＩＩＩＡＶＩＡ族層の形成を可能としない。接着力の問題を伴った薄膜堆積技術は、電子デバイス、特には２０年を超える寿命を有していることが期待される太陽電池の製造について、確実にはスケールアップされ得ないことが認識されるべきである。
【００２０】
先の寸評が示しているように、未だに、高品質であり、高密度であり、接着力が良好であり、マクロスケールな及びマイクロスケールな組成の均一性を有しているＩＢＩＩＩＡＶＩＡ族化合物薄膜を形成する低コスト堆積技術を開発することへの要求がある。
【００２１】
発明の要約
本発明は、有利には、別々の態様において、高品質であり、高密度であり、接着力が良好であり、マクロスケールな及びマイクロスケールな組成の均一性を有しているＩＢＩＩＩＡＶＩＡ族化合物薄膜を形成する低コスト堆積技術を提供する。
【００２２】
或る態様では、ＩＢＩＩＩＡＶＩＡ族半導体層をベース上に成長させる方法が提供される。この方法は、ベース上に、核生成層と、ＩＢ族材料及び少なくとも１つのＩＩＩＡ族材料を含んだ前駆体膜とを堆積させることを含んでいる。
【００２３】
好ましい態様では、この方法は、前駆体膜をＶＩＡ族材料と反応させて、所望の半導体層を成長させる工程を更に含んでいる。
【００２４】
他の態様では、ＩＢＩＩＩＡＶＩＡ族半導体層をベース上に成長させる方法が提供される。この方法は、ベース上に核生成層を堆積させることと、この核生成層上に、ＩＢ族材料及び少なくとも１つのＩＩＩＡ族材料を含んだ前駆体膜を電気鍍金することと、電気鍍金した前駆体膜をＶＩＡ族材料と反応させることを含んでいる。
【００２５】
更に他の態様では、前駆体膜を堆積させてＶＩＡ族材料と反応させる前に、まず、シード層をベース上に堆積させる。
【００２６】
様々な他の態様では、複数のＩＢＩＩＩＡＶＩＡ族化合物太陽電池を単一の基材上でモノリシック集積してモジュールを製造する様々なアプローチが記載されている。
【００２７】
図面の簡単な説明
本発明のこれらの及び他の側面は、本発明の特定の態様についての以下の記載を添付の図面と共に吟味すれば、当業者には明らかになるであろう。
【００２８】
図１は、ＩＢＩＩＩＡＶＩＡ族吸収層を用いた太陽電池の断面図である。
【００２９】
図２ａは、ベース状に堆積させた従来技術のＣｕ／Ｉｎ／Ｇａ金属前駆体スタックを示しており、「ボール形成」によるＩｎ及びＧａ層の不均一な表面構造を例示している。
【００３０】
図２ｂは、図２ａにおける区画２７の拡大図である。
【００３１】
図２ｃは、図２ｂに示す金属前駆体層をＶＩＡ族材料と反応させることにより得られるマイクロスケールな組成の不均一性を有する従来技術のＩＢＩＩＩＡＶＩＡ族化合物膜を示している。
【００３２】
図３ａは、ベース上に堆積させたＣｕ／Ｉｎ／Ｇａ金属前駆体スタックを示しており、堆積させたままの形態における均一な表面構造を例示している。
【００３３】
図３Ｂは、高められた温度に加熱した後における図３ａの金属前駆体を示しており、ＩＩＩＡ族相の溶融による不均一な表面構造の形成を例示している。
【００３４】
図４は、Ｃｕ−Ｉｎの二元系状態図を示している。
【００３５】
図５は、Ｃｕ−Ｇａの二元系状態図を示している。
【００３６】
図６は、本発明の好ましいプロセスシーケンスを示している。
【００３７】
図７は、Ｃｕ−Ｇａ合金及びＩｎ層を含んだ好ましい前駆体スタックを示している。
【００３８】
図８ａは、平坦でない表面トポグラフィを有している第１の金属前駆体サブ層を示している。
【００３９】
図８ｂは、第１の金属サブ層上に堆積させた第２の金属サブ層を示しており、これは平坦な表面トポグラフィを有している。
【００４０】
図９は、多孔質であり且つ粗い前駆体膜と、これを平坦化するようにその上に堆積させた電気鍍金層とを備え、平坦な表面を有している前駆体層の全体を示している。
【００４１】
図１０は、薄層を電気鍍金し、清浄化し、アニールするための装置を示している。
【００４２】
図１１ａは、ベース上に堆積させたＣｕ層を示している。
【００４３】
図１１ｂは、ベース上に堆積させたＣｕ／（Ｇａ含有膜）スタックを示している。
【００４４】
図１１ｃは、図１１Ｂのスタックを反応させることによりベース上に形成した合金層を示している。
【００４５】
図１２ａ〜１２ｅは、モノリシック集積アプローチの工程を示している。
【００４６】
図１３ｄ〜１３ｄは、コンタクト層パッド間で高い抵抗率を得るためのプロセス工程を示している。
【００４７】
図１４ａ〜１４ｃは、他のモノリシック集積技術の幾つかの工程を示している。
【００４８】
図１５ａは、コンタクト層パッド上に堆積させたシード層又は核生成層を示している。
【００４９】
図１５ｂは、図１５Ａの構造上に堆積させた前駆体層を示している。
【００５０】
図１６は、コンタクト層パッド間に形成した高抵抗材料を有する構造を示している。
【００５１】
図１７ａ及び１７ｂは、前駆体スタック構造を示している。
【００５２】
図１７ｃは、図１７ａ及び１７ｂの前駆体構造を用いてコンタクト層パッド上に形成した化合物層を示している。
【００５３】
図１８ａ〜１８ｅは、モノリシック集積のためのプロセス工程を示している。
【００５４】
詳細な説明
本発明は、従来技術の短所を、マイクロスケールな組成の制御及び半導体吸収膜のそれらの基材への接着力などの重要な製造性及び歩留まりの問題を取り扱うことによって克服する。それは、薄膜太陽電池の低コストの製造も可能とする。
【００５５】
或る態様では、金属前駆体調製工程を少なくとも２つのサブ工程へと分割し、ＩＢ族材料とＩＩＩＡ族材料との間のより均質な混合（intermix）及び反応を促進し、低融点のＩＩＩＡ族材料相による基材のディウェッティングを低減させると共に、マイクロスケールな組成の不均一性を低減させる。図６ａ〜６ｄに示すように、この金属前駆体調製アプローチの第１工程は、第１層６０及び第１膜６１のベース２２上への堆積又は塗布（application）である。層及び膜という用語は、ここでは交換可能に使用しており、時々、異なる専門用語が単に用語を区別するために使用されるが、そのように解釈されるべきである。同様に、基材上に層を堆積させることは、基材上に層を成長させること又は基材上に層を塗布することを指している。なお、ベース２２は、図３ａに示すベースと類似していてもよい。ベース２２内の複数の層は、本発明をより明確に記述できるように図面を簡略化するために図示していない。
【００５６】
再び図６ａを参照すると、第１層６０は少なくとも１つのＩＢ族材料を含み、第１膜６１は少なくとも１つのＩＩＩＡ族材料を含んでいる。図６ａに示しているのは第１層及び第１膜の好ましい堆積順序であるが、この順序は変更することができる。即ち、まず、第１膜６１をベース２２上に堆積させ、この第１膜６１上に第１層６０を堆積させることができる。第１層６０の好ましい厚さは、１０〜１５０ｎｍの範囲内にあり、より好ましくは５０〜１００ｎｍの範囲内にある。第１膜６１の好ましい厚さは、２０〜２５０ｎｍの範囲内にあり、より好ましくは１００〜２００ｎｍの範囲内にある。図６ａに示す構造は、第１層６０と第１膜６１との混合を促進する第１処理工程において処理する。第１処理工程は、その構造の加熱、マイクロ波処理、レーザ処理などを含んでいてもよい。処理は、空気中、真空中、例えば水素若しくは一酸化炭素を含んだ還元性雰囲気中、又は実質的に不活性な雰囲気中、５０〜３５０℃の範囲内、好ましくは８０〜２００℃の範囲内の温度で、レーザ処理の場合の１秒間から炉を用いたアニールの場合の３０分間までの様々な時間に亘って実行してもよい。好ましくは、処理は、５〜６００秒間、より好ましくは５〜３００秒間に亘って実行する。第１処理工程は、図６ｂに示すように、ベース２２上に第１混合層６２をもたらす。混合層６２は、ＩＢＩＩＩＡ族固溶体及び／又は合金を含んでおり、図３Ｂに描いた層と比較して遥かに滑らかな表面構造を有している。というのは、低融点ＩＩＩＡ族材料を含んだ第１膜６１は薄いからである。より薄いＩＩＩＡ族材料層を用いると、表面張力はより小さく、それゆえ、ボール形成現象は緩和される。
【００５７】
このプロセスの次工程は、図６ｃに示すように、第２層６３及び第２膜６４の第１混合層６２上への堆積である。第２層６３は少なくとも１つのＩＢ族材料を含んでおり、第２膜６４は少なくとも１つのＩＩＩＡ族材料を含んでいる。図６ｃに示しているのは第２層及び第２膜の好ましい堆積又は塗布順序であるが、この順序は変更することができる。即ち、第２膜６４を第１混合層６２上に堆積させ、この第２膜６４上に第２層６４を堆積させることができる。第２層６３の好ましい厚さは１０〜１５０ｎｍの範囲内にあり、より好ましくは５０〜１００ｎｍの範囲内にある。第２膜６４の好ましい厚さは、２０〜２５０ｎｍの範囲内にあり、より好ましくは１００〜２００ｎｍの範囲内にある。図６に示す構造は、第１混合層６２と第２層６３と第２膜６４との混合を促進する第２処理工程において処理する。第２処理工程は、その構造の加熱、マイクロ波処理、レーザ処理などを含んでいてもよい。処理は、空気中、真空中、還元性雰囲気中、又は実質的に不活性な雰囲気中、５０〜３５０℃の範囲内、好ましくは８０〜２００℃の範囲内の温度で、レーザ処理の場合の１秒間から炉を用いたアニールの場合の３０分間までの様々な時間に亘って実行してもよい。好ましくは、処理は、５〜６００秒間、より好ましくは３〜３００秒間に亘って実行する。第２処理工程は、図６ｄに示すように、ベース２２上に第２混合層６５をもたらす。第２混合層６５は、ＩＢＩＩＩＡ族固溶体及び／又は合金を含んでおり、実質的に平坦な表面構造とマイクロスケールで均一な組成とを有している。
【００５８】
なお、上述の堆積及び処理工程を、複数回、好ましくは２〜５回に亘って繰り返して、マイクロスケールな組成の均一性を有している、所望の厚さ及び組成の金属前駆体を得てもよい。より多くの工程を使用する場合、堆積させる又は塗布する層の各々の厚さを低減させて、表面構造を改善してもよい。所望の厚さのＩＢＩＩＩＡ族金属前駆体が得られた後、図６ｄに示すように、この前駆体を少なくとも１つのＶＩＡ族材料と反応させて、高い密度と良好なマイクロスケールの組成均一性とを有しているＩＢＩＩＩＡＶＩＡ化合物層を形成してもよい。再び図６ｃを参照すると、任意であるが、この図の構造が得られた後に、この構造を、第２処理工程を実行することなしにＶＩＡ族材料と反応させてもよい。このように、良好なマイクロスケールの組成均一性を有するＩＢＩＩＩＡＶＩＡ族化合物層を形成してもよい。再び図６ａ〜６ｃを参照すると、本発明のこの好ましい態様は、前駆体堆積プロセスを複数の工程へと分割し、混合又はアニール工程を導入することにより、金属前駆体の表面構造とマイクロスケールな組成の均一性とを改良する。このように、個々の混合層の不均一性は、それらは薄いので最小化される。ベース上の形成した第１混合層に不均一性が存在していたとしても、第１混合層上に形成する次の混合層は、これら不均一性を低減させる。
【００５９】
ここで、Ｃｕ0.8Ｉｎ0.8Ｇａ0.2Ｓｅ1.9層を形成又は成長させる例を用いて本発明を説明する。
【００６０】
例１：Ｍｏで被覆したガラスシートを、ベースとして使用してもよい。厚さ１００ｎｍのＣｕ層を、Ｍｏ層上に堆積させてもよい。その後、厚さ２２０ｎｍのＩｎ膜及び厚さ４０ｎｍのＧａ層を堆積させる。このスタックを８０乃至２００℃の温度で５〜６００秒間に亘ってアニールして、Ｃｕ、Ｉｎ及びＧａ間の合金化を促進する。次に、この合金化層上に、１００ｎｍのＣｕと、２２０ｎｍのＩｎと、４０ｎｍのＧａとを堆積させるか又は塗布する。この前駆体を、よく知られているアプローチによって、例えば、セレン化水素ガス又はセレン蒸気中でセレン化して、Ｃｕ0.8Ｉｎ0.8Ｇａ0.2Ｓｅ1.9化合物を形成する。なお、セレン化は、金属前駆体上にＳｅを堆積させ、この重ねた層を加熱し、Ｓｅ含有気体又は液体雰囲気などの中で基材を５分間乃至６０分間の範囲内の時間に亘って加熱することなどの他の様々な方法によって実行してもよい。
【００６１】
例２：Ｍｏで被覆したガラスシートを、ベースとして使用してもよい。厚さ１００ｎｍのＣｕ層を、Ｍｏ層上に堆積させてもよい。その後、厚さ２２０ｎｍのＩｎ膜及び厚さ４０ｎｍのＧａ層を堆積させる。このスタックを８０乃至２００℃の温度で５〜６００秒間に亘ってアニールして、Ｃｕ、Ｉｎ及びＧａ間の合金化を促進する。次に、この合金化層上に、１００ｎｍのＣｕと、２２０ｎｍのＩｎと、４０ｎｍのＧａとを堆積させる。第２アニール工程を８０〜２００℃で５〜６００秒間に亘って行い、金属前駆体の層間における更なる合金化を促進する。次に、このようにして得られた前駆体を、よく知られているアプローチによって、例えば、セレン化水素ガス又はセレン蒸気中でセレン化して、Ｃｕ0.8Ｉｎ0.8Ｇａ0.2Ｓｅ1.9化合物を形成する。なお、セレン化は、金属前駆体上にＳｅを堆積させ、この重ねた層を加熱し、Ｓｅ含有気体又は液体雰囲気（Se-containing gaseous or liquid atmosphere）などの中で基材を５分間乃至６０分間の範囲内の時間に亘って加熱することなどの他の様々な方法によって実行してもよい。
【００６２】
例３：Ｃｕ、Ｉｎ及びＧａ層を２つの工程で堆積させる代わりに４つの工程で堆積させてもよいこと以外は、例１又は例２におけるアプローチを使用する。従って、１つの堆積工程毎のＣｕ、Ｉｎ及びＧａの厚さを、それぞれ、５０ｎｍ、１１０ｎｍ及び２０ｎｍへと低減してもよい。各堆積工程後の好ましくは２〜３００秒間の短縮された時間に亘る層の熱処理（例１の場合については最後の１回を除く）により、滑らかであり且つ組成が均一な金属前駆体を得てもよい。この前駆体のセレン化は、組成が均一であり、高品質なＣｕ0.8Ｉｎ0.8Ｇａ0.2Ｓｅ1.9化合物層を与える。
【００６３】
本発明の他の態様では、金属前駆体調製工程を少なくとも２つのサブ工程へと分割し、サブステップ毎に堆積させるサブ層の組成を、ベース上に早期に堆積させるサブ層が、金属成分間の混合及び合金化を促進する処理工程後に相当量の偏析したＩＩＩＡ族材料を含まないように選択することによって、堆積させた膜の形状が更に改善され、マイクロスケールな組成の均一性が更に高められる。このアプローチを、図４及び５に示す状態図を用いることによって説明する。
【００６４】
図４は、Ｃｕ−Ｉｎについての二元系状態図（参考：Ｐ．Ｒ．Ｓｕｂｒａｍａｎｉａｎ ａｎｄ Ｄ．Ｅ．Ｌａｇｈｌｉｎ、Ｂｕｌｌｅｔｉｎ ｏｆ Ａｌｌｏｙ Ｐｈａｓｅ Ｄｉａｇｒａｍｓ、第１０巻、第５号、第５５４頁、１９８９年）を示しており、Ｃｕ11Ｉｎ9の安定な合金相の位置を含んでいる。この状態図から分かるように、１１／９（１．２２）未満のＣｕ／Ｉｎ比を有している膜を約１５６℃よりも高く加熱すると、Ｉｎリッチ溶液の液相が、Ｃｕ11Ｉｎ9のＣｕリッチ層及び／又は約３０〜３７％のＩｎを有するＣｕリッチのＣｕ−Ｉｎ合金から偏析するであろう。Ｃｕ／Ｉｎ比が１．２２以上であり且つ約１．７未満（図４における領域Ａ）であり、温度が１５６〜３１０℃の範囲内にある場合、Ｃｕ11Ｉｎ9の固相及び約３７％に対応する固相のみが、平衡状態のもと、約５５０℃の温度まで存在するであろう。Ｃｕ／Ｉｎ比が約１．７を超えると、Ｃｕリッチの固相のみが、平衡状態のもと、約５５０℃の温度まで存在するであろう。
【００６５】
同様に、図５のＣｕ−Ｇａについての二元系状態図（参考：Ｍ．Ｈａｎｓｅｎ、Ｃｏｎｓｔｉｔｕｔｉｏｎ ｏｆ Ｂｉｎａｒｙ Ａｌｌｏｙｓ、Ｍｃ．Ｇｒａｗ Ｈｉｌｌ、１９５８年、第５８３頁）から、２を超えるＧａ／Ｃｕ比を有している組成は、約３０℃よりも高く加熱した場合にＧａリッチの液相を与えることが分かる。この状態図の領域Ｂ（Ｇａが約４０〜６７％であり、温度が２５４℃まで）では、固相のみであろう。約４０％未満のＧａ含量については、５５０℃を超える高温でさえ固相のみが存在するであろう。
【００６６】
この発明の本態様は、ベース上に堆積させるサブ層のＩＢ／ＩＩＩＡ族モル比、即ちモル比Ｃｕ／Ｉｎ、Ｃｕ／Ｇａ又はＣｕ／（Ｉｎ＋Ｇａ）を慎重に選択することにより、プロセスの混合／合金化工程の間における液相の偏析を最小化する。このように、低融点相によるディウェッティング及びボール形成を、以下に与える例において説明するように、それらに起因したマイクロスケールな組成の不均一性と共に最小化する。
【００６７】
例４：以下の工程を実行すること、即ち、ａ）２００ｎｍのＣｕをベース上に堆積させ、ｂ）３６０ｎｍのＩｎをモル比Ｃｕ／Ｉｎが１．２２となるようにＣｕ上に堆積させ、ｃ）このスタックを１５６〜３１０℃の範囲内の温度で好ましくは５〜６００秒間の時間に亘って処理して、Ｃｕ11Ｉｎ9の固相を実質的に含んだ合金化層を形成し、ｄ）８０ｎｍのＩｎをこの合金化層上に堆積させ、ｅ）このようにして得られた金属前駆体を前述のようにセレン化することによって、ＣｕＩｎＳｅ2層を、Ｍｏで被覆したガラスベース上に形成してもよい。なお、Ｉｎを最後に堆積させた後、例えば１００〜２００℃で約２〜３００秒間に亘る低温アニール工程をセレン化工程前に実行し、合金化層と最後のＩｎ層との混合を促進してもよい。
【００６８】
例５：例４のプロセスを変更して、Ｃｕ／Ｉｎ比が図４の領域Ａ内で１．２２を超えるようにより多くのＣｕ（或いはより少ないＩｎ）を工程ａ）及びｂ）において堆積させてもよい。この場合、工程ｃ）の後、合金化層は、Ｃｕ11Ｉｎ9の固相に加えて、図４においてＩｎ含量が３７％以下であり、領域Ａの左側の他の固相も含む。この場合、より多くのＩｎを工程ｄ）において堆積させて、合金化層のより高いＣｕ／Ｉｎ比を補償する必要がある。残りの工程は、例４において説明したのと同様である。なお、合金化層におけるＣｕ／Ｉｎ比は、約３７％未満のＩｎ（領域Ａの左側）に対応してＣｕ及びＩｎ層の厚さを選択することによって更に高めてもよい。この場合、遥かに高い温度範囲（約６００℃まで）を、処理工程ｃ）の間に、液相を形成してディウェッティング及びボール形成を生じさせることなしに用いてもよい。
【００６９】
例６：以下の工程を実行すること、即ち、ａ）１００ｎｍのＣｕをベース上に堆積させ、ｂ）１８０ｎｍのＩｎをモル比Ｃｕ／Ｉｎが１．２２となるようにＣｕ上に堆積させ、ｃ）このスタックを１５６〜３１０℃の範囲内の温度で好ましくは２〜３００秒間の時間に亘って処理して、Ｃｕ11Ｉｎ9の固相を実質的に含んだ合金化層を形成し、ｄ）工程ａ）、ｂ）及びｃ）を繰り返し、ｅ）８０ｎｍのＩｎを堆積させ、ｆ）このようにして得られた金属前駆体を前述のようにセレン化することによって、ＣｕＩｎＳｅ2層を、Ｍｏで被覆したガラスベース上に形成してもよい。なお、最後のＩｎ堆積工程の後、例えば１００〜２００℃で約２〜３００秒間に亘る低温アニール工程をセレン化工程前に実行し、合金化層と最後のＩｎ層との混合を促進してもよい。
【００７０】
例７：Ｃｕ及びＩｎ膜の厚さを工程ａ）、ｂ）及びｄ）において調節して１．２２を超えるモル比Ｃｕ／Ｉｎを与え、工程ｅ）におけるＩｎ層の厚さを調節して全体のＣｕ／Ｉｎ比を１とすること以外は例６の工程を実行することによって、ＣｕＩｎＳｅ2層を、Ｍｏで被覆したガラスベース上に形成してもよい。この場合、特に合金化層における全体のＩｎ含量が約３７％未満であるときには、約６００℃までのより高い温度を、処理工程ｃ）において、２〜１０秒間のより短い時間に亘って用いてもよい。
【００７１】
例８：以下の工程を実行すること、即ち、ａ）２００ｎｍのＣｕをベース上に堆積させ、ｂ）２６４ｎｍのＧａをモル比Ｃｕ／Ｇａが約１．５となるように堆積させ、ｃ）このスタックを３０〜６００℃の範囲内の温度で好ましくは５〜６００秒間の時間に亘って処理して、図５における領域Ｂの左側の組成を有するＣｕリッチな固相を実質的に含んだ合金化層を形成し、ｄ）約６６ｎｍのＧａを合金化層上に堆積させて、全体のＣｕ／Ｇａ比を約１とし、ｅ）このようにして得られた金属前駆体を前述のようにセレン化することによって、ＣｕＧａＳｅ2層を、Ｍｏで被覆したガラスベース上に形成してもよい。なお、最後のＧａ堆積工程の後、低温（好ましくは＜２５４℃）アニール工程を、セレン化工程の前に短い時間、例えば２〜３００秒間に亘って実行し、合金化層と最後のＧａ層との混合を促進してもよい。
【００７２】
先の例４〜８は、本態様をＣｕＩｎＳｅ2及びＣｕＧａＳｅ2膜成長の点で記述している。当業者は、同じアプローチを、様々な組成のＣｕ（Ｉｎ，Ｇａ）Ｓｅ2又はＣｕ（Ｉｎ，Ｇａ）（ＳＳｅ）2層の成長に、一般には多くの異なるＩＢＩＩＩＡＶＩＡ族化合物層の成長に利用してもよいことを認識するであろう。以下の例において説明する特定の態様は、第１処理工程後に低融点相なしに合金組成を与えるＣｕ及びＩｎ含有層と、第２処理工程後に低融点相なしに合金組成を与えるＣｕ及びＧａ含有層とを堆積させることを含んでいる。重ね合わせて形成した場合、これら２つの層は、マクロ及びミクロスケールで所望の組成を有している、全体が金属前駆体からなる膜を形成する。
【００７３】
例９：以下の工程を実行すること、即ち、ａ）銅層をＭｏ表面上に堆積させ、ｂ）モル比Ｃｕ／Ｉｎが約１．２２となるようにＩｎ層をＧｕ層上に堆積させ、ｃ）このスタックを高められた温度で、好ましくは１５６〜３１０℃の範囲内の温度で５〜６００秒間の時間に亘って処理して、Ｃｕ11Ｉｎ9の固相を実質的に含んだ第１合金化層を形成し、ｄ）この合金化層上にＣｕ層を堆積させ、ｅ）Ｃｕ／Ｇａ比が約０．５となるようにＧａ層をＣｕ層上に堆積させ、ｆ）このスタックを高められた温度で、好ましくは３０〜２５４℃の範囲内の温度で５〜６００秒間の時間に亘って処理して、ＣｕＧａ2の固相を実質的に含んだ第２合金化層を形成し、ｇ）このようにして得られた金属前駆体をセレン化することによって、ｋが２に近いＣｕ（Ｉｎ0.69Ｇａ0.31）Ｓｅk層を、Ｍｏで被覆した基材上に形成してもよい。なお、工程ａ）、ｂ）、ｄ）及びｅ）において堆積させるＣｕ、Ｉｎ及びＧａの厚さを調節して、全体の化学量論又は組成を調節してもよい。工程ａ）のＣｕの厚さ、工程ｂ）のＩｎの厚さ、工程ｄ）のＣｕの厚さ、及び工程ｅ）のＧａの厚さを、１モルのＣｕ11Ｉｎ9と２モルのＣｕＧａ2とを与えるように選択した場合、金属前駆体の全体の組成はＣｕ11Ｉｎ9ＣｕＧａ2であり、これは、Ｃｕ13Ｉｎ9Ｇａ4又はＣｕＩｎ0.69Ｇａ0.31と等価である。セレン化すると、これは、Ｃｕ／（Ｉｎ＋Ｇａ）比が１であり、Ｇａ／（Ｇａ＋Ｉｎ）比が０．３１の化合物層を提供する。これは、高効率太陽電池の製造に望ましい組成である。処理工程ｆ）は、このプロセスシーケンスにおいてスキップしてもよい。この堆積シーケンスは、変更してもよい。例えば、工程ｄ）、ｅ）及びｆ）を最初に実行してもよい。その後、工程ａ）、ｂ）、そして任意にｃ）を行ってもよい。次いで、前駆体の全体を、工程ｇ）と同様にセレン化してもよい。堆積シーケンスは、先にＩｎを堆積させ、後でＣｕを堆積させること、及び／又は、先にＧａを堆積させ、後でＣｕを堆積させることなどによって更に変更してもよい。この例において説明したアプローチは、約２５４℃までの温度で溶融しない安定な固相である２つの合金組成、Ｃｕ−Ｉｎ合金（Ｃ11Ｉｎ9）及びＣｕ−Ｇａ合金（ＣｕＧａ2）を用い、それゆえ、形態学的に及び組成に関して均一であって、ＶＩＡ族材料と反応して均一なＩＢＩＩＩＡＶＩＡ族化合物層を形成し得る金属前駆体を与えるという点で独特である。これに関し、上述した代表的なモル比を有しているＣｕＧａ2／Ｃｕ11Ｉｎ9スタック又はＣｕ11Ｉｎ9／ＣｕＧａ2スタックは、スパッタリング、蒸着、電気鍍金などのどのような技術によって形成してもよく、その後、Ｓｅ及び／又はＳに曝されて良好な品質の化合物層を形成する。なお、このスタックのＣｕＧａ2層とＣｕ11Ｉｎ9層との界面は、非常にシャープであることが期待されている訳ではない。即ち、プロセスの間において、これら２つの合金相間の界面における或る程度の反応及び混合が予期される。
【００７４】
本発明のＩＢ族及びＩＩＩＡ族材料は、スパッタリング、蒸着又は湿式無電界鍍金などの様々な薄膜堆積技術によって堆積させてもよい。本発明の挟持を実施するのに好ましい１つの方法は、低コストの電着技術であって、それは、本発明の挟持に従って使用した場合に、既に説明した経済学的利益を超える技術的利益を提供する。
【００７５】
Ｃｕ（Ｉｎ，Ｇａ）Ｓｅ2膜成長については、Ｃｕ、Ｉｎ及びＧａ層を制御された厚さで電着し、このプロセスの合金化又は混合工程には、炉を用いたアニール、レーザ、マイクロ波又はＲＴＰ（急速加熱処理）を採用する。以下に例を記載し、代表的な組成であるＣｕ0.8Ｉｎ0.8Ｇａ0.2Ｓｅ1.9を有するＣｕ（Ｉｎ，Ｇａ）Ｓｅ2膜を成長させるための電着の使用を実証する。
【００７６】
例１０：Ｍｏで被覆した基材を、ベースとして使用してもよい。厚さ約１００ｎｍのＣｕ層を、Ｍｏ層上に電着してもよい。その後、厚さ約２２０ｎｍのＩｎ膜及び厚さ約４０ｎｍのＧａ層を電着する。このスタックを８０乃至２００℃の温度で５〜６００秒間に亘ってアニールして、Ｃｕ、Ｉｎ及びＧａ間の合金化を促進する。次に、この合金化層上に、１００ｎｍのＣｕと、２２０ｎｍのＩｎと、４０ｎｍのＧａとを電着する。この前駆体を、よく知られているアプローチによって、例えば、セレン化水素ガス又はセレン蒸気中で５分間乃至６０分間の時間に亘ってセレン化して、Ｃｕ0.8Ｉｎ0.8Ｇａ0.2Ｓｅ1.9化合物を形成する。なお、セレン化は、金属前駆体上にＳｅを堆積させ、この重ねた層を加熱し、Ｓｅ含有気体又は液体雰囲気などの中で基材を加熱することなどの他の様々な方法によって実行してもよい。
【００７７】
例１１：Ｍｏで被覆した基材を、基材として使用してもよい。厚さ約１００ｎｍのＣｕ層を、Ｍｏ層上に電着してもよい。その後、厚さ約２２０ｎｍのＩｎ膜及び厚さ約４０ｎｍのＧａ層を電着する。このスタックを８０乃至２００℃の温度で２〜３００秒間に亘ってアニールして、Ｃｕ、Ｉｎ及びＧａ間の合金化を促進する。次に、この合金化層上に、名目上１００ｎｍのＣｕと、名目上２２０ｎｍのＩｎと、約４０ｎｍのＧａとを電着する。第２アニール工程を８０〜２００℃で好ましくは２〜３００秒間に亘って行い、金属前駆体の層間における更なる合金化を促進する。その後、このようにして得られた前駆体を、よく知られているアプローチによって、例えば、セレン化水素ガス又はセレン蒸気中で５分間乃至６０分間の時間に亘ってセレン化して、Ｃｕ0.8Ｉｎ0.8Ｇａ0.2Ｓｅ1.9化合物を形成する。なお、セレン化は、金属前駆体上にＳｅを堆積させ、この重ねた層を加熱し、Ｓｅ含有気体又は液体雰囲気などの中で基材を加熱することなどの他の様々な方法によって実行してもよい。
【００７８】
本発明は、金属成分Ｃｕ、Ｉｎ及びＧａの堆積への低コストの電着技術の効果的な使用を可能とする独特の能力を有している。一般に、Ｃｕ、Ｉｎ及びＧａは、非常に異なる鍍金電位を有している。それゆえ、Ｃｕ、Ｉｎ及びＧａを含有した金属前駆体スタックを形成するには、典型的には、Ｃｕを最初に電気鍍金している。次いで、必要なＩｎの全てと必要なＧａの全てとを堆積させる。さもなければ、或る種を電気鍍金している間に、これを堆積させるべき他の種が電解液中へと部分的に溶解し、組成の制御を非常に不満足にするかも知れない。
【００７９】
本発明の一態様では、まず、Ｃｕと少なくとも１つのＩＩＩＡ族成分とをベース上に電着する。次に、処理工程を用いて、合金化と少なくとも１つのＩＢＩＩＩＡ族合金及び／又は固溶体の形成とを促進する。ＩＢＩＩＩＡ族合金及び／又は固溶体のＩＩＩＡ族材料の鍍金電位はシフトし、ＩＢＩＩＩＡ族合金及び／又は固溶体のＩＩＩＡ族材料膜の表面におけるＩＩＩＡ族材料の量も減少する。これら要因の双方が、相当量のＩＩＩＡ族材料を次工程の鍍金液中へと放つことなく、次のスタックを効果的に電着することを可能とする。例えば、前駆体層は、ベース上に以下のように形成してもよい。まず、Ｃｕ層をベース上に電着する。次に、Ｇａ層を電着する。熱処理などの処理工程により、合金化Ｃｕ−Ｇａ層を形成する。Ｃｕ−Ｇａ層上に、Ｉｎ層を電着する。ＧａをＣｕ層中へと拡散させ、Ｃｕ−Ｇａ合金組成物又は固溶体中でＧａをＣｕへと化学的に結びつけることにより、合金中のＧａの電極電位は純Ｇａの電極電位に対してシフトし、それゆえ、Ｃｕ−Ｇａ合金上へのＩｎの電着が、Ｉｎ鍍金液中へのＧａの大きな損失なしに達成される。更に、Ｇｕ−Ｇａ合金又は固溶体層の表面上でのＧａ含量は、最初にベース上に電気鍍金したＣｕ／Ｇａスタックの表面上におけるＧａ含量よりも遥かに小さい。それゆえ、Ｉｎ堆積工程の間にこの表面において予想される除去に利用される可能性があるＧａの含量は、本発明の合金化を用いることによって劇的に減少する。本発明のプロセスの他の利益は、合金化の間に、ＧａがＣｕ中へと拡散すること及び／又はＣｕがＧａ中へと拡散することである。その結果、組成の制御について妥協することなしに、Ｇａが金属前駆体膜とベースとの界面近傍へともたらされる。Ｇａをベースの近傍に位置させると、セレン化及び／又は硫化反応工程後におけるＩＢＩＩＩＡＶＩＡ族化合物層のベースに対する接着力が向上する。この議論は、全てのＣｕ−Ｉｎ合金及びＣｕ−Ｇａ合金を含む本発明の工程によって得られる全ての合金化層について為されてもよい。
【００８０】
ベースへの改良された接着力は、Ｃｕ−Ｇａ混合又は合金相をベース上へと直接に鍍金することによって得てもよい。本発明の好ましい態様では、Ｃｕ−Ｇａ合金層２５は、図７に示すように、適当な電解液から導電体２２上に電着させる。基材２３は、金属若しくはガラスシート又は金属若しくは絶縁ホイルなどの硬質であるか又は可撓性の導電又は絶縁材料であってもよい。金属ホイルは、Ｔｉ、ステンレス鋼又はＭｏホイルを含んでいる。絶縁ホイルは、ポリイミド及びマイカなどの高温材料及びポリマーから作られたものを含んでいる。導電体２２は、完全に形成した後に吸収層との良好なオーム接点を形成する材料を含んでいる。そのようなオーム接点材料は、Ｔｉ、Ｍｏ、Ｗ、Ｔａ及びそれらの窒化物を含んでいる。Ｃｕ−Ｇａ合金層２５は、５〜５０原子％のＧａを、好ましくは１０〜３０原子％のＧａを含有していてもよい。Ｃｕ−Ｇａ合金層２５の厚さは、１００〜５００ｎｍの範囲内にあってもよい。電着は、Ｇａ及びＣｕイオンを含んだグリセリン系電解質を用いて実行してもよい。ガリウム及びＣｕイオン源は、クエン酸又は酒石酸などの弱酸の助けを借りてグリセリン溶液中に溶解させた銅及びガリウム塩化物などの金属塩であってもよい。電着は、室温で又は５〜１５℃に保たれた冷却（chilled）電解質中で実行してもよい。鍍金電流密度は、０．５〜４０ｍＡ／ｃｍ2の範囲内、好ましくは１〜２０ｍＡ／ｃｍ2の範囲内であってもよい。電解質中のガリウム対Ｃｕ比を０．５〜５の範囲内で変化させて、堆積膜中のＧａ／Ｃｕ比を制御してもよい。堆積層は、Ｃｕ9Ｇａ4、Ｃｕ3Ｇａ2及びＣｕＧａ2などの少なくとも１つの合金種を含んでいてもよい。或る好ましい態様では、Ｃｕ−Ｇａ層は、化学式Ｃｕ(1-x)Ｇａxで表すことができ、ｘが約０．２以下の固溶体を含んでいる。ガリウムは、この固溶体組成物中でＣｕとしっかりと結合しており、これは、本発明において開示されるプロセスの安定性と反復精度とを向上させる。Ｃｕ−Ｇａ合金層は、相当量のフリーなＧａ相を含んでいないことが重要である。そのような状況を回避するために、ベース２４上へのＣｕ−Ｇａ相の堆積後（図７）に、この構造を適当な時間に亘ってアニールして、ＣｕとＧａとの完全な合金化を保証してもよい。例えば、ベース上へのＣｕ−Ｇａ層の電着後に、「ベース／Ｃｕ−Ｇａ層」構造を、５０〜５００℃の範囲内の温度で、好ましくは１００〜２００℃の範囲内の温度で、１秒乃至１５分間、好ましくは５秒間乃至１分間の期間に亘ってアニールしてもよい。アニールは、空気、真空、不活性ガス又は還元性雰囲気中で、炉、オーブン又はラピッドサーマルアニーリングシステムを用いて行ってもよい。レーザアニール又はマイクロ波アニールを用いてもよい。レーザアニールでは、Ｃｕ−Ｇａ層を、短い時間、例えば数秒間に亘って、ＣＯ2レーザ、ＹＡＧレーザ又はＡｒレーザの大面積ビームに曝して、合金化を促進する。
【００８１】
アニール後、Ｃｕ−Ｇａ合金層２５が完全に形成され、Ｉｎ層２６をＣｕ−Ｇａ合金層２５上に電気鍍金する。インジウム鍍金は、米国のＩｎｄｉｕｍ Ｃｏｒｐｏｒａｔｉｏｎから市販されているＩｎスルファメートなどの定評のある電解質を用いて実行してもよい。鍍金電流密度は、この目的については、１０〜１００ｍＡ／ｃｍ2の範囲内、好ましくは２０乃至５０ｍＡ／ｃｍ2の範囲内にあってもよい。Ｉｎ層の厚さは、Ｃｕ−Ｇａ合金層の厚さと所望のモル比Ｃｕ／（Ｉｎ＋Ｇａ）及びＧａ／（Ｇａ＋Ｉｎ）とに依存して２００〜１０００ｎｍの範囲内にあってもよい。図７の構造が得られた後、それをＶＩＡ族材料と反応させて、前述した化合物層を形成してもよい。
【００８２】
マイクロスケールな不均一性の事案について再び言及すると、実質的に平坦な表面トポグラフィを金属前駆体の全体に与えるように、少なくとも１つのＩＢ族材料を含んだ第１金属前駆体サブ層を形成し、次に、ＩＩＩＡ族リッチの第２金属前駆体サブ層を第１サブ層上に堆積させることは、或る利益を有している。図８Ａは、基材８０とコンタクト膜８１とを含んだベース８２上に形成された代表的な第１金属前駆体サブ層８３を示している。第１金属前駆体サブ層は、厚い領域８４と薄い領域８５とを含んだ表面トポグラフィを有している。図２ｂを参照しながら前述したように、このような不均一な表面は、特には少なくとも１つのＩＢ族材料を含んだ膜上にＩＩＩＡ族リッチ膜を堆積させるときのディウェッティング又はボール形成現象に由来するか、又は、図３ｂに見られるように、そのような表面はＩＢ族及びＩＩＩＡ族材料を含んだ金属前駆体の熱処理時に形作られる。サブ層８３は、前述のように、図７のＣｕ−Ｇａ層のアニールに由来していてもよい。サブ層の平均厚さは２００〜２０００ｎｍの範囲内にあってもよく、厚さの局所的なばらつきは、その平均厚さの±７０％の大きさであってもよい。例えば、６００ｎｍの平均厚さを有している代表的なサブ層は、薄さが１８０ｎｍの薄いエリアと厚さが１０２０ｎｍの厚い領域とを有していてもよい。起源を問わず、そのような不均一性は、前駆体膜及びそれらを用いて得られる化合物層のマイクロスケールな組成の均一性にとって有害である。更に、前述のように、厚い領域８４は通常、薄い領域８５と比較して、低融点のＩＩＩＡ族材料に富んでいる。この問題を克服するために、図８ｂは、表面トポグラフィを平らにするように、ＩＩＩＡ族リッチの第２金属前駆体サブ層８６を第１サブ層８３上に堆積させるプロセスステップを実証している。このように、より厚いＩＩＩＡ族リッチ層を、第１サブ層８３の薄い領域８３上に堆積させ、より薄いＩＩＩＡ族リッチ層を、第１サブ層８３の厚い領域８４上に堆積させる。薄い領域と厚い領域とがそれぞれＩＩＩＡ族材料プア及びリッチである場合、相対的に平坦なＩＩＩＡ族リッチ層８６は、マイクロスケールな組成の不均一性を補償し、ＶＩＡ族材料と反応して高品質のＩＢＩＩＩＡＶＩＡ族化合物層を形成し得る組成及び構造がより均一な前駆体スタック８７を与えることが分かる。
【００８３】
電着及び無電解析出技術は、先に開示した本発明の実施に独特な性質を有している湿式処理アプローチである。先の技術に使用する溶液又は電解質は、粗い表面上に「レベリングされた」堆積物を得るように配合されていてもよい。先端又は頂点上への堆積を抑制しつつ、基材上の谷又は低表面における堆積を促進すべく、そのような電解質において様々な有機又は無機添加物を使用してもよい。それゆえ、例えば、ＩＩＩＡ族リッチサブ層を図８ａの第１金属サブ層８３上に電気鍍金した場合、鍍金は、薄い領域８５上では促進され、厚い領域８４上では抑制されて、図８ｂに示しているのと非常に類似した表面プロファイルを有しているＩＩＩＡ族リッチな金属サブ層８６を与えるであろう。上述のレベリング効果を達成するために、電解質又は溶液中で多くの異なるタイプの添加剤を使用してもよい。これらは、チオ尿素、ポリエチレングリコール、ポリエーテルスルフィド、メルカプト化合物、クマリン、芳香族スルホンアミド、サッカリン、ビスプロピルスルホン酸ナトリウムジスルフィド（bis-sodium sulfopropyl disulfide）、アミン又はアミド官能基などを有している高分子量ポリマーなどの化学物質を含んだ、促進剤、抑制剤、平坦化剤（leveler）、界面活性剤などを含んでいる。そのような添加物を電気鍍金液中で使用して、１０〜１００ｎｍ以下の幅を有している谷を、ＩＩＩＡ族リッチサブ層などの電気鍍金材料で優先的に充填及びレベリングしてもよい。
【００８４】
なお、予め調製した実質的に金属の前駆体層上へのＩＩＩＡ族リッチな表面膜の電気鍍金又は無電界鍍金は、ｉ）ＩＢＩＩＩＡＶＩＡ族層及び太陽電池デバイスの形成後に分路及びデバイス性能の低下を生じさせるかも知れない過剰のＩＢ族材料を含有しているであろうあらゆる領域を覆い隠して、その組成を調節し、ｉｉ）ＶＩＡ族材料との反応後に堆積させたＣｄＳ層又は他の接合形成材料によってより良好な品質の接合が形成されるように、前駆体層の全体及び化合物層の表面構造を平坦化し、ｉｉｉ）化合物の形成後に良好な接合がこのような化合物層を用いてつくられるように前駆体層の全体の表面層を緻密化するという利益を有している。これら利益は、他の技術を用いることによって堆積させた前駆体層に伴う固着の問題にも適用可能である。この場合、予め形成した前駆体層上にＩＩＩＡ族リッチ層を適用する電着工程は、表面構造を改良し、密度を高め、マイクロスケールな組成の不均一性を改良する表面処理工程であると考えてもよい。
【００８５】
例えば、図９は、Ｃｕ又はＣｕ−Ｉｎ又はＣｕ−Ｇａ又はＣｕ−Ｉｎ−Ｇａを含有したナノ粒子インクの噴霧又はドクターブレード法などのナノ粒子堆積アプローチによってベース９２上に形成してもよい金属前駆体層９３を示している。この場合のナノ粒子は寸法が＜２００ｎｍであってもよく、それらを、よく知られている有機界面活性剤及び分散剤の助けを借りて水、アルコール又はエチレングリコールなどの溶媒中に分散させて、インクを形成してもよい。粒状の前駆体層９３は、堆積させたままの形態であってもよく、ナノ粒子を少なくとも部分的に相互に及びベース９２のコンタクト膜９１に融合させる目的で高められた温度、例えば１００〜４００℃のアニール工程などの処理工程に供されていてもよい。或いは、粒状の前駆体層９３は、一般には、乏しい表面形状及び／又は乏しいマイクロスケール組成均一性を有しており、あらゆる方法によって調製された、どのような実質的に金属の前駆体層であってもよい。例えば、前駆体層は、まず、ベース上にＣｕ、Ｉｎ及びＧａを含んだ酸化物粒子のインクを堆積させて酸化物層を形成し、次いで、この酸化物層を還元させて、例えば、Ｃｕ、Ｉｎ及びＧａを含んだ９０モルパーセント超の金属成分を含有した実質的に金属の膜を得てもよい。この図から分かるように、粒状前駆体層９３の上面は、ナノ粒子の粒状性又は前駆体層を形成するのに使用した熱処理若しくは還元工程のせいで粗い。多くのギャップが存在しており、それらは、表面又はその近傍においてミクロン又はサブミクロンの寸法を有しているかも知れない。一例として、前駆体層は２００〜２０００ｎｍの厚さを有していてもよく、その表面粗さは５０〜５００ｎｍのオーダであってもよい。ＩＩＩＡ族リッチ層９４を前駆体層９３の粗い表面上に電着させて、粗さ及び多孔性が実質的にない表面９５を有している前駆体層９６の全体を形成する。例えば、表面９５は、５〜１０ｎｍのオーダの粗さを有していてもよい。これは、図８ｂに関連して説明したように、鍍金液は最小のキャビティ又はポアへと入り込み、それらを埋め込むので達成される。前駆体層９３は、Ｃｕリッチ、即ち、Ｃｕ／Ｉｎ又はＣｕ／Ｇａ又はＣｕ／（Ｉｎ＋Ｇａ）比が＞１であってもよい。この場合、ＩＩＩＡ族リッチ層９４は、Ｉｎ及び／又はＧａを含んでいてもよく、レベリング又はギャップ充填用添加剤を含有した電解質から鍍金析出させてもよい。ＩＩＩＡ族リッチ層は、Ｉｎ及びＧａ層などの複数の層を含んでいてもよい。ＩＩＩＡ族リッチ層の厚さは、前駆体層９６の全体にとって全体的に望ましい化学量論又は組成を与えるように調節される。或いは、前駆体層９３は、Ｃｕ／Ｉｎ又はＣｕ／Ｇａ又はＣｕ／（Ｉｎ＋Ｇａ）比が＜１であってもよい。この場合、より薄いＩＩＩＡ族リッチ層が必要であろう。前駆体層９３は、Ｃｕ粒子から実質的につくられていてもよい。この場合、Ｉｎ及び／又はＧａを、この粗く且つ多孔性のＣｕ層上に電着させて、全体の組成を所望のＣｕ／Ｉｎ、Ｃｕ／Ｇａ又はＣｕ／（Ｉｎ＋Ｇａ）比へと調節し、同時に、少なくとも１つのＶＩＡ族材料との反応後における高品質の化合物膜形成のために前駆体層全体のポアを充填し、その表面をレベリングする。
【００８６】
本発明の電着工程、上述したプロセス工程に使用してもよい装置４０の概略図を図１０に示す。この装置については、Ｃｕ−Ｇａ及びＩｎの電着を例にとって説明する。当業者には、図１０の装置の一般的な設計を、本発明の電気鍍金関連の全ての態様の実施に使用してもよいことは明白であろう。図１０の装置は、複数のステーションを含んだインラインシステムである。装置４０は、可撓性のホイル又は硬質なシートの形態であってもよい基材４０ａを処理する。堆積は、基材４０ａの一方の面上に予めコートしておいた導電体４１上に実行する。まず、Ｃｕ−Ｇａ電気鍍金ステーション４２ａにおいて、Ｃｕ−Ｇａ層を導電体４１上に堆積させる。銅−Ｇａ電気鍍金ステーション４２ａは、入口５０を介して電気鍍金液を受け取り、それを、開口５１を介して導電体４１の表面上へと配送するエンクロージャ５２を備えた電気鍍金セル４５を含んでいる。電気鍍金液は、矢印４８によって示す方向に流れる。アノード４７は、ポリプロピレンなどの絶縁材料からなるエンクロージャ５２内に設置されている。アノード４７は、Ｐｔ又はＰｔ被覆Ｔｉなどの不活性材料からつくられていてもよく、Ｃｕ又はＣｕ−Ｇａ合金アノードであってもよい。アノード４７は、その中にポア又はホールを有し、鍍金液がそれらを通って流れるのを可能としてもよい。電気接点４６は、導電体４１の表面と穏やかに接触するように設けられている。なお、インラインモードでプロセスを実行する場合、基材４０ａはＣｕ−Ｇａ層が堆積するのに従って、方向「Ｐ」へと連続的に移動する。それゆえ、第１接点４６ａは鍍金前の導電体４１の表面と接触し、第２接点４６ｂは、開口５１を介して導電体４１上に堆積した直後のＣｕ−Ｇａ層の表面と接触する。これに関し、第２接点４６ｂによるＣｕ−Ｇａ表面のスクラッチは、軽く接触するばね荷重又はローラタイプの接点を用いることにより回避すべきである。１セットの接点（第１接点４６ａ）のみを使用し、第２接点４６ｂを省略することも可能である。２つの接点を図４には概略的に示しているが、あらゆる数の接点を、それらが開口５１によって規定される領域の外側にある限り使用可能であることが理解されるべきである。基材４０ａが導電性である場合、電気接点を裏面４０ａ上に設け、堆積させた層をスクラッチすることに関するあらゆる懸念を排除してもよい。
【００８７】
電着の間、接点４６とアノード４７との間に電圧を印加して、それら接点を及びそれゆえに基材の導電性表面をより陰極性とする。これは、基材の導電性表面上で堆積を生じさせる。鍍金液は、開口５１を通って導電体４１の表面上へと向け、次いで、エンクロージャ５２の外側へと流して、集められるか、再生する（refurbish）か、再循環させる。開口５１は、略矩形のスリットの形態であってもよい。採用する鍍金電流密度、方向Ｐにおけるスリットの幅、及び基材の動きに使用する速度は、基材のうち開口５１の上方を移動している部分の上に得られるＣｕ−Ｇａ層の厚さを決定する。スリットの長さ（Ｐに対して垂直な方向における）は、どの程度の大きさの基材が処理されるかと装置のスループットとを決定する。開口５１又はスリットの幅は１〜１０ｃｍの範囲内であってもよく、その長さは３０〜１２０ｃｍの範囲内であってもよい。
【００８８】
導電体４１の表面がＣｕ−Ｇａ層で被覆されると、それはリンス／乾燥ステーション４３へと移動し、そこでは、Ｃｕ−Ｇａ層の表面をリンスして、あらゆる化学残留物を落とす。リンス後、その表面を、その上に空気又は窒素を吹き付けることによって乾燥させてもよい。リンス及び乾燥後、その表面のＣｕ−Ｇａによって既に被覆した部分は、アニールステーション４４中へと移動する。前述のように、アニールステーション４４の使用は任意であるが、良好な組成の制御を保証するのに好ましい。Ｃｕ−Ｇａ電気鍍金ステーション４２ａにおいて実行する電着工程が完全に合金化したＣｕ−Ｇａ層を与える場合、アニールステーション４４への必要性はないかも知れない。アニールステーション４４では、堆積させたばかりのＣｕ−Ｇａ層を、熱源５５に由来する熱に曝す。熱源５５は、前述のように、抵抗加熱素子、加熱灯群、レーザビームなどであってもよい。Ｃｕ−Ｇａ層をアニールステーション４４においてアニールして、Ｃｕ及びＧａ間の実質的な合金化とＣｕ−Ｇａ合金層の形成とを保証する。Ｃｕ−Ｇａ合金層が導電体４１の表面上に形成された後、それは、Ｉｎ層の堆積のためのＩｎ電気鍍金ステーション４２ｂ中へと移動して、図７または８ｂに示したような前駆体構造を得る。Ｉｎ電気鍍金ステーションは、Ｃｕ−Ｇａ電気鍍金ステーションと非常に類似していてもよく、それゆえ、その詳細は図１０には示していない。この場合のアノードは、不活性アノード又はＩｎアノードであってもよい。開口の幅及び鍍金電流密度は、所望のＩｎ層厚さと、所望の全Ｃｕ／（Ｉｎ＋Ｇａ）及びＧａ／（Ｇａ＋Ｉｎ）比とを与えるように選択する。図１０の装置４０の好ましい運転モードは「インライン」であるので、基材４０ａの方向Ｐについての速度は、直列モードで実行する全ての工程について同一である。それゆえ、電気鍍金する各種層の厚さは、各々のプロセスステーションで採用する鍍金電流密度によって制御してもよい。本発明の様々なステージは別々の機器で実行してもよいことが理解されるべきである。例えば、Ｃｕ−Ｇａ電気鍍金とアニールとを１つの装置内で実行してもよく、Ｉｎ電気鍍金は別々の装置において実行してもよい。図１０には４つのプロセスステーションを示しているが、図１０の装置には多数のプロセスステーションを追加してもよい。例えば、複数のＣｕ−Ｇａ電気鍍金ステーション及びＩｎ電気鍍金ステーションならびにアニールステーションを採用して、スループットを高めてもよい。図６ａ〜６ｄを用いて説明した本発明を実施するために、図１０に示すユニットを２つ以上直列に追加してもよい。セレン化及び／又は硫化ステーションを最後に追加して、堆積させたばかりのＣｕ−Ｇａ／Ｉｎ前駆体スタックをＶＩＡ族材料と反応させて、後述する化合物層を形成してもよい。
【００８９】
本発明の他の好ましい態様では、Ｃｕ−Ｇａ合金層を、Ｃｕ層をＧａ含有層と反応させることによって形成する。図１１ａは、Ｃｕ層３００で被覆したベース２４０を示している。Ｃｕ層３００は、好ましくは電着によって導電体２２０上に堆積させるが、他のよく知られている膜堆積技術を使用してもよい。Ｃｕ層３００の堆積後、図１１ｂに示すように、Ｃｕ層３００上にＧａ含有層３１０を堆積させる。Ｇａ含有層は、好ましくはＧａ層であるが、Ｇａ−Ｉｎ合金を含んでいてもよい。Ｇａ含有層は、好ましくは、電気鍍金を用いて堆積させるが、他の薄膜堆積技術を使用してもよい。Ｇａ及びＧａ−Ｉｎ合金は＜１５６℃の低温で溶融するので、溶融噴霧又は浸漬（melt spraying or dipping）などの技術をこれら材料の堆積に使用してもよい。浸漬技術では、基材を、Ｇａの又はＧａ及びＩｎの溶融物であってもよい溶融物中に浸漬させ、そこから抜き取る。この場合、少量のＣｕ（１〜１０％）を溶融物中に含有させ、電気鍍金したＣｕ層３００から溶融物中へのＣｕのリーチングを回避してもよい。図１１ｂに示すようにＣｕ層３００とＧａ含有層３１０とのスタックを形成した後、このスタックを前述のようにアニールして、図１１ｃに示すＣｕ−Ｇａ合金層３２０を形成する。Ｃｕ−Ｇａ合金層は、Ｇａ含有層３１０がＩｎを含有している場合には、幾分かのＩｎを、元素Ｉｎ又はＣｕ−Ｉｎ合金又はＩｎ−Ｇａ合金の形態で含有していてもよい。Ｇａ含有層におけるＩｎの原子％は、好ましくは０〜２０％の範囲内にある。それゆえ、Ｇａ含有層の融点は、好ましくは３０℃未満である。アニール工程及びＣｕ−Ｇａ合金の形成の後に、Ｉｎ層を、好ましくは電着によってＣｕ−Ｇａ層上に堆積させて、図７に示すのと類似した構造を得る。低コストの大面積堆積アプローチを使用する本発明の好ましいプロセスフローは、ａ）Ｃｕ層のベース上への電着、ｂ）Ｇａ層のＣｕ層上への電着、ｃ）Ｃｕ／ＧａスタックをアニールしてＣｕ−Ｇａ合金層を形成すること、及びｄ）Ｉｎ層をＣｕ−Ｇａ合金層上に電着して図７に示す前駆体層を形成することである。図１０の装置は、これらプロセス工程を実行するように容易に構成されていてもよい。レベリング能力を有している電解質からのＩｎの電着は、図８ａ及び８ｂに関連して上述したＣｕ−Ｇａ合金層中に存在しているかも知れないどのような粗さ及びマイクロスケールな組成不均一性の問題にも対処する。金属前駆体のＶＩＡ族材料との反応は、様々な方法で達成してもよい。一態様では、前駆体層を、高められた温度でＶＩＡ族蒸気に曝す。これら技術は当分野においてよく知られており、それらは、前駆体層を、３５０〜６００℃の温度範囲へと、固体Ｓｅ、固体Ｓ、固体Ｔｅ、Ｈ2Ｓｅガス、Ｈ2Ｓガスなどの供給源によって提供されるＳｅ蒸気、Ｓ蒸気及びＴｅ蒸気の少なくとも１つの存在下で、５分間乃至１時間の範囲内の期間に亘って加熱することを含んでいる。他の態様では、単層の又は多層のＶＩＡ族材料を前駆体層上に堆積させ、次に、これら積層した層を、炉中で又はラピッドサーマルアニール炉などの中で加熱する。ＶＩＡ族材料を、前駆体層上へと、蒸着、スパッタ又は鍍金してもよい。或いは、ＶＩＡ族ナノ粒子を含んだインクを調整し���これらインクを前駆体層上に堆積させて、ＶＩＡ族ナノ粒子を含んだＶＩＡ族材料層を形成してもよい。そのような層を堆積させるのに、浸漬、噴霧、ドクターブレード又は印字技術を使用してもよい。反応は、高められた温度で、温度に依存して１分間乃至３０分間の範囲内の時間に亘って実行してもよい。反応の結果、ＩＢＩＩＩＡＶＩＡ族化合物が前駆体から形成される。なお、図１０の装置に反応チャンバを追加して、プロセス全体をインラインで実行してもよい。
【００９０】
電着及び／又は無電解析出技術を伴う本発明の全ての態様は、前述したレベリング添加剤を有する溶液なしで実行してもよい。Ｃｕ及び／又はＩｎ及び／又はＧａを含んだ層の無電解析出又は電着によって得られる堆積物を効果的にレベリングするのに使用してもよい他の特徴がある。これらアプローチの１つは、粘性電解質の使用である。この場合、電解質の粘性は、Ｒｏｈｍ社及びＨａａｓ社などの企業から入手可能な増粘剤などの添加剤を用いて高める。そのような溶液又は電解質は、水の少なくとも１．１０倍の粘性を有している。そのような電解質の粘性は、２０℃未満まで温度を低下させることによって更に調節してもよい。鍍金液の温度を低下させることは、Ｇａが溶融してマイクロスケールの不均一性を生じる可能性を最小化する。本発明のＣｕ及び／又はＩｎ及び／又はＧａを含んだ堆積層を効果的にレベリングする他のアプローチは、堆積膜の表面をブラシがけするブラシの使用である。ブラシは、図１０に示す装置又は使用してもよい他の装置のノズルの位置に設置され得る柔軟な布、起毛したポリエステル又はポリプロピースなどであってもよい。筆鍍金では、堆積膜の表面上の拡散層はブラシの掃き出し動作のおかげで最小化され、それゆえ、堆積速度が増加する。加えて、選択したブラシの硬さに依存して、堆積膜の表面はバフ磨きしもよく、高度にレベリングされ、光沢のある膜を得てもよい。筆鍍金によってＧａ又はＧａ−Ｉｎ含有層を堆積させる場合、電解質温度を２０℃未満に、好ましくは１５℃未満に低下させて、約１５℃の融点を有している約１５％ＩｎのＩｎ−Ｇａ共晶組成物などの低融点組成物のどのような溶融及び可塑化（smearing）をも回避することが好ましい。特にＣｕ−Ｇａ、Ｃｕ−Ｉｎ及びＩｎ−Ｇａ合金又は混合物膜の堆積については、析出種の析出電位が互いにことなっている場合には、筆鍍金及び／又は粘性若しくはゲル電解質及び／又は低温処理の使用は、堆積材料の組成制御を改良する。電解質における音響又はメガソニック撹拌を、無電解析出又は電着の間における効果的な物質移動のために使用してもよい。
【００９１】
先の段落において、我々は、２段階又は多段階プロセスによって成長させるＣｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2薄膜において生じ得るマイクロスケールな不均一性に対処する様々なアプローチを記述した。そのような不均一性の形成において重要な役割を果たす他の１つの要因は、オーム接点材料とその上に堆積させた前駆体層との間の乏しい接着力である。例えば、図１の太陽電池構造において最も一般的に使用されているオーム接点材料はＭｏである。金属（Ｃｕ及び／又はＩｎ及び／又はＧａなど）又は殆ど金属の前駆体層をＭｏ膜上に堆積させる場合、接着力は、一般には、Ｍｏ上における酸化物層の存在のせいで及び／又はＭｏの不活性のせいで乏しい。乏しい接着力は、前述したディウェッティング及びボール形成の問題を悪化させる。この問題は、コンタクト層（即ち、図１における導電層１３）上に、より良好な核生成を及びそれゆえにより良好な接着を可能とする核生成膜を堆積させることによって対処してもよい。核生成層は、ロジウム、ルテニウム、パラジウム及びオスミウムを含む。例えば、銅は、Ｍｏ、Ｔｉ又はＴａ層上と比較して、Ｒｕ層上に遥かに良好に核生成する。特に湿式堆積、即ち電気鍍金又は無電界鍍金した銅については、ベースへの接着は、核生成の使用によって大きく改善されるかも知れない。反れいぇ卯、デバイス構造の処理においては、まず、Ｍｏなどのコンタクト層を基材上に堆積させる。次に、Ｒｕなどの核生成層を堆積させる。その後、Ｃｕ及び／又はＩｎ及び／又はＧａ及び任意にＳｅを含んだ前駆体を堆積させる。次に、Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2化合物層を形成するための反応を実行する。核生成層は、１〜２０ｎｍの、好ましくは２〜６ｎｍの厚さを有していてもよく、それは、中でも、無電解析出、電気鍍金、原子層堆積、ＣＶＤ、ＭＯＣＶＤ及びＰＶＤなどの技術によって堆積させてもよい。薄い核生成層は、コスト低減にとって好ましい。
【００９２】
電気鍍金又は無電界鍍金などの湿式プロセスによって前駆体膜を堆積させる場合、核生成層の代わりに又はその上でシード層を使用してもよい。例えば、Ｃｕ／Ｉｎ／Ｇａスタック又はＣｕ−Ｇａ／ＩｎスタックをＭｏ層などのコンタクト層上に電気鍍金又は無電解めっきする場合、まず、シード層を、Ｍｏ層またはＭｏ／核生成層スタック上に堆積させてもよい。次に、シード層は、その上に電気鍍金する金属が良好に結合する接着／核生成層として機能する。ソード層は、Ｃｕ層又はＣｕを含んだ層であるかも知れない。例えば、スパッタ、ＣＶＤ堆積又はＡＬＤ堆積させた厚さが２〜１００ｎｍのＣｕ膜は、Ｃｕ、Ｉｎ及びＧａの少なくとも１つを含んだ前駆体が良好な接着力及び形状でその上に堆積し得る効果的なシード層として作用する。上述のシード層は、電着以外の技術によって堆積させたＣｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2層の接着力及び均一性も改良する。
【００９３】
接着力を改善し且つディウェッティング又はボール形成効果に起因した不均一性を低減するか又は排除するのに特に適した或る独特なタイプのシード層は、高分子材料を含んだシード層である。このアプローチでは、Ｃｕなどの導電性シード層材料を、Ｍｏなどの導電性材料上に、少量の高分子材料と共に堆積させる。ポリマーの百分率は、１堆積％未満、好ましくは０．１堆積％未満であってもよい。そのような膜又はコーティングを得るための１つの方法は、厚さが２〜２０ｎｍの均一な導電性被覆を与える電気グラフト（electrografting）である。電気グラフトした層における導電性材料は、各種金属から選択してもよい。しかしながら、この用途については、導電性材料は、Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2化合物と相溶性である群、例えば、Ｃｕ、Ｉｎ、Ｇａ、Ｔｅ、Ｓｅ、Ｃｏ、Ｍｏ、Ｎｉ、Ｃ、Ｒｕ、Ｐｄなどから選択してもよい。好ましい導電性材料はＣｕである。電気グラフトは、一般には、高分子材料を又は電気的に伝導性の粒子を高分子材料と共に導電性基材上に堆積させるのに使用する（例えば、米国特許第６，３７５，８２１号を参照のこと）。高分子含量が＜０．１％の銅の連続層は、銅イオンを電気グラフト溶液中に含めることによって得てもよい。陰極析出を使用すると、次に、銅は、ポリマーと共にコンタクト層上に堆積して、Ｍｏ層などのコンタクト層に対して極めて良好な接着力を有している薄いシード層を形成する。Ｃｕを含んだ前駆体をこのシード層上に電着又は無電解析出させる場合、接着及び濡れも良好である。高分子材料は、高温アニール又は反応を実行したときに脱着してその材料から離れてもよく、コンタクト層の界面に残留していてもよい。これは、太陽電池の効率に干渉しない。というのは、この接触界面は、Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2／透明層界面近傍のデバイスの活性な接合ではないからである。
【００９４】
太陽電池は、本発明の化合物層上に、当分野においてよく知られている材料及び方法を用いてつくってもよい。例えば、薄い（＜０．１ミクロン）ＣｄＳ層を、化合物層の表面上に、化学的ディップ法を用いて堆積させてもよい。ＺｎＯの透明窓を、ＣｄＳ層上に、ＭＯＣＶＤ又はスパッタリング技術を用いて堆積させてもよい。任意に、金属指紋（metallic finger pattern）をＺｎＯ上に堆積させて、太陽電池を完成する。
【００９５】
太陽電池を作製した後、それらを相互接続して、所望の電圧及び電流定格を有しているモジュールを作製する。相互接続は、電圧出力を高めるべく或る太陽電池の負の端子を次の正の端子へと接続（直列接続）する及び／又は電流出力を高めるべく同じ端子を互いに接続（並列接続）するワイヤ又はリボンを用いて外部で行ってもよい。或いは、薄膜太陽電池では、モノリシック集積アプローチを使用してモジュール構造を作製してもよい。図１２ａ〜１２Ｅは、モノリシック集積技術を示している。図１２ａは、基材４００とコンタクト層４０１又は導電層とを含んだベースを示している。基材４００は、絶縁性であるか、又は、コンタクト層を堆積させる上面の位置に絶縁層などの絶縁部を含んでいる。前述のように、コンタクト層は、完成したデバイスへのオーム接点を形成している。次に、コンタクト層を、エッチング、レーザスクライブ、機械的スクライブなどを用いてスクライブして、コンタクト層パッド４０１ａを分離する分離ギャップ又はスクライブ線４０２を形成する（図１２ｂを参照のこと）。Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2化合物層４０３を、コンタクト層パッド４０１ａ上に堆積させ（図１２ｃ）、次いで、再度スクライブし、図１２ｄに示すように化合物層４０３に開口４０４を形成して、化合物層アイランド４０３ａを形成する。ＺｎＯ層又はＣｄＳ／ＺｎＳスタックなどの透明層４０５を化合物層アイランド４０３ａ上に堆積させ、開港４０４を介したコンタクト層パッド４０１ａとの物理的及び電気的接触を達成する。最後の工程は図１２ｅに示しており、これは、透明層４０５に切れ目４０６を形成して、透明層ストリップ４０５ａを形成することを含んでいる。切れ目４０６は、化合物層アイランド４０３ａへと延びていてもよく、更に、これを貫通していてもよい。図１２の集積スキームは、各セルの正の端子（コンタクト層パッド４０１ａ）を隣接セルの負の端子（透明層ストリップ４０５ａ）へと相互接続している。このようにして、直列接続及び電圧加算（voltage addition）を達成する。
【００９６】
図１２ｅの集積構造は、コンタクト層パッド４０１ａ間のスクライブ線４０２を通った漏れ経路を有している。これは、スクライブ線４０２によって着たいされるギャップは、その組成、特にはＣｕ／（Ｉｎ＋Ｇａ）比に依存して高いか又は低い抵抗率を有しているＣｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2化合物で充填されているからである。この結果は、Ｃｕ／（Ｉｎ＋Ｇａ）比が増加すると、化合物の抵抗率が減少し、コンタクト層パッド間の漏れが増加してデバイス効率を低下させるという事実である。
【００９７】
この問題に対処するために、図１３ａに示すように、反応性材料層５００を、コンタクト層パッド４０１ａ間に堆積させてもよい。次に、Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2化合物層を、この構造上に形成する。化合物の形成後、構造５０１（図１３ｂを参照のこと）を得る。ここで、化合物層４０３の部分５０３は、反応性材料層５００と部分５０３に位置した化合物との反応／混合のせいで、化合物層の部分５０２と比較してより高い抵抗率を有している。このように、活性な太陽電池部の抵抗率を最良の太陽電池効率に合わせて調節し、部分５０３の抵抗率を高く、例えば約１００オーム−ｃｍよりも高く、好ましくは１０００オーム−ｃｍよりも高く調節して、漏れ電流を最小化する。反応性材料層５００は、Ｃｕ、Ｉｎ、Ｇａ、Ｓｅ及び／又はＳと反応及び混合すると、より高い抵抗率の化合物層を形成する。反応性材料層の例は、Ｉｎ及び／又はＧａ及び／又はＡｌを含んだ層である。これら反応性材料層は、ＩＩＩＡ族材料を元素又は合金の形態で含んでいてもよく、ＩＩＩＡ族材料の酸化物、硫化物、テルル化物又はセレン化物を含んでいてもよい。例えば、活性材料層は、Ｉｎ金属、Ｇａ金属、Ｇａ−Ｉｎ合金、Ｉｎ酸化物、Ｇａ酸化物、Ｇａ−Ｉｎ酸化物、Ｉｎセレン化物、Ｇａセレン化物、ＩＩＩＡ族硫化物などを含んでいてもよい。なお、反応性材料層５００は、その堆積させたままの形態において高度に導電性であってもよい。しかしながら、それは、反応性でなければならない。例えば、それは、セレン化可能であるか又は硫化可能でなければならず、反応後、高抵抗率領域をコンタクト層パッド４０１ａ間に形成しなければならない。Ｇａ層、Ｉｎ層又はＧａ−Ｉｎ層などのＩＩＩＡ族材料層を反応性材料層として使用し、その上に、所定のＣｕ（Ｉｎ＋Ｇａ）比でＣｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2層を形成した場合、その反応及び化合物膜形成後、部分５０２におけるＣｕ／（Ｇａ＋Ｉｎ）比は所定の値と実質的に等しく、この比は、部分５０３では、これら領域に追加量のＩＩＩＡ族材料が存在しているせいでより小さいであろう。なお、反応性材料層５００は、図１３ｃに示すように、コンタクト層パッド４０１ａ上に平らに堆積させてもよい。しかしながら、重要な点は、反応性材料層の厚さは、コンタクト層パッド４０１ａ上では、コンタクト層パッド４０１ａ間のスクライブ線４０２内よりも小さことである。それゆえ、化合物層を形成すると、抵抗率は、反応性材料がより厚い領域（スクライブ線４０２内）においてより多く増加する。反応性材料は、図１３ｃにおいて点線５１０によって示しているように、コンタクト層パッド上に広がることなしに、スクライブ線を充填していることも可能である。
【００９８】
反応性材料層は、無電界鍍金、印字、物理気相堆積、化学気相堆積などの様々な手段によって堆積させてもよい。マスク法を使用して、それらをスクライブ線内へと選択的に堆積させてもよい。或いは、選択的シード技術をスクライブ線内で使用して、これら領域において選択的に反応性材料層の堆積を開始させてもよい。基材が透明である場合、基材側に放射線を照射し、放射線を、コンタクト層パッドに通過させずに、スクライブ線に通過させてもよい。放射線によって促進されるか又は開始される堆積アプローチを反応性材料層の堆積に使用した場合、堆積は、実質的に、放射線が存在しているスクライブ線内でのみ開始され且つ生じる。なお、反応性材料層は、連続層である必要はない。それらは、島状であってもよい。それらは、１〜１０００ｎｍ、好ましくは５〜５００ｎｍの範囲内の厚さを有していてもよい。Ｇａ及び／又はＩｎなどの低融点金属を含んだ反応性材料層を堆積させる１つの方法は、これら金属の溶融物を、図１２ｂに示す構造うえに均一にコートすることである。コンタクト層パッド４０１ａの表面をスピニングするか又は物理的にバフ磨きし、次いで、基材を冷却することにより、図１３ａ又は図１３ｃに示すような反応性材料層構造を得てもよい。３０℃未満の融点を有しているＧａ−Ｉｎ合金が、このアプローチにはよく適している。
【００９９】
反応性材料をスクライブ線４０２中へと導入する他の方法を、図１３ｄに示す。この場合、まず、反応性材料の層を基材４００上に堆積させ、次に、コンタクト層パッド４０１ａを、反応性材料層５００がスクライブ線４０２を通して露出するように形成する。化合物層をこの構造上に形成すると、スクライブ線を通して露出した反応性材料は化合物層と反応して、前述のようにその抵抗率を増加させる。図１３ｄの構造を、その上に化合物層を形成する前に予備処理工程に供することも可能である。例えば、反応性材料がＩｎ酸化物又はＩｎ錫酸化物である場合、まず、図１３ｄの構造を還元性雰囲気中でアニールするか又は電圧を印加した又はしていない還元性化学溶液に曝して、反応性材料層のうちスクライブ線を通して露出した部分を、Ｉｎ金属を含んだ層へと変換する。次に、化合物層形成（図示せず）の間に、Ｉｎは、形成している化合物層と効率的に反応する。或いは、予備処理工程をスキップした場合、抵抗率の増加は、Ｉｎ酸化物と形成している化合物層との反応によって得られる。予備処理工程が必要であるか否かの決定は、化合物形成プロセスの詳細を考慮して為されるべきである。例えば、化合物形成がＣｕ、Ｉｎ及び／又はＧａの堆積を含み、その後、Ｈ2Ｓｅ及び／又はＨ2Ｓガスを伴う、水素化物を使用したセレン化を行う場合、予備処理工程は必要ないかも知れない。というのは、これらガスは、反応の間に、Ｉｎ酸化物をＩｎへと効率的に還元するからである。Ｓｅ及び／又はＳ蒸気を使用するセレン化及び／又は硫化をプロセスが含んでいる場合、予備処理工程を使用して、スクライブ線内のＩｎ酸化物又はＩｎ錫酸化物層部分におけるＩｎを活性化してもよい。
【０１００】
分離ギャップ又はスクライブ線内へのより高い抵抗率の化合物層の形成は、図１７ａ〜１７ｃに描いたアプローチによって達成してもよい。このアプローチは、２段階又は多段階処理アプローチに特に適している。例えば、図１７ａでは、第１前駆体層７００を、実質的にコンタクト層パッド５０１ａ上のみに堆積させる。次に、第２前駆体層７０１を、表面全体に堆積させる。第１前駆体層７００は、モル比ＩＢ族／ＩＩＩＡ族が第２前駆体層７０１よりも大きい。その結果、前駆体をアニール／反応させて混合を促進した後、図１７ｃに示すように、領域７０６ではモル比ＩＢ族／ＩＩＩＡ族が領域７０５よりも小さい化合物層４０３が得られる。例えば、第１前駆体層７００はＣｕ−Ｇａ合金層であってもよく、第２前駆体層７０１はＩｎ層であってもよい。第１及び第２前駆体層の相対的厚さが適切に選択された場合、前駆体スタックのＳｅとの反応を含んだ化合物形成工程の後、化合物層は、領域７０５においては、Ｃｕ／（Ｉｎ＋Ｇａ）比が１．０未満のＣｕ（Ｉｎ，Ｇａ）Ｓｅ2層であってもよく、領域７０６においては、実質的には、Ｃｕ／（Ｉｎ＋Ｇａ）比がゼロであるＩｎセレン化物であろう。Ｉｎセレン化物は、非常に高抵抗率の材料である。本例のＩｎ層はＧａ−Ｉｎによって又はＣｕ−Ｇａ−Ｉｎによって置換されてもよく、第１前駆体層７００におけるＣｕ／（Ｉｎ＋Ｇａ）比が第２前駆体層７０１におけるＣｕ？（Ｉｎ＋Ｇａ）比よりも大きい限り本発明を実施してもよいことが理解されるべきである。第１前駆体層７００及び第２前駆体層７０１の少なくとも一方がＳｅ、Ｓ及びＴｅなどの少なくとも１つのＶＩＡ族元素を含んでいることも可能である。第１前駆体層７００及び第２前駆体層７０１の堆積順序も、図１７ｂに示すように逆にしてもよい。アニール／反応工程後、図１７ｂの構造を、図１７ｃに示す構造へと変換してもよい。
【０１０１】
図１２ａ〜１２ｅに示すモノリシック集積法は、化合物層を形成するための電着を含んだ技術には適用できない。図１２ａに示すように、基材４００は絶縁性である。それゆえ、スクライブ線４０２を形成すると（図１２ｂを参照のこと）、スクライブ線４０２を通して絶縁性表面が露出する。化合物層４０３を形成するプロセスが電着を含んでいる場合（前駆体層を電着し、その後の反応工程によって化合物を形成することなど）、電着はコンタクト層パッド４０１ａ上で選択的に進行するので、電着は絶縁性表面上では生じない。これは、図１４ａに示すような構造を与え、そこでは、化合物層４０３は分離したパッドの形態にある。この構造を集積するために、２つのアプローチを採用してもよい。コンタクト層パッド４０１ａの左側壁４０１ｃ及び右側壁４０１ｂの少なくとも一方を化合物層４０３によって良好に変換する場合（図１４ｂを参照のこと）、開口４０４を形成し、ＺｎＯ層又はＣｄＳ／ＺｎＯスタックなどの透明層４０５を堆積させ、切れ目４０６を透明層４０５に開口する。なお、図１４ｂには、コンタクト層パッド４０１ａの左側壁４０１ｃ及び右側壁４０１ｂの双方を化合物層４０３によって変換するように示しているが、この集積アプローチは、コンタクト層パッド４０１ａの右側壁４０１ｂを化合物層４０３によって変換しさえすれば同様に機能するであろう。この場合、開口４０４は、コンタクト層パッドの左側壁４０１ｃにより近く更にはその上へとシフトさせ、開口４０４の形成によるデバイス面積の損失を最小化するであろう。
【０１０２】
コンタクト層パッドの側壁の化合物層による被覆が良好でない場合、図１４ｃに示すように、スクライブ線４０２内に絶縁性プラグ６００を形成してもよい。次に、図１４ｃの構造を図１２ｃの構造と同様に使用して、図１２ｄ及び１２ｅに示す集積工程を実行する。絶縁性プラグ６００は、有機又は無機であってもよく、印字、物理気相堆積、スクリーン印刷などの技術によって堆積させてもよい。スクライブ線４０２内に絶縁性プラグ６００を得る１つの独特な方法は、フォトレジストなどの感光性材料を図１４の構造上に堆積させ、次に、スクライブ線４０２内の感光性材料が硬化してプラグを形成するようにこの感光性材料を露光し、感光性材料の未露光部を化学物質によって洗い流すことである。感光性材料の露光は、スクライブ線を目的としたレーザビーム又はマスクを介した照明（特にはＵＶ照明）によって行ってもよい。透明な基材については、照明は、基材を通して行ってもよい。このように、コンタクト層パッド４０１ａと化合物層４０３とは、照明用の自然発生したマスクとして機能する。光は、スクライブ線のみを通過し、そこで感光性材料を硬化させる。化学線状後、図１４ｃに示す構造と類似し、絶縁性プラグ６００が感光性材料を含んだ構造が形成される。
【０１０３】
図１２ａ〜１２ｅのモノリシック集積アプローチは、少なくとも１つのプロセス工程をプロセスフローに追加すれば、電着アプローチを用いて形成した化合物層について使用してもよい。例えば、接着力の改善及び均一性の改善のために核生成又はシード層を使用する利益は、既に説明している。シード層の使用は、図１２ａ〜１２ｅの集積アプローチの採用をも可能とする。この場合、シード層６０５は、図１５ａに示すように、コンタクト層パッド４０１ａを有している構造上に堆積させる。シード層６０５は、コンタクト層パッド４０１ａの表面に加え、スクライブ線４０２を通して露出した基材４００の表面も被覆する。それゆえ、シード層は導電性であり、スクライブ線内における電着までも可能とする。図１５ａの構造を得た後、Ｃｕ及び／又はＩｎ及び／又はＧａ及び／又はＳｅ及び／又はＳを含んだ前駆体層６０６を、シード層上に電着してもよい（図１５ｂ）。次に、前駆体層６０６をアニール及び／又は反応させてＣｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2化合物層を形成し、事実上、図１２ｃに示す構造を形成してもよい。次に、図１２ｄ及び１２ｅに示す集積工程を実行する。なお、このマニュスクリプトを通じて説明した様々な前駆体堆積アプローチ及び様々な前駆体組成物を、図１５ｂに示すプロセス工程において使用してもよい。前駆体層６０６を電着以外の技術（スパッタリング、蒸着、ナノ粒子堆積など）によって堆積させたとしても、シード層の使用が望ましい。というのは、それは、特にはスクライブ線内で成長する化合物層の結晶性、形状、接着力及び均一性を改良するからである。ガラス表面などの絶縁性基材表面上に成長させた化合物層は、しばしば接着力及び均一性を欠いており、それらは、前述したコンタクト層パッド間の漏れを生じるかも知れない。
【０１０４】
図１５ａに示す核生成又はシード層６０５は、化合物層が形成されたときに化合物層と反応する層であってもよい。例えば、薄いＣｕ層を使用して、スクライブ線を導電性としてもよい（図１５ａ）。この場合、この薄いＣｕ層は、化合物層の形成後に、化合物層自体の一部となる。このように、化合物層の形成後には、未反応の導電性漏れ経路は、コンタクト層パッド間には残らない。これに関し、化合物層成分［即ち、Ｃｕ（Ｉｎ，Ｇａ，Ａｌ）（Ｓ，Ｓｅ，Ｔｅ）2化合物の成長の場合には、Ｃｕ、Ｇａ、Ｓ、Ｓｅ、Ｔｅ、Ａｌ］を含んだ材料は、良好な候補である。というのは、それらは、直ちに反応して、化合物層の一部になるからである。
【０１０５】
導電性材料がスクライブ線内に選択的に形成される場合には、スクライブ線内への前駆体層の電着を行ってもよい。図１３ａ、１３ｃ及び１３ｄに示す構造は、この目的に適している。例えば、図１３ｄの場合については、反応性材料層５００が導電背ｉｄｅａｒ場合、前駆体の電着は、コンタクト層パッド４０１上だけでなく、スクライブ線４０２を通して露出した反応性材料層５００の表面上にも直ちに実行してもよい。化合物層の形成後、図１６に示したのと類似した構造を得てもよい。図１６から分かるように、反応性材料層５００は、スクライブ線４０２内で及びその上で化合物層と反応及び混合しているが、コンタクトパッド４０１ａによる保護のせいで、コンタクト層パッド４０１ａの下方の領域で実質的に未反応であってもよい。化合物層の抵抗率を高めるべく反応性材料層の材料を選択した場合、図１３ｂに示すような構造が得られる。なお、反応性材料層のうちコンタクト層パッドの下方に位置した未反応部分は、図１３ｂでは示していない。
【０１０６】
図１３ｄの構造は、コンタクト層パッドの体積の間にマスクを使用すること（即ち、ブランケット状のコンタクト層を堆積させ、スクライビング、マスキング及びエッチングなどを行ってパッドを形成するのではなく、パッドの形態でコンタクト層を堆積させること）、ブランケット状のコンタクト層を堆積させ、スクライビング、マスキング及びエッチングなどを行ってパッドを形成することなどの様々な手段によって得てもよい。図１３ｄの構造を達成する１つの独特な方法は、或る波長に対して実質的に透明な物質を含んだ反応性材料層５００を使用することである。次に、ブランケット状のコンタクト層を反応性材料層上に堆積させ、その波長を用いて、コンタクト層側又は基材側からレーザスクライブを実施してもよい。このように、コンタクト層反応性材料層を実質的に非損傷としたまま、コンタクト層をスクライブする。
【０１０７】
図１２ｂ及び１３ｄに示すようなコンタクト層パッドを形成する他のアプローチは、コンタクト層を堆積させる表面上に、スクライブ線の位置に対応した抗核生成領域を形成することである。このように、ブランケット状のコンタクト層を堆積させる場合、コンタクト層は、スクライブ線の位置で核生成せず且つ形成されない。即ち、それは、抗核生成剤が存在していない領域上にのみ、パッドの形態で堆積する。抗核生成剤は、各種ワックス、液体又は固体潤滑剤などの有機及び無機材料を含んでいてもよい。
【０１０８】
図１８は、前駆体の反応を含んだ化合物層成長技術のモノリシック集積を達成するのに用いてもよいプロセス工程のシーケンスを示している。図１２ｃでは、まず、化合物層４０３を形成し、次に、図１２ｄ及び１２ｅに示すスクライブ及び耐積シーケンスを実行する。図１８ａでは、まず、前駆体層８００をコンタクト層パッド４０１ａ上に堆積させる。次に、前駆体層８００を、機械的スクライブ、レーザスクライブ、エッチング、電解エッチング（electroetching）などによって位置８０１から除去するか又は部分的に除去する。その後、アニール／反応工程を行い、分離したパッドの形態で化合物層８０２が成長した図１８ｂの構造を得る。図１８ｂの化合物層８０２の構造は、図１２ｄに示す化合物層の構造と投下であり、図１２ｄ及び１２ｅを参照しながら説明した集積プロセスフローにおいて使用してもよい。前駆体層８００は、Ｃｕ、Ｉｎ及び／又はＧａと任意にＳｅ、Ｓ及びＴｅの少なくとも１つとを含んでいてもよい。前駆体層８００の堆積が２つ以上の前駆体堆積工程を含んでいる場合、位置８０１のスクライブ又は除去は、最後の前駆体堆積工程前の何れの時点で行ってもよい。例えば、図１８ｃでは、第１前駆体層８０３を孤立したパッドの形態で堆積させるか又は堆積させた後にスクライブして、隔離スクライブ８０４を形成する。次に、図１８ｄに示すように、第２前駆体層８０５を堆積させる。反応／アニール後、化合物層８０６を領域８０７と共に形成する。領域８０７の組成は、化合物層８０６の組成とは異なっており、第１前駆体層８０３及び第２前駆体層８０５の性質を選択することによって制御してもよい。例えば、第１前駆体層８０３がＩＩＩＡ族材料リッチであり、第２前駆体層がＩＢ族材料リッチである場合、領域８０７におけるモル比ＩＢ族／ＩＩＩＡ族は、化合物層８０６の他の何れの位置のモル比ＩＢ族／ＩＩＩＡ族よりも大きい。高いモル比ＩＢ族／ＩＩＩＡ族は、領域８０７における抵抗率を低減させる。それゆえ、透明導電性スタック８０８を、化合物層８０６及び領域８０７上に堆積させてもよい。透明導電性スタック８０８に隔離ギャップ８０９を形成した後、モノリシック集積が達成される。なお、このアプローチを前述のアプローチと共に使用して、高い抵抗率の領域をスクライブ線４０２の位置に形成し、コンタクト層パッド間における電流の漏れが最小化され、透明導電性スタックの孤立させた部分が低抵抗率の領域８０７を介してコンタクト層パッドと短絡した構造を得てもよい。
【０１０９】
我々は、化合物層を形成した後に化合物層の成形（スクライビング、エッチング、電解エッチングなどによる）を行うモノリシック集積アプローチを説明した。我々は、その成形を前駆体堆積工程後に行い、その後、成形された前駆体を成形された化合物層へと変換してもよいケースも説明した。これらケースの中間を使用してもよい。即ち、前駆体を堆積させ、部分的に反応させ、成形し、その後、完全に反応させて、成形された化合物層を形成してもよい。部分的な反応は、例えば、ＶＩＡ族材料の存在下での又は非存在下での低温（＜４００℃）反応を含んでいてもよい。完全な反応の工程は、４００〜６００℃の温度範囲での高温反応を含んでいてもよい。
【０１１０】
本発明を或る好ましい態様に関連して説明したが、それらの変更は当業者には明白であろう。
【図面の簡単な説明】
【０１１１】
【図１】ＩＢＩＩＩＡＶＩＡ族吸収層を用いた太陽電池の断面図。
【図２】ａはベース状に堆積させた従来技術のＣｕ／Ｉｎ／Ｇａ金属前駆体スタックを示しており、「ボール形成」によるＩｎ及びＧａ層の不均一な表面形状を例示する図、ｂはａにおける一区画の拡大図、ｃはｂに示す金属前駆体層をＶＩＡ族材料と反応させることにより得られるマイクロスケールな組成の不均一性を有する従来技術のＩＢＩＩＩＡＶＩＡ族化合物膜を示す図。
【図３】ａはベース上に堆積させたＣｕ／Ｉｎ／Ｇａ金属前駆体スタックを示しており、堆積させたままの形態における均一な表面形状を例示する図、ｂは高められた温度に加熱した後におけるａの金属前駆体を示しており、ＩＩＩＡ族相の溶融による不均一な表面形状の形成を例示する図。
【図４】Ｃｕ−Ｉｎの二元系状態図。
【図５】Ｃｕ−Ｇａの二元系状態図。
【図６】ａ〜ｄは本発明の好ましいプロセスシーケンスを示す図。
【図７】Ｃｕ−Ｇａ合金及びＩｎ層を含んだ好ましい前駆体スタックを示す図。
【図８】ａは平坦でない表面トポグラフィを有している第１の金属前駆体サブ層を示す図、ｂは第１の金属サブ層上に堆積させた平坦な表面トポグラフィを有している第２の金属サブ層を示す図。
【図９】多孔質であり且つ粗い前駆体膜と、これを平坦化するようにその上に堆積させた電気鍍金層とを備え、平坦な表面を有している前駆体層の全体を示す図。
【図１０】薄層を電気鍍金し、清浄化し、アニールするための装置を示す図。
【図１１】ａはベース上に堆積させたＣｕ層を示す図、ｂはベース上に堆積させたＣｕ／（Ｇａ含有膜）スタックを示す図、ｃはｂのスタックを反応させることによりベース上に形成した合金層を示す図。
【図１２】Ａ〜Ｅはモノリシック集積アプローチの工程を示す図。
【図１３】Ａ〜Ｄはコンタクト層パッド間で高い抵抗率を得るためのプロセス工程を示す図。
【図１４】Ａ〜Ｃは他のモノリシック集積技術の幾つかの工程を示す図。
【図１５】Ａはコンタクト層パッド上に堆積させたシード層又は核生成層を示す図、ＢはＡの構造上に堆積させた前駆体層を示す図。
【図１６】コンタクト層パッド間に形成した高抵抗材料を有する構造を示す図。
【図１７】Ａ及びＢは前駆体スタック構造を示す図、ＣはＡ及びＢの前駆体構造を用いてコンタクト層パッド上に形成した化合物層を示す図。
【図１８】Ａ〜Ｅはモノリシック集積のためのプロセス工程を示す図。
【図１】
2009515343.tif 000003
【図２】
2009515343.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2009515343.tif 000015
【図１４】
2009515343.tif 000016
【図１５】
2009515343.tif 000017
【図１６】
2009515343.tif 000018
【図１７】
2009515343.tif 000019
【図１８】
2009515343.tif 000020
【手続補正書】
【提出日】平成20年8月28日(2008.8.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2化合物層を作製する方法であって、
コンタクト層を表面に含んだベースを提供することと、
前記コンタクト層上に、ルテニウム及びオスミウムの少なくとも一方を含んだ核生成層を堆積させることと、
湿式処理技術によって、前記核生成層上に、銅とインジウム及びガリウムの少なくとも一方とを含んだ前駆体膜を形成することと、
前記前駆体膜をＳｅ及びＳの少なくとも一方と反応させて前記Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2化合物層を形成することと
を含んだ方法。
【請求項２】
請求項１に記載の方法であって、前記湿式処理技術は電気鍍金及び無電界鍍金の一方である方法。
【請求項３】
請求項１に記載の方法であって、前記反応させる工程は、Ｓ及びＳｅの少なくとも一方を含んだガス種の存在下で前記前駆体膜をアニールすることを含んだ方法。
【請求項４】
請求項３に記載の方法であって、前記アニールを３５０℃以上の温度で実行する方法。
【請求項５】
Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2化合物層を作製する方法であって、
コンタクト層を表面に含んだベースを提供することと、
前記コンタクト層上に、ルテニウム、オスミウム及び銅の少なくとも１つを含んだ核生成層を堆積させることと、
前記核生成層上に、銅、インジウム及びガリウムを含んだ前駆体膜を電気鍍金することと、
前記前駆体膜上に、Ｓｅ及びＳの少なくとも一方を含んだＶＩＡ族層を形成することと、
前記前駆体膜を前記ＶＩＡ族層と反応させて前記Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2化合物層を形成することと
を含んだ方法。
【請求項６】
請求項５に記載の方法であって、前記前駆体膜を前記ＶＩＡ族層と反応させる工程は、３５０℃以上の温度でアニールする方法。
【請求項７】
請求項６に記載の方法であって、ガス状のＶＩＡ族材料種を含んだ雰囲気中で反応を実行する方法。
【請求項８】
マイクロスケールな不均一性があるＩＢＩＩＩＡＶＩＡ族吸収層を有している薄膜太陽電池を形成する方法であって、
シート形状のベース上に、ルテニウム薄膜を塗布する工程と、
前駆体を少なくとも１つの層として堆積させる工程であって、前記前駆体はＩＢ族材料と少なくとも１つのＩＩＩＡ族材料とを含み、堆積させたままの前記前駆体はＩＩＩＡ族に対するＩＢ族のモル比が１．０以下であり、前記ルテニウム薄膜は前記前駆体のマイクロスケールな不均一性を規定している工程と、
前記前駆体を少なくとも１つのＶＩＡ族材料と反応させて前記ＩＢＩＩＩＶＩＡ族吸収層を形成する工程と、
透明層を前記ＩＢＩＩＩＡＶＩＡ族吸収層上に堆積させて、マイクロスケールな不均一性がある前記ＩＢＩＩＩＡＶＩＡ族吸収層を有している前記薄膜太陽電池を形成する工程と
を含んだ方法。
【請求項９】
請求項８に記載の方法であって、前記塗布する工程は、Ｍｏ表面を有しているベース上に前記ルテニウム薄膜を塗布する方法。
【請求項１０】
請求項８に記載の方法であって、前記堆積させる工程は電気鍍金することを含んだ方法。
【請求項１１】
請求項８に記載の方法であって、前記ＩＢ族材料はＣｕであり、前記ＩＩＩＡ族材料はＩｎ及びＧａの少なくとも一方であり、前記ＶＩＡ族材料はＳｅ及びＳの少なくとも一方である方法。
【請求項１２】
請求項１０に記載の方法であって、前記ＩＢ族材料はＣｕであり、ＩＩＩＡ族材料はＩｎ及びＧａの少なくとも一方であり、ＶＩＡ族材料はＳ及びＳｅの少なくとも一方である方法。
【請求項１３】
請求項８に記載の方法であって、前記塗布する工程は、電気鍍金、無電界鍍金、原子層堆積、化学気相堆積、有機金属化学気相堆積及び物理気相堆積の少なくとも１つである方法。
【請求項１４】
請求項８に記載の方法であって、前記ルテニウム薄膜の厚さは１〜２０ｎｍの範囲内にある方法。
【請求項１５】
請求項８に記載の方法であって、前記反応させる工程は、Ｓｅ及びＳの少なくとも一方を含んだガス中で前記前駆体を加熱することを含んだ方法。
【請求項１６】
請求項８に記載の方法であって、前記反応させる工程は、ＶＩＡ族材料層を前記前駆体上に堆積させて前駆体／ＶＩＡ族材料スタックを形成することと、前記スタックを加熱することとを含んだ方法。
【請求項１７】
請求項１０に記載の方法であって、前記反応させる工程は、Ｓｅ層を前記前駆体上に堆積させて前駆体／Ｓｅスタックを形成することと、前記スタックを加熱することとを含んだ方法。
【請求項１８】
マイクロスケールな不均一性があるＩＢＩＩＩＡＶＩＡ族吸収層を有している薄膜太陽電池を形成する方法であって、
シート形状のベース上に、ルテニウム薄膜を塗布する工程と、
前駆体を少なくとも１つの層として堆積させる工程であって、前記前駆体はＩＢ族材料と少なくとも１つのＩＩＩＡ族材料と少なくとも１つのＶＩＡ族材料とを含み、堆積させたままの前記前駆体はＩＩＩＡ族に対するＩＢ族のモル比が１．０以下であり、前記ルテニウム薄膜は前記前駆体のマイクロスケールな不均一性を規定している工程と、
前記ＩＢ族材料と前記少なくとも１つのＩＩＩＡ族材料と前記少なくとも１つのＶＩＡ族材料とを反応させて前記ＩＢＩＩＩＶＩＡ族吸収層を形成する工程と、
透明層を前記ＩＢＩＩＩＡＶＩＡ族吸収層上に堆積させて、マイクロスケールな不均一性がある前記ＩＢＩＩＩＡＶＩＡ族吸収層を有している前記薄膜太陽電池を形成する工程と
を含んだ方法。
【請求項１９】
請求項１８に記載の方法であって、前記堆積させる工程は電気鍍金することを含んだ方法。
【請求項２０】
請求項１９に記載の方法であって、前記ＩＢ族材料はＣｕであり、ＩＩＩＡ族材料はＩｎ及びＧａの少なくとも一方であり、ＶＩＡ族材料はＳ及びＳｅの少なくとも一方である方法。
【請求項２１】
請求項２に記載の方法であって、前記核生成層の厚さは１〜２０ｎｍの範囲内にある方法。
【請求項２２】
請求項２１に記載の方法であって、前記コンタクト層はＭｏを含んだ方法。
【請求項２３】
請求項１に記載の方法であって、前記形成する工程の前に、前記核生成層上にシード層を設ける工程を更に含み、前記シード層は銅を含み、１〜１００ｎｍの範囲内の厚さを有している方法。
【請求項２４】
請求項２２に記載の方法であって、前記形成する工程の前に、前記核生成層上にシード層を設ける工程を更に含み、前記シード層は銅を含み、１〜１００ｎｍの範囲内の厚さを有している方法。
【請求項２５】
請求項１に記載の方法であって、前記核生成層の堆積を電気グラフトによって行い、前記核生成層は１体積パーセント未満の高分子材料を含んだ方法。
【請求項２６】
請求項２３に記載の方法であって、前記シード層を設ける工程を電気グラフトによって実行し、前記シード層は１体積パーセント未満の高分子材料を含んだ方法。
【請求項２７】
請求項２４に記載の方法であって、前記シード層を設ける工程を電気グラフトによって実行し、前記シード層は１体積パーセント未満の高分子材料を含んだ方法。
【請求項２８】
Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2化合物層を作製する方法であって、
コンタクト層を表面に含んだベースを提供することと、
前記コンタクト層上に、銅を含み、１〜１００ｎｍの範囲内の厚さを有しているシード層を堆積させることと、
前記シード層上に、銅とインジウム及びガリウムの少なくとも一方とを含んだ前駆体膜を電気鍍金することと、
前記前駆体膜及び前記シード層をＳｅ及びＳの少なくとも一方と反応させて前記コンタクト層上に前記Ｃｕ（Ｉｎ，Ｇａ）（Ｓ，Ｓｅ）2化合物層を形成することと
を含んだ方法。
【請求項２９】
請求項２８に記載の方法であって、前記コンタクト層は、Ｍｏ、Ｒｕ及びＯｓの少なくとも１つを含んだ方法。
【請求項３０】
請求項２９に記載の方法であって、前記シード層は１０〜５０ｎｍの範囲内の厚さを有している方法。
【請求項３１】
請求項３０に記載の方法であって、前記反応させる工程は、Ｓｅの層を前記前駆体膜上に堆積させて構造を形成することと、前記構造を３５０℃よりも高い温度にまで加熱することとを含んだ方法。
【請求項３２】
請求項６に記載の方法であって、前記核生成層の厚さは１〜２０ｎｍの範囲内にある方法。
【請求項３３】
光起電力モジュール構造であって、
絶縁性表面を有している基材と、
前記絶縁性表面上に形成され、間にギャップを空けている第１コンタクト層パッド及び第２コンタクト層パッドと、
前記第１及び第２コンタクト層パッドを被覆し、それらの間の前記ギャップを埋め込んでいるＩＢＩＩＩＡＶＩＡ族化合物膜であって、前記ＩＢＩＩＩＡＶＩＡ族化合物膜の第１部分は前記第１コンタクト層パッドを被覆して第１太陽電池用の吸収体を形成し、前記ＩＢＩＩＩＡＶＩＡ族化合物膜の第２部分は前記第２コンタクト層パッドを被覆して第２太陽電池用の吸収体を形成し、前記ＩＢＩＩＩＡＶＩＡ族化合物膜の第３部分は、前記ＩＢＩＩＩＡＶＩＡ族化合物膜の前記第３部分におけるモル比ＩＢ族／ＩＩＩＡ族が前記ＩＢＩＩＩＡＶＩＡ族化合物膜の前記第１及び第２部分におけるモル比ＩＢ族／ＩＩＩＡ族未満となるように前記ギャップ内に及びその上に形成され、それにより、前記ＩＢＩＩＩＡＶＩＡ族化合物膜の前記第３部分を前記ＩＢＩＩＩＡＶＩＡ族化合物膜の前記第１及び第２部分と比較して電気的により抵抗性としているＩＢＩＩＩＡＶＩＡ族化合物膜と
を具備した光起電力モジュール構造。
【請求項３４】
請求項３３に記載の光起電力モジュール構造であって、前記ＩＢＩＩＩＡＶＩＡ族化合物膜上に形成された透明導電層を更に具備し、前記第１太陽電池用の前記吸収体の前記透明導電層は、前記第２コンタクト層パッドと電気的に短絡し、前記第１太陽電池と前記第２太陽電池とを直列に電気的に接続している光起電力モジュール構造。
【請求項３５】
請求項３４に記載の光起電力モジュールであって、前記第２コンタクト層パッドへの前記接続は、前記ＩＢＩＩＩＡＶＩＡ族化合物膜の前記第２部分におけるコンタクトホールを介して為され、前記第１太陽電池用の前記吸収体上の前記透明導電層は、前記第２太陽電池用の前記吸収体上の前記透明導電層から物理的に隔離されている光起電力モジュール構造。
【請求項３６】
請求項３３に記載の光起電力モジュール構造であって、前記ＩＢＩＩＩＡＶＩＡ族化合物膜はＣｕ（Ｇａ，Ｉｎ）（Ｓ，Ｓｅ）2膜である光起電力モジュール構造。
【請求項３７】
請求項３３に記載の光起電力モジュール構造であって、前記基材は、ガラスシート、高分子ウェブ、及び絶縁層で被覆された金属ホイルの少なくとも１つを含んだ光起電力モジュール構造。
【請求項３８】
請求項３７に記載の光起電力モジュール構造であって、前記第１コンタクト層パッド及び前記第２コンタクト層パッドは、Ｍｏ、Ｔｉ及びＴａ材料の１つを含んだ光起電力モジュール構造。
【請求項３９】
請求項３３に記載の光起電力モジュール構造であって、前記ＩＢＩＩＩＡＶＩＡ族化合物膜の前記第３部分における前記モル比ＩＢ族／ＩＩＩＡ族は０．５未満であり、前記ＩＢＩＩＩＡＶＩＡ族化合物膜の前記第１及び第２部分における前記モル比ＩＢ族／ＩＩＩＡ族は少なくとも０．８である光起電力モジュール構造。
【請求項４０】
光起電力モジュールの製造方法であって、
基材の電気的に絶縁性の表面上に、隣り合っており且つギャップによって分離された第１コンタクト層パッド及び第２コンタクト層パッドを形成することと、
導電性シード層を堆積させて、前記第１コンタクト層パッドの少なくとも一部と前記第２コンタクト層パッドの少なくとも一部とそれらの間の前記ギャップとをコンフォーマル（conformally）に被覆することと、
反応を用いて前記第１コンタクト層パッド、前記第２コンタクト層パッド及び前記ギャップ上にＩＢＩＩＩＡＶＩＡ族化合物膜を形成することであって、前記反応の間に前記導電性シード層が消費されて前記ＩＢＩＩＩＡＶＩＡ族化合物膜の一部になることと
を含んだ方法。
【請求項４１】
請求項４０に記載の方法であって、前記導電性シート層は、前記第１コンタクト層パッド及び前記第２コンタクト層パッドの実質的に全面を被覆する方法。
【請求項４２】
請求項４１に記載の方法であって、前記ＩＢＩＩＩＡＶＩＡ族化合物膜を形成することは、前駆体膜を前記導電性シード層上に設置して構造を形成することと、前記構造をＶＩＡ族材料の存在下で前記導電性シード層と前記前駆体膜と前記ＶＩＡ族材料との間で反応を生じるように加熱することとを含み、前記前駆体膜は少なくとも１つのＩＢ族材料と少なくとも１つのＩＩＩＡ族材料とを含んでいる方法。
【請求項４３】
請求項４２に記載の方法であって、前記導電性シード層はＩＢ族材料及びＩＩＩＡ族材料の少なくとも一方を含んだ方法。
【請求項４４】
請求項４３に記載の方法であって、前記導電性シード層はＣｕ層である方法。
【請求項４５】
請求項４４に記載の方法であって、前記設置する工程を電着によって行い、前記ギャップをコンフォーマルに被覆した前記導電性シード層は前記前駆体膜の前記ギャップ上への堆積を可能とする方法。
【請求項４６】
請求項４３に記載の方法であって、前記設置する工程を電着によって行い、前記ギャップをコンフォーマルに被覆した前記導電性シード層は前記前駆体膜の前記ギャップ上への堆積を可能とする方法。
【請求項４７】
請求項４６に記載の方法であって、前記ＩＢ族材料はＣｕであり、ＩＩＩＡ族材料はＩｎ及びＧａの少なくとも一方であり、ＶＩＡ族材料はＳｅ及びＳの少なくとも一方である方法。
【請求項４８】
請求項４５に記載の方法であって、前記ＩＢ族材料はＣｕであり、ＩＩＩＡ族材料はＩｎ及びＧａの少なくとも一方であり、ＶＩＡ族材料はＳｅ及びＳの少なくとも一方である方法。
【請求項４９】
光起電力モジュールの製造方法であって、
基材の電気的に絶縁性の表面上に、隣り合っており且つギャップによって分離された第１コンタクト層パッド及び第２コンタクト層パッドを、前記基材の前記電気的に絶縁性の表面と前記第１及び第２コンタクト層パッドの少なくとも一部との間に挟まれた導電性シード層の一部が前記ギャップを通して露出するように形成することと、
反応を用いて前記第１コンタクト層パッド、前記第２コンタクト層パッド及び前記ギャップ上にＩＢＩＩＩＡＶＩＡ族化合物膜を形成することであって、前記反応の間に前記導電性シード層が消費されて前記ＩＢＩＩＩＡＶＩＡ族化合物膜の一部になることと
を含んだ方法。
【請求項５０】
請求項４９に記載の方法であって、前記ＩＢＩＩＩＡＶＩＡ族化合物膜を形成することは、
前駆体膜を前記第１コンタクト層パッドの上と前記第２コンタクト層パッドの上と前記導電性シード層の露出した前記部分の上とに設置して構造を形成することと、
前記構造をＶＩＡ族材料の存在下で、実質的に前記第１コンタクト層パッド及び前記第２コンタクト層パッド上で前記前駆体膜と前記ＶＩＡ族材料との間の反応を生じ、実質的に前記ギャップ上で前記ＶＩＡ族材料と前記導電性シード層の露出した前記部分と前記前駆体膜との間の反応を生じるように加熱することと
を含み、前記前駆体膜は少なくとも１つのＩＢ族材料と少なくとも１つのＩＩＩＡ族材料とを含んでいる方法。
【請求項５１】
請求項５０に記載の方法であって、前記導電性シード層は、ＩＢ族材料及びＩＩＩＡ族材料の少なくとも一方を含んでいる方法。
【請求項５２】
請求項５１に記載の方法であって、前記導電性シード層は銅層である方法。
【請求項５３】
請求項５２に記載の方法であって、前記設置する工程を電着によって行い、前記導電性シード層の露出した前記部分は前記前駆体膜が前記ギャップ上に設置されるのを可能とする方法。
【請求項５４】
請求項５１に記載の方法であって、前記設置する工程を電着によって行い、前記導電性シード層の露出した前記部分は前記前駆体膜が前記ギャップ上に設置されるのを可能とする方法。
【請求項５５】
請求項５４に記載の方法であって、前記ＩＢ族材料はＣｕであり、ＩＩＩＡ族材料はＩｎ及びＧａの少なくとも一方であり、ＶＩＡ族材料はＳｅ及びＳの少なくとも一方である方法。
【請求項５６】
請求項５３に記載の方法であって、前記ＩＢ族材料はＣｕであり、ＩＩＩＡ族材料はＩｎ及びＧａの少なくとも一方であり、ＶＩＡ族材料はＳｅ及びＳの少なくとも一方である方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１０１
【補正方法】変更
【補正の内容】
【０１０１】
図１２ａ〜１２ｅに示すモノリシック集積法は、化合物層を形成するための電着を含んだ技術には適用できない。図１２ａに示すように、基材４００は絶縁性である。それゆえ、スクライブ線４０２を形成すると（図１２ｂを参照のこと）、スクライブ線４０２を通して絶縁性表面が露出する。化合物層４０３を形成するプロセスが電着を含んでいる場合（前駆体層を電着し、その後の反応工程によって化合物を形成することなど）、電着はコンタクト層パッド４０１ａ上で選択的に進行するので、電着は絶縁性表面上では生じない。これは、図１４ａに示すような構造を与え、そこでは、化合物層４０３は分離したパッドの形態にある。この構造を集積するために、２つのアプローチを採用してもよい。コンタクト層パッド４０１ａの左側壁４０１ｃ及び右側壁４０１ｂの少なくとも一方を化合物層４０３によって良好に変換する場合（図１４ｂを参照のこと）、開口４０４を形成し、ＺｎＯ層又はＣｄＳ／ＺｎＯスタックなどの透明層４０５を堆積させ、切れ目４０６を透明層４０５に開口する。なお、図１４ｂには、コンタクト層パッド４０１ａの左側壁４０１ｃ及び右側壁４０１ｂの双方を化合物層４０３によって被覆するように示しているが、この集積アプローチは、コンタクト層パッド４０１ａの右側壁４０１ｂを化合物層４０３によって変換しさえすれば同様に機能するであろう。この場合、開口４０４は、コンタクト層パッドの左側壁４０１ｃにより近く更にはその上へとシフトさせ、開口４０４の形成によるデバイス面積の損失を最小化するであろう。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正の内容】
【図１４】
2009515343.tif 000021
【国際調査報告】
2009515343.tif 000022