(57)【要約】レベルシフト多重化回路は、二導体式全二重バス（二導体式バス１０２）と単一導体式双方向半二重バス（単一導体式バス１０６）との間のインタフェースを提供する。ここで、二導体式バス（１０２）が、第１の電源電圧（ＶＤＤ１）で動作し、単一導体式バス（１０６）が、第２の電源電圧（ＶＤＤ２）で動作する。単一導体式バス（１０６）と二導体式バス（１０２）の受信導体（１１２）との間に接続される第１のスイッチング回路（１１６）は、第１のスイッチング電圧閾値が超えられるときに、受信導体（１１２）に対して低い論理信号を提供するように構成され、第１のスイッチング電圧閾値が超えられないときに、受信導体に対して高い論理信号を提供するように構成される。
2009526481.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧源を基準とする二導体式全二重バスを、第２の電圧源を基準とする単一導体式双方向半二重バスに接続するためのレベルシフト多重化回路であって、該回路は、
第１のスイッチング回路であって、該第１のスイッチング回路は、該二導体式全二重バスの受信導体と該単一導体式双方向バスとの間を接続し、かつ第１のスイッチング電圧閾値を有し、該単一導体式バスに接続される第１のゲートにおける電圧が該第１のスイッチング電圧閾値を超えるときに、該受信導体において低い論理レベルをもたらすように構成される、スイッチング回路と、
第２のスイッチング回路であって、該第２のスイッチング回路は、該二導体式全二重バスの送信導体と該単一導体式双方向バスとの間を接続するように構成される、スイッチング回路と
を備え、
該第２のスイッチング回路は、低い論理信号が該単一導体式バス上で受信されない場合、該送信導体上の送信導体電圧が該第２のスイッチング回路の第２のスイッチング電圧閾値を下回るときに、該第１のスイッチング回路の該第１のスイッチング電圧閾値を超える高い電圧を、該第１のゲートにおいて提示し、
該第２のスイッチング回路は、高い論理信号が該単一導体式バス上で受信されない場合、該送信導体電圧が該第２のスイッチング電圧閾値を上回るときに、該第１のスイッチング回路の該第１のスイッチング電圧閾値を下回る低い電圧を、該第１のゲートにおいて提示するように構成される、回路。
【請求項２】
前記第１のスイッチング回路は、
第１のトランジスタであって、該第１のトランジスタは、グランドに接続される第１のソースと、前記単一導体式バスに接続される前記第１のゲートと、第１のドレインとを有する、第１のトランジスタと、
該第１のドレインと電圧源との間に接続される、第１の抵抗器と
を備え、
前記第２のスイッチング回路は、
第２のトランジスタであって、該第２のトランジスタは、グランドに接続される第２のソース、前記送信導体に接続される第２のゲート、および第２のドレインを有する、第２のトランジスタと、
該第２のドレインと該第１のゲートとの間に接続される、第２の抵抗器と、
該第２のゲートとグランドとの間に接続される、第３の抵抗器と、
前記第２の電圧源と該単一導体式バスとの間に接続される、第４の抵抗器と
を備える、請求項１に記載の回路。
【請求項３】
前記第２のスイッチング回路は、前記単一導体式バスとグランドとの間に接続される、第５の抵抗器を備える、請求項２に記載の回路。
【請求項４】
前記第４の抵抗器と前記第２の抵抗器とによって形成される分圧器であって、該分圧器は、高い論理信号が前記単一導体式バス上で受信されない場合、高い論理レベルが第２の制御入力において提示されるときに、前記第１のスイッチング電圧閾値を下回る第１のゲート電圧をもたらす、請求項２に記載の回路。
【請求項５】
前記高い論理信号が前記単一導体式バス上で受信されるときに、前記第１のゲート電圧は、前記第１のスイッチング電圧閾値を上回る、請求項４に記載の回路。
【請求項６】
前記第１のトランジスタは、第１の電界効果型トランジスタ（ＦＥＴ）であって、前記第１のゲートは、該第１のＦＥＴの第１のゲートであり、前記第１のドレインは、該第１のＦＥＴの第１のドレインであり、前記第１のソースは、該第１のＦＥＴの第１のソースであり、
前記第２のトランジスタは、第２のＦＥＴであって、前記第２のゲートは、該第２のＦＥＴの第２のゲートであり、前記第２のドレインは、該第２のＦＥＴの第２のドレインであり、前記第２のソースは、該第２のＦＥＴの第２のソースである、請求項２に記載の回路。
【請求項７】
前記第１のトランジスタおよび前記第２のトランジスタは、Ｎ−チャンネル金属酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）である、請求項６に記載の回路。
【請求項８】
第１の電源電圧を基準とする二導体式全二重バスを、第２の電源電圧を基準とする単一導体式双方向半二重バスに接続するための回路であって、該回路は、
第１の電界効果型トランジスタ（ＦＥＴ）であって、該第１のＦＥＴは、第１の抵抗器を介して該第１の電源電圧に接続される第１のドレインと、グランドに接続される第１のソースと、該単一導体式双方向半二重バスに接続するように構成される第１のゲートとを有し、該第１のドレインは、該二導体式全二重バスの受信導体に接続するように構成される、第１のＦＥＴと、
第２のＦＥＴであって、該第２のＦＥＴは、第２の抵抗器を介して該第１のゲートに接続される第２のドレインと、グランドに接続される第２のソースと、該二導体式全二重バスの送信導体に接続するように構成される第２のゲートとを有する、第２のＦＥＴと
を備える、回路。
【請求項９】
前記単一導体式双方向半二重バスは、前記第２の電源電圧から該単一導体式双方向半二重バスに接続されるプルアップ抵抗器を備える、請求項８に記載の回路。
【請求項１０】
前記第２の抵抗器は、プルアップ抵抗器の抵抗を下回る抵抗を有する、請求項９に記載の回路。
【請求項１１】
前記第２の抵抗器の抵抗は、前記プルアップ抵抗器の抵抗の１０分の１である、請求項１０に記載の回路。
【請求項１２】
前記第２のゲートからグランドに接続される第３の抵抗器をさらに備える、請求項９に記載の回路。
【請求項１３】
前記単一導体式双方向半二重バスからグランドに接続されるプルダウン抵抗器をさらに備える、請求項１２に記載の回路。
【請求項１４】
前記プルダウン抵抗器は、前記プルアップ抵抗器のプルアップ抵抗の少なくとも３０倍のプルダウン抵抗を有する、請求項１３に記載の回路。
【請求項１５】
前記第１のＦＥＴは、第１のゲート対ソース電圧閾値（第１のＶｇｓ閾値）を有し、前記第２のＦＥＴは、第２のゲート対ソース電圧閾値（第２のＶｇｓ閾値）を有し、該第２のＦＥＴは、前記単一導体式双方向半二重バスに接続されるデバイスが低い論理レベルを送信しない場合、該第２のＦＥＴの第２のゲート電圧が該第２のＶｇｓ閾値を下回るときに、前記第２の抵抗器の抵抗と前記プルアップ抵抗器の抵抗の比率が、該第１のＶｇｓ閾値を超える第１のゲート電圧をもたらす、請求項１３に記載の回路。
【請求項１６】
前記第１のＦＥＴは、第１のゲート対ソース電圧閾値（第１のＶｇｓ閾値）を有し、前記第２のＦＥＴは、第２のゲート対ソース電圧閾値（第２のＶｇｓ閾値）を有し、該第２のＦＥＴは、前記単一導体式双方向半二重バスに接続されるデバイスが低い論理レベルを送信しない場合、該第２のＦＥＴの第２のゲート電圧が該第２のＶｇｓ閾値を下回るときに、前記プルダウンの抵抗と前記プルアップの抵抗の比率が、該第１のＶｇｓ閾値を下回る第１のゲート電圧をもたらす、請求項１３に記載の回路。
【請求項１７】
前記単一導体式双方向半二重バスに接続される前記デバイスが高い論理レベルを送信しない場合、前記第２のゲート電圧が前記第２のＶｇｓ閾値を上回るときに、前記比率が、前記第１のＶｇｓ閾値を下回る第１のゲート電圧をもたらす、請求項１６に記載の回路。
【請求項１８】
第１の電圧源を基準とする二導体式全二重バスを、第２の電圧源を基準とする単一導体式双方向半二重バスに接続するためのレベルシフト多重化回路であって、該回路は、
第１のスイッチング手段であって、該第１のスイッチング手段は、第１のスイッチング電圧閾値が該単一導体式双方向バス上で超えられるときに、該二導体式全二重バスの受信導体に対して低い論理レベルをスイッチングし、該第１のスイッチング電圧閾値が該単一導体式双方向バス上で超えられないときに、高い論理レベルをスイッチングする、第１のスイッチング手段と、
第２のスイッチング手段であって、該第２のスイッチング手段は、該二導体式全二重バスの送信導体電圧と、該単一導体式双方向バスに接続されるデバイスによって送信される論理レベルとに基づいて、該第１のスイッチング電圧閾値に関係のある低い電圧および高い電圧を該単一導体式双方向バスに対してスイッチングする、第２のスイッチング手段と
を備える、回路。
【請求項１９】
前記第２のスイッチング手段は、
低い論理信号が前記単一導体式バス上で受信されない場合、送信導体上の前記送信導体電圧が第２のスイッチング回路の第２のスイッチング電圧閾値を下回るときに、第１のスイッチング回路の前記第１のスイッチング電圧閾値を超える高い電圧をスイッチングし、
高い論理信号が該単一導体式バス上で受信されない場合、該送信導体電圧が該第２のスイッチング電圧閾値を上回るときに、該第１のスイッチング回路の該第１のスイッチング電圧閾値を下回る低い電圧をスイッチングする、請求項１８に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の分野）
本発明は、概して無線通信システムに関し、特に、二導体式（ｔｗｏ  ｃｏｎｄｕｃｔｏｒ）全二重バスを双方向単一導体式（ｓｉｎｇｌｅ  ｃｏｎｄｕｃｔｏｒ）バスに接続するためのレベルシフト多重化（ｌｅｖｅｌ  ｓｈｉｆｔｉｎｇ  ｍｕｌｔｉｐｌｅｘｉｎｇ）回路に関する。
【背景技術】
【０００２】
（発明の背景）
プロセッサは、他のデバイスおよび他のプロセッサと通信するために、バスを介してデータを交換する。典型的な編成は、スレーブプロセッサなどの１つ以上のデバイスと通信するために、汎用非同期受信器／送信器（ＵＡＲＴ）を利用する二線式デバイスを含む。バスは、複数のデバイスがワイヤなどの１つ以上の導体を介して通信することを可能にする。サイズ、電源電力、および他の因子と関連する設計上の制限によって、パッケージングされる電子デバイス上のピン数、ワイヤ、および他の導体の数を制限することは、しばしば有利である。単一導体式バスは、複数導体式バスに比べてより少ないピンおよび導体を可能にする。しかし、単一導体式バスを利用する従来の設計は、単一導体式バスに接続されるデバイスが、二導体式バス上で通信するデバイスと同じ電圧で動作しなければならないという点で、制限される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、二導体式全二重バスを双方向単一導体式バスに接続するためのレベルシフト多重化回路の必要性がある。
【課題を解決するための手段】
【０００４】
（発明の概要）
レベルシフト多重化回路は、二導体式全二重バス（二導体式バス）と単一導体式双方向半二重バス（単一導体式バス）との間のインタフェースを提供する。ここで、二導体式バスが第１の電源電圧で動作し、単一導体式バスが第２の電源電圧で動作する。単一導体式バスと二導体式バスの受信導体との間に接続される第１のスイッチング回路は、第１のスイッチング電圧閾値が超えられるときに、受信導体に対して低い論理信号を提供するように構成され、第１のスイッチング電圧閾値が超えられないときに、受信導体に対して高い論理信号を提供するように構成される。単一導体式バスと二導体式バスの送信導体との間に接続される第２のスイッチング回路は、高い論理信号が単一導体式バス上で受信されない場合、送信導体の電圧が第２のスイッチング電圧閾値を超えるときに、第１のスイッチング電圧閾値を下回る電圧を提供するように構成される。第２のスイッチング回路は、低い論理信号が単一導体式バス上で受信されない場合、送信導体電圧が第２のスイッチング電圧閾値を超えるときに、第１のスイッチング電圧閾値を上回る電圧を提供するようにさらに構成される。
【発明を実施するための最良の形態】
【０００５】
（詳細な説明）
図１は、本発明の例示的な実施形態による、二導体式全二重バス１０２と単一導体式双方向バス１０６との間に接続されるレベルシフト多重化回路のブロック図である。図１において記述されるブロックの機能および動作は、任意の数のデバイス、回路、または素子において実装され得る。２つ以上の機能ブロックは、単一のデバイス中に統合され得、任意の単一デバイスにおいて実行されるように記述された機能は、いくつかのデバイスを介して実装され得る。スイッチング回路は、例示的な実施形態において、Ｎ−チャンネル金属酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）および抵抗器を含む。スイッチング回路は、図１のレベルシフト多重化回路１００内の２つのブロックによって表されるけれども、スイッチング回路１１６、１１８の構成要素（スイッチング回路１１６、１１８の一部分として記述される構成要素）のいくつかは、バス１０２、１０６の１つに接続されるデバイスの一部分として実装され得る。以下で説明されるように、例えば、第２のスイッチング回路１１８の抵抗器は、例示的な実施形態において、単一導体式バス１０６に接続される単一バスデバイスの一部分として実装される。
【０００６】
レベルシフト多重化回路１００は、第１の電源１０４の第１の電源電圧（ＶＤＤ１）を基準とする二導体式全二重バス（二導体式バス）１０２から第２の電源１０８の第２の電源電圧（ＶＤＤ２）を基準とする単一導体式双方向バス（単一導体式バス）１０６への信号を多重化する。デバイスは、二導体式バス１０２の送信（ＴＸ）導体１１０上の送信データと受信（ＲＸ）導体１１２上の受信データとに接続される。デバイスは、単一導体式バス１０６の単一導体１１４上の送信データおよび受信データに接続される。二導体式バス１０２上で通信するデバイスは、第１の電源１０４に接続される。従って、二導体式バス上の信号は、グランド電位かまたはその電位に近い低い電圧と第１の電源１０４の第１の電源電圧かまたはその電圧に近い高い電圧との間で変化する。単一導体式バス１０６上で通信するデバイスは、第２の電源１０８に接続される。単一導体１１４上の信号は、グランド電位かまたはその電位に近い低い電圧と第２の電源１０８の第２の電源電圧かまたはその電圧に近い高い電圧との間で変化する。
【０００７】
レベルシフト多重化回路１００は、送信導体１１０上のデータと、単一導体式バス１０６上で通信する単一バスデバイス（図１に図示せず）によって送信されるデータとに従って、受信導体１１２および単一導体１１４上のデータを確立し提示するために、第１のスイッチング回路１１６および第２のスイッチング回路１１８を含む。スイッチング回路１１６、１１８は、データが単一導体式バス１０６上で通信する単一バスデバイスによって送信されない場合、単一導体式バス１０６および受信バス１１２上にＴＸデータを提示するようにさらに構成される。単一導体式バス１０６上で通信する単一導体式デバイスによって送信されたデータは、受信導体１１２において提示される。従って、単一導体式バス１０６上で通信する単一バスデバイスによって送信されたデータは、受信導体１１２に対して単一バスデータを提示するために、送信導体１１０上に送信されたデータを無効にする。以下でさらに詳細に説明されるように、例示的な実施形態において、受信導体１１２上のデータは、単一導体式バス１０６上のデータに関連して反転され、送信導体１１０上のデータによって送信されたデータは、単一導体式バス１０６上で反転される。従って、単一導体式デバイスは、例示的な実施形態において、逆極性のデータを送信し、受信する。
【０００８】
第１のスイッチング回路１１６のゲート１２０における電圧が、第１のスイッチング電圧閾値を超えるときに、第１のスイッチング回路１１６は、活性化されて、電流を伝導する。第２のスイッチング回路１１８のゲート１２２における電圧が、第２のスイッチング電圧閾値を超えるときに、第２のスイッチング回路１１８は、活性化されて、電流を伝導する。閾値が超えられない場合、デバイスを介して、僅かな電流が流れるかまたは全く電流は流れない。
【０００９】
単一導体式バス１０６上で通信するデバイスによって、いかなるデータも送信されないときに、単一導体式バス１０６は、高いインピーダンス値を有する。この状態において、単一導体式バス１０６上で通信するデバイスは、受信状態（またはスリープ状態）にあり、送信導体１１０に出現するデータは、受信導体１１２において提示される。送信導体１１０上の電圧が第２のスイッチング電圧閾値を上回るときに、第２のスイッチング回路１１８は、回路１１８を介して電流フローを可能にするために活性化される。そのことは、第１のスイッチング回路１１６の入力において低い論理レベルをもたらす。図２を参照して以下でさらに詳細に記述されるように、例示的な実施形態において、電流フローは、第１のスイッチング回路１１６のスイッチング電圧閾値より下に単一導体式バス１０６の電圧を下げるように、抵抗器を介して電圧降下を引き起こす。結果として、第１のスイッチング回路１１６は、活性化されないか、または「オンにされる」のではなく、受信ポート１１２は、高いレベルのままである。例示的な実施形態において、プルアップ抵抗は、第１の電源電圧かまたはその電圧に近い電圧を保持する。
【００１０】
単一導体式バス１０６上で通信するデバイスによって、いかなるデータも送信されないときの状況に続いて、低い論理電圧が送信導体１１０上において提示されるときに、高い論理電圧は、単一導体式バス１０６上において提示される。送信導体１１０上の電圧が第２のスイッチング電圧閾値より低いときに、第２のスイッチング回路１１８は、不活性な状態または「オフ」状態のままであり、電流フローは無い。例示的な実施形態において、抵抗器を介する電圧降下が全く無く、単一導体式バス１０６上の電圧は、第２の電源１０８の第２の電源電圧かまたはその電圧に近い電圧に留まる。結果として、第１のスイッチング回路１１６の第１のスイッチング電圧閾値は超えられており、第１のスイッチング回路１１６は、第１のスイッチング回路１１６を介して電流フローを可能にする「オン」状態に置かれる。以下でさらに詳細に議論されるように、電流フローは、受信導体１１２において低い論理を提示するために、プルアップ抵抗を介する電圧降下をもたらす。
【００１１】
例示的な実施形態において、単一導体式バス１０６上で通信するデバイスは、逆極性を有するデータを送信し、受信する。ほとんどの状況において、デバイスは、逆極性の通信を行うように構成され得る。一部の状況において、追加のロジックは、データを反転するために必要とされ得る。二導体式バス１０２上で通信するデバイスがアイドル状態にあるときに、送信導体１１０は、高い論理レベルを有することにより、第１の電源電圧かまたはその電圧に近い電圧を有する。以上において議論されたように、単一導体式バス１０６上で通信するデバイスによって送信されるいかなるデータも、送信導体１１０上のデータを無効にする。送信導体１１０が高い論理電圧を有して、単一導体式バス１０６上で通信するデバイスが低い論理値を送信するときに、第１のスイッチング回路１１６は、オフ状態に留まり、受信導体１１２は、高い論理レベルを有する。第２のスイッチング回路１１８は、単一導体式バス１０６上で通信するデバイスが高い論理信号を送信すると、単一導体上の電圧が、第１のスイッチングの閾値電圧を超えて立ち上がるように、構成される。結果として、高い論理レベルは、送信導体１１０上の高い論理レベルに起因する単一導体式バス１０６上の低い値を無効にする。
【００１２】
送信導体１１０が低い論理レベルを有する場合に、単一導体式バス１０６上で通信するデバイスが低い論理信号を送信しない限り、単一導体式バス１０６は、高い論理レベルに留まる。第２のスイッチング回路１１８は、単一導体式バス１０６上で通信するデバイスが低い論理信号を送信すると、送信導体１１０が低い論理電圧を有するときでさえ、単一導体式バス１０６上の電圧が、第１のスイッチング回路１１６の第１のスイッチング電圧閾値より低下するように、構成される。以下で議論されるように、例示的な実施形態において、第２のスイッチング回路１１８の抵抗器によって形成される分圧器は、単一導体１１４上の低い電圧が、送信導体１１０上の低い論理電圧に起因する高い電圧を別の手法で無効にすることを可能にする。
【００１３】
図２は、本発明の例示的な実施形態による、二導体式バス１０２上で通信する二線式デバイス２０２と単一導体式バス１０６上で通信する単線式デバイス２０４との間に接続されるレベルシフト多重化回路１００のブロック図である。第１のスイッチング回路１１６および第２のスイッチング回路１１８は、上記されたようなスイッチング回路１１６、１１８の動作を容易にするために、電気デバイスの任意の組み合わせを用いて実装され得る。例示的な実施形態において、スイッチング回路１１６、１１８は、構成要素の少なくとも一部が個別デバイスであり得る、電界効果型トランジスタ（ＦＥＴ）および抵抗器を含む。しかしながら、すべてのデバイスのうちの一部が、単一のデバイスにおいて実装され得る。例えば、構成要素は、特定用途向け集積回路（ＡＳＩＣ）の一部分として実装され得る。当業者は、Ｎ−チャンネルＦＥＴに向けられる以下の議論を、他のタイプのトランジスタおよびスイッチングデバイス、例えば、バイポーラ接合型トランジスタ（ＢＪＴ）などに容易に適用する。ＦＥＴのゲート、ソース、およびドレインへの以下の参照は、ＢＪＴのベース、エミッタおよびコレクタにそれぞれ相関し得る。
【００１４】
例示的な実施形態において、第１のスイッチング回路１１６は、第１のトランジスタ２０６および第１の抵抗器２０８を含み、第２のスイッチング回路１１８は、第２のトランジスタ２１０、第２の抵抗器２１２、第３の抵抗器２１４、第４の抵抗器２１６、および第５の抵抗器２１８を含む。構成要素の一部がなんらかの状況において省略され得、構成要素の一部が他のデバイスの一部分として実装され得る。例えば、第４の抵抗器２１６は、第２のスイッチング回路１１８の一部分として記述されるけれども、第４の抵抗器は、単線式デバイス２０４の一部分として実装され得る。従って、単線式デバイス２０４が第４の抵抗器２１６を含む場合に、レベルシフト多重化回路１００は、第４の抵抗器２１６を含まない。第１の抵抗器２０８および第４の抵抗器２１６は、図２において個別のブロックとして例示されるけれども、第１の抵抗器２０８および第４の抵抗器２１６は、なんらかの状況において、それぞれ二線式デバイス２０２および単線式デバイス２０４の一部分として実装され得る。
【００１５】
一部の状況において他のタイプのトランジスタが用いられ得るけれども、トランジスタ２０６、２１０は、Ｎ−チャンネル金属酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）である。以上で議論されたように、トランジスタ２０６、２１０は、例えば、他のタイプの電界効果型トランジスタ（ＦＥＴ）、またはバイポーラ接合型トランジスタ（ＢＪＴ）を含み得る。さらに、一部の状況において、グランドと関連する電圧基準に依存してＦＥＴは、Ｐ−チャンネルであり得る。以下の議論における、第１、第２などのような参照名の選択は、参照および説明の目的のみであり、そのような命名は、動作のいかなる順序または構成要素の相対的ないかなる重要性をも暗示しない。
【００１６】
動作の間に、第１のスイッチング回路１１６および第２のスイッチング回路１１８は、二導体式バス１０２上の二線式デバイス２０２により送信され、受信される信号を、単一導体式バス１０６上の単線式デバイス２０４により送信され、受信される信号によって、多重化する。二線式デバイス２０２が第１の電源１０４に接続され、単線式デバイス２０４が第２の電源１０８に接続されることにより、スイッチング回路１１６、１１８は、二導体式バス１０２と単一導体式バス１０６との間のインタフェースを提供するために、信号をレベルシフトする。図２を参照して議論された例示において、二線式デバイス２０２中の汎用非同期受信器／送信器（ＵＡＲＴ）２２０は、二導体式バス１０２を介して通信する。
【００１７】
第１のトランジスタ２０６および第２のトランジスタ２１０は、それぞれゲート２２４、２２６、ドレイン２２８、２３０およびソース２３２、２３４を有する。ドレイン２２８、２３０が正の電源に接続される場合、ゲート２２４、２２６の電圧がスイッチング電圧閾値を超えるときに、電流は、トランジスタ２０６、２１０を介して流れる。従って、第１のトランジスタ２０６は、第１のスイッチング回路１１６の第１のスイッチング電圧閾値に相当する第１のスイッチング電圧閾値を有し、第２のトランジスタ２１０は、第２のスイッチング回路１１８の第２のスイッチング電圧閾値に相当する第２のスイッチング電圧閾値を有する。従って、例示的な実施形態において、第１のトランジスタ２０６のＶｇｓ閾値は、第１のスイッチング電圧閾値であり、第２のトランジスタ２１０のＶｇｓ閾値は、第２のスイッチング電圧閾値である。第２のトランジスタ２１０は、ドレイン２３０の最大許容電圧が第２の電源１０８の最大供給可能電圧に適合するように、選択される。例示的な実施形態において、トランジスタ２０６、２１０のＶｇｓ閾値は、同じであるけれども、一部の状況において異なり得る。
【００１８】
第１のトランジスタのドレイン２２８は、受信導体２１２と、第１の抵抗器２０８を介して第１の電源１０４とに接続される。ゲート２２４は、単一導体式バス１０６に接続される。以下でさらに詳細に記述されるように、ソース２３２は、単一導体１１４と受信導体１１２との間の接続についての制御を提供するために、例示的な実施形態において、二線式デバイス２０２のＲＸイネーブル出力ポート２３８に接続される。一部の状況において、ソース２３２は、グランドに接続され得る。第２のトランジスタのドレイン２３０は、第２の抵抗器２１２を介して単一導体式バス１０６に接続される。第２のトランジスタ２１０のゲート２２６は、送信導体１１０と、第３の抵抗器２１４を介してグランドとに接続される。ソース２３４は、グランドに接続される。本明細書中に記述されるように、第２のスイッチング回路１１８は、単一導体１１４と第２の電源１０８（ＶＤＤ２）との間に接続される第４の抵抗器２１６と、単一導体１１４とグランドとの間に接続される第５の抵抗器２１８を含む。多くの状況において、第４の抵抗器２１６は、単線式デバイス２１６の近くに位置決めされる。なぜなら、第２の電源１０８が単一導体式バス１０６上で通信するデバイスの近くで最もアクセス可能であるからである。例えば、二線式デバイス２０２がセルラ通信デバイス内で動作するプロセッサであり、単線式デバイス２０４が取り外し可能なバッテリの一部分として実装される場合に、バッテリとセルラデバイスとの間の接続は、単一導体１１４である単一ピンを含む。従って、第４の抵抗器２１６は、概して単線式デバイス２０４の近くで回路内に、より容易に接続される。異なるバッテリおよびデバイスが異なる第２の電圧電源で動作し得ることにより、抵抗値は、異なる単一導体式デバイスに対して異なる値であり得る。しかし、選択される値は、第２のトランジスタ２１０がオンであり、かつ第２の電源がその最大電圧にあるときに、第１のトランジスタが活性化することを避けるために、第２の抵抗器と第４の抵抗器との分割比率（ｄｉｖｉｓｉｏｎ  ｏｆ  ｒａｔｉｏ）が、十分に低い電圧を確立するような値でなければならない。
【００１９】
単線式デバイス２０４は、汎用入力出力（ＧＰＩＯ）ポート２３６を介して単一導体式バス１０６に接続される。単線式デバイス２０４がリッスン状態（ｌｉｓｔｅｎ  ｓｔａｔｅ）にあるときに、ＧＰＩＯポート２３６は、高いインピーダンスをもたらす開回路に設定される。送信の間、ＧＰＩＯポート２３６は、低いレベルと高いレベルとの間を交互にする。この場合に、低いレベルは、グランドとの低いインピーダンス接続として解釈され得、そして高いレベルは、第２の電源１０８との低いインピーダンス接続として解釈され得る。
【００２０】
動作の間、送信導体１１０上の信号は、ゲートを低いレベルと高いレベルとの間で切り換える。二線式デバイス２０２がアイドルであるときに、送信導体１１０は、高い状態に維持される。この状態の間、第２のスイッチング電圧閾値は、ゲート２２６において超えられており、結果として、第２のトランジスタのドレイン２３０は、分圧器を形成する、第２の抵抗器２１２と第４の抵抗器２１６とによって低い状態に引かれる。第２の抵抗器２１２および第４の抵抗器２１６の値は、第２の電源１０８が最大供給可能電圧を有するときに、第１のトランジスタ２０６のゲート２２４における電圧が、十分なマージンをもって第１のトランジスタ２０６の第１のスイッチング電圧閾値を下回るように、選択される。第２の抵抗器２１２と第４の抵抗器２１６との抵抗値の適切な比率の例は、１／１０である。例示的な実施形態において、第２の抵抗器２１２は、３．３キロオームの抵抗を有し、第４の抵抗器２１６は、３３キロオームの抵抗を有する。送信導体１１０上の電圧が第２のスイッチング電圧閾値（Ｖｇｓ閾値）より低下するときに、第２のトランジスタ２１０は、オフ状態にあり、電流は全く流れず、単一導体式バス１０６上の電圧は、第２の電源電圧に（またはその電圧の近くに）引き上げられる。単一導体式バス１０６上の電圧が第１のトランジスタの第１のスイッチング電圧閾値（Ｖｇｓ）を超えるときに、第１のトランジスタ２０６は、オンにされて、ドレイン２２４における電圧は、第１の抵抗器２０８を介する電圧降下によって低い状態に引かれる。従って、送信導体１１０上のデータは、受信導体１１２上のＵＡＲＴ２２０によって受信される。データの極性は、スイッチング回路１１６、１１８を介する二重反転の結果として、維持される。以上で議論された要件に加えて、第２の抵抗器２１２および第４の抵抗器２１６の抵抗値は、単一導体式バス１０６上に出現する静電容量によって蓄積されたいかなる電荷をも十分に放電するように、適切に低くなければならない。単一導体式バス１０６上の静電容量は、第２のトランジスタ２１０の静電容量を含む。第２の抵抗器２１２の抵抗は、立ち下がりエッジに取り組むために十分に低くあるべきであり、第１の抵抗器２０８および第４の抵抗器２１６の抵抗は、それぞれ導体１１２、１１４に接続されるデバイスの寄生容量に適用されたときに、ボーレートに適合する立ち上がりエッジを提供するように十分に低くあるべきである。
【００２１】
受信モードの間に、単線式デバイス２０４は、スリープモードから起動するか、または二線式デバイス２０２によって送信されたシリアルデータを読み取るために、単一導体式バス１０６上の遷移を用い得る。単一導体式バス１０６上の複数のデバイスを管理するための公知の技術は、１つより多い単線式デバイスが単一導体式バス１０６上で通信する場合に、用いられ得る。例えば、アドレス指定は、単一導体式バス１０６上の複数のデバイスからターゲットデバイスを選択するために、データストリームに適用され得る。
【００２２】
単線式デバイス２０４は、低い値と高い値との間でＧＰＩＯポート２３６を切り換えることによって、データを送信する。従って、ＧＰＩＯポート２３６は、受信モードにおける高いインピーダンスから送信モードにおける低いインピーダンスに変化する。単線式デバイス２０４によって送信されたデータは、二線式デバイス２０２によって送信されたいかなるデータをも無効にする。
【００２３】
第１のトランジスタ２０６のドレイン２２８は、ゲート２２４における電圧が第１のスイッチング電圧閾値（Ｖｇｓ閾値）より大きいときはいつでも、低い状態に引かれることにより、スイッチング電圧閾値は、第４の抵抗器２１６のプルアップ作用を介する二線式デバイスによって、または出力モードに設定される場合のＧＰＩＯポート２３６によって、送信され、受信され得るデータの最小の電圧を決定する。第１の抵抗器２０８は、二線式デバイス２０２の受信ポートに正のバイアスを提供し、受信ポート１１２上の高いビットの立ち上がりエッジのスピードが、データのボーレートに適合するような抵抗値を有する。第１の抵抗器２０８の抵抗値の選択はまた、送信導体１１０が低（第２のトランジスタ２１０がオフであり、第１のトランジスタ２０６がオン）のときに、予期される電流消費に基づく。第１の抵抗器２０８は、例示的な実施形態において、１００キロオームの抵抗を有する。
【００２４】
単線式デバイス上のＧＰＩＯポート２３６が論理「低」に設定され、送信導体１１０が「低い」場合、単一導体１１４は、論理高の値に到達せず、第４の抵抗器２１６がＧＰＩＯポート２３６によって接地されることにより、低に留まる。ＧＰＩＯポート２３６が高い論理電圧に設定され、送信導体１１０がマスタプロセッサによって高に設定される場合、単一導体式バス１０６は、高いレベルに留まる。この状態の間、第２のトランジスタ２１０はオンであり、電流は、第２の抵抗器２１２を介して流れる。しかし、ＧＰＩＯポート２３６が第２の電源電圧１０８かまたはその電圧に近い電圧に設定されることにより、単一導体式バス１０６上の電圧は、高い論理に留まる。以上で説明されたように、例示的な実施形態において、単線式デバイス２０４は、逆極性のデータを送信し、受信する。
【００２５】
二線式デバイス２０２がオフにされる場合、第３の抵抗器２１４は、送信導体１１０上の電圧が第２のトランジスタの第２のスイッチング電圧閾値を超えず、単一導体式バス１０６の電位が第２の電源電圧に上がり、比較的小さな電流のみが第２の電源から第５の抵抗器２１８を介して供給されるように、電圧を引き下げる。
【００２６】
第５の抵抗器２１８は、単線式デバイス２０４および第２の電源１０８が単一導体式バス１０６から切り離されるときに、プルダウン抵抗を提供する。第５の抵抗器は、例示的な実施形態において、１メガオームであり、第５の抵抗器２１８の抵抗が第４の抵抗器２１６に対して無視できる分配のみを提供する選択基準に従って選択される。単線式デバイス２０４および第４の抵抗器２１６が切り離されるときに、二導体式バス１０２および受信導体１１２は、単一導体式バス１０６に対して送信されるデータを提供する二導体式バス１０２を介して、別のデバイスが二線式デバイス２０２に接続されることを可能にするために、切り離される。その切り離されることは、単線式デバイス２０４によって無視され得る。第１の抵抗器２０８は、受信導体１１２上の寄生容量によって、より速い立ち上り時間を提供する受信導体１１２のために、プルアップ抵抗を提供する。受信導体上の寄生容量は、他の導体またはエネルギー供給源から連結される雑音に対するそのイミュニティを増大させる。
【００２７】
二線式デバイス２０２は、いくつかの技術のいずれかを用いて、単線式デバイス２０４の存在を検出し得る。単線式デバイス２０４の内部回路または外部回路が、例示的な実施形態において、第４の抵抗器２１６を含むことにより、二線式デバイス２０２は、送信導体１１０上に送信されたデータが受信導体１１２上で受信されず、受信導体１１２が高い論理レベルに留まる場合に、単線式デバイス２０２が接続されていないことを検出し得る。第１のトランジスタ２０６のゲート２２４は、プルアップ抵抗が存在しないことにより、低に留まる。
【００２８】
単一導体式バス１０６に接続されるデバイスが、第４の抵抗器２１６を含むけれども、二線式デバイス２０２が、送信されたコマンドに対する応答を受信しないときに、二線式デバイス２０２は、単線式デバイス２０４が接続されていないと決定する。この状況は、デバイスが抵抗器２１６を含むけれども、例えば、プロセッサを有しない場合に、起こり得る。
【００２９】
二線式デバイス２０２が動作中に、単線式デバイス２０４が、接続されるかまたは切り離されるときに、二線式デバイス２０２は、受信導体２１２上の電圧の遷移を検出する。単線式デバイス２０４が接続され、送信導体１１０が低のときに、単一導体式バス１０６は、低から高に遷移し、受信導体２１２は、高から低に遷移する。接続の間に、第４の抵抗器２１６は、プルダウンとして作用する第５の抵抗器２１８によってもたらされた、前の低い電圧から電圧を立ち上げる。単線式デバイス２０４が切り離されるときに、二線式デバイス２０２は、受信導体１１２上で低から高への遷移を検出する。
【００３０】
第１のトランジスタ２０６のソース２３２を二線式デバイス２０２のＲＸイネーブルポート２３８に接続することによって、受信導体１１２と単一導体１１４との間の接続は、制御され得る。ＲＸイネーブルポート１１２の出力が低いときに、ソース２３２は、実質的にグランドに接続され、多重化回路１００は、上記されたように動作する。しかし、ＲＸイネーブルポートが高に設定される場合、第１のトランジスタが、実質的にオフにされることにより、ゲート２２４の電圧にかかわらず電流は流れない。そのような制御は、上記されたように、二導体式バス１０２に接続される他のデバイスとの通信を可能にする。
【００３１】
従って、例示的なスイッチング回路は、標準的なＵＡＲＴ２２０と単一導体式双方向バス１０６との間のインタフェースを提供する。マスタデバイスの二線式デバイス２０２は、スレーブデバイスの単線式デバイス２０４と通信するために、標準の二線式ＲＳ２３２シリアルインタフェースを用い得る。二線式デバイス２０２がディセーブルにされるか、または電源をオフにされるときに、単線式デバイス２０４の電流消費は、最小化される。二線式デバイス２０２が単一導体式バス１０６を介して単線式デバイス２０４と通信するときに、処理のオーバヘッドは、最小化される。なぜならば、フロー制御の問題は、コマンド応答トランザクションシーケンスを提供ことと、クリティカルなタイミング要件を取り除くこととによって最小化されるからである。レベルシフト多重化回路１００を利用する多くのアプリケーションは、周辺デバイスまたはスレーブデバイスに対するインタフェースを単一ピンに制限する結果として、より低いコストをもたらす。さらに、静電気放電の問題は、単一ピンによって、より容易に管理される。例示的な回路１００は、二線式デバイス２０２が単線式デバイス２０４の存在を検出することを可能にする。さらに、スレーブデバイスが取り除かれるときに、第２のＲＳ２３２デバイスは、二導体式バス１０２に接続され得る。
【００３２】
明らかに、本発明の他の実施形態および改変は、本発明の教示の考察において、当業者に対して直ちに想起される。上記の説明は、例示であり、限定ではない。本発明は、添付の特許請求の範囲によってのみ制限されるべきであり、上記の明細書および添付の図面と連携して考察されるときに、特許請求の範囲は、すべてのそのような実施形態および改変を含む。従って、本発明の範囲は、上記の説明への参照によってではなく決定されるべきであるけれども、代わりに、それらの均等物の完全な範囲とともに添付の特許請求の範囲に関して決定されるべきである。
【図面の簡単な説明】
【００３３】
【図１】図１は、本発明の例示的な実施形態による、レベルシフト多重化回路のブロック図である。
【図２】図２は、本発明の例示的な実施形態による、二線式デバイスと単線式デバイスとの間に接続されるレベルシフト多重化回路のブロック図である。
【図１】
2009526481.tif 000003
【図２】
2009526481.tif 000004
【手続補正書】
【提出日】平成20年9月22日(2008.9.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電圧源を基準とする二導体式全二重バスを、第２の電圧源を基準とする単一導体式双方向半二重バスに接続するためのレベルシフト多重化回路であって、該回路は、
第１のスイッチング回路であって、該第１のスイッチング回路は、該二導体式全二重バスの受信導体と該単一導体式双方向バスとの間を接続し、かつ第１のスイッチング電圧閾値を有し、該単一導体式バスに接続される第１のゲートにおける電圧が該第１のスイッチング電圧閾値を超えるときに、該受信導体において低い論理レベルをもたらすように構成される、スイッチング回路と、
第２のスイッチング回路であって、該第２のスイッチング回路は、該二導体式全二重バスの送信導体と該単一導体式双方向バスとの間を接続するように構成される、スイッチング回路と
を備え、
該第２のスイッチング回路は、低い論理信号が該単一導体式バス上で受信されない場合、該送信導体上の送信導体電圧が該第２のスイッチング回路の第２のスイッチング電圧閾値を下回るときに、該第１のスイッチング回路の該第１のスイッチング電圧閾値を超える高い電圧を、該第１のゲートにおいて提示し、
該第２のスイッチング回路は、高い論理信号が該単一導体式バス上で受信されない場合、該送信導体電圧が該第２のスイッチング電圧閾値を上回るときに、該第１のスイッチング回路の該第１のスイッチング電圧閾値を下回る低い電圧を、該第１のゲートにおいて提示するように構成される、回路。
【請求項２】
前記第１のスイッチング回路は、
第１のトランジスタであって、該第１のトランジスタは、グランドに接続される第１のソースと、前記単一導体式バスに接続される前記第１のゲートと、第１のドレインとを有する、第１のトランジスタと、
該第１のドレインと電圧源との間に接続される、第１の抵抗器と
を備え、
前記第２のスイッチング回路は、
第２のトランジスタであって、該第２のトランジスタは、グランドに接続される第２のソース、前記送信導体に接続される第２のゲート、および第２のドレインを有する、第２のトランジスタと、
該第２のドレインと該第１のゲートとの間に接続される、第２の抵抗器と、
該第２のゲートとグランドとの間に接続される、第３の抵抗器と、
前記第２の電圧源と該単一導体式バスとの間に接続される、第４の抵抗器と
該単一導体式バスとグランドとの間に接続される第５の抵抗器と
を備える、請求項１に記載の回路。
【請求項３】
前記第４の抵抗器と前記第２の抵抗器とによって形成される分圧器であって、該分圧器は、高い論理レベルが第２の制御入力において提示されるときに、前記第１のスイッチング電圧閾値を下回る第１のゲート電圧をもたらし、該第１のゲート電圧は、該高い論理レベルが前記単一導体式バスにおいて受信されるときに、該第１のスイッチング電圧閾値を上回る、請求項２に記載の回路。
【請求項４】
前記第１のトランジスタは、第１の電界効果型トランジスタ（ＦＥＴ）であって、前記第１のゲートは、該第１のＦＥＴの第１のゲートであり、前記第１のドレインは、該第１のＦＥＴの第１のドレインであり、前記第１のソースは、該第１のＦＥＴの第１のソースであり、
前記第２のトランジスタは、第２のＦＥＴであって、前記第２のゲートは、該第２のＦＥＴの第２のゲートであり、前記第２のドレインは、該第２のＦＥＴの第２のドレインであり、前記第２のソースは、該第２のＦＥＴの第２のソースである、請求項２に記載の回路。
【請求項５】
前記第１のトランジスタおよび前記第２のトランジスタは、Ｎ−チャンネル金属酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）である、請求項４に記載の回路。
【請求項６】
第１の電源電圧を基準とする二導体式全二重バスを、第２の電源電圧を基準とする単一導体式双方向半二重バスに接続するための回路であって、該回路は、
第１の電界効果型トランジスタ（ＦＥＴ）であって、該第１のＦＥＴは、第１の抵抗器を介して該第１の電源電圧に接続される第１のドレインと、グランドに接続される第１のソースと、該単一導体式双方向半二重バスに接続するように構成される第１のゲートとを有し、該第１のドレインは、該二導体式全二重バスの受信導体に接続するように構成される、第１のＦＥＴと、
第２のＦＥＴであって、該第２のＦＥＴは、第２の抵抗器を介して該第１のゲートに接続される第２のドレインと、グランドに接続される第２のソースと、該二導体式全二重バスの送信導体に接続するように構成される第２のゲートとを有する、第２のＦＥＴと
を備える、回路。
【請求項７】
前記単一導体式双方向半二重バスは、前記第２の電源電圧から該単一導体式双方向半二重バスに接続されるプルアップ抵抗器を備える、請求項６に記載の回路。
【請求項８】
前記第２の抵抗器は、プルアップ抵抗器の抵抗を下回る抵抗を有する、請求項７に記載の回路。
【請求項９】
前記第２の抵抗器の抵抗は、前記プルアップ抵抗器の抵抗の１０分の１である、請求項８に記載の回路。
【請求項１０】
前記第２のゲートからグランドに接続される第３の抵抗器をさらに備える、請求項７に記載の回路。
【請求項１１】
前記単一導体式双方向半二重バスからグランドに接続されるプルダウン抵抗器をさらに備える、請求項１０に記載の回路。
【請求項１２】
前記プルダウン抵抗器は、前記プルアップ抵抗器のプルアップ抵抗の少なくとも３０倍のプルダウン抵抗を有する、請求項１１に記載の回路。
【請求項１３】
前記第１のＦＥＴは、第１のゲート対ソース電圧閾値（第１のＶｇｓ閾値）を有し、前記第２のＦＥＴは、第２のゲート対ソース電圧閾値（第２のＶｇｓ閾値）を有し、該第２のＦＥＴは、前記単一導体式双方向半二重バスに接続されるデバイスが低い論理レベルを送信しない場合、該第２のＦＥＴの第２のゲート電圧が該第２のＶｇｓ閾値を下回るときに、前記第２の抵抗器の抵抗と前記プルアップ抵抗器の抵抗の比率が、該第１のＶｇｓ閾値を超える第１のゲート電圧をもたらす、請求項１１に記載の回路。
【請求項１４】
前記第１のＦＥＴは、第１のゲート対ソース電圧閾値（第１のＶｇｓ閾値）を有し、前記第２のＦＥＴは、第２のゲート対ソース電圧閾値（第２のＶｇｓ閾値）を有し、該第２のＦＥＴは、前記単一導体式双方向半二重バスに接続されるデバイスが低い論理レベルを送信しない場合、該第２のＦＥＴの第２のゲート電圧が該第２のＶｇｓ閾値を下回るときに、前記プルダウンの抵抗と前記プルアップの抵抗の比率が、該第１のＶｇｓ閾値を下回る第１のゲート電圧をもたらす、請求項１１に記載の回路。
【請求項１５】
前記単一導体式双方向半二重バスに接続される前記デバイスが高い論理レベルを送信しない場合、前記第２のゲート電圧が前記第２のＶｇｓ閾値を上回るときに、前記比率が、前記第１のＶｇｓ閾値を下回る第１のゲート電圧をもたらす、請求項１４に記載の回路。
【国際調査報告】
2009526481.tif 000005
2009526481.tif 000006
2009526481.tif 000007