(57)【要約】  本発明は、データブロックを組み立て、少なくとも１つのデータパケットを形成する方法に関し、前記組み立ては、第１のレジスタに少なくとも１つの第１のデータブロック記述子（３７０２）を書き込むステップを含み、各第１の記述子は１組のブロックに属する各ブロックの状態を示す情報を有し、これによって、各ブロックの状態はブロックが記憶されたかどうかを示し、この方法はさらに、ブロックの状態を判定して、それを第２のレジスタ（３７１２）に記憶させるステップを含み、前記状態はブロックが記憶されたか、されていない状態を示す。これによって、第２のレジスタの使用に基づいたこの動作は、ブロックに基づいて組み立てられ得るパケットの状態の簡単且つ速い獲得を可能にする。この方法はさらに、第２レジスタに記憶された状態に基づきブロックを含むパケットの組み立てるステップを含んでいる。
2009530935.tif 000002
【特許請求の範囲】
【請求項１】
データブロックを組み立て、少なくとも１つのデータパケットを形成する方法であって、
１組のブロックに属する各ブロックが記憶されたかどうかを各々示す、ブロックの状態を示す情報を有する、少なくとも第１のデータブロックの記述子（３７０２）を第１のレジスタに書き込むステップ（４２）と、
前記１組のブロックの少なくとも一部の状態であって、該１組のブロックの一部におけるブロックが記憶された状態または記憶されていない状態を示す状態を判定して第２レジスタ（３７１２）に記憶するステップ（９７、９８、９１１）と、
前記第２のレジスタに記憶された前記状態に従い、前記１組のブロックのブロックを有するパケットを組み立てるステップ（４３）と
を備えたことを特徴とする方法。
【請求項２】
前記状態を判定して第２レジスタに記憶するステップは、多くとも、複数のバイナリデータとして表現される前記第１のレジスタのサイズよりも常に少ない回数のクロックサイクルで実行される基礎的なステップであることを特徴とする請求項１に記載の方法。
【請求項３】
前記状態を判定して第２レジスタに記憶するステップは、多くとも１回のクロックサイクルで実行される基礎的なステップであることを特徴とする請求項２に記載の方法。
【請求項４】
前記第１のレジスタの書き込みは、前記第２のレジスタの電子的なアップデートを含むことを特徴とする請求項１乃至３のいずれかに記載の方法。
【請求項５】
第１のパケットブロックの位置を判定する判定ステップ（９２）であって、
第１のパケットブロックが含まれているかどうかを各ブロックについて示す情報を有する、少なくとも１つの次の第１のブロックの記述子を第３のレジスタ（３７００）に書き込むステップと、
前記第３のレジスタの値に基づいてパケットにおける前記第１のブロックを判定して、前記１組の前記ブロックを有するパケットの前記組み立ての基礎となる識別子を記憶した第４のレジスタ（３７１０）に前記第１のブロックの識別子を記憶するステップと
を含むことを特徴とする請求項１乃至４のいずれかに記載の方法。
【請求項６】
前記識別子を記憶するステップは、多くとも、複数のバイナリデータとして表される前記第３のレジスタのサイズよりも常に少ない回数のクロックサイクルにおいて行われる基礎的なステップであることを特徴とする請求項５に記載の方法。
【請求項７】
最後のパケットブロックの位置を判定するステップであって、
そのブロックが最後のブロックであるかどうかを各ブロックについて示す情報を有する、少なくとも１つの第３の最後のブロックの記述子を第５のレジスタ（３７０１）に書き込むステップと、
前記第５のレジスタの値に基づきパケットにおける前記最後のブロックを判定して、第６のレジスタ（３７１１）に送信されるべきパケットにおける前記最後のブロックの識別子を記憶するステップと
を含み、前記１組の前記ブロックを有するパケットを組み立てるステップは、前記第６のレジスタに記憶された前記識別子に基づき行われるステップ
をさらに備えたことを特徴とする請求項１乃至６のいずれかに記載の方法。
【請求項８】
前記最後のブロックの識別子を記憶するステップは、多くとも、複数のバイナリデータとして表される前記第５のレジスタのサイズより常に少ない回数のクロックサイクルにおいて行われる基本ステップであることを特徴とする請求項７に記載の方法。
【請求項９】
前記最後のブロックの識別子を記憶するステップは、前記状態を判定して第２レジスタ（３７１２）に記憶するステップと同時に実行することを特徴とする請求項７または８に記載の方法。
【請求項１０】
前記第４のレジスタ及び前記第６のレジスタの値に基づき組み立てられるべきパケットにおけるブロックの数を判定するステップをさらに備えたことを特徴とする請求項５乃至７のいずれかに記載の方法。
【請求項１１】
前記状態を判定して第２レジスタ（３７１２）に記憶するステップと最後のブロックの識別子を記憶するステップとは、前記第２レジスタに記憶された状態が、パケットが記憶されたこと及び／最後のパケットブロックが識別されていないことを示すまで繰り返されることを特徴とする請求項７乃至９のいずれかに１つに記載の方法。
【請求項１２】
前記第２レジスタに記憶された状態は、
パケットの組み立てが可能な状態と、
前記パケットの終わり部分が検出されていない故に、パケットの組み立てが可能でない状態と、
前記パケットの少なくとも一部が記憶されていない故に、パケットの組み立てが可能でない状態と、
前記パケットの少なくとも一部が受信されていない故に、パケットの組み立てが可能でない状態と、
を有するセットに属することを特徴とする請求項１乃至１１のいずれか１つに記載の方法。
【請求項１３】
データブロック受信ステップをさらに備え、各ブロックに付随した前記状態は前記ブロックが正確に受信されたかどうかを示すことを特徴とする請求項１乃至１２のいずれかに記載の方法。
【請求項１４】
前記ブロックは、ワイヤレスチャネルに送信されたデータフレームにおいて受信されることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記データフレームは、ＩＥＥＥ８０２．１６通信プロトコルにより送信されることを特徴とする請求項１４に記載の方法。
【請求項１６】
データブロックを組み立て、少なくとも１つのデータパケットを形成するデバイス（３）であって、
１組のブロックに属し、前記ブロックが記憶されたかどうかを示す各ブロックの状態を示す情報を各々有する、少なくとも１つの第１のデータブロックの記述子を第１のレジスタ（３７０２）に書き込む手段と、
前記１組の前記一部における前記ブロックが記憶又は記憶されていない状態を示し、前記１組のブロックの少なくとも一部の状態を判定して、それを第２レジスタ（３７１２）に記憶する手段と
を備え、
前記第２のレジスタに記憶された前記状態に基づき、前記１組の前記ブロックを有するパケットを組み立てる手段を含むことを特徴とするデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遠隔通信の分野に関し、より詳しくは高速パケット受信に関する。
【背景技術】
【０００２】
従来技術によれば、データパケット通信方法には、送信側においてパケットをデータブロックに分割するメカニズムと、その後受信側においてこのブロックをパケットに再び組み立てるメカニズムとがある。
【０００３】
ＭＡＣ（メディアアクセス制御）層において、送信されるべきデータすなわちＭＳＤＵ（ＭＡＣサービスデータユニット）は、ＭＡＣヘッダを有するＰＤＵ（プロトコルデータユニット）内にカプセル化される。ＭＳＤＵが送信されると、このＭＳＤＵは断片化され、よって、ＭＳＤＵの１つ以上の部分（断片）が同一のＰＤＵで送信され、残りの部分は１つ以上の別のＰＤＵで送信される。あるＰＤＵは異なるＭＳＤＵの断片を含んでいてもよい。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＩＥＥＥ８０２．１６規格と互換性があり、受信ステーションのマイクロプロセッサにより実施されるこの種の方法を、図１に示すが、これは初期化ステップ１０から始まる。ステップ１１では、１組のブロックに付随したＭＳＤＵに対応する１つ以上のデータパケットが受信される。その後、ステップ１２において、ステーションは正確に受信したブロックを識別する。ステップ１３で、マイクロプロセッサはＭＳＤＵとして受信したブロックを組み立てるように試みる。ここで、ステップ１３は、第１の受信ブロックを指している現在のブロックの初期化を含むステップ１３０から始まる。その後、テスト１３１で、マイクロプロセッサは、現在のブロックが有効であるかどうかを（例えばエラー検出コードを用いて）チェックする。現在のブロックが有効でなければ、ステップ１３はＭＳＤＵ組み立て失敗状態で終わる。現在のブロックが有効であれば、ステップ１３２において、マイクロプロセッサは現在のブロックをＭＳＤＵに挿入することによりＭＳＤＵを構築する。次に、テスト１３３で、マイクロプロセッサは、現在のブロックがＭＳＤＵの最後のブロックであるかどうかをチェックする。現在のブロックが最後のブロックであるならば、ステップ１３は成功に終わり、ＭＳＤＵが組み立てられる。現在のブロックが最後のブロックでなければ、ステップ１３４において、現在のブロックは次の受信ブロックを指すようにし、テスト１３１が繰り返される。よってＭＳＤＵ組み立てプロセスはかなり長いものとなる。なぜなら基本動作の数が多い（ＭＳＤＵに存在するブロックの数の少なくとも３倍（ステップ１３１乃至１３３に対応する）であり、これらブロックの各々がマイクロプロセッサによりテストされる）からである。したがって、この技法は、素早い反応が要求される用途（例えば、オーディオビジュアルフロー送信用途）に適していないという問題がある。
【課題を解決するための手段】
【０００５】
本発明の目的は、従来技術の上記課題を解決することである。
【０００６】
より詳しくは、本発明の目的は、通信システムの性能（例えば、ＭＳＤＵの組み立てのスピード及び／又は容易さ）を改良することである。
【０００７】
この目的のために、本発明は、データブロックを組み立て、少なくとも１つのデータパケットに組み立てる方法を提案するものであり、
少なくとも１つの第１のデータブロック記述子を第１のレジスタに書き込むステップを含み、第１の記述子の各々は、１組のブロックに属する各ブロックの状態を示す情報を有し、これによって、各ブロックの状態は、ブロックが記憶されたかどうかを示し、
上記方法はさらに、
前記１組のブロックの少なくとも一部の状態を判定して、それを第２のレジスタに記憶するステップを含み、この状態はこの１組のブロックの一部のブロックが記憶されている又は記憶されていない状態を示しており、この１組のこのブロックを含むパケットの組み立ては、第２のレジスタに記憶された識別子に従い行われる。
【０００８】
状態を判定するステップが、多くとも、複数のバイナリデータとして表現される第１のレジスタのサイズよりも常に少ない回数のクロックサイクルにおいて行われる基本ステップであると有利であり、多くとも１回のクロックサイクルにおいて行われる基本ステップであるとさらに有利である。
【０００９】
好ましい態様によれば、第１のレジスタの書き込みは、第２のレジスタの純粋な電子的なアップデートを含んでいる。
【００１０】
上記方法が第１のパケットブロックの位置を判定するステップを含んでいると有利であり、このステップは、
少なくとも１つの第２の第１のブロック記述子を第３のレジスタに書き込むステップを含み、第２の記述子の各々は第１パケットブロックが含まれているかどうかを各ブロックについて示す情報を有し、
このステップはさらに、
第３のレジスタの値・内容（コンテンツ）に基づきパケットにおける第１のブロックを判定して、第４のレジスタに第１ブロックの識別子を記憶するステップを含み、
１組のブロックを含むパケットの組み立てが第４のレジスタに記憶された識別子に従って行われる。
【００１１】
パケットにおける第１のブロックを判定するステップは、多くとも、複数のバイナリデータとして表現される第３のレジスタのサイズより常に少ない回数のクロックサイクルにおいて行われると有利である。
【００１２】
有利な態様によれば、上記方法は、最後のパケットブロックの位置を判定するステップを含み、このステップは、
少なくとも１つの第３の最後のブロック記述子を第５のレジスタに書き込むステップを含み、第３の記述子の各々は最後のパケットブロックが含まれているかどうかを各ブロックについて示す情報を有し、
上記ステップはさらに、
第５のレジスタの値に基づきパケットにおける最後のブロックを判定して、送信されるべきパケットにおける最後のブロックの識別子を第６のレジスタに記憶するステップを含み、
１組のブロックを含むパケットの組み立ては第６のレジスタに記憶された識別子に従い行われる。
【００１３】
パケットにおける最後のブロックを判定するステップは、多くとも、複数のバイナリデータとして表現される第５のレジスタのサイズより常に少ない回数のクロックサイクルにおいて行われると有利である。
【００１４】
特定の態様によれば、最後のパケットを判定するステップと状態を判定するステップは同時に行われる。
【００１５】
組み立てられるべきパケットにおけるブロックの数の判定は第４のレジスタ及び第６のレジスタの値に従いなされると好ましい。
【００１６】
有利な態様によれば、状態を判定するステップと第１のブロックを判定するステップは、第２のレジスタに記憶された状態が、パケットが記憶されたこと及び／又は最後のパケットブロックが識別されていないことを示す限り繰り返される。
【００１７】
特定の態様によれば、第２のレジスタに記憶された状態は、
パケット組み立てが可能な状態と、
パケットの最後が検出されない故に、パケット組み立てが可能でない状態と、
パケットの少なくとも一部が記憶されていない及び／又は受信されていない故に、パケット組み立てが可能でない状態と
を含むセットに属している。
【００１８】
この方法がデータブロック受信ステップを含むと有利であり、これによって、各ブロックに付随する状態はブロックが正確に受信されたかどうかを示す。
【００１９】
特定の態様によれば、ブロックはワイヤレスチャネルに送信されたデータフレーム、例えばＩＥＥＥ８０２．１６通信プロトコルに対応するデータフレームで受信される。
【００２０】
本発明は、少なくとも１つのデータパケットを形成するデータブロック組み立てデバイスに関し、このデバイスは、
少なくとも１つの第１のデータブロック記述子を第１のレジスタに書き込む手段を含み、第１の記述子の各々は１組のブロックに属する各ブロックの状態を示す情報を有し、これによって、各ブロックの状態はブロックが記憶されたかどうかを示し、
このデバイスはさらに、
１組のブロックの少なくとも一部の状態を判定して、第２のレジスタに書き込む手段を含み、これによって、状態は１組のブロックの一部におけるブロックが記憶されたか記憶されていない状態を示し、
このデバイスはさらに、
第２のレジスタに記憶された状態に従い１組のブッロクを含むパケットを組み立てる手段を含む。
【００２１】
添付図面を参照しつつ以下の発明を実施するための最良の形態を読むことにより、本発明は容易に理解され、他の態様及び利点が明白になるであろう。
【発明を実施するための最良の形態】
【００２２】
図２は本発明の特定の実施形態による通信ネットワークを示している。
【００２３】
ネットワーク２は、例えばＩＥＥＥ８０２．１６に従うワイヤレスネットワークであり、
アクセスポイント２０と、
ターミナル２１及び２２と
を備えている。
【００２４】
アクセスポイント２０は、無線リンクで、ターミナル２１及び２２へＭＳＤＵを送信し、ターミナル２１及び２２からＭＳＤＵを受信することができる。
【００２５】
図７は２つのＭＳＤＵ７０及び７１の構造の概略を示している。この例によれば、ＭＳＤＵ７０はｎ個のブロック７００乃至７０ｎを含み、ＭＳＤＵ７１はｍ個のブロック７１０乃至７１ｍを含んでいる。第１のＰＤＵ７３は図示しないＭＳＤＵに対応するブロックとＭＳＤＵ７０の第１のブロックとを含んでいる。第２のＰＤＵ７４はＭＳＤＵ７０の次のブロックとＭＳＤＵ７１の全てのブロックとを含んでいる。ＰＤＵがＩＥＥＥ８０２．１６規格による無線フレームで送信されると、ヘッダによって、ＰＤＵの始まり及びＰＤＵのサイズの識別が可能になる。また、サブヘッダにより、各ＭＳＤＵの第１のブロック、最後のブロック、及び中間のブロックの識別も可能になり、各ＭＳＤＵブロックのサイズの識別も可能になる。
【００２６】
図３は、アクセスポイント２０又はターミナル２１、２２の一方に対応するデバイス３の概略を示す図である。
【００２７】
デバイス３（アドレス及びデータバス３４により相互接続され、クロック信号を送信する）は、
マイクロプロセッサ３１（すなわちＣＰＵ）と、
不揮発性のＲＯＭメモリ３２（“リードオンリーメモリ”）と、
ＲＡＭメモリ３３（“ランダムアクセスメモリ”）と、
無線リンクで信号を送信する送信モジュール３５と、
無線リンクで信号を受信する受信モジュール３６と、
受信ブロック管理モジュール３７と
を備えている。
【００２８】
構成３１乃至３６の各々は当業者にとって周知である。これらは一般的な構成のため、本明細書では説明しない。
【００２９】
本明細書において使用される用語“レジスタ”は、本明細書において言及されるメモリの各々において、低容量（少しのバイナリデータ）のメモリ領域だけでなく、（全プログラム又は受信したオーディオ／ビデオサービスを示すデータの全て若しくは一部の記憶を可能にする）大容量のメモリ領域も意味している。
【００３０】
ＲＯＭメモリ３２には、特にプログラム“ｐｒｏｇ”３２０が格納されている。
【００３１】
上記において説明した方法のステップを実行するアルゴリズムは、これらステップを実行するデバイス３に付随したＲＯＭメモリ３２に記憶されている。起動されると、マイクロプロセッサ３１はこれらアルゴリズムの命令をロードして、実行する。
【００３２】
ＲＡＭメモリ３３は、特に、
レジスタ３３０において、デバイス３が起動したときにロードされるマイクロプロセッサ３１の動作プログラムと、
レジスタ３３１１乃至３３１Ｎにおいて、記憶及び／又は受信した第１のＭＳＤＵブロックのＮ個の記述子と、
レジスタ３３２１乃至３３２Ｎにおいて、記憶及び／又は受信した最後のＭＳＤＵブロックのＮ個の記述子と、
レジスタ３３３１乃至３３３Ｎにおいて、記憶及び／又は正確に受信したＭＳＤＵブロックのＮ個の記述子と、
レジスタ３３４に含まれるデータ（例えばオーディオビジュアルデータ及び／若しくはファイル型データ）並びに／又はＰＤＵと、
インデックスカウンタ３３５と、
現状のＭＳＤＵサイズ３３６と、
レジスタ３３７における現状のＭＳＤＵ記述子に対するポインタと
を格納している。
【００３３】
受信ブロック管理モジュール３７は、
ＣＰＵ３１により第１のブロック、最後のブロック、及び正確に受信したブロックの記述子を書き込むように特に意図されたレジスタ３７００乃至３７０２を含むモジュール３７０を備え、レジスタ３７００乃至３７０２の各々はバス３４を介してＣＰＵ３１により書き込みアクセスするためのアドレスを有し、
受信ブロック管理モジュール３７はさらに、
現状のＭＳＤＵの第１のブロックの順位（すなわち番号）を識別するレジスタ３７１０、現状のＭＳＤＵの最後のブロックを識別するレジスタ３７１１、及び現状のＭＳＤＵに対応する状態レジスタ３７１２を有するモジュール３７１を備え、レジスタ３７１０乃至３７１２は、バス３４を介するＣＰＵ３１による読み取りアクセスのためのアドレスを各々有し、
受信ブロック管理モジュールはさらに、
モジュール３７０のレジスタからモジュール３７１のレジスタの値を判定するモジュール３７２を備えている。
【００３４】
本発明によれば、モジュール３７は、１つ以上の別個の要素（例えば、ＡＳＩＣ又はプログラム可能な要素）を含んでいるか、別の機能（例えば、メモリ３２及び／若しくは３３並びに／又はＣＰＵ３１を含むＡＳＩＣ）を含む要素を全部若しくは部分的に挿入した電子ブロックである。
【００３５】
上記において説明した実施形態によれば、記述子は３２ビットである。本発明の実施のための変形例によれば、記述子は３２ビット以外の固定されたサイズ（数ビット（例えば８ビット）から数百又は数千ビットの範囲であってもよい）又は可変サイズである。一般には、記述子の各ビットは受信したブロックに対応し、このビットの意味は記述子の種類に対応する。つまり、
第１（又は最後）のブロックの記述子において、１ビットは第１（又は最後）のＭＳＤＵブロックに対応し、０ビットはブロックの不在又はＭＳＤＵの第１（又は最後）のブロックでないブロックに対応し、
記憶及び／又は受信したブロックの記述子において、１ビットは記憶及び／又は受信したＭＳＤＵブロックに対応する。
【００３６】
別の意味又は値（例えば、前述した以外の値）及び別のフォーマット（例えば、各記述子のための複数のビット、及び／又は１つ又は２つの記述子タイプを組み合わせた３つの記述子タイプ）を用いることも、本発明によればもちろん可能である。
【００３７】
説明を簡単にするため、第１のＭＳＤＵブロック若しくは最後のＭＳＤＵブロック並びに記憶したブロック及び／若しくは受信したブロックに関する記述子だけを説明する。他の記述子、特に各アプリケーションに関する接続記述子を用いてもよい。上記において説明したブロック記述子は、特に１つ以上のＰＤＵを含むフレームの受信の際にアップデートされる。
【００３８】
モジュール３７２は、電子的形態、望ましくはプログラム可能な要素（例えば、ゲートアレイ）、ＰＬＤ（登録商標）（“プログラマブルロジックデバイス”）、又はＡＳＩＣにおける論理回路の形態で用いられる。このタイプの回路は、例えば図９に示したアルゴリズムに対応する論理方程式に基づいたこの回路の値のＶＨＤＬの定義（ＶＨＤＬ  ｄｅｆｉｎｉｔｉｏｎ）により得られ、最適化される。
【００３９】
モジュール３７２をこのような利用することで、モジュール３７２が簡単な論理関数を含み、相当少ない数の論理ゲートしか要らないという利点がある。
【００４０】
さらに、モジュール３７２はレジスタ３７００乃至３７０２の記述子を直接読み込み、モジュール３７２はこの記述子の値を第１のブロック数、最後のブロック数、及びその状態に変化させる。後者は、モジュール３７２により各レジスタ３７１０乃至３７１２に自動的に記憶される。よって、レジスタ３７００乃至３７１２の値の判定は、レジスタ３７１０乃至３７１２に記憶された結果によって、より速く又はより遅くなる。このように、多くとも、レジスタ３７００乃至３７０２（複数のバイナリデータ（例えば３２）として表される）のサイズよりも常に少ない回数のクロックサイクル、好ましくは１回のクロックサイクルよりも短い期間で、レジスタ３７０２における書き込みの後に、レジスタ３７１０乃至３７１２がアップデートされる。このようにして、記述子をレジスタ３７０２に書き込むＣＰＵ３１は、次のクロックサイクル以降にはレジスタ３７１０乃至３７１２の値を読み取ることができる。
【００４１】
図４は、デバイス３に用いられるデータパケット受信アルゴリズムの概略を示す図である。
【００４２】
第１のステップ４０において、デバイス３は、デバイス３の異なる要素及び変数を初期化する。
【００４３】
その後、ステップ４１において、デバイス３はワイヤレス媒体に送信されたｎ個（ｎはゼロではない整数を示している）のＰＤＵを含むデータフレームを受信するために待機する。
【００４４】
その後、ステップ４２の間、デバイス３は、メモリ３３の記述子３３１１乃至３３１Ｎ、３３２１乃至３３２Ｎ、及び３３３１乃至３３３Ｎをアップデートすることにより、第１のＭＳＤＵブロック及び最後のＭＳＤＵブロック並びに正確に受信したＭＳＤＵブロックのカートグラフィ（ｃａｒｔｏｇｒａｐｈｙ）を実行する。
【００４５】
その後、ステップ４３において、デバイス３は受信したフレームに対応するＭＳＤＵを組み立てる。その後ステップ４１が繰り返される。
【００４６】
これらステップは、ＣＰＵ３１により部分的に実施され、モジュール３７により部分的に実施される。ＣＰＵ３１によるソフトウェア部分の実施は、マルチタスクの形態、又は疑似マルチタスクの形態で行われるのが望ましく、これによって、ステップ４１、４２、及び４３は異なるタスクにより行うことができる。
【００４７】
ステップ４３は、異なる時間若しくは様々なイベントの後に行われ、特に、
フレーム（図４に概略的に示したようなフレーム）の受信の後、
接続が変化した場合（特に、複数のアプリケーションがデバイス３のデータ受信源を使用する場合）、
画定した時間間隔の終わりにおいて、
ブロックの予め決められた数の受信の後、
最後のＭＳＤＵブロックの受信の後、及び／若しくは
上記の異なる時間及び／若しくはイベント（例えば、中間ブロックが正確に受信されていないならば、最後のＭＳＤＵブロックの受信の後の所定時間経過時）の組み合わせ、
において行うことができる。
【００４８】
図５は、フレームヘッダ読み取りステップ４２０から始まるステップ４２を示す図であるが、このヘッダはＩＥＥＥ８０２．１６規格によるＰＤＵ開始部に対応する。
【００４９】
ステップ４２１ｂにおいて、受信器３は、サブヘッダが存在すれば、サブヘッダを読み取る。
【００５０】
その後、ステップ４２２において、マイクロプロセッサ３１は、次のブロックが第１のＭＳＤＵブロック及び／又は最後のＭＳＤＵブロックに対応するかどうかを示すヘッダ及び／又はサブヘッダの中身により、メモリ３３における第１のブロック記述子３３１１乃至３３１Ｎ、最後のブロック記述子３３２１乃至３３２Ｎをアップデートする。マイクロプロセッサ３１は、実際に正確に受信したブロックにより、受信ブロック記述子３３３１乃至３３３Ｎもアップデートする。
【００５１】
その後、テスト４２３において、受信器３は、少なくとも１つの別のサブヘッダが現状のＰＤＵに存在しているかどうかをチェックし、少なくとも１つの別のサブヘッダが現状のＰＤＵに存在していれば、ステップ４２１が繰り返される（読み取りステップ４２１及びテストステップ４２３は同時に行われてもよい）。
【００５２】
少なくとも１つの別のサブヘッダが現状のＰＤＵに存在しないならば、テスト４２４の間、受信器３は、少なくとも１つの別のＰＤＵが、受信したフレームに存在するかどうかをチェックし、少なくとも１つの別のＰＤＵが、受信したフレームに存在するならば、ステップ４２０が繰り返される（読み取りステップ４２０及びテストステップ４２４は同時に行われてもよい）。少なくとも１つの別のＰＤＵが、受信したフレームに存在しなければ、ステップ４２は終了する。
【００５３】
図６は、第１のブロック、最後のブロック、及び受信したブロックを用いたＭＳＤＵパケットの組み立てを伴うステップ４３を詳しく示した図であるている。
【００５４】
１組の受信したブロックは、異なる付随する状態、特にＭＳＤＵパケットにおける第１のブロック、ＭＳＤＵパケットにおける最後のブロック、正確に受信したブロックの状態を有する。ヘッダ又はブロックが受信されたとき、状態がアップデートされる。各ブロックの状態は、メモリ３３における３２ビット記述子を利用して記憶され、これによってビットの各々は特定のブロックの状態に対応する。よって、ＭＳＤＵパケットにおける第１のブロック状態については、受信した第１の３２ブロックの対応する状態が記述子３３１１に記憶され、次の３２ブロックの状態が次の記述子３３１２に記憶され、記述子３３１Ｎに記憶されるまで続く。ブロックの最大の数は２０４８であるために、Ｎは６４である。記述子３３２１乃至３３２Ｎ及び３３３１乃至３３３Ｎのフォーマットは記述子３３１１乃至３３１Ｎのフォーマットと同様である。
【００５５】
ステップ４３はテスト４３０から始まり、テスト４３０の間、ＣＰＵ３１は、組み立てが、所定の条件（タイムアウト、接続の変化、所定の開始イベント、フレームの受信等）の後に要求されるかどうかをチェックする。要求されないならば、ステップ４３は組み立てが要求されないことに対応するリターンにより終わる。
【００５６】
必要とされるならば、ＣＰＵ３１は、第１のブロック記述子（説明を簡単にするために、現状の記述子がメモリ３３１１、３３２１、及び３３３１の中身に対応すると仮定する。実際には現状の記述子はメモリ３３における所定の記述子に対応していてもよい）に対応するＭＳＤＵポインタ３３７を記憶することにより、メモリ３３１１、３３２１、及び３３３１の各々の値をモジュール３７のレジスタ３７００乃至３７０２に書き込む。その後、モジュール３７２は、状態レジスタ３７１０をアップデートし、好ましくはレジスタ３７０２における書き込みの後の多くとも１回のクロックサイクルにおいて、状態レジスタ３７１０をアップデートする。ＣＰＵ３１はインデックスカウンタ３３５を０に初期化する。
【００５７】
その後、テスト４３２の間、ＣＰＵは、レジスタ３７１０においてアップデートされ存在する組み立て状態を読み取り、この状態が“継続”に対応するかどうかをチェックする。
【００５８】
状態が“継続”に対応するならば、レジスタ３７００の値により識別される第１のＭＳＤＵブロックの後のブロックが、レジスタ３７０２の値を考慮して、正確に受信される。反対に、第１のＭＳＤＵブロック及び次のブロックの中において識別される最後のＭＳＤＵブロックが存在していない。ステップ４３３の間、ＣＰＵ３１は、次の最後のＭＳＤＵブロック及び正確に受信したブロック記述子（例えば、ステップ４３３の第１の実行の間３３２２及び３３３２）をレジスタ３７０１及び３７０２にそれぞれ書き込む。その後、モジュール３７２は、多くとも、複数のビット（例えば３２）として表されるレジスタ３７００乃至３７０２のサイズよりも常に少ない回数のクロックサイクル、望ましくは、レジスタ３７０２における書き込みの後の多くとも１回で、状態レジスタ３７１０をアップデートする。ＣＰＵ３１はインデックスカウンタ３３５を１単位増やす。状態は、３ビット以上の予め決められた値に対応させる、すなわち、
第１のビットが成功状態に対応し、ＭＳＤＵが組み立てられ得る（最後のブロックが受信され、最初のブロックと最後のブロックとの間のブロックが正確に受信された）ならば、第１のビットは１であり、ＭＳＤＵが組み立てられない場合には、０であり、
第２のビットが失敗状態に対応し、組み立てられるべきＭＳＤＵパケットの第１のブロックの後であり最後のブロックの前の複数のブロック（これは、正確に受信したブロックの現状の記述子に付随した複数のブロックである）の中の少なくとも１つのビットが正確に受信されなければ、第２のビットは１であり、正確に受信された場合は０であり、
第３のビットが“継続”状態に対応し、組み立てられるべきＭＳＤＵパケットの第１のブロックの後であり最後のブロック（現状の最後のブロック記述子に対応する）の前の全てのブロック（これは、正確に受信したブロックの現状の記述子に付随した全てのブロックである）が正確に受信されたならば、第３のビットは１であり、正確に受信されなければ０である。
【００５９】
テスト４３２の結果が否定（ＮＯ）であるならば、テスト４３４において、ＣＰＵ３１は、組み立て状態が成功かどうかをチェックする。組み立て状態が成功でなければ、ステップ４３は失敗した組み立てに対応するリターンにより終わり、これによって、ＭＳＤＵの第１のブロックにより識別されるＭＳＤＵのブロックは正確に受信されない。
【００６０】
組み立て状態が成功ならば、ＭＳＤＵの第１のブロック及び最後のブロックにより識別されるＭＳＤＵの全てのブロックが正確に受信され、このＭＳＤＵを組み立てることができる。よって、ステップ４３４において、ＣＰＵ３１は、レジスタ３７１０における第１のブロックの順位を読み取り、レジスタ３７００への書き込みの時間の間、ＣＰＵ３１は第１のブロックに対応する１組の３２ブロックを示すレジスタ３３７に情報を記憶しているので、現在のＭＳＤＵの第１のブロック記述子が、第１のブロック記述子におけるＭＳＤＵの順位により且つこの記述子と受信したデータとの間の対応により明確に識別される。ＣＰＵ３１はレジスタ３７１１における最後のブロックの順位も読み取る。
【００６１】
ステップ４３６において、ＣＰＵ３１は組み立てられるべきＭＳＤＵのサイズ３３６を計算し、複数のブロックとして表されるサイズは、インデックスカウンタ３３５の値を掛けられた記述子のサイズ（図面に示した例においては３２）に、１を加えた最後のブロックの順位の値が足され、第１のブロックの順位の値が引かれた値に等しくなり、すなわち、要約すると、
ＭＳＤＵサイズ＝３２．カウンタ＋レジスタ３７１１―レジスタ３７１０＋１
よって、ＭＳＤＵパケットは、第１のＭＳＤＵブロック識別子、及びＭＳＤＵブロックの計算された数に基づいて、ＣＰＵにより組み立てられる。本発明の実施を簡単にするために、ブロックのサイズは、全てのブロックについて同じであると望ましい（できるならば、ＭＳＤＵの最後のブロックを除く）。その後、ＣＰＵ３１は組み立てられたＭＳＤＵのデータ（又はこれらのデータに対するポインタ）を目的のアプリケーションへ送信し、ステップ４３は終わる。
【００６２】
本発明の特に適切な変形例によれば、ブロックが全て同じサイズでないならば、ＭＳＤＵのサイズはオクテットで表される。さらに、インデックスカウンタもオクテットで表され、各ブロックの実際のサイズ（例えば、サブヘッダにおいて示されたオクテットで表されたサイズに従い）を考慮してアップデートされる。
【００６３】
本発明の別の変形例によれば、組み立てられたＭＳＤＵは、このＭＳＤＵの第１のブロックに対するポインタ及びこのＭＳＤＵの最後のブロックに対するポインタを利用して識別され、後者は、インデックスカウンタ３３５の値を掛けられた記述子のサイズ（この例においては３２）に、最後のブロックの順位の値を足し、最初のブロックの順位の値を引いた第１のブロックに対するポインタを利用して計算される。
【００６４】
これを説明するために、図８は、特定の記述子に対応するレジスタの中身の変化の例を示している。
【００６５】
デバイス３が無線フレームを受信すると、ＣＰＵは対応する記述子をメモリ３３に書き込む。例えば、第１のＭＳＤＵブロック８００は、１６進法で値０００００１０１Ｈ（図８において２進法で示された記述子であり、最下位ビット（ＬＮＢ）は左に示され、ブロック順位を昇順に示している）を含み、最後のブロック記述子８０１は００００００８０Ｈを含み、正確に受信したブロック記述子はＦＦＦＦＦＦＦＦＨを含んでいる。
【００６６】
記述子８００乃至８０２をレジスタ３７００乃至３７０２にそれぞれ書き込んだ後に、第１のブロックレジスタ３７１０は値０（記述子８００の０の順位によるビットが１である）を有し、最後のブロックレジスタ３７１１は７（記述子８０１の７の順位によるビットが１であり、０乃至６の順位による全てのビットが０である）を有し、組み立て状態レジスタ３７１２は組み立て成功（記述子８０２の０乃至７の順位によるビットが１である）を示す。複数のブロックとして表されるＭＳＤＵのサイズは３２×カウンタ＋７−０＋１すなわち８である。その後、第１のブロックが記述子８００のビット０に対応し、サイズ８を有するＭＳＤＵは、目的のアプリケーションに送信することができる。
【００６７】
その後、記述子はアップデートされる。先行する最後のブロック記述子はこの記述子の最後の要素を示していないので、同じセットの３２ブロックが残っている。
【００６８】
よって、現状の第１のブロック記述子８１０、最後のブロック記述子８１１、受信ブロック記述子は、０００００１００Ｈ、００００００００Ｈ、ＦＦＦＦＦＦＦＦＨを各々有している。
【００６９】
記述子８１０乃至８１２をレジスタ３７００乃至３７０２にそれぞれ書き込んだ後に、第１のブロックレジスタ３７１０は値８（記述子８１０の８の順位によるビットが１である）を有し、組み立て状態レジスタ３７１２は継続状態（記述子８１１のビットが１であるビットがなく、記述子８１２の８乃至３１の順位による記述子が全て１である）を示している。よって、インデックスカウンタの値は１である。
【００７０】
次の最後のブロック記述子８２１及び受信ブロック記述子８２２は、値００８０００００００Ｈ及び０８ＦＦＦＦＦＦＨを各々有している。
【００７１】
記述子８２１及び８２２をレジスタ３７０１及び３７０２にそれぞれ書き込んだ後、最後のブロックレジスタ３７１１は値１１（記述子８２１の０乃至１０の順位によるビットが０であり、１１の順位によるビットが１である）を有し、組み立て状態レジスタ３７１２は失敗状態（記述子８２２の１乃至１１の順位によるビットが１である）を示す。インデックスカウンタの値は１のままである。
【００７２】
次の最後のブロック記述子８２１及び受信したブロック記述子８２４は、各々００８０００００００Ｈ及びＦＦＦＦＦＦＦＦＨを有している。
【００７３】
記述子８２１及び８２４をレジスタ３７０１及び３７０２にそれぞれ書き込んだ後、最後のブロックレジスタ３７１２は成功状態（記述子８２２の１乃至１１の順位によるビットが値１を有する）を示す。インデックスカウンタの値は１のままである。ＭＳＤＵをアプリケーションに送信することができる。このＭＳＤＵの第１のブロックは記述子８００の８の順位によるビットに対応し、このＭＳＤＵのサイズは３２×インデックスカウンタ＋１１−８＋１すなわち３６である。
【００７４】
図９は、レジスタ３７１０乃至３７１２をアップデートするときに、モジュール３７により実施されるアルゴリズムを示している。
【００７５】
初期化ステップ９０の後、ステップ９１において、モジュール３７は第１のレジスタ３７００に書き込みを行うために待機している。その後、ステップ９２において、モジュール３７は第１のＭＳＤＵブロックを探す。この動作のために、レジスタ３７００が読み取られ、第１の１ビットが検索され、この１ビットの順位がレジスタ３７１０に記憶される。第１の１ビット順位の値への記述子３７００の中身の変換を伴う動作は、１つ以上の論理回路又は論理回路の一部により純粋なハードウェアで実行する場合に特に適している。状態テーブル変換（state table conversion）が、例えばこの目的のために使用することができる。第１の３２ビットマスクが形成され、第１の３２ビットマスクのビットは、第１の識別されたビットの順位未満の順位は必ず０であり、他のビットは１である。レジスタ３７００の中身がレジスタ３７０１及び３７０２の中身と一致することを示す同期化論理演算結果（ブーリアン）（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ  Ｂｏｏｌｅａｎ）は１に初期化される。
【００７６】
その後、ステップ９３において、モジュール３７は、レジスタ３７０１及び３７０２における書き込みのために待機している。これらレジスタがアップデートされると、モジュール３７はレジスタ３７０１が第１のブロックの順位以上の順位による１を有するかどうかがチェックされる。これを行うために、モジュールは、ビット毎に第１のマスクと“ＡＮＤ”演算を行い、第１の１ビットの検索が“ＡＮＤ”演算の結果に対して行われる。この検索が第１ブロックの順位の検索と同じように行われることが望ましい。
【００７７】
ステップ９４において、モジュール３７は、レジスタ３７０１における最後のＭＳＤＵブロックの存在を検索し、テスト９５において、最後のブロック順位が見つかったかどうかがチェックされる。
【００７８】
最後のブロック順位が見つからなかったならば、テスト９９の間、モジュール３７は、第１のブロックが現状の記述子に対応する（１同期化論理演算結果）ならば第１のブロックの順位以上の順位のレジスタ３７０２のビット、又は第１のブロックが前の記述子に対応する（０同期化論理演算結果（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ  ｂｏｏｌｅａｎ）ならば０によるレジスタ３７０２のビットが全て１であるかどうかをチェックする。これを行うために、モジュール３７は、
同期化論理演算結果が０であるならば、ＦＦＦＦＦＦＦＦＨと“ＡＮＤ”演算を行い、
第１のマスクの逆数とビット毎に“ＯＲ”演算を行い、順位が第１のブロックに対応するビットの前に位置する全てのビットを１に設定し、その後、ビット毎に“ＯＲ”演算の結果とＦＦＦＦＦＦＦＦＨとの間で“ＡＮＤ”演算を行う。
【００７９】
“ＡＮＤ”演算が、この演算から得られた全てのビットに行われる。結果が１であるならば、第１の受信ブロック以降の現状の記述子に対応する全てのブロックは正確に受信される。
【００８０】
テスト９９の結果が肯定（ＹＥＳ）ならば、ステップ９１１において、レジスタ３７１２は継続に対応する状態によりアップデートされる。
【００８１】
その後、ステップ９１２の間、第１のマスクが値０によりアップデートされ、ステップ９３が繰り返される。
【００８２】
テスト９５で肯定的な結果がでたならば、テスト９６において、モジュール３７は、第１のブロックが現状の記述子に対応する（１同期化論理演算結果）ならば第１のブロックの順位以上の順位によるレジスタ３７０２のビット、又は第１のブロックが前の記述子に対応する（０同期化論理演算結果）ならば０によるレジスタ３７０２のビット、及び最後のブロックの順位以下の順位によるレジスタ３７０２のビットが、全て１であるかどうかをチェックする。これを行うために、モジュール３７は、最後のビットの順位以下の順位が１であり、他のビットは０である第２のマスクを最初にアップデートする。その後、モジュール３７はビット毎にレジスタ３７０２の中身と“ＯＲ”演算を行い、その後、この結果により、モジュール３７は、
同期化論理演算結果が０であるならば、ＦＦＦＦＦＦＦＦＨと“ＡＮＤ”演算を行い、
ビット毎に第１のマスクの逆数と“ＯＲ”演算を行い、第１のブロックに対応する順位のビットの前に位置した全てのビットを１に設定し、その後、ビット毎に“ＯＲ”演算の結果とＦＦＦＦＦＦＦＦＨとの間で“ＡＮＤ”演算を行う。
【００８３】
“ＡＮＤ”演算は、この演算の結果からのビットの全てに行われる。
【００８４】
結果が１であるならば、現状の記述子に対応する全てのブロックは、第１のブロックと最後のブロックとの間（第１のブロックと最後のブロックを含む）に正確に受信される。その後、ステップ９７において、最後のブロックの順位の値がレジスタ３７１１に記憶され、成功状態に対応するレジスタ３７１２がアップデートされる。その後の第１のブロックレジスタ３７００の読み取りは、ＣＰＵが組み立て成功指示の後の対応する記述子の状態を認識することを可能にする。レジスタ３７００のアップデートは、特にレジスタ３７１２における成功状態の読み取り（ステップ９７）及び／又はレジスタ３７００の読み取り（前記演算はステップ９７から独立していてもよい）の間、自動的に行われることが望ましい。例えば、これは、レジスタ３７００の現状の値とレジスタ３７１０の値により画定される第１のブロックの位置を除いて１を有する３２ビットマスクとの間の“ＡＮＤ”演算のアプリケーションの後に、モジュール３７２により行われる。よって、レジスタ３７００は、レジスタ３７１０の値に対応する順位による１の代わりに０を有している。ステップ９７の後、ステップ９１が繰り返される。
【００８５】
テスト９６又は９９において、結果が１でないならば、現状の記述子に対応する少なくとも１つのブロックが第１のブロックと第２のブロックとの間（第１のブロックと第２のブロックも含む）に正確に受信されていない。その後、ステップ９８において、レジスタ３７１２は失敗に対応する状態でアップデートされる。レジスタ３７１２の読み取りの後、ステップ９１又は９２の一方が繰り返される。実際、ステップ９２は、新しいブロックの記憶を待たずにすぐに繰り返されてもよい。なぜなら、不正確に受信したブロック又は不正確に記憶したブロックの後のブロックはＭＳＤＵの組み立てを可能にするかもしれないからである。一つの実施形態によれば、ステップ９８の後、ステップ９１がシステマチックに繰り返される。別の実施形態によれば、ステップ９１とステップ９２との選択はソフトウェアコマンド、電子部品の配置・構成、及び／又は所定のパラメータ定義によりなされる。
【００８６】
本発明は、もちろん上記において説明された実施態様に限定されない。
【００８７】
特に、送信／受信デバイスのアーキテクチャは、要素の各機能及び／又は形態（電子的な要素の機能が、限られた数の要素に組み合わされてもよく、又は逆に複数の要素に分けられてもよい）並びにこれらの配置・構成において、図３に示したアーキテクチャと異なっていてもよい。
【００８８】
さらに、受信ブロック管理モジュールは、異なる構造を有していてもよいので、送信機能を特にレジスタに付随してモジュールの１つに組み込むこともできる。
【００８９】
さらに、本発明によれば、受信ブロック管理モジュールは全ての記述子に関連付けられてもよく、又は逆に、デバイスが複数の受信ブロック管理モジュールを含んでいてもよく、これによって、これらモジュールの各々は１つ以上の記述子に関連付けられる。
【００９０】
さらに、本発明は、ワイヤレス通信規格（例えばＩＥＥＥ８０２．１６）に対応するデータの受信だけに限定されないだけでなく、受信したパケットブロック記述子を用いたデータパケット受信方法にも関する。
【００９１】
さらに、本発明の変形例によれば、受信パケット記述子は、第１のＭＳＤＵパケットの記述子、最後のＭＳＤＵパケットの記述子、及び正確に受信したパケットの記述子に付随している必要はなく、ブロックが記憶されているデータパケットの再組み立てを可能にする特定の状態の全てのタイプに対応している。
【００９２】
本発明のある変形例によれば、電子ブロック管理モジュールは、特定の順位以降又は特定の順位までに所定の値を有するか有していない第１のＭＳＤＵブロック、最後のブロック、及び正確に受信したブロックを判定する１つ又は２つの機能だけを実行する。よって、例えば、変形例によれば、電子的モジュール３７０は書き込みアクセスを有するレジスタを含み、この書き込みアクセスを有するレジスタはそれぞれ、
第１のパケットブロック数（例えば、ＩＥＥＥ８０２．１６規格に基づくＢＳＮ（“ブロックシーケンス番号（Ｂｌｏｃｋ  Ｓｅｑｕｅｎｃｅ  Ｎｕｍｂｅｒ）”）ブロック）、
最後のパケットブロック数（例えば、ＩＥＥＥ８０２．１６規格に基づくＢＳＮブロック）、
正確に記憶又は受信したブロック記述子、及び
正確に記憶又は受信したブロック記述子の第１のビット（又はフィールド）に対応するブロック数、
に対応する。ある変形例によれば、最後のレジスタの値はデフォルト設定により、第１のレジスタ（第１のパケットブロック数）の値に対応していてもよいので、最後のレジスタ（正確に記憶又は受信したブロック記述子の第１のビット（又はフィールド）に対応するブロック数）が省略される。これら実施形態において、状態レジスタだけが電子ブロック管理モジュールによりアップデートされる。
【００９３】
さらに、本発明はワイヤレス送信に限定されないだけでなく、所定の媒体、特に、雑音のある有線チャネル又は記憶チャネルへの全ての送信に関する。
【００９４】
上記において説明された実施形態によれば、電子的モジュール３７０は単一の第１のブロックレジスタ、単一の最後のブロックレジスタ、単一の最後の受信ブロックレジスタを含んでいる。本発明の変形例によれば、モジュール３７０は、上記レジスタの１つ、２つ、又は３つに関する複数の記述子を含み、これらレジスタの値をメモリ３３に直接読み込み、これによって、第１の記述子に対するポインタが、ＣＰＵによって設けられ、及び／又はデフォルト設定で設定される。この変形例によれば、モジュール３７０はＭＳＤＵの最後のブロックを自動的に検索することができ、モジュール３７が自動的に所定の値を加算させるインデックスカウンタレジスタを含んでいてもよい。その後、ＣＰＵは、組み立てられ得るＭＳＤＵのサイズを表す情報をこのインデックスカウンタレジスタに直接読み込み、状態レジスタを読み取ることなく成功状態を得ることができる。この場合、継続状態は、最後のＭＳＤＵブロックの識別の後に、正確に受信したブロックが続いている状態で現在の有効な記述子が最後のＭＳＤＵブロック識別子を含んでいない場合だけ現れる。
【００９５】
上記において説明した変形例と適宜組み合わせることができるある他の実施形態によれば、モジュール３７０は、複数の同様のタイプの結果レジスタを含み、別個のＭＳＤＵに対応する複数の状態の並列記憶を可能にする。すなわち、４つの結果レジスタが、第１のブロック（及び／又は最後のブロック）の存在により識別される各ＭＳＤＵについて、設けられていても（含んでいても）よく、この４つの結果レジスタは、第１のブロックの順位を示すレジスタ、最後のブロックの順位を示すレジスタ、ＭＳＤＵの状態（組み立てが可能であるか、可能でない状態、及びできるならば組み立てが可能でない理由）を示すレジスタ、及びＭＳＤＵのサイズを示すレジスタである。このように、組み立てることができるＭＳＤＵの判定は、電子的なモジュールにより実質的に（ほぼ）実行され、ＣＰＵの関与はほとんどないか、全くない。
【図面の簡単な説明】
【００９６】
【図１】それ自体公知であるパケット送信の実施例を示す図である。
【図２】本発明の特定の実施例による通信ネットワークを示す図である。
【図３】本発明の特定の実施例による図２に示した通信ネットワークのデバイスの概略図である。
【図４】図３に示したデバイスにおいて実施される受信方法を示す図である。
【図５】図３に示したデバイスにおいて実施される受信方法を示す図である。
【図６】図３に示したデバイスにおいて実施される受信方法を示す図である。
【図７】図３に示したデバイスにより処理されたパケットの分断化を示す図である。
【図８】図３に示したデバイスにおいて実施されるレジスタの値における変化の例を示す図である。
【図９】図３に示したデバイスにおいて実施される受信方法を示す図である。
【図１】
2009530935.tif 000003
【図２】
2009530935.tif 000004
【図３】
2009530935.tif 000005
【図４】
2009530935.tif 000006
【図５】
2009530935.tif 000007
【図６】
2009530935.tif 000008
【図７】
2009530935.tif 000009
【図８】
2009530935.tif 000010
【図９】
2009530935.tif 000011
【国際調査報告】
2009530935.tif 000012
2009530935.tif 000013