(57)【要約】複数のビットライン(12)を有するメモリマトリクス(10)からデータを読み出す。差動センスアンプ’(14)が、第１のビットライン(12)から導出した信号を第１入力端子上で受信する。差動センスアンプ(14)は、参照回路の参照出力端子からの参照信号を第２入力端子上で受信する。第１のビットライン(12)に隣接する第２のビットライン(12)は参照回路(15)に結合され、これにより、第２のビットライン(12)上のビットライン値が参照出力端子上の参照信号値に影響を与え、第２のビットライン(12)上のビットライン信号値の、第１のビットライン(12)のビットライン信号値に対するクロストークの影響を少なくとも部分的に再現する。
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【特許請求の範囲】
【請求項１】
複数のメモリセル列、およびそれぞれの前記メモリセル列内のメモリセルに結合されたビットラインを有するメモリマトリクスと；
参照出力端子を有する参照回路と；
第１入力端子および第２入力端子を有する差動センスアンプと；
前記差動センスアンプの前記第１入力端子を、前記ビットラインの少なくとも第１ビットラインに結合し、前記差動センスアンプの前記第２入力を前記参照出力端子に結合するための回路と；
前記第１ビットラインに隣接する少なくとも第２ビットラインを前記参照回路に結合するように構成され、これにより、前記第２ビットライン上の信号値が前記参照出力端子上の参照信号値に影響を与え、前記第２ビットライン上のビットライン信号値の、前記第１ビットライン上のビットライン信号値に対するクロストークの影響を少なくとも部分的に低減する交差結合回路と
を備えていることを特徴とする電子回路。
【請求項２】
請求項１に記載の電子回路において、前記交差結合回路が、前記第１ビットラインの互いに逆の側に隣接する複数の隣接ビットラインを前記参照回路に結合するように構成され、これにより、前記隣接ビットラインの各々のビットライン信号値が前記参照出力端子上の前記参照信号値に影響を与えることを特徴とする電子回路。
【請求項３】
請求項１に記載の電子回路において、前記交差結合回路および／または前記参照回路が、前記隣接ビットライン上のビットライン信号値の、前記参照出力端子上の前記参照信号値に対する影響の大きさを、前記隣接ビットライン上のビットライン信号値の、前記第１ビットライン上のビットライン信号値に対する影響の大きさに等しくするように構成されていることを特徴とする電子回路。
【請求項４】
請求項１に記載の電子回路において、前記参照回路が、前記隣接ビットラインと前記参照出力端子との間に結合された抵抗素子を備えていることを特徴とする電子回路。
【請求項５】
請求項４に記載の電子回路において、前記参照回路が、前記参照出力端子に結合された電流出力端子を有する電流源回路を備えていることを特徴とする電子回路。
【請求項６】
請求項１に記載の電子回路において、前記メモリマトリクスが、前記ビットラインに結合された不揮発性メモリセルを備えていることを特徴とする電子回路。
【請求項７】
請求項１に記載の電子回路において、前記第１ビットライン上の信号が、３つ以上の信号範囲のうちどの信号範囲内に存在するかを判定する検出回路を備え、前記検出回路が、少なくとも隣接する一対の前記信号範囲におけるそれぞれの信号範囲内に存在する信号どうしを区別する差動センスアンプを備えていることを特徴とする電子回路。
【請求項８】
請求項１に記載の電子回路において、前記メモリマトリクスが複数のメモリセル列を備え、前記ビットラインの各々が前記メモリセル列のそれぞれに対応し、前記電子回路が、前記メモリセル毎に、それぞれの参照回路、それぞれの差動センスアンプ、およびそれぞれの交差結合回路を備え、特定の前記メモリセル列に対応する前記ビットラインの各々が、前記特定のメモリセル列に対する前記差動センスアンプの第１入力端子に結合され、前記特定のメモリセル列に対する前記参照回路が、前記特定のメモリセル列に対する前記差動センスアンプの第２入力端子に結合され、前記特定のメモリセル列に対する前記交差結合回路が、少なくとも前記特定のメモリセル列に隣接する他の前記メモリセル列に対する前記ビットラインを前記参照回路に結合し、これにより、前記他のメモリセル列に対する前記ビットライン上のビットライン信号値が、前記特定のメモリセル列に対する前記参照回路の参照出力端子上の参照信号値に影響を与えることを特徴とする電子回路。
【請求項９】
請求項１に記載の電子回路において、前記メモリマトリクスが、メモリセル列のグループを複数備え、前記ビットラインの各々が前記メモリセル列のそれぞれに対応し、前記電子回路が、多重化回路、および前記メモリセル列のグループ毎に、それぞれの参照回路、それぞれの差動センスアンプ、およびそれぞれの交差結合回路を備え、特定の前記グループ内の前記メモリセル列に対応する前記ビットラインが、前記多重化回路を経由して前記特定のグループに対する前記差動センスアンプの第１入力端子に結合され、前記特定のグループ内の任意の前記メモリセル列に隣接する前記メモリセル列に対する前記ビットラインが、前記多重化回路を経由して前記特定のグループに対する前記参照回路に結合され、前記特定のグループに対する前記基準回路が、前記特定のグループに対する前記差動センスアンプの第２入力端子に結合され、前記多重化回路が、前記特定のグループに対する選択可能な前記ビットラインを前記差動センスアンプの第１入力端子に結合し、前記ビットラインのうち選択したビットラインに隣接する少なくとも１つの前記ビットラインを、前記特定のグループに対する前記参照回路に結合するように構成されていることを特徴とする電子回路。
【請求項１０】
複数のビットラインを有するメモリマトリクスからデータを読み出す方法において、
第１入力端子および第２入力端子を有する差動センスアンプを用意するステップと；
前記ビットラインの第１ビットラインから導出した信号を前記第１入力端子に供給するステップと；
参照回路の参照出力端子から導出した参照信号を前記第２入力端子に供給するステップと；
前記第１ビットラインに隣接する少なくとも第２ビットラインを前記参照回路に結合し、これにより、前記第２ビットライン上のビットライン信号値が、前記参照出力端子上の参照信号値に影響を与え、前記第２ビットライン上のビットライン信号値の、前記第１ビットライン上のビットライン信号値に対するクロストークの影響を少なくとも部分的に再現するステップと
を備えていることを特徴とするデータ読出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリマトリクスを備えた電子回路に関するものである。
【背景技術】
【０００２】
【特許文献１】米国特許第６６３９８４６号明細書
【０００３】
メモリマトリクスの隣接するビットライン上の信号間のクロストークは、ビットライン間の距離が低下すると共に、ますます大きな問題となる。米国特許第６６３９８４６号明細書は、この問題に対する解決法を記載し、この解決法は、データを検出する方のビットラインのいずれの側からも接地することを含む。こうして、他のビットラインからのクロストークが遮蔽される。しかし、このことは。並列に読み出すことのできるビットラインの数を低減する。さらに、完全な遮蔽は不可能である。
【０００４】
【非特許文献１】Kush Gulati, Lloyd W. Massengil and Ghasi R. Agrawal: “Single Event Mirroring and DRAM Sense Amplifier Designs for Improved Single-Event Upset Performance”, IEEE Transactions on Nuclear Science Vol. 41, p. 2026-2034, 1994年12月
【０００５】
他の解決法は、Kush Gulati, Lloyd W. Massengil and Ghasi R. Agrawalによる“Single Event Mirroring and DRAM Sense Amplifier Designs for Improved Single-Event Upset Performance”という題目、IEEE Transactions on Nuclear Science Vol. 41, p. 2026-2034, 1994年12月刊行の文献に記載されている。この文献は、ビットライン、および参照メモリセルに結合された参照ビットラインに結合された入力を有する差動センスアンプを用いる技術を記載している。この文献は、センシングの前にビットラインを参照ラインに接続することを提案している。このことは、センシング処理の一部分中に、あるいは参照ラインに至る不所望な変動を通過させる適切なフィルタ特性を有するフィルタを介して、ビットランと参照ラインとの静電結合を用いて行われる。この文献は、このことを用いて、ビットライン間の結合ノイズを低減することができることを記載している。しかし、この解決法は部分的にしか役に立たない、というのは、ビットライン上の関連する応答が参照ラインに伝わらないことを保証するために複雑なフィルタが必要になるか、あるいは、上記結合は、関連する応答が現われない際にしか使用することができないからである。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的はとりわけ、ビットライン間のクロストークのセンスアンプに対する影響が低減された、メモリを有する電子回路を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１による電子回路を提供する。ここでは、第１ビットラインから導出した信号は、結合回路を経由して差動センスアンプの第１入力端子に供給され、この結合回路は、単に接続導体で構成するか、あるいは、スイッチ、マルチプレクサ、等を備えることができる。参照回路から導出した信号は、差動センスアンプの第２入力端子に供給される。第１ビットラインに隣接する列でメモリセルに結合された第２ビットラインは、交差結合（クロスカップリング）回路を経由して参照回路に結合され、この交差結合回路は、単に接続導体で構成するか、あるいは、スイッチ、マルチプレクサ等を備えることができ、これにより、第２ビットライン上のビットライン信号値が参照出力上の参照信号値に影響する。この結合のサイズは、参照信号に対する影響が、第１ビットラインに対する第２ビットラインのクロストーク効果を少なくとも部分的に再現するように選択する。こうして、センシングに対するクロストークの影響が低減される。センスアンプと参照回路との複数のこうした組合せをメモリマトリクスに提供して、異なるビットラインを並列的にセンシングすることが好ましい。
【０００８】
１つの好適例では、上記交差結合回路は、隣接するビットラインを、第１ビットラインの両側から参照回路に結合するよう構成されている。従って、両側からのクロストークの影響が低減される。他の好適例では、非隣接のビットラインも参照回路に結合して、当該ビットライン上の信号値への依存性を低減する。
【０００９】
こうした参照信号適応の形態は、ｎ進（ｎ−ａｒｙ）（ｎ＞２）のデジタル値を表現するアナログ値を記憶するメモリセルを有するメモリにとって特に有利である。このようにして、異なる値間のより良好な解決法が可能になる。このことは例えば、フラッシュメモリのような不揮発性メモリに適用することができる。
【発明を実施するための最良の形態】
【００１０】
本発明のこれら及び他の目的及び有利な態様は、以下の図面を参照した好適な実施例より明らかになる。
【００１１】
図１に、メモリセルの列１００を複数備えたメモリマトリクス１０を有する電子回路を示す。この回路は、列１００毎に、それぞれのビットライン１２、差動センスアンプ１４、および参照回路１５を備えている。列１００毎に、当該列１００のビットライン１２は、当該列１００内のメモリセルに結合された導体である。列１００毎に、当該列１００の差動センスアンプ１４は、当該列１００のビットライン１２に結合された第１入力端子、および当該列１００の参照回路１５の出力端子に結合された第２入力端子を有する。列１００毎に、当該列１００の参照回路１５の入力端子は、隣接する２つの列１００（あるいはマトリクスの端にある列の場合には１つの列）のビットライン１２に結合されている。
【００１２】
図１ａに、参照回路１５の具体例を示し、参照回路１５は、ビットライン上の信号から独立したコア参照回路１６、およびコア参照回路１６の出力端子を隣接するビットライン（図示せず）に結合する抵抗素子１８を備えている。なお、この参照回路は一具体例に過ぎない。他の具体例では、より分離したコア参照回路を設ける必要がある。
【００１３】
動作中には、それぞれの列内のメモリセルの行を行アドレッシング回路（図示せず）によって並列的に選択する。選択した行のメモリセルはイネーブル状態にされて、それぞれの列のビットライン１２上の信号変化に影響を与える。差動センスアンプ１４は、ビットライン１２上に生じて第１入力端子に来る信号と、参照回路１６の出力端子からの信号の差を増幅する。差動センスアンプ１４の出力信号は他の回路（図示せず）に供給され、差動センスアンプ１４および／または他の回路はデジタル信号生成する。一実施例では、各出力信号は（２つの可能な値の１つを有する）バイナリ信号に変換されるが、他の実施例では、各出力信号は、この信号を２つ以上の異なる閾値と比較することによってｎ進信号（ｎ＞３）に変換される。このことは種々の方法で実現することができる。一実施例では、検出回路が１つの差動センスアンプ１４および１つの参照回路１５を備えている。この実施例では、参照回路１５は、一連の参照信号を連続的に供給するように切り換えられ、各参照信号は、それぞれの信号範囲がｎ個の値のうちの異なる値に対応する、連続した複数の信号範囲の対を区別する。この実施例では、連続する参照信号の各々を、隣接するビットラインからの信号変化を可能にすることによって変化させて、参照信号に影響を与える。
【００１４】
図２に他の実施例を示し、ここでは、複数の差動センス回路１４および参照回路１５を有する検出器２０が１つのビットライン１２に対して並列的に設けられている。この実施例では、各参照回路１５は、上記参照信号のそれぞれを供給し、各参照信号は、隣接するビットラインからの信号変化を可能にすることによって変化させる。センスアンプの出力信号は復号化回路に供給され、この復号化回路は、センスアンプの出力信号からデジタル信号を導出する。他の実施例では、１つの参照回路を用いて、互いに対して所定のオフセット値を有する差動参照信号を生成することができる。この技術は例えば、フラッシュメモリのような不揮発性メモリセルを有するメモリに適用することができる。
【００１５】
図示していないが、隣接する列１００の間に固有の結合容量が存在し、この結合容量は１つのビットラインから隣のビットラインへの電界による。これら固有の容量がクロストークを生じさせ、ビットライン１２上の信号変化が、隣接するビットライン１２における、ビットライン１２に直接結合されたメモリセルによる信号変化に加えて、交差結合による信号変化を生じさせる、という影響を伴う。
【００１６】
参照回路１５は、隣接する列１００のビットライン１２上の信号変化に応答して、コア参照回路１６の出力信号に、隣接するビットライン１２との間のクロストーク効果と同じ大きさ信号変化の発生をもたらす。図１ａの具体例では、それぞれの素子１８は、隣接する列１００のビットライン１２上の信号変化に応答して、コア参照回路１６の出力信号に信号変化をもたらす。抵抗素子１８の抵抗値は、生じる信号変化が、列１００のビットライン１２上の交差結合による信号変化の大きさに等しい大きさを有するように選択する。特定値はマトリックスの幾何学的形状に依存する。
【００１７】
図３に、差動センスアンプおよび参照回路の一具体例を示す。この具体例では、差動センスアンプは、一対の交差結合電流ミラー回路３０、３２を備えている。第１電流ミラー回路３０は、ビットライン１２および第２電流ミラー回路の出力端子に結合された入力端子を有する。参照回路は、電源接続Ｖddと第２電流ミラー回路３２の入力端子との間に結合されたチャネルを有する参照トランジスタ３４によって形成され、参照トランジスタ３４は第１電流ミラー回路３０の出力に結合されている。異なる列の参照トランジスタ３４のゲートは互いに結合され、かつ参照電源（図示せず）に結合されている。一具体例では、参照電源は一定の参照電圧を供給する。他の具体例では、参照電源は、選択可能な参照電圧を供給することができる。この具体例では、抵抗素子１８は、隣接するビットライン上の電圧変化に応じた可変量の電流を参照トランジスタ３４からの電流に加算する。
【００１８】
なお、図２は、差動センスアンプおよび参照電源の一具体例を示すに過ぎない。他の具体例では、例えば電源接続Ｖddに結合された抵抗素子を参照トランジスタ３４の代わりに使用することができる。同様に、交差結合電流ミラー回路の代わりに、ロングテールペア（ＬＴＰ）型の差動増幅器や交差結合電圧増幅器、等を使用することができる。
【００１９】
同様に、抵抗素子１８による交差結合の代わりに、容量のような他の素子による交差結合を使用することができる。抵抗素子１８は、抵抗器（例えば集積回路内の抵抗材料の領域）として、あるいはトランジスタのチャネルとして実現することができる。他の代案として、結合トランジスタを用いることができ、そのゲートは隣接するビットラインに結合され、そのチャネルは参照回路の出力端子と参照電源との間に結合されている。
【００２０】
別な代案として、より複雑な参照回路を使用することができ、隣接するビットライン１２からの結合ラインは単に参照回路の出力端子に結合されているだけでなく、この参照回路の入力端子にも結合されている。この参照回路は、その出力端子の参照信号に信号変化を加えることによって、これらの入力端子における信号変化に応答する。さらに他の具体例では、参照回路は、全体的または部分的に、差動センスアンプ１４と統合することができる。
【００２１】
各種具体例では、結合素子、または隣接するビットラインからの信号に対する応答挙動は、隣接するビットラインによってビットライン１２上に生じる信号変化に等しい大きさの信号変化が差動センスアンプの参照入力端子上に生じるような結合強度を提供するように設計することが好ましい。しかし、結合強度がこの理想的な結合強度とは異なり、従って補償が完全ではない場合でも、センシングの改善が実現するようにするのが好ましい。参照入力端子上に生じる信号変化が、隣接するビットラインによって差動センスアンプの信号入力端子上に生じる変化の２倍未満である限り、差動センスアンプの入力端子における差動交差結合の低下が生じる。同様に、列１００の隣接するビットラインは、列のいずれの側からも当該列の参照回路に連結することが好ましいが、一具体例では、隣接するビットラインを一方の側からのみ参照回路に結合することによって、差動センスアンプに対するクロストーク効果の低減が既に実現されていることがある。
【００２２】
なお、ビットラインが参照回路の出力端子に固定結合された実施例を示したが、スイッチ結合も同様に用いることができる。図４に、センスアンプ１４および参照回路４６をビットライン間で多重化する実施例を示す。参照回路４６は、図１に示すような、出力端子、およびこれらの出力端子に結合された抵抗素子を有するビットラインから独立した参照回路で攻勢するか、あるいはまた、他のビットラインからの信号を受信するための入力端子を有して参照信号に影響を与える他の回路で構成することができる。
【００２３】
ビットラインは、偶数番目のビットライン１２ａと、奇数番目のビットライン１２ｂとを交互に示す。第１多重化回路４０は、ビットライン１２ａ、１２ｂを差動センスアンプ１４の入力端子に結合するために設けられている。第２多重化回路４２は、ビットライン１２ａ、１２ｂを参照回路４６に結合するために設けられている。毎回、偶数番目のビットライン１２ａおよびその左隣の奇数番目のビットライン１２ｂは第１多重化回路４０に結合され、偶数番目のビットライン１２ａおよびその右隣の奇数番目のビットライン１２ｂは第２多重化回路４２に結合される。第１多重化回路４０の出力端子は、対応する差動センスアンプ１４の信号入力端子に結合されている。第２多重化回路４２の出力端子は、一対の参照回路４６に結合されている。
【００２４】
第１および第２多重化回路４０、４２を偶数モードと奇数モードとの間で切り換えるための制御ライン４４を設ける（単一の制御ライン４４を示しているが、実際には互いに逆の制御信号を搬送するための一対の制御ラインを使用することができる）。偶数モードでは、第１多重化回路４０は、偶数番目のビットライン１２ａを差動センスアンプ１４の参照入力端子に結合し、第２多重化回路４２は、奇数番目のビットライン１２ｂを、隣接する偶数番目のビットライン１２ａに結合された差動センスアンプ１４用の参照回路４６に結合されたノードに結合する。奇数モードでは、第１多重化回路４０は、奇数番目のビットライン１２ｂを差動センスアンプ１４の参照入力端子に結合し、第２多重化回路４２は、偶数番目のビットライン１２ａを、隣接する偶数番目のビットライン１２ｂに結合された差動センスアンプ１４用の参照回路４６に結合されたノードに結合する。
【００２５】
このようにして、多重化回路４０、４２は、ビットライン１２のセンスアンプ１４および参照回路４６への接続の組合せシフトを提供する。多重化回路４０は、どちらのグループのビットラインをセンスアンプ１４の入力に結合するかを選択することを可能にする。あるビットライン１２がセンスアンプ１４に結合されると、これに隣接するビットライン１２は、このセンスアンプ用の参照回路４６に結合される。なお、２つのビットライン１２のグループが１つの差動センスアンプ１４に関連する例を示したが、より大きなグループを用いることができることは明らかである。この場合には、センスアンプの信号入力端子に結合される中間ビットライン１２がビットライン間に２つ以上存在する。この場合には、第２多重化回路４２は、これらの中間ビットラインのそれぞれの側でビットライン１２に接続された差動センスアンプ１４用の参照回路４６に、これらの中間ビットライン１２のうち選択したものを結合するように構成されている。
【００２６】
センシング中に、ビットライン１２を差動センスアンプ１４およびコア参照回路１６に連続的に結合する実施例を示してきたが、代わりに一時的な結合を用いることができることは明らかである。例えば、サンプリング時間間隔の終わりまで、ビットラインを差動センスアンプ１４およびコア参照回路１６に結合し、その後に、この結合を遮断することができる。差動センスアンプ１４およびコア参照回路１６への結合を同時に遮断する限り、ビットライン１２上の変化は、差動センスアンプの信号入力および参照入力に同様の影響を与える。従って、増幅の少なくとも一部分は遮断後に行うことができる。他の実施例では、差動センスアンプ１４は、遮断後にのみに作動させることができる。
【図面の簡単な説明】
【００２７】
【図１】メモリマトリクスを有する電子回路の一部を示す図である。
【図１ａ】参照回路を示す図である。
【図２】検出回路を示す図である。
【図３】センスアンプおよび参照回路の具体例を示す図である。
【図４】電子回路の一部を示す図である。
【図１】
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【図１ａ】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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