(57)【要約】  本発明は、アナログ信号を受信し、このアナログ信号をデジタル信号に変換するための受信機アセンブリを記載する。受信機アセンブリは、好ましくは、約６０ＧＨｚで動作する信号を受信することができる。受信機アセンブリは、フィルタと、ダウンコンバータと、復調器と、ラッチと、ＦＩＦＯと、論理回路とを含む。６０ＧＨｚのアナログ信号をデジタル信号に変換する方法も記載される。
2009535974.tif 000002
【特許請求の範囲】
【請求項１】
受信機アセンブリであって、
複数のアンテナを含むＮ−アレイアンテナアセンブリを備え、前記複数のアンテナは約６０ＧＨｚの帯域幅において動作するように構成され、
複数の増幅器をさらに備え、前記複数の増幅器のうち１つの増幅器は、前記Ｎ−アレイアンテナアセンブリの前記複数のアンテナのうち１つのアンテナと通信状態にあり、各アンテナによって受信される信号を増幅するためのものであって、
前記複数の増幅器の各増幅器によって発せられる増幅器信号の周波数変換を行なうためのダウンコンバータと、
前記ダウンコンバータからのデータを復元し、前記ダウンコンバータからのクロック信号を復元するように構成される復調器と、
前記復調器からのクロック信号を再編成するためのラッチとをさらに備え、前記ラッチは、前記復調器からのクロック信号のビットレートに基づいており、
前記ラッチからの前記クロック信号を編成し、復元するための先入れ／先出し回路と、
前記先入れ／先出し回路からの信号の誤りを訂正するように構成される論理回路とをさらに備える、受信機アセンブリ。
【請求項２】
前記論理回路は、デジタル信号を発し、前記受信機アセンブリは、アナログ信号を受信し、前記アナログ信号を前記デジタル信号に変換する、請求項１に記載の受信機アセンブリ。
【請求項３】
前記複数の増幅器は、低雑音増幅器である、請求項１に記載の受信機アセンブリ。
【請求項４】
前記先入れ／先出し回路は、シリアル／パラレル変換器（ＳＥＲＤＥＳ）アーキテクチャを含む、請求項１に記載の受信機アセンブリ。
【請求項５】
前記受信機アセンブリへのクロック信号を生成するためのクロック装置をさらに備える、請求項１に記載の受信機アセンブリ。
【請求項６】
前記複数のアンテナの各アンテナは、約１０ｄＢｉの利得と、約６０°の方位角３ｄＢビーム幅と、約３０から３５°の範囲の仰角３ｄＢビーム幅とを提供する、請求項１に記載の受信機アセンブリ。
【請求項７】
前記複数のアンテナの各アンテナは、異なる指向性を含む、請求項１に記載の受信機アセンブリ。
【請求項８】
前記Ｎ−アレイアンテナアセンブリは、方位面に約６０°の扇形の受信範囲を提供する、請求項１に記載の受信機アセンブリ。
【請求項９】
前記Ｎ−アレイアンテナアセンブリは、仰角面に約１８０°の扇形の受信範囲を提供する、請求項８に記載の受信機アセンブリ。
【請求項１０】
アナログ信号をデジタル信号に変換する方法であって、前記アナログ信号は、約６０ＧＨｚの帯域幅を有し、前記方法は、
約６０ＧＨｚにおいて動作するアナログ信号を、複数のアンテナで受信するステップと、
前記複数のアンテナから受信した前記アナログ信号を、増幅器に送るステップと、
前記アナログ信号を増幅し、雑音が除去された信号を生成するステップと、
前記雑音が除去された信号をダウンコンバートすることによって、前記雑音が除去され
た信号の周波数を変換するステップと、
ダウンコンバートされた信号を復調するステップと、
復調された信号を同期させるステップと、
前記信号を既知のシーケンスと相関させるステップとを備える、方法。
【請求項１１】
前記信号を同期させるステップは、前記信号を第２の信号で遅延させることにより前記信号を遅延させるステップを含む、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
１．発明の分野
この発明は、通信ネットワーク、より具体的には、高速、高周波無線システムのためのアーキテクチャに関する。
【背景技術】
【０００２】
２．関連技術の説明
世界が電気機器および携帯用機器にますます依存するようになるにつれて、より速く、より便利な機器への要求が増大している。したがって、このような機器の生産者は、消費者の要求に応えるために、より速く、より使いやすく、より経済性に優れる機器を作り出すために努力している。
【０００３】
実際、超高速データ転送速度無線通信への需要は、増大しており、これは特に、多くの新しいマルチメディア用途の出現に起因する。これらの高速データ転送速度における限界によって、超高速パーソナルエリアネットワーク（ＰＡＮ）および１対１または１対多データリンクの必要性は、大変重要になっている。
【０００４】
たとえば、８０２．１１ａ、８０２．１１ｂ、および８０２．１１ｇ規格などの、従来の無線ローカルエリアネットワーク（ＷＬＡＮ）は、最高の状態でも、わずか５４Ｍｂ／ｓのデータ転送速度に限られている。超広域帯（ＵＷＢ）および多入力／多出力（ＭＩＭＯ）システムなどの他の高速無線通信は、データ転送速度をほぼ１００Ｍｂ／ｓまで拡張することができる。
【０００５】
ギガビット毎秒（Ｇｂ／ｓ）スペクトルをなし遂げるには、スペクトル効率または利用可能帯域幅のいずれかを増大させなければならない。結果として、ミリ波（ＭＭＷ）周波数で動作する技術およびシステムの最近の開発は、この高速化への要求に応じて増えている。
【０００６】
幸いにして、政府機関は、６０ＧＨｚスペクトルにある、いくつかの、ＧＨｚ（ギガヘルツ）帯域幅における認可不要産業科学医療（ＩＳＭ）帯を、利用に供した。たとえば、アメリカ合衆国は、連邦通信委員会（ＦＣＣ）を通じ、５９−６４ＧＨｚをアメリカ国内における認可不要な用途のために割当てた。同様に、日本は、５９−６６ＧＨｚを高速データ通信のために割当てた。また、欧州は、５９−６２、６２−６３、および６５−６６ＧＨｚを広帯域移動通信およびＷＬＡＮ通信のために割当てた。このスペクトルにおける周波数の利用可能性により、超高速短距離無線通信の機会が提供される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このような高周波において、およびこのような高速で、信号をアナログからデジタルへ変換することは、現在は費用効率が高くない。また、このような周波数および速度で送信するためには、見通し線（line of sight）が必要であり、よって、無線通信の障害物により、通信の送信が遅延され、または停止されることがある。
【０００８】
したがって、必要とされるのは、アナログ信号をデジタル信号へ変換する、超高周波（約６０ＧＨｚ）および超高速（約１０Ｇｂ／ｓ）のための低コストなアセンブリである。さらに、障害物またはシャドーイングが発生するときに動作するように構成される装置が
必要とされる。この発明が主として検出されるのはこのような装置である。
【課題を解決するための手段】
【０００９】
発明の簡単な概要
この発明は、受信機アセンブリである。この受信機アセンブリは、複数のアンテナを含むＮ−アレイアンテナアセンブリを備え、この複数のアンテナは、約６０ＧＨｚの帯域幅において動作するように構成され、複数の増幅器をさらに備え、この複数の増幅器は、Ｎ−アレイアンテナアセンブリの複数のアンテナの各アンテナと通信状態にあり、各アンテナによって受信される信号を増幅するためのものであり、複数の増幅器の各増幅器によって発せられる増幅器信号の周波数変換を行なうためのダウンコンバータと、データを復元し、クロック信号を復元するように構成される復調器と、クロック信号を再編成するためのラッチとをさらに備え、このラッチは、クロック信号のビットレートに基づいており、クロック信号を編成し、復元するための先入れ／先出し回路と、既知のシーケンスを相関させ、信号の誤りを訂正するための論理回路とを、さらに備える。
【００１０】
論理回路は、デジタル信号を発することができ、受信機アセンブリは、アナログ信号を受信し、アナログ信号をデジタル信号に変換する。複数のフィルタは、低雑音増幅器であり得る。先入れ／先出し回路は、シリアル／パラレル変換器（ＳＥＲＤＥＳ）アーキテクチャを含むことができる。受信機アセンブリは、クロック装置をさらに備えることができる。
【００１１】
この複数のアンテナの各アンテナは、約１０ｄＢｉの利得と、約６０°の方位角３ｄＢビーム幅と、約３０から３５°の範囲の仰角３ｄＢビーム幅とを提供することができ、これは好ましい動作周波数において、予期せぬ結果を生み出すことができる。
【００１２】
この複数のアンテナの各アンテナは、異なる指向性を含むことができる。
Ｎ−アレイアンテナアセンブリは、方位面に約６０°の扇形の受信範囲を提供することができる。このＮ−アレイアンテナアセンブリは、仰角面に約１８０°の扇形の受信範囲をさらに提供することができる。
【００１３】
この発明は、方法も開示する。アナログ信号をデジタル信号に変換する方法であって、このアナログ信号の帯域幅は約６０ＧＨｚであり、この方法は、約６０ＧＨｚにおいて動作するアナログ信号を、複数のアンテナで受信するステップと、複数のアンテナから受信したアナログ信号を、フィルタへ送るステップと、アナログ信号にフィルタをかけ雑音が除去された信号を生成するステップと、雑音が除去された信号をダウンコンバートすることによって、雑音が除去された信号の周波数を変換するステップと、信号を復調するステップと、信号を同期させるステップと、信号を既知のシーケンスと相関させるステップとを備える。
【００１４】
信号を同期させるステップは、信号を別の信号で遅延させることにより信号を遅延させるステップを含むことができる。
【００１５】
この発明のこれらのならび他の目的、特徴および利点は、添付の図面に関連して下記の明細書を読むとより明白になるであろう。
【発明を実施するための最良の形態】
【００１６】
発明の詳細な説明
この発明の原理および特徴を理解しやすくするために、以下にこの発明の例示的な実施例における実現を参照して説明する。特に、超高周波数および超高速データ通信速度で動作するための無線受信機アセンブリとして、この発明を説明する。
【００１７】
この発明のさまざまな構成要素を構成するものとして記載される材料は、例示的なものであり、制限的なものではないことが意図されている。本明細書中に記載される材料と同じ、または同様の機能を発揮するであろう多くの好適な材料は、この発明の範囲内に包含されるものであることが意図されている。このような、この明細書中で記載されなかった他の材料は、たとえばこの発明の開発時以降に開発された材料を含み得るが、これに制限されない。
【００１８】
この発明は、受信機アセンブリ１００である。受信機アセンブリ１００は、Ｎ−アレイアンテナアセンブリ１１０と、ダウンコンバータ１２０と、復調器１３０と、ラッチ１４０と、先入れ／先出し回路（ＦＩＦＯ）１５０と、論理回路１６０とを備える。受信機アセンブリ１００は、空中のアナログ信号を取得する。このアナログ信号は、受信機アセンブリ１００の中を送られていく間に、デジタル信号に変換される。このアナログからデジタルへの変換を達成することは、高周波および高速データ転送速度においては容易なことではない。
【００１９】
この発明は、アンテナダイバーシティ、選択ダイバーシティ（ＳＤ）および最大比合成（ＭＲＧ）の３つの包括的な概念の組合せにより実現される。この発明は、好ましくは、約６０ＧＨｚ、つまり、５４から６６ＧＨｚ、および約１０Ｇｂ／ｓにおいて動作する。
【００２０】
Ｎ−アレイアンテナアセンブリ１１０は、Ｎ個の扇形ビーム直列アレイアンテナ１１２を含む。つまり、Ｎ−アレイアンテナアセンブリ１１０は、複数のアンテナ１１２を含む。図１に示されるように、アレイアンテナ１１２は５つある。当業者は、多数のアンテナ１１２が実現され得ることを認識するであろう。各アンテナ１１２は、約１０ｄＢｉの利得と、約６０°のビーム幅を有する約３ｄＢの方位角（つまりＨ面）と、約３０から３５°のビーム幅を有する約３ｄＢの仰角（つまりＥ面）とを提供するよう設計することができ、これらの組合せは、予期せぬ結果を生み出すことができる。好ましくは、受信機アセンブリ１００のための選択されたＮ個の扇形ビームアンテナ１１２は、互いに異なり、たとえば、アンテナ１１２は、アンテナ１１２間で異なる利得、放射パターン、形状、大きさ、および他の異なる特性を有する。
【００２１】
アンテナ１１２は、さらに、異なる方位角ビームの指向性を有するように設計することができる。Ｎ個の異なるアンテナ１１２の連関により、方位面で約６０°、仰角面で約１８０°を受信範囲に含むことが可能となる。たとえば、Ｎ−アレイアンテナアセンブリ１１０は、３つのアンテナ１１２を含み、これらアンテナ１１２は、少なくとも２つの面において約１８０°を受信範囲に含むことができる。アンテナ１１２は、好ましくは約６０ＧＨｚにおいて動作するアナログ信号１０５を受信するよう設計することができる。
【００２２】
方向が指向されているので、各アンテナ１１２は、マルチパス効果の影響をより受けにくい。さらに、アンテナ１１２のビーム指向性は、異なるので、各アンテナ１１２は、好ましくは、見通し線（line of sight）信号または代わりに反射信号（たとえば、無線中継器から）を受信することができる。Ｎ−アレイアンテナアセンブリ１１０のアンテナ１１２の配列およびアンテナ１１２が複数あることによって、多様な角度が可能となり、受信機アセンブリ１００は、多数の異なる信号または同じ信号を、異なる強度で受信することが可能となる。
【００２３】
各アンテナ１１２は、増幅器１１４に接続される。好ましくは、増幅器１１４は、低雑音増幅器（ＬＮＡ）である。各アンテナ１１２からの信号１１５がアンテナ１１２を通じて送信される間に、選択ダイバーシティの概念を適用し、最も高い信号対雑音比（ＳＮＲ）を示すまたは提供するアンテナ１１２を選択することができる。つまり、選択ダイバー
シティ方式により、最良の信号を算出することが可能となる。最良の信号を供給するアンテナ１１２は、その最良信号を確保し、より弱い信号は排除される。
【００２４】
増幅器１１４は、信号１１７を発することができる。増幅器１１４から発せられた信号１１７は、その後ダウンコンバータ１２０に送られ得る。ダウンコンバータ１２０は、より低い周波数帯への周波数変換を行なうように構成され得る。
【００２５】
ダウンコンバータ１２０は、信号１２５を発することができる。ダウンコンバータ１２０から発せられた信号１２５は、好ましくは、次に復調器１３０へ送られる。復調器１３０は、ダウンコンバータ１２０からの信号１２５を、ベースバンド信号へ変換することができる。実際、復調器１３０は、信号１２５を復元し、さらにデータを信号１２５から復元するように構成され、よって、好ましいアナログ技術により信号１２５を改善する。
【００２６】
好ましい実施例において、復調器１３０は、クロック復元技術１３２とデータ復元技術１３４とを含む。クロック復元１３２およびデータ復元１３４は、ダウンコンバータ１２０から発せられる信号１２５に適用される。クロック復元１３２およびデータ復元１３４の適用により、ラッチ機能と同期させることができるビットストリームの作成が可能となる。
【００２７】
ビットストリームまたは信号１３５は、次にラッチ１４０へ挿入される。ラッチ１４０は、信号１３５を再編成することができ、これはビットレートに依存する。信号パッチにおける遅延は、ラッチ１４０において再編成することができる。ラッチ１４０は、信号１３５を取込み、信号１３５を復調器１３０からの別の信号１３７から整列させるために信号１３５を所定の時間保持することができ、この信号１３７は、異なるアンテナで受信され、異なるアンテナから受信機アセンブリを通じ送られ得るが、信号１３５より少し遅れ（時間）得る。再編成も、ビットレートに依存する。
【００２８】
これらのビットストリーム、集合的に信号１４５は、ＦＩＦＯ（先入れ／先出し）１５０へ送られる。ＦＩＦＯ１５０は、ＳＥＲＤＥＳ（シリアル／パラレル変換器）アーキテクチャを用いることができる。ＳＥＲＤＥＳは、信号１４５を、直列データストリームおよび並列データストリームから／へ変換することができる。
【００２９】
ＦＩＦＯ１５０からの信号１５５は、その後論理回路１６０へ送られ得る。論理回路１６０は既知のビットシーケンスを相関する符号化を含むことができる。論理回路１６０は、好ましくは誤り検出アルゴリズム１６２および誤り訂正アルゴリズム１６４を含むことができる。具体的には、論理回路１６０内で符号化する誤り検出アルゴリズム１６２は、データストリームを相関することができる。さらに、最大比は、異なる入力信号を合成し、取込み、この信号の重みまたは選好度を相関し、付与することができる。アナログ信号対雑音比１６６を、信号の重み決定を可能とするために用いることができる。
【００３０】
論理回路１６０から発せられる信号１６５は、デジタル信号である。１つ以上のアンテナによって受信されたアナログ信号１０５は、受信機アセンブリを信号が通過する間にデジタル信号に変換される。
【００３１】
この発明はその好ましい形態において開示されたが、下記の請求項に記載されたこの発明の趣旨、範囲およびその等価物から逸脱することなく、多くの変更、追加および削除がなされ得ることは、当業者にとって明らかであろう。
【図面の簡単な説明】
【００３２】
【図１】この発明の好ましい実施例に従う受信機アセンブリのブロック図を示す。
【図１】
2009535974.tif 000003
【国際調査報告】
2009535974.tif 000004