(57)【要約】  本出願書は、ＦＮトンネリング消去サイクルが自己制限的ではないという、ＥＥＰＲＯＭの消去の間に起こる問題を取り上げる。既存の方法は、監視する計算法を用いることによってこの問題に対処している。しかしながら、この計算法は、消去処理時間を遅くする。本出願書は、監視する計算法の必要性を低減する、ＥＥＰＲＯＭセルを消去するための代替方法を提供する。該方法は、ＦＮトンネリングが消去ゲートを通して起こるように、消去ゲートの電位を引き上げて制御ゲートの電位を引き下げる最初のステップを備える。引き続くソフトプログラミングのステップは、制御ゲートの電位を十分高い値に引き上げて、ＦＮトンネリングがトランジスタの酸化膜を通して開始するように誘導するために用いられる。本方法が特に適している新構造も開示される。
2009533790.tif 000002
【特許請求の範囲】
【請求項１】
制御ゲートと消去ゲートを有する浮遊ゲート・トランジスタを備えたＥＥＰＲＯＭセルを消去する方法であって、前記方法は、
ａ）ＦＮトンネリングを前記消去ゲートを通って引き起こすために、前記消去ゲートの電位を引きあげ、前記制御ゲートの電位を下げるステップと、
ｂ）前記トランジスタの酸化膜を通したＦＮトンネリングを開始するのに十分な程度に前記制御ゲートの電位を引き上げるステップと、
を備えることを特徴とする方法。
【請求項２】
前記制御ゲートの電位を下げるステップは、前記制御ゲートを参照電圧に接続するステップを含むことを特徴とする、請求項１に記載の方法。
【請求項３】
前記消去ゲートの電位を引き上げるステップは、前記消去ゲートを第１の電圧源に接続するステップを含むことを特徴とする、請求項１に記載の方法。
【請求項４】
前記制御ゲートの電位を引き上げるステップは、前記制御ゲートを第２の電圧源に接続するステップを含むことを特徴とする、請求項３に記載の方法。
【請求項５】
前記第１の電圧源と第２の電圧源は同じであることを特徴とする、請求項４に記載の方法。
【請求項６】
前記トランジスタがＭＯＳＦＥＴであることを特徴とする、請求項１に記載の方法。
【請求項７】
前記制御ゲートの電位を引き上げるステップは、また前記制御ゲートと前記消去ゲートの電位を等しくすることを特徴とする、請求項１に記載の方法。
【請求項８】
データ値を蓄積するためのＥＥＰＲＯＭセルを有する記憶素子であって、前記ＥＥＰＲＯＭセルは、
ａ）前記データ値が電荷として前記浮遊ゲート上に蓄積されることを特徴とする浮遊ゲートと、制御ゲートと、前記制御ゲートを前記浮遊ゲートへ結合させる制御ゲート・キャパシタと、消去ゲートと、前記消去ゲートを前記浮遊ゲートへ結合する消去ゲート・キャパシタとを有するトランジスタと、
ｂ）前記蓄積されたデータ値を消去するための消去制御回路であって、前記消去回路は、
ｉ）消去電圧源へ接続するための消去入力と、
ｉｉ）参照電圧へ接続するための参照入力と
ｉｉｉ）ソフトプログラム電圧源へ接続するためのソフトプログラム入力と、
を備え、前記消去制御回路は、はじめに前記消去入力を前記消去ゲートへ、また前記参照入力を前記制御ゲートへ接続し、引き続き、前記ソフトプログラム入力を前記制御ゲートへ接続するように構成されていることを特徴とする消去制御回路と、
を備えることを特徴とする記憶素子。
【請求項９】
前記浮遊ゲート・トランジスタはＭＯＳＦＥＴであることを特徴とする、請求項８に記載の記憶素子。
【請求項１０】
請求項８に記載の前記記憶素子を含む集積回路。
【請求項１１】
前記消去電圧源およびソフトプログラム電圧源を更に備えたことを特徴とする、請求項１０に記載の集積回路。
【請求項１２】
前記消去電圧源およびソフトプログラム電圧源は同じであることを特徴とする、請求項１１に記載の集積回路。
【請求項１３】
前記消去制御回路は、前記記憶素子のビット線を前記参照電圧へ結合するようになっていることを特徴とする、請求項８に記載の記憶素子。
【請求項１４】
ｉ）プログラミング電圧源へ接続するためのプログラム入力と、
ｉｉ）前記ＥＥＰＲＯＭセルに蓄積するためにデータ値を受け入れるためのデータ入力と、
を含むプログラミング回路を更に含み、プログラミングは、前記消去ゲートと制御ゲートを前記プログラム入力に接続し、および前記データ入力を前記ＥＥＰＲＯＭセルのビット線へ接続して前記データ値を前記ＥＥＰＲＯＭセルに蓄積されるように構成されていることを特徴とする、請求項１３に記載の記憶素子。
【請求項１５】
前記記憶素子は、複数のＥＥＰＲＯＭセルを含み、前記消去回路は、各ＥＥＰＲＯＭセルの内容を選択的に消去するようになっていることを特徴とする、請求項８に記載の記憶素子。
【請求項１６】
前記記憶素子は、複数のＥＥＰＲＯＭセルを含み、前記消去回路は、複数のＥＥＰＲＯＭセルの内容を同時に消去するようになっていることを特徴とする、請求項８に記載の記憶素子。
【請求項１７】
浮遊ゲートと、制御ゲートと、消去ゲートとを有するトランジスタを含むＥＥＰＲＯＭセルを制御するための制御回路であって、前記制御回路は、
ａ）消去命令入力と、
ｂ）消去電圧源へ接続するための消去入力と、
ｃ）参照電圧へ接続するための参照入力と
ｄ）ソフトプログラム電圧源へ接続するためのソフトプログラム入力と、
を備え、前記制御回路は、前記消去命令入力で消去命令を受けて応答し、前記消去入力を前記ＥＥＰＲＯＭセルの前記消去ゲートへ、および前記参照入力を前記ＥＥＰＲＯＭセルの前記制御ゲートへ接続し、引き続き、前記ソフトプログラム入力を前記ＥＥＰＲＯＭセルの前記制御ゲートへ接続するように構成されていることを特徴とする制御回路。
【請求項１８】
請求項１７に記載の前記制御回路を含む集積回路であって、前記集積回路は前記ＥＥＰＲＯＭセルと、前記消去電圧源と、およびソフトプログラム電圧源とを更に含むことを特徴とする集積回路。
【請求項１９】
前記制御回路は、前記消去入力を前記消去ゲートへ、および前記参照入力を前記ＥＥＰＲＯＭセルの前記制御ゲートへの接続時に、および引き続いて前記ソフトプログラム入力を前記制御ゲートへ接続中に前記ＥＥＰＲＯＭセルの前記ビット線を前記参照電圧へ結合するように構成されていることを特徴とする、請求項１７に記載の制御回路。
【請求項２０】
ｉ）プログラム命令を受けるためのプログラム命令入力と、
ｉｉ）プログラミング電圧源へ接続するためのプログラム入力と、
ｉｉｉ）前記ＥＥＰＲＯＭセルに蓄積するためのデータ値を受けるためのデータ入力と、
を更に備え、前記制御回路は、プログラム命令の受け入れに応答して、前記消去ゲートと制御ゲートを前記プログラム入力に接続し、前記データ入力を前記ＥＥＰＲＯＭセルの前記ビット線へ接続して、前記データ値が前記ＥＥＰＲＯＭセルに蓄積されるように構成されることを特徴とする、請求項１７に記載の制御回路。
【請求項２１】
比較的軽いドーピングを施した、第１のタイプの伝導率を有し、反対極性にドープされた井戸内に備えられたチャネルによって分離されたソース領域とドレイン領域と、
前記チャネルの１部の上に部分的に配置された浮遊ゲートと、
前記第１のタイプの伝導率を有し、前記ドレイン領域から前記ゲート電極の下に配置された前記チャネルへ伸びている、比較的軽いドーピングを施した領域と、
前記井戸に近接して、第１のタイプの伝導率を有する、比較的高濃度ドープした材料の第１の領域内に備えられた制御ゲートと、
前記井戸に近接して、第１のタイプの伝導率を有する、比較的高濃度ドープした材料の第２の領域内に備えられた消去ゲートと、
前記チャネルと、第１の領域と第２の領域を前記浮遊ゲートから分離する酸化物材料の層と、
を備え、前記制御ゲートは、前記第１の領域と前記酸化物の層によって前記浮遊ゲートに容量的に結合し、前記消去ゲートは、前記第２の領域と前記酸化物の層によって前記浮遊ゲートに容量的に結合していることを特徴とする電界効果トランジスタを備えた半導体ＥＥＰＲＯＭセル。
【請求項２２】
第１のタイプの伝導率を有し、前記ドレイン領域から前記軽くドープされた領域を超えて前記浮遊ゲートの下の前記チャネル領域へ伸びている高濃度ドープされた領域を更に備えたことを特徴とする、請求項２１に記載の半導体ＥＥＰＲＯＭセル。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ・セルに関し、特には電気的に書き換え可能な読み出し専用メモリ (ＥＥＰＲＯＭ) デバイスに関する。
【背景技術】
【０００２】
不揮発性記憶素子はこの技術分野では公知である。一般に。不揮発性記憶素子はメモリ・セルとして動作する一連のトランジスタを備える。そのようなＥＰＲＯＭデバイスの１例、ここでは紫外線 (ＵＶ)で消去可能なＥＰＲＯＭセル１０を図１に示す。それは、フィールド酸化膜１１によって分離した、Ｐ伝導型のシリコン母体１８のＰ伝導型の井戸１６の中に形成された、ここではＮ＋に高濃度ドープされた１対のソース領域１２とドレイン領域１４を含む。キャリアのチャネル２０は１対のソース領域１２とドレイン領域１４の間に配置される。キャリアのチャネル２０上には、チャネル２０からは誘電体層２３によって、制御ゲート２４からは誘電体層２６によって隔てられた浮遊の多結晶シリコン・ゲート２２が配置されている。誘電体層２３は、浮遊ゲート２２とシリコン表面の間を誘電体で分離するための(すなわち、浮遊ゲート２６がソース領域１２とドレイン領域１４と短絡するのを避けるための)ゲート酸化膜を形成するために用いられる、通常は熱的に成長した２酸化シリコン層である。誘電体層２６は、通常は２酸化シリコン、または２酸化シリコンと窒化シリコン、であり、浮遊ゲート２２と制御ゲート電極２４の間に用いられる。浮遊ゲート２２と制御ゲート２４は垂直に、すなわち自己整合配置で配置されている、ということは注意すべきである。高濃度ドープのソース領域１２とドレイン領域１４は、制御ゲート電極２４と一緒に、セルの論理状態をプログラムするために用いられる。より具体的には、セルをプログラムするために、ソース領域１２を接地して、ドレイン領域１４に比して、例えば１２から１５ボルトの比較的高い正の電圧を制御ゲート電極２４に印加する。この比較的高い正の電圧は、ドレイン領域1４の付近に比較的大きな、垂直方向の電界を生成する。その大きさはドープされたドレイン領域１４の近傍で生成された「熱い」電子をゲート酸化膜２３を通して浮遊ゲート２２へ引き付けるのに十分な強度である。このようにして、このプログラムされた状態(すなわち、浮遊ゲート２２に「熱い」電子(すなわち電荷)を有する状態)では、セル１０の閾値電圧は、初期の紫外線で消去された状態から増大する。プログラムされた後は、セル１０は、今や、５ボルトという低い制御ゲート電極電圧２４で、通常の動作モードで動作する。セル１０の閾値電圧の差は、セルに蓄積しているのが論理０ビットかまたは論理１ビットかを決定するために検出される。浮遊ゲートから蓄積された「熱い」電子を除去するために、紫外光を再びセル１０の表面から（不図示の）保護層を通して、及び（不図示の）パッケージに備わった（不図示の）ＵＶ透過窓を通してセル１０に照射する。
【０００３】
セルを消去するために紫外光を用いる代わりの代替法は、印加電界を用いることである。このタイプのデバイスは、一般にＥＥＰＲＯＭデバイスと呼ばれ、本出願書はこれに関するものである。従来のＥＥＰＲＯＭ セル構造とアレイの１例は非特許文献１に記載されている。各ＥＥＰＲＯＭセル３１は、図２に示すように、２つのキャパシタ４２、４４と浮遊ゲート・トランジスタ３２を備える。２つのキャパシタは共通電極を有する分割キャパシタとして構成されている。分割キャパシタの共通電極は、ＭＯＳＦＥＴの浮遊ゲート３４へ接続される。キャパシタの他の電極は、制御ゲート４６と消去ゲート４８へ接続される。分割キャパシタ構成４２、４４は、セルの結合比を、キャパシタへ印加されるバイアスを変えることによって可変とし、それ故に、プログラムと消去で異なる条件をセルに適用可能にする。ＭＯＳＦＥＴ のソース６は、通常は参照電圧、例えばアースに繋がれる。ＭＯＳＦＥＴのドレイン３８は、データがセルへ読み込まれセルから読み出される場所であるので、通常はビット線とよばれる。
【０００４】
【特許文献１】米国特許第ＵＳ６３００６６２号明細書
【非特許文献１】ジャチュル  リー（ＪａｅＣｈｕｌ  Ｌｅｅ）ら、「低コスト応用のための単一ポリＣＭＯＳ互換埋め込みフラッシュメモリＩＰ（Ａ  Ｓｉｎｇｌｅ  Ｐｏｌｙ  ＣＭＯＳ  ｃｏｍｐａｔｉｂｌｅ  Ｅｍｂｅｄｄｅｄ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  ＩＰ  ｆｏｒ  Ｌｏｗ−Ｃｏｓｔ  Ａｐｐｌｉｃａｔｉｏｎｓ）」、ＡＰ−  ＳＯＣ、１１月、２００２年。
【０００５】
プログラミングに対しては、制御ゲート４６と消去ゲート４８は、図３に示すように、所定の書き込み電圧Ｖｐｒｏｇまで引き上げられる。キャパシタ構成の結合比が０．５より大きく、たとえば０．６であることにより、高電圧が、浮遊ゲート上に結合する。この時、ビット線(Ｖｂｉ)に高電圧が印加されると、チャネルの熱い電子がＳｉ／酸化膜障壁を越えて制御ゲートへ注入され、ＥＥＰＲＯＭセルのＶｔを増大させる。これがＥＥＰＲＯＭセルのプログラミングのための従来の方法である。
【０００６】
紫外光消去のＥＰＲＯＭと比べて、セルを消去するために、消去ゲートは、高電位に引き上げられ、同時に、制御ゲートは、図４に示すように接地される。これにより、結合比を０．５未満、例えば０．２に変化させる。その結果、低電圧が浮遊ゲートに結合することになる。消去ゲートのキャパシタ間の電位差はファウラー・ノルトハイム（ＦＭ）トンネルに必要な電圧を超え、電子がＦＮトンネリングによって浮遊ゲートを離れて消去ゲートのキャパシタを通過する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＦＮトンネリングによる消去サイクルは、自己制限的ではなく、消去サイクルおよびまたは消去サイクル数を伸ばすと、より多くの電子がＦＮトンネリングによって浮遊ゲートから離れて消去キャパシタへ取り除かれ、ＥＥＰＲＯＭセルのＶｔを低減させる結果になる。これは図５に示したグラフに実証されている。この図は、１００にわたり与えた消去電圧が各消去時間のＶｔに与える影響を示している。閾値電圧Ｖｔは２Ｖ以上減少することがグラフからわかる。このような状況のまま修正されなければ、修正されなければ、ＥＥＰＲＯＭの閾値電圧Ｖｔが０Ｖ以下に減少する危険性がある。この様な場合、デバイスは常時オンとなり、電流が流れ続ける可能性がある。更に、関連するビット線上の電流の流れは、そのビット線に沿った全てのセルに擾乱を与えるであろうから、影響は単純にこのセルに限定されることは無い。これはＥＥＰＲＯＭ技術に関連した公知の問題である。
【０００８】
この問題に取り組むために、Ｖｔが低すぎることにならないことを確認するために、消去サイクル中のビットのＶｔをチェックするためのモニタ計算法が用いられる。あるいは、過度の消去を防ぐために、浮遊ゲートからの電荷のＦＮトンネリングの増分を用いて消去手続きが多段階で制御が行われる。しかしながら、このような計算手法は消去処理時間を遅くする。
【課題を解決するための手段】
【０００９】
本出願書は、モニタ計算法の必要性を低減できる、ＥＥＰＲＯＭセルを消去するための代替方法を提供する。本出願書は、またＥＥＰＲＯＭセルの新しい構造を提供する。
【００１０】
第１の実施形態では、セルが、関連する制御ゲートと消去ゲートを有する浮遊ゲート・トランジスタを備えたＥＥＰＲＯＭセルを消去するための方法が提供される。該方法は、消去ゲート・キャパシタを通るＦＮトンネリングを誘起するために、消去ゲートの電位を引き上げ、制御ゲートの電位を引き下げるステップと、引き続き、トランジスタの酸化膜を通るＦＮトンネリングが開始するのに十分な値に、制御ゲートの電位を引き上げるステップを備える。
【００１１】
制御ゲートの電位を引き下げるステップは、制御ゲートを参照電圧へ接続するステップを含むのが適当である。同様に、消去ゲートの電位を引き上げるステップは、消去ゲートを第１電圧源に接続する工程を含むのがよく、一方、制御ゲートの電位を引き上げるステップは、制御ゲートを第２の電圧源へ接続する工程を含むのがよい。第１と第２の電圧源は同じでもよい。トランジスタ自身はＭＯＳＦＥＴであってよい。制御ゲートの電位を引き上げるステップは、また、制御ゲートと消去ゲートの電位を等しくするのも適当である。
【００１２】
他の実施形態では、データ値を蓄積するためのＥＥＰＲＯＭセルを有する記憶素子が提供される。ＥＥＰＲＯＭセルは、浮遊ゲートを有するトランジスタを備え、データ値は浮遊ゲート上に電荷として蓄積される。該セルは、制御ゲートと、制御ゲートを浮遊ゲートに結合する制御ゲート・キャパシタと、消去ゲートと、消去ゲートを浮遊ゲートに結合する消去ゲート・キャパシタとを更に備える。該記憶素子は、蓄積されたデータ値を消去するための消去制御回路を更に備える。該消去回路は、消去電圧源へ接続するための消去入力と、参照電圧へ接続するための参照入力と、ソフトプログラム電圧源へ接続するためのソフトプログラム入力とを備え、消去制御回路は、まず、消去入力を消去ゲートへ接続し、参照入力を制御ゲートへ接続し、引き続いてソフトプログラム入力を制御ゲートへ接続するように構成されていることを特徴としている。該浮遊ゲート・トランジスタはＭＯＳＦＥＴであることが適当である。該記憶素子は、集積回路の中に含まれてもよい。その場合、該消去電圧源とソフトプログラム電圧源も集積回路の中に含まれてもよい。いくつかの場合は、消去電圧源とソフトプログラム電圧源とは同じものであってもよい。好適には、該消去制御回路は、記憶素子のビット線を参照電圧へ結合させるようになっていてもよい。プログラミング回路が、記憶素子をプログラミングするために備わっていてもよい。好適には、該プログラミング回路は、プログラミング電圧源へ接続するためのプログラム入力および、ＥＥＰＲＯＭセルに蓄積するためのデータ値を受け入れるためのデータ入力を備え、プログラミングは、データ値をＥＥＰＲＯＭセルに蓄積させるために、消去ゲートと制御ゲートとをプログラム入力へ接続し、データ入力をＥＥＰＲＯＭセルのビット線へ接続するように構成されている、ことを特徴としている。有利なことには、記憶素子は、複数のＥＥＰＲＯＭセルを含んでもよい。この構成では、消去回路は、各ＥＥＰＲＯＭセルの内容を選択的に消去するようになっていてもよい。同様に、記憶素子が、複数のＥＥＰＲＯＭセルを備える場合は、消去回路は複数のＥＥＰＲＯＭセルの内容を同時に消去するようにしてもよい。
【００１３】
更に他の実施形態では、浮遊ゲートと、制御ゲートと、消去ゲートとを有するトランジスタを備えたＥＥＰＲＯＭセルを制御するために制御回路が備えられている。該制御回路は、消去命令入力と、消去電圧源へ接続するための消去入力と、参照電圧へ接続するための参照入力と、および、ソフトプログラム電圧源へ接続するためのソフトプログラム入力とを備え、該制御回路は、消去命令入力での消去命令を受け取るのに応じて、消去入力をＥＥＰＲＯＭセルの消去ゲートへ、および参照入力をＥＥＰＲＯＭセルの制御ゲートへ先ず接続し、引き続いて、ソフトプログラム入力をＥＥＰＲＯＭセルの制御ゲートへ接続するように構成されていることを特徴とする。
【００１４】
該制御回路は、集積回路に組み込まれていてもよい。その場合、該集積回路は、ＥＥＰＲＯＭセルと、消去電圧源と、およびソフトプログラム電圧源とを更に備えてもよい。好適には、該制御回路は、消去入力をＥＥＰＲＯＭセルの消去ゲートへ、および参照入力をＥＥＰＲＯＭセルの制御ゲートへ接続するときに、及び、引き続いて、ソフトプログラム入力を制御ゲートへ接続している間に、ＥＥＰＲＯＭセルのビット線を参照電圧へ接続するようになっている。
【００１５】
該制御回路は、プログラム命令を受け取るためのプログラム命令入力と、プログラミング電圧源へ接続するためのプログラム入力と、ＥＥＰＲＯＭセルに蓄積するためのデータ値を受け取るためのデータ入力とを更に備えてもよい。この構成では、データ値がＥＥＰＲＯＭセルに蓄積されるようにするために、該制御回路は、プログラム命令の受け取りに応答して、消去ゲートと制御ゲートをプログラム入力へ接続して、データ入力をＥＥＰＲＯＭセルのビット線へ接続するように構成してもよい。
【発明を実施するための最良の形態】
【００１６】
本出願書では、ＥＥＰＲＯＭセルの内容の消去のための方法が記述される。該方法は、図６の例示的な流れ図に示すように、２つの主要なステップを備える。第１のステップ７０は、セルを消去するために、ジャチュル・リー（ＪａｅＣｈｕｌ  Ｌｅｅ）らの先行技術の参考文献に用いられたのと実質的に同じ方法である。すなわち、ＦＮトンネリングが消去ゲート・キャパシタを通して起こるように消去ゲート電圧を引き上げて制御ゲートを接地する。前と同様に、ＦＮトンネリングによって電荷がＭＯＳＦＥＴの浮遊ゲートから取り去られる。次のステップ７２は、消去プロセスを完了するために用いられる。この引き続き行われるステップは、図７に示す制御ゲート４６を、ここではソフトプログラム電圧(Ｖｓｏｆｔ−ｐｒｏｇ)とよばれる電圧源へ接続することによって、制御ゲート電圧を接地レベルから適当に高い電圧レベルへ引き上げる。ソフトプログラム電圧は、ＦＮトンネリングをＭＯＳＦＥＴの酸化膜を通して起こし、それによってＥＥＰＲＯＭセルのＶｔを引き上げるのに十分なレベルである予め決められた電圧である。消去ゲート電圧もＶｓｏｆｔ−ｐｒｏｇに結合してもよいし、またはＶｅｒａｓｅに接続されたままでもよい。さらに、注意深い設計では、同じ電圧をＶｓｏｆｔ−ｐｒｏｇとＶｅｒａｓｅに用いてもよく、このようにして、必要な電圧源の数を減らすことになる。これは以下により詳しく論じられる。
【００１７】
ソフトプログラム・ステップ７２では、制御ゲート４６をＶｓｏｆｔ−ｐｒｏｇへ接続すると、結合比を０．５より上に増大させて、Ｖｓｏｆｔ−ｐｒｏｇをＭＯＳＦＥＴの浮遊ゲート３４上に結合させ、電位がＭＯＳＦＥＴの酸化膜を通して出現する。注目すべきことは、ソフト・チャージ機構の背景にある機構は、書き込みステップ中に用いられるチャネルの熱い電子の注入の機構ではなくて、ＭＯＳＦＥＴの酸化膜を通したＦＮトンネリングであるということである。ＭＯＳＦＥＴの酸化膜を通した電位は、浮遊ゲート上にすでに在る電荷に依存する。それ故、消去しすぎたセルまたは存在する電子数が少ないセルではより高い電位が現れ、そのＦＮトンネリング電流を増加させる。これは、消去しすぎのセルに対する自己修正効果を提供する。該方法は、電流レベルが低い限り、ページまたはメモリ・アレイ全体に適用される。更には、該方法は、ページまたはメモリ・アレイの全体の消去サイクルの間、プログラムされていないビットは、確実に、制御されたＶｔへ戻るようにソフトプログラムされるので、監視と読み取り計算法の必要性を除外する。
【００１８】
該方法を、図９の例示的な回路構成を参照して、より詳しく記述する。回路構成は、前記したメモリ・セル３１と、関連制御回路６６と、および３つの電圧源５４、５６、５８を備える。該３つの電圧源は、ソフトプログラミング電圧源５４と、消去電圧源５６と、およびプログラミング電圧源５８を含む。電圧源を実現する技術はこの分野ではよく知られているものと理解されよう。該電圧源は、メモリ・セル３１と制御回路網６６と同じ集積回路上に含まれてもよく、または外部に備えてもよい。電圧源５４、５６、５８は、制御回路のそれぞれの入力に接続される。特に、消去入力は消去電圧源に接続するために備えられていて、ソフトプログラム入力はソフトプログラム電圧源に接続するために備えられていて、プログラム入力はプログラミング電圧源に接続するために備えられている。前記したように、消去電圧源とソフトプログラム電圧源とその関連入力は同一であってもよい。参照入力も、参照電圧、例えば接地電位を制御回路へ接続するために備わっている。
【００１９】
制御回路は、また、多くの命令入力を持っている。これらの命令入力は、制御回路がセルの内容を消去せよという、通常は論理レベルで同定される指示を受ける場所である消去命令入力Ｅを含む。プログラム命令入力Ｐも、セルの内容を蓄積せよというプログラム命令を受けるために備わっている。蓄積すべき内容はビット線３８上に提供される。
【００２０】
該入力は、制御回路６６から受けた命令に応答して、制御ゲートと消去ゲートにスイッチ６２、６４ によって接続されている。より具体的には、該制御回路は、消去命令入力で消去命令を受けて応答し、消去入力をＥＥＰＲＯＭセルの消去ゲートへ、および参照入力をＥＥＰＲＯＭセルの制御ゲートへ先ず接続するように構成されている。スイッチングの期間は、セルの内容を除去するのに十分なように選択され、これは従来技術と実質的に同じ方法である。引き続き、また消去命令に応答して、該制御回路はＥＥＰＲＯＭセルの制御ゲートから参照入力を切り離し、ソフトプログラム入力をＥＥＰＲＯＭセルの制御ゲートへ切り替えるように構成されている。同時に、該制御回路は、消去入力を消去ゲートから切り離して、ソフトプログラム入力を消去ゲートへ接続するようにしてもよい。ソフトプログラミングの後は、入力は、制御ゲートと消去ゲートから切り離してもよい。消去とソフトプログラミングの期間、ＥＥＰＲＯＭセルのビット線は、参照電圧に接続していてもよく、あるいは浮遊状態にしておいてもよい。
【００２１】
制御回路とスイッチ回路は、過度の負担無く、多くの異なる方法で実現してよく、たとえば計時回路、遅延、ラッチ、論理回路およびトランジスタ・スイッチの使用を含んでもよいことは当業者には理解されよう。
【００２２】
セルの内容が消去されると、セルは従来技術で知られている従来の方法によってプログラムされてもよい。図示された例示的構成では、これは、ＥＥＰＲＯＭセルに蓄積するために、データ入力で受け取ったデータ値をＥＥＰＲＯＭセルのビット線に結合させ、消去ゲートと制御ゲートをプログラム入力へ接続し、データ入力を接続して、データ値をＥＥＰＲＯＭセルに蓄積するようにする制御回路を備えることができる。
【００２３】
また、キャパシタの面積比を注意深く選択することによって、上記したソフトプログラム手順に対して単一のＶｅｒａｓｅを用いてもよい。その結果、結合した手順に対して単一電圧電源となる。
【００２４】
以前に論じたジャチュル・リー（ＪａｅＣｈｕｌ  Ｌｅｅ）らの参考文献は、浮遊ゲートに接続される共通電極を持った分割キャパシタを有するＥＥＰＲＯＭの構築について記述していて、論じられた例示的デバイスはディープ・サブミクロン（０．２５μｍ）プロセスを用いて製作された。例えば０．４μｍより大きな、より浅いサブミクロン・プロセスを用いてこれらのデバイスを構築することは、ゲート酸化膜がより厚くなり、それ故、電子が通過する確率が低下し、今度はプログラミングと消去のための高い電圧を必要とすることになり、基板上の他のデバイスとの間で問題を作り出すので実際的ではない。しかしながら、かなりのＩＣは、(例えば約０．５−０．７μｍの)従来のＣＭＯＳ シャロー・サブミクロン・プロセスを用いて作られている。このプロセスは、分割キャパシタ構成とプログラミング関するここに記述した方法から恩恵を受けることができる。従って、この申請書の更なる側面は、よりシャローなサブミクロン・プロセスでの構築に適した、分割キャパシタと浮遊ゲート構造を有するＥＥＰＲＯＭの新しい設計法を提供する。この構築法について図１０を参照して論じる。
【００２５】
このデバイスを構築するための製造技術は、標準的なＣＭＯＳ/ＢｉＣＭＯＳプロセスに依拠する。便宜上、これを一般にＣＭＯＳプロセスと呼ぶ。デバイスは、基板、図示された例ではＰ型基板７０を備える。従来のＣＭＯＳプロセスと同様に、ＮＭＯＳとＣＭＯＳデバイスが基板上に作製される。例えば、Ｐ型不純物のＰｗｅｌｌ７２がＮＭＯＳトランジスタデバイスの井戸領域を形成するために備えられてよい。同様にＮ型不純物をＰＭＯＳデバイスのためのＮ型井戸領域７４を形成するために添加してもよい。ＬＯＣＯＳ酸化膜7６を各デバイスの分離のために用いてもよい。ＰＭＯＳとＮＭＯＳトランジスタ領域が例として含まれているが、ＥＥＰＲＯＭセルとは別であることは理解されよう。しかしながら、これらは、ＥＥＰＲＯＭセルが、ＣＭＯＳプロセスと共通の特徴と技術から構築できること、および実際に共通のプロセスを用いて同じ集積回路上に組み合わすことができることを例示している。
【００２６】
ＮＭＯＳトランジスタは、Ｐ型伝導度井戸７２の中に形成された、1対の高濃度ドープのＮ＋のソース領域とドレイン領域８２、８４を含む。キャリアのチャネル８６はソース領域とドレイン領域８２、８４の対の間に配置される。キャリアのチャネル８６の上に配置されているのは、多結晶シリコン・ゲート７８であり、チャネル８６から誘電体層８８によって分離されている。ポリシリコン・ゲートは、ポリシリコン層の成膜によって形成され、標準的なＣＭＯＳプロセスによりパターン化される。
【００２７】
酸化膜スペーサ８０は、ゲート７８の端部を絶縁するために用いられる。これらのスペーサは、高濃度ドープのソース／ドレイン領域がポリシリコン・ゲート・チャネル領域の端部から分離され、熱い電子の発生を低減するように作用するのを確実にする。低濃度ドープＮ型領域９０が、ＮＭＯＳデバイスのソース／ドレイン領域にイオン注入で形成される。このＮ型ＬＤＤ(低濃度ドープドレイン)領域は、高濃度ドープのソース／ドレイン領域とポリシリコン・ゲート端の下で酸化膜スペーサ８０の下の部分との間に低抵抗接続を提供するものであり、この低濃度ドープ領域は、チャネルのドレイン端で垂直電界を低減するために、標準的なＮＭＯＳデバイスに一般的に付加されていて、これが、発生する電子／正孔の数、それゆえに、熱い電子の数を低減し、熱い電子による損傷によって通常の使用状態においてＭＯＳ特性がシフトするのを避けている。
【００２８】
ＰＭＯＳデバイスは、Ｎ型井戸を備え、その内部で、標準的ＣＭＯＳ工程によって、低抵抗電極を設けるために、高濃度Ｐ型領域９２，９４がＰＭＯＳデバイスのソース／ドレイン領域にイオン注入によって形成される。キャリアのチャネル９６は、１対のソース領域９２とドレイン領域９４の間に配置される。キャリアのチャネル９６の上には、チャネル９６から誘電体層８８によって分離された多結晶シリコン・ゲート９８が配置される。ＮＭＯＳトランジスタと同様に、酸化膜スペーサ８０が、ゲート９８の端部を絶縁するために用いられる。これらのスペーサは、高濃度ドープのソース／ドレイン領域がポリシリコン・ゲート・チャネル領域の端部から分離され、熱い電子の発生を低減するように作用するのを確実にする。
【００２９】
次に、ＥＥＰＲＯＭセルの構造と構築を、構造から始めて、説明する。ＮＭＯＳデバイスとＰＭＯＳデバイスと同様に、不純物、この場合はＰ型不純物を添加してＰ型基板上に井戸領域１０１を形成する。高濃度Ｎ型領域１００、１０２がＰｗｅｌｌ１０１の周りに付け加えられる。これら高濃度領域は、通常、コレクタ・プラグまたはコレクタ・シンカーとよばれ、ＮＰＮデバイスの埋め込みコレクタ領域との接続を取るための低抵抗吸い取り口としてＢｉＣＭＯＳ構造中で通常用いられている。本出願書では、コレクタ・プラグ１００、１０２は、それぞれ、消去キャパシタと制御キャパシタの結合キャパシタの上部電極を形成するために用いられている。プラグは、ＮＭＯＳデバイス、ＥＥＰＲＯＭデバイス、およびＰＭＯＳに共通のゲート酸化膜を通して、ＥＥＰＲＯＭの浮遊ゲートに結合する。プラグはＮｗｅｌｌ領域よりも高濃度ドープされているので、ＥＥＰＲＯＭセルのプログラム／消去の手続きの期間に高い電位が印加されるとき、これら高濃度ドープ領域への空乏層拡がりは少なく、その結果、低濃度ドープのＮｗｅｌｌ領域が用いられる場合に比べて、プログラム／消去の電圧が低くなる。
【００３０】
ＥＥＰＲＯＭのＰｗｅｌｌ及びプラグは、標準的なＣＭＯＳ工程を用いて、その必要な接合深さまで拡散によって作られる。ＰＭＯＳデバイスとＮＭＯＳと同様に、ＬＯＣＯＳ酸化膜７６を成長してデバイスを分離する。この分野では従来から行われているように、ＥＥＰＲＯＭセルは、Ｐ型伝導度の井戸７２の中に形成されるソース１０８とドレイン１１０を実現するために、１対の高濃度ドープしたＮ＋領域をふくむ。消去ゲート１１６と制御ゲート１１８の電極領域も、プラグ１００、１０２の中に、同じ工程を用いて、高濃度ドープしたＮ＋領域として実現されるのが適当である。ソース、ドレイン、消去ゲート、および制御ゲートはドーパントをイオン注入して実現されるのが通常である。このドーパントは、ドーパントの横方向／縦方向拡散を低減して、スペーサ酸化膜の下へ拡散しないようにし、熱い電子の発生を最小にすることを確保するために、通常は砒素である。
【００３１】
キャリアのチャネル１１２は、該１対のソース領域とドレイン領域の間に配置される。キャリアのチャネル８６の上には、チャネル８６からゲート酸化膜８８の誘電体層によって隔てられた、多結晶シリコン・ゲート７８が配置される。ポリシリコン・ゲートは、ＮＭＯＳデバイスとＰＭＯＳデバイスに関して前記したように、ポリシリコン層を成膜して、引き続きパターン化することによって形成されてもよい。ゲート酸化膜８８はプラグとＰｗｅｌｌ上に成長される。ゲート酸化膜は、高濃度ドープのプラグ領域上ではやや厚めに成長する。(例えば、１５０Åに対して１７０Å)。これは当業者にとってはよく知られた現象である。しかしながら、この酸化膜はなお、従来技術では結合キャパシタにおける誘電体として用いられている、厚さが約８００Åであるインター・ポリ・酸化膜(ＩＰＯ)に比べて十分に薄い。誘電体の厚さが薄いと消去条件のもとで必要な電圧が低くなるという結果になる、ということは理解されよう。浮遊ゲートはプラグ領域上とＰｗｅｌｌ上に備えられる。ＮＭＯＳデバイスとＰＭＯＳデバイスを参照して記述したように、酸化膜スペーサ８０が、ゲートを取り囲むように備えられる。これらのスペーサは、高濃度ドープのソース／ドレイン領域が、ポリシリコン・ゲート・チャネル領域の端部から隔てられ、熱い電子の発生を低減することを確保している。セルのプログラム効率を低減するので、これは、再び、ＥＥＰＲＯＭセルと関連するＭＯＳにとっては理想的ではない。図示の断面図による表現では不鮮明であるが、例示された浮遊ゲートは、プラグ領域の上とＰｗｅｌｌの上の区画において、Ｅ字形をしていて、連結している（不図示の）Ｅの水平の腕に対応している。連続した浮遊ゲート構造を実現するために他の配置を用いてもよいことは理解されよう。
【００３２】
ＮＭＯＳデバイスと同様に、低濃度ドープのドレイン領域１０９、１１１が、高濃度ドープのソース／ドレイン領域と、ポリシリコン・ゲートの端部で酸化膜スペーサの下との間で低抵抗接続を実現するために導入される。ＮＭＯＳデバイスと同様に、この低濃度ドープの領域は、チャネルのドレイン端での垂直電界を低減して、発生する電子／正孔の数、すなわち熱い電子の数を低減して、熱い電子の損傷により通常使用状態でのＭＯＳ特性がシフトするのを防ぐために、標準的なＮＭＯＳデバイスに付加される。しかしながら、ＥＥＰＲＯＭに関連するＭＯＳのプログラミングは、熱い電子がゲート酸化膜障壁を越えて浮遊ゲートへ流れることに依存していて、ＥＥＰＲＯＭに関連するＭＯＳの中にこのＮＬＤＤ領域の存在は、ＥＥＰＲＯＭセルのプログラム効率を低減し、１００Åより厚い技術では、プログラミングが起こらない。
【００３３】
熱い電子の発生を援助するために、高濃度ドープのＮ型領域１１４が、ＥＥＰＲＯＭセルのドレインにイオン注入される。このような特徴物を用いることは、以前に、（本発明の譲受人に譲渡された）特許文献１に記載され、その内容の全体は参照することによってここに取り込まれているものとする。この種のイオン注入は、(たとえば、ＮＭＯＳが入力／出力パッドに接続されるときの)静電気放電ＥＳＤ事象にさらされるＭＯＳデバイスのドレイン／ソースにおいて用いられるのが通常である。このイオン注入はより深く、かつスペーサの下で、ポリシリコン・ゲート端の下へ拡散し、ＥＳＤ事象中の接合特性を改良する。ＥＥＰＲＯＭセル内のＮＭＯＳの場合は、この高濃度ドープの領域は、スペーサ酸化膜の下でポリシリコン・ゲート端の下へ拡散し、Ｎ型ＬＤＤ領域の効果を打ち消す。ポリシリコン・ゲート端で高濃度ドープの領域１１４が存在することは、チャネルのドレイン端で垂直電界を増加させ、発生する電子／正孔の数を増加させ、熱い電子の数を増加させ、これにより、ＥＥＰＲＯＭセルのプログラム効率を改良する。ゲート酸化膜が１００Å以上では、ＥＥＰＲＯＭセルは、この層が無ければ熱い電子が不足するためにプログラムしないこともありうるであろう。
【００３４】
酸化膜の成膜、接続穴のエッチング、色々な接合部へ接続される金属電極は、通常の処理工程を用いて実行される。このような特徴物は、図面を簡単にして読者の理解を容易にするために、図示されていない。しかしながら、接続部、ビット線、消去ゲート、ソース、及び制御ゲートは識別できる。
【００３５】
ＥＥＰＲＯＭセルに関して記述した構造の利点の１つは、図示したように、従来からのＣＭＯＳ処理工程を用いて、通常のＮＭＯＳとＣＭＯＳ回路に沿って構築できるということである。実際、構造はＣＭＯＳ工程に共通の特徴を用いているが、それはＥＥＰＲＯＭの機能を妨げるものであり、それ故に通常は考慮されることはありえないものである、ということは上記の記述から理解されよう。図示された例示的な構造は、この分野では公知の従来技術を用いた従来のＣＭＯＳ回路にみられるように、ＰＭＯＳトランジスタ領域を実現するために、Ｐ型伝導度の層内にＮ型伝導度の井戸３６を形成することにより、ＮＭＯＳトランジスタ領域を実現するために、Ｎ型伝導度の井戸を形成することによって形成される。
【００３６】
さて、ＥＥＰＲＯＭセルの構造を図１１に示した等価回路を参照してここに説明しよう。等価回路は、前に記述したＥＥＰＲＯＭの、２つのキャパシタ構成をした従来回路に対応すること、及び主要なる相違点は、各素子を実現する方法である、ということは理解されよう。この点に関して、トランジスタの浮遊電極はポリシリコン材料１０３ａで実現され、ＥＥＰＲＯＭトランジスタの、ドレイン１１０とソース１０８領域を分離するチャネル領域の上に配置される。ゲート酸化膜層は、チャネル領域とポリシリコン材料の間の誘電体として作用する。消去ゲート電極は、第１のプラグ１００内の高濃度ドープ接続領域１１６によって実現される。消去ゲート・キャパシタの上部電極は、プラグ１００によって実現され、酸化膜層８８は誘電体として働き、浮遊ゲート１０３ｂは消去ゲート・キャパシタの下部電極として作用する。同様に、制御ゲート電極は第２のプラグ１０２内の高濃度ドープ接続領域１１８によって実現される。制御ゲート・キャパシタの上部電極は、プラグ１０２によって実現され、酸化膜層８８は誘電体として働き、浮遊ゲート１０３ｃは消去ゲート・キャパシタの下部電極として作用する。ＥＥＰＲＯＭセルは、ここで記述したように、あるいは従来技術に記されたものに比べてより少ない有利性で動作する。
【００３７】
他の実施形態も付属の請求項の精神と技術範囲の中である。本明細書で用いられる用語「含む」「備えている」は、述べられた特徴物、整数、工程、または部品の存在を規定しているが、他の特徴物、整数、工程、部品またはそれらの集合が１つ以上存在すること、又は加わることを排除するものではない。 
【図面の簡単な説明】
【００３８】
【図１】従来技術によるＥＰＲＯＭセルの断面スケッチ図である。
【図２】従来技術から公知の、ＥＥＰＲＯＭメモリ・セルの等価回路表示図である。
【図３】従来技術による、プログラム・モードに接続した図２のセルの構成の概略表示図である。
【図４】従来技術による、消去モードに接続した図２のセルの構成の概略表示図である。
【図５】従来技術の方法による、セルの内容の繰り返し消去に関する問題を示す図である。
【図６】本出願書の実施形態による、セルの内容を消去する方法を表す流れ図である。
【図７】本出願書の実施形態による、図６のソフトプログラム・ステップのソフトプログラム・モードに接続された、図２のセルの構成を表す概略図である。
【図８】従来の方法に対する本出願書の方法の改良点を示す図である。
【図９】図６の方法を実施するための例示的な回路を示す図である。
【図１０】本出願書の更なる実施形態による、ＥＥＰＲＯＭセルの断面スケッチ図である。
【図１１】図１０のセルの等価回路を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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