(57)【要約】  電界効果トランジスタは以下の通り形成される。溝部は半導体領域で形成される。前記溝部の側面及び底部を覆う誘電層が形成される。溝部は導電体によって充填される。導電体は溝部に埋め込まれる。その結果、溝部の底部分において保護電極が形成される。導電体の埋め込み工程は、導電体の等方性エッチング処理を含む。電極間誘電体(IED)が埋め込まれた保護電極上に形成される。
2009500831.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域に溝部を形成する工程と、
前記溝部の側面及び底部を覆う誘電層を形成する工程と、
前記溝部を導電体によって充填する工程と、
前記溝部に前記導電体を掘り込み、前記溝部の底部分に保護電極を形成する工程と、
掘り込まれた前記保護電極上における電極間誘電体 (IED：inter-electrode dielectric)の形成する工程と、を含み、
前記掘り込み工程は、前記導電体の等方性エッチング工程を含むことを特徴とする電界効果トランジスタを製造するための方法。
【請求項２】
前記掘り込み工程は、前記等方性エッチングに先立って行われる前記導電体の異方性エッチング工程を含むことを特徴とする請求項1の方法。
【請求項３】
前記掘り込み工程は、前記等方性エッチングに先立って行われる前記導電体の異方性エッチング工程と、前記等方性エッチング工程後に行われる前記導電体の異方性エッチング工程と、を含むことを特徴とする請求項1の方法。
【請求項４】
前記掘り込み工程は、前記等方性エッチング後に行われる前記導電体の異方性エッチング工程と、前記異方性エッチング工程後に行われる前記導電体の等方性エッチング工程と、を含むことを特徴とする請求項1の方法。
【請求項５】
前記溝部の上側部分においてゲート電極を形成する工程を更に含み、前記ゲート電極は前記IEDによって前記保護電極から絶縁されていることを特徴とする請求項1の方法。
【請求項６】
前記半導体領域は第1導電型であり、
前記半導体領域において第2導電型の本体領域を形成する工程と、
前記溝部の側面に位置する前記本体領域において前記第1導電型のソース領域を形成する工程と、を更に含むことを特徴とする請求項5の方法。
【請求項７】
前記掘り込み工程後に前記誘電層の露出部分を除去する工程と、
掘り込まれた前記誘電層の上面の下となるように前記保護電極を掘り込む工程と、を更に含み、
前記誘電層が前記溝部において前記保護電極の上面の下となるように掘りめ込まれることを特徴とする請求項1の方法。
【請求項８】
前記掘り込み工程後に前記誘電層の露出部分を除去することによって、前記誘電層を前記溝部において前記保護電極の上面の下となるように掘り込む工程と、
前記保護電極を掘り込むことによって、掘り込まれた前記保護電極の上面が掘り込まれた前記誘電層の上面と略同一平面上となるようになす工程と、を更に含むことを特徴とする請求項1の方法。
【請求項９】
前記半導体領域は前記第1導電型の基板を含み、
前記基板上において前記第1導電型のエピタキシャル層を形成する工程を更に含み、
前記本体領域は前記エピタキシャル層において形成され、前記溝部は前記エピタキシャル層を貫通し且つ前記基板内において終端するように形成されることを特徴とする請求項6の方法。
【請求項１０】
前記半導体領域は前記第1導電型の基板を含み、
前記基板上において前記第1導電型のエピタキシャル層を形成する工程を更に含み、
前記本体領域は前記エピタキシャル層において形成され、前記溝部は前記エピタキシャル層に延在し且つ前記エピタキシャル層内において終端することを特徴とする請求項6の方法。
【請求項１１】
半導体領域において溝部を形成する工程と、
前記溝部の側面及び底部を覆い且つ前記溝部に隣接した前記半導体領域の表面上に広がる誘電層を形成する工程と、
前記誘電層を形成した後に保護電極によって前記溝部の下側部分を充填する工程と、
前記誘電層を薄くすることによって、前記誘電層が前記保護ゲートの上面に隣接するものの前記保護ゲートの上面の下に位置するように表面領域を形成する工程と、
前記誘電層を薄くした後に、前記保護電極が前記誘電層と同じレベル又は前記誘電層の下に位置するように前記保護電極を掘り込む工程と、を含み、
前記保護電極の掘り込み工程中において、薄くされた前記誘電層は前記溝部に隣接する前記半導体領域の上側溝部の側壁及び表面を保護していることを特徴とする電界効果トランジスタを製造するための方法。
【請求項１２】
前記保護電極を埋め込んだ後に、前記保護電極上の前記溝部において電極間誘電体 (IED)を形成する工程を更に含むことを特徴とする請求項11の方法。
【請求項１３】
前記溝部の上側部分においてゲート電極を形成する工程を更に含み、
前記ゲート電極は前記IEDによって前記保護電極から絶縁されていることを特徴とする請求項12の方法。
【請求項１４】
前記半導体領域は第1導電型であり、
前記半導体領域において第2導電型の本体領域を形成する工程と、
前記溝部の側面に位置する前記本体領域において前記第1導電型のソース領域を形成する工程を更に含むことを特徴とする請求項13の方法。
【請求項１５】
前記半導体領域は前記第1導電型の基板を含み、
前記基板上において前記第1導電型のエピタキシャル層を形成する工程を更に含み、
前記本体領域は前記エピタキシャル層において形成され、前記溝部は前記エピタキシャル層を貫通し且つ前記基板内において終端するように形成されることを特徴とする請求項14の方法。
【請求項１６】
前記半導体領域は前記第1導電型の基板を含み、
前記基板上において前記第1導電型のエピタキシャル層を形成する工程を更に含み、
前記本体領域は前記エピタキシャル層において形成され、前記溝部は前記エピタキシャル層に延在し且つ前記エピタキシャル層において終端するように形成されたことを特徴とする請求項14の方法。
【請求項１７】
半導体領域で溝部を形成する工程と、
前記溝部の側面及び底面を覆う誘電層を形成する工程と、
前記誘電層を形成した後に前記保護電極によって前記溝部の下側部分を充填する工程と、
上側の溝部側壁に沿って誘電体スペーサを形成する工程と、
前記誘電体スペーサを形成した後に前記保護電極上の前記溝部において電極間誘電体 (IED)を形成する工程と、
前記IEDを形成した後に前記誘電体スペーサを除去する工程と、を含み、
前記誘電層の膜厚は前記溝部の上側側面に沿った方向よりも下側側面と底面に沿った方向において厚いことを特徴とする電界効果トランジスタを製造するための方法。
【請求項１８】
前記溝部の上側部分においてゲート電極を形成する工程を更に含み、
前記ゲート電極は前記IEDによって前記保護電極から隔離されていることを特徴とする請求項17の方法。
【請求項１９】
前記半導体領域は第1導電型であり、
前記半導体領域において第2導電型の本体領域を形成する工程と、
前記溝部の側面に位置する前記本体領域において前記第1導電型のソース領域を形成する工程と、を更に含むことを特徴とする請求項18の方法。
【請求項２０】
前記半導体領域は前記第1導電型の基板を含み、
前記基板上において前記第1導電型のエピタキシャル層を形成する工程を更に含み、
前記本体領域は前記エピタキシャル層において形成され、前記溝部は前記エピタキシャル層を貫通し且つ前記基板内において終端するように形成されることを特徴とする請求項19の方法。
【請求項２１】
前記半導体領域は前記第1導電型の基板を含み、
前記基板上において前記第1導電型のエピタキシャル層を形成する工程を更に含み、
前記本体領域は前記エピタキシャル層において形成され、前記溝部は前記エピタキシャル層に延在し且つ前記エピタキシャル層内において終端するように形成されたことを特徴とする請求項19の方法。
【請求項２２】
半導体領域において溝部を形成する工程と、
前記溝部の側面及び底面を覆う誘電層を形成する工程と、
前記誘電層を形成した後に保護電極によって前記溝部の下側部分を充填する工程と、
蒸気雰囲気酸化工程及び乾燥雰囲気酸化工程を含み、前記保護電極上の前記溝部において電極間誘電体 (IED)を形成する工程と、
前記ＩＥＤによって前記保護電極から絶縁されているゲート電極を前記溝部の上側部分において形成する工程と、を含む電界効果トランジスタを製造するための方法。
【請求項２３】
前記乾燥雰囲気酸化は、蒸気雰囲気酸化が行われる温度より高い温度にて行われることを特徴とする請求項22の方法。
【請求項２４】
前記IEDの形成工程は、不活性雰囲気中における不活性アニールを行う工程を更に含むことを特徴とする請求項22の方法。
【請求項２５】
前記不活性雰囲気は窒素とアルゴンの一であることを特徴とする請求項24の方法。
【請求項２６】
前記半導体領域は第1導電型であり、
前記半導体領域において第2導電型の本体領域を形成する工程と、
前記溝部の側面に位置する前記本体領域において前記第1導電型のソース領域を形成する工程と、を更に含むことを特徴とする請求項22の方法。
【請求項２７】
前記半導体領域は前記第1導電型の基板を含み、
前記基板上において前記第1導電型のエピタキシャル層を形成する工程を含み、
前記本体領域は前記エピタキシャル層において形成され、前記溝部は前記エピタキシャル層を貫通し且つ前記基板内において終端するように形成されることを特徴とする請求項22の方法。
【請求項２８】
前記半導体領域は前記第1導電型の基板を含み、
前記基板上において前記第1導電型のエピタキシャル層を形成する工程を更に含み、
前記本体領域は前記エピタキシャル層において形成され、前記溝部は前記エピタキシャル層に延在し且つ前記エピタキシャル層において終端することを特徴とする請求項22の方法。
【請求項２９】
半導体領域において溝部を形成する工程と、
前記溝部の側面及び底面を覆う誘電層を形成する工程と、
前記誘電層を形成した後に保護電極によって前記溝部の下側部分を充填する工程と、
蒸気雰囲気酸化工程及び不活性雰囲気における不活性アニール工程を含み、前記保護電極上の前記溝部において電極間誘電体が(IED)を形成する工程と、
前記IEDによって前記保護電極から絶縁されたゲート電極を前記溝部の上側部分において形成する工程と、を含む電界効果トランジスタを製造するための方法。
【請求項３０】
前記不活性雰囲気は窒素及びアルゴンのうちの一つであることを特徴とする請求項29の方法。
【請求項３１】
半導体領域において溝部を形成し、
前記溝部の側面及び底面を覆う誘電層を形成する工程と、
誘電層を形成した後に保護電極によって前記溝部の下側部分を充填する工程と、
前記保護電極上の溝部において電極間誘電体(IED)を形成する工程と、、
乾燥雰囲気酸化工程を含み、高密度プラズマ処理及び準常圧化学気相蒸着を用いて酸化層を形成する工程と、
前記IEDによって前記保護電極から絶縁されたゲート電極を前記溝部の上側部分において形成する工程と、を含む電界効果トランジスタを製造するための方法。
【請求項３２】
前記IEDを形成する工程が不活性雰囲気中における不活性アニールを行う工程を更に含むことを特徴とする請求項31の方法。
【請求項３３】
前記不活性雰囲気は窒素とアルゴンの一であることを特徴とする請求項32の方法。
【請求項３４】
前記IEDを形成する工程が蒸気雰囲気酸化を行う工程を更に含むことを特徴とする請求項31の方法。
【請求項３５】
前記乾燥雰囲気酸化は、蒸気雰囲気酸化が行われる温度より高い温度にて行われることを特徴とする請求項34の方法。
【請求項３６】
第1導電型の半導体領域の複数の溝部を形成する工程と、
保護電極によって前記複数の溝部の各々の下側部分を充填し、前記保護電極は半導体領域から絶縁されるようになす工程と、
前記複数の溝部の各々の上側部分においてゲート電極を形成し、前記ゲート電極は前記保護電極及び前記半導体領域から絶縁され、前記ゲート電極は前記半導体の上面の下において掘り込まれた上面を有するようになす工程と、
前記半導体領域において第2導電型の本体領域を形成する工程と、
前記第一導電型のドーパンによる２方向傾斜注入を行い、隣接した前記溝部の間における前記本体領域に広がる前記第一導電型の領域を形成し、前記溝部の各々付近の前記第一導電型の前記領域の部分は前記溝部の各々から離れた前記第一導電型の前記領域の部分よりも深くなるようになす工程と、を含むことを特徴とする電界効果トランジスタを製造するための方法。
【請求項３７】
前記充填工程に先立って前記溝部の各々の下側側面と底面を覆う誘電層を形成する工程と、
ゲート電極を形成する前記工程に先立って前記保護電極上の前記溝部の各々において電極間誘電体 (IED)を形成する工程と、
上側の溝部側壁に沿って且つ各溝部に隣接した前記半導体領域の表面上においてゲート誘電体を形成する工程と、を更に含むことを特徴とする請求項３６の方法。
【請求項３８】
前記半導体領域は前記第1導電型の基板を含み、
前記基板上において前記第1導電型のエピタキシャル層を形成する工程を更に含み、
前記本体領域は前記エピタキシャル層において形成され、前記複数の溝部は前記エピタキシャル層に延在し且つ前記エピタキシャル層内において終端するように形成されることを特徴とする請求項36の方法。
【請求項３９】
第1導電型の半導体領域において複数の溝部を形成することによって、前記複数の溝部が当該溝部の間においてメサ領域を形成するようになす工程と、
前記半導体領域から絶縁された保護電極によって前記溝部の各々の下側部分を充填する工程と、
前記保護電極及び前記半導体領域から絶縁され且つ前記溝部の各々において掘り込まれたゲート電極を前記溝部の各々の上側部分において形成する工程と、
前記半導体領域において第2導電型の本体領域を形成する工程と、
前記第一導電型のドーパンによる２方向傾斜注入を行い、隣接した前記溝部の間における前記本体領域に広がる前記第一導電型の領域を形成することよって、前記第一導電型の前記領域が前記溝部の各々に沿った前記本体領域に垂直に延在する第１領域及び隣接した前記溝部の間に水平に延在する第２領域を有するようになす工程と、
前記第１導電型の前記領域の各々の前記第２領域が除去され、前記第１導電型の前記溝部の残存部分がソース領域を形成するように、各々隣接した前記溝部の間にミサ領域を掘り込む工程と、を含みことを特徴とする電界効果トランジスタを製造するための方法。
【請求項４０】
前記充填工程前に先立って、前記溝部の各々の下側側面と底面を覆う誘電層を形成する工程と、
ゲート電極を形成する前記工程に先立って、前記保護電極上の前記溝部の各々において電極間誘電体 (IED)を形成する工程と、
上側の溝部側壁に沿って且つ前期溝部の各々に隣接した前記半導体領域の表面上においてゲート誘電体を形成する工程と、を更に含むことを特徴とする請求項39の方法。
【請求項４１】
隣接している2つの前記ソース領域毎の間における前記本体領域において前記第2導電型の高濃度体領域を形成する工程を更に含み、
前記高濃度体領域のドープ濃度は前記本体領域よりも高いことを特徴とする請求項39の方法。
【請求項４２】
前記掘り込み工程に先立って前記溝部の各々を充填する誘電層を前記ゲート電極上において形成することによって、前記掘り込み工程後において前記誘電層の上側側面は露出されるようになす工程を更に含むことを特徴とする請求項39の方法。
【請求項４３】
各々が対応するソース領域上に広がるスペーサを前記誘電層の露出している側壁の各々に沿って形成する工程を更に含むことを特徴とする請求項42の方法。
【請求項４４】
前記スペーサは誘電体とドープされたポリシリコンの一つを含むことを特徴とする請求項43の方法。
【請求項４５】
隣接した前記スペーサによって形成された開口部を介して前記メサ領域を掘り込む工程と、
隣接した前記スペーサによって形成された前記開口部の各々を介して前記第2導電型のドーパントを注入することによって、前記本体領域において高濃度体領域を形成する工程と、を更に含むことを特徴とする請求項43の方法。
【請求項４６】
隣接した前記スペーサによって形成された前記開口部の各々を介して前記第2導電型のドーパントを注入することによって、隣接した前記溝部毎の間における前記本体領域において高濃度体領域を形成する工程を更に含むことを特徴とする請求項43の方法。
【請求項４７】
前記基板上において前記第1導電型のエピタキシャル層を形成する工程を更に含み、
前記本体領域は前記エピタキシャル層において形成され、前記複数の溝部は前記エピタキシャル層を貫通し且つ前記基板の中で終端するように形成されることを特徴とする請求項39の方法。
【請求項４８】
前記基板上において前記第1導電型のエピタキシャル層を形成する工程を更に含み、
前記本体領域は前記エピタキシャル層において形成され、前記複数の溝部は前記エピタキシャル層に延在し且つ前記エピタキシャル層内において終端するように形成されることを特徴とする請求項39の方法。
【請求項４９】
第1導電型の半導体上における第1誘電体層及び前記第1誘電体層上に位置し且つ前記第１誘電層とは異なる選択度を有する第2誘電体層を形成する工程と、
前記第1及び第2誘電体層において開口部を形成する工程と、
前記開口部を介して半導体領域において複数の溝部を形成することによって、前記複数の溝部が当該溝部の間においてメサ領域を形成するようになす工程と、
前記半導体領域から絶縁された保護電極によって前記溝部の各々の下側部分を充填する工程と、
前記保護電極及び前記半導体から絶縁され且つ前記半導体領域の上面と同一平面であるか若しくは前記半導体領域の前記上面の下に掘り込まれた上面を有するゲート電極を前記溝部の各々の上側部分で形成する工程と、
前記第１及び第２誘電層において形成された前記開口部を充填する誘電層を前記ゲート電極の各々の上において形成する工程と、
前記誘電層の側壁が露出するように前記第1誘電体層を除去する工程と、
前記第1導電型のドーパントを注入することによって、隣接している2つの前記溝部毎の間の前記本体領域において前記第1導電型の領域を形成する工程と、を含むことを特徴とする電界効果トランジスタを製造するための方法。
【請求項５０】
前記第１導電型の前記領域の部分上に広がるスペーサを前記誘電層の露出した側壁に沿って形成する工程と、
隣接した前記スペーサによって形成された開口部を介して、前記第１導電型の前記領域の底部の下の深さとなるように前記メサ領域を掘り込む工程と、
隣接した前記スペーサによって形成された前記開口部の各々を介して前記第2導電型のドーパントを注入することによって、前記本体領域よりも高いドープ濃度を有する高濃度体領域を前記本体領域において形成する工程と、を更に含み、
前記スペーサの下に残存する前記第１導電型の前記領域の各々の前記部分がソース領域を形成していることを特徴とする請求項49の方法。
【請求項５１】
前記スペーサは誘電体とドープされたポリシリコンの一つを含むことを特徴とする請求項50の方法。
【請求項５２】
各ゲート電極の上おいて前記誘電層をリフローすることによって、前記誘電層が前記第１導電型の隣接領域の一部分上に広がるようになす工程と、
リフローされた前記誘電層によって形成された開口部を通して
前記メサ領域を前記第1導電型の前記領域の底面の下の深さとなるように掘り込むことによって、リフローされた前記誘電層の下に残存する前記第１導電型の前記領域の各々の部分がソース領域を形成するようになす工程と、
リフローされた前記誘電層によって形成された前記開口部の各々を介して前記第2導電型のドーパントを注入することによって、前記本体領域よりも高いドープ濃度を有する高濃度体領域を前記本体領域において形成する工程と、を更に含むことを特徴とする請求項49の方法。
【請求項５３】
前記第1誘電体層はパッド酸化物を含み、前記第2誘電体層は窒化物を含むことを特徴とする請求項49の方法。
【請求項５４】
前記充填工程に先立って前記溝部の各々の下側側面と底面を覆う誘電層を形成する工程と、
前記ゲート電極形成工程に先だって、前記保護電極上の前記溝部の各々において電極間誘電体 (IED)を形成する工程と、
前記溝部の上側の側壁に沿って且つ前記溝部の各々に隣接した前記半導体領域の表面上においてゲート誘電体を形成する工程と、を更に含むことを特徴とする請求項49の方法。
【請求項５５】
前記基板上において前記第1導電型のエピタキシャル層を形成する工程を更に含み、
前記本体領域は前記エピタキシャル層において形成され、前記複数の溝部は前記エピタキシャル層を貫通し且つ前記基板内において終端するように形成されることを特徴とする請求項49の方法。
【請求項５６】
前記基板上において前記第1導電型のエピタキシャル層を形成する工程を更に含み、
前記本体領域は前記エピタキシャル層において形成され、前記複数の溝部は前記エピタキシャル層に延在し且つ前記エピタキシャル層内において終端するように形成されることを特徴とする請求項49の方法。
【請求項５７】
第1導電型の半導体上における第1誘電体層及び前記第1誘電体層上に位置し且つ前記第１誘電層とは異なる選択度を有する第2誘電体層を形成する工程と、
前記第1及び第2誘電体層において開口部を形成する工程と、
前記開口部の内壁に沿って誘電体スペーサを形成することによって、前記狭い開口部を介して半導体領域において複数の溝部を形成する狭い開口部を形成し、前記複数の溝部が当該溝部の間においてメサ領域を形成するようになす工程と、
前記半導体領域において第2導電型の本体領域を形成する工程と、
前記半導体領域から絶縁された保護電極によって前記溝部の各々の下側部分を充填する工程と、
前記保護電極及び前記半導体から絶縁され且つ前記半導体領域の前記上面の下に掘り込まれた上面を有するゲート電極を前記溝部の各々の上側部分において形成する工程と、
前記誘電体スペーサの各々の少なくとも一部分を除去する工程と、
前記第１導電型のドーパンによる２方向傾斜注入を行い、前記溝部に隣接した前記本体領域において前記第１導電型のソース領域を形成する工程と、を含む電界効果トランジスタを製造するための方法。
【請求項５８】
前記ゲート電極の各々の上において誘電キャップを形成する工程を更に含み、
前記誘電キャップは、前記第2誘電体層の上面と略同一平面にあるか又は前記第2誘電体層の前記上面の下にわずかに掘り込まれていることを特徴とする請求項57の方法。
【請求項５９】
前記ソース領域の少なくとも一つの部分が前記誘電キャップの残存部分によって覆われた状態が維持されるように、前記誘電キャップの一部分と前記第1及び第2誘電体層を除去する工程を更に含むことを特徴とする請求項58の方法。
【請求項６０】
隣接した前記誘電キャップの残存部分によって形成された開口部を介して前記メサ領域を掘り込む工程と、
隣接した前記誘電キャップの残存部分によって形成された前記開口部の各々を介して前記第2導電型のドーパントを注入することによって、高濃度体領域を前記本体領域において形成する工程と、を更に含むことを特徴とする請求項59の方法。
【請求項６１】
隣接した前記誘電キャップの残存部分によって形成された前記開口部の各々を介して前記第2導電型のドーパントを注入することによって、高濃度体領域を隣接した前記溝部毎の間における前記本体領域において形成する工程を更に含むことを特徴とする請求項59の方法。
【請求項６２】
前記スペーサは誘電体とドープされたポリシリコンの一つを含むことを特徴とする請求項57の方法。
【請求項６３】
前記基板上において前記第1導電型のエピタキシャル層を形成する工程を更に含み、
前記本体領域は前記エピタキシャル層において形成され、前記複数溝部は前記エピタキシャル層を貫通し且つ前記基板内において終端するように形成されることを特徴とする請求項57の方法。
【請求項６４】
前記基板上において前記第1導電型のエピタキシャル層を形成する工程を更に含み、
前記本体領域は前記エピタキシャル層において形成され、前記複数の溝部は前記エピタキシャル層に延在し且つ前記エピタキシャル層内において終端するように形成されることを特徴とする請求項57の方法。
【請求項６５】
第1導電型の半導体領域において複数の溝部を形成することによって、前記複数の溝部が当該溝部の間においてメサ領域を形成するようになす工程と、
前記半導体領域から絶縁された保護電極によって前記複数の溝部の各々の下側部分を充填する工程と、
前記保護電極及び前記半導体領域から絶縁され且つ前記複数の溝部の各々において掘り込まれたゲート電極を前記複数の溝部の各々の上側部分において形成する工程と、
前記半導体領域において第2導電型の本体領域を形成する工程と、
前記複数の溝部の各々を埋め且つ前記メサ領域の上面と同一平面であるか若しくは前記メサ領域の上面に対して僅かに掘り込まれている上面を有する誘電層を前記ゲート電極の各々の上において形成する工程と、
隣接した前記複数の溝部の間における前記メサ領域を、前記誘電層の側面が部分的に露出するように掘り込む工程と、
第1導電型のドーパントを注入することによって、隣接している２つの前記溝部毎の間に延在する前記本体領域において前記第1導電型の領域を形成する工程と、を含む電界効果トランジスタを製造するための方法。
【請求項６６】
各々が前記第1導電型の前記領域の一部分上に広がるスペーサを前記誘電層の露出した前記側壁に沿って形成する工程と、
隣接した前記スペーサによって形成された開口部を介して、隣接した前記スペーサによって形成された開口部を介して、前記第１導電型の前記領域の底面の下の深さとなるように前記メサ領域を掘り込む工程と、
隣接した前記スペーサによって形成された前記開口部の各々を介して前記第2導電型のドーパントを注入することによって、前記本体領域よりも高いドープ濃度を有する高濃度体領域を前記本体領域において形成する工程と、を更に含み、
前記スペーサの下に残存する前記第１導電型の前記領域の各々の前記部分がソース領域を形成していることを特徴とする請求項65の方法。
【請求項６７】
前記スペーサは誘電体及びドープされたポリシリコンの一つを含むことを特徴とする請求項66の方法。
【請求項６８】
各ゲート電極の上おいて前記誘電層をリフローすることによって、前記誘電層が前記第１導電型の隣接領域の一部分上に広がるようになす工程と、
リフローされた前記誘電層によって形成された開口部を通して前記メサ領域を前記第1導電型の前記領域の底面の下の深さとなるように掘り込むことによって、リフローされた前記誘電層の下に残存する前記第１導電型の前記領域の各々の部分がソース領域を形成するようになす工程と、
リフローされた前記誘電層によって形成された前記開口部の各々を介して前記第2導電型のドーパントを注入することによって、前記本体領域よりも高いドープ濃度を有する高濃度体領域を前記本体領域において形成する工程と、を更に含むことを特徴とする請求項65の方法。
【請求項６９】
前記充填工程に先立って前記溝部の各々の下側側面と底面を覆う誘電層を形成する工程と、
前記ゲート電極形成工程に先だって、前記保護電極上の前記溝部の各々において電極間誘電体 (IED)を形成する工程と、
前記溝部の上側の側壁に沿って且つ前記溝部の各々に隣接した前記半導体領域の表面上においてゲート誘電体を形成する工程と、を更に含むことを特徴とする請求項65の方法。
【請求項７０】
前記基板上において前記第1導電型のエピタキシャル層を形成する工程を更に含み、
前記本体領域は前記エピタキシャル層において形成され、前記複数の溝部は前記エピタキシャル層を貫通し且つ前記基板内において終端するように形成されることを特徴とする請求項65の方法。
【請求項７１】
前記基板上において前記第1導電型のエピタキシャル層を形成する工程を更に含み、
前記本体領域は前記エピタキシャル層において形成され、前記複数の溝部は前記エピタキシャル層に延在し且つ前記エピタキシャル層内において終端するように形成されることを特徴とする請求項65の方法。
【発明の詳細な説明】
【クロスリファレンス】
【０００１】
本出願は、２００５年６月２９日に出願の米国仮出願Ｎｏ．Ｎｏ．６０／６９５，７１８の利益を享受することを請求し、該米国出願の全内容を本出願に含めることとする。
【発明の背景】
【０００２】
本発明は、半導体パワー電界効果トランジスタ（ＦＥＴ）に関し、特に、改良された保護ゲートＦＥＴの構造とその製造方法に関する。
【０００３】
保護電極がゲートードレイン容量（Ｃｇｄ）を低減させ、トランジスタの破壊電圧を向上させるので、保護ゲート溝型電界効果トランジスタは従来の電界効果トランジスタ素子よりも有益である。しかしながら、さらなる改良をすることができる。より低いオン抵抗（ＲＤＳＯΠ）、より高い阻止電圧、及びより低いゲート電荷を備えるパワーＦＥＴの需要が高まっている。また、十分な耐久性も重要である。なぜならば、デバイスの安全動作領域（ＳＯＡ：ｓａｆｅ  ｏｐｅｒａｔｉｎｇ  ａｒｅａ）及び非減衰誘導スイッチ（ＵＩＳ：ｕｎｄａｍｐｅｄ  ｉｎｄｕｃｔｉｖｅ  ｓｗｉｔｃｈｉｎｇ）が、耐久性によって定義されるからである。これら及び他の特性を改善することによって、オン状態における電力損失及びスイッチング損失を極めて低く抑えることができ、その結果、ＤＣ−ＤＣ変換器といった用途において、電力変換効率を高めることができる。
【０００４】
図１は従来の保護ゲート溝型ＭＯＳＦＥＴの断面図である。溝部１１０はゲート電極１１８下の保護電極１１４を含む。保護電極１１４は、保護電極１１２によって、隣接するシリコン領域から絶縁されており、保護電極１１２の膜厚は、一般的には、溝部の上側側壁に沿って延在するゲート誘電体１２０の膜厚より厚くなっている。ゲート電極及び保護電極は、電極間誘電体またはＩＥＤ（ＩＥＤ：ｉｎｔｅｒ−ｅｌｅｃｔｒｏｄｅ  ｄｉｅｌｅｃｔｒｉｃ）と称する誘電体層１１６によって、互いに絶縁されている。
【０００５】
図１の示されている保護ゲート溝型ＭＯＳＦＥＴに関する問題の一つとしては、以下の問題が生じている。すなわち、ゲート電極１１８には、その底部において鋭い角があり、保護電極１１４の平坦な上面と伴に、これらの領域において、電場が増大してしまう。さらに、ＩＥＤ層の品質と膜厚は、ゲート電極と保護電極の間の必要な電圧を与えるのに十分でなければならない。ＩＥＤ層は、様々な手法で形成される。ＩＥＤ誘電体の品質、膜厚、及び形成方法が重要であるのは、ＩＥＤがＲＤＳＯΠ、Ｑｇｄ、及びＩｇｓｓなどの電気特性に重要な影響を与える時においてである。
【０００６】
ＩＥＤ層１１６における又は保護電極１１４とＩＥＤ１１６の間の界面での、接触面及び酸化膜に捕らわれた電荷は、ＩＥＤ層がどのように成長され又は蒸着されたのかといった形成方法に、主に依存している。ＩＥＤ誘電層の膜厚が薄すぎる場合にあっては、ゲートがソースに短絡するかもしれない。ＩＥＤ誘電層の膜厚が厚すぎる場合にあっては、ゲート電極が本体領域の底面下で確実に延在するように、拡散本体領域をＩＥＤ領域の上面に位置調整することが難しくなるであろう。これらの２つの領域の位置が調節不良である場合、Ｑｇｄは減少し、ＲＤＳＯΠは増大するだろう。
【０００７】
従来の電力ＦＥＴの別の欠点としては、全ＲＤＳＯΠの最大４０％までをドリフト領域が示すので、ＲＤＳＯΠの改善を制限している。保護ゲート溝型電界効果トランジスタにより深い溝部を設けると、より厚いドリフト領域を必要とするので、この問題をさらに悪化させる。ＲＤＳＯΠを低減させる１つの方法として、溝部密度を増大させることがあり、その溝部密度を増大は、デバイスのセルピッチやサイズを縮小することによって達成され、それにより、シリコンの平方領域当たりに形成されるＦＥＴを増大させることができる。しかしながら、セルピッチを減少させることは、フォトリソグラフィー装置の限界寸法及び位置合わせの許容誤差といった製造と設計上の制限によって、制限されている。
【０００８】
位置合わせの許容誤差は、図１を用いて示されている。図１は、ソース領域１０８に隣接するｐ＋高濃度体領域１０６を示している。高濃度体領域及びソース領域を形成するためには、高濃度体領域及びソース領域に対応するマスクを溝部に対して配置する必要がある。高濃度体領域及びソース領域を形成する間、マスクの位置のずれによって、デバイスのＲＤＳＯΠが増大してしまう。また、位置のずれによって、寄生的なＢＪＴのベース抵抗及び共通ベース電流利得が増大してしまう。そのＢＪＴは、ソース領域１０８、ｐ型本体領域１０４、及びｎ型エピタキシャル層１０２によって形成される。寄生的なＢＪＴが、極めて低い電流においてオンされるので、ＳＯＡが低減し、ＵＩＳ能力を低減する。従って、マスク位置のずれを最小限にとどめるか、ずれをなくさなければならない、さもなければ、セルのピッチを低減することはできず、パワーＦＥＴの性能特性も改善することはできない。
【０００９】
このように、既知の技術に関連する上記問題をなくすか、又は最小限に留めることができる改善された保護ゲート溝型ＦＥＴの構造及び製造方法に対する必要があり、保護ゲートパワーＦＥＴの動作特性を改良する余地がある。
【発明の概要】
【００１０】
電界効果トランジスタは以下の通り形成される。半導体領域に溝部を形成する工程と、前記溝部の側面及び底部を覆う誘電層を形成する工程と、前記溝部を導電体によって充填する工程と、前記溝部に前記導電体を掘り込み、前記溝部の底部分に保護電極を形成する工程を含む。前記掘り込み工程は、前記導電体の等方性エッチングと、掘り込まれた前記保護電極上における電極間誘電体  （ＩＥＤ：ｉｎｔｅｒ−ｅｌｅｃｔｒｏｄｅ  ｄｉｅｌｅｃｔｒｉｃ）の形成する工程を含む。
【００１１】
１実施例においては、等方性エッチングに先立って、導電体は非等方性エッチング処理が行われる。
【００１２】
別の実施例においては、前記等方性エッチング工程の前後において、導電体は非等方性エッチングされる。
【００１３】
別の実施例においては、等方性エッチングの後に、導電体は非等方性エッチングされ、次に、等方性にエッチングされる。
【００１４】
別の実施例においては、ＩＥＤによって保護電極から絶縁されたゲート電極は溝部の上側部分で形成される。
【００１５】
別の実施例においては、前記半導体領域は第１導電型であり、前記半導体領域において第２導電型の本体領域を形成し、前記溝部の側面に位置する前記本体領域において前記第１導電型のソース領域を形成する工程を更に含む。
【００１６】
別の実施例においては、前記掘り込み工程後に前記誘電層の露出部分を除去し、掘り込まれた前記誘電層の上面の下となるように前記保護電極を掘り込む工程を更に含み、前記誘電層が前記溝部において前記保護電極の上面の下となるように掘り込まれる。
【００１７】
別の実施例においては、前記掘り込み工程後に前記誘電層の露出部分を除去することによって、前記誘電層を前記溝部において前記保護電極の上面の下となるように掘り込み、前記保護電極を掘り込むことによって、掘り込まれた前記保護電極の上面が掘り込まれた前記誘電層の上面と略同一平面上となるようになす工程を更に含む。
【００１８】
本願において開示された特性と利点は、明細書及び添付図を参照して実際に理解することができるであろう。
【本発明の詳細な説明】
【００１９】
本発明の実施例においては、改良されたＩＥＤ層を有する保護ゲート溝型ＦＥＴを形成するための構造と方法を開示している。また、保護ゲート溝型電界効果トランジスタを形成するための構造と方法を開示しており、改良されたＩＥＤ層を有し、工程を複雑させなくともセルのピッチを低減する自己整合（ｓｅｌｆ  ａｌｉｇｎｅｄ）された領域を有する。本発明の様々な実施例を以下において詳細に説明する。
【００２０】
図２は、本発明の第一実施例に係る保護ゲート溝型電界効果トランジスタを形成するための中間処理工程に対応する並列した２つの断面図を示している。図２の左の図は電界効果トランジスタの活性領域における断面図に相当する。図２の右の図は右図における右側の溝部を介する、ページに垂直な寸法に沿った断面図に対応し、活性領域における右側溝部の終端を示している。図２の断面図はストライプのセル構成に対応しているが、本開示を考慮する当業者にとって、同じ技術を近接したセル構成に適応することは自明であるであろう。
【００２１】
図２の左図は、ｎ型エピタキシャル層２０２において形成されたｐ型本体領域を有する半導体領域を示している。溝部２１０Ａ及び２１０Ｂは従来のシリコンエッチング及びパンターン法をもちいて形成されており、エピタキシャル層２０２内又はエピタキシャル層２０２上に広がるｎ−型基板（図示せず）内において終端する。溝部２１０Ａは活性溝部を意味している。そして、溝部２１０Ｂは、終端溝部又は前記活性溝部内の保護電極と電気的に接触するために用いられる溝部である。以下の説明において、溝部２１０Ｂを「終端溝部」と称する。
【００２２】
溝部を充填し且つメサ領域上に広がる保護ポリシリコン層を蒸着する前においては、溝部の２１０Ａ及び２１０Ｂは保護誘電体２１２で覆われている。１実施例において、保護誘電体２１２は酸化物を含み、その酸化物の膜厚は、５０から２０００Åの範囲内であるか若しくはそして、保護ポリシリコンの膜厚は１０００から１５，０００Åの範囲内である。メサ領域から保護ポリシリコンを十分に除去することができる第１保護ポリシリコンエッチングが行われる。溝部２１０Ａ及び２１０Ｂは保護ポリシリコンで充填させられた状態のままである。フォトレジスト膜２２８は、活性溝部（右断面図）の端部における保護ポリシリコンの一部と終端溝部２１０Ｂ内の保護ポリシリコンとを、次の保護ポリシリコンエッチング処理から保護している。保護ポリシリコンエッチングは、活性溝部２１０Ａ内における保護ポリシリコンの露出部分のすべてを掘り込み、その結果、保護電極２１４Ａが形成される。保護電極に電気的に接触させるために、終端溝部における活性溝部及び／又は保護ポリシリコン２１４Ｂの端部において保護ポリシリコン２１４Ａ  の保護された部分が用いられる。従来の処理技術により、ＩＥＤ  、ＩＥＤ上の溝部内のゲート電極、本体領域２０４内のソース及び高濃度体領域、ゲート電極上の誘電キャップ、ソース、ゲート及びドレイン相互接続が形成される。
【００２３】
一実施例においては、保護ポリシリコンに溝部に凹部を設けるのに用いられるエッチ処理プロセスは、等方性ポリシリコンエッチングである。一般に、等方性エッチングとは、エッチング速度があらゆる方向に同じであることを意味すると理解されている。等方性保護ポリシリコンエッチングは特にリエントラントプロフィールに敏感な蒸着酸化物による、より一定のＩＥＤの生成を有利に可能にする。ＩＥＤ層を均一に形成することによって、キーホールや他の不要な充填物による特性を防ぐことができる。また、図２の右断面図における保護ポリシリコン２１４Ａがなだらか外形を有していることからも明らかなように、ＩＥＤ層を均一に形成することによって、保護ポリシリコンの角が尖るのを防ぎ、その上に形成する層の角が尖るのを防ぐことができる。鋭い角を取り除くことによって、電界は保護電極とゲート電極の間の領域で最小にされる。等方性保護ポリシリコンエッチングによって、ポリシリコン領域における２Ｄ及び３Ｄの角を取り除くことができ、その結果、薄い酸化物領域を抑えることができる。
【００２４】
等方性エッチングと異方性エッチング（すなわち、非指向性エッチング）とを伴に用いることにより、有利な効果が得られるかもしれない。例えば保護ポリシリコンは、初めは、より高速の異方性エッチング処理によってエッチング処理され、それに続いて、保護ポリシリコンの鋭い角を取り除くために等方性エッチングを行ってもよい。他の可能なバリエーションとして、等方性エッチング、異方性エッチング、及び等方性エッチング又は異方性エッチング、等方性エッチング、及び異方性エッチングを連続して行うこともできる。
【００２５】
図３Ａ及び３Ｂは、本発明の第２実施例に係る保護ゲート溝型電界効果トランジスタを形成するための中間処理工程に対応する並列した２つの断面図の２セットを示している。この方法を、標準の処理を用いて又は図２の第１実施例の方法と同時に、利用することができる。残存酸化物と同一平面であるか又は残存酸化物の下に掘り込まれた保護ポリシリコンを得る事がこの方法の目的である。したがって、ＩＥＤ層が保護ポリシリコンの上で形成された場合、ＩＥＤ材料には、平面底面があるゲート電極の生成を可能にするよりトポグラフィーが少ない。したがって、尖った角部が除去されない場合、尖った角部における電気的ストレスや充填物の問題は、低減される。
【００２６】
図２において説明した同様の工程が行われる。図３Ａにおける、溝部３１０Ａ、３１０Ｂ、保護電極３１４Ａ、３１４Ｂ、保護誘電体３１２、およびフォトレジスト膜３２８はそれぞれ図２の溝部２１０Ａ、２１０Ｂ、保護電極２１４Ａ、２１４Ｂ、保護誘電体２１２、およびフォトレジスト膜２２８に対応している。図３Ａにおいて、従来の誘電体エッチング処理技術を利用することによって、保護誘電体３１２の露出部分は、保護電極３１４Ａの上面の下に掘り込まれる。
【００２７】
図３Ｂにおいて、そして、保護電極３１４Ａが残存する保護誘電体３１２上面と同一平面となるように又は残存する保護誘電体３１２上面の下となるように、保護電極３１４Ａが、再び、エッチング処理される。これによって、保護電極とゲート電極との間の電界を最小にするゲート電極が後の工程で形成されても、そのゲート電極の角が尖るのを防ぐことができる。保護電極３１４Ａが保護誘電体３１２の上面の下方においてエッチングされる実施例は、特に都合がよい。なぜならば、保護電極がより小さいと、ソース容量がより小さくなり、代わりに装置のスイッチング性能が向上するからである。
【００２８】
第２保護電極エッチングによって、溝部の上側側面を含む、メサ領域及び他の露出シリコン領域からシリコンが除去される。第２保護電極エッチングが、ゲート電極充填のために、溝部（スロープ状）を形成するために制御されるのであれば、好ましい。既知のシリコン表面再生プロセス（例えば、アニール処理）を利用して、第２保護電極エッチング処理によって生じたシリコンの損傷を再生することができる。図３Ｂに対応する工程の後に、ＩＥＤ、ゲート誘電体、ゲート電極、ソース領域、高濃度体領域、電界効果トランジスタの他の構造要素、及び相互接続層は、既知の技術を用いることによって、形成される。
【００２９】
図４Ａと４Ｂは本発明の第３実施例に係る保護ゲート溝電界効果トランジスタを形成するための２つの中間処理工程に対応する断面図を並べたものの２組を示している。この実施例は、図３Ａ及び３Ｂにおける第２実施例の変形例であり、第２保護電極エッチングを行う間、メサ及びチャンネル領域のエッチングを防ぐか又は最小限にとどめる工程が付加されている。図２で説明されたものと同様の工程を行う。図４Ａの溝部４１０Ａ、４１０Ｂ、保護電極４１４Ａ、４１４Ｂ、保護誘電体４１２、およびフォトレジスト層４２８は、それぞれ図２の溝部２１０Ａ、２１０Ｂ、保護電極２１４Ａ、２１４Ｂ、保護誘電体２１２、およびフォトレジスト層２２８に対応している。
【００３０】
図４Ａにおいて、保護電極４１４Ａを形成した後に、第２保護電極エッチング処理を行う間、保護誘電体４１２の露出部分は、事実上、シリコンエッチングを防ぐために、「パッド」酸化物（例えば、約４００Åの膜厚）を形成するために部分的に除去される。この保護誘電体エッチングの目的は、ＬＯＣＯＳ（シリコンの局所酸化）ＩＥＤ形成のためのパッド酸化物として利用されるようにするためであり、そのＬＯＣＯＳ（シリコンの局所酸化）ＩＥＤ形成は、“Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｏｆ  Ｍａｎｕｆａｃｔｕｒｅ”というタイトルで同一出願人による米国特許Ｎｏ．  １１／０２６，２７６において開示されている。該米国出願の全内容を本出願に含められている。
【００３１】
図４Ｂにおいて、第２保護電極エッチング処理を実行すると、保護電極４１４Ａは掘り込まれ、保護電極４１４Ａと隣接する溝部内の保護誘電体４１２の掘り込まれた表面と同じレベルか又はその掘り込まれた表面の下方となるようになされる。ＩＥＤ、ゲート誘電体、ゲート電極、ソース領域、高濃度体領域、電界効果トランジスタの他の構造要素、及び相互接続層は、既知の技術を用いて、形成される。
【００３２】
図５Ａから５Ｈは、本発明の第４実施例に係る保護ゲート溝型電界効果トランジスタを形成するための処理工程に対応する８組の断面図を示している。この実施例では、第１実施例、第２実施例、及び第３実施例の様々な技術が、ＩＥＤ形成技術と伴に、組み合わされている。この技術を用いると、窒化物の縦材を除去することができる。窒化物の縦材は、保護電極上、特に、電気接触をとるために、保護ポリシリコンが溝部の表面上に形成されている保護電極上に形成されている。
【００３３】
この複合手法例は、上記参照した米国特許出願Ｎｏ．１１／０２６，２７６に開示されたＬＯＣＯＳ方法と、説明した等方性保護ポリシリコンエッチング処理とを結合することである。別の実施例は、上記参照された米国特許出願Ｎｏ．１１／０２６，２７６で説明されたＬＯＣＯＳ  ＩＥＤ方法と上記説明されるように「パッド酸化物」を形成するための部分的な保護誘電体エッチングで説明された等方性保護ポリシリコンエッチングの技術とを結合することである。
【００３４】
図５Ａから５Ｇは、その複合された実施例のうちの一つの実施例を示している。図５Ａ及び５Ｂは、それぞれ図  ２及び３Ａに対応しているので、説明は省略する。図５Ｃにおいて、溝部５１０Ａ内の保護電極５１４Ａは掘り込まれ、保護電極５１４Ａが、溝部５１０Ａ内において掘り込まれた保護誘電層５１２の表面と同一レベル又は保護誘電層５１２の表面の下方となるようになされる。フォトレジスト膜５２８は除去され、既知の技術を使用して、パッド酸化物層５３０が露出したシリコン表面全面に沿って形成される。代替手法として、図４Ａ及び４Ｂにおける技術を用いる方法がある。すなわち、「パッド酸化物」層を後に残して、保護誘電体を薄くする。そして、既知の技術を用いて、窒化物スペーサ５３６を、溝側壁に沿って形成する。
【００３５】
図５Ｄにおいて、ＩＥＤ５１６は、図５Ｅにおいて、従来の酸化処理を用いることで形成されて、既知の技術を使用して、窒化物５３６とそれらの下にあるパッド酸化物は、上側の溝部側壁に沿ってシリコンを露出するために除去される。そして、ゲート誘電体５２０（例えば、酸化物を含む）は形成される。１実施例において、図５Ｂでは、保護誘電体の露出部分を完全に除去することの代わりに、露出した保護誘電体が薄くされるという図４Ａ及び４Ｂにおける技術は、上側の溝部側壁に沿って延在する保護誘電体の薄膜化された部分がゲート誘電体として機能するところで使用される。しかしながら、洗浄工程が、薄膜化された保護誘電体の品質を改良するのに必要である。これによって、図５Ｃにおけるパッド酸化物５３０の形成工程と同様に図５Ｅにおけるゲート誘電体の形成工程を削除することができるであろう。
【００３６】
図５Ｆにおいて、ゲート電極５２２（例えば、ポリシリコンを含む）は、従来技術を用いることで溝部５１０Ａにおいて形成されて、メサのすぐ下に掘り込まれる。図５Ｇにおいて、誘電層５２４（例えば、ＢＰＳＧを含む）が形成される。図５Ｈにおいて、誘電層５２４とその下にあるＩＥＤ層５１６は、マスク層５３４を用いることで選択的に除去される。ソース領域及び高濃度体領域、様々な相互接続層、電界効果トランジスタの他の構造要素は、既知の技術を用いて形成される。図５Ｈに対応する処理工程の前または後といった様々な処理工程において、これらの構造要素を形成してもよい。
【００３７】
本発明の他の実施例によれば、多くの技術のうちの一つが、多重の大気酸化を用いて、酸化物電荷を最小にし、ゲートからソースへの短絡を低減し、酸化物の成長レートを制御することに利用される。従来の方法においては、シリコン結晶と多結晶とで異なる酸化速度を与える蒸気用いて、厚い膜厚のＩＥＤ層が熱酸化により得られている。しかしながら、このＩＥＤには、捕獲電荷の問題や成長レートの制御に関する問題を含むいくつかの不利益がある。本発明の１実施例におけるこれらの問題に対して処置するために、ＩＥＤの一部は蒸気雰囲気を用いて成長され、それに続いて、酸化物電荷をアニールし酸化物の最終膜厚をコントロールするための乾燥雰囲気下において、別の酸化工程が行われる。乾燥雰囲気下での酸化は、酸化物電荷のアニ―ルを助長するために、蒸気雰囲気酸化より高い温度で実行される。
【００３８】
上記手法の変形例としては、その第２酸化工程は、窒素やアルゴンなどの不活性雰囲気における高温アニールに置き換えることができる。これによって、電荷アニールが助長されるであろう。本発明の別の実施例に係るさらに別の変形例においては、ＩＥＤは、以下の３工程、すなわち、蒸気雰囲気酸化、乾燥雰囲気酸化、及び不活性アニール工程により形成される。これらの技術のいずれにおいても、乾燥雰囲気酸化工程は、蒸気雰囲気酸化工程と同じ温度で、又は、蒸気雰囲気酸化工程よりも高温にて実行される。
【００３９】
ＩＥＤを形成するためのさらに別の実施例においては、初期の酸化物層を高密度プラズマ（ＨＤＰ：ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）酸化又は準常圧化学的気相蒸着  （ＳＡＣＶＤ：ｓｕｂ−ａｔｍｏｓｐｈｅｒｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）で形成してもよい。それに続いて、乾燥雰囲気酸化を実行する。不活性アニールは、必要に応じて、乾燥雰囲気酸化後に実行されてもよい。一変形例においては、  そして初期の酸化物層を蒸着した後且つ乾燥雰囲気酸化前に、蒸気雰囲気酸化が行われる。
【００４０】
図６は、本発明の一実施例に係る保護ゲートの部分的な断面図を示すシュミレーション結果をしめしている。図６に示されているように、蒸気雰囲気酸化を付随的な乾燥雰囲気酸化及び／又は不活性雰囲気酸化と結合する技術を、約１５００ÅのＩＥＤ層６１６を形成するのに用いることができ、これにより、次に、約６５０Åのゲート酸化物が形成される。
【００４１】
改良されたＩＥＤ層形成のための上記方法を、次に説明する自己整合された保護ゲート溝型ＭＯＳＦＥＴの形成方法のいずれの方法と組み合わせてもよい。
【００４２】
本発明の実施例に係る以下の方法においては、高密度パワーＦＥＴに対して、自己整合によって形成されたソース領域及び高濃度体接触領域が備えられる。これらの特徴を有する自己整合によって、パワーＦＥＴの性能が向上する。なぜならば、最小のセルピッチがソース領域及び高濃度体のマスク位置合わせの際の許容範囲により、制限されないからである。自己整合は、水平  （例えば、ソース領域接触又は高濃度体接触の自己整合）若しくは、鉛直  （例えば、ゲート電極に対するソース領域及び／又は本体領域の自己整合）若しくは、その両方であってもよい。また、自己整合によって、デバイス形成のためのマスク総数が低減され、それ故、製造コストを低減することができる。図７−１１は、自己整合された保護ゲート構造を形成するための様々なプロセスフローを示している。
【００４３】
ソース領域を様々な手法で形成してもよい。本発明のいくつかの実施例においては、ソース領域を従来のｎ−型ドーパントの全面イオン注入により形成する。本発明の他の実施例においては、ドーパント不純物がある角度でシリコン表面に衝突するように、傾斜イオン注入を用いてもよい。図７は、傾斜イオン注入処理を表す簡素化された断面図を示している。傾斜イオン注入は、通常、２方向（ｄｕａｌ−ｐａｓｓ）手法であり、図７の矢印７３０に示すように、２度実行される。マスク層７２８（例えば、ホトレジストを含む）は、金型の端部付近（図７の左側）におけるメサの上面に形成されるので、その端部付近にソース領域イオン注入が侵入するのを防ぐことができる。この実施例では、端部付近は保護終端溝部７１０を含む。
【００４４】
活性溝部７１０Ａは、保護誘電層７１２によって周辺シリコンから絶縁された保護電極７１４Ａを含む。各溝部におけるゲート電極７２２は保護電極７１４Ａに広がっているが、保護電極７１４Ａ電極間誘電体ＩＥＤ７１６からは絶縁されている。ｐ型本体領域７０４はｎ−型半導体領域７０２において形成されている。
【００４５】
従来の方法においては、イオン注入エネルギーと熱サイクルによって、ソース領域の接合深さが決定される。しかしながら、本発明の実施例においては、注入角度は、ソース領域の深さを決定する重要な要因となっている。傾斜イオン注入の利点は、メサ領域を横切る異なる深部を、最も深い深部を有する溝の側壁に最も近い領域と、最も浅い深部を有するメサの中心に向かう領域とに対して備えることである。このようにして、図７に示すように、ソース領域７０８がゲート電極７２２に対して垂直に自己整合される。高濃度体領域が、その後の処理工程にて形成される場合、自己整合されたソース領域によって、高濃度体領域が垂直に自己整合される。
【００４６】
図８Ａから図８Ｆは、自己整合された保護ゲート溝型ＦＥＴを、傾斜イオン注入を利用して形成するための処理フローを表す簡素化した断面図を示している。図８Ａにおいて、溝部下部に沿って保護電極８１４を含む保護ゲート構造と、上側溝部分におけるゲート電極８２２と、ゲート電極及び保護電極を絶縁するＩＥＤ層８１６と、下側溝部側壁と底部を覆う保護誘電体８１２と、上側の溝部側壁を覆うゲート誘電体８２０とが、従来技術又は上記説明した処理技術の一つ若しくは組み合わせによって、形成される。一実施例では、ＩＥＤ層８１６は上で説明又は参照された方法のいずれでも形成される。上側側面に対して、ソース傾斜イオン注入を次に実行するため、ゲートポリシリコンはメサの上面の下において掘り込まれている。
【００４７】
２方向傾斜ソースイオン注入８３０が実行され、露出した上側の溝部側壁とメサ表面に沿って、高濃度のｎ型領域８０８Ａが形成される。これによって、ソース領域８０８Ｂと伴に垂直方向において自己整合されたゲート電極８２２が形成される。図８Ｂにおいて、溝部８１０を充填し且つメサに広がるＢＰＳＧなどの誘電層８２４Ａは、既知の技術を用いることで形成される。
【００４８】
図８Ｃにおいて、誘電層８２４Ａはシリコンメサに対して平坦化され、その結果、メサ表面上に広がる部分が除去される。このようにして、誘電体部分８２４Ｂは溝部８１０内において残存する。従来のＣＭＰ又はエッチングストップとしてシリコンを伴う誘電体エッチングを用いてもよい。誘電材料のわずかな過剰エッチングが実行されると、誘電材料８２４Ａがメサ表面から完全に確実に除去される。したがって、次に、メサの掘り込みが実行される。
【００４９】
図８Ｄにおいて、シリコンメサはｎ型領域８０８Ａの横方向において広がる部分を除去することができるくらい十分に掘り込まれる。シリコンの掘り込みによって、ソース領域８０８Ｂは水平方向において離散的に自己整合させられ、それにより、次の工程において、自己整合されたｐ＋高濃度体領域を形成するための境界が与えられる。図８Ｅにおいて、ｐ型高濃度体領域８０６は、ボロンなどのｐ型ドーパントを本体領域８０４に注入することによって、形成される。熱アニ―ル工程は高濃度体注入工程に続く。図８Ｆにおいて、ソース相互接続層８２６は、ソース領域及び高濃度体領域と接触するためにその構造上に形成される。
【００５０】
１実施例では、高濃度体イオン注入工程の間、マスクは全く使用されないので、高濃度体イオン注入がソース領域８０８Ｂに侵入する。しかしながら、ソース領域８０８Ｂをより高いドーピング濃度にすることによって、ｐ型高濃度体イオン注入によって、ソース領域は逆ドープされないので、ソース領域をｐ−タイプに変換する。例えば、一実施例においては、高濃度体領域を形成するためのドーパントは、典型的には、２ｘ１０１５から５ｘ１０１９の濃度を有し、ｎ−型ソース領域８０８は、１ｘ１０１９から１ｘ１０２０の範囲の濃度を有するドーパントによって形成される。
【００５１】
別の実施例では、誘電体スペーサは、シリコンエッチングの後に図８Ｄにおける誘電材料８２４Ｂの露出している壁に沿って形成されてもよい。それによって、誘電体スペーサがソース領域８０８Ｂの上に直接位置する。その結果、ソース領域８０８Ｂは高濃度体イオン注入のｐ＋ドーパントのいかなる侵食からも完全に保護される。この手法は、チャネル領域に対するｐ＋ドーパントの侵食を最小にして、その結果、Ｒｐｓｏｎが改善され且つ閾値電圧の制御が維持される。
【００５２】
そのスペーサ技術の１変形例においては、誘電体スペーサの代わりにｎドーピングされたポリシリコンスペーサを形成する。ｎドーピングされたポリシリコンスペーサはソース領域８０８Ｂの拡張部分として機能する。ポリシリコンスペーサを用いる利点を以下に詳細に説明する。スペーサ技術のさらに別の変形例においては、誘電体スペーサ又はポリシリコンスペーサを形成した後に、隣接しているスペーサの間の開口部によって画定されたメサ領域は、高濃度体イオン注入に先立って、さらに掘り込まれる。これによって、次に形成される高濃度体領域を本体領域８０４にさらに深く掘り込む。
【００５３】
図９Ａ−９Ｊは、本発明の別の実施例に係る自己整合型の保護ゲート溝型電界効果トランジスタを形成するために別の処理フローを表す簡素化された断面図である。図９Ａにおいて、パッド酸化物９３０及びパッド酸化物上の厚い窒化物層９３２を含むハードマスクは、ｎ−型ドリフト領域９００上に広がるｐ型本体領域９０４上に形成される。バイレイヤハードマスクは、パッド酸化物と窒化物に制限されないで、反対又は選択度においてかなり異なるいかなる２つの材料を含んでもよい。また、本体領域９０４を、処理過程の遅い段階に形成してもよい。
【００５４】
図９Ｂにおいて、溝部９１０の下方にあるシリコンに延在する溝部９１０を形成するための従来のシリコンエッチングの後に続いて、ハードマスクについて、パターン化及びエッチング処理が行われる。溝部９１０は、ドリフト領域９００の直下に延在する高ドープｎ型基板（図示せず）内で終端するか、又はドリフト領域９００内で終端してもよい。図９Ｃにおいて、溝部の側壁及び底部を覆う保護誘電体９１２（例えば、酸化物を含む）が形成され、それに続いて、従来技術を用いて保護電極９１４が形成される。
【００５５】
図９Ｄにおいて、保護誘電体９１２の露出部分はエッチング処理される。この為、溝部内部の保護誘電層は、保護電極９１４の上面の下において掘り込まれる。図９Ｅにおいて、シリコン酸化が実行され、上側溝部の側壁とＩＥＤ層に沿ってゲート誘電体が形成される。その他の実施例においては、シリコン酸化の代わりに、上記で説明され又は本明細書に組み入れられるＩＥＤを製造するための方法の変形例を、ＩＥＤを形成するために用いてもよい、それに続いて、ゲート誘電体を形成するためにゲート酸化を形成してよい。
【００５６】
図９Ｆにおいて、ＩＥＤ／ゲート誘電体９２０を形成した後に、ゲート電極９２２を、例えば、ポリシリコンを蒸着し、シリコンメサ表面の下方の溝部９１０にそれを掘り込むことによって形成する。図９Ｇにおいて、ＢＰＳＧなどの誘電材料９２４が蒸着され、ハードマスクの窒化物層９３２の表面のちょうど下となるように平坦化される。図９Ｈにおいて、ハードマスクの窒化物層９３２は、例えば、選択エッチングを用いることで除去される。そして、高ドープｎ型領域９０８Ａは、活性領域に対する全面ソースイオン注入を用いることで形成される。あるいはまた、高ドープｎ型領域９０８Ａを形成するために、溝部上側側面に沿って２方向傾斜イオン注入を実行する。図９Ｈにおいて、誘電体柱部９２４は、垂直壁面を与え、これによって、高濃度体領域を自己整合させるスペーサを次に形成することができる。
【００５７】
図９Ｉにおいて、スペーサは、誘電材料９２４に隣接したｎ＋領域９０８  Ａ上に形成することができ、又はＢＰＳＧフロー特性がｎ＋領域９２４上のＢＰＳＧ層９２４に広がるように利用されてもよい。誘電体を均等に蒸着できるのであれば、いかなる種類の誘電体を誘電材料９２４として利用してもよい。例えば、窒化物、酸化物、またはポリシリコンなどである。図９Ｊにおいて、そして、露出したシリコンメサ表面は、ｎ＋領域９０８Ａの底面に等しくなるか又はｎ＋領域９０８Ａの底面の下となる深さとなるように掘り込まれる。スペーサ又はリフローされたＢＰＳＧによるシリコンの掘り込みから保護されたｎ＋領域９０８Ａのそれらの部分が、ソース領域９０８Ｂを形成している。これは、低温酸化（ＬＰＯ）、プラズマエッチ、または他の方法で行われてもよい。
【００５８】
通常、シリコンエッチングに対して、ゲート酸化工程から形成されたメサ表面上のいかなる残存酸化物を介しても、エッチング処理がなされる。しかしながら、追加的な誘電体エッチング処理が、高濃度体イオン注入に先立って、メサ表面を取り除くのに必要かもしれない。図９Ｊにおいて、高濃度体イオン注入が実行され、ｐ＋高濃度体領域９０６が形成される。リフローされたＢＰＳＧ誘電体９２４、あるいはまたＢＰＳＧ誘電体９２４から離れて形成されたスペーサが、ソース領域９０８Ｂを覆うので、ソース領域は高濃度体ドーパントと伴にドープされない。その結果、高濃度体領域９０６は、自己整合され、チャネル領域の外部に位置する。そのうえ、高濃度体領域を掘り込まれたシリコン領域に形成すると、高濃度体領域を本体領域により深く掘り込むという更なる利点が得られる。これによって、共通ベース電流利得を低減することが可能となり、デバイスの耐久性が改善される。例えば、安全な動作範囲（ＳＯＡ：ｓａｆｅ  ｏｐｅｒａｔｉｎｇ  ｒａｎｇｅ）が増大し、パワーＭＯＳＦＥＴの非減衰誘導スイッチング（ＵＩＳ：ｕｎｄａｍｐｅｄ  ｉｎｄｕｃｔｉｖｅ  ｓｗｉｔｃｈｉｎｇ）が増大する。
【００５９】
上記処理工程の代替の実施例においては、図９Ｊのシリコンエッチングを行わずに、代わりに、図９１におけるｎ＋領域９０８Ａの露出部分に高ドーズ量のｐ型ドーパントを注入することによって、高濃度体領域を形成する。その結果、ｎ＋領域９０８Ａの露出部分をカウンタードープすることができる。
【００６０】
図１０Ａ〜１ＯＰは、本発明のさらに別の実施例に係る自己整合された保護ゲート溝型電界効果トランジスタを形成するための処理フローを表す簡素化された断面図である。図  １０Ａ−１０Ｐの処理においは、プロセスフローの初期において及びＢＰＳＧで溝部を充填する前に、ソース領域を自己整合させるための誘電体スペーサが、窒化物ハードマスクから離れて形成される。対照的に、図  ９Ａ−９Ｊの処理におけるソース領域を自己整合させるための誘電体スペーサは、窒化物ハードマスクの代わりに、処理フローの終わりに向かって、ＢＰＳＧ柱部から離れて形成される。
【００６１】
図１０Ａにおいて、ｐ型本体領域１００４は、ｎ−型半導体領域１０００内において、従来の本体イオン注入方法及びその方法を駆動することで形成される。他の実施例では、溝部が形成された後に、本体領域は形成される。図の１０Ａ及び１０Ｂにおいて、パッド酸化物層１０３０と窒化物層１０３２を含むハードマスクは、本体領域１００４上で形成される。そして、マスキング工程が実行され、パッド酸化物１０３０と窒化物層１０３２における開口部が形成される。誘電体スペーサ１０３４はその開口部の壁に沿って形成される。したがって、開口部１０３３をより狭く画定でき、その開口部を通して、溝部１０１０が図１０Ｃのように形成される。１実施例においては、パッド酸化物層１０３０の膜厚は約１５００Åであり、誘電体スペーサ１０３４の膜厚は側部に沿って約０．３μｍである。スペーサ１０３４があるおかげで、構成サイズが最小にされるのが防止される。スペーサ１０３４は、後の工程で形成されるソース領域及び高濃度体領域に対する境界線を画定している。
【００６２】
１実施例では、窒化物層１０３２の膜厚は約０．３５μｍであり、例えば、溝部を形成するための図１０Ｃのシリコンエッチング工程といった、次のエッチング工程おいて除去されるのに十分な膜厚である。酸化物は窒化物よりシリコンエッチングに対する良いバリアとなるので、窒化物１０３２の層は酸化物より比較的厚い膜厚を有する。あるいはまた、窒化物層を、２つの酸化物層（すなわち、ＯＮＯ多層を形成）の間において、その後のエッチング工程におけるＯＮＯエッチング処理と共に形成してもよい。その為、窒化物層がシリコンエッチングの間、除去されない。窒化物層１０３２は自己整合された高濃度体領域を後に形成するためのスペーサとして機能するので、したがって、窒化物層１０３２が除去されるのを防ぎ、その結果、後の高濃度体に対するイオン注入において、高濃度体をより良く画定することができる。従って、また、窒化物層１０３２２は、酸化工程で急速に酸化しないポリイミド、酸窒化物、炭化水素又はいかなる他の誘電体を含んでもよいし、酸化物とは異なる選択率を有し、その選択率はシリコンエッチングに対して選択される。さらに他の実施例においては、ハードマスクは多層膜よりむしろ単層であってもよい。しかしながら、一般に、他の様々な実施例においては、ハードマスク積層体の膜厚とその層のいくつかは、特定用途のために装置のピッチに依存している。
【００６３】
図１０Ｄにおいて、溝部の側壁及び底部を覆う保護誘電層１０１２（例えば、酸化物を含む）が、１実施例において形成され、約２０００Åの膜厚を有する保護誘電層１０１２が熱酸化によって形成される。図１０Ｅにおいて、保護電極１０１４は溝部１０１０の底部分で形成され、次に、保護誘電層の露出部分が掘り込まれる。それ故、保護誘電体の薄層（例えば、約１００−５００Å）が上側の溝部側壁に沿って残存する。残存させる酸化物を所定量に制御することによって行われる時間制限エッチング処理によって、保護誘電層１０１２は薄く形成されてもよい。
【００６４】
図１０Ｆにおいて、窒化物スペーサ１０３６は上側の溝部側壁に沿って薄膜化保護誘電体上に形成される。窒化物１０３６の第一の目的は、後の工程における誘電層が溝部の上側側面に形成するのを防ぐことである。図１０Ｇにおいて、ＩＥＤ層１０１６は保護電極１０１４の露出面に沿って形成される。１実施例では、ＩＥＤ層１０１６はシリコン酸化によって形成され、窒化物１０３６及び窒化物層１０３２は、上側の溝部側壁に沿っており、メサ領域の上における酸化物の生成を防ぐ。図１０Ｈにおいて、ＯＮＯエッチングの３工程が行われ、窒化物スペーサ、窒化物スペーサ１０３６、及び溝部の上側側面にそって残存する膜厚１００から５００Åの酸化物上に形成された薄膜酸化物が除去される。あるいはまた、ＩＥＤ層１０１６を、上記に説明された処理又は技術のうちの一つによって、形成してもよい。
【００６５】
図１０１において、ゲート誘電体１０２０（例えば、酸化物を含む）は上側の溝部側壁に沿って形成される。図１０Ｊにおいて、ゲート電極１０２２は、既知の技術を用いることで形成される。上側の溝部側壁に対する傾斜ソースイオン注入が可能となるように、ゲート電極１０２２はメサ領域の表面の下に掘り込まれる。図１０Ｋにおいて、ｎ型ドーパントの２方向傾斜イオン注入が実行され、溝部に隣接するメサにおけるソース領域１００８が形成される。あるいはまた、ソース領域１００８を形成するために、従来の１方向イオン注入を実行してもよい。図１０Ｌにおいて、誘電層（例えば、ＢＰＳＧを含む）が形成され、誘電層は、窒化層１０３２に対して平坦化される。その結果、ゲート電極上において誘電キャップ１０２４が形成される。
【００６６】
図１０Ｍにおいて、窒化物層１０３２は除去され、ゲート電極上に上方に延在する誘電体１０２４の柱部が残存する。図１０Ｎにおいて、誘電層１０３４及び１０２４の誘電体エッチング（例えば、ウェットエッチング）が実行され、メサ領域の表面領域を露出させる。一方において、ソース領域１００８の表面部分は誘電材料１０２４によって覆われたままとなる。誘電体エッチングは、時間制限エッチングであってもよいし、エッチングストッパーとしてシリコンを用いたエッチングであってもよい。図１０Ｎにおいて、露出しているメサ表面に対するｐ型ドーパントの全面高濃度体イオン注入が行われ、ソース領域１００８に隣接する本体領域１００４におおいて、高濃度体領域１００６Ｎが形成される。
【００６７】
上記の処理の結果、自己整合されたソース領域及び高濃度体領域が形成される。代替実施例では、高濃度体イオン注入の実施に先立って、図１０Ｏに示されているように、露出しているメサ領域を掘り込む。この更なる「窪みエッチング処理」によって、ソース領域１００８及び高濃度体領域１００６Ｏに対して接触面が増大し、更には、ＵＩＳ及び抵抗接点が改善する。おまけに、誘電材料１０２４がソース領域１００８の表面領域の大部分を覆う場合にあっては、窪みエッチングによって、抵抗接点のためのソース領域の側壁がソース相互接続層１０２６（図１０Ｐ）に対して露出する。「窪みエッチング処理」を含まない実施例では、高濃度体領域が本体領域のより深い箇所まで及ぶように、高エネルギーイオン注入が必要とされる。一方、「窪みエッチング処理」を含む実施例においては、高濃度体領域が本体領域のより深い箇所に位置するので、低エネルギーイオン注入で済ますことができる。
【００６８】
図１１Ａ−１１Ｎは、本発明の別の実施例に係る別の自己整合型の保護ゲート溝型電界効果トランジスタを形成するための簡素化された断面図である。図１１Ａでは、溝部１１１０はｎ−型半導体領域１１００において形成され、続いて、保護誘電層１１１２（例えば、酸化物を含む）が、溝部の側壁及び底部に沿って、メサ領域上に形成される。溝部１１１０を充填し且つメサ領域に広がる保護導電体層１１１４  （ポリシリコンを含む）が形成される。ｐ型本体領域１１０４は、半導体領域ｐ型ドーパント半導体領域１１００に対して従来のイオン注入を行うことによって形成される。溝部１１１０を形成する前または後に、本体領域１１０４を形成してもよい。ウェハ全体がイオン注入され、本体領域と本体領域に対するドーパントの被曝から保護されたエッジ構造が形成される、あるいは、活性領域のみ選択的にイオン注入を行ってもよい。
【００６９】
図１１Ｂにおいて、保護電極１１１４は溝部１１１０中に深く掘り込まれる。そして、保護誘電体１１１２の露出部分は部分的に除去され、保護電極の薄層が溝部上側側面に沿って残存する。第２保護電極エッチング処理が行われ、保護電極１１１４は掘り込まれ、保護電極１１１４と隣接する溝部内に掘り込まれた保護誘電体１１１２の表面と同じレベルか又は掘り込まれた保護誘電体１１１２の表面の下方となるようになされる。図１１Ｃにおいては、窒化物１１３６は保護誘電体１１１２の薄膜化された部分上の溝部の上側側壁に沿って形成される。図１１Ｄにおいては、ＩＥＤ層１１１６はＬＯＣＯＳ法で形成される。しかしながら、本明細書において論述されるか又は組み入れられる他の変形例及び実施例を用いて、ＩＥＤ層を形成することができる。１実施例においては、約２０００Åの膜厚を有する  ＩＥＤ層は、シリコンの高温酸化（例えば、約１１００℃）によって形成される。
【００７０】
図１１Ｅにおいて、ＯＮＯエッチング処理のその３工程が実行され、溝部の上側側面に沿って形成された窒化物層及び酸化物層が除去される。図１１Ｆにおいて、ゲート誘電体１１２０が形成され、次に、ゲート導電層１１２２が蒸着され、溝部を充填し且つ図１１Ｇに示されているようにメサ領域上に広がる。図１１Ｈにおいて、ゲート電極１１２２は溝部１１１０内に掘り込まれる。図１１Ｉにおいて、溝部１１１０を充填し且つメサ領域に及ぶ誘電層１１２４（例えば、ＢＰＳＧを含む）が形成される。図１１Ｊにおいて、誘電層１１２４は掘り込まれ、誘電層１１２４はメサ表面と同一平面又はメサ表面の下となるようになされる。この工程において、シリコンは、誘電層１１２４を掘り込むためのエッチングストッパーとして用いられてもよい。
【００７１】
図１１Ｋにおいて、露出したシリコンメサはゲート電極１１２２の上面より上のレベルとなるように掘り込まれる。１実施例では、時間制限シリコンエッチが実行され、シリコンメサがゲート電極１１２２の上面の上方において３００−１０００Åに達する。この結果、ゲート電極１１２２の上方で延在する誘電体柱部１１２４が形成される。図１１Ｌにおいて、活性領域に対して全面ソースイオン注入を行うことによって、ｎ＋領域１１０８がメサ領域に沿って形成される。また、いかなる閾値調整イオン注入の実行も、この時点で行うことができる。１実施例では、誘電層１１２４が図１１Ｈにおいて形成される前に、ｎ＋領域１１０８は、２方向傾斜イオン注入を用いることで形成される。イオン注入に対するシリコンの損傷を最小限にとどめるために、ソースイオン注入の前において、およそ２５０Åの膜厚を有するパッド酸化物層を、メサ表面上に必要に応じて形成してもよい。
【００７２】
図１１Ｍにおいて、誘電体スペーサ１１３４（例えば、酸化物を含む）は、ｎ＋領域１１０８の一部分を覆う誘電体柱部１１２４の側面のうちどちらか一方の上に形成される。他の実施例では、誘電体スペーサ１１３４を、窒化物スペーサ又は均一に蒸着できる他のスペーサ材料に代えてもよい。ここで、均一に蒸着されるとは、垂直方向と平面方向の両方向において蒸着レートにて、スペーサの高さ及び幅が実質的に同一となるように蒸着されるという意味である。
【００７３】
１実施例では、スペーサ１１３４は以下の通り形成される。均一な膜はｎ＋領域１１０８上及び誘電体柱部１１２４上において形成される。均一な膜はプラズマ異方性エッチングなどの指向性エッチング処理によってエッチング処理されるので、それで、水平方向における材料のみが除去され、垂直方向におけるスペーサ１１３４は誘電体柱部１１２４の壁に対して残存する。また、プラズマエッチングによって、シリコンメサ表面の部分が露出される。
【００７４】
図１１Ｍにおいて、スペーサ１１３４を形成した後に、露出したメサ表面がｎ＋領域１１０８下に掘り込まれ、スペーサ１１３４の下で残存するｎ＋領域１１０８の部分によって、ソース領域が形成される。そして、掘り込まれたシリコンに対してｐ型ドーパントの全面イオン注入を行うことによって、高濃度体領域１１０６は形成される。図１１Ｎにおいて、ソース相互接続層１１２６は、高濃度体領域１１０６及びソース領域１１０８に接触する。そして、高濃度体領域１１０６及びソース領域１１０８は自己整合によって形成される。
【００７５】
図  １１Ａ−１１Ｎ表されたプロセスフローの別の実施例においては、スペーサ１１３４は、誘電体の代わりにポリシリコンから形成される。スペーサとしてポリシリコンを用いると、いくつかの異なった利点が現れる。ｎ−型ドーパントによってポリシリコンスペーサをその場で（ｉｎ−ｓｉｔｕ）ドープするので、ポリシリコンスペーサ自体がソース領域として機能する。例えば、ＩＳＤポリシリコンは自動的にｎ−型となり、一方で、ＰＭＤポリシリコンはｐ型層を与える。このように、ｎ−型スペーサとしてポリシリコンを用いることによって、窪みがエッチング処理されるか否かに関係なく、ｎ＋型領域１１０８の形成工程を削除し、処理工程数を減少させることができる。ｎ−型スペーサとしてポリシリコンを用いることによって、ソース領域を拡大させることができるので、接触抵抗を低減することができる。そのような実施例においては、図１１Ｌにおけるソース領域１１０８の形成工程は削除さるであろう。そして、代わりに、ｎ−型スペーサとしてポリシリコンを用いることによって、スペーサ１１３４が誘電体柱部１１２４の壁に沿って形成されるだろう。
【００７６】
ポリシリコンスペーサ実施例の１変形例においては、図１１Ｍに示したシリコン掘り込み工程が高濃度体イオン注入に先立って行われない。別の変形例においては、隣接したポリシリコンスペーサの間における開口部によって画定されたシリコンメサ領域は掘り込まれ、それに続いて、高濃度体イオン注入が行われる。これによって、高濃度体領域をより深く本体領域に押し込むことができる。シリコンエッチング後に、しかし、図１１Ｌにおけるポリシリコンスペーサの形成の前に、装置の閾値電圧を特定値に設定する任意の閾値調整イオン注入を実行することができる。
【００７７】
代わりに、ソース領域を図１１Ｌと１１Ｍに示されているように形成してもよいし、ｎ−型ポリシリコンスペーサを、高濃度体イオン注入に先立って、ソース領域１１０８上に更に形成してもよい。ソース領域を替えなくとも、ポリシリコンスペーサを使用することにより、ソース領域を拡大させ、接点抵抗を減少させることができる。このようにして、窪みエッチング工程がそのような実施例において図１１Ｍにおいて実行される場合、ソース領域の表面積は、ポリシリコンスペーサを含むように縦方向に拡張されるであろう。
【００７８】
また、以下の通り、ポリシリコンスペーサの使用を、図８Ａ−８Ｅ表されたプロセスフローと有利に統合できる。例えば、図８Ｄにおいて、シリコン掘り込み工程の後に、ポリシリコンスペーサを、誘電キャップ８２４Ｂの露出している壁面に沿って、残存するｎ＋領域８０８Ｂ上において、形成し、それに続いて、隣接したポリシリコンスペーサの間における開口部によって画定されたメサに対して別のシリコン掘り込みを実行する。掘り込まれたシリコンに対して高濃度体イオン注入が実行され、次に、図８における工程と同様の工程が実行される。
【００７９】
上で説明した様々な構造と製造方法を、１以上の保護ゲート構造と製造工程、他のデバイス構造と製造方法と結合してもよい。ここで、他のデバイス構造と製造方法とは、同一出願人による２００４年１２月２９日出願の特許出願  Ｎｏ．１１／０２６，２７６に開示され、全体として本明細書に組み入れられている。
このように結合することによって、他の利点及び特徴のうち、さらに低いオン抵抗、より高いブロッキング能力、及びより高い効率を達成することができる。さらに、異なった実施例の断面図は、実寸図示したものでなく、また、そういうものとして、対応する構造のレイアウト設計の可能な変形を限定する意図で用いていない。六角形又は正方形の形状をしたトランジスタセルを含むストライプ又はセルラー構造によって、様々なトランジスタを形成することができる。
【００８０】
すべての断面図は、単なる説明の用の為であって、セルア配置のレイアウト面又はその構造面を限定する意図で用いてはいない。さらに、図は、実際の装置に表されるように、すべての様々な領域の実際の形状を正確に反映していない。本発明は、示された保護ゲート溝型電界効果トランジスタの特定の形状に限定されないことを理解すべきである。
【００８１】
特定の実施例の多くを表し且つ上記で説明したが、本発明の実施例はそれに制限されない。例えば、ｐチャネル電界効果トランジスタを得るためには、表され且つ説明された構造のドーピング極性を逆にすることができることを理解すべきである。そして／または、本発明から逸脱しないで、様々な構成のドーピング濃度を変更することができることも理解すべきである。別の実施例として、上の実施例における溝部は、より高濃度ドープされた基板内に到達する前に終端してもよいし、その基板に向かって延在してもよいし、その基板内で終端してもよい。また、上記で説明された様々な実施例は、従来のシリコンに対してイオン注入が実施されるが、また、これらの実施例及びその自明の変形例においては、炭化シリコン、ガリウムヒ素、窒化ガリウム、ダイヤモンド又は他の半導体物質に対してイオン注入を実行することができる。更なる変形例においては、エピタキシャル層のドーピング濃度は、固定されているというよりむしろ階段状であってもよい。又は、エピタキシャル層は多層エピタキシャル層からなり、その多層エピタキシャル層のドープ濃度が各々異なってもよいし、設計目的に応じて、その全てを削除してもよい。さらに、本発明の範囲から逸脱しないで、本発明の１以上の実施例の特徴を、本発明の他の実施例の１以上の特徴と組み合わせてもよい。
【００８２】
したがって、本発明の範囲は、上記の説明を参照して決定するべきでなく、代わりに、本発明の範囲に及ぶ均等物と伴に、ことを特徴とする請求項を参照して決定すべきである。
【図面の簡単な説明】
【００８３】
【図１】図１は、従来の保護ゲート溝型ＭＯＳＦＥＴの断面図である。
【図２】図２は、本発明の一実施例に係る保護ゲート溝型電界効果トランジスタを形成するための中間処理工程に対応する並列した２つの断面図を示している。
【図３Ａ】図３Ａは、本発明の他の実施例に係る保護ゲート溝型電界効果トランジスタを形成するための中間処理工程に対応する並列した２つの断面図を示している。
【図３Ｂ】図３Ｂは、本発明の他の実施例に係る保護ゲート溝型電界効果トランジスタを形成するための中間処理工程に対応する並列した２つの断面図を示している。
【図４Ａ】図４Ａは、本発明の他の実施例に係る保護ゲート溝型電界効果トランジスタを形成するための中間処理工程に対応する並列した２つの断面図を示している。
【図４Ｂ】図４Ｂは、本発明の他の実施例に係る保護ゲート溝型電界効果トランジスタを形成するための中間処理工程に対応する並列した２つの断面図を示している。
【図５Ａ】図５Ａは、本発明の他の実施例に係る保護ゲート溝型電界効果トランジスタを形成するための処理工程に対応する並列した２つの断面図を示している。
【図５Ｂ】図５Ｂは、本発明の他の実施例に係る保護ゲート溝型電界効果トランジスタを形成するための処理工程に対応する並列した２つの断面図を示している。
【図５Ｃ】図５Ｃは、本発明の他の実施例に係る保護ゲート溝型電界効果トランジスタを形成するための処理工程に対応する並列した２つの断面図を示している。
【図５Ｄ】図５Ｄは、本発明の他の実施例に係る保護ゲート溝型電界効果トランジスタを形成するための処理工程に対応する並列した２つの断面図を示している。
【図５Ｅ】図５Ｅは、本発明の他の実施例に係る保護ゲート溝型電界効果トランジスタを形成するための処理工程に対応する並列した２つの断面図を示している。
【図５Ｆ】図５Ｆは、本発明の他の実施例に係る保護ゲート溝型電界効果トランジスタを形成するための処理工程に対応する並列した２つの断面図を示している。
【図５Ｇ】図５Ｇは、本発明の他の実施例に係る保護ゲート溝型電界効果トランジスタを形成するための処理工程に対応する並列した２つの断面図を示している。
【図５Ｈ】図５Ｈは、本発明の他の実施例に係る保護ゲート溝型電界効果トランジスタを形成するための処理工程に対応する並列した２つの断面図を示している。
【図６】図６は、本発明の実施例に係る保護ゲートの部分的な断面図を示すシュミレーション結果をしめしている。
【図７】図７は、本発明の実施例に係る、ソース領域が２方向傾斜イオン注入によって形成された保護ゲートＦＥＴを形成するための中間処理工程に対応した断面図を示している。
【図８Ａ】図８Ａは、本発明の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図８Ｂ】図８Ｂは、本発明の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図８Ｃ】図８Ｃは、本発明の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図８Ｄ】図８Ｄは、本発明の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図８Ｅ】図８Ｅは、本発明の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図８Ｆ】図８Ｆは、本発明の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための一処理フローを表す簡素化した断面図を示している。
【図９Ａ】図９Ａは、本発明の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための別の処理フローを表す簡素化した断面図を示している。
【図９Ｂ】図９Ｂは、本発明の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための別の処理フローを表す簡素化した断面図を示している。
【図９Ｃ】図９Ｃは、本発明の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための別の処理フローを表す簡素化した断面図を示している。
【図９Ｄ】図９Ｄは、本発明の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための別の処理フローを表す簡素化した断面図を示している。
【図９Ｅ】図９Ｅは、本発明の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための別の処理フローを表す簡素化した断面図を示している。
【図９Ｆ】図９Ｆは、本発明の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための別の処理フローを表す簡素化した断面図を示している。
【図９Ｇ】図９Ｇは、本発明の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための別の処理フローを表す簡素化した断面図を示している。
【図９Ｈ】図９Ｈは、本発明の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための別の処理フローを表す簡素化した断面図を示している。
【図９Ｉ】図９Ｉは、本発明の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための別の処理フローを表す簡素化した断面図を示している。
【図９Ｊ】図９Ｊは、本発明の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための別の処理フローを表す簡素化した断面図を示している。
【図１０Ａ】図１０Ａは、本発明の更に別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１０Ｂ】図１０Ｂは、本発明の更に別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１０Ｃ】図１０Ｃは、本発明の更に別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１０Ｄ】図１０Ｄは、本発明の更に別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１０Ｅ】図１０Ｅは、本発明の更に別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１０Ｆ】図１０Ｆは、本発明の更に別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１０Ｇ】図１０Ｇは、本発明の更に別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１０Ｈ】図１０Ｈは、本発明の更に別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１０Ｉ】図１０Ｉは、本発明の更に別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１０Ｊ】図１０Ｊは、本発明の更に別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１０Ｋ】図１０Ｋは、本発明の更に別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１０Ｌ】図１０Ｌは、本発明の更に別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１０Ｍ】図１０Ｍは、本発明の更に別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１０Ｎ】図１０Ｎは、本発明の更に別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１０Ｏ】図１０Ｏは、本発明の更に別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１０Ｐ】図１０Ｐは、本発明の更に別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１１Ａ】図１１Ａは、本発明の別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１１Ｂ】図１１Ａは、本発明の別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１１Ｃ】図１１Ａは、本発明の別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１１Ｄ】図１１Ａは、本発明の別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１１Ｅ】図１１Ａは、本発明の別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１１Ｆ】図１１Ａは、本発明の別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１１Ｇ】図１１Ａは、本発明の別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１１Ｈ】図１１Ａは、本発明の別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１１Ｉ】図１１Ａは、本発明の別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１１Ｊ】図１１Ａは、本発明の別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１１Ｋ】図１１Ａは、本発明の別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１１Ｌ】図１１Ａは、本発明の別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１１Ｍ】図１１Ａは、本発明の別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【図１１Ｎ】図１１Ａは、本発明の別の実施例に係る、自己整合された保護ゲート溝型ＦＥＴを形成するための処理フローを表す簡素化した断面図を示している。
【符号の説明】
【００８４】
１０２  ｎ型エピタキシャル層
１０４  ｐ型本体領域
１０６  ｐ＋高濃度体領域
１０８  ソース領域
１１０  溝部
１１２  保護誘電体
１１４  保護電極
１１６  誘電層
１１８  ゲート電極
１２０  ゲート誘電体
２０２  エピタキシャル層
２０４  ｐ型本体領域
２１０Ａ  溝部
２１０Ｂ  溝部
２１２  保護誘電体
２１４Ａ保護電極
２１４Ｂ  保護電極
２２８  フォトレジスト層
３１０Ａ  溝部
３１０Ｂ  溝部
３１２  保護誘電体
３１４Ａ  保護電極
３１４Ｂ  保護電極
３２８  フォトレジスト層
４１０Ａ  溝部
４１０Ｂ  溝部
４１２  保護誘電体
４１４Ａ  保護電極
４１４Ｂ  保護電極
４２８  フォトレジスト層
５１０Ａ  溝部
５１０Ｂ  溝部
５１２  保護誘電層
５１４Ａ  保護電極
５１４Ｂ  保護電極
５１６  ＩＥＤ層
５２０  ゲート誘電体
５２２  ゲート電極
５２４  誘電層
５２８  フォトレジスト層
５３０  パッド酸化物層
５３４  マスク層
５３６  窒化物
７０２  ｎ型半導体領域
７０４  ｐ型本体領域
７０８  ソース領域
７１０Ａ  活性溝部。
７１２  保護誘電層
７１４Ａ  保護電極
７１６  電極間誘電体ＩＥＤ
７２２  ゲート電極
７２８  マスク層
７３０  矢印
８０４  本体領域
８０６  ｐ型高濃度体領域
８０８Ａ  ｎ型領域
８０８Ｂ  ソース領域
８１０  溝部
８１２  保護誘電体
８１４  保護電極
８１６  ＩＥＤ層
８２０  ゲート誘電体
８２２  掘り込まれたゲート電極
８２４Ａ  誘電層８２４
８２４Ｂ  誘電体の部分
８２６  ソース相互接続層
８３０  ２方向傾斜ソースイオン注入
９００  ドリフト領域
９０４  ｐ型本体領域
９０８Ａ  高ドープｎ型領域
９０８Ｂ  ソース領域
９１０  溝部
９１２  保護誘電体
９１４  保護電極
９２０  ＩＥＤ／ゲート誘電体
９２２  ゲート電極
９２４  誘電体柱部
９３０  パッド酸化物
９３２  窒化物層
【図１】
2009500831.tif 000003
【図２】
2009500831.tif 000004
【図３Ａ】
2009500831.tif 000005
【図３Ｂ】
2009500831.tif 000006
【図４Ａ】
2009500831.tif 000007
【図４Ｂ】
2009500831.tif 000008
【図５Ａ】
2009500831.tif 000009
【図５Ｂ】
2009500831.tif 000010
【図５Ｃ】
2009500831.tif 000011
【図５Ｄ】
2009500831.tif 000012
【図５Ｅ】
2009500831.tif 000013
【図５Ｆ】
2009500831.tif 000014
【図５Ｇ】
2009500831.tif 000015
【図５Ｈ】
2009500831.tif 000016
【図６】
2009500831.tif 000017
【図７】
2009500831.tif 000018
【図８Ａ】
2009500831.tif 000019
【図８Ｂ】
2009500831.tif 000020
【図８Ｃ】
2009500831.tif 000021
【図８Ｄ】
2009500831.tif 000022
【図８Ｅ】
2009500831.tif 000023
【図８Ｆ】
2009500831.tif 000024
【図９Ａ】
2009500831.tif 000025
【図９Ｂ】
2009500831.tif 000026
【図９Ｃ】
2009500831.tif 000027
【図９Ｄ】
2009500831.tif 000028
【図９Ｅ】
2009500831.tif 000029
【図９Ｆ】
2009500831.tif 000030
【図９Ｇ】
2009500831.tif 000031
【図９Ｈ】
2009500831.tif 000032
【図９Ｉ】
2009500831.tif 000033
【図９Ｊ】
2009500831.tif 000034
【図１０Ａ】
2009500831.tif 000035
【図１０Ｂ】
2009500831.tif 000036
【図１０Ｃ】
2009500831.tif 000037
【図１０Ｄ】
2009500831.tif 000038
【図１０Ｅ】
2009500831.tif 000039
【図１０Ｆ】
2009500831.tif 000040
【図１０Ｇ】
2009500831.tif 000041
【図１０Ｈ】
2009500831.tif 000042
【図１０Ｉ】
2009500831.tif 000043
【図１０Ｊ】
2009500831.tif 000044
【図１０Ｋ】
2009500831.tif 000045
【図１０Ｌ】
2009500831.tif 000046
【図１０Ｍ】
2009500831.tif 000047
【図１０Ｎ】
2009500831.tif 000048
【図１０Ｏ】
2009500831.tif 000049
【図１０Ｐ】
2009500831.tif 000050
【図１１Ａ】
2009500831.tif 000051
【図１１Ｂ】
2009500831.tif 000052
【図１１Ｃ】
2009500831.tif 000053
【図１１Ｄ】
2009500831.tif 000054
【図１１Ｅ】
2009500831.tif 000055
【図１１Ｆ】
2009500831.tif 000056
【図１１Ｇ】
2009500831.tif 000057
【図１１Ｈ】
2009500831.tif 000058
【図１１Ｉ】
2009500831.tif 000059
【図１１Ｊ】
2009500831.tif 000060
【図１１Ｋ】
2009500831.tif 000061
【図１１Ｌ】
2009500831.tif 000062
【図１１Ｍ】
2009500831.tif 000063
【図１１Ｎ】
2009500831.tif 000064