(57)【要約】受信機（１０６）は、ターボ復号器（１２４）と、ターボ復号器が対称符号レート（例えば１／３または１／４）および非対称符号レート（例えば２／３）で選択的に動作することができるように構成されているディパンクチャモジュール（１２２）とを含む。受信機はさらにディパンクチャモジュールに対してＬＬＲ値を提供するＬＬＲモジュール（１２０）を含む。ディパンクチャモジュールはメモリバンク（６０２Ａ，６０２Ｂ）、ディレイ（６０４Ａ，６０４Ｂ）および多重化装置（６０６）によって実現することができる。
2009533001.tif 000002
【特許請求の範囲】
【請求項１】
ターボ復号器と、そして
前記ターボ復号器が、対称符号レートおよび非対称符号レートで選択的に動作することができるように構成されているディパンクチャモジュールと、
を備える受信機。
【請求項２】
前記非対称符号レートが２／３である請求項１に記載の受信機。
【請求項３】
ＬＬＲ値を前記ディパンクチャモジュールに供給するように構成されているＬＬＲモジュールをさらに備え、前記ディパンクチャモジュールが、前記選択された符号レートに従って前記ＬＬＲ値をディパンクチャし、前記ディパンクチャドＬＬＲ値を前記ターボ復号器に供給するようにさらに構成されている請求項１に記載の受信機。
【請求項４】
前記ターボ復号器が、系統的インプット、第１パリティインプット、および第２パリティインプットを有するＭＡＰ復号器を含み、前記ディパンクチャモジュールが、前記各符号レートで前記ＭＡＰ復号器への前記インプットをサポートするために前記ＬＬＲ値をディパンクチャするようにさらに構成されている請求項３に記載の受信機。
【請求項５】
前記ターボ復号器が、前記ＭＡＰ復号器を通過する２つのパスを備えるイタレーションを実施するように構成されており、前記ディパンクチャモジュールに供給された前記ＬＬＲ値が、ビットストリームから生成された第１セットのＬＬＲ値と、前記ビットストリームのインターレースから生成された第２セットのＬＬＲ値とを含み、前記ディパンクチャモジュールは、前記第１パスの間に前記第１セットからの前記ディパンクチャドＬＬＲ値を前記ＭＡＰ復号器の前記インプットに供給し、前記第２パスの間に前記第２セットからの前記ディパンクチャドＬＬＲ値を供給するようにさらに構成されている請求項４に記載の受信機。
【請求項６】
前記ディパンクチャモジュールが、前記ＬＬＲモジュールからの前記ＬＬＲ値をバッファするように構成されている第１メモリバンクおよび第２メモリバンクを備える請求項４に記載の受信機。
【請求項７】
前記ディパンクチャモジュールが、前記ＬＬＲモジュールから受信された前記ＬＬＲ値を前記第１メモリバンクか前記第２メモリバンクのいずれかに選択的に保存するようにさらに構成されている請求項６に記載の受信機。
【請求項８】
前記第１メモリバンクおよび前記第２メモリバンクが、それぞれデータビット周期毎に移動されるように構成されているポインタを含み、前記ディパンクチャモジュールが、前記非対称符号レートをサポートするために２つの連続するデータビット周期の間同じ位置に前記ポインタを選択的に保持するようにさらに構成されている請求項６に記載の受信機。
【請求項９】
前記第１メモリバンクの前記アウトプットの第１ディレイと、前記第２メモリバンクの前記アウトプットの第２ディレイと、３つの多重化装置とをさらに備え、前記多重化装置のうちの１つが、前記系統的記号の前記ＬＬＲ値を前記ターボ復号器に供給するように構成されており、前記その他の多重化装置が、前記パリティ記号の前記ＬＬＲ値を前記ターボ復号器に供給するように構成されており、前記多重化装置はいずれも、前記第１メモリバンク、および前記第２メモリバンク、ならびに前記第１ディレイ、および前記第２ディレイから出力された前記ＬＬＲ値が利用できる請求項６に記載の受信機。
【請求項１０】
前記ディパンクチャモジュールが、データビットおよびテールビットから生成された符号記号のＬＬＲ値を供給するようにさらに構成されている請求項３に記載の受信機。
【請求項１１】
ターボ復号器と、そして
前記ターボ復号器が、対称符号レートおよび非対称符号レートで選択的に動作することができる手段と、
を備える受信機。
【請求項１２】
前記非対称符号レートが２／３である請求項１１に記載の受信機。
【請求項１３】
前記ターボ符号器実現手段が、前記選択された符号レートに従ってＬＬＲ値をディパンクチャする手段と、前記ディパンクチャドＬＬＲ値を前記ターボ復号器に供給する手段とを備える請求項１１に記載の受信機。
【請求項１４】
前記ターボ復号器が、系統的インプット、ならびに第１パリティインプット、および第２パリティインプットを有するＭＡＰ復号器を含み、前記ＬＬＲ値をディパンクチャする前記手段が、前記各符号レートで前記ＭＡＰ復号器への前記インプットをサポートするために前記ＬＬＲ値をディパンクチャするように構成されている請求項１３に記載の受信機。
【請求項１５】
前記ターボ復号器が、前記ＭＡＰ復号器を通過する２つのパスを備えるイタレーションを実施するように構成されており、前記ターボ復号器実現手段に供給された前記ＬＬＲ値が、ビットストリームから生成された第１セットのＬＬＲ値と、前記ビットストリームのインターレースから生成された第２セットのＬＬＲ値とを含み、前記ターボ復号器に前記ディパンクチャドＬＬＲ値を供給する前記手段は、前記第１パスの間に前記第１セットからの前記ディパンクチャドＬＬＲ値を前記ＭＡＰ復号器の前記インプットに供給し、前記第２パスの間に前記第２セットからの前記ディパンクチャドＬＬＲ値を供給するように構成されている請求項１４に記載の受信機。
【請求項１６】
前記ディパンクチャドＬＬＲ値を前記ターボ復号器に供給する前記手段が、前記各符号レートで符号記号およびテール記号のＬＬＲ値を供給するように構成されている請求項１３に記載の受信機。
【請求項１７】
対称符号レートで動作可能なターボ復号器を用いる通信方法であって、
前記ターボ復号器が、非対称符号レートで動作できるように符号記号のＬＬＲ値をディパンクチャすることと、そして
前記非対称符号レートで前記ターボ復号器を動作させるために前記ディパンクチャドＬＬＲ値を使用することと、
を含む方法。
【請求項１８】
前記非対称符号レートが２／３である請求項１７に記載の方法。
【請求項１９】
前記ターボ復号器が、系統的インプット、ならびに第１パリティインプット、および第２パリティインプットを有するＭＡＰ復号器を含み、前記ＬＬＲ値が、前記ＭＡＰ復号器の前記インプットをサポートするためにディパンクチャされる請求項１７に記載の方法。
【請求項２０】
前記ターボ復号器が、前記ＭＡＰ復号器を通過する２つのパスを備えるイタレーションを実施するように構成されており、前記方法が、ビットストリームから生成された第１セットのＬＬＲ値と、前記ビットストリームのインターレースから生成された第２セットのＬＬＲ値とを含む前記ＬＬＲ値を受信することをさらに備え、前記方法が、前記第１パスの間に前記第１セットからの前記ディパンクチャドＬＬＲ値を前記ＭＡＰ復号器に供給することと、前記第２パスの間に前記第２セットからの前記ディパンクチャドＬＬＲ値を前記ＭＡＰ復号器に供給することとをさらに含む請求項１９に記載の方法。
【請求項２１】
ＬＬＲ値の前記ディパンクチャ化が、前記ＬＬＲ値を受信することと、第１メモリバンクおよび第２メモリバンクに前記受信されたＬＬＲ値を保存することとを含む請求項１７に記載の方法。
【請求項２２】
前記受信されたＬＬＲ値が、第１メモリバンクか第２メモリバンクのいずれかに選択的に保存される請求項２１に記載の方法。
【請求項２３】
前記第１メモリバンクおよび前記第２メモリバンクが、それぞれデータビット周期毎に移動されるように構成されているポインタを有し、ＬＬＲ値の前記ディパンクチャ化が、前記非対称符号レートをサポートするために２つの連続するデータビット周期の間同じ位置に前記ポインタを選択的に保持することをさらに含む請求項２１に記載の方法。
【請求項２４】
前記ＬＬＲ値の前記ディパンクチャ化が、前記第１メモリバンクおよび前記第２メモリバンクの前記アウトプットを遅延させることと、前記第１メモリバンクおよび前記第２メモリバンクからの前記アウトプットと前記遅延されたアウトプットとを多重化することとを含む請求項２１に記載の方法。
【請求項２５】
前記符号記号が、データビットおよびテールビットから生成される請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［米国特許法第１１９条による優先権主張］
本特許出願は、２００６年４月４日に出願され、本願の譲受人に譲渡され、参照することによって本願に明示的に組み込まれる、「２／３  Ｒａｔｅ  Ｔｕｒｂｏ  Ｄｅｃｏｄｅｒ」という名称の米国特許仮出願第６０／７８９，４５７号に対する優先権を主張するものである。
【０００２】
［分野］
本開示は、一般に電気通信システムに関し、より詳細には、対称復号レートおよび非対称復号レートを使用するターボ復号器の概念および技術に関する。
【０００３】
［背景］
強力な符号化技術とともに多値変調方式を用いて、高スペクトル効率で信頼性のある通信が達成される。これらの符号化技術は、受信機が誤りを訂正するために使用できる冗長度を提供する。
【０００４】
典型的な電気通信システムにおいては、符号セグメント（code segment）、すなわちデータパケットが、送信前にターボ符号を用いて符号化される。ターボ符号化プロセスによって、符号セグメント内のデータの各「ビット」に対して幾つかの「符号記号（code symbol）」が生成される。符号記号は、「系統的（systematic）記号」および「パリティ記号」を含む。系統的記号は符号セグメント内のデータを示し、パリティ記号は冗長度を提供する。「符号レート」は、ターボ符号器によって導入された冗長度の尺度である（すなわち、符号セグメント内の全記号数で割った系統的記号数）。符号レートは、一般に対称（symmetric）または非対称（asymmetric）と称される。「対称符号レート」は、符号セグメントにおいてパリティ記号数が系統的記号数の整数倍である符号レートである。対称符号レートの例として、１／２、１／３、および１／５などが挙げられる。パリティ記号数が系統的記号数の整数倍でない場合、その符号レートは、２／３符号レートの場合などのように非対称であると言われる。
【０００５】
ターボ符号器によって生成された符号記号は、一般にまとめてブロック化され、信号点配置（signal constellation）上の点にマップされる。これによって、一連の「変調記号」が生成される。この一連の記号は、アナログフロントエンド（ＡＦＥ：analog front end）に供給され、そこで連続時間信号が生成され、この信号は通信チャネルを介して送信される。
【０００６】
通信チャネル内の雑音および他の障害のため、受信機によって復元された変調記号は、元の信号点配置における点の正確な位置に対応していない恐れがある。記号ディマッパ（demapper）が、信号点配置の受信点に基づいてどの変調記号が送信された可能性が最も高いかについて「軟判定」を行うために使用され得る。軟判定は、符号記号の対数ゆう度比（ＬＬＲ：log-likelihood ratio）値を導き出すために使用され得る。ターボ復号器(turbo decoder)は、符号記号のＬＬＲ値を使用して初めに送信されたデータを復号する。
【０００７】
ターボ復号器は、音声通信などの実時間アプリケーションをサポート（support）するために、一般に復号プロセスが本来有する潜時（latency）を最小限に抑えるように設計される。そのため、ターボ復号器は、従来配線ステートマシンロジック（hard-wired state machine logic）を使用して作成されている。ステートマシンロジックは高速であるが、適応性に欠け、受信機が同一のハードウェア要素を利用して複数の符号化レートを復号できるようにすることは困難である。非対称符号レートをサポートするために対称符号レート用に設計されたハードウェアを使用しようとするとき、この困難は克服されなかった。したがって、対称符号レートと非対称符号レートとの両方を効果的にサポート可能なターボ復号器技術が必要とされている。
【発明の開示】
【０００８】
［概要］
本開示の一形態によれば、受信機は、ターボ復号器と、ターボ復号器が対称符号レートおよび非対称符号レートで選択的に動作できるように構成されたディパンクチャ（depuncture）モジュールとを含む。
【０００９】
本開示の別の形態によれば、受信機は、ターボ復号器と、ターボ復号器が対称符号レートおよび非対称符号レートで選択的に動作可能な手段とを含む。
【００１０】
本開示のさらに別の形態によれば、対称符号レートで動作可能なターボ復号器を用いる通信方法は、ターボ復号器が非対称符号レートで動作できるように符号記号のＬＬＲ値をディパンクチャすることと、非対称符号レートでターボ復号器を動作させるためにディパンクチャド（depunctured）ＬＬＲ値を使用することとを含む。
【００１１】
［詳細な説明］
図面を参照して、様々な実施形態が記載される。下記の記載においては、説明の目的から、本発明の１つまたは複数の形態を充分に理解するために多数の具体的詳細が記載される。しかしながら、これらの具体的詳細が無くてもこのような形態が実施され得ることは明らかである。他の例では、これらの実施形態の説明を容易にするために周知の構造および装置がブロック図で示される。
【００１２】
本出願で使用される、「コンポーネント（component）」、「モジュール」、「システム」などの用語は、コンピュータ関連要素（entity）、各ハードウェア、ファームウェア、ハードウェアとソフトウェアとの組み合わせ、ソフトウェア、または実行中のソフトウェアを参照するように意図される。例えば、コンポーネントは、これに限定されないが、プロセッサ上で実行中のプロセス、プロセッサ、オブジェクト、実行ファイル、一連の実行、プログラム、および／またはコンピュータであってもよい。例として、計算装置上で実行中のアプリケーションと計算装置との両方がコンポーネントであってもよい。１つまたは複数のコンポーネントが、プロセスおよび／または一連の実行の範囲内に存在することが可能であり、１つのコンポーネントが１つのコンピュータ上に配置されてもよく、かつ／または２つ以上のコンピュータ間に分散されてもよい。また、これらのコンポーネントは、様々な保存データ構造を有する様々なコンピュータ可読媒体から実行可能である。コンポーネントは、１つまたは複数のデータパケットを有する信号に従うなどの局所的プロセスおよび／または遠距離プロセスを介して通信することができる（例えば、信号を用いて局所システム、分散システム内の別のコンポーネント、および／またはインターネットなどのネットワークを介して他のシステムと交信する１つのコンポーネントからのデータ）。
【００１３】
本発明の様々な形態が、多数のコンポーネント、モジュール、および類似のものを含むシステムの観点から示される。様々なシステムは、追加のコンポーネント、モジュールなどを含んでもよく、かつ／または図面に関連して説明される全てのコンポーネント、モジュールなどを含むとは限らないものとする。これらの方法の組み合わせも使用されてよい。
【００１４】
図１は、通信チャネルによって接続された送信機および受信機の実施例を示す概念ブロック図である。通信チャネル１０２は、有線リンクと無線リンクとの組み合わせであってもよい。実施例として、通信チャネル１０２は、インターネットまたは公衆交換電話網（ＰＳＴＮ：public switched telephone network）などの広域ネットワーク（ＷＡＮ：wide area network）を介して接続された、携帯電話ネットワーク、無線ローカルエリアネットワーク（ＷＬＡＮｓ：wireless local area networks）、または他の無線アクセスネットワークの組み合わせを含んでもよい。あるいは、またはそれに加えて、通信チャネル１０２は、ＷＡＮを介して接続された、イーサネット（登録商標）、デジタル加入者回線（ＤＳＬ：Digital Subscriber Line）、ケーブルモデム、光ファイバ標準電話回線、または同等の回線などを含んでもよい。構成によっては、通信チャネル１０２は、一部のマルチキャスト放送システムにおける場合などのような専用チャネルであってもよい。
【００１５】
送信機１０４および受信機１０６は、電話通信、ビデオ通信、パケットデータ通信、メッセージ通信、および／または他の種類の通信をサポート可能な装置であってもよい。送信機１０４および受信機１０６は、スタンドアロンの要素であっても電気通信装置に組み込まれていてもよい。後者の例として、送信機１０４は、携帯電話ネットワークまたは無線アクセスネットワークの基地局（ＢＴＳ：base transceiver station）、マルチキャストネットワークまたは放送ネットワークの送信局、インターネットサービスプロバイダ（ＩＳＰ：Internet Service Provider）、あるいは他の何らかの電気通信要素に組み込まれていてもよい。受信機１０６は、無線電話または携帯電話、携帯情報端末（ＰＤＡ：personal digital assistant）、コンピュータ、あるいは他の何らかの適切なアクセス端末に組み込まれていてもよい。また、送信機１０４は、アクセス端末に組み込まれていてもよく、受信機１０６は、ＢＴＳ、ＩＳＰ、または他の類似の要素に組み込まれていてもよい。
【００１６】
送信機１０４では、ターボ符号器１０８が相互符号化プロセスをデータビットおよびテール（tail）ビットに適用している。符号化プロセスによって、受信機１０６が誤りの訂正に使用することができる冗長度を有する一連の符号記号が得られる。符号記号は、変調器１１０に供給され、そこでまとめてブロック化され信号点配置上の座標点にマップされる。信号点配置上の各点の座標はベースバンド直交成分を示し、ベースバンド直交成分は、通信チャネル１０２を介して送信する前に直交搬送波信号を変調するため、アナログフロントエンド（ＡＦＥ）１１２によって使用される。
【００１７】
受信機１０６のＡＦＥ１１４は、直交搬送波信号をそのベースバンド成分に変換するために使用される。復調器１１６は、そのベースバンド成分を変換して元の信号点配置上の正確な点まで戻す。チャネル１０２における雑音や他の障害のため、ベースバンド成分が元の信号点配置上の正しい位置と一致しない恐れがある。復調器１１６は、チャネル状態の推定値に基づいて信号点配置上の受信点を訂正することによって、どの変調記号が送信された可能性が最も高いかを検知し、訂正された受信点に最も近い信号点配置上の該当する記号を選択する。このような選択は、「軟判定」と称される。各軟判定は、通信チャネル１０２を介して送信された変調記号の推定値を示す。軟判定およびチャネル推定値は、ＬＬＲモジュール１２０によって使用されてその変調記号に関連する符号記号のＬＬＲ値を導き出す。ターボ復号器１２４は、一連の符号記号のＬＬＲ値を使用して最初に送信されたデータを復号する。後でさらに詳細に説明される方法で、ＬＬＲモジュール１２０とターボ復号器１２４との間にあるディパンクチャモジュール１２２が、複数の符号レートをサポートするために使用され得る。
【００１８】
図２は、ターボ符号器の実施例を示す概略ブロック図である。ターボ符号器１０８は、並列にインターリーバ２０２とともに動作する２つの成分（constituent）符号器２０４Ａ，２０４Ｂを含む。インターリーバ２０２は、定義されたインターリーブ方式に従って符号セグメント内のデータ（またはテール）ビットを再配列（すなわちインターリーブ）する。一方の成分符号器２０４Ａは、符号セグメントのビットを符号化して２つのパリティビット（Ｙ０およびＹ１）を生成し、他方の成分符号器２０４Ｂは、インターリーブド（interleaved）ビットを符号化して別の２つのパリティビット（Ｙ’０およびＹ’１）を生成する。元のビットストリームおよびインターリーブドビットストリームは、２つの成分符号器２０４Ａ，２０４Ｂから出力されたパリティ記号とともにパンクチャモジュール２０６のインプットに供給される。パンクチャモジュール２０６は、各ビット周期毎に６つの並列の符号記号（Ｘ，Ｘ’，Ｙ０，Ｙ１，Ｙ’０，Ｙ’１）をシリアルアウトプットに変換する。パンクチャモジュール２０６は、インターレースド（interlaced）系統的記号（Ｘ’）および／または１つまたは複数のパリティ記号（Ｙ０，Ｙ１，Ｙ’０，Ｙ’１）も、各ビット周期毎にパンクチャして（送信しないで）所望の符号レートを得るために使用され得る。
【００１９】
図３は、図２のターボ符号器をさらに詳細に示した概略ブロック図である。ターボ符号器１０８は、図２を参照して示されるように、並列に接続され、インターリーバ２０２によって分岐された２つの成分符号器２０４Ａ，２０４Ｂで示される。成分符号器２０４ａ，２０４ｂは、系統的再帰的畳込み（systematic, recursive convolutional）符号器である。成分符号器２０４Ａ，２０４Ｂによって生成された２つの再帰的畳込み符号は、ターボ符号の要素符号と呼ばれる。元のビットストリームおよびインターリーブドビットストリームは、要素符号とともにパンクチャモジュール２０６によってパンクチャされて所望の符号レートを得る。
【００２０】
成分符号器２０４Ａ，２０４Ｂは、それぞれスイッチ３０２と、多数のレジスタ３０４および加算器３０６とを含む。各成分符号器２０４Ａ，２０４Ｂのレジスタ３０４は、最初にゼロに設定される。次に成分符号器２０４Ａ，２０４Ｂは、スイッチを上げた状態で各ビット周期に１度クロック（clock）される。その後、スイッチ３０２を下げた状態で３ビット周期の間に一方の成分符号器２０４Ａをクロックし、次にスイッチを下げた状態で３ビット周期の間に他方の成分符号器２０４Ｂをクロックすることによって、テール部が生成される。
【００２１】
データビットおよびテールビットから生成されたパンクチャ化（puncturing）アルゴリズムの符号記号の例が下記の表１および表２に示される。特定のアプリケーションおよびシステムに設けられた全体的な設計上の制約に応じて、他のパンクチャ化アルゴリズムも使用され得ることは、当業者であれば容易に理解されるであろう。
【００２２】
データビットの符号記号は、下記の表１に示されるようにパンクチャされ得る。
【表１】
2009533001.tif 000003
【００２３】
パンクチャ化パターンの中で、「０」は記号がパンクチャ（削除）されることを意味し、「１」は記号がターボ符号器１０８から出力されることを意味する。各列は、１ビット周期の間にターボ符号器１０８から出力された符号記号を示す。表１を参照すると、符号レートが１／５のときは、ビット周期毎に符号記号Ｘ，Ｙ０，Ｙ’０，Ｙ１，およびＹ’１がターボ符号器１０８から出力される。符号レートが１／３のときは、ビット周期毎に符号記号Ｘ，Ｙ０，およびＹ’０がターボ符号器１０８から出力される。符号レートが１／２のときは、第１ビット周期の間に符号記号ＸおよびＹ０がターボ符号器１０８から出力され、続いて次のビット周期の間に符号記号ＸおよびＹ’０が出力される。符号レートが２／３のときは、第１ビット周期の間に符号記号ＸおよびＹ０がターボ符号器１０８から出力され、続いて次の２つの各ビット周期で符号記号Ｘが出力され、続いて符号レートが２／３のとき次のビット周期で符号記号ＸおよびＹ’０が出力される。
【００２４】
テール記号は、下記の表２に示されるようにパンクチャされ得る。
【表２】
2009533001.tif 000004
【００２５】
パンクチャ化パターンの中で、「０」はテール記号が削除されることを意味し、「１」はテール記号がパスされることを意味し、「２」はテール記号が２度パスされることを意味する。各列は、ビット周期の間にターボ符号器１０８から出力されたテール記号を示す。表２を参照すると、符号レートが１／５のときは、最初の３ビット周期の各周期のテール記号は、ＸＸＹ０Ｙ１Ｙ１であり、最後の３ビット周期の各周期のテール記号は、Ｘ’Ｘ’Ｙ’０Ｙ’１Ｙ’１である。符号レートが１／３のときは、最初の３ビット周期の各周期のテール記号は、ＸＸＹ０であり、最後の３ビット周期の各周期のテール記号は、Ｘ’Ｘ’Ｙ’０である。符号レートが１／２のときは、最初の３ビット周期の各周期にターボ符号器１０８から出力されたテール記号は、ＸＹ０であり、最後の３ビット周期の各周期にターボ符号器１０８から出力されたテール記号は、Ｘ’Ｙ’０である。符号レートが２／３のときは、最初の３ビット周期のテール記号は、それぞれＸＹ０，Ｘ，およびＸＹ０であり、最後の３ビット周期のテール記号は、それぞれＸ’，Ｘ’Ｙ’０，およびＸ’である。
【００２６】
図４は、ターボ復号器１２４をさらに詳細に示しながら図１の受信機を示す概略ブロック図である。上述したように、復調器１１６からの軟判定は、ＬＬＲモジュール１２０によって使用されて符号記号のＬＬＲ値を決定する。ＬＬＲ値は、ゆう度比（likelihood ratio）の対数である。ゆう度比は、送信された符号記号が「０」である確率を上回って「１」である確率として定義され得る。あるいは、ゆう度比は逆の方法で定義され得る。その場合、ゆう度比は、送信された符号記号が「１」である確率を上回って「０」である確率である。
【００２７】
ＬＬＲモジュール１２０は、復調器１１６からのチャネル推定値および軟判定を利用してＬＬＲ値を決定する。雑音推定値も使用されてよい。しかしながら、雑音推定値が使用されるかどうかにかかわらずターボ復調方法よって得られる結果が同じ場合には、雑音推定値項目は実質的に無視され得る。このような構成では、ＬＬＲモジュール１２０は、雑音推定値として予め定めた値をＬＬＲ値を計算する際に使用することができる。
【００２８】
ＬＬＲモジュール１２０によって生成されたＬＬＲ値は、ディパンクチャモジュール１２２によってターボ復調器１２４に供給される。後でさらに詳細に説明されるように、ディパンクチャモジュール１２２は、ターボ復調器が対称符号レートおよび非対称符号レートで選択的に動作可能な手段を提供する。ターボ復号器１２４を見ると、図４に示される２つの成分復号器４０２Ａ，４０２Ｂがある。各成分復号器４０２Ａ，４０２Ｂは、事前確率（ＡＰＰ：priori probability）を生成する最大事後的（ＭＡＰ：maximum a posteriori）復号器として実施されてもよい。ＡＰＰは、ＭＡＰ復号器に入力される系統的記号が「０」か「１」であるゆう度を示す。第１ＭＡＰ復号器４０２Ａは、ターボ復号器１２４を通過する第１パスの間に、符号セグメントの系統的記号およびパリティ記号（Ｘ，Ｙ０，Ｙ１）のＬＬＲ値から一連のＡＰＰ値を計算する。第１ＭＡＰ復号器４０２Ａによって計算されたＡＰＰ値は、送信機１０４のターボ符号器１０８に使用されたインターリービング（interleaving）に一致させるようにインターリーバ４０４によって再配列される（図２参照）。次にインターリーブドＡＰＰ値は、符号セグメントから得られたパリティ記号（Ｘ’，Ｙ’０，Ｙ’１）のＬＬＲ値とともに、第２ＭＡＰ復号器４０２Ｂに供給される。第２ＭＡＰ復号器４０２Ｂは、ターボ復号器１２４を通過する第２パスの間に、一連の復号ビット（すなわち硬判定）を生成する。ビット列は、ディインターリーバ４０６によってディインターリーブされ、多重化装置４０８を介してターボ復号器１２４のアウトプットに供給される。
【００２９】
ターボ復号器１２４を通過する２つのパスが、１イタレーション（iteration）を構成する。低いビット誤り率（ＢＥＲ：bit error ratio）を有するビットを生成するためには、ターボ復号器１２４を通過する複数回のイタレーションが必要とされ得る。反復プロセスによって次第に誤りが訂正され、充分なインターレーションと充分高い信号対雑音比（ＳＮＲ：signal noise ratio）があれば、全ての誤りが訂正され得る。
【００３０】
第２イタレーションが、第１イタレーションの間に第２ＭＡＰ復号器４０２Ｂによって生成された一連のＡＰＰ値を使用して実施されてもよい。一連のＡＰＰ値は、ディインターリーバ４１０によってディインターリーブされて多重化装置４１２を介して第１ＭＡＰ復号器４０２Ａにフィードバックされる。第１イタレーションの間、第１ＭＡＰ復号器４０２ＡへのＡＰＰインプットは接地されている。第１ＭＡＰ復号器４０２Ａは、符号記号（Ｘ，Ｙ０，Ｙ１）のＬＬＲ値および第２ＭＡＰ復号器４０２ＢからのディインターリーブドＡＰＰ値から新しい一連のＡＰＰ値を計算する。新しいＡＰＰ値はインターリーブされて、符号記号（Ｘ’，Ｙ’０，Ｙ’１）とともに第２ＭＡＰ復号器４０２Ｂに供給される。第２ＭＡＰ復号器４０２Ｂは、新しい一連の復号ビットおよびＡＰＰ値を生成する。第３イタレーションが実施される場合は、この新しいＡＰＰ値が再度ディインターリーブされて第１ＭＡＰ復号器４０２Ａにフィードバックされ得る。実施されない場合には、復号ビット列はターボ復号器１２４から出力される。
【００３１】
理想的にもＳＮＲが高い場合には、ＡＰＰ値の各セットは先行するセットよりも改善される。そのため、硬判定はイタレーションの度にさらに高い信頼度で実施される。特定のアプリケーション用の実際のイタレーション数は固定されるか、あるいはサービス要件の最低品質を満足するように適宜決定されてもよい。早期終了制御（early termination control）モジュール４１４が、硬判定が例えば最小しきい値テストを通過した場合に，ターボ復号プロセスを早期に終了させるために使用されてもよい。ターボ復号プロセスは、イタレーションの最後またはその途中で終了されてもよい。後者の場合、第１ＭＡＰ復号器４０２Ａは一連の復号ビットを生成し、その復号ビットを多重化装置４０８を介してターボ復号器１２４のアウトプットに供給する。
【００３２】
図５は、ディパンクチャモジュール１２２の実施例を示す概念図である。概念的には、ディパンクチャモジュール１２２は、符号セグメントの符号記号のＬＬＲ値を受信して保存するインプットバッファ５０２を含む。ディパンクチャモジュール１２２は、２セットのアウトプットバッファ５０８Ａ，５０８Ｂも含む。第１セットのアウトプットバッファ５０８Ａは、符号記号（Ｘ，Ｙ０，Ｙ１）のＬＬＲ値を第１ＭＡＰ復号器４０２Ａに供給するために使用され、第２セットのアウトプットバッファ５０８Ｂは、符号記号（Ｘ’，Ｙ’０，Ｙ’１）のＬＬＲ値を第２ＭＡＰ復号器４０２Ｂに供給するために使用される（図４参照）。第１セットのアウトプットバッファ５０８Ａは、系統的記号（Ｘ）のＬＬＲ値を保存するバッファ５０８Ａ１と、パリティ記号（Ｙ０，Ｙ１）のＬＬＲ値をそれぞれ保存するバッファ５０８Ａ２，５０８Ａ３とを含む。第２セットのアウトプットバッファ５０８Ｂは、系統的記号（Ｘ’）のＬＬＲ値を保存するバッファ５０８Ｂ１と、パリティ記号（Ｙ’０，Ｙ’１）のＬＬＲ値をそれぞれ保存するバッファ５０８Ｂ２，５０８Ｂ３とを含む。
【００３３】
多重化装置５０４は、選択されたレートの未使用符号記号のＬＬＲ値を供給するために使用される。一例として、符号レートが２／３のとき、符号記号Ｙ１，Ｘ’，Ｙ’１は使用されない（表１参照）。この例では、これらのＬＬＲ値は多重化装置５０４を介して「０」に設定される。別の言い方をすれば、インプットバッファ５０２からのＬＬＲ値は、選択された符号レートに対応するようにゼロでディパンクチャされる。あるいは、インプットバッファ５０２からのＬＬＲ値は、特定ビット周期の特定符号記号が、選択された符号レートに使用できないことを示す他の情報でディパンクチャされてもよい。パンクチャドＬＬＲ値は、逆多重化装置５０６によって適切なアウトプットバッファ５０８に転送される。
【００３４】
コントローラ５１０は、パンクチャドＬＬＲ値のアウトプットバッファ５０６への格納方法を制御することによって、ターボ復号器１２４が複数の符号レートをサポートできるようにする。具体的には、コントローラ５１０は、各符号レートに対して違った方法でアウトプットバッファ５０６を埋めるために多重化装置５０４および逆多重化装置５０６を制御できるように構成されている。コントローラ５１０は、ターボ復号器１２４の第１ＭＡＰ復号器４０２ａが動作しているときには第１セットのアウトプットバッファ５０８ａからＬＬＲ値を解放し、ターボ復号器１２４の第２ＭＡＰ復号器４０２ｂが動作しているときには第２セットのアウトプットバッファ５０８ｂからＬＬＲ値を解放することによって、アウトプットバッファ５０８も制御する（図４参照）。
【００３５】
ここで、２／３符号レートでディパンクチャモジュール１２２によって実施されるプロセスの実施例が、図５を参照して説明される。この実施例では、インプットバッファ５０２は、第１ビット周期で系統的記号Ｘおよびパリティ記号Ｙ０のＬＬＲ値を受信し、続いて次の２つの各ビット周期で系統的符号記号ＸのＬＬＲ値を受信し、続いて次のビット周期で系統的符号記号Ｘおよびパリティ記号Ｙ’０のＬＬＲ値を受信する。このプロセスは、符号セグメント内の全てのデータビットの符号記号の全てのＬＬＲ値がインプットバッファ５０２によって受信されるまで繰り返される。
【００３６】
図示されていないが、インプットバッファ５０２は、符号セグメントの最後（すなわち最後の６ビット周期）にテール記号のＬＬＲ値も受信する。テール部の最初の３ビット周期におけるテール記号のＬＬＲ値は、それぞれＸＹ０，Ｘ，およびＸＹ０であり、テール部の最後の３ビット周期におけるテール記号のＬＬＲ値は、それぞれＸ’，Ｘ’Ｙ’０，およびＸ’である。
【００３７】
インプットバッファ５０２が埋められると、またはそれに少し先立って、インプットバッファ５０２からのＬＬＲ値がアウトプットバッファ５０８に転送される。第１ビット周期の系統的記号Ｘおよびパリティ記号Ｙ０のＬＬＲ値が、インプットバッファ５０２からアウトプットバッファ５０８Ａ１，５０８Ａ２にそれぞれ転送され、アウトプットバッファ５０８Ａ３，５０８Ｂ１，５０８Ｂ２，５０８Ｂ３にゼロが読み込まれる。次に、第２ビット周期の系統的記号ＸのＬＬＲ値が、インプットバッファ５０２からアウトプットバッファ５０８ａ１に転送され、他のアウトプットバッファ５０８Ａ２，５０８Ａ３，５０８Ｂ１，５０８Ｂ２，５０８Ｂ３にゼロが読み込まれる。次に、第３ビット周期の系統的記号ＸのＬＬＲ値が、インプットバッファ５０２からアウトプットバッファ５０８ａ１に転送され、その他のアウトプットバッファ５０８Ａ２，５０８Ａ３，５０８Ｂ１，５０８Ｂ２，５０８Ｂ３にゼロが読み込まれる。その後、第４ビット周期の系統的記号Ｘおよびパリティ記号Ｙ’０のＬＬＲ値が、インプットバッファ５０２からアウトプットバッファ５０８Ａ１，５０８Ｂ２にそれぞれ転送され、アウトプットバッファ５０８Ａ２，５０８Ａ３，５０８Ｂ１，５０８Ｂ３にゼロが読み込まれる。このプロセスは、符号セグメント内の全てのデータビットの符号記号のＬＬＲ値がインプットバッファ５０２からアウトプットバッファ５０８に転送されるまで繰り返される。
【００３８】
図示されていないが、次に符号セグメントの最後の６ビット周期におけるテール記号のＬＬＲ値がアウトプットバッファ５０８に転送される。テール部の第１ビット周期の系統的記号Ｘおよびパリティ記号Ｙ０のＬＬＲ値が、インプットバッファ５０２からアウトプットバッファ５０８Ａ１，５０８Ａ２にそれぞれ転送され、アウトプットバッファ５０８Ａ３，５０８Ｂ１，５０８Ｂ２，５０８Ｂ３にゼロが読み込まれる。次に、テール部の第２ビット周期の系統的記号ＸのＬＬＲ値が、インプットバッファ５０２からアウトプットバッファ５０８Ａ１に転送され、アウトプットバッファ５０８Ａ２，５０８Ａ３，５０８Ｂ１，５０８Ｂ２，５０８Ｂ３にゼロが読み込まれる。次に、テール部の第３ビット周期の系統的記号Ｘおよびパリティ記号Ｙ０のＬＬＲ値が、インプットバッファ５０２からアウトプットバッファ５０８Ａ１，５０８Ａ２にそれぞれ転送され、アウトプットバッファ５０８Ａ３，５０８Ｂ１，５０８Ｂ２，５０８Ｂ３にゼロが読み込まれる。その後、テール部の第４ビット周期の系統的記号Ｘ’のＬＬＲ値が、インプットバッファ５０２からアウトプットバッファ５０８Ｂ１に転送され、アウトプットバッファ５０８Ａ１，５０８Ａ２，５０８Ａ３，５０８Ｂ２，５０８Ｂ３にゼロが読み込まれる。次に、テール部の第５ビット周期の系統的記号Ｘ’およびパリティ記号Ｙ’０のＬＬＲ値が、インプットバッファ５０２からアウトプットバッファ５０８Ｂ１，５０８Ｂ２に転送され、アウトプットバッファ５０８Ａ１，５０８Ａ２，５０８Ａ３，５０８Ｂ３にゼロが読み込まれる。最後に、テール部の最終ビット周期の系統的記号Ｘ’のＬＬＲ値が、インプットバッファ５０２からアウトプットバッファ５０８Ｂ１に転送され、アウトプットバッファ５０８Ａ１，５０８Ａ２，５０８Ａ３，５０８Ｂ２，５０８Ｂ３にゼロが読み込まれる。
【００３９】
図４および図５を参照すると、ターボ復号器１２４の第１ＭＡＰ復号器４０２ａの動作中に、ＬＬＲ値が第１セットのアウトプットバッファ５０８ａから解放される。第１ビット周期の間に、系統的記号Ｘおよびパリティ記号Ｙ０のＬＬＲ値が、アウトプットバッファ５０８Ａ１，５０８Ａ２からそれぞれ解放され、それに併せてアウトプットバッファ５０８Ａ３からゼロも解放される。次の３ビット周期の各周期において、系統的記号ＸのＬＬＲ値がアウトプットバッファ５０８Ａ１から解放され、それに併せてアウトプットバッファ５０８Ａ２，５０８Ａ３のそれぞれからゼロも解放される。このプロセスは、データビットの符号記号の全てのＬＬＲ値がアウトプットバッファ５０８Ａ１，５０８Ａ２，５０８Ａ３から解放されて、ターボ復号器１２４の第１ＭＡＰ復号器４０２Ａによって処理されるまで続く。
【００４０】
次に、第１ＭＡＰ復号器４０２Ａがテール記号用に再初期化される。図示されないが、次にテール記号のＬＬＲ値が第１セットのアウトプットバッファ５０８から解放される。テール記号の第１ビット周期の間に、系統的記号Ｘおよびパリティ記号Ｙ０のＬＬＲ値がアウトプットバッファ５０８Ａ１，５０８Ａ２からそれぞれ解放され、それに併せてアウトプットバッファ５０８Ａ３からゼロも解放される。テール部の第２ビット周期の間に、系統的記号ＸのＬＬＲ値がアウトプットバッファ５０８Ａ１から解放され、それに併せてアウトプットバッファ５０８Ａ２，５０８Ａ３からゼロも解放される。テール部の第３ビット周期の間に、系統的記号Ｘおよびパリティ記号Ｙ０のＬＬＲ値がアウトプットバッファ５０８Ａ１，５０８Ａ２からそれぞれ解放され、それに併せてアウトプットバッファ５０８Ａ３からゼロも解放される。
【００４１】
第１セットのアウトプットバッファ５０８ａからの符号記号が第１ＭＡＰ復号器４０２Ａによって処理されると、その結果得られたＡＰＰ値は、第２ＭＡＰ復号器４０２ｂの動作中に使用するために、インターリーブされてディパンクチャモジュール１２２か別の場所に保存される。
【００４２】
ＬＬＲ値は、第２ＭＡＰ復号器４０２Ａの動作中に第２セットのアウトプットバッファ５０８Ｂから解放される。最初の３ビット周期の各周期の間に、アウトプットバッファ５０８Ｂ１，５０８Ｂ２，５０８Ｂ３からゼロがそれぞれ解放される。この３ビット周期の各周期の間に、第２ＭＡＰ復号器４０２Ｂによってゼロが処理され、それに併せて第１ＭＡＰ復号器４０Ａａからの対応するＡＰＰ値も処理される。第４ビット周期の間に、パリティ記号Ｙ’０のＬＬＲ値がアウトプットバッファ５０８Ｂ２から解放され、それに併せてアウトプットバッファ５０８Ｂ１，５０８Ｂ３からゼロも解放される。パリティ記号Ｙ’０のＬＬＲ値およびゼロは、第２ＭＡＰ復号器４０２Ｂによって処理され、それに併せて第１ＭＡＰ復号器４０２Ａからの対応するＡＰＰ値も処理される。このプロセスは、データビットの符号記号の全てのＬＬＲ値がアウトプットバッファ５０８Ｂ１，５０８Ｂ２，５０８Ｂ３から解放されて第２ＭＡＰ復号器４０２Ｂによって処理されるまで続く。
【００４３】
次に、第２ＭＡＰ復号器４０２Ｂがテール記号用に再初期化される。図示されないが、第２アウトプットレジスタ５０８Ｂ内に残っているテール記号のＬＬＲ値が解放される。テール部の第１ビット周期の間に、系統的記号Ｘ’のＬＬＲ値がアウトプットバッファ５０８Ｂ１から解放され、それに併せてアウトプットバッファ５０８Ｂ２，５０８Ｂ３からゼロも解放される。次にテール部の第２ビット周期の間に、系統的記号Ｘ’およびパリティ記号Ｙ’０のＬＬＲ値がアウトプットバッファ５０８Ｂ１，５０８Ｂ２からそれぞれ解放され、それに併せてアウトプットバッファ５０８Ｂ３からゼロも解放される。次に第３ビット周期の間に、系統的記号Ｘ’のＬＬＲ値がアウトプットバッファ５０８Ｂ１から解放され、それに併せてアウトプットバッファ５０８Ｂ２，５０８Ｂ３からゼロも解放される。
【００４４】
第２セットのアウトプットバッファ５０８Ｂからの符号記号が第２ＭＡＰ復号器４０２Ａによって処理されると、その結果得られたＡＰＰ値は、イタレーションが再度実施されれば、ディインターリーブされてディパンクチャモジュール１２２か別の場所に保存され得る。
【００４５】
ディパンクチャモジュール１２２のハードウェアによる実施は、図５に関連して上述した概念構成とは大幅に異なる。一例として、ディパンクチャモジュール１２２は、第１ＭＡＰ復号器および第２ＭＡＰ復号器を実装するターボ復号器１２４を単一のＭＡＰ復号器でサポートする必要がある場合もあり得る。このようなターボ復号器の構成をサポート可能なディパンクチャモジュール１２２をハードウェアにより実施した実施例が図６に示される。この実施例では、符号記号のＬＬＲ値を受信して保存するために２つのメモリバンク６０２Ａ，６０２Ｂが使用される。１セットの多重化装置６０６が利用できる各メモリバンク６０２Ａ，６０２Ｂ内の２つの連続ビット周期から符号記号を作成するために２つのディレイ（delay）６０４Ａ，６０４Ｂが使用される。ディレイは、メモリバンクのアウトプットを１ビット周期だけ遅延させることができるＤラッチまたはその他の部品であってもよい。多重化装置セット６０６は、ターボ復号器１２４に系統的記号Ｘ，Ｘ’を供給する第１多重化装置６０６ａと、ターボ復号器１２４にパリティ記号Ｙ０，Ｙ’０を供給する第２多重化装置６０６ｂと、ターボ復号器１２４にパリティ記号Ｙ１，Ｙ’１を供給する第３多重化装置６０６ｃとを含む。コントローラ６０８が、選択された符号レートに基づいて多重化装置セット６０６を制御するために使用される。コントローラはメモリバンク６０６Ａ，６０６Ｂへのポインタも制御し、ポインタはターボ復号器を通過する各パスの後でリセットされる（すなわち１／２イタレーション）。
【００４６】
ディレイ６０４Ａ，６０４Ｂを使用することによって、対称符号レートおよび非対称符号レートの両方をサポートする手段が提供される。図６を見ても分かるように、２つの系統的記号は、２つのメモリバンク６０６Ａ，６０６Ｂで同一のポインタ位置を占めることができる。図示されないが、これと同じ状態がテール部にも存在する。この状態は、この実施例で説明された２／３符号レートなどの非対称符号レートに特有である。したがって、第１多重化装置６０６ａは、第２ビット周期の間に第１メモリバンク６０２Ａから第２ポインタ位置の系統的記号Ｘを解放し、次のビット周期の間に第２メモリバンク６０２Ｂからディレイ６０４Ｂから出力される系統的記号Ｘを解放する。
【００４７】
また、非対称符号レートは関数クロック（gated clock）で制御され得る。この実施例では、第１および第２メモリバンク６０２Ａ，６０２Ｂを通過するＬＬＲ値をクロック（clock）するためにビット周期クロックが使用される。ビット周期クロックは、ディレイ６０４Ａ，６０４Ｂもクロックするために使用される。ビット周期クロックは、システムクロックまたはシステムクロックを分割したものであってもよい。第１および第２メモリバンク６０２Ａ，６０２Ｂの両方でポインタ位置が系統的記号にある場合にデータビットクロックをゲートオフ（gate off）するためにゲート６１２が使用される。ビット周期クロックをゲートオフすることによって、ポインタ位置の系統的記号は、２つの連続するビット周期で使用可能な状態となる。その結果、第１メモリバンク６０２Ａからの系統的記号は、１ビット周期の間に多重化装置６０６Ａから出力され、第２メモリバンク６０２Ｂからの系統的記号は、次のビット周期の間に同じ多重化装置６０６Ａから出力され得る。
【００４８】
図７は、受信機１０６の一部を示す機能ブロック図である。受信機は、ターボ復号器１２４およびターボ復号器が対称符号レートおよび非対称符号レートで選択的に動作できるようにするモジュール７０２で示される。
【００４９】
図８は、対称符号レートおよび非対称符号レートで動作可能なターボ復号器を用いる通信方法の実施例を示す流れ図である。方法は明確にするために一連の番号付けされたステップで示されているが、番号付けは必ずしもステップの順序を指示するものではない。これらのステップの一部は省略されたり、並行して実施されたり、厳密に順序を守ることを要求されないで実施されたりしてもよいものとする。
【００５０】
ステップ８０２では、符号記号のＬＬＲ値がＬＬＲモジュールから受信される。符号記号は、データビットおよびテールビットから生成され得る。ステップ８０４では、ＬＬＲ値がディパンクチャされてターボ復号器が非対称符号レートで動作可能になる。非対称符号レートの例は２／３である。ステップ８０４では、ディパンクチャドＬＬＲ値が使用されてターボ復号器を非対称符号レートで動作させる。
【００５１】
ターボ復号器は、系統的インプット（systematic input）と、第１パリティインプット(parity input)および第２パリティインプットを有するＭＡＰ復号器とを含んでもよい。このターボ復号器の構成では、ＬＬＲ値はディパンクチャされてＭＡＰ復号器のインプットをサポートする。
【００５２】
ターボ復号器は、ＭＡＰ復号器を通過する２つのパスを備えるイタレーションを実施するように構成されてもよい。この構成では、受信されたＬＬＲ値は、ビットストリームから生成された第１セットのＬＬＲ値と、ビットストリームのインターレースから生成された第２セットのＬＬＲ値とを含む。第１セットからのディパンクチャドＬＬＲ値は、第１パスの間にＭＡＰ復号器に供給され、第２セットからのディパンクチャドＬＬＲ値は、第２パスの間にＭＡＰ復号器に供給される。
【００５３】
ＬＬＲ値は、第１メモリバンクおよび第２メモリバンクを有するハードウェア構成を使用してディパンクチャされてもよい。ＬＬＲモジュールから受信されたＬＬＲ値は、第１メモリバンクか第２メモリバンクのいずれかに選択的に保存され得る。各メモリバングからのアウトプットは遅延され、メモリバンクからのアウトプットおよび遅延されたアウトプットは、ＬＬＲ値を多重化するために使用されてディパンクチャドＬＬＲ値をターボ復号器に供給することができる。
【００５４】
以上の説明は、本明細書に説明された様々な実施形態を当業者が実施することができるようにするために提供したものである。これらの実施形態に対する様々な変更は、当業者に容易に明らかになり、本明細書に定義した一般的な原理は、他の実施形態に応用され得る。したがって、特許請求の範囲は、本明細書に示された実施形態に限定されることを意図されるものではなく、特許請求の範囲の記載に一致する全範囲を与えられるべきであり、特許請求の範囲において、要素についての単数での言及は、特にそのように述べられていなければ「１つおよびただ１つ」を意味することを意図されておらず、「１つまたは複数」を意味することを意図されている。本開示の全体を通して説明された様々な実施形態の要素の構造的および機能的に均等な物であって、当業者に知られているまたは後日知られるようになるものは全て、参照することによって本明細書に明確に組み込まれており、特許請求の範囲に包含されるよう意図されている。さらに、本明細書に開示されたものは、そのような開示が特許請求の範囲に明示的に記載されているか否かにかかわらず、公に開放されることを意図されていない。特許請求の範囲の要素は、その要素が「のための手段」という句を使用して明確に記載されていなければ、または方法の特許請求の範囲の場合に、その要素が「のためのステップ」という句を使用して記載されていなければ、米国特許法第１１２条の第６パラグラフの規定のもとで解釈されるべきではない。
【図面の簡単な説明】
【００５５】
【図１】電気通信システムにおける送信機および受信機の実施例を示す概略ブロック図。
【図２】ターボ符号器の実施例を示す概略ブロック図。
【図３】図２のターボ符号器をさらに詳細に示す概略ブロック図。
【図４】ターボ復号器をさらに詳細に示しながら図１の受信機の一部を示す概略ブロック図。
【図５】受信機のディパンクチャモジュールの実施例を示す概念図。
【図６】受信機のディパンクチャモジュールのハードウェアによる実施の実施例を示す概略ブロック図。
【図７】図１の受信機の一部を示す機能ブロック図。
【図８】対称符号レートおよび非対称符号レートで動作可能なターボ復号器を用いる通信方法の実施例を示す流れ図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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2009533001.tif 000014
2009533001.tif 000015