(57)【要約】電子回路であって、この電子回路に第１電圧域の回路をこの電子回路に接続するための入力（ＶＩＮ）、ならびに電源電圧（ＶＤＤ）と電圧（ＶＳＳ）との間に結合した第１、第２、第３および第４のトランジスタを有する該電子回路を提供する。第１トランジスタ（Ｍ１）を、電圧（ＶＳＳ）と第１ノード（ｔｎ）との間に結合する。第２トランジスタ（Ｍ２）を、第２ノード（ｔｐ）と出力（ＶＯＵＴ）との間に結合する。第３トランジスタ（Ｍ３）を、第１ノード（ｔｎ）と出力（ＶＯＵＴ）との間に結合する。第４トランジスタ（Ｍ４）を、電源電圧（ＶＤＤ）と第２ノード（ｔｐ）との間に結合する。第１基準電圧生成ユニット（ＲＣ）は、第１ノード（ｔｎ）における電圧および電圧（ＶＳＳ）を入力として受け、また、その出力を第２トランジスタ（Ｍ２）のゲートに結合する。第２基準電圧生成ユニット（ＲＤ）は電源電圧（ＶＤＤ）および第２ノード（ｔｐ）における電圧を入力として受け、その出力を第３トランジスタ（Ｍ３）のゲートに結合する。第１および第２の基準電圧生成ユニット（ＲＤ，ＲＣ）は、第１、第２、第３、または第４のトランジスタ（Ｍ１〜Ｍ４）の論理状態のうち少なくとも１つに基づく基準電圧を生成する。
2009533929.tif 000002
【特許請求の範囲】
【請求項１】
電子回路において、
第１電圧域の回路を前記電子回路に結合するための入力と、
電源電圧と電圧との間に結合した第１、第２、第３および第４のトランジスタであって、前記第１トランジスタを、前記電圧と第１ノードとの間に結合し、第２トランジスタを、第２ノードと出力との間に結合し、第３トランジスタを、第１のノードと出力との間に結合し、第４トランジスタを、前記電源電圧と前記第２ノードとの間に結合した、該第１トランジスタ、該第２トランジスタ、該第３トランジスタ、および該第４トランジスタと、
第１ノードにおける電圧および前記電圧を入力として受け、その出力を第２トランジスタのゲートに結合した、第１基準電圧生成ユニットと、および
電源電圧および第２ノードにおける電圧を入力として受け、その出力を第３トランジスタのゲートに結合した、第２基準電圧生成ユニットと、
を備え、前記第１および第２の基準電圧生成ユニットは、前記第１トランジスタ、第２トランジスタ、第３トランジスタ、または第４トランジスタにおける少なくとも一つの論理状態基づいて、基準電圧を生成するものとした
ことを特徴とする電子回路。
【請求項２】
請求項１に記載の電子回路において、前記第１基準電圧生成ユニットは、前記第１ノードと第２トランジスタのゲートとの間に結合した第９トランジスタとして実装し、前記第２基準電圧生成ユニットは、前記第２ノードと第３トランジスタのゲートとの間に結合した第７トランジスタとして実装し、前記第７トランジスタのゲートを電源電圧に結合し、前記第９トランジスタのゲートを前記電圧に結合した、電子回路。
【請求項３】
請求項１に記載の電子回路において、前記第１および第３のトランジスタを第１導電タイプとするとともに、前記第２および第４のトランジスタを第２導電タイプとした、電子回路。
【請求項４】
請求項１または２に記載の電子回路において、さらに、
入力と前記第１トランジスタのゲートとの間に結合した第５トランジスタと、
前記入力と前記第４トランジスタのゲートとの間に結合した第６トランジスタと、
前記電源電圧および第３ノードにおける電圧を入力として受け、その出力を前記第５トランジスタのゲートに結合した、第３基準電圧生成ユニットと、
前記電圧および第４ノードにおける電圧を入力信号として受け、その出力を前記第６トランジスタのゲートに結合した、第４基準電圧生成ユニットと、
を備え、前記第３および第４の基準電圧生成ユニットは、前記第４トランジスタのゲートおよび前記第１トランジスタのゲートにおける、論理状態に基づいて基準電圧を生成するものとした
電子回路。
【請求項５】
請求項４に記載の電子回路において、前記第３基準電圧生成ユニットを、前記第４および第５のトランジスタ間に結合した第８トランジスタとして実装し、前記第４基準電圧生成ユニットを、前記第４ノードと前記第６トランジスタのゲートとの間に結合した第１０トランジスタとして実装し、前記第８トランジスタのゲートを電源電圧に結合し、前記第１０トランジスタのゲートを前記電圧に結合した、電子回路。
【請求項６】
請求項５に記載の電子回路において、さらに、
前記第４ノードと前記第３トランジスタのゲートとの間に結合した第１１トランジスタと、
前記第１および第２のトランジスタのゲート間に結合した１２トランジスタと、
前記第１ノードと前記第６トランジスタのゲートとの間に結合した第１３トランジスタと、および
前記第２ノードと前記第５トランジスタのゲートとの間に結合した第１４トランジスタと、
を備え、
前記第１１および第１４のトランジスタのゲートを、電源電圧に結合し、
前記第１２および第１３のトランジスタのゲートを、互いに結合し、かつ前記電圧に結合した、
電子回路。
【請求項７】
電子デバイスにおいて、
第１電圧域の回路を前記電子デバイスに結合するための入力と、
電源電圧と電圧との間に結合した第１、第２、第３および第４のトランジスタであって、前記第１トランジスタを、前記電圧と第１ノードとの間に結合し、前記第２トランジスタを、第２ノードと出力との間に結合し、第３トランジスタを、第１ノードと出力との間に結合し、第４トランジスタを、前記電源電圧と前記第２ノードとの間に結合した、該第１トランジスタ、該第２トランジスタ、該第３トランジスタ、および該第４トランジスタと、
前記第１ノードにおける電圧および前記電圧を入力として受け、その出力を前記第２トランジスタのゲートに結合した、第１基準電圧生成ユニットと、
前記電源電圧および前記第２ノードにおける電圧を入力として受け、その出力を前記第３トランジスタのゲートに結合した、第２基準電圧生成ユニットと、
を備え、前記第１および第２の基準電圧生成ユニットは、前記第１トランジスタ、第２トランジスタ、第３トランジスタ、または第４トランジスタにおける少なくとも一つの論理状態に基づいて、基準電圧を生成するものとした
ことを特徴とする電子デバイス。
【請求項８】
入力および２つの出力、ならびに請求項１〜６のうちいずれか一項に記載の電子回路を備えたレベルシフタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子回路、ならびに電子デバイスに関する。
【背景技術】
【０００２】
従来のＣＭＯＳ回路におけるＮＭＯＳおよびＰＭＯＳトランジスタのためのゲート‐ソース、ゲート‐ドレインまたはドレイン‐ソース電圧は、典型的には電源電圧に等しい。しかし、６５ｎｍ（ナノメートル）技術のような高度な製造プロセスにおいて、入／出力用ＩＯデバイスは、ゲート‐ソース間、ゲート‐ドレイン間またはドレイン‐ソース間に２．７５Ｖまでの電圧、すなわち公称電圧２．５Ｖを受けることを可能にするとともに、しかも信頼性が高くて、ホットキャリヤによる劣化または酸化膜破壊を回避する。他方で、ＵＳＢのような多くの信号伝達標準は、３．３Ｖで動作する。そのため、３．３Ｖ信号伝達に対処できるとともに、２．５Ｖのデバイスも使用できる回路技術が、要求される。
【０００３】
図1は、従来のＣＭＯＳインバータの回路図である。インバータは、電源電圧ＶＤＤ，ＶＳＳ間で結合したＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２を有する。定常状態出力ＶＯＵＴおよび定常状態入力ＶＩＮ電圧は、論理ハイ（高い）状態または論理ローラ（低い）状態に対応する。これら双方の場合において、トランジスタＭ１，Ｍ２のゲート−ソース間、ゲート−ドレイン間またはドレイン−ソース間の電圧は、それぞれインバータの実際の論理状態に基づいてＶＤＤまたは０Ｖと等しい。しかし、上述したように、２．５Ｖデバイスで使用するよう構成してあるインバータを３．３Ｖで動作させる場合、トランジスタＭ１，Ｍ２の双方は、ホットキャリヤによる劣化またはゲート酸化膜破壊による長期間の信頼性に影響しうるストレスを受けることになる。
【０００４】
図２は、従来技術によるインバータの回路図を示す。とくに、図２は、特許文献１（米国特許第６，３７７，０７５号）に関する。回路は、２個のＰＭＯＳトランジスタＭ２，Ｍ４、および２個のＮＭＯＳトランジスタＭ１，Ｍ３を有する。４個のトランジスタＭ１〜Ｍ４を、電源電圧ＶＤＤとＶＳＳとの間で直列に結合する。トランジスタＭ１〜Ｍ４をカスコード接続することによって、特定デバイスが受ける高電圧ストレスは軽減される。トランジスタのゲートは、固定した中間の電圧ｎｇａｔｅおよびｐｇａｔｅに結合する。図２による回路は、付加的な電源電圧ｐｇａｔｅおよびｎｇａｔｅを設ける、または代替的な基準電圧発生器を設ける必要がある。しかし、付加的な電源電圧または基準電圧発生器を設けることは、静的電流消費増加を招く。
【特許文献１】米国特許第６，３７７，０７５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、本発明の目的は、ＣＭＯＳ回路に基づく電子回路であって、増加した入力電圧により回路に加わるストレスに耐えるよう回路の能力を改善することができる電子回路を得るにある。
【課題を解決するための手段】
【０００６】
この目的は、請求項１に記載の電子回路および請求項８に記載の電子デバイスによって解決される。
【０００７】
したがって、電子回路は、第１電圧域の回路を電子回路に結合する入力と、電源電圧と電圧との間に結合した、第１、第２、第３、および第４のトランジスタを有する。第１トランジスタを、電圧と第１ノードとの間に結合する。第２トランジスタを、第２ノードと出力との間に結合する。第３トランジスタを、第１ノードと出力との間に結合する。第４トランジスタを、電源電圧と第２ノードとの間に結合する。第１基準電圧生成ユニットは、第１ノードにおける電圧および前記電圧を入力として受け、また、その出力は第２のトランジスタのゲートに連結する。第２の基準電圧生成ユニットは、電源電圧および第２ノードにおける電圧を入力として受け、その出力を第２トランジスタのゲートに結合し、その出力を第３トランジスタのゲートに結合する。第１および第２の基準電圧生成ユニットは、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタにおける少なくとも一つのトランジスタの論理状態に基づいて、基準電圧を生成するものとする。
【０００８】
基準電圧がいくつかのトランジスタにおける論理状態に基づいて生成するため、この生成は動的に実行され、静的もしくは定常的な基準電圧発生器によるいかなる静的電流も回避される。
【０００９】
本発明の一態様によれば、第１基準電圧生成ユニットは、第１ノードと第２トランジスタのゲートとの間で結合した第９トランジスタとして実装し、第２基準電圧生成ユニットは、第２ノードおよび第３トランジスタにおけるゲートとの間に結合した第７トランジスタとして実装される。第７トランジスタのゲートを電源電圧に結合し、第９トランジスタのゲートを電圧に結合する。基準電圧生成ユニットをトランジスタとして実装することは、コスト、必須チップ面積および静的電流の要求仕様に関して有利である。
【００１０】
本発明のさらに別の態様では、第１および第３のトランジスタを第１導電タイプとするとともに、第２および第４のトランジスタを、第２タイプとする。
【００１１】
本発明の一態様によれば、回路は、さらに、入力と第１トランジスタのゲートとの間に結合した第５トランジスタと、入力と第４トランジスタのゲートとの間に結合した第６トランジスタとを有する。第３基準電圧生成ユニットは、電源電圧および電圧を第３ノードにおける 電圧を入力信号として受け、その出力を第５トランジスタのゲートに結合する。第４基準電圧生成ユニットは、電圧および第４ノードにおける電圧を入力信号として受け、その出力を第６トランジスタのゲートに結合する。第３および第４の基準電圧生成ユニットは、それぞれ第４トランジスタのゲートおよび第１トランジスタのゲートにおける論理状態に基づいて基準電圧を生成するものとする。
【００１２】
本発明の一態様によれば、第３基準電圧生成ユニットを、第４および第５のトランジスタ間に結合した第８トランジスタとして実装し、第４基準電圧生成ユニットを、第４ノードと第６トランジスタのゲートとの間に結合した第１０トランジスタとして実装する。第８トランジスタのゲートを電源電圧に結合し、第１０トランジスタのゲートを電圧に結合する。
【００１３】
本発明の更なる態様によれば、第１１トランジスタを、第４ノードと第３トランジスタとの間に結合し、第１２トランジスタを、第１および第２のトランジスタ間に結合し、第１３トランジスタを、第１ノードと第６トランジスタのゲートとの間に結合し、第１４トランジスタを、第２ノードと第５トランジスタのゲートとの間に結合する。第１１および第１４のトランジスタのゲートを、電源電圧に結合する。第１２および第１３のトランジスタのゲートを、互いに結合し、かつ電圧ＶＳＳに結合する。第１１、第１２、第１３および第１４のトランジスタは、オフ状態トランジスタの形式で高い抵抗器をなすことにより、第７、第８、第９および第１０のトランジスタの閾値以下電流を回避するために設ける。
【００１４】
本発明はまた、第１電圧域の回路を電気回路に結合するための入力と、ならびに電源電圧と電圧との間に結合する、第１、第２、第３、第４のトランジスタを備える電子デバイスに関連する。第１トランジスタを、前記電圧と第１ノードとの間に結合する。第２トランジスタを、第２ノードと出力との間に結合する。第３トランジスタを、第１ノードと出力との間に結合する。第４トランジスタを、電源電圧と第２ノードとの間に結合する。第１の基準電圧生成ユニットは、第１ノードにおける電圧および前記電圧を入力として受け、その出力を第２トランジスタのゲートに結合する。第２基準電圧生成ユニットは、電源電圧および第２ノードにおける電圧を入力として受け、その出力を第３トランジスタのゲートに結合する。第１および第２の基準電圧生成ユニットは、第１、第２、第３、第４のトランジスタにおける少なくとも一つの論理状態に基づいて、基準電圧を生成する。
本発明は、恒常的な基準電圧を回避して、むしろ回路における実際の論理状態に基づいて動的に生成された基準電圧に導くというアイデアに、関連する。したがって、付加的に静的電流を消費しうる付加的な供給レールまたはバイアス発生回路を、回避することができる。
以下、図面につき本発明の実施例および効果を詳細に説明する。
【実施例１】
【００１５】
図３は、本発明の第１実施例によるインバータの回路図を示す。このインバータは、４個のトランジスタ、すなわちＮＭＯＳトランジスタＭ１，Ｍ３およびＰＭＯＳトランジスタＭ２（Ｍ４）、のカスケード接続した構造を有する。これら４個のトランジスタＭ１〜Ｍ４は、電源電圧ＶＤＤとＶＳＳとの間に接続する。第１トランジスタＭ１のゲートをノードｔｇｎに結合し、第４ランジスタＭ４のゲートをノードｔｇｐに結合する。第１トランジスタＭ１を、ノードｔｎとＶＳＳとの間に結合する。第３トランジスタＭ３を、出力 ＶＯＵＴとノードｔｎとの間に結合する。第３トランジスタＭ３のゲートをノードＤに結合する。第２トランジスタＭ２を出力ＶＯＵＴとノードｔｐと間に結合する。第２トランジスタＭ２のゲートをノードＣに結合する。第４トランジスタＭ４をノードｔｐと電源電圧ＶＤＤと間に結合する。第５トランジスタＭ５を、ノードＴｇｎと入力ＶＩＮとの間に結合し、またそのゲートをノードＡに結合する。第６トランジスタＭ６をノードｔｇｐと入力ＶＩＮとの間に結合する。そのゲートを、ノードＢに結合する。
【００１６】
インバータは、さらに、４個の基準電圧生成ユニットＲＡ〜ＲＤを有する。第１基準電圧生成ユニットＲＡは電源電圧ＶＤＤおよびノードｔｇｐの電圧を入力として受け、またその出力はノードＡに対応する、すなわち、その出力は第５トランジスタＭ５のゲートに結合する。第２基準電圧生成ユニットＲＢは、電圧ＶＳＳおよびノードｔｇｎにおける電圧を入力として受け、出力をノードＢで用いる、すなわち、その出力を第６トランジスタＭ６のゲートに結合する。第３基準電圧生成ユニットＲＣは電圧ＶＳＳおよびノードｔｎにおける電圧を受け、その出力を第２トランジスタＭ２のゲート、すなわちノードＣに結合する。第４基準電圧生成ユニットＲＮは、電源電圧ＶＤＤおよびノードｔｐにおける電圧を受け、その出力を第３トランジスタＭ３のゲート、すなわちノードＤに結合する。言い換えれば、第３トランジスタＭ３のゲート電圧は、ノードｔｐにおける電圧および電源電圧ＶＤＤから導出する。第２のトランジスタＭ２のゲート電圧は、ノードｔｎにおける電圧および電圧ＶＳＳから導出する。したがって、基準電圧は、いかなる静電流なしで動的に生成することができる。したがって、必要な静的電力を減少できるような、いかなる付加的な静的基準電圧生成ユニットも必要でない。
【実施例２】
【００１７】
図４は、本発明の第２実施例によるインバータの回路図を示す。この第２実施例による回路図は、第１実施例による回路図とほぼ対応する。唯一の違いは、基準電圧生成ユニットＲＡ〜ＲＤをトランジスタＭ７〜Ｍ１０により実現し、第７および第８のトランジスタＭ７およびＭ８をＮＭＯＳトランジスタとし、第９および第１０のトランジスタＭ９およびＭ１０をＰＭＯＳトランジスタとした点である。
【００１８】
装置の基板接続を詳細に示さないのは、説明を分かり易くするためである点に留意されたい。すべてのＰＭＯＳ基板をＶＤＤに接続し、またすべてのＮＭＯＳ基板をＶＳＳに接続する。第７ランジスタＭ７のゲートをＶＤＤに結合し、そのソースをノードｔｐに結合し、そのドレインを第３トランジスタＭ３のゲートに結合する。第８トランジスタＭ８のゲートを電源電圧ＶＤＤに結合し、そのソースをノードｔｇｐに結合し、そのドレインを第５トランジスタＭ５のゲートに結合する。第９トランジスタＭ９のゲートをＶＳＳに結合し、またそのソースを第２トランジスタＭ２のゲートに結合するとともに、そのドレインをノードｔｎに結合する。第１０トランジスタＭ１０のゲートをＶＳＳに結合し、またそのドレインを第６トランジスタＭ６のゲートに結合するとともに、そのソースをｔｇｎに結合する。
【００１９】
入力信号ＶＩＮが高いとき、すなわちＶＤＤであるとき、入力信号はトランジスタＭ６を経てノードｔｇｐに通過し、第４トランジスタＭ４はオフになる。第８トランジスタＭ８のゲートがＶＤＤに接続されているため、ノードＡは第５トランジスタＭ５がオンになるよう、ＶＤＤ−Ｖｔに対応する電圧まで上昇する。ノードｔｇｎは（（ＶＤＤ−Ｖｔ）−Ｖｔ）＝ＶＤＤ−２Ｖｔ ）に対応する電圧まで上昇する。したがって、第１トランジスタＭ１はオンになり、ノードＢはノードｔｇｎにおける電圧（ＶＤＤ−２Ｖｔ ）まで第１０トランジスタＭ１０を介して上昇する。
【００２０】
第１トランジスタＭ１は、ノードｔｎを電圧ＶＳＳに維持する。したがって、第３トランジスタＭ３がオンになり、出力電圧ＶＯＵＴ をＶＳＳに保持し、これにより、低い出力段を生ずる。ノードＣは、第９トランジスタＭ９を通してＶＳＳ以上のＶｔ に放電する。ノードＣの電圧がＶＳＳ以上のＶｔ の値に達するとすぐに、第９トランジスタはオフになる。したがって、ノードｔｐは、ノードＣ（２Ｖｔ ）より高いＶｔ を放電する。ノードｔｐが放電して２Ｖｔ になるとすぐに、第２トランジスタＭ２はオフになり、ノードｔｐを ２Ｖｔの電圧に維持する。第７トランジスタＭ７はオンになり、ノードＤをノードｔｐに接続する。
【００２１】
以下において、図４による回路は、トランジスタに加わるいかなるストレスも許容限界範囲内であることを確実にすることを示す。３Ｖ３信号生成の場合は、最も高い電源電圧は１０％の公差範囲を含む３．６ボルトとみなすることができる。ＮＭＯＳおよびＰＭＯＳデバイスの閾値電圧Ｖｔ は、代表的には０．４５ボルト、および、−０．４５ボルトに等しい。これら電圧に基づいて、異なるノードにおける電圧を、以下の表１に示す。すなわち、
【００２２】
【表１】
2009533929.tif 000003
【００２３】
したがって、トランジスタの全ての端末に加わる最悪のケース・シナリオのための最大電圧を、以下の表２に示す。すなわち、
【００２４】
【表２】
2009533929.tif 000004
【００２５】
これら電圧の全てがトランジスタの２．７５Ｖの許容限界範囲内にある点に留意されたい。印加電圧を減らすために用いられる、これら全ての閾値電圧は、逆バイアスされる（ボディ効果）。したがって、閾値電圧Ｖｔ は増加し、印加電圧を減らす。さらに、静的電流がこの安定した論理状態には存在しない点に留意されたい。表１および表２における上記の数字は、単に本発明の基本原理を説明するために選択しただけである点に留意されたい。実際の値は、本発明の原理を制限するとみなすべきではない。
【００２６】
入力電圧ＶＩＮが低い状態（０Ｖ）切り替る場合、状態は第５トランジスタＭ５からノードｔｇｎを通過する。したがって、第１トランジスタＭ１は、オフになる。第１０トランジスタＭ１０のゲートがＶＳＳに接続したため、第６トランジスタＭ６がオンになるように、ノードＢにおける電圧が放電され、ＶＳＳより高い閾値電圧Ｖｔ になる。ノードｔｇｐの電圧が放電され、ノードＢにおける電圧より高い閾値電圧Ｖｔ になり、第４トランジスタＭ４をオンにする。ノードＡにおける電圧を、第８トランジスタＭ８を経て放電し、ノードｔｇｐにおける電圧にする。第４トランジスタＭ４は、ノードｔｐの電圧を電源電圧に引き上げる。このことにより第２トランジスタＭ２をオンにし、高出力状態が通るように、出力電圧ＶＯＵＴ を電源電圧ＶＤＤに引き上げる。ノードＤにおける電圧は、それに応じて、第７トランジスタＭ７を経由してＶＤＤマイナス閾値電圧Ｖｔ に相当する電圧に引っ張られる。このことにより、第３トランジスタＭ３をオンにし、ノードｔｎにおける電圧を（ＶＤＤ−Ｖｔ）−Ｖｔ）＝ＶＤＤ−２Ｖｔに引き上げる。ノードｔｎにおける電圧が電源電圧ＶＤＤマイナス閾値電圧Ｖｔ に相当する電圧に到達するとすぐに、第３トランジスタＭ３がオフになる。ノードＣにおける電圧は第９トランジスタＭ９を介してノードｔｎに接続される。
【００２７】
したがって、もし入力が低い場合、異なるノードにおける電圧を、以下の表３に示す。
【００２８】
【表３】
2009533929.tif 000005
【００２９】
したがって、全てのトランジスタまたはデバイスの端子に加わる最悪のケース・シナリオにおける最大電圧を、以下の表４に示す。
【００３０】
【表４】
2009533929.tif 000006
【００３１】
すべての電圧がトランジスタまたはデバイスの２．７５Ｖの許容限界範囲内にある点に留意されたい。印加電圧を減らすために用いられるすべての閾値電圧は、逆バイアスされる（ボディ効果）。したがって、閾値電圧Ｖｔ は、増加して、印加電圧を減らす。さらに、静的電流はこの安定状態に存在しない点に留意されたい。表３および表４における上記の数字は、単に本発明の基本原理を説明するために選択しただけである点に留意されたい。実際の値は、本発明の原理を限定するものとみなすべきではない。
【実施例３】
【００３２】
図５は、本発明の第３実施例によるインバータの回路図を示す。この第３実施例による回路図は、第２実施例の回路図にほぼ対応する。第３実施例による回路図の、第２実施例による回路図との違いは、付加的なトランジスタＭ１１〜Ｍ１４を設け、フローティングゲートに溜まる可能性のある帯電を回避する点である。第１１および第１４のトランジスタＭ１１およびＭ１４をＰＭＯＳトランジスタとし、第１２および第１３のトランジスタＭ１２，Ｍ１３をＮＭＯＳトランジスタとする。
【００３３】
したがって、本発明の第３実施例による回路図は、第２実施例による回路図と比較して、改善されている。本発明の第２実施例によれば、出力電圧ＶＯＵＴが高いとき、ノードＤにおける電圧が電源電圧ＶＤＤマイナス閾値電圧Ｖｔ に到達するとすぐに第７トランジスタＭ７がオフになる。しかし、第７トランジスタＭ７におけるいかなる閾値以下の電流も、ノードＤにおける電圧を電源電圧ＶＤＤマイナス閾値電圧Ｖｔ に相当する電圧以上に上昇させる。ノードＤにおける電圧の上昇は、オフ状態においてノードＤとノードｔｇｐとの間に第１１トランジスタＭ１１を結合し、これにより、高い抵抗を生ずるようにすることによって、回避することができる。ノードＤにおける電圧が高く、電源電圧マイナス閾値電圧Ｖｔ に相当するとき、ノードｔｇｐにおける電圧は低く、第１１トランジスタＭ１１に対して十分なドレイン-ソース電圧を供給する。第１１トランジスタＭ１１は通常はオフであり、したがってノードＤにおける電圧に対して高いレジスタ（抵抗器）として作用する。さらにまた、第７トランジスタＭ７におけるいかなる漏れ電流も第１１トランジスタＭ１１の漏出によって補償される。第１２トランジスタＭ１２（ＮＭＯＳ）は、トランジスタＭ９におけるいかなる閾値以下電流も回避するように設ける。第１３トランジスタＭ１３（ＮＭＯＳ）は、トランジスタＭ１０におけるいかなる閾値以下電流も回避するように設ける。第１４トランジスタＭ１４（ＰＭＯＳ）は、トランジスタＭ８におけるいかなる閾値以下電流も回避するように設ける。したがって、それらが各々高いレジスタ（抵抗器）として作用するように、第１２トランジスタＭ１２をノードＣに接続し、第１３トランジスタＭ１３をノードＢに接続し、また第１４トランジスタＭ１４をノードＡに接続する。
【００３４】
第１１トランジスタＭ１１のゲートを電源電圧ＶＤＤに結合し、そのソースをノードｔｇｐに接続し、またそのドレインを第３トランジスタＭ３のゲートに接続する。第１２トランジスタＭ１２のゲートをＶＳＳに結合し、そのソースをノードｔｇｎに接続し、またそのドレインをノードＣ、すなわち第２トランジスタＭ２のゲートに接続する。第１３トランジスタＭ１３のゲートをＶＳＳに結合するとともに、そのドレインをノードｔｎに接続し、そのソースをノードＢ、すなわち第６トランジスタＭ６のゲートに接続する。第１４トランジスタＭ１４のゲートを電源電圧ＶＤＤに結合し、そのソースをノードｔｐに接続し、またそのドレインをノードＡ、すなわち第５トランジスタＭ５のゲートに接続する。
【００３５】
図６は、インバータの伝達関数ブロックのグラフを示す。とくに、入力電圧ＶＩＮを実線で示すとともに、出力電圧ＶＯＵＴ を点線で示す。
【００３６】
図７は、インバータの伝達関数、ならびに中間信号のグラフである。したがって、入力信号ＶＮ（ｉｎ）、出力信号ＶＮ（ｏｕｔ）、ゲートｔｇｎにおける信号ＶＮ（ｔｇｎ）、ノードｔｇｐにおける信号ＶＮ（ｔｇｐ）、ノードｔｎにおける信号ＶＮ（ｔｎ）およびノードｔｐにおける信号ＶＮ（ｔｐ）を示す。
【００３７】
図８は、入力信号、出力信号および中間信号の遷移結果のグラフである。一番上のグラフにおいて、インバータの入力信号ＶＩＮおよび出力信号ＶＯＵＴを示す。中間のグラフにおいて、ノードｔｇｎおよびｔｇｐの信号を示す。最下部のグラフにおいて、ノードｔｎおよびｔｐの信号を示す。
【００３８】
図９は、異なるプロセスコーナーにおける入力、出力および中間信号の遷移結果である他のグラフを示す。一番上のグラフにおいて、インバータの入力、出力信号を示す。中間のグラフにおいて、ノードｔｇｎおよびｔｇｐにおける信号を示す。最下部のグラフにおいて、ノードｔｎおよびｔｐの信号を示す。
【実施例４】
【００３９】
図１０は、本発明の第４実施例によるレベルシフタ回路の回路図を示す。レベルシフタは、最初に２個の出力ＶＯＵＴＢＡＲおよびＶＯＵＴ を有する。第１および第３のトランジスタＭ１，Ｍ３を、出力ＶＯＵＴ とＶＳＳとの間に結合する。第２および第４のトランジスタＭ２，Ｍ４を、ＶＯＵＴと第２電源電圧ＶＤＤ２との間に結合する。第５および第１６のトランジスタＭ５，Ｍ１６を、出力ＶＯＵＴＢＡＲとＶＳＳとの間に結合する。第６および第１５のトランジスタＭ６，Ｍ１５を、ＶＯＵＴＢＡＲと第２電源電圧ＶＤＤ２との間に結合する。第５トランジスタＭ５を、出力ＶＯＵＴＢＡＲとノードｔｇｎとの間に結合する。第１６トランジスタＭ１６を、ノードｔｇｎとＶＳＳとの間に結合し、第８トランジスタＭ８を、第５トランジスタＭ５のゲートと第１５および第６のトランジスタＭ１５，Ｍ６との間におけるノードとの間に結合する。第１０トランジスタＭ１０を、第６トランジスタＭ６のゲートと第５および第１６のトランジスタＭ５，Ｍ１６間におけるノードとの間に結合する。第１４トランジスタＭ１４を、第５および第１５のトランジスタＭ５，Ｍ１５のゲート間に結合する。第１１トランジスタＭ１１を、第４および第３のトランジスタＭ４，Ｍ３のゲート間に結合する。第１４および第１１のトランジスタＭ１４およびＭ１１のゲートを、一緒に結合し、ＶＤＤ２に結合する。第１３トランジスタＭ１３を、第６および第１６のトランジスタＭ６，Ｍ１６のゲート間に結合する。第１２トランジスタＭ１２を、第１および第２のトランジスタＭ１，Ｍ２のゲート間に結合する。第１３および第１２のトランジスタＭ１３およびＭ１２のゲートは、一緒に結合し、ＶＳＳに結合する。
【００４０】
第７トランジスタＭ７を、第３トランジスタＭ３のゲートと第４および第２のトランジスタＭ４，Ｍ２間におけるノードｔｐとの間で結合する。第９トランジスタＭ９を、第２トランジスタＭ２のゲートと第３および第１のトランジスタＭ３，Ｍ１間におけるノードｔｐとの間に結合する。第４トランジスタＭ４のゲートを、第１５および第６のトランジスタＭ１５，Ｍ６間におけるノードに結合する。第１５トランジスタＭ１５のゲートを、ノードｔｐに結合する。トランジスタＭ８およびＭ７のゲートを、トランジスタＭ１４およびＭ１１のゲートに結合する。トランジスタＭ１０およびＭ９のゲートをトランジスタＭ１２およびＭ１３のゲートに結合する。トランジスタＭ１６のゲートを入力ＶＩＮに結合し、それはインバータＩＮＶ１の入力に結合する。インバータＩＮＶ１を、電源電圧ＶＤＤ１およびＶＳＳに結合する。したがって、レベルシフタは本発明の原理に基づいて設け、ＣＭＯＳ装置を増加した信号電圧とともに使用することができる。
【００４１】
したがって、第１、第２、第３、第４の実施例による回路は、より高い電源電圧で低電圧プロセスのトランジスタまたはデバイスを使用することができるとともに、静的電流消費を回避することができる。上述の回路は、携帯電話または、低電力回路を必要とする、他の任意のデバイスに実装することができる。
【００４２】
要約すると、第１、第２、第３、または第４の実施例に記載の回路を使用することで、端子に最大２．７５ボルトの電圧のみを許容する、２．５Ｖプロセス・トランジスタを設ける６５ｎｍプロセス技術を、入力／出力電圧が、３．６Ｖにも上昇することのある、それらの入力および出力の３．３Ｖ信号と組み合わせることができる。上述の原理は、また、トランジスタの電源電圧が縮小する将来のプロセスにも適用できる。高い電圧のデバイスとのインタフェース必要条件はあり続けるため、上述の回路は今後の出現するプロセスに対して有利である。
【００４３】
上述の実施例は本発明を限定するのではなく、単なる例示であり、また当業者であれば、特許請求の範囲から逸脱することなく、多くの代案的な実施例を設計することができる点に留意されたい。特許請求の範囲において、カッコ内のいかなる参照符号も、特許請求の範囲を限定するものとして解釈すべきではない。用語「備える（有する）」は、請求項にリストされるもの以外の要素の存在またはステップを除外しない。要素に先行する、不定冠詞「ａ」または「ａｎ」は、複数のこの種の要素の存在を除外しない。デバイスの請求項において、いくつかの手段を列挙しており、いくつかのこれらの手段は、ハードウェアの全く同一の部材によって実施されることができる。いくつかの手法が互いに異なる従属請求項において詳述されるという単なる事実は、これらの手法の組合せが有効に使われることができないことを示さない。
【００４４】
さらにまた、特許請求の範囲におけるいかなる参照符号も、特許請求の範囲を制限するものとして解釈すべきではない。
【図面の簡単な説明】
【００４５】
【図１】従来技術によるＣＭＯＳインバータの回路図を示す。
【図２】従来技術によるＣＭＯＳ回路に基づく他のインバータの回路図に示す。
【図３】本発明の第１実施例によるインバータの回路図を示す。
【図４】本発明の第２実施例によるインバータの回路図を示す。
【図５】本発明の第３実施例によるインバータの回路図を示す。
【図６】インバータの伝達関数のグラフを示す。
【図７】インバータの伝達関数のグラフを示す。
【図８】インバータの入力、出力および中間信号のグラフを示す。
【図９】入力、出力および中間信号における遷移関数の他のグラフを示す。そして、
【図１０】本発明の第４実施例によるレベルシフタ回路の回路図を示す。
【図１】
2009533929.tif 000007
【図２】
2009533929.tif 000008
【図３】
2009533929.tif 000009
【図４】
2009533929.tif 000010
【図５】
2009533929.tif 000011
【図６】
2009533929.tif 000012
【図７】
2009533929.tif 000013
【図８】
2009533929.tif 000014
【図９】
2009533929.tif 000015
【図１０】
2009533929.tif 000016
【国際調査報告】
2009533929.tif 000017
2009533929.tif 000018
2009533929.tif 000019