(57)【要約】低消費電力メモリセル（200） とその形成方法が提供される。メモリセルは相変化材料の層（205）を有する。相変化材料層の第一の部分（206）はメモリセルのプログラマブルボリューム（202）を含み、その結晶状態は相変化材料層の第二の部分（207）の結晶状態よりも高い抵抗率を有する。【選択図】図２
2009530817.tif 000002
【特許請求の範囲】
【請求項１】
互いに直列な第一と第二の部分を含む相変化材料の領域であって、前記第一の部分の結晶相は前記第二の部分の結晶相の抵抗率よりも高い抵抗率を持つ領域 、を含むメモリ素子。
【請求項２】
前記相変化材料が、GexSbyTez、GaSb、GexTey、SbTe、InSb、InSe、InxSbyTez、SnxSbyTez、GaxSeyTez、InSbGe、AgInSbTe、GeSnSbTe、TexGeySbzSkおよびGeSbSeTeから成る群から選択される材料を含む、請求項１のメモリ素子。
【請求項３】
前記第一の部分が前記高い抵抗率を持つようにドープされる、請求項１のメモリ素子。
【請求項４】
前記第一の部分が窒素をドープされる、請求項３のメモリ素子。
【請求項５】
前記第一の部分が酸素をドープされる、請求項３のメモリ素子。
【請求項６】
前記第一の部分がプログラマブルボリュームを含む、請求項１のメモリ素子。
【請求項７】
少なくとも前記第一の部分が勾配ドープされる、請求項１のメモリ素子。
【請求項８】
相変化材料の前記領域が相変化材料の複数の層を含む、請求項１のメモリ素子。
【請求項９】
相変化材料の前記領域が、前記第一および第二の部分と直列な少なくとも第三の部分をさらに含み、前記第三の部分の結晶相は前記第一および第二の部分の前記結晶相の前記抵抗率と異なる抵抗率を持つ、請求項１のメモリ素子。
【請求項１０】
前記第一および第二の部分が抵抗率勾配を含む、請求項１のメモリ素子。
【請求項１１】
少なくとも一つのメモリセルが、
第一の電極、
第二の電極、
前記第一および第二の電極間の相変化材料の領域であって、前記相変化材料領域は第一および第二の部分を含み、前記第一の部分はプログラマブルボリュームを含み、前記第一の部分の結晶相は前記第二の部分の前記結晶相の抵抗率よりも高い抵抗率を持つ、領域、
を含む、複数のメモリセルを含む、メモリアレイ。
【請求項１２】
前記相変化材料が、GexSbyTez、GaSb、GexTey、SbTe、InSb、InSe、InxSbyTez、SnxSbyTez、GaxSeyTez、InSbGe、AgInSbTe、GeSnSbTe、TexGeySbzSkおよびGeSbSeTeから成る群から選択される材料を含む、請求項１１のメモリアレイ。
【請求項１３】
前記第一の部分が前記高い抵抗率を持つようにドープされる、請求項１１のメモリアレイ。
【請求項１４】
前記第一の部分が窒素をドープされる、請求項１３のメモリアレイ。
【請求項１５】
前記第一の部分が酸素をドープされる、請求項１３のメモリアレイ。
【請求項１６】
少なくとも前記第一の部分が勾配ドープされる、請求項１１のメモリアレイ。
【請求項１７】
相変化材料の前記領域が相変化材料の複数の層を含む、請求項１１のメモリアレイ。
【請求項１８】
相変化材料の前記領域が、前記第一および第二の部分と直列な少なくとも第三の部分をさらに含み、前記第三の部分の結晶相は前記第一および第二の部分の前記結晶相の前記抵抗率と異なる抵抗率を持つ、請求項１１のメモリアレイ。
【請求項１９】
前記第一および第二の部分が抵抗率勾配を含む、請求項１１のメモリアレイ。
【請求項２０】
プロセッサと、
メモリセルを含むメモリデバイスであって、前記メモリセルは、
第一の電極、
第二の電極、
前記第一および第二の電極間の相変化材料の層であって、前記相変化材料層は第一および第二の部分を含み、前記第一の部分は窒素および酸素ドーパントの少なくとも一つを含み、前記第一の部分の結晶相は前記第二の部分の前記結晶相の抵抗率よりも高い抵抗率を持つ層、
を含む、メモリデバイスと、
を含むプロセッサシステム。
【請求項２１】
前記第一の部分は前記少なくとも一つのメモリセルのプログラマブルボリュームを含む、請求項２０のシステム。
【請求項２２】
前記第一の部分が、前記第一の電極と前記相変化材料層との境界に位置する、請求項２０のシステム。
【請求項２３】
少なくとも前記第一の部分が勾配ドープされる、請求項２０のシステム。
【請求項２４】
前記相変化材料層が、前記第一および第二の部分と直列な少なくとも第三の部分をさらに含み、前記第三の部分の結晶相は前記第一および第二の部分の前記結晶相の前記抵抗率と異なる抵抗率を持つ、請求項２０のシステム。
【請求項２５】
第一の電極を形成するステップ、
第二の電極を形成するステップ、
前記第一および第二の電極間に相変化材料の領域を形成するステップであって、前記相変化材料領域は、前記相変化材料領域の第一の部分の結晶相の抵抗率が前記相変化材料領域の第二の部分の結晶相の抵抗率よりも大きくなるように形成され、前記第一の部分はプログラマブルボリュームを含む、ステップ、
を含むメモリセルの形成方法。
【請求項２６】
前記相変化材料領域が、GexSbyTez、GaSb、GexTey、SbTe、InSb、InSe、InxSbyTez、SnxSbyTez、GaxSeyTez、InSbGe、AgInSbTe、GeSnSbTe、TexGeySbzSkおよびGeSbSeTeから成る群から選択される材料を含む、請求項２５の方法。
【請求項２７】
前記第一の部分にドープするステップをさらに含む、請求項２５の方法。
【請求項２８】
前記ドーパントが窒素である請求項２７の方法。
【請求項２９】
前記ドーパントが酸素である請求項２７の方法。
【請求項３０】
前記第一の部分にドープするステップが、前記相変化材料領域を形成する動作中にドー
パントガス流を供給するステップを含む、請求項２７の方法。
【請求項３１】
前記第一の部分にドープするステップが、前記相変化材料領域を形成する動作の後に前記ドーパントを注入するステップを含む、請求項２７の方法。
【請求項３２】
前記第一および第二の電極の少なくとも一つが、TiN、TiAlN、TiWおよびタングステンの少なくとも一つを含んで形成される、請求項２５の方法。
【請求項３３】
前記第一の部分にドープするステップが、少なくとも前記第一の部分に勾配ドープするステップを含む、請求項２７の方法。
【請求項３４】
前記相変化材料領域を形成するステップが、相変化材料の複数の層を形成するステップを含む、請求項２５の方法。
【請求項３５】
相変化材料の前記領域が、前記第一および第二の部分と直列な少なくとも第三の部分をさらに含んで形成され、前記第三の部分の結晶相は前記第一および第二の部分の前記結晶相の前記抵抗率と異なる抵抗率を持つ、請求項２５の方法。
【請求項３６】
相変化材料の前記領域を形成するステップが、抵抗率勾配を持つ相変化材料の前記領域を形成するステップを含む、請求項２５の方法。
【請求項３７】
第一の電極を形成するステップ、
第二の電極を形成するステップ、
前記第一の電極の上に相変化材料層を形成するステップ、
前記相変化材料層の第一の部分に窒素および酸素の少なくとも一つをドープし、前記第一の部分の結晶相が前記第二の部分の前記結晶相の抵抗率よりも高い抵抗率を持つようにするステップ、
を含む、メモリセルを形成する方法。
【請求項３８】
前記第一の部分にドープするステップが、プログラマブルボリュームにドープするステップを含む、請求項３７の方法。
【請求項３９】
前記第一の部分にドープするステップが、前記第一の電極と前記相変化材料層との境界にドープするステップを含む、請求項３７の方法。
【請求項４０】
前記第一の部分にドープするステップが、少なくとも前記第一の部分に勾配ドープするステップを含む、請求項３７の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスに関し、特に相変化メモリデバイスとその形成方法に関する。
【背景技術】
【０００２】
不揮発性メモリは、電源無しでデータを保持 する能力のため、集積回路にとって好ましい。相変化材料は不揮発性メモリセル用に研究されてきた。相変化メモリセルは、非晶相と結晶相との間で少なくとも部分的に安定な遷移が可能な、カルコゲニド合金などの相変化材料を含む。各相は特定の抵抗状態を示し、抵抗状態はメモリセルの少なくとも二つの論理値を識別する。具体的に、非晶質状態は比較的高い抵抗を示し、結晶状態は比較的低い抵抗を示す。
【０００３】
図１に示すように、典型的な相変化メモリセル10は、絶縁層5内に堆積された第一の電極1と、第二の電極2との間に相変化材料の層3を有する。例として、相変化材料はGe2Sb2Te5もしくはSbTeAgなどのカルコゲニド合金である。
【０００４】
相変化材料3の一部分であるプログラマブルボリューム4は、電極1、2を介して印加される電流の量と、その印加の持続時間に従って特定の抵抗状態に設定される。非晶質状態を得るために、比較的高い書き込み電流パルス（リセットパルス）が相変化セル10を通して印加され、短時間で材料の一部分 を溶解する。電流は除去され、セル10はガラス転移温度以下の温度まで急速に冷え、その結果、底部電極を覆う材料3の部分4が、高い抵抗を示す非晶相を有するようになる。 結晶状態を得るために、低電流の書き込みパルス（セットパルス）が、より長時間にわたって相変化セル10に印加され、材料をその結晶点以上でかつ融点以下の温度に加熱する。これにより材料の非晶質部分が結晶相に再結晶化され、この結晶相は、一旦電流が除去されてセル10が急速に冷却されると維持される。
【０００５】
求められている不揮発性メモリの特徴は低消費電力である。しかしながら、相変化メモリセル10はしばしば大きな動作電流を必要とする。そのため相変化メモリセルに低電流の要求をすることが好ましい。
【０００６】
消費電力を削減する一つの方法は、最大電力伝達を実現するように相変化メモリセルの材料を変更することであった。例えば、GeSbTeベースの相変化メモリセルでは、一つの方法はGeSbTe-材料全体に窒素をドープしてその抵抗を増加させることである。しかしながら本明細書でより詳細に記載されるように、出願人はこの方法に欠点があることを見つけた。
【０００７】
低消費電力を有する相変化メモリセルとその形成方法が望ましい。
【発明の開示】
【０００８】
本発明の実施形態はメモリ素子とその形成方法を提供する。一実施形態に従って、メモリ素子は相変化材料の層を有する。相変化材料層の第一の部分は、メモリセルのプログラマブルボリュームを含む。第一の部分の結晶相は、相変化材料層の第二の部分の結晶相よりも高い抵抗率を持つ。
【０００９】
本発明の前述のおよびその他の利点と特徴は、添付の図面を参照して下記に提供される実施形態例の詳細な説明からより明らかとなるだろう。
【発明を実施するための最良の形態】
【００１０】
次の詳細な説明では、本発明の様々な特定の実施形態が参照される。これらの実施形態は当業者が本発明を実施できるように十分詳細に説明される。当然のことながら他の実施形態が利用されてもよく、本発明の精神もしくは範囲から逸脱することなく、様々な構造的、論理的、電気的な変更がなされてもよい。
【００１１】
次の説明で使用される“基板”という用語は、集積回路を支持するのに適した任意の構造を含んでもよく、露出基板表面を持つ半導体基板を含むが限定はされない。半導体基板とは、シリコン、シリコン‐オン‐インシュレータ（SOI）、シリコン‐オン‐サファイア（SOS）、ドープ半導体および非ドープ半導体、ベース半導体基盤によって支持されるシリコンのエピタキシャル層、およびその他の半導体構造を含むように理解されるべきである。次の説明で半導体基板もしくはウェハについて言及する際は、ベース半導体もしくは基盤の中もしくは上において領域もしくは接合を形成するために前工程 ステップが利用されていてもよい。上述のように、基板は半導体ベースである必要はなく、金属、合金、ガラス、ポリマー、セラミック、および当該技術分野で既知の任意の他の支持材料のような、集積回路を支持するのに適切な任意の支持構造となり得る 。
【００１２】
ここで本発明は、実施形態例を図解する図面を参照して説明され、図面を通して類似する参照番号は類似する特徴を示す。図２は本発明に従って構築される相変化メモリセル200の実施形態例を描写する。図２に示されるセル200は基板201の上に支持される。基板201は示されていない追加の構造（メモリセル200から他の回路への接続など）を含むことができる。
【００１３】
第一の電極202は絶縁層203中の開口部を貫通する。第一の電極202と絶縁層203の両方は基板201の上に提供される。第一の電極202は、とりわけ窒化チタン（TiN）、窒化チタンアルミニウム（TiAlN）、チタンタングステン（TiW）、プラチナ、タングステンなどの任意の適切な導電材料となり得る 。絶縁層203は、とりわけ窒化シリコン（Si3N4）などの窒化物、低誘電率材料、絶縁ガラス、もしくは絶縁ポリマーとなり得る。
【００１４】
図２に示すように、相変化材料の層205は第一の電極202と絶縁層203の上にある。相変化材料は、例えばGexSbyTez（たとえばGe2Sb2Te5）、GaSb、GexTey、SbTe（例えばSb2Te3）、InSb、InSe、InxSbyTez、SnxSbyTez、GaxSeyTez、InSbGe、AgInSbTe、GeSnSbTe、TexGeySbzSkもしくはGeSbSeTeなどのカルコゲニド合金であることが好ましい。相変化材料層205は、絶縁層203中の開口部を通して第一の電極202に電気的に結合される。
【００１５】
相変化材料層205の上には第二の電極212がある。第二の電極212は、例えばとりわけTiN、TiAlN、TiW、プラチナ、タングステンなどの任意の適切な導電材料となり得る。
【００１６】
相変化材料層205は高抵抗率部分206と低抵抗率部分207を含む。これら相対的な抵抗率は材料層205の同じ相（例えば結晶相）におけるものである 。高抵抗率部分206は、下記でより詳細に説明するように、セル200にとって低消費電力を可能にするために電力伝達を最大化するのに役立つ。部分207は、第二の電極212とプログラミングボリューム204との間に間隔を提供することによって、第二の電極212の熱シンク効果を低減するのに役立つ。
【００１７】
図解された実施形態では、異なる抵抗率を得るために、部分206は窒素ドープされたGexSbyTezであり、部分207は実質的に無窒素のGexSbyTezである。あるいは、たとえば酸素などの他の適切なドーパント が使用できる。高抵抗率部分206はセル200のプログラマブルボリューム204を含むことが好ましい。当該技術分野で既知のように、プログラマブルボリューム204は電極との境界に位置する。例示された実施形態では、プログラマブルボリューム204は第一の電極202と相変化材料層205との境界に位置する。さらに、例示された実施形態では、部分206の抵抗率は、例えば窒素もしくは酸素のドーピングなどのドーピングによって増大される。
【００１８】
図３に概略的に描かれるように、セル200は、プログラミングボリューム204に対応する抵抗Rc1を持つ第一の抵抗率部分と、部分207に対応する抵抗Rc2を持つ第二の抵抗率部分を含む。セル200は下にあるコンタクト（例えば電極202およびその他のコンタクト（図示せず））の直列抵抗Rsも含む。下記は、セルの各部分（Rc1、Rc2、Rs）の消費電力を考察することによって、セル200の総消費電力がどのように削減されるかを説明するものである。
【００１９】
既知のように、消費電力（P）は電流（I）の二乗×抵抗（R）（P=I2×R）に等しい。メモリセル200の部分206の抵抗率を部分207に対して増加させることによって、プログラミングボリューム204の抵抗Rc2はk倍に増加する 。従って、プログラマブルボリューム204での相変化を誘導するために同じ電力Pを得るには、セル200をプログラムするために使用される電流はkの平方根分の一に減少し得る。電流の減少は、直列抵抗Rsの消費電力を1/k倍に減少させる。また、相変化材料205の部分207の抵抗Rc1は増加しないので、部分207の消費電力も1/k倍に減少する。従って、セル200の総消費電力が減少する。
【００２０】
もし相変化材料層205の全体の抵抗率が増加した場合、部分207の抵抗率もk倍に増加することになるので、その消費電力が増加する。従って、出願人は異なる抵抗率の部分を持つメモリ素子205を提供することによって、メモリセル200の消費電力を削減できることを発見した。
【００２１】
図４Ａ‐４Ｃは本発明の実施形態例に従ったメモリセル200の形成を描くウェハ断片の断面図である。論理的に前の行為の結果を必要とする場合を除き、本明細書に記載される行為のいずれにも特定の順番は必要とされない。従って、下記の行為は特定の順番で実施されるように記載されるが、この順番は例示的なものに過ぎず、必要であれば変更することができる。単一のメモリセル200の形成を示すが、当然のことながらメモリセル200は同時に形成され得るメモリセルのアレイにおける一つであってもよい。
【００２２】
図４Ａによって示されるように、基板201が最初に提供される。上記で示した通り、基板201は当該技術分野で既知の集積回路支持構造として有用な半導体ベースもしくは別の材料となり得る。第一の電極202と絶縁層203が基板201の上に形成される。第一の電極202の表面が露出されるように、第一の電極202は第二の絶縁層203の開口部内に形成され得る。絶縁層203は、とりわけ窒化シリコン（Si3N4）などの窒化物、低誘電率材料、絶縁ガラス、もしくは絶縁ポリマーであってもよく、当該技術分野で既知の任意の方法によって形成され得る。
【００２３】
図４Ｂに示すように、例えばGexSbyTez（例えばGe2Sb2Te5）などの相変化材料の層205が第一の電極202と絶縁層203の上に形成される。層205の形成は任意の適切な方法によって実現され得る。一実施形態では、相変化材料層205の第一の部分206の堆積中に、部分206にドープするために例えば窒素もしくは酸素ガスなどのドーパントガス流が供給される。代わりに、部分206のドーピングは、例えば窒素もしくは酸素を注入する注入ステップを行うことにより、層205の形成後に行うことができる。層205の部分207はドープされない。
【００２４】
図４Ｃに図解されるように、第二の電極212を形成するために導電材料が相変化層205の上に堆積される。第一の電極202と同様に、第二の電極の導電材料は、例えばとりわけTiN、TiAlN、TiW、プラチナ、タングステンなどの、導電性電極に適した任意の材料となり得る 。図解された実施形態では、層205と212はブランケット層として形成される。当然のことながら 層205と212は、その後、例えばinsituエッチ法もしくはexsituエッチ法によって要望通りに パターン化され得る。
【００２５】
当該技術分野で既知のように、例えばメモリセル200がその一部であるような集積回路（例えば論理回路、センス増幅器など）のその他の回路への接続を形成するなど、さらなる処理ステップを実施できる。
【００２６】
図５と６はメモリセル200の他の実施形態を描写する。図５に描かれた実施形態例では、相変化層205は相変化材料の複数の層550a-550nを含む。層550a-550nの結晶相は異なる抵抗率を持ち、図解した実施形態では、層の抵抗率は第一の電極202に近づくにつれて増加する。例えば、層550aの結晶相は層550bの結晶相よりも大きな抵抗率を持ち、層550bの結晶相は層550cの結晶相よりも大きな抵抗率を持つなど。
【００２７】
層550a-550nは同じもしくは異なる相変化材料となり得る。各層550a-550nの結晶相の抵抗率を決定するために、各層550a-550nは様々な濃度のドーパントをドープでき、もしくはドープされないままであることができる。個々の層550a-550nは図４Ｂに関連して上述したように層206および207と同様に形成することができる。層550a-550nが示されるが、相変化層205は任意の数の個別層を含むことができる。
【００２８】
図６の実施形態例では、相変化層205は例えば窒素もしくは酸素などのドーパントを勾配ドープ（gradient doped）される。図６に示すように、ドーパント勾配660は、相変化層205の結晶相の抵抗率が、第二の電極212から第一の電極202へ勾配式に増加するように形成される。勾配660は、例えば線形もしくは指数関数的な勾配となり得る。必要であれば、第二の電極212に隣接した相変化層205の部分は、実質的にドーパントがなくてもよい。また、抵抗率勾配660は、勾配660の異なる部分に異なるドーパントを使用することで実現できる。
【００２９】
勾配660は、図４Ｂに関連して上述したように層206および207と同様に形成することができる。例えば、相変化層205の形成中に勾配660を形成するために、所望の勾配660を実現するようにドーパントガス流を調節できる。
【００３０】
図７は、本発明に従って構築されるメモリセル200を含む、メモリアレイ701を利用する例えばメモリデバイスなどのメモリ回路748を含むプロセッサシステム700を図解する。例えばコンピュータシステムとなり得るプロセッサシステム700は一般に、バス752で入力／出力（I/O）デバイス746と通信する、マイクロプロセッサ、デジタル信号プロセッサ、もしくはその他のプログラマブルデジタル論理デバイスなどの中央処理装置（CPU）744を含む。メモリ回路748は通常はメモリコントローラを通してバス752でCPU744と通信する。
【００３１】
コンピュータシステムの場合、プロセッサシステム700は、フロッピーディスクドライブもしくはハードドライブ754、およびコンパクトディスク（CD）ROMドライブ756などの周辺装置を含んでもよく、これらもバス752でCPU744と通信する。メモリ回路748は、本発明に従って、少なくとも一つのメモリセル200を持つメモリアレイ701を含む集積回路として構成 されることが好ましい。必要であれば、メモリ回路748は、単一の集積回路に例えばCPU744などのプロセッサと組み合わされてもよい。
【００３２】
上記の説明と図面は、本発明の特徴と効果を実現する実施形態例の説明と見なされるに過ぎないものである。特定の工程条件と構造への変形および置換が、本発明の精神と範囲から逸脱することなくなされてもよい。従って、本発明は前述の説明と図面によって限定されるものと見なされるのではなく、添付の請求項の範囲によってのみ限定される。
【図面の簡単な説明】
【００３３】
【図１】図１は従来の相変化メモリセルを図示する。
【図２】図２は本発明の実施形態例に従う相変化メモリセルを図示する。
【図３】図３は図２の相変化メモリセルの略図である。
【図４Ａ】図４Ａは異なる処理段階における図２のメモリセルの形成を図示する。
【図４Ｂ】図４Ｂは異なる処理段階における図２のメモリセルの形成を図示する。
【図４Ｃ】図４Ｃは異なる処理段階における図２のメモリセルの形成を図示する。
【図５】図５は本発明の別の実施形態例に従う相変化メモリセルを図示する。
【図６】図６は本発明の別の実施形態例に従う相変化メモリセルを図示する。
【図７】図７は本発明の実施形態例に従うメモリセルを含むシステムのブロック図である。
【図１】
2009530817.tif 000003
【図２】
2009530817.tif 000004
【図３】
2009530817.tif 000005
【図４Ａ】
2009530817.tif 000006
【図４Ｂ】
2009530817.tif 000007
【図４Ｃ】
2009530817.tif 000008
【図５】
2009530817.tif 000009
【図６】
2009530817.tif 000010
【図７】
2009530817.tif 000011
【国際調査報告】
2009530817.tif 000012
2009530817.tif 000013
2009530817.tif 000014