(57)【要約】  静電容量デジタル変調器を有する圧力トランスミッターはセンサー静電容量とリファレンス静電容量の比率に応じてアウトプットを生成する。トランスミッターはまた、センサー障害モード検出器を含む。センサー障害モード検出器は、アウトプット信号を生成し、センサー・キャパシタ及びリファレンス・キャパシタの障害モードを識別する。
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【特許請求の範囲】
【請求項１】
センサー静電容量ＣS及びリファレンス静電容量ＣRをパルス符号変調（ＰＣＭ）信号に変換するための静電容量デジタル（ＣＤ）変調器であって、
第一の局面の間にＣS及びＣR内の電荷パケットを選択的に形成し、第二の局面の間にＣS及びＣRから電荷を積分し、第一段階のアウトプットＶOUT1を生成する第一段階のシグマ・デルタ積分器であって、静電容量ＣF1を有するためのフィードバック・キャパシタを具備する前記第一段階のシグマ・デルタ積分器と、
前記第一段階のアウトプットＶOUT1を標本化し、標本化した前記第一段階のアウトプットを積分し、第二段階のアウトプットＶOUT2を生成する第二段階のシグマ・デルタ積分器と、
前記第二段階のアウトプットＶOUT2を前記ＰＣＭ信号に変換するための量子化器と、
ＣS及びＣRの障害モードを識別するセンサー障害モード検出（ＳＦＤ）信号をＶOUT1から得るためのセンサー障害モード検出（ＳＦＤ）回路であって、前記ＳＦＤ信号は静電容量比ＣR／ＣF1を表すことを特徴とする前記ＳＦＤ回路と、
を備える前記ＣＤ変調器。
【請求項２】
請求項１に記載のＣＤ変調器であって、前記ＰＣＭ信号に応じて前記センサー静電容量ＣSと前記リファレンス静電容量ＣRに励起信号を選択的に提供するためのＣＤ制御ユニットをさらに備えることを特徴とする変調器。
【請求項３】
請求項２に記載のＣＤ変調器であって、
前記第一段階のシグマ・デルタ積分器は、
積分器インプット・ノードと、
第一インプット、第二インプット、及びアウトプットを有する増幅器と、
前記積分器インプット・ノードと前記増幅器の前記第一インプットとの間に接続されたオート・ゼロ・キャパシタＣZ1と、
を備え、静電容量ＣF1を有する前記フィードバック・キャパシタは前記増幅器の前記アウトプットに接続されていることを特徴とする変調器。
【請求項４】
請求項３に記載のＣＤ変調器であって、前記ＳＦＤ信号はパルス符号変換されることを特徴とする変調器。
【請求項５】
請求項１に記載のＣＤ変調器であって、
前記ＳＦＤ回路は、
ＶOUT1を標本化し、アウトプットＶOUT3を生成するためのＳＦＤ積分器と、
ＶOUT3を前記ＳＦＤ信号に変換するためのＳＦＤ量子化器と、
前記ＳＦＤ信号に応じて前記ＳＦＤ積分器にＳＦＤ励起信号を提供するためのＳＦＤ制御ユニットと、
を備えることを特徴とする変調器。
【請求項６】
請求項１に記載のＣＤ変調器であって、
前記ＳＦＤ回路は、
ＶOUT1を標本化するためのオーバーサンプリング・アナログ・デジタル変換器を備えることを特徴とする変調器。
【請求項７】
請求項６に記載のＣＤ変調器であって、ＣRが前記第一段階のシグマ・デルタ積分器に接続されている場合、前記ＳＦＤ回路はアクティブであることを特徴とする変調器。
【請求項８】
センサー静電容量と、
リファレンス静電容量と、
検出した圧力を表すパルス符号変調信号ＰＣＭＰを生成するためのプライマリ静電容量デジタル（ＣＤ）変調器と、
を備え、
前記プライマリＣＤ変調器は、
センサー静電容量とリファレンス静電容量に応じて電荷パケットを選択的に形成し、前記電荷パケットを積分し、第一段階のアウトプットＶOUT1を生成する第一段階のシグマ・デルタ積分器と、
前記第一段階のアウトプットＶOUT1を標本化し、標本化した前記第一段階のアウトプットを積分し、第二段階のアウトプットＶOUT2を生成する第二段階のシグマ・デルタ積分器と、
前記第二段階のアウトプットＶOUT2を前記ＰＣＭＰ信号に変換するための量子化器と、
ＶOUT1を標本化し、前記センサー静電容量及び前記リファレンス静電容量が障害モードであるか否かを示すパルス符号変調信号ＰＣＭＲを生成するセカンダリ変調器と、
を備え、
ＣRは前記リファレンス静電容量であり、ＣF1は前記第一段階のシグマ・デルタ積分器のフィードバック・キャパシタにおける静電容量であるとすると、前記信号ＰＣＭＲは静電容量比ＣR／ＣF1を表すことを特徴とする圧力トランスミッター。
【請求項９】
請求項８に記載の圧力トランスミッターであって、
前記第一段階のシグマ・デルタ積分器は、
積分器インプット・ノードと、
第一インプット、第二インプット、及びアウトプットを有する増幅器と、
共通ノードと前記増幅器の前記第一インプットとの間に接続されたオート・ゼロ・キャパシタと、
を備え、前記フィードバック・キャパシタは前記増幅器の前記アウトプットに接続されていることを特徴とするトランスミッター。
【請求項１０】
請求項８に記載の圧力トランスミッターであって、
前記セカンダリ変調器は、
ＶOUT1を標本化し、アウトプットＶOUT3を生成するための積分器と、
ＶOUT3を前記信号ＰＣＭＲに変換するための量子化器と、
前記信号に応じて励起信号を前記積分器に提供するための制御ユニットと、
を備えることを特徴とするトランスミッター。
【請求項１１】
請求項９に記載の圧力トランスミッターであって、前記リファレンス静電容量が前記第一段階のシグマ・デルタ積分器に接続されている場合、前記セカンダリ変調器はアクティブであることを特徴とするトランスミッター。
【請求項１２】
請求項８に記載の圧力トランスミッターであって、前記信号ＰＣＭＲに基づいて、障害モードが存在するか否かを決定するためのマイクロプロセッサーをさらに備えることを特徴とするトランスミッター。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は測定システムに関する。より詳細には、容量圧力センサーを用いた使用のための静電容量デジタル変調器に関する。
【背景技術】
【０００２】
フィールド・トランスミッターは、産業プロセスにおける動作を監視するよう用いられる装置である。フィールド・トランスミッターは、トランスデューサを含む。そのトランスデューサは検出素子を用いて、測定したプロセス変数に応答する。そして、測定した変数に応じて規格化された伝達信号（standardized transmission signal）に変換する。「プロセス変数」は物質やエネルギーの変換の物理的又は化学的な状態を示す用語である。例えば、プロセス変数は圧力、温度、流れ、伝導率、ペーハーなどを含む。
【０００３】
その一つのトランスミッターが、Ｒｏｇｅｒ  Ｌ．  Ｆｒｉｃｋ及びＤａｖｉｄ  Ａ．  Ｂｒｏｄｅｎによる米国特許６，２９５，８７５号に記載されている。このトランスミッターは容量センサーを採用し、この容量センサーは歪めることが可能な検出ダイアフラムと、そのダイアフラムを用いて個々の容量性の検出素子を形成する三又はそれ以上のキャパシタ電極を有する。２つのキャパシタ素子はプライマリ検出キャパシタである。その検出キャパシタは距離をもって配列されている。その結果、プライマリ検出キャパシタの静電容量は、プロセス変数の比例に反して帯電する。第三及び第四のキャパシタ素子は補償キャパシタである。その補償キャパシタは、プライマリ・キャパシタに関連するオフセット・エラー（offset errors）又はヒステリシス（hysteresis）を表す信号を提供する。圧力をダイアフラムの片側又は両面に加え、ダイアフラムを歪める。歪みに関連する電気容量の割合の変化を測定することによって、ダイアフラムの歪みを検出することができる。この静電容量比は、アナログ・デジタル変換器を用いてデジタル・フォーマットに変換される。
【０００４】
異なるタイプのトランスミッターが、Ｒｏｇｅｒ  Ｌ．  Ｆｒｉｃｋ、Ｂｅｎｎｅｔｔ  Ｌ．  Ｌｏｕｗａｇｉｅ  及び  Ａｄｒｉａｎ  Ｃ．  Ｔｏｙによる米国特許５，６３７，８０２号及び６，０８９，０９７号に記載されている。これら２つの特許に記載されたトランスミッターは、２つの絶対圧センサー（absolute pressure sensor）を使用し、圧力差測定における高い分解能力を用いて、圧力差だけでなく２つの絶対圧力を測定する。
【０００５】
アナログ・デジタル変換器における特に有効な形態の一つでは、シグマ・デルタ変調器（又はデルタ・シグマ変調器）を使用する。トランスミッターにおけるシグマ・デルタ変調器の使用は、Ｒｏｇｅｒ  Ｌ．  Ｆｒｉｃｋ及びＪｏｈｎ  Ｐ．  Ｓｃｈｕｌｔｅによる米国特許５，０８３，０９１号、 Ｍｉｃｈａｅｌ Ｇａｂｏｕｒｙによる米国特許６，１４０，９５２号、 Ｒｏｎｇｔａｉ Ｗａｎｇによる米国特許６，５０９，７４６号、Ｒｏｎｇｔａｉ  Ｗａｎｇによる米国特許６，５１６，６７２号に記載されている。
【０００６】
静電容量デジタル（ＣＤ）変換器として作動するシグマ・デルタ変調器を有するトランスミッターにおいて、励起回路は、電化パケット（charge packets）を容量センサー素子に提供する。センサー素子は、その容量素子の静電容量値に基づく量によって帯電される。電荷は、静電容量比の相関要素である１ビット・バイナリのアウトプットを生成するよう、シグマ・デルタ変調器の積分器／増幅器に移動する。
【０００７】
ＣＤ変調器の基本機能は、静電容量比をＰＣＭ（パルス符号変調）信号に変換することである。シグマ・デルタ構造を用いるＣＤ変調器に関して、実際のプロセスは、電荷比をＰＣＭ信号に変換することを含む。通常の動作状態の下では、電荷は静電容量に比例することから、電荷比は静電容量比と等しくなる。
【０００８】
しかしながら、ある異常な動作状態の下では、この等しいという関係は成立しない。センサー障害モード状態は、ＣＤ変換器から切り離されている又は物理的な完全性の欠損（a loss of physical integrity）に起因した障害で、発生する。圧力の測定値は測定時の正しい圧力を表さないにも関わらず、ＣＤ変調器は、警告信号を提供することなく通常通り動作し続ける可能性がある。
【発明の開示】
【課題を解決するための手段】
【０００９】
本発明の概要
センサー静電容量、リファレンス静電容量、プライマリ静電容量デジタル（ＣＤ）変調器を含む圧力トランスミッターは、センサー静電容量又はリファレンス静電容量が障害モードである場合を識別するよう、センサー障害モード検出を提供する。セカンダリ・センサー障害モード変調器は、パルス符号変換信号を生成するためにリファレンス静電容量がアクティブである間、動作する。そのパルス符号変換信号は、リファレンス静電容量の相関要素である。プライマリ及びセカンダリ変調器のアウトプットに基づいてセンサー障害モード状態を識別することができる。
【発明を実施するための最良の形態】
【００１０】
図１は圧力トランスミッター１０を示す。圧力トランスミッター１０は、静電容量に基づく圧力トランスミッターであって、センサー・キャパシタＣS、リファレンス・キャパシタＣR、ＣＤ変調器１２、デジタル・セクション１４、レベル・シフター１６、マイクロプロセッサー１８及びインターフェース２０を含む。圧力トランスミッター１０は、センサー・キャパシタＣSによって検出される圧力の相関要素であるアウトプット信号を生成する。
【００１１】
ＣＤ変調器１２は、二次シグマ・デルタ変換器である。ＣＤ変調器１２の主機能は、静電容量比ＣR／（ＣS＋ＣR）をパルス符号変調信号ＰＣＭＰに変換することである。アウトプット信号ＳＥＮＥＸは、ＣＤ変調器１２によって生成された励起信号である。ＳＥＮＥＸ信号は、センサー・キャパシタＣS及びリファレンス・キャパシタＣRの共通プレート（common plate）に繋がる。センサー・キャパシタＣSとリファレンス・キャパシタＣRの他のプレートは、それぞれＣＤ変調器１２のインプット・ノード、ＣＳＥＭとＣＲＥＦに繋がる。ＣＤ変調器１２はまた、センサー・キャパシタＣSが障害動作モードである場合を識別するセンサー障害モード検出器を含む。センサー障害モード検出器がアクティブである場合、ＣＤ変調器１２がパルス符号変調信号ＰＣＭＲを生成する。パルス符号変調信号ＰＣＭＲは、センサーＣSが通常モード又は障害モードで動作しているかどうかを識別するよう用いることができる。
【００１２】
デジタル・セクション１４はＳＩＮＣフィルターを含む。ＳＩＮＣフィルターはパルス符号変調信号ＰＣＭＰ及びＰＣＭＲを、より高い分解能力の測定値に変換する。デジタル・セクション１４はまた、測定値を記憶し、ＣＤ変調器１２の動作を制御する制御及びタイミング信号を提供する。デジタル・セクション１４によって生成される制御及びタイミング信号は、クロック信号ＰＣＬＫＤ、リセット信号ＰＲＳＴＤ、変調器動作制御信号ＤＭＡＤ及びＤＭＢＤ、センサー障害モード検出機能イネーブル信号ＳＦＤＤ、そして、変調器テスト・イネーブル信号ＣＴＤＤを含む。
【００１３】
レベル・シフター１６は、デジタル・セクション１４とＣＤ変調器１２のアナログ回路の間のインターフェースを提供する。レベル・シフター１６は、デジタル・セクション１４からのタイミング及び制御信号を、ＣＤ変調器１２で用いられるインプット信号ＰＣＬＫ、ＰＲＳＴ、ＤＭＡ、ＤＭＤ、ＳＦＤ、そして、ＣＴＤに変換する。
【００１４】
マイクロプロセッサー１８はデジタル・セクション１４からデジタル・データを受け、動作上の指示及びパラメータをデジタル・セクション１４に提供する。トランスミッター１０と制御ルームの間の通信は、インターフェース２０を介してマイクロプロセッサー１８によって提供される。通信は、２つのワイヤー・ループや、アナログ信号、デジタル信号又はアナログとデジタルの組み合わせの信号によって送信されるネットワークを介して行われる。また、無線送信を介しても良い。
【００１５】
図２はＣＤ変調器のブロック図である。ＣＤ変調器は、二次シグマ・デルタ変換器３０、センサー障害モード検出器３２、タイミング回路（timing circuit）３４、バイアス回路（bias circuit）３６、バッファー・バンク（buffer bank）３８、診断静電容量（diagnostic capacitances）Ｃ１及びＣ２を含む。シグマ・デルタ変換器３０は、第一段階の積分器（first stage integrator）４０、第二段階の積分器（second stage integrator）４２、量子化器（quantizer）４４、励起制御ユニット（excitation control unit）４６を含む。センサー障害モード検出器３２は一次シグマ・デルタ変換器であって、ＳＦＤ積分器（SFD integrator）５０、ＳＦＤ量子化器（SFD quantizer）５２、ＳＦＤ制御ユニット５４を含む。
【００１６】
二次シグマ・デルタ変調器３０は、第一段階の積分器４０のインプットに接続する実効インプット静電容量ＣH及びＣLの相関要素としてＰＣＭＰアウトプットを生成する。変調器３０の一般的な伝達相関要素はＤP＝ＣL／（ＣH＋ＣL）である。ここで、ＤPはＰＣＭＰ信号のパルス密度である。
【００１７】
第一段階の積分器４０はシグマ・デルタ積分器である。シグマ・デルタ積分器は、静電容量ＣH及びＣLの相関要素である第一段階のアウトプットＶout1を生成する。第二段階の積分器４２はシグマ・デルタ積分器である。シグマ・デルタ積分器は、第一段階の積分器のアウトプットＶout1を標本化し、量子化器４４に供給するアウトプットＶout2を生成する。
【００１８】
量子化器４４の機能は、第二段階の積分器４２のＶout2アウトプット信号をパルス符号変調信号ＰＣＭＰに変換する。デジタル・セクション１４にパルス符号変調信号ＰＣＭＰを渡す。量子化器４４のアウトプットはまた、ＳＥＮＥＸ及びＤＧＮＥＸ励起信号を生成する励起制御ユニット４６によって用いられる。
【００１９】
ＣＤ変調器１２は２つの主な動作モード（通常モード及びビルト・イン・テスト・モード）を有する。その動作モードは、デジタル・セクション１４及びレベル・シフター１６からのロジック制御信号ＤＭＡ及びＤＭＢによって選択される。ＳＥＮＥＸ励起信号は、変調器３０が通常モードの間、キャパシタＣS及びＣRに渡される。ＤＧＮＥＸ信号は、ビルト・イン・テスト（ＢＩＴ）モードの間、オン・チップ静電容量Ｃ１及びＣ２に供給される。
【００２０】
ＤＭＡ＝ＤＭＢ＝０の場合、変調器１２は通常モードである。ＤＭＡ＝１又はＤＭＢ＝１の場合、変調器１２はＢＩＴモードである。ＣＤ変調器が通常モードである場合、外部センサー・キャパシタＣS及びリファレンス・キャパシタＣRは、それぞれ、ＣH及びＣLとして変調器３０に接続する。ＣＤ変調器１２がビルト・イン・テスト（ＢＩＴ）モードである場合、選択可能なオン・チップ静電容量Ｃ１及びＣ２は、それぞれ、ＣH及びＣLとして変調器３０に接続する。
【００２１】
表 1
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通常モードでは、ＤP＝ＣR／（ＣR＋ＣS）
ビット・モードＡでは、ＤP＝１／３
ビット・モードＢでは、ＤP＝２／３
ビット・モードＣでは、ＤP＝１／２
【００２２】
ＢＩＴモードは、トランスミッター１０に対して、ＣＤ変調器１２及びデジタル・セクション１４の信号処理回路が適切に動作するか否かを確認させることを可能にする。これは、既知の静電容量を第一段階の積分器４０のインプットに接続し、そして、期待されたＰＣＭＰ信号のパルス密度に到達したか否かをチェックすることによって、達成される。
【００２３】
しかしながら、ＢＩＴモードは、センサー・キャパシタＣSが正常に動作しているか又は障害モードであるか否かを決定することはない。ＣＤ変調器１２はセンサー障害モード検出器３２を含み、センサー障害モード検出器３２は、センサーが障害モードである場合を識別するＰＣＭＲ信号を提供する。例えば、サファイア容量圧力センサー（sapphire capacitive pressure sensor）は、オープン・センサー・モード（ＯＳモード）及びオイル・フィルド（oil filled ）モード（ＯＦモード）とされる２つの障害動作モードを有する。
【００２４】
ＯＳモードは高圧力（１０ｋｐｓｉａより大きい）の結果として発生させることができる。高圧力によって発生したサファイア材料内の亀裂の伝播に起因して、センサー・キャパシタＣSのリード線はセンサー励起信号ＳＥＮＥＸから切り離すことができる。ＯＳモードにおいて、第一段階の積分器４０への実効インプット静電容量ＣHは通常の範囲より低く減少する。
【００２５】
センサー・キャパシタＣSを形成するサファイア・スタックの融着が障害状態である場合、ＯＦモードが発生する。結果として、圧力を埋める媒体は、サファイア・スタックの内部に入ることができる。圧力を埋める媒体の誘電率は真空の誘電率より非常に大きいことから、ＯＦモードでのインプット静電容量ＣHは通常動作の間より非常に大きくすることができる。
【００２６】
センサーＣSが障害モードでの動作であるか確認するために、ＳＦＤ検出器３２が、リファレンス・キャパシタＣR及びセンサー・キャパシタＣSの静電容量を監視することができるようにする必要がある。監視プロセス上の重要な制限事項は、ＣＤ変調器の通常動作を中断又は妨げないようにしなくてはならないことである。
【００２７】
ＳＦＤ検出器３２はセカンダリ・オーバーサンプリング・アナログ・デジタル変換器である。ＣRはリファレンス・キャパシタ、ＣF1は第一段階の積分器４０のフィードバック・キャパシタであるとすると、ＳＦＤ検出器３２の基本機能は静電容量比ＣR／ＣF1をＰＣＭＲ信号に変換することである。
【００２８】
メインＣＤ変調器の測定の下での静電容量比は、ηm＝ＣR／（ＣR＋ＣS）である。
ＳＦＤ検出器３２の測定の下での静電容量比は、ηR＝ＣR／ＣF1である。
オン・チップ・フィードバック・キャパシタＣF1に対するセンサー・キャパシタの静電容量比は、ηS＝ＣS／ＣF1である。
比率ηSは、ηS＝ηR（（１／ηm）−１）として、測定した比率ηm及びηRの表現で表すことが可能である。したがって、静電容量比ηSの測定は、ＣS（又はＣR）が障害モードであるか否かを決定するために必要では無い。それは、上記数式を用いて、ηm及びηRの測定結果に基づき、マイクロプロセッサー１８によって計算することができるからである。
【００２９】
数値の例として、通常モードにおけるリファレンス・キャパシタＣRの静電容量は約１５ｐＦである。通常モードにおけるセンサー・キャパシタＣSの静電容量は、加えた圧力に応じて、およそ１５ｐＦ乃至３０ｐＦである。オン・チップ・キャパシタＣFは６０ｐＦである。センサーが障害モードで動作している場合、実効静電容量値は、それらの通常値から著しく異なる。
【００３０】
比率ηRが１／３０以下である場合、リファレンス・キャパシタＣRはＯＳモードにある。比率ηRが１／２以上である場合、リファレンス・キャパシタＣRはＯＦモードにある。比率ηRがほぼ１／４である場合、リファレンス・キャパシタＣRは通常モードにある。
【００３１】
同様に、比率ηSが１／３０以下である場合、センサー・キャパシタＣSはＯＳモードにある。比率ηSが５／６以上である場合、センサー・キャパシタＣSはＯＦモードにある。比率ηSが１／４＞ηS＞３／４の範囲内である場合、センサー・キャパシタＣSは通常モードにある。
【００３２】
タイマー３４は、メイン変調器３０及びＳＦＤ変調器３２の相互で用いられるタイミング信号を提供する。タイマー３４のインプット及びアウトプット信号を表２に一覧する。非オーバーサンプリング２相クロック・ジェネレーターは、信号Ｚ及びＩ、そして、それらの遅延バージョンであるＺＤ及びＩＤを生成するよう設計されている。信号ＰＣＬＫ、Ｚ、ＺＤ、Ｉ、ＩＤの波形を図３に示す。信号ＳＣＫ及びＤＣＫの時間相関を図８に示す。ＣＤ変調器リセット信号は
2009533651.tif 000004
である。
【００３３】
表２ - I/O タイミング回路の信号一覧
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【００３４】
図４は積分器４０の簡略化した回路図を示す。それは、ＳＷ１乃至ＳＷ９、フィードバック・キャパシタＣF1そして、２つのオート・ゼロ・キャパシタＣZH及びＣZLを含む。一つの実施例では、ＣF1＝６０ｐＦ、ＣZH＝ＣZL＝１５ｐＦである。Ｙｐ（ｎ）は量子化器によって生成された制御信号、ＣF1は積分器のフィードバック・キャパシタ、ΔVexは励起電圧の差異（ＶP−ＶN）であるとすると、第一段階の積分器４０の動作の増分は、
2009533651.tif 000006
と表される。
【００３５】
第一段階の積分器４０の基本動作は以下の通りである。
スイッチＳＷ２及びＳＷ５はＣZHのためにオート・ゼロ経路（auto-zero path）を提供する。スイッチＳＷ４及びＳＷ５はＣZLのためにオート・ゼロ経路を提供する。スイッチＳＷ１及びＳＷ７はＣHのためにインテグレーション経路（integration path）を提供する。スイッチＳＷ３及びＳＷ８はＣLのためにインテグレーション経路を提供する。
スイッチ制御信号のロジックを以下に一覧する。
2009533651.tif 000007
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【００３６】
図５は、スイッチＳＷ７乃至ＳＷ１４を含む積分器４０のためのキャパシタ・インプット制御回路の回路図を示す。オン・チップ・キャパシタＣA＝ＣB＝ＣC＝２０ｐＦは、ビルト・イン・テスト機能で用いる。キャパシタ組み合わせ制御信号は
2009533651.tif 000016
2009533651.tif 000017
である。
ビルト・イン・テスト・キャパシタ・インプット制御信号は
2009533651.tif 000018
2009533651.tif 000019
である。
【００３７】
図６は積分器４２の簡略化した回路図を示す。それは増幅器Ａ２、フィードバック・キャパシタＣF2＝４０ｐＦ、オート・ゼロ・キャパシタＣZ＝１０ｐＦ、サンプリング・キャパシタＣ21＝２０ｐＦ及びＣ22＝１０ｐＦ、そして、スイッチＳＷ２１乃至ＳＷ２８を含む。Ｕ（ｎ）は現在の積分器から１を引いたアウトプット、Ｕ（ｎ−１）は直前の積分器から１を引いたアウトプットであるとすると、第二段階の積分器４２の動作の増分は、
2009533651.tif 000020
と表される。積分器４２のためのスイッチ制御信号は以下の通りである。
インプット・スイッチ・キャパシタ・サンプリング制御信号（input switched-capacitor sampling control signals）は
2009533651.tif 000021
2009533651.tif 000022
と表される。
オート・ゼロ・キャパシタＣZスイッチ制御は
2009533651.tif 000023
2009533651.tif 000024
と表される。
リセット・スイッチ制御は
2009533651.tif 000025
と表される。
【００３８】
図７は、比較器（comparator）６０、インバーター６２及び６４、そして、Ｄ型フリップ・フロップ６６を含む量子化器４４の回路図を示す。量子化器４４の基本機能は積分器４２のアナログ・アウトプットを１ビットのデジタル信号に変換する。
【００３９】
２つのタイミング信号ＳＣＫ及びＤＣＫは量子化器回路内で必要とされる。ＳＣＫ及びＤＣＫの波形を図８に示す。タイミング信号ＳＣＫは、インテグレーション位相（Integration Phase）の最後で負のパルスとなることを用いて、比較器６０ためにアクティブ・ロー・トリガーを提供する。
【００４０】
比較器６０の正のインプット・ノードはＶMIDに接続される。比較器６０の負のインプット・ノードは積分器４２のアウトプットに接続される。積分器４２のアウトプット電圧ＶOUT2がＶMIDの電圧より低い場合、比較器のアウトプットＣＭＰＯＵＴは「１」となり、他の場合は「０」となる。
【００４１】
Ｄ型フリップ・フロップは比較器のアウトプット信号を同期する。Ｄ型フリップ・フロップは、クロック・インプットとしてのＤＣＫを用いて同期した信号ＹP（Ｎ）を生成する。信号ＹP（Ｎ）はインバーター６４によって反転される。生じた信号ＰＤＡＴＡはデジタル・セクション１４内のデジタル・フィルターに送られる。同時に、それと同等な信号ＹＢＰは変調器スイッチ・ロジック信号のために用いる。
【００４２】
励起信号ジェネレーター４６の全体構造を図９に示す。Ａ、Ｂはスイッチであって、ＶP＝０．７５Ｖdda及びＶN＝０．２５ddaは励起信号を生成するための電源である。励起信号の極性はスイッチＡ及びＢの制御信号によって決定する。表３において、正の励起信号又は負の励起信号を生成するためのスイッチ制御信号を、タイミング信号ＺＤ及びＩＤの用語によって一覧する。正の励起信号及び負の励起信号の波形を図１０Ａ及び１０Ｂに示す。
【００４３】
表３ -励起極性の制御
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【００４４】
ＣＤ変調器制御ユニット内に２つの励起信号ジェネレーターが存在する。そのジェネレーターはセンサー励起信号（ＳＥＮＥＸ）ジェネレーター及びビルト・イン・テスト励起信号（ＤＧＮＥＸ）ジェネレーターである。ＳＥＮＥＸを生成する要件を以下に挙げる。１）量子化器アウトプット・ロジック信号ＹP（Ｎ）＝１の場合、ＳＥＮＥＸ信号の極性は正である。２）量子化器アウトプット・ロジック信号ＹP（Ｎ）＝０の場合、信号の極性は負である。３）通常動作モードに限って、ＳＥＮＥＸ信号がアクティブであると、ＤＭＯＤ＝０となる。表４にＳＥＮＥＸ信号を生成するためのスイッチ制御ロジックを示す。
【００４５】
表４ -ＳＥＮＥＸを生成するためのスイッチ制御信号
2009533651.tif 000027
【００４６】
ＤＧＮＥＸを生成する要件を以下に挙げる。１）量子化器ロジック・アウトプットＹP（Ｎ）＝１の場合、ＤＧＮＥＸ信号の極性は正である。２）量子化器ロジック・アウトプットＹP（Ｎ）＝０の場合、ＤＧＮＥＸ信号の極性は負である。３）ＢＩＴモードに限って、ＤＧＮＥＸ信号がアクティブであると、ＤＭＯＤ−１となる。表５にＤＧＮＥＸ信号を生成するためのスイッチ制御ロジックを示す。
【００４７】
表５ -ＤＧＮＥＸを生成するためのスイッチ制御信号
2009533651.tif 000028
【００４８】
ＳＦＤ検出器３２はセカンダリ・オーバーサンプリングＡＤ変調器である。ＳＦＤ検出器の基本機能は静電容量比ＣR／ＣF1をＰＣＭＲ信号に変換することである。ここで、ＣRはリファレンス・キャパシタであり、ＣF1は第一段階の積分器４０のフィードバック・キャパシタである。図１１は簡略化したブロック図を示す。それは、ＳＦＤ積分器５０、ＳＦＤ量子化器５２、ＳＦＤ制御ユニットの３つのブロックを含む。
【００４９】
ＳＦＤ検出器３２はＳＦＤ＝１の場合に限ってアクティブとなる。ＳＦＤ＝０の場合、スリープ・モード（ゼロ電力消費）になる。Ｕ（Ｎ）とＵ（ｎ−１）は積分器４０の現在と直前のアウトプット（ＶOUT1）を意味する。ＳＦＤ積分器５０の動作の増分は、
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と表される。
【００５０】
図１２に簡略化したＳＦＤ積分器５０の回路図を示す。それは、スイッチＳＷ３１乃至ＳＷ３８、増幅器Ａ３、フィードバック・キャパシタＣF3、そして、オート・ゼロ・キャパシタＣZ3を含む。例を挙げると、ＣF3＝２０ｐＦ、ＣZ＝１０ｐＦ、Ｃ3H＝Ｃ3L＝Ｃ3R＝５ｐＦである。基本動作を以下に示す。
【００５１】
ＳＷ３５がインテグレーション経路を提供する間、スイッチＳＷ３６及びＳＷ３７はオート・ゼロ・キャパシタＣZ3とともに、オート・ゼロ経路を提供する。スイッチＳＷ３８は積分器リセットに用いる。キャパシタＣ3HはＵ（ｎ）の標本化に用いる。キャパシタＣ3LはＵ（ｎ−１）の標本化に用いる。キャパシタＣ3RはΔＶREF＝ＶP−ＶNを提供する。励起信号ＲＥＦＥＸはＳＦＤ制御ユニット５４によって生成される。
スイッチＳＷ３１乃至ＳＷ３８の制御ロジックを以下に一覧する。
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【００５２】
ＳＦＤ量子化器５２はメイン量子化器４４と同様である。それは、比較器、インバーター、そして、Ｄ型フリップ・フロップを含む。比較器の正のインプット・ノードはＳＦＤ積分器５０のアウトプットに接続される。比較器の負のインプット・ノードはリファレンス電圧ＶMIDに接続される。比較器のトリガー信号ＤＳＣＫは
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である。
パルス符号変調信号ＰＣＭＲ
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である。
【００５３】
ＳＦＤ制御ユニット５４の主機能はＳＦＤ積分器５０内のキャパシタＣ3Rのために励起信号を生成することである。メイン励起制御ユニット４６内で説明したのと同様な記載を用いて、励起信号を生成するためのスイッチ制御信号ＲＥＦＥＸを表６に一覧する。
【００５４】
表６ - REFEX スイッチ制御信号
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ＮP0はＹPの「０」の数、ＮX0はＹXの「０」の数を表し、パルス密度ＤX0を定義すると
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となる。
ＳＦＤ検出器３２の測定関係は
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と表すことができる。
【００５５】
センサー障害を監視するＣＤ変調器１２内のＳＦＤ検出器３２の使用は、いくつかの利点を有する。第一に、ＳＦＤ機能は妨害されない。言い換えれば、ＳＦＤ機能はオンラインである場合、ＳＦＤ検出器３２によって導かれる監視プロセスは、ＣＤ変調器１２の動作を中断又は妨げることが無い。
【００５６】
第二に、ＳＦＤ機能は、センサー障害モードを識別するよう用いられる閾値に柔軟性を提供する。ＰＣＭＲ信号がＯＳ障害モードかそれともＯＦ障害モードかを識別する際に、識別するのに用いる閾値はデジタル・セクション１４内に記憶できる。そして、その閾値は、経験に基づいて又はインターフェース２０を介して受信したオペレータのコマンドに基づいて、マイクロプロセッサー１８によって変更することができる。
【００５７】
第三はＳＦＤ機能の高い信頼性である。監視されている変化は、オン・チップ・キャパシタＣF1に対するリファレンス・キャパシタＣRの静電容量比だからである。
【００５８】
第四に、ＳＦＤ機能は利用者が選択することができる。ＳＦＤ機能を無効とする場合、ＳＦＤ検出器３２はスリープ・モードとなり、電流を消費しない。
【００５９】
第五に、ＳＦＤ機能は低い電力のみを用いて提供され、追加コストは低廉であって、ＣＤ変調器１２内の集積回路チップの小さい領域のみを必要とする。例えば、メイン変調器３０が９６ｋＨｚで動作した場合、ＳＦＤ検出器３２は４．３５ボルトの供給で８０マイクロアンペアしか消費しない。これはメイン変調器３０によって消費される電流の１／６より小さい。ＳＦＤ検出器３２なしのＣＤ変調器１２の集積回路チップ領域は約１．２８ｍｍ2である。ＳＦＤ検出器３２を有するＣＤ変調器１２の領域は約１．６８ｍｍ2である。したがって、領域は、ＳＦＤ機能を提供するために約０．４ｍｍ2しか大きくならない。この小さい領域のおかげで、ＣＤ変調器１２にＳＦＤ機能を加えることの単位コストもまた低廉である。
【００６０】
本発明は、望ましい実施例の参照とともに記載されたが、当業者であれば、本発明の精神及び範囲から逸脱することなく変更することができることは分かるであろう。
【図面の簡単な説明】
【００６１】
【図１】センサー・キャパシタ、リファレンス・キャパシタ、静電容量デジタル（ＣＤ）変調器を含む圧力トランスミッターのブロック図である。
【図２】図１のトランスミッターにおけるＣＤ変調器のブロック図である。
【図３】図２のＣＤ変調器のためのタイミング信号ＰＣＬＫ、Ｚ、ＺＤ、Ｉ、及びＩＤの波形を示す。
【図４】図２のＣＤ変調器における第一段階の積分器の回路図である。
【図５】図４の第一段階の積分器のためのキャパシタ・インプット制御回路の回路図を示す。
【図６】図２のＣＤ変調器における第二段階の積分器の回路図である。
【図７】ＣＤ変調器の量子化器の回路図である。
【図８】タイミング信号ＳＣＫ及びＤＣＫの波形を示す。
【図９】ＣＤ変調器の励起信号ジェネレーター回路図である。
【図１０Ａ】正の励起についてのＺＤ、ＩＤ、ＶＥＸの波形である。
【図１０Ｂ】負の励起についてのＺＤ、ＩＤ、ＶＥＸの波形である。
【図１１】図２のＣＤ変調器におけるセンサー障害モード検出変調器の機能ブロック図である。
【図１２】センサー障害モード検出変調器の量子化器の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
2009533651.tif 000049
【図１０Ｂ】
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【図１１】
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【図１２】
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【国際調査報告】
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