(57)【要約】それぞれ異なる動作特性を有する複数のチャネル（１５）が用いられたマルチ動作モードトランジスタが提供される。複数のチャネル（１５）は独立に調整可能なしきい値電圧を有する。しきい値電圧を独立に調整することにおいて、少なくとも１つの以下のもの、つまり、異なるチャネル（１５）にそれぞれ異なるドーピング濃度、チャネル（１５）を分離している異なるゲート誘電体（１４ａ〜１４ｃ）にそれぞれ異なるゲート誘電体厚、および、異なるチャネル（１５）に異なるそれぞれのシリコンチャネル厚、が供給される。
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【特許請求の範囲】
【請求項１】
複数のチャネル１５を形成するステップと、
前記複数のチャネル１５上にゲート電極１６を形成するステップと、
各チャネル１５のしきい値電圧を独立に調整するステップと、を含む半導体デバイスの形成法。
【請求項２】
前記複数のチャネル１５の形成ステップは、第１ゲート誘電体１４ａ、前記第１ゲート誘電体１４ａ上の第１シリコンチャネル１５、前記第１シリコンチャネル１５上の第２ゲート誘電体１４ｂ、前記第２ゲート誘電体１４ｂ上の第２シリコンチャネル１５、及び前記第２チャネル１５上の第３ゲート誘電体１４ｃ、を形成するステップを含む、請求項１記載の方法。
【請求項３】
前記しきい値電圧を独立に調整するステップは、前記第１および第２チャネル１５にそれぞれ異なるドーパント濃度を供給するステップを含む、請求項２記載の方法。
【請求項４】
前記しきい値電圧を独立に調整するステップは、前記第１、第２および第３ゲート誘電体１４ａ〜１４ｃにそれぞれ異なるゲート誘電体厚を供給するステップを含む、請求項２記載の方法。
【請求項５】
前記しきい値電圧を独立に調整するステップは、前記第１および第２チャネル１５にそれぞれ異なるシリコンチャネル厚を供給するステップを含む、請求項２記載の方法。
【請求項６】
前記しきい値電圧を独立に調整するステップは、
前記第１および第２チャネル１５にそれぞれ異なるドーパント濃度を供給するステップ、
前記第１、第２および第３ゲート誘電体１４ａ〜１４ｃにそれぞれ異なるゲート誘電体厚を供給するステップ、および、
前記第１および第２シリコンチャネル１５にそれぞれ異なるシリコンチャネル厚を供給するステップ、のうち少なくとも１つのステップを含む、請求項２記載の方法。
【請求項７】
前記各チャネル１５のしきい値電圧を独立に調整するステップは、特定のゲート電圧を印加することで、前記第１および第２チャネル１５の一方をオン状態にし、前記第１および第２チャネル１５の残りの一方をオフ状態とするように、前記しきい値電圧が十分に異なるよう調整するステップを含む、請求項６記載の方法。
【請求項８】
オンおよびオフ状態にされる前記第１および第２チャネル１５の数を制御することによって、駆動電流を特定の値に制御するステップをさらに含む、請求項７記載の方法。
【請求項９】
異なるしきい値電圧を有する複数のチャネル１５と、
前記複数のチャネル１５上にゲート電極１６と、を備えたマルチ動作モードトランジスタ。
【請求項１０】
前記複数のチャネル１５は、第１ゲート誘電体層１４ａによって分離された少なくとも２つのシリコンチャネル１５を含み、前記シリコンチャネル１５は第２ゲート誘電体層１４ｂによって前記ゲート電極１６から分離されており、前記複数のチャネル１５は、
前記２つのチャネル１５中においてドーパント濃度が互いに異なる、
前記２つのシリコンチャネル１５の厚みが互いに異なる、及び、
前記第１、第２ゲート誘電体層１４ａ、１４ｂの厚みが互いに異なる、
のうちのいずれかとなっている、請求項１５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体技術分野に関連し、より詳細には、複数の動作モードを備えた集積回路の技術分野に関連する。
【背景技術】
【０００２】
超大規模集積（ＵＬＳＩ）回路では、様々なしきい値電圧とゲート酸化膜厚で動作するトランジスタが存在している。様々なしきい値電圧で動作し、さらに、様々に異なるゲート酸化膜厚を有するトランジスタを備えたそのような回路を実現するように、製造プロセス条件が調整されている。プロセス条件の調整を行うことにより、様々なデバイスパラメータを調整することができる。これには、ハローインプラントならびに酸化レシピを含む。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
様々なしきい値電圧で動作する複数のトランジスタを備えた回路を実現するためのそのような方法に関する懸念事項の１つとして、そのような回路を実現するために求められる製造の複雑さが挙げられる。構築されるインプラントならびに酸化レシピはいくつかのリソグラフィレチクルで正確に制御されなければならない。
【課題を解決するための手段】
【０００４】
様々なしきい値電圧で動作する集積トランジスタをチップに製造する際の複雑さを低減するトランジスタと、そのようなトランジスタの製造方法を提供することが求められてい。
【０００５】
このような必要性ならびにその他の必要性は、複数チャネルを形成するステップと、複数チャネル上にゲート電極を形成するステップを含む半導体デバイスの形成法を提供する本発明の実施形態によって満たされる。各チャネルのしきい値電圧は独立に調整される。
【０００６】
複数チャネルのデバイスを提供し、各チャネルのしきい値電圧を独立に調整することで、複数の動作モードを持つ単一のトランジスタを提供することができる。このようにすることで、製造の複雑さならびにリソグラフィレチクル数を減らすという有益な効果がもたらされる。同時に、トランジスタに高駆動電流を流すことで、動作速度が増加する。
【０００７】
さらに、先に述べた必要性は、少なくとも１つのチャネルが少なくとも１つの他のチャネルとは異なる動作パラメータを有する複数のチャネルを形成するステップを含むマルチ動作モードトランジスタを形成する方法を提供する本発明の他の実施形態によって満たされる。ゲート電極は複数のチャネルに形成される。
【０００８】
他のチャネルとは異なる動作パラメータを有する複数のチャネルをマルチ動作モードトランジスタに与えることで、回路製造を単純化することができ、その一方で駆動電流を増加させることができる。さらに、先に述べた必要性は、それぞれ異なる動作特性を有する複数のチャネルを含むマルチ動作モードトランジスタと、複数のチャネルをゲート電極に与える本発明のさらなる実施形態によって満たされる。本発明のこれまでに述べた特徴、態様および利点ならびに他の特徴、態様および利点は、添付の図面を参照して、本発明の以下の詳細な説明から明らかとなるであろう。
【発明を実施するための最良の形態】
【０００９】
本発明は、複雑さと製造プロセスとが低減された方法を用いて、動作モードの異なるトランジスタを提供することに関する課題に取り組み、解決する。この一部は、複数のチャネルとその複数のチャネル上にゲート電極を備えた半導体デバイスを形成することによって達成される。各チャネルのしきい値電圧は、それぞれ独立に調整される。本発明のある実施形態では、様々なチャネルのしきい値電圧を独立に調整することにおいて、以下に挙げるもののうち少なくとも一つが供給される。つまり、複数のチャネルにそれぞれ異なるドーピング濃度が供給される、ゲート電極にそれぞれ異なるゲート誘電厚が供給される、または複数のチャネルにそれぞれ異なるシリコンチャネル厚が供給される。
【００１０】
図１〜６に、本発明の実施形態に従うマルチ動作モードトランジスタの生成法を説明する。この説明では、特定の材料とプロセスステップとを例示的方法で検討する。他の材料およびプロセスステップを本発明の範囲から逸脱しないで用いることができるので、これらの材料およびプロセスステップは例に過ぎないことを理解されたい。
【００１１】
図１に、すでに形成済みの層をドライエッチすることによって基板１２に生成されたスタック１０を示す。図１のスタック１０は、第１酸化物層１４ａ、低濃度にドープしたポリシリコン（以下、“シリコン”と呼ぶ）層１５ａ、第２酸化物層１４ｂ、第２の低濃度にドープしたシリコン層１５ｂ、および第３酸化物層１４ｃを含む。図１において、第３酸化物層１４ｃはゲート酸化物層を形成する。スタック１０は、高濃度にドープしたポリシリコンゲート電極１６と窒化物シリコンなどのハードマスク１８、または他のハードマスク材料を含む。
【００１２】
図１において、ゲート誘電体層１４ａ、１４ｂおよび１４ｃは酸化物層として説明されており、実質的に同じ膜厚を有したものが図示されている。さらに、第１および第２シリコン層１５ａ、１５ｂもまた実質的に同じ膜厚を有するものとして図示されている。しかし、本発明はトランジスタの各チャネルを介してしきい値電圧を独立に調整し、これにより、トランジスタに様々な動作モードを与える。したがって、図１〜６のゲートスタックの図は単なる例示を目的としたものに過ぎない。図９を参照すると、図１のスタックの実施例がより詳細に示されている。本発明の好ましい実施形態では、各層１５ａ、１５ｂ中のシリコンは、次の層を形成する前にドープされる。シリコン層１５ａ、１５ｂは、ｐ導電型などの第１導電型でドープされ、ゲート電極１６は、ｎ導電型などの第２導電型でドープされる。他の形態では、ゲート電極１６はｐ型のドーパントでドープされ、一方でチャネル領域１５ａ、１５ｂ中のシリコンはｎ型のドーパントでドープされる。さらに、シリコン領域１５および１６は、シリコンゲルマニウム（ＳｉＧｅ）などの他の半導体材料を含んでもよい。
【００１３】
図９に例示した図から明らかなように、スタック１０中の層はそれぞれ厚さが異なる。例えば、第１ゲート酸化物層１４ａ（または、「ゲート誘電体」）の厚みはＴｇｄ１であり、第２酸化物層１４ｂの厚みはＴｇｄ２である。第３ゲート酸化物層１４ｃの厚みはＴｇｄ１とＴｇｄ２との間の値を有するＴｇｄ３である。したがって、ゲート酸化物層１４ａ〜１４ｃの構成は、厚みを変化させることで変えることができる。本発明のマルチ動作モードトランジスタにおいて、膜厚の異なるゲート酸化物（または、ゲート誘電体が酸化物以外のものから生成される場合は、厚みの異なるゲート誘電体）を供給することにより、各チャネルのしきい値電圧を独立に調整することができる。図９に示す様々な膜厚は例に過ぎず、本発明の範囲から逸脱することなく別の膜厚を用いることができる。ゲート酸化物の膜厚の変更は、各チャネルのしきい値電圧を独立に調整するために複数のチャネルにおいて変更され得る１つのパラメータにすぎない。例えば、ゲート酸化物層の厚みを変えるのではなく、様々なゲート酸化物層１４ａ〜１４ｃを誘電定数の異なる様々なゲート誘電材料から生成してもよい。各チャネルのしきい値電圧を独立に調整することのできる別のパラメータとして、シリコンチャネル１５ａ、１５ｂの厚みを挙げることができる。例えば、シリコンチャネル１５ａは、第１の厚みＴｃｈ１を有しており、この厚みは第２のシリコンチャネル１５ｂの厚みであるＴｃｈ２よりも厚い。チャネルの厚みは独立に調整されたしきい値電圧を得るように、所望の量にまで独立に調整できることから、これもまた例に過ぎない。
【００１４】
各チャネルのしきい値電圧を独立に調整するように使用できる第３のパラメータとして、分離されたチャネル１５ａおよび１５ｂに供給されるドーパント濃度を挙げることができる。換言すれば、チャネル１５ａのドーパント濃度は、チャネル１５ｂのドーパント濃度より高くてもよく、あるいはその逆であってもよい。
【００１５】
上記の説明から、各チャネルのしきい値電圧は、以下のうちの少なくとも１つ供給することで、つまり、第１チャネル１５ａおよび第２チャネル１５ｂにそれぞれ異なるドーパント濃度を供給する、第１ゲート誘電体１４ａ、第２ゲート誘電体１４ｂ、および第３ゲート誘電体１４ｃにそれぞれ異なるゲート誘電体厚を供給する、および第１シリコンチャネル１５ａおよび第２シリコンチャネル１５ｂにそれぞれ異なる厚みを供給する、ことで独立に調整することができる。
【００１６】
本発明の処理を示す他の図面（図２〜図８）において、本発明を不明瞭にしないように、図１に示したスタックが示されている。換言すれば、各層は厚みが等しいものとして示されている。しかし、ドーパント濃度の変更に加えて、厚みの変更を示している図９のスタックの説明を参照されたい。
【００１７】
上述のようにスタック１０を形成後に熱酸化処理が行われる。その結果を示したものが図２である。例えば、スタックは、周知のように、酸化に適した環境で約１０分程度、約９００℃〜１０００℃の温度にさらされる。熱酸化プロセスは、特にサブ４５ｎｍのＵＬＳＩデバイスなどの用途において、ゲート１６が過酸化されないように、厳密に制御する必要がある。ゲート電極１６中のシリコンのような高濃度にドープしたシリコンは、チャネル領域１５中のシリコンのような低濃度にドープしたシリコンよりも非常に速く酸化物を成長させることから、過酸化が起こり易い。さらに図２に、ソースならびにドレイン拡張部インプラント２１によるソースならびにドレイン拡張部の形成を図示する。これは従来の方法で行ってもよい。
【００１８】
図３に、低濃度にドープしたシリコン層２２と高濃度にドープしたシリコン層２４を連続的に蒸着した後の図２の構造を示す。層２２および２４はゲート電極１６と同じ導電型のドーパントでドープされる。よって、説明されている実施例では、ドーパントはｎ型ドーパントである。シリコン層２２および２４は、化学気相蒸着（ＣＶＤ）などで蒸着してもよい。低濃度にドープした領域と高濃度にドープした領域とを形成するインプランテーションプロセスは、この配置では制御が困難であるため、シリコン層２２、２４を蒸着後にこれらをイオンインプランテーションによりドープするよりも、ドープしたシリコン層を蒸着するほうが好ましい。しかし、所望のドーピングを達成するようにインプラントを行うことも可能であり、本発明の特定の実施形態ではそのようなインプラントを行っている。
【００１９】
次に、シリコンエッチが行われて、低濃度ドープ領域２２と高濃度ドープ領域２４とを含むシリコンスペーサが形成される。このシリコンスペーサ２６は第１チャネル領域１５ａおよび第２チャネル領域１５ｂと接触しているが、熱酸化物２０によってゲート電極１６から電気的に絶縁されている。図５に、絶縁スペーサ材料を蒸着し、シリコンスペーサ２６上にスペーサ２８を形成するドライエッチ処理後の図４の構造を示す。絶縁材料は例えば、酸化物や窒化物、または他の適切な材料であってもよい。
【００２０】
図６に、ハードマスク１８がエッチングなどによって除去された後の図５の構造を示す。ゲート電極１６の一部は、従来のシリサイド技術によってシリサイド化された領域３０を形成するようにシリサイド化される。従来のシリサイド化技術としては、ゲート電極１６の一部をシリサイドするように、耐火金属層の蒸着およびアニーリングを挙げることができる。
【００２１】
基板１２にソースおよびドレイン領域３２を生成するように、従来の方法でソースおよびドレインインプラントプロセスが行われる。スペーサ２６、２８はこのソースおよびドレインインプラントプロセスにおいてマスクとしての役割を果たす。
【００２２】
図６中の矢印は、本発明のデバイスに生成される複数のチャネルを通る例示的な電子流を示す。従って、半導体デバイスの幅は増加していないが、複数のチャネル（図６の実施形態における３つのチャネル）により、電子流と駆動電流とが増加する。さらに、ゲートのリーク電流とゲート静電容量とが低減する。上述したように、しきい値電圧は、以下のうちの少なくとも１つ、つまり、それぞれ異なるドーパント濃度をシリコンチャネルに供給する、第１、第２および第３ゲート誘電体にそれぞれ異なるゲート誘電体厚を供給する、第１および第２シリコンチャネルにそれぞれ異なるシリコンチャネルの厚みを供給する、ことで独立に調整することができる。しかし、本発明の範囲から逸脱することなく、独立に調整する他の方法を用いることができる。
【００２３】
本発明の特定の実施形態では、ゲート電極１６は金属から形成されてもよく、または完全にシリサイド化されてもよい。メタルゲートはリプレースメントメタルゲートであってもよく、または初期に形成されてもよい。さらに、１つ以上の絶縁層１４ａ〜１４ｃは、相対的に低誘電率(lower k)の酸化物または他の材料ではなく高誘電率（high-k)のゲート誘電材料から構成されうる。
【００２４】
図７および８に、本発明の別の実施形態により構成された構造を示す。図２の熱酸化およびソースならびにドレイン拡張部のインプラントステップ後、図７は隆起したソースおよびドレインの形成プロセスを提供する。これは、例えば、周知の方法で基板１２にシリコンを成長させ、次いで隆起したソースおよびドレイン４０を形成するようにシリコンをエッチングすることにより実行される。
【００２５】
図８において、この隆起したソースおよびドレイン４０上に絶縁スペーサ４２が形成されている。スペーサ４２は酸化物または窒化物などから形成される。ゲート電極１６上には、上述した方法でシリサイド領域４８が形成される。
【００２６】
図１０に、本発明の実施形態により構築されたマルチ動作モードトランジスタのシミュレーションを示す。例えば、デュアルチャネルＮＭＯＳＦＥＴのシミュレーションによれば、上部シリコンチャネルのドーピングが３×１０１７ｃｍ２よりも高ければ、上部チャネルはオン状態であり、一方で、底部チャネルはオフ状態である。また、逆の場合も同じである。
【００２７】
図１１において、ある特定数のチャネルをオン／オフ状態にすることによって、駆動電流およびゲートのリークが選択されるものとして示されるシミュレーションにおけるマルチ動作モードトランジスタの利点を示す。２つのチャネルを使用することで、単一のチャネルデバイスよりも駆動電流が向上する。したがって、本発明は、トランジスタの各チャネルのしきい値電圧を独立に調整することによって、異なる動作モードが容易に達成されるマルチ動作モードトランジスタを提供する。これにより、様々なしきい値電圧とゲート酸化膜厚で動作するトランジスタを備えたＵＬＳＩ回路において、製造の複雑さならびにデバイスパラメータの変更に必要なリソグラフィレチクル数が低減し、さらに、ハローインプラントならびに酸化レシピなどの処理条件が調整される。
【００２８】
本発明は、詳細に記載されると共に図示されたが、これらは単なる実例および例であり、制限的なものではなく、本発明の範囲は、添付された請求項の用語よってのみ制限されるものとして、明白に理解される。
【図面の簡単な説明】
【００２９】
【図１】スタックを生成するように層のエッチングが行われた後の本発明の実施形態に従うスタックの説明図。
【図２】本発明の実施形態に従う、ソースならびにドレイン拡張部のインプラント。
【図３】本発明の実施形態に従う、低濃度にドープしたシリコンの蒸着と高濃度にドープしたシリコンの蒸着後の図２の構造の説明図。
【図４】本発明の実施形態に従う、シリコンスペーサのエッチ後の図３の構造の説明図。
【図５】ゲート電極およびシリコンスペーサ上に酸化物または窒化物スペーサを形成後の図４の構造の説明図。
【図６】本発明の実施形態に従う、ソースならびにドレインインプランテーションとゲート電極にシリサイド領域を形成した後の図５の構造の説明図。
【図７】図２のプロセスフローに続いて、隆起したソースおよびドレイン構造が本発明の実施形態に従って形成される本発明の他の実施形態の説明図。
【図８】本発明の実施形態に従うゲート電極に酸化物または窒化物スペーサとシリサイド領域を形成後の図７の構造の説明図。
【図９】実施例における図１のゲートスタックをさらに詳細に示した説明図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成19年9月24日(2007.9.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のチャネル（１５）を形成するステップと、
前記複数のチャネル（１５）上にゲート電極（１６）を形成するステップと、
各チャネル（１５）のしきい値電圧を独立に調整するステップと、を有し、
前記複数のチャネル（１５）の形成ステップには、第１ゲート誘電体（１４ａ）、前記第１ゲート誘電体（１４ａ）上の第１シリコンチャネル（１５）、前記第１シリコンチャネル（１５）上の第２ゲート誘電体（１４ｂ）、前記第２ゲート誘電体（１４ｂ）上の第２シリコンチャネル（１５）、及び前記第２チャネル（１５）上の第３ゲート誘電体（１４ｃ）を形成するステップが含まれ
前記しきい値電圧を独立に調整するステップは、前記第１および第２チャネル（１５）に異なるそれぞれのドーパント濃度を供給するステップと、前記第１、第２および第３ゲート誘電体（１４ａ〜１４ｃ）に異なるそれぞれのゲート誘電体厚を供給するステップと、前記第１および第２シリコンチャネル（１５）に異なるそれぞれのシリコンチャネル厚を供給するステップと、のうち少なくとも１つのステップを含む、半導体デバイスの形成法。
【請求項２】
前記しきい値電圧を独立に調整するステップは、前記第１および第２チャネル（１５）に異なるそれぞれのドーパント濃度を供給するステップを含む、請求項１記載の方法。
【請求項３】
前記しきい値電圧を独立に調整するステップは、前記第１、第２および第３ゲート誘電体（１４ａ〜１４ｃ）にそれぞれ異なるゲート誘電体厚を供給するステップを含む、請求項１記載の方法。
【請求項４】
前記しきい値電圧を独立に調整するステップは、前記第１および第２チャネル（１５）にそれぞれ異なるシリコンチャネル厚を供給するステップを含む、請求項１記載の方法。
【請求項５】
前記各チャネル（１５）のしきい値電圧を独立に調整するステップは、特定のゲート電圧を印加することで、前記第１および第２チャネル（１５）の一方をオン状態にし、前記第１および第２チャネル（１５）の残りの一方をオフ状態とするように、前記しきい値電圧が十分に異なるよう調整するステップを含む、請求項１記載の方法。
【請求項６】
オンおよびオフ状態にされる前記第１および第２チャネル１５の数を制御することによって、駆動電流を特定の値に制御するステップをさらに含む、請求項５記載の方法。
【請求項７】
異なるしきい値電圧を有する複数のチャネル（１５）と、
前記複数のチャネル（１５）上にゲート電極（１６）と、を備えたマルチ動作モードトランジスタであって、
前記複数のチャネル（１５）は、第１ゲート誘電体層（１４ａ）によって分離された少なくとも２つのシリコンチャネル（１５）を含み、前記シリコンチャネル（１５）は第２ゲート誘電体層（１４ｂ）によって前記ゲート電極（１６）から分離されており、前記複数のチャネル（１５）は、
前記２つのチャネル（１５）中においてドーパント濃度が互いに異なる、
前記２つのシリコンチャネル（１５）の厚みが互いに異なる、及び、
前記第１、第２ゲート誘電体層（１４ａ、１４ｂ）の厚みが互いに異なる、
のうちのいずれかとなっている、マルチ動作モードトランジスタ。
【国際調査報告】
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2009517886.tif 000015
2009517886.tif 000016