(57)【要約】引張り応力歪み薄膜を利用するＳＲＡＭデバイス、およびそのようなＳＲＡＭデバイスを製造するための方法が提供される。一実施の形態では、ＳＲＡＭデバイス（５０）は、電気的に結合されるとともに物理的に分離されるＮＦＥＴ（５４）およびＰＦＥＴ（５２）を含む。ＰＦＥＴ（５２）は、ゲート領域（６４）、ソース領域（６０）およびドレイン領域（５８）を有する。引張り応力歪み薄膜（７６）は、ＰＦＥＴ（５２）のゲート領域（６４）の上、ならびにソース領域（６０）およびドレイン領域（５８）の少なくとも一部の上に配置される。ＳＲＡＭデバイス（５０）のセルを製造するための方法は、基板（５６）の上に重なるＮＦＥＴ（５４）およびＰＦＥＴ（５２）を形成することを含む。ＰＦＥＴ（５２）およびＮＦＥＴ（５４）は、電気的に結合されるとともに物理的に分離される。引張り応力歪み薄膜（７６）は、ＰＦＥＴ（５２）のゲート領域（６４）の上、ならびにソース領域（６０）およびドレイン領域（５８）の少なくとも一部の上に堆積される。
2009500827.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭデバイス（５０）であって、
ＮＦＥＴ（５４）と、
前記ＮＦＥＴ（５４）に電気的に結合されるとともに、前記ＮＦＥＴから物理的に分離されるＰＦＥＴ（５２）であって、該ＰＦＥＴ（５２）はチャネル領域（６２）と、ゲート領域（６４）と、ソース領域（６０）と、ドレイン領域（５８）とを含む、ＰＦＥＴと、
前記ＰＦＥＴ（５２）の前記ゲート領域（６４）の上、ならびに前記ソース領域（６０）および前記ドレイン領域（５８）の少なくとも一部の上に配置される引張り応力歪み薄膜（７６）であって、前記引張り応力歪み薄膜（７６）は、前記ＰＦＥＴの前記チャネル領域（６２）に引張り応力を加える、引張り応力歪み薄膜とを備える、ＳＲＡＭデバイス。
【請求項２】
前記引張り応力歪み薄膜（７６）は、酸化シリコン（ＳｉＯｘ、ただし、０＜Ｘ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯｘＮｙ、ただし、０＜Ｘおよび０＜Ｙ）、およびそれらの組み合わせから成るグループから選択される材料を含む、請求項１に記載のＳＲＡＭデバイス。
【請求項３】
前記引張り応力歪み薄膜（７６）の厚みは、前記ＰＦＥＴ（５２）の前記ゲート領域（６４）の厚みの約３分の１から約半分の範囲内にある、請求項１に記載のＳＲＡＭデバイス。
【請求項４】
前記引張り応力歪み薄膜（７６）の厚みは、約４０ナノメートルから約２５０ナノメートルの範囲内にある、請求項１に記載のＳＲＡＭデバイス。
【請求項５】
ＳＲＡＭデバイスのセル（５０）を製造するための方法であって、
基板（５６）の中および上にＮＦＥＴ（５４）を製造するステップと、
ＰＦＥＴ（５２）および前記ＮＦＥＴ（５４）は製造されると、前記ＰＦＥＴ（５２）および前記ＮＦＥＴ（５４）は電気的に結合されるとともに物理的に分離されるように、前記基板（５６）の中および上に、ゲート領域（６４）と、ソース領域（６０）と、ドレイン領域（５８）とを有するＰＦＥＴ（５２）を形成するステップと、
前記ＰＦＥＴ（５２）の、前記ゲート領域（６４）の上、ならびに前記ソース領域（６０）および前記ドレイン領域（５８）の少なくとも一部の上に引張り応力歪み薄膜（７６）を堆積するステップとを含む、方法。
【請求項６】
前記引張り応力歪み薄膜（７６）を堆積するステップは、酸化シリコン（ＳｉＯｘ、ただし、０＜Ｘ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯｘＮｙ、ただし、０＜Ｘおよび０＜Ｙ）から成るグループから選択される材料を堆積することを含む、請求項５に記載の方法。
【請求項７】
前記引張り応力歪み薄膜（７６）を堆積するステップは、前記引張り応力歪み薄膜（７６）を、前記ＰＦＥＴ（５２）の前記ゲート領域（６４）の厚みの約３分の１から約半分の範囲内にある厚みまで堆積することを含む、請求項５に記載の方法。
【請求項８】
前記引張り応力歪み薄膜（７６）を堆積するステップは、前記引張り応力歪み薄膜（７６）を、約４０ナノメートルから約２５０ナノメートルの範囲内にある厚みまで堆積することを含む、請求項５に記載の方法。
【請求項９】
前記ＰＦＥＴ（５２）の前記ゲート領域（６４）の上、ならびに前記ソース領域（６０）および前記ドレイン領域（５８）の少なくとも一部の上に引張り応力歪み薄膜（７６）を堆積するステップは、約４００Ｗ以下の高周波ＲＦプラズマ励起電力によるＰＥＣＶＤ堆積工程を用いて、窒化シリコン層を堆積することを含む、請求項５に記載の方法。
【請求項１０】
前記ＮＦＥＴ（５４）を製造するステップは、ゲート領域（７２）、ソース領域（６６）およびドレイン領域（６８）を有する前記ＮＦＥＴ（５４）を製造することを含み、前記ＰＦＥＴ（５２）の前記ゲート領域（６４）の上、ならびに前記ソース領域（６０）および前記ドレイン領域（５８）の少なくとも一部の上に前記引張り応力歪み薄膜（７６）を堆積する前記ステップはさらに、前記ＮＦＥＴ（５４）の前記ゲート領域（７２）の上、ならびに前記ソース領域（６６）および前記ドレイン領域（６８）の少なくとも一部の上に前記引張り応力歪み薄膜（７６）を堆積するステップをさらに含む、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は包括的にはメモリデバイスに関し、より詳細には、引張り応力歪み薄膜を利用して、ＰＭＯＳトランジスタの性能を低下させるＳＲＡＭデバイスおよびＳＲＡＭセル構造に関する。
【背景技術】
【０００２】
メモリデバイスはデジタルエレクトロニクスの分野において非常に重要である。メモリデバイスは、ソフトウエアプログラムおよび処理されたデータを格納するために用いられる。ランダムアクセスメモリ、すなわちＲＡＭのような書込み可能なメモリは、データを格納する上で特に重要である。スタティックＲＡＭ、すなわちＳＲＡＭ、デバイスでは、メモリセルに書き込まれるデータは、そのデバイスに電源が供給される限り、無制限に格納することができる。さらに、格納されたデータは、そのセルを書き換えることによって変更することができる。しかしながら、ダイナミックＲＡＭ、すなわちＤＲＡＭとは異なり、データ値を周期的にリフレッシュする必要はない。
【０００３】
図１は、従来のＳＲＡＭセル１０を回路図で示す。そのＳＲＡＭ１０は６個のトランジスタを備えており、それゆえ６Ｔセルと呼ばれる。詳細には、そのセルは、プルダウンＮＭＯＳ電界効果トランジスタ（ＮＦＥＴ）１２および１４と、プルアップＰＭＯＳ電界効果トランジスタ（ＰＦＥＴ）１６および１８と、パスゲートＮＦＥＴ２０および２２とを備える。トランジスタ対１２および１６は第１のインバータを形成し、トランジスタ対１４および１８は第２のインバータを形成する。第１のインバータ（ＮＦＥＴ１２およびＰＦＥＴ１６）の入力は、第２のインバータ（ＮＦＥＴ１４およびＰＦＥＴ１８）の出力に結合される。同様に、第２のインバータ（ＮＦＥＴ１４およびＰＦＥＴ１８）の入力は、第１のインバータ（ＮＦＥＴ１２およびＰＦＥＴ１６）の出力に結合される。この構成において、デジタルラッチが形成される。ＮＦＥＴ１２、ＰＦＥＴ１６、ＮＦＥＴ１４およびＰＦＥＴ１８を含む、そのデジタルラッチは、２つのキーノード２４および２６を有する。そのデジタルラッチは、２つの状態のうちのいずれかを電気的に保持することができる。一方の状態では、ノード２４がハイであり、ノード２６がローである。他方の状態では、ノード２４がローであり、ノード２６がハイである。
【０００４】
パスゲートＮＦＥＴ２０および２２は、デジタルラッチへのアクセスを制御するために用いられる。パスゲートＮＦＥＴ２０および２２は、ワード線（ＷＬ）２８上で搬送される共通の信号によって制御される。ＷＬ２８がアサートされるとき、パスゲートＮＦＥＴ２０および２２はオンに切り替えられる。この状態において、ビット線（ＢＬ）３０がノード２４に結合され、ビット線バー（ＢＬＢ）または相補ビット線３２がノード２６に結合される。ＷＬ２８のアサートがセル１０の読出し動作に起因する場合には、ＢＬ３０信号線およびＢＬＢ３２信号線は、ビット線センス増幅器（図示せず）の高インピーダンス入力段に結合されるであろう。この増幅器は、ＢＬ３０信号およびＢＬＢ３２信号の電圧状態（ハイまたはロー）を読み取り、それにより、セル１０の格納された状態を判定するために用いられるであろう。ＷＬ２８のアサートが、書込み動作に起因する場合には、ＢＬ３０およびＢＬＢ３２は、書込み回路（図示せず）によって、逆の電圧（ＶｄｄおよびＶｓｓ）にドライブされるであろう。これにより、デジタルラッチノード２４および２６は強制的に、適当な書込み状態に入るであろう。ＷＬ２８がデアサートされるとき、パスゲートＮＦＥＴ２０および２２はオフに切り替えられ、デジタルラッチにおいて書込み状態が保持される。
【０００５】
大量のデータを格納することができるように、多数のセル１０をメモリアレイとして設計することができる。しかしながら、さらに多くの回路をただ１つの集積回路上に集積することへの欲求は際限がない。システム全体を１チップ上に集積するという目標が、結果として、それらのシステムのメモリ容量をさらに増やすこと、それゆえ、集積回路の密度を高めて、チップ上の所与のエリア内により多くのメモリセルを収容することへの動機を与えている。
【０００６】
一般的に、メモリ回路の密度を高めてきた方法のうちの１つは、単に、その回路を構成する素子の機構のサイズ（線幅および空間）を小さくすることによる。これらの寸法を小さくすることによって、ＳＲＡＭセル密度を高めることができる。しかしながら、メモリセルの機構の幅および間隔を小さくしていくと、それが極限まで進む場合には、電気的な安定性が悪くなり、それゆえ、メモリセルの製造性が悪くなる可能性が高くなる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、製造性を大きく低下させることなく、サイズを縮小することができるメモリセルを提供することが望ましい。さらに、所望の性能特性を有する縮小されたメモリセルを製造するための方法を提供することが望ましい。さらに、本発明の他の望ましい特徴および特性は、添付の図面、およびこの発明の背景と共に鑑みる、後の発明の詳細な説明および添付の特許請求の範囲から明らかになるであろう。
【課題を解決するための手段】
【０００８】
ＳＲＡＭデバイスが提供される。ＳＲＡＭデバイスは、ＮＦＥＴと、ＮＦＥＴに電気的に結合されると共にＮＦＥＴから物理的に分離されるＰＦＥＴとを備える。当該ＰＦＥＴはチャネル領域と、ゲート領域と、ソース領域と、ドレイン領域とを含む。引張り応力歪み薄膜が、ＰＦＥＴのゲート領域の上、ならびにソース領域およびドレイン領域の少なくとも一部の上に配置される。引張り応力歪み薄膜は、ＰＦＥＴのチャネル領域に引張り応力を加える。
【０００９】
ＳＲＡＭデバイスのセルを製造するための方法が提供される。当該方法は、基板の中および上にＮＦＥＴを製造することを含む。ＰＦＥＴおよびＮＦＥＴは製造されると、ＰＦＥＴおよびＮＦＥＴは電気的に結合されるとともに物理的に分離されるように、基板の中および上に、ゲート領域と、ソース領域と、ドレイン領域とを有するＰＦＥＴが形成される。ＰＦＥＴのゲート領域の上、ならびにソース領域およびドレイン領域の少なくとも一部の上に引張り応力歪み薄膜が堆積される。
【００１０】
ＣＭＯＳデバイスの製造においてＰＦＥＴのキャリア移動度を低下させるための方法が提供される。その方法は、基板の中および上にＮＦＥＴを製造することを含む。ゲート領域、ソース領域およびドレイン領域を有するＰＦＥＴが、基板の中および上に形成され、ＰＦＥＴおよびＮＦＥＴの製造時に、ＰＦＥＴおよびＮＦＥＴが電気的に結合されるとともに物理的に分離されるようにする。ＰＦＥＴのゲート領域の上、ならびにソース領域およびドレイン領域の少なくとも一部の上に窒化シリコン薄膜が堆積され、ＰＦＥＴのチャネル領域に対して、単一軸方向への引張り歪みが加えられるようにする。
【００１１】
これ以降、本発明が添付の図面と共に説明されるが、図面では、同様の番号は同様の素子を表す。
【発明を実施するための最良の形態】
【００１２】
本発明の以下の詳細な説明は、実際には例示にすぎず、本発明、または本発明の用途および使用を制限することは意図していない。さらに、上記の発明の背景、または以下の発明の詳細な説明において提示されるいかなる理論にも縛られる意図はない。
【００１３】
図２を参照すると、本発明の１つの例示的な実施形態によるＳＲＡＭデバイスのセル５０の一部が示される。そのセルの一部は、基板５６のＮ型領域５７の中に形成される、図１のプルアップＰＦＥＴ１６または１８のようなＰＦＥＴ５２と、基板５６のＰ型領域５９の中に形成される、図１のプルダウンＮＦＥＴ１２または１４のようなＮＦＥＴ５４とを備える。ＰＦＥＴ５２およびＮＦＥＴ５４は、半導体業界において知られているシリコン基板または任意の他の適当な基板のような基板５６の中および上に製造される。ＰＦＥＴ５２は、ソース領域６０と、ドレイン領域５８と、チャネル領域６２とを含み、チャネル領域の上にはゲート領域６４がある。同様に、ＮＦＥＴ５４は、ソース領域６６と、ドレイン領域６８と、チャネル領域７０とを含み、チャネル領域の上にはゲート領域７２がある。ＰＦＥＴ５２およびＮＦＥＴ５４は、図１のＰＦＥＴ１６およびＮＦＥＴ１２、またはＰＦＥＴ１８およびＮＦＥＴ１４の電気的な結合によって示されるように、電気的に結合されるが、浅いトレンチ分離７４によって物理的に分離される。
【００１４】
セル５０はさらに、ＰＦＥＴ５２のゲート領域６４上、ならびにソース領域５８およびドレイン領域６０の少なくとも一部の上に形成される、引張り応力歪み薄膜７６を含む。引張り応力歪み薄膜７６は、ＰＦＥＴ５２のゲート領域６４上、ならびにソース領域５８およびドレイン領域６０の少なくとも一部の上に堆積されるときに、ＰＦＥＴ５２のチャネル領域６２上に単一軸方向への引張り歪みを加える任意の材料を含むことができる。引張り応力歪み薄膜７６を形成するのに適した材料の例は、限定はしないが、酸化シリコン（ＳｉＯｘ、ただし、０＜Ｘ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯｘＮｙ、ただし、０＜Ｘおよび０＜Ｙ）、およびそれらの組み合わせを含む。引張り応力歪み薄膜７６は、チャネル領域６２上に単一軸方向への引張り歪みを加えるのに十分である厚みを有するが、基板５６が過度に歪むほど、それゆえ欠陥を生じるほどは厚くない。本発明の例示的な一実施形態では、引張り応力歪み薄膜７６は、ゲート領域６４の約３分の１から約半分の範囲内の厚みを有する。本発明の好ましい実施形態では、引張り応力歪み薄膜７６は、約４０ナノメートルから約２５０ナノメートルの範囲内の厚みを有する。本発明のさらに好ましい実施形態では、引張り応力歪み薄膜７６は、約８０ナノメートルから約１１０ナノメートルの範囲内の厚みを有する。
【００１５】
引張り応力歪み薄膜７６は、チャネル領域６２の中のキャリアの移動度を下げることによって、ＰＦＥＴ５２の電気的強度を低下させる。ＰＦＥＴ５２のこの低下を用いて、まもなく説明されるように、セル５０のサイズを小さくすることができる。
【００１６】
静的雑音余裕度（ＳＮＭ）は、図２のセル５０のようなメモリセルの動作安定性を規定する際の主な要因である。セルのＳＮＭは、図３に示されるような、セルの「バタフライ」曲線１００を得ることによって測定される。図１および図３を参照すると、バタフライ曲線は、相補ノード２６上の電圧レベルをプロットしながら、ノード２４上の電圧をアサートして、曲線１０２を得ることによって得られる。ノード２４上の電圧レベルをプロットしながら、ノード２６上の電圧をアサートすることによって集められる相補曲線１０４が、鏡に映されたように同じグラフ上に描かれて、バタフライ曲線１００が得られる。各電圧掃引中に、ワード線２８、ならびにビット線３０および３２の電圧は、セルの実際の動作条件をシミュレートするために、Ｖｄｄに保持される。ＳＮＭは、バタフライ曲線の両方の膨らんだ部分の内側に描くことができる最も大きな正方形１０８の一辺の長さ１０６（ｍＶ単位）と定義される。
【００１７】
通常、ＳＮＭは、メモリキャッシュ内のセルの安定性を確保するために最大にされる。ＳＮＭは、プルアップＰＦＥＴ１６または１８を含むインバータのそれぞれのプルダウンＮＦＥＴ１２または１４の強度に対するプルアップＰＦＥＴ１６または１８の強度（すなわち、トランジスタがオンに切り替えられるときに、ドレイン領域からソース領域まで流れる開始電流）の比を高めることによって高めることができる。トランジスタの強度、すなわち開始電流は、トランジスタの長さに対するトランジスタの幅の比に正比例する。したがって、トランジスタの強度の比は、トランジスタのサイズ（幅／長さ）の比の関数である。
【００１８】
セルのトランジスタ比（およびサイズ）は通常、大きな（robust）ＳＮＭを生成するために最適化される。引張り応力歪み薄膜を用いる場合のように、トランジスタ特性が変化すると、比も変化するので、初期の最適化されたトランジスタ比を保持するために、トランジスタサイズを計算し直す必要がある。ＰＦＥＴの強度は、引張り応力歪み薄膜を使用することで下がるので、同じトランジスタ比を、それゆえＳＮＭ特性を保持するために、プルダウンＮＦＥＴの強度を下げなければならない。ＮＦＥＴの強度を下げる１つの方法は、そのサイズ（幅／長さ）を小さくすることである。したがって、プルアップＰＦＥＴ１６、１８の上に重なる、引張り応力歪み薄膜を用いることによって、対応するＮＦＥＴ１２、１４のサイズを小さくすることができ、それにより、所望のＳＮＭを有する安定したメモリセルを保持しながら、セル５０の全体サイズを小さくすることができる。さらに、セルのサイズを小さくしながら、ＳＮＭトランジスタ比を最適化することによって、セルの動作電圧を下げることができる。本発明の別の例示的な実施形態では、ＰＦＥＴ１６、１８のサイズを小さくするか、または最小にすることができ、引張り応力歪み薄膜を、ＰＦＥＴの上に重ねて配置することができる。その際、それに応じて、ＮＦＥＴサイズをさらに小さくし、同じデバイス比およびＳＮＭ特性を保持することによってＮＦＥＴの強度を下げることができる。
【００１９】
したがって、ＳＲＡＭデバイスのセルのサイズを縮小するための方法は、以下の式に従って、ＰＦＥＴと共にインバータを形成するプルダウンＮＦＥＴの強度に対する、そのセルのプルアップＰＦＥＴの強度の所望の比に、値を選択するか、または割り当てることによって開始することができる。
比１＝プルアップＰＦＥＴの強度１／プルダウンＮＦＥＴの強度１
ＰＦＥＴは、任意の所望の初期寸法で設計することができるが、通常、プルアップＰＦＥＴの寸法は最初に、セルを設計するために用いられる１組の設計ルールに従って最小にされる。その後、実験等から、ＰＦＥＴ上に引張り応力歪み薄膜を堆積するときのＰＦＥＴの強度（すなわち、強度２）が求められる。次に、ＰＦＥＴの強度２と共に、比１に概ね等しい比、すなわち比２を与えることになるＮＦＥＴの第２の強度が、以下の式によって計算される。
比１＝比２＝プルアップＰＦＥＴの強度２／プルダウンＮＦＥＴの強度２、または、
プルダウンＮＦＥＴの強度２＝プルアップＰＦＥＴの強度２／比１
プルダウンＮＦＥＴの強度は、その長さに対するその幅の比に正比例するので、プルダウンＮＦＥＴの強度１未満である、プルダウンＮＦＥＴの第２の強度を計算した後に、ＮＦＥＴの新たな縮小された寸法を計算することができる。
【００２０】
図４を参照すると、本発明の別の例示的な実施形態によれば、ＳＲＡＭデバイスのセル１５０の一部が、図２のＰＦＥＴ５２のようなＰＦＥＴ５２と、図２のＮＦＥＴ５４のようなＮＦＥＴ５４とを備える。セル１５０はさらに、ＰＦＥＴ５２およびＮＦＥＴ５４の両方のゲート領域、ならびにソース領域およびドレイン領域の一部の上に重なる引張り応力歪み薄膜１５２を含む。引張り応力歪み薄膜１５２は、任意の材料から形成することができ、図２の引張り応力歪み薄膜７６の場合に上記で説明された任意の厚みを有することができる。上記で説明されたように、本発明の引張り応力歪み薄膜１５２は、チャネル領域６２の中のキャリアの移動度を低下させることによって、ＰＦＥＴ５２の電気的強度を低下させる。対照的に、引張り応力歪み薄膜１５２は、チャネル領域７０の中のキャリアの移動度を上げることによって、ＮＦＥＴ５４の電気的強度を高める。したがって、大きなＳＮＭを生成するためにおそらく最適化された所定のトランジスタ比を保持するために、ＮＦＥＴ５４の強度を下げて、ＰＦＥＴ５２の強度の低下を補償すると共に、ＮＦＥＴ５４の強度の増加を補償しなければならない。したがって、ＮＦＥＴ５４のサイズを適当に小さくすることができ、それにより、セル１５０の全体サイズを、それゆえ、結果として形成されるメモリアレイを小さくすることができる。
【００２１】
図５乃至図７は、図２のセル５０または図４のセル１５０のような、ＳＲＡＭのセルを製造するための工程の１つの例示的な実施形態を示す。図５を参照すると、その工程は、基板５６のＰ型部分５９のような、基板の中および上に、図２のＮＦＥＴ５４のようなＮＦＥＴを製造することを含む。ＮＦＥＴ５４は、Ｎ型ソース領域６６と、Ｎ型ドレイン領域６８と、ゲート領域７２とを含む。ＮＦＥＴを製造するための任意の適当な従来の方法を利用することができる。ＮＦＥＴの製造前、製造中または製造後に、基板のＮ型部分５７の中および上に、ＰＦＥＴ５２のようなＰＦＥＴが形成され、ＮＦＥＴと共にインバータを形成する。ＰＦＥＴ５２は、Ｐ型ドレイン領域５８と、Ｐ型ソース領域６０と、ゲート領域６４とを含む。ＰＦＥＴを製造するための任意の適当な従来の方法を利用することができる。たとえば、その工程は、ＣＭＯＳ集積回路製造工程の流れの一部として用いられることがあり、その工程において、シリコンウェーハの中および上に、ＮＦＥＴおよびＰＦＥＴが形成される。ＮＦＥＴ５４およびＰＦＥＴ５２はいずれも、ＰＦＥＴおよびＮＦＥＴが製造されると、ＰＦＥＴおよびＮＦＥＴが電気的に結合されるが、物理的には分離されることができるように製造される。
【００２２】
次に、図６を参照すると、図２の引張り応力歪み薄膜７６のような引張り応力歪み薄膜を、ＰＦＥＴ５２およびＮＦＥＴ５４のゲート領域、ならびにソース領域およびドレイン領域の少なくとも一部の上に重なるように堆積することができる。上記のように、ＰＦＥＴのチャネル領域内に引張り応力が生じる結果として、ＰＦＥＴのチャネルの中のキャリア移動度が減少し、それにより、ＰＦＥＴの性能が低下する。対照的に、ＮＦＥＴのチャネル領域に引張り応力が生じる結果として、ＮＦＥＴのチャネルの中のキャリア移動度が増加する。引張り応力歪み薄膜７６は、たとえば、物理気相成長（ＰＶＤ）、化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）等の、半導体業界において知られている任意の適当な方法を用いて堆積することができる。本発明の例示的な一実施形態では、引張り応力歪み薄膜７６は窒化シリコン層であり、それは、ＮＨ３ガス、ＳｉＨ４ガスおよびＮ２ガスを用いて、約１Ｔｏｒｒから約１０Ｔｏｒｒ、好ましくは１．７Ｔｏｒｒから２．１Ｔｏｒｒの圧力において、約３００Ｗから４００Ｗのような、約１３．５６ＭＨｚの周波数の約４００Ｗ以下の高周波数ＲＦプラズマ励起電力で、ＰＥＣＶＤ堆積工程を用いて堆積することができる。さらに、たとえば、約４００Ｗ〜５００Ｗにおいて、低周波ＲＦヒータ電力が与えられることもある。本発明の一実施形態では、そのＰＥＣＶＤ工程は、約３００℃から約５００℃の温度において窒化シリコン層を堆積しながら、約２ｓｌｍから４ｓｌｍでＮＨ３ガスを、約３００ｓｃｃｍから４００ｓｃｃｍでＳｉＨ４ガスを、そして、約２ｓｌｍから４ｓｌｍでＮ２ガスを与えることを含む。低周波ＲＦヒータ電力の使用と、低レベルのプラズマ励起電圧とを組み合わせることによって、ＰＦＥＴのチャネル上およびＮＦＥＴのチャネル上に引張り歪みが与えられることがわかっているが、引張り応力歪み薄膜を形成するために、他の工程パラメータおよび技法を用いることもできる。引張り応力歪み薄膜を堆積した後に、図４のセル１５０のようなセル構造が望ましい場合には、後にトランジスタゲートおよびソース領域／ドレイン領域を他の電気的な構成要素に相互接続するための１つまたは複数の配線構造の製造のような、知られているようなバックエンド工程をさらに実行することができる。
【００２３】
本発明の代替的な一実施形態では、図２のセル構造５０のようなセル構造が望ましい場合には、図７に示されるように、ＰＦＥＴ５２にわたって、引張り応力歪み薄膜７６の上にパターニングされたレジストマスク２００を形成し、引張り応力歪み薄膜７６の部分をＮＦＥＴ５４にわたって露出させることで、その工程を続けることができる。レジストマスク２００を形成する際に、当該技術分野において知られているような、任意の適当なフォトリソグラフィ技法または他のパターニング技法を用いることができる。ＰＦＥＴトランジスタ５２にわたる引張り応力歪み薄膜７６を残しておきながら、ＮＦＥＴ５４にわたる引張り応力歪み薄膜７６の露出した部分を除去し、結果として、図２のセル構造５０を形成するために、パターニングエッチング工程が実行される。本発明によれば、任意の適当なウエットエッチング工程またはドライエッチング工程を用いて、露出した引張り応力歪み薄膜７６を除去することができる。ＮＦＥＴ５４から引張り応力歪み薄膜を除去した後に、さらに、知られているバックエンド工程を実行することもできる。
【００２４】
少なくとも１つの例示的な実施形態が、上記の本発明の詳細な説明において提示されてきたが、莫大な数の変形形態が存在することは理解されたい。また、その例示的な１つまたは複数の実施形態は例にすぎず、本発明の範囲、適用可能性または構成を限定することは決して意図していない。むしろ、上記の詳細な説明は、当業者に、本発明の例示的な実施形態を実施するための便利なロードマップを提供するものであり、添付の特許請求の範囲およびその法的な均等物に述べられるような本発明の範囲から逸脱することなく、例示的な実施形態に記述される素子の機構および構成に関して様々な変更を行うことができることは理解されたい。
【図面の簡単な説明】
【００２５】
【図１】ＳＲＡＭデバイスの従来の６トランジスタセルの回路図。
【図２】本発明の例示的な一実施形態の断面図。
【図３】図１のセルの静的雑音余裕度を求めるためのバタフライ曲線。
【図４】本発明の別の例示的な実施形態の断面図。
【図５】本発明の例示的な一実施形態による、セル構造を製造するための工程を示す図。
【図６】本発明の例示的な一実施形態による、セル構造を製造するための工程を示す図。
【図７】本発明の例示的な一実施形態による、セル構造を製造するための工程を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009500827.tif 000009
【国際調査報告】
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2009500827.tif 000011
2009500827.tif 000012