(57)【要約】  【課題】  プログラム中にシリサイド層に形成されるギャップの長さに依存しない抵抗を有するｅヒューズおよびその製造方法を提供する。  【解決手段】  電気的プログラム可能ヒューズ（ｅヒューズ（ｅＦｕｓｅ））は、基板の絶縁酸化物層の上の（１）半導体層、この半導体層に形成された（２）ダイオード、および、ダイオード上に形成された（３）シリサイド層を含む。ダイオードは、Ｎ＋、ｐ−、Ｐ＋、またはＰ＋、ｎ−、Ｎ＋構造を含む。【選択図】  図１０
2009515330.tif 000002
【特許請求の範囲】
【請求項１】
電気的プログラム可能ヒューズであって、
基板の絶縁酸化物層の上の半導体層と、
前記半導体層に形成されたダイオード（４００）であって、第１の極性を有する第１の高ドーピング領域、第２の逆の極性を有する第２の高ドーピング領域、および、前記第１および第２の高ドーピング領域間の低ドーピング領域を含む、ダイオードと、
を含み、更に、前記ダイオードの上に形成されたシリサイド層を含む、電気的プログラム可能ヒューズ。
【請求項２】
前記第２の高ドーピング領域の縁部の位置が前記第１の高ドーピング領域の縁部の位置に基づいている、請求項１に記載の電気的プログラム可能ヒューズ。
【請求項３】
前記ダイオードの第１の部分がカソードを形成し、
前記ダイオードの第２の部分がアノードを形成し、
前記アノードよりも負の電圧を前記カソードに印加した場合、前記ダイオードは前記シリサイド層にギャップを形成するように適合されており、これによって、前記第１の高ドーピング領域が前記低ドーピング領域に結合する前記ダイオードの部分を露出させ、これによって前記電気的プログラム可能ヒューズをプログラムする、請求項１に記載の電気的プログラム可能ヒューズ。
【請求項４】
前記ダイオードが、逆バイアスがかかると所定の抵抗を与えるように更に適合されている、請求項３に記載の電気的プログラム可能ヒューズ。
【請求項５】
前記ダイオードが、逆バイアスがかかると前記電気的プログラム可能ヒューズを通る電流を所定の値に制限するように更に適合されている、請求項４に記載の電気的プログラム可能ヒューズ。
【請求項６】
前記ダイオードが、
Ｎ＋ドーピング領域と、
前記Ｎ＋ドーピング領域に結合されたＰ−ドーピング領域と、
前記Ｐ−ドーピング領域に結合されたＰ＋ドーピング領域と、
を含む、請求項１に記載の電気的プログラム可能ヒューズ。
【請求項７】
前記ダイオードが、
Ｐ＋ドーピング領域と、
前記Ｐ＋ドーピング領域に結合されたＮ−ドーピング領域と、
前記Ｎ−ドーピング領域に結合されたＮ＋ドーピング領域と、
を含む、請求項１に記載の電気的プログラム可能ヒューズ。
【請求項８】
前記半導体層がポリシリコンを含む、請求項１に記載の電気的プログラム可能ヒューズ。
【請求項９】
前記半導体層がシリコンを含む、請求項１に記載の電気的プログラム可能ヒューズ。
【請求項１０】
電気的プログラム可能ヒューズを製造する方法であって、
絶縁酸化物層と該絶縁酸化物層の上の半導体層とを含む基板を設けることと、
前記半導体層にダイオードを形成することと、
前記ダイオードの上にシリサイド層を形成することと、
を含み、前記半導体層に前記ダイオードを形成することが、
前記半導体層に、第１の極性を有する第１の高ドーピング領域を形成することと、
前記半導体層に、第２の逆の極性を有する第２の高ドーピング領域を形成することと、
前記半導体層に、前記第１および第２の高ドーピング領域間に低ドーピング領域を形成することと、
を含む、方法。
【請求項１１】
前記第２の高ドーピング領域を形成することが、前記第２の高ドーピング領域の縁部を、前記第１の高ドーピング領域の縁部の位置に基づいて位置付けることを含む、請求項１０に記載の方法。
【請求項１２】
前記ダイオードの第１の部分がカソードを形成し、
前記ダイオードの第２の部分がアノードを形成し、
前記アノードよりも負の電圧を前記カソードに印加した場合、前記ダイオードは前記シリサイド層にギャップを形成するように適合されており、これによって、前記第１の高ドーピング領域が前記低ドーピング領域に結合する前記ダイオードの部分を露出させ、これによって前記電気的プログラム可能ヒューズをプログラムする、請求項１０に記載の方法。
【請求項１３】
前記第１の高ドーピング領域を形成することがＮ＋領域を形成することを含み、
前記第２の高ドーピング領域を形成することがＰ＋領域を形成することを含み、
前記低ドーピング領域を形成することがＰ−領域を形成することを含む、請求項１０に記載の方法。
【請求項１４】
前記第１の高ドーピング領域を形成することがＰ＋領域を形成することを含み、
前記第２の高ドーピング領域を形成することがＮ＋領域を形成することを含み、
前記低ドーピング領域を形成することがＮ−領域を形成することを含む、請求項１０に記載の方法。
【請求項１５】
前記第１の高ドーピング領域を形成することが、第１の注入プロセスを用いて前記第１の高ドーピング領域を形成することを含み、
前記第２の高ドーピング領域を形成することが、第２の注入プロセスを用いて前記第２の高ドーピング領域を形成することを含み、
前記低ドーピング領域を形成することが、第３の注入プロセスを用いて前記低ドーピング領域を形成することを含む、請求項１０に記載の方法。
【請求項１６】
前記第１の高ドーピング領域を形成することが、第１の注入プロセスを用いて前記第１の高ドーピング領域を形成することを含み、
前記第２の高ドーピング領域を形成することおよび前記低ドーピング領域を形成することが、第２の注入プロセスを用いて前記第２の高ドーピング領域および前記低ドーピング領域を形成することを含む、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイスの製造に関し、更に具体的には、電気的プログラム可能ヒューズ（ｅヒューズ（ｅＦｕｓｅ））およびこれを製造する方法に関する。
【背景技術】
【０００２】
従来のｅヒューズは、ポリシリコン層の上にシリサイド層を含む場合があり、これが抵抗として機能する。従来のｅヒューズをプログラムするためには、（例えば１つ以上のトランジスタによって）従来のｅヒューズのカソードからアノードに向かう第１の方向に電流を駆動すれば良い。ｅヒューズを通るように第１の方向に電流を駆動すると、シリサイド層にギャップ（gap）が形成され、これによってポリシリコン層の一部が露出する。プログラムされたｅヒューズの状態は、アノードからカソードに向かう第２の方向に電流を駆動するように試みることで検知することができる。電流が駆動される経路の抵抗は、プログラム中にシリサイド層に形成されるギャップの長さに依存する。かかる従来のｅヒューズをプログラムするために用いられるトランジスタの動作パラメータあるいは電圧レベルの制御またはそれら両方にばらつきがあるために、かかるｅヒューズにおいて形成される各シリサイド層ギャップの長さはそれぞれ異なる場合がある。従って、かかるｅヒューズの抵抗も一様でない。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
このため、改良された、またはギャップが一定しているｅヒューズおよびこれを製造する方法が望まれている。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、第１の装置が提供される。第１の装置は、電気的プログラム可能ヒューズであって、基板の絶縁酸化物層の上の半導体層と、半導体層に形成されたダイオードであって、第１の極性を有する第１の高ドーピング領域、第２の逆の極性を有する第２の高ドーピング領域、および、第１および第２の高ドーピング領域間の低ドーピング領域を含むダイオードと、を含み、更に、ダイオードの上に形成されたシリサイド層を含む。
【０００５】
本発明の第２の態様においては、電気的プログラム可能ヒューズを製造する方法が提供される。この方法は、絶縁酸化物層とこの絶縁酸化物層の上の半導体層とを含む基板を設けることと、半導体層にダイオードを形成することと、ダイオードの上にシリサイド層を形成することと、を含み、半導体層にダイオードを形成することが、半導体層に、第１の極性を有する第１の高ドーピング領域を形成することと、半導体層に、第２の逆の極性を有する第２の高ドーピング領域を形成することと、半導体層に、第１および第２の高ドーピング領域間に低ドーピング領域を形成することと、を含む。
【０００６】
本発明の他の特徴および態様は、以下の詳細な説明、特許請求の範囲、および添付図面から、いっそう充分に明らかになろう。
【発明を実施するための最良の形態】
【０００７】
本発明は、改良されたｅヒューズおよびこれを製造する方法を提供する。更に具体的には、本発明は、プログラム中にｅヒューズのシリサイド層に形成されるギャップの長さに依存しない抵抗を有するｅヒューズを提供し、更に、かかるｅヒューズを製造する方法を提供する。ｅヒューズは、シリサイドの下にダイオード要素（diodic element）を含む。いくつかの実施形態において、ダイオード要素は、ポリシリコン、絶縁体上の単結晶シリコン、または別の適切な半導体材料を含む場合がある。ダイオード要素は、読み取り中に逆バイアスがかかるので、プログラムしたｅヒューズの状態を検知する場合に高い抵抗を示す。結果として得られるｅヒューズの抵抗は、ダイオード構成に依存し、プログラム中にシリサイド層に形成されるギャップ長に依存しなくなる。逆ダイオードＩＶ特性が規定する抵抗は、ダイオードの部分を包囲する単一ドーピング・ポリシリコン・ライン長よりも何オーダーか大きい。従って、ｅヒューズダイオード抵抗は、高度に再現可能であると共に、シリサイド・ギャップ長には依存しない。このため、本発明の一実施形態に従って製造されるｅヒューズの抵抗は、（例えば従来の単一ドーピング半導体ｅヒューズほどには）ばらつきのないものとすることができる。このように、本発明は、改良されたｅヒューズおよびこれを製造する方法を提供する。
【０００８】
図１は、第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上にポリシリコンまたは単結晶シリコン層がパターニングされている。図１を参照すると、第１の例示的なｅヒューズ（図６における６００）は、シリコン層１０２（例えばバルク基板）を含む基板１００から製造することができる。基板１００は、シリコン層１０２の上に形成された絶縁酸化物層１０４、および、絶縁酸化物層の上に形成されたポリシリコン（例えばゲート導体ポリシリコン）または他の適切な半導体材料の層１０６を含むことができる。このように、絶縁酸化物層１０４は、埋め込み酸化物（ＢＯＸ）層または浅いトレンチ分離（ＳＴＩ）酸化物層とすることができる。基板１００上にポリシリコン層１０６を形成するために、化学気相付着（ＣＶＤ）または他の適切な方法を使用可能である。この後、反応性イオン・エッチング（ＲＩＥ）または別の適切な方法を用いて、ポリシリコン層１０６の部分を選択的に除去し、これによってポリシリコンをパターニングすることができる。以下で述べるように、以降の基板処理によって、ポリシリコン層１０６を第１の例示的なｅヒューズの１つ以上の部分にする。
【０００９】
図２は、第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、ポリシリコン層の一部に不純物の原子を注入してＮ＋領域が形成されている。図２を参照すると、スピン・オン技法または別の適切な方法を用いて、基板１００上にフォトレジスト層を付着することができる。レジストおよび適切なマスキングを用いたフォトリソグラフィまたは他の適切な方法を用いて、フォトレジスト層をパターニングして第１のマスク（例えばブロック・マスク２００）にすることができる。このように、ポリシリコン層１０６の第１の部分２０２の上面を露出させて、マスク２００の下にあるポリシリコン層１０６の第２の部分２０４の上面を露出させないようにすれば良い。
【００１０】
注入プロセス（例えば固有のもしくは標準的なロジック注入プロセス）または他の適切な方法を用いて、ポリシリコン層１０６内にＮ＋不純物原子等（例えばドーパント）を注入することができる。更に具体的には、注入（例えばロジックＮ＋ポリシリコンおよび拡散注入）によって、ポリシリコン層１０６の露出部分（例えば第１の部分２０２）内に、第１の極性を有する第１の高ドーピング領域（例えばＮ＋ドーピング領域）を形成すれば良い。しかしながら、マスク２００によって、注入中に不純物原子がポリシリコン層１０６の第２の部分２０４に達するのを防ぎ、これによって第２の部分２０４を保護することができる。更に、マスク２００は、注入中に１つ以上のＭＯＳＦＥＴゲートを保護することができる。いったんＮ＋ドーピング領域が形成されると、フォトレジスト剥離浴または他の適切な方法を用いて、基板１００から第１のマスク２００を剥離することができる。
【００１１】
図３は、第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、ポリシリコン層の一部に不純物原子を注入してＰ＋領域およびＰ−領域が形成されている。図３を参照すると、スピン・オン技法または他の適切な方法を用いて、基板１００上にフォトレジスト層を付着することができる。レジストおよび適切なマスキングを用いたフォトリソグラフィまたは他の適切な方法を用いて、フォトレジスト層をパターニングして第２のマスク（例えばブロック・マスク）にすることができる（図示せず）。第２のマスクがポリシリコン層１０６の第１の部分２０２を保護し、ポリシリコン層１０６の第２の部分２０４を保護しない（例えば露出させる）ように、第２のマスクを位置付けることができる。このように、第２のマスクは第１のマスク２００の逆とすれば良い。
【００１２】
注入プロセスまたは他の適切な方法を用いて、ポリシリコン層１０６内にＰ＋不純物原子等（例えばドーパント）を注入することができる。更に具体的には、注入（例えばロジクＰ＋ポリシリコンおよび拡散注入）によって、ポリシリコン層１０６の露出部分（例えば第２の部分２０４）内に、第２の逆の極性を有する第２の高ドーピング領域（例えばＰ＋ドーピング領域）を形成すれば良い。しかしながら、第２のマスクによって、注入中に不純物原子がポリシリコン層１０６の第１の部分２０２に達するのを防ぎ、これによって第１の部分２０２を保護することができる。いったんＰ＋ドーピング領域が形成されると、フォトレジスト剥離浴または他の適切な方法を用いて、基板１００から第２のマスクを剥離することができる。
【００１３】
第１および第２のマスクを形成するために用いたものと同様の方法で、第３のマスク３００を形成することができる。更に具体的には、スピン・オン技法または他の適切な方法を用いて、基板１００上にフォトレジスト層を付着すれば良い。レジストおよび適切なマスキングを用いたフォトリソグラフィまたは他の適切な方法を用いて、フォトレジスト層をパターニングして第３のマスク（例えばブロック・マスク）にすることができる。第３のマスク３００がポリシリコン層１０６の第１の部分２０２の第１の小部分３０２を保護し、ポリシリコン層１０６の第１の部分２０２の第２の小部分３０４および第２の部分２０４を保護しない（例えば露出させる）ように、第３のマスク３００を位置付けることができる。このように、第３のマスク３００は第１のマスク２００を反転して移動させたものとすれば良い（例えば、第１のマスク２００＋Ｘシグマ）。注入プロセスまたは他の適切な方法を用いて、ポリシリコン層１０６内にＰ＋不純物原子等（例えばドーパント）を注入することができる。第３のマスク３００によって、Ｎ＋不純物原子を注入する間に露出していたポリシリコン層の領域を、Ｐ＋不純物原子を注入する間に露出しているポリシリコン領域と重複させることができる。不純物原子の用量は、ポリシリコン層１０６の第２の部分２０４のドーピングが全く影響を受けないか、またはわずかにのみ影響を受けるように選択すれば良い。このように、注入（例えばロジックＰ＋ポリシリコンおよび拡散注入）によって、ポリシリコン層１０６の露出部分（例えば第１の部分２０２の第２の小部分３０４）内に、Ｐ−ドーピング領域等の低ドーピング領域（例えばＰ−からＰ＋への遷移を有する傾斜領域（graded region））を形成することができる。第３のマスク３００によって、注入中に不純物原子がポリシリコン層１０６の第１の小部分３０２に達するのを防ぎ、これによって第１の小部分３０２を保護することができる。いったんＰ−ドーピング領域が形成されると、フォトレジスト剥離浴または他の適切な方法を用いて、基板１００から第３のマスク３００を剥離することができる。
【００１４】
あるいは、マスクを用いずに基板１００のＰ−領域を形成することも可能である。例えば、基板１００から第２のマスクを剥離した後、注入プロセスまたは他の適切な方法を用いて、Ｐ＋不純物原子等（例えばドーパント）をポリシリコン層１０６内に注入することができる。ポリシリコン層１０６の第１の部分２０２の第１の小部分３０２および第２の部分２０４は（第２の小部分３０４と共に）注入中に露出しているが、第１の小部分３０２および第２の部分２０４のドーピングが全く影響を受けないか、またはわずかにのみ影響を受けるように、不純物原子の用量を選択すれば良い。このように、注入（例えばロジックＰ＋ポリシリコンおよび拡散注入）によって、ポリシリコン層１０６の第１の部分２０２の第２の小部分３０４内にＰ−ドーピング領域を形成することができる。
【００１５】
図４は、第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図であり、本発明の一実施形態に従って、基板にアニーリングを行うことを示す。図４を参照すると、基板１００は、ドーピング領域の所望の横方向の傾斜（grading）（例えばＰ−からＰ＋への遷移）によって、約１０秒から約３０分間、約９００℃から約１１００℃の温度でアニーリングを行うことができる。しかしながら、温度範囲をもっと大きくまたは小さくすること、あるいは異なるものとすること、またはそれら両方とすることも可能である。更に、基板１００は、もっと長いかまたは短い時間期間のアニーリングを行っても良い。高温のアニーリングによって、注入したドーパントすなわちＮ＋ドーパント、Ｐ＋ドーパント、Ｐ−ドーパントを活性化し、これによって、かかるドーパントを各注入領域３０２、２０４、３０４中に拡散させることができる。アニーリングの間、Ｐ−領域等の１つ以上の注入領域が拡張する場合がある。このようにして、第１の小部分３０２が第２の小部分３０４に結合するＮ＋Ｐ−接合を有するダイオード４００を、ポリシリコン層１０６内に形成することができる。
【００１６】
図５は、第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上にシリサイド層およびスペーサが形成されている。図５を参照すると、ＣＶＤまたは他の適切な方法を用いて、基板１００上に分流（shunting）シリサイドまたは他の適切な材料の層を（例えば共形的に）付着することができる。その後、ＲＩＥまたは他の適切な方法を用いて、かかるシリサイド層の一部を（例えばポリシリコンに対して選択的に）除去すれば良い。このようにして、ポリシリコン層１０６の上にシリサイド層５００を形成することができる。以下で述べるように、シリサイド層５００は、第１の例示的なｅヒューズ（図６の６００）のヒューズ要素として機能することができる。いくつかの実施形態では、シリサイド層５００は、約３００オングストロームから約８００オングストロームの厚さとすれば良い（が、もっと大きいかまたは小さい厚さ範囲あるいは異なる厚さ範囲またはそれら両方を用いることも可能である）。シリサイド層５００は、ゲート導体シリサイド化の間にポリシリコン層１０６上に形成することができる。あるいは、シリサイド層５００は、独立した処理ステップとして形成することも可能である。例えば、ポリシリコン層１０６の上にもっと浅いシリサイド層が望ましい場合、ＣＶＤまたは他の適切な方法の後にＲＩＥまたは他の適切な方法を用いて、ゲート導体シリサイド化の間にポリシリコン層１０６上に絶縁材料層を形成することができる。その後、上述した方法で、ポリシリコン層１０６上にもっと浅いシリサイド層を形成することができる。
【００１７】
ＣＶＤまたは他の方法を用いて、基板１００上に酸化物（例えばシリコン酸化物）または他の適切な絶縁材料（例えばシリコン窒化物）の層を（例えば共形的に）付着することができる。その後、ＲＩＥまたは他の適切な方法を用いて、かかる酸化物層の一部をシリサイドに対して選択的に除去することができる。このようにして、ポリシリコン層１０６の対応する側壁５０４（例えば垂直な側壁）あるいはシリサイド層５００の対応する側壁５０６またはそれら両方に、１つ以上の酸化物スペーサ５０２を形成することができる。
【００１８】
いくつかの実施形態では、１つ以上の酸化物スペーサ５０２を形成する前に、ＣＶＤまたは他の方法を用いて、基板１００上に（例えば共形的に）薄いバリア層を付着しても良い。バリア層は、１つ以上の酸化物スペーサが形成される間、絶縁酸化物層１０４を保護するように機能することができる。
【００１９】
基板１００にアニーリングを行って、シリサイド層５００中のシリサイドを活性化することができる。更に、いくつかの実施形態では、シリサイド層５００あるいは酸化物スペーサ５０２またはそれら両方を形成している間に、基板１００上に製造している１つ以上のＭＯＳＦＥＴ（例えば標準的なＮＭＯＳあるいはＰＭＯＳトランジスタまたはそれら両方）のソースおよびドレイン注入領域を形成することができる（が、かかる注入領域はもっと早い段階でまたは遅い段階で形成することも可能である）。
【００２０】
図６は、第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上に、レベル間誘電体、バイア、および配線が形成されている。図６を参照すると、基板１００上にレベル間誘電体を付着または形成することができる。例えば、基板１００上にバック・エンド・オブ・ライン（ＢＥＯＬ）の絶縁酸化物層６０２または他の適切な材料を形成して、ＢＥＯＬ絶縁酸化物層６０２がｅヒューズ６００のポリシリコンおよびシリサイド層１０６、５００を包囲するようにすれば良い。ＢＥＯＬ絶縁酸化物層６０２に、コンタクト開口またはバイアを形成することができる。かかるバイア内に、それぞれコンタクト６０４を形成すれば良い。更に、基板１００上に、１つ以上のレベルの配線６０６を形成することができる。例えば、ｅヒューズ６００の第１の配線６０８（例えば第１の端子）は、第１の小部分３０２等のカソード６０９として機能するダイオード４００の領域に結合することができ、ｅヒューズ６００の第２の配線６１０（例えば第２の端子）は、第２の部分２０４等のアノード６１１として機能するダイオード４００の領域に結合することができる。レベル間誘電体、バイア、および配線を形成する方法は、当業者には周知である。従って、かかる方法については本発明では詳細に説明しない。このようにして、第１の例示的なｅヒューズ６００を形成することができる。更に具体的には、横方向のポリシリコン・ダイオード４００上に、ヒューズ要素として機能する浅いシリサイド層５００を含むｅヒューズ６００を形成することができる。
【００２１】
図７は、本発明の一実施形態に従った、プログラム後の図６の第１の例示的なｅヒューズの横断面図を示し、図８は、プログラム後の図７の第１の例示的なｅヒューズ６００のポリシリコン層１０６上のカソード６０９およびアノード６１１の上面図を示す。図７および図８を参照すると、第１の例示的なｅヒューズ６００は、アノード６１１に対して負にカソード６０９をバイアスすることによってプログラムすることができる。例えば、ダイオード４００のアノード６１１よりも負の電圧をカソード６０９に印加すれば良い。この結果、シリサイド層５００内の電子がカソード６０９からアノード６１１に流れることができる。かかる電子束（例えばシリサイド・エレクトロマイグレーション）によって、シリサイド層５００にギャップ７００を形成することができる。例えば、シリサイド層５００は、カソード６０９に対するコンタクトの近傍で最初に開放し、アノード６１１の方へと進むことができる。ポリシリコン層５００における横方向のｎｐ接合の位置（例えばＮ＋領域がＰ−領域に結合する箇所）は、ｅヒューズプログラムの間にｐｎ接合が常にむき出しになる（例えば露出される）ように選択しておけば良い。ギャップ７００は、約０．４μｍから約０．９μｍの長さｌを有することができる（が、もっと大きいかまたは小さい長さ範囲あるいは異なる長さ範囲またはそれら両方を用いることも可能である）。ギャップ長は、シリサイドのマイグレーションに用いられる印加電力の関数とすることができる。
【００２２】
従って、プログラムの後、ｅヒューズ６００において（例えばカソード６０９とアノード６１１との間で）駆動された電流は、ポリシリコン層１０６に形成されたダイオード４００を通過することができる。プログラムの後、例えば検知（例えば読み取り動作）の間、カソード６０９をアノード６１１に対して正にバイアスすることができる。例えば、ダイオード４００のアノード６１１よりも正の電圧をカソード６０９に印加すれば良い。このため、ダイオード４００は逆バイアスをかけられる。ｅヒューズ６００を通る電流は、逆バイアスをかけたダイオード４００の漏れ電流に制限することができる。更に具体的には、ｅヒューズ６００を通る電流は、ｅヒューズ６００の両端に印加される電圧には無関係とすることができる。逆バイアスをかけると、ダイオード４００の構造は阻止作用を実行し、これによって高度に再現可能な所定の抵抗（例えばダイオード構造に基づいた抵抗）を与えることができる。従って、検知の間、すなわち、ダイオード４００のＮ＋Ｐ−接合を露出させるギャップ７００がシリサイド層５００に形成されるようにｅヒューズ６００をプログラムした後、ｅヒューズ６００は、高度に再現可能な所定の電流（例えばダイオード構造に基づいた電流）を与えることができる。このように、検知の間のｅヒューズ６００の抵抗およびこれを通る電流は、ｅヒューズプログラム中に形成されたシリサイド・エレクトロマイグレーション・ギャップ長ｌとは無関係とすることが可能である。これに対して、従来のｅヒューズは、プログラム中に形成されたシリサイド・エレクトロマイグレーション・ギャップよりも小さい抵抗を含むことができる。従って、検知の間のかかるｅヒューズの抵抗およびこれを通る電流は、ギャップｌの長さに依存する。
【００２３】
第１の例示的なｅヒューズ６００を製造する第１の例示的な方法を用いて、検知の間に高度に再現可能な抵抗および電流を与える複数のｅヒューズ６００を製造することができる。ｅヒューズ６００は、それぞれ、横方向のポリシリコン・ダイオードの上にシリサイド・ヒューズ要素を含むことができる。
【００２４】
図９は、本発明の一実施形態に従った第２の例示的なｅヒューズの横断面図を示す。図９を参照すると、第２の例示的なｅヒューズ９００は、第１の例示的なｅヒューズ６００と類似したものとすることができる。しかしながら、第１の例示的なｅヒューズ６００とは異なり、第２の例示的なｅヒューズ９００は、基板９０６の絶縁体上シリコン（ＳＯＩ）層９０４（またはアイランド）に形成されたダイオード要素（例えばダイオード９０２）を含むことができる。更に具体的には、基板９０６は、絶縁酸化物（例えば埋め込み酸化物（ＢＯＸ））層９０８の上に単結晶シリコン層９０４を含むことができる。しかしながら、他の適切な材料層にダイオード要素を形成することも可能である。第２の例示的なｅヒューズ９００は、ＳＯＩ層９０４の上にシリサイド層９１０を含み、これがヒューズ要素として機能することができる。  
【００２５】
第１の例示的なｅヒューズ６００に比べて、第２の例示的なｅヒューズ９００の単結晶シリコンにおける注入ドーパントの横方向の拡散は、第１の例示的なｅヒューズ６００のポリシリコンにおけるよりも遅い場合がある。いくつかの用途では（例えばプロセス統合の考慮すべき事項によっては）、もっと遅い拡散レート（例えばもっと低い拡散率）が望ましい場合もある。
【００２６】
第２の例示的なｅヒューズ９００は、第１の例示的なｅヒューズ６００を製造する第１の例示的な方法と同様の第１の例示的な方法を用いて製造することができる。しかしながら、第１のｅヒューズ６００を製造する第１の例示的な方法とは異なり、第２のｅヒューズ９００を製造する第１の例示的な方法は、シリコン層（例えばバルク基板）、シリコン層上に形成された絶縁酸化物層９０８（例えば埋め込み酸化物（ＢＯＸ））、および絶縁酸化物層９０８上に形成されたＳＯＩ層９０４（例えば単結晶シリコン層）または他の適切な材料を含む基板９０６から、第２の例示的なｅヒューズ９００を形成する。第２の例示的なｅヒューズ９００を製造する第１の例示的な方法は、ＳＯＩ層９０４をパターニングし、かかるパターニングしたＳＯＩ層９０４にｅヒューズ９０２の一部（例えばダイオード要素）を形成することができる。基板９０６の処理は、図１から図６に示した第１の例示的なｅヒューズ６００を製造する第１の例示的な方法のステップと同様のものとすれば良いが、以下の点で異なる場合がある。アクティブ・シリコンを含む領域として機能する（例えばＲＸレベル）ＳＯＩ層９０４のパターニングの後、かつゲート処理の前に、ＳＯＩ層９０４の各領域にＮ＋およびＰ＋注入を行う。その方法は、図２および図３に示した第１の例示的なｅヒューズ６００を製造する第１の例示的な方法のステップと同様である。かかる注入の間、基板９０６上に製造されている１つ以上のＭＯＳＦＥＴの領域は、パターニングしたフォトレジスト層から形成したブロック・マスクによって保護することができる。
【００２７】
その後、ＭＯＳＦＥＴのための通常のゲート処理を実行すれば良い。例えば、かかるゲート処理は、ゲート導体の付着およびパターニング、拡張、ハロ注入、スペーサ形成、およびソース−ドレイン注入を含む場合がある。ゲート処理の間、ＳＯＩ層９０４の注入領域は、１つ以上のブロック・マスクによりパターニングしたフォトレジスト層によって保護することができる。その後、ＳＯＩ層９０４の注入領域から、全てのゲート導体材料をエッチングにより除去し、ＣＶＤまたは他の適切な方法を用いて、ＳＯＩ層９０４上にシリサイド層９１０を形成することができる。あるいは、これとは異なる時点でシリサイド層９１０を形成することも可能である。例えば、ＳＯＩ層９０４の上にもっと浅いシリサイド層が所望である場合、ＣＶＤまたは他の適切な方法を実行した後にＲＩＥまたは他の適切な方法を用いて、ゲート導体シリサイド化の間にＳＯＩ層９０４上に絶縁材料層を形成することができる。その後、上述した方法でＳＯＩ層９０４の上にもっと浅いシリサイド層を形成すれば良い。
【００２８】
図１０は、本発明の一実施形態に従った、プログラム後の図９の第２の例示的なｅヒューズの横断面図を示し、図１１は、プログラム後の図１０の第２の例示的なｅヒューズ９００のＳＯＩ層９０４上のカソード６０９およびアノード６１１の上面図を示す。図１０および図１１を参照すると、第１の例示的なｅヒューズ６００と同様に、第２の例示的なｅヒューズ９００は、アノード６１１に対して負にカソード６０９をバイアスすることによってプログラムすることができる。例えば、ダイオード９０２のアノード６１１よりも負の電圧をカソード６０９に印加すれば良い。この結果、シリサイド層９１０内の電子がカソード６０９からアノード６１１に流れることができる。かかる電子束（例えばシリサイド・エレクトロマイグレーション）によって、シリサイド層５００にギャップ７００を形成することができる。例えば、シリサイド層５００は、カソード６０９に対するコンタクトの近傍で最初に開放し、アノード６１１の方へと進むことができる。ＳＯＩ層９０４における横方向のＮ＋Ｐ−接合の位置（例えばＮ＋領域がＰ−領域に結合する箇所）は、ｅヒューズプログラムの間にＮ＋Ｐ−接合が常にむき出しになる（例えば露出される）ように選択しておけば良い。ギャップ７００は、約０．４μｍから約０．９μｍの長さｌを有することができる（が、もっと大きいかまたは小さい長さ範囲あるいは異なる長さ範囲またはそれら両方を用いることも可能である）。
【００２９】
従って、プログラムの後、ｅヒューズ９００において（例えばカソード６０９とアノード６１１との間で）駆動された電流は、ＳＯＩ層９０４に形成されたダイオード９０２を通過することができる。プログラムの後、例えば、検知（例えば読み取り動作）の間、カソード６０９をアノード６１１に対して正にバイアスすることができる。例えば、ダイオード９０２のアノード６１１よりも正の電圧をカソード６０９に印加すれば良い。このため、ダイオード９０２は逆バイアスをかけられる。ｅヒューズ９００を通る電流は、逆バイアスをかけたダイオード９０２の漏れ電流に制限することができる。更に具体的には、ｅヒューズ９００を通る電流は、ｅヒューズ９００の両端に印加される電圧には無関係とすることができる。逆バイアスをかけると、ダイオード９０２の構造は阻止作用を実行し、これによって高度に再現可能な所定の抵抗（例えばダイオード構造に基づいた抵抗）を与えることができる。従って、検知の間、すなわち、ダイオード９０２のＮ＋Ｐ−接合を露出させるギャップ７００がシリサイド層９１０に形成されるようにｅヒューズ９００をプログラムした後、ｅヒューズ９００は、高度に再現可能な所定の電流（例えばダイオード構造に基づいた電流）を与えることができる。このように、検知の間のｅヒューズ９００の抵抗およびこれを通る電流は、ｅヒューズプログラム中に形成されたシリサイド・エレクトロマイグレーション・ギャップ長ｌとは無関係とすることが可能である。
【００３０】
第２の例示的なｅヒューズ９００を製造する第１の例示的な方法を用いて、検知の間に高度に再現可能な抵抗および電流を与える複数のｅヒューズ９００を製造することができる。ｅヒューズ９００は、それぞれ、横方向のＳＯＩダイオードの上にシリサイド・ヒューズ要素を含むことができる。
【００３１】
第１の例示的なｅヒューズ６００を製造する第１の例示的な方法を上述したが、本発明は、かかるｅヒューズ６００を製造する追加の方法も提供する。追加の方法は、追加の注入領域（例えば第２の注入領域）を、先にポリシリコン層１０６内に形成した第１の注入領域と整合させることを可能とすることで、第１の例示的な方法を改良することができる。このように、第２の注入領域は、第１の注入領域に位置を合わせることができる。このようにポリシリコン層１０６の注入領域を整合させることで、検知の間に高度に再現可能な逆バイアス漏れ電流を与える複数のｅヒューズ９００を製造することができる。例えば、図１２は、第１の例示的なｅヒューズ６００を製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板のパターニングされたポリシリコン層の上に窒化物層が形成されている。図１２を参照すると、第１の例示的なｅヒューズ６００を製造する第２の例示的な方法は、図１のパターニングした基板１００と同様のパターニングした基板１２００を処理することができる。ＣＶＤまたは他の適切な方法を用いて、基板１２００上に窒化物（例えばシリコン窒化物）または他の適切な材料の層１２０２を（例えば共形的に）付着することができる。窒化物層１２０２は、約５ｎｍから約１００ｎｍの厚さとすることができる（が、もっと大きいかまたは小さい厚さ範囲あるいは異なる厚さ範囲またはそれら両方を用いることも可能である）。
【００３２】
図１３は、第１の例示的なｅヒューズ６００を製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、ポリシリコン層１０６の一部に不純物原子を注入してＮ＋領域が形成されている。図１３を参照すると、ＣＶＤまたは他の適切な方法を用いて、基板１２００上に酸化物層を形成することができる。酸化物層は、約５０ｎｍから約５００ｎｍの厚さとすれば良い（が、もっと大きいかまたは小さい厚さ範囲あるいは異なる厚さ範囲またはそれら両方を用いることも可能である）。化学機械平坦化（ＣＭＰ）または他の適切な方法を用いて、酸化物層を平坦化することができる。ＲＩＥまたは他の適切な方法を用いて酸化物層の一部を除去し、これによって第１のマスク（例えば酸化物ハードマスク）１３００を形成することができる。酸化物マスク１３００の厚さは、付着した酸化物層の厚さに基づいている。このようにして、ポリシリコン層１０６の第１の部分２０２の上面を露出させ、マスク１３００の下にあるポリシリコン層１０６の第２の部分２０４を露出させないようにすれば良い。
【００３３】
注入プロセスまたは他の適切な方法を用いて、窒化物層１２０２を通してポリシリコン層１０６内にＮ＋不純物原子等（例えばドーパント）を注入することができる。更に具体的には、注入（例えばロジックＮ＋ポリシリコンおよび拡散注入）によって、ポリシリコン層１０６の露出部分（例えば第１の部分２０２）内に、Ｎ＋ドーピング領域等の第１の高ドーピング領域を形成すれば良い。しかしながら、マスク１３００によって、注入中に不純物原子がポリシリコン層１０６の第２の部分２０４に達するのを防ぎ、これによって第２の部分２０４を保護することができる。
【００３４】
図１４は、第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上に１つ以上の酸化物スペーサが形成されている。図１４を参照すると、ＣＶＤまたは他の適切な方法を用いて、基板１２００上に、酸化物（例えばシリコン酸化物）の層を（例えば共形的に）付着することができる。その後、ＲＩＥまたは他の適切な方法を用いて、かかる酸化物層の１つ以上の部分を除去し、これによって１つ以上の酸化物スペーサ１４００（または別の適切な材料のスペーサ）を形成することができる。例えば、酸化物マスク１３００の露出した側壁１４０２および窒化物層１２０２の露出した側壁１４０４の上に、酸化物スペーサ１４００を形成すれば良い。１つ以上の酸化物スペーサ１４００の厚さは、付着した酸化物層の厚さに基づくものとすることができる。酸化物スペーサ１４００の厚さは、Ｎ＋ドーピング領域の縁部と、この後に不純物原子の注入によって形成するＰ＋ドーピング領域等の第２の高ドーピング領域との間の距離を決定することができる。更に具体的には、酸化物スペーサ１４００の幅は、この後にＮ＋ドーピング領域とＰ＋ドーピング領域との間に形成するＰ−ドーピング注入領域等の低ドーピング領域の幅を決定することができる。このため、付着した酸化物層、従って酸化物スペーサ１４００の厚さは、第１の例示的なｅヒューズ６００を製造する第２の例示的な方法においてこの後に形成されるダイオードの特性を決定するために用いられる設計変数として機能することができる。従って、ｅヒューズ６００の製造中に用いられる酸化物スペーサの厚さを変えることで、製造されるｅヒューズ６００のダイオード特性をそれぞれ微調整することができる。
【００３５】
図１５は、第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上にポリシリコンまたはレジスト層が形成されている。図１５を参照すると、基板１２００の上に、ポリシリコン、フォトレジスト、または他の適切な材料（例えば別のポリマー）の層１５００を形成することができる。例えば、ＣＶＤまたは他の適切な方法を用いて、基板１２００上にポリシリコン層を付着すれば良い。あるいは、スピン・オン技法または他の適切な方法を用いて、基板１２００上にフォトレジスト層を付着することができる。その後、ＣＭＰまたは他の適切な方法を用いて、ポリシリコンまたはフォトレジストの層１５００を平坦化することができる。ポリシリコンまたはフォトレジストの層１５００の平坦化は、ポリシリコン層１０６の上の酸化物スペーサ１４００の上部および酸化物マスク１３００を除去するように行えば良い。この結果、かかる酸化物スペーサ１４００の上部を平坦にすることができる。
【００３６】
図１６は、第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板から酸化物がエッチングされ、ポリシリコン層の一部に不純物原子を注入してＰ＋領域およびＰ−領域が形成されている。図１６を参照すると、エッチングまたは他の適切な方法を用いて、基板１２００から露出した酸化物を除去することができる。例えば、ポリシリコンまたはフォトレジストおよび窒化物に対して選択的な等方性エッチングを用いて、基板１２００から露出した酸化物スペーサ１４００および酸化物マスク１３００を除去すれば良い。このようにして、ポリシリコン層１０６の第１の部分２０２の第１の小部分３０２を、ポリシリコンまたはフォトレジストの層１５００によって保護する（例えば覆う）ことができる。しかしながら、ポリシリコン層１０６の第１の部分２０２の第２の小部分３０４および第２の部分２０４は露出させることができる。
【００３７】
注入プロセスまたは別の適切な方法を用いて、ポリシリコン層１０６内にＰ＋不純物原子等（例えばドーパント）を注入することができる。注入（例えばロジックＰ＋ポリシリコンおよび拡散注入）によって、ポリシリコン層１０６の第１の部分２０２の第２の小部分３０４にＰ−ドーピング領域等の低ドーピング領域が形成され、ポリシリコン層１０６の第２の領域２０４にＰ＋ドーピング領域等の高ドーピング領域が形成されるように、不純物原子の用量を選択すれば良い。更に具体的には、Ｐ＋注入によってＮ＋ドーピング領域のドーピングを補償し、これによってＰ−ドーピング領域を形成することができる。このように、酸化物スペーサ（図１４の１４００）は、Ｎ＋注入およびＰ＋注入の双方を行うポリシリコン層１０６の領域（例えば重複領域）を規定し、このためポリシリコン層１０６に形成されるＰ−領域の幅を規定することができる。従って、酸化物スペーサ１４００は、Ｐ＋ドーピング領域の縁部がＮ＋ドーピング領域の縁部からずれている距離を規定することができる。いくつかの実施形態では、上述したＰ＋注入は、基板１２００上に製造されているＭＯＳＦＥＴ（例えばＰＭＯＳ）の領域の形成中に実行されるＰ＋注入と同時に実行することができる（が、上述したＰ＋注入はもっと早くまたは遅くに実行することも可能である）。
【００３８】
図１７は、第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、基板からポリシリコンまたはレジスト層、１つ以上の酸化物スペーサおよび窒化物層を除去した後、基板にアニーリングを行うことを示す。図１７を参照すると、基板１２００からポリシリコンまたはフォトレジストの層１５００を除去することができる。例えば、ＲＩＥまたは他の適切な方法を用いて基板１２００からポリシリコン層を除去すれば良い。あるいは、フォトレジスト剥離浴または他の適切な方法を用いて、基板１０４からフォトレジスト層を剥離することができる。ＲＩＥまたは他の適切な方法を用いて、基板１２００から１つ以上の酸化物スペーサ１４００を除去することができる。例えば、窒化物層１２０２の側壁１４０４に隣接した酸化物スペーサ１４００を除去することができる。同様に、基板１２００から窒化物層１２０２を除去することができる。
【００３９】
基板１２００は、図４を参照して上述した方法でアニーリングを行うことができる。高温のアニーリングによって、注入したドーパントすなわちＮ＋ドーパントあるいはＰ＋ドーパントまたはそれら両方を活性化し、これによって、ドーパントが注入された各領域３０２、２０４、３０４中にかかるドーパントを拡散させることができる。アニーリングの間、Ｐ−領域等の１つ以上の注入領域が拡張する場合がある。このようにして、第１の小部分３０２が第２の小部分３０４に結合するｐＮ−接合を有するダイオード１７００を、ポリシリコン層１０６内に形成することができる。
【００４０】
図１８は、第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上にスペーサおよび分流シリサイド層が形成されている。図１８を参照すると、図５を参照して記載したものと同様の方法で、基板上にシリサイド層１８００およびスペーサ１８０２を形成することができる。従って、このステップはここでは詳細には説明しない。その後、図６を参照して上述したものと同様の方法で、基板１２００上に、レベル間誘電体、バイア、および配線を形成することができる。従って、このステップはここでは詳細には説明しない。
【００４１】
第１の例示的なｅヒューズ６００を製造する第２の例示的な方法を用いる場合、スペーサ１４００（例えば酸化物スペーサ）を利用することで、Ｐ＋領域を形成する間に用いるマスク１５００を、Ｎ＋領域を形成する間に用いるマスク１３００と整合させることができる。このように、スペーサ１４００によって、マスク１５００の縁部をマスク１３００の縁部と位置合わせすることができ、その逆も可能である。マスク１５００、１３００をこのように整合させることで、ポリシリコン層１０６のＮ＋ドーピング注入領域に対してＰ＋ドーピング注入領域を望みどおりに位置付けることができる。
【００４２】
また、本発明は、第２の例示的なｅヒューズ９００を製造する第２の例示的な方法も提供することができる。第２の例示的なｅヒューズ９００を製造する第２の例示的な方法は、第１の例示的なｅヒューズ６００を製造する第２の例示的な方法と同様のものとすることができる。しかしながら、第１の例示的なｅヒューズ６００を製造する第２の例示的な方法とは異なり、第２のｅヒューズ９００を製造する第２の例示的な方法は、シリコン層（例えばバルク基板）、シリコン層上に形成された絶縁酸化物（例えば埋め込み酸化物（ＢＯＸ））の層９０８、および絶縁坂物層９０８上に形成されたＳＯＩ層９０４（例えば単結晶シリコンまたは他の適切な材料の層）を含む、図９の基板９０６と同様の基板から第２の例示的なｅヒューズ９００を形成することができる。第２の例示的なｅヒューズ９００を製造する第２の例示的な方法は、ＳＯＩ層９０４をパターニングし、かかるパターニングしたＳＯＩ層９０４にｅヒューズ９００の一部（例えばダイオード要素）を形成することができる。基板９０６の処理は、図１０から図１８に示した第１の例示的なｅヒューズ６００を製造する第２の例示的な方法のステップと同様のものとすれば良いが、以下の点で異なる場合がある。アクティブ・シリコンを含む領域として機能する（例えばＲＸレベル）ＳＯＩ層９０４のパターニングの後、かつゲート処理の前に、ＳＯＩ層９０４の各領域にＮ＋およびＰ＋注入を行うことができる。その方法は、図１２から図１７に示した第２の例示的なｅヒューズ９００を製造する第１の例示的な方法のステップと同様である。かかる注入の間、基板９０６上に製造している１つ以上のＭＯＳＦＥＴの領域を、パターニングしたフォトレジスト層から形成したブロック・マスクによって保護することができる。
【００４３】
その後、ＭＯＳＦＥＴのための通常のゲート処理を実行すれば良い。例えば、かかるゲート処理は、ゲート導体の付着およびパターニング、拡張、ハロ注入、スペーサ形成、およびソース−ドレイン注入を含む場合がある。ゲート処理の間、ＳＯＩ層９０４の注入領域は、１つ以上のブロック・マスクによりパターニングしたフォトレジスト層によって保護することができる。その後、ＳＯＩ層９０４の注入領域から、全てのゲート導体材料をエッチングにより除去し、ＣＶＤまたは他の適切な方法を用いて、ＳＯＩ層９０４上にシリサイド層９１０を形成することができる。あるいは、これとは異なる時点でシリサイド層９１０を形成することも可能である。例えば、ＳＯＩ層９０４の上にもっと浅いシリサイド層が所望である場合、ＣＶＤまたは他の適切な方法を実行した後にＲＩＥまたは他の適切な方法を用いて、ゲート導体シリサイド化の間にＳＯＩ層９０４上に絶縁材料層を形成することができる。その後、上述した方法でＳＯＩ層９０４の上にもっと浅いシリサイド層を形成すれば良い。
【００４４】
第２の例示的なｅヒューズ９００を製造する第２の例示的な方法は、第２の注入領域を、先にＳＯＩ層９０４内に形成した第１の注入領域と整合させることを可能とすることで、第２のｅヒューズ９００を製造する第１の例示的な方法を改良することができる。このように、第２の注入領域は、第１の注入領域に位置を合わせることができる。このようにＳＯＩ層９０４の注入領域を整合させることで、検知の間に高度に再現可能な逆バイアス漏れ電流を与える複数のｅヒューズ９００を製造することができる。
【００４５】
更に、本発明は、かかるｅヒューズ６００、９００を製造する追加の方法を提供することも可能である。第１の例示的なｅヒューズ６００を製造する第２の例示的な方法および第２の例示的なｅヒューズ９００を製造する第２の例示的な方法と同様に、第１の例示的なｅヒューズ６００を製造する第３の方法および第２の例示的なｅヒューズ９００を提供する第３の例示的な方法は、それぞれ、第２の注入領域を、先にポリシリコン層内に形成した第１の注入領域と整合させることを可能とすることができる。更に、かかる方法を用いて、異なるタイプのダイオード（例えばＰＩＮダイオード）を含むｅヒューズ６００、９００を製造することができる。
【００４６】
第１のｅヒューズ６００を製造する第３の例示的な方法は、第１のｅヒューズ６００を製造する第２の例示的な方法と同様のものとすることができる。例えば、図１２および図１３に示したように基板１９００を処理することができる。その後、図１９は、第１の例示的なｅヒューズ６００を製造する第３の例示的な方法のステップの横断面図を示し、本発明に従って、基板１９００上に１つ以上の窒化物スペーサが形成されている。図１９を参照すると、ＣＶＤまたは他の適切な方法を用いて、基板１９００上に窒化物（例えばシリコン窒化物）の層を（例えば共形的に）付着することができる。その後、ＲＩＥまたは他の適切な方法を用いて、窒化物層の１つ以上の部分を除去し、これによって１つ以上の窒化物スペーサ１９０２を形成することができる。例えば、露出した側壁１４０２および窒化物層１２０２の露出した側壁１４０４に、窒化物スペーサ１９０２を形成すれば良い。１つ以上の窒化物スペーサ１９０２の厚さは、付着した窒化物層の厚さに基づくものとすることができる。窒化物スペーサ１９０２の厚さは、第１の高ドーピング領域（例えばＮ＋ドーピング領域）の縁部と、この後に不純物原子の注入によって形成する第２の高ドーピング領域（例えばＰ＋ドーピング領域）との間の距離を決定することができる。更に具体的には、窒化物スペーサ１９０２の幅は、この後にＮ＋ドーピング領域とＰ＋ドーピング領域との間に形成する低ドーピング領域（例えばＰ−ドーピング注入領域）の幅を決定することができる。このため、付着した窒化物層、従って窒化物スペーサ１９０２の厚さは、第１の例示的なｅヒューズ６００を製造する第３の例示的な方法の間においてこの後に形成されるダイオードの特性を決定するために用いられる設計変数として機能することができる。従って、ｅヒューズ６００の製造中に用いられる窒化物スペーサの厚さを変えることで、製造されるｅヒューズ６００のダイオード特性をそれぞれ微調整することができる。
【００４７】
図２０は、第１の例示的なｅヒューズを製造する第３の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上にポリシリコンまたはレジスト層が形成されている。図２０を参照すると、基板１９００の上に、ポリシリコン、フォトレジスト、または他の適切な材料（例えば別のポリマー）の層１５００を形成することができる。例えば、ＣＶＤまたは他の適切な方法を用いて、基板１９００上にポリシリコン層を付着すれば良い。あるいは、スピン・オン技法または他の適切な方法を用いて、基板１９００上にフォトレジスト層を付着することができる。その後、ＣＭＰまたは他の適切な方法を用いて、ポリシリコンまたはフォトレジストの層１５００を平坦化することができる。ポリシリコンまたはフォトレジストの層１５００の平坦化は、ポリシリコン層１０６の上の窒化物スペーサ１９０２の上部および酸化物マスク１３００を除去するように行えば良い。この結果、かかる窒化物スペーサ１９０２の上部を平坦にすることができる。
【００４８】
図２１は、第１の例示的なｅヒューズを製造する第３の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板１９００から酸化物がエッチングされ、ポリシリコン層１０６の一部に不純物原子を注入して、Ｐ＋領域等の第１の低ドーピング領域が形成されている。図２１を参照すると、エッチングまたは他の適切な方法を用いて、基板１９００から露出した酸化物を除去することができる。例えば、ポリシリコンまたはフォトレジストおよび窒化物に対して選択的な等方性エッチングを用いて、基板１９００から露出した酸化物マスク１３００を除去すれば良い。このようにして、ポリシリコン層１０６の第１の部分２０２を、ポリシリコンまたはフォトレジストの層１５００によって保護する（例えば覆う）ことができる。しかしながら、ポリシリコン層１０６の第２の部分２０４は露出させることができる。
【００４９】
注入プロセスまたは別の適切な方法を用いて、ポリシリコン層１０６内にＰ＋不純物原子等（例えばドーパント）を注入することができる。注入（例えばロジックＰ＋ポリシリコンおよび拡散注入）によってポリシリコン層１０６の第２の領域２０４にＰ＋ドーピング領域が形成されるように、不純物原子の用量を選択すれば良い。従って、窒化物スペーサ１９０２は、Ｐ＋ドーピング領域の縁部がＮ＋ドーピング領域の縁部からずれている距離を規定することができる。いくつかの実施形態では、上述したＰ＋注入は、基板上に製造されているＭＯＳＦＥＴ（例えばＰＭＯＳ）の領域の形成中に実行されるＰ＋注入と同時に実行することができる（が、上述したＰ＋注入はもっと早くまたは遅くに実行することも可能である）。
【００５０】
図２２は、第１の例示的なｅヒューズを製造する第３の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板１９００から窒化物がエッチングされ、ポリシリコン層１０６の一部に不純物原子を注入してＰ−領域が形成されている。図２２を参照すると、ＲＩＥまたは他の適切な方法を用いて、基板１９００から露出した窒化物スペーサ１９０２を除去することができる。注入プロセスまたは他の適切な方法を用いて、ポリシリコン層１０６の露出した部分内に、Ｐ＋不純物原子等の不純物原子（例えばドーパント）を注入すれば良い。この第３の注入では、注入（例えばロジックＰ＋ポリシリコンおよび拡散注入）によって、ポリシリコン層１０６の第１の部分２０２の第２の小部分３０４にＰ−ドーピング領域が形成されるように、不純物原子の用量を選択する（例えばカスタマイズする）ことができる。従って、窒化物スペーサ１９０２は、Ｐ＋ドーピング領域の縁部がＮ＋ドーピング領域の縁部からずれている距離およびＰ−領域の幅を規定することができる。このように、不純物原子の用量に基づいて、Ｎ＋Ｐ−、ＰＩＮ、または他の適切なダイオード２２００をポリシリコン層１０６に形成することができる。
【００５１】
その後、基板１９００から、ポリシリコンまたはフォトレジストの層１５００、露出した窒化物スペーサ１９０２、および窒化物層１２０２を除去すれば良い。（例えば注入したドーパントを活性化するために）基板１９００にアニーリングを行うことができるが、その方法は図１７を参照して示したものと同様であるので、ここではかかるステップについて詳細には説明しない。その後、本発明の一実施形態に従って、基板１９００上にスペーサおよびシリサイド層を形成することができるが、その方法は図１８を参照して示したものと同様であるので、ここではかかるステップについて詳細には説明しない。その後、基板１９００上にバイアおよび配線を形成することができるが、その方法は図６を参照して上述したものと同様であるので、ここではかかるステップについて詳細には説明しない。
【００５２】
第１の例示的なｅヒューズ６００を製造する第３の例示的な方法を用いる場合、スペーサ１９０２（例えば窒化物スペーサ）を利用することで、Ｐ＋領域（およびＰ−領域）を形成する間に用いるマスク１５００を、Ｎ＋領域を形成する間に用いるマスク１３００と整合させることができる。このように、スペーサ１９０２によって、マスク１３００の縁部をマスク１５００の縁部と位置合わせすることができ、その逆も可能である。マスク１５００、１３００をこのように整合させることで、ポリシリコン層１０６のＮ＋ドーピング注入領域に対してＰ＋ドーピング注入領域を望みどおりに位置付けることができる。
【００５３】
また、本発明は、第２の例示的なｅヒューズ９００を製造する第３の例示的な方法も提供することができる。第２の例示的なｅヒューズ９００を製造する第３の例示的な方法は、第１の例示的なｅヒューズ６００を製造する第３の例示的な方法と同様のものとすることができる。しかしながら、第１の例示的なｅヒューズ６００を製造する第３の例示的な方法とは異なり、第２のｅヒューズ９００を製造する第３の例示的な方法は、シリコン層（例えばバルク基板）、シリコン層上に形成された絶縁酸化物（例えば埋め込み酸化物（ＢＯＸ））の層９０８、および絶縁酸化物層９０８上に形成されたＳＯＩ層９０４（例えば単結晶シリコンまたは他の適切な材料の層）を含む、図９の基板９０６と同様の基板から、第２の例示的なｅヒューズ９００を形成することができる。第２の例示的なｅヒューズ９００を製造する第３の例示的な方法は、ＳＯＩ層９０４をパターニングし、かかるパターニングしたＳＯＩ層９０４にｅヒューズ９００の一部（例えばダイオード要素）を形成することができる。基板９０６の処理は、第１の例示的なｅヒューズ６００を製造する第３の例示的な方法のステップと同様のものとすれば良いが、以下の点で異なる場合がある。アクティブ・シリコンを含む領域として機能する（例えばＲＸレベル）ＳＯＩ層９０４のパターニングの後、かつゲート処理の前に、ＳＯＩ層９０４の各領域にＮ＋およびＰ＋注入を行う。その方法は、第１の例示的なｅヒューズ６００を製造する第３の例示的な方法の対応する注入ステップと同様である。かかる注入の間、基板９０６上に製造されている１つ以上のＭＯＳＦＥＴの領域は、パターニングしたフォトレジスト層から形成したブロック・マスクによって保護することができる。
【００５４】
その後、ＭＯＳＦＥＴのための通常のゲート処理を実行すれば良い。例えば、かかるゲート処理は、ゲート導体の付着およびパターニング、拡張、ハロ注入、スペーサ形成、およびソース−ドレイン注入を含む場合がある。ゲート処理の間、ＳＯＩ層９０４の注入領域は、１つ以上のブロック・マスクによりパターニングしたフォトレジスト層によって保護することができる。その後、ＳＯＩ層９０４の注入領域から、全てのゲート導体材料をエッチングにより除去し、ＣＶＤまたは他の適切な方法を用いて、ＳＯＩ層９０４上にシリサイド層９１０を形成することができる。あるいは、これとは異なる時点でシリサイド層９１０を形成することも可能である。例えば、ＳＯＩ層９０４の上にもっと浅いシリサイド層が所望である場合、ＣＶＤまたは他の適切な方法を実行した後にＲＩＥまたは他の適切な方法を用いて、ゲート導体シリサイド化の間にＳＯＩ層９０４上に絶縁材料層を形成することができる。その後、上述した方法でＳＯＩ層９０４の上にもっと浅いシリサイド層を形成すれば良い。
【００５５】
第１の例示的なｅヒューズ６００を製造する第３の例示的な方法および第２の例示的なｅヒューズ９００を製造する第３の例示的な方法は、第２の注入領域を、先にポリシリコンまたはＳＯＩ層内に形成した第１の注入領域と整合させることを可能とすることで、ｅヒューズ６００、９００を製造する他の例示的な方法を改良することができる。
【００５６】
また、本発明は、上述したいくつかの方法と比べて注入プロセスを多く（例えば３回の注入プロセス）用いる例示的なｅヒューズ６００、９００を形成する方法を提供することも可能である。例えば、かかる方法は、図１９から図２２を参照して述べた第３の例示的な方法と同様のものとすることができる。しかしながら、これとは異なり、高ドーピング領域（例えばＮ＋領域）を形成するための第１の注入プロセスの前に窒化物スペーサ１９０２を形成することができる。従って、結果として得られる第１の高ドーピング領域は、第３の例示的な方法によって形成されるものよりも小さいものとすることができる。なぜなら、窒化物スペーサ１９０２によって第１の注入がその下の半導体層１０６の部分に達するのを防ぐことができるからである。その後、酸化物ハードマスク１３００を除去し、平坦化したポリシリコンまたはレジスト・マスク１５００を形成すれば良い。第２の注入プロセスを用いて、第２の高ドーピング領域２０４（例えばＰ＋領域）を形成することができる。その後、平坦化したポリまたはレジスト・マスク１５００および窒化物スペーサ１９０２を除去すれば良い。更に、第３の注入プロセスを用いて、半導体層１０６全体にＰ−不純物原子等を注入することができる。このように、第３の注入プロセスによって、第１および第２の高ドーピング領域２０２、２０４に影響を与えることなく、低ドーピング領域３０４（例えばＰ−領域）を形成することができる。あるいは、第３の注入プロセスを実行するのではなく、本方法を用いてＰｉＮダイオードを形成することも可能である。
【００５７】
前述の記載は、本発明の例示的な実施形態を開示するだけである。当業者には、本発明の範囲内に該当する、先に開示した装置および方法の変形が容易に明らかになるであろう。例えば、本発明は、プログラムの間にシリサイド・エレクトロマイグレーションのために露出することができるダイオード要素を含むｅヒューズ６００、９００を提供することができる。その後、プログラムしたｅヒューズを逆バイアス構成で検知することは、シリサイド・エレクトロマイグレーション・ギャップ長とは無関係である。なぜなら、結果として得られる高いダイオード要素抵抗は、可変マイグレーション範囲に関連した許容範囲よりもはるかに大きいからである。更に、上述したように、本発明の一実施形態に従ったｅヒューズ６００、９００は、ダイオード要素（例えばブロッキング・ダイオード）を含むことができる。従って、ｅヒューズ６００、９００を通って電流が駆動されると、ｅヒューズ６００、９００の以降の回復（healing）は低減あるいは排除またはそれら両方とすることができる。かかる電流は、ｅヒューズ６００、９００の両端に印加される電圧とは無関係とすることができる。抵抗であるポリシリコン層を含む従来のシリサイド（例えばＮｉＳｉ2、ＣｏＳｉ2、ＴｉＳｉ2、または他のシリサイド構成）ｅヒューズにおいては、回復または再プログラムが行われる場合がある（例えばｅヒューズが連続的に読み込まれる場合）。しかしながら、本方法および装置は、かかる回復が低減あるいは排除またはそれら両方であるシリサイドｅヒューズを提供することができる。更に、本発明の一実施形態に従ったｅヒューズ６００、９００は、リード・オンリ・メモリ（ＲＯＭ）のユーザ・プログラム可能アレイにおいて用いることができ、これによってかかるアレイに低電力の解決策を提供する。上述したｅヒューズ６００、９００は、Ｎ＋ドーピング、Ｐ−ドーピング、およびＰ＋ドーピング領域を含むダイオード要素を含むことができるが、他の実施形態においては、ダイオード要素は、Ｐ＋ドーピング、Ｎ−ドーピング、およびＮ＋ドーピング等の異なるドーピング領域を含むことも可能である。
【００５８】
従って、本発明についてその例示的な実施形態に関連付けて開示したが、他の実施形態も、特許請求の範囲が規定する本発明の範囲内に該当し得ることは理解されよう。
【図面の簡単な説明】
【００５９】
【図１】第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上にポリシリコン（または単結晶シリコン層）がパターニングされている。
【図２】第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、ポリシリコン層の一部に不純物の原子を注入してＮ＋領域が形成されている。
【図３】第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、ポリシリコン層の一部に不純物原子を注入してＰ＋領域およびＰ−領域が形成されている。
【図４】第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図であり、本発明の一実施形態に従って、基板にアニーリングを行うことを示す。
【図５】第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上にスペーサおよび分流シリサイド層が形成されている。
【図６】第１の例示的なｅヒューズを製造する第１の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上に、レベル間誘電体、バイア、および配線が形成されている。
【図７】本発明の一実施形態に従った、プログラム後の図６の第１の例示的なｅヒューズの横断面図を示す。
【図８】本発明の一実施形態に従った、プログラム後の図７の第１の例示的なｅヒューズのポリシリコン層上のカソードおよびアノードの上面図を示す。
【図９】本発明の一実施形態に従った第２の例示的なｅヒューズの横断面図を示す。
【図１０】本発明の一実施形態に従った、プログラム後の図９の第２の例示的なｅヒューズの横断面図を示す。
【図１１】本発明の一実施形態に従った、プログラム後の図１０の第２の例示的なｅヒューズのＳＯＩ層上のカソードおよびアノードの上面図を示す。
【図１２】第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板のパターニングされたポリシリコン層の上に窒化物層が形成されている。
【図１３】第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、ポリシリコン層の一部に不純物原子を注入してＮ＋領域が形成されている。
【図１４】第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上に１つ以上の酸化物スペーサが形成されている。
【図１５】第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上にポリシリコンまたはレジスト層が形成されている。
【図１６】第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板から酸化物がエッチングされ、ポリシリコン層の一部に不純物原子を注入してＰ＋領域およびＰ−領域が形成されている。
【図１７】第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、基板からポリシリコンまたはレジスト層、１つ以上の酸化物スペーサおよび窒化物層を除去した後、基板にアニーリングを行うことを示す。
【図１８】第１の例示的なｅヒューズを製造する第２の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上にスペーサおよび分流シリサイド層が形成されている。
【図１９】第１の例示的なｅヒューズを製造する第３の例示的な方法のステップの横断面図を示し、本発明に従って、基板１９００上に１つ以上の窒化物スペーサが形成されている。
【図２０】第１の例示的なｅヒューズを製造する第３の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板上にポリシリコンまたはレジスト層が形成されている。
【図２１】第１の例示的なｅヒューズを製造する第３の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板から酸化物がエッチングされ、ポリシリコン層の一部に不純物原子を注入してＰ＋領域が形成されている。
【図２２】第１の例示的なｅヒューズを製造する第３の例示的な方法のステップの横断面図を示し、本発明の一実施形態に従って、基板から窒化物がエッチングされ、ポリシリコン層の一部に不純物原子を注入してＰ−領域が形成されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成21年2月16日(2009.2.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電気的プログラム可能ヒューズであって、
基板の絶縁酸化物層の上の半導体層と、
前記半導体層に形成されたダイオード（４００）であって、第１の極性を有する第１の高ドーピング領域、第２の逆の極性を有する第２の高ドーピング領域、および、前記第１および第２の高ドーピング領域間の低ドーピング領域を含む、ダイオードと、
を含み、更に、前記ダイオードの上に形成されたシリサイド層を含む、電気的プログラム可能ヒューズ。
【請求項２】
前記第２の高ドーピング領域の縁部の位置が前記第１の高ドーピング領域の縁部の位置に基づいている、請求項１に記載の電気的プログラム可能ヒューズ。
【請求項３】
前記ダイオードの第１の部分がカソードを形成し、
前記ダイオードの第２の部分がアノードを形成し、
前記アノードよりも負の電圧を前記カソードに印加した場合、前記ダイオードは前記シリサイド層にギャップを形成するように適合されており、これによって、前記第１の高ドーピング領域が前記低ドーピング領域に結合する前記ダイオードの部分を露出させ、これによって前記電気的プログラム可能ヒューズをプログラムする、請求項１に記載の電気的プログラム可能ヒューズ。
【請求項４】
前記ダイオードが、逆バイアスがかかると所定の抵抗を与えるように更に適合されている、請求項３に記載の電気的プログラム可能ヒューズ。
【請求項５】
前記ダイオードが、逆バイアスがかかると前記電気的プログラム可能ヒューズを通る電流を所定の値に制限するように更に適合されている、請求項４に記載の電気的プログラム可能ヒューズ。
【請求項６】
前記ダイオードが、
Ｎ＋ドーピング領域と、
前記Ｎ＋ドーピング領域に結合されたＰ−ドーピング領域と、
前記Ｐ−ドーピング領域に結合されたＰ＋ドーピング領域と、
を含む、請求項１に記載の電気的プログラム可能ヒューズ。
【請求項７】
前記ダイオードが、
Ｐ＋ドーピング領域と、
前記Ｐ＋ドーピング領域に結合されたＮ−ドーピング領域と、
前記Ｎ−ドーピング領域に結合されたＮ＋ドーピング領域と、
を含む、請求項１に記載の電気的プログラム可能ヒューズ。
【請求項８】
電気的プログラム可能ヒューズを製造する方法であって、
絶縁酸化物層と該絶縁酸化物層の上の半導体層とを含む基板を設けることと、
前記半導体層にダイオードを形成することと、
前記ダイオードの上にシリサイド層を形成することと、
を含み、前記半導体層に前記ダイオードを形成することが、
前記半導体層に、第１の極性を有する第１の高ドーピング領域を形成することと、
前記半導体層に、第２の逆の極性を有する第２の高ドーピング領域を形成することと、
前記半導体層に、前記第１および第２の高ドーピング領域間に低ドーピング領域を形成することと、
を含む、方法。
【請求項９】
前記第２の高ドーピング領域を形成することが、前記第２の高ドーピング領域の縁部を、前記第１の高ドーピング領域の縁部の位置に基づいて位置付けることを含む、請求項８に記載の方法。
【請求項１０】
前記ダイオードの第１の部分がカソードを形成し、
前記ダイオードの第２の部分がアノードを形成し、
前記アノードよりも負の電圧を前記カソードに印加した場合、前記ダイオードは前記シリサイド層にギャップを形成するように適合されており、これによって、前記第１の高ドーピング領域が前記低ドーピング領域に結合する前記ダイオードの部分を露出させ、これによって前記電気的プログラム可能ヒューズをプログラムする、請求項８に記載の方法。
【請求項１１】
前記第１の高ドーピング領域を形成することがＮ＋領域を形成することを含み、
前記第２の高ドーピング領域を形成することがＰ＋領域を形成することを含み、
前記低ドーピング領域を形成することがＰ−領域を形成することを含む、請求項８に記載の方法。
【請求項１２】
前記第１の高ドーピング領域を形成することがＰ＋領域を形成することを含み、
前記第２の高ドーピング領域を形成することがＮ＋領域を形成することを含み、
前記低ドーピング領域を形成することがＮ−領域を形成することを含む、請求項８に記載の方法。
【請求項１３】
前記第１の高ドーピング領域を形成することが、第１の注入プロセスを用いて前記第１の高ドーピング領域を形成することを含み、
前記第２の高ドーピング領域を形成することが、第２の注入プロセスを用いて前記第２の高ドーピング領域を形成することを含み、
前記低ドーピング領域を形成することが、第３の注入プロセスを用いて前記低ドーピング領域を形成することを含む、請求項８に記載の方法。
【請求項１４】
前記第１の高ドーピング領域を形成することが、第１の注入プロセスを用いて前記第１の高ドーピング領域を形成することを含み、
前記第２の高ドーピング領域を形成することおよび前記低ドーピング領域を形成することが、第２の注入プロセスを用いて前記第２の高ドーピング領域および前記低ドーピング領域を形成することを含む、請求項８に記載の方法。
【国際調査報告】
2009515330.tif 000025
2009515330.tif 000026
2009515330.tif 000027