(57)【要約】  検査回路は、パラレル入力（ｗｐｉ「０」・・・ｗｐｉ「Ｎ−１」）と夫々のパラレル出力（ｗｐｏ「０」・・・ｗｐｏ「Ｎ−１」）との間で画定される、スキャン・チェーン・セグメント（６２、６４、６０）を有している。スキャン・チェーン・セグメントは、シフトレジスタ回路のセルのバンク（６２）と、コア・スキャン・チェーン部（６２）と、コア・スキャン・チェーン部（６２）周辺の第一のバイパス経路と、シフトレジスタ回路のセルのバンク（６０）周辺の第二のバイパス経路と、を備える。このアーキテクチャにより、データをコア・スキャン・チェーン又はシフトレジスタ（ＷＢＲ）内に並列に取り込むことが可能となる。加えて、スキャン・チェーン・セグメント各々が、直列ラッチ要素（８０）も有しており、これにより、追加検査能力がもたらされることになる。特に、ラッチ要素（８０）間のデータのシフトを利用して、内部又は外部モード検査が実施されている間、バイパス経路のテストを行うことができる。従って、このテストを、単一の自動テストパターン生成（ＡＴＰＧ）手順の一環とすることができる。
2009515160.tif 000002
【特許請求の範囲】
【請求項１】
集積回路コア又は集積回路コアの外部回路を検査する為の検査回路であって、該検査回路は、
テスト信号を渡す為の、複数のセルを備えるシフトレジスタ回路であって、複数のセルのバンクとして直列に配置されているシフトレジスタ回路と、
該シフトレジスタ回路の入出力に接続する為のシリアル入力及びシリアル出力と、
複数のパラレル入出力であって、該パラレル入力はテスト信号を該コアの検査用の該集積回路に渡す為のものである、複数のパラレル入出力と、を備え、
複数のスキャン・チェーン・セグメントが画定され、該スキャン・チェーン・セグメントの各々がパラレル入力と夫々のパラレル出力の間にあり、該スキャン・チェーン・セグメント各々が該シフトレジスタ回路のセルのバンクと、コア・スキャン・チェーン部と、該コア・スキャン・チェーン部周辺の第一のバイパス経路と、及び該シフト・レジスタ回路の該セルのバンク周辺の第二のバイパス経路とを備え、
該スキャン・チェーン・セグメント各々が、更に該セルのバンク及び該コア・スキャン・チェーン部と直列にラッチ要素を備える、集積回路コア又は集積回路コアの外部回路を検査する為の検査回路。
【請求項２】
集積回路コア出力をマルチプレクサ出力に接続する、又は、前記第一のバイパス経路を導入するように制御可能なバイパスマルチプレクサの第一のバンクを備える、請求項１に記載の回路。
【請求項３】
前記シフトレジスタ回路のセル列の出力を前記マルチプレクサ出力に接続する、又は、前記第二のバイパス経路を導入するように制御可能なバイパスマルチプレクサの第二のバンクを備える、請求項２に記載の回路。
【請求項４】
前記スキャン・チェーン・セグメントが、前記シリアル入力と前記シリアル出力との間に単一のパイプラインを画定するように直列に接続可能な、請求項１〜３のいずれか一項に記載の回路。
【請求項５】
前記検査回路が、シフトモード及びテストモードにおいて動作可能な、請求項１〜４のいずれか一項に記載の回路。
【請求項６】
前記回路が、コア内部テスト及びコア外部テストにおいて動作可能な、請求項５に記載の回路。
【請求項７】
コア内部テストモードに先立つ前記シフトモード中は、前記パラレル入力が前記コア・スキャン・チェーン部に結合され、前記出力が前記シフト・レジスタ・セル列に結合され、かつ、
前記コア外部テストモードに先立つ前記シフトモード中は、前記第一のバイパス経路が導入され、及び、前記パラレル入力は前記シフト・レジスタ・セルのバンクに結合される、請求項６に記載の回路。
【請求項８】
前記テストモードの一方のテストサイクル中に、前記第一及び第二のバイパス経路を導入し、連続する直列ラッチ要素間でデータをシフトさせ、それにより、前記実装済みバイパス経路の検査が行われるように前記回路が動作可能な、請求項５、６、又は７に記載の回路。
【請求項９】
前記セルの各々が、シリアルテスト入力、シリアルテスト出力、機能入力及び機能出力を有する、請求項１〜８のいずれか一項に記載の回路。
【請求項１０】
前記パラレル出力が、前記ラッチ要素の出力において画定される、請求項１〜９のいずれか一項に記載の回路。
【請求項１１】
前記シフトレジスタ回路が、組み込みコア・テスト・アーキテクチャ用ラッパー・バンダリ・レジスタを備える、請求項１〜１０のいずれか一項に記載の回路。
【請求項１２】
前記シフトレジスタ回路が、ＩＥＥＥ  ＳＴＤ  １５００組み込みコア・テスト・アーキテクチャ用ラッパー・バンダリ・レジスタを備える、請求項１１に記載の回路。
【請求項１３】
ＩＥＥＥ  ＳＴＤ  １５００ラッパーであって、
前記シフトレジスタ回路がラッパー・バウンダリ・レジスタ、
ラッパー命令レジスタ、及び
ラッパー・バイパス・レジスタを備える請求項１〜１２のいずれか一項に記載の回路を備えるＩＥＥＥ  ＳＴＤ  １５００ラッパー。
【請求項１４】
回路コアと請求項１３に記載のＩＥＥＥ  ＳＴＤ  １５００ラッパーとを備える、集積回路。
【請求項１５】
複数の回路コアを備える集積回路であって、各々が、請求項１３に記載のＩＥＥＥ  ＳＴＤ  １５００ラッパーと、該複数のラップコア周辺に更なる一つのラッパーを有する集積回路。
【請求項１６】
集積回路コア又は集積回路コアの外部回路を検査する為の、及び、検査回路の一連のバイパス経路を検査する為の方法であって、該方法は、
テストベクトルを該検査回路の一組のパラレル入力ポート内にシフトするシフトモードにある該検査回路を作動させるステップで、該テストベクトルは、該コアの検査をする為に該集積回路コアのコア・スキャン・チェーンに、又は、該コアの外部回路を検査する為にシフト・レジスタ回路に送られるステップと、
テストモードにある該検査回路を作動させて、該コア、又は、該外部回路の該検査を実施するステップを備え、
該テストモード中に、該コア・スキャン・チェーン及びシフトレジスタ回路が、該コア・スキャン・チェーンの部分及び該シフトレジスタ回路の部分の周辺のバイパス経路を使用してバイパスモードになり、該検査回路は、複数のラッチ要素及び該バイパス経路を前記シリアル入出力間に直列に設けるように構成されており、データが該ラッチ要素間でラッチされて該バイパス経路の検査が行われる方法。
【請求項１７】
複数のスキャン・チェーン・セグメントを設けることを備え、該スキャン・チェーン・セグメントの各々が、パラレル入力と夫々のパラレル出力との間にあって、前記シフトレジスタ回路のセルのバンクと、コア・スキャン・チェーン部と、該コア・スキャン・チェーン部周辺の第一のバイパス経路と、該シフトレジスタ回路の該セルのバンク周辺の第二のバイパス経路と、該セルのバンク及び該コア・スキャン・チェーン部に直列な該ラッチ要素とを備える、請求項１６に記載の方法。
【請求項１８】
前記シフトモードが、前記検査回路の一組のパラレル出力ポートからテスト結果をシフトアウトすることにも使用される、請求項１６又は１７に記載の方法。
【請求項１９】
前記テスト結果が、前記ラッチ要素を介して前記パラレル出力ポートからシフトアウトされる、請求項１８に記載の方法。
【請求項２０】
前記シフトレジスタ回路が、組み込みコア・テスト・アーキテクチャ用ラッパー・バウンダリ・レジスタを備える、請求項１６から１９のいずれか一項に記載の方法。
【請求項２１】
前記シフトレジスタ回路が、ＩＥＥＥ  ＳＴＤ  １５００組み込みコア・テスト・アーキテクチャ用ラッパー・バウンダリ・レジスタを備える、請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には半導体集積回路の検査に関し、特にはコアテスト方法及び装置に関する。
【背景技術】
【０００２】
半導体集積回路（ＩＣ）検査用の一般的な検査技術の一つに、スキャン検査技術がある。この技術は、テストパターン（「ベクトル」とする）をデバイスパッケージのピンに乗せ、そして、そのデバイスのクロック速度に応じて特定時間における出力応答を監視することを本質的に伴う。一組のテストベクトルを使用して、テスト中のデバイスの挙動を決定することができる。これらのベクトルは、デバイスの製造欠陥が検出できるように設計されている。
【０００３】
集積回路に使用されるトランジスタの数が増えるにつれ、集積回路設計を再利用する能力がますます重要となっている。設計機能（「コア」とする）の再利用に関する重要な問題点の一つに、検査手法を設計し直さずにこれらのコアをテストする能力があり、それにより、設計の再利用と同様にテストの再利用を実施することができる。複数機能コアを有するシステム・オン・チップ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ；  ＳｏＣ）回路の検査も、より一層の課題となっている。
【０００４】
これらの問題への取り組みを主眼として、ＩＥＥＥ（電気電子技術者協会）Ｐ１５００ワーキンググループが結成され、テスト統合及びテスト再利用を促進するべく、コアレベルでの解決策の開発を行ってきた。現在、この標準はＩＥＥＥ  ＳＴＤ  １５００として採用されており、標準インターフェース、及び、コアとそのコアの外部ロジックとの間のバウンダリを定義するルール一式が定められている。このバウンダリは「ラッパー」と称され、チップ構造上のシステム外に迂回される必要のある最小信号を用いたコアの分離テストを可能とする。このラッパーは、コアの各々の機能入力及び機能出力用の、いわゆる「ラッパーセル」を備えている。
【０００５】
図１には、ＩＥＥＥ  ＳＴＤ  １５００ラッパーの基本配置が示されている。コア１はラッパー２に囲まれており、ラッパー２は、全ての外部信号とそのコア間のインターフェースとして機能する。ラッパーは、コア機能入力（ＦＩ）／出力（ＦＯ）とラッパー機能入力／出力との間に、ラッパー・バウンダリ・レジスタ（ＷＢＲ）を有している。そのコア端子は図４に示される通りであり、そのうちの幾つかは機能入力であり、そのうちの幾つかは機能出力である。この標準規格には、コア１は単一方向端子により画定されると定められている。矢印６は、ラッパー・バウンダリ・レジスタが、外部機能入出力とコア機能入出力との間のインターフェースとして機能することを概略的に示している。
【０００６】
ラッパー・バウンダリ・レジスタＷＢＲは、各々がコアの個別機能入力又は出力に関連する一連のセル８を備えている。これらのセルはスキャンチェーン内に組み込まれ、所望のテストベクトルをコア機能入力の制御に供給し、又は、コア機能出力上に存在する結果をシフトアウトする。従って、ＷＢＲのセルは、本質的に、選択済みテストベクトルをコアの機能入出力に供給することにより、スキャンテスト技術を実施する。
【０００７】
ラッパー２は、ラッパーシリアル入力（ＷＳＩ）とラッパーシリアル出力（ＷＳＯ）とを有し、これらは、ラッパー命令レジスタ（ＷＩＲ）と称する命令レジスタ及びラッパー・バウンダリ・レジスタ（ＷＢＲ）と通信する。
【０００８】
ラッパー・バウンダリ・レジスタＷＢＲは、機能コアのポート４の制御及び観測を行う。ＷＢＲのセル８は、ラッパー命令レジスタＷＩＲに与えられる命令に応じて構成され、ラッパー命令レジスタは、本質的に検査工程を制御する。
【０００９】
特に、ＷＩＲ及びＷＢＲは、「選択」、「キャプチャ」、「シフト」、及び「アップデート」コマンドを表す制御信号に応じて作動するよう構成されている。
【００１０】
シフトには、記憶位置をテスト出力に一つ近づける、ＷＢＲにおけるデータの前進が（及び、ＷＩＲ又は他のレジスタにおけるデータの進行も）含まれる。それにより、シフトコマンドは、ＷＢＲセルに所望のテストベクトルを取り込む。
【００１１】
キャプチャには、ＷＢＲの機能入力又は出力上に存在するデータをＷＢＲセル内に記憶することが含まれる。アップデートには、追加アップデート記憶要素を使用して、データをＷＢＲセルシフト記憶要素に格納することが含まれる。
【００１２】
トランスファには、ＷＢＲセルシフト記憶要素へデータを移動することが含まれる。
【００１３】
図１に示されてはいないが、ラッパーは、ラッパーキャプチャ信号（ＣａｐｔｕｒｅＷＲ（キャプチャＷＲ））、ラッパーシフト信号（ＳｈｉｆｔＷＲ（シフトＷＲ））、及びアップデートラッパー信号（ＵｐｄａｔｅＷＲ（アップデートＷＲ））の形式で信号を受け取る。更に、ラッパーは、ラッパークロック信号（ＷＲＣＫ）、ラッパーリセット信号（ＷＲＳＴＮ）、及び命令レジスタ選択信号（ＳｅｌｅｃｔＷＩＲ（選択ＷＩＲ））により制御される。
【００１４】
ラッパー命令レジスタ（ＷＩＲ）を使用し、ラッパーを、ＷＩＲにシフトインされた命令により決定される所望の動作モードに設定する。この命令は、長さが何十又は何百ビットであってもよく、異なるテスト及び動作の診断モードを定義できる。ＷＩＲの追加回路（不図示）は、取り込んだＷＩＲ命令の翻訳、及び、コアとのやり取りを制御するＷＢＲに対する適切な制御信号の送信に使用される。
【００１５】
ラッパーは、ＷＢＲセルにシフトインされるシリアル・テスト・ベクトルの取り込みに、命令データの取り込みと同様のシリアル入力を使用し、ＳｅｌｅｃｔＷＩＲ信号は、どの動作モードが使用されているかを決定する。
【００１６】
それにより、ＷＩＲは取り込み済命令を復号化してラッパー・バウンダリ・レジスタ（ＷＢＲ）を制御し、指定された制御を行う。上述のように、ＷＩＲ回路は、信号ＣａｐｔｕｒｅＷＲ、ＳｈｉｆｔＷＲ及びＵｐｄａｔｅＷＲ、クロック信号ＷＲＣＫ、リセット信号ＷＲＳＴＮ並びに信号ＳｅｌｅｃｔＷＩＲを受け取る。
【００１７】
ラッパー命令レジスタは、コアと何らのやり取りも行うことなくラッパーシリアル入力（ＷＳＩ）をラッパーシリアル出力（ＷＳＯ）に受け渡すように動作可能な、ラッパー・バイパス・レジスタ（ＷＢＹ）を制御することもできる。これは、ＷＩＲ命令に応じてのことである。更に、外部テストはＷＩＲにより制御され、外部からのコアの可制御性及び可観測性を提供することが可能であり、このテストには、ラッパー・バウンダリ・レジスタ（ＷＢＲ）をラッパーシリアル入出力（ＷＳＩ及びＷＳＯ）に接続することが含まれる。これにより、顧客指定データをＷＢＲセル内へ取り込ませることが可能となる。
【００１８】
ラッパー命令レジスタは、自身の制御入力をラッパーシリアル制御（ＷＳＣ）入力から受け取る。
【００１９】
上述の端子はシリアルポートからのものである。ラッパーは、パラレル入力ポートＰＩ及びパラレル出力ポートＰＯとして図１に示す、パラレルポートを有することもできる。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、特には、ラッパーに囲まれる複数コアの検査に関する。この場合、テスト信号用経路をそれら複数のコア間に設ける必要がある為、そのテスト信号経路を使用して、選択した１個又は複数個のコアをテストできる。ある特定のコアをテストする場合、テストベクトルを所望のコアに迂回させることができるように、他のコアを迂回させる必要が生じる。
【００２１】
これを達成する方法の一つとして、異なるラッパー用のスキャンチェーンを共に直列に連結することがある。テストを行わないコアには、例えば、内部コア・スキャン・チェーンと平行な単一のシフト・レジスタ・バイパス要素を使用して、内部コア・スキャン・チェーンの周りにバイパスを設ける。
【００２２】
そのバイパス要素は、パイプラインに沿って送られている信号が、内部コア・スキャン・チェーン及びラッパーのＷＢＲセルを迂回できるようにする、単一のラッチ要素を備えることができる。この手法の一つの問題として、テスト手順全体の一環として、異なるバイパス構成が正しく機能しているかをテストする必要性が生じる、ということがある。これらのバイパス構成は、ラッパーの異なる内部構成を表しているため、自動テストパターン生成（ＡＴＰＧ）システムを一回作動させることによりその異なるバイパス構成をテストすることは、一般的には可能ではない。それどころか、実際のコア内部及び外部テストの実施が可能となる前に、専用テストを実施してその異なる構成自身をテストする必要が生じてしまう。
【課題を解決するための手段】
【００２３】
本発明によれば、集積回路コア又は集積回路コアの外部回路を検査する為の検査回路であって、その検査回路は、
テスト信号を渡す為の、複数のセルを備えるシフトレジスタ回路であって、複数のセルのバンクとして直列に配置されているシフトレジスタ回路と、
シフトレジスタ回路の入出力に接続する為のシリアル入力及びシリアル出力と、
複数のパラレル入出力であって、パラレル入力はテスト信号を集積回路に渡してコアを検査する為のものである、複数のパラレル入出力と、を備え、
複数のスキャン・チェーン・セグメントが画定され、そのセグメントの各々がパラレル入力と夫々のパラレル出力の間にあり、スキャン・チェーン・セグメント各々がシフトレジスタ回路のセルのバンクと、コア・スキャン・チェーン部と、コア・スキャン・チェーン部周辺の第一のバイパス経路と、及びそのシフト・レジスタ回路のセルのバンク周辺の第二のバイパス経路とを備え、
スキャン・チェーン・セグメント各々が、更にそのセルのバンク及びコア・スキャン・チェーン部と直列にラッチ要素を備える検査回路が、提供される。
【００２４】
本配置においては、本質的には、そのバイパス機構の一部として複数の直列要素が使用される。バイパス経路自身は、何等の遅延ももたらさないことが好ましく、従って、夫々のスキャン・チェーン部又はセルのバンク周辺に出力マルチプレクサへのフィードフォワード経路を備えることができる。
【００２５】
従って、バイパス経路が使用されており、回路がテストモードである間、コア・スキャン・チェーン及びシフト・レジスタ・セルと直列にラッチ要素を使用することにより、ラッチ要素間でデータをラッチすることが可能となる。これは、バイパス経路の検査がコア内部又は外部テストの一環として可能であることを意味し、また、これにより、ラッパーバイパス構造専用のテストランを必要とせずに、コア、そのコアの外部回路、及びラッパー・ハードウェアの全検査が可能となる。通常は、コア内部テスト用とコア外部テスト用にテストランがそれぞれ一回実行され、そのうちの一方に、ラッパーバイパス経路検査を含めることができる。
【００２６】
この回路は、集積回路コア出力を、マルチプレクサ出力に接続する、又は、第一のバイパス経路を導入するように制御可能なバイパスマルチプレクサの第一のバンクを備えることが好ましい。
【００２７】
この回路は、シフトレジスタ回路のセルのバンクの出力をマルチプレクサ出力に接続する、又は、第二のバイパス経路を導入するように制御可能なバイパスマルチプレクサの第二のバンクを備えることが好ましい。
【００２８】
これらのマルチプレクサは、ゼロ遅延バイパス経路を導入し（信号伝搬遅延を無視する）、ラッチ要素は、必要なラッチ遅延をもたらし、バイパスモードにおいて的確なタイミングを提供する。
【００２９】
そのスキャン・チェーン・セグメントが、シリアル入力とシリアル出力との間に単一のパイプラインを画定するように直列に接続可能なことが好ましい。このパイプライン接続により、データを異なるスキャン・チェーン・セグメントのラッチ要素間でラッチできるようになり、ラッチ要素間に設けられたバイパス経路の検査が可能となる。
【００３０】
検査回路は、シフトモード及びテストモードにおいて動作可能であることが好ましい。シフトモードには、スキャン・チェーン・セグメント各々に沿ったデータのシフトが備えられており、テストモードは、このデータのシフトを無効にする。しかしながら、ラッチ要素間のデータのシフトは、このテストモードの間に実施される為、これにより、コア・スキャン・チェーン又はシフト・レジスタ・セルにおいて保持されるデータに影響が及ぼされることはない。テストモードには、コア内部テストモード及びコア外部テストモードが含まれていてもよい。
【００３１】
コア内部テストモードに先立つシフトモード中は、パラレル入力をコア・スキャン・チェーン部に結合してもよく、また、出力をシフト・レジスタ・セルのバンクに結合する。コア外部テストモードに先立つシフトモード中は、第一のバイパス経路を導入し、且つ、パラレル入力はシフト・レジスタ・セルのバンクに結合される。
【００３２】
この回路は、それらテストモードのいずれか又は両方のテストサイクル中に、第一及び第二のバイパス経路を導入し、連続するラッチ要素間でデータをシフトさせ、それにより、その導入されたバイパス経路の検査が行われるように動作可能である。
【００３３】
シフトレジスタ回路は、組み込みコア・テスト・アーキテクチャ用の、例えば、ＩＥＥＥ  ＳＴＤ  １５００組み込みコア・テスト・アーキテクチャ用のラッパー・バウンダリ・レジスタを備えることができる。
【００３４】
また、本発明は、ＩＥＥＥ  ＳＴＤ  １５００ラッパーであって、
シフトレジスタ回路がラッパー・バウンダリ・レジスタ、
ラッパー命令レジスタ、及び
ラッパー・バイパス・レジスタを備える本発明の検査回路を備えるＩＥＥＥ  ＳＴＤ  １５００ラッパーも提供する。
【００３５】
本発明は、回路コアと本発明のＩＥＥＥ  ＳＴＤ  １５００ラッパーとを備える集積回路も提供する。その集積回路は、複数の回路コアを備えてもよく、その各々が、本発明のＩＥＥＥ  ＳＴＤ  １５００ラッパーと、その複数のラップコアの周辺に更なる一つのラッパーとを有している。
【００３６】
本発明は、集積回路コア又は集積回路コアの外部回路を検査する為の、及び、検査回路の一連のバイパス経路を検査する為の方法であって、その方法は、
テストベクトルを検査回路の一組のパラレル入力ポート内にシフトするシフトモードにあるその検査回路を作動させるステップで、そのテストベクトルは、そのコアの検査をする為にその集積回路コアのコア・スキャン・チェーンに、又は、コアの外部回路の検査する為にシフト・レジスタ回路に送られるステップと、
テストモードにある検査回路を作動させ、コア、又は、外部回路の検査を実施するステップを備え、
テストモード中に、コア・スキャン・チェーン及びシフトレジスタ回路が、コア・スキャン・チェーンの部分及びシフトレジスタ回路の部分の周辺のバイパス経路を使用してバイパスモードになり、検査回路は、複数のラッチ要素及びそれらバイパス経路をシリアル入力及び出力間に直列に設けるように構成されており、データがラッチ要素間でラッチされてバイパス経路の検査が行われる方法も提供する。
【００３７】
この方法は、単一又は複数のテスト・モード・サイクルを使用して、検査回路のコア・スキャン・チェーン及びシフトレジスタの為に設けられたバイパス経路の検査を行う。これらのバイパス経路においては、異なるテストモードを提供できること、及び、複数コアの配置内で一つのコアを迂回できること、が必要とされる。バイパス経路の検査は、コア内部又はコア外部テストの一環として実行することが可能であり、従って、単一のテストパターン手順として実行できる。
【００３８】
シフトモードを使用し、ラッチ要素を介して、検査回路の一組のパラレル出力ポートからテスト結果をシフトアウトすることも行われる。
【００３９】
シフトレジスタ回路は、組み込みコア・テスト・アーキテクチャ用ラッパー・バウンダリ・レジスタ、例えば、ＩＥＥＥ  ＳＴＤ  １５００組み込みコア・テスト・アーキテクチャを備えることができる。
【発明を実施するための最良の形態】
【００４０】
本発明の一実施例を、添付の図面を参照しながら詳細に説明する。
以下に記載する本発明の実施例において、ＷＢＲセルが並列に配置されてパラレル・ラッパー・ポートからのパラレルデータの授受をサポートする、ラッパー・アーキテクチャを説明する。
【００４１】
スキャン・チェーン・セグメントは、各々のパラレル入力とその夫々のパラレル出力との間で区画され、そのスキャン・チェーン・セグメントは、シフトレジスタ回路のセルのバンクと、コア・スキャン・チェーン部と、コア・スキャン・チェーン部周辺の第一のバイパス経路と、シフトレジスタ回路のセルのバンク周辺の第二のバイパス経路と、を備える。このアーキテクチャにより、データをコア・スキャン・チェーンに、又は、シフトレジスタ（ＷＢＲ）に並列に取り込ませることが可能となる。更に、各々のスキャン・チェーン・セグメントは直列ラッチ要素を有し、これにより、追加検査能力が備わることになる。特に、これらラッチ要素間のデータのシフトを利用して、内部又は外部モード検査が行われている間に、バイパス経路をテストすることができる。従って、このテストを、単一のＡＴＰＧ手順の一環とすることができる。
【００４２】
本発明を更に詳細に説明する前に、ラッパー構造及びその動作の更に詳細な概要を説明する。
【００４３】
上述のように、ラッパー・バウンダリ・レジスタは複数のセルとして形成され、図２は、図１に示されるセル８の一つに対応する、かかるセル２０の一例を示している。このセルは、入力セル又は出力セルとして構成することができる。入力セルでは、保持入力／出力信号は保持入力となり、出力セルでは、は保持入力／出力  信号は保持出力となる。
【００４４】
これらの保持信号は、ＷＢＲセルを制御し、且つ、コア内部（内向き）テストとコア相互接続（外向き）テストとの選択を関して静的である。それら保持信号は、ＷＩＲ命令の翻訳に応じて生成され、選択済みテスト（又は、診断若しくはアプリケーション）モードに従って制御される。アプリケーションモードには、本質的に、ラッパーがコアの通常の機能性を許容しないようにすることが含まれている。
【００４５】
セル２０は、セルテスト入力「ｃｔｉ」であるシリアル入力「ｓｉ」を受け取る。このシリアル入力は、シフトイネーブル制御ライン「ｓｅ」が高レベルである場合に、フリップフロップ２２によりセルテスト出力「ｃｔｏ」であるシリアル出力「ｓｏ」にクロックされる。このシフトイネーブル制御ラインは、マルチプレクサ２３を制御する。従って、シフトイネーブル制御ラインは、スキャンチェーンに沿った信号のシフトを制御することになる。なお、シフトイネーブル制御ライン「ｓｅ」は、コマンド「ｓｈｉｆｔＷＲ」と関連している。
【００４６】
入力セルにおいては、コアに信号を送るために、制御ライン「保持入力」における高レベル保持信号に応じて、フリップフロップ２２の出力が、マルチプレクサ２４を介してセル機能出力「ｃｆｏ」に送られる。このフリップフロップ２２の出力は、マルチプレクサ２３にも返され、シフト・イネーブル・ラインが低レベルの状態で、この信号はフリップフロップ２２に送られて、セル機能出力を安定状態に維持する。従って、そのフリップフロップに格納されたセルテスト入力信号は、セルテスト出力上で保持される。入力セルは、コア外部の環境の観測も行うことが可能であり、これをシリアル出力に迂回させることができる。
【００４７】
出力セルにおいては、セル機能入力においてコアから信号を受け取ることが可能であり、「保持入力」信号が低レベルの状態で、この信号を（シフトイネーブルが低レベルの状態で）シリアル入力に迂回させることができる。同様に、セルテスト入力をセル機能出力に迂回させることができる。
【００４８】
入力セルは、テスト信号をコアに送ることが可能であり、出力セルは、コアからの反応を受け取ることが可能であり、また、外向きテスト信号をコア外部の回路に送ることも可能である、ということが理解できる。これらの機能は、ＷＢＲ動作方法の制御を行う保持信号値により制御される。
【００４９】
図３は、直列に接続されて、（０から「Ｎ−１」と番号付けされた）Ｎ個のセルから形成されると示されるＷＢＲを定義する、図２の複数のセル２０を示している。それらのセルには、入力セル（コアの出力端子用）として構成されているものもあれば、出力セル（コアの出力端子用）として構成されているものもある。従って、図３は、図１に示すフルＷＢＲを表す。
【００５０】
図４は、ＷＩＲ用ビルディングブロックを形成する、命令レジスタブロックを実施する一つの可能な方法を示している。
【００５１】
図４は、クロック「ｗｒｃｋ」及びリセット「ｗｒｓｔｎ」信号に加え、ラッパー命令レジスタ「キャプチャ」、「シフト」、及び「アップデート」信号を示している。
【００５２】
シリアル入力「ｓｉ」は、シフト信号により制御されるマルチプレクサ３０の「１」入力に送られる。そのシフト信号が高レベルある場合は、このシリアル入力は第一のフリップフロップ３２に送られ、その入力信号がシリアル出力「ｓｏ」にクロックされる。これにより、シリアルチェーン動作が行われる。
【００５３】
出力は、キャプチャ機能を実施する第二のマルチプレクサ３４にも戻される。キャプチャコマンドがない場合は、出力はマルチプレクサ３０の「０」入力に返される。これにより、その出力が次の高レベルシフト信号まで安定状態に維持され、マルチプレクサ３０への入力が次のシリアル入力値に置き換わる。
【００５４】
シリアル出力は、第三のマルチプレクサ３６にも送られ、このマルチプレクサは、高レベルアップデート信号に応じて、その出力を第二のフリップフロップ３８に受け渡す。アップデート信号後は、フリップフロップ３８の出力が、マルチプレクサ３６の「０」入力に戻されるため、フリップフロップ３８の出力は安定する。従って、アップデート動作の後、フリップフロップ３８の出力は安定し、その値をフリップフロップ３２に格納する。これにより、ラッパー命令レジスタ（ＷＩＲ）出力が定義される。
【００５５】
リセット信号は、ＷＩＲ出力をリセットし、動作のリセットモード中にアプリケーションモードも実施される（ラッパーの機能を効果的に無効にする）。
【００５６】
図４に示す回路の機能性は、以下の様にまとめられることが理解できる。
−シフト信号を使用し、且つ、フリップフロップ３２を介して、シリアル出力にシリアル入力をシフトさせる、
−フリップフロップ３８又はシリアル出力に迂回させることができる「外部」信号を、フリップフロップ３２に取り込む。
【００５７】
図４において、フリップフロップ３２はシリアル命令レジスタに含まれ、フリップフロップ３８はパラレル・アップデート・レジスタに含まれる。データは、シリアル動作と平行に、且つ、独立してアップデート・レジスタに取り込むことができる。従って、テストモード状況をパラレル・アップデート・レジスタに格納しながら、新たな一組のテストモード状況（すなわち、命令）をシリアル・シフト・レジスタに取り込むことができる。
【００５８】
図４の回路は追加テスト機能性を有し、これを目的として、ＷＩＲ出力は、インバータ４を介してマルチプレクサ３４の「１」入力に戻されることにもなる。
【００５９】
この回路は、キャプチャ信号を内部テスト制御として使用する。キャプチャ信号が高レベルになると、ＷＩＲ出力の逆数がマルチプレクサ３０に供給され、そして、シフト信号入力がない場合に、その出力は、フリップフロップ３２に送られる。従って、ＷＩＲ出力の逆数は、アップデート制御信号を使用して、本構造を介してＷＩＲ出力へと伝搬するように制御できる。
【００６０】
図４は、ラッパー命令レジスタを形成するための一つのビルディングブロックを示し、図５は、図５のビルディングブロックを使用して形成されたラッパー命令レジスタを示す。図示のとおり、ＷＩＲは、一方のシリアル出力が次のシリアル入力に接続された状態で、図４の要素の直列チェーンを備える。全てのユニットが、同じクロック、キャプチャ、シフト、及びリセット信号を共有する。
【００６１】
このレジスタにより、ＷＩＲシリアル入力（「ｓｉ」）を使用してデータが連続的に取り込まれ、また、ＷＩＲ出力が並列的に行われることになり、テスト中のコアに付加されるテストベクトルを備えることが可能となる。
【００６２】
しかしながら、本アーキテクチャにより、命令レジスタの検査を通して、特に、シリアル・フリップフロップ、キャプチャ及びシフトマルチプレクサを介する１及び０の伝搬を、並びに、アップデート・フリップフロップ、アップデート・マルチプレクサを介する１及び０の伝搬の監視も可能となる。シリアル出力を使用して、スライス間の直列スキャンチェーン接続を介した１及び０の伝搬も監視できる。
【００６３】
上述のように、ＷＢＲセルは、内向き又は外向きテスト（保持信号を使用）を実施するように制御される。効率的なコアベースの検査を行うには、コア内部及び外部検査をサポートする為に、複数のスキャンチェーン構成が必要となる。
【００６４】
例えば、複数のコアは、より大きなラッパーに含まれてもよく、それにより、それらのコアのサブセットをテストする能力が望ましいこととなり、それを、コア各々の周辺のパラレルバイパス要素を使用して可能とすることが知られている。
【００６５】
図６は本発明の構成を示す。図６の配置では、パラレルラッパー入力を使用し、複数のテスト信号を並列に送ることを可能としている。図６は単一のコアを示す。
【００６６】
図６には、ｗｐｉ［０］からｗｐｉ［Ｎ−１］までのパラレルラッパー入力の数Ｎが示されている。この数はＷＢＲセル数未満である為、パラレル入力各々が、データをＷＢＲセルのサブセットに送る必要がある。ブロック６０各々は、ＷＢＲセルのサブチェーンである。
【００６７】
内部コア・スキャン・チェーンは６２として示されており、多数のブロックとしても示されている。完全を期すために、内部コアの別のメモリチェーンも６４として示されており、それもまた、多数のブロックとして示されている。
【００６８】
内部コア・スキャン・チェーン６２、メモリチェーン６４、及びＷＢＲチェーン６０の各々が、共有のシフトイネーブル信号「ｓｅ」により制御される。このシフトイネーブル信号は、パイプラインに沿ったデータのシフト中はアクティブであり、通常（内部及び外部）モードテスト中は非アクティブになる。ブロック６２、６４、６０各々はその出力に、バイパスを実施できるように、マルチプレクサが設けられている。
【００６９】
内部コアチェーンブロック６２の各々が、その出力にマルチプレクサ７２を有し、このマルチプレクサのバンクが、信号「内部バイパス」の制御の下で、内部コア・バイパス・モードを実施することができる。このバイパス信号が低レベルの場合、マルチプレクサ７２は、コア・スキャン・チェーン・ブロック６２への入力をマルチプレクサの出力へ直接送る。
【００７０】
メモリ・チェーン・ブロック６４の各々が、その出力にマルチプレクサ７４を有し、このマルチプレクサ７４のバンクが、信号メモリバイパス」の制御の下で、メモリ・バイパス・モードを実施する。このバイパス信号が低レベルの場合、マルチプレクサ７４は、メモリ・チェーン・ブロック６４への入力をマルチプレクサの出力へ直接送る。
【００７１】
ＷＢＲセルブロック６０の各々が、その出力にマルチプレクサ７０を有し、このマルチプレクサのバンクが、信号「ＷＢＲバイパス」の制御の下で、ＷＢＲバイパスモードを実施する。このバイパス信号が低レベルの場合、マルチプレクサ７０は、ＷＢＲセル・ブロック６０への入力をマルチプレクサの出力へ直接送る。
【００７２】
本構成を使用して、シリアル入力「ｓｉ」とシリアル出力「ｓｏ」の間に単一のシリアルチェーンを実装することも可能であり、この目的の為に、更なるマルチプレクサ列７６が設けられる。このシリアルチェーンは、内部検査なしに、全てのデータがシリアルパスに沿って搬送されるデバッグ動作に特に関係している。マルチプレクサ７６は、ラッチセルの連続するパイプラインへの結合を制御する、「セル連結」制御ラインにより制御される。
【００７３】
マルチプレクサを配置することにより、様々なバイパス構成を実施することが可能となる。しかしながら、テスト手順の一部として、これらのマルチプレクサ及びバイパス経路が正しく機能しているかのテストを行う必要もある。
【００７４】
本発明においては、夫々がパラレル入力／出力ペアであるｗｐｉとｗｐｏとの間に、追加ラッチ要素８０が直列に設けられる。この両方のラッチ要素により、テスト機能が可能となり、動作のバイパスモード用のラッチが設けられることになる。これらの要素は、直列バイパス要素であると見なしてもよく、順次スキャンチェーン内でリンクを形成する、単純なフリップフロップ・ラッチ構造を有する。これらの要素により、ラッチ要素８０をクロックするのに使用される、ラッパークロックの単一クロックパルスの遅延がもたらされることになる。
【００７５】
要素８０は、バイパス構成が正しく動作しているかを監視する、監視装置として機能する。これらの要素は、スキャンチェーンに対して直列に設けられる為、コア内部又は外部検査の一環として、バイパス構成を監視することに使用できる。このことは、下述の内容から明らかとなるであろう。このようにして、バイパス・マルチプレクサ７２、７４、及び７０並びにバイパス経路の検査を可能とすることに、追加テスト構成が必要でなくなる。
【００７６】
図６のアーキテクチャにおいて、パラレル入力出間の直列配置の夫々を、スキャン・チェーン・セグメントと見なすことが可能であり、そこには、シフトレジスタ回路の一部６０、コア・スキャン・チェーンの一部６２、メモリチェーンの一部６４、及びラッチ要素８０の一つが含まれる。
【００７７】
以下の表には、図６の回路で使用され得る、種々のテストモードが示される。これらのテストモードは、図７から図１１に図示されている。これらの図面には、図６のアーキテクチャを介するデータ経路が示されるが、参照符号が付されていない単純化された形式で示されている。図７から図１１は、制御ラインの値も示している。
【００７８】
2009515160.tif 000003
【００７９】
上記の表は、上述の制御入力に付加される信号を示す。
【００８０】
テストモードには、テストベクトルを取り込むための（ｓｅ＝１である、複数のクロックサイクルの）シフトモードが含まれ、その後にテストサイクル（ｓｅ＝０）が続き、次いで、テスト結果を出力するための（ｓｅ＝１である、複数のクロックサイクルの）更なるシフトモードが続く。値Ｓはｓｅの値を表すのに使用されており、「／Ｓ」は論理的逆数である。
【００８１】
一行目は、ラッパーが効果的にトランスペアレントモードとなる、アプリケーションモードを定義している。制御信号は全て低レベルである為、スキャンチェーンに沿ったデータのシフトはない。更に、ＷＢＲセルは、内部コア及び外部回路から分離されるように構成され（保持入力を使用）、それにより、ラップコアの正常機能に影響が及ぶことがなく、通常動作の状態となり得る。
【００８２】
アプリケーションモードは、バイパスモードと同様の構成を有しており、ラッパーは、本質的に、パラレル入力をパラレル出力に結合するよう作動をする。これは、表の六行目から理解することができる。図７は、これら二つの動作モードの構造を介したデータ経路を示している。図７の太線は、データ経路を表す。
【００８３】
ラッチ要素８０は１シフトサイクルの遅延を発生させるが、いかなる場合においても、この一サイクルの遅延が、安定した信頼性のあるタイミングをもたらすのに必要とされる。従って、遅延バイパス要素をフィードフォワード経路に設ける従来のバイパス機構に対し、本構成では、バイパスモードに追加遅延を発生させない。
【００８４】
二行目は、コア内部テストを定義している。これには、テストベクトルをコア・スキャン・チェーン内にスキャンさせる（ｓｅ＝１の状態で）ことが含まれ、その後、スキャンイネーブルが低レベルの状態（ｓｅ＝０）で内部テストモードが実行される。スキャン中は、セル結合信号が低レベルである為、パラレル入力ｗｐｉに供給されるテストベクトルが、スキャンチェーンに供給される。スキャン動作中は、データが結合スキャンチェーンに沿って搬送されるように、６２、６４、及び６０が直列に接続される。実行中の内部テストの一環として制御信号がメモリセル及びＷＢＲセルに供給されるので、メモリチェーンとＷＢＲラッパーセルは、パイプラインで接続される。
【００８５】
他の制御ラインも、シフトモードとテストモード間で切り替わる際に変更される為、全ての制御ラインが値「Ｓ」に依存する動的値を有することになる。
【００８６】
テスト動作（Ｓ＝０）中、スキャン・チェーン・セグメントが全て直列に接続されるように、セル結合信号が高レベルとなる。バイパス経路を全て備え付けた状態で（他の三つの制御信号、内部バイパス、メモリバイパス及びＷＢＲバイパスが全て低レベルの状態で）、テスト要素８０が、シリアル入出力ｓｉ、ｓｏ間で直列に効果的に接続される。
【００８７】
テストモード中に実行される通常モードテストは、一般的には１ラッパー・クロック・サイクル続く為、通常モードテスト中は、テスト要素８０に存在するデータがシリアルチェーンに沿って一つシフトする。このように、テスト要素８０の各隣接ペア間におけるバイパス経路がテストされ、このテストの結果は、その後のシリアル・シフト・モード中にデータがスキャンアウトされた際に得られる。
【００８８】
この手法により、ＡＴＰＧテストの一環として、バイパス経路の検査、及びマルチプレクサが正常に動作しているかの検査が可能となる。
【００８９】
内部テストモードが実行される際、テスト要素８０の位置に適切なデータ値を供給することにより、バイパス経路及びマルチプレクサを介した「１」及び「０」の伝搬を監視することができる。
【００９０】
表の三行目は、同一の一連の状況を示しており、組み込みコアの検査にも適している。この場合、パラレル入力ｗｐｉ［０］からｗｐｉ［Ｎ−１］を使用して、組み込みコア用検査工程を動的に制御する為に、テストベクトルを供給することができる。
【００９１】
図８は、表の二行目及び三行目の構成の構造を介した、内部モードテスト中（すなわち、Ｓ＝０）のデータ経路を示す。この時間中、メモリチェーン、コアチェーン又はＷＢＲセルに沿ったデータのスキャンは行われず、従って、テストデータが破損しない。その代わりに、ラッチ要素により、テスト手順の一環としてバイパス経路構成の追加検査が可能となる。
【００９２】
四行目は、外部テストモードを示す。このモードは、パラレル入出力間にＷＢＲチェーン６０を接続し、内部コア及びメモリチェーンを迂回させる。従って、セル結合、内部バイパス及びメモリバイパスは全て低レベルであり、ＷＢＲバイパスは高レベルである。図９はそのデータ経路を示す。ＷＢＲセルは、取り込んだテストベクトルをコア周辺の外部回路に供給するように構成されている。
【００９３】
五行目は、メモリ・スキャン・テストを示しており、図１０に示されるように、コア・スキャン・チェーン及びＷＢＲチェーンが迂回され、データ経路はメモリチェーンのみ（及び、ラッチ要素８０）を経由している。
【００９４】
バイパスモードは、上述したアプリケーションモードと同じように機能する。
【００９５】
表の最終行はデバッグモードであり、図１１に示すように、全てのデータが、単一のシリアルパイプラインでスキャンチェーンからシフトアウトされている。この場合、セル結合信号が高レベルであり、何等のバイパス経路も実装されていない為、全ての制御信号が高レベルの状態である。
【００９６】
上記の表において、バイパス経路の検査はコア（内部）テスト・モード中に実施されるものと説明してきた。しかしながら、この検査は、シフト・イネーブル・ラインが低レベルであり、データがコア、メモリ、又はＷＢＲセルチェーンに沿ってシフトされない場合、どの検査モードの最中でも起こり得るものである。バイパス経路の検査は、テスト手順全体の一環となり、異なる時点で実施することができる。
【００９７】
上記の構成により、効率的なモジュラテストが供され、標準ＡＴＰＧを使用した全検査が可能となる。
【００９８】
上記アーキテクチャにより、デバッグ・データ・ダンプのシリアルチェーンを形成することも可能となる。バイパスモードの場合、上記アーキテクチャは、単一のシリアル要素（ラッチ要素８０）のみをパラレル入出力間に供し、その要素は、複数コアアーキテクチャにおける、近接コアへのデータの効率的な搬送をサポートする。上記に明示されているように、追加テスト機能性は、他のスキャンチェーン構成を排除するのではなく、それらを補完する。他のスキャンチェーン構成にラッチ要素を直列に配置することで、完全スキャンチェーン及びバイパス検査の能力を標準ＡＴＰＧに与えることになる。
【００９９】
上記の実施例では、メモリ・チェーンはコア・スキャン・チェーンと別個のものとされているが、これは単に例示によるものであり、それらが結合されることもよくあるであろう。
【０１００】
図示されてはいないが、シリアル入出力は夫々、テスト手順の一環であるバイパス検査中にスキャンチェーンへ送られる、及び、スキャンチェーンから受け渡されるデータを監視する為に、ＷＢＲセルに接続されている。パラレルポートからのデータ出力は、テスト工程の一環として監視され、ラッチ要素８０におけるデータ値を監視することになり、それにより、データが、検証されるテスト中に実行されたラッチ要素各々に正常に伝搬できるようになる。しかしながら追加ＷＢＲセルは、シリアル出力「ｓｏ」において必要とされる為、テストモード中に最終ラッチ要素８０を離れるデータを監視できる。同様に、第一のスキャン・チェーン・セグメントに送られたデータは、シリアル入力「ｓｉ」において、第一のＷＢＲセルにより監視／制御される。
【０１０１】
ラッチ要素のクロッキングには、通常、ラッパークロックを使用し、内部又は外部テストモード中に使用されるクロック信号に依存しないようにすることができる。従って、第一のクロック信号又は第一の組のクロック信号は、メモリチェーン及びコアチェーン内で使用されてもよく、異なったクロック信号を使用して、データをＷＢＲセルに沿ってシフトさせることができる。連続するテスト要素８０に沿ってデータがシフトされる際、同じＷＢＲセルクロックを使用して、テスト要素８０をクロックさせてもよく、又は、バイパス経路の検査中に追加クロック信号を使用してもよい。例えば、ラッチ要素が異なるクロック信号を必要とする場合、ラッパークロックはテストモード中に、ゲート処理されてもよく、又、電源を切ってもよい。
【０１０２】
本発明は、ＩＥＥＥ  ＳＴＤ  １５００のラッパーアーキテクチャに準拠して記載されている。しかしながら本発明は、更に一般的には、パラレル及びシリアル入力が設けられるコア検査アーキテクチャで使用するレジスタに、適用可能である。
【０１０３】
用語「マルチプレクサ」を上記において使用しているが、これは、制御可能なスイッチ装置、特に、多数の入力の一つを、一つ以上の出力に迂回させる為のものとして解釈されることを単に意図している。
【０１０４】
明細書及び特許請求の範囲において、一つのポート、端子、又は信号が、別のものに「接続する」又は「結合される」と記載されているが、これは、その経路に中間要素が介在するということを排除するものではない。例えば、図６において、シリアル入力「ｓｉ」をマルチプレクサ７６によりＷＢＲセル６０に「接続」することができるが、その経路には、マルチプレクサ７２及び７４、並びに（その構成によるが）コア・セル・チェーン６２及びメモリチェーン６４等の他の要素が介在していることは明らかである。用語「接続する」及び「結合する」は、特許請求の範囲において、一般的な機能的意味に沿って理解されるべきである。
【０１０５】
用語「ゼロ遅延」を上記において使用しているが、クロック期間と比べて重要ではなく、従って、回路の機能を変化させない遅延として、用語「ゼロ遅延」は理解されるべきである。ゼロ遅延バイパス経路は、伝搬遅延を当然有するであろう接続ではあるが、その遅延はその後のラッチにおける遅延と比べて無視できる程度のものであり、従ってそのバイパス経路は、考慮すべき遅延をもたらすことはなく、ゼロと考えることができる。
【０１０６】
他の種々の変更が、当業者には明らかであろう。
【図面の簡単な説明】
【０１０７】
【図１】図１は、公知の集積回路コア用検査回路ラッパーを示す。
【図２】図２は、図１のラッパー・バウンダリ・セルの一つを、更に詳細に示す。
【図３】図３は、図１の回路のラッパー・バウンダリ・レジスタを示す。
【図４】図４は、図１のラッパー命令レジスタの、考えられ得る一つのスライス・アーキテクチャを示す。
【図５】図５は、図４のスライスを使用して形成された、ラッパー命令レジスタを示す。
【図６】図６は、本発明のラッパー構成を示す。
【図７】図７は、図６のラッパーの第一の動作モードを示す。
【図８】図８は、図６のラッパーの第二の動作モードを示す。
【図９】図９は、図６のラッパーの第三の動作モードを示す。
【図１０】図１０は、図６のラッパーの第四の動作モードを示す。
【図１１】図１１は、図６のラッパーの第五の動作モードを示す。
【図１】
2009515160.tif 000004
【図２】
2009515160.tif 000005
【図３】
2009515160.tif 000006
【図４】
2009515160.tif 000007
【図５】
2009515160.tif 000008
【図６】
2009515160.tif 000009
【図７】
2009515160.tif 000010
【図８】
2009515160.tif 000011
【図９】
2009515160.tif 000012
【図１０】
2009515160.tif 000013
【図１１】
2009515160.tif 000014
【国際調査報告】
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