(57)【要約】本発明の非同期回路用スリープウォッチドッグ回路は、クロック手段、多数のトリガ入力機能有するカウント手段、およびデジタル供給手段を備える。回路が通常モードにある場合は、周期的なリセットまたはウォッチドッグカウンタをリセットするアクティビティ信号が存在する。その結果、クロック手段が動作し続け、デジタル供給手段が“通常”モードで駆動する。回路が“スリープ／スタンバイ”状態に入った場合は、“アクティビティ”信号が非アクティブとなり、カウンタが終了する前にウェイクアップイベントが発生しなかった場合は、クロック手段が停止され、デジタル供給手段が低電力モードへと変化する。
2009508362.tif 000002
【特許請求の範囲】
【請求項１】
非同期回路用スリープウォッチドッグ回路であって、
‐  タイミングをとり、かつオン／オフ入力端を有するクロック手段、
‐  時間間隔をカウントしリセット端子を有するカウント手段、および、
‐  前記非同期回路に供給するためのデジタル供給手段を備え、
前記クロック手段が前記カウント手段および前記非同期回路に結合されており、前記カウント手段が前記クロック手段の前記オン／オフ入力端および前記デジタル供給手段に結合されており、さらに、前記非同期回路が前記カウント手段の前記リセット端子に結合され、リセット信号を送信するようにしたことを特徴とする非同期回路用スリープウォッチドッグ回路。
【請求項２】
前記クロック手段は発振器で実現する、
ことを特徴とする請求項１に記載の回路。
【請求項３】
前記カウント手段はリップルカウンタで実現する、
ことを特徴とする請求項１に記載の回路。
【請求項４】
前記リセット信号がアクティビティおよび／またはウェイクアップ信号から成る、
ことを特徴とする請求項１に記載の回路。
【請求項５】
前記非同期回路がデジタル信号または混合信号の非同期回路である、
ことを特徴とする請求項１に記載の回路。
【請求項６】
前記カウント手段で規定される時定数が、前記リセット信号の最大繰り返し速度程度に大きい、
ことを特徴とする請求項１に記載の回路。
【請求項７】
時間基準を必要とするスリープ／スタンバイモードにある全てのファンクションが、リセット信号を送信する能力を備える、
ことを特徴とする請求項１〜６のいずれか一項に記載の回路。
【請求項８】
前記非同期回路は、入力端が前記クロック手段に、かつ出力端が非同期主要デジタル部のデジタルコンポーネントに結合されている分配器で実現し、前記分配器は、前記タイミング信号を、前記非同期主要デジタル部の前記少なくとも１つのデジタルコンポーネントと、少なくとも１つのウェイクアップソースからウェイクアップ信号を受信するための入力ポートを有する前記非同期主要デジタル部に結合されている、少なくとも１つのアナログコンポーネントとに分配する、
ことを特徴とする請求項１〜７のいずれか一項に記載の回路。
【請求項９】
前記非同期主要デジタル部が、少なくとも１つのアクティビティ信号を提供する、
ことを特徴とする請求項１〜８のいずれか一項に記載の回路。
【請求項１０】
前記アクティビティ信号および前記ウェイクアップ信号が、前記カウント手段のリセット端子へオアゲートを介して送信される、
ことを特徴とする請求項１〜９のいずれか一項に記載の回路。
【請求項１１】
前記非同期主要デジタル部がローカル・インターコネクト・ネットワークであり、かつ前記アナログブロックをＩ／Ｏポートで実現する、
ことを特徴とする請求項１〜１０のいずれか一項に記載の回路。
【請求項１２】
前記アクティビティ信号は、前記ローカル・インターコネクト・ネットワークの内部ＲｘＤ信号および前記回路のコンポーネントの最長タイマの出力から得る、
ことを特徴とする請求項１〜１１のいずれか一項に記載の回路。
【請求項１３】
スリープウォッチドッグ回路を利用して非同期回路の通常動作モードとスリープ・モードとを切替える方法であって、
前記通常動作モードは、カウント手段、クロック手段、およびデジタル供給手段を駆動することに関連し、
通常モードからスリープモードへの切り替えが：
前記カウント手段を駆動するステップ；
前記カウント手段のリセット端子に結合された非同期回路の全コンポーネントからの、リセット信号の送信を停止するステップ；
リセット信号を受信していない前記カウント手段のカウントを終了するステップ、および；
前記カウント手段によって、前記クロック手段およびデジタル供給手段をスイッチオフするステップ；
を含み、さらに、
スリープモードから通常モードへ切り替えるステップが、
前記非同期回路における少なくとも１つのコンポーネントから、前記カウント手段の前記リセット端子へリセット信号を送信するステップ；
前記カウント手段をリセットするステップ；
前記クロック手段をスイッチオンするステップ、および；
前記デジタル供給手段をスイッチオンするステップを含む、
ことを特徴とする非同期回路の動作モード切替え方法。
【請求項１４】
前記リセット信号が、アクティビティおよび／またはウェイクアップ信号から成る、
ことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記カウント手段の出力端の電圧レベルを、カウントが終了した際には低く、さもなければ高く設定する、
ことを特徴とする請求項１３に記載の方法。
【請求項１６】
前記カウント手段の前記出力端の電圧レベルを、カウントが終了した際には０に、さもなければ１に設定する、
ことを特徴とする請求項１３に記載の方法。
【請求項１７】
スリープモードから通常モードへ切り替える前記ステップがさらに、前記クロック手段によって、前記カウント手段および前記非同期回路をクロックするステップを含む、
ことを特徴とする請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非同期デジタル回路用スリープ・ウォッチドッグ回路、およびスリープ・ウォッチドッグ回路を用いて、非同期回路を通常動作モードとスリープ・モードとの間で切替える方法に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）は、マイクロプロセッサ、オーディオおよびビデオ機器、並びに自動車を含むさまざまな装置において使用されている。自動車部品における電力系統の電力制限により、低消費電流の自動車用ＩＣへの需要が高まっている。
【０００３】
回路のデザインスタイルを、２つの主要カテゴリー、すなわち同期および非同期に類別できることは既知である。デジタルおよび混合、すなわちデジタルとアナログとが混合した混合信号の回路設計の大部分は、同期回路に関する。同期回路を簡単に定義すると、クロックと呼ばれる１つ以上の、グローバルに分布する周期的なタイミング信号によって順序付けられる回路と云うことができる。
【０００４】
非同期回路は、グローバルな同期クロックの必要性を排除するものである。一般に、状態変化のタイミングを管理するクロックは存在しない。サブシステムは、外部のタイミング規制なく、互いにネゴシエートした時間で情報を交換する。その代わり、計算プロセスは、ローカルクロック、並びに隣接するユニット間のローカルハンドシェークおよびハンドオフを介して制御することができる。このようなローカル制御により、リソースは、それらが必要とされるときのみ利用されるようになる。標準的な同期回路は、現行の計算において未使用の回路部分をクロックしなければならない。非同期回路は、しばしば計算中に同期回路よりも多くのトランジションを必要とするが、それらは一般に、現行の計算に含まれるエリアにおけるトランジションを有するだけである。その結果、非同期回路は電力をほとんど消費せず、このことは、自動車用アプリケーションにおいて特に重要である。
【０００５】
Ｇｌｏｏｒ等による米国特許６０１４７４９号明細書には、非同期に動作する、セルフタイマーで命令を実行するユニットを有するデータ処理回路が開示されている。使用される電源電圧は、プロセッサの負荷に応じて、時間内に命令を実行するのに十分な程高速に処理パワーを提供できるように見積もられる。
【０００６】
しかしながら、非同期回路デザインは同期回路よりも電力効率がよいが、それでもなお、特に自動車用アプリケーションにおいて、長時間の駐車後にバッテリーがあがるのを防ぐためにスタンバイ電流を低減する必要がある。
【０００７】
多くの混合信号製品には、電流消費を抑える一種のスタンバイ／スリープモードが用意されており、さらに、通常の動作状態に変化させるための、ウェイクアップ機能が備えられている。後者のモードにおいてのみ、電流消費が高くなり得る。
【０００８】
混合信号非同期回路のスタンバイ／スリープモードにおいて、大部分のアナログブロックはスイッチオフされ、デジタル供給手段、クロックとして働く発振器、およびデジタル部のみが、アクティブなクロックのために電流を消費している。
【０００９】
スリープ電流を低減するための幾つかの技術が既知である。同期デジタルデザインの場合における１つの方法は、クロック・ゲーティング法であり、すなわちウェイクアップ機能に関与するデジタル部のみが動作しかつ電流を消費する。
【００１０】
非同期デザインの場合は、デジタル装置の制御にクロックを必要としない。イベントがない場合は、デジタル装置は電流を消費しない。しかしながら、大部分のウェイクアップイベントは、誤作動に起因する誤ったウェイクアップ条件を防ぐためのフィルタを必要とする。アナログタイマは大きなチップ領域をとるため、これらのタイマは、アナログタイマではなくデジタル様式で実装される。デジタルタイマ／フィルタは、時間基準を必要とし、これは多くの場合、入力としてクロックを有するリップルカウンタに基づく。このデジタル部は常に駆動しており、従って電流を消費する。
【００１１】
非同期デザインにおいて零入力電流を低減するための一例として、対応する発振器（クロック）をスイッチオフすることもある。これは、メインステートマシンの一部としての発振器を、オン／オフ制御することによって行うことができる。スリープ／スタンバイ状態に入るとすぐに、メインのデジタル装置はクロックを停止させる。ウェイクアップ呼出しの場合は、発振器が動作を再開するための信号を受信し、時間基準を提供する。ウェイクアップ条件が妥当である場合は、状態がスリープ状態から通常状態へと変化し、さらに、クロックが駆動し続ける。誤作動である場合は、メインのデジタル装置は、再度発振器を停止させる必要がある。
【００１２】
この解決策は、メインのデジタル装置があらゆる場合にクロックを明確に停止させる必要がある、という欠点がある。その結果、どんな新しいデザインに対しても、発振器が必要に応じて動作しているかどうかをチェックする必要があり、設計の複雑性が増すことになる。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、非同期ロジックを用いてスリープ／スタンバイモードにおける電力を節約する、フレキシブルな装置および方法を提供することにある。
【課題を解決するための手段】
【００１４】
上述の目的を達成するための本発明の一態様によれば、非同期回路用スリープウォッチドッグ回路が提供され、タイミングをとり、かつオン／オフ入力端を有するクロック手段、時間間隔をカウントしリセット端子を有するカウント手段、および、前記非同期回路に供給するためのデジタル供給手段を備え、前記クロック手段が前記カウント手段および前記非同期回路に結合されており、前記カウント手段が前記クロック手段の前記オン／オフ入力端および前記デジタル供給手段に結合されており、さらに、前記非同期回路が前記カウント手段の前記リセット端子に結合され、リセット信号を送信する。
【００１５】
好適には、前記クロック手段は発振器で実現し、前記カウント手段はリップルカウンタで実現する。前記リセット信号は、アクティビティおよび／またはウェイクアップ信号から成る。
【００１６】
本発明の利点は、本発明によるスリープウォッチドッグ回路が、デジタル供給手段およびクロック手段を、自立的にスイッチオンおよびスイッチオフすることにある。カウンタのリセットにより、動作しながらカウンタをリセットすることができ、従って、結合された非同期回路からのアクティビティに対応するリセット信号を受信した後に、クロック手段およびデジタル供給手段を含むシステムを駆動し続けることができる。カウンタがスタンバイ／スリープモードにある場合は、リセット信号によりウェイクアップさせることができ、さらに、非同期回路からのウェイクアップ信号に対応するリセット信号を受信した後に、カウンタをリセットすることができる。カウンタは、結合されたデジタル供給手段およびクロック手段をウェイクアップする。クロック手段は、結合されたカウンタおよび非同期回路に対してタイミングをとる。このようにして、本発明は、非同期回路を用いて、既存の低電力デザイン法のスリープ／スタンバイモードにおける電力を節約することができる。
【００１７】
好適には、前記非同期回路はデジタル信号または混合信号の非同期回路とする。前記カウント手段で規定される時定数は、好適には、前記リセット信号の最大繰り返し速度と同程度に大きくする。
【００１８】
時間基準を必要とするスリープ／スタンバイモードにある全てのファンクションが、リセット信号を送信する能力を備えるのが有利である。
【００１９】
好適例では、前記非同期回路は、入力端が前記クロック手段に、かつ出力端が非同期主要デジタル部のデジタルコンポーネントに結合されている分配器で実現し、前記分配器は、前記タイミング信号を、前記非同期主要デジタル部の前記少なくとも１つのデジタルコンポーネントと、少なくとも１つのウェイクアップソースからウェイクアップ信号を受信するための入力ポートを有する前記非同期主要デジタル部に結合されている、少なくとも１つのアナログコンポーネントとに分配する。前記非同期主要デジタル部は、好適には、少なくとも１つのアクティビティ信号を提供する。前記リセット信号、すなわちアクティビティ信号およびウェイクアップ信号は、好適には、前記カウント手段のリセットへオアゲートを介して送信される。
【００２０】
本発明の他の好適例では、前記非同期主要デジタル部はローカル・インターコネクト・ネットワーク（ＬＩＮ）とし、かつ前記アナログブロックはＩ／Ｏポートで実現する。この例において、前記アクティビティ信号は、前記ローカル・インターコネクト・ネットワークの内部ＲｘＤ信号および前記回路のコンポーネントの最長タイマの出力から得る。
【００２１】
従って、本発明は、スリープウォッチドッグ回路を利用して非同期回路の通常動作モードとスリープ・モードとを切替える方法を提供し、前記通常動作モードは、カウント手段、クロック手段、およびデジタル供給手段を駆動することに関連し、通常モードからスリープモードへ切り替えが、前記カウント手段を駆動するステップ；前記カウント手段のリセット端子に結合された非同期回路の全コンポーネントからの、アクティビティまたはウェイクアップ信号の送信を停止するステップ；リセット信号を受信していない前記カウント手段のカウントを終了するステップ、および；前記カウント手段によって、前記クロック手段およびデジタル供給手段をスイッチオフするステップ；を含むステップとを含み、さらに、スリープモードから通常モードへ切り替えるステップが、前記非同期回路における少なくとも１つのコンポーネントから、前記カウント手段の前記リセット端子へアクティビティまたはウェイクアップ信号を送信するステップ；前記カウント手段をリセットするステップ；前記クロック手段をスイッチオンするステップ；および前記デジタル供給手段をスイッチオンするステップを含む。
【００２２】
従って、本方法は、デジタル供給手段およびクロック手段を、自立的に低電力モードに切り替えることができる。その結果、電力消費を最小限に低減することができ、回路のデザインの複雑さを軽減させる。
【００２３】
好適には、前記カウント手段の出力端の電圧レベルを、カウントが終了した際には低く、さもなければ高く設定する。
【００２４】
他の好適例では、前記カウント手段の前記出力端の電圧レベルを、カウントが終了した際には０に、さもなければ１に設定する。
【００２５】
好適には、スリープモードから通常モードへ切り替える前記ステップがさらに、前記クロック手段によって、前記カウント手段および前記非同期回路をクロックするステップを含む。
【００２６】
本発明のこれらおよび他の目的、特徴、および利点を、添付図面に示す本発明の好適実施例の、これ以降の詳細な説明により明らかにしていく。
【００２７】
これより、本発明を添付図面を参照して説明する。
【発明を実施するための最良の形態】
【００２８】
図１は、最先端の混合信号用の集積回路（ＩＣ）を示す。この集積回路は、バッテリー２８に結合されている。一般に、混合信号用ＩＣには、アナログおよびデジタルコンポーネントが設けられている。図１のＩＣは、デジタル供給手段１６、発振器４８、アプリケーションにピン２６を介して結合されるアナログコンポーネント２４、およびデジタルユニット５０を備える。デジタルユニット５０は、ＲＡＭ／ＲＯＭ５２、マイクロプロセッサ（μＣ）５４、およびロジック５６を備える。発振器４８は、クロックとして機能し、この回路（ＩＣ）のデジタル部をクロックする。しかしながら、ＩＣは、デジタルコンポーネントのみを備えることもできる。
【００２９】
スタンバイ／スリープモードにおいて、アナログブロック２４の大部分はスイッチオフされ、発振器４８によるクロッキングがアクティブであるため、デジタル供給手段１６、発振器４８およびデジタルユニット５０のみが電流を消費する。
【００３０】
図２は、従来既知の非同期デザインにおいて、零入力電流を削減する一例を示す図である。この回路は、バッテリー２８、起こり得るウェイクアップソースにピン２６を介して結合されるアナログコンポーネント２４、デジタル供給手段１６、分配器２０、オン／オフ機能を有する発振器１２、非同期のメインデジタル部４４、フリップフロップ４６、およびオアゲート１８を備える。デジタル供給手段１６は分配器２０に結合されており、分配器２０は、前記発振器１２によってクロックされ、またクロックを分配する。分配器２０は、非同期のメインデジタル部４４の、例えばＴ０−Ｔ４のような入力端に結合される。メインデジタル部４４は、フィルタを介してアナログコンポーネント２４に結合される。アナログコンポーネント２４は、さらに、前記オアゲート１８を介して、フリップフロップ（ＦＦ）４６のセット入力端Ｓに結合されている。非同期メインデジタル部４４は、ゴー・トゥー・スリープ（go to sleep）信号をフリップフロップ４６のリセットＲへ供給する。フリップフロップ４６の出力端Ｑは、発振器１２のオン／オフ入力端に結合されている。
【００３１】
このような回路において、発振器１２のスイッチオフは、メインデジタル部４４の制御下で行うことができる。スリープ／スタンバイ状態に入った際に、フリップフロップ４６にリセット信号が与えられ、Ｑが‘０’となって発振器１２が動作を停止する。ウェイクアップ条件において、フリップフロップ４６がオアゲート１８を介して設定され、発振器１２が、ウェイクアップのフィルタリングのために時間基準を提供すべく動作を開始する。ウェイクアップ条件が妥当である場合は、状態がスリープから通常へと変化する。誤作動であった場合は、メインデジタル部は、発振器１２を再度停止させる必要がある。
【００３２】
この解決策は、発振器１２のオン／オフ制御がメインステートマシン４４の役割であり、かつ、各新しいデザインに対して、発振器１２が必要に応じて動作しているかをチェックしなければならない、という欠点がある。このことは、ソフトウェアオーバーヘッド、より多くのスペース、および、回路デザインのより一層の複雑化をももたらす。
【００３３】
本発明は、残余アクティブデジタル回路をシャットダウンすることによって零入力電流を低減するのに自律スリープ・ウォッチドッグを用い、さらに、デジタル供給ブロックを低電力モードに設定する。図３に対応するブロック図を示す。
【００３４】
図３の回路１０は、パワーユニット２８によって電力を供給され、多数のトリガ入力機能を有し、クロック手段１２、カウント手段１４、およびデジタル供給手段１６を備える本発明による自律ウォッチドッグ１００を示しており、ウォッチドッグは、非同期回路５８に結合されている。カウント手段１４は、クロック用入力端１４ａ、リセット用入力端１４ｂ、および出力端１４ｃを備える。カウント手段のクロック用入力端１４ａは、クロック手段の出力端１２ｂに結合されている。カウント手段のリセット端子１４ｂは、非同期回路５８から、例えばアクティビティおよび／またはウェイクアップ信号を含むリセット信号を受信する。カウント手段の出力端１４ｃは、クロック手段１２ａのオン／オフスイッチおよびデジタル供給手段１６に結合されている。デジタル供給手段１６は、非同期回路５８のデジタルコンポーネントへ電力を供給するため正電源電圧ｖｄｄおよび負電源電圧ｖｓｓを有する。
【００３５】
クロック手段１２は、発振器とするのが好適である。カウント手段１４は、リップルカウンタとするのが好適である。パワーユニット２８は、自動車アプリケーションの場合は例えばバッテリーとするか、あるいは、他の任意の電源とすることができる。タイムインターバルカウンタ１４は、タイムインターバルを、対応するクロック発振器１２の周期の倍数に設定する。タイムインターバルカウンタ１４は、カウント値が所定値に到達した場合に、それ自体の出力信号を変更する。この値は例えば０にすることができる。
【００３６】
発振器を、同期ロジックにおいて用いられているように、関連するＣＰＵおよびロジックに対するグローバルクロックとして用いていないことに留意されたい。非同期ロジックは、その有利な低電力動作のために用いられる。発振器は、時間基準を提供するために用いる。
【００３７】
回路１０が“通常”状態にある場合は、周期的なリセットまたはウォッチドッグカウンタをリセットする“アクティビティ”信号が存在する。このことは、発振器１２が動作を続けること、および、デジタル供給手段１６が“通常”モードにおいて駆動していることを意味する。
【００３８】
図４は、本発明による、通常モードからスリープ／スタンバイモードへの、自律ウォッチドッグの状態の変化のフローチャートを示す。
【００３９】
通常モードにおいて、ここでは例えばリップルカウンタのようなカウンタ手段、ここでは例えば発振器のようなクロック手段、およびデジタル供給手段は、“オン”である。カウンタはカウントをしている。例えばアクティビティまたはウェイクアップ信号のようなリセット信号をカウンタが受信すると、カウンタは、その出力状態は不変のままリセットされて、カウントを再開する。カウンタの出力と結合されている発振器およびデジタル供給手段も、不変のままである。従って、システム全体としては通常モードのままであり、結合された非同期回路はアライブおよびアクティブのままである。
【００４０】
さもなければ、カウンタがアクティビティまたはウェイクアップ信号の受信を停止した場合、カウンタのリセットが全く発生せず、カウンタは所定時間後にカウントを終了し、その後その出力状態がオンからオフへと変化する。その結果、カウンタの出力と結合されている発振器およびデジタル供給手段もまた、それらの状態がオンからオフへ変化してしまい、従って、システムがスリープ／スタンバイモードへと変化してしまう。
【００４１】
図５は、本発明による、通常モードからスリープ／スタンバイモードへの、自律ウォッチドッグ１００の状態の変化のフローチャートを示す。最初は、回路はスタンバイ／スリープモードであり、すなわちカウンタ１４、発振器１２、およびデジタル供給手段１６は全てスリープしており、従って低電力モードである。カウンタ１４が、例えばアクティビティまたはウェイクアップ信号のような形式においてリセット信号を受信すると、カウンタ１４はリセットされて、その後カウントを再開する。カウンタ出力部１４ｃは、オフからオンへ変化し、後に発振器１２およびデジタル供給手段１６が続いて、それらのモードもオフからオンへと変化する。ここで、システムは通常モードとなる。
【００４２】
最初にカウンタ１４がリセット信号を受信しなかった場合は、何も変化せず、従ってシステムはスリープ／スタンバイモードのままである。
【００４３】
いわゆる“アクティビティ”信号は、ある特定の機能に対して用いられる信号とすることも、あるいは、非同期回路５８において用いられる分配器の出力の１つとすることもできる。ＩＣが“スリープ／スタンバイ”状態に入ると、“アクティビティ”信号が非アクティブとなり、さらに、カウンタ１４が終了する前にウェイクアップイベントが発生しなかった場合は、発振器１２が停止し、その後、デジタル供給手段１６が低電力モードへと変化する。
【００４４】
デジタル供給手段１６の低電力モードとは、出力電圧が安定しない代わりに電流消費がより少なくなることを意味する。このことは、デジタルコンポーネント５８とともに非同期回路を設けた場合に可能であり、これは、この種類の回路が、低電源電圧では低速になるだけで、正確に機能し続けるためである。スリープ／スタンバイ条件においては、高速デジタルである必要がないことに留意されたい。本発明は、簡易な実装で、対応する低電力モードに確実になる方法を開示するものである。
【００４５】
誤作動の場合は、発振器１２が動作を開始する。デジタル部は、ウェイクアップソースを評価して、ソースが全く存在しない場合はウェイクアップを無視し、スリープ／スタンバイモードに留まる。アクティビティ信号のリセットは非アクティブのままであり、ウォッチドッグ１００は、所定のタイムアウト後に自動的に低電力になる。
【００４６】
既存の解決策（図２参照）との違いは、自動的にスリープ状態になる点である。上述したプロセスのために、デジタル回路に機能を追加する必要はない。それに対し、図２に示す解決策においては、デジタル回路が、誤作動に起因するウェイクアップと判定した後に、さらに発振器１２を停止させる必要がある。
【００４７】
好適例では、満足すべき２つの条件が存在する。第１は、ウォッチドッグ１００におけるカウンタ５８によって規定される時定数が、“アクティビティ”信号の最大繰り返し時間と比べて、従ってＩＣにおいて用いられる他のタイマと比べて同程度に大きくなければならない、ということである。これは、デジタル部だけが満足する必要のある条件であるため、この条件を監視することは簡単である。第２の条件は、ウェイクアップのために時間基準を必要とするスリープ／スタンバイ状態におけるどんな機能も、リセット入力部１４ｂを介してウォッチドッグ１００をリセットできる、ということである。
【００４８】
図６は、図３の本発明による自律ウォッチドッグ１００を、非同期回路５８の詳細図とともに示す図である。非同期回路は、前記クロック手段１２によりクロックされ、例えばポートＴ０−Ｔ４のような、非同期メインデジタル部２２の入力ポートに結合されている分配器２０、ピン２６を介して起こり得るウェイクアップソースに結合されているアナログブロック２４、および、例えばアクティビティまたはウェイクアップ信号のようなリセット信号を入力され、かつ出力端でカウンタ１４と結合されているオアゲート１８を備える。
【００４９】
本発明は、多様な混合信号またはデジタル製品に用いることができる。図７は、自動車用製品において通信用に用いられる、ローカル・インターコネクト・ネットワーク（ＬＩＮ）に対するアプリケーションを示す図である。なお、本発明を自動車産業において用いられる回路に適用するが、これは単なる例示に過ぎないことに留意されたい。本発明は、任意の混合信号またはデジタル回路に適用することができる。さらに本発明は、例えばコントローラ・エリア・ネットワーク（ＣＡＮ）のような、異なる通信ネットワークに適用することもできる。
【００５０】
図７におけるデジタル部はＬＩＮコントローラ３０であり、アナログ部は、８つのＩＯポート３２、ＬＩＮトランスミッタ３６、ＬＩＮレシーバ３８、アドレスコンフィギュレーション４２に対する３つの専用入力端、およびインヒビットＩＮＨスイッチ４０を備える。
【００５１】
ＬＩＮスレーブは、多数のオペレーティングモードを有し、結果的にスリープ／スタンバイ動作を要する３つの異なる状態をもたらす。スリープにおいて、ＬＩＮバス３１および入力端を構成する８つのＩＯピン３４の１つを介して、装置をウェイクアップすることが可能である。アクティビティ信号は、内部のＲｘＤ信号および最長タイマの出力端からもたらされる。アナログＩＯブロック３２の出力およびＬＩＮコントローラ３０から到達するアクティビティ信号が、スリープウォッチドッグ１００に対するリセット信号を構成する。ウォッチドッグ時間は、最長の機能タイマと比べて長くなるように選ぶ。
【００５２】
非自律の解決策（図２参照）は、スリープになる信号を供給しなければならず、その信号は３つの異なる状態に起因するため、デザインをより複雑にし、さらに、ゴー・トゥー・スリープ信号が起動しない特定の状態となる機会を増加させていた。
【００５３】
本発明の自律ウォッチドッグは、非同期デジタルを用い、低電流消費が重要である状態を有する全てのデジタルおよび混合信号ＩＣに適用することができる。
【００５４】
本発明をそれらの具体的な実施例とともに説明したが、当業者には、多くの代替、変形および変更を考えうることは明らかであろう。従って、ここで開示した本発明の好適例は例示にすぎず、限定するものではない。添付の請求の範囲に規定される本発明の趣旨を逸脱することなく、種々の変更が可能である。
【図面の簡単な説明】
【００５５】
【図１】最先端の混合信号集積回路のブロック図である。
【図２】当該技術分野で既知の非同期デザインにおける、零入力電流を削減する一例のブロック図である。
【図３】本発明の好適例における、スリープ・ウォッチドッグ装置のブロック図である。
【図４】本発明による、通常モードからスリープ／スタンバイモードへの、自律ウォッチドッグの状態の変化のフローチャートである。
【図５】本発明による、通常モードからスリープ／スタンバイモードへの、自律ウォッチドッグの状態の変化のフローチャートである。
【図６】本発明の他の実施例における、スリープ・ウォッチドッグ装置のブロック図である。
【図７】本発明の実施例における、ローカル・インターコネクト・ネットワークに結合されたスリープ・ウォッチドッグ装置のブロック図である。
【符号の説明】
【００５６】
１００  スリープウォッチドッグ
１０    非同期回路
１２    クロック手段／発振器
１２ａ  オン／オフ端
１２ｂ  出力端
１４    カウント手段／カウンタ
１４ａ  入力端
１４ｂ  リセット入力端子
１４ｃ  出力端
１６    デジタル供給手段
１８    オアゲート
２０    分配器
２２    メインデジタル部
２４    アナログコンポーネント
２６    ピン
２８    パワーユニット／バッテリー
３０    ＬＩＮコントローラ
３１    ＬＩＮバス
３２    入力／出力端
３４    ピン
３６    Ｔｘ
３８    Ｒｘ
４０    インヒビットＩＮＨスイッチ
４２    アドレスコンフィギュレーション
４４    メインデジタル部
４６    フリップフロップ
４８    発振器
５０    デジタル回路
５２    メモリ
５４    マイクロプロセッサ
５６    ロジック
５８    非同期回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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