(57)【要約】  １つの例示的な実施例によると、基板（４３４）内に位置するビット線（４０２、４０４、４０６）を含む仮想接地メモリアレイの製造方法は、２つの隣接するビット線（４０２、４０４、４０６）同士の間の基板（４３４）内に少なくとも１つの凹部（４３６、４３８）を形成するステップを備え、少なくとも１つの凹部（４３６、４３８）は仮想接地メモリアレイのビット線コンタクト領域（１３２）内に位置し、少なくとも１つの凹部（４３６、４３８）は基板（４３４）内の側壁（４５２）および底面（４５４）を規定する。少なくとも１つの凹部（４３６、４３８）を形成するステップ（３７０）は、ハードマスク部分（２０８、２１０、２１２）をマスクとして使用するステップを含み、ハードマスク部分（２０８、２１０、２１２）の各々はビット線（２０２、２０４、２０６）の上に位置する。本方法は、少なくとも１つの凹部（４３６、４３８）内にスペーサ（４６０、４６２）を形成するステップ（３７４）をさらに含み、スペーサ（４６０、４６２）は、隣接するビット線（４０２、４０４、４０６）間のビット線からビット線へのリークを低減する。本方法は、少なくとも１つの凹部（４３６、４３８）を形成するステップ（３７０）の前にスタックゲート構造（１１４、１１６、１１８）を形成するステップをさらに含み、各スタックゲート構造（１１４、１１６、１１８）はビット線（１０２、１０４、１０６）の上に、かつビット線に垂直に位置する。
2009508358.tif 000002
【特許請求の範囲】
【請求項１】
仮想接地メモリアレイを製造するための方法であって、前記仮想接地メモリアレイは基板（４３４）内に位置する複数のビット線（４０２、４０４、４０６）を備え、前記方法は
前記複数のビット線（４０２、４０４、４０６）のうち２つの隣接するビット線（４０２、４０４、４０６）同士の間の前記基板（４３４）内に少なくとも１つの凹部（４３６、４３８）を形成するステップ（３７０）を備え、前記少なくとも１つの凹部（４３６、４３８）は前記仮想接地メモリアレイ（１０１）のビット線コンタクト領域（１３２）内に位置し、前記少なくとも１つの凹部は前記基板（４３４）内の側壁（４５２）および底面（４５４）を規定し、前記方法はさらに
前記凹部（４３６、４３８）内にスペーサ（４６０、４６２）を形成するステップ（３７４）を備え、
前記スペーサ（４６０、４６２）は、前記２つの隣接するビット線（４０２、４０４、４０６）同士の間のビット線からビット線へのリークを低減する、方法。
【請求項２】
前記少なくとも１つの凹部（４３６、４３８）を形成する前記ステップ（３７０）は、複数のハードマスク部分（２０８、２１０、２１２）をマスクとして使用するステップを備え、前記複数のハードマスク部分（２０８、２１０、２１２）の各々は前記複数のビット線（２０２、２０４、２０６）の１つの上に位置する、請求項１に記載の方法。
【請求項３】
前記スペーサ（４６０、４６２）を形成する前記ステップ（３７４）は、
前記少なくとも１つの凹部（４３６、４３８）の前記側壁（４５２）および前記底面（４５４）上に下地酸化物（４６４）を形成するステップ（３７４）と、
前記下地酸化物（４６４）上に窒化シリコン部分（４６６）を形成するステップ（３７４）とを備える、請求項１に記載の方法。
【請求項４】
前記仮想接地メモリアレイは仮想接地フラッシュメモリアレイである、請求項１に記載の方法。
【請求項５】
前記少なくとも１つの凹部（４３６、４３８）は約２０００．０オングストロームの深さ（４５６）を有する、請求項１に記載の方法。
【請求項６】
仮想接地メモリアレイであって、
基板（４３４）内に位置する複数のビット線（４０２、４０４、４０６）と、
前記仮想接地メモリアレイのビット線コンタクト領域（１３２）内に位置する複数の凹部（４３６、４３８）とを備え、前記複数の凹部（４３６、４３８）の各々は前記複数のビット線（４０２、４０４、４０２）のうち２つの隣接するビット線（４０２、４０４、４０６）間に位置し、前記複数の凹部（４３６、４３８）の前記各々は前記基板（４３４）内の側壁（４５２）および底面（４５４）を規定し、前記仮想接地メモリアレイはさらに
前記複数の凹部（４３６、４３８）の前記各々内に位置するスペーサ（４６０、４６２）を備え、
前記スペーサ（４６０、４６２）はビット線からビット線へのリークを低減する、仮想接地メモリアレイ。
【請求項７】
前記スペーサ（４６０、４６２）は、前記凹部（４３６、４３８）の前記各々の前記側壁（４５２）および前記底面（４５４）上に位置する下地酸化物（４６４）を備える、請求項６に記載の仮想接地メモリアレイ。
【請求項８】
前記複数のビット線（１０２、１０４、１０６）の上に、かつ前記複数のビット線に垂直に位置する複数のスタックゲート構造（１１４、１１６、１１８）をさらに備え、前記ビット線コンタクト領域（１３２）は前記複数のスタックゲート構造（１１６、１１８）の２つの間に位置する、請求項６に記載の仮想接地メモリアレイ。
【請求項９】
前記スタックゲート構造（１１４、１１６、１１８）の各々はワード線（１２２、１２４、１２６）を備え、前記ワード線（１２２、１２４、１２６）は複数のハードマスク部分（１０８、１１０、１１２）の上に位置する、請求項６に記載の仮想接地メモリアレイ。
【請求項１０】
前記仮想接地メモリアレイは仮想接地フラッシュメモリアレイである、請求項６に記載の仮想接地メモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は一般的に半導体装置の分野におけるものである。特に、本発明はメモリアレイの製造の分野におけるものである。
【背景技術】
【０００２】
フローティングゲートメモリセルを用いるフラッシュメモリアレイ、または、アドバンスト・マイクロ・ディバイシズ（ＡＭＤ）のミラービット（MirrorBit）（登録商標）メモリセルなどの、２つの独立ビットを記憶可能なメモリセルを用いるフラッシュメモリアレイなどのフラッシュメモリアレイのために、仮想接地メモリアレイアーキテクチャがしばしば用いられる。典型的な仮想接地フラッシュメモリアレイは、シリコン基板内に形成されるビット線と、ビット線の上に、かつビット線に垂直に形成されるスタックゲート構造とを含む。仮想接地フローティングゲートフラッシュメモリアレイでは、各スタックゲート構造が、多数のフローティングゲートの上に位置する酸化物−窒化物−酸化物（ＯＮＯ）スタックの上に位置するワード線を含み得る。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、仮想接地アーキテクチャを利用する従来のメモリアレイでは、各ビット線間に分離領域が形成されない。この結果、従来の仮想接地メモリアレイが小型化するにつれてビット線からビット線へのリークが望ましくないほど増加し得る。また、従来の仮想接地メモリアレイの形成中にスタックゲート構造をエッチングした後、ビット線上にシリサイドを形成してビット線抵抗を低減することはできない。なぜなら、シリサイドはビット線間に位置する露出したシリコンの上にも形成されることになり、それによって、ビット線同士が短絡する原因となるからである。
【０００４】
さらに、従来の仮想接地メモリでは、ビット線コンタクトのミスアライメントによってビット線とビット線に隣接して位置するアンドープのシリコン区域との間でリーク電流が発生することがあり、それによってビット線コンタクトの効果が低下する。ビット線コンタクトが確実にビット線の上に形成されるようにすることによってビット線コンタクトのミスアライメントを防止するため、コンタクトをエッチングした後に追加的なドーパント注入を利用してビット線拡散領域のサイズを増大させてきた。しかしながら、ビット線拡散領域が増大するとビット線同士の間の距離が縮小するためビット線からビット線へのリークも増大する。
【０００５】
したがって、仮想接地フラッシュメモリアレイなどの仮想接地メモリアレイ内のビット線からビット線へのリークおよびビット線抵抗を低減するための効果的な方法が当該技術分野において必要とされている。
【課題を解決するための手段】
【０００６】
要約
この発明は、仮想接地メモリアレイおよび関連構造のビット線同士の間にスペーサを形成するための方法に向けられる。この発明は、仮想接地フラッシュメモリアレイなどの仮想接地メモリアレイ内のビット線からビット線へのリークおよびビット線抵抗を低減するための効率的な方法の、当該技術分野における必要性に対処し、解決するものである。
【０００７】
１つの例示的な実施例によると、基板内に位置する多数のビット線を含む仮想接地メモリアレイを製造する方法は、２つの隣接するビット線同士の間の基板内に少なくとも１つ
の凹部を形成するステップを含み、少なくとも１つの凹部は仮想接地メモリアレイのビット線コンタクト領域に形成され、少なくとも１つの凹部は基板内の側壁および底面を規定する。仮想接地メモリアレイは、たとえば、仮想接地フローティングゲートフラッシュメモリアレイなどの仮想接地フラッシュメモリアレイであり得る。凹部は、たとえば約２０００．０オングストロームの深さを有し得る。少なくとも１つの凹部を形成するステップは、ハードマスク部分をマスクとして使用するステップを含み、ハードマスク部分の各々はビット線の１つの上に位置する。たとえば、ハードマスク部分は高密度プラズマ酸化物であり得る。トンネル酸化物の層が、たとえば、ハードマスク部分とビット線との間に位置し得る。
【０００８】
この実施例によると、本方法は、基板内の少なくとも１つの凹部内にスペーサを形成するステップをさらに備え、スペーサは、２つの隣接するビット線同士の間のビット線からビット線へのリークを低減する。スペーサを形成するステップは、たとえば、少なくとも１つの凹部の側壁および底面上に下地酸化物を形成するステップと、下地酸化物上に窒化シリコン部分を形成するステップとを含み得る。本方法は、少なくとも１つの凹部を形成するステップの前にスタックゲート構造を形成するステップをさらに含み、スタックゲート構造の各々はビット線の上に、かつビット線に垂直に位置する。スタックゲート構造の各々はワード線を含み、ワード線はハードマスク部分の上に位置する。１つの実施例によると、本発明は上述の方法を利用することによって達成される構造である。この発明の他の特徴および利点が、以下の詳細な説明および添付の図面を検討した後に当業者にとってより明らかとなるであろう。
【発明を実施するための最良の形態】
【０００９】
発明の詳細な説明
この発明は、仮想接地メモリアレイおよび関連構造内のビット線間にスペーサを形成するための方法に向けられる。以下の説明はこの発明の実現例に関連する特定的な情報を含む。当業者であれば、この出願で特定的に論じられるのとは異なる態様でこの発明が実現され得ることを認識するであろう。さらに、本発明の特定的な詳細のいくつかは本発明を不明瞭にしないために論じない。
【００１０】
この出願の図面およびそれらに付随する詳細な説明は、本発明の例示的な実施例に向けられているに過ぎない。簡潔さを維持するため、この発明の他の実施例はこの出願において特定的に説明せず、添付図面によって特定的に図示しない。特に断らない限り、図面中の同様のまたは対応する要素は、同様のまたは対応する参照番号によって示され得ることを念頭におくべきである。
【００１１】
図１は、この発明の１つの実施例に従う製造の中間段階における例示的な仮想接地メモリアレイの上面図を示す。構造１００は仮想接地メモリアレイ１０１を含み、これは、基板（図１には図示せず）上に位置し、ビット線１０２、１０４および１０６、ハードマスク部分１０８、１１０および１１２、スタックゲート構造１１４、１１６および１１８、誘電体層１２０、ワード線１２２、１２４および１２６、メモリセル１２８および１３０、ならびにビット線コンタクト領域１３２を含む。仮想接地メモリアレイ１０１は、製造の中間段階における、仮想接地フローティングゲートフラッシュメモリアレイなどの仮想接地フラッシュメモリアレイであり得る。１つの実施例では、仮想接地メモリアレイ１０１は、ＡＭＤのミラービット（MirrorBit）（登録商標）メモリセルなどの、２つの独立ビットを記憶可能なメモリセル（すなわち２ビットのメモリセル）を備える仮想接地フラッシュメモリアレイであり得る。なお、図１においては、簡潔さを維持するためビット線１０２、１０４および１０６、ハードマスク部分１０８、１１０および１１２、ならびにメモリセル１２８および１３０のみを本明細書中で特定的に論じる。
【００１２】
図１に示されるように、スタックゲート構造１１４、１１６および１１８はビット線１０２、１０４および１０６の上に、かつ該ビット線に垂直に位置する。スタックゲート構造１１４、１１６および１１８は、多結晶シリコン（ポリ１）（図１には図示せず）の第１の層の部分の上に位置するワード線１２２、１２４および１２６をそれぞれ含む。ポリ１の部分は、トンネル酸化物または他の適切な誘電材料の層を備え得る誘電体層１２０の上に位置する。１つの実施例では、誘電体層１２０はＯＮＯスタックを備え得る。ワード線１２２、１２４および１２６の各々は多結晶シリコン（ポリ２）の第２の層の部分を備え得る。スタックゲート構造１１４、１１６および１１８は、ワード線１２２、１２４および１２６の上に位置する反射防止コーティング層（図１には図示せず）も含み得る。スタックゲート構造１１４、１１６および１１８は当該技術分野において公知のようなスタックゲートエッチング処理で形成され得る。
【００１３】
ビット線１０２、１０４および１０６はシリコン基板（図１には図示せず）内に位置し、砒素または他の適切なドーパントを備え得る。また図１に示されるように、ハードマスク部分１０８、１１０および１１２は誘電体層１２０の上に、かつそれぞれのビット線１０２、１０４および１０６の上に位置する。またハードマスク部分１０８、１１０および１１２はワード線１２２、１２４および１２６の下に、かつそれぞれのスタックゲート構造１１４、１１６および１１８内のポリ１部分（図１には図示せず）の間に位置する。この実施例では、ハードマスク部分１０２、１０４および１０６は高密度プラズマ（ＨＤＰ）酸化物を備え得る。他の実施例では、ハードマスク部分１０２、１０４および１０６はテトラエチルオルソシリケート（ＴＥＯＳ）酸化物または他の適切な酸化物を備え得る。さらに図１に示されるように、メモリセル１２８がワード線１２２とビット線１０２との交差部分に位置し、メモリセル１３０がワード線１２４とビット線１０２との交差部分に位置する。この実施例では、メモリセル１２８および１３０は、フローティングゲートフラッシュメモリセルなどのフローティングゲートメモリセルであり得る。１つの実施例では、メモリセル１２８および１３０は、ＡＭＤのミラービット（MirrorBit）（登録商標）メモリセルなどの２ビットのメモリセルであり得る。スタックゲート構造１１４、１１６および１１８の各々は、各ワード線と各ビット線との交差部分に位置するメモリセルの行を備える。また図１に示されるように、ビット線コンタクト領域１３２が、それぞれのスタックゲート構造１１６および１１８内に位置するワード線１２４と１２６との間の仮想接地メモリアレイ１０１内に位置する。
【００１４】
図２を参照して、図２の構造２００は図１の線Ａ−Ａに沿った構造１００の断面図に対応する。特に、図２のビット線２０２、２０４および２０６、ハードマスク部分２０８、２１０および２１２、ならびに誘電体層２２０は、それぞれ、図２のビット線１０２、１０４および１０６、ハードマスク部分１０８、１１０および１１２、ならびに誘電体層１２０に対応する。構造２００は、スタックゲート構造１１４、１１６および１１８をスタックゲートエッチング処理で形成する間に、図１の仮想接地メモリアレイ１０１のビット線コンタクト領域１３２内に形成され得る。
【００１５】
図２に示されるように、ビット線２０２、２０４および２０６はシリコン基板２３４内に位置する。また図２に示されるように、誘電体層２２０がシリコン基板２３４上でビット線２０２、２０４および２０６の上に位置し、ハードマスク部分２０８、２１０および２１２が誘電体層２２０上でそれぞれのビット線２０８、２１０および２１２の上に位置する。この発明のその後の処理ステップでは、ハードマスク部分２０８、２１０および２１２をマスクとして使用して構造２００内の隣接するビット線間（たとえばビット線２０２と２０４との間およびビット線２０４と２０６との間）に凹部が形成され、各凹部内にスペーサが形成される。
【００１６】
図３はこの発明の実施例に係る例示的な方法を図示するフローチャートである。当業者
にとって明らかな一定の詳細および特徴はフローチャート３００では省略した。たとえば、当該技術分野において公知のように、ステップは１つ以上のサブステップで構成されてもよいし、特別な機器を含んでもよい。フローチャート３００に示されるステップ３７０から３７４はこの発明の１つの実施例を説明するのに十分であるが、本発明の他の実施例ではフローチャート３００に示されるのとは異なるステップが使用され得る。なお、フローチャート３００に示される処理ステップはウェハに対して実行され、これは、ステップ３７０の前に、図１の線Ａ−Ａに沿った構造１００の断面図である図２に示される構造２００を含む。
【００１７】
図４Ａ、４Ｂおよび４Ｃを参照して、構造４７０、４７２および４７４の各々は、それぞれ、図３のフローチャート３００のステップ３７０、３７２および３７４を実行した結果を図示する。たとえば、構造４７０はステップ３７０を実行した結果を示し、構造４７２はステップ３７２を実行した結果を示す、などである。
【００１８】
図３のステップ３７０および図４Ａの構造４７０を参照して、フローチャート３００のステップ３７０において、図１の仮想接地メモリアレイ１０１のビット線コンタクト領域１３２内のビット線４０２と４０４との間に凹部４３６が形成され、ビット線４０４と４０６との間に凹部４３８が形成される。図４のビット線４０２、４０４および４０６ならびにシリコン基板４３４は、それぞれ、図２のビット線２０２、２０４および２０６ならびにシリコン基板２３４に対応する。図４Ａに示されるように、ビット線４０２、４０４および４０６はシリコン基板４３４内に位置し、誘電体部分４４０、４４２および４４４は、それぞれビット線４０２、４０４および４０６の上に位置する。誘電体部分４４０、４４２および４４４はトンネル酸化物を備えてもよく、それぞれの凹部４３６および４３８の形成中に、たとえばプラズマエッチング処理で誘電体層２２０をエッチングすることによって形成され得る。１つの実施例では、誘電体部分４４０、４４２および４４４の各々がＯＮＯスタック部分を備え得る。
【００１９】
また図４Ａに示されるように、ハードマスク部分４４６、４４８および４５０が誘電体部分４４０、４４２および４４４の上に位置する。ハードマスク部分４４６、４４８および４５０は、図２のハードマスク部分２０２、２０４および２０６と幅および組成物が実質的に同様である。しかしながら、ハードマスク部分４４６、４４８および４５０は、凹部４３６および４３８を形成するために用いられるエッチング処理の結果、それぞれのハードマスク部分２０２、２０４および２０６と比較して高さが低い。さらに図４Ａに示されるように、凹部４３６がビット線４０２と４０４との間のシリコン基板４３４内に位置し、凹部４３８がビット線４０４と４０６との間のシリコン基板４３４内に位置する。凹部４３６および４３８は、ハードマスク部分２０８、２１０および２１２をマスクとして用いることによって隣接するビット線４０２と４０４との間に凹部４３６が整列され、隣接するビット線４０４と４０６との間に凹部４３８が整列されるように、形成され得る。
【００２０】
ハードマスク部分２０８、２１０および２１２によって保護されない図２の誘電体層２２０およびシリコン基板２３４の部分は、プラズマエッチング処理または他の適切なエッチング処理を用いてエッチングされ得る。凹部４３６および４３８はシリコン基板２３４内の側壁４５２および底面４５４を規定し、シリコン基板４３４の底面４５４と上面４５８との間の距離に対応する深さ４５６を有する。たとえば、凹部４３６および４３８の深さ４５６は約２０００．０オングストロームであり得る。しかしながら、深さ４５６は２０００．０オングストロームより大きくても小さくてもよい。なお、図４Ａでは、簡潔さを保つため凹部４３６および４３８、誘電体部分４４０、４４２および４４４、ならびにハードマスク部分４４６、４４８および４５０のみを本明細書中で特定的に論じる。フローチャート３００のステップ３７０の結果は図４Ａの構造４７０によって図示される。
【００２１】
図３のステップ３７２および図４Ｂの構造４７２を参照して、フローチャート３００のステップ３７２において、ハードマスク部分４４６、４４８および４５０（図４Ａ）ならびに誘電体部分４４０、４４２および４４４（図４Ｂ）がそれぞれのビット線４０２、４０４および４０６の上から除去される。ハードマスク部分４４６、４４８および４５０（図４Ｂ）ならびに誘電体部分４４０、４４２および４４４（図４Ｂ）は、ウェットエッチング処理または他の適切なエッチング処理を用いることによって除去され得る。フローチャート３００のステップ３７２の結果は図４Ｂの構造４７２によって図示される。
【００２２】
図３のステップ３７４および図４Ｃの構造４７４を参照して、フローチャート３００のステップ３７４において、ビット線４０２と４０４との間の凹部４３６内にスペーサ４６０が形成され、ビット線４０４と４０６との間の凹部４３８内にスペーサ４３８が形成される。図４Ｃに示されるように、スペーサ４６０および４６２はそれぞれの凹部４３６および４３８内に位置する。この実施例では、スペーサ４６０および４６２は、側壁４５２および底面４５４上に位置する下地酸化物４６４を備え得る。下地酸化物４６４の厚みは、たとえば、約１００．０オングストロームから５００．０オングストロームの間であり得る。スペーサ４６０および４６４は、下地酸化物４６４上に位置する窒化シリコン部分４６６をさらに備え得る。窒化シリコン部分４６６の厚みは、たとえば、約５００．０オングストロームから１０００．０オングストロームの間であり得る。スペーサ４６０および４６２は、図４Ｂの構造４７２の上に酸化シリコンの層を堆積し、酸化シリコンの層を適切にエッチバックして下地酸化物４６４を形成することによって形成され得る。そしてシリコン基板４３４および下地酸化物４６４の上に窒化シリコンの層を堆積し、適切にエッチバックすることで下地酸化物４６４上に窒化シリコン部分４６６を形成することができる。１つの実施例では、スペーサ４６０および４６２は、それぞれの凹部４３６および４３８内に堆積されてエッチバックされ得る酸化シリコンの層を備え得る。フローチャート３００のステップ３７４の結果は図４Ｃの構造４７４によって図示される。
【００２３】
隣接するビット線間に凹部を形成して凹部内にスペーサを形成することにより、この発明は、従来の仮想接地メモリアレイと比較してビット線からビット線へのリークが大幅に減少した、仮想接地フラッシュメモリアレイなどの仮想接地メモリアレイを有利に達成する。また、酸化シリコンおよび窒化シリコンなどの適切な誘電材料を備えるスペーサを形成することにより、コバルトシリサイドなどのシリサイドを、ビット線４０２、４０４および４０６などのビット線の上に形成してビット線抵抗を低減することができる。それに対して、従来の仮想接地メモリアレイでは、シリサイドをビット線上に形成すると、ビット線間に位置するシリコン基板上にもシリサイドが必ず形成されてしまい、ビット線同士が短絡する原因となる。したがって、シリサイドを仮想接地メモリアレイ内のビット線の上に形成できるようにすることにより、この発明は、従来の仮想接地メモリアレイと比較してビット線抵抗が減少した仮想接地メモリアレイを有利に達成する。
【００２４】
さらに、仮想接地メモリアレイのビット線コンタクト領域内の隣接するビット線間に凹部を形成して凹部内にスペーサを形成することにより、この発明では、ずれたビット線コンタクトの一部がスペーサ上に形成されるのが防止される。その結果、この発明は、ずれたビット線コンタクトの結果として望ましくないリークがシリコン基板内で発生することを効果的に防止する仮想接地メモリアレイを達成する。
【００２５】
本発明の例示的な実施例の上記の説明から、この発明の概念を実現するために発明の範囲から逸脱することなくさまざまな技術を使用できることが明白である。さらに、ある実施例を特定的に参照して本発明を説明したが、当業者であれば、本発明の思想および範囲から逸脱することなく形態および詳細において変更がなされ得ることを認識するであろう。説明された例示的な実施例はすべての局面において説明的に考慮されるべきであり、限定的に考慮されるべきではない。また本発明は本明細書中で説明される特定の例示的な実
施例に限定されるものではなく、本発明の範囲から逸脱することなく多くの再構成、修正、および置換が可能であることも理解されるべきである。
【００２６】
このように、仮想接地メモリアレイおよび関連構造内のビット線間にスペーサを形成するための方法が説明された。
【図面の簡単な説明】
【００２７】
【図１】この発明の１つの実施例に従って形成される、製造の中間段階における仮想接地メモリアレイの特徴のいくつかを示す上面図である。
【図２】図１の線Ａ−Ａに沿った構造１００の断面図である。
【図３】この発明の実施例を実現するために実行されるステップを図示するフローチャートである。
【図４Ａ】図３のフローチャートの中間ステップに対応する、本発明の実施例に従って処理されるウェハの一部を含む、断面図である。
【図４Ｂ】図３のフローチャートの中間ステップに対応する、本発明の実施例に従って処理されるウェハの一部を含む、断面図である。
【図４Ｃ】図３のフローチャートの中間ステップに対応する、本発明の実施例に従って処理されるウェハの一部を含む、断面図である。
【図１】
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【図２】
2009508358.tif 000004
【図３】
2009508358.tif 000005
【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【手続補正書】
【提出日】平成20年4月23日(2008.4.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
ビット線１０２、１０４および１０６はシリコン基板（図１には図示せず）内に位置し、砒素または他の適切なドーパントを備え得る。また図１に示されるように、ハードマスク部分１０８、１１０および１１２は誘電体層１２０の上に、かつそれぞれのビット線１０２、１０４および１０６の上に位置する。またハードマスク部分１０８、１１０および１１２はワード線１２２、１２４および１２６の下に、かつそれぞれのスタックゲート構造１１４、１１６および１１８内のポリ１部分（図１には図示せず）の間に位置する。この実施例では、ハードマスク部分１０８、１１０および１１２は高密度プラズマ（ＨＤＰ）酸化物を備え得る。他の実施例では、ハードマスク部分１０８、１１０および１１２はテトラエチルオルソシリケート（ＴＥＯＳ）酸化物または他の適切な酸化物を備え得る。さらに図１に示されるように、メモリセル１２８がワード線１２２とビット線１０２との交差部分に位置し、メモリセル１３０がワード線１２４とビット線１０２との交差部分に位置する。この実施例では、メモリセル１２８および１３０は、フローティングゲートフラッシュメモリセルなどのフローティングゲートメモリセルであり得る。１つの実施例では、メモリセル１２８および１３０は、ＡＭＤのミラービット（MirrorBit）（登録商標
）メモリセルなどの２ビットのメモリセルであり得る。スタックゲート構造１１４、１１６および１１８の各々は、各ワード線と各ビット線との交差部分に位置するメモリセルの行を備える。また図１に示されるように、ビット線コンタクト領域１３２が、それぞれのスタックゲート構造１１６および１１８内に位置するワード線１２４と１２６との間の仮想接地メモリアレイ１０１内に位置する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
図２を参照して、図２の構造２００は図１の線Ａ−Ａに沿った構造１００の断面図に対応する。特に、図２のビット線２０２、２０４および２０６、ハードマスク部分２０８、２１０および２１２、ならびに誘電体層２２０は、それぞれ、図１のビット線１０２、１０４および１０６、ハードマスク部分１０８、１１０および１１２、ならびに誘電体層１
２０に対応する。構造２００は、スタックゲート構造１１４、１１６および１１８をスタックゲートエッチング処理で形成する間に、図１の仮想接地メモリアレイ１０１のビット線コンタクト領域１３２内に形成され得る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
図２に示されるように、ビット線２０２、２０４および２０６はシリコン基板２３４内に位置する。また図２に示されるように、誘電体層２２０がシリコン基板２３４上でビット線２０２、２０４および２０６の上に位置し、ハードマスク部分２０８、２１０および２１２が誘電体層２２０上でそれぞれのビット線２０２、２０４および２０６の上に位置する。この発明のその後の処理ステップでは、ハードマスク部分２０８、２１０および２１２をマスクとして使用して構造２００内の隣接するビット線間（たとえばビット線２０２と２０４との間およびビット線２０４と２０６との間）に凹部が形成され、各凹部内にスペーサが形成される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
また図４Ａに示されるように、ハードマスク部分４４６、４４８および４５０が誘電体部分４４０、４４２および４４４の上に位置する。ハードマスク部分４４６、４４８および４５０は、図２のハードマスク部分２０８、２１０および２１２と幅および組成物が実質的に同様である。しかしながら、ハードマスク部分４４６、４４８および４５０は、凹部４３６および４３８を形成するために用いられるエッチング処理の結果、それぞれのハードマスク部分２０８、２１０および２１２と比較して高さが低い。さらに図４Ａに示されるように、凹部４３６がビット線４０２と４０４との間のシリコン基板４３４内に位置し、凹部４３８がビット線４０４と４０６との間のシリコン基板４３４内に位置する。凹部４３６および４３８は、ハードマスク部分２０８、２１０および２１２をマスクとして用いることによって隣接するビット線４０２と４０４との間に凹部４３６が整列され、隣接するビット線４０４と４０６との間に凹部４３８が整列されるように、形成され得る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
ハードマスク部分２０８、２１０および２１２によって保護されない図２の誘電体層２２０およびシリコン基板２３４の部分は、プラズマエッチング処理または他の適切なエッチング処理を用いてエッチングされ得る。凹部４３６および４３８はシリコン基板４３４内の側壁４５２および底面４５４を規定し、シリコン基板４３４の底面４５４と上面４５８との間の距離に対応する深さ４５６を有する。たとえば、凹部４３６および４３８の深さ４５６は約２０００．０オングストロームであり得る。しかしながら、深さ４５６は２０００．０オングストロームより大きくても小さくてもよい。なお、図４Ａでは、簡潔さを保つため凹部４３６および４３８、誘電体部分４４０、４４２および４４４、ならびにハードマスク部分４４６、４４８および４５０のみを本明細書中で特定的に論じる。フローチャート３００のステップ３７０の結果は図４Ａの構造４７０によって図示される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
図３のステップ３７２および図４Ｂの構造４７２を参照して、フローチャート３００のステップ３７２において、ハードマスク部分４４６、４４８および４５０（図４Ａ）ならびに誘電体部分４４０、４４２および４４４（図４Ａ）がそれぞれのビット線４０２、４０４および４０６の上から除去される。ハードマスク部分４４６、４４８および４５０（図４Ａ）ならびに誘電体部分４４０、４４２および４４４（図４Ａ）は、ウェットエッチング処理または他の適切なエッチング処理を用いることによって除去され得る。フローチャート３００のステップ３７２の結果は図４Ｂの構造４７２によって図示される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
図３のステップ３７４および図４Ｃの構造４７４を参照して、フローチャート３００のステップ３７４において、ビット線４０２と４０４との間の凹部４３６内にスペーサ４６０が形成され、ビット線４０４と４０６との間の凹部４３８内にスペーサ４６２が形成される。図４Ｃに示されるように、スペーサ４６０および４６２はそれぞれの凹部４３６および４３８内に位置する。この実施例では、スペーサ４６０および４６２は、側壁４５２および底面４５４上に位置する下地酸化物４６４を備え得る。下地酸化物４６４の厚みは、たとえば、約１００．０オングストロームから５００．０オングストロームの間であり得る。スペーサ４６０および４６２は、下地酸化物４６４上に位置する窒化シリコン部分４６６をさらに備え得る。窒化シリコン部分４６６の厚みは、たとえば、約５００．０オングストロームから１０００．０オングストロームの間であり得る。スペーサ４６０および４６２は、図４Ｂの構造４７２の上に酸化シリコンの層を堆積し、酸化シリコンの層を適切にエッチバックして下地酸化物４６４を形成することによって形成され得る。そしてシリコン基板４３４および下地酸化物４６４の上に窒化シリコンの層を堆積し、適切にエッチバックすることで下地酸化物４６４上に窒化シリコン部分４６６を形成することができる。１つの実施例では、スペーサ４６０および４６２は、それぞれの凹部４３６および４３８内に堆積されてエッチバックされ得る酸化シリコンの層を備え得る。フローチャート３００のステップ３７４の結果は図４Ｃの構造４７４によって図示される。
【国際調査報告】
2009508358.tif 000009
2009508358.tif 000010
2009508358.tif 000011