(57)【要約】レベルシフト回路は、第１の高および低電源電圧レベルで論理「１」および「０」のレベルを持つロジック信号を、第２の高および低電源電圧レベルを持つ信号に、変換する。特に、前記第２の高および低電源電圧レベルは、前記第１の高および低電源電圧レベルよりも大きい。開示されたレベルシフト回路は、前段のロジックゲートのサイズと前記レベルシフト回路内の回路とが削減できるように構成されており、限定された空間領域内に自身が配置されることを容易にする。また、前記レベルシフト回路は、円滑な状態変化を促進するとともにクローバ電流の消費を押さえるために、出力のプルアップとプルダウンとのパスを分離するための回路を有している。
2009526423.tif 000002
【特許請求の範囲】
【請求項１】
第１の高および低電圧源によって駆動されるロジック回路から出力され、第１の高および低電圧レベルに対応する論理「１」および「０」のレベルを持つロジック信号を、第２の高および低電圧レベルを持つ出力信号に、変換するレベルシフト回路であって、
前記ロジック信号の第１の状態に対応して、前記第２の高電圧レベルを前記出力信号に生じさせるために、第２の高電圧供給を受ける第１の回路と、
前記ロジック信号の第２の状態に対応して、前記第２の低電圧レベルを前記出力信号に生じさせるために、第２の低電圧供給を受ける第２の回路と、
前記ロジック信号の状態遷移の間に前記第１の回路と前記第２の回路との間で流れるクローバ電流を制限するために、前記第１の回路と前記第２の回路との間の前記出力信号の伝送路に接続されたクローバ電流制限回路と、
を有することを特徴とするレベルシフト回路。
【請求項２】
前記クローバ電流制限回路は、
前記第１の回路における前記第２の高電圧供給をするためのプルアップ回路と前記出力信号の伝送路とに直列に接続されている第１の電流制限回路と、
前記第２の回路における前記第２の低電圧供給をするためのプルダウン回路と前記出力信号の伝送路とに直列に接続されている第２の電流制限回路と、を有し、
前記第１および第２の電流制限回路は、コモン入力信号に応答する請求項１に記載のレベルシフト回路。
【請求項３】
前記コモン入力信号は、前記ロジック信号から論理的に得られたものである請求項２に記載のレベルシフト回路。
【請求項４】
前記第１の電流制限回路は、Ｐチャネルトランジスタであり、
前記第２の電流制限回路は、Ｎチャネルトランジスタである請求項２に記載のレベルシフト回路。
【請求項５】
前記第１の回路は、
前記ロジック信号の第１の状態に対応して、第１のＰチャネルトランジスタのゲートを第１の低電圧レベルにまで放電するプルダウン回路と、
前記第１のＰチャネルトランジスタのゲートと前記第２の高電圧供給との間に接続された第２のＰチャネルトランジスタと、を有し、
前記第１のＰチャネルトランジスタは、前記第２の高電圧供給に接続されており、
前記第２のＰチャネルトランジスタのゲートは、前記ロジック信号の前記第２の状態に対応して、前記第１のＰチャネルトランジスタのゲートを前記第２の高電圧レベルにまで充電するために、前記レベルシフト回路の出力信号の伝送路に接続されている請求項１に記載のレベルシフト回路。
【請求項６】
前記第２の回路は、
前記ロジック信号の前記第２の状態に対応して、第１のＮチャネルトランジスタのゲートを前記第１の高電圧レベルにまで充電するためのプルアップ回路と、
前記第１のＮチャネルトランジスタのゲートと前記第２の低電圧供給との間に接続された第２のＮチャネルトランジスタと、を有し、
前記第１のＮチャネルトランジスタは、前記第２の低電圧供給に接続されており、
前記第２のＮチャネルトランジスタのゲートは、前記ロジック信号の前記第１の状態に対応して、前記第１のＮチャネルトランジスタのゲートを前記第２の低電圧レベルにまで充電するために、前記レベルシフト回路の出力信号の伝送路に接続されている請求項１に記載のレベルシフト回路。
【請求項７】
第１の高および低電圧源によって駆動されるロジック回路から出力され、第１の高および低電圧レベルに対応する論理「１」および「０」のレベルを持つ入力ロジック信号を、第２の高および低電圧レベルを持つ出力信号に、変換するレベルシフト回路であって、
第２の高電圧源に接続されたソースを持つ第１のＰチャネルトランジスタと、
前記第２の高電圧源に接続されたソースと、前記第１のＰチャネルトランジスタのゲートに接続されたドレインと、前記出力信号の伝送路に接続されたゲートとを持つ第２のＰチャネルトランジスタと、
前記第２のＰチャネルトランジスタのドレインに接続されたドレインと、前記第１の低電圧源に接続されたソースと、前記第１の高および低電圧レベルを持つ第１のロジック信号路に接続されたゲートとを持つ第１のＮチャネルトランジスタと、
前記第１のＰチャネルトランジスタのドレインと前記出力信号の伝送路との間に接続された第３のＰチャネルトランジスタと、
第２の低電圧源に接続されたソースを持つ第２のＮチャネルトランジスタと、
第２の低電圧源に接続されたソースと、前記第２のＮチャネルトランジスタのゲートに接続されたドレインと、前記出力信号の伝送路に接続されたゲートとを持つ第３のＮチャネルトランジスタと、
前記第２のＮチャネルトランジスタのゲートに接続されたドレインと、前記第１の高電圧源に接続されたソースと、前記第１の高および低ロジック電圧レベルを持つ前記第１のロジック信号路に接続されたゲートとを持つ第４のＰチャネルトランジスタと、
前記第２のＮチャネルトランジスタのドレインと前記出力信号の伝送路との間に接続されているとともに、前記第１の高および低ロジック電圧レベルを持つ前記第２のロジック信号路に接続されたゲートを持つ第４のＮチャネルトランジスタと、を有し、
前記第３のＰチャネルトランジスタは、前記第１の高および低ロジック電圧レベルを持つ第２ロジック信号路に接続されたゲートを持つことを特徴とするレベルシフト回路。
【請求項８】
前記第１のロジック信号は、前記第１の高および低電圧源によって駆動される論理ゲートによって生成される請求項７に記載のレベルシフト回路。
【請求項９】
前記第２のロジック信号は、前記第１のロジック信号を受信するインバータから生成され、
前記インバータは、前記第１の高および低電圧源によって駆動される請求項８に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、レベルシフト回路に関するものである。特に本発明は、２つの電圧レベルシフト回路に関するものである。
【背景技術】
【０００２】
電圧レベルシフト回路は、第１セットの電圧源を使用して駆動されるデジタル信号を、第２セットの電圧源を使用して駆動される信号に、転送または変換する技術分野において周知されている。ここで、前記電圧レベルシフト回路の高（または低）電圧出力は、第１セットの電圧源のものよりも高い（または低い）。電圧レベルシフトは、相互に通信する回路が異なった電圧源を使用して動作するシステムで使用される。
【０００３】
従来、ダイナミックＲＡＭ（ＤＲＡＭ）がメモリアレイのワードライン駆動回路においてレベルシフト回路を使用する、ことを当業者は理解する。望ましくは、Ｎチャネルセルトランジスタを使用するメモリにおけるワードライン駆動回路は、中に書き込まれたチャージを最大化するために、ロジック「１」の電源電圧（通常ＶＤＤ）よりも高い電圧に使用して、ワードラインを駆動するとともに、アクセスされたＤＲＡＭセルから読み出す。さらに、ＤＲＡＭセルからの漏洩電流を最小化するために、ワードラインは、ＶＳＳよりも低い電圧レベルで駆動されることができる。
【０００４】
図１は、ＶＤＤよりも高い電圧レベルおよびＶＳＳよりも低い電圧レベルで、ＤＲＡＭ内のワードラインを駆動することに使用される、従来技術のレベルシフト回路を有する回路図である。図１は、ロジック回路１２とレベルシフト回路１０とを有する。レベルシフト回路１０は、Ｎチャネルパストランジスタ１４と、Ｐチャネルパストランジスタ１６と、たすきがけ接続されたＰチャネルトランジスタ１８および２０と、たすきがけ接続されたＮチャネルトランジスタ２２および２４とを有する。
【０００５】
ロジック回路１２は、アドレス信号および制御信号の多数およびあらゆる組合せを受信するＮＡＮＤゲートとして示されているとともに、１つのデコードされた信号出力を出力するように示されている。ロジック回路１２は、ＶＤＤおよびＶＳＳ電圧源によって駆動されるとともに、あらゆる既知の回路構成を持つことができる。ロジック回路１２の出力は、並列に分割されるとともに、Ｎチャネルパストランジスタ１４とＰチャネルパストランジスタ１６とを介して通される。パストランジスタ１４は、電圧ＶＰＰ（ＶＤＤよりも高い）からロジック回路１２を分離するためにＶＤＤに結合されたゲートを持っており、一方、パストランジスタ１６は、電圧ＶＢＢ（ＶＳＳよりも低い）からロジック回路１２を分離するためにＶＳＳに結合されたゲートを持っている。トランジスタ１６のドレインは、トランジスタ２４のゲートとトランジスタ２２のドレインとに接続されている。トランジスタ１４のドレインは、トランジスタ２０のゲートとトランジスタ１８のドレインとに接続されている。したがって、ロジック回路１２の出力がＶＤＤであるとき、ＶＤＤレベルがトランジスタ１６を介してたすきがけ接続されたトランジスタ２２および２４へ通されるので、トランジスタ２４はオンであるとともに、トランジスタ２２はオフである。並列に、トランジスタ２０はオフであるとともに、トランジスタ１８はオンであるので、ワードラインはＶＢＢレベルである。
【０００６】
ロジック回路１２の出力がＶＤＤからＶＳＳに変化するとき、そのＶＳＳレベルは、トランジスタ１４を介してたすきがけ接続されたトランジスタ１８および２０へ通されるので、トランジスタ２０はターンオンし始めるとともに、トランジスタ１８はターンオフし始める。並列に、上昇中のワードライン電圧は、トランジスタ２２をターンオンし、トランジスタ２２にたすきがけ接続されたトランジスタ２４をターンオフする。ゲート１２のプルダウンロジックのサイズとトランジスタ１４のサイズとは、トランジスタ２０のゲートにおけるトランジスタ１８のプルアップ電流を打ち消すことができるくらい十分な電流を供給できる大きさが必要である。同様に、ゲート１２のプルアップロジックのサイズとトランジスタ１６のサイズとは、ロジックゲート１２の出力がＶＳＳからＶＤＤに変化するとき、トランジスタ２４のゲートにおけるトランジスタ２２のプルダウンを打ち消すことができるくらい十分な電流を供給できる大きさが必要である。トランジスタ２０および２４がワードラインに直接接続されるとき、トランジスタ２０および２４のサイズは、タイミング良くワードラインを駆動するために十分大きい必要がある。また、レベルシフト回路１０における他のトランジスタとロジックゲート１２とは、レベルシフト回路１０が正常に動作するように、十分に大きなサイズである必要がある。したがって、ロジックゲート１２とレベルシフト回路１０とは、比較的大きな設置面積を必要とする。
【０００７】
さらに、ワードライン電圧がＶＢＢからＶＰＰへまたはＶＰＰからＶＢＢへスイッチングされるとき、短期間に、ＶＰＰからＶＢＢへの直流電流経路が生じるに従って、クローバ電流がトランジスタ２０および２４で生じる。
【０００８】
レベルシフト回路１０の動作は、パストランジスタ１４および１６が低閾値電圧に製造された場合、高められることができる。しかしながら、漏洩電流が小さな結合構造の半導体プロセスにおいて深刻な問題となるので、この解決手段は、高Ｖｔ（閾値電圧）デバイスのみが作成できる低出力プロセスにおいて、利用することができない。
【０００９】
ＶＤＤ／ＶＳＳロジック信号をＶＰＰ／ＶＢＢレベルのワードライン信号に変換するための第２の従来技術回路が図２に示されている。図２の回路は、ロジック回路３２と、ロジック回路３２のＶＤＤ／ＶＳＳレベル出力をＶＰＰ／ＶＳＳにシフトするレベルシフト回路３０と、ロジック回路３２のＶＤＤ／ＶＳＳレベル出力をＶＤＤ／ＶＢＢにシフトするレベルシフト回路３１と、ワードライン駆動トランジスタ４２および５０とを有する。この回路は、ワードライン駆動トランジスタ４２および５０がレベルシフト回路の一部ではないとともに、ワードライン駆動トランジスタ４２および５０のゲートを制御することに使用される独立レベルシフト回路が２つに分離されている、点で図１の回路と異なっている。図２の回路では特別なステージが含まれているので、レベルシフト回路３１および３０とロジック回路３２とは、図１のロジックゲート回路１２およびレベルシフト回路１０よりも小さなデバイスサイズを使用することができる。しかしながら、ロジックゲート３２内のプルダウンと経路デバイス３４との直列接続のサイズは、トランジスタ３８のプルアップ電流を打ち消すほど十分に大きい必要がある。同様に、ロジックゲート３２内のプルアップと経路デバイス３６との直列接続のサイズは、トランジスタ５２のプルダウン電流を打ち消すほど十分に大きい必要がある。
【００１０】
また、クローバ電流は、レベルシフト回路における問題点である。また、レベルシフト回路におけるより小さいデバイスサイズは、低クローバ電流消費をもたらす。図２のレベルシフト回路３０および３１のデバイスサイズは、図１のレベルシフト回路のデバイスサイズよりも小さくすることができるので、より小さなクローバ電流化に寄与する。しかしながら、２つのレベルシフト回路がある。さらに、クローバ電流は、デバイス４２と５０との間に生じる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
いかなる当業者も理解しているように、レベルシフト回路の状態を変える原因となるロジック回路の負荷は、ワードライン活性化性能に影響する。望ましくは、ワードラインは、復号化されたロー・アドレスおよび／または制御信号に対応して高速に活性化される。さらに、その同一のロジック回路におけるより大きい負荷は、ロジック回路とレベルシフト回路との両方において、より大きなデバイスサイズの使用を必要として、要求される装置領域が増加する。より小さなデバイスサイズを可能にし得る複数のＶｔについての製造プロセスによる追加コストは、許容できないものとなる場合もある。また、クローバ電流の最小化は、レベルシフト回路の問題点である。
【００１２】
したがって、ＶＤＤ／ＶＳＳロジック信号をＶＰＰ／ＶＢＢ信号にレベルシフトする回路について、該レベルシフト回路が前段のロジック回路に最小の負荷をかけ、小さな占有面積であるとともに、クローバ電流を最小にする、ことが要求される。
【００１３】
本発明の目的は、前段のロジック回路に対して最低限の負荷となる一方、最低限の領域を占有するとともに、クローバ電流を最小化する、レベルシフト回路を提供することである。
【課題を解決するための手段】
【００１４】
第１の態様において、本発明は、第１の高および低電圧源によって駆動されるロジック回路から出力され、第１の高および低電圧レベルに対応する論理「１」および「０」のレベルを持つロジック信号を、第２の高および低電圧レベルを持つ出力信号に、変換するレベルシフト回路を提供する。前記レベルシフト回路は、第１の回路と、第２の回路と、クローバ電流制限回路とを有する。第１の回路は、前記ロジック信号の第１の状態に対応して、前記第２の高電圧レベルを前記出力信号に生じさせるために、第２の高電圧供給を受ける。第２の回路は、前記ロジック信号の第２の状態に対応して、前記第２の低電圧レベルを前記出力信号に生じさせるために、第２の低電圧供給を受ける。クローバ電流制限回路は、前記ロジック信号の状態遷移の間に前記第１の回路と前記第２の回路との間で流れるクローバ電流を制限するために、前記第１の回路と前記第２の回路との間の前記出力信号の伝送路に接続されている、こととすることができる。
【００１５】
本態様の実施形態によれば、前記クローバ電流制限回路は、第１の電流制限回路と第２の電流制限回路とを有することができる。第１の電流制限回路は、前記第１の回路における前記第２の高電圧供給をするためのプルアップ回路と前記出力信号の伝送路とに直列に接続されている、ものとすることができる。第２の電流制限回路は、前記第２の回路における前記第２の低電圧供給をするためのプルダウン回路と前記出力信号の伝送路とに直列に接続されている、ものとすることができる。第１及び第２の電流制限回路はコモン入力信号に応答するものとすることができ、前記コモン入力信号は、前記ロジック信号から論理的に得られたものとすることができる。第１の電流制限回路はＰチャネルトランジスタを有するものとすることができ、前記第２の電流制限回路はＮチャネルトランジスタを有するものとすることができる。
【００１６】
本態様のさらに他の実施形態では、前記第１の回路は、プルダウン回路と、第１のＰチャネルトランジスタと、第２のＰチャネルトランジスタとを有する、ものとすることができる。前記プルダウン回路は、前記ロジック信号の第１の状態に対応して、第１のＰチャネルトランジスタのゲートを第１の低電圧レベルにまで充電する。前記第１のＰチャネルトランジスタは、前記第２の高電圧供給に接続されているものとすることができる。前記第２のＰチャネルトランジスタは前記第１のＰチャネルトランジスタのゲートと前記第２の高電圧供給との間に接続されているものとすることができ、前記第２のＰチャネルトランジスタのゲートは、前記ロジック信号の前記第２の状態に対応して、前記第１のＰチャネルトランジスタゲートを前記第２の高電圧レベルにまで充電するために、前記レベルシフト回路の出力信号の伝送路に接続されているものとすることができる。
【００１７】
本態様のさらなる実施形態では、前記第２の回路は、プルアップ回路と、第１のＮチャネルトランジスタと、第２のＮチャネルトランジスタとを有するものとすることができる。前記プルアップ回路は、前記ロジック信号の前記第２の状態に対応して、第１のＮチャネルトランジスタのゲートを前記第１の高電圧レベルにまで充電する。前記第１のＮチャネルトランジスタは、前記第２の低電圧供給に接続されているものとすることができる。前記第２のＮチャネルトランジスタは、前記第１のＮチャネルトランジスタのゲートと前記第２の低電圧供給との間に接続されているものとすることができる。前記第２のＮチャネルトランジスタのゲートは、前記ロジック信号の前記第１の状態に対応して、前記第１のＮチャネルトランジスタのゲートを前記第２の低電圧レベルにまで充電するために、前記レベルシフト回路の出力信号の伝送路に接続されているものとすることができる。
【００１８】
第２に態様では、本発明は、第１の高および低電圧源によって駆動されるロジック回路から出力され、第１の高および低電圧レベルに対応する論理「１」および「０」のレベルを持つ入力ロジック信号を、第２の高および低電圧レベルを持つ出力信号に、変換するレベルシフト回路を提供する。前記レベルシフト回路は、第１のＰチャネルトランジスタと、第２のＰチャネルトランジスタと、第１のＮチャネルトランジスタと、第３のＰチャネルトランジスタと、第２のＮチャネルトランジスタと、第３のＮチャネルトランジスタと、第４のＰチャネルトランジスタと、第４のＮチャネルトランジスタとを有する。前記第１のＰチャネルトランジスタは、第２の高電圧源に接続されたソースを持つ。第２のＰチャネルトランジスタは、前記第２の高電圧源に接続されたソースと、前記第１のＰチャネルトランジスタのゲートに接続されたドレインと、前記出力信号の伝送路に接続されたゲートとを持つ。第１のＮチャネルトランジスタは、前記第２のＰチャネルトランジスタのドレインに接続されたドレインと、前記第１の低電圧源に接続されたソースと、前記第１の高および低電圧レベルを持つ第１のロジック信号路に接続されたゲートとを持つ。第３のＰチャネルトランジスタは、前記第１のＰチャネルトランジスタのドレインと前記出力信号の伝送路との間に接続されているとともに、前記第１の高および低ロジック電圧レベルを持つ第２ロジック信号路に接続されたゲートを持つ。第２のＮチャネルトランジスタは、第２の低電圧源に接続されたソースを持つ。第３のＮチャネルトランジスタは、第２の低電圧源に接続されたソースと、前記第２のＮチャネルトランジスタのゲートに接続されたドレインと、前記出力信号の伝送路に接続されたゲートとを持つ。第４のＰチャネルトランジスタは、前記第２のＮチャネルトランジスタのゲートに接続されたドレインと、前記第１の高電圧源に接続されたソースと、前記第１の高および低ロジック電圧レベルを持つ前記第１のロジック信号路に接続されたゲートとを持つ。第４のＮチャネルトランジスタは、前記第２のＮチャネルトランジスタのドレインと前記出力信号の伝送路との間に接続されているとともに、前記第１の高および低ロジック電圧レベルを持つ前記第２のロジック信号路に接続されたゲートを持つ。
【００１９】
本態様の実施形態によれば、前記第１のロジック信号は、前記第１の高および低電圧源によって駆動される論理ゲートによって生成されることができる。特に、前記第２のロジック信号は、前記第１のロジック信号を受信するインバータから生成されるものとすることができ、前記インバータは、前記第１の高および低電圧源によって駆動されるものとすることができる。
【００２０】
本発明の他の態様および特徴は、添付の図面に併せて本発明の具体的な実施形態についての以下の説明を検討することによって、当該技術分野の当業者にとって明らかになる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施形態は、添付された図面に関連づけられて、一例としてのみ、以下に説明される。
【００２２】
ロジック電源電圧による高および低ロジック電圧レベルを持つロジック信号を、前記高ロジック電圧レベルよりも高い高電圧レベルと前記低ロジック電圧レベルよりも低い低電圧レベルとを持つ信号に、変換するためのレベルシフト回路が開示されている。開示されたレベルシフト回路は、前記レベルシフト回路の状態のスイッチングに使用されるロジック回路の負荷を削減し、クローバ電流を最小化するとともに占有面積が小さいので、性能を著しく変化させることなく、限定された空間領域内に自身が配置されることを容易にする。
【００２３】
図３は、本発明の実施形態に係るレベルシフト回路の回路図である。図３には、ロジック回路１００と、レベルシフト回路２００と、バッファ３００とが含まれている。レベルシフト回路２００は、第１の高および低電源電圧レベルを持つロジック信号を、第２の高および低電源電圧レベルを持つ信号に、変換または転換する。第２の高電源電圧レベルは第１の高電源電圧レベルよりも高く、一方、第２の低電源電圧レベルは第１の低電源電圧レベルよりも低い。ここに示された実施形態において、ＶＤＤおよびＶＳＳが第１の高および低電源電圧レベルであり、一方、ＶＰＰおよびＶＢＢが第２の高および低電源電圧レベルである。
【００２４】
レベルシフト回路２００は、第２の高電源電圧レベルにまで、レベルシフト回路出力を駆動制御することに使用される回路２０２と、第２の低電源電圧レベルにまで、レベルシフト回路出力を駆動制御することに使用される回路２０４と、クローバ電流制限回路２０６とで構成されている。より詳細には、クローバ電流制限回路２０６を介して、回路２０２は出力信号にＶＰＰを提供し、一方、回路２０４は出力信号にＶＢＢを提供する。ここに示された実施形態において、第２の高および低電源電圧レベルによって駆動されるバッファ回路３００は、ワードラインＷＬを駆動することに使用される。クローバ電流制限回路２０６は、回路２０２と回路２０４との間で、ノードＯＵＴに接続されている。
【００２５】
ロジック回路１００は、アドレスおよび／または制御信号に対応して、１つ以上の制御信号をレベルシフト回路２００に提供する。ロジック回路１００は、既知のロジック素子のあらゆる組合せを有することができ、望ましくは第１のロジック電源電圧ＶＤＤおよびＶＳＳによって駆動される。ロジック回路１００の一実施形態は、図３に示されているとともに、ＮＡＮＤゲート１０２とインバータ１０４とを有している。ＮＡＮＤゲート１０２は、アドレスとイネーブル信号との組合せに対応して制御信号ｅｎ＊を出力する。信号ｅｎ＊は、信号ｅｎを生成するためにインバータ１０４によって反転させられる。ｅｎおよびｅｎ＊の両方は、レベルシフト回路２００に出力される。図３に示す実施形態では、信号ｅｎ＊は、レベルシフト回路２００の状態を制御することに使用されるとともに、信号ｅｎは、レベルシフト回路２００の中のクローバ電流制限回路２０６を制御することに使用される。
【００２６】
図３に示す実施形態では、レベルシフト回路２００への入力はロジック回路１００からの信号ｅｎ＊および信号ｅｎであるとともに、レベルシフト回路２００の出力信号は符号ＯＵＴである。レベルシフト回路２００の回路２０２は、プルダウン回路２０８と、たすきがけ接続されているとともにそれらのソースがＶＰＰに接続されたトランジスタ２１０および２１２とで構成される。同様に、回路２０４は、プルアップ回路２１４と、たすきがけ接続されているとともにそれらのソースがＶＢＢに接続されたトランジスタ２１６および２１８とで構成される。
【００２７】
クローバ電流制限回路２０６は、トランジスタ２２０および２２２を有している。トランジスタ２２０は、トランジスタ２１２のドレインとノードＯＵＴとの間に接続されている。ノードＯＵＴは、トランジスタ２１０のゲートに接続されている。トランジスタ２２２は、トランジスタ２１８のドレインとノードＯＵＴとの間に接続されている。また、ノードＯＵＴは、トランジスタ２１６のゲートにも接続されている。
【００２８】
図３に示された実施形態において、プルダウン回路２０８は、ＶＳＳに接続されたソースと、トランジスタ２１０のドレインおよびトランジスタ２１２のゲートに接続されているとともに符号ｒｓｔ＊を付けられたドレインと、ロジック回路１００から出された信号路ｅｎ＊に接続されたゲートとを持つＮチャネルトランジスタで構成されている。レベルシフト回路の出力がＶＢＢレベルであるとき、信号ｅｎ＊は低レベルであるので、プルダウン回路２０８はオフであり、トランジスタ２１０はオンであり、ｒｓｔ＊はＶＰＰレベルであり、トランジスタ２１２はオフである。レベルシフト回路の出力をＶＰＰに変化させるように、ロジック回路１００の状態が変化するとき、プルダウン回路２０８は、有効にされ、ノードｒｓｔ＊をＶＳＳに接続する。プルダウン回路２０８は、ノードｒｓｔ＊とＶＳＳとの間を直接に接続し、経路デバイスとロジック回路のプルダウン回路とを通じて提供された接続である従来技術の回路とは異なる。
【００２９】
同様に、プルアップ回路２１４は、ＶＤＤに接続されたソースと、トランジスタ２１６のドレインおよびトランジスタ２１８のゲートに接続されているとともに符号ｓｅｔを付けられたドレインと、ロジック回路１００から出された信号路ｅｎ＊に接続されたゲートとを持つＰチャネルトランジスタで構成されている。レベルシフト回路の出力がＶＰＰレベルであるとき、プルアップ回路２１４はオフであり、トランジスタ２１６はオンであり、ｓｅｔはＶＢＢレベルであり、トランジスタ２１８はオフである。レベルシフト回路の出力をＶＢＢに変化させるように、ロジック回路１００の状態が変化するとき、プルアップ回路２１４は、有効にされ、ノードｓｅｔをＶＤＤに接続する。プルアップ回路２１４は、ノードｓｅｔとＶＤＤとの間を直接に接続し、経路デバイスとロジック回路のプルアップ回路とを通じて提供された接続である従来技術の回路とは異なる。
【００３０】
ノードｒｓｔ＊のプルダウン電流とノードｓｅｔのプルアップとがロジック回路１００から提供されないとき、ロジック回路１００のデバイスサイズは、図１および図２のロジック回路１２およびロジック回路３２のそれぞれよりも小さくすることができる。さらに、プルダウン回路２０８およびプルアップ回路２１４は、図１および図２の経路デバイスよりも小さいサイズにされることができる。
【００３１】
出力ノードＯＵＴがＶＰＰレベルであるとき、トランジスタ２１２および２２０はオンである。トランジスタ２１８はオフであり、トランジスタ２２２は部分的にオンである。ロジック回路１００の出力がレベルシフト回路の出力をＶＢＢに変化させるように生じているとき、トランジスタ２２０の電流能力は、ＶＳＳからＶＤＤにゲート電圧を変えることによって減少される。同時に、トランジスタ２２２および２１８は完全なオンに切り換えられる。これは、限定的なクローバ電流消費で高速にＶＰＰからＶＢＢまでノードＯＵＴを引っ張るための、デバイス２２２および２１８による直列経路を可能にする。
【００３２】
同様に、出力ノードＯＵＴがＶＢＢレベルであるとき、トランジスタ２１８および２２２はオンである。トランジスタ２１２はオフであり、トランジスタ２２０は部分的にオンである。ロジック回路１００の出力がレベルシフト回路の出力をＶＰＰに変化させるように生じているとき、トランジスタ２２２の電流能力は、ＶＤＤからＶＳＳにゲート電圧を変えることによって減少される。同時に、トランジスタ２２０および２１２は完全なオンに切り換えられる。これは、限定的なクローバ電流消費で高速にＶＢＢからＶＰＰまでノードＯＵＴを引っ張るための、デバイス２２０および２１２による直列経路を可能にする。
【００３３】
したがって、トランジスタ２２０および２２２は、レベルシフト回路２００においてクローバ電流を制限するように動作する。さらに、トランジスタ２２０および２２２は、トランジスタ２１２と２１８との間のいくらかの分離をもたらす。図３における回路の動作の説明において、メモリセルにアクセスするためにはワードライン電圧がＶＰＰレベルになる必要があるとともに、メモリセルがアクセスされないときワードライン電圧はＶＢＢレベルになる必要がある、と仮定する。前記回路の代替実施形態としては、有効なワードライン電圧はＶＢＢであるとともに、無効のワードライン電圧はＶＰＰである、こととすることができる。
【００３４】
図３に示す回路がワードライン信号路ＷＬにＶＢＢを接続しているとき、信号ｅｎ＊がＶＤＤであるとともに信号ｅｎがＶＳＳであるように、ＮＡＮＤゲート１０２への入力の少なくとも１つは、低ロジックレベルＶＳＳである。したがってプルダウン２０８はオンであり、ｒｓｔ＊はＶＳＳレベルであり、トランジスタ２１２はオンである。また、トランジスタ２２０もオンであるので、ノードＯＵＴはＶＰＰレベルである。これはトランジスタ２１０が確実にオフになるようにする。また、それはトランジスタ２１６が確実にオンになるようにするので、ノードｓｅｔはＶＢＢレベルになり、トランジスタ２１８はオフになる。信号ｅｎ＊がＶＤＤレベルであるとき、トランジスタ２１４はオフである。トランジスタ２２２のゲートがそのソース電圧よりも高いＶＳＳレベルである間、トランジスタ２２２は部分的にオンになる。ここで、トランジスタ２２２のソース電圧は、ＶＢＢと（ＶＳＳ−トランジスタ２２２のＶｔｈ）との間となる。
【００３５】
ＮＡＮＤゲート１０２への入力の全てがＶＤＤレベルであるとき、ノードｅｎ＊はＶＳＳに変化するとともに、ノードｅｎはＶＤＤに変化する。これはプルダウン２０８のターンオフを起こし、ノードｒｓｔ＊をＶＳＳレベルに浮かせる。また、低ｅｎ＊信号は、ノードｓｅｔをＶＤＤまで上昇させるプルアップ２１４を有効にする。これは、トランジスタ２１８にターンオンを開始させる。同時に、ＶＤＤレベルの信号ｅｎは、トランジスタ２２２を完全なオン状態に切り換えるとともに、限定的なクローバ電流消費で、ＶＰＰからＶＢＢまで容易にノードＯＵＴを引っ張るために、トランジスタ２１８および２２２の直列接続を起こさせているトランジスタ２２０の電流能力を減少させる。ノードＯＵＴがＶＢＢに向かって引かれているとき、トランジスタ２１０はターンオンしているとともに、ノードｒｓｔ＊をＶＰＰまで充電する。これは、トランジスタ２１２をターンオフさせ、ノードＯＵＴをＶＢＢまで完全に充電させる。これは、ワードラインの電圧をＶＰＰまで上昇させる。
【００３６】
ＮＡＮＤゲート１０２の少なくとも１つの入力がＶＳＳまで低下するとき、レベルシフト回路２００の状態は変化し、ノードｅｎ＊をＶＤＤレベルに変化させるとともに、ノードｅｎをＶＳＳに変化させる。これは、ノードｓｅｔをＶＤＤレベルまで浮かせるプルアップ２１４をターンオフさせる。また、高ｅｎ＊信号は、ノードｒｓｔ＊をＶＳＳに向かって下げるプルダウン２０８を有効にする。これは、トランジスタ２１２にターンオンを開始させる。同時に、ＶＳＳレベルの信号ｅｎは、トランジスタ２２０を完全なオン状態に切り換えるとともに、限定的なクローバ電流消費で、ＶＢＢからＶＰＰまで容易にノードＯＵＴを引っ張るために、トランジスタ２１２および２２０の直列接続を起こさせているトランジスタ２２２の電流能力を減少させる。ノードＯＵＴがＶＰＰに向かって引かれているとき、トランジスタ２１６はターンオンしているとともに、ノードｓｅｔをＶＢＢまで充電する。これはトランジスタ２１８を無効にさせ、ノードＯＵＴをＶＰＰまで完全に充電させる。これは、ワードラインの電圧をＶＢＢまで下降させる。
【００３７】
上記で説明したように、レベルシフト回路２００は、レベルシフト回路自体とロジック回路との両方において駆動用に小さなトランジスタサイズの使用を可能として、限定された空間領域に対して最適なレベルシフト回路になることができる。望ましくは、本発明の実施形態がＤＲＡＭ列デコーダ回路の中に実装されている場合、ロジック信号の高電圧レベルを高電源電圧へ変換すること、およびロジック信号の低電圧レベルを低電源電圧へ変換することを必要とする、あらゆるタイプのメモリまたはシステム回路で、本発明の実施形態は使用されることができる。
【００３８】
本発明の上記で説明された実施形態は、単なる実施例であることを意図している。本願に添付された特許請求の範囲によってのみ定義される本発明の範囲から逸脱せずに、置換、変形およびバリエーションが当業者によって特定の実施形態にもたらされることが可能である。
【図面の簡単な説明】
【００３９】
【図１】従来技術のレベルシフト回路についての回路図である。
【図２】従来技術の他のレベルシフト回路についての回路図である。
【図３】本発明の実施形態に係るレベルシフト回路の回路図である。
【符号の説明】
【００４０】
１００  ロジック回路
２００  レベルシフト回路
２０２  第２の高電源電圧レベルにまでレベルシフト回路出力を駆動制御する回路
２０４  第２の低電源電圧レベルにまでレベルシフト回路出力を駆動制御する回路
２０６  クローバ電流制限回路
３００  バッファ
【図１】
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【図２】
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【図３】
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【国際調査報告】
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