(57)【要約】  ＮＡＮＤタイプの不揮発性メモリが、抑止されたメモリ素子に対するプログラム外乱の発生率を減少させるようにプログラムされる。これは、プログラム外乱を低減するための昇圧により行われるが、ワード線の位置によっては昇圧による効果が減少してしまう。このため、メモリ素子をプログラムするワード線の順序を、上位のワード線が残りのワード線と異なる順序で最初にプログラムされるように調整する。加えて、上位のワード線に対して自己昇圧法を用い、これ以外のワード線に対しては消去領域自己昇圧法またはその変更法を用いることが可能である。さらに、第１のワード線と接続されている素子より後にプログラムされる不揮発性記憶素子に対しては、自己昇圧法を用いる前に、抑止されているメモリ素子のチャネルを予備充電してもよい。
2009508286.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性記憶装置をプログラムする方法であって、
最初のワード線から最後のワード線まで順に配列されている複数のワード線の第１の部分集合を用いて、不揮発性記憶素子の集合中の不揮発性記憶素子の第１の部分集合をプログラムするステップと、
不揮発性記憶素子の第１の部分集合をプログラムするステップに続いて、前記複数のワード線の第２の部分集合を用いて、前記集合中の不揮発性記憶素子の第２の部分集合をプログラムするステップを備えており、
不揮発性記憶素子の第１と第２の部分集合がプログラムされるワード線の順序が、前記複数のワード線が配列されている順序と異なることを特徴とする方法。
【請求項２】
不揮発性記憶素子の第１の部分集合のうちの少なくとも一部が、最後のワード線によってプログラムされることを特徴とする請求項１に記載の方法。
【請求項３】
不揮発性記憶素子の第１の部分集合のうちの少なくとも一部が、最後のワード線によってプログラムされ、それに続いて、最後のワード線と隣接するワード線によってプログラムされることを特徴とする請求項１に記載の方法。
【請求項４】
不揮発性記憶素子の第２の部分集合のうちの少なくとも一部が、最初のワード線によってプログラムされることを特徴とする請求項１に記載の方法。
【請求項５】
不揮発性記憶素子の第２の部分集合が、最初のワード線から始めて、前記複数のワード線が配列されている順序にしたがって進行して、不揮発性記憶素子の第１の部分集合の少なくとも一部をプログラムするために用いられるワード線に隣接するワード線までプログラムされることを特徴とする請求項１に記載の方法。
【請求項６】
不揮発性記憶素子の第２の部分集合をプログラムするステップに続いて、前記集合中の不揮発性記憶素子の第３の部分集合をプログラムするステップをさらに備え、
不揮発性記憶素子の第３の部分集合が、前記複数のワード線の第１の部分集合と第２の部分集合との間にあるワード線によってプログラムされることを特徴とする請求項１に記載の方法。
【請求項７】
前記集合中の不揮発性記憶素子が前記複数のワード線が配列されている順序でプログラムされるとした場合に前記集合中のどの不揮発性記憶素子が一定レベルのフェイルビットを受けるかを予測する判定に基づいて前記複数のワード線の第１の部分集合を特定するデータを記憶するステップをさらに有することを特徴とする請求項１に記載の方法。
【請求項８】
不揮発性記憶素子の前記集合が、複数のＮＡＮＤストリング中に配列されていることを特徴とする請求項１に記載の方法。
【請求項９】
最初のワード線が前記集合のソース側に配置されており、最後のワード線が前記集合のドレイン側に配置されていることを特徴とする請求項１に記載の方法。
【請求項１０】
不揮発性記憶素子の第１の部分集合中の選択されていない不揮発性記憶素子を第１の抑止モードを用いて抑止して、プログラム外乱を低減するステップと、
不揮発性記憶素子の第２の部分集合中の選択されていない不揮発性記憶素子を第１の抑止モードとは異なる第２の抑止モードを用いて抑止して、プログラム外乱を低減するステップと、
をさらに備えていることを特徴とする請求項１に記載の方法。
【請求項１１】
第１の抑止モードが自己昇圧モードであり、
第２の抑止モードが消去領域自己昇圧モードであることを特徴とする請求項１０に記載の方法。
【請求項１２】
自己昇圧モードでは、パス電圧Ｖｐａｓｓが１つ以上の選択されていないワード線に印加され、
消去領域自己昇圧モードでは、定常電圧Ｖｓｓが印加される共通側で選択されたワード線と隣接するワード線を除いて、選択されたワード線のビット線側と選択されたワード線の共通側にある１つ以上の選択されていないワード線にパス電圧Ｖｐａｓｓが印加され、さらに、抑止電圧Ｖｄｄが、抑止されている不揮発性記憶素子の前記集合中のビット線に印加され、抑止されている不揮発性記憶素子が、プログラム中の不揮発性記憶素子と同じワード線上にあることを特徴とする請求項１１に記載の方法。
【請求項１３】
プログラム中の不揮発性記憶素子と同じワード線上にある抑止されている不揮発性記憶素子のチャネルを予備充電することによって、自己昇圧モードまたは消去領域自己昇圧モードを用いたときに、前記チャネルの電位を最初からグランドより高くするステップをさらに備えていることを特徴とする請求項１１に記載の方法。
【請求項１４】
第１の抑止モードが自己昇圧モードであり、
第２の抑止モードが改良型の消去領域自己昇圧モードであることを特徴とする請求項１０に記載の方法。
【請求項１５】
自己昇圧モードでは、パス電圧Ｖｐａｓｓが１つ以上の選択されていないワード線に印加され、
改良型の消去領域自己昇圧モードでは、電圧Ｖｄｄが印加される共通側で選択されたワード線と隣接する第１のワード線と定常電圧Ｖｓｓが印加される共通側で第１のワード線と隣接する第２のワード線を除いて、選択されたワード線のビット線側と選択されたワード線の共通側にある１つ以上の選択されていないワード線にパス電圧Ｖｐａｓｓが印加され、さらに、抑止電圧Ｖｄｄが、抑止されている不揮発性記憶素子の前記集合中のビット線に印加され、抑止されている不揮発性記憶素子が、プログラム中の不揮発性記憶素子と同じワード線上にあることを特徴とする請求項１４に記載の方法。
【請求項１６】
プログラム中の不揮発性記憶素子と同じワード線上にある抑止されている不揮発性記憶素子のチャネルを予備充電することによって、自己昇圧モードまたは改良型の消去領域自己昇圧モードを用いたときに、前記チャネルの電位を最初からグランドより高くするステップをさらに備えていることを特徴とする請求項１４に記載の方法。
【請求項１７】
不揮発性記憶システムであって、
不揮発性記憶素子の集合中の不揮発性記憶素子の第１と第２の部分集合と、
最初のワード線から最後のワード線まで順に配列されており、ワード線の第１と第２の部分集合を含んでいる複数のワード線と、
ワード線の第１と第２の部分集合のそれぞれを介して不揮発性記憶素子の第１と第２の部分集合と通信する１つ以上の管理回路であって、データプログラム化要求を受信し、その要求に応答して、ワード線の第１の部分集合を用いて不揮発性記憶素子の第１の部分集合をプログラムし、次いで、ワード線の第２の部分集合を用いて不揮発性記憶素子の第２の部分集合をプログラムし、不揮発性記憶素子の第１と第２の部分集合を、前記複数のワード線が配列されている順序と異なるワード線の順序でプログラムする１つ以上の管理回路と、
を備えていることを特徴とする不揮発性記憶システム。
【請求項１８】
不揮発性記憶素子がフラッシュメモリ素子を含んでいることを特徴とする請求項１７に記載の不揮発性記憶システム。
【請求項１９】
不揮発性記憶素子の第１の部分集合のうちの少なくとも一部が、最後のワード線によってプログラムされることを特徴とする請求項１７に記載の不揮発性記憶システム。
【請求項２０】
不揮発性記憶素子の第２の部分集合のうちの少なくとも一部が、最後のワード線によってプログラムされ、次いで、これに隣接するワード線によってプログラムされることを特徴とする請求項１７に記載の不揮発性記憶システム。
【請求項２１】
不揮発性記憶素子の第２の部分集合が、最初のワード線から始めて、前記複数のワード線が配列されている順序にしたがって進行して、不揮発性記憶素子の第１の部分集合の少なくとも一部をプログラムするために用いられるワード線に隣接するワード線までプログラムされることを特徴とする請求項１７に記載の不揮発性記憶システム。
【請求項２２】
１つ以上の管理回路が、不揮発性記憶素子の第２の部分集合のプログラム後に、前記集合中の不揮発性記憶素子の第３の部分集合をプログラムし、
不揮発性記憶素子の第３の部分集合が、ワード線の第１の部分集合と第２の部分集合との間にあるワード線によってプログラムされることを特徴とする請求項１７に記載の不揮発性記憶システム。
【請求項２３】
１つ以上の管理回路が、前記集合中の不揮発性記憶素子が前記複数のワード線が配列されている順序でプログラムされるとした場合に前記集合中のどの不揮発性記憶素子が一定レベルのフェイルビットを受けるかを予測する判定に基づいてワード線の第１の部分集合を特定するデータを記憶することを特徴とする請求項１７に記載の不揮発性記憶システム。
【請求項２４】
不揮発性記憶素子の前記集合が、複数のＮＡＮＤストリング中に配列されていることを特徴とする請求項１７に記載の不揮発性記憶システム。
【請求項２５】
最初のワード線が前記集合のソース側に配置されており、最後のワード線が前記集合のドレイン側に配置されていることを特徴とする請求項１７に記載の不揮発性記憶システム。
【請求項２６】
１つ以上の管理回路が、不揮発性記憶素子の第１の部分集合中の選択されていない不揮発性記憶素子を第１の抑止モードを用いて抑止して、プログラム外乱を低減し、
１つ以上の管理回路が、不揮発性記憶素子の第２の部分集合中の選択されていない不揮発性記憶素子を第１の抑止モードとは異なる第２の抑止モードを用いて抑止して、プログラム外乱を低減する請求項１７に記載の不揮発性記憶システム。
【請求項２７】
第１の抑止モードが自己昇圧モードであり、
第２の抑止モードが消去領域自己昇圧モードであることを特徴とする請求項２６に記載の不揮発性記憶システム。
【請求項２８】
自己昇圧モードでは、パス電圧Ｖｐａｓｓが１つ以上の選択されていないワード線に印加され、
消去領域自己昇圧モードでは、定常電圧Ｖｓｓが印加される共通側で選択されたワード線に隣接するワード線を除いて、選択されたワード線のビット線側と選択されたワード線の共通側にある１つ以上の選択されていないワード線にパス電圧Ｖｐａｓｓが印加され、さらに、抑止電圧Ｖｄｄが、抑止されている不揮発性記憶素子の前記集合中のビット線に印加され、抑止されている不揮発性記憶素子が、プログラム中の不揮発性記憶素子と同じワード線上にあることを特徴とする請求項２７に記載の不揮発性記憶システム。
【請求項２９】
１つ以上の管理回路が、プログラム中の不揮発性記憶素子と同じワード線上にある抑止されている不揮発性記憶素子のチャネルを充電することによって、自己昇圧モードまたは消去領域自己昇圧モードを用いたときに、前記チャネルの電位が最初からグランドより高くなるようにすることを特徴とする請求項２７に記載の不揮発性記憶システム。
【請求項３０】
第１の抑止モードが自己昇圧モードであり、
第２の抑止モードが改良型の消去領域自己昇圧モードであることを特徴とする請求項２６に記載の不揮発性記憶システム。
【請求項３１】
自己昇圧モードでは、パス電圧Ｖｐａｓｓが１つ以上の選択されていないワード線に印加され、
改良型の消去領域自己昇圧モードでは、電圧Ｖｄｄが印加される共通側で選択されたワード線と隣接する第１のワード線と定常電圧Ｖｓｓが印加される共通側で第１のワード線と隣接する第２のワード線を除いて、選択されたワード線のビット線側と選択されたワード線の共通側にある１つ以上の選択されていないワード線にパス電圧Ｖｐａｓｓが印加され、さらに、抑止電圧Ｖｄｄが、抑止されている不揮発性記憶素子の前記集合中のビット線に印加され、抑止されている不揮発性記憶素子が、プログラム中の不揮発性記憶素子と同じワード線上にあることを特徴とする請求項３０に記載の不揮発性記憶システム。
【請求項３２】
１つ以上の管理回路が、プログラム中の不揮発性記憶素子と同じワード線上にある抑止されている不揮発性記憶素子のチャネルを充電することによって、自己昇圧モードまたは改良型の消去領域自己昇圧モードを用いたときに、前記チャネルの電位を最初からグランドより高くすることを特徴とする請求項３０に記載の不揮発性記憶システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリのプログラミングに関する。
【背景技術】
【０００２】
半導体メモリは、さまざまな電子装置内で、ますます多く使用されるようになっている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイス、およびその他のデバイスの中で使用されている。電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュメモリは、特に普及している不揮発性半導体メモリである。フラッシュメモリもまたＥＥＰＲＯＭの一種であるが、全メモリアレイまたはメモリの一部の内容は、従来のフル機能を備えたＥＥＰＲＯＭとは異なり、一度に消去できる。
【０００３】
従来のＥＥＰＲＯＭとフラッシュメモリは共に、半導体基板中のチャネル領域の上方に位置するとともにチャネル領域から絶縁されている浮遊ゲートを利用している。この浮遊ゲートは、ソース領域とドレイン領域の間に位置している。制御ゲートが、浮遊ゲートの上方に設けられているとともに浮遊ゲートから絶縁されている。このようにして形成されたトランジスタの閾値電圧は、浮遊ゲートに保持されている電荷の量によって制御される。すなわち、ソースとドレイン間を導通させてトランジスタをオンさせる前に制御ゲートに印加しなければならない電圧の最小値は、浮遊ゲート上の電荷のレベルによって制御される。
【０００４】
ＥＥＰＲＯＭデバイスおよびフラッシュメモリデバイスの中には、２つの範囲の電荷を記憶させるために使う浮遊ゲートを有しているものがある。したがって、メモリ素子は、２つの状態（消去された状態とプログラムされた状態）のどちらかとしてプログラム／消去することが可能である。このようなフラッシュメモリは、バイナリフラッシュメモリデバイスと呼ばれることもある。その理由は、各メモリ素子が１ビットのデータを記憶するからである。
【０００５】
マルチステート（マルチレベルとも呼ばれる）フラッシュメモリデバイスは、複数の異なる許容／有効プログラム閾値電圧範囲を特定することによって実現される。これらの異なる閾値電圧範囲はそのそれぞれが、メモリデバイスの中に符号化されたデータビットの集合の所定の値に対応している。例えば、素子が４つの異なる閾電圧範囲に対応する４つの異なる電荷帯のうちの１つの状態にあるときに、各メモリ素子が２ビットのデータを記憶できる。
【０００６】
一般的に、プログラムが動作している間に制御ゲートに印加されるプログラム電圧Ｖｐｇｍは、一連のパルスとして印加される。一実施形態では、これらパルスの大きさは、連続するパルスごとに所定のステップサイズだけ（例えば、０．２〜０．４Ｖ）だけ増加する。Ｖｐｇｍは、フラッシュメモリ素子の制御ゲート（または、場合によってはステアリングゲート）に印加することが可能である。プログラムパルス間の期間に、検証動作が実行される。すなわち、並列にプログラムされている素子グループ中の各素子のプログラミングレベルを、連続するプログラミングパルス間で読み取って、このレベルによって、素子がプログラムすべき検証レベル以上であるか否かを判定する。マルチステートフラッシュメモリ素子を含むアレイの場合、これらメモリ素子は、各々の状態に対する検証ステップを実行して、素子が自身のデータに関連する検証レベルに到達したかどうかを判定可能とする。例えば、データを４つの状態で記憶することが可能なマルチステートメモリ素子は、３つの比較ポイントに対して検証動作を実行する必要がある。
【０００７】
さらに、例えばＮＡＮＤストリングの中のＮＡＮＤフラッシュメモリデバイスのように、ＥＥＰＲＯＭデバイスまたはＮＡＮＤフラッシュメモリデバイスなどのフラッシュメモリデバイスをプログラムするときには、一般的には、制御ゲートにプログラム電圧を印加するとともにビット線を接地する。すると、例えば、記憶素子のようなセルまたはメモリ素子のチャネルから浮遊ゲートに電子が注入される。電子が浮遊ゲート中に蓄積されると、浮遊ゲートは負に帯電して、メモリセルの閾値電圧が引き上げられ、これによって、メモリセルはプログラムされた状態になる。プログラミングに関するさらなる情報は、双方ともそれらの全体を参照してここに組み込む「Ｓｏｕｒｃｅ  Ｓｉｄｅ  Ｓｅｌｆ  Ｂｏｏｓｔｉｎｇ  Ｔｅｃｈｎｉｑｕｅ  Ｆｏｒ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ」という名称の米国特許第６，８５９，３９７号および２００３年７月２９日に出願された「Ｄｅｔｅｃｔｉｎｇ  Ｏｖｅｒ  Ｐｒｏｇｒａｍｍｅｄ  Ｍｅｍｏｒｙ」という名称の米国特許出願公開第２００５／００２４９３９号に見受けられる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
プログラムされているメモリ素子の制御ゲートにＶｐｇｍを印加するには、Ｖｐｇｍを該当するワード線に印加する。しかしながら、各ＮＡＮＤストリング中の１つのメモリ素子は同じワード線を用いており、したがって、プログラム電圧を受ける。選択されていないメモリ素子（これはプログラムすることを意図されていない）は、「プログラム外乱」と呼ばれるプロセスで意図せずにプログラムされることがある。
【０００９】
プログラム外乱を防止するよりよいメカニズムが求められている。
【課題を解決するための手段】
【００１０】
抑止されているメモリ素子に対するプログラム外乱の発生率を減少させるように不揮発性メモリ素子をプログラムする方法が提供される。１つの実施形態では、チャネルを昇圧（電圧上昇）させてプログラム外乱を低減することによって、抑止されているメモリ素子が受けるプログラム外乱の高い発生率を解決しようとしている。しかし、昇圧による利点は、そのワード線の配置のために減少してしまう。この目的を達成するために、メモリ素子がプログラムされるワード線の順序を調整する。さらに、この昇圧技術は、ワード線の位置に合わせて調整可能である。加えて、抑止されているメモリ素子のチャネルを予備充電する。これによって、下位のワード線上のメモリ素子をプログラムする際に、ビット線の電荷が上位のワード線上のすでにプログラムされているメモリ素子を通り過ぎるようにすることが可能である。
【００１１】
１つの実施形態においては、不揮発性記憶装置をプログラムする方法は、不揮発性記憶素子の集合中の不揮発性記憶素子のさまざまな部分集合を、関連するさまざまなワード線の部分集合を用いてプログラムするステップを有する。ここで、これらのワード線は、最初のワード線から最後のワード線まで順に配列されている。これら不揮発性記憶素子は、例えば、いくつかのＮＡＮＤストリング中に配置されており、ワード線が配列されている順序に従っていない所定のワード線の順序を用いてプログラムされる。例えば、プログラミングは、ビット線または集合のドレイン側の位置または近くにある１つ以上のワード線を用いて実行されるが、その後は、プログラミングは残りのワード線を用いて実行され、集合の共通側またはソース側の位置から開始される。
【００１２】
本方法は、判定に基づいて、順序に従わないワード線を特定するデータを記憶するステップをさらに有する。前記判定は、ワード線が配列されている順序に従って集合中の不揮発性記憶素子がプログラムされるとした場合に、集合中のどの不揮発性記憶素子が一定レベルのフェイルビットを受けるかを予測する決定である。
【００１３】
加えて、順序に従わないワード線によってプログラムされる不揮発性記憶素子を、自己昇圧モードなどの第１の抑止モードを用いて抑止してプログラム外乱を低減することができる。同時に、残りのワード線でプログラムされる不揮発性記憶素子を、消去領域自己昇圧モードや修正消去領域自己昇圧モードなどの第２の抑止モードを用いて抑止して、プログラム外乱を低減することができる。抑止された不揮発性記憶素子のチャネルを予備充電する動作も、最初のワード線と結合している不揮発性記憶素子の後でプログラムされる不揮発性記憶素子に対する自己昇圧動作より先に実行される。
【発明を実施するための最良の形態】
【００１４】
本発明の実施に適した不揮発性メモリシステムの一例では、ＮＡＮＤフラッシュメモリ構造を使用する。ＮＡＮＤフラッシュメモリ構造では、２つの選択ゲートの間にＮＡＮＤストリングとして複数のトランジスタが直列に配置されている。図１は、１つのＮＡＮＤストリングを示す上面図である。図２は、その等価回路である。図１および図２に示すＮＡＮＤストリングは、直列の４つのトランジスタ１００、１０２、１０４、１０６を備え、第１の選択ゲート１２０と第２の選択ゲート１２２との間に挟まれている。選択ゲート１２０は、ＮＡＮＤストリングをビット線コンタクト１２６に接続する。選択ゲート１２２は、ＮＡＮＤストリングをソース線コンタクト１２８に接続する。選択ゲート１２０は、制御ゲート１２０ＣＧに適切な電圧を印加することによって制御される。選択ゲート１２２は、制御ゲート１２２ＣＧに適切な電圧を印加することによって制御される。トランジスタ１００、１０２、１０４、１０６のそれぞれは、制御ゲートと浮遊ゲートを有する。トランジスタ１００は、制御ゲート１００ＣＧと浮遊ゲート１００ＦＧを有する。トランジスタ１０２は、制御ゲート１０２ＣＧと浮遊ゲート１０２ＦＧを有する。トランジスタ１０４は、制御ゲート１０４ＣＧと浮遊ゲート１０４ＦＧを有する。トランジスタ１０６は、制御ゲート１０６ＣＧと浮遊ゲート１０６ＦＧを有する。制御ゲート１００ＣＧ、１０２ＣＧ、１０４ＣＧ、１０６ＣＧ、は、ワード線ＷＬ３、ＷＬ２、ＷＬ１、ＷＬ０にそれぞれ接続されている。１つの実施形態では、トランジスタ１００、１０２、１０４、１０６のそれぞれがメモリセルあるいはメモリ素子となる。他の実施形態では、メモリ素子が複数のトランジスタを含んでいてもよく、図１および図２に示した構成と異なっていてもよい。選択ゲート１２０は、選択線ＳＧＤに接続され、選択ゲート１２２は、選択線ＳＧＳに接続される。
【００１５】
図３は、上記のＮＡＮＤストリングの断面図を示す。ＮＡＮＤストリングのトランジスタはｐ−ウェル領域１４０内に形成されている。各トランジスタは、制御ゲート（１００ＣＧ、１０２ＣＧ、１０４ＣＧ、および１０６ＣＧ）と浮遊ゲート（１００ＦＧ、１０２ＦＧ、１０４ＦＧ、および１０６ＦＧ）からなるスタックゲート構造を備えている。浮遊ゲートは、酸化膜または他の誘電体膜上のｐ−ウェルの表面上に形成されている。制御ゲートは、浮遊ゲート上に位置しており、制御ゲートと浮遊ゲートは、ポリシリコン間誘電体層によって分離されている。メモリ素子（１００、１０２、１０４、１０６）の制御ゲートは、ワード線を形成している。Ｎ＋拡散層１３０、１３２、１３４、１３６、１３８は隣接する素子間で共有されており、これにより素子は相互に直列に接続されてＮＡＮＤストリングを形成している。これらのＮ＋拡散層は、各素子のソースおよびドレインを形成している。例えば、Ｎ＋拡散層１３０は、トランジスタ１２２のドレイン、および、トランジスタ１０６のソースとして働く。Ｎ＋拡散層１３２は、トランジスタ１０６のドレイン、および、トランジスタ１０４のソースとして働く。Ｎ＋拡散層１３４は、トランジスタ１０４のドレイン、および、トランジスタ１０２のソースとして働く。Ｎ＋拡散層１３６は、トランジスタ１０２のドレイン、および、トランジスタ１００のソースとして働く。Ｎ＋拡散層１３８は、トランジスタ１００のドレイン、および、トランジスタ１２０のソースとして働く。Ｎ＋拡散層１２６は、ＮＡＮＤストリングのビット線につながっており、Ｎ＋拡散層１２８は、複数のＮＡＮＤストリングの共通ソース線につながっている。
【００１６】
図１〜図３では、ＮＡＮＤストリング内に４つのメモリ素子を示しているが、４つのトランジスタを使用する構成は、一例であることに留意されたい。ここに記載される技術によって使用されるＮＡＮＤストリングは、４つ未満のメモリ素子を有していてもよく、又は、４つを超えるメモリ素子を有していてもよい。例えば、一部のＮＡＮＤストリングは、８、１６、３２、６４あるいはそれ以上の数のメモリ素子等を含むことができる。本明細書における説明は、ＮＡＮＤストリング内のメモリ素子がいかなる数でも有効である。
【００１７】
各メモリ素子は、アナログ又はデジタル形式で表されたデータを記憶することが可能である。１ビットのデジタルデータを記憶する場合、メモリ素子の可能な閾値電圧の範囲は、論理データ「１」および「０」が割り当てられる２つの範囲に分割される。ＮＡＮＤ型フラッシュメモリの一例では、メモリ素子の消去された後の閾値電圧は負となり、論理「１」と定義される。プログラム後の閾値電圧は正となり、論理「０」と定義される。閾値電圧が負の状態で制御ゲートに０Ｖを印加することによって読み出しが試みられた場合、メモリ素子はオンになり、論理１が記憶されていることを示す。閾値電圧が正の状態で制御ゲートに０Ｖを印加することによって読み出しが試みられた場合、メモリ素子はオンにならず、これは論理「０」が記憶されていることを示す。
【００１８】
また、メモリ素子は、複数の状態を記憶することも可能であり、それにより例えば複数ビットのデジタルデータを記憶することも可能である。複数の状態のデータを記憶する場合、可能な閾値電圧の範囲は、記憶する状態の数に分割される。例えば、４つの状態の情報が使用される場合、４つの閾値電圧範囲が存在し、それぞれにデータ値「１１」、「１０」、「０１」、「００」が割り当てられる。ＮＡＮＤ型メモリの一例では、消去動作の後の閾値電圧は負となり、「１１」と定義される。正の閾値電圧は、「１０」、「０１」、「００」の状態のために使用される。一部の実施例では、これらのデータ値（例えば論理状態）を、グレイコード割り当て方法を用いて閾値範囲に割り当て、これで、浮遊ゲートの閾値電圧が間違ってその隣接する物理状態にずれても、１つの論理ビットのみしか影響されないようにしている。メモリ素子にプログラムされたデータとこの素子の閾値電圧範囲との間の具体的な関係は、メモリ素子に対して採用されるデータ符号化スキームによって異なる。例えば、その双方の全体を参照してここに組み込む、２００３年６月１３日に出願された「Ｔｒａｃｋｉｎｇ  Ｃｅｌｌｓ  Ｆｏｒ  Ａ  Ｍｅｍｏｒｙ  Ｓｙｓｔｅｍ」という名称の米国特許第６，２２２，７６２号および米国特許出願第１０／４６１，２４４号と、２００４年１２月１６日に公開された米国公開特許出願第２００４／０２５５０９０号には、マルチステート式フラッシュメモリ素子のさまざまなデータ符号化スキームが記載されている。
【００１９】
ＮＡＮＤ型フラッシュメモリおよびそれらの動作に関連する例は、次の米国特許／特許出願で提供されており、それぞれの全体が参照により本明細書に援用される。米国特許第５，３８６，４２２号明細書、第５，５７０，３１５号明細書、米国特許第５，７７４，３９７号明細書、米国特許第６，０４６，９３５号明細書、米国特許第６，４５６，５２８号明細書、および米国出願第６，５２２，５８０号明細書である。ＮＡＮＤ型フラッシュメモリに加え、その他のタイプの不揮発性フラッシュメモリも本発明とともに使用されてもよい。
【００２０】
フラッシュＥＥＰＲＯＭシステムで役に立つ別のタイプのメモリ素子は、導電性の浮遊ゲートの代わりに非導電性の誘電性材料を利用して、電荷を不揮発式に蓄積している電荷トラップ素子である。このような素子が、１９８７年３月に発行されたＩＥＥＥのエレクトロン・デバイス・レターの第ＥＤＬ−８巻の第３号の、チャンらによる「Ａ  Ｔｒｕｅ  Ｓｉｎｇｌｅ−Ｔｒａｎｓｉｓｔｏｒ  Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ  ＥＥＰＲＯＭ  Ｄｅｖｉｃｅ」という記事の９３〜９５ページに記載されている。シリコン酸化物、シリコン窒化物、シリコン酸化物（“ＯＮＯ”）で形成された三層誘電体を、メモリ素子のチャネル上で、導電性の制御ゲートと半導体基板の表面とで挟んでいる。この素子は、素子のチャネルから窒化物中に電子を注入し、この窒化物中でこれらの電子が限られた領域中に捕獲されて蓄積されることによってプログラムされる。すると、この蓄積された電荷のため、この素子のチャネルのある部分の閾値電圧が変化するが、この変化は検出可能である。この素子は、ホットホールを窒化物中に注入することによって消去される。また、１９９１年４月に発行されたソリッドステート回路に関するＩＥＥＥジャーナルの第２６巻の第４号のノザキらによる「Ａ  １−Ｍｂ  ＥＥＰＲＯＭ  ｗｉｔｈ  ＭＯＮＯＳ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｉｓｋ  Ａｐｐｌｉｃａｔｉｏｎ」の４９７〜５０１ページを読めば、ドーピングされた多結晶シリコンゲートがメモリ素子チャネルのある部分上を伸張して、互いに分離された選択トランジスタを形成している分離ゲート構造の類似の素子が記述されている。前述の２つの記事の全体を参照してここに組み込む。参照して個々に組み込む、１９９８年のＩＥＥＥプレスのウイリアム・Ｄ・ブラウン（Ｗｉｌｌｉａｍ  Ｄ．  Ｂｒｏｗｎ）とジョー・Ｅ・ブルーワ（Ｊｏｅ  Ｅ．  Ｂｒｅｗｅｒ）によって編集された「Ｎｏｎｖｏｌａｔｉｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  Ｔｅｃｈｎｏｌｏｇｙ」の１．２章に言及されているプログラミング手法もまた、誘電性電荷捕獲デバイスに応用可能であるとこの章に記述されている。このパラグラフに記述されているメモリ素子もまた、本発明で用いることが可能である。したがって、本書に記載する技術もまた、互いに異なったメモリ素子の誘電体領域間でのカップリングに当てはまる。
【００２１】
各々の素子に２ビットを記憶する別の方式が、２０００年１１月に発行されたＩＥＥＥのエレクトロン・デバイス・レターの第２１巻の第１１号のエイタン（Ｅｉｔａｎ）らによる「ＮＲＯＭ：Ａ  Ｎｏｖｅｌ  Ｌｏｃａｌｉｚｅｄ  Ｔｒａｐｐｉｎｇ，  ２−Ｂｉｔ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｃｅｌｌ」の５４３〜５４５ページに記載されており、ＯＮＯ誘電体層が、ソース拡散層とドレイン拡散層間のチャネル上を伸張していることが記載されている。一方のデータビットに対する電荷がドレインに隣り合った誘電体層中で局所化され、他方のデータビット用の電荷がソースに隣り合った誘電体層中で局所化される。マルチステートデータ記憶装置は、誘電体内部の空間的に分離された電荷蓄積領域のバイナリ状態を別々に読み取ることによって記憶される。このパラグラフに記述するメモリ素子もまた、本発明で用いることが可能である。
【００２２】
図４は、３つのＮＡＮＤストリングを示す回路図である。ＮＡＮＤ構造を用いたフラッシュメモリシステムの一般的なアーキテクチャは、いくつかのＮＡＮＤストリングを含んでいる。例えば、３つのＮＡＮＤストリング２０１、２０３、２０５が、多くのＮＡＮＤストリングを有するメモリアレイ中に示されている。各ＮＡＮＤストリングは、２つの選択トランジスタと４つのメモリ素子を含んでいる。例えば、ＮＡＮＤストリング２０１は、選択トランジスタ２２０および２３０ならびにメモリ素子２２２、２２４、２２６および２２８を含んでいる。ＮＡＮＤストリング２０３は、選択トランジスタ２４０および２５０ならびにメモリ素子２４２、２４４、２４６および２４８を含んでいる。ＮＡＮＤストリング２０５は、選択トランジスタ２６０および２７０ならびにメモリ素子２６２、２６４、２６６および２６８を含んでいる。各ＮＡＮＤストリングは、その選択トランジスタ（例えば選択トランジスタ２３０、２５０または２７０）によってソース線に接続されている。選択線ＳＧＳは、ソース側の選択ゲートを制御するために用いられる。ＮＡＮＤストリング２０１、２０３および２０５は、ドレイン選択線ＳＧＤによって制御される選択トランジスタ２２０、２４０、２６０などによってビット線２０２、２０４、２０６のそれぞれに接続されている。他の実施形態では、選択線を必ずしも共通とする必要はない。ワード線ＷＬ３は、メモリ素子２２２と２４２の制御ゲートに接続されている。ワード線ＷＬ２は、メモリ素子２２４と２４４の制御ゲートに接続されている。ワード線ＷＬ１は、メモリ素子２２６と２４６の制御ゲートに接続されている。ワード線ＷＬ０は、メモリ素子２２８と２４８の制御ゲートに接続されている。図示するように、各ビット線と個々のＮＡＮＤストリングは、列のアレイやメモリ素子の集合を備えている。ワード線（ＷＬ３、ＷＬ２、ＷＬ１およびＷＬ０）は、行のアレイや集合を備えている。各ワード線は、行の中の各メモリ素子の制御ゲートに接続されている。例えば、ワード線ＷＬ２は、メモリ素子２２４、２４４、２６４の制御ゲートに接続されている。
【００２３】
各メモリ素子はデータ（アナログデータまたはデジタルデータ）を記憶することが可能である。１ビットのデジタルデータを記憶するときには、メモリ素子の可能な閾値電圧の範囲が２つの範囲に分割されて、これらの範囲に論理データ「１」および論理データ「０」が割り当てられる。ＮＡＮＤタイプのフラッシュメモリの一例では、メモリ素子が消去されると、電圧閾値が負となり、論理「１」が定義される。プログラム動作後は、電圧閾値が正となり、論理「０」が定義される。閾値電圧が負であるときに読み取り動作を試みると、メモリ素子がオンして、論理１が記憶されていることが示される。閾値電圧が正であるときに読み取り動作を試みると、メモリ素子がオンせず、論理０が記憶されていることが示される。また、メモリ素子は、例えば複数ビットのデジタルデータのような複数レベルの情報を記憶することも可能である。この場合、可能な閾値電圧の範囲は、データのレベル数に分割される。例えば、４レベルの情報が記憶される場合には、データ値「１１」、「１０」、「０１」、「００」に対して４つの閾値電圧範囲が割り当てられる。ＮＡＮＤタイプのメモリの一例では、消去動作後の閾値電圧は負であり、「１１」と定義される。正の閾値電圧は、状態「１０」、「０１」、「００」に対して用いられる。
【００２４】
ＮＡＮＤタイプのフラッシュメモリとその動作に関連する例は、その各々を参照してここに組み込む米国特許第５，５２２，５８０号、第５，５７０，３１５号、第５，７７４，３９７号、第６，０４６，９３５号および第６，４５６，５２８号の明細書に提供されている。
【００２５】
フラッシュメモリ素子をプログラムするときには、プログラム電圧がその素子の制御ゲートに印加され、その素子と接続しているビット線が接地される。チャネルからの電子が浮遊ゲート中に注入される。電子が浮遊ゲート中に蓄積されると、この浮遊ゲートが負に帯電し、この素子の閾値電圧が上昇する。プログラム電圧をプログラムされている素子の制御ゲートに印加するときには、そのプログラム電圧を該当するワード線に印加する。上述したように、ワード線は、同じワード線を共有する他の各ＮＡＮＤストリングの中の１つの素子に接続されている。例えば、図４の素子２２４をプログラムする場合、プログラム電圧は素子２４４の制御ゲートにも印加される。ワード線上の１つの素子を、同じワード線に接続されている他の素子をプログラムすることなくプログラムしようとする場合には、問題が生じる。例えば、素子２２４をプログラムしたいが他の素子２４４はプログラムしたくない場合である。プログラム電圧はワード線に接続されているすべての素子に印加されるため、このワード線上の選択されていない素子（プログラムすべきでない素子）、特に、プログラムするように選択された素子に隣接する素子が、プログラム外乱と呼ばれるプロセスで誤ってプログラムされることがある。例えば、素子２２４をプログラムするとき、隣接する素子２４４が誤ってプログラムされてしまう可能性がある。
【００２６】
プログラム外乱を防止することが可能な手法はいくつか存在する。「自己昇圧方法」として知られている方法では、選択されていないビット線を電気的に絶縁し、プログラム中にパス電圧（例えば１０Ｖ）を選択されていないワード線に印加する。選択されていないワード線は選択されていないビット線にカップリングされる。このため、選択されていないビット線のチャネルに電圧（例えば８Ｖ）が印加され、これによってプログラム外乱が抑制される。したがって、自己昇圧によってチャネルの電圧が上昇し、これによって、トンネル酸化物に印加される電圧が減少し、プログラム外乱が低減される。
【００２７】
ＮＡＮＤストリングは一般的には（常にではないが）、ソース側からドレイン側に、例えば、メモリ素子２２８からメモリ素子２２２に向かって順にプログラムされる。例えば、ＮＡＮＤストリング２０３をＮＡＮＤストリング２０１より前にプログラムする場合を考える。プログラミングプロセスがＮＡＮＤストリング２０１の最後の（または最後に近い）メモリ素子をプログラムする準備ができているときに、抑止されているＮＡＮＤストリング（例えばＮＡＮＤストリング２０３）上のすでにプログラムされているメモリ素子のすべてまたはほとんどがプログラムされた場合、これらすでにプログラムされているメモリ素子の浮遊ゲートは負に帯電している。その結果、ＮＡＮＤストリング２０３の一部では電位が十分に上昇しないために、最後のいくつかのワード線と接続されているＮＡＮＤストリング２０３中の素子には引き続きプログラム外乱が生じる可能性がある。例えば、ＮＡＮＤストリング２０１上の素子２２２をプログラムするときに、ＮＡＮＤストリング２０３上の素子２４８、２４６および２４４がすでにプログラムされていれば、これらのトランジスタ（２４４、２４６、２４８）の各々の浮遊ゲートには負の電荷が存在しており、このために自己昇圧プロセスでの昇圧レベルが制限され、素子２４２にプログラム外乱が発生する可能性がある。
【００２８】
ローカル自己昇圧法（「ＬＳＢ」）および消去領域自己昇圧法（「ＥＡＳＢ」）は、すでにプログラムされている素子のチャネルを抑止されている素子のチャネルから絶縁することによって、従来の自己昇圧法の欠点を解決しようとするものである。例えば、図４の素子２２４をプログラムする場合、ＬＳＢとＥＡＳＢでは、素子２４４のチャネルをすでにプログラムされている素子（２４６と２４８）から絶縁することによって素子２４４へのプログラムを抑止しようとする。ＬＳＢ手法では、プログラムされる素子のビット線は接地され、抑止されている素子のＮＡＮＤストリングのビット線はＶｄｄに接続される。プログラム電圧Ｖｐｇｍ（例えば２０ボルト）を、選択されたワード線に印加する。選択されたワード線に隣接するワード線にはゼロボルトが印加され、残りの選択されていないワード線にはＶｐａｓｓが印加される。例えば、ビット線２０２にはゼロボルトが印加され、ビット線２０４にはＶｄｄが印加される。ドレイン選択線ＳＧＤにはＶｄｄが印加され、ソース選択線ＳＧＳにはゼロボルトが印加される。（素子２２４をプログラムするための）選択されたワード線ＷＬ２にはＶｐｇｍが印加される。隣接するワード線ＷＬ１とＷＬ３にはゼロボルトが印加され、他のワード線（例えばＷＬ０）にはＶｐａｓｓが印加される。
【００２９】
ＥＡＳＢはＬＳＢと似ているが、ソース側で隣接するワード線だけにゼロボルトが印加されることが異なっている。ドレイン側で隣接するワード線にはＶｐａｓｓが印加される。Ｖｐａｓｓが低すぎると、チャネル中での昇圧が、プログラム外乱を防止するには不十分となる。Ｖｐａｓｓが高すぎると、選択されていないワード線がプログラムされてしまう。例えば、ＷＬ１にＶｐａｓｓではなくてゼロボルトが印加され、ＷＬ３にＶｐａｓｓが印加される。１つの実施形態では、Ｖｐａｓｓは７〜１０Ｖである。
【００３０】
ＬＳＢとＥＡＳＢによれば自己昇圧が改善されるが、ソース側で隣接する素子（素子２４６は素子２４４のソース側の隣にある）がプログラムされているまたは消去されているかによって相違が発生するという問題がある。ソース側の隣接する素子がプログラムされていると、その浮遊ゲートには負の電荷が存在する。そのうえ、制御ゲートにゼロボルトが印加されると、負に帯電しているゲートの下のジャンクションが極端に逆バイアスされ、このため、昇圧されたチャネル内に向けて電子がリークするゲート誘導漏れ電流（ＧＩＤＬ）が引き起こされることがある。ＧＩＤＬは、ジャンクションへ大きなバイアスと低いまたは負のゲート電圧によって発生し、まさに、ソース側の隣接する素子がプログラムされていて、ドレインジャンクションが昇圧された場合に当てはまる。ＧＩＤＬが生じると、昇圧された電圧が急速にリークして消滅し、この結果、プログラミングエラーとなる。この現象は、サイズが小さい素子で必要とされる急速かつ高濃度にドーピングされたジャンクションではより厳しい問題となる。漏れ電流が非常に高いと、チャネル領域中での昇圧電位が減少して、その結果、プログラム外乱となりかねない。さらに、プログラムされているワード線がドレインに近いほど、昇圧されたジャンクションに存在する電荷量は少なくなる。したがって、昇圧されたジャンクションにおける電圧は急速に降下して、プログラム外乱を引き起こす。
【００３１】
ソース側の隣接するメモリ素子が消去されていると、浮遊ゲートには正の電荷が存在し、このため、トランジスタの閾値電圧は負になることが多い。トランジスタは、ゼロボルトがワード線に印加されてもオフとならない。メモリ素子がオンしている場合には、ＮＡＮＤストリングはＥＡＳＢモードでは動作しない。その替わりに、ＮＡＮＤストリングは自己昇圧モードで動作し、このため、上記の問題が生じる。このシナリオは、他のソース側の素子がプログラムされていて、このため、ソース側の昇圧を制限される場合にはもっとも発生する確率が高い。この問題は、チャネル長さがより短い場合にもっとも問題となる。
【００３２】
図５は、図１のＮＡＮＤストリングの断面図であり、さらに、自己昇圧が利用されている場合における、選択されていない不揮発性記憶素子のチャネルの昇圧のワード線に対する依存性を示す図である。この例では、ＮＡＮＤストリングはすでにプログラムされており、負の電荷（ｅ−）が浮遊ゲート１０６ＦＧ、１０４ＦＧ、１０２ＦＧ中にプログラムされている。選択されていないＮＡＮＤストリング中の浮遊ゲート１００ＦＧを有するメモリ素子と同じワード線を共有している選択されたＮＡＮＤストリング中のメモリ素子に電荷をプログラムする場合、電圧Ｖｐａｓｓを用いて自己昇圧を行うことによって、選択されていないＮＡＮＤストリング中の浮遊ゲート１００ＦＧの近くにあるチャネルの電圧を昇圧する。しかしながら、浮遊ゲート１０６ＦＧ、１０４ＦＧ、１０２ＦＧ上に負電荷があるため、昇圧電位Ｖｂｏｏｓｔが減少する。すると、ワード線上のプログラミング電圧Ｖｐｇｍのために浮遊ゲート１００ＦＧ中に負の電荷（−）が発生し、これによってプログラム外乱が発生する。Ｖｄｄは、ドレイン側の制御ゲート１２０ＣＧに印加される電圧を表す。この電圧は、プログラミングのために、適切な制御ゲートをオンさせ、選択されているＮＡＮＤストリングを接地させるのに十分な電圧であり、さらに、選択されていないＮＡＮＤストリングを絶縁するために、適切な制御ゲートのオフを維持するのに十分な低い電圧である。自己昇圧のためのチャネル昇圧電位とワード線との関係は図６に示されている。
【００３３】
図６は、上位のワード線に対してチャネル昇圧電位がどのように減少するかを示すグラフである。上述したように、選択されていないメモリ素子、すなわち、プログラムすべきでないが、プログラムされているメモリ素子と同じワード線上にあるメモリ素子は、プログラム電圧が印加されることによって誤ってプログラムされてしまうことがある。これを防止するために、プログラム中において、自己昇圧を利用して、選択されていないビット線を電気的に絶縁し、選択されていないワード線にパス電圧Ｖｐａｓｓを印加する。これによって、選択されていないビット線のチャネルに電圧Ｖｂｏｏｓｔが印加される。しかしながら、選択されていないビット線上にある所定のメモリ素子においては、すでにプログラムされているメモリ素子の浮遊ゲート上に存在する負の電荷によってＶｂｏｏｓｔは減衰される。この効果には累積性があり、このため、下位のワード線に接続されているメモリ素子の後にプログラムされる上位のワード線に接続されているメモリ素子のほうがＶｂｏｏｓｔが減衰される度合いが高い。その結果、昇圧電位が十分高くならず、最後のいくつかのワード線上ではプログラム外乱が発生する場合がある。昇圧電位の減少は、上位のワード線で顕著に認められる。ワード線が１６個あるメモリデバイスのデータを提示したが、ワード線の数がこれより多いまたは少ないデバイスの場合にも、同じような傾向が発生するものと予想される。
【００３４】
図７は、図１のＮＡＮＤストリングの断面図であり、さらに、消去領域自己昇圧（ＥＡＳＢ）が利用されている場合における、そのソース側の隣接するメモリ素子がプログラムされている状態における選択されていない不揮発性記憶素子のＧＩＤＬを示す図である。この例では、ＮＡＮＤストリングは既にプログラムされているので、浮遊ゲート１０６ＦＧと１０４ＦＧ中に負電荷（ｅ−）がプログラムされている。選択されていないＮＡＮＤストリング中の浮遊ゲート１０２ＦＧを有するメモリ素子と同じワード線を共有している選択されたＮＡＮＤストリング中のメモリ素子に電荷をプログラムする場合、電圧Ｖｐａｓｓを用いた従来のＥＡＳＢを適用することによって、選択されていないＮＡＮＤストリング中の浮遊ゲート１０２ＦＧの近くにあるチャネルの電圧を昇圧させる。しかしながら、すでに述べたように、カップリングを低減させるために、浮遊ゲート１０４ＦＧに接続されている隣接するソース側のワード線に０Ｖが印加される。このソース側の隣接する素子はプログラムされているため、浮遊ゲート１０４ＦＧ上には負電荷が存在する。制御ゲートに０Ｖが印加されると、負に帯電しているゲートの下のジャンクションが極端に逆バイアスされ、矢印で示すようにＧＩＤＬが引き起こされることがある。
【００３５】
この問題を解決するには、改良型のＥＡＳＢやＲＥＡＳＢを用いればよいが、この場合、浮遊ゲート１０６ＦＧに接続されているワード線に印加される電圧がＶｐａｓｓから０Ｖに変更され、浮遊ゲート１０４ＦＧに接続されているワード線に印加される電圧が０ＶからＶｄｄに変更される。上述したように、標準的なＥＡＳＢでは、ソース側の隣接する素子をプログラムして０Ｖを印加すると、ＧＩＤＬが発生して、昇圧されたジャンクション領域から電荷が失われることがある。そのうえ、プログラムされているワード線がドレインに近いほど、昇圧されたジャンクション中に存在する電荷は少なくなるが、これは、その容量が小さくなるからである。したがって、昇圧されたジャンクション中の電圧が急速に降下して、プログラム外乱が発生する。ＲＥＡＳＢの場合、例えば、ＷＬ４がプログラミングのために現在使用している下位のワード線である場合を考える。ＲＥＡＳＢモードは、次の下位のワード線ＷＬ３には０Ｖの代わりにＶｄｄを印加し、さらに次の下位のワード線ＷＬ２にはＶｐａｓｓの替わりに０Ｖを印加することによってＥＡＳＢを改良したものである。Ｖｐａｓｓは、ＷＬ１とその他の下位のワード線に印加される。標準のＥＡＳＢモードと改良型のＥＡＳＢモードのどちらにおいても、Ｖｐａｓｓが次に上位のワード線ＷＬ５と残りの上位のワード線に印加される。
【００３６】
ＲＥＡＳＢでのプログラム外乱フェイルモードはＥＡＳＢでのそれと類似している。図６に関連して説明したように、どちらの昇圧モードでも、抑止されているＮＡＮＤストリング上のメモリ素子が、そのＮＡＮＤストリング上の後でプログラムされるメモリ素子のチャネル昇圧電位を減少させることがある。
【００３７】
図８は、本発明を実施するために使用できるフラッシュメモリシステムの一実施形態のブロック図である。このシステムでは、メモリ素子アレイ３０２は、列制御回路３０４と、行制御回路３０６と、Ｃ−ソース制御回路２１０と、ｐ−ウェル制御回路３０８によって制御される。列制御回路３０４は、メモリ素子内に記憶されたデータを読み出すために、プログラム動作中のメモリ素子の状態を判定するために、および、ビット線（ＢＬｓ）の電位レベルを制御してプログラミングを促進又はプログラミングを抑止するために、メモリ素子アレイ３０２のビット線に接続されている。行制御回路３０６は、ワード線のうちのいずれかを選択するために、および、読み出し電圧とプログラム電圧と消去電圧を印加するために、ワード線に接続されている。例えば、ＥＰＲＯＭおよびフラッシュメモリ回路で使用されるプログラム電圧レベルは、メモリ回路で一般に使用される電圧より高い。これらは回路に供給される電圧より高いことが多い。これらの高い電圧は、行制御回路３０６（あるいは別の場所）内の電荷ポンプによって生成される。一例においては、行制御回路３０６は、原則的には容量性ワード線に電荷を投入し、電圧を上昇させる。電荷ポンプは入力を電圧Ｖｉｎで受け取り、入力された電圧を電圧増幅の過程において徐々に上昇させ、より高い電圧Ｖｏｕｔを出力する。出力された電圧は負荷、例えばＥＰＲＯＭメモリ回路のワード線に供給される。いくつかの実施例においては、負荷から電荷ポンプへフィードバック信号が送られる。電荷ポンプは、負荷が所定の電圧に達したことを示す信号に応答して停止する。また、負荷が所定の電圧に達すると、過電荷を防ぐために分路が使用される。しかし、これはより多くの電力を消費し、低電圧印加の際には望ましくない。電荷ポンプに関する詳細な情報は、その全体が参照として本発明に組み込まれる米国特許第６，７３４，７１８号に記載されている。
【００３８】
Ｃ−ソース制御回路３１０は、メモリ素子に接続された共通ソース線（図９に「Ｃ−ソース」として示す）を制御する。Ｐ−ウェル制御回路３０８は、ｐ−ウェル電圧を制御する。
【００３９】
メモリ素子内に記憶されたデータは、列制御回路３０４によって読み出され、データ入力／出力バッファ３１２を経由して、外部入力／出力線に出力される。メモリ素子内に記憶されるプログラムデータは、外部入力／出力線を経由してデータ入力／出力バッファ３１２に入力され、列制御回路３０４に転送される。外部入力／出力線は、コントローラ３１８に接続される。
【００４０】
フラッシュメモリデバイスを制御するためのコマンドデータは、コントローラ３１８に入力される。コマンドデータは、どのような動作が要求されているのかをフラッシュメモリに通知する。入力コマンドは、列制御回路３０４と、行制御回路３０６と、Ｃ−ソース制御回路３１０と、ｐ−ウェル制御回路３０８と、データ入力／出力バッファ３１２とを制御する状態マシン３１６に転送される。状態マシン３１６は、さらに、レディ（ＲＥＡＤＹ）／ビジー（ＢＵＳＹ）や、パス（ＰＡＳＳ）／フェイル（ＦＡＩＬ）などの、フラッシュメモリのステータスデータを出力してもよい。いくつかの実施例において、状態マシン３１６は、後述するフローチャートに描かれる工程を含むプログラミングプロセスの管理を担う。
【００４１】
コントローラ３１８は、パーソナルコンピュータ、デジタルカメラ、パーソナルデジタルアシスタントなどのホストシステムに接続されているか、あるいは、接続可能である。コントローラ３１８は、ホストからコマンドをおよびデータを受信するために、および、ホストにデータおよびステータス情報を提供するために、ホストと通信を行う。コントローラ３１８は、ホストからのコマンドを、状態マシン３１６と通信するコマンド回路３１４が解読して実行可能なコマンド信号に変換する。通常、コントローラ３１８は、メモリアレイに書き込まれるか、あるいは、メモリアレイから読み出されるユーザデータのためのバッファメモリを有している。いくつかの実施例においては、プログラミングプロセスはこのコントローラによって管理できる。
【００４２】
一例のメモリシステムは、コントローラ３１８を含む１つの集積回路と、１つ以上の集積回路チップ（それぞれがメモリアレイと、関連する制御、入力／出力、および状態マシン回路とを含む）を備えている。メモリアレイとシステムのコントローラ回路は、１つ以上の集積回路チップ上に一緒に統合される傾向にある。メモリシステムは、ホストシステムの一部として組み込まれていてもよく、又は、ホストシステムに着脱可能に挿入されるメモリカード（又はその他のパッケージ）内に含まれていてもよい。そのような着脱可能なカードは、メモリシステム全体（例えば、コントローラを含む）を含んでいてもよく、又は、メモリアレイおよび関連する周辺回路のみを含んでいてもよい（コントローラはホスト内に組み込まれる）。このように、コントローラ（または制御機能）は、ホスト内に組み込まれることも、又は着脱可能なメモリシステム内に含まれることも可能である。
【００４３】
いくつか実施形態では、図８のコンポーネントのいくつかは、組み合わせることが可能である。さまざまな設計で、図８のコンポーネントのうちで、メモリ素子アレイ３０２以外の１つ以上のコンポーネントが、制御回路と考えることが可能である。例えば、１つ以上の制御回路は、コマンド回路、状態マシン、行制御回路、列制御回路、ウェル制御回路、ソース制御回路およびデータ入／出力回路のうちのどれか１つまたはこれらを組み合わせたものを含んでいる。
【００４４】
図９を参照して、メモリ素子アレイ３０２の構造の例を説明する。一例として、１,０２４個のブロックに区分けされているＮＡＮＤ型フラッシュＥＥＰＲＯＭを説明する。消去動作においては、各ブロックに記憶されたデータは同時に消去される。１つの形態では、ブロックは、同時に消去される素子の最小単位である。本実施形態において、各ブロックには８，５１２列あり、偶数および奇数列に分割される。ビット線も偶数のビット線（ＢＬｅ）と奇数のビット線（ＢＬｏ）に分割される。図９は、直列に接続され、ＮＡＮＤストリングを形成する４つのメモリ素子を示す。４つの素子は各ＮＡＮＤストリングに含まれるように図示されているが、使用する素子の数は４つ以上でも４つ以下でもよい。ＮＡＮＤストリングの一方の端子は、選択トランジスタＳＧＤを介して対応するビット線に接続され、他方の端子は、第二の選択トランジスタＳＧＳを介してＣ−ソース線に接続されている。
【００４５】
読み出しおよびプログラミング動作の一実施形態の間は、４，２５６のメモリ素子が同時に選択される。選択されるメモリ素子は、同じワード線と、同じ種類のビット線（例えば、偶数ビット線又は奇数ビット線）とを有する。したがって、論理ページを形成する５３２バイトのデータを、同時に読み出し又はプログラムすることが可能であり、１つのメモリブロックは、少なくとも８つの論理ページを記憶することが可能である（４本のワード線、それぞれが奇数および偶数ページを有する）。マルチステートメモリ素子の場合、各メモリ素子が２ビットのデータを記憶し、これら２ビットがそれぞれ異なったページに記憶される場合、１つのブロックは１６の論理ページを記憶する。他のサイズのブロックおよびページも、本発明とともに使用されてもよい。さらに、図８および図９に示す構造以外の構造を、本発明を実施するために使用することもできる。例えば、１つの形態においては、ビット線は、全てのビット線がプログラムされかつ同時に（あるいは非同時に）読み取られるように奇数と偶数の線に分割されない。
【００４６】
メモリ素子の消去は、ｐ−ウェルを消去電圧（例えば、２０ボルト）まで引き上げるとともに、選択されたブロックのワード線を接地することによって行われる。ソースおよびビット線はフローティングとする。消去は、メモリアレイ全体、独立したブロック、又はメモリデバイスの一部である別の単位のメモリ素子に対して実行することができる。１つの実施形態においては、浮遊ゲートから電子がｐ−ウェル領域に移動し、閾値電圧は負になる。
【００４７】
読み出しおよび検証動作では、トランジスタをパスゲートとして動作させるために、選択ゲート（ＳＧＤおよびＳＧＳ）と、選択されないワード線（例えば、ＷＬ１が選択されるワード線の場合には、ＷＬ０、ＷＬ２、およびＷＬ３）が、読み出しパス電圧（例えば、４．５ボルト）まで引き上げられる。選択されたワード線ＷＬ１は、各読み出しおよび検証動作について指定されたレベルの電圧に接続され、対応するメモリ素子の閾値電圧が指定されたレベルの電圧より上なのか下なのかが判定される。例えば、２レベル型のメモリ素子の読み出し動作では、選択されたワード線ＷＬ１を接地してもよく、それによって閾値電圧が０Ｖよりも高いのか否かが検出される。２レベル型のメモリ素子の検証動作では、選択されたワード線ＷＬ１を例えば０．８Ｖに接続し、それによって閾値電圧が少なくとも０．８Ｖに到達しているのか否かが検証される。ソースおよびｐ−ウェルは０ボルトである。選択されたビット線は、偶数のビット線（ＢＬｅ）と考えられるが、例えば０．７Ｖのレベルにプリチャージされる。閾値電圧が、ワード線上の読み出し又は検証レベルよりも高い場合には、該当する素子に接続されているビット線（ＢＬｅ）の電位レベルは、非導電性のメモリ素子であるために、ハイレベルに維持される。他方、閾値電圧が、読み出し又は検証レベルよりも低い場合には、対応するビット線（ＢＬｅ）の電位レベルは、導電性のメモリ素子がビット線を放電するため、例えば０．５Ｖ未満のローレベルに低下する。これによって、メモリ素子の状態が、ビット線に接続された電圧比較器センス増幅器により検出される。
【００４８】
上記の消去、読み出し、および検証動作は、当業界で知られた技術に従って実行される。したがって、説明した詳細の多くについては、当業者によって変更されることが可能である。当業界で知られた他の消去、読み出しおよび検証技術を使用することもできる。
【００４９】
上述したように、各々のブロックを多くのページに分割することが可能である。一実施形態では、１ページがプログラミングの単位である。いくつかの実施例では、個々のページをセグメントに分割されてもよい。セグメントは、基本的なプログラミング動作として一度に書き込まれる最小数の素子を有している。一般的に、１ページ以上のデータが１行のメモリ素子に記憶される。１ページに１つ以上のセクターを記憶することが可能である。セクターには、ユーザデータとオーバヘッドデータが含まれる。オーバヘッドデータは、セクターのうちのユーザデータから計算されたエラー訂正符号（ＥＣＣ）を含んでいる。コントローラの一部が、データがアレイ中にプログラムされている間にＥＣＣを計算し、また、データがアレイから読み出されている間にこのＥＣＣを用いてチェックする。代替例では、ＥＣＣおよび／または他のオーバヘッドデータを、自身が属するユーザデータとは異なったページ、さらには異なったブロックに記憶する。他の形態では、メモリデバイスの他の部分（例えば状態マシン）がＥＣＣを計算可能である。
【００５０】
ユーザデータを含むセクターは、一般に、磁気ディスクドライブ中のセクターのサイズに対応して５１２バイトである。オーバヘッドデータは、一般的には追加の１６〜２０バイトである。多くのページがブロックを形成しているが、その数値は、例えば、８ページから３２ページ、６４ページ、さらにこれ以上の数値の間のいずれかの数値である。
【００５１】
図１０に、それぞれのメモリ素子が２ビットのデータを記憶している場合のメモリ素子アレイの閾値電圧分布を示す。Ｅは、消去されたメモリ素子に対する第１の閾値電圧分布を示している。Ａ、Ｂ、Ｃは、プログラムされたメモリ素子に対する３つの閾値電圧分布を示している。１つの設計では、分布Ｅ中の閾値電圧は負であり、分布Ａ、Ｂ、Ｃ中の閾値電圧は正である。
【００５２】
異なる閾値電圧範囲はそのそれぞれが、データビットの集合の所定の値に対応している。メモリ素子にプログラムされたデータとこの素子の閾値電圧レベルとの間の具体的な関係は、素子に対して採用されるデータ符号化スキームによって異なる。１つの例では、“１１”を閾値電圧範囲Ｅ（状態Ｅ）に割り当て、“１０”を閾値電圧範囲Ａ（状態Ａ）に割り当て、“００”を閾値電圧範囲Ｂ（状態Ｂ）に割り当て、“０１”を閾値電圧範囲Ｃ（状態Ｃ）に割り当てている。しかしながら、他のスキームを用いている実施形態もある。
【００５３】
メモリ素子からデータを読み出すために３つの基準電圧Ｖｒａ、Ｖｒｂ、Ｖｒｃが使用される。任意のメモリ素子の閾値電圧がＶｒａ、ＶｒｂおよびＶｒｃより大きいか小さいかをテストすることによって、システムはメモリ素子がどの状態にあるかを判定することが可能である。３つの検証基準電圧Ｖｖａ、Ｖｖｂ、Ｖｖｃも示されている。メモリ素子を状態Ａ、Ｂ、Ｃにプログラムする際には、本システムは、これらのメモリ素子の閾値電圧がＶｖａ、Ｖｖｂ、Ｖｖｃ以上であるかどうかテストする。
【００５４】
一実施形態では、フルシーケンスプログラミングとして知られているが、メモリ素子を、消去状態Ｅからプログラムされた状態Ａ、Ｂ、Ｃ（曲線矢印で示されている）のうちのどれにでも直接的にプログラムすることが可能である。例えば、プログラムされるメモリ素子の母集団を最初に消去し、これで、この母集団中のすべてのメモリ素子が消去状態Ｅとなるようにする。一部のメモリ素子が状態Ｅから状態Ａにプログラムされている間に、他のメモリ素子を状態Ｅから状態Ｂにプログラムしたり、および／または、状態Ｅから状態Ｃにプログラムしたりする。
【００５５】
図１１に、互いに異なった２つのページ、すなわち、下位ページと上位ページ分のデータを記憶するマルチステートメモリ素子をプログラムする２パス式手法の例を示す。４つの状態、すなわち、状態Ｅ（１１）、状態Ａ（１０）、状態Ｂ（００）および状態Ｃ（０１）が示されている。状態Ｅの場合、両ページとも“１”を記憶している。状態Ａの場合、下位ページは“０”を記憶し、上位ページは“１”を記憶している。状態Ｂの場合、両ページとも“０”を記憶している。状態Ｃの場合、下位ページは“１”を記憶し、上位ページは“０”を記憶している。ここで、特定のビットパターンがそれぞれの状態に割り当てられているが、別のビットパターンを割り当ててもよい。第１のプログラミングパスでは、素子の閾値電圧レベルが、下位の論理ページにプログラムされるビットにしたがって設定される。このビットが論理“１”であれば、この閾値電圧は変更されないが、これは、前に消去されている結果として適切な状態にあるからである。しかしながら、このプログラムされるビットが論理“０”であれば、この素子の閾値電圧は、矢印４３０で示すように状態Ａにまで引き上げられる。これで、第１のプログラミングパスが完結する。
【００５６】
第２のプログラミングパスでは、素子の閾値電圧レベルが、上位の論理ページにプログラムされるビットにしたがって設定される。この上位論理ページビットが論理“１”を記憶するのであれば、なんらプログラムされない。これは、素子が、下位ページビットのプログラミングに基づいて決まる状態ＥまたはＡの内の一方の状態にあるからである（状態ＥとＡの双方が“１”という上位ページビットを有している）。上位ページビットが論理“０”となるのであれば、閾値電圧はシフトする。第１のパスの結果、素子が消去状態Ｅのままであれば、第２のフェーズで、素子は、閾値電圧が矢印４３４で示すように状態Ｃ内に移るようにプログラムされる。素子が、第１のプログラミングパスの結果として状態Ａにプログラムされている場合、メモリ素子は、矢印４３２で示すように閾値電圧が状態Ｂ内に移るように、第２のパスでさらにプログラムされる。第２のパスの結果、下位ページのデータを変更することなく、上位ページの論理“０”を記憶するように指定された状態に素子をプログラムすることになる。
【００５７】
一実施形態では、２ページ全体を満たすのに十分なデータが書き込まれた場合に、フルシーケンス書き込みを実行するようにシステムをセットアップすることが可能である。２ページ全体を満たすのに十分なデータが書き込まれない場合、プログラミングプロセスは、受信したデータによる下位ページのプログラミングをプログラムすることが可能である。さらにその後にデータが受信されると、本システムは、上位ページをプログラムする。別の実施形態では、このシステムは、下位ページをプログラムするモードで書き込みを始め、次に、ワード線のメモリ素子の全部（またはほとんど）を満たすに十分なデータがその後に受信されればフルシーケンスプログラミングモードに変換することが可能である。このような実施形態のより詳細が、その全体を参照してここに組み込む、発明者サージー・アナトリビッチ・ゴロベッツ（Ｓｅｒｇｙ  Ａｎａｔｏｌｉｅｖｉｃｈ  Ｇｏｒｏｂｅｔｓ）とヤン・リー（Ｙａｎ  Ｌｉ）による、２００４年１２月１４日に出願された「Ｐｉｐｅｌｉｎｅｄ  Ｐｒｏｇｒａｍｍｉｎｇ  ｏｆ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｉｅｓ  Ｕｓｉｎｇ  Ｅａｒｌｙ  Ｄａｔａ」という名称の米国特許出願第１１／０１３，１２５号に開示されている。
【００５８】
図１２Ａ〜１２Ｃに、浮遊ゲート間のカップリングを低減する不揮発性メモリをプログラムする別のプロセスを開示する。このプロセスは、前のページの隣り合ったメモリ素子に書き込んだ後に、特定のページに対する特定のメモリ素子に書き込み動作を実行する。一実施例では、不揮発性メモリ素子はそのそれぞれが、４つのデータ状態を用いて２ビットのデータを記憶する。例えば、状態Ｅが消去された状態で、状態Ａ、ＢおよびＣがプログラムされた状態と仮定する。状態Ｅはデータ１１を、状態Ａはデータ０１を、状態Ｂはデータ１０を、状態Ｃはデータ００を記憶している。隣り合った状態Ａと状態Ｂの間で双方のビットが変化するので、これはノングレイコーディングの例である。データをデータの物理状態に符号化する他の方法も用いることが可能である。それぞれのメモリ素子が２ページ分のデータを記憶している。参照目的で、これらのページのデータを上位ページと下位ページと呼ぶが、別のラベルを付けることも可能である。状態Ａを参照すると、上位ページはビット０を記憶し、下位ページはビット１を記憶する。状態Ｂを参照すると、上位ページはビット１を記憶し、下位ページはビット０を記憶する。状態Ｃを参照すると、双方のページはビットデータ０を記憶する。プログラミングプロセスは、２つのステップのプロセスである。第１のステップでは、下位ページをプログラムする。この下位ページがデータ１の状態にとどまることになっている場合、メモリ素子の状態は状態Ｅのままである。このデータが０にプログラムされることになっている場合、メモリ素子が状態Ｂ’にプログラムされるように、メモリ素子の閾値電圧ＶＴＨを引き上げる。図１２Ａに、状態Ｅから状態Ｂ’にメモリ素子をプログラムする様子を示す。図１２Ａに示す状態Ｂ’は中間状態Ｂ’である。したがって、図１２に示すように検証ポイントを、Ｖｖｂより低いＶｖｂ’として示す。
【００５９】
１つの形態では、あるメモリ素子が状態Ｅから状態Ｂ’にプログラムされると、隣り合ったワード線上のその隣接するメモリ素子がその下位ページに関してプログラムされる。その隣接するメモリ素子をプログラムした後で、浮遊ゲート間のカップリング作用によって、状態Ｂ’である検討中のメモリ素子の見かけ上の閾値電圧が引き上げられる。これによって、状態Ｂ’の閾値電圧分布の幅を図１２Ｂの閾値電圧分布４５０として示す分布にまで広げる作用がある。この閾値電圧分布の見かけ上の拡大は、上位ページをプログラムするときに修正される。
【００６０】
図１２Ｃは、上位ページをプログラムするプロセスを示している。メモリ素子が消去された状態Ｅにあって上位ページが１のままとどまるのであれば、このメモリ素子は状態Ｅのままである。メモリ素子が状態Ｅにあってその上位ページデータを０にプログラムすることになっているのであれば、このメモリ素子の閾値電圧を引き上げて、メモリ素子が状態Ａとなるようにする。メモリ素子が中間閾値電圧分布４５０を示す状態Ｂ’にあって、上位ページデータが１にとどまることになっている場合、このメモリ素子は最終状態Ｂにプログラムされる。メモリ素子が中間閾値電圧分布４５０を示す状態Ｂ’にあって、上位ページデータがデータ０になることになっている場合、このメモリ素子の閾値電圧を引き上げて、メモリ素子が状態Ｃとなるようにする。図１２Ａ〜１２Ｃに示すプロセスによって浮遊ゲート間のカップリング作用が低減されるが、これは、隣接するメモリ素子の上位ページをプログラムした場合にしか、所与のメモリ素子の見かけ上の閾値電圧が影響されないからである。別の状態のコーディングの例として、上位ページデータが１のときに閾値電圧分布４５０から状態Ｃへ移動する、および、上位ページデータが０のときには状態Ｂへ移動することが挙げられる。図１２Ａ〜１２Ｃに４つのデータ状態と２ページ分のデータに関する例を示すが、ここで教示する概念は、状態が４つより多いまたは少なく、あるいは、２ページではない他の実施例にも適用可能である。様々なプログラミング方法および浮遊ゲート間のカップリングについては、２００５年４月５日に出願された米国特許第１１/０９９，１３３号の「Ｃｏｍｐｅｎｓａｔｉｎｇ  Ｆｏｒ  Ｃｏｕｐｌｉｎｇ  Ｄｕｒｉｎｇ  Ｒｅａｄ  Ｏｐｅｒａｔｉｏｎｓ  Ｏｆ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ」に記載されている。
【００６１】
選択されていないメモリ素子に対するプログラム外乱の発生率を減少させるために、メモリ素子がプログラムされるワード線の順序を調整し、このワード線の位置に基づいて昇圧手法を調整し、チャネルを予備充電することが提案されている。
【００６２】
図１３は、プログラム外乱の発生率を減少させながら、不揮発性記憶装置をプログラムするプロセスを説明するフローチャートである。ステップ４６０では、データをプログラムする要求が、例えばメモリデバイスの１つ以上の管理回路などによって受信される。ステップ４６２では、１つ以上の利用可能なブロック、ページ、セクターおよび／または他のデータ記憶単位が特定される。ステップ４６４では、メモリ素子の第１の部分集合が、上位のワード線などのような対応する第１のワード線の部分集合を用いてプログラムされる。１つの可能な方式では、このプログラミングの間、選択されていないメモリ素子は、自己昇圧によって抑止される（ステップ４６６）。すでに述べたように、自己昇圧によって、選択されていないメモリ素子のチャネル昇圧電位が増加し、これによって、メモリ素子がプログラム外乱を起こし難くなる。最後の１つ以上のワード線が最初にプログラムされれば、これらのワード線と接続されている選択されていないメモリ素子のチャネル電位が、プログラム外乱が発生しやすいポイントにまで減少する心配はない。ここに提案する手法によって、抑止されているＮＡＮＤストリング上の下位のワード線のプログラムされた素子の浮遊ゲート上では負の電荷が蓄積され、この影響によって上位のワード線に接続されているメモリ素子のチャネル電位が減少するという従来の問題が回避される。上位のワード線に接続されているメモリ素子をプログラムするときに下位のワード線と接続されているメモリ素子はどれもプログラムされていないので、１つの実施形態では、累積の影響が生じない。上位のワード線に接続されているメモリ素子より先に下位のワード線に接続されているメモリ素子の一部をプログラムする実施形態の場合では、上位のワード線と接続されているメモリ素子にプログラム外乱が発生するのを回避するためには、これらの下位のワード線の数を制限しなければならない。
【００６３】
加えて、ステップ４６８では、図１８に関連して以下に説明するように、最初のワード線（例えば、ワード線の集合のうちの他のすべてより先に用いられるワード線）がプログラミングに用いられた後で予備充電が実施される。最初のワード線をプログラミングで用いる場合には予備充電は不要であるが、これは、抑止されたＮＡＮＤストリングでは、ビット線の電位からチャネルを遮断されるプログラム済のドレイン側の隣接するメモリ素子がないからである。残りのワード線をプログラミングに用いる場合には、抑止されたＮＡＮＤストリングを予備充電することが可能である。
【００６４】
次いで、残りのメモリ素子（例えば第２のメモリ素子の部分集合中のメモリ素子）を、対応する第２のワード線の部分集合を用いてプログラムするプロセスが開始される。ステップ４７０では、下位のワード線などの第２のワード線の部分集合を用いて、第２のメモリ素子の部分集合をプログラムする。ステップ４７２では、選択されていない記憶素子が、ＥＡＳＢやＲＥＡＳＢ等の１つの可能な方式を用いて抑止される。したがって、さらなる別の実施形態では、第１のワード線の部分集合に対して自己昇圧を利用し、同時に、残りのワード線に対してＥＡＳＢやＲＥＡＳＢを用いることが可能である。その上、ＥＡＳＢとＲＥＡＳＢを、残りのワード線の異なる部分集合に対して使い分けるようにしてもよい。加えて、図１８に関連して以下に説明する予備充電を、ＥＡＳＢおよび／またはＲＥＡＳＢと共に用いてもよい。ステップ４７４では、予備充電を実施する。
【００６５】
図１４は、プログラム外乱の発生率を減少させるように不揮発性記憶素子の第１と第２の部分集合をプログラムするワード線の順序を示している。この図は、図９に示す集合に類似した、例えばメモリデバイスのブロックのような、記憶素子とワード線４８０の集合を示している。ワード線についている「ｎ」という番号はこの集合の一方の端（すなわち、ワード線ＷＬ０の位置）からこの集合のもう一方の端（すなわち、ＷＬｎ−１の位置）まで伸張している。１つの実施形態では、ＷＬ０をメモリ素子の集合のソースすなわち共通の端部にあると考え、ＷＬｎ−１をこのメモリ素子集合のドレインすなわちビット線の端部にあると考えてもよい。
【００６６】
１つの実施形態では、上位のワード線と接続されているメモリ素子が最初にプログラムされる。例えば、上位のワード線または最後のワード線のうちの１つ以上を下位のまたは最初のワード線より先にプログラミングに用いる「ラスト―ファースト」モード（ＬＦモード）を用いてもよい。例えば、上位のワード線をメモリ素子の集合のドレイン側すなわちビット線側に最も近いワード線とし、下位のワード線をその集合のソース側すなわち共通側に最も近いワード線とすることが可能である。一般的には、ワード線はソース側のゼロから番号をつけられる。例えば、ＷＬ０からＷＬｎ−１まで番号を付けられたｎ個のワード線では、ソース側の最初のワード線（ＷＬ０）からスタートし、多くの中間のワード線を介してドレイン側の最後のワード線（ＷＬｎ−１）まで順に番号が付けられる。このときのプログラミングの順序は、ＷＬｎ−１、ＷＬｎ−２、ＷＬ０、ＷＬ１、．．．、ＷＬｎ−４、ＷＬｎ−３となる。例えば、ワード線が３２ある場合、順序は、ＷＬ３１、ＷＬ３０、ＷＬ０〜ＷＬ２９となる。この場合、最後の２つのワード線は、例えば、ＷＬ０からＷＬｎ−１までの順序のように、集合中のワード線が配列されている順序とことなる順序でプログラムされる。破線のボックス４８２で示すように、ＷＬｎ−１およびＷＬｎ−２と接続されているメモリ素子がプログラムされる第１のメモリ素子の部分集合を構成しており、ワード線ＷＬｎ−１とＷＬｎ−２がプログラミングで用いられる第１のワード線の部分集合を構成している。同様に、破線のボックス４８４で示すように、ＷＬ０〜ＷＬｎ−３と接続されているメモリ素子が、プログラムされる第２のメモリ素子の部分集合を構成しており、ワード線ＷＬ０〜ＷＬｎ−３が、プログラミングで用いられる第２のワード線の部分集合を構成している。
【００６７】
別の方式では、上位のワード線から分離されている下位のワード線の部分集合は上位のワード線より先にプログラムされ、上位のワード線は下位のワード線と上位のワード線の間にある中間のワード線の部分集合より先にプログラムされる。例えば、ＷＬ０〜１５、ＷＬ３１、ＷＬ３０、ＷＬ１６〜２９というワード線が３２個あるときの順序では、下位のワード線の部分集合はＷＬ０〜１５であり、上位のワード線の部分集合はＷＬ３１とＷＬ３０であり、中間のワード線の部分集合はＷＬ１６〜２９である。したがって、上位のワード線は、必ずしも最初のプログラミングで用いられる必要はないが、プログラム外乱を引き起こすのに十分近いところにある隣接するワード線よりも先にプログラムされる必要がある。１つの実施形態では、ワード線の順序は、最初にプログラムされるワード線のメモリ素子が、最初から最後へという従来の順序でワード線がプログラムされた場合にもっともプログラム外乱を起こしやすいメモリ素子を有するワード線となるように選ばれる。また、プログラミングで最初に用いられる１つ以上のワード線の中においては、プログラミングの順序は、例えば、ＷＬｎ−１、ＷＬｎ−２またはＷＬ３１、ＷＬ３０という順序のように、ＮＡＮＤストリング中のドレイン側などのように不揮発性素子の集合のビット線側に最も近いワード線からスタートして、ＮＡＮＤストリング中のソース側などのように不揮発性素子の集合の共通側に向かって進行する。これよって、異なるタイミングでプログラムされる隣同士の素子間の容量性カップリングが低減されることがわかっている。
【００６８】
異なる順序でプログラムされるワード線の数は、メモリデバイス中でワード線が配列されている順序にしたがったワード線の順序で不揮発性記憶素子がプログラムされるとした場合に一定レベルのプログラム外乱を受けると予測される各ワード線上にある不揮発性記憶素子の数に基づいて（例えばフェイルビットの数に基づいて）定めることが可能である。例えば、現在のいくつかのデバイスでは、最後の２つのワード線は、他のワード線よりフェイルビットの数がかなり多い。さらに、以下に述べるように、特定のメモリデバイスでは、その性能を測定することによって、どのワード線をワード線の第１の部分集合（すなわち、異なる順序でプログラムされる部分集合）に含むべきであるかを判定することが可能である。いったん判定されたら、１つ以上の管理回路が、対応するワード線のプログラミングの順序を定めるデータを記憶する。
【００６９】
図１５は、不揮発性記憶素子の使用量に基づいて不揮発性記憶素子をプログラミングするワード線の順序を調整するプロセスを説明するフローチャートである。例えば、異なる順序でプログラムされるワード線の第１の部分集合のワード線の数を、メモリデバイスが体験したプログラミングサイクルの数に基づいて調整することが可能である。例えば、未使用のデバイスに対しては第１の部分集合中の２つのワード線をプログラムし、繰り返し使用されたデバイスに対しては第１の部分集合中の３つのワード線をプログラムする。サイクルカウント値（図１６のステップ５０４を参照）を用いて、いつ調整するかを決定してもよい。プログラミングサイクルの数または異なる順序でプログラムされる第１の部分集合のワード線の数等の他の使用量測定基準に関する表または式を展開して、この手法を実施することが可能である。
【００７０】
例示のプロセスでは、ステップ４８６で、メモリ素子の集合の使用量を、メモリ素子が経験したプログラミングサイクルの数を追跡したりすることによって追跡する。この使用量にはまた、動作温度や動作湿度、メモリデバイスの使用年数などの要因が考慮される。使用量閾値に達すると（ステップ４８８）、ステップ４９０において、ワード線の第１の部分集合中のワード線の数を増加させる等して調整する。例えば、第１の部分集合中のワード線の数を、プログラミングサイクルが０〜３，０００に対しては２に設定し、プログラミングサイクルが３，００１〜６，０００に対しては３に設定し、プログラミングサイクルが６，００１〜１０，０００に対しては４に設定することが可能である。この例では、ワード線を調整する閾値は３，０００と６，０００である。ステップ４９２では、メモリ素子の第１の部分集合を、現時点で使用量に基づいて定められているように第１のワード線の部分集合を用いてプログラムする。ステップ４９４では、残りのメモリ素子を残りのワード線を用いてプログラムする。このプロセスを、その後のサイクルを追跡する度に繰り返す。プログラム外乱以外にも他の要因によってフェイルビットが発生することがあるが、プログラム外乱によるすべてのフェイルビットの比率は予測可能である。
【００７１】
図１６は、プログラム外乱を低減しながらも、不揮発性記憶装置をプログラムするプロセスを説明するフローチャートである。このプロセスは、一般的には、図１３のプログラミングステップ４６４と４７０を詳細化したものであり、ステップ４６０に示すように、データプログラム要求を受信すると、これに応答して実行することが可能である。また、ステップ４６２に示すように、メモリのどの部分をプログラムすると適切であるかを選択する。図１６を参照すると、ステップ５０４で、サイクルカウントがインクリメントされる。プログラミングサイクルの数のカウント値であるこのサイクルカウントは、フラッシュメモリアレイや、状態マシンや、コントローラや、その他の場所に記憶して、図１５に関連して述べたように、ステップ４８６でメモリ素子の使用量を追跡することが可能である。１つの実施形態では、サイクルカウントは、状態マシンと接続されているレジスタに記憶される。ステップ５０６で、メモリの選択された部分をオプションとして予備プログラムするが、これは、フラッシュメモリを均等に消耗させるためである。選択されたセクターまたはページ内のメモリ素子はすべて、同じ閾値電圧範囲にプログラムされる。ステップ５０８では、プログラムされるすべてのメモリ素子が消去される。例えば、ステップ５０８は、すべてのメモリ素子を状態Ｅ（図１０〜１２を参照）に移すステップを含むことができる。ステップ５１０では、ソフトプログラミングプロセスを実行することによって、消去プロセス中にこれらメモリ素子のうちの一部の素子の閾値電圧が分布Ｅ（図１０〜１２を参照）を下回る値にまで下降する問題を解消する。このソフトプログラミングプロセスでは、プログラム電圧パルスをメモリ素子に印加することによって、これらの素子の閾値電圧が閾値電圧分布Ｅの範囲内まで増加させる。ステップ５１２で、例えば、電荷ポンプを適切にプログラムすることよって、初期プログラムパルスの大きさを設定する。ステップ５１４では、プログラムカウントＰＣをゼロに初期設定する。
【００７２】
ステップ５１６では、プログラムパルスを１つ以上の該当するワード線に印加する。ステップ５１８では、このワード線上のメモリ素子が目標とする閾値電圧レベルに到達したかどうかを検証する。これらメモリ素子がすべて目標閾値電圧レベルに到達した場合には（ステップ５２０）、ステップ５２２でプログラミングプロセスは成功裏に完了する（ステータス＝パス）。これらメモリ素子のうちの何れかが目標閾値電圧レベルに到達したと検証されなかった場合、プログラムカウントＰＣが２０等の制限値未満であるかどうかをステップ５２４で判定する。プログラムカウントが２０未満でなければ、プログラミングプロセスはフェイルとなる（ステップ５２６）。プログラムカウントが２０未満であれば、ステップ５２８において、次のパルスのプログラム電圧信号Ｖｐｇｍの大きさをステップサイズ（例えば０．３Ｖ）だけインクリメントして、プログラムカウントＰＣをインクリメントする。目標閾値電圧に達したこれらメモリ素子は、現在のプログラミングサイクル以降ではプログラムされないことに留意されたい。ステップ５２８の後、ステップ５１６に移行し、次のプログラムパルスが印加される。このプロセスは、メモリ素子のすべてに対して、パス状態またはフェイル状態が宣言されるまで繰り返される。
【００７３】
図１７は、従来のプログラミングモードと比較してラスト―ファーストプログラミングモードを用いた場合の上位のワード線に対するフェイルビットの数の減少を示すグラフである。このデータは、９０ｎｍ設計基準のマルチステート型メモリデバイスの約１０億個のメモリ素子から得られたものである。ワード線はｘ軸上で特定されており、この場合、最初のワード線は記憶素子の集合のソース側に最も近いところのワード線であり、最後のワード線はこの集合のドレイン側に最も近いワード線である。フェイルビットの数を、対数目盛のｙ軸上に示す。Ｘ印は、改良されたＥＡＳＢ昇圧法による従来のワード線プログラミング順序を用いて得られたデータを示しており、Ｏ印は、ラスト―ファースト（ＬＦ）ワード線プログラミング順序、すなわち、ＷＬ３１、ＷＬ３０、ＷＬ０〜２９という順序により得られたデータを示している。異なる順序でプログラムされるワード線ＷＬ３０とＷＬ３１に対しては従来の自己昇圧法を用い、残りのワード線に対しては改良されたＥＡＳＢ法を用いている。最初のワード線のあとのすべてのワード線に対しては予備充電を適用した。従来のモードとＬＦモードの場合の最悪のケースの状態を見れば分かるように、ＬＦモードによって、このグラフでは、フェイルビットの数が約１／１０に有利に減少している。加えて、フェイルビットはワード線間で比較的均一に分布している。
【００７４】
図１８は、予備充電を利用した場合における、抑止されたＮＡＮＤストリングに対する電圧波形を示すタイムラインを示している。本明細書に記載するラスト―ファーストモードに伴う１つの問題点は、ＮＡＮＤストリングでは、下位のワード線上のメモリ素子をプログラムするときに、ビット線電圧が上位のワード線上のすでにプログラムされているメモリ素子を通過することができない場合があることである。ビット線電圧を通過させるには、図１３のステップ４６８と４７４に関連して説明したオプションとしての予備充電手法を用いればよい。この手法は、例えばプログラムのサブシーケンスとしてメモリチップに組み込んで設計することが可能である。予備充電動作では、昇圧する前にソースおよび／またはドレインからチャネルを充電し、これによって抑止されたときにこのチャネルの電位が最初からグランドより高い電位となる。
【００７５】
一般に、予備充電動作は、最初のワード線と結合しているメモリ素子がプログラムされた後で実行可能となる。このタイムラインでは、ｘ軸は時間を示し、ｙ軸は波形電圧レベルを示している。ｘ軸は、その詳細を示すために、部分ごとに拡大、縮小されている。予備充電は、ｔ０とｔ３の間の期間中に発生する。ソース選択ゲートには、オフ状態のままとなるようにゼロボルトまたは定常電圧Ｖｓｓが印加される。予備充電中、ドレイン選択ゲートには、ｔ０とｔ３の間に第１の高電圧が印加される。この高電圧は十分に高い値であるので、ゲートがオンし、ビット線電圧Ｖｂｉｔｌｉｎｅがｔ１とｔ３の間で対応するＮＡＮＤストリングに印加され、その結果、ＮＡＮＤストリング電圧ＶＮＡＮＤがｔ１とｔ３の間でＶｄｄとなる。ドレイン選択ゲート電圧はｔ３でＶｄｄまで降下し、これによって、選択ゲートが閉じ、ＮＡＮＤストリングがビット線から絶縁され、昇圧されたチャネルの電圧がビット線中に消散することがなくなる。ｔ２とｔ４の間では、Ｖｄｄと０Ｖ間の中間電圧がＮＡＮＤストリング中にとどまる。選択されたＷＬとドレイン側にある選択されなかったＷＬの電位はｔ５とｔ６の間におけるプログラミングパルスＶｐｇｍの印加より前にＶｒｅａｄにまで上昇しているため、下位のワード線上のメモリ素子をプログラムするときに、ビット線の電荷は、上位のワード線上のすでにプログラムされているメモリ素子中を通過することが可能である。
【００７６】
ｔ４とｔ７の間では、ソース側の選択されていないワード線にＶｐａｓｓが印加される。この電圧はＮＡＮＤストリングのチャネルと結合し、その結果、ＮＡＮＤストリングのチャネル中の電圧が昇圧電圧Ｖｂｏｏｓｔとなる。ｔ５とｔ６の間では、プログラム電圧Ｖｐｇｍを選択されたワード線に印加して、プログラムされるＮＡＮＤストリング中の対応するメモリ素子をプログラムする。ｔ７では、電圧Ｖｐａｓｓがソース側の選択されていないワード線からなくなるので、ＮＡＮＤストリング中の昇圧レベルは約Ｖｄｄまで降下する。
【００７７】
図１９は、プログラムされたＮＡＮＤストリングに対する電圧波形を示すタイムラインである。それぞれのタイミングポイントは図１８と同じである。プログラムされたＮＡＮＤストリングでは、ビット線が接地され（Ｖｂｉｔ  ｌｉｎｅ＝０）、その結果、ＶＮＡＮＤ＝０となる。具体的には、ドレイン選択ゲートに印加される電圧Ｖｄｄがこの時点では十分に高いのでドレイン選択ゲートがオンしており、これによってストリングがビット線と導通する。さらに、このストリングは抑止されていないため、ｔ５とｔ６の間に印加されるＶｐｇｍによって、現在のワード線と接続されているプログラム対象のＮＡＮＤストリング中のメモリ素子がプログラムされる。
【００７８】
本発明に関する前述の詳細な説明は、例証と説明のために提示されたものである。本発明を開示する形態そのもので尽きるとかこれに限るとかを意図するものではない。上記の教示に照らし合わせて、多くの修正例や変更例が可能である。説明した実施形態は、本発明とその実際の応用例の原理がもっともよく説明され、これによって、他の当業者が、想定される特定の用途に適しているさまざまな実施形態で、また、さまざまな修正をもって、本発明をもっとも良く利用することが可能となるように選ばれたものである。本発明の範囲は添付クレームによって定義されることを意図するものである。
【図面の簡単な説明】
【００７９】
【図１】図１は、ＮＡＮＤストリングの上面図である。
【図２】図２は、図１のＮＡＮＤストリングの等価回路図である。
【図３】図３は、図１のＮＡＮＤストリングの断面図である。
【図４】図４は、３つのＮＡＮＤストリングを示す回路図である。
【図５】図５は、図１のＮＡＮＤストリングの断面図であり、さらに、自己昇圧が利用されている場合における、選択されていない不揮発性記憶素子のチャネルの昇圧のワード線に対する依存性を示す図である。
【図６】図６は、チャネル昇圧電位のワード線に対する依存性を示すグラフである。
【図７】図７は、図１のＮＡＮＤストリングの断面図であり、さらに、消去領域自己昇圧を利用した場合における、そのソース側の隣接するメモリ素子がプログラムされている選択されていない不揮発性記憶素子のゲート誘導漏れ電流をさらに示す図である。
【図８】図８は、不揮発性メモリシステムのブロック図である。
【図９】図９は、不揮発性メモリアレイのブロック図である。
【図１０】図１０は、消去状態からプログラム状態への直接プログラミングによるマルチステートデバイス中の閾値電圧分布の例示の集合を示す図である。
【図１１】図１１は、消去状態からプログラム状態への２パス式プログラミングによるマルチステートデバイス中の閾値電圧分布の例示の集合を示す図である。
【図１２Ａ】図１２Ａは、さまざまな閾値電圧分布を示して、不揮発性メモリをプログラムするプロセスを説明する図である。
【図１２Ｂ】図１２Ｂは、さまざまな閾値電圧分布を示して、不揮発性メモリをプログラムするプロセスを説明する図である。
【図１２Ｃ】図１２Ｃは、さまざまな閾値電圧分布を示して、不揮発性メモリをプログラムするプロセスを説明する図である。
【図１３】図１３は、プログラム外乱の発生率を減少させながらも、不揮発性記憶装置をプログラムするプロセスを説明するフローチャートである。
【図１４】図１４は、プログラム外乱の発生率を減少させるように不揮発性記憶素子の第１と第２の部分集合をプログラムするためのワード線の順序を示す図である。
【図１５】図１５は、不揮発性記憶素子の使用量に基づいた不揮発性記憶素子をプログラムするワード線の順序を調整するプロセスを説明するフローチャートである。
【図１６】図１６は、あるワード線と結合している不揮発性記憶素子をプログラムするプロセスを説明するフローチャートである。
【図１７】図１７は、従来のプログラミングモードと比較してラスト―ファーストプログラミングモードを用いた場合の上位のワード線に対するフェイルビットの数の減少を示すグラフである。
【図１８】図１８は、予備充電を利用した場合における、抑止されたＮＡＮＤストリングに対する電圧波形を示す時系列を示す図である。
【図１９】図１９は、プログラムされるＮＡＮＤストリングに対する電圧波形を示す時系列である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【手続補正書】
【提出日】平成20年5月21日(2008.5.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性記憶装置をプログラムする方法であって、
最初のワード線から最後のワード線まで順に配列されている複数のワード線の第１の部分集合を用いて、不揮発性記憶素子の集合中の不揮発性記憶素子の第１の部分集合をプログラムするステップと、
不揮発性記憶素子の第１の部分集合をプログラムするステップに続いて、前記複数のワード線の第２の部分集合を用いて、前記集合中の不揮発性記憶素子の第２の部分集合をプログラムするステップを備えており、
不揮発性記憶素子の第１と第２の部分集合がプログラムされるワード線の順序が、前記複数のワード線が配列されている順序と異なることを特徴とする方法。
【請求項２】
不揮発性記憶素子の第１の部分集合のうちの少なくとも一部が、最後のワード線によってプログラムされることを特徴とする請求項１に記載の方法。
【請求項３】
不揮発性記憶素子の第１の部分集合のうちの少なくとも一部が、最後のワード線によってプログラムされ、それに続いて、最後のワード線と隣接するワード線によってプログラムされることを特徴とする請求項１に記載の方法。
【請求項４】
不揮発性記憶素子の第２の部分集合のうちの少なくとも一部が、最初のワード線によってプログラムされることを特徴とする請求項１に記載の方法。
【請求項５】
不揮発性記憶素子の第２の部分集合が、最初のワード線から始めて、前記複数のワード線が配列されている順序にしたがって進行して、不揮発性記憶素子の第１の部分集合の少なくとも一部をプログラムするために用いられるワード線に隣接するワード線までプログラムされることを特徴とする請求項１に記載の方法。
【請求項６】
前記集合中の不揮発積記憶素子が前記複数のワード線が配列されている順序でプログラムされるとした場合に前記集合中のどの不揮発性記憶素子が一定レベルのフェイルビットを受けるかを予測する判定に基づいて、前記複数のワード線の第１の部分集合を特定するデータを記憶するステップをさらに有することを特徴とする請求項１に記載の方法。
【請求項７】
最初のワード線が前記集合のソース側に配置されており、最後のワード線が前記集合のドレイン側に配置されていることを特徴とする請求項１に記載の方法。
【請求項８】
不揮発性記憶素子の第１の部分集合中の選択されていない不揮発性記憶素子を第１の抑止モードを用いて抑止して、プログラム外乱を低減するステップと、
不揮発性記憶素子の第２の部分集合中の選択されていない不揮発性記憶素子を第１の抑止モードとは異なる第２の抑止モードを用いて抑止して、プログラム外乱を低減するステップと、
をさらに備えていることを特徴とする請求項１に記載の方法。
【請求項９】
第１の抑止モードが自己昇圧モードであり、
第２の抑止モードが消去領域自己昇圧モードであることを特徴とする請求項８に記載の方法。
【請求項１０】
自己昇圧モードでは、パス電圧Ｖｐａｓｓが１つ以上の選択されていないワード線に印加され、
消去領域自己昇圧モードでは、定常電圧Ｖｓｓが印加される共通側で選択されたワード線と隣接するワード線を除いて、選択されたワード線のビット線側と選択されたワード線の共通側にある１つ以上の選択されていないワード線にパス電圧Ｖｐａｓｓが印加され、さらに、抑止電圧Ｖｄｄが、抑止されている不揮発性記憶素子の前記集合中のビット線に印加され、抑止されている不揮発性記憶素子が、プログラム中の不揮発性記憶素子と同じワード線上にあることを特徴とする請求項９に記載の方法。
【請求項１１】
プログラム中の不揮発性記憶素子と同じワード線上にある抑止されている不揮発性記憶素子のチャネルを予備充電することによって、自己昇圧モードまたは消去領域自己昇圧モードを用いたときに、前記チャネルの電位を最初からグランドより高くするステップをさらに備えていることを特徴とする請求項９に記載の方法。
【請求項１２】
第１の抑止モードが自己昇圧モードであり、
第２の抑止モードが改良型の消去領域自己昇圧モードであることを特徴とする請求項８に記載の方法。
【請求項１３】
自己昇圧モードでは、パス電圧Ｖｐａｓｓが１つ以上の選択されていないワード線に印加され、
改良型の消去領域自己昇圧モードでは、電圧Ｖｄｄが印加される共通側で選択されたワード線と隣接する第１のワード線と定常電圧Ｖｓｓが印加される共通側で第１のワード線と隣接する第２のワード線を除いて、選択されたワード線のビット線側と選択されたワード線の共通側にある１つ以上の選択されていないワード線にパス電圧Ｖｐａｓｓが印加され、さらに、抑止電圧Ｖｄｄが、抑止されている不揮発性記憶素子の前記集合中のビット線に印加され、抑止されている不揮発性記憶素子が、プログラム中の不揮発性記憶素子と同じワード線上にあることを特徴とする請求項１２に記載の方法。
【請求項１４】
不揮発性記憶システムであって、
不揮発性記憶素子の集合中の不揮発性記憶素子の第１と第２の部分集合と、
最初のワード線から最後のワード線まで順に配列されており、ワード線の第１と第２の部分集合を含んでいる複数のワード線と、
ワード線の第１と第２の部分集合のそれぞれを介して不揮発性記憶素子の第１と第２の部分集合と通信する１つ以上の管理回路であって、データプログラム化要求を受信し、その要求に応答して、ワード線の第１の部分集合を用いて不揮発性記憶素子の第１の部分集合をプログラムし、次いで、ワード線の第２の部分集合を用いて不揮発性記憶素子の第２の部分集合をプログラムし、不揮発性記憶素子の第１と第２の部分集合を、前記複数のワード線が配列されている順序と異なるワード線の順序でプログラムする１つ以上の管理回路と、
を備えていることを特徴とする不揮発性記憶システム。
【請求項１５】
不揮発性記憶素子の第１の部分集合のうちの少なくとも一部が、最後のワード線によってプログラムされることを特徴とする請求項１４に記載の不揮発性記憶システム。
【請求項１６】
不揮発性記憶素子の第２の部分集合のうちの少なくとも一部が、最後のワード線によってプログラムされ、次いで、これに隣接するワード線によってプログラムされることを特徴とする請求項１４に記載の不揮発性記憶システム。
【請求項１７】
不揮発性記憶素子の第２の部分集合が、最初のワード線から始めて、前記複数のワード線が配列されている順序にしたがって進行して、不揮発性記憶素子の第１の部分集合の少なくとも一部をプログラムするために用いられるワード線に隣接するワード線までプログラムされることを特徴とする請求項１４に記載の不揮発性記憶システム。
【請求項１８】
１つ以上の管理回路が、前記集合中の不揮発積記憶素子が前記複数のワード線が配列されている順序でプログラムされるとした場合に前記集合中のどの不揮発性記憶素子が一定レベルのフェイルビットを受けるかを予測する判定に基づいて、ワード線の第１の部分集合を特定するデータを記憶することを特徴とする請求項１４に記載の不揮発性記憶システム。
【請求項１９】
最初のワード線が前記集合のソース側に配置されており、最後のワード線が前記集合のドレイン側に配置されていることを特徴とする請求項１４に記載の不揮発性記憶システム。
【請求項２０】
１つ以上の管理回路が、不揮発性記憶素子の第１の部分集合中の選択されていない不揮発性記憶素子を第１の抑止モードを用いて抑止して、プログラム外乱を低減し、
１つ以上の管理回路が、不揮発性記憶素子の第２の部分集合中の選択されていない不揮発性記憶素子を第１の抑止モードとは異なる第２の抑止モードを用いて抑止して、プログラム外乱を低減する請求項１４に記載の不揮発性記憶システム。
【国際調査報告】
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