(57)【要約】【課題】【解決手段】マイクロ流体デバイス用の膜弁およびラッチ弁構造体を開示する。デマルチプレクサーをラッチ弁構造体に適用可能である。膜弁およびラッチ弁構造体を利用して、処理装置等の空圧論理回路を形成することができる。【選択図】図２Ｂ
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【特許請求の範囲】
【請求項１】
マイクロ流体ラッチ弁構造体であって、
前記構造体への入力と、
少なくとも３つの膜弁であって、それぞれ、バルブ入力と、バルブ出力と、バルブコントロールと、エラストマー膜とを備え、前記バルブコントロールを加圧あるいは減圧することにより前記エラストマー膜が変形して前記膜弁を流れる流体の流量を調節可能な膜弁と、を備え、
前記膜弁のうちの２つの弁が第三の弁に接続されており、前記構造体への入力を十分に減圧することにより第三の弁が開かれ、減圧を解除しても前記第三の弁が開弁状態を維持し、一方、前記構造体への入力を十分に加圧することにより前記第三の弁が閉じられ、加圧を解除しても前記第三の弁が閉弁状態を維持するように構成されている、
ラッチ弁構造体。
【請求項２】
請求項１記載のラッチ弁構造体であって、
オンチップマイクロ流体分析デバイスへの流体の流量を制御するように構成されている、ラッチ弁構造体。
【請求項３】
請求項１記載のラッチ弁構造体であって、
マイクロ流体デバイス分析の流体処理を制御するように構成されている、ラッチ弁構造体。
【請求項４】
請求項１記載のラッチ弁構造体であって、
分析を実施するように構築されたラッチ弁構造体アレイを制御するデマルチプレクサをさらに備える、ラッチ弁構造体。
【請求項５】
膜ラッチ弁構造体であって、
第一および第二入力チャネルと、
前記第一入力チャネルと流体接続する入力と、大気と流体接続するコントロールと、を備える第一膜弁と、
前記第一入力チャネルと流体接続する入力と、前記第一膜弁の出力と流体接続する出力と、前記第二入力チャネルと流体接続するコントロールと、を備える第二膜弁と、
前記第一膜弁の出力並びに前記第二膜弁の出力と流体接続するコントロールを備える第三膜弁と、を備え、
前記第一入力チャネルと前記第二入力チャネルとを十分に減圧することにより、前記第三膜弁が開弁位置に移動し、減圧が解除されても前記第三膜弁が前記開弁位置にラッチ保持され、
前記第一入力チャネルと前記第二入力チャネルとを十分に加圧することにより、前記第三膜弁が閉弁位置に移動し、減圧が解除されても前記第三膜弁が前記閉弁位置にラッチ保持されるように構成されている、
膜ラッチ弁構造体。
【請求項６】
請求項５記載の膜ラッチ弁構造体であって、
前記第三膜弁の入力および出力が、前記膜ラッチ弁構造体の入力および出力となる、膜ラッチ弁構造体。
【請求項７】
請求項５記載の膜ラッチ弁構造体であって、
前記第二入力チャネルと、前記第一膜弁のコントロールと、前記第二膜弁のコントロールと、前記第三膜弁の入力および出力と、が第一面に形成される、膜ラッチ弁構造体。
【請求項８】
請求項７記載の膜ラッチ弁構造体であって、
前記第一入力チャネルと、前記第一膜弁の入力および出力と、前記第二膜弁の入力および出力と、前記第三膜弁のコントロールと、が前記第一面の反対側の第二面に形成される、モノリシック構造の膜ラッチ弁構造体。
【請求項９】
請求項８記載の膜ラッチ弁構造体であって、
前記第一膜弁、第二膜弁、第三膜弁のコントロールの領域において前記第一面と前記第二面との間にエラストマー膜が配置されており、前記第一入力チャネルと前記第二入力チャネルとを加圧あるいは減圧することにより前記エラストマー膜が変形して、前記第一膜弁、第二膜弁、第三膜弁を流れる流体の流量を調節するように構成されている、モノリシック構造の膜ラッチ弁構造体。
【請求項１０】
請求項５記載の膜ラッチ弁構造体であって、さらに、
前記第三膜弁のコントロールと流体接続する入力と、前記第一膜弁のコントロールと流体接続する出力と、大気と流体接続するコントロールと、を有する第四膜弁を備える、膜ラッチ弁構造体。
【請求項１１】
請求項５記載の膜ラッチ弁構造体であって、
複数の膜ラッチ弁構造体が存在する場合に、減圧あるいは加圧パルスを用いて各膜ラッチ弁構造体を処理するマイクロ流体デマルチプレクサをさらに備える、膜ラッチ弁構造体。
【請求項１２】
請求項１１記載の膜ラッチ弁構造体であって、
前記デマルチプレクサは、各膜ラッチ弁構造体に減圧パルスあるいは加圧パルスを分配可能な複数の膜弁列を備える、膜ラッチ弁構造体。
【請求項１３】
請求項１２記載の膜ラッチ弁構造体であって、さらに、
前記デマルチプレクサの各膜弁列用に２つの空圧接続部を備える、膜ラッチ弁構造体。
【請求項１４】
請求項１２記載の膜ラッチ弁構造体であって、
前記デマルチプレクサは、ｎ個の電磁弁で操作されるｎ列の膜弁列であって、2n個の独立した膜ラッチ弁構造体を処理するｎ列の膜弁列を備える、膜ラッチ弁構造体。
【請求項１５】
請求項１２記載の膜ラッチ弁構造体であって、
第一膜弁列の後の各膜弁列が、前の膜弁列の膜弁数の二倍の膜弁を有する、膜ラッチ弁構造体。
【請求項１６】
膜弁構造体であって、
第一基板の第一面に形成される第一入力チャネルと、
第二基板の第二面に形成される第二入力チャネルと、
前記第一面に形成されて大気と流体接続されるコントロールと、前記第二面に形成された入力および出力と、を備え、前記入力が前記第二入力チャネルと流体接続される加圧弁と、
前記第一面に形成されて前記第一入力チャネルと流体接続されるコントロールと、前記第二面に形成される入力および出力と、を備え、前記入力が前記第二入力チャネルと流体接続される減圧弁と、
前記第一面に形成される入力および出力と、前記第二面に形成されて前記減圧弁の出力と流体接続されるコントロールと、を備えるラッチ弁と、
前記加圧弁、前記減圧弁、および前記ラッチ弁の各コントロールの領域において前記第一面と前記第二面との間に配置されたエラストマー膜であって、前記第一入力チャネルと前記第二入力チャネルとを加圧あるいは減圧することにより、変形されて、各弁を流れる流体の流量を調節するエラストマー膜と、
を備える膜弁構造体。
【請求項１７】
マイクロ流体論理回路であって、
各膜弁がバルブ入力と、バルブ出力と、バルブコントロールと、エラストマー膜とを有する膜弁アレイを備え、加圧あるいは減圧することにより、エラストマー膜が変形して膜弁を流れる流体の流量を調節し、さらに、前記膜弁アレイへの空気圧入力の論理的演算により空気圧出力が生成されるように、各膜弁が互いに流体接続されている、
マイクロ流体論理回路。
【請求項１８】
請求項１７記載のマイクロ流体論理回路であって、
前記膜弁アレイは、ＡＮＤゲート又はＯＲゲートを形成するように構成された２つの膜弁を含む、マイクロ流体論理回路。
【請求項１９】
請求項１７記載のマイクロ流体論理回路であって、
前記膜弁アレイは、ＮＡＮＤゲート又はＸＯＲゲートを形成するように構成されている、マイクロ流体論理回路。
【請求項２０】
請求項１７記載のマイクロ流体論理回路であって、
前記膜弁アレイは、バッファ回路を形成するように構成されている、マイクロ流体論理回路。
【請求項２１】
請求項１７記載のマイクロ流体論理回路であって、
前記膜弁アレイは、リップルキャリ加算器を形成するように構成されている、マイクロ流体論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ流体構造に関する。さらに詳しくは、本発明はマイクロ流体の流量を制御し、組み合わせることによって複雑な空圧論理演算を可能にする膜弁及び構造体に関する。
【背景技術】
【０００２】
最近のマイクロ流体分析デバイスは、初期の単一チャネル・単一ステップデバイスから大きく発展してきた。数百の分析を同時に実行することにより、高並列化マルチチャネルデバイスのスループットを増大させることができ、また、バイオチップデバイスの開発により、複雑な多段階前処理及び分析処理を単一の携帯型分析装置に集積することが可能になる。直列処理と並列処理の両方を高密度集積したオンチップデバイスにより、種々の分析を実行するために必要な時間と資源とを大幅にカットすることができる。例えば、ゲノミクスの分野では、コロニー採取、サンプル増幅シークエンシング、精製、および電気泳動分析等の処理を高スループット並列プラットフォームに集積することによって、全シークエンシング時間およびコストを大幅に削減することが可能となる。
【０００３】
しかしながら、高直列化および高並列化マイクロデバイスに使用するのに適したバルブおよびポンプ技術の不備により、このようなデバイスの開発が進んでいないのが現状である。このようなデバイスでは、数百もの弁を並行して駆動させるのと同時に、数百もの他の弁を一つずつ駆動する必要があるという、極めて難しい要求を満たす必要がある。高密度アレイに加工可能で、集積空気圧チャネルを介して並行駆動可能なモノリシック膜弁およびポンプの開発により、このような要求の一部は達成できる。しかし、独立して作用する各モノリシック膜弁あるいは各膜弁の組は、（電磁弁のような）切り替え可能な専用加圧/減圧源およびマイクロ流体デバイスへの個々の空気圧接続部を必要とする。電磁弁の消費電力やコスト、大きさを考えると、大量に使用することは難しく、また、マイクロ流体デバイスへの空気圧接続部を過度に形成することにより、貴重なオンチップスペースが無駄になる。
【０００４】
（１）デマルチプレクサーを用いて、開弁するべき弁と閉弁するべき弁とを規定すること、（２）新しい状態が設定されるまで各弁を現在の状態（開弁状態あるいは閉弁状態）にラッチ保持することが可能ならば、単一の制御信号を用いて複数のオンチップ弁を制御することができる。既存のラッチマイクロ弁では、流量制御に双安定屈曲膜あるいは磁石を用いている。しかし、このようなシリコン製あるいはポリマー製の弁は、化学的あるいは物理的に多くのバイオチップアッセイに適しておらず、組み立てに手間がかかり、並列あるいは多重駆動用のアレイ配列が難しい。従来のデマルチプレクサーでは、配列された個々のマイクロリアクターには対応できるが、より実用的な、独立弁の任意制御には対応できない。また、従来の行/列処理法では、デバイスの形状や構造が制限され、ｎ個の処理系統により対応可能なマイクロリアクターの数が２(n/2)に限定される。
【発明の開示】
【０００５】
上述の従来技術の問題点を解決するための本発明の一つの態様は、構造体への入力と、少なくとも３つの膜弁とを備えるマイクロ流体ラッチ弁構造体である。膜弁は、それぞれ、バルブ入力と、バルブ出力と、バルブコントロールと、エラストマー膜と、を有する。エラストマー膜は、バルブコントロールを加圧あるいは減圧することにより変形し、膜弁を流れる流体の流量を調節する。構造体への入力を十分に減圧することにより第三の弁が開かれ、減圧を解除しても第三の弁が開弁状態を維持し、一方、構造体への入力を十分に加圧することにより第三の弁が閉じられ、加圧を解除しても第三の弁が閉弁状態を維持するように、膜弁のうち２つの弁を第三の弁に接続させる。
【０００６】
以下に示す特徴のいずれか１つあるいは複数を備えるように、本発明を構成してもよい。例えば、オンチップマイクロ流体分析デバイスへの流体の流量を制御するように、ラッチ弁構造体を構成してもよい。あるいは、マイクロ流体デバイス分析の流体処理を制御するように、ラッチ弁構造体を構成することも可能である。また、ラッチ弁構造体が、分析を実施するように構築されたラッチ弁アレイを制御するデマルチプレクサーをさらに備えるようにしてもよい。
【０００７】
本発明の別の態様は、膜弁アレイを備えるマイクロ流体論理回路である。各膜弁が、バルブ入力と、バルブ出力と、バルブコントロールと、エラストマー膜と、を有する。加圧あるいは減圧することにより、エラストマー膜を変形させて、膜弁を流れる流体の流量を調節する。さらに、膜弁アレイへの空気圧入力の論理的演算により空気圧出力が生成されるように、各膜弁を互いに流体接続する。
【０００８】
以下に示す特徴のいずれか１つあるいは複数を備えるように、本発明を構成してもよい。例えば、膜弁アレイが、ＡＮＤゲートあるいはＯＲゲートを形成するように構成される２つの膜弁を含むようにしてもよい。あるいは、ＮＡＮＤゲートあるいはＸＯＲゲートを形成するように膜弁アレイを構成してもよい。また、バッファー回路を形成するように膜弁アレイを構成してもよいし、リップルキャリー加算器を形成するように膜弁アレイを構成してもよい。
【０００９】
本発明は、以下に示すような様々な利点を有する。例えば、本発明を適用することにより、少数の空気配管で、多数の多重ラッチ弁構造体を独立に制御することができるため、マイクロ流体バイオチップデバイスの小型化や、消費電力並びにコストの削減が可能になる。すなわち、本発明のラッチ弁構造体の構成により、最小限のチップで、大量の空気圧インターフェースに対するマイクロ流体の流量を制御することが可能になる。これは、マルチプレクサーと同様の、しかも、それに勝る働きをする。また、空圧論理処理装置の開発に本発明を適用することもできる。空圧デジタル論理回路のトランジスタとして機能するように、モノリシック弁および構造体を構成するようにしてもよい。さらに、ＮチャネルＭＯＳＦＥＴとの類似を利用して、空気圧駆動マイクロ弁のネットワークにより、空圧デジタル論理ゲート（ＡＮＤ、ＯＲ、ＮＯＴ、ＮＡＮＤ、ＸＯＲ）を提供することも可能である。このような論理ゲートを組み合わせることにより、リップルキャリー加算器のような複雑な論理回路を形成することができる。また、電磁インターフェースに影響されないデジタル空圧演算および論理システムの開発に本発明を適用することも可能である。
【００１０】
上述の、あるいは、それ以外の本発明の特徴や利点に関しては、添付の図面を参照して、本発明の実施例に基づき、詳細に説明する。
【００１１】
以下、本発明をさらに理解するために、添付図面に基づき、本発明の実施例を詳述する。
【発明を実施するための最良の形態】
【００１２】
次に、本発明を実施する好適な形態である実施例を、添付の図面を参照して、詳細に説明する。以下、実施例に基づき本発明を説明するが、本発明は、こうした実施例に何ら限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々に変更・変形可能である。例えば、ガラスマイクロ流体デバイスに関する本発明の技術の説明は、プラスチックマイクロ流体デバイスやポリマーマイクロ流体デバイス等、他の形態のデバイスにも同様に適用される。
【００１３】
マイクロ流体デバイスに適した流体制御構造は、種々のマイクロ流体デバイスに適用可能である。流体制御構造の利用が適した適用例として、例えば、病原体検出システムが挙げられる。また、流体は、液体や気体あるいはその組み合わせ等のように、制限なく、また、破砕面を形成することなく、分子が互いに通過可能な物質の集合体と考えることができる。以下、本発明を充分に理解する目的で、いくつかの実施形態を詳細に説明するが、本発明はこのような詳細の一部あるいは全部を除いた状態でも実施可能である。また、本発明の本質を不必要にあいまいにしないように、周知の処理や操作に関する詳細な説明は行わない。
【００１４】
マイクロ流体デバイスが、高スループット分析用のマルチチャネル分離装置と、検体前処理と分析とを単一のチップに集積させた分析装置と、を備える構成にしてもよい。マルチチャネル分析と集積検体前処理とを組み合わせることにより、様々なアッセイを実施する場合に必要な資源の量とコストとを削減可能である。例えば、このようなデバイスをゲノミクスの分野に適用した場合、シークエンシング検体前処理、精製、電気泳動分析を単一のデバイスに集積することにより、アッセイ時間やコストを削減する一方で、アッセイスループット効率並びにロバスト性を増大させることが可能である。マイクロ流体デバイスを高レベルに集積するためには、大量の流体の単離、投与、吸収、分割、保存のために、チップ機構にロバスト性を持たせる必要がある。
【００１５】
シリコン、ガラスシリコン、ポリマー、エラストマーのマイクロ流体デバイスで利用されているバルブ技術でも、前述の要件の一部を満たすことはできるが、このような技術の大部分は、化学アッセイや生化学アッセイの多くに化学的あるいは物理的に適合できない。さらに、ガラスマイクロ流体デバイスにおいて必要となる化学的表面改質に対するロバスト性に欠けている。ノーマリオープンのマイクロ流体弁では、流体制御を維持するために持続的な作動が必要となるが、流体量制御を保持したままで、このような弁を用いたマイクロ流体デバイスを制御システムから離脱させることはできない。また、個別配置のラテックス膜を用いたデバイスも提案されている。この場合、個別配置の空圧作動ラテックス膜は開発されているが、マルチチャネルの高スループット分析装置に大規模集積することは難しい。
【００１６】
陽極接合されたシリコンおよびガラスウエハーを用いた圧電駆動型のマイクロ流体デバイスも提案されている。しかし、シリコンが持つ電気伝導性や化学的適合性により、分析装置に適用することは難しい。シリコンに薄膜を接着あるいは被着させても、シリコンの電気伝導性や化学的適合性をほんの少し軽減することしかできない。
【００１７】
また、エラストマーデバイスも提案されているが、このデバイスでも、上述したような問題があるノーマリオープンの弁が用いられている。エラストマー材料は疎水性で多孔性であるため、エラストマーデバイスは化学アッセイや生化学アッセイの多くに不適合である。そのため、エラストマー表面との流体接触を最小限に抑えることが望ましい。従来の流体操作技術には、組立工程が複雑、化学的適合性の存在、流体操作の低信頼性等の問題があり、大規模で高スループットなバイオチップデバイスへの集積に適していない。
【００１８】
従って、本発明は、マイクロ流体デバイスへの高密度集積に適した膜弁構造体およびデマルチプレクサーを提供するものであり、さらに、処理装置等、膜弁を利用した種々の流体制御構造を提供するものである。
【００１９】
膜ラッチ弁構造体を有するマイクロ流体デバイスは、オンチップの病原体検出システムの構築に特に適したデバイスの一例である。病原体検出システムは、例えば、ポリメラーゼ連鎖反応（ＰＣＲ）等の免疫捕捉およびＤＮＡ分析機構やキャピラリー電気泳動（ＣＥ）機構を備えるものでもよく、種々の流体制御構造を有するガラスマイクロ流体デバイスで病原体検出システムを実現するようにしてもよい。
【００２０】
本発明は、マイクロ流体デバイス用の膜弁構造体とデマルチプレクサーを提供する。この膜弁構造体には、所定の膜弁組立構造が含まれる。ラッチ弁構造体の作動には、膜弁のノーマリオープン構造が重要な要素となる。ラッチ弁は、高密度アレイ構造に組み立て・作動可能であり、通常の化学アッセイに適合可能で、オンチップデマルチプレクサーにより制御可能である。ｎ個の空気配管により、合計で２(n-1)個の独立ラッチ弁を制御することができる。
【００２１】
ラッチ弁構造体はモノリシック膜弁を用いるものでもよいが、これに限定されるものではない。多段階リソグラフィー処理により形成される膜弁にも本発明を適用可能である。
【００２２】
モノリシック膜弁やポンプを備えるデバイスに関しては、参照することにより本発明に組み込まれる、W.H. Grover、A.M. Skelley、C.N. Liu、E.T. Lagally、R.A. MathiesのMonolithic membrane valves and diaphragm pumps for practical large-scale integration into glass microfluidic devices（ガラスマイクロ流体デバイスへの実用的な大規模集積用のモノリシック膜弁およびダイヤフラムポンプ）Sensors and Actuators B-Chemical, 89(3);315-323, 2003 (Groverら)に詳述されている。さらに、参照することにより本発明に組み込まれる、2003年12月29日出願の米国特許出願No.10/750,533「Fluid Control Structures in Microfluidic Devices（マイクロ流体デバイスにおける流体制御構造）」も参照のこと。簡単に説明すれば、フォトリソグラフィー並びに湿式化学エッチング法により、デバイス特性を２枚のガラスウエハーにエッチングした後、ウエハー間にポリジメチルシロキサン（ＰＤＭＳ）膜をはさんで接合する。ＰＤＭＳ膜接合の前に、さらに、エッチング処理あるいはドリル処理した２枚以上のガラスウエハーを熱接合するようにしてもよい。この結果得られたデバイスは、流体とPDMSとの接触を最小限に抑えた全ガラス流体層になる。
【００２３】
モノリシック膜弁やポンプを備える従来のデバイスでは、一方のウエハー（空気圧ウエハー）にすべての空気圧チャネルが局在し、PDMS膜を挟むもう一方のウエハー（流体ウエハー）にすべての流体チャネルが局在する傾向があった。これに関しても、上述のGroverら参照のこと。これに対して、本発明の膜弁では、両方のウエハーが共に空気圧特性（加圧あるいは減圧）を有し、弁と弁の間の空気圧および流体接続が正常に保持されていれば、どちらのウエハーにこのような空気圧特性をエッチングしてもかまわない。このような理由に基づき、以下の実施例の説明では、（従来、流体ウエハーの「弁座」と称されていた）バルブ入力およびバルブ出力と（従来、空気圧ウエハーの「変位チャンバ」と称されていた）コントロールとの間の接続に重点を置き、空気圧ウエハー/流体ウエハーとは表記しない。
【００２４】
膜弁１０とそのノーマリクローズ構造を図１Ａないし図１Ｄに示す。図示するように、２枚のウエハーすなわち基板１４および１６の間にＰＤＭＳ膜１２が挟まれている。コントロールチャネル１８を減圧すると、膜１２はその弁座１７から変位チャンバ２０に引っ張られて、変位チャンバ２０の壁１９に接する。この結果、流体は、入力チャネル２２から出力チャネル２４に向って自由に流れる。ガラス−ＰＤＭＳ接合の特性により、この弁でオンチップ気体流量も制御可能である。
【００２５】
圧力値を例示する表１は、膜弁１０のコントロールチャネル（接続）１８および入力チャネル（接続）２２に対する加圧（Ｐ）、減圧（Ｖ）、圧力無印加（Ｎ）（大気圧）の可能な６種類の組み合わせにおける空圧論理の「真理値表」を示す。
【００２６】
【表１】
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【００２７】
「ノーマリクローズ」構造の弁では、入力チャネルとコントロールチャネルとを同じ圧力で加圧した場合には、弁の密閉状態が維持され、出力チャネルでは圧力は検出されない（ルールＰＰ）。コントロールチャネルを減圧した場合には、入力チャネルの加圧値が減少することなく、そのまま出力チャネルに伝達される（ルールＰＶ）。入力チャネルの加圧値が開弁するのに十分な大きさであれば、コントロールチャネルが圧力無印加状態であっても、出力チャネルは加圧される（ルールＰＮ）。入力チャネルを減圧した場合には、コントロールが加圧されているか、あるいは、圧力無印加状態であるかに関係なく、弁が弁座に押圧された密閉状態となる（ルールＶＰおよびＶＮ）。最後に、コントロールチャネルを減圧した場合には、入力チャネルの減圧値が出力チャネルに伝達される（ルールＶＶ）が、出力チャネルの圧力値が入力チャネルとコントロールチャネルの圧力値よりも高い場合に限り弁は開弁した状態に保持される。出力チャネルの減圧値が入力チャネルの減圧値の約９８％になると、弁の「ノーマリクローズ」構造により、閉弁する。これらのルールを適用することにより、所定のオンチップタスクを実行する弁搭載回路が構築される。
【００２８】
膜弁の機能を活用して、空圧論理構造を組み立てることができる。単純な３弁あるいは４弁ネットワークでラッチ弁として機能するが、これとは異なった数の弁を有するネットワークに本発明を適用することも可能である。ラッチ弁では、デバイスを減圧源あるいは加圧源から遮断した後も、その開弁状態あるいは閉弁状態が保持される。空圧論理のこの原理を活用して、弁搭載オンチップ・デマルチプレクサーを構築する。このデマルチプレクサーは、ミリ秒のパルス持続時間の減圧パルスあるいは加圧パルスを分配して、ラッチ弁を開弁あるいは閉弁する。空圧論理構造では、ｎ個の外部加圧／減圧制御ラインを用いて、２(n-1)個の独立ラッチ弁を制御することができる。このような空圧論理構造を採用することにより、外部制御装置の数を削減したり、外部制御装置をまったく不要のものとしたりすることができる。さらに、複雑なバイオチップデバイスの操作を、このようなオンチップ空圧論理構造を用いて、プログラミング・制御可能である。
【００２９】
図２Ａおよび図２Ｂに、減圧ラッチ（Ｖラッチ）膜弁構造体すなわちＶラッチ弁３０を形成する３弁回路を示す。Ｖラッチ弁３０は、減圧弁３２と、加圧弁３４と、ラッチ弁３６と、通気口３８と、を備える。各弁は、２枚のウエハー３１、３３の間にＰＤＭＳ膜をはさんだ膜弁として構成されている。図示するように、ラッチ弁構造体３０の特性は、上部ウエハー３１に形成してもよいし、下部ウエハー３３に形成してもよい。
【００３０】
減圧弁３２および加圧弁３４は、それぞれ、コントロール４０、４２、入力４４、４６、出力４８、５０を備える。同様に、ラッチ弁３６は、入力５２、出力５４、コントロール５６を備える。通気口３８は、大気に開放されており、弁構造体３０の電気接地と同様の働きをする。弁構造体３０は、さらに、「設定パルス入力」すなわちパルス入力チャネル５８、５９を備える。
【００３１】
ラッチ弁３６のコントロールは、（ルールＶＶに従ってオンチップの減圧密閉によりラッチ弁を開弁状態に保持する）減圧弁３２と、（ルールＰＮに従ってオンチップの減圧密閉を解除する）加圧弁３４に連結あるいは流体接続される。このように接続された回路は、「設定パルス入力」チャネル５８、５９に短い減圧パルスあるいは加圧パルスをかけた後も、開弁状態あるいは閉弁状態を保持する。所定加圧／減圧ラッチ（ＰＶラッチ）膜弁構造体すなわちＰＶラッチ弁６０は、減圧状態を維持することにより、ラッチ弁３６を開弁状態に保持し、加圧状態を維持することにより、広い流体圧力範囲に対してラッチ弁３６を閉弁状態に保持する（図３Ｂ参照）。
【００３２】
図２Ａ、図２Ｂ、図３Ａに示すＶラッチ弁３０では、「設定パルス入力」チャネル５８、５９の加圧パルスおよび減圧パルスを、加圧弁３４の入力４６と減圧弁３２の入力４４およびコントロール４０とに加える。これらの弁は、加圧状態あるいは減圧状態で駆動・作動するため、流体接続や空気圧接続に特に言及することなく、表１に示した入力、コントロール、出力に言及して説明する。加圧弁、減圧弁、ラッチ弁は、いずれも通常閉である（図３Ａのステップ１）。ステップ２で減圧パルスを「設定パルス入力」に印加すると、減圧弁は開き（表１のルールＶＶ）、一方、加圧弁は閉弁状態を保持する（ルールＶＮ）。この状態で、ラッチ容積部（加圧弁および減圧弁の出力とラッチ弁のコントロールとを含むチャネル容積部）は減圧され、ラッチ弁は開く。図示した実施例では、１２０ミリ秒以内に、設定パルス入力の減圧値の約９８％までラッチ容積部が減圧されると、減圧弁は自動的に閉弁される（ステップ３）。ステップ４で設定パルス入力への減圧パルスの印加が解除されると、ルールＶＮに従い、減圧弁並びに加圧弁の働きにより、ラッチ容積部は減圧下で密閉される。ここで、ラッチ容積部が適当な減圧状態に維持される限り、ラッチ弁は開弁状態にラッチ保持される。
【００３３】
ステップ５で加圧パルスを「設定パルス入力」に印加すると、Ｖラッチ弁３０は閉弁する。ステップ６で、１２０ミリ秒以内に、ルールＰＮに従って、この加圧により加圧弁が開く一方、現在加圧されているラッチ容積部により、ラッチ弁は密閉状態に保持される。ステップ７で設定パルス入力への加圧パルスの印加が解除されると、ラッチ容積部の圧力が逃げ、加圧弁は閉じる。ラッチ容積部に圧力がかかっていない状態で、Ｖラッチ弁は、約４ｋＰａまでの流体圧力に抗して、漏出することなく、閉弁状態を維持する。
【００３４】
図３Ｂに示すＰＶラッチ弁６０では、ラッチ容積部が加圧されているため、さらに高い流体圧力に抗して、ラッチ弁３６は閉弁状態をラッチ保持できる（図３Ｂのステップ１）。ＰＶラッチ弁６０は、Ｖラッチ弁３０と同様の構成ではあるが、さらに、第二加圧弁６２を備えている。第二加圧弁６２の入力６６は、第一加圧弁３４のコントロールに接続され、出力６４は、ラッチ弁３６のラッチ容積部に流体接続され、コントロール６７は、通気口６８を介して大気に接続されている。さらに、ラッチ弁３６の入力と出力は、それぞれ、弁に流体を流すポート６３、６５に連結・流体接続されている。
【００３５】
図３Ｂのステップ２から４では、Ｖラッチ弁の場合と同様に、減圧パルスの印加によりＰＶラッチ弁が開く。一方、ルールＶＮに従い、第二加圧弁６２は閉じたままである。ステップ５で加圧パルスを「設定パルス入力」に印加すると、ＰＶラッチ弁が閉じる。この加圧により、１秒以内に、ステップ６で、ルールＰＮに従い第一加圧弁３４が開き、ステップ７で、ルールＰＮに従い第二加圧弁６２が開く。この時、ラッチ容積部と第一加圧弁のコントロールとが加圧されているため、ルールＰＰに従い、第一加圧弁は閉弁する。ステップ８で設定パルス入力への加圧パルスの印加が解除されると、ラッチ容積部の圧力により第一加圧弁は閉弁状態に保持され、ラッチ容積部の圧力は維持される。この結果、ＰＶラッチ弁は、約１７ｋＰａまでの流体圧力に抗して、漏出することなく、閉弁状態を維持する。
【００３６】
（図３Ａおよび図３Ｂに示す）回路は、いずれも、実ラッチ弁に加えて、２つあるいは３つの空圧論理弁とを備える。Ｖラッチ弁では、１２０ミリ秒の減圧パルス（大気圧に対して−８５ｋＰａ）を「設定パルス入力」チャネルに印加することにより、ラッチ容積部が減圧され、ステップ４でラッチ弁が開弁状態にラッチ保持される。１２０ミリ秒の加圧パルス（大気圧に対して４０ｋＰａ）の印加により、ラッチ容積部の減圧状態が解除され、ステップ７でラッチ弁は閉弁する。図３Ａおよび図３Ｂにおいて、ＮＣは圧力無印加を意味し、「設定パルス入力」チャネルは、加圧も減圧もされない（大気圧のみ）。ＰＶラッチ弁も、Ｖラッチ弁と同様に開弁するが、閉弁状態でも、ラッチ容積部は加圧のまま保持される（ステップ８）。ラッチ容積部が加圧されているため、ラッチ弁は約１７ｋＰａという高い流体圧力に抗して、密閉状態を保つ。灰色矢印は、所定ステップの時間間隔の例を示す。
【００３７】
ラッチ弁構造体３０および６０は、以下のようにして製造した。まず最初に、周知のフォトリソグラフィーおよび湿式化学エッチング法により、デバイス特性をガラスウエハーにエッチングした。簡単に説明すると、低圧化学蒸着により、厚さ１．１ｍｍ、直径１００ｍｍのホウケイ酸塩ガラスウエハー上に、厚さ２００ｎｍのポリシリコン被膜を形成した。次に、ポジ型フォトレジストをウエハー上にスピンコート、ソフトベーク後、接触式アライナおよびクロムマスクを用いてデバイス特性をウエハー上にパターン化した。照射フォトレジストの現像・除去後、ＳＦ6プラズマでエッチングすることによりポリシリコン露出領域を除去し、ガラス露出領域を４９％ＨＦで５０μｍの深さまで等方的にエッチングした。残ったフォトレジストとポリシリコン層を取り除いた後、ダイヤモンドドリルを使って、ウエハーに空圧接続および流体接続用の直径５００μｍの孔をあけた。次に、ウエハーに切り込みを入れ、切断し、得られた２枚のウエハー層の間に２５４μｍの厚さのＰＤＭＳエラストマー膜を挟んで、接着する。このＰＤＭＳ膜接着の前に、さらに、２枚以上のエッチング処理あるいはドリル処理されたガラスウエハーを熱接着するようにしてもよい。この結果得られた構造体は、流体とＰＤＭＳとの接触を最小限に抑えた全ガラス流体層になる。
【００３８】
コンピュータ制御された電磁弁を用いてパルス持続時間を様々に変化させて、加圧パルス（例えば、４０ｋＰａ）および減圧パルス（例えば、−８５ｋＰａ）をラッチ弁構造体３０および６０に印加した。圧力値は、大気圧に対する相対値として検出し、測定には、ひずみゲージ圧力変換器を用いた。ラッチ弁構造体を流れる流量は、ウエハーの高さ調節カラムをラッチ弁構造体の入力に接続することにより測定した。また、精度１ｍｇ（１μＬ）の化学天秤上に置いたバイアル内の水に浮かべた短い皮下注射管に、バルブ出力を接続した。単位時間に弁構造体に流れる水の量を測定することにより、弁構造体を流れる流体の流量、さらには、流体圧力の印加に対して開弁した状態あるいは閉弁した状態の弁構造体を流れる流体の流量を求めた。
【００３９】
パルス持続時間を様々に変化させて、加圧パルスおよび減圧パルスをラッチ弁構造体に印加し、弁構造体を流れる流体の流量を測定することにより、ラッチ弁構造体３０の機能試験を行った。図４Ａに示す一番上のグラフは、６０秒のパルス持続時間で一定減圧パルスあるいは加圧パルスを印加して、Ｖラッチ弁を開弁状態あるいは閉弁状態に保持した状態を示す。以下のグラフは、減圧パルスあるいは加圧パルスのパルス持続時間を徐々に短くしていき、ラッチ弁が開弁状態あるいは閉弁状態にラッチ保持された状態を示す。これらのグラフの波形が相似であることから、ラッチ弁を確実に駆動させるためには、１２０ミリ秒のパルス持続時間の減圧／加圧パルスの印加が必要であり、この場合には、ラッチ弁３６が定減圧弁３２や定加圧弁３４と同様に作用することがわかる。もっとパルス持続時間が短い（８０ミリ秒）場合でも、ラッチ弁を確実に開弁させることがはできるが、確実に閉弁させるには短すぎる。
【００４０】
開弁状態あるいは閉弁状態にラッチ保持された弁構造体３０の長期的安定性を調べるために、ラッチ弁構造体を流れる流量を１０分間測定した。図４Ｂの上のグラフに示すように、１２０ミリ秒のパルス持続時間で加圧パルスを印加した場合には、少なくとも１０分間Ｖラッチ弁３０を閉弁状態にラッチ保持できた。また、下のグラフに示すように、１２０ミリ秒のパルス持続時間で減圧パルスを印加した場合には、開弁状態にラッチ保持されたＶラッチ弁３０を流れる流量は、２分後に約１０％減少した。ＰＤＭＳ膜のガス透過性により、ラッチ容積部の減圧が少しずつ失われ、ラッチ弁は徐々に閉じていき、次の８分間で、流量はさらに減少する。
【００４１】
ＰＶラッチ弁６０では、ラッチ容積部が加圧されているため、より高い流体圧力に抗して、ラッチ弁３６を閉弁状態に保持できる。これを確認する目的で、Ｖラッチ弁とＰＶラッチ弁を組み立て、弁駆動中のラッチ容積部の内部圧力を測定するための穴をドリルであけた。１０秒のパルス持続時間で加圧パルスあるいは減圧パルスを印加して弁を駆動し、その間のラッチ容積部の内部圧力を測定した。減圧パルス印加後は、Ｖラッチ弁でもＰＶラッチ弁でもラッチ容積部の減圧値（−６０ｋＰａ）が保持されたが、加圧パルス印加後は、ＰＶラッチ弁６０のみでラッチ容積部の加圧値（８ｋＰａ）が保持された。
【００４２】
ＰＶラッチ弁６０の内部に保持される圧力により、高い流体圧力に抗して閉弁状態を維持することを確認するために、５秒のパルス持続時間で減圧パルスあるいは加圧パルスを印加して弁を駆動し、ＰＶラッチ弁を流れる圧力駆動流体の流量を測定した。図５Ａに示すように、１７ｋＰａという高い流体圧力に抗して、ラッチ弁は閉弁状態にラッチ保持された。流体圧力を２４ｋＰａまで増大させると、閉弁されたラッチ弁から約１μＬｓ-1の漏出が検出された。このように、もっとも高い流体圧力をかけた時以外は完全な閉弁状態が維持された理由は、２つの加圧弁間の加圧ラッチ容積部に残った圧力が保持されていることにある。一方、ラッチ弁が開弁状態にラッチ保持されている場合には、この圧力は減圧ラッチ容積部に流れ込み、減圧状態を解除し、ラッチ弁を早期に閉じてしまう。
【００４３】
図５Ｂに示すように、１７ｋＰａの流体圧力に抗して確実に弁を密閉するのに必要な加圧パルスの最低持続時間は１秒であった。これは、Ｖラッチ弁の閉弁に必要なパルス持続時間である１２０ミリ秒に比べて、かなり長い。この理由は、ラッチ容積部が加圧・密閉される前に、比較的ゆっくりとしたルールＰＮに従って、２つの加圧弁３４および６２を順次開く必要があるため、と考えられる。
【００４４】
図５Ｃに示すように、Ｖラッチ弁３０と比較して、ＰＶラッチ弁６０のほうが、開弁状態ラッチ保持あるいは閉弁状態ラッチ保持の長期的安定性に優れている。上のグラフに示すように、５秒のパルス持続時間で加圧パルスを印加した場合には、１７ｋＰａの流体圧力に抗して密閉状態に保持されたＰＶラッチ弁を流れる流量は、７．５分後に開弁流量の１０％まで増大した。これに対して、下のグラフに示すように、５秒のパルス持続時間で減圧パルスを印加した場合には、開弁状態に保持されたＰＶラッチ弁を流れる流量は、１．５分後に１０％減少した。
【００４５】
図６Ａに示す４ビットのバイナリデマルチプレクサー７０は、２4個すなわち１６個の独立Ｖラッチ弁３０に対応可能で、各Ｖラッチ弁に順に加圧パルスおよび減圧パルスを分配する。図６Ａのデバイス上部の「設定パルス入力」加圧／減圧接続部７２は、Ｖラッチ弁の駆動に必要な加圧パルスあるいは減圧パルスを印加する。デマルチプレクサーには、膜弁１０を並べた弁列７４が４列形成され、各弁列は前の弁列の２倍の数の膜弁を含むように構成されている。デマルチプレクサーの各弁列は、一つの外部４／２（４接続、２位置）電磁弁（図示しない）に接続された２つの空圧接続部により制御される。２つの空圧接続部は、オンチップで各列のデマルチプレクサー弁に交互に割り振られる。例えば、図６Ａに示すデマルチプレクサーの３列目の弁列では、空圧接続部３Ｌがデマルチプレクサー弁１、３、５、７（左から右に番号付け）を制御し、一方、空圧接続部３Ｒは、デマルチプレクサー弁２、４、６、８を制御する。
【００４６】
所定列のデマルチプレクサー弁を制御する電磁弁がオフされると、奇数番目のデマルチプレクサー弁が加圧され、偶数番目のデマルチプレクサー弁は減圧される。この結果、偶数番目の弁が開弁し、前の弁列からの加圧あるいは減圧「入力」は右方向に順次伝達され、最終的に、次の列のデマルチプレクサー弁に伝達される。電磁弁がオンされると、逆に、偶数番目のデマルチプレクサー弁が加圧され、奇数番目のデマルチプレクサー弁は減圧される。この結果、奇数番目の弁が開弁し、加圧あるいは減圧「入力」は左方向に順に伝達され、最終的に、次の列のデマルチプレクサー弁に伝達される。
【００４７】
一般的には、ｎビットのデマルチプレクサーは、ｎ列の弁列を備え、各弁列が加圧／減圧「入力」を右方向あるいは左方向に伝達するように設定される。この結果、「すべて右」値から「すべて左」値までの範囲で様々な値を持つ２n個のアドレスが表現できる。例えば、ｎ＝４の場合には、１６個の表現可能なアドレスがあり、そのうち４個のアドレス（ＲＲＲＲ、ＲＲＲＬ、ＲＲＬＲ、ＬＬＬＬ）を図６Ｂに示す。各アドレスでは、一意的に、異なったＶラッチ弁に加圧あるいは減圧「入力」を伝達する。各ラッチ弁を順次選択する循環パターンでデマルチプレクサー弁を駆動し、適当な時間に「入力」接続を減圧あるいは加圧することにより、所定のラッチ弁を開弁あるいは閉弁する方法では、任意のパターンでラッチ弁を開弁・閉弁可能である。このように、ｎ個の電磁弁で作動するｎ列の弁列を備えるデマルチプレクサーを用いることにより、２n個の独立したラッチ弁に対応できる。
【００４８】
ＣＣＤカメラを用いて、作動中のデマルチプレクサー試験装置の映像を記録した。バイナリ計数順に１６個のアドレスＲＲＲＲ、ＲＲＲＬ、ＲＲＬＲ、ＲＲＬＬ、ＲＬＲＲ、ＲＬＲＬ、ＲＬＬＲ、ＲＬＬＬ、ＬＲＲＲ、ＬＲＲＬ、ＬＲＬＲ、ＬＲＬＬ、ＬＬＲＲ、ＬＬＲＬ、ＬＬＬＲ、ＬＬＬＬをデマルチプレクサー弁が周期的に繰り返すことにより、各ステップ１９０ミリ秒あるいは各サイクル３秒の割合で、１６個のＶラッチ弁が１番目から１６番目まで番号順に設定される。
【００４９】
図７は、デマルチプレクサーの１サイクルに含まれる３２ステップの各ステップにおける各ラッチ弁の開弁／閉弁状態を示す連続ビデオフレームである。開弁時には、弁の膜が伸びて凹面を形成し、光ファイバー照明器からＣＣＤへの反射光が増大するために、閉弁時よりも明るく見える。ステップ１からステップ１６（ステップ番号）では、減圧パルスが分配されて、弁１から弁１６（ラッチ弁番号）が順次開弁する。ステップ１７からステップ３２では、加圧パルスが分配されて、弁１から弁１６が閉弁する。バルブ３は意図的に反転状態にされている。これは、デマルチプレクサーが、１５個の連続減圧パルスの間に１９０ミリ秒のパルス持続時間を持つ加圧パルスを１個送り（ステップ４）、１５個の連続加圧パルスの間に１９０ミリ秒のパルス持続時間を持つ減圧パルスを１個送る（ステップ２０）必要があることを示している。これは、デマルチプレクサーにとって、とても難しい動作である。
【００５０】
図７に示す実測開弁パターンを予測パターン（白長方形）と詳細に照合してみると、３ヵ所の誤作動（白楕円）が見つかった。弁８は、ステップ２４で弁７の閉弁と同時に、早いタイミングで閉弁した。弁１６は、ステップ１６で弁１５の開弁と同時に、早いタイミングで開弁した一方、ステップ３２で弁１５の閉弁と同時に、早いタイミングで閉弁した。これらのエラーは、いずれも、ひとつ前の弁と一緒に、早いタイミングで開弁あるいは閉弁するというものである。このような誤作動は、デマルチプレクサーの最下位ビットのみが切り替えられる際に生じている。このことから、誤動作は最下位弁列に関係していると考えられる。デマルチプレクサーの作動に用いられるバイナリ計数パターンを詳細に検討してみると、デマルチプレクサーの最下位ビットは各ステップで切り替えられ、１９０ミリ秒ごとにこのビットに対応する１６個のデマルチプレクサー弁が開弁／閉弁を繰り返すことがわかった。これら作動頻度が高いデマルチプレクサー弁の駆動がほんの数ミリ秒ずれることにより誤作動が引き起こされる。
【００５１】
最下位ビットに対応するデマルチプレクサー弁の繰り返しによるひずみを緩和するために、バイナリ計数順をグレイコード順ＲＲＲＲ、ＲＲＲＬ、ＲＲＬＬ、ＲＲＬＲ、ＲＬＬＲ、ＲＬＬＬ、ＲＬＲＬ、ＲＬＲＲ、ＬＬＲＲ、ＬＬＲＬ、ＬＬＬＬ、ＬＬＬＲ、ＬＲＬＲ、ＬＲＬＬ、ＬＲＲＬ、ＬＲＲＲに置き換えた。このパターンでは、各ステップ１２０ミリ秒あるいは各サイクル２秒未満の割合で、１６個のラッチ弁が１、９、１３、５、７、１５、１１、３、４、１２、１６、８、６、１４、１０、２の順序で設定される。このアドレス順を採用することにより、デマルチプレクサー弁の作動は最大でも１ステップおき、すなわち、２４０ミリ秒ごととなる。これは、バイナリ計数順の場合の１９０ミリ秒ごとに比べて低い頻度である。
【００５２】
図８Ａのビデオフレームは、デマルチプレクサーの１サイクルに含まれる３２ステップの各ステップにおける各ラッチ弁の開弁／閉弁状態を示す。ステップ１からステップ１６で各弁が開弁され、ステップ１７からステップ３２で各弁が閉弁される（ここでも、弁３は反転状態）。この場合には、誤作動はまったくなく、実測開弁パターンが予測パターン（白長方形）と完全に一致する。すなわち、デマルチプレクサーは、１２０ミリ秒という短いパルス持続時間で、加圧パルスあるいは減圧パルスを正確に所定のラッチ弁に送ることができる。
【００５３】
デマルチプレクサーのラッチ弁作動を視覚的に確認した上で、さらに、デマルチプレクサー弁の流体制御能力に関して調べた。図８Ａの複雑なパターンに従って１６個のラッチ弁すべてを駆動した場合の反転弁３を流れる流体の流量変化を図８Ｂに示す。８０ミリ秒という短い持続時間の加圧パルスあるいは減圧パルスで、反転弁３を適切に開閉できた。それより短い持続時間のパルスを用いると、適切に開弁できない場合があったが、この原因は、高速駆動におけるデマルチプレクサーのタイミング誤差にあると考えられる。
【００５４】
以上、バイオチップデバイスへの高密度集積に適した空圧ラッチ弁構造体に関して説明してきた。本発明のラッチ弁構造では、オンチップの独立弁ごとにあるいは平行配列された独立弁アレイごとに専用の外部制御装置を必要としないことから、多数の独立弁の大規模制御が可能になる。Ｖラッチ弁は、低流体圧力（例えば、＜４ｋＰａ）の様々なアッセイにおけるオンチップ流体流量制御に用いることができ、ＰＶラッチ弁は、約１７ｋＰａまでの流体圧力に抗して確実に閉弁可能である。ラッチ弁は、モノリシック膜弁でみられる低い（約１０ｎＬ）死容積部を保持する。ラッチ弁構造体は、何時間も連続作動可能であり、故障なく何万回もの駆動が可能な膜弁を備えるため、長期耐久性に優れていると考えられる。ラッチ弁構造体は、膜弁の通常閉構造を利用したものである。ラッチ弁の作動に欠かせないルールＰＮ（加圧入力によりオフ状態の弁を開く）、ＶＮ（減圧入力によりオフ状態の弁を閉じる）、ＶＶ（開弁してオンチップ容積部を減圧後、自動的に閉弁して、減圧容積部を密閉する）は通常開構造のＰＤＭＳ弁では再現が困難であり、場合によっては、再現が不可能である。
【００５５】
弁搭載空圧デマルチプレクサーでは、たったｎ個の外部空圧入力で２(n-1)個の多重ラッチ弁構造の制御が可能である。例えば、たった５個の空圧制御部で２秒ごとに任意のパターンで１６個の独立ラッチ弁を設定することができる。多重ラッチ弁は、それぞれ独立に流体の流量を制御する能力を保持している。弁で調節される流体に加圧源・減圧源やラッチ弁を作動させるデマルチプレクサー弁が接触することはないので、多重ラッチ弁間で二次汚染が生じる心配はない。通常開構造の弁を用いる既存のオンチップ論理構造は、マイクロリアクターの直線状アレイには大変有効であるが、本発明のように、独立ラッチ弁の任意の制御には適用できない。
【００５６】
１２０ミリ秒（１秒当たり弁８個）という短い持続時間の減圧パルスあるいは加圧パルスを印加することにより、Ｖラッチ弁を少なくとも２分間開弁状態あるいは閉弁状態に保持することができた。１秒あたり弁８個という割合だと、２分間に１０００個の独立ラッチ弁を設定可能である。１０００個という多数の弁の制御に、たった(log21000)+1すなわち１１個の外部空圧制御部しか必要としない。１０ビットのデマルチプレクサーは２10+1−２すなわち２０４６個の弁を備え、１０００個のＶラッチ弁の各々が２つの論理弁を必要とするため、１０００個のラッチ弁の制御に、全部で４０４６個のオンチップ論理弁が必要となる。各論理弁およびそれに付随する空圧チャネルの占有面積が２ｍｍ2であるとすれば、フォトリソグラフィー手法を用いて、直径１０ｃｍのマイクロ流体デバイスのガラスＰＤＭＳ−ガラス単層に４０００個の論理弁を配置することができる。この層の一方の面をＰＤＭＳ膜を介して別のウエハーに接着することにより、所望のアッセイ用レイアウトで１０００個の独立ラッチ弁を配置した流体層が形成される。バイオチップデバイスに一層追加するだけで、文字通り、何百という外部電磁弁やリレー、コンピュータを削減できる可能性があることからも、空圧論理構造の持つ可能性がうかがえる。
【００５７】
マイクロ流体デバイスの作動に必要な外部制御装置の数が削減されることから、低コスト、省電力の携帯型バイオチップ分析デバイスの実現に際して、多重ラッチ空圧弁構造が重要な役割を果たす。外部電磁弁および電子制御回路の数を減らした分析デバイスは、電力消費が少なく、電池式の現場使用に適している。宇宙探査用のロボット分析システムでは、外部制御装置をなくすことにより、貴重な積載空間や電力の節約になる。さらに、本実施例で説明するデマルチプレクサーといった空圧論理回路は、電子論理回路に致命的な損傷を与える可能性のある高エネルギー粒子、太陽フレア、電磁パルス妨害の影響を受けない。
【００５８】
本発明は、さらに、一般的な弁搭載ＡＮＤ、ＯＲ、ＮＯＴ構造等の空圧論理ゲートの基礎をなすものである。空圧論理ゲートを回路あるいはプログラムとして構成し、任意のマイクロ流体デバイスの作動をコード化・制御することができる。典型的な例として、２つの膜弁を直列接続した構成では、２つの弁がともに開弁しているときのみ流体が流れる、すなわち、論理積となり、一方、２つの膜弁を並列接続した構成では、２つの弁の（少なくとも）いずれかが開弁していれば流体が流れる、すなわち、論理和となる。Ｖラッチ弁ではラッチ弁を開弁状態に保持し、ＰＶラッチ弁ではラッチ弁を閉弁状態に保持するフィードバックループは、電子回路でバイナリメモリとして用いられるＮＡＮＤラッチ回路やＮＯＲラッチ回路と同等のものである。これに関しては、参照することにより本発明に組み込まれるC.H.Roth, Jr., Fundamentals of logic design(論理設計の基礎), West Publishing Company, 1985参照のこと。これらの論理演算が、あらゆる電子演算の基本となる。本発明の構成に従うマイクロ流体論理構造は、複雑な空圧プロセッサの組み立てに基本的に有用であると考えられるが、本発明は何ら本実施例で例示し詳述する特定の論理ゲートへの適用に限定されるものではなく、種々の異なった論理ゲートおよび回路の構築に本発明の概念を適用可能である。
【００５９】
図９Ａおよび図９Ｂに、ＮＭＯＳ論理ゲート８０と、それを実装した上述の構成（図１参照）の通常閉の空圧駆動膜弁９０との関係を示す。Ｎ−ＭＯＳＦＥＴのコントロール入力端子８２に電圧を印加すると、接地から正電圧電源（Ｖdd）への電子流が誘導され、出力電圧が著しく減少する（偽出力）。同様に、空圧インバーターのオペランド入力９２を減圧すると、弁が開き、通気口（大気圧への穴）９４から、減圧印加されるゲートコントロール入力９５への空気流が発生する。これにより、出力チャネル９６の減圧レベルが下流側の弁の駆動に不十分なレベルまで低下する（偽空圧）。いずれのシステムでも、ロジックロー出力の場合に（電気的あるいは空気圧的）静電流が流れ、偽入力の場合にロジックハイ出力となる。
【００６０】
上述したような方法で本発明の空圧論理デバイスを製造することができる。デバイス特性解析のために、コンピュータ制御の電磁弁を駆動させて空気圧入力を与え、個々のマイクロ弁、論理ゲート、加算回路の評価を行った。独立ポンプを用いて、電磁弁にロジックハイ圧力とロジックロー圧力を印加すると、電磁弁から、内径１．６ｍｍ長さ１５ｃｍないし３０ｃｍのポリウレタン管を用いたドリルチップ入力に空圧信号が伝送された。ひずみゲージ圧力変換器（PM 100D、World Precision Instruments）を用いて、個々の弁、論理ゲート、全加算器に関して、大気圧に対する相対的圧力を測定した。さらに、ＣＣＤカメラを用いて、４ビット加算器並びに８ビット加算器作動のデジタル映像を記録した。
【００６１】
空圧論理ゲートは、ゲート入力チャネルを介して空圧信号が印加される弁ネットワークから構成される。−２０ｋＰａより大きな減圧値は弁を駆動可能であるため、ロジックハイ、すなわち、デジタル論理の「真」値になる。この閾値以下の減圧値は、ロジックロー、すなわち「偽」値になる。
【００６２】
図１０Ａないし図１０ＥにＮＭＯＳ論理ゲートと同様の作用をする空圧論理ゲートの構成をいくつか例示する。各論理ゲートでは、デジタル論理演算の際に一定減圧が印加される一つ以上のゲートコントロール入力（Ｃｔｒｌ）チャネルが必要である。オペランドゲート入力チャネル（ＡおよびＢ）には、ロジックハイとして−７６ｋＰａが、また、ロジックローとして６ｋＰａ２が印加される。空圧ＡＮＤゲート１００（図１０Ａ）は、直列に接続された２つのマイクロ弁９０から構成される。この両方の弁が同時に駆動されていれば、入力から出力へと減圧が伝達される。同様に、空圧ＯＲゲート１０２（図１０Ｂ）は、並列に接続された２つのマイクロ弁９０から構成される。図１０Ｃに示す空圧ＮＡＮＤゲート１０４は、ＮＯＴゲートと同様の機能を持つ汎用論理ゲート（任意の論理機能が構築可能なゲート）である。この論理ゲートでは、入力が両方とも真の場合には、出力が偽となり、それ以外の場合は、出力が真になる。
【００６３】
ＡＮＤゲート、ＯＲゲート、ＮＯＴゲートを組み合わせることにより汎用論理演算が可能になる。例えば、空圧ＸＯＲ１０６（図１０Ｄ）は、ＮＯＴゲートとＯＲゲートを組み合わせたものである。オペランド入力（ＡとＢ）のいずれか一つだけが真である場合、Ｃｔｒｌ１の入力減圧がＸ１ｅあるいはＸ１ｆに伝達され、出力はロジックハイになる。オペランド入力が両方とも真の場合、弁Ｘ１ａおよび弁Ｘ１ｄが開弁し、Ｃｔｒｌ１入力と２つの大気への通気口１０５および１０７との間が直接連通される。この場合、Ｘ１ｅもＸ１ｆも駆動せず、出力には減圧が伝達されない。
【００６４】
図１０Ｅに示すバッファー回路１０８は、入力減圧信号を増幅し、より複雑な空圧論理回路への信号の伝播を可能にする。この空圧バッファー回路は、ＮＯＴ（ＮＯＴ（Ａ））＝Ａの関係に基づくものである。コントロール入力がいずれも約−８７ｋＰａに保持されている場合、より低レベルの減圧をオペランド入力（Ａ）に印加すれば、弁ｂ１が開弁される。開弁により大気圧に連通することで、Ｃｔｒｌ２入力により誘導された減圧レベルが低下し、弁ｂ２が閉弁する。弁ｂ２が閉じると、Ｃｔｒｌ１入力の最大レベルが出力に伝達される。
【００６５】
上述したように、一つの弁のコントロールチャネルと入力チャネルに同じ減圧値を印加すると、出力チャネルの減圧レベルが入力並びにコントロール減圧値の約９８％に到達した時点で閉弁する。双安定ラッチ弁回路の開発にこの特性を利用することができる。
【００６６】
コントロールチャネル圧力機能としてマイクロ弁を介した空圧信号変換の特性解析を行うために、−８７ｋＰａの一定圧力を個々の弁の入力チャネルに印加する一方で、別の真空ポンプを用いてコントロールチャネルの圧力を変化させた。コントロールの減圧レベルの増加とともに、出力の減圧レベルも直線的に増加する様子を図１１Ａに示す。このグラフの傾き（１．５）は１より大きいため、弁ｎの出力が弁ｎ＋１のコントロール入力となる線形ネットワークでは、ｎを増加させると出力の減圧レベルが指数関数的に減少する（図１１Ｂ）。これが、上述したバッファー回路のような信号増幅機構を持たない空圧論理構造の集積を実現する上で制限を課すことになる。
【００６７】
２進加算は、減算や乗算を含む広範囲に及ぶ演算で用いられ、現代コンピュータのＣＰＵで実行される演算で重要な役割を果たす。バイナリ全加算器１１０の論理図と真理値表を図１２に示す。オペランド入力（Ａ、Ｂ、キャリーイン）をＡＮＤゲート、ＯＲゲート、ＸＯＲゲートを有する回路で処理することにより、和とキャリーアウトの２つの出力が得られる。真理値表は、すべての可能な入力値の組み合わせに対して予期される論理出力を示すものである。
【００６８】
空圧全加算器１２０（図１３）は、２つのＸＯＲゲート１２２、１２４と、２つのＡＮＤゲートを並列に並べたハイブリッドＯＲゲート１２６と、から構成される。この回路の作動には、４つのゲートコントロール入力（Ｃｔｒｌ  Ｘ１、Ｃｔｒｌ  Ｘ２、  Ｃｔｒｌ  Ｘ１Ｘ２、および  Ｃｔｒｌ  Ｃ）が必要である。各弁が閉弁している休止状態から、Ｘ２以外のすべてのオペランドおよびコントロールゲート入力を同時に駆動する。Ｘ２は、２５０ミリ秒遅れて駆動される。対応するゲート遅れを含むＸＯＲ１の出力をＸＯＲ２ゲートで処理する設計のため、このような遅れが必要となる。
【００６９】
リップルキャリー加算器では、複数の全加算器を連結して、一つの加算器のキャリーアウトを次の最上位加算器のキャリーインに接続する。空圧４ビットリップルキャリー加算器１３０の構成を図１４に示す。キャリー伝搬の際には、加算器の空圧キャリーアウトをＰＤＭＳ膜の穴を介して２ｍｍの直径で伝達した後、隣接する加算器のキャリー入力として弁を駆動させる。各Ｘ１Ｘ２コントロール入力を単一のドリル入力穴（通気口）に連通するチャネルネットワークによりオンチップ接続する。Ｃｔｒｌ  Ｃ入力も同様に設計されたバス入力システムによりオンチップ接続される一方、Ｘ１およびＸ２制御入力は外部配管により独立に結合される。全加算器制御入力には、各々、バスチャネルあるいは外部配管を介して並列に空圧信号が供給されるため、マルチビット加算器の制御入力をすべて駆動するために必要な外部制御装置の数はたった４個である。和および最終キャリーアウト用の出力チャネルは、空圧信号を算出合計の読み出しとして用いられる直線弁アレイに伝達する。半加算器をマルチビット加算器で最下位ビットの加算に用いられる回路に組み込んだ。
【００７０】
空圧８ビットリップルキャリー加算器１４０（図１５）では、同様のバスアーキテクチャを用いて、加算器の制御入力を並列に駆動することができる。加算器１４１ないし１４８は放射状に配列され、和および最終キャリーアウト用の出力チャネル１５０をチップ中心の読み出し用直線弁アレイ１５２まで伸長させる。バッファー回路１５４を第四加算器のキャリーアウトに用いて、信号を増幅し、任意の数の加算器を経由するキャリー伝搬を確実にすることができる。
【００７１】
図１０Ａないし図１０Ｅに示す個々の論理ゲートの伝搬時間並びに出力レベルを同じ一つの装置で特性解析した。各論理ゲートのオペランド入力と制御入力とを同時に駆動させ、上述したようなロジックハイとロジックローに適切な範囲に対応する減圧レベル出力を各論理ゲートから発生させた。ロジックハイ出力の最低値（−６３ｋＰａ）はＸＯＲゲートからの出力であった。これは、ＸＯＲゲートが最も複雑な弁ネットワーク構成を持つことに起因する。すべての入力を同時にオフすると、ＸＯＲゲートでは出力減圧がラッチされる。ＰＤＭＳ膜のガス透過性により、ラッチされた減圧容積部は最終的には大気圧に戻る。制御入力を閉にした状態でオペランド入力を駆動すると、このプロセスが促進される。外部電磁弁の駆動とロジックハイ出力による出力マイクロ弁の開弁との間の時間間隔として動的応答時間を求めた。最大応答時間（２５０ミリ秒）はＸＯＲゲートの応答時間であった。この応答時間には、電磁弁とチップ入力との間の配管の減圧による遅れが含まれているため、減圧ポンプ速度と外部配管のサイズとを最適化することにより論理演算速度を大幅に向上することができる。
【００７２】
表２は、すべての可能な入力の組み合わせに関して、空圧全加算器１２０（図１３）の出力減圧値と加圧値を示す真理値表である（単位：ｋＰａ）。
【００７３】
【表２】
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【００７４】
例えば、ＸＯＲ（Ａ，Ｂ）が真であり、キャリーインも真であれば、キャリーアウトは真である。このような場合、ＸＯＲ１は弁Ｃ４（図１３）の制御入力に伝達される。この弁には、Ｃｔｒｌ  Ｃゲート入力チャネルを介して、−８７ｋＰａの信号が入力される。個々のＸＯＲゲートからのロジックハイ出力−６４ｋＰａと図１１Ａの線形回帰式とに基づいて、Ｃｏｕｔ減圧値は−５４ｋＰａと予測される。この予測値は、空圧全加算器から実験的に求められた値と一致する。全加算器の演算の際には、Ｘ２制御入力の駆動に２５０ミリ秒の遅れが必要であった。２５０ミリ秒未満の遅れでは、ＸＯＲ１からの出力をＸＯＲ２の入力に伝達するのに十分ではなく、出力和の誤差の原因となる。加算器内部におけるゲートのラッチを避けるために、８ステップからなる２秒閉弁処理を行うことにより、休止状態への復帰を促進できる。マルチビット加算器では、各加算器で並列に閉弁プログラムを実行可能なため、これ以上に複雑な閉弁処理は必要としない。このような閉弁処理の間、キャリーアウトや和出力に減圧が伝達されることはない。
【００７５】
空圧４ビットバイナリ加算器１３０（図１４）のいくつかの出力を図１６Ａに示す。各列は、所定入力パターンでの作動後に撮像した出力弁アレイのデジタル画像を示す。開弁時には、より多くの光を反射するため、閉弁時よりも明るく見える。Ｘ２バス以外のすべての入力を同時に駆動することにより、キャリー情報がシステム内で自動的に伝搬される。１１１１と０００１を加算すると、最下位ビットのキャリーが他のすべての加算器を通して伝搬され、和１００００が出力される。これは、和演算に要する時間の最悪の事態を想定したものであり、これを用いて、ＸＯＲ２バスの正確な作動遅れを求めた。５００ミリ秒のＸＯＲ２作動遅れを用いて、２５６通りの可能な空圧入力構成それぞれに対して、正確な出力が得られた。
【００７６】
空圧８ビットバイナリ加算器１４０（図１４）における複数のランダム入力に対する出力と最悪の状態を想定したキャリー伝搬を図１６Ｂに示す。装置作動の間に一定の減圧を加えることによりバッファー回路の制御入力を駆動させ、１．１秒の遅れの後、Ｘ２バス入力を駆動させた。キャリー伝搬の間に信号損失が生じるため、増幅構造を持たない従来の設計では、うまく機能しなかった。入力チャネルに減圧を加えることにより閉弁させた弁を弱いキャリー信号で開弁させることが特に難しい。これは、例えば、０１１１１１１１＋０００００００１の演算時に、伝搬したキャリー信号を用いて最上位加算器で弁Ｘ２ｆを開弁させるような場合である。
【００７７】
膜弁は、周知のＴＴＬ論理回路のトランジスタのように機能する。このような空圧「トランジスタ」を組み立てて、様々な基本ゲート構造（ＡＮＤ、ＯＲ、ＮＯＴ、ＮＡＮＤ、ＸＯＲ）を構築可能であり、また、空圧「トランジスタ」を組み合わせて、バイナリ加算用の演算回路を形成することができる。増幅バッファー回路の開発により、多数のゲートを通して空圧信号を伝搬させる必要がある８ビット加算器回路への拡張が可能となる。上述した設計原理を利用して、超高速桁上げ先見加算器等の複雑な論理回路の開発が可能になると考えられる。
【００７８】
個々の弁構造と弁ネットワークを介した気流機構をモデル化することにより、応答時間向上のための明確な最適化が可能になる。空圧論理装置は、周知のように、空気中の音速による制限を受ける。この限界のために、計算速度ではデジタルエレクトロニクスに到底かなわないが、バイオチップ装置で通常必要とされるのはミリ秒単位の駆動周波数であり、これはマイクロ空圧論理構造でも達成可能である。さらに、制御システムの小型化と集積化は、病原体検出や宇宙バイオマーカー分析用の携帯ＭＥＭＳ装置の開発で特に重要な役割を果たす。
【００７９】
マイクロ空圧論理構造を利用して、弁駆動のタイミングを集積することが可能である。マルチビットマイクロ空圧加算器内をキャリーが伝達されると共に、正確な時間系列で自動的に弁駆動がなされる。デジタルエレクトロニクスでも、同様に、信号処理ユニットの操作順序の同期化に遅延回路が用いられることが多い。前述したように、弁ネットワークのラッチ動作は、フリップフロップのような単純なメモリ回路の機能に類似のものである。このような特性を利用した、動的論理制御を実現する集積システムの開発も考えられる。ラッチ動作が望ましくない状況では、弁をネットワークに接続するチャネルを、接地（大気圧）に対する容量と抵抗とを備えるＲＣ回路としてモデル化できる。弁やチャネルを小型化することによりネットワーク容量を減少させることができる。また、ガス透過性を変化させたナノスケールのリークチャネルや膜の利用により、論理演算中の出力信号を大幅に減少させることなく、大気からラッチ容積部への気流を増大させることが可能である。マイクロ弁ネットワークのラッチ特性を抑制するこのようなシステムにより、性能を向上させることができ、閉弁処理が不要になる。
【００８０】
集積された空圧論理構造は、弁ラッチ構造の開発や複雑なバイオチップに適用される弁アレイの多重制御に有用である。マイクロ流体装置の論理をオンチップ等の膜弁アレイでコード化することが可能である。膜弁アレイへの入力を論理的に処理することにより、チップ上で実行されるアッセイのマイクロ流体処理を膜弁アレイにより制御することができる。ここで、膜弁アレイの入出力は一定でもよいし時間変動するものでもよい。
【００８１】
この分野の進歩により、種々の分析に利用することができるプログラム可能な多目的マイクロ流体装置の開発が促進される。また、空圧論理構造の小型化により、空圧駆動機構が採用されることが多いマイクロアセンブリおよびマイクロロボットシステムにおける制御の集積が可能になる。さらに、本発明を利用して、無線周波数やパルス状電磁波妨害の影響を受けない簡単な構造の演算システムの開発も可能になる。このような演算システムは、電子部品の故障や異常を招く宇宙線が存在する宇宙ミッションのような極限環境下でも有用であると考えられる。
【００８２】
当業者には自明のことであるが、上記の実施例において、便宜上、単一の構成要素あるいは一度の処理工程として説明したものを、複数の構成要素あるいは処理工程の繰り返しとしても、本発明の手法を実現できることはもちろんである。
【００８３】
以上、本発明をいくつかの実施例に基づき詳細に説明してきたが、当業者には自明のように、本発明の要旨の範囲内で、実施例の形態や詳細を様々に変形・変更可能である。例えば、様々な物質を用いて、上述した実施例を実現可能である。従って、本発明の範囲は、発明の請求の範囲に従うものである。
【図面の簡単な説明】
【００８４】
【図１Ａ】膜弁の分解立体図である。
【図１Ｂ】組み立てた状態の膜弁を示す図である。
【図１Ｃ】図１Ｂの組み立てた状態の膜弁をそれぞれ閉弁位置および開弁位置で示す断面図である。
【図１Ｄ】図１Ｂの組み立てた状態の膜弁をそれぞれ閉弁位置および開弁位置で示す断面図である。
【図２Ａ】減圧ラッチ（Ｖラッチ）弁構造体の組み立てを示す図である。
【図２Ｂ】図２ＡのＶラッチ弁構造体を組み立てた状態を示す図である。
【図３Ａ】Ｖラッチ弁の構造並びに操作を示す図である。
【図３Ｂ】ＰＶラッチ弁の構造並びに操作を示す図である。
【図４Ａ】様々なパルス持続時間で減圧パルスおよび加圧パルスを印加しＶラッチ弁を開弁および閉弁させた場合の流量の変化を示す図である。
【図４Ｂ】１２０ミリ秒のパルス持続時間で加圧パルスおよび減圧パルスを印加し閉弁位置および開弁位置にラッチ保持した後のＶラッチ弁の流量変化を示す図である。
【図５Ａ】流体圧力に対するＰＶラッチ弁の開弁および閉弁による流量の変化を示す図である。
【図５Ｂ】様々なパルス持続時間で加圧パルス／減圧パルスを印加しＰＶラッチ弁を開弁および閉弁させた場合の流量の変化を示す図である。
【図５Ｃ】１７ｋＰａの流体圧力に対して５秒のパルス持続時間で加圧パルスおよび減圧パルスを印加しＰＶラッチ弁を閉弁位置および開弁位置に保持した後の流量の変化を示す図である。
【図６Ａ】１６個の独立Ｖラッチ弁に対応させた４ビットのバイナリデマルチプレクサーを示す図である。
【図６Ｂ】図６Ａのデマルチプレクサーによる１６個の可能な処理のうち４個を示す図である。
【図７】Ｖラッチ弁に対応させたバイナリ計数順に作動させた図６Ａの多重ラッチ弁デバイスのビデオフレームを示す図である。
【図８Ａ】グレイコード順にデマルチプレクサーを作動させた場合の図６Ａの多重ラッチ弁デバイスのビデオフレームを示す図である。
【図８Ｂ】図８Ａに示す作動パターンにしたがって１６個のラッチ弁すべてを作動させた場合に逆ラッチ弁３を流れる流量の変化を示す図である。
【図９Ａ】ＮＭＯＳ論理ゲートを示す図である。
【図９Ｂ】膜弁を示す図である。
【図１０Ａ】膜弁を用いた空圧論理ゲートの構成の例を示す図である。
【図１０Ｂ】膜弁を用いた空圧論理ゲートの構成の例を示す図である。
【図１０Ｃ】膜弁を用いた空圧論理ゲートの構成の例を示す図である。
【図１０Ｄ】膜弁を用いた空圧論理ゲートの構成の例を示す図である。
【図１０Ｅ】膜弁を用いた空圧論理ゲートの構成の例を示す図である。
【図１１Ａ】膜弁への制御圧力に対する出力圧力の変化を示す図である。
【図１１Ｂ】膜弁の弁移動数に対する最大出力圧力の変化を示す図である。
【図１２】バイナリ全加算器用の論理図と真理値表を示す図である。
【図１３】空圧全加算器を示す図である。
【図１４】空圧４ビットリップルキャリー加算器の構成例を示す図である。
【図１５】空圧８ビットリップルキャリー加算器を示す図である。
【図１６Ａ】図１４の空圧４ビットリップルキャリー加算器におけるいくつかの出力を示す図である。
【図１６Ｂ】図１５の空圧８ビットリップルキャリー加算器における複数のランダム入力に対する出力と最悪の状態を想定したキャリー伝搬を示す図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【国際調査報告】
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