(57)【要約】放射線耐性メモリ素子（１３０）は、放射線耐性を維持するための少なくとも２つの遅延素子（２４、１３２）を含む。一例では、メモリ素子（１３０）は、ＳＲＡＭセルである。両方の遅延素子（２４、１３２）が互いに直列に結合され、それにより、遅延素子の何れか一方が故障した場合にも、１つの遅延素子がＳＲＡＭセル内で依然として維持される。遅延素子の危険領域（２４、１３２）は、それぞれの遅延素子と回路ノードとの間に共通の視線ができないように、位置決めされる。
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【特許請求の範囲】
【請求項１】
フィードバック素子を有するメモリ素子を放射線耐性にするための回路であって、
前記フィードバック素子と関連するフィードバック経路に結合される第１の遅延手段と、
前記第１の遅延手段と直列に結合され、前記第１の遅延手段と前記メモリ素子の少なくとも１つのコンポーネントとに関連する共通軌道区域の外に配置される第２の遅延手段と
を備える回路。
【請求項２】
請求項１に記載の回路であって、前記第１の遅延手段が放射イベントによりディスエーブルにされた場合に、前記第２の遅延手段が、前記放射イベントにより前記メモリ素子で発生された誤った信号の遅延を持続する、回路。
【請求項３】
請求項１に記載の回路であって、放射イベントからの入射する１つの粒子が前記第１の遅延手段と前記メモリ素子の危険コンポーネントとに電荷を蓄積するとき、前記第１の遅延手段と前記危険コンポーネントとにおける誤った状態変化が前記第２の遅延手段により軽減されるので、前記メモリ素子がアプセットとならず、前記第２の遅延手段は、前記共通軌道区域の外に位置されるので破壊されない、回路。
【請求項４】
請求項１に記載の回路であって、前記第１の遅延手段及び前記第２の遅延手段がそれぞれ能動型遅延手段である、回路。
【請求項５】
請求項１に記載の回路であって、前記第１の遅延手段及び前記第２の遅延手段がそれぞれ、抵抗素子と並列に結合された電界効果トランジスタを含む、回路。
【請求項６】
請求項１に記載の回路であって、前記メモリ素子が、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セル、フリップフロップ、及びラッチからなる群から選択される、回路。
【請求項７】
請求項１に記載の回路であって、前記フィードバック素子が、一対の交差結合されたインバータである、回路。
【請求項８】
請求項１に記載の回路であって、前記フィードバック素子と前記第１の遅延手段及び前記第２の遅延手段とが共通の平面に存在する、回路。
【請求項９】
請求項１に記載の回路であって、前記フィードバック素子と前記第１の遅延手段及び前記第２の遅延手段とが異なる平面に存在する、回路。
【請求項１０】
フィードバック素子を有するメモリ素子を放射線耐性にする方法であって、
前記フィードバック素子のフィードバック経路内に第１の遅延手段を配置するステップであって、前記第１の遅延手段が、デバイス平面の第１の部分に存在する、ステップと、
前記フィードバック経路に第２の遅延手段を配置するステップであって、前記第２の遅延手段は、前記第１の遅延手段と直列に結合され、前記デバイス平面の第２の部分に存在する、ステップと、
前記デバイス平面の第３の部分に前記メモリ素子のコンポーネントを配置するステップであって、前記デバイス平面の前記第１、第２、及び第３の部分は、入射する１つの粒子からの電荷の蓄積が３つの部分すべてでは生じることができないものであり、それにより、前記デバイス平面を通って進む前記粒子が前記メモリ素子のアプセットを引き起こす確率を低減する、ステップと
を備える方法。
【請求項１１】
請求項１０に記載の方法であって、前記デバイス平面の前記第１の部分及び前記第２の部分は共通軌道区域を形成し、前記デバイス平面の前記第３の部分は前記共通軌道区域の外に位置する、方法。
【請求項１２】
請求項１０に記載の方法であって、前記デバイス平面の前記第１の部分及び前記第３の部分は共通軌道区域を形成し、前記デバイス平面の前記第２の部分は前記共通軌道区域の外に位置する、方法。
【請求項１３】
請求項１０に記載の方法であって、前記第１の遅延手段及び前記第２の遅延手段はそれぞれ、状態変化しやすい危険領域を有する、方法。
【請求項１４】
請求項１３に記載の方法であって、前記第１の遅延手段及び前記第２の遅延手段の前記危険領域はそれぞれ電界効果トランジスタと関連する、方法。
【請求項１５】
請求項１３に記載の方法であって、前記第１の遅延手段及び前記第２の遅延手段の前記危険領域はそれぞれダイオードと関連する、方法。
【請求項１６】
請求項１３に記載の方法であって、前記第１の遅延手段及び前記第２の遅延手段の前記危険領域はそれぞれコンデンサに関連する、方法。
【請求項１７】
フィードバック素子を有するメモリ素子を放射線耐性にするための回路であって、
前記メモリ素子の危険領域での状態変化によるアプセットを防止するための第１の遅延手段であって、前記フィードバック素子のフィードバック経路に結合される第１の遅延手段と、
前記アプセットを防止するための第２の遅延手段と
を備え、前記第１の遅延手段は、前記フィードバック経路に結合され、前記危険領域と前記第１の遅延手段及び前記第２の遅延手段とに関連する共通の視線の外に配置され、それにより、前記第１の遅延手段がディスエーブルにされた場合に前記第２の遅延手段が、前記メモリ素子の前記アプセットを引き続き防止する、
回路。
【請求項１８】
請求項１７に記載のメモリ素子であって、粒子は、前記危険領域と前記第１の遅延手段及び前記第２の遅延手段とにより共有される共通デバイス平面を進む、メモリ素子。
【請求項１９】
請求項１７に記載のメモリ素子であって、前記第１の危険領域は、前記メモリ素子の書込み又は読出しポートの内部に位置する、メモリ素子。
【請求項２０】
請求項１７に記載のメモリ素子であって、前記第１の危険領域は、粒子により衝突された後にアプセットを引き起こす可能性がある任意のコンポーネントの内部に位置する、メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
米国政府は、防衛脅威削減局（Ｄｅｆｅｎｓｅ  Ｔｈｒｅａｔ  Ｒｅｄｕｃｔｉｏｎ  Ａｇｅｎｃｙ）により与えられた契約Ｎｏ．ＤＴＲＡ０１−０３−Ｄ−００１８及び交付Ｎｏ．ＤＴＲＡ０１−０３−Ｄ−００１８−０００１に従い、本発明における一定の権利を取得している。
【０００２】
本発明は、一般に、集積回路記憶素子の分野に関連し、より詳細には、放射線耐性記憶素子の分野に関連する。
【背景技術】
【０００３】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）が、しばしば、速度が重要な要件であるＣＰＵのキャッシュ及びデジタル処理回路で使用される。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）とは対照的に、ＳＲＡＭは、定期的にリフレッシュされる必要がない。
【０００４】
ＳＲＡＭは、個別のＳＲＡＭセルのアレイを含む。それぞれのＳＲＡＭセルは、「読出し」や「書込み」を行うことができるように、アドレス指定されてアクセスされる。それぞれのＳＲＡＭセルは、「ハイ」又は「ロー」の電圧レベルを記憶するためにそれぞれ使用される一対の交差結合（cross-coupled）インバータを含む。交差結合インバータは、トランジスタなどのパス・ゲートでビット線に結合され、これは、交差結合インバータが読出し又は書込みを行われるようにする。残念ながら、宇宙及び航空宇宙などのような放射環境では、これらの交差結合インバータ及び他のトランジスタにより保持されるデータ状態は、放射イベントによる反転が起こりやすい。
【０００５】
ＳＲＡＭセルは、シリコンなどの半導体材料から形成されるので、粒子衝突などの放射イベントが電荷を誘導することがある。この電荷又はグリッチは、十分に大きい場合、交差結合インバータ内部のノードに状態変化を生じさせることがある。この状態変化が、ＳＲＡＭセルのビット反転又は状態の変化をもたらす場合、シングル・イベント・アップセット（ＳＥＵ）又はソフト・エラーと呼ばれる。
【０００６】
放射イベントがＳＲＡＭ内でＳＥＵを引き起こすのを防止するために回路及びシステム設計者が使用する１つの方法は、ＳＲＡＭセルの２つの交差結合インバータの間のフィードバック・ループに遅延素子を導入することである。例えば、６トランジスタ構成での１つのＳＲＡＭセル１０が、図１に例示されている。ＳＲＡＭセル１０は、インバータ１４と交差結合されたインバータ１２を含む。インバータ１２は、電界効果トランジスタ（ＦＥＴ）１８と結合されたＦＥＴ１６を含む。インバータ１４は、ＦＥＴ２２と結合されたＦＥＴ２０を含む。ＦＥＴ１６及び１８の結合されたドレインが、遅延手段（ディレイ）２４に結合される。ディレイ２４は、ＦＥＴ２０及び２２のゲートに結合され、遅延入力２５で通信される遅延及びバイパス信号によりイネーブル及びディスエーブルにされる。
【０００７】
ＳＲＡＭセル１０に対しては、動作時、データ（ビット）線２６及び２８と、ＦＥＴ３０及び３２（パス・ゲート）と、イネーブル（書込み）入力３４とにより、書込み及び読出しが行われる。ＳＲＡＭセル１０に対して読出しが行われるとき、イネーブル信号がイネーブル入力３４に通信され、これが使用されて、ＦＥＴ３０及び３２のドレイン端子とソース端子との間に導電路を開く。次いで、ノード３６及び３８で交差結合インバータにより記憶されている電圧が、それぞれデータ線２６及び２８に通信される。データ線２６及び２８での電圧は、データ信号であり、ここで、信号線２８でのデータ信号は、信号線２６でのデータ信号の反転したものである。読出しを通じて、能動ディレイ２４はイネーブルにされる。
【０００８】
ＳＲＡＭセル１０に対して書込みが行われるとき、イネーブル信号がイネーブル入力３４に通信されて、能動ディレイ２４がディスエーブルにされる。ビット線２６及び２８に結合された出力ドライバが使用されて、ノード３６及び３８で電圧をドライブ（駆動）する。例えば、ノード３６での電圧が「ロー」であり、「ハイ」値が書き込まれる場合、出力ドライバにより「ロー」電圧がノード３８に通信される。ノード３８での「ロー」電圧が使用されてＦＥＴ１６及び１８のゲートが駆動され、ノード３６での電圧を「ハイ」に設定する。ＳＲＡＭセル１０に対して書込みが行われた後、ディスエーブル信号がディスエーブル入力３４に通信され得、ＳＲＡＭセル１０は、書込み操作が再び行われるまで、ノード３６及び３８で電圧を記憶する。書込みを通じて、能動ディレイ２４はディスエーブルにされる。
【０００９】
ディレイ２４がないと、ＳＲＡＭセル１０は、粒子衝突を含む放射イベントの影響をより受けやすくなる。例えば、ＳＲＡＭセル１０内のノードの１つで状態変化が生じる場合、それがＳＲＡＭセル１０を通って伝播することがある。しかし、ディレイ２４は、ＳＥＵにより蓄積された電荷が放散されるまで、状態変化を遅延することにより、ＳＥＵがフィードバック素子を巡って伝播するのを防止する。
【００１０】
ＳＥＵ防止の一例を以下に説明する。例えば、ノード３８での電圧が「ロー」である場合、ＳＥＵにより誘導された状態変化が、ノード３８での電圧を「ハイ」にすることがある。この「ハイ」電圧は、ノード３６を「ロー」へと駆動する。しかし、ディレイ２４は、ＦＥＴ２０及び２２のゲートを引き続き「ハイ」に保ち、それによりノード３８が「ロー」に戻る。ディレイ２４は、交差結合インバータの切換え又は応答時間を効果的に遅延する。応答時間が、放射により誘導された電荷が放散するのにかかる時間（即ち、回復時間）よりも大きい場合、ＳＲＡＭセル１０は効果的に放射線耐性にされる。遅延信号が入力２５へ通信されると、ディレイがイネーブルにされ、交差結合インバータ１２及び１４の応答時間が増加される。或いは、バイパス信号が入力２５へ通信されると、応答時間が減少される。バイパス信号は、一般に、ＳＲＡＭセル１０に対して書込みが行われるときにＳＲＡＭセル１０の遅延を低減するために使用される。遅延及びバイパス信号は、ＳＲＡＭセルの書込み速度と放射線耐性との両方を最適化するために使用される。
【００１１】
能動ディレイ２４は、一般に、交差結合インバータ１２及び１４の遅延時間を増加又は減少させるために使用されるエレメントを含む。例えば、図１Ｂに示されるように、能動ディレイ２４は、抵抗器４８などの抵抗と結合されたＦＥＴ４６を含み得る。ＦＥＴ４６と抵抗器４８とは、遅延及びバイパス信号を受信するように結合される。バイパス信号が通信されるとき、ノード３６での電圧は、ＦＥＴ４６（バイパス経路）を通って、ＦＥＴ２０及び２２のゲートへ伝播される。しかし、遅延信号が通信される場合、ＦＥＴ４６が閉じ、ノード３６での電圧は、抵抗器４８（遅延経路）により有限の時間にわたって遅延される。ＳＲＡＭセル１０の応答時間は、能動ディレイ２４の遅延経路やバイパス経路に追加のエレメントを付加することにより、調整され得る。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
現行のＳＲＡＭセルにおける現行の能動遅延方式の有効性にもかかわらず、ＳＲＡＭセルは、ＳＲＡＭセル内の複数のノードに影響を及ぼす放射イベントの影響を受けやすいことがある。例えば、陽子衝突は、ＳＲＡＭセルの複数ノード状態変化を誘導することがある。陽子衝突は、シリコン核との相互作用を生じることがあり、これは、重イオン反跳（heavy ion recoil）として知られる効果をもたらす。この重イオン反跳は、ＳＲＡＭセル内の複数のノードを通って進むことができる。従って、複数ノード状態変化イベントによるシングル・イベント及びソフト・エラー現象を防止するように最適化されたＳＲＡＭセルや他のメモリ素子を設計することが望ましい。
【課題を解決するための手段】
【００１３】
放射線耐性メモリ素子が提示される。一実施形態では、メモリ素子は、デュアル（２つの）能動ディレイを有するスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）である。両方の能動ディレイが、互いに直列に結合される。放射イベントによる状態変化を受けやすい危険領域を有する回路ノードが、デュアル能動ディレイに結合される。能動ディレイの何れか一方がディスエーブルにされた場合、残りのイネーブルにされている能動ディレイが、ＳＲＡＭセルの放射線耐性を維持する。
【００１４】
回路ノードと第１及び第２の能動ディレイとに関連した危険領域は、粒子軌道が３つの危険領域すべてを通る視線を有さないように、位置決めされることがある。３つの危険領域のうちの２つを、共通軌道区域を形成するように位置決めすることができる。残りの危険領域は、共通軌道区域の外に位置決めされる。
【００１５】
デュアル能動ディレイは、複数ノード状態変化イベントに関連するソフト・エラー又はシングル・イベント・アップセット（ＳＥＵ）を防止することができる。そのような複数ノード・イベントは、陽子により誘導される重イオン反跳や、放射環境に関連する他の状態変化イベントを含む。
【００１６】
これら及び他の態様及び利点は、適切に添付の図面を参照しながら以下の詳細な説明を読めば、当業者には明らかになろう。更に、この発明の開示は、単なる一例にすぎず、特許請求の範囲の範囲を限定することは意図していないことを、理解されたい。
【００１７】
幾つかの例が、添付の図面の図と関連して以下に説明され、様々な図において同様の参照番号は同様の要素を表す。
【発明を実施するための最良の形態】
【００１８】
放射線耐性（ｒａｄ−ｈａｒｄ）スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルが提示される。ＳＲＡＭセルは、様々な放射環境にさらされ得るシリコン基板に形成される。ＳＲＡＭセルを放射線耐性にするために、２つの能動遅延素子がＳＲＡＭセル内に配置され、それにより、複数ノード状態変化を含む放射イベントが軽減される。そのような複数ノード状態変化は、ＳＲＡＭセルの構成要素が存在する共通デバイス平面と平行に粒子（例えば重イオン）が進むことにより、生じることがある。
【００１９】
一般に、放射環境は、様々な中性及び荷電の粒子を含む。２つのそのようなタイプの荷電粒子は、陽子と重イオンである。重イオンは、陽子よりも大きな質量を有し、従って、異なる様式でシリコン基板内のシリコン原子と相互作用する。重イオンは、シリコン中にエネルギーを直接蓄積し、電荷しきい値よりも大きい電荷を蓄積する場合、回路ノードの状態の変化を引き起こす。他方、陽子は、シリコン核と相互作用し、光フラグメントなどのような２次粒子のシャワーを生成する。更に、陽子は、反跳する重イオンも生成する。これらの反跳する重イオンは電荷を蓄積することが可能であり、これが回路ノードを誤動作することもあることが、近年示されている（Ｈ．Ｙ．Ｌｉｕその他「Ｐｒｏｔｏｎ  Ｉｎｄｕｃｅ  Ｓｉｎｇｌｅ  Ｅｖｅｎｔ  Ｕｐｓｅｔ  ｉｎ  ４Ｍ  ＳＯＩ  ＳＲＡＭ」ＩＥＥＥ  Ｉｎｔ．ＳＯＩ  Ｃｏｎｆｅｒｅｎｃｅ  Ｐｒｏｃｅｅｄｉｎｇｓ、ｐｐ．２６−２７、２００３を参照されたい。この文献を、本説明に完全に記載されているものとして、参照として本明細書に完全に組み込む）。
【００２０】
回路ノードは、記憶状態を維持するための電荷しきい値を超える電荷を、重イオンなどの粒子が蓄積するときに、状態を変化することがある。蓄積された電荷が電荷しきい値を超えると、ノードは状態を変化して、ＳＲＡＭセルのアプセット（upset、反転）をもたらす。コンデンサや電界効果トランジスタ（ＦＥＴ）などのような多くのタイプの回路素子が、そのような状態変化を受けやすい危険領域を含み得る。例えば、重イオンは、コンデンサに誤った電荷を記憶させることがある。また、重イオンは、意図から外れてＦＥＴを導通させることがある。
【００２１】
図２Ａに、１つのそのようなＦＥＴの上面図及び電荷図が例示される。ＦＥＴ１００は、ソース１０２と、ゲート１０４と、ドレイン１０６とを含む。ゲート１０４の下の領域が、危険領域であり得る。動作中、ゲート１０４は、伝導しないようにバイアスされ得る。最小量の電荷１０８が、ゲート１０４の下に存在し得る。存在する電荷の量はしきい値１１０未満であり、従って、ソース１０２とドレイン１０６との間の導電路は閉じられる。
【００２２】
図２Ｂでは、重イオン１１２が、ゲート１０４の下に電荷を蓄積する。しきい値１１０を超える電荷１１４が、ソース１０２とドレイン１０６との間に導電路を形成する。ＦＥＴの状態を変化させるのに必要とされる蓄積電荷の量は、デバイス・パラメータに依存する。１つのパラメータは、例えばＦＥＴのサイズ（即ち、幅及び長さ）である。ＦＥＴが小さければ、その状態を変化させるのに必要とされる電荷が少ない。
【００２３】
上述のように、状態変化が誤って生じたときにＳＲＡＭセルが回復することができるように、信号を遅延させることによりＳＥＵの確率を低減するように、単一の能動ディレイが効果的である。更に、現在まで、能動ディレイと回路ノードとの両方が粒子衝突により同時に（且つ近接して）影響を及ぼされる確率は低かったので、一般には、１つのみの能動ディレイが必要とされてきた。
【００２４】
粒子が２つの近位のノードに同時に衝突する確率は歴史的に低いが、デバイスのスケールが、そのようなイベントが発生する確率を高める。これは、能動ディレイと、別の近位の回路ノードとが状態変化を受けるときに、特に有害である。更に、重イオン反跳（陽子衝突により誘導される）は、複数ノード状態変化を生み出す支配的なメカニズムになりうる。重イオン反跳及びそれらの影響は、以前には考察されなかったと考えられうる。なぜなら、そのようなイオンに関連する平均行路が約１０μｍ程度であるからである。この距離は、より大きなデバイス（デバイス間で、危険領域の離隔距離が大きい）においては、複数ノード状態変化を生じさせるには小さすぎると考えられていた。
【００２５】
１つのそのような複数ノード状態変化は、図２Ｃに例示される危険領域１０４及び１１６で生じ得る。ＦＥＴ１００（危険領域１０４を含む）と危険領域１１６とを上から見ると近接している。危険領域１１６は、例えば、能動ディレイを含むＦＥＴのゲートの下の領域であり得る。複数ノード状態変化は、重イオン反跳１１８が入射光子１２０により発生されるときに、始まり得る。重イオン１１８は、９μｍの行路距離と、ＦＥＴ１００と能動ディレイとの両方の危険領域を通って進む軌道とを有する。その結果、能動ディレイは、ディスエーブルにされることがある。能動ディレイがディスエーブルにされた場合、ＦＥＴ１００の状態変化が、ＳＲＡＭセルのアプセットを引き起こし得る。
【００２６】
図３は、複数イベントがＳＲＡＭでのソフト・エラーを引き起こすのを防止するＳＲＡＭセル１３０を示す。ＳＲＡＭセル１３０は、ＳＲＡＭセル１０の素子を含み、更に、ＳＲＡＭセル１３０は、能動ディレイ２４と直列に結合された第２の能動ディレイ１３２も含む。第２の能動ディレイを追加することによりバックアップ遅延を提供し、これは、動作時、能動ディレイ１２４が放射イベントによりディスエーブルにされた場合にイネーブルを維持する。更に、能動ディレイ１３２がディスエーブルにされた場合、能動ディレイ２４は、ＳＲＡＭセル１３０に関する遅延を保つ。能動ディレイ２４及び１３２は、遅延及びバイパス信号が両方のディレイに連絡されうるように、遅延入力２５に結合される。その結果、ＳＲＡＭセル１３０に対して書込みが行われる場合、書込み速度を最適にするために両方のディレイをバイパスすることができる。
【００２７】
ＳＲＡＭセル１３０での複数ノードイベント（即ち、３つ以上のアプセット・ノード）の可能性は、能動ディレイの配置を考慮することにより、なくすことができる。１つのそのような方法が、図４の流れ図に例示されている。ブロック１４２に示される第１のステップで、第１の能動ディレイの第１の危険領域が、シリコン基板の第１の部分内に配置（位置決め）される。ブロック１４４で、第２の能動ディレイの第２の危険領域が、シリコン基板の第２の部分内に位置決めされる。ＳＲＡＭセルは、第１の能動ディレイを第２の能動ディレイに近接して（即ち、重イオン反跳の軌道経路内に）配置することにより、面積を最小化するための最適化がなされ得る。ブロック１４６に示されるように、ＦＥＴの第３の危険領域も、シリコン基板内に位置決めされる。ＦＥＴも、第１及び第２の能動ディレイに近接して配置され、それによりＳＲＡＭセルの面積が最小化される。ＦＥＴは粒子の視線内に配置されるべきではない。粒子の視線内への配置は、複数ノード状態変化を引き起こし得る。この視線は、共通軌道区域内にある。共通軌道区域の決定は以下で説明する。
【００２８】
図５Ａでは、２つの危険領域１５０及び１５２が近接した位置にある。共通軌道区域は、粒子に関連する平均経路長「Ｌ」を考慮することにより決定される。平均の粒子経路長を使用して、取り得る（考えられ得る）粒子軌道が、両方の危険領域１５０及び１５２の周囲境界から決定でき、ここでは、粒子は、危険領域１５０及び１５２の両方でのみ状態変化を引き起こすことができる。取り得る粒子軌道は、実質的に直線とみなされてよい共通の視線であり得るか、又はシリコン核による更なる散乱により広がり得る。
【００２９】
取り得る粒子軌道が決定されると、サブ領域１５４及び１５６が計算され得る。軌道区域１５４及び１５６は、粒子が最初に危険領域１５２で状態変化を引き起こし、次いで危険領域１５０で状態変化を引き起こす場所を画定する。図５Ｂに示されるものなどのような、複数の軌道区域が計算されうる。これらの軌道区域はすべて、軌道が両方の危険領域１５０及び１５２で状態変化を引き起こし得る場所を画定する。図５Ｃは、共通軌道区域１５８を示し、この区域１５８は複数の軌道区域を備える。
【００３０】
共通軌道区域１５８が決定されると、ＦＥＴ、能動ディレイ、又は他の回路ノードに関連し得る第３の危険領域１６０が、シリコン基板内に位置決めされる。第３の危険領域が共通軌道区域１５８の外に配置される場合、３つの危険領域１５０、１５２、及び１６０のすべてが重イオン反跳などの粒子により影響を及ぼされる可能性はなくなる。
【００３１】
共通軌道区域を計算するために、様々な計算を使用することができる。例えば、モンテカルロ・シミュレーションは、粒子の軌道経路をより正確に決定することができる。積分技法及び他のタイプの統計的モデリングを用いて、共通軌道区域の計算を最適化することができる。軌道区域は粒子の平均経路長に依存するので、より大きい又はより小さい粒子経路長に関連する確率や、断面積や、しきい値に基づいて、より大きい又はより小さい共通軌道区域が計算され得る。例えば、共通軌道区域は、平均粒子経路長の２倍の粒子経路長を使用して計算することができ、それにより、より低い確率の経路長が考慮される。
【００３２】
危険領域を有する回路ノードの配置を決定するために、ＳＲＡＭセル内のすべて又は選択された数のデバイスが、２以上の能動ディレイの間の共通軌道区域の計算を使用し得る。２つの能動ディレイの間での共通軌道区域の一例が、図６に例示されている。図３のＳＲＡＭセル１３０のＦＥＴ１６、１８、２０、２２、３０及び３２の危険領域は、第１の能動ディレイ２４及び第２の能動ディレイ１３２に関連する共通軌道区域１６２の外に配置される。すべての危険領域を共通軌道区域１６２の外に配置することにより、両方の能動ディレイと任意の１つのＦＥＴとをディスエーブルにする複数状態変化に関する確率がはるかに低減される。なぜなら、共通視線の軌道は、両方の能動ディレイと任意の回路素子とを通ることができないからである。
【００３３】
概して、上の例は、２つの能動ディレイを含む放射線耐性ＳＲＡＭセルを説明している。能動ディレイは直列に結合され、それにより、何れかの能動ディレイが誤ってディスエーブルにされた場合でも、ＳＲＡＭセルは放射イベントから保護され状態に維持される。様々な粒子の衝突から生じるものなどのような、複数ノード状態変化は、上記のデュアル能動ディレイの方法及び構造を実施することにより、低減することができる。上記の例は能動ディレイに限定されない。受動ディレイなどのような他のタイプの遅延素子が直列に結合されてもよい。更に、遅延素子は、排他的にＳＲＡＭセルに存在することに限定されない。例えばフリップフロップやラッチなど他のタイプのメモリ素子が、同様の様式でデュアルディレイを含むことも可能である。また、遅延素子は、交差結合されたインバータ、３状態インバータ、ＮＡＮＤゲート、又は様々な他のフィードバック素子に関連するものなどのような、様々なフィードバック経路内に存在することもできる。例示された実施例は、単なる例にすぎず、本発明の範囲を限定するものとみなされるべきではないことを、理解すべきである。幾つかの場合、ディレイは、直列ではなく並列に配置されることもでき、また、フィードバック経路の何れかの側に配置されることもできることに留意されたい。特許請求の範囲は、その旨の記述がない限り、記載された順序や素子に限定されるものとして読まれるべきではない。従って、特許請求の範囲及びその等価物の範囲及び精神に入るすべての例が、本発明として特許請求されている。
【図面の簡単な説明】
【００３４】
【図１】図１Ａは、スタティック・ランダム・アクセス・メモリ・セル（ＳＲＡＭ）セルの概略図である。図１Ｂは、能動ディレイの概略図である。
【図２】図２Ａは、電界効果トランジスタ（ＦＥＴ）に関係したブロック図及び電荷図を示す。図２Ｂは、図２ＡのＦＥＴに関係した別のブロック図及び電荷図を示す。図２Ｃは、２つの臨界ＦＥＴ領域を通って進む、陽子により誘導される重イオン反跳のブロック図である。
【図３】図３は、直列の２つの能動ディレイを有するＳＲＡＭセルの概略図である。
【図４】図４は、危険領域を位置決めする方法を例示する流れ図である。
【図５】図５Ａは、２つの危険領域から計算される２つの軌道区域のブロック図である。図５Ｂは、複数の重なり合う軌道区域を例示するブロック図である。図５Ｃは、共通軌道区域の外での危険領域の配置を例示するブロック図である。
【図６】図６は、共通軌道区域の外での複数の危険領域の配置を例示するブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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