(57)【要約】  本発明は、トレンチ分離領域を有する半導体構造を含む。このトレンチ分離領域のトレンチは、狭い底部分と、この底部分上の広い上方部分とを含んでいる。電気絶縁性材料が、上記広い上方部分を充填する一方、上記狭い底部分内に空所を残している。上記底部分は、実質的に垂直な側壁を有し、この側壁から実質的に垂直に延びる段部で上記上方部分と連結している。上記トレンチ分離領域は、メモリアレイ内に含まれてもよく、及び／又は、電子システム内に含まれてもよい。本発明は、半導体構造を形成する方法をも含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体構造であって、
半導体基板と、
前記基板内に延びるトレンチであって、狭い底部分と、該底部分上であって該底部分とは段部で連結している広い上方部分とを備えるトレンチと、
前記トレンチを実質的に充填している、実質的に固体の電気絶縁性材料と、
を備える構造。
【請求項２】
前記上方部分は前記底部分の少なくとも約２倍広い請求項１記載の構造。
【請求項３】
前記底部分は実質的に垂直な側壁を有し、前記段部は前記側壁に対し実質的に垂直に延びている請求項１記載の構造。
【請求項４】
前記実質的に固体の絶縁性材料の中に空所を更に備え、該空所は少なくともほぼ完全に前記トレンチの前記底部分内にある請求項１記載の構造。
【請求項５】
前記空所は気体状の領域である請求項４記載の構造。
【請求項６】
前記空所は完全に前記トレンチの前記底部分内にある請求項４記載の構造。
【請求項７】
前記電気絶縁性材料は二酸化シリコンからなる請求項１記載の構造。
【請求項８】
前記上方部分は前記基板内に少なくとも約１ミクロンの深さまで延びている請求項１記載の構造。
【請求項９】
前記上方部分は前記基板内に約１ミクロン未満の深さまで延びている請求項１記載の構造。
【請求項１０】
半導体構造であって、狭い底部分と、該底部分上の広い上方部分とを有する複数のトレンチ領域を備え、該トレンチ領域は前記底部分内に少なくともほぼ完全に保持された空所を有する構造。
【請求項１１】
前記トレンチ領域は互いに実質的に同一形状である請求項１０記載の構造。
【請求項１２】
前記トレンチ領域の１つ以上は、前記トレンチ領域の少なくとも１つの他の領域とは形状が異なる請求項１０記載の構造。
【請求項１３】
前記空所は気体状の領域である請求項１０記載の構造。
【請求項１４】
前記トレンチ領域はトレンチ分離領域である請求項１０記載の構造。
【請求項１５】
前記分離領域に隣接するトランジスタデバイスを更に備える請求項１４記載の構造。
【請求項１６】
前記トランジスタデバイスの少なくとも幾つかは、前記空所と高さ方向にオーバラップするソース／ドレイン領域を有する請求項１５記載の構造。
【請求項１７】
前記分離領域は前記上方部分及び底部分内に電気絶縁性材料を備えている請求項１６記載の構造。
【請求項１８】
前記電気絶縁性材料は、前記上方部分及び底部分を通じて成分が実質的に同質である請求項１７記載の構造。
【請求項１９】
前記空所は前記底部分内に完全に保持されている請求項１０記載の構造。
【請求項２０】
個々の底部分は実質的に垂直な側壁を有し、個々の上方部分は、前記側壁に対し実質的に垂直に延びる段部を介して前記個々の底部分と連結している請求項１０記載の構造。
【請求項２１】
前記上方部分は前記底部分の少なくとも約２倍広い請求項２０記載の構造。
【請求項２２】
個々の底部分は、湾曲した側壁を有している請求項１０記載の構造。
【請求項２３】
メモリアレイであって、
ゲート及び該ゲートに隣接するソース／ドレイン領域を備える、半導体基板上の複数のトランジスタと、
前記ソース／ドレイン領域の幾つかと電気的に接続された複数の電荷蓄積デバイスと、
前記基板内に延びて、前記トランジスタの少なくとも幾つかのための電気的分離を提供する複数の分離領域とを備え、
少なくとも幾つかの分離領域は、広い上方部分に段部で連結する狭い下方部分を備え、該狭い部分及び広い部分内に実質的に固体の絶縁性材料を備え、かつ、前記狭い部分内にほぼ完全に含まれた空所を備える、メモリアレイ。
【請求項２４】
前記メモリアレイの前記トランジスタゲートの少なくとも大部分は、プログラマブルメモリデバイスのフローティングゲートである請求項２３記載のメモリアレイ。
【請求項２５】
前記メモリアレイの前記トランジスタゲートの少なくとも大部分は、プログラマブルメモリデバイスのフローティングゲートではない請求項２３記載のメモリアレイ。
【請求項２６】
前記広い上方部分の少なくとも幾つかは、それに連結された前記狭い底部分の少なくとも約２倍広い請求項２３記載のメモリアレイ。
【請求項２７】
前記狭い底部分の少なくとも幾つかは実質的に垂直な側壁を有し、前記段部の少なくとも幾つかは前記側壁に対し実質的に垂直である請求項２３記載のメモリアレイ。
【請求項２８】
前記実質的に固体の電気絶縁性材料は二酸化シリコンからなる請求項２３記載のメモリアレイ。
【請求項２９】
前記広い上方部分の少なくとも幾つかは、前記基板内に少なくとも約１ミクロンの深さまで延びている請求項２３記載のメモリアレイ。
【請求項３０】
前記ソース／ドレイン領域の少なくとも幾つかは、個々の空所に隣接し、該個々の空所と高さ方向にオーバラップしている請求項２３記載のメモリアレイ。
【請求項３１】
前記電荷蓄積デバイスはコンデンサである請求項２３記載のメモリアレイ。
【請求項３２】
前記空所は気体状の領域である請求項２３記載のメモリアレイ。
【請求項３３】
電子システムであって、
プロセッサと、
該プロセッサとデータ通信するメモリデバイスとを備え、
前記メモリデバイス及び前記プロセッサのうちの少なくとも１つは１つ以上の電気的分離領域を含んでおり、該電気的分離領域は、広い上方部分に段部で連結する狭い下方部分を備え、該狭い部分及び広い部分内に非気体状の材料を備え、かつ、前記狭い部分内にほぼ完全に含まれた空所を備える、電子システム。
【請求項３４】
前記空所は気体状の領域である請求項３３の電子システム。
【請求項３５】
前記電気的分離領域の少なくとも幾つかに隣接するトランジスタを更に備える請求項３３記載の電子システム。
【請求項３６】
前記電気的分離領域の少なくとも幾つかに隣接するプログラマブルメモリデバイスを更に備える請求項３３記載の電子システム。
【請求項３７】
前記広い上方部分の少なくとも幾つかは、それに連結された前記狭い底部分の少なくとも約２倍広い請求項３３記載の電子システム。
【請求項３８】
前記狭い底部分の少なくとも幾つかは実質的に垂直な側壁を有し、前記段部の少なくとも幾つかは前記側壁に対し実質的に垂直に延びている請求項３３記載の電子システム。
【請求項３９】
前記非気体状の材料は実質的に固体の電気絶縁性材料である請求項３３記載の電子システム。
【請求項４０】
前記実質的に固体の電気絶縁性材料は二酸化シリコンからなる請求項３９記載の電子システム。
【請求項４１】
半導体構造を形成する方法であって、
半導体基板を設けることと、
前記基板中に延びる、第１の幅を有する第１の開口を形成することと、
前記第１の開口から前記基板中に下方へ延びる、前記第１の幅よりも狭い第２の幅を有する第２の開口を形成することと、
前記第１及び第２の開口内に、前記第１の開口を実質的に充填すると共に前記第２の開口内に空所を残す電気絶縁性材料を形成することと、
を備える方法。
【請求項４２】
前記第１の幅は前記第２の幅の少なくとも約２倍広い請求項４１記載の方法。
【請求項４３】
前記第１の開口内に、前記第２の開口の位置を規定するためのマスク材料を形成することを更に備え、前記第２の開口は前記マスク材料が前記第１の開口内にある間に形成される請求項４１記載の方法。
【請求項４４】
前記電気絶縁性材料は二酸化シリコンからなる請求項４１記載の方法。
【請求項４５】
前記第１の開口は前記基板内に少なくとも約１ミクロンの深さまで形成される請求項４１記載の方法。
【請求項４６】
半導体構造を形成する方法であって、
半導体基板を設けることと、
前記基板内に延びる一対の開口であって、該開口の個々が、第１の幅の上方部分と該第１の幅よりも狭い第２の幅の下方部分とを有し、前記第１及び第２の幅の部分が段部で連結しており、前記開口は前記半導体基板の領域によって互いに離間されている、前記一対の開口を形成することと、
前記開口内に、前記開口の前記上方部分を実質的に充填すると共に前記開口の前記下方部分内に空所を残す電気絶縁性材料を形成することと、
前記半導体基板の前記領域上にゲートを有するトランジスタを形成することと、
を備える方法。
【請求項４７】
前記トランジスタゲートはフローティングゲートであり、該フローティングゲート上にコントロールゲートを形成することを更に備える請求項４６記載の方法。
【請求項４８】
前記開口の前記上方部分は前記下方部分の少なくとも約２倍広い請求項４６記載の方法。
【請求項４９】
前記下方部分は実質的に垂直な側壁を有し、前記段部は前記側壁に対し実質的に垂直に延びている請求項４６記載の方法。
【請求項５０】
前記電気絶縁性材料は二酸化シリコンからなる請求項４６記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造、メモリアレイ、電子システム、及び半導体構造の形成方法に関する。
【背景技術】
【０００２】
トレンチ分離領域（例えばシャロートレンチ分離領域のような）が、集積回路において電気要素を互いに電気的に分離するために、一般に利用されている。分離領域は半導体基板内に延びており、基板内にエッチングされたトレンチ内に形成された絶縁性材料を備えている。
【０００３】
トレンチ分離領域の形成時に発生し得る問題は、トレンチ内に絶縁性材料を堆積している間にトレンチ内に空所（ボイド；void）がトラップされる可能性があるということである。このような空所は、絶縁性材料とは異なる誘電体特性を有し、従って、分離領域の絶縁特性が変化してしまう。この問題に対し、トレンチ分離領域内への空所の形成をなくすための多数の技術が開発されてきている。
【０００４】
集積化のレベルが増すにつれ、空所の形成を排除するのが益々困難になってきている。特に、集積化のレベルが増すにつれ、トレンチ分離領域は、より狭く、かつ、より深くなりつつあり、このことが、トレンチ分離領域を絶縁性材料で均一に充填するのを一層困難にしている。
【０００５】
上述した困難性に鑑みれば、空所に関連する問題を軽減する、トレンチ分離領域の新たな製造方法を開発することが望まれる。ここに述べる発明は、その少なくとも一部が、トレンチ分離領域内への空所の形成に関連する問題を軽減しようとしてなされたものではあるが、当業者であれば、この開示及び特許請求の範囲を読むことで、本発明の態様はトレンチ分離領域を超えた適用を有し得るものであることを理解するであろう。
【発明の開示】
【０００６】
一態様においては、本発明は半導体構造を含んでいる。この半導体構造は、半導体基板と、この基板内へ延びるトレンチとを備えている。このトレンチは、狭い底部分と、この底部分上であってこの底部分とは段部で連結している広い上方部分とを有している。実質的に固体の電気絶縁性材料が、上記トレンチを実質的に充填している。上記実質的に固体の絶縁性材料内には、空所が存在し得て、この空所は少なくともほぼ完全にトレンチの上記底部分内にある。
【０００７】
一態様においては、本発明はメモリアレイを含んでいる。このメモリアレイは、半導体基板上に複数のトランジスタを備えており、これらトランジスタが、ゲートと、このゲートに隣接するソース／ドレイン領域とを備えている。このアレイは、上記ソース／ドレイン領域の幾つかと電気的に接続された複数の電荷蓄積デバイスを更に備えている。加えて、このアレイは、基板内に延びて上記トランジスタの少なくとも幾つかのための電気的分離を提供する複数の分離領域を備えている。個々の分離の少なくとも幾つかは、広い上方部分に段部で連結する狭い下方部分を有し、また、これら狭い部分と広い部分の中に実質的に固体の絶縁性材料を有している。加えて、上記分離領域は、前記狭い部分内にほぼ完全に含まれた空所を備えることができる。
【０００８】
一態様においては、本発明は電子システムを含んでいる。このシステムは、プロセッサと、このプロセッサとデータ通信するメモリデバイスとを備えている。メモリデバイス及びプロセッサのうちの少なくとも１つは、１つ以上の電気的分離領域を含んでおり、この分離領域は、広い上方部分に段部で連結する狭い下方部分を備え、この狭い部分及び広い部分内に非気体状の材料を備え、かつ、上記狭い部分内にほぼ完全に含まれる空所を備えている。
【０００９】
一態様においては、本発明は半導体構造を形成する方法を含んでいる。半導体基板が設けられ、この基板内に延びるように第１の開口が形成される。この第１の開口は第１の幅を有している。第１の開口から基板内に下方へ延びるように第２の開口が形成される。この第２の開口は、第１の幅よりも狭い第２の幅を有している。電気絶縁性材料が、第１及び第２の開口内に形成される。この電気絶縁性材料は、第１の開口を実質的に充填し、第２の開口内に空所を残す。
以下、本発明の好ましい実施形態が、添付図面を参照しつつ述べられる。
【発明を実施するための最良の形態】
【００１０】
本発明は、トレンチの特別な領域内に空所（ボイド）をトラップするよう構成されたトレンチ構造を含んでいる。従って、この空所は、基板全体に渡って複数のトレンチ構造内に均一かつ制御可能に含まれることが可能である。従って、本発明は、空所に関連する従来技術の問題が、空所を排除することによってではなく、むしろ空所の位置を制御可能な構造を開発することによって軽減されるような態様を含んでいる。
【００１１】
本発明の例示的態様を、図１〜図２２を参照して述べる。
図１及び図２を参照すると、半導体片１０が、本発明の例示的態様に従って構成されたトレンチを示している。この半導体片１０は、半導体基板１２を備えている。或る態様においては、そのような基板は、例えば単結晶シリコンウェハのバルク単結晶シリコンのようなバルク半導体材料である。単結晶シリコンは、例えばｐ形ドーパントのような適当なドーパントで軽くバックグラウンドドープされてもよい。或る態様では、基板１２は半導体・オン・インシュレータ（ＳＯＩ）基板を備えることも可能である。或る態様では、基板１２は、半導体材料を、それと関連する集積回路の各種の層（不図示）と組み合わせて備えることも可能である。
【００１２】
特許請求の範囲の解釈を助けるためであるが、「半導電性基板」及び「半導体基板」という用語は、半導電性ウェハ（それ１つだけか、又はその上に他の材料を備えた組み立て構造のもの）のようなバルク半導電性材料や、半導電性材料層（それ１つだけか、又は他の材料を備えた組み立て構造のもの）を含むが、これらには限定されない、半導電性材料からなる何らかの構造を意味するものと定義される。「基板」という用語は、上述した半導電性基板を含むが、これには限定されない、何らかの支持構造のことを言う。
【００１３】
一対のトレンチ２０及び３０が、基板内に延びている。これらトレンチのそれぞれは、広い上方部分（トレンチ２０の２４、トレンチ３０の３４）に段部（トレンチ２０の２６、トレンチ３０の３６）で連結する狭い底部分（トレンチ２０の２２、トレンチ３０の３２）を備えている。
【００１４】
広い部分２４及び３４は、それぞれ幅２１及び３１を備えており、また、それぞれ深さ２３及び３３を備えている。同様に、狭い部分２２及び３２は、それぞれ幅２５及び３５を備えており、また、それぞれ深さ２７及び３７を備えている。広い部分２４及び３４の幅及び深さは、従来のトレンチ分離領域の幅及び深さに匹敵できるものであり、従って、その幅は約１０ナノメータから約１００ナノメータまでであり、また、深さは約５０ナノメータから約５００ナノメータまでであり得る。或る態様では、広い部分２４及び３４は比較的浅い深さを有しており、従って、その深さは約１ミクロン未満であり、また、他の態様では、広い部分２４及び３４が比較的深く、従って、その深さは少なくとも約１ミクロンである。
【００１５】
狭い部分２２及び３２は、典型的には、それに対応する広い部分の幅の約１／３から約２／３までの幅を有しており、一般には、それに対応する広い部分の幅の約１／２の幅を有している。深さ２７及び３７は、何らかの適当な深さであってよく、典型的な深さは約５０ナノメータから約５００ナノメータである。
【００１６】
基板１２は、トレンチ２０及び３０に隣接する領域１４、１６、及び１８を備えており、領域１６はトレンチ２０及び３０の間にある。この基板はまた、領域１４、１６、及び１８上に上面１５を備えている。
【００１７】
次に図３を参照すると、実質的に固体の材料４０が開口２０及び３０内に堆積されている。この材料は、広い部分２４及び３４を充填するが、狭い部分２２及び３２内にはそれぞれ空所４２及び４４を残す。材料４０は「実質的に固体」の材料であるとしているが、それは、この材料が純粋な固体であってもよいが、それに限定されるものではなく、その代わりにゼラチン状の材料や、例えば各種ガラスを含むその他の半固体の材料からなっていてもよい。材料４０は、何らかの適当な成分又はそれら成分の組み合わせからなっていてもよく、実質的に同質であるように図示されてはいるが、多層からなっていてもよい。特別な態様では、材料４０は、トレンチ分離領域の形成に適した電気絶縁性材料である。そのような態様では、その材料は、例えば、二酸化シリコンを含んでいるか、本質的に二酸化シリコンでできているか、又は二酸化シリコンでできていてもよい。例えば、材料４０は、高濃度プラズマ（ＨＤＰ）蒸着によって形成された二酸化シリコンであってもよい。
【００１８】
狭い部分２２及び３２は、空所４２及び４４が開口２０及び３０内に形成される位置を規定する。特に、空所は狭い部分内に少なくともほぼ完全に保持され、ここで「狭い部分内にほぼ完全に保持される」という用語は、空所の体積のほとんど大部分（ｖａｓｔ ｍａｊｏｒｉｔｙ）が狭い部分内に保持されることを意味する。より具体的には、その語句は、空所の体積の少なくとも約７５％が狭い部分内に保持されることを意味する。或る態様では、空所の全体が開口の狭い部分内に保持される。言い換えれば、空所の全体が、狭い部分を広い部分に連結する段部（例えば、図３の段部２６及び３６）の高さレベルに、又はその下方にある。
【００１９】
本発明の図示された実施形態では、開口の狭い部分は実質的に垂直な側壁（狭い部分２２における４１や、狭い部分３２における４３）を有しており、また同様に、広い部分も実質的に垂直な側壁（広い部分２４における４５や、広い部分３４における４７）を有している。段部２６及び３６は、上記の実質的に垂直な側壁に対して実質的に垂直に延びており、或る態様では、上記の実質的に垂直な側壁に対して正確に垂直に延びていてもよい。
【００２０】
垂直に延びる段部を利用することで、開口の広い部分と開口の狭い部分との間に明確な輪郭取りを提供でき、これにより、空所を狭い部分内にほぼ完全に保持するのを助けることが可能である。これに対し、開口の狭い部分と開口の広い部分との間に非常になだらかなスロープを有する段部を利用すると、トレンチ内での空所の位置を制御するのが困難になる。しかしながら、空所がトレンチの特定領域内に制御可能に保持され得るように広い部分に対し狭い部分を輪郭取りするためのどのような段部も使用可能である、と理解されるべきである。更に、図示された段部は、開口の広い部分と狭い部分との間のただ１つの段部であるが、本発明は、開口の最も広い部分と開口の最も狭い部分との間に多数の段部が設けられるような態様をも含む、と理解されるべきである。そのような態様においても、やはり、開口が広い部分と狭い部分との間に１つの段部（”ａ” ｓｔｅｐ）を有していると考えることができるが、そのような段部は広い部分と狭い部分との間の複数の段部のうちの１つである。開口の広い部分と開口の狭い部分との間の輪郭取りは、本発明の或る態様においては、図１７に示されるように、狭い部分２２及び３２の側壁を湾曲させることにより強化されてもよい。
【００２１】
図４を参照すると、材料４０が基板１２の最上面１５上から除去されている。そのような除去が、例えば化学機械研磨により行なわれることで、トレンチ２０及び３０を横切る材料４０に、それぞれ図示のように平坦化された最上面５１及び５３を形成することができる。そのような平坦化された最上面は、基板１２の最上面１５と同一平面となる。
【００２２】
開口２０及び３０内の材料４０が電気絶縁性であれば、そのような材料は開口２０及び３０内にトレンチ分離領域を形成可能である。そのような態様においては、空所４２及び４４もトレンチ分離領域の一部であると考えることができる。空所をトレンチ領域内に含めることは、典型的には空所が非常に低い誘電率を有するという利点が得られ、このことはトレンチ分離領域を適用する上で望まれる場合がある。
【００２３】
空所４２及び４４は、材料４０とは異なる何らかの材料を含むことが可能である。よって、「空所」という用語は、材料４０は存在しないが必ずしも他の材料が存在しない必要はない領域のことを言う。空所の材料と材料４０との違いは、例えば、相、濃度、及び化学成分のうちの１つ以上の違いであり得る。本発明の或る態様では、空所４２及び４４が気体状の領域であり、材料４０が非気体状の材料であり得る。材料４０がその外部の雰囲気から空所を密封している場合は、空所の中の特定の気体が、図３の製造段階で材料４０の堆積中に周囲を取り巻いて存在するものであってもよく、及び／又は、材料４０の堆積中に該材料からガス抜きすることによって形成された気体であってもよい。
【００２４】
図５〜７を参照すると、開口２０及び３０内に形成されたトレンチ分離領域は、集積回路構造の中に組み入れられてもよい。図５〜７の適用例においては、開口２０内に形成されたトレンチ分離領域が第１のトレンチ分離領域５０として示され、また、開口３０内に形成されたトレンチ分離領域が第２のトレンチ分離領域５２として示されている。分離領域５０及び５２を横切って形成されたワードライン６０が図示され、また、ワードラインの一部分をトランジスタゲートとして含んだトランジスタデバイス７０が図示されている。
【００２５】
図５には、誘電性材料６２、導電性材料６４、及び絶縁性キャップ６６を含むスタックからなるワードライン６０が示されている。誘電性材料６２は、例えば二酸化シリコンを含む何らかの適当なゲート誘電体からなり得る。特定の態様では、上記誘電性材料は、二酸化シリコンを含み、又は本質的に二酸化シリコンからなり、又は二酸化シリコンからなる。導電性ゲート材料６４は、何らかの適当な電気導電性成分又はそれらの組み合わせからなり、特定の態様では、導電ドープされた半導体材料（導電ドープシリコン等）、金属（タングステン又はチタン等）、及び金属化合物（ケイ化チタン等）のうちの１つ以上を含み、又は本質的にそれからなり、又はそれからなる。電気絶縁性キャップ６６は、何らかの適当な成分又はそれらの組み合わせからなり、特定の態様では、二酸化シリコン、窒化シリコン、及び酸窒化シリコンのうちの１つ以上を含み、又は本質的にそれからなり、又はそれからなる。
【００２６】
ワードライン６０は、トレンチ分離領域５０及び５２を横切って延び、また、これらトレンチ分離領域に近接する半導体基板領域１４、１６、及び１８をも横切って延びている。トランジスタ構造７０（これは以下で、より詳細に述べられており、図６及び図７に、より明確に示されている）が半導体基板１２の領域１６の上及び中にある。従って、領域１６内及びワードライン６０の真下にある基板１２の半導体材料は、そこがドランジスタデバイスのチャネル領域となるので、適当な閾値電圧となるような注入によりドープされてもよい。
【００２７】
図６を参照すると、これは図５の断面を備える断片の平面図を示しており、材料６２、６４、及び６６が基板１２及び分離領域５０及び５２を横切って延びるラインとしてパターン化されている。この図はまた、分離領域５０及び５２がワードライン６０の方向に対し実質的に直角に延びるトレンチであること示している。
【００２８】
図７を参照すると、これは、図６の断片を通る断面であって、先に図５を参照して述べた断面に対し直角の断面を示している。図７の断面は、トランジスタデバイス７０が、ワードライン６０の反対側にある半導体基板１２内に延びるソース／ドレイン領域７２及び７４を備えている、ということを示している。図７の断面は、側壁スペーサ７６及び７８が、スタックされた材料６２、６４、及び６６の側壁に沿って形成されている、ということをも示している。そのような側壁スペーサは、ワードラインの側壁に沿った、本技術分野で利用されるような従来のスペーサであってよく、例えば、二酸化シリコン、窒化シリコン、及び酸窒化シリコンのうちの１つの以上を備えていてもよい。
【００２９】
図７のソース／ドレイン領域７２及び７４は基板１２内に深さ８０まで延びており、図５の空所領域４２及び４４は基板１２内の深さ８２に、又はその下方に保持されている。言い換えれば、空所領域４２及び４４は、深さ８２（図５）だけ基板１２の表面１５の下方にある最上面を有しており、また、ソース／ドレイン領域は、基板１２内の深さ８０（図７）にある最下面を有している。本発明の或る態様では、空所の深さは、空所が基板１２内のソース／ドレイン領域の高さレベルよりも完全に下方にあるようになされ得る。他の態様では、ソース／ドレイン領域は基板１２内の空所と高さ方向にオーバラップしている。空所は、分離領域５０及び５２の一部の絶縁性材料であると考え得る。或る態様では、ソース／ドレイン領域が空所に相当するそのような絶縁性材料とオーバラップすることは都合が良く、また、他の態様では、ソース／ドレイン領域がそのような絶縁性材料と高さ方向にオーバラップしない方が都合良い。
【００３０】
トランジスタデバイス７０は、例えば論理ゲートやメモリセルを含む多くの応用に利用可能である。トランジスタデバイスがメモリセルに利用される場合は、ソース／ドレイン領域７２及び７４のうちの一方が電荷蓄積デバイスと電気的に接続され、他方がビットラインと電気的に接続される。図７に示された態様では、ソース／ドレイン領域７４が電荷蓄積デバイス９０に接続されて示されており、一方、ソース／ドレイン領域７２がビットライン９２に電気的に接続されて示されている。電荷蓄積デバイスは、例えばコンデンサであり得る。当業者によって認識されるように、トランジスタとコンデンサとの組み合わせはダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルに相当すると考えられる。従って、トランジスタデバイス７０はメモリセル内に組み込まれ得る。本発明の或る態様では、複数のそのようなメモリセルが半導体基板を横切って形成されることで、メモリアレイが形成され得る。
【００３１】
図５〜７のトランジスタ構造は、集積回路に利用可能な多くのタイプのトランジスタ構造の中のほんの１つである。他のタイプの構造は、例えばプログラマブルリードオンリメモリ（ＰＲＯＭ）デバイスを含み得る。ＰＲＯＭデバイスは、図５〜７のゲート材料６４と同様な導電性ゲート材料を利用可能であるが、そのような材料をフローティングゲートとして利用可能である。
【００３２】
例示的なＰＲＯＭ構造が、図８〜１０を参照して述べられている。図８〜１０を参照する際、先に図１〜７について述べた際に利用したのと同様な参照符号が適宜利用される。
【００３３】
図８〜１０は、中に延びる分離領域１０４及び１０６を有する基板１２を備えた半導体構造１００を示している。これら分離領域はトレンチ分離領域である。そのようなトレンチ分離領域は、狭い下方部分（分離領域１０４の１１２、分離領域１０６の１２２）に段部（分離領域１０４の１１４、分離領域１０６の１２４）を介して連結された広い上方部分（分離領域１０４の１１０、分離領域１０６の１２０）を備えている。これら分離領域はまた、狭い部分１１２及び１２２内にそれぞれ空所１３０及び１３２を備えている。
【００３４】
分離領域１０４及び１０６は、図５の分離領域５０及び５２と比べ、広い領域１１０及び１２０が広い領域２４及び３４よりもかなり浅く、その結果、空所１３０及び１３２が空所４２及び４４よりも深くない、という点で異なっている。図８〜１０の構造では、分離領域１０４及び１０６が図５〜７の分離領域とは異なるように示されることで、分離領域を形成するための本発明の更なる例示的態様を示しているが、これは、他のトランジスタデバイスに対しＰＲＯＭデバイスのための図８〜１０の分離領域のタイプが特に好ましいものであることを示しているわけではなく、また、非ＰＲＯＭデバイスのための図５〜８の分離領域がより好ましいものであることを示しているわけでもない。
【００３５】
構造１００は、基板１２を横切り分離領域１０４及び１０６を横切って延びるフローティングゲートスタック１４０を備えており、また、このフローティングゲートスタック上に延びるコントロールゲートスタック１５０を備えている。
【００３６】
フローティングゲートスタックは、ゲート誘電性材料１４２、導電性材料１４４、及び絶縁性キャップ１４６を備えている。誘電性材料１４２及び導電性材料１４４は、ワードラインスタック６０の材料６２及び６４と同じ上述したような成分からなっている。誘電性材料１４６は、ワードラインスタック６０の材料６６と同じ上述したような成分からなっているが、或る適用例においては、ワードラインスタックに利用される材料よりも薄い。典型的には、コントロールゲートスタックがフローティングゲートスタックと電気的に適切に接続可能なようにフローティングゲートスタックがコントロールゲートスタック１５０によって直にオーバラップされている領域では、少なくとも材料１４６は比較的薄い。
【００３７】
コントロールゲートスタック１５０は、電気導電性材料１５２及び絶縁性キャップ１５４を備えている。また、コントロールゲートスタックの側壁に沿った側壁スペーサ１５６も図示されている。
【００３８】
図１０は、図８の断面に直角な断面を示しており、フローティングゲートスタック１４０に近接した基板１２内に延びるソース／ドレイン領域１６０及び１６２を示している。この断面は、側壁スペーサ１６４がフローティングゲートスタックの対向する側壁に隣接して設けられているということや、絶縁性材料１６６がフローティングゲートスタックに隣接して設けられ、ワードラインスタック１５０を支持するのに利用されているということも示している。図９の平面図には、分離領域の相対的な位置がその平面図中に見えるように、材料１６６は示されていないが、この絶縁性材料１６６は典型的にはコントロールゲート１５０を超えて横方向外側に延びている。
【００３９】
ソース／ドレイン領域１６０及び１６２は、図１０の構成では、図７の構成のものよりもっと深く延びて示されている。それは、非ＰＲＯＭデバイスに比べてＰＲＯＭデバイスのソース／ドレインの深さが好ましいということを示しているわけではなく、むしろ、ソース／ドレイン領域が空所領域（特には、図８の空所領域１３０及び１３２）と十分にオーバラップする深さまで延びているような本発明の一態様を示している。特には、図８の比較的浅い空所領域と、図１０の比較的深いソース／ドレイン領域１６０及び１６２との組み合わせは、基板内におけるソース／ドレイン領域と空所領域との間に高さ方向のオーバラップを提供する。
【００４０】
図１０のプログラマブルトランジスタデバイスは、ソース／ドレイン１６０及び１６２の一方を電荷蓄積デバイス（例えばコンデンサ等）に電気的に接続し、かつ、同ソース／ドレイン領域の他方をビットラインに電気的に接続することにより、ＤＲＡＭ回路内に組み入れることが可能である。このＰＲＯＭデバイスは、次にメモリアレイ（例えばフラッシュメモリアレイ等）内に組み入れることが可能である。メモリアレイのメモリデバイスは、実質的に互いに同じものである。従って、図８〜１０のＰＲＯＭデバイスがメモリアレイに利用される場合は、そのようなアレイのデバイスの大部分がＰＲＯＭデバイスであり、（或る態様では、そのようなメモリアレイのデバイスの全てがＰＲＯＭデバイスである）。これに対し、図５〜７を参照して述べたタイプの非ＰＲＯＭデバイスがメモリアレイに利用される場合は、そのアレイ内のデバイスの大部分が非ＰＲＯＭデバイスであり、（或る態様では、そのようなメモリアレイ内のデバイスの全てが非ＰＲＯＭデバイスである）。
【００４１】
以上で議論した構造は第１及び第２の分離領域が互いに同一形状であることを示しているが、本発明は分離領域の形状が互いに異なるような態様をも含むものと理解されるべきである。例えば、或るレイアウトでは、トレンチの幅が周期的に変化することが可能である。そのような相違は、例えば、或るトレンチを形成するためのエッチング条件を他のトレンチを形成するためのエッチング条件と異ならせることにより生成可能である。或る態様においては、そのような異なる条件は、異なるドライエッチング条件を含み得る。図１８は、図１のものと同様な製造段階での構造を示しているが、トレンチ２０がトレンチ３０よりも広くかつ深くなるように形成されている。
【００４２】
図１１〜１６は、図１のトレンチ構造を形成するのに利用可能な例示的方法を記載している。図１のトレンチを形成するのに何らかの適当な方法が利用可能であると理解されるべきである。図１１〜１６の方法は、そのような構造を形成可能な方法を読み手が理解する上で助けになるよう提供されているが、そのような方法が請求項中に例示的に記載されているような場合を除き、この適用例に限定されるものではない。図１１〜１６を記載するにあたって、それが適当な場合は、図１〜７を記載する際に利用されたのと同様な符号付けが使用される。
【００４３】
図１１を参照すると、予備製造段階でのウェハ片１０が示されている。このウェハ片は、半導体基板１２上に、パターン化されたマスク構造２００を備えている。このパターン化されたマスク構造は、下層２０２及び上層２０４を備えている。特定の態様では、下層２０２はパッド酸化物を備えていてもよく（特には、二酸化シリコンを含み、又は本質的に二酸化シリコンからなり、又は二酸化シリコンからなっていてもよく）、上層２０４は窒化シリコンを含み、又は本質的に窒化シリコンからなり、又は窒化シリコンからなっていてもよい。
【００４４】
このパターン化された構造２００は、何らかの適当なプロセスにより形成可能である。特定の態様においては、層２０２及び２０４は基板１２全体を横切って延びるように形成され、これらの層上にフォトレジスト層（不図示）が形成されてフォトリソグラフィによりパターン化され、そのパターンがフォトレジストからその下の層２０２及び２０４に転写され、その後、上記フォトレジストが除去されて図１１の構造が残る。
パターン化された構造２００は、貫通して延びる開口２２０及び２３０を備えている。
【００４５】
図１２を参照すると、開口２２０及び２３０が基板１２内に延びて、開口２０及び３０の拡幅領域２４及び３４が形成される。図１２の製造段階での開口２０及び３０は、基板内へ延びる第１の開口と言うことができる。そのような開口は第１の幅２１及び３１を有している。
【００４６】
図１３を参照すると、犠牲的なマスク材料２５０が開口２０及び３０内に形成されて、部分的に開口を充填する。材料２５０は何らかの適当な材料からできていてよく、好ましくは、その下地となっている基板１２に対して選択的にエッチング可能な材料である。特別な態様では、材料２５０は、二酸化シリコン及び窒化シリコンの一方又は両方を含み、又は本質的にそれからなり、又はそれからなり得る。
図１４を参照すると、材料２５０は異方性エッチングされて、開口２０及び３０を狭めるスペーサ２５２が形成される。
【００４７】
図１５を参照すると、基板１２は、材料２５０が開口２０及び３０内にある間にエッチング処理される。そのようなエッチングにより、基板内に延びる狭い部分２２および３２が形成される。これら狭い部分２２及び３２は、上記第１の開口から基板内へ下方に延びる第２の開口と言うことができる。
【００４８】
図１６を参照すると、マスク材料２５０が除去されて、先に図１を参照して議論したのと同様な構造が残る。図１６の構造は、同図の構造ではマスク材料２０２及び２０４が残ったままで示されているという点で、図１のものと異なっている。それにもかかわらず、図１６の構造は、先に図１〜４において議論した処理と同様に処理可能である。図１６の構造におけるマスク材料２０２及び２０４は、先に図４を参照して議論したＣＭＰによって除去されて、図４に示されたのと同じ構造が残る。
【００４９】
図１９は、一般に、本発明の一態様に係るコンピュータシステム４００の実施形態を一例によって示すものであり、これに限定されるものではない。このコンピュータシステム４００は、モニタ４０１又はその他の通信出力デバイス、キーボード４０２又はその他の通信入力デバイス、及びマザーボード４０４を含んでいる。マザーボード４０４は、マイクロプロセッサ４０６又はその他のデータ処理ユニット、及び少なくとも１つのメモリデバイス４０８を保持可能である。メモリデバイス４０８は、上述した本発明の各種態様を備えることができる。メモリデバイス４０８はメモリセルのアレイを備えることができ、そのようなアレイは、このアレイ内の個々のメモリセルにアクセスするためのアドレス回路に接続可能である。更に、このメモリセルアレイは、メモリセルからデータを読み出すためのリード回路に接続可能である。アドレス回路及びリード回路は、メモリデバイス４０８及びプロセッサ４０６間で情報を伝達するのに利用可能である。これらは、図２０に示されたマザーボード４０４のブロック図中に示されている。そのブロック図において、アドレス回路は４１０で示され、リード回路は４１２で示されている。プロセッサ４０６を含む、コンピュータシステム４００の各種構成要素は、本開示の中で先に述べたメモリ構造の１つ以上を備えることが可能である。
プロセッサデバイス４０６はプロセッサモジュールに相当し得るものであり、それに関係してこのモジュールで利用されるメモリは本発明の教示を含んでいてもよい。
【００５０】
メモリデバイス４０８はメモリモジュールに相当し得るものである。例えば、シングル・インライン・メモリ・モジュール（ＳＩＭＭｓ）及びデュアル・インライン・メモリ・モジュール（ＤＩＭＭｓ）が、本発明の教示を利用して実施する上で使用されてもよい。このメモリデバイスは、当該デバイスのメモリセルから読み出したり該メモリセルに書き込んだりする異なる方法を提供する各種設計のいずれかに組み入れ可能である。そのような方法の１つが、ページモード動作である。ＤＲＡＭにおけるページモード動作は、メモリセルアレイの行にアクセスし、該アレイの異なる列にランダムにアクセスする方法によって、定義される。列にアクセスされている間、行と列の交点に格納されたデータが読み出されて出力され得る。
【００５１】
それに代わるタイプのデバイスが、エクステンデッド・データ・アウトプット（ＥＤＯ）メモリであり、これは、メモリアレイアドレスに格納されたデータが、アドレスされた列が閉じた後に、出力として利用可能であることを許容するものである。このメモリは、メモリ出力データがメモリバス上で利用可能である時間を減少させることなしに、より短いアクセス信号を可能にすることによって、或る通信速度を向上させることができる。その他の代わりのタイプのデバイスは、ＳＤＲＡＭ、ＤＤＲＳＤＲＡＭ、ＳＬＤＲＡＭ、ＶＲＡＭ、及びダイレクトＲＤＲＡＭ、並びにＳＲＡＭ又はフラッシュメモリのような他のものを含む。
メモリデバイス４０８は、本発明の１以上の態様に従って形成されたメモリを備えることが可能である。
【００５２】
図２１は、本発明の例示的電子システム７００の各種実施形態の高レベル構成の単純化されたブロック図を示している。システム７００は、例えばコンピュータシステム、プロセス制御システム、或いは、プロセッサ及びそれに関係するメモリを用いる何らかの他のシステムに相当し得る。電子システム７００は、プロセッサ又は演算／論理ユニット（ＡＬＵ）７０２、コントロールユニット７０４、メモリデバイスユニット７０６、及び入力／出力（Ｉ／Ｏ）デバイス７０８を含む、機能要素を有している。一般に、電子システム７００は、プロセッサ７０２によってデータに実行される動作や、プロセッサ７０２、メモリデバイスユニット７０６、及びＩ／Ｏデバイス７０８間の他の相互動作を特定する本来の命令のセットを有している。コントロールユニット７０４は、メモリデバイス７０６から取り出して実行されるべき命令を生じさせる動作を連続的に循環させることにより、プロセッサ７０２、メモリデバイス７０６、及びＩ／Ｏデバイスの全ての動作を調和させる。各種実施形態において、メモリデバイス７０６は、ランダムアクセスメモリ（ＲＡＭ）デバイス、リードオンリメモリ（ＲＯＭ）デバイス、並びに、フロッピディスク及びコンパクトディスクＣＤ−ＲＯＭドライブのような周辺デバイスを含むが、それに限定されるものではない。当業者であれば、本開示を読んで理解することで、図示された電気部品のいずれかが本発明の各種態様に従ったメモリ構造を含むように製造可能であるということを理解するであろう。
【００５３】
図２２は、例示的な電子システム８００の各種実施形態の高レベル構成の単純化されたブロック図である。このシステム８００は、メモリセルアレイ８０４、アドレスデコーダ８０６、行アクセス回路８０８、列アクセス回路８１０、動作を制御するリード／ライト制御回路８１２、及び入力／出力回路８１４を有するメモリデバイス８０２を含んでいる。このメモリデバイス８０２は、更に、電力回路８１６と、メモリセルが低閾値の導通状態にあるのか高閾値の非導通状態にあるのかを決定するための電流センサのようなセンサ８２０とを含んでいる。図示された電力回路８１６は、電源供給回路８８０、基準電圧を提供するための回路８８２、第１のワードラインにパルスを提供するための回路８８４、第２のワードラインにパルスを提供するための回路８８６、及び、ビットラインにパルスを提供するための回路８８８を含んでいる。システム８００は、プロセッサ８２２や、メモリへのアクセスのためのメモリコントローラも含んでいる。
【００５４】
メモリデバイス８０２は、プロセッサ８２２から、配線又は金属ラインを介して制御信号を受け取る。メモリデバイス８０２は、Ｉ／Ｏラインを介してアクセスされたデータを格納するのに使用される。更なる回路及び制御信号が設けられてもよく、また、メモリデバイス８０２は本発明へ焦点を当てることを手助けするよう単純化されていてもよい、ということが当業者により認識されるであろう。プロセッサ８２２又はメモリデバイス８０２の少なくとも一方が、本開示の中で先に述べたようなタイプのメモリ構造を含むことも可能である。
【００５５】
本開示における各種の図示されたシステムは、本発明の回路及び構造のための各種適用の一般的な理解を提供することを意図したものであって、本発明の態様に従ったメモリセルを用いた電子システムの全ての要素及び構成を完全に記載することを意図したものではない。当業者であれば、各種の電子システムは、プロセッサとメモリデバイスとの間の通信時間を低減するために、単一パッケージの処理ユニット内に、又は単一の半導体チップ上に製造可能である、と理解するであろう。
【００５６】
メモリセルの適用は、メモリモジュール、デバイスドライバ、電力モジュール、通信モデム、プロセッサモジュール、及び用途特定モジュールに使用された電子システムを含み得るものであり、また、多層、多チップモジュールを含んでもよい。そのような回路は、更に、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業制御システム、航空機等のような各種電子システムの副構成要素でもあり得る。
【図面の簡単な説明】
【００５７】
【図１】本発明の例示的態様の予備製造段階で示された半導体ウェハ片の図式的断面図である。
【図２】図２の線１−１に沿った図１の断面を備える半導体構造の一部分の平面図である。
【図３】図１の製造段階に続く製造段階で示された、図１の半導体ウェハ片の図である。
【図４】図３の製造段階に続く製造段階で示された、図１のウェハ片の図である。
【図５】図４の製造段階に続く製造段階で示された、図１のウェハ片の図である。
【図６】線５−５に沿った図５の断面を備える半導体構造の一部分の平面図である。
【図７】図５及び図６の線７−７に沿った半導体ウェハ片の図式的断面図であり、図７の線５−５は図５の断面の位置を示している。
【図８】本発明の他の態様を示す半導体ウェハ片の図式的断面図である。
【図９】線８−８に沿った図８の断面を備える半導体構造の一部分の図式的平面図である。
【図１０】図８及び図９の線１０−１０に沿った図式的断面図であり、図１０の線８−８は図８の断面の位置を示している。
【図１１】図１の構造を形成するのに利用可能な本発明の例示的態様の予備製造段階での半導体ウェハ片の図式的断面図である。
【図１２】図１１の製造段階に続く製造段階で示された図１１のウェハ片の図である。
【図１３】図１２の製造段階に続く製造段階で示された図１１のウェハ片の図である。
【図１４】図１３の製造段階に続く製造段階で示された図１１のウェハ片の図である。
【図１５】図１４の製造段階に続く製造段階で示された図１１のウェハ片の図である。
【図１６】図１５の製造段階に続く製造段階で示された図１１のウェハ片の図である。
【図１７】図３の製造段階と同様な製造段階での半導体ウェハ片の図式的断面図であり、本発明の他の態様を示している。
【図１８】図１の製造段階と同様な製造段階での半導体ウェハ片の図式的断面図であり、本発明の他の態様を示している。
【図１９】本発明の例示的適用を示すコンピュータの図式的な図である。
【図２０】図１９のコンピュータのマザーボードの特別な構成を示すブロック図である。
【図２１】本発明の例示的態様に係る電子システムの高レベルのブロック図である。
【図２２】本発明の一態様に係る例示的なメモリデバイスの単純化されたブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】平成20年3月7日(2008.3.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体構造であって、
半導体基板と、
前記基板内に延びるトレンチであって、狭い底部分と、該底部分上であって該底部分とは複数の段部で連結している広い上方部分とを備えるトレンチと、
前記トレンチを実質的に充填している、実質的に固体の電気絶縁性材料と、
を備える構造。
【請求項２】
前記上方部分は前記底部分の少なくとも約２倍広い請求項１記載の構造。
【請求項３】
前記底部分は実質的に垂直な側壁を有し、前記複数の段部は前記側壁に対し実質的に垂直に延びている請求項１記載の構造。
【請求項４】
前記実質的に固体の絶縁性材料の中に空所を更に備え、該空所は少なくともほぼ完全に前記トレンチの前記底部分内にある請求項１記載の構造。
【請求項５】
前記空所は気体状の領域である請求項４記載の構造。
【請求項６】
前記空所は完全に前記トレンチの前記底部分内にある請求項４記載の構造。
【請求項７】
前記電気絶縁性材料は二酸化シリコンからなる請求項１記載の構造。
【請求項８】
前記上方部分は前記基板内に少なくとも約１ミクロンの深さまで延びている請求項１記載の構造。
【請求項９】
前記上方部分は前記基板内に約１ミクロン未満の深さまで延びている請求項１記載の構造。
【請求項１０】
半導体構造であって、狭い底部分と、該底部分上の広い上方部分とを有する複数のトレンチ領域を備え、該トレンチ領域は前記底部分内に少なくともほぼ完全に保持された空所を有し、
前記空所は非気体状の材料で充填されている構造。
【請求項１１】
前記トレンチ領域は互いに実質的に同一形状である請求項１０記載の構造。
【請求項１２】
前記トレンチ領域の１つ以上は、前記トレンチ領域の少なくとも１つの他の領域とは形状が異なる請求項１０記載の構造。
【請求項１３】
前記トレンチ領域はトレンチ分離領域である請求項１０記載の構造。
【請求項１４】
前記分離領域に隣接するトランジスタデバイスを更に備える請求項１３記載の構造。
【請求項１５】
前記トランジスタデバイスの少なくとも幾つかは、前記空所と高さ方向にオーバラップするソース／ドレイン領域を有する請求項１４記載の構造。
【請求項１６】
前記分離領域は前記上方部分及び底部分内に電気絶縁性材料を備えている請求項１５記載の構造。
【請求項１７】
前記電気絶縁性材料は、前記上方部分及び底部分を通じて成分が実質的に同質である請求項１６記載の構造。
【請求項１８】
前記空所は前記底部分内に完全に保持されている請求項１０記載の構造。
【請求項１９】
個々の底部分は実質的に垂直な側壁を有し、個々の上方部分は、前記側壁に対し実質的に垂直に延びる段部を介して前記個々の底部分と連結している請求項１０記載の構造。
【請求項２０】
前記上方部分は前記底部分の少なくとも約２倍広い請求項１９記載の構造。
【請求項２１】
個々の底部分は、湾曲した側壁を有している請求項１０記載の構造。
【請求項２２】
メモリアレイであって、
ゲート及び該ゲートに隣接するソース／ドレイン領域を備える、半導体基板上の複数のトランジスタと、
前記ソース／ドレイン領域の幾つかと電気的に接続された複数の電荷蓄積デバイスと、
前記基板内に延びて、前記トランジスタの少なくとも幾つかのための電気的分離を提供する複数の分離領域とを備え、
少なくとも幾つかの分離領域は、広い上方部分に段部で連結する狭い下方部分を備え、該狭い部分及び広い部分内に実質的に固体の絶縁性材料を備え、かつ、前記狭い部分内にほぼ完全に含まれた空所を備える、メモリアレイ。
【請求項２３】
前記メモリアレイの前記トランジスタゲートの少なくとも大部分は、プログラマブルメモリデバイスのフローティングゲートである請求項２２記載のメモリアレイ。
【請求項２４】
前記メモリアレイの前記トランジスタゲートの少なくとも大部分は、プログラマブルメモリデバイスのフローティングゲートではない請求項２２記載のメモリアレイ。
【請求項２５】
前記広い上方部分の少なくとも幾つかは、前記狭い底部分の少なくとも約２倍広い請求項２２記載のメモリアレイ。
【請求項２６】
前記狭い底部分の少なくとも幾つかは実質的に垂直な側壁を有し、前記段部の少なくとも幾つかは前記側壁に対し実質的に垂直である請求項２２記載のメモリアレイ。
【請求項２７】
前記実質的に固体の電気絶縁性材料は二酸化シリコンからなる請求項２２記載のメモリアレイ。
【請求項２８】
前記広い上方部分の少なくとも幾つかは、前記基板内に少なくとも約１ミクロンの深さまで延びている請求項２２記載のメモリアレイ。
【請求項２９】
前記電荷蓄積デバイスはコンデンサである請求項２２記載のメモリアレイ。
【請求項３０】
前記空所は気体状の領域である請求項２２記載のメモリアレイ。
【請求項３１】
電子システムであって、
プロセッサと、
該プロセッサとデータ通信するメモリデバイスとを備え、
前記メモリデバイス及び前記プロセッサのうちの少なくとも１つは１つ以上の電気的分離領域を含んでおり、該電気的分離領域は、広い上方部分に段部で連結する狭い下方部分を備え、該狭い部分及び広い部分内に非気体状の材料を備え、かつ、前記狭い部分内にほぼ完全に含まれた空所を備える、電子システム。
【請求項３２】
前記空所は気体状の領域である請求項３１の電子システム。
【請求項３３】
前記電気的分離領域の少なくとも幾つかに隣接するトランジスタを更に備える請求項３１記載の電子システム。
【請求項３４】
前記電気的分離領域の少なくとも幾つかに隣接するプログラマブルメモリデバイスを更に備える請求項３１記載の電子システム。
【請求項３５】
前記広い上方部分の少なくとも幾つかは、前記狭い底部分の少なくとも約２倍広い請求項３１記載の電子システム。
【請求項３６】
前記狭い底部分の少なくとも幾つかは実質的に垂直な側壁を有し、前記段部の少なくとも幾つかは前記側壁に対し実質的に垂直に延びている請求項３１記載の電子システム。
【請求項３７】
前記非気体状の材料は実質的に固体の電気絶縁性材料である請求項３１記載の電子システム。
【請求項３８】
前記実質的に固体の電気絶縁性材料は二酸化シリコンからなる請求項３７記載の電子システム。
【請求項３９】
半導体構造を形成する方法であって、
半導体基板を設けることと、
前記基板中に延びる、第１の幅を有する第１の開口を形成することと、
前記第１の開口から前記基板中に下方へ延びる、前記第１の幅よりも狭い第２の幅を有する第２の開口を形成することと、
前記第１及び第２の開口内に、前記第１の開口を実質的に充填すると共に前記第２の開口内に空所を残す電気絶縁性材料を形成することと、
前記絶縁性材料から前記空所内にかけての材料のガス抜きを行なうことと、
を備える方法。
【請求項４０】
前記第１の幅は前記第２の幅の少なくとも約２倍広い請求項３９記載の方法。
【請求項４１】
前記第１の開口内に、前記第２の開口の位置を規定するためのマスク材料を形成することを更に備え、前記第２の開口は前記マスク材料が前記第１の開口内にある間に形成される請求項３９記載の方法。
【請求項４２】
前記電気絶縁性材料は二酸化シリコンからなる請求項３９記載の方法。
【請求項４３】
前記第１の開口は前記基板内に少なくとも約１ミクロンの深さまで形成される請求項３９記載の方法。
【請求項４４】
半導体構造を形成する方法であって、
半導体基板を設けることと、
前記基板内に延びる一対の開口であって、該開口の個々が、第１の幅の上方部分と該第１の幅よりも狭い第２の幅の下方部分とを有し、前記第１及び第２の幅の部分が段部で連結しており、前記開口は前記半導体基板の領域によって互いに離間されている、前記一対の開口を形成することと、
前記開口内に、前記開口の前記上方部分を実質的に充填すると共に前記開口の前記下方部分内に空所を残す電気絶縁性材料を形成することと、
前記半導体基板の前記領域上にゲートを有するトランジスタを形成することと、
を備える方法。
【請求項４５】
前記トランジスタゲートはフローティングゲートであり、該フローティングゲート上にコントロールゲートを形成することを更に備える請求項４４記載の方法。
【請求項４６】
前記開口の前記上方部分は前記下方部分の少なくとも約２倍広い請求項４４記載の方法。
【請求項４７】
前記下方部分は実質的に垂直な側壁を有し、前記段部は前記側壁に対し実質的に垂直に延びている請求項４４記載の方法。
【請求項４８】
前記電気絶縁性材料は二酸化シリコンからなる請求項４４記載の方法。
【国際調査報告】
2009503814.tif 000025
2009503814.tif 000026
2009503814.tif 000027