(57)【要約】【課題】  ＨＤＭＩシステムなどのマルチチャネルシステムのための受信機を提供する。【解決手段】  本発明に従って、受信機は、複数のチャネルのうちの１つを受信し、アナログ部分と、ディジタル・アナログ変換器と、アナログ部分にディジタル制御信号を供給するディジタル制御ブロックとを含む。等化は、部分的にまたは全体としてアナログ領域で成し遂げられ、ディジタル制御ループによってディジタル方式で制御されることができる。ディジタル等化器が含まれることもできる。アナログデータストリームへのアナログ出力信号を合計する判定帰還型等化器が実現されることができる。タイミング回復は、クロック信号を受信するように結合されたタイミング回路から複数の位相を受信する位相補間回路または遅延ロックループのディジタル制御によって達成されることができる。【選択図】  図２Ａ
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【特許請求の範囲】
【請求項１】
マルチチャネル受信機システムにおける受信機であって、
複数のデータチャネルのうちの１つから信号を受信するように結合されたアナログ部分と、
前記アナログ部分からの出力信号をディジタル化するように結合されたアナログ・ディジタル変換器と、
前記アナログ部分をディジタル方式で制御するように結合されたディジタル制御ブロックとを含むことを特徴とする受信機。
【請求項２】
前記アナログ・ディジタル変換器からの信号を受信しかつ判定シンボルを生成するように結合された判定スライサをさらに含むことを特徴とする請求項１の受信機。
【請求項３】
前記ディジタル制御ブロックが、前記アナログ・ディジタル変換器からの信号を受信するように結合されたディジタル等化器を含むことを特徴とする請求項１の受信機。
【請求項４】
前記アナログ・ディジタル変換器と前記ディジタル制御ブロックの間に直並列変換器が結合されていることを特徴とする請求項１の受信機。
【請求項５】
前記アナログ部分が、アナログ等化器を含み、
前記ディジタル制御ブロックが、前記アナログ等化器へディジタル制御信号を供給するアナログ等化器制御ループを実行することを特徴とする請求項１の受信機。
【請求項６】
前記アナログ等化器が、複数のイコライザ段を含み、その各々が前記アナログ等化器制御ループによってディジタル方式で制御されることを特徴とする請求項５の受信機。
【請求項７】
前記複数のイコライザ段の各々が、前記ディジタル制御信号に応じて前記等化に切替え可能に含まれる複数の周波数応答を含むことを特徴とする請求項６の受信機。
【請求項８】
前記複数の周波数応答の各々が、前記アナログ等化器制御ループによってディジタル方式で制御されることを特徴とする請求項７の受信機。
【請求項９】
前記アナログ等化器制御ループが、ループ方程式を実行し、前記アナログ等化器の動作にマッピングされるサーモメータコードを利用することを特徴とする請求項８の受信機。
【請求項１０】
前記アナログ・ディジタル変換器から出力信号を受信して前記アナログ等化器の出力信号とアナログ信号を加算するように結合された判定帰還型等化器をさらに含み、
前記判定帰還型等化器が、前記ディジタル制御ブロックにおいて実行される判定帰還型等化器ループからディジタル制御信号を受信するように結合されていることを特徴とする請求項５の受信機。
【請求項１１】
前記アナログ部分が、前記ディジタル制御ブロックにおいて実行されたゲインステージループによってディジタル方式で制御されるように結合されたゲインステージを含むことを特徴とする請求項１の受信機。
【請求項１２】
前記ゲインステージが、前記ディジタル制御ブロックからのディジタル制御信号に従って前記アナログ・ディジタル変換器における基準電圧を調整することを特徴とする請求項１１の受信機。
【請求項１３】
前記ゲインステージが、ディジタル制御ブロックからのディジタル制御信号に従って信号を増幅し、前記アナログ・ディジタル変換器に出力信号を供給することを特徴とする請求項１１の受信機。
【請求項１４】
前記アナログ・ディジタル変換器が、電圧リファレンスによって生成される信号とアナログ信号を比較する少なくとも１つの比較器を含み、前記電圧リファレンスが、前記ディジタル制御ブロックにおいて生成されるディジタル信号によって制御されることを特徴とする請求項１の受信機。
【請求項１５】
前記アナログ・ディジタル変換器の前記少なくとも１つの比較器が、中間スライサと、最小スライサと、最大スライサと、可調整スライサとを含むことを特徴とする請求項１４の受信機。
【請求項１６】
前記可調整スライサが、前記受信機の動作をモニタするために利用されることを特徴とする請求項１５の受信機。
【請求項１７】
複数の位相信号を受信しかつ前記アナログ・ディジタル変換器にサンプリングクロック信号を供給するように結合された位相ブロックをさらに含み、前記位相ブロックが、前記ディジタル制御ブロックからディジタル制御信号を受信するように結合されていることを特徴とする請求項１の受信機。
【請求項１８】
前記複数の位相信号が、データクロック信号を受信するように結合されたタイミング回路によって生成されることを特徴とする請求項１７の受信機。
【請求項１９】
前記タイミング回路が、フェイズロックループであることを特徴とする請求項１８の受信機。
【請求項２０】
前記位相ブロックが、遅延ロックループであることを特徴とする請求項１７の受信機。
【請求項２１】
前記位相ブロックが、位相補間回路であることを特徴とする請求項１７の受信機。
【請求項２２】
前記位相補間回路が、
各々が前記複数の位相信号のうち対応する１つを受信するような複数の電流増幅器と、
前記ディジタル制御信号を受信するように結合された、前記複数の電流増幅器の各々に結合された複数のディジタル方式で切り替えられる電流源とを含むことを特徴とする請求項２１の受信機。
【請求項２３】
マルチチャネルシステムにおいてデータを受信する方法であって、
アナログ部分への複数のデータチャネルのうち少なくとも１つを受信するステップと、
前記アナログ部分の出力信号をディジタル化するステップと、
前記ディジタル化出力信号から受信信号を決定するステップと、
前記アナログ部分をディジタル方式で制御するステップとを含むことを特徴とする方法。
【請求項２４】
前記ディジタル化出力信号をディジタル方式で等化するステップをさらに含むことを特徴とする請求項２３の方法。
【請求項２５】
前記アナログ部分における前記複数のデータチャネルを等化し、前記等化をディジタル方式で制御するステップをさらに含むことを特徴とする請求項２３の方法。
【請求項２６】
前記等化するステップが、多段のアナログ等化を提供するステップをさらに含むことを特徴とする請求項２５の方法。
【請求項２７】
前記等化をディジタル方式で制御するステップが、ディジタル制御ループの実行を提供するステップを含むことを特徴とする請求項２５の方法。
【請求項２８】
タイミング回復を提供するステップをさらに含むことを特徴とする請求項２３の方法。
【請求項２９】
前記タイミング回復を提供するステップが、
位相ブロックに複数の位相信号を供給するステップと、
前記位相ブロックにおいて位相をディジタル方式で調整するステップと、
前記ディジタイザにサンプリング信号を供給するステップとを含むことを特徴とする請求項２８の方法。
【請求項３０】
前記複数の位相信号を供給するステップが、データクロック信号を受信しかつ前記複数の位相信号を決定するステップを含むことを特徴とする請求項２９の方法。
【請求項３１】
前記位相をディジタル方式で調整するステップが、ディジタル制御ループを実行するステップを含むことを特徴とする請求項２９の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチメディア受信機に関し、詳細には、高品位マルチメディアインタフェースなどのマルチチャネルインタフェースに関する。
【背景技術】
【０００２】
高品位マルチメディアは、だんだん珍しくないものになっている。消費者は、マルチメディアエンターテイメントに、より高レベルの質を要求し続けている。高品位マルチメディアインタフェース（ＨＤＭＩ）は、デバイス間で圧縮されていないディジタル音声／映像データのシームレスな伝送を可能にするように開発されている技術を指す。ＨＤＭＩは、最初の産業支援型の圧縮されていない全ディジタル音声／映像インタフェースである。ＨＤＭＩは、ディジタルセットトップボックス、ＤＶＤプレーヤー、テレビなどのデバイスや、ディジタル音声／映像データを送信または受信する任意の他のデバイス間でインタフェースをとるために利用される。
【０００３】
ＨＤＭＩ規格は、標準の、強化された、高品位の映像と、マルチチャネルディジタルオーディオとを１本のケーブルでサポートする。さらに、ＨＤＭＩシステムは、全てのＡＴＳＣ ＨＤＴＶ規格を伝送し、将来の拡張及び要求に適応するための予備の帯域幅がある８チャネルディジタルオーディオをサポートすることができる。
【０００４】
通常、ＨＤＭＩシステムは、ＨＤＭＩコネクタを介して１本のケーブルで動作するので、ＨＤＭＩ技術を利用しないシステムで利用される無数のＡＶケーブルが不要になる。ＨＤＭＩシステムは、７２０ｐ、１０８０ｉ、１０８０ｐフォーマットなどの高品位フォーマットを含むディジタル及び非ディジタルテレビの多くのフォーマットをサポートすることができる。ＨＤＭＩシステムにおけるボーレートは、約２５０ＭＨｚから１６５０ＭＨｚの範囲である。２５０ＭＨｚを必要としないデータフォーマットの場合は、最も小さい２５０ＭＨｚのボーレートを達成するためにピクセル反復が利用される。しかも、ＨＤＭＩ技術は、ＤＶ端子（ＤＶＩ）規格と下位互換性がある。
【０００５】
従来のＨＤＭＩ用受信機は、アナログアプローチを利用して、限られた一連の選択肢から固定等化により等化し、別の一連の限られた選択肢から大まかなタイミング回復を提供する。例えば、等化及びタイミング回復の３つのオプションのセットを有することは珍しくない。このアプローチは、システムの動作環境への適応能力が欠如しているため、これらの受信機の性能を大幅に制限する。ケーブルの大きな減衰や大量のタイミングジッタなどの苛酷な環境下で、あるいは、もし、例えば、温度変動またはチャネル特性の変化に起因して環境が変化しているならば、この能力の欠如が明らかになる場合がある。チャネル特性の変化は、例えば人間の相互作用によっても生じる場合がある。
【０００６】
等化オプションの欠乏が、最適量のチャネル等化を提供するこれらの受信機の能力を制限し、受信機のＳ／Ｎ比（ＳＮＲ）を著しく低下させる。最小限のタイミング回復オプションは、受信機が追跡及び補正できるジッタの量を制限し、受信機の性能をさらに低化させる。同時に、これらの問題は、ビット誤り率（ＢＥＲ）の増加につながり、受信機がうまく動作できるケーブル長を制限し、不良なコネクタ及び低品質基板材料への受信機の対処能力を制限する。
【０００７】
従って、マルチチャネルシステムによってデータを受信するための高性能受信機が必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明に従って、マルチチャネル受信機システムにおける受信機が提供される。そのようなものとして、マルチチャネル受信機システムにおける受信機が、複数のデータチャネルのうちの１つから信号を受信するように結合されたアナログ部分と、アナログ部分からの出力信号をディジタル化するように結合されたアナログ・ディジタル変換器と、アナログ部分をディジタル方式で制御するように結合されたディジタル制御ブロックとを含む。マルチチャネル受信機システムが、本発明に従って複数の受信機を含む。その上、一部の実施形態では、マルチチャネル受信機システムが、複数のデータチャネルのみならずクロック信号チャネルを含む。
【課題を解決するための手段】
【０００９】
一部の実施形態では、受信機は、アナログ・ディジタル変換器から信号を受信しかつ判定シンボルを生成するように結合された判定スライサを含むことができる。さらに、ディジタル制御ブロックは、アナログ・ディジタル変換器から信号を受信するように結合されたディジタル等化器を含むことができる。その上、ディジタル制御ブロックは、アナログ・ディジタル変換器から信号を受信するように結合された直並列変換器を含むことができる。
【００１０】
一部の実施形態では、アナログ部分はアナログ等化器を含み、ディジタル制御ブロックは、アナログ等化器へディジタル制御信号を供給するアナログ等化器制御ループを実行する。一部の実施形態では、アナログ等化器は複数のイコライザ段を含み、その各々がアナログ等化器制御ループによってディジタル方式で制御される。一部の実施形態では、複数のイコライザ段の各々は、ディジタル制御信号に応じて等化に切替え可能に含まれる複数の周波数応答を含む。一部の実施形態では、複数の周波数応答の各々は、アナログ等化器制御ループによってディジタル方式で制御される。一部の実施形態では、アナログ等化器制御ループは、ループ方程式を実行し、アナログ等化器の動作にマッピングされるサーモメータコードを利用する。
【００１１】
一部の実施形態では、受信機は、アナログ・ディジタル変換器から出力信号を受信してアナログ等化器の出力信号とアナログ信号を合計するように結合された判定帰還型等化器を含むことができ、判定帰還型等化器は、ディジタル制御ブロックにおいて実行される判定帰還型等化器ループからディジタル制御信号を受信するように結合されている。
【００１２】
一部の実施形態では、アナログ部分は、ディジタル制御ブロックにおいて実行されるゲインステージループによってディジタル方式で制御されるように結合されたゲインステージを含む。一部の実施形態では、ゲインステージは、ディジタル制御ブロックからのディジタル制御信号に従ってアナログ・ディジタル変換器における基準電圧を調整する。一部の実施形態では、ゲインステージは、ディジタル制御ブロックからのディジタル制御信号に従って信号を増幅し、アナログ・ディジタル変換器に出力信号を供給する。
【００１３】
一部の実施形態では、アナログ・ディジタル変換器は、電圧リファレンスによって生成される信号とアナログ信号を比較する少なくとも１つの比較器を含み、電圧リファレンスは、ディジタル制御ブロックにおいて生成されるディジタル信号によって制御される。一部の実施形態では、アナログ・ディジタル変換器の少なくとも１つの比較器が、中間スライサと、最小スライサと、最大スライサと、可調整スライサとを含む。一部の実施形態では、可調整スライサが、受信機の動作をモニタするために利用される。
【００１４】
一部の実施形態では、受信機は、複数の位相信号を受信しかつアナログ・ディジタル変換器にサンプリングクロック信号を供給するように結合された位相ブロックをさらに含み、位相ブロックは、ディジタル制御ブロックからディジタル制御信号を受信するように結合されている。一部の実施形態では、データクロック信号を受信するように結合されたタイミング回路によって複数の位相信号が生成される。一部の実施形態では、タイミング回路はフェイズロックループである。一部の実施形態では、位相ブロックは遅延ロックループである。一部の実施形態では、位相ブロックは位相補間回路である。一部の実施形態では、位相補間回路が、複数の電流増幅器と、複数の電流増幅器の各々に結合された複数のディジタル方式で切り替えられる電流源とを含み、電流増幅器の各々は、複数の位相信号のうち対応する１つを受信し、ディジタル方式で切り替えられる電流源は、ディジタル制御信号を受信するように結合される。
【００１５】
本発明に従ってマルチチャネルシステムにおいてデータを受信する方法は、アナログ部分への複数のデータチャネルのうち少なくとも１つを受信するステップと、アナログ部分の出力信号をディジタル化するステップと、ディジタル化出力信号から受信信号を決定するステップと、アナログ部分をディジタル方式で制御するステップとを含む。一部の実施形態では、本方法は、ディジタル化出力信号をディジタル方式で等化するステップをさらに含む。一部の実施形態では、本方法は、アナログ部分における複数のデータチャネルを等化し、等化をディジタル方式で制御するステップをさらに含む。一部の実施形態では、等化するステップは、多段のアナログ等化を提供する。一部の実施形態では、等化をディジタル方式で制御するステップは、ディジタル制御ループの実行を提供する。
【００１６】
一部の実施形態では、本方法は、タイミング回復をさらに含む。一部の実施形態では、タイミング回復を提供するステップは、位相ブロックに複数の位相信号を供給するステップと、位相ブロックにおいて位相をディジタル方式で調整するステップと、ディジタイザにサンプリング信号を供給するステップとを含む。一部の実施形態では、複数の位相信号を供給するステップは、データクロック信号を受信しかつ複数の位相信号を決定するステップを含む。一部の実施形態では、位相をディジタル方式で調整するステップは、ディジタル制御ループを実行するステップを含む。
【００１７】
これらの、そして他の実施形態について、添付の図面を参照しながら以下にさらに述べる。
【発明を実施するための最良の形態】
【００１８】
本発明の一部の実施形態に従った受信機システムは、集積回路チップ間の伝送に利用されることができる。一部の実施形態では、受信機は、複数のデータのストリームを受信することができる。受信機は、次には、各データストリームからデータ及びクロック信号を受信し、各データストリームからのクロック及びデータ信号を集積回路チップまたはチップ群の残部に供給する。本明細書に開示されている例はＨＤＭＩ用途に最も適しているが、本発明に従ったトランシーバは、任意のシリアルバックプレーン用途、ＨＤＭＩ、ＨＤＴＶ、ファイバーチャネルを含む有線通信、またはＳＯＮＥＴ及びイーサネット（登録商標）を含む光通信システムに適用可能であることも分かっている。
【００１９】
データストリームの各々に対応する最適クロック信号は、位相及び周波数の両方が互いに異なることがある。尤も、ＨＤＭＩシステムには位相オフセットしかない。各データストリームからデータを受信するための最適クロック信号の周波数は、伝送の名目周波数とは異なっていてよい。
【００２０】
図１は、本発明に従った受信機システム１００のブロック図を示す。受信機システム１００は、例えば、集積回路上で、集積回路の複数のピンに複数のデータストリームが入力されるようにして、実装されることができる。受信機システム１００は、複数のディジタルクロック／データ回復（ＤＣＤＲ）回路１２０−１〜１２０−Ｎを含む。ＤＣＤＲ回路１２０−１〜１２０−Ｎの各々は、データストリーム１２２−１〜１２２−Ｎのうちの対応する１つを受信する。図１に示される実施形態において、ＤＣＤＲ回路１２０−１〜１２０−Ｎにタイミング信号を供給するために、単一のタイミング回路１１０がＤＣＤＲ回路１２０−１〜１２０−Ｎの各々に結合されている。タイミング回路１１０は、フェイズロックループ（ＰＬＬ）、遅延ロックループ（ＤＬＬ）、または受信クロックを回復する何か他の方法を含むことができる。さらに、データストリーム１２２−１〜１２２−Ｎは、１本の伝送路によって、または異なる対の伝送路によって、運ばれ得る。
【００２１】
図１に示す受信機システム１００の実施形態に示されているように、タイミング回路１１０は、クロック信号のＭ個の位相に対応する複数のクロック信号を生成する。クロック信号は、タイミング回路１１０へのタイミング基準入力に基づくことができる。タイミング回路１１０に入力されるタイミング基準、つまり入力クロックは、受信機システム１００を含む集積回路に入力されることができるか、あるいは集積回路上に生成されることがある。ＨＤＭＩなどのシステムでは、入力クロックは、受信データと同時にケーブルを渡って来る。その上、タイミング基準の周波数は、ＨＤＭＩの場合同様、データストリーム１２２−１〜１２２−Ｎの名目伝送周波数に対応させることができる。
【００２２】
クロック信号の周波数は、このとき、データストリーム１２２−１〜１２２−Ｎの伝送周波数に関連させられることができる。クロック信号のＭ個の位相は、ＤＣＤＲ回路１２０−１〜１２０−Ｎに入力される。クロック位相信号の周波数は、データストリーム１２２−１〜１２２−Ｎの伝送周波数とほとんど同期であるかあるいはＨＤＭＩと同様に完全に同期であることができる。同期クロック入力がない実施形態では、タイミング回路１１０によって生成されるクロック信号は、データストリーム１２２−１〜１２２−Ｎと同じ周波数でないかもしれないが、データストリーム１２２−１〜１２２−Ｎにおいてデータのクロック周波数のある一定のパーセンテージ（例えば約１％）内にあることがある。一部の実施形態では、タイミング回路１１０への入力クロック信号は、ローカルで（例えば、受信機１００を含む集積回路上で）生成されることができる。一部の実施形態では、タイミング回路１１０への入力クロック信号は、データストリーム１２２−１〜１２２−Ｎのうちの１つから決定されることができる。一部の実施形態では、タイミング回路１１０への入力クロック信号は、受信機１００を含む集積回路に入力される。周波数範囲が非常に大きいシステム（ＨＤＭＩで２５ＭＨｚから１６５ＭＨｚの入力クロック周波数、これはデータのボーレートの１０分の１である）では、タイミング回復のための入力クロック信号の使用により、タイミング回路１１０が、データの周波数に近い（または周波数ちょうどの）クロックを生成することができ、ＤＣＤＲ回路１２０−１〜１２０−Ｎの各々におけるタイミング回復のデザインを単純化する。
【００２３】
図１に示されているように、タイミング回路１１０によって生成されるＭ個のクロック信号が、ＤＣＤＲ１２０−１〜１２０−Ｎに供給される。ＤＣＤＲ１２０−１〜１２０−Ｎは、タイミング回路１１０からのＭ個のクロック信号を利用し、データストリーム１２２−１〜１２２−Ｎの各々からクロック及びデータを抽出する。さらに、一部の実施形態では、ＤＣＤＲ回路１２０−１〜１２０−Ｎは、回復されたデータを非直列化し、クロックを然るべく調整して、高速データストリーム１２２−１〜１２２−Ｎの各々に対応する低速の複数ビット（すなわちパラレル）データストリーム及びより低速なクロックを供給するようにすることができる。低速パラレルデータストリームは、次に、標準ＶＬＳＩ論理によって利用及び処理されることができる。
【００２４】
図２Ａは、チャネル受信機１２０−１の一実施形態を示す受信機１００の一実施形態を示している。図２Ａに示されているように、受信機１００は、データストリーム１２２−１からデータ０を、データストリーム１２２−２からデータ１を、データストリーム１２２−３からデータ２をそれぞれ受信するための受信機１２０−１、受信機１２０−２、受信機１２０−３を含む。図１に示されているように、受信機１００は、任意の数のデータストリーム（代わりに本明細書中ではデータチャネルと呼ぶ）からデータを受信するために任意の数のＤＣＤＲを含むことができる。受信機１００はまた、独立クロック信号であるデータクロックを受信するようなタイミング回路１１０を含むことができ、タイミング回路１１０はＰＬＬであることができる。
【００２５】
図２Ａには、１つのチャネル受信機、チャネル受信機１２０−１（または単に受信機１２０）が示されている。チャネル受信機１２０−２及び１２０−３は、チャネル受信機１２０に関して説明されるものと実質的に同じであることができる。チャネル受信機１２０に示されているように、データ０がアナログ等化器（ＡＥＱ）２０５内へ受信される。ＡＥＱ２０５は、直流オフセット（ＤＣＯ）／ベースライン変動（ＢＬＷ）ブロック２０４に結合されている。ＢＬＷ２０４からの出力信号はゲインステージ２０６に入力され、ゲインステージ２０６はＡＤＣ２０７にも結合されている。一般的に、ＡＥＱ２０５、ＢＬＷ２０４、ゲインステージ２０６の順序は、図２Ａに示されているものと異なる場合がある。次に、ＡＤＣ２０７からのディジタル化信号が制御ブロック２０８に入力される。制御ブロック２０８からの出力信号はスライサ２０９に入力され、スライサ２０９はチャネル受信機１２０からの出力信号を供給する。図１に示されている実施形態では、データクロック信号はフェイズロックループ（ＰＬＬ）１１０に入力され、ＰＬＬ１１０は位相ブロック２１０に信号を供給する。位相ブロック２１０は、データ０を受信するためのサンプリングクロック信号をＡＤＣ２０７に供給し、そして、例えば位相補間回路または遅延ロックループ（ＤＬＬ）であることができる。入力クロックが受信データと同期でないシステムでは、位相ブロック２１０は、周波数回復と位相回復とを行うことができる。しかし、ＨＤＭＩでは、位相回復しか必要でない。
【００２６】
図２Ａに示されているように、各処理段階は、アナログであれディジタルであれ、制御ブロック２０８によってディジタル方式で制御される。制御ブロック２０８は、その段階を適応的に制御するディジタル制御ループを実行することができる。換言すれば、ＡＥＱ２０５、ＤＣＯ／ＢＬＷブロック２０４、ゲインステージ２０６及び位相ブロック２１０は、制御ブロック２０８において実行されるディジタル制御ループによって精密に制御されることができる。チャネル受信機１２０の各段階のディジタル方式制御は、より正確な等化、タイミング回復を提供し、受信機１２０ひいてはマルチチャネル受信機１００の性能を大いに向上させることができる。
【００２７】
図２Ｂは、制御ブロック２０８の一実施形態を示す。図２Ｂに示されているように、ディジタル制御ブロック２０８は、ＤＣＯ／ＢＬＷブロック２０４、アナログ等化器２０５、ゲインステージ２０６、位相ブロック２１０の各々へディジタル制御を与えるフィードバックループを含む。図２Ｂに示されているように、ＡＤＣ２０７からのシリアルデータは、直並列変換器２２２において非直列化されることができる。一部の実施形態では、ＡＤＣ２０７からの出力データは、それ自体がマルチビットであることができる。一部の実施形態では、ＡＤＣ２０７のマルチビット出力は、非直列化されることができる。直並列変換器２２２からの出力信号は、ディジタル等化器２１２に入力されることができる。直並列変換器２２２は、zero_crossingサンプルの非直列化されたバージョンを出力することもでき、それは、ＡＤＣ２０７のデータサンプリングから１８０度位相がずれて取られる１ビットのサンプルであることができる。ディジタル等化器２１２からの出力データは、データ制御部２０８からスライサ２０９へ出力される。誤差信号ｅの計算のために、スライサ２０９からの判定信号は、ディジタル制御ブロック２０８からの出力信号と共に加算器２２４に入力される。判定及び誤差信号は、オフセット／ベースライン変動ループ２２０、アナログ等化器ループ２１８、ゲインステージループ２１６、タイミング回復ループ２１４において実行されるディジタルフィードバックループで利用されることができる。これらのループの例示的な実施形態については、以下でさらに述べる。ディジタル制御ブロック２０８はまた、当該ブロック内で行われる等化を完全に適応させることができる。
【００２８】
図２Ａは、専用クロックチャネルから周波数回復が行われるような一実施形態を示しているが、一部の実施形態では、タイミング回復は、データチャネル自体において受信されるデータストリームに基づいて行われることができる。さらに、上記したように、任意の数のデータチャネルを収容するために、任意の数のチャネル受信機１２０−１〜１２０−Ｎが受信機１００に含められることができる。ＨＤＭＩシステムは、例えば、典型的には、データクロックを供給する１つの専用クロックチャネルと共に３つまたは６つのデータチャネルを含む。
【００２９】
図２Ａに示されているような受信機１２０のいくつかの実施形態は、従来のこの型の受信機より幾つかの点で優れている。例えば、受信機１２０の実施形態は、アナログアプローチとディジタルアプローチの両者を組み合せている。アナログ領域、ディジタル領域、またはアナログ領域とディジタル領域の組合せのいずれにおいて等化が実行されようと、ディジタル制御ループを利用することで、等化処理の精密な連続制御が可能になる。等化のディジタル制御は、より良好な等化と、それゆえにより良好な性能を有する受信機とをもたらす。
【００３０】
同様に、ディジタル制御ループを利用して、タイミング回復を制御することができる。その上、遅延ロックループ（ＤＬＬ）と類似の機能を有することができるような精密な位相補間回路２１０を利用すると、ＡＤＣ２０７に対するサンプリング点をより正確に選ぶことができるようになり、性能の向上につながる。さらに、一部の実施形態では、位相ブロック２１０におけるステップが小さいことで、高帯域幅タイミング回復ループが可能になる。このより高い帯域幅の回復ループは、より多くのジッタの追跡を可能にすることができ、それは、この場合もやはり、よりロバストな実装と関連している場合がある。
【００３１】
さらに、図２Ａ（及び図３Ａないし図３Ｄ）に示されているアナログ領域とディジタル領域の間の仕切り（パーティション）は、本発明の一部の実施形態がディジタル領域においてより複雑なアルゴリズムで実行されることを可能にするが、それらのアルゴリズムは、通常は、アナログアプローチでは使用できない。これらのディジタルアルゴリズムは、要求に応じて、アナログ及びディジタルの両段階を制御することができる。
【００３２】
その上、受信機１００の一部の実施形態では、制御ブロック２０８において実行されるディジタルループ、例えば、オフセット／ベースライン変動ループ２２０、アナログ等化器ループ２１８、ゲインステージループ２１６、タイミング回復ループ２１４などは、連続的に適応できるものであることができ、この場合もやはり、よりロバストな性能がもたらされる。適応型ディジタルループは、環境変化、例えば温度変化または人間の相互作用に起因するものなどを容易に追跡することができる。本発明の一部の実施形態では、ディジタルループは、ひとたび最適位置に達したらフリーズされることができる。
【００３３】
図３Ａ、図３Ｂ、図３Ｃ及び図３Ｄは、本発明に従った等化の例示的な実施形態を示している。図３Ａは、本発明の実施形態であって、等化が、完全に、ディジタル領域において制御ブロック２０８のディジタル等化器２１２によって成し遂げられるものを示している。図３Ｂは、本発明の実施形態であって、等化がアナログ領域とディジタル領域の間で分割されているものを示している。図３Ｃは、本発明の実施形態であって、等化がアナログ等化器と判定帰還型等化器（ＤＦＥ）の間で分割されているがアナログ領域においてＤＦＥ補正項が利用されているものを示している。図３Ｄは、本発明の実施形態であって、等化が完全にアナログ領域において成し遂げられ、制御ブロック２０８がディジタル等化器２１２を含まないものを示している。
【００３４】
図３Ａ、図３Ｂ、図３Ｃ及び図３Ｄに示されているように、伝送信号はチャネル３０２を介して伝送される。チャネル３０２の伝送媒体は、典型的にはローパスフィルタのように振る舞い、伝送された信号のより高い周波数成分を抑制し、位相ひずみを発生させる。結果的に得られる伝送された信号の分散は、符号間干渉（ＩＳＩ）をもたらす。また、ＩＳＩ問題により、受信機の「アイ（眼）」は縮小することになり、極端な場合には完全に閉じかねない。等化の処理は、ＩＳＩの効果に逆らって受信信号のアイを開こうとするので、誤差のない検出に役立つ。
【００３５】
図３Ａは、等化３０１の完全ディジタルインプリメンテーションを示している。ＡＤＣ２０７からのディジタル化信号が制御ブロック２０８に入力され、制御ブロック２０８にはディジタル等化器２１２が含まれる（図２Ｂを参照）。制御ブロック２０８のディジタル等化器２１２は、各々が独立的に適応するタップであることができる複数のタップを有する、線形または判定帰還型等化器であることができる。等化器に対する完全にディジタル型のインプリメンテーションは、アナログアプローチにより達成できるものに比べて、より一貫した等化器特性と、チップを製造する際のプロセス変動へのより良好なイミュニティ（耐性）とをもたらすことができる。さらに、そのような等化器は、ディジタル等化器２１２の範囲内にある任意のチャネルに対する最小２乗誤差（ＬＭＳＥ）解法に適応できるので、広範囲のチャネルに対して等化を提供する。異常があるチャネル３０２でさえも（異常は、僅かに損傷を受けたかあるいは奇妙な反射を示しているチャネル３０２に発生することがある）。しかし、例えば図３Ａに示されているような完全ディジタル等化を実現することは、そうでなければ必要であったであろう解像度より多くの解像度をＡＤＣ２０７が提供する（すなわち、より多くのビットでディジタル化を表す）ことを必要とする。ＡＤＣ２０７が１サンプル当たりのビットをより多く供給する必要性は、受信機１２０のアナログ・ディジタル変換器の電力及び面積コストを増加させる。
【００３６】
図３Ｂは、アナログ領域とディジタル領域の間で等化が分けられているような実施形態を示している。そのようなものとして、データ信号は、ＡＤＣ２０７においてディジタル化される前に、アナログ等化器（ＡＥＱ）２０５において部分的に等化される。次に、ＡＤＣ２０７からのディジタル信号が制御ブロック２０８に入力される。制御ブロック２０８にはディジタル等化器２１２が含まれる。図３Ｂに示されているように、ＡＥＱ２０５は、制御ブロック２０８によって、例えばアナログ等化器ループ２１８によって、ディジタル方式で制御されることができる。一部の実施形態では、図３Ｂに示されているように、大まかな等化は、アナログ等化器２０５によってアナログ領域で行われることができ、残りの等化は、制御ブロック２０８のディジタル等化器２１２によってディジタル領域で成し遂げられる。ディジタル領域とアナログ領域間で等化タスクの複雑さを分けることで、ＡＤＣ２０７は、等化が完全にディジタル領域で達成されるならば必要とされるビットより少ないビットを供給することが必要とされる。従って、ＡＤＣ２０７は、等化が完全にディジタル領域で行われるならば必要とされるであろうほどには製造費用が高い必要はなく、それほどの電力及び面積割当量を必要としないことがある。その上、ディジタル領域において等化を行う利点の多くは維持されることができる。それらの利点には、ＬＭＳＥ解法に適応する能力と、明確な性能特性の提供と、プロセス変動へのより良好なイミュニティ（耐性）とが含まれる。その上、一部の実施形態では、アナログ等化部分ＡＥＱ２０５をフリーズさせることができ、一般的により精密に制御されることができるようなディジタル等化器２１２によって行われるディジタル等化の適応が利用できる。ディジタル等化を提供することの大きな欠点は、それが、等化が純粋にアナログ領域で行われるならば必要とされるであろうビットより多いビットを供給することをＡＤＣ２０７に尚も要求することである。さらに、アナログ等化及びディジタル等化は、それぞれ回路上で面積及び電力を費やさせるが、両方の等化が実行される必要はない。
【００３７】
ディジタル等化器２１２は、図３Ｂにおける制御ブロック２０８内に実現されることができるが、ディジタル線形等化器または判定帰還型等化器（ＤＦＥ）であることができる。ＡＥＱ２０５によってアナログ領域内で大まかな等化が成し遂げられ、細かな等化はディジタル等化器２１２によって成し遂げられることができるので、ディジタル回路の信頼性及び再現性の利点を与える。さらに、一部の実施形態では、ＡＥＱ２０５は、よりコアースな（粗い）アナログ成分を利用することができるので、チップ面積及び電力の両方の節約になり、受信機は、一定形状のチャネル群の等化に限定されない。マルチタップ・ディジタル線形等化器２１２は、実際のチャネルの特性に合うように適応的に調整されることができる。従って、ＡＥＱ２０５と共にディジタル等化器２１２としてディジタル線形等化器または判定帰還型等化器を提供することにより、最適等化を提供することができるが、この場合もやはり、ＡＤＣ２０８及び制御ブロック２０８の等化器２１２の複雑さが増すことに起因するようなより大きな電力消費及びより広いダイ面積を犠牲にしている。
【００３８】
制御ブロック２０８の等化器２１２に実現される判定帰還型等化器（ＤＦＥ）は、高雑音余裕度の優れた性能を提供することができる。しかし、ＤＦＥでは、１つの判定誤差が、受信機からの複数の誤差をもたらす場合がある。ＡＥＱ２０５が等化の大部分を行うような実施形態では、この誤差伝搬効果は小さい。さらに、現在の判定は、次の判定を行う際に用いるために等化器２１２にフィードバックされる必要があるため、ＤＦＥの実現は困難である。さらに、等化器２１２があると、ＡＤＣ２０７は、純アナログ等化アプローチに必要とされるであろうビットより多くのビット（すなわちより高い解像度のディジタル化）を生成する必要があるであろう。等化器２１２がＤＦＥを含むような一部の実施形態では、制御ブロック２０８において実行されるディジタル制御ループは、ＤＦＥのクリティカルパスを実現する困難を最小にするためにＤＦＥの１番目のタップが必要ないようにＡＥＱ２０５を適合させることができる。
【００３９】
制御ブロック２０８の等化器２１２において線形等化器または判定帰還型等化器のいずれかを利用することは、純アナログ等化アプローチに比べてはっきり違う利点がある。アナログ等化器２０５は、大まかな等化を行うことができ、ディジタル等化器２１２は、チャネル３０２において生じるひずみに十分に対抗するようによりフレキシブルで細かな等化を提供することができる。獲得中、ＡＥＱ２０５は、最後にスライサ２０９においてなされた判定が正しい可能性が高いことを確実にするのに役立つことができ、フィードバック係数の高信頼適応を可能にする。また、アナログ等化の存在は、フィードバック係数が小さいこと、誤差伝搬の効果を最小にすることを確実にするのに役立つであろう。アナログ等化は、等化器２１２の判定帰還型等化器インプリメンテーションに結合され、アナログ領域における等化の全てを行うよりもより信頼できるシステムを、たとえより高価なシステムであっても、提供することができる。追加費用は、主として、ディジタル等化の性能を許容するべくＡＤＣ２０７が生成するビット数の増加に因るが、ディジタル等化器２１２におけるＤＦＥまたは線形等化器の実現もまた、ダイのサイズ及び電力を大きくする。
【００４０】
一部の実施形態では、図２Ｂに示されているように、直並列変換器２２２が、もしあれば、制御ブロック２０８内に、ＡＤＣ２０７とディジタル等化器２１２の間に実装される。そのような実装は、ディジタル等化器２１２内でのＤＦＥの利用と矛盾している。例えば、ＡＤＣ２０５からのＡＤＣデータは４倍並列化されることができ、制御ブロック２０８のフィードバックループにおけるディジタル制御のディジタル実現をより単純化にするのに役立つが、そのとき、ＤＦＥにおいて利用されるデータは存在しない。
【００４１】
図３Ｃは、アナログ等化器２０５及びＤＦＥ３０３を含む等化の実施形態を示しているが、ここで、ＤＦＥ３０３は、完全にディジタル等化器２１２に実現されるのではなく、アナログ領域において補正を行う。ＡＥＱ２０５及びＤＦＥ３０３のための制御ループは制御ブロック２０８において実行されるが、制御ブロック２０８では更なる等化は行われない。ＤＦＥ３０３は、ＡＤＣ２０７（スライサ２０９の役割も果たす）からの出力信号を受信してフィードバックを計算する。ディジタルフィードバック値がディジタル・アナログ変換器（ＤＡＣ）３０６に入力される。ＤＡＣ３０６からのアナログ出力信号が、次に、加算器３０４においてＡＤＣ２０７への入力信号に加えられる。サンプルホールド（Ｓ／Ｈ）ブロック３０５がＡＥＱ２０５からの信号をサンプリングし、加算器３０４においてＤＡＣ３０６からの出力信号が保持信号に加えられる。そのようなやり方で、キャンセルされていないＩＳＩは、サンプルホールド３０５より後であるがＡＤＣ２０７のスライサ部より前でアナログ信号から合計される。この技術の利点は、ＡＥＱ２０５が、単純なＡＤＣ２０７を利用する能力を保持しながらＤＦＥ３０３（フィードフォワードタップなし）と組み合せられることができることである。欠点は、ＡＤＣ２０７のスライサとして困難なクリティカルパスがあること、ＤＦＥ計算がＤＦＥ３０３で行われたこと、ＤＡＣ３０６は１クロック期間内に実行する必要があることである。
【００４２】
一部の実施形態では、ＡＥＱ２０５は、ループ方程式
【数１】
2009531974.tif 000003
に従って更新され、それは制御ブロック２０８のアナログ等化器ループ２１８によって実行される。この式において、ＥＱｋは時間ｋでの等化器設定、ｅｋは時間ｋでの誤差、ｄｋ−１は時間ｋ−１での判定、αＥＱは等化器ループ係数である。このループ方程式は、ＤＦＥ３０３の１番目のタップが利用されることにならないことを確実にし、それはクリティカルパスを実現することができる時間を２クロックサイクルに増やす。一部の実施形態では、ループブロック２１８において他のアナログ等化器ループ方程式が実行されることがあり、それはＤＦＥ３０３と組み合わされるときにより良好な性能を有することがあるが、ＤＦＥ３０３の１番目のタップが必要とされないことを確実にしないことがあるので、実行がより困難である。そのようなループ方程式の一例は、
【数２】
2009531974.tif 000004
である。
【００４３】
図３Ｄは、等化が完全にアナログ領域で行われるような等化の一実施形態を示している。図のように、ＡＥＱ２０５のための制御ループは制御ブロック２０８のアナログ等化器ループ２１８で実行されるが、制御ブロック２０８では更なる等化は行われない（すなわち、制御ブロック２０８はディジタル等化器２１２を含まない）。上記したように、等化を完全にアナログ領域で行う利点は、ＡＤＣ２０７の複雑さが低減されることである。ＡＥＱ２０５はディジタル等化器ほどにはフレキシブルではないが、ＡＥＱ２０５は、制御ブロック２０８内のディジタル制御ループ２１８からの入力を得るので、純アナログ等化器よりフレキシブルである。ディジタル制御ループの実行は、等化器２０５の各段に対する最適設定の決定を可能にし、よりクリーンな等化及びより良好な性能のためのＡＥＱ２０５の精密な制御ができるようにする。
【００４４】
一部の実施形態では、ＡＥＱ２０５は、多段等化器であることができる。例えば、各段がディジタル方式で制御される４段等化器が実現されることができる。一部の実施形態では、多段等化器の各段は、複数のオプションを含む。図４Ａ、図４Ｂ及び図４Ｃは、本発明に従ったＡＥＱ２０５のいくつかの実施形態を示している。
【００４５】
図４Ａに示されているように、ＡＥＱ２０５は、任意の数Ｉのイコライザ段４０１−１〜４０１−Ｉを含むことができる。図４Ａに示されている実施形態では、イコライザ段４０１−１〜４０１−Ｉは直列に結合されている。イコライザ段４０１−１〜４０１−Ｉの各々は、ディジタル制御ブロック２０８からディジタル方式で制御されることができる。一部の実施形態では、イコライザ段４０１−１〜４０１−Ｉの全てがディジタル方式で制御されるわけではない。一部の実施形態では、各段の利得（ゲイン）は、ＡＥＱ２０５の柔軟性（フレキシビリティ）を最大にするために、周波数領域において異なる形状を有することができる。
【００４６】
図４Ｂは、イコライザ段４０１の一実施形態を示しているが、これはイコライザ段４０１−１〜４０１−Ｉのうちの任意の１つである。図４Ｂに示されているように、アナログ信号は、ゲインブロック４１０において受信される。ゲインブロック４１０の周波数応答は、１若しくは複数の周波数応答ブロック４１２−１〜４１２−Ｎ’によって制御される。周波数応答ブロック４１２−１〜４１２−Ｎ’の各々は、ディジタル方式で制御されるスイッチ４１３−１〜４１３−Ｎ’のうちの対応する１つを介してゲインブロック４１０に結合されることができる。さらに、図４Ｂにおいて、周波数応答ブロック４１２−１〜４１２−Ｎ’の一部または全部が、ディジタル方式で制御されることができる。
【００４７】
図４Ｃは、本発明の一部の実施形態に従った周波数応答ブロック４１２の例を示している。図４Ｃに示されているように、周波数応答ブロック４１２は、スイッチ４２０−１〜４２０−４を含むことができ、これらのスイッチは、抵抗を変化させて、ゲイン４１０の周波数応答が制御されるようにすることができる。図４Ｃには４つのスイッチ４２０が示されているが、任意のスイッチ数Ｎ’’が使われることができる。
【００４８】
このインプリメンテーションの例として、ＡＥＱ２０５の一部の実施形態は、４つの段４０１（段４０１−１〜４０１−４）を含む場合がある。各段は、８つの周波数応答オプション４１３（周波数応答４１３−１〜４１３−８）を含み、各周波数応答４１３は、スイッチ４２０−１〜４２０−４によって制御される４つの切替え可能な抵抗器を含む場合がある。そのような構成は、８２５ＭＨｚで最大４０ｄＢ損失でチャネルの等化を提供することができる。この大量の等化により、受信機１００は、この量の等化を行うことができない受信機よりも長い長さの媒体によってかつより苛酷な環境で動作できる。大量の等化を提供することで、信号伝送ハードウェア内でより安価な部品を使用することができ、それにより、基板、コネクタ、配線、静電放電（ＥＳＤ）保護デバイス（コンデンサなど）のコスト削減につなげることができる。最大４０ｄＢの等化を実行する能力により、より遠くまで届く媒体を用いる自由が許容され、受信機１００及びコネクタを作業システム内のどこに設置すべきかをそれほど懸念しなくてよくなる。換言すれば、受信機１００は、場合によっては低品質銅配線によって遠い距離を横断しなければならないかもしれないようなシステムの異なる部分からの入力信号を処理することができる。
【００４９】
ＡＥＱ２０５の動作に適応するようにディジタル制御部２０８によって実行され得るアルゴリズムが、次の等化式によってアナログ等化ループ２１８において実行されることがある。
【数１】
2009531974.tif 000005
ここで、ＥＱｋは時間ｋでの等化器設定、ｅｋは時間ｋでの誤差、ｄｋ−１は時間ｋ−１での判定、αＥＱはループ係数である。図２に示されているように、ディジタル制御部２０８は、スライサ２０９から判定を受信し、スライサ２０９への入力信号と判定された信号との差である誤差ｅｋを計算する。ループ係数αＥＱは制御ループ２１８の利得を制御する。この位相検出器（ｄｋ−１＊ｅｋ）は、ＡＥＱ２０５への入力信号が過剰または過少に等化されているかどうかを示す。この累積された位相検出器出力は、ＡＥＱ２０５の段４０１の各々に対する最適設定を決定するためにディジタル制御部２０８のアナログ等化器ループ２１８において実行されるマッピング機能を介して処理される。一部の実施形態では、サーモメータコードが利用されることができる。一部の実施形態では、マッピングは、等化の量が一部の実施形態では単調にＥＱｋと共に増加する限り、許容される。
【００５０】
一部の実施形態では、上式に表されている位相検出器は、シンボル遷移に関してのみ更新されることができ、それは過剰または過少な等化の判断のより強い指標となることができる。一部の実施形態では、例えば４倍の入力のサブサンプリングは、対応する直並列変換器が遮断されるようにするので、アナログ領域におけるワット損を低減するのに役立つ。その上、上式によって表されるループの利得は、制御されることができ、チャネル変動にディジタル制御部２０８が応答する帯域幅を制御する。
【００５１】
一部の実施形態では、マッピングに利用されるサーモメータコードは２８ビット幅であることができ、等化器の４つの段４０１の各々に対する７ビットの制御を提供する。各段４０１は、そのとき、８つの個別の設定を有することができる。より多くの等化が必要になるにつれて、段４０１−１は０から７へ進むことになり、一方で他の段は０にとどまっている。段４０１−１がその最大値に達した後、段４０１−２が７まで増加し始める。残りの段は、順に同様に実行される。
【００５２】
図４Ｄは、図４Ａないし図４Ｃに示されているＡＥＱ２０５の実施形態において実行されることができるアナログ等化器ループ２１８の例示的な実施形態を示している。図４Ｄに示されているように、等化器ループ２１８は、判定及び誤差データ及びクロック信号をループ方程式ブロック４４０内へ受信し、そこでは、前掲したようなループ方程式を実行する。等化器ループブロック４４０からの出力信号は、一部の実施形態では５ビット値であり、等化器マッピング部４４２に入力される。マッピングを実行するための例示的なコードが、疑似コードブロック４４４に示されている。図のように、等化器マッピング部４４２は、複数の値を、この場合には４つの段４０１の各々を制御するための４つの３ビット値を、出力する。これらの各々は、変換ブロック４４６内のサーモメータ変換部４４８に入力される。ブロック４５０に例示的なサーモメータコード変換部が示されている。この特定の例では、３ビット値は各々７ビットのサーモメータコードに変換される。サーモメータコード変換部４５０の各々からの出力信号は、次にバス連結部４５２に入力され、２８ビットパラレル信号としてＡＥＱ２０５に伝送される。上記したように、各段を制御するために、任意の数のビットへの変換と共に任意の数の段４０１が利用されることができる。その結果、変換ブロック４４６は、任意の数のビットを出力することができる。
【００５３】
図２Ａにさらに示されているように、受信機１００の一部の実施形態はゲインステージ２０６を含むことができ、ゲインステージ２０６は制御ブロック２０８内のゲインステージループ２１６によってディジタル方式で制御されることができる。ゲインステージ２０６は、期待される振幅の範囲にわたって受信信号の高信頼データ復号化を提供することができる。受信機で受信される信号振幅の違いは、種々のトランスミッタの送信強度の差、ケーブルの不完全性、または不正確な等化を含む、多数の異なる原因がもとになっている場合がある。
【００５４】
図２Ａに示されているように、ゲインステージ２０６は、アナログゲインステージであることができる。しかし、一部の実施形態では、制御ブロック２０８内に別途のゲインステージがディジタル方式で実装されることができる。一部の実施形態では、ゲインステージ２０６はアナログゲインステージであることができ、制御ブロック２０８にディジタル方式で実装された追加のゲインステージが存在する。一部の実施形態では、アナログゲインステージ２０６は、レベルシフタとして実装されることができるため、ＡＤＣ２０７内に実装されるスライサが、制御ブロック２０８のゲインステージループ２１６において生成される制御値に基づき動かされる。この実装により、アナログデータパスに逓倍器または増幅器を実装する必要がなくなる。一部の実施形態では、ゲインステージ２０６は、ディジタル方式で制御される可変利得増幅器を含むことができる。
【００５５】
ディジタル等化を行わない本発明の一部の実施形態に従ったＡＤＣ２０７のためのスライサ構成５００が図５に示されている。図５に示されているように、電圧リファレンスブロック５０１は、比較器５０２、５０３、５０４、５０５に比較電圧を供給する。比較器５０２、５０３、５０４、５０５への入力は、ＡＥＱ２０５から出力信号を受信するようにＡＥＱ２０５に結合されている。図５に示されているように、比較器５０２は、電圧Ｖｍａｘを受けるように電圧リファレンスブロック５０１に結合され、MAX_SLICER信号を出力し、比較器５０３は、電圧Ｖｍｉｎを受けるように電圧リファレンスブロック５０１に結合され、MIN_SLICER信号を出力し、比較器５０４は、電圧Ｖｍｉｄを受けるように電圧リファレンスブロック５０１に結合され、MID_SLICER信号を出力し、比較器５０５は、電圧Ｖａｄｊを受けるように電圧リファレンスブロック５０１に結合され、ADJ_SLICER信号を出力する。図５に示されているように、比較器５０２、５０３、５０４、５０５の各々は、等化器出力信号eq_outがそれぞれの基準信号より高ければ＋１を、等化器出力信号eq_outがそれぞれの基準信号より低ければ−１を与える。図５では２ビットあまりにディジタル化されているものが示されているが、高解像度ディジタイザの実装が可能である。
【００５６】
図５に示されている例示的な実施形態では、スライサ構成５００は、比較器５０２、５０３、５０４によって表される入力信号eq_out上の３つの主要なスライサを含む。比較器５０４は、MID_SLICER信号を出力するが、信号がディジタル＋１であるかディジタル−１であるか（論理１であるか０であるか）を決定するべく平均信号値（公称０ボルト）で信号eq_putをスライスしようと試みる。これらの実施形態において、スライサ２０９は、実際にＡＤＣ２０７の一部であり、ディジタル制御部２０８へ判定及び誤差を供給する。
【００５７】
比較器５０２は、理想的な＋１を示すであろう閾値よりも信号が大きいか小さいかを決定するものであって、eq_out信号とＶｍａｘ信号を比較する。Ｖｍａｘ信号は、理想的な＋１を示す電圧レベルに設定される。同様に、比較器５０３は、MIN_SLICER信号を出力するが、これは、信号eq_outが理想電圧レベルより大きいか小さいかを−１の表示で示す。MID_SLICER、MAX_SLICER、MIN_SLICER信号の組合せ集合は、ＡＤＣ２０７のディジタル論理に、信号eq_outと関連するシンボルを決定させかつシンボルを決定する際の誤差のサインを決定させる。
【００５８】
一部の実施形態では、Ｖｍｉｄ値はゲインステージループに影響されない。一部の実施形態では、Ｖｍａｘ及びＶｍｉｎ値のみが調整される。ディジタル制御部２０８のゲインステージループ２１６は、MIN_SLICER及びMAX_SLICERによって受信される誤差及び判定情報を次式
【数３】
2009531974.tif 000006
において利用することができる。ここで、ａｇｃｋは時間ｋでの自動利得設定、ｅｋは時間ｋでの誤差、ｄｋは時間ｋでの判定である。この場合もやはり、時間ｋでの判定は、ＡＤＣ２０７のスライサの出力に基づき、時間ｋでの誤差は、スライサ５００への入力信号とスライサ５００による判定の差に関係している。具体的に言うと、ｄｋはMID_SLICER５０４の出力値であり、ｅｋは、ｄｋ＝１であればMAX_SLICER５０２の出力値であり、ｄｋ＝−１であればMIN_SLICER５０３の出力値である。αａｇｃ値は、ゲインステージループ２１６において実行される制御ループの利得を制御する。上式によって示されるように、時間ｋでの位相検出器（ａｇｃｋ）は、時間ｋでの誤差を同じ時間ｋでの判定に乗じた結果である。位相検出器出力は、フィードバックループにおいて累積され、最適利得設定を決定するために利用される。最適利得設定は、ＡＤＣ２０７内のスライサ構成５００のスライサ位置を決定する。
【００５９】
図５に示すスライサ構成５００の例示的な実施形態では、累算器（ａｇｃｋ）の５つの最上位ビットを利用してＶｍａｘ及びＶｍｉｎの両値が決定される。従って、比較器５０２及び５０３はそれぞれ、３２の異なる電圧の選択を比較することができる。最小スライサ及び最大スライサ（電圧レベルＶｍａｘ及びＶｍｉｎを伴う比較器５０２及び５０３）は、受信信号の負及び正の側をそれぞれスライスする。従って、ディジタル制御部２０８によって電圧リファレンス５０１へ供給される５ビットの符号のない値は、注意深く利用されるべきである。一例において、５ビット数は、各カウントが２５ｍＶを表す１の補数であることができる。
【００６０】
一部の実施形態では、ディジタル制御部２０８は、連続的にａｇｃｋの値を適応的に調整することができるか、あるいは、若干の整定時間後にａｇｃｋの値をフリーズすることができる。さらに、ａｇｃｋがどれだけ速く収束しかつ受信機１００への入力信号の変化に応答するかを決定するような、実行されることができるいくらかの利得制御オプションがある。別のオプションは、入力信号を例えば４倍サブサンプリングすることであり、直並列変換器２２２内の対応する直並列変換器がパワーダウンされるようになるので、アナログ回路において放散されるパワーを低減する手助けをする。直並列変換器２２２でサブサンプリングが行われることができる。
【００６１】
一部の実施形態では、ゲインステージ２０７は、ＡＤＣ２０７のスライサに信号が所望のレベルで与えられるようにＡＥＱ２０５からの受信信号の振幅を調整するプログラマブル利得増幅器（ＰＧＡ）を含むことができる。これは、スライサを信号に合わせるのとは対照的に信号をスライサに合わせ、結果として、ゲインステージループ２１６において実行されるときに上記ループ方程式中の位相検出器値ｅｋ＊ｄｋが否定される。一部の実施形態では、ディジタルゲインステージ（図示せず）が制御ブロック２０８内に実装されることができる。このようなやり方で、信号は、適切なシンボル判定がなされることができるように、スライサ２０９に合わせられることができる。ディジタル利得があるシステムでは、ＡＤＣ２０７は、図５に示されているスライサ構造５００の実施形態に示されているより多くのビットを利用する。一部の実施形態では、アナログ利得とディジタル利得の組合せが作られることができる。ゲインステージ２０６は、ＡＤＣ２０７のダイナミックレンジを最大限活用するために実装されることができるが、制御ブロック２０８内のディジタル利得素子は、信号が所望のレベルでスライサ２０９のスライサをヒットすることを確実にするために実装されることができる。
【００６２】
図５に示されているように、比較器５０５は、ＡＤＣ２０７への入力と電圧Ｖａｄｊを比較して信号ADJ_SLICERを生成する。比較器５０５及びＶａｄｊの値は、受信機１００の状態モニタリングに利用されることができる。受信信号へのモデムを入手するとき（モデムは最適動作点を見つけるために適応型ループを実行している）、高信頼復号化が行われるように受信機が良好状態に到達したことを知ることは多くの場合に重要である。さらに、現実の世界では、おそらく媒体それ自体が妨害されたために、あるいは大きな雑音源、環境での振動によって、または単に伝送機器のプラグを抜いて電気を切ることで、ひとたびロックされたシステム（すなわち、最適適応を見つけたシステム）が時々アンロックされることになるようにイベントが起こる。
【００６３】
一部の実施形態では、適応の状態のモニタリングは、比較器５０５を用いて行われることができる。他のスライサも実装されることができるが、スライサが多くなれば、チップ上の面積及び電力を多く使うことになる。図５に示されている例示的な実施形態では、Ｖａｄｊは、ＶｍｉｎとＶｍａｘの間の位置に納まるように調整される。比較器５０５からの結果は、いくつのサンプルが、信号が論理１または論理０である（Ｖｍｉｄ）か否かを決定するスライサレベルに近い領域を超えているかを決定するのに利用されることができる。制御ブロック２０８では、不良サンプルのカウントが記録されることができ、もしもプログラマブル期間内に検出される数が多すぎるならば、リンクは不良と考えられるかまたはフラグを立てられることができる。Ｖａｄｊは、不良シンボルに関して正領域及び負領域の両方を検査するために利用されることができる。制御ブロック２０８における論理は、どの領域を検査するのか、そしてその領域がどれだけの期間検査されるべきかを制御する。その後、検査プロセスは繰り返される。
【００６４】
この検査プロセスは、図６Ａ及び図６Ｂに示されている。図６Ａに示されているように、ＶａｄｊはＶｍｉｎとＶｍａｘの間に設定されることができ、Ｖａｄｊ以下であるがＶｍｉｄ以上で検出される信号は「不良」と考えられることができる。図６Ｂに示されているように、ＶａｄｊはＶｍｉｎとＶｍａｘの間に設定されることができ、Ｖａｄｊ以上であるがＶｍｉｄ以下である信号は「不良」と考えられることができる。一部の実施形態では、Ｖａｄｊは、状態の正確なモニタリングを確実にするためのＶｍｉｎ／Ｖｍａｘの関数である。
【００６５】
図６Ｃは、不良領域にあると決定されるシンボルがどのように利用されるかを示している。位相検出器６０１は、シンボルが不良領域にあれば１を引き、２＾ｘクロック毎に１を足す。ここで、ｘは、任意の整数、例えば８であることができる。ＶａｄｊがPosRegion（図６Ａ内）にあるか否かに基づいて、位相検出器６０１からの出力信号は、２つの累算器の一方、累算器６０２または累算器６０３のいずれかに選択的に入力される。累算器６０２及び６０３へのアクセスは、それぞれＡＮＤゲート６０４及び６０５によって決定される。累算器が、テストブロック６０６及び６０７によって決定されるように、正または負に飽和するならば、mse_ok_nまたはpは１または０に変化し、さもなければそのまま留まっている。これらmse_ok信号の両方、mse_ok_n及びmse_ok_pが高い場合に限り、mse_ok highは、状態が良好であることを表している最終信号である。PosRegionビットは、ＶａｄｊがＶｍｉｄより上であるか（例えば図６Ａのように）または下であるか（例えば図６Ｂのように）を決定し、いずれの累算器が用いられるかを制御し、２＾ｙクロック毎にトグルすることができる。ここで、ｙは通常ｘよりもずっと大きく、例えばｙ＝ｘ＋８である。
【００６６】
一部の実施形態では、シンボルが「不良」であるか否かを判定するために利用されるＶａｄｊの閾値は、Ｖｍｉｎ及びＶｍａｘの大きさのプログラム可能な固定比率であることができる。図５に示されているように、可変閾値var_threshは電圧リファレンス５０１に入力される。var_thresh値は、６ビットワードであることができ、そこでは、最上位ビットが、テストされる領域（正または負）を決定し、５つの最下位ビットが、その領域でＶａｄｊがどこに設定されるかを制御する。Ｖａｄｊの最下位ビットを決定するのは、ＶａｄｊのＶｍａｘ及びＶｍｉｎ及びfixed_thresh（ＡＧＣｋとも呼ばれる）（図５から）に対する比である。
【００６７】
一部の実施形態では、状態モニタリングは、ＶｍｉｎとＶｍａｘの間において値を検査するように設定された複数のスライサによって行われることができ、例えば、負領域（ＶｍｉｎとＶｍｉｄの間）及び正領域（ＶｍｉｄとＶｍａｘの間）が同時にモニタされることができるようにスライサ構成５００に追加の比較器が追加されることができる。ＶｍｉｎとＶｍａｘの位置を超える電圧をモニタするスライサの利用は、大きすぎるサンプルを過多に有する信号を検査し、不良データの誤ったアサーションがなされるリスクを減らすのに有用であろう。追加の回路、より大きな電力消費及びより広いダイ面積を犠牲にして追加のスライサが追加されることができる。
【００６８】
図２Ａにさらに示されているように、直流オフセット（ＤＣＯ）／ベースライン変動（ＢＬＷ）回路は、アナログ領域に実装されかつ制御ブロック２０８によってディジタル方式で制御されることもできる。直流オフセットは、典型的には、送信及び／または受信アナログ回路の欠陥のせいで生じる。例えば、２元対称システム（例えば、論理１が＋Ｖで伝送され、論理０が−Ｖで伝送されるようなもの）において論理１の伝送が論理０の伝送より僅かに多くの電力を有していたならば、直流オフセットは単純な直流バイアスであることができる。直流の周りにヌルがあるシステムにおいては、おそらくは容量結合または変圧器による結合のせいで、ベースライン変動として知られる別の現象が起こる。この場合、長いランの論理１または長いランの論理０が伝送されるとき、すなわち、伝送された論理１の数と伝送された論理０の数の間にバイアスがあるとき、信号は弱ることがある。典型的には、ＢＬＷを、そして直流オフセットを補正するための回路が組み合わされるが、ＢＬＷの場合、ＢＬＷが十分に上手く追跡されることができることを確実にするために、補正回路が劣化の帯域幅よりもずっと大きな帯域幅（典型的にはＢＬＷ劣化帯域幅より１０倍大きい）を有することを確実にすることが重要である。ＨＤＭＩシステムなどのシステムでは、標準符号化処理が長いランの論理１または論理０が発生しないことを確実にするので、ＢＬＷは大した問題ではない。
【００６９】
一部の実施形態では、ＤＣＯ／ＢＬＷ２０４における直流オフセットは、何らかの劣化を代償するためにアナログデータパスにおいて所望の量のオフセットを注入するディジタル・アナログ変換器（ＤＡＣ）として実装されることができる。ディジタル制御ブロック２０８は、制御ループを実行することができる。
【数４】
2009531974.tif 000007
ここで、ｄｃｋは時間ｋでの直流オフセット値、ｅｋは時間ｋでの誤差である。この場合もやはり、ｅｋは、入力信号とスライサ２０９の判定シンボルとの比較において決定される。パラメータαＤＣＯは、ＤＣＯ／ＢＬＷループの帯域幅を制御する。誤差値は、この式で表されるフィードバックループにおいて累積され、最適直流オフセット設定の決定に利用される。前述同様に、このループは、ディジタル制御部２０８のベースライン変動ループ２２０及び直流オフセットにおいて実行されることができる。一部の実施形態では、ｄｃｋの値は、ＤＡＣからの出力信号が受信機１００へのアナログ入力信号に加算されるようなＤＡＣに入力されることができる。一部の実施形態では、ＤＣＯ２０４のＤＡＣは、ＡＥＱ２０５の出力抵抗に合成される差動電流を出力し、回路及びベースライン変動の両直流オフセットを相殺するオフセットを生成する。
【００７０】
一部の実施形態では、ｄｃｋは６ビットであり、負及び正の両オフセットに２の補数表現を与える。ベースライン変動が不確定であるシステムでは、ＤＣレベルのより高い帯域幅補正がなされることができる。この場合もやはり、論理１または論理０の長いストリングが伝送されないようにプリコーディングを行うことで、ベースライン変動は無視できる。
【００７１】
一部の実施形態では、ＤＣＯ／ＢＬＷは、入力アナログ信号に直流電圧を加える代わりにＡＤＣ２０７のスライサレベルを調整することができ、結果として、この状況で位相検出器値（前述のｅｋ）が否定される。この場合、図５に示されているように、電圧リファレンス５０１からの出力の電圧レベルの全て（Ｖｍａｘ、Ｖｍｉｎ、Ｖｍｉｄ、Ｖａｄｊ）が、直流レベルを調整するために同じ量だけ偏移される。一部の実施形態では、ＤＣＯ／ＢＬＷはディジタル制御部２０８において補正されることができる。このような場合には、ＡＤＣ２０７は、より高ビットの解像度を必要とする。
【００７２】
最適な瞬間に受信データをサンプリングするために、受信機１００は、受信データを回復しかつ受信データに同期させなければならない。図２Ａに示されているように、位相補間回路２１０によってサンプリングクロックがＡＤＣ２０７に入力される。サンプリング時間信号は、ＡＤＣ２０７が入力アナログ信号をいつサンプリングするかを決定する。ＨＤＭＩシステムなど一部のシステムでは、それ自体のチャネル上でクロック信号が供給される。受信機１００に対してクリーンな周波数ロックされたクロックを供給するために、クロックチャネルからクロック周波数が回復されることができる。位相は、データストリーム自体から回復されることができる。ＨＤＭＩシステムにおいて、例えば、クロックチャネル上で伝送されるクロック信号は、ボーレートの１／１０であり、例えばデータチャネル１２２−１上で受信データストリームに周波数ロックされているが位相ロックされていない。
【００７３】
図２Ａに示されているように、タイミング回路１１０においてクロック信号が受信されるが、タイミング回路１１０はフェイズロックループであることができる。タイミング回路１１０の帯域幅は、どれだけ多くのクロックジッタが追跡され得るかまたはされ得ないかを決定する。ＨＤＭＩなどのシステムでは、約４ＭＨｚの帯域幅が利用されることができる。帯域幅は、ＨＤＭＩ規格で規定されるような、受信機１００が許容できるデータジッタの絶対量に影響を与える。
【００７４】
ＨＤＭＩシステムなどのシステムは、広範囲の周波数（典型的には約２５０ＭＨｚないし約１６５０ＭＨｚ）にわたって多くの伝送速度をサポートするが、そのようなシステムでは、タイミング回路１１０は、適切な周波数のクロック信号を供給するための複数の電圧制御発振器（ＶＣＯ）を含むＰＬＬであることができる。複数のＶＣＯを有することに加えて、あるいはその代わりにかもしれないが、タイミング回路１１０は、入力クロック信号に基づいて適切な周波数を供給するための分周器を含むこともできる。複数のＶＣＯまたは分周器のいずれを利用するかは、選ばれたＶＣＯと分周器の組合せの最小及び最大の周波数を受信クロック信号と比較して受信クロック信号が選ばれたＶＣＯと分周器の組合せの範囲内にあるか否かを決定するような、タイミング回路１１０において実行される状態機械で決定されることができる。状態機械は、先ず、受信クロック信号が電流ＶＣＯと分周器の組合せ設定の範囲内にあるか否かを決定する。否であれば、次のＶＣＯと分周器の組合せが選択される。妥当なＶＣＯと分周器の組合せが決定されるまで、各ＶＣＯと分周器の組合せに対して同じテストが実行されることができる。ひとたび適切なＶＣＯと分周器の組合せが決定されたら、状態機械は、回復されたクロックが受信クロックと比較されたときに許容範囲内にあることを確認する。状態機械は、２つのクロックの比較を続け、それらが周波数ロックされたままであることを確実にする。
【００７５】
一部の実施形態では、タイミング回路１１０は、データ自体からクロック周波数情報を回復することができ、ＨＤＭＩシステムにおいて利用されるような別途のクロックチャネルの必要性を取り除く。データストリームからのクロック信号周波数の回復は、システム特性（伝送されるデータにおける遷移の数を含む）に依存するので、システム全体をより安価にできるかもしれないが、よりロバストでないシステムがもたらされる場合もある。
【００７６】
タイミング回路１１０からの出力信号は、位相ブロック２１０に入力される。受信機１２０の各々は、クロック信号の位相をデータストリームとマッチさせる位相ブロック２１０を含む。タイミング回復の処理は、周波数及び位相の両方の獲得及び同期を必要とする。ＨＤＭＩシステムなどのシステムでは、複数のデータチャネルと、もしかするとクロックチャネルとがあり、たとえチャネルの全てが、互いにロックされた周波数であり得るとしても、個々のチャネルそれぞれに対する妥当な位相が決定される必要がある。位相ブロック２１０は、位相補間回路または遅延ロックループ（ＤＬＬ）であることができるが、ひとたびタイミング回路１１０が周波数ロックされたらＡＤＣ２０７に入力される信号をサンプリングする妥当な位相を選び取る。ＨＤＭＩシステムなどのシステムにおいて、チャネル１２２のうちの対応する１つにおいて位相をマッチさせるために、各受信機１２０は位相ブロック２１０を含むことになる。
【００７７】
図７は、位相ブロック２１０において位相を適合させるためのタイミング考察を示している。位相を調整するために、ＡＤＣ２０７がサンプリングされるのが早すぎるか遅すぎるかを決定することは重要である。その決定を成し遂げるために利用されることができる方法は様々にある。１つの方法は、零交差が生じるべきであった場所を調べ、いずれかの側でスライサ２０９によってスライスされるシンボルに零交差を相関してサンプリングが早すぎるか遅すぎるかを決定することである。次に、零交差点から１８０°の位相点でデータがサンプリングされる。従って、位相を検査するために、データ信号７００はデータサンプリングから１８０°の点でサンプリングされることができ、そこでスライスされる値は、データ信号７００がサンプリングされるのが早すぎるか遅すぎるかを決定することができる。位相ブロック２１０における位相は、その後、然るべく調整される。これを達成するために利用されることができるアルゴリズムは、
【数５】
2009531974.tif 000008
であり、ここで、ｄｌｌｋは時間ｋでの位相位置、ｄｋは時間ｋでのシンボル、ｄ（ｋ−１）は時間ｋ−１でのシンボル、ｚｋはｋとｋ−１の中間の時間で取られた零交差サンプル、αＴＲＬはタイミング回復ループのループ係数である。図２Ｂに示されているように、このループ方程式は、ディジタル制御部２０８のタイミング回復ループ２１４において実行されることができる。典型的な実行では、ｚｋは、交差が早かったか遅かったかによって、＋１か−１かのいずれかである。ｚｋ値は、より高い正確性を有することがあり、位相検出器の線形性を向上させる。それは、より高帯域幅を可能にするが、より多くのスライサを利用することを犠牲にしてのことであり、より多くのスライサは、より多くのダイ面積を使用し、より多くの電力を必要とする。ループ定数αＴＲＬは、タイミング回復ループ２１４の帯域幅を制御する。ｄｌｌｋ値は、そのとき、位相ブロック２１０に対する最適位置として利用されることができる。
【００７８】
一部の実施形態では、ディジタル制御ブロック２０８のタイミング回復ループ２１４は、例えば６ビットワードを位相ブロック２１０に出力し、位相ブロック２１０は、数多くの位相の中から、ＡＤＣ２０７に入力される信号をサンプリングする１つの位相を選ぶ。一部の実施形態では、６４個の位相が利用されることができる。零交差でサンプリングするために個別の信号が位相ブロック２１０に出力される。零交差サンプル位相は、データサンプリング時間から期間の半分でサンプリングクロックを捕えることによって、シンボルサンプル位相から決定される。零サンプリング位相が不正確にならないように、位相ブロック２１０への信号は、例えば６ビット出力であることもできる。フィードバック制御ブロック２０８と位相ブロック２１０の間の零交差信号は、オフセット補償がなされていなければ、位相出力と同一であることができる。このシナリオでは、アナログ領域で半期オフセットが達成されることができる。タイミング回復ループ２１４は、データジッタを追跡するための帯域幅を有するために、適度に高い利得で作動されることができる。
【００７９】
位相ブロック２１０によって生成される位相の精度と、位相間のステップが小さいという事実は、位相決定におけるジッタが位相制御ループの作動に劇的に影響しそうにないことを意味する。また、高レイテンシーは高帯域幅を用いようとするときループが不安定になるようにすることができるので、高レイテンシーは避けられるべきである。一般的に、高レイテンシーのループは、より多くの自己雑音を加える傾向があり、低レイテンシーのループ程には効率的に追跡せず、そのことは、制御ループが作動できる利得を制限する。レイテンシーを低減させ、かつ位相ブロック２１０において小さくて精密なステップを有することで、そうでなければ可能であったであろう帯域幅より高い帯域幅で制御ループが作動することが可能になる。
【００８０】
図８は、位相ブロック２１０として利用されることができる位相補間回路８００の実施形態を示している。図８に示されているように、位相補間回路８００は、タイミング回路１１０からのＭ個の位相をＭ個の電流増幅器８０１−１〜８０１−Ｍに入力する。Ｍは任意の数であることができるが、一部の実施形態では、Ｍは８であることができる。各電流増幅器８０１−１〜８０１−Ｍは、Ｎ個の電流源に結合される。従って、電流増幅器８０１−１は電流源８０２−１，１〜８０２−１，Ｎに結合される。Ｎは任意の数であることができるが、一部の実施形態では、Ｎは８であることができる。電流源８０２−１，１〜８０２−Ｍ，Ｎの各々は、それぞれビットＳ１，１〜ＳＭ，Ｎによってスイッチをオンまたはオフにされる。Ｎ個の増幅器の各々からの出力信号は、電流・電圧変換器８０３に集められる。切替え可能な電流源８０２−１，１〜８０２−Ｍ，Ｎを用いて電流を制御することによって、各増幅器８０１−１〜８０１−Ｍは、既知の信号部分に寄与するように製作されることができる。各増幅器はその入力において異なる位相のＰＬＬクロックを有するので、複数の信号が合計されるとき、位相が変更される。
【００８１】
あるいは、位相ブロック２１０は、遅延ロックループであることができるが、これはチャージポンプ及びループフィルタを必要とする。ＤＬＬは、多くのチップ面積を利用することができ、多くのパワーを放散することができる。典型的には、ＤＬＬ回路は、生成されることができる位相の数によって制限される。その理由は、１）個々の位相のルーテイングが異なる経路をとり、位相の選択が、位相ステップサイズより大きい場合があるような異なる遅延を生じさせるためであり、２）理想的でない位相検出器の使用が、サイクルの最後と最初の位相間に位相をジャンプさせる場合があるためである。これらの様々な誤差は、つまるところ妥当でない動作につながる場合があるような非単調位相応答を生成する（すなわち、位相を増加せよというコマンドが実際には位相の減少を生じさせる）場合がある。位相補間回路が、他方では、位相を一緒に合計するので各位相に対して別々の経路を有しない。それゆえ、位相選択によって生じる位相デルタがなく、単調性が保証され、多くのステップが利用されることができる。図８では、全部で６４個の位相が生成されることができる。
【００８２】
一部の実施形態では、ＡＤＣ２０７におけるシンボルサンプル及びＡＤＣ２０７における零交差サンプルの両方が単一ビットとして実現される。その結果として、位相検出器は振幅依存性の非線形利得を有する。そのようなインプリメンテーションは、「バンバン（bang-bang）」位相検出器として知られている。このデザインは、零交差入力においてより多くのビットを用いかつ線形位相検出器を実装することができ、それは受信機１００におけるより良好な性能を与えるであろうが、電力及び面積の点でより高価であろう。アルゴリズムは、ｚｋがもはや±１に限定されないことを除けば、選ばれたインプリメンテーションと同じであろう。
【００８３】
零交差技術の使用に代わるものは、更新アルゴリズム、例えばミュラー・マラー（Mueller-Muller）更新アルゴリズムなどの利用であり、これは、シンボル及び誤差情報に依存しかつ零交差信号を要求しないので、必要とするアナログ回路がより少ない。しかし、この減らされた回路は、等化器デザイン次第では等化器に関する潜在的な相互関係の問題と、帯域幅の減少とを犠牲にして成り立つ。更新アルゴリズムは、
【数６】
2009531974.tif 000009
であることができるだろう。ここで、ｍｍｋは時間ｋでのミュラー・マラー更新、ｅｋは時間ｋでの誤差、ｄｋは時間ｋでの判定、ｅ（ｋ−１）は時間ｋ−１での判定、ｄ（ｋ−１）は時間ｋ−１での判定である。ループ定数αＭＭは、このループの帯域幅を制御する。
【００８４】
複数のチャネル上でデータが伝送されるシステムにおいて、復号化の成功は、一連のチャネル間で起こる遅延差またはスキューに対する補償にかかっていることがある。このスキューと関係がある時間差を補償することが望ましいこともある。上記したように、各チャネル上のデータは、例えば、ケーブル長の少しの不一致に起因するかあるいはアナログパスを通じての遅延が異なることに起因して、各チャネルが最適にサンプリングされるように、異なる時間にサンプリングされることがある。受信機１００からより高いレベルへデータが渡されるとき、各チャネル上のデータは、ＨＤＭＩの場合のように整列されることがある。この場合、データが３つの独立クロックドメインから１つのクロックドメインへ移ったとき、データシンボルが同期されることを確実にするように各チャネルの出力でＦＩＦＯが用いられることができる。シンボルを整列させるために追加の回路が利用されることがある。
【００８５】
一部の実施形態では、ＨＤＭＩなどのマルチチャネルシステムに１つのクロックドメインに受信機パスを置くことができる。そのようなものとして、受信機１００の各々においてＡＤＣ２０７の後にＦＩＦＯが含まれることができる。あるいは、各受信機１２０は独立クロックドメインを有することができ、受信機１２０の後にＦＩＦＯが挿入されることができる。そのようなシステムは、受信機１２０の各々を制御するディジタルループにおけるレイテンシーを最小にすることができる。特に重要なのは、位相補間回路ループである。上記したように、このループは高帯域幅を有する。レイテンシーが増えれば、許容性能及び最大帯域幅に対して合理的に用いられることができる最大利得が減る。
【００８６】
受信機１００の様々な部品間のインタラクションは、適切な状態機械の使用によって統合されかつモニタされることができる。例えば、獲得するのに適した時間を受信機１００に与え、途中でその進捗をチェックし、最後にリンクの状態をモニタするように状態機械が実現されることができる。
【００８７】
一部の実施形態では、２つの状態機械が実現されることができる。第１の状態機械は、タイミング回路１１０のロッキングを制御することができる。それは、適切なものが見つけられるまでＶＣＯ及び分周器オプションに対する種々のオプションをテストし、続いて、ＰＬＬが確実にロックされたままであるが確かめる。主状態機械は、グローバルステートマシン（global state machine）すなわちＧＳＭと呼ばれ、他の状態機械を制御し、どのＶＣＯ及び分周器オプションをどれくらいの期間試すのかについて第１の状態機械に指示する。ひとたびＰＬＬがロックされたら、ＧＳＭは、モデムのロッキングを実行し始め、次に上位層に獲得することを許可する。ひとたびモデムがロックされたら、ＧＳＭは、リンクの状態を継続的にモニタし、必要に応じてモデムまたはＰＬＬを再ロックする。
【００８８】
一部の実施形態では、１つのチップ上に複数の受信機１００が実装されることができる。一部の実施形態では、１つのチップは、アナログ領域内のアナログマルチプレクサと、二重データパスと、場合によってはディジタル領域内のディジタルマルチプレクサとの使用による切替え機能を含むことができる。例えば、３つの入力のいずれかが２つの出力に経路指定されることができるような３入力、２出力のＨＤＭＩデバイスが実装されることができる。そのような構成により、システム上でオプションが自在に構成できるようになる。例えば、このやり方でピクチャー・イン・ピクチャー構成が実現されることができる。さらに、例えばコネクタが上側とは反対の基板の下側に取り付けられるならば、１つのモデム内のデータチャネルの各々をスワップし、それを、レーン再割当を行うために単純化するというオプションもある。この場合、クロックチャネルのみ別の経路に変更される必要がある。
【００８９】
一部の実施形態では、直並列変換器を利用して、ディジタルコアが高ボーレートで作動する必要がないようにすることができる。直並列変換器のそのような使用は、ディジタルデザインプロセスを、より容易に、性能の低下が最小で、電力及び面積の観点からより安価にする。一部の実施形態では、直並列変換器を利用してレートを４で割ることができる。いつものように、遅延と複雑さの間にトレードオフがある。
【００９０】
上記に開示されている本発明の実施形態は単なる例であり、限定することを意図するものではない。当業者であれば、本明細書に開示されている特定の例に代わる幾つもの代案を理解するであろう。そのようなものとして、本発明は、特許請求の範囲によってのみ限定される。
【図面の簡単な説明】
【００９１】
【図１】本発明の一部の実施形態に従ったマルチチャネルデータ受信機を示す。
【図２Ａ】本発明の一部の実施形態に従ったマルチチャネル受信機を示す。
【図２Ｂ】図２Ａに示したディジタル制御ブロックの実施形態を示す。
【図３Ａ】本発明の一部の実施形態に従った受信機の実施形態における等化を示す。
【図３Ｂ】本発明の一部の実施形態に従った受信機の実施形態における等化を示す。
【図３Ｃ】本発明の一部の実施形態に従った受信機の実施形態における等化を示す。
【図３Ｄ】本発明の一部の実施形態に従った受信機の実施形態における等化を示す。
【図４Ａ】本発明の一部の実施形態に従ったアナログ等化を示す。
【図４Ｂ】本発明の一部の実施形態に従ったアナログ等化を示す。
【図４Ｃ】本発明の一部の実施形態に従ったアナログ等化を示す。
【図４Ｄ】本発明の一部の実施形態に従ったアナログ等化を示す。
【図５】本発明の一部の実施形態に従ってゲインステージなしに利用されることができるアナログ・ディジタルスライサを示す。
【図６Ａ】図５のアナログ・ディジタルスライサにおいて実行されるデータ検査プロセスを示す。
【図６Ｂ】図５のアナログ・ディジタルスライサにおいて実行されるデータ検査プロセスを示す。
【図６Ｃ】図６Ａ及び図６Ｂに示したデータ検査プロセスを実行するディジタルブロックを示す。
【図７】本発明の一部の実施形態に従ったタイミング位相の補正を示す。
【図８】本発明の一部の実施形態に従って位相ブロックとして利用されることができる位相補間回路を示す。
【図１】
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【図２Ａ】
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【図２Ｂ】
2009531974.tif 000012
【図３Ａ】
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【図３Ｂ】
2009531974.tif 000014
【図３Ｃ】
2009531974.tif 000015
【図３Ｄ】
2009531974.tif 000016
【図４Ａ】
2009531974.tif 000017
【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
2009531974.tif 000021
【図６Ａ】
2009531974.tif 000022
【図６Ｂ】
2009531974.tif 000023
【図６Ｃ】
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【図７】
2009531974.tif 000025
【図８】
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【国際調査報告】
2009531974.tif 000027