(57)【要約】  半導体パッケージのための基板の表面に形成されるダミー回路パターンを開示する。ダミー回路パターンは、所望の負荷以上の負荷が線セグメントにおいて生じない長さに調節された直線セグメントを有する。ダミー回路パターンは、複数のライン、若しくは、例えば六辺形等の、互いに隣接あるいは離間する複数の多辺形によって形成される。ダミー回路パターンの一部は、ランダムに選択された向き、サイズ及び位置を有していてもよい。
2009500830.tif 000002
【特許請求の範囲】
【請求項１】
第１形状と、
第１形状とほぼ同形状の第２形状を備え、第１形状と第２形状の輪郭は、第１形状と第２形状にわたって延長する直線セグメントを有さない
半導体パッケージの基板の表面に形成されるダミー回路パターン。
【請求項２】
前記ダミー回路パターンの一部は、接地電位と電源電位の少なくとも１つに接続されている請求項１に記載の半導体パッケージの基板の表面に形成されるダミー回路パターン。
【請求項３】
前記ダミー回路パターンの一部は、基板上の半導体ダイと電子部品の少なくとも１つに接続され、基板上のそれらの半導体ダイと電子部品の少なくとも１つに電気信号を伝達し、及び／又は、基板上のそれらの半導体ダイと電子部品の少なくとも１つからの電気信号を伝達する請求項１に記載の半導体パッケージの基板の表面に形成されるダミー回路パターン。
【請求項４】
前記ダミー回路パターンの一部はフローティングしている請求項１に記載の半導体パッケージの基板の表面に形成されるダミー回路パターン。
【請求項５】
前記第１形状と前記第２形状は隣接している請求項１に記載の半導体パッケージの基板の表面に形成されるダミー回路パターン。
【請求項６】
前記第１形状と前記第２形状は互いに離間している請求項１に記載の半導体パッケージの基板の表面に形成されるダミー回路パターン。
【請求項７】
前記第１形状と前記第２形状は、同じ長さの辺を有する多辺形である請求項１に記載の半導体パッケージの基板の表面に形成されるダミー回路パターン。
【請求項８】
前記第１形状と前記第２形状はランダムな形状を有している請求項１に記載の半導体パッケージの基板の表面に形成されるダミー回路パターン。
【請求項９】
前記第１形状と前記第２形状は、基板の導電層の材料によって形成され、その材料は、その導電層の周辺部分を除去した後に残存する材料である請求項１に記載の半導体パッケージの基板の表面に形成されるダミー回路パターン。
【請求項１０】
前記第１形状と前記第２形状は材料をエッチングすることにより画定され、前記第１形状と前記第２形状の輪郭は、エッチングされずに残された材料によって形成される請求項１に記載の半導体パッケージの基板の表面に形成されるダミー回路パターン。
【請求項１１】
前記第１形状と前記第２形状は、六辺形、八辺形、円のいずれか１つである請求項１に記載の半導体パッケージの基板の表面に形成されるダミー回路パターン。
【請求項１２】
半導体パッケージの基板の表面に形成されるダミー回路パターンの少なくとも一部における負荷を低減させる方法であって、
ダミー回路パターンの直線セグメントに対する負荷が、概して所定の負荷以下となるように、ダミー回路パターンの直線セグメントの長さをコントロールする工程
を備える方法。
【請求項１３】
前記直線セグメントの長さに対する負荷は、実験によって決定される請求項１２に記載の半導体パッケージの基板の表面に形成されるダミー回路パターンの少なくとも一部における負荷を低減させる方法。
【請求項１４】
前記直線セグメントの長さに対する負荷は、推定によって決定される請求項１２に記載の半導体パッケージの基板の表面に形成されるダミー回路パターンの少なくとも一部における負荷を低減させる方法。
【請求項１５】
前記ダミー回路の一部を接地電位又は電源電位に接続する工程
をさらに備える請求項１２に記載の半導体パッケージの基板の表面に形成されるダミー回路パターンの少なくとも一部における負荷を低減させる方法。
【請求項１６】
基板上の半導体ダイと電子部品の少なくとも１つに電気信号を伝達し、及び／又は、基板上のそれらの半導体ダイと電子部品の少なくとも１つからの電気信号を伝達するために、前記ダミー回路の一部を基板状のそれらの半導体ダイと電子部品の少なくとも１つに接続する工程
をさらに備える請求項１２に記載の半導体パッケージの基板の表面に形成されるダミー回路パターンの少なくとも一部における負荷を低減させる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、Ｈｅｍ  Ｔａｋｉａｒ  ｅｔ  ａｌ．の「歪みが低減された封止された集積回路パッケージを備える装置：ＡＰＰＡＲＡＴＵＳ  ＨＡＶＩＮＧ  ＲＥＤＵＣＥＤ  ＷＡＲＰＡＧＥ  ＩＮ  ＡＮ  ＯＶＥＲ−ＭＯＬＤＥＤ  ＩＣ  ＰＡＣＫＡＧＥ」と題する米国特許出願第 号に関連し、上記の出願と同時に出願されたものであり、この出願の全部は、参照により本明細書に援用される。
【０００２】
本出願は、Ｃｈｅｅｍａｎ  Ｙｕ  ｅｔ  ａｌ．の「基板に対する歪み制御及び継続的な電気的補強：ＳＵＢＳＴＲＡＴＥ  ＷＡＲＰＡＧＥ  ＣＯＮＴＲＯＬ  ＡＮＤ  ＣＯＮＴＩＮＵＯＵＳ  ＥＬＥＣＴＲＩＣＡＬ  ＥＮＨＡＮＣＥＭＥＮＴ」と題する米国特許出願第 号に関連し、上記の出願と同時に出願されたものであり、この出願の全部は、参照により本明細書に援用される
【０００３】
（技術分野）
本発明は、歪みの発生を防止してチップキャリア基板を形成する方法と、その方法によって形成されたチップキャリアに関する。
【背景技術】
【０００４】
携帯用家電製品に対する需要の拡大から、大容量の記憶デバイスに対する必要性が増している。デジタル情報の保存と交換に対する要求がますます増大しており、これを満たすために、フラッシュメモリ記憶カードなどの不揮発性半導体メモリデバイスが広く使用されるようになってきている。このようなメモリデバイスは、その携帯性、汎用性および丈夫な設計に加えて、高い信頼性や大容量性を備えている。このため、例えばデジタルカメラ、デジタル式音楽プレイヤ、ビデオゲームコンソール、ＰＤＡ、携帯電話を含む広範囲にわたる電子機器において広く用いられている。
【０００５】
フラッシュメモリ記憶カードの１つの典型的な例として、いわゆるＳＤ（Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ）フラッシュメモリカードが存在する。従来では、ＳＤカードのような電子機器には、個別にパッケージングされた集積回路（ＩＣ）を複数個備えたＩＣシステムが備えられている。上記の複数個のＩＣは、それぞれが情報処理のためのロジック回路や、情報を記憶するためのメモリや、外部との情報通信のためのＩ／Ｏ回路等の、個別の機能を扱う。上記の個別にパッケージングされたＩＣは、プリント回路基板等の基板に個別にマウントされ、ＩＣシステムを形成している。より近年においては、複数の集積回路部品がまとめてパッケージングされ、そのパッケージ内で電子システムが完成されるシステムインパッケージ（ＳｉＰ）やマルチチップモジュール（ＭＣＭ）が開発されている。一般的に、ＭＣＭは基板上に隣接してマウントされる複数個のチップを備えており、それらの複数個のチップと基板がパッケージングされる。一般的なＳｉＰは複数個のチップを備えているが、それらのうちのいくつか又はそれらのすべてが基板上にスタックされ、基板とともにパッケージングされる。
【０００６】
ダイと受動部品がマウントされる基板は、一般的に、その片面または両面にエッチング形成された導電層を有する硬質又は軟質の誘電性のベースを備えている。ダイと少なくとも１つの導電層との間には、電気的接続が形成される。導電層は、ダイを電子システムに組み込むための電気的な導線構造を形成する。ダイと基板間に電気的接続が確立されると、一般的に、上述のアセンブリは成形材料に収容される。成形材料は、上述のアセンブリの保護パッケージとなる。
【０００７】
図１に、エッチングされた導電層を有する従来の基板２０を示す。基板２０は、その基板にマウントされている各種部品間での電気的信号の伝達を行うとともに、該基板の部品と外部環境との間での電気的信号の伝達を行うための導電パターン２２を有する。この導電パターンは、１つ又は複数の構成を有していてもよく、また、該基板上で多様な大きさの空間を占領していてもよい。従来では、基板の表面にある導電層が、エッチングによって該基板の表面上の導電パターンを形成しない領域から完全に除去されてしまった場合には、このことにより、熱膨張特性の異なる領域が形成されてしまい、ＩＣパッケージの製造程において加熱した際に、基板に対する機械的負荷が増大されることが知られていた。導電パターンに用いられる金属は加熱時に膨張する傾向にあり、金属を備える領域と備えていない領域が存在するために、結果として、基板で負荷が発生する。上記した現象は、導電層の一部を形成せずに取り残されていた導電層の領域において観察された。このような負荷は、しばしば、基板を歪めてしまう。歪んだ基板は、それが原因となって、半導体のダイが該基板にボンディングされる時に、あるいは、ボンディングされた後に、該半導体のダイに対する機械的負荷や割れを引き起こすことがある。
【０００８】
このために、いわゆるダミーパターンを、基板上の導電パターンに使用されていない領域にエッチングする技術が知られている。例えば、ツァイに対して付与された「基板におけるパターンレイアウト構造」と題する米国特許第６３８０６３３号は、例えば図１の基板２０上の導電パターン２２に使用されていない領域２６、２８、３０に形成されたダミーパターン２４のような、網状にハッチングされたダミーパターンを開示している。ダミーパターン２４は、導電パターンを有する基板の領域と導電パターンを有していない基板の領域との間における温度特性の差異を低減することにより、半導体の歩留まりを向上させる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の発明者らは、上記のダミーパターン２４が直線状に長く伸びるように配置された場合に、熱負荷が生じることを見出した。特に、ダミーパターンのトレースにおける直線セグメントに熱負荷が集中し、直線セグメントの長さが長いほどに熱負荷が増大することを見出した。チャンらに対して付与された「歪みを防止する回路基板及び同を製造する方法」と題する米国特許第６８６４４３４号は、上記のツァイの特許と同様に、網状にハッチングされたダミーパターンを開示しているが、上記のチャンらの特許では、該ダミーパターンを複数の領域に分割している。上記のチャンらの特許では、上記のツァイの特許に対する改良が行われている。しかしながら、上記のチャンらの特許においても、基板に対する負荷が発生する原因となる直線セグメントシステムを備える基板を開示している。半導体のダイがより薄型化し、かつ、より繊細になるにつれて、基板に対する負荷を最小化することは、従来よりもさらに重要となってきている。
【課題を解決するための手段】
【００１０】
本発明は、概して、歪みの発生を防止してチップキャリア基板を形成する方法と、その方法によって形成されたチップキャリアに関する。この基板は、ダイと基板上の部品との間の電気的信号の伝達のための導電パターンと、上記の導電パターンに占領されていない領域における基板の歪みを防止するためのダミー回路パターンを備えている。
【００１１】
ダミー回路パターンは、所望の負荷量以上の負荷がその線状セグメントにおいて生じないように調節された長さを有する直線セグメントを備えていてもよい。上記の線状セグメントの所望の長さは、その長さによって直線セグメントに生じる負荷について調査し、その負荷が直線セグメントに対する負荷の所望の最大値以下となるように、実験的に設定されてもよい。また、線状セグメントの所望の長さは、基板に用いられる材料の周知特性に基づいて推定されてもよい。
【００１２】
ダミー回路パターンは、複数のラインと、形状と、大きさとを有して形成されてもよい。一つの実施形態においては、ダミー回路パターンは、複数の多辺形、例えば、複数の六辺形によって形成されてもよい。上記の多辺形は互いに隣接していてもよいし、互いに離間していてもよい。さらに、各多辺形は互いに同じ大きさであってもよいし、ダミー回路パターンは互いに異なるサイズの多辺形を含んでいてもよい。
【００１３】
さらに別の実施形態においては、ダミー回路パターンは、基板上に形成されたランダムな形状を有する多辺形によって形成されていてもよい。上記のランダムな形状は、また、ランダムな向きを有していてもよく、また、基板上にランダムに位置していもよい。上記のランダムな形状は互いに隣接していてもよいし、また、さらに別の実施形態においては、互いに離間していてもよい。
【００１４】
さらに、上記したランダムな形状の別の実施形態においては、ダミー回路パターンは、基板上に形成されたランダムなラインによって形成されていてもよい。別の実施形態においては、ダミー回路パターンにおけるラインは、ランダムな向きと、長さ、及び／又は、位置を有していてもよい。
【００１５】
ダミー回路パターンは、導電パターンとともにフォトマスク上に形成され、その後に、周知のエッチングプロセスによって基板の表面及び／又は裏面の導電層にエッチングされてもよい。
【実施例】
【００１６】
本発明の実施例を、歪みが低減された半導体パッケージを形成する方法と、その方法によって形成された半導体パッケージに関連する図２〜１２を参照して以下に説明する。本発明は多様な形態で実施されうるものであり、本明細書に記載する実施形態に限定して解釈されるべきものではない。以下の実施形態は、本明細書における発明の開示を徹底し、かつ完全なものとし、本発明を余すところなく当業者に伝達可能となるように記載されているものである。本発明は、添付されているクレームによって定義される本発明の範囲とその精神に含まれる範囲において、以下の実施形態の代替例、改良例および均等例を含むことを意図するものである。さらに、本発明に関する以下の詳細な説明において、本発明を完全に理解するための多くの具体的な詳細が記載されている。しかしながら、そのような具体的な詳細の記載がなくとも本発明が実施可能であることは、当業者にとって明白である。
【００１７】
図２はチップキャリア基板１００の平面図であり、図３は基板１００の表面と裏面に対して垂直な面における断面図である。図３に示すように、基板１００は、表面１０２と裏面１０４を有していてもよい。基板１００は、電気的絶縁体のコア１０６で形成されていてもよい。このコア１０６の表面には表面導電層１０８が形成されており、その裏面には裏面導電層１１０が形成されていてもよい。コアは、例えば、ポリイミドラミネートや、ＦＲ４とＦＲ５を含むエポキシ樹脂、ビスマレイミドトリアジン（ＢＴ）樹脂等の、各種誘電材料で形成されていてもよい。本発明の特徴的な点ではないが、コア１０６は、約４０ミクロン（μｍ）〜２００μｍの範囲の厚みを有していてもよい。コアの厚さは、その他の実施形態においてはこの範囲から逸脱してもよい。コアは、その他の実施形態においてはセラミックまたは有機物であってもよい。
【００１８】
導電層１０８と１１０は、銅、銅合金、またはその他の抵抗の低い導体で形成されてもよい。また、導電層１０８と１１０には、以下に説明するような導電パターンとダミー回路パターンが形成されていてもよい。層１０８及び／又は１１０は、約１０μｍ〜２４μｍの範囲の厚さを有していてもよい。層１０８と１１０の厚さは、その他の実施形態ではこの範囲から逸脱してもよい。パターニングされた後に、表面と裏面の導電層は、従来技術において周知のはんだマスク１１２、１１４によってそれぞれ被覆されてもよい。
【００１９】
基板１００は、様々な種類の半導体パッケージでの使用に合わせてパターニングされ、設計されてもよい。例えば、ＳＤフラッシュメモリカード等に用いられるような、いわゆるランドグリッドアレイ（ＬＧＡ）半導体パッケージに用いられてもよい。なお、以下に説明するダミー回路パターンは、導電パターンが形成される基板であって、半導体デバイスに組み込まれる基板であれば、いかなるものにも適用することができる。
【００２０】
再び図２に戻って説明すると、導電層１０８と１１０の片方または両方の面にはエッチングあるいはその他の処理が施され、以下で説明するように、このことによって基板１００にマウントされる部品間を電気的に接続するとともに、基板１００の部品と外部デバイスとを電気的に接続する導電パターン１２０が形成されてもよい。基板１００の表面１０２と裏面１０４の両方に導電パターンを有する実施形態や、複数の表面層と裏面層を備える基板（図９に基づいて、後で説明する）においては、異なる層における導電パターン間で電気信号を伝送するために、バイアス（図示せず）が形成されていもよい。
【００２１】
基板１００は、さらに、導電パターンが配設されていない複数の領域１２２、１２４、１２６を備えている。上記の複数の領域は、以下では、ダミー回路領域という。本発明の実施形態に基づくダミー回路パターン１３０は、上記のダミー回路領域１２２、１２４、１２６の１つ又は複数に形成されてもよい。基板１００の大きさと形状及び導電パターン１０２の大きさと形状はその他の実施形態においては多様であってもよく、これらは、多様な大きさと形状を有する１つ又は複数のダミー回路領域を画定する。ダミー回路１３０は、１つ又は複数のこのようなダミー回路領域に配設されてもよい。本発明の実施形態によっては、導電パターンが基板の片方の面にのみ配設されている場合であっても、以下の実施例において説明するダミー回路パターンのいずれかが、基板の両面に配設されていてもよい。また、基板は、導電パターンをその第１表面あるいは第１表面の反対面である第２表面に含まない半導体装置に用いられてもよい。このような基板であっても、本発明の実施形態に基づくダミー回路パターンが形成されていてもよい。
【００２２】
以下に説明する各実施形態において、ダミー回路パターンは、ライン及び／又は形状によって形成されている。上記のライン及び／又は形状は、１つ又は複数のダミー回路領域において、所定の密度で配設されている。ここでいう密度とは、所定の領域を単位としたときのダミー回路パターンまたは導電パターンを形成する導電トレースの数、長さ、及び／又は材料の量を意味する。
【００２３】
基板を加熱した時の、ダミー回路パターンの一部分の直線セグメントにおける負荷レベルは、その直線セグメントの長さに線形に、あるいは非線形に関係する。一般的に、その長さが長いほどに、加熱時の負荷が増大する。
【００２４】
以下の実施形態に基づいて説明するダミー回路パターンのいかなる部分においても、直線セグメントの最大の長さに関しては、その直線セグメントにおける負荷が、所望のレベル以下に維持されるように設定されてもよい。特に、ダミー回路の直線セグメントの単位長さ毎の負荷は、実験的に、及び／又は、基板に使用される材料の種類毎の機能と、厚さと、その材料が耐えうる温度範囲等の、基板に用いられる材料の周知の物理的特性及び作用に基づいて決定されてもよい。上記の分析においては、その他の特性が考慮されてもよい。
【００２５】
上記の情報に基づき、ダミー回路の一部である直線セグメントの最大の長さは、その直線セグメントにおける負荷が、所望の、あるいは予め定めたレベルを超えない範囲から選択されてもよい。換言すれば、単位長さ毎の負荷が増大するという知見に基づいて、所望の最大の負荷が選択されてもよく、ダミー回路の一部又は全部の直線セグメントの長さは、上記の選択された負荷レベル以下の負荷を維持するように設定されてもよい。単位長さ毎の負荷の量的分析を行う必要はなく、本発明の実施形態では、代替的に、直線セグメントの最大の長さは推定により決定されてもよい。また、本発明の実施形態のダミー回路パターンは、その加熱時に、結果として負荷が所定の最大値を超えてしまう直線セグメントを含んでいてもよい。
【００２６】
ダミー回路パターンの密度に関しては、基板に対する負荷の原因となるその他の要因を除いて、ダミーパターンの密度が導電パターンのそれとほぼ同じ程度であるときに、基板における負荷が最小化される。すなわち、ダミー回路パターンの密度は、本発明の実施形態における基板に配設された導電パターンの密度とほぼ同等となるように選択されてもよい。この他に、基板において生じる負荷が所定の許容レベル以内に留まる範囲において、導電パターンの密度よりも大きいダミー回路パターンの密度が選択されてもよいし、あるいは、導電パターンの密度よりも小さいダミー回路パターンの密度が選択されてもよい。ダミー回路パターンと導電パターンの密度の差に起因する負荷の量的分析を行う必要はなく、本発明の実施形態では、代替的に、ダミー回路パターンの密度は推定によって決定されてもよい。
【００２７】
図２に示した実施形態においては、ダミー回路パターン１３０は、層１０８及び／又は１１０にエッチングされており、互いに隣接して連なっている複数のセル１３０´によって形成されている。隣接する各セルは同一形状を有していてもよく、セル間に間隙を生じさせないように密接していてもよい。また、その他の実施形態においては、各セルはセル間に間隙を残した状態で配置されていてもよい。パターン１３０はエッチング又はその他のプロセスにより、二つの隣り合うセル１３０´にわたって直線が延長しない態様で配設されている。図２では、各セル１３０´は六辺形であり、蜂の巣状のパターン１３０を形成している。しかしながら、その他の実施形態においては、上記の形状以外の形が用いられてもよい。例えば、隣接する円形や、八辺形等の、三角形と長方形と正方形を除くその他の多辺形が用いられてもよい。（三角形と長方形と正方形は、２つの隣り合う形状が互いに隣接することによってそれらの形状にわたって延長する直線を形成しない形態においては、使用してもよい。）
【００２８】
上記したように、パターン１３０を形成する種々の直線セグメントトレースの長さは、その直線セグメントにおいて発生する負荷が所望の所定負荷レベル以下に維持される長さにコントロールされていてもよい。しかしながら、実施形態によっては、各セル１３０´を形成する直線セグメントの長さは約５０μｍ〜２５０μｍの範囲内で設定されていてもよく、特に、約７０μｍ〜１５０μｍの範囲内で設定されていてもよい。また、その他の実施形態においては、セル１３０´セグメントの差し渡しの最大の長さは、２５０μｍより大きくてもよいし、あるいは、５０μｍより小さくてもよい。実施形態によっては、各セル１３０´の各種の辺を構成する各トレースの幅は、約７０μｍ〜１５０μｍの範囲内で設定されていてもよい。また、本発明のその他の実施形態における各セルの幅は、上記のセルの幅よりも大きくてもよいし、あるいは、小さくてもよい。各ダミー回路領域１２２〜１２６は、同一の大きさのセル１３０´を含んでいてもよい。また、図２に示したように、１つ又は複数の領域（１２２、１２４）のセルは、その他のダミー回路領域（１２６）のセルよりも大きくてもよい。上記したように、ダミー回路パターン１３０は、１つ又は複数のダミー回路領域から省略されてもよい。さらに、以下で説明するように、所定のダミー回路領域の各セル１３０´は、異なる大きさであってもよい。
【００２９】
図２に示した実施形態では、各個別のセル１３０´は同一の形状を有していた。図４に示す第２の代替実施形態では、１つ又は複数のダミー領域１２２、１２４、１２６は、不規則かつランダムな形状のセル１４０´を複数個備えるダミー回路パターン１４０を備えていてもよい。セル１４０´のランダムな形状は、以下に説明する基板のパターンマスクによって形成されてもよい。上記のパターンマスクを形成するコントローラは、ランダムな形状を生成するためのソフトウェアを備えていてもよい。または、ランダムな形状構造が形成された後に、その情報がパターンマスクを作成するシステムに伝達されてもよい。図４では、ランダムな形状に形成され、直線状のエッジを有する多辺形が示されているが、１つ又は複数のセル１４０´は、本発明のその他の実施形態においては、曲線状のエッジを有していてもよい。
【００３０】
様々な実施形態において、ランダムな形状に形成された各セル１４０´は、それぞれが所定のダミー回路領域内のランダムな位置に配置されてもよい。また、各ダミー回路領域は予め指定されたサブ領域にさらに分割されていてもよく、各サブ領域におけるセルの分布が、所定のサブ領域におけるセル１４０´の配置位置がランダムに決定されるという条件のもとで制御されていてもよい。さらに別の代替実施形態では、ランダムな形状に形成された各セルの配置位置がダミー回路領域内において予め指定されていてもよい。
【００３１】
図２の実施形態に示したように、概して、隣接する２つのセル１４０´は、それらのセル間にわたって連続して延長する直線を形成しない。上記の実施形態では、２つのランダムな形状に形成されたセルのエッジ同士が一列に揃うことがあり得る。しかしながら、ランダムな形状に形成されたセル同士の辺が一列に整列して配置され、それらのセル間に延長する直線を形成する確率は非常に小さい。ランダムな形状に形成されたセル１４０´の各辺の平均的な長さは、０．３ｍｍから１ｍｍの範囲内にあってもよい。しかしながら、本発明のその他の実施形態においては、ランダムな形状に形成されたセル１４０´の各辺の平均的なサイズは上記の範囲よりも大きくてもよいし、あるいは、小さくてもよい。加えて、本発明のその他の実施形態においては、上記した平均的なサイズから様々な度合いで偏倚していてもよい。種々の実施形態においては、線１４０´の厚みは約５０μｍであってもよく、また、本発明の実施形態によっては、その厚みは多様であってもよい。
【００３２】
ランダムな形状に形成されたセル１４０´の平均的なサイズは、異なるダミー回路領域１２２〜１２６において異なっていてもよい。また、ダミー回路パターン１４０は、１つ又は複数のダミー回路領域１２２〜１２６から排除されていてもよい。ダミー回路パターン１４０の密度は、概して、上記した導電パターン１２０の密度と同等でもよく、または、それよりも大きくてもよいし、あるいは、少なくてもよい。
【００３３】
図４に示した実施形態では、全てもしくは大多数のセル１４０´が閉じられた多辺形であった。図５に示す第３の実施形態では、チップキャリア基板１００は導電パターン１２０と、ランダムな向きを持つライン１５０´によって形成されるダミー回路パターン１５０を備える１つ又は複数のダミー回路領域１２２〜１２６を備えていてもよい。ライン１５０´は、直線であってもよいし、曲線であってもよい。直線の場合、ライン１５０´の長さは所定の長さ以下に設定されている。また、全てのライン１５０´の平均的な長さは、所定の長さ以下に設定されていてもよい。同様に、ダミー回路パターン１５０におけるラインの密度は、導電パターンの密度とほぼ同等であってもよいし、上記した導電パターンの密度よりも大きくてもよいし、または、少なくてもよい。種々の実施形態においては、ライン１５０´の厚みは約５０μｍであってもよく、また、本発明の実施形態によっては、その厚みは多様であってもよい。
【００３４】
上記した実施形態では、ライン１５０´はランダムな向きで配置されており、また、（所定の範囲内において）ランダムなサイズで形成されており、かつ、ランダムな位置に配設されている。また、その他の実施形態においては、１つ又は複数のライン１５０´の向き、長さ及び位置は、ランダムにならないようにコントロールされていてもよい。例えば、パターン１５０におけるラインの向きと位置はランダムである一方で、その長さがコントロールされていてもよい。また、パターン１５０におけるラインの向きと位置がランダムに選択されている場合であっても、その位置については、部分的に、あるいは完全にコントロールされていてもよい。同様に、ライン１５０´長さと位置はランダムである一方で、その向きがコントロールされていてもよい。上記したライン１５０´の特性は、各ダミー回路領域において共通であってもよいし、それぞれのダミー回路領域において異なっていてもよい。
【００３５】
図６に、本発明のさらに別の実施形態を示す。基板１００は導電パターン１２０と、ダミー回路領域１２２〜１２６を備えていてもよい。上記した実施形態では、ダミー回路パターンとして図示したラインや形状は、それらのパターンが基板にエッチングされるか、あるいはその他の方法によって基板上に形成された後に、基板上に残存するトレース材料を表わしている。これに対して、図６に示す実施形態では、各ダミー回路領域はダミー回路パターン１６０を備えており、このダミー回路パターン１６０では、図示された白線が形成プロセスにおいて除去される材料を表わしており、濃く塗られた背景部分がダミー回路パターンが形成された後に残存する層１０８又は１１０の材料を表わしている。図６のダミー回路パターン１６０は、図５に示したダミー回路パターン１５０の「陰画」であるといってもよい。また、本発明のその他の実施形態においては、ダミー回路パターンは図２〜４及び以下で説明する図７及び８に示すパターンの陰画構造を備えていてもよい。
【００３６】
ダミー回路パターン１６０は、エッチングされたライン１６０´を備えていてもよい。エッチングされたライン１６０´は、図５に示したダミー回路パターン１５０のライン１５０´の各種特性のいずれを備えていてもよい。図６の実施形態では、ライン１６０´の長さとラインの密度は、ダミー回路パターン１６０と基板１００における一般的な負荷レベルを所定の許容レベル内で維持するために、好ましくは形成後の層１０８又は１１０の材料の量を減らすことが可能なように選択されてもよい。
【００３７】
図７に、本発明のさらに別の実施形態を示す。基板１００は導電パターン１２０と、ダミー回路領域１２２〜１２６を備えている。１つまたは複数のダミー回路領域は、ダミー回路パターン１７０を備えており、このダミー回路パターン１７０は、複数の形状１７０´を備えている。図７に示した実施形態では、各形状１７０´は、その輪郭の内側の材料が形成プロセスにおいて除去された「Ｃ」の文字の輪郭にほぼ等しい。本発明のその他の実施形態においては、その他の様々な輪郭形状を有していてもよい。また、上記の形状は、「充填」されていてもよい。すなわち、エッチングプロセスの後に、上記形状の輪郭の内側の材料が残存していてもよい。
【００３８】
上記した実施形態では、形状１７０´を形成するセグメントの大多数が曲線を有している。曲線形状は、該形状における負荷が最小化されるという利点を有する。さらに、半導体のダイやその他の部品は、それらのダイ及び（１つ又は複数の）部品が並ぶ方向軸と同方向に並んで基板上に配設されるパターンに対して敏感である。曲線形状は、基板上の上記形状の上にマウントされる半導体のダイもしくはその他の部品に生じる負荷を低減することができる。なお、形状１７０´は、本発明のその他の実施形態で示した一部または全部の直線によって規定されるものである。
【００３９】
図７に示したように、各形状１７０´は、形状１７０´同士が互いに離間して配置されている。その他の実施形態においては、上記の形状同士が重なり合っていてもよい。さらに、それらの形状は、（ダミー回路領域１２２及び１２４に示したように）同じ向きを有していてもよいし、（ダミー回路領域１２６に示したように）形状１７０´の向きが異なっていてもよい。各ダミー回路領域における各形状１７０´のサイズは、互いに同一であってもよいし、あるいは、互いに異なっていてもよい。また、ダミー回路領域同士の形状１７０´のサイズは、（図７に示したように）同じであってもよいし、あるいは、異なっていてもよい。形状１７０´の数、サイズ、及び／又は位置は、各ダミー回路領域において制御されていてもよいし、または、ランダムであってもよい。
【００４０】
図８に、本発明のさらに別の実施形態を示す。この実施形態は、導電パターン１２０と、１つ又は複数のダミー回路領域１２２〜１２６を備える基板１００を有する。１つまたは複数のダミー回路領域１２２〜１２６は、複数のセル１８０´によって形成されるダミー回路パターン１８０を備えていてもよい。図８は上記した図２の実施形態と類似しているが、ダミー回路パターン１８０を形成するセル１８０´のそれぞれが、その他のセル１８０´と必ずしも同じサイズと形状を有していないという点で異なっている。図８に示した実施形態によると、複数の大きい六辺形のセル１８０´が、複数の小さい六辺形のセル１８０´によって連結されている。これらの各セル１８０´は、図２に示したセル１３０´と同様の特性を有していてもよい。
【００４１】
上記したように、複数の層１０８及び１１０は、本発明の実施形態における基板１００のコア１０６の表面と裏面にそれぞれ配設されてもよい。図９には、このような実施形態の断面図が示されている。示されている実施形態では、コアは、３つの層１０８を有しており、各層１０８は、はんだマスク１１２の層によって薄層状に形成されている。また、基板１００は、３つの層１１０を有しており、各層１１０は、はんだマスク１１４の層によって薄層状に形成されている。１つ又は複数の層１０８と１１０は、導電パターン１２０を備えていてもよく、また、上記した実施形態に基づくいずれかのダミー回路パターンを有していてもよい。本発明の実施形態において、各種層１０８におけるダミー回路パターンは、互いに整列して配置されていてもよいし、そうでなくともよい。層１１０に形成されたダミー回路パターンについても、上記と同様であってもよい。
【００４２】
図１０は、上記した実施形態のいずれかのダミー回路パターンを有する基板１００を用いて形成された半導体パッケージ１８２の断面図である。本発明の特徴的な点ではないが、図１０では、基板１００の表面１０２上にスタックされた２個の半導体のダイ１８４が示されている。本発明の実施形態においては、単体のダイを用いていてもよい。また、３個から８個、あるいはさらに多くのダイが、ＳｉＰ、ＭＣＭ、又はその他の態様によってスタックされていてもよい。また、本発明の特徴的な点ではないが、上記の１つ又は複数のダイ１８４は、フラッシュメモリチップ（ＮＯＲ／ＮＡＮＤ）、ＳＲＡＭ、若しくはＤＤＴ、及び／又はＡＳＩＣのようなコントローラチップであってもよい。その他のシリコンチップが用いられていてもよい。
【００４３】
上記した本発明の実施形態におけるダミー回路パターンは、基板１００に対する機械的負荷及び歪みを制御及び／又は最小化する。この結果として、ダイ１８４に対する負荷が、制御及び／又は最小化される。すなわち、総体的な歩留まりが改善される。
【００４４】
１つ又は複数のダイ１８４は、周知のダイ取り付け化合物１８６を用いて、周知の接着性または共晶性のダイボンドプロセスによって基板１００の表面１０２にマウントされてもよい。１つ又は複数のダイ１８４は、周知のワイヤボンドプロセスによって、ワイヤボンド１８８を用いて基板１００の導電層１０８、１１０に電気的に接続されていてもよい。ワイヤボンドプロセスの後に、上記の回路は周知の封止プロセスによって樹脂化合物１９０の中にパッケージングされ、パッケージ１８２が完成される。
【００４５】
上記した種々の実施形態におけるダミー回路パターンは、負荷及び歪みを低減することに加えて、電気的機能を果たしてもよい。ダミー回路パターンはグランド電位（ＶＳＳ）へのパスとして使用されてもよい。また、半導体のダイ及び／又は基板にマウントされているその他の部品に電力を供給するために、電源電圧（ＶＤＤ）に接続されてもよい。その他に、ダミー回路パターンは半導体のダイ及び基板の部品に信号を伝達してもよいし、半導体のダイ及び基板の部品からの信号を伝達してもよい。さらに別の実施形態では、ダミー回路パターンは「フローティング」していてもよい。すなわち、電気的な機能を何ら果たさなくてもよい。
【００４６】
導電パターン１２０と様々な形態のダミー回路パターンを基板１００に形成するための周知のプロセスが各種存在する。そのうちの１つのプロセスを、図１１のフローチャートを参照して以下に説明する。ステップ１５０では、導電層１０８、１１０の表面が洗浄される。次に、ステップ１５２では、層１０８、１１０の表面上に、フォトレジスト膜を付着させる。次に、ステップ１５４では、電気的導電パターンとダミー回路パターンの形状をかたどったパターンフォトマスクを、上記のフォトレジスト膜の上に配置する。
ダミー回路パターンと導電パターンは、周知のプロセスによって上記のフォトマスクに形成されてもよい。上記したように、基板に形成されるダミー回路パターンがランダムなライン又は形状による構造を有している場合、本発明の実施形態に応じて、上記のフォトマスクの形成時にそれらのランダムなライン又は形状を形成するために、周知のランダム生成プロセスが用いられてもよい。
【００４７】
フォトマスクがフォトレジスト膜上に配置されると、フォトレジスト膜は露光され（ステップ１５６）、導電層のエッチング予定領域からフォトレジストを除去するために現像される（ステップ１５８）。次いで、露出された領域は、ステップ１６０において、塩化第二鉄などのエッチング液を用いてエッチングされ、除去される。これにより、コアに導電パターンとダミー回路パターンが画定される。次に、ステップ１６２ではフォトレジストが剥離され、ステップ１６４では、はんだマスク層が付着される。
【００４８】
完成されたダイパッケージ１８２を製造するプロセスを、図１２のフローチャートを参照して説明する。基板１００は、最初は大型のパネル板であり、形成後に個々の基板に分離されるものである。ステップ２２０では、このパネル板に穴を開ける。この穴を基準穴として、それぞれの基板の位置が定められる。次に、ステップ２２２では、導電パターンとダミー回路パターンが、上記で説明したようにパネル板の各表面に形成される。次に、ステップ２２４では、パターン形成されたパネル板は検査され、試験される。ステップ２２６では、一旦検査を行った後に、はんだマスクをパネル板に付着させる。次いで、ステップ２２８では、分割機を用いて、パネル板を個々の基板に分離する。個別化された基板は、自動化された工程によって再度検査及び試験され（ステップ２３０）、最終目視検査（ステップ２３２）では、その電気的動作が確認され、汚染、傷、変色などの有無が調べられる。検査に合格した基板には、ステップ２３４において、ダイ取り付けプロセスが実施される。そして、ステップ２３６では、周知の射出成形プロセスを用いて基板とダイスをパッケージングして、ＪＥＤＥＣ規格（または他の規格）のパッケージを形成する。その他の実施形態においては、ダミー回路パターンを含んでいるダイパッケージ１８２は上記以外のプロセスによって形成されてもよい。
【００４９】
本発明に関する前述の詳細な説明は、例証と説明を目的として提示されたものである。この説明は、本発明を上記において開示された形態にのみ制限することを意図するものではない。上記の教示に照らし合わせて、多様な改良や変更が可能である。上記において説明した実施形態は、本発明の原理とその実用的な応用例を最もよく説明するために選ばれたものであり、上記の記載に基づいて、本発明が他の当業者の意図する特定の用途に適するように、様々な実施形態及び改良された形態で利用可能となるようにしたものである。本発明の範囲は、本明細書に添付される請求項によって定義される。
【図面の簡単な説明】
【００５０】
【図１】網状のダミー回路パターンを有する従来の基板の平面図である。
【図２】導電パターンと、導電パターンに占領されていない領域に本発明の一実施形態に基づくダミー回路パターンを有する基板の平面図である。
【図３】図２に示した基板の断面図である。
【図４】導電パターンと、導電パターンに占領されていない領域に本発明のその他の代替実施形態に基づくダミー回路パターンを有する基板の平面図である。
【図５】導電パターンと、導電パターンに占領されていない領域に本発明の第２の代替実施形態に基づくダミー回路パターンを有する基板の平面図である。
【図６】導電パターンと、導電パターンに占領されていない領域に本発明の第３の代替実施形態に基づくダミー回路パターンを有する基板の平面図である。
【図７】導電パターンと、導電パターンに占領されていない領域に本発明の第４の代替実施形態に基づくダミー回路パターンを有する基板の平面図である。
【図８】導電パターンと、導電パターンに占領されていない領域に本発明の第５の代替実施形態に基づくダミー回路パターンを有する基板の平面図である。
【図９】複数の導電層を備え、それらの１つ又は複数の導電層に、上記の実施形態において示したダミー回路パターンのいずれか１つを有する基板の側面断面図である。
【図１０】本発明の実施形態のダミー回路パターンを有する基板を備える半導体パッケージの側面断面図である。
【図１１】導電パターンとダミー回路パターンを基板に形成するプロセスを示すフローチャートである。
【図１２】本発明の実施形態に基づくダミー回路パターンを有する半導体パッケージを形成するプロセスの概要を示すフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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