(57)【要約】本発明のＣＭＯＳ回路（ＣＣ）を有する電子デバイスは、第１及び第２のＰＭＯＳトランジスタ（Ｐ１，Ｐ２）と第１及び第２のＮＭＯＳトランジスタ（Ｎ１，Ｎ２）とを有する第１のドライバ回路（１０）を備える。本電子デバイスは、更に、第３及び第４のＰＭＯＳトランジスタ（Ｐ３，Ｐ４）と第３及び第４のＮＭＯＳトランジスタ（Ｎ３，Ｎ４）とを有する第２のドライバ回路（２０）を備える。第２のドライバ回路（２０）は、第１のドライバ回路（１０）に対してコンプリメンタリであり、第１のドライバ回路（１０）とは逆方向にスイッチングする。第２及び第４のＰＭＯＳトランジスタ（Ｐ２，Ｐ４）のゲートは、第１のバイアス電圧（ＲＥＦｐ）に結合され、第２及び第４のＮＭＯＳトランジスタ（Ｎ２，Ｎ４）のゲートは、第２のバイアス電圧（ＲＥＦｎ）に結合される。第１のコンデンサ（Ｃ３）は、第４のＰＭＯＳトランジスタ（Ｐ４）のゲート−ドレイン間に結合され、第２のコンデンサ（Ｃ４）は、第４のＮＭＯＳトランジスタ（Ｎ４）のゲート−ソース間に結合される。
2009536473.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳ回路と、
第１及び第２のＰＭＯＳトランジスタと第１及び第２のＮＭＯＳトランジスタとを有する第１のドライバ回路と、
第３及び第４のＰＭＯＳトランジスタと第３及び第４のＮＭＯＳトランジスタとを有する第２のドライバ回路とを備え、
前記第２のドライバ回路は、前記第１のドライバ回路に対してコンプリメンタリであり、且つ前記第１のドライバ回路とは逆方向にスイッチングを行い、
前記第２及び第４のＰＭＯＳトランジスタのゲートは、第１のバイアス電圧に結合され、且つ前記第２及び第４のＮＭＯＳトランジスタのゲートは、第２のバイアス電圧に結合され、
第１のコンデンサは、第４のＰＭＯＳトランジスタのゲート−ドレイン間に結合され、且つ第２のコンデンサは、第４のＮＭＯＳトランジスタのゲート−ソース間に結合される、電子デバイス。
【請求項２】
前記第２のドライバ回路のサイズは、前記第１のドライバ回路のサイズよりも小さい、請求項１に記載の電子デバイス。
【請求項３】
前記第１のＰＭＯＳトランジスタのゲートに結合されるＰＭＯＳの前置ドライバ回路と、
前記第１のＮＭＯＳトランジスタのゲートに結合されるＮＭＯＳの前置ドライバ回路とを更に備え、
前記第３のＰＭＯＳトランジスタのゲートは、前記ＰＭＯＳの前置ドライバ回路に結合されるか、又は前記第１のＰＭＯＳトランジスタのドレインに結合され、
前記第３のＮＭＯＳトランジスタのゲートは、前記ＮＭＯＳの前置ドライバ回路に結合されるか、又は前記第１のＮＭＯＳトランジスタのドレインに結合される、請求項２に記載の電子デバイス。
【請求項４】
前記第２のＰＭＯＳトランジスタとグランドとの間に結合される第３のコンデンサと、
前記第２のＮＭＯＳトランジスタのゲートとグランドとの間に結合される第４のコンデンサとを更に備える請求項１〜３のいずれか一項に記載の電子デバイス。
【請求項５】
ＣＭＯＳ回路と、
第１及び第２のＰＭＯＳトランジスタと第１及び第２のＮＭＯＳトランジスタとを有する第１のドライバ回路と、
第３及び第４のＰＭＯＳトランジスタと第３及び第４のＮＭＯＳトランジスタとを有する第２のドライバ回路とを備え、
前記第２のドライバ回路は、前記第１のドライバ回路に対してコンプリメンタリであり、且つ前記第１のドライバ回路とは逆方向にスイッチングを行い、
前記第２及び第４のＰＭＯＳトランジスタのゲートは、第１のバイアス電圧に結合され、且つ前記第２及び第４のＮＭＯＳトランジスタのゲートは、第２のバイアス電圧に結合され、
前記第１のコンデンサは、第４のＰＭＯＳトランジスタのゲート−ドレイン間に結合され、且つ前記第２のコンデンサは、第４のＮＭＯＳトランジスタのゲート−ソース間に結合される、集積回路。
【請求項６】
請求項１〜４のいずれか一項に記載の電子デバイスを備える送信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイス及び集積回路に関する。 
【背景技術】
【０００２】
最近では、より高い計算能力、より高い集積密度、更に低電力の動作動力を有する集積回路の要求が増大している。これらの要件を満たすために、高度のサブミクロン技術及びナノ技術がトランジスタ幾何形状を低減させるのにますます重要になっており、電子デバイスの十分な寿命時間のために低供給電圧が要求される。しかしながら、ＣＭＯＳ集積回路は、典型的には、他の外部デバイスを駆動するか、又は制御する必要があり、この場合、大きめの電圧の大きさを有する入力信号が必要とされうる。例えば、現行のＣＭＯＳ技術が２．５Ｖしか供給できないとしても、外部デバイスのインタフェースは３．３Ｖで動作させることがある。従って、新規なデバイスは、３．３Ｖの互換性ある出力信号を供給できなければならない。他方では、ＣＭＯＳ集積回路にインタフェースする必要がある或るデバイスが３．３Ｖで信号を出力しうる際に、ＣＭＯＳ集積回路は、３．３Ｖを有する信号を受け取ることができるようにしなければならない。換言すれば、新規な２．５Ｖ用ＣＭＯＳプロセスの集積回路又はデバイスは、３．３Ｖの電源を供給することができなければならない。更に、３．３Ｖ用電源を１．８Ｖ用ＣＭＯＳプロセスに集積したり、２．５Ｖ用電源を１．８Ｖ用ＣＭＯＳプロセスに集積したりする必要も生じる。従って、低電圧用ＣＭＯＳプロセスを用いながら、高めの電源電圧で動作する集積回路が必要である。
【０００３】
しかしながら、高めの電源電圧を低電圧ＭＯＳトランジスタに直接に供給する場合、Ｖｄｓ，Ｖｇｓ，Ｖｇｄのようなトランジスタ端子間にオーバーストレスを生じさせうる。これは、ドレイン−ソース間にかかる高電圧ストレスが、チャンネル間のオーバーストレスを生じさせ、続いてホットキャリア効果の故にチャンネル破壊を生じさせるので、不利である。更に、ゲートでの高電圧は、ゲート酸化膜を破壊させ、続いてゲート酸化膜の時間依存性及び電圧依存性の破壊の故に長期信頼性に関する問題を生じさせうる。
【０００４】
米国特許第５，６０４，４４９号は、トランジスタ端子間の電圧を規定値に制限する回路設計について開示している。特に、低電圧ＣＭＯＳプロセスを用いて高電圧で動作するための出力ドライバが示されている。この出力ドライバは、トランジスタ端子間の電圧のオーバーストレスを避けるために、カスコード接続したＮＭＯＳ及びＰＭＯＳのトランジスタ構造を備える。ここでは、カスコード接続のパッドドライバ、即ちカスコード配置の内側の組における上側ＮＭＯＳ及び下側ＰＭＯＳのトランジスタの制御ゲートには、バイアス電圧が供給される。このパッドドライバ（外側の組）における下側ＮＭＯＳ及び上側ＰＭＯＳのトランジスタの制御ゲートは、その出力バッファの前置ドライバからの信号により制御される。
【０００５】
図１ａは、従来技術によるドライバ回路の回路図を示している。特に、２つのＰＭＯＳトランジスタＰ１，Ｐ２及び２つのＮＭＯＳトランジスタＮ１，Ｎ２を有するカスコード接続のパッドドライバのアーキテクチャを示している。このパッドドライバは、パッドドライバに用いられるトランジスタＰ１，Ｐ２及びＮ１，Ｎ２に公称のストレス電圧よりも大きい供給電圧ｖｄｄｅで動作する。下側ＰＭＯＳ（Ｐ２）のゲートは、バイアス電圧ＲＥＦｐに接続され、上側ＮＭＯＳ（Ｎ２）のゲートは、別のバイアス電圧ＲＥＦｎに接続される。
【０００６】
図１ｂは、ＰＭＯＳ（Ｐ２）及びＮＭＯＳ（Ｎ２）のゲート−ドレイン間の寄生容量を有する、図１ａによるドライバ回路の回路図である。これらのコンデンサＣ１，Ｃ２（点線で示す）は、本デバイスの寄生容量であり、避けることができない。パッドドライバは、高出力負荷を駆動するように設計されているので、パッドドライバのトランジスタのサイズは極めて大きくなる。しかしながら、パッドドライバのトランジスタのサイズが大きいほど、寄生容量も大きくなり、これにより、高い結合性を生じさせる。
【０００７】
図１ｃは、図１ａによる回路用のバイアス電圧を発生させることが可能な分圧器の回路図を示している。パッドドライバに用いられる各トランジスタは、低めのストレス電圧を有するので、これらのトランジスタは、これらの各端子間に高電圧ｖｄｄｅのストレス電圧を許容することができない。ドライバ回路に用いられる全てのトランジスタが各端子間にＶｘ（ここに、Ｖｘ＜ｖｄｄｅ）の最大ストレスを有する場合、このバイアス電圧ＲＥＦｐ及びＲＥＦｎは、電位差（ｖｄｄｅ−ＲＥＦｐ）が常にＶｘ未満となり、且つＲＥＦｎが常にＶｘ未満となるように発生する。抵抗Ｒ１，Ｒ２及びＲ３の適切な値を選定して、上記の条件を満たす適切なバイアス電圧を発生させることができる。このバイアス電圧ＲＥＦｐ及びＲＥＦｎは、抵抗分圧器を用いて発生させる。また、この分圧器は、抵抗の変わりにＭＯＳトランジスタを用いることによって実装することもできる。低電力の用途向けには、基準発生器は、低い静電流の消費が要求され、このために、基準電圧発生器の出力インピーダンスは極めて高くなる。何らかの雑音又は信号スイッチング雑音がこのバイアス電圧に結合すると、このバイアス発生器は、この結合の放電を十分に行うことができなくなるか、又はこの放電に極めて長時間を要する。
【０００８】
図１ａ及び図１ｂによる上側ＰＭＯＳ（Ｐ１）のゲートは、前置ドライバＰＤからの信号ＩＮｐによって制御される。ＩＮｐの電圧スイングは、ＲＥＦｐからｖｄｄｅまでとする必要があり、これによりＰＭＯＳ（Ｐ１）のゲート−ソース間の電圧ストレスを越えることがないようにする。下側ＮＭＯＳ（Ｎ１）のゲートは、前置ドライバＰＤから供給される信号ＩＮｎによって制御される。信号ＩＮｎの電圧スイングは、０ＶからＲＥＦｎまでとすべきであり、ＮＭＯＳ（Ｎ１）のゲート−ソース間電圧がＲＥＦｎを越えないようにする。これらの信号ＩＮｐ及びＩＮｎは、米国特許第５，６０４，４４９号に記載されているように、インバータか、又は他の回路ブロックで発生させることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図１ａによる出力バッファへの入力が論理‘１’である場合、端子ＩＮｐはＲＥＦｐとなり、且つＩＮｎは０Ｖとなる。各端子Ｎｅｔｐ及びＯＵＴの双方は、ｖｄｄｅとなるが、端子Ｎｅｔｎの電圧は、（ＲＥＦｎ−Ｖｔｎ）となる。
【００１０】
ここで、
ＰＭＯＳ（Ｐ１及びＰ２）のトランジスタについては、Ｖｄｓ＝０Ｖ，Ｖｇｓ＝Ｖｇｄ＝（ＲＥＦｐ−ｖｄｄｅ）となる。
ＮＭＯＳ（Ｎ１）については、Ｖｄｓ＝（ＲＥＦｎ−Ｖｔｎ），Ｖｇｓ＝０Ｖ，Ｖｇｄ＝−（ＲＥＦｎ−Ｖｔｎ）となる。
ＮＭＯＳ（Ｎ２）については、Ｖｄｓ＝ｖｄｄｅ−（ＲＥＦｎ−Ｖｔｎ），Ｖｇｓ＝Ｖｔｎ，Ｖｇｄ＝ＲＥＦｎ−ｖｄｄｅとなる。
【００１１】
全てのトランジスタの端子間電圧は、最大許容ストレス電圧Ｖｘ未満となることが観測できる。
【００１２】
出力バッファへの入力が論理‘０’である場合、端子ＩＮｐはｖｄｄｅとなり、端子ＩＮｎはＲＥＦｎとなる。端子Ｎｅｔｎ及びＯＵＴは０Ｖとなり、一方でＮｅｔｐは（ＲＥＦｐ＋Ｖｔｐ）となる。
【００１３】
この場合、
ＮＭＯＳ（Ｎ１及びＮ２）については、Ｖｄｓ＝０Ｖ，Ｖｇｓ＝Ｖｇｄ＝ＲＥＦｎとなる。
ＰＭＯＳ（Ｐ１）については、Ｖｄｓ＝（ＲＥＦｐ＋Ｖｔｐ）−ｖｄｄｅ，Ｖｇｓ＝０Ｖ，Ｖｇｄ＝−（ＲＥＦｐ＋Ｖｔｐ）となる。
ＰＭＯＳ（Ｐ２）については、Ｖｄｓ＝−（ＲＥＦｐ＋Ｖｔｐ），Ｖｇｓ＝−Ｖｔｐ，Ｖｇｄ＝ＲＥＦｐとなる。
【００１４】
全てのトランジスタの端子間電圧は、最大許容ストレス電圧Ｖｘ未満となることが観測できる。
【００１５】
バイアス電圧に結合する１つの主ソースは、パッドドライバ（ドライバ回路）のＰＭＯＳ（Ｐ２）及びＮＭＯＳ（Ｎ２）のゲート−ドレイン間の寄生容量である。
【００１６】
出力信号ＯＵＴが０Ｖからｖｄｄｅに立ち上がるときに、容量Ｃ１及びＣ２による結合は、公称値からのＲＥＦｐ及びＲＥＦｎの立ち上がり成分を生じさせる。静電流を低減するために、バイアス発生器は、極めて弱いバイアス源として選定される。このような弱バイアス発生器は、そのＲＥＦｐ及びＲＥＦｎを公称値まで放電するのにかなりの時間を必要とする。従って、５０ＭＨｚの低周波の場合でさえ、ＲＥＦｐ及びＲＥＦｎの値は、その増大した値にほとんど留まっており、このバイアス発生器を介してほとんど放電がないことを観測することができる。ＲＥＦｐの結合の故に、ＲＥＦｐの値は公称値よりも高くなっており、このためＰＭＯＳトランジスタＰ２の駆動能力をスローダウンさせ、且つこのドライバの出力インピーダンスを増大させる。ＲＥＦｎの結合の故に、ＲＥＦｎの値は公称値よりも大きくなる。このため、ＮＭＯＳトランジスタＮ１のドレイン電圧は、ＲＥＦｎよりも高くなり、ＮＭＯＳ（Ｎ１）におけるゲート−ドレイン間及びドレイン−ソース間のオーバーストレスを生じさせる。同様に、出力信号ＯＵＴがｖｄｄｅから０Ｖに立ち下がるときに、容量Ｃ１及びＣ２を介する結合の故に、ＲＥＦｐ及びＲＥＦｎは、公称値から下がる。ＲＥＦｐが公称値未満のときに、ＰＭＯＳ（Ｐ１）のドレインの電圧は０Ｖに極めて近くなるか、又はＲＥＦｐの公称値未満となり、このため、ＰＭＯＳ（Ｐ１）におけるゲート−ドレイン間及びドレイン−ソース間のオーバーストレスを生じさせる。
【００１７】
この出力信号のスイッチングがバイアス電圧に結合すると、この高インピーダンスのバイアス発生器を介する結合の放電は、極めて遅くなり、バイアス電圧を公称値までもってくるのに多くの時間が必要となる。結合後、このバイアス電圧が公称値に到達すると、バイアス電圧の値が種々の時間でバッファに対して種々のトリップ点を生じさせ、種々の幅を有するパルスを生じさせる。これは、出力バッファにおける多量のジッタを生じさせることになる。
【００１８】
図１ｄは、ＲＥＦｐ及びＲＥＦｎの双方が完全な供給として与えられるときの、図１ａによる回路のグラフを示している。特に、図１ａのドライバ回路のシミュレーションを表している。このシミュレーションは、１６ｍＡのソース能力及びシンク能力を有するｃｍｏｓ０９０（ＳＯＡ）プロセスで設計した回路に関するものであり、このデバイスは、２．５Ｖ用デバイスであって、且つ端子間の最大許容ストレス電圧は、２．７５Ｖである。
【００１９】
基準発生器によって得られる最大静電流は、５．２５ｕＡ未満であり、基準電圧の値は、以下の通りである。 
【００２０】
ＲＥＦｐ＝（ｌ／４）＊ｖｄｄｅ（３．６Ｖのｖｄｄｅの場合、０．９Ｖ）
ＲＥＦｎ＝（３／４）＊ｖｄｄｅ（３．６Ｖのｖｄｄｅの場合、２．７Ｖ）
【００２１】
パッドドライバのＭＯＳのサイズは、ＰＭＯＳ（Ｐｌ及びＰ２）が、３８０ｕ／０．２８ｕであり、ＮＭＯＳ（Ｎ１及びＮ２）が、１４５．６ｕ／０．２８ｕである。入力信号をＩＮｐ及びＩＮｎに与えて、パッドドライバの立ち上がり時間及び立下り時間が、（公称動作条件の）２ｎｓを維持している。
【００２２】
図１ｄによるシミュレーションは、ＲＥＦｐ及びＲＥＦｎ（３．６Ｖ用電源の場合、ＲＥＦｐ＝０．９Ｖ，ＲＥＦｎ＝２．７Ｖ）の平坦な基準電圧の出力を示す。この公称プロセス及び公称温度のシミュレーションは、約１．９ｎｓの出力の立ち上がり及び立ち下がり時間を与えている。
【００２３】
従って、このシミュレーションは、逆に働く結合回路を全く用いていないときのバイアス電圧における真の結合の様子を示している。このシミュレーションは、５０ＭＨｚの周波数における公称動作条件（プロセス：公称、温度：公称値、ｖｄｄｅ：３．６ｖ）の場合に行われたものである。
【００２４】
図１ｅは、図１ａによる回路のシミュレーションのグラフである。ここに、基準電圧は、基準発生器によって発生させる。このグラフは、出力ＯＵＴのスイッチングによるＲＥＦｐ及びＲＥＦｎにおける結合を示している。ＯＵＴがハイからローに切り換わるときに、ＲＥＦｐ及びＲＥＦｎの双方は、公称値から下がる。ＲＥＦｎは、２．７Ｖの公称値から１．５Ｖに下がり、ＲＥＦｐは、０．９Ｖの公称値から約−１Ｖに下がる。更に、基準発生器は、このバイアス電圧の結合をすぐには放電することができない。
【００２５】
図１ｆは、図１ａによる回路のＮｅｔｐ及びＮｅｔｎの電圧スイングのシミュレーションのグラフである。バイアス電圧における高い結合の故に、Ｎｅｔｐ及びＮｅｔｎは、０Ｖからｖｄｄｅまでスイングし、ＰＭＯＳ（Ｐ１）及びＮＭＯＳ（Ｎ１）のオーバーストレスの電圧を生じさせる。
【００２６】
従って、このバイアス電圧への結合は、図１ａ，１ｂの回路における本質的な問題を現している。この結合を高速に放電するためには、低インピーダンスのバイアス発生器が必要である。 しかしながら、このような低インピーダンスのバイアス発生器は、高い静電流を有している。携帯電話のような用途では、高い静電流を許容することができない。上述した回路自体は、オーバーストレスの電圧の問題を有していないが、このようなトポロジは、バイアス電圧への結合という主要な欠点がある。
【００２７】
本発明の目的は、静電流を殆ど増大させることなく、バイアス電圧の高い結合を最小化することができるＣＭＯＳ回路を電子デバイスに提供することにある。
【課題を解決するための手段】
【００２８】
この目的は、請求項１に記載の電子デバイスによって解決される。
【００２９】
従って、ＣＭＯＳ回路を有する電子デバイスを提供する。本電子デバイスは、第１及び第２のＰＭＯＳトランジスタと第１及び第２のＮＭＯＳトランジスタとを有する第１のドライバ回路を備える。第１のドライバ回路は、第１の電圧とグランドとの間に結合される。また、このドライバ回路は、ＣＭＯＳ回路にも結合される。本電子デバイスは、更に、第３及び第４のＰＭＯＳトランジスタと第３及び第４のＮＭＯＳトランジスタとを有する第２のドライバ回路を備える。この第２のドライバ回路は、第１のドライバ回路に対してコンプリメンタリであり、第１のドライバ回路とは逆方向にスイッチングする。第２及び第４のＰＭＯＳトランジスタのゲートは、第１のバイアス電圧に結合され、第２及び第４のＮＭＯＳトランジスタのゲートは、第２のバイアス電圧に結合される。第１のコンデンサは、第４のＰＭＯＳトランジスタのゲート−ドレイン間に結合され、第２のコンデンサは、第４のＮＭＯＳトランジスタのゲート−ソース間に結合される。
【００３０】
従って、バイアス電圧をデカップリングしながら、低い静電流を可能にするＣＭＯＳ回路を有する電子デバイス及び対応するドライバ回路を提供することができる。このため、このような電子デバイスは、モバイル機器に実装することもできる。
【００３１】
本発明の一態様によれば、第２のドライバ回路のサイズは、第１のドライバ回路のサイズよりも小さい。このため、第１及び第２のドライバ回路の実装に必要とされる面積が小さくなる。
【００３２】
本発明の好的な態様によれば、電子デバイスは、第１のＰＭＯＳトランジスタのゲートに結合されるＰＭＯＳの前置ドライバ回路を備える。本電子デバイスは、更に、第１のＮＭＯＳトランジスタのゲートに結合されるＮＭＯＳの前置ドライバ回路を備える。第３のＰＭＯＳトランジスタのゲートは、前記ＰＭＯＳの前置ドライバ回路に結合されるか、又は前記第１のＰＭＯＳトランジスタのドレインに結合される。第３のＮＭＯＳトランジスタのゲートは、前記ＮＭＯＳの前置ドライバ回路に結合されるか、又は前記第１のＮＭＯＳトランジスタのドレインに結合される。
【００３３】
本発明の別の態様によれば、第３のコンデンサは、第２のＰＭＯＳトランジスタとグランドとの間に結合され、第４のコンデンサは、第２のＮＭＯＳトランジスタのゲートとグランドとの間に結合される。
【００３４】
また、本発明は、ＣＭＯＳ回路を有する集積回路に関する。本集積回路は、第１及び第２のＰＭＯＳトランジスタと第１及び第２のＮＭＯＳトランジスタとを有する第１のドライバ回路を備える。第１のドライバ回路は、第１の電圧とグランドとの間に結合される。また、このドライバ回路は、ＣＭＯＳ回路にも結合される。本電子デバイスは、更に、第３及び第４のＰＭＯＳトランジスタと第３及び第４のＮＭＯＳトランジスタとを有する第２のドライバ回路を備える。この第２のドライバ回路は、第１のドライバ回路に対してコンプリメンタリであり、第１のドライバ回路とは逆方向にスイッチングする。第２及び第４のＰＭＯＳトランジスタのゲートは、第１のバイアス電圧に結合され、第２及び第４のＮＭＯＳトランジスタのゲートは、第２のバイアス電圧に結合される。第１のコンデンサは、第４のＰＭＯＳトランジスタのゲート−ドレイン間に結合され、第２のコンデンサは、第４のＮＭＯＳトランジスタのゲート−ソース間に結合される。
【００３５】
本発明の更なる態様は、従属請求項に記載されている。
【００３６】
本発明は、ＣＭＯＳ回路（の出力バッファ）内で静電流を増大させることなく、バイアス電圧の高い結合を最小化するという発想に関する。逆結合の概念を用いて、これを達成する。逆結合の場合、メインのドライバ回路又はパッドドライバの逆方向にスイッチングするコンプリメンタリのドライバ回路又はパッドドライバを用いる。レイアウト面積を節約するために、コンプリメンタリのパッドドライバのサイズは、メインのパッドドライバのサイズ未満に保持される。追加の（ミラー）コンデンサは、コンプリメンタリのパッドドライバのバイアス電圧に接続したＭＯＳのゲート−ドレイン間に結合され、ＭＯＳサイズの低減の故にゲート−ドレイン間の寄生容量の低減を補償する。スイッチングの間、メインのパッドドライバＭＯＳのゲート−ドレイン間の寄生容量の故のバイアス電圧の結合は、逆方向にスイッチングするコンプリメンタリのパッドドライバによってデカップリングされる。コンプリメンタリのパッドドライバによるデカップリングは、ゲート−ドレイン間の寄生容量と追加のミラーコンデンサとの組み合わせの効果によってもたらされる。このコンプリメンタリのパッドドライバは、メインのパッドドライバの出力によって制御されるため、コンプリメンタリのパッドドライバは、メインのパッドドライバの出力スリューレートを感知することができる。コンプリメンタリのパッドドライバの出力スリューレートがメインのパッドドライバの出力スリューレートで制御されると、メインのパッドドライバに起因する結合量は、全ての負荷条件で、且つ全ての動作条件で、コンプリメンタリのパッドドライバによるデカップリング量と同じになる。
【００３７】
以下、図面を参照して本発明の実施例及び利点を説明する。
【発明を実施するための最良の形態】
【００３８】
図２は、第１の実施例によるドライバ回路の回路図を示している。第１の実施例によるドライバ回路、即ちパッドドライバは、実質的に図１ａによるパッドドライバに対応しているが、２個の追加のデカップリング・コンデンサを備える。従って、第１及び第２のＰＭＯＳトランジスタＰｌ，Ｐ２は、第１及び第２のＮＭＯＳトランジスタＮｌ，Ｎ２に結合される。第１のＰＭＯＳトランジスタＰ１は入力ＩＮｐを受け取り、第１のＮＭＯＳトランジスタは入力ＩＮｎを受け取る。更に、第１のデカップリング・コンデンサＣ５は、ＲＥＦｐとグランドとの間に接続され、第２のデカップリング・コンデンサＣ６は、ＲＥＦｎとグランドとの間に接続される。これらのコンデンサＣ５，Ｃ６は、経路抵抗を低減するために、パッドドライバのトランジスタＰ２，Ｎ２のゲートの近くに配置する必要がある。更に、Ｐ２，Ｎ２のゲートの近くに配置するこれらのコンデンサＣ５，Ｃ６は、ＲＥＦｐ及びＲＥＦｎの任意の結合に対して放電経路を提供する。従って、バイアス電圧は、端子ＲＥＦｐ及びＲＥＦｎにデカップリング・コンデンサを設けることによって、デカップリングされる。
【００３９】
しかしながら、この方法の欠点は、面積規制にそむく広い面積を占める大きいコンデンサを必要とすることである。
【００４０】
図３は第２の実施例によるドライバ回路の回路図を示している。ドライバ回路は、ＰＭＯＳ前置ドライバ３０とＮＭＯＳ前置ドライバ４０とを備え、この双方は、ノードＩＮを介してＣＭＯＳ回路ＣＣに結合させることができる。ここで、ＰＭＯＳ前置ドライバ３０は、２つのコンプリメンタリの出力ＩＮｐ及びＩＮｐｂａｒを発生する。これらの２つのスリューレートを制御して、メイン及びコンプリメンタリのパッドドライバの出力スリューレートを制御するか、又は調整する。ＮＭＯＳ前置ドライバ４０は、２つのコンプリメンタリの信号ＩＮｎ及びＩＮｎｂａｒを発生する。 また、ＩＮｎ及びＩＮｎｂａｒのスリューレートを制御して、メイン及びコンプリメンタリのパッドドライバの出力スリューレートを制御する。
【００４１】
回路１０は、図１ａによるものと同様のメインのパッドドライバを構成する。２つの基準電圧のＲＥＦｐ及びＲＥＦｎは、図１ｃに示すものと同じように発生させることができる。回路２０は、コンプリメンタリのパッドドライバを構成する。このコンプリメンタリのパッドドライバは、ＰＭＯＳ（Ｐ３及びＰ４）を備える。トランジスタＰ３のゲートは、前置ドライバ３０からの信号ＩＮｐｂａｒによって制御される。また、トランジスタＰ４のゲートは、メインのパッドドライバで用いるバイアス電圧ＲＥＦｐに接続される。コンプリメンタリのパッドドライバ２０は、２つのＮＭＯＳトランジスタＮ３及びＮ４を備える。トランジスタＮ３のゲートは、前置ドライバ４０からの信号ＩＮｎｂａｒによって制御される。また、トランジスタＮ４のゲートは、メインのパッドドライバで用いるＲＥＦｐに接続される。コンプリメンタリのパッドドライバの全てのトランジスタのサイズは、メインのパッドドライバのトランジスタのサイズと同一であり、メインのパッドドライバのトランジスタＰ２及びＮ２のゲート−ドレイン間の寄生容量は、コンプリメンタリのパッドドライバのトランジスタＰ４及びＮ４のゲート−ドレイン間の寄生容量と等しくなっている。メインのパッドドライバとコンプリメンタリのパッドドライバが逆方向にスイッチングするので、メインのパッドドライバによって提供される結合は、コンプリメンタリのパッドドライバによって提供されるデカップリングによって打ち消される。
【００４２】
しかしながら、この回路の欠点は、コンプリメンタリのパッドドライバのために広い面積を必要とすることであり、コンプリメンタリのパッドドライバを逆方向にスイッチングするために、個別の前置ドライバが必要となる。メインのパッドドライバは外部負荷を駆動するが、コンプリメンタリのパッドドライバはこの外部負荷に関らないので、外部負荷の何らかの変化は、メインのパッドドライバの出力スリューレートを変えることになり、従って結合量を変えることになる。コンプリメンタリのパッドドライバは、出力負荷を感知していないので、メインのパッドドライバの出力スリューレート（又は、出力負荷）に関らず、一定量のデカップリングを提供する。従って、このような場合、その結合量とデカップリング量は同じにならない。この欠点と共に、面積規制もこの回路の使用を制限している。
【００４３】
図４は、第３の実施例によるドライバ回路の回路図を示している。第３の実施例によるパッドドライバは、実質的に第２の実施例によるパッドドライバに対応している。図３の回路と比較して、図４の回路の相違点は、コンプリメンタリのパッドドライバのサイズとミラーコンデンサＣ３及びＣ４のサイズである。面積を節約するために、コンプリメンタリのパッドドライバのトランジスタサイズを低減させる（例えば、コンプリメンタリのパッドドライバのサイズをメインのパッドドライバの１／１０のサイズとなるように保持する）。トランジスタのサイズ低減の故に、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ４のゲート−ドレイン間の容量も低減することになり、この容量は、メインのパッドドライバによって提供される結合量と等しいデカップリング量を提供することができない。そこで、トランジスタＰ４及びＮ４のゲート−ドレイン間の容量の低減した値を補償するために、図４に示すようにミラーコンデンサＣ３及びＣ４を用いる。コンデンサＣ３は、ＰＭＯＳ（Ｐ４）のゲート−ドレイン間に用い、コンデンサＣ４は、ＮＭＯＳ（Ｎ４）のゲート−ドレイン間に用いる。これらのコンデンサの値は、メインのパッドドライバによって提供される結合量がコンプリメンタリのパッドドライバによって提供されるデカップリング量と等しくなるように選定する。
【００４４】
この回路は、低減したサイズと、バイアス制御トランジスタのゲート−ドレイン間の別のミラーコンデンサとを有するコンプリメンタリのパッドドライバを使用するという発想に関する。コンプリメンタリのパッドドライバのゲート−ドレイン間容量を補償するために別のミラーコンデンサを用いることにより、パッドドライバを用いる場合のパッドドライバのサイズを低減させることができる。
【００４５】
この回路は、コンプリメンタリのパッドドライバによって占める面積を低減させるが、この回路の主要な欠点は、コンプリメンタリのパッドドライバが出力負荷の値を感知できないことである。メインのパッドドライバの出力スリューレートが出力負荷で変化する場合、その結合量も変化するが、コンプリメンタリのパッドドライバによって提供されるデカップリング量は、以前の値と同じ値に留まっており、この結合量とデカップリング量との差の故に、これらのバイアス電圧の電圧値は、各々の公称値からシフトすることになる。別の欠点は、この回路がコンプリメンタリのパッドドライバを駆動するための個別の前置ドライバを必要とすることである。従って、全ての動作条件で、メインとコンプリメンタリのパッドドライバの出力スリューレートを整合させるのは極めて困難であるので、結合量とデカップリング量との差は残ることになる。
【００４６】
図５ａは、第４の実施例によるパッドドライバの回路図を示している。この回路は、メインのパッドドライバによって制御可能な、低減したサイズのコンプリメンタリのパッドドライバを用いるという発想に関するものであり、この回路は、バイアス制御トランジスタのゲート−ドレイン間に別のミラーコンデンサを備える。図４による回路は、コンプリメンタリのパッドドライバに必要な面積を低減させているが、このような回路は、メインのパッドドライバの出力負荷を感知することができないという欠点がある。そして、メインのパッドドライバの故に、コンプリメンタリのパッドドライバによって提供されるデカップリング量は、種々の負荷条件と種々の駆動条件で、メインのパッドドライバによって提供される結合量とは異なるものとなる。図５ａによる回路は、ＩＮｐｂａｒとＩＮｎｂａｒが前置ドライバによって発生するものではなく、メインのパッドドライバ１０の出力としていることのみが相違することを除いて、図４による回路と同様である。
【００４７】
ＰＭＯＳパッドドライバ３０は、メインのパッドドライバ１０のＰＭＯＳトランジスタＰ１用の信号ＩＮｐを発生する。上述のように、ＩＮｐの電圧スイングは、ＲＥＦｐからｖｄｄｅまでとする必要がある。このＩＮｐの電圧スイングは、米国特許第５，６０４，４４９号に記載されているように、インバータ（又は、ＮＡＮＤ、ＮＯＲゲート）を用いることによって容易に発生させることができる。信号ＩＮｐのスリューレートは、仕様に従ってメインのパッドドライバの出力スリューレートを制御するように制御される。ＮＭＯＳ前置ドライバ４０は、メインのパッドドライバ１０のＮＭＯＳトランジスタＮｌを制御するための信号ＩＮｎを発生する。
【００４８】
信号ＩＮｎの電圧スイングは、０ＶからＲＥＦｎまでとする必要がある。信号ＩＮｎのスリューレートは、仕様に従ってメインのパッドドライバ１０の制御スリューレート出力を出力するように制御する必要がある。メインのパッドドライバ回路１０は、２つのＰＭＯＳのトランジスタＰ１及びＰ２と、２つのＮＭＯＳトランジスタＮ１及びＮ２とを備える。Ｐ１のゲートは、ＰＭＯＳ前置ドライバ３０から供給される信号ＩＮｐによって制御される。ＰＭＯＳトランジスタＰ２のゲートは、バイアス電圧ＲＥＦｐによって制御される。バイアス電圧は、図１ｃのバイアス発生器で発生する電圧に対応している。上側ＰＭＯＳトランジスタＰ１は、供給電圧ｖｄｄｅとノードＮｅｔｐとの間に接続される。ＰＭＯＳトランジスタＰ２は、ノードＮｅｔｐとパッドドライバの出力ＯＵＴとの間に接続される。図５ａのパッドドライバ１０は、２つのトランジスタＮＭＯＳ（Ｎ１及びＮ２）を備える。Ｎ１のゲートは、ＮＭＯＳ前置ドライバ４０から供給される信号ＩＮｎによって制御される。トランジスタＮＭＯＳ（Ｎ２）のゲートは、図１ｃのバイアス発生器で発生するバイアス電圧に対応するバイアス電圧ＲＥＦｎによって制御される。ＮＭＯＳトランジスタＮ１は、グランドとノードＮｅｔｎとの間に接続される。トランジスタＮＭＯＳ（Ｎ２）は、ノードＮｅｔｎとメインのパッドドライバの出力ＯＵＴとの間に接続される。コンプリメンタリのパッドドライバ２０は、２つのＰＭＯＳトランジスタＰ３及びＰ４と ２つのＮＭＯＳトランジスタＮ３及びＮ４とを備える。ＰＭＯＳトランジスタＰ３のゲートは、信号ＩＮｐｂａｒによって制御される。ＩＮｐｂａｒは、メインのパッドドライバ１０のノードＮｅｔｐに接続される。トランジスタＰ３のソースは、ｖｄｄｅに接続され、そのドレインは、ＰＭＯＳトランジスタＰ４のソースに接続される。トランジスタＰ４のゲートは、バイアス電圧ＲＥＦｐ（これは、メインのパッドドライバのＰＭＯＳ（Ｐ２）のゲートを制御する）によって制御される。トランジスタＰ４のソースはＰＭＯＳトランジスタＰ３のドレインに接続され、トランジスタＰ４のドレインは中間ノードＭＩＤに接続される。コンプリメンタリのパッドドライバ２０のＮＭＯＳトランジスタＮ３のゲートは、信号ＩＮｎｂａｒによって制御される。ＩＮｎｂａｒは、メインのパッドドライバ１０のノードＮｅｔｎに接続される。トランジスタＮ３のソースはグランドに接続され、ドレインはＮＭＯＳ （Ｎ４）のソースに接続される。ＮＭＯＳトランジスタＮ４のゲートは、バイアス電圧ＲＥＦｎ（これは、メインのパッドドライバのＮ２のゲートを制御する）によって制御される。トランジスタＮ４のソースはトランジスタＮ３のドレインに接続され、そのドレインは中間ノードＭＩＤに接続される。コンデンサＣ３はＰＭＯＳ（Ｐ４）のゲート−ドレイン間に接続され、コンデンサＣ４はＮＭＯＳトランジスタＮ４のゲート−ドレイン間に接続される。
【００４９】
メイン及びコンプリメンタリのパッドドライバのカスコード接続のアーキテクチャは、トランジスタ間の電圧ストレスを制限するのに用いられる。Ｎｅｔｐの電圧スイングは、（ＲＥＦｐ＋Ｖｔｐ）からｖｄｄｅまでとなるので、コンプリメンタリのパッドドライバ２０のＰＭＯＳトランジスタＰ３はオーバーストレスの電圧となる場合はない。同様に、ＩＮｎｂａｒの電圧スイングは、０Ｖから（ＲＥＦｎ−Ｖｔｎ）までとなるので、ＮＭＯＳトランジスタＮ３は、オーバーストレスの電圧となる問題に直面しない。
【００５０】
コンプリメンタリのパッドドライバのトランジスタのサイズは、メインのパッドドライバのトランジスタのサイズよりも小さくする。例えば、コンプリメンタリのパッドドライバのトランジスタの面積は、メインのパッドドライバのトランジスタの面積の１／１０とする。ここで、トランジスタの面積は、主に、このトランジスタの幅を示している。このため、コンプリメンタリのパッドドライバの全てのＰＭＯＳトランジスタ（Ｐ３及びＰ４）の幅は、メインのパッドドライバのＰＭＯＳトランジスタ（Ｐｌ及びＰ２）の幅の１／１０となる。コンプリメンタリのパッドドライバの全てのＮＭＯＳトランジスタ（Ｎ３及びＮ４）の幅は、メインのパッドドライバのＮＭＯＳトランジスタ（Ｎｌ及びＮ２）の幅の１／１０となる。メインのパッドドライバのＰＭＯＳトランジスタＰ２の幅がコンプリメンタリのパッドドライバのＰＭＯＳトランジスタＰ４の幅よりも大きいので、トランジスタＰ２のゲート−ドレイン間の寄生容量は、トランジスタＰ４のものよりも大きくなる。この寄生容量を補償するために、ミラーコンデンサＣ３がＰＭＯＳトランジスタＰ４のゲート−ドレイン間に接続される。同様に、ＮＭＯＳトランジスタＮ２のゲート−ドレイン間の寄生容量を補償するために、ミラーコンデンサＣ４がＮＭＯＳトランジスタＮ４のゲート−ドレイン間に接続される。
【００５１】
図５ａの出力バッファの入力信号ＩＮにおけるスイッチングの故に、出力バッファの出力ＯＵＴも切り換わる。出力バッファの出力（即ち、メインのパッドドライバの出力）が論理‘０’から論理‘１’に切り換わる場合、この出力ＯＵＴの電圧は、０Ｖからｖｄｄｅに立ち上がる。この出力ＯＵＴのスイッチングは、弱バイアス電圧ＲＥＦｐ及びＲＥＦｎに結合する。この結合の故に、ＲＥＦｐ及びＲＥＦｎの電圧値は、これらの公称値を超えることになり、（静的電力消費量を低減させるために）バイアス発生器の電圧が微弱であるので、バイアス電圧の結合は、高速に放電することができない。出力ＯＵＴが０Ｖからｖｄｄｅに切り換わるときに、Ｎｅｔｐも （ＲＥＦｐ＋Ｖｔｐ）からｖｄｄｅに切り換わり、且つＮｅｔｎも０Ｖから（ＲＥＦｎ−Ｖｔｎ）に切り換わる。このＮｅｔｐ及びＮｅｔｎのスイッチングは、トランジスタＰ３をターンオフして、トランジスタＮ３をターンオンする。従って、ノードＭＩＤの開始電圧は、ｖｄｄｅから０Ｖまで下がり、これは、ＲＥＦｐ及びＲＥＦｎの結合を逆方向に生じさせる。ミラーコンデンサＣ３とともに、トランジスタＰ４のゲート−ドレイン間の寄生容量によって提供されるデカップリング量は、メインのパッドドライバのＮＭＯＳトランジスタＮ２のゲート−ドレイン間の寄生容量によって提供される結合量に等しくする必要がある。同様に、ミラーコンデンサＣ４とともに、トランジスタＮ４のゲート−ドレイン間の寄生容量によって提供されるデカップリング量は、メインのパッドドライバのＮＭＯＳトランジスタＮ２のゲート−ドレイン間の寄生容量によって提供される結合量に等しくする必要がある。このため、メインのパッドドライバによる順方向のＲＥＦｐの結合量は、コンプリメンタリのパッドドライバによるＲＥＦｎの逆結合量（即ち、デカップリング量）と等しくなる。メインのパッドドライバの出力が０Ｖからｖｄｄｅに切り換わるときに、メインのパッドドライバに起因するバイアス電圧の結合は、コンプリメンタリのパッドドライバによってデカップリングされる。
【００５２】
ここで、メインのパッドドライバの出力がｖｄｄｅから０Ｖに切り換わり、且つコンプリメンタリのパッドドライバのノードＭＩＤが０Ｖからｖｄｄｅに切り換わるときの場面を考えると、メインのパッドドライバに起因するバイアス電圧の結合は、コンプリメンタリのパッドドライバによってデカップリングされる。
【００５３】
コンプリメンタリのパッドドライバが前置ドライバによって発生した信号で制御される図４の回路と比べると、ここでは、コンプリメンタリのパッドドライバがメインのパッドドライバの出力で制御される。メインのパッドドライバの出力ＯＵＴのスリューレートが動作条件の変化の故に変化する場合、コンプリメンタリのパッドドライバは、この変化を感知することができる。コンプリメンタリのパッドドライバによって提供されるデカップリング量は、メインのパッドドライバの結合量に依存する。メインのパッドドライバの出力スループットが外部負荷の変化の故に変化する場合、コンプリメンタリのパッドドライバは、この変化を感知して、適切なデカップリングを提供する。
【００５４】
図５ｂは、図５ａの回路のシミュレーション結果のグラフを示している。ここに、ＲＥＦｐ及びＲＥＦｎのシミュレーション結果を示すとともに、出力ＯＵＴとＲＥＦｐ及びＲＥＦｎを有するＭＩＤの波形を示している。このシミュレーションは、公称プロセス、即ち２５℃，３．６Ｖのｖｄｄｅとして行っている。この図では、メインのパッドドライバによって提供される結合は、コンプリメンタリのパッドドライバによって完全にデカップリングされている。図５ａのミラーコンデンサＣ３及びＣ４を有するコンプリメンタリのパッドドライバは、メインのパッドドライバの面積の半分の面積を有する。
【００５５】
回路コンポーネントのサイズは、以下の通りである。
ＰＭＯＳ（Ｐ１及びＰ２）＝３８０ｕ／０．２８ｕ
ＮＭＯＳ（Ｎ１及びＮ２）＝１４５．６ｕ／０．２８ｕ
ＰＭＯＳ（Ｐ３及びＰ４）＝３８ｕ／０．２８ｕ 
ＮＭＯＳ（Ｎ３及びＮ４）＝１４．５ｕ／０．２８ｕ
Ｃ３：バックツーバック接続した各々２５８ｆＦの２つのＰＭＯＳ。
Ｃ４：バックツーバック接続した各々９５ｆＦの２つのＰＭＯＳ。
【００５６】
出力のスイッチングの時点で短時間のスパイクがＲＥＦｐ及びＲＥＦｎに生じる。バイアス電圧における短時間のスパイクで生じたジッタは、出力ドライバの最大ビットレートを制限することがある。出力ＯＵＴがハイからローに（ローからハイに）切り換わるときに、ＲＥＦｐ及びＲＥＦｎが公称値に至るには約３ナノ秒の時間を要する。これは、約３３４Ｍｂｐｓの最大ビットレートに制限することになる。用途や動作条件に基づいて、最大ビットレートを再計算する必要がある。
【００５７】
図６ａは、第５の実施例によるドライバ回路の回路図を示している。ここで、コンプリメンタリのパッドドライバ２０がメインのパッドドライバ１０の出力によって制御されると、メインのパッドドライバによる結合時間とコンプリメンタリのパッドドライバによる結合時間との間で僅かな遅延を生じる。図６ａによる回路は、図５ａによる回路に対応している。唯一の相違点は、デカップリング用コンデンサＣ５及びＣ６が、それぞれＲＥＦｐ及びＲＥＦｎに接続されていることである。逆結合は、当該結合の僅かな遅延の後に生じる。この僅かな遅れの故に、バイアス電圧での僅かな短時間のスパイクが生じる。この短時間のスパイクは、ＲＥＦｐ及びＲＥＦｎに幾らかのコンデンサを付加することによって抑制することができる。ＲＥＦｐ及びＲＥＦｎにて、グランドに対するこれらのデカップリング・コンデンサを用いることで短時間のスパイクを抑圧するので、これらのコンデンサの値は、前述のコンデンサの値と比べて極めて小さいものになる。また、ＲＥＦｐ及びＲＥＦｎにおけるこれらの小さい値のデカップリング・コンデンサは、幾らかの量の雑音が隣接する経路ラインで生じるスイッチングの故にバイアス電圧に結合しうる何らかの他のソースから、これらのバイアス電圧に結合する雑音の放電を助けることにもなる。
【００５８】
図６ｂは、図６ａによる回路のシミュレーションのグラフを示している。図５ｂによれば、ＲＥＦｐ及びＲＥＦｎの結合は、コンプリメンタリのパッドドライバによってデカップリングされるが、図６ａによれば、デカップリング・コンデンサを用いて、スイッチングの間に生じるＲＥＦｐ，ＲＥＦｎからの短時間のスパイクを低減させる。コンデンサのＣ５及びＣ６は、バイアス電圧における短時間のスパイクをデカップリングするために接続される。これらのデカップリング・コンデンサの使用は、出力バッファのビットレートを増大させ、また、当該結合のピークを低減させる。 
【００５９】
図５ａ及び図６ａの結線図の相違点は、デカップリング・コンデンサ（Ｃ５＝２．３ｐＦ，    Ｃ６＝１．３ｐＦ）の設置のみである。
【００６０】
図２の回路をシミュレーションすると、ＲＥＦｐ及びＲＥＦｎに要求されるデカップリング・コンデンサは、極めて大きいものであった。この場合のＣ５は３２ｐＦで、Ｃ６は１４ｐＦであった。従って、図２の回路は、約４６ｐＦの全静電容量を必要とする。しかしながら、ミラーコンデンサＣ３及びＣ４とデカップリング・コンデンサＣ５及びＣ６を有するコンプリメンタリのパッドドライバによって占める面積は、５ｐＦのコンデンサによって要求される面積と同等である。このため、図２の実装例と比較すると、図６ａによる実装例は、１／９の面積になる。図６ａの回路は、ＲＥＦｐ及びＲＥＦｎにおける短時間のスパイクを抑制することができるので、より高いビットレート用にこの回路を用いることができる。
【００６１】
図６ｃは、図６ａによる回路のシミュレーションのグラフを示している。ここに、図６のＲＥＦｎ及びＲＥＦｐの結果は、種々の動作条件の場合を示している。これらの動作条件は、以下の通りである。
プロセス：公称，温度：２５℃，ｖｄｄｅ: ３．６Ｖ
プロセス：高速，温度：−４０℃，ｖｄｄｅ: ３．６Ｖ
プロセス：低速，温度：１２５℃，ｖｄｄｅ: ３．６Ｖ
プロセス：ｓｎｆｐ，温度：１２５℃，ｖｄｄｅ: ３．６Ｖ
プロセス：ｆｎｆｐ，温度：−４０℃，ｖｄｄｅ: ３．６Ｖ
上記の全てのシミュレーションで、ｖｄｄｅは、３．６Ｖのみで行っている。これは、ｖｄｄｅ依存性を有するので、ＲＥＦｐ及びＲＥＦｎの変化を観測できるようにするためである。
【００６２】
図６ｃの波形の主目的は、種々の動作条件の場合に、ＯＵＴ及びＭＩＤのスリューレートの変化を示すためである。また、Ｃ１及びＣ２によってもたらされる容量も変化する。しかしながら、出力ＯＵＴは、ＭＩＤのスリューレートを制御するので、メインのパッドドライバによって提供される結合量は、コンプリメンタリのパッドドライバによって提供されるデカップリング量と同じになる。
【００６３】
図６ｄは、図６ａによる回路のシミュレーションのグラフを示している。ここに、上述した動作条件におけるＯＵＴ及びＭＩＤのシミュレーション結果を示している。この波形は、ＯＵＴ及びＭＩＤが種々の動作条件によって互いにどのように変化するかを示している。ＯＵＴのスリューレートが減少するとき、ＭＩＤのスリューレートが減少することが明確になっており、これは、ＯＵＴがＭＩＤのスリューレートを制御するためである。この特徴は、本発明の利点を構成する。この特性の故に、全ての動作条件に対して、メインのパッドドライバによって提供される結合量は、コンプリメンタリのパッドドライバによって提供されるデカップリング量と同じになる。
【００６４】
上述した本回路は、逆結合の技法を用いることによって、バイアス電圧の結合で生じる問題を解決することができる。
【００６５】
極めて低い静電流消費を有する低電圧デバイスを用いて高めの供給電圧で動作する送信機を設計するのに、この回路を用いることができる。低い静電流の回路は、携帯電話など多くの用途に求められるので、この回路設計のトポロジは極めて役に立つはずである。
【００６６】
ＣＭＯＳプロセスの現在の傾向は、明らかにデバイス幾何形状のシュリンク化を示しており、このシュリンク化は、低めの電圧ストレス制限をもたらす。しかしながら、用途又は製品マーケットによっては、互換性の問題の故に、同じ速度で供給電圧の縮小化を行っていない。従って、低電圧デバイスを有する高電圧回路を設計する要求は、将来において高まる一方となるはずである。
【００６７】
上述の実施例は、本発明を制限するものではなく、当業者であれば請求の範囲から逸脱することなく、多くの代替の実施例を設計できることは明らかである。用語“備える（含む）”は、請求の範囲に記載されたもの以外の要素又はステップの存在を除外するものではない。単数で扱う要素は、このような要素の複数の存在を除外するものではない。幾つかの手段からなるデバイスの請求項において、これらの手段の幾つかを１つの同一のアイテムからなるハードウェアで実施することもできる。或る手段が互いに異なる従属請求項で繰り返されるという単なる事実は、これらの手段の組み合わせを有利に用いることができないことを示すものではない。
【図面の簡単な説明】
【００６８】
【図１ａ】従来技術によるドライバ回路を示す回路図である。
【図１ｂ】従来技術によるドライバ回路を示す回路図である。
【図１ｃ】図１ａによるドライバ回路用の分圧器を示す回路図である。
【図１ｄ】図１ａによる回路のシミュレーション波形を示すグラフである。
【図１ｅ】図１ａによる回路のシミュレーション波形を示すグラフである。
【図１ｆ】図１ａによる回路の電圧スイングを示すグラフである。
【図２】第１の実施例によるドライバ回路を示す回路図である。
【図３】第２の実施例によるドライバ回路を示す回路図である。
【図４】第３の実施例によるドライバ回路を示す回路図である。
【図５ａ】第３の実施例によるドライバ回路を示す回路図である。
【図５ｂ】図５ａによる回路の電圧スイングを示すグラフである。
【図６ａ】第４の実施例によるドライバ回路を示す回路図である。
【図６ｂ】図６ａの電圧スイングを示す図である。
【図６ｃ】図６ａによる回路の電圧スイングを示すグラフである。
【図６ｄ】図６ａによる回路の電圧スイングを示すグラフである。
【図１ａ】
2009536473.tif 000003
【図１ｂ】
2009536473.tif 000004
【図１ｃ】
2009536473.tif 000005
【図１ｄ】
2009536473.tif 000006
【図１ｅ】
2009536473.tif 000007
【図１ｆ】
2009536473.tif 000008
【図２】
2009536473.tif 000009
【図３】
2009536473.tif 000010
【図４】
2009536473.tif 000011
【図５ａ】
2009536473.tif 000012
【図５ｂ】
2009536473.tif 000013
【図６ａ】
2009536473.tif 000014
【図６ｂ】
2009536473.tif 000015
【図６ｃ】
2009536473.tif 000016
【図６ｄ】
2009536473.tif 000017
【国際調査報告】
2009536473.tif 000018
2009536473.tif 000019