(57)【要約】  バックエンドチップの処理効率の増進及び電力消耗を防止できるエンコーディングされたデータの伝達方法及びその方法を行う撮像装置を提供する。  エンコーディングされたデータ伝達方法は、受信段に出力すべきＪＰＥＧエンコーディングされたデータが、一つのフレームについての開始情報を含む場合、有効データイネーブル信号をハイ又はロー状態に切り替えた後、受信段に出力すべきＪＰＥＧエンコーディングされたデータが、一つのフレームについての終了情報を含むまでに、有効データイネーブル信号のハイ又はロー状態を維持する。したがって、バックエンドチップの処理効率の増進及び電力消耗の防止が可能である。
2009515408.tif 000002
【特許請求の範囲】
【請求項１】
撮像装置のイメージシグナルプロセッサにおいて、
イメージセンサーから入力された電気信号に相応するイメージデータを、予め指定されたエンコーディング方式によりエンコーディングし、エンコーディングされたイメージデータを生成するエンコーディング部と;
各フレームに対して前記エンコーディング部から順次入力されるエンコーディングされたイメージデータを受信段に伝達するデータ出力部と；を含み、
前記データ出力部は、一つのフレームに対するエンコーディングされたイメージデータが出力される間に、前記受信段に出力される有効データイネーブル信号が、ハイ状態又はロー状態に維持されるようにすることを特徴とするイメージシグナルプロセッサ。
【請求項２】
前記エンコーディングされたイメージデータのうち、有効データが出力される区間のみ前記受信段にクロック信号を出力することを特徴とする請求項１に記載のイメージシグナルプロセッサ。
【請求項３】
前記エンコーディングされたイメージデータのうち、無効データが出力される区間には、ダミーデータが出力されることを特徴とする請求項１に記載のイメージシグナルプロセッサ。
【請求項４】
前記有効データイネーブル信号は、前記エンコーディングされたイメージデータのうち、‘ＳＴＡＲＴ  ＭＡＲＫＥＲ’が出力されるべき時点で維持が開始され、‘ＳＴＯＰ  ＭＡＲＫＥＲ’が出力された時点で維持が終了することを特徴とする請求項１に記載のイメージシグナルプロセッサ。
【請求項５】
前記データ出力部は、前記エンコーディング部から入力されるエンコーディングされたイメージデータを予め指定されたクロックだけ遅延して出力するレジスタを含むことを特徴とする請求項１に記載のイメージシグナルプロセッサ。
【請求項６】
前記データ出力部は、前記エンコーディング部による先行フレームの処理途中で、前記イメージセンサー又は前記エンコーディング部から後行フレームの入力開始情報を入力された場合、前記後行フレームの処理をスキップするようにするスキップ命令を前記イメージセンサー又は前記エンコーディング部に入力することを特徴とする請求項１に記載のイメージシグナルプロセッサ。
【請求項７】
前記予め指定されたエンコーディング方式は、ＪＰＥＧエンコーディング方式、ＢＭＰエンコーディング方式、ＭＰＥＧエンコーディング方式、及び、ＴＶアウト方式の少なくともいずれかであることを特徴とする請求項１に記載のイメージシグナルプロセッサ。
【請求項８】
前記データ出力部は、垂直同期(Ｖ_ｓｙｎｃ)信号を前記受信段に更に出力することを特徴とする請求項１に記載のイメージシグナルプロセッサ。
【請求項９】
前記データ出力部は、
垂直同期信号制御命令に応じて、ハイ又はロー状態の前記垂直同期信号を生成して出力するＶ_ｓｙｎｃ発生器と;
有効データイネーブル制御命令に応じて、ハイ又はロー状態の前記有効データイネーブル信号を生成して出力するＨ_ｓｙｎｃ発生器と;
データ出力制御命令に応じて、前記エンコーディング部から入力された有効データと、無効データ又は予め生成されたダミーデータとを出力する伝送遅延部と;
前記垂直同期信号制御命令、前記有効データイネーブル制御命令、及び前記データ出力制御命令を生成して出力する伝送制御部と；を含むことを特徴とする請求項８に記載のイメージシグナルプロセッサ。
【請求項１０】
前記有効データイネーブル信号は、前記受信段で記録イネーブル信号として解析されることを特徴とする請求項１又は９に記載のイメージシグナルプロセッサ。
【請求項１１】
前記伝送制御部は、前記伝送遅延部に格納される前記エンコーディングされたイメージデータのヘッダー(Header)情報及びテール(Tail)情報を用いて、前記先行フレームのエンコーディングが完了しているか否かを判断することを特徴とする請求項８に記載のイメージシグナルプロセッサ。
【請求項１２】
前記先行フレームの処理途中で前記後行フレームの入力開始情報を入力された場合、前記伝送制御部は、前記Ｖ_ｓｙｎｃ発生器により出力される前記垂直同期信号がロー状態である場合、現状を維持するように制御することを特徴とする請求項１１に記載のイメージシグナルプロセッサ。
【請求項１３】
撮像装置のイメージシグナルプロセッサにおいて、
垂直同期信号制御命令に応じて、ハイ又はロー状態の前記垂直同期信号を生成して出力するＶ_ｓｙｎｃ発生器と;
有効データイネーブル制御命令に応じて、ハイ又はロー状態の有効データイネーブル信号を生成して出力するＨ_ｓｙｎｃ発生器と;
データ出力制御命令に応じて、エンコーディング部から入力された有効データと、無効データ又は予め生成されたダミーデータとを出力する伝送遅延部と;
前記垂直同期信号制御命令、前記有効データイネーブル制御命令、及び前記データ出力制御命令を生成して出力する伝送制御部と；を含み、
前記伝送制御部は、一つのフレームに対するエンコーディングされたイメージデータが出力される間に、前記Ｈ_ｓｙｎｃ発生器がハイ状態又はロー状態に維持される前記有効データイネーブル信号を出力するように制御することを特徴とするイメージシグナルプロセッサ。
【請求項１４】
イメージセンサー、イメージシグナルプロセッサ、バックエンドチップ、及び、ベースバンドチップを含む撮像装置において、
前記イメージシグナルプロセッサが、
イメージセンサーから入力された電気信号に相応するイメージデータを、予め指定されたエンコーディング方式によりエンコーディングし、エンコーディングされたイメージデータを生成するエンコーディング部と;
各フレームに対して前記エンコーディング部から順次入力されるエンコーディングされたイメージデータを、予め指定された基準に従って受信段に伝達するデータ出力部と；を含み、
前記データ出力部は、一つのフレームに対するエンコーディングされたイメージデータが出力される間に、前記受信段に出力される有効データイネーブル信号がハイ状態又はロー状態に維持されるようにすることを特徴とする撮像装置。
【請求項１５】
イメージセンサーを備えた撮像装置のイメージシグナルプロセッサで行われるエンコーディングされたデータ伝達方法において、
(a)受信段に出力すべきＪＰＥＧエンコーディングされたデータが、一つのフレームについての開始情報を含む場合、有効データイネーブル信号をハイ又はロー状態に切り替える段階と;
(b)受信段に出力すべきＪＰＥＧエンコーディングされたデータが、一つのフレームについての終了情報を含むまで、前記有効データイネーブル信号のハイ又はロー状態を維持する段階と；を含むことを特徴とするエンコーディングされたデータ伝達方法。
【請求項１６】
前記ＪＰＥＧエンコーディングされたデータのうち、有効データが出力される区間のみクロック信号を前記受信段に出力することを特徴とする請求項１５に記載のエンコーディングされたデータ伝達方法。
【請求項１７】
先行フレームの処理途中で、前記イメージセンサーから後行フレームの入力開始情報を入力された場合、前記後行フレームのエンコーディング処理は、スキップされるように制御されることを特徴とする請求項１５に記載のエンコーディングされたデータ伝達方法。
【請求項１８】
前記先行フレームに対するエンコーディングが完了しているか否かは、前記入力されるエンコーディングされたイメージデータのヘッダー情報及びテール情報を用いて判断されることを特徴とする請求項１７に記載のエンコーディングされたデータ伝達方法。
【請求項１９】
前記有効データイネーブル信号は、前記受信段で記録イネーブル信号として解析されることを特徴とする請求項１５に記載のエンコーディングされたデータ伝達方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データエンコーディングに関し、より詳細には、エンコーディングされたデータの伝達に関する。
【背景技術】
【０００２】
近年、小型及び薄型の撮像素子が、携帯電話機やＰＤＡ(Personal  Digital  Assistant)などの小型及び薄型の携帯用端末に搭載されることによって、携帯用端末が撮像装置としても機能することができる。これにより、携帯電話機のような携帯用端末は、遠隔地に音声情報だけでなく、画像情報も伝送できるようになった。撮像素子は、携帯電話機やＰＤＡだけでなく、ＭＰ３プレーヤーなどの携帯用端末にも具備されている。したがって、種々の携帯用端末が外部映像を撮像して電子的なデータとして保持する撮像装置としても機能することができる。
【０００３】
一般に、撮像装置には、一般的にＣＣＤ(Charge  Coupled  Device)型イメージセンサーやＣＭＯＳ(Complementary  Metal-Oxide  Semiconductor)型イメージセンサーなどの固体撮像素子が使われている。
【０００４】
図１は、一般的な撮像装置の構成を簡略に示した図であり、図２は、一般的なＪＰＥＧエンコーディング過程を示した図であり、図３は、従来のイメージシグナルプロセッサ(ＩＳＰ：  Image  Signal  Processor)がエンコーディングされたデータを出力するための信号形態を示した図である。
【０００５】
図１に示されたように、撮像された外部映像を電気的なデータに変換して表示部１５０にディスプレイする撮像装置は、イメージセンサー１１０と、イメージシグナルプロセッサ１２０と、バックエンドチップ(Back-end  chip)１３０と、ベースバンドチップ(Baseband  Chip)１４０と、表示部１５０と、を含む。その他に、撮像装置は、変換された電気的なデータを格納するためのメモリ、アナログ信号をデジタル信号に変換するＡＤ変換機などを更に含むことができる。
【０００６】
イメージセンサー１１０は、バイエルパターン(Bayer  Pattern)を持つセンサーであり、単位ピクセル別にレンズを介して入力された光の量に相応する電気信号を出力する。
【０００７】
イメージシグナルプロセッサ１２０は、イメージセンサー１１０から入力された電気信号(raw  data)をＹＵＶ値に変換し、変換されたＹＵＶ値をバックエンドチップ１３０に出力する。ＹＵＶ方式は、人間の眼が色相よりは明るさに敏感であるという事実に着目した方式であり、色を明るさ(Luminance)のＹ成分と色相(Chrominance)のＵ及びＶ成分とに分ける。Ｙ成分は、誤差に敏感であるので、色相成分のＵとＶより多いビットをコーディングする。典型的なＹ:Ｕ:Ｖの比率は、４:２:２である。
【０００８】
イメージシグナルプロセッサ１２０は、変換したＹＵＶ値をＦＩＦＯに順次格納することによって、バックエンドチップ１３０が該当情報を入力され得るようにする。
【０００９】
バックエンドチップ１３０は、入力されたＹＵＶ値を予め指定されたエンコーディング方法によりＪＰＥＧやＢＭＰに変換してメモリに格納したり、メモリに格納されたエンコーディングされたイメージをデコーディングして表示部１５０にディスプレイする。バックエンドチップ１３０は、イメージの拡大、縮小、ローテーションなどの機能も行うことができる。もちろん、図１に示されたように、ベースバンドチップ１４０が、バックエンドチップ１３０からデコーディングされたデータを入力され、表示部１５０にディスプレイすることができる。
【００１０】
ベースバンドチップ１４０は、撮像装置の動作を全般的に制御する機能を行う。例えば、キー入力部(図示せず)を介して使用者から撮像命令が入力されると、ベースバンドチップ１４０は、バックエンドチップ１３０にイメージ生成命令を伝送することによって、バックエンドチップ１３０が入力された外部映像に相応するエンコーディングされたデータを生成するようにすることもできる。
【００１１】
表示部１５０は、バックエンドチップ１３０又はベースバンドチップ１４０の制御により提供されたデコーディングされたデータをディスプレイする。
【００１２】
図２には、バックエンドチップ１３０により行われる一般的なＪＰＥＧエンコーディング(encoding)過程が示されている。ＪＰＥＧエンコーディング過程２００は、当業者にとって自明な事項であるので、簡略に説明することにする。
【００１３】
図２に示されたように、入力されたＹＵＶ値のイメージは、８x８ピクセル大きさのブロックに分けられ、各ブロックに対して、ＤＣＴ(離散コサイン変換、Discrete  Cosine  Transform)が行われる(２１０)。−１２８〜１２７間の８ビットの整数形態に入力された各ピクセルの画素値は、ＤＣＴにより-１０２４〜１０２３間の値に変換される。
【００１４】
次いで、量子化器(Quantizer)は、各ブロックのＤＣＴ係数を、視覚に及ぼす影響によって重み付けをして量子化する(２２０)。この重みのテーブルを量子化テーブルという。量子化テーブルの値は、ＤＣ近くでは小さい値を取り、高い周波数では、大きい値を取り、情報量の多いＤＣ近くのデータを小さな損失で送り、高周波数では、高い圧縮率を誘導する。
【００１５】
次いで、無損失コーダー(Lossless  coder)であるエントロピーエンコーダ(entropy  encoder)により最終圧縮されたデータが生成される(２３０)。
【００１６】
上述した過程を経てエンコーディングされたデータは、メモリに格納される。バックエンドチップ１３０は、メモリに積載されたデータを復号化して表示部１５０にディスプレイする等の処理を行う。
【００１７】
メモリに格納されたデータが復号化などの処理のために順次入力される過程の信号波形が、図３に示されている。一般に、バックエンドチップ１３０は、ＹＵＶ/ＢＡＹＥＲフォーマットのデータを入力されるように具現されており、このようなデータを入力されるためのインターフェースとして、Ｐ_ＣＬＫ、Ｖ_ｓｙｎｃ、Ｈ_ＲＥＦ、ＤＡＴＡ信号を用いている。
【００１８】
図３に示されたように、従来のバックエンドチップ１３０は、エンコーディングされたデータを後続する構成要素(例えば、デコーディング部等)に伝達するにあたり、全過程でクロック信号(Ｐ_ＣＬＫ)の出力状態をオン(ＯＮ)状態に維持するので、バックエンドチップ１３０は、有効でないデータ(例えば、０x００を含むデータ)が入力される間にも、相互間にインターフェーシングのための動作を行わなければならない。
【００１９】
したがって、従来の撮像装置は、バックエンドチップ１３０が、不要な動作を行うことで、無駄な電力消耗が生じるという問題点があった。
【００２０】
また、図３に示されたように、従来のイメージシグナルプロセッサ１２０は、現在処理されているフレームに対するエンコーディング処理が完了していないにも関わらず、次のフレームに対するデータの入力を示す新たな垂直同期信号(Ｖ_ｓｙｎｃ２)をバックエンドチップ１３０に出力することができる。
【００２１】
この場合、バックエンドチップ１３０は、現在処理されているフレームに対する処理だけでなく、次のフレームに対する処理を共に行うことがあり、正確なデータの入力及び/又は処理が完了されないという問題点もあった。
【００２２】
また、図３に示されたように、従来のイメージシグナルプロセッサ１２０は、バックエンドチップ１３０でデータを格納する際に利用可能なＨ_ＲＥＦ信号を交番的に出力することによって、バックエンドチップ１３０のメモリの記録イネーブル(Write  enable)信号のスイッチングによる電力消耗が生じるという問題点もあった。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
それで、本発明の目的は、バックエンドチップの処理効率の増進及び電力消耗を防止できるエンコーディングされたデータの伝達方法及びその方法を行う撮像装置を提供することにある。
【００２４】
本発明の他の目的は、バックエンドチップでデータを格納する際に利用可能なＨ_ＲＥＦ信号をハイ(High)又はロー(Low)状態に一定に維持することによって、バックエンドチップのメモリの記録イネーブル(Write  enable)信号のスイッチングによる電力消耗を防止できるエンコーディングされたデータの伝達方法及びその方法を行う撮像装置を提供することにある。
【００２５】
本発明の更に他の目的は、イメージシグナルプロセッサがエンコーディングされたデータをバックエンドチップに提供するにあたり、一般的なインターフェース構造を用いることによって、ハードウェアの設計及び制御の側面で有利な効果を持つエンコーディングされたデータの伝達方法及びその方法を行う撮像装置を提供することにある。
【００２６】
本発明の更に他の目的は、イメージシグナルプロセッサが、エンコーディング速度によって入力されるフレームのエンコーディングの可否を決定でき、スムーズなエンコーディング動作を行えるエンコーディングされたデータの伝達方法及びその方法を行う撮像装置を提供することにある。
【００２７】
その他の本発明の目的は、以下に述べられる望ましい実施形態を通してより明確になるであろう。
【課題を解決するための手段】
【００２８】
上述した目的を達成するために本発明の一側面によれば、イメージシグナルプロセッサ及び/又は前記イメージシグナルプロセッサを含む撮像装置が提供される。
【００２９】
本発明の望ましい一実施形態によれば、撮像装置のイメージシグナルプロセッサにおいて、イメージセンサーから入力された電気信号に相応するイメージデータを、予め指定されたエンコーディング方式によりエンコーディングし、エンコーディングされたイメージデータを生成するエンコーディング部と;各フレームに対して前記エンコーディング部から順次入力されるエンコーディングされたイメージデータを受信段に伝達するデータ出力部と；を含むイメージシグナルプロセッサが提供される。ここで、前記データ出力部は、一つのフレームに対するエンコーディングされたイメージデータが出力される間に、前記受信段に出力される有効データイネーブル信号をハイ状態又はロー状態に維持できる。
【００３０】
前記エンコーディングされたイメージデータのうち、有効データが出力される区間のみ前記受信段にクロック信号が出力されることができる。また、前記エンコーディングされたイメージデータのうち、無効データが出力される区間には、ダミーデータが出力されることができる。
【００３１】
前記有効データイネーブル信号は、前記エンコーディングされたイメージデータのうち、‘ＳＴＡＲＴ  ＭＡＲＫＥＲ’が出力されるべき時点で維持が開始され、‘ＳＴＯＰ  ＭＡＲＫＥＲ’が出力された時点で維持が終了することができる。
【００３２】
前記データ出力部は、前記エンコーディング部から入力されるエンコーディングされたイメージデータを予め指定されたクロックだけ遅延して出力するレジスタを含むことができる。
【００３３】
前記データ出力部は、前記エンコーディング部による先行フレームの処理途中で、前記イメージセンサー又は前記エンコーディング部から後行フレームの入力開始情報を入力された場合、前記後行フレームの処理をスキップするようにするスキップ命令を前記イメージセンサー又は前記エンコーディング部に入力することができる。
【００３４】
前記予め指定されたエンコーディング方式は、ＪＰＥＧエンコーディング方式、ＢＭＰエンコーディング方式、ＭＰＥＧエンコーディング方式、及び、ＴＶアウト方式の少なくともいずれかであることができる。
【００３５】
前記データ出力部は、垂直同期(Ｖ_ｓｙｎｃ)信号を前記受信段に更に出力することができる。
【００３６】
前記データ出力部は、垂直同期信号制御命令に応じて、ハイ又はロー状態の前記垂直同期信号を生成して出力するＶ_ｓｙｎｃ発生器と;有効データイネーブル制御命令に応じて、ハイ又はロー状態の前記有効データイネーブル信号を生成して出力するＨ_ｓｙｎｃ発生器と;データ出力制御命令に応じて、前記エンコーディング部から入力された有効データと、無効データ又は予め生成されたダミーデータとを出力する伝送遅延部と;前記垂直同期信号制御命令、前記有効データイネーブル制御命令、及び前記データ出力制御命令を生成して出力する伝送制御部と；を含むことができる。
【００３７】
前記有効データイネーブル信号は、前記受信段で記録イネーブル信号として解析されることができる。
【００３８】
前記伝送制御部は、前記伝送遅延部に格納される前記エンコーディングされたイメージデータのヘッダー(Header)情報及びテール(Tail)情報を用いて、前記先行フレームのエンコーディングが完了しているか否かを判断することができる。
【００３９】
前記先行フレームの処理途中で、前記後行フレームの入力開始情報を入力された場合、前記伝送制御部は、前記Ｖ_ｓｙｎｃ発生器により出力される前記垂直同期信号がロー状態である場合、現状を維持するように制御できる。
【００４０】
本発明の望ましい他の実施形態によれば、撮像装置のイメージシグナルプロセッサにおいて、垂直同期信号制御命令に応じて、ハイ又はロー状態の前記垂直同期信号を生成して出力するＶ_ｓｙｎｃ発生器と;有効データイネーブル制御命令に応じて、ハイ又はロー状態の有効データイネーブル信号を生成して出力するＨ_ｓｙｎｃ発生器と;データ出力制御命令に応じて、前記エンコーディング部から入力された有効データと、無効データ又は予め生成されたダミーデータとを出力する伝送遅延部と;前記垂直同期信号制御命令、前記有効データイネーブル制御命令、及び前記データ出力制御命令を生成して出力する伝送制御部と；を含むイメージシグナルプロセッサが提供される。ここで、前記伝送制御部は、一つのフレームに対するエンコーディングされたイメージデータが出力される間に、前記Ｈ_ｓｙｎｃ発生器がハイ状態又はロー状態に維持される前記有効データイネーブル信号を出力するように制御できる。
【００４１】
本発明の望ましい更に他の実施形態によれば、イメージセンサー、イメージシグナルプロセッサ、バックエンドチップ、及び、ベースバンドチップを含む撮像装置において、前記イメージシグナルプロセッサが、イメージセンサーから入力された電気信号に相応するイメージデータを、予め指定されたエンコーディング方式によりエンコーディングし、エンコーディングされたイメージデータを生成するエンコーディング部と;各フレームに対して前記エンコーディング部から順次入力されるエンコーディングされたイメージデータを受信段に伝達するデータ出力部を含む撮像装置が提供される。ここで、前記データ出力部は、一つのフレームに対するエンコーディングされたイメージデータが出力される間に、前記受信段に出力される有効データイネーブル信号をハイ状態又はロー状態に維持できる。
【００４２】
上述した目的を達成するために本発明の他の側面によれば、イメージシグナルプロセッサで行われるエンコーディングされたデータ伝達方法及び/又はその方法を行うためのプログラムが記録された記録媒体が提供される。本発明の望ましい一実施形態によれば、イメージセンサーを備えた撮像装置のイメージシグナルプロセッサで行われるエンコーディングされたデータ伝達方法において、(a)受信段に出力すべきＪＰＥＧエンコーディングされたデータが、一つのフレームについての開始情報を含む場合、有効データイネーブル信号をハイ又はロー状態に切り替える段階と;(b)受信段に出力すべきＪＰＥＧエンコーディングされたデータが、一つのフレームについての終了情報を含むまでに、前記有効データイネーブル信号のハイ又はロー状態を維持する段階と；を含むことを特徴とするエンコーディングされたデータ伝達方法が提供される。
【００４３】
前記ＪＰＥＧエンコーディングされたデータのうち、有効データが出力される区間のみクロック信号を前記受信段に出力することを特徴とする。
【００４４】
先行フレームの処理途中で、前記イメージセンサーから後行フレームの入力開始情報を入力された場合、前記後行フレームのエンコーディング処理は、スキップされるように制御できる。
【００４５】
前記先行フレームに対するエンコーディングが完了しているか否かは、前記入力されるエンコーディングされたイメージデータのヘッダー(Header)情報及びテール(Tail)情報を用いて判断することができる。
【００４６】
前記有効データイネーブル信号は、前記受信段で記録イネーブル信号として解析されることができる。
【発明の効果】
【００４７】
上述のように、本発明は、バックエンドチップの処理効率の増進及び電力消耗を防止できるという効果がある。
【００４８】
また、本発明は、バックエンドチップでデータを格納する際に利用可能なＨ_ＲＥＦ信号をハイ又はロー状態に一定に維持することによって、バックエンドチップのメモリの記録イネーブル信号のスイッチングによる電力消耗を防止できるという効果もある。
【００４９】
また、本発明は、イメージシグナルプロセッサがエンコーディングされたデータをバックエンドチップに提供するにあたり、一般的なインターフェース構造を用いることによって、ハードウェアの設計及び制御の側面で有利な効果もある。
【００５０】
また、本発明は、イメージシグナルプロセッサが、エンコーディング速度によって入力されるフレームのエンコーディングの可否を決定でき、スムーズなエンコーディング動作を行えるという効果もある。
【発明を実施するための最良の形態】
【００５１】
上述した目的、特徴ら及び長所は、添付の図面と関係する以下の詳細な説明を通してより明確になるであろう。
【００５２】
本発明は、種々の変更を加えることができ、複数の実施形態を持つことができるので、特定の実施形態を図面に例示して、詳細な説明に詳細に説明しようとする。しかしながら、これは、本発明を特定の実施形態に対して限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物乃至代替物を含むものと理解すべきである。本発明を説明するにおいて、関係する公知の技術に関する具体的な説明が本発明の要旨を不明にすると判断される場合、それに関する詳細な説明は省略することにする。
【００５３】
第１、第２などの用語は、種々の構成要素を説明するのに使用されることはできるが、前記構成要素らは、前記用語らにより限定されてはならない。前記用語らは、一つの構成要素を他の構成要素から区別する目的にのみ使用される。例えば、本発明の権利範囲を逸脱しなく、第１の構成要素は、第２の構成要素と名付けることができ、同じく第２の構成要素も第１の構成要素と名付けることができる。及び/又はという用語は、複数の関係する記載された項目の組み合わせ、あるいは、複数の関係する記載された項目のいずれかの項目を含む。
【００５４】
ある構成要素が他の構成要素に“連結されて”いるとか、“接続されて”いると言及された場合は、その他の構成要素に直接連結されているか、あるいは、接続されていることもできるが、中間に他の構成要素が存在することができると理解すべきである。一方、ある構成要素が他の構成要素に“直接連結されて”いるとか、“直接接続されて”いると言及された場合は、中間に他の構成要素が存在しないと理解すべきである。
【００５５】
本願で使用した用語は、単に特定の実施形態を説明するために使用されたものであり、本発明を限定しようとする意図ではない。単数の表現は、文脈上明白に意味が違わない限り、複数の表現を含む。本願において、“含む”又は“有する”などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部品、又は、これらを組み合わせたものが存在することを指定しようとするものであり、１つ又はその以上の他の特徴や数字、段階、動作、構成要素、部品、又は、これらを組み合わせたものの存在又は付加可能性を予め排除するものではないと理解すべきである。
【００５６】
違う意味として定義されない限り、技術的あるいは科学的な用語を含めて、ここで使用される全ての用語は、本発明が属する技術分野において通常の知識を有する者により一般的に理解されるものと同じ意味を持っている。一般的に使用される事前に定義されているものと同じ用語は、関連技術の文脈上持つ意味と一致する意味を持つものと解釈されるべきであり、本願において明白に定義しない限り、理想的あるいは過度に形式的な意味として解析されない。
【００５７】
以下、添付の図面を参照して、本発明に係る望ましい実施形態を詳細に説明し、図面符号に関係なく、同一か対応する構成要素には同じ参照番号を付し、これに対する重複する説明は省略することにする。
【００５８】
また、本発明の実施形態を説明するにおいて、本発明の核心事項であるイメージシグナルプロセッサ(ＩＳＰ：  Image  Signal  Processor)の処理動作だけを中心として説明するが、本発明の権利範囲がこれに制限されないことは自明である。
【００５９】
図４は、本発明の望ましい一実施形態に係る撮像装置の構成を簡略に示した図であり、図５は、本発明の望ましい一実施形態に係るデータ出力部４３０の構成を簡略に示した図である。図６は、本発明の望ましい一実施形態に係るイメージシグナルプロセッサのエンコーディングされたデータ出力のための信号波形を例示した図面であり、図７は、本発明の望ましい他の実施形態に係るイメージシグナルプロセッサのエンコーディングされたデータ出力のための信号波形を例示した図である。
【００６０】
図４に示されたように、本発明に係る撮像装置は、イメージセンサー１１０と、イメージシグナルプロセッサ４００と、バックエンドチップ４０５と、を含む。その他に、撮像装置は、表示部１５０、メモリ、ベースバンドチップ１４０、キー入力部などを更に含めることは自明であるが、本発明の要旨とは多少距離感があるので、これに対する説明は省略する。
【００６１】
イメージシグナルプロセッサ４００は、前処理部４１０と、ＪＰＥＧエンコーダ４２０と、データ出力部４３０と、を含む。もちろん、イメージシグナルプロセッサ４００は、内部動作のためのクロック発生器(Clock  Generator)を更に含むことができる。
【００６２】
前処理部４１０は、ＪＰＥＧエンコーダ４２０の処理のための前処理過程を行う。前処理部１４０は、各フレームに対して、イメージセンサー１１０から電気信号形態の原データ(raw  data)を各ライン別に入力されて処理した後、ＪＰＥＧエンコーダ４２０に伝達できる。
【００６３】
前処理過程には、カラーモデル変換(Color  Space  Transformation)、フィルタリング(Filtering)、ダウンサンプリング(Color  Sub  Sampling)などが含まれることができる。
【００６４】
カラーモデル変換(Color  Space  Transformation)は、ＲＧＢカラーモデルをＹＵＶ(又は、ＹＩＱ)カラーモデルに変換し、これは、画質差に対する認識なく、情報の量を減らすことができるためである。
【００６５】
フィルタリング(Filtering)は、ローパスフィルタで映像を平滑化(smoothing)する過程であり、圧縮率を高めるためのものである。
【００６６】
ダウンサンプリング(Color  Sub  Sampling)は、Ｙ値は全部使用し、他の値は、一部だけ使用して捨てる等の方法により、色差(Chrominance)信号成分をダウンサンプリングする過程である。
【００６７】
ＪＰＥＧエンコーダ４２０は、先に述べた方式と同様に前処理された原データ(raw  data)を圧縮処理して、ＪＰＥＧエンコーディングデータを生成する。ＪＰＥＧエンコーダ４２０は、エンコーディング処理のために、予め指定されたブロック単位(例えば、８x８)で分割できるようにするために、前処理部４１０から入力される処理された原データを臨時に格納するための入力メモリを含むことができる。また、ＪＰＥＧエンコーダ４２０は、ＪＰＥＧエンコーディングされたデータをデータ出力部４３０に出力する前に、暫く格納する出力メモリを更に含むことができる。出力メモリは、例えば、ＦＩＦＯであることができる。すなわち、本発明に係るイメージシグナルプロセッサ４００は、従来のイメージシグナルプロセッサ１２０とは異なり、イメージデータのエンコーディングを更に行うことができる。
【００６８】
データ出力部４３０は、ＪＰＥＧエンコーダ４２０により生成されたＪＰＥＧエンコーディングされたデータをバックエンドチップ４０５(又は、カメラコントロールプロセッサー(ＣＣＰ)-以下、バックエンドチップ４０５と称する)に伝達する。
【００６９】
データ出力部４３０は、ＪＰＥＧエンコーダ４２０から提供されたＪＰＥＧエンコーディングされたデータをバックエンドチップ４０５に伝達するにあたり、一つのフレームのＪＰＥＧエンコーディングされたデータが全て出力されるまで、有効データイネーブル(enable)信号(Ｈ_ＲＥＦ)をハイ(High)又はロー(Low)状態に維持されるようにし、有効データ(すなわち、実際的にイメージを構成するＪＰＥＧエンコーディングされたデータ)が出力される間だけ、クロック信号が出力されるようにする。ここで、一つのフレームに対するあらゆるエンコーディングされたデータが出力される間に維持されたＨ_ＲＥＦ信号のハイ状態又はロー状態は、どの状態で有効データイネーブル信号として認識されるかによって異なることができる。但し、本明細書では、Ｈ_ＲＥＦ信号がハイ状態である場合、バックエンドチップ４０５が、ＪＰＥＧエンコーディングデータが入力されると認識する場合を仮定して説明する。
【００７０】
データ出力部４３０は、ＪＰＥＧエンコーダ４２０によりいずれかのフレーム(例えば、ｋ番目に入力されたフレーム、ここで、kは、自然数-以下、ｋ番目のフレームと称する)に対するエンコーディング処理が完了していないにも関わらず、イメージセンサー１１０から後続するフレーム(例えば、ｋ＋１番目に入力されるフレーム-以下、ｋ＋１番目のフレームと称する)に対する入力を通知するＶ_ｓｙｎｃ_Ｉ信号が入力されると、Ｖ_ｓｙｎｃ発生器５２０-図５参照)を制御して、該当フレームに相応するＶ_ｓｙｎｃ信号の出力がスキップされるように制御できる。すなわち、Ｖ_ｓｙｎｃ発生器５２０が、バックエンドチップ４０５に出力するＶ_ｓｙｎｃ信号が、ロー状態のＶ_ｓｙｎｃ信号(すなわち、新たなフレームが入力されないことを表示する状態)を出力していると、データ出力部４３０は、現在の状態を維持するように制御できる(図７に示された点線形態のＶ_ｓｙｎｃ２参照)。
【００７１】
新たなフレームの入力を検出する方式は、Ｖ_ｓｙｎｃ信号のエッジ(edge、例えば、Ｖ_ｓｙｎｃ信号の形態によってライジングエッジ(rising  edge)、又は、フォーリングエッジ(falling  edge))を検出する方法が利用可能であり、本明細書では、ライジングエッジを検出する場合を中心として説明する。
【００７２】
また、ｋ番目のフレームのエンコーディング処理中に、イメージセンサー１１０からｋ＋１番目のフレームに対する入力を通知するＶ_ｓｙｎｃ_Ｉ信号が入力されると、データ出力部４３０は、Ｖ_ｓｙｎｃ_Ｉ信号に相応するｋ＋１番目のフレームに対する出力及び/又は処理をスキップするようにするためのＶ_ｓｙｎｃ_ｓｋｉｐ信号を、イメージセンサー１１０、前処理部４１０、又は、ＪＰＥＧエンコーダ４２０に伝送することもできる。
【００７３】
ここで、イメージセンサー１１０、前処理部４１０、又は、ＪＰＥＧエンコーダ４２０は、データ処理部４３０からＶ_ｓｙｎｃ_ｓｋｉｐ信号を受信した場合、予め指定された動作を行うように予め具現されるべきである。上述した構成要素の設計及び具現方法は、本明細書の説明を通して当業者が容易に理解できるはずなので、これに対する説明は省略する。
【００７４】
例えば、イメージセンサー１１０がＶ_ｓｙｎｃ_ｓｋｉｐ信号を受信した場合、Ｖ_ｓｙｎｃ_Ｉ信号に相応するフレームの原データ(raw  data)を前処理部４１０に伝送しないように指定できる。前処理部４１０がＶ_ｓｙｎｃ_ｓｋｉｐ信号を受信した場合、Ｖ_ｓｙｎｃ_Ｉ信号に相応するフレームの原データの処理をスキップしたり、処理された原データをＪＰＥＧエンコーダ４２０に伝送しないように指定できる。同様に、ＪＰＥＧエンコーダ４２０がＶ_ｓｙｎｃ_ｓｋｉｐ信号を受信した場合、Ｖ_ｓｙｎｃ_Ｉ信号に相応するフレームの処理された原データをエンコーディングしなかったり、前処理部４１０から受信される処理された原データを入力メモリに格納しないように指定できる。
【００７５】
上述した過程により、イメージセンサー１１０から順次#１、#２、#３、#４のフレームに相応する原データが入力されたとしても、データ出力部４３０の動作又は制御により、バックエンドチップ４０５に入力されるエンコーディングされたイメージデータは、#１、#３、#４のみに制限されることもできる。
【００７６】
バックエンドチップ４０５は、携帯用端末の全般的な動作制御を行うベースバンドチップ１４０から、例えば、写真をキャプチャーするとの命令を受信すると、イメージシグナルプロセッサ４００から入力された画質改善されたＪＰＥＧエンコーディングされたデータを伝達されてメモリに格納しておき、デコーディングして表示部１５０にディスプレイしたり、ベースバンドチップ１４０が読み出して処理できるようにする。
【００７７】
図５にデータ出力部４３０の細部構成が示されている。図５を参照するに、データ出力部４３０は、ＡＮＤゲート５１０と、Ｖ_ｓｙｎｃ発生器(V_sync  generator)５２０と、Ｈ_ｓｙｎｃ発生器５３０と、伝送遅延部(Delay  unit)５４０と、伝送制御部５５０と、を含む。
【００７８】
ＡＮＤゲート５１０は、あらゆる入力に信号が入力される場合のみ、クロック信号(Ｐ_ＣＬＫ)をバックエンドチップ４０５に出力する。すなわち、イメージシグナルプロセッサ４００に備えられたクロック発生器(図示せず)からクロック信号を入力され、伝送制御部５５０からクロック制御信号を入力され、クロック制御信号がクロック信号出力を指示する場合のみ、クロック信号をバックエンドチップ４０５に出力する。クロック制御信号は、ハイ信号(High  Signal)又はロー信号(Low  Signal)形態であることができ、各々Ｐ_ＣＬＫイネーブル(enable)、又は、Ｐ_ＣＬＫディセーブル信号として認識されることができる。もちろん、逆の場合も可能である。図６に示されたように、クロック信号(Ｐ_ＣＬＫ)がバックエンドチップ４０５に出力される区間は、伝送遅延部５４０が一つのフレームに対するＪＰＥＧエンコーディングされたデータを出力する区間中、有効データを出力する区間と一致する。
【００７９】
Ｖ_ｓｙｎｃ発生器５２０は、伝送制御部５５０の制御により有効区間を表示するための垂直同期信号(Ｖ_ｓｙｎｃ)を生成して出力する。Ｖ_ｓｙｎｃ発生器５２０は、伝送制御部５５０からＶ_ｓｙｎｃ信号の出力命令が入力されてからＶ_ｓｙｎｃ信号の出力終了命令が入力されるまで、ハイ状態のＶ_ｓｙｎｃ信号を出力する。垂直同期信号が、各フレームの入力が開始されることを意味するというのは、当業者にとって自明である。
【００８０】
Ｈ_ｓｙｎｃ発生器５３０は、伝送制御部５５０の制御により(すなわち、有効データイネーブル信号(Ｈ_ＲＥＦ)の出力命令が入力され、Ｈ_ＲＥＦ信号の出力終了命令が入力されるまで)、ハイ状態の有効データイネーブル(enable)信号(Ｈ_ＲＥＦ)を生成して出力する。有効データイネーブル信号のハイ区間(これは、設計方法によって、ロー区間であってもよいのは、先に述べた通りである。)は、伝送遅延部５４０から、一つのフレームに対するＪＰＥＧエンコーディングされたデータが出力される区間(すなわち、フレームの開始情報(例えば、start  marker)からフレームの終了情報(例えば、stop  marker)まで)と一致する。
【００８１】
伝送遅延部５４０は、Ｈ_ＲＥＦ信号がハイ状態で出力される区間の間、ＪＰＥＧエンコーダ４２０から入力されるＪＰＥＧエンコーディングされたデータを順次出力する。伝送遅延部５４０は、例えば、ＪＰＥＧエンコーダ４２０から入力されたデータを一定時間(例えば、２〜３クロック)遅延(delay)させて出力するようにするためのレジスタを含むことができる。
【００８２】
伝送遅延部５４０に一時格納されたＪＰＥＧエンコーディングされたデータが有効データなのか否かは、伝送制御部５５０により判断されることができ、現在出力されるべきデータが有効データではない(例えば、０x００を含むデータ)場合、伝送制御部５５０は、クロック信号がバックエンドチップ４０５に出力されないようにＡＮＤゲート５１０を制御できる。
【００８３】
図６に示されたように、本発明に係る伝送遅延部５４０は、Ｈ_ＲＥＦ信号のライジングエッジ(rising  edge)時点からフォーリングエッジ(falling  edge)時点まで、ＪＰＥＧエンコーダ４２０から入力されるＪＰＥＧエンコーディングされたデータを出力する。
【００８４】
伝送制御部５５０は、決定した時間及び回数に応じて、クロック制御信号の出力と、Ｖ_ｓｙｎｃ発生器５２０と、Ｈ_ｓｙｎｃ発生器５３０と、伝送遅延部５４０と、を制御することによって、各信号(すなわち、Ｐ_ＣＬＫ、Ｈ_ｓｙｎｃ、Ｖ_ｓｙｎｃ及びデータ)の出力状態を制御する。
【００８５】
伝送制御部５５０は、伝送遅延部５４０が有効データの出力のためにＪＰＥＧエンコーダ４３０から順次入力され、出力前に暫く格納するＪＰＥＧエンコーディングされたデータのヘッダー(Header)とテール(Tail)とから‘ＳＴＡＲＴ  ＭＡＲＫＥＲ’と‘ＳＴＯＰ  ＭＡＲＫＥＲ’とをキャプチャーして、ＪＰＥＧエンコーディングの始まりと終わりに対する情報を認識できる。すなわち、これにより、ＪＰＥＧエンコーダ４２０により一つのフレームが全てエンコーディングされているか否かを認識できる。
【００８６】
伝送制御部５５０は、'ＳＴＡＲＴ  ＭＡＲＫＥＲ’を認識すると、Ｈ_ＲＥＦ信号がハイ状態で出力されるようにＨ_ｓｙｎｃ発生器５３０を制御し、ハイ状態のＨ_ＲＥＦ信号は、認識された‘ＳＴＯＰ  ＭＡＲＫＥＲ’が出力されるまで維持されるように制御する。
【００８７】
また、伝送制御部５５０は、伝送遅延部５４０に一時格納されたＪＰＥＧエンコーディングされたデータが有効データなのか可否を判断でき、現在出力されるべきデータが有効データでない場合、伝送遅延部５４０がダミーデータを出力するように制御できる。本明細書での無効データ(すなわち、有効でないデータ)は、ＪＰＥＧ標準などで言及している有効でないデータ(すなわち、実際的にイメージを構成しないデータ)を意味し、その例示として、０x００に表示されることができる。無効データが出力される区間には、ダミーデータ(すなわち、形式だけを合わせるための用途に過ぎないデータ)が出力されることもできる。
【００８８】
もちろん、伝送遅延部５４０の前段に多重化器(ＭＵＸ)を備え、多重化器を介してＪＰＥＧエンコーディングされたデータ及びダミーデータが出力され、伝送遅延部５４０が、これを入力されて出力するようにすることもできる。この場合、伝送制御部５５０が、入力されたＪＰＥＧエンコーディングされたデータが無効データであると判断すると、多重化器にダミーデータ出力命令を入力できる。多重化器は、予めレジスタに設定されたダミーデータが伝送遅延部５４０に入力され、バックエンドチップ４０５に出力されるようにすることができる。
【００８９】
もし、ｋ番目のフレームに対するＪＰＥＧエンコーディングが完了していないにも関わらず、イメージセンサー１１０からｋ＋１番目のフレームが入力されることを示すＶ_ｓｙｎｃ_Ｉ信号が入力された場合、先に詳細に説明したように、伝送制御部５５０は、Ｖ_ｓｙｎｃ発生器５２０を制御して、Ｖ_ｓｙｎｃ信号の出力がスキップされるように制御する。すなわち、現在Ｖ_ｓｙｎｃ発生器５２０が、ロー状態のＶ_ｓｙｎｃ信号をバックエンドチップ４０５に出力していれば、現在の状態を維持するように制御するであろう(図７参照)。
【００９０】
次いで、先に詳細に説明したように、この場合、伝送制御部５５０は、Ｖ_ｓｙｎｃ_ｓｋｉｐ信号をイメージセンサー１１０、前処理部４１０、又は、ＪＰＥＧエンコーダ４２０に伝送することで、Ｖ_ｓｙｎｃ_ｓｋｉｐ信号に相応する後続するフレームに対して、データ出力、処理(例えば、ＪＰＥＧエンコーディング)などをスキップするよう制御することができる。
【００９１】
もし、先行する構成要素からＶ_ｓｙｎｃ_Ｉ信号に相応するデータが入力されなかったり(例えば、Ｖ_ｓｙｎｃ_ｓｋｉｐ信号を入力されたイメージセンサー１１０が、Ｖ_ｓｙｎｃ_Ｉ信号に相応する原データを出力しない場合)、入力されたデータを、後行する構成要素が削除(例えば、Ｖ_ｓｙｎｃ_ｓｋｉｐ信号を入力されたＪＰＥＧエンコーダ４２０が、Ｖ_ｓｙｎｃ_Ｉ信号に相応して前処理部４１０から入力された処理された原データをエンコーディングしなくて削除する場合)できると、後行する構成要素は、無駄な処理を行う必要がないためである。この方法を用いる場合、イメージシグナルプロセッサ４００の各構成要素が予め指定された機能を行うが、無駄に後続フレームの処理を行わないので、無駄な電力消耗や処理効率の減少を抑制できるという効果もある。
【００９２】
図６に、伝送制御部５５０の制御によりバックエンドチップ４０５に入力される信号の波形が例示されている。図６に示されたように、有効でないエンコーディングデータ、又は、ダミーデータが出力される間には、バックエンドチップ４０５に出力されるクロック信号(Ｐ_ＣＬＫ)をオフ(図６に示されたＰ_ＣＬＫ信号の点線部分)させることで、バックエンドチップ４０５の無駄な動作を最小化させることができる。これにより、バックエンドチップ４０５の電力消耗を最小化することができる。
【００９３】
また、一つのフレームに対するあらゆるＪＰＥＧエンコーディングされたデータが出力される時間(すなわち、一つのフレームに対して有効データだけでなく、無効データ又はダミーデータが出力されるあらゆる時間)の間、Ｈ_ＲＥＦ信号がハイ状態に維持されるように制御されることによって、バックエンドチップ４０５のメモリの記録イネーブル信号のスイッチングによる電力消耗が減少できる。
【００９４】
図６に示されたように、伝送制御部５５０は、‘ＳＴＡＲＴ  ＭＡＲＫＥＲ’に相応するＪＰＥＧエンコーディングされたデータが伝送遅延部５４０に記録されると、これを認識して、Ｈ_ＲＥＦ信号がハイ状態で出力されると共に、‘ＳＴＡＲＴ  ＭＡＲＫＥＲ’が出力されるようにする。同様に、伝送制御部５５０は、‘ＳＴＯＰ  ＭＡＲＫＥＲ’に相応するＪＰＥＧエンコーディングされたデータが伝送遅延部５４０に記録されると、これを認識して、該当ＪＰＥＧエンコーディングされたデータが出力された後、Ｈ_ＲＥＦ信号がロー状態に切り替えられるようにする。
【００９５】
従来には、一つのフレームに相応するデータが出力されることを表示する場合、Ｖ_ｓｙｎｃ信号を用いる方法、Ｈ_ＲＥＦ(又は、Ｈ_ｓｙｎｃ)カウンターを用いる方法などがあった。
【００９６】
従来のＨ_ＲＥＦ(又は、Ｈ_ｓｙｎｃ)カウンターを用いる方法は、信号の特定の状態(例えば、ハイ又はロー)の数を計数して、予め指定されたコラムサイズに一致するまでを一つのフレームとして認識する方法であった。
【００９７】
しかしながら、本発明によれば、Ｈ_ＲＥＦ(又は、Ｈ_ｓｙｎｃ)信号を別途に計数することなく、また、Ｖ_ｓｙｎｃ信号を別途に認識しなくても、Ｈ_ＲＥＦ信号が特定の状態に維持される間だけ、一つのフレームに相応する区間であることを、各構成要素が容易に認識できるという効果がある。但し、本発明によれば、伝送遅延部５４０から出力されるＪＰＥＧエンコーディングされたデータのうち、有効データのみがバックエンドチップ４０５のメモリに記録されることができるようにするために、無効データ又はダミーデータが出力される区間の間は、クロック信号がバックエンドチップ４０５に出力されないように制御される必要がある。
【００９８】
また、ＪＰＥＧエンコーダ４２０が、イメージセンサー１１０から入力されたｋ番目のフレームの映像をエンコーディングする速度が遅い場合(例えば、一つのフレームをエンコーディングする間、新たなフレームの入力が開始されることを意味するＶ_ｓｙｎｃ_Ｉ信号が入力された場合)、後続するｋ＋１番目のフレームに対するエンコーディングが同時に行われることができないので(例えば、同時に行われる場合、データ誤りが発生できる)、データ出力部４３０は、図７のように、次のフレームに対するＶ_ｓｙｎｃ信号がロー状態に維持されるように(すなわち、図７に示されたＶ_ｓｙｎｃ２信号の点線部分で、従来技術によれば、該当時点で出力されたＶ_ｓｙｎｃ２信号は、本発明によれば、スキップ処理される)することで、ＪＰＥＧエンコーディングが完了され得るようにする。データ出力部４３０の制御により、ＪＰＥＧエンコーダ４２０は、次のフレームのエンコーディングをスキップする。もちろん、伝送制御部５５０が、Ｖ_ｓｙｎｃ_ｓｋｉｐ信号をイメージセンサー１１０や前処理部４１０に伝送した場合、ＪＰＥＧエンコーダ４２０は、Ｖ_ｓｙｎｃ_Ｉに相応するデータを、先行する構成要素から提供を受けることができないこともある。
【００９９】
従来のバックエンドチップ４０５は、ＹＵＶ/ＢＡＹＥＲフォーマットのデータを入力されるように具現されており、このようなデータを入力されるためのインターフェースとして、Ｐ_ＣＬＫ、Ｖ_ｓｙｎｃ、Ｈ_ＲＥＦ、ＤＡＴＡ信号を用いている。
【０１００】
これを考慮して、本発明のイメージシグナルプロセッサ４００は、従来と同じインターフェースを用いるように具現される。
【０１０１】
したがって、本発明は、バックエンドチップ４０５が、従来のバックエンドチップの設計方法により具現された場合にも互換(port  matching)できることは自明である。
【０１０２】
例えば、一般的なバックエンドチップ４０５の動作が、Ｖ_ｓｙｎｃ信号のライジングエッジ(rising  edge)の割り込みから動作初期化されるとすると、本発明もまた、従来のインターフェース構造を同様に適用したので、既存のＶ_ｓｙｎｃ信号が出力される形態と同様に、該当信号をバックエンドチップ４０５に入力することで、各チップ間でインターフェーシングが可能である。
【０１０３】
同様に、一般的なバックエンドチップ４０５が、Ｖ_ｓｙｎｃライジング(rising)割り込みを発生しなければならなく、また、イメージシグナルプロセッサ４００からデータを受ける際に、有効データイネーブル信号(Ｈ_ＲＥＦ)をメモリの記録イネーブル信号に用いることを考慮する場合、本発明に係る信号出力方式を用いることで、バックエンドチップ４０５の電力消耗も減らすことができる。また、一つのフレームに対するあらゆるＪＰＥＧエンコーディングされたデータが出力される時間の間、Ｈ_ＲＥＦ信号がハイ状態に維持されるように制御されることによって、バックエンドチップ４０５のメモリの記録イネーブル信号のスイッチングによる電力消耗が減少できる。
【０１０４】
これまで、イメージシグナルプロセッサ４００がＪＰＥＧエンコーディング方式を用いる場合のみを中心として説明したが、ＢＭＰエンコーディング方式、ＭＰＥＧ(ＭＰＥＧ１/２/４、ＭＰＥＧ-４ＡＶＣ)エンコーディング方式、ＴＶアウト方式などのように、他のエンコーディング方式を支援する場合にも、同様のデータ伝送方式を利用できることは自明である。
【０１０５】
図面と発明の詳細な説明は、単に本発明の例示的なものであり、これは、単に本発明を説明するための目的で使用されたものであって、意味限定や特許請求範囲上に記載された本発明の範囲を制限するために使用されたものではない。したがって、本技術分野の通常の知識を有する者ならば、これらから種々の変形及び均等な他の実施形態が可能であることを理解するはずである。よって、本発明の真の技術的保護範囲は、本願の特許請求範囲上の技術的思想により定められるべきである。
【図面の簡単な説明】
【０１０６】
【図１】一般的な撮像装置の構成を簡略に示した図である。
【図２】一般的なＪＰＥＧエンコーディング過程を示した図である。
【図３】従来のイメージシグナルプロセッサ(ＩＳＰ)がエンコーディングされたデータを出力するための信号形態を示した図である。
【図４】本発明の望ましい一実施形態に係る撮像装置の構成を簡略に示した図である。
【図５】本発明の望ましい一実施形態に係るデータ出力部の構成を簡略に示した図である。
【図６】本発明の望ましい一実施形態に係るイメージシグナルプロセッサのエンコーディングされたデータ出力のための信号波形を例示した図である。
【図７】本発明の望ましい他の実施形態に係るイメージシグナルプロセッサのエンコーディングされたデータ出力のための信号波形を例示した図である。
【符号の説明】
【０１０７】
１４０  ベースバンドチップ
４００  イメージシグナルプロセッサ
４０５  バックエンドチップ
４２０  ＪＰＥＧエンコーダ
４３０  データ出力部
５１０  ＡＮＤゲート
５２０  Ｖ_ｓｙｎｃ発生器
５３０  Ｈ_ｓｙｎｃ発生器
５４０  伝送遅延部
５５０  伝送制御部。
【図１】
2009515408.tif 000003
【図２】
2009515408.tif 000004
【図３】
2009515408.tif 000005
【図４】
2009515408.tif 000006
【図５】
2009515408.tif 000007
【図６】
2009515408.tif 000008
【図７】
2009515408.tif 000009
【国際調査報告】
2009515408.tif 000010
2009515408.tif 000011