(57)【要約】  金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の単位セルが提供される。単位セルは、ソース（１３）、ドレイン（１７）、及びゲート（２４）を有するＭＥＳＦＥＴを含んでいる。ゲートは、ソースとドレインの間で、ＭＥＳＦＥＴのチャネル層（１８）上にある。チャネル層は、チャネル層のソース側に第１の厚さと、チャネル層のドレイン側に、第１の厚さより厚い第２の厚さとを有する。ＭＥＳＦＥＴの製造もまた提供される。
2009517883.tif 000002
【特許請求の範囲】
【請求項１】
金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の単位セルであって、
ソースとドレイン及びゲートを有するＭＥＳＦＥＴを含み、前記ゲートは、前記ソースと前記ドレインの間で、前記ＭＥＳＦＥＴのチャネル層上にあり、前記チャネル層は、前記チャネル層のソース側に第１の厚さと、前記チャネル層のドレイン側に、前記第１の厚さより厚い第２の厚さとを有することを特徴とするＭＥＳＦＥＴの単位セル。
【請求項２】
前記第１の厚さは、約３００Åから約８００Åであり、前記第２の厚さＴ２は、約５００Åから約１５００Åであることを特徴とする請求項１に記載のＭＥＳＦＥＴ。
【請求項３】
前記ゲートは、第１の側壁及び第２の側壁を有し、前記第１の側壁は前記ゲートのソース側にあり、前記第２の側壁は前記ゲートのドレイン側にあり、前記第１の厚さを有する前記チャネル層は、前記ゲートの前記第１の側壁から前記ドレインへ向けて約０．１５から約０．３μｍ延びることを特徴とする請求項１に記載のＭＥＳＦＥＴ。
【請求項４】
前記ゲートは、第１の側壁及び第２の側壁を有し、前記第１の側壁は前記ゲートのソース側にあり、前記第２の側壁は前記ゲートのドレイン側にあり、前記第２の厚さを有する前記チャネル層は、前記ゲートの前記第２の側壁から前記ソースへ向けて約０．２から約０．５μｍ延びることを特徴とする請求項１に記載のＭＥＳＦＥＴ。
【請求項５】
炭化ケイ素（ＳｉＣ）基板をさらに含み、前記チャネル層はＳｉＣ基板上にあり、かつｎ型導電性ＳｉＣを含むことを特徴とする請求項１に記載のＭＥＳＦＥＴ。
【請求項６】
前記チャネル層の厚さは、約５００Åから約３０００Åであることを特徴とする請求項５に記載のＭＥＳＦＥＴ。
【請求項７】
前記チャネル層のキャリア濃度は、約１．０×１０16ｃｍ-3から約２．０×１０18ｃｍ-3であることを特徴とする請求項５に記載のＭＥＳＦＥＴ。
【請求項８】
前記チャネル層上に、それぞれ前記ソース及び前記ドレインを構成する第１及び第２のオーム接点をさらに含むことを特徴とする請求項１に記載のＭＥＳＦＥＴ。
【請求項９】
前記ソースと前記ドレインの間に、前記チャネル層を露出させる凹部をさらに含み、前記凹部は、前記凹部のソース側に、前記チャネル層の前記第１の厚さを構成する第１の深さと、前記凹部のドレイン側に、前記チャネルの前記第２の厚さを構成する第２の深さとを有し、前記ゲートは、前記凹部内に配置されることを特徴とする請求項８に記載のＭＥＳＦＥＴ。
【請求項１０】
前記第１の深さは、約７００Åから約２２００Åであり、前記第２の深さは、約５００Åから約１５００Åであることを特徴とする請求項９に記載のＭＥＳＦＥＴ。
【請求項１１】
前記チャネル層上に絶縁層をさらに含み、前記凹部は、前記絶縁層を貫通して前記チャネル層中に延びることを特徴とする請求項９に記載のＭＥＳＦＥＴ。
【請求項１２】
前記絶縁層は、窒化物及び／又は酸化物を含むことを特徴とする請求項１１に記載のＭＥＳＦＥＴ。
【請求項１３】
前記ＭＥＳＦＥＴは、前記チャネル層に沿ってピンチオフ電圧の横方向の変動を示すことを特徴とする請求項１に記載のＭＥＳＦＥＴ。
【請求項１４】
炭化ケイ素（ＳｉＣ）金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の単位セルであって、
ソースとドレイン及びゲートを有するＳｉＣ  ＭＥＳＦＥＴを含み、前記ゲートは、前記ソースと前記ドレインの間で、前記ＭＥＳＦＥＴのＳｉＣチャネル層上にあり、前記ＳｉＣチャネル層は、前記ＳｉＣチャネル層のソース側に第１の厚さと、前記ＳｉＣチャネル層のドレイン側に、前記第１の厚さより厚い第２の厚さとを有することを特徴とするＳｉＣ  ＭＥＳＦＥＴの単位セル。
【請求項１５】
前記第１の厚さは、約３００Åから約８００Åであり、前記第２の厚さＴ２は、約５００Åから約１５００Åであることを特徴とする請求項１４に記載のＳｉＣ  ＭＥＳＦＥＴ。
【請求項１６】
前記ゲートは、第１の側壁及び第２の側壁を有し、前記第１の側壁は前記ゲートのソース側にあり、前記第２の側壁は前記ゲートのドレイン側にあり、前記第１の厚さを有する前記ＳｉＣチャネル層は、前記ゲートの前記第１の側壁から前記ドレインへ向けて約０．１５から約０．３μｍ延びることを特徴とする請求項１４に記載のＳｉＣ  ＭＥＳＦＥＴ。
【請求項１７】
前記ゲートは、第１の側壁及び第２の側壁を有し、前記第１の側壁は前記ゲートのソース側にあり、前記第２の側壁は前記ゲートのドレイン側にあり、前記第２の厚さを有する前記ＳｉＣチャネル層は、前記ゲートの前記第２の側壁から前記ソースへ向けて約０．２から約０．５μｍ延びることを特徴とする請求項１４に記載のＳｉＣ  ＭＥＳＦＥＴ。
【請求項１８】
前記ＳｉＣ  ＭＥＳＦＥＴは、前記ＳｉＣチャネル層に沿ってピンチオフ電圧の横方向の変動を示すことを特徴とする請求項１４に記載のＳｉＣ  ＭＥＳＦＥＴ。
【請求項１９】
金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の単位セルを形成する方法であって、
ソース、ドレイン、及びゲートを有するＭＥＳＦＥＴを形成するステップを含み、前記ゲートは、前記ソースと前記ドレインの間で、前記ＭＥＳＦＥＴのチャネル層上にあり、前記チャネル層は、前記チャネル層のソース側に第１の厚さと、前記チャネル層のドレイン側に、前記第１の厚さより厚い第２の厚さとを有することを特徴とする方法。
【請求項２０】
前記チャネル層は、前記ソースと前記ドレインの間に、前記チャネル層を露出させる凹部を構成し、前記凹部は、前記凹部のソース側に、前記チャネル層の前記第１の厚さを構成する第１の深さと、前記凹部のドレイン側に、前記チャネルの前記第２の厚さを構成する第２の深さとを有し、前記ゲートは、前記凹部内に配置されることを特徴とする請求項１９に記載の方法。
【請求項２１】
前記第１の深さは、約７００Åから約２２００Åであり、前記第２の深さは、約５００Åから約１５００Åであることを特徴とする請求項２０に記載の方法。
【請求項２２】
前記凹部を形成するステップは、
前記チャネル層上にフォトレジストを形成するステップであって、前記フォトレジストは第１及び第２の部分を有し、前記第１の部分は、前記ソース及び前記ドレイン上にあり、かつ第３の厚さを有し、前記第２の部分は、ゲート領域のドレイン側にあり、かつ前記第３の厚さより薄い第４の厚さを有するステップと、
前記フォトレジストの前記第１及び第２の部分に応じて前記凹部をエッチングするステップと、
前記フォトレジストの前記第２の部分を除去するステップと、
前記フォトレジストの前記第１の部分に応じて前記凹部をエッチングするステップと
を含むことを特徴とする請求項２０に記載の方法。
【請求項２３】
前記凹部を形成するステップは、前記チャネル層上に絶縁層を形成するステップに先行され、
前記フォトレジストの前記第１及び第２の部分に応じて前記凹部をエッチングするステップは、前記フォトレジストの前記第１及び第２の部分に応じて前記ソース側の前記絶縁層中へエッチングするステップを含み、
前記フォトレジストの前記第１の部分に応じて前記凹部をエッチングするステップは、前記フォトレジストの前記第１の部分に応じて、前記絶縁層を貫通し、前記ソース側及び前記ドレイン側の前記チャネル層中へエッチングするステップを含むことを特徴とする請求項２２に記載の方法。
【請求項２４】
前記フォトレジストの前記第１及び第２の部分に応じて前記凹部をエッチングするステップは、誘導結合プラズマ（ＩＣＰ）及び／又は反応性イオンエッチング（ＲＩＥ）を使用してドライエッチングするステップを含むことを特徴とする請求項２３に記載の方法。
【請求項２５】
前記絶縁層上にゲートマスクを形成するステップと、
前記ゲートマスクに応じて前記凹部内に前記ゲートを堆積させるステップとをさらに含むことを特徴とする請求項２３に記載の方法。
【請求項２６】
前記凹部を形成するステップは、前記チャネル層上に絶縁層を形成するステップに先行され、
前記フォトレジストの前記第１及び第２の部分に応じて前記凹部をエッチングするステップは、
前記絶縁層のうち前記フォトレジストの前記第１及び第２の部分によって覆われていない部分のみが除去されるように、選択的エッチング剤を使用して前記絶縁層をエッチングするステップと、
前記フォトレジストの前記第２の部分及び前記絶縁層をマスクとして使用して、前記チャネル層のうち前記フォトレジストの前記第１及び第２の部分によって覆われていない部分をエッチングするステップとを含み、
前記フォトレジストの前記第１の部分に応じて前記凹部をエッチングするステップは、
誘導結合プラズマ（ＩＣＰ）及び／又は反応性イオンエッチング（ＲＩＥ）を使用して、前記ゲート領域の前記ドレイン側の前記絶縁層をエッチングするステップと、
前記ゲート領域の前記ソース側及び前記ドレイン側の前記チャネル層をエッチングするステップとを含むことを特徴とする請求項２２に記載の方法。
【請求項２７】
前記チャネル層を形成するステップは、前記第１の厚さが約３００Åから約８００Åであり、前記第２の厚さＴ２が約５００Åから約１５００Åである前記チャネル層を形成するステップを含むことを特徴とする請求項１９に記載の方法。
【請求項２８】
前記ゲートは、第１の側壁及び第２の側壁を有し、前記第１の側壁は前記ゲートのソース側にあり、前記第２の側壁は前記ゲートのドレイン側にあり、また前記第１の厚さを有する前記チャネル層は、前記ゲートの前記第１の側壁から前記ドレインへ向けて約０．１５から約０．３μｍ延びることを特徴とする請求項１９に記載の方法。
【請求項２９】
前記ゲートは、第１の側壁及び第２の側壁を有し、前記第１の側壁は前記ゲートのソース側にあり、前記第２の側壁は前記ゲートのドレイン側にあり、前記第２の厚さを有する前記チャネル層は、前記ゲートの前記第２の側壁から前記ソースへ向けて約０．２から約０．５μｍ延びることを特徴とする請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロエレクトロニクスデバイスに関し、より詳細には、トランジスタ、例えば、厚さの異なるチャネルを有する金属半導体電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
無線周波数、Ｓバンド、及びＸバンドなどの高周波数で動作しながら、高出力処理性能を必要とする電気回路が、近年、より普及してきた。高出力、高周波数の回路が増加してきたため、それに応じて、無線周波数以上で確実に動作する能力がありつつ、それでもなおより高出力の負荷を処理する能力もあるトランジスタへの需要が増加してきた。
【０００３】
金属半導体電界効果トランジスタ（ｍｅｔａｌ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ；ＭＥＳＦＥＴ）は、高周波数の適用分野向けに開発されてきた。ＭＥＳＦＥＴ構造は、多数キャリアのみが電流を搬送するので、高周波数の適用分野にとって好ましいものとすることができる。ＭＥＳＦＥＴ設計は、ゲートキャパシタンスの低減によりゲート入力のスイッチング時間をより高速にするので、現在のＭＯＳＦＥＴ設計よりも好ましいものとすることができる。したがって、すべての電界効果トランジスタが、多数キャリアのみを利用して電流を搬送するが、ＭＥＳＦＥＴのショットキーゲート構造により、ＭＥＳＦＥＴを、高周波数の適用分野に対してより望ましいものとすることができる。
【０００４】
上述したように（例えば、非特許文献１及び非特許文献２参照）、電界効果トランジスタ（ＦＥＴ）構造の性能は、デバイスのチャネルに沿って閾値及び／又はピンチオフ電圧の横方向の変動を実現することによって改善することができる。例えば、論じられているように（例えば、非特許文献３参照）、シリコン横方向拡散金属酸化膜半導体（Ｓｉ  ＬＤＭＯＳ）構造では、チャネルに沿った閾値電圧は、横方向に拡散させたｐ型層を使用して変動させることができる。ここで論じられているように、ゲートのソース側でより大きい正の閾値電圧を有するデバイスでは、ゲート下の大部分で電子速度がより高速になり、ドレイン電流がより高くなり、かつ相互コンダクタンスがより高くより均一になる。
【０００５】
【特許文献１】米国特許出願第１０／３０４２７２号明細書
【特許文献２】米国特許第４７６２８０６号明細書
【特許文献３】米国特許第４７５７０２８号明細書
【特許文献４】米国特許第５２７０５５４号明細書
【特許文献５】米国特許第５９２５８９５号明細書
【特許文献６】米国特許第６６８６６１６号明細書
【特許文献７】米国特許第６９０６３５０号明細書
【特許文献８】米国特許出願第１０／９７７０５４号明細書
【特許文献９】米国特許出願第１０／９７７２２７号明細書
【特許文献１０】米国特許出願第１１／０１２５５３号明細書
【特許文献１１】米国特許出願第１１／１５７３５６号明細書
【非特許文献１】Split-gate Field-Effect Transistor by Shur (Appl. Phys. Lett., vol. 54, pages 162-164, Jan. 1989)
【非特許文献２】Dual-Material Gate (DMG) Field Effect Transistor by Long et al. (IEEE Trans. Electron Dev., vol. 46, pp. 865-870, May 1999)
【非特許文献３】Modeling Analysis and Design of RF LDMOS Devices Using Harmonic-Balance Device Simulation by Rotella et al. (IEEE Tran. Electron Dev., vol 48, pp. 991-999, June 2000)
【非特許文献４】P-6: A Novel Self-Aligned Lightly-Doped-Drain Polysilicon Thin-Film Transistor Using a Partial Exposure Technique to Zhibin Xiong et al. (SID 04 DIGETS, pages 240-243)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、このような状況に鑑みてなされたもので、その目的とするところは、厚さの異なるチャネルを有する金属半導体電界効果トランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の実施形態は、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の単位セルを提供する。この単位セルは、ソースとドレイン及びゲートを有するＭＥＳＦＥＴを含んでいる。ゲートは、ソースとドレインの間でＭＥＳＦＥＴのチャネル層上にある。チャネル層は、チャネル層のソース側に第１の厚さと、チャネル層のドレイン側に、第１の厚さより厚い第２の厚さとを有する。
【０００８】
本発明の実施形態では、第１の厚さは、約３００Åから約８００Åとすることができ、第２の厚さは、約５００Åから約１５００Åとすることができる。ゲートは、第１の側壁及び第２の側壁を有し、第１の側壁はゲートのソース側にあり、第２の側壁はゲートのドレイン側にある。第１の厚さを有するチャネル層は、ゲートの第１の側壁からドレインへ向けて約０．１５から約０．３μｍ延びることができる。第２の厚さを有するチャネル層は、ゲートの第２の側壁からソースへ向けて約０．２から約０．５μｍ延びることができる。
【０００９】
本発明の実施形態では、炭化ケイ素（ＳｉＣ）基板を設けることができ、チャネル層は、そのＳｉＣ基板上に設けることができる。チャネル層は、ｎ型導電性ＳｉＣとすることができる。チャネル層の厚さは、約５００Åから約３０００Åとすることができ、そのキャリア濃度は、約１．０×１０16ｃｍ-3から約２．０×１０18ｃｍ-3とすることができる。
【００１０】
本発明の実施形態では、それぞれソース及びドレインを構成する第１及び第２のオーム接点を、チャネル層上に設けることができる。チャネル層を露出させる凹部を、ソースとドレインの間に設けることができる。この凹部は、凹部のソース側に、チャネル層の第１の厚さを構成する第１の深さと、凹部のドレイン側に、チャネルの第２の厚さを構成する第２の深さとを有することができる。ゲートは、凹部内に配置することができる。第１の深さは、約７００Åから約２２００Åとすることができ、第２の深さは、約５００Åから約１５００Åとすることができる。
【００１１】
本発明の実施形態では、絶縁層を、チャネル層上に設けることができる。凹部は、絶縁層を貫通してチャネル層中に延びることができる。絶縁層は、窒化物及び／又は酸化物を含むことができる。本発明の実施形態では、ＭＥＳＦＥＴは、チャネル層に沿ってピンチオフ電圧の横方向の変動を示すことができる。
【００１２】
本発明についてＭＥＳＦＥＴに関して上述したが、ＭＥＳＦＥＴの製造方法も提供される。
【発明を実施するための最良の形態】
【００１３】
本発明について、本発明の実施形態を示す添付の図面を参照して、以下にさらに詳しく説明する。ただし本発明は、多くの異なる形式で実施することができ、本明細書に述べる実施形態に限定されるものとして解釈されるべきではない。むしろこれらの実施形態は、本開示が、徹底的かつ完全なものとなり、かつ本発明の範囲を当業者に十分に伝えるように提供される。図面では、わかりやすくするために、層及び領域の寸法及び相対的な寸法は、誇張されている可能性がある。ある要素又は層が、別の要素又は層の「上に」あるというときには、その要素もしくは層は、他方の要素もしくは層の上に直接位置することもでき、又は介在要素もしくは層が存在する可能性もあるということを理解されるであろう。対照的に、ある要素が別の要素又は層の「上に直接」あるというときには、介在要素又は層は存在しない。本明細書で使用する場合は、「及び／又は」という用語は、１つ又は複数の関連する記載項目のありとあらゆる組合せを含む。全体にわたって、同様の番号が同様の要素を示している。
【００１４】
第１及び第２という用語を、様々な領域、層、及び／又は部分を説明するために本明細書で使用するが、これらの領域、層、及び／又は部分は、これらの用語によって限定されるべきではないことを理解されるであろう。これらの用語は、ある領域、層、又は部分を、別の領域、層、又は部分と区別するためにのみ使用する。したがって、本発明の教示から逸脱することなく、以下に記載の第１の領域、層、又は部分は、第２の領域、層、又は部分と呼ぶことができ、同様に、第２の領域、層、又は部分は、第１の領域、層、又は部分と呼ぶことができる。
【００１５】
さらに、「下方」又は「下部」及び「上方」又は「上部」などの相対的な用語を、図に示すある要素と別の要素との関係を説明するために、本明細書で使用する可能性がある。相対的な用語は、図に示す向きに加えて、デバイスの異なる向きも包含するものであることを理解されるであろう。例えば、図中のデバイスを上下反対にした場合、他の要素の「下方」側にあると記載された要素は、他の要素の「上方」側に向けられるはずである。したがって、「下方」という例示的な用語は、図の特定の向きによって、「下方」と「上方」の向きをどちらも包含することができる。同様に、ある図中のデバイスを上下反対にした場合、他の要素の「下（ｂｅｌｏｗ）」又は「下（ｂｅｎｅａｔｈ）」にあると記載された要素は、他の要素より「上」に向けられるはずである。したがって、「下（ｂｅｌｏｗ）」又は「下（ｂｅｎｅａｔｈ）」という例示的な用語は、上と下の向きをどちらも包含することができる。
【００１６】
本発明の実施形態について、本明細書では、本発明の理想的な実施形態の概略図である横断面図を参照して説明する。したがって、例えば、製造技術及び／又は公差の結果として生じる、図の形状からの変形形態が予想されるべきである。したがって、本発明の実施形態は、本明細書に示す領域の特定の形状に限定されるものとして解釈されるべきではなく、例えば、製造に起因する形状の誤差を含むべきである。例えば、方形として示す注入領域は通常、円形もしくは湾曲した特徴を有し、かつ／又は注入領域から非注入領域への２値変化ではなく、その領域の縁部に注入濃度の勾配を有する。同様に、注入によって形成される埋込み領域により、埋込み領域とそれを貫通して注入が行われる表面との間の領域内で、若干の注入が生じる可能性がある。したがって、図に示す領域は、概略的な性質のものであり、それらの形状は、デバイスの領域の厳密な形状を示すものではなく、また本発明の範囲を限定するものではない。横断面図の任意選択の要素は、点線で示す。
【００１７】
本明細書で使用する術語は、特定の実施形態について説明することのみを目的とし、本発明を限定するものではない。本明細書で使用する場合は、「ａ」、「ａｎ」、及び「ｔｈｅ」の単数形は、文脈上別段の明示がない限り、複数形も含むものである。「含む（ｃｏｍｐｒｉｓｅｓ）」及び／又は「含む（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、本明細書で使用するとき、記載の特徴、整数、ステップ、動作、要素、及び／又は構成要素が存在することを指定するが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそれらからなる群が存在すること又は追加されることを排除しないことをさらに理解されるであろう。
【００１８】
別段の定義がない限り、本明細書で使用するすべての用語（技術及び科学用語を含む）は、本発明が属する技術分野の当業者によって一般的に理解されるのと同じ意味を有する。一般的に使用される辞書に定義されるような用語の意味は、関連技術及び本開示の文脈内のそれらの意味と一致するものとして解釈されるべきであり、本明細書に別段の明白な定義がない限り、理想的な又は過度に形式的な意味で解釈されないことをさらに理解されるであろう。
【００１９】
本明細書で使用する場合は、「オーム接点」という用語は、それに関連するインピーダンスが、実質的にすべての予想される動作周波数（すなわち、オーム接点に関連するインピーダンスはすべての動作周波数で実質的に同じである）及び電流で、インピーダンス＝Ｖ／Ｉの関係によって実質的に与えられる接点を指す。上式で、Ｖは接点の両端の電圧であり、Ｉは電流である。
【００２０】
次に、本発明の実施形態について、本発明の様々な実施形態及び本発明の実施形態を製作する様々な工程を示す図１乃至図３Ｄを参照して、以下に詳細に説明する。本発明の実施形態によれば、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）は、チャネル層内のピンチオフ電圧の横方向の変動をもたらす。したがって、本発明の実施形態によるＭＥＳＦＥＴでは、比較的電子速度をより速くし、ドレイン電流をより高くし、かつ相互コンダクタンスをより高くより均一にすることができる。本発明の実施形態によるＳｉＣ  ＭＥＳＦＥＴ（又は低移動度材料で製作されたＭＥＳＦＥＴ）は、より顕著なデバイス性能の改善を示すことができる。したがって、本発明の一部の実施形態によるデバイスの高周波数利得を改善することができる。さらに、相互コンダクタンスをより均一にすることは通常、歪みを軽減し、かつデバイスの直線性及び効率を改善するために重要である。
【００２１】
上述したように、本発明の実施形態によるＭＥＳＦＥＴは、厚さの異なるチャネル領域を含んでいる。例えば、チャネル領域は、デバイスのソース側でより薄くし、デバイスのドレイン側でより厚くすることができる。より薄いチャネルは通常、より厚いチャネルよりピンチオフ電圧が低い。さらに、本発明の実施形態によるＭＥＳＦＥＴは、ゲート凹部を含むことができ、それによりデバイスのより高い出力を実現することができる。ゲート凹部の縁部は、チャネルのより深くエッチングされた部分（ソース側のより薄い部分）に一致させることができる。この部分は、本明細書に記載の方法を使用して製作することができる。
【００２２】
図１は、本発明に係る金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の一実施形態を説明するための横断面図である。図１に示すように、基板１０を設ける。この基板１０は、ｐ型もしくはｎ型導電性又は半絶縁性の単結晶バルク炭化ケイ素（ＳｉＣ）基板とすることができる。ｐ型又はｎ型の基板１０は、非常に軽度にドープすることができる。基板１０は、６Ｈ、４Ｈ、１５Ｒ、又は３Ｃの炭化ケイ素からなる群から選択される炭化ケイ素から形成することができる。本明細書では、ＳｉＣ基板について説明するが、本発明は、ＳｉＣ基板に限定されるべきではない。例えば、本実施形態では、基板１０は、例えば、砒化ガリウム（ＧａＡｓ）及び／又は窒化ガリウム（ＧａＮ）基板を含むことができる。
【００２３】
例えば、ｐ型炭化ケイ素の、任意選択の第１の緩衝（バッファ）層１２を、基板１０上に設けることができる。この第１の緩衝層１２は、６Ｈ、４Ｈ、１５Ｒ、又は３Ｃ多形のｐ型導電性炭化ケイ素から形成することができる。例えば、第１の緩衝層１２のキャリア濃度は、約０．５×１０15ｃｍ-3から約３．０×１０15ｃｍ-3とすることができる。適切なドーパントには、アルミニウム、ホウ素、及び／又はガリウムが含まれる。第１の緩衝層１２の厚さは、約２．０μｍとすることができる。第１の緩衝層１２をｐ型炭化ケイ素として上述したが、本発明はこの構成に限定されるべきではない。また、第１の緩衝層１２は、非ドープ炭化ケイ素（すなわち、意図的にドープされていない）、又は非常に低度にドープされたｎ型導電性炭化ケイ素とすることもできる。非常に低度にドープされたｎ型炭化ケイ素を第１の緩衝層１２に利用する場合、第１の緩衝層１２のキャリア濃度は、約５．０×１０14ｃｍ-3未満であることが好ましい。
【００２４】
図１にさらに示すように、ｐ+領域１４が、デバイスのソース領域１３の下に設けられ、その端部が、ドレイン領域１７へ向けて延びている。本明細書で使用する場合は、「ｐ+」又は「ｎ+」は、同一又は別の層又は基板の隣接領域又は他の領域内より高いキャリア濃度によって構成される領域を示している。図１に示すように、ｐ+領域１４を有するＭＥＳＦＥＴについては、本発明の譲受人に譲渡された、２００２年１１月２６日出願の特許文献１、名称「Transistors Having Buried P-Type Layers Beneath The Source Region」に述べられている。同特許の開示を、その全体を述べる場合と同様に、参照によって本明細書に組み込む。
【００２５】
本明細書で説明する本発明の実施形態によるＭＥＳＦＥＴは、ｐ+領域１４を含むが、本発明の実施形態によるＭＥＳＦＥＴはこの構成に限定されない。例えば、特許文献２、特許文献３、特許文献４、特許文献５、特許文献６、及び特許文献７に記載されているようなデバイスを、本発明の実施形態で利用することができる。同特許の開示を、完全に述べる場合と同様に、参照によって本明細書に組み込む。また、本発明の譲受人に譲渡された、２００４年１０月２９日出願の特許文献８、名称「Metal-Semiconductor Field Effect Transistors (MESFETs) Having Drains Coupled to the Substrate and Methods of Fabricating the Same」、２００４年１０月２９日出願の特許文献９、名称「Asymetric Layout Structures for Transistors and Methods of Fabricating the Same」、２００４年１２月１５日出願の特許文献１０、名称「Transistors Having Buried N-Type and P-Type Regions Beneath the Source Regions and Methods of Fabricating the Same」、及び２００５年６月２１日出願の特許文献１１、名称「Semiconductor Devices Having Varying Electrode Widths to Provide Non-Uniform Gate Pitches and Related Methods」に記載されているようなデバイスも、本発明の実施形態に組み合わせて使用することができる。同特許の開示を、完全に述べる場合と同様に、参照によって本明細書に組み込む。
【００２６】
再び、図１を参照すると、ｐ+領域１４は、ｐ型導電性、例えば、ｐ型導電性炭化ケイ素の領域である。ｐ+領域１４では、約１．０×１０18ｃｍ-3から約１．０×１０20ｃｍ-3のキャリア濃度が適切となりうるが、できるだけ高いキャリア濃度が好ましい。キャリア濃度は、ｐ+領域１４全体にわたって一定ではない可能性があるが、その上でのオーム接点の形成を容易にするために、キャリア濃度は、ｐ+領域１４の表面でできるだけ高くすることが好ましい。本発明の実施形態では、ｐ+導電性領域１４は、基板１０内に設けることができる。例えば、ｐ+導電性領域１４は、第１の緩衝層１２又は基板１０中に約０．４μｍ延びることができる。ソース領域１３の下にｐ+導電性領域１４が存在すると、ソース領域１３からの電子注入を抑制することができ、したがって、降伏電圧を改善することが可能である。さらに、ｐ+導電性領域１４がドレイン領域１７の下まで延びないことにより、デバイスへの寄生の導入を阻止することができ、したがって、デバイス性能に影響を及ぼす恐れがない。
【００２７】
第１の緩衝層１２は、基板１０と第２の緩衝（バッファ）層１６の間に配置することができる。第２の緩衝層１６は、例えば、キャリア濃度が約１×１０16ｃｍ-3から約５×１０16ｃｍ-3のｐ型炭化ケイ素とすることができる。ただし、このキャリア濃度は、通常、約１．５×１０16ｃｍ-3である。また、ｐ型炭化ケイ素の第２の緩衝層１６の厚さは、約０．５μｍから約１．０μｍとすることができる。第２の緩衝層１６は、ｐ型導電性炭化ケイ素であるものとして上述したが、本発明はこの構成に限定されない。また、例えば、第２の緩衝層１６は、緩衝層１２に関して上述したように、ｎ型導電性、例えば、非常に軽度にドープされたｎ型導電性ＳｉＣ、又は非ドープＳｉＣとすることができる。本発明の実施形態では、第２の緩衝層１６は、基板１０上に直接設けることができる。
【００２８】
図１に示すように、チャネル層１８を、第２の緩衝層１６上に設ける。このチャネル層１８は、例えば、ｎ型導電性チャネル層とすることができる。ｎ型導電性チャネル層１８は、６Ｈ、４Ｈ、１５Ｒ、又は３Ｃ多形のｎ型導電性炭化ケイ素から形成することができる。ｎ型導電性チャネル層１８は、例えば、キャリア濃度の異なるｎ型導電性炭化ケイ素の１つ又は複数の層を含むことができる。チャネル層１８の厚さは、約５００Åから約３０００Åとすることができ、そのキャリア濃度は、約１．０×１０16ｃｍ-3から約２．０×１０18ｃｍ-3とすることができる。
【００２９】
図１にさらに示すように、ｎ+領域１３及びｎ+領域１７を、それぞれデバイスのソース領域内及びドレイン領域内に設ける。ｎ+領域１３及びｎ+領域１７は、通常、ｎ型導電性炭化ケイ素であり、キャリア濃度が、ｎ型導電性チャネル層１８のキャリア濃度より高い。ｎ+領域１３及びｎ+領域１７では、約１×１０19ｃｍ-3のキャリア濃度が適切となりうるが、できるだけ高いキャリア濃度が好ましい。
【００３０】
オーム接点２６，２２を、それぞれ注入領域１３及び注入領域１７上に設け、間隔を置いて配置して、ソース接点２６及びドレイン接点２２を設ける。オーム接点２５を、ｐ+導電性領域１４上に設けて、ｐ+接点２５を設ける。オーム接点２５，２６及び２２は、ニッケル又は他の適切な金属から形成することが好ましい。ｐ+導電性領域１４は、例えば、ｐ+オーム接点２５をソース接点２６に電気的に結合させることによって、ソースと同じ電位で維持される。酸化物などの絶縁層２０を、デバイスの露出させた表面上にさらに設けることができる。
【００３１】
本発明の実施形態によるトランジスタは、ゲート凹部４３及び接触バイアホール４２を含んでいる。ゲート凹部４３は、第１の深さＤ１及び第２の深さＤ２を有する。第１の深さＤ１は、約５００Åから約１５００Åであり、第２の深さＤ２は、約７００Åから約２２００Åである。図１に示すように、ゲート凹部４３は、絶縁層２０を貫通してチャネル層１８中に延びる。接触バイアホール４２は、ソース領域１３に隣接して設けられ、少なくともｐ+領域１４の一部分を露出させる。
【００３２】
図１にさらに示すように、ゲート凹部４３の第１の深さＤ１及び第２の深さＤ２のため、チャネル層１８は複数の厚さを有する。第１の厚さＴ１を、チャネル層１８のソース側に設け、第１の厚さＴ１より厚い第２の厚さＴ２を、チャネル層１８のドレイン側に設ける。本発明の実施形態では、第１の厚さＴ１は、約３００Åから約８００Åであり、第２の厚さＴ２は、約５００Åから約１５００Åである。
【００３３】
ゲート凹部４３は、第１の側壁４３Ａ及び第２の側壁４３Ｂを有する。第１の側壁４３Ａは、ゲート凹部４３のソース側にあり、第２の側壁４３Ｂは、ゲート凹部４３のドレイン側にある。チャネル層１８のうち第１の厚さＴ１を有する部分の長さＬ１は、約０．１５から約０．３μｍとすることができ、チャネル層１８のうち第２の厚さＴ２を有する部分の長さＬ２は、約０．２から約０．５μｍである。したがって、チャネル層１８のうち第１の厚さＴ１を有する部分は、ゲートの第１の側壁４３Ａからドレインへ向けて約０．１５から約０．３μｍ延びることができる。同様に、チャネル層１８のうち第２の厚さＴ２を有する部分は、ゲートの第２の側壁４３Ｂからソースへ向けて約０．２から約０．５μｍ延びることができる。
【００３４】
本発明の実施形態によれば、長さＬ１及びＬ２は、キャリアが大部分の領域で速度飽和になるように、また所与の用途向けの降伏電圧を実現できるように設計することができる。デバイスシミュレーションを実施して、長さＬ１及びＬ２を特定の用途向けに最適化することができる。
【００３５】
したがって、本発明の実施形態によるＭＥＳＦＥＴは、チャネル層内のピンチオフ電圧の横方向の変動をもたらす。したがって、これらのＭＥＳＦＥＴでは、比較的電子速度をより高くし、ドレイン電流をより高くし、かつ相互コンダクタンスをより高くより均一にすることができる。相互コンダクタンスをより均一にすることは通常、歪みを軽減し、また、デバイスの直線性及び効率を改善するために重要である。さらに、本発明の実施形態によるＭＥＳＦＥＴは、ゲート凹部４３を含むことができ、それによりデバイスのより高い出力を実現することができる。
【００３６】
再び、図１を参照すると、ゲート接点２４は、ソース領域１３とドレイン領域１７の間のゲート凹部４３内に設けることができる。このゲート接点２４は、クロム、白金、白金シリサイド、ニッケル、及び／又はＴｉＷＮから形成することができるが、ショットキー効果を実現するために当業者には周知の、金などの他の金属を使用することもできる。ショットキーゲート接点２４は、通常、３層構造を有する。そのような構造は、クロム（Ｃｒ）の接着性が高いため、利点を有することができる。例えば、ゲート接点２４は任意選択で、ｎ型導電性チャネル層１８に接触する、第１のクロム（Ｃｒ）のゲート層を含むことができる。ゲート接点２４は、さらに、白金（Ｐｔ）及び金又は他の非常に導電性の高い金属の被覆層３２を含むことができる。また、ゲート接点２４は、ゲート凹部４３内のｎ型導電性チャネル層１８上に第１のニッケル層を含むこともできる。ゲート接点２４は、さらに、第１のニッケル層上に、金層を含む被覆層を含むことができる。
【００３７】
図１にさらに示すように、金属被覆層２８，３０及び３２を、それぞれソース接点２６及びｐ+接点２５、ドレイン接点２２、ならびにゲート接点２４上に設けることができる。被覆層２８、３０、及び３２は、金、銀、アルミニウム、白金、及び／又は銅とすることができる。他の適切な導電性の高い金属を被覆層に使用することもできる。さらに、金属被覆層２８は、ｐ+領域１４のｐ+接点２５をソース接点２６に電気的に結合させることができる。
【００３８】
図２Ａ乃至図２Ｉは、本発明に係る金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の製造方法の工程（処理ステップ）を示す横断面図である。図２Ａで分かるように、任意選択の第１の緩衝層１２を、基板１０上に成長又は堆積させることができる。基板１０は、半絶縁性ＳｉＣ基板、ｐ型基板、又はｎ型基板とすることができる。基板１０は、非常に軽度にドープすることができる。第１の緩衝層１２は、キャリア濃度が約３．０×１０15ｃｍ-3以下のｐ型導電性炭化ケイ素とすることができる。ただし、このキャリア濃度は、通常、１．０×１０15ｃｍ-3以下である。また、第１の緩衝層１２は、ｎ型炭化ケイ素又は非ドープ炭化ケイ素とすることもできる。
【００３９】
図２Ａにさらに示すように、ｐ+領域１４を注入するために、マスク４５を形成することができる。ｐ+領域１４は、通常、例えば、アルミニウム、ホウ素、及び／又はガリウムのイオン注入によって形成し、その後、高温で焼鈍する。適切な焼鈍温度は、約１３００から約１６００℃とすることができ、通常、約１５００℃である。図２Ｂに示すように、マスク４５によって覆われていない領域上でイオン注入を実行して、ｐ+領域１４を形成することができる。したがって、第１の緩衝層１２がある場合は、その部分、又は基板１０内にイオンを注入して、ｐ型導電性、例えば、ｐ型導電性炭化ケイ素の高ドープ領域を設ける。注入後、ドーパントを焼鈍して、注入物を導通状態にする。ｐ型導電性の高ドープ領域は、第１の緩衝層１２又は基板１０中に約０．４μｍ延びることができる。
【００４０】
図２Ｂで分かるように、第２の緩衝層１６及びｎ型導電性チャネル層１８を、第１の緩衝層１２上に成長又は堆積させる。第１の緩衝層１２が含まれない場合、第２の緩衝層１６及びｎ型導電性チャネル層１８は、基板１０上に成長又は堆積できることを理解されるであろう。図２Ｂに示すように、第２の緩衝層１６は第１の緩衝層１２上に形成し、ｎ型導電性チャネル層１８は第２の緩衝層１６上に形成する。
【００４１】
図２Ｃに示すように、ｎ+領域１３及びｎ+領域１７を注入するために、マスク５０を形成することができる。ｎ+領域１３及びｎ+領域１７は、通常、例えば、窒素（Ｎ）又はリン（Ｐ）のイオン注入によって形成し、その後、高温で焼鈍する。適切な焼鈍温度は、約１１００から約１６００℃とすることができる。図２Ｄに示すように、マスク５０によって覆われていない領域上でイオン注入を実行して、ｎ+領域１３及びｎ+領域１７を形成することができる。したがって、ｎ型導電性チャネル層１８の部分内にイオンを注入して、ｎ型導電性チャネル層１８よりキャリア濃度が高い、ｎ型導電性、例えば、ｎ型導電性ＳｉＣの高ドープ領域を設ける。注入後、ドーパントを焼鈍して、注入物を導通状態にする。
【００４２】
図２Ｄで分かるように、基板１０と第１の緩衝層１２とｐ+領域１４と第２の緩衝層１６及びｎ型導電性チャネル層１８をエッチングして、絶縁メサを形成することができる。この絶縁メサは、基板１０と第１の緩衝層１２とｐ+領域１４と第２の緩衝層１６及びｎ型導電性チャネル層１８によって構成される側壁５５，５７を有する。この側壁５５，５７は、トランジスタの周囲を構成する。絶縁メサの側壁は、ｐ+導電性領域１４を通り越して下向きに延びる。図２Ｄに示すように、絶縁メサは、デバイスの基板１０中に延びるように形成することができる。絶縁メサは、デバイスの空乏領域を通り越して延びて、デバイス内の電流の流れをメサ内に閉じ込め、デバイスのキャパシタンスを低減させることができる。絶縁メサは、上述したデバイスを反応性イオンエッチングすることによって形成することが好ましいが、当業者に周知の他の方法を使用して絶縁メサを形成することもできる。さらに、絶縁メサを利用しない場合、デバイスは、陽子衝撃、補償原子（ｃｏｍｐｅｎｓａｔｉｎｇ  ａｔｏｍ）を用いた逆ドープ（ｃｏｎｔｅｒｄｏｐｉｎｇ）、又は当業者に周知の他の方法などの他の方法を使用して分離することができる。
【００４３】
本実施形態では、第２の緩衝層１６及びｎ型導電性チャネル層１８のみをエッチングして、絶縁メサを形成することができる。本実施形態では、トランジスタの周囲を構成する側壁５５，５７は、第２の緩衝層１６及びｎ型導電性チャネル層１８によって構成される。
【００４４】
図２Ｄに示すように、チャネル層１８ならびにｎ+領域１３及びｎ+領域１７上の、絶縁層２０、例えば、窒化物及び／又は酸化物層の形成を示す。絶縁層２０は、成長又は堆積させることができる。図２Ｅに示すように、フォトレジストを、絶縁層２０上に形成する。フォトレジストは、第１の部分４７及び第２の部分４６を有する。第１の部分４７は、ｎ+領域１３及びｎ+領域１７上に設け、第２の部分は、ゲート領域１３のドレイン側に設ける。図示のように、第１の部分４７は、厚さＴ３を有し、第２の部分４６は、第１の部分の厚さＴ３より薄い厚さＴ４を有する。第１の部分の厚さＴ３は、約１．０μｍとすることができ、第２の部分Ｔ４の厚さは、厚さＴ３より小さい。
【００４５】
図２Ｆに示すように、絶縁層２０の一部分を、例えば、誘導結合プラズマ（ＩＣＰ）エッチング又は反応性イオンエッチング（ＲＩＥ）などのドライエッチング工程を使用してエッチングする。それによって、フォトレジストの浸食を軽減することができる。エッチングの深さは、後のエッチング工程における絶縁体２０及びチャネル層１８の段差によって、かつ／又はエッチング速度によって決定することができる。
【００４６】
フォトレジストの第２の部分４６は、除去することができる。フォトレジストの第２の部分の除去中に、フォトレジストの第１の部分４７の一部分も除去できる。フォトレジストの第２の部分４６を除去した後、図２Ｇに示すように、絶縁体２０及びＳｉＣチャネル層１８をさらにエッチングして、ゲート凹部４３を設けることができる。本発明の実施形態によれば、ゲート凹部４３は、第１の深さＤ１及び第２の深さＤ２を有する。第１の深さＤ１は、約５００Åから約１５００Åであり、第２の深さＤ２は、約７００Åから約２２００Åである。図２Ｇに示すように、ゲート凹部４３は、絶縁層２０を貫通してチャネル層１８中に延びる。
【００４７】
図２Ｇにさらに示すように、ゲート凹部４３の第１の深さＤ１及び第２の深さＤ２により、チャネル層１８は複数の厚さを有する。第１の厚さＴ１を、チャネル層のソース側に設け、第１の厚さＴ１より厚い第２の厚さＴ２を、チャネル層１８のドレイン側に設ける。本発明の実施形態では、第１の厚さＴ１は、約３００Åから約８００Åであり、第２の厚さＴ２は、約５００Åから約１５００Åである。
【００４８】
ゲート凹部４３は、第１の側壁４３Ａ及び第２の側壁４３Ｂを有する。第１の側壁４３Ａは、ゲート凹部４３のソース側にあり、第２の側壁４３Ｂは、ゲート凹部４３のドレイン側にある。チャネル層１８のうち第１の厚さＴ１を有する部分は長さＬ１を有し、長さＬ１は、ゲート凹部４３の第１の側壁からドレインへ向けて約０．１５から約０．３μｍである。チャネル層１８のうち第２の厚さを有する部分は長さＬ２を有し、長さＬ２は、ゲート凹部４３の第２の側壁４３Ｂからソースへ向けて約０．２から約０．５μｍ延びる。図２Ｈに示すように、フォトレジスト４７の第１の部分は、除去することができる。
【００４９】
図３Ａ乃至図３Ｄは、本発明に係る金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）の他の製造方法の工程（処理ステップ）を示す横断面図である。本発明の実施形態では、ゲート凹部４３は、図３Ａ乃至図３Ｄに示す工程図（処理ステップ）を使用して製造することができる。図３Ａを参照して説明する工程は、非特許文献４に詳細に説明されている。同特許文献の開示を、その全体を述べる場合と同様に、参照によって本明細書に組み込む。
【００５０】
図３Ａに示すように、第１の部分４８及び第２の部分４９を有するフォトレジストを、絶縁層２０上に設ける。上述したように、第１の部分４８は、第２の部分４９より厚い。絶縁層２０を貫通して、チャネル層１８中には及ばずにエッチングする。絶縁層２０の一部分を、チャネル層１８上に残すことができる。絶縁体２０は、チャネル層１８をエッチングすることなく絶縁層２０をエッチングするように、例えば、選択的エッチング剤を使用してエッチングすることができる。
【００５１】
図３Ｂに示すように、チャネル層１８の一部分を、フォトレジストの第２の部分４９及び絶縁層２０をマスクとして使用してエッチングする。図３Ｃに示すように、フォトレジストの第２の部分４９は、除去することができ、フォトレジストの第２の部分４９によって覆われていた絶縁層２０は、例えば、誘導結合プラズマ（ＩＣＰ）エッチング又は反応性イオンエッチング（ＲＩＥ）を使用してドライエッチングすることができる。同様に、図３Ｃに示すように、チャネル層１８も、ドライエッチングを使用してエッチングすることができる。チャネル層１８のうちあらかじめエッチングされている部分と、チャネル層１８のうちフォトレジストの第２の部分４９によって覆われていた部分とをどちらもエッチングして、その結果、上述し、かつ図３Ｄに示すように、深さの異なるチャネル層１８を得ることができる。図３Ｄに示すように、フォトレジストの第１の部分４８は、除去することができる。
【００５２】
再び、図２Ｉを参照すると、ＭＥＳＦＥＴは、この図２Ｉに示すように完成させることができる。具体的には、マスク（図示せず）を、絶縁層２０上に形成することができ、ゲート接点２４を、マスクに応じてゲート凹部４３内に堆積させることができる。図示しないが、接触窓を、絶縁層２０を貫通してｎ+領域１３及びｎ+領域１７までエッチングすることができる。第３の接触窓は、高ドープｐ+領域１４の上の絶縁層２０内にエッチングすることができる。次いで、ニッケルを蒸着させて、それぞれソース接点２６及びドレイン接点２２を堆積させることができる。このニッケルを焼鈍して、図２Ｉに示すように、オーム接点２６，２２を形成することができる。そのような堆積及び焼鈍工程は、当業者に周知の従来の技術を利用して実施することができる。例えば、オーム接点２６，２２は、約２分間、約９５０℃から約１１００℃の温度で焼鈍することができる。ただし、他の時間及び温度を利用することもできる。例えば、約３０秒から約１０分の時間を、許容可能とすることができる。
【００５３】
図２Ｉにさらに示すように、ＭＥＳＦＥＴの接触バイアホール４２を形成することができる。ｎ型導電性チャネル層１８及び第２の緩衝層１６を貫通してエッチングし、ｐ+導電性領域１４を露出させて、接触バイアホール４２を形成することができる。エッチング工程は、例えば、ドライ又はウェットエッチング工程とすることができる。図２Ｉにさらに示すように、ニッケルを蒸着させて、ｐ+接点２５を堆積させることができる。このニッケルを焼鈍して、オーム接点２５を形成することができる。そのような堆積及び焼鈍工程は、当業者に周知の従来の技術を利用して実施することができる。例えば、オーム接点２５は、約６００℃から約１０５０℃の温度で焼鈍することができる。
【００５４】
図２Ｉは、また、被覆層２８，３０及び３２を示す。通常は、クロム層（ゲート接点）は、蒸着によって形成する。次いで、ゲート構造は、白金及び金の堆積によって完成することができる。また、被覆層２８，３０は、ゲート構造の形成の前でも後でも形成することができる。実際には、チタン／白金／金の構造を利用する場合、被覆層の白金及び金の部分は、ゲート構造の白金及び金の部分３２と同じ処理ステップで形成することができる。したがって、被覆層２８，３０は、ゲート接点２４の形成の前、又はゲート接点２４の形成の後に形成することができる。さらに図示のように、ソース接点２６とｐ+接点は、単一の被覆層２８を共有する。単一の被覆層２８は、ソースを、高ドープｐ型導電性領域１４に電気的に結合させる。また、上述したように、ゲート凹部４３は、２重凹部構造とすることができ、ゲートは、この２重凹部構造の範囲内に配置することもできる。
【００５５】
本発明について、ＳｉＣ  ＭＥＳＦＥＴに関して上述したが、本発明は、ＳｉＣ  ＭＥＳＦＥＴに限定されない。例えば、本発明の実施形態によるＭＥＳＦＥＴは、例えば、砒化ガリウム（ＧａＡｓ）ＭＥＳＦＥＴ又は窒化ガリウム（ＧａＮ）ＭＥＳＦＥＴとすることができる。具体的には、本発明についてＧａＡｓ  ＭＥＳＦＥＴに関して説明した場合、ｐ型導電性領域は、ｐ型導電性ＧａＡｓ領域とすることができ、ｎ型導電性チャネル層は、ｎ型導電性ＧａＡｓ層などとすることができる。
【００５６】
図面及び本明細書では、本発明の典型的な好ましい実施形態を開示してきた。特定の用語を使用するが、それらは、一般的かつ説明的な意味でのみ使用し、特許請求の範囲に述べる本発明の範囲を制限する目的ではない。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態によるトランジスタを示す横断面図である。
【図２Ａ】本発明の実施形態によるトランジスタの製作における処理ステップを示す横断面図である。
【図２Ｂ】本発明の実施形態によるトランジスタの製作における処理ステップを示す横断面図である。
【図２Ｃ】本発明の実施形態によるトランジスタの製作における処理ステップを示す横断面図である。
【図２Ｄ】本発明の実施形態によるトランジスタの製作における処理ステップを示す横断面図である。
【図２Ｅ】本発明の実施形態によるトランジスタの製作における処理ステップを示す横断面図である。
【図２Ｆ】本発明の実施形態によるトランジスタの製作における処理ステップを示す横断面図である。
【図２Ｇ】本発明の実施形態によるトランジスタの製作における処理ステップを示す横断面図である。
【図２Ｈ】本発明の実施形態によるトランジスタの製作における処理ステップを示す横断面図である。
【図２Ｉ】本発明の実施形態によるトランジスタの製作における処理ステップを示す横断面図である。
【図３Ａ】本発明のさらなる実施形態によるトランジスタの製作における処理ステップを示す横断面図である。
【図３Ｂ】本発明のさらなる実施形態によるトランジスタの製作における処理ステップを示す横断面図である。
【図３Ｃ】本発明のさらなる実施形態によるトランジスタの製作における処理ステップを示す横断面図である。
【図３Ｄ】本発明のさらなる実施形態によるトランジスタの製作における処理ステップを示す横断面図である。
【図１】
2009517883.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
2009517883.tif 000011
【図２Ｉ】
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【図３Ａ】
2009517883.tif 000013
【図３Ｂ】
2009517883.tif 000014
【図３Ｃ】
2009517883.tif 000015
【図３Ｄ】
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【手続補正書】
【提出日】平成19年9月28日(2007.9.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソースとドレイン及びゲートを備え、該ゲートは、前記ソースと前記ドレインの間でチャネル層上にあり、該チャネル層は、該チャネル層のソース側に第１の厚さと、該チャネル層のドレイン側に、前記第１の厚さより厚い第２の厚さとを有し、
前記ソースと前記ドレインの間に、前記チャネル層を露出させる凹部をさらに備え、該凹部は、該凹部のソース側に、前記チャネル層の前記第１の厚さを構成する第１の深さと、前記凹部のドレイン側に、前記チャネルの前記第２の厚さを構成する第２の深さとを有し、前記ゲートは、前記凹部内に共形（ｃｏｎｆｏｒｍａｌｌｙ）に配置されることを特徴とする金属半導体電界効果トランジスタ。
【請求項２】
前記第１の厚さは、約３００Åから約８００Åであり、前記第２の厚さは、約５００Åから約１５００Åであることを特徴とする請求項１に記載の金属半導体電界効果トランジスタ。
【請求項３】
前記ゲートは、第１の側壁及び第２の側壁を有し、前記第１の側壁は前記ゲートのソース側にあり、前記第２の側壁は前記ゲートのドレイン側にあり、前記第１の厚さを有する前記チャネル層は、前記ゲートの前記第１の側壁から前記ドレインへ向けて約０．１５から約０．３μｍ延びることを特徴とする請求項１に記載の金属半導体電界効果トランジスタ。
【請求項４】
前記ゲートは、第１の側壁及び第２の側壁を有し、前記第１の側壁は前記ゲートのソース側にあり、前記第２の側壁は前記ゲートのドレイン側にあり、前記第２の厚さを有する前記チャネル層は、前記ゲートの前記第２の側壁から前記ソースへ向けて約０．２から約０．５μｍ延びることを特徴とする請求項１に記載の金属半導体電界効果トランジスタ。
【請求項５】
炭化ケイ素（ＳｉＣ）基板（１０）をさらに備え、前記チャネル層はＳｉＣ基板上にあり、かつｎ型導電性ＳｉＣを含むことを特徴とする請求項１に記載の金属半導体電界効果トランジスタ。
【請求項６】
前記チャネル層の厚さは、約５００Åから約３０００Åであることを特徴とする請求項５に記載の金属半導体電界効果トランジスタ。
【請求項７】
前記チャネル層のキャリア濃度は、約１．０×１０16ｃｍ-3から約２．０×１０18ｃｍ-3であることを特徴とする請求項５に記載の金属半導体電界効果トランジスタ。
【請求項８】
前記チャネル層上に、それぞれ前記ソース及び前記ドレインを構成する第１のオーム接点（２６）及び第２のオーム接点（２２）をさらに備えていることを特徴とする請求項１に記載の金属半導体電界効果トランジスタ。
【請求項９】
前記第１の深さは、約７００Åから約２２００Åであり、前記第２の深さは、約５００Åから約１５００Åであることを特徴とする請求項１に記載の金属半導体電界効果トランジスタ。
【請求項１０】
前記チャネル層上に絶縁層（２０）をさらに備え、前記凹部は、前記絶縁層を貫通して前記チャネル層中に延びることを特徴とする請求項１に記載の金属半導体電界効果トランジスタ。
【請求項１１】
前記絶縁層は、窒化物及び／又は酸化物を含むことを特徴とする請求項１０に記載の金属半導体電界効果トランジスタ。
【請求項１２】
炭化ケイ素（ＳｉＣ）金属半導体電界効果トランジスタを含み、前記チャネル層は、前記ＳｉＣ金属半導体電界効果トランジスタのＳｉＣチャネル層を含むことを特徴とする請求項１に記載の金属半導体電界効果トランジスタ。
【請求項１３】
前記第１の厚さは、約３００Åから約８００Åであり、前記第２の厚さは、約５００Åから約１５００Åであることを特徴とする請求項１２に記載の金属半導体電界効果トランジスタ。
【請求項１４】
前記ゲートは、第１の側壁及び第２の側壁を有し、前記第１の側壁は前記ゲートのソース側にあり、前記第２の側壁は前記ゲートのドレイン側にあり、前記第１の厚さを有する前記ＳｉＣチャネル層は、前記ゲートの前記第１の側壁から前記ドレインへ向けて約０．１５から約０．３μｍ延びることを特徴とする請求項１２に記載の金属半導体電界効果トランジスタ。
【請求項１５】
前記ゲートは、第１の側壁及び第２の側壁を有し、前記第１の側壁は前記ゲートのソース側にあり、前記第２の側壁は前記ゲートのドレイン側にあり、前記第２の厚さを有する前記ＳｉＣチャネル層は、前記ゲートの前記第２の側壁から前記ソースへ向けて約０．２から約０．５μｍ延びることを特徴とする請求項１２に記載の金属半導体電界効果トランジスタ。
【請求項１６】
ソースとドレイン及びゲートを備え、該ゲートは、前記ソースと前記ドレインの間でチャネル層上にあり、該チャネル層は、該チャネル層のソース側に第１の厚さと、該チャネル層のドレイン側に、前記第１の厚さより厚い第２の厚さを構成するステップを有し、
前記チャネル層は、前記ソースと前記ドレインの間に該チャネル層を露出させる凹部を形成するステップを有し、前記凹部は、該凹部のソース側に、前記チャネル層の前記第１の厚さを構成する第１の深さと、前記凹部のドレイン側に、前記チャネルの前記第２の厚さを構成する第２の深さとを形成するステップを有し、前記ゲートは、前記凹部内に共形に配置されることを特徴とする金属半導体電界効果トランジスタの製造方法。
【請求項１７】
前記第１の深さは、約７００Åから約２２００Åであり、前記第２の深さは、約５００Åから約１５００Åであることを特徴とする請求項１６に記載の金属半導体電界効果トランジスタの製造方法。
【請求項１８】
前記凹部を形成するステップは、
前記チャネル層上にフォトレジストを形成するステップであって、前記フォトレジストは第１及び第２の部分を有し、前記第１の部分は、前記ソース及び前記ドレイン上にあり、かつ第３の厚さを有し、前記第２の部分は、ゲート領域のドレイン側にあり、かつ前記第３の厚さより薄い第４の厚さを有するステップと、
前記フォトレジストの前記第１及び第２の部分に応じて前記凹部をエッチングするステップと、
前記フォトレジストの前記第２の部分を除去するステップと、
前記フォトレジストの前記第１の部分に応じて前記凹部をエッチングするステップと
を有することを特徴とする請求項１６に記載の金属半導体電界効果トランジスタの製造方法。
【請求項１９】
前記凹部を形成するステップは、前記チャネル層上に絶縁層を形成するステップに先行され、
前記フォトレジストの前記第１及び第２の部分に応じて前記凹部をエッチングするステップは、前記フォトレジストの前記第１及び第２の部分に応じて前記ソース側の前記絶縁層中へエッチングするステップを有し、
前記フォトレジストの前記第１の部分に応じて前記凹部をエッチングするステップは、前記フォトレジストの前記第１の部分に応じて、前記絶縁層を貫通し、前記ソース側及び前記ドレイン側の前記チャネル層中へエッチングするステップを有することを特徴とする請求項１８に記載の金属半導体電界効果トランジスタの製造方法。
【請求項２０】
前記フォトレジストの前記第１及び第２の部分に応じて前記凹部をエッチングするステップは、誘導結合プラズマ（ＩＣＰ）及び／又は反応性イオンエッチング（ＲＩＥ）を使用してドライエッチングするステップを有することを特徴とする請求項１９に記載の金属半導体電界効果トランジスタの製造方法。
【請求項２１】
前記絶縁層上にゲートマスクを形成するステップと、
前記ゲートマスクに応じて前記凹部内に前記ゲートを堆積させるステップとをさらに有することを特徴とする請求項１９に記載の金属半導体電界効果トランジスタの製造方法。
【請求項２２】
前記凹部を形成するステップは、前記チャネル層上に絶縁層を形成するステップに先行され、
前記フォトレジストの前記第１及び第２の部分に応じて前記凹部をエッチングするステップは、
前記絶縁層のうち前記フォトレジストの前記第１及び第２の部分によって覆われていない部分のみが除去されるように、選択的エッチング剤を使用して前記絶縁層をエッチングするステップと、
前記フォトレジストの前記第２の部分及び前記絶縁層をマスクとして使用して、前記チャネル層のうち前記フォトレジストの前記第１及び第２の部分によって覆われていない部分をエッチングするステップとを有し、
前記フォトレジストの前記第１の部分に応じて前記凹部をエッチングするステップは、
誘導結合プラズマ（ＩＣＰ）及び／又は反応性イオンエッチング（ＲＩＥ）を使用して、前記ゲート領域の前記ドレイン側の前記絶縁層をエッチングするステップと、
前記ゲート領域の前記ソース側及び前記ドレイン側の前記チャネル層をエッチングするステップと
を有することを特徴とする請求項２１に記載の金属半導体電界効果トランジスタの製造方法。
【請求項２３】
前記チャネル層を形成するステップは、前記第１の厚さが約３００Åから約８００Åであり、前記第２の厚さＴ２が約５００Åから約１５００Åである前記チャネル層を形成するステップを有することを特徴とする請求項１６に記載の金属半導体電界効果トランジスタの製造方法。
【請求項２４】
前記ゲートは、第１の側壁及び第２の側壁を有し、前記第１の側壁は前記ゲートのソース側にあり、前記第２の側壁は前記ゲートのドレイン側にあり、前記第１の厚さを有する前記チャネル層は、前記ゲートの前記第１の側壁から前記ドレインへ向けて約０．１５から約０．３μｍ延びることを特徴とする請求項１６に記載の金属半導体電界効果トランジスタの製造方法。
【請求項２５】
前記ゲートは、第１の側壁及び第２の側壁を有し、前記第１の側壁は前記ゲートのソース側にあり、前記第２の側壁は前記ゲートのドレイン側にあり、前記第２の厚さを有する前記チャネル層は、前記ゲートの前記第２の側壁から前記ソースへ向けて約０．２から約０．５μｍ延びることを特徴とする請求項１６に記載の金属半導体電界効果トランジスタの製造方法。
【国際調査報告】
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