(57)【要約】  全地球測位システム（ＧＰＳ）アプリケーションのための無線周波数集積回路は、外部ソースからの無線周波数ＧＰＳ信号を４ｆｏよりも低い所定の中間周波数と混合する。一実施形態において、その中間周波数は、１．５ｆｏに選択されている。そして、中間周波数フィルタは、中間周波数のＧＰＳ信号を帯域制限し、２．５ＭＨｚの付近でロールオフして、３．５−４．０ＭＨｚでの十分な減衰を実現する。自動利得制御回路は、フィルタリングされた中間周波数のＧＰＳ信号を適切な電圧レベルまで増幅する。そして、増幅された中間周波数のＧＰＳ信号は、アナログ／デジタル変換器によって、その中間周波数の２倍以上の所定のサンプリング・レートでデジタル化されて、所定のビット数のサンプルを提供する。それらのサンプルは、業界標準のシリアル・バスを介して、汎用マイクロプロセッサによるベースバンド処理のために提供される。
2009503499.tif 000002
【特許請求の範囲】
【請求項１】
全地球測位システム（ＧＰＳ）アプリケーションのための無線周波数集積回路であって、
外部ソースから無線周波数のＧＰＳ信号を受信するインターフェースと、
前記ＧＰＳ信号を１６ｆｏよりも低い所定の中間周波数にダウンコンバートするミキサと、
前記中間周波数のＧＰＳ信号を受信してフィルタリングする中間周波数フィルタと、
前記フィルタリングされた中間周波数のＧＰＳ信号を増幅する自動利得制御回路と、
所定のビット数のサンプルを提供するために、前記フィルタリングされて増幅された中間周波数のＧＰＳ信号を、所定のサンプリング・レートでデジタル化するアナログ／デジタル変換器と、
業界標準のシリアル・バスを介してベースバンド・プロセッサに前記サンプルを提供するインターフェースを備える無線周波数集積回路。
【請求項２】
前記中間周波数フィルタの通過帯域を設定する較正回路をさらに備える、請求項１の無線周波数集積回路。
【請求項３】
前記ミキサがイメージ除去ミキサを備える、請求項１の無線周波数集積回路。
【請求項４】
前記所定のサンプリング・レートと前記所定のビット数の積が、前記業界標準のシリアル・バスのデータ・レート以下である、請求項１の無線周波数集積回路。
【請求項５】
前記所定の中間周波数が実質的に１．５ｆｏである、請求項１の無線周波数集積回路。
【請求項６】
前記所定のサンプリング・レートが実質的に６ｆｏである、請求項５の無線周波数集積回路。
【請求項７】
前記所定の周波数フィルタが２．５ＭＨｚの近傍でロールオフする、請求項５の無線周波数集積回路。
【請求項８】
前記中間周波数フィルタおよび前記アナログ／デジタル・フィルタのパワー・スペクトルが、３．５ＭＨｚ以上の周波数で十分に減衰する、請求項６の無線周波数集積回路。
【請求項９】
前記業界標準のシリアル・バスが同期式周辺バスを備える、請求項１の無線周波数集積回路。
【請求項１０】
前記業界標準のシリアル・バスがマルチチャネル・バッファード・シリアル・ポートを備える、請求項１の無線周波数集積回路。
【請求項１１】
前記無線周波数集積回路がＯＮ状態、ＳＴＡＮＤＢＹ状態およびＯＦＦ状態を備える、請求項１の無線周波数集積回路。
【請求項１２】
前記ベースバンド・プロセッサが汎用マイクロプロセッサを備える、請求項１の無線周波数集積回路。
【請求項１３】
前記ベースバンド・プロセッサが業界標準のデジタル信号プロセッサを備える、請求項１の無線周波数集積回路。
【請求項１４】
前記無線周波数集積回路が前記業界標準のシリアル・バスを通して設定可能である、請求項１の無線周波数集積回路。
【請求項１５】
全地球測位システム（ＧＰＳ）アプリケーションのための無線周波数集積回路を汎用マイクロプロセッサとインターフェースする方法であって、
外部ソースから無線周波数のＧＰＳ信号を受信する工程と、
前記ＧＰＳ信号を１６ｆｏよりも小さい所定の中間周波数にダウンコンバートする工程と、
前記中間周波数のＧＰＳ信号をフィルタリングする工程と、
前記フィルタリングされた中間周波数のＧＰＳ信号を増幅する自動利得制御回路を提供する工程と、
所定のビット数のサンプルを提供するために、前記フィルタリングされて増幅された中間周波数のＧＰＳ信号を、所定のサンプリング・レートでデジタル化する工程と、
業界標準のシリアル・バスを介してベースバンド・プロセッサに前記サンプルを提供する工程を備える方法。
【請求項１６】
前記中間周波数フィルタの通過帯域を較正する工程をさらに備える、請求項１５の方法。
【請求項１７】
前記ミキサがイメージ除去ミキサを備える、請求項１５の方法。
【請求項１８】
前記所定のサンプリング・レートと前記所定のビット数の積が、前記業界標準のシリアル・バスのデータ・レート以下である、請求項１５の方法。
【請求項１９】
前記所定の中間周波数が実質的に１．５ｆｏである、請求項１５の方法。
【請求項２０】
前記所定のサンプリング・レートが実質的に６ｆｏである、請求項１９の方法。
【請求項２１】
前記所定の周波数フィルタが２．５ＭＨｚの近傍でロールオフする、請求項１９の方法。
【請求項２２】
前記中間周波数フィルタおよび前記アナログ／デジタル・フィルタのパワー・スペクトルが、３．５ＭＨｚ以上の周波数で十分に減衰する、請求項１９の方法。
【請求項２３】
前記業界標準のシリアル・バスが同期式周辺バスを備える、請求項１５の方法。
【請求項２４】
前記業界標準のシリアル・バスがマルチチャネル・バッファード・シリアル・ポートを備える、請求項１５の方法。
【請求項２５】
前記無線周波数集積回路がＯＮ状態、ＳＴＡＮＤＢＹ状態およびＯＦＦ状態を備える、請求項１５の方法。
【請求項２６】
前記ベースバンド・プロセッサが汎用マイクロプロセッサを備える、請求項１５の方法。
【請求項２７】
前記ベースバンド・プロセッサが業界標準のデジタル信号プロセッサを備える、請求項１５の方法。
【請求項２８】
前記業界標準のシリアル・バスを通して前記無線周波数集積回路を設定する工程をさらに備える、請求項１５の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線周波数（ＲＦ）信号処理集積回路とベースバンド・プロセッサの間のインターフェースに関する。特に、本発明はＧＰＳアプリケーションのためのＲＦ信号処理集積回路と、モバイル機器の汎用デジタル信号プロセッサまたは汎用マイクロプロセッサによって実装されたベースバンド・プロセッサの間のインターフェースに関する。
【背景技術】
【０００２】
ＧＰＳ受信機は通常、ＲＦフロントエンド集積回路（ＲＦＩＣ）と、デジタル信号処理集積回路（ベースバンド・プロセッサ）を備えている。このベースバンド・プロセッサは、しばしば特定用途向け集積回路（ＡＳＩＣ）で実装されるか、１つまたはそれ以上のフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）でプログラムされる。ＲＦＩＣはアンテナを介してＧＰＳ衛星からの信号を受信し、そのＧＰＳ信号を中間周波数へダウンコンバートし、ダウンコンバートされた信号をフィルタリングし、フィルタリングされた信号を規定のサンプリング・データ・レートでデジタル化する。そしてＲＦＩＣはデジタル化されたサンプルをベースバンド・プロセッサに提供する。ベースバンド・プロセッサは、デジタル化されたサンプルから、１つまたはそれ以上のＧＰＳ衛星（捕捉された衛星）の信号を捕捉する（すなわち、検出する）。捕捉された衛星の信号は、受信機と捕捉された衛星のそれぞれの間の間隔（距離）を計算するために用いられる。そして、捕捉された衛星の距離は、受信機の位置を決定するために用いられる。
【０００３】
最近まで、ベースバンド・プロセッサは、しばしば、ＧＰＳアプリケーションにおいて要求される高速デジタル信号処理（すなわち、相関エンジン）のために特別に設計された専用の集積回路であって、ハードウェアとソフトウェアの両方のコンポーネントを備えていた。各ＧＰＳ衛星の信号は、搬送波信号を変調する固有の符号ベクトルによって特徴付けられている。一実施形態では、その符号ベクトルは１０２３ビットの疑似乱雑雑音であって、その符号はミリ秒毎に（すなわち１．０２３ＭＨｚのチッピング・レートで）繰り返す。従来より、共通の周波数ｆｏ＝１．０２３ＭＨｚが、これは２つのＧＰＳ周波数１５７５．４２ＭＨｚおよび１２２７．６ＭＨｚの公約数であるが、ＧＰＳアプリケーションの設計パラメータとして用いられている。従来技術では、４ｆｏの中間周波数が通常用いられており、この場合エイリアシングに起因する副産物を除去するために１６ｆｏのサンプリング・レートを必要とする。従って、従来技術では、サンプリング・レートは通常は１６ｆｏで提供されている。２ビットあるいは３ビットのサンプリング解像度（すなわち、サンプル毎に、符号ビットと１あるいは２の絶対値ビット）の場合、デジタル化されたサンプルはデジタル信号処理集積回路に少なくとも３２−４８メガビット毎秒（Ｍｂｓ）のビット・レートで配信される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
良好な衛星の捕捉をサポートするために必要とされるこの高いサンプリング・レートに起因して、全くの業界標準のシリアル・データ・インターフェース、あるいは汎用マイクロプロセッサのインターフェースが、３２−４８Ｍｂｓの高いデータ・レートをサポートしていないので、汎用のマイクロプロセッサ、あるいは市販の（すなわち業界標準の）デジタル信号プロセッサは利用されていない。このような汎用プロセッサには複雑な高速データ・インターフェースが存在するにも関わらず、これらの複雑なインターフェースはＲＦＩＣに、インターフェースのためのかなりの論理資源を要求する。従って、従来技術においては、ＧＰＳ信号のベースバンド・プロセッサとして、特注設計の信号処理集積回路が推奨されていた。通常は、このような特注設計の信号処理集積回路は、専用のデータ・インターフェースを用いて、ＲＦＩＣからの高いデータ・レートでの連続的なデータ転送を扱っている。
【課題を解決するための手段】
【０００５】
本発明の一実施形態では、全地球測位システム（ＧＰＳ）アプリケーションのための無線周波数集積回路は、外部ソースからの無線周波数のＧＰＳ信号を４ｆｏよりも低い所定の中間周波数と混合する。一実施形態において、混合動作のためにイメージ除去ミキサが設けられている。その中間周波数は、例えば、１．５ｆｏに選択されている。そして、中間周波数フィルタは、中間周波数のＧＰＳ信号を帯域制限し、その中間周波数から期待される帯域幅の半分にあたる周波数（例えば、２ＭＨｚの帯域幅を有するベースバンドＧＰＳ信号については、３．５ＭＨｚの付近）でロールオフする。自動利得制御回路は、フィルタリングされた中間周波数のＧＰＳ信号を適切な電圧レベルまで増幅する。そして、増幅された中間周波数のＧＰＳ信号は、アナログ／デジタル変換器によって、その中間周波数の２倍以上の所定のサンプリング・レートでデジタル化されて、所定のビット数のサンプルを提供する。それらのサンプルは、業界標準のシリアル・バス（例えば、同期式周辺バス）を介して、汎用マイクロプロセッサによるベースバンド処理のために提供される。
【０００６】
一実施形態では、所定のサンプリング・レートは、実質的に６ｆｏである。
【０００７】
一実施形態では、中間周波数フィルタの通過帯域を設定する較正回路が設けられている。
【０００８】
一実施形態では、所定のサンプリング・レートと所定のビット数の積は、業界標準のシリアル・バスのデータ・レート以下である。
【０００９】
一実施形態では、所定の周波数は、２ＭＨｚの帯域幅フィルタについては３．５ＭＨｚで十分に減衰し、１ＭＨｚの帯域幅フィルタについては４．０ＭＨｚで十分に減衰する。
【００１０】
一実施形態では、無線周波数集積回路は複数の省電力状態のもとで動作する。
【００１１】
本発明は、汎用マイクロプロセッサにおいて見られる汎用のあるいは業界標準のインターフェースを用いる。このような汎用のインターフェースでは、汎用マイクロプロセッサにおいても、ＲＦ集積回路においても、最小限のピン数しか要求されない。
【００１２】
本発明は、以下の詳細な説明と添付の図面を検討することによって、よりよく理解される。
【００１３】
なお、図面の相互参照を容易とするために、図面中の同一の構成要素には同一の参照符号が付されている。
【発明を実施するための最良の形態】
【００１４】
本発明は汎用マイクロプロセッサあるいはデジタル信号プロセッサを用いて全地球測位システム（ＧＰＳ）アプリケーションを実行するモバイル機器を提供する。ここで、デジタル化されたＧＰＳ信号は、従来のデータ・インターフェースを通して、無線周波数信号処理回路から、その汎用マイクロプロセッサあるいはデジタル信号プロセッサに提供される。
【００１５】
図１は本発明の一実施形態に係る、ＧＰＳアプリケーションをサポートするモバイル機器のハードウェア構造１００のシステムブロック図である。図１に示すように、ハードウェア構造１００は、（ｉ）アンテナ１１４を介して衛星からＧＰＳ信号を受信する付加的な帯域通過フィルタ１０１、（ｉｉ）低雑音増幅器（ＬＮＡ）１０２、（ｉｉｉ）付加的な帯域通過フィルタ１０３、（ｉｉｉ）増幅された衛星信号をダウンコンバートしデジタル化する無線周波数（ＲＦ）フロントエンド集積回路（ＲＦＩＣ）１０４、（ｉｖ）本実施形態では汎用マイクロプロセッサあるいはデジタル信号プロセッサによって実装されるベースバンド・プロセッサ１０５、を備えている。ベースバンド・プロセッサ１０５はＧＰＳアプリケーションのためのデジタル信号処理を実行する。本実施形態では、ＲＦＩＣ１０４は第１の電源電圧（Ｖａｎａ）を端子１０６で受信し、第２の電源電圧（ＶＤＤ）を端子１０８で受信し、入力−出力電源電圧（ＶＩＯ）を端子１０７で受信する。入力−出力に対して要求される電圧レベルが電圧ＶＤＤと互換性がある場合には、電圧ＶＩＯは必要とされない。第１の電源電圧Ｖａｎａと第２の電源電圧ＶＤＤは、分離されていることが好ましい。ＲＦＩＣ１０４は、随意に、端子１０９で外部基準クロック信号を受信してもよい。代替案として、クロック信号が端子１０９と端子１１０に接続された外部水晶発振器１１４によって提供されてもよい。外部水晶発振器１１４は、例えば、１６．３６９ＭＨｚ（≒１６ｆｏ）の水晶発振器コンポーネントによって実装することができる。
【００１６】
本実施形態では、汎用マイクロプロセッサ１０５は、例えば、カリフォルニア州サンタクララのＩｎｔｅｌ社から入手可能なＸｓｃａｌｅマイクロプロセッサの１つによって実装することができる。Ｘｓｃａｌｅプロセッサは、ハンドヘルド機器（例えば、セルラー電話やＰＤＡ）の設計者に人気のある中央処理装置である。Ｘｓｃａｌｅプロセッサで利用可能な従来のシリアル・インターフェースは、業界標準の同期式周辺インターフェース（ＳＰＩ）であって、図１では参照符号１１３で示されている。ＳＰＩはベースバンド・プロセッサ１０５からのフレーミング信号（ＦＲＭ）、クロック信号（ＳＣＬＫ）、ＲＦＩＤ１０４へのシリアル・データ入力信号（ＤＩ）と、ベースバンド・プロセッサ１０５へのシリアル・データ出力信号（ＤＯ）を有している。双方向の運用においては、ＲＦＩＣ１０４から第２クロック信号（ＭＣＬＫ）が提供される。本実施形態では、データがＲＦＩＤ１０４からベースバンド・プロセッサ１０５へ転送される場合に、信号ＭＣＬＫがＲＦＩＣ１０４からベースバンド・プロセッサ１０５へ提供される。そして、ベースバンド・プロセッサ１０５は、信号ＭＣＬＫから出力クロック信号ＳＣＬＫを導出する。本実施形態では、ベースバンド・プロセッサ１０５はＭＣＬＫ信号の周波数を２分周し、その結果として生じる信号をＳＣＬＫ信号として用いるようプログラムされている。さらに、同期リセット（ＲＳＴ＿Ｎ）およびチップ選択（ＣＳ）信号がベースバンド・プロセッサ１０５の汎用入力−出力端子１１１および１１２から提供される。
【００１７】
ＲＦＩＣ１０４は、ＯＦＦと、ＳＴＡＮＤＢＹと、ＯＮの３つの動作状態を有する。ＯＮ状態においては、ＲＦＩＣ１０４はＳＰＩバス１１３の部分的なバス・マスタであって、ベースバンド・プロセッサ１０５が信号ＣＳをアサートしている場合に、データとクロック信号ＭＣＬＫをベースバンド・プロセッサ１０５に提供する。ＳＴＡＮＤＢＹ状態においては、ベースバンド・プロセッサ１０５はＳＰＩバス１１３のバス・マスタであって、データと信号ＳＣＬＫをＲＦＩＣ１０４に提供する。ベースバンド・プロセッサ１０５はリセット信号ＲＳＴ＿Ｎとソフトウェアを用いて、ＲＦＩＣ１０４の状態を制御する。ベースバンド・プロセッサ１０５は、ＲＳＴ＿Ｎ信号をアサートすることによって、ＲＦＩＣ１０４をＯＦＦ状態あるいはＯＮ状態の何れからでもＳＴＡＮＤＢＹ状態にすることができる。ＯＦＦ状態においては、ＲＦＩＣ１０４は省電力状態にあって、ＲＦＩＣ１０４の大部分の電力が落とされている。
【００１８】
ＲＦＩＣ１０４をＳＴＡＮＤＢＹ状態からＯＮ状態に移行させるためには、ベースバンド・プロセッサ１０５はＲＦＩＣ１０４の内部レジスタにコマンドを書き込み（ＧＲＦＳ＿ＯＮ＿ＥＮビットを設定し）、信号ＦＲＭをアサートして、ＲＦＩＣ１０４にバス・スレーブ・モードから部分的なマスタ・モードへ移行するように信号を送る。そして、ベースバンド・プロセッサ１０５は、信号ＭＣＬＫから信号ＳＣＬＫを提供するように移行する。ベースバンド・プロセッサ１０５が信号ＦＲＭのアサートを停止すると、ＲＦＩＣ１０４はＯＮ状態へ移行する。
【００１９】
ＲＦＩＣ１０４をＳＴＡＮＤＢＹ状態からＯＦＦ状態に移行させるためには、ベースバンド・プロセッサ１５０はＲＦＩＣ１０４の内部レジスタにコマンドを書き込み、ＲＦＩＣ１０４において電力を落とすシーケンスを開始する。
【００２０】
ベースバンド・プロセッサ１０５は、ＳＰＩバス１１３を介してＲＦＩＣ１０４をＳＴＡＮＤＢＹ状態に設定することができる。このような構成とすることによって、ＲＦＩＣ１０４とベースバンド・プロセッサ１０５の間で要求される接続の本数が少ないもので済む。
【００２１】
ベースバンドＧＰＳ信号の帯域幅は約２ＭＨｚと認められる。ＳＰＩバス１１３を利用できるようにするために、そしてベースバンド・プロセッサを特注する費用を取り除くために、本実施形態では、従来の中間周波数４ｆｏではなく、中間周波数（ＩＦ）を１．５ｆｏに選択する。１．５ｆｏの中間周波数は、依然としてＧＰＳ信号に約２ＭＨｚの帯域幅を許容している。そして、エイリアシングによる副産物を除去するために、６ｆｏのサンプリング・レートが選択される。このような構成のもと、符号ビットと１ビットあるいは２ビットの量子化を用いると、サンプリングされた信号データはそれぞれ６あるいは１２ＭＨｚのデータ・レートでＳＰＩバス１１３上に提供される。
【００２２】
本発明に用いることができる他の１つの適切な業界標準の通信バスとして、Ｔｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓ社から入手可能なＯＭＡＰデジタル信号プロセッサにおいて利用可能なマルチチャネル・バッファード・シリアル・ポート（ＭｃＢＳＰ）がある。ＭｃＢＳＰにおける信号伝達規則は、ＳＰＩバスについて上述した信号伝達規則と同様であるから、ＭｃＢＳＰを用いた実施形態についての詳細な説明は省略する。
【００２３】
図２は本発明の一実施形態に係るＲＦＩＣ１０４のブロック図である。図２に示すように、ＲＦ増幅器２０１はＲＦＩＣ１０４内に受信された（例えば付加的な帯域通過フィルタ１０３からの）入力ＧＰＳ信号を増幅する。そして、増幅された信号はイメージ除去ミキサ２０２において電圧制御発振器（ＶＣＯ）２０３からの信号と混合されて、１．５ｆｏの中間周波数のベースバンド信号が取得される。イメージ除去ミキサ２０２は、ＶＣＯ２０３からの直交ローカル発振器入力を用いて実現され、３０ｄＢより良好なイメージ除去を実現する。ＶＣＯ２０３は数値制御ＰＬＬシンセサイザ２１３と内部ループ・フィルタ２１４を備える位相ロック・ループ（ＰＬＬ）の一部である。Ｎ／Ｒ位相ロック・ループ（ＰＬＬ）シンセサイザ２１３は、ＮとＲの２つのパラメータ値を受信する。それぞれ、Ｎはループの分周比を示し、Ｒは水晶発振器１１４からの基準信号の分周比を示す。Ｎ／Ｒ  ＰＬＬシンセサイザ２１３は、後述するように、サンプリングのために６ｆｏの周波数を、またベースバンド・プロセッサ１０５に信号ＭＣＬＫを提供する際に使用される、２４ｆｏの周波数を提供する。代替案として、Ｎ／Ｒ  ＰＬＬシンセサイザ２１３の代わりにフラクショナルＮシンセサイザを用いて、必要な周波数を提供してもよい。
【００２４】
そして、上記の中間周波数は、図３に示す一般的な形状を用いて、ＩＦフィルタ２０４によってフィルタリングされる。ＩＦフィルタ２０４のパラメータは、１．５ｆｏの中心周波数と、約２ＭＨｚの帯域幅と、２．５ＭＨｚの上側３ｄＢ帯域幅と、エイリアシング対策を目的として３．５ＭＨｚでの減衰を備えている。そして、フィルタリングされた信号は約５０ｄＢの増幅利得の自動利得制御増幅器（ＡＧＣ）２０６に提供されて、サンプリングに適した電圧レベルが実現される。ＩＦフィルタ２０４の上側３ｄＢ帯域幅をプロセスの変動にわたって確実に維持するために、較正スキームが実装されていてもよい。特に、テスト・ポイント−これらは製造プロセスにおける最終テスト段階でアクセスされる−はＩＦフィルタ２０４の入出力端子と、ＡＧＣ２０６の出力端子に準備されている。上側３ｄＢ帯域幅はＳＰＩバス１１３を介して較正ビットを設定することによって実現される。そして、ＡＧＣ２０６からの増幅された信号は、アナログ／デジタル（Ａ／Ｄ）変換器２０７に提供されて、絶対値部分と符号ビットに量子化される。上述のように、絶対値部分は要望に合わせて１ビットあるいは２ビットに量子化される。本実施形態では、ＡＧＣ２０６はＡＧＣ制御ループ２０５によってＡ／Ｄ変換器２０６においてその時点で約４０％の大きな絶対値ビットを生成するような動作範囲に設定される。（一実施形態では、大きな絶対値のパーセンテージは、２５％以下から５０％以上にわたってプログラムされる。）
【００２５】
エイリアシング雑音を抑制するために、本実施形態では、ＩＦフィルタ２０４の帯域幅を較正する。フィルタ較正回路２１１はオンチップ・フィルタ較正発振器２１２を用いてＩＦフィルタ２０４を較正および設定し、図３に示すように、約２ＭＨｚのフィルタ帯域幅で、約３．５ＭＨｚで十分な減衰が実現されるようにする。代替案として、１ＭＨｚのフィルタ帯域幅で、４．０ＭＨｚで十分な減衰が実現されてもよい。
【００２６】
サンプルの符号および絶対値はＳＰＩ論理ブロック２０９を介してベースバンド・プロセッサ１０５に送信される。本実施形態では、ＲＦＩＣ１０４の動作電圧は１．８Ｖから３．０Ｖの間である。ＲＦＩＣ１０４がＳＰＩバス１１３の従来の電圧レベルとインターフェースすることを許容するために、ＳＰＩ出力ドライバおよびレベル・シフタ２０８とＳＰＩ入力レベル・シフタ２１０が設けられている。
【００２７】
図４はＲＦＩＣ１０４とＳＰＩ１１３をインターフェースするＳＰＩ制御回路４００の一実施形態を示している。図４に示すように、論理回路４００は３２ビット・シフト・レジスタ４０１を備えている。３２ビット・シフト・レジスタ４０１は、バス４０９を介してレジスタ・バンク４０４の複数のレジスタの１つから並列にロードする。レジスタ・バンク４０４の複数のレジスタは何れも、バス４０８を介して３２ビット・シフト・レジスタ４０１からロードすることができる。カウンタ・デコーダ４０３は、信号ＳＣＬＫによって増分するが、レジスタ・バンク４０４の複数のレジスタの１つを選択するためにアドレスを生成する。動作中、端子４０５のシリアル入力信号Ｄ１であるシリアル・データは、３２ビット・シフト・レジスタ４０１にシフト・インする。同時に、３２ビット・シフト・レジスタ４０１内のシリアル・データは、端子４０６でシリアル・データ信号ＤＯとしてシフト・アウトする。ベースバンド・プロセッサ１０５からの１２８ビット・コマンドは、提供されてメッセージ・デコーダにラッチされて、ＳＰＩ制御回路４００の動作を制御する。
【００２８】
本実施形態では、ＲＦＩＣ１０４はＩＦフィルタ１０４の入力端子とＡＧＣ２０６の出力端子を選択的にアサートする端子ＴＰを備えている。
【００２９】
上記の詳細な説明は、本発明の具体的な実施形態を説明するためのものであり、これに限定することを意図するものではない。本発明の範囲内で数多くの変更形態や改良形態が可能である。本発明を添付の特許請求の範囲に記す。
【図面の簡単な説明】
【００３０】
【図１】図１は本発明の一実施形態に係るＧＰＳアプリケーションをサポートするモバイル機器のハードウェア構造１００のシステム・ブロック図である。
【図２】図２は本発明の一実施形態に係るＲＦＩＣ１０４のブロック図である。
【図３】図３は３．５ＭＨｚ付近の周波数で十分に減衰するＩＦフィルタ２０４の通過帯域３０１を示す。
【図４】図４はＲＦＩＣ１０４をＳＰＩ１１３にインターフェースさせるＳＰＩ制御回路４００の一実施形態を示す。
【図１】
2009503499.tif 000003
【図２】
2009503499.tif 000004
【図３】
2009503499.tif 000005
【図４】
2009503499.tif 000006
【国際調査報告】
2009503499.tif 000007
2009503499.tif 000008