(57)【要約】本発明は、集積回路内におけるプロセス、電圧及び温度（ＰＶＴ）の変化のうちの少なくとも一つの変化を補償する補償回路に関する。この補償回路は、低電圧の基準電流源を用いてＰＶＴ変化に対して一定である基準電流（Ｉref）をオンチップ低基準電圧源（ＶDD）から直接発生させ、ＰＶＴ変化に従って変化する検出電流（Ｉz）を、単一のダイオード接続トランジスタ（Ｍ10）の両端間に印加された２つの低基準電圧源間の電圧差に対応する低電圧源（ＶDDE−ＶDD）から電流コンベアに基づくセンス回路により発生させる。次に、両電流（Ｉref，Ｉz）を電流モードアナログ−ディジタル変換器内で比較し、複数のディジタルビットを出力させる。これらのディジタルビットはその後Ｉ／Ｏバッファ内のＰＶＴ変化を補償するために使用できる。
2009535829.tif 000002
【特許請求の範囲】
【請求項１】
集積回路内におけるプロセス、電圧及び温度（ＰＶＴ）の変化のうちの少なくとも一つの変化を補償する補償回路であって、少なくとも、
ａ）前記集積回路の内部にあって低い電源電圧を供給する第1の電圧源（ＶDD）から、ＰＶＴ変化に対して一定である基準電流（Ｉref）を直接発生するように構成された基準回路と、
ｂ）出力端子を有し、前記出力端子にＰＶＴ変化に従って変化する検出電流（Ｉz）を供給し、前記検出電流により前記ＰＶＴ変化を検出するように構成されたセンス回路と、
を具えることを特徴とする補償回路。
【請求項２】
前記基準回路は、少なくとも、
第１のダイオード素子と第２のダイオード素子及び第２の抵抗の直列接続とを具える絶対温度比例回路であって、前記第２のダイオード素子及び前記直列接続が、前記第１のダイオード素子の両端間の電圧（Ｖf1）と前記直列接続の両端間の電圧（Ｖf2）との電圧差（Ｖf1−Ｖf2）を前記第２の抵抗の両端間に発生して当該回路が正の温度係数を示すように構成された絶対温度比例回路と、
前記第１のダイオード素子及び前記直列接続とそれぞれ並列に接続され、前記第１のダイオード素子の両端間の電圧に比例する負の温度係数を示す第１及び第３の電流をそれぞれ流す第１及び第３の抵抗素子と、
駆動入力端子と、前記第１の電圧源により給電される、第１、第２及び第３トランジスタを有する少なくとも第１、第２及び第３の電流源とを具える電流ミラーであって、前記第１のトランジスタを流れる第５の電流（Ｉ1）を前記第２のトランジスタを流れる第６の電流（Ｉ2）に複製するとともに、前記第６の電流を前記第３のトランジスタを流れる前記基準電流（Ｉ3，Ｉref）に複製するように構成され、前記第５の電流（Ｉ１）及び第６の電流（Ｉ2）はＰＶＴ変化に対して一定である、電流ミラーと、
少なくとも非反転入力端子と反転入力端子を具える演算増幅器であって、前記電流ミラーと前記絶対温度比例回路とに接続され、前記非反転入力端子が前記第１のダイオード素子の両端間の電圧（Ｖf1）と同じ電圧レベル（Ｖin+）を有し、前記反転入力端子が前記直列接続の両端間の電圧と同じ電圧レベル（Ｖin-）を有するように構成され且つ前記駆動入力端子を介して前記電流ミラーを駆動するように構成された演算増と、
を具えることを特徴とする請求項１記載の補償回路。
【請求項３】
前記電流センス回路が、
入力端子から前記出力端子に向け電流を搬送するためのカレントコンベアであって、基準電圧源に接続された基準端子を更に具えるカレントコンベアと、
第２の電圧源と前記入力端子との間に接続され、その両端間に低い正の電圧降下（ΔＶ）を発生するダイオード接続トランジスタと、
を具えることを特徴とする請求項１又は２記載の補償回路。
【請求項４】
前記電圧降下（ΔＶ）は前記第２の電圧源と前記基準電圧源との差電圧に等しいことを特徴とする請求項３記載の補償回路。
【請求項５】
前記補償回路は、前記基準電流（Ｉref）と前記検出電流（Ｉz）との比較に基づく複数のディジタルビットをその出力端子に出力するアナログ−ディジタル変換器を更に具えることを特徴とする請求項３又は４記載の補償回路。
【請求項６】
前記補償回路は、前記複数のディジタルビットをその入力端子に受信するバッファ回路を更に具えることを特徴とする請求項５記載の補償回路。
【請求項７】
前記第１の電圧源（ＶDD）はディジタルコア電源であることを特徴とする請求項１記載の補償回路。
【請求項８】
前記基準電圧源は前記第１の電圧源（ＶDD）であることを特徴とする請求項４記載の補償回路。
【請求項９】
前記第２のダイオード素子はＮ個の並列接続ダイオード素子（個々でＮは２以上の整数）であることを特徴とする請求項２記載の補償回路。
【請求項１０】
前記第５の電流（Ｉ1）は、前記第1の電流（Ｉ1b）と前記第1のダイオード素子を流れる第4の電流（Ｉ1a）とに分割され、前記第６の電流（Ｉ2）は、前記第３の電流（Ｉ2b）と前記直列接続を流れる第２の電流（Ｉ2a）とに分割されることを特徴とする請求項２又は９記載の補償回路。
【請求項１１】
前記第１及び第２のダイオード素子の各々はダイオード接続トランジスタであることを特徴とする請求項２記載の補償回路。
【請求項１２】
前記カレントコンベアは第１世代のカレントコンベアであることを特徴とする請求項３記載の補償回路。
【請求項１３】
集積回路内におけるプロセス、電圧及び温度（ＰＶＴ）の変化のうちの少なくとも一つの変化を補償する方法であって、少なくとも、
ａ）前記集積回路の内部にあって低い電源電圧を供給する第1の電圧源（ＶDD）から、ＰＶＴ変化に対して一定である基準電流（Ｉref）を直接発生させるステップと、
ｂ）ＰＶＴ変化に従って変化する検出電流（Ｉz）でＰＶＴ変化を検出するステップと、
を具えることを特徴とする補償方法。
【請求項１４】
前記基準電流と前記検出電流を比較し、複数のディジタルビットをＰＶＴ補償のためにバッファ回路に出力するステップを更に具えることを特徴とする請求項１３記載の補償方法。  
【請求項１５】
前記検出ステップは、
基準電圧源の電圧に等しい電圧レベルに維持される低インピーダンスレベルの入力端子から高インピーダンスレベルの出力端子に向けて電流を搬送し、第２の電圧源と前記入力端子との管に接続されたダイオード接続トランジスタの両端間に低い正の電圧降下を発生させるステップを具えることを特徴とする請求項１３又は１４に記載の補償方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ補償回路、特に集積回路内のプロセス、電圧及び温度（ＰＶＴ）変化を補償する超低電力補償回路に関する。
【背景技術】
【０００２】
所定のチップ内の一つのコンポーネントから別のコンポーネントへの又は一つのチップから別のチップへのデータ又は信号の転送を容易にするために出力バッファ回路（例えば入力／出力（Ｉ／Ｏ）回路）が広く使用されているが、データ及び／又は信号はバスやプリント回路基板（ＰＣＢ）配線や任意の他の類似の導電性構造などのリンク又は伝送線路を用いて送られている。
【０００３】
集積回路の絶え間なく増大する速度のために、今日ではこれらのリンクが伝送線路として動作し、雑音排除性及びタイミングスキューの低下をまねく不所望な反射及びリンギングを避けるためにリンクの特性インピーダンス（典型的には５０〜７５オーム）を出力バッファ回路又は伝送線路のインピーダンスに連続的に整合させる必要がある。
【０００４】
しかし、バッファ回路は電源電圧、製造プロセス及び温度（ＰＶＴ）の変化を受け得る。例えば、ＩＣ製造に由来するプロセス変化はしきい値電圧、チャネル長及び幅、ドーピング、キャリヤ移動度などに影響を与える。従って、これらの変化は不可避であり、バッファ回路の最適動作からのずれを生じるため、ＰＶＴ補償技術が必要とされる。
【０００５】
更に、バッファ回路の性能は、キャパシティブスイッチング動作に直接依存するバッファ回路のダイナミック電力消費並びに任意の高速の同時スイッチング動作により接地及び電源ラインに生じる妨害によっても損なわれる。
【０００６】
バッファ回路におけるＰＶＴ変化を補償するためにいくつかの先行技術の解決方法が提案されている。例えば、特許文献１は、ＰＶＴ状態を検出し、出力バッファドライバ内の各種バッファ回路の出力インピーダンスを伝送線路のインピーダンスに、種々の出力バッファ回路をスイッチオン又はオフすることによって、整合させる方法を開示している。ＰＶＴ状態の検出は、ＰＶＴ非依存基準電流を所定のサイズのトランジスタに注入した後に得られたドレイン−ソース電圧をディジタル符号に変換することによって行っている。しかし、この方法は、電圧変換のために多量のエネルギーを消費するとともに、基準電流を多目的に発生させるものではない欠点を有する。
【特許文献１】米国特許第６，０８７，８５３号明細書：発明の名称「Controlled Output Impedance Buffer using CMOS Technology (ＣＭＯＳ技術を用いるバッファの制御出力インピーダンス)」
【０００７】
別の例が特許文献２により提案されている。この特許文献２は、ＰＶＴ状態に逆依存する２つの他の電流を加えることによって基準電流を発生させる方法を記載している。しかし、この方法は依然としていくつかの欠点を有する。即ち、２つの電圧源及び電圧−電流変換器の使用のために多量のエネルギーを消費するのみならず、基準電流を発生させるために集積抵抗を使用するために多量の面積も必要とする。加えて、これらの集積抵抗は現在の製造プロセスでは頻繁に大きな変化を示す。
【特許文献２】米国特許出願公開第２００２／０１０１９４９０号明細書：発明の名称「Reference Current Source Having MOS Transistors (ＭＯＳトランジスタを有する基準電流源)」
【０００８】
図１は、先行技術で一般に見られるバッファ回路１５のための補償回路１０のブロック図を示す。基準電圧発生器１１は外部電源電圧（Ｖext）から基準電圧を発生させ、これを電圧−電流変換器１２により基準電流に変換する。基準電流は、次にアナログ−ディジタル変換器によって、電流発生手段１３により供給される、ＰＶＴ変化に従って変化する電流と比較される。このような基準電流を発生させるために最も使用されている方法は、電流への変換を可能にするための集積抵抗又は高精度の外部抵抗に加えて、ＰＶＴ変化に亘り一定である１．２１Ｖ以下のバンドギャップ基準電圧を提供するバンドギャップ型の電圧基準ブロックを用いるものである。しかし、集積抵抗は通常現在の製造プロセスでは大きな変化を示すとともに、チップの大きなスペースを占める。また、高精度の又は微調整された外部抵抗の使用は製造コストを増大する欠点を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従って、集積回路及び特にバッファ回路内におけるプロセス、電圧及び温度（ＰＶＴ）変化を補償する超低電力アナログ補償回路を提供する。
【課題を解決するための手段】
【００１０】
第1の態様では、本発明は、集積回路内におけるプロセス、電圧及び温度（ＰＶＴ）の変化のうちの少なくとも一つの変化を補償する補償回路を提供する。この補償回路は、少なくとも、
ａ）前記集積回路の内部にあって低い電源電圧を供給する第1の電圧源（ＶDD）から、ＰＶＴ変化に対して一定である基準電流（Ｉref）を直接発生するように構成された基準回路と、
ｂ）出力端子（Ｚ）を有し、前記出力端子にＰＶＴ変化に従って変化する検出電流（Ｉz）を供給し、前記検出電流により前記ＰＶＴ変化を検出するように構成されたセンス回路と、
を具えることを特徴とする。
【００１１】
本発明の第1の態様による補償回路は、ＰＶＴ変化に対して一定である基準電流をオンチップ低電圧源である第1の電圧源から直接発生させる基準回路を具える。これにより、バンドギャップ基準電圧を発生させるバンドギャップ型の電圧基準ブロック並びに前記バンドギャップ基準電圧を基準電流に変換するための集積抵抗又は高精度の外部抵抗を必要としないので、エネルギー、チップのシリコン面積及びコストの節約が得られる。
【００１２】
本発明の第１の態様による補償回路は、更に、ＰＶＴ変化を検出するセンス回路を具えているので、ＰＶＴ変化を検出できる。
【００１３】
第２の態様では、本発明は、集積回路内におけるプロセス、電圧及び温度（ＰＶＴ）の変化のうちの少なくとも一つの変化を補償する方法を提供する。この補償方法は、少なくとも、
ａ）前記集積回路の内部にあって低い電源電圧を供給する第1の電圧源（ＶDD）から、ＰＶＴ変化に対して一定である基準電流（Ｉref）を直接発生させるステップと、
ｂ）ＰＶＴ変化に従って変化する検出電流（Ｉz）でＰＶＴ変化を検出するステップと、
を具えることを特徴とする。
【００１４】
以下に、従属請求項にも特定されている有利な実施例について説明する。これらの実施例は、特にことわらないかぎり、互いに組み合わせることができる。
【００１５】
かくして、前記基準回路は、少なくとも、第１のダイオード素子と、第２のダイオード素子及び第２の抵抗の直列接続とを有し、前記第１のダイオード素子の両端間の電圧と前記直列接続の両端間の電圧との電圧差が前記第２の抵抗の両端間に存在するように構成された絶対温度比例回路を具える。これにより、正の温度係数（ＰＴＣ）を有する電流を前記第１及び第２のダイオード素子を経て流すことができる。
【００１６】
また、前記第１及び第２のダイオード素子はダイオード接続トランジスタとすることもでき、更に前記第２のダイオード素子は前記第２のダイオード素子を流れる第２の電流の分散を可能にするためにいくつかの並列接続ダイオード素子と置き換えることもできる。
【００１７】
基準回路は、更に、前記第１のダイオード素子及び前記直列接続とそれぞれ並列に接続され、前記第１のダイオード素子の両端間の電圧に比例する負の温度係数を示す第１及び第３の電流をそれぞれ流す第１及び第３の抵抗素子を具えるのが好ましい。
【００１８】
他の実施例では、基準回路は、更に、前記基準電圧源により給電され、少なくとも３つのトランジスタを有し、ＰＶＴ変化に対して一定の第５の電流をＰＶＴ変化に対して一定の第６の電流に複製し、第６の電流を前記基準電流に複製する電流ミラーを具える。
【００１９】
更に他の実施例では、基準回路は、さらに、少なくとも２つの相補入力端子を有し、前記電流ミラーを構成するトランジスタの駆動入力端子を介して前記電流ミラーを駆動する演算増幅器を具える。駆動入力端子の高インピーダンスのために、前記２つの相補入力端子は同じ電位に維持される。
【００２０】
また、前記電流センス回路は、前記第１の電圧源又は適切な基準電圧源に接続された基準端子を有する第１世代のカレントコンベアのようなカレントコンベアと、該カレントコンベアの入力端子と第２の電圧源との間の接続された一つのダイオード接続トランジスタとを具える。公知のカレントコンベア構成のために、前記入力端子と基準端子は仮想的に短絡され、前記単一のダイオード接続トランジスタ両端間に低い電圧差が発生し、このダイオード接続トランジスタは低い電流を流す。この電流は十分に低いので、いくつかのダイナミック接続トランジスタの直列接続を用いてこの電流を制限する必要はない（このような直列接続を使用する場合には、プロセスパラメータ（しきい値電圧、キャリア移動度など）の変化範囲が大きなる）。更に、プロセスパラメータ、電源電圧及び温度の影響は前記単一のダイナミック接続トランジスタによりモニタされるため、前記カレントコンベアの電力消費は大幅に減少する。
【００２１】
補償回路は、更に、前記基準電流と前記検出電流を比較し、その結果をマルチビットの補償コードに変換するアナログ−ディジタル変換器を具えることができる。
【００２２】
この補償コードは、その後バッファ回路で使用し、その駆動強度を適応させることができる。
【発明を実施するための最良の形態】
【００２３】
図２は、本発明の好適実施例によるバッファ回路５００のための補償回路１００のブロック図である。ＰＶＴ変化に対して一定である基準電流Ｉrefは、例えばすべての集積回路上に存在する約１．０Ｖの一定値を有するディジタルコア電圧源のような基準低電圧源ＶDDにより直接発生される。ＰＶＴ変化に従って変化する電流である検出電流Ｉzは、例えば１．８Ｖ〜２．５Ｖの範囲の高い入力／出力（Ｉ／Ｏ）電圧源のような基準高電圧源ＶDDEと低電圧源ＶDDとの電圧差ΔＶに対応する低電圧源（ＶDDE−ＶDD）から、センス回路３００によって発生され、このセンス回路の構成はカレントコンベア３１０に基づいている。両アナログ電流Ｉref，Ｉzは次に電流モードのアナログ−ディジタル変換器（ＡＤＣ）４００の内部の複数の比較器によって任意の時点で比較される。このアナログ−ディジタル変換器は、例えばフラッシュ型変換器のような並列アナログ−ディジタル変換器とすることができ、ＰＶＴ補償コードを構成する複数のディジタルビットを出力する。このようなコードは、例えば出力インピーダンス及び／又はスリューレートを制御するために、Ｉ／Ｏバッファ回路５００の前置ドライバ及び出力部（図示せず）により使用できる。
【００２４】
図３は本発明の好適実施例による補償回路１００に使用される基準電流源２００の回路図を示す。このような基準電流源２００は、少なくとも、同一の極性を有する第１、第２、第３及び第４のトランジスタＭ１，Ｍ２，Ｍ３及びＭ４で構成された、第１、第２及び第３のトランジスタＭ１−Ｍ３は互いに等しいアスペクト比（Ｗ／Ｌ、即ちチャネルの幅Ｗと長さＬとの比）を有するが、第４のトランジスタＭ４とは異なるアスペクト比を有する電流ミラー回路と、第１のダイオードＤ１及び第２ダイオードＤ２と第２の抵抗Ｒ２の直列接続とで構成された、第１のダイオードＤ１の面積に対する第２のダイオードＤ２の面積の比がＮに等しい絶対温度比例（ＰＴＡＴ）(proportional-to-absolute-temperature)回路２３０と、第１及び第３の抵抗Ｒ１及びＲ３と、電力消費を最小にするためにＣＭＯＳトランジスタを用いて設計されたＣＭＯＳ増幅器とし得る演算増幅器とを含む。
【００２５】
第４のトランジスタＭ４で自己バイアスされる演算増幅器２１０は、４つのトランジスタＭ１−Ｍ４のゲート端子Ｇに結合されたその出端子ＯＵＴで電流ミラー回路２２０を駆動する。演算増幅器２１０は、２つの相補入力端子、即ち電位Ｖin＋にある非反転入力端子ＩＮ＋と電位Ｖin−にある反転入力端子ＩＮ−とを有する。第１のダイオードの両端間に並列の接続された第１の抵抗Ｒ１は、非反転入力ＩＮ+に接続された第１の端子と、Ｖssにすることができる負の電源端子に接続された第２の端子を有する。第１のダイオードＤ１は非反転入力端子に接続されたアノード端子と、Ｖssに接続されたカソード端子を有する。第２のダイオードＤ２と直列の第２の抵抗Ｒ２は反転入力端子ＩＮ−に接続された第３の端子と、第２のダイオードＤ２のアノードに接続された第４の端子を有する。第２のダイオードＤ２のカソードはＶssに接続される。第３の抵抗Ｒ３は直列接続（Ｒ２，Ｄ２）の両端間、即ち第３の端子とＶssとの間に並列に接続される。４つのトランジスタＭ１−Ｍ４の各々のソースＳは正電源端子に接続され、これをＶDDのような一定の基準レベルにすることができる。第１のトランジスタＭ１のドレインは非反転入力端子ＩＮ＋に接続され、第２のトランジスタＭ２のドレインは反転入力端子ＩＮ−に接続される。第１のトランジスタＭ1を流れる電流Ｉ１はダイオードＤ１を流れる電流Ｉ1aと、第１の抵抗Ｒ１を流れる電流Ｉ1bとに分割される。第２のトランジスタＭ２を流れる電流Ｉ2は直列接続（Ｒ２，Ｄ２）を流れる電流Ｉ2aと第３の抵抗Ｒ３を流れる電流Ｉ2bとに分割される。同じアスペクト比（Ｗ／Ｌ）を有するトランジスタＭ１−Ｍ４を具える電流ミラー構成のために、トランジスタＭ１−Ｍ２は同じ量の電流Ｉ1，Ｉ2を供給し、この電流がトランジスタＭ３に複製され、その出力電流ＩrefはＩ1及びＩ2に等しくなる。
【００２６】
この基準電流源２００の原理は、温度変化を補償するために、正の温度係数（ＰＴＣ）を有する電流Ｉ1a，Ｉ2aと負の温度係数（ＮＴＣ）を有する別の電流Ｉ1b，Ｉ2bとの和（Ｉ1a＋Ｉ1b，Ｉ2a＋Ｉ2b）である基準電流Ｉrefを発生することにある。
【００２７】
順方向バイアスされたダイオードを流れる電流Ｉfは、公知のショックレイダイオードの式で与えられ、次の通りである。
【数１】
2009535829.tif 000003
【００２８】
ここで、Ｉsは飽和電流とよばれ、Ｖfは負の温度係数（ＮＴＣ）を有する順方向バイアスされたダイオードの両端間の電圧であり、ＶTは温度Ｔと次の依存関係で定義される正の温度係数（ＰＴＣ）を示す熱電圧である。
【数２】
2009535829.tif 000004
【００２９】
ここで、ｑは電気素量（１．６０２×１０−１９Ｃ）、ｋはボルツマンの定数（１．３８０７×１０−２３Ｊ/Ｋ）及びＴはダイオードのＰ−Ｎ接合の絶対温度である。
【００３０】
ＶTは通常、電圧Ｖfに対して無視できるのために、式（１）は更に、
【数３】
2009535829.tif 000005
として近似でき、この式から、電圧Ｖfは、
【数４】
2009535829.tif 000006
により導出できる。
【００３１】
電流Ｉ1とＩ2が等しいことは、
Ｉ1a＋Ｉ1b＝Ｉ2a＋Ｉ2b                        （５）
として表わせる。
【００３２】
動作中に、演算増幅器２１０は定常状態においてその２つの相補入力端子ＩＮ+及びＩＮ−を同じ電位にせしめ、
Vin+＝Ｖin-                                      （６）
になる。
【００３３】
従来の方法従って、数の操作を簡単にするために、抵抗Ｒ１及びＲ３も互いに等しい、即ち
Ｒ１＝Ｒ３                                            （７）
であると設定する。
【００３４】
これらの条件の下では、
Ｉ1b＝Ｉ2b                                          （８）
が得られる。
【００３５】
式（８）を式（５）に代入すると、その結果は
Ｉ1a＝Ｉ2a
となる。
【００３６】
図３に示されるように、式（４）を用いると、
【数５】
2009535829.tif 000007
が得られる。
【００３７】
ここで、Ｖf1は順方向バイアスされたダイオードＤ１の両端間の電圧、Ｖf2は順方向バイアスされたダイオードＤ２の両端間の電圧、及びＮは第１のダイオードＤ１の面積に対する第２のダイオードＤ２の面積の比である。ダイオードＤ２はダイオードＤ１と同じサイズを有するＮ個の並列に接続されたダイオードＤ2iと置き換えて、各ダイオードＤ2iがＩ2a／Ｎに等しい電流を流すようにしてもよい（Ｎは少なくとも2に等しい整数である）。
【００３８】
式（１１）から、ＰＴＡＴ回路２３０により供給される電流Ｉ1a又はＩ2aは、順方向バイアスされたダイオード電圧Ｖf1及びＶf2間の差ΔＶf（絶対温度に比例する電圧ＶPTATともいう）の関数であるが、熱電圧ＶＴに比例し、正の温度係数（ＰＴＣ）を示す。
【００３９】
式（１２）から、電流Ｉ1b又はＩ2bは、順方向バイアスされたダイオード電圧Ｖf1の関数であり、その電圧Ｖf1が温度の増大とともに減少するので、負の温度係数（ＮＴＣ）を示す。
【００４０】
従って、ΔＶfのＰＴＣと生来の電圧ＶfのＮＴＣが補償しあい、基準電流源２００はその出力端子ＲＥＦから温度補償された基準電流Ｉref（＝Ｉ1a＋Ｉ１Ｂ＝Ｉ2a＋Ｉ2b）を出力する。
【００４１】
更に、このような基準電流源２００は極めて低いプロセスパラメータの変化に対して感受性を示す。
【００４２】
更に、一定の基準電圧ＶDDを提供する正電源は、例えばオンチップ、即ちすべての集積回路上に存在する約１．０Ｖの一定値を有するディジタルコア電源のような内部低電圧源とするのが好ましい。
【００４３】
最後に、基準電流源２００はＰＶＴ変化と無関係である基準電流Ｉrefを出力する低電圧バンドギャップ電流基準回路とみなすことができる。
【００４４】
「ダイオード」とは、ここでは、順方向バイアスされた半導体Ｐ−Ｎ接合デバイスのように動作する任意のデバイスを示す点に注意されたい。このようなデバイスの代表的な例は、ゲートに接続されたｎ−ウェルとドレインを大地に短絡し、ソースをアノードとする、ダイオード接続された動的しきい値のＰチャネル金属酸化物半導体電界効果トランジスタ（Ｐ−ＭＯＳＦＥＴ）、又はバイポーラ接合トランジスタ（ＢＪＴ）のコレクタ及びベースである。
【００４５】
図３に示すトランジスタＭ１−Ｍ４がＰチャネル型の金属酸化物半導体（ＰＭＯＳ）トランジスタであるが、電流の方向及び回路２００の極性を逆にすればＮチャネル型の金属酸化物半導体（ＭＯＳ）トランジスタを用いることもできる
【００４６】
図３に示すトランジスタＭ１−Ｍ４は、例えばネイティブトランジスタのような、低電圧動作用に設計された、即ち減少したしきい値電圧を示すトランジスタとするのが好ましい。
【００４７】
図４は、本発明の好適実施例による補償回路１００に使用されるセンス回路３００の回路図を示す。このような低電力センス回路３００はカレントコンベア３１０、例えばノードＹが電流Ｉyが流入する有限インピーダンスノードである第１世代のカレントコンベア（ＣＣＩ）に基づいている。ノードＹは、例えばＶDDのような一定基準レベルとし得る正電源端子に接続される。ダイオード接続トランジスタＭ８及びトランジスタＭ７と同一の極性を有する、ダイオード接続トランジスタＭ１０が、ノードＸとＶDD（±１．０Ｖ）より高いＶDDE（例えば入力／出力電源電圧用の１．８Ｖ〜２．５Ｖ）のような別の正電源端子との間に接続される。同じアスペクト比（Ｗ／Ｌ）を有する、ダイオード接続トランジスタＭ１０と反対極性のトランジスタＭ５，Ｍ６及びＭ９により構成される電流ミラー回路のために、トランジスタＭ１０，Ｍ７，Ｍ６を流れる電流Ｉx、トランジスタＭ８，Ｍ５を流れる電流Ｉy及びトランジスタＭ９を流れる検出電流Ｉzはすべて同一であり、これはノードＹに供給される電圧と無関係である。このとき、同じサイズを有するトランジスタＭ７と同一のゲート端子Ｇを共有し電流ミラーを構成するダイオード接続トランジスタＭ８は、トランジスタＭ７と同一の電流を流し、トランジスタＭ８，Ｍ７のソース及びゲート端子間の電圧ＶGSが同一になることを保証する。ダイオード接続トランジスタＭ８のソース端子はノードＹにも接続されているため、ノードＸはノードＹと同一の電位であり、即ちノードＸとＹは仮想的に短絡されている。ノードＸに現れる仮想電位は電流Ｉxの値に影響されないため、第１世代のカレントコンベア（ＣＣＩ）は零入力インピーダンスを有する。最後に、両正電源電圧ＶDDE及びＶDD間の低い電圧差ΔＶが単一のダイオード接続トランジスタＭ１０の両端間に印加されるため、トランジスタＭ１０は低レベルの電流Ｉxを流し、従ってこの電流を適度に減少させるためにいくつかのダイオード接続トランジスタの直列接続を用いる必要がなくなる。その結果、プロセスパラメータ（しきい値、キャリヤ移動度など）、電源電圧及び温度の影響が単一のダイオード接続トランジスタによりモニタされるため、前記カレントコンベアの電力消費が大幅に減少する。低インピーダンスレベルのノードＸから供給される低電流Ｉxは検出電流Ｉzに複製され、この検出電流はＰＶＴ変化に依存し、トランジスタＭ９により高インピーダンスレベルのノードＺから電流モードＡＤＣ４００に供給される。
【００４８】
図４に示す第１群のトランジスタＭ７，Ｍ８，Ｍ１０はＰＭＯＳトランジスタであり、第２群のトランジスタＭ５，Ｍ６，Ｍ９はＮＭＯＳトランジスタであるが、このようなトランジスタ群は、電流の方向及び回路３００の極性を逆にすれば、反対の導電型で実現することもできる。
【００４９】
更に、本発明は特定のバッファ回路に限定されない点に注意されたい。むしろ、本発明は、概して、回路内の少なくともプロセス、電圧及び温度変化を正確に補償する改善された補償技術を必要とする任意の回路に適用することができる。
【００５０】
要するに、集積回路内のプロセス、電圧及び温度（ＰＶＴ）変化を補償する補償回路１００が記載されている。補償回路１００は、低電圧基準電流源２００を用いて、オンチップ基準低電圧源ＶDDからＰＶＴ変化に対して一定である基準電流Ｉrefを直接発生させ、ＰＶＴ変化に従って変化する検出電流Ｉzを、カレントコンベア３１０に基づいたセンス回路３００によって、単一のダイオード接続トランジスタの両端間に印加される２つの基準低電圧源間の電圧差に対応する低電圧源（ＶDDE−ＶDD）から発生させる。次に、両電流Ｉref，Ｉzを電流モードアナログ−ディジタル変換器４００内で比較し、複数のディジタルビットを発生させる。次に、これらのディジタルビットを用いてＩ／Ｏバッファ回路５００内のＰＶＴ変化を補償する
【００５１】
本明細書及び特許請求の範囲において、「具える」「含む」「組み込む」「である」「有する」などの単語は、請求項あるいは本明細書に明記されていない他の項目又は構成要素の存在を除外するものではない。単数形で述べる要素は複数の要素を除外するものではない。
【００５２】
更に、本発明はここに記載された実施例より少数の構成要素を用い、一つの構成要素に複数の機能を実行させて具体化することもできる。また、本発明は、図に示される実施例より多数の素子を用いて具体化することもできる。
【００５３】
当業者であれば、明細書に記載された種々のパラメータを変更することができること、及び明細書及び／又は特許請求の範囲に記載された種々の実施例を本発明の範囲から離れることなく組み合わせることができることは容易に認識されよう。
【００５４】
請求項内の括弧内の符号は単に請求項を判読し易くするために挿入したものであって、特許請求の範囲を限定するものではない。
【図面の簡単な説明】
【００５５】
【図１】先行技術によるバッファ回路のための補償回路のブロック図を示す。
【図２】本発明の好適実施例によるバッファ回路のための補償回路のブロック図を示す。
【図３】図２の補償されたバッファ回路に使用される基準電流源の回路図を示す。
【図４】図２の補償されたバッファ回路に使用されるカレントコンベアに基づくセンス回路の回路図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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