(57)【要約】シリコン層（１０２）の結晶学的特徴に対してチャネル長方向を適切に方向付けることにより、歪みのあるシリコン／炭素材料（１０９）の歪み生成効果が従来の技術よりも著しく向上する。１つの例示的実施形態では、チャネル（１０３）は（１００）の表面方向に対して＜１００＞の方向に沿って方向づけられ、これにより電子移動度がほぼファクター４増加する。
2009535808.tif 000002
【特許請求の範囲】
【請求項１】
第１チャネル長方向を画定する第１チャネル領域（１０３）を有する第１トランジスタ（１００、２００）を含み、前記第１チャネル領域（１０３）は、前記第１チャネル長方向に沿って方向付けられた引張歪み成分を有する結晶シリコン材料を含み、前記第１チャネル長方向は、結晶方位＜１００＞に実質的に沿って方向付けられている、半導体デバイス。
【請求項２】
前記第１チャネル領域（１０３）中の前記シリコン材料はさらに、第１チャネル幅方向に沿って圧縮歪みとして作用する、請求項１記載の半導体デバイス（１００）。
【請求項３】
前記第１チャネル領域（１０３）に隣接して形成された、歪みのある半導体材料（１０９）を含むドレインならびにソース領域（１０７、１０８）をさらに含む、請求項１記載の半導体デバイス。
【請求項４】
前記第１チャネル長方向に対して異なる方向を有する第２チャネル長方向を画定する第２チャネル領域を有する第２トランジスタ（２３０）をさらに含み、前記第２チャネル領域は前記第２チャネル長方向に沿って圧縮歪みを有する歪みのあるシリコン材料を含む、請求項１記載の半導体デバイス。
【請求項５】
前記第１トランジスタ（１００、２００）の上方に形成される、引張歪みを有する第１の応力誘電層（１１９）をさらに含む、請求項１記載の半導体デバイス。
【請求項６】
第２チャネル領域を有する第２トランジスタ（２３０）をさらに含み、前記第２チャネル領域の長さは前記第１チャネル長方向に沿って方向付けられており、前記第２チャネル領域は、＜１００＞方向とは異なる前記第１チャネル長方向に沿った結晶方位を有するシリコンを含む、請求項１記載の半導体デバイス。
【請求項７】
前記チャネル領域（１０３）中の少なくとも２つの一次独立した歪み成分に基づいて特定の表面方向を有するシリコンベースの半導体層（１０２）中に形成されるｎチャネルトランジスタ（１００、２００）に対して引張歪みを有するチャネル領域（１０３）のチャネル長方向の第１の方向を選択するステップと、
前記チャネル領域（１０３）を画定するために、前記第１トランジスタ（１００、２００）のドレインならびにソース領域（１０７、１０８）を形成するステップと、を含み、前記チャネル長方向は実質的に前記第１の方向に沿って方向付けられるものであって、
前記第１チャネル長方向に沿って、前記チャネル領域（１０３）中に引張歪みを生成するステップと、を含む方法。
【請求項８】
前記第１の方向を選択するステップは、前記チャネル長方向において電子移動度を最大にする前記半導体層（１０２）の結晶方位を決定するステップと、前記第１の方向のように前記決定された結晶方位を選択するステップと、を含む、請求項７記載の方法。
【請求項９】
前記第１の方向は前記半導体層において＜１００＞の方向に実質的に対応する、請求項７記載の方法。
【請求項１０】
チャネル幅方向に沿って圧縮歪みを生成するステップをさらに含む、請求項７記載の方法。
【請求項１１】
前記引張歪みは、前記ドレインならびにソース領域（１０７、１０８）の少なくとも一部に歪みのあるシリコン／炭素材料（１０９）を形成することにより生成される、請求項７記載の方法。
【請求項１２】
前記歪みのあるシリコン／炭素材料（１０９）を形成するステップはさらに、
前記半導体層（１０２）の一部を実質的にアモルファス化するステップと、
前記実質的にアモルファス化した部分に前記炭素を注入するステップと、含む、請求項１１記載の方法。
【請求項１３】
トランジスタ（１００、２００）のチャネル領域（１０３）の近くに歪みのあるシリコン／炭素材料（１０９）を形成するステップを含み、前記チャネル領域（１０３）はシリコンベース層（１０２）の＜１００＞の結晶方位に実質的に沿って長さ方向を画定する、方法。
【請求項１４】
前記歪みのあるシリコン／炭素材料（１０９）は、シリコンテンプレート上に前記シリコン／炭素材料（１０９）を成長させるために、選択的エピタキシャル成長プロセス（１１４）を実行するステップを含む、請求項１１または１３記載の方法。
【請求項１５】
前記歪みのあるシリコン／炭素材料（１０９）を形成するステップは、前記シリコンベースの半導体層（１０２）中に炭素（１１６）を注入し、前記炭素を活性化するステップを含む、請求項１１または１３記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本発明は集積回路の形成に関し、より詳細には、ＭＯＳトランジスタのチャネル領域中の電荷キャリア移動度を高めるためにドレインならびにソース領域中に歪み生成ソース（例えば、埋め込まれた歪みのある層）を用いることで歪みのあるチャネル領域を有するトランジスタを形成する技術に関する。
【背景技術】
【０００２】
集積回路を製造するには、特定の回路レイアウトに従って所与のチップエリア上に多数の回路素子を形成する必要がある。一般に、複数のプロセス技術が現在実施されており、マイクロプロセッサ、ストレージチップなどの複合回路に対しては、動作速度及び／又は電力消費量及び／又は費用効果の点で優れた特性を備えるという理由から、ＭＯＳ技術が現在最も有望なアプローチとされている。ＣＭＯＳ技術などを用いた複合集積回路の製造においては、ｎチャネルトランジスタおよびｐチャネルトランジスタなどの何百万のトランジスタが結晶性半導体層を含む基板に形成される。
ｎチャネルトランジスタであるか、ｐチャネルトランジスタであるかを問わず、トランジスタはいわゆるｐｎ接合を備えている。このｐｎ接合は、高濃度ドープ領域とソース領域の境界に形成され、ドレイン領域ならびにソース領域の間には逆に、または弱くドープされたチャネル領域が形成される。チャネル領域の導電性、つまり、導電性チャネルの駆動電流容量は、チャネル領域近傍に形成され、薄い絶縁層によってこの領域から分離されているゲート電極により制御される。
【０００３】
チャネル領域の導電性は、導電性チャネルが形成されると、適切な制御電圧をゲート電極に印加することにより、ドーパントの濃度、多数電荷キャリアの移動度、およびトランジスタの幅方向におけるチャネル領域の所与の拡張に対して、チャネル長さとも呼ばれるソースおよびドレイン領域間の距離に左右される。したがって、制御電圧をゲート電極に印加すると、絶縁層の下方に導電性チャネルを迅速に作り出す能力との組み合わせにより、チャネル領域の導電性によって、ＭＯＳトランジスタの特性が実質的に決定される。したがって、チャネル長が縮小し、これによりチャネル抵抗率が下がることで、チャネル長さが集積回路の動作速度を上げるための主要な設計基準となる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、トランジスタの寸法を縮小し続けると、それに関連した複数の問題（例えば、短チャネル効果とも呼ばれる、チャネルの制御性の低下など）が生じてしまい、ＭＯＳトランジスタのチャネル長さを着実に短くすることによって得られた利点をあまり損なわないようにこのような問題に取り組む必要がある。極限寸法のサイズ、すなわち、トランジスタのゲート長、が縮小し続けていることから、例えば短チャネル効果を補償するために、非常に複雑なプロセス技術を適用し、場合によっては新たに構築する必要があるので、所与のチャネル長に対するチャネル領域の電荷キャリア移動度を増加することでトランジスタ素子のチャネルの導電性を強化することも提案されている。
【０００５】
これにより、デバイスのスケーリングに関連付けられる多くの上記プロセスを適用しないで、あるいは少なくとも適用を延期しつつ、将来の技術ノードに対する進歩と互換性のあるパフォーマンスの向上を達成する可能性が与えられる。電荷キャリア移動度を増加する１つの実効的メカニズムとしては、例えば、チャネル領域に対応した歪みを生成するために、チャネル領域の近傍に引張応力あるいは圧縮応力を生成することで、チャネル領域の格子構造を変化させることが挙げられる。このようにすることで電子および正孔に対する移動度がそれぞれ変化する。
【０００６】
例えば、チャネル領域の圧縮歪みにより正孔移動度が増加し、これにより、ｐ型トランジスタのパフォーマンスを向上させる可能性が与えられる。他方では、ｎチャネルトランジスタのチャネル領域に引張歪みを生成することで、電子移動度が増加する。集積回路の製造に応力や歪み技術を導入することは、将来のデバイス世代にとって非常に有望なアプローチである。その理由は、例えば、歪みのあるシリコンは、「新たな」種類のシリコン材料として考えられ、これにより、高額な半導体材料を必要とせずに、高速で強力な半導体デバイスの製造が可能になる一方で、十分に確立された多くの製造技術を依然として用いることができる。
【０００７】
したがって、あるアプローチでは、歪みのあるシリコン／ゲルマニウム層をトランジスタのドレインならびにソース領域に形成することによりＰＭＯＳトランジスタの正孔移動度が向上し、一方で、圧縮歪みのあるドレインならびにソース領域は、隣接するシリコンチャネル領域中に歪みを生成する。このために、ＰＭＯＳトランジスタのドレインならびにソース拡張領域は、イオン注入に基づき形成される。その後、後の製造段階で、深いドレインならびにソース接合部と金属シリサイドとを画定するために、必要であればゲート電極にそれぞれのサイドウォールスペーサが形成される。深いドレインならびにソース領域を形成する前に、これらの領域はサイドウォールスペーサに基づいて選択的にリセスが設けられ、一方でＮＭＯＳトランジスタはマスキングされる。
【０００８】
続いて、高濃度にインサイチュドープしたシリコン／ゲルマニウム層がエピタキシャル成長技術により、ＰＭＯＳトランジスタに選択的に形成される。シリコン／ゲルマニウムの本来の格子間隔はシリコンの格子間隔よりも広いので、シリコンの格子間隔を適用しているエピタキシャル成長したシリコン／ゲルマニウム層は、圧縮歪みのもとで成長し、これがチャネル領域に実効的に転送されて、中のシリコンに圧縮歪みがかけられる。このように一体化することで、ｐチャネルトランジスタのパフォーマンスゲインが著しいものとなる。したがって、シリコンよりも格子間隔の狭いシリコン／炭素材料を用いることにより、ｎチャネルトランジスタに対して同様の概念が提案されている。
【０００９】
しかし、これによりもたらされるパフォーマンスゲインは、予想したほど多くはない。デバイスをさらにスケーリングすると、チャネル領域中のドーパントレベルの増加、ゲート絶縁層中のｈｉｇｈ−ｋ誘電体、といった短チャネル効果に対するメカニズムのパフォーマンスが低下することから、歪みのあるシリコン／炭素材料などの歪みを生成するメカニズムを用いることでｎチャネルトランジスタに対する電荷キャリア移動度を実効的に増加することにより、このような移動度を低下させるアプローチを補償するか過度に補償するための実効的な技術を提供することがしかしながら非常に重要になっている。本発明は、前述した問題の少なくとも一部、あるいは全てを解決することができる様々な方法およびシステムに関する。
【課題を解決するための手段】
【００１０】
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。 
本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。概して、本発明は歪みを生成するメカニズム、電荷キャリア移動度の特徴からみたシリコンベース半導体材料の結晶学的相違を考慮することにより、電荷キャリア移動度を実効的に向上させることができる技術に関する。例示的実施形態では、歪みのあるシリコン／炭素材料などのある一定の応力ソースは、チャネル長方向に沿ってそれぞれのチャネル領域に実質的な引張歪みを与える。その一方で、トランジスタの幅方向には実質量の圧縮歪みが生成される。その結果、チャネル領域の従来の結晶学的方向性を有するｎチャネルトランジスタのパフォーマンスゲインが著しく減少する。結晶特徴とともに歪み生成メカニズムを適切に評価することにより、チャネル領域が適切に方向付けられ、移動度がさらに著しく増加する。
【００１１】
１つの例示的実施形態では、この技術はｎチャネル電界効果トランジスタのドレインならびにソース領域中の、埋め込みシリコン／炭素領域に実効的に適用することができる。その際に、ベースシリコン材料の結晶方位に対してチャネル方向を対応して調整することで、トランジスタの長さ方向に沿った引張歪みと、幅方向に沿って作用するそれぞれの圧縮歪みによって生じる移動度が増加する。したがって、埋め込みシリコン／炭素領域をｎチャネルトランジスタのチャネル領域に隣接して形成する複数の実効的な技術において、その電子移動度の増加の効果を実質的に「高める」ことができる。
【００１２】
本発明の１つの例示的実施形態によれば、半導体デバイスは第１チャネル長方向を画定している第１チャネル領域を有する第１トランジスタを含む。このチャネル領域は、第１チャネル長方向に沿って方向付けられた引張歪み成分を有する結晶性シリコン材料を含む。さらに、第１チャネル長方向は結晶学的な＜１００＞方向に沿って実質的に方向付けられる。
【００１３】
本発明の別の例示的実施形態によれば、方法において、シリコンベースの半導体層に形成されるｎチャネルトランジスタに対して引張歪みを有するチャネル領域のチャネル長方向の第１の方向性が選択される。この半導体層は特定の表面方向を有しており、さらに、第１の方向はチャネル領域中の少なくとも２つの一次独立した歪み成分に基づいて選択される。上記方法において、さらに、チャネル領域を画定するように第１トランジスタのドレインならびにソース領域が形成される。このチャネル長方向は第１の方向性に沿って実質的に方向付けられる。さらに、この第１チャネル長方向に沿って、チャネル領域中に引張歪みが生成される。さらに別の例示的実施形態によれば、方法において、トランジスタのチャネル領域の近くに歪みのあるシリコン／炭素材料が形成される。このチャネル領域は、実質的にシリコンベース層の＜１００＞の結晶方位に沿って長さ方向を画定する。
【発明を実施するための最良の形態】
【００１４】
本発明は、添付の図面とあわせて、以下の説明を読むことによって理解することができる。図面を通して、同じ参照符号は同様の要素を表す。本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示さたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。 
【００１５】
当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。 
【００１６】
以下、本発明を添付の図面を参照しながら説明する。各図面には、単に説明を目的として、さらに、当業者には周知の詳細な説明で本発明を曖昧なものにしないように、様々な構造、システムならびに装置が概略的に描かれている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
【００１７】
概して、本発明はシリコンベースの半導体材料の結晶学的仕様に従ってチャネル長方向を適切に選択することでｎチャネルトランジスタ中の電荷キャリア移動度をさらに実効的に向上させるための技術に関する。すでに説明したように、ｐチャネルトランジスタでうまく用いられているようなものと同様のインテグレーションスキームに従ってｎチャネルトランジスタのパフォーマンスを向上するために、埋め込みシリコン／炭素材料を形成することが有望な技術と考えられており、上記ｐチャネルトランジスタにおいては、歪みのあるシリコン／ゲルマニウム材料がドレインならびにソース領域中に埋め込まれており、その結果、それぞれのチャネル領域中の正孔移動度が実質的に増加する。
【００１８】
しかし、実際は、ドレインならびにソース領域に埋め込みシリコン／炭素材料を含む従来のｎチャネルトランジスタのパフォーマンスにおいては、パフォーマンスゲインは予想を著しく下回り、さらに将来の技術ノードに求められるパフォーマンスゲインを著しく下回る。以下の説明に限定することを意図するものではないが、本発明は、埋め込みシリコン／炭素材料を有する従来のｎチャネルトランジスタのパフォーマンスのゲインがあまり実効的でないのは、対応するチャネル中の２次元の歪み効果によるものと考えられている。埋め込みシリコン／炭素材料は、本来の格子間隔が結晶性シリコン材料の格子間隔よりも狭いものであって、シリコンテンプレート上に形成される。これにより、隣接するチャネル領域に対して対応する応力ソースとして機能するある程度の２軸歪みを、つまり、２次元の引張歪みを受け入れることができる。
【００１９】
したがって、チャネル領域中のシリコン材料は応力を受けるものの、この応力は実質的にはチャネル長方向に沿った引張歪みを生成し、一方でチャネルの幅方向沿いにはある程度の圧縮応力が生成される。その結果、電荷キャリア移動度、つまり、チャネル領域中の電子の移動度の全体的な変化は、２つの異なる種類の歪みの重ね合わせであると考えられる。従来のアプローチでは、通常、チャネルは{１００}の表面方向を有する従来の半導体層に対して、結晶性の＜１１０＞の結晶方位に沿って方向付けられる。
【００２０】
しかし、歪みの種類が異なることで、キャリア移動度に対する相互の効果が少なくとも部分的に取り消され、その結果、歪みのある、埋め込みシリコン／炭素領域を有する従来のトランジスタ素子が現在直面しているような状況になるおそれがあることから、対応する従来のｎチャネルトランジスタの設計においては、移動度の増加が著しく抑えられるおそれがある。したがって、本発明によれば、チャネル長方向の方向性は、電子移動度に対してのどのような悪影響も著しく減らすように、あるいは、異なる歪み成分の相乗効果を得るべくトランジスタ素子を適切に方向付けるように、歪み生成メカニズムの２次元効果を考慮して選択される。＃図１ａ〜１ｆ、２ａ〜２ｂに関して、本発明の例示的実施形態を以下にさらに詳細に記載しており、よって、チャネル領域中に２次元歪み分布を決定するための実効的技術がさらに提供される。
【００２１】
図１ａに、例示的なｎチャネルトランジスタ１００の斜視図を概略的に示す。このトランジスタは、埋め込みシリコン／炭素材料を有する典型的なトランジスタ素子と考えられ、さらに、トランジスタ１００の駆動電流容量を高めるために、埋め込まれた歪みのあるシリコン／炭素を用いるときに、従来のトランジスタ素子のいずれの欠点をも説明するために用いられる。デバイス１００は、適切な基板１０１を含む。これは、例示的実施形態では、実質的な結晶シリコンベース層１０２が上部に形成されたバルクシリコン基板としてもよく、その場合、シリコンベースの半導体材料は、例えば約５０原子百分率やそれ以上のシリコンといった、かなりの量のシリコンを含む半導体と理解され、さらに、ドーパント種などの他の非シリコン材料が層１０２中に存在してもよい。
【００２２】
他の例示的実施形態では、基板１０１は、半導体層１０２とともに、シリコンオンインシュレータ（ＳＯＩ）構造であってもよく、その場合、基板１０１と半導体層１０２の間には埋め込み絶縁層（図示せず）が設けられてもよい。さらに、デバイス１００はゲート電極１０４を含む。これは、本製造段階では、二酸化シリコン、窒化シリコン、ｈｉｇｈ−ｋ誘電材料、およびこれらの組合せなどから構成されるゲート絶縁層１０５上に形成される、高濃度にドープしたポリシリコン材料から構成されてもよい。例えば、高度な応用において、ゲート絶縁層１０５は１０４Ｌとして示すゲート電極の長さに応じて、１ｎｍから数ｎｍ未満の厚みで二酸化シリコンから形成されてもよい。
【００２３】
例えば、ゲート長１０４Ｌは、１００ｎｍかそれよりも著しく短くてもよく、例えば、高度なデバイスに対しては５０ｎｍかそれ未満であってもよい。典型的に、チャネル長１０４Ｌを縮小すると、これに対応してゲート絶縁層１０５の厚みを縮小し、ゲート絶縁層１０５下方の半導体層１０２に形成されるチャネル領域１０３に高度な制御性を与えるようにしなければならない。しかし、チャネル長が５０ｎｍ以下である場合、ゲート絶縁層１０５は、十分に確立された二酸化シリコン材料から形成される場合には、所要のチャネル制御性を与えることができるようにそれ以上には縮小されない。
【００２４】
したがって、チャネル領域１０３のドーピングを増加させる、及び／又はゲート絶縁層１０５に対してｈｉｇｈ‐ｋ材料を使用する、といった短チャネル効果に対するいくつかのアプローチが対応策として提案される。しかし、このような対応策においては、チャネル領域１０３中の電荷キャリアの移動度にマイナスの影響を及ぼすおそれがある。このような理由のために、および上述した理由のために、チャネル領域１０３中の電荷キャリア移動度をさらに増加させることが非常に望まれており、歪みのあるシリコン／炭素材料を供給することは非常に有望なアプローチである。
【００２５】
デバイス１００はさらに、例えば二酸化シリコン、窒化シリコンなどを含むサイドウォールスペーサ構造１０６をそれぞれ、プロセスストラテジーに応じて含む。さらに、深いドレインならびにソース領域１０７と、これに接続されるそれぞれの拡張領域１０８とはゲート電極１０４とチャネル領域１０３とに隣接して半導体層１０２中に画定される。領域１０８と１０７の垂直方向と側方向のドーパントプロファイルはデバイス要件に従って適用され、典型的には、拡張領域１０８は、短チャネル効果の低減を促進するように、その位置を浅くし、かつ、適切なドーパントプロファイルとを有するものとなる。
【００２６】
さらに、チャネル領域１０３の近傍の半導体層１０２内に歪みのあるシリコン／炭素材料１０９が形成されてもよく、図示している実施形態では、材料１０９はチャネル領域１０３にまで拡張しないで実質的にドレインならびにソース領域１０７内に設けられ、従って、対応するＰＮ接合１１０がシリコン材料内に実質的に形成される。以下に図１ｂに関してさらに詳細に説明しているように、チャネル長の方向、つまり、チャネル長１０４Ｌに対応する方向は図１ａ中でＸ方向とも示されているが、この方向は、歪みのあるシリコン／炭素材料１０９によって生成されうるチャネル領域１０３中の歪みによって電荷キャリア移動度を高めるように、半導体層１０２の結晶学的特徴に対して選択される。
【００２７】
ある例示的実施形態では、Ｘ方向は実質的に＜１００＞の結晶方位に沿って方向付けられており、本実施形態では、半導体層１０２は（１００）の表面方向を有する。結晶層１０２のそのような構造に対して、図１ａ中でＹ方向と示されるチャネル幅方向は結晶学的な＜１００＞の方向にも対応する。図１ａ中に示す半導体デバイス１００は、以下のプロセスに従って形成されてもよい。半導体層１０２が上に形成される基板１０１を提供後に、または、エピタキシャル成長技術に基づいて半導体層１０２を基板１０１上に形成後に、トランジスタ１００を含むそれぞれの集積回路の設計は、チャネル領域１０３の所望の方向に対応するように選択されうる。つまり、層１０２の結晶学的特徴は、いずれの製造プロセスを実際に実行する前に、Ｘ方向に沿って引張歪みを生成することに関して、および、対応する歪み生成メカニズムの２次元効果を考慮することで決定することができる。
【００２８】
対応する図１ｂは、デバイス１００に対応する設計または現実の平面図を概略的に例示しており、該図では、歪みのあるシリコン／炭素材料１０９がチャネル領域１０３上で作用する場合を示している。図示しているように、埋め込みシリコン／炭素材料１０９は、チャネル領域１０３において、つまり、ゲート電極１０４の下方に位置する領域において、図１ｂ中でＳｘｘと示される縦方向の引張応力を生成する。対応する縦方向の引張応力Ｓｘｘは対応する引張応力のソースとなってもよく、これはチャネル領域１０３中の電荷キャリア移動度に対してそれぞれ影響を及ぼしうるものである。
【００２９】
同時に、歪みのあるシリコン／炭素材料１０９は、横応力成分、つまりチャネル幅方向、つまりＹ方向に沿って作用する応力成分Ｓｙｙを生成する。その際に、対応する応力成分は圧縮している。つまり、応力相互作用に利用できるトランジスタの幅方向に沿った領域は、トランジスタの長さ方向で利用できるそれぞれの領域よりも著しく広いので、実質的な２軸歪みと理解される領域１０９の対応する歪みは、引張応力と歪みＳｘｘを供給するように、チャネル領域１０３の長さに沿ってより集中的に作用する。その結果、チャネル１０３の幅方向に沿ったシリコン材料中にそれぞれの圧縮応力がさらに生成される。換言すれば、領域１０９の自然収縮により、チャネル長に沿ったチャネル１０３に「引張り」効果が生じ、さらに「収縮効果」がチャネル長に対して横方向に生じる。
【００３０】
したがって、対応する引張成分Ｓｘｘと圧縮成分Ｓｙｙとは、チャネル領域１０３に生成される。それぞれの応力計算によれば、Ｓｙｙの大きさは、トランジスタの幅に応じて決定され、多くの場合では、約０．３Ｓｘｘ〜１．３Ｓｘｘの範囲の値をとる。電子移動度に対する応力成分ＳｘｘとＳｙｙとの複合効果はシリコンに対する圧電係数を用いることで予測することができる。例えば、典型的な従来どおり設計されたＭＯＳＦＥＴトランジスタに対して、つまり、（１００）の表面方向を有するシリコン層上に形成されたＭＯＳＦＥＴトランジスタに対して、デバイスは、典型的には、結晶方位＜１１０＞に沿って方向付けられる。このような従来の方向に対して、それぞれの圧電係数を以下の式で求めることができる。
∇μ/μ = 0.31Sxx + 0.18Syy    式（１）
それぞれの応力成分がＧＰａの単位で表現されるときに、電子移動度∇μ/μは上記の係数に対して相対的に変更される。上記式（１）から、縦方向の引張（正）応力成分Ｓｘｘがチャネル領域１０３中の電子移動度を係数０．３１で増加させることは明らかである。しかし、横方向の圧縮（負）応力成分Ｓｙｙの係数は０．１８であって、負符号のために応力成分Ｓｙｙは電子移動度を低下させる。したがって、従来の構造では、電子移動度に対する複合応力効果は著しく補償されるか、一定のデバイス構造に対しては、つまり、トランジスタの幅が縮小されたものに対しては、さらに悪くなる。その結果、エピタキシャル成長したシリコン材料内に、適度に低い炭素ドーピングを供給する、現在のところ確立されているシリコン／炭素に対する選択的エピタキシャル成長技術に基づくと、パフォーマンスゲインは相対的に少なく、さらに駆動電流容量さえも低下させるおそれがある。
【００３１】
本発明によれば、圧電係数と、２次元の応力計算に基づいた同様の分析により、層１０２が表面（１００）の結晶方位を有し、さらに、トランジスタのチャネル長が結晶方位［１００］に沿って層１０２中に方向付けられていれば、縦方向の応力成分Ｓｘｘと、圧縮応力成分Ｓｙｙとは電子移動度に対して次のような効果を有する。
∇μ/μ= 1.02Sxx - 0.53Syy    式（２）
つまり、引張応力成分に対する電子移動度∇μ/μの相対的増加は、係数１．０２に対応づけられ、横方向の圧力、つまり、負の応力成分Ｓｙｙは、負の係数０．５３に対応づけられる。その結果、応力成分ＳｘｘとＳｙｙはともに移動度の増加に積極的に寄与し、これにより、トランジスタの長さならびにトランジスタの幅に対するトランジスタ構造に関係なく、全体のパフォーマンスが実質的に増加する。
【００３２】
再度、図１ａを参照すると、上記の検討に基づいて、半導体層１０２が上に形成された基板１０１は、電子移動度を所望するように増加させるチャネル領域１０３の方向性を取得するように、製造シーケンスにおいて適切に位置決めされる。例えば、上述の場合では、チャネル長方向Ｘの方向は、チャネル領域１０３に対する電子の移動度が最大に増加するように選択されてもよい。しかし、他のＸの方向性は、ｐチャネルトランジスタなどの他の回路素子の要件に応じて結晶学的特徴に対して選択されてもよい。
【００３３】
例えば、基板１０１の上方に形成されるどのような型のトランジスタに対しても、所望の移動度を増加させる方向性が取得されるように、複数の異なる方向性に対してそれぞれの２次元歪み計算を実行することができる。この際、異なるトランジスタ型に異なる方向性が実質的に必要とされるということはない。他の例示的実施形態では、デバイス１００のタイプのトランジスタの全ての、あるいは少なくとも実質的な部分のＸの方向性は、上記の２次元計算に基づいて選択され、一方、他のトランジスタ素子は異なる方向に方向付けられてもよい。
【００３４】
次に、十分に確立されたフォトリソグラフィ、エッチ、蒸着および平坦化技術に基づいて、トレンチアイソレーションなどの対応するアイソレーション構造（図示せず）に基づいて半導体層１０２内にそれぞれのシリコンベースの領域を画定するように、対応する製造プロセスを実行してもよい。その後、十分に確立された技術に基づいて、それぞれ画定されたシリコン領域中に所要のドーパント濃度を供給するように、対応する注入プロセスを実行してもよい。例えば、それぞれのしきい値電圧注入プロセスなどを実行してもよい。
【００３５】
次に、ゲート絶縁層１０５とゲート電極１０４とに対して適切な材料が、酸化および／または蒸着によって形成され、続いて最新のフォトリソグラフィおよびエッチ技術に基づいてパターニングされる。その場合に、後の段階で歪みのあるシリコン／炭素材料１０９を形成するために、ゲート電極１０４の上部に対応するキャップ層を設けてもよい。プロセスストラテジーに応じて、ゲート電極１０４をカプセル化するために適切なスペーサ構造（図示せず）を形成し、層１０２中に適切に成形したリセスを形成するようにそれぞれのエッチプロセスを実行してもよく、このリセスはその後、選択的エピタキシャル成長技術に基づいて歪みのあるシリコン／炭素材料１０９で実質的に埋め込まれる。
【００３６】
その後、材料１０９を形成するときに、複数の異なるプロセスストラテジーを実行してもよく、材料１０９の寸法と形状、さらに、チャネル領域１０３などからの材料１０９のオフセットは、それぞれの製造プロセスを対応して選択し、制御する各々のデバイスパラメータを表してもよい。例えば、図示している実施形態では、シリコン／炭素材料１０９はチャネル領域１０３に対するオフセットが適度に高い状態で形成され、これにより、シリコン／炭素材料１０９がドレインならびにソース領域１０７内に完全に位置決めされる。
【００３７】
一方で他の実施形態では、材料１０９は応力転送メカニズムを向上するように、チャネル領域１０３に近接して位置決めされる。さらに、ｐチャネルトランジスタのパフォーマンスを向上させるように、選択的に成長したシリコン／ゲルマニウム材料を形成するために、他のデバイス領域において、それぞれのプロセスシーケンスを、上記プロセスを行う前、行った後、あるいはそれぞれのプロセスの間において行うようにしてもよいのは明らかであろう。さらに、ある例示的実施形態では、材料１０９を形成するための選択的エピタキシャル成長プロセスは、インサイチュドープした材料を供給するように設計され、これにより、歪みのある材料１０９中の、注入により生じる損傷を減らすべく、領域１０８と１０７とを形成するための注入プロセスを減らすことが可能となるようにしている。
【００３８】
例えば、拡張領域１０８は、材料１０９の選択的成長の前に形成されていてもよい。材料１０９を選択的にエピタキシャル成長させた後、対応して設計されたアニールプロセスを実行し、シリコン／炭素材料１０９から層１０２へドーパントを拡散し、深いドレインならびにソース領域１０７を形成するようにしてもよい。他の例示的実施形態では、深いドレインならびにソース領域１０７に加えて拡張部１０８は、材料１０９の形成後に実行してもよい注入プロセスに基づいて形成されてもよいし、材料１０９の選択的成長の前に形成されてもよい。
【００３９】
このために、スペーサ構造１０６は、例えば十分に確立された注入技術に基づいて深いドレインならびにソース領域１０７を形成するために、実効的な注入マスクとして機能することができるように、適切な寸法で形成することができる。その後、任意の適切なシリサイデーション技術に従って、スペーサ構造１０６に基づいて、例えばゲート電極１０４とドレインならびにソース領域１０７中に金属シリサイド領域を形成することによりデバイス１００のプロセスをさらに継続してもよい。シリサイデーション技術では、ニッケル、白金、コバルト、あるいはこの組合せなどの適切な耐火金属が高導電性の金属シリサイドに変換される。したがって、デバイス１００の完成後に、チャネル領域１０３は、電子移動度の実質的増加をもたらす結晶方位に沿って方向付けられるＸ方向に引張歪みを受ける。
【００４０】
その一方、Ｙ方向に沿ったそれぞれの圧縮応力は、電子移動度を著しく減らすことなく、あるいは、例えば、式（２）に関して説明しているように、著しく向上もさせる。図１ｃに、さらなる例示的実施形態に従うトランジスタ１００を概略的に示す。該図では、歪みのあるシリコン／炭素材料がチャネル領域１０３に非常に近接して位置決めされ、その結果、チャネル領域１０３中により実効的に引張および圧縮圧力を生成することができる。図１ｃに示す製造段階では、トランジスタ１００は、例えば窒化シリコンから構成されるキャップ層１１２を含み、これはゲート電極１０４の上部に形成される。
【００４１】
さらに、窒化シリコンや任意のその他の適切な材料から構成されるサイドウォールスペーサ１１３は、ゲート電極１０４のサイドウォールに形成されてもよく、必要であれば、二酸化シリコンライナなどの適切なライナがゲート電極１０４とスペーサ１１３との間に形成されてもよい。１１３Ｗと示すスペーサ１１３の幅は、歪みのあるシリコン／炭素材料をチャネル領域１０３により近づけて位置決めできるように、デバイス固有の要件に従って選択することができる。このために、トランジスタ１００は適切に設計された選択的エッチプロセスにさらされ、このプロセスにおいて、キャップ層１１２とスペーサ１１３とがゲート電極１０４を確実に保護し、一方で他のデバイス領域では、これらのデバイス領域でそれぞれのキャビティエッチプロセスが不要な場合に、適切なキャップ層が設けられる。
【００４２】
さらに、対応するエッチプロセスの異方性の程度がデバイス要件に基づいて選択され、その際に、約５ｎｍかそれよりも著しく短い範囲の値をとる適度に短いスペーサ幅１１３Ｗに対しては、ゲート絶縁層１０５中のエッチが損傷しすぎないように、実質的に異方性のエッチプロセスの特徴が選択されてもよい。ある例示的実施形態では、選択的エッチプロセスの前に、適切に設計されたオフセットスペーサ（図示せず）に基づいて、あるいは、スペーサ１１３にも基づいて、拡張領域１０８がすでに形成されていてもよい。次に、材料１０９を成長させるために、選択的エピタキシャル成長プロセス１１４を実行してもよく、すでに説明したように、材料１０９は高ドーパント濃度で供給されてもよいし、あるいは、深いドレインならびにソース領域が注入プロセスに基づいて形成されるのであれば、実質的に固有のシリコン／炭素材料として供給されてもよい。
【００４３】
図１ｄに、次の製造段階における図１ｃのデバイス１００を概略的に示す。この段階では、深いドレインならびにソース領域１０７に加えて、拡張領域１０８とサイドウォールスペーサ構造１０６とが形成される。図示している実施形態では、深いドレインならびにソース領域１０７は、材料１０９中の高ドーパント濃度に基づいて拡散することで形成され、これにより、材料１０９中に注入より生じる損傷を回避するか少なくとも実質的に低減することができる。さらに、それぞれの金属シリサイド領域１１５はスペーサ１０６に基づいて、材料１０９とゲート電極１０４中に形成される。その結果、１０９Ａと示す歪みのあるシリコン／炭素材料は、チャネル領域１０３に非常に近接して設けられ、これにより高応力転送メカニズムが提供される。
【００４４】
さらに、選択的エピタキシャル成長プロセス１１４の前に拡張領域１０８がすでに形成されており、さらに、深いドレインならびにソース領域１０７が拡散に基づいて形成されている場合は、材料部位１０９Ａは、欠陥率が著しく低い状態で提供され、その結果、該材料において、高度な引張歪みを維持することができる。したがって、金属シリサイド領域１１５によりもたらされるどのような歪みの緩和も、全体的な応力生成メカニズムに対しては、あまり影響を及ぼさない。その結果、図１ｄに示すトランジスタ１００は、非常に実効的な歪み生成メカニズムを含み、チャネル長方向、つまりＸ方向は、領域１０３の電子移動度に対して非常に積極的な影響をもたらす結晶方位に沿って方向づけられる。
【００４５】
図示している実施形態では、Ｘ方向は＜１００＞の方向に沿って方向付けられ、層１０２の（１００）の表面方向に対しては、チャネル幅もまた＜１００＞の方向に沿って方向づけられており、これにより、式２に関して説明したように、非常に実効的に移動度を増加させるメカニズムが提供される。図１ｅに、さらなる例示的実施形態に従うトランジスタ１００を概略的に例示する。該図では、歪みのあるシリコン／炭素材料１０９を形成するために、様々なプロセスストラテジーが適用される。この実施形態では、トランジスタ１００は深いドレインならびにソース領域１０７と拡張領域１０８とを含み、他の実施形態では、これらの領域は依然として適切な注入プロセスで形成される必要がありうる。
【００４６】
さらに、１つの例示的実施形態では、デバイス１００は適切なアニールプロセスを受けており、従って、領域１０８と１０７中のドーパントは、適切なプロファイルを有するＰＮ接合１１０を画定するように、層１０２内のそれぞれの目的とする位置に拡散されている。同様に、例えばｐチャネルトランジスタなど、あるいは任意の他のトランジスタなどの、他のデバイス領域中のトランジスタ素子は、図１ｅに示す構造に相当する非常に先の製造段階にある。この段階では、適切なプロセスシーケンス１１６は、注入によってドレインならびにソース領域１０７に所望の程度の炭素濃度を注入するように実行することができる。
【００４７】
１つの例示的実施形態では、プロセスシーケンス１１６は、例えばシリコンに基づいたアモルファス化注入を含み、ドレインならびにソース領域１０７内に実質的にアモルファス化した部位を提供する。その際に、ゲート電極１０４に対してそれぞれのアモルファス化した部位の所望のオフセットを、二酸化シリコンなどからなる適切に設計されたライナ材料１１７に基づいて確立することができる。例えば、ライナ１１７は、深いドレインならびにソース領域１０７がイオン注入によってすでに形成済みのものに基づいて、スペーサ１０６などの適切なスペーサ構造とともにすでに形成されていてもよい。その後、例えば、高選択性のウェットあるいはドライエッチプロセスに基づいて対応するスペーサがすでに除去されていて、さらに、対応するアモルファス化注入を実行してもよい。
【００４８】
他のデバイス領域の対応するアモルファス化を望まない場合は、レジストマスクなどの対応する注入マスクを十分に確立された技術に基づいて容易に形成することができる。次に、炭素原子の所望の濃度を実質的にアモルファス化した部位に導入するために、適切に構成された注入プロセスを実行してもよく、１．５〜４．０原子百分率の炭素の濃度を導入するためには、例えば、約５×１０１５−５×１０１６イオン／ｃｍ２の注入量が適切である。注入後、適度に高い炭素濃度を含む実質的にアモルファス化した部位は、レーザーベースやフラッシュベースのアニール法を含む最新のアニール技術に基づいて再結晶化することができる。フラッシュベースの、あるいはレーザーベースのアニールプロセスにおいて、デバイス１００にパルス放射線が向けられ、炭素原子の再結晶化を開始し、活性化させるように、十分なエネルギーが蒸着される。
【００４９】
一方で、拡張領域１０８と深いドレインならびにソース領域１０７のドーパント種と、他のデバイス中のドーパントの外方拡散が実質的に抑えるか回避されて、ＰＮ接合１１０のプロファイルが実質的に維持される。さらに、付加的なアニールプロセスにより、トランジスタ１００中のドレインならびにソース領域１０７と拡張部１０８のドーパントと、さらに、炭素注入を受けていない他のデバイス領域中に設けられる他のトランジスタ素子中のドーパントの活性化が強化される。図１ｆに、さらに次の製造段階におけるトランジスタ１００を概略的に示す。該図では、金属シリサイド領域１１５は領域１０９とゲート電極１０４内に、更なるスペーサ素子１１８に基づいて形成される。このシリサイド領域は、ライナ１１７上か、任意の適切な材料に基づいてライナ１１７を除去後に形成されてもよい。
【００５０】
例えば、スペーサ１１８は、誘電定数が低減し、従って、寄生容量が低減した材料から形成されてもよい。したがって、図１ｆに示すデバイス１００は、チャネル領域１０３に非常に近接して歪みのあるシリコン／炭素材料１０９を含んでもよく、その際に、すでに説明したように、金属シリサイド領域１１５は材料１０９において、必要以上に歪みを緩和させない。さらに、材料１０９は、全体のプロセスシーケンスにおいて、複数の異なる場所に空間的に高選択的に形成されるので、選択的エピタキシャル成長プロセスではなくてイオン注入に基づいて材料１０９を形成することにより、フレキシビリティが高くなり、さらに、従来のＣＭＯＳ技術との互換性が高くなる。例えば、プロセス１１６は、エピタキシャル成長したシリコン／ゲルマニウム材料に基づいたｐチャネルトランジスタの形成と組み合わせて高度なフレキシビリティを与える。
【００５１】
その理由は、プロセス１１６は、ｐチャネルトランジスタのパフォーマンスや製造フローに影響を及ぼすことなく、トランジスタ製造シーケンスの最終段階で実行することができるからである。むしろ、拡散が低減した付加的アニールプロセスを行い、さらに相対的誘電率が低下したそれぞれのスペーサ１１８を設けることで、ｐチャネルデバイスや、歪みのあるシリコン／炭素材料を受け入れないその他の構成要素中において、トランジスタのパフォーマンスをさらに向上させることができる。チャネル領域１０３中の電子移動度の向上に関しては、すでに説明したものと同様の基準が適用される。
【００５２】
図１ｇに、さらに他の例示的実施形態によるトランジスタ１００を概略的に示す。これらの実施形態では、トランジスタ１００は歪みのあるシリコン／炭素材料１０９を含んでいてもいなくてもよく、さらに、あるいは他の形態では、、固有の引張応力が高い窒化物シリコンから構成されうるコンタクトエッチストップ層１１９などの応力のかけられたオーバーレイヤ１１９が上に形成されていてもよい。図１ｇに示す実施形態では、トランジスタ１００は、材料１０９が上に形成されていなくてもよく、その場合、層１１９は、場合によってはスペーサ１０６と組み合わせて、歪みのある半導体材料１０９と同様の応力ソースとして作用しうる。
【００５３】
例えば、層１１９中の２軸応力は対応する応力を領域１１５に、従ってドレインならびにソース領域１０７中に転送し、さらに、スペーサ１０６を介してチャネル領域１０３で作用しうる。したがって、対応する応力はチャネル領域１０３の長さ方向において実質的な引張成分を供給し、その一方で、チャネルの幅方向、つまりＹ方向において対応する圧縮成分をもたらす。対応する成分は、歪みのある材料１０９からの直接的な作用から比べると少ないが、チャネル長方向を、例えば、（１００）の表面方向に対して＜１００＞の結晶学方向を適切に選択することで、応力のかけられたオーバーレイヤを用いた従来のアプローチよりも著しく増やすことができる。したがって、歪みのあるシリコン／炭素材料を形成する必要なしに電子移動度を実質的に増加することができる。さらに、応力のかけられたオーバーレイヤ１１９は、歪みのある材料１０９と組み合わせて、さらに強化されたメカニズムを提供することができる。
【００５４】
すでに説明したように、チャネル長は、２次元の歪み計算に従って選択され、その際にｐチャネルトランジスタおよびｎチャネルトランジスタなどのトランジスタは、既述のようにｎチャネルトランジスタ中に所望の電子移動度を得ることができるように方向付けられる。他の実施形態では、それぞれのｎチャネルトランジスタのうちのほんの一部だけが特定の結晶方向に対して方向付けられ、一方で他のトランジスタ素子は、パフォーマンスを著しく低下させないように、あるいは、わずかであっても向上させるように別々に位置決めされる。したがって、検討されている回路レイアウトの設計は、チャネル長方向に沿って引張歪みと、チャネル幅方向に沿って圧縮歪みとを生成しうるそれぞれの応力ソースの２次元歪みの特徴を考慮して適切に適用される。
【００５５】
図２ａに、表面方向が（１００）の、それぞれのシリコンベース層２０２が形成された基板２５０を概略的に示す。従来の技術とは違って、基板２５０は、対応するノッチ２５１が＜１１０＞方向ではなくて＜１００＞の結晶方位を示すように準備される。これにより、トランジスタ素子の対応するチャネル領域が＜１００＞方向に沿って自動的に方向付けられる従来の回路設計とプロセス技術とを適用することができる。したがって、既存の回路レイアウトと製造シーケンスとを実質的に修正せずに、ｎチャネルトランジスタにおいて電子移動度をそれぞれ増加することができる。
【００５６】
他の例示的実施形態では、図１ａ〜１ｇに関して説明したものと同様の構造を有することができる第１トランジスタ素子２００は、図２ａにおいて示したそれぞれのチャネル長方向の方向性を備えて提供されてもよく、一方でｐチャネルトランジスタなどの他のトランジスタ２３０は、異なる結晶方位において、例えば、＜１１０＞方向に沿って、それぞれのチャネル長方向で方向付けられてもよい。この場合、回路レイアウトを対応して再設計し、特定のプロセスを実施する必要がありうる。さらに、第１および第２トランジスタ２００、２３０のそれぞれの方向性は単なる例示であって、電子移動度を増加させるチャネル長方向の他のそれぞれの方向性は、すでに説明したように２次元の歪みの考慮に基づいて選択されうる。
【００５７】
図２ｂに、さらなる例示的実施形態に従う基板２５０を概略的に示す。該図では、表面方向は（１００）であり、従って、対応する結晶方位＜１１０＞および＜１００＞の角度オフセットは９０度である。したがって、第１および第２トランジスタ２００、２３０は９０度の角度オフセットで方向づけられており、これにより、４５度などのその他の角度オフセットよりも実効的な回路レイアウトが可能になる。例えば、第１トランジスタ２００が、例えば図１ａ〜１ｇに関して説明したような応力生成メカニズムを含むｎチャネルトランジスタの場合、引張応力成分は実質的に＜１１０＞の結晶方位に沿って方向付けられ、一方でそれぞれの圧縮応力は＜１００＞の方向に沿って方向付けられる。
【００５８】
この場合、より実効的な回路レイアウトに対して電子移動度はそれほど実効的に向上しない。しかし、電子移動度の全体的な増加はそれでも従来のアプローチよりも実質的に高い。同様に、トランジスタ２３０がｎチャネルトランジスタの場合、対応する、結果としてもたらされる＜１１０＞の結晶方位に沿った圧縮応力は、例えば式２に示すように、全体的な移動度の増加に実効的に寄与しうる。その結果、表面方向が（１１０）の基板２５０を用いることで、チャネル長方向に対して適切な結晶方位を選択する際に非常にフレキシブルになり、他のトランジスタ型は同じ方向か別の方向に適切に方向づけられ、方向＜１１０＞および＜１００＞の角度オフセットにより、複雑性が低減したそれぞれの回路レイアウトが提供される。
【００５９】
さらに、これらの場合に、特定のトランジスタ素子が歪みのあるシリコン／ゲルマニウム材料を備えて、すでに説明したように、それぞれのｎチャネルトランジスタと組み合わせて、例えば、図２ａ〜２ｂの群２００、３００の一方に供給される場合に、高度なフレキシビリティを実現することができる。その理由は、設計を必要以上に複雑にせずに、複数の異なる方向性を組み合わせることができるからである。この結果、本発明は、シリコンベースの半導体材料の結晶学的特徴に対して、チャネル長方向を適切に選択することで、ｎチャネルトランジスタの電子移動度を向上するように、ｎチャネルトランジスタを形成するための改良された技術を提供する。
【００６０】
２次元の歪み挙動を考慮することで、それぞれの歪み生成ソースに基づいて、ｎチャネルトランジスタに対する適切な方向性を決定する際に、それぞれの圧電係数を用いることができる。例示的実施形態では、歪み生成ソースは、エピタキシャル成長技術、注入技術などによって形成される、歪みのあるシリコン／炭素材料であってよく、チャネル長方向は、チャネル領域において引張ならびに圧縮応力の複合効果を実効的にさらに増加するように方向付けられる。したがって、ｎ型トランジスタのチャネルが＜１１０＞の結晶方位に沿って方向付けられている従来の技術とは違って、従来の構造よりも約４かそれよりも大きな係数の電子移動度の増加を補償する＜１００＞の方向を用いることで、実質的な増加を実現することができる。
【００６１】
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。 
従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００６２】
【図１ａ】本発明の例示的実施形態に係る特定の結晶方向に沿って方向付けられたチャネル長方向を有するチャネル領域の近傍のドレインならびにソース領域中に埋め込まれた歪みのあるシリコン／炭素材料を含むｎチャネルトランジスタの概略的斜視図。
【図１ｂ】図１ａのデバイスの概略的上面図であって、チャネル領域中の一軸性の引張歪みと一軸性の圧縮歪みとの発生を示した説明図。
【図１ｃ】チャネル長方向が本発明の例示的実施形態に従って選択される特定の結晶方位により方向付けられる、それぞれの歪み生成ソースを供給する間のｎチャネルトランジスタの概略的断面図。
【図１ｄ】チャネル長方向が本発明の例示的実施形態に従って選択される特定の結晶方位により方向付けられる、それぞれの歪み生成ソースを供給する間のｎチャネルトランジスタの概略的断面図。
【図１ｅ】チャネル長方向が本発明の例示的実施形態に従って選択される特定の結晶方位により方向付けられる、それぞれの歪み生成ソースを供給する間のｎチャネルトランジスタの概略的断面図。
【図１ｆ】チャネル長方向が本発明の例示的実施形態に従って選択される特定の結晶方位により方向付けられる、それぞれの歪み生成ソースを供給する間のｎチャネルトランジスタの概略的断面図。
【図１ｇ】チャネル長方向が本発明の例示的実施形態に従って選択される特定の結晶方位により方向付けられる、それぞれの歪み生成ソースを供給する間のｎチャネルトランジスタの概略的断面図。
【図２ａ】トランジスタデバイスが上に形成されたシリコンベースの基板の概略的平面図であり、そのチャネル長方向は本発明の例示的実施形態により方向づけられている、シリコンベースの概略的平面図。
【図２ｂ】トランジスタデバイスが上に形成されたシリコンベースの基板の概略的平面図であり、そのチャネル長方向は本発明の例示的実施形態により方向づけられている、シリコンベースの概略的平面図。
【図１ａ】
2009535808.tif 000003
【図１ｂ】
2009535808.tif 000004
【図１ｃ】
2009535808.tif 000005
【図１ｄ】
2009535808.tif 000006
【図１ｅ】
2009535808.tif 000007
【図１ｆ】
2009535808.tif 000008
【図１ｇ】
2009535808.tif 000009
【図２ａ】
2009535808.tif 000010
【図２ｂ】
2009535808.tif 000011
【手続補正書】
【提出日】平成20年2月21日(2008.2.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１チャネル長方向を画定する第１チャネル領域（１０３）を有する第１トランジスタ（１００、２００）を含み、前記第１チャネル領域（１０３）は、前記第１チャネル長方向に沿って方向付けられた引張歪み成分を有する結晶シリコン材料を含み、前記第１チャネル長方向は、結晶方位＜１００＞に実質的に沿って方向付けられており、
前記第１チャネル長方向に対して異なる方向を有するとともに、前記結晶方位＜１００＞の方向とは異なる第２結晶方位に沿って方向付けられた第２チャネル長方向を画定する第２チャネル領域を有する第２トランジスタ（２３０）をさらに含む、
半導体デバイス。
【請求項２】
前記第１チャネル領域（１０３）中の前記シリコン材料はさらに、第１チャネル幅方向に沿って圧縮歪みとして作用する、請求項１記載の半導体デバイス（１００）。
【請求項３】
前記第１チャネル領域（１０３）に隣接して形成された、歪みのある半導体材料（１０９）を含むドレインならびにソース領域（１０７、１０８）をさらに含む、請求項１記載の半導体デバイス。
【請求項４】
前記第２チャネル領域は前記第２チャネル長方向に沿って圧縮歪みを有する歪みのあるシリコン材料を含む、請求項１記載の半導体デバイス。
【請求項５】
前記第１トランジスタ（１００、２００）の上方に形成される、引張歪みを有する第１の応力誘電層（１１９）をさらに含む、請求項１記載の半導体デバイス。
【請求項６】
前記第２の結晶方位は＜１１０＞のである、請求項１記載の半導体デバイス。
【請求項７】
前記第１および第２チャネル長方向の角度オフセットは９０度である、請求項６記載の半導体デバイス。
【請求項８】
前記第２トランジスタはｐチャネルトランジスタである、請求項１記載の半導体デバイス。
【請求項９】
前記第２トランジスタはｎチャネルトランジスタである、請求項１記載の半導体デバイス。
【国際調査報告】
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2009535808.tif 000013
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