(57)【要約】  ダイナミックランダムアクセスメモリデバイスが、複数のメモリサブブロックを有する。各サブブロックは、複数のワード線を有し、これらのワード線に、複数のデータ記憶セルが接続される。パーシャルアレイセルフリフレッシュ(PASR)構成セッティングが、独立に作られる。PASRセッティングに従って、メモリサブブロックが、リフレッシュのためにアドレッシングされる。PASRセッティングは、メモリコントローラによって作られる。サブブロックアドレスのすべての種類の組合せを選択することができる。したがって、メモリサブブロックは、完全に独立にリフレッシュされる。データ保持に関するユーザ選択可能メモリアレイは、特に低消費電力モバイル応用の有効なメモリ制御プログラミングをもたらす。
2009535751.tif 000002
【特許請求の範囲】
【請求項１】
M個のメモリサブブロックを有するメモリであって、前記Mが、1より大きい整数であり、各サブブロックが、複数のワード線を有し、各ワード線が、複数のデータ記憶セルに接続され、前記セルが、リフレッシュ動作によってリフレッシュされる、メモリと、
独立にセットされるM個のサブブロックリフレッシュデータに従って、リフレッシュモードで前記メモリサブブロックの前記リフレッシュを制御するリフレッシュ回路と
を有するダイナミックランダムアクセスメモリ(DRAM)デバイス。
【請求項２】
前記リフレッシュ回路が、
入力データに応答して前記M個のサブブロックリフレッシュデータを構成する構成回路であって、前記M個のサブブロックリフレッシュデータが、前記入力データによって独立にセットされる、構成回路
を有する請求項1に記載のDRAMデバイス。
【請求項３】
前記構成回路が、
前記入力データを保持するラッチ回路であって、前記M個のサブブロックリフレッシュデータが、前記保持される入力データに従って作られる、ラッチ回路
を有する請求項2に記載のDRAMデバイス。
【請求項４】
前記ラッチ回路が、
前記M個のサブブロックリフレッシュデータをラッチするM個のラッチする回路であって、前記M個のラッチする回路のそれぞれが、前記M個のサブブロックリフレッシュデータの各々の1つを独立にラッチする、M個のラッチする回路
を有する請求項3に記載のDRAMデバイス。
【請求項５】
前記リフレッシュモードでN個の第1アドレスを作る第1アドレス作成回路であって、Nが整数である、第1アドレス作成回路
をさらに有する請求項4に記載のDRAMデバイス。
【請求項６】
前記リフレッシュ回路が、
前記N個の第1アドレスおよび前記M個のサブブロックリフレッシュデータの論理組合せに応答して前記メモリサブブロックの前記リフレッシュを制御するサブブロックアドレス制御回路
をさらに有する請求項5に記載のDRAMデバイス。
【請求項７】
前記サブブロックアドレス制御回路が、
M個のデコードされた第1アドレス出力を作るために前記第1アドレスをデコードするM個のデコード回路と、
前記M個のデコードされた第1アドレス出力と前記M個のサブブロックリフレッシュデータとを論理的に組み合わせ、これによってM個の第1アドレスを作る、M個の論理回路と
を有する第1アドレスデコード回路
を有する請求項6に記載のDRAMデバイス。
【請求項８】
アドレスを作る第2アドレス作成回路であって、M個のデコードされた第2アドレスを作るために第2アドレスをデコードするM個のデコード回路を有する、第2アドレス作成回路
をさらに有する請求項7に記載のDRAMデバイス。
【請求項９】
前記第1アドレスデコード回路が、
リフレッシュモードで前記M個のデコードされた第1アドレスを、または非リフレッシュモードで前記M個のデコードされた第2アドレスを選択するM個の選択回路であって、M個の選択されたアドレスが、リフレッシュされる前記メモリサブブロックを指定する、M個の選択回路
を有するサブブロック選択回路
をさらに有する請求項8に記載のDRAMデバイス。
【請求項１０】
前記第1アドレス作成回路が、前記第1アドレスとして内部アドレスを作るための内部アドレスプロデューサを有し、
前記第2アドレス作成回路が、前記第2アドレスとして外部アドレスを作るための外部アドレスプロデューサを有する
請求項9に記載のDRAMデバイス。
【請求項１１】
前記構成回路による前記入力データの前記ラッチを制御し、前記リフレッシュモードを検出するコマンド制御回路であって、前記アドレス作成回路による前記アドレスの前記作成および前記サブブロック選択回路による前記選択が、前記リフレッシュモードの前記検出に応答して制御される、コマンド制御回路
をさらに有する請求項10に記載のDRAMデバイス。
【請求項１２】
前記コマンド制御回路が、
前記DRAMデバイス内のセルフリフレッシュモードを検出するモード検出回路
を有する、請求項11に記載のDRAMデバイス。
【請求項１３】
前記リフレッシュモードで第1アドレスを作る第1アドレス作成回路と、
外部アドレスを作る第2アドレス作成回路と
をさらに有する請求項4に記載のDRAMデバイス。
【請求項１４】
前記リフレッシュ回路が、
前記第1アドレス、前記第2アドレス、および前記M個のサブブロックリフレッシュデータの論理組合せに応答して前記メモリサブブロックの前記リフレッシュを制御するサブブロックアドレス制御回路
を有する請求項13に記載のDRAMデバイス。
【請求項１５】
前記サブブロックアドレス制御回路が、
選択されたアドレスを作るために前記リフレッシュモードで前記第1アドレスをまたは前記非リフレッシュモードで前記第2アドレスを選択する選択回路
を有する請求項14に記載のDRAMデバイス。
【請求項１６】
前記サブブロックアドレス制御回路が、
M個のデコードされたアドレスを作るために前記選択されたアドレスをデコードするアドレスデコード回路
をさらに有する請求項15に記載のDRAMデバイス。
【請求項１７】
前記サブブロックアドレス制御回路が、
リフレッシュされる前記メモリサブブロックを指定するM個の選択されたアドレスを作るために、前記M個のデコードされたアドレスおよび前記M個のサブブロックリフレッシュデータを論理的に組み合わせるサブブロック選択回路
をさらに有する請求項16に記載のDRAMデバイス。
【請求項１８】
前記選択回路が、N個の選択されたアドレスを作るために前記N個の第1アドレスまたは前記N個の第2アドレスを選択するN個のセレクタを有し、
前記アドレスデコード回路が、M個のデコードされたアドレスを作るために前記N個の選択されたアドレスをデコードするM個の論理回路を有し、
前記サブブロック選択回路が、前記M個の選択されたアドレスを作るために、前記M個のデコードされたアドレスと前記M個のサブブロックリフレッシュデータとを論理的に組み合わせるM個の論理回路を有する
請求項17に記載のDRAMデバイス。
【請求項１９】
前記第1アドレス作成回路が、前記第1アドレスとして内部アドレスを作る内部アドレスプロデューサを有し、
前記第2アドレス作成回路が、前記第2アドレスとして外部アドレスを作る外部アドレスプロデューサを有する
請求項18に記載のDRAMデバイス。
【請求項２０】
前記構成回路による前記入力データの前記ラッチを制御し、前記リフレッシュモードを検出するコマンド制御回路であって、前記アドレス作成回路による前記アドレスの前記作成および前記選択回路による前記選択が、前記リフレッシュモードの前記検出に応答して制御される、コマンド制御回路
をさらに有する請求項19に記載のDRAMデバイス。
【請求項２１】
M個のメモリサブブロックを有するダイナミックランダムアクセスメモリデバイスをリフレッシュする方法であって、前記Mが、1より大きい整数であり、各サブブロックが、複数のワード線を有し、各ワード線が、複数のデータ記憶セルに接続され、前記セルが、リフレッシュモードでリフレッシュされ、
独立にセットされるM個のサブブロックリフレッシュデータに従って前記メモリサブブロックの前記リフレッシュをリフレッシュモードで制御するステップ
を有する方法。
【請求項２２】
制御する前記ステップが、
入力データに応答して前記M個のサブブロックリフレッシュデータを構成するステップであって、前記M個のサブブロックリフレッシュデータが、前記入力データによって独立にセットされる、ステップ
を有する請求項21に記載の方法。
【請求項２３】
構成する前記ステップが、
前記入力データを保持するステップであって、前記M個のサブブロックリフレッシュデータが、前記保持される入力データに従って作られる、ステップ
を有する請求項22に記載の方法。
【請求項２４】
前記サブブロックを選択するアドレス信号を提供するステップ
をさらに有する請求項23に記載の方法。
【請求項２５】
前記M個のサブブロックリフレッシュデータをラッチするステップであって、各データが、独立にラッチされる、ステップ
をさらに有する請求項24に記載の方法。
【請求項２６】
前記サブブロックを選択するアドレス信号を提供するステップ
をさらに有する請求項25に記載の方法。
【請求項２７】
リフレッシュモードでアドレスを作るステップと、
M個のデコードされたアドレスが前記M個のサブブロックを選択するために提供されるようにするために、前記M個のサブブロックリフレッシュデータと論理的に組み合わされるM個のアドレスを作るために前記アドレスをデコードするステップと
をさらに有する請求項26に記載の方法。
【請求項２８】
リフレッシュモードおよび非セルフリフレッシュモードで選択的に動作させられるダイナミックランダムアクセスメモリデバイス内で使用されるリフレッシュコントローラであって、前記DRAMデバイスが、M個のメモリサブブロックを有し、Mが、1より大きい整数であり、各サブブロックが、複数のワード線を有し、各ワード線が、複数のデータ記憶セルに接続され、前記セルが、リフレッシュモードでリフレッシュされ、
独立にセットされるM個のサブブロックリフレッシュデータに従って前記メモリサブブロックの前記リフレッシュをリフレッシュモードで制御するリフレッシュ回路
を有するリフレッシュコントローラ。
【請求項２９】
入力データに応答して前記M個のサブブロックリフレッシュデータを構成する構成回路であって、前記M個のサブブロックリフレッシュデータが、前記入力データによって独立にセットされる、構成回路
をさらに有する請求項28に記載のリフレッシュコントローラ。
【請求項３０】
前記構成回路が、
前記入力データを保持するラッチ回路であって、前記M個のサブブロックリフレッシュデータが、前記保持される入力データに従って作られる、ラッチ回路
を有する請求項28に記載のリフレッシュコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的には半導体集積回路に関し、より具体的にはパーシャルアレイリフレッシュ(partial array refresh)機能を有するダイナミックランダムアクセスメモリに関する。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ(DRAM)集積回路デバイスにおいて、DRAMセルアレイは、通常、ロウおよびカラムに配置され、特定のDRAMセルが、アレイ内のそのロウおよびカラムを指定することによってアドレッシングされるようになっている。ワード線が、セルのロウを、そのセル内のデータを検出するビット線センスアンプのセットに接続する。読み取り動作では、ビット線センスアンプ内のデータのサブセットが、出力のために選択される。すなわち「カラム選択される」。DRAMセルは、通常は充電され放電されるストレージキャパシタの形で記憶されたデータが、比較的短い期間の後に消散するという意味で、「ダイナミック」である。したがって、情報を保持するために、DRAMセルの内容をリフレッシュしなければならない。ストレージキャパシタの充電状態または放電状態を、反復的な形で個々のメモリセルに再適用しなければならない。リフレッシュ動作の間に許容できる時間の最大の長さは、DRAMセルアレイを構成するストレージキャパシタの電荷蓄積能力によって決定される。DRAM製造業者は、通常、DRAMセル内のデータ保持を保証するリフレッシュ時間を指定する。
【０００３】
リフレッシュ動作は、読み取り動作に似ているが、データは出力されない。ビット線センスアンプによるセル内のデータのセンシングに、そのデータがセルに再書込されることをもたらす復元動作が続く。したがって、データが「リフレッシュされる」。リフレッシュ動作は、ロウアドレスに従ってワード線をイネーブルし、ビット線センスアンプをイネーブルすることによって実行される。さらに、リフレッシュ動作は、外部リフレッシュアドレスを受け取らずに、ビット線センスアンプを動作させることによって実行することができる。この場合に、DRAMデバイスチップ内に集積されたリフレッシュアドレスカウンタが、外部リフレッシュコマンドを受け取った後にロウアドレスを生成する。DRAMセルが、記憶されたデータを保持するためにセルフリフレッシュ機能によってリフレッシュされることは、周知である。このセルフリフレッシュ機能は、メモリセル内に書き込まれたデータを保持するために、DRAMが「スタンバイ」モードである時にDRAM内で自動的にリフレッシュ動作を実行する機能である。
【０００４】
モバイル応用の低消費電力DRAMデバイスでは、スタンバイモードまたはスリープモード中の電力消費がクリティカルである。スタンバイモードまたはスリープモード中の電力消費の主要部分は、データを保持するためのリフレッシュ動作に関するものである。したがって、スタンバイモードまたはスリープモード中の電力低減の鍵は、リフレッシュ頻度を下げることである。低消費電力DRAMデバイスで、使用可能な電力低減特徴の1つは、スタンバイモードまたはスリープモード中のリフレッシュ動作およびセルフリフレッシュ動作をメモリアレイ全体のうちの一部に制限するパーシャルリフレッシュ(partial refresh)である。この特徴は、デバイスが、ホストシステムによって要求されるメモリアレイのうちの一部だけをリフレッシュすることによって、リフレッシュ電流を減らすことを可能にする。その技法が、固定アレイ位置を有する1/4アレイ、1/2アレイ、または3/4アレイのアレイ選択をサポートする「パーシャルアレイリフレッシュ」である。たとえば、低消費電力拡張モードレジスタを用いるパーシャルアレイセルフリフレッシュ節電機能が既知である(たとえば、Micron(登録商標)256Mb:x32、MOBILE SDRAMのデータシートを参照されたい)。
【０００５】
既知のパーシャルアレイセルフリフレッシュ方式では、固定された事前に決定されるパーシャルアレイ選択が、モードレジスタセッティングにより実行される。したがって、節電のためのアレイ選択の柔軟な組合せは実行されない。「バンク」、「サブブロック」、または「サブアレイ」として区分されるDRAMデバイスでは、バンクアドレス、サブブロックアドレス、またはサブアレイアドレスが、パーシャルアレイメモリへのより高速のアクセスを達成するための主要な性能要因である。低消費電力DRAMデバイスでのパーシャルアレイセルフリフレッシュ特徴を制限することが、DRAM性能劣化を伴わない、単純な解決策である。したがって、固定された事前に決定される方式は、節電とDRAM性能との間のよい妥協である。
【０００６】
単純化された従来のDRAMデバイスを、図1に示す。例のDRAMデバイスを示す図1を参照すると、メモリコントローラ(図示せず)が、DRAM動作に関するコマンドおよびアドレスをこのDRAMデバイスに供給する。このDRAMデバイスは、4つのバンク112-0、112-1、112-2、および112-3からなるフルメモリブロックを有する。外部コマンドコントローラ121は、クロックと同期化されるが、コマンドデコーダを有し、このコマンドデコーダは、コマンドを解釈し、メモリブロックをリフレッシュすべきか否かを示すリフレッシュ要求信号123を生成する。このコマンドは、EMRS(拡張モードレジスタセット)コマンドを有する。EMRSコマンドが外部コマンドコントローラ121に供給される時に、EMRS信号125が、そのコマンドデコーダによって供給される。
【０００７】
拡張モードレジスタ131が、モードレジスタセットコマンドBA[0:1]に従って、その中の選択アドレス「A[0:2]」に担持される情報を書き込む。選択アドレス「A[0:2]」は、パーシャルアレイセルフリフレッシュ(PASR)構成の命令を与える。PASR構成情報が拡張モードレジスタ131に書き込まれたならば、PASRは、PASR信号133を供給し、このPASR信号133の諸ビットは、「フルアレイ」をリフレッシュしなければならないのか、あるいはパーシャルアレイをセルフリフレッシュモードでリフレッシュしなければならないのかを示す。リフレッシュ要求信号123およびPASR信号133に応答して、内部バンクアドレスカウンタ135は、内部バンクアドレスを有する内部バンクアドレス信号137を生成し、この内部バンクアドレス信号137は、マルチプレクサ141に供給される。
【０００８】
また、モードレジスタセットコマンドBA[0:1]は、外部バンクアドレスラッチ143によってラッチされる。ラッチされたアドレスに従って、外部バンクアドレスラッチ143は、外部バンクアドレスを有する外部バンクアドレス信号145をマルチプレクサ141に供給する。マルチプレクサ141は、リフレッシュ要求信号123に応答して、内部バンクアドレスまたは外部バンクアドレスを選択する。
【０００９】
リフレッシュ要求信号123の「1」または「0」に応答して、マルチプレクサ141は、内部バンクアドレス信号137の内部バンクアドレスまたは外部バンクアドレス信号145の外部バンクアドレスを選択する。選択されたアドレスは、バンクアドレスデコーダ151に供給され、バンクアドレスデコーダ151は、デコードされたアドレス信号153を4つのバンク112-0、112-1、112-2、および112-3からなるフルメモリブロックに供給する。デコードされたアドレス信号153は、4つのバンク選択信号154-0、154-1、154-2、および154-3を有する。したがって、バンクアドレスデコーダ151は、4つのバンク選択信号154-0、154-1、154-2、および154-3のうちの1つをイネーブルする。
【００１０】
モードレジスタセットコマンドBA[0:1]および選択アドレス「A[0:2]」に従って、バンクが、次の表1に示されているように指定される。
【００１１】
【表１】
2009535751.tif 000003
【００１２】
図1に示されたDRAMデバイスでは、PASRは、固定されたアレイ位置を有する1/4アレイ(すなわち、1つのバンク)、1/2アレイ(すなわち、2つのバンク)、または3/4アレイ(すなわち、3つのバンク)のアレイ選択だけをサポートする。DRAMデバイスは、セルフリフレッシュモードで電力消費を節約する能力を有するが、セルフリフレッシュモードで保持されるメモリバンクを選択する制御性に欠ける。EMRS機能を有するそのような低消費電力DRAM設計は、フルメモリアレイ、1/2メモリアレイ、または1/4メモリアレイを選択することを可能にする。たとえば、1/4メモリアレイがセルフリフレッシュモードについて選択される時に、DRAMデバイスは、1/4メモリの選択について最下位バンクをイネーブルする。したがって、特定のデータ保持のために他のメモリバンクを選択することが、可能ではない場合がある。セルフリフレッシュモードについて、バンクの別の組合せ、たとえばバンク[0]およびバンク[3]を選択することが、可能ではない場合もある。
【非特許文献１】Micron(登録商標)256Mb:x32、MOBILE SDRAMのデータシート
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、独立パーシャルアレイリフレッシュ機能を有する改善されたダイナミックランダムアクセスメモリ(DRAM)を提供することである。
【課題を解決するための手段】
【００１４】
一態様によれば、M個のメモリサブブロックを有するメモリを有するダイナミックランダムアクセスメモリ(DRAM)デバイスが提供され、前記Mは、1より大きい整数である。各サブブロックは、複数のワード線を有する。各ワード線は、複数のデータ記憶セルに接続される。セルは、リフレッシュ動作によってリフレッシュされる。また、このDRAMデバイスは、独立にセットされるM個のサブブロックリフレッシュデータに従って、リフレッシュモードでメモリサブブロックのリフレッシュを制御するリフレッシュ回路を有する。
【００１５】
有利なことに、リフレッシュ回路は、入力データに応答してM個のサブブロックリフレッシュデータを構成する構成回路を有する。M個のサブブロックリフレッシュデータは、入力データによって独立にセットされる。たとえば、構成回路は、入力データを保持するラッチ回路を有する。M個のサブブロックリフレッシュデータは、保持される入力データに従って作られる。ラッチ回路は、M個のサブブロックリフレッシュデータをラッチするM個のラッチする回路を有することができる。M個のラッチする回路のそれぞれは、M個のサブブロックリフレッシュデータの各々の1つを独立にラッチする。
【００１６】
もう1つの態様によれば、M個のメモリサブブロックを有するダイナミックランダムアクセスメモリデバイスをリフレッシュする方法が提供され、前記Mは、1より大きい整数であり、各サブブロックは、複数のワード線を有し、各ワード線は、複数のデータ記憶セルに接続され、セルは、リフレッシュモードでリフレッシュされる。この方法は、独立にセットされるM個のサブブロックリフレッシュデータに従ってメモリサブブロックのリフレッシュをリフレッシュモードで制御するステップを有する。
【００１７】
たとえば、制御するステップは、入力データに応答してM個のサブブロックリフレッシュデータを構成するステップを有し、M個のサブブロックリフレッシュデータは、入力データによって独立にセットされる。構成するステップは、入力データを保持するステップを有し、M個のサブブロックリフレッシュデータは、保持される入力データに従って作られる。
【００１８】
有利なことに、この方法は、サブブロックを選択するアドレス信号を提供するステップをさらに有する。
【００１９】
さらなる態様によれば、リフレッシュモードおよび非セルフリフレッシュモードで選択的に動作させられるダイナミックランダムアクセスメモリデバイス内で使用されるリフレッシュコントローラが提供され、DRAMデバイスは、M個のメモリサブブロックを有し、Mは、1より大きい整数である。各サブブロックは、複数のワード線を有する。各ワード線は、複数のデータ記憶セルに接続される。セルは、リフレッシュモードでリフレッシュされる。このリフレッシュコントローラは、独立にセットされるM個のサブブロックリフレッシュデータに従ってメモリサブブロックのリフレッシュをリフレッシュモードで制御するリフレッシュ回路を有する。
【００２０】
有利なことに、このリフレッシュコントローラは、入力データに応答してM個のサブブロックリフレッシュデータを構成する構成回路をさらに有し、M個のサブブロックリフレッシュデータは、入力データによって独立にセットされる。
【００２１】
たとえば、構成回路は、入力データを保持するラッチ回路を有し、M個のサブブロックリフレッシュデータは、保持される入力データに従って作られる。
【００２２】
本発明の実施形態によれば、最小に適合したアレイサイズに基づく、完全に独立なパーシャルアレイリフレッシュおよびセルフリフレッシュによってメモリセルをリフレッシュするDRAMデバイスおよび方法が提供される。任意の種類のアレイ組合せを、入力データ選択によって選択し、リフレッシュすることができる。これらの実施形態では、アレイ選択の無制限の制御性が、リフレッシュおよびセルフリフレッシュについて達成される。構成可能なパーシャルアレイレジストレーション(partial array registration)が、データ入力によって実行される。本発明の実施形態は、メモリアレイブロックの選択の柔軟性と、リフレッシュおよびセルフリフレッシュに関するアレイの無制限の組合せと、データ保持に関するユーザ選択可能なアレイが特に低消費電力モバイル応用向けの有効なメモリ制御プログラミングをもたらすことという利益を達成する。
【００２３】
本発明の他の態様および特徴は、添付の図面に併せて本発明の具体的な実施形態についての以下の説明を検討することによって、当該技術分野の当業者にとって明らかになる。
【００２４】
本発明の実施形態は、添付された図面に関連づけられて、一例としてのみ、以下に説明される。
【発明を実施するための最良の形態】
【００２５】
本発明の一例実施形態の次の詳細な説明では、その一部を形成する添付図面を参照しており、添付図面では、一例として、本発明を実施できる特定の一例実施形態を示している。これらの実施形態は、当業者が本発明の実施をすることができる程度以上に十分に詳細に説明され、他の実施形態を利用できることと、論理的変更、機械的変更、電気的変更、および他の変更を、本発明の範囲から逸脱せずに行えることとを理解されたい。したがって、次の詳細な説明は、限定的な意味で解釈されてはならず、本発明の範囲は、添付の特許請求の範囲によって定義される。
【００２６】
全般的に、本発明は、ダイナミックランダムアクセスメモリ(DRAM)デバイスに含まれるアレイ内のメモリセルのリフレッシュをもたらす。DRAMデバイスに適用される本発明を、これから説明するが、このDRAMデバイスは、DRAMセルをリフレッシュする機能を有する。本発明による実施形態では、セルフリフレッシュ機能すなわちパーシャルアレイセルフリフレッシュ(PASR)を実行するDRAMデバイスが説明される。本発明のいくつかの実施形態は、通常のリフレッシュ機能すなわち、パーシャルアレイリフレッシュ(PAR)にも適用可能である。図2に、本発明の一実施形態によるDRAMデバイスを示す。図2を参照すると、サブブロック選択入力データDIN[1:M]を有するデータ入力信号201が、パーシャルアレイリフレッシュ(PAR)構成レジスタ203に供給される。PAR構成レジスタ203は、M個のラッチ204-1〜204-Mを有する。サブブロック選択入力データDINは、複数のメモリサブブロックに対応するM個のデータを有する。Mは、1より大きい整数である。PAR構成レジスタ203は、サブブロックアドレスコントローラ209にPARセッティング信号207を供給する。リフレッシュ信号「REFRESH」208が、サブブロックアドレスコントローラ209に供給される。リフレッシュ信号208に応答して、第1アドレスプロデューサ210が、サブブロックアドレスコントローラ209に供給されるNビットによって表される第1アドレス(たとえば、内部アドレス)信号211を作る。いくつかの実施形態で、このNビット(たとえば、4ビット)の各順列は、M個のサブブロック(たとえば、16個のサブブロック)のうちの1つに関連する。また、第2アドレスプロデューサ216が、サブブロックアドレスコントローラ209に供給されるNビットによって表される第2アドレス(たとえば、外部アドレス)信号213を作る。サブブロックアドレスコントローラ209は、サブブロックアドレス信号217をメモリ219に供給し、メモリ219は、M個のサブブロック220-1〜220-Mに分割される。リフレッシュ信号208がリフレッシュモードを示す時に、内部アドレス信号211が供給される。
【００２７】
サブブロック選択入力データDIN内のM個のデータのそれぞれは、M個のラッチ204-1〜204-Mの各々の1つにラッチされすなわち保持される。ラッチ204-1〜204-Mは、PARセッティング信号207のM個のPAR構成データを作る。リフレッシュ信号208に応答して、サブブロックアドレスコントローラ209は、第2アドレス信号213またはPARセッティング信号207および第1アドレス信号211に従って、サブブロックアドレス信号217に含まれるサブブロックアドレスSubAd[1:M]を作る。より具体的には、リフレッシュ信号208が「REFRESH」状態である場合には、第1アドレス信号211が使用され、そうでない場合には、第2アドレス信号213が使用される。作られるサブブロックアドレスは、サブブロック220-1〜220-Mから、リフレッシュされるメモリサブブロックを指定し、または選択する。リフレッシュ信号208がセルフリフレッシュ要求を表す時には、メモリ219の指定されたサブブロック220-1〜220-Mが、セルフリフレッシュされる。サブブロックアドレス信号217が、通常のリフレッシュ要求を表す時には、メモリ219の指定されたサブブロック220-1〜220-Mは、通常動作中にリフレッシュされる。データ入力信号201のサブブロック選択入力データDINは、PAR構成レジスタ203のラッチ204-1〜204-M内で独立にセットされる。PARセッティング信号207のデータは、他とは独立にセットされる。メモリ219のサブブロック220-1〜220-Mは、独立に指定され、または選択される。したがって、完全に独立のパーシャルアレイリフレッシュ機能が達成される。
【００２８】
DRAMデバイスのより詳細な実施形態を説明する。本発明による次の実施形態では、信号の論理「ハイ」状態および論理「ロウ」状態が、2つの異なる電圧V1およびV2(<V1)によって表される。たとえば、電圧V1およびV2は、それぞれ「ハイ」供給電圧VDDおよび「ロウ」供給電圧VSSである。
【００２９】
図3に、本発明の実施形態によるDRAMデバイスを示す。このDRAMデバイスは、16個のメモリサブブロックを有するメモリを有する。この実施形態では、たとえば、サブブロック選択入力SubAd[1:16]の形のアドレスデータが、DRAMのフルメモリブロックの16個の異なるメモリサブブロックに対応する16ビットのピン(図示せず)から供給される。各データ入力ピンは、メモリの各々のサブブロックに関連する。
【００３０】
図3を参照すると、外部コマンドコントローラ221は、コマンドデコーダ222を有し、コマンドデコーダ222は、クロック信号223のクロックと同期化され、コマンド「/RAS」、「/CAS」、「/WE」、「/CS」を有するコマンド信号225を受け取る。コマンドデコーダ222は、コマンドを解釈し、パーシャルアレイセルフリフレッシュ(PASR)構成情報を書き込むためにPASR構成レジスタ231に構成制御クロック信号227を供給する。また、外部コマンドコントローラ221は、内部アドレスカウンタ233およびサブブロックセレクタ241にリフレッシュ要求信号229を供給する。PASR構成レジスタ231は、サブブロック選択入力データDIN[1:16]を有するデータ入力信号247を受け取る。PASR構成レジスタ231は、サブブロック選択入力データDIN[1:16]をラッチする16個のフリップフロップを有し、PASR構成レジスタセットコマンドを有するPASR信号251を供給する。PASR構成レジスタセットコマンドを有する各信号は、アクティブ「ハイ」信号である。
【００３１】
いくつかの実施形態で、リフレッシュ要求信号229は、セルフリフレッシュモード信号である。このセルフリフレッシュモード信号は、セルフリフレッシュに入る時およびセルフリフレッシュから出る時に、外部コマンドコントローラ221によって供給される。セルフリフレッシュモード動作では、内部的に生成されるアドレス(ロウまたはワードに関する)が、内部アドレスカウンタ233によって出力される。
【００３２】
内部アドレスカウンタ233は、リフレッシュ要求信号229に応答して、4ビット内部アドレス信号「IA[0:3]」255を生成する。内部アドレス信号255は、内部アドレスデコーダ237に供給される。内部アドレス信号255の各ビット信号は、各々の所定の反復周期および所定のパルス幅を有する反復パルス信号である。内部アドレスデコーダ237は、16個のデコードされた内部アドレスInAd[1:16]を有するデコードされた内部アドレス信号256をサブブロックセレクタ241に供給する。4ビット外部アドレス信号「ADDR[0:3]」261が、外部アドレスラッチ263に供給され、外部アドレスラッチ263は、アドレスADDR[0:3]をラッチし、クロック信号「CLK」223と同期化する。外部アドレスラッチ263は、4ビット外部アドレス信号「EA[0:3]」267を外部アドレスデコーダ239に供給し、外部アドレスデコーダ239は、16個のデコードされた外部アドレス「ExAd[1:16]」を有するデコードされた外部アドレス信号268をサブブロックセレクタ241に供給する。
【００３３】
リフレッシュ要求信号229に応答して、サブブロックセレクタ241は、デコードされた外部アドレス信号268またはデコードされた内部アドレス信号256を選択し、サブブロックアドレス信号271をメモリ280に供給する。メモリ280は、16個のサブブロックを有する。メモリ280は、複数のワード線、ビット線、およびデータセル(図示せず)を有する。
【００３４】
図4に、図3に示されたPASR構成レジスタ231の詳細な回路を示す。図4を参照すると、PASR構成レジスタ231は、16個のDタイプフリップフロップ(D-FF)245-1〜245-16を有し、これらのD-FFのD入力は、データ入力信号247に含まれる各々のデータ入力信号338-1〜338-16を受け取る。構成制御クロック信号227は、D-FF 245-1〜245-16のクロック入力CKに共通して供給される。16個のD-FF 245-1〜245-16は、PASR信号251に含まれる16個のPASRビット信号342-1〜342-16を供給する。
【００３５】
次の表2は、サブブロック選択入力データDIN[1]〜DIN[16]とパーシャルアレイセルフリフレッシュ(PASR)セッティングとの間の関係を示す。
【００３６】
【表２】
2009535751.tif 000004
【００３７】
図5に、図3に示された内部アドレスデコーダ237の詳細な回路を示す。図5を参照すると、内部アドレス信号255は、4つの内部アドレスビット信号345-0、345-1、345-2、および345-3によって表される4つの内部アドレスIA[0]、IA[1]、IA[2]、およびIA[3]を有し、これらの内部アドレスビット信号は、それぞれが4つの入力I0、I1、I2、およびI3を有する16個のANDゲート371-1〜371-16に供給される。ANDゲート371-1〜371-16は、16個のANDゲート375-1〜375-16に供給される16個の内部出力ビット信号373-1〜373-16を供給する。また、PASR信号251は、16個のANDゲート375-1〜375-16に供給される16個のPASRビット信号342-1〜342-16を有する。16個のANDゲート375-1〜375-16は、デコードされた内部アドレス信号256に含まれる16個のデコードされた内部アドレスビット信号347-1〜347-16を供給する。
【００３８】
次の表3に、内部アドレスビットIA[0:3]と論理「ハイ」になる内部アドレス出力IAO[1:16]との間の関係を示す。次の表では、「0」および「1」が、それぞれ論理「ロウ」および論理「ハイ」を表す。
【００３９】
【表３】
2009535751.tif 000005
【００４０】
上の表3に示された論理動作を実行するために、ANDゲート371-1〜371-16は、所定の反転入力を有する。たとえば、ANDゲート371-1は、4つの反転入力I0、I1、I2、およびI3を有する。ANDゲート371-2は、3つの反転入力I1、I2、およびI3を有する。同様に、ANDゲート371-15は、1つの反転入力I0を有する。ANDゲート371-16は反転入力を有しない。
【００４１】
次の表4に、論理「ハイ」になるPASR、論理「ハイ」になるIAO、およびメモリ280内で指定されるか選択されるサブブロックの間の関係を示す。
【００４２】
【表４】
2009535751.tif 000006
【００４３】
図6に、図3に示された外部アドレスデコーダ239の詳細な回路を示す。図6を参照すると、外部アドレス信号267は、16個のANDゲート364-1〜364-16に供給される4つの外部アドレスビット信号357-0、357-1、357-2、および357-3によって表される4つの外部アドレスEA[0]、EA[1]、EA[2]、およびEA[3]を有する。ANDゲート364-1〜364-16は、デコードされた外部アドレス信号268に含まれる16個のデコードされた外部アドレスビット信号359-1〜359-16を有する。次の表5に、内部アドレスIAビットとメモリ280内で指定されるか選択されるサブブロックとの間の関係を示す。次の表では、「0」および「1」が、それぞれ論理「ロウ」および論理「ハイ」を表す。
【００４４】
【表５】
2009535751.tif 000007
【００４５】
上の表5に示された論理動作を実行するために、ANDゲート364-16、364-15、…364-1は、図5に示されたANDゲート371-16、371-15、…、371-1の反転入力と同一の所定の反転入力を有する。
【００４６】
図7に、図3に示されたサブブロックセレクタ241およびメモリ280の詳細な回路を示す。図7を参照すると、デコードされた外部アドレス信号268に含まれるデコードされた外部アドレスビット信号359-1〜359-16およびデコードされた内部アドレス信号256に含まれるデコードされた内部アドレスビット信号347-1〜347-16が、サブブロックセレクタ241内に含まれる16個の選択論理回路421-1〜421-16に供給される。16個の選択論理回路421-1〜421-16は、同一の回路構造であり、それぞれが、2つのNANDゲートおよび1つのNORゲートを有する。
【００４７】
リフレッシュ要求信号229およびそのインバータ418によって反転された信号419は、16個の選択論理回路421-1〜421-16に供給される。選択論理回路421-16では、NANDゲート431-16が、デコードされた内部アドレスビット信号347-16およびリフレッシュ要求信号229を受け取り、NANDゲート433-16が、デコードされた外部アドレスビット信号359-16および反転された信号419を受け取る。NANDゲート431-16および433-16からの2つの論理出力信号は、NORゲート435-16に供給され、NORゲート435-16は、サブブロックビット信号439-16を供給する。同様に、選択論理回路421-15は、デコードされた内部アドレスビット信号347-15およびリフレッシュ要求信号229を受け取るNANDゲート431-15と、デコードされた外部アドレスビット信号359-15および反転された信号419を受け取るNANDゲート433-15とを有する。NANDゲート431-15および433-15からの2つの論理出力信号は、NORゲート435-15に供給され、NORゲート435-16は、サブブロックビット信号439-15を供給する。選択論理回路421-1では、NANDゲート431-1が、デコードされた内部アドレスビット信号347-1およびリフレッシュ要求信号229を受け取る。NANDゲート433-1が、デコードされた外部アドレスビット信号359-1および反転された信号419を受け取る。NANDゲート431-1および433-1からの2つの論理出力信号は、NORゲート435-1に供給され、NORゲート435-1は、サブブロックビット信号439-1を供給する。16個のサブブロックビット信号439-1〜439-16が、サブブロックアドレス信号271に含まれる。
【００４８】
メモリ280は、それぞれサブブロックビット信号439-1〜439-16を受け取る16個のサブブロック441-1〜441-16を有する。メモリ280は、複数のワード線、ビット線、およびデータセル(図示せず)を有する。サブブロック441-1は、ワード線WL-1〜WL-Nを有する。サブブロック441-2は、ワード線WL-(N+1)〜WL-2Nを有する。サブブロック441-15は、ワード線WL-(14N+1)〜WL-15Nを有する。サブブロック441-16は、ワード線WL-(15N+1)〜WL-16Nを有する。
【００４９】
図8に、図3に示されたDRAMデバイス内のアドレッシングの例を示す。図8を参照すると、PASR信号251は、メモリ280の16個のサブブロック441-1〜441-16をアドレッシングするためにPASR[1]〜PASR[16]を有する。
【００５０】
図3〜8を参照すると、PASR構成レジスタ231は、本明細書でPASR信号「PASR[1:16]」251と呼ばれる16個の異なる信号ビットを生成する。この16ビット信号は、選択論理回路421-1〜421-16を介してサブブロック441-1〜441-16を有する16個のメモリサブブロックの任意の1つをイネーブルし、またはディスエーブルする。たとえば、PASR[1]が論理的に「ハイ」にセットされている場合に、メモリ280のsubblock[1] 441-1がリフレッシュされる。PASR[1]が論理的に「ロウ」にセットされている場合に、subblock[1] 441-1は非リフレッシュになり、その結果、その中のデータが失われる可能性がある。
【００５１】
図9に、図3に示されたDRAMデバイスの動作を示す。図3〜9を参照すると、動作モードでは、メモリコントローラ(図示せず)が、DRAMデバイス(すなわち、PASR構成レジスタ231)へのデータ入力信号247としてサブブロック選択入力データDIN[1:16]を供給する。サブブロック選択入力データDIN[1:16]が供給され、PASR構成レジスタセットコマンドが、D-FF 245-1〜245-16にラッチされる(ステップ511)。外部コマンドコントローラ221のコマンドデコーダ222が、コマンド信号225のコマンドをデコードする(ステップ512)。セルフリフレッシュエントリコマンドが検出される場合(ステップ513のYES)には、セルフリフレッシュ動作を実行する(ステップ514)。セルフリフレッシュエグジットコマンドが外部コマンドコントローラ221によって検出される(ステップ515のYES)まで、セルフリフレッシュ動作を実行する(ステップ514)。セルフリフレッシュエントリコマンドが検出されない場合(ステップ513のNO)、またはセルフリフレッシュエグジットが検出される場合(ステップ515のYES)には、DRAMデバイスがディープパワーダウンモードであるかどうかを判定する(ステップ516)。ディープパワーダウンコマンドがコマンドデコーダ222によって検出されない場合(ステップ516のNO)には、通常動作を実行する(ステップ517)。その後、ステップ512〜516の上の動作を繰り返す。しかし、DRAMデバイスがディープパワーダウンモードである場合(ステップ516のYES)、すなわち、ディープパワーダウンコマンドがコマンドデコーダ222によって検出される場合には、DRAMデバイスの動作は、ディスエーブルされる。
【００５２】
図10に、図9に示されたステップ514でのDRAMデバイスのセルフリフレッシュ動作を示す。図2〜10を参照すると、サブブロック選択入力データDIN[1:16]は、既にPASR構成レジスタ231の16個のD-FF 245-1〜245-16にラッチされており(ステップ511)、PASR構成レジスタ231は、PASR信号251を作る(ステップ521)。内部アドレスカウンタ233が、内部アドレス信号「IA[0:3]」255を生成し、内部アドレスデコーダ237が、デコードされた内部アドレス信号「InAd[1:16]」256を作る(ステップ522)。リフレッシュ要求信号229に応答して、サブブロックアドレスSubAd[1:16]を有するサブブロックアドレス信号271を作り、サブブロックセレクタ241が、メモリ280のサブブロック441-1〜441-16を選択する(ステップ523)。サブブロック441-1〜441-16からの選択されたサブブロック(1つまたは複数)では、セルフリフレッシュ動作を用いて、既知のアドレス制御動作を実行して、DRAMセルが接続されたワード線WLのどれがリフレッシュされるかを選択する(ステップ524)。
【００５３】
図11に、図9に示されたステップ517でのDRAMデバイスの通常動作を示す。図2〜11を参照すると、外部アドレスラッチ263が、外部アドレス信号261のADDR[0:3]をラッチし(ステップ531)、外部アドレス信号267のEA[0:3]を供給する。外部アドレスデコーダ239が、EA[0:3]をデコードし(ステップ532)、デコードされた外部アドレス信号268のデコードされたアドレスExAd[1:16]が、サブブロックセレクタ241に供給される(ステップ533)。サブブロックセレクタ241は、デコードされた外部アドレス信号268のどのデコードされた外部アドレスExAd[1:16]が選択されるかを選択し、サブブロックセレクタ241は、メモリ280のサブブロック441-1〜441-16を選択する(ステップ534)。その後、通常のメモリアクセス動作を実行する(ステップ535)。
【００５４】
たとえば、PASR[16]が論理的に「ハイ」にセットされている時に、これは、subblock[16]がリフレッシュされることを意味する。PASRビット信号342-16(「ハイ」)に応答して、ANDゲート375-16は、内部出力ビット信号373-16「IAO[16]」をデコードされた内部アドレスビット信号347-16(「InAd[16]」)として渡す。リフレッシュ要求信号229の「ハイ」論理状態によって、デコードされた内部アドレスビット信号347-16が、NANDゲート431-16によって反転され、選択論理回路421-16のNORゲート435-16によって再反転される。したがって、デコードされた内部アドレスビット信号347-16の内部アドレスInAd[16]が、サブブロックビット信号439-16として供給される。デコードされた内部アドレスInAd[16]の「ハイ」状態は、サブブロック441-16をセルフリフレッシュ期間中にリフレッシュすることを可能にする。リフレッシュ要求信号229が論理「ロウ」である場合には、選択論理回路421-16〜421-1のNANDゲート431-16〜431-1は、デコードされた内部アドレスビット信号347-16〜347-1の内部アドレスInAd[16:1]を渡さず、デコードされた外部アドレスビット信号359-16〜359-1の外部アドレスExAd[16:1]が、メモリ280へサブブロック441-16〜441-1によって転送される。
【００５５】
PASR構成レジスタ231のセッティングに従って、パーシャルアレイリフレッシュが変更される。次の表6に、セルフリフレッシュモードでsubblock[1]からsubblock[6]までをリフレッシュするためのPASR構成レジスタ231のセッティング(論理状態)を示す。次の表では、「L」および「H」は、それぞれ論理「ロウ」および論理「ハイ」を表す。
【００５６】
【表６】
2009535751.tif 000008
【００５７】
上のセッティングによれば、セルフリフレッシュのシーケンスは、subblock[6] > subblock[5] > subblock[4] > subblock[3] > subblock[2] > subblock[1]である。シーケンス動作は、アドレス信号の反復パルスに応答して実行される。
【００５８】
次の表7に、subblock[1]、subblock[8]、およびsubblock[16]をセルフリフレッシュモードでリフレッシュするためのPASR構成レジスタ231のセッティングを示す。
【００５９】
【表７】
2009535751.tif 000009
【００６０】
上のセッティングによれば、セルフリフレッシュのシーケンスは、subblock[16] > subblock[8] > subblock[1]である。
【００６１】
次の表8に、subblock[1]からsubblock[16]までをセルフリフレッシュモードでリフレッシュするためのPASR構成レジスタ231のセッティングを示す。
【００６２】
【表８】
2009535751.tif 000010
【００６３】
上のセッティングによれば、セルフリフレッシュのシーケンスは、subblock[16] > subblock[15] > subblock[14] > subblock[13] > subblock[12] > subblock[11] > subblock[10] > subblock[9] > subblock[8] > subblock[7] > subblock[6] > subblock[5] > subblock[4] > subblock[3] > subblock[2] > subblock[1]である。
【００６４】
次の表9に、どのサブブロックもセルフリフレッシュモードでリフレッシュしないようにするためのPASR構成レジスタ231のセッティングを示す。
【００６５】
【表９】
2009535751.tif 000011
【００６６】
要約すると、説明した特定の実施態様について、セルフリフレッシュモードである間に、リフレッシュされるメモリのサブブロックは、PASR構成レジスタ231と、内部アドレスカウンタ233からのデコードされたアドレスとの論理組合せによって選択される。
【００６７】
データ入力信号201によって表されるサブブロック選択入力データDIN[1:M]に従って、別々のPASRセッティング(PASR[1:16])が、サブブロック441-1〜441-16の各々のサブブロックについて提供され、複数のメモリサブブロックのパーシャルリフレッシュの完全に独立の制御性が実行されるという結果を伴う。したがって、メモリサブアレイの個数と同一個数の専用のパーシャルアレイリフレッシュ信号は、スタンバイモードまたはスリープモードでの節電の最大の制御性ならびに性能の観点でのメモリ使用の最大の柔軟性を提供する非常に効率的な形である。
【００６８】
図12に、本発明のもう1つの実施形態によるDRAMデバイスを示す。このDRAMデバイスは、16個のメモリサブブロックを有するメモリを有する。この実施形態では、たとえば、データが、DRAMのフルメモリブロックの16個の異なるメモリサブブロックに対応する16ビットのピンから供給される。各データ入力ピンは、メモリの各々のサブブロックに関連する。
【００６９】
図12を参照すると、クロック信号613のクロックと同期化される、コマンドデコーダ612を有する外部コマンドコントローラ611が、コマンド「/RAS」、「/CAS」、「/WE」、および「/CS」を有するコマンド信号615を受け取る。コマンドデコーダ612は、コマンドを解釈し、構成レジストレーション情報を書き込むためにPASR構成レジスタ621に構成制御クロック信号617を供給する。また、外部コマンドコントローラ611は、内部アドレスカウンタ623およびアドレスセレクタ629にリフレッシュ要求信号619を供給する。PASR構成レジスタ621は、サブブロック選択入力データDIN[1:16]を有するデータ入力信号637を受け取る。PASR構成レジスタ621は、サブブロック選択入力データDIN[1:16]をラッチする16個のフリップフロップを有し、PASR構成レジスタセットコマンド「PASR[1:16]」を有するPASR信号641を供給する。内部アドレスカウンタ623は、アドレスセレクタ629への4ビット内部アドレス信号645「IA[0:3]」を生成する。内部アドレス信号645の各ビット信号は、各々の所定の反復周期および所定のパルス幅を有する反復パルス信号である。4ビット外部アドレス信号「ADDR[0:3]」651が、外部アドレスラッチ653に供給され、外部アドレスラッチ653は、ADDR[0:3]をラッチし、クロック信号613「CLK」と同期化する。外部アドレスラッチ653は、4ビット外部アドレス信号「EA[0:3]」657をアドレスセレクタ629に供給する。
【００７０】
リフレッシュ要求信号619に応答して、アドレスセレクタ629は、内部アドレス信号645または外部アドレス信号657を選択し、選択されたアドレス信号「SeAd[0:3]」646をアドレスデコーダ631に供給する。アドレスデコーダ631は、16ビットのデコードされたアドレス信号「DeAd[1:16]」671をサブブロックセレクタ670に供給し、サブブロックセレクタ670は、PASR信号641を受け取る。サブブロックセレクタ670は、サブブロックアドレス信号「SubAd[1:16]」673を、16個のサブブロックを有するメモリ680に供給する。メモリ680は、複数のワード線、ビット線、およびデータセルを有する。外部コマンドコントローラ611、内部アドレスカウンタ623、および外部アドレスラッチ653は、それぞれ図3に示された外部コマンドコントローラ221、内部アドレスカウンタ233、および外部アドレスラッチ263に対応する。
【００７１】
図13に、図12に示されたPASR構成レジスタ621の詳細な回路を示す。図13を参照すると、PASR構成レジスタ621は、16個のD-FF 745-1〜745-16を有し、これらのD-FFのD入力は、データ入力信号637に含まれる各々のデータ入力信号638-1〜638-16(サブブロック選択入力データDIN[1:16]を有する)を受け取る。構成制御クロック信号617は、D-FF 745-1〜745-16のクロック入力CKに共通して供給される。16個のD-FF 745-1〜745-16は、PASR信号641に含まれる16個のPASRビット信号742-1〜742-16を供給する。
【００７２】
図14に、図12に示されたアドレスセレクタ629およびアドレスデコーダ631の詳細な回路を示す。図14を参照すると、アドレスセレクタ629は、マルチプレクサ721-0〜721-3を有する。外部アドレス信号657は、EA[0:3]を表す4つの外部アドレスビット信号757-0〜757-3を有し、内部アドレス信号645は、IA[0:3]を表す4つの内部アドレスビット信号755-0〜755-3を有する。外部アドレスビット信号757-0、757-1、757-2、および757-3ならびに内部アドレスビット信号755-0、755-1、755-2、および755-3は、それぞれマルチプレクサ721-0〜721-3に供給される。また、マルチプレクサ721-0〜721-3は、リフレッシュ要求信号619を受け取る。リフレッシュ要求信号619が論理「ハイ」である時に、マルチプレクサ721-0〜721-3は、内部アドレスビット信号755-0〜755-3を選択し、リフレッシュ要求信号619が論理「0」である時に、マルチプレクサ721-0〜721-3は、外部アドレスビット信号757-0〜757-3を選択する。マルチプレクサ721-0〜721-3からの選択されたアドレス信号646に含まれる選択されたアドレスビット信号「SeAd[0:3]」722-0〜722-3は、アドレスデコーダ631に含まれる16個のANDゲート764-1〜764-16に供給される。ANDゲート764-1〜764-16は、デコードされたアドレス信号671に含まれる16個のデコードされたアドレスビット信号「DeAd[1:16]」759-1〜759-16を供給する。ANDゲート764-1〜764-16のそれぞれは、図5に示されたANDゲート371-1〜371-16の反転入力または非反転入力と同一である4つの所定の反転入力または非反転入力I0〜I3を有する。
【００７３】
図15に、図12に示されたサブブロックセレクタ670およびメモリ680の詳細な回路を示す。図15を参照すると、サブブロックセレクタ670は、それぞれが2つの入力を有する16個のANDゲート775-1〜775-16を有する。ANDゲート775-1〜775-16の一方の入力は、それぞれデコードされたアドレスビット信号「DeAd[1:16]」759-1〜759-16を受け取る。同様に、ANDゲート775-1〜775-16の他方の入力は、それぞれPASRビット信号742-1〜742-16を受け取る。ANDゲート775-1〜775-16からの論理出力は、サブブロックアドレス信号673に含まれる16個のサブブロックビット信号747-1〜747-16である。16個のサブブロックビット信号747-1〜747-16によって表されるサブブロックアドレスSubAd[1:16]は、それぞれメモリ680の16個のサブブロック741-1〜741-16に供給される。16個のサブブロック741-1〜741-16は、複数のワード線、ビット線、およびデータセルを有するメモリとして形をなす。この実施形態では、メモリは、16個のサブブロック741-1〜741-16に分割される。したがって、サブブロック741-1は、ワード線WL-1〜WL-Nを有する。サブブロック741-2は、ワード線WL-(N+1)〜WL-2Nを有する。サブブロック741-15は、ワード線WL-(14N+1)〜WL-15Nを有する。サブブロック741-16は、ワード線WL-(15N+1)〜WL-16Nを有する。PASR構成レジスタ621は、16個の異なる信号ビットすなわち、PASR信号641「PASR[1:16]」を生成する。この16ビット信号は、サブブロックセレクタ670を介してサブブロック741-1〜741-16を有する16個のメモリサブブロックのうちの任意の1つをイネーブルし、またはディスエーブルする。
【００７４】
図16に、図12に示されたDRAMデバイスの動作を示す。図12〜16を参照すると、動作モードで、メモリコントローラ(図示せず)が、DRAMデバイス(すなわち、PASR構成レジスタ621)へのデータ入力信号637としてサブブロック選択入力データDIN[1:16]を供給する。サブブロック選択入力データDIN[1:16]が供給され、PASR構成レジスタセットコマンドが、D-FF 745-1〜745-16にラッチされる(ステップ811)。外部コマンドコントローラ611のコマンドデコーダ612が、コマンド信号615のコマンドをデコードする(ステップ812)。セルフリフレッシュエントリコマンドが検出される場合(ステップ813のYES)には、リフレッシュ要求信号619が外部コマンドコントローラ611によって供給される。リフレッシュ要求信号619に応答して、内部アドレスカウンタ623が、4つの内部アドレスビット信号755-0〜755-3を有する4ビット内部アドレス信号645(「IA[0:3]」)を生成する(ステップ814)。マルチプレクサ721-0〜721-3を有するアドレスセレクタ629は、IA[0:3]を選択し、これを、選択されたアドレス信号646の4つの選択されたアドレスビット信号722-0〜722-3によって表される選択されたアドレスSeAd[0:3]として供給する(ステップ815)。選択されたアドレスSeAd[0:3]は、16個のANDゲート764-1〜764-16を有するアドレスデコーダ631によってデコードされ、デコードされたアドレス信号671の16個のデコードされたアドレスビット信号759-1〜759-16によって表されるデコードされたアドレスDeAd[1:16]が供給される(ステップ816)。
【００７５】
サブブロック選択入力データDIN[1:16]は、既にPASR構成レジスタ621の16個のD-FF 745-1〜745-16にラッチされており(ステップ811)、PASR構成レジスタ621は、PASR信号641を作る(ステップ817)。サブブロックセレクタ670(ANDゲート775-1〜775-16)が、デコードされたアドレスDeAd[1:16]およびPASRセッティングPASR[1:16]に基づいて、16個のサブブロックアドレスビット信号747-1〜747-16(サブブロックアドレスビット信号747-1〜747-16のサブブロックアドレス「SubAd[1:16]」)を供給する。メモリ680のサブブロック741-1〜741-16は、サブブロックアドレス「SubAd[1:16]」に従って選択される(ステップ818)。その後、セルフリフレッシュ動作を実行する(ステップ819)。セルフリフレッシュエグジットコマンドが検出されない場合(ステップ820のNO)には、ステップ815〜819での上の動作が繰り返される。セルフリフレッシュエグジットコマンドが検出される場合(ステップ820のYES)には、DRAMデバイスがディープパワーダウンモードに入るかどうかを判定する(ステップ821)。ディープパワーダウンコマンドがコマンドデコーダ612によって検出されない場合(ステップ821のNO)には、動作は、ステップ812に戻り、上の動作を繰り返す。ディープパワーダウンモードに入る場合(ステップ821のYES)には、DRAMデバイスがディスエーブルされる。
【００７６】
セルフリフレッシュエントリが検出されない場合(ステップ813のNO)には、外部アドレスラッチ653が、外部アドレス信号657によって表される外部アドレスEA[0:3]を供給する(ステップ831)。アドレスセレクタ629が、外部アドレス信号657を選択し(ステップ832)、選択されたアドレス信号646を(デコードされたアドレスDeAd[1:16]として)供給する(ステップ833)。サブブロックセレクタ670が、サブブロックアドレス信号673によって表されるサブブロックアドレスSubAd[1:16]を供給する(ステップ834)。その後、通常のアクセス動作を実行する(ステップ835)。その後、DRAMデバイスがディープパワーダウンモードに入るかどうかを判定する(ステップ821)。
【００７７】
上の実施形態では、DRAMデバイス内のリフレッシュ動作が、「セルフリフレッシュ」である。しかし、上で説明したパーシャルアレイリフレッシュ方式は、通常のリフレッシュにも適用可能である。DRAM制御ロジックまたはDRAM制御プログラムへの完全に独立のパーシャルアレイリフレッシュ方式の実施は、ノーマルアクセスモードとリフレッシュ/セルフリフレッシュアクセスモードとの間のメモリセルアレイ使用の柔軟性を最大にする。ノーマルリフレッシュの応用例では、PASR構成およびPASR機能が、PAR(パーシャルアレイリフレッシュ)構成およびPAR機能として生じる。実施形態DRAMデバイスは、メモリアレイブロック選択の柔軟性すなわち、リフレッシュおよびセルフリフレッシュに関するアレイの任意の組合せという利益を有する。データ保持に関するユーザ選択可能アレイは、特に低消費電力モバイル応用例に関する、有効なメモリ制御を提供する。
【００７８】
上で説明した実施形態は、さらなる様々な変形形態を有することができる。メモリのサブブロックの個数は、16に限定されない。メモリを、M個のサブブロック(Mは、1より大きい整数である)によって分割することができる。したがって、PASR信号またはPAR信号がM個のサブブロックを指定するためには、サブブロック選択入力データDINの少なくともM個の値が必要である。アドレス信号は、4ビット信号に限定されない。N(整数)ビットが、M個のサブブロックをアドレッシングするのに必要である。
【００７９】
上で説明した実施形態では、信号は、アクティブ「ハイ」論理信号である。しかし、信号を、設計プリファレンスに従ってアクティブ「ロウ」信号とすることができる。信号の論理「ハイ」状態および論理「ロウ」状態は、それぞれロウ供給電圧VSSおよびハイ供給電圧VDDによって表すことができる。また、DRAMデバイスがそれを用いて動作する電圧は、「ハイ」および「ロウ」の供給電圧VDDおよびVSSから導出される電圧とすることができる。PASR信号またはPAR信号を、アクティブ「ロウ」ならびにアクティブ「ハイ」とすることができる。PASR構成レジスタまたはPAR構成レジスタは、レジスタデータとしてアドレス信号を有することができる。ダイナミックデコード方式を、デコーダについて使用することができる。
【００８０】
上で説明した実施形態では、デバイスの要素および回路が、説明を単純にするために図面に示されているように互いに接続される。半導体ICおよびDRAMデバイスへの本発明の実用的応用では、要素、回路などを、互いに直接に接続することができる。同様に、要素、回路などを、半導体ICおよびDRAMデバイスの動作に必要な他の要素、回路などを介して互いに間接的に接続することができる。したがって、半導体ICおよびDRAMデバイスの実際の構成では、回路要素およびデバイスが、互いに結合される(直接にまたは間接に接続される)。
【００８１】
本発明の上で説明した実施形態は、一例にすぎない。変更、修正、および変形を、本発明の範囲から逸脱せずに当業者が特定の実施形態に対して行うことができ、本発明の範囲は、添付の特許請求の範囲のみによって定義される。
【図面の簡単な説明】
【００８２】
【図１】パーシャルアレイセルフリフレッシュ機能を有するダイナミックランダムアクセスメモリ(DRAM)に見られる通常のアドレスコントローラを示す概略図である。
【図２】本発明の一実施形態によるDRAMデバイスを示す概略図である。
【図３】本発明の一実施形態によるDRAMデバイスを示す概略図である。
【図４】図3に示されたパーシャルアレイセルフリフレッシュ(PASR)構成レジスタの詳細な回路を示す概略図である。
【図５】図3に示された内部アドレスデコーダの詳細な回路を示す概略図である。
【図６】図3に示された外部アドレスデコーダの詳細な回路を示す概略図である。
【図７】図3に示されたサブブロックセレクタおよびメモリの詳細な回路を示す概略図である。
【図８】図3に示されたメモリのサブブロックのアドレッシングの例を示す概略図である。
【図９】図3に示されたDRAMデバイスの動作を示す流れ図である。
【図１０】図3に示されたDRAMデバイスのセルフリフレッシュ動作を示す流れ図である。
【図１１】図3に示されたDRAMデバイスの通常動作を示す流れ図である。
【図１２】本発明のもう1つの実施形態によるDRAMデバイスを示す概略図である。
【図１３】図12に示されたPASR構成レジスタの詳細な回路を示す概略図である。
【図１４】図12に示されたセレクタおよびアドレスデコーダの詳細な回路を示す概略図である。
【図１５】図12に示されたサブブロックセレクタおよびメモリの詳細な回路を示す概略図である。
【図１６】図12に示されたDRAMデバイスの動作を示す流れ図である。
【符号の説明】
【００８３】
121    外部コマンドコントローラ
123    リフレッシュ要求信号
125    EMRS信号
131    拡張モードレジスタ
133    PASR信号
135    内部バンクアドレスカウンタ
137    内部バンクアドレス信号
141    マルチプレクサ
143    外部バンクアドレスラッチ
145    外部バンクアドレス信号
151    バンクアドレスデコーダ
153    デコードされたアドレス信号
201    データ入力信号
203    パーシャルアレイリフレッシュ(PAR)構成レジスタ
204-1〜204-M    ラッチ
207    PARセッティング信号
208    リフレッシュ信号「REFRESH」
209    サブブロックアドレスコントローラ
210    第1アドレスプロデューサ
211    第1アドレス信号
213    第2アドレス信号
216    第2アドレスプロデューサ
217    サブブロックアドレス信号
219    メモリ
220-1〜220-M    サブブロック
221    外部コマンドコントローラ
222    コマンドデコーダ
223    クロック信号
225    コマンド信号
227    構成制御クロック信号
229    リフレッシュ要求信号
231    パーシャルアレイセルフリフレッシュ(PASR)構成レジスタ
233    内部アドレスカウンタ
237    内部アドレスデコーダ
239    外部アドレスデコーダ
241    サブブロックセレクタ
245-1〜245-16    Dタイプフリップフロップ(D-FF)
247    データ入力信号
251    PASR信号
255    4ビット内部アドレス信号「IA[0:3]」
256    デコードされた内部アドレス信号
261    4ビット外部アドレス信号「ADDR[0:3]」
263    外部アドレスラッチ
267    4ビット外部アドレス信号「EA[0:3]」
268    デコードされた外部アドレス信号
271    サブブロックアドレス信号
280    メモリ
338-1〜338-16    データ入力信号
342-1〜342-16    PASRビット信号
345-0、345-1、345-2、および345-3    内部アドレスビット信号
347-1〜347-16    デコードされた内部アドレスビット信号
357-0、357-1、357-2、および357-3    外部アドレスビット信号
359-1〜359-16    デコードされた外部アドレスビット信号
373-1〜373-16    内部出力ビット信号
419    信号
421-1〜421-16    選択論理回路
439-1〜439-16    サブブロックビット信号
441-1〜441-16    サブブロック
611    外部コマンドコントローラ
612    コマンドデコーダ
613    クロック信号「CLK」
615    コマンド信号
617    構成制御クロック信号
619    リフレッシュ要求信号
621    PASR構成レジスタ
623    内部アドレスカウンタ
629    アドレスセレクタ
631    アドレスデコーダ
637    データ入力信号
638-1〜638-16    データ入力信号
641    PASR信号
645    4ビット内部アドレス信号
646    選択されたアドレス信号「SeAd[0:3]」
651    4ビット外部アドレス信号「ADDR[0:3]」
653    外部アドレスラッチ
655    クロック信号
657    4ビット外部アドレス信号「EA[0:3]」
670    サブブロックセレクタ
671    デコードされたアドレス信号「DeAd[1:16]」
673    サブブロックアドレス信号「SubAd[1:16]」
680    メモリ
721-0〜721-3    マルチプレクサ
722    選択されたアドレスビット信号「SeAd[0:3]」
741-1〜741-16    サブブロック
742-1〜742-16    PASRビット信号
745-1〜745-16    D-FF
747-1〜747-16    サブブロックアドレスビット信号
755-0〜755-3    内部アドレスビット信号
757-0〜757-3    外部アドレスビット信号
759-1〜759-16    デコードされたアドレスビット信号「DeAd[1:16]」
【図１】
2009535751.tif 000012
【図２】
2009535751.tif 000013
【図３】
2009535751.tif 000014
【図４】
2009535751.tif 000015
【図５】
2009535751.tif 000016
【図６】
2009535751.tif 000017
【図７】
2009535751.tif 000018
【図８】
2009535751.tif 000019
【図９】
2009535751.tif 000020
【図１０】
2009535751.tif 000021
【図１１】
2009535751.tif 000022
【図１２】
2009535751.tif 000023
【図１３】
2009535751.tif 000024
【図１４】
2009535751.tif 000025
【図１５】
2009535751.tif 000026
【図１６】
2009535751.tif 000027
【手続補正書】
【提出日】平成21年1月6日(2009.1.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
M個のメモリサブブロックを有するメモリであって、前記Mが、1より大きい整数であり、各サブブロックが、複数のワード線を有し、各ワード線が、複数のデータ記憶セルに接続され、前記セルが、リフレッシュ動作によってリフレッシュされる、メモリと、
独立にセットされるM個のサブブロックリフレッシュデータに従って、リフレッシュモードで前記メモリサブブロックの前記リフレッシュを制御するリフレッシュ回路と
を有するダイナミックランダムアクセスメモリ(DRAM)デバイス。
【請求項２】
前記リフレッシュ回路が、
入力データに応答して前記M個のサブブロックリフレッシュデータを構成する構成回路であって、前記M個のサブブロックリフレッシュデータが、前記入力データによって独立にセットされる、構成回路
を有する請求項1に記載のDRAMデバイス。
【請求項３】
前記構成回路が、
前記入力データを保持するラッチ回路であって、前記M個のサブブロックリフレッシュデータが、前記保持される入力データに従って作られる、ラッチ回路
を有する請求項2に記載のDRAMデバイス。
【請求項４】
前記ラッチ回路が、
前記M個のサブブロックリフレッシュデータをラッチするM個のラッチする回路であって、前記M個のラッチする回路のそれぞれが、前記M個のサブブロックリフレッシュデータのめいめいの1つを独立にラッチする、M個のラッチする回路
を有する請求項3に記載のDRAMデバイス。
【請求項５】
前記リフレッシュモードでN個の第1アドレスを作る第1アドレス作成回路であって、Nが整数である、第1アドレス作成回路
をさらに有する請求項4に記載のDRAMデバイス。
【請求項６】
前記リフレッシュ回路が、
前記N個の第1アドレスおよび前記M個のサブブロックリフレッシュデータの論理組合せに応答して前記メモリサブブロックの前記リフレッシュを制御するサブブロックアドレス制御回路
をさらに有する請求項5に記載のDRAMデバイス。
【請求項７】
前記サブブロックアドレス制御回路が、
M個のデコードされた第1アドレス出力を作るために前記第1アドレスをデコードするM個のデコード回路と、
前記M個のデコードされた第1アドレス出力と前記M個のサブブロックリフレッシュデータとを論理的に組み合わせ、これによってM個の第1アドレスを作る、M個の論理回路と
を有する第1アドレスデコード回路
を有する請求項6に記載のDRAMデバイス。
【請求項８】
アドレスを作る第2アドレス作成回路であって、M個のデコードされた第2アドレスを作るために第2アドレスをデコードするM個のデコード回路を有する第2アドレス作成回路
をさらに有する請求項7に記載のDRAMデバイス。
【請求項９】
前記第1アドレスデコード回路が、
リフレッシュモードで前記M個のデコードされた第1アドレスを、または非リフレッシュモードで前記M個のデコードされた第2アドレスを選択するM個の選択回路であって、M個の選択されたアドレスが、リフレッシュされる前記メモリサブブロックを指定する、M個の選択回路
を有するサブブロック選択回路
をさらに有する請求項8に記載のDRAMデバイス。
【請求項１０】
前記第1アドレス作成回路が、前記第1アドレスとして内部アドレスを作るための内部アドレスプロデューサを有し、
前記第2アドレス作成回路が、前記第2アドレスとして外部アドレスを作るための外部アドレスプロデューサを有する
請求項9に記載のDRAMデバイス。
【請求項１１】
前記構成回路による前記入力データの前記ラッチを制御し、前記リフレッシュモードを検出するコマンド制御回路であって、前記アドレス作成回路による前記アドレスの前記作成および前記サブブロック選択回路による前記選択が、前記リフレッシュモードの前記検出に応答して制御される、コマンド制御回路
をさらに有する請求項10に記載のDRAMデバイス。
【請求項１２】
前記コマンド制御回路が、
前記DRAMデバイス内のセルフリフレッシュモードを検出するモード検出回路
を有する請求項11に記載のDRAMデバイス。
【請求項１３】
前記リフレッシュモードで第1アドレスを作る第1アドレス作成回路と、
外部アドレスを作る第2アドレス作成回路と
をさらに有する請求項4に記載のDRAMデバイス。
【請求項１４】
前記リフレッシュ回路が、
前記第1アドレス、前記第2アドレス、および前記M個のサブブロックリフレッシュデータの論理組合せに応答して前記メモリサブブロックの前記リフレッシュを制御するサブブロックアドレス制御回路
を有する請求項13に記載のDRAMデバイス。
【請求項１５】
前記サブブロックアドレス制御回路が、
選択されたアドレスを作るために前記リフレッシュモードで前記第1アドレスをまたは前記非リフレッシュモードで前記第2アドレスを選択する選択回路
を有する請求項14に記載のDRAMデバイス。
【請求項１６】
前記サブブロックアドレス制御回路が、
M個のデコードされたアドレスを作るために前記選択されたアドレスをデコードするアドレスデコード回路
をさらに有する請求項15に記載のDRAMデバイス。
【請求項１７】
前記サブブロックアドレス制御回路が、
リフレッシュされる前記メモリサブブロックを指定するM個の選択されたアドレスを作るために、前記M個のデコードされたアドレスおよび前記M個のサブブロックリフレッシュデータを論理的に組み合わせるサブブロック選択回路
をさらに有する請求項16に記載のDRAMデバイス。
【請求項１８】
前記選択回路が、N個の選択されたアドレスを作るために前記N個の第1アドレスまたは前記N個の第2アドレスを選択するN個のセレクタを有し、
前記アドレスデコード回路が、M個のデコードされたアドレスを作るために前記N個の選択されたアドレスをデコードするM個の論理回路を有し、
前記サブブロック選択回路が、前記M個の選択されたアドレスを作るために、前記M個のデコードされたアドレスと前記M個のサブブロックリフレッシュデータとを論理的に組み合わせるM個の論理回路を有する
請求項17に記載のDRAMデバイス。
【請求項１９】
前記第1アドレス作成回路が、前記第1アドレスとして内部アドレスを作る内部アドレスプロデューサを有し、
前記第2アドレス作成回路が、前記第2アドレスとして外部アドレスを作る外部アドレスプロデューサを有する
請求項18に記載のDRAMデバイス。
【請求項２０】
前記構成回路による前記入力データの前記ラッチを制御し、前記リフレッシュモードを検出するコマンド制御回路であって、前記アドレス作成回路による前記アドレスの前記作成および前記選択回路による前記選択が、前記リフレッシュモードの前記検出に応答して制御される、コマンド制御回路
をさらに有する請求項19に記載のDRAMデバイス。
【請求項２１】
M個のメモリサブブロックを有するダイナミックランダムアクセスメモリデバイスをリフレッシュする方法であって、前記Mが、1より大きい整数であり、各サブブロックが、複数のワード線を有し、各ワード線が、複数のデータ記憶セルに接続され、前記セルが、リフレッシュモードでリフレッシュされ、
独立にセットされるM個のサブブロックリフレッシュデータに従って前記メモリサブブロックの前記リフレッシュをリフレッシュモードで制御するステップ
を有する方法。
【請求項２２】
制御する前記ステップが、
入力データに応答して前記M個のサブブロックリフレッシュデータを構成するステップであって、前記M個のサブブロックリフレッシュデータが、前記入力データによって独立にセットされる、ステップ
を有する請求項21に記載の方法。
【請求項２３】
構成する前記ステップが、
前記入力データを保持するステップであって、前記M個のサブブロックリフレッシュデータが、前記保持される入力データに従って作られる、ステップ
を有する請求項22に記載の方法。
【請求項２４】
前記サブブロックを選択するアドレス信号を提供するステップ
をさらに有する請求項23に記載の方法。
【請求項２５】
前記M個のサブブロックリフレッシュデータをラッチするステップであって、各データが、独立にラッチされる、ステップ
をさらに有する請求項24に記載の方法。
【請求項２６】
リフレッシュモードでアドレスを作るステップと、
M個のデコードされたアドレスが前記M個のサブブロックを選択するために提供されるようにするために、前記M個のサブブロックリフレッシュデータと論理的に組み合わされるM個のアドレスを作るために前記アドレスをデコードするステップと
をさらに有する請求項25に記載の方法。
【請求項２７】
リフレッシュモードおよび非セルフリフレッシュモードで選択的に動作させられるダイナミックランダムアクセスメモリデバイス内で使用されるリフレッシュコントローラであって、前記DRAMデバイスが、M個のメモリサブブロックを有し、前記Mが、1より大きい整数であり、各サブブロックが、複数のワード線を有し、各ワード線が、複数のデータ記憶セルに接続され、前記セルが、リフレッシュモードでリフレッシュされ、
独立にセットされるM個のサブブロックリフレッシュデータに従って前記メモリサブブロックの前記リフレッシュをリフレッシュモードで制御するリフレッシュ回路
を有するリフレッシュコントローラ。
【請求項２８】
入力データに応答して前記M個のサブブロックリフレッシュデータを構成する構成回路であって、前記M個のサブブロックリフレッシュデータが、前記入力データによって独立にセットされる、構成回路
をさらに有する請求項27に記載のリフレッシュコントローラ。
【請求項２９】
前記構成回路が、
前記入力データを保持するラッチ回路であって、前記M個のサブブロックリフレッシュデータが、前記保持される入力データに従って作られる、ラッチ回路
を有する請求項27に記載のリフレッシュコントローラ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
上のセッティングによれば、セルフリフレッシュのシーケンスは、subblock[6]→subblock[5]→subblock[4]→subblock[3]→subblock[2]→subblock[1]である。シーケンス動作は、アドレス信号の反復パルスに応答して実行される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
上のセッティングによれば、セルフリフレッシュのシーケンスは、subblock[16]→subblock[8]→subblock[1]である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
上のセッティングによれば、セルフリフレッシュのシーケンスは、subblock[16]→subblock[15]→subblock[14]→subblock[13]→subblock[12]→subblock[11]→subblock[10]→subblock[9]→subblock[8]→subblock[7]→subblock[6]→subblock[5]→subblock[4]→subblock[3]→subblock[2]→subblock[1]である。
【国際調査報告】
2009535751.tif 000028
2009535751.tif 000029