(57)【要約】  メモリセルが記載され、このメモリセルは、電気的に直列に配置された誘電破壊アンチヒューズおよび抵抗率切り換え材料の層を含み、抵抗率切り換え材料は、金属酸化物または窒化物化合物であり、この化合物はただ１種の金属を含む。誘電破壊アンチヒューズは、事前調整ステップにおいて破壊され、アンチヒューズを貫通して破壊領域を形成する。この破壊領域は、狭い導電性パスを提供し、抵抗率切り換え材料への電流を制限するために役立ち、抵抗率切り換え層がより高い抵抗率状態とより低い抵抗率状態との間で切り換えられる場合に制御を改善する。
2009535793.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルであって、
抵抗率切り換え金属酸化物または窒化物化合物の層を含む抵抗切り換え素子であって、金属酸化物または窒化物がただ１種の金属を含む抵抗切り換え素子と、
誘電破壊アンチヒューズと、
を有する不揮発性メモリセル。
【請求項２】
請求項１記載のメモリセルにおいて、
ダイオードをさらに有し、抵抗切り換え素子、誘電破壊アンチヒューズ、およびダイオードが電気的に直列に配置されるメモリセル。
【請求項３】
請求項２記載のメモリセルにおいて、
ダイオードが、半導体接合ダイオードであるメモリセル。
【請求項４】
請求項３記載のメモリセルにおいて、
ダイオードが、シリコン、ゲルマニウム、あるいはシリコンまたはゲルマニウムの合金を含むメモリセル。
【請求項５】
請求項２記載のメモリセルにおいて、
ダイオードが支柱の形であり、ダイオード、誘電破壊アンチヒューズ、および抵抗切り換え素子が、頂部導体と底部導体との間に垂直に配置されるメモリセル。
【請求項６】
請求項５記載のメモリセルにおいて、
底部導体、頂部導体、ダイオード、誘電破壊アンチヒューズ、および抵抗切り換え素子がすべて、半導体基板の上方に形成されるメモリセル。
【請求項７】
請求項１記載のメモリセルにおいて、
誘電破壊アンチヒューズが、誘電性酸化物、窒化物、または酸窒化物層を含むメモリセル。
【請求項８】
請求項７記載のメモリセルにおいて、
誘電性酸化物、窒化物、または酸窒化物層が成長させられるメモリセル。
【請求項９】
請求項８記載のメモリセルにおいて、
成長させられた誘電性酸化物、窒化物、または酸窒化物層が、二酸化ケイ素の層であるメモリセル。
【請求項１０】
請求項１記載のメモリセルにおいて、
抵抗率切り換え金属酸化物または窒化物が、Ｎｉx Ｏy 、Ｎｂx Ｏy 、Ｔｉx Ｏy 、Ｈｆx Ｏy 、Ａｌx Ｏy 、Ｍｇx Ｏy 、Ｃｏx Ｏy 、Ｃｒx Ｏy 、Ｖx Ｏy 、Ｚｎx Ｏy 、Ｚｒx Ｏy 、Ｂx Ｎy 、およびＡｌx Ｎy から成る群から選ばれるメモリセル。
【請求項１１】
請求項１０記載のメモリセルにおいて、
抵抗率切り換え金属酸化物または窒化物化合物の層が金属添加物を含み、金属添加物が、金属酸化物または窒化物化合物の層中の金属原子の約０．０１〜約５パーセントであるメモリセル。
【請求項１２】
セルが誘電破壊アンチヒューズおよび抵抗切り換えメモリ素子を有し、抵抗切り換えメモリ素子が抵抗率切り換え金属酸化物または窒化物化合物の層を有し、金属酸化物または窒化物化合物がただ１種の金属を含む、不揮発性メモリセルをプログラムする方法であって、
事前調整パルスを印加するステップであって、事前調整パルスが誘電破壊アンチヒューズを破壊するために役立ち、誘電破壊アンチヒューズを貫通して低抵抗破壊領域を形成し、事前調整パルスが抵抗率切り換え金属酸化物または窒化物化合物の層中に切り換え領域を形成するために役立ち、切り換え領域を低抵抗率セット状態にするステップを含む方法。
【請求項１３】
請求項１２記載の方法において、
事前調整パルスを印加するステップの後、切り換え領域を高抵抗率リセット状態にするために第１のリセットパルスを印加するステップをさらに含む方法。
【請求項１４】
請求項１３記載の方法において、
第１のリセットパルスを印加した後、切り換え領域をプログラムされたセット状態にするために第１のプログラミングセットパルスを印加するステップをさらに含み、メモリセルの第１のデータ状態が切り換え領域の抵抗率状態に格納される方法。
【請求項１５】
請求項１２記載の方法において、
第１のプログラミングセットパルスを印加した後、切り換え領域をプログラムされたリセット状態にするために第１のリセットパルスを印加するステップをさらに含み、メモリセルの第２のデータ状態が切り換え領域の抵抗率状態に格納される方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗率切り換え材料を含む不揮発性メモリセルに関する。
【背景技術】
【０００２】
安定な抵抗率状態間で可逆的に切り換えられ得る抵抗率切り換え材料は、不揮発性メモリセルにおいて用いることができる。抵抗率切り換え材料の抵抗率状態は、セルのデータ状態を格納する。
【０００３】
いくつかの抵抗率切り換え材料について、低抵抗率から高抵抗率への切り換えまたは高抵抗率から低抵抗率への切り換え、あるいはその両方は、制御が困難なことがある。そのような切り換えの制御を改善することは有利である。
【特許文献１】米国特許出願第１１／１２５，９３９号
【特許文献２】２００６年３月３１日に出願されたHernerらの米国特許出願
【特許文献３】米国特許第５，９１５，１６７号
【特許文献４】米国特許第６，０３４，８８２号
【特許文献５】米国特許第６，４２０，２１５号
【特許文献６】米国特許第６，９５２，０３０号
【特許文献７】米国特許出願第１０／４０３，８４４号
【特許文献８】米国特許出願第１１／０４０，２６２号
【特許文献９】米国特許第６，６１８，２９５号
【特許文献１０】米国特許出願第１０／３２６，４７０号
【特許文献１１】米国特許出願第１０／９５５，５４９号
【特許文献１２】米国特許出願第１１／０１５，８２４号
【特許文献１３】米国特許出願第１０／８８３，４１７号
【特許文献１４】米国特許出願第１０／７２８，４３６号
【特許文献１５】米国特許出願第１０／８１５，３１２号
【特許文献１６】米国特許第６，９５６，２７８号
【特許文献１７】米国特許出願第１１／２８７，４５２号
【特許文献１８】米国特許出願第１１／０９７，４９６号
【発明の開示】
【０００４】
本発明は、特許請求の範囲によって定義され、このセクション中のいずれのものもそれらの請求項に対する限定と解されるべきではない。一般に、本発明は、抵抗率切り換え材料を含む不揮発性メモリセルに関する。
【０００５】
本発明の第１の態様は、抵抗率切り換え金属酸化物または窒化物化合物の層を含む抵抗切り換え素子であって、金属酸化物または窒化物がただ１種の金属を含む抵抗切り換え素子と、誘電破壊アンチヒューズと、を含む不揮発性メモリセルを規定する。
【０００６】
本発明の好ましい実施形態は、第１の複数のメモリセルを含む不揮発性メモリアレイであって、第１の複数のメモリセルの各々が、誘電破壊アンチヒューズと、抵抗率切り換え金属酸化物または窒化物化合物の層を含む抵抗切り換え素子であって、金属酸化物または窒化物化合物がただ１種の金属を含む抵抗切り換え素子と、を含む不揮発性メモリアレイを規定する。
【０００７】
本発明の別の態様は、不揮発性メモリセルを形成およびプログラムするための方法であって、誘電破壊アンチヒューズを形成するステップと、抵抗率切り換え金属酸化物または窒化物化合物の層を形成するステップであって、金属酸化物または窒化物化合物がただ１種の金属を含み、誘電破壊アンチヒューズおよび抵抗切り換え素子が不揮発性メモリセル中で電気的に直列に配置されるステップと、メモリセルの製造が完了した後、事前調整パルスを印加するステップであって、事前調整パルスが誘電破壊アンチヒューズを破壊するために役立ち、誘電破壊アンチヒューズを貫通して低抵抗破壊領域を形成し、事前調整パルスが抵抗率切り換え金属酸化物または窒化物化合物の層中に抵抗率切り換え領域を形成するために役立ち、抵抗率切り換え領域の抵抗率状態を変更するステップと、を含む方法を規定する。
【０００８】
本発明の別の好ましい実施形態は、モノリシックな三次元メモリアレイであって、ｉ）基板の上方にモノリシック的に形成された第１のメモリレベルであって、第１のメモリレベルが、ａ）複数の実質的に平行で、実質的に共平面の第１の導体と、ｂ）第１の導体の上方の複数の実質的に平行で、実質的に共平面の第２の導体と、ｃ）第１の複数のメモリセルであって、各メモリセルが、誘電破壊アンチヒューズ、底部導体の１つの一部、頂部導体の１つの一部、抵抗率切り換え金属酸化物または窒化物化合物を含み、金属酸化物または窒化物化合物がただ１種の金属を含み、誘電破壊アンチヒューズおよび抵抗率切り換え金属酸化物または窒化物の層が、頂部導体の部分と底部導体の部分との間に電気的に直列に配置されている第１のメモリレベルと、ｉｉ）第１のメモリレベルの上方にモノリシック的に形成された第２のメモリレベルと、を含むモノリシックな三次元メモリアレイを規定する。
【０００９】
本発明のさらに別の態様は、不揮発性メモリセルをプログラムする方法であって、セルが誘電破壊アンチヒューズおよび抵抗切り換えメモリ素子を含み、抵抗切り換えメモリ素子が抵抗率切り換え金属酸化物または窒化物化合物の層を含み、金属酸化物または窒化物化合物がただ１種の金属を含み、事前調整パルスを印加するステップであって、事前調整パルスが誘電破壊アンチヒューズを破壊するために役立ち、誘電破壊アンチヒューズを貫通して低抵抗破壊領域を形成し、事前調整パルスが抵抗率切り換え金属酸化物または窒化物化合物の層中に切り換え領域を形成するために役立ち、切り換え領域を低抵抗率セット状態にするステップを含む方法を規定する。
【００１０】
本願明細書中で説明される本発明の態様および実施形態の各々は、単独でまたは互いに組み合わせて用いることができる。
好ましい態様および実施形態を添付図面を参照して説明する。
【発明を実施するための最良の形態】
【００１１】
１種の金属を含む金属酸化物または窒化物化合物の抵抗率切り換え層を含む不揮発性メモリセルが、本願明細書において参照により援用されている２００５年５月９日に出願されたHernerらの「Rewritable Memory Cell Comprising a Diode and a Resistance-Switching Material 」という米国特許出願第１１／１２５，９３９号（以下、‘９３９出願）（特許文献１）、および本願と同じ日に出願されたHernerらの米国特許出願（代理人整理番号：ＭＡ−１４６−１）（特許文献２）に記載されている。好ましい実施形態において、抵抗率切り換え層は、ダイオードと直列に配置される。これらの出願の双方において、メモリセルのデータ状態は、抵抗率切り換え層の抵抗率状態に格納され、すなわち、その抵抗率切り換え層が低抵抗率状態にあるメモリセルは、データ「０」に対応し得るのに対し、その抵抗率切り換え層が高抵抗率状態にあるメモリセルは、データ「１」に対応し得る。
【００１２】
抵抗率切り換え材料は、金属酸化物または窒化物化合物の層であり、金属酸化物または窒化物化合物は、ただ１種の金属を含む。好ましい金属酸化物または窒化物化合物として、Ｎｉx Ｏy 、Ｎｂx Ｏy 、Ｔｉx Ｏy 、Ｈｆx Ｏy 、Ａｌx Ｏy 、Ｍｇx Ｏy 、Ｃｏx Ｏy 、Ｃｒx Ｏy 、Ｖx Ｏy 、Ｚｎx Ｏy 、Ｚｒx Ｏy 、Ｂx Ｎy 、およびＡｌx Ｎy が含まれ、ｘおよびｙは０〜１の範囲である。例として、化学量論的化合物であるＮｉＯ、Ｎｂ2 Ｏ5 、ＴｉＯ2 、ＨｆＯ2 、Ａｌ2 Ｏ3 、ＭｇＯ2 、ＣｏＯ、ＣｒＯ2 、ＶＯ、ＺｎＯ、ＺｒＯ、ＢＮ、およびＡｌＮが挙げられるが、非化学量論的化合物も同様に用いることができる。これらの材料の１つの層が、初期の安定な抵抗率状態、例えば高抵抗率状態で形成される。その初期の抵抗率状態は、適切な電気パルスの印加により別の安定な抵抗率状態に変えることができる。抵抗率切り換え層をより高い抵抗率リセット状態からより低い抵抗率セット状態へ変更するパルスがセットパルスであるのに対し、抵抗率切り換え層をより低い抵抗率状態からより高い抵抗率状態へ変更するパルスがリセットパルスである。適宜、この詳細な説明により、セット電圧、セット電流、リセット電圧、またはリセット電流も説明される。
【００１３】
本発明において、誘電破壊アンチヒューズは、抵抗率切り換え層と直列に含まれる。誘電破壊アンチヒューズは、初期の非導電性状態で形成され、電流の流れを妨げる。プログラミングパルスが印加されると、アンチヒューズの誘電材料は誘電破壊を受けて、誘電破壊アンチヒューズを永続的に変更し、この誘電破壊アンチヒューズを導電性になるようにして、増大された電流の流れを可能にする。好ましい実施形態において、ダイオードも誘電破壊アンチヒューズおよび抵抗率切り換え層と直列に形成される。
【００１４】
本発明において、アンチヒューズの誘電破壊は、小さい導電性破壊領域においてのみ生じる。電流はこの破壊領域に密集し、この電流の密集は、抵抗率切り換え層を通る狭い切り換えパスを通る電流の焦点を合わせるために役立ち、この層の抵抗率の切り換えをより制御可能なものにする。誘電破壊アンチヒューズは、メモリを使用できるようにするために、好ましくは工場における事前調整ステップにおいてすべてのセル中で破壊される。
【００１５】
図１は、本発明の好ましい実施形態によるメモリセルを示す。支柱３００は、垂直配向されたダイオード３０と、抵抗率切り換え層１１８と、底部導体２００と頂部導体４００との間で直列に配置された誘電破壊アンチヒューズ１１７と、を含む。説明されるように、ほとんどの実施形態は、障壁層、接着層等として働く付加的な層を含む。
【００１６】
図１は、抵抗率切り換え金属酸化物または窒化物化合物の層を含み、金属酸化物または窒化物化合物がただ１種の金属を含む抵抗切り換え素子と、誘電破壊アンチヒューズと、を含む不揮発性メモリセルの１つの例である。ダイオードも含まれることがあり、アンチヒューズ、抵抗切り換え素子、およびアンチヒューズは、電気的に直列に配置されている。これらの素子は、頂部導体と底部導体との間に配置され得る。
【００１７】
好ましい実施形態において、ダイオードは、半導体接合ダイオードである。半導体接合ダイオードは、２つの端子電極を有し、一方の電極ではｐ形であり、他方の電極ではｎ形である半導体材料で作られた、電流を１つの方向に他方の方向よりも容易に伝導する特性を備える半導体デバイスである。例として、ｐ−ｎダイオード、ｐ−ｉ−ｎダイオード、およびツェナーダイオードが挙げられる。別の実施形態において、ダイオードは、ショットキー障壁ダイオード、または半導体特性を有する、例えば、ＮｉＯがｐ形領域として働きＴｉＯ2 がｎ形領域として働く金属酸化物のダイオードであり得る。
【００１８】
図２は、複数の実質的に共平面な底部導体２００、支柱３００、および頂部導体４００を形成することにより形成できるそのようなメモリセルのメモリレベルを示す。このメモリレベルは、基板、例えば、単結晶シリコンウェハまたはシリコン・オン・インシュレータ(silicon-on-insulator)ウェハのような半導体ウェハ基板上方の被着層で形成され得る。
【００１９】
２つ、３つ、４つまたはそれ以上のそのようなメモリレベルを積み重ねてモノリシックな三次元メモリアレイを形成することができる。モノリシックな三次元メモリアレイは、複数のメモリレベルが、ウェハのような単一の基板上で介在基板なしで形成されるメモリアレイである。１つのメモリレベルを形成する層は、既存の１つ以上のレベルの層を直接覆って被着または成長させられる。対照的に、スタックメモリは、Leedy の「Three Dimensional Structure Memory」という米国特許第５，９１５，１６７号（特許文献３）におけるように、別個の基板上でメモリレベルを形成し、それらのメモリレベルを互いに上に載せて接着することにより構成されてきた。基板は、接合前に薄化されたり、またはメモリレベルから除去されたりし得るが、メモリレベルは当初、別個の基板上で形成され、そのようなメモリは真のモノリシックな三次元メモリアレイではない。
【００２０】
基板上方で形成されたモノリシックな三次元メモリアレイは少なくとも、基板上方の第１の高さに形成された第１のメモリレベルおよび第１の高さと異なる第２の高さに形成された第２のメモリレベルを含む。３つ、４つ、８つ、または実際はいくつものメモリレベルを、そのような多層アレイにおいて基板上方で形成することができる。
【００２１】
モノリシックな三次元メモリアレイは、本願明細書において参照により援用されている、Johnson らの「Vertically stacked field programmable nonvolatile memory and method of fabrication」という米国特許第６，０３４，８８２号（特許文献４）、Knall らの「Three Dimensional Memory Array and Method of Fabrication」という米国特許第６，４２０，２１５号（特許文献５）、およびHernerらの「High-density three-dimensional memory cell」という米国特許第６，９５２，０３０号（特許文献６）に記載されている。
【００２２】
前に説明されたように、抵抗率切り換え層として好ましい材料には、Ｎｉx Ｏy 、Ｎｂx Ｏy 、Ｔｉx Ｏy 、Ｈｆx Ｏy 、Ａｌx Ｏy 、Ｍｇx Ｏy 、Ｃｏx Ｏy 、Ｃｒx Ｏy 、Ｖx Ｏy 、Ｚｎx Ｏy 、Ｚｒx Ｏy 、Ｂx Ｎy 、およびＡｌx Ｎy が含まれる。話を簡潔にするため、この議論では、抵抗率切り換え金属酸化物または窒化物化合物として酸化ニッケルを用いて形成されるメモリセルを説明する。他の名称を挙げられた材料のいずれもが代わりに用いられ得ることが理解される。この議論において「酸化ニッケル」がニッケルの化学量論的および非化学量論的酸化物双方を指すことがさらに理解される。
【００２３】
一般に、酸化ニッケルの層は高抵抗率状態で形成される。セットパルスが印加されると、酸化ニッケルは低抵抗率状態に変わる。図３に目を向けると、誘電破壊アンチヒューズが全くないメモリセルにおいて、セット電圧が頂部導体４００と底部導体２００との間に印加され、電流がダイオード３０を通って流れると、酸化ニッケル層１１８は、その初期の高抵抗率状態からより低い抵抗率状態に変換される。そのようなメモリセルが、‘９３９出願に記載されている。
【００２４】
セットおよびリセットパルスは、慎重な制御を必要とする。セット状態からより高い抵抗率リセット状態へ戻す切り換えは、リセット電圧が抵抗率切り換え層の両端に蓄積されることを必要とする。図３を参照すると、酸化ニッケル層１１８のセット状態が高い電流の流れを可能にする非常に低い抵抗率であれば、酸化ニッケル層１１８をより高い抵抗率状態にリセットして戻すのに十分な電圧を蓄積することは非常に困難になり得る。
【００２５】
図１を参照すると、本発明において、誘電破壊アンチヒューズ１１７は、誘電材料で形成され、例えば、このアンチヒューズは、成長させられたかまたは被着された二酸化ケイ素あるいは他の成長させられたかまたは被着された誘電体の単一層であり得る。誘電破壊を引き起こすのに十分な電圧の印加により、アンチヒューズを貫通して低抵抗破壊領域が形成される。図４を参照すると、この破壊領域４２の面積は、アンチヒューズ４０自体の面積よりずっと小さく、この破壊領域は、例えば、約２〜５ｎｍの直径を有し得る。
【００２６】
図１を参照すると、誘電破壊アンチヒューズ１１７が酸化ニッケル層１１８と隣接している場合、電流の流れは、非常に狭い破壊領域を通って焦点を合わされ、酸化ニッケル層１１８を貫通して同程度に狭い切り換え領域を形成する。薄い導電性障壁層（図示せず）が、酸化ニッケル層とアンチヒューズとの間に介在し得る。障壁層が十分に薄く（好ましくは、抵抗率切り換え層より薄く）かつ比較的高抵抗率（好ましくは、抵抗率切り換え材料の高抵抗率状態に匹敵する抵抗率）の材料製であれば、電流密集の効果は、障壁層を通って伝達される。
【００２７】
この電流密集は、狭い切り換え領域を通るより高い観察抵抗を作り出す。抵抗率切り換え層１１８におけるこの切り換え領域のより高い抵抗は、セットおよびリセット状態の制御に役立つ。アンチヒューズ層１１７がない同様なセルと比較して、本発明において、電流パスは、同じ電圧においてより高抵抗であり、より低い電流に対応し、従ってより低いパワーに対応する。抵抗率切り換え層の抵抗率状態は、容易にセットおよびリセットすることができ、堅牢な書き換え可能なメモリセルに貢献する。
【００２８】
セルに最大パワーを供給するため、プログラミングの間のプログラムされたセルの抵抗は、選択されたセルのワード線およびビット線を駆動する回路の抵抗の合計とほぼ同じであるべきである。低抵抗破壊領域が誘電性層を横切る誘電破壊によって電気的に形成される場合、誘電性領域は当初高抵抗であり、次に破壊領域が形成するにつれて抵抗が降下する。破壊領域の抵抗が回路の抵抗に近づくにつれて、破壊領域は冷却し始め、サイズをそれ以上増大させない。従って、破壊領域の形成機構は、破壊領域に駆動回路の抵抗とほぼ同じ抵抗を持たせる傾向がある。次に、それに続くプログラミングイベントにおいて、破壊領域は、予測可能なレベルのパワーをセルに供給するための手段を提供する。従来の電流リミッタ回路は、当業者により適切に理解されるように、プログラミングの間にドライバの実効抵抗を制御するために有利に用いられ得る。
【００２９】
フィーチャサイズが（本発明のほとんどの好ましい実施形態におけるように）約０．１ミクロン〜約１０ｎｍの範囲であるメモリにおいて、破壊されていないアンチヒューズの初期抵抗は非常に高く、約１０メガオーム〜約１，０００メガオームである。誘電破壊後、破壊領域の抵抗は、約１０キロオーム〜約１メガオームである。
【００３０】
本発明は、セットおよびリセット状態に対する改善された制御を可能にし、従って、いくつかの実施形態において、酸化ニッケル（または他の抵抗率切り換え材料）が、容易に検出可能な３つ以上の安定な抵抗率状態を繰り返し達成することが可能である。複数の抵抗率レベルにセットおよびリセットするための有利な方法は、本願と同じ日に出願された米国特許出願（代理人整理番号：ＭＡ−１４６−１）（特許文献２）に記載されている。
【００３１】
本発明に従って形成された三次元メモリアレイにおける使用に適した回路構造および方法が、２００３年３月３１日に出願されたScheuerlein の「Word Line Arrangement Having Multi-layer Word Line Segments for Three-Dimensional Memory Array」という米国特許出願第１０／４０３，８４４号（特許文献７）に記載されている。この特許出願は、本発明の譲受人に譲渡され、本願明細書において参照により援用されている。この配置の有益な要素として、オーバーヘッド回路の減少を可能にする共通のワード線ドライバおよび非常に長いビット線の使用が含まれる。
【００３２】
Scheuerlein の「Structure and Method for Biasing Phase Change Memory Array for Reliable Writing 」という米国特許出願第１１／０４０，２６２号（特許文献８）は、本発明に従って形成されたアレイにおいて有利に用いられ得るバイアス方式を教示している。この特許出願のバイアス方式は、選択されないおよび半選択されたセルの両側の電圧が、それらのセルの不意の変換を引き起こすのに十分ではないことを保証し、プログラムされるべきセルに供給されるパワーの正確な制御を可能にする。さらなる有用な教示が、Scheuerlein の「Method and Apparatus for Biasing Selected and Unselected Array Lines When Writing a Memory Array」という米国特許第６，６１８，２９５号（特許文献９）で見出される。
【００３３】
破壊領域を作り出し、デバイスがメモリセルとして使用できるようにするために、メモリアレイ中のすべてのアンチヒューズに事前調整パルスが印加されることに留意されたい。図５ａは、すべてのセル上で実行される事前調整ステップにおいて選択されたセルのアンチヒューズを破壊するための有利なバイアス方式を例示している。当業者は、この例および以下の例において供給される電圧が、セル構造の多くの詳細によって変えられ得ることを理解できる。
【００３４】
図１および図５ａ〜５ｄを参照すると、好ましい実施形態において、ダイオード３０は、切り換え材料１１８およびアンチヒューズ層１１７に隣接するｐ形材料と、ワード線である底部導体２００に隣接するｎ形材料とを有する。図１のメモリセルは、（図２に示されるような）メモリアレイで形成することができ、従って、ワード線２００は、多くのワード線のうちの１つであり、ビット線である頂部導体４００は、多くのビット線のうちの１つである。話を簡潔にするため、図５ａ〜５ｄにおいてアンチヒューズが描かれていないことがさらに理解できる。
【００３５】
図５ａを参照すると、アンチヒューズ破壊を受けるセルは、選択されたワード線Ｗ1と選択されたビット線Ｂ1 との交点における選択されたセルＳである。この例において、ビット線Ｂ1 が比較的高い事前調整電圧Ｖp 、例えば１０Ｖにセットされるのに対し、ワード線Ｗ1 は、接地にセットされる。メモリセルＳ両端のこの電圧は、アンチヒューズを破壊し、ダイオードの高抵抗率ポリシリコンを低抵抗率状態に変え、酸化ニッケル抵抗率切り換え層を低抵抗率セット状態にするのに十分である。近傍のセルのメモリ状態を妨害することを回避するために、選択されないワード線Ｗ0 およびＷ2 は、Ｖp −ＶD ボルトにセットされ、ここでＶD は、ダイオードのターンオン電圧である。ダイオードは、そのターンオン電圧以下では電流の流れをほとんどまたは全く許さないが、ターンオン電圧以上ではずっと高い電流の流れを可能にする。Ｂ0 およびＢ2 のようなすべての選択されないビット線は、ＶD にセットされる。従って、選択されたセルＳとワード線Ｗ1 を共有する半選択されたセルＨは、ＶD の正電圧にかけられる。選択されたセルＳとビット線Ｂ１を共有する半選択されたセルＦは、Ｖp −（Ｖp −ＶD ）＝ＶD の正電圧をかけられる。選択されたセルＳとワード線Ｗ1 もビット線Ｂ1 も共有しない選択されないセルＵは、ＶD −（Ｖp −ＶD ）の電圧またはＶp −２ＶD の負電圧をかけられる。
【００３６】
例えば、Ｖp が１０ボルトであり、ＶD が０．８ボルトであると仮定する。選択されないワード線Ｗ0 およびＷ2 は９．２ボルトにセットされ、選択されないビット線Ｂ0 およびＢ2 は０．８ボルトにセットされる。選択されたセルＳが１０ボルトに遭遇し、半選択されたセルＨおよびＦが０．８ボルトをかけられるのに対し、選択されないセルＵは、−８．４ボルトの電圧をかけられる。
【００３７】
図５ｂに目を向けると、アンチヒューズが破壊された後に抵抗率切り換え層をリセットするため、選択されたビット線Ｂ1 は、リセット電圧ＶR 、例えば約２〜約４ボルトにセットされる。選択されたワード線Ｗ1 は、選択されたセルＳ両端のＶR ボルトの電圧について、再度接地される。選択されないワード線Ｗ0 およびＷ2 はＶR −ＶD にセットされ、選択されないビット線Ｂ0 およびＢ2 はＶD にセットされる。従って、選択されたセルＳはＶR をかけられ、半選択されたセルＨおよびＦはＶD の電圧をかけられるのに対し、ＶD −（ＶR −ＶD ）の電圧は、選択されないセルＵに印加される。
【００３８】
例えば、ＶR が３ボルトであり、ＶD が０．８ボルトであると仮定する。選択されたビット線Ｂ1 は３ボルトであり、選択されたワード線Ｗ0 は接地されている。選択されないワード線Ｗ0 およびＷ2 が２．２ボルトであるのに対し、選択されないビット線Ｂ0 およびＢ2 は０．８ボルトである。従って、選択されたセルＳ両端の電圧は３ボルトであり、半選択されたセルＨおよびＦ両端の電圧は０．８ボルトであり、選択されないセルＵ両端の電圧は−１．４Ｖである。
【００３９】
図５ｃに目を向けると、それに続くセット操作において、抵抗率切り換え層をセットするため、選択されたビット線Ｂ1 は、セット電圧ＶS 、例えば、約４．１〜約７ボルトにセットされる。選択されたワード線Ｗ1 は、選択されたセルＳ両端のＶS ボルトの電圧について再度接地される。選択されないワード線Ｗ0 およびＷ2 はＶS −ＶD にセットされ、選択されないビット線Ｂ0 およびＢ2 はＶD にセットされる。従って、選択されたセルＳ両端の電圧がＶS であり、半選択されたセルＨおよびＦがＶD の電圧にかけられるのに対し、ＶD −（ＶS −ＶD ）の電圧が、選択されないセルＵに印加される。
【００４０】
例えば、ＶS が６ボルトであり、ＶD が０．８ボルトであると仮定する。選択されたビット線Ｂ1 は６ボルトであり、選択されたワード線Ｗ1 は接地されている。選択されないワード線Ｗ0 およびＷ2 が５．２ボルトであるのに対し、選択されないビット線Ｂ0 およびＢ2 は０．８ボルトである。従って、選択されたセルＳ両端の電圧は６ボルトであり、半選択されたセルＨおよびＦ両端の電圧は０．８ボルトであり、選択されないセルＵ両端の電圧は−４．４Ｖである。
【００４１】
図５ｄを参照すると、選択されたセルＳを読み出すためには、読み出し電圧ＶRDがこのセル両端に印加されるべきである。読み出し電圧ＶRDは、例えば約１．５〜約１．９ボルトである。選択されたビット線Ｂ1 がＶRDにセットされるのに対し、選択されたワード線Ｗ1 は、選択されたセルＳ両端のＶRDボルトの電圧について再度接地される。選択されないワード線Ｗ0 およびＷ2 はＶRDにセットされ、選択されないビット線Ｂ0 およびＢ2 はＶD にセットされる。従って、半選択されたセルＨがＶD の電圧にかけられるのに対し、ＶD −ＶRDの電圧が選択されないセルＵに印加される。半選択されたセルＦは、選択されたセルＳの正確な感知を保証するために、ほぼ０のバイアスにかけられる。
【００４２】
例えば、ＶRDが１．８ボルトであり、ＶD が０．８ボルトであると仮定する。選択されたビット線Ｂ1 は１．８ボルトであり、選択されたワード線Ｗ1 は接地されている。選択されないワード線Ｗ0 およびＷ2 が１．８ボルトにあるのに対し、選択されないビット線Ｂ0 およびＢ2 は０．８ボルトである。従って、選択されたセルＳ両端の電圧は１．８ボルトであり、半選択セルＨ両端の電圧は０．８ボルトであり、選択されないセルＵ両端の電圧は−１．０ボルトであり、半選択されたセルＦ両端の電圧はほぼ０Ｖである。
【００４３】
要約すると、メモリセルをプログラムするため、メモリセルの製造が完了した後、事前調整パルスが印加され、この事前調整パルスは、誘電破壊アンチヒューズを破壊するために役立ち、誘電破壊アンチヒューズを貫通して低抵抗破壊領域を形成し、またこの事前調整パルスは、抵抗率切り換え金属酸化物または窒化物化合物の層中に抵抗率切り換え領域を形成するために役立ち、抵抗率切り換え領域の抵抗率状態を変更する。事前調整パルスの後、切り換え領域は低抵抗率状態にあり、次に、切り換え領域を高抵抗率リセット状態にするために第１のリセットパルスが印加される。
【００４４】
セルは、さらにプログラムされ得る。第１のリセットパルスの後、第１のプログラミングセットパルスを、切り換え領域をプログラムされたセット状態にするために印加することができ、メモリセルの第１のデータ状態は、切り換え領域の抵抗率状態に格納される。セルは、新しい値でプログラム、または消去することができる。第１のプログラミングセットパルスの後、第１のプログラミングリセットパルスを、切り換え領域をプログラムされたリセット状態にするために印加することができ、メモリセルの第２のデータ状態は、切り換え領域の抵抗率状態に格納され、以下同様である。
【００４５】
アンチヒューズ層がメモリセル中に全く含まれていない場合、酸化ニッケル層１１８のリセットを、正の電圧で、すなわちダイオード両端の順方向バイアスで達成することが困難であることが判明している。酸化ニッケル層１１８の抵抗率がセット状態において低すぎれば、電流は酸化ニッケル層１１８を通ってあまりに容易に流れて、リセットを行うのに十分な電圧を蓄積させることができない。いくつかの実施形態において、切り換えは、負バイアスにあるダイオードで、より容易に達成されている。しかし、アンチヒューズ層１１７があり、抵抗率切り換えが酸化ニッケル層１１８の狭い切り換えにおいてのみ起こるのであれば、酸化ニッケル層を通る電流は制限され、リセットを助ける。本発明において、順方向バイアス下のダイオードによりリセットが容易に達成可能であることが予想される。
【００４６】
従って、各セルは、異なるメモリ状態にプログラムされ得る。例えば、本発明に従って形成されたアレイは、第１のメモリセルであって、第１のメモリセルの第１の誘電破壊アンチヒューズが破壊され、第１のメモリセルの第１の抵抗切り換えメモリ素子が低抵抗状態にある第１のメモリセルと、第２のメモリセルであって、第２のメモリセルの第２の誘電破壊アンチヒューズが破壊され、第２のメモリセルの第２の抵抗切り換えメモリ素子が高抵抗状態にある第２のメモリセルと、を含み得る。第２のメモリ素子は、第１のメモリ素子の抵抗よりも少なくとも３倍高い抵抗を有し得る。
【００４７】
言及されたように、アンチヒューズによりもたらされる高度の制御により、３つ以上のデータ状態を達成することがより容易になる。従って、本発明に従って形成されたアレイは、第１のメモリセルであって、第１のメモリセルの第１の誘電破壊アンチヒューズが破壊され、第１のメモリセルの第１の抵抗切り換えメモリ素子が第１の抵抗状態にある第１のメモリセルと、第２のメモリセルであって、第２のメモリセルの第２の誘電破壊アンチヒューズが破壊され、第２のメモリセルの第２の抵抗切り換えメモリ素子が第１の抵抗状態と異なる第２の抵抗状態にある第２のメモリセルと、第３のメモリセルであって、第３のメモリセルの第３の誘電破壊アンチヒューズが破壊され、第３のメモリセルの第３の抵抗切り換えメモリ素子が、第１の抵抗状態および第２の抵抗状態と異なる第３の抵抗状態にある第３のメモリセルと、を含み、第１、第２、および第３の抵抗状態が、検出可能に異なり、第１、第２、および第３のデータ状態と対応する。
【００４８】
本発明の実施形態による好ましいメモリセルを形成する有利な方法の詳細な例が提供される。この例は、明確さおよび完全さのために提供されるが、限定的であることを意図するものではなく、本発明の範囲に入る構造およびデバイスが多くの他の方法を用いて形成され得ることが当業者により理解されるべきである。
【００４９】
容易に製造可能な高密度で不揮発性の一度プログラム可能なメモリアレイを製造するための有利な方法が、後に放棄され、本願明細書において参照により援用されている、Hernerらの米国特許出願第１０／３２６，４７０号（以下‘４７０出願）（特許文献１０）に教示されている。関連するメモリアレイ、ならびにそれらの使用および製造方法は、２００４年９月２９日に出願されたHernerらの「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」という米国特許出願第１０／９５５，５４９号（以下‘５４９出願）（特許文献１１）、および２００４年１２月１７日に出願されたHernerらの「Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode」という米国特許出願第１１／０１５，８２４号（以下‘８２４出願）（特許文献１２）に教示されている。これら特許出願はすべて、本願明細書において参照により援用されている。これら援用されている特許出願において教示される方法は、本発明によるメモリアレイの製造において有用である。本発明を曖昧にすることを回避するために、援用されている特許および出願の多くの詳細は省かれる。しかし、これらの特許および特許出願のいずれの教示も除外されることを意図するものでは全くないことが理解されるべきである。
【００５０】
製造
本発明の好ましい実施形態に従って形成されるモノリシックな三次元メモリアレイの製造の詳細な例が提供される。明確にするため、ステップ、材料、およびプロセス条件を含む多くの詳細が含まれる。この例が非限定的であること、およびこれらの詳細が、修正、省略、または増大され得る一方で、その結果が本発明の範囲に入ることが理解されるべきである。
【００５１】
図６ａに目を向けると、メモリの形成は基板１００から始まる。この基板１００は、単結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−炭素のようなIＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩＩ化合物、そのような基板上のエピタキシャル層、あるいは何か他の半導体材料などの、当業社に知られたどのような半導体の基板であってもよい。基板は、その内部に製造された集積回路を含み得る。
【００５２】
絶縁層１０２が基板１００上に形成される。絶縁層１０２は、酸化ケイ素、窒化ケイ素、強誘電性膜、Ｓｉ−Ｃ−Ｏ−Ｈ膜、または何か他の適切な絶縁材とすることができる。
【００５３】
第１の導体２００は、基板１００および絶縁体１０２の上に形成される。絶縁層１０２と導電層１０６との間に接着層１０４が含まれ得る。接着層１０４としての好ましい材料は窒化チタンであるが、他の材料が用いられてもよく、またはこの層は省略され得る。接着層１０４は、任意の従来方法、例えばスパッタリングにより被着させることができる。
【００５４】
接着層１０４の厚さは、約２０〜約５００オングストロームに及ぶことがあり、好ましくは、約１００〜約４００オングストローム、最も好ましくは約２００オングストロームである。この議論において、「厚さ」は、基板１００に直角の方向で測定された垂直な厚さを示すことに留意されたい。
【００５５】
被着される次の層は導電層１０６である。導電層１０６は、ドープされた半導体、タングステンのような金属、または導電性金属シリサイドのような、当業者に知られた任意の導電材料を含むことができ、好ましい実施形態において、導電層１０６はタングステンである。
【００５６】
導体レールを形成するすべての層がひとたび被着されると、それらの層は、図６ａに断面で示される実質的に平行で、実質的に共平面の導体２００を形成するために、任意の適切なマスキングおよびエッチングプロセスを用いてパターン形成およびエッチングされる。１つの実施形態において、フォトレジストが被着され、フォトリソグラフィによりパターン形成され、層がエッチングされ、次に酸素含有プラズマ中での「アッシング」のような標準的な処理技法を用いてフォトレジスト層が除去され、エッチングの間に形成された残りのポリマーのストリップが、ＥＫＣにより処方された液体溶媒のような従来の液体溶媒中で除去される。
【００５７】
次に、誘電材料１０８が導体レール２００上およびその間に被着される。誘電材料１０８は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のような任意の既知の電気絶縁材料であり得る。好ましい実施形態において、二酸化ケイ素が誘電材料１０８として用いられる。酸化ケイ素は、化学気相蒸着（ＣＶＤ）、または、例えば、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）のような任意の既知のプロセスを用いて被着され得る。
【００５８】
最後に、導体レール２００上の過剰な誘電材料１０８が除去され、誘電材料１０８により分離された導体レール２００の頂部が露出され、実質的に平坦な表面１０９が残される。結果として生じる構造が図６ａに示してある。平坦な表面１０９を形成する誘電体過剰分のこの除去は、エッチバックまたは化学機械的平坦化（ＣＭＰ）のような当業者に知られた任意のプロセスによって実行できる。例えば、２００４年６月３０日に出願され、その全体が本願明細書において参照により援用されている、Raghuramらの「Nonselective Unpatterned Etchback to Expose Buried Patterned Features 」という米国特許出願第１０／８８３，４１７号（特許文献１３）に記載されたエッチバック技法を有利に用いることができる。
【００５９】
代わりに、導体レールはダマシンプロセスにより形成することができ、そこでは、酸化物が被着され、溝が酸化物中にエッチングされ、次に、溝が導電材料で満たされて導体レールを作り出す。
【００６０】
次に、図６ｂに目を向けると、垂直支柱が、完成された導体レール２００上方に形成される。（スペースを節約するため、基板１００は、図６ｂおよび以降の図において省略されているが、その存在は想定されている。）好ましい実施形態において、ダイオードを損なうことがある、導電層１０６のタングステンと被着されるダイオード中のシリコンとの接触およびそれに続くタングステンシリサイドの形成を防止するために、好ましくは窒化チタンの障壁層１１０が平坦な表面１０９上に被着される。
【００６１】
支柱にパターン形成される半導体材料が被着される。この半導体材料は、例えば、シリコン、ゲルマニウム、あるいはシリコンおよび／またはゲルマニウムの合金であり得る。代わりに、ｐ形半導体としての酸化ニッケルまたはｎ形半導体としての酸化チタンのような半導体金属酸化物を用いることができる。他の材料が代わりに用いられることが理解されるであろうが、本発明の例では、シリコンの使用を説明する。
【００６２】
好ましい実施形態において、半導体支柱は接合ダイオードを含み、この接合ダイオードは、第１の導電率タイプの底部の高濃度にドープされた領域および第２の導電率タイプの頂部の高濃度にドープされた領域を含む。頂部領域と底部領域との間の中間領域は、真性あるいは第１または第２の導電率タイプのいずれか一方の低濃度にドープされた領域である。
【００６３】
この例において、底部の高濃度にドープされた領域１１２は、高濃度にドープされたｎ形シリコンである。最も好ましい実施形態において、高濃度にドープされた領域１１２が被着され、任意の従来方法により、好ましくは、その場で(in situ) のドーピングにより、リンのようなｎ形ドーパントを用いてドープされる。この層は、好ましくは、約２００〜約８００オングストロームの厚さである。
【００６４】
次に、ダイオードの残部を形成するシリコンが被着される。いくつかの実施形態において、次の平坦化ステップによっていくらかのシリコンが除去され、従って、余分な厚さが被着される。平坦化ステップが、従来のＣＭＰ方法を用いて実行されれば、約８００オングストロームの厚さは失われ得る（これは平均であり、量はウェハ全体にわたって変わる。ＣＭＰの間に用いられるスラリーおよび方法に応じて、シリコン損失はより多くまたはより少なくなり得る。）平坦化ステップがエッチバック方法により実行されれば、約４００オングストローム以下のシリコンしか除去されないことがある。用いられる平坦化方法および所望の最終の厚さに応じて、約８００〜約４，０００オングストローム、好ましくは約１，５００〜約２，５００オングストローム、最も好ましくは約１，８００〜約２，２００オングストロームのドープされていないシリコンが任意の従来方法により被着される。要望があれば、シリコンは低濃度にドープされ得る。
【００６５】
被着されたばかりのシリコンは、支柱３００を形成するためにパターン形成およびエッチングされる。各支柱３００が導体２００の上に形成されるように、支柱３００は、下方の導体２００とほぼ同じピッチおよびほぼ同じ幅を有するべきである。多少の位置ずれは許容され得る。
【００６６】
支柱３００は、任意の適切なマスキングおよびエッチングプロセスを用いて形成できる。例えば、フォトレジストを被着し、標準のフォトリソグラフィ技法を用いてパターン形成し、エッチングし、次にフォトレジストを除去することができる。代わりに、何か他の材料、例えば二酸化ケイ素のハードマスクを、半導体層スタック上で、底部反射防止被覆（ＢＡＲＣ）をその上に載せて形成し、次にパターン形成およびエッチングすることができる。同様に、誘電性反射防止被覆（ＤＡＲＣ）をハードマスクとして用いることもできる。
【００６７】
両方とも本発明の譲受人により所有され、本願明細書において参照により援用されている、２００３年１２月５日に出願されたChenの「Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting」という米国特許出願第１０／７２８，４３６号（特許文献１４）、または２００４年４月１日に出願されたChenの「Photomask Features with Chromeless Nonprinting Phase Shifting Window」という米国特許出願第１０／８１５，３１２号（特許文献１５）に記載されるフォトリソグラフィ技法は、本発明によるメモリアレイの形成において用いられるどのフォトリソグラフィステップを実行するためにも有利に用い得る。
【００６８】
誘電材料１０８が支柱３００の上およびそれらの間に被着されて、支柱間のギャップを満たす。誘電材料１０８は、二酸化ケイ素のような、任意の既知の電気絶縁材料であり得る。
【００６９】
次に、支柱３００上の誘電材料が除去されて、誘電材料１０８により分離された支柱３００の頂部が露出され、実質的に平坦な表面が残される。誘電材料過剰分のこの除去および平坦化は、ＣＭＰまたはエッチバックのような、当業者に知られた任意のプロセスによって実行できる。例えば、Raghuramらの米国特許出願に記載されたエッチバック技法を用いることができる。
【００７０】
好ましい実施形態において、頂部の高濃度にドープされた領域１１６が、ｐ形ドーパント、例えばホウ素またはＢＦ2 を用いたイオン注入によりこの時点で形成される。結果として生じる構造が図６ｂに示してある。本願明細書中で説明されるダイオードは、底部ｎ形領域１１２および頂部ｐ形領域１１６を有する。好ましければ、導電性タイプは逆にすることができる。所望されれば、底部上にｎ形領域を有するｐ−ｉ−ｎダイオードを１つのメモリレベルにおいて用いることができる一方で、底部上にｐ形領域を有するｐ−ｉ−ｎダイオードが別のメモリレベルにおいて用いることができる。
【００７１】
要約すると、ダイオードは、シリコン、ゲルマニウム、あるいはシリコンまたはゲルマニウムの合金の半導体層スタックを被着するステップと、垂直配向された支柱を形成するために層スタックをパターン形成およびエッチングするステップと、を含む方法によって形成される。ダイオード間のギャップは、誘電体で満たされ、誘電体過剰分は除去される。
【００７２】
図６ｃを参照すると、誘電破壊アンチヒューズ１１７が次に形成される。好ましい実施形態において、アンチヒューズ１１９は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のような誘電材料、好ましくは二酸化ケイ素の層である。二酸化ケイ素層は、例えば、シリコン層１１６の酸化により成長させることができる。一般に、被着されるのではなく成長させられる（例えば、下にある層からのいくらかのシリコンを消費することによる酸化によって）酸化物は、類似の被着誘電体よりも、高密度であり、欠陥が少なく、かつ品質が高い。いくつかの実施形態において、Ｓｉ3 Ｎ4 またはＡｌ2 Ｏ3 のような、高いＫ値を有する誘電体が好ましいことがある。
【００７３】
次に、導電性障壁材料、例えば、窒化チタン、金属、または何か他の適切な材料の任意の層１２１が被着され得る。層１２１の厚さは、約２５〜約２００オングストローム、好ましくは約５０オングストロームであり得る。好ましい実施形態において、層１２１は、本願明細書において参照により援用されている、２００３年６月３０日に出願されたHernerの「Low-Density, High-Resistivity Titanium Nitride Layer for Use as a Contact for Low-Leakage Dielectric Layers 」という米国特許第６，９５６，２７８号（特許文献１６）に記載されるような、セルフバイアスを全く印加しない窒化チタンのイオン化金属プラズマ被着により形成される高抵抗率、低密度窒化チタンである。例えば、この窒化チタンは、約３００マイクロオーム−ｃｍｓより大きい抵抗率および１立方センチメートルあたり約４．２５グラム未満の密度を有し得る。いくつかの実施形態において、層１２１は省略できる。
【００７４】
金属酸化物または窒化物抵抗切り換え材料の層１１８は、障壁層１２１上に被着、または、障壁層１２１が省略されていれば、この層は、アンチヒューズ１１７上に直接被着される。層１１８は好ましくは、約５０〜約４００オングストロームの厚さである。層１１８は、以前に記載された材料のうちのいずれであってもよく、好ましくは、抵抗切り換え挙動を示すただ１種の金属を含む金属酸化物または窒化物、好ましくは、Ｎｉx Ｏy 、Ｎｂx Ｏy 、Ｔｉx Ｏy 、Ｈｆx Ｏy 、Ａｌx Ｏy 、Ｍｇx Ｏy 、Ｃｏx Ｏy 、Ｃｒx Ｏy 、Ｖx Ｏy 、Ｚｎx Ｏy 、Ｚｒx Ｏy 、Ｂx Ｎy 、およびＡｌx Ｎy から成る群から選ばれる材料で形成される。話を簡潔にするため、この議論は、層１１８における酸化ニッケルの使用を論じる。しかし、記載された他の材料のいずれも使用され得ることが理解される。
【００７５】
本願明細書において参照により援用されている、２００５年１１月２３日に出願されたHernerらの「Reversible Resistivity-Switching Metal Oxide or Nitride Layer with added Metal」という米国特許出願第１１／２８７，４５２号（特許文献１７）に記載されるように、抵抗率切り換え金属酸化物または窒化物化合物への金属の添加は、金属酸化物または窒化物化合物の抵抗率切り換え層を安定な抵抗率状態間で切り換えるために必要とされるセットおよびリセット電圧の低下において有効であった。いくつかの実施形態において、金属を層１１８の金属酸化物または窒化物化合物に添加することができる。好ましい金属として、コバルト、アルミニウム、ガリウム、インジウム、ニッケル、ニオブ、ジルコニウム、チタン、ハフニウム、タンタル、マグネシウム、クロム、バナジウム、ホウ素、イットリウム、およびランタンが含まれる。好ましくは、金属添加物は、金属酸化物または窒化物化合物の層中の金属原子の約０．０１〜約５パーセントである。
【００７６】
最後に、好ましい実施形態において、障壁層１２３が酸化ニッケル層１１８上に被着される。層１２３は、好ましくは窒化チタンであるが、何か他の適切な導電性障壁材料を代わりに用いることもできる。いくつかの実施形態において、層１２３は省略され得る。
【００７７】
層１２３、１１８、および１２１は、短い支柱を、理想的には前のパターン形成およびエッチングステップにおいて形成された支柱３００のすぐ上に形成するために、パターン形成およびエッチングされる。図６ｃに示されるように、多少の位置ずれが生じることがあるが、これは許容され得る。支柱３００をパターン形成するために用いられたフォトマスクを、このパターン形成ステップにおいて再利用することができる。
【００７８】
別の実施形態において、障壁層１２１、酸化ニッケル層１１８、および任意に障壁層１２３を、ダイオード層１１２、１１４、および１１６の前（従って、その直下）に形成することができ、同じまたは別個のパターン形成ステップにおいてパターン形成されてもよい。この場合、アンチヒューズ層１１７は、酸化ニッケル層１１８とダイオード層との間に形成される。
【００７９】
層１２３、１１８、および１２１を含む短いエッチングされた支柱の上およびそれらの間に誘電材料１０８が被着され、例えばＣＭＰによる平坦化ステップによって、過剰分が除去され、平坦化された表面に短い支柱の頂部層が露出される。
【００８０】
次に、図６ｄに目を向けると、頂部導体４００を形成するために導電性材料またはスタックが被着される。好ましい実施形態において、窒化チタン障壁層１２０が次に被着され、続いてタングステン層１２４が被着される。頂部導体４００は、底部導体２００と同じ方法でパターン形成およびエッチングされ得る。上から覆っている第２の導体４００は、好ましくは、第１の導体２００と異なる方向、好ましくは第１の導体に実質的に垂直な方向に延びている。各支柱３００は、頂部導体４００と底部導体２００との交点に形成されるべきである。多少の位置ずれは許容され得る。誘電材料（図示せず）が、導体４００の上およびそれらの間に被着される。図６ｄに示される、結果として生じる構造は、メモリセル底部または第１層である。
【００８１】
付加的なメモリレベルを、この第１のメモリレベルの上に形成することができる。いくつかの実施形態において、導体は複数のメモリレベルによって共有することができ、すなわち、頂部導体４００は、次のメモリレベルの底部導体の役割を果たす。他の実施形態において、レベル間誘電体が、図６ｄの第１のメモリレベル上方に形成され、その表面が平坦化され、第２のメモリレベルの構築が、共有される導体なしで、この平坦化されたレベル間誘電体上から始まる。
【００８２】
アニールステップにより、シリコンがポリシリコンに結晶化される。このアニールは、メモリレベルの製造が完了した後に単一ステップとして行うことができ、あるいは、熱酸化によりアンチヒューズを成長されるために必要とされる温度は、半導体材料を結晶化させるのに十分なことがあり、別個のアニールは必要とされないことがある。
【００８３】
フォトマスクは、各層をパターン形成するためにフォトリソグラフィの間に使用される。特定の層が各メモリレベル中で繰り返され、それらを形成するために用いられるフォトマスクが再利用されることがある。例えば、図６ｄの支柱３００を画定するフォトマスクは、各メモリレベルついて再利用することができる。各フォトマスクは、各フォトマスクを適切に位置合わせするために用いられる基準マークを含んでいる。フォトマスクが再利用される場合、第２またはその後の使用において形成された基準マークは、同じフォトマスクの以前の使用時に形成された同じ基準マークに干渉することがある。本願明細書において参照により援用されている、２００５年３月３１日に出願されたChenらの「Masking of Repeated Overlay and Alignment Marks to Allow Reuse of Photomasks in a Vertical Structure」という米国特許出願第１１／０９７，４９６号（特許文献１８）は、本発明のものと同様のモノリシックな三次元メモリアレイの形成時のそのような干渉を回避する方法を記載している。
【００８４】
本発明の好ましい実施形態によるモノリシックな三次元メモリアレイにおいて、回路系は、各メモリセルを、１つ、２つ、３つ、およびそれ以上のプログラムされた値にプログラムし、それを複数回消去するように適合される。
【００８５】
要約すると、説明されたものは、ｉ）基板の上方に形成された第１のメモリレベルであって、第１のメモリレベルが、ａ）複数の実質的に平行で、実質的に共平面の第１の導体と、ｂ）第１の導体の上方の複数の実質的に平行で、実質的に共平面の第２の導体と、ｃ）第１の複数のメモリセルであって、各メモリセルが、誘電破壊アンチヒューズ、底部導体の１つの一部、頂部導体の１つの一部、抵抗率切り換え金属酸化物または窒化物化合物の層を含む第１の複数のメモリセルと、を含み、金属酸化物または窒化物化合物がただ１種の金属を含み、誘電破壊アンチヒューズおよび抵抗率切り換え金属酸化物または窒化物の層が、頂部導体の部分と底部導体の部分との間に電気的に直列に配置されている第１のメモリレベルと、ｉｉ）第１のメモリレベルの上方にモノリシック的に形成された第２のメモリレベルと、を含むモノリシックな三次元メモリアレイの一例である。
【００８６】
製造の詳細な方法が説明されたが、多くの変形が可能である。抵抗率切り換え層は、図１におけるように、ダイオードの上方にあっても、あるいは下方にあってもよい。抵抗率切り換え層は、図１におけるように、支柱の一部であってもよい。しかし、抵抗率切り換えは、電流が流れる狭い切り換え領域においてのみ生じることに留意されたい。抵抗率切り換え材料が比較的高い抵抗率状態において形成されれば、その材料を、頂部導体または底部導体の一部として形成することができ、非切り換え領域のより高い抵抗率は、隣接するセルが一緒に短絡されることを防止し得る。
【００８７】
アンチヒューズは、例えば、抵抗率切り換え層の上方または下方のいずれか一方にあり得る。しかし、アンチヒューズは、抵抗率切り換え層の非常に近くにあるべきであり、好ましくは、抵抗率切り換え層にすぐ隣接するかまたは薄い障壁層のみが介在する。
【００８８】
抵抗率切り換え層およびダイオード双方が、図１におけるように、垂直配向された支柱に形成されるのであれば、抵抗率切り換え層およびダイオードは、単一のパターン形成ステップ、または別個の複数のパターン形成ステップにおいて形成され得る。
【００８９】
いくつかの実施形態において、非常に小さいアレイにおいて、ダイオードは省略されてもよく、メモリセルは、抵抗率切り換え層およびアンチヒューズのみを導体間で直列に含み得る。
【００９０】
説明したばかりの選択肢のいずれも組み合わせることができる。
製造の詳細な方法を本願明細書中で説明してきたが、結果が本発明の範囲に入る限り、同じ構造を形成するどのような他の方法も用いることができる。
【００９１】
前述した詳細な説明は、本発明が取り得る多くの形態のいくつかを説明したにすぎない。この理由により、この詳細な説明は、例示の目的を意図するものであって、限定の目的を意図するものではない。本発明の範囲を規定することを意図するものは、すべての同等物を含む特許請求の範囲のみである。
【図面の簡単な説明】
【００９２】
【図１】本発明の好ましい実施形態に従って形成された不揮発性メモリセルの斜視図である。
【図２】図１の複数のメモリセルを含むメモリレベルの部分の斜視図である。
【図３】‘９３９出願によるメモリセルの斜視図である。
【図４】小さい導電性破壊領域が貫通して形成された誘電破壊アンチヒューズの平面図である。
【図５ａ】隣接する半選択されたセルＨおよびＦならびに選択されないセルＵを妨害することなく、選択されたメモリセルＳを事前調整するためのバイアス方式を例示する回路図である。
【図５ｂ】隣接する半選択されたセルＨおよびＦならびに選択されないセルＵを妨害することなく、選択されたメモリセルＳをリセットするためのバイアス方式を例示する回路図である。
【図５ｃ】隣接する半選択されたセルＨおよびＦならびに選択されないセルＵを妨害することなく、選択されたメモリセルＳをセットするためのバイアス方式を例示する回路図である。
【図５ｄ】隣接する半選択されたセルＨおよびＦならびに選択されないセルＵを妨害することなく、選択されたメモリセルＳを読み出すためのバイアス方式を例示する回路図である。
【図６ａ】本発明の好ましい実施形態に従って形成されたモノリシックな三次元メモリアレイにおけるメモリレベルの形成における段階を例示する断面図である。
【図６ｂ】本発明の好ましい実施形態に従って形成されたモノリシックな三次元メモリアレイにおけるメモリレベルの形成における段階を例示する断面図である。
【図６ｃ】本発明の好ましい実施形態に従って形成されたモノリシックな三次元メモリアレイにおけるメモリレベルの形成における段階を例示する断面図である。
【図６ｄ】本発明の好ましい実施形態に従って形成されたモノリシックな三次元メモリアレイにおけるメモリレベルの形成における段階を例示する断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図６ｄ】
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【国際調査報告】
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