(57)【要約】電力(パワー)半導体装置は、伝導性(導電性)ゲートであって、半導体基板(1)において形成されるトレンチ(溝)(11)の上側部分において提供されるもの、及び伝導性フィールド(電場)プレートであって、トレンチにおいて、伝導性ゲートに対して平行で、伝導性ゲートのものよりも深い深さにまで拡がるものを備える。フィールドプレートは、トレンチの壁及び底部分から、ゲート絶縁性層よりも厚いフィールドプレート絶縁性層によって絶縁される。1種の具体例において、フィールドプレートはトレンチ内でゲートから絶縁される。第1の伝導率の種類の不純物ドープされた領域は、基板の表面にてトレンチの第1及び第2の側に隣接して提供され、及びソース及びドレインの領域を形成し、及び第2の伝導率の種類の本体領域(7)を、ソース領域の下でトレンチ(11)の第1の側上に形成する。伝導性ゲートは、本体領域(7)から、ゲート絶縁性層によって絶縁される。半導体装置を製造する方法は慣習的なCMOSのプロセスと適合性である。
2009531850.tif 000002
【特許請求の範囲】
【請求項１】
トレンチゲートの半導体装置であって、次の、即ち
第1の主要面を持つ半導体基板、
第1の主要面から前記基板中に拡がるトレンチ、
第1の伝導率の種類の第1及び第2の不純物ドープされた領域で、トレンチのそれぞれの第1及び第2の対向する側での第1の主要面に隣接したもの、
第2の伝導率の種類の本体領域で、第1の伝導率の種類に対向し、第1の不純物ドープされた領域の下にしかトレンチの第1の側上で形成されないもの、
第1の伝導率の種類のドリフト領域で、本体領域及び第2の不純物ドープされた領域の下にあり、トレンチがドリフト領域において停止されているもの、
本体領域からゲート絶縁物によって絶縁される伝導性ゲート、及び
トレンチにおける伝導性のフィールドプレートで、前記フィールドプレートは、伝導性のゲートに対して平行なトレンチ中に、伝導性のゲートの深さよりも深いか又はそれに等しい深さまで拡がるもの
を具え、そこでは、フィールドプレートは、ドリフト領域からトレンチにおいてフィールドプレートの絶縁性層によって絶縁され、及びフィールドプレートの絶縁性層の厚さがゲート絶縁物の厚さよりも実質厚い、装置。
【請求項２】
伝導性ゲートはその第1の側に隣接してトレンチの上側部分にあり、及び伝導性のフィールドプレートは伝導性ゲートに隣接する、請求項1記載の半導体装置。
【請求項３】
フィールドプレートの絶縁性層の厚さは約50から800までのnmの範囲にある、請求項1又は2記載の半導体装置。
【請求項４】
伝導性ゲートは、第1の主要面からの本体領域の深さに実質等しい第1の主要面からの深さにまで拡がる、先行する請求項の何れか1項記載の半導体装置。
【請求項５】
第2の不純物ドープされた領域はトレンチから距離を開けられる、先行する請求項の何れか1項記載の半導体装置。
【請求項６】
第2の不純物ドープされた領域はトレンチから、絶縁性物質で充填される更なるトレンチによって距離を開けられ、前記更なるトレンチはトレンチの深さよりも浅い深さを持つ、請求項5記載の半導体装置。
【請求項７】
トレンチの第2の側上のフィールドプレートの絶縁性層の厚さは、トレンチの第1の側上での厚さよりも厚い、先行する請求項の何れか1項記載の半導体装置。
【請求項８】
さらに、補助的伝導性ゲートを具え、伝導性ゲートから離れた側での本体領域に隣接し、及びそれから絶縁される先行する、請求項の何れか1項記載の半導体装置。
【請求項９】
半導体装置を製造するための方法であって、次の、即ち
トレンチを半導体基板の第1の主要面において形成する工程であり、トレンチは第1及び第2の対向する側を持つ工程、
トレンチを、第1の厚さを持つ第1の絶縁性層で内側を覆う工程、
トレンチを伝導性物質で充填する工程、
第1の伝導率の種類の第1及び第2の不純物ドープされた領域を、第1の主要面に隣接してトレンチのそれぞれの第1及び第2の側にて形成する工程、
第2の伝導率の種類の本体領域を、第1の伝導率の種類に対向させ、トレンチの第1の側上だけに形成する工程であり、本体領域は第1の主要面からの第1の予め定める深さにまで拡がる工程、
副トレンチを、第2の予め定められる深さにまで第1の主要面から拡がり、及び本体領域に隣接して第1の側壁を持つよう形成する工程、
副トレンチの第1の側壁を、第2の厚さを持つ第2の絶縁性層で内側を覆う工程であり、それは第1の厚さよりも実質薄い工程、及び
副トレンチを伝導性物質で充填する工程
を具える、方法。
【請求項１０】
副トレンチは、トレンチ内で第1の絶縁性層の部分をトレンチの第1の側だけから除去することによって形成され、及び副トレンチの第1の側壁はトレンチの第1の側であり、及び第2の側壁は伝導性物質に隣接する、請求項9記載の方法。
【請求項１１】
第2の予め定める深さは第１の予め定める深さと実質同じである、請求項10又は11記載の方法。
【請求項１２】
本体領域を形成する工程は、副トレンチを形成する工程前に実行する、請求項9、10又は11記載の方法。
【請求項１３】
電力装置及び少なくとも1種の他の半導体装置を備える電力集積回路を製造するための方法であって、請求項9〜12の何れか1項記載の方法を用いる、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
集積回路用の電力(パワー)半導体装置の構造及びその製造方法に関し、本発明は、半導体装置に、及びより一層詳しくは、集積回路装置において含むことができる電力半導体装置の構造及びその製造方法に関する。
【背景技術】
【０００２】
電力集積回路は、電力装置(device)で、CMOS論理素子(logic devices)のような他の集積回路装置と統合されるものを提供する。
【０００３】
電力装置を他の種類の半導体装置と組み合わせて具える集積回路装置の設計及び製造は、装置の性能を最大にし、及び処理の経費を最小にするための多数の課題に直面する。例えば、最適な電力装置はいわゆる“トレンチMOS”であり、それは縦方向構造を持ち、一方で、CMOS論理素子のような他の半導体装置の構造は典型的に横向きである。具体的には、最適な離散型(discrete)電力装置は、縦方向の配列(arrangement)を持ち、それによって、ソース及びドレインは基板の対向する主要面上に提供され、及び電流の流れはトレンチ形成された(溝付けされた、trenched-)ゲートによって制御され、縦方向で、第1の主要面に対し垂直である。対照的に、CMOS論理素子では、ソース及びドレインは第1の主要面に隣接して形成され、及び横方向にチャネル領域によって距離を開けられ、それにわたってゲート構造は、電流の流れが、横方向で、第1の主要面に対し平行であるように形成される。これらの構造的な違い、並びに大きさ(次元)における違いのゆえに、慣習的な製造プロセス(処理方法)は、縦方向の電力装置を形成するのに用いられ、及び横方向のCMOS装置は著しく異なる。
【０００４】
これらの相反する必要条件に対処するのに、縦方向のトレンチMOS装置の代わりに横方向のDMOS電力装置を採用し、電力装置及び論理素子の統合を許容することが慣習的なものである。横方向のDMOS又は拡張されたドレインMOSFET電力装置では、ソース及びドレインは、CMOS装置と同じ第1の主要面にて提供され、及び電流の流れは横方向である。しかしながら、DMOS電力装置は、それらの横方向の構成のために著しいダイ面積(エリア)を消費し、及びチャネル及びドリフトの領域に関係する抵抗のためにそれらの横方向の寸法(サイズ)に対する限界がある。具体的に、DMOS装置のチャネル長さにおける減少は、必要な高いウェル(及び/又は抗-突き抜け(punch through))のドーピングレベルのために達成するのが困難であり、それは達成し得る破壊電圧を制限する。ドリフト領域の横方向の拡大縮小(スケーリング)は等しく問題であり、それは、装置によって取り扱うことができる最大電界によって定められる(最適化された装置のための多くても20V/ミクロン(μm))。ドリフト領域の横方向の規模(スケール)における減少は、約30Vを超える破壊電圧にとってますます困難になる。さらに、高い電圧の適用に対応するのを求められる厚いゲート酸化物は、適正なしきい電圧のための1ミクロンよりも実質小さいゲート/チャネルの長さの縮小を妨げる。
【０００５】
縦方向の電力装置、即ち、トレンチMOSの使用は、横方向の拡大縮小を許容し、及びこのようにして、より一層少ない面積しか消費しないが、しかし、その製造プロセスは埋設されたN+/P+層の形成、及びそれらへの連結の形成を必要とし、それはこのCMOSの処理と容易に適合性(互換性)でない。
【０００６】
米国特許第A-5 723 891号明細書は、第1の主要基板表面上の横方向に距離を開けられたソース及びドレインの領域、及びトレンチにおいてソース及びドレインの間に形成されるゲートを持つトレンチDMOSトランジスタ構造を提案する。トレンチは、不均一な分離内張り(裏地、ライニング)を持ち、それによって内張りは、溝付けされたゲートのドレイン側上でより一層厚い。溝付けされたゲートのソース側上の薄い内張りは、そのようにしてチャネルを画成する。電流の流れは横方向及び縦方向の双方であり、ソースからチャネルまでの縦方向、ドレインのドリフト領域中に溝付けされたゲートの下方の横方向に(lateral beneath)、及びドリフト領域からドレインまでの縦方向にある。この構造は、慣習的なDMOS電力装置と比較するとき、セルのピッチにおける減少を可能にするが、しかし、その製造の方法は、慣習的な集積回路の製造プロセスとで容易に適合性でない。さらに、米国特許第A-5 713 891号明細書のトレンチDMOS電力装置のスイッチング速度は最適化されない。
【０００７】
本発明は、集積回路適用においての、高い電圧適用を含めての使用のための優れた電力装置の構造、製造方法を提供しようとするもので、それは、標準的な集積回路(例は、CMOS)のプロセスとの組合せでより一層便利に実践される。
【発明の開示】
【課題を解決するための手段】
【０００８】
第1の局面に従い、本発明は半導体装置を提供し、それは、第1の主要面を持つ半導体基板、第1の主要面から前記基板中に延びるトレンチ、第1の伝導(導電)率の種類の第1及び第2の不純物ドープされた(impurity doped)領域で、トレンチのそれぞれの第1及び第2の対向する側での第1の主要面に隣接したもの、第2の伝導率の種類(conductivity type)の本体領域(body region)で、第1の伝導率の種類に対向し、第1の不純物ドープされた領域の下で、トレンチの第1の側上でだけのもの、第1の伝導率の種類のドリフト領域で、本体領域及び第2の不純物ドープされた領域の下にあり、トレンチがドリフト領域において停止されている(terminating)もの、本体領域からゲート絶縁物によって絶縁される伝導性ゲート、及びトレンチにおける伝導性のフィールドプレートで、フィールドプレートは、伝導性のゲートに対して実質平行なトレンチ中に、伝導性のゲートの深さよりも深いか又はそれに等しい深さまで拡がるものを具え、そこでは、フィールドプレートは、ドリフト領域からトレンチにおいてフィールドプレートの絶縁性(insulating)層によって絶縁され、及びフィールドプレートの絶縁性層の厚さがゲート絶縁物の厚さよりも実質厚い。
【０００９】
1種の具体例において、フィールドプレートの絶縁性層は、ゲート絶縁物の厚さの少なくとも3倍、及び典型的には、その厚さの約5倍よりも厚い。例えば、フィールドプレートの絶縁性層は、2及び10の間のVでの操作上の電圧を持つ装置について、約3から15までのnmの範囲での典型的なゲート絶縁物の厚さのために、約50から800までのnmの範囲において厚さを持ち得る。100Vの破壊電圧を要する装置について、フィールド絶縁性プレートの層は、数(2、3くらい)ミクロンまでのトレンチ大きさのための厚さ(幅/深さ)において少なくとも500nm及び慣習的なゲート絶縁物厚さであり得ると考えられる。より一層大きな破壊電圧のために、フィールドプレート絶縁性層の厚さ及びゲート絶縁性の厚さの間の比率は、さらにより一層大きい。
【００１０】
第2の局面によれば、本発明は半導体装置を製造するための方法を提供し、それは、次の、即ち、トレンチを半導体基板の第1の主要面において形成する工程であり、トレンチは第1及び第2の対向する側を持つ工程、トレンチを、第1の厚さを持つ第1の絶縁性層で内側を覆う(lining、裏打ちする)工程、トレンチを伝導性物質で充填する工程、第1の伝導率の種類の第1及び第2の不純物ドープされた領域を、第1の主要面に隣接してトレンチのそれぞれの第1及び第2の側にて形成する工程、第2の伝導率の種類の本体領域を、第1の伝導率の種類に対向させ、トレンチの第1の側上だけに形成する工程であり、本体領域は第1の主要面からの第1の予め定める深さにまで拡がる工程、副トレンチ(sub-trench)を、第2の予め定められる深さにまで第1の主要面から拡がり、及び本体領域に隣接して第1の側壁を持って形成する工程、副トレンチの第1の側壁を、第2の厚さを持つ第2の絶縁性層で内側を覆う工程であり、それは第1の厚さよりも実質薄い工程、及び副トレンチを伝導性物質(33)で充填する工程、を具える。
【００１１】
典型的に、第2の予め定める深さは第1の予め定める深さと実質同じである。
【００１２】
第3の局面によれば、本発明は、電力装置及び少なくとも1種の他の半導体装置を具える電力集積回路を製造するための方法を提供し、それは本発明の第2の局面に従う方法を用いる。
【００１３】
さらに随意の特長は、次の説明及び添付の請求の範囲から明らかである。
【発明を実施するための最良の形態】
【００１４】
本発明の具体例を今回、例を手段として、添付の図面に関連して説明する。図の説明は(図面の簡単な説明)の項に移す。
【００１５】
図面は例証的な目的のためだけのものであり、及び縮尺通りでない。図面において似た要素は、同様の参照番号で一致させる。
【００１６】
図1及び2は電力(パワー)半導体装置のセル100を示し、順番に、本発明の具体例に従って集積回路装置の1部分を形成する。図面は一対のNMOS電力トランジスタ装置2を示し、それは、縞状構成(striped configuration)を持ち、具体例に従ってp型シリコン半導体基板1において提供されるn型ドープされたウェル5において形成される。熟練した者はトランジスタ装置が等しくPMOS装置であってよいと理解し(認め)、その場合に要素の伝導率の種類は逆にされる。
【００１７】
基板1は上側の、第1の主要面3を持ち、及びnウェル5は第1の主要面3に隣接して提供される。1種の具体例において、エピタキシャル層の上側面が基板1の第1の主要面を形成するように、nウェルはp型単結晶基板上にn型エピタキシャル層として形成され得る。別の具体例において、nウェル5は、n型ドーパントをp型基板1中に注入すること(implanting)によって形成され得る。一対の平行なトレンチ11は、nウェル5に第1の主要面3から第1の深さにまで実質垂直に拡がり(延び)、及び縞状電力トランジスタ2の鏡像対(mirror-image pair)を形成する。各々のトランジスタ2は第1の側及び第2の側を持ち、及び隣接したトランジスタの似た側が対称形のトランジスタセル100を形成するために鏡像の様式(fashion)で互いに向き合うように、トランジスタが配向されると認められる。例証した例では、トランジスタ2の第2の側は互いに向き合う。第1の主要面3に隣接し、及び第2の深さにまで表面3から拡がる重度にドープされたn型の領域4は、鏡像のトランジスタ対2のトレンチ11の対向する第2の側及び対向する、トレンチ11の第1の側に対するソース領域4bの間の共通のドレイン領域4aを形成する。第3の深さにまで基板表面3から拡がるp型本体領域7は、それが第1の深さのものより浅く、及び第2の深さのものより深く、鏡像トランジスタ対のトレンチ11の対向した、第1の側上のソース領域4aの下に提供される。p型の本体領域7が、共通のドレイン領域4aの下で、トランジスタ対のトレンチ11の対向した第2の側の間に形成されないが、しかし、トレンチ11の第1の側上のソース領域4bの下だけに形成されることに注目すべきである。
【００１８】
トレンチ11の各々は、絶縁された伝導性ゲート6及び絶縁されたフィールドプレート8を、図1において示すように含む。具体的に、ドープされたポリシリコン(多結晶シリコン)のゲート6は、第3の実質深さにまで拡がり、これは、実質的にp本体領域の深さで、そのソース領域に隣接する各々のトレンチ11におけるものであり、及びソース領域及びp本体領域から、トレンチの第1の側上で、相対的に薄いゲート絶縁物9によって絶縁される。ドープされたポリシリコンのフィールドプレート8は、各トレンチにおいて、ゲート6に対して実質平行に、この具体例においてポリシリコンのゲート6の深さよりも深い深さにまで拡がり、及びトレンチにおいて、周囲のn-ウェル領域5(第2の側で、トレンチの第1の側の底部分及びより一層低い部分)から、相対的に厚い絶縁性層15によって絶縁される。代わりの具体例において、図5において例証し、及び以下に更に詳細に記載するが、フィールドプレート8は、ゲート6と実質同じ深さにまで拡がり得る。図1及び2の具体例において、フィールドプレート8は付加的に、ゲート6から相対的に薄い絶縁性層29によって絶縁され、及び別々の接点(コンタクツ)37、39は、それぞれ図2において示すように、ゲート6及びフィールドプレート8を各トレンチ11において設けられる。
【００１９】
このようにして形成される電力トランジスタ構造は、トレンチDMOS構造を持ち、溝付けされたゲート6及びフィールドプレート8の対向する側上に配列される第1の主要な基板表面3に隣接する横方向に距離を開けられたソース4b及びドレイン4aの領域を有する。図1において示すように、電流の流れは横方向及び縦方向の双方であり、ソースからチャネルまでの縦方向、ドレインのドリフト領域中へのトレンチの下方横方向、及びドリフト領域からドレインまでの縦方向である。電流の流れは、鏡像トランジスタ対を具える例証された縞状セルにおいて、このようにして、それぞれのトランジスタのソース領域4bからのもので、トレンチ対の対抗する側での、トレンチ対の間の共通のドレイン領域4aまでのものである。
【００２０】
実際には、上述の縞状の構成を持つ電力装置は典型的に、トランジスタ対から形成される多重(複数)の縞状セル100を具えると認められる。記載した配列において、各セルはトランジスタ対を、その間の共通のドレイン領域と共に具え、及び各トランジスタはトランジスタ対において、隣接するトランジスタ対のトランジスタを有する共通のソース領域を共有する。
【００２１】
代わりに、製造に対してはより一層便利ではないが、トランジスタは鏡像の対において形成される必要はない。
【００２２】
本発明の上記の具体例の電力トランジスタ構造はこのように、横方向の配列からの利益を得(benefits)、それはCMOS処理とより一層多くの適合性を有し、その一方、装置の拡大縮小を許容するためにトレンチゲート(溝-門)及びフィールドプレートが利用される。フィールドプレートは減少した表面のフィールド(Reduced Surface Field)(RESURF)構造の利益を提供し、このようにして、破壊電圧、特定のオン抵抗(on-resistance)及びそれらのトレードオフのような装置の特徴を改善する。
【００２３】
さらに、装置構造は、CMOS処理と適合性のプロセスにおいて形成され得る。そのような1種のプロセスは、図3aから3mまでを参照して以下に記載する。
【００２４】
図3aから3mまでは、電力半導体装置、及び並行して(concurrently)CMOS半導体装置を製造するための方法の工程を示し、同じ基板上に集積され、本発明の1種の具体例に従う。方法における各段階の例証の目的のために、電力半導体装置の1部分(本明細書では“電力半導体領域”)は左方側(left hand side)上に示され、及びCMOS装置の1部分(本明細書では“CMOS領域”)は各図面の右方側上に示される。
【００２５】
例証した具体例において、p型半導体基板1、典型的に単結晶シリコンは、n型ウェル5を基板1の上側部分(upper part)において、第1の主要面3に隣接して持ち、集積された電力装置のために利用される。n型ウェル5は、慣習的な技術(例は、n型のエピタキシャル層をp型基板上に成長させることにより、又はn型ドーパントをｐ型基板の上側部分中に注入することによる)によって作成し得る。加えて、浅部分(shallow)のトレンチの分離(STI)は、予め定める配置(locations)にてCMOS領域において慣習的なSTI処理を用いて形成される。これらの処理工程は、図3aにおいて電力半導体及びCMOS領域の断面図によって例証される段階を生成する。
【００２６】
次に、ハード(硬い)マスク10は第1の主要面3にわたり形成され、及び電力半導体領域において、写真平版術(フォトリソグラフィー)及びエッチングのような慣習的な技術を用い、パターン(模様)化される。パターン化したハードマスクはトレンチ11の形成のためのパターンを画成する。トレンチは次いで基板1を第1の深さにまでエッチングすることによって形成され、その結果、トレンチ11はn-ウェル領域においてp型基板領域よりも上に停止される。熟練した者が理解するように、トレンチ11を形成するためのエッチングプロセスは慣習的であり、及び望ましいパラメータ(媒介変数)に従って選定し得る。典型的に、約0.3から5までのミクロンの深さ及び約0.5から5までのミクロンの幅を持つトレンチは、約0.2から3までのミクロンのトレンチ11の間で、反応性イオンエッチングでHBr又はSF6を使用するようなドライ(乾式)エッチング技術を用いて距離を開けることと共に形成される。これは図3bにおいて例証される段階に導き、そこからトレンチ11が電力半導体の領域においてだけで形成されることは明白であり、ハードマスク10は基板のエッチングをCMOS領域(示さず)において防ぐ。
【００２７】
二酸化ケイ素15の絶縁層は、好ましくは、TEOS(テトラエトキシシラン)を用いて形成され、次いで基板にわたり、及びトレンチ11の側壁及び底部分上に電力半導体領域において堆積される、図3cによって例証されるように、ブランケット(覆い)である。TEOSは典型的に厚さが約50から800までのnmで、及びトレンチ11のための酸化物ライナーを電力半導体領域において形成する。次の記載から理解されるように、二酸化ケイ素層15はフィールドプレート8を電力半導体領域における最終的な装置構造においてトレンチ壁から絶縁する。
【００２８】
次に、トレンチ11は、(ドープされた)ポリシリコン17を用いて、ポリシリコン17の第1の層を図3dで示すように基板にわたり堆積することによって充填される。ポリシリコンは、活性なn型又はp型のドーパントと共にポリシリコンをドープすることによって、その堆積中に、又は好ましくはその後のいずれにも、伝導性にさせ得る。電力半導体領域におけるトレンチ11内のドープされたポリシリコン層17は、トランジスタ2の最終的な構造のフィールドプレート8を形成する。
【００２９】
図3dに示すように、この段階で、CMOS領域は3種の層を持ち、それらは、ハードマスク10、TEOS 15及び(ドープされた)ポリシリコン17をその第1の主要面上で具える。これらの3種の層は、次の段階において慣習的な技術(例は、ポリシリコン及び酸化物のエッチバック及び/又は平坦化及びハードマスクの除去)によって図3eに示すように取り除かれ、その結果、CMOS領域はその開始状態にまで戻される(比較する図3a)。これらの処理工程は、ポリシリコン-充填され、絶縁されたトレンチ19を生成し、それらは電力半導体領域において、基板1の第1の主要面3を用いて、図3eにおいて示すように、実質フラッシュされる(flush with)。
【００３０】
P型ドーパントは、次に電力半導体の予め定める面積及びCMOS領域中に、予め定める深さ(前記の第3の深さ)にまで拡がるpウェル21を形成するために、図3fに示すように導入される。pウェル21は、典型的に注入マスク(示さず)を用いる慣習的なドーパント注入技術を用いて形成される。代わりに、調節された/指向性の注入を、図8を参照して下に記載するように用い得る。pウェル領域21を形成するために用いる注入エネルギー及び用量は、ゲート6の深さ、望ましいしきい電圧及びゲート酸化物の厚さを含む最終的な装置の望ましいパラメータに従って選ばれる。電力半導体領域におけるpウェル21は、電力半導体装置構造の本体(チャネル)領域7を形成する。熟練した者が理解するように、pウェル21は任意の適する段階での製造プロセスにおいて形成され得る。例えば、pウェルは、図３gに示す段階の後に、下に記載するように注入され得、それはゲート6と共の位置合せ(alignment)を確実にする。
【００３１】
フォトレジスト23の第1の層は次いで、基板1の第1の主要面3にわたり提供され、及びマスクを画成するためにパターン化される。パターン化されたマスクはTEOS 15をトレンチ11の第1の側壁、即ちpウェル21に隣接するトレンチの側壁上で露出させ、一方、隣接したpウェル21でないトレンチの第2の側壁上でのTEOSを保護する。図3gに示すように、パターン化したフォトレジスト23の縁部はポリシリコン17上に位置され、その結果、フォトレジスト23は保護されるべき必要がある酸化物のすべての面積をカバーする(守る)。露出したTEOS 15の一部分は次いで、エッチングを実行することによって取り除かれ、それは露出したTEOS 15を、pウェル21と実質同じ深さに至るまで、縦方向のトレンチゲートについて副トレンチ25を形成させるために、図3gで示すように取り除く。エッチングは慣習的な技術を用いて遂行される。好ましくは、ウェットエッチングが、例えば、腐食液としてHFの溶液を用い、望ましい深さで、それは典型的に約1ミクロンであるものを達成するために、所定の時間の間、遂行される。代わりに、ドライエッチングを実行し得、次いでトレンチの側壁上で任意の残留酸化物スペーサーを取り除くためにウェットエッチングが続く。
【００３２】
前述のように、若干の具体例において、ゲート6及びp本体領域7は、基板の表面から同じ深さ(第3の深さ)にまで実質拡がる。このようにして、副トレンチ25を位置合せするのが望ましく、そこでは、ゲート6は、p本体領域7を形成するpウェル21を用いて形成される。このようにして、副トレンチ25を形成するためのエッチング工程及びpウェル21を形成するための注入工程は、この位置合せを確実にするために調節されるべきである。
【００３３】
フォトレジスト23は次いで除去され、及び酸化物29の第1の薄い層は、TEOS層15の厚さよりも実質薄い第1の厚さにまで、例えば、最高5Vの操作上のゲート電圧のための約10nmにまで成長される。第1の薄い酸化物層29は、副トレンチ25の各々の側壁上に形成される。第1の薄い酸化物層29は、ゲート絶縁物9を最終的な電力装置構造において形成し、及びこのようにして、第1の厚さは望ましいゲート誘電体の厚さよりもわずかに薄いものに対応する。図3hに示すように、酸化物はまた、トレンチにおいてポリシリコン17の頂部分表面上、及び電力半導体領域におけるトレンチ11の間の基板の第1の主要面3上に、及びCMOS領域(示さず)にわたって、並行して成長される。熟練した者が理解するように、第1の薄い酸化物層29を絶縁性物質29(例は、窒化物、酸化窒化物(oxynitride)又は他のより一層高いkの誘電体)の層を副トレンチ23の側壁及び底部分上に堆積することによって形成することも可能である。
【００３４】
フォトレジスト27の第2の層は次いで、その構造にわたり、及び副トレンチ25において形成され、及び慣習的な方法を用いて、パターン化され、CMOS領域を露出させ、一方、電力半導体領域を保護する。先行する工程におけるCMOS領域において形成される第1の薄い酸化物層29は次いで取り除かれる。しかる後、電力半導体領域上に横たわる(overlying)フォトレジスト27の第2の層の残部分(remainder)は取り除かれ、及び第2の薄い酸化物層31は、約1.5から6までのnmの厚さにまで、CMOS装置の望ましいゲートの操作上の電圧に依存して、図3iに示すようなCMOS領域における基板の第1の主要面3上で成長される。同時に、電力半導体領域における第1の薄い酸化物層は、並行して、比較的に遅い速度での酸化物成長によって、電力装置のための望ましいゲート酸化物の厚さにまで厚くなる。CMOS領域における第2のゲート酸化物層31は、CMOS装置のためのゲート誘電体を形成する。
【００３５】
その後、電力半導体領域の上に横たわるフォトレジスト27の第2の層の残部分は取り除かれ、及びポリシリコン33の第2の層は、CMOS領域にわたり、及び図3jに示すように電力半導体領域のトレンチにわたり、及びそれにおいて形成される。典型的に、ポリシリコン33の第2の層は、インサイツ(原位置)でのドープされた層を基板1の第1の主要面3にわたり整合的に(conformally)堆積させることによって提供され、それによって副トレンチ25が充填される。ポリシリコン層33が後の段階でドープされ得ることは理解される。
【００３６】
その後、フォトレジスト35の第3の層は、ポリシリコン層33にわたって形成される。フォトレジスト35は次いで、慣習的な技術を用いてパターン化され、及びポリシリコン33は、ポリシリコンゲート接点37を電力半導体領域において、及びトランジスタゲート電極をCMOS領域において、図3kに示す段階に達するまで並行して形成させるためにエッチングされる。具体的に、電力半導体領域では、ポリシリコン層33は第1の主要面3上のゲート酸化物29及びポリシリコンゲートパッド37までエッチバックされ、フォトレジストパターンによって画成され、縦方向のゲート33(図2)に連結させるために形成される。CMOS領域において、フォトレジストパターンは、エッチング工程がCMOSトランジスタゲート39を形成するように、トランジスタゲートを画成する。
【００３７】
その後、フォトレジスト35のパターン化された層は除去され、及びn型ドーパントは、浅部分で、CMOS領域及び浅部分n+ドーピング領域において軽くドープされたソース/ドレインの拡張を、電力半導体領域におけるトレンチ11のいずれかの側にでも、図3lに示すように形成するために基板の上側表面3中に注入される。
【００３８】
スペーサー41は次いで、CMOSトランジスタゲート39の側壁上で、慣習的な技術によって、n型ドーパントを、主な、重度にドープされたソース/ドレインの領域4で電力半導体において及びCMOS領域に注入するのに先立ち形成される。図3mに示すように、この段階は、図1の本発明の具体例の電力半導体装置の構造を完了させる。その後、標準的なCMOS処理は実行され得、それは、CMOS論理素子を完了させるためのケイ素化及び最終段階(back-end)処理のようなものである。加えて、電力装置を完了させるために、低い抵抗連結(low-resistance connection)は、p本体領域7に対して、重度にドープさせたp型接点51を下記の及び図5に示すように、基板1の第1の主要面3上で注入することによって提供され得る。
【００３９】
別の具体例において、本発明の電力半導体装置構造は、絶縁物(SOI)基板上のシリコン上で形成され得る。図4aを参照し、それは図3bに示すものに対応する段階でのプロセスを示し、アクティブ(活性な)トランジスタ2のトレンチ11はシリコン中に、埋設された酸化物層42より上の深さにまでエッチングされ、nウェル/ドリフトの領域5についてトレンチの底部分の下に十分なシリコンを残す。加えて、分離トレンチ43は、電力半導体及びCMOSの領域の境界でSTIを通して並行してエッチングされ、それは埋設された酸化物層42に至るまで延びる。
【００４０】
並行するエッチングは、STI酸化物をシリコンに関して選択的に、ハードマスク10をパターン化した後であるが、しかしトレンチ11をシリコンにおいてエッチングする前にエッチングすることによって達成され得る。分離トレンチのエッチングを開始することによって、このような方法で、活性なトレンチ及び分離トレンチのシリコンエッチングは、並行して完了され得る。代わりに、並行するエッチングは、ドライエッチング(例は、HBrエッチング)で、適切な大きさを用い、装置のトレンチ11及び分離トレンチ43のためのものによって達成され得る。より一層広い分離トレンチ43がより一層幅が狭い装置のトレンチ11よりも速くエッチングされるので、分離トレンチ(即ち、埋設された酸化物層42に至るまで)のエッチングを完了させることが可能であり、一方、本発明に従う電力トランジスタセルの形成のために活性なトレンチ11の下に十分なシリコンが残される。
【００４１】
深い分離トレンチ43は、埋設された酸化物層42にまで拡がり、CMOS領域からの電力半導体領域の完全な誘電体分離を、図4bに示すように達成し、それは完了された分離トレンチ構造を示す。
【００４２】
図5はNMOSトランジスタセル100の断面であり、本発明の更なる具体例に従って、図1と似ている。この具体例では、鏡面対称対の各々のトランジスタ装置2の構造は図1の具体例と単に異なり、そこではトレンチ11における伝導性ゲート6の深さがトレンチ11におけるフィールドプレート8の深さと実質同じである。この配列は、低電圧適用、特には、約20Vより下のもの用の用途に適切である。そのような低電圧適用のために、フィールドプレートによる電界成形(electrical field shaping)は、縁部停止部分(edge termination)が必要でないように、ドレインの下に限られる。例証した具体例において、重度にP+ドープした連結(接続)51はまた、この技術においてよく知られるように、pウェルに対して提供される。熟練した者はpウェル連結51が典型的にまた、本発明の他の具体例のすべてにおいて含まれることを理解する。
【００４３】
図6は、NMOSトランジスタセル100の断面で、図1に似ている。このセルでは、鏡面対称対の各トランジスタ装置2の構造は、図1の具体例と、単にゲート6及びフィールドプレート8が一体的に(integrally)形成されるということだけで異なり、及びこのようにして、ゲート6及びフィールドプレート8の間の第1の薄い絶縁性層29は省かれる。一体的なゲート(integral gate)及びフィールドプレートの形成は、若干の適用のために適切であるがしかし、それは概して、増加するゲート電気容量のために好ましくない。
【００４４】
図6の配列は、以下の通りに上述されたプロセス(図3a〜3m)を修飾することによって達成され得る。厚いTEOS層15の堆積の後、図3cに示すように、薄い抗酸化性層で、窒化物ライナーのようなものが堆積される。その後、プロセスは、図3dに示すようにポリシリコン層17を形成しながら続き、次いで、図3e〜3gのプロセスの工程が続く。副トレンチ25(図3g)を形成するためのエッチング工程は、窒化物ライナーを除去せず、及びこのようにして、その後の工程では、第1の薄い酸化物29はトレンチ11の底部分及び第1の側壁上だけで成長する。ゲート絶縁物9(図3h)を形成するために酸化後の若干の時間にて、窒化物ライナーを、ウエットエッチングにより、この技術においてよく知られる技術を用いることによって選択的に除去する。例として、窒化物ライナーは、第2の酸化後、CMOS面積(図3ｉ)において薄いゲート酸化物31を形成するために除去され得る。しかし、窒化物ライナーは、ポリシリコン33(図3j)の第2層の堆積の前に除去されるべきである。その後、プロセスは、図3kから3mまでを参照して記載するように、フィールドプレート8に隣接して形成されるポリシリコンゲート6と共に、その間での絶縁性層を伴わずに続けられる。このようにして、ゲート6及びフィールドプレート8は、一体的に単一の電極として形成される。
【００４５】
図7aから7cまでは、電力半導体領域の断面図で、図3のものと似ており、本発明の別の具体例に従うp本体領域7を形成するための代わりの技術を示す。この具体例の方法では、図3fの工程、即ち副トレンチ25のエッチングに先立つpウェル21の形成は省かれる。その代わり、その方法は、図3に関して記載する工程を、図3gに示す段階にまで用いて開始する。次に、フォトレジスト23の第1の層を剥離し(stripped)、及び犠牲的な保護層(sacrificial protective layer)28(例は、酸化物)を形成し、及びフォトレジスト23のパターンと対応させるためにパターン化し、図7aに示される段階に達する。保護性層28は、CMOS領域及び電力半導体領域の部分をその後のイオン注入から保護する。次いで、ホウ素イオンは、蒸気相ドーピング又はプラズマ浸入ドーピング(plasma immersion doping)によって図7bに示すように、基板の上側表面3中に注入される。ホウ素不純物は、高い温度で、基板の上側表面3からのnウェル、及びトレンチ11の第1の側からの副トレンチ中に拡散する。このことは、図7cに示す段階に導き、不均一にドープされたpウェル領域21の深さを伴って、それはp本体7を形成し、ゲート電極6を含む副トレンチ25の深さを伴って自己整合する(self-aligned)。
【００４６】
さらに別の代わりの具体例において、nウェル5を形成する代わりに、それは、ドレインのドリフト領域を、p型基板1上でのエピタキシャル層として形成するが、ドレインのドリフト領域は、蒸気相ドーピング又はプラズマドーピングによって、直接的にトレンチ11の方法の開始の際での形成の後に形成され得る。蒸気相又はプラズマ浸入ドーピングのための技術は、熟練した者によく知られ、図7aから7cまでにおいて例証されるpウェルの形成に関して上述のものと似ている。代わりに、nウェル5は大きな傾けられた(large tilted)注入によって形成され得、そこでは、イオンビームは基板の表面に対して図8に示すように大きな角度で傾けられる。このようにして、直接的に、トレンチ11の形成後、n型ドーパントを、トレンチの側壁を通して大きな傾けた注入によって導入し得る。図8において示すこの代わり技術において、それは、適するトレンチのアスペクト(縦横)比と併せて用いられ得、n型ドーピングは深いトレンチを囲む領域に対して電力半導体領域において、CMOS領域のドーピングを伴わずに限定され、及びnウェル5はこのようにしてトレンチ11と共に自己整合される。
【００４７】
上記の具体例において、各トランジスタのドレイン領域4aは、トレンチ11の縁部にまで基板の表面3にて拡がる。高い操作上の電圧にて、装置の破壊が、ドレイン4aの角部分で起こり得ることが見出された。これはフィールドプレートの絶縁性層15の厚さを増加させることによって避けることができる。これはしかし、フィールドプレート8及びドリフト領域5の間(特に、ドリフト領域の左側/右側の外側のゲートの近く/下側において(in the drift region left/right outsides near/under the gatte)重要)で、より一層弱い電気容量接合(capacitive coupling)を招くので望ましくなく、このようにして、ドリフト領域は余りドープされてはならず、及びそれ故に特定のオン抵抗が増加する。本発明の更なる具体例に従い、この問題は、ドープされたドレイン領域4aをトレンチ11の縁部から距離を開けることによって、図9に示すように軽減される。ドレイン及びトレンチの間の得られるより一層低いドープされた領域は激減させる(depleted)ことができ、及び従って若干の可能性が所有される。
【００４８】
図10に示す更なる具体例において、ドレイン領域4aは、トレンチ11から、絶縁性物質を充填される更なるトレンチ51によって距離を開けられる。更なるトレンチは、トレンチ11よりも浅い深さを持つ。これは、酸化物の厚さの非対称性を、フィールドプレートのドレインの側で招く。好ましくは、更なるトレンチ51は、エッチングされ、及びCMOS装置のために求められる浅部分のトレンチ分離プロセスの間に(深いトレンチ11形成の前に)、及び図3aを参照して上に記したように充填される。しかし、酸化物を充填された更なるトレンチ51が専用の(dedicated)プロセス工程において形成され得る。
【００４９】
さらにハイブリッド(複合型)トランジスタのオン抵抗を減らすために、チャネル抵抗は、加えられたゲートトレンチを通してゲート密度を増加させることによって、図11に示すように減少させることができる。図11及び12が一対の装置を、ソース及びゲートと共に、その中心及び外側上のそれぞれのドレインにおいて示すことを理解するべきである。各トランジスタは更に、本体領域7に隣接した、及びそれから絶縁された補助的伝導性ゲート66を、伝導性ゲート6から離れた側にて具える。示される具体例は、2種のトランジスタの間で共有(分配)される補助的ゲート66を具える。しかし、単一のトランジスタが1種(又はそれよりも多く)の専用の補助的ゲートを持つことができることは理解される。
【００５０】
更なる具体例において、多重なゲート66を、本体領域7内で図12に示すように実践することができる。そこで見ることができるように、ゲートはトレンチ11内ではこの具体例において存在せず、及びチャネルの伝導性は単独で、ゲート(群)によってトレンチ11から離れた本体領域の側上で調節される。
【００５１】
ゲートの配列の多くの異なる順列(permutations)がトレンチ11内に配置されるゲートを伴い、及び伴わないでの双方で存在し、一方、まだ本発明の範囲内に入る。トレンチ11の外側に配置される1種又はそれよりも多くのゲートを具えるそれらの配列のために、(更なる)トレンチは、pウェル(本体領域7)の注入後、基板において写真平版術的に図3fに関して上に記載するようにパターン化することができる。
【００５２】
本発明の上記の具体例は、縞状のセル構成を持つ。各トランジスタセル100は一対の非対称のトランジスタ2を具え、対称性のセル100を提供するために鏡像構成において配列される。熟練した者が理解するように、この対称性は、高電圧適用のために、装置内の電界が、使用に際し、適切に成形されることを確実にして、例として、フィールドプレート及びドリフト領域の間で同一又は均一な電気容量的接合効果を達成する。しかし、対称性を、本発明の半導体装置構造を四角形、六角形、円形又は他の対称形のセル構成において形成することによって保つことが等しく可能である。
【００５３】
例を手段として、図13は、集積された回路の電力半導体領域の平面図を本発明の別の具体例に従い示す。例証される電力半導体領域は、四角形のトランジスタセル100の2つずつ(2×2)のアレイ(整列)を具える。縞状セルの具体例とは似ておらず、各セル100は単一のNMOS電力トランジスタ2を具え、及び次の記載から理解されるように、その主要な特長は、面内で見るとき、四角形の形状である。他の具体例が任意の他の数のそのような四角形のトランジスタセル100のアレイから形成され得ることは理解される。
【００５４】
各セル100は、その中心にて、基板1の頂部分表面3に隣接して、正方形の形状の、共有されたn型ドレイン領域4aを持つ。ドレイン領域4aは、ポリシリコンを充填された、絶縁されたトレンチ11によって囲まれる。比較的厚いフィールド酸化物層15は、ドレイン領域4aを、トレンチ11から、トレンチ11の第1の側(セルの内部側)上で絶縁する。トレンチ11の第2の側(セルの外部側)上で、n型ソース領域4bが、基板1の頂部分表面3にて形成される。ソース領域4bは、トレンチ11から、不均一な絶縁性層によって下記のように絶縁される。
【００５５】
絶縁されたゲート及びフィールドプレートは、トレンチ11において、本発明に従って提供される。具体的に、トレンチ11は、伝導性フィールドプレート8を含み、トレンチ11内で第1の深さにまで、その第1の側上で拡がり、及びドレイン領域4a(及びnウェル/ドレインのドリフト領域5)から、比較的厚いフィールド酸化物15によって絶縁される。トレンチは更に、伝導性ゲート6を含み、トレンチ11において第2の深さまで拡がり、それは第1の深さよりも浅く、又はそれに等しく、及びソース領域4b(及びp本体領域7)から比較的薄いゲート誘電体層9によって絶縁される。例証した具体例において、伝導性ゲート6及びフィールドプレート8は互いから、トレンチ11において、絶縁性層29によって絶縁される。p本体領域7(示さず)は、第2の、ゲート深さに実質等しい深さにまで、ソース領域4bの下方で、トレンチ11の第2の側(外部側)上に形成され、及びその構造はドレインのドリフト領域5を形成するnウェル(示さず)において形成される。
【００５６】
熟練した者が理解するように、四角形のセル100の線l-lに沿った断面は図1の縞状のセルの具体例の断面と似るが、トレンチ11の間の距離は典型的にドレイン領域4aのより一層大きな横方向大きさのために、四角形のセル構成においてより一層大きい。他の具体例において、四角形のトランジスタセル100は、図5又は6の具体例と似た断面を持ち得る。
【００５７】
セルのアレイは酸化物層55によって囲まれ、フィールドプレートの縁部停止部分57を持つ。縁部停止部分を提供するための任意の他の適切な技術を用いることができることが理解される。
【００５８】
この具体例の特長は、物質、絶縁性層の厚さ、及びドーピング濃度のようなものであり、第1の具体例と似ており、及び形成の方法は、図3a〜3mにおいて例証する記載した方法と似ている。
【００５９】
上記の具体例は、フィールドプレートの絶縁性層15を利用し、それは、トレンチ11の側壁にわたる厚さにおいて実質均一である。更なる具体例において、図14に示すように、酸化物の厚さは不均一であり、そこでは、t1<t2<t3である。不均一なライナー15を提供するために、図3bのエッチングされたトレンチ11は、酸化物を充填され、及び図3cを参照して上述する酸化物の堆積の代わりに、平坦化される。トレンチ11は次いで、酸化物を充填したトレンチ中に、写真平版術処理を用いてエッチングされる。この工程はフィールドプレートの絶縁性層15の厚さをそれぞれのトレンチの側壁上で画成する。装置の更なる処理は、熟練した者にとって明らかである。
【００６０】
要約すると、本発明は、縦方向の配列を持つ電力トランジスタを提供し、それは、集積された回路における電力装置によって占められる規模及びダイ面積において更なる縮小を許容する。配列は、慣習的な縦方向電力装置に似た低い特定のオン抵抗を達成することができる。さらに、配列は比較的短いゲート及びより一層長いフィールドプレートを許容し、それによって、低いチャネル抵抗、単位幅当りのより一層高い出力電流及び減少させた電気容量が、特にゲート及びフィールドプレートが互いから分離される場合に提供される。配置は、慣習的なCMOS処理と容易に適合性であるプロセスを用いて製造され得、それを集積回路適用に適切なものにする。
【００６１】
本開示を読むことにより、他の変形(バリエーション)及び修飾は、熟練した者にとって明らかである。そのような変形及び修正は、等価物及び他の特長に関与し、それらはこの技術において既知であり、及びそれらを本明細書に既に記載した特長の代わりに、又はそれに加えて用いることができる。
【００６２】
セルは低い電圧適用、約40〜50Vよりも下のようなもののための個々の非対称性トランジスタとして形成され得る。そのような低電圧適用のために、構造を横切る均一な電界はより一層高い電圧についてのものよりも、余り本質的ではなく、そこではセルの対称性から生じる均一な電界がより一層重大である。
【００６３】
さらに、等価な物質及びプロセス工程は、上述のそれらのものの代わりに利用し得る。
【００６４】
トレンチはトレンチの幅より大きなトレンチの深さを持つように描くが、この必要性が実際にあるわけではない。任意の適切なトレンチの比率でも、本発明に併せて用いることができる。
【００６５】
添付の請求の範囲は、特長の特定の組合せに指向するが、本発明の開示の範囲がまた、本明細書において明示的に又は黙示的に又はその任意の一般化のいずれでも開示する任意の新しい特長、又は特長の任意の新しい組合せをも、それが任意の請求項において目下のところ請求するのと同じ発明に関するかどうか、及びそれが本発明が行うのと同じ任意の又はすべての技術的問題を和らげるかどうかかかわらずに包含することを理解すべきである。
【００６６】
別々の具体例の状況において記載する特長は、単一の具体例において組合せで提供し得る。逆に言えば、種々の特長が、簡潔さから、単一の具体例の状況に記載され、また別々に、又は任意の適切な副次的組合せ(subcombination)においても提供され得る。本出願人は、本明細書によって、新しい請求の範囲がそのような特長に、及び/又はそのような特長の組合せに、本出願又はそれから導き出される任意の更なる出願の経過において編成され得ることを伝える。
【図面の簡単な説明】
【００６７】
【図１】NMOS電力トランジスタセルの断面であり、本発明の具体例に従う縞状構成において、一対のNMOSトランジスタを具える。
【図２】図1のNMOS電力トランジスタセルの斜視図である。
【図３ａ】組み合わせた電力トランジスタ及びCMOS集積回路の部分の、本発明の具体例に従う電力トランジスタを製造するための方法の段階の間の断面図を例証する。
【図３ｂ】組み合わせた電力トランジスタ及びCMOS集積回路の部分の、本発明の具体例に従う電力トランジスタを製造するための方法の段階の間の断面図を例証する。
【図３ｃ】組み合わせた電力トランジスタ及びCMOS集積回路の部分の、本発明の具体例に従う電力トランジスタを製造するための方法の段階の間の断面図を例証する。
【図３ｄ】組み合わせた電力トランジスタ及びCMOS集積回路の部分の、本発明の具体例に従う電力トランジスタを製造するための方法の段階の間の断面図を例証する。
【図３ｅ】組み合わせた電力トランジスタ及びCMOS集積回路の部分の、本発明の具体例に従う電力トランジスタを製造するための方法の段階の間の断面図を例証する。
【図３ｆ】組み合わせた電力トランジスタ及びCMOS集積回路の部分の、本発明の具体例に従う電力トランジスタを製造するための方法の段階の間の断面図を例証する。
【図３ｇ】組み合わせた電力トランジスタ及びCMOS集積回路の部分の、本発明の具体例に従う電力トランジスタを製造するための方法の段階の間の断面図を例証する。
【図３ｈ】組み合わせた電力トランジスタ及びCMOS集積回路の部分の、本発明の具体例に従う電力トランジスタを製造するための方法の段階の間の断面図を例証する。
【図３ｉ】組み合わせた電力トランジスタ及びCMOS集積回路の部分の、本発明の具体例に従う電力トランジスタを製造するための方法の段階の間の断面図を例証する。
【図３ｊ】組み合わせた電力トランジスタ及びCMOS集積回路の部分の、本発明の具体例に従う電力トランジスタを製造するための方法の段階の間の断面図を例証する。
【図３ｋ】組み合わせた電力トランジスタ及びCMOS集積回路の部分の、本発明の具体例に従う電力トランジスタを製造するための方法の段階の間の断面図を例証する。
【図３ｌ】組み合わせた電力トランジスタ及びCMOS集積回路の部分の、本発明の具体例に従う電力トランジスタを製造するための方法の段階の間の断面図を例証する。
【図３ｍ】組み合わせた電力トランジスタ及びCMOS集積回路の部分の、本発明の具体例に従う電力トランジスタを製造するための方法の段階の間の断面図を例証する。
【図４】4a及び4bは、本発明の別の具体例に従うSOI基板上での電力トランジスタを製造するための方法の段階の間の断面図を例証する。
【図５】NMOSトランジスタセルの断面であり、図1に似て、本発明の別の具体例に従う。
【図６】NMOSトランジスタセルの断面であり、図1に似ている。
【図７】7aから7cまでは、本発明の具体例に従う電力トランジスタを製造するための方法の段階の間の断面図を例証する。
【図８】本発明の別の具体例に従う電力トランジスタを製造するための方法の1種の段階の間の断面図を例証する。
【図９】NMOSトランジスタセルの断面であり、図1に似て、本発明の別の具体例に従う。
【図１０】NMOSトランジスタセルの断面であり、図1に似て、本発明の更なる具体例に従う。
【図１１】NMOSトランジスタセルの断面であり、図1に似て、本発明の別の具体例に従う。
【図１２】本発明の更なる具体例に従うNMOSトランジスタセルの断面である。
【図１３】電力装置の四角形の電力トランジスタセルのアレイの平面図であり、本発明の別の具体例に従い、集積回路装置の一部分を形成する。
【図１４】本発明の更なる具体例に従うNMOSトランジスタセルの断面である。
【図１】
2009531850.tif 000003
【図２】
2009531850.tif 000004
【図３ａ】
2009531850.tif 000005
【図３ｂ】
2009531850.tif 000006
【図３ｃ】
2009531850.tif 000007
【図３ｄ】
2009531850.tif 000008
【図３ｅ】
2009531850.tif 000009
【図３ｆ】
2009531850.tif 000010
【図３ｇ】
2009531850.tif 000011
【図３ｈ】
2009531850.tif 000012
【図３ｉ】
2009531850.tif 000013
【図３ｊ】
2009531850.tif 000014
【図３ｋ】
2009531850.tif 000015
【図３ｌ】
2009531850.tif 000016
【図３ｍ】
2009531850.tif 000017
【図４】
2009531850.tif 000018
【図５】
2009531850.tif 000019
【図６】
2009531850.tif 000020
【図７】
2009531850.tif 000021
【図８】
2009531850.tif 000022
【図９】
2009531850.tif 000023
【図１０】
2009531850.tif 000024
【図１１】
2009531850.tif 000025
【図１２】
2009531850.tif 000026
【図１３】
2009531850.tif 000027
【図１４】
2009531850.tif 000028
【国際調査報告】
2009531850.tif 000029
2009531850.tif 000030
2009531850.tif 000031