(57)【要約】【課題】  複数のメモリ・セルの各々の中のデータ・ビットにアクセスするために、メモリ・セルごとに複数のポートを有するメモリを含む集積回路を提供すること。【解決手段】  このようなメモリは、各々のメモリ・セルが、単一の静電容量源として互いに接続された複数のキャパシタ（１０２）を含む、メモリ・セルのアレイを含む。第１のアクセス・トランジスタ（１０４）が、複数のキャパシタの第１のキャパシタと第１のビット線との間に結合され、第２のアクセス・トランジスタ（１０６）が、複数のキャパシタの第２のキャパシタと第２のビット線との間に結合される。各々のメモリ・セルにおいて、第１のアクセス・トランジスタのゲートが、第１のワード線に接続され、第２のアクセス・トランジスタのゲートが、第２のワード線に接続される。【選択図】      図１【特許請求の範囲】
【請求項１】
メモリを含む集積回路であって、前記メモリは、各々が、
単一の静電容量源として互いに接続された複数のキャパシタ（１０２）と、
前記複数のキャパシタ（１０２）の第１のキャパシタと第１のビット線との間に結合された第１のアクセス・トランジスタ（１０４）と、
前記複数のキャパシタ（１０２）の第２のキャパシタと第２のビット線との間に結合された第２のアクセス・トランジスタ（１０６）と
を含むメモリ・セルのアレイを備え、
前記第１のアクセス・トランジスタ（１０４）のゲートが、第１のワード線に接続され、前記第２のアクセス・トランジスタ（１０６）のゲートが、第２のワード線に接続される、メモリを含む集積回路。
【請求項２】
前記第１のビット線は読み出しビット線であり、前記第２のビット線は書き込みビット線である、請求項１に記載のメモリを含む集積回路。
【請求項３】
前記第１のワード線は読み出しワード線であり、前記第２のワード線は書き込みワード線である、請求項１に記載のメモリを含む集積回路。
【請求項４】
前記複数のキャパシタ（１０２）は、複数のトレンチ（２０４、６０４、７０４）を含み、前記複数のトレンチ（２０４、６０４、７０４）は、前記複数のトレンチ（２０４、６０４、７０４）の各々の下部内にストレージ・ノード（２１２）を含む、請求項１に記載のメモリを含む集積回路。
【請求項５】
前記複数のトレンチ・キャパシタ（２０２）は、２つのトレンチ・キャパシタを含む、請求項４に記載のメモリを含む集積回路。
【請求項６】
前記ストレージ・ノード（２１２）は、前記トレンチ（２０４、６０４、７０４）から外方に延びる埋め込みストラップ外方拡散領域（２１０、６１６）が重なり合うことによって互いに電気的に接続され、前記ストレージ・ノード（２１２）は、単一のストレージ・ノード（Ｓ）として導電的に動作する、請求項４に記載のメモリを含む集積回路。
【請求項７】
上面からみて、前記第１及び第２のワード線は、基板（２００）において第１の方向に沿って走るように配置され、前記第１及び第２のビット線は、前記基板（２００）において、前記第１の方向とは異なる第２の方向に沿って走るように配置され、前記複数のトレンチ（２０４、６０４、７０４）は、前記基板（２００）において、前記第１及び第２の方向とは異なる第３の方向に沿って走るように配置される、請求項６に記載のメモリを含む集積回路。
【請求項８】
前記第１の方向及び前記第２の方向は、実質的に互いに直交する、請求項７に記載のメモリを含む集積回路。
【請求項９】
前記複数のキャパシタ（１０２）は、基板（２００）内の複数の隣接するトレンチ（２０４、６０４、７０４）の中に設けられ、前記隣接するトレンチ（２０４、６０４、７０４）の各々は、リソグラフィ最小構造体サイズＦと等しいか又はこれより２０％大きい第１の横方向の幅を有し、前記リソグラフィ最小構造体サイズＦは、前記基板（２００）をリソグラフィによりパターン形成することによって実現可能な最小構造体サイズを画定する、請求項１に記載のメモリを含む集積回路。
【請求項１０】
前記複数のキャパシタ（１０２）は、基板（２００）内の複数の隣接するトレンチ（２０４、６０４、７０４）の中に設けられ、前記隣接するトレンチ（２０４、６０４、７０４）は、リソグラフィ最小構造体サイズＦより小さいか、又はこれと等しい距離だけ分離され、前記リソグラフィ最小構造体サイズＦは、前記基板（２００）をリソグラフィによりパターン形成することによって実現可能な最小構造体サイズを画定する、請求項１に記載のメモリを含む集積回路。
【請求項１１】
前記複数のトレンチ（２０４、６０４、７０４）は壁を有し、前記複数のトレンチ（２０４、６０４、７０４）の前記壁は、実質的に垂直な部分と、前記実質的に垂直な部分の下方に配置された拡張された部分とを含み、前記拡張された部分は、前記実質的に垂直な部分から外方に延び、かつ、重なり合うことで接続された下部（７１２）を形成する、請求項４に記載のメモリを含む集積回路。
【請求項１２】
前記基板（２００）は、半導体オン・インシュレータ（ＳＯＩ）基板を含む、請求項４に記載のメモリを含む集積回路。
【請求項１３】
前記基板（２００）は、前記基板（２００）の主面（２０５）の下にあり、かつ、これと実質的に平行な埋め込み誘電体領域（６０６）と、前記埋め込み誘電体領域（６０６）の上方に配置された活性半導体領域（６０２）とを含み、前記接続された下部（７１２）は、前記埋め込み誘電体領域（６０６）の下方に配置される、請求項１１に記載のメモリを含む集積回路。
【請求項１４】
データ・ビットに対する読み出しアクセス及び書き込みアクセスを可能にするために、複数のポートを有するメモリ・セルを製造する方法であって、前記方法は、
基板（２００）内に複数のトレンチ（２０４、６０４、７０４）を形成するステップと、
前記複数のトレンチ（２０４、６０４、７０４）の各々の下部内にストレージ・ノード（２１２）を形成するステップと、
前記複数のトレンチ（２０４、６０４、７０４）の各々から外方に延びる埋め込みストラップ外方拡散領域（２１０、６１６）を形成して、前記埋め込みストラップ外方拡散領域（２１０、６１６）を重ね合わせて前記ストレージ・ノード（２１２）に導電的に接続し、前記ストレージ・ノード（２１２）が単一のノード（Ｓ）として動作するようにする、ステップと
を含む方法。
【請求項１５】
前記複数のトレンチ（２０４、６０４、７０４）の隣接するトレンチの外壁間の横方向距離が、リソグラフィ最小構造体サイズＦより短いか、又はこれと等しい、請求項１４に記載のメモリ・セルを製造する方法。
【請求項１６】
前記複数のトレンチ（２０４、６０４、７０４）を形成する前記ステップは、前記リソグラフィ最小構造体サイズで前記複数のトレンチ（２０４、６０４、７０４）をパターン形成するステップと、前記複数のトレンチ（２０４、６０４、７０４）の各々の中心から外方への横方向のエッチング量を増大させるように調整された反応性イオン・エッチングを用いて前記複数のトレンチ（２０４、６０４、７０４）をエッチングし、前記複数のトレンチ（２０４、６０４、７０４）の隣接するトレンチの外壁間の前記横方向距離を前記リソグラフィ最小構造体サイズＦより小さくするステップとをさらに含む、請求項１５に記載の方法。
【請求項１７】
前記複数のトレンチ（２０４、６０４、７０４）を形成する前記ステップは、前記リソグラフィ最小構造体サイズで前記複数のトレンチ（２０４、６０４、７０４）をパターン形成するステップと、異方性エッチング、続いて時限式等方性エッチングを用いて前記複数のトレンチ（２０４、６０４、７０４）をエッチングし、前記複数のトレンチ（２０４、６０４、７０４）の各々の隣接するトレンチの外壁間の前記横方向距離を、前記リソグラフィ最小構造体サイズＦより小さくするステップとをさらに含む、請求項１５に記載のメモリ・セルを製造する方法。
【請求項１８】
前記基板（２００）は、単結晶半導体又は半導体オン・インシュレータ基板である、請求項１４に記載のメモリ・セルを製造する方法。
【請求項１９】
前記複数のトレンチ（２０４、６０４、７０４）を形成する前記ステップは、前記複数のトレンチ（２０４、６０４、７０４）の下部（７０２）を広げ、前記下部（７０２）を互いに併合して接続された下部（７１２）を形成するステップを含む、請求項１４に記載のメモリ・セルを製造する方法。
【請求項２０】
前記複数のトレンチ（２０４、６０４、７０４）の各々の上部内に垂直型トランジスタ（２０６）を形成するステップであって、前記垂直型トランジスタ（２０６）は、前記埋め込みストラップ外方拡散領域（２１０、６１６）によって前記ストレージ・ノード（２１２）に電気的に接続される、ステップと、
前記垂直型トランジスタ（２０６）に電気的に接続され、かつ、複数の制御信号を伝達させるように動作可能で、前記垂直型トランジスタ（２０６）を動作させる、導体を形成するステップと
をさらに含み、上面からみて、前記複数のトレンチ（２０４、６０４、７０４）は、前記複数の導体の配向とは異なる方向に沿って配置される、請求項１４に記載のメモリ・セルを製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、より詳しくは、複数のポートを有しトレンチ・キャパシタを組み込む動的ランダム・アクセス・メモリ（「dynamic random access memory、ＤＲＡＭ」）を含む集積回路に関する。
【背景技術】
【０００２】
静的ランダム・アクセス・メモリ（「static random access memory、ＳＲＡＭ」）及びＤＲＡＭのような集積回路メモリにおいては、内部に格納されたデータ・ビットへの読み出しアクセス及び書き込みアクセスを提供するために、各々のストレージ・セルすなわち「メモリ・セル」は、従来より、単一ポートのみを有する。しかしながら、あるタイプのＳＲＡＭ及びＤＲＡＭは、読み出しアクセス及び／又は書き込みアクセスを同時に提供するために、メモリ・セルごとに複数のポートを含むメモリ・セルを有する。例えば、デュアル・ポート型ＤＲＡＭにおいて、データ・ビットは、ＤＲＡＭ内の同じ列のメモリ・セルに属する２つの別個のメモリ・セルからの読み出し及びそれらへの書き込みを同時に提供することができる。さらに、同時に、データ・ビットを、ある列の１つのメモリから読み出し、かつ、同じ列の別個のメモリ・セルに書き込むこともできる。
【０００３】
特定の例において、特許文献１は、デュアル・ポート型ＤＲＡＭを説明している。デュアル・ポート型ＤＲＡＭの各メモリ・セルは、２つのビット線の各々及び２つのワード線の各々を通して同時にアクセス可能である。同じ列のメモリ・セルに沿って異なるセルからデータ・ビットを同時に読み込むことができるので、デュアル・ポート型ＤＲＡＭにより、従来の単一ポート・メモリ・セルを有するＤＲＡＭに優る性能の向上が可能になる。従って、ＤＲＡＭを、第１のビット線を通してある列の１つのメモリ・セルから読み出し、同時に、第２のビット線を通して同じ列の別のメモリ・セルに書き込むことが可能である。さらに、１つのビット線に比べて２つのビット線によって伝えられる電流はより大きいので、同じメモリ・セルにアクセスするために、ある列のビット線の両方を用いるとき、より高速の読み出し又は書き込みを行うことができる。
【０００４】
【特許文献１】米国特許第６，５０４，２０４号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、デュアル・ポート型ＤＲＡＭの構造及び性能のさらなる改善が可能である。
【課題を解決するための手段】
【０００６】
ＤＲＡＭの複数のメモリ・セルの各々のデータ・ビットにアクセスするために、メモリ・セルごとに複数のポートを有する動的ランダム・アクセス・メモリ（「ＤＲＡＭ」）を含む集積回路が提供される。こうしたＤＲＡＭは、各々のメモリ・セルが、単一(ユニタリ)の静電容量源として互いに接続された複数のキャパシタを含む、メモリ・セルのアレイを含む。第１のアクセス・トランジスタが、複数のキャパシタの第１のキャパシタと第１のビット線との間に結合され、第２のアクセス・トランジスタが、複数のキャパシタの第２のキャパシタと第２のビット線との間に結合される。各々のメモリ・セルにおいて、第１のアクセス・トランジスタのゲートが、第１のワード線に接続され、第２のアクセス・トランジスタのゲートが、第２のワード線に接続される。
【０００７】
本発明の別の態様によると、メモリ・セル内に格納されたデータ・ビットに対して同時に読み出しアクセスし、書き込みアクセスするのを可能にするために、複数のポートを有するメモリ・セルを製造する方法が提供される。このような方法は、単結晶半導体材料を含む基板内に、複数のトレンチをエッチングするステップを含む。複数のトレンチの壁に沿って延びるキャパシタ誘電体層を有する複数のトレンチ・キャパシタが、基板内に形成され、複数のトレンチ・キャパシタは、第１のキャパシタ・プレートと、第１のキャパシタ・プレートとはキャパシタ誘電体層の反対側にある第２のキャパシタ・プレートとを有し、第１のキャパシタ・プレートが同じ可変電圧を受けるように適合され、第２のキャパシタ・プレートが同じ固定電圧を受けるように適合されるように、それぞれ第１のキャパシタ・プレートは互いに導電結合され、第２のキャパシタ・プレートは互いに導電結合される。複数のアクセス・トランジスタが形成され、各々のアクセス・トランジスタは、複数のトレンチ・キャパシタの１つに導電的に接続されたドレイン領域を有する。複数の制御信号を伝送して複数のアクセス・トランジスタを動作させ、かつ、各々がデータ・ビットの状態を表す複数のデータ・ビット信号を伝送するように動作可能な複数の導体が形成される。各データ・ビット信号は、データ・ビットがメモリ・セル内に格納されるときにデータ・ビットを読み出すため、又は、データ・ビットがメモリ・セルに格納されることになるときにデータ・ビットを書き込むための少なくとも一方のためにデータ・ビットの状態を表す。
【発明を実施するための最良の形態】
【０００８】
従って、ここで説明される本発明の実施形態において、ＤＲＡＭのセルごとに増大した容量の実現が可能になる、新規な複数ポート型ＤＲＡＭセルが提供される。さらに、従来の単一ポート型ＤＲＡＭのメモリ・セルを無効化する技術を慎重に用いて、より大きな容量を達成する新規な製造方法が提供される。
【０００９】
図１は、本発明の実施形態によるデュアル・ポート型ＤＲＡＭの１つのメモリ・セル１００を概略的に示す図である。ここに示されるように、デュアル・ポート型ＤＲＡＭのメモリ・セルは、ストレージ・ノードＳと接地との間で並列に接続された１対の並列接続ストレージ・キャパシタ１０２を含む。ノードＳにおいて、メモリ・セルは、キャパシタ１０２上に可変電圧の電荷を蓄積する。データ・ビットの値を表す信号が、２つのビット線、すなわち読み出しビット線（「ＲＢＬ」）及び書き込みビット線（「ＷＢＬ」）のいずれか又は両方を通して、メモリ・セル１００との間で伝達される。読み出しビット線ＲＢＬは、読み出し操作中に、データ・ビットの値を表す信号をメモリ・セル１００からＤＲＡＭのセンス増幅器（図示せず）などのデータ入出力（「Ｉ／Ｏ」）回路に伝送するために用いられることが好ましい。書き込みビット線ＷＢＬは、書き込み操作中に、データ・ビットの値を表す信号を、データ入出力（「Ｉ／Ｏ」）回路（図示せず）からメモリ・セル１００に伝送するために用いられることが好ましい。メモリ・セル１００は、好ましくは、読み出し操作中にキャパシタ１０２上に蓄積（ストア）されるデータ・ビットの値を読み出すために用いられる、第１のアクセス・トランジスタ１０４すなわち「読み出しトランジスタ」を含む。メモリ・セル１００はまた、好ましくは、書き込み操作中にデータ・ビットの値をキャパシタ１０２に書き込むために用いられる、第２のアクセス・トランジスタ１０６すなわち「書き込みトランジスタ」を含む。読み出しトランジスタ１０４は、該読み出しトランジスタのゲートに接続された読み出しワード線（「ＲＷＬ」）によって作動されるので、ＲＷＬがアクティブなとき、データ・ビット信号は、ストレージ・キャパシタ１０２の可変電圧ノードＳとＲＢＬとの間を流れることができる。書き込みトランジスタ１０６は、該書き込みトランジスタのゲートに接続された書き込みワード線（「ＷＷＬ」）によって作動されるので、ＷＷＬがアクティブなとき、データ・ビット信号は、ＷＢＬとストレージ・キャパシタ１０２の可変電圧ノードＳとの間を流れることができる。読み出しトランジスタ、ＲＢＬ及びＲＷＬは、読み出し操作中にメモリ・セルを読み出すために使用されることが好ましく、書き込みトランジスタ、ＷＢＬ及びＷＷＬは、書き込み操作中にメモリ・セルに書き込むために使用されることが好ましいが、これらの慣習に固定する必要はない。メモリ・セルに結合された適切な制御データＩ／Ｏ回路を用いる場合、データ・ビット値をメモリ・セルに書き込むために、書き込みトランジスタ、ＷＢＬ及びＷＷＬを用いることができ、データ・ビット値をメモリ・セルから読み出すために、読み出しトランジスタ、ＲＢＬ及びＲＷＬを用いることができる。さらに、適切な制御・データＩ／Ｏ回路を用いる場合、書き込み操作中にメモリ・セルに書き込むために、読み出しトランジスタ及び書き込みトランジスタの組の両方、ＲＢＬビット線及びＷＢＬビット線の両方、並びにＲＷＬワード線及びＷＷＬワード線の両方を用いることができ、読み出し操作中にメモリ・セルを読み出すために、こうしたトランジスタ、ビット線及びワード線の組の両方を用いることができる。
【００１０】
図２は、本発明の実施形態による、デュアル・ポート型メモリ・セルの構造を示す断面図である。図２に示されるように、メモリ・セルは、各々が基板の単結晶半導体領域２００内に埋め込まれたディープ・トレンチ２０４内に形成された、２つのトレンチ・ストレージ・キャパシタ２０２を含む。各々のディープ・トレンチは、基板の半導体領域の主面（外面）２０５から約２ミクロン（μｍ）から約１０ミクロン（μｍ）まで延びる深さを有する、長く狭い構造であることが好ましい。ディープ・トレンチの各々は、標準的なリソグラフィ・プロセスによって、すなわち交互位相シフト・マスク（alternating phase shift mask）技術を用いる必要なしに、パターン形成可能な最小構造体サイズ（minimum feature size）Ｆと等しいか、又はこれより幾分大きい（１０％〜２０％大きい）第１の横方向の幅２０７を有することが好ましい。隣接するディープ・トレンチの外壁間すなわち縁部間の第１の横方向の距離２１４は、従来技術によるＤＲＡＭにおいて通常与えられるものより実質的に小さい。従来技術のＤＲＡＭは、隣接するディープ・トレンチの縁部を、リソグラフィ最小構造体サイズＦより大きく離して、すなわち、典型的には、少なくとも２Ｆ、多くの場合３Ｆ、又はそれより大きい距離で配置する傾向がある。ここで、約１Ｆ又はそれより小さい横方向距離により、隣接するディープ・トレンチ２０２の外壁が、互いから分離される。
【００１１】
図２に示される特定の実施形態において、ストレージ・キャパシタ２０２は、ディープ・トレンチ２０４の上部の壁に沿って垂直方向に配向されたチャネル領域を有する垂直型トランジスタ２０６（電界効果トランジスタ、すなわち「ＦＥＴ」）の下方で、ディープ・トレンチ２０４の下部の壁及び底部に沿って配置される。一例として、ＦＥＴは、ｎ型ソース及びドレイン領域、並びに主としてｐ型にドープされたチャネル領域を有する、ｎ型ＦＥＴ（すなわち「ＮＦＥＴ」）である。以下の説明において、ＮＦＥＴが提供される実施形態を参照するが、他の実施形態においては、ＦＥＴは、ｐ型ＦＥＴすなわち「ＰＦＥＴ」とすることができる。
【００１２】
ストレージ・キャパシタ２０２は、ディープ・トレンチの下部の内部に配置された、典型的には金属の（１つ又は複数の金属或いは導電性金属化合物）又はドープされた半導体材料（典型的には、ポリシリコンの形態）のストレージ・ノード２１２を含む。ストレージ・ノード２１２は、協働して、可変電圧が蓄積されるメモリ・セルの単一のストレージ・ノードＳ（図１）の役目を果たす。キャパシタ誘電体層２１６が、ストレージ・ノード２１２とディープ・トレンチを囲む基板の半導体材料との間に配置される。ディープ・トレンチの下部を直に囲んでいる半導体材料の領域内に、埋め込みプレート領域２１８が提供されることが好ましく、埋め込みプレート領域は、典型的には、ディープ・トレンチの内部からのドーパントの外方拡散によって形成される。次に、埋め込みプレート領域は、通常「ｎバンド」として知られている半導体材料のドープされた領域によって、接地のような単一の電位で互いに電気的に接続されることが好ましく、ｎバンドは、ＤＲＡＭアレイが設けられる基板の領域全体にわたって実質的に均一な深さで配置される。
【００１３】
しかしながら、こうした実施形態の変形においては、ディープ・トレンチの内壁及び底部をライニングする（内側を覆う）金属材料（１つ又は複数の金属、或いは導電性金属化合物）によって、第２のキャパシタ・プレートが提供される。さらに別の変形においては、ディープ・トレンチを直に囲んでいる半導体材料の領域を、基板の半導体材料とは異なるようにドープする必要はない。寧ろ、こうした領域は、例えばｐ型などの、一般に基板のものと同じ優勢な型（predominant type）のドーパントを有することができる。こうした場合、一般に基板の半導体材料として提供する必要がないｎバンドは、例えば、接地のような電位で維持されるキャパシタの第２のプレートとして働く。典型的にＤＲＡＭ内に提供されるため、分離カラー２２２が、ストレージ・キャパシタ２０２の上方のディープ・トレンチを電気的に絶縁し、ストレージ・キャパシタの保持期間を改善する。分離カラー２２２は、典型的には、ディープ・トレンチの壁に沿った相対的に厚い誘電体層として提供され、これらの壁に沿った寄生電導を低減させる又は防ぐ。ストレージ・ノード２１２の上方の垂直型ＦＥＴから更に絶縁するために、各々のトレンチ内に、トレンチ上部酸化物２２８の層が提供される。
【００１４】
図２にさらに示されるように、垂直型ＮＦＥＴ２０６が、埋め込みストラップ外方拡散（「buried strap outdiffusion、ＢＳＯＤ」）領域２１０を通してストレージ・キャパシタ２０２に導電接続されたソース領域を有する。具体的には、ＢＳＯＤ２１０は、ディープ・トレンチ２０４内の導電性（金属又は半導体）材料の埋め込みストラップ２２５から外方に延びて、ＮＦＥＴのソース領域を形成する。これらのＢＳＯＤはまた、ソース領域を、ディープ・トレンチの壁に沿って形成されたストレージ・キャパシタの内側プレートとして提供されたストレージ・ノード２１２に導電接続する。これらが形成される特定のプロセスのために、ＢＳＯＤは、互いに重ね合わされ（オーバーラップされ）、併合して、ＮＦＥＴと同じ優勢な型のドーパント、すなわちｐ型ドーパントを有する連続的な導電性領域を提供する。このように、併合されたＢＳＯＤは、キャパシタ２０２のストレージ・ノード２１２を互いに導電接続するので、これらは、１つの可変電圧を両方のストレージ・キャパシタ２０２上に同時に蓄積する単一のノードＳとして作動する。
【００１５】
図２に示される付加的な構造体は、垂直型ＦＥＴのゲート誘電体層として提供された誘電体層２２４と、金属（１つ又は複数の金属、或いは金属の化合物を含む）及び／又はドープされた半導体材料のゲート導体２２６とを含む。トレンチの上部には、相対的に厚い（５０ｎｍ〜１００ｎｍの）誘電体層が、「アレイ上部酸化物」（すなわち「ＡＴＯ」）２３５として半導体基板の主面２０５の上にある。誘電体スペーサ２３０が、トレンチの内壁及びＡＴＯ２３５内の対応する開口部に沿って設けられることが好ましい。
【００１６】
ｎ型ドープ領域は、ＦＥＴのドレイン領域として、半導体基板の主面２０５のすぐ下方に外方に延びる。ＦＥＴ２０６への導電性相互接続部が、読み出しビット線（図１）から下方に延びる導電性ビアを通って設けられ、ドープ領域２３２に導電接触し、このようなビアは、読み出しビット線コンタクト（ＲＢＬ）ビア２３４として知られる。さらに、類似した導電性ビアが、書き込みビット線（図１）から下方に延びて、書き込みビット線コンタクト（ＷＢＬ）ビア２３６としてドープ領域２３２に導電接触する。さらに、金属（１つ又は複数の金属、或いは導電性金属化合物）及び／又は半導体材料の読み出しワード線（ＲＷＬ）２３８が、メモリ・セルのディープ・トレンチの１つの内部のゲート導体２２６の上にあり、これに接触する。類似した導電性材料の書き込みワード線（ＷＷＬ）２４０が、他のディープ・トレンチ内部のゲート導電体２２６の上にあり、これに接触する。誘電体スペーサ２４２が、付加的な電気的絶縁としてワード線の壁上に設けられることが好ましい。誘電体ギャップ充填材料が、ＡＴＯ２３５の上方の層間誘電体層（「ＩＬＤ」）２４４又はＩＬＤの一部として、ワード線２３８、２４０とビット線コンタクト・ビア２３４、２３６の各々の間に配置される。
【００１７】
図３は、図２に関して上述された本発明の実施形態をさらに示す、上から見た平面図である。示されるように、ワード線（ＲＷＬ及びＷＷＬ）は、半導体領域の表面にわたって垂直方向に走る。ビット線（ＲＢＬ及びＷＢＬ）は、半導体領域の表面にわたって水平方向に走る。半導体基板の主面のすぐ下にあるｎドープされた活性半導体領域２３２は、ＲＷＬ及びＷＷＬ導体が通る方向（垂直方向）に対してある角度で横方向３０２に走る。活性半導体領域２３２はまた、ＲＢＬ及びＷＢＬ導体が通る方向（水平方向）に対して異なる角度で位置合わせされる。ワード線ＲＷＬ及びＷＷＬは、図３の大きな「Ｘ」でマーク付けされた位置で、各々の垂直型トランジスタのゲート導体に導電接触する。ＢＳＯＤは、示される位置３０４の活性半導体領域２３２の中央においてオーバーラップされる。導電性ビア２３４、２３６は、これらの端部付近で活性半導体領域２３２の位置に接触する。
【００１８】
ここで、図４を参照して、図２及び図３に示されるメモリ・セル１００を含むＤＲＡＭを作製する方法が説明される。図４に示されるように、マスキング層４０２内の開口部を通る反応性イオン・エッチング（「ＲＩＥ」）により、ディープ・トレンチ２０４が半導体基板２００内にエッチングされる。マスキング層は、半導体基板の主面２０５に接触する幾分薄いパッド酸化物層の上にある相対的に厚いパッド窒化物層を有するパッド層を含むことが好ましい。マスキング層は、付加的に、パッド層の上にある、例えば、ボロホスホシリケート・ガラス、スピン・オン・ガラス等のような酸化物を含むハード・マスク層を含むことができる。
【００１９】
基板内の構造体（feature）をリソグラフィによりパターン形成するためのリソグラフィ最小構造体サイズ（minimum lithographic feature size）であるか又はこれより幾分少ないことが好ましい、各トレンチの最も近い壁４０４間の縁部間間隔２１４を有するトレンチが、基板内にエッチングされる。上述のように、リソグラフィ最小構造体サイズは、交互位相シフト・マスク等のような特別の技術に頼る必要なしに、所定の世代の半導体技術のリソグラフィによって構造体をパターン形成できる最小のサイズである。
【００２０】
この間隔を達成することができる１つの方法は、マスキング層内の開口部を、リソグラフィ最小構造体サイズＦに設定することである。こうしたサイズは、フォトレジスト内の構造体をパターン形成するために用いられるフォトマスク上の構造体間の最小間隔を用いるリソグラフィ加工から得られるものである。Ｆより近接した間隔が望ましい場合には、ＲＩＥプロセスのパラメータを調整して、トレンチの中心から横方向で外方向に行われるエッチングの量を増大させることが可能である。代替的に、ディープ・トレンチを垂直方向にエッチングするための標準的なＲＩＥ加工に続いて、横方向のエッチングを行い、時限式等方性エッチングによって、ディープ・トレンチを広げることができる。いずれにせよ、結果として得られるディープ・トレンチは、標準的なＲＩＥプロセスによるものより近接した間隔で配置されるだけでなく、より幅広のディープ・トレンチの壁及び底部の増大した表面積のために、幾分大きいものになり、より大きい容量をサポートできるようになる。
【００２１】
ディープ・トレンチ２０４を基板２００内にエッチングした後、埋め込みプレート領域２１８が基板２００内に形成され、その後、「ノード誘電体」２１６とも呼ばれるキャパシタ誘電体層が堆積され、各ディープ・トレンチの壁及び底部の内側を覆う。例証のために、ノード誘電体は、例えば、二酸化シリコン、窒化シリコン、酸窒化シリコン、又はそれらの組み合わせ、たとえば酸化シリコン、窒化シリコン、酸化シリコン（「Ｏ−Ｎ−Ｏ」）誘電体構造といった、シリコンの誘電体化合物を含むことができる。代替的に、ノード誘電体は、バリウム、ストロンチウム、ハフニウム、ジルコニウム、ペロブスカイト材料、強誘電体材料等の酸化物又はチタン酸塩である、周知の高Ｋ（高誘電定数）誘電体材料のいずれか１つ又は複数を含むことができる。
【００２２】
各トレンチ内にノード誘電体を形成した後、例えば、ドープされた多結晶シリコン（「ポリシリコン」）、１又は複数の金属或いは金属の化合物などの第１の導電性材料４０６を堆積させて、トレンチを充填する。その後、各トレンチ内の導電性材料は、例えば、時限式エッチングなどの後のエッチングによってくぼませて（凹部を設けて）、ここに続いてトレンチ内に分離カラーが形成される、深さ４１０を画定する。。これに続いて、例えば、酸化物、窒化物、又はそれらの組み合わせなどのカラー誘電体材料を堆積させることを含むステップによって、各トレンチ内の分離カラー４０７が形成され、第１の導電性材料４０６の上方にあるトレンチの壁の内側を覆う。次いで、第２の導電性材料４０８が堆積され、トレンチを再び充填し、第２の導電性材料は、第１の導電性材料のような組成を有することが好ましい。その後、第２の導電性材料４０８は、各トレンチ内のカラー誘電体材料を用いて深さ４１２までくぼまされる。
【００２３】
カラー誘電体材料４０７をくぼませた後、次に、カラー誘電体材料に時限式等方性エッチングを行って、分離カラー内にディボット(くぼみ)４１４を形成する。このようなエッチングは、基板の半導体材料及び第２の導電性材料に対して選択的な方法で行なわれる。一例において、基板の半導体材料はシリコンであり、第２の導電性材料はポリシリコンであり、カラー誘電体は二酸化シリコンである。このような場合、時限式等方性エッチングを行って、シリコン及びポリシリコンに対して選択的な方法で、二酸化シリコン・カラーをエッチングすることができる。
【００２４】
その後、図５に示されるように、トレンチ内に、例えば、ドープされたポリシリコンのようなドープされた半導体、１又は複数の金属、及び／又は１又は複数の導電性金属化合物が堆積され、各ディープ・トレンチ内の第２の導電性材料４０８を基板２００の単結晶シリコン材料に接続する埋め込みストラップ２２５としてディボットを充填する。その後、この第３の導電性材料は、例えば、ＲＩＥプロセスを用いて第２の導電性材料の上部の深さまでくぼまされる。次に、第２の導電性材料の上面にトレンチ上部酸化物（ＴＴＯ）２２８を形成し、ディープ・トレンチの上部内に後に形成される、上にある導電性構造体すなわちゲート導体から、第２の導電性材料４０８を分離する。
【００２５】
図２を参照すると、その後、さらなる処理を行なって垂直型ＦＥＴを形成し、活性半導体領域を画定し、ＢＳＯＤ２１０を形成し、ビット線、ワード線２３８、２４０、ビット線・コンタクト２３４、２３６、及び図２に示される他の構造体を形成する。上述のように、本発明の実施形態によるメモリ・セル１００のプロセスは、従来のＤＲＡＭのものとは対照的である。ここで、各メモリ・セル１００のディープ・トレンチの隣接する対から外方に延びるＢＳＯＤ２１０は、これらがメモリ・セルの単一の導電性ノードを提供するように意図的に重ね合わされる。このことは、隣接するディープ・トレンチのＢＳＯＤ間で導通が行なわれないという特別の要件によってプロセスが制御される、従来のＤＲＡＭとは対照的である。
【００２６】
隣接するディープ・トレンチの縁部が従来のＤＲＡＭのメモリ・セルにおけるより互いに近接して配置される上述の処理に加えて、又はこれの代替として、ＢＳＯＤが、従来のＤＲＡＭにおけるより大きくノード電極２１２から外方に拡散することが望ましい。このような目標を達成するために、埋め込みストラップ２２５を形成した後、サーマルバジェット（高温処理の温度及び／又は期間）を増大させることができる。サーマルバジェットの増大は、ＢＳＯＤが基板２００内に外方に延びる程度を増大させる。代替的に、埋め込みストラップの導電性材料におけるドーパント濃度を増大させることもでき、このことは、ＢＳＯＤの程度に類似した効果を有する。
【００２７】
さらに別の代替的なプロセスにおいて、或いはサーマルバジェット又は埋め込みストラップおけるドーパント濃度の増大に加えて、埋め込みストラップは、相対的に低い原子量を有するドーパントを含むことができる。低原子量のドーパントは、従来のＤＲＡＭ製造に用いられるドーパントより速くトレンチから外方に拡散する。例えば、埋め込みストラップは、リンより大きい原子量をもつヒ素の代わりに、ｎ型ドーパントとしてリンを含むことができる。このように、より軽量のリンのドーパントは、埋め込みストラップ２２５からより速く外方に拡散する。従って、ＢＳＯＤは、ドーパントとしてヒ素を用いる従来のＤＲＡＭ処理におけるよりも大きく外方に延びる。
【００２８】
図６は、図２に示される上述の実施形態の変形による、メモリ・セル６００を示す断面図である。ここで、メモリ・セル６００は、例えば、シリコン・オン・インシュレータ（「ＳＯＩ」）基板６０１などの半導体オン・インシュレータ基板内に製造される。図６に示されるように、垂直型ＦＥＴは、基板６０１のバルク部分の上にあり、かつ、埋め込み誘電体層によってそこから分離されるＳＯＩ層６０２内に配置される。埋め込み誘電体層は、実質的に、一般に「ＢＯＸ」層６０６と呼ばれる二酸化シリコンの層からなることが好ましい。ディープ・トレンチ６０４が、ＳＯＩ層６０２の上（主）面から、ＢＯＸ層６０６を通って、ＢＯＸ層の下方にある基板６０１のバルク領域内に延びる。
【００２９】
さらに図６に示されるように、各々のディープ・トレンチについて、埋め込みストラップ６１０が、ノッチ６１４内に配置され、ディープ・トレンチ６０４から外方に、かつ、ＳＯＩ層６０２から下方に延びる。埋め込みストラップ外方拡散部（「ＢＳＯＤ」）６１６は、埋め込みストラップ６１０から、埋め込みストラップに隣接するＳＯＩ層６０２内に外方に延びる。代替的に、埋め込みストラップ６１０は、埋め込み酸化物６０６の上方に配置される。第３の実施形態においては、埋め込みストラップ６１０の一部がノッチ６１４内に配置され、埋め込みストラップ６１０の他の部分は、埋め込み酸化物６０６の上方に配置される。他の点においては、メモリ・セル６００は、図２に関して示され、上述されたものに類似している。上述の実施形態におけるように、ＢＳＯＤ６１６は、隣接するディープ・トレンチ６０４の縁部６２０間の位置６１８で、互いにオーバーラップし(重なり)、導電接続する。ここで再び、オーバーラップしたＢＳＯＤは、ディープ・トレンチを接近した間隔で配置し、及び／又は、ドーパントを従来のＤＲＡＭにおけるより大きく、埋め込みストラップから意図的に外方に拡散させるために上述された技術の１つ又は複数を慎重に用いた結果生じたものである。
【００３０】
図７は、図２に関して上述された実施形態のさらなる変形によるメモリ・セル７００を示す。この実施形態においては、隣接するディープ・トレンチ７０４の下部７０２は、「ボトル」形状を有する。このような実施形態において、ディープ・トレンチの壁は、下部７０２の上方に延びるトレンチの上部７０６の真っ直ぐな壁、好ましく垂直の壁から外方に膨らんでいるように見える。ここで、メモリ・セル７００を形成するためのプロセスは、図２に関して示され、上述されたものに類似している。しかしながら、この実施形態においては、特別なプロセスを用いて、ディープ・トレンチ７０４の下部を広げ、すなわち拡張し、隣接するディープ・トレンチ７０４の下部７０２を位置７１０で互いに併合させ、１つの大きな接続された下部７１２を形成する。このように、１つの大きな接続された下部は、両方のディープ・トレンチのための単一のストレージ・ノード７１２として機能する、導電性材料の１つの組み合わされた領域を含む。
【００３１】
ディープ・トレンチの下部を広げるためのプロセスは、周知である。しかしながら、ＤＲＡＭを含む従来のメモリにおいては、隣接するディープ・トレンチの広げられた下部が、互いに接続される必要性はない。他の場合には、異なるメモリ・セルに属するこのような隣接するディープ・トレンチは、別個のメモリ・セルのトレンチ・キャパシタとして働くことはできない。対照的に、本実施形態においては、隣接するトレンチの広げられた下部が互いに併合して、単一の導電接合されたストレージ・ノードを形成することは、要件である。図７を参照すると、トレンチの、単一接合され広げられた下部を形成するためのプロセスは、下部の上方に配置されたディープ・トレンチの上部に対して各ディープ・トレンチの壁及び底部を選択的に酸化させるための酸化マスキング・ステップを含むことができる。結果として得られる酸化物は、ディープ・トレンチの壁及び底部から、半導体基板７０１内に外方に延びる。その後、基板の半導体材料に対して選択的な等方性エッチングによって、酸化物をディープ・トレンチの内部から除去することができるので、トレンチは、酸化物が基板内に延びる程度だけ広げられる。必要に応じて、ディープ・トレンチの下部の幅をさらに増大させるために、この酸化プロセス及び等方性エッチングによる酸化の選択的除去を、１回又は複数回繰り返すことができる。
【００３２】
代替的に、各トレンチの下部を広げるための別の方法は、マスキング層によりトレンチの上部を保護しながら、ドーパントをトレンチの壁及び底部内に所望の深さまで注入することである。その後、トレンチの壁及び底部から延びている、結果として得られるドープされた半導体材料は、エッチングによって除去されるが、上部は、このようなエッチング・ステップから保護されたままである。
【００３３】
トレンチの下部を広げた後、ディープ・トレンチの下部の壁及び底部から外方に延びる、単一の埋め込みプレート領域が形成される。その後、誘電体層が堆積され、ノード誘電体層７２０として、ディープ・トレンチ下部７０２の壁の内側を覆う。その後、図２に関して上述されたような方法でさらなるプロセスを行い、図７に示されるメモリ・セル７００を完成させる。
【００３４】
図８は、複数のメモリ・セル７００（図７）を含むメモリの上から見た平面図をさらに示す図である。図３に関して上に示されたものと同様に、大きな「Ｘ」は、ワード線（ＲＷＬ及びＷＷＬ）が、ディープ・トレンチの上部において垂直型ＦＥＴのゲート導体に接触する位置を示す。矩形の要素８０２は、ディープ・トレンチをパターン形成するためのフォトリソグラフィ・プロセスにおいて用いられるフォトマスクを介して通常与えられるような、ディープ・トレンチの輪郭を示す。矩形の要素８０２を囲む点線の円形の構造体８０４は、上述のようにボトル形状を与えるために矩形の要素８０２が広げられた後のディープ・トレンチの下部の輪郭を示す。他の点においては、メモリは、図１−図２に関して上述されたものと同じ又は類似した構造を有する。
【００３５】
本発明のさらに別の実施形態において、隣接したディープ・トレンチを接合するための、図７に関して上述された技術が、図２に関して説明された技術と共に用いられる。こうした場合、両方のディープ・トレンチが併合され、埋め込みストラップ外方拡散部（ＢＳＯＤ）がオーバーラップ領域として互いに導電接合される、メモリ・セルが形成される。
【００３６】
さらに別の変形において、図７に関して説明された実施形態が、図６に関して示され、上述されたものと組み合わせられる。この場合、単一の接合されたストレージ・ノードが、半導体基板のＢＯＸ層の下方に設けられたディープ・トレンチの下部内に提供される、メモリ・セルが提供される。
【００３７】
本発明が、その特定の好ましい実施形態に従って記載されたが、本発明の真の精神及び範囲から逸脱することなく、多くの変形及び増強を本発明になすことができ、本発明は、上記の添付された特許請求の範囲によってのみ制限される。
【産業上の利用可能性】
【００３８】
この構造体及びこれを作製する方法は、集積回路の製造において有用であり、特にマルチプル・ポートを有し、トレンチ・キャパシタを組み込む動的ランダム・アクセス・メモリを含む集積回路に対して有用である。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態による、ＤＲＡＭのデュアル・ポート型メモリ・セルを示す概略図である。
【図２】本発明の実施形態による、デュアル・ポート型メモリ・セルの構造を示す断面図である。
【図３】図２に示される本発明の実記形態による、複数のメモリ・セルを含むメモリ・アレイの一部の、対応する上から見た平面図である。
【図４】本発明の実施形態による、デュアル・ポート型メモリ・セルを製造する方法におけるそれぞれの段階を示す断面図である。
【図５】本発明の実施形態による、デュアル・ポート型メモリ・セルを製造する方法におけるそれぞれの段階を示す断面図である。
【図６】図２に示される実施形態の変形による、デュアル・ポート型メモリ・セルを示す断面図である。
【図７】図２に示される実施形態の更に別の変形による、デュアル・ポート型メモリ・セルを示す断面図である。
【図８】図７に示される本発明の実施形態による、複数のメモリ・セルを含むメモリ・アレイの一部の、対応する上から見た平面図である。
【符号の説明】
【００４０】
１００、６００、７００：メモリ・セル
１０２、２０２：キャパシタ
１０４、１０６：アクセス・トランジスタ
２００、６０１：半導体基板
２０４、６０４、７０４：ディープ・トレンチ
２０５：主面
２０６：垂直型トランジスタ
２１０、６１６：埋め込みストラップ外方拡散（ＢＳＯＤ）領域
２１２：ストレージ・ノード
２１６：キャパシタ誘電体層
２１８：埋め込みプレート領域
２２２、４０７：分離カラー
２２５、６１０：埋め込みストラップ
２２６：ゲート導体
２２８：トレンチ上部酸化物
２３０、２４２：誘電体スペーサ
２３４、２３６：ビット線コンタクト・ビア
２３５：アレイ上部酸化物（ＡＴＯ）
２３８、２４０：ワード線
２４４：層間誘電体層（ＩＬＤ）
４０６、４０８：導電性材料
６０２：活性半導体領域
６０６：埋め込み誘電体領域
７１２：接続された下部
【図１】
2009526375.tif 000002
【図２】
2009526375.tif 000003
【図３】
2009526375.tif 000004
【図４】
2009526375.tif 000005
【図５】
2009526375.tif 000006
【図６】
2009526375.tif 000007
【図７】
2009526375.tif 000008
【図８】
2009526375.tif 000009
【手続補正書】
【提出日】平成21年3月19日(2009.3.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリを含む集積回路であって、前記メモリは、各々が、
単一の静電容量源として互いに接続された複数のキャパシタ（１０２）と、
前記複数のキャパシタ（１０２）の第１のキャパシタと第１のビット線との間に結合された第１のアクセス・トランジスタ（１０４）と、
前記複数のキャパシタ（１０２）の第２のキャパシタと第２のビット線との間に結合された第２のアクセス・トランジスタ（１０６）と
を含むメモリ・セルのアレイを備え、
前記第１のアクセス・トランジスタ（１０４）のゲートが、第１のワード線に接続され、前記第２のアクセス・トランジスタ（１０６）のゲートが、第２のワード線に接続される、メモリを含む集積回路。
【請求項２】
前記第１のビット線は読み出しビット線であり、前記第２のビット線は書き込みビット線である、請求項１に記載のメモリを含む集積回路。
【請求項３】
前記第１のワード線は読み出しワード線であり、前記第２のワード線は書き込みワード線である、請求項１に記載のメモリを含む集積回路。
【請求項４】
前記複数のキャパシタ（１０２）は、基板（２００）内の複数のトレンチ（２０４、６０４、７０４）を含み、前記複数のトレンチ（２０４、６０４、７０４）は、前記複数のトレンチ（２０４、６０４、７０４）の各々の下部内にストレージ・ノード（２１２）を含む、請求項１に記載のメモリを含む集積回路。
【請求項５】
前記複数のトレンチ・キャパシタ（２０２）は、２つのトレンチ・キャパシタを含む、請求項４に記載のメモリを含む集積回路。
【請求項６】
前記ストレージ・ノード（２１２）は、前記トレンチ（２０４、６０４、７０４）から外方に延びる埋め込みストラップ外方拡散領域（２１０、６１６）が重なり合うことによって互いに電気的に接続され、前記ストレージ・ノード（２１２）は、単一のストレージ・ノード（Ｓ）として導電的に動作する、請求項４に記載のメモリを含む集積回路。
【請求項７】
上面からみて、前記第１及び第２のワード線は、前記基板（２００）において第１の方向に沿って走るように配置され、前記第１及び第２のビット線は、前記基板（２００）において、前記第１の方向とは異なる第２の方向に沿って走るように配置され、前記複数のトレンチ（２０４、６０４、７０４）は、前記基板（２００）において、前記第１及び第２の方向とは異なる第３の方向に沿って走るように配置される、請求項６に記載のメモリを含む集積回路。
【請求項８】
前記第１の方向及び前記第２の方向は、実質的に互いに直交する、請求項７に記載のメモリを含む集積回路。
【請求項９】
前記複数のキャパシタ（１０２）は、基板（２００）内の複数の隣接するトレンチ（２０４、６０４、７０４）の中に設けられ、前記隣接するトレンチ（２０４、６０４、７０４）の各々は、リソグラフィ最小構造体サイズＦと等しいか又はこれより２０％大きい第１の横方向の幅を有し、前記リソグラフィ最小構造体サイズＦは、前記基板（２００）をリソグラフィによりパターン形成することによって実現可能な最小構造体サイズを定める、請求項１に記載のメモリを含む集積回路。
【請求項１０】
前記複数のキャパシタ（１０２）は、基板（２００）内の複数の隣接するトレンチ（２０４、６０４、７０４）の中に設けられ、前記隣接するトレンチ（２０４、６０４、７０４）は、リソグラフィ最小構造体サイズＦより小さいか、又はこれと等しい距離だけ分離され、前記リソグラフィ最小構造体サイズＦは、前記基板（２００）をリソグラフィによりパターン形成することによって実現可能な最小構造体サイズを画定する、請求項１に記載のメモリを含む集積回路。
【請求項１１】
前記基板（２００）内の前記複数のトレンチ（２０４、６０４、７０４）は壁を有し、前記複数のトレンチ（２０４、６０４、７０４）の前記壁は、実質的に垂直な部分と、前記実質的に垂直な部分の下方に配置された拡張された部分とを含み、前記拡張された部分は、前記実質的に垂直な部分から外方に延び、かつ、重なり合うことで接続された下部（７１２）を形成する、請求項４に記載のメモリを含む集積回路。
【請求項１２】
前記基板（２００）は、前記基板（２００）の主面（２０５）の下にあり、かつ、これと実質的に平行な埋め込み誘電体領域（６０６）と、前記埋め込み誘電体領域（６０６）の上方に配置された活性半導体領域（６０２）とを含み、前記接続された下部（７１２）は、前記埋め込み誘電体領域（６０６）の下方に配置される、請求項１１に記載のメモリを含む集積回路。
【請求項１３】
データ・ビットに対する読み出しアクセス及び書き込みアクセスを可能にするために、複数のポートを有するメモリ・セルを製造する方法であって、前記方法は、
基板（２００）内に複数のトレンチ（２０４、６０４、７０４）を形成するステップと、
前記複数のトレンチ（２０４、６０４、７０４）の各々の下部内にストレージ・ノード（２１２）を形成するステップと、
前記複数のトレンチ（２０４、６０４、７０４）の各々から外方に延びる埋め込みストラップ外方拡散領域（２１０、６１６）を形成して、前記埋め込みストラップ外方拡散領域（２１０、６１６）を重ね合わせて前記ストレージ・ノード（２１２）に導電的に接続し、前記ストレージ・ノード（２１２）が単一のノード（Ｓ）として動作するようにする、ステップと
を含む方法。
【請求項１４】
前記複数のトレンチ（２０４、６０４、７０４）の隣接するトレンチの外壁間の横方向距離が、リソグラフィ最小構造体サイズＦより短いか、又はこれと等しい、請求項１３に記載の方法。
【請求項１５】
前記複数のトレンチ（２０４、６０４、７０４）を形成する前記ステップは、前記リソグラフィ最小構造体サイズで前記複数のトレンチ（２０４、６０４、７０４）をパターン形成するステップと、前記複数のトレンチ（２０４、６０４、７０４）の各々の中心から外方への横方向のエッチング量を増大させるように調整された反応性イオン・エッチングを用いて前記複数のトレンチ（２０４、６０４、７０４）をエッチングし、前記複数のトレンチ（２０４、６０４、７０４）の隣接するトレンチの外壁間の前記横方向距離を前記リソグラフィ最小構造体サイズＦより小さくするステップとをさらに含む、請求項１４に記載の方法。
【請求項１６】
前記複数のトレンチ（２０４、６０４、７０４）を形成する前記ステップは、前記リソグラフィ最小構造体サイズで前記複数のトレンチ（２０４、６０４、７０４）をパターン形成するステップと、異方性エッチング、続いて時限式等方性エッチングを用いて前記複数のトレンチ（２０４、６０４、７０４）をエッチングし、前記複数のトレンチ（２０４、６０４、７０４）の各々の隣接するトレンチの外壁間の前記横方向距離を、前記リソグラフィ最小構造体サイズＦより小さくするステップとをさらに含む、請求項１４に記載の方法。
【請求項１７】
前記基板（２００）は、単結晶半導体又は半導体オン・インシュレータ基板である、請求項１３に記載の方法。
【請求項１８】
前記複数のトレンチ（２０４、６０４、７０４）を形成する前記ステップは、前記複数のトレンチ（２０４、６０４、７０４）の下部（７０２）を広げ、前記下部（７０２）を互いに併合して接続された下部（７１２）を形成するステップを含む、請求項１３に記載の方法。
【請求項１９】
前記複数のトレンチ（２０４、６０４、７０４）の各々の上部内に垂直型トランジスタ（２０６）を形成するステップであって、前記垂直型トランジスタ（２０６）は、前記埋め込みストラップ外方拡散領域（２１０、６１６）によって前記ストレージ・ノード（２１２）に電気的に接続される、ステップと、
前記垂直型トランジスタ（２０６）に電気的に接続され、かつ、複数の制御信号を伝送させるように動作可能で、前記垂直型トランジスタ（２０６）を動作させる、導体を形成するステップと
をさらに含み、上面から見て、前記複数のトレンチ（２０４、６０４、７０４）は、前記複数の導体の配向とは異なる方向に沿って配置される、請求項１３に記載の方法。
【国際調査報告】
2009526375.tif 000010