(57)【要約】半導体デバイスの形成方法は、半導体層（１２）を提供する工程、側壁を備える開口部（２４）を有するパッシベーション層（２０）を前記半導体層の上に形成する工程、前記半導体層の上にフィン（１６）を形成し、前記パッシベーション層の形成後に前記フィンを前記開口部内に配置する工程、及び、前記開口部内にゲートの一部分を形成する工程を含む。一実施形態において、ダミーゲート（５２）が用いられる。一実施形態において、スペーサ（２８，５６）が前記パッシベーション層の開口部内に形成される。更にその構造が説明される。
2009535820.tif 000002
【特許請求の範囲】
【請求項１】
半導体層を提供する工程と、
側壁を有する開口部を備えるパッシベーション層を前記半導体層の上に形成する工程と、
前記パッシベーション層の形成後に、フィンが前記開口部内に位置するように前記半導体層の上にフィンを形成する工程と、
前記開口部内にゲートの一部分を形成する工程とからなる半導体デバイスを形成する方法。
【請求項２】
前記フィンが、前記パッシベーション層の形成前に形成される請求項１に記載の方法。
【請求項３】
前記開口部の側壁に沿ってスペーサを形成する工程を更に備える請求項１に記載の方法。
【請求項４】
前記フィンの上にダミーゲートを形成する工程と、
前記スペーサの形成前に前記ダミーゲートを除去する工程とを更に備え、前記ゲートを形成する工程は前記ダミーゲートの除去後に行われることからなる請求項３に記載の方法。
【請求項５】
前記ゲートを形成する工程が、更にゲート電極及びゲートコンタクト領域を形成する工程を備え、かつ、ダミーゲートを形成する工程が、更に前記ゲート電極のためのダミー構造を形成する工程を更に備える請求項４に記載の方法。
【請求項６】
前記スペーサを形成する工程が、更に
前記開口部内及び前記フィンの上に誘電性層を堆積する工程と、
前記誘電性層を異方的にエッチングし、前記パッシベーション層に隣接するいくつかの部分を除く前記誘電性層の全ての部分を除去し、前記スペーサを形成する工程とを備え、前記スペーサは第１の高さと、第２の高さとして前記パッシベーション層の開口部とを有し、前記第１の高さは前記第２の高さよりも低いことからなる請求項３に記載の方法。
【請求項７】
前記半導体層の上に埋設された酸化物層を提供する工程と、
前記フィンの上にキャップ層を形成する工程と、
前記開口部内及び前記フィンの上にゲート誘電性層を形成する工程とを更に備え、前記フィンを形成する工程は、更に前記埋設された酸化物層の上にフィンを形成する工程を備え、かつ、前記ゲートを形成する工程は、更に前記ゲート誘電性層の上にゲートを形成する工程を更に備える請求項６に記載の方法。
【請求項８】
前記パッシベーション層を形成する工程が、更に
パッシベーション層を堆積する工程と、
前記パッシベーション層の上に、パターンを有するマスク層を形成する工程と、
前記マスク層を用いて前記パッシベーション層をエッチングし、パッシベーション層内に開口部を形成する工程とを備える請求項１に記載の方法。
【請求項９】
前記開口部内にゲートの一部分を形成する工程が、更に前記ゲートの部分が頂部及び底部を有するように前記ゲートの部分を形成する工程を備え、
前記頂部は前記パッシベーション層の頂部にほぼ連続し、かつ第１の寸法を有し、
前記底部は前記スペーサに隣接し、かつ前記スペーサ間に第２の寸法を有し、
前記第２の寸法は前記第１の寸法と平行であり、
前記第１の寸法は前記第２の寸法よりも大きいことからなる請求項３に記載の方法。
【請求項１０】
フィンを形成する工程が、更に第１の高さを有するフィンを形成する工程を備え、かつ、
パッシベーション層を形成する工程が、更に第２の高さを有するパッシベーション層を形成する工程であって、前記第２の高さは前記第１の高さよりも高いことからなる請求項１に記載の方法。
【請求項１１】
半導体層を形成する工程と、
開口部を備え、かつ前記開口部が側壁を有するパッシベーション層を前記半導体層の上に形成する工程と、
前記パッシベーション層の形成後にフィンが前記パッシベーション層の開口部内に位置するように前記半導体層の上にフィンを形成する工程と、
前記パッシベーションの開口部の側壁に隣接するスペーサを形成する工程と、
ゲートの一部分が前記パッシベーション層の開口部内に位置するように、前記ゲートを形成する工程とからなる半導体デバイスの形成方法。
【請求項１２】
前記フィンが前記パッシベーション層の形成前に形成される請求項１１に記載の方法。
【請求項１３】
前記ゲートを形成する工程が、更にゲート電極及びゲートコンタクト領域を形成する工程を備える請求項１１に記載の方法。
【請求項１４】
前記スペーサを形成する工程が、更に
前記パッシベーション層の開口部内及び前記フィンの上に誘電性層を堆積する工程と、
前記誘電性層を異方的にエッチングして、前記フィンの上の前記誘電性層の少なくとも複数の部分、及び前記フィンに隣接する前記誘電性層の少なくとも複数の部分を除去し、前記パッシベーション層の前記開口部の前記側壁に沿って前記スペーサを形成する工程とを備える請求項１１に記載の方法。
【請求項１５】
前記フィンの上にダミーゲートを形成する工程と、
前記スペーサの形成前に前記ダミーゲートを除去する工程とを更に備え、
前記ゲートを形成する工程が前記ダミーゲートの除去後に行われることからなる請求項１１に記載の方法。
【請求項１６】
前記パッシベーション層を形成する工程が、更に
パッシベーション層を堆積する工程と、
前記パッシベーション層の上にパターンを有するマスク層を形成する工程と、
前記マスク層を用いて前記パッシベーション層をエッチングし、前記パッシベーション層の開口部を形成する工程とを備える請求項１１に記載の方法。
【請求項１７】
半導体層と、
前記半導体層の上のパッシベーション層であって、開口部を備え、前記開口部は側壁を有する前記パッシベーション層と、
前記半導体層の上及び前記パッシベーション層の開口部内のフィンと、
前記パッシベーション層の前記開口部の前記側壁に隣接するスペーサと、
ゲートの一部分が前記パッシベーション層の開口部内に位置する前記ゲートとからなる半導体デバイス。
【請求項１８】
前記パッシベーション層の開口部内の前記ゲートの部分が頂部及び底部を有し、
前記頂部が前記パッシベーション層の頂部にほぼ連続し、かつ第１の寸法を有し、
前記底部が前記スペーサに隣接し、かつ前記スペーサ間に第２の寸法を有し、
前記第２の寸法は前記第１の寸法と平行であり、
前記第１の寸法は前記第２の寸法よりも大きい請求項１７に記載の半導体デバイス。
【請求項１９】
前記フィンが第１の高さを有し、
前記パッシベーション層が第２の高さを有し、かつ、
前記第２の高さが前記第１の高さよりも高い請求項１７に記載の半導体デバイス。
【請求項２０】
前記ゲートが金属ゲートからなる請求項１８に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は主に半導体プロセスに関し、より詳細には、フィンを有する半導体デバイスの形成に関する。
【背景技術】
【０００２】
一般的に、ダブルゲートトランジスタはチャネルの厳密な静電気制御が可能であり、そのため、例えばより小さな寸法が得られるため望ましい。現在知られているダブルゲートトランジスタの一つの種類は、フィン型電界効果トランジスタ（フィン型ＦＥＴ）である。フィン型ＦＥＴは、一つ以上のフィンの上にゲート電極を形成し、ゲート電極に隣接するフィンの領域はデバイスのチャネル領域を形成する。しかし、これらのデバイスが縮小化されるのに伴い、機械特性は低下する。例えば、高アスペクトのフィンを囲む薄く高さのあるゲート電極のラッピングにより、機械的に不安定なゲート電極になることがある。この問題は、技術が向上し、またゲート長が継続的に縮小化するにつれて深刻化する。
【発明を実施するための最良の形態】
【０００３】
本発明は、添付の図面により例示の目的で説明され、それらに限定されるものではなく、図面において、同様の符号は同様の要素を示している。
熟練した技術者は図の要素が簡潔性及び明りょう性のために図示され、必ずしも一定の縮尺で描かれていないことを十分理解する。例えば、図中のいくつかの要素の寸法は、本発明の実施形態の更なる理解を助けるために、他の要素に対して誇張されている。
【０００４】
上述したように、デバイスの寸法が継続的に縮小化されるのに伴い、フィン型ＦＥＴトランジスタは機械的により不安定になる。そのため、一実施形態において、フィン型ＦＥＴはスペーサを用いて形成され、より小さなゲート寸法を可能にするのと同時に機械的安定性を向上させる。一実施形態において、スペーサはゲート電極の形成に先立って形成され、それにより機械的安定性の改善を可能にし、更に、より小さい、サブリソグラフィック寸法を得ることができる。
【０００５】
一実施形態において、半導体デバイスの形成方法は、半導体層を提供する工程、側壁を有する開口部を備えるパッシベーション層を前記半導体層の上に形成する工程、前記パッシベーション層の形成後にフィンが前記開口部内に位置するように、前記半導体層の上にフィンを形成する工程、及び、前記開口部内にゲートの一部分を形成することを含む。
【０００６】
更なる実施形態において、前記フィンは前記パッシベーション層の形成前に形成される。
更なる実施形態において、前記方法は前記開口部の側壁に沿ってスペーサを形成する工程を含む。更なる実施形態において、前記方法は前記フィンの上にダミーゲートを形成する工程、及び前記スペーサの形成前に前記ダミーゲートを除去する工程であって、前記ゲートの形成は前記ダミーゲートの除去後に行われる工程を含む。更なる実施形態において、前記ゲートの形成は、更にゲート電極及びゲートコンタクト領域を形成する工程を含み、ダミーゲートを形成する工程は、更に前記ゲート電極のためのダミー構造を形成する工程を含む。更なる実施形態において、前記スペーサを形成する工程は、前記開口部内及び前記フィンの上に誘電性層を堆積する工程、及び、前記誘電性層を異方的にエッチングし、前記パッシベーション層に隣接するいくつかの部分を除く前記誘電性層の全ての部分を除去してスペーサを形成する工程を含み、前記スペーサは第１の高さ、及び第２の高さとして前記パッシベーション層の前記開口部を有し、かつ前記第１の高さは前記第２の高さよりも低い。更なる実施形態において、前記方法は、更に前記半導体層の上に埋設された酸化物層を提供する工程、前記フィンの上にキャップ層を形成する工程、前記開口部内及び前記フィンの上にゲート誘電性層を形成する工程を有し、前記フィンを形成する工程は、更に前記埋設された酸化物層の上に前記フィンを形成する工程を含み、かつ、前記ゲートを形成する工程は、更に前記ゲート誘電性層の上にゲートを形成する工程を含む。更なる実施形態において、前記開口部内に前記ゲートの部分を形成する工程は、更に前記ゲートの部分が頂部及び底部を有するように前記ゲートの部分を形成する工程を含み、前記頂部は前記パッシベーション層の頂部にほぼ連続し、かつ第１の寸法を有し、前記底部は前記スペーサに隣接し、かつスペーサの間に第２の寸法を有し、前記第２の寸法は前記第１の寸法と平行であり、かつ前記第１の寸法は前記第２の寸法よりも大きい。
【０００７】
更なる実施形態において、前記パッシベーション層を形成する工程は、更に、パッシベーション層を堆積する工程、前記パッシベーション層の上にパターンを有するマスク層を形成する工程、及び前記マスク層を用いて前記パッシベーション層をエッチングし、前記パッシベーション層に開口部を形成する工程を含む。
【０００８】
更なる実施形態において、前記フィンを形成する工程は、更に前記フィンを第１の高さで形成する工程を含み、かつ、前記パッシベーション層を形成する工程は、更に前記パッシベーション層を第２の高さで形成する工程を含み、前記第２の高さは前記第１の高さよりも高い。
【０００９】
別の実施形態において、半導体デバイスの形成方法は、半導体層を形成する工程、開口部を備え、前記開口部は側壁を有するパッシベーション層を前記半導体層の上に形成する工程、前記パッシベーション層の形成後に、フィンが前記パッシベーション層の開口部内に位置するように前記半導体層の上にフィンを形成する工程、前記パッシベーション層の開口部の側壁に隣接するスペーサを形成する工程、及び、ゲートの一部分が前記パッシベーション層の開口部内に位置するように前記ゲートを形成する工程を含む。
【００１０】
更なる実施形態において、フィンは前記パッシベーション層の形成前に形成される。
更なる実施形態において、前記ゲートを形成する工程は、更にゲート電極及びゲートコンタクト領域を形成する工程を含む。
【００１１】
更なる実施形態において、前記スペーサを形成する工程は、更に前記パッシベーション層の開口部内及び前記フィンの上に誘電性層を堆積する工程、及び、前記誘電性層を異方的にエッチングして、前記フィンの上の誘電性層の少なくとも複数の部分、及び前記フィンに隣接する誘電性層の少なくとも複数の部分を除去し、前記パッシベーション層の開口部の前記側壁に沿ってスペーサを形成する工程を含む。
【００１２】
更なる実施形態において、前記方法は、更に前記フィンの上にダミーゲートを形成する工程、及び前記スペーサの形成前に前記ダミーゲートを除去する工程を含み、前記ゲートを形成する工程は前記ダミーゲートの除去後に行われる。
【００１３】
更なる実施形態において、パッシベーション層を形成する工程は、パッシベーション層を堆積する工程、前記パッシベーション層の上に、パターンを有するマスク層を形成する工程、及び前記マスク層を用いて前記パッシベーション層をエッチングし、前記パッシベーション層の開口部を形成する工程を含む。
【００１４】
別の実施形態において、半導体デバイスは、半導体層、前記半導体層の上のパッシベーション層であって、開口部を備え、前記開口部は側壁を有する前記パッシベーション層、半導体層の上及びパッシベーション層の開口部内のフィン、前記パッシベーション層の開口部の側壁に隣接するスペーサ、及び、ゲートの一部分がパッシベーション層の開口部内にある前記ゲートを含む。
【００１５】
更なる実施形態において、空隙内の前記ゲートの部分は頂部及び底部を有し、前記頂部は前記パッシベーション層の頂部にほぼ連続し、かつ第１の寸法を有し、前記底部は前記スペーサに隣接し、かつスペーサの間の第２の寸法を有し、前記第２の寸法は前記第１の寸法と平行であり、かつ前記第１の寸法は前記第２の寸法よりも大きい。
【００１６】
更なる実施形態において、前記フィンは第１の高さを有し、前記パッシベーション層は第２の高さを有し、かつ前記第２の高さは前記第１の高さよりも高い。
更なる実施形態において、前記ゲートは金属ゲートを含む。
【００１７】
図８は本発明の様々な実施形態によって製造され得るフィン型ＦＥＴ半導体デバイスの全体図を示す。デバイス１０は、一方の端部に第１のソース／ドレイン領域４４を有し、反対側の端部に第２のソース／ドレイン領域４６を有するフィン部分１６を含む。ゲート電極３８はフィン１６の上に形成される。デバイス１０はまた、ゲート電極３８の一方の端部にゲートコンタクト領域４０を含む。ゲートコンタクト領域４０はゲートコンタクト４２を含む。デバイス１０はまた、ゲート電極３８及びゲートコンタクト領域４０の下に重なるスペーサ２８を含む。スペーサ２８及びゲート電極３８の下に重なる前記フィン１６の部分は、デバイス１０のチャネル領域を形成する。ゲート電極３８及びゲートコンタクト領域４０は、デバイス１０のゲートと称されることもある点に留意されたい。
【００１８】
デバイス１０の構成は典型例であり、代替の実施形態は多数の変更例を含む。例えば、ゲートコンタクト領域はゲート電極３８の両端に配置されてもよい。ソース／ドレイン領域４４及び４６の形状も実施形態によって異なってもよい。また、図８は単一のフィン１６のみを示しているが、代替の実施形態はフィンをいくつ含んでもよく、それによってゲート電極３８は前記フィンの上に形成されてもよい。また、ゲートコンタクトもいくつ形成されてもよい。図示されていないが、デバイス１０はまた、ソース／ドレイン領域４４及び４６に接触するソース／ドレインコンタクトをいくつ含んでもよい。図１〜７は、図８のデバイスの形成に用いられ得る様々なプロセス段階の断面図を示す。
【００１９】
図１は、フィン１６、パッシベーション層２０、及びパターン形成されたマスク層２２の形成後のデバイス１０を示す。デバイス１０は、層１２及び層１２の上に重なる絶縁層１４を含む。一実施形態において、層１２は、例えばシリコン層等の半導体層を含む。ただし、代替の実施形態において、層１２はあらゆる材料から形成され、絶縁層１４の支持体を提供するために用いられ得る。一実施形態において、絶縁層１４は酸化物である。絶縁層１４は埋設された酸化物層とみなされてもよい。フィン１６は絶縁層１４の上に形成され、例えばシリコン又はシリコンゲルマニウム等の半導体材料を含んでもよい。図示された実施形態において、フィン１６はまた、例えば窒化物等のキャップ層１８を含む。一実施形態において、フィン１６はセミコンダクタ・オン・インシュレータ（ＳＯＩ）ウェハを用いて形成される。この実施形態において、層（例えば層１２）に重なる絶縁層（例えば絶縁層１４）に重なる半導体層を有するＳＯＩウェハが提供される。提供されるＳＯＩの前記半導体層は、更にパターン形成され、フィン１６のような一つ以上のフィンが形成される。キャップ層１８が存在する場合、キャップ層１８及びフィン１６をもたらすフィンのパターン形成に先立ち、ＳＯＩウェハの上に一つの層が形成される。（キャップ層１８はキャップと称されることもある点に留意されたい。）
パッシベーション層２０は絶縁層１４及びフィン１６の上に形成される。一実施形態において、パッシベーション層２０は、例えばオルトケイ酸テトラエチル（ＴＥＯＳ）を用いて堆積される。パターン形成されたマスク層２２は、パッシベーション層２０の上に形成され、パターン形成されたマスク層は、ゲート電極３８及びゲートコンタクト領域４０に相当する開口部を画定する。一実施形態において、パターン形成されたマスク層はフォトレジストを含む。
【００２０】
図２はパターン形成されたマスク層２２を用いてフィン１６の上のパッシベーション層２０の複数の部分を除去（例えばエッチング）し、開口部２４を形成した後のデバイス１０を示す。開口部２４はデバイス１０のゲートの少なくとも一部分の位置を画定する。例えば、図８に戻ると、開口部２４はゲート電極３８及びゲートコンタクト領域４０の位置を画定し得る。パッシベーション層２０内の開口部２４は、パッシベーション層２０内の空洞の断面であることに留意されたい。また、フィン１６は開口部２４内にあることに留意されたい。パッシベーション層２０内の開口部２４の形成後、パターン形成されたマスク層２２は除去される。
【００２１】
図３は、パッシベーション層２０の上、及び開口部２４内の絶縁層１４及びフィン１６（及び、存在する場合はキャップ層１８）の上にスペーサ層２６が形成された後のデバイス１０を示す。スペーサ層２６は、例えば堆積プロセスを用いて形成されてもよい。一実施形態において、スペーサ層２６は酸化物を含む。スペーサ層２６はあらゆる適切な誘電体を含むことができ、そのために誘電性層とも称されることに留意されたい。
【００２２】
図４はスペーサ層を異方的にエッチングして、パッシベーション層２０の側壁に隣接するスペーサ２８、及びフィン１６の側壁に隣接するスペーサ３０を形成する工程の中間段階におけるデバイス１０を示す。図５に示されるように、異方的エッチングはスペーサ３０が除去されるまで続けられる。ただし、パッシベーション層２０の高さはフィン１６の高さよりも高いため、スペーサ２８の複数の部分はパッシベーション層２０の側壁に隣接したまま残留する。そのため、スペーサ２８の高さはパッシベーション層２０の高さよりも低いことに留意されたい。後に説明されるように、スペーサ２８はデバイス１０の機械的特性を向上させるために用いられ得、また、より短いゲート長を得るためにも用いられ得る。（図４及び５において、断面図で示されているために、スペーサ３０及び２８はそれぞれ別個の部分を含んでいるように見えるが、図８の全体図でスペーサ２８に関して示されるように、それらはそれぞれ一つのスペーサの各部分であってもよい点に留意されたい。したがって、各スペーサ２８及び３０は、それぞれ一つのスペーサ２８及び一つのスペーサ３０ともみなされ得る。）
図６はパッシベーション層２０、スペーサ２８、フィン１６（及び、存在する場合はキャップ層１８）、及び絶縁層１４の上のゲート誘電性層３２が形成された後のデバイス１０を示す。ゲート誘電性層３２は、酸化物又は金属酸化物等のあらゆる種類のゲート誘電性材料を含む。ゲート誘電性層３２は、例えばハフニウム酸化物等の、二酸化ケイ素よりも高い誘電率（Ｋ）を有する材料（よって、高Ｋ材料とも称される）を含む。一実施形態において、図６に示されるように、ゲート誘電性層３２は化学蒸着（ＣＶＤ）又は原子層堆積（ＡＬＤ）によって堆積される。代替の実施形態において、ゲート誘電性層３２はフィン１６の側壁上に成長させてもよい。この実施形態において、ゲート誘電性層３２は、例えば成長させた二酸化ケイ素又は酸窒化ケイ素でもよい。また、この代替の実施形態において、ゲート誘電性層３２はフィン１６の側壁上のみに成長する。
【００２３】
次に、ゲート層３４がゲート誘電性層３２の上に形成される。ゲート層３４はあらゆる種類の一つ又は複数のゲート材料を含むことができる。例えば、ゲート層３４はシリコンを含んでもよく、又は金属を含んでもよい。さらに、ゲート層３４は異なる層を何層含んでもよく、その場合、ゲート層３４はゲートスタック層に相当し得る。
【００２４】
図７は、ゲート層３４を平坦化し、ゲート３６を形成した後のデバイス１０を示す。ゲート３６はゲート電極部分（ゲート電極３８）及びゲートコンタクト部分（ゲートコンタクト領域４０）を含む。一実施形態において、平坦化の後、ゲート３６の頂部はパッシベーション層２０の頂部にほぼ連続する。よって、図７は、上述した図８のデバイス１０の全体図に沿った水平断面図に相当する点に留意されたい。
【００２５】
図９はソース／ドレイン領域４４及び４６、及びフィン１６の中央に沿った断面に相当する断面図を示す。図８のデバイス１０の全体図の同じ位置に沿った断面は図１０の断面図として示されている。ただし、図９において、パッシベーション層２０は依然存在する。したがって、フィン１６（及び、存在する場合はキャップ層）の上に重なるゲート３６及びスペーサ２８が示されている。図９において、ゲート３６の下に重なるフィン１６の部分はデバイス１０のチャネル領域を含む点に留意されたい。また、寸法４８はパターン形成されたマスク層２２によって画定される開口幅に相当し、デバイス１０の実際のゲート長に相当する寸法５０よりも大きいことに留意されたい。寸法４８はパッシベーション層２０の頂部にほぼ連続するゲート３６の頂部の長さに相当し、寸法５０はスペーサ２８に隣接するゲート３６の底部の長さに相当する点に留意されたい。そのため、スペーサ２８は、パターン形成されたマスク層２２又は他のリソグラフィー技術を用いて得られるゲート長よりも短いゲート長を得るために用いられ得る点に留意されたい。
【００２６】
図１０は図８の全体図に沿った断面図に相当し、パッシベーション層２０の除去後のデバイス１０を示す。スペーサ２８はゲート３６の側面に沿って残留する点に留意されたい。したがって、スペーサ２８はゲート３６に機械的支持を提供し、それによって、現行のフィン型ＦＥＴデバイスと比較すると、より機械的に安定なデバイスを可能にする。パッシベーション層２０の除去後、フィン型ＦＥＴデバイスを概ね完成させるために従来のプロセスが用いられてもよい。例えば、従来のプロセス技術を用いて、ゲート３６の側壁及びスペーサ２８に沿ってスペーサが形成されてもよい。また、従来のインプラントを用いて、ソース／ドレイン領域４４及び４６が形成されてもよい。
【００２７】
図１１〜１６は、本発明の代替の実施形態によって形成され、また、図８のデバイス１０をもたらすデバイス１０の断面図を示す。図１１は、層１２、絶縁層１４、フィン１６、及びキャップ層１８を示し、これらは全て図１を参照して説明された。フィン１６及びキャップ層１８の形成後、パターン形成されたダミーゲート層５２がフィン１６及びキャップ層１８の上に形成される。ダミーゲート層５２は後に除去されるため、容易に除去可能な、あらゆる適切な材料から形成される。一実施形態において、ソース／ドレイン注入はダミーゲート層５２の形成後に形成されてもよい。この態様において、ダミーゲート層５２は注入の間、フィン１６を保護し得る。ダミーゲート層５２は、後に形成されるゲート電極３８の少なくとも一部分のためのダミー構造とみなされてもよい。
【００２８】
図１２は、ダミーゲート層５２の上にパッシベーション層５４が形成された後のデバイス１０を示す。パッシベーション層５４はパッシベーション層２０に類似し、同じプロセス及び材料を用いて形成されてもよい。
【００２９】
図１３は、パッシベーション層５４を平坦化してダミーゲート層５２の頂部を露出させた後のデバイス１０を示す。図１４はダミーゲート層５２の除去後のデバイス１０を示す。フィン１６及びキャップ層１８が残留している点に留意されたい。したがって、ダミーゲート層５２の除去は、フィン１６が位置するパッシベーション層５４内の開口部５１をもたらす。すなわち、パッシベーション層５４内の開口部５１は、パッシベーション層５４内の空洞の断面である点に留意されたい。開口部５１は、上述した開口部２４に類似のものである点に留意されたい。ただし、開口部２４がゲート電極３８及びゲートコンタクト領域４４の位置を画定するのに対し、開口部５１はフィン１６の上に重なるゲートの部分の位置を画定する。
【００３０】
図１５は、パッシベーション層５４の側壁に隣接するスペーサ５６の形成を示す。スペーサ５６は上述したスペーサ２８に類似し、スペーサ２８に関して上述したものと同じ方法及び材料を用いて形成されてもよい。例えば、スペーサ層の異方的エッチングを用いてスペーサ５６を形成することができ、スペーサ５６は酸化物等の誘電性材料を含んでもよい。パッシベーション層２０と同様に、パッシベーション層５４はフィン１６よりも高い高さを有し、フィン１６の側壁に隣接するスペーサを形成することなくパッシベーション層５４の側壁上にスペーサ５６を形成することを可能にしている。また、パッシベーション層５４の高さはスペーサ５６の高さよりも高い点に留意されたい。（スペーサ３０及び２８に関して上述したように、断面図で示されるため、スペーサ５６は別個の部分を含むように見えるが、一つのスペーサの各部分でもあり得る。したがって、複数のスペーサ５６は一つのスペーサ５６ともみなされ得る。）
スペーサ５６の形成後、ゲート誘電性層５８が、パッシベーション層５４の上、及び、開口部５１内のスペーサ５６、絶縁層１４、及びフィン１６の上に形成される。ゲート誘電性層５８の形成後、ゲート層６０がゲート誘電性層５８の上に形成される。ゲート誘電性層５８及びゲート層６０は、それぞれ上述したゲート誘電性層３２及びゲート層３４に類似し、ゲート誘電性層３２及びゲート層３４に関して上述したものと同じ方法及び材料を用いて形成されてもよい。
【００３１】
図１６は、ゲート層６０をパターン形成及びエッチングし、ゲート電極３８及びゲートコンタクト領域４０を形成した後のデバイス１０を示す。上述したゲート３６とは異なり、もたらされるゲート６０はパッシベーション層５４の頂部にほぼ連続しているのではなく、代わりにパッシベーション層５４の上に延出し、ゲート電極３８の残留部分及びゲートコンタクト領域４０を形成している点に留意されたい。よって、ゲート６０は図８に示されるように見える点に留意されたい。ただし、スペーサ２８に関して図８に示されるように、スペーサ５６はゲート電極３８及びゲートコンタクト領域４０全体の下にではなく、ゲート電極３８の一部分の下にのみ重なることに留意されたい。また、図１〜７の実施形態において、ゲートコンタクト領域４０を通るフィン１６から延出する前記ゲートの部分は、パッシベーション層２０がゲート３４及び絶縁層１４の間に位置していないところの絶縁層１４の上に重なることに留意されたい。しかし、図１１〜１６の実施形態において、パッシベーション層５４はほとんど除去されず、ゲート電極３８の一部分及びゲートコンタクト領域４０はパッシベーション層５４の上に形成される点に留意されたい。図１〜７の実施形態のように、スペーサ５６は、ゲート長の寸法の減少及び機械的安定性の改善を可能にし得る。
【００３２】
本発明は特定の導電型又は電位の極性に関して説明されたが、熟練した技術者は、導電型及び電位の極性が逆転され得ることを理解する。
更に、明細書及び特許請求の範囲において、「正面」、「背面」、「頂部」、「底部」、「上」、「下」等の用語があれば、それらは記述的な目的で用いられており、必ずしも恒常的な位置関係を説明するものではない。ここで説明される本発明の実施形態は、例えばここで示され又は説明される方向以外の他の方向においても実行可能であり、そのような適切な環境下において、上記のように用いられるこれらの用語は、互いに取替えることができるものと理解される。
【００３３】
以上の説明において、本発明は特定の実施形態を参照しつつ、詳細に説明されている。しかし、請求項において説明されるように、本発明の範囲から逸脱することなく多様な変形及び変更を実施し得ることを当業者は理解するであろう。したがって、本明細書及び図面は限定的な意味というよりも例示的な意味において認識されるべきであり、そのような変形の全ては本発明の範囲内に含まれるものと意図されている。
【００３４】
特定の実施形態に関して、利益、他の有利な点、及び問題の解決策が上述されている。しかしながら、これらの利益、有利な点、問題の解決策、及びあらゆる利益、有利な点、解決策を生じさせ又はより顕著にさせ得るあらゆる要素は、本請求項のいずれか若しくは全てにおいて、重要な、必須の、又は不可欠な特徴又は要素として解釈されるものではない。ここで用いられる用語「備える」、「備えている」、又はこれらの用語の他の活用形は、非独占的な包含に及ぶように意図されており、例えば、要素のリストを構成する工程、方法、物品、又は装置はこれらの要素だけを含むのではなく、明示的に記載されていない他の要素や、そのような工程、方法、物品、又は装置に固有の他の要素を含んでもよい。
【００３５】
ここで用いられる「複数」という用語は、２つ又は２つを超えることを意味する。ここで用いられる同用語は別に、少なくとも第２の、又はそれより後順位であることを意味する。
【００３６】
ここで用いられる「連結された」という用語は、必ずしも直接的に、及び必ずしも機械的にではないが、接続されていることを意味する。
上記の詳細な説明は典型例であるため、「一実施形態」と述べられる場合、それは一つの典型的な実施形態である。したがって、この文脈における「一」という用語の用法は、一つの説明される特徴を有する実施形態が唯一のものであることを示すように意図されているのではない。むしろ、他の多数の実施形態が典型的な「一実施形態」で説明された特徴を有する場合があり、また多くの場合は実際に有する。したがって、上記で用いられたように、本発明が一実施形態の文脈で説明される場合、その一実施形態は本発明の多数の可能な実施形態の中の一つである。
【００３７】
詳細な説明における「一実施形態」という用語の用法に関する上記の注意書きにかかわらず、当業者は、仮に特定の数の請求項の要素が後続の請求項においても意図される場合、そのような意図はその請求項において明確に記載され、そのような記載がない場合はそのような限定は存在しないか、又は意図されていないことを理解するであろう。例えば、後続の請求項において、ある請求項の要素が「一つ」の特徴を有すると記載される場合、その要素はその説明された特徴の唯一つであると限定されるように意図されている。
【００３８】
更に、ここで用いられる「一つ」は、一つ又は一つを超えることを意味する。また、特許請求の範囲における「少なくとも一つ」及び「一つ以上」等の前置き句の用法は、たとえ同じ請求項が前置き句の「一つ以上」又は「少なくとも一つ」及び「一つ」等の不定冠詞を含んでいても、不定冠詞の「一つ」による別の請求項の要素の導入が、そのような要素を一つだけ含む発明に対して導入されたそのような請求項の要素を含むいずれかの特定の請求項を限定することを意味すると解釈されてはならない。定冠詞の用法にも同じことが当てはまる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態によるフィン型ＦＥＴデバイスプロセスの、一つの時点における断面図。
【図２】本発明の一実施形態によるフィン型ＦＥＴデバイスプロセスの、一つの時点における断面図。
【図３】本発明の一実施形態によるフィン型ＦＥＴデバイスプロセスの、一つの時点における断面図。
【図４】本発明の一実施形態によるフィン型ＦＥＴデバイスプロセスの、一つの時点における断面図。
【図５】本発明の一実施形態によるフィン型ＦＥＴデバイスプロセスの、一つの時点における断面図。
【図６】本発明の一実施形態によるフィン型ＦＥＴデバイスプロセスの、一つの時点における断面図。
【図７】本発明の一実施形態によるフィン型ＦＥＴデバイスプロセスの、一つの時点における断面図。
【図８】本発明の一実施形態によるフィン型ＦＥＴデバイスプロセスの、一つの時点における断面図。
【図９】本発明の一実施形態によるフィン型ＦＥＴデバイスの全体図。
【図１０】図９のフィン型ＦＥＴに沿った断面図。
【図１１】本発明の代替の実施形態によるフィン型ＦＥＴデバイスプロセスの、一つの時点における断面図。
【図１２】本発明の代替の実施形態によるフィン型ＦＥＴデバイスプロセスの、一つの時点における断面図。
【図１３】本発明の代替の実施形態によるフィン型ＦＥＴデバイスプロセスの、一つの時点における断面図。
【図１４】本発明の代替の実施形態によるフィン型ＦＥＴデバイスプロセスの、一つの時点における断面図。
【図１５】本発明の代替の実施形態によるフィン型ＦＥＴデバイスプロセスの、一つの時点における断面図。
【図１６】本発明の代替の実施形態によるフィン型ＦＥＴデバイスプロセスの、一つの時点における断面図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【国際調査報告】
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