(57)【要約】相変化メモリの素子及びその形成方法が提供される。メモリの素子は、第一の電極（１２）及び第一の電極上に相変化材料層（１８）を含むカルコゲニドを含んでいる。金属―カルコゲニド層（２０）は相変化材料層上にある。金属カルコゲニド層は、テルル化すずである。第二の電極（２４）は、金属カルコゲニド層の上にある。メモリ素子は、必要な電流が減少するよう構成される。【選択図】図１
2009503897.tif 000002
【特許請求の範囲】
【請求項１】
メモリ素子であって、
第一の電極と、
前記第一の電極上の相変化材料層を含むカルコゲニドと、
前記相変化材料層上の金属カルコゲニド層であって、前記金属カルコゲニド層は、テルル化すずを含むものと、
前記金属カルコゲニド層上の第二の電極と、
を含む、
ことを特徴とするメモリ素子。
【請求項２】
前記第一の電極上の絶縁層と、前記絶縁層内のビアとを更に含み、前記相変化材料層及び前記金属カルコゲニド層は前記ビア内にある、
ことを特徴とする請求項１に記載のメモリ素子。
【請求項３】
前記相変化材料層は前記第一の電極に隣接する前記ビアの端において、約１００Åに等しい、或いはそれ以下の厚さを有する、
ことを特徴とする請求項２に記載のメモリ素子。
【請求項４】
前記メモリ素子は、約２００μＡ或いはそれ以下の電流を使用して、第一の抵抗状態に設定されるよう構成される、
ことを特徴とする請求項１に記載のメモリ素子。
【請求項５】
前記メモリ素子は、約２８０μＡ或いはそれ以下の電流を使用して、第二の抵抗状態にリセットされるよう構成される、
ことを特徴とする請求項３に記載のメモリ素子。
【請求項６】
前記メモリ素子は、約１．４Ｖの電圧を使用して、前記第二の抵抗状態にリセットされるよう構成される、
ことを特徴とする請求項１に記載のメモリ素子。
【請求項７】
前記メモリ素子は、約１．１７Ｖの電圧を使用して、前記第一の抵抗状態に設定されるよう構成される、
ことを特徴とする請求項６に記載のメモリ素子。
【請求項８】
前記相変化材料層はテルル化ゲルマニウムを含む、
ことを特徴とする請求項１に記載のメモリ素子。
【請求項９】
前記相変化材料層は、約３００Åの厚さを有する、
ことを特徴とする請求項１に記載のメモリ素子。
【請求項１０】
前記金属カルコゲニド層は、約５００Åの厚さを有する、
ことを特徴とする請求項１に記載のメモリ素子。
【請求項１１】
前記第一及び第二の電極のうちの一方或いは両方は、タングステンを含む、
ことを特徴とする請求項１に記載のメモリ素子。
【請求項１２】
メモリアレイであって、
複数のメモリ素子を含み、少なくとも一つのメモリ素子は、
第一の電極と、
前記第一の電極上の相変化材料層を含むカルコゲニドと、
前記相変化材料層上の金属カルコゲニド層であって、前記金属カルコゲニド層は、テルル化すずを含むものと、
前記金属カルコゲニド層上の第二の電極と、
を含む、
ことを特徴とするメモリアレイ。
【請求項１３】
前記少なくとも一つのメモリ素子は、前記第一の電極上の絶縁層と、前記絶縁層内のビアとを更に含み、前記相変化材料層及び前記金属カルコゲニド層は前記ビア内にある、
ことを特徴とする請求項１２に記載のメモリアレイ。
【請求項１４】
前記相変化材料層は、前記第一の電極に隣接する前記ビアの端において、約１００Åに等しい、或いはそれ以下の厚さを有する、
ことを特徴とする請求項１３に記載のメモリアレイ。
【請求項１５】
前記メモリ素子は、約２００μＡ或いはそれ以下の電流を使用して、第一の抵抗状態に設定されるよう構成される、
ことを特徴とする請求項１２に記載のメモリアレイ。
【請求項１６】
前記メモリ素子は、約１．１７Ｖの電圧を使用して、前記第一の抵抗状態に設定されるよう構成される、
ことを特徴とする請求項１５に記載のメモリアレイ。
【請求項１７】
前記メモリ素子は、約２８０μＡ或いはそれ以下の電流を使用して、第二の抵抗状態にリセットされるよう構成される、
ことを特徴とする請求項１２に記載のメモリアレイ。
【請求項１８】
前記メモリ素子は、約１．４Ｖの電圧を使用して、前記第一の抵抗状態にリセットされるよう構成される、
ことを特徴とする請求項１７に記載のメモリアレイ。
【請求項１９】
前記相変化材料層は、約３００Åの厚さを有する、
ことを特徴とする請求項１２に記載のメモリアレイ。
【請求項２０】
前記相変化材料層はテルル化ゲルマニウムを含む、
ことを特徴とする請求項１２に記載のメモリアレイ。
【請求項２１】
前記金属カルコゲニド層は、約５００Åの厚さを有する、
ことを特徴とする請求項１２に記載のメモリアレイ。
【請求項２２】
前記第一及び第二の電極のうちの一方或いは両方は、タングステンを含む、
ことを特徴とする請求項１２に記載のメモリアレイ。
【請求項２３】
プロセッサシステムであって、
プロセッサと、
メモリ素子を含むメモリデバイスと、を含み、
前記メモリ素子は、
第一の電極と、
前記第一の電極上のテルル化ゲルマニウム層と、
前記テルル化ゲルマニウム層上のテルル化すず層と、
前記テルル化すず層上の第二の電極と
を含む、
ことを特徴とするシステム。
【請求項２４】
前記メモリ素子は、前記第一の電極上の絶縁層と、前記絶縁層内のビアとを更に含み、前記相変化材料層及び前記金属カルコゲニド層は前記ビア内にある、
ことを特徴とする請求項２３に記載のシステム。
【請求項２５】
前記相変化材料層は前記第一の電極に隣接する前記ビアの端において、約１００Åに等しい、或いはそれ以下の厚さを有する、
ことを特徴とする請求項２４に記載のシステム。
【請求項２６】
前記メモリ素子は、約２００μＡ或いはそれ以下の電流を使用して、第一の抵抗状態に設定されるよう構成される、
ことを特徴とする請求項２３に記載のシステム。
【請求項２７】
前記メモリ素子は、約１．１７Ｖの電圧を使用して、前記第一の抵抗状態に設定されるよう構成される、
ことを特徴とする請求項２６に記載のシステム。
【請求項２８】
前記メモリ素子は、約２８０μＡ或いはそれ以下の電流を使用して、第二の抵抗状態にリセットされるよう構成される、
ことを特徴とする請求項２３に記載のシステム。
【請求項２９】
前記メモリ素子は、約１．４Ｖの電圧を使用して、前記第二の抵抗状態にリセットされるよう構成される、
ことを特徴とする請求項２８に記載のシステム。
【請求項３０】
前記テルル化ゲルマニウム層は、約３００Åの厚さを有する、
ことを特徴とする請求項２３に記載のシステム。
【請求項３１】
前記テルル化すず層は、約５００Åの厚さを有する、
ことを特徴とする請求項２３に記載のシステム。
【請求項３２】
前記第一及び第二の電極のうちの一方或いは両方は、タングステンを含む、
ことを特徴とする請求項２３に記載のシステム。
【請求項３３】
メモリ素子を形成するための方法であって、前記方法は、
第一の電極を形成し、
前記第一の電極上に相変化材料層を含むカルコゲニドを形成し、
前記相変化材料層上に金属カルコゲニド層を形成し、形成された前記金属カルコゲニド層は、テルル化すずを含むものと、
前記金属カルコゲニド層上に第二の電極を形成すること、
を含む、
ことを特徴とする方法。
【請求項３４】
前記第一の電極上に絶縁層を形成し、前記絶縁層内にビアを形成することを更に含み、前記相変化材料層及び前記金属カルコゲニド層は前記ビア内に形成される、
動作を含むことを特徴とする請求項３３に記載の方法。
【請求項３５】
前記相変化材料層は前記第一の電極に隣接する前記ビアの端において、約１００Åに等しい、或いはそれ以下の厚さを有するように形成される、
ことを特徴とする請求項３４に記載の方法。
【請求項３６】
前記メモリ素子は、約２００μＡ或いはそれ以下の電流を使用して、第一の抵抗状態に設定されるよう形成される、
ことを特徴とする請求項３３に記載の方法。
【請求項３７】
前記メモリ素子は、約２８０μＡ或いはそれ以下の電流を使用して、第二の抵抗状態にリセットされるよう形成される、
ことを特徴とする請求項３６に記載の方法。
【請求項３８】
前記メモリ素子は、約１．４Ｖの電圧を使用して、前記第二の抵抗状態にリセットされるよう形成される、
ことを特徴とする請求項３３に記載の方法。
【請求項３９】
前記メモリ素子は、約１．１７Ｖの電圧を使用して、前記第一の抵抗状態に設定されるよう形成される、
ことを特徴とする請求項３８に記載の方法。
【請求項４０】
前記相変化材料層は、約３００Åの厚さを有するように形成される、
ことを特徴とする請求項３３に記載の方法。
【請求項４１】
前記相変化材料層はテルル化ゲルマニウムを含むように形成される、
ことを特徴とする請求項３３に記載の方法。
【請求項４２】
前記金属カルコゲニド層は、約５００Åの厚さを有するように形成される、
ことを特徴とする請求項３３に記載の方法。
【請求項４３】
前記第一及び第二の電極のうちの一方或いは両方は、タングステンを含むように形成される、
ことを特徴とする請求項３３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、特に、相変化メモリデバイス及びその形成方法に関する。
【背景技術】
【０００２】
不揮発性メモリは、電源なしでデータを保持する能力のため、集積回路の重要な要素または素子である。相変化材料は不揮発性メモリセルにおける利用のために研究されてきた。相変化メモリセルは、非結晶（すなわちアモルファス）相と結晶相の間を安定して遷移することが可能な、カルコゲン化合金のような、相変化材料を含んでいる。それぞれの相は、特定の抵抗状態を示し、その抵抗状態はメモリセルの論理値を識別する目安となる。特に、非結晶状態は相対的に高い抵抗を示し、結晶状態は相対的に低い抵抗を示す。
【０００３】
典型的な相変化セルは、第一及び第二の電極の間に相変化材料層を有する。一実施例として、相変化材料は、Ｇｅ2Ｓｂ2Ｔｅ5或いはＳｂＴｅＡｇのようなカルコゲン化合金である。Ｌａｎｋｈｏｒｓｔらによる、ＮＡＴＵＲＥ  ＭＡＴＥＲＩＡＬＳ、ｖｏｌ．４、ｐｐ．３４７−３５２（２００５年４月）にある、「将来のシリコンチップのための低コストナノスケール不揮発性メモリの基本概念」を参照されたい。
【０００４】
相変化材料の一部は、電極を介して印加される電流量に従って、特定の抵抗状態に設定される。非結晶状態を得るために、短期間の間に、相対的に高い書き込み電流パルス（リセットパルス）が相変化セルを介して、材料の一部を溶融させるために印加される。電流は除去され、セルはガラス遷移温度を下回るまで急速に冷却し、結果として、材料の一部は非結晶相を有することになる。結晶相を得るために、より低い電流書き込みパルス（セットパルス）が融点より低い温度に材料を熱するために、より長い期間、相変化セルに印加される。これによって、いったん電流が除去されてセル１０が急速に冷却されて維持される結晶相へ、材料の非結晶部分を再結晶させることになる。
【０００５】
求められている不揮発性メモリの特性は低い電力消費である。しかしながら、相変化メモリセルは、多くの場合、多大な動作電流を必要とする。したがって、電流必要性が減少するような相変化メモリセルを提供することが望ましい。
【発明の開示】
【０００６】
本発明に係る実施形態は、相変化メモリ素子（または装置、または構成要素：ｅｌｅｍｅｎｔ）及びその形成方法を提供する。メモリ素子は、第一の電極、及び第一の電極上に相変化材料層を含むカルコゲニドを含んでいる。金属―カルコゲニド層は相変化材料層上にある。金属カルコゲニド層は、テルル化すずを含む。第二の電極は、金属カルコゲニド層の上にある。メモリ素子は、電流消費が減少するよう構成される。
【発明を実施するための最良の形態】
【０００７】
以下の詳細な説明において、言及は本発明に係る種々の特定の実施形態に対してなされる。これらの実施形態は、当業者が本発明を実施するのに十分詳細に記述されている。本発明の範囲及び意図を逸脱することなく、他の実施形態が利用されてもよいこと、様々な構造的、論理的、電気的な変更がなされてもよいことを理解されたい。
【０００８】
以下の説明において使用される“基板”という語は、何らかの支持構造を含んでおり、露出された基板表面を有する半導体基板を含んでいるが、それに制限されるものではない。半導体基板は、シリコン、シリコンーオンーインシュレータ（ＳＯＩ）、シリコンーオ
ンーサファイア（ＳＯＳ）、不純物をドープされた、或いはされていない半導体、基礎半導体基板によって支持されたシリコンエピタキシャル層、及び他の半導体構造を含むものと理解されるべきである。以下の説明において、半導体基板或いはウェーハに対して言及がなされるとき、基礎半導体或いは基板中、或いは上に領域或いは接合を形成するために、前もって処理ステップが利用されてもよい。基板は、半導体を基礎とする必要はないが、金属、合金、ガラス、ポリマー、セラミック及び、本技術分野で知られている如何なる他の支持材料を含む、しかしながらそれに制限されるものではない、集積回路を支持するのに適切な如何なる支持構造であってもよい。
【０００９】
本発明は、これより、典型的な実施形態を示している図面に関して説明され、その図面を通して、同一の符号は類似した特性を示している。図１は、本発明に係り構成されるメモリ素子の典型的な実施形態を示している。図１に示されたデバイス１００は基板１０によって支持されている。基板上には、第一の絶縁層１１がある。第一の電極２１は第一の絶縁層１１及び基板１０上にある。第一の電極１２は、如何なる適切な導電性材料でもありうるが、示された実施形態においてはタングステン（Ｗ）である。
【００１０】
第二の絶縁層１４は、第一の電極１２上にある。ビア４２は第一の電極１２の一部を暴露するため絶縁層１４内にある。示された実施形態において、ビア４２は第一の電極の一部を介してのびている。第二の絶縁層１４は、窒化シリコン（Ｓｉ3Ｎ4）、低い誘電率を有する材料、絶縁性のガラス、絶縁性のポリマーや他の材料のような窒化物でありうる。
【００１１】
図１に示されるように、相変化材料の層１８、特にカルコゲニド材料層１８は、ビア４２内、及び第一の電極１２上に堆積する。示された実施形態において、層１８は、テルル化ゲルマニウム層である。層１８の他の典型的なカルコゲニド構造は、約７０％以下のＴｅ濃度を含んでいる。ゲルマニウム濃度は、望ましくは約１０％以上である。層１８は、更なる素子、例えばアンチモンをも含みうる。与えられる百分率は、素子の原子を総計して１００％となる、原子の百分率である。示された実施例において、テルル化ゲルマニウム層１８は、約３００Åの厚さであり、下に存在する第一の電極１２と電気的な接触状態にあるが、下にある第一の電極１２に隣接するビア４２の端４２ａにおいては約１００Åの厚さ以下である。テルル化ゲルマニウム層１８上及びビア４２内は、テルル化すず層２０である。示された実施形態において、層２０は、約５０％のすず及び約５０％のテルルであり、約５００Åの厚さである。
【００１２】
層２０はカルコゲニド材料層１８上に示されているが、層の方向は変化しうるということを理解されたい。例えば、カルコゲニド材料層１８は層２０上にあってもよい。
【００１３】
テルル化すず層２０上及びビア４２内は、第二の電極２４である。この第二の電極２４は如何なる適切な導電性材料でもありうるが、示された実施形態においてはタングステンである。
【００１４】
動作のために、パルス発生器３５が約１．４Ｖのリセットパルスを印加するために使用され、約２８０μＡ或いはそれ以下の電流が使用される。リセットパルスは少なくともテルル化ゲルマニウム層１８の一部を溶融させて、層１８を高抵抗、非結晶状態にさせる。約１．１７Ｖのセットパルス、及び約２００μＡ或いはそれ以下の電流が使用される。セットパルスは、少なくともテルル層１８の一部を結晶化させ、層１８を低抵抗状態にさせる。
【００１５】
図２Ａ−２Ｃは、本発明の典型的な実施形態に係るメモリ素子１００の形成を示すウェーハの断面図である。本明細書においては、前の動作の結果を論理的に必要としている場合を除いては、如何なる動作に対しても特定の順序は必要とされていない。したがって、
以下の動作は特定の順序で実施されているように記述されているが、その順序は単に典型的なものであって、所望の場合には変更されうる。単一のメモリ素子１００の形成が示されているが、メモリ素子１００は、ともに形成されうるメモリ素子のアレイにおける一つのメモリ素子でありうることを理解されたい。
【００１６】
図２Ａに示されるように、基板１０が最初に提供される。上述されたように、基板１０は半導体を基礎とする或いは、本技術分野で知られている支持構造として有用である他の材料でありうる。第一の絶縁層１１は、基板１０上に形成され、第一の電極１２は、絶縁層１１上に形成される。第二の絶縁層１４は第一の電極１２上に形成される。第一の絶縁層は、例えば二酸化シリコンでありうる。第二の絶縁層１４は、窒化シリコン、低誘電率を有する材料、或いは、本技術分野で知られている他の適切な絶縁体であり、また、本技術分野で知られる如何なる方法によって形成されてもよい。
【００１７】
図２Ｂに示されるように、ビア４２は、第一の電極１２の一部を暴露するため、第二の絶縁層１４内に、例えばフォトリソグラフィック、及びエッチング技術によって形成される。任意で、ビア４２は、部分的に第一の電極１２を介して伸びうる。
【００１８】
図２Ｃに示されるように、テルル化ゲルマニウム層１８は第一の電極１２及び第二の絶縁層１４上及びビア４２内に形成される。テルル化ゲルマニウム層１８の形成は如何なる適切な方法によって実現されてもよい。層１８は、約３００Åの厚さを有するように形成される。
【００１９】
テルル化すず層２０は、テルル化ゲルマニウム層１８上及びビア４２内に形成される。層２０は、例えば、物理気相成長、化学気相成長、共蒸着、スパッタリングや他の技術のような如何なる適切な方法によっても形成されうる。層１８は、約５００Åの厚さを有するように形成される。
【００２０】
導電性材料は、テルル化すず層２０上及びビア４２内に、第二の電極２４を形成するため、堆積する。第一の電極１２と類似して、第二の電極２４のための導電性材料は導電性電極に適切な如何なる材料、例えばタングステンでもよい。示された実施形態において、層１８、２０、２４はブランケット層として形成される。
【００２１】
例えば、本技術分野で知られているような、メモリ素子１００が一部をなす集積回路の他の回路（例えば論理回路、センス増幅器など）への接続の形成のような、更なる処理ステップが実施されうる。
【００２２】
図３は、本発明に係り構成される少なくとも一つのメモリ素子１００を含む、メモリアレイ３０１を利用する例えばメモリデバイスのような、メモリ回路３４８を含むプロセッサシステム３００を示している。例えばコンピュータシステムでありうるようなプロセッサシステム３００は、バス３５２を介して入力／出力（Ｉ／Ｏ）デバイス３４６と連通する、マイクロプロセッサ、デジタル信号プロセッサ或いは他のプログラム可能なデジタル論理デバイスのような、中央処理装置（ＣＰＵ）３４４を一般的に含む。メモリ回路３４８は、典型的にはメモリコントローラを介してバス３５２によってＣＰＵ３４４と連通する。
【００２３】
コンピュータシステムの場合には、プロセッサシステム３００は、これらもまたＣＰＵ３４４とバス３５２によって連通する、フロッピーディスクドライブ３５４及びコンパクトディスク（ＣＤ）ＲＯＭドライブ３５６のような周辺デバイスを含んでもよい。メモリ回路３４８は、望ましくは集積回路として構成されるが、本発明に係るメモリ素子１００を少なくとも一つ有するメモリアレイ３０１を含んでいる。所望の場合、メモリ回路３４
８は、プロセッサ、例えばＣＰＵ３４４と、単一の集積回路において連結されてもよい。
【００２４】
上述の説明及び図面は、本発明に係る特性及び利点を得るような、典型的な実施形態を説明するためのものにすぎない。特定の処理状態及び構造に対する変更及び置換が、本発明の範囲及び意図から逸脱することなくなされうる。したがって、本発明は上記の説明及び図面によって限定されることはなく、付随する請求項の範囲によってのみ限定される。
【図面の簡単な説明】
【００２５】
本発明に係る、上述の及び他の利点及び特性は、付随する図面に関して以下に提供される典型的な実施形態の詳細な説明からより明確になるであろう。
【図１】本発明の一実施例に係る相変化メモリ素子を示す。
【図２Ａ】処理の異なる段階における図１のメモリ素子の形成を示す。
【図２Ｂ】処理の異なる段階における図１のメモリ素子の形成を示す。
【図２Ｃ】処理の異なる段階における図１のメモリ素子の形成を示す。
【図３】本発明の典型的な実施形態に係るメモリ素子を含むシステムのブロック図である。
【図１】
2009503897.tif 000003
【図２Ａ】
2009503897.tif 000004
【図２Ｂ】
2009503897.tif 000005
【図２Ｃ】
2009503897.tif 000006
【図３】
2009503897.tif 000007
【手続補正書】
【提出日】平成20年3月28日(2008.3.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ素子であって、
第一の電極と、
前記第一の電極上の相変化材料層を含むカルコゲニドと、
前記相変化材料層上の金属カルコゲニド層であって、前記金属カルコゲニド層は、テルル化すずを含むものと、
前記金属カルコゲニド層上の第二の電極と、
を含む、
ことを特徴とするメモリ素子。
【請求項２】
前記第一の電極上の絶縁層と、前記絶縁層内のビアとを更に含み、前記相変化材料層及び前記金属カルコゲニド層は前記ビア内にある、
ことを特徴とする請求項１に記載のメモリ素子。
【請求項３】
前記相変化材料層は前記第一の電極に隣接する前記ビアの端において、約１００Åに等しい、或いはそれ以下の厚さを有する、
ことを特徴とする請求項２に記載のメモリ素子。
【請求項４】
前記メモリ素子は、約２００μＡ或いはそれ以下の電流を使用して、第一の抵抗状態に設定されるよう構成される、
ことを特徴とする請求項１に記載のメモリ素子。
【請求項５】
前記メモリ素子は、約２８０μＡ或いはそれ以下の電流を使用して、第二の抵抗状態にリセットされるよう構成される、
ことを特徴とする請求項３に記載のメモリ素子。
【請求項６】
前記メモリ素子は、約１．４Ｖの電圧を使用して、前記第二の抵抗状態にリセットされるよう構成される、
ことを特徴とする請求項１に記載のメモリ素子。
【請求項７】
前記メモリ素子は、約１．１７Ｖの電圧を使用して、前記第一の抵抗状態に設定されるよう構成される、
ことを特徴とする請求項６に記載のメモリ素子。
【請求項８】
前記相変化材料層はテルル化ゲルマニウムを含む、
ことを特徴とする請求項１に記載のメモリ素子。
【請求項９】
前記相変化材料層は、約３００Åの厚さを有する、
ことを特徴とする請求項１に記載のメモリ素子。
【請求項１０】
前記金属カルコゲニド層は、約５００Åの厚さを有する、
ことを特徴とする請求項１に記載のメモリ素子。
【請求項１１】
前記第一及び第二の電極のうちの一方或いは両方は、タングステンを含む、
ことを特徴とする請求項１に記載のメモリ素子。
【請求項１２】
請求項１から１１或いは２５のいずれか一項に係るメモリ素子を含む、
ことを特徴とするメモリアレイ。
【請求項１３】
プロセッサシステムであって、
プロセッサと、
請求項１から１１或いは２５のいずれか一項に係るメモリ素子を含むメモリデバイスと、
を含む、
ことを特徴とするシステム。
【請求項１４】
メモリ素子を形成するための方法であって、前記方法は、
第一の電極を形成し、
前記第一の電極上に相変化材料層を含むカルコゲニドを形成し、
前記相変化材料層上に金属カルコゲニド層を形成し、形成された前記金属カルコゲニド層は、テルル化すずを含むものと、
前記金属カルコゲニド層上に第二の電極を形成すること、
を含む、
ことを特徴とする方法。
【請求項１５】
前記第一の電極上に絶縁層を形成し、前記絶縁層内にビアを形成することを更に含み、前記相変化材料層及び前記金属カルコゲニド層は前記ビア内に形成される、
動作を含むことを特徴とする請求項１４に記載の方法。
【請求項１６】
前記相変化材料層は前記第一の電極に隣接する前記ビアの端において、約１００Åに等しい、或いはそれ以下の厚さを有するように形成される、
ことを特徴とする請求項１５に記載の方法。
【請求項１７】
前記メモリ素子は、約２００μＡ或いはそれ以下の電流を使用して、第一の抵抗状態に設定されるよう形成される、
ことを特徴とする請求項１４に記載の方法。
【請求項１８】
前記メモリ素子は、約２８０μＡ或いはそれ以下の電流を使用して、第二の抵抗状態にリセットされるよう形成される、
ことを特徴とする請求項１７に記載の方法。
【請求項１９】
前記メモリ素子は、約１．４Ｖの電圧を使用して、前記第二の抵抗状態にリセットされるよう形成される、
ことを特徴とする請求項１４に記載の方法。
【請求項２０】
前記メモリ素子は、約１．１７Ｖの電圧を使用して、前記第一の抵抗状態に設定されるよう形成される、
ことを特徴とする請求項１９に記載の方法。
【請求項２１】
前記相変化材料層は、約３００Åの厚さを有するように形成される、
ことを特徴とする請求項１４に記載の方法。
【請求項２２】
前記相変化材料層はテルル化ゲルマニウムを含むように形成される、
ことを特徴とする請求項１４に記載の方法。
【請求項２３】
前記金属カルコゲニド層は、約５００Åの厚さを有するように形成される、
ことを特徴とする請求項１４に記載の方法。
【請求項２４】
前記第一及び第二の電極のうちの一方或いは両方は、タングステンを含むように形成される、
ことを特徴とする請求項１４に記載の方法。
【請求項２５】
第一及び第二の電極と、
前記第一の電極と前記第二の電極との間のカルコゲニドを含む相変化材料と、
前記相変化材料と前記第二の電極との間のテルル化すず材料と、
を含む、
ことを特徴とするメモリ素子。
【国際調査報告】
2009503897.tif 000008
2009503897.tif 000009
2009503897.tif 000010
2009503897.tif 000011