(57)【要約】【課題】所望のドーパント密度プロファイルを達成することができ、アモルファス化される層の厚さが十分に限定され、または歪み緩和のレベルが十分に低く、あるいはこれらがともに達成されるイオン注入法を提供することにある。【解決手段】本発明は、イオン注入ステップをｉｎ  ｓｉｔｕまたはｅｘ  ｓｉｔｕ熱処理と組み合わせて、注入誘起性のアモルファス化（超薄シリコン・オン・インシュレータ層のＦＥＴのソース／ドレイン（Ｓ／Ｄ）領域の潜在的な問題）、および歪まされたＳ／Ｄ領域の注入誘起性の塑性緩和（その下の基板層と格子不整合の状態にある埋込みＳ／Ｄ領域によってチャネル歪みが誘起される歪みチャネルＦＥＴの潜在的な問題）をともに回避し、またはともに最小化し、あるいは一方を回避し、もう一方を最小化する方法を教示する。第１の実施形態では、イオン注入を高温で実行することによって、イオン注入がｉｎ  ｓｉｔｕ熱処理と組み合わされる。第２の実施形態では、熱注入を実行する能力を有する手段を必要としない「デバイデッド−ドーズ−アニール−イン−ビトウィーン」（ＤＤＡＢ）法において、イオン注入がｅｘ  ｓｉｔｕ熱処理と組み合わせられる。【選択図】図３
2009535850.tif 000002
【特許請求の範囲】
【請求項１】
半導体層にＦＥＴデバイスを製造する方法であって、
前記半導体層を高温に加熱するステップと、
前記高温において、前記ＦＥＴのソース／ドレイン（Ｓ／Ｄ）領域にイオン注入するステップと、
を含む方法。
【請求項２】
前記イオン注入にかけられる第１のソース／ドレイン領域、および前記イオン注入から保護される第２の基板領域とを画定するパターン形成されたマスキング層を、前記イオン注入の前に形成するステップと、
前記イオン注入の後に、前記パターン形成されたマスクを除去するステップと
をさらに含む、請求項１に記載の方法。
【請求項３】
前記半導体層が、バルク半導体、セミコンダクタ・オン・インシュレータ層、または前記半導体層の少なくとも一部分がバルクであり、前記半導体層の少なくとも一部分が絶縁体上に配置されているようなバルク層とセミコンダクタ・オン・インシュレータ層との組合せを含み、前記半導体層が、Ｓｉ、ＳｉＣ、Ｇｅ、ＧｅＣ、ＳｉＧｅおよびＳｉＧｅＣのうちの１つまたは複数を含み、これらの材料が層状に結合されており、これらの材料が、歪まされている、部分的に歪まされている、または歪まされていない、請求項１に記載の方法。
【請求項４】
前記半導体層が、厚さ３０ｎｍ未満のシリコン・オン・インシュレータ層を含む、請求項１に記載の方法。
【請求項５】
前記ＦＥＴが、半導体チャネル領域によって分離された半導体Ｓ／Ｄ領域を含み、前記Ｓ／Ｄ領域と前記チャネル領域とが異なる半導体材料を含み、前記Ｓ／Ｄ領域が、歪まされている、部分的に歪まされている、または歪まされていない、請求項１に記載の方法。
【請求項６】
前記半導体チャネル領域がＳｉを含み、前記Ｓ／Ｄ領域が、２５原子パーセント以上のＧｅ含量を有する歪まされたＳｉＧｅ合金を含む、請求項５に記載の方法。
【請求項７】
前記半導体チャネル領域がＳｉを含み、前記Ｓ／Ｄ領域が、０．５原子パーセント以上のＣ含量を有する歪まされたＳｉＣ合金を含む、請求項５に記載の方法。
【請求項８】
前記高温が、７０℃から９００℃の範囲の温度を含む、請求項１に記載の方法。
【請求項９】
前記イオン注入される種が、Ａｓ、Ｂ、Ｂｉ、ＢＦ２、Ｇｅ、ＰおよびＳｂのうちの１つまたは複数を含む、請求項１に記載の方法。
【請求項１０】
半導体層を含む基板を選択するステップと、
少なくとも２つの後続のイオン注入ステップにかけられる第１の半導体層領域と、前記少なくとも２つの後続のイオン注入ステップから保護される第２の半導体層領域とを画定するステップと、
前記第１の半導体層領域を第１のイオン注入にかける（しかし前記第２の半導体層領域はかけない）ステップと、
前記基板を第１のアニールにかけるステップと、
前記第１の半導体層領域を最後のイオン注入にかける（しかし前記第２の半導体層領域はかけない）ステップと、
前記基板を最後のアニールにかけるステップと
を含み、
前記最後のアニールの後に前記第１の半導体層領域に残される（歪みの減失または欠陥密度、あるいはその両方によって見積もられる）残留損傷が、前記第１のアニールなしで上記のプロセス・ステップが実行された場合に前記第１の半導体層領域に残される残留損傷よりも小さい、
デバイデッド−ドーズ−アニール−イン−ビトウィーン（ＤＤＡＢ）イオン注入法。
【請求項１１】
前記第１の半導体層領域を補足のイオン注入にかける（しかし前記第２の半導体層領域はかけない）ステップと、
前記基板を補足のアニールにかけるステップと
を含む、補足の注入ステップとアニール・ステップの１つまたは複数のサイクルをさらに含み、
前記サイクルが、前記第１のアニールの後、前記最後の注入の前に実行され、前記最後のアニールの後に前記第１の半導体層領域に残される（歪みの減失または欠陥密度、あるいはその両方によって見積もられる）残留損傷が、前記第１のアニール・ステップおよび前記補足のアニール・ステップなしで上記のプロセス・ステップが実行された場合に前記第１の半導体層領域に残される残留損傷よりも小さい、
請求項１０に記載の方法。
【請求項１２】
それぞれの注入ステップの前に、前記第１および第２の半導体層領域を画定するマスキング層が前記基板に付着され、それぞれのアニール・ステップの前に前記基板から除去される、請求項１０に記載の方法。
【請求項１３】
前記第１の注入ステップの前に、前記第１および第２の半導体層領域を画定するマスキング層が前記基板に付着され、前記最後の注入ステップの後まで前記基板から除去されない、請求項１０に記載の方法。
【請求項１４】
前記半導体層が、バルク半導体、セミコンダクタ・オン・インシュレータ層、または前記半導体層の少なくとも一部分がバルクであり、前記半導体層の少なくとも一部分が絶縁体上に配置されているようなバルク層とセミコンダクタ・オン・インシュレータ層との組合せを含み、前記半導体層が、Ｓｉ、ＳｉＣ、Ｇｅ、ＧｅＣ、ＳｉＧｅおよびＳｉＧｅＣのうちの１つまたは複数を含み、これらの材料が層状に結合されており、これらの材料が、歪まされている、部分的に歪まされている、または歪まされていない、請求項１０に記載の方法。
【請求項１５】
前記半導体層が、厚さ３０ｎｍ未満のシリコン・オン・インシュレータ層を含む、請求項１０に記載の方法。
【請求項１６】
前記ＦＥＴが、半導体チャネル領域によって分離された半導体Ｓ／Ｄ領域を含み、前記Ｓ／Ｄ領域と前記チャネル領域とが異なる半導体材料を含み、前記Ｓ／Ｄ領域が、歪まされている、部分的に歪まされている、または歪まされていない、請求項１０に記載の方法。
【請求項１７】
前記半導体チャネル領域がＳｉを含み、前記Ｓ／Ｄ領域が、２５原子パーセント以上のＧｅ含量を有する歪まされたＳｉＧｅ合金を含む、請求項１６に記載の方法。
【請求項１８】
前記半導体チャネル領域がＳｉを含み、前記Ｓ／Ｄ領域が、０．５原子パーセント以上のＣ含量を有する歪まされたＳｉＣ合金を含む、請求項１６に記載の方法。
【請求項１９】
それぞれのアニールが、１５０℃超、１３５０℃未満の温度で実行される、請求項１０に記載の方法。
【請求項２０】
前記イオン注入される種が、Ａｓ、Ｂ、Ｂｉ、ＢＦ２、Ｇｅ、ＰおよびＳｂのうちの１つまたは複数を含む、請求項１０に記載の方法。
【請求項２１】
半導体層を含む基板を選択するステップと、
少なくとも２つの後続のイオン注入ステップにかけられる第１の半導体層領域と、前記少なくとも２つの後続のイオン注入ステップから保護される第２の半導体層領域とを画定するステップと、
前記第１の半導体層領域を第１のイオン注入にかける（しかし前記第２の半導体層領域はかけない）ステップと、
前記基板を第１のアニールにかけるステップと、
前記第１の半導体層領域を最後のイオン注入にかける（しかし前記第２の半導体層領域はかけない）ステップと、
前記基板を最後のアニールにかけるステップと
を含み、さらに
前記第１の注入ステップの前に、前記第１および第２の半導体層領域を画定するマスキング層を前記基板に付着させ、前記最後の注入ステップの後まで前記マスキング層をその場に残すステップ
を含むデバイデッド−ドーズ−アニール−イン−ビトウィーン（ＤＤＡＢ）イオン注入法。
【請求項２２】
前記第１の半導体層領域を補足のイオン注入にかける（しかし前記第２の半導体層領域はかけない）ステップと、
前記基板を補足のアニールにかけるステップと
を含む、補足の注入ステップとアニール・ステップの１つまたは複数のサイクルをさらに含み、
前記サイクルが、前記第１のアニールの後、前記最後の注入の前に実行される、
請求項２１に記載の方法。
【請求項２３】
半導体層内のＦＥＴデバイスであって、前記半導体層が高温に維持されている間にイオン注入にかけられたソース／ドレイン領域を含むＦＥＴデバイス。
【請求項２４】
前記高温が７０℃から９００℃の範囲にある、請求項２３に記載のＦＥＴデバイス。
【請求項２５】
デバイデッド−ドーズ−アニール−イン−ビトウィーン（ＤＤＡＢ）イオン注入法にかけられたソース／ドレイン領域を含む半導体層内のＦＥＴデバイスであって、前記ＤＤＡＢイオン注入法が、
半導体層を含む基板を選択するステップと、
少なくとも２つの後続のイオン注入ステップにかけられる第１の半導体層領域と、前記少なくとも２つの後続のイオン注入ステップから保護される第２の半導体層領域とを画定するステップと、
前記第１の半導体層領域を第１のイオン注入にかける（しかし前記第２の半導体層領域はかけない）ステップと、
前記基板を第１のアニールにかけるステップと、
前記第１の半導体層領域を最後のイオン注入にかける（しかし前記第２の半導体層領域はかけない）ステップと、
前記基板を最後のアニールにかけるステップと
を含み、
前記最後のアニールの後に前記第１の半導体層領域に残される（歪みの減失または欠陥密度、あるいはその両方によって見積もられる）残留損傷が、前記第１のアニールなしで上記のプロセス・ステップが実行された場合に前記第１の半導体層領域に残される残留損傷よりも小さい
ＦＥＴデバイス。
【請求項２６】
前記ＤＤＡＢイオン注入法がさらに、
前記第１の半導体層領域を補足のイオン注入にかける（しかし前記第２の半導体層領域はかけない）ステップと、
前記基板を補足のアニールにかけるステップと
を含む、補足の注入ステップとアニール・ステップの１つまたは複数のサイクルを含み、
前記サイクルが、前記第１のアニールの後、前記最後の注入の前に実行され、前記最後のアニールの後に前記第１の半導体層領域に残される（歪みの減失または欠陥密度、あるいはその両方によって見積もられる）残留損傷が、前記第１のアニール・ステップおよび前記補足のアニール・ステップなしで上記のプロセス・ステップが実行された場合に前記第１の半導体層領域に残される残留損傷よりも小さい、
請求項２５に記載のＦＥＴデバイス。
【請求項２７】
前記半導体層が、バルク半導体、セミコンダクタ・オン・インシュレータ層、または前記半導体層の少なくとも一部分がバルクであり、前記半導体層の少なくとも一部分が絶縁体上に配置されているようなバルク層とセミコンダクタ・オン・インシュレータ層との組合せを含み、前記半導体層が、Ｓｉ、ＳｉＣ、Ｇｅ、ＧｅＣ、ＳｉＧｅおよびＳｉＧｅＣのうちの１つまたは複数を含み、これらの材料が層状に結合されており、これらの材料が、歪まされている、部分的に歪まされている、または歪まされていない、請求項２３に記載のＦＥＴデバイス。
【請求項２８】
前記半導体層が、厚さ３０ｎｍ未満のシリコン・オン・インシュレータ層を含む、請求項２３に記載のＦＥＴデバイス。
【請求項２９】
半導体チャネル領域によって分離された半導体Ｓ／Ｄ領域を含み、前記Ｓ／Ｄ領域と前記チャネル領域とが異なる半導体材料を含み、前記Ｓ／Ｄ領域が、歪まされている、部分的に歪まされている、または歪まされていない、請求項２３に記載のＦＥＴデバイス。
【請求項３０】
前記半導体チャネル領域がＳｉを含み、前記Ｓ／Ｄ領域が、２５原子パーセント以上のＧｅ含量を有する歪まされたＳｉＧｅ合金を含む、請求項２９に記載のＦＥＴデバイス。
【請求項３１】
前記半導体チャネル領域がＳｉを含み、前記Ｓ／Ｄ領域が、０．５原子パーセント以上のＣ含量を有する歪まされたＳｉＣ合金を含む、請求項２９に記載のＦＥＴデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、１つまたは複数のイオン注入ステップを使用して製造された電界効果トランジスタ（ＦＥＴ）を含む相補型金属酸化物半導体（ＣＭＯＳ）回路に関する。より具体的には、本発明は、これらのイオン注入ステップをｉｎ  ｓｉｔｕ（その場）またはｅｘ  ｓｉｔｕ熱処理と組み合わせて、注入誘起性の（ｉｍｐｌａｎｔ−ｉｎｄｕｃｅｄ）アモルファス化（ａｍｏｒｐｈｉｚａｔｉｏｎ）（超薄シリコン・オン・インシュレータ層のＦＥＴのソース／ドレイン領域の潜在的な問題）、および歪まされたソース／ドレイン領域の注入誘起性の塑性緩和（その下の基板層と格子不整合の状態にある埋込みソース／ドレイン領域によってチャネル歪みが誘起される歪みチャネルＦＥＴの潜在的な問題）をともに回避し、またはともに最小化し、あるいは一方を回避し、もう一方を最小化することができる方法に関する。
【背景技術】
【０００２】
歴史的に、半導体電界効果トランジスタ（ＦＥＴ）の性能向上の大部分は、デバイスの対応する寸法を縮小することによって達成された。デバイスがその物理的な縮小限界に近づくにつれて、この傾向を維持することがますます難しくなっている。その結果、先進のＦＥＴおよびそれらを含む相補型金属酸化物半導体（ＣＭＯＳ）回路は、歪み工学（ｓｔｒａｉｎ  ｅｎｇｉｎｅｅｒｉｎｇ）および特別なシリコン・オン・インシュレータ基板にますます依存して、所望の回路性能を達成している。しかしながら、これらの強化手段に依存するＦＥＴを製造する際に使用されるイオン注入ステップには、特有の２つの課題がある。
【０００３】
第１の課題は、一般に６から３０ｎｍの厚さを有する超薄シリコン・オン・インシュレータ（ＵＴＳＯＩ）基板に製造されたＣＭＯＳのソース／ドレイン（Ｓ／Ｄ）注入に関する。ＳＯＩ層全体をアモルファス化することなく所望の濃度のドーパント種をＳ／Ｄ層に注入することは難しい。アモルファス化されたＳ／Ｄ層の下にシードまたはテンプレートの働きをする結晶性のＳｉが残っていない場合、Ｓ／Ｄの再結晶化は非常に欠陥の多いものとなる（したがって高性能デバイスには適さない）。スルーＳＯＩ厚（through-SOI-thickness）アモルファス化は、Ａｓ＋などの重イオンおよび上記厚さ範囲の下限に近いＵＴＳＯＩ層に特に関係する。この問題を図１に示す。これらの図では、望ましい結果を有するＵＴＳＯＩ  ＦＥＴのＳ／Ｄ注入およびアニール・プロセスの基本ステップが図１の（Ａ）〜（Ｃ）に示されており、望ましくない結果を有するＳ／Ｄ注入およびアニール・プロセスの基本ステップが図１の（Ｄ）〜（Ｆ）に示されている。
【０００４】
図１の（Ａ）は、処理の初期の段階のＵＴＳＯＩ  ＦＥＴ１０を示す。ＵＴＳＯＩ  ＦＥＴ１０は、ベース基板４０上の埋込み酸化物（ｂｕｒｉｅｄ  ｏｘｉｄｅ：ｂｏｘ）層３０上に配置された単結晶ＵＴＳＯＩ層２０、およびＵＴＳＯＩ  Ｓ／Ｄ層８０を分離するＵＴＳＯＩチャネル領域７０を覆うゲート誘電体６０上に配置された導電性ゲート５０を含む。図１の（Ｂ）は、アモルファス化されたＳ／Ｄ層１００を形成するためにイオン注入９０によってＳ／Ｄ層８０がアモルファス化された後の図１の（Ａ）の構造を示す。アモルファス化されたＳ／Ｄ層の下には残留結晶領域８０’が残っており、この領域は、アモルファス化されたＳ／Ｄ層が、後続の活性化アニール中に固相エピタキシ（ＳＰＥ）によって再結晶化して、図１の（Ｃ）に示すような単結晶Ｓ／Ｄ層８０”を形成するためのテンプレートとなる。
【０００５】
図１の（Ｄ）〜（Ｆ）は、わずかに薄い図１の（Ｄ）のＵＴＳＯＩ層１２０に同じ注入９０が実施されたときに起こることを示す。この場合、イオン注入９０は、図１の（Ｅ）に示すように、ｂｏｘ層３０まで完全に延びるアモルファス化されたＳ／Ｄ層１３０を形成する。単結晶Ｓｉテンプレートがないため、後続の活性化アニール中に起こるアモルファス化されたこれらのＳ／Ｄ層の再結晶化はしたがって、図１の（Ｆ）に示すように、多結晶Ｓ／Ｄ層１４０を形成する。ドープされた多結晶Ｓｉは、同じドーパント密度を有する結晶性Ｓｉよりもはるかに高い抵抗を有するため、このことは望ましくない。
【０００６】
第２の課題は、歪み工学に依存したＦＥＴに関する。これらのＦＥＴでは、電荷キャリアの移動度の増大、したがって（所与のドレイン電位における）デバイスのオン電流の増大を生み出すため、トランジスタのチャネル領域が歪まされている。チャネル歪みを誘起させるために現在使用されている１つ方法は、２００３年９月１６日に発行された「Semiconductor Transistor Having a Stressed Channel」という名称の米国特許第６６２１１３１号に記載されている、デバイスのチャネル領域に隣接した凹んだ領域に、圧縮歪みを有するＳｉＧｅ層を成長させる方法である。このＳｉＧｅ層は次いでデバイスのＳ／Ｄとして機能し、チャネルに一軸歪みを与える。チャネルの歪みの量は、ＳｉＧｅ層によって加えられる応力に比例し、この応力は一般に、ＳｉＧｅのＧｅ含量とともに増大すると考えられる。チャネル歪みの増大はデバイス性能の向上と相関するため、高Ｇｅ含量のＳｉＧｅストレッサ（ｓｔｒｅｓｓｏｒ）に大きな関心が寄せられている。
【０００７】
歪まされた単結晶領域をチャネルに対するストレッサとして使用する際の主な課題の１つは、歪まされた領域の成長中および後続の処理中に歪みを緩和する転位（歪み緩和転位）が形成されないようにすることである。Ｓ／Ｄ領域にドープし、Ｓ／Ｄ領域を電気的に活性化させるために使用されるイオン注入ステップは、図２の（Ａ）〜（Ｅ）に示すように、ＳｉＧｅ  Ｓ／Ｄ領域の歪みの緩和を促進することが分かっている。図２の（Ａ）〜（Ｅ）は、その処理に少なくとも１つのイオン注入ステップが必要な埋込みＳｉＧｅ  Ｓ／Ｄ領域によって誘起されたチャネル歪みを有するＦＥＴを製造する諸ステップの断面図を示す。
【０００８】
図２の（Ａ）は、処理の初期の段階のＳＯＩ  ＦＥＴ２００を示す。ＳＯＩ  ＦＥＴ２００は、ベース基板２３０上の埋込み酸化物（ｂｏｘ）層２２０上に配置された単結晶ＳＯＩ層２１０、およびＳＯＩ  Ｓ／Ｄ領域２７０を分離するＳＯＩチャネル領域２６０を覆うゲート誘電体２５０上に配置された導電性ゲート２４０を含む。図２の（Ｂ）は、空洞２８０を形成するためにＳ／Ｄ領域２７０がエッチングされた後の図１の（Ａ）の構造を示す。空洞（キャビティ）２８０は次いで、エピタキシャル成長させたＳｉＧｅストレッサＳ／Ｄ領域２９０によって置き換えられ、ＳｉＧｅストレッサＳ／Ｄ領域２９０は、図２の（Ｃ）の矢印３００によって示されているようにチャネル領域に力を加える。アモルファス化を引き起こさない注入３１０によるＳｉＧｅ領域２９０への注入は、図２の（Ｄ）に示すように多数の欠陥３２０を生み出す。これらの欠陥は、後続の活性化アニール中に図２の（Ｅ）に示すように形成される歪み緩和転位３３０の核生成部位の働きをする。図２の（Ｅ）の短い矢印３４０は、図２の（Ｃ）長い矢印３００に比べて、チャネル領域２６０に加わるＳ／Ｄ領域の力が小さいことを示す。
【０００９】
ある注入条件（具体的にはＡｓ＋などの重イオンを含む注入条件）が、「活性化アニール」と呼ばれる定められた熱処理ステップの後に、歪みを不可逆的にかなり低減させることがある。歪みを緩和する推進力は歪みとともに増大するため、高Ｇｅ含量のＳｉＧｅ合金は特に、望ましくない緩和を被りやすい。Ｓ／Ｄの塑性緩和を最小化し、できるだけ多くの歪みを保存するＳ／Ｄイオン注入および活性化法は非常に望ましいと考えられる。
【００１０】
加熱注入が、バルク半導体のイオン注入損傷を低減させるのに有効であることはかなり前から知られている。基板の所与の半導体領域をアモルファス化するのに必要な注入イオンのしきいドーズ量は、基板温度とともに増大する。これは、結晶物質からアモルファス物質への遷移が、注入されたイオンによって損傷および無秩序が生成される温度から独立した速度と、注入損傷が自発的に修復されうる温度に依存した速度との間のせめぎ合いによって決定されるためである。例えば、F.F. Morehead et al., J. Appl. Phys. 43 1112  （1972）に記載されているように、１００方位の単結晶Ｓｉに低電流密度で注入された２００ｋｅＶのＢによるアモルファス化に必要なしきいドーズ量は、Ｓｉ基板温度を２００Ｋから３００Ｋに上昇させると４０倍に増大する。これらの効果および同様の効果はバルクＳｉおよびIII−Ｖに対してはよく知られているが、熱注入のこれらの利点を、本発明が取り組む新たな課題を解決するために利用すること、すなわち、（ｉ）ＵＴＳＯＩ  ＣＭＯＳのソース／ドレインの注入誘起性のアモルファス化、および（ii）歪まされたソース／ドレイン領域を有するＦＥＴの注入誘起性の塑性緩和をともに低減し、またはともに排除し、あるいは一方を低減し、もう一方を排除するために利用することはこれまで行われていない。
【特許文献１】米国特許第６６２１１３１号
【非特許文献１】F.F. Morehead et al., J. Appl.Phys. 43 1112 (1972)
【発明の開示】
【発明が解決しようとする課題】
【００１１】
したがって、本発明の目的は、所望のドーパント密度プロファイルを達成することができるイオン注入法であって、アモルファス化される層の厚さが十分に限定され、または歪み緩和のレベルが十分に低く、あるいはこれらがともに達成されるイオン注入法を提供することにある。
【００１２】
本発明の他の目的は、やはりアモルファス化される層の厚さが十分に限定され、または歪み緩和のレベルが十分に低く、あるいはこれらがともに達成される上記のイオン注入法の代替法であって、既存の手段を用いてより容易に実現することができる方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、イオン注入誘起性のアモルファス化およびイオン注入誘起性の塑性緩和を回避しまたは低減させる方法として、イオン注入を、ｉｎ  ｓｉｔｕまたはｅｘ  ｓｉｔｕ熱処理と組み合わせて使用することを教示する。
【００１４】
本発明の第１の実施形態では、イオン注入がｉｎ  ｓｉｔｕ熱処理と組み合わされる。すなわち、望ましくないアモルファス化または歪み緩和を引き起こす潜在性を有する注入が、室温よりも高い温度で実行される。具体的には本発明は、
・半導体層が高温に維持されている間に、ＦＥＴのソース／ドレイン領域へのイオン注入の少なくとも一部が実行される、バルク半導体またはセミコンダクタ・オン・インシュレータ（semiconductor-on-insulator）層内でのＦＥＴデバイスの製造、
・半導体層が高温に維持されている間に、ＦＥＴのソース／ドレイン領域の他に少なくともいくつかの構造体への注入が実行される、バルク半導体またはセミコンダクタ・オン・インシュレータ層内でのＦＥＴデバイスの製造、および
・半導体層が高温に維持されている間に、歪まされたソース／ドレイン領域への注入の少なくとも一部が実行される、バルク半導体またはセミコンダクタ・オン・インシュレータ層内での、歪まされたソース／ドレイン領域を含むＦＥＴデバイスの製造
を記述する。
【００１５】
本発明のｉｎ  ｓｉｔｕ熱処理の高温は、一般に７０から９００℃、好ましくは１５０から５５０℃、最も好ましくは２００から３５０℃の範囲となる。便宜上、高温でのイオン注入を「熱注入」または「加熱注入」と記述することがある。
【００１６】
本発明の第２の実施形態では、熱注入を実行する能力を有する手段を必要としない「デバイデッド−ドーズ−アニール−イン−ビトウィーン（divided-dose-anneal-in-between）」（ＤＤＡＢ）法において、イオン注入がｅｘ  ｓｉｔｕ熱処理と組み合わされる。この実施形態では、所望の全ドーズ量がより小さなサブドーズ量に分割され、これらのサブドーズ量はそれぞれ、Ｓ／Ｄ領域の厚さ全体をアモルファス化するしきいドーズ量（ＵＴＳＯＩの場合）、またはかなりの歪み緩和を生み出すしきいドーズ量（歪まされたＳ／Ｄ領域の場合）よりも小さい。それぞれの注入の後に実行されるアニールは、アモルファス化された領域を固相エピタキシによって再結晶化させ、または、損傷の蓄積を無視できるレベルまで低減させ、あるいはその両方を達成する。
【００１７】
本発明の他の態様は、加熱注入またはＤＤＡＢ注入法、あるいはその両方によって製造されたＦＥＴおよびＣＭＯＳ回路を提供する。
【００１８】
本発明のこれら特徴、目的および利点、ならびにその他の特徴、目的および利点は、本発明の以下の詳細な説明を図面を参照して読み、検討することによって明白となろう。
【発明を実施するための最良の形態】
【００１９】
次に図面を参照する。図３の（Ａ）〜（Ｅ）は、本発明の方法に従ってイオン注入中に加熱することができるいくつかの構造の断面を示す。図３の（Ａ）は、バルク半導体３９０内の部分的に完成したＦＥＴ３８０に加えられているイオン注入３７０を示し、部分的に完成したＦＥＴ３８０は、Ｓ／Ｄ領域４３０を分離するチャネル領域４２０を覆うゲート誘電体４１０上に導電性ゲート４００を含む。図３の（Ｂ）は、ベース基板４８０上のｂｏｘ層４７０上のセミコンダクタ・オン・インシュレータ層４６０内の部分的に完成したＦＥＴ４５０に加えられているイオン注入３７０を示し、部分的に完成したＦＥＴ４５０は、Ｓ／Ｄ領域５２０を分離するチャネル領域５１０を覆うゲート誘電体５００上に導電性ゲート４９０を含む。イオン注入３７０の条件は一般に、Ｓ／Ｄ領域４３０および５２０の少なくとも一部にイオンが注入され、その一方で、ゲート４００および４９０が、チャネル領域４２０および５１０への注入を防ぐように選択されると考えられる。
【００２０】
図３の（Ｃ）は、ベース基板５９０上のｂｏｘ層５８０上にセミコンダクタ・オン・インシュレータ層５７０を含むセミコンダクタ・オン・インシュレータ基板５６０に加えられているイオン注入５５０を示す。この場合には、イオン注入５５０の条件を、被注入種のピーク濃度が、ｂｏｘ層５８０の上のセミコンダクタ・オン・インシュレータ層５７０ではなく、ｂｏｘ層５８０の下のベース基板５９０に現れるように選択することができる。このような注入条件は、ｂｏｘの直下の半導体がバック・ゲートとして機能するある種のバック・ゲート・デバイスを製造するのに有効であることがある。図３の（Ｃ）はしたがって、バルク半導体層またはセミコンダクタ・オン・インシュレータ層にＦＥＴデバイスを製造する際に、７０℃から９００℃の範囲の加熱注入を使用して、ＦＥＴのソース／ドレイン領域に加えて少なくともいくつかの構造体にイオンが注入されるようにすることができる方法の一例を示す。これができるのは、加熱注入を用いると、セミコンダクタ・オン・インシュレータ５７０をアモルファス化する危険を冒すことなくことなくベース基板５９０に高濃度のドーパントを注入することが可能になるためである。
【００２１】
図３の（Ｄ）は、バルク半導体６２０内の部分的に完成したＦＥＴ６１０に加えられているイオン注入６００を示し、部分的に完成したＦＥＴ６１０は、半導体Ｓ／Ｄ領域６６０を分離するチャネル領域６５０を覆うゲート誘電体６４０上に導電性ゲート６３０を含む。半導体Ｓ／Ｄ領域６６０は歪まされており、チャネル領域６５０とは異なる材料から形成される。イオン注入６００の条件は、Ｓ／Ｄ領域６６０を薄くドープするが、アモルファス化は起こらないように選択することができる。例えば、チャネル領域６５０がＳｉを含み、Ｓ／Ｄ領域６６０が歪まされたＳｉＧｅを含むことができる。チャネル領域６５０に対するＳ／Ｄ領域６６０の力が矢印６７０によって示されている。図３の（Ｅ）は、図３の（Ｄ）に類似のセミコンダクタ・オン・インシュレータを示す。この場合にはイオン注入６００が、ベース基板７３０上のｂｏｘ層７２０上のセミコンダクタ・オン・インシュレータ層７１０内の部分的に完成したＦＥＴ７００に加えられており、部分的に完成したＦＥＴ７００は、歪まされた半導体Ｓ／Ｄ領域７７０を分離するセミコンダクタ・オン・インシュレータ・チャネル領域７６０を覆うゲート誘電体７５０上に導電性ゲート７４０を含み、矢印７８０は、Ｓ／Ｄ領域７７０によってチャネル領域７６０に加えられた応力を示す。
【００２２】
これらの熱注入プロセスにおいてパターン形成されたマスキング層を使用することができる。理想的には、最終デバイス中には残らないパターン形成されたマスキング層（すなわち使い捨ての（ｄｉｓｐｏｓａｂｌｅ）マスキング層）が、熱注入ステップの前に形成され、熱注入ステップの後に除去される。これらのパターン形成されたマスキング層は一般に、熱注入にかけられる第１のソース／ドレイン（または他の）領域、および熱注入から保護される第２のソース／ドレイン（または他の）領域を画定するであろう。これらの使い捨てのマスキング層は、パターン形成しやすく、熱に安定で、その下の基板を傷つけることなく容易に除去できることが好ましい。これらの要件を満たすマスク材料の一例が、約１５原子％未満の水素含量を有する無定形炭素である。この材料は熱に安定であり、その下の酸化物層、窒化物層またはシリコン基板層、あるいはこれらの層の組合せを傷つけることなく、酸素ベースのプラズマ・エッチングによってパターン形成（および除去）することができる。酸化物層および窒化物層も熱に安定であり、おそらくは、無定形炭素よりも容易にパターン形成されるが、このような材料は、基板に対して選択的に除去することがより難しい。無定形炭素のベース層上に１つまたは複数の上部酸化物または窒化物層あるいはその両方を含む多層マスクが、パターン形成の容易さと選択的除去の容易さとの間の最適な妥協策となることもある。
【００２３】
本発明の第２の実施形態では、「デバイデッド−ドーズ−アニール−イン−ビトウィーン」（ＤＤＡＢ）法において、イオン注入がｅｘ  ｓｉｔｕ熱処理と組み合わされる。この実施形態では、所望の全ドーズ量がより小さなサブドーズ量に分割され、これらのサブドーズ量はそれぞれ、Ｓ／Ｄ領域の厚さ全体をアモルファス化するしきいドーズ量（ＵＴＳＯＩの場合）、またはかなりの歪み緩和を生み出すしきいドーズ量（歪まされたＳ／Ｄ領域の場合）よりも小さい。それぞれの注入の後に実行されるアニールは、蓄積した損傷が回復不能なレベルに達する前に、Ｓ／Ｄ領域を、注入前の結晶化度のレベルまたは歪みレベルまで回復させ、あるいは注入前の結晶化度のレベルおよび歪みレベルまで回復させる。注入条件（種、エネルギー、ドーズ量、イオン入射角、基板温度など）に応じて、注入されるＳ／Ｄ領域の厚さの一部だけをアモルファス化させ、または被注入Ｓ／Ｄ領域を全くアモルファス化させないことができる。アモルファス層を生成する高ドーズ量注入に関しては、注入間アニールが、固相エピタキシによって初期の結晶化度を回復させ、アモルファス化を引き起こさない低ドーズ量注入に関しては、注入間アニールが、歪み緩和転位の初期の核生成部位を、それらが完全に発達する前に除去する。
【００２４】
基本のＤＤＡＢイオン注入法は、
・半導体層を含む基板を選択するステップと、
・少なくとも２つの後続のイオン注入ステップにかけられる第１の半導体層領域と、前記少なくとも２つの後続のイオン注入ステップから保護される第２の半導体層領域とを画定するステップと、
・第１の半導体層領域を第１のイオン注入にかける（しかし第２の半導体層領域はかけない）ステップと、
・基板を第１のアニールにかけるステップと、
・第１の半導体層領域を最後のイオン注入にかける（しかし第２の半導体層領域はかけない）ステップと、
・基板を最後のアニールにかけるステップと
を含み、
最後のアニールの後に第１の半導体層領域に残される（歪みの減失または欠陥密度、あるいはその両方によって見積もられる）残留損傷は、第１のアニールなしで上記のプロセス・ステップが実行された場合に第１の半導体層領域に残される残留損傷よりも小さい。
【００２５】
一般に、このＤＤＡＢ法はさらに、
・それぞれの注入ステップの前に、第１および第２の半導体層領域を画定するマスキング層を基板に付着させ、それぞれのアニール・ステップの前にマスキング層を基板から除去するステップ、または
・第１の注入ステップの前に、第１および第２の半導体層領域を画定するマスキング層を基板に付着させ、最後の注入ステップの後までマスキング層を基板から除去しないステップ
を含むであろう。
【００２６】
このＤＤＡＢ法は、注入されている半導体層領域に対する損傷を十分に小さくして所望のドーパント・ドーズ量およびプロファイルを達成するために、任意の数の注入およびアニール・ステップを含むことができる。３つ以上の注入ステップに関して、上記の基本ＤＤＡＢ法はさらに、
・第１の半導体層領域を補足のイオン注入にかける（しかし第２の半導体層領域はかけない）ステップと、
・基板を補足のアニールにかけるステップと
を含む、補足の注入ステップとアニール・ステップの１つまたは複数のサイクルをさらに含み、
これらのサイクルは、第１のアニールの後、最後の注入の前に実行され、最後のアニールの後に第１の半導体層領域に残される（歪みの減失または欠陥密度、あるいはその両方によって見積もられる）残留損傷は、第１のアニール・ステップおよび補足のアニール・ステップなしで上記のプロセス・ステップが実行された場合に第１の半導体層領域に残される残留損傷よりも小さいであろう。
【００２７】
半導体層の損傷の最終的なレベルを問わなければ、このＤＤＡＢイオン注入法はさらに、上記のステップ、すなわち
・半導体層を含む基板を選択するステップ、
・少なくとも２つの後続のイオン注入ステップにかけられる第１の半導体層領域と、前記少なくとも２つの後続のイオン注入ステップから保護される第２の半導体層領域とを画定するステップ、
・第１の半導体層領域を第１のイオン注入にかける（しかし第２の半導体層領域はかけない）ステップ、
・基板を第１のアニールにかけるステップ、
・第１の半導体層領域を最後のイオン注入にかける（しかし第２の半導体層領域はかけない）ステップ、および
・基板を最後のアニールにかけるステップ、
ならびに、これらに組み合わされる
・第１の注入ステップの前に、第１および第２の半導体層領域を画定するマスキング層を基板に付着させ、最後の注入ステップの後までマスキング層をその場に残すステップ
に従って実現することができる。
【００２８】
ＤＤＡＢ法のこの実施形態は、
・第１の半導体層領域を補足のイオン注入にかける（しかし第２の半導体層領域はかけない）ステップと、
・基板を補足のアニールにかけるステップと
を含む、補足の注入ステップとアニール・ステップの１つまたは複数のサイクルをさらに含むことができ、
これらのサイクルは、第１のアニールの後、最後の注入の前に実行される。
【００２９】
ＤＤＡＢ法で使用されるマスクに適した材料は、熱注入に関して上で記載した材料と同様の材料である。さらに、２３０℃以下の注入間アニール温度は、多くのパターン形成されたフォトレジスト層と両立すると予想される。より高い温度が必要な場合（予想されることである）には、それぞれのアニール・ステップの前にレジストを剥離し、それぞれの注入ステップの前にレジストを再び付着させてもよい。
【００３０】
図４は、ＣＭＯＳ回路のＵＴＳＯＩ  ＦＥＴの製造に使用されるＤＤＡＢ法の諸ステップを示す。図４の（Ａ）は、ベース基板８４０上に配置されたｂｏｘ層８３０上に配置されたＵＴＳＯＩ層８２０内の部分的に完成したＦＥＴ８００および８１０を示す。部分的に完成したＦＥＴ８００および８１０の一方をｎチャネルＦＥＴ（ｎＦＥＴ）とし、ＦＥＴ８００および８１０のもう一方をｐチャネルＦＥＴ（ｐＦＥＴ）とすることができる。ＦＥＴ８００および８１０は、Ｓ／Ｄ領域８７０と８７２とを分離するチャネル領域８８０および８８２上に配置されたゲート８５０および８５２ならびにゲート誘電体８６０および８６２を含む。ＦＥＴ８００と８１０は、浅いトレンチ分離領域８９０によって分離されている。図４の（Ｂ）は、１つまたは複数の後続のイオン注入からＦＥＴ８１０を保護するためにパターン形成されたマスキング層９００を付着させた後の図４の（Ａ）の構造を示す。図４の（Ｃ）は、ｂｏｘ層８３０まで完全には延びないアモルファス化されたＳ／Ｄ領域９２０を形成するためにＦＥＴ８００のＳ／Ｄ領域８７０の上部をアモルファス化する第１のイオン注入９１０にかけられている図４の（Ｂ）の構造を示す。図４の（Ｃ）の構造は次いでアニールされ、このアニールにより、アモルファス化されたＳ／Ｄ領域９２０は固相エピタキシによって再結晶化し、図４の（Ｄ）に示すような再結晶化されたＳ／Ｄ領域９３０を形成する。パターン形成されたマスキング層９００は、アニールの間、その場に残しておいてもよく、またはアニールの前に除去し、アニール後に再び付着させてもよい。図４の（Ｅ）は、最後のイオン注入９４０にかけられている図４の（Ｄ）の構造を示し、最後のイオン注入９４０は、第１のイオン注入９１０と同じでもよく、または異なっていてもよい。一般に、イオン注入９４０は、イオン注入９１０と同じか、または非常によく似ていると考えられ、注入９１０と注入９４０のドーズ量の和は、所望の全注入ドーズ量に等しい。イオン注入９４０は、ｂｏｘ層８３０まで完全には延びないアモルファス化されたＳ／Ｄ領域９２０’を形成するため、ＦＥＴ８００のＳ／Ｄ領域８７０の上部を再びアモルファス化する。図４の（Ｅ）の構造は次いでアニールされ、このアニールによって、アモルファス化されたＳ／Ｄ領域９２０’は固相エピタキシによって再結晶化し、再結晶化されたＳ／Ｄ領域９３０’を形成する。この再結晶化アニールに活性化アニールを含めてもよく、または活性化アニールは別個に実行してもよい。パターン形成されたマスキング層９００は、これらの最後のアニール・ステップの前または後に除去されて、図４の（Ｇ）の構造を生成する。
【００３１】
図５は、埋込みＳ／Ｄ領域によって誘起されたチャネル歪みを有するＣＭＯＳ回路の歪み工学ＦＥＴの製造に使用されるＤＤＡＢ法の諸ステップを示す。図５の（Ａ）は、ベース基板１０４０上に配置されたｂｏｘ層１０３０上に配置された半導体層１０２０内の部分的に完成したＦＥＴ１０００および１０１０を示す。部分的に完成したＦＥＴ１０００および１０１０の一方をｎＦＥＴとし、ＦＥＴ１０００および１０１０のもう一方をｐＦＥＴとすることができる。ＦＥＴ１０００および１０１０は、Ｓ／Ｄ領域１０７０と１０７２とを分離するチャネル領域１０８０および１０８２上に配置されたゲート１０５０および１０５２ならびにゲート誘電体１０６０および１０６２を含む。ＦＥＴ１０００と１０１０は、浅いトレンチ分離領域１０９０によって分離されている。図５の（Ｂ）は、図２の（Ａ）〜（Ｃ）に示された従来技術の方法に従ってＦＥＴ１０００のＳ／Ｄ領域１０２０が埋込みＳ／Ｄ領域１１００によって置き換えられた後の図５の（Ａ）の構造を示す。埋込みＳ／Ｄ領域１１００は歪まされており、チャネル領域１０８０に応力を加える。図５の（Ｃ）は、１つまたは複数の後続のイオン注入からＦＥＴ１０１０を保護するためにパターン形成されたマスキング層１１１０を付着させた後の図５の（Ｂ）の構造を示す。図５の（Ｄ）は、円１１４０によって示された多くの小さな欠陥を含む軽度に損傷したＳ／Ｄ領域１１３０を形成するために、アモルファス化を引き起こさない第１のイオン注入１１２０にかけられている図５の（Ｃ）の構造を示す。欠陥１１４０は、積層欠陥または他の歪み緩和転位の核を生成するには小さすぎるか、または他の理由でそうするには不十分な損傷領域を表すと考えられる。図５の（Ｄ）の構造は次いでアニールされて、図５の（Ｅ）に示すような修復されたＳ／Ｄ領域１１５０を生成する。パターン形成されたマスキング層１１１０は、アニールの間、その場に残しておいてもよく、またはアニールの前に除去し、アニール後に再び付着させてもよい。図５の（Ｆ）は、アモルファス化を引き起こさない最後のイオン注入１１６０にかけられている図５の（Ｅ）の構造を示し、最後のイオン注入１１６０は、第１のイオン注入１１２０と同じでもよく、または異なっていてもよい。一般に、イオン注入１１６０は、イオン注入１１２０と同じか、または非常によく似ていると考えられ、注入１１２０と注入１１６０のドーズ量の和は、所望の全注入ドーズ量に等しい。イオン注入１１６０は再び、円１１４０’によって示された多くの小さな欠陥を含む軽度に損傷したＳ／Ｄ領域１１３０’を生成する。図５の（Ｆ）の構造は次いでアニールされて、図５の（Ｇ）に示すように、その初期の歪みの全てまたは大部分を依然として有する修復されたＳ／Ｄ領域１１５０を生成する。この再結晶化アニールに活性化アニールを含めてもよく、または活性化アニールは別個に実行してもよい。パターン形成されたマスキング層１１１０は、これらの最後のアニール・ステップの前または後に除去されて、図５の（Ｈ）の構造を生成する。
【００３２】
本発明の他の態様は、セミコンダクタ・オン・インシュレータが７０℃から９００℃の範囲の高温に維持されている間にイオン注入にかけられたソース／ドレイン領域を含む半導体層内の少なくとも１つのＦＥＴデバイスを提供する。温度は高温に維持されるが、この温度は、一般に０℃から５０℃の範囲にあるイオン注入中の自己発熱によるセミコンダクタ・オン・インシュレータの温度上昇を考慮する。意図的なウェーハ冷却なしで生じる温度上昇は一般に２５℃未満であるが、高ドーズ量、高流量の注入では５０℃にもなることがある。
【００３３】
本発明はさらに、デバイデッド−ドーズ−アニール−イン−ビトウィーン（ＤＤＡＢ）イオン注入法にかけられたソース／ドレイン領域を含む半導体層内のＦＥＴデバイスを提供し、このＤＤＡＢイオン注入法は、
・半導体層を含む基板を選択するステップと、
・少なくとも２つの後続のイオン注入ステップにかけられる第１の半導体層領域と、前記少なくとも２つの後続のイオン注入ステップから保護される第２の半導体層領域とを画定するステップと、
・イオン注入にさらされないように第２の半導体層領域を保護するステップと、
・第１の半導体層領域を第１のイオン注入にかける（しかし第２の半導体層領域はかけない）ステップと、
・基板を第１のアニールにかけるステップと、
・第１の半導体層領域を最後のイオン注入にかける（しかし第２の半導体層領域はかけない）ステップと、
・基板を最後のアニールにかけるステップと
を含み、
最後のアニールの後に第１の半導体層領域に残される（歪みの減失または欠陥密度、あるいはその両方によって見積もられる）残留損傷が、第１のアニールなしで上記のプロセス・ステップが実行された場合に第１の半導体層領域に残される残留損傷よりも小さい。
【００３４】
本発明はさらに、ＤＤＡＢイオン注入法にかけられたＦＥＴデバイスを提供し、このＤＤＡＢイオン注入法は、例えば上記の第１の注入とアニール、最後の注入とアニールなどの注入とアニールの複数のサイクルと、
・第１の半導体層領域を補足のイオン注入にかける（しかし第２の半導体層領域はかけない）ステップと、
・基板を補足のアニールにかけるステップと
を含む、補足の注入ステップとアニール・ステップの１つまたは複数のサイクルとを含み、
これらの補足のサイクルは、第１のアニールの後、最後の注入の前に実行され、最後のアニールの後に第１の半導体層領域に残される（歪みの減失または欠陥密度、あるいはその両方によって見積もられる）残留損傷が、第１のアニール・ステップおよび補足のアニール・ステップなしで上記のプロセス・ステップが実行された場合に第１の半導体層領域に残される残留損傷よりも小さい。
【００３５】
相補型金属酸化物半導体（ＣＭＯＳ）または他の回路を形成するために、本発明のＦＥＴを他のＦＥＴと組み合わせることができる。
【００３６】
本発明において記述される半導体層は、バルク半導体、セミコンダクタ・オン・インシュレータ層、または半導体層の少なくとも一部分がバルクであり、半導体層の少なくとも一部分が絶縁体上に配置されているようなバルク層とセミコンダクタ・オン・インシュレータ層との組合せを含むことができ、半導体層は、Ｓｉ、ＳｉＣ、Ｇｅ、ＧｅＣ、ＳｉＧｅおよびＳｉＧｅＣのうちの１つまたは複数を含み、これらの材料は層状に結合されており、これらの材料は、歪まされている、部分的に歪まされている（すなわち部分的に緩和されており）、または歪まされていない（すなわち完全に緩和されている）。
【００３７】
この半導体層は例えば、厚さ３０ｎｍ未満の厚さ、または半導体チャネル領域によって分離された半導体Ｓ／Ｄ領域を含むＦＥＴ、あるいはその両方を含むシリコン・オン・インシュレータ層を含むことができ、前記Ｓ／Ｄ領域と前記チャネル領域は異なる半導体材料を含み、前記Ｓ／Ｄ領域は、歪まされている、部分的に歪まされている、または歪まされていない。本発明の熱注入およびＤＤＡＢ法を使用することができるＦＥＴの特に好ましい例には、（ｉ）Ｓｉの半導体チャネル領域と、２５原子パーセント以上のＧｅ含量を有する歪まされたＳｉＧｅ合金のＳ／Ｄ領域とを含むＦＥＴ、および（ii）Ｓｉの半導体チャネル領域と、０．５原子パーセント超のＣ含量を有する歪まされたＳｉＣ合金のＳ／Ｄ領域とを含むＦＥＴが含まれる。半導体層は、（１００）などの単結晶方位からなり、または（１００）および（１１０）領域などの２つ以上の単結晶方位（混成方位基板技術がその典型である）からなることができる。
【００３８】
本発明の加熱注入の高温は、一般に７０から９００℃、好ましくは１５０から５５０℃、最も好ましくは２００〜３５０℃の範囲となる。ＤＤＡＢ法のアニールは一般に、炉アニール、高速熱アニールおよびレーザ・アニールを含む当技術分野で知られている任意のアニール・プロセス、ならびに当技術分野で知られている時間および温度範囲、例えば１５０から１３５０℃の温度範囲および２４時間からサブミリ秒の時間範囲を含むであろう。ガス環境は、当技術分野で知られているガス環境の中から選択することができ、一般にＮ２またはＡｒであり、ＮＨ３、Ｈ２Ｏ、Ｈ２、Ｏ２、ＮＯ、Ｎ２Ｏなどのグループから選択された追加の添加剤を含み、または含まない。
【００３９】
本発明のイオン注入は、原子イオン、分子イオン、一荷イオンおよび多荷イオンを含む当技術分野で知られている任意のイオンを用いて実行することができる。特に好ましいイオンには、Ａｓ、Ｂ、Ｂｉ、ＢＦ２、Ｇｅ、ＰおよびＳｂイオンが含まれる。ＤＤＡＢ法を構成する個々の注入の条件は同じでもよく、あるいは１つまたは複数の点で異なっていてもよい（例えば、第１の注入と最後の注入が、同じ種およびエネルギーを利用するが、入射角が異なってもよい）。
【００４０】
次に、本発明の３つの実施例を記載する。第１の実施例では、イオン注入中のｉｎ  ｓｉｔｕ加熱が、同じ注入が２０℃から２５℃などの室温で実行された場合に起こるであろうＳＯＩ層のアモルファス化を防ぐことができることが示される。第２の実施例では、アモルファス化の深さがＡｓ注入ドーズ量に依存することを使用して、セミコンダクタ・オン・インシュレータ層におけるＤＤＡＢ技法の最適な実施態様を計算する方法を示す。第３の実施例では、熱注入およびＤＤＡＢ技法を使用して、Ｓｉ上に成長させた仮像（pseudomorphic）ＳｉＧｅ層の歪みを保存する方法を示す。
【実施例１】
【００４１】
この実施例は、イオン注入中のｉｎ  ｓｉｔｕ加熱が、同じ注入が室温で実行された場合に起こるであろうＳＯＩ層のアモルファス化を防ぐことができることを示す。厚さ２８ｎｍのＳＯＩ層に、３×１０１５／ｃｍ２、５０ｋｅＶのＡｓ＋を、２６℃、１５０℃または３００℃で注入した。この注入は、約３４０Åの平均投影飛程（Ｒｐ）を有し、通常はこのＳＯＩ層を完全にアモルファス化するはずの注入である。図６の波長に対する反射率データは、このＳＯＩ層が、２６℃および１５０℃の試料（それぞれ曲線ＢおよびＣ）では実際にアモルファス化されたが、３００℃のＣ注入（曲線Ｄ）では、（反射率曲線が、注入されていない対照試料の曲線Ａとほぼ同一であり、）結晶のままであったことを示す。表Ｉの面積抵抗（Ｒｓ）測定値はこれらの結果を裏づける。Ｎ２中で９００℃、１分のアニールの後、２６℃および１５０℃の試料は、アモルファスＳＯＩ層の多結晶Ｓｉへの再結晶化と矛盾しない８〜１１キロオーム／平方のＲｓを有し、対照的に、３００℃の試料は、ドープされた単結晶Ｓｉと矛盾しない７９０オーム／□のＲｓを有する。さらに、注入されたＡｓ＋は、注入のみであってもかなり大幅に活性化されており（Ｒｓ≒１５．５キロオーム／□）、非常に緩やかなアニール（５００℃／１分）の後には、９００℃／１分のアニール後の２６および１５０℃試料よりも活性化される（４．４キロオーム／□のＲｓを有する）。
【００４２】
表Ｉは、３×１０１５／ｃｍ２、５０ｋｅＶのＡｓ＋が注入された試料のＲｓ測定値（オーム／□）を示す。
【００４３】
【表１】
2009535850.tif 000003
【実施例２】
【００４４】
第２の実施例では、アモルファス化の深さが注入ドーズ量に依存することを使用して、埋込み酸化物（ｂｏｘ）上に配置されたセミコンダクタ・オン・インシュレータ層におけるＤＤＡＢ技法の最適な実施態様を計算する方法を示す。厚さ１６０ｎｍのＳＯＩ層に、１００ｋｅＶのＡｓ＋（Ｒｐ約７１ｎｍ）を、１．２５、２．５および５．０×１０１５／ｃｍ２のドーズ量で室温注入して、それぞれ厚さ９１、１１１および１１７ｎｍの表面アモルファス層を形成した。これらのドーズ量はいずれも、ＳＯＩ層の１６０ｎｍの厚さ全体をアモルファス化するには不十分であった。しかし、約１１０ｎｍよりも薄いＳＯＩ層は、２．５×１０１５／ｃｍ２よりも高いドーズ量で全体がアモルファス化し、活性化アニールによって多結晶Ｓｉを形成すると予想される。２．５×１０１５／ｃｍ２のドーズ量を１．２５×１０１５／ｃｍ２の２つのドーズ量に分割すると、それぞれの注入後に、９１ｎｍであるアモルファス化深さとｂｏｘの上面との間に、残留結晶層が残ることになる。これらの注入と注入間にアニールを実施することによって、次の注入の前に、（残留結晶層によるＳＰＥテンプレーティングによって）試料の結晶化度を修復することができ、最後の活性化アニールの後に結晶性物質が残る。
【実施例３】
【００４５】
第３の実施例では、熱注入およびＤＤＡＢ技法を使用して、Ｓｉ上に成長させた仮像ＳｉＧｅ層の歪みを保存する方法を示す。図７〜９は、アモルファス化しきいドーズ量よりも低いドーズ量でＡｓ＋を注入する前および後に測定された、（１００）Ｓｉ基板上にエピタキシャル成長させた厚さ４０ｎｍのＳｉ０．７０Ｇｅ０．３０層からなる構造の高分解能Ｘ線回折（high resolution x-ray diffraction：ＨＲＸＲＤ）（００４）ロッキング・カーブ（ｒｏｃｋｉｎｇ  ｃｕｒｖｅ：ＲＣ）を示す。図７〜９では、縦軸が、カウント／秒で表された回折Ｘ線の強度を表し、横軸が、秒を単位としたロッキング角Δωを表し、目盛の原点はＳｉ基板の回折ピークにセットされている。ＳｉＧｅピーク（図７〜９では負角）は一般に、主ピークと、それに隣接したより弱いサテライト・ピーク（厚さ干渉縞（ｔｈｉｃｋｎｅｓｓ  ｆｒｉｎｇｅｓ）またはペンデルレーズング（Ｐｅｎｄｅｌｌｏｓｕｎｇ）振動）とを含み、サテライト・ピークの間隔はＳｉＧｅの厚さの正確な推定を可能にする。主ピークおよびサテライト・ピークの強度は、ＳｉＧｅが完璧な秩序を有し、欠陥がないときに最も高く、膜無秩序の増大とともに低下する。Ｓｉ基板の回折ピークからＳｉＧｅの回折ピークまでの角距離は、エピタキシャル層の圧縮歪みの大きさと相関する。
【００４６】
図７は、成長させただけの試料のＲＣ（曲線Ａ）を、２×１０１３／ｃｍ２、５０ｋｅＶのＡｓ＋を傾角０°、３００℃（曲線Ｂ）または室温（曲線Ｃ）で注入した試料と比較することによって、熱注入の有用性を示す。成長させただけの試料は、１．１７％の歪み、および非常に明瞭な厚さ干渉縞を有し、熱注入された試料は、（無視できる注入損傷を示す）ほとんど同一の厚さ干渉縞、およびごくわずかに大きい歪み（１．２０％）を有する。対照的に、室温で注入された試料は、主ピークを示さず、激しい損傷を明白に示す雑音状態の厚さ干渉縞を示す。
【００４７】
図８は、１０８０℃、１秒のアニール（加熱傾斜速度１５０℃／秒を使用）の後の図７の試料のＲＣを示す。注入されていない試料のＲＣ（曲線Ａ）は、１．１４％の歪みを示し、このことは、アニール単独では初期の歪みはあまり低下しないことを示している。熱注入された試料のＲＣ（曲線Ｂ）は、１．０９％の歪みを示し、この場合も、注入前、アニール前の値に非常に近い。室温注入された試料のＲＣ（曲線Ｃ）は、（損傷の大幅な修復を示す）ＳｉＧｅピークの回復を示すが、はるかに低い歪み（０．６５％）も示す。したがって図７および８は、注入温度が、所与の注入エネルギー／ドーズ量および後続の活性化アニールが初期の歪みを保存するのか、または初期の歪みを大幅に低減させるのかを判定する判定する際の鍵となる因子であることを示している。
【００４８】
図９は、ＤＤＡＢ技法の歪み保存特性を示す。ＲＣ（曲線Ａ）は、１．１７％の初期歪みを有する図７の成長させただけの試料を示す。ＲＣ（曲線Ｂ）は、２×１０１３／ｃｍ２、５０ｋｅＶ  Ａｓ＋の室温注入、およびそれに続く６５０℃、１０分のアニールを含むシングル・ステップ注入／アニール・シーケンスにかけられた試料を示し、このシーケンスの結果、最終歪みは０．８８％となった（大幅に低下した）。ＲＣ（曲線Ｃ）は、２×１０１３／ｃｍ２のＡｓ＋ドーズ量が、１×１０１３／ｃｍ２の２つのドーズ量に均等分割され、それぞれの注入に続いて、６５０℃、１０分のアニールが実施されるダブル・ステップ注入／アニール・シーケンスを使用したＤＤＡＢ技法の対照的な結果を示す。この場合の歪みは、元の値１．１７％に非常に近い１．１２％であり、ＤＤＡＢ技法の利点を非常に明白に示している。
【００４９】
当然ながら、ＤＤＡＢ技法は、追加の注入およびアニール・ステップのためのプロセス時間と、（歪み減失の低下によって評価される）注入ドーズ量のさらなる分割の利益との間のトレードオフを含むことに留意されたい。多くの場合、ダブル・ステップ注入／アニール・シーケンスを最適なものとして選択することができる。しかし、高Ｇｅ含量を有するＳｉＧｅまたは高注入ドーズ量を必要とする材料、あるいはその両方の場合には、最適な分割数はこれよりも多い可能性が高い。
【００５０】
本発明のいくつかの実施形態およびそれらのいくつかの変更を本明細書において詳細に説明し、添付図面に示したが、本発明の範囲から逸脱することなく、他のさまざまな変更が可能であることは明らかである。例えば、（ｉ）ドーズ量、種またはエネルギー、あるいはこれらの任意の組合せが異なる複数の熱注入を同じマスキング層を使用して実行することができ、または（ii）ＤＤＡＢ法を構成する個々の注入が、注入中にあるｉｎ  ｓｉｔｕ加熱を含むことができ、あるいはこの両方を実施することができる。以上の明細書中には、添付の特許請求の範囲よりも狭く本発明を限定することを意図した部分は一切ない。記載された実施例は、単に例示を意図したものであって、他のものを排除することを意図したものではない。
【図面の簡単な説明】
【００５１】
【図１】望ましい結果を有するＵＴＳＯＩ  ＦＥＴのＳ／Ｄ注入およびアニール・プロセスの基本ステップの１つを示す断面図である。
【図２】その処理に少なくとも１つのイオン注入ステップが必要な埋込みＳｉＧｅ  Ｓ／Ｄ領域によって誘起されたチャネル歪みを有するＦＥＴを製造するステップの１つを示す断面図である。
【図３】本発明の方法に従ってイオン注入中に加熱することができるいくつかの構造の１つを示す断面図である。
【図４】ＣＭＯＳ回路のＵＴＳＯＩ  ＦＥＴの製造に使用されるＤＤＡＢ法のステップの１つを示す断面図である。
【図５】埋込みＳ／Ｄ領域によって誘起されたチャネル歪みを有するＣＭＯＳ回路の歪み工学ＦＥＴの製造に使用されるＤＤＡＢ法のステップの１つを示す断面図である。
【図６】３つの異なる温度でＡｓ＋を注入したＳＯＩ層の波長に対する反射率データを、注入しなかった対照試料のデータと比較した図である。
【図７】成長させただけのＳｉＧｅ試料の高分解能Ｘ線回折（ＨＲＸＲＤ）ロッキング曲線（ＲＣ）データ（曲線Ａ）を、３００℃でＡｓ＋を注入したＳｉＧｅ試料（曲線Ｂ）または室温でＡｓ＋を注入したＳｉＧｅ試料（曲線Ｃ）と比較することによって、熱注入の有用性を示す図である。
【図８】１０８０℃、１秒のアニール（加熱傾斜速度１５０℃／秒を使用）の後の図７の試料のＨＲＸＲＤ  ＲＣデータを示す図である。
【図９】図７の成長させただけのＳｉＧｅ試料のＨＲＸＲＤ  ＲＣデータ（曲線Ａ）を、単一のＡｓ＋注入およびアニール（曲線Ｂ）、またはツー・ステップＤＤＡＢ注入およびアニール（曲線Ｃ）にかけられた同一のＳｉＧｅ試料と比較することによって、ＤＤＡＢ技法の歪み保存特性を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成21年4月14日(2009.4.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体層にＦＥＴデバイスを製造する方法であって、
前記半導体層を高温に加熱するステップと、
前記高温において、前記ＦＥＴのソース／ドレイン（Ｓ／Ｄ）領域にイオンを注入するステップと、
を含む方法。
【請求項２】
前記イオン注入にかけられる第１のソース／ドレイン領域、および前記イオン注入から保護される第２の基板領域とを画定するパターン形成されたマスキング層を、前記イオン注入の前に形成するステップと、
前記イオン注入の後に、前記パターン形成されたマスクを除去するステップと、
をさらに含む、請求項１に記載の方法。
【請求項３】
前記半導体層が、バルク半導体、セミコンダクタ・オン・インシュレータ層、または前記半導体層の少なくとも一部分がバルクであり、前記半導体層の少なくとも一部分が絶縁体上に配置されているバルク層とセミコンダクタ・オン・インシュレータ層との組合せを含み、前記半導体層が、Ｓｉ、ＳｉＣ、Ｇｅ、ＧｅＣ、ＳｉＧｅおよびＳｉＧｅＣのうちの１つまたは複数を含み、これらの材料が層状に結合されており、これらの材料が、歪まされている、部分的に歪まされている、または歪まされていない、請求項１に記載の方法。
【請求項４】
前記半導体層が、厚さ３０ｎｍ未満のシリコン・オン・インシュレータ層を含む、請求項１に記載の方法。
【請求項５】
前記ＦＥＴが、半導体チャネル領域によって分離された半導体Ｓ／Ｄ領域を含み、前記Ｓ／Ｄ領域と前記チャネル領域とが異なる半導体材料を含み、前記Ｓ／Ｄ領域が、歪まされている、部分的に歪まされている、または歪まされていない、請求項１に記載の方法。
【請求項６】
前記半導体チャネル領域がＳｉを含み、前記Ｓ／Ｄ領域が、２５原子パーセント以上のＧｅ含量を有する歪まされたＳｉＧｅ合金を含む、請求項５に記載の方法。
【請求項７】
前記半導体チャネル領域がＳｉを含み、前記Ｓ／Ｄ領域が、０．５原子パーセント以上のＣ含量を有する歪まされたＳｉＣ合金を含む、請求項５に記載の方法。
【請求項８】
前記高温が、７０℃から９００℃の範囲の温度を含む、請求項１に記載の方法。
【請求項９】
前記イオン注入される種が、Ａｓ、Ｂ、Ｂｉ、ＢＦ２、Ｇｅ、ＰおよびＳｂのうちの１つまたは複数を含む、請求項１に記載の方法。
【請求項１０】
半導体層を含む基板を選択するステップと、
少なくとも２つの後続のイオン注入ステップにかけられる第１の半導体層領域と、前記少なくとも２つの後続のイオン注入ステップから保護される第２の半導体層領域とを画定するステップと、
前記第１の半導体層領域を第１のイオン注入にかける（しかし前記第２の半導体層領域はかけない）ステップと、
前記基板を第１のアニールにかけるステップと、
前記第１の半導体層領域を最後のイオン注入にかける（しかし前記第２の半導体層領域はかけない）ステップと、
前記基板を最後のアニールにかけるステップと
を含み、
前記最後のアニールの後に前記第１の半導体層領域に残される（歪みの減失または欠陥密度、あるいはその両方によって見積もられる）残留損傷が、前記第１のアニールなしで上記のプロセス・ステップが実行された場合に前記第１の半導体層領域に残される残留損傷よりも小さい、
デバイデッド−ドーズ−アニール−イン−ビトウィーン（ＤＤＡＢ）イオン注入法。
【請求項１１】
前記第１の半導体層領域を補足のイオン注入にかける（しかし前記第２の半導体層領域はかけない）ステップと、
前記基板を補足のアニールにかけるステップと
を含む、補足の注入ステップとアニール・ステップの１つまたは複数のサイクルをさらに含み、
前記サイクルが、前記第１のアニールの後、前記最後の注入の前に実行され、前記最後のアニールの後に前記第１の半導体層領域に残される（歪みの減失または欠陥密度、あるいはその両方によって見積もられる）残留損傷が、前記第１のアニール・ステップおよび前記補足のアニール・ステップなしで上記のプロセス・ステップが実行された場合に前記第１の半導体層領域に残される残留損傷よりも小さい、
請求項１０に記載の方法。
【請求項１２】
それぞれの注入ステップの前に、前記第１および第２の半導体層領域を画定するマスキング層が前記基板に付着され、それぞれのアニール・ステップの前に前記基板から除去される、または、前記最後の注入ステップの後まで前記基板から除去されない、請求項１０に記載の方法。
【請求項１３】
それぞれのアニールが、１５０℃超、１３５０℃未満の温度で実行される、請求項１０に記載の方法。
【請求項１４】
半導体層を含む基板を選択するステップと、
少なくとも２つの後続のイオン注入ステップにかけられる第１の半導体層領域と、前記少なくとも２つの後続のイオン注入ステップから保護される第２の半導体層領域とを画定するステップと、
前記第１の半導体層領域を第１のイオン注入にかける（しかし前記第２の半導体層領域はかけない）ステップと、
前記基板を第１のアニールにかけるステップと、
前記第１の半導体層領域を最後のイオン注入にかける（しかし前記第２の半導体層領域はかけない）ステップと、
前記基板を最後のアニールにかけるステップと
を含み、さらに
前記第１の注入ステップの前に、前記第１および第２の半導体層領域を画定するマスキング層を前記基板に付着させ、前記最後の注入ステップの後まで前記マスキング層をその場に残すステップ
を含むデバイデッド−ドーズ−アニール−イン−ビトウィーン（ＤＤＡＢ）イオン注入法。
【請求項１５】
前記第１の半導体層領域を補足のイオン注入にかける（しかし前記第２の半導体層領域はかけない）ステップと、
前記基板を補足のアニールにかけるステップと
を含む、補足の注入ステップとアニール・ステップの１つまたは複数のサイクルをさらに含み、
前記サイクルが、前記第１のアニールの後、前記最後の注入の前に実行される、
請求項１４に記載の方法。
【請求項１６】
半導体層内のＦＥＴデバイスであって、前記半導体層が７０℃から９００℃の範囲に維持されている間にイオン注入にかけられたソース／ドレイン領域を含むＦＥＴデバイス。
【請求項１７】
デバイデッド−ドーズ−アニール−イン−ビトウィーン（ＤＤＡＢ）イオン注入法にかけられたソース／ドレイン領域を含む半導体層内のＦＥＴデバイスであって、前記ＤＤＡＢイオン注入法が、
・半導体層を含む基板を選択するステップと、
・少なくとも２つの後続のイオン注入ステップにかけられる第１の半導体層領域と、前記少なくとも２つの後続のイオン注入ステップから保護される第２の半導体層領域とを画定するステップと、
・前記第１の半導体層領域を第１のイオン注入にかける（しかし前記第２の半導体層領域はかけない）ステップと、
・前記基板を第１のアニールにかけるステップと、
・前記第１の半導体層領域を最後のイオン注入にかける（しかし前記第２の半導体層領域はかけない）ステップと、
・前記基板を最後のアニールにかけるステップと
を含み、
前記最後のアニールの後に前記第１の半導体層領域に残される（歪みの減失または欠陥密度、あるいはその両方によって見積もられる）残留損傷が、前記第１のアニールなしで上記のプロセス・ステップが実行された場合に前記第１の半導体層領域に残されるであろう残留損傷よりも小さい
ＦＥＴデバイス。
【請求項１８】
前記ＤＤＡＢイオン注入法がさらに、
・前記第１の半導体層領域を補足のイオン注入にかける（しかし前記第２の半導体層領域はかけない）ステップと、
・前記基板を補足のアニールにかけるステップと
を含む、補足の注入ステップとアニール・ステップの１つまたは複数のサイクルを含み、
前記サイクルが、前記第１のアニールの後、前記最後の注入の前に実行され、前記最後のアニールの後に前記第１の半導体層領域に残される（歪みの減失または欠陥密度、あるいはその両方によって見積もられる）残留損傷が、前記第１のアニール・ステップおよび前記補足のアニール・ステップなしで上記のプロセス・ステップが実行された場合に前記第１の半導体層領域に残されるであろう残留損傷よりも小さい、
請求項１７に記載のＦＥＴデバイス。
【請求項１９】
半導体チャネル領域によって分離された半導体Ｓ／Ｄ領域を含み、前記Ｓ／Ｄ領域と前記チャネル領域とが異なる半導体材料を含み、前記Ｓ／Ｄ領域が、歪まされている、部分的に歪まされている、または歪まされていない、請求項１７に記載のＦＥＴデバイス。
【請求項２０】
前記半導体チャネル領域がＳｉを含み、前記Ｓ／Ｄ領域が、２５原子パーセント以上のＧｅ含量を有する歪まされたＳｉＧｅ合金、または０．５原子パーセント以上のＣ含量を有する歪まされたＳｉＣ合金を含む、請求項１９に記載のＦＥＴデバイス。
【国際調査報告】
2009535850.tif 000013
2009535850.tif 000014
2009535850.tif 000015