(57)【要約】【課題】従来の磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスの欠点および欠陥を解消すること。【解決手段】ＭＲＡＭデバイスは、下部配線レベルの上に形成された磁気トンネル接合（ＭＴＪ）スタック、ＭＴＪスタックの上に形成されたハードマスク、およびハードマスクの上に形成された上部配線レベルを含む。上部配線レベルは、その中に形成されたスロット・バイア・ビット線を含み、スロット・バイア・ビット線はハードマスクと接触しており、さらにハードマスクの側壁を部分的に包囲するエッチ停止層と接触している。【選択図】図２
2009503864.tif 000002
【特許請求の範囲】
【請求項１】
磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスであって、
下部配線レベル上に形成された磁気トンネル接合（ＭＴＪ）スタックと、
前記ＭＴＪスタック上に形成されたハードマスクと、
前記ハードマスク上に形成された上部配線レベルと、を含み、前記上部配線レベルは、その中に形成されたスロット・バイア・ビット線を含み、該スロット・バイア・ビット線は、前記ハードマスクと接触しており、また前記ハードマスクの側壁を少なくとも部分的に包囲するエッチ停止層と接触している、
磁気ランダム・アクセス・メモリ・デバイス。
【請求項２】
前記ＭＴＪスタックがその上に形成される導電性側方ストラップと、
前記ストラップを前記下部配線レベル内部の第１の導体に接続するストラップ・バイアと、
をさらに含む、
請求項１に記載のＭＲＡＭデバイス。
【請求項３】
前記エッチ停止層が、前記ハードマスク層に関して選択的にエッチングされる材料を含む、請求項２に記載のＭＲＡＭデバイス。
【請求項４】
前記ストラップ・バイアと同じレベルに形成された導電性ランディング・パッドをさらに含み、該導電性ランディング・パッドが、前記デバイスの周辺部分において前記下部レベル内部の第２の導体と接触する、請求項３に記載のＭＲＡＭデバイス。
【請求項５】
前記導電性ランディング・パッド上に形成された論理バイアをさらに含み、該論理バイアが前記エッチ停止層を通って延びる、請求項４に記載のＭＲＡＭデバイス。
【請求項６】
前記論理バイアと接触する上部レベル論理配線導体をさらに含む、請求項５に記載のＭＲＡＭデバイス。
【請求項７】
前記デバイスの周辺部分において前記下部レベル内部の第２の導体上に形成された論理バイアと、
該論理バイアと接触する上部レベル論理配線導体と、
をさらに含む、
請求項３に記載のＭＲＡＭデバイス。
【請求項８】
磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスを形成するための方法であって、
下部配線レベル上に磁気トンネル接合（ＭＴＪ）スタックを形成するステップと、
前記ＭＴＪスタック上にハードマスクを形成するステップと、
前記ハードマスク上に上部配線レベルを形成するステップと、を含み、前記上部配線レベルは、その中に形成されたスロット・バイア・ビット線を含み、該スロット・バイア・ビット線は、前記ハードマスクと接触しており、また前記ハードマスクの側壁を少なくとも部分的に包囲するエッチ停止層と接触している、
方法。
【請求項９】
前記ＭＴＪスタックを導電性側方ストラップ上に形成するステップをさらに含み、前記ストラップが、ストラップ・バイアを介して前記下部配線レベル内部の第１の導体に接続される、請求項８に記載の方法。
【請求項１０】
前記エッチ停止層を、第１の誘電体層、前記ストラップ、前記ＭＴＪスタック、および前記ハードマスクの上に堆積させるステップをさらに含む、請求項９に記載の方法。
【請求項１１】
前記エッチ停止層の上に第２の誘電体層を形成するステップと、前記ハードマスク層の真上の前記エッチ停止層の部分を露出させるステップと、をさらに含み、前記エッチ停止層が、前記第２の誘電体層に関して選択的にエッチングされる、請求項１０に記載の方法。
【請求項１２】
前記エッチ停止層の前記部分が、前記第２の誘電体層の化学機械研磨によって露出される、請求項１１に記載の方法。
【請求項１３】
前記エッチ停止層を前記ハードマスク層に関して、前記ハードマスクを露出するように選択的にエッチングするステップをさらに含む、請求項１１に記載の方法。
【請求項１４】
前記第２の誘電体および前記エッチ停止層を、前記ハードマスクの頂部がさらなる選択的エッチングなしで露出されるように、化学機械研磨により除去するステップをさらに含む、請求項１１に記載の方法。
【請求項１５】
前記第２の誘電体層および前記露出されたハードマスクの上に第３の誘電体層を形成するステップと、
前記第３および前記第２の誘電体層中に前記スロット・バイア・ビット線を画成するために第１のパターニングおよびエッチングを実施するステップと、
をさらに含む、
請求項１３に記載の方法。
【請求項１６】
前記第１のパターニングおよびエッチング・ステップが、ＭＲＡＭデバイスの周辺部位において論理バイアをパターニングするためにも用いられる、請求項１５に記載の方法。
【請求項１７】
前記論理バイアの上方に上部配線溝を画成するために第２のパターニングおよびエッチングを実施するステップをさらに含み、前記論理バイアが、前記下部配線レベルに達するように前記エッチ停止層および前記第１の誘電体層を通ってさらにエッチングされ、前記スロット・バイア・ビット線が、前記エッチ停止層を通っての前記スロット・バイア・ビット線のエッチングを防止するようにマスキングされる、請求項１６に記載の方法。
【請求項１８】
前記論理バイアが、前記ストラップ・バイアと同じレベルに形成された導電性ランディング・パッドに達するように、前記エッチ停止層を通ってさらにエッチングされ、前記スロット・バイア・ビット線が、前記エッチ停止層を通ってのエッチングを防止するようにマスキングされる、請求項１５に記載の方法。
【請求項１９】
前記スロット・バイア・ビット線、前記論理バイアおよび前記上部レベル論理溝を導電性金属で満たすステップと、ダマシン方式で平坦化および隔離するために研磨するステップと、をさらに含む、請求項１８に記載の方法。
【請求項２０】
磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスを形成するための方法であって、
前記デバイスの配列部分において、下部配線レベル中の第１の導体の上にストラップ・バイアを形成し、前記デバイスの周辺部分において、前記下部配線レベル中の第２の導体の上に導電性ランディング領域を形成するステップと、
前記ストラップ・バイア上に金属ストラップを形成するステップと、
前記金属ストラップの上にパターニングされた磁気トン得る接合（ＭＴＪ）スタックを形成するステップであって、該ＭＴＪスタックが、その上に形成されたパターニングされたハードマスクを有するステップと、
前記導電性ランディング領域、前記ストラップ層、および前記ハードマスクの上にエッチ停止層を形成するステップと、
前記エッチ停止層上に第１の誘電体層を形成し、前記エッチ停止層の第１の部分を露出させ、前記ハードマスクを露出させるように前記エッチ停止層の前記第１の部分を選択的にエッチングするステップと、
前記第１の誘電体層および前記ハードマスクの上に第２の誘電体層を形成するステップと、
前記ハードマスクの上にスロット・バイア・ビット線開口部をパターニングおよびエッチングし、前記導電性ランディング領域の上に論理バイア開口部をパターニングおよびエッチングするステップであって、前記スロット・バイア・ビット線開口部および前記論理バイア開口部が、前記第１および第２の誘電体層内部に形成されるステップと、
前記導電性ランディング領域を露出させるように前記エッチ停止層の第２の部分を通ってエッチングするために前記論理バイア開口部を延ばすステップと、
前記スロット・バイア・ビット線開口部をマスキングしつつ、前記論理バイアの上に上部レベル配線溝をパターニングするステップと、
前記スロット・バイア・ビット線、前記論理バイアおよび前記上部レベル配線溝を導電性金属で満たすステップと、
を含む、
方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気ランダム・アクセス・メモリ（ＭＲＡＭ：magnetic randomaccess memory）デバイスに関し、より具体的には、ＭＲＡＭデバイス用スロット・バイア・ビット線（slot via bitline）を形成するための方法および構造に関する。
【背景技術】
【０００２】
磁気（または磁気抵抗）ランダム・アクセス・メモリ（ＭＲＡＭ）は、計算デバイス用の標準メモリとしてのダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に取って代わり得る不揮発性ランダム・アクセス・メモリ技術である。不揮発性ＲＡＭとしてのＭＲＡＭの使用は、システムがオンにされるとすぐに作動し、かくして例えば、システム起動の間にブート・データをハード・ディスク・ドライブから揮発性ＤＲＡＭへ転送するために従来のＰＣが必要とする時間を節約する「インスタント・オン（instant on）」システムを考慮している。
【０００３】
磁気メモリ素子（トンネル磁気抵抗、またはＴＭＲデバイスとも呼ばれる）は、絶縁非磁性層（障壁）により分離され、磁気トンネル接合（ＭＴＪ：magnetic tunnel junction）に配列された強磁性層を有する構造を含んでいる。デジタル情報は、磁性層中の磁化ベクトルの方向としてメモリ素子中で格納および表される。より具体的には、１つの磁性層（基準層とも呼ばれる）の磁気モーメントは通常、前もって割り当てられた方向に維持されるのに対して、トンネル障壁（「自由」層とも呼ばれる）の反対側の磁性層の磁気モーメントは、動作中に、基準層上の固定された磁化方向に関して同じ方向および反対方向の間で切り替えられ得る。トンネル接合に隣接する自由層の磁気モーメントの方位は、「平行」および「逆平行」状態としても知られ、平行状態が自由層および基準層の同じ磁気整列を意味するのに対して、逆平行状態は、それらの層間の対向する磁気整列を意味する。
【０００４】
自由層の磁気状態（平行または逆平行）に応じ、磁気メモリ素子は、トンネル接合障壁の両端に印加された電圧に呼応して２つの異なる抵抗値を示す。従って、ＴＭＲデバイスの特定の抵抗は、自由層の磁化状態を反映し、磁化が平行である場合には抵抗は一般に「低く」、磁化が逆平行である場合には「高い」。従って、抵抗変化の検出により、ＭＲＡＭデバイスは、磁気メモリ素子中に格納された情報を提供することができる（すなわち、読み出し操作）。ＭＲＡＭセルに書き込むための種々の方法があり、例えば、Ｓｔｏｎｅｒ−ＷｏｈｌｆａｒｔｈアストロイドＭＲＡＭセルは、自由層を平行または逆平行状態に磁気的に整列させるために、臨界曲線または安定性しきい値を超えるフィールドを適用することにより書き込まれる。自由層は、「容易軸（easy axis）」（ＥＡ）と呼ばれる磁化方向にとって好ましい軸を有するように製造され、典型的にはＭＴＪの固有異方性（intrinsicanisotropy）、歪み誘導異方性（strain induced anisotropy）、および形状異方性（shape anisotropy）の組み合わせにより設定される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
実際のＭＲＡＭデバイスは、例えば、クロス・ポイント・セル（ＸＰＣ）構成を有することがあり、各セルは、１つの水平面中の平行な導電性ワード線ともう１つの水平面中の垂直に走るビット線との間の交差点に配置される。この特定の構成は、セルのレイアウトがデバイスの配列セル密度を増大させるのに役立つという点で有利である。しかしながら、クロス・ポイントＭＲＡＭ配列の実際の操作と関連した１つの課題は、配列中の各セルがいくつかの平行な漏洩パスを介して他のセルに結合されるという状況から、特定のセルの感知に関する。１つのクロス・ポイントにおいて見られる抵抗は、他の行および列におけるメモリ・セルの抵抗と並列なそのクロス・ポイントにおけるメモリ・セルの抵抗と等しく、従って正確に測定することが困難である。
【０００６】
従って、ＭＲＡＭデバイスは、電界効果トランジスタ（ＦＥＴ）ベースの構成を用いても製造される。ＦＥＴベースの構成において、各ＭＲＡＭセルは、ＭＴＪに加え、それと関連付けられたアクセス・トランジスタを含む。アクセス・トランジスタを非導電状態で読まれないセルに維持することにより、寄生デバイス電流がそれらの他のセルを通って流れることが防止される。ＦＥＴベースの構成対ＸＰＣベースの構成に伴うトレードオフは、アクセス・トランジスタおよび付加的なメタライゼーション線の位置と関連した領域犠牲である。従来の方法で形成されたＦＥＴベースのＭＲＡＭデバイスにおいて、ＭＴＪは一般に、ＭＴＪの底部をアクセスＦＥＴに（バイア、メタライゼーション線および接触領域スタッドを通して）側方から接続する導電性金属ストラップ上に形成される。次に金属ハードマスク層またはバイアがＭＴＪの上に形成され、そして次にこれが上部金属化線に結合される。
【０００７】
減少するデバイス・グラウンド・ルールおよびより小さい配線サイズの傾向が継続しているため、ＭＲＡＭデバイスのスケール変更は、ＭＲＡＭセルの状態を切り換えるために用いられる非常に細いワイヤに関する通電制約のため極めて困難になる。切り換えフィールドをＭＴＪに的を絞るために切り換えワイヤ修理の強磁性ライナが使用されてきたが、それらの強磁性ライナは、ワイヤ・サイズが減少するにつれて効果的ではなくなることが予想されている。より低い操作電圧へのスケール変更は、同量の電流を通過させるためにいっそう低抵抗のワイヤが必要とされるので、問題をなおいっそう悪化させる。
【課題を解決するための手段】
【０００８】
上記に鑑み、ＭＲＡＭデバイスを切り換えるためにより大きい電流を通過させる導体を利用するプロセスを案出すること、および所与の切り換え電流についてＭＴＪにおいてより大きい切り換えフィールドを生成するように、切り換え電流の重心をＭＴＪにより近くにさらに配置するプロセスを案出することが有用であろう。
【０００９】
上記で論じられた従来技術の欠点および欠陥は、下部配線レベル（lower wiringlevel）上に形成された磁気トンネル接合（ＭＴＪ）スタックと、ＭＴＪスタック上に形成されたハードマスクと、ハードマスク上に作製された上部配線レベル（upperwiring level）と、を含む磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスにより克服または改善される。上部配線レベルは、その中に形成されたスロット・バイア・ビット線を含み、このスロット・バイア・ビット線は、ハードマスクと接触しており、またハードマスクの側壁を部分的に包囲するエッチ停止層（etchstop layer）と接触している。
【００１０】
別の実施形態において、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスを形成するための方法は、下部配線レベル上に磁気トンネル接合（ＭＴＪ）スタックを形成するステップと、ＭＴＪスタック上にハードマスクを形成するステップと、ハードマスク上に上部配線レベルを形成するステップと、を含み、この上部配線レベルは、その内部に形成されたスロット・バイア・ビット線を含む。スロット・バイア・ビット線は、ハードマスクおよびハードマスクの側壁を少なくとも部分的に包囲するエッチ停止層と接触している。
【００１１】
さらに別の実施形態において、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）デバイスを形成する方法は、デバイスの配列部分において、下部配線レベル中の第１の導体上にストラップ・バイア（strap via）を形成するステップを含む。デバイスの周辺部分において、導電性ランディング領域（landing area）が、下部配線レベル中の第２の導体上に形成される。金属ストラップがストラップ・バイア上に形成され、パターニングされた磁気トンネル接合（ＭＴＪ）スタックが金属ストラップ上に形成され、ＭＴＪスタックは、パターニングされたハードマスクがその上に形成されている。エッチ停止層が、導電性ランディング領域、ストラップ層、およびハードマスク上に形成される。
【００１２】
加えて、第１の誘電体層がエッチ停止層上で、エッチ停止層の第１の部分を露出して形成され、エッチ停止層の第１の部分は、ハードマスクを露出するように選択的にエッチングされる。第２の誘電体層が、第１の誘電体層およびハードマスクの上に形成される。スロット・バイア・ビット線開口部がハードマスク上でパターニングおよびエッチングされ、論理バイア開口部（logic via opening）が導電性ランディング領域上でパターニングおよびエッチングされ、スロット・バイア・ビット線開口部および論理バイア開口部は、第１および第２の誘電体層内部に形成される。論理バイア開口部は、導電性ランディング領域を露出するようにエッチ停止層の第２の部分を通ってエッチングするために延設される。上部レベル論理配線溝が、スロット・バイア・ビット線開口部、およびスロット・バイア・ビット線をマスキングしつつ論理バイア上でパターニングされ、論理バイアおよび上部レベル論理配線溝は、導電性金属で満たされる。
【発明を実施するための最良の形態】
【００１３】
代表的な図面を参照するが、いくつかの図において、同様な要素は同様に番号が付されている。
【００１４】
ビット線におけるより大きい通電容量を備えるＭＲＡＭ構造を、従来のデバイスと比較して付加的なマスクレベルを通してそうする必要をなくすようなやり方で実施する手段を提供するための方法および構造が本明細書中で開示される。本明細書中で開示される構造およびプロセスは、ＦＥＴベースのデバイスの文脈において提示されるが、本開示の主要な特徴要件が、例えば、クロス・ポイントＭＲＡＭデバイスを含む（ただしこれに限定されない）他の構造にも応用可能であることも考えられる。
【００１５】
簡潔に言えば、従来のビット線およびハードマスク・バイア構造の代わりにスロット・バイア・ビット線構造が作られ、従来のハードマスク・バイア構造は、磁気スタック頂部のハードマスク層を上部ビット線に接続するために用いられる。これは、例えば、ＭＴＪおよびＭＴＪスタックの底部を下部配線レベルに接続する側方ストラップの上方にエッチ停止層を作ることにより達成され得る。従って、ハードマスク・バイアの機能は、非常に小さいバイアの代わりにスロット（または溝）として実施され得る。さらに、特定の上部および下部配線レベルの間に存在する残りの（例えば、論理配線のための）従来のバイア・フィーチャと同じマスク上にこれらのスロットを組み込むことにより、余分なマスクおよび従来のハードマスク・バイア・フィーチャのパターニングの必要がなくなる。
【００１６】
最初に図１を参照すると、従来のＦＥＴベースのＭＲＡＭデバイス１００の一部の断面図が示してある。特に、図１に描かれるようなＭＲＡＭデバイス１００は、レベル間誘電体（ＩＬＤ）材料１０４（例えば、ＴＥＯＳ、ＳｉＣＯＨ）の下部層中に形成された下部配線レベル１０２、および上部配線レベル１０６を含んでいる。ＦＥＴベースのアーキテクチャの結果として、２つの個別のレベル間誘電体（ＩＬＤ）層１０８、１１０（例えば、ＳｉＮ、ＳｉＣＮ、ＴＥＯＳ、ＳｉＣＯＨ）が下部配線レベル１０２の上に形成される。導電性金属ストラップ１１４を下部配線レベル１０２中の導体１１６と接続するストラップ・バイア１１２の画成を容易にするために、ＩＬＤ層１０８が最初に形成される。上記で指摘されたように、次に導体１１６が、下に横たわる半導体ウェハ（図示せず）の能動領域中に形成されたアクセス・トランジスタにＭＲＡＭセルを結合する。
【００１７】
金属ストラップ１１４の他端および頂部には、デバイス１００のＭＴＪスタック１１８が配置されている。示されるように、ＭＴＪスタック１１８は、下部配線レベル１０２中のビット線１２０の真上で位置合わせされており、導体１２０は、データをＭＲＡＭセルに書き込むために導体１２４と共に用いられる。描かれた例においては、金属ストラップ１１４は、ＩＬＤ層１１０中に形成されているが、金属ストラップ１１４は、もう一つの選択肢として、デュアル・ダマシン・プロセスの一部としてストラップ・バイア１１２と共にＩＬＤ層１０８中に形成することができるであろう。いずれにせよ、スタック／ハードマスクを上部配線レベル１０６に接続する役をするバイア１２６の形成の間、ＭＴＪスタック１１８に十分な保護を提供するために導電性ハードマスク１２２がＭＴＪスタック１１８の上に形成される。
【００１８】
導電性ハードマスク１２２の頂部をデバイス１００の対応するビット線１２４に接続するために、ハードマスク・バイア１２６がＩＬＤ層１１０内部に形成される。例示目的のため、上部レベル１０６中の配線（例えば、ビット線１２４）は９０度回転して示してある。なぜならば、ＭＲＡＭデバイス１００の上部および下部配線の線は一般に互いに直交しているからである。加えて、比較目的のため、下部レベル１０２中の導電性ランディング・パッド１３０を上部配線レベル１０６中の別の導体１３２に接続するためにＩＬＤ層１０８および１１０双方を通って形成された論理バイア１２８も示してある。そのような論理回路系は、メモリ配列周囲に一般に見られ、メモリ素子を駆動するため、または埋め込みＭＲＡＭデバイス素子を利用し得る他の論理機能を実行するために用いられる。
【００１９】
ＦＥＴベースのＭＲＡＭデバイス１００の形成において、ハードマスク・バイア１２６とビット線１２４との間のオーバーレイ公差に関する非常に厳密な要件でハードマスク・バイア１２６を作るために別個のマスクおよびエッチまたは無電解めっきが一般に用いられる。ビット線１２４は、ＭＴＪスタック１１８内部の磁気学から比較的遠く、従って、ビット線１２４を通る所与の書き込み電流について小さい切り換えフィールドのみが生成されることを示す。ハードマスク・バイア１２６に関して、論理バイア１２８は、別個のマスクを用いて、例えば、上部レベル配線溝を用いるデュアル・ダマシン法で形成される。
【００２０】
ハードマスク・バイア１２６の形成が付加的なマスキング・レベルを用い、自己整合されないので、低下したデバイス歩留まりだけでなく、より長い／より複雑な処理経路と関連した費用がある。あいにく、小さい寸法を有するＭＴＪデバイスを画成するための現行の処理方式は、より薄いハードマスクの使用に有利であり、従って、ハードマスク１２２の頭部を上部のビット線１２４と接触させるために、レベル間バイア画成が継続的に必要であった。この目的のため、現行の方法は、決定的なオーバーレイ公差を有する余分なフォトマスク・レベルを用いてハードマスクを作るための方式、複雑な電気めっき方式、または複雑なシングル、ダブル、もしくはトリプル・ダマシン・プロセス・フロー、あるいはそれらの方式を含んでいた。
【００２１】
従って、本発明の実施形態に従い、図２は、スタック・ハードマスク１２２に結合され、ＭＴＪスタック１１８との単純かつ信頼性の高い接触を提供するためにハードマスク・バイア処理を別の既存の金属レベルと組み合わせるやり方で形成されたスロット・バイア・ビット線２０２を有するＭＲＡＭデバイス２００の断面図である。これは、１つの実施形態において、ハードマスク／ＭＴＪスタック・エッチング後に形成されるエッチ停止層２０４を使用して実現され、ＩＬＤ層１１０における論理バイア１２８の形成と同時のスロット・バイア・ビット線２０２のエッチングがこれに続く。図２から留意されるように（さらに、以下でより明らかになるように）、論理バイア１２８が（下部レベル導体１３０から上部レベル導体１３２まで導体１３０をずっと延ばす代わりに）、ストラップ・バイア１１２が形成されるのと同時に下部レベル導体１３０上に画成される導電性ランディング・パッド２０６上に形成される。図２のＭＲＡＭデバイス２００を形成するための代表的なプロセス・フローが図３〜図７に示してある。
【００２２】
図３に始まり、第１のＩＬＤ層１０８が金属配線レベル１０２上に堆積され、その後シングル・ダマシン処理（すなわち、ＩＬＤパターニング、エッチング、ライナ／金属堆積、ＣＭＰ等）によりストラップ・バイア１１２が形成される。図１の従来のデバイス１００と対照的に、ランディング領域２０６も、ＩＬＤ層１０８中でストラップ・バイア１１２と同時にパターニングおよび形成され、次のステップの間に論理バイアが形成される位置に対応する。次に、金属ストラップ１１４のための金属がＩＬＤ層１０８上に形成され、続いて磁気スタック１１８材料、その後ハードマスク１２２材料が形成される。ハードマスク１２２は、例えば、約２００オングストローム（Å）〜約２０００Å程度の厚さであり得る。次にハードマスク層１１２およびＭＴＪスタック１１８双方がパターニングおよびエッチングされ、ストラップ金属層１１４上で停止する。
【００２３】
図４に移り、ストラップ金属層１１４は、側方ストラップ部分を形成するためにパターニングされ、続いて薄いエッチ停止層２０４（例えば、５００ÅのＳｉＮ）および誘電性充填材料１１０ａ（例えば、ＴＥＯＳ）が形成される。誘電性材料１１０ａは、エッチ停止層２０４が誘電性材料１１０ａに関して選択的にエッチングされ得るように選ばれる。万一特定の誘電性材料１１０ａが、（ハードマスク１２２の真上の）エッチ停止層２０４の一番上の部分を露出されたままにしておくように自己平坦化性でなければ、エッチ停止層２０４の頂部を露出させるために化学機械研磨（ＣＭＰ）ステップを実行できる。上記で示されたように、図に描かれたエッチ・ベースのパターニングとは対照的に、もう一つの選択肢として金属ストラップ１１４をダマシン法で形成され得ることも考えられる。
【００２４】
エッチ停止層２０４の頂部表面を露出するとすぐに、図５に示されるように、ＩＬＤ層１１０ａを著しくエッチングすることなく、ハードマスク１２２上方のエッチ停止層２０４を開口するために選択的エッチングが用いられる。これに続いて、このレベルについてのＩＬＤ画成を完了するために、層１１０ｂの別の誘電体堆積が行われる。図４に関連して説明されたＣＭＰステップを（もし用いられれば）、選択的エッチングがもはや必要ではないように、ハードマスク１２２の上のエッチ停止層２０４を開口するように調整できることが理解されるであろう。しかしながら、選択的エッチングは、研磨操作のための追加のプロセス・ウインドウを提供し、ＣＭＰステップの間のハードマスク剥離を防ぐ付加的な利点を有する。層１１０ｂの上部表面における微細形状（トポグラフィ）の量に応じて、この層の堆積後に、続くリソグラフィ用にこの層を十分平坦化するためにＣＭＰステップを用い得る。
【００２５】
図６は、スロット・ビット線開口部２０８および論理バイア開口部２１０双方のリソグラフィ的パターニングおよび形成を例示し、ＩＬＤ層１１０ａ、１１０ｂ中にこれらの開口部を形成するために用いられるエッチ・プロセスは、エッチ停止層２０４およびハードマスク１２２双方について選択的である。開口部２０８および２１０の画成後、上部レベル論理配線のための溝が画成され得るように開口部を再充填するために平坦化材料（図示せず）が用いられる。平坦化材料は、有機ケイ酸塩またはデュアル・ダマシン処理技術における当業者に知られている何か他の適切な材料であり得る。
【００２６】
平坦化充填材料がひとたび加えられると、図７に示されるように（ビット線スロット開口部２０８は、マスキングによって保護されている）、上部レベル論理配線溝２１２のエッチングに先立ってマスキング・ステップが用いられる。上部レベル論理配線溝２１２をエッチングする際、溝エッチングの終了までに論理バイア２１０の底部から充填材料を一掃するために十分な時間をかけて、標準充填−オープン・エッチも実行される。ビット線スロット開口部２０８が上部レベル論理配線溝エッチングから実質的にマスキングされているので、平坦化充填材料は、その時点ではまだそこから一掃されていない。次に、論理バイア２１０の底部のエッチ停止層２０４の部分が、論理バイアと金属ランディング領域２０６との間の電気接続を可能にするために、エッチングにより除去される。ビット線スロット開口部２０８中の残る充填材料が次に、ハードマスク１２２またはエッチ停止層２０４を攻撃しない適切な充填材料除去エッチングによって除去される。
【００２７】
プロセス・ウインドウ問題のために実施が幾分困難になるが、もし論理バイア・エッチが、エッチ停止層２０４を通って延設され、次に、誘電体層１０８を通って金属パッド１３０のすぐ上の論理バイアに達するまで連続されれば、ランディング領域２０６の使用は省かれ得る。これは、エッチ停止層２０４がＭＴＪの近傍で腐食されないように、ビット線スロット開口部２０８を十分にマスキングすることにより可能になる。この方式の利点は、論理バイア抵抗が低減されることおよび前記バイアを位置合わせするための要件が緩和される可能性である。代わりに、金属ライナ材料を含み得る二層レジストを用いた処理が可能であるが、平坦化方法は、最新のエッチングにおける方法と最も適合性が高い。
【００２８】
最後に、図８は、論理バイア１２８、上部レベル導体１３２、およびビット線スロット２０４を同時に充填および研磨するためにダマシン様プロセスが用いられた後の構造を例示する。プロセス・フロー図において具体的に例示されていないが、ビット線スロットと上部レベル論理導体との間のどのような接続も、ストラップ・バイアが存在しない周辺領域において作ることができ、従って、直下の層への短絡のリスクが回避される。加えて、上部レベル論理配線溝マスクは、適切な周辺領域でビット線スロットと重なり、他の場所で論理バイアと重なるように設計される。
【００２９】
図９は、デバイスの論理部分の上部および下部配線レベルとデバイスの配列部分との間の関係を例示する、図２のＭＲＡＭデバイスの平面図である。再度、この簡略化された例において、ビット線スロット２０２は、デバイス２００の周辺論理回路系と関連した上部レベル論理導体と接続されたように示してない。対照的に、図１０は、ビット線スロット２０２ａおよび２０２ｂが配列セルの各列のためのビット線導体として用いられる簡略化された配列３００のさらなる例を示している。ビット線導体に加え、スロット構成を、大電流が流れ、低い静電容量を特に必要とすることが全く無いどのような周辺領域においても用いることができる。例えば、スロット２０２ｃは、その中に大電流の領域を表している、デバイス３００の周辺の上部レベル配線線１３２の１つと接続されている。そのような大電流領域を除き、スロット・ビット線は、より高い静電容量に関連しているので、一般に論理回路系において用いられず、従って、たとえスロット・ビット線が多少低い抵抗を有していても、回路速度は最適化されない。
【００３０】
多くの他のタイプのメモリ・デバイスと異なり、ＭＲＡＭデバイスのＭＴＪ静電容量は、支配的なデバイス静電容量である。従って、深いスロット・バイアの使用に関連する付加的な静電容量は無視でき、論理回路系の場合のような、関連した速度犠牲は皆無である。従って、ＭＲＡＭ配列におけるスロット・バイア・ビット線の使用により、（ビット線におけるより少ない抵抗は、所与の切り換え電流および関連する切り換えフィールドのためにより低い電源電圧を用い得ることを意味するので）配列のより低パワーの操作は、実現できる１つの利点である。他方で、これは、より高い密度、より大きい電流、メモリ素子の選択におけるより高い融通性、強磁性ライナの必要を排除することによるデバイス単純化のような他の利点と交換できる。
【００３１】
処理の観点からは、現在の構成は、（電流重心がＭＴＪにより近いので）所与の電流でより高い磁場をＭＴＪに提供するが、集積方式は、それにもかかわらず、埋め込みメモリ・アプリケーションとロジックを共有する現行の配線技術と共存できる。スロット・ビット線方法も、ＭＴＪハードマスクに関して処理を単純化する。なぜならば、現行のハードマスク・バイア処理は、余分なステップを追加し、デバイスがより小さい寸法にスケール変更されるにつれて極めて厳格なリソグラフィ・オーバーレイ要件を受けるからである。
【００３２】
本発明を１つ以上の好ましい実施形態に関連して説明してきたが、本発明の範囲を逸脱することなく種々の変更を行えることおよび本発明の要素を均等物で置き換え得ることが当業者により理解される。加えて、特定の状況または材料を本発明の教示に適合させるために、本発明の本質的な範囲から逸脱することなく多くの変更を行うことができる。従って、本発明が、本発明を実行するために考えられた最良の態様として開示された特定の実施形態に限定されないこと、および本発明が、添付の特許請求の範囲に入るすべての実施形態を含むことが意図される。
【図面の簡単な説明】
【００３３】
【図１】従来のＦＥＴベースのＭＲＡＭデバイスの断面図である。
【図２】本発明の実施形態による、スロット・バイア・ビット線を有するＭＲＡＭデバイスの断面図である。
【図３】図２のＭＲＡＭデバイスを形成するための代表的なプロセス・フローを例示する。
【図４】図２のＭＲＡＭデバイスを形成するための代表的なプロセス・フローを例示する。
【図５】図２のＭＲＡＭデバイスを形成するための代表的なプロセス・フローを例示する。
【図６】図２のＭＲＡＭデバイスを形成するための代表的なプロセス・フローを例示する。
【図７】図２のＭＲＡＭデバイスを形成するための代表的なプロセス・フローを例示する。
【図８】図２のＭＲＡＭデバイスを形成するための代表的なプロセス・フローを例示する。
【図９】図８のバイア・スロット・ビット線ＭＲＡＭデバイスの平面図である。
【図１０】本発明のさらなる実施形態による、スロット・バイア・ビット線ＭＲＡＭデバイスの別の構成の平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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