(57)【要約】  ＭＭＩＣチップを有する単結晶ウェハを提供することを含む方法。各チップは、ウェハによって設けられる半導体基板の第１の表面部分にある能動デバイスと、半導体基板の第２の表面上に配置される第１の部分を有する電気配線とを有する。半導体基板の構造は、その中を貫通するバイアを有し、電気配線の第２の部分は、バイアの中を通って、能動デバイスに電気的に接続される。多層配線構造がウェハ上に形成され、チップのうちの対応するチップの第２の表面部分の上に信号ルーティングセクションを設ける。各セクションは誘電体層及び電気導体を有し、そのような電気導体は、能動デバイスに電気信号をルーティングするために、そのような能動デバイスに電気的に結合される。各チップ及び対応する信号ルーティングセクションが、ウェハから切り離される。
2009500847.tif 000002
【特許請求の範囲】
【請求項１】
半導体構造を形成するための方法であって、
単結晶ウェハを配設し、該ウェハは複数のＭＭＩＣチップを有し、該チップの各々は、
前記ウェハによって設けられる半導体基板の第１の表面部分に形成される能動デバイスと、第１の部分が前記半導体基板の第２の表面部分の上に配置される電気配線とを有し、前記半導体基板の構造は、その中を貫通するバイアを有し、前記電気配線の第２の部分が、該バイアの中を通って、前記能動デバイスに電気的に接続され、
前記ウェハ上に多層配線構造を形成し、該多層配線構造は複数の信号ルーティングセクションを有し、該信号ルーティングセクションの各々は、前記チップのうちの対応するチップの前記第２の表面部分の上に形成され、前記セクションの各々は、複数の誘電体層と、複数の電気導体とを有し、該電気導体の少なくとも１つは、前記能動デバイスに電気的に結合されて、該能動デバイスに電気信号をルーティングし、
前記複数のチップ及び前記信号ルーティングセクションの対応するセクションの各々を、前記ウェハから切り離す、
ことを含む方法。
【請求項２】
前記多層配線構造は、前記電気導体及び前記誘電体層の一部が、前記ウェハの外部領域と、前記能動デバイスと熱接触している領域との間に熱導体を配設するように形成される、請求項１に記載の方法。
【請求項３】
前記多層配線構造は、前記電気導体及び前記誘電体層の一部が、前記能動デバイスとの間でマイクロ波エネルギーを結合するマイクロ波伝送回路の接地面部分を配設するように形成される、請求項１に記載の方法。
【請求項４】
前記多層配線構造は、前記電気導体及び前記誘電体層の一部が、前記ウェハの外部領域と、前記能動デバイスと熱接触している領域との間に熱導体を配設するように形成される、請求項３に記載の方法。
【請求項５】
前記多層配線構造の形成は、複数の前記電気導体及び前記誘電体層が前記複数のチップの前記第２の表面部分の上に配置される間に、前記ウェハ上に複数の前記電気導体及び前記誘電体層を形成すると共に処理することを含む、請求項１に記載の方法。
【請求項６】
前記処理はフォトリソグラフィ工程を含む、請求項５に記載の方法。
【請求項７】
前記第１の表面部分の上にコンフォーマル材料の層を塗布し、
前記コンフォーマル材料上に単結晶支持体を配置し、
前記単結晶支持体上に前記多層配線構造を形成する、
ことを含む、請求項１に記載の方法。
【請求項８】
前記単結晶支持体はサファイアである、請求項７に記載の方法。
【請求項９】
前記コンフォーマル材料はワックスである、請求項８に記載の方法。
【請求項１０】
前記多層配線構造の形成は、複数の前記電気導体及び前記誘電体層が前記複数のチップの前記第２の表面部分の上に配置される間に、前記ウェハ上に複数の前記電気導体及び前記誘電体層を形成すると共に処理することを含む、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概括的にはモノリシックマイクロ波集積回路（ＭＭＩＣ）に関し、より詳細には、そのような回路において用いられる多層信号ルーティングに関する。
【背景技術】
【０００２】
当該技術分野において知られているように、マイクロ波モノリシック集積回路（ＭＭＩＣ）は、広範な用途を有する。１つの用途はミリメートル波システムである。これらのミリメートル波システムの多くは、さらに高い性能を達成するために、また益々小さくなるシステムサイズの割当てが減少の一途を辿ることに対応するために、さらに高い回路集積度を必要としている。この新たな集積度を達成する際に生じる問題は、集積回路内に現在埋め込まれている複数の機能への接続及び／又は配線（本明細書では、信号ルーティングとも呼ぶ）がさらに難しくなることである。システムの一例として、アクティブフェーズアレイアンテナシステムのサイズは、アンテナ素子間の間隔によって仕様が決定される。この素子間隔は、送信及び／又は受信の機能のために必要とされる回路を配置するための最大利用可能面積を制限する。周波数がミリメートル波に達すると、この面積は、封止されたパッケージ内にある送信／受信（Ｔ／Ｒ）モジュールのような従来のシステムアーキテクチャが実現不可能になるところまで減少する。一体型ＭＭＩＣの開放型アーキテクチャ及び集積度を高めたサブアレイが唯一の代替手段となり、そのため、機能を相互接続することが問題になる。このサイズの制約を大局的に見ると、３０ＧＨｚにおける半波長素子間隔は概ね０．５３３４ｃｍ（０．２１０インチ）であり、９０ＧＨｚでは０．１７７８ｃｍ（０．０７０インチ）である。この利用可能な空間内に最小限の機能をうまく収めることは、極めて難しい問題である。この場合の最小限の回路は、受信用の低雑音増幅回路（ＬＮＡ）及び位相／振幅設定回路、並びに送信用の電力増幅回路（ＰＡ）及び位相／振幅設定回路から成る。信号の配線又はルーティング、及びそれに関連する接続は貴重な空間を占有し、このことは、システムの劣化に繋がることがある。
【０００３】
マイクロ波モジュール及びサブシステムの周囲で信号及び制御をルーティングするために用いられる１つの技法は、多層プリント回路基板による。より詳細には、ガリウムヒ素ＭＭＩＣは、前面（フロントサイド）ワイヤボンド（フェイスアップＭＭＩＣ）、又は前面バンプ（フリップＭＭＩＣ）、又は直接背面（バックサイド）配線（Direct to Back-side Interconnect：Ｄ−ｂｉｔ）による背面バンプのいずれかによって、これらの基板に実装される。現在の標準的なウェハ処理は、ウェハソーストリート（saw street）及び離隔した信号パッドのための背面金属パターニングの可能性を提供する。
【発明の開示】
【課題を解決するための手段】
【０００４】
本発明によると、半導体構造を形成するための方法が提供される。本方法は、単結晶ウェハを配設することを含み、ウェハは複数のＭＭＩＣチップを有し、チップの各々は、ウェハによって設けられる半導体基板の第１の表面部分に形成される能動デバイスと、第１の部分が半導体基板の第２の表面部分の上に配置される電気配線とを有する。半導体基板の構造は、その中を貫通するバイアを有し、電気配線の第２の部分が、バイアの中を通って、能動デバイスに電気的に接続される。本方法は、ウェハ上に多層相互接続（配線）構造を形成し、多層配線構造は複数の信号ルーティングセクションを有し、信号ルーティングセクションの各々は、チップのうちの対応するチップの第２の表面部分の上に形成されることを含む。セクションの各々は、複数の誘電体層と、複数の電気導体とを有し、電気導体の少なくとも１つは、能動デバイスに電気的に結合され、それによって、能動デバイスに電気信号をルーティングする。本方法は、複数のチップ及び信号ルーティングセクションの対応するセクションの各々を、ウェハから切り離すことを含む。
【０００５】
一実施の形態においては、多層配線構造は、電気導体及び誘電体層が、ウェハの外部領域と、能動デバイスと熱接触している領域との間に熱導体を配設するように形成される。
一実施の形態においては、多層配線構造は、電気導体及び誘電体層が、能動デバイスとの間でマイクロ波エネルギーを結合するマイクロ波伝送回路の接地面部分を配設するように形成される。
【０００６】
一実施の形態においては、多層配線構造の形成は、複数の電気導体及び誘電体層が複数のチップの第２の表面部分の上に配置されている間に、ウェハ上に複数の電気導体及び誘電体層を形成すると共に処理することを含む。
【０００７】
一実施の形態においては、処理はフォトリソグラフィ工程を含む。
一実施の形態においては、本方法は、半導体ウェハの第１の表面部分の上にコンフォーマル材料の層を塗布すること、コンフォーマル材料上に単結晶支持体を配置すること、及び単結晶支持体によって支持されている間に半導体ウェハの第２の表面部分の上に多層配線構造を形成することを含む。
【０００８】
一実施の形態においては、単結晶支持体はサファイアである。
一実施の形態においては、コンフォーマル材料はワックスである。
そのような構成によれば、所与のエリアの中に必要とされるシステム機能を収容し、それでも、それらの機能を相互接続するだけの十分な場所が与えられる。これは、薄い半導体ウェハ上に形成される一体型ＭＭＩＣの前面及び背面の両方において利用可能な空間を最適化することによって達成される。
【０００９】
したがって、本発明によれば、ＤＣバイアス接続、デジタル制御接続及びＲＦ接続に関して、密集した回路とシステムとの配線が、背面（すなわち、回路のための能動デバイスを形成するための面と反対側にあるウェハの面）上に設けられる。それゆえ、本発明は、多層背面処理によって、一体型ＭＭＩＣの背面を利用し、ＭＭＩＣの周囲で制御及び信号の両方をルーティングできるようにするＭＭＩＣ及びＭＭＩＣ工程を提供する。
【００１０】
本発明の１つ又は複数の実施形態の詳細を、添付の図面及び以下の説明において述べる。本発明の他の特徴、目的及び利点は、その説明及び図面から、並びに特許請求の範囲から明らかになるであろう。
【００１１】
種々の図面における類似の参照符号は類似の構成要素を示す。
【発明を実施するための最良の形態】
【００１２】
ここで図１を参照すると、ここでは、たとえばＧａＡｓ又はＩｎＰのようなＩＩＩ−Ｖウェハを有する単結晶半導体ウェハ１０が示される。ウェハ１０は多数の領域１２を有する。領域１２のうちの１つを例示する断面図が図２Ａに示される。領域１２は、複数のＭＭＩＣチップ１４を提供する。図２Ａに示される例示的なＭＭＩＣチップ１４は、ウェハ１０によって提供される半導体基板２０の第１、ここでは上側、頂部又は前面（フロント）の表面部分１８に形成される能動デバイス１６を有する。能動デバイス１６は、ここでは電界効果トランジスタである。そのトランジスタは、ゲート電極２２と、電気導体２４及び２６に接続されるソース／ドレインコンタクトとを有する。電気導体３０に接続される、キャパシタ（コンデンサ）２８の下側電極２７が示される。キャパシタ２８の上側電極３２は、配線３６によって、導電性パッド３４に電気的に接続される。電気導体２４も、図に示されるように、電気コネクタ４０を通じて、導電性パッド３４に電気的に接続される。必要な電気的分離を与えるように、誘電体層４２が示される。図示される構成は例示にすぎず、図示されない他の能動デバイス及び受動デバイスを含むことが可能であることは理解されたい。図２Ａに示される構造は、従来の任意の表面処理を用いて形成することができる。
【００１３】
次に、図２Ｂを参照すると、チップ１４の背面が、任意の従来の態様で処理される。より詳細には、チップ１４の背面４４を貫通してバイア４６が形成され、電気配線４８が形成され、その第１の部分５０が半導体基板２０の下側表面部分の上に配置される。上述したように、半導体基板２０は、その中を貫通するバイア４６を有する。電気配線４８の第２の部分５４が、バイア４６の中を通って能動デバイス１６に、より詳細には、導体２４を通ってソース／ドレインコンタクトに電気的に接続される。
【００１４】
次に、図２Ｂに示されるように、コンフォーマル材料５０、ここではワックスの層が、チップの上側に配置される。その後、材料５０の外側表面は、単結晶支持体５２、ここではサファイア５２の光学的に平坦な表面に載置される。
【００１５】
次に、多層配線（相互接続）構造６０が、ウェハ上に形成される。より詳細には、多層配線構造６０は、導電層４８上に形成される。多層配線構造６０は、ここでは、フォトリソグラフィ技法を用いて、一連の、すなわち連続する層６２ａ〜６２ｎとして形成され、パターニングされる。こうして、多層配線構造６０は複数の信号ルーティングセクションを提供し、各信号ルーティングセクションは、チップ１４のうちの対応するチップの下側表面部分の上に形成される。そのセクションの各々は、複数の誘電体層６４ａ〜６４ｎと、ここで、たとえば電気導体６６ａ１〜６６ａ３、６６ｂ１〜６６ｂ４並びに６６ｎ１及び６６ｎ２として示される複数の電気導体とを有する。結果として形成される構造が、図２Ｄに示される。
【００１６】
ここで、電気導体６６ｎ２、６６ｂ４及び６６ａ３は、導電層４８の部分４８ｂ及び電気導体２４を通って能動デバイス１６との熱伝達を提供する。ここで、電気導体６６ｂ１及び６６ｂ２は接地面を提供する。ここで、電気導体６６ｎ２、６６ａ２、６６ａ１は、導電層４８の導体部分４８ａに電気的に接続される。こうして、ＲＦエネルギーがＤＣ遮断キャパシタ２８に結合されるように、マイクロ波、ここではストリップ伝送線路に、そのような伝送線路のストリップ導体として導体３０が設けられる。
【００１７】
次に、支持体５２及びコンフォーマル材料５０が除去される。こうして、図１を参照すると、領域１２の各々は、その中に、領域１２のうちの１つを例示する図３に示されるような構造を有する。
【００１８】
次に、個々のチップ１４が、信号ルーティングセクションのうちの対応するセクションと共に、ウェハから切り離される。
上記のように、多数の機能が集積されるときに、本発明の実効性が最大になることに留意されたい。本発明を考案する上での動機となったのは、薄い（５０．８μｍ（２ミル）又は１０１．６μｍ（４ミル））ＧａＡｓウェハ上に機能を集積すること、及びその技術で形成された大きなＭＭＩＣが脆弱であることである。約１０ｍｍ２のＭＭＩＣはごく普通に形成され、サブシステムの中に組み込むために処理されるが、５０ｍｍ２程度もの大きさになることがある一体型ＭＭＩＣは、あまりにも脆弱で、実際上取り扱うことはできないであろう。また、５０．８μｍ（２ミル）のウェハは、あまりにも脆くて、本明細書に記述される多層ルーティングのような事後処理を行うことはできない。本発明に対する１つの構成要素は、薄くされたウェハが、説明された背面処理において用いられる光学的に平坦なサファイア支持体５２に（ワックスで）依然として取り付けられている間に、その処理を実行することである。背面金属堆積及びパターニングはウェハ上で既に果たされているので、ウェハがサファイアウェハに依然としてしっかりと取り付けられている間に、付加的な層及びパターンの背面処理を行うことができる。新たな工程によれば、層を形成する材料が、ワックス接着剤の熱的、化学的及び機械的な限界に基づいて堆積されることが要求される。スピンオンポリマー又はラミネートポリマーのシートのような、この目的を果たすためのいくつかの材料の選択肢がある。厳密な材料は、誘電率、熱膨張係数及び層厚等の材料パラメータを選択することによって、その用途の要件を満たすように選択される。一体型ＭＭＩＣはポリマー層によって機械的に支持されることになり、上記のように、サファイア支持体５２から、積層されたウェハを除去する前に、そのウェハはダイシングされる。この時点で、結果として形成される一体型ＭＭＩＣは、次の段階のアセンブリにおいて処理するのに適しているであろう。層の数は、機能を果たすために必要なだけ多くすることができるが、ＭＭＩＣにかかる機械的な応力、及びポリマー層上に潜在的に累積される寸法公差によって制限されるであろう。
【００１９】
本発明の複数の実施形態を説明したが、本発明の精神及び範囲から逸脱することなく、種々の変更を行うことができることは理解されよう。したがって、他の実施形態も特許請求の範囲に含まれる。
【図面の簡単な説明】
【００２０】
【図１】内部に多数の領域を有する半導体ウェハの図である。
【図２Ａ】本発明による種々の製造段階にある、複数の半導体構造のうちの例示的な１つを示す、図１の線２−２に沿って見た断面図であって、図１の半導体ウェハの領域の各々は内部にそのような半導体構造を有する、断面図である。
【図２Ｂ】本発明による種々の製造段階にある、複数の半導体構造のうちの例示的な１つを示す、図１の線２−２に沿って見た断面図であって、図１の半導体ウェハの領域の各々は内部にそのような半導体構造を有する、断面図である。
【図２Ｃ】本発明による種々の製造段階にある、複数の半導体構造のうちの例示的な１つを示す、図１の線２−２に沿って見た断面図であって、図１の半導体ウェハの領域の各々は内部にそのような半導体構造を有する、断面図である。
【図２Ｄ】本発明による種々の製造段階にある、複数の半導体構造のうちの例示的な１つを示す、図１の線２−２に沿って見た断面図であって、図１の半導体ウェハの領域の各々は内部にそのような半導体構造を有する、断面図である。
【図３】図１の半導体ウェハから切り離された後の、図２Ａないし図２Ｄにおいて製造された半導体構造のうちの例示的な１つを示す断面図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【国際調査報告】
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