(57)【要約】ソース領域およびドレイン領域、フィン本体、電荷トラップ積層、およびゲートを有する、半導体基板上のｆｉｎＦＥＴベース不揮発性メモリデバイスである。フィン本体は、接触部としてソース領域とドレイン領域との間に延在する。電荷トラップ積層は、フィン本体の一部を被覆し、ゲートは、フィン本体のこの位置で電荷トラップ積層を被覆する。フィン本体は、明確な結晶質表面およびこの結晶質表面の間の遷移ゾーンが欠如するフィン本体の外周の少なくとも３／４にわたり角部のない形状を有する。
2009535800.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上のｆｉｎＦＥＴベース不揮発性メモリデバイスにおいて、ソースおよびドレイン領域と、フィン本体と、電荷トラップ積層とゲートとを有し、前記フィン本体は前記ソース領域とドレイン領域との間に延在し、前記フィン本体は前記ソース領域とドレイン領域とを接続し、電荷トラップ積層は前記フィン本体の少なくとも一部を被覆するように構成し、前記ゲートは前記フィン本体の位置で電荷トラップ積層を被覆するように構成し、前記フィン本体は角がない形状にしたことを特徴とする、ｆｉｎＦＥＴベース不揮発性メモリデバイス。
【請求項２】
請求項１に記載のｆｉｎＦＥＴベース不揮発性メモリデバイスにおいて、前記フィン本体の角のない形状を丸み付けした形状とする、ｆｉｎＦＥＴベース不揮発性メモリデバイス。
【請求項３】
請求項１または２に記載のｆｉｎＦＥＴベース不揮発性メモリデバイスにおいて、前記フィン本体は、楕円形状のうち少なくとも円形形状を有するものとする、ｆｉｎＦＥＴベース不揮発性メモリデバイス。
【請求項４】
請求項１に記載のｆｉｎＦＥＴベース不揮発性メモリデバイスにおいて、前記フィン本体を二酸化ケイ素層の上に構成し、フィン本体に隣接した二酸化ケイ素層の表面は陥凹レベル窪ませるものとする、ｆｉｎＦＥＴベース不揮発性メモリデバイス。
【請求項５】
請求項４に記載のｆｉｎＦＥＴベース不揮発性メモリデバイスにおいて、前記陥凹レベルは、電荷トラップ層および上部絶縁層の厚さと同じまたはそれ以上とする、ｆｉｎＦＥＴベース不揮発性メモリデバイス。
【請求項６】
請求項１に記載のｆｉｎＦＥＴベース不揮発性メモリデバイスにおいて、前記フィン本体は独立した状態にする、ｆｉｎＦＥＴベース不揮発性メモリデバイス。
【請求項７】
半導体基板上のｆｉｎＦＥＴベース不揮発性メモリデバイスであって、ソースおよびドレイン領域と、フィン本体と、電荷トラップ積層とゲートとを有し、前記フィン本体はソース領域とドレイン領域との間に延在し、前記フィンは前記ソース領域およびドレイン領域を接続し、前記電荷トラップ積層は前記フィン本体の少なくとも一部を被覆するように構成し、前記ゲートは前記フィン本体の位置で前記電荷トラップ積層を被覆するように構成した、該不揮発性メモリデバイスの製造方法において、
前記フィン本体（９）が角のない形状となるようにフィン本体を成形するステップを、
有するものとしたことを特徴とする、ｆｉｎＦＥＴベース不揮発性メモリデバイスの製造方法。
【請求項８】
請求項７に記載のｆｉｎＦＥＴベース不揮発性メモリデバイスの製造方法において、前記フィン本体の成形は、約８５０〜１０００°Ｃの高温で水素環境における焼きなましステップを有するものとする、ｆｉｎＦＥＴベース不揮発性メモリデバイスの製造方法。
【請求項９】
請求項７に記載のｆｉｎＦＥＴベース不揮発性メモリデバイスの製造方法において、前記基板は、単結晶シリコン層によって被覆した絶縁層を有し、ソースおよびドレイン領域およびフィン本体を、単結晶シリコン層において構成し、ソースおよびドレイン領域とフィン本体とに隣接した絶縁層をある陥凹レベルまで埋没するものとする、ｆｉｎＦＥＴベース不揮発性メモリデバイスの製造方法。
【請求項１０】
請求項９に記載のｆｉｎＦＥＴベース不揮発性メモリデバイスの製造方法において、この方法は、陥凹レベルを電荷トラップ層および上部絶縁層の厚さと同じまたはそれ以上にするようにエッチングするステップを有するものとする、ｆｉｎＦＥＴベース不揮発性メモリデバイスの製造方法。
【請求項１１】
請求項１０に記載のｆｉｎＦＥＴベース不揮発性メモリデバイスの製造方法において、エッチングは、フィン本体の下方の絶縁層が完全に被覆される高さまで行うものとする、ｆｉｎＦＥＴベース不揮発性メモリデバイスの製造方法。
【請求項１２】
請求項１１に記載のｆｉｎＦＥＴベース不揮発性メモリデバイスの製造方法において、エッチングは、フィン本体の下方の絶縁層を部分的に埋没させる第１異方性ドライエッチングを、フィン本体の下の絶縁層を除去する第２等方性酸化物エッチングと組み合わせることによって達成するものとする、ｆｉｎＦＥＴベース不揮発性メモリデバイスの製造方法。
【請求項１３】
請求項７に記載のｆｉｎＦＥＴベース不揮発性メモリデバイスの製造方法において、この方法は、
フィン本体が独立状態となるように、基板表面とフィン本体との間にギャップ領域を設けるステップを、
含むものとする、ｆｉｎＦＥＴベース不揮発性メモリデバイスの製造方法。
【請求項１４】
請求項１３に記載のｆｉｎＦＥＴベース不揮発性メモリデバイスの製造方法において、基板は、エピタキシャルＳｉ−Ｇｅ層によって被覆した単結晶シリコンウエハを有し、ＳｉＧｅ層はエピタキシャルＳｉ層によって被覆し、ソースおよびドレイン領域とフィン本体とはエピタキシャルＳｉ層において構成し、ギャップ領域の形成は、フィン本体の下方におけるエピタキシャルＳｉＧｅ層の除去を有するものとする、ｆｉｎＦＥＴベース不揮発性メモリデバイスの製造方法。
【請求項１５】
請求項１に記載のｆｉｎＦＥＴベース不揮発性メモリデバイスを少なくとも１個有するメモリアレイ。
【請求項１６】
請求項１に記載のｆｉｎＦＥＴベース不揮発性メモリデバイスを少なくとも１個有する半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ用途のデバイスに関するものである。同様に、本発明は、このデバイスの製造方法にも関するものである。さらに、本発明は、不揮発性メモリ用途のこのデバイスを有するメモリアレイに関するものであり、不揮発性メモリ用途のこのデバイスを有する半導体デバイスにも関するものである。
【背景技術】
【０００２】
ＳＯＮＯＳ（二酸化ケイ素‐窒化ケイ素‐二酸化ケイ素‐シリコン）およびＳＨＩＮＯＳ（シリコン‐高誘電率膜‐窒化ケイ素‐二酸化ケイ素‐シリコン）メモリデバイス等の電荷トラップ不揮発性メモリデバイス（ＮＶＭデバイス）は、４５ｎｍノードおよびそれより小さいＣＭＯＳ生成デバイスにおいてフラッシュメモリデバイスを可能にする適切な対象と考えられている。ＳＯＮＯＳおよびＳＨＩＮＯＳメモリデバイスは、比較的減少したプログラミングおよび消去電圧を示す。さらに、これらのデバイスは、埋設ＮＶＭデバイスの場合ＣＭＯＳロジックを集積するのが比較的簡単である。
【０００３】
概してＭＯＳＦＥＴデバイスに基づく平面ＮＶＭデバイスは、短チャネル効果により４５ｎｍノードを超えて拡張可能であることはほとんどない。当業者には既知であるように、デバイス特性の改良は、ｆｉｎＦＥＴ構造の適用によって得られる。
【０００４】
ｆｉｎＦＥＴにおいて、絶縁層の上部に、（比較的狭い）シリコンライン（フィン）を、ソース領域とドレイン領域との間に形成し、チャネルとして作用する。次に、直線形状の制御ゲートを、フィンを横切るように形成する。薄いゲート酸化物フィルムによってフィンから分離し、制御ゲートは、（断面図では）側壁とフィンの頂面との両方に囲まれ、フィンは、フィンチャネル上のゲートによって比較的大きい電界効果を有する。
【０００５】
ｆｉｎＦＥＴベースＮＶＭデバイスは、例えばＯＮＯ積層（酸化シリコン‐窒化シリコン‐酸化シリコン）、または高誘電率材料から成る電荷トラップ積層、窒化シリコンから成る層、および二酸化シリコンから成る層のいずれかを有する。この電荷トラップ積層において、窒化シリコン層は、制御可能に電荷を保持するように構成する。
【０００６】
概して、電荷トラップ積層は、側壁およびシリコンフィンの頂面の両方を覆う。
【０００７】
ＳＯＮＯＳ不揮発性メモリおよび、概して電荷トラップ積層に基づく不揮発性メモリの品質は、チャネル領域に隣接した下部の酸化物層の厚さにより変化しやすい。下部の酸化物は通常、堆積により形成される酸化物層よりも良品質を有する成長酸化物である。概して、成長酸化物は、低密度欠陥、例えばピンホールがある。
【０００８】
それにも関わらず、酸化物の厚さのわずかな変化が、下部の酸化物を通過するトンネル電子に大きく影響を与える。様々なトンネリング機構（例えば、直接トンネリング、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ、修正Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）のトンネル電流は、下部の酸化物厚さに指数関数的な依存性を示すことが知られている。下部の酸化物のわずかな変化は、結果として窒化物層に注入する電荷を大きく変化させ、したがって、（プログラミングまたは消去に対する）閾値電圧が変化する。
【０００９】
電荷は、窒化物層において局在できるため、不揮発性メモリセル以外の下部酸化物の厚さ変化は、トラップ電荷の局所変化および閾値電圧の局所変化を導く。下部酸化物の厚さ変化が、チャネル領域上で均一でないとき、この結果、高い閾値電圧を有する部分的にプログラムされたセル面積および低い閾値電圧を有する残りの（プログラムされていない）セル面積となる。
【００１０】
明らかに、これは、ｆｉｎＦＥＴ ＳＯＮＯＳメモリデバイスの特徴に望ましくない効果を与え、下部の酸化物は、フィンの形成後に成長し、このフィンは、異なる結晶方位を持つエッジ（遷移ソーン）に面する多くの結晶を有する。この結果、局所的に異なる閾値電圧を有するプログラムされたチャネル領域ができる。すなわち、プログラムされた不揮発性メモリデバイスの準閾値電圧を下げ、大きく変化することがある（電気的な）プログラミングウィンドウ（窓）を作る。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、電子的特性変化を小さくするｆｉｎＦＥＴ不揮発性メモリデバイスを提供することである。
【課題を解決するための手段】
【００１２】
この目的は、請求項１に規定したｆｉｎＦＥＴベース不揮発性メモリデバイスによって達成される。
【発明の効果】
【００１３】
有利には、フィンの形、すなわち、コーナー（角）のない形状の結果として、フィン上に異なる結晶表層をほぼ持たない。基本的に、適合形状の結果、結晶面の間に端縁または遷移ゾーン等の不連続構造は起こらない。したがって、これらの遷移領域がないため、結晶配向性に対する下部酸化物の成長率依存性を排除できる。したがって、下部酸化物の成長率は、フィン表面上でほぼ均一になる。その結果、下部酸化物は、その厚さ変化（あるにしても）をほとんどなくし、したがって、電荷トラップ積層は、より均一なトンネリング特性を有することができる。
本発明の一態様において、フィン本体は二酸化ケイ素層の上に構成し、フィン本体に隣接する二酸化ケイ素層の表面を、陥凹レベルまで窪ませる。したがって、フィンに隣接した表面を窪ませることによって、電荷トラップ層により完全にフィン本体を覆うことが可能となる。
【００１４】
本発明のさらなる態様において、陥凹レベルは、電荷トラップ層および上部絶縁層の厚さと同じまたはそれ以上とする。有利なことに、ゲートがフィン本体の周りの電荷トラップ積層を全て覆うため、不揮発性メモリデバイスのプログラミング能力は改良される。
【００１５】
本発明はまた、請求項７において定義したｆｉｎＦＥＴ不揮発性メモリデバイスの製造方法にも関する。
【００１６】
本発明の一態様において、フィン本体の成形は、約８５０〜１０００°Ｃの高温での水素環境における焼きなますステップを有する。焼きなまし処理は、有利なことに、表面の再構築を達成し、フィン本体のコーナー（角）のない形状を形成する。すなわち、フィンの再構築された（適合した）形状は、異なる結晶質の表面およびこれらの結晶質表面の間にある遷移ゾーンをなくす。
【００１７】
本発明のさらなる態様において、この方法は、フィン本体の下の絶縁層を完全に除去したレベルまで拡張したエッチングを行う。有利なことに、浮遊フィン本体が得られ、最高被覆率を提供する電荷トラップ積層材料によって完全にカプセル封入する。この実施形態において、電荷トラップ積層は、制御ゲートによって完全にカプセル封入し、その結果、続いて制御ゲートと電荷トラップ積層との間の最高カップリングが得られる。
【００１８】
したがって、フィン本体が独立している、ｆｉｎＦＥＴ不揮発性メモリデバイスが得られる。
【００１９】
有利なことに、この実施形態は、電荷トラップ積層によってチャネル領域の最高被覆率を提供する。
【００２０】
同様に、この実施形態は、ゲートが電荷トラップ積層を包囲するため、電荷トラップ積層とゲートとの間に最高カップリングを生むことを可能にする。
【００２１】
本発明はまた、上述したｆｉｎＦＥＴ不揮発性メモリデバイスを少なくとも1個有するメモリアレイに関する。
【００２２】
さらに、本発明は、上述したｆｉｎＦＥＴ不揮発性メモリデバイスを少なくとも1個有する半導体デバイスに関する。
【発明を実施するための最良の形態】
【００２３】
本発明の実施形態を、実施例により添付図面につき説明し、これら図面において対応する参照符号は対応する部分を示す。
【００２４】
図１は、ｆｉｎＦＥＴベース不揮発性メモリデバイスの実施形態のレイアウトを示す斜視図である。
【００２５】
ｆｉｎＦＥＴ構造Ｆは、絶縁層、例えば二酸化ケイ素層、またはＳＯＩ（silicon on insulator：絶縁体上シリコン）ウエハから成るＢＯＸ（埋没酸化物）層２上に設けた単結晶シリコン層１に配置する。
【００２６】
ｆｉｎＦＥＴ構造Ｆは、ソース（Ｓ）およびドレイン（Ｄ）領域３と、（比較的狭い）ラインまたはフィン４とを有し、このフィン４はソース領域とドレイン領域との間に位置してこれら領域を接続する。ソース（Ｓ）およびドレイン（Ｄ）領域３ならびにフィン領域４は、シリコン半導体材料により構成する。フィン領域４は、側壁部分および頂面部分を備えたほぼ矩形の断面を有する。
【００２７】
ゲート５を、ソースおよびドレイン領域３間で絶縁層２の上に配置し、フィン４の長さ方向Ｘにほぼ直交するＹ方向に、フィン４上に延在する。ゲート５は、メモリ素子として機能することができる電荷トラップ積層（図示せず）によってフィン４から分離する。
【００２８】
ゲート５は、適切なマスクをリソグラフィーで画定する堆積処理によって形成することができる。
【００２９】
ゲート材料は、ドープしたポリシリコンまたは金属のような任意の適切な材料とする。
【００３０】
第１断面は、フィン４の長さ方向Ｘに直交する方向（第１方向に直交する方向）であり、ゲート５の下方における電荷トラップ積層範囲を横切る、ラインＡ−Ａによって画定する。第２断面は、フィン４の長手方向Ｘに直交し、一方のソース／ドレイン領域Ｓを横切る、ラインＢ−Ｂによって画定する。
【００３１】
第３断面は、フィン４の長さ方向Ｘに平行で、一方のソース／ドレイン領域Ｓ、フィン４および他方のソース／ドレイン領域Ｄを横切る、ラインＣ−Ｃによって画定する。
【００３２】
概して、ゲート５の下方におけるフィン４の長さは、３０〜５０ｎｍであり、フィン４の幅は、概してその長さに等しいまたはそれより短い。
【００３３】
この実施例において、ゲート５は、薄層の線形形状物体として描いているが、フィン４の高さと比較してその高さ（Ｚ方向）によって決まる、板状形状である。ゲートは、ラインＡ−Ａに沿う方向に連続したラインではない。単独のフィン４との組み合わせで機能するように単に構成しただけである。
【００３４】
図２は、ゲートが位置する、図１に示すｆｉｎＦＥＴベース不揮発性メモリデバイスの従来技術のゲート部分における断面図である。
【００３５】
フィン４は、下部酸化物層６、電荷保持窒化ケイ素層７および上部絶縁層８を有する電荷トラップ積層によって覆う。
【００３６】
電荷トラップ積層６，７，８を、ゲート層５によって被覆する。
【００３７】
概して、第１または下部酸化物層６は、酸化処理によってフィン４の表面上に成長させる。窒化ケイ素層７および上部絶縁層は、その後のステップにおいて堆積する。
【００３８】
フィン４はほぼ矩形断面であり、比較的鋭い端縁およびコーナーを有する。概して、シリコンフィンに対して、上面は、配向性｛１００｝の結晶面および、配向性｛１１０｝の側壁面であるが、フィンのコーナー（フィン４の長手方向端縁として延在するコーナー）は、２個の隣接した結晶面の間の遷移として画定されない。
【００３９】
フィンのシリコン表面における結晶配向性に下部酸化物層の成長率が依存することによって、下部酸化物がフィン上で成長するとき、異なる厚さに、上部および側壁面上で酸化物が成長し、したがって、下部酸化物層６の厚さ変化は、フィン４のコーナーで起こる。
【００４０】
上述したように、下部酸化物層の厚さ変化の結果、トンネル効果の確率および窒化物層への電荷注入の局部的変動が起こり、したがって、（プログラミングまたは消去のための）閾値電圧の変化を生ずる。
【００４１】
図３は、本発明による、ｆｉｎＦＥＴベース不揮発性メモリデバイスにおける、第１製造ステップ後のゲート部分の断面を示す。
【００４２】
フィン４は、ＳＯＩ（シリコン・オン・インシュレータ：絶縁体上半導体）ウエハ上に形成する。従来技術と同様の方法により、矩形断面のフィン４を、ＳＯＩウエハの埋没酸化物２上に形成する。
【００４３】
矩形断面のフィン４の高さは、約５０〜約１００ｎｍとする。矩形断面のフィン４の幅は、約１０ｎｍ〜３０ｎｍとする。
【００４４】
オーバーエッチングにより、埋没酸化物２を、フィン４に対して窪ませる（陥凹レベルを矢印ｄで示す）ことに留意されたい。
【００４５】
図４は、本発明による、ｆｉｎＦＥＴベース不揮発性メモリデバイスの次の製造ステップ後における断面を示す。
【００４６】
下部酸化物の厚さ変化による悪影響を克服するため、本発明は、コーナー（角）のない形状である、フィン本体９を設ける、すなわち、少なくともフィン本体９にははっきりとした結晶面（表面層として現出する）およびこれら結晶面間の遷移ゾーンがほとんどないような適合形状をとる、フィン本体９を設ける。
【００４７】
表面を再構築することにより、フィンの適合形状は、明確な結晶面およびこれら結晶面間の遷移ゾーンがないようにする。
【００４８】
基本的に、この適合形状は、丸みのある幾何学的形状（ジオメトリ）であり、結晶面間における端縁およびコーナー（角）等の不連続性を生じない。
【００４９】
フィン４の長さ方向Ｘに直交する断面において、丸みのあるフィン本体９は、円形または楕円形となる。
【００５０】
ブロック形状または矩形形状のフィン４における表面を、適合フィン本体９（すなわち、フィン４の端縁またはコーナーを丸め、丸み付けしたフィン本体９を形成する）への再構築は、（約８５０〜１０００°Ｃの）高温で水素環境において焼きなます（アニール処理）ステップによって実行する。例えば、ガス環境は、１００％水素、または窒素もしくはアルゴン等の不活性キャリアガスとの水素混合気とすることができる。５〜５００ｔｏｒｒ（６６７〜６６７００Ｐａ）の圧力を使用することができる。焼きなまし時間は、１０〜６００ｓとすることができる。
【００５１】
焼きなまし処理中、矩形断面のフィン４におけるシリコン原子は、再分布し、フィン本体９の丸みのある形状をなす。
【００５２】
実際、コーナー（角）のない形状は、矩形断面のフィン４の寸法に基づいて、フィン本体の外周の少なくとも約２／３にわたる。（正方形断面であるフィン４に関しては、コーナー（角）のない形状は、外周の約３／４にわたる。）
【００５３】
焼きなまし処理は、マスキングなしで行い、そのため、ソースおよびドレイン領域も丸くなることに留意されたい。ソース／ドレイン領域は、フィンの高さとほぼ同じまたは匹敵する厚さを有し、ソース／ドレイン領域の丸みに半径は、フィンのそれと同じである。しかし、ソース／ドレイン領域は、フィンよりも広い横幅を有し、ソースおよびドレイン領域の主領域は平坦性を維持する。この丸み付けは、これらのソース／ドレイン領域に接点を設けることに関して何ら影響を与えない。
【００５４】
図５は、本発明による、ｆｉｎＦＥＴベース不揮発性メモリデバイス１０のさらなる製造ステップ後における断面を示す。
【００５５】
次のステップにおいて、下部酸化物６を、フィン本体９上で成長させる。端縁およびコーナー（角）等の不連続領域がないため、フィン本体９の結晶配向性の関数としての下部酸化物６の成長率依存性は、排除される。したがって、下部酸化物６の成長率は、フィン本体９の表面にわたり均一になる。この結果、下部酸化物はその厚さ変化は（あるとしても）ほとんどなくなる。
【００５６】
つぎに、電荷保持層７（概して窒化ケイ素）および上部絶縁層８を、丸み付けしたフィン本体９上に堆積する。
【００５７】
上部絶縁層８は、二酸化ケイ素層または高誘電率材料層とすることができる。
【００５８】
したがって、電荷トラップ積層６，７，８は、下部酸化物層６、電荷保持窒化ケイ素層７、および上部絶縁層８を有し、上部絶縁層は、二酸化ケイ素層および高誘電率材料層のうち少なくとも一方とする。
【００５９】
高誘電率材料は、酸化ハフニウムＨｆＯ２、ハフニウムケイ酸塩ＨｆｘＳｉ１-ｘＯ２（０≦ｘ≦１）、窒化ハフニウムケイ酸塩ＨｆＳｉＯＮ、酸化アルミニウムＡｌ２Ｏ３、または酸化ジルコニウムＺｒＯ２材とすることができる。
【００６０】
さらに、窒化ケイ素層は、例えば、単結晶シリコンからなる層または適切な高誘電率材料層等の高誘電率トラップ材によって置換することができる。
【００６１】
随意的に、下部酸化物の代わりに、高いシリコン含有量のＨｆｘＳｉ１-ｘＯ２のような堆積層等の、異なる下部絶縁層を用いることができる。
【００６２】
第１または下部酸化物６は、厚さ約２ｎｍとする。窒化ケイ素層７は、厚さ約６ｎｍで、第２または上部絶縁層８は、厚さ約８ｎｍとする。続いて、ゲート５を、電荷トラップ積層６，７，８の上に形成する。ゲート５は、概して、ポリＳｉ層を有し、概して電荷トラップ積層６，７，８を包囲するように構成する。
【００６３】
ゲートの幅（Ｘ方向）は、チャネル長さにほぼ等しい。ゲート層５の厚さは、約１０〜約１００ｎｍとする。
【００６４】
図６は、本発明による、ｆｉｎＦＥＴベース不揮発性メモリデバイスの改善した実施形態における断面を示す。
【００６５】
図５に示したｆｉｎＦＥＴベース不揮発性メモリデバイス１０は、ゲート５が埋没酸化物層２の表面近くの電荷トラップ積層６，７，８を十分に被覆しないため、最適ではないプログラミング能力を示すことに留意されたい。埋没酸化物層２の表面近くのこの位置におけるプログラミングは、端縁電界によって影響を受け、局部的な比較的低い閾値電圧を引き起こす。その結果、この位置で漏れを生ずる。
【００６６】
この漏れを克服するため、ｆｉｎＦＥＴベース不揮発性メモリデバイス１０は、矩形断面のフィン４の形成中にオーバーエッチング時間を延長して、陥凹レベルｄを拡張するということにより、変更する。
【００６７】
代案として、矩形断面にフィン４の形成後に、付加的なドライエッチング処理を行って埋没酸化物２をエッチングし、陥凹レベルｄを拡張する。
【００６８】
当業者には既知であるように、オーバーエッチングは、エッチング処理の異方性および／または選択性に従って制限される。
【００６９】
陥凹レベルｄを、窒化ケイ素層７および第２もしくは上部酸化物層８の厚さとほぼ同じ高さまで、またはそれ以上（言ってみれば約１２ｎｍまたはそれ以上）高くすることによって、ゲート５は、丸み付けしたフィン本体９および電荷トラップ積層６，７，８をより完全に包囲することができる。有利にも、プログラミング能力は、ゲート５がフィン本体９の周りの電荷トラップ積層６，７，８を完全に被覆するため、改善される。
【００７０】
図７は、本発明による、ｆｉｎＦＥＴベース不揮発性メモリデバイスの第２実施形態の断面を示す。
【００７１】
図７において、同一参照符号を有する部分は、先行する図面に示した部分に言及する。
【００７２】
図７は、ｆｉｎＦＥＴベース不揮発性メモリデバイスのゲート部分を横切る、ラインＡ-Ａと同一ラインに沿う断面である。
【００７３】
この第２実施形態において、ｆｉｎＦＥＴベース不揮発性メモリデバイスは、ＳＯＩ基板の単結晶表面層の上に構成する。
【００７４】
丸み付けしたフィン本体９は、独立している。すなわち、丸み付けしたフィン本体の周囲は、絶縁層２と直接接触しない。したがって、丸み付けしたフィン本体９は、電荷トラップ積層６，７，８によって完全に包囲する。丸み付けしたフィン本体９の周囲は、電荷トラップ積層６，７，８によって取り囲む。電荷トラップ積層６，７，８積層自体は、ゲート５によって取り囲む。
【００７５】
図７に示す浮遊フィンは、第一実施形態に関して上述した方法に大きく従うことによって得られる。それから、陥凹レベルｄが拡張したら（図６参照）、エッチングは、シリコンフィンの下の二酸化ケイ素を完全に除去でき、フィンが浮遊する高さまで続ける。
【００７６】
このさらなるエッチング処理は、フィンと隣接した酸化物を部分的に埋め込む異方性ドライエッチングの第１ステップと、フィンの下の酸化物を除去する等方性ドライエッチングの第２ステップとを組み合わせることによって、達成される。代案として、第２ステップは、ウエット酸化物エッチング処理（例えばＨＦ溶液により）である。
【００７７】
基板から離れたＳｉフィンの解放を防ぐため、第３実施形態に従ったｆｉｎＦＥＴベース不揮発性メモリデバイスに関する以下の説明と同じ構築法を用いる。
【００７８】
第１および第２実施形態によると、ｆｉｎＦＥＴベース不揮発性メモリデバイスは、ＳＯＩウエハの上に形成するが，第３実施形態においては、ｆｉｎＦＥＴベース不揮発性メモリデバイスは、埋没ＳｉＧｅ層を備えた単結晶シリコン基板の上に形成する。さらに、第３実施形態によると、フィンは、図７に示すように浮遊状態にある。第３実施形態によるｆｉｎＦＥＴベース不揮発性メモリデバイスの形成方法を以下に示す。
【００７９】
図８は、第２実施形態に従った、ｆｉｎＦＥＴベース不揮発性メモリデバイスの第２断面図である。
【００８０】
図８の断面は、ｆｉｎＦＥＴベース不揮発性メモリデバイスのソース（Ｓ）／ドレイン（Ｄ）領域３を横切る、ラインＢ-Ｂと同じラインに沿う断面である。
【００８１】
ソース（Ｓ）／ドレイン（Ｄ）領域３は、ＳＯＩ基板の単結晶シリコン表面層において形成し、これら領域は、ブロック形状で、ゲート５の位置の丸み付けしたフィン本体９の幅よりも比較的広い（Ｗ２＞Ｗ）。
【００８２】
ソース（Ｓ）／ドレイン（Ｄ）領域３の下方で、絶縁層２は、陥凹部２ａを示す。陥凹部２ａは、図７につき説明したようにさらなるエッチング処理の（部分的な）等方性のためにできる。
【００８３】
図９は、第２実施形態に従った、ｆｉｎＦＥＴベース不揮発性メモリデバイスの第３断面図である。
【００８４】
図９の断面は、一方のソース／ドレイン領域Ｓから他方のソースドレイン領域Ｄまで延在する、ラインＣ-Ｃと同一ラインに沿う断面である。
【００８５】
丸み付けしたフィン本体９は、ソース／ドレイン領域Ｓ，Ｄを互いに接続する。ゲート５および電荷トラップ積層６，７，８が位置するこの領域の外側では、丸み付けしたフィン本体９は、隙間領域２４によって絶縁層２の表面から離す。
【００８６】
図１０は、本発明による、ｆｉｎＦＥＴベース不揮発性メモリデバイスの第３実施形態の断面図である。
【００８７】
図１０に、同一参照番号を有する部分は、先行する図面の部分に言及する。
【００８８】
図１０の断面は、ｆｉｎＦＥＴベース不揮発性メモリデバイスのゲート部分を横切る、ラインＡ-Ａと同一ラインに沿う断面である。
【００８９】
第３実施形態において、ｆｉｎＦＥＴベース不揮発性メモリデバイスは、半導体基板２０の単結晶表面層の上に構成する。
【００９０】
丸み付けしたフィン本体９は、独立状態をとる。すなわち、丸み付けしたフィン本体の周囲は、基板２０に対して直接接触しない。したがって、丸み付けしたフィン本体９は、電荷トラップ積層６，７，８によって完全に包囲する。丸み付けしたフィン本体９の周囲は、電荷トラップ積層６，７，８によって取り囲む。電荷トラップ積層６，７，８積層自体は、ゲート５によって取り囲む。
【００９１】
ゲート５と基板２０との間に、第２電荷トラップ積層６，７，８が存在する。基板２０のシリコン表面層において、ブロック形状のチャネル領域２１を画定する。
【００９２】
チャネル領域２１は、絶縁層領域２２に構成する。
【００９３】
丸み付けしたフィン本体９およびブロック形状のチャネル領域２１はほぼ同じ幅Ｗを有する。
【００９４】
図１１は、第３実施形態による、ｆｉｎＦＥＴベース不揮発性メモリデバイスの第２断面である。
【００９５】
図１１の断面は、ｆｉｎＦＥＴメモリデバイスのソース（Ｓ）／ドレイン（Ｄ）領域３を横切る、ラインＢ−Ｂと同一ラインに沿う断面である。
【００９６】
ブロック形状で、ゲート５および電荷トラップ積層６，７，８（断面Ａ−Ａ参照）の位置でチャネル領域２１よりも比較的広い（Ｗ２＞Ｗ）、半導体基板２０の単結晶シリコン表面層上で、残りのエピタキシャルＳｉＧｅ層２３をソース（Ｓ）／ドレイン（Ｄ）領域３において配置する（ＳｉＧｅ：シリコン‐ゲルマニウム）。
【００９７】
エピタキシャルＳｉＧｅ層２３は、厚さ約５０ｎｍとする。
【００９８】
ソース／ドレイン領域３は、残りのエピタキシャルＳｉＧｅ層２３の上に配置する。ソース／ドレイン領域３は、残りのエピタキシャルＳｉＧｅ層２３および半導体基板の単結晶シリコン表面層に関して、エピタキシャルである。
【００９９】
断面Ｂ−Ｂにおいて、エピタキシャルソース／ドレイン領域３は、断面Ａ−Ａにおける丸み付けしたフィン本体４の幅よりも概して大きい。
【０１００】
図１２は、第３実施形態による、ｆｉｎＦＥＴベース不揮発性メモリデバイスの第３断面図である。
【０１０１】
図９の断面は、一方のソース／ドレイン領域Ｓから他方のソース／ドレイン領域Ｄまで延在する、ラインＣ−Ｃと同一ラインに沿う断面である。
【０１０２】
丸み付けしたフィン本体９は、ソース／ドレイン領域Ｓ，Ｄを互いに接続する。ゲート５および電荷トラップ積層６，７，８が位置する領域の外側では、丸み付けしたフィン本体９は、ギャップ領域２４によって基板２０の表面層から離す。
【０１０３】
以下に、この第３実施形態に関連する製造プロセスを詳細に説明する。
【０１０４】
残りの図１３ａ，１３ｂ，１３ｃ〜１７ａ，１７ｂ，１７ｃにおいて、付記文字‘ａ‘によって表す全ての図は、第１断面Ａ−Ａに関し、付記文字‘ｂ‘によって表す全ての図は、第２断面Ｂ−Ｂに関し、付記文字‘ｃ‘によって表す全ての図は、第３断面Ｃ−Ｃに関する。
【０１０５】
第２実施形態において、基板２０は概して、エピタキシャルＳｉＧｅ層２３がその上に堆積する単結晶シリコンウエハである。キャッピング層２６によって被覆するエピタキシャルＳｉ層２５を、ＳｉＧｅ層２３の上に形成する。キャッピング層２６は、代表的には、窒化ケイ素層とする。
【０１０６】
キャッピング層２６は、概して厚さ約２０〜３０ｎｍ〜約１００ｎｍとする。
【０１０７】
図１３ａ，１３ｂ，１３ｃは、第３実施形態による、ｆｉｎＦＥＴベース不揮発性メモリデバイスの第１製造ステップ後における状態である。
【０１０８】
マスク（図示せず）を設けて、幅Ｗを有するフィン型構造を画定する。フィン型構造は、シリコン表面層２１、エピタキシャルＳｉＧｅ層２３、エピタキシャルシリコン層２５およびキャッピング層２６を有する。
【０１０９】
つぎに、フィン型構造は、フィン型構造の側面となるエッチング陥凹部Ｒによって形成する。陥凹部Ｒは、シリコン表面層２１の下方に半導体基板２０内へ拡張する。
【０１１０】
図１４ａ，１４ｂ，１４ｃは、第３実施形態による、ｆｉｎＦＥＴベース不揮発性メモリデバイスのつぎの製造ステップ後における状態を示す。
【０１１１】
この処理ステップにおいて、二酸化ケイ素を半導体基板２０上に堆積し、フィールド酸化膜２７として陥凹部Ｒを充填する。次に、化学的機械研磨（ＣＭＰ，chemical mechanical polishing）ステップを行い、ＣＭＰステップを停止する層として機能するキャッピング層２６と二酸化ケイ素を同じ高さにする。
【０１１２】
図１５ａ，１５ｂ，１５ｃは、第３実施形態による、ｆｉｎＦＥＴベース不揮発性メモリデバイスの後続製造ステップ後における状態を示す。
【０１１３】
この製造ステップにおいて、フィールド酸化膜２７のエッチバックを行う。エッチバックによって除去する二酸化ケイ素の量は、エッチングされた電界酸化物２２の表面高さがシリコン表面層２１の高さより下となるようにする。次に、キャッピング層２６を、選択的エッチングにより除去する。
【０１１４】
次に、エピタキシャルＳｉ−Ｇｅ層２３を、高選択性エッチング処理によって除去する。エッチング処理は、ドライエッチング処理またはウエットエッチング処理とする。
【０１１５】
エッチング処理を制御して、オーバーエッチングを避ける。エッチングは、エピタキシャルＳｉ−Ｇｅ層を、前に画定したフィン型構造の幅Ｗにほぼ等しいエッチング距離以上除去するだけである。この処理によって、エピタキシャルＳｉ層２５の下のエピタキシャルＳｉＧｅ層２３は、犠牲層として機能し、図１５ａの断面Ａ−Ａで示したように完全に除去する。この段階で、この断面におけるビーム形エピタキシャルＳｉ層２５は独立である。ビーム形エピタキシャルＳｉ層２５は、ギャップ領域２４によってシリコン表面層２１から切り離す。
【０１１６】
エッチング処理を制御して、残りのエピタキシャルＳｉＧｅ層２３がソース（Ｓ）／ドレイン（Ｄ）領域３に維持できるようにする。
【０１１７】
図１５ｂの断面Ｂ−Ｂにおいて示したように、この処理ステップにおけるエピタキシャルＳｉ−Ｇｅ層２３のエッチング制御は、残りのエピタキシャルＳｉＧｅ層２３がソース／ドレイン領域におけるエピタキシャルＳｉ層３の下方に存在するよう維持する。これは、ソース／ドレイン領域の幅Ｗ２が、上述した断面Ａ−Ａの位置でエピタキシャルＳｉ層２５の幅Ｗよりも広いからである。
【０１１８】
また、図１５ｃの断面Ｃ−Ｃにおいて示したように、残りのエピタキシャルＳｉＧｅ層２３は、ソース／ドレイン領域３におけるエピタキシャルＳｉ層の下方に存在するよう維持する。これは、ソース／ドレイン領域３の幅が、上述した断面Ａ−Ａの位置でエピタキシャルＳｉ層２５の幅Ｗよりも広いからである。
【０１１９】
概して、ＳｉＧｅを除去するドライエッチング処理は、フッ素ベースの化学物質を含むことに留意されたい。
【０１２０】
図１６ａ，１６ｂ，１６ｃは、第３実施形態による、ｆｉｎＦＥＴベース不揮発性メモリデバイスのさらなる製造ステップ後における状態を示す。
【０１２１】
この製造ステップにおいて、独立したビーム形エピタキシャルＳｉ層２５を、（約８５０〜１０００°Ｃの）高温で水素環境において焼きなまし処理により丸み付けする。この焼きなまし処理中、独立したビーム形のエピタキシャルＳｉ層２５のシリコン原子は再分布して、丸み付けしたフィン本体９を形成する。原則として、図１３ｂのシリコンＳ／Ｄ領域の端縁も丸みが付く。
【０１２２】
丸み付けしたフィン本体９を生ずる焼きなまし処理後、電荷トラップ積層６，７，８を、第１または下部酸化物６の成長、その後窒化ケイ素層７の堆積、最後に第２または上部酸化物層８の堆積によって形成する。
【０１２３】
第１または下部酸化物層６は、熱的に成長させる。窒化ケイ素層および第２酸化物層８は、それぞれ化学蒸着プロセスにより形成する。
【０１２４】
第２電荷トラップ積層は、丸み付けしたフィン本体の下方におけるシリコン犠牲層２１の上に形成する。また、ソース／ドレイン領域３の位置でのエピタキシャルＳｉ層２５の表面は、電荷トラップ積層６，７，８によって被覆する。
【０１２５】
このように、電荷トラップ積層６，７，８の形成の間に露呈した残りのエピタキシャルＳｉＧｅ層２３の表面は、電荷トラップ積層６，７，８によって被覆する。
【０１２６】
図１７ａ，１７ｂ，１７ｃは、第３実施形態による、ｆｉｎＦＥＴベース不揮発性メモリデバイスのさらなる製造ステップ後における状態を示す。
【０１２７】
この製造ステップにおいて、ポリシリコン層５を、化学蒸着（ＣＶＤ）によって堆積する。
【０１２８】
化学蒸着は、ポリＳｉ層５を共形成長させることがわかる。ギャップ領域２４等の水平なギャップの輪郭形成（ファイリング）は、ポリＳｉのＣＶＤによって達成される。
【０１２９】
図１８ａ，１８ｂ，１８ｃは、それぞれ第１、第２および第３断面図におけるさらなる処理ステップ後のｆｉｎＦＥＴベース不揮発性メモリデバイスを示す。
【０１３０】
マスクＭ１をゲート領域に設け、この位置のポリシリコン層５を被覆する。次に、エッチングプロセスを行い、ゲート領域におけるポリシリコン層５が損なわれない状態に維持するように、ポリシリコン層５をパターン形成する。ソース（Ｓ）／ドレイン（Ｄ）領域３で、ポリＳｉ層５を、エッチング処理を用いて除去する。ソース／ドレイン領域で、またＯＮＯ積層８もポリＳｉエッチング処理によって除去することに留意されたい。
【０１３１】
さらに、丸み付けしたフィン本体９および単結晶シリコン表面２１の間のスペースにおいて、すなわち、マスクＭ１によって画定したゲート領域の外側で、ポリＳｉ層５および電荷トラップ積層６，７，８をギャップ領域２４から除去することに留意されたい。
【０１３２】
ポリＳｉ層のエッチング後、（残りの）マスクＭ１を除去する。
【０１３３】
第２および第３実施形態は、ほぼ均一な厚さのＯＮＯ積層６，７，８によって被覆した浮上している丸み付けしたフィン本体と、ＯＮＯ積層および丸み付けしたフィン本体９の最適結合とを提供する。
【０１３４】
有利なことに、第２実施形態を形成する方法は、完全に被覆されたフィンを有する比較的簡易な処理で、第３実施形態を犠牲的なＳｉＧｅ層２３に適用する方法よりも簡易である。
【０１３５】
逆に、第３方法は、第２実施形態において用いたＳＯＩ基板よりも低いコストである埋没ＳｉＧｅ層を備えた有利な基板を有する。
【０１３６】
さらに、当業者には既知であるように、第１、第２および第３実施形態のそれぞれに対して、いくつかの付加的な処理ステップを行う。ソース／ドレイン領域３の電気特性は、注入処理を用いてこれらの領域のドーパントレベルを変化させることで変化させる。バックエンド処理の間、保護層を堆積してｆｉｎＦＥＴ構造を被覆する。すなわち、ソース／ドレイン領域３およびゲート５との接続ができ、相互接続する配線をいくつかの金属化処理によって提供する。
【０１３７】
当業者には明らかであるが、本発明の他の実施形態は、本発明の精神から逸脱することなく着想および変更することができ、本発明の範囲は、添付書類の、最終的に特許されるべき、特許請求の範囲によってのみ制限される。本明細書は、本発明を制限することを意図するものではない。
【図面の簡単な説明】
【０１３８】
【図１】ｆｉｎＦＥＴベース不揮発性メモリデバイスのレイアウトを示す斜視図である。
【図２】図１に示すｆｉｎＦＥＴベース不揮発性メモリデバイスの従来技術におけるゲート部分の断面図である。
【図３】本発明による、ｆｉｎＦＥＴベース不揮発性メモリデバイスの第１製造ステップ後における、ゲート部分の断面図である。
【図４】図３に示すｆｉｎＦＥＴベース不揮発性メモリデバイスのゲート部分の、つぎの製造ステップ後における、断面図である。
【図５】図４に示すｆｉｎＦＥＴベース不揮発性メモリデバイスの、さらに後続する製造ステップ後における、断面図である。
【図６】図５に示すｆｉｎＦＥＴベース不揮発性メモリデバイスの改善した実施形態における、断面図である。
【図７】ｆｉｎＦＥＴベース不揮発性メモリデバイスの第２実施形態の断面図。
【図８】第２実施形態による、ｆｉｎＦＥＴベース不揮発性メモリデバイスの第２断面図である。
【図９】第２実施形態に従った、ｆｉｎＦＥＴベース不揮発性メモリデバイスの第３断面図である。
【図１０】ｆｉｎＦＥＴベース不揮発性メモリデバイスの第３実施形態の断面図である。
【図１１】第３実施形態による、ｆｉｎＦＥＴベース不揮発性メモリデバイスの第２断面図である。
【図１２】第３実施形態による、ｆｉｎＦＥＴベース不揮発性メモリデバイスの第３断面図である。
【図１３ａ】第３実施形態による、第１製造ステップ後におけるｆｉｎＦＥＴベース不揮発性メモリデバイスを示す。
【図１３ｂ】第３実施形態による、第１製造ステップ後におけるｆｉｎＦＥＴベース不揮発性メモリデバイスを示す。
【図１３ｃ】第３実施形態による、第１製造ステップ後におけるｆｉｎＦＥＴベース不揮発性メモリデバイスを示す。
【図１４ａ】第３実施形態による、次の製造ステップ後におけるｆｉｎＦＥＴベース不揮発性メモリデバイスを示す。
【図１４ｂ】第３実施形態による、次の製造ステップ後におけるｆｉｎＦＥＴベース不揮発性メモリデバイスを示す。
【図１４ｃ】第３実施形態による、次の製造ステップ後におけるｆｉｎＦＥＴベース不揮発性メモリデバイスを示す。
【図１５ａ】第３実施形態による、後続製造ステップ後におけるｆｉｎＦＥＴベース不揮発性メモリデバイスを示す。
【図１５ｂ】第３実施形態による、後続製造ステップ後におけるｆｉｎＦＥＴベース不揮発性メモリデバイスを示す。
【図１５ｃ】第３実施形態による、後続製造ステップ後におけるｆｉｎＦＥＴベース不揮発性メモリデバイスを示す。
【図１６ａ】第３実施形態による、さらなる製造ステップ後におけるｆｉｎＦＥＴベース不揮発性メモリデバイスを示す。
【図１６ｂ】第３実施形態による、さらなる製造ステップ後におけるｆｉｎＦＥＴベース不揮発性メモリデバイスを示す。
【図１６ｃ】第３実施形態による、さらなる製造ステップ後におけるｆｉｎＦＥＴベース不揮発性メモリデバイスを示す。
【図１７ａ】第３実施形態による、さらなる製造ステップ後におけるｆｉｎＦＥＴベース不揮発性メモリデバイスを示す。
【図１７ｂ】第３実施形態による、さらなる製造ステップ後におけるｆｉｎＦＥＴベース不揮発性メモリデバイスを示す。
【図１７ｃ】第３実施形態による、さらなる製造ステップ後におけるｆｉｎＦＥＴベース不揮発性メモリデバイスを示す。
【図１８ａ】第１断面図における、さらなる処理ステップ後のｆｉｎＦＥＴベース不揮発性メモリデバイスを示す。
【図１８ｂ】第２断面図における、さらなる処理ステップ後のｆｉｎＦＥＴベース不揮発性メモリデバイスを示す。
【図１８ｃ】第３断面図における、さらなる処理ステップ後のｆｉｎＦＥＴベース不揮発性メモリデバイスを示す。
【図１】
2009535800.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３ａ】
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【図１３ｂ】
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【図１３ｃ】
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【図１４ａ】
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【図１４ｂ】
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【図１４ｃ】
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【図１５ａ】
2009535800.tif 000021
【図１５ｂ】
2009535800.tif 000022
【図１５ｃ】
2009535800.tif 000023
【図１６ａ】
2009535800.tif 000024
【図１６ｂ】
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【図１６ｃ】
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【図１７ａ】
2009535800.tif 000027
【図１７ｂ】
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【図１７ｃ】
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【図１８ａ】
2009535800.tif 000030
【図１８ｂ】
2009535800.tif 000031
【図１８ｃ】
2009535800.tif 000032
【国際調査報告】
2009535800.tif 000033
2009535800.tif 000034
2009535800.tif 000035