(57)【要約】本発明は、アナログデータ信号のエンファシス及びディエンファシスに関するものである。主アナログドライバ(14)を用いて、バイナリデータのビット値を示すデータ信号を第１アナログデータ信号に変換する。上記データ信号を所定時間間隔だけ遅延させ、遅延されたデータ信号を反転させることによって第２データ信号が決定される。ディエンファシス・ドライバ(114)を用いて第２データ信号を第２アナログデータ信号に変換し、上記データ信号と上記第２データ信号とが同じビット値を示す際には、上記第２アナログデータ信号は上記第１アナログデータ信号に対して加法的であり、上記データ信号と上記第２データ信号とが逆のビット値を示す際には、上記第２アナログデータ信号は上記第１アナログデータ信号に対して減法的である。上記第１アナログデータ信号と上記第２アナログデータ信号とを重畳させることによって、上記第１アナログデータ信号のエンファシスまたはディエンファシスが行われる。
2009503985.tif 000002
【特許請求の範囲】
【請求項１】
アナログデータ信号のエンファシスまたはディエンファシスの一方を実行する方法において、
バイナリデータのビット値を示すデータ信号を受信するステップと；
主アナログドライバを用いて、前記データ信号を第１アナログデータ信号に変換するステップと；
前記データ信号を所定時間間隔だけ遅延させ、遅延された前記データ信号を反転させることによって第２データ信号を決定するステップと；
ディエンファシス・ドライバを用いて、前記第２データ信号を第２アナログデータ信号に変換するステップであって、前記データ信号と前記第２データ信号とが同じビット値を示す場合には、前記第２アナログデータ信号は前記第１アナログデータ信号に対して加法的であり、前記データ信号と前記第２データ信号とが逆のビット値を示す場合には、前記第２アナログデータ信号は前記第１アナログデータ信号に対して減法的であるステップと；
前記第１アナログデータ信号と前記第２アナログデータ信号とを重畳させることによって、前記第１アナログデータ信号のエンファシスまたはディエンファシスの一方を実行するステップと
を具えていることを特徴とするアナログデータ信号のエンファシスまたはディエンファシス方法。
【請求項２】
前記データ信号が、２つのハーフレートのデータ信号部分で構成されることを特徴とする請求項１に記載の方法。
【請求項３】
前記２つのハーフレートのデータ信号部分を多重化してフルレートのデータ信号にするステップを具えていることを特徴とする請求項２に記載の方法。
【請求項４】
前記第２データ信号を決定するステップが、
前記２つのハーフレートのデータ信号部分の各々を所定時間間隔だけ遅延させるサブステップと；
前記遅延された２つのハーフレートのデータ信号部分を反転させるサブステップと；
前記遅延され反転された２つのハーフレートのデータ信号部分を多重化するサブステップと
を具えていることを特徴とする請求項３に記載の方法。
【請求項５】
アナログデータ信号のエンファシス及びディエンファシスの一方を実行するシステムにおいて、
バイナリデータのビット値を示すデータ信号を受信するための入力ポートと；
前記入力ポートと信号通信して、前記データ信号を第１アナログデータ信号に変換する主アナログドライバと；
前記入力ポートと信号通信して、前記データ信号を所定時間間隔だけ遅延させ、遅延された前記データ信号を反転させることによって第２データ信号を決定するディエンファシス回路と；
前記主アナログドライバに並列結合され、前記ディエンファシス回路と信号通信して、前記第２データ信号を第２アナログデータ信号に変換するディエンファシス・ドライバであって、前記データ信号と前記第２データ信号とが同じビット値を示す場合には、前記第２アナログデータ信号は前記第１アナログデータ信号に対して加法的であり、前記データ信号と前記第２データ信号とが逆のビット値を示す場合には、前記第２アナログデータ信号は前記第１アナログデータ信号に対して減法的であるディエンファシス・ドライバと；
前記主アナログドライバ及び前記ディエンファシス・ドライバと信号通信して、前記第１アナログデータ信号と前記第２アナログデータ信号とを重畳させて、エンファシスまたはディエンファシスの一方を施された前記第１アナログデータ信号を生成するための出力ポートと
を具えていることを特徴とするエンファシスまたはディエンファシスシステム。
【請求項６】
前記ディエンファシス回路と信号通信してクロック信号を供給する同期回路を具えていることを特徴とする請求項５に記載のシステム。
【請求項７】
前記入力ポートが、ハーフレートの第１データ信号部分を受信するための第１部分と、ハーフレートの第２データ信号部分を受信するための第２部分とで構成されることを特徴とする請求項５または６に記載のシステム。
【請求項８】
前記入力ポートの前記第１部分及び前記同期回路と信号通信して、前記クロック信号に応じて前記ハーフレートの第１データ信号部分をラッチする第１ラッチ回路と；
前記入力ポートの前記第２部分及び前記同期回路と信号通信して、前記クロック信号に応じて前記ハーフレートの第２データ信号部分をラッチする第２ラッチ回路と；
前記第１ラッチ回路、前記第２ラッチ回路、前記同期回路、及び前記主アナログドライバと信号通信して、前記ラッチされた前記ハーフレートの第１データ信号部分と前記ラッチされた前記ハーフレートの第２データ信号部分とを多重化してフルレートのデータ信号にする主マルチプレクサと
を具えていることを特徴とする請求項６に従属する請求項７に記載のシステム。
【請求項９】
前記ディエンファシス回路が、
前記第１ラッチ回路及び前記同期回路と信号通信する第１ディエンファシス・ラッチ回路と；
前記第２ラッチ回路及び前記同期回路と信号通信する第２ディエンファシス・ラッチ回路と；
前記第１ディエンファシス・ラッチ回路、前記第２ディエンファシス・ラッチ回路、前記同期回路、及び前記ディエンファシス・ドライバと信号通信するディエンファシス・マルチプレクサと
を具えていることを特徴とする請求項８に記載のシステム。
【請求項１０】
前記ディエンファシス・ドライバ及び前記主アナログドライバが、前記第１アナログデータ信号のエンファシス及びディエンファシスにおいて出力インピーダンスが同じであるように設計されていることを特徴とする請求項５〜９のいずれかに記載のシステム。
【請求項１１】
内部にデータを記憶する記憶媒体であって、アナログデータ信号のエンファシス及びディエンファシスの一方を実行するシステムの集積回路設計を前記データの実行時に生成するための記憶媒体において、
前記システムが、
バイナリデータのビット値を示すデータ信号を受信するための入力ポートと；
前記入力ポートと信号通信して、前記データ信号を第１アナログデータ信号に変換する主アナログドライバと；
前記入力ポートと信号通信して、前記データ信号を所定時間間隔だけ遅延させ、遅延された前記データ信号を反転させることによって第２データ信号を決定するディエンファシス回路と；
前記主アナログドライバに並列結合され、前記ディエンファシス回路と信号通信して、前記第２データ信号を第２アナログデータ信号に変換するディエンファシス・ドライバであって、前記データ信号と前記第２データ信号とが同じビット値を示す場合には、前記第２アナログデータ信号は前記第１アナログデータ信号に対して加法的であり、前記データ信号と前記第２データ信号とが逆のビット値を示す場合には、前記第２アナログデータ信号は前記第１アナログデータ信号に対して減法的であるディエンファシス・ドライバと；
前記主アナログドライバ及び前記ディエンファシス・ドライバと信号通信して、前記第１アナログデータ信号と前記第２アナログデータ信号とを重畳させて、エンファシスまたはディエンファシスの一方を施された前記第１アナログデータ信号を生成するための出力ポートと
を具えていることを特徴とする記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、高速シリアル・バイナリ（２進数）データの銅線上での伝送に関するものであり、特に、シンボル（符号）間干渉を低減するためのドライバ（駆動回路）等化に関するものである。
【背景技術】
【０００２】
低電圧差動信号伝送（ＬＶＤＳ：Low Voltage Differential Signaling）は、銅線の伝送線上での高速の、即ち複数ギガビット／秒のバイナリデータのシリアル伝送に用いられる。ＬＶＤＳは、そのクロストークノイズに対する耐性、低い電磁波妨害、及び低い電力消費のため、電気通信装置において広く採用されている。
【０００３】
しかし、高速電気通信システムにおける相互接続数の増加はシンボル（符号）間干渉を増加させる。高速シリアルリンクにおけるシンボル間干渉の主な原因は、伝送線を通る信号伝搬中の周波数成分の減衰及び分散であり、信号パルスの振幅の損失及び時間的変位を生じさせる。
【０００４】
シンボル間干渉を低減するために、ドライバ等化を適用する。ドライバ等化では、ビット遷移が発生している際に伝送電力を最大にし、ビット遷移が発生していない際に出力電力を減少させるようにＬＶＤＳドライバの出力電力を制御する。このことは、送信されるすべての信号パルス、即ちビットの振幅の等化を、終了時点において生じさせる。例えば、ＰＣＩエクスプレス（登録商標）（PCI_Express（登録商標））の仕様は、この等化を、後続の同極性ビットの信号ディエンファシス（大きさ低減）として規定している。後続の電圧レベルは差動的に3.5dBだけ低減される。
【０００５】
【特許文献１】米国特許第6265920号明細書
【特許文献２】米国特許出願公開第2004／0124888号明細書
【特許文献３】米国特許出願公開第2005／0018778号明細書
【０００６】
ドライバ等化は、例えば、2001年7月24日にGauthierに付与された米国特許第6265920号明細書、米国特許出願公開第2004／0124888号明細書、及び米国特許出願公開第2005／0018778号明細書に開示されているディジタルフィルタを用いて実現される。しかし、開示されたこれらの設計は非常に複雑であり、多大な製造コストを生じさせる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
信頼性があり、かつ製造が費用効果的なドライバ等化のための簡単な設計を提供することが望まれる。
【０００８】
従って、本発明の好適例の目的は、簡略化したディジタルフィルタを用いたドライバ等化を提供することにある。
【０００９】
本発明の他の目的は、高速差動ドライバに用いるドライバ等化を提供することにある。
【００１０】
本発明のさらに他の目的は、出力インピーダンスをほぼ一定に維持しつつ所望の信号ディエンファシスを生成するドライバ等化を提供することにある。
【課題を解決するための手段】
【００１１】
本発明によれば、アナログデータ信号のエンファシス（強調）及びディエンファシス（大きさ低減）の一方を実行する方法が提供され、この方法は：
バイナリデータのビット値を示すデータ信号を受信するステップと；
主アナログドライバを用いて、このデータ信号を第１アナログデータ信号に変換するステップと；
上記データ信号を所定時間間隔だけ遅延させ、遅延されたデータ信号を反転させることによって第２データ信号を決定するステップと；
ディエンファシス・ドライバを用いて、この第２データ信号を第２アナログデータ信号に変換するステップであって、上記データ信号と上記第２データ信号とが同じビット値を示す場合には、上記第２アナログデータ信号は上記第１アナログデータ信号に対して加法的であり、上記データ信号と上記第２データ信号とが逆のビット値を示す場合には、上記第２アナログデータ信号は上記第１アナログデータ信号に対して減法的であるステップと；
上記第１アナログデータ信号と上記第２アナログデータ信号とを重畳させることによって、上記第１アナログデータ信号のエンファシス及びディエンファシスの一方を実行するステップとを具えている。
【００１２】
本発明によればさらに、アナログデータ信号のエンファシス及びディエンファシスの一方を実行するシステムが提供され、このシステムは：
バイナリデータのビット値を示すデータ信号を受信するための入力ポートと；
この入力ポートと信号通信して上記データ信号を第１アナログデータ信号に変換する主アナログドライバと；
上記入力ポートと信号通信して、上記データ信号を所定時間間隔だけ遅延させ、遅延されたデータ信号を反転させることによって第２データ信号を決定するディエンファシス回路と；
上記主アナログドライバに並列結合され、上記ディエンファシス回路と信号通信して、上記第２データ信号を第２アナログデータ信号に変換するディエンファシス・ドライバであって、上記データ信号と上記第２データ信号とが同じビット値を示す場合には、上記第２アナログデータ信号は上記第１アナログデータ信号に対して加法的であり、上記データ信号と上記第２データ信号とが逆のビット値を示す場合には、上記第２アナログデータ信号は上記第１アナログデータ信号に対して減法的であるディエンファシス・ドライバと；
上記主アナログドライバ及び上記ディエンファシス・ドライバと信号通信して、上記第１アナログデータ信号と上記第２アナログデータ信号とを重畳させて、エンファシス及びディエンファシスの一方を施された上記第１アナログデータ信号を生成するための出力ポートとを具えている。
本発明によればさらに、内部にデータを記憶する記憶媒体であって、アナログデータ信号のエンファシス及びディエンファシスの一方を実行するシステムの集積回路設計を上記データの実行時に生成するための記憶媒体が提供され、このシステムは：
バイナリデータのビット値を示すデータ信号を受信するための入力ポートと；
この入力ポートと信号通信して上記データ信号を第１アナログデータ信号に変換する主アナログドライバと；
上記入力ポートと信号通信して、上記データ信号を所定時間間隔だけ遅延させ、遅延されたデータ信号を反転させることによって第２データ信号を決定するディエンファシス回路と；
上記主アナログドライバに並列結合され、上記ディエンファシス回路と信号通信して、上記第２データ信号を第２アナログデータ信号に変換するディエンファシス・ドライバであって、上記データ信号と上記第２データ信号とが同じビット値を示す場合には、上記第２アナログデータ信号は上記第１アナログデータ信号に対して加法的であり、上記データ信号と上記第２データ信号とが逆のビット値を示す場合には、上記第２アナログデータ信号は上記第１アナログデータ信号に対して減法的であるディエンファシス・ドライバと；
上記主アナログドライバ及び上記ディエンファシス・ドライバと信号通信して、上記第１アナログデータ信号と上記第２アナログデータ信号とを重畳させて、エンファシス及びディエンファシスの一方を施された上記第１アナログデータ信号を生成するための出力ポートとを具えている。
【００１３】
以下、本発明の好適な実施例について図面を参照しながら説明する。
【発明を実施するための最良の形態】
【００１４】
本発明によるドライバ等化のより良い理解を提供するために、好適な実施例を実現するためのＳＬＶＳ（登録商標）（Scalable Low Voltage Signaling：スケーラブル低電圧信号伝送、ＬＶＤＳの一仕様）ドライバについて以下に説明する。図１に、ラッチ−マルチプレクサ（多重器）・プリドライバ（前置駆動回路）１２、及びアナログドライバ１４を具えたＳＬＶＳドライバの簡略化したブロック図を示す。ラッチ−マルチプレクサ・プリドライバ１２は、２つの1/2レート（1/2倍速）のデータ信号Ａ0及びＡ1を入力ポート１１Ａ及び１１Ｂで受信し、クロック１６から受信した周期Ｔのフルレート差動クロック信号ＣＬＫを用いてこれらのデータ信号を多重化してフルレートのデータ信号にする。そしてこのフルレートのデータ信号をアナログドライバ１４に供給する。ラッチ−マルチプレクサ・プリドライバ１２は、これらのデータ信号Ａ0及びＡ1を、アナログドライバ１４の出力ポート１８及び２０に結合された高速伝送パス（経路）から分断（デカップリング）する。
【００１５】
なお、以下の説明では、すべての信号は差動信号であり、簡単のため信号名のみで参照する。動作中には、ラッチ−マルチプレクサ・プリドライバ１２は、例えばクロック信号ＣＬＫが「ハイ（高値）」である時に、信号Ａ1をラッチ（一時的に保持）し、前の1/2サイクル中にラッチしていた信号Ａ0を伝送する。これに対応して、ラッチ−マルチプレクサ・プリドライバ１２は、クロック信号ＣＬＫが「ロー（低値）」である時に、信号Ａ0をラッチし、前の1/2サイクル中にラッチしていた信号Ａ1を伝送する。従って、1/2周期Ｔ/2毎に１ビットが伝送され、これはダブル（２倍）データレートまたはＤＤＲ（Double Data Rate）として知られている。
【００１６】
そしてアナログドライバ１４は、ラッチ−マルチプレクサ・プリドライバ１２の出力信号を、例えば好適には400mV〜600mVの低スイング（振れ幅、上下幅）電圧に変換する。図２に、アナログドライバ１４としての使用に好適な、全Ｎ−ＭＯＳプッシュプル50電圧源のＤ２Ａドライバの簡略化した回路図を示す。もちろん、本発明による等化を実現するために他の種類のアナログドライバを採用することもできる。このＤ２Ａドライバは４つのトランジスタｍ1〜ｍ4を具え、トランジスタｍ1及びｍ4のベースはプリドライバ１２の出力信号の成分Ａを受信するように結合され、トランジスタｍ2及びｍ3のベースはプリドライバ１２の出力信号の成分Ｂを受信するように結合されている。トランジスタｍ1及びｍ2のコレクタは抵抗器Ｒ1を介して電源レベルＶxに結合され、トランジスタｍ1及びｍ2のエミッタはそれぞれ、抵抗器Ｒ3を介してトランジスタｍ3のコレクタに、及び抵抗器Ｒ4を介してトランジスタｍ4のコレクタに結合されている。トランジスタｍ3及びｍ4のエミッタは接地に結合されている。出力信号out_P及びout_Mは、伝送線３０に結合されたそれぞれポート１８及び２０を経由して供給される。ポート１８は、トランジスタｍ1のエミッタと抵抗器Ｒ3との間に置かれたノード２２に結合され、ポート２０は、トランジスタｍ2のエミッタと抵抗器Ｒ4との間に置かれたノード２４に結合されている。
【００１７】
Ｄ２Ａドライバの動作には２つの場合が存在する。場合１では、信号成分Ａが「ハイ」であり信号成分Ｂが「ロー」である。これにより、トランジスタｍ1及びｍ4は「オン」状態になり、トランジスタｍ2及びｍ3は「オフ」状態になる。各ポート１８及び２０上の出力インピーダンスは50である。この出力インピーダンスは、ポート１８と電源レベルＶxとの間、及びポート２０と接地との間のそれぞれに存在する。トランジスタｍ1と直列の抵抗器Ｒ1、及びトランジスタｍ4と直列の抵抗器Ｒ4が50のインピーダンスを生じさせる。従って、図２に示すように、ポート１８と２０との間の等価な差動インピーダンスは100である。なお、抵抗器Ｒ3とＲ4とは同じ抵抗値を有することが好ましい。ポート１８及び２０の各々は、50の伝送線、75〜200nFのデカップリング（減結合）コンデンサ、及び50の抵抗器を、受信側における接地にもっていくように設計されている。場合１では、電流は電源レベルＶxから抵抗器Ｒ1、トランジスタｍ1、及びポート１８を経由して伝送線３０に流れ込み、そして伝送線３０からポート２０、そして抵抗器Ｒ4及びトランジスタｍ4を経由して接地に流れる。場合２では、電流は電源レベルＶxから抵抗器Ｒ1、トランジスタｍ2、及びポート２０を経由して伝送線３０に流れ込み、そして伝送線３０からポート１８、そして抵抗器Ｒ3及びトランジスタｍ3を経由して接地に流れる。
【００１８】
高速データ信号伝送では、第１ビットに対応する信号の振幅にプリエンファシス（事前強調）を施し、第２ビット及びこれに続くビットのうち第１ビットと同じ値のビットに対応する信号の振幅に所定量のディエンファシス（低減）を施す。ＰＣＩ＿エクスプレスの場合には、この所定量は3.5dB±0.5dBである。上記プリエンファシス及びこれに対応するディエンファシスの採用は、高速信号伝送の信号品質を増強し、損失及びシンボル間干渉を低減する。こうした信号パルスのプリエンファシス及びこれに対応するディエンファシスはドライバ等化において実現される。
【００１９】
図３に、本発明によるドライバ等化用のディエンファシス・ユニット１００を有する、図１に示すＳＬＶＳドライバ１０の簡略化したブロック図を示す。ディエンファシス・ユニット１００は、第２ラッチ−マルチプレクサ・プリドライバ１１２及びディエンファシス・ドライバ１１４を具えている。明らかなように、ディエンファシス・ユニット１００は単純な設計のものであり、ラッチ−マルチプレクサ・プリドライバ１２及び主アナログドライバ１４の設計をほぼ複製したものを具えていることが好ましい。第２ラッチ−マルチプレクサ・プリドライバ１１２の入力ポート１３０及び１３２はそれぞれノード１４０及び１４２に結合されている。ノード１４０及び１４２は、ラッチ−マルチプレクサ・プリドライバ１２の、それぞれ差動ラッチ４０の出力ポートとこれに対応する差動マルチプレクサ４４の入力ポートとの間、及び差動ラッチ４２の出力ポートとこれに対応する差動マルチプレクサ４４の入力ポートとの間に置かれている。入力信号は入力ポート１３０及び１３２に互いに反転された様式で供給され、このことは、単に入力ポートを切り換えることによる差動設計で達成される。ディエンファシス・ドライバ１１４は主アナログドライバ１４に並列様式に結合され、即ち、ディエンファシス・ドライバ１１４のポート１１８及び１２０はそれぞれポート１８及び２０に結合されている。さらに、差動ラッチ４０及び４２、及び第２ラッチ−マルチプレクサ１１２の差動マルチプレクサ４４はクロック１６に結合されてクロック信号ＣＬＫを受信する。
【００２０】
ディエンファシスを達成するために、入力データ信号Ａ0及びＡ1を反転させて遅延させた信号を逆のクロック位相においてラッチする。ラッチ−マルチプレクサ・プリドライバ１２の差動ラッチ４０及び４２、及び第２ラッチ−マルチプレクサ・プリドライバ１１２の差動ラッチ１６０及び１６２はＤＤＲ形式で動作し、入力データ信号Ａ0及びＡ1は、同じクロックサイクルの前半の半周期内にラッチ４０及び４２でラッチされ、そして反転され、後半の半周期内にラッチ１６０及び１６２でラッチされる。入力データ信号Ａ0とＡ1とが同一である際、即ち、両信号が共に０または１に対応し、かつ連続してサンプリングされる際には、２つの差動マルチプレクサ４４及び１６４の出力信号は逆の極性を有し、ドライバ１４及び１１４の減法的な出力信号を生じさせる。なお、ここで減法的とは「破壊的」な加算と考えられ、これに対し加法的とは「建設的」な加算と考えられる。従って、ポート１８及び２０に供給される出力信号にはディエンファシスが施される。入力データ信号Ａ0とＡ1とが逆である、即ち、一方の信号が０に対応し他方の信号が１に対応し、かつ連続してサンプリングされる際には、２つの差動マルチプレクサ４４及び１６４の出力信号は同じ極性を有し、ドライバ１４及び１１４の加法的な出力信号を生じさせる。従って、ポート１８及び２０に供給される出力信号にはプリエンファシスが施される。入力信号を反転させて遅延させた信号は−１の単純な重み係数を有し、このことは、プリエンファシス／ディエンファシス処理をドライバ１４及び１１４のアナログ領域に移すことによって、こうした処理を大幅に簡略化する。
【００２１】
図４に、本発明による、出力側に並列に結合された主アナログドライバ１４及びディエンファシス・ドライバ１１４の簡略化した回路図を示す。両ドライバは全Ｎ−ＭＯＳプッシュプル50電圧源のＤ２Ａドライバであることが好ましいが、本発明はこれに限定されない。説明を明瞭にするために、すべてのトランジスタを、「オン」状態時に抵抗が０である理想スイッチとして考える。両ドライバ１４及び１１４は、以下の説明を容易にするために、構成要素の表記以外は図２に示すものとほぼ同様の回路で構成される。ここで、図２の抵抗器Ｒ1は今度は、主ドライバ１４用はＲd1であり、ディエンファシス・ドライバ１１４用はＲe1である。さらに、抵抗器Ｒ3及びＲ4は共に同じ抵抗値を有し、主ドライバ１４用はＲd2であり、ディエンファシス・ドライバ１１４用はＲe2である。ディエンファシス・ドライバ１１４用のトランジスタは、主ドライバ１４に使用するものの符号に対応させてｍ1_d〜ｍ4_dと名付ける。トランジスタｍ1_d〜ｍ4_dのベースは、第２ラッチ−マルチプレクサ・プリドライバ１１２からの出力信号成分Ａ_d及びＢ_dを受信するように結合される。出力信号out_P及びout_Mは、伝送線３０に結合されたそれぞれポート１８及び２０を経由して供給される。ポート１８は、トランジスタｍ1のエミッタと主ドライバ１４の抵抗器Ｒd2との間に置かれたノード２２、並びにトランジスタｍ1_dのエミッタとディエンファシス・ドライバ１１４の抵抗器Ｒe2との間に置かれたノード１７０に結合されている。ポート２０は、トランジスタｍ2のエミッタと主ドライバ１４の抵抗器Ｒd2との間に置かれたノード２４、並びにトランジスタｍ2_dのエミッタとディエンファシス・ドライバ１１４の抵抗器Ｒe2との間に置かれたノード１７２に結合されている。
【００２２】
２つの差動マルチプレクサ４４及び１６４の出力信号が同一または同相、即ちＡ＝Ａ_dかつＢ＝Ｂ_dである際には、ドライバ１４及び１１４は「ハイ」のドライブ（駆動）モードであり、出力信号レベル、即ち差動電圧は最大である。このことはエンファシス状態に相当する。エンファシス状態中には、例えばＡ＝Ａ_d＝１かつＢ＝Ｂ_d＝０である場合には、出力インピーダンスは次のように決まる：
Ｒpu(プルアップ)＝（ｍ1とＲd1との直列）と（ｍ1_dとＲe1との直列）との並列；
Ｒpd(プルダウン)＝（ｍ4とＲd2との直列）と（ｍ4_dとＲe2との直列）との並列。
【００２３】
ＰＣＩ＿エクスプレスの仕様は次のことを指定している：
公称のＲpu及びＲpdは50±20%；
ディエンファシス・レベルは3dBと4dBの間；及び、
出力信号レベルは400mVと600mVの間。
これらの仕様より、主ドライバの抵抗器Ｒd1とＲe1との比率、並びにディエンファシス・ドライバの抵抗器Ｒd2とＲe2との比率を計算することができる。
【００２４】
２つの差動マルチプレクサ４４及び１６４の出力信号が逆または非同相、即ちＡ＝Ｂ_dかつＢ＝Ａ_dである際には、ドライバ１４及び１１４は「ロー」のドライブ（駆動）モードであり、出力信号レベル、即ち差動電圧は最小である。このことはディエンファシス状態に相当する。ディエンファシス状態中には、例えばＡ＝Ｂ_d＝１かつＢ＝Ａ_d＝０である場合には、出力インピーダンスは次のように決まる：
Ｒpu(プルアップ)＝（ｍ1とＲd1との直列）と（ｍ3_dとＲe2との直列）との並列；
Ｒpd(プルダウン)＝（ｍ4とＲd2との直列）と（ｍ2_dとＲe1との直列）との並列。
【００２５】
以上のＰＣＩ＿エクスプレスの仕様及び２つの式より、ここでも、主ドライバの抵抗器Ｒd1とＲe1との比率、並びにディエンファシス・ドライバの抵抗器Ｒd2とＲe2との比率を計算することができる。
【００２６】
動作中には、ディエンファシス・ドライバ１１４が主ドライバ１４と同相である際には、ディエンファシス・ドライバ１１４は駆動電流を外部負荷１００に加える。こうして出力電圧にエンファシスが施される。ディエンファシス・ドライバ１１４が主ドライバ１４と非同相である際には、ディエンファシス・ドライバ１１４は駆動電流を外部負荷１００から避ける。こうして出力電圧にディエンファシスが施される。両方の場合に、即ち同相と非同相とで出力インピーダンスは同じである。
【００２７】
ディエンファシス・ユニット１００は、ドライバ１０のものとほぼ同様の設計のシステム構成要素を用いることによって非常に有利であり、設計及び製造コストを大幅に低減する。すべての構成要素を単一の半導体チップ上に集積することが好ましく、このことは、ディエンファシス・ユニット１００とドライバ１０とにほぼ同じ製造ステップを必要とする同一設計の構成要素を使用することによって促進される。さらに、すべての構成要素をチップ上に互いに物理的に近接させて配置して、スキューが低く速度性能の高い完全にバッファリング（バッファ処理）されたＤＤＲ信号を保証することが好ましい。ＰＣＩ＿エクスプレス仕様のような出力信号に対するシステム要求を知れば、記憶媒体上に記憶された以上の説明に基づくコマンドを実行することによって、ドライバ１０及びディエンファシス・ユニット１００をコンピュータ上で設計することができる。
【００２８】
本発明によるディエンファシス・ユニットの実現を好適な実施例を用いて例示してきたが、明らかなように、本発明はこれに限定されない。ディエンファシス・ドライバに供給する前の信号の遅延及び反転を実現するための多くの可能性が存在する。好ましくはないが随意的に、ディエンファシス・ドライバを主アナログドライバと異なる設計にすることができる。
【００２９】
図５に、クロック信号ＣＬＫ、入力データ信号Ａ0及びＡ1、差動マルチプレクサ４４及び差動ディエンファシス・マルチプレクサ１６４の差動出力信号、及びこれに対応してポート１８及び２０に供給されるアナログ出力信号の例を概略的に示す。この図より、Ａ0はＣＬＫがローの時ラッチされ、ＣＬＫがハイの時差動マルチプレクサ４４で多重化され、1/2サイクルの遅延が生じることがわかる。これに対応して、Ａ1はＣＬＫがハイの時ラッチされ、ＣＬＫがローの時マルチプレクサ４４で多重化され、1/2サイクルの遅延が生じる。ディエンファシス差動マルチプレクサ１６４は、反転されて1/2サイクルだけ遅延された出力信号を供給する。差動マルチプレクサ４４及びディエンファシス差動マルチプレクサ１６４の出力信号が同じ極性である際には、主ドライバ１４の出力信号とディエンファシス・ドライバ１１４の出力信号とが加法的になり、ポート１８及び２０における出力信号の最大振幅、即ちエンファシスを生じさせる。差動マルチプレクサ４４及びディエンファシス差動マルチプレクサ１６４の出力信号が逆の極性である際には、主ドライバ１４の出力信号とディエンファシス・ドライバ１１４の出力信号とが減法的になり、ポート１８及び２０における出力信号の最小振幅、即ちディエンファシスを生じさせる。
【００３０】
請求項に規定する本発明の範囲を逸脱しない本発明の他の多くの実施例は当業者にとって明らかである。
【図面の簡単な説明】
【００３１】
【図１】ＳＬＶＳドライバを例示する簡略化したブロック図である。
【図２】図１に示すＳＬＶＳドライバにおいて用いられる全Ｎ−ＭＯＳブッシュプル50電圧源のＤ２Ａドライバを例示する簡略化した回路図である。
【図３】本発明によるディエンファシス・ユニットを有する、図１に示すＳＬＶＳドライバを例示する簡略化したブロック図である。
【図４】図３に示すＳＬＶＳドライバにおいて用いられる、本発明による全Ｎ−ＭＯＳプッシュプル50電圧源のＤ２Ａドライバを例示する簡略化した回路図である。
【図５】図３に示すディエンファシス・ユニットを有するＳＬＶＳドライバの動作を概略的に示す簡略化したタイミング図である。
【図１】
2009503985.tif 000003
【図２】
2009503985.tif 000004
【図３】
2009503985.tif 000005
【図４】
2009503985.tif 000006
【図５】
2009503985.tif 000007
【国際調査報告】
2009503985.tif 000008
2009503985.tif 000009