(57)【要約】高電荷キャリア蓄積容量のコンデンサに要求されるダイ面積を著しく低減する、デカップリングコンデンサ（２４０、３４０、４４０、５４０）の垂直方向または三次元非平面構成を提供する。デカップリングコンデンサ（２４０、３４０、４４０、５４０）の非平面構成により、非常に重要なゲートパターン化プロセス中のパターン均一性が改善される。
2009500824.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイス（２００、３００、４００、５００）であって、
演算ユニットを形成する複数のトランジスタ素子（２５０、３５０）と、
非平面構成を有し、前記演算ユニットに接続されているデカップリングコンデンサ（２４０、３４０、４４０、５４０）とを備える、半導体デバイス。
【請求項２】
前記デカップリングコンデンサ（２４０、３４０、４４０、５４０）が、非平面誘電体層（２４２、３４２、４４２、５６３）によって分離された第１の電極（２４１、３４１、４４１）および第２の電極（２４３、３４３、４４３）を備え、前記第１および第２の電極が、前記少なくとも１つのトランジスタ素子（２５０、３５０）が形成される半導体層（２０１、３０１、４０１、５０１、５１０）内に延伸する、請求項１に記載の半導体デバイス（２００、３００、４００、５００）。
【請求項３】
前記デカップリングコンデンサ（２４０、３４０、４４０、５４０）が、２つ以上のコンデンサ素子（２４０Ａ〜Ｄ、３４０Ａ〜Ｃ、４０２、４４０Ａ〜Ｂ）を備え、前記各コンデンサ素子が、非平面誘電体層部分を備える、請求項１に記載の半導体デバイス（２００、３００、４００、５００）。
【請求項４】
前記少なくとも１つのトランジスタ素子（２５０、３５０）が、ゲート絶縁層（３５２、３５２Ａ）を備え、前記ゲート絶縁層と、前記非平面デカップリングコンデンサ（２４０、３４０、４４０、５４０）に形成された非平面誘電体層（２４２、３４２、４４２、５６３）とが、厚みおよび材料組成の少なくとも１つの点で異なるものである、請求項１に記載の半導体デバイス（２００、３００、４００、５００）。
【請求項５】
前記デカップリングコンデンサ（４４０）の少なくとも一部分を備えるトレンチ分離構造（４０２）をさらに備える、請求項１に記載の半導体デバイス（２００、３００、４００、５００）。
【請求項６】
前記半導体層（５１０）を基板（５０１）から分離する埋め込み絶縁層（５０３）をさらに備え、前記デカップリングコンデンサ（５００）の非平面誘電体層（５６３）が、前記埋め込み絶縁層（５０３）を通って、前記基板（５０１）内に延伸する、請求項２に記載の半導体デバイス（２００、３００、４００、５００）。
【請求項７】
演算ユニットを規定する複数のトランジスタ素子（２５０、３５０）を半導体層（２０１、３０１、４０１、５１０）に形成するステップと、
前記半導体層（２０１、３０１、４０１、５１０）にリセス（３４５Ａ〜Ｃ）を形成するステップと、
前記リセス（３４５Ａ〜Ｃ）にコンデンサ（２４０、３４０、４４０、５４０）を形成するステップとを含む方法。
【請求項８】
前記コンデンサ（２４０、３４０、４４０、５４０）を形成するステップが、前記リセス（３４５Ａ〜Ｃ）に誘電体層（２４２、３４２、４４２、５６３）を形成し、前記誘電体層（２４２、３４２、４４２、５６３）上に伝導性材料（２４１、３４１、４４１）を堆積する、請求項７に記載の方法。
【請求項９】
トレンチをエッチングし、少なくとも１つの絶縁材料層（４６３、４４２）を含む材料で前記トレンチを充填することによって、トレンチ分離構造（４０２）を形成するステップをさらに含み、前記リセス（３４５Ａ〜Ｃ）および前記トレンチが、共通のエッチプロセスにおいて形成される、請求項７に記載の方法。
【請求項１０】
前記リセス（３４５Ａ〜Ｃ）を形成する前に、前記複数のトランジスタ素子（２５０、３５０）に対してゲート絶縁層（３５２）の第１の部分（３５２Ａ）を形成するステップと、
前記第１の部分（３５２Ａ）上および前記リセス（３４５Ａ〜Ｃ）の露出表面上に、前記ゲート絶縁層（３５２）の第２の部分（３４２）を形成するステップとをさらに含み、前記リセス（３４５Ａ〜Ｃ）内の前記ゲート絶縁層（３５２）の前記第２の部分（３４２）が、前記コンデンサ（２４０、３４０、４４０、５４０）の誘電体層（３４２）を表す、請求項７に記載の方法。
【請求項１１】
前記リセス（３４５Ａ〜Ｃ）を充填するようにゲート電極材料（３５１）を堆積するステップと、
ゲート電極材料層（３５１）を形成するために、表面トポロジーを平坦化するステップと、
前記ゲート電極材料層（３５１）から前記複数のトランジスタ素子のゲート電極（３５１）を形成するステップと、
前記ゲート電極材料層（３５１）から前記コンデンサ（３４０）の内側電極（３４１）に対して電極部分（３４１）を形成するステップとを含む、請求項１０に記載の方法。
【請求項１２】
前記リセス（３４５Ａ〜Ｃ）を形成するステップが、前記半導体層（５１０）と、前記半導体層（５１０）を基板（５０１）から分離する埋め込み絶縁層（５０３）とを通ってエッチングする、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、集積回路の作製に関し、特に、ＭＯＳトランジスタなどの電界効果トランジスタと、スイッチングノイズを低減するためのデカップリングコンデンサとを含む半導体デバイスの形成に関する。
【背景技術】
【０００２】
最近の集積回路には、ＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳ素子の形態の電界効果トランジスタ、レジスタ、コンデンサなどの多数の個々の回路素子が、単一のチップ領域に形成されている。典型的に、回路の世代交代とともに、これらの回路素子の特徴サイズが着実に縮小化されていることで、市販の集積回路の性能は、速度および／または電力消費の面で改良が図られている。トランジスタのサイズの縮小化は、ＣＰＵなどの複雑な集積回路のデバイス性能を確実に高めるさいの重要な要素である。サイズの縮小化により、通例、スイッチング速度が上がることで、個々のトランジスタの信号処理性能および動的電力消費能力が強化される。すなわち、スイッチング時間の期間が短縮されることで、ＣＭＯＳトランジスタ素子のロジックをローからハイに切り換えると同時に、過渡電流は、著しく低減される。
【０００３】
一方で、ディープサブミクロンが優勢な現状でトランジスタ素子のチャネル長さなどの特徴サイズを縮小すると、改良されたスイッチング性能により得られた利点を部分的に損なってしまいかねない問題が複数生じる。例えば、制御電圧をゲート電極に印加することで作られる導電チャネルの形成を適切に制御するように、ゲート電極とチャネル領域との容量結合を十分に高く維持するためには、電界効果トランジスタのチャネル長さを短くすることで、ゲート絶縁層の厚みを薄くする必要がある。０．１μｍ以下のチャネル長さを特徴としている現在の高性能デバイスの場合、二酸化珪素とその下地のチャネル領域との間の界面の特性をよく知られた優れたものにするため、典型的に二酸化珪素を含むゲート絶縁層の厚みは、およそ１．５〜３ｎｍ以下となる。このオーダーのゲート誘電体の場合、ゲート誘電体の厚みが線形的に減るにつれ、漏れ電流が指数関数的に増すため、薄いゲート誘電体を流れる漏れ電流が、過渡電流と同等のものになってしまうことがある。
【０００４】
集積回路には、多数のトランジスタ素子の他にも、典型的に、デカップリングなど複数の目的で使用される複数のパッシブコンデンサが形成される。集積回路におけるデカップリングは、高速スイッチングトランジスタのスイッチングノイズを低減するための重要な役割の１つであり、これは、デカップリングコンデンサが、回路の特定の点、例えば、高速スイッチングトランジスタの場所にエネルギーを供給し、それにより、トランジスタが表すロジック状態に過度に影響を及ぼしかねない電圧変動を低減させうるためである。これらのコンデンサは、通常、アクティブな半導体領域に形成されるため、デカップリングコンデンサによって多大なダイ面積が消費される。典型的に、これらのコンデンサは、アクティブな半導体領域上にわたって平面状に形成され、第１のコンデンサ電極として作用する。コンデンサの誘電体は、電界効果トランジスタのゲート絶縁層の製造プロセス中に形成され、ゲート材料は、通常、第２のコンデンサ電極として働くようにゲート電極構造に沿ってパターン化される。このように、大容量デカップリング素子を要するデバイスでは、ダイ面積を著しく消費するだけでなく、漏れ電流が増大してしまい、全静的漏れ消費、ひいては、集積回路の全電力消費量に著しく影響しうることにもなる。高度な応用の場合、電力消費および／または熱管理の面から、大量の静的電力消費は許容不能な場合があるため、一般に、いわゆる、デュアルゲート酸化物処理が使用されて、コンデンサの誘電体層の厚みを増やすことで、これらの素子の漏れ電流を低減してもよい。
【０００５】
以下、図１ａ〜図１ｃを参照しながら、漏れ電流が適度な範囲内にある大容量デカップリングコンデンサを備えた半導体デバイスを形成するための典型的な従来技術のプロセスフローについて記載する。図１ａは、特定の製造段階における半導体デバイス１００の断面図を略図的に示す。半導体デバイス１００は、基板１０１、例えば、シリコン基板を備え、基板１０１は、トランジスタ素子を受けるための第１の半導体領域１３０と、静電容量が大きいデカップリングコンデンサを受けるための第２の半導体領域１２０とを含む。このように、半導体領域１２０は、半導体領域１３０に比して、デバイス１００の機能ブロックのかなりの割合を占める。第１および第２の半導体領域１３０、１２０は、分離構造１０２によってそれぞれ囲まれている。第１の半導体領域１３０と、部分的に、それに対応する分離構造１０２とは、フォトレジストからなるものであってもよいマスク層１０３によって覆われる。第２の半導体領域１２０は、１０５で示すように、イオン注入により極度な格子ダメージが生じた表面部分１０４を備える。
【０００６】
図１ｃに示すような半導体デバイスを形成するための典型的なプロセスフローは、分離構造１０２を規定するための高度なフォトリソグラフィおよびエッチング技術を含み、この後には、レジストマスク１０３をパターン化するためのさらなるフォトリソグラフィステップが続く。これらのプロセス技術は、当業者によく知られているものであるため、本願明細書において詳細な記載は省略する。引き続き、珪素、アルゴン、キセノンなどの任意の適切なイオンでイオン注入１０５が実行され、この場合の投与量およびエネルギーを、部分１０４に極度な格子ダメージを生じるように選択することで、引き続き実行される酸化プロセス中に、部分１０４の拡散挙動を著しく変化させる。
【０００７】
図１ｂは、製造段階が進んだ状態にある半導体構造１００を略図的に示す。実質的に二酸化珪素からなり、第１の厚み１３２を有する第１の誘電体層１３１が、第１の半導体領域１３０上に形成される。第２の厚み１２２を有し、第１の誘電体層１３１と同じ材料からなる第２の誘電体層１２１が、第２の半導体領域１２０上に形成される。第１および第２の誘電体層１３１および１２１は、高温炉プロセスにおける従来の酸化または高速熱酸化プロセスによって形成される。表面部分１０４の極度な格子ダメージにより、この表面部分１０４における酸素拡散は、第１の半導体領域１３０の表面領域などの、結晶性が実質的に乱されていないシリコン部分と比較すると、著しく高い。結果的に、第２の半導体領域１２０での酸化物の成長は、第１の半導体領域１３０の成長速度と比較すると速いため、第１の誘電体層１３１の厚みが１〜５ｎｍオーダーの場合、第１の厚み１３２と第２の厚み１２２には、およそ０．２〜１．０ｎｍの差が生じる。
【０００８】
図１ｃは、製造段階がさらに進んだ状態にある半導体デバイス１００を略図的に示し、第２の半導体領域１２０に、デカップリングコンデンサ１４０が形成され、第１の半導体領域１３０に、電界効果トランジスタ１５０が形成されている。トランジスタ素子１５０は、例えば、高ドープされたポリシリコンを含むゲート電極１３３と、金属シリサイド部分１３５とを備える。さらに、ゲート電極１３３の側壁に隣接して、側壁スペーサ１３４が形成される。金属シリサイド部分１３５を各々が含むソースおよびドレイン領域１３６が、第１の半導体領域１３０に形成される。コンデンサ１４０は、ゲート電極１３３と同じ材料からなり、第２の誘電体層１２１上にわたって形成された導電性電極１２３を備える。電極１２３は、コンデンサ１４０の第１の電極である。コンデンサ電極１２３は、金属シリサイド部分１２５を含み、側壁スペーサ要素１２４によって囲まれる。
【０００９】
トランジスタ素子１５０およびコンデンサ１４０を形成するための典型的なプロセスフローは、以下のステップを含むこともある。図１ｂに示すように、デバイス上にわたって、ポリシリコン層が堆積されてもよく、コンデンサ電極１２３およびゲート電極１３３を共通のプロセスで作るために、よく知られたフォトリソグラフィおよびエッチング技術によってパターン化されてもよい。引き続き、ドレインおよびソース領域１３６は、イオン注入によって形成され、側壁スペーサ１３４が注入マスクとして作用して、ドレインおよびソース領域１３６のドーパント濃度を適切な状態にするように、断続的に、側壁スペーサ１３４および側壁スペーサ１２４が形成される。その後、金属シリサイド部分１２５および１３５は、高融点金属を堆積し、金属と、コンデンサ電極１２３の下地ポリシリコン、ゲート電極１３３、およびドレインおよびソース領域１３６のシリコンとの間で化学反応を起こすことによって形成されてもよい。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１ｃから明らかなように、厚み１２２が増した第２の誘電体層１２１を有するコンデンサ１４０の漏れ電流率は、トランジスタ１５０の要求された動的性能を与えるように最適化された第２の厚み１３２を有する比較的薄い第１の誘電体層１３１によって生じる対応する漏れ率と比較すると低い。上述した従来のアプローチを用いると、コンデンサ１４０の漏れ率が顕著に改善されることもあるが、第２の誘電体層１２１の厚みが増すことで、コンデンサ１４０の単位面積当たりの静電容量が著しく減少するという決定的な欠点がある。このように、強化されたデカップリング効果に要求されるような所与の望ましい電荷蓄積容量の場合、コンデンサ１４０には、さらに広い面積が必要である。従来技術のアプローチのさらなる欠点として、第１および第２の誘電体層１３１および１２１を形成するための高温酸化プロセスが要求されため、このプロセススキームが、超薄ゲート絶縁層を形成するための高度な堆積方法など、極めて薄いゲート誘電体を形成するための別の解決策と両立し得ないこともあることが挙げられる。さらに、上述したプロセスフローにより、パターン密度が非常に不均一になってしまい、すなわち、例えば、コンデンサ１４０に相当する寸法が大きな領域が、トランジスタ１５０などのごく小さな領域の近傍に位置することで、ゲート電極１３３などの非常に重要なゲート電極を形成するためのパターン化プロセスを妥協することにもなりうる。
【００１１】
上述した状況を鑑みて、上記に挙げた問題の１つ以上を回避するか、もしくはそれらの影響を少なくとも低減しながら、コンデンサの形成を可能にする改良された技術が必要とされている。
【課題を解決するための手段】
【００１２】
以下、本発明のいくつかの態様を基本的に理解してもらうために、本発明の簡単な要約を記載する。この要約は、本発明の完全な概要ではない。本発明の基本となる要素または重要な要素を特定したり、本発明の範囲を示すことは意図していない。ここでの唯一の目的は、以下に記載するより詳細な記載の序文として、いくつかの概念を簡単な形で与えることである。
【００１３】
一般に、本発明は、デカップリングコンデンサなどの高電荷キャリア蓄積容量のコンデンサを、三次元または垂直構成で形成することで、チップ面積を節約でき、ひいては、他の回路要素に使用できる半導体デバイスと、その製造方法に関するものである。三次元構成で設けることによって、所与のターゲット静電容量に対して、貴重なチップ面積の「二次元消費」が低減されることもあり、特定のダイ領域内のデカップリング静電容量が、さらなるダイ面積を必要とすることなく、著しく増大されることもある。さらに、ＣＰＵなど、論理回路要素に三次元コンデンサ構成を設けると、コンデンサを設計するさいの柔軟性が増し、改良されたパターン密度の均一性など、デバイス固有およびプロセス固有の要求を考慮に入れることもできる。
【００１４】
本発明の１つの例示的な実施形態によれば、半導体デバイスが、少なくとも１つのトランジスタ素子と、非平面構成を有し、少なくとも１つのトランジスタ素子に接続されたデカップリングコンデンサとを備える。
【００１５】
本発明の別の例示的な実施形態において、ある方法が、演算ユニットを規定する複数のトランジスタ素子を半導体層に形成するステップを含む。さらに、この方法は、半導体層にリセスを形成するステップと、リセスにコンデンサを形成するステップとを含む。
【００１６】
本発明は、添付の図面と組み合わせて以下の記載を参照しながら理解されてもよく、図面において、同様の参照番号は、同様の要素を示す。
【００１７】
本発明には、さまざまな修正例および別の形態の余地があるが、その具体的な実施形態を図面に一例として図示し、本願明細書にて詳細に記載する。しかしながら、本願明細書における特定の実施形態の記載は、本発明を開示した特定の形態に限定することを意図したものではなく、添付の特許請求の範囲によって規定した本発明の趣旨および範囲内のすべての修正例、均等物、および代替例に及ぶことが意図されていることを理解されたい。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の例示的な実施形態について記載する。説明を明確にするために、本願明細書では実際の実施例における特徴をすべて記載しているわけではない。もちろん、任意のこのような実際の実施形態を開発するにあたって、いずれの場合もシステム関連の制約やビジネス関連の制約を踏まえるなど、実施例ごとにさまざまな判断を行って開発者らの意図する目的を達成していく必要があり、これは実施例によって異なることは理解できよう。さらに、このような開発作業は、複雑かつ時間を要するものになる場合があるが、それでも本願の開示内容を利用できる当業者らにとっては日常業務の一環であろうことも理解できよう。
【００１９】
以下、添付の図面を参照しながら、本発明について記載する。説明のみを目的とし、当業者によく知られた詳細で本発明を不明瞭にしないように、図面には、さまざまな構造、システム、およびデバイスが略図的に示されている。それでもなお、添付の図面は、本発明の例示的な例を記載し説明するために含まれる。本願明細書で使用する用語および表現は、当業者がこれらの用語および表現を理解しているものと一致する意味を有するものと理解し解釈されるべきである。用語または表現の特別な定義、すなわち、当業者により理解されているような通常の慣例通りの意味とは異なる定義は、本願明細書の用語または表現を一貫して使用することで示されるように意図したものではない。用語または表現が、特別な意味、すなわち、当業者によって理解されているもの以外に意味をもつように意図されている限り、このような特別な定義は、用語または表現に特別な定義を直接かつ明白に与える説明で本願明細書に特記される。
【００２０】
一般に、本発明は、特定の実施形態において、デカップリングコンデンサを表す高電荷キャリア蓄積容量の三次元または垂直方向に配設されたコンデンサの形成を想定したものであり、これらのコンデンサは、ＣＰＵ、ＡＳＩＣ、または多数のスイッチング動作に伴う高度な論理回路を含む他の回路要素などの高性能半導体デバイスでのスイッチングノイズを低減するために必要とされる。デカップリングコンデンサの構成が三次元または非平面であると、平面構成の従来のデカップリングコンデンサが占める水平面積が著しく小さくなり、非常に不均一なパターン密度がダイ領域内に生じてしまうため、スケールが大きいゲート電極構造をパターン化することが著しく困難になり、重要なエッチングおよびフォトリソグラフィプロセスが、これらのプロセスのパターンに依存する傾向にあるため、これらのプロセスの均一性に影響を及ぼしかねない。
【００２１】
以下、添付の図面を参照しながら、本発明のさらなる例示的な実施形態についてさらに詳細に記載する。図２ａは、製造段階が進んだ状態にある半導体デバイス２００の断面図を略図的に示す。半導体デバイス２００は、基板２０１を備え、この基板２０１は、シリコンバルク基板、シリコン・オン・インシュレータ（ＳＯＩ）基板、または実質的に結晶の半導体層２１０を上部に形成するのに適した任意の他の半導体または絶縁キャリア材料などの任意の適切な基板の形態で設けられてもよい。ＣＰＵ、ＡＳＩＣ、および複雑な論理回路要素を含む他のデバイスなどの複雑な論理回路の大部分は、現在、シリコンベースで製造されているため、半導体層２１０は、シリコン層またはシリコンベース層を意味し、この層は、ゲルマニウム、炭素などの他の材料を含んでもよい。典型的に、半導体層２１０は、適切なドーパント濃度を含み、この濃度は、垂直方向および水平方向に局所的に変動するものであってもよい。
【００２２】
半導体デバイス２００は、ＣＰＵなどの演算ユニットを形成してもよい複数のトランジスタ素子２５０を含む第１のダイ領域２３０をさらに備えてもよい。デバイス２００は、高電荷キャリア蓄積容量を有するコンデンサ２４０を備えた第２のダイ領域２２０をさらに備えてもよい。１つの特定の実施形態において、コンデンサ２４０は、第１のスイッチング論理回路要素を含む高度な半導体デバイスに通常要求されるような、デカップリングコンデンサである。１つの例示的な実施形態において、コンデンサ２４０は、個々のコンデンサとして構成されてもよい複数のコンデンサ素子２４０ａ、２４０ｂ、２４０ｃ、２４０ｄであってもよいし、他の実施形態において、コンデンサ２４０は、コンデンサ２４０を一般に形成するコンデンサ素子として素子２４０ａ、２４０ｂ、２４０ｃ、２４０ｄを備えてもよい。コンデンサ２４０、すなわち、図示した実施形態において、個々の素子２４０ａ、２４０ｂ、２４０ｃ、２４０ｄは、第１の電極または内側電極２４１を備え、この電極は、ドープされたポリシリコン、金属シリサイド、金属などの任意の適切な導電材料で形成されてもよい。
【００２３】
さらに、内側電極２４１を外側電極２４３から電気的かつ物理的に分離する誘電体層２４２がそれぞれ設けられ、いくつかの実施形態において、外側電極２４３は、誘電体層２４２を取り囲む半導体層２１０の材料によって表されてもよい。他の実施形態において、外側電極２４３は、層２１０の半導体材料と比較して伝導率が高い材料で形成されてもよく、高い伝導率は、高ドーパント濃度および／または適切な材料などによって与えられてもよい。例えば、外側電極２４３は、高ドープされたポリシリコン、金属シリサイド、金属などからなるものであってもよい。コンデンサ２４０の全電極表面積の他にも、獲得した静電容量を著しく決定する誘電体層２４２は、全コンデンサ面積と組み合わせて、所望のターゲット静電容量が得られるように、適切な比誘電率および厚みを有してもよい。例えば、層２４２の厚さに適度な厚みをもたせながら、内側電極２４１と外側電極２４３との間に高い容量結合を得るようにすることで、コンデンサ２４０の静的漏れ電流を低減させるように、場合によっては、二酸化珪素、酸窒化珪素、窒化珪素などの他の標準的な材料と組み合わせて、ｈｉｇｈ−ｋ材料が使用されてもよい。例えば、酸化ジルコニウム、珪酸ジルコニウム、酸化ハフニウム、珪酸ハフニウム、およびそれらの組み合わせなどのｈｉｇｈ−ｋ材料が使用されてもよく、いくつかの実施形態において、これらのｈｉｇｈ−ｋ材料の１つ以上が、窒化珪素、二酸化珪素などの他の認知された誘電体材料によって境界がつけられ、または囲まれてもよい。
【００２４】
図２ｂは、デバイス２００の平面図を略図的に示し、コンデンサ２４０がダイ領域２２０内で占める所与の面積に対して得られるであろう静電容量の著しい増加を示す。明らかなように、コンデンサ２４０は、破線で示すような面積を占める。同じダイ面積を占める平面構成のデカップリングコンデンサを有する従来のデバイスでは、静電容量が低減され、これはまた、例えば、図１ｃのコンデンサ１４０を参照しながら図示し説明するように、上側電極と下側電極とを分離する材料によって著しく決定される。本発明によれば、誘電体層２４２の所与の材料およびその所与の厚みに対して、便宜上、図１ｃのゲート誘電体１２１のものと同一である仮定すると、非平面構成であることにより、著しく拡大されたコンデンサ面積が利用可能であり、ひいては、結果的に得られる静電容量が著しく高くなる。誘電体層２４２の厚みおよびその材料組成を変えることによって、従来の平面配置と比較して、静電容量をさらに増大させ、および／または、漏れ電流を著しく低減させうる。一方で、コンデンサ２４０の所与のターゲット静電容量に対して、ダイ領域２２０における消費面積は、デバイス２００の他のコンポーネントがより多くの床面積を利用できるように著しく低減されてもよい。
【００２５】
図２ａまたは図２ｂに示すようにデバイス２００を形成するための典型的なプロセスフローは、以下のプロセスを含みうる。１つの例示的な実施形態によれば、最初に、複数のトランジスタ素子２５０のゲート電極構造２５１を少なくとも形成し、次に、コンデンサ２４０を形成することによって、コンデンサ２４０を形成する際の高い柔軟性が得られる。このプロセス形態において、デバイス要求に見合うように所望の厚みおよび材料組成を有するゲート絶縁層を形成するための高度酸化および／または堆積レシピを伴う十分に確立されたプロセスに従って、ゲート電極２５１が形成されてもよい。その後、十分に確立された低圧化学気相成長（ＣＶＤ）技術によって、ドープされたポリシリコンなどのゲート電極材料層が堆積されてもよい。引き続き、ゲート電極材料層は、高度フォトリソグラフィおよびエッチング技術によってパターン化されてもよく、この場合、ダイ領域２２０は、エッチング雰囲気に露出されることによって、ダイ領域２２０の上方のゲート電極材料を実質的に完全に除去してもよい。すでに説明したように、ゲート電極２５１を形成するための高度パターン化プロセスは、マイクロローディング効果などによるパターン密度に影響を受けやすいため、エッチングおよびパターン化の均一性は、形成される予定のコンデンサ２４０が占める表面積のサイズに依存するものであってもよい。このように、所与の所望のデカップリング静電容量に対して、要求される床面積は、従来の平面配置と比較すると著しく縮小され、したがって、パターン密度の不均一性は、従来のデバイス（図１ｃを参照）と比較して著しく低減されることによって、ゲート電極２５１を形成するためのパターン化プロセスの全均一性が改善される。
【００２６】
ゲート電極２５１の形成後、１つの例示的な実施形態によれば、トランジスタ形成プロセスにおいて、十分に確立されたプロセスレシピに従ったイオン注入により、ドレイン領域およびソース領域がそれぞれ形成され、個々のトランジスタ２５０に対して横方向のドーパントプロファイルを適切に調節するように、断続的な側壁スペーサが形成されてもよい。他の実施形態において、トランジスタ２５０を形成するプロセスは、ゲート電極２５１の形成後に中断されてもよく、プロセスフローは、コンデンサ２４０を形成することによって継続されてもよい。トランジスタ形成プロセスが継続されているのか、またはゲート電極２５１が完成した後か否かにかかわらず、コンデンサ２４０、すなわち、個々のコンデンサ素子２４０ａ、２４０ｂ、２４０ｃ、２４０ｄのそれぞれに要求されたパターンを与えながら、ダイ領域２３０を実質的に完全に覆う適切なレジストマスクが形成されてもよい。このレジストマスクに基づいて、例えば、トレンチの形態をした対応するリセスを半導体層２１０に形成するために、異方性エッチングプロセスが実行されてもよい。この目的に合わせて、トレンチ分離構造の形成から知られているものに類似したプロセスレシピが使用されてもよい。リセスまたはトレンチをそれぞれ形成した後、レジストマスクが除去されてもよく、引き続き、外側電極２４３が、例えば、高ドープされたポリシリコンなどの適切な材料をコンフォーマルに堆積することによって形成されてもよい。他の実施形態において、層２１０の周囲にある半導体材料は、さらなる操作や処理なしに、外側電極２４３として作用してもよい。プロセスの方針によっては、外側電極２４３は、他の実施形態に従って、金属を含有するように形成されてもよい。例えば、トランジスタ素子２５０の形成が、実質的に完了するか、またはさらなる高温プロセスが不要である段階へ進めば、十分に確立された物理または化学気相成長技術によって、タングステン、コバルト、ニッケル、チタンなどの金属が堆積されてもよく、次いで、その金属や化合物は、下地の半導体材料とともに、外側電極２４３として働いてもよい。例えば、層２１０が、実質的にシリコンから構成される場合、従来のトランジスタ素子のゲート電極およびドレインおよびソース領域における金属シリサイド領域形成からも知られているように、対応する金属シリサイドが、プロセスの方針に従って形成されてもよい。
【００２７】
１つの例示的な実施形態において、トランジスタ２５０および外側電極２４３にある対応する金属シリサイド領域は、共通のプロセスにおいて形成されることで、プロセスの複雑性を著しく低減してもよい。その後、誘電体層２４２は、前のプロセスフローに応じて、堆積および／または酸化によって形成されてもよい。すなわち、外側電極２４３が、層２１０の半導体材料または任意の他の酸化材料で形成されれば、酸化温度が、トランジスタ素子２５０の製造段階に適合するとした場合、誘電体層２４２は、酸化によって形成されてもよい。他の場合では、十分に確立された物理または化学気相成長技術によって、適切な誘電体材料が堆積されてもよい。例えば、よく知られたレシピに基づいて、プラズマ強化ＣＶＤ技術によって、二酸化珪素、窒化珪素、酸窒化珪素などが堆積されてもよい。堆積中、誘電体層２４２の厚みは、コンデンサ２４０に対して所望の高静電容量を得るように、デバイス要求に従って制御されてもよい。誘電体層２４２の形成は、ゲート電極２５１のゲート絶縁層をそれぞれ形成するためのプロセスから実質的に切り離され、したがって、任意の所望の厚みおよび材料組成が、誘電体層２４２に対して選択されてもよいことを理解されたい。
【００２８】
１つの例示的な実施形態において、誘電体層２４２の堆積は、内側電極２４１の電極材料の充填中にダイ領域２３０上に形成される可能性のある過剰な材料を、後続の選択的エッチングプロセスにおいて確実に除去できるように、内側電極２４１に対して使用した材料に対するエッチング選択性が高いエッチング停止層の堆積を含んでもよい。
【００２９】
１つの例示的な実施形態において、内側電極２４１は、高ドープされたポリシリコンを堆積することで、対応するトレンチを実質的に完全に充填することによって形成されてもよい。その後、選択的シリコンエッチングによって、過剰な材料が除去されてもよく、対応するエッチング停止層により、ダイ領域２３０および２２０から過剰な材料が確実に除去されてもよい一方で、内側電極２４１に溝切削が作られてもよい場合、内側電極２４１の任意のオーバーエッチングが許容可能であり、内側電極２４１と外側電極２４３との間の電気的絶縁の信頼性をさらに高めてもよい。その後、トランジスタ素子２５０を完成するためのさらなる処理が続行されてもよく、最終的に、ダイ領域２３０およびダイ領域２２０に対応するコンタクトが形成されてもよく、対応するように設計されたフォトリソグラフィマスクと組み合わせて、十分に確立されたプロセスレシピが使用されてもよいことで、個々のコンデンサ素子２４０ａ、２４０ｂ、２４０ｃ、２４０ｄと、複数のトランジスタ素子２５０によって表される回路要素との間に、要求された電気的接続を確立する。
【００３０】
図２ｃは、トランジスタ２５０によって表される論理回路要素にデカップリングコンデンサ２４０を接続するために配線手法の１つの説明的な例を略図的に示す。結果的に、デバイス２００は、誘電体層２０８に形成され、複数のトランジスタ２５０の対応するドレインおよびソース領域およびゲート電極とつながる複数のトランジスタコンタクト２５４を備えるものであってもよい。さらに、誘電体層２０８内にコンデンサコンタクト２４４が形成されることで、内側電極２４１と外側電極２４３のそれぞれ電気的接触がもたらされてもよい。図示した実施形態には、外側電極２４３につながるためのコンタクト２４４を１つしか示していないが、このコンタクトは、個々のコンデンサ素子２４０ａ、２４０ｂ、２４０ｃ、２４０ｄのすべてと接触状態にあると仮定されてもよい。他の実施形態において、複数の外側電極２４３に対して、コンデンサコンタクトがそれぞれ設けられてもよい。外側電極２４３とつながるコンデンサコンタクト２４４はまた、金属ライン２１９に接続されてもよく、このラインにより、複数のトランジスタ素子２５０によって表される論理回路要素に電気的接触がもたらされる。同様に、複数の内側電極２４１は、それぞれのコンタクト２４４を経由して、１つ以上の金属ライン２０９に接続されてもよく、このラインにより、コンデンサ２４０のデカップリング機能に対して必要に応じて、トランジスタ素子２５０により表される回路要素の指定の部分に電気的接触がもたらされる。図２ｃに示す配線手法は、説明を目的としたものにすぎず、トランジスタ素子２５０によって表される回路要素の適切なノードとコンデンサ２４０とを接続するための任意の他の構造が使用されてもよいことを理解されたい。例えば、個々のコンデンサ素子２４０ａ、２４０ｂ、２４０ｃ、２４０ｄのうち２つ以上が、トランジスタ素子２５０の回路要素にある異なるノードに接続されてもよい。
【００３１】
前述したように、トランジスタコンタクト２５４およびコンデンサコンタクト２４４は、十分に確立されたレシピに基づいて形成されてもよく、ある特定の実施形態において、共通の製造プロセスにおいて形成されてもよい。この目的に合わせて、ダイ領域２３０および２２０上にわたって、エッチング停止層（図示せず）がコンフォーマルに堆積された後、誘電体層２０８が堆積されてもよく、次いで、高度な均一表面トポロジーが要求されていれば、研磨され、または平坦化されてもよい。その後、層２０８に、対応する開口が形成されてもよく、次いで、半導体領域のそれぞれに接触をもたらすようにエッチング停止層を介してエッチングされてもよい。その後、開口内に、適切な伝導性材料が充填されることで、トランジスタコンタクト２５４およびコンデンサコンタクト２４４を形成してもよい。その後、半導体デバイスの金属化層を形成するための十分に確立された技術に従って、金属ライン２１９および２０９が形成されてもよい。
【００３２】
適切な層間誘電体材料に埋め込まれた金属ライン２０９および２１９の形成中、プラズマ誘導されたダメージが観察されることもある最中に、典型的に、プラズマ周囲に基づいて、異方性エッチング技術が実行されてもよい。特に、最小特徴サイズが、１００ｎｍおよびそれよりもさらに小さい非常に高度な半導体デバイスの場合、金属ライン２０９および２１９は、銅または銅合金からなるものであってもよく、堆積およびエッチングに対する銅の特別な特性により、特別な方針が必要になることもある。例えば、銅ベースの金属化層の場合、ビアおよびトレンチを受けるように層間誘電体材料が堆積およびパターン化された後、引き続き、銅または銅合金が充填される、いわゆる、ダマシンアプローチを用いることが多い。パターン化プロセス中、特に、重要なビアエッチングプロセス中に、プラズマ誘導ウェハダメージが観察されることが多い。著しいウェハアークおよびウェハ帯電効果の１つの理由として、下地層に伝導性のある面積が過剰にあると、プラズマ支援エッチングプロセス中にアンテナ効果を誘導してしまうことがあるためと考えられている。従来の平面構成（図１ｃを参照）と比較して、デカップリングコンデンサ２４０が占める水平表面積が著しく低減することによりアンテナ効果は顕著に低減し、それによって、ウェハアークおよびウェハ帯電などの任意のプラズマ誘導されたダメージの危険性が減る。
【００３３】
図２ａを再度参照すると、図２ａに示すような半導体デバイス２００は、他の実施形態において、複数のトランジスタ素子２５０を形成する前にコンデンサ２４０を形成することによって形成されてもよいことを理解されたい。ここでは、コンデンサ２４０が、トランジスタ素子２５０を形成するのに必要とされることがある任意の高温プロセスに適合可能であるとした場合、コンデンサ２４０を形成するためのプロセスフローをトランジスタ素子２５０を形成するためのプロセスから実質的に切り離してもよい。１つの例示的な実施形態において、コンデンサ２４０は、トレンチ分離技術に基づいて形成されてもよく、それによって、トランジスタ素子２５０を形成するためのさらなる従来のプロセスフローと適合可能である形態でコンデンサ２４０を提供する。この目的に合わせて、任意のトレンチ分離構造の形成前または形成後、コンデンサ２４０は、異方性トレンチエッチングプロセスと、半導体層２１０の固有伝導率が適切でないと考えられる場合、例えば、ドープされたポリシリコンの形態で外側電極２４３を形成するための後続する堆積プロセスとを含むプロセスフローによって形成されてもよい。その後、誘電体層２４２は、二酸化珪素、酸窒化珪素、または窒化珪素を形成するために、酸化および／または堆積によって形成されてもよい。その後、内側電極２４３は、ポリシリコンを堆積し、対応するエッチングおよび化学機械研磨（ＣＭＰ）技術によって任意の過剰な材料を除去することによって形成されてもよい。その後、製造プロセスは、トランジスタ素子２５０を形成するための標準的な方法で再開されてもよい。次いで、さらなる処理は、図２ｃに示すように、デバイス２００を形成するために上述したように継続されうる。
【００３４】
以下、図３ａ〜図３ｅを参照しながら、本発明のさらなる例示的な実施形態についてさらに詳細に記載するが、ここで記載し関与するプロセスステップの多くは、前述した実施形態、または、図４ａおよび図４ｂ、さらには図５を参照しながら以下に記載する実施形態において適用されてもよい。前述した実施形態において、非平面コンデンサを形成するための製造プロセスは、任意のトランジスタ素子の形成前にすべて実行されてもよく、または電極構造の形成後に実行されてもよい。以下、図３ａ〜図３ｅを参照しながら、ゲート電極構造の形成にも採用される少なくともいくつかのプロセスステップを用いることによって、非平面デカップリングコンデンサを形成可能なプロセス方針について記載する。
【００３５】
図３ａにおいて、半導体デバイス３００が、上部に半導体層３１０が形成された基板３０１を備える。さらに、半導体層３１０に、トレンチ分離構造３０２が形成されてもよい。トレンチ分離３０２は、第１のダイ領域３３０を第２のダイ領域３２０から分離してもよい。さらに、１つの例示的な実施形態において、半導体層３１０上に、ゲート絶縁層３５２の第１の部分３５２ａが形成されてもよい。この実施形態において、第１のダイ領域３３０に形成されるゲート絶縁層は、第１の部分３５２ａの厚みより大きなターゲット厚みを有する。他の実施形態において、第１の部分３５２ａは、この製造段階で形成されなくてもよく、垂直方向または三次元非平面デカップリングコンデンサを受けるための第２のダイ領域３２０をパターン化するためのプロセスステップは、以下に記載するように、部分３５２ａなしに実行されてもよい。図３ａに示すようなデバイス３００は、高度なフォトリソグラフィ、エッチング、堆積、および平坦化技術を伴う十分に確立されたトレンチ分離技術に従って形成されてもよい。
【００３６】
図３ｂは、製造段階がさらに進んだ状態にある半導体デバイス３００を略図的に示す。デバイス３００は、レジストマスクまたは任意の他の適切なハードマスクの形態で設けられてもよいエッチングマスク３６０を備える。エッチングマスク３６０は、複数の開口３６０ａ、３６０ｂ、３６０ｃを備える。半導体層３１０には、対応するリセスまたは開口３４５ａ、３４５ｂ、３４５ｃが形成される。リセス３４５ａ、３４５ｂ、３４５ｃは、例えば、図２ａおよび図２ｂに示すトレンチまたは任意の他の適切な形状の形態を有してもよい。リセス３４５ａ、３４５ｂ、３４５ｃの寸法およびそれらの数は共に、形成されるコンデンサの誘電体の所与の材料組成および層の厚みに要求された静電容量が達成されるように選択される。トレンチのサイズは、同じものであっても、異なるものであってもよい。
【００３７】
エッチングマスク３６０は、十分に確立されたフォトリソグラフィ技術を用いた後、リセス３４５ａ、３４５ｂ、３４５ｃを形成するための十分に確立された異方性エッチング技術によって形成されてもよく、プロセスレシピは、トレンチ分離構造３０２の形成に使用されるものと同様のものが使用されてもよい。すなわち、半導体層３１０上にゲート絶縁層の第１の部分３５２ａが設けられているか否かに応じて、第２のダイ領域３２０にあるゲート絶縁層３５２が開口され、引き続き、半導体材料は、高異方性工程においてエッチングされる。その後、レジストマスク３６０は、エッチングマスク３６０が、ハードマスクの形態で与えられている場合、よく知られているウェットまたはドライレジスト剥離技術または任意の他の選択的エッチングプロセスによって除去されてもよい。
【００３８】
図３ｃは、コンデンサリセス３４５ａ、３４５ｂ、３４５ｃ内に誘電体層３４２を形成している間の半導体デバイス３００を略図的に示す。このプロセス中、３６１で示すように、第１の部分３５２ａ（図３ｂを参照）の厚みは、ゲート絶縁層の最終厚みを得るように厚くされてもよい。例えば、プロセス３６１は、リセス３４５ａ、３４５ｂ、３４５ｃの内部と、デカップリングコンデンサの完成後に外側電極として作用することになる、３４３で示す外部領域との間の容量結合を調節するように、指定の厚みの酸化物を成長させるための酸化プロセスを表してもよい。例えば、誘電体層３４２は、デバイス要求に応じて、およそ１ｎｍ〜数ｎｍの厚みを有する適度に薄い層として与えられてもよい。第１の部分３５２ａの厚みは、誘電体層３４２の形成後にゲート絶縁層３５２のターゲット厚みを得るために、適切な方法で選択されてもよいことを理解されたい。他の実施形態において、リセス３４５ａ、３４５ｂ、３４５ｃの形成前に、第１の部分３５２ａが形成されない場合、ゲート絶縁層３５２および誘電体層３４２は、これらの層が実質的に同じ特性を有するように、単一の共通プロセスにおいて形成されてもよい。
【００３９】
図３ｄは、ゲート電極材料層３５１が第１および第２のダイ領域３３０および３２０の上方に形成された半導体デバイス３００を略図的に示す。層３５１は、非常に高度なＣＭＯＳ技術において用いられることが多いドープされたポリシリコンから構成されてもよい。さらに、層３５１は、層３５１の材料によって実質的に完全に充填されるリセス３４５ａ、３４５ｂ、３４５ｃが存在することで、固有のトポグラフィーを示すものであってもよい。結果的に、層３５１は、第１のダイ領域３３０に形成されるゲート電極構造に対して、ターゲット厚み３５１ｔより大きい余分な厚みをもって堆積されてもよい。層３５１は、十分に確立された低圧ＣＶＤ技術によって形成されてもよい。その後、層３５１のトポグラフィーは、ターゲット厚み３５１ｔを実質的に得るために、ＣＭＰによって平坦化されてもよい。次に、平坦化された層３５１は、第１のダイ領域３３０にゲート電極構造を形成するために、十分に確立されたフォトリソグラフィおよびエッチング技術によってパターン化されてもよい。いくつかの例示的な実施形態において、ゲート電極構造のパターン化プロセスは、リセス３４５ａ、３４５ｂ、３４５ｃの上方に電極構造をそれぞれ形成するように修正されてもよく、それによって、ゲート電極構造のパターン化プロセス中、結果的に得られるパターン密度の均一性をさらに増大する。さらに、対応するリセス３４５ａ、３４５ｂ、３４５ｃの上方の電極のパターン化は、所望の電気構成に従って個々のリセス３４５ａ、３４５ｂ、３４５ｃ間の所望の電気的接続が確立されるような方法で実行されてもよい。
【００４０】
図３ｅは、上述したプロセスシーケンス後、および任意のイオン注入プロセスおよびスペーサ形成シーケンス後の半導体デバイス３００を略図的に示す。このように、デバイス３００は、複数のトランジスタ３５０を備えるが、便宜上、１つの素子しか図示していない。トランジスタ３５０は、演算ユニット、ＣＰＵなどの複雑な論理回路要素であってもよい。さらに、個々のコンデンサ素子３４０ａ、３４０ｂ、３４０ｃを備えるものであってもよいコンデンサ３４０が、第２のダイ領域３２０に形成される。コンデンサ素子３４０ａ、３４０ｂ、３４０ｃは、いくつかの実施形態において、トランジスタ３５０のゲート電極３５１と共にパターン化されたものであってもよい電極３４１を有してもよい。すでに説明したように、電極３４１は、コンデンサ３４０の所望の電気的構成を与えるように、局所的相互接続の形態で、破線３４１ａで示すように、任意の適切な方法で電気的に接続されてもよい。
【００４１】
その結果、コンデンサ３４０は、十分に確立されたプロセス技術によって形成されてもよく、図１ａ〜図１ｃを参照しながら記載するように、デカップリングコンデンサ３４０の非平面構成による著しい利点を与えながらも、従来のプロセスフローとの高い適合性が維持される。さらに、ゲート電極３５１との共通のパターン化プロセスで電極３４１をパターン化することで、パターン密度の均一性が著しく高まり、重要なフォトリソグラフィおよびエッチング技術中の高度なプロセス制御に著しく寄与する。さらに、接続３４１ａなどの局所的な相互接続構造が、ゲートパターン化プロセス中に形成されることによって、非常に効率的な方法で個々のコンデンサ素子３４０ａ、３４０ｂ、３４０ｃを電気的に接続してもよい。さらに、外側電極３４３の伝導率が、半導体層３１０の最初のドーピング濃度に基づいて不適切であるとみなされれば、第１のダイ領域３３０が、対応するレジストマスクによって覆われている間、対応するイオン注入プロセスは、誘電体層３４２の垂直方向部分に沿った位置にドーパント種を設けるのに適切な投与量およびエネルギーで実行されてもよい。
【００４２】
以下、図４ａおよび図４ｂを参照しながら、トレンチ分離構造の形成が、対応するデカップリングコンデンサを形成するように適切に修正されたさらなる例示的な実施形態について記載する。
【００４３】
図４ａは、上部に半導体層４１０が形成された基板４０１を備える半導体デバイス４００の断面図を略図的に示す。基板４０１および半導体層４１０に関しては、基板２０１および層２１０を参照しながら前述したものと同じ基準が当てはまる。デバイス４００は、トレンチ分離構造４０２と、半導体層４１０にある三次元デカップリングコンデンサ４４０とを備える。この実施形態において、原則的に、トレンチ分離構造４０２と、第１の素子４４０ａおよび第２の素子４４０ｂとを含むデカップリングコンデンサ４４０の構成は、実質的に同じものであってもよい。結果的に、トレンチ分離構造４０２は、コンデンサ素子として見なされてもよい。分離構造４０２およびコンデンサ素子４４０ａ、４４０ｂの各々は、周囲の半導体層４１０からそれぞれの素子内部を分離する分離層４６３を備える。例えば、分離層４６３は、二酸化珪素および／または窒化珪素および／または酸窒化珪素などで形成されてもよい。いずれの場合においても、分離層４６３は、トレンチ分離構造４０２の分離層４６３が、例えば、前述したように、トレンチ分離構造３０２、２０２、および１０２に要求されたもののように、要求される絶縁特性に見合うように、絶縁材料から形成される。さらに、素子４０２、４４０ａ、４４０ｂは、外側電極４４３、誘電体層４４２、および内側電極４４１をさらに備える。内側および外側電極４４３、４４１は、ドープされたポリシリコンなど、同じ材料から形成されてもよく、異なる材料から形成されてもよい。誘電体層４４２は、すでに上述したように、二酸化珪素、窒化珪素、酸窒化珪素、または任意のｈｉｇｈ−ｋ材料からなるものであってもよい。誘電体層４４２は、容量結合および漏れ電流の点で所望の特性を与えるように、複数の材料および／または異なる層からなるものであってもよいことを理解されたい。デバイス４００は、ゲート絶縁層４５２と、ゲート電極４５１とをさらに備えてもよい。いくつかの例示的な実施形態において、素子４０２、４４０ａ、４４０ｂの１つ以上は、対応する「電極」構造４５１ｃ、４５１ａ、４５１ｂを備えてもよいのに対して、他の実施形態において、これらの電極構造の一部またはすべてが省略されてもよい。
【００４４】
図４ｂは、デバイス４００の平面図を略図的に示し、同図に、コンデンサ素子４４０ａ、４４０ｂの１つの例示的な構成を示す。複数の実質的に正方形状の素子４４０ａ、４４０ｂを備える上記配置は、例示的な種類のものにすぎず、他の幾何学的な構成および形状が選択されてもよいことを理解されたい。例えば、コンデンサ素子４４０ａ、４４０ｂに対して、実質的に矩形状の輪郭が選択されてもよい。さらに、図４ｂから明らかなように、トレンチ分離構造４０２は、ゲート電極４５１を取り囲み、したがって、トランジスタがゲート電極に隣接して形成される領域を規定する。
【００４５】
図４ａおよび図４ｂに示すようにデバイス４００を形成するための典型的なプロセスフローには、以下のプロセスを含みうる。まず、従来のトレンチ分離プロセスと同様に、対応するトレンチが形成されてもよいが、いくつかの実施形態において、分離トレンチの寸法は、分離構造４０２の所望の構成に適合するように適応されてもよい。例えば、トレンチ幅は、内側および外側電極４４１、４４３および誘電体層４４２とともに、分離層４６３とを収容するように、それらに応じて大きくされてもよい。他の実施形態において、標準的な分離トレンチ寸法は、対応するコンデンサ素子を収容するのに適したものであってもよい。さらに、素子４４０ａおよび４４０ｂに対してトレンチまたはリセスがそれぞれ形成されてもよく、それらの寸法は、分離トレンチの寸法に必ずしも対応するものでなくてもよい。例えば、トレンチ幅、すなわち、図４ａにおいて、素子４０２、４４０ａ、４４０ｂの水平方向の拡張部は、デザイン要求に従って互いに異なるものであってもよい。個々の素子４０２、４４０ａ、４４０ｂの寸法にかかわらず、これらのコンポーネントは、トレンチ分離構造を形成するために十分に確立されたレシピに従って、一般的なエッチングプロセスで形成されてもよい。その後、分離層４６３は、例えば、制御された酸化プロセスを実行することによって、および／または、二酸化珪素、酸窒化珪素、窒化珪素などの任意の適切な絶縁材料を堆積することによって形成されてもよい。次に、例えば、高ドープされたポリシリコンの形態で、またはトランジスタ構造の形成に要求されることがあるような、後続する高温プロセスに耐えるのに適した任意の他の伝導性材料の形態で、外側電極４４３の材料がコンフォーマルに堆積される。次に、誘電体層４４２は、酸化および／または堆積によって形成されてもよく、すでに説明したように、要求された特性を得るために、複数の異なる材料または材料層が形成されてもよい。次に、高ドープされたポリシリコンなどの内側電極４４１の材料が堆積されることで、トレンチおよび開口のそれぞれの残りを確実に充填してもよい。引き続き、従来のトレンチ分離プロセスと同様の方法で、エッチングおよび／またはＣＭＰによって、任意の過剰な材料が除去されてもよい。その後、ゲート絶縁層４５２は、高度に制御された酸化および／または堆積プロセスを含む十分に確立されたレシピに基づいて形成されてもよい。次に、ゲート電極４５１は、ポリシリコンなどのゲート電極材料を堆積することによって形成されてもよく、その後、従来のレシピに基づいて、高度なリソグラフィおよびエッチング技術に従ってパターン化される。従来の技術に反して、ゲート電極４５１をパターン化するためのリソグラフィマスクにより、さらなる「電極」構造４５１ｃ、４５１ａ、または４５１ｂが得られてもよく、その後、これらの構造には、パターン化プロセス中に高度に均一なパターン密度が与えられてもよい。
【００４６】
図４ｂから分かるように、ゲート電極構造４５１ａ、４５１のそれぞれは、与えられるのであれば、構造４５１ａ、４５１ｂのそれぞれに隣接して内側電極４４１を接触させるための空間が十分に利用可能であるように形成されてもよい。次いで、さらなる処理、すなわち、ゲート電極４５１に基づいて完全なトランジスタ構造を形成する処理が、すでに上述したものと同様の方法で継続されてもよい。トランジスタコンタクトの形成中、コンデンサ４４０の対応するコンタクトが形成されてもよく、所望の電気構成が、図２ｃを参照しながら記載したものと同様の方法で確立されてもよい。
【００４７】
上述した実施形態により、従来のプロセスフローとの適合性を非常に高く保ったまま、任意の回路素子の製造プロセスからコンデンサ４４０を形成するための形成プロセスを実質的に完全に切り離すことができることを理解されたい。さらに、いくつかの実施形態において、トレンチ分離構造４０２は、デカップリングコンデンサとして効率的に使用されてもよく、いくつかの実施形態において、それに応じて得られたコンデンサ面積が、デカップリングの目的を満たすこともあるのに対して、他の実施形態において、さらなるコンデンサ素子４４０ａ、４４０ｂが設けられる。さらなる他の実施形態において、トレンチ分離構造４０２は、容量素子として作用しないように電気的接触されないこともある。上述した実施形態は、ＳＯＩ基板にも応用可能であることを理解されたい。図２ａ〜図２ｃおよび図３ａ〜図３ｅを参照しながら上述した実施形態にも、同じことが当てはまる。しかしながら、ＳＯＩ技術に基づいて高度半導体デバイスにおいて、対応する半導体層の厚みは、数十ｎｍのように極めて薄いことがあるため、三次元デカップリングコンデンサ配置によって得られた利用可能なコンデンサ面積を過度に制限してしまうこともある。この場合、いくつかの実施形態において、コンデンサは、ＳＯＩ基板の埋め込み絶縁層を越えて延伸するように形成されてもよい。
【００４８】
図５は、上方に半導体層５１０が形成された基板５０１を備え、半導体層５１０と基板５０１とが埋め込み絶縁層５０３によって分離された半導体デバイス５００の断面図を略図的に示す。特定の実施形態において、基板５０１、埋め込み絶縁層５０３、および半導体層５１０の構成は、ＳＯＩ基板を表すものであってもよい。デバイス５００は、コンデンサ素子５４０ａ、５４０ｂを含むデカップリングコンデンサ５４０をさらに備える。対応する素子５４０ａ、５４０ｂは、この製造段階において、半導体層５１０、埋め込み絶縁層５０３を通って、基板５０１内に延伸するリセスを表す。コンデンサ５４０の構成に応じて、コンデンサ５４０が、図４ａおよび図４ｂを参照しながら上述したものと同様の構成で形成されてもよい場合、リセス５４０ａ、５４０ｂは、分離層５６３の内面上に形成されたものであってもよい。他の実施形態において、特に、適切な分離構造によって囲まれた別のダイ領域に素子５４０ａ、５４０ｂが設けられる場合、分離層５６３が省略されてもよいように、コンデンサ素子４５０ａ、４５０ｂは、図２ａ〜図２ｃおよび図３ａ〜図３ｅを参照しながら上述したような構成に従って形成されてもよい。この場合、層５６３は、コンデンサ素子５４０ａ、５４０ｂの外側電極を表すものであってもよい。
【００４９】
デバイス５００は、以下の方法で、デバイスおよびプロセス要求に応じて形成されてもよい。半導体層５１０を通ってエッチングするために、十分に認知された異方性エッチングプロセスが実行されてもよく、埋め込み絶縁層５０３を通って効率的にエッチングするように、エッチングの化学的性質が変更されてもよい。その後、トレンチエッチングプロセスは、基板５０１から材料を除去するのに適切なエッチングの化学的性質に基づいて再開されてもよい。例えば、半導体層５１０が、実質的にシリコンからなり、基板５０１が結晶シリコン基板を表せば、層５１０を通って基板５０１内にエッチングするために、同じエッチングパラメータが使用されてもよい。所望の深さに達した後、エッチングプロセスは中断されてもよく、プロセスおよびデバイス要求に応じて、分離層または外側電極層の形態で層５６３を形成することによって、さらなる処理が再開されてもよい。いくつかの実施形態において、図４ａおよび図４ｂを参照しながら記載したように、実質的に同じプロセス方針が実行されてもよく、コンデンサ５４０の素子の１つ以上が、構造４０２などのトレンチ分離構造としてデザインされてもよい。対応する分離構造を基板５０１内に延伸することは、対応するトレンチ分離構造の機能性に実質的に負の影響を及ぼすわけではないことを理解されたい。他の実施形態において、図２ａ〜図２ｃおよび図３ａ〜図３ｅを参照しながら記載したようなプロセス方針に従ってもよく、別々に形成されたトレンチ分離構造が従来の方法で得られてもよく、コンデンサ素子５４０ａ、５４０ｂが、占めるチップ面積は最小のまま、高静電容量を与えるために基板５０１内に延伸するように形成されてもよい。デカップリングコンデンサ５４０を完成するためのさらなる処理は、上述したように実行されてもよい。
【００５０】
以上のことから、本発明により、従来の平面構成と比較して著しく縮小したダイ面積を占めるデカップリングコンデンサを形成可能な技術を提供する。さらに、多くの実施形態では、コンデンサの誘電体の形成と、対応するゲート絶縁層の形成とが実質的に独立したものであるため、複雑な論理回路要素に三次元デカップリングコンデンサを形成することによって、半導体デバイスを形成するさいの柔軟性が高くなる。すなわち、コンデンサの誘電体の厚みおよび／または材料組成は、いくつかの実施形態において、ゲート絶縁層の特性に関してよりも、改善されたコンデンサの挙動の点で選択されてもよい。他の実施形態において、非平面デカップリングコンデンサの形成は、ゲート電極構造またはトレンチ分離構造を形成するための従来のプロセス方針に組み込まれることで、高められたプロセス均一性、ダイ面積消費量などの著しい利点を与えながら、全体的なプロセスの複雑性を著しく低減してもよい。コンデンサが占めるダイ面積が縮小されることで、重要なゲートパターン化プロセス中のパターン密度の不均一性が著しく低減されてもよく、いくつかの実施形態において、対応するコンデンサ素子上にわたって対応する電極構造が形成される場合、さらに低減されてもよい。さらに、金属化層の形成中などに典型的なバックエンドプロセスにおいて直面するウェハアークの問題は、デカップリングコンデンサが占める著しく縮小された水平方向のダイ面積のアンテナ効果が低減されることで、著しく緩和されてもよい。
【００５１】
本発明は、本願明細書の教示の利益を有する当業者に明らかで種々の同等の方法で修正され実施されてもよいため、上述した特定の実施形態は、説明的なものにすぎない。例えば、上記に示したプロセスステップは、異なる順序で実行されてもよい。さらに、特許請求の範囲に記載したもの以外の本願明細書に示した構造またはデザインの詳細には、何ら限定されることを意図していない。したがって、上述した特定の実施形態は、変更または修正されてもよく、このような変形例はすべて、本発明の範囲内および趣旨であるとみなされることは明らかである。したがって、本願明細書において求められる保護は、特許請求の範囲に示される。
【図面の簡単な説明】
【００５２】
【図１ａ】回路要素と、従来の平面構成のデカップリングコンデンサとを含むことで、多大なダイ面積を要する従来の半導体デバイスの断面図。
【図１ｂ】回路要素と、従来の平面構成のデカップリングコンデンサとを含むことで、多大なダイ面積を要する従来の半導体デバイスの断面図。
【図１ｃ】回路要素と、従来の平面構成のデカップリングコンデンサとを含むことで、多大なダイ面積を要する従来の半導体デバイスの断面図。
【図２ａ】本発明の例示的な実施形態による、回路要素と、非平面構成のデカップリングコンデンサとを含む半導体デバイスの断面図。
【図２ｂ】図２ａのデバイスの平面図。
【図２ｃ】本発明の例示的な実施形態による、回路要素と、非平面構成のデカップリングコンデンサとを含む半導体デバイスの断面図。
【図３ａ】従来のゲートパターン化プロセスと実質的に適合可能なプロセスで、デカップリングコンデンサの三次元構成が形成される、本発明の例示的な実施形態によるさまざまな製造段階中の回路要素と、デカップリングコンデンサとを含む半導体デバイスの断面図。
【図３ｂ】従来のゲートパターン化プロセスと実質的に適合可能なプロセスで、デカップリングコンデンサの三次元構成が形成される、本発明の例示的な実施形態によるさまざまな製造段階中の回路要素と、デカップリングコンデンサとを含む半導体デバイスの断面図。
【図３ｃ】従来のゲートパターン化プロセスと実質的に適合可能なプロセスで、デカップリングコンデンサの三次元構成が形成される、本発明の例示的な実施形態によるさまざまな製造段階中の回路要素と、デカップリングコンデンサとを含む半導体デバイスの断面図。
【図３ｄ】従来のゲートパターン化プロセスと実質的に適合可能なプロセスで、デカップリングコンデンサの三次元構成が形成される、本発明の例示的な実施形態によるさまざまな製造段階中の回路要素と、デカップリングコンデンサとを含む半導体デバイスの断面図。
【図３ｅ】従来のゲートパターン化プロセスと実質的に適合可能なプロセスで、デカップリングコンデンサの三次元構成が形成される、本発明の例示的な実施形態によるさまざまな製造段階中の回路要素と、デカップリングコンデンサとを含む半導体デバイスの断面図。
【図４ａ】本発明のさらなる例示的な実施形態による、共通の製造プロセスにおいて形成されたデカップリングコンデンサおよびトレンチ分離構造の断面図。
【図４ｂ】本発明のさらなる例示的な実施形態による、共通の製造プロセスにおいて形成されたデカップリングコンデンサおよびトレンチ分離構造の平面図。
【図５】本発明のさらなる他の例示的な実施形態による、埋め込み絶縁層をデカップリングコンデンサが貫通して延伸するＳＯＩデバイスの断面図。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図４ａ】
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【図４ｂ】
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【図５】
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【国際調査報告】
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