(57)【要約】スタック不揮発性メモリデバイスは、垂直に積層されたアモルファスシリコンベースの薄膜トランジスタ（301）を用いる。トランジスタもしくはセルの各層は、炭素濃度に応じて炭素豊富なシリコン膜もしくは炭化ケイ素膜を形成するために所定の炭素濃度を有する堆積a-Siチャネル領域層（315）から形成される。誘電体スタック（310）がチャネル領域層の上に形成される。一実施形態では、誘電体スタックはONO構造である。制御ゲート（311）が誘電体スタックの上に形成される。この構造はスタック構造を形成するように垂直方向に繰り返される。一実施形態では、チャネル領域層の炭素濃度は、続けて形成された層毎に減少する。薄膜トランジスタはフィンFETとなり得る。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に垂直に積層される複数の薄膜メモリセルを含むスタック不揮発性薄膜メモリデバイスであって、前記各メモリセルが、
前記基板の上に形成される絶縁層、
所定の炭素濃度を持つアモルファスシリコンを含み、前記絶縁層の上に形成されるチャネル領域層、
前記チャネル領域層の上に形成される誘電体スタック、
前記誘電体スタックの上に形成される制御ゲート、
を含む複数の薄膜メモリセルである、スタック不揮発性薄膜メモリデバイス。
【請求項２】
前記制御ゲートがポリシリコンもしくは金属の内の一つを含む、請求項１のデバイス。
【請求項３】
前記金属がTiNもしくはTaNの内の一つである、請求項２のデバイス。
【請求項４】
前記絶縁層が酸化物層である、請求項１のデバイス。
【請求項５】
各メモリセル間に垂直に形成される絶縁材料をさらに含む、請求項１のデバイス。
【請求項６】
前記所定の炭素濃度が、前記アモルファスシリコン層が炭化ケイ素層であるようになっている、請求項１のデバイス。
【請求項７】
前記誘電体スタックの両側で前記チャネル領域層中に形成されるソース／ドレイン領域のペアをさらに含む、請求項１のデバイス。
【請求項８】
シリコン基板上に垂直に積層される複数の薄膜メモリセルを含むスタック不揮発性薄膜メモリデバイスであって、前記各メモリセル層が、
前記基板の上に形成される酸化物層、
所定の炭素濃度を持ち、前記酸化物の上に形成されるアモルファスシリコン層、
前記チャネル領域層の上に形成される誘電体スタック、
前記誘電体スタックの対向側面上で前記アモルファスシリコン層中に形成されるソース／ドレイン領域のペア、
前記誘電体スタックの上に形成される制御ゲート、
を含む複数の薄膜メモリセルである、スタック不揮発性薄膜メモリデバイス。
【請求項９】
前記不揮発性薄膜メモリデバイスがフラッシュメモリデバイスである、請求項８のデバイス。
【請求項１０】
前記所定の炭素濃度がメモリセルの各層ごとに減少してゆく、請求項８のデバイス。
【請求項１１】
前記誘電体スタックが酸化物‐窒化物‐酸化物構造を含む、請求項８のデバイス。
【請求項１２】
前記誘電体スタックの対向側面上に形成されるスペーサー材料をさらに含む、請求項８のデバイス。
【請求項１３】
前記複数のスタックメモリセルの最上層中の各ソース／ドレイン領域上に形成される金属コンタクトをさらに含む、請求項８のデバイス。
【請求項１４】
基板の上に垂直に積層される薄膜メモリセルの複数の層を含む不揮発性メモリデバイスを製造するための方法であって、各層を製造するための前記方法は、
絶縁層を形成するステップ、
前記絶縁層の上にアモルファスシリコン膜を形成するステップ、
炭素豊富なシリコン膜を形成するために、前記アモルファスシリコン膜中の炭素濃度を増加させるステップ、
前記アモルファスシリコン層の上に誘電体スタックを形成するステップ、
前記誘電体スタックの上に制御ゲートを形成するステップ、
を含む方法。
【請求項１５】
前記誘電体層を形成するステップが、酸化物‐窒化物‐酸化物層を形成するステップを含む、請求項１４の方法。
【請求項１６】
前記誘電体層を形成するステップが、酸化物‐高k誘電体‐酸化物層を形成するステップを含む、請求項１４の方法。
【請求項１７】
前記高k誘電体がAl2O3、HfO2、LaO3、もしくはLaAlO3の内の一つを含む、請求項１６の方法。
【請求項１８】
前記制御ゲートを形成するステップが、前記誘電体スタックの上に金属層を形成するステップを含む、請求項１４の方法。
【請求項１９】
前記金属層がTiNもしくはTaNの内の一つを含む、請求項１８の方法。
【請求項２０】
前記誘電体スタックの対向側面上にスペーサーを形成するステップをさらに含む、請求項１４の方法。
【請求項２１】
前記炭素濃度を増加させるステップが、Si:C成長温度を制御することによって前記炭素濃度を調整するステップを含む、請求項１４の方法。
【請求項２２】
前記炭素豊富なシリコン膜と前記誘電体スタックとの間にアモルファスシリコンキャップ層を形成するステップをさらに含む、請求項１４の方法。
【請求項２３】
前記炭素濃度を増加させるステップが、最下位層が上位の層よりも大きな炭素濃度を有するように前記アモルファスシリコンの前記炭素濃度を増加させるステップを含む、請求項１４の方法。
【請求項２４】
前記炭素濃度を増加させるステップが、前記層が増加する程、各層の前記アモルファスシリコン膜中に少ない炭素を導入するステップを含む、請求項１４の方法。
【請求項２５】
前記炭素豊富な膜中の前記誘電体スタックの対向側面上にソース／ドレイン領域を形成するステップをさらに含む、請求項１４の方法。
【請求項２６】
前記ソース／ドレイン領域が注入、固体ソース拡散、もしくはプラズマドーピングの内の一つによって形成される、請求項２５の方法。
【請求項２７】
金属低ショットキー障壁コンタクトを持つ前記炭素豊富なシリコン膜上にソース／ドレインコンタクトを形成するステップをさらに含む、請求項１４の方法。
【請求項２８】
ショットキー障壁を通るゲート誘導トンネリングによって、前記炭素豊富なシリコン膜中にソース／ドレインコンタクトを形成するステップをさらに含む、請求項１４の方法。
【請求項２９】
前記誘電体スタックが段階的化学量論組成を含む、請求項１４の方法。
【請求項３０】
薄膜メモリセルの各層の間に酸化物層を形成するステップをさらに含む、請求項１４の方法。
【請求項３１】
前記炭素豊富なシリコン膜がチャネル領域を含み、前記チャネル領域は“U”型である、請求項１４の方法。
【請求項３２】
基板上に垂直に積層される複数の薄膜フィンFETメモリセルを含むスタック不揮発性薄膜メモリデバイスであって、前記各メモリセル層が
前記基板上に垂直に形成されるソース／ドレイン領域のペア、
前記基板の上、および前記垂直なソース／ドレイン領域のペアの間に垂直に形成されるチャネル領域であって、前記チャネル領域層は所定の炭素濃度を持つアモルファスシリコンを含む、チャネル領域、
前記チャネル領域の周囲に形成される誘電体スタック、
前記誘電体スタックの周囲に形成される制御ゲート、
を含むメモリセルである、スタック不揮発性薄膜メモリデバイス。
【請求項３３】
前記誘電体スタックと前記制御ゲートとの間に形成される酸化物層をさらに含む、請求項３２のデバイス。
【請求項３４】
前記制御ゲートが2ゲート構造として形成される、請求項３２のデバイス。
【請求項３５】
前記制御ゲートが3ゲート構造として形成される、請求項３２のデバイス。
【請求項３６】
前記酸化物層の厚みが、前記制御ゲートが2制御ゲートもしくは3制御ゲートであるかどうかを決定する、請求項３３のデバイス。
【請求項３７】
前記2制御ゲートでは、前記チャネル領域の前記上面上の前記酸化物層が、前記側壁上の前記酸化物層よりも薄い、請求項３６のデバイス。
【請求項３８】
前記3制御ゲートでは前記酸化物層が実質的に等しい厚みである、請求項３６のデバイス。
【請求項３９】
スタック不揮発性薄膜メモリデバイスを製造するための方法であって、前記方法は、
基板の上に垂直に積層される複数の薄膜フィンFETメモリセル層を形成するステップを含み、各メモリセル層を形成するための前記方法は、
前記基板上に垂直にソース／ドレイン領域のペアを形成するステップ、
前記基板の上、および前記垂直なソース／ドレイン領域のペアの間に垂直にアモルファスシリコン膜のチャネル領域を形成するステップ、
炭素豊富なシリコン膜を形成するために、前記アモルファスシリコン膜中の炭素濃度を増加させるステップ、
前記チャネル領域の周囲に誘電体スタックを形成するステップ、
前記誘電体スタックの周囲に制御ゲートを形成するステップ、
を含む、方法。
【請求項４０】
前記炭素濃度を増加させるステップが、続いて形成される垂直に積層された薄膜フィンFETメモリセル層毎に少なくなるパーセンテージで前記炭素濃度を増加させるステップを含む、請求項３９の方法。
【請求項４１】
制御信号を発生させるプロセッサと、
前記プロセッサに接続されるメモリデバイスであって、前記デバイスは、基板の上に形成される薄膜メモリセルの複数の層を含むメモリアレイを持ち、各層は、
前記基板の上に形成される絶縁層、
所定の炭素濃度を持つアモルファスシリコン層を含む、前記絶縁層の上に形成されるチャネル領域層、
前記チャネル領域層の上に形成される誘電体スタック、
前記誘電体スタックの上に形成される制御ゲート、
を含む、メモリデバイスと、
を含むメモリシステム。
【請求項４２】
前記誘電体スタックの対向側面上で前記チャネル領域層中に形成されるソース／ドレイン領域のペアをさらに含む、請求項４１のシステム。
【請求項４３】
前記所定の炭素濃度が、続いて形成される薄膜メモリセルの層毎に減少する、請求項４１のシステム。
【請求項４４】
前記メモリアレイがNAND型アーキテクチャを含む、請求項４１のシステム。
【請求項４５】
前記メモリアレイがNOR型アーキテクチャを含む、請求項４１のシステム。
【請求項４６】
少なくとも二つのメモリデバイスと、複数のコンタクトを含むメモリモジュールであって、
前記メモリデバイスは各々、基板の上に形成される薄膜メモリセルの複数の層を持つメモリアレイを含み、各層は、
前記基板の上に形成される絶縁層、
所定の炭素濃度を持つアモルファスシリコン層を含み、前記絶縁層の上に形成されるチャネル領域層、
前記チャネル領域層の上に形成される誘電体スタック、
前記誘電体スタックの上に形成される制御ゲート、
を含み、
前記複数のコンタクトは、前記メモリアレイとホストシステムとの間に選択的コンタクトを提供するように構成される、
メモリモジュール。
【請求項４７】
前記ホストシステムに応じて前記メモリデバイスの動作を制御するための、前記メモリアレイに接続されるメモリコントローラをさらに含む、請求項４６のメモリモジュール。
【請求項４８】
メモリデバイスと、ハウジングと、複数のコンタクトを含むメモリモジュールであって、
前記メモリデバイスは、基板の上に形成される薄膜メモリセルの複数の層を持つメモリアレイを含むメモリデバイスであって、各層は、
前記基板の上に形成される絶縁層、
所定の炭素濃度を持つアモルファスシリコン層を含み、前記絶縁層の上に形成されるチャネル領域層、
前記チャネル領域層の上に形成される誘電体スタック、
前記誘電体スタックの上に形成される制御ゲート、
を含み、
前記ハウジングは前記メモリデバイスを囲み、
前記複数のコンタクトは、前記ハウジングに接続され、前記メモリアレイとホストシス
テムとの間に選択的コンタクトを提供するように構成される、
メモリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概してメモリデバイスに関し、特に本発明は不揮発性メモリデバイスアーキテクチャに関する。
【背景技術】
【０００２】
メモリデバイスは、通常はコンピュータやその他の電子装置における内部の半導体集積回路として提供される。ランダムアクセスメモリ（RAM）、リードオンリーメモリ（ROM）、ダイナミックランダムアクセスメモリ（DRAM）、同期ダイナミックランダムアクセスメモリ（SDRAM）、フラッシュメモリを含む多くの異なる種類のメモリがある。
【０００３】
フラッシュメモリデバイスは、幅広い電子応用のための不揮発性メモリのよく知られている供給源として発展してきた。フラッシュメモリデバイスは、通常、高記録密度、高信頼性、および低電力消費を可能にする一つのトランジスタメモリセルを用いる。フラッシュメモリの一般的用法は、パーソナルコンピュータ、携帯情報端末（PDA）、デジタルカメラ、携帯電話を含む。基本入出力システム（BIOS）のようなプログラムコードとシステムデータは、通常、パーソナルコンピュータシステムでの使用のためにフラッシュメモリデバイスに保存される。
【０００４】
コンピュータシステムの性能が向上するにつれて、フラッシュメモリデバイスの性能は向上する必要がある。例えば、低電圧で高速に消去可能で、長い保持時間を持つフラッシュメモリトランジスタは、システム性能を向上させ得る。
【０００５】
アモルファスシリコン（a-Si）ベースの薄膜トランジスタ（TFT）は、トランジスタ性能を改良するために使用されてきた。しかしながら、これらのトランジスタはデバイス特性において好ましくない短チャネル効果とランダム性を有する。これはTFTデバイス内に存在するポリシリコンの粒度と粒界のランダム性が主因である。例えば、75nm未満のフィーチャサイズでは、これはデバイス特性に非常に大きな変動をもたらす可能性があり、スタックセル方法を大量製造にとって極めて困難なものにする。
【０００６】
炭化ケイ素（SiC）基板は、シリコンよりも高いバンドギャップのために電源デバイスで使用されてきた。SiC基板のような広いバンドギャップ材料は、非常に低い真性キャリア濃度を持ち、熱的生成は真性キャリア濃度に直接対応する。そのため、SiC基板デバイスにおける接合リーク電流は非常に低い。
【０００７】
しかしながら、SiC基板には数々の問題がある。例えば、高品質かつ低コストで4インチを超えるウェハサイズを実現するのは困難である。さらに、そうした欠陥密度は許容できるものではなく、基板は高速スイッチングのためにはキャリア移動度が低いという問題がある。
【０００８】
上記の理由のため、また、本明細書を読んで理解することで当業者に明らかになるであろう、下記のその他の理由のため、重大なスケーリング問題を持たない高性能フラッシュメモリトランジスタが当該技術分野で必要とされる。
【発明の開示】
【０００９】
不揮発性メモリ性能の上述の問題とその他の問題が本発明によって扱われ、次の明細書を読んで考察することによって理解されるだろう。
【００１０】
本発明は、基板上に垂直に積層されたスタック薄膜メモリセルの複数の層を含むメモリアレイを有するスタック不揮発性薄膜メモリデバイスを包含する。各メモリセルは基板の上に形成された絶縁層を含む。チャネル領域層が絶縁層の上に形成される。チャネル領域層は、所定の炭素濃度を有するアモルファスシリコン層で構成される。誘電体スタックがチャネル領域層の上に形成される。制御ゲートが誘電体スタックの上に形成される。
【００１１】
本発明のさらなる実施形態は、様々な範囲の方法と装置を含む。
【発明を実施するための最良の形態】
【００１２】
次の好ましい実施形態の詳細な説明では、本明細書の一部を成す添付の図面を参照し、図面では例として本発明が実施され得る特定の好ましい実施形態が示される。これらの実施形態は、当業者が本発明を実施できるように十分詳細に説明され、当然のことながらその他の実施形態が利用されてもよく、本発明の精神と範囲から逸脱することなく、論理的、機械的、電気的変更がなされてもよい。上記・下記の説明で使用されるウェハおよび基板という用語は、任意のベース半導体構造を含む。両者は、バルクシリコン、シリコン・オン・サファイア（SOS）技術、シリコン・オン・インシュレータ（SOI）技術、シリコン・オン・ナッシング、薄膜トランジスタ（TFT）技術、ドープ半導体と非ドープ半導体、ベース半導体に支持されたシリコンのエピタキシャル層、ならびに当業者に周知のその他の半導体構造を含むように理解されるべきである。さらに、次の説明でウェハもしくは基板について言及する際は、ベース半導体構造に領域／接合を形成するために前工程ステップが利用されていてもよい。従って次の詳細な説明は限定的な意味で捉えられるべきではなく、本発明の範囲は請求項とその均等物によってのみ規定される。
【００１３】
図１は本発明のメモリデバイスを製造するための一つ以上のステップの一実施形態の断面図を図解する。基板100は、基板分離、ウェル注入、また必要であれば閾値電圧調節のための標準的なCMOS処理を受ける。全ての周辺論理素子は、開始時のシリコン基板（バルクもしくはSOI）に形成されていることが好ましい。
【００１４】
一実施形態では、基板100はp型領域を持つnウェルを有するp型基板である。代わりの実施形態は他の導電型を使用し得る。
【００１５】
周辺領域は覆われ、ハードマスクステップと、メモリアレイを切り開くためにリソグラフィーステップが使用される。絶縁層102が基板／ウェル100の上に形成される。一実施形態では、これは酸化物層102である。代わりの実施形態は絶縁層102に他の絶縁材料を使用し得る。
【００１６】
炭化ケイ素（SiC）および／または炭素豊富なアモルファスシリコン（a-Si）の層103は絶縁層102の上に形成される。この膜103が本発明のメモリトランジスタのチャネル領域を形成する。膜103中の炭素濃度はSi:C成長温度を制御することによって調整される。代わりの実施形態では、チャネル領域を形成するためにSiC薄膜が直接堆積によって形成される。さらに別の実施形態では、Si:Cはa-Si堆積後に形成される。
【００１７】
なおも別の代わりの実施形態では、Si:Cは堆積後にシリコン‐ゲルマニウム（a-SiGe）上に形成される。この実施形態の一バージョンでは、キャリア移動度を最適化するためにSiGeのモル分率がSi:C含有量と共に調整される。
【００１８】
さらに別の実施形態では、Si:C薄膜が水素化a-Si（a-Si:H）上に形成される。別の実施形態はSi:C薄膜を重水素化 a-Si（a-Si:D）および／またはフッ素化a-Si（a-Si:F）上に形成する。
【００１９】
一実施形態では、任意の薄いa-Siキャップ層（図示せず）がSiC層103上に堆積される。a-Siキャップ層はゲート酸化のための種として機能できる。別の実施形態では、薄層は原子層堆積（ALD）プロセスによって形成される酸化物層であってもよい。
【００２０】
図２は本発明のさらなる製造ステップを図解する。この図は、各トランジスタ毎に酸化物‐窒化物‐酸化物（ONO）誘電体スタック200がSiCチャネル領域層103の上に形成される様を示す。ONO誘電体スタック200は従来のSONOSメモリセルのために形成される。ONO誘電体200の窒化物層は、電荷蓄積層もしくはフローティングゲートである。
【００２１】
代わりの実施形態は所望のセル特性に応じて他の誘電体スタックを使用してもよい。例えば、Al2O3、HfO2、LaO3、LaAlO3、およびその他の適切な高誘電率（高k）材料を窒化膜と置き換えることができる。別の実施形態では、誘電体スタックは“とさか状の障壁（crested barrier）”構造を形成する段階的化学量論組成（graded stoichiometry）を有してもよい。
【００２２】
制御ゲート205はONOスタック200の上に形成される。ゲート205はポリシリコン、金属、もしくはいくつかの他の適切なゲート材料となり得る。一実施形態では、ゲート205はp+ポリである。代わりの実施形態はn+ポリを使用し得る。金属ゲート205は、TiN、TaNなどの金属、もしくはいくつかの他の適切な金属を含むことができる。
【００２３】
スペーサー201、202はトランジスタスタック200、205の付近に形成される。一実施形態では、スペーサー201、202は酸化物である。代わりの実施形態は他の材料を使用し得る。
【００２４】
ソースおよびドレイン領域210、211がチャネル領域層103に形成される。一実施形態では、これらはSiC層103のn+ドープ領域である。代わりの実施形態はp+領域を使用し得る。ソース／ドレイン領域210、211は、従来の注入法、固体ソース拡散法、プラズマドーピング法、もしくはいくつかの他の適切な方法によって形成できる。別の実施形態では、ソース／ドレイン領域210、211はショットキー障壁（Schottky barriers）を通るゲート誘導トンネリングを利用して形成される。そのようなデバイスでは、キャリア注入は十分に空乏化したソース拡張領域内のショットキー障壁幅の調節によって制御される。
【００２５】
代わりの実施形態では、ソース／ドレイン領域の注入は、低ショットキー障壁コンタクトを形成するために適切な仕事関数を持つ金属および／またはケイ化物を用いてSi:C薄膜とのソース／ドレインコンタクトを形成することによって不要となる。
【００２６】
各ソース／ドレイン領域210、211の機能はトランジスタのバイアスによって決定される。例えば、第一の領域210は正電圧でバイアスされるときはドレイン領域210のように機能し得る。残りの領域211は接地電位であるかもしくは浮遊したままであるときはソース領域となる。代わりの実施形態は、その機能が反対になるようにこれらの領域210、211をバイアスできる。トランジスタ動作の間、ソース／ドレイン領域210、211間のチャネル領域層103にチャネルが形成される。
【００２７】
ソース／ドレイン領域210、211のためにショットキーコンタクトを形成するために金属堆積およびパターンステップが使用できる。例えば、これらの領域が複数のトランジスタスタックの最上層に形成され、外部接続および／または集積回路の他の回路とインターフェースするためのコンタクトを必要とする場合、これらの領域210、211にアクセスするためにコンタクトを使用できる。
【００２８】
図３は、本発明のスタック不揮発性メモリセルの製造における別の一連のステップを図
解する。酸化物もしくは他のスペーサー材料300が、図２から完成したばかりのトランジスタの上に形成される。酸化物もしくは他の絶縁層316がその後この上に形成され、上述のプロセスは必要な数のトランジスタスタックに対して繰り返される。
【００２９】
図解された実施形態は、図２のトランジスタの上に第二のトランジスタ301を形成するステップを含む。第二のトランジスタスタックは酸化物層316の上のSiCもしくは炭素豊富なシリコン層315から成る。ソース／ドレイン領域320、321はSiCチャネル領域層315に形成される。ONO層310と制御ゲート311を含むトランジスタスタック303はチャネル領域層315の上に形成され、スペーサー材料312、313がトランジスタスタック303の両側に形成される。
【００３０】
一実施形態では、炭素濃度は続いて形成されたトランジスタ層毎に減少する。言い換えれば、最下位のトランジスタ層330が最大サーマルバジェット（thermal budget）を受けることになる。従って、最下位層330は最大炭素濃度を有することになる。トランジスタ301の次の層はいくらか少ない熱処理を経験することになり、従って下位層よりも少ない炭素濃度を有する。続いて形成されたトランジスタ層毎に炭素濃度が減少してゆく。炭素濃度は、Si:C成長の間に格子間炭素濃度を変えることによって調整できる。そのような実施形態は、わずかな移動度の減少を犠牲にして優れた短チャネル効果を第一のチャネル層にもたらす。
【００３１】
上述のスタックメモリトランジスタの一実施形態は、SiC層103中で4H-SiCを使用する。4H SiCは3.26 eVのバンドギャップエネルギーと、300Kで3.0-3.8 W/cm Kの熱伝導率と、2.2 x 106 V/cmの破壊電界を持つ。別の実施形態は、3.03 eVのバンドギャップエネルギーと、300Kで3.0-3.8 W/cm Kの熱伝導率と、2.4 x 106 V/cm の破壊電界を持つ6H-SiCを使用する。SiCが非常に漏れが少なく、高温動作特性で、高電場に耐え、熱放散性が優れているという特性から、SiCがシリコンに比べて優れた材料であることは明らかである。
【００３２】
図４は本発明の薄膜チャネル領域層に従う三次元トランジスタの一実施形態の断面図を図解する。トランジスタは基板上のa-Si 400層上に製造される。ソース／ドレイン領域403、404間のチャネル領域420は、炭素豊富なシリコン（Si:C）の薄層に形成されたU型領域420である。代わりの実施形態では、SiCはチャネル領域層401のために使用されてもよい。
【００３３】
ONO誘電体スタック410はU型領域を充填する。ポリゲートもしくは金属ゲート411がONO誘電体の上に形成される。前述の実施形態と同様に、ONOスタック410の窒化物層はフローティングゲートもしくは電荷蓄積層として機能する。
【００３４】
図４の実施形態の製造は、そのような非平面トランジスタのトランジスタスタックを形成するために複数回繰り返すことができる。このプロセスは前述されている。前述の製造と材料における様々な代わりの実施形態は、これらの非平面トランジスタにも利用できる。
【００３５】
図６は本発明の別の非平面の実施形態を図解する。この実施形態は本発明のSiC／Si:C薄膜チャネル領域層を使用するフィン（Fin）FETメモリセルである。
【００３６】
フィンFET実施形態は、一実施形態ではシリコンから成る基板500から成る。二つのソース／ドレイン領域501、502が基板500の上に三次元的に形成される。シリコン“フィン”503がソース／ドレイン領域501、502間に形成される。ゲート504がシリコン“フィン”503の上に形成される。ゲートはポリゲートもしくは金属ゲートとなり得る。明瞭化を目的として、ゲートは点線で示される。
【００３７】
“フィン”503は本発明のSi:C／SiCチャネル領域を含む。“フィン”503の構造は図６に示され、後で説明される。アモルファスシリコンに加えられる炭素のパーセンテージは、垂直に積層されたフィンFETメモリセルの続いて形成された層毎に減少する。
【００３８】
図５のフィンFETは2ゲートトランジスタもしくは3ゲートトランジスタである。ゲート504と“フィン”の間のゲート酸化物（図６の601）が“フィン”の上面よりも側壁上で大きい場合、トランジスタは2ゲートトランジスタである。ゲート酸化物が三つの表面全てで同じ厚みの場合、トランジスタは3ゲート構造である。
【００３９】
図６は図５のフィンFET実施形態の軸A-A'に沿った断面図を示す。この図は基板500の上にチャネル領域610、ONO層611、Si:CもしくはSiC薄膜層503が図５の三次元図で示すように形成される様を示す。
【００４０】
この図は“フィン”の上に形成されるゲート酸化物層601をさらに示す。図６は、この層601が3ゲート構造でよくあるように各表面の上で等しい厚みであることを示すが、代わりの実施形態は前述の通り厚みを変えることができる。例えば、2ゲートデバイスでは“フィン”の上面は側壁程厚くない。
【００４１】
ゲート504はゲート酸化物層601の上に形成される。ゲート504はポリシリコン、金属、もしくはいくつかの他の適切なゲート材料で構成できる。
【００４２】
図５と６の実施形態の製造は、図３の実施形態で図解したように、そのような非平面トランジスタの三次元トランジスタスタックを形成するために複数回繰り返すことができる。このプロセスは前述されている。前述の製造と材料における様々な代わりの実施形態もこれらの非平面トランジスタで利用できる。
【００４３】
図７は本発明のスタック不揮発性メモリセルを内蔵できるメモリデバイス700の機能上のブロック図を図解する。メモリデバイス700はプロセッサ710に接続される。プロセッサ710はマイクロプロセッサもしくはいくつかの他の種類の制御回路であってもよい。メモリデバイス700とプロセッサ710は電子メモリシステム720の一部を形成する。メモリデバイス700は本発明の理解に役立つメモリの特徴に焦点を合わせるために簡略化されている。
【００４４】
メモリデバイスはフローティングゲートフラッシュメモリセルとなり得る不揮発性メモリセル730のアレイを含む。メモリアレイ730はロウとカラムのバンクに配列される。メモリセルの各ロウの制御ゲートはワード線に接続され、一方メモリセルのドレイン領域はビット線に接続される。メモリセルのソース領域はソース線に接続される。当該技術分野で周知の通り、ビット線とソース線へのセルの接続手法は、アレイがNANDアーキテクチャであるか、NORアーキテクチャであるか、ANDアーキテクチャであるか、もしくはいくつかの他のメモリアレイアーキテクチャであるかどうかによって決まる。本発明のスタック不揮発性メモリセルは任意のメモリアレイアーキテクチャで動作できる。
【００４５】
アドレス入力接続A0-Ax 742に与えられるアドレス信号をラッチするためにアドレスバッファ回路740が提供される。アドレス信号は、メモリアレイ730にアクセスするためにロウデコーダ744とカラムデコーダ746によって受信されデコードされる。本発明の説明を踏まえて当業者に理解されるように、アドレス入力接続の数はメモリアレイ730の密度とアーキテクチャによって決まる。つまり、アドレスの数はメモリセルの数の増加とバンクおよびブロックの数の増加のどちらにも応じて増加する。
【００４６】
メモリ集積回路700は、センス／バッファ回路750を用いてメモリアレイカラムにおける電圧もしくは電流の変化を感知することによって、メモリアレイ730においてデータを読み取る。センス／バッファ回路は、一実施形態では、メモリアレイ730からのデータ行を読み取り、ラッチするために接続される。データ入力および出力バッファ回路760が、コントローラ710との複数のデータ接続762上での双方向データ通信のために含まれる。メモリアレイにデータを書き込むために書き込み回路755が提供される。
【００４７】
制御回路770はプロセッサ710から制御接続772に与えられる信号をデコードする。これらの信号は、データ読み込み、データ書き込み、消去動作を含むメモリアレイ730上の動作を制御するために使用される。制御回路770はステートマシン、シーケンサ、もしくはいくつかの他の種類のコントローラであってもよい。
【００４８】
図７に図解される不揮発性メモリデバイスはメモリの特徴の基本的理解を容易にするために簡略化されている。内部回路とフラッシュメモリの機能のより詳細な理解は当業者に知られている。
【００４９】
図８は例示的なメモリモジュール800の説明図である。メモリモジュール800はメモリカードとして図解されているが、メモリモジュール800に関して説明される概念は他の種類のリムーバブルメモリもしくはポータブルメモリ（例えばUSBフラッシュドライブ）に応用でき、本明細書で使用される“メモリモジュール”の範囲内にあることを意図している。加えて、フォームファクターの一例が図８に描かれるが、これらの概念は他のフォームファクターにも応用できる。
【００５０】
いくつかの実施形態では、メモリモジュール800は一つ以上のメモリデバイス810を囲むハウジング805（図示の通り）を含むが、そのようなハウジングは全てのデバイスもしくはデバイス応用に必須ではない。少なくとも一つのメモリデバイス810は不揮発性メモリである（本発明の構成を含む、あるいは本発明の構成を実施するように構成される）。ハウジング805が存在する場合、ハウジング805はホストデバイスとの通信のための一つ以上のコンタクト815を含む。ホストデバイスの例はデジタルカメラ、デジタル録画再生装置、PDA、パーソナルコンピュータ、メモリカードリーダー、インターフェースハブなどを含む。いくつかの実施形態では、コンタクト815は標準インターフェースの形をとる。例えばUSBフラッシュドライブの場合、コンタクト815はUSBタイプAオスコネクタの形をとり得る。いくつかの実施形態では、コンタクト815は、SANDISK CorporationによってライセンスされたCOMPACTFLASHメモリカード、SONY CorporationによってライセンスされたMEMORYSTICKメモリカード、TOSHIBA CorporationによってライセンスされたSD SECURE DIGITALメモリーカードなどで見られるようなセミプロプライエタリ（semi-proprietary）インターフェースの形をとる。しかしながら一般にコンタクト815は、コンタクト815にとって互換性のあるレセプターを持つホストとメモリモジュール800との間で制御信号、アドレス信号および／またはデータ信号を送信するためのインターフェースを提供する。
【００５１】
メモリモジュール800は、一つ以上の集積回路および／または個別部品となり得る追加の回路820を随意に含んでもよい。いくつかの実施形態では、追加の回路820は複数のメモリデバイス810にわたるアクセスを制御するため、および／または外部ホストとメモリデバイス810との間に変換層を提供するためのメモリコントローラを含んでもよい。例えば、多くのコンタクト815と、一つ以上のメモリデバイス810への多くのI/O接続との間に一対一対応がなくてもよい。従ってメモリコントローラは、適当なときに適当なI/O接続で適当な信号を受信するように、もしくは適当なときに適当なコンタクト815で適当な信号を供給するように、メモリデバイス810のI/O接続（図８には示されない）を選択的に接続することができる。同様に、ホストとメモリモジュール800との間の通信プロトコルは、メモリデバイス810のアクセスに必要なものとは異なってもよい。メモリコントローラーはその後、メモリデバイス810への所望のアクセスを実現するために、ホストから受信したコマンドシーケンスを適切なコマンドシーケンスに変換できる。そのような変換は、コマンドシーケンスに加えて信号電圧レベルの変化もさらに含み得る。
【００５２】
追加の回路820は、ASIC（特定用途向け集積回路）によって実行され得る論理関数のような、メモリデバイス810の制御と無関係の機能をさらに含んでもよい。また、追加の回路820は、パスワード保護、生体認証などの、メモリモジュール800への読み取りもしくは書き込みアクセスを制限する回路を含んでもよい。追加の回路820はメモリモジュール800の状態を示す回路を含んでもよい。例えば、追加の回路820は、電力がメモリモジュール800に供給されているかどうか、およびメモリモジュール800が現在アクセスされているかどうかを決定する機能、ならびに、電力を供給されている間は点灯し、アクセスされている間は点滅するような、その状態の表示を示す機能を含んでもよい。追加の回路820は、メモリモジュール800内の所要電力の制御を助けるデカップリングコンデンサなどの受動デバイスをさらに含んでもよい。
【００５３】
［結論］
要約すると、本発明の不揮発性メモリトランジスタは炭化ケイ素もしくは炭素豊富なシリコンチャネル薄膜上に製造される。これはトンネル障壁を減らし、低電圧と低電場での消去を容易にする。本発明のセルはメモリデバイスの密度を大きく増加させるために積み重ねることができる。
【００５４】
本発明の不揮発性メモリセルはNAND型セル、NOR型セル、もしくは任意の他の種類の不揮発性メモリアレイアーキテクチャとなり得る。
【００５５】
本明細書では特定の実施形態が図解され説明されているが、当業者には当然のことながら、同じ目的を実現するように意図される任意の構成が、示された特定の実施形態と置き換えられてもよい。本発明の多くの変形が当業者に明らかとなるだろう。従って、本出願は本発明の任意の変形もしくは変更を包含することを意図する。本発明は上述の請求項とその均等物によってのみ限定されることが明白に意図される。
【図面の簡単な説明】
【００５６】
【図１】本発明のメモリデバイスの製造のための方法における一つ以上のステップの一実施形態の断面図を示す。
【図２】本発明のメモリデバイスの製造のための上記方法における一つ以上のステップの一実施形態の断面図を示す。
【図３】本発明のメモリデバイスの製造のための上記方法における一つ以上のステップの一実施形態の断面図を示す。
【図４】本発明の三次元トランジスタの一実施形態の断面図を示す。
【図５】本発明のフィンFET実施形態の斜視図を示す。
【図６】図５の実施形態の断面図を示す。
【図７】本発明の電子メモリシステムのブロック図を示す。
【図８】本発明のメモリモジュールの一実施形態のブロック図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成20年11月11日(2008.11.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に垂直に積層される複数の薄膜メモリセルを含むスタック不揮発性薄膜メモリデバイスであって、前記各メモリセルが、
前記基板の上に形成される絶縁層、
所定の炭素濃度を持つアモルファスシリコンを含み、前記絶縁層の上に形成されるチャネル領域層、
前記チャネル領域層の上に形成される誘電体スタック、
前記誘電体スタックの両側に形成されるソース／ドレイン領域のペア、
前記誘電体スタックの上に形成される制御ゲート、
を含む複数の薄膜メモリセルである、スタック不揮発性薄膜メモリデバイス。
【請求項２】
前記制御ゲートがポリシリコンもしくは金属の内の一つを含む、請求項１のデバイス。
【請求項３】
前記金属がTiNもしくはTaNの内の一つである、請求項２のデバイス。
【請求項４】
前記絶縁層が酸化物層である、請求項１のデバイス。
【請求項５】
前記所定の炭素濃度が、前記アモルファスシリコン層が炭化ケイ素層であるようになっている、請求項１のデバイス。
【請求項６】
前記所定の炭素濃度がメモリセルの各層ごとに減少してゆく、請求項１のデバイス。
【請求項７】
基板の上に垂直に積層される薄膜メモリセルの複数の層を含む不揮発性メモリデバイスを製造するための方法であって、各層を製造するための前記方法は、
絶縁層を形成するステップ、
前記絶縁層の上にアモルファスシリコン膜を形成するステップ、
炭素豊富なシリコン膜を形成するために、前記アモルファスシリコン膜中の炭素濃度を増加させるステップ、
前記アモルファスシリコン膜の上に誘電体スタックを形成するステップ、
前記誘電体スタックの両側にソース／ドレイン領域のペアを形成するステップ、
前記誘電体スタックの上に制御ゲートを形成するステップ、
を含む方法。
【請求項８】
前記誘電体スタックを形成するステップが、酸化物‐窒化物‐酸化物層、もしくは酸化物‐高k誘電体‐酸化物層の内の一つを形成するステップを含む、請求項７の方法。
【請求項９】
前記高k誘電体がAl2O3、HfO2、LaO3、もしくはLaAlO3の内の一つを含む、請求項８の方法。
【請求項１０】
前記誘電体スタックの対向側面上にスペーサーを形成するステップをさらに含む、請求項７の方法。
【請求項１１】
前記炭素濃度を増加させるステップが、Si:C成長温度を制御することによって前記炭素濃度を調整するステップを含む、請求項７の方法。
【請求項１２】
前記炭素豊富なシリコン膜と前記誘電体スタックとの間にアモルファスシリコンキャップ層を形成するステップをさらに含む、請求項７の方法。
【請求項１３】
前記炭素濃度を増加させるステップが、最下位層が上位の層よりも大きな炭素濃度を有するように前記アモルファスシリコンの前記炭素濃度を増加させるステップ、もしくは、前記層が増加する程、各層の前記アモルファスシリコン膜中に少ない炭素を導入するステップの内の一つを含む、請求項７の方法。
【請求項１４】
前記炭素豊富な膜中にソース／ドレイン領域が形成される、請求項７の方法。
【請求項１５】
ショットキー障壁を通るゲート誘導トンネリングによって、前記炭素豊富なシリコン膜中にソース／ドレインコンタクトを形成するステップをさらに含む、請求項７の方法。
【請求項１６】
前記誘電体スタックが段階的化学量論組成を含む、請求項７の方法。
【請求項１７】
薄膜メモリセルの各層の間に酸化物層を形成するステップをさらに含む、請求項７の方法。
【請求項１８】
前記炭素豊富なシリコン膜がチャネル領域を含み、前記チャネル領域は“U”型である、請求項７の方法。
【請求項１９】
前記不揮発性メモリデバイスが、基板上に垂直に積層される複数の薄膜フィンFETメモリセルとして形成される、請求項７の方法。
【請求項２０】
前記フィンFETセルの各制御ゲートが2ゲート構造もしくは3ゲート構造の内の一つとして形成される、請求項１９の方法。
【請求項２１】
前記酸化物層の厚みが、前記制御ゲートが2制御ゲートもしくは3制御ゲートであるかどうかを決定する、請求項１７の方法。
【請求項２２】
前記2制御ゲートでは、前記チャネル領域の前記上面上の前記酸化物層が、前記側壁上の前記酸化物層よりも薄い、請求項２１の方法。
【請求項２３】
前記3制御ゲートでは前記酸化物層が実質的に等しい厚みである、請求項２１の方法。
【請求項２４】
制御信号を発生させるプロセッサと、
前記プロセッサに接続されるメモリデバイスであって、前記デバイスは、基板の上に形成される薄膜メモリセルの複数の層を含むメモリアレイを持ち、各層は、
前記基板の上に形成される絶縁層、
所定の炭素濃度を持つアモルファスシリコン層を含む、前記絶縁層の上に形成されるチャネル領域層、
前記チャネル領域層の上に形成される誘電体スタック、
前記誘電体スタックの対向側面上に形成されるソース／ドレイン領域のペア、
前記誘電体スタックの上に形成される制御ゲート、
を含む、メモリデバイスと、
を含むメモリシステム。
【請求項２５】
前記メモリアレイがNAND型アーキテクチャもしくはNOR型アーキテクチャの内の一つを含む、請求項２４のシステム。
【国際調査報告】
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