(57)【要約】  本発明は、電子デバイスの活性化を制御する方法及び装置を提供する。電子デバイスの「オフ」時間に対する「オン」時間を規定する所望の活性化率のために、本発明に係る方法及び装置は活性化シーケンスを評価する。この活性化シーケンスは、２つ又はそれ以上の活性化時間周期と１つ又はそれ以上の非活性化周期とを有し、２つ又はそれ以上の活性化周期と所定の時間周期との比が所望の活性化率に等しい。
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【特許請求の範囲】
【請求項１】
電子デバイスの活性化を制御する方法であって、
ａ）予め決められた時間周期における所望の活性化率を得るステップであって、前記活性化率は、前記予め決められた時間周期に対する前記電子デバイスのオン時間周期を表す当該ステップと、
ｂ）前記電子デバイスに関する活性化シーケンスを決定するステップであって、前記活性化シーケンスは、２つ又はそれ以上の活性化時間周期と１つ又はそれ以上の非活性化時間周期を含み、前記予め決められた時間周期に対する前記２つ又はそれ以上の活性化時間周期は前記活性化率に等しい当該ステップと
を有する当該方法。
【請求項２】
前記活性化シーケンスを決定する前記ステップの間に、前記２つ又はそれ以上の活性化時間周期が再現可能な方法で決定される請求項１記載の方法。
【請求項３】
前記活性化シーケンスを決定する前記ステップの間に、前記２つ又はそれ以上の活性化時間周期がランダムに決定される請求項１記載の方法。
【請求項４】
前記２つ又はそれ以上の活性化時間周期の１つは最短の活性化時間周期において規定され、前記最短の活性化時間周期は、分解レベル及び前記予め決められた時間周期を示唆する請求項１記載の方法。
【請求項５】
前記２つ又はそれ以上の活性化時間周期の１つは最短の活性化時間周期において規定され、前記活性化シーケンスを決定することは、中心クロックを持つコントローラにより行われ、前記最短の活性化時間周期は前記中心クロックを示唆する請求項１記載の方法。
【請求項６】
前記活性化シーケンスは、決定されるとメモリに記憶される請求項１記載の方法。
【請求項７】
前記活性化シーケンスはランダムに回転する請求項１記載の方法。
【請求項８】
前記活性化シーケンスの評価は、１００Ｈｚよりも大きいレートでリフレッシュされる請求項１記載の方法。
【請求項９】
前記活性化シーケンスの前記評価は、約２００Ｈｚのレートでリフレッシュされる請求項８記載の方法。
【請求項１０】
電子デバイスの活性化を制御する装置であって、
ａ）予め決められた時間周期における所望の活性化率を得る手段であって、前記活性化率は、前記予め決められた時間周期に対する前記電子デバイスのオン時間周期を表す当該手段と、
ｂ）前記電子デバイスに関する活性化シーケンスを決定する手段であって、前記活性化シーケンスは、２つ又はそれ以上の活性化時間周期と１つ又はそれ以上の非活性化時間周期を含み、前記予め決められた時間周期に対する前記２つ又はそれ以上の活性化時間周期は前記活性化率に等しい当該手段と
を有する当該装置。
【請求項１１】
デュアルＣＰＵ（中央処理装置）構造を伴って構成されたコントローラを有する請求項１０記載の装置。
【請求項１２】
第１の中央処理装置は通信プロセッサとして構成され、第２の中央処理装置は前記活性化シーケンスを生成するように構成された請求項１１記載の装置。
【請求項１３】
複数の活性化シーケンスが評価され、当該装置に動作可能に結合された記憶手段に記憶される請求項１０記載の装置。
【請求項１４】
電子デバイスの活性化を制御する装置であって、
ａ）複数の活性化シーケンスを保持するメモリであって、前記活性化シーケンスのそれぞれは特定の活性化率及び予め決められた時間周期を直接的に表し、各活性化シーケンスは、２つ又はそれ以上の活性化時間周期と１つ又はそれ以上の非活性化時間周期とを含み、予め決められた時間周期に対する前記２つ又はそれ以上の活性化時間周期は、前記特定の活性化率に等しい当該メモリと、
ｂ）前記予め決められた時間周期における所望の活性化率を受け取るように構成されたコントローラであって、前記メモリにアクセスし、前記所望の活性化率に対応する前記活性化シーケンスを決定するように更に構成されるとともに、決定された前記活性化率に基づいて制御信号を生成し、前記電子デバイスに前記制御信号を伝送するように構成された当該コントローラと
を有する当該装置。
【請求項１５】
前記メモリは、各活性化率に対して１つの活性化シーケンスを有する請求項１４記載の装置。
【請求項１６】
前記メモリは、２つの関連する活性化率に対して１つの活性化シーケンスを有する請求項１４記載の装置。
【請求項１７】
１つの活性化シーケンスは、前記２つの関連する活性化率の第１の方を直接的に表し、前記１つの活性化シーケンスの反転は、前記２つの関連する活性化率の第２の方を直接的に表す請求項１６記載の装置。
【請求項１８】
電子デバイスの活性化を制御する方法であって、
ａ）予め決められた時間周期における所望の活性化率を得るステップであって、前記活性化率は、前記予め決められた時間周期に対する前記電子デバイスのオン時間周期を表す当該ステップと、
ｂ）前記電子デバイスに関する活性化シーケンスを決定するステップであって、前記活性化シーケンスは、２つ又はそれ以上の活性化時間周期と１つ又はそれ以上の非活性化時間周期を含み、前記予め決められた時間周期に対する前記２つ又はそれ以上の活性化時間周期は前記活性化率に等しい当該ステップと
を有する当該方法を実行するためにプロセッサによる実行のためのステートメント及び命令を記録したコンピュータ可読媒体を有するコンピュータプログラム製品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスの分野に係り、特に電子デバイスの活性化を制御する方法及び装置に関する。
【背景技術】
【０００２】
パルス幅変調は、電子デバイス、例えば、直流モータ，発光ダイオード（ＬＥＤ）等に供給される電力をオン及びオフに素早く切り換えるために用いられる既知の制御方法である。この制御の方法によれば、直流電圧が矩形波信号に変換され、上記矩形波信号は、例えば完全にオンとゼロとの間を行ったり来たりし、これは電子デバイスに一続きの電力「キック（kicks）」を与える。例えば、スイッチング周波数が十分に高いと、直流モータははずみ車の勢いの理由から安定した速度で動作し、例えば、ＬＥＤはほぼ一定のレベルの照明を発しているように見える。パルス幅変調信号のデューティサイクルを調節することにより、すなわち、あるサイクル時間周期（time period）の電子デバイスが「オン」である時間部分に対応するパルスの幅を変調することにより、時間平均電力が変化し得る。このやり方では、直流モータのモータ速度又はＬＥＤによりもたらされる照明レベルが調節され得る。
【０００３】
図１にパルス幅変調の一例が示されており、この例では、あるデューティサイクルについて、サイクル時間周期２０毎にオンパルス幅１０が周期的に繰り返されている。
【０００４】
電子デバイス、例えばＬＥＤの活性化の制御のためのパルス幅変調の使用と関連する幾つかの特許が存在する。
【０００５】
米国特許第５，００８，７８８号公報には、液晶ディスプレイ（ＬＣＤ）デバイスの背面照明に用いるためのマルチカラーの照明装置が記載されている。この照明デバイスは、ＬＥＤチップのペアを含んでおり、これらＬＥＤチップのペアは、ある適切な極性において与えられる電位差（例えば、絶えず変化する第３の光の色を生成するためにパルス幅変調を用いて電圧が印加され得る。）の大きさ及び持続時間により制御され得る。
【０００６】
米国特許第６，８０６，６５９号公報には、複数のＬＥＤを含む照明装置が記載されており、この照明装置では、ＬＥＤの活性化は、強度値に対応するディーティサイクルを持つパルス幅変調信号を生成するコントローラと、上記パルス幅変調信号に基づいてＬＥＤに電流を導くスイッチとにより与えられる。
【０００７】
米国特許第６，９６７，４４８号公報には、光源に供給される電力の一度又はそれ以上の中断をベースにした光源により生成される照明を制御する方法及び装置が記載されている。この特許は、更に、光源に結合されたコントローラが、１つ又はそれ以上のパルス幅変調信号を含み得る１つ又はそれ以上の制御信号を出力し、該光源に送ることを規定している。
【０００８】
米国特許第６，０１６，０３８号及び第６，７８８，０１１号公報には、照明又は表示の目的のためのような光を生成することが可能なＬＥＤシステムと関連するシステム及び方法が記載されている。上記ＬＥＤは、例えばパルス幅変調信号を用いることによって、生成される光の輝度及び／又は色を変更するようにプロセッサにより制御され得る。結果として生じる照明は、複雑な、予め設計された光のパターンを与えるようにコンピュータプログラムにより制御され得る。
【０００９】
米国特許第６，９６５，２０５号公報には、照明製品及び方法に基づく発光ダイオード（ＬＥＤ）の種々の実現が記載されている。ユーザインターフェース、プロセッサ、１つ又はそれ以上のコントローラ、１つ又はそれ以上のＬＥＤ及びメモリを含み得る照明システム又はデバイスが記載されている。上記プロセッサは、ＬＥＤの刺激を制御する信号を生成するためにメモリに記憶されたプログラムを実行し得る。上記信号はコントローラによってＬＥＤを駆動するのに適した形態に変換され、これは、ＬＥＤに印加される信号の電流、振幅、持続時間又は波形を制御することを含んでいる。上記コントローラは、パルス幅変調器、パルス振幅変調器、パルス変位変調器（pulse displacement modulator）、抵抗ラダー、電流源、電圧源、電圧ラダー、スイッチトランジスタ、電圧コントローラ又は他のコントローラであり得る。
【００１０】
米国特許第６，９７５，０７９号公報には、コンピュータによる光システムへのデータ入力の、照明制御信号への変換を制御する方法及びシステムが記載されている。この方法及びシステムは、データの入力と照明制御信号の出力との非線形的な関係を制御する機能を含んでいる。上記非線形的な関係は、光源を見る人の異なる光源強度に対する応答の変化の原因となるようにプログラムされ得る。上記光システムは、パルス幅変調（ＰＷＭ）制御信号のような制御信号、電流等に応じて異なる強度で光を生成するＬＥＤのような光源を含んでいる。
【００１１】
米国特許第６，８９７，６２４号公報には、信号を受け取り、受け取った信号の結果として照明条件を変化させることができる知的照明デバイスが記載されている。この照明デバイスは、受け取った信号に応じて色相、彩度及び輝度を変化させることができる。この照明デバイスは、例えばＬＥＤの出力を制御するコントローラを含んでいる。このコントローラは、パルス幅変調器、パルス振幅変調器、パルス変位変調器、抵抗ラダー、電流源、電圧源、電圧ラダー、電圧コントローラ又は他の電力コントローラであり得る。
【００１２】
パルス幅変調制御を用いる問題は、電源からの電力の要求の周期性である。例えば、単一の電源が同じスイッチング周波数で動作する複数の電子デバイスに電力を供給している場合、電源に周期的に不均一な負荷が生じ得る。
【００１３】
米国特許第６，９７２，５３４号公報には、可変遅延ランダムパルス幅変調により発生する遅延を補償する電気機械用の制御システムが記載されている。この制御システムは、スイッチング周期及びその時のサイクルに関する遅延を生成するランダムパルス幅変調モジュールを備えている。この制御システムは、更に、サンプルレート、スイッチング周期の１／２及び以前のサイクルの遅延を合計し、その後、遅延時間を出力する位相角補償モジュールを備えている。上記位相角補償モジュールは、更に、上記遅延時間と電気角速度の値とを掛け算し、補償角をもたらす。
【００１４】
米国特許第６，６００，６６９号公報には、電子機器の電力変換器においてランダムパルス幅変調を実行するシステム及び方法が記載されている。パルス幅変調のためのサンプリングサイクルのサンプリング周期は一定のままである一方で、スイッチングサイクルの周期は変更される。スイッチングサイクルの周期は、同時に起こるサンプリングサイクルの開始とスイッチングサイクルの開始との遅延を計算するために乱数を用いて変更される。
【００１５】
パルス幅変調を用いる電子デバイスの操作のために、典型的には、チップ内の専用のＰＷＭユニットを有する専用のマイクロコントローラが用いられる。従って、この構成は、典型的な安価な汎用部品、例えば汎用マイクロプロセッサではなく専用の部品が必要とされるので、電子デバイス用の制御システムのより高価な設計を招く。
【００１６】
また、ランダムパルス幅変調と関連する上記各特許は、スイッチングサイクルの変動に向けられている。負荷、すなわち電子デバイスの応答時間がスイッチング周期よりもかなり小さい場合は、このＰＷＭスイッチング周波数の変動が許容され得る。しかしながら、負荷の応答時間がスイッチング周期とほぼ同じである場合には、スイッチングサイクルのこれらの変動は、負荷、すなわち電子デバイスの動作において望ましくない作用を引き起こす。
【００１７】
従って、電子デバイスの活性化を制御する新しい方法及び装置が必要である。
【００１８】
この背景の情報は、本発明と可能な関係のある、出願人により確信されている情報を明らかにするために与えられている。上記の情報のいずれかが本発明に対して先行技術を構成すると認めることは、必ずしも意図されておらず、また、そう解釈されるべきでもない。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明の目的は、電子デバイスの活性化を制御する装置及び方法を提供することにある。
【課題を解決するための手段】
【００２０】
本発明の一観点によれば、電子デバイスの活性化を制御する方法であって、予め決められた時間周期における所望の活性化率を得るステップであって、上記活性化率は、上記予め決められた時間周期に対する上記電子デバイスのオン時間周期を表す当該ステップと、上記電子デバイスに関する活性化シーケンスを決定するステップであって、上記活性化シーケンスは、２つ又はそれ以上の活性化時間周期と１つ又はそれ以上の非活性化時間周期を含み、上記予め決められた時間周期に対する上記２つ又はそれ以上の活性化時間周期は上記活性化率に等しい当該ステップとを有する当該方法が提供される。
【００２１】
本発明の他の観点によれば、電子デバイスの活性化を制御する装置であって、予め決められた時間周期における所望の活性化率を得る手段であって、上記活性化率は、上記予め決められた時間周期に対する上記電子デバイスのオン時間周期を表す当該手段と、上記電子デバイスに関する活性化シーケンスを決定する手段であって、上記活性化シーケンスは、２つ又はそれ以上の活性化時間周期と１つ又はそれ以上の非活性化時間周期を含み、上記予め決められた時間周期に対する上記２つ又はそれ以上の活性化時間周期は上記活性化率に等しい当該手段とを有する当該装置が提供される。
【００２２】
本発明の他の観点によれば、電子デバイスの活性化を制御する装置であって、複数の活性化シーケンスを保持するメモリであって、上記活性化シーケンスのそれぞれは特定の活性化率及び予め決められた時間周期を直接的に表し、各活性化シーケンスは、２つ又はそれ以上の活性化時間周期と１つ又はそれ以上の非活性化時間周期とを含み、予め決められた時間周期に対する上記２つ又はそれ以上の活性化時間周期は、上記特定の活性化率に等しい当該メモリと、上記予め決められた時間周期における所望の活性化率を受け取るように構成されたコントローラであって、上記メモリにアクセスし、上記所望の活性化率に対応する上記活性化シーケンスを決定するように更に構成されるとともに、決定された上記活性化率に基づいて制御信号を生成し、上記電子デバイスに上記制御信号を伝送するように構成された当該コントローラとを有する当該装置が提供される。
【００２３】
本発明の他の観点によれば、電子デバイスの活性化を制御する方法であって、予め決められた時間周期における所望の活性化率を得るステップであって、上記活性化率は、上記予め決められた時間周期に対する上記電子デバイスのオン時間周期を表す当該ステップと、上記電子デバイスに関する活性化シーケンスを決定するステップであって、上記活性化シーケンスは、２つ又はそれ以上の活性化時間周期と１つ又はそれ以上の非活性化時間周期を含み、上記予め決められた時間周期に対する上記２つ又はそれ以上の活性化時間周期は上記活性化率に等しい当該ステップとを有する当該方法を実行するためにプロセッサによる実行のためのステートメント及び命令を記録したコンピュータ可読媒体を有するコンピュータプログラム製品が提供される。
【発明を実施するための最良の形態】
【００２４】
定義
「電子デバイス」という用語は、その動作のレベルがそれに供給される電圧又は電流に依存するデバイスを定義するために用いられる。電子デバイスの例は、発光素子、ＤＣモータ、レーザダイオード及び当業者によって容易に理解されるような電流の調整を必要する他のデバイスを含んでいる。
【００２５】
「発光素子」という用語は、例えばその両端に電位差を与えること又はそれに電流を流すことにより活性化された際に、電磁スペクトルのある領域又は領域の組み合わせ、例えば可視領域，赤外及び／又は紫外領域において放射を発するデバイスを定義するために用いられる。従って、発光素子は、単色、準単色、多色又は広帯域スペクトルの放出特性を有し得る。発光素子の例は、半導体、有機若しくはポリマ／高分子発光ダイオード、光励起形の蛍光体被覆発光ダイオード、光励起形のナノ結晶発光ダイオード又は当業者によって容易に理解されるような他の類似したデバイスを含んでいる。
【００２６】
「コントローラ」という用語は、コントローラに動作可能なように結合された周辺デバイスからのパラメータを監視するために中央処理装置（ＣＰＵ）と（Ａ／Ｄ又はＤ／Ａコンバータのような）周辺入力／出力デバイスとを備えたコンピュータデバイス又はマイクロコントローラを定義するために用いられる。これらの入力／出力デバイスは、また、ＣＰＵがコントローラに動作可能なように結合された周辺デバイスとやり取りし、該周辺デバイスを制御することも許可する。上記コントローラは、本明細書において総称して「メモリ」と呼ばれる１つ又はそれ以上の記憶媒体を任意に含み得る。上記メモリは、ＲＡＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気ディスク、光ディスク、磁気テープ等のような揮発性及び不揮発性コンピュータメモリであり、そのメモリにおいて上記コントローラに結合されたデバイスを監視又は制御する（ソフトウェア、マイクロコード又はファームウェアのような）制御プログラムは、ＣＰＵにより記憶及び実行され得る。必要に応じて、上記コントローラは、また、コントローラに結合された周辺デバイスを制御するためにユーザ指定の動作条件を制御信号に変換する手段を与える。上記コントローラは、ユーザインターフェース、例えば、キーボード，タッチパッド，タッチスクリーン，コンソール，当業者によく知られているような視覚的又は音響的な入力デバイスを介してユーザ指定のコマンドを受け取ることができる。「コントローラ」という用語は、更に、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）及び特定用途向け集積回路（ＡＳＩＣ）又は当業者に知られているような他の好適なデバイスを表すためにも用いられ得る。
【００２７】
本明細書においては、「約」という用語は、公称値から±１０％のばらつきを意味している。そのようなばらつきは、明確に言及されていてもいなくても本明細書において与えられるいかなる任意の値にも常に含まれていることが理解されるべきである。
【００２８】
他に特に定義されていなければ、本明細書において用いられる全ての技術的及び科学的な用語は、本発明が属する技術において通常の知識の誰かにより一般的に理解される意味と同じ意味を有する。
【００２９】
本発明は、電子デバイスの活性化を制御する方法及び装置を提供する。所望の、ある時間周期における電子デバイスの「オフ」時間に対する「オン」時間を規定する活性化率のために、本発明に係る方法及び装置は活性化シーケンスを評価する。上記活性化シーケンスは、２つ又はそれ以上の活性化時間周期と、１つ又はそれ以上の非活性化時間周期とを有しており、このシーケンスにおいて、上記２つ又はそれ以上の活性化時間周期とある時間周期との比が上記所望の活性化率に等しい。
【００３０】
本発明に係る装置及び方法は、ある時間周期の間の活性化率により規定される単一の活性化期間（time span）を、上記ある時間周期の間の２つ又はそれ以上の活性化時間周期に細分する。上記単一の活性化期間を細分するプロセスは、２つ又はそれ以上の活性化時間周期を再現可能な方法で（reproducibly）決定するために行われ得るか、又は、２つ又はそれ以上の活性化時間周期がほぼランダムに決定されるように行われ得る。
【００３１】
電子デバイスの活性化は、複数の分解（resolution）レベルＲで行われ、上記分解レベルは電子デバイスの制御の可能なレベルの粒度（granularity）、例えば個別の活性化レベルの数を規定し、これは電子デバイスのデジタル制御と関連する情報を与えるビット数により規定され得る。例えば、２ビットの分解レベルで制御される電子デバイスは、４、すなわち２２個の異なる動作レベルを有し得る。同様に、８ビットの分解レベルで制御される電子デバイスは、２５６、すなわち２８個の異なる動作レベルを有し得る。
【００３２】
活性化シーケンスの生成
本発明の一実施の形態では、ある時間周期ＴＰに関してある活性化率Ａの場合、活性化シーケンスの活性化時間周期は、以下を満たすように決定される。
【数１】
2009530877.tif 000003
ここで、Ｐｉ（ｔ）はｉ番目のオンパルスの持続時間であり、Ｎは活性化時間周期の数である。
【００３３】
本発明の他の実施の形態では、活性化シーケンスの活性化時間周期は、以下を満たすように決定される。
【数２】
2009530877.tif 000004
ここで、ｍは整数、例えば２又は３として選択され得る。例えば、発光素子の活性化を特に考えると、条件ｍは、発光素子の強度が活性化率の２乗又は３乗に正比例することを可能にし、それにより、光源に対してそれぞれ２乗の原理で暗くなること又は３乗の原理で暗くなることにほぼ従う。
【００３４】
本発明の他の実施の形態では、ある時間周期ＴＰ及び分解レベルＲに関して、活性化シーケンスの活性化時間周期ONtimeＰｉ及び非活性化時間周期OFFtimeＰｊは、以下を満たすように決定される。
【数３】
2009530877.tif 000005
ここで、Ｎ＋Ｍ＝Ｒ（Ｎは長さｔのオンタイムパルスの数であり、Ｍは長さｔのオフタイムパルスの数である。）、Ｎ／Ｍ＝Ａ（活性化率）及びＴＰ＝２Ｒｔ（ｔはコントローラにより生成され得るパルスの最小の長さである。）である。
【００３５】
本発明の一実施の形態では、式１、２又は３により規定される上記条件の１つが満たされる場合、活性化シーケンスの活性化時間周期のそれぞれはランダムに選択される。活性化時間周期のランダムな生成のため、コントローラは、活性化時間周期の１つ又はそれ以上を決定するために実質的にランダムな生成シーケンスを実行するよう構成され得る。一実施の形態では、乱数発生器が、該乱数発生器のための種値としてコントローラのクロック時間を用いることができ、このクロック時間は、例えばコントローラの初期通電の時間を表す。他の種値の評価は、当業者によって容易に理解されるであろう。
【００３６】
しかしながら、活性化シーケンスの活性化時間周期の実質的にランダムな決定は、所望の活性化率と電子デバイスの利用可能な制御分解レベルとに関係している。活性化時間周期は最短の可能な期間を持ち得るので、例えば、ある分解レベルに関して、活性化率が減少するに従って活性化シーケンスに関して可能な異なる活性化時間周期の数は減少する。
【００３７】
一実施の形態では、活性化時間周期の１つ又はそれ以上が、所定の条件又は公式化に基づいて評価される。
【００３８】
本発明の一実施の形態では、第１の活性化時間周期は、割り当てられる分解レベル及び予め決められた時間周期を考慮して生成され得る最短の活性化時間周期として規定され得る。例えば、８ビットの分解レベルＲ、従って、電子デバイスの制御の実質的に２５６（２８）の個別のレベルが存在する場合を考える。更に、例えば、制御の周波数が３０ｋＨｚであると仮定すると、予め決められた時間周期は約３３．３３μ秒に等しい。従って、この例の場合、最短の活性化時間周期は約１３０ｎ秒（３３．３３μ秒／２５６）に等しい。
【００３９】
本発明の他の実施の形態では、最短の活性化時間周期は、本発明の方法を実行するために必要な計算の量及び処理能力に加えて、計算を行うコントローラと関連のある中心クロック（central clock）に依存する。
【００４０】
図２は、本発明の一実施の形態に従って構成される２つの異なる活性化シーケンスを示している。図２に関して、活性化率は図１に示されている周期的なパルス幅変調信号により規定されるものである。図示されているように、予め決められた時間周期２０のそれぞれにおいて、この実施の形態によって規定される活性化シーケンスは４つの活性化時間周期を有しており、活性化時間周期３０，４０，５０及び６０の合計は、図１に参照符号１０として示されているオンパルス幅により規定された時間周期と等しい。同様に、活性化時間周期７０，８０，９０及び１００の合計は、同じオンパルス幅により規定された時間周期と等しい。本発明の他の実施の形態によれば、活性化時間周期の数は、例えば２，３，５，６又はそれ以上であり得る。
【００４１】
本発明の一実施の形態では、コントローラと関連するメモリが、予め評価された活性化シーケンスのセットを記憶するために用いられ、各活性化シーケンスは、電子デバイスの動作レベルと関連する分解レベルにより規定されるような活性化率と関連がある。
【００４２】
一実施の形態では、Ｒビットの分解レベル及びＮ個の活性化時間周期に関して、メモリは２Ｒビットを有するＲ２Ｎビットストリングを記憶し、各ストリングは活性化シーケンスを示す。この構成では、ビットストリングのそれぞれはバイナリ形式で活性化率を表す。この記憶装置の構成では、特定の活性化率に関連するデータを受け取ると、活性化シーケンスを決定するために、コントローラがメモリから認識されている情報又はビットストリングを取り出す。
【００４３】
他の実施の形態では、Ｒビットの分解レベルに関して、メモリは２Ｒビットを有する２Ｒビットストリングを記憶し、各ストリングは活性化シーケンスを示す。この構成では、ビットストリングのそれぞれはバイナリ形式で活性化率を表す。この記憶装置の構成では、特定の活性化率に関連するデータを受け取ると、活性化シーケンスを決定するために、コントローラがメモリから認識されている情報又はビットストリングを取り出す。
【００４４】
本発明の他の実施の形態では、メモリの保存は専ら２Ｒビットを有する（１／２）Ｒ２Ｎビットストリングを記憶することにより与えられ、各ストリングは２つの活性化シーケンスを示す。第１の活性化シーケンスはストリングにより表され、第２の活性化シーケンスはストリングのビット毎の反転により表される。このメモリの構成では、コントローラは特定の活性化率に関連するデータを受け取り、データが（１／２）Ｒ２Ｎよりも小さいビットストリングを認識すると、コントローラは、活性化シーケンスを決定するために認識されている情報又はビットストリングをメモリから取り出す。しかしながら、データが（１／２）Ｒ２Ｎよりも大きい又は（１／２）Ｒ２Ｎに等しいビットストリングを認識すると、コントローラはメモリから相補的情報を取り出し、その後、この相補的情報を反転させ、活性化シーケンスを決定するために上記相補的情報又はビットストリングを用いる。
【００４５】
本発明の他の実施の形態では、メモリの保存は専ら２Ｒビットを有する（１／２）２Ｒビットストリングを記憶することにより与えられ、各ストリングは２つの活性化シーケンスを示す。第１の活性化シーケンスはストリングにより表され、第２の活性化シーケンスはストリングの反転により表される。このメモリの構成では、コントローラは特定の活性化率に関連するデータを受け取り、データが（１／２）２Ｒよりも小さいビットストリングを認識すると、コントローラは、活性化シーケンスを決定するために認識されている情報又はビットストリングをメモリから取り出す。しかしながら、データが（１／２）２Ｒよりも大きい又は（１／２）２Ｒに等しいビットストリングを認識すると、コントローラはメモリから相補的情報を取り出し、その後、この相補的情報を反転させ、活性化シーケンスを決定するために反転させた相補的情報又はビットストリングを用いる。
【００４６】
本発明の一実施の形態では、活性化シーケンスの出力に先立って、メモリから取り出された情報が、例えばコントローラにより実質的にランダムに回転する。図３に、情報又はビットストリングの回転の例が示されている。この例では、情報は８ビットストリング３００として構成されており、ストリング３００が取り出されると、該ストリングは右方向に３ビット回転し、ビットストリング３１０をもたらす。この例では、ビット位置を参照しやすいように各ビットに文字が対応付けられている。
【００４７】
本発明の一実施の形態では、活性化シーケンスを示すビットストリングは、各時間周期の間に実質的にランダムに回転し得る。この手順は制御信号の高調波成分の低減を可能にし、それにより、例えば変圧器及び電力供給部の巻線インダクタの電磁干渉及び音響共振の可能性を低減する。
【００４８】
本発明の他の実施の形態では、Ｒビットの分解レベル及び従って活性化時間周期当たり２Ｒビットに関して、各ビットストリングにおけるビットの順序は、例えばMark C. Wilsonにより「Random and Exhaustive Generation of Permutations and Cycles」に記載された例えばフィッシャ・イェーツ（Fisher-Yates）シャッフルのような線形時間シャッフリングアルゴリズムを用いて擬似ランダムにシャッフルされる。線形時間シャッフリングアルゴリズムの例は、以下のように擬似コードにおいて規定され得る。
【数４】
2009530877.tif 000006
ここで、ｉ，ｒ及びｔｍｐは一時的な整数変数であり、ｒａｎｄ（０，ｉ）は０ないしｉの範囲において擬似ランダム整数を返す関数である。このやり方では、例えば式１に従って、例えば図１に示されているようなパルス幅信号は、予め決められたビットストリングをメモリ、例えば読み出し専用メモリに記憶する必要を伴うことなく本発明に係るランダム化されたビットストリングに変換され得る。
【００４９】
本発明の他の実施の形態では、Ｒビットの分解レベル及び従って活性化時間周期当たり２Ｒビットに関して、ビットストリングは２Ｓ個の連続的に配列された２Ｒ−Ｓビットのセットに分割され、各ビットストリングにおける上記セットの順序は、例えばフィッシャ・イェーツシャッフルのような線形時間シャッフリングアルゴリズムを用いて擬似ランダムにシャッフルされ得る。本発明のこの実施の形態は、各ビットストリングがコンピュータによる要求の減少、例えば約２Ｒ−Ｓ倍のコンピュータによる要求の減少を伴ってランダム化されるという利点を有し得る。
【００５０】
本発明の一実施の形態では、活性化シーケンスの評価は約１００Ｈｚよりも大きいリフレッシュレートで行われ、他の実施の形態では、リフレッシュレートは約２００Ｈｚである。
【００５１】
本発明の一実施の形態では、上記制御方法及び装置は、１つ又はそれ以上の発光素子を有する照明デバイスの操作のために用いられ得る。本発明のこの実施の形態では、発光素子のスイッチング速度は、上記１つ又はそれ以上の発光素子により発せられる光が光パルスのシーケンスとしてではなく発せられる光の時間平均輝度として現れることを確実にするために、人間の目の融像レートよりも大きい、例えば約６０Ｈｚと１００Ｈｚとの間よりも大きいべきである。本発明の代替の実施の形態では、発光素子のスイッチング速度は、２００Ｈｚ若しくは５００Ｈｚ又はそれよりも大きく構成される。
【００５２】
他の実施の形態では、複数の活性化シーケンスが、独立した実質的に乱数のビットにより回転する各ビットストリングと同期をとられ得る。この実施の形態では、全てのチャンネルが同一の活性化率に設定された場合であっても、各チャンネルに関して決定される出力ストリングは典型的には相関関係がなく、それにより、電源に実質的に一定の負荷をもたらす。
【００５３】
本発明の一実施の形態では、コントローラからの活性化シーケンスの出力のために用いられ得るチャンネルの数は、コントローラ、例えばＣＰＵと関連する汎用入出力（ＧＰＩＯ）チャンネルの数に依存し得る。
【００５４】
本発明の一実施の形態では、本発明に係る方法を実行するために用いられるコントローラは、デュアルＣＰＵ構造で構成され得る。このコントローラの構成は、１つ又はそれ以上の外部コントローラとのやり取り及び活性化シーケンスの生成のために用いられ得る。例えば、一方のＣＰＵは、入力データを受け取り、第２のＣＰＵに活性化シーケンスの生成に関する命令を与える通信プロセッサとして構成され得る。第２のＣＰＵもまた、１つ又はそれ以上の電子デバイスに関する評価された活性化シーケンスを出力するように構成され得る。
【００５５】
本発明の一実施の形態では、コントローラにより生成される活性化シーケンスは、他の活性化シーケンスと非同期である。この構成では、複数の電子デバイスが単一の電源から電力を得る１つのコントローラによって制御されている場合に、複数の活性化シーケンスの非同期の態様が、電子デバイスに必要な電力を与える電源に実質的に一定の負荷をもたらす。
【００５６】
本発明の他の実施の形態では、本発明に係る方法は、例えばファームウェア又はソフトウェアとして構成され得る。この構成では、実質的に任意のコントローラ又はマイクロプロセッサが、本発明にかかる方法を実行するように構成され得る。
【００５７】
本発明の他の実施の形態では、上記分解レベルが、１つ又はそれ以上の電子デバイスの動作の所望のレベルの粒度に基づいて任意に選択され得る。活性化シーケンスの生成のためのコントローラの機能はコントローラのメモリに記憶されたファームウェア又はソフトウェアにより与えられ得るので、選択された分解レベルは、コントローラの再設定の必要なしに活性化シーケンスの評価のためにコントローラにより用いられ得る。
【００５８】
装置
図４には、本発明の一実施の形態に係る電子デバイスの活性化を制御する装置が示されている。コントローラ４１０は、所望の分解レベルを規定し得る入力データ４２０を受け取る。このコントローラは、本発明の一実施の形態に係る命令のシリーズを有するメモリ４３０にアクセスすることができ、上記命令のシリーズは、コントローラと関連する中央処理装置により実行されると、コントローラが該コントローラと関連する１つ又はそれ以上の電子デバイス４００の活性化を制御する活性化シーケンスを計算及び生成することを可能にする。上記活性化シーケンスは、制御される電子デバイスと互換性がある制御信号４４０の形式でコントローラにより電子デバイスに伝送され得る。
【００５９】
本発明は、これから具体的な実施例を参照して説明される。以下の実施例は本発明の実施の形態を説明することを目的としており、任意のやり方で本発明を限定することを目的としていないことが理解されるであろう。
【実施例１】
【００６０】
図５は、本発明の一実施の形態に係る制御方法を示す流れ図を表している。初めに、分解レベルＲが設定され、データ伝送のためのチャンネルの数ＮＵＭ＿ＣＨＡＮがハードウェアの構成に基づいて決定される。これらのパラメータは、ステップ４１において行われるようなコントローラのメモリの設定手段を与える。設定に従って、コントローラは、各時間周期の間にステップ４２及びステップ４７を経てループを実行する。ステップ４３において、所望の活性化率Ａを表す入力データnew Dataが非同期的に受け取られ、メモリに記憶される。各時間周期のループの初めに、このデータはメモリメモリに記憶されている現在のデータold Dataと比較される。新しいデータが古いデータとは異なると、ステップ４４において古いデータは新しいデータと置き換えられる。その後、上記入力データは、各チャンネルに関して新しいランダムビットストリングを生成するためにステップ４５において用いられ、関数ConvertInputが２Ｒ×ＮＵＭ＿ＣＨＡＮチャンネル要素を伴う２次元のビットアレイmatrixRowsを初期化する（ＮＵＭ＿ＣＨＡＮチャンネルの行のそれぞれは、関連する制御チャンネルに関するビットストリングを表す。）。新しいデータが古いデータと同じである場合には、制御フローは、ステップ４２からステップ４７に直接進む。
【００６１】
ステップ４７では、関数GenerateSignalが、matrixRowsの各行のビットストリングをランダムに回転させ、その後、ステップ４２に制御を返す前に連続的にＮＵＭ＿ＣＨＡＮビットストリングデータを同期して出力する。
【００６２】
図６は、本発明の他の実施に係る制御方法を示す流れ図を表している。初めに、分解レベルＲが設定され、データ伝送のためのチャンネルの数ＮＵＭ＿ＣＨＡＮがハードウェアの構成に基づいて決定される。これらのパラメータは、ステップ２１において行われるようなコントローラのメモリの設定手段を与える。データは、常に出力されている。リフレッシュサイクルが終了すると、新しいデータが計算され（outputData）、このデータは、関数void GenerateSignal（byte outputData[２Ｒ]）ステップ２７を用いてコントローラの出力部に送られる。分解レベルの全て（２Ｒ）がコントローラにより出力されると、リフレッシュサイクルが終了する。
【００６３】
新しいデータは、ステップ２３においてReceiveData()を用いて受け取られ、inputData[ＮＵＭ＿ＣＨＡＮ]アレイに記憶される。続いて、メモリにおいて規定されるアレイの各要素に関する新しい実質的にランダムなシーケンスが決定され、ConvertInputステップ２５が、[２Ｒ] [ＮＵＭ＿ＣＨＡＮ]要素を用いて２次元のビットアレイを生成する。続いて、ステップ２６において、この２次元のアレイが、TransposeMatrix(byte matrixRows[２Ｒ] [ＮＵＭ＿ＣＨＡＮ])のための入力として用いられる。この関数は、入力マトリクス[２Ｒ] [ＮＵＭ＿ＣＨＡＮ] matrixRowsを得て、その列を読み取り、GenerateSignal 関数２７により入力として用いられるbyte outputData[２Ｒ]にそれを記憶する。
【００６４】
図６に示されているような本発明の一実施の形態に係る制御方法を示す上記流れ図は、ファームウェアにより実現され得る。図７に、本発明の一実施の形態に係るファームウェアの実現が示されている。
【００６５】
図７を見ると、入力５１０は、図６に示されているReceiveData２３のステップに対応している。受け取られたデータは、ワード当たりＲビット（Ｒは分解レベルである。）のＮＵＭ＿ＣＨＡＮワードを有している。説明の目的のために、図７には１つのチャンネルのみしか示されていない。各受け取られたワードは、２Ｒのワードを有するルックアップテーブル５２０により２Ｒビットのビットストリングに非同期的に変換される。
【００６６】
クロック５６０はＴＰ／２Ｒ（ＴＰは時間周期である。）の周期を有しており、各クロックパルスは、乱数発生器５７０及びカウンタ５８０をインクリメントする。カウンタ５８０は、２Ｒカウントにおいてロールオーバーするたびに出力パルスを生成する。このパルスは、並列入力並列出力形のシフトレジスタ５３０が現在のコンテンツをその出力にラッチし、ルックアップテーブル５２０により生成される２Ｒビットストリングをロードするようにする。上記パルスは、また、並列入力直列出力形のシフトレジスタ５４０がシフトレジスタ５３０からの入力をラッチするようにする。
【００６７】
乱数発生器５７０の最下位ビットはシフトレジスタ５３０のシフト制御に接続され、シフトレジスタ５３０の直列出力部はシフトレジスタ５４０の直列入力部に接続されている。従って、ルックアップテーブル５２０からロードされる２Ｒビットストリングは、時間周期当たり（２Ｒ−１）ビットまでによりランダムに回転する。
【００６８】
乱数発生器５７０は、当業者に知られているように、例えば線形フィードバックシフトレジスタを用いてハードウェアにおいて実現され得る。例えば、出力３，１２，１４及び１５の排他的ＯＲ'ｄを伴い、入力にフィードバックされる１６ビット直列入力／並列出力形のシフトレジスタは、６５５３５のシーケンスの長さを持つ１６ビット擬似乱数を生成する。
【００６９】
シフトレジスタ５４０がその入力をラッチすると、クロック５６０からの各パルスはコンテンツを１ビットシフトし、それにより、図６において特定されているようなTransposeMatrix関数２６を実現する。
【００７０】
それにより、シフトレジスタ５４０の直列出力は、出力デバイス５５０のための擬似ランダムパルスコードデータを生成する。理解され得るように、各チャンネルは、それ自体の入力部５１０、ルックアップテーブル５２０、並列入力並列出力形のシフトレジスタ５３０、並列入力直列出力形のシフトレジスタ５４０及び出力デバイス５５０を必要とする。これらの部品は、共通のクロック５６０、乱数発生器５７０及びカウンタ５８０により同期してクロックされる。
【００７１】
図６に示されているような本発明の一実施の形態に係る制御方法を示す流れ図を更に参照すると、本発明の他の実施の形態によれば、この方法は図８に示されているようなファームウェアにおいて実現され得る。
【００７２】
図８を見ると、入力７１０は、図６に示されているReceiveData２３のステップに対応している。受け取られたデータは、ワード当たりＲビット（Ｒは分解レベルである。）のＮＵＭ＿ＣＨＡＮワードを有している。説明の目的のために、図８には１つのチャンネルのみしか示されていない。各受け取られたワードは、２Ｒのワードを有するルックアップテーブル７２０により２Ｒビットのビットストリングに非同期的に変換される。
【００７３】
クロック７６０はＴＰ／２Ｒ（ＴＰは時間周期である。）の周期を有しており、各クロックパルスは、カウンタ７８０及び７９０をインクリメントし、シフトレジスタ７４０のコンテンツをシフトする。ＡＮＤゲート８００を介して、各クロックパルスは、また、シフトレジスタ７３０のコンテンツをシフトする。カウンタ７８０は、２Ｒカウントにおいてロールオーバーするたびに出力パルスを生成する。このパルスは、並列入力並列出力形のシフトレジスタ７３０が現在のコンテンツをその出力にラッチし、ルックアップテーブル７２０により生成される２Ｒビットストリングをロードするようにする。上記パルスは、また、並列入力直列出力形のシフトレジスタ７４０がシフトレジスタ７３０からの入力をラッチするようにするとともに、乱数発生器７７０がＲビットの乱数を生成するようにし、カウンタ７９０をリセットする。
【００７４】
乱数発生器７７０は、当業者に知られているように、例えば線形フィードバックシフトレジスタを用いてハードウェアにおいて実現され得る。例えば、出力３，１２，１４及び１５の排他的ＯＲ'ｄを伴い、入力にフィードバックされる１６ビット直列入力／並列出力形のシフトレジスタは、６５５３５のシーケンスの長さを持つ１６ビット擬似乱数を生成する。
【００７５】
乱数発生器７７０のＲビットの出力は、Ｒビットカウンタ７９０の比較入力部に接続される。カウンタ７９０の出力が乱数の値に等しいと、カウンタ７９０は、その出力をローにし、カウンタ７９０がリセットされるまでシフトレジスタ７３０の更なるビットシフトを不可能にする。従って、ルックアップテーブル７２０からロードされる２Ｒビットストリングは、時間周期当たり（２Ｒ−１）ビットまでによりランダムに回転する。
【００７６】
一度シフトレジスタ７４０がその入力をラッチすると、クロック７６０からの各パルスはコンテンツを１ビットシフトし、それにより、図６において特定されているようなTransposeMatrix関数２６を実現する。
【００７７】
それにより、シフトレジスタ７４０の直列出力は、出力デバイス７５０のための擬似ランダムパルスコードデータを生成する。理解され得るように、各チャンネルは、それ自体の入力部７１０、ルックアップテーブル７２０、並列入力並列出力形のシフトレジスタ７３０、並列入力直列出力形のシフトレジスタ７４０及び出力デバイス７５０を必要とする。これらの部品は、共通のクロック７６０、乱数発生器７７０、カウンタ７８０，７９０及びＡＮＤゲート８００により同期してクロックされる。
【００７８】
図６に示されているような本発明の一実施の形態に係る制御方法を示す流れ図を更に一層参照すると、本発明の更に他の実施の形態によれば、この方法は図９に示されているように実現され得る。
【００７９】
図９を特に見ると、Ｎ個（「Ｎ」はチャンネルの数を表している。）の入力部６００，６０１，…，６０５のそれぞれが、高インピーダンス出力負荷の状態で設けられており、ルックアップテーブル６２０の入力部に並列に接続されている。１：Ｎデマルチプレクサ６３０が、ルックアップテーブル６２０の出力部とＮ個の並列入力並列出力形のシフトレジスタ６４０，６４１，…，６４５との間に介在している。入力部６００，６０１，…，６０５及びデマルチプレクサ６３０は、Ｎ個の入力ワードに対応するＮビットストリングを得るように順次選択される。
【００８０】
当業者によって理解され得るように、本明細書において規定されているような回路は、例えばフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）若しくは特定用途向け集積回路（ＡＳＩＣ）を用いてハードウェアにおいて実現され得るか、又は、当業者によって容易に理解されるような他のハードウェアにおいて実現され得る。
【００８１】
本発明の具体的な実施の形態が説明の目的のために本明細書において説明されているが、本発明の精神及び範囲から逸脱することなく種々の変更がなされ得ることは明らかであろう。特に、本発明の方法に係るコンピュータの動作を制御する及び／又は本発明のシステムに係る構成要素を構成する機械により可読の信号を記憶するコンピュータプログラム製品若しくはプログラム要素、又は、固体若しくは流体の伝送媒体、磁気若しくは光ワイヤ，テープ，ディスク等のようなプログラム記憶装置若しくはメモリデバイスを提供することは、本発明の範囲内である。
【００８２】
更に、上記方法の各ステップは、コントローラ、例えば、中央処理装置（ＣＰＵ）等を備え、Ｃ＋＋、Ｊａｖａ（登録商標）、Ｐｌ／ｌ等のような任意のプログラミング言語から生成される１つ若しくはそれ以上のもの、１つ若しくはそれ以上のものの一部、プログラム要素、モジュール又はオブジェクトに従うコンピュータデバイス又はマイクロコントローラにおいて実行され得る。加えて、各ステップ、又は、それぞれの上記ステップを実現するファイル若しくはオブジェクト等は、その目的のために設計された特殊用途のハードウェア又は回路モジュールにより実行され得る。
【００８３】
本発明の上述の各実施の形態は例示的であり、多数のやり方で変更され得ることは明らかである。そのような現在又は今後の変更は、本発明の精神及び範囲からの逸脱と見なされるべきではなく、当業者に明らかであるような全てのそのような変更は、以下の特許請求の範囲内に含まれるように意図されている。
【００８４】
本明細書において参照されている全ての特許、公開されている特許出願を含む刊行物及びデータベース登録の開示は、各そのような個々の特許、刊行物及びデータベース登録が参照することにより組み込まれるように具体的及び個別に指示されているのと同程度にそれらの全部を参照することにより明確に組み込まれたものとする。
【図面の簡単な説明】
【００８５】
【図１】先行技術に係る電子デバイスを制御するための２パルス幅変調サイクルを示している。
【図２】本発明の一実施の形態に係る電子デバイスの活性化を制御するための２サイクルを示している。
【図３】本発明の一実施の形態に係るビットストリングの回転を示している。
【図４】本発明の一実施の形態に係る電子デバイスの活性化を制御する装置の一実施の形態を示している。
【図５】本発明の一実施の形態に係る制御方法を示す流れ図である。
【図６】本発明の他の実施の形態に係る制御方法を示す流れ図である。
【図７】図６に示されているような制御方法の実現を示している。
【図８】図６に示されているような制御方法の他の実現を示している。
【図９】図６に示されているような制御方法の他の実現を示している。
【図１】
2009530877.tif 000007
【図２】
2009530877.tif 000008
【図３】
2009530877.tif 000009
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2009530877.tif 000014
【図９】
2009530877.tif 000015
【国際調査報告】
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