(57)【要約】  スイッチトキャパシタ増幅回路配置と、信号を増幅する方法が示される。フォワード経路は、クロック信号によって制御される少なくとも１つのスイッチトキャパシタ（１０）を有し、これにより、フォワード経路の増幅位相（１）と追加のクロック位相（２）を与える。本発明の原理によると、減衰手段（２２）はフォワード経路に接続され、減衰手段は、増幅位相の初期（２ｐ）において信号ピークを減衰するように設計される。これは、ＳＣ回路の増幅位相の初期における不要なフィードフォワード効果を回避する。【選択図】図５
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【特許請求の範囲】
【請求項１】
増幅される信号を受信するための信号入力端子（８）と、
増幅された信号を供給するための信号出力端子（２０）と、
前記信号入力端子（８）と前記信号出力端子（２０）との間に接続され、かつ、クロック信号（１、２）によって制御される少なくとも１つのスイッチトキャパシタ（１０）を有するフォワード経路であって、それゆえ該フォワード経路の増幅位相（２）と追加のクロック位相（１）を備えるフォワード経路と、
前記増幅位相（２）の初期にのみ前記フォワード経路に有効に接続される減衰手段（２１、２２）であって、前記増幅位相の初期（２ｐ）に信号のピークを減衰するように設計される減衰手段（２１、２２）と、
を備えるスイッチトキャパシタ増幅回路配置。
【請求項２】
前記減衰手段（２１、２２）は、前記クロック信号（１、２）の周期の１０％よりも短いかまたは等しい時間間隔のあいだ、信号のピークを減衰するために前記フォワード経路に有効に接続されることを特徴とする請求項１に記載の回路配置。
【請求項３】
前記減衰手段（２１、２２）は、前記クロック信号（１、２）の周期の５％よりも短いかまたは等しい時間間隔のあいだ、信号のピークを減衰するために前記フォワード経路に有効に接続されることを特徴とする請求項１または２に記載の回路配置。
【請求項４】
前記フォワード経路は、スイッチトキャパシタ積分回路（３、７）を設けるように接続される差動増幅器（３）を備えることを特徴とする請求項１ないし３のいずれか１項に記載の回路配置。
【請求項５】
前記減衰手段は、前記増幅位相の初期（２ｐ）に、前記増幅回路配置の前記信号出力端子（２０）または前記フォワード経路の増幅器（３）の出力端子と、基準電位端子（２３）との間に有効に接続されるインピーダンス（２２、２８）を備えることを特徴とする請求項１ないし４のいずれか１項に記載の回路配置。
【請求項６】
前記インピーダンスは、キャパシタ（２２）によって発生することを特徴とする請求項５に記載の回路配置。
【請求項７】
前記減衰手段は、前記増幅位相の初期（２ｐ）に、前記信号出力端子に前記インピーダンスを有効に接続するためのスイッチ（２１）を備えることを特徴とする請求項５または６に記載の回路配置。
【請求項８】
前記回路配置は、シングルエンド信号の処理のために設計されることを特徴とする請求項５ないし７のいずれか１項に記載の回路配置。
【請求項９】
前記減衰手段は、前記増幅位相の初期において、信号反転である前記フォワード経路に対して非反転に前記信号入力端子（８）と前記信号出力端子（２０）との間に結合されるバイパス経路（２９、３０、３１、３２）を備えることを特徴とする請求項１ないし４のいずれか１項に記載の回路配置。
【請求項１０】
前記回路配置は、差分信号の処理のために設計されることを特徴とする請求項９に記載の回路配置。
【請求項１１】
信号を増幅する方法であって、
スイッチトキャパシタ技法を使用してフォワード経路において信号を増幅するステップと、
前記フォワード経路に減衰手段（２１、２２）を接続することによって、信号増幅位相の初期におけるピークを減衰するステップと、
を備える方法。
【請求項１２】
スイッチトキャパシタ技法により駆動される少なくとも１つのキャパシタ（１０）を制御するクロック信号（１、２）の周期の１０％よりも短いかまたは等しい時間間隔の間に、前記フォワード経路に前記減衰手段を有効に接続する方法であって、前記フォワード経路に前記キャパシタを備えることを特徴とする請求項１１に記載の方法。
【請求項１３】
スイッチトキャパシタ技法により駆動される少なくとも１つのキャパシタ（１０）を制御するクロック信号の周期の５％よりも短いかまたは等しい時間間隔の間に、前記フォワード経路に前記減衰手段（２１、２２）を有効に接続する方法であって、前記フォワード経路に前記キャパシタを備えることを特徴とする請求項１１または１２に記載の方法。
【請求項１４】
前記フォワード経路において前記信号を統合することを特徴とする請求項１１ないし１３のいずれか１項に記載の方法。
【請求項１５】
前記増幅位相の初期に、前記増幅回路配置の信号出力端子または前記フォワード経路に備える増幅器（３）の出力端子（６）と、基準電位端子（２３）との間にインピーダンス（２２、２８）を有効に接続することを特徴とする請求項１１ないし１４のいずれか１項に記載の方法。
【請求項１６】
前記増幅位相の初期に、前記増幅回路配置の信号出力端子または増幅器（３）の出力端子（６）と、基準電位端子との間にキャパシタ（２２、２８）を有効に接続することを特徴とする請求項１１ないし１５のいずれか１項に記載の方法。
【請求項１７】
前記フォワード経路においてシングルエンド信号を増幅することを特徴とする請求項１１ないし１６のいずれか１項に記載の方法。
【請求項１８】
前記増幅位相の初期に、前記フォワード経路に対して非反転するように増幅される信号をバイパスし、かつ、前記フォワード経路の出力端子で信号を反転するように与えられる増幅された信号によって重畳することを特徴とする請求項１１ないし１４のいずれか１項に記載の方法。
【請求項１９】
前記フォワード経路において差分信号を増幅することを特徴とする請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタ増幅回路配置ならびに信号を増幅する方法に関する。
【背景技術】
【０００２】
スイッチトキャパシタ（ＳＣ）増幅回路は、フィルタやオーバーサンプリングΔ−Σ型変換器に広く使用される。
【０００３】
図１は、スイッチトキャパシタ積分回路の形であるスイッチトキャパシタ増幅回路を示す公知の回路のブロック図を示す。演算増幅器３は、反転入力端子４、非反転入力端子５、出力端子６を有する。出力端子６はキャパシタ７を介して反転入力端子４に接続される。図１に係る増幅回路配置の信号入力８は、第１のスイッチ９、直列キャパシタ１０、第２のスイッチ１１を介して反転入力端子４に接続される。直列キャパシタ１０の両電極は、スイッチ１２、１３それぞれを介して接地される。接地する２つのスイッチ１７、１８のみならず、スイッチ１４、負荷キャパシタ１５、スイッチ１６の直列接続を構成する同一の構成は、増幅回路配置の出力端子６と信号出力端子１９との間に配置される。第１のクロック位相１のあいだに、スイッチ９、１３は、直列キャパシタ１０を充電するため閉じられる。第２のクロック位相２において、スイッチ９、１３は開かれ、一方、スイッチ１１、１２は閉じられることにより、演算増幅器３がアクティブな増幅位相を与え、キャパシタ１０上に供給される信号を増幅し、それによってキャパシタ１０を放電し負荷キャパシタ１５を充電する。増幅クロック位相のあいだに負荷キャパシタ１５を充電するために、スイッチ１４、１８はクロック位相２のあいだ閉じられ、他方、スイッチ１６、１７は開かれる。次の位相１において、負荷キャパシタ１５は出力端子２０に接続され、スイッチ１６、１７を介して接地される。同時に、直列キャパシタ１０は、信号入力端子８で供給される入力信号Ｖｉｎによって再び充電される。
【０００４】
増幅位相２の初期において、ＳＣ増幅回路がサンプリングモードから増幅モードに切り替わるとき、容量帰還ネットワークによってフィードフォワード効果がある。サンプリングモードは、直列キャパシタ１０および負荷キャパシタ１５が信号入力端子８および信号入力端子２０にそれぞれ接続されるあいだのクロック位相１を意味する。この非反転フィードフォワード経路は、演算増幅器３および負帰還ループを介して反転信号経路の反対側にある。これら２つの信号経路は、図２に記載される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このフィードフォワードの効果は、出力が、その適正な整定値に到達するため移行すべき電圧方向に対して、増幅位相の初期において反対方向に駆動されるということである。フィードフォワードは、スルーイングのあいだ演算増幅器から余計な訂正を必要とする好ましくない初期状態を生じさせる。演算増幅器がこのスルーイング過程のために要求する時間は比較的長く、線形整定のための時間はほとんどない。その結果、演算増幅器は、所望の速さで所定の精度を達成するために、比較的大きな電流と帯域幅によって設計されなければならない。結果として、回路全体の出力および雑音処理能力は劣化する。前述の課題は、例えばスイッチトキャパシタ回路のような離散時間型回路に本質的に悪影響を与えることである。もちろん、帰還および入力キャパシタンスに対して大きい、大型負荷キャパシタを使用することにより、課題は回避されうる。しかしながら、大型負荷キャパシタンスは演算増幅器を減速し、ひいてはより大きな出力を要求する。
【０００６】
図３は、増幅位相の開始時にあてはまる図１の等価回路である。増幅位相の初期は、入力端子でステップ電圧によりシミュレートされえ、その結果、フィードフォワードネットワークの動作により、出力端子にステップ電圧をもたらす。
【０００７】
図４に示されるとおり、増幅位相の初期に、出力信号は反対方向に好ましくないピークを有する。結果として生じる応答は、積分器において所望の理想応答と比較される。
【０００８】
本発明の目的は、増幅位相の初期における信号のピークが回路の出力消費または速度に悪影響を与えることなく低減される、スイッチトキャパシタ増幅回路配置および信号を増幅する方法を提供することである。
【課題を解決するための手段】
【０００９】
当該目的は、請求項１に係るスイッチトキャパシタ増幅回路配置および請求項１１に係る信号を増幅する方法により解決される。最良の実施形態は、従属項に記載される。
【００１０】
本発明によると、スイッチトキャパシタ増幅回路配置は、増幅される信号を受信するための信号入力端子と、増幅された信号を提供するための信号出力端子とを備える。フォワード経路は入力側で信号入力端子に接続され、出力側で信号出力端子に接続される。フォワード経路は、クロック信号によって制御される少なくとも１つのスイッチトキャパシタを備える。クロック信号は、フォワード経路の増幅位相と追加のクロック位相を備える。また、増幅位相は増幅モードと呼ばれ、他方、追加のクロック位相はサンプリングモードとも呼ばれる。これに加えて、減衰手段がフォワード経路に接続されるが、減衰手段は、増幅位相の初期における信号のピークの減衰のために設計される。
【００１１】
減衰手段は、ある実施形態に係る増幅位相の初期においてのみフォワード経路に有効に接続される。
【００１２】
本発明のある観点によると、減衰手段は、増幅位相の初期においてフォワード経路に有効に接続されうる。減衰手段は、増幅位相の初期において存在する好ましくないフィードフォワード効果から生じるかもしれない信号のピークを、減衰するように設計される。
【００１３】
減衰手段は、制御信号により制御されるスイッチを備えうる。制御信号は、増幅位相の初期において減衰手段のスイッチを閉じるように設計されうる。増幅位相の残余期間のあいだおよびサンプリング位相のあいだ、スイッチは開かれうる。
【００１４】
増幅位相の初期を示す時間間隔は、クロック信号の周期の１０％よりも短いかまたは等しくてよい。
【００１５】
本発明の別の観点によると、減衰手段は、クロック信号の周期の２％よりも短いかまたは等しい時間間隔のあいだ、信号のピークの減衰のためにフォワード経路に有効に接続されうる。
【００１６】
減衰手段は、フォワード経路の出力端子に接続されうる。
【００１７】
フォワード経路は、差動増幅器を備えうる。
【００１８】
フォワード経路は、演算増幅器を備えうる。
【００１９】
フォワード経路は、積分器を備えうる。
【００２０】
本発明の別の観点によると、フォワード経路は、スイッチトキャパシタ積分器を構成するような方法で接続される、差動増幅器を備えうる。
【００２１】
本発明の別の観点によると、減衰手段は、増幅位相の初期において、増幅回路配置の信号出力端子と基準電位端子との間に有効に接続されるインピーダンスを備えうる。
【００２２】
インピーダンスは、キャパシタを備えてもよいし、またはそれにより形成されてもよい。
【００２３】
インピーダンスは、閉じられたスイッチを備えてもよいし、またはそれにより形成されてもよい。
【００２４】
減衰手段は、増幅位相の初期において、インピーダンスを信号出力端子に有効に接続するためのスイッチを備えうる。
【００２５】
本発明のある観点によると、スイッチトキャパシタ増幅回路配置は、シングルエンド信号を処理しかつ増幅するように設計されうる。
【００２６】
本発明の別の観点によると、回路配置は、差分信号を処理するように設計されうる。
【００２７】
信号出力端子と基準電位端子との間に有効に接続されたインピーダンスを備える減衰手段に代えてまたは加えて、減衰手段は、増幅回路配置の信号入力端子と信号出力端子の間にバイパス経路を備えうる。
【００２８】
好ましくは、バイパス経路は非反転により入力信号を処理し、一方、増幅回路配置のフォワード経路は信号反転特性を有する。バイパス経路における減衰手段は、再度、増幅位相の初期に好ましくは有効に接続される。
【００２９】
本発明の方法に関して、信号を増幅する方法は、フォワード経路において信号を増幅するステップ、スイッチトキャパシタ技法を使用するステップ、および、増幅位相の初期に減衰手段をフォワード経路に有効に接続することにより信号増幅位相の初期におけるピークを減衰するステップからなる。
【００３０】
本発明のある観点によると、スイッチトキャパシタ技法において駆動されるキャパシタを制御するクロック信号の周期の１０％より短いかまたは等しい時間間隔のあいだに、減衰手段はフォワード経路に有効に接続されうるし、キャパシタはフォワード経路により備えられる。
【００３１】
本発明の観点によると、クロック信号は、サンプリング位相の後に増幅位相を周期的に備えうる。
【００３２】
本発明の別の観点によると、スイッチトキャパシタ技法において駆動されるキャパシタを制御するクロック信号の周期の２％より短いかまたは等しい時間間隔のあいだに、減衰手段はフォワード経路に有効に接続されうるし、キャパシタはフォワード経路により備えられる。
【００３３】
本発明の方法の別の観点によると、信号は増幅されるだけでなくフォワード経路に統合されうる。
【００３４】
また別の観点によると、インピーダンスは、増幅位相の初期に、増幅回路配置の信号出力端子と基準電位端子との間に有効に接続されうる。
【００３５】
増幅位相の残余期間のあいだおよびサンプリング位相のあいだ、好ましくは、減衰手段は接続が切られる。
【００３６】
別の観点によると、キャパシタは、増幅位相の初期に、増幅回路配置の信号出力端子と基準電位端子との間に有効に接続されうる。
【００３７】
追加の観点によると、方法は、フォワード経路においてシングルエンド信号を増幅するように、または、フォワード経路において差分信号を増幅するように、実現しうる。
【００３８】
本発明の別の観点によると、増幅される信号のバイパスは、フォワード経路に対して非反転により供給され、かつ、反転処理される増幅された信号によって重畳される。なお、増幅された信号は増幅位相の初期にフォワード経路の出力端子に供給される。
【００３９】
以下に、本発明は、実施形態が示される図によってさらに詳細に説明される。
【発明を実施するための最良の形態】
【００４０】
図５は、スイッチトキャパシタ積分回路として設計されるスイッチトキャパシタ増幅回路配置の例を示す。装置、それらの相互接続ならびにスイッチトキャパシタ技法の基本機能の観点に関して、図５に係る回路配置は、図１に提示され既に説明された回路配置に広範囲において相当するものである。冗長を避けるため、説明はここでは繰り返さない。図１の回路に加えて、図５の回路配置は、スイッチ２１と減衰キャパシタ２２を備える減衰手段を有する。スイッチ２１と減衰キャパシタ２２は、それぞれ直列構成に接続され、演算増幅器３の出力端子６と接地電位端子２３との間に配置される。
【００４１】
その短い間隔の後は増幅回路６をその通常の負荷だけでスルーし安定することを可能にし、フィードフォワード効果が最も大きく、かつ、即座に除去される、増幅位相２のちょうど初期に、図５に係る回路配置は、演算増幅器６の出力端子に瞬間的に接続される減衰ネットワークを使用する。この例において、減衰手段は、比較的大きなキャパシタ２２を備える。過渡現象はかなり速いので、減衰キャパシタの使用は比較的均一なふるまいを示す。回路は追加の部品や非常に小さな論理回路を必要とするが、スルー要求に著しい改良を与える。それによって、所定の速度要求に対してより低い電流および雑音によりスイッチトキャパシタ回路の設計を可能にする。
【００４２】
本発明の回路配置はかなり一般的であるので、最大処理能力水準を達成するために魅力的なスルー速度を可能にする他の回路配置と結合されうる。その上、本発明の回路配置は、例えば、他の制約条件によって通常制限される帰還ネットワーク等のような、回路のいずれかの重要なパラメータを変更するように要求しない。さらに、追加の回路は、後述する理由により信号経路にいかなる雑音も発生させない。
【００４３】
本発明は、アナログ集積回路設計にかなり重要でありうる出力−速度−雑音のトレードオフを改善させる。一時的に、減衰ネットワークは、フィードフォワードの効果を除去するように使用される。算定された計算によると、スルー要求は、この手法の使用により著しく低減されうる。信号ピークに対する改良の正確な大きさは、本発明が適用される増幅回路の帰還ネットワーク、使用可能なダイ面積等の多くの要因に左右される。ほとんどの場合、必要なスルー電流は、本発明を使用すると約５０％低減されうる。
【００４４】
図６は、図５に対する代替の実施形態を示す。図５および図６の回路は、使用される装置、それらの有利な相互接続、それらの機能的な見地に関して、広範にわたって同一であるという事実により、ここでは繰り返されない。スイッチ２１および減衰キャパシタ２２を備える減衰手段の代わりに、図６に係る回路は、演算増幅器３の出力端子６を接地電位端子２３に直接接続するスイッチ２４を使用するのみである。スイッチ２４は、低抵抗のスイッチとして設計される。
【００４５】
図７に関して、図５および図６のスイッチに対するタイミング図が示される。参照符号１は、図５および図６のスイッチ９、１０、１７、１６を制御する信号を意味する。信号１が高いとき、各スイッチは閉じられる。信号１が低いとき、各スイッチは開かれる。信号２Ｐは、図５のスイッチ２１および図６のスイッチ２４を制御する信号、すなわち減衰手段の機能を示す。信号２Ｐは、増幅位相の開始とほぼ同時に高くなるはずである。この例において、信号２Ｐは、周期的信号１、２、２Ｐの総クロック周期のおよそ５％である時間間隔のあいだ、高い。
【００４６】
図８は、信号２Ｐの発生を容易にする回路の例を示す。それは、ロジックＡＮＤゲート２５を含み、その出力端子は信号２Ｐを供給する。ＡＮＤゲート２５の一方の入力端子は信号２に直接接続されるがこれに対して、他方は遅延デバイス２６と反転回路２７の直列構成を備える。
【００４７】
図５および図６に係る実用的な実装において、負荷キャパシタンスは、大容量の減衰キャパシタンス２２の増設により増幅位相の開始時に一時的に増える。このキャパシタンスは、例えばクロック周期の１０％、５％、または２％のそれぞれよりも非常に短い時間接続されうる。その機能は、負帰還が有効に未だ開始されていない位相開始時に最も大きいフィードフォワードを基本的に抑制することである。フィードフォワードの抑制はスルータイムを低減し、演算増幅器に対して整定すべきより多くの時間を与える。正味負荷キャパシタンスが、サンプリングおよび帰還キャパシタンス７、１０の直列の組合せよりも約４倍ないし５倍高いとき、フィードフォワード効果はほとんどごくわずかになる。該当する場合には、正味負荷キャパシタンスは、負荷キャパシタンス１５と減衰キャパシタンス２２の和である。しかしながら、減衰キャパシタンス２２の正確な値は、シミュレーションにより算出されうる。負荷インピーダンスを減衰させる、より面積効率のよい方法は、増幅位相の初期に短い期間、信号（ＡＣ）用接地への演算増幅器の出力端子を短絡することである。図６に示されるとおり、この方法は単純なスイッチまたは伝達ゲート２４を使用することによりなされうる。要求される減衰キャパシタが大きすぎる場合、この方法は非常に実用的である。基本的に、キャパシタの使用は抑制方式をより均一に促進し、抵抗性素子のインピーダンスを容量性素子のインピーダンスに合致させようとするとき生じうるいかなる問題点をも回避する。しかしながら、ほとんどの場合、十分に大きなスイッチ２４の使用で足りる。
【００４８】
図９は、図５および図６の実施形態の背景にある概念の例を示す。減衰負荷Ｚは、増幅位相の初期に演算増幅器３の出力端子に瞬間的に接続される。上述したとおり、演算増幅器の出力端子から好適なＡＣアース、できれば回路のアナログ接地電圧に低インピーダンスを与えるために、これは大きなスイッチであってよい。どの実際のスイッチもみな有限の抵抗を有しているので、ほとんどの場合、追加の抵抗器の使用は必要ない。しかしながら、もし減衰インピーダンスのより良い制御が所望であれば、抵抗器またはキャパシタンスが使用されうる。代替の実施形態における完全差動回路に対して、この減衰キャパシタ、スイッチ、または他の好適な減衰ネットワークは、演算増幅器の２つの差動出力端子の間に直接接続されうるが、これはなお一層、面積効率がよい。また、別々の減衰ネットワークがそれぞれの差動出力端子からＡＣアースに接地される場合に比較して、面積あたり４倍の節減をもたらす。また、これは、回路の通常モードの電圧を妨げない利点を有する。
【００４９】
図１０は、インピーダンス領域においてフィードフォワード現象を示す。その目的は、直列インピーダンスＺＳと帰還インピーダンスＺＩの和に対する負荷インピーダンスＺＬを低減することにある。これは、瞬間的に負荷インピーダンスＺＬを下げることによるか、または、瞬間的に、直列インピーダンスＺＳと帰還インピーダンスＺＩの和である直列構成のインピーダンスを上げるか、のいずれかによりなしうる。
【００５０】
図１１は、図５および図６の回路に適用されうる減衰手段のさらなる例を示す。図１１に示されるとおり、減衰手段は減衰のためのスイッチと直列キャパシタを備えうる。また、代替案として、スイッチ２１に直列に接続する図１２に示される小型の抵抗器２８を使用することも可能である。図６に示されるとおり、スイッチは、図１３に比べて、アースに増幅器出力端子を直接に接地されるように使用されうる。
【００５１】
図１４は、本発明の回路配置の代替の実施形態の例を示す。増幅位相の初期に増幅回路の出力端子をアースに瞬間的に接地する追加のインピーダンスを使用する代わりに、図１４は、バイパスと呼ばれる増設フィードフォワード経路の使用を示す。こうすることによって、フィードフォワード消去が達成されうる。図１４の回路は、図１に示されるデバイスや相互接続を備える。これに加えて、バイパス経路は、信号入力端子８を増幅器３の出力端子６に接続されるように備える。バイパス経路は、スイッチ３０、補償キャパシタ３１、追加のスイッチ３２に直列に接続される反転回路２９を備える。キャパシタ３１の両電極は、それぞれ基準電位端子に接続される追加のスイッチ３３、３４を有する。その結果、２つの直列スイッチ３０、３２、補償キャパシタ３１、２つの追加スイッチ３３、３４を備える構成は、信号入力端子８と増幅器３の反転入力端子４との間に接続されるスイッチトキャパシタ増幅回路配置と同一の回路構造を有し、出力端子６を信号出力端子２０に接続する回路配置もまた同様である。しかしながら、バイパス経路における増設回路は、以下に説明するとおり、異なるタイミングを有する。
【００５２】
図１５は、図１４に示される回路配置のスイッチを制御する信号ダイアグラムの例を示す。従来のスイッチトキャパシタスイッチを制御する従来の信号１および２に加えて、追加の信号２ｓが供給される。信号２ｓは、バイパス経路におけるスイッチ３３、３２を制御するのに対し、スイッチ３０、３４は、制御信号１によって制御される。
【００５３】
補償キャパシタ３１の値は、直列キャパシタ１０と帰還キャパシタ７の積を、直列キャパシタ１０と帰還キャパシタ７の和で除算して割付けられる。
【００５４】
図１６は、図１４で示されるフィードフォワード消去機構の背景にある概念の例を示す。完全差動回路において、反転回路２９は、逆極性を本質的に有する補完の差動信号を使用することによって非常に容易に実現されうる。
【００５５】
図１４ないし図１６に係る回路の背景にある原理は、完全なフィードフォワード消去を実際的に成し遂げうるという利点を有する。フィードフォワード成分は、バイパス経路に並列するフィードフォワード経路と同一のインピーダンスを有するバイパス経路を配置し、それに通常のフォワード経路に印可される信号に対して反対の極性を有する信号を印可することによって消去される。これは、フィードフォワード経路を実際上、開回路されるようにし、フィードフォワードを完全に除去する。もちろん、また、この原理は増幅位相の初期にのみあてはまる。消去キャパシタ３１は、フィードフォワード分岐におけるキャパシタの直列結合を示すので、消去キャパシタは、両キャパシタそれぞれよりも小さく、これにより面積を節約する。本発明は、スイッチトキャパシタ回路におけるほとんど理想応答を可能にする。キャパシタの不適合が２つのフォワード分岐の間で生じる場合に、消去は不完全なものとなるであろう。しかしながら、消去は、依然としてかなり有効であり、著しい便益を生じる。これに加えて、提案された回路が組み込まれうる最近の相補型金属酸化膜半導体（ＣＭＯＳ）処理におけるキャパシタの不適合は、非常に少ない。すでに図１４において説明されたとおり、消去キャパシタ２９は、各増幅位相の開始時の短い時間に入力端子８と出力端子６とのあいだに接続される。
【００５６】
図１７は、図１４の回路についての代替の実施形態を示す。どちらの場合も、バイパス経路を備える。図１７の回路は、図１４の回路と同一であるが、反転回路２９は図１７では割愛されている。そのかわり、スイッチ３０の入力端子は、回路配置の信号入力端子８にも印可される入力信号Ｖｉｎを直接受ける。４つのスイッチと同様に補償キャパシタ３１を備えるスイッチトキャパシタ補償配置３０、３１、３２、３３、３４の切替およびタイミングの図は、図１４に示されるものとは全く異なるということに留意することは重要なことである。図１７において、２つの直列スイッチであるスイッチ３０、３２は、追加の制御信号２ｓによって制御され、一方、基準電位端子に接続される２つのスイッチ３３、３４は信号１によって制御される。信号の設計およびタイミングについては図１５に示される。図１７において、フィードフォワード中和のキャパシタ３１は、信号入力端子８に接続されるあいだの短時間のみ直前の位相に負荷を与えることが見られうる。所見として興味深い点は、反転信号はこの例において必要ではなく、方式はシングルエンド回路にも当てはまりうることを示唆していることである。しかしながら、反転入力信号は、一般に、他の完全差動スイッチトキャパシタ回路に使用される。また、シングルエンド回路において、この方式は、独立な方法でフィードフォワード消去回路を切り替えることによって、入力分岐に実装されうる。それゆえ、非反転入力分岐は、反転フィードフォワード消去分岐を使用することによって補償されうるし、その逆もありうる。このように、反転入力信号は、切替を使用して実現される。
【００５７】
減衰および／または消去のためのキャパシタが演算増幅器の仮想のアースに接地されることがないことは、図１７の回路の利点である。この理由のため、信号経路においてエラーはもたらされないし、電荷移行処理に加担しない。それらのキャパシタの切替からの電荷注入や熱雑音は、いかなる問題も生じさせることはないはずである。従来のスイッチトキャパシタ配置に比較して、本発明は、非常にわずかなチップ面積しか必要としない。同時に、出力、雑音ならびに速度性能は改善される。
【００５８】
さらに、ピーク消去の原理の別の実施形態は図１８に示される。図１８に示される回路は、図１に示される回路に基づく。図１および図１８に示される回路が同一の範囲に関するかぎり、説明は重複を避けるために繰り返されない。これに加えて、追加のスイッチ３５はスイッチ１２に並列して接続されることにより、直列キャパシタ１０の入力端子側とアースとの間に接続される。さらに、追加のスイッチ３６はスイッチ１１に並列して接続されることにより、キャパシタ１０の他方の電極を演算増幅器３の反転入力端子４に接続する。２つの追加のスイッチ３５、３６はそれら自身のタイミング信号２ｄを有する。
【００５９】
図１９は、図１８の回路に適用できるタイミングダイアグラムの例を示す。スイッチ９、１３、１７、１６は、制御信号１によって制御される。スイッチ１１、１２、１４、１８は、図１９の中央に表示される制御信号２によって制御される。図１９の下部は、追加の制御信号２ｄを示す。制御信号２に比較すると、信号２ｄの立ち上がりエッジは少々遅らされる。立ち下がりエッジのタイミングは、信号２のタイミングと同一である。追加のスイッチ３５、３６は、追加の制御信号２ｄによって制御される。スイッチ１１、１２は、図１８において高抵抗スイッチとして設計される。図１８に示されるすべての他のスイッチは、通常のスイッチである。
【００６０】
最後に、増幅位相の開始時において、高抵抗スイッチが使用されるが、それはまた本発明の例としての具現化を可能にする。
【００６１】
図２０は、本発明のシミュレーション結果を示す。上部において、図７に示される制御信号２および２ｐが示される。下部において、本発明に係るフィードフォワード消去を有する演算増幅器の整定動作が示される。短い過渡現象の後に演算増幅器の出力がほとんど理想的に整定することは、図２０から明らかである。好ましくないフィードフォワード効果がある場合に比較すると、図２１に比べて、スルー時間は著しく低減される。
【００６２】
図２１は、図１の回路により示されたフィードフォワード消去のない不利な整定の挙動を示す。図２１の下部から、演算増幅器の出力が、集積位相または増幅位相の初期に誤った方向に跳ね上がるのが見られうる。スルー時間は、理想的な場合に比較して、大きく増大する。
【００６３】
本発明に係る概念は、任意のスイッチトキャパシタ回路または、フィードフォワード経路および帰還経路の競合を欠点とする任意の離散時間型回路で使用されうる。この競合を回避するため、負荷インピーダンスはフィードフォワード分岐直列インピーダンスに対して一時的に低下させることが提案される。決して開くことがない常に存在する負帰還ループによって、連続時間（ＣＴ）回路は一般にフィードフォワード効果を被らない。その上、ＣＴ回路は、通常、現在の用途において言及される類の応答のステップに左右されないし、またクロック位相も使用しない。クロック位相は、増幅位相の初期に減衰ネットワークまたはフィードフォワード消去ネットワークに接続するように使用する、短パルスを生成するためのタイミング情報を与えうる。しかしながら、もしそのような事態が発生するならば、ＣＴ回路においてさえ、本発明の方式もまた使用されうる。この場合において、本明細書に記載されたようなエッジ検出回路または微分回路は、いつ適切な大きさのステップ入力がシステムに適用されるかを判断するのに利用されうる。この場合のタイミング発生は、本質的に非同期であり、慎重になされることが要求される。クロックＣＴ回路において、本発明の方式は直接的に利用されうる。これは、ＤＡＣ（デジタル−アナログ変換器）帰還経路からのステップ入力がある、例えばＣＴΔ−Σ（デルタシグマ）変調回路など任意の専用連続時間回路に対する含意を有する。
【００６４】
一般的に、フィードフォワード効果が課題であるところ、この課題に対する解決策は、例えば図１０および図１６に示される本発明の原理を利用することによって想到されうる。ここで、負荷インピーダンスは、直列インピーダンスＺＳと統合インピーダンスＺＩの和であるフィードフォワードインピーダンスに対して一時的に低くされる必要がある。これは、減衰インピーダンスを、増幅位相の開始時に短時間、フィードフォワードインピーダンスに直列に付加することにより、または負荷インピーダンスに平行に付加することによって実現されうる。あるいは、フィードフォワード経路それ自身を相殺することが試みられうる。
【００６５】
好適には、本発明の回路は、相補型金属酸化膜半導体（ＣＭＯＳ）回路に組み込まれうる。しかしながら、いかなる他の集積技法もまた、用途に応じて好適である。
【図面の簡単な説明】
【００６６】
【図１】従来技術によるスイッチトキャパシタ増幅回路を示す図である。
【図２】フィードフォワード効果を示す図である。
【図３】図１の回路の増幅モードの開始を示す等価回路を示す図である。
【図４】図１の回路の増幅位相の初期における信号ピークを示す図である。
【図５】本発明に係る回路配置の例示的な実施形態を示す図である。
【図６】本発明に係る回路の他の例示的な実施形態を示す図である。
【図７】図５および図６の回路に印可される制御信号の例を示すダイアグラムである。
【図８】図５および図６の回路に印可されうる追加制御信号を発生するための例を示す図である。
【図９】増幅位相の初期において、図５の回路に対する等価回路を示す図である。
【図１０】インピーダンス領域におけるフィードフォワード機構の例を示す図である。
【図１１】図５および図９の回路に印可されうる切替可能な減衰インピーダンスに対する代替例を示す図である。
【図１２】図５および図９の回路に印可される他の減衰インピーダンスの例を示す図である。
【図１３】低抵抗のスイッチを使用する減衰手段の他の例を示す図である。
【図１４】バイパス経路を用いて示される本発明に係る回路配置の例を示す図である。
【図１５】図１４の回路において印可される制御信号の例を示す図である。
【図１６】図１４に提示されるバイパス消去の例の背景にある概念を示す図である。
【図１７】一例として、図１４に提示される回路の例示的実装を示す図である。
【図１８】高抵抗のスイッチを使用する本発明に係る回路配置の別の例を示す図である。
【図１９】図１８の回路において印可される制御信号の例を示すダイアグラムである。
【図２０】本発明に係る回路配置によって発生する信号を示す図である。
【図２１】フィードフォワード消去なしにスイッチトキャパシタ増幅回路配置によって生ずる選定信号を示す図である。
【符号の説明】
【００６７】
１、２  制御信号
３  演算増幅器
４  反転入力端子
５  非反転入力端子
６  出力端子
７  集積キャパシタ
８  信号入力端子
９  スイッチ
１０  直列キャパシタ
１１、１２、１３、１４  スイッチ
１５  負荷キャパシタ
１６、１７、１８  スイッチ
２０  信号出力端子
２１  スイッチ
２２  減衰キャパシタ
２３  ＡＣアース
２４  スイッチ
２５  ＡＮＤゲート
２６  遅延デバイス
２７  反転回路
２８  抵抗器
２９  反転回路
３０  スイッチ
３１  補償キャパシタ
３２、３３、３４、３５、３６  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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