(57)【要約】  集積回路内の漏れ及び遅延を低減するソース・トランジスター構成が記載される。仮想電源及び接地節点は、第１の仮想給電接続とＶＳＳとの間、及び第２の仮想給電接続とＶＤＤとの間にスタックされた２個のトランジスターのようなスタック・トランジスター構成を用い支援される。これらスタック・トランジスターのゲート駆動は、回路の動作電力モード、例えばアクティブ・モード、アクティブ−スタンバイ・モード、及びディープ・パワーダウン・モードに応じて異なる電圧レベルで調整される。これらソース・スタックを駆動する方法が記載される。ある実施例では、分離された仮想節点は、バッファー、行アドレス・ストローブ、及び列アドレス・ストローブのような異なる種類の回路に適応される。トランジスターの指向性配置のような他の技術も記載される。
2009500959.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、複数の電力モードに従い動作する集積回路内の電力を制御し、
デジタル・ロジック回路の少なくとも１つのトランジスター、
ＶＳＳ又はＶＤＤを前記デジタル・ロジック回路の前記トランジスターに供給する少なくとも１つの仮想給電接続、
ＶＳＳ又はＶＤＤと前記仮想給電接続との間に結合された少なくとも１つのソース・トランジスター、及び
選択された状態に応じて前記ソース・トランジスターのゲートを調整する手段、を有する装置。
【請求項２】
前記仮想給電接続は、前記集積回路の異なる動作モードに応じて選択された電圧レベルに設定される、請求項１記載の装置。
【請求項３】
ＶＳＳ又はＶＤＤとＶＳＳ又はＶＤＤの前記仮想給電接続との間の電位差は、ディープ・パワーダウン・モードに応じる場合よりアクティブ−スタンバイ・モードに応じる場合の方が小さい、請求項１記載の装置。
【請求項４】
前記仮想給電接続の電圧レベルは、前記ソース・トランジスターの構成により設定される、請求項１記載の装置。
【請求項５】
前記仮想給電接続の電圧レベルは、前記ソース・トランジスターのゲート電圧を調整することにより設定される、請求項１記載の装置。
【請求項６】
自己リフレッシュ・モード中の前記仮想給電接続の電圧レベルは、他のモードの間の前記仮想給電接続の電圧レベルと異なる、請求項１記載の装置。
【請求項７】
前記電圧レベルは、前記仮想給電接続がＶＤＤから電力を供給する場合にＶＤＤより低く、前記仮想給電接続がＶＳＳから電力を供給する場合にＶＳＳより高い、請求項６記載の装置。
【請求項８】
前記ＶＳＳは、ビット・ライン・センス増幅器に用いられるＶＳＳ信号を有する、請求項７記載の装置。
【請求項９】
前記仮想給電接続は、少なくとも２つの仮想給電接続に分離され、前記仮想給電接続のそれぞれは、ＶＳＳ又はＶＤＤと前記仮想給電接続との間に結合された少なくとも１つのソース・トランジスターを有する、請求項１記載の装置。
【請求項１０】
前記少なくとも１つの仮想給電接続の電圧レベルは、独立に制御される、請求項９記載の装置。
【請求項１１】
前記仮想給電接続は、機能、バンク、動作モード、トランジスターの大きさ、ＤＣ生成器の構成、又はＤＣ生成器の動作により分けられる、請求項９記載の装置。
【請求項１２】
前記ソース・トランジスターは、機能、バンク、動作モード、トランジスターの大きさ、ＤＣ生成器の構成、又はＤＣ生成器の動作により制御される、請求項９記載の装置。
【請求項１３】
前記仮想給電接続は、アドレス・バッファー、ＣＡＳ、ＲＡＳ、又はＣＫＥ機能ブロックの仮想給電接続を有する仮想給電接続に分けられる、請求項９記載の装置。
【請求項１４】
前記ＣＡＳ機能ブロックの仮想給電接続のソース・トランジスターの制御信号は、前記ＲＡＳ機能ブロックからの入力を受信する、請求項１３記載の装置。
【請求項１５】
少なくとも１つの前記機能ブロックの仮想給電接続は、タイミングに基づき更に分けられる、請求項１３記載の装置。
【請求項１６】
前記ＣＡＳ機能ブロックの前記仮想給電接続は、バッファー及びデコーダー、Ｉ／Ｏ経路、及びデータ出力のための経路ブロックに分けられる、請求項１５記載の装置。
【請求項１７】
少なくとも２つのソース・トランジスターは、前記ＶＳＳ又はＶＤＤと前記仮想給電接続との間に直列に結合される、請求項１記載の装置。
【請求項１８】
前記２つのソース・トランジスターの少なくとも１つは、独立に制御される、請求項１７記載の装置。
【請求項１９】
少なくとも１つのソース・トランジスターは、前記ＶＳＳ又はＶＤＤと前記仮想給電接続との間に、前記少なくとも２つのソース・トランジスターと並列に結合される、請求項１７記載の装置。
【請求項２０】
前記少なくとも１つのソース・トランジスターの制御電圧振幅は、ホモ接合ソース・トランジスターの場合よりヘテロ接合ソース・トランジスターの場合の方が大きい、請求項１９記載の装置。
【請求項２１】
前記少なくとも１つのソース・トランジスターのうちの１又は複数のトランジスターは、ＶＳＳ又はＶＤＤ供給電圧を超える制御電圧振幅を有し構成される、請求項１９記載の装置。
【請求項２２】
前記少なくとも２つのソース・トランジスターのうち１又は複数のトランジスターはホモ接合であり、前記ホモ接合トランジスターは前記ロジック回路の前記少なくとも１つのトランジスターと同一の種類であり、
前記少なくとも２つのソース・トランジスターのうち１又は複数のトランジスターはヘテロ接合であり、前記ヘテロ接合トランジスターは前記ロジック回路の前記少なくとも１つのトランジスターと異なる種類である、請求項１７記載の装置。
【請求項２３】
前記少なくとも２つのソース・トランジスターの１つは、ＶＳＳ又はＶＤＤと結合されたヘテロ接合ソース・トランジスターである、請求項１７記載の装置。
【請求項２４】
前記ヘテロ接合ソース・トランジスターの制御信号の電圧振幅は、前記ホモ接合ソース・トランジスターの制御信号の電圧振幅より大きい、請求項２３記載の装置。
【請求項２５】
前記少なくとも２つのソース・トランジスターのうちの１又は複数のトランジスターは、供給電源電圧より大きい制御電圧振幅を有し構成される、請求項１７記載の装置。
【請求項２６】
前記ロジック回路がコマンドを実行可能な状態になると、前記ソース・トランジスターのイネーブル信号は、前記コマンドに対応するシステム・クロック信号より早く受信され、その後、前記ソース・トランジスターのディスエーブル信号が前記システム・クロック信号より遅く受信される、請求項１記載の装置。
【請求項２７】
前記イネーブル信号は、前記コマンドと関連した非同期信号から生成される、請求項２６記載の装置。
【請求項２８】
前記ディスエーブル信号は、前記コマンドを実行するよう構成された回路内の内部遅延信号から生成される、請求項２６記載の装置。
【請求項２９】
前記ソース・トランジスターは、少なくとも１つのバンクがアクティブにされた時にイネーブルされ、及び前記ソース・トランジスターは、全てのバンクが非アクティブにされた時にディスエーブルされる、請求項２６記載の装置。
【請求項３０】
装置であって、複数の電力モードに従い動作する集積回路内のソース・トランジスターを制御し、
デジタル・ロジック回路の少なくとも１つのトランジスター、
ＶＳＳを前記ロジック回路の前記トランジスターへ供給する第１の仮想給電接続、
ＶＤＤを前記ロジック回路の前記トランジスターへ供給する第２の仮想給電接続、
スタックに配置され及びＶＳＳと前記第１の仮想給電接続との間に結合された、少なくとも１つの第１及び第２のトランジスター、
スタックに配置され及びＶＤＤと前記第２の仮想給電接続との間に結合された、少なくとも１つの第３及び第４のトランジスター、並びに
前記回路がアクティブ・モードと少なくとも１つのパワーダウン・モードとの間で変化するのに応じて、前記第１、第２、第３、及び第４のトランジスターのゲートを調整する手段、を有し、
前記第１及び第２の仮想給電接続は異なる動作経路に従い分けられ、及び
前記少なくとも１つのパワーダウン・モードは、アクティブ−スタンバイ・モード、又はディープ・パワーダウン・モード、又はアクティブ−スタンバイ・モードとディープ・パワーダウン・モードの両方を有する、装置。
【請求項３１】
方法であって、複数の電力モードに従う集積回路内のソース・トランジスターを制御し、
前記回路への第１及び第２の仮想給電接続を形成する段階、
ＶＳＳと前記第１の仮想給電接続との間に第１の複数のトランジスターをスタックする段階、
ＶＤＤと前記第２の仮想給電接続との間に第２の複数のトランジスターをスタックする段階、及び
前記回路の電力モードに応じて、前記第１及び第２の複数のトランジスターのゲートを調整する段階、を有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路に関し、より詳細にはトランジスターのソース構成及び漏れ電流を抑制する制御方法に関する。
【背景技術】
【０００２】
漏れ電流は、超ディープ・サブミクロンＶＬＳＩ設計の製造時に制御及び管理されるべき重要なパラメーターである。例えば、０．０９μｍ技術では、漏れ電流は全チップ電力消費の約３０−４０％を有すると見込まれる。ソース・トランジスターの漏れ抑制技術で生じる１つの問題は、チップがスタンバイ・モードからアクティブ・モードへ変化した時に、チップ動作に追加遅延が生じないよう、仮想電源線レベルを迅速に回復することである。他の問題は、ソース・トランジスターをそれらのチップの動作モードに従い正しく制御する方法である。
【０００３】
図１Ａ及び１Ｂは、それぞれ従来のＭＴＣＭＯＳ及び従来の自己逆バイアス方式のソース・トランジスター構成を示す。
【０００４】
図２は、図１Ａ及び１ＢのＭＴＣＭＯＳ及び自己逆バイアス方式のタイミング図を示す。自己逆バイアス方式がＭＴＣＭＯＳ方式に勝る利点は、ソース・トランジスター（ＭＮＳ２）とロジック・トランジスター（ＭＰＬ２）との間に自己逆バイアスされた状態を形成することにより、より多くの漏れ電流を抑制することである。例えば、漏れ電流の大きさは、ＭＴＣＭＯＳ方式で約１桁抑制されるのに対し、自己逆バイアス方式では約３桁抑制され得る。
【０００５】
図１Ａのアクティブ・モードで示されたＭＴＣＭＯＳ方式では、ＳＢ１及びＳ１のレベルは、それぞれＶＳＳ及びＶＤＤであり、また図２に示されるように仮想電源（ＶＶＤＤ１）のレベルはＶＤＤである。チップがスタンバイ・モードの場合、ＳＢ１はＶＤＤになり、及びＭＰＳ１はオフに切り替わる。ＶＶＤＤ１のレベルは、漏れ電流がＭＰＬ１を流れることによりＶＤ１だけ低くなる。チップがアクティブ・モードに戻ると、ＳＢ１はＶＳＳになり、及びＳＢ１のレベルがＶＤＤ−ＶＴＰ（ＭＰＳ１）より低くなった後、ソース・トランジスターがオンに切り替わると、低くなっていた仮想電源ライン・レベル（ＶＶＤＤ１）はＶＤＤへ戻る。ここでＶＴＰ（ＭＰＳ１）はトランジスターＭＰＳ１の閾電圧である。
【０００６】
図１Ｂに示された自己逆バイアス方式では、ＭＴＣＭＯＳ方式と同様に、ロジック・トランジスターＭＰＬ２を通じて流れる漏れ電流により、電源線（ＶＶＤＤ２）の電位はＶＤ２だけ低くなる。ソース・トランジスターＭＮＳ２がオンに切り替わると、仮想電源ラインのレベルはＶＤＤに戻る。信号Ｓ２がＶＤＤ−ＶＤ２＋ＶＮＴ（ＭＮＳ２）のレベルに達すると、ソース・トランジスターはオンに切り替わる。ここでＶＮＴ（ＭＮＳ２）はソース・トランジスターＭＮＳ２の閾電圧である。
【０００７】
漏れ電流は自己逆バイアス方式を利用することにより一層大きく抑制され得るが、これは、ＭＴＣＭＯＳより、ソース・トランジスターがオンに切り替わり電源ライン・レベルをＶＤＤへ戻すタイミングを図２のｔＤで表された量だけ遅らせる。留意すべき点は、ソース・トランジスターはＭＴＣＭＯＳ方式ではＶＤＤ−ＶＴＰ（ＭＰＳ１）のレベルで、自己逆バイアス方式ではＶＤＤ−ＶＤＤ２＋ＶＴＮ（ＭＮＳ２）でオンに切り替わることである。ソース・トランジスターがオンに切り替わる際の遅延とは対照的に、チップの動作遅延を生じる追加電源線の回復時間が必要とされ得る。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、仮想電源レベルの迅速な回復及び最小の漏れ電流で適正な動作を達成するソース・トランジスター構成及び制御方法が必要である。これら及び他の必要は、従来開発された回路構成及び方法の欠陥を克服する本発明で満たされる。
【課題を解決するための手段】
【０００９】
ソース・トランジスター構成及び制御方法に基づき漏れを低減し及び集積回路の速度を増大する回路及び方法が記載される。スタック・トランジスター構成は、アクティブ・モードでの放電を高速化すると同時に、スタンバイ・モードのソース制御及び漏れの低減を提供する。
【００１０】
本発明のある態様は、チップ動作モードに応じトランジスター漏れ電流を制御する。
【００１１】
本発明の別の態様は、回路構成内の迅速な仮想電源回復及び方法を提供する。
【００１２】
本発明の別の態様は、仮想電源線レベルの迅速な回復を提供する。
【００１３】
本発明の別の態様は、漏れ電流を低減する回路と組み合わされた自己逆バイアス技術を提供する。
【００１４】
本発明の別の態様は、本願明細書の以下の部分で説明される。本願明細書では、詳細な説明は本発明の好適な実施例を完全に開示する目的のためであり、本発明を限定しない。
【００１５】
本発明は、単に説明を目的とした以下の図面を参照することにより一層理解されるだろう。
【発明を実施するための最良の形態】
【００１６】
説明を目的として図を更に詳細に参照すると、本発明は一般に図３乃至図２０Ｃに示された装置で実施される。理解されるべき点は、本願明細書に開示された基本的概念から逸脱することなく、当該装置が構成及び部分の詳細に関し変化して良いこと、及び方法が特定の段階及びシーケンスに関し変化して良いことである。
【００１７】
図３は、本発明のある態様による、電源線レベルの緩慢な電源ライン回復時間を解決するソース・トランジスター構成及び方法の実施例を示す。当該構成の実施例は、トランジスターＭＮＳ３１及びＭＰＳ３１、並びにＭＮＳ３２及びＭＰＳ３２のようなスタック・ソース・トランジスターを有する。
【００１８】
図４は、異なる動作モードのために提案される回路の制御信号及び節点電圧レベルを示す。アクティブ・モードでは、如何なるＶｔ電圧降下もなく、完全なＶＤＤ及びＶＳＳを転送するため、ゲート信号Ｓ３１及びＳＢ３１はそれぞれＶＤＤ＋Ｖ１のレベル及びＶＳＳ−Ｖ２レベルにブーストされる。完全なＶＤＤ及びＶＳＳレベルを転送する際にＰＭＯＳ及びＮＭＯＳトランジスターに如何なる電圧降下も起こらないので、信号ＳＢ３２及びＳ３２はそれぞれＶＳＳ及びＶＤＤのレベルを有する。従って、アクティブ・モード時の電源ライン電圧は、それぞれＶＤＤ及びＶＳＳにより与えられる。
【００１９】
アクティブ−スタンバイ・モードは、通常のアクティブ・モードへ戻るためにより短い時間しか必要としないが、一方でこの動作モードの電流消費レベルは、通常、所謂ディープ・パワーダウン・モードの電流消費レベルより非常に大きい。このモードでは、ＮＭＯＳ電源トランジスター（ＭＮＳ３１）及びＰＭＯＳ接地トランジスター（ＭＰＳ３２）のオン状態が保たれている間、他のＭＰＳ３１及びＭＮＳ３２のような電源ソース・トランジスターはオフに切り替えられ、漏れ電流を遮断する。この構成では、ＭＴＣＭＯＳ方式でのようにＭＰＳ３１を流れる漏れ電流により、仮想電源ライン電圧（ＶＶＤＤ３）はＶ３１だけ下げられ、及び同様にＶＶＳＳ３はＶ３２だけ上げられる。留意すべき点は、この構成では、ロジック・トランジスターだけが逆バイアスされるので、電圧降下及び電圧上昇の量が比較的小さいことである。
【００２０】
ディープ・パワーダウン・モードでは、ＭＮＳ３１及びＭＰＳ３２をオフに切り替えるため、Ｓ３１及びＳＢ３１はそれぞれＶＳＳ及びＶＤＤになり、全てのトランジスターを図４に示されたＶ３１１及びＶ３２１だけ逆バイアスする。理解されるべき点は、ディープ・パワーダウン・モードでは全てのトランジスターが逆バイアスされ、一方でスタンバイ・モードではロジック・トランジスターだけが逆バイアスされるので、ディープ・パワーダウン・モードに関連する供給電圧行程がアクティブ−スタンバイ・モードの場合より大きいことである。
【００２１】
図５は、混合動作モードの回路の制御信号及び節点電圧レベルを示す。図を参照すると、周期２で、信号の組はアクティブ−スタンバイ・モードの場合なので、仮想電源ラインがそれぞれＶ３１だけ降下し、及びＶ３２だけ上昇する。
【００２２】
周期３でチップ・モードがアクティブ−スタンバイ・モードからアクティブ・モードへ変化すると、トランジスターＭＮＳ３１及びＭＰＳ３２はオンに切り替えられ、トランジスターＭＰＳ３１及びＭＮＳ３２は必要に応じてオンに切り替えられるので、ＳＢ３２がＶＤＤ−ＶＴＰ（ＭＰＳ３１）の電圧に達すると、トランジスターＭＰＳ３１はオンに切り替わり始め、低下していた電圧レベルはＶＤＤ−Ｖ３１からＶＤＤへ回復する。同様に、信号Ｓ３２が電圧ＶＴＮ（ＭＮＳ３２）に達すると、ＶＶＳＳ３はＶＳＳに回復する。ここでＶＴＮ（ＭＮＳ３２）はトランジスターＭＮＳ３２の閾電圧である。
【００２３】
周期４でチップがディープ・パワーダウン・モードに入ると、仮想電源ライン電圧は、それぞれ電圧遷移Ｖ３１１だけ降下及びＶ３２２だけ上昇する。
【００２４】
周期５で、チップがディープ・パワーダウン・モードからアクティブ・モードへ戻ると、Ｓ３１がＶＤＤ−Ｖ２＋ＶＴＮ（ＭＮＳ３１）の電圧に達し、及び仮想電源ラインがＶＤＤに回復すると、ＭＮＳ３１はオンに切り替わり始める。アクティブ−スタンバイ・モードと異なり、ホモ接合ソース・トランジスター（電源節点にあるＰＭＯＳソース・トランジスター、及び接地節点にあるＮＭＯＳソース・トランジスター）が、チップ動作がアクティブ−スタンバイ・モードからアクティブ・モードへ変化した時にオンに切り替えられるのではなく、ヘテロ接合ソース・トランジスター（電源節点にあるＮＭＯＳソース・トランジスター、及び接地節点にあるＰＭＯＳトランジスター）が、チップ動作がディープ・パワーダウン・モードからアクティブ・モードへ変化した後に、オンに切り替えられる。
【００２５】
図６は、本発明の別の実施による、ホモ接合ソース・トランジスターの活性化を加速するスタック・ソース・トランジスターの別の構成を示す。
【００２６】
図７は、本発明のある実施による、アクティブ・モードの場合にのみトランジスターＭＮＳ５３及びＭＰＳ５２のようなヘテロ接合ソース・トランジスターをアクティブにすることにより、電流駆動容量を増大する、別のスタック・ソース・トランジスター構成を示す。
【００２７】
図８は、図７に示された構成のタイミング図を示す。
【００２８】
図９は、ホモ接合トランジスター及び異なる制御信号を有するスタック・ソース・トランジスター構成を示す。この構成の１つの利点は、電源と仮想電源ラインとの間に同一種類のトランジスターを置くことにより直ちに配置され得ることである。
【００２９】
図１０のＡ乃至Ｄは、以下に記載されるゲート開閉を達成する異なるソース・トランジスター構成の使用を示す。
表１は、仮想電源ラインの分離及び異なる種類のソース・トランジスターの制御方法の例を示す。
【００３０】
図１０のＡ及びＢは、図１Ａ、１Ｂ、及び２と関連する従来のソース・トランジスター構成を示す。図１０のＡでは、最初の２つの信号の列Ｓ及びＳＢが参照される。図１０のＢでは、最初の４個の信号の列Ｓ、ＳＢ、ＰＡ、及びＮＡが参照される。
【００３１】
図１０のＣ及びＤは、上述の本発明の態様による、ソース・トランジスター構成及び制御信号を示す。表１は、これら異なる回路モードによる制御信号レベルのリストを提供する。図１０のＣで、例３は、種類１、種類２、及び種類３、並びに図３、６、及び７と関連して記載される本発明の例３を示す。図１０のＤは、種類４及び図９と関連して記載される例４を示す。表１の６列全ては、例３及び例４で参照される。
【００３２】
仮想電源ラインは３個のグループ、つまりＢＵＦ（バッファー）、ＲＡＳ（行アドレス・ストローブ）、及びＣＡＳ（列アドレス・ストローブ）に分けられると仮定する。図１０Ｃに示された組み合わせソース・トランジスター構成は、仮想電源ラインと接続される。表１の第２列に示されるアクティブ・モードでは、単一のＮＭＯＳ及びＰＭＯＳ電源及び接地ソース・トランジスターＭＮＳ１０Ｃ１及びＭＰＳ１０Ｃ１のゲート電圧は、それぞれＶＰＰＺ及びＶＢＢＺである。チップ電源電圧及び接地電圧がそれぞれ仮想電源及び接地ラインへ完全に転送されるよう、ＶＰＰＺはチップ電源電圧より高い電圧であり、及びＶＢＢＺはチップ接地電圧より低い電圧である。トランジスターＭＰＳ１０Ｃ２のゲート制御信号（ＰＡ）のレベルはＶＢＢＺ又はＶＳＳであり、及びトランジスターＭＮＳ１０Ｃ２のゲート制御信号（ＮＡ）のレベルはＶＰＰＺ又はＶＤＤの何れかであり得る。トランジスターＭＰＳ１０Ｃ３のゲート制御信号（ＰＢ）のレベルはＶＢＢＺ又はＶＳＳであり、及びトランジスターＭＮＳ１０Ｃ３のゲート制御信号（ＮＢ）のレベルはＶＰＰＺ又はＶＤＤの何れかであり得る。同様に、アクティブ・パワーダウン・モードでは、ＢＵＦグループの仮想電源ラインと接続されたソース・トランジスターのゲート信号、つまりＳ、ＳＢ、ＰＡ、ＮＡ、ＰＢ及びＮＢは、それぞれ電圧レベルＶＳＳ、ＶＤＤ、ＶＤＤ、ＶＳＳ、ＶＤＤ、及びＶＳＳを有し得る。ＲＡＳグループの仮想電源ラインと接続されたソース・トランジスターのゲート信号は、それぞれ電圧レベルＶＰＰＺ、ＶＢＢＺ、ＶＢＢＺ（又はＶＳＳ）、ＶＰＰＺ（又はＶＤＤ）、ＶＢＢＺ（又はＶＳＳ）、及びＶＰＰＺ（又はＶＤＤ）を有し得る。
【００３３】
ＣＡＳグループの仮想電源ラインと接続されたソース・トランジスターのゲート信号は、それぞれ電圧レベルＶＳＳ、ＶＤＤ、ＶＳＳ、ＶＤＤ、及びＶＳＳを有し得る。
【００３４】
理解されるべき点は、異なるソース・トランジスター構成及び制御方法が、別個に又は種々の組み合わせで、以下の特徴（ａ−ｅ）を有し得ることである。
（ａ）仮想電源ラインは、アクティブ・モードでの完全なＶＤＤ、より迅速な回復時間を提供するためのアクティブ−スタンバイ・モードでの特定の電圧レベル、及び漏れ電流を有意に抑制するためのディープ・パワーダウン・モードでの別のレベルを含む、異なる動作モードに対し異なる電圧レベルを得るよう制御され得る。
（ｂ）仮想接地ライン電圧は、仮想電源ラインと同様に制御され得る。
（ｃ）アクティブ・モードではソース及びロジック・トランジスターが完全にオンに切り替えられ、アクティブ−スタンバイ・モードではホモ接合ソース・トランジスターのみがオンに切り替えられ、及びディープ・パワーダウン・モードではホモ及びヘテロ接合ソース・トランジスターの両方がオフに切り替えられる。
（ｄ）異なる種類のソース・トランジスター（ホモ及びヘテロ接合）は、早い回復時間を達成するために積み重ねられ制御され得る。
（ｅ）ホモ接合ソース・トランジスターは、ブースト電圧により制御され、及び厚膜又は薄膜酸化物トランジスターの何れかを用い製造され得る。
【００３５】
多数の異なるソース・トランジスター構成及び制御方法が、異なるチップ動作モード及び用途に対し実施され得る。例えば、ＤＲＡＭ動作では、通常、メモリー・セルからチップ出力バッファーへのデータ転送を制御するＣＡＳ（列アドレス・ストローブ）チェーン回路は、ＲＡＳ（行アドレス・ストローブ）回路がそれらの機能を終了した後にアクティブにされる。従って、ＲＡＳ及びＣＡＳ回路の活性化には特定の時間間隔がある。ソース・トランジスターの使用に伴う１つの技術的課題は、チップ動作モードがスタンバイ又はアクティブ−スタンバイ・モードからアクティブ・モードへ変化した時に、図１ＡのＶＶＤＤ１及びＶＶＳＳ１のような仮想電源ラインを迅速に回復如し、何なるチップ速度の遅延も引き起こさないことである。従って、仮想電源ラインの負荷容量の低減は、回復時間の短縮のために重要である。従って、本発明の１つの特徴は、ＲＡＳ、ＣＡＳチェーン、バッファー、クロック等のような動作経路に従い、仮想電源ラインを分離、又は分割することである。バッファー回路は外部データを受信し及び外部信号レベルをチップ内信号レベルに変換するインターフェースを提供するので、当該回路は分離され、最小負荷容量を仮想電源ラインへ提供するべきである。
【００３６】
更に理解されるべき点は、これらの仮想電源ラインは分割され、動作経路を有するメモリー・バンクのために分離され得ることである。なぜなら、メモリー・バンクは異なる時間に動作し、及び仮想電源ラインの分離は高速メモリー動作を支援するために有用であるからである。
【００３７】
本発明の別の態様は、仮想電源ラインを制御するためにＤＣ発生器用制御信号を用いる。留意すべき点は、異なる種類のスタック又は組み合わせソース・トランジスターの配置は、電源ラインで別個に又は組み合わせて利用され得る。或いはヘテロ若しくはホモ接合トランジスターが電源ラインに配置され、アクティブ・モードの電流駆動容量を増大する。
【００３８】
ＤＲＡＭの電源ラインを分離する別の例は、機能に依存して異なるグループを用い実施される。例として及び限定でなく、第１のグループは、コマンド及びアドレス・バッファーを含む回路を有し、第２のグループはＣＫＥ（クロック・イネーブル）バッファーを有し、第３のグループはＲＡＳチェーン回路を有し、及び第４のグループはＣＡＳチェーン及びＤｉｎ回路を有し得る等である。
【００３９】
図１１は、回路速度を向上しつつ、アクティブ−スタンバイ・モードの漏れ電流を低減するためのトランジスターの指向性配置として参照される本発明のある態様を示す。単一のトランジスター、スタック・トランジスター、又は低ＶｔトランジスターＭＮＳＺ１１及びＭＰＳＺ１１のようなソース・トランジスターの組み合わせ等の種々の組み合わせのトランジスターは、速度を向上するために用いられ得る。入力（ＩＮＺ１）及び内部節点（ＮＺ１１）の状態は、アクティブ・モードの間、Ｈｉｇｈであると仮定する。すると、ソース・トランジスターＭＮＳＺ１１及びＭＰＳＺ１１並びにロジック・トランジスターＭＰＬＺ１１及びＭＮＬＺ１２は、オンに切り替えられる。留意すべき点は、アクティブ・モードでオンに切り替えられるトランジスターが低い閾電圧を有し速度を向上することである。チップがアクティブ・モードであり、チップの入力が同一のままなので如何なるチップ動作も存在しない場合、アクティブ−スタンバイ・モードであると考えられる。しばしば、オフに切り替えられたトランジスターを通じて流れる漏れ電流は、アクティブ−スタンバイ・モードの間、問題となり得る。本発明のモードによると、より高い閾電圧がアクティブ−スタンバイ・モードでオフに切り替えられるトランジスターに用いられ、当該漏れ電流を低減する。
【００４０】
スタンバイ・モードでは、ソース・トランジスター及びロジック・トランジスターはオフに切り替えられるので、漏れ電流はアクティブ−スタンバイ・モードの漏れ電流より低く抑制され得る。従って本願明細書に教示されるように、より速い速度が得られ、同時にロジック・トランジスターをソース・トランジスターと共に指向性配置に用いることにより漏れ電流を抑制し得る。
【００４１】
図１２は、トランジスターの指向性配置を利用した本発明の別の態様を示す。当該態様では、低Ｖｔ  ＮＭＯＳソース・トランジスターＭＮＳＺ２１はアクティブ・モード及びアクティブ−スタンバイ・モードでオンに切り替えられる。入力ＩＮＺ２がＬｏｗの場合に出力ＯＵＴＺ２はＨｉｇｈであり、及び低Ｖｔロジック・トランジスターをアクティブ経路で用いることにより速度を向上する。しかしながら、オフに切り替えられたロジック・トランジスターＭＮＬＺ２１を通じて流れる漏れ電流が問題である。従って、より高いＶｔのロジック・トランジスターをＭＮＬＺ２１として用いることは、当該漏れ電流を抑制するために効果的である。
【００４２】
本発明では、ロジック・トランジスターと共にスタックされ、及び入力に接続されるか又は別の信号により制御される別のトランジスターＭＮＳＺ２２を用い、アクティブ・モード及びアクティブ−スタンバイ・モードで漏れ電流を抑制することができる。このような追加トランジスターは、ロジック・トランジスターと個別に接続され、他のロジック・トランジスターと共有され、又は異なる閾電圧を有して実施され得る。この構造で起こり得る１つの問題は、プレチャージ速度で生じる遅延である。チップの動作モードがアクティブ・モードからプレチャージ・モードへ変化した後、入力ＩＮＺ２はＨｉｇｈになり、及びロジック・トランジスターＭＮＬＺ２１はオンに切り替えられる。トランジスターＭＮＳＺ２２がより小さい電流駆動容量及びより高いＶｔを有する場合、プレチャージ速度は遅くなり得る。
【００４３】
図１３は、ソース・トランジスターを用いた回路構造で異なる種類のトランジスターを指向性配置し、放電間隔を短縮し、従って放電速度を増大する別の実施例を示す。アクティブ・モードでは、ソース・トランジスターＭＮＳＺ３１はオンに切り替えられる。理解されるべき点は、異なる種類、つまりホモ及びヘテロ接合ソース・トランジスターの単一、スタック、又は組み合わせが利用され、放電速度を増大し得ることである。入力ＩＮＺ３がＬｏｗの場合、ロジック・トランジスターＭＰＬＺ３１はオンに切り替えられ、及び出力ＯＵＴＺ３はＨｉｇｈである。漏れ電流を抑制するために、放電トランジスターＭＮＬＺ３１の大きさは小さい必要がある。プレチャージ周期では、出力ＯＵＴＺ３はＬｏｗに放電される必要がある。しかしながら、放電トランジスターの電流駆動容量は小さいので、放電速度は出力を充電する速度よりずっと遅い。本発明では、ソース・トランジスターＭＰＳＺ３１と接続される別の放電経路が用いられ、放電速度を増大する。放電経路がイネーブルでない場合、ＭＰＳＺ３１はオフに切り替えられ、信号ＰＲＥＣＨＡＲＧＥのレベルはＬｏｗであり、従ってＭＮＰＺ３１とＭＰＳＺ３１との間の自己バイアス状態が形成され、及び漏れ電流が有意に抑制される。放電経路が放電に用いられる場合、放電経路内の大きい電流駆動容量を有するトランジスターはオンに切り替えられ、及び放電速度が向上され得る。
【００４４】
仮想節点と接続されたソース・トランジスターは、チップ動作に依存して効率的に制御され得る。ＣＡＳチェーン回路はＲＡＳチェーン回路より後にアクティブにされるので、ＣＡＳチェーン回路は、ＲＡＳチェーンの特定の動作が完了したという情報を有する信号により制御され得る。ソース・トランジスターはまた、異なるチップ動作モードに依存して制御され得る。例えば、スタンバイ・モードでは、仮想電源及び接地ライン・レベルは、それぞれアクティブ−スタンバイ・モードの場合より降下及び上昇される。
【００４５】
別の例は、組み合わせソース・トランジスターをＤＲＡＭチップのビット・ライン・センス増幅器内で利用する。ヘテロ接合ソース・トランジスター、例えばＮＭＯＳロジック・トランジスターと接続されたＰＭＯＳソース・トランジスターは、制御されるべきＤＲＡＭビット・ライン・センス増幅器で用いられ、異なる動作モードに対し異なる仮想接地レベルを有する。自己リフレッシュ・モードでは、ホモ接合接地ソース・トランジスターの代わりにヘテロ接合接地ソース・トランジスターがオンに切り替えられ、仮想接地レベルをＶｔｐだけ上昇し、そしてＤＲＡＭメモリー・セル・アクセス・トランジスターのゲート−ソース電圧をデータ１を有するメモリー・セルに対しＶｔｐにより逆バイアスし、及びアクセス・トランジスターを通じて流れる漏れ電流を抑制し、従ってメモリー・セルの保持時間は増大され得る。ＤＲＡＭビット・ライン・センス増幅器で用いられるこのような構成では、ホモ接合ＮＭＯＳソース・トランジスターのゲートは、ブースト電圧レベルを有し、電流駆動容量を増大し得る。
【００４６】
同様に、ＮＭＯＳヘテロ及びＰＭＯＳホモ接合ソース・トランジスターは、電源ソース・トランジスターに用いられ、及びチップ動作モードに従い異なる方法で制御され得る。アクティブ・モードでは、ＮＭＯＳ及び（又は）ＰＭＯＳソース・トランジスターはオンに切り替えられ、ソース・トランジスターの電流駆動容量を増大する。自己リフレッシュ・モードでは、ＮＭＯＳヘテロ接合ソース・トランジスターのみがオンに切り替えられ、仮想電源ラインのレベルはＶｔｎだけ低下され得る。ここでＶｔｎはＮＭＯＳヘテロ接合ソース・トランジスターの閾電圧である。仮想電源ライン・レベルを低下することにより、ビット・ラインの充電及び放電による電力消費は、電圧振幅を低減することにより低減され得る。
【００４７】
図１４は、起動時間のようなタイミング・マージンに依存する異なるソース・トランジスター構成の使用を示す。バッファー回路のような高速回復が必要な回路では、単一の電源ソース・トランジスターＭＮＳＺ４１並びにスタック電源ソース・トランジスターＭＮＳＺ４２及びＭＰＳＺ４１を有する組み合わせソース・トランジスター構成が用いられ得る。しかしながら、アドレス・デコード回路のようなタイミング・マージンを有する回路では、単純な単一の電源ソース・トランジスターＭＮＳＺ４３が用いられ得る。
【００４８】
チップ動作電圧より高いゲート制御信号は、複数の状態を提供するよう制御され得る。例えば、図１０のＣの制御信号Ｓは、接地電圧ＶＳＳから電源電圧ＶＤＤ及びブースト電圧ＶＰＰＺへ異なる電圧源によりブーストされ得る。同様に、チップ動作電圧より低いゲート制御信号は、複数の状態を提供するよう制御され得る。例えば、図１０のＣの制御信号ＳＢは、電源電圧ＶＤＤから接地電圧ＶＳＳ及びブースト（降下された）電圧ＶＢＢＺへ異なる電圧源により降下され得る。
【００４９】
本願明細書に教示されたようにソース・トランジスターを効率的に利用するようチップを設計する際に、好ましくは異なる設計方法が利用され、ソース・トランジスターの大きさ及び種類を異なるチップ動作モードの設計過程の初期に決定する。
【００５０】
本発明の別の特長は、ソース・トランジスターを迅速にオンに切り替え、且つ非同期コマンド信号を用いることにより如何なるチップ速度の遅延も生じない回路及び方法である。  図１５及び図２０Ａは、チップ速度を低減しないよう、及びソース・トランジスターのゲート・キャパシタンスの頻繁な充電及び放電による不要な電力消費を避けるよう、ソース・トランジスターを制御するタイミング図及び回路実装を示す。ＡＣＣ（非同期アクティブ・コマンド）信号は、ソース・トランジスターをイネーブルするために用いられる。ＡＣＣがＨｉｇｈの場合、節点Ａ及びＤはそれぞれＬｏｗ及びＨｉｇｈになる。ソース・トランジスター制御信号ＳＴＤＣがＮＭＯＳ電源ソース・トランジスターに対しＶｔｎの電圧降下を避けるため、ブースト電圧を必要とする場合、節点Ｄの電圧はレベル・シフターにより上昇される。従って図１５に示されるように、ソース・トランジスターはシステム・クロックＣＬＫより早くイネーブルされ得る。イネーブルされたソース制御信号は、信号遅延Ｄ１を利用することにより、ＡＣＣがＨｉｇｈになった後、内部クロックｉＣＬＫと同期した別の信号が受信され当該信号の有効性が決定されるまで、維持される必要がある。
【００５１】
複数のバンク機構を有するメモリーでは、ソース・トランジスターは、如何なる速度遅延も生じないよう、及びソース・トランジスターのゲート・キャパシタンスの頻繁な充電及び放電による如何なる不要な電力消費も除去するよう正確に制御される必要がある。ＬＤｉ及びＬＤｊ（遅発決定）信号はバンクがアクティブか否かを決定する。少なくとも１つのバンクがアクティブである場合、何れか１つの信号がＨｉｇｈになり、節点ＣはＬｏｗになり、及びソース・トランジスター制御信号ＳＴＤＣがイネーブルになる。
【００５２】
図２０Ｂは、図２０Ａの遅発決定回路、ＬＤｉ及びＬＤｊの実装を示す。この出力Ｏｕｔは、クロックＳＡＣ（同期アクティブ・コマンド）と同期したアクティブ信号によりイネーブルされる。ＳＡＣがＨｉｇｈになると、ＯｕｔはＨｉｇｈになる。従って、図２０Ａの節点ＣはＬｏｗになる。ＳＡＣがＬｏｗになると、節点ＡはＨｉｇｈになる。ＲＡＳチェーン動作が完了したことを伝える遅延信号である信号ｉｒａｓ＿ｄｌｙがｌｏｗになると、節点ＢはＨｉｇｈになり、及び節点ＣはＬｏｗになり、ＯｕｔがＬｏｗになるようリセットする。
【００５３】
図２０Ｃは図２０ＢのＤ−Ｆ／Ｆの実装を示す。同期信号（図２０ＢのＳＡＣ及び図２０Ｃのｃｌｋ）がＬｏｗになると、信号ＴＧ１はオフに切り替えられ、及び信号ＴＧ２はオンに切り替えられる。信号ｒｓｔがＬｏｗになると、節点ＡはＨｉｇｈになり、出力Ｑはｌｏｗになり、及び節点ＢはＬｏｗになり、節点ＡをＨｉｇｈに維持する。
【００５４】
従って、ソース・トランジスターは、回路動作が開始する前にイネーブルされ、仮想電源ライン・レベルをＶＤＤ又はＶＳＳに回復する。ここでソース・トランジスターの制御信号の頻繁なイネーブル及びディスエーブルによる不要な電力消費が除去され得る。
【００５５】
ＤＣ生成器のような特別な回路の効率的制御は、メモリー・チップ設計にとって重要である。他の部分のＤＣ生成器は、早期に到来する信号により実際の動作の前にイネーブルされる。例えば、ＣＡＳチェーンのＤＣ生成器は、行制御信号がアクティブにされるとアクティブにされる。及び次周期で使用されるＲＡＳチェーン制御のためのＤＣ生成器は、ＣＡＳ制御信号によりアクティブにされる。
【００５６】
図１６及び図１７は、早発イネーブル及びディスエーブル制御方式を示す。当該方式では、指向性トランジスター構成が追加制御経路と共に利用され、信号スキューを回避する。信号０がＬｏｗになると、ＭＮＰ２はオフに切り替えられる。節点ＢはＨｉｇｈになりＭＮＰ１はオンに切り替えられ、及び出力ＳＴＤはＨｉｇｈになる。信号０がＨｉｇｈになると、ＭＮＰ２は直ちにイネーブルされ、ＩＮＶ３のＮＭＯＳトランジスターがオンに切り替えられる前に、出力ＳＴＤは放電されＬｏｗになる。結果として、ＩＮＶ２のＰＭＯＳトランジスター及びＩＮＶ３のＮＭＯＳトランジスターより大きい電流駆動容量を有するＩＮＶ２のＮＭＯＳトランジスター及びＩＮＶ３のＰＭＯＳトランジスターを用いることにより、イネーブル速度が向上される。またＭＮＰ１及びＭＮＰ２を有する追加放電経路を用いることにより、ディスエーブル速度も向上される。
【００５７】
図１８のＡ及びＢは、別個のソース・トランジスター制御信号生成器ＳＴＤＡ、ＳＴＤＢ、及びＳＴＤＣに対し同一の制御信号を用いた、又はソース・トランジスター制御に対し同一のソース・トランジスター制御信号生成器及び駆動装置を用いたソース・トランジスター制御方式の配置を示す。
【００５８】
図１９Ａ及び図１９Ｂは、ＤＲＡＭチップ内のＩＯラインからの漏れ電流を生成器ＶＢＬの電圧の半分に抑制する回路を示す。装置ＭＰ４がなければ、ＭＰ２とＭＮ２、又はＭＰ３とＭＮ３を通じてＤＣ生成器ＶＢＬへ流れる漏れ電流を有する電流経路がある。スイッチ素子、つまりディープ・パワーダウン・モードのような動作モード中にオフに切り替えられるＭＰ４を配置することにより、ＮＭＯＳトランジスター、つまりＭＮ２及びＭＮ３及びＭＰ４の間の自己逆バイアス状態が形成され、漏れ電流が有意に抑制され得る。ＤＲＡＭ内のＩＯプレチャージ回路のような多数の回路があるので、上述の経路から流れる漏れは非常に重要である。自己逆バイアス状態を形成することにより、ＤＲＡＭチップ全体の漏れ電流は抑制され得る。スイッチ素子は、例えばビット・ライン毎に、又は複数のビット・ラインにより共有されて、又はブロック毎に配置され得る。ＤＲＡＭ  ＩＯプレチャージ回路内の漏れ電流を低減する回路の別の実装は、図１９Ｂに示される。
【００５９】
上述の教示から、多数の回路構成及び方法が実施され得る。以下に、アレイ及び周辺電源レベルの調整、仮想電源ラインの分離、及びソース・トランジスターの制御方法に関する情報を要約形式で提供する。
１．モードに応じた電力調整
異なる動作モードに対するアレイ及び周辺電源レベルの調整。例えば、チップが自己リフレッシュ・モードになると、周辺回路の電力は低下され、及びアレイの電力は通常動作モードに関連して上昇される。ＤＣ生成器の出力電圧レベルは、異なる動作モードに対し調整され得る。
２．仮想電源ラインの分離
仮想電源ラインは、別個に実施される、及び／又は場合によっては結合され、多数の方法で分離され得る。
（ａ）動作経路（ＲＡＳチェーン、ＣＡＳチェーン、バッファー、クロック）に従い電源ラインを分割又は分離する。
（ｂ）動作経路内のメモリー・バンクに対し電源ラインを分割又は分離する。
（ｃ）別個に又は結合してＤＣ生成器制御信号を用い、分割又は分離された仮想電源ラインを制御する。
（ｄ）大きい駆動回路のためにＤＣ生成器を設ける又は電源ラインを分離する。
（ｅ）別個に又は結合して電源ラインにスタック及び／又は組み合わせソース・トランジスターを配置する。
（ｆ）アクティブ・モードで電源ラインにヘテロ又はホモ接合トランジスターを配置し、電流駆動容量を増大する。
（ｇ）トランジスターの指向性配置。図１１、図１２、及び図１３により例示される。
（ｈ）ＲＡＳアクティブ情報を用い列経路ソース・トランジスターを制御する。
（ｉ）電流モード毎にソース・トランジスターを別個に制御する。
３．ソース・トランジスター制御方法
（ａ）分離又は合併された電源ライン構造のＣＫＥにより定められる機能毎にソース・トランジスターを制御する。
（ｂ）分離又は合併された電源ライン構造のＲＡＳにより定められる機能毎にソース・トランジスターを制御する。
（ｃ）分離又は合併された電源ライン構造のＣＡＳにより定められる機能毎にソース・トランジスターを制御する。
（ｄ）電源ラインを以下のように分離する：
ｉ．コマンド＋アドレス・バッファー
ｉｉ．ＣＫＥバッファー
ｉｉｉ．ＲＡＳチェーン
ｉｖ．ＣＡＳチェーン＋ｄｉｎ
（ｅ）起動時間のような信号のタイミング・マージンに依存した異なるソース・トランジスター構成及び関連制御方法（図１４）。
（ｆ）複数状態を有するソース・トランジスター制御方法。例：動作モード及びタイミング・マージンに依存して、ＶＳＳ→ＶＤＤ→ＶＰＰＺ（ブースト電圧）。
（ｇ）設計方法。ソース・トランジスターの大きさは、先ず動作モードにより固定され、そして異なるＶｔｓのトランジスターを有する論理回路を設計する（先ずソース・トランジスターの大きさが決められ、後にロジック・トランジスターの大きさが決められる）。
（ｈ）ソース・トランジスター、並びに保持及び放電経路を備えたダイナミック・ロジックを有する回路設計様式の例。保持及び放電経路のトランジスターの大きさは異なり得る。電源ソース制御方法は図１５及び関連ロジック実装に示される。
（ｉ）図２０Ａ―２０Ｃに示されたように、バンク・インターリーブで、ＳＴＤＣのような制御信号が切り替えられる必要がある場合にＤＣ生成器がアクティブにされない状態を防ぐ方法が示される。
（ｊ）遅発決定：
ｉ．ソース・トランジスターは、ＲＡＳコマンドがオフになった後に遅れてオフに切り替えられる
ｉｉ．頻繁な動作の間に、頻繁に繰り返されるソース・トランジスターの制御による不要な過度の電力消費を回避する方法
ｉｉｉ．連続する行コマンドに対し、不必要に頻繁なソース・トランジスター制御を回避する方法
（ｋ）早発イネーブル及び遅発ディスエーブル制御方式：図１６及び図１７により例示された信号キューを回避する追加制御経路を有する指向性トランジスター構成。
（ｌ）他の部分のためのＤＣ生成器は、早期に到来する信号により実際の動作の前にイネーブルされる。例として、行制御信号がアクティブにされるとアクティブにされるＣＡＳチェーンのＤＣ生成器、及びＣＡＳ制御信号によりアクティブにされる次周期で使用されるＲＡＳチェーン制御のためのＤＣ生成器。
（ｍ）動作モード及び異なる組み合わせの信号により定められる制御経路に対し、仮想電源ラインにダミー・キャパシタンスを配置する。
（ｎ）電流仕様に対しソース・トランジスターを配置する。
（ｏ）ビット・ライン・センス増幅器構造及び制御方法は、次の通りである：
ｉ．ビット・ライン・センス増幅器と接続されたヘテロ接合ソース・トランジスターは、電流仕様に従いスタンバイ及び自己リフレッシュ・モードで知性的に用いられる
ｉｉ．ＬＡＰＧ生成器は、ブースト電圧、つまりＶＰＰＺ／ＶＢＢＺを供給する
ｉｉｉ．ディープ・パワーダウン
（ｐ）ＮＭＯＳサブ・ワード・ライン駆動方式。
（ｑ）行デコーダーでホモ接合ソース・トランジスターを用いる。
（ｒ）ＤＣ生成器を別個に制御し、ビット・ライン・センス増幅器のためにブースト電圧を生成する。
（ｓ）ホモ及び／又はヘテロ接合ソース・トランジスターを交互に接続する回路構造内で、初期信号を用いる。
（ｔ）分離された電源ラインによる異常な電流経路を防ぐ設計フロー及び方法及びＤＡツール。
（ｕ）図１８により例示された、動作モード及び電流仕様に対応する等の異なる目的のために、ソース・トランジスター制御信号駆動装置を配置する。
（ｖ）レベル・シフター。
（ｗ）ｐｘｉｄ漏れ電流管理。
（ｘ）図１９により例示されたように、入力／出力（ＩＯ）プレチャージでｚｌｏｇｉｃ状態（自己逆バイアス状態）を形成することにより、漏れ電流を防ぐ方式。
（ｙ）ＶＰＰＺ／ＶＢＢＺポンプの位置。例えば：
ｉ．プレチャージ・レベルに対応するため、電源ラインに近い
ｉｉ．小さいポンプの分散配置。
４．レイアウト
（ａ）電源及びルーティング信号バスの下にソース・トランジスターを配置する。
（ｂ）アクティブ領域を用いソース・トランジスター制御信号をルーティングし、及びソース・トランジスターを残りの領域に配置する。
（ｃ）電源網領域にソース・トランジスターを配置する。
（ｄ）上記要素ａ、ｂ、及びｃの組み合わせ。
【００６０】
以上の記載は多くの詳細を含むが、これらは本発明の範囲を制限すると見なされない。これらは単に本発明のいくつかの現在好適な実施例の説明を提供するだけである。従って理解されるべき点は、本発明の範囲が当業者に明らかな他の実施例を完全に包含すること、及び本発明の範囲が特許請求の範囲以外により限定されないこと、特許請求の範囲では単数表現の要素が明示されない限り「１及び唯１つ」を意味せずむしろ「１又は複数」を意味することである。当業者に知られている上述の好適な実施例の要素の全ての構造的及び機能的等価物は、参照されることにより本願明細書に明示的に組み込まれ、現在の請求項により包含される。更に、装置又は方法は必ずしも本発明により解決されるべき各及び全ての追求された問題を解決せず、必ずしも現在の請求項により網羅されない。更に、本願明細書の如何なる要素、構成要素、又は方法の段階も、当該要素、構成要素、又は方法の段階が請求項に明示的に引用されているか否かに関わらず、一般のために設けられたものではない。本願明細書の如何なる請求項の要素も、構成要素が明示的に「の手段」の表現を用いて引用されない限り、３５Ｕ．Ｓ．Ｃ．１１２、第６項の規定に従う。
−関連出願の相互参照
本願は、米国仮出願番号６０／６９７６７２、２００５年７月８日出願に基づき優先権を主張する。当該米国仮出願は、参照されることにより全体が本願明細書に組み込まれる。
−連邦政府により提供された調査又は成果に関する記述
該当なし。
−コンパクト・ディスクにより提出された資料の引用と結合
該当なし。
−著作権保護に従う資料の通知
本願明細書の内容の一部は米国及び他の国の著作権法の著作権保護に従う。著作権者は、特許文献又は特許開示の如何なるものによる複製が米国特許商標局内で公的に入手可能なファイル又は記録を生じる場合、これに異議を申し立てないが、その他の場合の全ての著作権は如何なる場合にも保護される。著作権者は、著作権者の如何なる権利も放棄せず、本願明細書を安全に有し、またＣ．Ｆ．Ｒ．§１．１４に従う著作権者の権利を制限しない。
【００６１】
【表１】
2009500959.tif 000003
【図面の簡単な説明】
【００６２】
【図１Ａ】従来のＭＴＣＭＯＳ漏れ電流抑制技術の図である。
【図１Ｂ】従来の自己逆バイアス漏れ電流抑制技術の図である。
【図２】図１Ａ及び１Ｂに示された従来のＭＴＣＭＯＳ及び自己逆バイアス構成の、モード変化に応じたタイミング遅延を説明するタイミング図である。
【図３】本発明の態様による、構成種類１として参照されるトランジスター構成の図である。
【図４】図３の種類１の構成の制御信号及び節点電圧レベルのタイミング図である。
【図５】本発明のある態様による、図３に関する混合動作モード構成の制御信号及び節点電圧レベルのタイミング図である。
【図６】本発明の態様による、構成種類２として参照されるトランジスター構成の図である。
【図７】本発明の態様による、構成種類３として参照されるトランジスター構成の図である。
【図８】本発明のある態様による、図６及び７に関する混合動作モード構成の制御信号及び節点電圧レベルのタイミング図である。
【図９】本発明の態様による、構成種類４として参照されるトランジスター構成の図である。
【図１０】制御信号が表１に示される、トランジスター・ソース構成の図である。
【図１１】本発明の態様による、アクティブ−スタンバイ・モードの漏れ電流を低減するためのトランジスターの指向性配置を示す図である。
【図１２】本発明の態様による、アクティブ及びアクティブ−スタンバイ・モードの漏れ電流を低減するためのトランジスターの指向性配置を示す図である。
【図１３】本発明の態様による、アクティブ・モードの放電レートを増大するためのトランジスターの指向性配置を示す図である。
【図１４】本発明の態様による、迅速な回復を示すタイミング・マージンに依存するソース・トランジスターの図である。
【図１５】本発明の態様による、チップ制御信号を有する、ソース・トランジスター制御のタイミング図である。
【図１６】本発明のある態様による、信号スキューを回避する早発イネーブル及び遅発ディスエーブル制御方式の図である。
【図１７】本発明のある態様による、信号スキューを回避する早発イネーブル及び遅発ディスエーブル制御方式の図である。
【図１８】本発明のある態様による、異なる目的のためのソース・トランジスターの配置図である。
【図１９Ａ】本発明のある態様による、事前イネーブル信号の図である。
【図１９Ｂ】本発明のある態様による、事前イネーブル信号の図である。
【図２０Ａ】本発明のある態様による、バンク・インターリーブの図である。
【図２０Ｂ】本発明のある態様による、バンク・インターリーブの図である。
【図２０Ｃ】本発明のある態様による、バンク・インターリーブの図である。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【国際調査報告】
2009500959.tif 000028