(57)【要約】【課題】  特定の素子に最適な性能を提供する、異なる表面配向（すなわちハイブリッド表面配向）を有する半導体基板を提供すること。【解決手段】  本発明は、少なくとも第１および第２の素子領域を備える半導体基板に関し、第１の素子領域は等価結晶面の第１のセットに沿って配向された内部表面を有する第１の凹部を備え、第２の素子領域は等価結晶面の第２の異なるセットに沿って配向された内部表面を有する第２の凹部を備える。半導体素子構造は、こうした半導体基板を使用して形成することができる。具体的に言えば、少なくとも１つのｎチャネル電界効果トランジスタ（ｎ−ＦＥＴ）を、第１の凹部の内部表面に沿って延在するチャネルを備えた、第１の素子領域に形成することが可能である。少なくとも１つのｐチャネル電界効果トランジスタ（ｐ−ＦＥＴ）を、第２の凹部の内部表面に沿って延在するチャネルを備えた、第２の素子領域に形成することが可能である。【選択図】  図３
2009526390.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも第１および第２の素子領域を備える半導体基板であって、前記第１の素子領域は等価結晶面の第１のセットに沿って配向された内部表面を有する第１の凹部を備え、前記第２の素子領域は等価結晶面の第２の異なるセットに沿って配向された内部表面を有する第２の凹部を備える、半導体基板と、
前記第１の素子領域に配置された少なくとも１つのｎチャネル電界効果トランジスタ（ｎ−ＦＥＴ）であって、前記ｎ−ＦＥＴは前記第１の凹部の前記内部表面に沿って延在するチャネルを備える、ｎ−ＦＥＴと、
前記第２の素子領域に配置された少なくとも１つのｐチャネル電界効果トランジスタ（ｐ−ＦＥＴ）であって、前記ｐ−ＦＥＴは前記第２の凹部の前記内部表面に沿って延在するチャネルを備える、ｐ−ＦＥＴと、
を備える、半導体素子。
【請求項２】
前記半導体基板は、前記等価結晶面の第１のセットのうちの１つに沿って配向されたか、または前記等価結晶面の第２のセットのうちの１つに沿って配向された、基板表面を有する、請求項１に記載の半導体素子。
【請求項３】
前記半導体基板は単結晶シリコンを備え、
（ａ）前記等価結晶面の第１のセットは｛１００｝シリコン面であり、前記等価結晶面の第２の異なるセットは｛１１０｝シリコン面であること、
（ｂ）前記等価結晶面の第１のセットは｛１００｝シリコン面であり、前記等価結晶面の第２の異なるセットは｛１１１｝シリコン面であること、または
（ｃ）前記半導体基板は単結晶シリコンを備え、前記等価結晶面の第１のセットは｛１１１｝シリコン面であり、前記等価結晶面の第２の異なるセットは｛１１０｝シリコン面であること、
のいずれか１つである、請求項１に記載の半導体素子。
【請求項４】
前記ｎ−ＦＥＴは、前記チャネルの両側に配置されたソース領域およびドレイン領域と、前記チャネルを覆って配置されたゲート・スタックとをさらに備え、前記ｎ−ＦＥＴは、そのゲート長さよりも長いチャネル長さを有するか、あるいは前記ｐ−ＦＥＴは、前記チャネルの両側に配置されたソース領域およびドレイン領域と、前記チャネルを覆って配置されたゲート・スタックとをさらに備え、前記ｐ−ＦＥＴは、そのゲート長さよりも長いチャネル長さを有する、請求項１、２、または３に記載の半導体素子。
【請求項５】
少なくとも第１および第２の素子領域を備える半導体基板を形成するステップと、
前記半導体基板の前記第１の素子領域の第１の凹部および前記第２の素子領域の第２の凹部を形成するステップであって、前記第１の凹部は等価結晶面の第１のセットに沿って配向された内部表面を有し、前記第２の凹部は等価結晶面の第２の異なるセットに沿って配向された内部表面を有する、形成するステップと、
前記第１の素子領域に少なくとも１つのｎ−ＦＥＴと、前記第２の素子領域に少なくとも１つのｐ−ＦＥＴとを形成するステップであって、前記ｎ−ＦＥＴは前記第１の凹部の前記内部表面に沿って延在するチャネルを備え、前記ｐ−ＦＥＴは前記第２の凹部の前記内部表面に沿って延在するチャネルを備える、形成するステップと、
を含む、半導体素子を形成するための方法。
【請求項６】
前記半導体基板は、前記等価結晶面の第１のセットのうちの１つに沿って配向された基板表面を有し、前記第１の凹部は前記基板表面に垂直な方向に沿って前記半導体基板をエッチングする異方性エッチング・プロセスによって形成され、前記第２の凹部はすべての方向に沿って前記半導体基板をエッチングする結晶学的エッチングによって形成されるが、前記等価結晶面の第１のセットに沿う方が、前記等価結晶面の第２の異なるセットに沿うよりも高速である、請求項５に記載の方法。
【請求項７】
前記半導体基板は、前記等価結晶面の第２の異なるセットのうちの１つに沿って配向された基板表面を有し、前記第１の凹部はすべての方向に沿って前記半導体基板をエッチングする結晶学的エッチングによって形成されるが、前記等価結晶面の第２の異なるセットに沿う方が、前記等価結晶面の第１のセットに沿うよりも高速であり、前記第２の凹部は前記基板表面に垂直な方向に沿って前記半導体基板をエッチングする異方性エッチング・プロセスによって形成される、請求項５に記載の方法。
【請求項８】
前記半導体基板は単結晶シリコンを備え、前記等価結晶面の第１のセットは｛１００｝シリコン面であり、前記等価結晶面の第２の異なるセットは｛１１０｝シリコン面である、請求項６または７に記載の方法。
【請求項９】
前記異方性エッチング・プロセスはドライ・エッチング・プロセスであり、前記結晶学的エッチング・プロセスはウェット・エッチング・プロセスである、請求項６または７に記載の方法。
【請求項１０】
前記ドライ・エッチング・プロセスは反応性イオンを使用して実施され、前記ウェット・エッチング・プロセスは水酸化塩基のエッチング液を使用して実施される、請求項６または７に記載の方法。
【請求項１１】
前記ｎ−ＦＥＴは、前記チャネルの両側に配置されたソース領域およびドレイン領域と、前記チャネルを覆って配置されたゲート・スタックとをさらに備え、前記ｎ−ＦＥＴは、そのゲート長さよりも長いチャネル長さを有するか、あるいは前記ｐ−ＦＥＴは、前記チャネルの両側に配置されたソース領域およびドレイン領域と、前記チャネルを覆って配置されたゲート・スタックとをさらに備え、前記ｐ−ＦＥＴは、そのゲート長さよりも長いチャネル長さを有する、請求項５に記載の方法。
【請求項１２】
少なくとも第１および第２の素子領域を備える半導体基板であって、前記第１の素子領域は等価結晶面の第１のセットに沿って配向された内部表面を有する第１の凹部を備え、前記第２の素子領域は等価結晶面の第２の異なるセットに沿って配向された内部表面を有する第２の凹部を備える、半導体基板。
【請求項１３】
少なくとも第１および第２の素子領域を備える半導体基板を形成するステップと、
前記半導体基板の前記第１の素子領域の第１の凹部と前記第２の素子領域の第２の凹部とを形成するステップであって、前記第１の凹部は等価結晶面の第１のセットに沿って配向された内部表面を有し、前記第２の凹部は等価結晶面の第２の異なるセットに沿って配向された内部表面を有する、形成するステップと、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補型金属酸化膜半導体（ＣＭＯＳ）回路で使用可能な半導体素子に関する。より具体的には、本発明は、ハイブリッド・チャネル配向を伴う少なくとも１つのｎチャネル電界効果トランジスタ（ｎ−ＦＥＴ）および少なくとも１つのｐチャネル電界効果トランジスタ（ｐ−ＦＥＴ）を備える、ＣＭＯＳ回路に関する。言い換えれば、ＣＭＯＳ回路のｎ−ＦＥＴおよびｐ−ＦＥＴは、ＣＭＯＳ回路が配置された半導体基板の結晶面の異なるセットに沿って配向されるチャネルを備える。
【背景技術】
【０００２】
現在の半導体技術では、ｎ−ＦＥＴおよびｐ−ＦＥＴなどのＣＭＯＳ素子は、通常、基板を形成する半導体材料（たとえばＳｉ）の等価結晶面の単一セットのうちの１つに沿って配向された基板表面をそれぞれが有する半導体ウェハ上に製造される。特に、現在の半導体素子のほとんどは、｛１００｝シリコン結晶面のうちの１つに沿って配向されたウェハ面を有するシリコン・ウェハ上に構築される。
【０００３】
電子は、｛１００｝シリコン結晶面に沿った高移動度を有することが知られているが、正孔（hole）は、｛１１０｝シリコン結晶面に沿った高移動度を有することが知られている。具体的には、｛１００｝面に沿った正孔の移動度値は、かかる面に沿った対応する電子の移動度値のおよそ２分の１から４分の１である。これに対して、｛１１０｝シリコン面に沿った正孔の移動度値は、｛１００｝シリコン面に沿ったそれの約２倍であるが、｛１１０｝面に沿った電子の移動度は、｛１００｝面に沿ったそれに比べて大幅に低い。
【０００４】
上記内容から推定できるように、｛１１０｝シリコン面は、｛１１０｝面に沿った正孔の移動度が優れているため、ｐ−ＦＥＴ素子を形成するのに最適であり、これによってｐ−ＦＥＴにおける駆動電流が高くなる。しかしながらこうした面は、ｎ−ＦＥＴ素子の形成にはまったく適していない。その代わりに｛１００｝シリコン面は、｛１００｝面に沿った電子の移動度が高いため、ｎ−ＦＥＴ素子を形成するのに最適であり、結果としてｎ−ＦＥＴにおける駆動電流が高くなる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記内容に鑑み、特定の素子に最適な性能を提供する、異なる表面配向（すなわちハイブリッド表面配向）を有する半導体基板を提供することが求められている。
【０００６】
さらに、ハイブリッド表面配向を伴い基板上に形成される集積型半導体素子を形成するための方法を提供することも求められており、この集積型半導体素子は、ハイブリッド・チャネル配向を有する少なくともｎ−ＦＥＴおよびｐ−ＦＥＴを備え、すなわち、ｎ−ＦＥＴチャネルは相対的に高い電子移動度を提供する等価結晶面の第１のセットに沿って配向され、ｐ−ＦＥＴチャネルは相対的に高い正孔移動度を提供する等価結晶面の異なるセットに沿って配向される。
【課題を解決するための手段】
【０００７】
本発明は、ハイブリッド表面配向を伴う半導体基板を提供する。本発明の半導体基板は、半導体基板材料の結晶面の異なるセットに沿って配向された内部表面を有する凹部を形成するために、エッチング・ステップによって処理可能な、バルク半導体構造または層状絶縁体上半導体（ＳＯＩ）構造を備える。こうした半導体基板を使用して、チャネル配向の異なるｎ−ＦＥＴおよびｐ−ＦＥＴを備えるＣＭＯＳ回路を容易に形成することができる。
【０００８】
一態様では、本発明は、少なくとも第１および第２の素子領域を備える半導体基板であって、第１の素子領域は等価結晶面の第１のセットに沿って配向された内部表面を有する第１の凹部を備え、第２の素子領域は等価結晶面の第２の異なるセットに沿って配向された内部表面を有する第２の凹部を備える、半導体基板と、第１の素子領域に配置された少なくとも１つのｎチャネル電界効果トランジスタ（ｎ−ＦＥＴ）であって、このｎ−ＦＥＴが第１の凹部の内部表面に沿って延在するチャネルを備える、ｎ−ＦＥＴと、第２の素子領域に配置された少なくとも１つのｐチャネル電界効果トランジスタ（ｐ−ＦＥＴ）であって、このｐ−ＦＥＴが第２の凹部の内部表面に沿って延在するチャネルを備える、ｐ−ＦＥＴと、を備える、半導体素子に関する。
【０００９】
本発明で使用される「等価結晶面」という用語は、以下でより詳細に説明する、ミラー指数によって定義される等価結晶面またはファセットのファミリ（family）を言い表す。
【００１０】
他の態様では、本発明は、少なくとも第１および第２の素子領域を備える半導体基板を形成するステップと、半導体基板の第１の素子領域の第１の凹部および第２の素子領域の第２の凹部を形成するステップであって、第１の凹部は等価結晶面の第１のセットに沿って配向された内部表面を有し、第２の凹部は等価結晶面の第２の異なるセットに沿って配向された内部表面を有する、形成するステップと、第１の素子領域に少なくとも１つのｎ−ＦＥＴ、および第２の素子領域に少なくとも１つのｐ−ＦＥＴを形成するステップであって、ｎ−ＦＥＴは第１の凹部の内部表面に沿って延在するチャネルを備え、ｐ−ＦＥＴは第２の凹部の内部表面に沿って延在するチャネルを備える、形成するステップと、を含む、半導体素子を形成するための方法に関する。
【００１１】
他の態様では、本発明は、少なくとも第１および第２の素子領域を備える半導体基板に関し、第１の素子領域は等価結晶面の第１のセットに沿って配向された内部表面を有する第１の凹部を備え、第２の素子領域は等価結晶面の第２の異なるセットに沿って配向された内部表面を有する第２の凹部を備える。
【００１２】
さらに他の態様では、本発明は、少なくとも第１および第２の素子領域を備える半導体基板を形成するステップと、半導体基板の第１の素子領域の第１の凹部および第２の素子領域の第２の凹部を形成するステップであって、第１の凹部は等価結晶面の第１のセットに沿って配向された内部表面を有し、第２の凹部は等価結晶面の第２の異なるセットに沿って配向された内部表面を有する、形成するステップと、を含む方法に関する。
【００１３】
本発明の他の態様、特徴、および利点については、以下の開示および添付の特許請求の範囲から、より完全に明らかとなろう。
【発明を実施するための最良の形態】
【００１４】
以下の説明では、本発明を完全に理解するために、特定の構造、構成要素、材料、寸法、処理ステップ、および技法などの、多数の特定の細部が示される。しかしながら、当業者であれば、本発明がこれら特定の細部なしでも実施可能であることを理解されよう。他の例では、本発明を不明瞭にしないように、良く知られた構造または処理ステップについては詳細に説明していない。
【００１５】
層、領域、または基板としての要素が、他の要素の「上（on）」にあるかまたは他の要素を「覆って（over）」いるものとして言及される場合、これは他の要素の直上にあるものとすることができるか、または介在要素が存在する可能性もある。これに対して、ある要素が他の要素の「直上」にあるかまたは他の要素を「直に覆って」いるものとして言及される場合、いかなる介在要素も存在しない。また、ある要素が他の要素の「下（beneath）」にあるかまたは他の要素に「覆われて（under）」いるものとして言及される場合、これは他の要素の直下にあるものとすることができるか、または介在要素が存在する可能性があることも理解されよう。これに対して、ある要素が他の要素の「直下」にあるかまたは他の要素を「直に覆われて」いるものとして言及される場合、いかなる介在要素も存在しない。
【００１６】
本実施形態は、半導体基板材料の結晶面の異なるセットに沿って配向された内部表面を有する複数の凹部を含む、ハイブリッド半導体基板を提供する。より具体的に言えば、第１の凹部（または第１の凹部セット）は、特定タイプの電荷キャリア（すなわち、正孔または電子）の移動度が高くなる、等価結晶面の第１のセットに沿って配向された内部表面を有する。第２の凹部（または第２の凹部セット）は、異なるタイプの電荷キャリア（すなわち、電子または正孔）の移動度が高くなる、等価結晶面の第２の異なるセットに沿って配向された内部表面を有する。
【００１７】
本発明のハイブリッド半導体基板は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ならびに他のＩＩＩ−ＶまたはＩＩ−ＶＩ化合物半導体を含むが、これらに限定されることのない、任意の単結晶半導体材料を備えることができる。
【００１８】
単結晶半導体材料では、単結晶材料の単位セルにおけるすべての格子方向および格子面を、ミラー指数と呼ばれる数学的記述によって表現することができる。具体的に言えば、ミラー指数における表記［ｈｋｌ］は、結晶の方向または配向を定義する。図１は、立方セルである、単結晶シリコン単位セルを示す。［００１］、［１００］、［０１０］、［１１０］、および［１１１］などの特定の結晶方向は、立方単位セル内で矢印によって具体的に示される。これに対して、単結晶シリコン単位セルの結晶面またはファセットは、［ｈｋｌ］方向に対して垂直な特定の結晶面またはファセットを言い表す、ミラー指数の表記（ｈｋｌ）によって定義される。図２は、それぞれ［１００］、［１１０］、および［１１１］方向に対して垂直な、単結晶シリコン単位セルの結晶面（１００）、（１１０）、および（１１）を例示的に示す。
【００１９】
さらに、単位セルは半導体結晶内では周期的であるため、等価結晶の方向および面のファミリまたはセットが存在する。したがってミラー指数の表記＜ｈｋｌ＞は、等価結晶の方向または面のファミリまたはセットを定義する。たとえば、＜１００＞方向は［１００］、［０１０］および［００１］の等価結晶方向を含み、＜１１０＞方向は［１１０］、［０１１］、［１０１］、［−１−１０］、［０−１−１］、［−１０−１］、［−１１０］、［０−１１］、［−１０１］、［１−１０］、［０１−１］、および［１０−１］の等価結晶方向を含み、＜１１１＞方向は、［１１１］、［−１１１］、［１−１１］、および［１１−１］の等価結晶方向を含む。同様に、表記｛ｈｋｌ｝は、それぞれ＜ｈｋｌ＞方向に対して垂直な等価結晶の面またはファセットのファミリまたはセットを定義する。たとえば｛１００｝面は、それぞれ＜１００＞方向に対して垂直な等価結晶面のセットを含む。
【００２０】
本発明の特に好ましい（しかし必須ではない）実施形態では、ハイブリッド半導体基板は単結晶シリコンを備える。したがって、第１の凹部または第１の凹部セットは｛１００｝シリコン面に沿って配向された内部表面を有することが可能である一方で、第２の凹部または第２の凹部セットは｛１１０｝シリコン面に沿って配向された内部表面を有することが可能である。このように、本発明のハイブリッド半導体基板は、第１の凹部または第１の凹部セットの内部表面に沿って配向されたチャネルを有する１つまたは複数のｎ−ＦＥＴと、第２の凹部または第２の凹部セットの内部表面に沿って配向されたチャネルを有する１つまたは複数のｐ−ＦＥＴとを備える、ＣＭＯＳ回路の製造に使用することができる。
【００２１】
別の方法として、第１の凹部または第１の凹部セットは、｛１００｝シリコン面に沿って配向された内部表面を有することが可能である一方で、第２の凹部または第２の凹部セットは、｛１１１｝シリコン面に沿って配向された内部表面を有することが可能である。さらに、第１の凹部または第１の凹部セットは、｛１１１｝シリコン面に沿って配向された内部表面を有することが可能である一方で、第２の凹部または第２の凹部セットは、｛１１０｝シリコン面に沿って配向された内部表面を有することが可能である。素子性能の向上を達成するために、ハイブリッド半導体基板内の凹部に任意の他の好適な面配向の組み合わせを提供することもできる。
【００２２】
図３は、本発明の一実施形態に従って半導体基板１２上に製造されたＣＭＯＳ回路の断面図を具体的に示す。半導体基板１２は、｛１１０｝面のうちの１つに沿って配向された基板表面を有し、トレンチ分離領域１４によって互いに分離された、少なくとも１つのｐ−ＦＥＴ素子領域（左側）および少なくとも１つのｎ−ＦＥＴ素子領域（右側）を備える。
【００２３】
前述の半導体基板１２は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ならびに他のＩＩＩ−ＶまたはＩＩ−ＶＩ化合物半導体を含むが、これらに限定されることのない、任意の単結晶半導体材料を備えることが可能である。好ましくは、こうしたハイブリッド半導体基板は、Ｓｉ含有半導体材料、すなわちシリコンを含む半導体材料から構成される。たとえばハイブリッド半導体基板は、本質的に、バルク単結晶シリコンからなるものとすることができる。別の方法として、ハイブリッド半導体基板は、基板内のリーク電流を減らすように機能する、埋め込み絶縁層を覆って配置された薄膜単結晶シリコン層を含む、ＳＯＩ構造を備えることができる。ハイブリッド半導体基板は、ドーピングまたは非ドーピングであること、あるいは、内部にドーピングおよび非ドーピング領域を有することが可能である。たとえば半導体基板は、第１のドーピング（ｎまたはｐ）領域および第２のドーピング（ｐまたはｎ）領域を含むこともできる。第１のドーピング領域および第２のドーピング領域は同じであること、あるいは、異なる導電性あるいはドーピング濃度またはその両方を有することが可能である。これらのドーピング領域は「ウェル（well）」として知られ、様々な素子領域を定義するために使用することができる。
【００２４】
たとえばトレンチ分離領域１４などの少なくとも１つの分離領域を半導体基板１２内に提供し、ｐ−ＦＥＴ素子領域とｎ−ＦＥＴ素子領域とを分離することができる。分離領域は、トレンチ分離領域（図示）またはフィールド酸化膜分離領域とすることができる。トレンチ分離領域は、当業者に良く知られた従来のトレンチ分離プロセスを使用して形成される。たとえばトレンチ分離領域を形成する際には、トレンチ誘電体を用いたトレンチのリソグラフィ、エッチング、および充填を使用することができる。オプションで、トレンチ充填に先立ってトレンチ内にライナを形成すること、トレンチ充填後に緻密化（densification）ステップを実行すること、および、トレンチ充填に続いて平坦化プロセスを実行することも可能である。フィールド酸化膜は、いわゆるシリコンの局所酸化プロセスを使用して形成することができる。
【００２５】
内部表面２５によって画定される第１の凹部が、ｐ−ＦＥＴ素子領域内に配置される。この第１の凹部の内部表面２５は、図３の右上隅に矢印で示された｛１１０｝結晶面に沿って配向される。半導体基板１２のｐ−ＦＥＴ素子領域は、第１の凹部の両側に配置されたソースおよびドレイン２２ならびに２４、ソースおよびドレイン２２と２４との間に配置され第１の凹部の内部表面２５に沿って配向されたチャネルを備える、ｐ−ＦＥＴ素子を含む。ｐ−ＦＥＴ素子は、第１の凹部の内部表面２５を覆って形成されたゲート誘電体２６と、ゲート誘電体２６の上部に配置されたゲート電極２８とを含む、ゲート・スタックをさらに備える。
【００２６】
内部表面３５によって画定される第２の凹部が、ｎ−ＦＥＴ素子領域内に配置される。この第２の凹部の内部表面３５は、｛１１０｝結晶面に対して４５°の角度で傾斜した｛１００｝結晶面に沿って配向される。半導体基板１２のｎ−ＦＥＴ素子領域は、第２の凹部の両側に配置されたソースおよびドレイン３２ならびに３４、ソースおよびドレイン３２と３４との間に配置され第２の凹部の内部表面３５に沿って配向されたチャネルを備える、ｎ−ＦＥＴ素子を含む。ｎ−ＦＥＴ素子は、第２の凹部の内部表面３５を覆って形成されたゲート誘電体３６と、ゲート誘電体３６の上部に配置されたゲート電極３８とを含む、ゲート・スタックをさらに備える。
【００２７】
このようにして、ｐ−ＦＥＴ素子のチャネルは正孔移動度が高い｛１１０｝面に沿って配向される一方で、ｎ−ＦＥＴ素子のチャネルは電子移動度が高い｛１００｝面に沿って配向される。
【００２８】
本発明の他の重要な利点は、ｐ−ＦＥＴおよびｎ−ＦＥＴの両方の素子のチャネル長さが、それぞれのゲート長さよりも長いことである。具体的に言えば、ｐ−ＦＥＴチャネル長さは、ゲート長さＧＬと第１の凹部の高さｈの２倍との合計にほぼ等しい（すなわち、λＧＬ＋２ｈ）。さらに、ｎ−ＦＥＴチャネル長さは、ゲート長さＧＬの２．８倍にほぼ等しい（すなわち、λ２×√２ＧＬ）。
【００２９】
ＣＭＯＳ技術が縮小されているため、チャネル長さが３０ｎｍ未満の素子における深刻な短チャネル効果によって、従来のプレーナ型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）におけるチャネル長さを縮小することは非常に困難である。しかしながらＭＯＳＦＥＴサイズの縮小は、回路密度を上げ、製造コストを削減し、素子性能を向上させるために重要である。本発明は、ゲート長さよりもチャネル長さの方が長いＭＯＳＦＥＴ構造を提案することによって、チャネル長さを短くすることなく、（ゲート長さによって画定される）ＭＯＳＦＥＴサイズをさらに縮小することができる。
【００３０】
図４は、図３に示された実施形態と同様であるが、わずかに異なる、本発明の他の実施形態に従って半導体基板４２上に製造されたＣＭＯＳ回路の断面図を示す。
【００３１】
半導体基板４２は、図３に示されたような｛１１０｝面の代わりに、｛１００｝面のうちの１つに沿って配向された基板表面を有する。基板４２は、トレンチ分離領域４４によって互いに分離された、少なくとも１つのｎ−ＦＥＴ素子領域（左側）および少なくとも１つのｐ−ＦＥＴ素子領域（右側）を備える。
【００３２】
内部表面５５によって画定される第１の凹部が、ｎ−ＦＥＴ素子領域内に配置される。この第１の凹部の内部表面５５は、図４の右上隅に矢印で示された｛１００｝結晶面に沿って配向される。半導体基板４２のｎ−ＦＥＴ素子領域は、第１の凹部の両側に配置されたソースおよびドレイン５２ならびに５４、ソースおよびドレイン５２と５４との間に配置され第１の凹部の内部表面５５に沿って配向されたチャネルを備える、ｎ−ＦＥＴ素子を含む。ｎ−ＦＥＴ素子は、第１の凹部の内部表面５５を覆って形成されたゲート誘電体５６と、ゲート誘電体５６の上部に配置されたゲート電極５８とを含む、ゲート・スタックをさらに備える。
【００３３】
内部表面６５によって画定される第２の凹部が、ｐ−ＦＥＴ素子領域内に配置される。この第２の凹部の内部表面６５は、｛１００｝結晶面に対して４５°の角度で傾斜した｛１１０｝結晶面に沿って配向される。半導体基板４２のｐ−ＦＥＴ素子領域は、第２の凹部の両側に配置されたソースおよびドレイン６２ならびに６４、ソースおよびドレイン６２と６４との間に配置され第２の凹部の内部表面６５に沿って配向されたチャネルを備える、ｐ−ＦＥＴ素子を含む。ｐ−ＦＥＴ素子は、第２の凹部の内部表面６５を覆って形成されたゲート誘電体６６と、ゲート誘電体６６の上部に配置されたゲート電極６８とを含む、ゲート・スタックをさらに備える。
【００３４】
このようにして、ｎ−ＦＥＴ素子のチャネルは電子移動度が高い｛１００｝面に沿って配向される一方で、ｐ−ＦＥＴ素子のチャネルは正孔移動度が高い｛１１０｝面に沿って配向される。さらに、ｎ−ＦＥＴチャネル長さは、ゲート長さＧＬと第１の凹部の高さｈの２倍との合計にほぼ等しい（すなわち、λＧＬ＋２ｈ）。さらに、ｐ−ＦＥＴチャネル長さは、ゲート長さＧＬの２．８倍にほぼ等しい（すなわち、λ２×√２ＧＬ）。
【００３５】
図３および図４に示される実施形態は、半導体基板１２および４２の表面配向が異なる。図３に示されるように、基板表面の配向が、相対的に高い正孔移動度を提供する等価結晶面のセットのうちの１つに整列される場合、ｐ−ＦＥＴ素子領域の凹部は、基板表面に対して平行または垂直のいずれかに配向された内部表面を備える、ほぼ長方形の断面を有することになる一方で、ｎ−ＦＥＴ素子領域の凹部は、基板表面に対して特定の角度に傾斜した内部表面を備える、ほぼ三角形の断面を有することになる。これに対して、代わって図４に示されるように、基板表面の配向が、相対的に高い電子移動度を提供する等価結晶面のセットのうちの１つに整列される場合、ｎ−ＦＥＴ素子領域の凹部は、基板表面に対して平行または垂直のいずれかに配向された内部表面を備える、ほぼ長方形の断面を有することになる一方で、ｐ−ＦＥＴ素子領域の凹部は、基板表面に対して特定の角度に傾斜した内部表面を備える、ほぼ三角形の断面を有することになる。
【００３６】
図３〜図４は、本発明の特定の実施形態に従った例示的ＣＭＯＳ素子構造を例示的に実証しているが、当業者であれば、こうした素子構造は、上記の説明に整合した特定の適用要件に適合するように容易に修正可能であることに留意されたい。たとえば、図３〜図４に示された半導体基板はバルク半導体基板を示すが、本明細書の実施には絶縁体上半導体（ＳＯＩ）基板も使用可能であることを理解されたい。さらに図３〜図４では、ｐ−ＦＥＴ素子およびｎ−ＦＥＴ素子のチャネル配向を定義するために、単結晶シリコンの｛１１０｝および｛１００｝結晶面が主に示されるが、ｐ−ＦＥＴ素子およびｎ−ＦＥＴ素子のチャネル配向を定義するために、単結晶シリコンの｛１１１｝、｛２１１｝、｛３１１｝、｛５１１｝、および｛７１１｝面などの他の好適な結晶面も、任意の好適な組み合わせで使用可能である。さらに、六方晶単位セルを有する単結晶窒化ガリウムなどの非立方単位セルを備える他の単結晶半導体基板材料も、こうした他の単結晶半導体材料が異なるキャリア移動度値を有する結晶面の異なるセットを含む限り、本発明のＣＭＯＳ素子を製造するために使用することができる。当業者であれば、図３および図４に示された素子構造を、本発明の趣旨および原理に整合する他の基板構造、結晶配向、または半導体材料に適合するように、容易に修正することができる。
【００３７】
本発明のハイブリッド結晶配向基板は、選択的エッチング・ステップによって容易に形成可能である。
【００３８】
具体的に言えば、第１に、等価結晶面（たとえば｛１００｝、｛１１０｝、または｛１１１｝面）の特定セットのうちの１つに沿って配向された基板表面を有することが可能な、半導体基板が提供される。前述のようなこうした半導体基板は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ならびに他のＩＩＩ−ＶまたはＩＩ−ＶＩ化合物半導体を含むが、これらに限定されることのない、任意の単結晶半導体材料を備えることが可能である。
【００３９】
基板表面の面が整列する等価結晶面の同じセット（すなわち基板表面）であるか、または、基板表面の面に関してある角度で傾斜する等価結晶面の異なるセットであることが可能な、等価結晶面の第１のセットに沿って配向された内部表面を有する第１の凹部を形成するために、基板表面上の第１の選択領域が選択的にエッチングされる。等価結晶面の第１のセットが、基板表面の面と同じ等価結晶面のセットであることが必要な場合、第１の凹部は、基板表面に対して垂直な方向に沿って（すなわち、基板に対して真っすぐに）半導体基板をエッチングする、異方性エッチング・プロセスによって形成することができる。別の方法として、等価結晶面の第１のセットが、基板表面の面と異なることが必要な場合、第１の凹部は、すべての方向に沿って半導体基板をエッチングする、結晶学的（crystallographic）エッチング・プロセスによって形成することができるが、基板表面の面に沿う方が、等価結晶面の第１のセットに沿うよりも高速である。
【００４０】
その後、等価結晶面の第２の異なるセットに沿って配向された内部表面を有する第２の凹部を形成するために、基板表面上の第２の選択領域が選択的にエッチングされる。等価結晶面の第２の異なるセットが、基板表面の面と同じ等価結晶面のセットとなる場合、第２の凹部は、基板表面に対して垂直な方向に沿った（すなわち、基板に対して真っすぐの）異方性エッチング・プロセスによって形成することができる。別の方法として、等価結晶面の第２の異なるセットが、基板表面の面と異なることが必要な場合、第２の凹部は、すべての方向に沿って半導体基板をエッチングする、結晶学的エッチング・プロセスによって形成することができるが、基板表面の面に沿う方が、等価結晶面の第２の異なるセットに沿うよりも高速である。
【００４１】
前述のような異方性エッチングおよび結晶学的エッチングのプロセスは、当分野で知られた任意の好適なドライ・エッチングあるいはウェット・エッチングまたはその両方の技法によって実施可能である。
【００４２】
好ましくは、半導体基板の異方性エッチングは、反応性イオン・エッチング、スパッタ・エッチング、気相エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、およびレーザ・アブレーションなどの、１つまたは複数のドライ・エッチング・プロセスによって実施可能であるが、その限りではない。ドライ・エッチング・プロセスは方向性があるが、異なる結晶面または配向に対してほぼ非選択的であり、すなわち、半導体基板をすべての方向に沿ってほぼ等しい速度でエッチングする。本発明の特定の好ましい実施形態では、ドライ・エッチングは反応性イオン・エッチング（ＲＩＥ）プロセスを使用して実施される。
【００４３】
半導体基板の結晶学的エッチングは、好ましくは、水酸化塩基のエッチング液、エチレン・ジアミン・ピロカテコール（ＥＤＰ）基のエッチング液などの、エッチング液を使用する、１つまたは複数のウェット・エッチング・プロセスによって実施される。これらのウェット・エッチング・プロセスは、通常、すべての方向に沿って半導体基板をエッチングするが、結晶学的選択性、すなわち異なる結晶面または方向に沿って大幅に異なるエッチング速度を伴う（本明細書では「結晶学的エッチング」と呼ばれる）。したがって、結晶学的エッチング・プロセスによって形成されるエッチング・パターンは、高速エッチングされる結晶面に沿って進行し、低速でエッチングされる結晶面によって最終的に終端する。
【００４４】
たとえば、約２３．４％のＫＯＨ、１３．３％のイソプロピル・アルコール（ＩＰＡ）、および６３．３％の水を備えるエッチング液は、約８０℃まで加熱された場合、｛１００｝面に沿っては約１．０ｉｍ／分のエッチング速度で単結晶シリコンをエッチングするが、｛１１０｝面に沿っては約０．０６ｉｍ／分のエッチング速度である。言い換えれば、このエッチング液は、｛１００｝面を｛１１０｝面の約１７倍の速度でエッチングする。したがって、こうしたエッチング液を使用して、｛１１０｝面で終端する凹部を形成するようにシリコン基板をエッチングすることができる。
【００４５】
これに対して、約４４％のＫＯＨおよび５６％の水を備えるエッチング液は、約１２０℃まで加熱された場合、｛１１０｝面に沿っては約１１．７ｉｍ／分、｛１００｝面に沿っては約５．８ｉｍ／分、および｛１１１｝面に沿っては約０．０２ｉｍ／分のエッチング速度で、単結晶シリコンをエッチングする。言い換えれば、このエッチング液は、｛１１０｝および｛１００｝面を、｛１１１｝面よりも大幅に高速（それぞれ５５０倍および２５０倍を超える速度）でエッチングする。したがって、こうしたエッチング液を使用して、｛１１１｝面で終端する凹部を形成するようにシリコン基板をエッチングすることができる。
【００４６】
通常、ドライ・エッチングは異方性エッチングに使用されるが、ＲＩＥなどの特定のドライ・エッチング技法は、結晶学的エッチングにも使用可能であることに留意されたい。ＲＩＥの場合、いくつかの気体が導入されたリアクタ内部に基板が配置される。無線周波（ＲＦ）電源を使用して混合気体内にプラズマが導入され、気体の分子をイオンに分解する。イオンはエッチング中の材料の表面に向かって加速され、これと反応して他の気体材料を形成する。これは、結晶学的な可能性のある、すなわち異なる結晶面または方向に沿った結晶学的な選択性を伴う、反応性イオン・エッチングの化学的部分として知られている。ＲＩＥは物理的な特徴も有し、イオンが十分な高エネルギーを有する場合、イオンはエッチングされる材料から化学反応なしに原子を追い出すことができる。このＲＩＥの物理的なエッチング特徴は高度な異方性を持つが、結晶学的選択性はない。したがってＲＩＥは、化学的エッチングおよび物理的エッチングの両方に関与する複雑なプロセスである。ＲＩＥの化学物質、および化学的特徴と物理的特徴とのバランスを慎重に調節することによって、このプロセスを使用して異方性エッチングまたは結晶学的エッチングのいずれかの結果を達成することができる。同様に、通常、ウェット・エッチングは結晶学的エッチングに使用されるが、特定のウェット・エッチングの化学物質は、異方性エッチング結果の達成にも使用可能である。
【００４７】
したがって、本発明は、異方性エッチング・プロセスにはドライ・エッチングを使用し、結晶学的エッチング・プロセスにはウェット・エッチングを使用することに限定されていないが、前述のような所望の異方性および結晶学的結果を達成するために使用可能な、すべての好適なエッチング・プロセスおよび技法を包含する。
【００４８】
半導体基板内に第１および第２の凹部を形成した後、第１および第２の素子領域でｎ−ＦＥＴおよびｐ−ＦＥＴを形成するために、追加のＣＭＯＳ処理ステップを実施することができる。ｎ−ＦＥＴおよびｐ−ＦＥＴは、ｎ−ＦＥＴおよびｐ−ＦＥＴのチャネルが、ｎ−ＦＥＴチャネルおよびｐ−ＦＥＴチャネル内のそれぞれのキャリアの移動度を向上させる等価結晶面に沿ってそれぞれ配向された第１および第２の凹部の内部表面に沿って延在するように、配置構成および構築される。
【００４９】
図５〜図１７は、本発明の一実施形態に従った、ハイブリッド・チャネル配向を伴うｐ−ＦＥＴおよびｎ−ＦＥＴを含むＣＯＭＳ回路を形成するために使用される、例示的処理ステップを示す。
【００５０】
最初に、｛１１０｝シリコン結晶面のうちの１つに整列された基板表面を有する半導体基板１０２を示す、図５を参照する。半導体基板は、トレンチ分離領域１０４によって互いに分離された、ｐ−ＦＥＴ素子領域（左側）およびｎ−ＦＥＴ素子領域（右側）を備える。
【００５１】
基板１０２を覆ってゲート誘電体層１０６が形成される。ゲート誘電体層１０６は、たとえば酸化、窒化、酸窒化（oxynitridation）などの、熱成長プロセスによって形成することができる。別の方法として、ゲート誘電体層１０６は、たとえば化学気相堆積（ＣＶＤ）、プラズマ支援ＣＶＤ、原子層堆積（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液堆積、および他の堆積プロセスなどの、堆積プロセスによって形成することができる。ゲート誘電体層１０６は、上記プロセスの任意の組み合わせを使用して形成することもできる。
【００５２】
ゲート誘電体層１０６は、酸化物、窒化物、酸窒化物、あるいは、金属ケイ酸塩および窒化金属ケイ酸塩を含むケイ酸塩、またはそれらすべてを含む、絶縁材料からなるが、これらに限定されることはない。一実施形態では、ゲート誘電体層１０６は、たとえばＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、およびそれらの混合物などの、酸化物からなることが好ましい。
【００５３】
ゲート誘電体層１０６の物理厚さは変化する可能性があるが、通常、ゲート誘電体層１０６は、約０．５ｎｍから約１０ｎｍの厚さを有し、約１ｎｍから約５ｎｍの厚さがより典型的である。
【００５４】
ゲート誘電体層１０６を形成した後、図６に示されるように、ゲート誘電体層１０６を覆ってブランケット誘電体ハード・マスク層１０８が堆積され、その後、１つはｎ−ＦＥＴ素子領域、１つはｐ−ＦＥＴ素子領域での、少なくとも２つのエッチング開口部を形成するためにパターニングされる。誘電体ハード・マスク層１０８は、酸化物、窒化物、酸窒化物、またはそれらの任意の組み合わせを備えることが可能であり、たとえば物理気相堆積または化学気相堆積などの堆積プロセスを使用して、堆積させることができる。好ましくは、誘電体ハード・マスク層１０８は窒化物を備え、約５０ｎｍから約１５０ｎｍ、より好ましくは約８０ｎｍから約１２０ｎｍの範囲内の厚さを有するが、この限りではない。
【００５５】
ブランケット誘電体ハード・マスク層１０８は、リソグラフィおよびエッチングによってパターニングすることができる。リソグラフィ・ステップは、好ましくはゲート・レベルを画定し、ブランケット誘電体ハード・マスク層１０８の上面にフォトレジスト（図示せず）を印加するステップと、フォトレジストを所望の放射線パターンに露出するステップと、従来のレジスト・ディベロッパ（resist developer）を使用して露出されたフォトレジストを現像するステップとを含む。次に、エッチング開口部を形成するために、１つまたは複数のドライ・エッチング・ステップを使用して、フォトレジスト内のパターンが誘電体マスク層１０８に転写される。本発明の誘電体ハード・マスク層１０８のパターニングで使用可能な好適なドライ・エッチング・プロセスには、反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング、プラズマ・エッチング、またはレーザ・アブレーションが含まれるが、これらに限定されることはない。好ましくは、エッチングは、ゲート誘電体層１０６上で終了する窒化物ＲＩＥステップによって実施される。その後、パターニングされたフォトレジストは、エッチングが完了した後にレジスト・ストリッピングによって除去される。
【００５６】
次にブロック・マスク（図示せず）が、ｎ−ＦＥＴ素子領域を覆うがｐ−ＦＥＴ素子領域は覆わずに選択的に形成され、その後図７に示されるように、ｐ−ＦＥＴ素子領域内でゲート誘電体層１０６が選択的にエッチングされる。ゲート誘電体層１０６の選択的エッチングは、基礎となる基板１０２内の半導体材料および誘電体ハード・マスク層１０８のマスキング材料に対して層１０６内のゲート誘電体材料を選択的にエッチングする、任意の好適なエッチング・プロセスによって実施することができる。好ましくは、またゲート誘電体層１０６が酸化物を備え、誘電体ハード・マスク層１０８が窒化物を備え、フッ化水素酸塩基のエッチング液が使用される場合、このエッチング液は、シリコンなどの半導体材料よりもかなり高速で酸化物をエッチングし、窒化物はまったくエッチングしない。
【００５７】
その後、ｐ−ＦＥＴ素子領域の選択的エッチングのために（前述の）異方性エッチング・ステップが実施され、それによって、図８に示されるように、ｐ−ＦＥＴ素子領域で半導体基板１０２内に凹部１１０が形成される。こうして形成された凹部１１０は、ほぼ長方形の断面を有し、｛１１０｝結晶面にほぼ整列された内部表面１１１を含む。好ましくは、異方性エッチング・ステップは、ｐ−ＦＥＴ素子領域の選択的エッチングのために以前に形成されたｎ−ＦＥＴブロック・マスクを使用する異方性ＲＩＥを含むが、この限りではない。
【００５８】
異方性エッチングに続き、図９に示されるように、酸化プロセスによって凹部１１０の内部表面を覆う犠牲酸化物（sacrificial oxide）層１１２が形成される。酸化プロセスは、熱酸化プロセスまたは化学酸化プロセスのいずれかとすることができる。
【００５９】
犠牲酸化物層１１２を形成した後、基板表面からｎ−ＦＥＴブロック・マスクが除去される。その後、図１０に示されるように、他のブロック・マスク（図示せず）が、ｐ−ＦＥＴ素子領域を覆うがｎ−ＦＥＴ素子領域は覆わずに選択的に形成され、続いてｎ−ＦＥＴ素子領域内でゲート誘電体層１０６が選択的にエッチングされる。ゲート誘電体層１０６の選択的エッチング後、ｐ−ＦＥＴブロック・マスクが除去される。
【００６０】
次に、ｎ−ＦＥＴ素子領域の選択的エッチングのために（前述の）結晶学的エッチング・ステップが実施され、それによって、図１１に示されるように、ｎ−ＦＥＴ素子領域で半導体基板１０２内に凹部１１４が形成される。好ましくは、｛１００｝面よりもかなり高速で｛１１０｝面をエッチングする水酸化塩基のエッチング液を使用するウェット・エッチング・プロセスを使用して、結晶学的エッチング・ステップが実施されるが、この限りではなく、その間に、ｐ−ＦＥＴ素子領域のエッチングを防止するためにマスクが使用される。別の方法として、結晶学的ＲＩＥプロセスを使用して結晶学的エッチング・ステップが実施される場合、前述のｐ−ＦＥＴブロック・マスクは、ゲート誘電体層１０６の選択的エッチング後も保持されるはずであるため、結晶学的ＲＩＥプロセス中にマスクとして使用することができる。したがって、このようにして形成された凹部１１４はほぼ三角形の断面を有し、｛１００｝結晶面にはほぼ整列されるが、｛１１０｝面に対しては４５°の角度で傾斜する、内部表面１１５を含む。
【００６１】
結晶学的エッチングに続き、好ましくは酸化物エッチング・プロセスによって、ｐ−ＦＥＴ素子領域から犠牲酸化物層１１２が除去され、それによって図１２に示されるように、凹部１１０および１１４の両方の内部表面１１１および１１５が露出される。凹部１１０の内部表面１１１は｛１１０｝面に沿って配向され、凹部１１４の内部表面１１５は｛１００｝面に沿って配向される。図１３は、図１２の半導体基板１０２の上面図を示し、異なる内部表面配向を伴う２つの凹部１１０および１１４を含む。
【００６２】
その後、図１４に示されるように、ゲート誘電体層１０６を形成するために上記に記載したものと同様のプロセスを使用して、凹部１１０および１１４を覆って追加のゲート誘電体層１１６および１１８が形成される。次に図１５に示されるように、構造全体を覆ってブランク・ゲート導体層１２０が堆積される。ゲート導体層１２０は、金属、金属合金、金属ケイ化物、金属窒化物、およびドーピング・シリコン含有半導体材料（ポリシリコン、ＳｉＧｅなど）などの、任意の好適な導電材料を備えることが可能であり、約５０ｎｍから約１５０ｎｍ、より典型的には約８０ｎｍから約１２０ｎｍの範囲内の層厚さを有することができる。その後、ゲート導体層１２０は、２つのゲート導体１２０Ａおよび１２０Ｂを形成するために（たとえば、化学的機械的研磨プロセスによって）平坦化され、ゲート導体１２０Ａおよび１２０Ｂの上部表面は、図１６に示されるように、誘電体ハード・マスク層１０８の上部表面と同一平面になる。その後、誘電体ハード・マスク層１０８は、図１７に示されるように、露出したゲート導体１２０Ａおよび１２０Ｂを形成するために移動される。
【００６３】
したがって図１７に示される構造は、ｐ−ＦＥＴ素子領域内の凹部を覆って形成されたｐ−ＦＥＴゲート誘導体層１１６およびｐ−ＦＥＴゲート導体１２０Ａ、ならびに、ｎ−ＦＥＴ素子領域内の凹部を覆って形成されたｎ−ＦＥＴゲート誘電体層１１８およびｎ−ＦＥＴゲート導体１２０Ｂを含む。ｐ−ＦＥＴゲート誘電体層１１６は、ｐ−ＦＥＴ素子領域内の凹部の内部表面に沿って延在するｐ−ＦＥＴチャネルの境界を画し、ｎ−ＦＥＴゲート誘電体層１１８は、ｎ−ＦＥＴ素子領域内の凹部の内部表面に沿って延在するｎ−ＦＥＴチャネルの境界を画する。
【００６４】
続いて、本明細書では詳細に説明しない従来のＣＭＯＳ処理ステップを実施して、図３に示されるものと同様の、ｐ−ＦＥＴ素子領域のｐ−ＦＥＴおよびｎ−ＦＥＴ素子領域のｎ−ＦＥＴを含む完全なＣＭＯＳ回路を形成することができる。
【００６５】
本発明の図面は例示の目的で提供されたものであり、一定の縮尺で描かれていないことに留意されたい。
【００６６】
以上、本発明について、特定の実施形態、特徴、および態様を参照しながら説明してきたが、本発明はこのように制限されるものではなく、むしろ有用性は他の修正、変形、適用範囲、および実施形態へと拡張されるものであり、それに応じて、こうした他の修正、変形、適用範囲、および実施形態は、本発明の趣旨および範囲内にあるものとみなされることを理解されよう。
【図面の簡単な説明】
【００６７】
【図１】矢印で具体的に示されたある結晶配向を伴うシリコン結晶単位セル（unit cell）を示す図である。
【図２】シリコン結晶単位セル内のある特定の結晶面を示す図である。
【図３】本発明の一実施形態に従った、｛１１０｝シリコン面のうちの１つに沿って配向された基板表面を有する半導体基板上に製造されたＣＭＯＳ回路を示す断面図であり、ＣＭＯＳ回路は、｛１１０｝シリコン面に沿って配向されたそのチャネルを有する少なくとも１つのｐ−ＦＥＴと、｛１００｝シリコン面に沿って配向されたそのチャネルを有する少なくとも１つのｎ−ＦＥＴとを含む。
【図４】本発明の一実施形態に従った、｛１００｝シリコン面のうちの１つに沿って配向された基板表面を有する半導体基板上に製造されたＣＭＯＳ回路を示す断面図であり、ＣＭＯＳ回路は、｛１００｝シリコン面に沿って配向されたそのチャネルを有する少なくとも１つのｎ−ＦＥＴと、｛１１０｝シリコン面に沿って配向されたそのチャネルを有する少なくとも１つのｐ−ＦＥＴとを含む。
【図５】本発明の一実施形態に従った、ハイブリッド・チャネル配向を伴うｐ−ＦＥＴおよびｎ−ＦＥＴを含むＣＯＭＳ回路を製造するために使用される、例示的処理ステップを示す図である。
【図６】本発明の一実施形態に従った、ハイブリッド・チャネル配向を伴うｐ−ＦＥＴおよびｎ−ＦＥＴを含むＣＯＭＳ回路を製造するために使用される、例示的処理ステップを示す図である。
【図７】本発明の一実施形態に従った、ハイブリッド・チャネル配向を伴うｐ−ＦＥＴおよびｎ−ＦＥＴを含むＣＯＭＳ回路を製造するために使用される、例示的処理ステップを示す図である。
【図８】本発明の一実施形態に従った、ハイブリッド・チャネル配向を伴うｐ−ＦＥＴおよびｎ−ＦＥＴを含むＣＯＭＳ回路を製造するために使用される、例示的処理ステップを示す図である。
【図９】本発明の一実施形態に従った、ハイブリッド・チャネル配向を伴うｐ−ＦＥＴおよびｎ−ＦＥＴを含むＣＯＭＳ回路を製造するために使用される、例示的処理ステップを示す図である。
【図１０】本発明の一実施形態に従った、ハイブリッド・チャネル配向を伴うｐ−ＦＥＴおよびｎ−ＦＥＴを含むＣＯＭＳ回路を製造するために使用される、例示的処理ステップを示す図である。
【図１１】本発明の一実施形態に従った、ハイブリッド・チャネル配向を伴うｐ−ＦＥＴおよびｎ−ＦＥＴを含むＣＯＭＳ回路を製造するために使用される、例示的処理ステップを示す図である。
【図１２】本発明の一実施形態に従った、ハイブリッド・チャネル配向を伴うｐ−ＦＥＴおよびｎ−ＦＥＴを含むＣＯＭＳ回路を製造するために使用される、例示的処理ステップを示す図である。
【図１３】本発明の一実施形態に従った、ハイブリッド・チャネル配向を伴うｐ−ＦＥＴおよびｎ−ＦＥＴを含むＣＯＭＳ回路を製造するために使用される、例示的処理ステップを示す図である。
【図１４】本発明の一実施形態に従った、ハイブリッド・チャネル配向を伴うｐ−ＦＥＴおよびｎ−ＦＥＴを含むＣＯＭＳ回路を製造するために使用される、例示的処理ステップを示す図である。
【図１５】本発明の一実施形態に従った、ハイブリッド・チャネル配向を伴うｐ−ＦＥＴおよびｎ−ＦＥＴを含むＣＯＭＳ回路を製造するために使用される、例示的処理ステップを示す図である。
【図１６】本発明の一実施形態に従った、ハイブリッド・チャネル配向を伴うｐ−ＦＥＴおよびｎ−ＦＥＴを含むＣＯＭＳ回路を製造するために使用される、例示的処理ステップを示す図である。
【図１７】本発明の一実施形態に従った、ハイブリッド・チャネル配向を伴うｐ−ＦＥＴおよびｎ−ＦＥＴを含むＣＯＭＳ回路を製造するために使用される、例示的処理ステップを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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