(57)【要約】  超音波検査システムは、4×補間を備えた波長可変ディジタルフィルタを利用している。このシステムは、試験すべき物体を走査するために使用され、試験信号を生成し、かつ、エコー信号を受信するための送信/受信デバイスを備えている。信号処理回路は、アナログバージョンのエコー信号を、メモリに記憶されるディジタルデータストリームの形態のディジタルエコー信号に変換するための1つまたは複数のディジタル-アナログ変換器を使用してエコー信号を処理する。データは、第1のデータ速度で記憶され、また、データ速度より遅い第2の速度で読み出される。平均値算出デシメータは、メモリからデータを受け取って処理し、それをIIRフィルタに供給し、引き続いてFIRフィルタに供給し、最後にボックスカーフィルタに供給し、それにより4倍であることが好ましい所与の係数だけデータの知覚分解能が向上する。
2009515145.tif 000002
【特許請求の範囲】
【請求項１】
試験すべき物体を走査するための超音波検出システムであって、
試験信号を生成し、かつ、応答エコー信号を受信する送信および受信デバイスと、
前記試験信号を超音波信号に変換し、前記超音波信号を試験すべきターゲット物体に印加し、超音波エコー信号を受信し、かつ、前記送信および受信デバイスのためのエコー信号を生成する変換器と、
前記送信および受信デバイスに結合された、前記エコー信号を受け取り、かつ、処理するための信号処理回路であって、アナログバージョンの前記エコー信号を、第1のサンプルレートで得られた、第1のデータ速度と結合したディジタルデータストリームからなるディジタルエコー信号に変換するための少なくとも1つのディジタル-アナログ変換器を備えた信号処理回路と、
ディジタル同調器回路であって、
前記ディジタルデータストリームを受け取るように構築された第1の回路セクションと、
前記第1の回路セクションに結合された、前記第1のデータ速度より遅い第2のデータ速度で前記ディジタルデータストリームを処理するように構築され、さらに、第2のサンプルレートを有する中間データストリームを前記ディジタルデータストリームから生成するように構築された第2の回路セクションと、
前記第2の回路セクションに応答して、前記エコー信号を表し、かつ、前記第1のデータ速度より速い第3のデータ速度で出力される第3のサンプルレートを有することを特徴とする最終ディジタルデータストリームを生成する第3の回路セクションと
を備えたディジタル同調器回路と
を備えたシステム。
【請求項２】
前記第2のサンプルレートが前記第1のサンプルレートより小さい、請求項1に記載のシステム。
【請求項３】
前記第3のデータ速度が前記第1のデータ速度と実質的に同じである、請求項1に記載のシステム。
【請求項４】
前記第1の回路セクションが、前記第1のデータ速度で前記ディジタルデータストリームを記憶することができるメモリを備え、前記第2の回路セクションが、前記メモリからのデータを処理し、かつ、有限インパルス応答(FIR)フィルタに出力データを提供する無限インパルス応答(IIR)フィルタを備え、それにより前記データに周波数フィルタリング機能が適用され、また、前記第3の回路セクションが、前記FIRフィルタから受け取ったデータを、所定の係数だけ前記データの知覚分解能が向上する方法で処理するボックスカーフィルタを備えた、請求項1に記載のシステム。
【請求項５】
前記第1の回路セクションが、前記ディジタルデータストリームを受け取る平均値算出デシメータを備え、前記平均値算出デシメータから前記中間ディジタルデータストリームが前記第1のサンプルレートより小さいサンプルレートで提供される、請求項1に記載のシステム。
【請求項６】
前記第2の回路セクションが有限インパルス応答(FIR)フィルタを備えた、請求項5に記載のシステム。
【請求項７】
前記第2の回路セクションが、前記ディジタルデータストリームに周波数フィルタリング機能を適用するための無限インパルス応答(IIR)フィルタをさらに備えた、請求項5に記載のシステム。
【請求項８】
デシメーティングFIRフィルタをさらに備えた、請求項5に記載のシステム。
【請求項９】
平均値算出デシメータおよびメモリを備え、前記平均値算出デシメータまたは前記メモリのいずれかとして前記第1の回路セクションを選択的に構成することができる、請求項1に記載のシステム。
【請求項１０】
前記第2の回路セクションが、FIRフィルタ、任意選択で選択可能なIIRフィルタおよび任意選択で選択可能なデシメーティングFIRフィルタを備えた、請求項9に記載のシステム。
【請求項１１】
前記第3の回路セクションが、前記第2の回路セクションから受け取ったデータを、所定の係数だけ前記データの知覚分解能が向上する方法で処理するボックスカーフィルタを備えた、請求項10に記載のシステム。
【請求項１２】
前記所定の係数が4に等しい、請求項4に記載のシステム。
【請求項１３】
前記メモリに結合された、前記IIRフィルタに提供されるデータサンプルの数を少なくするための平均値算出デシメータをさらに備えた、請求項4に記載のシステム。
【請求項１４】
前記第2のデータ速度が前記第1のデータ速度の1/4の速度である、請求項4に記載のシステム。
【請求項１５】
前記FIRフィルタが、印加されるフィルタクロックの10%未満である-6dB低域通過フィルタポイントを提供し、かつ、前記第3のデータ速度を決定する周波数選択性応答を提供するように設定された、請求項4に記載のシステム。
【請求項１６】
オペレータ設定可能値を提供することにより、使用者による前記FIRフィルタの帯域通過応答の設定を可能にする入力回路を備えた、請求項4に記載のシステム。
【請求項１７】
前記FIRフィルタおよび前記IIRフィルタが同期動作する、請求項4に記載のシステム。
【請求項１８】
元のデータ速度の4倍の速さのデータ速度を達成するために、前記メモリからサンプルデータをその元のデータ速度の1/4の速度でプレイバックし、かつ、前記メモリに記憶されている前記データを処理する手段を備えた、請求項4に記載のシステム。
【請求項１９】
前記FIRフィルタが、最大16個のディジタルハードウェア掛算器と共に使用される16個の値のみに基づく32個の係数を備えた対称32タップMACフィルタである、請求項4に記載のシステム。
【請求項２０】
多数のfLPF-6dBポイントからのオペレータによる選択を可能にする手段を備えた、請求項4に記載のシステム。
【請求項２１】
前記IIRフィルタが、-3dB遮断修正係数、所望の-3dB遮断周波数および修正-3dB遮断周波数を参照することによって少なくともその一部が計算された5つのIIRフィルタ係数を利用している、請求項4に記載のシステム。
【請求項２２】
前記FIRフィルタが、使用者によるプログラムが可能であり、それにより低域通過フィルタ機能または帯域通過フィルタ機能のいずれかに対する-6dBロールオフポイントを指定することができる、請求項21に記載のシステム。
【請求項２３】
前記ボックスカーフィルタが、前記ボックスカーフィルタが受け取るデータの可変深さの回転平均を生成するように構築された、請求項4に記載のシステム。
【請求項２４】
約0.1MHzから約25MHzまでの範囲で前記FIRフィルタの-6dB設定値を選択することができる、請求項4に記載のシステム。
【請求項２５】
前記システムが超音波試験機器を備えた、請求項1に記載のシステム。
【請求項２６】
前記システムが渦電流試験機器を備えた、請求項1に記載のシステム。
【請求項２７】
前記第1の回路セクションの前記データがバーストモードで受け取られる、請求項1に記載のシステム。
【請求項２８】
前記バーストモードが周期的であり、個々のサイクルの期間の約20パーセントにわたって存続する、請求項27に記載のシステム。
【請求項２９】
前記第1の回路セクションが、少なくとも1つのディジタル-アナログ変換器と前記ディジタル同調器回路のメモリとの間に結合された、前記メモリへの記憶に先だって前記ディジタルデータストリームを処理するための平均値算出デシメータを備えた、請求項1に記載のシステム。
【請求項３０】
前記平均値算出デシメータと前記メモリの間に配置された第1の選択回路であって、前記少なくとも1つのディジタル-アナログ変換器から供給される前記ディジタルデータストリームまたは前記平均値算出デシメータの出力のいずれかの前記メモリへの選択的供給を可能にするための第1の選択回路をさらに備えた、請求項29に記載のシステム。
【請求項３１】
前記メモリと前記FIRフィルタの間に結合された、前記IIRフィルタの選択的バイパスを可能にするための第2の選択回路をさらに備えた、請求項29に記載のシステム。
【請求項３２】
前記第1の選択回路と前記FIRフィルタの間に結合されたデシメーティングFIRフィルタをさらに備えた、請求項31に記載のシステム。
【請求項３３】
前記デシメーティングFIRフィルタと前記FIRフィルタの間に結合された第3の選択回路をさらに備えた、請求項32に記載のシステム。
【請求項３４】
前記FIRフィルタがその係数を動的に切り換えるように構築された、請求項29に記載のシステム。
【請求項３５】
前記ディジタル同調器回路が複数の選択可能動作モードで動作する、請求項33に記載のシステム。
【請求項３６】
前記選択可能動作モードが、
a. 0.2MHzないし1.2MHzの超低周波狭帯域モード
b. 1.7MHzないし2.6MHz、2.8MHzないし4MHzおよび4.4MHzないし6.6MHzの超低周波狭帯域モード
c. 0.5MHzないし4MHzの低周波狭帯域モード
d. 0ないし4MHzおよび8MHzないし12MHzの低周波狭帯域モード
e. 1.5MHzないし8.5MHzの中間周波帯域モード
f. 0.2MHzないし20MHz、2MHzないし21.5MHz、2MHzないし26MHzおよび8MHzないし25MHzの高周波広帯域モード
を含む、請求項35に記載のシステム。
【請求項３７】
試験すべき物体を走査するための超音波検出システムであって、
試験信号を生成し、かつ、応答エコー信号を受信する送信および受信デバイスと、
前記試験信号を超音波信号に変換し、前記超音波信号を試験すべきターゲット物体に印加し、超音波エコー信号を受信し、かつ、前記送信および受信デバイスのためのエコー信号を生成する変換器と、
前記送信および受信デバイスに結合された、前記エコー信号を受け取り、かつ、処理するための信号処理回路であって、アナログバージョンの前記エコー信号をディジタルデータストリームからなるディジタルエコー信号にサンプリングクロック速度で変換するための少なくとも1つのディジタル-アナログ変換器を備えた信号処理回路と、
ディジタル同調器回路であって、
前記データストリームを受け取るメモリと、
前記メモリから読み出されたデータを処理する無限インパルス応答(IIR)フィルタ、および前記IIRフィルタから出力される出力を受け取り、かつ、受け取ったデータに帯域通過機能を適用する有限インパルス応答(FIR)フィルタと、
前記IIRフィルタと前記FIRフィルタの間に挿入された、前記FIRフィルタのサンプルレートを調整するサンプルレート調整器と
を備えたディジタル同調器回路と
を備えたシステム。
【請求項３８】
前記FIRフィルタによって出力されるデータを処理するための出力レート調整器をさらに備えた、請求項37に記載のシステム。
【請求項３９】
累算器を介して動作するサンプルレート調整パラメータおよび前記サンプルレート調整器の掛算係数を生成するためのデータテーブルをさらに備えた、請求項38に記載のシステム。
【請求項４０】
前記サンプルレート調整器が、前記IIRフィルタから得られるデータを掛算する複数の掛算器および前記掛算器の出力を受け取る加算器を備えた、請求項38に記載のシステム。
【請求項４１】
前記掛算器が、第1、第2、第3および第4の掛算器を備えた、請求項40に記載のシステム。
【請求項４２】
前記サンプルレート調整器と共に動作し、前記サンプルレート調整器のフロープロセスを指定するフロー制御論理をさらに備えた、請求項38に記載のシステム。
【請求項４３】
前記FIRフィルタの中で処理されるデータポイントの数が、前記IIRフィルタから得られるデータポイントの数を所定の係数だけ超過する、請求項37に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、いずれも参照によりその開示全体が本明細書に組み込まれている、2005年10月14日に出願した、「ULTRASONIC FAULT DETECTION SYSTEM USING A HIGH DYNAMIC RANGE ANALOG TO DIGITAL CONVERSION SYSTEM」という名称の米国仮特許出願第60/726,798号、2005年10月14日に出願した、「ULTRASONIC DETECTION MEASUREMENT SYSTEM USING A TUNABLE DIGITAL FILTER WITH 4X INTERPOLATOR」という名称の米国仮特許出願第60/726,776号、および2005年10月14日に出願した、「DIGITAL TIME VARIABLE AMPLIFIER FOR NON-DETRUCTIVE TEST INSTRUMENT」という名称の米国仮特許出願第60/726,575号の利益および優先権を主張したものである。
【０００２】
本発明は、ターゲット物体に超音波パルスを送信し、ターゲット物体から検出されるエコー信号を解析することによって、たとえばエアラインウィングなどの極めて重要な構造の物体または材料中の内部構造傷を検出するために利用される超音波検出および測定システムに関する。また、本発明によるシステムおよび方法は、一般に、腐食測定、厚さ測定等々などのアプリケーションのために利用されるシステムに関している。より詳細には、本発明は、このようなシステムのために適合された4×補間器を備えた波長可変ディジタルフィルタに関する。
【背景技術】
【０００３】
超音波探傷器の従来技術は、本発明の譲受人のEpoch 4 Plus製品などの製品によって実証されている。General Electricから入手することができる競合製品は、USM 35X探傷システム、USN 58L探傷システムおよびUSN 60探傷システムとして知られている。従来技術による超音波探傷器には、通常、極めて複雑なアナログフロントエンドが利用されているが、これらのアナログフロントエンドには多くの部品が含まれており、特定の用途および設定のための較正、信頼性、セットアップ時間、結果の無矛盾性および最適化の点で、とりわけ困難な問題を提起している。
【０００４】
従来技術による典型的な超音波探傷器には、試験すべき物体に対向して配置される、多くの異なる周波数帯域で動作し、かつ、慎重な較正および維持を必要とする利得較正器、前置増幅器および減衰器、可変利得増幅器、高域通過アナログフィルタおよび低域通過アナログフィルタなどの多くのアナログ回路と共に動作する変換器が含まれている。
【０００５】
したがって、現在の探傷器は、このような機器の設計者および使用者に多くの問題をもたらしており、それらの複雑性のためにそれらの障害追跡および修理に強い影響を及ぼしている。これらの問題には、変換器から見た、信号経路の内外でスイッチされる異なる利得増幅器によって変化する整合入力インピーダンスなどの問題が含まれている。これは、周波数応答に悪影響を及ぼし、様々な利得非線形性の原因になっている。アナログ回路は信号経路の内外でスイッチされるため、それは較正の問題を提起している。
【０００６】
既存の探傷器が抱えている他の問題は、それらの背面壁減衰性能に起因する問題であり、試験中の物体の背面壁に極めて近い位置に存在している傷を検出する能力に強い影響を及ぼしている。この問題は、とりわけ時間変化利得関数の問題を提起しており、従来技術によるデバイスの利得範囲および利得変化率を制限している。
【０００７】
従来技術のもう1つの欠点は、利用されているアナログ-ディジタル変換器のフル振幅スケールと整合する信号レベルを変換器に提供するために、このようなアナログ-ディジタル変換器の中間点に入力信号を維持するためにはヌルにしなければならない異なる直流オフセット誤差を有する信号経路に個々の増幅器が配置されるアナログ回路結合方法に起因している。したがって、従来技術における誤差ヌル化プロセスは、雑音に起因する直流基線の測定精度が悪いため、とりわけ大きい利得での信頼性が低い。
【０００８】
既存の探傷器のフロントエンドの情熱的なアナログ実施態様は、機器のダイナミックレンジ全体を利用しなければならない必要性に起因する問題をさらに提起しており、様々な利得線形性較正の問題をもたらしている。
【０００９】
米国特許第5,671,154号に、本発明による装置および方法のための背景情報を提供している従来技術による超音波検査装置が記載されている。同調可能ディジタルフィルタ構成が米国特許第6,141,672号に記載されている。
【特許文献１】米国仮特許出願第60/726,798号
【特許文献２】米国仮特許出願第60/726,776号
【特許文献３】米国仮特許出願第60/726,575号
【特許文献４】米国特許第5,671,154号
【特許文献５】米国特許第6,141,672号
【特許文献６】米国特許第4,497,210号
【特許文献７】米国特許第6,789,427号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、一般に、物体を超音波検査および測定するための装置および方法であって、上で言及した従来技術の欠点が回避され、あるいは改善された装置および方法を提供することである。
【００１１】
本発明の他の目的は、より単純な回路で実施された超音波検査装置および方法を提供することである。
【００１２】
本発明の他の目的は、使用に先立って必要な較正プロセスおよび調整プロセスがより短く、かつ、より単純な超音波検査装置および方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明のさらに他の目的は、4×補間を備えた波長可変ディジタルフィルタを使用した超音波検査装置および方法を提供することである。本発明の一実施形態によれば、試験すべき物体を走査するための超音波検出システムであって、試験信号を生成し、かつ、応答エコー信号を受信する送信および受信デバイスを備えたシステムが提供される。試験信号を超音波信号に変換し、超音波信号を試験すべきターゲット物体に印加し、超音波エコー信号を受信し、かつ、送信および受信デバイスのためのエコー信号を生成する変換器が提供される。送信および受信デバイスに結合された、エコー信号を受け取り、かつ、処理するための信号処理回路は、アナログバージョンのエコー信号をサンプリングクロック速度でディジタルデータストリームの形態のディジタルエコー信号に変換するための1つまたは複数のディジタル-アナログ変換器を備えている。
【００１４】
第1のデータ速度でデータストリームが記憶され、また、記憶されたデータストリームをデータ速度より遅い異なる速度で読み出すことができるメモリが提供される。メモリに結合された平均値算出デシメータを使用してデータに低域通過フィルタリング機能が適用され、また、データに帯域通過機能を適用するために、平均値算出デシメータからデータを受け取り、かつ、出力データを有限インパルス応答(FIR)フィルタに提供する無限インパルス応答(IIR)フィルタに平均値算出デシメータの出力が提供される。最後に、ボックスカーフィルタによって、4倍であることが好ましい所与の係数だけデータの知覚分解能が向上する方法で、FIRフィルタからのデータが補間される。
【００１５】
FIRフィルタは、印加されるフィルタクロックの約6%である6dB低域通過フィルタポイントを提供する周波数選択性応答を提供するFIRフィルタであることが好ましい。クロック速度は、任意のレベルに設定することができるが、12.5MS/sないし100MS/s(メガサンプル/秒)以上の範囲内で設定されることが好ましい。フィルタは、MACフィルタとして実施することができる。
【００１６】
本発明の他の特徴および利点は、添付の図面を参照して行う本発明についての以下の説明から明らかになるであろう。
【発明を実施するための最良の形態】
【００１７】
最初に図1および2を参照して、本発明の一般的な環境および本発明によって解決される様々な問題に対する背景情報について説明する。
【００１８】
図1では、超音波送受信ユニット10は、所定の周期でプローブまたは変換器12に超音波パルス信号10aを送信している。プローブまたは変換器12は、鋼材料などのターゲット物体14に、直接または水あるいは水晶などの遅延材料を介して結合されている。図2に示すように、プローブ12は、トリガパルス信号12aを超音波パルス10aに変換し、ターゲット物体14を介して送信している。ターゲット物体14に印加された超音波パルス10aは、引き続いてターゲット物体14の底部表面14aで反射し、プローブ12によって受信される。プローブ12は、反射波を電気信号に変換している。この電気信号は、電気エコー信号10bとして超音波送受信ユニット10に供給される。超音波送受信ユニット10は、電気信号10bを増幅し、増幅した信号11をエコー信号11として信号処理デバイス16に送信している。
【００１９】
エコー信号11には、底部表面14aで反射した波に対応する底部表面エコー11a、および物体14中の傷14bに起因する傷エコー11bが含まれている。また、超音波エコーパルス11の周波数は、プローブ12に組み込まれている超音波バイブレータの厚さまたは他の特性で決まる。検査に使用される超音波パルス10aの周波数は、数十kHzないし数十MHzに設定されている。したがって、エコー信号11に含まれている底部表面エコー11aおよび傷エコー11bの信号波形の周波数範囲は、0Hzから数十MHzまでの広い範囲をカバーしている。
【００２０】
信号処理デバイス16は、超音波送受信ユニット10から受け取ったエコー信号11の様々な信号処理を実行しており、また、信号処理デバイス16は、1つまたは複数の傷の有/無を表す出力結果をディスプレイユニット18に表示している。エコー信号11を信号処理し、かつ、エコー信号を表示するために、パルス信号10aと同期したトリガ信号Sが超音波送受信ユニット10から信号処理デバイス16に供給されている。
【００２１】
上で説明した構造の傷検査装置の場合、超音波送受信ユニット10から出力されるエコー信号11には、底部表面エコー11aおよび傷エコー11bの他に一定の量の雑音が含まれている。超音波パルス11に含まれている雑音の量が多い場合、検査結果の信頼性が著しく低下する。雑音は、大まかに電気雑音および材料雑音に分類される。
【００２２】
電気雑音には、電磁波をプローブ12、超音波送受信ユニット10、接続ケーブルたとえばケーブル13などの中に混合することによって生じる外部雑音と、1つまたは複数の増幅器および超音波送受信ユニット10に組み込まれている1つまたは複数の増幅器によって生成される内部雑音が含まれている。
【００２３】
エコー信号11に含まれている雑音の低減は、超音波検査を高い精度で実行するためには極めて重要である。従来、エコー信号11に含まれている雑音成分の抑制にはアナログフィルタが使用されている。たとえば、広範囲にわたる周波数成分を有する電気雑音に対して、超音波エコーの周波数成分を通過させるためにBPF(帯域通過フィルタ)が使用されている。また、材料雑音にはLPF(低域通過フィルタ)またはBPFが使用されており、傷エコー11b(図2)の周波数分布は、信号散乱によって生成されるエコーの周波数分布より低いことが分かる。アナログフィルタが使用されるこの方法によれば、エコー信号11bに含まれている雑音成分を所定のレベルに等しいかあるいはそれより低いレベルまで抑制することができる。
【００２４】
傷エコー信号の周波数分布は、ターゲット物体14の超音波減衰特性に基づいて変化することは広く知られている。したがって、散乱したエコーなどによって示される材料雑音のためにBPFを使用する場合、ターゲット物体14に応じた最適特性を有するフィルタが使用されることが望ましい。しかしながら、アナログフィルタの通過周波数特性は容易に変更することができないため、ターゲット物体14に関連する様々な材料の異なる超音波減衰特性に対応する異なる通過周波数特性を有するより多くのフィルタを準備しなければならない。ターゲット物体14の材料特性に応じて異なるフィルタが使用されるこの方法には、動作性上の利点または経済性上の利点対総合システムのコストおよび複雑性を考慮すると、実際的な困難が伴っている。
【００２５】
傷エコー11bは、場合によっては、ターゲット物体14の前面表面14cの極めて近くに存在していることがあり、その場合、傷エコー11bは、送信パルス10aの後縁の近傍に位置することになる。そのため、戻ってくる傷エコー11bを妨害しないためには、送信パルス10aの後縁(図3に後縁10atとして拡大されている)の末端は、可能な限り速やかにゼロ基線10abに設定することが望ましい。ゼロ基線7aまでの整定時間は、探傷器の近表面分解能の決定要因である。
【００２６】
超音波送受信ユニット10の利得は、最大110dBまで調整することができる(欧州規格EN 12668-1の要求による)ことを考慮すると、超音波送受信ユニット10内の利得増幅段の前段の基線誤差が微小量であっても、利得レベルが過度に高く設定されると、利得増幅段の出力部における大きな誤差の原因になる。
【００２７】
結果として生じる信号処理デバイス16への入力の基線誤差は、
(a) 画面上の信号の最大垂直変位が基線のオフセットの量によって小さくなり、そのために傷エコーを検出する機器の感度が鈍くなるため、ダイナミックレンジが狭くなる原因になるか、あるいは、
(b) 振幅が十分に大きい場合、1つまたは複数の利得増幅段が飽和し、そのためにエコー信号の検出が完全に妨害される原因になるかのいずれかである。
【００２８】
従来、上で説明した基線誤差の問題は、2つの方法のうちのいずれかによって対処されている。第1の手法によれば、送信パルス10aの後縁10atの低周波部分をフィルタ除去するために、超音波送受信ユニット10の入力の信号経路にHPFが使用されている。送信パルス10aの後縁10atは、近似点線7cで示されているように、HPFによって改善することができる。
【００２９】
しかしながら、HPF解決法の有効性は、いくつかの点で限定されている。第1に、送信パルス10aの後縁10atの低周波部分を最小化するためには、HPFの遮断周波数(f HPF-3dB)を可能な限り高くしなければならない。たとえば、プローブ12の励起周波数が10MHzで、f HPF-3dBが5MHzの場合、受信器基線に対する望ましくない影響が著しく抑制される。
【００３０】
残念なことには、プローブ12の励起周波数に500kHzという低い周波数を使用することは、そのためにf HPF-3dBを500kHz未満にする必要があるため、一般的ではない。このHPF解決法は、送信パルス10aの後縁10atの望ましくない量の低周波部分がHPFの通過を許容され、基線誤差の原因になるため、この周波数範囲ではその有効性が著しく損なわれる。
【００３１】
第2に、増幅器回路の損傷を防止するために、超音波送受信ユニット10の第1の増幅器段(図示せず)に印加される送信パルスの最大振幅が数ボルトに制限されている(クランプされている)。パルスが印加される毎に増幅器が飽和することになる利得レベルで超音波送受信ユニット10を動作させることはごく一般的である。フィルタが臨界制動されない場合、飽和した後のフィルタの応答は、送信パルス10aの後縁が、フィルタが適用されない場合よりいっそう悪くなる原因になる。臨界制動を保障するべく調整された多数のフィルタを製造済みの個々の機器に持たせることは可能であるが、フィルタ成分の製造可能性および長期温度変動を考慮すると、実際的な困難が伴う。
【００３２】
また、増幅器は、一度飽和すると、線形動作領域に増幅器が復帰するまで相当の時間を要することに留意されたい。これは、送信パルス10aの後縁がゼロ基線に復帰するまでの間に要する時間が、増幅器入力信号が飽和レベル未満(すなわち線形動作範囲内)に維持されている場合より長くなる原因になっている。
【００３３】
基線誤差の問題に対処するために使用されている代替方法は、クランプされた送信パルス10aを超音波送受信ユニット10の入力に直接結合することである。この方法によれば、HPFフィルタまたはBPFフィルタが使用されていないため、上で説明した複数の問題のうちの1つが回避される。
【００３４】
直接結合解決法の有効性は、2つの点で制限されている。第1に、この直接結合解決法は、送信パルス10aの後縁10atの低周波部分を小さくするために何もしていない。第2に、超音波送受信ユニット10の増幅器の基線誤差およびオフセット誤差の直流成分が信号経路を通過して増幅される。これは、場合によっては、以下でさらに説明する様々なダイナミックレンジおよび飽和の問題の原因になっている。
【００３５】
従来、探傷器は、傷測定シナリオのための最適設定を選択するために、フィルタを使用して、あるいは直接結合を介して使用者が機器を操作することができる準備を有している。
【００３６】
次に図3を参照すると、変換器12は、2つの前置増幅器110および112のみに直接提供される出力13aを有しているが、前置増幅器112は、第3の増幅器122に供給している。これらの増幅器の信号は、それぞれ周波数応答トリムおよびフィルタブロック116、118および120で処理され、引き続いて3つのチャネルA、B、Cに沿って差動増幅器ドライバ126、128および130に提供される。次に、3つのチャネルに沿ったアナログ信号がそれぞれA/D変換器132、134および136に直接提供される。これらのA/D変換器のディジタル出力は、次に、制御および記憶ブロック142、ディジタル対数積分器時間変化利得146および測定ゲート検出および複合A-走査圧縮回路152を組み込んだ書替え可能ゲートアレイ140に供給される。このFPGA140は、ディスプレイ18に信号を提供しているDSP160と共に動作している。
【００３７】
次に、図3に示す書替え可能ゲートアレイ140を参照しながら、その一部を実施した図4に注目すると、その実時間サンプルデータ制御および記憶、フィルタリング機能および補間機能が含まれている。
【００３８】
前置きとして、図4に示すブロック図は、事実上、デバイスの通過帯域設定値によって決まる適合可能サンプリングレートを備えた波長可変ディジタルフィルタを提供していることに留意されたい。このデバイスは、超音波および渦電流工業試験機器に使用されることが意図されている。
【００３９】
以下に示す用語の定義は、本明細書に記載されている本発明の実施形態に適用される。
サンプルデータ:アナログ-ディジタル変換器システムによって生成される出力データ。
サンプルレート:サンプルデータがアナログ-ディジタル変換器によってサンプルされたレートであり、MS/sで表される。このサンプルレートは、このデータの特性とみなされ、1/(個々のサンプル値に割当てられる時間期間)に等しい。
有効サンプルレート:アナログ-ディジタル変換器の出力に提供されるサンプルデータから引き出されるデータのサンプルレートであり、MS/sで表される。この有効サンプルレートは、データの特性とみなされ、1/(個々のサンプル値に割当てられる時間期間)に等しい。
サンプリングレート:アナログ-ディジタル変換器がその入力信号をサンプルする速度であり、百万サイクル/秒(MHz)で表される。
データ転送速度、転送速度またはデータ速度:信号処理経路の1つのステージから次のステージへデータが移動する速度であり、MHzで表される。
データ処理速度または処理速度:信号処理経路内の特定の位置でデータが処理される速度であり、MHzで表される。
【００４０】
本発明による補間器部分は、100MS/s A/D変換器サンプルデータのみを使用しつつ、ナイキスト周波数(50MHz)未満の周波数に対して400MS/sの有効サンプルレートを生成している。
【００４１】
本発明の譲受人のEpoch 4 シリーズなどの既存の探傷器製品は、連続する2つの測定サイクルを実行することによって、事実上、A/D変換器のサンプルクロックの分解能が向上する交互配置機能を有している。
【００４２】
変換器プローブおよび検査中の物体が互いに対して運動中の状態にある場合、交互配置による望ましくない影響が生じる。交互配置している間、正確な測定結果を得るためには、超音波測定事象は再現可能でなければならない。したがって、試験中の物体に対する変換器プローブの配置は、交互配置期間の間、可能な限り不変の状態を維持しなければならない。
【００４３】
本発明の手法によれば、新規な方法で、複数の測定サイクルを介在させる必要なく、A/D変換器のサンプリングレートを超える実効4倍のサンプリングレートの向上が達成される。
【００４４】
図4をさらに参照すると、RAW RAM205は、基本的に、図3に示す要素142に対応しており、図3に示す変換器132、134、136などのアナログ-ディジタル変換器からのデータを記憶するデバイスを構成している。RAW RAM205は、100MHzのデータ転送速度でデータを記憶し、かつ、プレイバックすることができる。たとえば25MHzのクロック速度で動作している場合、RAW RAM205から読み出されたデータは、平均値算出デシメータ206に供給される。平均値算出デシメータ206は、イネーブル信号201を受け取り、平均値算出デシメータ206がそれぞれイネーブルされたか否かに応じて、サンプルデータまたは有効サンプルをIIR(無限インパルス応答)フィルタ207に提供し、IIRフィルタ207は、IIR係数レジスタ202に記憶されている、オペレータによる設定が可能な値によって定義されているフィルタリング機能に基づいてデータをフィルタリングする。図4bに示すように、RAW RAM205の前段に平均値算出デシメータ206を配置し、RAW RAM205の出力をIIRフィルタ207に提供することも本発明の範囲内である。この無限インパルス応答形フィルタは、図に示すように、フィルタクロックイネーブル211によってイネーブルされるフィルタクロック212で決まる速度で動作し、IIRフィルタ207にゲートフィルタクロック216を提供している。
【００４５】
有限インパルス応答(FIR)フィルタ208は、FIR係数レジスタ203に記憶されているデータによって具体化され、かつ、定義される他のフィルタリング機能を提供している。FIRフィルタ208は、IIRフィルタ207と同期して動作している。ボックスカーフィルタ209は、FIRフィルタ208からサンプルデータを受け取り、そのデータ出力をデータ215の形態で提供している。ボックスカーフィルタ209は、フィルタクロック212の速度で動作し、さらに、図に示すようにボックスカー深さ信号213によって制御されている。
【００４６】
したがって図4に示す回路は、論理ゲート、ゲートアレイなどの形態の必要なディジタルハードウェアを最少にする一方で、ディジタルデータをフィルタリングし、かつ、最適フィルタ応答を提供している。ディジタルハードウェアの最少化により、FPGA(書替え可能ゲートアレイ)に必要なサイズおよびコストが低減され、また、電力消費量が少なくなっている。携帯型機器の電池寿命をより長くするためには、電力消費量が少ないことが重要である。また、アナログフィルタ実施態様と比較すると、本発明により、さらに、部品の数が著しく減少し、かつ、通過帯域周波数の制御が改善される。
【００４７】
本発明には、以下の準備が含まれている。
a) 100MS/s A/D変換器のサンプリングレートの1/4の速度でのRAW RAM205からのサンプルデータ204(DATA_IN)の「プレイバック」。RAW RAM205からの25MHzのデータ転送速度が得られる。
b) 400MS/sの一定の有効サンプルレートを維持するための、ボックスカーフィルタ209に入力されるデータの補間。
【００４８】
本発明に含まれている補間によれば、従来のディジタルフィルタ実施態様に必要と思われる周波数より低い周波数のフィルタクロック212(100MHz)を使用することができる。電力消費量はクロック速度に正比例するため、周波数がより低いフィルタクロックの使用により、同じく電力消費量が少なくなっている。
【００４９】
本発明の一態様によれば、-6dB周波数(f LPF-6dB)とフィルタクロック周波数212(FILTER_CLK)の間の関係が、
fLPF-6dB<FILTER_CLKの10%      [式1]
である場合、FIR低域通過フィルタ208の最適周波数選択性応答が達成される。
【００５０】
式1で表される関係は、説明されている本発明の実施形態に使用されている、32個の係数を備えた対称32タップMACフィルタであるFIRフィルタのトポロジーに基づいている。これは、16個のディジタルハードウェア掛算器および適度な記憶容量のみを使用して極めて良好な周波数選択性応答が提供されるため、望ましいトポロジーである。対称FIRフィルタの場合、16個の値の各々が2回使用されるため、32個の係数に必要なディジタルハードウェア掛算器は、たったの16個にすぎない。
【００５１】
上で説明したように、変換器132、134、136(図3)のうちの任意の変換器などの100MS/s A/D変換器のディジタル出力信号は、100MHzの速度でRAW RAM205にDATA IN204を転送しているディジタル論理回路(図示せず)に接続されている。RAW RAM205から平均値算出デシメータ206へのサンプルデータの連続転送は、CLK 25M210によって25MHzの処理速度で同期制御されている。100MS/s A/D変換器は、個々の測定周期のごく一部(たとえば1msのうちの200μ秒)の間、バーストモードで動作していることに留意することは重要である。したがって後処理装置は、データバッファがオーバフローすることなくすべてのデータを連続的に処理するための十分な時間を有している。
【００５２】
図5は、100MS/sサンプルデータ220と、25MHzのデータ転送速度でRAW RAM205からプレイバックされた同じデータ222との間の有効時間スケール差を示したものである。データポイント220および222として図5に示されているサンプルデータは、それらが処理される速度を除き、全く同じである。
【００５３】
このデータプレイバックの概念は、可変フィルタレートクロックを使用して、上で言及した式1(便宜上、もう一度繰り返しておく)で表される関係に可能な限り近い関係を維持するための基礎をなしている。
fLPF-6dB<FILTER_CLKの10%      [式1]
【００５４】
この概念により、100MS/s A/D変換器サンプルデータおよび100MHz最大データ処理速度のみを使用して400MS/sの有効サンプル分解能が達成される。
【００５５】
以下、IIRフィルタ207およびFIRフィルタ208の実施態様を詳細に説明する。
【００５６】
知られているように、二次IIRフィルタは、次の式に従って動作している。
Dout[n]=(Din[n]*A0)+(Din[n-1]*A1)+(Din[n-2]*A2)+(Dout[n-1]*B1)+(Dout[n-2]*B2)
上式で、A0、A1、A2、B1およびB2はフィルタ係数を表している。
【００５７】
これらの5つの係数値はソフトウェアによって計算され、IIRフィルタ207を同調させるべくレジスタにロードされ、可変周波数二次高域通過フィルタが生成される。この方法によれば、IIRフィルタを波長可変にすることができ、最終使用者は、様々なアプリケーションに必要な極度に発散したレンジのフィルタ特性を構築することができる(FIRフィルタセクションと共同して)。
【００５８】
これらの5つのIIRフィルタ係数を生成するためには、次の式を使用しなければならない。
c=sqrt(3)*(sqrt(2-0.75)-0.5)
Fc=0.5-(c*Fo/Fs)
wo=tan(π*Fc)
K1=3*wo
K2=3*(wo)＾2
A0=K2/(1+K1+K2)
A1=-(2*A0)
A2=A0
B1=-(2*A0*(1/K2-1))
B2=1-(A0+A1+A2+B1)
上式で、
c=3dB遮断修正係数
Fo=所望の-3dB遮断周波数
Fc=「修正」-3dB遮断周波数
A0、A1、A2、B1、B2=IIRフィルタ係数
である。
【００５９】
また、知られているように、FIRは、入力データを32個のフィルタ係数(対称FIRの場合、16個の入力値の各々が2回使用される)でディジタル的に巻き込むことによって動作している。これらの16個のフィルタ係数値は、低域(帯域)通過フィルタの1つまたは複数の-6dBロールオフポイントを規定するべく、ソフトウェアによって計算され、レジスタにロードされる。この方法によれば、FIRフィルタを波長可変にすることができ、最終使用者は、様々なアプリケーションに必要な極度に発散したレンジのフィルタ特性を構築することができる(IIRフィルタセクションと共同して)。
【００６０】
FIRフィルタは、ロードされる16個の係数値に応じて、帯域通過フィルタまたは低域通過フィルタとして機能することができる。これらの係数の計算を以下に列記しておく。
【００６１】
FIRを低域通過モードにするためには、次の式を使用して係数を生成しなければならない。
n=-((32-1)/2):1:((32-1)/2)
filter_imp_resp[n]=sin(2*π*Fc/Fs*n)/(π*n)
coef[n]=filter_imp_resp*win
coef=coef/sum(coef)
上式で、
Fc=所望の-6dB周波数(単位MHz)
Fs=フィルタサンプリング周波数(単位MHz)
win=ハミング窓係数
である。
【００６２】
FIRを帯域通過モードにするためには、次の式を使用して係数を生成しなければならない。
n=-((32-1)/2):1:((32-1)/2)
filter_imp_resp=(2*sin(π*((FH-FL)/Fs)*n).*cos(π*((FH+FL)/Fs)*n))./(π*n)
coef=filter_imp_resp.*win
fO=((FH+FL)/2)/(Fs/2)
coef=coef/abs(exp(-j*2*π*(0:taps-1)*(fo/2))*(coef.'))
上式で、
FH=所望の上限遮断(-6dB)周波数(単位MHz)
FL=所望の下限遮断(-6dB)周波数(単位MHz)
Fs=フィルタサンプリング周波数(単位MHz)
win=ハミング窓係数
である。
【００６３】
いずれの場合(帯域通過および低域通過)においても、ハミング窓係数は、以下によって定義しなければならない。
win[0]=0.08       win[1]=0.089416    win[2]=0.11728
win[3]=0.16245    win[4]=0.22308     win[5]=0.29668
win[6]=0.38024    win[7]=0.47034     win[8]=0.5633
win[9]=0.6553     win[10]=0.74258    win[11]=0.82157
win[12]=0.88903   win[13]=0.9422     win[14]=0.9789
win[15]=0.99764   win[16]=0.99764    win[17]=0.9789
win[18]=0.9422    win[19]=0.88903    win[20]=0.82157
win[21]=0.74258   win[22]=0.6553     win[23]=0.5633
win[24]=0.47034   win[25]=0.38024    win[26]=0.29668
win[27]=0.22308   win[28]=0.16245    win[29]=0.11728
win[30]=0.089416  win[31]=0.08
【００６４】
本発明の方法によれば、新規な方法で、IIRフィルタ207への入力に先だってデータが処理され、FILTER CLK212を介してフィルタレートが調整され、かつ、FIRフィルタ208を出た後のボックスカーフィルタ209の中で新規なデータ処理が展開される。
【００６５】
ボックスカーフィルタ209は、単純に、データに対する可変深さの回転平均を生成するデバイスである。その目的は、フィルタレートに無関係に400MS/secの出力サンプルレートを提供するために、FIRフィルタ段およびIIRフィルタ段から出力されるデータをアップサンプルすることである(直線補間を介して)。
深さの式    サンプル周波数デルタ
1 data[n]=data[n]                                   x1
2 data[n]=(data[n]+data[n-1])/2                      x2
4 data[n]=(data[n]+data[n-1]...+data[n-3])/4           x4
8 data[n]=(data[n]+data[n-1]...+data[n-7])/8           x8
【００６６】
適切な深さを選択することにより、FIRフィルタおよびIIRフィルタに使用されるサンプル周波数に無関係に400MS/sの出力サンプルレートを維持することができる。したがって4:1の一定の補間率が可能であり、かつ、最大可能範囲の遮断周波数を依然として提供することができる。
【００６７】
デシメータ206は、12.5MHzのフィルタレートが選択された場合にのみイネーブルさせることができる。DEC IN201がイネーブルされると、両方の読出しサイクルの間、データポイントのすべての対がまとめて平均化され、かつ、保持される。12.5MS/sの速度で動作しているFIRフィルタ208およびIIRフィルタ207は、次に、他のすべてのデータポイントを読み出し、事実上、データのサンプルレートを2分の1にする。この方法によれば、従来のデシメーションと比較して、元の信号の保存を改善することができる。
【００６８】
以下は、2点平均値算出デシメータ206の挙動を説明したものである。DEC_IN201がイネーブルされると、
data[0]=data[1]=(data[0]+data[1])/2
data[2]=data[3]=(data[2]+data[3])/2
data[4]=data[5]=(data[4]+data[5])/2
等々になり、DEC_IN201がディセーブルされると、
Data[n]=data[n]
になる。
【００６９】
図6aないし9bを参照すると、簡潔にするために、様々な図に示されている波形は、すべて、フィルタの通過帯域中の波形である。したがって帯域外周波数の波形は、図には示されていない。
【００７０】
以下は、本発明が個々のフィルタ処理速度設定値で動作する様子を説明したものである。すべてのフィルタレート設定値に対して、RAW RAM205から平均値算出デシメータ206へのデータ転送速度は25MHzである。ボックスカーフィルタ209の出力データ速度は100MHzである。これらの速度は、フィルタレート216が変化しても不変である。ボックスカーフィルタ209からのオーバサンプル400MS/S出力data_out215は、アナログ-ディジタル変換器から提供される100MSサンプルデータから引き出される出力であるため、有効サンプルレートである。本発明者は、異なるフィルタ性能パラメータを備えた好ましい実施形態を実現するためには、A/D変換器のサンプリングレートとRAW RAM205の出力データ転送速度の間の比率を4:1以外の比率にすることも可能であることを認識している。
【００７１】
図6a、7a、8aおよび9aには、信号処理連鎖の個々のステージにおけるデータ処理効果を明確に示すために、垂直方向に整列したサンプルポイントの波形が示されている。本発明の好ましい実施形態は、実際には、後続する波形と波形の間に100MHzないし数百MHzのクロック遅延を有することになり、したがってサンプルデータが信号処理連鎖を通過する際に、波形サンプルポイントが右側へシフトすることになる(図示せず)。
【００７２】
図6b、7b、8bおよび9bには、連続するディジタル信号とディジタル信号の間の処理遅延がタイミング図で示されている。しかしながら、遅延の大きさは、本発明の好ましい実施形態の実際の遅延と必ずしも整合していない。
【００７３】
図6aないし9bには、以下で説明する4つのシナリオ(a)ないし(d)が示されている。
【００７４】
(a) フィルタレート216が100MHzに設定された有効400MS/sサンプルレート
【００７５】
図6aおよび6bから分かるように、平均値算出デシメータ206の出力レジスタは、25MHzの速度で更新される。Filter_Rate216が100MHzに設定されると、IIRフィルタ207は、平均値算出デシメータ206の出力レジスタからデータを25MHzサイクル毎に4回読み出す。したがって、同じA/D変換器データポイントが4回読み出され、それぞれ図6aおよび6bに示す信号232および206outが生成される。それによりサンプルデータがIIRフィルタ207に入力され、400MS/sの有効サンプルレートを有することになる。図6aに示す「階段」形状の波形232は、FIRフィルタ208を通過すると滑らかになり、DATA OUT出力215が生成される。FIRフィルタ208の出力は、BOX CAR_DEPTH213が1に設定されているため、変化することなくボックスカーフィルタ209を通過する(図6b、ボックスカーの式215aを参照されたい)。
【００７６】
b) フィルタレート216が50MHzに設定された有効200MS/sサンプリングレート
【００７７】
図7aに示す波形251および図7bに示す波形206outから分かるように、平均値算出デシメータ206の出力レジスタは、25MHzの速度で更新される。Filter Rate216が50MHzに設定されると、IIRフィルタ207は、平均値算出デシメータ206の出力レジスタからデータを25MHzサイクル毎に2回読み出す。したがって、同じA/D変換器データポイントが2回読み出され、図7aに示す波形252および図7bに示す波形206outが生成される。それによりサンプルデータがIIRフィルタ207に入力され、200MS/sの有効サンプルレートを有することになる。図7aに示す「階段」形状の波形252は、FIRフィルタ208を通過すると滑らかになる。FIRフィルタ208の出力は、次に、ボックスカーフィルタ209を通過し、DATA_OUT215の有効サンプルレートが400MS/sまで増加する。BOX CAR_DEPTH信号213は、2に設定されている(図7b、式215bに示すように)。
【００７８】
c) フィルタレート216が25MHzに設定された有効100MS/sサンプリングレート
【００７９】
図8aに示す波形261および図8bに示す波形206outから分かるように、平均値算出デシメータ206の出力レジスタは、25MHzの速度で更新される。Filter Rate216が25MHzに設定されると、IIRフィルタ207は、平均値算出デシメータ206の出力レジスタからデータを25MHzサイクル毎に1回読み出す。したがって、同じA/D変換器データポイントが1回読み出され、図8aに示す波形262および図8bに示す波形206outが生成される。それによりサンプルデータがIIRフィルタ207に入力され、図8aに示す波形262から分かるように、100MS/sの有効サンプルレートを有することになる。FIRフィルタ208の出力は、次に、ボックスカーフィルタ209を通過し、図8aに示す波形263から分かるように、DATA_OUT215の有効サンプルレートが400MS/sまで増加する。BOX CAR_DEPTH213は、4に設定されている(図8b、ボックスカーの式215cを参照されたい)。
【００８０】
d) フィルタレート216が12.5MHzに設定された有効50MS/sサンプリングレート
【００８１】
図9aおよび9bから分かるように、平均値算出デシメータ206の出力レジスタは、25MHzの速度で更新される。DEC_IN信号201によって平均値算出デシメータ206がイネーブルされ、2つの読出しサイクルの間、RAW RAM205から出力されるデータポイントのすべての対が平均化され、かつ、その結果が出力レジスタに保持される。Filter_ Rate216が12.5MHzに設定されると、IIRフィルタ207は、平均値算出デシメータ206の出力レジスタからデータを25MHzサイクル毎に1回読み出す。したがって、他のすべてのA/D変換器データポイントの平均が1回読み出され、図9aに示す波形272および図9bに示す波形206outが生成される。それによりサンプルデータがIIRフィルタ207に入力され、図9aに示す波形272から分かるように、50MS/sのサンプルレートを有することになる。FIRフィルタ208の出力は、次に、ボックスカーフィルタ209を通過し、図9aに示す波形273から分かるように、DATA_OUT215の有効サンプルレートが400MS/sまで増加する。BOX CAR_DEPTH213は、8に設定されている(図9b、ボックスカーの式215dに示すように)。
【００８２】
次に、図10に示すブロック図を参照して、本発明の上記利点を達成する代替実施形態について説明する。この実施形態と代替実施形態の主な相違は、次の通りである。
【００８３】
a) 代替実施形態は、2進除数によって100MS/secサンプルデータを割算するデシメーティング方法を使用している従来の実施形態と比較すると、極めて微小な分解能で、はるかに広い範囲にわたって有効サンプルレートを変更することができる。
【００８４】
b) 代替実施形態は、IIR周波数応答およびFIR周波数応答を制御するためにフィルタレートを変更しない。その代わりに、IIRフィルタレートおよびFIRフィルタレートは、データを必要に応じてデータ経路を介して移動させるフロー制御論理322によって制御され、また、FIR周波数応答は、FIRフィルタに入力されるデータの有効サンプルレートを変更し、かつ、IIRフィルタおよびFIRフィルタの係数を変更することによって制御される。
【００８５】
c) 代替実施形態は、FIRフィルタ320の出力を獲得し、データ速度を調整して、整流およびゲートなどの様々な表示モードを生成するために必要なデータのみを提供し、かつ、選択された表示範囲を充填する第2のレート調整器321を備えている。
【００８６】
図10をさらに参照すると、RAM302は、基本的に、図3に示す要素142に対応しており、図3に示す変換器132、134、136などのアナログ-ディジタル変換器からのサンプルデータを記憶するデバイスを構成している。簡潔にするために、図10に示すアナログ-ディジタル変換器301は、図3に示す変換器132、134および136、あるいは図には示されていないが他の任意の変換器を表している。RAM302は、100MHzのデータ転送速度でデータを記憶し、かつ、プレイバックすることができる。引き続いて図10を参照すると、アナログ-ディジタル変換器301の出力301aによって提供されるデータをスケール化し、図には示されていないが、IIR係数レジスタに記憶されている、オペレータによる設定が可能な値によって定義されているフィルタリング機能に基づいてサンプルデータをフィルタリングするIIRフィルタ304の入力303aに必要なサンプル振幅分解能に整合させるための掛算器303が使用されている。この無限インパルス応答IIR形フィルタ304は、フロー制御論理322によって決定される、RAM302からのデータ転送速度と同じ速度で動作している。
【００８７】
この代替実施形態の新規な態様は、レートレジスタ324にロードされる出力レート調整323として識別されているパラメータの設定値に応じて有効サンプルレートを生成するサンプルレート調整器326である。サンプルレート調整器326によって生成されるサンプルレートは、アナログ-ディジタル変換器301の「実際の」サンプルレートと区別するために、「有効」サンプルレートと呼ぶことができる。サンプルレート調整器326は、事実上、実際の入力サンプルデータをリサンプし、入力ストリームのデータポイントとデータポイントの間に存在する時間値を使用して有効サンプルデータを生成している。入力データストリームとは異なる時間間隔を有する新しいデータを計算することにより、新しいデータ速度、すなわち有効サンプルレートが生成される。リサンプルデータ速度は、極めて微小な有効サンプルレート分解能で広範囲にわたって変更することができる比率によって調整される。サンプルレートを変更することにより、サンプルレート調整器326の出力データストリーム中の総ポイント数が同じく調整される。
【００８８】
図11は、サンプルレート調整器326が有効サンプルレートを生成するためにどのように機能しているかを示したものである。波形400上のポイントs0ないしs10は、アナログ-ディジタル変換器301によって生成された後、RAM302に記憶され、引き続いて掛算器303によって処理され、次に、入力としてサンプルレート調整器326に提供される前にIIRフィルタ304で処理された15MHz入力信号の実サンプルポイントの測定値を表している。波形401は、サンプルレート調整器326によって生成された有効サンプルポイントm0ないしm12からなっており、実サンプルデータs0ないしs10が引き出された速度より速いサンプルデータ速度で出現している。図11に示す波形例401は、図10に示すレートレジスタ317にロードされている、100MS/secでサンプルされた実サンプルレートデータを125MS/secの有効サンプルデータに変換する0.8のサンプルレート調整値で得られたものである。100MS/secデータおよび125MS/secデータは、それぞれサンプルs0ないしs10およびm0ないしm12に対応している。波形400および401に対する基準時間線の増分は、100MS/secおよび125MS/secに対してそれぞれ10nsおよび8nsである。
【００８９】
図12は、有効サンプルポイント振幅を決定する方法を説明するために、図11に示す波形400の一部を示したもので、連続する4つの実サンプルポイントs7、s8、s9およびs10が含まれている。有用な有効サンプルデータを生成するためには、s8とs9を結んでいる線分の曲率を正確に補間しなければならない。レートレジスタ317にロードされている値の小数部によって、その振幅が計算される実サンプルポイントs8とs9の間の時間軸上の特定のポイントが決定される。そのために、サンプルポイントs7、s8、s9およびs10の各々に、テーブル319によって提供される係数a、b、cおよびdが掛け合わされ、次に加算器315によって加算される。テーブル319からの係数a、b、cおよびdは、それぞれ掛算器308、310、312および314に提供されている。これらの係数は、s8とs9の間の波形線分上に位置しているポイントの位置を計算する四次多項式のために引き出されている。本発明者は、補間に必要な精度に応じて異なる次数の多項式を使用することも可能であることを認識しているため、四次多項式は、一例として使用されているにすぎない。
【００９０】
したがって、入力信号300は、A/D301でディジタル信号301aに変換され、RAM302に供給される。RAMの出力302aは掛算器303に提供される。掛算器303は、同じくもう1つの入力327を受け取り、IIRフィルタ304にその出力303aを提供している。IIRフィルタ304は、最初にフィルタリングされた出力304aをサンプルレート調整器326に供給している。
【００９１】
サンプルレート調整器326は、その出力315aを既に説明した従来の実施形態のFIRフィルタに対応するFIRフィルタ320に提供している。既に指摘したように、サンプルレート調整器326は、元のデータ中のデータポイントの数および位置を変更している。その初期データ調整を考慮するために、FIRフィルタの出力320aを受け取っている出力レート調整器321は、累算器325からの入力325aを介して提供されるデータおよびフロー制御論理322からの制御情報322cに基づく再調整データ出力321aを生成している。
【００９２】
出力322cは、累算器325からフロー制御論理322へ提供される情報325b、ならびに累算器318からフロー制御論理322へ提供される情報318bに基づいている。累算器318は、フロー制御論理322からの入力322aにさらに基づく出力317aの形でレートレジスタ317に提供されるサンプルレート調整パラメータ316によって制御される整数ベース情報を生成している。出力レート調整設定値323は、レートレジスタ324に提供されている。
【００９３】
サンプルレート調整器326によって提供される調整は、累算器318からサンプルレート調整器326へ提供される小数データ情報318aに基づいてテーブル319から提供される係数データ319aないしdに基づいて計算される。
【００９４】
サンプルレート調整器は、入力319aないしdを受け取り、レジスタ305、306および307と共にこれらの係数を使用している。レジスタ305、306および307は、それぞれの出力305a、306aおよび307aをそれぞれの掛算器310、312および314に提供している。掛算器308、310、312および314は、上で言及した出力315aを生成している加算器315へのそれぞれの出力308a、310a、312aおよび314aを生成している。
【００９５】
最終的に、整流器、ゲート、圧縮器およびA-走査RAMなどからなる回路ブロック322によって、上で言及した表示のための出力が生成される。
【００９６】
上で説明したように、図4は、ディジタル波長可変フィルタの第1の実施形態を示しており、また、図10、11および12は、第2の実施形態を示している。以下で説明するように、図4bは、図4c、4d、4e、4f、4gおよび4hを参照して以下で説明するモードとは異なるモードで動作させることができる第3の実施形態を示している。理解を容易にするために、バイパスまたはディセーブルされているサブブロックは、これらの図には示されていない。サンプルデータ速度およびデータ処理速度は、信号処理経路に沿った個々のノードに示されており、それぞれMS/sおよびMHzの単位で表されている。図4bには、すべてのバイパスマルチプレクサ(MUX)、イネーブル信号および関連する論理が示されていることに留意されたい。
【００９７】
図4bを参照すると、第3の実施形態は、以下の点で、図4に関連して既に説明した第1の実施形態とは異なっている。
【００９８】
a) RAM403の入力の前段に平均値算出デシメータ401が配置され、それにより、平均値算出デシメータ401がイネーブルされた際の記憶データ深さを深くしている。平均値算出デシメータは、すべての連続する2つのサンプルポイントを取り、それらを合計し、次に2で割ることにより、それらの2つのサンプルポイントから引き出された1つのデータサンプルを生成している。
【００９９】
b) 平均値算出デシメータ401、IIRフィルタ404およびFIRフィルタ408のイネーブリングを個々に制御するために、Mux402、405および407が使用されている。第1の実施形態には、平均値算出デシメータ206、IIRフィルタ207およびFIRフィルタ208をイネーブルするための、それぞれDEC_EN信号201、FILTER_RATE信号216およびFILTER_RATE信号216を使用した異なる方法が利用されている。
【０１００】
c) 大域クロッキングスキームが使用されているため、クロック信号は示されていない。クロック信号の存在は、暗に示されているが、明確には示されていない。図4に示すボックスカーフィルタ209の描写とボックスカーフィルタ409の描写の相違は、その一例である。
【０１０１】
d) FIRフィルタ408は、共有の掛算器セットにロードされる係数を時間多重化することによってその係数「オンザフライ」を切り換えている。
【０１０２】
図4bでは、平均値算出デシメータ401は、信号経路内におけるその位置が、既に説明した位置とは異なっている点を除き、図4に示す第1の実施形態の平均値算出デシメータ206の機能と同じ機能を有している。
【０１０３】
サンプルDATA_IN400は、平均値算出デシメータ401の入力に提供されており、平均値算出デシメータ401で、連続するデータサンプルのすべての対の平均が計算され、かつ、その出力に提供される。したがって、平均値算出デシメータ401の出力の有効サンプルレートは、DATA_IN400の有効サンプルレートの半分である。たとえば、DATA_IN400が100MS/sである場合、平均値算出デシメータ401の出力は、50MS/sの有効サンプルレートを有することになる。
【０１０４】
MUX402は、RAM403に提供される入力として、平均値算出デシメータ401の出力401aまたはDATA_IN400のいずれかを選択することができる。MUX402は、AVG_DEC_EN信号410によって制御されている。RAM403は、図4に示す第1の実施形態のRAW RAM205の機能と同じ機能を有している。
【０１０５】
IIRフィルタ404の目的は、FIRフィルタ408では実現することができない高域通過フィルタリング機能を提供することである。
【０１０６】
IIRフィルタ404は、IIR_EN信号411によって制御されるMUX405によって信号経路の内外でスイッチすることができる。このスイッチング機能は、次の2つのタイプの帯域通過フィルタリング方法を提供している。
【０１０７】
1) 狭帯域通過フィルタ(NBPF)
図4dおよび4fのフィルタで示すように、IIRフィルタ404はバイパスされており、帯域通過フィルタリング機能にはFIRフィルタ408のみが使用されている。
【０１０８】
2) 広帯域通過フィルタ(WBPF)および超低域高域通過-3dB折点f周波数のフィルタ
図4c、4e、4gおよび4hのフィルタで示すように、IIRフィルタ404は、高域通過フィルタとして使用されており、また、FIRフィルタ408は、低域通過フィルタとして使用されている。
【０１０９】
このIIRフィルタ設計トポロジーの主な利点は、必要な処理速度が最小化されることであり、また、掛算器を始めとする、さもなければ匹敵するフィルタ性能を達成するためにFIRフィルタ408の中に必要になるディジタル論理が最少化されることである。この利点は、FPGA(書替え可能ゲートアレイ)のパッケージサイズがより小さいため、電力がより少なくなり、また、場合によっては使用されるPCB空間がより縮小されることである。これらの利点の両方により、サイズをより小さくし、かつ、材料費をより少なくすることができる。
【０１１０】
IIRフィルタ404は、ディジタルフィルタ設計の分野の当業者に知られているダイレクトフォームIリアライゼーションを使用した二次フィルタに基づいている。この標準リアライゼーションに対する大きな相違は、必要な係数を近似するために、複数の分子掛算器のうちの3つがシフトレジスタに置き換えられていることだけである。シフトレジスタは、実施する必要のあるゲート論理が掛算器機能よりはるかに少なく、したがって、電力消費、小形化およびより少ない材料費の点で、シフトレジスタが使用されることが好ましい。
【０１１１】
IIRフィルタ404が使用されるのは、高域通過フィルタリングのためのみであるため、分子係数が必要であるのは、フィルタを介して利得を正規化するためのみである。上記シフトレジスタ方法の使用に伴う利得誤差は、相応の精度で計算することができ、したがってFIRフィルタ408の係数を適切に選択することによって所望の総合システム利得伝達関数を維持し、この利得誤差を補償することができる。
【０１１２】
MUX405は、DEC FIRフィルタ406に提供される入力として、IIRフィルタ404の出力404aまたはRAM403の出力403aのいずれかを選択することができる。MUX405は、IIR_EN信号411によって制御されている。
【０１１３】
DEC FIRフィルタ406の目的は、その出力サンプルレートのナイキスト周波数より高い周波数を減衰させつつ、その入力データのサンプルレートを1/2にすることである。DEC FIRフィルタ406の出力が使用されるのは、低周波狭帯域通過フィルタを必要とする場合のみである。
【０１１４】
DEC FIRフィルタ406の主な利点は、低周波狭帯域通過フィルタとして構成されると、FIRフィルタ408内のFPGAゲート資源を最少化することができることである。
【０１１５】
DEC FIRフィルタ406には、たとえば、係数が1、0.25および0.0625の6タップ2進FIRフィルタが使用されている。2進係数により、掛算器の代わりにシフトレジスタを使用することができる。
【０１１６】
この利点は、FPGA(書替え可能ゲートアレイ)のパッケージサイズがより小さいため、電力がより少なくなり、また、場合によっては使用されるPCB空間がより縮小されることである。これらの利点の両方により、サイズをより小さくし、かつ、材料費をより少なくすることができる。
【０１１７】
DEC FIRフィルタ406は、その入力データを低域通過フィルタリングし、次に、他のすべてのサンプルポイントをMUX407の入力に提供する前に、入力データをデシメートする(つまり2倍だけダウンサンプルされる)。
【０１１８】
IIRフィルタ404の場合と同様、掛算器をシフトレジスタに置き換えることによって生じる利得誤差が存在している。有利には、この利得誤差は、相応の精度で計算することができ、延いては、FIRフィルタ408の係数を適切に選択することによって補償することができる。
【０１１９】
動作中、データ405aは、DEC FIRフィルタ406の中に含まれているエイリアス除去フィルタ(図示せず)の入力に提供される。次に、他のすべてのサンプルに沿ってDEC FIRフィルタ406の出力に引き渡すことによってエイリアス除去フィルタの出力がデシメートされる。新しいナイキスト周波数を超える周波数がフィルタの通過帯域に混ざってうなりが生じることを防止するためには、エイリアス除去フィルタが必要である。
【０１２０】
たとえば、DEC FIRフィルタ406への入力データ405aが50MS/sである場合、そのナイキスト周波数は25MHzになる。他のすべてのデータポイントを除去することにより、DEC FIRフィルタ406の25MS/s有効出力サンプルレートが生成され、それにより12.5MHzの新しいナイキスト周波数が生成される。DEC FIRフィルタ406の第1のステージに配置されたエイリアス除去フィルタは、12.5MHzナイキスト周波数を超える周波数を減衰させ、上で説明したヘテロダイニング効果を防止している。
【０１２１】
MUX407は、FIRフィルタ408に提供される入力として、DEC FIRフィルタ406の出力406aまたはMUX405の出力405aのいずれかを選択することができる。MUX407は、FIR_MODE_SEL[1:0]信号413によって制御されている。
【０１２２】
FIRフィルタ408の目的は、低域通過フィルタリングを提供することであり、また、いくつかの動作モードにおいて帯域通過フィルタリングを提供することである。
【０１２３】
従来のFIRフィルタとは異なり、FIRフィルタ408は、FPGAの中の一組の専用レジスタからその係数「オンザフライ」を受け取っている。したがって使用者は、極めて広い範囲にわたるフィルタの中から自由にフィルタを選択することができる。
【０１２４】
FIRフィルタ408に関連する革新の1つは、そのデータの有効サンプルレートを調整するその能力である。この実施形態では、FIRフィルタ408は、常時、100MHzシステムクロックで駆動されているが、FIRフィルタ408は、そのデータのアップサンプリングレートおよび処理速度を決定するために、イネーブル体系を使用して制御されている。所与のあらゆるフィルタのFc/Fs比(つまりフィルタ遮断周波数対フィルタサンプリングレート)を最適化するためには、FIRフィルタ408の入力に提供されるデータのサンプリングレートの調整が必要である。FIRフィルタ408の安定性および有効性を決定する場合、この比率は重要な要因である。この比率の正確な限界は、FIRフィルタ408の係数を生成するために使用される方法およびアルゴリズムによって変化する。
【０１２５】
この設計で使用されるもう1つの革新は、FIRフィルタ408に使用される掛算器の時間多重化である。FIRフィルタ408は、FIRフィルタ408に入力されるデータの処理速度の2倍の処理速度で動作するため、イネーブル体系(図示せず)を使用することにより、FIRフィルタ408は、個々の掛算器をFIR遅延線路の中で2回利用することができる。そのため、1つの掛算器を1つではなく2つの係数に使用することができ、したがってフィルタの次数を2倍にすることができる。この方法によれば、合計17個の掛算器のみを使用して、65タップフィルタとしてFIRフィルタ408を動作させることができる(標準の対称FIRの場合、33個の掛算器が使用されることになる)。これは、2の最小アップサンプルレートをFIRフィルタ408に持たせる必要のあるFPGA資源の極めて有効な使用法である。また、入力データ407aは、所望の出力サンプルレートの1/2のレートでFIRフィルタ408に提供しなければならない。
【０１２６】
ボックスカーフィルタ409は、図4に示す実施形態1のボックスカーフィルタ209の機能と同じ機能を有している。詳細には、ボックスカーフィルタ409は、FIRフィルタから受け取ったデータを、4倍であることが好ましい所与の係数だけ有効サンプルデータの知覚分解能が向上する方法で補間している。
【０１２７】
図4cないし4hは、図4bに示すシステムの様々なバージョンを示したものであるが、マルチプレクサおよび使用されていないサブブロックが除去されている。これらの図には、典型的な動作モードについての以下の説明を分かり易くすることが意図されている。個々のサブブロックの内部動作は既に説明した通りであり、以下の説明では省略されていることに留意されたい。
【０１２８】
1. 超低周波狭帯域モード[0.2MHzないし1.2MHz]
図4cを参照すると、DATA_IN400は、100MHzの速度で平均値算出デシメータ401の入力に提供される100MS/sサンプルデータである。平均値算出デシメータ401は、その入力データの有効サンプルレートを50MS/sに低減し、記憶するために50MHzの速度でRAM403の入力に提供している。RAM403の出力は、高域通過フィルタリングのために12.5MHzの速度でIIRフィルタ404の入力に提供される。IIRフィルタ404の50MS/s出力データは、25MS/sへのその出力データの有効サンプルレートの低減に先だつエイリアス除去フィルタリング(図示せず)のために、12.5MHzの速度でDEC FIRフィルタ406の入力に提供される。DEC FIRフィルタ406の出力は、12.5MHzの速度でボックスカーフィルタ409の入力に提供される前に、低域通過フィルタリングおよびそれに続く50MS/sへのアップサンプリングのために、6.25MHzの速度でFIRフィルタ408の入力に提供される。ボックスカーフィルタ409は、その入力を400MS/s有効サンプルレートおよび100MHzデータ転送速度の出力に変換する深さ8に設定されている。
【０１２９】
2. 超低周波狭帯域モード[1.7MHzないし2.6MHz、2.8MHzないし4MHz、4.4MHzないし6.6MHz]
図4dを参照すると、DATA_IN400は、100MHzの速度で平均値算出デシメータ401の入力に提供される100MS/sサンプルデータである。平均値算出デシメータ401は、その入力データの有効サンプルレートを50MS/sに低減し、記憶するために50MHzの速度でRAM403の入力に提供している。RAM403の出力は、25MS/sへのその出力データの有効サンプルレートの低減に先だつエイリアス除去フィルタリング(図示せず)のために、12.5MHzの速度でDEC FIRフィルタ406の入力に提供される。DEC FIRフィルタ406の出力は、12.5MHzの速度でボックスカーフィルタ409の入力に提供される前に、低域通過フィルタリングおよび高域通過フィルタリングと、それに続く50MS/sへのアップサンプリングのために、6.25MHzの速度でFIRフィルタ408の入力に提供される。ボックスカーフィルタ409は、その入力を400MS/s有効サンプルレートおよび100MHzデータ転送速度の出力に変換する深さ8に設定されている。
【０１３０】
3. 低周波狭帯域モード[0.5MHzないし4MHz]
図4eを参照すると、DATA_IN400は、100MHzの速度で平均値算出デシメータ401の入力に提供される100MS/sサンプルデータである。平均値算出デシメータ401は、その入力データの有効サンプルデータ速度を50MS/sに減速し、記憶するために50MHzの速度でRAM403の入力に提供している。RAM403の出力は、高域通過フィルタリングのために25MHzの速度でIIRフィルタ404の入力に提供される。IIRフィルタ404の50MS/s出力データは、25MHzの速度でボックスカーフィルタ409の入力に提供される前に、低域通過フィルタリングおよびそれに続く100MS/sへのアップサンプリングのために、12.5MHzの速度でFIRフィルタ408の入力に提供される。ボックスカーフィルタ409は、その入力を400MS/s有効サンプルレートおよび100MHzデータ転送速度の出力に変換する深さ4に設定されている。
【０１３１】
4. 低周波狭帯域モード[直流ないし4MHz、8MHzないし12MHz]
図4fを参照すると、DATA_IN400は、100MHzの速度で平均値算出デシメータ401の入力に提供される100MS/sサンプルデータである。平均値算出デシメータ401は、その入力データの有効サンプルデータ速度を50MS/sに減速し、記憶するために50MHzの速度でRAM403の入力に提供している。RAM403の出力は、25MHzの速度でボックスカーフィルタ409の入力に提供される前に、低域通過フィルタリングおよび高域通過フィルタリングと、それに続く100MS/sへのアップサンプリングのために、12.5MHzの速度でFIRフィルタ408の入力に提供される。ボックスカーフィルタ409は、その入力を400MS/s有効サンプルレートおよび100MHzデータ転送速度の出力に変換する深さ4に設定されている。
【０１３２】
5. 中間周波帯域モード[1.5MHzないし8.5MHz]
図4gを参照すると、DATA_IN400は、記憶のために100MHzの速度でRAM403の入力に提供される100MS/sサンプルデータである。RAM403の出力は、高域通過フィルタリングのために25MHzの速度でIIRフィルタ404の入力に提供される。IIRフィルタ404の出力は、50MHzの速度でボックスカーフィルタ409の入力に提供される前に、低域通過フィルタリングおよびそれに続く200MS/sへのアップサンプリングのために、25MHzの速度でFIRフィルタ408の入力に提供される。ボックスカーフィルタ409は、その入力を400MS/s有効サンプルレートおよび100MHzデータ転送速度の出力に変換する深さ2に設定されている。
【０１３３】
6. 高周波広帯域モード[0.2MHzないし20MHz、2MHzないし21.5MHz、2MHzないし26MHz、8MHzないし25MHz]
図4hを参照すると、DATA_IN400は、記憶のために100MHzの速度でRAM403の入力に提供される100MS/sサンプルデータである。RAM403の出力は、高域通過フィルタリングのために25MHzの速度でIIRフィルタ404の入力に提供される。IIRフィルタ404の出力は、100MHzの速度でボックスカーフィルタ409の入力に提供される前に、低域通過フィルタリングおよびそれに続く400MS/sへのアップサンプリングのために、25MHzの速度でFIRフィルタ408の入力に提供される。ボックスカーフィルタ409は、その入力を400MS/s有効サンプルレートおよび100MHzデータ転送速度の出力に変換する深さ1に設定されている。
【０１３４】
次に、図13ないし16を参照して、「オンザフライ」係数交換についてさらに説明する。この革新は、FIRフィルタ408(図4b)に使用されている掛算器の時間多重化に関している。FIRフィルタ408は、FIRフィルタ408に入力されるサンプルデータの処理速度の2倍の処理速度で動作するため、イネーブルブロック1301(図13)内で生成される、図16の波形線図を使用して示されているイネーブルおよび選択体系を使用することにより、個々の掛算器1403(図14)をFIR遅延線路の中で2回利用することができる。
【０１３５】
図13は、FIRフィルタ408の中に含まれている掛算器セクションを示したものである。MULT_BLOCK1306を除き、個々のMULT_BLOCKのCOEF_A入力およびCOEF_B入力に、それぞれ奇数係数および偶数係数が提供されている。MULT_BLOCK1306の場合、偶数係数b32がCOEF_A入力に提供され、COEF_B入力への入力は、恒久的にオールゼロに設定される。COEF_AおよびCOEF_Bは、COEF_EN1402cによって動的に選択される。MULT_ENがハイになり、かつ、SYSTEM_CLK1404cが立ち上がると、その立上り縁で、常に、新たに掛け合わされたデータの積を使用して個々のMULT_BLOCKのMULT_OUT信号が更新される。
【０１３６】
FIRフィルタ408が12.5MHz、25MHzおよび50MHzの出力データ速度を有している場合(それぞれ図16の1604、1603および1602で示されている)、新たに掛け合わされたデータの積は、それぞれSYSTEM_CLK1404cの速度の1/8、1/4および1/2の速度でMULT_OUTに提供される。FIRフィルタ408が100MHzの出力データ速度を有している場合(図16の1601)、新たに掛け合わされたデータは、MULT_ENが常にハイであるため、SYSTEM_CLK1404cの速度と同じ速度でMULT_OUTに提供される。
【０１３７】
FIRフィルタ408のすべての出力データ速度事例の場合、掛算器サイクル毎に係数が交互に使用されるため、1つの掛算器1403を1つではなく2つの係数に使用することができ、したがってフィルタの次数を2倍にすることができる。次に、個別化された加算ブロック1307(図15にその詳細が示されている)を使用して、個々の出力データポイントの位相がシフトしたこれらの半割れが適切にアセンブルされる。
【０１３８】
この方法によれば、合計17個の掛算器のみを使用して、65タップフィルタとしてFIRフィルタ408を動作させることができる(標準の対称FIRの場合、33個の掛算器が使用されることになる)。これは、2の最小アップサンプルレートをFIRフィルタ408に持たせる必要のあるFPGA資源の極めて有効な使用法である。また、入力データ407aは、所望の出力サンプルレートの1/2のレートでFIRフィルタ408に提供しなければならない。
【０１３９】
本明細書および特許請求の範囲を通して、「エコー」信号が参照されている。当業者には理解されるように、特定の環境またはアプリケーションでは、変換器12の送信器コンポーネントおよび受信器コンポーネントは物理的に分離されており、受信器は、試験中の物体の反対側に配置される。したがって、本明細書において使用されている「エコー」という用語は、いわゆるエコー信号が試験中の物体を通過する実施形態にも関係しており、また、これらの実施形態を包含している。
【０１４０】
以上、本発明について、エコー原理に基づいて排他的に動作する単一の変換器要素を使用して探傷が実行される実施形態に関連して、および/または物質を通過する超音波を処理する送信器/受信器対を参照して排他的に説明した。しかしながら、本発明は、超音波整相列プローブなどの複数の変換器要素のアレイを使用した探傷機器にも等しく適用することができることに留意されたい。単一要素超音波変換器の場合、受信に使用される整相列超音波プローブの個々の変換器要素の応答信号は、条件付けおよびそれに引き続くアナログ-ディジタル変換器によるディジタル化のために、受信器チャネルの入力に提供される。つまり、特許請求項中の「変換器」(単数の)の参照は、超音波整相列タイプのプローブにも関係しているとみなされる。複数の変換器のこのようなアレイは、全く同じであるか、あるいは単一要素変換器と少なくとも等価であるとみなされる。参照によりその特許の内容が本明細書に組み込まれている米国特許第4,497,210号および第6,789,427号に、このような超音波整相列デバイスの構造が記載または参照されている。
【０１４１】
本発明および代替の発明について、本発明の特定の実施形態に関連して説明したが、当業者には他の多くの変形形態および改変ならびに他の使用法が明らかになるものと思われる。したがって、本発明は、本明細書における特定の開示によって制限されるのではなく、特許請求の範囲によってのみ制限されることが好ましい。
【図面の簡単な説明】
【０１４２】
【図１】超音波検査装置の基本構造を示すブロック図である。
【図２】図1に示すデバイスの基本波形線図である。
【図３】本発明による超音波検査装置の徹底的にディジタル化された実施態様の全体回路図である。
【図４】波長可変ディジタルフィルタのブロック図である。
【図４ｂ】ディジタル波長可変フィルタの他の実施形態のブロック図である。
【図４ｃ】図4ｂに示す実施形態を使用して実現することができるフィルタモードの実施例を示すブロック図である。
【図４ｄ】図4ｂに示す実施形態を使用して実現することができるフィルタモードの他の実施例を示すブロック図である。
【図４ｅ】図4ｂに示す実施形態を使用して実現することができるフィルタモードの他の実施例を示すブロック図である。
【図４ｆ】図4ｂに示す実施形態を使用して実現することができるフィルタモードの他の実施例を示すブロック図である。
【図４ｇ】図4ｂに示す実施形態を使用して実現することができるフィルタモードの他の実施例を示すブロック図である。
【図４ｈ】図4ｂに示す実施形態を使用して実現することができるフィルタモードの他の実施例を示すブロック図である。
【図５】本発明のコンテキストにおけるサンプルデータ速度とプレイバックデータ速度の比較を示す図である。
【図６ａ】図4に示す回路内の異なるポイントで得られた、100MS/sフィルタレートに対する波形の比較を示す図である。
【図６ｂ】図6ａに示すシステムの波形線図およびデータ線図である。
【図７ａ】図4に示す回路内の異なるポイントで得られた、50MS/sフィルタレートに対する波形の比較を示す図である。
【図７ｂ】図7ａに示すシステムの波形線図およびデータ線図である。
【図８ａ】図4に示す回路内の異なるポイントで得られた、25MS/sフィルタレートに対する波形の比較を示す図である。
【図８ｂ】図8ａに示すシステムの波形線図およびデータ線図である。
【図９ａ】図4に示す回路内の異なるポイントで得られた、12.5MS/sフィルタレートに対する波形の比較を示す図である。
【図９ｂ】図9ａに示すシステムの波形線図およびデータ線図である。
【図１０】波長可変ディジタルフィルタの他の実施形態のブロック図である。
【図１１】図10に示す実施形態に適用することができる波形を示す図である。
【図１２】図10に示す実施形態に適用することができる波形を示す他の図である。
【図１３】図4ｂに示すFIRフィルタコンポーネントのブロック図である。
【図１４】図13に示すmultブロックコンポーネントのブロック図である。
【図１５】図13に示す加算ブロックコンポーネントのブロック図である。
【図１６】図13に示すFIRフィルタの動作モードに関連するタイミング図である。
【符号の説明】
【０１４３】
12    変換器
13a    変換器の出力
18    ディスプレイ
110、112    前置増幅器
116、118、120    周波数応答トリムおよびフィルタブロック
122    増幅器
126、128、130    差動増幅器ドライバ
132、134、136、301    A/D変換器
140    書替え可能ゲートアレイ(FPGA)
142    制御および記憶ブロック
146    ディジタル対数積分器時間変化利得
152    測定ゲート検出および複合A-走査圧縮回路
160    DSP
201    イネーブル信号
202    IIR係数レジスタ
203    FIR係数レジスタ
204    サンプルデータ(DATA_IN)
205    RAW RAM
206、401    平均値算出デシメータ
207、304、404    IIR(無限インパルス応答)フィルタ
208、320、408    有限インパルス応答(FIR)フィルタ
209、409    ボックスカーフィルタ
210    CLK 25M
211    フィルタクロックイネーブル
212    フィルタクロック(FILTER CLK、フィルタクロック周波数(FILTER_CLK))
213    ボックスカー深さ信号(BOX CAR_DEPTH)
215    オーバサンプル400MS/S出力data_out(DATA OUT)
216    ゲートフィルタクロック(フィルタレート、Filter_Rate)
220    100MS/sサンプルデータ
222    25MHzのデータ転送速度でRAW RAMからプレイバックされた100MHzサンプルデータ
300    入力信号
301a    アナログ-ディジタル変換器301の出力
302、403    RAM
302a    RAMの出力
303、308、310、312、314、1403    掛算器
303a    IIRフィルタの入力
304a    最初にフィルタリングされた出力
305、306、307    レジスタ
305a、306a、307a    レジスタの出力
308a、310a、312a、314a    加算器への掛算器の出力
315    加算器
315a    サンプルレート調整器の出力
316    サンプルレート調整パラメータ
317、324    レートレジスタ
318、325    累算器
318a    累算器からサンプルレート調整器へ提供される小数データ情報
318b    累算器からフロー制御論理へ提供される情報
319    係数テーブル
319a〜d    係数データ
320a    FIRフィルタの出力
321    第2のレート調整器
321a    再調整データ出力
322    フロー制御論理
322    回路ブロック
322a    フロー制御論理からの入力
322c    フロー制御論理からの制御情報
323    出力レート調整
325a    累算器からの入力
325b    累算器からフロー制御論理へ提供される情報
326    サンプルレート調整器
327    掛算器が受け取るもう1つの入力
400    波形[サンプルDATA_IN]
401a    平均値算出デシメータの出力
402、405、407    Mux
403a    RAMの出力
404a    IIRフィルタの出力
405a    DEC FIRフィルタへの入力データ
406    DEC FIRフィルタ
406a    DEC FIRフィルタの出力
407a    FIRフィルタの入力データ
410    AVG_DEC_EN信号
411    IIR_EN信号
413    FIR_MODE_SEL[1:0]信号
1301    イネーブルブロック
1306    MULT_BLOCK
1307    加算ブロック
1402c    COEF_EN
1404c    SYSTEM_CLK
1601    100MHzのFIRフィルタ出力データ速度
1602    50MHzのFIRフィルタ出力データ速度
1603    25MHzのFIRフィルタ出力データ速度
1604    12.5MHzのFIRフィルタ出力データ速度
b32    偶数係数
s0〜s10    実サンプルデータ(サンプルポイント)
m0、m12    サンプルポイント
【図１】
2009515145.tif 000003
【図２】
2009515145.tif 000004
【図３】
2009515145.tif 000005
【図４】
2009515145.tif 000006
【図４ｂ】
2009515145.tif 000007
【図４ｃ】
2009515145.tif 000008
【図４ｄ】
2009515145.tif 000009
【図４ｅ】
2009515145.tif 000010
【図４ｆ】
2009515145.tif 000011
【図４ｇ】
2009515145.tif 000012
【図４ｈ】
2009515145.tif 000013
【図５】
2009515145.tif 000014
【図６ａ】
2009515145.tif 000015
【図６ｂ】
2009515145.tif 000016
【図７ａ】
2009515145.tif 000017
【図７ｂ】
2009515145.tif 000018
【図８ａ】
2009515145.tif 000019
【図８ｂ】
2009515145.tif 000020
【図９ａ】
2009515145.tif 000021
【図９ｂ】
2009515145.tif 000022
【図１０】
2009515145.tif 000023
【図１１】
2009515145.tif 000024
【図１２】
2009515145.tif 000025
【図１３】
2009515145.tif 000026
【図１４】
2009515145.tif 000027
【図１５】
2009515145.tif 000028
【図１６】
2009515145.tif 000029
【手続補正書】
【提出日】平成20年6月11日(2008.6.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
試験すべき物体を走査するための超音波検出システムであって、
試験信号を生成し、かつ、応答エコー信号を受信する送信および受信デバイスと、
前記試験信号を超音波信号に変換し、前記超音波信号を試験すべきターゲット物体に印加し、超音波エコー信号を受信し、かつ、前記送信および受信デバイスのためのエコー信号を生成する変換器と、
前記送信および受信デバイスに結合された、前記エコー信号を受け取り、かつ、処理するための信号処理回路であって、アナログバージョンの前記エコー信号を、第1のサンプルレートで得られた、第1のデータ速度と結合したディジタルデータストリームからなるディジタルエコー信号に変換するための少なくとも1つのディジタル-アナログ変換器を備えた信号処理回路と、
ディジタル同調器回路であって、
前記ディジタルデータストリームを受け取るように構築された第1の回路セクションと、
前記第1の回路セクションに結合された、前記第1のデータ速度より遅い第2のデータ速度で前記ディジタルデータストリームを処理するように構築され、さらに、第2のサンプルレートを有する中間データストリームを前記ディジタルデータストリームから生成するように構築された第2の回路セクションと、
前記第2の回路セクションに応答して、前記エコー信号を表し、かつ、前記第1のデータ速度より速い第3のデータ速度で出力される第3のサンプルレートを有することを特徴とする最終ディジタルデータストリームを生成する第3の回路セクションと
を備えたディジタル同調器回路と
を備えたシステム。
【請求項２】
前記第2のサンプルレートが前記第1のサンプルレートより小さく、および/または
前記第3のデータ速度が前記第1のデータ速度と実質的に同じであり、および/または
前記第1の回路セクションが、前記第1のデータ速度で前記ディジタルデータストリームを記憶することができるメモリを備え、前記第2の回路セクションが、前記メモリからのデータを処理し、かつ、有限インパルス応答(FIR)フィルタに出力データを提供する無限インパルス応答(IIR)フィルタを備え、それにより前記データに周波数フィルタリング機能が適用され、また、前記第3の回路セクションが、前記FIRフィルタから受け取ったデータを、所定の係数だけ前記データの知覚分解能が向上する方法で処理するボックスカーフィルタを備えた、請求項1に記載のシステム。
【請求項３】
前記第1の回路セクションが、前記ディジタルデータストリームを受け取る平均値算出デシメータを備え、前記平均値算出デシメータから前記中間ディジタルデータストリームが前記第1のサンプルレートより小さいサンプルレートで提供され、
(a) 前記第2の回路セクションが有限インパルス応答(FIR)フィルタを備えること、
(b) 前記第2の回路セクションが、前記ディジタルデータストリームに周波数フィルタリング機能を適用するための無限インパルス応答(IIR)フィルタをさらに備えること、または
(c) デシメーティングFIRフィルタが含まれること、
のうちの1つまたは複数が適用される請求項1に記載のシステム。
【請求項４】
平均値算出デシメータおよびメモリを備え、前記平均値算出デシメータまたは前記メモリのいずれかとして前記第1の回路セクションを選択的に構成することができ、
(a) 前記第2の回路セクションが、FIRフィルタ、任意選択で選択可能なIIRフィルタおよび任意選択で選択可能なデシメーティングFIRフィルタを備えること、
(b) 前記第3の回路セクションが、前記第2の回路セクションから受け取ったデータを、所定の係数だけ前記データの知覚分解能が向上する方法で処理するボックスカーフィルタを備えること、
のうちの1つまたは複数が適用される請求項1に記載のシステム。
【請求項５】
前記所定の係数が4に等しく、
前記第2のデータ速度が前記第1のデータ速度の1/4の速度であり、および/または
前記FIRフィルタが、印加されるフィルタクロックの10%未満である-6dB低域通過フィルタポイントを提供し、かつ、前記第3のデータ速度を決定する周波数選択性応答を提供するように設定された請求項2に記載のシステム。
【請求項６】
前記メモリに結合された、前記IIRフィルタに提供されるデータサンプルの数を少なくするための平均値算出デシメータ、
オペレータ設定可能値を提供することにより、使用者による前記FIRフィルタの帯域通過応答の設定を可能にする入力回路、
のうちの1つまたは複数を含み、
前記FIRフィルタおよび前記IIRフィルタが同期動作し、
元のデータ速度の4倍の速さのデータ速度を達成するために、前記メモリからサンプルデータをその元のデータ速度の1/4の速度でプレイバックし、かつ、前記メモリに記憶されている前記データを処理する手段を備え、
前記FIRフィルタが、最大16個のディジタルハードウェア掛算器と共に使用される16個の値のみに基づく32個の係数を備えた対称32タップMACフィルタであり、
多数のfLPF-6dBポイントからのオペレータによる選択を可能にする手段を備え、
前記IIRフィルタが、-3dB遮断修正係数、所望の-3dB遮断周波数および修正-3dB遮断周波数を参照することによって少なくともその一部が計算された5つのIIRフィルタ係数を利用し、
前記FIRフィルタが、使用者によるプログラムが可能であり、それにより低域通過フィルタ機能または帯域通過フィルタ機能のいずれかに対する-6dBロールオフポイントを指定することができ、
前記ボックスカーフィルタが、前記ボックスカーフィルタが受け取るデータの可変深さの回転平均を生成するように構築され、
約0.1MHzから約25MHzまでの範囲で前記FIRフィルタの-6dB設定値を選択することができる、請求項2に記載のシステム。
【請求項７】
前記システムが超音波試験機器または、渦電流試験機器を備え、および/または
前記第1の回路セクションの前記データがバーストモードで受け取られ、および/または前記バーストモードが周期的である、請求項1に記載のシステム。
【請求項８】
前記第1の回路セクションが、少なくとも1つのディジタル-アナログ変換器と前記ディジタル同調器回路のメモリとの間に結合された、前記メモリへの記憶に先だって前記ディジタルデータストリームを処理するための平均値算出デシメータ、
前記平均値算出デシメータと前記メモリの間に配置された第1の選択回路であって、前記少なくとも1つのディジタル-アナログ変換器から供給される前記ディジタルデータストリームまたは前記平均値算出デシメータの出力のいずれかの前記メモリへの選択的供給を可能にするための第1の選択回路、
前記メモリと前記FIRフィルタの間に結合された、前記IIRフィルタの選択的バイパスを可能にするための第2の選択回路、
前記第1の選択回路と前記FIRフィルタの間に結合されたデシメーティングFIRフィルタ、
前記デシメーティングFIRフィルタと前記FIRフィルタの間に結合された第3の選択回路、
のうちの1つまたは複数を含み、
前記FIRフィルタがその係数を動的に切り換えるように構築され、
前記ディジタル同調器回路が複数の選択可能動作モードで動作する、請求項1に記載のシステム。
【請求項９】
前記選択可能動作モードが、
a. 0.2MHzないし1.2MHzの超低周波狭帯域モード
b. 1.7MHzないし2.6MHz、2.8MHzないし4MHzおよび4.4MHzないし6.6MHzの超低周波狭帯域モード
c. 0.5MHzないし4MHzの低周波狭帯域モード
d. 0ないし4MHzおよび8MHzないし12MHzの低周波狭帯域モード
e. 1.5MHzないし8.5MHzの中間周波帯域モード
f. 0.2MHzないし20MHz、2MHzないし21.5MHz、2MHzないし26MHzおよび8MHzないし25MHzの高周波広帯域モード
を含む、請求項8に記載のシステム。
【請求項１０】
試験すべき物体を走査するための超音波検出システムであって、
試験信号を生成し、かつ、応答エコー信号を受信する送信および受信デバイスと、
前記試験信号を超音波信号に変換し、前記超音波信号を試験すべきターゲット物体に印加し、超音波エコー信号を受信し、かつ、前記送信および受信デバイスのためのエコー信号を生成する変換器と、
前記送信および受信デバイスに結合された、前記エコー信号を受け取り、かつ、処理するための信号処理回路であって、アナログバージョンの前記エコー信号をディジタルデータストリームからなるディジタルエコー信号にサンプリングクロック速度で変換するための少なくとも1つのディジタル-アナログ変換器を備えた信号処理回路と、
ディジタル同調器回路であって、
前記データストリームを受け取るメモリと、
前記メモリから読み出されたデータを処理する無限インパルス応答(IIR)フィルタ、および前記IIRフィルタから出力される出力を受け取り、かつ、受け取ったデータに帯域通過機能を適用する有限インパルス応答(FIR)フィルタと、
前記IIRフィルタと前記FIRフィルタの間に挿入された、前記FIRフィルタのサンプルレートを調整するサンプルレート調整器と
を備えたディジタル同調器回路と
を備えたシステム。
【請求項１１】
前記FIRフィルタによって出力されるデータを処理するための出力レート調整器をさらに備えた、請求項10に記載のシステム。
【請求項１２】
累算器を介して動作するサンプルレート調整パラメータおよび前記サンプルレート調整器の掛算係数を生成するためのデータテーブルをさらに備えた、請求項11に記載のシステム。
【請求項１３】
前記サンプルレート調整器が、前記IIRフィルタから得られるデータを掛算する複数の掛算器および前記掛算器の出力を受け取る加算器を備えた、請求項11に記載のシステム。
【請求項１４】
前記サンプルレート調整器と共に動作し、前記サンプルレート調整器のフロープロセスを指定するフロー制御論理をさらに備えた、請求項11に記載のシステム。
【請求項１５】
前記FIRフィルタの中で処理されるデータポイントの数が、前記IIRフィルタから得られるデータポイントの数を所定の係数だけ超過する、請求項10に記載のシステム。