(57)【要約】  ニッケルおよびコバルト両方の酸化物は、酸化ニッケルまたは酸化コバルトのいずれか一方よりも低い抵抗率を有する。酸化ニッケルおよび酸化コバルトは、適切な電気パルスの印加により、２つ以上の安定した抵抗率状態の間で可逆的に切り換えることができる。ニッケルおよびコバルト両方を含有する酸化物、すなわち（Ｎｉx Ｃｏy ）Ｏは、酸化ニッケルまたは酸化コバルトの場合よりも低い電圧および／または電流で抵抗率状態間で切り換わることが予想される。（Ｎｉx Ｃｏy ）Ｏの層をダイオードまたはトランジスタと対にして不揮発性メモリセルを形成することができる。
2009517863.tif 000002
【特許請求の範囲】
【請求項１】
（Ｎｉx Ｃｏy ）Ｏ（ｘ＋ｙ＝１であり、ｘもｙも０ではない）の層を含む抵抗切換素子を含むメモリセル。
【請求項２】
請求項１記載のメモリセルにおいて、
ダイオードと、第１の導体と、第２の導体とをさらに含み、ダイオードおよび抵抗切換素子が、第１の導体と第２の導体との間に配置されるメモリセル。
【請求項３】
請求項２記載のメモリセルにおいて、
第２の導体が、基板を基準として第１の導体の上方にあり、第１および第２の導体が基板の上方にあるメモリセル。
【請求項４】
請求項３記載のメモリセルにおいて、
ダイオードが、垂直配向された接合ダイオードであるメモリセル。
【請求項５】
請求項４記載のメモリセルにおいて、
接合ダイオードが、ｐ−ｉ−ｎダイオードであるメモリセル。
【請求項６】
請求項５記載のメモリセルにおいて、
接合ダイオードが、シリコン、ゲルマニウム、またはシリコンおよび／またはゲルマニウムの合金で形成されるメモリセル。
【請求項７】
請求項６記載のメモリセルにおいて、
接合ダイオードが、多結晶半導体材料で形成されるメモリセル。
【請求項８】
請求項３記載のメモリセルにおいて、
基板が、単結晶シリコンであるメモリセル。
【請求項９】
請求項１記載のメモリセルにおいて、
ｙの値が、約０．０５〜約０．６５または約０．７０〜約０．９５であるメモリセル。
【請求項１０】
請求項９記載のメモリセルにおいて、
ｙの値が、約０．１０〜約０．５０または約０．７５〜約０．９５であるメモリセル。
【請求項１１】
請求項１記載のメモリセルにおいて、
抵抗切換素子と電気的に直列に接続されたトランジスタをさらに含むメモリセル。
【請求項１２】
請求項１１記載のメモリセルにおいて、
トランジスタが、電界効果トランジスタであるメモリセル。
【請求項１３】
請求項１２記載のメモリセルにおいて、
電界効果トランジスタがチャネル領域を含み、チャネル領域が単結晶シリコン中に形成されるメモリセル。
【請求項１４】
請求項１２記載のメモリセルにおいて、
電界効果トランジスタがチャネル領域を含み、チャネル領域が多結晶半導体材料中に形成されるメモリセル。
【請求項１５】
請求項１１記載のメモリセルにおいて、
トランジスタが、双極接合トランジスタであるメモリセル。
【請求項１６】
請求項１５記載のメモリセルにおいて、
双極接合トランジスタが、コレクタ、エミッタ、およびベース領域を含み、コレクタ、エミッタ、およびベース領域の少なくとも１つが単結晶シリコンで形成されるメモリセル。
【請求項１７】
請求項１５記載のメモリセルにおいて、
双極接合トランジスタが、コレクタ、エミッタ、およびベース領域を含み、コレクタ、エミッタ、およびベース領域がすべて多結晶半導体材料で形成されるメモリセル。
【請求項１８】
請求項１記載のメモリセルにおいて、
セルの正常動作の間、（Ｎｉx Ｃｏy ）Ｏの層が高抵抗状態または低抵抗状態にあるメモリセル。
【請求項１９】
請求項１８記載のメモリセルにおいて、
高抵抗状態と低抵抗状態との間の抵抗の差が、少なくとも５倍であるメモリセル。
【請求項２０】
請求項１８記載のメモリセルにおいて、
高抵抗状態と低抵抗状態との間の抵抗の差が、少なくとも１０倍であるメモリセル。
【請求項２１】
請求項１８記載のメモリセルにおいて、
（Ｎｉx Ｃｏy ）Ｏの層が、セットパルスの印加によって高抵抗状態から低抵抗状態に切り換えられるメモリセル。
【請求項２２】
請求項２１記載のメモリセルにおいて、
セルが最初に形成されるときに、（Ｎｉx Ｃｏy ）Ｏの層は高抵抗状態にあり、低抵抗状態への最初の切り換えのために、セットパルスは約８ボルト以下の電圧を有するメモリセル。
【請求項２３】
請求項２２記載のメモリセルにおいて、
セルが最初に形成されるときに、（Ｎｉx Ｃｏy ）Ｏの層は高抵抗状態にあり、低抵抗状態への最初の切り換えのために、セットパルスは約６ボルト以下の電圧を有するメモリセル。
【請求項２４】
請求項１８記載のメモリセルにおいて、
抵抗切換素子が、リセットパルスの印加により低抵抗状態から高抵抗状態に切り換えられるメモリセル。
【請求項２５】
請求項１記載のメモリセルにおいて、
セルが、不揮発性の書き換え可能なメモリセルであるメモリセル。
【請求項２６】
モノリシックな三次元メモリアレイであって、
ａ）基板上方にモノリシック的に形成された第１のメモリレベルであって、第１のメモリレベルが複数の第１のメモリセルを含み、各第１のメモリセルが抵抗率切換ニッケル−コバルト酸化物の層を含む、第１のメモリレベルと、
ｂ）第１のメモリレベル上方にモノリシック的に形成された第２のメモリレベルと、
を含むモノリシックな三次元メモリアレイ。
【請求項２７】
請求項２６記載のモノリシックな三次元メモリアレイにおいて、
ニッケル−コバルト酸化物が（Ｎｉx Ｃｏy ）Ｏ（ｘ＋ｙ＝１であり、ｘもｙも０ではない）であるモノリシックな三次元メモリアレイ。
【請求項２８】
請求項２７記載のモノリシックな三次元メモリアレイにおいて、
ｙの値が、約０．０５〜約０．６５または約０．７０〜約０．９５であるモノリシックな三次元メモリアレイ。
【請求項２９】
請求項２８記載のモノリシックな三次元メモリアレイにおいて、
ｙの値が、約０．１０〜約０．５０または約０．７５〜約０．９５であるモノリシックな三次元メモリアレイ。
【請求項３０】
請求項２６記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリレベルが、
第１の方向に延びている実質的に平行で実質的に共平面の複数の第１の導体と、
第１の方向と異なる第２の方向に延びている実質的に平行で実質的に共平面の複数の第２の導体であって、第１の導体の上方にある複数の第２の導体と、
垂直に配置された複数の第１のダイオードであって、各ダイオードが第１の導体のうちの１つと第２の導体のうちの１つとの間に配置された、複数の第１のダイオードと、をさらに含み、
各第１のメモリセルが、第１の導体のうちの１つの一部と、第２の導体のうちの１つの一部と、第１のダイオードのうちの１つとを含み、
各第１のメモリセルにおいて、ダイオードおよび抵抗率切換ニッケル−コバルト酸化物の層が、第１の導体のうちの１つと第２の導体のうちの１つの間に電気的に直列に配列されるモノリシックな三次元メモリアレイ。
【請求項３１】
請求項２８記載のモノリシックな三次元メモリアレイにおいて、
ダイオードが、垂直配向された接合ダイオードであるモノリシックな三次元メモリアレイ。
【請求項３２】
請求項２９記載のモノリシックな三次元メモリアレイにおいて、
ダイオードが、垂直配向されたｐ−ｉ−ｎダイオードであるモノリシックな三次元メモリアレイ。
【請求項３３】
請求項２８記載のモノリシックな三次元メモリアレイにおいて、
ダイオードが、ポリシリコン、ポリゲルマニウム、あるいはシリコンおよび／またはゲルマニウムの多結晶合金を含むモノリシックな三次元メモリアレイ。
【請求項３４】
請求項２６記載のモノリシックな三次元メモリアレイにおいて、
各第１のメモリセルがトランジスタをさらに含み、トランジスタおよび抵抗率切換ニッケル−コバルト酸化物が電気的に直列に配置されるモノリシックな三次元メモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗率切換金属酸化物、具体的には酸化ニッケルおよび酸化コバルトに関する。
【背景技術】
【０００２】
本願は、Hernerらの「Reversible Resistivity-Switching Metal Oxide or Nitride Layer with Added Metal」という米国特許出願第１１／２８７，４５２号（以下、‘４５２出願）（特許文献１）の一部継続出願であり、この特許出願は、本発明の譲受人に譲渡され、その全体が本願明細書において参照により援用されている。
【０００３】
これらの材料は、適切な電気バイアスパルスの印加により、２つ以上の安定した抵抗率状態の間で可逆的に切り換えることができる。これらの抵抗率状態は、不揮発性メモリセルのデータ状態に対応することができる。
【０００４】
酸化ニッケルおよび酸化コバルトは、高抵抗率状態で形成され得る。いくつかの実施形態において、初期の高抵抗率状態から低抵抗率状態への切り換えを実行するために必要とされる第１のパルスが、その後の切り換えに必要とされるパルスよりも大きくなり得ることが見出されている。
【０００５】
大振幅パルスには多くの短所がある。大振幅パルスが初期の抵抗率切換を実行する必要性を回避することが有利である。さらに、抵抗率状態間のその後の切り換えに必要とされる電流または電圧を低減することが有利である。
【特許文献１】米国特許出願第１１／２８７，４５２号
【特許文献２】米国特許出願第１１／３９５，９９５号
【特許文献３】米国特許出願第１１／１４３，２６９号
【特許文献４】米国特許出願第１０／９５５，５４９号
【特許文献５】米国特許出願第１１／１４８，５３０号
【特許文献６】米国特許第６，９５２，０３０号
【特許文献７】米国特許出願第１１／１４８，５３０号
【特許文献８】米国特許出願第１０／８８３，４１７号
【特許文献９】米国特許出願第１１／１７９，４２３号
【特許文献１０】米国特許出願第１０／７２８，４３６号
【特許文献１１】米国特許出願第１０／８１５，３１２号
【特許文献１２】米国特許第５，９１５，１６７号
【非特許文献１】Windisch et al., “Synthesis and characterization of transparent conducting oxide cobalt-nickel spinel films", J. Vac. Sci. Technol. A 19(4), July/August 2001
【発明の開示】
【０００６】
本発明は、特許請求の範囲により定義され、特許請求の範囲に関する制限と解釈されるべきものはこのセクション中には何もない。一般に、本発明は、特にメモリセルにおける、抵抗率切換材料としてのニッケル−コバルト酸化物の使用に関する。
【０００７】
本発明の第１の態様は、（Ｎｉx Ｃｏy ）Ｏ（ｘ＋ｙ＝１であり、ｘもｙも０ではない）の層を含む抵抗切換素子を含むメモリセルを規定する。
【０００８】
本発明の好ましい実施形態は、基板上方の第１のメモリレベルを規定し、メモリレベルは、第１の方向に延びている実質的に平行で実質的に共平面の複数の第１の導体と、第１の方向と異なる第２の方向に延びている実質的に平行で実質的に共平面の複数の第２の導体であって、第１の導体の上方にある複数の第２の導体と、複数の第１の支柱であって、各第１の支柱が、第１の導体のうちの１つと第２の導体のうちの１つとの間に垂直に配置された、複数の第１の支柱と、第１の複数のメモリセルであって、各第１のメモリセルが、第１の導体のうちの１つの一部と、第１の支柱のうちの１つと、第２の導体のうちの１つの一部と、抵抗切換素子とを含み、抵抗切換素子がニッケル−コバルト酸化物の層を含む、第１の複数のメモリセルと、を含む。
【０００９】
本発明の別の好ましい実施形態は、モノリシックな三次元メモリアレイを規定し、モノリシックな三次元メモリアレイは、ａ）基板上方にモノリシック的に形成された第１のメモリレベルであって、第１のメモリレベルが複数の第１のメモリセルを含み、各第１のメモリセルが抵抗率切換ニッケル−コバルト酸化物の層を含む、第１のメモリレベルと、ｂ）第１のメモリレベルの上方にモノリシック的に形成された第２のメモリレベルと、を含む。
【００１０】
本発明の別の態様は、抵抗切換素子を含むメモリセルを形成する方法を規定し、この方法は、ステアリング素子を形成するステップと、抵抗切換素子を形成するステップと、を含み、抵抗切換素子は、（Ｎｉx Ｃｏy ）Ｏ（ｘ＋ｙ＝１であり、ｘもｙも０ではない）の層を含み、ステアリング素子および抵抗切換素子は、メモリセル中で電気的に直列に配列されている。
【００１１】
本発明のさらに別の好ましい実施形態は、基板の上方に第１のメモリレベルを形成する方法を規定し、この方法は、実質的に平行で実質的に共平面の複数の第１の導体を形成するステップと、第１の導体の上方に垂直に配向された複数の第１のダイオードを形成するステップと、第１の導体の上方に（Ｎｉx Ｃｏy ）Ｏ（ｘ＋ｙ＝１であり、ｘもｙも０ではない）の層を形成するステップと、第１のダイオードの上方に実質的に平行で実質的に共平面の複数の第２の導体を形成するステップと、を含み、各ダイオードおよびニッケル−コバルト酸化物の層は、第１の導体のうちの１つと第２の導体のうちの１つとの間に配置される。
【００１２】
本願明細書中で説明される本発明の態様および実施形態の各々は、単独でまたは互いに組み合わせて用いることができる。
【００１３】
好ましい態様および実施形態を添付図面に関連して説明する。
【発明を実施するための最良の形態】
【００１４】
本発明の譲受人に譲渡され、本願明細書において参照により援用され、以下、‘９９５出願と呼ばれる、２００６年３月３１日に出願のHernerらの「Nonvolatile Memory Cell Comprising a Diode and a Resistance-Switching Material」という米国特許出願第１１／３９５，９９５号（特許文献２）に記載されるように、Ｎｉx Ｏy 、Ｎｂx Ｏy 、Ｔｉx Ｏy 、Ｈｆx Ｏy 、Ａｌx Ｏy 、Ｍｇx Ｏy 、Ｃｏx Ｏy 、Ｃｒx Ｏy 、Ｖｘx Ｏy 、Ｚｎx Ｏy 、Ｚｒx Ｏy 、Ｂx Ｎy 、およびＡｌx Ｎy を含む種々の二成分金属酸化物および窒化物は、抵抗率切換特性を示す。
【００１５】
これらの抵抗率切換金属酸化物または窒化物は、適切な電気パルスの印加によって、２つ以上の安定したより高いまたはより低い抵抗率状態の間で可逆的に切り換えられ得る。この挙動により、それらの金属酸化物または窒化物は、不揮発性メモリセルにおける使用についての魅力的な候補になる。メモリセル中の抵抗率切換金属酸化物または窒化物素子の抵抗率状態は、データ状態に対応することができ、例えば、高抵抗率状態がデータ「０」に対応できるのに対して、低抵抗率状態はデータ「１」に対応でき、逆の場合も同様である。３つ以上の別個の安定した抵抗率状態が達成できれば、各セルは、３つ以上のデータ状態を有することができる。
【００１６】
一般に、これらの金属酸化物または窒化物は、セットパルスの印加により、高抵抗率状態またはリセット状態から低抵抗率セット状態に切り換えられる。同様に、低抵抗率状態から高抵抗率状態への切り換えは、リセットパルスの印加により引き起こされる。この考察は、セット電圧、セット電流、リセット電圧およびリセット電流のことも述べる。実際の切換機構は不明確である。おそらく、高抵抗率から低抵抗率へのセット移行は、主に電流により達成されるのに対し、低抵抗率から高抵抗率へのリセット移行は、電圧により達成される。
【００１７】
いくつかの実施形態において、形成の環境および方法に応じて、これらの抵抗率切換金属酸化物または窒化物は、初期の高抵抗率状態において形成できる。初期の高抵抗率状態から低抵抗率状態への移行は、その後の切換を行うのに必要とされるパルスよりも高い振幅を有するパルスを必要とすることがある。この初期パルスは、形成パルス (forming pulse)と呼ばれる。
【００１８】
形成パルスの必要性を排除または低減すること、ならびにセットおよびリセットパルスの振幅を低減することは有利である。一般に、集積回路において電圧および／または電流を低減させることには、電力使用の低減、熱耐性の改善、およびバッテリ寿命の延長を含むいくつかの利点がある。
【００１９】
‘９９５出願に記載される好ましい実施形態において、不揮発性メモリセルは、ダイオードと対にされた抵抗率切換二成分酸化物または窒化物の層を含む。各メモリセル中にダイオードを含ませることにより、高密度のクロスポイントメモリアレイにおいてワード線またはビット線を共有するメモリセル間の電気的隔離が提供される。いくつかの実施形態において、セットパルスは順方向バイアス下のダイオードによって印加されるのに対し、リセットパルスは逆方向バイアス下のダイオードによって印加される。
【００２０】
特に逆方向バイアス下の、大きい電圧および電流は、ダイオードを劣化させ、最終的に破壊する傾向がある。そのようなメモリセルにおいて、形成パルスを排除または低減すること、ならびにセットおよびリセットパルスの振幅を低減させることにより、ダイオード寿命を向上させるという付加的な利点がもたらされる。
【００２１】
好ましい抵抗率切換金属酸化物または窒化物は、酸化ニッケルおよび酸化コバルトである。これらの酸化物は、化学量論的なＮｉＯまたはＣｏＯあるいは非化学量論的な化合物であり得る。酸化ニッケルおよび酸化コバルトは同じ結晶構造を持ち、ニッケルおよびコバルトのイオン半径および格子定数は非常に類似し、結果として、これらの金属は、ニッケル−コバルト酸化物中で互いに自由に置き換わることができる。
【００２２】
Windisch et al., “Synthesis and characterization of transparent conducting oxide cobalt-nickel spinel films", J. Vac. Sci. Technol. A 19(4), July/August 2001 （非特許文献１）に記載されるように、ニッケルおよびコバルトの混合酸化物は、純粋な酸化ニッケルまたは酸化コバルトよりも導電性である。図１は、ニッケル−コバルト酸化物についての抵抗率を示すグラフであり、コバルト分は、ｘ軸の端から端まで０．０〜１．０まで増大する。グラフの左端および右端における、純粋な酸化ニッケルおよび酸化コバルトがそれぞれ最も高い抵抗率を有するのに対し、中間組成の酸化物は、より低い抵抗率を有する。最も低い抵抗率は、約（Ｎｉ0.33Ｃｏ0.67）Ｏにおいて生じる。
【００２３】
本発明において、ニッケルまたはコバルトの酸化物単独の抵抗率よりも低い初期の抵抗率を有するニッケル−コバルト酸化物は、低抵抗率状態への第１の切り換えを行うためにより低い形成パルスを必要とし、大きい形成パルスの必要性を低減することが予想される。形成パルスは実際、完全に除去され、後の高抵抗率から低抵抗率への変換により必要とされるものと同じ電圧または電流での初期の高抵抗率から低抵抗率への切り換えを可能にし、すなわち、形成パルスは、その後のセットパルスと全く変わりない。これらのニッケル−コバルト酸化物合金の場合のセットパルスおよびリセットパルスが、酸化ニッケルまたは酸化コバルトの場合よりも低いことがさらに予想される。
【００２４】
前述したようなニッケルおよびコバルトの酸化物も、本願明細書中で（Ｎｉx Ｃｏy ）Ｏと呼ばれ、ここで、ｘ＋ｙ＝１であり、ｘもｙも０ではなく、好ましくは、ｙ（コバルト分）は、約０．０００１〜０．９９９９である。より低い抵抗率を有するニッケル−コバルト酸化物は、より低い電圧および電流で切り換わる可能性があり、これは有利である。メモリセルにおいて、セルのデータ状態に対応する達成可能な安定した抵抗率状態が容易に区別可能であることも有利である。これは、これらの状態間の差を最大化することにより達成される。ｙ（コバルト分）が約０．６７である、図１の曲線の低点において、セット状態とリセット状態との差は、望ましいものよりも小さいことがある。ｙの値が、グラフの右端または左端の０．０または１．０に近づくと、形成値は望ましくない高い値になることがある。メモリセルにおいて使用するための好ましいニッケル−コバルト酸化物合金は、図１の曲線の最も高い点および最も低い点両方を回避する。ｙの値は、より好ましくは、約０．０５〜約０．６５か約０．７０〜約０．９５のいずれか一方であり、最も好ましくは、約０．１０〜約０．５０か約０．７５〜約０．９５のいずれか一方である。（Ｎｉx Ｃｏy ）Ｏの層は、酸化ニッケルおよび酸化コバルトを含む各種の種および相を含むことがあり、変数ｘおよびｙは、層中のニッケルおよびコバルトの比率を全体的に見て記述する。
【００２５】
本発明の好ましい実施形態において、メモリセルは、切換素子とステアリング素子とを対にすることにより形成され、ここで、切換素子は、（Ｎｉx Ｃｏy ）Ｏ（簡潔にするため、ニッケル−コバルト酸化物が（Ｎｉx Ｃｏy ）Ｏとして記載される場合、この考察において、ｘ＋ｙ＝１であり、ｘもｙも０ではないと理解される）の層を含み、ステアリング素子は、ダイオードまたはトランジスタのような、非対称的な導電特性を有するデバイスである。
【００２６】
図２は、本発明の好ましい実施形態を示す。セルは、底部導体２００の一部および頂部導体４００の一部を含んでいる。レール形の頂部導体および底部導体は、好ましくは、異なる方向に延び、例えば、それらの方向は垂直であり得る。頂部導体４００と底部導体２００との間に、電気的に直列に配列されたダイオード３０および抵抗切換素子１１８が配置されている。抵抗切換素子１１８は、頂部導体４００と底部導体２００との間の電圧または電流の印加と同時に、高抵抗率状態と低抵抗率状態との間で切り換わる（Ｎｉx Ｃｏy ）Ｏの層を含む。
【００２７】
図３は、介在する支柱３００を有する、複数の底部導体２００および頂部導体４００を示し、支柱３００は、ダイオードおよび抵抗切換素子を含む。別の実施形態において、ダイオードは、何か他の非オームデバイスで置き換えることができる。このように、メモリセルの第１のレベルを形成することができ、そのようなメモリレベルのわずかな部分のみがここに示してある。好ましい実施形態において、付加的なメモリレベルを、この第１のメモリレベルの上方に積み重ねて形成して、非常に高密度のモノリシックな三次元メモリアレイを形成することができる。メモリアレイは、基板、例えば、単結晶シリコン基板の上方に被着および成長させた層で形成される。支持回路は有利には、メモリアレイの下方の基板中に形成される。
【００２８】
本発明の別の実施形態は、本発明の譲受人に譲渡され、本願明細書において参照により援用されている、２００５年６月２日に出願のPetti らの「Rewriteable Memory Cell Comprising a Transistor and Resistance-Switching Material in Series 」という米国特許出願第１１／１４３，２６９号（特許文献３）に記載される構造を用いる。Petti らの米国特許出願は、ＭＯＳトランジスタと直列に形成された抵抗率切換二成分金属酸化物または窒化物の層を有するメモリセルを記載している。Petti らの実施形態において、ＭＯＳトランジスタは、単結晶ウェハ基板中ではなく被着された半導体材料中にそのチャンネル領域を有する薄膜トランジスタである。
【００２９】
図４ａを見ると、Petti らの好ましい実施形態において、複数の実質的に平行なデータ線１０が形成されている。半導体支柱１２が形成され、各々がデータ線１０のうちの１つの上方にある。各支柱１２は、ドレイン領域およびソース領域として作用する高濃度にドープされた領域１４および１８、ならびにチャネル領域として作用する低濃度にドープされた領域１６を含んでいる。ゲート電極２０は、各支柱１２を包囲している。
【００３０】
図４ｂは、上から見た図４ａのセルを示す。反復パターン中で、ピッチは、１つのフィーチャと、同じフィーチャの次の出現との間の距離である。例えば、支柱１２のピッチは、１つの支柱の中心と、隣接する支柱の中心との間の距離である。１つの方向において、支柱１２は、第１のピッチＰ1 を有するのに対し、他の方向において、支柱１２は、より大きなピッチＰ2 を有し、例えば、Ｐ2 はＰ1 の１．５倍であり得る。（フィーチャサイズは、デバイス中にフォトリソグラフィにより形成された最小のフィーチャまたはギャップの幅である。別の言い方をすれば、ピッチＰ1 は、フィーチャサイズの２倍であり得るのに対し、ピッチＰ2 は、フィーチャサイズの３倍である。図４ａに示される、より小さいピッチＰ1 を有する方向において、隣接するメモリセルのゲート電極２０が一体化して、単一の選択線２２を形成する。より大きいピッチＰ2 を有する方向において、隣接するセルのゲート電極２０は一体化せず、隣接する選択線２２は隔離されている。図４ａは、図２ｂの線Ｘ−Ｘ’に沿った断面における構造を示しているのに対し、図４ｃは、図４ｂの線Ｙ−Ｙ’に沿った断面における構造を示している。
【００３１】
図４ａおよび図４ｃを参照すると、好ましくはデータ線１０に垂直な参照線２４が、各支柱１２がデータ線１０のうちの１つと参照線２４のうちの１つとの間に垂直に配置されるように、支柱１２の上方に形成される。抵抗切換メモリ素子２６が、各メモリセル中で、例えば、ソース領域１８と参照線２４との間に形成される。代わりに、抵抗切換メモリ素子２６が、ドレイン領域１４とデータ線１０との間に形成され得る。本発明の好ましい実施形態において、抵抗切換素子２６は、（Ｎｉx Ｃｏy ）Ｏの層を含む。
【００３２】
図５は、Petti らの別の実施形態を例示する。この実施形態は同様に、ＴＦＴアレイ中のメモリセルを含み、各々は、直列のトランジスタおよび可逆性抵抗切換メモリ素子を有するが、異なる構造を有している。実質的に平行なレール３０（断面で示してあり、ページ外へ延びている）は、複数の線セット３１を含み、各線セット３１は、２つのデータ線３２および１つの参照線３４で構成され、参照線３４は、２つのデータ線３２にすぐ隣接しかつそれらの間にある。実質的に平行な選択線３６がレール３０の上方にあり、好ましくはそれらに垂直に延びている。選択線３６は、ゲート誘電体層３８およびチャネル層４０と同じ広がりを有する。メモリレベルは支柱４２を含み、各支柱４２は、チャネル層４０のうちの１つと、データ線３２のうちの１つまたは参照線３４のうちの１つとの間に垂直に配置されている。同じ選択線に沿って隣接する支柱を含むトランジスタが形成される。トランジスタ４４は、ソース領域５０とドレイン領域５２との間にチャネル領域５１を含む。一方の支柱４２ａが抵抗切換素子４６を含んでいるのに対し、他方の支柱４２ｂは含んでいない。この実施形態において、隣接するトランジスタは、参照線を共有し、例えば、トランジスタ４８は、トランジスタ４４と参照線３４を共有している。隣接するデータ線３２間にトランジスタは全く存在しない。本発明の好ましい実施形態において、抵抗切換素子４６は、（Ｎｉx Ｃｏy ）Ｏの層を含む。
【００３３】
図６は、さらに別の実施形態を例示し、トランジスタ６０が、抵抗切換素子６２と直列に形成される。抵抗切換素子６２は、（Ｎｉx Ｃｏy ）Ｏの層を含み、トランジスタ６０は、シリコンウェハのような単結晶半導体基板７０中にそのチャネル領域６４ならびにソースおよびドレイン領域６６および６８を有するように形成される。導電性バイア７６は、必要に応じ、抵抗切換素子６２を、ソースまたはドレイン領域６８、および他の接続に電気的に接続する。
【００３４】
これらの実施形態は例として提供され、他の実施形態が想定され、本発明の範囲内に入り得る。
【００３５】
これらのメモリセルのうちのいずれにおいても、（Ｎｉx Ｃｏy ）Ｏの層は、多様な方法により形成できる。いくつかの実施形態において、（Ｎｉx Ｃｏy ）Ｏは、ニッケルおよびコバルトを含有する溶液の湿式化学被着に続いて溶媒を飛ばすための仮焼を行うことにより形成される。例えば、Ｃｏ（ＮＯ3 ）2 ・Ｈ2 ＯおよびＮｉ（ＮＯ3 ）2 ・Ｈ2 Ｏの溶液を水またはグリセリン中で混合し、次に適切な基板上にスピンコートする。空気中で、１０分間３５０℃にて加熱して溶媒を蒸発させることにより、約２５０オングストロームの厚さを有する（Ｎｉx Ｃｏy ）Ｏ膜が残される。代わりに、他の方法を用いて（Ｎｉx Ｃｏy ）Ｏ層１１８を形成することもできる。
【００３６】
金属酸化物および窒化物は、しばしば反応スパッタリングにより形成される。この方法により（Ｎｉx Ｃｏy ）Ｏを形成するため、ニッケルおよびコバルトは、単一のスパッタリングターゲット中にそれらの所望の比率で含めることができる。例えば、所望の酸化物が（Ｎｉ0.75Ｃ０0.25）Ｏであると仮定する。７５ａｔ％ニッケルおよび２５ａｔ％コバルトであるスパッタ材料を有する合金ターゲットは、これらの原子を所望の比率で提供し、アルゴンおよびＯ2 により通常どおりスパッタリングされ得る。代わりに、別個のニッケルターゲットおよびコバルトターゲットを、チャンバ中で同時に用いることができ、各々からのスパッタリングの比率は、適切なバイアスパワーをニッケルプラズマおよびコバルトプラズマにそれぞれ印加することにより、または他の既知の方法により制御される。
【００３７】
ｘまたはｙが非常に小さい（Ｎｉx Ｃｏy ）Ｏの層を形成するため、少数派の金属は、イオン注入または拡散によって導入することができる。例えば、ニッケルの比率が高くコバルトの比率が低い酸化物層を形成するため、酸化ニッケルの層を、いずれかの従来の方法で形成し、次にコバルトを所望の濃度に注入することができる。同様に、コバルトの比率が高くニッケルの比率が低い酸化物層を形成するため、例えば、酸化コバルトの層を従来の方法で形成し、酸化ニッケルの薄層を、酸化コバルト層の上方、下方、または内部に（例えば、原子層被着により）被着させることができる。それに続く熱処理が、ニッケルを酸化コバルト層内に拡散させる。
【００３８】
実際の切換機構が不明確なので、（Ｎｉx Ｃｏy ）Ｏの層全体が抵抗率を変えるのか（例えば、図２における層１１８）、あるいは切り換えがこの層を通るフィラメント中で生じているだけなのかは、同様に不明確である。しかし、どちらの機構も本発明の範囲内に入る。
【００３９】
本願明細書において参照により援用されている、２００４年９月２９日に出願のHernerらの「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」という米国特許出願第１０／９５５，５４９号（以下、‘５４９出願）（特許文献４）は、多結晶シリコン（またはポリシリコン）で形成されたダイオードを含むメモリセルを記載している。ダイオードのポリシリコンは、高抵抗率状態で形成され、低抵抗率状態に変換され得る。セルのデータ状態は、ポリシリコンの抵抗率状態中に効果的に格納され得る。
【００４０】
本願明細書において参照により援用されている、２００５年６月８日に出願のHernerらの「Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material 」という米国特許出願第１１／１４８，５３０号（以下、‘５３０出願）（特許文献５）に記載されるように、非晶質シリコンが特定のケイ化物に隣接して結晶化された場合、結果として生じるポリシリコンは、結晶欠陥がより少なく、より秩序正しくなることができ、従って、隣接するケイ化物が全くなく結晶化されたシリコンよりも導電性になると考えられている。例えば、ケイ化チタンの隣接層は、シリコンが結晶化する際に結晶化テンプレートをシリコンに提供する格子間隔および配向を有し、欠陥が比較的少なくシリコンが結晶化できるようになると考えられている。要するに、ケイ化チタンの隣接層なしで結晶化された被着シリコンは、形成時に欠陥が比較的多くかつ高抵抗率であるのに対し、ケイ化チタン層に隣接して結晶化された被着シリコンは、形成時に比較的欠陥が少なくかつ低抵抗率である。高欠陥、高抵抗率のポリシリコンは、プログラミングによりその秩序を増大させて、そのポリシリコンを低抵抗率ポリシリコンに変換することができる。これらの２つの状態はデータ状態と対応することができ、メモリセルの基礎になり得る。低欠陥ポリシリコンは、形成時に低抵抗率であり、従って、この機構を用いるメモリセルの基礎になり得ない。
【００４１】
記載されるメモリにおいて、メモリセルは、（Ｎｉx Ｃｏy ）Ｏの抵抗率切換層をポリシリコンダイオードと対にする。抵抗率切換金属酸化物または窒化物層はデータ状態を格納し、従って、この状態を同様に格納するためのダイオードのポリシリコンの必要、またはそれを低抵抗率状態に変換するために必要とされる大きい電圧の必要は全くない。次に、記載されるメモリにおいて、ポリシリコンダイオードのポリシリコンが、隣接するケイ化物によって、低抵抗率状態で形成されることが好ましいことがある。
【００４２】
本発明の好ましい実施形態に従って形成された、図２に示されるものと同様なメモリセルの第１のメモリレベルの形成を説明する詳細な例が示される。このメモリセルを形成するにあたり有用であることが判明し得る付加的な詳細は、すべて本発明の譲受人に譲渡され、本願明細書において参照により援用されている、‘４５２出願、‘９９５出願、および‘５４９出願、Hernerらの「High-Density Three-Dimensional Memory Cell」という米国特許第６，９５２，０３０号（特許文献６）、ならびに２００５年６月８日に出願のHernerらの「Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material 」という米国特許出願第１１／１４８，５３０号（特許文献７）において見い出すことができる。本発明を不明瞭にすることを避けるため、これらの出願および特許の詳細のすべてが含まれるわけではないが、いずれの教示も除外されることを意図するものでは全くないことが理解される。
【００４３】
この例および以降の例において、明確にするため、ステップ、材料、およびプロセス条件を含む多くの詳細が含まれる。この例が非限定的であること、およびこれらの詳細が修正、省略、または増強され得る一方で、結果が本発明の範囲内に入ることが理解される。
【００４４】
例：作製
図７ａに目を向けると、メモリの形成は基板１００から始まる。この基板１００は、単結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−炭素のようなＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩＩ化合物、そのような基板上のエピタキシャル層、または何か他の半導体材料のような、技術的に知られているどのような半導体基板であってもよい。基板は、その中に作製された集積回路を含み得る。
【００４５】
絶縁層１０２が基板１００上に形成される。絶縁層１０２は、酸化ケイ素、窒化ケイ素、強誘電性膜、Ｓｉ−Ｃ−Ｏ−Ｈ膜、または何か他の適切な絶縁材とすることができる。
【００４６】
第１の導体２００が基板１００および絶縁体１０２上に形成される。導電層１０６の接着を促進するために、絶縁層１０２と導電層１０６との間に接着層１０４が含まれてもよい。他の材料を用いることもできるが、接着層１０４として好ましい材料は窒化チタンであり、あるいはこの層は省略されてもよい。接着層１０４は、任意の従来方法、例えばスパッタリングにより被着され得る。
【００４７】
被着される次の層は導電層１０６である。導電層１０６は、ドープされた半導体、タングステンのような金属、または金属合金もしくは化合物のような、技術的に知られている任意の導電材料を含み得る。
【００４８】
導体レールを形成するすべての層がひとたび被着されると、図７ａにおいて断面で示される実質的に平行かつ実質的に共平面の導体２００を形成するために任意の適切なマスキングおよびエッチングプロセスを用いて層がパターン形成およびエッチングされる。１つの好ましい実施形態において、フォトレジストが被着され、フォトリソグラフィによりパターン形成され、層がエッチングされ、次に酸素含有プラズマ中での「アッシング（ashing）」のような標準的な処理技法を用いてフォトレジストが除去され、エッチングの間に形成された残りのポリマーのストリップが、ＥＫＣにより処方された液体溶媒のような従来の液体溶媒中で除去される。
【００４９】
次に、誘電材料１０８が、導体レール２００上およびその間に被着される。誘電材料１０８は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のような任意の既知の電気絶縁材料であり得る。好ましい実施形態において、二酸化ケイ素が誘電材料１０８として用いられる。酸化ケイ素は、化学気相蒸着（ＣＶＤ）、または、例えば、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）のような任意の既知のプロセスを用いて被着させ得る。
【００５０】
最後に、導体レール２００上の過剰な誘電材料１０８が除去され、誘電材料１０８により分離された導体レール２００の頂部が露出され、実質的に平坦な表面１０９が残される。結果として生じる構造が図７ａに示してある。平坦な表面１０９を形成するための誘電材料過剰分のこの除去は、エッチバックまたは化学機械的平坦化（ＣＭＰ）のような技術的に知られた任意のプロセスによって実行できる。例えば、その全体が本願明細書において参照により援用されている、２００４年６月３０日に出願のRaghuramらの「Nonselective Unpatterned Etchback to Expose Buried Patterned Features 」という米国特許出願第１０／８８３，４１７号（特許文献８）において記載されたエッチバック技法を有利に用いることができる。代わりに、導体レールは、ダマシンプロセスにより形成されることができ、そこでは、酸化物が被着され、溝が酸化物中にエッチングされ、次に、溝が導電材料で満たされ、導体レールを作るために過剰分が除去される。
【００５１】
次に、図７ｂに目を向けると、垂直支柱が、完成された導体レール２００上方に形成される。（スペースを節約するため、基板１００は、図７ｂおよび以降の図において省略されているが、その存在は想定されている。）好ましくは、障壁層１１０が、導体レールの平坦化後に第１の層として被着される。窒化タングステン、窒化タンタル、窒化チタン、またはこれらの材料の組み合わせを含む、任意の適切な材料を障壁層において用いることができる。好ましい実施形態において、窒化チタンが障壁層として用いられる。障壁層１１０が窒化チタンである場合、この障壁層は、以前に説明された接着層と同じやり方で被着され得る。
【００５２】
次に、支柱にパターン形成される半導体材料が被着される。任意の適切な半導体材料または半導体合金を用いることができる。シリコンが好ましい。
【００５３】
用語「接合ダイオード（junction diode）」は、２つの端子電極を有し、一方の電極ではｐ形であり他方の電極ではｎ形である半導体材料で作られた、非オーム伝導の特性を備える半導体デバイスを指すために本願明細書中で用いられる。好ましい実施形態において、半導体支柱は、接合ダイオードを含み、この接合ダイオードは、第１の導電率タイプの底部の高濃度にドープされた領域および第２の導電率タイプの頂部の高濃度にドープされた領域を含む。頂部領域と底部領域との間の中間領域は、真性あるいは第１または第２の伝導率タイプのいずれか一方の低濃度にドープされた領域である。
【００５４】
この例では、底部の高濃度にドープされた領域１１２は、高濃度にドープされたｎ形シリコンである。最も好ましい実施形態において、高濃度にドープされた領域１１２が被着され、任意の従来方法により、好ましくは、その場で (in situ)のドーピングにより、リンのようなｎ形ドーパントを用いてドープされる。この層は、好ましくは、約２００〜約８００オングストロームの厚さである。
【００５５】
次に、ダイオードの残部を形成するシリコンが、技術的に知られている任意の方法により被着される。好ましい実施形態において、頂部の高濃度にドープされたｐ形領域１１６がイオン注入により形成される。このステップにおいて被着される厚さは、真性領域１１４の最終的な所望の厚さに注入後の頂部の高濃度にドープされた領域１１６の所望の厚さを加えたものになる。完成されたデバイスにおいて、真性領域１１４は、好ましくは、約６００〜約２，０００オングストローム、例えば、約１，６００オングストロームである。高濃度にドープされたｐ形領域１１６は、約１００〜約１，０００オングストローム、好ましくは、約４００オングストロームである。（層１１６のいくばくかの厚さ、例えば、約２００オングストロームは、後のステップにおけるケイ化物形成の間に消費され、従って、層１１６の厚さは、この予期される損失を考慮するように選択され得る。）このステップにおいてドープされずに被着される厚さは、約７００〜約３，０００オングストローム、好ましくは約２，０００オングストロームである。
【００５６】
頂部の高濃度にドープされた領域１１６が、ｐ形ドーパント、例えばホウ素またはＢＦ2 を用いたイオン注入によりこの時点で形成される。本願明細書中で記載されたダイオードは、底部のｎ形領域および頂部のｐ形領域を有する。好まれるのであれば、導電性タイプは逆にすることもできる。
【００５７】
従来方法により被着される場合、シリコン領域１１２、１１４、および１１６は、この時点で非晶質であり、後のステップにおいて結晶化される。前に記載され、また‘５３０出願にも記載されたように、これらの層がケイ化物、例えばケイ化チタンの層と隣接して結晶化されれば、結果として生じるポリシリコンは、欠陥が少なくかつ比較的低抵抗率であり、最初に大きいプログラミング電圧の印加を必要としない、比較的高い電流を提供するダイオードが提供される。
【００５８】
好ましい実施形態において、被着される次の層は、チタンの層１２０であり、この層は、約３０〜約２００オングストロームの厚さ、好ましくは、約１００オングストロームの厚さであり得る。この層の頂部を窒化チタンの層１２２が覆い、この窒化チタン層は、約１００オングストロームの厚さであり得る。後のアニールステップにおいて、例えば、高速熱アニールが実行される。このアニールは、チタン層１２０を層１１６のシリコンと反応させてケイ化チタン（図示せず）を形成し、シリコン層１１２、１１４、および１１６を結晶化させる。結晶化の間、シリコンは、ケイ化チタンの層と隣接し、結果として生じるポリシリコンを低抵抗率にさせる。代わりの実施形態において、層１２０および１２２は省略できる。
【００５９】
（Ｎｉx Ｃｏy ）Ｏ（ｘ＋ｙ＝１であり、ｘもｙも０ではない）の層１１８が、層１２２上に形成される。好ましい実施形態において、ｙの値は約０．０１〜約０．９９、好ましくは０．０５〜約０．６５、または約０．７０〜約０．９５である。より好ましくは、ｙの値は、約０．１０〜約０．５０または約０．７５〜約０．９５である。層１１８は、好ましくは、約５０〜約３００オングストロームの厚さであり、好ましくは約２００オングストロームの厚さである。好ましい実施形態において、（Ｎｉx Ｃｏy ）Ｏの層１１８が、水またはグリセリン中のＣｏ（ＮＯ3 ）2 ・Ｈ2 ＯおよびＮｉ（ＮＯ3 ）2 ・Ｈ2 Ｏの溶液を混合し、次にその混合物を適切な基板の上にスピンコートすることにより形成される。空気中で、３５０℃にて１０分間加熱することにより溶媒が蒸発し、約２５０オングストロームの厚さを有する（Ｎｉx Ｃｏy ）Ｏ膜が残される。溶液中のニッケルおよびコバルトの比率は、結果として生じる酸化物中の所望の比率を作り出すために変えることができる。（Ｎｉx Ｃｏy ）Ｏ層の厚さは、従来の手段、例えば、スピンコートの速度を変更することにより変えることができる。
【００６０】
最後に、好ましい実施形態において、障壁層１２４が（Ｎｉx Ｃｏy ）Ｏ層１１８上に被着される。他の適切な導電性障壁材料を代わりに用いることもできるが、層１２４は、好ましくは窒化チタンである。今度のＣＭＰステップは、層１２４上で実行され、従って、この層は、好ましくは比較的厚く、約８００オングストロームである。
【００６１】
図７ｂに戻ると、この段階で、抵抗切換状態変化素子を形成する層１２４、１１８、１２２、および１２０、ならびにダイオードを形成するシリコン領域１１６、１１４、および１１２が、パターン形成およびエッチングされて支柱３００を形成する。支柱３００は、各支柱３００が導体２００の上に形成されるように、下方の導体２００とほぼ同じピッチおよびほぼ同じ幅を有するべきである。多少の位置ずれは許容され得る。
【００６２】
支柱３００は、任意の適切なマスキングおよびエッチングプロセスを用いて形成され得る。エッチングされるスタックは、比較的高く、異なるエッチング剤の使用を必要とする材料を含んでいる。好ましくは、フォトレジストが被着され、標準のフォトリソグラフィ技法を用いてパターン形成され、次に窒化チタン層１２４、（Ｎｉx Ｃｏy ）Ｏ層１１８、窒化チタン層１２２、およびチタン層１２０がエッチングされる。抵抗率切換層１１８のための多くの好ましい材料のような、遷移金属酸化物をエッチングする有利な方法が、本願明細書において参照により援用されている、２００５年７月１１日に出願のRaghuramらの「Method of Plasma Etching Transition Metals and Their Compounds」という米国特許出願第１１／１７９，４２３号（特許文献９）に記載されている。これらのエッチングされた層は、残る層のエッチングの間、ハードマスクの役割を果たし得る。
【００６３】
両方とも本発明の譲受人により所有され、本願明細書において参照により援用されている、２００３年１２月５日に出願のChenの「Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting」という米国特許出願第１０／７２８，４３６号（特許文献１０）、または２００４年４月１日に出願のChenの「Photomask Features with Chromeless Nonprinting Phase Shifting Window」という米国特許出願第１０／８１５，３１２号（特許文献１１）に記載されるフォトリソグラフィ技法を、本発明によるメモリアレイの形成において用いられる任意のフォトリソグラフィステップを実行するために有利に用い得る。
【００６４】
誘電材料１０８が支柱３００の上およびそれらの間に被着されて、支柱間のギャップを満たす。誘電材料１０８は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のような、任意の既知の電気絶縁材料であり得る。好ましい実施形態において、二酸化ケイ素が絶縁材料として用いられる。二酸化ケイ素は、ＣＶＤまたはＨＤＰＣＶＤのような、任意の既知のプロセスを用いて被着され得る。
【００６５】
次に、支柱３００上の誘電材料が除去されて、誘電材料１０８により分離された支柱３００の頂部が露出され、実質的に平坦な表面が残される。誘電材料過剰分のこの除去および平坦化は、ＣＭＰまたはエッチバックのような、技術的に知られた任意のプロセスによって実行できる。例えば、Raghuramらの米国特許出願に記載されたエッチバック技法を用いることができる。結果として生じる構造が、図７ｂに示してある。
【００６６】
この例において、層１２４、１１８、１２２、および１２０は、単一のパターン形成ステップでパターン形成され、シリコン領域１１２および１１４および１１６は、マルチステップエッチングが続いて行われた。しかし、いくつかの実施形態では、エッチング高さを低減し、起こり得る汚染を回避するために、（Ｎｉx Ｃｏy ）Ｏおよび金属障壁層を、半導体エッチング専用のチャンバ中で露出させることにより、ダイオードおよび状態変化素子を別個のパターン形成ステップにおいて形成することが望ましいことがある。このプロセス（図示せず）において、支柱を形成するために、シリコン領域１１２および１１４が被着され、パターン形成され、エッチングされる。支柱間のギャップを満たすために誘電性充填材が被着され、ＣＭＰステップによって、過剰分が除去され、実質的に平坦な表面に支柱の頂部が露出される。頂部の高濃度にドープされた領域１１６が、イオン注入によって形成される。チタン層１２０、窒化チタン層１２２、（Ｎｉx Ｃｏy ）Ｏ層１１８、およびチタン層１２４がこの平坦な表面上に被着され、次に別個のステップにおいてパターン形成およびエッチングされて、下方のダイオードの支柱と整合された短い支柱が形成される。多少の位置ずれは許容され得る。誘電性充填材が短い支柱間に被着され、ＣＭＰステップによって過剰分が除去され、支柱の頂部が露出される。
【００６７】
他の代替の実施形態において、障壁層１２２、（Ｎｉx Ｃｏy ）Ｏ層１１８、および障壁層１２４は、ダイオード層１１２、１１４、および１１６の前に（従ってその真下に）形成することができ、同じまたは別個のパターン形成ステップにおいてパターン形成され得る。この場合、支柱上方の頂部導体の第１の層は、窒化チタンで覆われたチタン層になる（図示せず）。後のアニールの間、このチタンは、ダイオードの頂部のシリコンと反応してケイ化チタンを形成し、低欠陥多結晶ダイオードを形成するための結晶化テンプレートを提供する。
【００６８】
図７ｃに目を向けると、支柱３００の形成が完了した後、頂部導体４００を形成するために導電性材料またはスタックが被着される。好ましい実施形態において、窒化チタン障壁層１３０が次に被着され、続いてタングステン層１３２が被着される。頂部導体４００は、前に説明したようにパターン形成およびエッチングされ得る。この例において、各セル中で、（層１１２、１１４、および１１６の）ダイオードおよび（抵抗切換層１１８を含む）状態変化素子が、頂部導体４００と底部導体２００との間に直列に形成されている。上から覆っている第２の導体４００は、好ましくは、第１の導体２００と異なる方向、好ましくは第１の導体に実質的に垂直な方向に延びている。図７ｃに示される、結果として生じる構造は、メモリセルの底部または第１のレベルである。
【００６９】
付加的なメモリレベルをこの第１のメモリレベル上方に形成することができる。いくつかの実施形態において、導体はメモリレベル間で共有することができる。すなわち、頂部導体４００は、次のメモリレベルの底部導体として作用する。他の実施形態において、レベル間誘電体が、図７ｃの第１のメモリレベル上方に形成され、その表面が平坦化され、第２のメモリレベルの構築が、共有される導体なしで、この平坦化されたレベル間誘電体上から始まる。
【００７０】
実施：切換
説明したばかりの実施形態において、（Ｎｉx Ｃｏy ）Ｏをより高い抵抗率からより低い抵抗率へ切り換えるセット移行は、ダイオードの両端に順方向バイアスを印加することによって最も容易に達成できるのに対し、（Ｎｉx Ｃｏy ）Ｏ層をより低い抵抗率からより高い抵抗率へ切り換えるリセット移行は、ダイオードの両端に逆方向バイアスを印加することによって最も容易に達成できる。
【００７１】
例えば、図２および図７ｃを参照すると、メモリセルは、比較的高抵抗率状態の各メモリセルの（Ｎｉx Ｃｏy ）Ｏ層１１８で形成される。好ましい実施形態において、その初期状態において、メモリセルの両端に約２ボルトの読み出し電圧が印加される場合、約１０-8アンペアの電流が頂部導体４００と底部導体２００との間を流れ得る。約６ボルト以下、好ましくは約４ボルト〜約６ボルト、より好ましくは約４ボルト〜約６ボルトの電圧を有するセットパルスの印加後、（Ｎｉx Ｃｏy ）Ｏ層１１８は、低抵抗率セット状態に切り換わる。セット状態において、メモリセルの両端に約２ボルトの読み出し電圧が印加される場合、約１０-6アンペアの電流が頂部導体４００と底部導体２００との間を流れ得る。電流の差は、抵抗率状態の差を容易に検出することを可能にし、メモリセルのデータ状態に対応する。これらの電流は例にすぎず、セルおよびアレイの厳密な形態に伴い変わる。
【００７２】
セルを高抵抗率状態に戻すため、メモリセルの両端にリセットパルスが逆方向バイアスで印加され、例えば、約−８〜約−１１ボルト、好ましくは約−９ボルト〜約−１０ボルトの電圧が印加される。
【００７３】
高抵抗率から低抵抗率へのその後の切り換えは、初期の切り換えを行うのに必要とされるのと同じ電圧を用いて、すなわち付加的な形成パルスが全くなしで、あるいは、若干低いセット電圧で達成され得る。
【００７４】
本願明細書中で供給される電圧および電流が例にすぎず、（Ｎｉx Ｃｏy ）Ｏ層１１８の厚さ、ダイオードの高さ等を含む多くの作製の詳細に伴って変わることが当業者により理解される。
【００７５】
例：モノシリコン基板中のトランジスタを備える（Ｎｉx Ｃｏy ）Ｏ
図６は、トランジスタ６０および（Ｎｉx Ｃｏy ）Ｏの層を含む抵抗切換素子６２を含むメモリセルの一例を示す。トランジスタ６０は、従来のやり方で形成され得る。例えば、二酸化ケイ素のような誘電材料が基板７０上で被着または成長され、次に、高濃度にドープされたシリコンのような導電性材料が誘電材料上に被着される。これらの層は、コントロールゲート７２およびゲート誘電体７４を形成するために、パターン形成およびエッチングされる。ソースおよびドレイン領域６６および６８が、イオン注入によるドーピングのような従来方法により形成される。バイア７６および抵抗切換素子６２が従来手段によってその後形成される。基板７０は、任意の適切な基板、例えば、単結晶シリコンウェハであり得る。
【００７６】
抵抗切換素子６２は、（Ｎｉx Ｃｏy ）Ｏ層を含む。窒化チタンまたは何か他の適切な材料のような任意の導電性障壁層が抵抗切換素子６２中に含まれ得る。このメモリセルへの電気接触は、従来方法によって設けることができる。
【００７７】
モノリシックな三次元メモリアレイは、介在基板なしで、ウェハのような単一の基板の上方に複数のメモリレベルが形成されるものである。１つのメモリレベルを形成する層は、既存の１つのレベルまたは複数のレベルの層の上に直接被着または成長させられる。これとは対照的に、積み重ねられたメモリは、Leedy の「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献１２）におけるように、別個の基板上にメモリレベルを形成し、それらのメモリレベルを互いに上に載せて接着することにより構成されてきた。基板は、接合前に薄化されたり、あるいはメモリレベルから除去されたりし得るが、メモリレベルは当初、別個の基板上で形成されるので、そのようなメモリは真のモノリシックな三次元メモリアレイではない。
【００７８】
基板上方で形成されたモノリシックな三次元メモリアレイは少なくとも、基板上方の第１の高さに形成された第１のメモリレベルおよび第１の高さと異なる第２の高さに形成された第２のメモリレベルを含む。３つ、４つ、８つ、または実際はいくつでもよいメモリレベルを、そのようなマルチレベルアレイにおいて基板上方で形成することができる。
【００７９】
製作の詳細な方法を本願明細書において説明してきたが、結果が本発明の範囲内に入る限り、同じ構造を形成するどのような他の方法も用いることができる。
【００８０】
前述した詳細な説明は、本発明が取り得る多くの形態のいくつかを説明したにすぎない。この理由により、この詳細な説明は、例示の目的を意図するものであって、限定の目的を意図するものではない。本発明の範囲を規定することを意図するものは、すべての同等物を含む特許請求の範囲のみである。
【図面の簡単な説明】
【００８１】
【図１】ニッケル−コバルト酸化物の範囲についての抵抗率を例示するグラフである。
【図２】本発明の好ましい実施形態に従って形成されたメモリセルを例示する断面図である。
【図３】図２のメモリセルのようなメモリセルを含む第１のメモリレベルの一部分の斜視図である。
【図４ａ】本発明の代替の実施形態に従って形成されたメモリセルの、異なる角度からの断面図である。
【図４ｂ】本発明の代替の実施形態に従って形成されたメモリセルの、異なる角度からの平面図である。
【図４ｃ】本発明の代替の実施形態に従って形成されたメモリセルの、異なる角度からの断面図である。
【図５】本発明の別の代替の実施形態に従って形成されたメモリセルの断面図である。
【図６】本発明のさらに別の代替の実施形態に従って形成されたメモリセルの断面図である。
【図７ａ】本発明の１つの実施形態によるメモリセルの第１のメモリレベルの形成における段階を例示する断面図である。
【図７ｂ】本発明の１つの実施形態によるメモリセルの第１のメモリレベルの形成における段階を例示する断面図である。
【図７ｃ】本発明の１つの実施形態によるメモリセルの第１のメモリレベルの形成における段階を例示する断面図である。
【図１】
2009517863.tif 000003
【図２】
2009517863.tif 000004
【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図５】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【国際調査報告】
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