(57)【要約】  オート・ゲイン・コントロールを実行するための技術が記述される。いくつかの態様では、利得制御はアナログ／ディジタル変換器(ADC)およびディジタル可変利得増幅器(DVGA)を備えた装置によって達成され、DVGAはADCからディジタル信号を受け取り、DVGAはADCからのディジタル信号出力の電力に基づいて底がｎの対数を使用して利得を計算するように構成されたプロセッサを有し、プロセッサは、さらに、利得をディジタル信号に適用するように構成される。【選択図】    図３
2009533003.tif 000002
【特許請求の範囲】
【請求項１】
アナログ／ディジタル変換器(ADC)と、
前記ADCからディジタル信号出力を受信するように構成されたディジタル可変利得増幅器(DVGA)とを備え、
前記DVGAは前記ADCからの前記ディジタル信号の電力に基づいて底がｎの対数を使用して利得を計算するように構成されたプロセッサを有し、さらに前記プロセッサは前記利得を前記ディジタル信号に適用するように構成された、
装置。
【請求項２】
前記底がｎの対数は底が２の対数である、請求項1に記載の装置。
【請求項３】
前記プロセッサは、さらに、底がｎの対数を使用して、前記電力の指数と前記電力の仮数を個別に計算することによって前記利得を計算するように構成された、請求項1に記載の装置。
【請求項４】
前記プロセッサは、さらに、計算された前記電力の指数と計算された前記電力の仮数とを加法的に組み合わせて前記利得を形成するように構成された、請求項3に記載の装置。
【請求項５】
前記プロセッサは、さらに、前記ディジタル信号の指数を基準電力の指数と比較することにより前記電力の指数を計算するように構成された、請求項3に記載の装置。
【請求項６】
前記プロセッサは、さらに、前記ディジタル信号の仮数を基準電力の仮数と比較することにより前記電力の仮数を計算するように構成された、請求項3に記載の装置。
【請求項７】
アナログ／ディジタル変換器(ADC)に結合されたディジタル可変利得増幅器(DVGA)であって、前記DVGAは、
前記ADCからディジタル信号を受け取り、
前記ADCからの前記ディジタル信号出力の電力に基づいて、底がｎの対数を使用して利得を計算し、
前記利得を前記ディジタル信号に適用するように構成された、
ディジタル可変利得増幅器(DVGA)。
【請求項８】
前記底がｎの対数は底が２の対数である、請求項7に記載のDVGA。
【請求項９】
前記DVGAは、さらに、底がｎの対数を使用して、前記電力の指数と前記電力の仮数を個別に計算することによって前記利得を計算するように構成された、請求項7に記載のDVGA。
【請求項１０】
前記DVGAは、さらに、計算された前記電力の指数と計算された前記電力の仮数とを加法的に組み合わせて前記利得を形成するように構成された、請求項9に記載のDVGA。
【請求項１１】
前記DVGAは、さらに、前記ディジタル信号の指数を基準電力の指数と比較することにより前記電力の指数を計算するように構成された、請求項9に記載のDVGA。
【請求項１２】
前記DVGAは、さらに、前記ディジタル信号の仮数を基準電力の仮数と比較することにより前記電力の仮数を計算するように構成された、請求項9に記載のDVGA。
【請求項１３】
アナログ／ディジタル変換器(ADC)を提供することと、
前記ADCからディジタル信号を受け取るように構成されたディジタル可変利得増幅器(DVGA)を提供することと、
前記ADCからの前記ディジタル信号出力の電力に基づいて、底がｎの対数を使用して利得を計算することと、
前記利得を前記ディジタル信号に適用することと、
を備えた方法。
【請求項１４】
前記底がｎの対数は底が２の対数である、請求項13に記載の方法。
【請求項１５】
前記利得を計算することは、前記電力の指数と前記電力の仮数を個別に計算することを含む、請求項13に記載の方法。
【請求項１６】
前記利得を計算することは、計算された前記電力の指数と計算された前記電力の仮数とを加法的に組み合わせて前記利得を形成することを含む、請求項15に記載の方法。
【請求項１７】
前記利得を計算することは、前記ディジタル信号の指数を基準電力の指数と比較することにより前記電力の指数を計算することを含む、請求項15に記載の方法。
【請求項１８】
前記利得を計算することは、前記ディジタル信号の仮数を基準電力の仮数と比較することにより前記電力の仮数を計算することを含む、請求項15に記載の方法。
【請求項１９】
アナログ信号をディジタル信号に変換する手段(ADCM)と、
前記ADCMからディジタル信号出力を受信するように構成されたディジタル可変利得信号を増幅する手段と、
前記ADCMからの前記ディジタル信号の電力に基づいて、底がｎの対数を使用して利得を計算する手段と、
前記利得を前記ディジタル信号に適用する手段と、
を備えた処理システム。
【請求項２０】
前記底がｎの対数は底が２の対数である、請求項19に記載の処理システム。
【請求項２１】
底がｎの対数を使用して、前記電力の指数と前記電力の仮数を個別に計算することによって前記利得を計算する手段をさらに備えた、請求項19に記載の処理システム。
【請求項２２】
前記利得を形成するために前記電力の計算された指数と前記電力の計算された仮数を加法的に組み合わせる手段をさらに備えた、請求項21に記載の処理システム。
【請求項２３】
前記ディジタル信号の指数を基準電力の指数と比較することにより前記電力の指数を計算する手段をさらに備えた、請求項21に記載の処理システム。
【請求項２４】
前記ディジタル信号の仮数を基準電力の仮数と比較することにより前記電力の仮数を計算する手段をさらに備えた、請求項21に記載の処理システム。
【請求項２５】
ディジタル利得の計算方法を実行するためのディジタル可変利得増幅器(DVGA)用の命令セットを含むコンピュータが読み取り可能な媒体であって、
前記命令は、
アナログ／ディジタル変換器(ADC)からディジタル信号を受け取るルーチンと、
前記ADCからのディジタル信号出力の電力に基づいて、底がｎの対数を使用して利得を計算するルーチンと、
前記利得を前記ディジタル信号に適用するルーチンと、
を備える、
コンピュータが読み取り可能な媒体。
【請求項２６】
前記底がｎの対数は底が２の対数である、請求項25に記載のコンピュータが読取り可能な媒体。
【請求項２７】
前記DVGAプロセッサは、底がｎの対数を使用して、前記電力の指数と前記電力の仮数を個別に計算することによって前記利得を計算するように構成された、請求項25に記載のコンピュータが読取り可能な媒体。
【請求項２８】
前記DVGAプロセッサは、さらに、計算された前記電力の指数と計算された前記電力の仮数とを加法的に組み合わせて前記利得を形成するように構成された、請求項27に記載のコンピュータが読取り可能な媒体。
【請求項２９】
前記DVGAプロセッサは、さらに、前記ディジタル信号の指数を基準電力の指数と比較することにより前記電力の指数を計算するように構成された、請求項27に記載のコンピュータが読取り可能な媒体。
【請求項３０】
前記DVGAプロセッサは、さらに、前記ディジタル信号の仮数を基準電力の仮数と比較することにより前記電力の仮数を計算するように構成された、請求項27に記載のコンピュータが読取り可能な媒体。
【発明の詳細な説明】
【関連出願の優先権の主張】
【０００１】
本特許出願は、2006年4月4日に申請され、本出願の譲受人に譲渡され、参照によってここに明確に組み込まれる、「オート・ゲイン・コントロールのためのディジタルゲインの効率的な計算」と題する仮出願第60/789,269号の優先権を主張する。
【技術分野】
【０００２】
ここに開示される実施例は一般に通信に関し、さらに具体的には、オート・ゲイン・コントロールのためのディジタル利得の効率的な計算に関する。
【背景技術】
【０００３】
無線通信システムでは、送信機は典型的にはデータを処理して(例えば、エンコードや変調)、送信によりふさわしい無線周波数(RF)に変調された信号を生成する。その後、送信機は無線チャンネルを介してRF変調信号を受信機に送信する。無線チャンネルは、チャンネル応答によって送信信号を歪め、さらに雑音と干渉によって信号品質を下げる。
【０００４】
受信機は送信された信号を受け取り、ベースバンド信号を得るために受信信号を調整し、サンプルを得るためにベースバンド信号をディジタル化し、ディジタル化された信号を処理する。受信信号レベルは、フェージングやシャドウイングのような様々なチャンネル伝播現象によって広い範囲にわたり変化する。そして、受信機は、典型的には、許容範囲内でベースバンド信号レベルを維持するためにオート・ゲイン・コントロール(AGC)を実行する。AGCは、受信機回路類の飽和、およびベースバンド信号をディジタル化するために使用されるアナログ／ディジタル変換器(ADC)のクリッピングの回避を試みる。
【０００５】
AGCでは、一定の信号振幅を維持するために一般に可変利得増幅器(VGA)が使用される。このVGAは、アナログ可変利得増幅器(AVGA)あるいはディジタル可変利得増幅器(DVGA)としてインプリメントされる。
【０００６】
AVGAの使用は、とりわけ、dBの線形利得制御特性を維持するための複雑な回路、温度補償および相当の電力消費を含む多くの欠点を有する。
【０００７】
DVGAは、AVGAのこれら欠点の多くを克服する。しかしながら、AGCのためのディジタル利得の計算および適用は困難である。
【０００８】
したがって、無線受信機でAGCのためのディジタル利得計算を効果的かつコスト効率良く実行する技術がこの技術分野において必要とされる。
【発明の開示】
【概要】
【０００９】
オート・ゲイン・コントロールのためのディジタル利得の効果的な計算技術がここに記述される。
【００１０】
いくつかの態様では、AGCのディジタル利得の計算はアナログ／ディジタル変換器(ADC)とディジタル可変利得増幅器(DVGA)とを有する装置で達成される。DVGAはADCからディジタル信号を受け取るように構成され、DVGAはADCからのディジタル信号出力の電力に基づいて、底がｎの対数を使って利得を計算するように構成されたプロセッサを有し、プロセッサはさらに利得をディジタル信号に適用するように構成される。底がｎの対数は、底が２の対数であってもよい。プロセッサはさらに、底がｎの対数を使用して、電力の指数(characteristic)と電力の仮数(mantissa)を個別に計算することによって利得を計算するように構成されてもよい。プロセッサは、加法的に、計算された電力の指数と計算された電力の仮数とを組み合わせて利得を形成するように構成されてもよい。プロセッサは、ディジタル信号の指数を基準の電力の指数と比較することにより、電力の指数を計算するように構成されてもよい。プロセッサは、ディジタル信号の仮数を基準の電力の仮数と比較することにより、電力の仮数を計算するように構成されてもよい。
【００１１】
他の態様では、AGCのためのディジタル利得の計算はアナログ／ディジタル変換器(ADC)に結合されたディジタル可変利得増幅器(DVGA)で達成され、DVGAはADCからディジタル信号を受け取り、ADCからのディジタル信号出力の電力に基づいて底ｎの対数を使用して利得を計算し、利得をディジタル信号に適用するように構成される。底ｎの対数は底２の対数であってもよい。DVGAは、さらに、電力の指数と電力の仮数を個別に計算することにより、底ｎの対数を使用して利得を計算するように構成されてもよい。DVGAは、加法的に、計算された電力の指数と計算された電力の仮数とを組み合わせて利得を形成するように構成されてもよい。DVGAは、ディジタル信号の指数を基準の電力の指数と比較することにより、電力の指数を計算するように構成されてもよい。DVGAは、ディジタル信号の仮数を基準の電力の仮数と比較することにより、電力の仮数を計算するように構成されてもよい。
【００１２】
さらに他の態様では、AGCのためのディジタル利得の計算は、アナログ／ディジタル変換器(ADC)を提供すること、ADCからディジタル信号を受け取るように構成されたディジタル可変利得増幅器(DVGA)を提供すること、ADCからのディジタル信号出力の電力に基づいて、底ｎの対数を使用して利得を計算すること、および、利得をディジタル信号に適用することを備えた方法によって達成される。底がｎの対数は底が２の対数であってもよい。底がｎの対数を使用した利得の計算は、電力の指数と電力の仮数を個別に計算することを含んでもよい。計算された電力の指数と計算された電力の仮数は、利得を形成するために加法的に組み合わせられてもよい。電力の指数は、ディジタル信号の指数を基準の電力の指数と比較することにより計算されてもよい。電力の仮数は、ディジタル信号の仮数を基準の電力の仮数と比較することにより計算されてもよい。
【００１３】
いくつかの態様では、AGCのためのディジタル利得の計算は、アナログ／ディジタル変換器(ADC)を提供するための手段と、ディジタル可変利得増幅器(DVGA)を提供するための手段と、ADCからのディジタル信号出力の電力に基づいて底がｎの対数を用いて利得を計算するための手段と、利得をディジタル信号に適用するための手段とを備えた処理システムによって達成される。底がｎの対数は底が２の対数であってもよい。処理システムは、また、底がｎの対数を使用して電力の指数と電力の仮数を個別に計算することを含んでもよい。処理システムは、計算された電力の指数と計算された電力の仮数を加法的に組み合わせるための手段を含んでもよい。処理システムは、ディジタル信号の指数を基準の電力の指数と比較することにより、電力の指数を計算するための手段を含んでもよい。処理システムは、ディジタル信号の仮数を基準の電力の仮数と比較することにより、電力の仮数を計算するための手段を含んでもよい。
【００１４】
他の態様では、AGCのためのディジタル利得の計算は、DVGAプロセッサがディジタル利得を計算する方法を実行するための命令セットを含むコンピュータ読取り可能な媒体によって達成され、命令は、ADCからのディジタル信号を受け取るルーチンと、ADCからのディジタル信号出力の電力に基づいて、底がｎの対数を使用して利得を計算するルーチンと、ディジタル信号に利得を適用するルーチンとを備える。底がｎの対数は底が２の対数であってもよい。DVGAプロセッサは、個別のオペレーションで電力の指数および電力の仮数を計算することにより、底がｎの対数を使用して利得を計算するように構成されてもよい。DVGAプロセッサは、利得を形成するために、計算された電力の指数と計算された電力の仮数を加法的に組み合わせるように構成されてもよい。DVGAプロセッサは、ディジタル信号の指数を基準の電力の指数と比較することにより、電力の指数を計算するように構成されてもよい。DVGAプロセッサは、ディジタル信号の仮数を基準の電力の仮数と比較することにより、電力の仮数を計算するように構成されてもよい。
【００１５】
本発明の様々の態様および実施例は、以下により一層詳細に記述される。
【詳細な説明】
【００１６】
「例示的」という用語は、ここでは、「例、事例あるいは実例として役立つ」ことを意味するために使用される。ここで「例示的」として記載された実施例あるいは設計は、必ずしも他の実施例もしくは設計よりも好ましいあるいは有利であると解釈されるものではない。
【００１７】
ここで記述されるAGC技術は、セルラーシステム、放送システム、無線ローカルエリアネットワーク(WLAN)システムなどのような様々な無線通信システムに使用することができる。セルラーシステムは、符号分割多元接続(CDMA)システム、時分割多元接続(TDMA)システム、周波数分割多元接続(FDMA)システム、直交周波数分割多元接続(OFDMA)システム、単一キャリアーのFDMA(SC-FDMA)システムなどである。放送システムは、メディアFLOシステム、携帯機器システム用ディジタルビデオ放送(DVB-H)、地球上のテレビ放送システムのための総合ディジタル放送(ISDB-T)などである。WLANシステムはIEEE 802.11システム、Wi-Fiシステムなどである。これらの様々なシステムは当該技術分野で知られている。
【００１８】
ここに記述されたAGC技術は、多数のサブキャリアを備えたシステムだけでなく、単一のサブキャリアを備えたシステムにも使用される。多数のサブキャリアはOFDM、SC-FDMAあるいはその他の変調方式で得られてもよい。OFDMおよびSC-FDMAは１つの周波数帯(例えばシステム帯域幅)を複数の直交するサブキャリアへ分割し、それらはトーン、ビンなどと呼ばれる。サブキャリアのそれぞれは、データで変調される。一般に、変調シンボルは、OFDMでは周波数領域、またSC-FDMAでは時間領域でのサブキャリア上で送られる。OFDMは、メディアFLO、DVB-HおよびISDB-T放送システム、IEEE 802.11a／g WLANシステム、およびいくつかのセルラーシステムのような様々のシステムで使用される。AGC技術のある態様および実施例は、例えばメディアFLOシステムのような、OFDMを使用する放送システムについて以下に述べられる。
【００１９】
ここで記述されたブロック図は、計算論理をインプリメントする任意の既知の方法を使用してインプリメントされ得る。計算論理をインプリメントする方法の例は、フィールドプログラマブルゲートアレイ(FPGA)、特定用途向けIC(ASIC)、コンプレックス・プログラマブル・ロジック・デバイス(CPLD)、集積光学回路(IOC)、マイクロプロセッサなどを含む。
【００２０】
図1は、無線通信システム100中の送信機110および受信機150のブロック図を示す。送信機110は基地局の一部である。また、受信機150はターミナルの一部である。逆に、送信機110はターミナルの一部であり、また、受信機150は基地局の一部である。基地局は典型的に固定局で、無線基地局システム(BTS)、アクセスポイント、ノードBなどと呼ばれる。ターミナルは固定あるいは移動で、移動局、ユーザー設備、モバイル装置などと呼ばれる。ターミナルは、携帯電話、携帯情報端末(PDA)、無線モデム、無線通信デバイス、ハンドヘルドデバイス、加入者ユニットなどである。
【００２１】
送信機110では、送信(TX)データおよびパイロットプロセッサ120はトラフィックデータを処理(例えば、エンコード、インターリーブ、シンボルマップ)し、データシンボルを生成する。プロセッサ120は、また、パイロットシンボルも生成する。ここで使用されるように、データシンボルはデータ用の変調シンボルであり、パイロットシンボルはパイロットのための変調シンボルであり、また、変調シンボルは、例えばPSKまたはQAMの信号コンスタレーションポイントの複素数値である。変調器130はデータシンボルとパイロットシンボルを多重化し、多重データおよびパイロットシンボル上でOFDM変調を行ない、OFDMシンボルを生成する。送信機ユニット(TMTR)132はOFDMシンボルを処理(例えば、アナログへの変換、増幅、フィルタリング、周波数のアップコンバート)し、変調された信号を生成する。そして、変調された信号はアンテナ134によって送信される。
【００２２】
受信機150では、アンテナ152は送信機110からの変調された信号を受け取り、受信機ユニット(RCVR)160に受信信号を供給する。受信機ユニット160は、受信信号を調整(例えば、フィルタリング、増幅、周波数ダウンコンバート)してベースバンド信号を得、さらにベースバンド信号をディジタル化して入力サンプルを得る。AGCユニット170はオート・ゲイン・コントロールを行ない、受信機ユニット160の利得を適切に調節し、入力サンプルに可変ディジタル利得を掛け合わせて、希望の平均電力を有する出力サンプルを供給する。復調器172は出力サンプル上でOFDM復調を行ない、データシンボル推定(data symbol estimates)を供給する。それは送信機110によって送られたデータシンボルの推定である。受信(RX)データプロセッサ174は、データシンボル推定を処理(例えば、シンボルデマップ、デインターリーブ、デコード)し、復号データを供給する。一般に、受信機150での処理は送信機110の処理と相補的である。
【００２３】
コントローラ／プロセッサ140および180は、それぞれ、送信機110および受信機150での様々な処理ユニットの動作を指揮する。メモリ142および182は、それぞれ、送信機110および受信機150のためのプログラムコードとデータを格納する。
【００２４】
図2は、受信機ユニット160の一実施例のブロック図を示す。受信機ユニット160内では、低雑音増幅器(LNA)210は、アンテナ152からの受信信号をある固定もしくは可変の利得で増幅し、増幅信号を供給する。ミキサー212は、増幅信号を局部発振器(LO)信号で周波数ダウンコンバートし、ベースバンド信号を供給する。ミキサー212は、また、その入力信号および／または出力信号をある固定もしくは可変の利得で増幅する。ミキサー212は、例えば、RFから中間周波数(IF)へ、またその後、IFからベースバンドへと複数の段階で受信信号をダウンコンバートするスーパーヘテロダインアーキテクチャをインプリメントしてもよい。ミキサー212は、また、ゼロIF（ZIF)アーキテクチャとも呼ばれる直接ベースバンドアーキテクチャ(direct-to-baseband architecture)をインプリメントしてもよく、それは、受信信号を1つの段階でRFからベースバンドに直接、ダウンコンバートする。ADC（アナログ／ディジタル変換器）220はベースバンド信号をディジタル化し、入力サンプルr(k)をAGCユニット170に供給する。ここで、kはサンプル期間のインデックスである。ADC 220はシグマデルタADC(ΣΔADC)、逐次近似法ADCあるいは他のタイプのADCである。入力サンプルは、典型的には、同相(I)成分および直角位相(Q)成分を有する、複素数値のサンプルである。
【００２５】
単純化のために、図2は受信機ユニット中で使用される回路ブロックのうちのいくつかだけを示す。一般に、受信機ユニットは増幅器、フィルター、ミキサーなどの1つ以上の段階を含む。例えば、バンドパスフィルターがミキサー212の前に置かれ、また、ローパスフィルターがミキサー212の後に置かれる。受信機ユニットは、また、可変利得を有する任意の数の回路ブロックを含んでもよく、また、これらの回路ブロックは受信パス中のいかなる場所に置かれてもよい。例えば、LNA 210および／またはミキサー212は可変利得を有する。
【００２６】
[0033]受信信号レベルは非常に広いレンジ(例えば-98dBmから-20dBmまで)に亘って変化する。この広い受信ダイナミックレンジは、フェージングやシャドウイングのような様々なチャンネル伝播現象に起因する。受信信号は、さらに、希望の信号よりも振幅においてはるかに大きいかもしれない妨害信号(「ジャマー」)を含む。以下の記述では、用語「電力」、「エネルギー」、「信号レベル」および「信号強度」は交換可能に使用され、信号の振幅を指す。
【００２７】
AGCは受信信号の広いダイナミックレンジに亘ってADCにふさわしいレンジ内のベースバンド信号レベルを維持し、ほぼ一定の平均電力を有する出力サンプルを供給するために使用される。AGCの設計は、受信信号のダイナミックレンジ(受信ダイナミックレンジ)、ADCの入力ダイナミックレンジ(ADC入力ダイナミックレンジ)、アナログ利得が受信機ユニット中で変化する方法などのような様々な要因に依存する。例えば、受信ダイナミックレンジおよびADC入力ダイナミックレンジは、受信機ユニットで必要とされるアナログ利得レンジおよび異なる受信信号レベルに使用するための特定のアナログ利得を決定する。
【００２８】
一態様では、AGCは粗く不連続のステップで変化されるアナログ利得と、連続的に細かいステップで変化されるディジタル利得を使用して達成される。アナログ領域での不連続の利得ステップは受信機ユニットの設計を簡単にし、コストを縮小する。連続的なディジタル利得はディジタル回路類によってコスト効率の良いやり方でインプリメントされる。
【００２９】
明快のために、受信機ユニット160およびAGCユニット170の特定の実施例が下記に述べられる。この実施例では、AGCは4つの状態を有する。AGC状態は、利得状態、AGC利得状態、受信機状態、利得モードなどとも呼ばれる。各AGC状態は特定のアナログ利得を関連づける。AGCは任意の所与の時点で、4つのAGC状態のうちの1つで動作する。このAGC状態は受信信号レベルに基づいて選択される。受信機ユニット160は、選択されたAGC状態に関連したアナログ利得で動作する。
【００３０】
図3は、AGCユニット170のAGC/DVGAフィードバックループ300をより詳しく示すブロック図である。いくつかの実施例では、インプリメンテーションは、受信信号の電力測定から対数エラー信号を計算し、適用されるべき利得の対数推定からディジタル利得を計算するために1つ以上の有効な論理要素を使用する。
【００３１】
アナログ信号302は、まず、アナログ／ディジタル変換器304(A／DまたはADC)によって受け取られ、アナログ信号302から対応する個別のディジタル表現306(ディジタル信号)に変換される。典型的には、ADCは、入力アナログ電圧をディジタル数字に変換する電子デバイスである。ディジタル出力は、さらに、所望のように処理される。このインプリメンテーションでは、ディジタル信号は関連する復調器鎖(例えばFFT)および受信機によってダウンストリームで使用される。
【００３２】
このディジタル表現306はI/Qサンプルとしてアナログ信号を示し、さらに、ディジタル利得のために処理される。他の実施例ではアナログ利得補正は必要ではないが、通常、アナログ信号302はアナログ利得のために補正される。2チャンネルのディジタル出力306を生成する、例えば左と右の２チャンネルのアナログ入力302a 302bが記述される。同じ原理はチャンネルの任意の数に当てはまる。
【００３３】
次に、ディジタル利得補正ユニット308はディジタル信号306を受け取り、信号306に適用するための正確なディジタル利得326を基準の電力に基づいて決定し、適切なディジタル電力補正を適用する。ディジタル的に補正された信号310は、関連する復調器鎖および受信機350に送信される。
【００３４】
復調器鎖と受信機350は信号に一定電力がある場合は信号をより効率的に処理する。電力の大きな変化は本質的な処理の非能率を生むため、多くの非能率の大部分は正確な利得制御によって克服することができる。より正確に利得を調整するために、ディジタル的に補正された信号310は、使用されるディジタル利得補正326を調節するフィードバックループ340に送信される。いくつかの実施例では、フィードフォワードループが代わりに使用される。
【００３５】
フィードバックループでは、復調器鎖および受信機350に加えて、まず、補正された信号310はエネルギー推定ブロック312に送信される。エネルギー推定ブロック312は測定された電力314(受信信号電力)を生成し、それはログエラー(log error)信号生成ユニット316へ入力される。ログエラー信号生成ユニット316は、測定された電力314および基準電力を使用してエラー信号318を決定する。エラー信号318は、測定された電力314と基準電力(レファレンス)との間の差を記述する。
【００３６】
次に、DVGAループ更新ユニット320は、エラー信号318およびAGCループ利得を使用して、アキュムレーター値(accumulator value)322を決定する。アキュムレーター値322は利得決定ロジック324を簡素化し、固定ダイナミックレンジをスルーしてDVGA利得326の分配を決定する際に柔軟性を与える。アキュムレーター値322を使用して、ディジタル利得およびシフト生成ユニット324(DGSG)は、ディジタル利得補正ユニット308のための適当なディジタル利得326とディジタルシフト328を決定し、それによってフィードバックループ340を完成する。
【００３７】
ディジタル利得補正ファクターの計算は、膨大かつ非能率的である。DVGAはしばしばリアルタイムのストリーミング情報を処理するため、ディジタル利得補正は著しい情報遅れを課すことができない。遅れの克服へのアプローチは、各ユニットを処理するためにより強力なプロセッサを組み込むか、あるいは、各ユニットをより効率的にインプリメントするかを含む。
【００３８】
計算負荷の１つの有効なソースは、ログエラー信号生成ユニット316である。ログエラー信号はDVGAへの非ログアプローチを既に改良したものであるが、ログ計算(log calculations)は、例えば加算よりも相当に多くのプロセッサ・クロック・サイクルを必要とする。さらに、信号のビットサイズが増加するにつれて、ログ計算資源要求も増加する。もし、ログ計算がルックアップテーブル(LUT)を使用すれば、ビットサイズの増加とともにLUTサイズが増加する。もしログが直接計算されるならば、ビットサイズの増加とともにプロセッサ・クロック・サイクル数を増加する必要がある。
【００３９】
図4は、エネルギー推定ブロック312の実例となる固定小数点インプリメンテーション(fixed point implementation)を示す。ログエラー信号ユニット316はエネルギー推定ブロック312によって生成された測定電力314のエラー信号を計算する。
【００４０】
この実例において、エネルギー推定ブロック312は次の方程式(式1)を使用して長さＬのウィンドウ上の受信サンプル310のエネルギーを計算する。「EnergyEstScale」は固定小数点インプリメンテーションによって決定されたスケールファクターである。
【数１】
2009533003.tif 000003
【００４１】
[0048]ブロック312は、すべてのNdumpサンプルをダンプする。残りのサンプルのチャンネル電力は組み合わせられる。すべてのＬサンプルについて、ＩおよびQの部分が最初に２乗され、加算されて、|x(n)|2が得られる（回路402）。合計は調節(Rnd(丸め)およびSat(飽和))され、また、ウィンドウ長さＬを通して合算されて、エネルギー推定(EnergyEst)が得られる(回路404)。こうして、ログエラー信号生成ユニット316で使用されるエネルギー推定が作成される。実例のアプローチ例は、各サンプル電力の移動平均(running average)を使用しており、サンプルの絶対値の平均値を計算し、次に、絶対値の平均値をサンプルの２乗の平均値と関連づける。他のエネルギー法計算はこの開示の範囲内である。
【００４２】
図4はエネルギー累算ブロックがどのようにインプリメントされるかの実例を示す。エネルギー推定ブロックの他のインプリメンテーションはこの開示の範囲内である。例えば、他のインプリメンテーションは演算増幅器、積分回路、ASICあるいはFPGAの使用を含むことができる。
【００４３】
図5はエラー信号の効率的な計算(および計算用のロジック)とインプリメンテーションを示す。ログエラー信号は測定された電力と基準の電力とから生成される。ログエラー信号は、基準電力のlog10と測定された電力のlog10の間の差として、直接、計算することができる。しかしながら、差は、以下に示すように、log2ではさらに効率的に決定することができる。
【００４４】
生成されるべきエラー信号をe(n)とする。ここで、e(n)は受信信号電力と基準電力との間の差である。これらの実施例では、効率的なインプリメンテーションにために、エラーは次の方程式(式セット(2))によって記述されるようなlog2算術を使用して計算される。
【数２】
2009533003.tif 000004
【００４５】
エラー信号の計算は２つのステップ、すなわち、指数(characteristic)e1(n)の差の計算と、仮数(mantissa)e2(n)の差の計算で行なわれる。ある数の対数は、小数点の左側の部分から成る指数(整数部)と、小数点の右側の仮数(小数部)の２つの部分に分割される。例えば、2.6742の指数は2であり、仮数は.6742である。
【００４６】
[0053]底が2の対数が使用されるので、対数(2を底とする)の指数は、式3に示されるようなEmeasuredの中で0の最上位ビット(MSB)の数を数えることにより直接得ることができる。式3では、KはEmeasuredのビット幅である。
【数３】
2009533003.tif 000005
【００４７】
仮数はルックアップテーブル(LUT)を使用して得られる。仮数は0と1に制限されるので、対数は比較的小さなルックアップテーブルによって迅速に得ることができる。対数の底の変更は定数を掛けることと等価のため、対数は任意の底でよいことに注意されたい。
【００４８】
例で示すと、log2110.1110を決定するには、左から小数点より左に３桁、右に４桁の数字を持っていることに注目する。左へ３桁の数字はlogの整数(指数)が2と3の間にあることを示す。logの小数部(仮数)を見つけるにはルックアップテーブル(仮数LUT)が活用される。
【００４９】
いくつかの実施例では、仮数LUTは以下のように引き出し、インプリメントすることができる(式セット(4))。
【数４】
2009533003.tif 000006
【００５０】
「logLUTaddr」はlogルックアップテーブル中のLUTアドレス(インデックス)である。「logLUTAddrprec」はアドレスの精度である。「logLUTDataprec」はデータ精度である。
【００５１】
このアプローチを使用すると、式セット(2)中のエラー信号は以下のようにインプリメントし、得ることができる(式セット(5))。
【数５】
2009533003.tif 000007
【００５２】
回路ロジックの一実施例500は図5に示されるようにインプリメントすることができる。ログエラー信号生成回路500はe1(n)パス502によって指数を計算し、e2(n)パス504によって仮数を計算する。e1(n)およびe2(n)は組み合わされ、その合計はDVGAループ更新ユニット320によって要求される仕様パラメーターに合致するように調整される。
【００５３】
図5はログエラー信号生成ブロック316がどのようにインプリメントされるかの実例500である。そのブロックの他のインプリメンテーションはこの開示の範囲内である。例えば、他のインプリメンテーションは、演算増幅器、積分回路、ASICあるいはFPGAの使用を含むことができる。
【００５４】
図3に戻って、ログエラー信号生成ユニット316が適切なエラー信号を決定した後、ループ更新ユニット320はエラー信号318およびAGCループ利得を受け取り、DVGAループを更新する。ループ更新ユニット320の中でエラー信号およびAGCループ利得が掛け合わされる。エラー信号にループ利得が掛けられて、その結果が更新実行のために累積される。AGCループアキュムレーター値は利得決定ロジックを簡素化し、また固定ダイナミックレンジを通してDVGA利得の分配を決定する際の柔軟性を備えるために初期化される。
【００５５】
ループ更新320の後、出力は指数と仮数を別々に格納するアキュムレーターに格納される。DVGA利得は以下のようにアキュムレーター値から効率的に計算することができる(式セット(6))。アキュムレーター値が対数領域で格納されるため、平方根の計算は、２で割りその後ルックアップテーブルを検索することに減少される。
【数６】
2009533003.tif 000008
【００５６】
ループアキュムレーター中の指数のビット数ｘは、DVGAの合計ダイナミックレンジを(2x-1)(20log10(2))のように決定する。AccOffsetは、増幅と減衰の間のダイナミックレンジの区分化を制御する。AccOffsetの所与の値での最大および最小の可能な利得は、
(2-AccOffset,2c-AccOffset)  である。
【００５７】
ここでc=2x-1
入ってくるサンプル上でシフトが適用され、シフトされた出力はディジタル利得補正ユニット308に送信される。
【００５８】
利得はLUTを使って得られる。アキュムレーターの最下位ビット(LSB)は丸められ、利得ルックアップテーブルの値を格納するルックアップテーブルへのアドレスとして使用される。log2算術が使用されたので、ディジタル利得は、乗数が後続するシストを使用して適用することができる。
【００５９】
図6は、ディジタル利得を適用するためのロジックの1つのインプリメンテーション550を示す。RshiftとLshiftは、それぞれ右シフトと左シフトである。数学上、ブロックによって適用される全体の利得は、
【数７】
2009533003.tif 000009
【００６０】
である。
【００６１】
図7はAGCユニット170のAGC/DVGAフィードバックループ600の他の典型的なインプリメンテーションのブロック図をより詳しく示す。図3に示されたコンポーネントは、図7に示されるようなモジュールによってインプリメントすることができる。これらのモジュール間の情報の流れは図3のそれに類似し、その内容は図4、5および6で記述されている。モジュールのインプリメンテーション600として、処理システムは、アナログ信号をディジタル信号に変換するためのモジュール(ADCM)602と、ADCMからディジタル信号を受け取るように構成されたディジタル可変利得信号増幅モジュール604と、ADCMからのディジタル信号出力電力に基づいて、底が２の対数を使用して利得を計算するためのモジュール606と、ディジタル信号に利得を適用するためのモジュール608とを備える。これらのモジュール602、604、606、608の各々は、シングルモジュール内にインプリメントされてもよく、あるいは複数のサブモジュールを使用してもよい。
【００６２】
いくつかの実施例では、底が２の対数を使用して利得を計算するための計算モジュールは、個別のオペレーションで電力の指数と電力の仮数を計算する。計算モジュールは、計算された電力の指数と計算された電力の仮数を加法的に組み合わせて利得を形成する。さらに、電力の指数の計算は、ディジタル信号の指数を基準電力の指数と比較することにより遂行される。電力の仮数の計算も、また、ディジタル信号の仮数を基準電力の仮数と比較することにより遂行される。
【００６３】
ここに記述されたDVGA処理技術は、様々な手段によってインプリメントされる。例えば、これらの技術はハードウェア、ファームウェア、ソフトウェアあるいはそれの組合せでインプリメントされる。ハードウェアインプリメンテーションについては、DVGAを実行するために使用される演算処理装置は、1つ以上の特定用途向けIC(ASIC)、ディジタル信号プロセッサ(DSP)、ディジタル信号処理装置(DSPD)、プログラマブルロジックデバイス(PLD)、フィールドプログラマブルゲートアレイ(FPGA)、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ(電子デバイス)、ここに記述した機能を実行するために設計されたその他の電子ユニット、あるいはそれらの組合せでインプリメントされる。
【００６４】
ファームウェアおよび／またはソフトウェアインプリメンテーションについては、技術はここに記述された機能を実行するモジュール(例えば手続き、機能など)でインプリメントされる。ファームウェアおよび／またはソフトウェアコードはメモリに格納され、プロセッサによって実行される。メモリはプロセッサ内にインプリメントされ、あるいはプロセッサの外部に置かれる。
【００６５】
以上に示された実施例の記述は、いかなる当業者も本発明を製造もしくは使用することを可能にするために提供される。これらの実施例への様々な変更は当業者に容易に明白であり、ここで定義された包括的な本質は本発明の趣旨もしくは範囲から外れることなく他の実施例に適用することができる。したがって、本発明はここに示された実施例に制限されるようには意図されず、ここに示された本質と新規の機能と合致する最も広い範囲が与えられるべきものである。
【図面の簡単な説明】
【００６６】
【図１】図1は送信機と受信機のブロック図である。
【図２】図2は受信機ユニットおよびAGCユニットのブロック図である。
【図３】図3はAGCのためのDVGAのブロック図である。
【図４】図4はエネルギー推定ユニットのブロック図である。
【図５】図5はログエラー信号生成ユニットのブロック図である。
【図６】図6はディジタル利得を適用するための回路のブロック図である。
【図７】図7はAGCのためのDVGAのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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