(57)【要約】  電子デバイスを形成するためのプロセスは、基板（１２）内に第１のトレンチ（２２、２３）を形成する段階を含むことができ、該トレンチは、壁部及び底部を含み且つ基板の主要面から延びる。プロセスはまた、不連続蓄積素子（６４）を形成する段階と、不連続蓄積素子のうちの第１の不連続蓄積素子が第１のゲート電極（９２）とトレンチの壁部との間に位置するようにトレンチ内に第１のゲート電極を形成する段階とを含むことができる。プロセスは更に、基板の主要面の上に重なる不連続蓄積素子を除去する段階を含むことができる。プロセスは更に、第１のゲート電極及び基板の主要面の上に重なる第２のゲート電極を形成する段階を含むことができる。【選択図】図１４
2009503860.tif 000002
【特許請求の範囲】
【請求項１】
電子デバイスを形成するための方法であって、
壁部及び底部を含み且つ基板の主要面から延びる第１のトレンチを前記基板内に形成する段階と、
前記基板の主要面を覆い且つ前記第１のトレンチ内に不連続蓄積素子を形成する段階と、
前記不連続蓄積素子を形成した後で、前記第１のトレンチの壁部との間に前記不連続蓄積素子のうちの第１の不連続蓄積素子が位置するように前記第１のトレンチ内に第１のゲート電極を形成する段階と、
前記不連続蓄積素子の第１の部分が前記第１のトレンチ内に留まるように、前記基板の主要面の上に重なる前記不連続蓄積素子を除去する段階と、
前記不連続蓄積素子を除去した後に、前記第１のゲート電極及び前記基板の主要面の上に重なる第２のゲート電極を形成する段階と、
を含む方法。
【請求項２】
前記第１のゲート電極を形成する段階が、前記第１のゲート電極の上面が前記基板の主要面の下に位置するように該第１のゲート電極を形成する段階を含み、
前記第２のゲート電極を形成する段階が、前記第２のゲート電極の一部分が前記第１のトレンチ内に延びるように該第２のゲート電極を形成する段階を含む、
ことを特徴とする請求項１に記載の方法。
【請求項３】
第２のトレンチ内に第３のゲート電極を形成する段階を更に含み、
前記第１のトレンチを形成する段階が、該第１のトレンチから間隔を置いて配置された前記第２のトレンチを形成する段階を更に含み、該第２のトレンチは壁部及び底部を含み且つ前記基板の主要面から延びており、
前記不連続蓄積素子を形成する段階が、前記第２のトレンチ内で前記不連続蓄積素子を形成する段階を更に含み、
前記第３のゲート電極を形成する段階は、前記不連続蓄積素子のうちの第２の不連続蓄積素子が前記第３のゲート電極と前記第２のトレンチの壁部との間に位置するように該第３のゲート電極を形成する段階を含み、
前記不連続蓄積素子を除去する段階は、前記基板の主要面の上に重なる前記不連続蓄積素子を除去する段階を含み、該不連続蓄積素子の第２の部分は前記第２のトレンチ内に留まる、
ことを特徴とする請求項１に記載の方法。
【請求項４】
前記第１及び第２のトレンチのそれぞれの前記底部に沿って第１のドープ領域及び第２のドープ領域を形成する段階を更に含む、
請求項３に記載の方法。
【請求項５】
前記第１及び第２のトレンチ間の前記基板の主要面に沿って位置する第３のドープ領域を形成する段階を更に含む、
請求項４に記載の方法。
【請求項６】
前記第２のゲート電極を形成する段階の前に、前記第３のドープ領域を形成する段階を実施する、
ことを特徴とする請求項５に記載の方法。
【請求項７】
前記第２のゲート電極を形成した後に前記第３のドープ領域を形成する段階を実施する、
ことを特徴とする請求項５に記載の方法。
【請求項８】
前記不連続蓄積素子を除去する段階は、
前記第１の不連続蓄積素子は第１の電荷蓄積領域の一部であり、前記第１のドープ領域よりも前記第１のゲート電極の上面により近接して位置しており、
前記第２の不連続蓄積素子は第２の電荷蓄積領域の一部であり、前記第２のドープ領域よりも前記第３のゲート電極の上面により近接して位置しており、該第２の電荷蓄積領域は前記第１の電荷蓄積領域から間隔を置いて配置される、
ように前記不連続蓄積素子を除去する段階を含む、
ことを特徴とする請求項３に記載の方法。
【請求項９】
前記第２のゲート電極を形成する段階は、
前記第２のゲート電極が前記第１及び第３のゲート電極の上に重なり、
平面図において、前記第１及び第２のトレンチの長さが前記第２のゲート電極の長さに対して実質的に直角である、
ように前記第２のゲート電極を形成する段階を含む、
ことを特徴とする請求項３に記載の方法。
【請求項１０】
第４のゲート電極を形成する段階を更に含み、
前記第２のゲート電極を形成する段階は、該第２のゲート電極が前記第１のゲート電極の上に重なるように該第２のゲート電極を形成する段階を含み、
前記第４のゲート電極を形成する段階は、該第４のゲート電極が前記第３のゲート電極の上に重なるように該第４のゲート電極を形成する段階を含み、
平面図において、
前記第１のトレンチの長さは前記第２のゲート電極の長さに対して実質的に平行であり、
前記第２のトレンチの長さが前記第４のゲート電極の長さに対して実質的に平行である、
ことを特徴とする請求項３に記載の方法。
【請求項１１】
前記第１のトレンチの壁部及び底部に沿って位置する第１の誘電体層を形成する段階と、
前記不連続蓄積素子を形成した後に第２の誘電体層を形成する段階と、
前記第１のゲート電極を形成した後に第３の誘電体層を形成する段階と、
を更に含む、
請求項１に記載の方法。
【請求項１２】
前記第３の誘電体層を形成する段階及び前記基板の主要面の上に重なる前記不連続蓄積素子を除去する段階は、
前記第１のゲート電極の露出部分と、
前記第１のゲート電極と前記基板の主要面との間の高さ位置に位置する前記不連続蓄積素子と、
を酸化する段階を含む、
ことを特徴とする請求項１１に記載の方法。
【請求項１３】
前記第１のゲート電極を形成する段階は、
前記不連続蓄積素子を形成した後に導電層を形成する段階と、
前記導電層を研磨して前記基板の主要面の上に重なる前記導電層の除去部分にする段階と、
前記第１のトレンチ内の前記導電層を陥凹部に配置して、前記第１のゲート電極の上面が前記主要面の下に位置するように該第１のゲート電極を形成する段階と、
を含む、
ことを特徴とする請求項１に記載の方法。
【請求項１４】
前記第１のゲート電極を形成する段階は、
前記不連続蓄積素子を形成した後に導電層を形成する段階と、
前記導電層を異方性エッチングして、断面図において側壁スペーサ形状を有する前記第１のゲート電極を形成する段階と、
を含む、
ことを特徴とする請求項１に記載の方法。
【請求項１５】
前記不連続蓄積素子を形成する段階は、シリコンナノ結晶を形成する段階、又は金属ナノクラスターを形成する段階を含む、
ことを特徴とする請求項１に記載の方法。
【請求項１６】
電子デバイスを形成するための方法であって、
互いに間隔を置いて配置され、各々が壁部及び底部を含み且つ基板の主要面から延びる第１のトレンチ及び第２のトレンチを前記基板内で形成する段階と、
前記基板の主要面を覆い且つ前記第１及び第２のトレンチ内に不連続蓄積素子を形成する段階と、
前記不連続蓄積素子を形成した後に第１の導電層を形成する段階と、
前記基板の主要面の上に重なる前記第１の導電層の一部分を除去して、前記第１のトレンチ内に第１のゲート電極を形成し前記第２のトレンチ内に第２のゲート電極を形成する段階と、
を含み、
前記不連続蓄積素子の第１の部分が前記第１のゲート電極と前記第１のトレンチの壁部との間に位置し、
前記不連続蓄積素子の第２の部分が前記第２のゲート電極と前記第２のトレンチの壁部との間に位置しており、
前記方法が更に、
前記基板の主要面の上に重なる前記不連続蓄積素子を除去する段階と、
前記基板の主要面の上に重なる前記不連続蓄積素子を除去した後に第２の導電層を形成する段階と、
前記第２の導電層をパターン化して、前記基板の主要面並びに前記第１のゲート電極又は前記第２のゲート電極のうちの少なくとも１つの上に重なる第３のゲート電極を形成する段階と、
を含む方法。
【請求項１７】
前記第１及び第２のトレンチのそれぞれの底部に沿って第１のドープ領域及び第２のドープ領域を形成する段階を更に含む、
請求項１６に記載の方法。
【請求項１８】
前記第１及び第２のトレンチ間の前記基板の主要面に沿って位置する第３のドープ領域を形成する段階を更に含む、
請求項１７に記載の方法。
【請求項１９】
前記第１の導電層の一部分を除去する段階は、前記第１及び第２のトレンチ内で前記第１の導電層を陥凹部に配置させ、前記第１及び第２のゲート電極の上面が前記主要面の下に位置するように該第１及び第２のゲート電極を形成する段階を含む、
ことを特徴とする請求項１６に記載の方法。
【請求項２０】
電子デバイスを形成するための方法であって、
互いに間隔を置いて配置され、各々が壁部及び底部を含み且つ基板の主要面から延びる第１のトレンチ及び第２のトレンチを前記基板内で形成する段階と、
前記基板内で前記第１のトレンチの底部に沿って位置する第１のドープ領域と、前記基板内で前記第２のトレンチの底部に沿って位置する第２のドープ領域とを形成する段階と、
前記第１及び第２のトレンチの壁部及び底部に沿って位置する第１の誘電体層を形成する段階と、
前記第１の誘電体層を形成した後に不連続蓄積素子を形成する段階と、
前記不連続蓄積素子を形成した後に第２の誘電体層を形成する段階と、
前記第２の誘電体層を形成した後に第１の導電層を形成する段階と、
前記第１の導電層をパターン化して、前記基板の主要面の下に位置する上面を有し且つ前記第１のトレンチの壁部との間に前記不連続蓄積素子の第１の部分が位置するように前記第１のトレンチ内に第１のゲート電極を形成し、前記基板の主要面の下に位置する上面を有し且つ前記第２のトレンチの壁部との間に前記不連続蓄積素子の第２の部分が位置するように前記第２のトレンチ内に第２のゲート電極を形成する段階と、
前記不連続蓄積素子の第３の部分を除去して、前記不連続蓄積素子の第１の部分と前記不連続蓄積素子の第２の部分とを含む前記不連続蓄積素子の残りの部分を残し、前記不連続蓄積素子の第１の部分が前記第１のトレンチ内に位置し、前記不連続蓄積素子の第２の部分が前記第２のトレンチ内に位置し、前記不連続蓄積素子の前記第１及び第２の部分が前記基板の主要面から間隔を置いて配置され、前記第１及び第２のトレンチ間の基板の主要面の上には、前記不連続蓄積素子が実質的に重ならないようにする段階と、
前記第１のトレンチ内の第１のゲート電極に重なる第１の部分と、前記第２のトレンチ内の第２のゲート電極に重なる第２の部分とを有する第３の誘電体層を形成する段階と、
前記第３の誘電体層を形成した後に第２の導電層を形成する段階と、
前記第２の導電層をパターン化して、前記第３の誘電体層の上に重なり且つ前記第１のトレンチ及び前記第２のトレンチ内に少なくとも部分的に位置する第３のゲート電極を形成する段階と、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は方法に関し、より詳細には、不連続蓄積素子を含む電子デバイスを形成するための方法に関する。
【背景技術】
【０００２】
フローティングゲート不揮発性メモリ（「ＦＧ  ＮＶＭ」）は従来技術であり、多くの用途で一般的に用いられる。ＦＧ  ＮＶＭの３つの最も一般的なタイプのプログラムメカニズムは、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象、従来のホットキャリア注入、及びソースサイド注入を含む。Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象は、効率的であるが、極めてゆっくりとしたものである。効率は、フローティングゲート或いは１つ又はそれ以上の他の蓄積素子に入るキャリア数をフローティング又は他の蓄積素子を有するメモリセルに入るキャリア数で除算することによって測定することができる。後者のメモリセルに入るキャリア数は、プログラム電流とプログラム時間との積を用いて近似することができる。
【０００３】
ホットキャリア注入は、従来のホットキャリア注入及びソースサイド注入を含むことができる。これらの両方はホットキャリアの発生を含み、その一部がフローティング又は他の蓄積素子中に注入される。フローティングゲートを用いた従来のホットキャリア注入では、メモリセルのチャネル領域に沿って電場が生成される。チャネル領域内では、電場はドレイン領域の近傍が最も強い。チャネル領域内を流れるキャリアは電場により加速され、チャネル領域内では、キャリアはドレイン領域近傍で最も高速に進むようになる。キャリアの少数は、チャネル領域内のシリコン或いは１つ又はそれ以上の他の原子と衝突し、高エネルギーのキャリアをフローティングゲート又は他の電荷蓄積素子に再配向する。制御ゲート電極によって発生した電場は、その少数のホットキャリアの一部がフローティングゲートに注入されるのを促進することができる。従来のホットキャリア注入は効率的ではなく、プログラム電流が大きい。
【０００４】
ソースサイド注入は、効率及びプログラム電流に関して、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象と従来のホットキャリア注入との間の一般的な妥協案である。ソースサイド注入では、依然としてホットキャリアが生成されるが、ホットキャリアの大部分は、ドレイン領域から間隔を置いて配置されたチャネル領域の一部分内で生成される。ソースサイド注入によってプログラムされるように設計されたメモリセルには問題がない訳ではない。通常、メモリセルは、１つ又はそれ以上の追加の臨界的なリソグラフィ・シーケンスを必要とし、メモリセルがより大きくなる。
【０００５】
高密度フローティングゲートメモリは、商業的に大量に製作するのが難しくなっている。ゲート誘電体層の厚みが薄くなるにつれて、ゲート誘電体層の厚み全体に延びるピンホール又は他の欠陥が生じる可能性が高くなる。こうした欠陥は、基板とフローティングゲートとの間の電気短絡又は漏洩経路を生じる可能性がある。電気短絡又は漏洩経路は、フローティングゲートの電圧に影響を与える恐れがあり、従って、メモリセルがデータを保持できない可能性がある。ゲート誘電体層用には、二酸化ケイ素以外の１つ又はそれ以上の材料を用いることができるが、かかる材料は、メモリセル内で用いられる他の材料との材料適合性のような他の問題の発生、新たな設備の必要性、製造コストの増大、その他が生じる可能性がある。
【発明の開示】
【０００６】
本発明を添付図において限定ではなく例証として説明する。当業者であれば、各図の要素は簡単及び明確にする目的で図示されており、必ずしも縮尺通りではないことは理解されるであろう。例えば、本発明の実施形態の理解の向上を助けるために、図中の要素の一部の寸法は、他の要素に対して誇張している場合がある。
【０００７】
電子デバイスは、トレンチ内に位置する不連続蓄積素子を含むことができる。電子デバイスは、互いに離間して配置された第１のトレンチ及び第２のトレンチを含むことができる。第１及び第２のトレンチの各々は、壁部及び底部を含み、基板の主要面から延びる。電子デバイスはまた、不連続蓄積素子を含むことができ、不連続蓄積素子の第１の部分は、少なくとも第１のトレンチ内に位置し、不連続蓄積素子の第２の部分は、少なくとも第２のトレンチ内に位置する。電子デバイスは、不連続蓄積素子の第１の部分の上に重なる第１のゲート電極を更に含むことができ、第１のゲート電極の上面は基板の主要面の下に位置する。電子デバイスは更に、不連続蓄積素子の第２の部分の上に重なる第２のゲート電極を含むことができ、第２のゲート電極の上面は、基板の主要面の下に位置する。電子デバイスはまた、第１のゲート電極、第２のゲート電極、又はこれらの組み合わせの上にある第３のゲート電極を含むことができる。本明細書で説明される実施形態はまた、電子デバイスを形成するための方法を含む。
【０００８】
電子デバイスは、ビット線、ゲート線、又はこれらのいずれかの組み合わせがトレンチ設計及び埋め込みビット線を利用することができるメモリアレイを含むことができる。一実施形態では、選択ゲート線は、制御ゲート線と比較してメモリセルの異なる数の行又は列に電気的に接続することができる。特定の実施形態では、選択ゲート線は、メモリセルの１つの行又は１つの列に電気的に接続することができ、制御ゲート線は、メモリセルの２つの行又は２つの列に電気的に接続することができる。別の実施形態では、ビット線について同様の関係が存在することができる。更に別の実施形態では、選択ゲート線と制御ゲート線とを互いに実質的に直角にすることができる。選択ゲート線は、制御ゲート線と比較してメモリセルの異なる行又は列に電気的に接続することができる。特定の実施形態では、選択ゲート線は、メモリセルの１つの行又は１つの列に電気的に接続することができ、制御ゲート線は、２つの列又は２つの行のメモリセルに電気的に接続することができる。
【０００９】
以下で説明する実施形態の詳細に取り組む前に、幾つかの用語を定義し、又は明確にする。用語「不連続蓄積素子」とは、電荷を蓄積する能力のある離間して配置された物体を意味するものとする。一実施形態では、実質的に全ての不連続蓄積素子は、最初に互いに分離して形成されて、その状態に留まることができる。別の実施形態では、実質的に連続した材料の層が形成され、その後、不連続蓄積素子に分離される。更に別の実施形態では、実質的に全ての不連続蓄積素子が最初に互いに分離して形成された後、形成中に不連続蓄積素子の全てではなく一部を合体することができる。
【００１０】
用語「主要面」とは、後でメモリアレイ内にメモリセルが形成される基板の面を意味するものとする。主要面は、あらゆる電子構成要素を形成する前の基板の元の表面、或いはメモリアレイ内にトレンチ又は他の恒久的な構造体が形成される表面とすることができる。例えば、メモリアレイは、ベース材料の上にあるエピタキシャル層内で少なくとも部分的に形成することができ、周辺区域（メモリアレイの外側）内の電子構成要素は、このベース材料から形成することができる。この実施例では、主要面は、エピタキシャル層の上面を指し、ベース材料の元の面ではない。
【００１１】
用語「スタック」とは、複数の層、或いは複数の少なくとも１つの層と少なくとも１つの構造体（例えばナノ結晶）を意味するものとし、複数の層或いは複数の層及び構造体は、電子的機能を提供する。例えば、不揮発性メモリスタックは、不揮発性メモリセルの少なくとも一部を形成するのに用いる層を含むことができる。スタックは、より大きなスタックの一部とすることができる。例えば、不揮発性メモリスタックは、不揮発性メモリセル内に電荷を蓄積するのに用いる電荷蓄積スタックを含むことができる。
【００１２】
本明細書で用いる用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｓ）」、「有している（ｈａｖｉｎｇ）」、又はこれらの他のあらゆる変形形態は、非排他的包含を保護することが意図される。例えば、一覧の要素を含むプロセス、方法、物品、又は装置は、必ずしもこれらの要素のみに限定されず、明示的に列挙していないか、或いはかかるプロセス、方法、物品、又は装置に固有の他の要素を含むことができる。更に、それとは反対に明示的に記載されない限り、「ｏｒ（又は、或いは、もしくは）」は、包含的「ｏｒ」を意味し、排他的「ｏｒ」を意味しない。例えば、条件「Ａ  ｏｒ  Ｂ」は、以下のいずれによっても満たされる。すなわち、Ａは真（又は存在する）且つＢは偽（又は存在しない）、Ａは偽（又は存在しない）且つＢは真（又は存在する）、更に、Ａ及びＢが両方共に真（又は存在する）である。
【００１３】
加えて、明瞭化のため及び本明細書で説明される実施形態の範囲の一般的な意味を掴むために、「ａ」又は「ａｎ」の使用は、「ａ」又は「ａｎ」が指す１つ又はそれ以上の物を記述するために利用される。従って、本明細書では、「ａ」又は「ａｎ」が使用される場合は常に１つ又は少なくとも１つを含むように読解する必要があり、別途これに反することが明確でない限り、単数は複数も含む。
【００１４】
別途定義しない限り、本明細書で用いる全ての技術用語及び科学用語は、本発明が属する当該技術分野の技術者により一般的に理解されるものと同じ意味を有する。本明細書で言及される全ての出版物、特許出願、特許、及び他の参考文献は、引用により全体が本明細書に組み込まれる。矛盾する場合には、定義を含む本明細書が規定することになる。これに加えて、材料、方法、及び実施例は、例証に過ぎず、限定を意図するのもではない。
【００１５】
本発明の他の特徴及び利点は、以下の詳細な説明及び請求項により明らかになるであろう。
【００１６】
本明細書で説明されない範囲については、特定の材料、処理行為、及び回路に関する多くの詳細は従来のものであり、半導体及びマイクロ電子技術の範囲内の教本及び他の情報源で見出すことができる。
【発明を実施するための最良の形態】
【００１７】
図１は、集積回路等の電子デバイス１０の一部分の断面図を含む。集積回路は、スタンドアローンメモリ、マイクロコントローラ、又はメモリを含む他の集積回路とすることができる。一実施形態では、電子デバイス１０は、不揮発性メモリ（「ＮＶＭ」）アレイ１８を含むことができ、その一部が図１に示されている。基板１２は、単結晶半導体ウェーハ、半導体オンインシュレータウェーハ、フラットパネルディスプレイ（例えばガラスプレート上のシリコン層）、又は電子デバイスを形成するのに従来用いられている他の基板を含むことができる。図示していないが、ＮＶＭアレイ１８の外側にある周辺区域の基板１２の一部を覆って浅いトレンチフィールド分離部を形成することができる。任意選択的に、ＮＶＭアレイ１８内の主要面１３に沿った基板１２のドーピング濃度を従来のドーピング操作を用いて高め、主要面１３の一部に重ねることができる、続いて形成されるゲート電極間の漏洩電流を潜在的に低減することができる。基板１２を覆って保護層１１０を形成することができる。保護層１１０は、基板１２に重なるパッド層１４と、パッド層１４を覆う耐酸化層１６とを含むことができる。保護層１１０は、図示しているものよりも多いか又は少ない層を有することができる。パッド層１４と接触するように図示された基板１２の最上面が主要面１３である。保護層１１０は、ＮＶＭアレイ１８の製作が実質的に完了するまで周辺区域を覆ったまま留めておくことができる。一実施形態では、パッド層１４は酸化物を含み、耐酸化層１６は窒化物を含む。
【００１８】
ＮＶＭアレイ１８内でトレンチが形成されることになる場所に開口部を含むパターン化レジスト層（図示せず）が、従来技術によって基板１２を覆って形成される。次いで、従来技術によって保護層１１０の露出部分を除去し、主要面１３を露出させることができる。一実施形態では、図２に示したトレンチ２２及び２３が形成された後、パターン化レジスト層を除去する。別の実施形態では、パターン化レジスト層を除去した後、従来技術によってトレンチ２２及び２３を形成することができる。トレンチ２２及び２３は互いに離間して配置されて主要面１３から延びており、壁部及び底部を含む。トレンチ２２及び２３の深さによって、トレンチ２２及び２３に隣接して形成されるメモリセルのうちの１つ又はそれ以上のチャネル長を少なくとも部分的に決定することができる。一実施形態では、トレンチ２２及び２３の深さは、およそ５０からおよそ５００ｎｍの範囲にある。１つの特定の実施形態では、実質的に垂直な壁部が得られるように、時間異方性エッチングを用いてトレンチ２２及び２３を形成する。一実施形態では、トレンチ２２及び２３は実質的に均一な深さを有する。
【００１９】
図３に示すように、トレンチ２２及び２３の露出面に沿って絶縁層３２が形成される。絶縁層３２は、実質的に共形又は非共形とすることができる。一実施形態では、絶縁層３２は、酸化物、窒化物、酸窒化物、又はこれらの組み合わせを含むことができる。一実施形態では、絶縁層３２は、インプラントスクリーンとして用いることができる。１つの特定の実施形態では、絶縁層３２は、トレンチ２２及び２３内の基板１２の露出部分を熱酸化することによって形成される。熱酸化は、エッチングによって誘起されたもののような欠陥を除去するのに有利であり、トレンチ２２及び２３のコーナに丸みを付けるのに役立ち、或いはこれらの組み合わせとすることができる。別の実施形態（図示せず）では、絶縁層３２を堆積させることもできる。堆積された絶縁層３２は、加工物の実質的に全ての露出面を覆うことになる。
【００２０】
図４及び図５の平面及び断面図でそれぞれ示すように、ドーパントがトレンチ２２及び２３の底部において基板１２の一部に導入され、ドープ領域５２及び５３が形成される。ドープ領域５２は、基板１２内でトレンチ２２の下に位置し、ドープ領域５３は、基板１２内でトレンチ２３の下に位置する。ドープ領域５２及び５３は、ソース／ドレイン（「Ｓ／Ｄ」）領域とすることができ、埋め込みビット線として機能する。ドーパントは、ｐ型ドーパント（例えばホウ素）、又はｎ型ドーパント（例えばリン又はヒ素）とすることができる。一実施形態では、ドーパントは、イオンインプランテーションを用いて導入することができる。ドーパントを活性化するために、任意的な熱サイクルを実施することができる。別の実施形態では、後続の処理にドーパントを活性化する能力のある１つ又はそれ以上の熱サイクルを行わせることができる。トレンチ２２及び２３の底部では、ドープ領域５２及び５３のドーピング濃度は、少なくともおよそ１Ｅ１９原子／ｃｍ３である。
【００２１】
次いで、図６に示すように、誘電体層６２、不連続蓄積素子６４、及び誘電体層６６を含む電荷蓄積スタック６８を形成することができる。一実施形態では、絶縁層３２を除去した後、トレンチ２２及び２３の壁部及び底部を含む、トレンチ２２及び２３の露出面を覆って誘電体層６２を形成することができる。別の実施形態では、誘電体層６２の代わりに又はこれと共に絶縁層３２が用いられる。誘電体層６２は、酸化又は窒化雰囲気を用いて熱成長させ、或いは、従来の化学蒸着技術、物理蒸着技術、原子層堆積技術、又はこれらの組み合わせを用いて堆積させることができる。誘電体層６２を熱成長させる場合には、ＮＶＭアレイ１８内のトレンチの外側には誘電体層６２は形成されない。誘電体層６２が堆積される場合には（図示せず）、加工物の露出面の実質的に全てを覆って誘電体層６２を堆積させることができる。誘電体層６２は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、高誘電率（「ｈｉｇｈ−ｋ」）材料（例えば誘電率が８よりも高い）、又はこれらのいずれかの組み合わせの１つ又はそれ以上の膜を含むことができる。ｈｉｇｈ−ｋ材料は、ＨｆａＯｂＮｃ、ＨｆａＳｉｂＯｃ、ＨｆａＳｉｂＯｃＮｄ、ＨｆａＺｒｂＯｃＮｄ、ＨｆａＺｒｂＳｉｃＯｄＮｅ、ＨｆａＺｒｂＯｃ、ＺｒａＳｉｂＯｃ、ＺｒａＳｉｂＯｃＮｄ、ＺｒＯ２、他のＨｆ含有又はＺｒ含有誘電体材料、これらのいずれかのドープ形態（ランタンドープ、又はニオブドープ等）、或いはこれらのいずれかの組み合わせを含むことができる。誘電体層６２は、およそ１からおよそ１０ｎｍの範囲の厚さを有する。誘電体層６２の厚さ及び材料の選択は、その電気的特性を実質的に決定付けることになる。一実施形態では、誘電体層６２が１０ｎｍよりも薄い二酸化ケイ素等価厚を有するように厚さ及び材料を選択する。
【００２２】
次に、不連続蓄積素子６４がＮＶＭアレイ１８を覆って形成される。一実施形態では、不連続蓄積素子６４の一部分は、少なくともトレンチ２２内に位置し、不連続蓄積素子６４の別の部分は、少なくともトレンチ２３内に位置する。個々の不連続蓄積素子６４は、互いから実質的に物理的に分離されている。不連続蓄積素子６４は、シリコン、窒化物、金属含有材料等の電荷を蓄積する能力がある材料、電荷を蓄積する能力がある別の適切な材料、又はこれらのいずれかの組み合わせを含むことができる。例えば、不連続蓄積素子６４は、シリコンナノ結晶又は金属ナノクラスターを含むことができる。１つの特定の実施形態では、アモルファスシリコンの実質的に連続する層を基板１２の露出面上に形成することができる。この実質的に連続する層は、該層がシリコンナノ結晶を「固化」又は形成させることができる熱又は他の処理条件に曝される場合がある。不連続蓄積素子６４は、堆積中に非ドープ又はドープ、或いは堆積後にドープすることができる。一実施形態では、熱酸化プロセス中に特性があまり悪影響を受けない１つ又はそれ以上の材料から不連続蓄積素子６４を形成することができる。かかる材料は、プラチナ、パラジウム、イリジウム、オスミウム、ルテニウム、レニウム、インジウム−錫、インジウム−亜鉛、アルミニウム−錫、又はこれらのいずれかの組み合わせを含むことができる。プラチナ及びパラジウム以外のかかる材料の各々は、導電性金属酸化物を形成することができる。一実施形態では、不連続蓄積素子６４の各々はいずれの寸法においてもおよそ１０ｎｍよりも大きくない。別の実施形態では、不連続蓄積素子６４はより大きくすることができるが、連続構造体を形成する程大きくは形成されない（すなわち全ての不連続蓄積素子６４は互いに融合されない）。
【００２３】
次いで、不連続蓄積素子６４を覆って誘電体層６６が形成される。誘電体層６６は、１つ又はそれ以上の誘電体膜を含むことができ、そのいずれをも熱成長又は堆積させることができる。誘電体層６６は、いずれかの１つ又はそれ以上の材料を含むか、又は誘電体６２層に関して説明された実施形態のいずれかを用いて形成することができる。誘電体層６６は、誘電体６２層と比較して同じ又は異なる組成を有することができ、誘電体層６２と比較して同じ又は異なる形成技術を用いて形成することができる。
【００２４】
次に、導電層７２が図７に示すように加工物の上に形成される。導電層７２は、１つ又はそれ以上の半導体含有又は金属含有膜を含むことができる。一実施形態では、導電層７２は、化学蒸着プロセスによって堆積されたポリシリコン又はアモルファスシリコンを含む。別の実施形態では、導電層７２は、１つ又はそれ以上の他の材料を含むことができ、又は別のプロセスで堆積させることができる。１つの特定の実施形態では、堆積時に導電層７２がドープされ、別の特定の実施形態では、導電層７２が堆積された後にドープされる。導電層７２の厚さは、ＮＶＭアレイ１８内のトレンチを少なくとも実質的に満たすのに十分である。一実施形態では導電層７２の厚さは、およそ５０からおよそ５００ｎｍの範囲にあり、完成デバイスでは、導電層７２がポリシリコン又はアモルファスシリコンを含む場合、導電層７２の残りの部分は少なくとも１Ｅ１９原子／ｃｍ３のドーパント濃度を有する。
【００２５】
図８及び９に示すように、主要面１３の上にありトレンチ２２及び２３の外側に位置する導電層７２の部分を除去することができる。図８及び他の平面図では、ＮＶＭアレイ１８内の特徴部間の位置関係を容易に理解するために、幾つかの誘電体層又は絶縁層は示していない。導電層７２の更なる部分が除去され、その結果、残りの材料が主要面１３の下の陥凹部に配置され且つトレンチ２２及び２３内に収められてゲート電極９２及び９３を形成し、その各々が主要面１３の下に位置する上面を有するようにされる。ゲート電極９２は、トレンチ２２内で不連続蓄積素子６４の一部分の上に重なり、ゲート電極９３は、トレンチ２３内で不連続蓄積素子６４の別の部分の上に重なる。一実施形態では、断面図から分かるように、ゲート電極９２及び９３の各々は、実質的に矩形の形状を有する。１つの特定の実施形態では、導電層７２は、最初に堆積された非ドープポリシリコンである。次いで、ゲート電極９２及び９３は、完成デバイスにおいてゲート電極９２及び９３が少なくとも１Ｅ１９原子／ｃｍ３の濃度を有するように、従来技術によってドープされる。別の実施形態では、シリコンと反応してシリサイドを形成する能力があり、且つＴｉ、Ｔａ、Ｃｏ、Ｗ、Ｍｏ、Ｚｒ、Ｐｔ、他の適切な材料、又はこれらのいずれかの組み合わせを含むことができる材料がゲート電極９２及び９３上に形成されて反応し、金属シリサイドを形成する。
【００２６】
１つの特定の実施形態では、導電層７２の一部分の除去は、従来技術を用いて研磨して耐酸化層１６を露出させた後、時間エッチングを行う。別の実施形態（図示せず）では、研磨を行うことなくエッチングプロセスによって除去が行われる。別の実施形態では、主要面１３とゲート電極９２及び９３の頂部との間の高さ差である陥凹は、トレンチ２２及び２３の深さの２０％と８０％の間にある。
【００２７】
ＮＶＭアレイ１８内の保護層１１０の残りの部分は、図１０に示すように、従来技術によって除去される。一実施形態では、パッド層１４は、不連続蓄積素子６４をアンダーカットし、洗い流すことを可能にする湿式エッチングによって除去される酸化物層である。別の実施形態（図示せず）では、誘電体層６６の露出部分を除去して不連続蓄積素子６４を露出させ、次いで、不連続蓄積素子６４を電気伝導性から電気絶縁性に変化させる追加処理を行うことができる。１つの特定の実施形態では、不連続蓄積素子６４は、二酸化ケイ素を形成するように酸化されたシリコン結晶である。一実施形態では、プロセスのこの時点において実質的にどの不連続蓄積素子６４も主要面１３又はゲート電極９２及び９３の頂部より上に位置するトレンチ２２及び２３の壁部に沿って上に重ならない。
【００２８】
次いで、ゲート誘電体部分１１２及びゲート間誘電体部分１１４及び１１５を含む絶縁層が、図１１に示すようにＮＶＭアレイ１８を覆って形成される。絶縁層は、１つ又はそれ以上の誘電体膜を含むことができ、そのいずれも熱成長又は堆積させることができる。絶縁層は、いずれか１つ又はそれ以上の材料を含むか、或いは誘電体６２層に関して説明された実施形態のいずれかを用いて形成することができる。絶縁層は、誘電体６２層と比較して同じ又は異なる組成を有することができ、誘電体層６２と比較して同じ又は異なる形成技術を用いて形成することができる。ゲート間誘電体部分１１４及び１１５の厚さは、メモリセルのチャネル領域内の電場に影響を与える可能性がある。電場は、ソースサイド注入を可能にするために各メモリセルにおけるチャネル領域内で最も大きな電場変化をもたらすように設計される。一実施形態では、ゲート間誘電体部分１１４及び１１５の厚さは、およそ１０からおよそ３０ｎｍの範囲にある。
【００２９】
図１２に示すように、ＮＶＭアレイ１８上に導電層１２２が形成される。導電層１２２は、１つ又はそれ以上の半導体含有膜又は金属含有膜を含むことができる。一実施形態では、導電層１２２は、ドープポリシリコンである。別の実施形態では、導電層１２２は金属含有材料から形成される。一実施形態では、導電層１２２の厚さは、およそ２０からおよそ３００ｎｍの範囲にある。別の実施形態では、導電層１２２は、ポリシリコン又はアモルファスシリコンを含む場合に少なくともおよそ１Ｅ１９原子／ｃｍ３のドーパント濃度を有する。
【００３０】
図１３に示すように、導電層１２２は、従来技術を用いてエッチングしてゲート電極を含む導電線１３２及び１３３を形成することによってパターン化される。導電線１３２及び１３３は、トレンチ２２、トレンチ２３、ＮＶＭアレイ１８内の１つ又はそれ以上の他のトレンチ（図示せず）、或いはこれらのいずれかの組み合わせ内に少なくとも部分的に位置付けることができる。一実施形態では、導電線１３２及び１３３の長さは、ＮＶＭアレイ１８内のトレンチ２２及び２３の長さに対し実質的に直角である。任意選択的に、シリコンと反応してシリサイドを形成する能力のある材料（例えばＴｉ、Ｔａ、Ｃｏ、Ｗ、Ｍｏ、Ｚｒ、Ｐｔ、他の適切な材料、又はこれらのいずれかの組み合わせ）は、導電線１３２及び１３３上に形成されて反応し、金属シリサイドを形成する。別の実施形態では、導電線１３２及び１３３をＮＶＭアレイ１８におけるワード線として用いることができ、該ワード線の一部は、複数のビットセル用のゲート電極として機能を果たす。任意選択的に、側壁スペーサは、導電線１３２及び１３３に隣接して形成することができる。
【００３１】
一実施形態では、ＮＶＭアレイ１８は実質的に完成している。一実施形態では、ＮＶＭアレイ１８の導電部分にアクセスするために、周辺電気接続部（図示せず）が形成される。基板１２の周辺区域の上に重なる保護層１１０を除去し、別の保護層（図示せず）をＮＶＭアレイ１８を覆って形成することができ、該保護層は、周辺区域内での構成要素の製作中にＮＶＭアレイ１８を保護することができる。実質的に完成した電子デバイスを形成するために処理を続けることができる。１つ又はそれ以上の従来技術を用いて、１つ又はそれ以上の絶縁層、１つ又はそれ以上の導電層、及び１つ又はそれ以上の封止層が形成される。
【００３２】
別の実施形態では、異なるＮＶＭアレイ１８レイアウト及び相互接続方式を用いることができる。この実施形態では、ＮＶＭアレイ１８の全てを覆う導電層１２２（図１２）の形成全体のプロセスは，前述のいずれかの実施形態を用いて実施することができる。
【００３３】
図１４に示すように、導電層１２２をパターン化してエッチングし、導電線１４２〜１４５を形成することができる。導電線１４２〜１４５は、ＮＶＭアレイ１８におけるワード線として機能を果たすことができる。導電線１４２〜１４５の長さは、トレンチ２２及び２３の長さに対し実質的に平行である。一実施形態では、導電線１４２〜１４５の一部分は、トレンチ２２及び２３の陥凹内に位置付けることができる。導電線１４２〜１４５の形成の組成及び方法は、導電線１３２及び１３３の形成に関して説明したもののいずれかとすることができる。任意選択的に、導電線１４２〜１４５に隣接して側壁スペーサ１４６を形成してもよい。
【００３４】
図１５に示すように、加工物を覆ってパターン化レジスト層１５６が形成され、導電線１４２〜１４５の一部分及びゲート誘電体部分１１２の一部（図１５には示していない）を露出させる。一実施形態では、パターン化レジスト層１５６内の開口部は、後でビット線が上に形成されることになる場所に実質的に一致する。図１５に示すように、ドーパントが基板１２の一部分に導入され、ドープ領域１５４を形成する。ドーパントは、ｐ型ドーパント（例えばホウ素）、又はｎ型ドーパント（例えばリン又はヒ素）とすることができる。一実施形態では、イオンインプランテーションを用いてドーパントを導入することができる。次いで、従来技術によってパターン化レジスト層１５６が除去される。一実施形態では、インプラントドーパントは、酸化、堆積、アニーリング、異なるインプラントドーパントの駆動又は活性化等の異なる主目的を果たす場合もある１つ又はそれ以上の後続の熱サイクルによって活性化される。一実施形態では、ドープ領域１５４の各々は、少なくともおよそ１Ｅ１９原子／ｃｍ３のドーパント濃度を有する。特定の実施形態では、完成デバイスにおいて、ドープ領域１５４は、Ｓ／Ｄ領域として機能する。
【００３５】
一実施形態では、ＮＶＭアレイ１８は、電気接続部を除いてここで実質的に完成する。基板１２の周辺区域の上に重なる保護層１１０の残りの部分（図１５には示していない）が除去され、ＮＶＭアレイ１８を覆って別の保護層（図示せず）を形成することができ、該保護層は、周辺区域内での構成要素の製作中にＮＶＭアレイ１８を保護することができる。周辺区域内での構成要素の製作は、１つ又はそれ以上の従来技術を用いて実施することができる。周辺区域内での構成要素の製作が実質的に完了した後、ＮＶＭアレイ１８の上に重なる保護層を除去することができる。
【００３６】
図１６及び１７に示すように、処理は、実質的に完成した電子デバイスを形成するように継続される。図１７を参照すると、中間誘電体層１５２が従来技術によって加工物を覆って形成されている。中間誘電体層１５２は、ドープ領域１５４及び図１６及び１７には示されていないＮＶＭアレイ１８の他の部分まで延びるコンタクト開口部を形成するようにパターン化される。中間誘電体層１５２は、酸化物、窒化物、酸窒化物、又はこれらの組み合わせ等の絶縁材料を含むことができる。特定の実施形態では、異方性エッチングを用いてコンタクト開口部を形成することができる。
【００３７】
次いで、導電プラグ１６２並びに導電線１６４及び１６５が形成される。図１６に示すように、導電線１６４及び１６５の長さは、導電線１４２〜１４５の長さに対し実質的に直角である。一実施形態では、導電線１６４及び１６５は、ＮＶＭアレイ１８におけるビット線であり、導電プラグ１６２はビット線コンタクトである。図１６を参照すると、基板１２の一部分が、導電線１６４と１６５との間に位置するように示されている。図１６には示されていないが、ドープ領域１５４は、基板１２のこれらの部分の間の導電線１６４及び１６５の下にある。
【００３８】
一実施形態では、導電線１６４及び１６５の前に導電プラグ１６２が形成される。１つの特定の実施形態では、中間誘電体層１５２を覆って導電層（図示せず）が形成され、中間誘電体層１５２内のコンタクト開口部を実質的に満たす。コンタクト開口部の外側に位置する導電層の一部分が除去され、導電プラグ１６２を形成する。一実施形態では、従来の化学機械研磨作業を実施することができ、別の実施形態では、従来のエッチングプロセスを実施することができる。
【００３９】
次いで、別の絶縁層（図示せず）が堆積され、パターン化されて、導電線１６４及び１６５が引き続き形成されることになるトレンチを形成する。他のトレンチは、ＮＶＭアレイ１８内、ＮＶＭアレイ１８の外側、又はこれらの組み合わせの場所に形成することができる。一実施形態では、別の導電層が中間誘電体層１５２を覆って形成され、絶縁層内のトレンチを実質的に満たす。絶縁層内のトレンチの外側に位置する導電層の部分が除去され、導電線１６４及び１６５を形成する。一実施形態では、従来の化学機械研磨作業を実施することができ、別の実施形態では、従来のエッチングプロセスを実施することができる。図１６及び１７には示されていないが、絶縁層は、導電線１６４と１６５の間で実質的に同じ高さ位置に位置付けることができる。別の実施形態（図示せず）では、導電プラグ１６２並びに導電線１６４及び１６５が、従来のデュアルインレイドプロセスを用いて同時に形成される。
【００４０】
導電プラグ１６２並びに導電線１６４及び１６５は、同じ又は異なる導電材料を含むことができる。導電プラグ１６２並びに導電線１６４及び１６５の各々は、ドープシリコン、タングステン、チタニウム、タンタル、窒化チタニウム、窒化タンタル、アルミニウム、銅、別の適切な導電材料、又はこれらのいずれかの組み合わせを含むことができる。１つの特定の実施形態では、導電プラグ１６２は、タングステンを含み、導電線１６４及び１６５が銅を含む。任意選択的な障壁層、接着層、又はこれらの組み合わせを、対応する導電層（例えば導電プラグ１６２におけるタングステン、及び導電線１６４及び１６５における銅）の前に形成することができる。任意選択的なキャップ層（例えば金属含有窒化物）を用いて、導電線１６４及び１６５内に銅を封止することができる。
【００４１】
別の実施形態（図示せず）では、追加の絶縁及び導電層を形成してパターン化し、相互接続部の１つ又はそれ以上の追加のレベルを形成することができる。最後の相互接続レベルを形成した後、パッシベーション層１７２がＮＶＭアレイ１８及び周辺区域を含む基板１２を覆って形成される。パッシベーション層１７２は、酸化物、窒化物、酸窒化物、又はこれらの組み合わせ等の１つ又はそれ以上の絶縁膜を含むことができる。
【００４２】
別の実施形態では、更に別のＮＶＭアレイ１８レイアウト及び相互接続方式を用いることができる。この実施形態では、導電線１３２及び１３３（図１３）の形成全体のプロセスは、図１から１３に関して既に説明したいずれかの実施形態を用いて実施することができる。一実施形態では、基板１２の周辺区域の上に重なる保護層１１０の残りの部分（図示せず）が除去され、別の保護層（図示せず）をＮＶＭアレイ１８を覆って形成することができ、該保護層は、周辺区域内での構成要素の製作中にＮＶＭアレイ１８を保護することができる。周辺区域内での構成要素の製作は、１つ又はそれ以上の従来技術を用いて実施することができる。周辺区域内での構成要素の製作が実質的に完了した後、ＮＶＭアレイ１８の上に重なる保護層を除去することができる。
【００４３】
一実施形態では、周辺区域及びＮＶＭアレイ１８における処理の残り部分は、実質的に同時に行うことができる。導電線１３２及び１３３、並びにＮＶＭアレイ１８及び周辺区域内のゲート電極を含む他の導電線を形成した後、基板１２中にドーパントが導入され、図１８に示すように導電線１３２と１３３との間で且つトレンチ２２及び２３の外側に隣接する場所にドープ領域１８２を形成するようにする。ドープ領域１８２は、いずれか１つ又はそれ以上の材料を含み、或いはドープ領域１５４に関して説明された実施形態のいずれかを用いて形成することができる。ドープ領域１８２は、ドープ領域１５４と比較して同じ又は異なる組成を有することができ、ドープ領域１５４と比較して同じ又は異なる形成技術を用いて形成することができる。任意選択的に、ドープ領域１８２を形成する際に使用される個々の措置の前、後、又は間で導電線１３２及び１３３に隣接してスペーサ（図示せず）を形成することができる。１つの特定の実施形態では、他の実施形態に関して前述したように、任意選択的な側壁スペーサを形成することができる。一実施形態では、ドープ領域１８２は、完成デバイスにおいてＳ／Ｄ領域として機能することができる。特定の実施形態では、ドープ領域１８２の各々は、少なくともおよそ１Ｅ１９原子／ｃｍ３のドーパント濃度を有する。任意選択的に、従来技術を用いて導電線１３２及び１３３並びにドープ領域１８２の一部分から金属シリサイドを形成することができる。
【００４４】
次いで、中間誘電体層１５２の形成及びパターン化に関して上述した実施形態のいずれかを用いて、図１９及び２０に示すように、中間誘電体層１５２が形成されてパターン化され、コンタクト開口部を形成する。コンタクト開口部の場所は、前の実施形態と比較して、該コンタクト開口部がドープ領域１８２まで延びている点で変更されている。
【００４５】
図１９及び２０を参照すると、上述のように中間誘電体層１５２を形成することができる。次いで、導電プラグ１９２は、導電プラグ１６２について上記で説明されたいずれかの実施形態を用いて形成される。導電プラグ１９２の場所は、導電プラグ１６２について図示されたものとは異なる。
【００４６】
次に、図１９及び２０を参照すると、絶縁層１９３が中間誘電体層１５２及び導電プラグ１９２を覆って堆積されてパターン化され、その後で導電線１９４〜１９６が形成されることになるトレンチを形成する。ＮＶＭアレイ１８内、ＮＶＭアレイ１８の外側、又はこれらの組み合わせの場所に他のトレンチを形成することができる。次いで、導電線１６４及び１６５について上記で説明したいずれかの実施形態を用いて、導電線１９４〜１９６が形成される。導電線１９４〜１９６は、ＮＶＭアレイ１８内でビット線として機能することができる。導電プラグ１９２の場所及び導電線１９４〜１９６の場所は、導電プラグ１６２並びに導電線１６４及び１６５について図示したものとは異なる。導電線１９４〜１９６の方向は、導電線１６４及び１６５の方向とは異なる。図１９に示すように、導電線１９４〜１９６の長さは、導電線１３２及び１３３の長さに対し実質的に直角である。
【００４７】
別の実施形態（図示せず）では、追加の絶縁及び導電層を形成してパターン化し、相互接続部の追加レベルを形成することができる。最後の相互接続レベルが形成された後、パッシベーション層１７２が、ＮＶＭアレイ１８及び周辺区域を含み、基板１２を覆って形成される。パッシベーション層１７２は、酸化物、窒化物、酸窒化物、又はこれらの組み合わせ等の１つ又はそれ以上の絶縁膜を含むことができる。
【００４８】
別の実施形態では、更に別のＮＶＭアレイ１８レイアウト及び相互接続方式を用いることができる。導電線１９４〜１９６ではなく仮想接地アレイアーキテクチャが用いられることを除いては、このレイアウト及び相互接続方式は、図１から１３及び１８から２０に示された実施形態と同様である。このレイアウト及び編成は、図２１から２５に関する下記の説明を読めば更に明らかになるであろう。
【００４９】
プロセスの比較的早期において、それぞれ図４及び５と同様の図２１及び２２で示すように、開口部２１０が保護層１１０内に形成され、ドープ領域２１４、２１５、２１６が、トレンチ２２及び２３の外側の基板１２の主要面１３に沿って形成される。開口部２１０及びドープ領域２１４、２１５、及び２１６は、１つ又はそれ以上の従来技術を用いて形成することができる。開口部２１０は、トレンチ２２及び２３を形成する前又は後に形成することができる。例えば、保護層１１０内の全ての開口部を実質的に同時に形成することができる。開口部２１０を覆ってマスク（図示せず）を形成し、開口部２１０の下にトレンチが形成されるのを実質的に防ぐことができる。マスクは、トレンチ２２及び２３を形成した後に除去することができる。別の実施形態では、トレンチ２２及び２３が形成された後に、開口部２１０を覆って異なるマスク（図示せず）を形成することができ、この異なるマスクは、開口部２１０を形成した後に除去することができる。図３に関して説明された実施形態と同様の手法で、絶縁層３２を開口部２１０の底部に沿って形成することができる。
【００５０】
ドープ領域２１４、２１５、及び２１６は、ドープ領域５２及び５３に関して説明された実施形態のいずれか１つ又はそれ以上を用いて形成することができる。ドープ領域２１４、２１５、２１６のドーパント種、濃度、並びに分布及び形成は、ドープ領域５２及び５３と比較して同じか、又は異なるものとすることができる。一実施形態では、ドープ領域２１４、２１５、及び２１６は、ドープ領域５２及び５３と実質的に同時に形成することができる。ドープ領域５２、５３、２１４、２１５、及び２１６の各々は、互いに対して実質的に平行な長さを有し、埋め込みビット線として動作することができる。ドープ領域５２及び５３は、ドープ領域２１４、２１５、及び２１６と比較して基板１２内のより深い高さ位置にある。
【００５１】
更に別の実施形態（図示せず）では、開口部２１０は形成されない。その代わりに、トレンチ２２及び２３を形成した後、絶縁層３２の形成前にＮＶＭアレイ１８内の保護層１１０の残りの部分が除去される。ドープ領域２１４、２１５、及び２１６は、ドープ領域５２及び５３の形成時に形成することができる。ドープ領域２１４、２１５、及び２１６は、トレンチ２２及び２３の壁部まで延びることができる。
【００５２】
上記で説明された実施形態のいずれか１つ又は組み合わせを用いてドープ領域５２、５３、２１４、２１５、及び２１６が形成された後、処理は、図６から１３に関して説明された実施形態のいずれか１つ又はそれ以上を用いて継続される。図２３及び２４は、ＮＶＭアレイの形成が実質的に完了した後のＮＶＭアレイ１８の一部分の図を含む。図１９及び２０の導電線１９４〜１９６と比較して、導電線１９４〜１９６の代わりにドープ領域２１４から２１６を用いることができる。
【００５３】
一実施形態では、ＮＶＭアレイ１８の導電部分にアクセスするために周辺電気接続部（図示せず）が形成される。基板１２の周辺区域の上に重なる保護層１１０を除去することができ、別の保護層（図示せず）をＮＶＭアレイ１８を覆って形成することができ、該保護層は、周辺区域内での構成要素の製作中にＮＶＭアレイ１８を保護することができる。処理を継続し、実質的に完成した電子デバイスを形成することができる。１つ又はそれ以上の従来技術を用いて、１つ又はそれ以上の絶縁層、１つ又はそれ以上の導電層、及び１つ又はそれ以上の封止層が形成される。
【００５４】
別の実施形態では、更に別のＮＶＭアレイ１８レイアウト及び相互接続方式を用いることができる。このレイアウト及び相互接続方式は、複数のビット線がトレンチ２２と２３との間に位置し且つビット線とビット線の下のドープ領域の一部との間だけで電気的接続が行われる点を除いては、図１から１３及び図１８から２０に示した実施形態と同様である。このレイアウト及び編成は、図２５から２９に関する以下の説明を読むとより明らかになるであろう。
【００５５】
この実施形態では、図１から１３に関して上記で説明したいずれかの実施形態を用いて、導電線１３２及び１３３（図１３）の形成全体のプロセスを実施することができる。一実施形態では、トレンチ２２とトレンチ２３との間のスペースを大きくし、図２５に示すように設計ルールに適合するビット線及びコンタクトの適正な形成を可能にすることができる。別の実施形態では、基板１２の周辺区域の上に重なる保護層１１０の残りの部分（図示せず）が除去され、別の保護層（図示せず）をＮＶＭアレイ１８を覆って形成することができ、該保護層により、周辺区域内での構成要素の製作中にＮＶＭアレイ１８を保護することができる。周辺区域内の構成要素の製作は、１つ又はそれ以上の従来技術を用いて実施することができる。周辺区域内の構成要素の製作が実質的に完了した後、ＮＶＭアレイ１８の上に重なる保護層を除去することができる。
【００５６】
図２６に示す導電線１３２及び１３３並びにドープ領域２２２の形成は、図１８に示した導電線１３２及び１３３並びにドープ領域１８２に関して説明された実施形態のいずれか１つを用いて実施することができる。次いで、中間誘電体層１５２の形成及びパターン化に関して上記で説明した実施形態のいずれかを用いて、図２７及び２８に示すように、中間誘電体層１５２が形成されてパターン化され、コンタクト開口部を形成する。コンタクト開口部は、ドープ領域２２２まで延びている点でコンタクト開口部の場所が変更されている。
【００５７】
次に、図２７及び２８を参照すると、導電プラグ２３２及び導電線２３４〜２３７が、導電プラグ１９２及び導電線１９４〜１９６について上記で説明したいずれかの実施形態を用いて形成される。導電線２３４〜２３７は、ＮＶＭアレイ１８内でビット線として機能することができる。導電プラグ２３２及び導電線２３４〜２３７の場所は、導電プラグ１９２及び導電線１９４〜１９６ついて示されたものとそれぞれ異なっている。導電線２３４〜２３７の方向は、導電線１９４〜１９６の方向と実質的に同じである。図２７に示すように、導電線２３４及び２３４の長さは、導電線１３２及び１３３の長さに対し実質的に直角である。導電線１９４〜１９６とは異なり、導電線２３４〜２３７の各々は、導電プラグ２３２を介して下層のドープ領域２２２の一部とだけ電気的接続を有する。１つの特定の実施形態では、下層のドープ領域２２２への電気的接続は、導電線２３５と２３６との間で交互にされる。図２７を参照すると、導電線２３５は、ドープ領域２２２の中央行に電気的に接続されており、導電線２３６は、ドープ領域２２２の最上行及び最下行に電気的に接続されている。
【００５８】
別の実施形態（図示せず）では、追加の絶縁層及び導電層が形成されてパターン化され、相互接続部の追加レベルを形成することができる。最後の相互接続レベルを形成した後、ＮＶＭアレイ１８及び周辺区域を含む基板１２を覆ってパッシベーション層１７２が形成される。パッシベーション層１７２は、酸化物、窒化物、酸窒化物、又はこれらの組み合わせ等の１つ又はそれ以上の絶縁膜を含むことができる。
【００５９】
別の代替の実施形態では、トレンチ２２及び２３内のゲート電極は、側壁スペーサと同様の形状を有することができる。このプロセスは、図６に示す加工物から始めることができる。図２９に示すように導電層２５２を堆積させることができる。一実施形態では、導電層２５２は、比較的簿肉で実質的に共形層である。導電層２５２は、導電層７２に関して説明したいずれか１つ又はそれ以上の実施形態を用いて形成することができる。導電層２５２の厚さは、ＮＶＭアレイ１８内のトレンチ構造体２２及び２３を満たすのに不十分である。一実施形態では、導電層２５２の厚さが、およそ１０ｎｍからおよそ１００ｎｍの範囲にある。
【００６０】
次いで、導電線２５２の異方性エッチングによって、図３０に示すゲート電極２６２及び２６３を形成することができる。形成時には、ゲート電極２６２及び２６３は、トレンチ２２及び２３内で実質的に側壁スペーサの形状を有することができる。平面図が示されていないが、ゲート電極２６２及び２６３の各々がトレンチ２２及び２３の周囲に沿って位置するので、ゲート電極２６２及び２６３は環状である。従って、トレンチ２２及び２３の各々内のゲート電極２６２及び２６３の各々において対面する湾曲面を有する離間して配置された左及び右部分は、互いに接続されている。次いで、ＮＶＭアレイ１８の処理は、他の実施形態について上記で説明したように完了することができる。一実施形態では、導電線１３２及び１３３を形成する際に、追加の等方性エッチング部分を用いて、引き続き形成される導電線１３２及び１３３間で意図しない電気的接続又は漏洩経路を形成する可能性を低減することができる。
【００６１】
本明細書を読めば、当業者は基板１２のドーピング部分に関して多くの変形形態を用いることができる点は理解されるであろう。ＮＶＭアレイ１８内のメモリセルにおけるソース／ドレイン領域の少なくとも一部であるドープ領域は、基板１２と比較すると反対の導電型を有する。各図で示された基板１２のこの部分は、１つ又はそれ以上のウェル領域内に位置する場合が有り、或いは位置しない場合もある。かかるウェル領域は、周辺区域（ＮＶＭアレイ１８の外側）内の１つ又はそれ以上の他のウェル領域と異なるものとすることができる。破壊電圧、抵抗率、閾値電圧、ホットキャリア生成１つ又はそれ以上の他の電気的特性、又はこれらのいずれかの組み合わせに影響を与えることができる他のドーピングを実施することができる。当業者は、その要求又は要望に適合するドーピング特性を有する電子デバイスを形成できるようになる。
【００６２】
ＮＶＭアレイ１８は、上記で説明したレイアウトのいずれかを用いたメモリセルを含むことができる。ＮＶＭアレイ１８内のメモリセルを如何に電気的に構成しプログラムすることができるかをより良好に示すために、回路図及び物理的な実施形態への相互参照を説明する。
【００６３】
図３１は、図３２に示す実施形態に関して説明された実施形態についての回路図を含む。メモリセル２７１１、２７１２、２７２１、及び２７２２は、図３１に示すように、ＮＶＭアレイ１８内に配向される。この図において、「ＢＬ」はビット線を意味し、「ＧＬ」はゲート線を意味し、「ＣＧ」は制御ゲート線を意味し、更に「ＳＧ」は選択ゲート線を意味する。バイアス印加条件に応じて、ＧＬは、ＣＧ又はＳＧとすることができる。
【００６４】
図３１を参照すると、ＢＬ１  ２７６２は、メモリセル２７１１のＳ／Ｄ領域及びメモリセル２７２１のＳ／Ｄ領域に電気的に接続される。ＢＬ２  ２７６４は、メモリセル２７１１及び２７２１の他方のＳ／Ｄ領域、メモリセル２７１２のＳ／Ｄ領域、並びにメモリセル２７２２のＳ／Ｄ領域に電気的に接続される。ＢＬ３  ２７６６は、メモリセル２７１２及び２７２２の他方のＳ／Ｄ領域に接続される。ＧＬ１  ２７４２は、メモリセル２７１１のゲート電極及びメモリセル２７２１のゲート電極に電気的に接続される。ＧＬ２  ２７４４は、メモリセル２７１１及び２７２１の他方のゲート電極、２７１２のゲート電極、並びにメモリセル２７２２のゲート電極に電気的に接続される。ＧＬ３  ２７４６は、メモリセル２７１２及び２７２２の他方のゲート電極に電気的に接続される。ＳＧ１  ２７０２は、メモリセル２７１１の選択ゲート電極及びメモリセル２７１２の選択ゲート電極に電気的に接続される。ＳＧ２  ２７０４は、メモリセル２７２１の選択ゲート電極及びメモリセル２７２２の選択ゲート電極に電気的に接続される。メモリセル２７１１は、電荷蓄積領域２７１１０及び２７１１１を含む。メモリセル２７１２は、電荷蓄積領域２７１２０及び２７１２１を含む。メモリセル２７２１は、電荷蓄積領域２７２１０及び２７２１１を含む。メモリセル２７２２は、電荷蓄積領域２７２２０及び２７２２１を含む。
【００６５】
図３２は、メモリセル２７１１及び２７１２を含む行に対応するメモリアレイ１８の一部分の物理的な実施形態を示している。図３２は、回路図で用いられる参照番号が図３２で用いている点を除いては、図１２と実質的に同じである。
【００６６】
図３１及び３２には、メモリセル２７１１及び２７１２における電荷蓄積領域が示されている。メモリセル２７１１は、電荷蓄積領域２７１１０及び２７１１１を含み、メモリセル２７１２は、電荷蓄積領域２７１２０及び２７１２１を含む。メモリセル２７２１及び２７２２は、同様の電荷蓄積領域を含むが、図３１ではかかる電荷蓄積領域は具体的に識別されない。電荷蓄積領域の重要性は、以下で説明する電子デバイス動作に関する対応部分を読んだ後に当業者には明らかとなるであろう。
【００６７】
図３３は、図３１に示すメモリセルにおける動作電圧の幾つかを有する表を含む。「Ｐｇｍ」はプログラムを意味する。電荷蓄積領域２７１１０及び２７１１１への参照は、メモリセル２７１１に関し、より詳細にはメモリセル２７１１の左側ゲート電極及び右側ゲート電極それぞれの下で不連続蓄積素子をプログラム又は読み出すことに関する。図３３の表及び本明細書内の他の表では多くの電圧が与えられているが、他の電圧を用いることもできる。電圧の絶対値は物理パラメータの変化と共に変化するので、電圧の絶対値ではなく電圧間の相対値及び比率の方が意味がある。
【００６８】
図３１に示す全てのメモリセルは、基板１２とメモリセルのゲート電極との間に約１２から１６ボルトの範囲の電位差を生成することにより消去することができる。一実施形態では、消去動作は、基板１２（又はウェル領域）におよそ＋７ボルトを加え、ゲート線に−７ボルトを加えて、ビット線を電気的にフローティング状態にさせることによって行うことができる。ＳＧ１及びＳＧ２に−７ボルトを加えるか、又は電気的にフローティング状態にさせることもできる。別の実施形態では、消去動作は、基板１２（又はウェル領域）におよそ−７ボルトを加え、ゲート線に＋７ボルトを加えて、ビット線を電気的にフローティング状態にさせることによって実行してもよい。基板１２及びゲート線に用いる電圧は、０ボルトに対して対称である必要はない点に留意されたい。例えば、＋５ボルトと−９ボルトの組み合わせを用いることができる。本明細書を読めば、当業者であれば、その要求又は要望に適合する消去動作に用いるべき電圧のセットを決定することができるであろう。
【００６９】
図３４は、図３５に示す実施形態に関して説明したような実施形態についての回路図を含む。図３４に示すように、メモリセル３０１１、３０１２、３０１３、３０１４、３０２１、３０２２、３０２３、及び３０２４がＮＶＭアレイ１８内で配向される。
【００７０】
図３４を参照すると、ＢＬ１  ３０６２は、メモリセル３０１１、３０１２、３０１３、及び３０１４のＳ／Ｄ領域に電気的に接続されている。ＢＬ２  ３０６４は、メモリセル３０２１、３０２２、３０２３、及び３０２４のＳ／Ｄ領域に電気的に接続されている。ＢＬ３  ３０６６は、メモリセル３０１１、３０１２、３０２１、及び３０２２の他のＳ／Ｄ領域に電気的に接続される。ＢＬ４  ３０６８は、メモリセル３０１３、３０１４、３０２３、及び３０２４の他方のＳ／Ｄ領域に電気的に接続される。ＣＧ１  ３０８２は、メモリセル３０１１、３０１２、３０２１、及び３０２２の制御ゲート電極に電気的に接続される。ＣＧ２  ３０８４は、メモリセル３０１３、３０１４、３０２３、及び３０２４の制御ゲート電極に電気的に接続される。ＳＧ１  ３００２は、メモリセル３０１１及び３０２１の選択ゲート電極に電気的に接続され、ＳＧ２は、メモリセル３０１２及び３０２２の選択ゲート電極に電気的に接続される。ＳＧ３は、メモリセル３０１３及び３０２３の選択ゲート電極に電気的に接続され、ＳＧ４  ３００８は、メモリセル３０１４及び３０２４の選択ゲート電極に電気的に接続される。ビットセル３０１１は電荷蓄積領域３０１１１を含む。ビットセル３０１２は電荷蓄積領域３０１２１を含む。ビットセル３０１３は電荷蓄積領域３０１３１を含む。ビットセル３０１４は電荷蓄積領域３０１４１を含む。ビットセル３０２１は電荷蓄積領域３０２１１を含む。ビットセル３０２２は電荷蓄積領域３０２２１を含む。ビットセル３０２３は電荷蓄積領域３０２３１を含む。ビットセル３０２４は電荷蓄積領域３０２４１を含む。
【００７１】
図３４に示すように、ＳＧ１  ３００２、ＳＧ２  ３００４、ＳＧ３  ３００６、及びＳＧ４  ３００８の各々は、メモリセルの１つの列だけに電気的に接続される。ＣＧ１  ３０８２及びＣＧ２  ３０８４の各々は、メモリセルの１つよりも多い列に電気的に接続され、より詳細にはメモリセルの２つの列に電気的に接続される。
【００７２】
図３５は、メモリセル３０１１、３０１２、３０１３、及び３０１４を含む行に対応するＮＶＭアレイ１８の一部分の物理的な実施形態を示している。図３５は、回路図で用いている参照番号が図３５で用いている点を除いては図１７と実質的に同じである。図３６は、図３４に示すメモリセルにおける動作電圧の幾つかを有する表を含む。１つの例示的な実施形態では、メモリセル３０１２の電荷蓄積領域３０１２１がプログラムされる。
【００７３】
図３４に示す全てのメモリセルは、基板１２とメモリセルのゲート電極との間に約１２から１６ボルトの範囲の電位差を生成することにより消去することができる。一実施形態では、消去動作は、基板１２（又はウェル領域）におよそ＋７ボルトを加え、ゲート線に−７ボルトを加えて、ビット線を電気的にフローティング状態にさせることによって行うことができる。ＳＧ１及びＳＧ２に−７ボルトを加えるか、又は電気的にフローティング状態にさせることもできる。別の実施形態では、消去動作は、基板１２（又はウェル領域）におよそ−７ボルトを加え、ゲート線に＋７ボルトを加えて、ビット線を電気的にフローティング状態にさせることによって実行してもよい。基板１２及びゲート線に用いる電圧は、０ボルトに対して対称である必要はない点に留意されたい。例えば、＋５ボルトと−９ボルトの組み合わせを用いることができる。本明細書を読めば、当業者であれば、その要求又は要望に適合する消去動作に用いるべき電圧のセットを決定することができるであろう。
【００７４】
図３７は、図３８に示す実施形態に関して説明したような実施形態についての回路図を含む。図３７に示すように、メモリセル３３１１、３３１２、３３１３、３３１４、３３２１、３３２２、３３２３、及び３３２４はＮＶＭアレイ１８内で配向される。
【００７５】
図３７を参照すると、ＢＬ１  ３３６２はメモリセル３３１１のＳ／Ｄ領域及びメモリセル３３２１のＳ／Ｄ領域に電気的に接続されている。ＢＬ２  ３３６４は、メモリセル３３１１及び３３２１の他方のＳ／Ｄ領域並びにメモリセル３３１２及び３３２２のＳ／Ｄ領域に電気的に接続される。ＢＬ３  ３３６６は、メモリセル３３１２及び３３２２の他方のＳ／Ｄ領域並びにメモリセル３３１３及び３３２３のＳ／Ｄ領域に電気的に接続される。ＢＬ４  ３３６８は、メモリセル３３１３及び３３２３の他方のＳ／Ｄ領域並びにメモリセル３３１４及び３３２４のＳ／Ｄ領域に電気的に接続される。ＢＬ５  ３３６９は、メモリセル３３１４及び３３２４の他方のＳ／Ｄ領域に電気的に接続される。ＣＧ１  ３３８２は、メモリセル３３１１、３３１２、３３２１、及び３３２２の制御ゲート電極に電気的に接続される。ＣＧ２  ３３８４は、メモリセル３３１３、３３１４、３３２３、及び３３２４の制御ゲート電極に電気的に接続される。ＳＧ１  ３３０２は、メモリセル３３１１、３３１２、３３１３、及び３３１４の選択ゲート電極に電気的に接続される。ＳＧ２  ３３０４は、メモリセル３３２１、３３２２、３３２３、及び３３２４の選択ゲート電極に電気的に接続され。ビットセル３３１１は電荷蓄積領域３３１１１を含む。ビットセル３３１２は電荷蓄積領域３３１２１を含む。ビットセル３３１３は電荷蓄積領域３３１３１を含む。ビットセル３３１４は電荷蓄積領域３３１４１を含む。ビットセル３３２１は電荷蓄積領域３３２１１を含む。ビットセル３３２２は電荷蓄積領域３３２２１を含む。ビットセル３３２３は電荷蓄積領域３３２３１を含む。ビットセル３３２４は電荷蓄積領域３３２４１を含む。
【００７６】
図３７に示すように、ＳＧ１  ３３０２及びＳＧ２  ３３０４の各々は、メモリセルの１つの行のみに電気的に接続される。ＣＧ１  ３３８２及びＣＧ２  ３３８４の各々は、メモリセルの１つよりも多い列に電気的に接続され、より詳細にはメモリセルの２つの列に電気的に接続される。
【００７７】
図３８は、メモリセル３３１１、３３１２、３３１３、及び３３１４を含む行に対応するＮＶＭアレイ１８の一部分の物理的な実施形態を示している。図３８は、回路図で用いている参照番号を図３８で用いている点を除いては図２０の実施形態と実質的に同じである。図３９は、図３７に示すメモリセルにおける動作電圧の幾つかを有する表を含む。
【００７８】
図３７に示す全てのメモリセルは、基板１２（又はウェル領域）とメモリセルのゲート電極との間に約１２から１６ボルトの範囲の電位差を生成することにより消去することができる。一実施形態では、消去動作は、基板１２（又はウェル領域）におよそ＋７ボルトを加え、ゲート線に−７ボルトを加えて、ビット線を電気的にフローティング状態にさせることによって行うことができる。ＳＧ１及びＳＧ２に−７ボルトを加えるか、又は電気的にフローティング状態にさせることもできる。別の実施形態では、消去動作は、基板１２（又はウェル領域）におよそ−７ボルトを加え、ゲート線に＋７ボルトを加えて、ビット線を電気的にフローティング状態にさせることによって実行してもよい。基板１２及びゲート線に用いる電圧は、０ボルトに対して対称である必要はない点に留意されたい。例えば、＋５ボルトと−９ボルトの組み合わせを用いることができる。本明細書を読めば、当業者であれば、その要求又は要望に適合する消去動作に用いるべき電圧のセットを決定することができるであろう。
【００７９】
図２１から２４に関して説明した実施形態は図３７に示す回路図によって表すことができ、図３９に掲げる電圧を用いて動作させることができる。
【００８０】
図４０は、図４１に示す実施形態に関して説明される実施形態についての回路図を含む。図４０に示すように、メモリセル３６１１、３６１２、３６１３、３６１４、３６２１、３６２２、３６２３、及び３６２４はＮＶＭアレイ１８内で配向される。
【００８１】
図４０を参照すると、ＢＬ１  ３６６２はメモリセル３６１１のＳ／Ｄ領域及びメモリセル３６２１のＳ／Ｄ領域に電気的に接続される。ＢＬ２  ３６６４は、メモリセル３６１１及び３６２１の他方のＳ／Ｄ領域並びにメモリセル３６１２及び３６２２のＳ／Ｄ領域に電気的に接続される。ＢＬ３  ３６６６は、メモリセル３６１２及び３６２２の他方のＳ／Ｄ領域に電気的に接続される。ＢＬ４  ３６６８はメモリセル３６１３及び３６２３のＳ／Ｄ領域に電気的に接続される。ＢＬ５  ３６７０は、メモリセル３６１３及び３６２３の他方のＳ／Ｄ領域並びにメモリセル３６１４及び３６２４のＳ／Ｄ領域に電気的に接続される。ＢＬ６  ３６７２は、メモリセル３６１４及び３６２４の他方のＳ／Ｄ領域に電気的に接続される。ＣＧ１  ３６８２は、メモリセル３６１１、３６１２、３６２１、及び３６２２の制御ゲート電極に電気的に接続される。ＣＧ２  ３６８４は、メモリセル３６１３、３６１４、３６２３、及び３６２４の制御ゲート電極に電気的に接続される。ＳＧ１  ３６０２は、メモリセル３６１１、３６１２、３６１３、及び３６１４の選択ゲート電極に電気的に接続される。ＳＧ２  ３６０４は、メモリセル３６２１、３６２２、３６２３、及び３６２４の選択ゲート電極に電気的に接続される。ビットセル３６１１は電荷蓄積領域３６１１１を含む。ビットセル３６１２は電荷蓄積領域３６１２１を含む。ビットセル３６１３は電荷蓄積領域３６１３１を含む。ビットセル３６１４は電荷蓄積領域３６１４１を含む。ビットセル３６２１は電荷蓄積領域３６２１１を含む。ビットセル３６２２は電荷蓄積領域３６２２１を含む。ビットセル３６２３は電荷蓄積領域３６２３１を含む。ビットセル３６２４は電荷蓄積領域３６２４１を含む。
【００８２】
図４０に示すように、ＢＬ１  ３６６２、ＢＬ３  ３６６６、ＢＬ４  ３６６８、及びＢＬ６  ３６７２の各々は、メモリセルの１つの列のみに電気的に接続される。ＢＬ２  ３６６４及びＢＬ５  ３６７０の各々は、メモリセルの１つよりも多い列、より詳細にはメモリセルの２つの列に電気的に接続される。
【００８３】
図４１は、メモリセル３６１１、３６１２、３６１３、及び３６１４を含む行に対応するＮＶＭアレイ１８の一部分の物理的な実施形態を示している。図４１は、回路図で用いている参照番号を図４１で用いている点を除いては図２８と実質的に同じである。図４２は、図４０に示すメモリセルにおける動作電圧の幾つかを有する表を含む。
【００８４】
図４０に示す全てのメモリセルは、基板１２とメモリセルのゲート電極との間に約１２から１６ボルトの範囲の電位差を生成することにより消去することができる。一実施形態では、消去動作は、基板１２（又はウェル領域）におよそ＋７ボルトを加え、ゲート線に−７ボルトを加えて、ビット線を電気的にフローティング状態にさせることによって行うことができる。ＳＧ１及びＳＧ２に−７ボルトを加えるか、又は電気的にフローティング状態にさせることもできる。別の実施形態では、消去動作は、基板１２（又はウェル領域）におよそ−７ボルトを加え、ゲート線に＋７ボルトを加えて、ビット線を電気的にフローティング状態にさせることによって実行してもよい。基板１２及びゲート線に用いる電圧は、０ボルトに対して対称である必要はない点に留意されたい。例えば、＋５ボルトと−９ボルトの組み合わせを用いることができる。本明細書を読めば、当業者であれば、その要求又は要望に適合する消去動作に用いるべき電圧のセットを決定することができるであろう。
【００８５】
ＮＶＭアレイ１８、そのメモリセル、ビット線、及びゲート線に関して多くの詳細を説明してきた。本明細書を読めば、当業者は、行及び列の向きを反転できることを理解するであろう。メモリセルとこれに関係するビット線、ゲート線、又はこれらのいずれかの組み合わせとの間の１つ又はそれ以上の行に沿った電気的接続は、１つ又はそれ以上の列に変更することができる。同様に、メモリセルとそれに関係するビット線、ゲート線、又はこれらのいずれかの組み合わせとの間の１つ又はそれ以上の列に沿った電気的接続は、１つ又はそれ以上の行に変更することができる。
【００８６】
本明細書に説明する実施形態は、ＮＶＭアレイ又はその一部分を形成するうえで有用である。基板のトレンチ内に不連続蓄積素子を使用することにより、形成されるメモリセルをより小型化し、メモリ密度を高めることが可能になる。また不連続蓄積素子により、従来のフローティングゲート構造体とは異なり、メモリセル内により多くのビットを記憶することが可能となる。ＮＶＭアレイの製作は、既存の材料及び設備を用いて実施することができる。従って、プロセス統合は、新しい設備に対する新しいプロセスを開発する必要がなく、材料の不適合性の問題に対処しなくてもよい。メモリセルは、選択ゲート線が少なくとも部分的にトレンチ内で陥凹部に配置されて形成されるように形成することができる。
【００８７】
ソースサイド注入を用いて、メモリセルをプログラムすることができる。ゲート間誘電体部分１１４及び１１５の厚さ並びにプログラム電圧は、ビット線に電気的に接続されるＳ／Ｄ領域近傍と比較して、比較的強い電場をゲート間誘電体部分１１４及び１１５の近傍で生成することが可能となるように選択することができる。ソースサイド注入は、従来のホットエレクトロン注入に類似したプログラム時間を可能にすると共に、従来のホットエレクトロン注入よりも高い電子効率を有する。
【００８８】
多くの異なる態様及び実施形態が可能である。これらの態様及び実施形態の幾つかを以下で説明する。本明細書を読めば、当業者は、これらの態様及び実施形態が例示に過ぎず、本発明の範囲を限定するものではないことを理解するであろう。
【００８９】
第１の態様では、電子デバイスは、第１のトレンチを含む基板を含むことができ、該第１のトレンチは、壁部及び底部を含み、基板の主要面から延びる。電子デバイスはまた、不連続蓄積素子を含むことができ、該不連続蓄積素子の第１の部分は、少なくとも第１のトレンチ内に位置する。電子デバイスは更に、第１のゲート電極を含むことができ、不連続蓄積素子の第１の部分の少なくとも一部は、第１のゲート電極と第１のトレンチの壁部との間に位置する。電子デバイスは更に、第１のゲート電極及び基板の主要面の上に重なる第２のゲート電極を含むことができる。
【００９０】
第１の態様の一実施形態では、第１のゲート電極は、基板の主要面の下に位置する上面を有する。特定の実施形態では、第２のゲート電極は、第１のトレンチ内に少なくとも部分的に延びる。別の特定の実施形態では、電子デバイスは更に第３のゲート電極を含む。基板は更に、第１のトレンチから間隔を置いて配置された第２のトレンチを含み、該第２のトレンチは、壁部及び底部を含み、且つ基板の主要面から延びており、不連続蓄積素子の第２の部分は少なくとも第２のトレンチ内に位置する。第３のゲート電極は、基板の主要面の下に位置する上面を有し、不連続蓄積素子の第２の部分の少なくとも一部は、第３のゲート電極と第２のトレンチの壁部との間に位置する。
【００９１】
第１の態様の更に特定の実施形態では、電子デバイスは更に、第１のトレンチの下の基板内に位置する第１のドープ領域と、第２のトレンチの下の基板内に位置する第２のドープ領域とを含む。更に更に特定の実施形態では、電子デバイスは更に、第１及び第２のトレンチ間の基板の主要面に沿って位置する第３のドープ領域を含む。更に更に特定の実施形態では、第３のドープ領域は、第１及び第２のトレンチの壁部まで延びる。更に別の特定の実施形態では、第３のドープ領域は、第１及び第２のトレンチの壁部から間隔を置いて配置されている。
【００９２】
第１の態様の更に別の特定の実施形態では、電子デバイスは更に、不連続蓄積素子の第１の部分内に第１の不連続蓄積素子を含む第１の電荷蓄積領域を含み、該第１の不連続蓄積素子は、第１のドープ領域よりも第１のゲート電極の上面により近接して位置する。また電子デバイスは、不連続蓄積素子の第２の部分内に第２の不連続蓄積素子を含む第２の電荷蓄積領域を含み、該第２の不連続蓄積素子は、第２のドープ領域よりも第３のゲート電極の上面により近接して位置し、第２の電荷蓄積領域は、第１の電荷蓄積領域から間隔を置いて配置される。
【００９３】
第１の態様の更に特定の実施形態では、第２のゲート電極は、第１のゲート電極、第３のゲート電極、及び第１及び第２のトレンチ間の基板の一部分の上に重なる。更に別の特定の実施形態では、電子デバイスは、第４のゲート電極を更に含み、第２のゲート電極は、第１のゲート電極及び第１及び第２のトレンチ間の基板の第１の部分の上に重なり、第４のゲート電極は、第３のゲート電極及び第１及び第２のトレンチ間の基板の第２の部分の上に重なる。
【００９４】
第１の態様の別の実施形態では、電子デバイスは更に、第１のトレンチの壁部及び底部に沿って位置する第１の誘電体層と、不連続蓄積素子の第１の部分と第１のゲート電極との間に位置する第２の誘電体層とを更に含む。更なる実施形態では、不連続蓄積素子は、シリコンナノ結晶又は金属ナノクラスターを含む。更に別の実施形態では、電子デバイスは更にアレイを含み、基板は第１のトレンチを含む複数のトレンチを含み、アレイ内では不連続蓄積素子は基板のトレンチ内に位置する。特定の実施形態では、電子デバイスは更に、第１のゲート電極の上に重なり且つ第１のトレンチ内に上面を含む第１の誘電体層を含み、不連続蓄積素子の第１の部分は、基板の主要面から間隔を置いて配置され、アレイ内のトレンチ間の基板の主要面の上には不連続蓄積素子は実質的に重ならない。
【００９５】
第１の態様の更に別の実施形態では、断面図において第１のゲート電極は実質的に矩形の形状を有する。更に別の実施形態では、断面図において、第１のゲート電極は複数部分を含み、第１のゲート電極の複数部分は互いに対面する湾曲した外面を含む。
【００９６】
第２の態様では、電子デバイスは、互いに対し間隔を置いて配置された第１のトレンチ及び第２のトレンチを含む基板を含むことができ、第１及び第２のトレンチの各々は、壁部及び底部を含み且つ基板の主要面から延びる。また電子デバイスは、不連続蓄積素子を含むことができ、不連続蓄積素子の第１の部分は第１のトレンチ内に位置し、不連続蓄積素子の第２の部分は第２のトレンチ内に位置する。電子デバイスはまた、第１のトレンチ内に位置し、基板の主要面の下に位置する上面を有する第１のゲート電極を含むことができ、不連続蓄積素子の第１の部分の少なくとも一部は、第１のゲート電極と第１のトレンチの壁部との間に位置する。電子デバイスは更に、第２のトレンチ内に位置し、基板の主要面の下に位置する上面を有する第２のゲート電極を含むことができ、不連続蓄積素子の第２の部分の少なくとも一部は、第２のゲート電極と第２のトレンチの壁部との間に位置し、第３のゲート電極は第１のゲート電極又は第２のゲート電極のうちの少なくとも一方の上に重なる。
【００９７】
第２の態様の一実施形態では、電子デバイスは更に、基板内で第１のトレンチの底部に沿って位置する第１のドープ領域と、基板内で第２のトレンチの底部に沿って位置する第２のドープ領域と、第１及び第２のトレンチ間の基板の主要面に沿って位置する第３のドープ領域とを含む。
【００９８】
第３の態様では、電子デバイスは、互いに対し間隔を置いて配置された第１のトレンチ及び第２のトレンチを含む基板を含むことができ、第１及び第２のトレンチの各々は、壁部及び底部を含み且つ基板の主要面から延びる。電子デバイスはまた、基板内で第１のトレンチの底部に沿って位置する第１のドープ領域と、基板内で第２のトレンチの底部に沿って位置する第２のドープ領域と、第１及び第２のトレンチの壁部及び底部に沿って位置する第１の誘電体層を含むことができる。電子デバイスは更に、不連続蓄積素子を含むことができ、不連続蓄積素子の第１の部分は第１のトレンチ内に位置し、不連続蓄積素子の第２の部分は第２のトレンチ内に位置し、不連続蓄積素子の第１及び第２の部分は基板の主要面から間隔を置いて配置され、第１及び第２のトレンチ間の基板の主要面の上に不連続蓄積素子が実質的に重ならない。電子デバイスは更に、第１及び第２のトレンチ内の不連続蓄積素子に隣接する第２の誘電体層を含むことができる。電子デバイスは更に、第１のトレンチ内に位置し、基板の主要面の下に位置する上面を有する第１のゲート電極を含むことができ、不連続蓄積素子の第１の部分の少なくとも一部は、第１のゲート電極と第１のトレンチの壁部との間に位置する。電子デバイスはまた、第１のトレンチ内に位置し且つ基板の主要面の下に位置する上面を有する第２のゲート電極を含むことができ、不連続蓄積素子の第１の部分の少なくとも一部は、第１のゲート電極と第１のトレンチの壁部との間に位置する。電子デバイスは更に、第１のトレンチ内の第１のゲート電極の上に重なる第１の部分と、第２のトレンチ内の第２のゲート電極の上に重なる第２の部分とを含む第３の誘電体層を含むことができる。電子デバイスは更に、第３の誘電体層及び第１のゲート電極又は第２のゲート電極のうちの少なくとも一方の上に重なる第３のゲート電極を含むことができ、第３のゲート電極は、第１のトレンチ及び第２のトレンチ内に少なくとも部分的に位置する。
【００９９】
第４の態様では、電子デバイスを形成するためのプロセスは、壁部及び底部を含み且つ基板の主要面から延びる第１のトレンチを基板内に形成する段階と、基板の主要面を覆い且つ第１のトレンチ内で不連続蓄積素子を形成する段階とを含むことができる。プロセスはまた、不連続蓄積素子を形成した後に第１のトレンチ内で第１のゲート電極を形成する段階を含むことができ、不連続蓄積素子のうちの第１の不連続蓄積素子は、第１のゲート電極と第１のトレンチの壁部との間に位置する。プロセスは更に、基板の主要面の上に重なる不連続蓄積素子を除去する段階を更に含むことができ、不連続蓄積素子の第１の部分は第１のトレンチ内に留まる。プロセスは更に、不連続蓄積素子を除去した後に第２のゲート電極を形成する段階を含むことができ、第２のゲート電極は、第１のゲート電極及び基板の主要面の上に重なる。
【０１００】
第４の態様の一実施形態では、第１のゲート電極を形成する段階は、第１のゲート電極の上面が基板の主要面の下に位置するように第１のゲート電極を形成する段階を含む。第２のゲート電極を形成する段階は、第２のゲート電極の一部分が第１のトレンチ内に延びるように第２のゲート電極を形成する段階を含む。別の実施形態では、プロセスは更に、第２のトレンチ内に第３のゲート電極を形成する段階を含む。第１のトレンチを形成する段階は、第１のトレンチから間隔を置いて配置された第２のトレンチを形成する段階を含み、第２のトレンチは、壁部及び底部を含み且つ基板の主要面から延びる。不連続蓄積素子を形成する段階は更に、第２のトレンチ内に不連続蓄積素子を形成する段階を含む。第３のゲート電極を形成する段階は、不連続蓄積素子のうちの第２の不連続蓄積素子が第３のゲート電極と第２のトレンチの壁部との間に位置するように、第３のゲート電極を形成する段階を含む。不連続蓄積素子を除去する段階は、基板の主要面の上に重なる不連続蓄積素子を除去する段階を含み、不連続蓄積素子の第２の部分は第２のトレンチ内に留まる。
【０１０１】
特定の実施形態では、プロセスは更に、第１及び第２のトレンチのそれぞれの底部に沿って第１のドープ領域及び第２のドープ領域を形成する段階を含む。更に特定の実施形態では、プロセスは更に、第１及び第２のトレンチ間の基板の主要面に沿って位置する第３のドープ領域を形成する段階を含む。更に特定の実施形態では、第３のドープ領域を形成する段階は、第２のゲート電極を形成する段階の前に実施される。更に別の特定の実施形態では、第３のドープ領域を形成する段階は、第２のゲート電極を形成する段階の後に実施される。
【０１０２】
別の特定の実施形態では、不連続蓄積素子を除去する段階は、不連続蓄積素子を除去する段階を含み、その結果、第１の不連続蓄積素子が第１の電荷蓄積領域の一部であり且つ第１のドープ領域よりも第１のゲート電極の上面により近接して位置し、第２の不連続蓄積素子が第２の電荷蓄積領域の一部であり且つ第２のドープ領域よりも第３のゲート電極の上面により近接して位置するようになり、第２の電荷蓄積領域は第１の電荷蓄積領域から間隔を置いて配置される。
【０１０３】
更に別の特定の実施形態では、第２のゲート電極を形成する段階は、第２のゲート電極が第１及び第３のゲート電極の上に重なり、平面において第１及び第２のトレンチの長さが第２のゲート電極の長さに対して実質的に直角であるように第２のゲート電極を形成する段階を含む。更に別の特定の実施形態では、プロセスは更に、第４のゲート電極を形成する段階を含む。第２のゲート電極を形成する段階は、第２のゲート電極が第１のゲート電極の上に重なるように第２のゲート電極を形成する段階を含み、第４のゲート電極を形成する段階は、第４のゲート電極が第３のゲート電極の上に重なるように第４のゲート電極を形成する段階を含む。平面図において、第１のトレンチの長さは、第２のゲート電極の長さに対して実質的に平行であり、第２のトレンチの長さは第４のゲート電極の長さに対して実質的に平行である。
【０１０４】
第４の態様の更なる実施形態では、プロセスは更に、第１のトレンチの壁部及び底部に沿って位置する第１の誘電体層を形成する段階と、不連続蓄積素子を形成した後に第２の誘電体層を形成する段階と、第１のゲート電極を形成した後に第３の誘電体層を形成する段階とを含む。更に特定の実施形態では、第３の誘電体層を形成して基板の主要面の上に重なる不連続蓄積素子を除去する段階は、第１のゲート電極の露出部分と、第１のゲート電極と基板の主要面との間の高さ位置に位置する不連続蓄積素子とを酸化する段階を含む。
【０１０５】
第４の態様の別の実施形態では、第１のゲート電極を形成する段階は、不連続蓄積素子を形成した後に導電層を形成する段階と、導電層を研磨して基板の主要面の上に重なる導電層の除去部分にする段階と、第１のトレンチ内で導電層を陥凹に配置させて、第１のゲート電極の上面が主要面の下に位置するように第１のゲート電極を形成する段階とを含む。更に別の実施形態では、第１のゲート電極を形成する段階は、不連続蓄積素子を形成した後に導電層を形成する段階と、導電層を異方性エッチングして、断面図において側壁スペーサの形状を有する第１のゲート電極を形成する段階とを含む。更に別の実施形態では、不連続蓄積素子を形成する段階は、シリコンナノ結晶を形成する段階又は金属ナノクラスターを形成する段階を含む。
【０１０６】
第５の態様では、電子デバイスを形成するためのプロセスは、基板内で第１及び第２のトレンチを形成する段階を含むことができ、第１及び第２のトレンチは互いに対し間隔を置いて配置されており、第１及び第２のトレンチの各々は壁部及び底部を含み且つ基板の主要面から延びる。本プロセスはまた、基板の主要面を覆い且つ第１及び第２のトレンチ内に不連続蓄積素子を形成する段階を含む。本プロセスはまた、不連続蓄積素子を形成した後に第１の導電層を形成する段階と、基板の主要面上に重なる第１の導電層の部分を除去して、第１のトレンチ内に第１のゲート電極と第２のトレンチ内に第２のゲート電極とを形成する段階を含むことができる。不連続蓄積素子の第１の部分は、第１のゲート電極と第１のトレンチの壁部との間に位置し、不連続蓄積素子の第２の部分は、第２のゲート電極と第２のトレンチの壁部との間に位置する。本プロセスは更に、基板の主要面の上に重なる不連続蓄積素子を除去する段階、基板の主要面の上に重なる不連続蓄積素子を除去した後に第２の導電層を形成する段階、並びに第２の導電層をパターン化して、基板の主要面及び第１のゲート電極又は第２のゲート電極のうちの少なくとも一方の上に重なる第３のゲート電極を形成する段階を含むことができる。
【０１０７】
第５の態様の一実施形態では、本プロセスは更に、第１及び第２のトレンチの底部にそれぞれ沿って第１のドープ領域及び第２のドープ領域を形成する段階を含む。更なる実施形態では、本プロセスは更に、第１及び第２のトレンチの間の基板の主要面に沿って位置する第３のドープ領域を形成する段階を含む。別の実施形態では、第１の導電層の一部分を除去する段階は、第１及び第２のトレンチ内に第１の導電層を陥凹部に配置させて、第１及び第２のゲート電極の上面が主要面よりも下に位置するように第１及び第２のゲート電極を形成する段階を含む。
【０１０８】
第６の態様では、電子デバイスを形成するためのプロセスは、基板内に第１のトレンチ及び第２のトレンチを形成する段階を含むことができ、第１及び第２のトレンチは互いに対し間隔を置いて配置され、第１及び第２のトレンチの各々は壁部及び底部を含み且つ基板の主要面から延びる。本プロセスはまた、第１のドープ領域及び第２のドープ領域を形成する段階を含むことができ、第１のドープ領域は基板内で第１のトレンチの底部に沿って位置し、第２のドープ領域は基板内で第２のトレンチの底部に沿って位置する。本プロセスは更に、第１及び第２のトレンチの壁部及び底部に沿って位置する第１の誘電体層を形成する段階と、第１の誘電体層を形成した後に不連続蓄積素子を形成する段階と、不連続蓄積素子を形成した後に第２の誘電体層を形成する段階とを含むことができる。プロセスは更に、第２の誘電体層を形成した後に第１の導電層を形成する段階と、第１の導電層をパターン化して第１のトレンチ内に第１のゲート電極を形成し、第２のトレンチ内に第２のゲート電極を形成する段階とを含むことができる。第１のゲート電極は、基板の主要面の下に位置する上面を有し、不連続蓄積素子の第１の部分は、第１のゲート電極と第１のトレンチの壁部との間に位置し、第２のゲート電極は、基板の主要面の下に位置する上面を有し、不連続蓄積素子の第２の部分は、第２のゲート電極と第２のトレンチの壁部との間に位置する。プロセスは更に、不連続蓄積素子の第１の部分及び連続蓄積素子の第２の部分を含む不連続蓄積素子の残りの部分を残すように、不連続蓄積素子の第３の部分を除去する段階を含む。不連続蓄積素子の第１の部分は第１のトレンチ内に位置し、不連続蓄積素子の第２の部分は、第２のトレンチ内に位置し、不連続蓄積素子の第１及び第２の部分は、基板の主要面から間隔を置いて配置され、第１及び第２のトレンチ間の基板の主要面の上には、不連続蓄積素子は実質的に重ならない。本プロセスはまた、第３の誘電体層を形成する段階を含むことができ、第３の誘電体層の第１の部分が第１のトレンチ内の第１のゲート電極の上に重なり、第３の誘電体層の第２の部分が第２のトレンチ内の第２のゲート電極の上に重なる。本プロセスはまた、第３の誘電体層を形成した後に第２の導電層を形成する段階と、第２の導電層をパターン化して第３の誘電体層の上に重なる第３のゲート電極を形成する段階とを含むことができ、第３のゲート電極は、第１のトレンチ及び第２のトレンチ内に少なくとも部分的に位置する。
【０１０９】
第７の態様では、電子デバイスは、第１の方向に実質的に沿って配向されたメモリセルの第１のセットと、第１の方向に実質的に沿って配向されたメモリセルの第２のセットとを含むことができる。電子デバイスはまた、メモリセルの第１のセットに電気的に接続された第１のゲート線と、メモリセルの第２のセットに電気的に接続された第２のゲート線とを含むことができ、第１のゲート線と比較すると、第２のゲート線が、第１の方向に沿って位置するメモリセルのより多くのセットに電気的に接続されている。
【０１１０】
第７の態様の一実施形態では、第１のゲート線は選択ゲート線であり、第２のゲート線は制御ゲート線である。特定の実施形態では、メモリセルの第１及び第２のセット内の各メモリセルは、選択ゲート電極及び制御ゲート電極を含む不揮発性メモリセルを含む。第１のゲート線は、メモリセルの第１のセットの選択ゲート電極に電気的に接続され、第２のゲート線は、メモリセルの第２のセットの制御ゲート電極に電気的に接続される。更に特定の実施形態では、不連続蓄積素子は、メモリセルの第１及び第２のセットのチャネル領域と制御ゲート電極との間に位置し、メモリセルの第１及び第２のセットのチャネル領域と選択ゲート電極との間には、実質的に不連続蓄積素子がない。
【０１１１】
第７の態様の別の実施形態では、第１の方向は行又は列に関係する。別の実施形態では、第１のゲート線は、メモリセルの１つの行又は１つの列に電気的に接続され、第２のゲート線は、メモリセルの２つの行又は２つの列に電気的に接続される。更なる実施形態では、電子デバイスは更に、第１の方向に実質的に沿って配向されたメモリセルの第３のセットを更に含み、メモリセルの第１、第２、及び第３のセットは、互いに比較して異なる行又は異なる列内に位置する。メモリセルの第３のセット内の各メモリセルは、制御ゲート電極及び選択ゲート電極を含み、第２のゲート線は、メモリセルの第２及び第３のセットの制御ゲート電極に電気的に接続される。
【０１１２】
第７の態様の特定の実施形態では、電子デバイスは更に、第１のビット線、第２のビット線、及び第３のビット線を含み、第１のビット線がメモリセルの第１のセットに電気的に接続され、第２のビット線がメモリセルの第２及び第３のセットに電気的に接続される。第３のビット線は、メモリセルの第１のセットの一部であるがメモリセルの第２のセットの一部ではない第１のメモリセルと、メモリセルの第２のセットの一部であるがメモリセルの第１のセットの一部ではない第２のメモリセルとに電気的に接続される。更に特定の実施形態では、第１及び第２のビット線は、第１の方向に実質的に沿って配向されたメモリセルに電気的に接続され、第３のビット線は、第１の方向に対して実質的に直角である第２の方向に実質的に沿って配向されたメモリセルに電気的に接続される。
【０１１３】
第８の態様では、電子デバイスは、第１の方向に実質的に沿って配向されたメモリセルの第１のセットと、第１の方向に対して実質的に直角である第２の方向に実質的に沿って配向されたメモリセルの第２のセットとを含むことができる。電子デバイスはまた、メモリセルの第１のセットに電気的に接続された第１のゲート線を含むことができ、メモリセルの第１のセットは、メモリセルの第２のセットの一部ではない第１のメモリセルと、メモリセルの第２のセットの一部である第２のメモリセルとを含む。電子デバイスは更に、メモリセルの第２のセットに電気的に接続された第２のゲート線を含むことができ、第１の方向に実質的に沿って配向されたメモリセルに電気的に接続された第１のゲート線と比較して、第２のゲート線は、第２の方向に実質的に沿って配向されたメモリセルのより多くのセットに電気的に接続される。
【０１１４】
第９の態様では、電子デバイスは、第１の方向に実質的に沿って配向されたメモリセルの第１のセットと、第１の方向に沿って配向されたメモリセルの第２のセットとを含むことができる。電子デバイスはまた、メモリセルの第１のセットに電気的に接続された第１のビット線と、メモリセルの第２のセットに電気的に接続された第２のビット線とを含むことができ、第１のビット線に比較して、第２のビット線は、第１の方向に沿ったメモリセルのより多くのセットに電気的に接続される。
【０１１５】
第９の態様の一実施形態では、メモリセルの第１及び第２のセット内の各メモリセルは、選択ゲート電極及び制御ゲート電極を含む不揮発性メモリセルを含む。特定の実施形態では、不連続蓄積素子は、メモリセルの第１及び第２のセットのチャネル領域と制御ゲート電極との間に位置し、メモリセルの第１及び第２のセットのチャネル領域と選択ゲート電極との間には、実質的に不連続蓄積素子が位置しない。別の実施形態では、第１の方向は行又は列に関係する。
【０１１６】
第９の態様の更なる実施形態では、電子デバイスは更にメモリセルの第３のセットを含み、メモリセルの第１、第２、及び第３のセットは、互いに比較して異なる行又は異なる列内に位置し、メモリセルの第３のセットは、第１の方向に実質的に沿って配向され、第２のビット線は、メモリセルの第３のセットに電気的に接続される。更に別の実施形態では、第１のビット線は、メモリセルの１つの行又は１つの列に電気的に接続され、第２のビット線は、メモリセルの２つの行又は２つの列に電気的に接続される。
【０１１７】
第９の態様の更に別の実施形態では、電子デバイスは更に、第１のゲート線、第２のゲート線、及び第３のゲート線を含む。第１のゲート線がメモリセルの第１のセットに電気的に接続され、第２のゲート線がメモリセルの第２のセットに電気的に接続される。第３のゲート線は、メモリセルの第１のセットの一部であるがメモリセルの第２のセットの一部ではない第１のメモリセルと、メモリセルの第２のセットの一部であるがメモリセルの第１のセットの一部ではない第２のメモリセルとに電気的に接続される。更に特定の実施形態では、第１及び第２のゲート線の各々は制御ゲート線であり、第３のゲート線は選択ゲート線である。
【０１１８】
更に別の特定の実施形態では、第１及び第２のゲート線が第１の方向に実質的に沿って配向されたメモリセルに電気的に接続され、第３のゲート線が、第１の方向に対して実質的に直角である第２の方向に実質的に沿って配向されたメモリセルに電気的に接続される。更に特定の実施形態では、不連続蓄積素子は、メモリセルの第２及び第３のセットの制御ゲート電極とチャネル領域との間に位置し、メモリセルの第１のセットの選択ゲート電極とチャネル領域との間には、実質的に不連続蓄積素子が位置しない。
【０１１９】
上記の一般的な説明又は実施例で説明された活動の全てが必要である訳ではなく、特定の活動の一部は必要ではない場合があり、説明されたものに加えて１つ又はそれ以上の追加の活動を実施することができる点に留意されたい。更に、活動を列挙した順序は、必ずしも活動が実施された順序でなくてもよい。本明細書を読めば、当業者は、その特定の必要又は要望に対してどの活動を用いることができるかを決定することができるようになるであろう。
【０１２０】
いずれか１つ又はそれ以上の利益、１つ又はそれ以上の他の利点、１つ又はそれ以上の問題に対する１つ又はそれ以上の解決策、或いはこれらのいずれかの組み合わせを１つ又はそれ以上の特定の実施形態に関して上記で説明してきた。しかしながら、利益、利点、問題に対する解決策、或いはいずれかの利益又は利点又は解決策をもたらし或いは明らかにさせることができる何らかの要素は、請求項のいずれか又は全ての重要な、又は必要な、或いは不可欠の特徴又は要素と解釈されるべきではない。
【０１２１】
上記で開示された発明の対象は、限定ではなく例証とみなすべきであり、添付の請求項は、本発明の範囲内にある全てのかかる修正、改良、及び他の実施形態を全て保護するものである。従って、法の許す最大の範囲まで、本発明の範囲は、添付の請求項及びそれらの均等物の最も広義の解釈によって決定され、前述の詳細な説明によって制約又は限定されるものではない。
【図面の簡単な説明】
【０１２２】
【図１】保護層形成後の加工物の一部分の断面図である。
【図２】トレンチ形成後の図１の加工物の断面図である。
【図３】トレンチ内での絶縁層の形成後の図２の加工物の断面図である。
【図４】トレンチの底部でのドープ領域形成後の図３の加工物の平面図である。
【図５】トレンチの底部でのドープ領域形成後の図３の加工物の断面図である。
【図６】不連続蓄積素子を含む電荷蓄積スタック形成後の図５の加工物の断面図である。
【図７】基板を覆う導電層形成後の図６の加工物の断面図である。
【図８】ゲート電極の形成後の図７の加工物の平面図である。
【図９】ゲート電極の形成後の図７の加工物の断面図である。
【図１０】アレイ内の保護層の残りの部分及び電荷蓄積スタックの露出部分を除去した後の図９の加工物の断面図である。
【図１１】絶縁層形成後の図１０の加工物の断面図である。
【図１２】導電層形成後の図１１の加工物の断面図である。
【図１３】導電線形成後の図１２の加工物の平面図である。
【図１４】別の実施形態による導電線形成後の図１１の加工物の断面図である。
【図１５】パターン化レジスト層形成後の図１４の加工物の平面図である。
【図１６】電子デバイスの製作が実質的に完了した後の図１５の加工物の平面図である。
【図１７】電子デバイスの製作が実質的に完了した後の図１５の加工物の断面図である。
【図１８】基板内でのドープ領域形成後の図１３の加工物の平面図である。
【図１９】電子デバイスの製作が実質的に完了した後の図１８の加工物の平面図である。
【図２０】電子デバイスの製作が実質的に完了した後の図１８の加工物の断面図である。
【図２１】基板内でのドープ領域形成後の図１３の加工物の平面図である。
【図２２】基板内でのドープ領域形成後の図１３の加工物の断面図である。
【図２３】電子デバイスの製作が実質的に完了した後の図２１及び２２の加工物の平面図である。
【図２４】電子デバイスの製作が実質的に完了した後の図２１及び２２の加工物の断面図である。
【図２５】図１２の加工物の断面図であるが、但し、互いにより幅広く離間して配置されたトレンチを有する。
【図２６】上に重なる導電線を形成した後の図２５の加工物の平面図である。
【図２７】電子デバイスの製作が実質的に完了した後の図２６の加工物の平面図である。
【図２８】電子デバイスの製作が実質的に完了した後の図２６の加工物の断面図である。
【図２９】導電層形成後の図６の加工物の断面図である。
【図３０】ゲート電極形成後の図２９の加工物の断面図である。
【図３１】ＮＶＭアレイ内の行に沿ったメモリセルについての回路図である。
【図３２】ＮＶＭアレイ内の行に沿ったメモリセルについての回路図の例示的な物理的実施形態の断面図である。
【図３３】ＮＶＭアレイ内の行に沿ったメモリセルについての動作電圧表である。
【図３４】ＮＶＭアレイ内の行に沿ったメモリセルについての回路図である。
【図３５】ＮＶＭアレイ内の行に沿ったメモリセルについての回路図の例示的な物理的実施形態の断面図である。
【図３６】ＮＶＭアレイ内の行に沿ったメモリセルについての動作電圧表である。
【図３７】ＮＶＭアレイ内の行に沿ったメモリセルについての回路図である。
【図３８】ＮＶＭアレイ内の行に沿ったメモリセルについての回路図の例示的な物理的実施形態の断面図である。
【図３９】ＮＶＭアレイ内の行に沿ったメモリセルについての動作電圧表である。
【図４０】ＮＶＭアレイ内の行に沿ったメモリセルについての回路図である。
【図４１】ＮＶＭアレイ内の行に沿ったメモリセルについての回路図の例示的な物理的実施形態の断面図である。
【図４２】ＮＶＭアレイ内の行に沿ったメモリセルについての動作電圧表である。
【符号の説明】
【０１２３】
１２  基板
５２、５３  ドープ領域
６２  誘電体層
９２、９３  ゲート電極
１１２  ゲート誘電体部分
１１４、１１５  ゲート間誘電体部分
１４２、１４３、１４４、１４５  導電線
１４６  側壁スペーサ
【図１】
2009503860.tif 000003
【図２】
2009503860.tif 000004
【図３】
2009503860.tif 000005
【図４】
2009503860.tif 000006
【図５】
2009503860.tif 000007
【図６】
2009503860.tif 000008
【図７】
2009503860.tif 000009
【図８】
2009503860.tif 000010
【図９】
2009503860.tif 000011
【図１０】
2009503860.tif 000012
【図１１】
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【図１２】
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【図１３】
2009503860.tif 000015
【図１４】
2009503860.tif 000016
【図１５】
2009503860.tif 000017
【図１６】
2009503860.tif 000018
【図１７】
2009503860.tif 000019
【図１８】
2009503860.tif 000020
【図１９】
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【図２０】
2009503860.tif 000022
【図２１】
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【図２２】
2009503860.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【国際調査報告】
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