(57)【要約】多層半導体装置は、ウェハーボンディングを介して移行させた単結晶膜の電気的特性を有する多結晶基板の良好な熱的及び電気的特性を利用している。装置構造は、研磨された多結晶、例えば炭化シリコン基板を含む。シリコンの平坦化層が表面に形成され、続いて化学的機械研磨される。次いで、基板は、バルクリシコンウェハー又はsilicon-on-insulator（ＳＯＩ）ウェハーに結合される。シリコン（ＳＯＩ)ウェハーは所望厚さに薄肉化される。【選択図】図１
2009501434.tif 000002
【特許請求の範囲】
【請求項１】
研磨された表面を有する基板；
前記基板の研磨された表面上に形成された平坦化層；
前記平坦化層に結合した単結晶層
を含む半導体装置。
【請求項２】
前記研磨された表面が、１０ｎｍ以下の２乗平均表面粗さ値を有する請求項１の半導体装置。
【請求項３】
少なくとも１つのトレンチが、少なくとも１つの平坦化層又は単結晶層に形成される請求項１の半導体装置。
【請求項４】
前記トレンチが、２０００μｍまで離れたピッチを有する請求項３の半導体装置。
【請求項５】
前記トレンチが、約１５００〜１７００μｍのピッチを有する請求項３の半導体装置。
【請求項６】
前記基板が、ＳｉＣ、グラファイト、ダイヤモンド、ＡｌＮ、ＺｎＳｅ、ＢＮ、ＧａＮ又はこれらの混合物からなる群から選択されるアモルファス、単結晶又は多結晶材料を含む請求項１の半導体装置。
【請求項７】
前記基板が、多結晶ＳｉＣを含む請求項１の半導体装置。
【請求項８】
前記平坦化層が、Ｓｉを含む請求項１の半導体装置。
【請求項９】
前記単結晶層が、Ｓｉを含む請求項１の半導体装置。
【請求項１０】
前記単結晶層上にエピタキシャル層を更に含む請求項１の半導体装置。
【請求項１１】
基板を提供し；
前記基板表面を研磨し；
前記基板の表面上に平坦化層を形成し；
前記平坦化層に単結晶層をボンディングすることを含む半導体装置の製造方法。
【請求項１２】
前記単結晶層を前記平坦化層にボンディングする段階の前に、少なくとも１つの前記平坦化層又は前記単結晶層に少なくとも１つのトレンチを形成することを更に含む請求項１１の方法。
【請求項１３】
前記研磨が、ダイヤモンドベース機械研磨を使用して行われる請求項１１の方法。
【請求項１４】
前記単結晶層の前記平坦化層へのボンディングが、真空下、約２０〜５０℃の温度で、前記平坦化層に前記単結晶層を加圧することにより行われる請求項１１の方法。
【請求項１５】
前記平坦化層の前記単結晶層へのボンディング工程の後、約１１５０℃までの温度でのアニールを更に含む請求項１１の方法。
【請求項１６】
前記研磨された表面が、１０ｎｍ以下の２乗平均表面粗さ値を有する請求項１１の方法。
【請求項１７】
前記トレンチが、２０００μｍまで離れたピッチを有する請求項１２の方法。
【請求項１８】
前記基板が、ＳｉＣ、グラファイト、ダイヤモンド、ＡｌＮ、ＺｎＳｅ、ＢＮ、ＧａＮ又はこれらの混合物からなる群から選択されるアモルファス、単結晶又は多結晶材料を含む請求項１１の方法。
【請求項１９】
前記基板が多結晶ＳｉＣを含み、前記平坦化層がＳｉを含み、前記単結晶層がＳｉを含む請求項１の方法。
【請求項２０】
単結晶層上にエピタキシャル層を形成することを更に含む請求項１の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２００５年６月１７日に提出された３５Ｕ．Ｓ．Ｃ．§１１９の仮出願番号６０／６９１，２３０の優先権を主張し、その全内容をここで参照として導入する。
発明の背景
発明の分野
多層装置構造は、広い格子不整合を有する材料から製造される。
【背景技術】
【０００２】
関連技術の記載
窒化ガリウム（ＧａＮ）は、ワイドバンドギャップ半導体材料であり、高速、高電力（high power）トランジスタ装置での潜在用途を有している。これら装置の製造における主な欠点の１つは、エピタキシャル成長用に好適な基板の入手可能性が限定されることである。大きな面積を有する低コストである高品質バルク単結晶基板が、装置製造用に窒化ガリウムエピタキシャル層の成長に望まれている。関連技術の一例において、ＧａＮエピタキシャル層は、単結晶ＧａＮ基板上に、ホモエピタキシャル成長させている。しかし、これらのウェハーのコストが極めて高く、入手可能性が極めて低い。
【０００３】
現在、ＧａＮ膜は、単結晶炭化シリコン（ＳｉＣ）又はサファイヤのいずれかの上へのヘテロエピタキシャル成長により製造されている。ＧａＮ（４．８Å）とサファイヤ（４．７６３Å）又は４Ｈ−炭化シリコン（３．０７３０Å）との間の格子不整合により、１０8ｃｍ-3のオーダーで有意な数のらせん（threading）転移が、製造プロセスの間に形成される。
【０００４】
興味のある他の基板は単結晶シリコンであり、直径１２インチまでのサイズで容易に入手可能である。しかし、シリコンは、高電力、高速装置に必要とされる熱分散性を有していない。加えて、ＳｉとＧａＮとは、熱膨張が有意に不整合である。コストを低減し及び基板の性質を改良する１つの可能な方法は、ウェハーボンディングを介した３次元集積を利用して、多結晶基板上に装置を製造することである。
【０００５】
ウェハーボンディングによれば、２００℃以下の温度で異質な基板を互いに結合させうる。低温ボンディングは、金属の化学反応及び、熱膨張係数不整合により生じるストレスを最小にするために重要である。ウェハーボンディングは、原子的に平滑な表面を備えたウェハーが接触し、水素結合により初期接着する場合に生じ、水素結合は、ウェハー基板上に存在する水分子とヒドロキシル基との間の反応の結果である。続くアニールにより、界面から水を遠ざけるように移動させる、又は水を反応させて、界面にまたがるシロキサン結合を生成させる。
【０００６】
シロキサン結合、Ｓｉ−Ｏ−Ｓｉは、共有結合である。シロキサン結合が望まれていないシリコン対シリコン結合の場合、高温アニールにより、界面から酸素を拡散させることで、Ｓｉ−Ｓｉ共有結合を生じさせる。
【０００７】
多層基板を形成する従来のアプローチは、Ｆ．Ｊ．Ｋｕｂ等の研究（米国特許６，３２８，７９６及び６，４９７，７６３）で代表される。この従来技術は、多結晶層、アモルファス層及び単結晶層を含む複合基板を形成する。しかし、従来の技術では、多結晶基板構造に単結晶シリコン結合を付与するために、酸化物結合層が要求される。代わって、従来の技術では、接着を促進するために、炭化を使用している（不純物を生じうる）。
従って、高電力半導体装置の開発には、良好な熱伝導性と優れた電気特性を有する、新規で、低コストの基板が要求されている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
発明の開示
従って、本発明の１つの観点は、関連技術の制限と欠点による１つ以上の問題を実質的に除去する多層基板を提供することに関する。
【課題を解決するための手段】
【０００９】
本発明の観点は、単結晶シリコン層を、Ｓｉ−Ｓｉ結合を生成することにより、silicon-on-insulator（ＳＯＩ）ウェハーから多結晶炭化ケイ素基板に移行（transferred）させるボンディング方法を提供することである。
１つの技術の観点は、研磨された表面を有する基板、研磨された基板の表面上に形成された平坦化層、及び平坦化層上に形成された単結晶層を含む半導体装置に関する。
【００１０】
また、研磨された表面は、任意に、１０ｎｍ以下、好ましくは５ｎｍ以下の二乗平均表面粗さを有しうる。トレンチを、任意に、平坦化層と単結晶層の少なくとも一方に形成でき、トレンチは、２０００μｍまで、好ましくは約１５００〜１７００μｍ離れたピッチを有しうる。基板は、ＳｉＣ、グラファイト、ダイヤモンド、ＺｎＳｅ、ＡｌＮ、ＢＮ、ＧａＮ又はこれらの混合物から選択されるアモルファス、単結晶又は多結晶材料であることができる。好ましくは基板を多結晶ＳｉＣとでき、平坦化層をＳｉとでき、単結晶層はＳｉを含む。また、エピタキシャル層は単結晶層上に形成できる。
【００１１】
別の技術の観点は、基板を提供し、基板の表面を研磨し、基板の表面上に平坦化層を形成し、平坦化層に単結晶層をボンディングすることを含む半導体装置の製造に関する。平坦化層に単結晶層をボンディングする工程の前に、平坦化層又は単結晶層の少なくとも一方に少なくとも１つのトレンチを任意に形成してもよい。
【００１２】
他の観点は、化学的機械平坦化（ＣＭＰ）を使用する、任意に行いうる研磨を含む。また、単結晶層の平坦化層へのボンディングは、減圧下、約２０〜５０℃、好ましくは２５〜３５℃の温度で、単結晶層を平坦化層に接触させることにより行いうる。方法には、単結晶層に平坦化層をボンディングする工程の後において、約１１５０℃までの温度でのアニールも含むことができる。
【００１３】
更なる本発明の特徴と利点は、以下の記述中で述べられ、ある部分は記述から明らかとなり、発明の実行により学習可能である。本発明の目的及び他の利点は、成文の記述及び請求の範囲と共に添付の図面に特に指摘された構造により、認識されかつ達成されるであろう。
先の一般的な記述及び以下の発明の詳細な記述の両方が、代表的でありかつ説明的であり、請求したように発明の更なる説明を提供しうることを理解されるべきである。
【００１４】
図面の簡単な説明
添付された図面は、発明の更なる理解を提供するために含まれ、この出願に含まれ、この出願の一部を構成し、発明の主要な説明を果たす記述と共に発明の実施の形態を説明している。
【００１５】
図において、
図１は、本発明の実施の形態により形成された多層装置を示す、
図２は、本発明の実施の形態により多層装置を形成する方法のフロー図を示す、
図３ａは、本発明の代表的な実施の形態による、研磨前のＳｉＣウェハーの原子間力顕微鏡（ＡＦＭ）の顕微鏡写真である、
図３ｂは、本発明の代表的な実施の形態による、研磨後のＳｉＣウェハーの顕微鏡写真である、
図３ｃは、本発明の代表的な実施の形態による、化学的機械研磨（ＣＭＰ）後のＳｉで被覆されたＳｉＣウェハーを示す、
図４は、平坦化層の上面に形成されたトレンチを示す。
【００１６】
図５ａは、本発明の代表的な実施の形態による、トレンチ及び除外領域の初期効果を示すソノスキャン（sonoscan）を示す、
図５ｂは、本発明の代表的な実施の形態による、約１５００〜１７００μｍ離れた間隔を有するトレンチを備えた結合基板を示す、
図６は、本発明の実施の形態による代表的なボンディングプロフィールを示す、
図７は、本発明の好ましい実施の形態による半導体装置を製造する工程段階を示す、
図８は、本発明の好ましい実施の形態による半導体装置を製造する工程段階を示す、
【００１７】
図９は、本発明の好ましい実施の形態による半導体装置を製造する工程段階を示す、
図１０は、本発明の好ましい実施の形態による半導体装置を製造する工程段階を示す、
図１１は、本発明の好ましい実施の形態による半導体装置を製造する工程段階を示す、
図１２は、本発明の好ましい実施の形態による半導体装置を製造する工程段階を示す、
図１３は、本発明の好ましい実施の形態による半導体装置を製造する工程段階を示す、
【００１８】
図１４は、本発明の好ましい実施の形態による半導体装置を製造する工程段階を示す、
図１５は、本発明の好ましい実施の形態による半導体装置を製造する工程段階を示す、
図１６ａは、本発明の実施の形態による、細線化処理（thinning）前の多結晶ＳｉＣに結合させたバルクウェハーの一例の音波顕微鏡ソノスキャン像を示す、
図１６ｂは、本発明の実施の形態による、多結晶炭化ケイ素基板に結合させたsilicon on insulator (SOI)の一例の音波顕微鏡ソノスキャン像を示す、
図１７は、図７ｂに示された一対のウェハーの断面図を示す。
【発明を実施するための最良の形態】
【００１９】
詳細な説明
ここに、本発明の好ましい実施の形態、添付された図面で説明された実施例について、詳細に言及がなされるであろう。
多層半導体は、ボンディングするウェハーを介して移行した単結晶膜の電気的特性を備えた多結晶基板の良好な熱及び電気的特性を利用している。その構造には、例えば炭化ケイ素基板のような、研磨された多結晶基板が含まれる。シリコン（Ｓｉ）、窒化シリコン（ＳｉＮ）又は酸化シリコン（ＳｉＯ2）の平坦化層が、スパッタリング、ＣＶＤ又は他の適切な方法を使用し、続いて研磨されることにより表面に適用される。基板は、バルクシリコンウェハー又はsilicon on insulator（ＳＯＩ）ウェハーのいずれかに結合される。シリコン（ＳＯＩ）ウェハーは、所望の厚さに薄肉化される。
【００２０】
多層装置構造は、新規なボンディング工程を利用しており、続くエピタキシャル成長及び／又は装置製造のための単結晶シリコン層の移行を生じる。この用途に選択しうる基板は、多結晶炭化ケイ素であるが、単結晶又は多結晶ＡｌＮ、ＧａＮ、ＳｉＣ、ＺｎＳｅ、グラファイト、ダイヤモンド、ＢＮ又はそれらの混合物を含んでもよい。多結晶ＳｉＣは、その優れた熱散逸性及び低コストにより好ましい基板材料として選択される。
【００２１】
図１は、本発明の好ましい実施の形態による多層装置の一般的な断面図を示している。多層構造は、アモルファス、単結晶又は多結晶基板１を含む。基板１は、ＳｉＣから形成されていてもよく、ＡｌＮ、ＺｎＳｅ、ＧａＮ、グラファイト、ダイヤモンド及びＢＮのような他の好適な材料から形成されていてもよい。基板１は、１００〜７００μｍの厚さ、好ましくは４００〜６００μｍの厚さを有していてもよい。密着焼付け法が使用される場合、基板１は約１５００μｍまでの厚さを有してもよい。
【００２２】
基板１の表面１ａ上に、平坦化（ボンディング）層２が形成されており、層２は典型的にはスパッタによるアモルファス又は多結晶シリコンでありうる。平坦化層２は、窒化物、酸化物又はベンゾシクロブテン（ＢＣＢ）のようなアモルファス又は多結晶材料から形成することも可能である。平坦化層２は、ＣＭＰによる研磨前に１〜４μｍの厚さを有していてもよく、ＣＭＰによる研磨後に約０．５〜２μｍの厚さを有していてもよい。
【００２３】
平坦化層２の上に、シリコン又は他の好適な単結晶材料の単結晶層３を形成する。単結晶膜は、１０００Å〜２μｍの厚さを有してもよく、１０００Å〜５０００Åの範囲が好ましい。典型的には、単結晶膜３は約２０００Åの厚さを有する。最後に、所望のエピタキシャル及び／又はバッファ層４が、単結晶膜３の上に堆積される。エピタキシャル／バッファ層４は、０．５μｍ〜３μｍの厚さを有しうる。この範囲において、エピタキシャル／バッファ層４の厚さは、分子線ビームエピタキシー（ＭＢＥ）により形成される場合、より薄くなり、有機金属化学気相蒸着（ＭＯＣＶＤ）により形成される場合、より厚くなる。
【００２４】
本発明の利点の１つは、平坦化（ボンディング）層２と単結晶層３との間に、接着を促進する酸化物層が要求されないことにある。酸化物層は熱伝導性が貧弱である。酸化物層が存在するなら、その場合、半導体装置の熱効率は低下する。結果として、Ｓｉ及びＳｉＮが好適な材料である。
【００２５】
多層装置を得る方法が図２で概略的に示されている。初期工程１０は、基板（例えば、多結晶ＳｉＣからなる基板）の提供を伴い、基板は１０ｎｍ以下、好ましくは５ｎｍ以下の２乗平均（ＲＭＳ）粗さに研磨工程１２で研磨されていてもよい。次いで、研磨された基板は、平坦化工程１４で平坦化層を形成するための支持体として使用され、平坦化工程はＳｉをスパッタリングすることにより行ってもよい。平坦化層を形成するために、化学気相蒸着（ＣＶＤ）を含む、他の方法を使用してもよい。適切なＣＶＤ法としては、常圧ＣＶＤ（ＡＰＣＶＤ）、半常圧（sub-atomspheric pressure）ＣＶＤ（ＳＡＣＶＤ）、減圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ（plasma enhanced）ＣＶＤ（ＰＥＣＶＤ）、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）、有機金属ＣＶＤ（ＭＯＣＶＤ）、気相エピタキシー（ＶＰＥ）を含みうる。この後、研磨段階１６を、機械研磨又は化学的機械研磨（ＣＭＰ）１６のような何らかの好適な研磨方法を使用して実施できる。研磨工程１６の後、平坦化層にトレンチを形成するために、任意のパターニング工程１８を使用しうる。表面調製工程２０により、単結晶層とボンディングするために平坦化された基板が、清浄化しかつ用意される。
【００２６】
図２は、単結晶層の調製をも示しており、単結晶基板（バルクシリコン、silicon on insulator（ＳＯＩ）、又は他の好適な材料でありうる基板）２２を提供することも含まれている。任意に、パターニング工程２４は、単結晶層にトレンチを形成するために使用できる。次いで、表面調製工程２６は、平坦化層とボンディングする前の単結晶層を清浄にしかつ調子を整えるために使用できる。ボンディングは、半導体構造２８の半分と整合させる工程、典型的には、減圧炉の内側で、半分の半導体と共に加圧され、続いてボンディング工程３０を実施することにより行われる。典型的な圧力は、４インチのウェハー全面に３００〜４００ポンドの範囲内であり、いずれかの適切な圧力が使用される。次いで、単結晶層は、作業用の半導体装置を形成するために続くエピタキシャル層３４を堆積する工程の前に、薄肉化３２してもよい。しかしながら、薄肉化工程は、バルク単結晶層を利用する用途があるのであれば、省略してもよい。
【００２７】
基板（多結晶炭化シリコンであってもよい基板）１の表面１ａは、約１０ｎｍ以下、好ましくは約５ｎｍ以下の表面粗さを生じるように研磨され、かつ平坦化される。表面１ａの２乗平均（ＲＭＳ）粗さ値は、直接ウェハーをボンディングするために、明らかに高いこと、２μｍ平方走査で、３ｎｍでありうる。本発明の好適な実施の形態において、約５Å以下のＲＭＳ荒さ値が望ましい。現時点で、約１〜２Åの範囲以下のＲＭＳ値は、得ることが困難であるが、０Åにより近いＲＭＳ粗さ、即ち、０．１Åが好適に使用できる。
【００２８】
研磨は種々の方法を使用することにより実施できる。例えば、ダイヤモンドベース機械研磨が使用できる。化学的機械平坦化（ＣＭＰ）は、セリア、混合希土類金属酸化物又はアルミナのスラリーを使用することにより実施できる。スラリーの平均粒子径は、１００ｎｍ以下が好ましい。ＣＭＰにおいて、ウェハーは、ウェハーホルダーやキャリアに設置され、プラテンのような公知の平坦な表面上で研磨パッドに対して保持される。ウェハーと研磨パッドとの動作は、軌道又は回転動作のいずれかを使用するように制御できる。
【００２９】
図３ａ及び３ｂは、研磨前後の多結晶炭化シリコン基板の原子間力顕微鏡像を示している。基板の研磨は、関連技術で観察される基板材料（ＳｉＣ、グラファイト、ダイヤモンド、ＡｌＮ、ＺｎＳｅ、ＢＮ及びそれらの混合物）の多結晶層の成長を妨げる。結果として、酸化物接着層を利用する必要性が除かれる。
【００３０】
次いで、研磨後、平坦化層（好ましくはＳｉから形成され、ＳｉＮ及びＳｉＯ2を含む他の材料が使用できる）２が、基板１の表面１ａ上に堆積される。しかしながら、平坦化層の材料は、シリコンに限定されず、いかなる好適な材料も使用できる。１〜４μｍの間の厚さのシリコン膜を、スパッタリングやＣＶＤのような何らかの適切な方法を使用して、炭化シリコンの表面に堆積できる。しかし、これらの厚さは減らしうる。次に、膜はＣＭＰ又は機械研磨を使用して研磨される。研磨後、厚さは約０．５μｍ〜２μｍの範囲とできる。
【００３１】
図３ｃは、７Åのオーダーとなる研磨後の基板１の表面粗さ（ＲＭＳ）の一例を示す。ＲＭＳ粗さ値が好適な５Åよりわずかに大きいにもかかわらず、結果は、より低い粗さ値に改善するであろう方法を示す。
【００３２】
従来の技術によりウェハーをボンディングした場合、接着問題が生じる。すなわち、良好な接着が、ウェハーエッジ近傍で度々観察されるが、不十分な不純物の脱ガスがウェハー表面の内部で不十分な接着を生じさせる。本発明において、低温ボンディング法をウェハーを結合させるために使用してもよい。低温でシリコン表面を結合するために、水蒸気、窒素、炭化水素及び水素のような過剰ガスを、界面から除去する必要がある。ボンディングは、ウェハーのエッジで発生する強固な結合を示すシリコン対シリコン結合を生じるが、ウェハーの中心では非常に弱い。それゆえ、ウェハーの中心で、脱ガスによる過剰ガス材料を効果的に除去できるエッジ効果はない。この課題を解決するために、好適なボンディング方法は、界面から残留するガスを除去するためにトレンチを使用することである。
【００３３】
図２に示すように、本発明の代替の好適な実施の形態として、トレンチの形成と、続く平坦化層のＣＭＰを伴う。図４は、基板１上にわたる平坦化（ボンディング）層２の上部表面に形成されたトレンチ５を示す。トレンチは、あらゆる適切なドライ又はウエットエッチ法を使用して形成してもよい。例えば、化学エッチ、プラズマエッチ、反応性イオンエッチ（ＲＩＥ）、イオンスパッタリング又は電子ビームエッチングを使用できる。一旦形成されたトレンチは、装置の内部に、脱ガスを生じうるボイドを提供する。例えば、後のアニール工程の間のＳｉ−ＯＨ結合のＳｉ−Ｏ−Ｓｉ結合への変換は、酸素の脱離を生じる。水素と残留炭化水素も存在する。トレンチは、ガスが移動しうるボイドを提供する。トレンチ構造がない場合、この未脱ガス材料が、マイクロボイドの形成に寄与し、マイクロボイドが単結晶層３への平坦化層２の接着を害する効果を有する。トレンチは、単結晶層３に形成されていてもよい。図２に示す本発明の実施の形態において、トレンチは、表面平坦化前にＳＯＩ層にパターニングされていてもよい。加えて、トレンチは、平坦化層２と単結晶層３の両方に形成しうる。
【００３４】
トレンチのピッチ（間隔）は限定されないが、２００ポンドで加圧された６インチウェハーに基づく場合、約１５００〜１７００μｍの範囲が好適である。好適なトレンチの深さは、約２５０Åである。トレンチは、レチクル近傍で約１μｍの幅を有し、レチクル内でわずかに広い（約５μｍ）ことが好ましい。
【００３５】
トレンチは、平坦化（ボンディング）層２又は単結晶層３のいずれか、あるいは平坦化層２と単結晶層３の両方に形成されていてもよい。トレンチは互いに平行であってもよく、他のトレンチからある角度で形成されていてもよい。トレンチは、互いに９０°又は他の角度で交差していてもよい。トレンチのピッチ、即ち間隔は変動してもよい。ピッチは、ウェハーの中心近傍で短くなっていてもよく（それによりより多くのトレンチを備える）、この場合接着性の減少が観察され、ピッチは、ウェハーのエッジ近傍で長くなっていてもよく、この場合より小さな接着性の問題が観察される。トレンチはパターンを形成しうる。トレンチが平坦化層２と単結晶層３の両方に形成される場合、異なる層のトレンチは、脱ガス用の単一ボイド配置を形成するために互いに交差してもよい。一方、２層のトレンチは、それらが相互接続しないように配置されていてもよい。
【００３６】
図５ａ及び５ｂは、追加されたトレンチの効果のソノスキャン像を示す。最初にトレンチなしの場合（図示せず）、ウェハーの中心の大きな領域で弱く結合し、その結果、更なる加工が妨げられる。ウェハーの中心の大きな弱い領域の代わりに、トレンチをレチクル周囲に追加した場合、図５ａに示すように、マイクロボイドがレチクルの中心に形成される。図５ａの差込図には、排除ゾーンがトレンチの周囲に形成されており、ガスが界面から逃げることが示されている。このゾーンの距離は１５００〜１７００μｍと測定されていた。図５ｂは、マイクロボイドを依然として示すテストパターン領域を除き、１５００〜１７００μｍでトレンチが配置された結合基板を示している。ウェハーの中心の大きな円は、非結合領域である。それゆえ、ボンディング工程は、界面からガスの除去を促進するために、このトレンチ構造を利用している。
【００３７】
今一度、トレンチは、ウェハーのいずれか又はウェハーが既にボンディングされている場合、両ウェハーに形成される。ウェハーは、一連の洗浄、即ち、ウェット化学洗浄、プラズマ洗浄及び脱イオン水リンスからなる洗浄工程を介して処理される。化学洗浄の目的は、粒子、炭化水素又は金属汚染物を表面から除去するためである。１つの特定の洗浄は、水酸化アンモニウム／過酸化物、塩酸／過酸化物及び硫酸／過酸化物洗浄からなる。しかしながら、洗浄工程は、上記洗浄溶媒に限定されず、いかなる好適な洗浄溶媒及び順序も使用しうる。しかし、硫酸／過酸化物を除くことは、時々矛盾する結果に対面する。
【００３８】
次いで、ウェハーは直ちに酸素プラズマ中に置かれ、化学洗浄から生じるあらゆる残留炭化水素が除去される。化学洗浄に使用される化学種がキャリアを攻撃し、炭化水素の再堆積を生じることがあるため、これは重要なプロセス段階の１つであることを見い出している。
【００３９】
今一度、ウェハーは酸素プラズマを介して処理され、ウェハーは脱イオン水でリンスされる。この工程は、初期水素結合を生じる必要があるウェハー表面に水酸化物基を再形成するために使用される。ウェハーはスパンドライされ、次いで直ちに整合され、結合される。ボンディング工程は、初期ボンディングのために、真空及びツール圧を利用する。
【００４０】
２つの表面、すなわち平坦化（ボンディング）層２と単結晶層３の表面のボンディングは、通常、わずかに室温以上である温度で、系中でスルーアライン（through aligning）している。次いで、ウェハーは整合器と接触させるか、真空を示しうるボンディングチャンバーに移送できる。真空下でのボンディングは好適であるが、ボンディングは大気圧で空気又は不活性ガス下で行われてもよい。ボンディングは、高められた圧力及び温度で行われてもよい。ボンディングは、典型的には、５０℃で行われるが、より高い温度で行うことができる。
【００４１】
トップ及びボトムプレート温度、チャンバー圧及びツール圧を強調表示するサンプルプロファイルを図６に示す。このプロファイルの全ボンディング時間を、およそ１５分（９００秒）とした。チャンバーのトップ及びボトムの両温度を約５０℃に維持した。ボンディング圧、即ち機械的接触圧を、ボンディング工程の間、約１．５×１０3ｍｂａｒまでに近づけ、次いでボンディング工程の終わりに約０に減少させた。チャンバー圧を、ボンディング工程の間、１×１０-4ｍｂａｒに近づけ、ボンディングが完了した後、１×１０3ｍｂａｒ（およそ大気圧）に平準化した。
【００４２】
ソノスキャンによりボイドの不在を確認した後、ウェハー対をアニール処理に進める。このアニール工程は、水素を拡散させ、Ｓｉ−Ｏ−Ｓｉ共有結合性の結合を生じさせるために必要なエネルギーを供給する。低すぎる温度は後の加工工程の間に破損しうる弱い結合を生じるため、この工程で有用な許容しうる温度範囲が規定される。緩やかな傾斜（例えば、約２５℃／時間）が、熱膨張不整合の効果を最小化するために使用される。しかしながら、他の温度傾斜を使用できる。
【００４３】
アニール温度は４インチウェハーについて約１７５℃としうる。しかしながら、１１５０℃と同等に高いアニール温度を使用しうる。典型的なアニール条件は、２４〜１００時間で、１７５℃である。アニールは、真空又は非真空で行ってもよい。
【００４４】
移行を完了させるために、ＳＯＩのハンドルウェハーを薄肉化してもよい。典型的には、この方法はバルク除去工程から開始される。研削、ラッピング加工及び化学エッチが使用しうるバルク除去工程の例である。バルク除去は、研削を使用して実証された。バルクウェハーが使用された場合、ウェハー対は更なる材料を除去するために化学的薄肉化又はラップ化のいずれかに付してもよく、化学的機械平坦化（ＣＭＰ）を使用して研磨してもよい。
【００４５】
ＳＯＩウェハーにおいて、バルク除去は、高い酸化物に対するシリコン選択性を有する化学エッチのような、より緩やかな除去工程を許容するために、酸化物に達する前に停止すべきである。選択的エッチは、酸化物をエッチングが停止される部位で露出させるまで、続けられるべきである。酸化物層は、ウエットエッチを使用することで除去でき、ＳＯＩのデバイス層のみを残し、続く層移行を生じさせうる。最後に、ウェハーを高温アニールしてもよい。この高温アニールはＳｉ−Ｏ−Ｓｉ結合を分解し、Ｓｉ−Ｓｉ結合を形成する。
【００４６】
また、単結晶層３０の材料は、Ｓｉに限定されず、ＭｇＯ、ＳｉＣ、ＩｎＰ、ＧａＳｂ、ＧａＡｓ、ＣａＦ2、ＡｌＮ、ＧａＮ及びこれらの組み合わせのような他の材料を使用できる。
【００４７】
記述した多層基板は、半導体装置を形成するための基礎として好適な半導体（シリコンであってもよい）の単結晶層と組み合わせることで高い熱効率を有する。このユニークな構成は、効率的なスイッチングと高電力増幅とを両立した技術、及び単一のチップで集積する技術を可能とする。それゆえ、高い熱効率は、高電力増幅器により生じる熱を基板を介して半導体から離れて容易に伝達することを許容する。加えて、単結晶半導体層は、高速スイッチング回路を形成するために使用できる。関連技術において、これら２つの機能は、分離チップの利用を必要とし、次いで互いに結合することを必要としていた。しかし、適切な単結晶半導体と熱効率を組み合わせた複合基板は、関連技術の課題を解決するために使用できる。
【００４８】
上記した多層基板は、発明の実施の形態で説明されており、広範な用途を有する。これら用途は、高熱効率を要求される環境において、高速スイッチングＣＭＯＳ技術が望まれる場合はいずれも見い出される。１つの好適な用途を下記し、多層基板は、同一の回路上における電力増幅器と高速スイッチングＣＭＯＳ回路とを組み合わせうる技術の基礎として使用されうる。しかし、多層基板は以下の用途に限定されない。また、下記の半導体装置は、上記基板上に製造することには限定されない。
【００４９】
図７〜１５は、本発明の好適な実施の形態による半導体装置の製造工程を説明している。図７〜１５に示す工程は、その順に示すように実行する必要はなく、工程のいかなる適切な順序も使用できる。更なる工程は、図７〜１５に示す工程間で使用してもよい。
【００５０】
図７（工程１）は、高熱効率の特徴と単結晶表面を有する「複合基板」又は「加工基板」の提供を示している。典型的には、高熱伝導基板１００が使用され、その上に単結晶層１０２が形成される。基板はＳｉＣとすることができ、好ましくは３Ｃ  ＳｉＣである。しかしながら、グラファイト、ダイヤモンド、ＡｌＮ、ＺｎＳｅ、ＢＮ及びそれらの混合物を含む他の材料を基板として使用できる。単結晶層１０２はＳｉ又は他の好適な半導体材料から形成しうる。基板１００は、アモルファス、単結晶又は多結晶であってもよい。本発明の好適な実施の形態において、多結晶３Ｃ  ＳｉＣ基板が使用され、その上に＜１１１＞Ｓｉ層が形成される。好ましくは、図１〜６、１６及び１７に示した基板及び上記基板を使用しうる。しかしながら、回路は図１〜６、１６及び１７に示した基板及び上記基板を形成するためには限定されず、あらゆる適切な基板を使用できる。一方、上記高熱効率の多層基板は、図１〜１５に示す半導体装置の性能を相乗的に高める。
【００５１】
図８（工程２）において、高電子移動トランジスタ（ＨＥＭＴ）層１０４は、単結晶層１０２上に形成される。高電子移動トランジスタ（ＨＥＭＴ）は、マイクロ波回路用途にそれらの使用が見い出されている。トランジスタは、公知の電界効果トランジスタ（ＦＥＴ）のようにほぼ振舞う。ドレイン及びソース電極間の導通チャネルは、ゲート電極に電圧を印加することにより影響を受ける。これはドレイン−ソース電流の変調を生じる。ＨＥＭＴにおいて、導通チャネルはへテロ構造により生じ、薄層に電荷キャリアが閉じ込められる。この層でのキャリアの濃度及びそれらの速度は、非常に高い周波数で高い利得を維持するトランジスタの提供を可能とする。
【００５２】
ＨＥＭＴ構造１０４は、化学気相堆積（ＣＶＤ）、分子ビームエピタキシー（ＭＢＥ）又は有機金属分子気相エピタキシー（ＯＭＶＰＥ）を使用して、ＡｌＧａＮ／ＧａＮから形成できる。ＡｌＧａＮ／ＧａＮ材料は、高トランスコンダクタンス（直線性を補助する）、良好な熱制御及び高遮断周波数を有する。ＨＥＭＴ構造は、ＣＶＤ又は有機金属ＣＶＤ（ＭＯＣＶＤ）を使用して成長できる。他のＣＶＤ法には大気圧ＣＶＤ（ＡＰＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、ＭＢＥ及びＯＭＶＰＥが含まれる。
【００５３】
図９（工程３）は、ＨＥＭＴ層を封止するために形成されるパッシベーション層１０６を示している。パッシベーション層は、ＳｉＮｘのような窒化物やＳｉＯｘのような酸化物とできる。また、パッシベーション層１０６は、ベンゾシクロブテン（ＢＣＢ）のような有機材料とできる。パッシベーション層は、ＰＥＣＶＤやＬＰＣＶＤを含むＣＶＤ法を使用して形成できる。
【００５４】
図１０（工程４）において、ウェハーボンディング工程は、単結晶膜１０８とパッシベーション層１０６とを結合する。あらゆる好適な単結晶材料が使用できるが、＜１００＞Ｓｉ層を代表的な材料として使用する。単結晶層１０８は、ウェハーボンディング工程を使用するパッシベーション層１０６に機械的に適用される。ウェハーボンディング工程のパラメーターは、後に薄肉化されるＳＯＩを使用する場合、上記されている。
【００５５】
図１１（工程５）において、相補型金属酸化物半導体（ＣＭＯＳ）装置を規定している。これは酸化物層を形成し、次いでＣＭＯＳ装置が形成されうる場所の酸化物層を除去することにより達成される。この工程において、マスク、フォトレジスト及びウェット又はドライエッチ法の使用を含む従来のフォトリソグラフィ法を使用できる。エッチングの後、島１１０がＣＭＯＳ構造を含みうるように規定される。好ましくは、層１０８が＜１００＞シリコンである場合、島１１０は＜１００＞ＳＯＩ  ＣＭＯＳ島である。この工程は、シリコン製ＣＭＯＳ回路を含む島１１０を有する領域及びＡｌＧａＮ／ＧａＮ増幅器を位置させうる島１１０が存在しない領域に半導体装置を区画する。
【００５６】
図１２（工程６）は、ＣＭＯＳ島１１０の少なくとも１つを覆う、ソース／ゲート／ドレイン構造１１２を有するすくなくとも１つのＣＭＯＳ  ＦＥＴ形成を示す。このＦＥＴ構造１１２は、ＳＯＩ  ＣＭＯＳ  ＦＥＴに関連しうる。これらのＦＥＴは従来公知の半導体製造技術を使用して形成できる。これにはマスク、フォトレジスト、ＣＶＤ、スパッタリング、ＵＶリソグラフィー、ｅ−ビームリソグラフィ、ウェット及びドライエッチ等が含まれていてもよい。
【００５７】
ＣＭＯＳ回路構造をウェハーにボンディングするか形成する代替経路は、「スマート−カット」技術に基づいている。スマート−カット技術は、Ｓｉウェハーを被覆する酸化物上へのＨ+又はＨｅ+の注入を必要とする。注入されたイオンは、高温アニールに付したときに、ピーク濃度ゾーンに沿ってシリコンウェハーにスプリットを生じさせうる微細空洞（micro-cavities）を導入する。それゆえ、イオン注入されたウェハーを第２ウェハーと結合した後、更なる工程の準備のために露出した単結晶シリコン層を残すために、高温アニールがイオン注入ウェハーにスプリットを生じさせうる。典型的なスマート−カット製造工程が、J. Du等のSensors and Actuators A, 112(2004) p.116-121に記載されている。
【００５８】
図１３（工程７）は、高電力用途に好適なＡｌＧａＮ／ＧａＮ高電子移動トランジスタ（ＨＥＭＴ）１１４の形成を示している。本発明の好適な実施の形態として、ＨＥＭＴ１１４は、モノリシックマイクロ波積層回路を形成してもよい。ＨＥＭＴはパッシベーション層１０６上に形成され、ＡｌＧａＮ／ＧａＮ層１０４と接触する。それゆえ、本発明の半導体装置の新規な構造は、１つのチップ上で、ＣＭＯＳ回路とＡｌＧａＮ／ＧａＮＭＭＩＣとの並列形成を許容しうる構造である。
【００５９】
ＡｌＧａＮ／ＧａＮ  ＨＥＭＴの形成は、種々の方法により達成されうる。例えば、ＡｌＮ、ＧａＮ及びＡｌＧａＮ膜を、アンモニアを使用するガス源分子ビームエピタキシー（ＧＳＭＢＥ）を介して成長させてもよく、その方法はG. Kipshidze等のJ. Electronic materials, Vol.30, No.7(2001), p.825に記載されている。
【００６０】
図１４（工程８）は、半導体装置の全表面を覆いうるＣＭＯＳ及びＨＥＭＴトランジスタの両方の上を覆う絶縁層１１６の形成を示す。絶縁体１１６は、金属層を分離するために適切な絶縁材料である層間誘電体（ＩＬＤ）からなっていてもよい。絶縁層１２６の形成後、ＣＭＰや機械研磨のような従来の方法を使用して絶縁層を研磨してもよい。
【００６１】
図１５（工程９）は、相互接続子１１８とプラグ１２０を使用する最終回路の形成を示す。相互接続子１１８の材料は、限定されないが、アルミニウム、アルミニウム−銅合金及び銅が挙げられる。プラグ１２０は、典型的にはタングステン又はタングステン合金から形成される。相互接続のために使用する技術の説明は、M. Quirk等のSemiconductor Manufacturing Technology, Prentice Hall(2001), Chapter 12: Metallizationに見い出される。
【実施例】
【００６２】
実施例
炭化シリコンへのシリコンの良好な結果の移行、（１）バルクシリコンウェハーから炭化シリコンへのシリコン層の移行、及び（２）ＳＯＩから炭化シリコンへのシリコン層の移行、を２つの実施例で示す。２つのソノスキャン像を図１６ａと１６ｂに示す。図１６ａに示すバルクシリコンは、研磨された多結晶炭化シリコンウェハーを使用するボンディング工程をテストするための第１の試験用に使用される。中心領域は、シリコン層の平坦化に起因しうる小さなボイドを示している。この特定のウェハーのセットは、ほぼ１００μｍに薄肉化された。
【００６３】
ボンディングの第２の実施例は、ＳＯＩウェハーを多結晶炭化シリコンにボンディングすることを必要としていた。図１６ｂのソノスキャンは、ボイドなしの均一な結合を示している。このウェハーは、１７５℃でアニールされ、埋め込み酸化層まで薄肉化された。図１７は、図１６ｂに示すウェハー対の断面図を示す。図１７において、いくつかの層、多結晶炭化シリコン基板、シリコン平坦化層、単結晶シリコン層及び埋め込み酸化物、を区別できる。
【００６４】
結果として、明確な利点が、酸化物ボンディング層の利用から生じる熱伝導度不足を有する従来技術の装置を超えて証明されている。単結晶半導体（Ｓｉ）は、簡単で、コスト効果のある方法で熱的に伝導性の基板（ＳｉＣ等）に結合し、それにより高電圧半導体装置に必要な電気的性質及び熱的性質の両方を有する多層装置を達成しうる。
【００６５】
高速シリコンＣＭＯＳ回路及び高電力ＡｌＧａＮ／ＧａＮ増幅器は、同じウェハー上に集積されていてもよい。多結晶炭化シリコン基板の高温伝導性及び高抵抗性は、高電力及び高周波数装置を製造するために有利である。例えば、高抵抗＜１１１＞シリコンの薄層は、多結晶−ＳｉＣ基板上に結合しうる。ボンディングに続いて、ＡｌＧａＮ／ＧａＮ構造をボンディングしたシリコン層上に成長させる。次いで、窒化シリコン又は酸化シリコン層をＡｌＧａＮ／ＧａＮ構造上に堆積させる。これに続いて、＜１００＞シリコンの薄層を窒化シリコン／酸化シリコン層に結合させてもよい。ＡｌＧａＮ／ＧａＮ装置の形成用のこの領域が規定され、＜１００＞シリコンがこれらの領域を離れてエッチングされる。これに続いて、ＣＭＯＳ装置をシリコン層上に形成し、ＡｌＧａＮ／ＧａＮ装置をＡｌＧａＮ／ＧａＮ表面上に形成する。最後に、ウェハーを平坦化し、多階層相互接続子を形成する。
【００６６】
本発明の精神又は範囲から離れることなく本発明の２つの簡便な単位を使用する半導体装置において種々の改良及び変更をなしうることは、当業者に明らかである。それゆえ、本発明は、本発明の改良及び変更を、それらが添付された請求の範囲及びそれらの均等物の範囲内である条件で、カバーすることを意図している。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態により形成された多層装置を示す。
【図２】本発明の実施の形態により多層装置を形成する方法のフロー図を示す。
【図３ａ】本発明の代表的な実施の形態による、研磨前のＳｉＣウェハーの原子間力顕微鏡（ＡＦＭ）の顕微鏡写真である。
【図３ｂ】本発明の代表的な実施の形態による、研磨後のＳｉＣウェハーの顕微鏡写真である。
【図３ｃ】本発明の代表的な実施の形態による、化学的機械研磨（ＣＭＰ）後のＳｉで被覆されたＳｉＣウェハーを示す。
【図４】平坦化層の上面に形成されたトレンチを示す。
【図５ａ】本発明の代表的な実施の形態による、トレンチ及び除外領域の初期効果を示すソノスキャン（sonoscan）を示す。
【図５ｂ】本発明の代表的な実施の形態による、約１５００〜１７００μｍ離れた間隔を有するトレンチを備えた結合基板を示す。
【図６】本発明の実施の形態による代表的なボンディングプロフィールを示す。
【図７】本発明の好ましい実施の形態による半導体装置を製造する工程段階を示す。
【図８】本発明の好ましい実施の形態による半導体装置を製造する工程段階を示す。
【図９】本発明の好ましい実施の形態による半導体装置を製造する工程段階を示す。
【図１０】本発明の好ましい実施の形態による半導体装置を製造する工程段階を示す。
【図１１】本発明の好ましい実施の形態による半導体装置を製造する工程段階を示す。
【図１２】本発明の好ましい実施の形態による半導体装置を製造する工程段階を示す。
【図１３】本発明の好ましい実施の形態による半導体装置を製造する工程段階を示す。
【図１４】本発明の好ましい実施の形態による半導体装置を製造する工程段階を示す。
【図１５】本発明の好ましい実施の形態による半導体装置を製造する工程段階を示す。
【図１６ａ】本発明の実施の形態による、細線化処理（thinning）前の多結晶ＳｉＣに結合させたバルクウェハーの一例の音波顕微鏡ソノスキャン像を示す。
【図１６ｂ】本発明の実施の形態による、多結晶炭化ケイ素基板に結合させたsilicon on insulator (SOI)の一例の音波顕微鏡ソノスキャン像を示す。
【図１７】図７ｂに示された一対のウェハーの断面図を示す。
【図１】
2009501434.tif 000003
【図２】
2009501434.tif 000004
【図３ａ】
2009501434.tif 000005
【図３ｂ】
2009501434.tif 000006
【図３ｃ】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【図８】
2009501434.tif 000013
【図９】
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【図１０】
2009501434.tif 000015
【図１１】
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【図１２】
2009501434.tif 000017
【図１３】
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【図１４】
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【図１５】
2009501434.tif 000020
【図１６ａ】
2009501434.tif 000021
【図１６ｂ】
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【図１７】
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【国際調査報告】
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