(57)【要約】本発明のＬＤＭＯＳトランジスタ（１）は、ソース領域（３）、チャネル領域（４）、ドレイン拡張領域（７）及びゲート電極（１０）を備える。更に、ＬＤＭＯＳトランジスタ（１）は、第１ゲート酸化層（８）と、該第１ゲート酸化層（８）より厚い第２ゲート酸化層（９）とを備える。第１ゲート酸化層（８）は、ソース領域（３）と隣接するチャネル領域（４）の第１の部分にわたって少なくとも延在する。第２ゲート酸化層（９）は、電界（Ｅ）の極大値（Ａ，Ｂ）がホットキャリアを発生する領域にわたって延在し、それによってホットキャリア及びＩｄｑ劣化を減ずる。他の実施形態において、第２ゲート酸化層（９）は、ドレイン拡張領域（７）及びチャネル領域（４）の第１部分を相互に接続するチャネル領域（４）の第２部分にわたって延在し、それによってＬＤＭＯＳトランジスタ（１）の線形効率を改良する。
2009501444.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に設けたＬＤＭＯＳトランジスタで、チャネル領域にわたって延在するゲート電極と、前記チャネル領域を介して相互に接続したソース領域及びドレイン領域とを備え、該ドレイン領域がドレイン接点領域と、該ドレイン接点領域から前記チャネル領域の方へ延在するドレイン拡張領域とからなり、
更に前記ソース領域に隣接のチャネル領域の第１の部分にわたって少なくとも延在する、第１の絶縁層を備え、
第２の絶縁層を該第１絶縁層に隣接して設け、該第２絶縁層が前記第１絶縁層より大きな厚さを有するＬＤＭＯＳトランジスタ。
【請求項２】
前記第１絶縁層が、前記チャネル領域及び前記ドレイン拡張領域の第１部分にわたって延在し、前記第２絶縁層が、前記ドレイン拡張領域の第２の部分にわたって延在する請求項１に記載のＬＤＭＯＳトランジスタ。
【請求項３】
前記第２絶縁層が、前記ドレイン拡張領域と隣接する前記チャネル領域の第２の部分にわたって延在する請求項１に記載のＬＤＭＯＳトランジスタ。
【請求項４】
前記第２絶縁層が、前記ドレイン拡張領域の一部分にわたって更に延在する請求項３に記載のＬＤＭＯＳトランジスタ。
【請求項５】
前記ゲート電極とドレイン接点領域との間にシールド層を更に備え、該シールド層が前記ドレイン拡張領域の部分を覆う前記請求項のいずれか１項に記載のＬＤＭＯＳトランジスタ。
【請求項６】
前記ドレイン拡張領域が第１及び第２ドレイン拡張副領域を有し、前記第１ドレイン拡張副領域が前記第２ドレイン拡張副領域より高いドーパント濃度を有し、前記チャネル領域と、前記ドレイン接点領域に隣接する前記第２ドレイン拡張副領域とに隣接する前記請求項のいずれか１項に記載のＬＤＭＯＳトランジスタ。
【請求項７】
前記シールド層及び第２絶縁層の両方が、前記第１ドレイン拡張副領域及び第２ドレイン拡張副領域が隣接する領域にわたって延在する請求項１，２，４，５または６のいずれか１項に記載のＬＤＭＯＳトランジスタ。
【請求項８】
前記シールド層が階段状構造を有する請求項５に記載のＬＤＭＯＳトランジスタ。
【請求項９】
前記シールド層が金属ケイ素化合物からなる請求項５に記載のＬＤＭＯＳトランジスタ。
【請求項１０】
半導体基板上にシード絶縁層を設ける工程と、
前記シード絶縁層の選択された部分を除去して前記半導体基板の部分を露出する工程と、
前記半導体基板の露出部分上に第１絶縁層を形成し、前記シード絶縁層の未除去部分を前記第１絶縁層に隣接する第２絶縁層に変換し、前記第２絶縁層が前記第１絶縁層より厚くする工程と、
前記第１絶縁層の一部分上にゲート電極を形成する工程と、
ソース領域及びドレイン領域を形成し、該ドレイン領域がドレイン拡張領域を有する工程とを備える請求項１に記載のＬＤＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＭＯＳトランジスタに関するものである。
【背景技術】
【０００２】
パーソナル通信システム（ＧＳＭ，ＥＤＧＥ，Ｗ−ＣＤＭＡ）用の基地局において、ＲＦ電力増幅器が重要な部品である。これらＲＦ電力増幅器に対し、ＬＤＭＯＳと通常略記するＬａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタが、その優れた高電力能力、利得及び直線性のために、現在好ましい技術の選択である。新しい通信基準によって課される要求を満たすことができるために、絶え間ない収縮寸法を有するＬＤＭＯＳトランジスタの性能に絶え間ない改良が施されている。
【０００３】
国際公開２００５／０２２６４５号公報には、半導体基板上に設けられ、チャネル領域を通して相互に接続されたソース領域及びドレイン領域と、該チャネル領域内の電子分布に影響するためのゲート電極とを備えたＬＤＭＯＳトランジスタが開示されている。ドレイン領域は、ドレイン接点領域と、半導体基板内で該ドレイン接点領域からチャネル領域の方へ延在するドレイン拡張領域とを有する。階段状構造を有するシールド層は、ゲート電極とドレイン接点領域との間でドレイン拡張領域上に設けてゲート電極の一部及びドレイン領域を遮蔽する。ＬＤＭＯＳトランジスタのホットキャリア劣化は、それ自体ＬＤＭＯＳトランジスタの静止電流（Ｉｄｑ）内のドリフトによって現れ、Ｉｄｑ劣化とも呼ばれる。ＬＤＭＯＳトランジスタのゲート長さを、例えばＬＤＭＯＳトランジスタの領域を有益に減少するように減ずる場合、このＬＤＭＯＳトランジスタは著しく高いＩｄｑ劣化を示すことを見出した。加速されたＩｄｑ劣化がＬＤＭＯＳトランジスタの寿命を減ずる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、減少したＩｄｑ劣化を有するＬＤＭＯＳトランジスタを提供することにある。本発明によれば、この目的が請求項１に記載のＬＤＭＯＳトランジスタを提供することによって達成される。
【課題を解決するための手段】
【０００５】
本発明に係るＬＤＭＯＳトランジスタは、半導体基板内に設けられ、チャネル領域を介して相互に接続されたソース領域及びドレイン領域を備える。ゲート電極がチャネル領域にわたって延在し、チャネル領域内の電子分布に影響を及ぼすことが可能である。ドレイン領域は、ドレイン接点領域と、チャネル領域に隣接するドレイン拡張領域とを備える。本発明に係るＬＤＭＯＳトランジスタは、少なくともチャネル領域の第１部分上に設けられる第１絶縁層と、該第１絶縁層に隣接して設けられる第２絶縁層とを更に備える。第２絶縁層は、第１絶縁層より厚く、それによって、ホットキャリアに対する優れた保護を提供し、それ故、ＬＤＭＯＳトランジスタのＩｄｑ劣化を減らす。
【０００６】
本発明に係るＬＤＭＯＳトランジスタの第１の実施形態において、第１絶縁層はチャネル領域及びドレイン拡張領域の第１の部分にわたって延在する。第２絶縁層は、ホットキャリアを生成する電界が極大値となるドレイン拡張領域の第１の部分にわたって延在する。この実施形態は、かかる電界の極大値によって生じるＩｄｑ劣化を減少する。
【０００７】
本発明に係るＬＤＭＯＳトランジスタの第２の実施形態において、第２絶縁層はチャネル領域の第２の部分にわたって延在し、該第２部分がドレイン拡張領域と、第１絶縁層が延在するチャネル領域の第１部分とを相互に接続する。このようにして、ドレイン拡張領域及びチャネル領域が隣接する領域内で発生するホットキャリアに対して優れた保護を提供する。この実施形態の追加の利点は、三次相互変調歪の特定値でＤＣ電源によって分配される出力である電力効率として規定されるＬＤＭＯＳトランジスタの優れた線形効率である。
【０００８】
本発明に係るＬＤＭＯＳトランジスタの第３の実施形態において、第２絶縁層はドレイン拡張領域の一部分と、チャネル領域の第２の部分にわたって延在し、該第２部分がドレイン拡張領域と、第１絶縁層が延在するチャネル領域の第１部分とを相互に接続する。このようにして、ホットキャリアの両発生源に対して同時に優れた保護を供与するので、Ｉｄｑ劣化を更に減ずる。この実施形態の追加の利点は、ＬＤＭＯＳトランジスタの優れた線形効率である。
【０００９】
第４の実施形態においては、ＬＤＭＯＳトランジスタがゲート電極とドレイン接点領域との間にシールド層を有し、該シールド層がドレイン拡張領域の一部分にわたって延在する。ゲート電極及びドレイン拡張領域へのシールド層の最近接により、Ｉｄｑ劣化を更にもっと減ずるようにドレイン拡張領域内の電界分布がかかるシールド層によって影響される。
【００１０】
更に、シールド層の導入は、ゲート電極とドレイン領域との間の寄生的なフィードバック電気容量も減らし、これがＬＤＭＯＳトランジスタのＲＦ性能に有益である。
【００１１】
第５の実施形態においては、ＬＤＭＯＳトランジスタのドレイン拡張領域が異なるドーパント濃度を有する第１及び第２副領域を有し、それによって、Ｉｄｑ劣化を更に減ずるようにドレイン拡張領域内の電界分布に影響を及ぼす。シールド層がまた第１及び第２副領域が隣接する領域にわたって延在する時、Ｉｄｑ劣化が更に改良される。
【００１２】
第６の実施形態において、ＬＤＭＯＳトランジスタは階段状構造を有するシールド層を備え、減少したＩｄｑ劣化と、ＬＤＭＯＳトランジスタの改良された電流能力及びオン抵抗との利点を併せ持つ。
【００１３】
本発明に係るＬＤＭＯＳトランジスタの製造方法は、半導体基板上にシード絶縁層を設け、次にシード絶縁層の選択された部分を除去して半導体基板の対応部分を露出する工程を備える。その後、第１絶縁層を半導体基板の露出部分上に形成し、シード絶縁層の非除去部分を第１絶縁層に隣接する第２絶縁層に変態し、ここで該第２絶縁層は第１絶縁層より厚い。その後、ゲート電極を第１絶縁層の一部分上に形成し、ソース領域及びドレイン領域を形成し、ここで該ドレイン領域がドレイン拡張領域を有する。
【発明を実施するための最良の形態】
【００１４】
これら及び本発明の他の態様は、図面を参照して更に説明及び解明する。
【００１５】
図は、一定の比率で描かれていない。一般に、同一の部分は、図において同一の参照番号によって示される。
【００１６】
図１は、従来技術に係る従来のＬＤＭＯＳトランジスタ９９の断面図である。ＬＤＭＯＳトランジスタ９９は、半導体材料、この場合、ｐ型シリコンの基板２を有する。ＬＤＭＯＳトランジスタ９９は、ｐ型チャネル領域４にわたって延在するケイ素化のポリシリコンゲート電極１０と、ｎ型ソース領域３と、ｎ型ドレイン領域５とを更に有し、後者の２つはｐ型チャネル領域４を介して相互に接続される。チャネル領域４、ソース領域３及びドレイン領域５は、基板２内に製作される。この例において、チャネル領域４は横方向に拡散したｐ型領域である。ゲート電極１０は、例えば熱成長の二酸化ケイ素からなるゲート酸化層１８によって基板２から分離される。
【００１７】
ドレイン領域５は、ＬＤＭＯＳトランジスタ９９の高電圧動作を行うｎ型ドレイン拡張領域７を備え、更に相互接続構造体（図示せず）にドレイン領域５を接触するのに用いるｎ型ドレイン接点領域６を有する。ドレイン拡張領域７は、ドレイン接点領域６より低いドーピングレベルを有し、ＬＤＭＯＳトランジスタ９９の最大出力用に最適化される。
【００１８】
ドレイン拡張領域７は、第１ドレイン拡張副領域１２及び第２ドレイン拡張副領域１３を有し、これら副領域は比較的低くドープされたｎ型領域である。これは、ドレイン拡張領域７が１つのドーピングレベルのみを有する状況に対し若干のＲＦ性能を犠牲にしてＩｄｑ劣化を減ずる。
【００１９】
従来技術に係るＬＤＭＯＳトランジスタ９９は、ダミーゲート電極として役立ち、Ｉｄｑ劣化とＲＦ性能との間でより良好なトレードオフを与えるシールド層１１を更に備える。この場合、シールド層１１はゲート電極１０の一部分及び第１のドレイン拡張副領域１２にわたって延在し、また第２のドレイン拡張副領域１３の一部分にわたって延在することができる。シールド層１１を、例えばプラズマ酸化物からなる絶縁層１４によってゲート電極１０から分離する。シールド層１１は、ゲート酸化層１８及び絶縁層１４によって基板２、従ってドレイン拡張領域７から分離される。ゲート電極１０及びドレイン拡張領域７へのシールド層１１の最近接により、ドレイン拡張領域７内の電界分布が改良され、それによってＩｄｑ劣化及びＲＦ性能に有益なフィードバック電気容量の両方を減ずる。
【００２０】
従来技術に係るＬＤＭＯＳトランジスタ９９のドレイン拡張領域７内の電界分布を図２に示し、これはホットキャリアストレス試験の条件である一定のゲート電圧及び最大供給電圧で測定したソース領域３からの距離Ｘの関数としての、チャネル領域４及びドレイン拡張領域７内の基板２の表面での電界Ｅを示す。電界Ｅの分布は、第１ピークＡ及び第２ピークＢを示す。電界Ｅの第１ピークＡは、チャネル領域４及びドレイン拡張領域７が隣接する位置の近くで検出される。電界Ｅの第２ピークＢは、シールド層１１によって覆われる第１ドレイン拡張副領域１２の部分内で検出される。シミュレーションでは、電界Ｅの第１ピークＡが、第１ドレイン拡張副領域１２より高いドレイン拡張領域での電流密度によるＩｄｑ劣化の挙動を支配することを示す。しかしながら、電界Ｅの第２ピークＢの位置にわたって延在するゲート酸化層１８及び絶縁層１４からなる絶縁層のスタックは、電界Ｅの第１ピークＡの位置にわたって延在するゲート酸化層１８よりＩｄｑ劣化に一層敏感である。特に、ゲート酸化層１８及び絶縁層１４が隣接する表面は、電界Ｅの第２ピークＢによって発生し、増大されたＩｄｑ劣化を生じるホットキャリア用のトラップ中心である。それ故、実際は、電界Ｅの第２ピークＢが、シミュレーションによって見いだされる結果と対照的なＩｄｑ劣化の挙動を支配する。
【００２１】
図３は、本発明に係るＬＤＭＯＳトランジスタ１の第１の実施形態の断面図である。ＬＤＭＯＳトランジスタ１は、従来技術のＬＤＭＯＳトランジスタ９９と同様に、基板２、ゲート電極１０、シールド層１１、絶縁領域１４、チャネル領域４、ソース領域３、ドレイン領域５を備え、該ドレイン領域５はドレイン接点領域６及びドレイン拡張領域７を有し、該ドレイン拡張領域７は第１ドレイン拡張副領域１２及び第２ドレイン拡張副領域１３を有する。ドレイン拡張領域７はまた、１つのドーピングレベルのみまたは複数の異なったタイプのドーピングレベルを有することができる点に留意すべきである。従来技術のＬＤＭＯＳトランジスタ９９との主な違いは、本発明に係るＬＤＭＯＳトランジスタ１がチャネル領域４並びにドレイン拡張領域７の第１及び第２の部分にわたって延在する第１のゲート酸化層８と、ドレイン拡張領域７の第３の部分にわたって延在する第２ゲート酸化層９とを備え、該第３の部分がドレイン拡張領域７の第１及び第２部分を相互に接続し、電界の第２ピークＢの位置にわたって延在する。第１ゲート酸化層８及び第２ゲート酸化層９は、例えば熱成長の二酸化ケイ素からなる。第２ゲート酸化層９が第１ゲート酸化層８より厚く、それによって、ホットキャリアが第１ゲート酸化層８及び絶縁層１４が隣接する表面に達する前に伝播する距離を増大する。これは、その表面でホットキャリアのエネルギーの低減、従ってＩｄｑ劣化の低減を生じる。第２ゲート酸化層９の厚さは例えば６０ｎｍ、第１ゲート酸化層８の厚さは例えば３０ｎｍである。
【００２２】
Ｉｄｑ劣化の改良は、ＬＤＭＯＳトランジスタ１に適用したストレス試験によって証明された。かかるストレス試験は、一定のゲート電圧を最大供給電圧、例えば２８Ｖと組み合わせて一定期間適用することからなる。一定のゲート電圧は、Ｉｄｑ電流の値がストレス試験の開始時の適用におけるＩｄｑ電流に匹敵するようなものである。ストレス試験の開始でのＩｄｑ電流の値は、ストレス試験の終了でのＩｄｑ電流の値と比較すると、後者の値は前者の値より一般に小さい。ストレス試験（外挿後）の結果は、ＬＤＭＯＳトランジスタ１のＩｄｑ劣化が、２０年後のＩｄｑ電流の５％の劣化である必要条件以下の値まで減少したことである。
【００２３】
図４は、本発明に係るＬＤＭＯＳトランジスタ１の第２の実施形態の断面図である。この実施形態において、第１ゲート酸化層８はチャネル領域４の第１の部分及びドレイン拡張領域７にわたって延在し、第２ゲート酸化層９はチャネル領域４の第２の部分にわたって延在し、該第２部分がドレイン拡張領域７及びチャネル領域４の第１部分と隣接し、例えば２００ｎｍの幅を有する。また、この実施形態において、第２ゲート酸化層９は第１ゲート酸化層８より厚く、電界Ｅの第１ピークＡの位置の近くで発生するホットキャリアに対し優れた保護を供与する。この優れた保護は、ＬＤＭＯＳトランジスタ１のＩｄｑ劣化の減少を生じる。この実施形態の他の利点は、ＬＤＭＯＳトランジスタ１の線形効率の改良である。
【００２４】
また、このＩｄｑ劣化の改良は、この実施形態に係るＬＤＭＯＳトランジスタ１に適用したストレス試験によって証明された。この例においては、ゲート電極の幅は４００ｎｍ、チャネル領域４の第１部分にわたって延在する第１ゲート酸化層８の幅は１５０ｎｍ、チャネル領域４の第１部分にわたって延在する第２ゲート酸化層９の幅は２５０ｎｍである。このストレス試験の結果は、２０年後のＬＤＭＯＳトランジスタ１のＩｄｑ電流の劣化がＬＤＭＯＳトランジスタ９９（外挿後）のＩｄｑ電流の劣化と比較して、１０％の値だけ減少したことである。ＬＤＭＯＳトランジスタ１の線形効率は、ＬＤＭＯＳトランジスタ９９の線形効率より４％高かった。
【００２５】
図５は、本発明に係るＬＤＭＯＳトランジスタ１の第３の実施形態の断面図である。この実施形態において、第１ゲート酸化層８はチャネル領域４の第１部分にわたって延在し、第２ゲート酸化層９はドレイン拡張領域７の一部分及びチャネル領域４の第２の部分にわたって延在し、該第２部分がドレイン拡張領域７及びチャネル領域４の第１部分を相互に接続する。また、この実施形態において、第２ゲート酸化層９は第１ゲート酸化層８より厚い。このようにして、複合の改良された保護が電界Ｅの第１ピークＡの位置及び電界Ｅの第２ピークＢの位置の近くの両方で発生するホットキャリアに対して供与される。この改良された保護は、ＬＤＭＯＳトランジスタ１のＩｄｑ劣化を更に減じる。この実施形態の他の利点は、ＬＤＭＯＳトランジスタ１の線形効率の改良である。
【００２６】
図６に示すように、階段状のシールド層構造１１１を導入することによりＬＤＭＯＳトランジスタ１の電流能力及びオン抵抗も改良される。
【００２７】
図７ａ−ｅは、本発明に係るＬＤＭＯＳトランジスタ１を製造するための方法を示す。図７ａに示すように、基板２上にシード絶縁層３１を熱酸化のような従来の技術を用いて形成する。次いで、図７ｂに示すように、フォトリソグラフィを用いて、第２ゲート酸化層９を形成する領域を画成するマスク３２が形成される。その後、マスク３２で覆われてないシード絶縁層３１の部分が通常既知のエッチング技術を用いて除去され、それによって、図７ｃに示すようなゲート酸化物領域３３を作成する。次いで、マスク３２を除去し、図７ｄに示すように、例えば熱酸化で第１ゲート酸化層８及び第２ゲート酸化層９を形成する。その後、一般的に既知の製造工程で処理を続け、図７ｅに示すようなＬＤＭＯＳトランジスタ１を形成する。
【００２８】
要約すれば、本発明のＬＤＭＯＳトランジスタは、ソース領域、チャネル領域、ドレイン拡張領域及びゲート電極を備える。ＬＤＭＯＳトランジスタは、さらに第１ゲート酸化層と、該第１ゲート酸化層より厚い第２ゲート酸化層とを備える。第１ゲート酸化層は、ソース領域と隣接するチャネル領域の第１の部分にわたって少なくとも延在する。第２ゲート酸化層は、電界Ｅの極大値Ａ，Ｂがホットキャリアを発生する領域にわたって延在し、それによって、ホットキャリアの影響を減じ、またＩｄｑ劣化を減らす。他の実施形態において、第２ゲート酸化層は、ドレイン拡張領域及びチャネル領域の第１の部分を相互に接続するチャネル領域の第２部分にわたって延在し、それによってＬＤＭＯＳトランジスタの線形効率を改良する。
【００２９】
上述した実施形態は、本発明を限定するよりもむしろ説明するもので、また特許請求の範囲から逸脱することなしに、当業者が多くの代案の実施形態を設計することができることは注目すべきである。「有する」、「含む」、「備える」、「からなる」という動詞及びその活用の使用が、ある請求項で述べたもの以外の構成要素または工程の存在を除外するものではない。一の構成要素の前に付く冠詞「ａ」または「ａｎ」は、そのような複数の構成要素の存在を排除するものではない。
【図面の簡単な説明】
【００３０】
【図１】従来技術に係るＬＤＭＯＳトランジスタの概略断面図を示す。
【図２】最大供給電圧及び一定のゲート電圧で、ドレイン拡張領域内で基板の表面に沿った電界分布を示す。
【図３】本発明の第１の実施形態に係るＬＤＭＯＳトランジスタの概略断面図を示す。
【図４】本発明の第２の実施形態に係るＬＤＭＯＳトランジスタの概略断面図を示す。
【図５】本発明の第３の実施形態に係るＬＤＭＯＳトランジスタの概略断面図を示す。
【図６】本発明の第４の実施形態に係るＬＤＭＯＳトランジスタの概略断面図を示す。
【図７ａ】本発明の一実施形態に係るＬＤＭＯＳトランジスタを製造する方法の一段階を表す概略断面図を示す。
【図７ｂ】本発明の一実施形態に係るＬＤＭＯＳトランジスタを製造する方法の一段階を表す概略断面図を示す。
【図７ｃ】本発明の一実施形態に係るＬＤＭＯＳトランジスタを製造する方法の一段階を表す概略断面図を示す。
【図７ｄ】本発明の一実施形態に係るＬＤＭＯＳトランジスタを製造する方法の一段階を表す概略断面図を示す。
【図７ｅ】本発明の一実施形態に係るＬＤＭＯＳトランジスタを製造する方法の一段階を表す概略断面図を示す。
【図１】
2009501444.tif 000003
【図２】
2009501444.tif 000004
【図３】
2009501444.tif 000005
【図４】
2009501444.tif 000006
【図５】
2009501444.tif 000007
【図６】
2009501444.tif 000008
【図７ａ】
2009501444.tif 000009
【図７ｂ】
2009501444.tif 000010
【図７ｃ】
2009501444.tif 000011
【図７ｄ】
2009501444.tif 000012
【図７ｅ】
2009501444.tif 000013
【手続補正書】
【提出日】平成20年3月12日(2008.3.12)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2009501444.tif 000014
【国際調査報告】
2009501444.tif 000015
2009501444.tif 000016
2009501444.tif 000017