(57)【要約】  半導体デバイス（６１）及び方法（８０〜８９、１００）には、２つのパッシベーション層（５６、５９）が設けられている。半導体層（３４）が基板（３２）上に形成され、第一のパッシベーション層（ＰＬ−１）（５６）によって覆われている。ＰＬ−１（５６）及び半導体層（３４）の一部（３４１）がエッチングされて、デバイス・メサ（３５）が形成される。第二のパッシベーション層（ＰＬ−２）（５９）がＰＬ−１（５６）及びメサ（３５）の露出端部（４４）を覆って形成される。ビア（９０、９２、９３）が、ＰＬ−１（５６）及びＰＬ−２（５９）を貫通してソース（４０）、ドレイン（４２）、及びゲートが形成されるべき半導体層（３４）にまで、エッチングにより開けられる。導体（４１、４３、３９）が、ソース−ドレイン（４０、４２）のオーミック接続及びゲートのショットキー接続（３９）を得るために、ビア（９０、９２、９３）内に付設される。メサ（３５）の端部（４４）を覆う相互接続部（４５、４７）が、他の回路構成要素を結合する。ＰＬ−１（５６）がゲート近傍の有害な表面準位（５２）を回避し、ＰＬ−２（５９）が、メサ（３５）の端部（４４）を覆い被さっている相互接続部（４５、４７）から絶縁して、漏洩電流（４６）を回避する。透明半導体（３４）使用時に位置合わせを容易にするために、望ましくは、不透明アラインメントマーク（６８）がデバイス（６１）と同時に形成される。
2009533874.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを形成する方法であって、
主面を有する基板を設けることと、
外面を有するようになされている半導体層を、前記基板の前記主面上に形成することと、
前記外面上に第一のパッシベーション層を設けることと、
上面が依然として前記第一のパッシベーション層により覆われ、かつその側端部が露出されているデバイス・メサを、前記主面上方に形成するように、前記第一のパッシベーション層の一部及び前記半導体層の一部を局所的にエッチングすることと、
少なくとも前記デバイス・メサの前記上面上の前記第一のパッシベーション層及び前記デバイス・メサの前記露出側端部を覆って、第二のパッシベーション層を形成することと、
前記第一及び第二のパッシベーション層を貫通して前記デバイス・メサ上の前記半導体層の前記上面まで、ソース−ドレイン・ビア及びゲート・ビアを設けることと、
前記ソース−ドレイン・ビア内の半導体へのオーミック接続及び前記ゲート・ビア内の半導体へのショットキー接続が得られるように、前記ビア内に導体を形成することと、
を含む方法。
【請求項２】
前記第一のパッシベーション層の一部及び前記半導体層の一部を局所的にエッチングする前記工程は、前記デバイス・メサから所定距離だけ離間して位置する１つ以上のアラインメント・メサも同時に形成することを更に含む、請求項１に記載の方法。
【請求項３】
前記第二のパッシベーション層を形成する前記工程の前に、前記１つ以上のアラインメント・メサの少なくとも一部の上に光学的に不透明な材料のアラインメント領域を設けることを更に含む、請求項２に記載の方法。
【請求項４】
ソース−ドレイン・ビア及びゲート・ビアを設ける前記工程は、前記１つ以上のアラインメント・メサの少なくとも１つ内に、前記ソース−ドレイン・ビア又は前記ゲート・ビアを開けるのと同時に、アラインメントパターンを形成することを更に含む、請求項３に記載の方法。
【請求項５】
半導体層を形成する前記工程は、ＩＩＩ−Ｖ族化合物を具備する層を形成することを含む、請求項１に記載の方法。
【請求項６】
半導体層を形成する前記工程は、ＧａＮを具備する層を形成することを含む、請求項１に記載の方法。
【請求項７】
第一のパッシベーション層を設ける前記工程は、シリコン及び窒素を具備する層を設けることを含む、請求項１に記載の方法。
【請求項８】
第二のパッシベーション層を設ける前記工程は、シリコン及び窒素を具備する層を設けることを含む、請求項１に記載の方法。
【請求項９】
前記ビア内に導体を形成する前記工程は、アルミニウムを具備するソース−ドレイン接続部を形成することを含む、請求項１に記載の方法。
【請求項１０】
前記ビア内に導体を形成する前記工程は、Ｎｉ又はＰｔを具備するゲート導体を形成することを含む、請求項１に記載の方法。
【請求項１１】
支持基板と、
位置合わせに用いられる波長において光学的に透明で、前記支持基板上に位置し、かつ前記基板から離間した外面及び前記外面から前記支持基板の方向に延長する側端部を有する半導体と、
前記外面を保護するための、前記外面上の、第一の材料でできた第一の絶縁パッシベーション性薄膜層と、
前記第一の薄膜層の上にあり、かつ前記外面から前記側端部の前記部分に亘って延長する絶縁経路を提供するように前記側端部の一部を覆って延長する、第二の材料でできた第二の絶縁パッシベーション性薄膜層と、
前記第一及び第二の薄膜層を貫通し、前記外面にまで延長するビア開口と、
前記ビア開口内に延長して前記半導体の前記外面への電気的接触を形成し、その上にソース−ドレイン接続部及びゲート接続部を形成する導体と、
前記接続部の一部又は全部から前記第二の薄膜層によって形成された前記絶縁経路上の前記側端部を覆って延長する相互接続部と、
を備える半導体デバイス。
【請求項１２】
前記半導体はＧａＮである、請求項１１に記載のデバイス。
【請求項１３】
前記第一の絶縁パッシベーション性薄膜層は、Ｓｉ３Ｎ４、ＳｉＯ２、ＳｉＯｘＮｙ、ＡｌＮ若しくはＡｌ２Ｏ３又はそれらの組合せ若しくは混合物のいずれかを備えている、請求項１１に記載のデバイス。
【請求項１４】
前記第二の絶縁パッシベーション性薄膜層は、Ｓｉ３Ｎ４、ＳｉＯ２、ＳｉＯｘＮｙ、ＡｌＮ若しくはＡｌ２Ｏ３又はそれらの組合せ若しくは混合物のいずれかを備えている、請求項１１に記載のデバイス。
【請求項１５】
半導体デバイスに関連してアラインメントマークを形成する方法であって、
主面を有する基板を設けることと、
前記基板の前記主面上に、位置合わせに用いられる波長において実質的に光学的に透明であり、かつ外面を有するようになされている半導体層を形成することと、
前記外面上に第一の誘電体層を設けることと、
前記主面上方にデバイス領域及びアラインメント領域を形成するように、前記第一の誘電体層の一部及び前記半導体層の一部を局所的にエッチングすることと、
前記アラインメント領域上に、位置合わせに用いられる前記波長において光学的に不透明であるようになされている光学的不透明領域を形成することと、
前記デバイス領域及び前記アラインメント領域上の前記光学的不透明領域を覆って第二の誘電体層を形成することと、
前記デバイス領域上の前記誘電体層内に１つ以上のビアを開口するのと同時に、前記アラインメント領域上の前記第二の誘電体層内にアラインメントパターンを形成することと、
を含む方法。
【請求項１６】
半導体層を形成する前記工程は、ＧａＮを具備する層を形成することを含む、請求項１５に記載の方法。
【請求項１７】
光学的不透明領域を形成する前記工程は、シリコンを具備する領域を形成することを含む、請求項１５に記載の方法。
【請求項１８】
第一の誘電体層を設ける前記工程は、Ｓｉ３Ｎ４、ＳｉＯ２、ＳｉＯｘＮｙ、ＡｌＮ若しくはＡｌ２Ｏ３又はそれらの組合せ若しくは混合物を具備する層を形成することを含む、請求項１５に記載の方法。
【請求項１９】
第二の誘電体層を設ける前記工程は、Ｓｉ３Ｎ４、ＳｉＯ２、ＳｉＯｘＮｙ、ＡｌＮ若しくはＡｌ２Ｏ３又はそれらの組合せ若しくは混合物を具備する層を形成することを含む、請求項１５に記載の方法。
【請求項２０】
前記アラインメント領域上の前記第二の誘電体層内にアラインメントパターンを形成する前記工程は、前記第二の誘電体層の一部及び前記光学的不透明領域の一部をエッチングで除去することを含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的に半導体デバイスに関し、特に、二層パッシベーションを有する半導体デバイスに関する。
【背景技術】
【０００２】
半導体（ＳＣ）デバイス、特にトランジスタは、導体及び相互接続部から半導体バルク若しくは基板への漏洩電流、及び／又は重要なデバイス領域の電位を狂わせ得る表面準位に敏感なことが多い。両現象はデバイスの動作を劣化させるおそれがあり、同一デバイスで生じる場合もある。一方の問題を抑制するためになされることが、他方の問題に悪影響を及ぼすことがある。そのような現象は、シリコン−二酸化シリコン系で利用可能であるような自然発生的パッシベーション性酸化物を欠く半導体に特に見られる。シリコン以外の半導体に見られる更なる問題は、連続する作製工程間でマスクの位置を合わせるのに用いられる光の波長に対し、それらの多くが実質的に透明であるということである。このような状況では、アラインメントマーク、即ちその半導体又は他の基板上に配置された構造体を判別することが困難であり、それによって、そのようなデバイス、特に高速動作に用いられる微細寸法のデバイスを作製することがより困難かつより高価になる。したがって、このような現象を抑制でき、或いは除去できる改良されたデバイス構造及び作製方法が必要である。
【０００３】
したがって、基板漏洩及び表面準位の現象、並びに、位置合わせの問題が最小化され、かつＩＶ族、ＩＩＩ−Ｖ族、ＩＩ−ＶＩ族の各種材料及び有機半導体化合物への使用に適した、改良された半導体デバイス、特にトランジスタ及びトランジスタのアレイを提供することが望ましい。用いられる方法、材料、及び構造が、今日の製造能力及び材料に適合し、かつ利用可能な製造手順に大きな変更を行う必要もなければ、製造コストを大幅に増加させる必要もないことが、更に望ましい。更に、添付図面、並びに、上記の技術分野及び発明の背景を併せて参照すれば、本発明の他の望ましい特徴及び特性が、後述の詳細な説明及び添付の請求項から明白になるであろう。
【発明を実施するための最良の形態】
【０００４】
以下の詳細な説明は、本質的に例示的なものに過ぎず、本発明又は本発明の用途及び使用を限定することを意図するものではない。更に、前述の技術分野、背景、概要又は後述の詳細な説明におけるいかなる明示の又は暗示の理論に縛られることを意図するものではない。
【０００５】
本発明を不必要にあいまいにするのを回避するために、説明図を単純化し、分かり易くする目的で、製作の一般的態様、並びに、公知の特徴及び技術についての説明及び詳細を省略する場合がある。更に、図面の構成要素は、必ずしも一律の縮尺で描かれているとは限らない。例えば、本発明の実施形態をより良く理解するのを助けるために、一部の構成要素又は図面の一部の領域の寸法が、他の構成要素又は同一の若しくは他の図面の領域に対し、誇張される場合がある。
【０００６】
明細書及び請求項における「第一の」、「第二の」、「第三の」、「第四の」等の用語は、もし用いられるとすれば、類似の構成要素間で区別するために用いられる場合があり、必ずしも特定の逐次的又は時系列的順序を表現するものではない。そのように使用される用語は適切な状況においては交換可能であるので、本明細書に記載の本発明の実施形態は、例えば本明細書に例示されたもの又は別の方法で説明されたものとは異なる順番で使用可能であることは理解されるべきである。更に、「備える（ｃｏｍｐｒｉｓｅ）」、「含む（ｉｎｃｌｕｄｅ）」、「有する（ｈａｖｅ）」の用語及びこれらのいかなる変形用語も、非排他的包含を意味するように意図されているので、ある構成要素のリストを含んで構成されるプロセス、方法、物品、又は機器は、必ずしもこれらの構成要素に限定されず、明確に記載されていない又はそのプロセス、方法、物品、又は機器に固有の他の構成要素を含む場合がある。明細書及び請求項における「左（ｌｅｆｔ）」、「右（ｒｉｇｈｔ」、「内（ｉｎ）」、「外（ｏｕｔ）」、「前（ｆｒｏｎｔ）」、「後ろ（ｂａｃｋ）」、「上へ（ｕｐ）」、「下へ（ｄｏｗｎ）」、「頂部（ｔｏｐ）」、「底部（ｂｏｔｔｏｍ）」、「上に（ｏｖｅｒ）」、「下に（ｕｎｄｅｒ）」、「上方（ａｂｏｖｅ）」、「下方（ｂｅｌｏｗ）」等の用語は、もし用いられるとすれば、相対的位置を表すのに用いられており、必ずしも不変の空間位置を表すのに用いられているのではない。本明細書に記載の本発明の実施形態は、例えば本明細書で例示されたもの又は別の方法で説明されたものとは異なる姿勢で用いられる場合があることは、理解されるべきである。本明細書で用いられる「結合される（ｃｏｕｐｌｅｄ）」という用語は、電気的又は非電気な態様で直接的又は間接的に接続されることとして定義される。
【０００７】
説明の便宜のために、かつ限定を意図せずに、本発明は、高電力、高周波用途用ＧａＮ半導体材料を用いて形成されるトランジスタについて説明されるが、これは必須ではなく、かつ本明細書で教示される原理は、多くの異なる周波数又はクロック速度で動作するようになされている広範な半導体材料に当てはまる。他の適切な半導体材料の非限定的実施例は、ＳｉＣ、ＡｌＧａＮ、ダイヤモンド、及び種々の他のＩＶ族、ＩＩＩ−Ｖ族、及びＩＩ−ＶＩ族化合物及びそれらの混合物、並びに、有機半導体である。したがって、ＧａＮが適切な半導体材料であることが分かっているが、本発明はそれに限定されない。
【０００８】
図１〜３は、図１の基板漏洩電流４６の発生、図２の有害な表面準位５２、及び図３において、本発明の第一の実施形態に係るそれら基板漏洩及び有害な表面準位の両方の抑制策を示す、半導体デバイス３１、５１、６１の簡易的概略断面図３０、５０、６０である。図１〜３において、同じ領域を識別するのに、同じ参照番号を用いている。デバイス３１、５１、６１は多くの構成要素を共有しているため、それらは一緒に説明される。デバイス３１、５１、６１は、基板３２の表面３３上に位置する半導体（ＳＣ）３４内に形成されている。基板３２は、サファイア、Ｓｉ、ＳｉＣ、ダイヤモンド、ＧａＮ、ＡｌＮ、及び種々の他の略耐熱性材料であっても構わない。基板３２が実質的に絶縁性であることは、望ましいことである。この実施例では、ＳＣ３４はＩＩＩ−Ｖ族化合物のＧａＮであるが、他のＩＶ族、ＩＩＩ−Ｖ族、ＩＩ−ＶＩ族、及び有機半導体材料を用いることも可能である。電界効果デバイス３１、５１、６１を備えるメサ又はアイランド３５は、ＳＣ３４の上部３４１内に形成される。上部３４１内のメサ３５はデバイス−デバイス分離を提供し、ＳＣ３４の下部３４２は、ＳＣ３４と基板３２との間の境界面３３に生じるおそれのある結晶欠陥がデバイス性能を大きく損なわせることがないように、遷移層を提供する。大半の場合、上部３４１は下部３４２よりも厚みが薄い。ソース接続部４１を備えたソース領域４０及びドレイン接続部４３を備えたドレイン領域４２は、当該技術分野で公知であり、ＳＣ３４用に選択された特定の１つ又は複数の材料に依存する技術を用いて、ＳＣ３４の表面３７上に形成される。接続部４１、４３は、ＳＣ３４への実質的にオーミックな接続を形成するために、好適には金属又は合金でできている。ゲート導体３９は、ＳＣ３４の表面３７上のチャネル領域３８を覆って形成される。ゲート導体３９は、ＳＣ３４へのショットキー接続を形成し、それによって、チャネル領域３８を覆って電界効果デバイス３１、５１、６１のゲートを形成する材料であることが好ましい。導電性相互接続部４５はソース接続部４１を種々の他のデバイス又はエレメント（図示せず）に電気的に結合し、ドレイン相互接続部４７はドレイン接続部４３を種々の他のデバイス又はエレメント（図示せず）に電気的に結合する。ゲート導体３９もそのような他のエレメント又はデバイスに延長し得るので、デバイス３１、５１又は６１は、ボンディングパッド又は複雑な集積回路を形成する１つのデバイス若しくは大規模アレイ状のデバイスに結合される単一のデバイスである。
【０００９】
図１において、ＳＣ３４の表面３７は、例えばＳｉ３Ｎ４のような誘電体層３６によって、パッシベーションが施されている。この事例において、誘電体層３６は、ＳＣ３４の上部３４１内のメサ３５が形成される以前に付設される。しかし、誘電体層３６が表面３７を覆い、かつ保護しているものの、それはメサ３５の端部４４を覆っておらず、それによって、相互接続部４７からＳＣ３４及び基板３２に漏洩電流４６が流れ得る。このことは、高電圧デバイスにおいて特に問題となる。図２では、ＳＣ３４の表面３７及び端部４４は、メサ３５形成後に付設された誘電体層４９によってパッシベーションが施されている。誘電体層４９は、メサ３５の上面３７及び端部４４の両方を覆っているため、漏洩電流４６は阻止されている。しかし、メサ３５を形成するプロセス時に表面３７を露出したままにしておくと、例えばチャネル領域３８近傍又は他の位置にある表面準位５２のような、デバイス性能に悪影響を及ぼすＤＣからＲＦへの「電流コラプス」を生じさせ得る望ましくない表面準位が発生し得ることが分かっている。図３において、基板漏洩電流４６及び表面準位５２の問題は、ＳＣ３４のメサ３５上に２つのパッシベーション層を設けることにより抑制され、或いは、回避される。本実施形態において、層３６に類似の第一のパッシベーション（例えば、誘電体）層５６は、メサ３５をエッチングで形成する前に付設され、層４９に類似の第二のパッシベーション（例えば、誘電体）層５９は、メサ３５をエッチングで形成した後、かつＳＣ３４の端部４４と重なる種々の金属接続部及び相互接続部を形成する前に付設される。Ｓｉ３Ｎ４、ＳｉＯ２、ＳｉＯｘＮｙ、ＡｌＮ、Ａｌ２Ｏ３、及びそれらの組合わせ又は混合物は、両パッシベーション層に適した誘電体であるが、Ｓｉ３Ｎ４が好ましい。約２０〜２００ナノメートル（約２００〜２０００オングストローム）の範囲の厚みが実用的であるが、層３６、５６、４９、５９には、約５０ナノメートル（約５００オングストローム）の厚みが好ましい。層５６及び５９は、設計者の必要に応じて、及びデバイス用に選択された半導体材料に応じて、同一又は異なる材料で構成されていても構わない。
【００１０】
図４は、トレース７５で表される、図３のデバイス６１のゲート漏洩を示す代表データのプロット７０を示しており、トレース７３で表される図１のデバイス３１のゲート漏洩電流と比較して、ＲＦ出力電力の関数として示している。両方の事例において、用いられた基板はサファイアである。データから分かるように、図３のデバイス６１は、図１のデバイス３１よりも漏洩が大幅に低減されている。
【００１１】
図５〜１４は、本発明の更に他の実施形態に係る、図３の半導体デバイス６１の簡易的概略断面図であり、種々の製造段階８０〜８９のものを更に詳細に示している。図５の段階８０において、例えばサファイア、Ｓｉ、ＳｉＣ、ダイヤモンド、ＧａＮ、ＡｌＮ、又は種々の他の略絶縁性材料の基板３２が設けられている。サファイアが好適である。半導体（ＳＣ）３４は、例えば有機金属化学気相成長（ＭＯＣＶＤ）又は分子線エピタキシー（ＭＢＥ）により、基板３２の表面３３上に形成されるが、ＧａＮにはＭＯＣＶＤが好ましい。ＧａＮのＳＣ３４の成長前に、ＧａＮ又はＡｌＧａＮの核生成層を表面３３上に設け、１つの結晶構造、好ましくは単結晶を形成するようにＳＣ３４を誘導しても構わないが、それは本発明において必須ではない。ＳＣ３４は、実用的には厚みが約１〜３マイクロメータの範囲であり、約２〜２．５マイクロメータが好ましいが、より厚い層及びより薄い層を用いることも可能である。図６の段階８１において、第一のパッシベーション（例えば、絶縁性誘電体）層５６が、例えば化学気相成長（ＣＶＤ）、プラズマ強化化学気相成長（ＰＥＣＶＤ）、蒸着、スパッタリング、又は他の公知の技術により、付設される。ＣＶＤが好ましく、膜厚は、約２０〜５００ナノメートル（約２００〜５０００オングストローム）の範囲が実用的であり、約５０ナノメートル（約５００オングストローム）であることが好ましい。Ｓｉ３Ｎ４、ＳｉＯ２、ＳｉＯｘＮｙ、ＡｌＮ、Ａｌ２Ｏ３、及びそれらの組合わせ又は混合物は、層５６に適した誘電体であるが、Ｓｉ３Ｎ４が好ましい。当業者であれば分かることであるが、第一のパッシベーション又は絶縁層５６用材料の選択は、ＳＣ３４用材料の選択に依存するであろう。重要なことは、それがＳＣ３４の表面３７を実質的に安定にし、かつ電気的に中性にする（即ち、重大な表面準位がない）ことであり、それが後続の処理工程中にそのように存続することである。図７の段階８２において、光学的に不透明な耐熱性材料が第一のパッシベーション又は絶縁層５６上に堆積され、或いは、他の方法で形成され、パターン化されて、後でアラインメントマーク６８（図３参照）の一部を形成することになる領域９１が形成される。本明細書で用いられているように、「光学的に不透明」及び「不透明」の用語は、個別デバイス又はそのようなデバイスのアレイとしてデバイス６１等を作製する際に用いられるマスキング層の位置合わせに用いられる波長に当てはめるよう意図されている。図示する都合上、デバイス６１の作製に関連して、１つのアラインメント・メサ７８及びその上の不透明領域９１のみが示されているが、当業者であれば、１つ又は複数のデバイス６１の種々の製造段階での使用、及びそこでそのような種々の製造段階において形成される図１２の構造体９５に類似の１つ又は複数のアラインメントパターンの種々の製造段階での使用に備えて、デバイス６１及び又はデバイス６１のアレイに関連して、多数のアラインメント・メサ７８及び不透明領域９１を形成しても構わないことが分かるであろう。後続のマスクが以前のパターンに位置合わせされる際に容易に認識され得るように、領域９１がこれらの波長で極めて不透明であるべきことは、重要である。多結晶シリコンは領域９１を形成するのに好ましい材料であるが、後続の処理工程に耐え得る他の実質的不透明材料を用いることも可能である。領域９１用の代替材料の非限定的実施例は、白金及びニッケルである。説明の便宜のために、かつ限定を意図せずに、領域９１を、たとえそれがアモルファス又は単結晶及びシリコン以外の他の材料であっても、以降、ポリ領域９１と称する。領域９１を形成する種々の技術（例えば、蒸着、ＣＶＤ、ＰＥＣＶＤ等）及び多結晶シリコン及び／又は他の実質的に不透明で、略耐熱性材料の領域９１をパターン化する種々の技術（例えば、フォトレジスト、マスキング及びエッチング）が、当該技術分野では公知である。ポリ領域９１を形成するのに、蒸着が好ましい。シリコンにおいて、膜厚は、約５０〜２００ナノメートル（約５００〜２０００オングストローム）の範囲が実用的であり、約１００ナノメートル（約１０００オングストローム）であることが好ましい。図８の段階８３において、段階８２に例示される構造を（例えば、フォトレジストで）マスクし、エッチングして、中にデバイス６１が形成されることになるデバイス・メサ３５及び上にポリ領域９１を組み込んでアラインメントマーク６８が形成されることになるアラインメント・メサ７８を形成する。ポリ領域９１をアラインメントマークとして用いて、アラインメント・メサ７８に対してデバイス・メサ３５を位置決めしても構わない。ポリ領域９１及びアラインメント・メサ７８は、実質的に同時に形成されても構わないが、それは必須ではない。メサ３５、７８を形成するのに、好適にはプラズマエッチングを用いて層５６及びＳＣ３４をエッチングするが、他のエッチング手順を用いることも可能である。図９の段階８４において、第二のパッシベーション又は絶縁層５９が、好適には段階８３の構造を覆って実質的に共形に付設される。層５９はデバイス・メサ３５及びアラインメント・メサ７８の両方に覆い被さることが好ましいが、これは必須ではなく、デバイス・メサ３５にのみ覆い被されば足りる。Ｓｉ３Ｎ４、ＳｉＯ２、ＳｉＯｘＮｙ、ＡｌＮ、Ａｌ２Ｏ３、及びそれらの組合わせ又は混合物は、層５９に適した誘電体であるが、Ｓｉ３Ｎ４が好ましい。ＣＶＤは好ましい形成技術である。膜厚は、約２０〜２００ナノメートル（約２００〜２０００オングストローム）の範囲が実用的であり、約５０ナノメートル（約５００オングストローム）であることが好ましい。図１０の段階８５において、ソース領域４０及びドレイン領域４２として所望の場所を露出させるために、層５９、５６を貫通してＳＣ３４の表面３７までソース・ビア９０及びドレイン・ビア９２が開口される。ポリ領域９１は好適には、ビア９０、９２をデバイス・メサ３５上に位置決めするアラインメントマークの働きをする。フォトレジストは好適には、層５９、５６を貫通してビア９０、９２をエッチングするマスクとして用いられる。図１１の段階８６において、ビア９０、９２を形成するのに用いられたのと同一フォトレジストマスク層であるという利点を活かし、好ましくはリフトオフプロセスを用いて、ソース接続部４１がソース・ビア９０内に形成され、ドレイン接続部４３がドレイン・ビア９２内に形成される。リフトオフ金属配線プロセスは、当該技術分野では公知であるが、必須ではなく、従来の金属堆積、並びに、マスキング及びエッチングのシーケンスを用いることも可能である。接続部４１、４３は、ＳＣ３４へのオーミック接続を提供する金属で形成されることが望ましい。ＳＣ３４にＧａＮが用いられる場合、接続部４１、４３は、Ｔｉ層をＳＣ３４と接触させて、蒸着によって形成された多層型ＴｉＡｌＭｏＡｕ又はＴｉＡｌＮｉＡｕであることが好ましい。他の金属の組合わせ及び形成手順を用いることも可能である。チャネルへのオーミック接続を提供するための接続部４１、４３のアニーリングは、炉又は急速熱アニール装置（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｅｒ）を用いて実行されることが好ましく、この工程又はゲート導体３９の堆積に先立つプロセスにおける任意の他の工程で実施可能である。図１２の段階８７において、（ソース−ドレイン方向における）長さ６４のゲート・ビア９３が、層５９、５６を貫通し、チャネル領域３８が位置することが望まれるＳＣ３４の表面３７まで開口される。ゲート・ビア９３が開口されるのと同時に、アラインメント・メサ７８上の層５９の一部を貫通し、ポリ領域９１まで、若しくはポリ領域９１の中まで、又はポリ領域９１を貫通して、アラインメント構造体９５がエッチングされるので、ゲート・ビア９３からアラインメント構造体９５までの距離９６は、正しく決定される。アラインメント構造体９５は、ソース−ドレイン領域４０、４２間のゲート・ビア９３の位置を正確に設定する。図１２において、アラインメント構造体９５は、完全肉厚部９９によって分離された、ポリ領域９１を途中まで貫通して延長するトレンチ９８を有するものとして示されているが、これは必須ではない。アラインメントトレンチ９８は、ポリ領域９１上方の層５９のみを貫通するものであっても構わず、或いは、（例えば、図１２〜１４に図示されているように）ポリ領域９１の途中まで貫通するものであっても構わず、或いは、下地のＳＣ３４までポリ領域９１を完全に貫通するものであっても構わない。下地のＳＣ３４がＧａＮ（及び種々の他の半導体材料）である場合、それは、位置合わせ波長において実質的に透明である。したがって、アモルファス又はポリシリコン領域９１上方の層５９の一部５７が、それ自身では後続のマスクの正確な位置合わせを容易にするのに十分なコントラストを提供できないため、位置合わせ作業時に実質的なコントラストを提供するように、ポリ領域９１の一部９９をトレンチ９８間に残しておくことが望ましい。したがって、層５９、５６及びＳＣ３４が位置合わせ波長において実質的に透明であっても、トレンチ９８によって分離されているアモルファス又はポリシリコン部９９が、正確な位置合わせのための所望のパターンコントラストを提供する。完全肉厚部９９上方の第二のパッシベーション層５９の一部５７間に形成される光学的界面によって反射された広帯域の位置合わせ光をフィルタにかけると、アラインメント構造体９５が非常に見易くなる。そのため、層５９をポリ領域９１上方に延長させることは、望ましいことである。図１３の段階８８におい��、ゲート導体３９がゲート・ビア９３内に設けられて、ＳＣ３４上に所望のショットキーゲートが形成される。ゲート導体３９の側方への広がりを規定するのに、従来のフォトレジスト工程が好適には用いられる。製造段階８７で形成されたアラインメント構造体９５によって、ゲート導体３９を非常に正確にゲート・ビア９３に位置合わせできるようになるので、ゲート・ビア９３のいずれの側面上におけるゲート導体３９の重なりも、注意深く制御することが可能である。ゲート導体３９がゲート・ビア９３のいずれの側面でもパッシベーション層５６、５９と重なるように、ゲート導体３９の（ソース−ドレイン方向の）長さ６５がゲート・ビア９３の長さ６４よりも若干長いことが望ましい。ＧａＮ上に所望のショットキーゲート接続を形成するのに、Ｎｉ及びＰｔが適切な金属である。ゲート導体３９が、例えば、ＳＣ３４上に所望のショットキー接続を提供する約２０〜４０ナノメートル（約２００〜４００オングストローム）のＮｉ又はＰｔを有し、より低い抵抗を提供する数百ナノメートル（数千オングストローム）のＡｕを載せられたＮｉＡｕ又はＰｔＡｕのような多層構造であることが好ましいが、他の金属、半金属、半導体及びそれらの組合わせをゲート導体３９に用いることも可能である。ゲート導体３９を形成するのに、真空蒸着が適切な技術であるが、他の公知の堆積プロセスを用いることも可能である。図１４の段階８９において相互接続部４５、４７が形成されるが、良好な接着性及び低抵抗性を提供するために、同じく蒸着多層金属構造であることが好ましい。ＮｉＡｕ及びＰｔＡｕの組合わせが適切であるが、当該技術分野で公知の多くの他の導電性材料を用いることも可能である。相互接続部４５、４７及びゲート導体３９を同一材料で、かつ同一の金属配線、マスキング、及びエッチングの工程時に形成するように、作製段階８８及び８９をひとまとめにしても構わない。図１４の段階８９で得られる構造は、図３のデバイス６１及びアラインメントマーク６８に対応する。
【００１２】
図１５は、本発明の更なる実施形態に係る、図３及び１４のデバイス６１のようなトランジスタ及び関連のアラインメントマーク６８を作製する方法１００を示す簡易的フローチャートである。デバイス６１は、単一の又は多数のアラインメントマーク６８を用いた単一のデバイス又はデバイスの大規模アレイの内の１つであっても構わない。方法１００は、開始１０２と及び最初の工程１０４で始まり、基板３２が、例えば、次に限定されないが、サファイア、炭化シリコン、及び／又はシリコンから作製その他、提供される。工程１０６において、図５に関連して説明したように、これに限定するものではないが例えば、窒化ガリウムの半導体層（ＳＣ）３４が基板３２上に形成される。工程１０８において、図６に関連して説明したように、第一のパッシベーション又は絶縁層５６がＳＣ３４の表面３７上に形成される。図７に対応する工程１１０において、これらに限定するものではないが例えば、アモルファス又は多結晶シリコンの不透明アラインメント領域９１が、従来の堆積、マスキング及びエッチングにより形成される。図８に対応する工程１１２において、デバイス・メサ３５及びアラインメント・メサ７８が、これらに限定するものではないが例えば、塩素及び／又はフッ素を含有するガスを用いたプラズマエッチングにより、ＳＣ３４の上部３４１内にエッチングにより形成される。上部３４１のデバイス・メサ３５は好適には、約２００〜３００ナノメートル（約２０００〜３０００オングストローム）の厚みを有するが、窒化ガリウムには約２５０ナノメートル（約２５００オングストローム）が好ましい。図９に対応する工程１１４において、第二のパッシベーション又は絶縁層５９が、少なくとも表面の第一のパッシベーション又は絶縁層５６及びデバイス・メサ３５の側面端部を覆って、並びに、必須ではないが好ましくは、それが好適には、エッチングマスク及び光学的干渉層の働きをし得るアラインメント・メサ７８上の領域９１も覆って、付設される。図１０に対応する後続工程１１６において、図１０の段階８５に関連して説明したように、ソース−ドレイン（Ｓ−Ｄ）ビア９０、９２が、それぞれＰＬ−１（即ち、層５６）及びＰＬ−２（即ち、層５９）と呼ばれる第一及び第二のパッシベーション層（ＰＬ）５６、５９を貫通してエッチングされ、ソース−ドレイン領域４０、４２の形成を望むＳＣ３４の表面３７のこれらの部分を露出させる。アモルファス又はポリ領域９１は、ビア９０、９２において好適には従来のフォトレジストマスク及びパッシベーション層エッチングを用いるこの作業に対し、位置合わせの基準を提供する。工程１１８において、既に図１１に関連して説明したように、ソース−ドレイン接続部４１、４３が、ビア９０を介して付設される。ソース−ドレイン接続部４１、４３は、この段階又はゲート接続部３９形成前の任意の段階に、急速熱アニーリング（ＲＴＡ）を用いてアニールされることが好ましい。図１２に対応する工程１２０において、チャネル領域３８を位置させることが望まれるソース−ドレイン領域４０、４２間に層５９、５６を貫通してゲート・ビア９３が形成される。同時に、図１２に例示したように、ゲート・ビア９３から距離９６だけ離間されたアラインメント構造体９５が、必要に応じてエッチングによりアラインメント・メサ７８上方の層５９及びポリ領域９１にエッチングで形成される。アラインメント構造体９５は、柱状構造体の一部によって、又は望ましくは第二のパッシベーション層５９の一部５７によって覆われたポリ領域９１の不透明材料の部分９９によって分離されているトレンチ９８を有するので、マスク位置合わせに用いられる波長で観察されたときに、高コントラストな画像を提供する。図１３に対応する工程１２２において、ビア９３内でＳＣ３４の表面３７と接触するように（ソース−ドレイン方向の）長さ６５のゲート接続部３９がゲート・ビア９３内に形成され、それによって、所望であったように、チャネル領域３８へのショットキー接続が得られる。ゲート接続部３９に適した材料は、図１３に関連して説明されている。方法１００の工程１２４において、図１４に関連して説明したように、相互接続部４５、４７が設けられる。相互接続部４５、４７（及びゲート導体３９）は、単一のデバイス６１をボンディングパッド（図示せず）に電気的に結合し、或いは、デバイス６１のアレイを電気的に結合して複雑な集積回路を形成する働きをすることができる。工程１２４に続いて、方法１００は終了１２６に、或いは、デバイス６１若しくはデバイス６１のアレイをパッケージ若しくは筐体に収めること、又は別の方法で環境防護及び試験を提供することを望まれることもあるような他の工程に進む。このような追加の処理及び試験の工程は従来技術であり、本発明の範囲を越えている。
【００１３】
アラインメント構造体９５を、ゲート・ビア９３の形成に関連して作製されるものとして説明を行っており、かつこれが好ましい方法であるが、そのようなアラインメント構造体を設けることはこの製造段階だけに限定されるのではなく、類似のアラインメント構造体を、デバイス６１の他の製造段階に関連して、基板３２上のどこか他の場所に位置する他のアラインメント・メサ７８上に形成しても構わないことは、理解されるであろう。これに限定するものではないが例えば、重要なアラインメント段階毎に対応させたような該当のアラインメント不透明領域９１を備えた非常に多数のアラインメント・メサ７８を、ビアをパッシベーション層５６、５９を貫通して設けることを意図する度に、或いは、各種導体層をパターン化すべき等々の度に、デバイス６１及びこれらの更なるアラインメント・メサ及び不透明領域９１のうちの１つ内に形成されたアラインメント構造体９５と均等なアラインメントパターンに関連させて、設けても構わない。そのような位置合わせ工程を容易にする上で重要なことは、上記の位置合わせコントラストが得られるように、アラインメント不透明領域９１又は均等物を、これら他のアラインメント構造体に関連して設けることである。不透明領域９１及びアラインメント構造体９５はメサ７８上に形成されるものとして示されており、かつこれが好適ではあるが、それは必須ではない。即ち、不透明領域９１は、高くなったメサ型の構造物上に配置される必要はなく、ＳＣ３４及び／又は基板３２の他の部分上に位置されていても構わない。重要なことは、中にデバイス６１（又は他の様式のデバイス）が作製されるメサ又は他の領域３５に対し、不透明領域９１が既知の幾何学的関係を有することである。したがって、アラインメントマーク６８に関連して用いられる「メサ」という用語は、高くなっているか否かに関わらず、不透明領域９１を支持する任意の領域を含むことが意図されている。更に、すべてのアラインメント構造体に対し同一の不透明材料が用いられることは、必要ではない。例えば、接続部及び相互接続部に用いる金属は、一般的に不透明であり、位置合わせの目的で用いることも可能である。
【００１４】
第一の実施形態によると、半導体デバイスを形成する方法であって、主面を有する基板を設けることと、外面を有するようになされている半導体層を、基板の主面上に形成することと、外面上に第一のパッシベーション層を設けることと、上面が依然として第一のパッシベーション層により覆われ、かつその側端部が露出されているデバイス・メサを、主面上方に形成するように、第一のパッシベーション層の一部及び半導体層の一部を局所的にエッチングすることと、少なくともデバイス・メサの上面上の第一のパッシベーション層及びデバイス・メサの露出側端部を覆って、第二のパッシベーション層を形成することと、第一及び第二のパッシベーション層を貫通してデバイス・メサ上の半導体層の上面まで、ソース−ドレイン・ビア及びゲート・ビアを設けることと、ソース−ドレイン・ビア内の半導体へのオーミック接続及びゲート・ビア内の半導体へのショットキー接続が得られるように、ビア内に導体を形成することと、を含む方法が提供されている。更なる実施形態によると、第一のパッシベーション層の一部及び半導体層の一部を局所的にエッチングする工程は、デバイス・メサから所定距離だけ離間して位置する１つ以上のアラインメント・メサも同時に形成することを、更に含む。更に他の実施形態によると、方法は、第二のパッシベーション層を形成する工程の前に、１つ以上のアラインメント・メサの少なくとも一部の上に光学的に不透明な材料のアラインメント領域を設けることを含む。更に他の実施形態によると、ソース−ドレイン・ビア及びゲート・ビアを設ける工程は、ソース−ドレイン・ビア又はゲート・ビアを開けるのと同時に、１つ以上のアラインメント・メサの少なくとも１つの中にアラインメントパターンを形成することを、更に含む。更に他の実施形態によると、半導体層を形成する工程は、ＩＩＩ−Ｖ族化合物を具備する層を形成することを含む。更に他の実施形態によると、半導体層を形成する工程は、ＧａＮを具備する層を形成することを含む。別の実施形態によると、第一のパッシベーション層を設ける工程は、シリコン及び窒素を具備する層を設けることを含む。更に別の実施形態によると、第二のパッシベーション層を設ける工程は、シリコン及び窒素を具備する層を設けることを含む。更に別の実施形態によると、ビア内に導体を形成する工程は、アルミニウムを具備するソース−ドレイン接続部を形成することを含む。更に別の実施形態によると、ビア内に導体を形成する工程は、Ｎｉ又はＰｔを具備するゲート導体を形成することを含む。
【００１５】
第二の実施形態によると、支持基板と、位置合わせに用いられる波長において光学的に透明で、支持基板上に位置し、かつ基板から離間した外面及び外面から支持基板の方向に延長する側端部を有する半導体と、外面を保護するための、外面上の、第一の材料でできた第一の絶縁パッシベーション性薄膜層と、第一の薄膜層の上にあり、かつ外面から側端部の部分に亘って延長する絶縁経路を提供するように側端部の一部を覆って延長する、第二の材料でできた第二の絶縁パッシベーション性薄膜層と、第一及び第二の薄膜層を貫通し、外面にまで延長するビア開口と、ビア開口内に延長して半導体の外面への電気的接触を形成し、その上にソース−ドレイン接続部及びゲート接続部を形成する導体と、接続部の一部又は全部から第二の薄膜層によって形成された絶縁経路上の側端部を覆って延長する相互接続部と、を備える半導体デバイスを提供している。更なる実施形態によると、半導体はＧａＮである。更に他の実施形態によると、第一の絶縁パッシベーション性薄膜層は、Ｓｉ３Ｎ４、ＳｉＯ２、ＳｉＯｘＮｙ、ＡｌＮ若しくはＡｌ２Ｏ３又はそれらの組合せ若しくは混合物のいずれかを備えている。更に他の実施形態によると、第二の絶縁パッシベーション性薄膜層は、Ｓｉ３Ｎ４、ＳｉＯ２、ＳｉＯｘＮｙ、ＡｌＮ若しくはＡｌ２Ｏ３又はそれらの組合せ若しくは混合物のいずれかを備えている。
【００１６】
第三の実施形態によると、半導体デバイスに関連するアラインメントマークを形成する方法であって、主面を有する基板を設けることと、基板の主面上に、位置合わせに用いられる波長において実質的に光学的に透明であり、かつ外面を有するようになされている半導体層を形成することと、外面上に第一の誘電体層を設けることと、主面上方にデバイス領域及びアラインメント領域を形成するように、第一の誘電体層の一部及び半導体層の一部を局所的にエッチングすることと、アラインメント領域上に、位置合わせに用いられる波長において光学的に不透明であるようになされている光学的不透明領域を形成することと、デバイス領域及びアラインメント領域上の光学的不透明領域を覆って第二の誘電体層を形成することと、デバイス領域上の誘電体層内に１つ以上のビアを開口するのと同時に、アラインメント領域上の第二の誘電体層内にアラインメントパターンを形成することと、を含む方法を提供している。更なる実施形態によると、半導体層を形成する工程は、ＧａＮを具備する層を形成することを含む。更に他の実施形態によると、光学的不透明領域を形成する工程は、シリコンを具備する領域を形成することを含む。更に他の実施形態によると、第一の誘電体層を設ける工程は、Ｓｉ３Ｎ４、ＳｉＯ２、ＳｉＯｘＮｙ、ＡｌＮ若しくはＡｌ２Ｏ３又はそれらの組合せ若しくは混合物を具備する層を形成することを含む。更に他の実施形態によると、第二の誘電体層を設ける工程は、Ｓｉ３Ｎ４、ＳｉＯ２、ＳｉＯｘＮｙ、ＡｌＮ若しくはＡｌ２Ｏ３又はそれらの組合せ若しくは混合物を具備する層を形成することを含む。更に他の実施形態によると、アラインメント領域上の第二の誘電体層にアラインメントパターンを形成する工程は、第二の誘電体層の一部及び光学的不透明領域の一部をエッチングで除去することを含む。
【００１７】
上記の詳細な説明において少なくとも１つの例示的実施形態が提示されたが、特に基板３２、半導体３４、パッシベーション層又は絶縁層又は誘電体層５６、５９、接続部、導体及び相互接続部４１、４３、３９、４５、４７、並びに、アラインメントマーク又は構造体６８、９５の特定の設計の選択に対し、多数の変形が存在することは、理解されるべきである。更に、１つ又は複数のデバイス６１が、絶縁を目的に、１つ又は複数のメサ３５内に形成されるものとして示されているが、更なる実施形態によると、これに限定されないが例えば、トレンチ及び／又は１つ若しくは複数のデバイス・メサ３５の電気的均等物を形成する周辺のイオン注入領域をエッチングし再充填するような他の絶縁態様を用いることも可能であることを、当業者であれば、本明細書の記載に基づいて理解するであろう。したがって、本明細書で用いられているように、１つ又は複数のデバイス６１に対して適用される「メサ」という用語は、そのような絶縁の他の形態を含むことが意図されている。１つ又は複数の例示的実施形態は実施例に過ぎず、本発明の範囲、応用性、又は構成を限定することは決して意図されていないことも、理解されるべきである。むしろ上記の詳細な説明は、当業者に１つ又は複数の例示的実施形態を実施するための好適なロードマップを提供するであろう。添付の請求項及びそれの法律上の均等物で述べている本発明の範囲から逸脱することなく、構成要素の機能及び態様に種々の改変を行い得ることは、理解されるべきである。
【図面の簡単な説明】
【００１８】
【図１】本発明の第一の実施形態に係る基板漏洩電流の発生抑制策を示す半導体デバイスの簡易的概略断面図。
【図２】本発明の第一の実施形態に係る有害な表面準位の抑制策を示す半導体デバイスの簡易的概略断面図。
【図３】本発明の第一の実施形態に係る有害な表面準位の抑制策を示す半導体デバイスの簡易的概略断面図。
【図４】図３に例示される本発明の実施形態によりなされた改良がある場合とない場合のゲート漏洩電流対出力電力のプロットを示す図。
【図５】種々の製造段階における本発明の更なる実施形態に係る半導体デバイスを更に詳細に示している簡易的概略断面図。
【図６】種々の製造段階における本発明の更なる実施形態に係る半導体デバイスを更に詳細に示している簡易的概略断面図。
【図７】種々の製造段階における本発明の更なる実施形態に係る半導体デバイスを更に詳細に示している簡易的概略断面図。
【図８】種々の製造段階における本発明の更なる実施形態に係る半導体デバイスを更に詳細に示している簡易的概略断面図。
【図９】種々の製造段階における本発明の更なる実施形態に係る半導体デバイスを更に詳細に示している簡易的概略断面図。
【図１０】種々の製造段階における本発明の更なる実施形態に係る半導体デバイスを更に詳細に示している簡易的概略断面図。
【図１１】種々の製造段階における本発明の更なる実施形態に係る半導体デバイスを更に詳細に示している簡易的概略断面図。
【図１２】種々の製造段階における本発明の更なる実施形態に係る半導体デバイスを更に詳細に示している簡易的概略断面図。
【図１３】種々の製造段階における本発明の更なる実施形態に係る半導体デバイスを更に詳細に示している簡易的概略断面図。
【図１４】種々の製造段階における本発明の更なる実施形態に係る半導体デバイスを更に詳細に示している簡易的概略断面図。
【図１５】本発明の更に他の実施形態に係る半導体デバイス及び関連のアラインメントマークを作製する方法を示す簡易的フローチャート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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