(57)【要約】  薄膜トランジスタと、切り換え可能な抵抗器メモリ素子とを直列に備える書き換え可能な不揮発性メモリセルが教示される。切り換え可能な抵抗器メモリ素子は、第１の方向に印加されたセット電圧量を受けると抵抗を減少させ、第１の方向と逆の第２の方向に印加されたリセット電圧量を受けると抵抗を増加させる。好ましい実施形態において、メモリセルは、アレイ、好ましくは、複数のメモリレベルが単一の基板の上に形成されるモノリシックな三次元メモリアレイに形成される。好ましい実施形態において、薄膜トランジスタおよび切り換え可能な抵抗器メモリ素子は、互いに平行なデータ線と参照線との間に電気的に配置される。好ましくは、データ線および参照線に対して垂直に延びる選択線がトランジスタを制御する。
2009500867.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルであって、
切り換え可能な抵抗器メモリ素子と、
チャネル領域を有する薄膜トランジスタと、を備え、
切り換え可能な抵抗器メモリ素子は、薄膜トランジスタと直列に配置され、
切り換え可能な抵抗器メモリ素子は、セット電圧量が抵抗メモリ素子の両端に印加された場合に抵抗を減少させ、
切り換え可能な抵抗器メモリ素子は、リセット電圧量が切り換え可能な抵抗器メモリ素子の両端に印加された場合に抵抗を増加させ、セット電圧量の極性は、リセット電圧量の極性と逆である不揮発性メモリセル。
【請求項２】
請求項１記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、ペロフスカイト材料を備える不揮発性メモリセル。
【請求項３】
請求項１記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、Ｖ，Ｃｏ，Ｎｉ，Ｐｄ，Ｆｅ，およびＭｎからなる群から選ばれた素子でドープされた非晶質シリコンを備える不揮発性メモリセル。
【請求項４】
請求項１記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、炭素ポリマー膜を備える不揮発性メモリセル。
【請求項５】
請求項１記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、固体電解質材料を備える不揮発性メモリセル。
【請求項６】
請求項５記載の不揮発性メモリセルにおいて、
固体電解質材料は、組成Ａx Ｂy を有するカルコゲナイドガラスを備え、
Ａは、Ｂ，Ａｌ，Ｇａ，Ｉｎ，Ｔｉ，Ｃ，Ｓｉ，Ｇｅ，Ｓｎ，Ｐｂ，Ｎ，Ｐ，Ａｓ，Ｓｂ，Ｂｉ，Ｆ，Ｃｌ，Ｂｒ，Ｉ，およびＡｔからなる群から選ばれ、
Ｂは、Ｓｉ，Ｓｅ，Ｔｅ，またはこれらの合金または化合物である不揮発性メモリセル。
【請求項７】
請求項６記載の不揮発性メモリセルにおいて、
カルコゲナイドガラスは、Ａｇ，Ａｕ，Ｐｔ，Ｃｕ，Ｃｄ，Ｉｒ，Ｒｕ，Ｃｏ，Ｃｒ，Ｍｎ，またはＮｉでドープされる不揮発性メモリセル。
【請求項８】
請求項５記載の不揮発性メモリセルにおいて、
可動金属イオンの貯留層が、固体電解質材料に接触する不揮発性メモリセル。
【請求項９】
請求項１記載の不揮発性メモリセルにおいて、
トランジスタおよび切り換え可能な抵抗器メモリ素子は、データ線と、データ線と実質的に平行な参照線との間に電気的に配置される不揮発性メモリセル。
【請求項１０】
請求項９記載の不揮発性メモリセルにおいて、
トランジスタは、データ線と実質的に垂直な選択線に接続され、選択線は、薄膜トランジスタを制御する不揮発性メモリセル。
【請求項１１】
請求項１０記載の不揮発性メモリセルにおいて、
チャネル領域は、実質的に鉛直ではなく、データ線および参照線は、実質的に同一平面上にあって、かつチャネル領域の下にある不揮発性メモリセル。
【請求項１２】
請求項１１記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、チャネル領域と、データ線との間に配置される不揮発性メモリセル。
【請求項１３】
請求項１記載の不揮発性メモリセルにおいて、
チャネル領域は、シリコン、ゲルマニウム、またはゲルマニウム合金を備える不揮発性メモリセル。
【請求項１４】
請求項１記載の不揮発性メモリセルにおいて、
チャネル領域は、多結晶である不揮発性メモリセル。
【請求項１５】
請求項１記載の不揮発性メモリセルにおいて、
セット電圧量は、約２ボルトより小さい不揮発性メモリセル。
【請求項１６】
請求項１記載の不揮発性メモリセルにおいて、
リセット電圧量は、約２ボルトより小さい不揮発性メモリセル。
【請求項１７】
請求項１記載の不揮発性メモリセルにおいて、
セルは、基板の上に形成されたモノリシックな三次元メモリアレイの一部である不揮発性メモリセル。
【請求項１８】
請求項１７記載の不揮発性メモリセルにおいて、
基板は、単結晶シリコンを備える不揮発性メモリセル。
【請求項１９】
不揮発性メモリセルであって、
切り換え可能な抵抗器メモリ素子と、
チャネル領域を備えるトランジスタと、を備え、
切り換え可能な抵抗器メモリ素子およびトランジスタは、直列に配列され、
トランジスタは、データ線と、参照線との間に電気的に接続され、データ線および参照線は、共に第１の方向に延び、
トランジスタがオンの場合、電流は、チャネル領域を通って第１の方向とは実質的に垂直な第２の方向に流れ、
切り換え可能な抵抗器メモリ素子は、セット電圧量を受けると抵抗を減少させ、リセット電圧量を受けると抵抗を増加させ、セット電圧量の極性およびリセット電圧量の極性は、逆である不揮発性メモリセル。
【請求項２０】
請求項１９記載の不揮発性メモリセルにおいて、
チャネル領域は、多結晶半導体材料を備える不揮発性メモリセル。
【請求項２１】
請求項１９記載の不揮発性メモリセルにおいて、
チャネル領域は、シリコン、ゲルマニウム、またはシリコン−ゲルマニウム合金を備える不揮発性メモリセル。
【請求項２２】
請求項１９記載の不揮発性メモリセルにおいて、
チャネル領域は、データ線と、参照線との間に電気的に配置される不揮発性メモリセル。
【請求項２３】
請求項２２記載の不揮発性メモリセルにおいて、
データ線および参照線は、チャネル領域の下にある不揮発性メモリセル。
【請求項２４】
請求項２３記載の不揮発性メモリセルにおいて、
トランジスタは、第２の方向に延びる選択線に接続される不揮発性メモリセル。
【請求項２５】
請求項２４記載の不揮発性メモリセルにおいて、
選択線は、トランジスタのゲート電極を備える不揮発性メモリセル。
【請求項２６】
請求項１９記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、ペロフスカイト材料を備える不揮発性メモリセル。
【請求項２７】
請求項１９記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、Ｖ，Ｃｏ，Ｎｉ，Ｐｄ，Ｆｅ，およびＭｎからなる群から選ばれた素子でドープされた非晶質シリコンを備える不揮発性メモリセル。
【請求項２８】
請求項１９記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、炭素ポリマー膜を備える不揮発性メモリセル。
【請求項２９】
請求項１９記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、固体電解質材料を備える不揮発性メモリセル。
【請求項３０】
請求項２９記載の不揮発性メモリセルにおいて、
固体電解質材料は、組成Ａx Ｂy を有するカルコゲナイドガラスを備え、
Ａは、Ｂ，Ａｌ，Ｇａ，Ｉｎ，Ｔｉ，Ｃ，Ｓｉ，Ｇｅ，Ｓｎ，Ｐｂ，Ｎ，Ｐ，Ａｓ，Ｓｂ，Ｂｉ，Ｆ，Ｃｌ，Ｂｒ，Ｉ，およびＡｔからなる群から選ばれ、
Ｂは、Ｓｉ，Ｓｅ，Ｔｅ，またはこれらの合金または化合物である不揮発性メモリセル。
【請求項３１】
請求項３０記載の不揮発性メモリセルにおいて、
カルコゲナイドガラスは、Ａｇ，Ａｕ，Ｐｔ，Ｃｕ，Ｃｄ，Ｉｒ，Ｒｕ，Ｃｏ，Ｃｒ，Ｍｎ，またはＮｉでドープされる不揮発性メモリセル。
【請求項３２】
請求項２９記載の不揮発性メモリセルにおいて、
可動金属イオンの貯留層が、固体電解質材料に接触する不揮発性メモリセル。
【請求項３３】
請求項３２記載の不揮発性メモリセルにおいて、
可動金属イオンは、銀イオンである不揮発性メモリセル。
【請求項３４】
請求項１９記載の不揮発性メモリセルにおいて、
セット電圧量およびリセット電圧量は、約２ボルトより小さい不揮発性メモリセル。
【請求項３５】
基板の上に形成された不揮発性メモリセルであって、
シリコン、ゲルマニウム、またはシリコン−ゲルマニウム合金である堆積された半導体材料を備えるチャネル領域を備える薄膜トランジスタと、
切り換え可能な抵抗器メモリ素子と、を備え、
切り換え可能な抵抗器メモリ素子は、セット電圧量を受けると抵抗を減少させ、リセット電圧量を受けると抵抗を増加させ、セット電圧量の極性およびリセット電圧量の極性は、逆である不揮発性メモリセル。
【請求項３６】
請求項３５記載の不揮発性メモリセルにおいて、
チャネル領域は、データ線と、参照線との間に電気的に配置され、データ線および参照線は、実質的に平行で、かつ基板と平行な第１の方向に延びる不揮発性メモリセル。
【請求項３７】
請求項３６記載の不揮発性メモリセルにおいて、
薄膜トランジスタがオンの場合、電流は、データ線と参照線との間を、チャネル領域を通って第１の方向とは実質的に垂直な第２の方向に流れる不揮発性メモリセル。
【請求項３８】
請求項３７記載の不揮発性メモリセルにおいて、
データ線および参照線は、チャネル領域の下にある不揮発性メモリセル。
【請求項３９】
請求項３７記載の不揮発性メモリセルにおいて、
薄膜トランジスタは、第２の方向に延びる選択線によって制御される不揮発性メモリセル。
【請求項４０】
請求項３７記載の不揮発性メモリセルにおいて、
選択線は、薄膜トランジスタのゲート電極を備える不揮発性メモリセル。
【請求項４１】
請求項３５記載の不揮発性メモリセルにおいて、
チャネル領域は、実質的に鉛直に向いている不揮発性メモリセル。
【請求項４２】
請求項３５記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、ペロフスカイト材料を備える不揮発性メモリセル。
【請求項４３】
請求項３５記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、Ｖ，Ｃｏ，Ｎｉ，Ｐｄ，Ｆｅ，およびＭｎからなる群から選ばれた素子でドープされた非晶質シリコンを備える不揮発性メモリセル。
【請求項４４】
請求項３５記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、炭素ポリマー膜を備える不揮発性メモリセル。
【請求項４５】
請求項３５記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、固体電解質材料を備える不揮発性メモリセル。
【請求項４６】
請求項４５記載の不揮発性メモリセルにおいて、
固体電解質材料は、組成Ａx Ｂy を有するカルコゲナイドガラスの層であり、
Ａは、Ｂ，Ａｌ，Ｇａ，Ｉｎ，Ｔｉ，Ｃ，Ｓｉ，Ｇｅ，Ｓｎ，Ｐｂ，Ｎ，Ｐ，Ａｓ，Ｓｂ，Ｂｉ，Ｆ，Ｃｌ，Ｂｒ，Ｉ，およびＡｔからなる群から選ばれ、
Ｂは、Ｓｉ，Ｓｅ，Ｔｅ，またはこれらの合金または化合物である不揮発性メモリセル。
【請求項４７】
請求項４６記載の不揮発性メモリセルにおいて、
カルコゲナイドガラスは、Ａｇ，Ａｕ，Ｐｔ，Ｃｕ，Ｃｄ，Ｉｒ，Ｒｕ，Ｃｏ，Ｃｒ，Ｍｎ，またはＮｉでドープされる不揮発性メモリセル。
【請求項４８】
請求項４５記載の不揮発性メモリセルにおいて、
可動金属イオンの貯留層が、固体電解質材料に接触する不揮発性メモリセル。
【請求項４９】
請求項４８記載の不揮発性メモリセルにおいて、
可動金属イオンは、銀イオンである不揮発性メモリセル。
【請求項５０】
モノリシックな三次元メモリアレイであって、
ａ）基板の上に形成された、第１の複数のメモリセルを備える第１のメモリレベルであって、各メモリセルは、
ｉ）電界効果トランジスタと、
ｉｉ）セット電圧量を受けると抵抗を減少させ、リセット電圧量を受けると抵抗を増加させる切り換え可能な抵抗器メモリ素子であって、セット電圧量の極性およびリセット電圧量の極性は、逆である、切り換え可能な抵抗器メモリ素子と、を備える、第１のメモリレベルと、
ｂ）第１のメモリレベルの上にモノリシック的に形成される第２のメモリレベルと、
を備えるモノリシックな三次元メモリアレイ。
【請求項５１】
請求項５０記載のモノリシックな三次元メモリアレイにおいて、
切り換え可能な抵抗器メモリ素子は、ペロフスカイト材料を備えるモノリシックな三次元メモリアレイ。
【請求項５２】
請求項５０記載のモノリシックな三次元メモリアレイにおいて、
切り換え可能な抵抗器メモリ素子は、Ｖ，Ｃｏ，Ｎｉ，Ｐｄ，Ｆｅ，およびＭｎからなる群から選ばれた素子でドープされた非晶質シリコンを備えるモノリシックな三次元メモリアレイ。
【請求項５３】
請求項５０記載のモノリシックな三次元メモリアレイにおいて、
切り換え可能な抵抗器メモリ素子は、炭素ポリマー膜を備えるモノリシックな三次元メモリアレイ。
【請求項５４】
請求項５０記載のモノリシックな三次元メモリアレイにおいて、
切り換え可能な抵抗器メモリ素子は、固体電解質材料を備えるモノリシックな三次元メモリアレイ。
【請求項５５】
請求項５４記載のモノリシックな三次元メモリアレイにおいて、
固体電解質材料は、組成Ａx Ｂy を有するカルコゲナイドガラスの層を備え、
Ａは、Ｂ，Ａｌ，Ｇａ，Ｉｎ，Ｔｉ，Ｃ，Ｓｉ，Ｇｅ，Ｓｎ，Ｐｂ，Ｎ，Ｐ，Ａｓ，Ｓｂ，Ｂｉ，Ｆ，Ｃｌ，Ｂｒ，Ｉ，およびＡｔからなる群から選ばれ、
Ｂは、Ｓｉ，Ｓｅ，Ｔｅ，またはこれらの合金または化合物であるモノリシックな三次元メモリアレイ。
【請求項５６】
請求項５５記載のモノリシックな三次元メモリアレイにおいて、
カルコゲナイドガラスは、Ａｇ，Ａｕ，Ｐｔ，Ｃｕ，Ｃｄ，Ｉｒ，Ｒｕ，Ｃｏ，Ｃｒ，Ｍｎ，またはＮｉでドープされるモノリシックな三次元メモリアレイ。
【請求項５７】
請求項５４記載のモノリシックな三次元メモリアレイにおいて、
可動金属イオンの貯留層が、電解質材料に接触するモノリシックな三次元メモリアレイ。
【請求項５８】
請求項５７記載のモノリシックな三次元メモリアレイにおいて、
可動金属イオンは、銀イオンであるモノリシックな三次元メモリアレイ。
【請求項５９】
請求項５０記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリレベルは、第１の複数のデータ線と、第１の複数の参照線と、第１の複数の選択線とをさらに備えるモノリシックな三次元メモリアレイ。
【請求項６０】
請求項５９記載のモノリシックな三次元メモリアレイにおいて、
第１のデータ線および第１の参照線は、実質的に平行であり、第１の方向に延びるモノリシックな三次元メモリアレイ。
【請求項６１】
請求項６０記載のモノリシックな三次元メモリアレイにおいて、
第１の選択線は、実質的に平行であり、第１の方向とは異なる第２の方向に延びるモノリシックな三次元メモリアレイ。
【請求項６２】
請求項６１記載のモノリシックな三次元メモリアレイにおいて、
各第１のメモリセルの電界効果トランジスタは、チャネル領域を備え、チャネル領域がオンの場合、電流は、チャネル領域を通って、第１のデータ線のうちの１つと第１の参照線のうちの１つとの間を流れるモノリシックな三次元メモリアレイ。
【請求項６３】
請求項６２記載のモノリシックな三次元メモリアレイにおいて、
チャネル領域を通る電流の流れの方向は、実質的に第２の方向であるモノリシックな三次元メモリアレイ。
【請求項６４】
請求項６３記載のモノリシックな三次元メモリアレイにおいて、
データ線および参照線は、チャネル領域の下にあるモノリシックな三次元メモリアレイ。
【請求項６５】
請求項６３記載のモノリシックな三次元メモリアレイにおいて、
データ線および参照線のうちの一方はチャネル領域の下にあり、他方はチャネル領域の上にあるモノリシックな三次元メモリアレイ。
【請求項６６】
請求項６５記載のモノリシックな三次元メモリアレイにおいて、
チャネル領域は、実質的に鉛直に向いているモノリシックな三次元メモリアレイ。
【請求項６７】
請求項５０記載のモノリシックな三次元メモリアレイにおいて、
第２のメモリレベルは、第２の複数のメモリセルを備えるモノリシックな三次元メモリアレイ。
【請求項６８】
モノリシックな三次元メモリアレイであって、
第１の方向に延びる実質的に平行で実質的に同一平面上にある第１の複数の線と、
第２の方向に延びる実質的に平行で実質的に同一平面上にある第２の複数の線と、
第１の複数の切り換え可能な抵抗器メモリ素子であって、各切り換え可能な抵抗器メモリ素子は、第１の線のうちの１つと第２の線のうちの１つとの間に電気的に配置され、基板の上の第１の高さにある、第１の切り換え可能な抵抗器メモリ素子と、
第１の高さを超える第２の高さにある第２の複数の切り換え可能な抵抗器メモリ素子と、を備え、
切り換え可能な抵抗器メモリ素子は、セット電圧量を受けると抵抗を減少させ、リセット電圧量を受けると抵抗を増加させ、セット電圧量の極性およびリセット電圧量の極性は、逆であるモノリシックな三次元メモリアレイ。
【請求項６９】
請求項６８記載のモノリシックな三次元メモリアレイにおいて、
セット電圧量は、約２ボルトより小さいモノリシックな三次元メモリアレイ。
【請求項７０】
請求項６８記載のモノリシックな三次元メモリアレイにおいて、
リセット電圧量は、約２ボルトより小さいモノリシックな三次元メモリアレイ。
【請求項７１】
請求項６８記載のモノリシックな三次元メモリアレイにおいて、
切り換え可能な抵抗器メモリ素子は、固体電解質材料を備えるモノリシックな三次元メモリアレイ。
【請求項７２】
請求項７１記載のモノリシックな三次元メモリアレイにおいて、
固体電解質材料は、カルコゲナイドガラスの層を備えるモノリシックな三次元メモリアレイ。
【請求項７３】
請求項７２記載のモノリシックな三次元メモリアレイにおいて、
可動金属イオンの貯留層が、カルコゲナイドガラスの層に接触するモノリシックな三次元メモリアレイ。
【請求項７４】
請求項７３記載のモノリシックな三次元メモリアレイにおいて、
可動金属イオンは、銀イオンであるモノリシックな三次元メモリアレイ。
【請求項７５】
請求項６８記載のモノリシックな三次元メモリアレイにおいて、
第１および第２の方向は、実質的に平行であるモノリシックな三次元メモリアレイ。
【請求項７６】
請求項６８記載のモノリシックな三次元メモリアレイにおいて、
第１の方向および第２の方向は、実質的に垂直であるモノリシックな三次元メモリアレイ。
【請求項７７】
請求項６８記載のモノリシックな三次元メモリアレイにおいて、
第１の線および第２の線の上に実質的に平行で実質的に同一平面上の、第１の方向とは異なる第３の方向に延びる第１の複数の選択線をさらに備えるモノリシックな三次元メモリアレイ。
【請求項７８】
請求項６８記載のモノリシックな三次元メモリアレイにおいて、
アレイは、基板の上に形成され、基板は、単結晶半導体材料を備えるモノリシックな三次元メモリアレイ。
【請求項７９】
不揮発性メモリセルおよび関連する導体を形成し、セットし、かつリセットするための方法であって、
第１の方向に延びる第１のデータ線を形成するステップと、
第１の方向に延びる第１の参照線を形成するステップと、
第１のデータ線と第１の参照線との間に電気的に配置されるチャネル領域を有する薄膜トランジスタを形成するステップと、
チャネル領域とデータ線との間に配置される第１の抵抗を有する切り換え可能な抵抗器メモリ素子を形成するステップと、
第１の方向とは異なる第２の方向に延びる第１の選択線を形成するステップと、
切り換え可能な抵抗器メモリ素子の両端にセット電圧量を印加するステップであって、セット電圧量の印加後に、抵抗切り換えメモリ素子は、第１の抵抗より低い第２の抵抗を有する、ステップと、
切り換え可能な抵抗器メモリ素子の両端にリセット電圧量を印加するステップであって、リセット電圧量の印加後に、切り換え可能な抵抗器メモリ素子は、第２の抵抗より高い第３の抵抗を有し、セット電圧量の極性およびリセット電圧量の極性は、逆である、ステップと、
を含む方法。
【請求項８０】
請求項７９記載の方法において、
セット電圧量を印加するステップ中に、電流が、第１のデータ線と第１の参照線との間を、チャネル領域と切り換え可能な抵抗器メモリ素子とを通って流れる方法。
【請求項８１】
請求項７９記載の方法において、
切り換え可能な抵抗器メモリ素子は、可動金属イオンの貯留層に接触する固体電解質材料を備える方法。
【請求項８２】
請求項８１記載の方法において、
セット電圧量を印加するステップ中に、金属イオンが固体電解質材料内に移動して、導電性ブリッジを形成する方法。
【請求項８３】
請求項８１記載の方法において、
リセット電圧量を印加するステップ中に、金属イオンが固体電解質材料から可動金属イオンの貯留層へ移動する方法。
【請求項８４】
請求項８１記載の方法において、
第１の抵抗および第３の抵抗は、実質的に同一である方法。
【請求項８５】
請求項８１記載の方法において、
固体電解質材料は、カルコゲナイドガラスの層を備える方法。
【請求項８６】
請求項７９記載の方法において、
チャネル領域は、実質的に鉛直である方法。
【請求項８７】
請求項７９記載の方法において、
チャネル領域は、実質的に鉛直である方法。
【請求項８８】
請求項７９記載の方法において、
薄膜トランジスタを形成するステップは、シリコン、ゲルマニウム、あるいはシリコンまたはゲルマニウムの合金を備える半導体材料の層を堆積するステップを含む方法。
【請求項８９】
請求項８８記載の方法において、
薄膜トランジスタを形成するステップは、半導体材料を再結晶化するステップをさらに含む方法。
【請求項９０】
請求項７９記載の方法において、
セット電圧量を印加するステップは、第１の電圧をデータ線に印加し、第２の電圧を参照線に印加するステップを含み、第１の電圧は、第２の電圧よりも高い方法。
【請求項９１】
請求項９０記載の方法において、
リセット電圧量を印加するステップは、第３の電圧をデータ線に印加し、第４の電圧を参照線に印加するステップを含み、第４の電圧は、第３の電圧よりも高い方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリセルに関する。
【背景技術】
【０００２】
本願は、シュオーリン (Scheuerlein)の米国特許出願第１１／１７９，０９５号（以下’０９５出願と称する）「金属ソースおよび／またはドレイン領域を有する薄膜３端子切り換え装置を備えるメモリセル (Memory Cell Comprising a Thin Film Three-Terminal Switching Device Having a Metal Source and/or Drain Region) 」（代理人整理番号：ＭＡ−１５８）（特許文献１）と、シュオーリン (Scheuerlein)の米国特許出願第１１／１７９，１２３号（以下’１２３出願と称する）「不揮発性メモリのアレイを読み出すための装置および方法 (Apparatus and Method for Reading an Array of Nonvolatile Memory)」（代理人整理番号：０２３−００４０）（特許文献２）と、シュオーリン (Scheuerlein)の米国特許出願第１１／１７９，０７７号（以下’０７７出願と称する）「不揮発性メモリのアレイをプログラムするための装置および方法 (Apparatus and Method for Programming an Array of Nonvolatile Memory)」（代理人整理番号：０２３−００４１）（特許文献３）とに関し、これらはすべて本発明の譲受人に譲渡され、本願と同日に出願され、かつその全体が本願明細書において参照により援用されている。
【０００３】
少なくとも２つの別個の安定した抵抗率の状態を有する材料がある。このクラスの材料は、この材料の両端に電圧量を第１の方向に印加することによって、高抵抗率状態から低抵抗率状態へと切り換えることができる。この材料を低抵抗率状態から高抵抗率状態へ戻すように切り換えるためには、電圧量を逆にすればよい。
【０００４】
このような材料の中には、例えば２ボルト以下、好ましくは１ボルト以下といった比較的低い印加電圧で抵抗率状態間を切り換えることができるものがある。このような性質によって、これらの材料は、電力が装置から外されてもそのメモリ状態を保持する不揮発性メモリアレイにおける使用に魅力的なものとなりうる。低電圧切り換えは、装置内での電力消費を削減するのに有利であるが、そのような材料を実装しているセルを動作させるために必要な低電圧および可逆電圧を提供するため、かつ、セルの大きなアレイ内の他のセルの読み出しまたは書き込み中に状態が誤って変化することを防止するためには、数多くの課題が克服されなければならない。
【特許文献１】米国特許出願第１１／１７９，０９５号
【特許文献２】米国特許出願第１１／１７９，１２３号
【特許文献３】米国特許出願第１１／１７９，０７７号
【特許文献４】米国特許出願第１１／１４３，２６９号
【特許文献５】米国特許第５，５４１，８６９号
【特許文献６】米国特許第６，４７３，３３２号
【特許文献７】米国特許第６，０７２，７１６号
【特許文献８】米国特許出願第０９／９４３，１９０号
【特許文献９】米国特許出願第０９／９４１，５４４号
【特許文献１０】米国特許出願第１１／１２５，９３９号
【特許文献１１】米国特許第６，８８１，９９４号
【特許文献１２】米国特許出願第１０／３３５，０８９号
【特許文献１３】米国特許第６，７１３，３７１号
【特許文献１４】米国特許出願第１０／６８１，５０９号
【特許文献１５】米国特許出願第１０／７２８，４３６号
【特許文献１６】米国特許出願第１０／８１５，３１２号
【特許文献１７】米国特許第６，８７９，５０５号
【特許文献１８】米国特許出願第１０／４０３，７５２号
【特許文献１９】米国特許出願第１１／１５７，２９３号
【特許文献２０】米国特許出願第１１／１５７，３１７号
【特許文献２１】米国特許第５，９１５，１６７号
【発明の開示】
【０００５】
本発明は、特許請求の範囲によって規定され、このセクション内の事項は、それらの特許請求の範囲に対する限定であるとされるべきではない。一般的に、本発明は、書き換え可能なメモリアレイにおける使用に適応された不揮発性メモリセルに向けられている。
【０００６】
本発明の第１の態様は、不揮発性メモリセルを提供するものであって、この不揮発性メモリセルは、切り換え可能な抵抗器メモリ素子と、チャネル領域を有する薄膜トランジスタと、を備え、切り換え可能な抵抗器メモリ素子は、薄膜トランジスタと直列に配置され、切り換え可能な抵抗器メモリ素子は、セット電圧量が抵抗メモリ素子の両端に印加された場合に抵抗を減少させ、切り換え可能な抵抗器メモリ素子は、リセット電圧量が切り換え可能な抵抗器メモリ素子の両端に印加された場合に抵抗を増加させ、セット電圧量の極性は、リセット電圧量の極性と逆である。
【０００７】
本発明の他の態様は、不揮発性メモリセルを提供するものであって、この不揮発性メモリセルは、切り換え可能な抵抗器メモリ素子と、チャネル領域を備えるトランジスタと、を備え、切り換え可能な抵抗器メモリ素子およびトランジスタは、直列に配列され、トランジスタは、データ線と、参照線との間に電気的に接続され、データ線および参照線は、共に第１の方向に延び、トランジスタがオンの場合、電流は、チャネル領域を通って第１の方向とは実質的に垂直な第２の方向に流れ、切り換え可能な抵抗器メモリ素子は、セット電圧量を受けると抵抗を減少させ、リセット電圧量を受けると抵抗を増加させ、セット電圧量の極性およびリセット電圧量の極性は、逆である。
【０００８】
本発明の関連する態様は、基板の上に形成された不揮発性メモリセルを提供するものであって、この不揮発性メモリセルは、シリコン、ゲルマニウム、またはシリコン−ゲルマニウム合金である堆積された半導体材料を備えるチャネル領域を備える薄膜トランジスタと、切り換え可能な抵抗器メモリ素子と、を備え、切り換え可能な抵抗器メモリ素子は、セット電圧量を受けると抵抗を減少させ、リセット電圧量を受けると抵抗を増加させ、セット電圧量の極性およびリセット電圧量の極性は、逆である。
【０００９】
本発明のさらに別の態様は、モノリシックな三次元メモリアレイを提供するものであって、このモノリシックな三次元メモリアレイは、ａ）基板の上に形成された、第１の複数のメモリセルを備える第１のメモリレベルであって、各メモリセルは、ｉ）電界効果トランジスタと、ｉｉ）セット電圧量を受けると抵抗を減少させ、リセット電圧量を受けると抵抗を増加させる切り換え可能な抵抗器メモリ素子であって、セット電圧量の極性およびリセット電圧量の極性は、逆である、切り換え可能な抵抗器メモリ素子と、を備える、第１のメモリレベルと、ｂ）第１のメモリレベルの上にモノリシック的に形成される第２のメモリレベルと、を備える。
【００１０】
本発明の好ましい一実施形態は、モノリシックな三次元メモリアレイを求めるものであって、このモノリシックな三次元メモリアレイは、第１の方向に延びる実質的に平行で実質的に同一平面上にある第１の複数の線と、第２の方向に延びる実質的に平行で実質的に同一平面上にある第２の複数の線と、第１の複数の切り換え可能な抵抗器メモリ素子であって、各切り換え可能な抵抗器メモリ素子は、第１の線のうちの１つと第２の線のうちの１つとの間に電気的に配置され、基板の上の第１の高さにある、第１の切り換え可能な抵抗器メモリ素子と、第１の高さを超える第２の高さにある第２の複数の切り換え可能な抵抗器メモリ素子と、を備え、切り換え可能な抵抗器メモリ素子は、セット電圧量を受けると抵抗を減少させ、リセット電圧量を受けると抵抗を増加させ、セット電圧量の極性およびリセット電圧量の極性は、逆である。
【００１１】
本発明のさらに別の態様は、不揮発性メモリセルおよび関連する導体を形成し、セットし、かつリセットするための方法を提供するものであって、この方法は、第１の方向に延びる第１のデータ線を形成するステップと、第１の方向に延びる第１の参照線を形成するステップと、第１のデータ線と第１の参照線との間に電気的に配置されるチャネル領域を有する薄膜トランジスタを形成するステップと、チャネル領域とデータ線との間に配置される第１の抵抗を有する切り換え可能な抵抗器メモリ素子を形成するステップと、第１の方向とは異なる第２の方向に延びる第１の選択線を形成するステップと、切り換え可能な抵抗器メモリ素子の両端にセット電圧量を印加するステップであって、セット電圧量の印加後に、抵抗切り替えメモリ素子は、第１の抵抗より低い第２の抵抗を有する、ステップと、切り換え可能な抵抗器メモリ素子の両端にリセット電圧量を印加するステップであって、リセット電圧量の印加後に、切り換え可能な抵抗器メモリ素子は、第２の抵抗より高い第３の抵抗を有する、ステップと、を含み、セット電圧量の極性およびリセット電圧量の極性は、逆である。
【００１２】
本願明細書に記載された本発明の態様および実施形態の各々は、単体または互いに組み合わせて使用することができる。
【００１３】
好ましい態様および実施形態を、添付の図面を参照して説明する。
【発明を実施するための最良の形態】
【００１４】
ある材料は、１つより多い安定した抵抗率の状態間、例えば、高抵抗率状態と低抵抗率状態との間で可逆的に切り換えられることができることが知られている。高抵抗率状態から低抵抗率状態への変換は、「セット」変換と称し、低抵抗率状態から高抵抗率状態への変換は、「リセット」変換と称することとする。２００５年６月２日に出願され、本発明の譲受人によって所有されかつ本願明細書において参照により援用されているぺティ (Petti)の米国特許出願第１１／１４３，２６９号「トランジスタと抵抗切り換え材料とを直列に備える書き換え可能なメモリセル (Rewritable Memory Cell Comprising a Transistor and Resistance-Switching Material in Series) 」（特許文献４）は、モノリシックな三次元メモリアレイを記載し、このモノリシックな三次元メモリアレイは、トランジスタと、抵抗切り換えメモリ素子とを備え、セットおよびリセットは、抵抗切り換えメモリ素子上の同一の電圧極性で行うことが可能である。ぺティの抵抗切り換えメモリ素子は、セットまたはリセット変換のいずれかのために、比較的大きな電圧（例えば、２〜３ボルト）と電流とを必要とする。
【００１５】
ある材料については、ぺティにおいて好ましい材料とは対照的に、高抵抗率状態から低抵抗率状態への変換は、「セット」電圧量と称される、ある大きさの電圧を一方向に印加することによって影響を受け、また、低抵抗率状態から高い抵抗率状態への逆変換は、「リセット」電圧量と称される電圧量を逆方向に印加することによって影響を受ける。よって、このような材料は、双方向である。そのような材料の１つは、Ｖ，Ｃｏ，Ｎｉ，Ｐｄ，Ｆｅ，またはＭｎ（これらの材料は、ローズら (Rose et al.)の米国特許第５，５４１，８６９号（特許文献５）にさらに十分に説明されている）でドープされた非晶質シリコンである。他のクラスの材料は、イグナティブら (Ignatiev et al.)によって米国特許第６，４７３，３３２号（特許文献６）において教示され、これらは、Ｐｒ1-X ＣａX ＭｎＯ3 ，Ｌａ1-X ＣａX ＭｎＯ3 （ＬＣＭＯ），ＬａＳｒＭｎＯ3 （ＬＳＭＯ），またはＧｄＢａＣｏX ＯY （ＧＢＣＯ）などのペロフスカイト材料である。この可変抵抗材料の他のオプションは、ヤコブソンら (Jacobson et al.)によって米国特許第６，０７２，７１６号（特許文献７）において教示されるような、プラスチックポリマーに混合される、例えばカーボンブラック微粒子またはグラファイトを備える炭素ポリマー膜である。
【００１６】
好ましい一材料は、キャンベルら (Campbell et al.)による米国特許出願第０９／９４３，１９０号（特許文献８）、およびキャンベル (Campbell) による米国特許出願第０９／９４１，５４４号（特許文献９）において教示されている。この材料は、組成Ａx Ｂy のドープされたカルコゲナイドガラスであって、Ａは、周期表のＩＩＩＡ族（Ｂ，Ａｌ，Ｇａ，Ｉｎ，Ｔｉ）、ＩＶＡ族（Ｃ，Ｓｉ，Ｇｅ，Ｓｎ，Ｐｂ）、ＶＡ族（Ｎ，Ｐ，Ａｓ，Ｓｂ，Ｂｉ）、またはＶＩＩＡ族（Ｆ，Ｃｌ，Ｂｒ，Ｉ，Ａｔ）から少なくとも１つの要素を含み、Ｂは、Ｓｉ，Ｓｅ，Ｔｅ，またはこれらの混合物から選ばれる。ドーパントは、Ａｇ，Ａｕ，Ｐｔ，Ｃｕ，Ｃｄ，Ｉｒ，Ｒｕ，Ｃｏ，Ｃｒ，Ｍｎ，またはＮｉを含む貴金属および遷移金属から選ばれる。後述するように、本発明において、このカルコゲナイドガラス（結晶化状態としてではない、非晶質カルコゲナイド）は、可動金属イオンの貯留層の隣接したメモリセルにおいて形成される。何らかの他の固体電解質材料が、カルコゲナイドガラスに取って代わることができる。
【００１７】
図１ａは、２つの電極間にあるカルコゲナイド層１０を含む切り換え可能な抵抗器メモリ素子８を示す。カルコゲナイド層１０は、非晶質であり、形成時に高い抵抗率であるので、切り換え可能な抵抗器メモリ素子８は、高抵抗率状態にある。電極１２は、好ましくは銀である可動金属イオンのソースである。電極１４は、例えばタングステン、アルミニウム、ニッケル、白金、または高濃度にドープされた半導体材料などの可動金属イオンを容易には提供しない任意の導体である。
【００１８】
図１ｂへ移ると、正電圧が銀電極１２に印加され、負電圧が電極１４に印加されると、電子は電極１２に向かって流れ、銀イオン（小さな円で示す）は電極１２からカルコゲナイド層１０へ移動する。図１ｃに示すように、銀はカルコゲナイド層１０間に導電性ブリッジを形成し、切り換え可能な抵抗器メモリ素子８は低抵抗率状態である。切り換え可能な抵抗器メモリ素子８を含むメモリセルは、低抵抗率状態に設定されているか、または低抵抗率状態に変換されている。切り換え可能な抵抗器メモリ素子８の低抵抗率状態および高抵抗率状態間の抵抗率の違いは、容易かつ繰り返し検出可能で、このように、メモリ状態（例えば、データ「０」またはデータ「１」）を記憶または読み出すことができる。
【００１９】
図１ｄを参照すると、メモリセルをリセットするために、電圧が逆転される。負電圧が電極１２に印加され、正電圧が電極１４に印加される。電子は電極１４に向かって流れ、カルコゲナイド層１２内の銀は酸化され、銀イオンは電極１２へ戻り、導電性ブリッジを破り、カルコゲナイド層１２は、再び高抵抗率となる。このセットおよびリセット周期は、何度も繰り返すことができる。
【００２０】
読み出し、セット、リセット中に各セルが受ける回路状態を注意深く制御することが重要である。セット中に導電性ブリッジを形成するために使用される電流がほとんどない場合には、セルは高い導電性を有することはなくなり、プログラムされた状態とプログラムされない状態との差を検出するのは難しくなる。あまりにも多くの電流が印加される場合には、カルコゲナイド層間に形成された導電性ブリッジは非常に高い導電性を有するので、リセットしようとすると、導電性ブリッジの抵抗が低すぎて（電流が高すぎて）、ブリッジ内の銀が酸化して電極１２に戻るための充分な電圧を生じさせることができない。
【００２１】
読み出し動作中に、電流の流れ、したがって、切り換え可能な抵抗器メモリ素子の抵抗を検出してこの抵抗からメモリセルの対応するデータ状態を判断するために、電圧がセル間に印加されなければならない。しかし、印加される電圧が多すぎると、望まない高抵抗率から低抵抗率への変換または低抵抗率から高抵抗率への変換が誤って引き起こされる危険性がある。
【００２２】
そのような切り換え可能な抵抗器メモリ素子を含む数多くのセルが大きなメモリアレイ内に含まれる場合には、各セルが受ける電圧の制御はさらに困難となる。本発明は、切り換え可能な抵抗器メモリ素子の状態でデータ状態を記憶する不揮発性メモリセルを説明し、切り換え可能な抵抗器メモリ素子は、セット電圧を受けると抵抗を減少させ、リセット電圧を受けると抵抗を増加させ、セット電圧量の極性およびリセット電圧量の極性は、逆である。本発明のメモリセルは、大きなアレイにおいて形成されるように適合され、各セルに対する電圧状態の厳密な制御を可能にするものである。
【００２３】
大きなアレイにおけるメモリセルは、電圧が例えば共用導体上のセルなどの近傍のセルに印加されると妨害を受ける。例えば２００５年５月９日に出願され、本願明細書において参照により援用されている、ハーナーら (Herner et al.)の米国特許出願第１１／１２５，９３９号「ダイオードと抵抗切り換え材料とを備える書き換え可能なメモリセル (Rewritable Memory Cell Comprising a Diode and a Resistance-Switching Material)」（特許文献１０）において教示されるようなアレイにおいて、抵抗切り換え材料は、ダイオードと対にされて、電気的な絶縁を提供する。ダイオードは、本願明細書において説明するような材料と共に使用するのに最も有利な選択ではない。本発明の抵抗切り換え材料は双方向性の電圧または電流を必要とするが、ダイオードは一方向性の装置である。加えて、本発明において使用される抵抗切り換え材料のうちのあるものは比較的低い切り換え電圧であり、従来のダイオードに関連するのは比較的高いターンオン電圧であることからして、そのような比較的低い切り換え電圧を達成することは困難である。
【００２４】
本発明において、双方向切り換え可能な抵抗器メモリ素子は、ＭＯＳＦＥＴと対にされる。好ましい実施形態において、ＭＯＳＦＥＴは、モノリシックな三次元メモリアレイにおいて形成されるように適合された薄膜トランジスタであって、高濃度のメモリ装置を形成する。本願と同日に出願された関連する’１２３出願（代理人整理番号：０２３−００４０）（特許文献２）および’０７７出願（代理人整理番号：０２３−００４１）（特許文献３）により詳細に記載されているように、メモリの通常の動作中における記憶されたメモリ状態の不測の妨害を回避するために、読み出し、セット、およびリセット動作のためのバイアス極性が選ばれ、これによって、ＴＦＴメモリアレイにおいて非常に低い電圧で抵抗状態を切り換える双方向切り換え抵抗器要素が可能となる。実施形態の一例において、セットバイアスは正であり、リセットおよび読み出しバイアスは負である。
【００２５】
実施形態の２つの系統を説明する。図２へ移ると、第１の実施形態は、ＴＦＴアレイにおけるメモリセルを含み、各メモリセルは、トランジスタと、切り換え可能な抵抗器メモリ素子とを直列に有する。数多くの他の実施形態が本発明の範囲内であってもよいことが理解されよう。これらの実施形態は、明確性のために提供され、限定的であることを意図するものではない。実質的に平行なレール２０（断面図で示され、ページの外側へ延びている）は、複数の線のセット２１を含み、各線のセット２１は、２つのデータ線２２（例えば、２２ａおよび２２ｂ）と１つの参照線２４とからなり、参照線２４は、２つのデータ線２２ａおよび２２ｂに直接隣接し、かつそれらの間にある。レール２０の上であって、好ましくはそれらと垂直に延びているのは、実質的に平行な選択線２６である。選択線２６は、ゲート誘電層２８およびチャネル層３０と同一の広がりを含む。各隣接するデータ線と参照線の対の間には、トランジスタが形成される。トランジスタ３４は、ソース領域４０とドレイン領域４２との間にチャネル領域４１を有する。各選択線２６は、関連するトランジスタを制御する。切り換え可能な抵抗器メモリ素子３６が、チャネル領域４１とデータ線２２ｂとの間に配置される。この実施形態において、隣接するトランジスタが参照線を共用し、例えば、トランジスタ３８が、参照線２４をトランジスタ３４と共用する。また、トランジスタ３８は、チャネル領域４１とデータ線２２ａとの間に切り換え可能な抵抗器メモリ素子３６を含む。データ線２２ｂと２２ｃとの間には、トランジスタは存在しない。後述するように、好ましい実施形態において、この領域におけるチャネル層３０をドープするか、またはチャネル層３０のこの部分をチャネルトリムマスキングステップを使用して除去することによって、データ線２２ｂと２２ｃとの間の漏出路が防止される。
【００２６】
図３ａは、第２の実施形態の断面図であって、トランジスタが実質的に鉛直に向けられている。複数の実質的に平行なデータ線５０が形成される。半導体の柱５２が、それぞれデータ線５０のうちの１つの上に形成される。各柱５２は、ドレインおよびソース領域として機能する高濃度にドープされた領域５４および５８と、チャネル領域として機能する低濃度にドープされた領域またはドープされていない領域５６とを含む。代替の一実施形態において、領域５６は、複数の薄いトンネリング誘電層によって分離された複数の薄いドープされた半導体領域の積層体であってもよい。そのような積層体は、非常にもれの少ない垂直ＴＦＴスイッチには好ましい。ゲート電極６０が、各柱５２を囲んでいる。
【００２７】
図３ｂは、図３ａのセルを上から見たところを示す。繰り返しパターンにおいて、「ピッチ」とは、あるフィーチャ (feature)と、同一のフィーチャの次の発生との間の距離である。例えば、柱５２のピッチとは、ある柱の中央と、隣接する柱の中央との間の距離である。ある一方向において、柱５２は、第１のピッチＰ1 を有し、他の方向において、柱５２はより大きなピッチＰ2 を有し、例えば、Ｐ2 はＰ1 より１．５倍大きくてもよい（「フィーチャサイズ」とは、装置においてフォトリソグラフィによって形成される最小のフィーチャまたは空隙の幅である。別の言い方をすれば、ピッチＰ1 はフィーチャサイズの２倍であってもよく、ピッチＰ2 はフィーチャサイズの３倍であってもよい）。図３ａに示す、より小さいピッチＰ1 を有する方向において、隣接するメモリセルのゲート電極６０は組み合わさって、単一の選択線６２を形成する。より大きいピッチＰ2 を有する方向において、隣接するセルのゲート電極６０は組み合わさらないで、隣接する選択線６２は隔離されている。図３ａは、図３ｂの線Ｘ−Ｘ’に沿った断面構造を示し、図３ｃは、図３ｂの線Ｙ−Ｙ’に沿った断面構造を示している。見やすくするために、参照線６４は、図３ｂでは省略されている。
【００２８】
図３ａおよび図３ｃを参照すると、好ましくは、各柱５２がデータ線５０と参照線６４のうちの１つとの間に鉛直に配置されるように、データ線５０と平行な参照線６４が柱５２の上に形成される。切り換え可能な抵抗器メモリ素子６６が、例えばソース領域５８と参照線６４との間の各メモリセルにおいて形成される。代わりに、切り換え可能な抵抗器メモリ素子は、ドレイン領域５４とデータ線５０との間に形成することもできる。
【００２９】
この実施形態の各メモリセルは、多結晶チャネル領域と切り換え可能な抵抗器メモリ素子とを有する鉛直に向けられたトランジスタを有し、この２つは電気的に直列である。それに対して、図２の実施形態において、全体のチャネルの向きは横向きであって、鉛直向きではない。
【００３０】
これらの実施形態が基礎としているのは、不揮発性メモリセルであって、切り換え可能な抵抗器メモリ素子と、チャネル領域を有する薄膜トランジスタと、を備え、切り換え可能な抵抗器メモリ素子は、薄膜トランジスタと直列に配置され、切り換え可能な抵抗器メモリ素子は、セット電圧量が抵抗メモリ素子の両端に印加された場合に抵抗を減少させ、切り換え可能な抵抗器メモリ素子は、リセット電圧量が切り換え可能な抵抗器メモリ素子の両端に印加された場合に抵抗を増加させ、セット電圧量の極性は、リセット電圧量の極性と逆である、不揮発性メモリセルである。トランジスタおよび切り換え可能な抵抗器メモリ素子は、データ線と参照線との間に電気的に配置され、参照線は、データ線と実質的に平行である。特定的には、トランジスタのチャネル領域は、データ線と参照線との間に電気的に配置される。両実施形態において、選択線は、それが選択するトランジスタのゲート電極を備える。
【００３１】
本願明細書および関連する特許出願に記載する理由のために、本発明の薄膜トランジスタは、低いしきい値電圧および高電流を有するのが好ましい。よって、各トランジスタのチャネル領域は、シリコンで形成されてもよく、好ましい実施形態において、チャネル領域は、ゲルマニウムまたはシリコン−ゲルマニウム合金であってもよい。
【００３２】
リーら (Lee et al.) の米国特許第６，８８１，９９４号「平坦化された表面を含む電荷蓄積装置のモノリシックな三次元アレイ (Monolithic Three Dimensional Array of Charge Storage Devices Containing a Planarized Surface) 」（特許文献１１）、および２００２年１２月３１日に出願され、本発明の譲受人によって所有され、かつ本願明細書において参照により援用されているウォーカーら (Walker et al.)の米国特許出願第１０／３３５，０８９号「直列接続されたトランジスタストリングを搭載するプログラム可能なメモリアレイ構造を製造するための方法 (Method for Fabricating Programmable Memory Array Structures Incorporating Series-Connected Transistor Strings)」（特許文献１２）は、メモリセルがトランジスタを備えるモノリシックな三次元メモリアレイについて記載している。
【００３３】
詳細な例を以下に示す。１つは、図２の実施形態に従って形成されたモノリシックな三次元メモリアレイの製造を説明し、もう１つは、図３ａ〜図３ｃの実施形態に従って形成されたモノリシックな三次元メモリアレイの製造を説明している。リーら、ウォーカーらおよびぺティによって説明された製造手法は、本発明によるメモリアレイの製造中に有用なことが判明する。簡潔にするために、それらの出願からのすべての製造の詳細を本願明細書の説明に含めることはしないが、これらの援用されている特許および特許出願の教示を排除する意図ではないことが理解されよう。
【００３４】
横方向のトランジスタの実施形態：製造
図４ａへ移ると、メモリの製造は、基板１００で開始する。この基板１００は、単結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−炭素などのＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩＩ化合物、そのような基板上のエピタキシャル層、または任意の他の半導体材料などの、当該技術分野において周知の任意の半導体基板でありうる。基板は、その内部に製造された集積回路を含んでもよい。
【００３５】
絶縁層１０２が、基板１００上に形成される。絶縁層１０２は、酸化シリコン、窒化シリコン、高誘電膜、Ｓｉ−Ｃ−Ｏ−Ｈ膜、または任意の他の適切な絶縁材料でありうる。
【００３６】
導電材料１０４が、絶縁層１０２の上に堆積される。導電材料１０４は、任意の適切な導電材料または材料の積層体である。少なくとも導電材料１０４の最上部は、高濃度にドープされたシリコンが好ましい。好ましい実施形態において、導電材料１０４は、「その場で (in situ)」ドープされたシリコンの層であって、リンなどのｎ形ドーパントで高濃度にドープされているのが好ましい。導電材料１０４は、任意の適切な厚みであってもよく、例えば、約１００ｎｍ〜約２５０ｎｍの厚みであってもよい。
【００３７】
次に、可動金属イオンの貯留層１０６が堆積される。この層は、約１ｎｍ〜約１００ｎｍの厚みであって、好ましくは、約１０ｎｍ〜約３０ｎｍの厚みである。イオン貯留層１０６は、適切な可動金属イオン、好ましくは銀イオンを提供可能な任意の材料である。
【００３８】
イオン導体層１０８が、次に堆積される。層１０８は、固体電解質材料であって、好ましくは、組成Ａx Ｂy のカルコゲナイドガラスを備え、Ａは、周期表のＩＩＩＡ族（Ｂ，Ａｌ，Ｇａ，Ｉｎ，Ｔｉ）、ＩＶＡ族（Ｃ，Ｓｉ，Ｇｅ，Ｓｎ，Ｐｂ）、ＶＡ族（Ｎ，Ｐ，Ａｓ，Ｓｂ，Ｂｉ）、またはＶＩＩＡ族（Ｆ，Ｃｌ，Ｂｒ，Ｉ，Ａｔ）から少なくとも１つの要素を含み、Ｂは、Ｓｉ，Ｓｅ，Ｔｅ，またはこれらの混合物から選ばれる。ドーパントは、Ａｇ，Ａｕ，Ｐｔ，Ｃｕ，Ｃｄ，Ｉｒ，Ｒｕ，Ｃｏ，Ｃｒ，Ｍｎ，またはＮｉを含む貴金属および遷移金属から選ばれる。カルコゲナイド層１０８は、好ましくは、非晶質状態で形成される。層１０８は、イオン貯留層１０６に接触している。
【００３９】
カルコゲナイドメモリは、非晶質と結晶状態との間で相変化を受けることによって動作するものがあることに注意されたい。前述したように、本発明の実施形態のメモリセルは、導電性ブリッジの異なる機構、形成、および分解を有し、相変化を受けるべきではない。よって、容易には結晶相に入らないカルコゲナイドが好ましい。
【００４０】
他の実施形態において、導電性ブリッジの形成および分解をサポート可能な他の材料が、カルコゲナイドに代わって使用されてもよい。簡潔にするために、この説明は、層１０８をカルコゲナイド層として言及することになるが、他の材料を代わりに使用できることが理解されよう。
【００４１】
カルコゲナイド層１０８は、好ましくは、約１０ｎｍ〜約５０ｎｍの厚みであり、好ましくは約３５ｎｍの厚みである。
【００４２】
次に堆積される上部電極１１０は、任意の適切な電極材料である。これは、電界下において、可動イオンをカルコゲナイド層１０８に対して容易には与えない材料であるべきである。上部電極１１０は、例えば、タングステン、ニッケル、モリブデン、白金、金属珪化物、窒化チタンなどの導電窒化物、または高濃度にドープされたポリシリコンでありうる。カルコゲナイド層１０８と、まだ形成されていないチャネル層との間で拡散障壁として機能しうる、窒化チタンなどの電極が好ましい。上部電極１１０は、好ましくは、約１０ｎｍ〜約５０ｎｍの厚みである。
【００４３】
上部電極１１０が高濃度にドープされたｎ形ポリシリコンで形成されていない場合には、高濃度にドープされたｎ形（Ｎ＋）ポリシリコンの薄層１１２が次に堆積される。この層は、「その場で」ドープされるか、またはイオン注入によってドープ可能である。他の適切な障壁層、接着層、またはエッチングストップ層が、前述した層に加えて含まれてもよい。
【００４４】
次に、導電材料１０４、イオン貯留層１０６、カルコゲナイド層１０８、上部電極１１０、およびＮ＋層１１２がパターン形成およびエッチングされて、実質的に平行かつ実質的に同一平面の複数の線２００が形成される。
【００４５】
例えば、ＨＤＰ酸化物などの誘電性充填材１１４が、線２００の上およびそれらの間に堆積されて、それらの間の空隙を埋める。誘電性充填材１１４の過充填材は除去されて、Ｎ＋層１１２を線２００の上部において露出させ、例えば化学的機械的平坦化（ＣＭＰ）またはエッチバックによる平坦化ステップは、Ｎ＋層１１２と、誘電性充填材１１４とを、実質的に平面な表面において共に露出させる。この時点における構造を、図４ａに示す。
【００４６】
次に、図４ｂへ移ると、マスキングステップが行われて、線２００のうち３つの線毎に露出させ、Ｎ＋層１１２、上部電極１１０、カルコゲナイド層１０８、およびイオン貯留層１０６は、エッチングされて、露出された線からのみ除去される。露出された線は、完成したアレイにおいては参照線となる。図に示すように、層１１２，１１０，１０８，および１０６は、３つの線のうちの他の２つ上に残り、完成したアレイにおいてデータ線となる。
【００４７】
イオン貯留層１０６、カルコゲナイド層１０８、および電極層１１０は、切り換え可能な抵抗器メモリ素子を形成する。
【００４８】
図４ｃへ移ると、次に、チャネル層１１６が堆積される。この層は、半導体材料であって、好ましくは、ｐ形ドーパントで低濃度にドープされ、好ましくは、約１０ｎｍ〜約５０ｎｍの厚みである。好ましい実施形態において、チャネル層１１６は、約１０ｎｍ〜約２０ｎｍの厚みである。チャネル層１１６は、半導体材料であり、シリコン、ゲルマニウム、またはシリコン、ゲルマニウム、もしくはシリコンとゲルマニウムの合金であってもよい。好ましい実施形態において、チャネル層１１６は、堆積の際に非晶質であり、それに続くアニールステップまたは後続の熱処理中に結晶化することになり、再結晶化の後に多結晶となることになる。堆積された半導体チャネル層において粒子サイズを最大化するための方法は、共に本発明の譲受人によって所有され、かつ本願明細書において参照により援用されている、グー (Gu) の米国特許第６，７１３，３７１号「原子核誘導固体相結晶化によって形成された、粒子サイズの大きいポリシリコン膜 (Large Grain Size Polysilicon Film Formed by Nuclei-Induced Solid Phase Crystallization) 」（特許文献１３）、およびグーら (Gu et al.)の米国特許出願第１０／６８１，５０９号「サブミクロン薄膜トランジスタで使用される結晶化シリコンの粒子および欠陥密度を制御するための均一シーディング (Uniform Seeding to Control Grain and Defect Density of Crystallized Silicon for Use in Sub-Micron Thin Film Transistors)」（特許文献１４）に記載されている。
【００４９】
注意すべきなのは、後続の熱ステップ中に、ｎ形ドーパントの原子が、Ｎ＋層１１２からと、Ｎ＋材料１０４から拡散することになり、チャネル層１１６内にＮ＋領域を形成して、完成した装置においてソースおよびドレイン領域としてふるまうことになることである。
【００５０】
チャネル層１１６は、等角であり、堆積される構造に従う。その後、層１１２，１１０，１０８，および１０６が除去されている参照線Ｒ1 およびＲ2 の上部において、チャネル層１１６は、波形を有する。この波形は、有効チャネル長を増加させ、非常に小さな範囲での装置性能を改善することになる。
【００５１】
完成したアレイにおいて、トランジスタは、隣接するデータ線と参照線との間に形成されることになるが、装置は、例えばデータ線Ｄ2 とデータ線Ｄ3 との間などの隣接するデータ線間に形成されてはならない。これらの線間の漏れは、マスキングステップおよびイオン注入ステップによって防止可能であり、図４ｃに示すように、ｐ形ドーパントをデータ線Ｄ2とＤ3との間のチャネル層に注入する。
【００５２】
代替の一実施形態において、図４ｆに示すように、チャネル層１１６は、従来のパターン形成およびエッチング手法を使用して、データ線Ｄ2 とＤ3 との間の領域１１７において選択的に除去可能である。
【００５３】
図４ｄへ移ると、ゲート誘電体１２０が次に形成される。チャネル層１１６がシリコンまたは高濃度シリコン合金である場合には、ゲート誘電体１２０は、熱またはプラズマ酸化などの酸化処理によって成長した二酸化シリコンの層であってもよい。他の実施形態において、この層は、例えば二酸化シリコン、またはＳｉ3 Ｎ4 ，Ａｌ2 Ｏ3 ，ＨｆＯ2 ，ＨｆＳｉＯＮ，またはＴａ2 Ｏ5 などの高誘電率誘電材料といった堆積誘電体である。ゲート誘電層１２０は、好ましくは、約２ｎｍ〜約１０ｎｍである。高誘電率誘電ゲート誘電体は、二酸化シリコンで形成されたゲート誘電体よりも厚くてもよい。
【００５４】
次に、ワード線材料１２２が堆積される。ワード線材料１２２は、タングステン、アルミニウム、または例えばポリシリコンなどの高濃度にドープされた半導体材料を含む、任意の導電材料であってもよい。ある実施形態において、ワード線材料１２２は、ｎ形ポリシリコンの第１の層と、チタンの薄層と、窒化チタンの薄層と、ｎ形ポリシリコンの第２の層とを含む。チタンおよび窒化チタンは、周囲のポリシリコンと反応して、珪化チタン層を形成して、より低い抵抗を提供することになる。
【００５５】
最後に、パターン形成およびエッチングステップが行われて、ワード線３００が形成される。このエッチングは、ゲート誘電層１２０、チャネル層１１６、ならびにＮ＋層１１２および上部電極１１０を通じて継続する。好ましい実施形態において、エッチングは、カルコゲナイド層１０８も通って継続する。ワード線３００は、完全に分離されなければならない。カルコゲナイド層１０８は、典型的には高抵抗であるが、非常に大きなアレイにおいて、隣接するワード線間の残存カルコゲナイド材料によって与えられる低導電経路でさえも不都合が生じる場合がある。イオン貯留層１０６も、オプションでエッチングされる。図４ｅは、ワード線のエッチングが完了した後の、図４ｄに示す図に対して線Ｌ−Ｌ’に沿って９０度の構造を示す。
【００５６】
誘電材料１２４は、ワード線３００の上およびそれらの間に堆積されて、それらの間の空隙を埋める。例えばＣＭＰなどの平坦化ステップによって、実質的に平面な表面が、誘電材料１２４で形成されるレベル間誘電体上に形成される。第１のメモリレベルが形成されている。このレベルの上に、さらなるメモリレベルが形成されてもよい。
【００５７】
本願明細書に記載された実施形態に対する様々な変形が想定可能である。ある実施形態において、カルコゲナイド層１０８は、Ｖ，Ｃｏ，Ｎｉ，Ｐｄ，Ｆｅ，またはＭｎでドープされた非晶質シリコンに置き換わり、適切な電極層間に挟まれる。ある実施形態において、カルコゲナイド層１０８は、前述したペロフスカイト材料のうちの１つに置き換わる。例えばアルミニウム、チタン、バナジウム、マンガン、銅、ニオブ、ジルコニウム、銀、スズ、インジウム、ハフニウム、タンタル、またはタングステンなどの任意の適切な電極材料が、ペロフスカイト材料と共に使用されてもよい。他の実施形態において、炭素ポリマーがカルコゲナイド層１０８を置き換えてもよい。
【００５８】
注意すべきなのは、前述した実施形態において、データ線および参照線は、チャネル領域の下にあって、実質的に平行であるということである。この実施形態において、メモリセルの切り換え可能な抵抗器メモリ素子を高抵抗状態から低抵抗状態へ変換するためには、第１の電圧をデータ線に印加し、第２の電圧を参照線に印加する。ここで、第１の電圧は、第２の電圧よりも高い。逆に、メモリセルの切り換え可能な抵抗器メモリ素子を低抵抗状態から高抵抗状態へ変換するためには、第３の電圧をデータ線に印加し、第４の電圧を参照線に印加する。ここで、第４の電圧は、第３の電圧よりも高い。
【００５９】
鉛直方向のトランジスタの実施形態：製造
図５ａへ移ると、前述した実施形態と同様に、製造は、適切な基板１００および絶縁層１０２上で開始する。前述したように、基板１００は、内部に製造された集積回路を含んでもよい。
【００６０】
データ線４００は、基板１００および絶縁体１０２上に形成される。接着層４０４が、絶縁層１０２と導電層４０６との間に含まれて、導電層４０６が接着するのを助けてもよい。接着層４０４に好ましい材料の１つは窒化チタンであるが、他の材料が使用されてもよく、またはこの層は省略されてもよい。接着層４０４は、スパッタリングなどの任意の従来の方法によって堆積することができる。
【００６１】
接着層４０４の厚みは、約２０オングストローム〜約５００オングストロームの範囲であってもよく、好ましくは、約１０ｎｍ〜約４０ｎｍであり、最も好ましくは、約２０ｎｍである。
【００６２】
次に堆積される層は、導電層４０６である。導電層４０６は、ドープされた半導体材料、タングステンなどの金属、または導電性金属珪化物、またはアルミニウムなどの、当該技術分野において周知の任意の導電材料を備えることができる。導電層４０６の厚みは、部分的には所望のシート抵抗に基づくことができるので、所望のシート抵抗を提供する任意の厚みであることが可能である。ある実施形態において、導電層４０６の厚みは、約５０ｎｍ〜約３００ｎｍの範囲であり、好ましくは約１００ｎｍ〜約２００ｎｍであり、最も好ましくは約１２０ｎｍでありうる。
【００６３】
好ましくは窒化チタンの他の層４１０が、導電層４０６に堆積される。これは、層４０４に相当する厚みを有してもよい。
【００６４】
データ線４００を形成するようなすべての層が一旦堆積されると、これらの層は、任意の適切なマスキングおよびエッチング処理を使用してパターン形成およびエッチングが施されて、図５ａの断面図に示すように、実質的に平行で実質的に同一平面上にあるデータ線４００を形成することになる。
【００６５】
次に、誘電材料４０８が、データ線４００の上およびそれらの間に堆積される。誘電材料４０８は、ＨＤＰ酸化物などの任意の周知の電気的絶縁材料でありうる。
【００６６】
最後に、データ線４００の上部の余分な誘電材料４０８が除去されて、誘電材料４０８によって分離されたデータ線４００の上部を露出させ、実質的に平面な表面を残す。結果生じた構成を、図５ａに示す。平面な表面を形成するためのこの誘電体の過充填材の除去は、エッチバックまたはＣＭＰなどの当該技術分野において周知の任意の処理によって行うことができる。
【００６７】
データ線４００の幅は、所望であってよい。好ましい実施形態において、データ線４００は、約２０ｎｍ〜約２５０ｎｍの幅であってもよく、好ましくは、約４５ｎｍ〜約９０ｎｍの幅であってもよい。好ましい実施形態において、データ線４００間の空隙は、データ線４００とほぼ同一の幅を有するが、それより大きくても小さくてもよい。好ましい実施形態において、データ線４００のピッチは、約４０ｎｍ〜約５００ｎｍであり、好ましくは、約９０ｎｍ〜約１８０ｎｍである。
【００６８】
次に、図５ｂへ移ると、鉛直柱が、完成したデータ線４００の上に形成されることになる（空間を節約するために、図５ｂおよびそれ以降の図において、基板１００は省略されるが、その存在は前提とされなければならない）。柱内にパターン形成されることになる半導体材料が堆積される。半導体材料は、シリコン、ゲルマニウム、またはシリコン、ゲルマニウム、もしくはシリコンとゲルマニウムの合金であってもよい。
【００６９】
好ましい実施形態において、半導体柱は、第１の導電形の下部の高濃度にドープされた領域と、第２の導電形の中間の低濃度にドープされた領域またはドープされていない領域と、第１の導電形の上部の高濃度にドープされた領域とを備える。
【００７０】
この例において、下部の高濃度にドープされた領域４１２は、高濃度にドープされたｎ形ゲルマニウムである。最も好ましい一実施形態において、高濃度にドープされた領域４１２は、リンなどのｎ形ドーパントを使用して、任意の従来の方法、好ましくは「その場で」ドーピングによって堆積およびドープされるが、代わりに、イオン注入など何らかの他の方法を通じて行われてもよい。この層は、好ましくは、約１０ｎｍ〜約８０ｎｍであり、最も好ましくは、約２０ｎｍ〜約３０ｎｍである。下部の高濃度にドープされた領域４１２は、形成されるトランジスタのソースまたはドレイン領域としてふるまうことになる。
【００７１】
次に、柱、領域４１４および４１６の残りを形成することになるゲルマニウムが堆積される。低濃度にドープされた領域４１４は、好ましくは、約６０ｎｍ〜約２００ｎｍの厚みであり、好ましくは、約９０ｎｍ〜約１５０ｎｍの厚みとなる。上部の高濃度にドープされた領域４１６は、約１０ｎｍ〜約５０ｎｍの厚みでなくてはならず、好ましくは、約２０ｎｍ〜約３０ｎｍの厚みである。よって、約７０ｎｍ〜約２００ｎｍのゲルマニウムが、柱に必要な厚みを完成させるために堆積される。このゲルマニウム層４１４は、好ましくは、低濃度にドープされたｐ形ゲルマニウムであり、好ましくは、その場でドープされる。形成されるトランジスタのチャネル領域は、ゲルマニウム層４１４内にあることになる。
【００７２】
ある実施形態において、後続の平坦化ステップによってゲルマニウムがいくらか除去されることになるので、この場合に、追加の厚みが堆積される。平坦化ステップが従来のＣＭＰ手法を使用して行われる場合には、約８００オングストロームの厚みが失われる場合がある（これは平均値であって、量はウェハ上で異なる。ＣＭＰ中に使用されるスラリーおよび方法によっては、ゲルマニウムの損失はそれ以上の場合もそれ以下の場合もある）。平坦化ステップがエッチバック手法によって行われる場合には、約４０ｎｍのゲルマニウムまたはそれより少ない量のみが除去される場合がある。
【００７３】
好ましい一実施形態において、上部の高濃度にドープされたｎ形領域４１６は、この時点でイオン注入によって形成される。高濃度にドープされた領域４１６は、形成されるトランジスタのソース／ドレイン領域として機能することになるが、好ましくは、約２０ｎｍ〜約３０ｎｍの厚みである。
【００７４】
次に、可動金属イオンの貯留層４２１が堆積される。この層は、約１ｎｍ〜約１００ｎｍの厚みであり、好ましくは、約１０ｎｍ〜約３０ｎｍの厚みである。イオン貯留層４２１は、適切な可動金属イオン、好ましくは銀イオンを提供可能な任意の材料である。
【００７５】
イオン導体の層４１８は、好ましくはカルコゲナイドであり（前述した実施形態におけるカルコゲナイド層１０８に対応）、イオン貯留層４２１上およびそれに接触して堆積される。層４１８の厚みおよび構成は、前述した実施形態に説明するとおりであってもよい。簡潔にするために、この説明は、イオン導電層４１８をカルコゲナイド層として言及することになるが、他の材料を代わりに使用できることが理解されよう。
【００７６】
次に、電極層４２３がカルコゲナイド層４１８上に堆積される。層４２３は、前述した実施形態の上部電極層において使用される前述した材料のうちのいずれかである。
【００７７】
次に、パターン形成およびエッチングステップが行われて、柱５００がエッチングされる。層４２３，４１８，４２１，４１６，４１４，４１２が、このエッチングステップにおいてエッチングされる。
【００７８】
柱５００は、任意の適切なマスキングおよびエッチング処理を使用して形成可能である。例えば、標準的なフォトリソグラフィ手法を使用してフォトレジストを堆積およびパターン形成することができ、エッチングして、その後、フォトレジストは除去される。代わりに、例えば二酸化シリコンなどの何らかの他の材料のハードマスクを半導体層の積層体の上部に形成し、上部を下部反射防止コーティング（ＢＡＲＣ）して、その後、パターン形成およびエッチングすることができる。同様に、誘電体反射防止コーティング（ＤＡＲＣ）をハードマスクとして使用することもできる。
【００７９】
エッチングの後、柱５００は、下部の高濃度にドープされた領域ｎ形領域４１２と、中間の低濃度にドープされたｐ形領域４１４と、上部の高濃度にドープされたｎ形領域４１６と、イオン貯留層４２１と、カルコゲナイド層４１８と、上部電極４２３とを含む。ある実施形態において、例えば障壁層などの他の層が含まれてもよい。
【００８０】
共に本発明の譲受人によって所有され、かつ本願明細書において参照により援用されている、２００３年１２月５日に出願されたチェン (Chen) の米国特許出願第１０／７２８，４３６号「交互の相シフティングを使用する内部非プリンティングウィンドウを伴うフォトマスクのフィーチャ (Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting) 」（特許文献１５）、または２００４年４月１日に出願されたチェン (Chen) の米国特許出願第１０／８１５，３１２号「クロムなしの非プリンティング相シフティングウィンドウを伴うフォトマスクのフィーチャ (Photomask Features with Chromeless Nonprinting Phase Shifting Window) 」（特許文献１６）に記載されたフォトリソグラフィ手法を有利に利用して、本発明によるメモリアレイの形成に使用される任意のフォトリソグラフィのステップを行うことができる。
【００８１】
柱５００は、好ましくは、データ線４００とほぼ同じ幅である。図５ｃへ移ると、上から見た構造が示され、柱５００は、ある方向の第１のピッチＰ3 と、他の方向の第２のより大きいピッチＰ4 とを有することがわかる。（柱５００は、図５ｃにおいて、実質的に円筒状に描かれている。小さなフィーチャサイズにおいて、フォトリソグラフィ処理は隅を丸くする傾向があるので、独立してパターン形成された柱は、円筒状になる傾向がある）。図５ａおよび図５ｂの図は、図５ｃの線Ｚ−Ｚ’に沿った、より小さなピッチＰ3 の柱を示す。データ線４００に垂直な方向に計測されるピッチＰ3 は、各柱５００がデータ線４００のうちの１つの上部の上にあるように、データ線４００のピッチとほぼ同一（好ましくは、約１８０ｎｍ〜３６０ｎｍ）でなければならない。いくらかの位置ずれは許容できる。データ線４００と平行に計測されるピッチＰ4 は、ピッチＰ3 より大きくなければならず、好ましくはピッチＰ3 の約１．５倍であるが、所望であれば、それより大きくても小さくてもよい。
【００８２】
図５ｄへ移ると、薄いゲート誘電層４２６が、柱５００上に等角で堆積され、各柱５００を囲み、かつ接触している。ゲート誘電層４２６は、例えば二酸化シリコンなどの任意の適切な材料であってもよく、例えば約２０オングストローム〜約８０オングストロームなどの任意の適切な厚みを有してもよく、好ましくは、約５０オングストロームである。
【００８３】
次に、ゲート材料層４２８が、ゲート誘電層４２６上であって、第１の柱５００上およびそれらの間に堆積される。ゲート材料層４２８は、好ましくは、窒化タンタルであるが、例えば高濃度にドープされたシリコンまたは金属などの任意の他の適切な導電材料を代わりに使用することができる。
【００８４】
図５ｅは、図５ｃの線Ｗ−Ｗ’に沿って９０度で見た図５ｄの構造を示す。窒化タンタル層４２８の厚みは、側壁が（より小さなピッチＰ3 を有する）ある方向には組み合わさるが、（より大きなピッチＰ4 を有する）他の方向には組み合わさらないように選択される。例えば、ピッチＰ3 は１８０ｎｍであり、ピッチＰ4 は２７０ｎｍであると仮定する。さらに、柱５００の幅は約９０ｎｍであり、より小さなピッチＰ3 の方向における柱間の空隙は、約９０ｎｍであると仮定すると、Ｐ4 ピッチ方向の柱５００間の空隙は、１８０ｎｍである。約４５ｎｍの厚みの窒化タンタル層４２８が、Ｐ3 ピッチ方向の空隙をちょうど埋めることになり（図５ｄに示す）、Ｐ4 ピッチ方向の９０ｎｍの空隙Ｇを残すことになる（図５ｅに示す）。好ましくは、窒化タンタル層４２８の厚みは、柱５００の幅の２分の１と、柱５００の幅の約４分の３との間である。よって、柱５００が約９０ｎｍの幅を有する場合には、窒化タンタル層４２８の好ましい厚みは、約４５ｎｍ〜約７２ｎｍであって、好ましくは、約６０ｎｍである。６０ｎｍの厚みだと、Ｐ4 ピッチ方向に約６０ｎｍの空隙を残すことになる。
【００８５】
図５ｆへ移ると、Ｐ3 ピッチ方向の構造が示され、図５ｇへ移ると、Ｐ4 ピッチ方向の構造が示されている。窒化タンタル層４２８を窪ませて選択線４３０を隔離するために、エッチングが行われる。選択線４３０は、Ｐ3 ピッチ方向に組み合わされた窒化タンタル層４２８からなる（図５ｆ）が、Ｐ4 ピッチ方向においては完全に分離されていなければならない（図５ｇ）。選択線４３０は、実質的に平行であり、かつ実質的に同一平面上にある。
【００８６】
このエッチングは、定期的なエッチングでなければならず、慎重に制御されなければならない。エッチングが完了後、窒化タンタル層４２８は、好ましくは、上部電極４２３の上部より少なくとも５０ｎｍ下である。この５０ｎｍの空隙は、誘電体で埋められることになり、これから作成する重ね合わせ導体から選択線４３０を隔離する役割を果たすことになる。しかし、窒化タンタル層４２８はこれまでエッチングされてはならず、トランジスタのソース／ドレイン領域になるであろう高濃度にドープされた領域４１６の下端部に到達していない。
【００８７】
次に、図５ｈおよび図５ｉへ移ると、誘電材料４０８が、柱５００および窒化タンタル層４２８上およびそれらの間に配置され、それらの間の空隙を埋める。誘電材料４０８は、例えばＨＤＰ酸化物などの任意の周知の電気絶縁材料でありうる。
【００８８】
次に、柱５００の上部の誘電材料が除去され、誘電材料１３８によって分離された上部電極４２３を露出する。ゲート誘電層４２６が、上部電極４２３の上から同時に除去される。誘電体の過充填材の除去および平坦化は、ＣＭＰまたはエッチバックなどの当該技術分野において周知の任意の処理によって行うことが可能である。
【００８９】
実質的に平行かつ実質的に同一平面の参照線６００は、任意の適切な方法によって形成することができる。参照線６００は、データ線４００を形成するために使用される方法を使用して形成することができる。窒化チタン層４３２を堆積し、導電層４３４を堆積し、窒化チタン層４３６を堆積し、その後にパターン形成およびエッチングを行って、参照線６００を形成する。参照線６００は、好ましくは、データ線４００と平行であるが、代替の一実施形態において、好ましければ、参照線６００は、データ線４００と垂直に形成することもできうる。誘電材料（図示せず）が、参照線６００上およびそれらの間に堆積される。代わりに、参照線６００は、ダマシン法によって形成することもできる。参照線６００は、好ましくは、データ線４００とほぼ同じ幅を有する。参照線のピッチは、各柱５００がデータ線４００のうちの１つと、参照線６００のうちの１つとの間に鉛直に配置されるように、ピッチＰ3 でなければならない。いくらかの位置ずれは許容できる。
【００９０】
代わりに、参照線６００は、例えば銅を備えるダマシン法によって形成することができる。参照線６００がダマシン法によって形成される場合には、誘電材料を堆積し、実質的に平行な溝を誘電材料にエッチングし、導電材料を誘電材料上に堆積し、溝を埋め、平坦化して誘電材料を露出させて、参照線６００を形成する。
【００９１】
図５ｊは、上から見た構造を示す。図５ｈの図は、線Ｚ−Ｚ’に沿ったものであり、図５ｉの図は、線Ｗ−Ｗ’に沿ったものである。
【００９２】
この実施形態において、前述した実施形態とは異なり、データ線および参照線のうちに１つがチャネル領域の下にあり、他方がチャネル領域の上にあるということに注意されたい。
【００９３】
図５ｈおよび図５ｉにおいて形成されているのは、第１のメモリレベルである。各メモリセルにおいて、窒化タンタル層４２８は、ゲート電極としての役割を果たす。しきい値電圧がゲート電極４２８に印加されると、鉛直導電性チャネルがチャネル領域４１４の表面に形成され、電流がソース／ドレイン領域４１２および４１６間で流れてもよい。各ゲート電極は、選択線４３０のうちの１つの一部である。イオン貯留層４２１、カルコゲナイド層４１８、および上部電極４２３は、切り換え可能な抵抗器メモリ素子としての役割を果たす。前述した方法を使用して、さらなるメモリレベルをこのメモリレベル上に形成することができる。
【００９４】
例えば、図６に移ると、平坦化ステップが参照線６００の上部を露出した後に、ゲート電極によって囲まれて組み合わさって第２の選択線７５０を形成する第２の柱７００を参照線６００上に形成することができ、第２のデータ線８００を第２の柱７００の上に形成することができる。図６は、参照線６００を共用する２つのメモリレベルを示す。
【００９５】
さらなるメモリレベルを図６に示す第１の２つのメモリレベルの上に形成することができる。データ線は、同様に共用することができ、または別個であってもよい。図７ａは、４つのメモリレベルを示す。メモリレベルＭ1 およびＭ2 は、参照線６１０を共用し、メモリレベルＭ2 およびＭ3 はデータ線７１０を共用し、メモリレベルＭ3 およびＭ4 は参照線８１０を共用する。図７ｂは、４つのメモリレベルを示し、参照線（６１０および８１０）が共用されているが、データ線（７１０および７１２）はメモリレベルＭ2 およびＭ3 間で共用されていない。図７ａの配列は、必要なマスキングステップが少なくてすみ、この理由のために好ましい。
【００９６】
最も好ましい実施形態において、制御回路は、メモリの下の基板において形成され、アレイのデータ線、参照線、および選択線の端部からこの回路への電気的接続が行われなければならない。基板領域の使用を最小限にしつつ、これらの接続を行うための有利な手法は、共に本発明の譲受人によって所有され、かつ本願明細書において参照により援用されている、シュオーリンら (Scheuerlein et al.) の米国特許第６，８７９，５０５号「三次元メモリアレイのための多層ワード線セグメントを有するワード線配列 (Word line arrangement having multi-layer word line segments for three-dimensional memory array) 」（特許文献１７）、および２００３年３月３１日に出願されたシュオーリンら (Scheuerlein et al.) の米国特許出願第１０／４０３，７５２号「セグメント化されたビット線メモリアレイを搭載する三次元メモリ装置 (Three-Dimensional Memory Device Incorporating Segmented Bit Line Memory Array)」（特許文献１８）に記載されている。図７ｂの配列は、さらなるマスキングステップを要求するものの、シュオーリンらによって説明された手法を利用することができ、この理由のために好ましいといえる。
【００９７】
前述した実施形態の双方は、不揮発性メモリセルを含み、この不揮発性メモリセルは、切り換え可能な抵抗器メモリ素子と、チャネル領域を備えるトランジスタと、を備え、切り換え可能な抵抗器メモリ素子およびトランジスタは、直列に配列され、トランジスタは、データ線と参照線との間に電気的に接続され、データ線および参照線は、共に第１の方向に延び、トランジスタがオンの場合、電流は、チャネル領域を通って第１の方向とは実質的に垂直な第２の方向に流れ、切り換え可能な抵抗器メモリ素子は、セット電圧量を受けると抵抗を減少させ、リセット電圧量を受けると抵抗を増加させ、セット電圧量の極性およびリセット電圧量の極性は、逆である。
【００９８】
回路についての考察
本発明のメモリアレイにおいて、データ線および参照線は平行であり、好ましくは、選択線と垂直である。これは、多くのセルが選択線によって選択できるので有利である。これらのセルのすべては、何らかの電流作用を有し、参照線がそのような選択線と平行ならば、これらすべての電流は参照線を通過して、Ｉ−Ｒ効果が何倍にも増大しうる。
【００９９】
本発明の好ましい実施形態において、データ線および参照線は、トランジスタのチャネルを通る電流の方向に垂直である。同様の構成を有するＤＲＡＭ装置は、共に２００５年６月２０日に出願され、かつ本願明細書において参照により援用されている、シュオーリン (Scheuerlein)の米国特許出願第１１／１５７，２９３号「浮動体メモリセルシステムおよび製造方法 (Floating Body Memory Cell System and Method of Manufacture) 」（代理人整理番号：ＭＡＴ１Ｐ００１）（特許文献１９）、およびシュオーリン (Scheuerlein)の米国特許出願第１１／１５７，３１７号「揮発性メモリセルの２パス書き込み方法 (Volatile Memory Cell Two-pass Writing Method) 」（代理人整理番号：ＭＡＴ１Ｐ００３）（特許文献２０）に記載されている。
【０１００】
本発明の薄膜トランジスタの両端の抵抗は、装置の性能にとって重要である。本願と同日付で出願された関連出願により完全に説明した理由のため、薄膜トランジスタの抵抗は、切り換え可能な抵抗器メモリ素子の低抵抗状態と同等であるのが好ましい。本発明のメモリセルにおいて、チャネル領域の抵抗は、ゲルマニウムまたはシリコン−ゲルマニウム合金の使用によって低下する。同様に、極薄ゲート誘電体と、高誘電率誘電体ゲート材料とを使用すれば、トランジスタの抵抗を低く保つ助けとなる。
【０１０１】
本発明において使用されるセット電圧量およびリセット電圧量は、一般的には、約２ボルトよりも小さく、好ましくは、約１ボルトより小さい。
【０１０２】
モノリシックな三次元メモリアレイは、介在する基板なしで、ウェハなどの単一の基板上に形成される。１つのメモリレベルを形成する層を、既存の１つまたは複数のレベルの層の上に直接堆積または成長させる。対照的に、積層されたメモリは、リーディ (Leedy)の米国特許第５，９１５，１６７号「三次元構造メモリ (Three-dimensional structure memory) 」（特許文献２１）にあるように、それぞれ別々の基板上にメモリレベルを形成して、このメモリレベルの上同士を互いに接着することによって構築されてきた。基板は、結合前に薄くされるか、メモリレベルから除去されてもよいが、メモリレベルが別個の基板上に最初に形成されるので、そのようなメモリは、真のモノリシックな三次元メモリアレイではない。
【０１０３】
基板の上に形成されたモノリシックな三次元メモリアレイは、少なくとも、基板の上に第１の高さで形成された第１のメモリレベルと、第１の高さとは異なる第２の高さで形成された第２のメモリレベルとを備える。そのようなマルチレベルのアレイにおいて、基板の上には、３つ、４つ、８つ、または、実際、任意の数のメモリレベルを形成することができる。
【０１０４】
本発明の実施形態は、モノリシックな三次元メモリアレイを含み、このモノリシックな三次元メモリアレイは、ａ）基板の上に形成された第１の複数のメモリセルを備える第１のメモリレベルであって、各第１のメモリセルは、ｉ）電界効果トランジスタと、ｉｉ）セット電圧量を受けると抵抗を減少させ、リセット電圧量を受けると抵抗を増加させる、切り換え可能な抵抗器メモリ素子であって、セット電圧量の極性およびリセット電圧量の極性は、逆である、切り換え可能な抵抗器メモリ素子と、を備える、第１のメモリレベルと、ｂ）第１のメモリレベルの上にモノリシック的に形成される第２のメモリレベルと、を備える。好ましい実施形態において、第２のメモリレベルは、第２の複数のメモリセルを備える。
【０１０５】
メモリセルは基板の上に形成されるので、第１、第２、およびさらなる複数の切り換え可能な抵抗器メモリ素子が、基板の上の互いに異なる高さに形成されてもよい。
【０１０６】
本発明の実施形態は、不揮発性メモリセルおよび関連する導体を形成し、セットし、かつリセットするための方法を提供するものであって、この方法は、第１の方向に延びる第１のデータ線を形成するステップと、第１の方向に延びる第１の参照線を形成するステップと、第１のデータ線と第１の参照線との間に電気的に配置されるチャネル領域を有する薄膜トランジスタを形成するステップと、チャネル領域とデータ線との間に配置される第１の抵抗を有する切り換え可能な抵抗器メモリ素子を形成するステップと、第１の方向とは異なる第２の方向に延びる第１の選択線を形成するステップと、切り換え可能な抵抗器メモリ素子の両端にセット電圧量を印加するステップであって、セット電圧量の印加後に、抵抗切り替えメモリ素子は、第１の抵抗より低い第２の抵抗を有する、ステップと、切り換え可能な抵抗器メモリ素子の両端にリセット電圧量を印加するステップであって、リセット電圧量の印加後に、切り換え可能な抵抗器メモリ素子は、第２の抵抗より高い第３の抵抗を有し、セット電圧量の極性およびリセット電圧量の極性は、逆である、ステップと、を含む。セット電圧量を印加するステップ中に、電流が、第１のデータ線と、第１の参照線との間を、チャネル領域と切り換え可能な抵抗器メモリ素子とを通って流れる。
【０１０７】
本願明細書において詳細な製造方法を説明してきたが、本発明の範囲にその結果が収まりつつ、同一の構造を形成する任意の他の方法を使用することができる。
【０１０８】
以上の詳細な説明は、本発明が取りうる数多くの形態のうちのごくわずかについて説明した。この理由のため、この詳細な説明は、例示を目的としたものであり、限定を目的としたものではない。本発明の範囲を規定することが意図されているのは、添付の特許請求の範囲およびそのすべての均等物のみである。
【図面の簡単な説明】
【０１０９】
【図１ａ】本発明の好ましい一実施形態に従って形成されたメモリセル内での使用のための切り換え可能な抵抗器メモリ素子内の導電性ブリッジの形成および分解を示す断面図である。
【図１ｂ】本発明の好ましい一実施形態に従って形成されたメモリセル内での使用のための切り換え可能な抵抗器メモリ素子内の導電性ブリッジの形成および分解を示す断面図である。
【図１ｃ】本発明の好ましい一実施形態に従って形成されたメモリセル内での使用のための切り換え可能な抵抗器メモリ素子内の導電性ブリッジの形成および分解を示す断面図である。
【図１ｄ】本発明の好ましい一実施形態に従って形成されたメモリセル内での使用のための切り換え可能な抵抗器メモリ素子内の導電性ブリッジの形成および分解を示す断面図である。
【図２】本発明の好ましい一実施形態に従って形成されたメモリレベルの断面図である。
【図３ａ】本発明の他の好ましい実施形態に従って形成されたメモリレベルの断面図である。
【図３ｂ】本発明の他の好ましい実施形態に従って形成されたメモリレベルの平面図である。
【図３ｃ】本発明の他の好ましい実施形態に従って形成されたメモリレベルの断面図である。
【図４ａ】本発明の好ましい一実施形態によるメモリレベルの形成における段階を示す断面図である。
【図４ｂ】本発明の好ましい一実施形態によるメモリレベルの形成における段階を示す断面図である。
【図４ｃ】本発明の好ましい一実施形態によるメモリレベルの形成における段階を示す断面図である。
【図４ｄ】本発明の好ましい一実施形態によるメモリレベルの形成における段階を示す断面図である。
【図４ｅ】本発明の好ましい一実施形態によるメモリレベルの形成における段階を示す断面図である。
【図４ｆ】本発明の好ましい一実施形態によるメモリレベルの形成における段階を示す断面図である。
【図５ａ】本発明の他の好ましい実施形態によるメモリレベルの形成における段階を示す断面図である。
【図５ｂ】本発明の他の好ましい実施形態によるメモリレベルの形成における段階を示す断面図である。
【図５ｃ】本発明の他の好ましい実施形態によるメモリレベルの形成における段階を示す平面図である。
【図５ｄ】本発明の他の好ましい実施形態によるメモリレベルの形成における段階を示す断面図である。
【図５ｅ】本発明の他の好ましい実施形態によるメモリレベルの形成における段階を示す断面図である。
【図５ｆ】本発明の他の好ましい実施形態によるメモリレベルの形成における段階を示す断面図である。
【図５ｇ】本発明の他の好ましい実施形態によるメモリレベルの形成における段階を示す断面図である。
【図５ｈ】本発明の他の好ましい実施形態によるメモリレベルの形成における段階を示す断面図である。
【図５ｉ】本発明の他の好ましい実施形態によるメモリレベルの形成における段階を示す断面図である。
【図５ｊ】本発明の他の好ましい実施形態によるメモリレベルの形成における段階を示す平面図である。
【図６】本発明の好ましい一実施形態による参照線を共用する２つのメモリレベルを示す断面図である。
【図７ａ】好ましい一実施形態によるデータ線を共用する２つのメモリレベルを示す断面図である。
【図７ｂ】別の実施形態によるデータ線を共用しない２つのメモリレベルを示す断面図である。
【図１ａ】
2009500867.tif 000003
【図１ｂ】
2009500867.tif 000004
【図１ｃ】
2009500867.tif 000005
【図１ｄ】
2009500867.tif 000006
【図２】
2009500867.tif 000007
【図３ａ】
2009500867.tif 000008
【図３ｂ】
2009500867.tif 000009
【図３ｃ】
2009500867.tif 000010
【図４ａ】
2009500867.tif 000011
【図４ｂ】
2009500867.tif 000012
【図４ｃ】
2009500867.tif 000013
【図４ｄ】
2009500867.tif 000014
【図４ｅ】
2009500867.tif 000015
【図４ｆ】
2009500867.tif 000016
【図５ａ】
2009500867.tif 000017
【図５ｂ】
2009500867.tif 000018
【図５ｃ】
2009500867.tif 000019
【図５ｄ】
2009500867.tif 000020
【図５ｅ】
2009500867.tif 000021
【図５ｆ】
2009500867.tif 000022
【図５ｇ】
2009500867.tif 000023
【図５ｈ】
2009500867.tif 000024
【図５ｉ】
2009500867.tif 000025
【図５ｊ】
2009500867.tif 000026
【図６】
2009500867.tif 000027
【図７ａ】
2009500867.tif 000028
【図７ｂ】
2009500867.tif 000029
【手続補正書】
【提出日】平成20年5月13日(2008.5.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性メモリセルであって、
切り換え可能な抵抗器メモリ素子と、
チャネル領域を有する薄膜トランジスタと、を備え、
切り換え可能な抵抗器メモリ素子は、薄膜トランジスタと直列に配置され、
切り換え可能な抵抗器メモリ素子は、セット電圧量が抵抗メモリ素子の両端に印加された場合に抵抗を減少させ、
切り換え可能な抵抗器メモリ素子は、リセット電圧量が切り換え可能な抵抗器メモリ素子の両端に印加された場合に抵抗を増加させ、セット電圧量の極性は、リセット電圧量の極性と逆である不揮発性メモリセル。
【請求項２】
請求項１記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、ペロフスカイト材料を備える不揮発性メモリセル。
【請求項３】
請求項１記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、Ｖ，Ｃｏ，Ｎｉ，Ｐｄ，Ｆｅ，およびＭｎからなる群から選ばれた素子でドープされた非晶質シリコンを備える不揮発性メモリセル。
【請求項４】
請求項１記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、炭素ポリマー膜を備える不揮発性メモリセル。
【請求項５】
請求項１記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、固体電解質材料を備える不揮発性メモリセル。
【請求項６】
請求項５記載の不揮発性メモリセルにおいて、
固体電解質材料は、組成Ａx Ｂy を有するカルコゲナイドガラスを備え、
Ａは、Ｂ，Ａｌ，Ｇａ，Ｉｎ，Ｔｉ，Ｃ，Ｓｉ，Ｇｅ，Ｓｎ，Ｐｂ，Ｎ，Ｐ，Ａｓ，Ｓｂ，Ｂｉ，Ｆ，Ｃｌ，Ｂｒ，Ｉ，およびＡｔからなる群から選ばれ、
Ｂは、Ｓｉ，Ｓｅ，Ｔｅ，またはこれらの合金または化合物である不揮発性メモリセル。
【請求項７】
請求項６記載の不揮発性メモリセルにおいて、
カルコゲナイドガラスは、Ａｇ，Ａｕ，Ｐｔ，Ｃｕ，Ｃｄ，Ｉｒ，Ｒｕ，Ｃｏ，Ｃｒ，Ｍｎ，またはＮｉでドープされる不揮発性メモリセル。
【請求項８】
請求項５記載の不揮発性メモリセルにおいて、
可動金属イオンの貯留層が、固体電解質材料に接触する不揮発性メモリセル。
【請求項９】
請求項１記載の不揮発性メモリセルにおいて、
トランジスタおよび切り換え可能な抵抗器メモリ素子は、データ線と、データ線と実質的に平行な参照線との間に電気的に配置される不揮発性メモリセル。
【請求項１０】
請求項９記載の不揮発性メモリセルにおいて、
トランジスタは、データ線と実質的に垂直な選択線に接続され、選択線は、薄膜トランジスタを制御する不揮発性メモリセル。
【請求項１１】
請求項１０記載の不揮発性メモリセルにおいて、
チャネル領域は、実質的に鉛直ではなく、データ線および参照線は、実質的に同一平面上にあって、かつチャネル領域の下にある不揮発性メモリセル。
【請求項１２】
請求項１１記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、チャネル領域と、データ線との間に配置される不揮発性メモリセル。
【請求項１３】
請求項１記載の不揮発性メモリセルにおいて、
チャネル領域は、シリコン、ゲルマニウム、またはゲルマニウム合金を備える不揮発性メモリセル。
【請求項１４】
請求項１記載の不揮発性メモリセルにおいて、
チャネル領域は、多結晶である不揮発性メモリセル。
【請求項１５】
請求項１記載の不揮発性メモリセルにおいて、
セット電圧量は、約２ボルトより小さい不揮発性メモリセル。
【請求項１６】
請求項１記載の不揮発性メモリセルにおいて、
リセット電圧量は、約２ボルトより小さい不揮発性メモリセル。
【請求項１７】
請求項１記載の不揮発性メモリセルにおいて、
セルは、基板の上に形成されたモノリシックな三次元メモリアレイの一部である不揮発性メモリセル。
【請求項１８】
請求項１７記載の不揮発性メモリセルにおいて、
基板は、単結晶シリコンを備える不揮発性メモリセル。
【請求項１９】
不揮発性メモリセルであって、
切り換え可能な抵抗器メモリ素子と、
チャネル領域を備えるトランジスタと、を備え、
切り換え可能な抵抗器メモリ素子およびトランジスタは、直列に配列され、
トランジスタは、データ線と、参照線との間に電気的に接続され、データ線および参照線は、共に第１の方向に延び、
トランジスタがオンの場合、電流は、チャネル領域を通って第１の方向とは実質的に垂直な第２の方向に流れ、
切り換え可能な抵抗器メモリ素子は、セット電圧量を受けると抵抗を減少させ、リセット電圧量を受けると抵抗を増加させ、セット電圧量の極性およびリセット電圧量の極性は、逆である不揮発性メモリセル。
【請求項２０】
請求項１９記載の不揮発性メモリセルにおいて、
チャネル領域は、多結晶半導体材料を備える不揮発性メモリセル。
【請求項２１】
請求項１９記載の不揮発性メモリセルにおいて、
チャネル領域は、シリコン、ゲルマニウム、またはシリコン−ゲルマニウム合金を備える不揮発性メモリセル。
【請求項２２】
請求項１９記載の不揮発性メモリセルにおいて、
チャネル領域は、データ線と、参照線との間に電気的に配置される不揮発性メモリセル
。
【請求項２３】
請求項２２記載の不揮発性メモリセルにおいて、
データ線および参照線は、チャネル領域の下にある不揮発性メモリセル。
【請求項２４】
請求項２３記載の不揮発性メモリセルにおいて、
トランジスタは、第２の方向に延びる選択線に接続される不揮発性メモリセル。
【請求項２５】
請求項２４記載の不揮発性メモリセルにおいて、
選択線は、トランジスタのゲート電極を備える不揮発性メモリセル。
【請求項２６】
請求項１９記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、ペロフスカイト材料を備える不揮発性メモリセル。
【請求項２７】
請求項１９記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、Ｖ，Ｃｏ，Ｎｉ，Ｐｄ，Ｆｅ，およびＭｎからなる群から選ばれた素子でドープされた非晶質シリコンを備える不揮発性メモリセル。
【請求項２８】
請求項１９記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、炭素ポリマー膜を備える不揮発性メモリセル。
【請求項２９】
請求項１９記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、固体電解質材料を備える不揮発性メモリセル。
【請求項３０】
請求項２９記載の不揮発性メモリセルにおいて、
固体電解質材料は、組成Ａx Ｂy を有するカルコゲナイドガラスを備え、
Ａは、Ｂ，Ａｌ，Ｇａ，Ｉｎ，Ｔｉ，Ｃ，Ｓｉ，Ｇｅ，Ｓｎ，Ｐｂ，Ｎ，Ｐ，Ａｓ，Ｓｂ，Ｂｉ，Ｆ，Ｃｌ，Ｂｒ，Ｉ，およびＡｔからなる群から選ばれ、
Ｂは、Ｓｉ，Ｓｅ，Ｔｅ，またはこれらの合金または化合物である不揮発性メモリセル。
【請求項３１】
請求項３０記載の不揮発性メモリセルにおいて、
カルコゲナイドガラスは、Ａｇ，Ａｕ，Ｐｔ，Ｃｕ，Ｃｄ，Ｉｒ，Ｒｕ，Ｃｏ，Ｃｒ，Ｍｎ，またはＮｉでドープされる不揮発性メモリセル。
【請求項３２】
請求項２９記載の不揮発性メモリセルにおいて、
可動金属イオンの貯留層が、固体電解質材料に接触する不揮発性メモリセル。
【請求項３３】
請求項３２記載の不揮発性メモリセルにおいて、
可動金属イオンは、銀イオンである不揮発性メモリセル。
【請求項３４】
請求項１９記載の不揮発性メモリセルにおいて、
セット電圧量およびリセット電圧量は、約２ボルトより小さい不揮発性メモリセル。
【請求項３５】
基板の上に形成された不揮発性メモリセルであって、
シリコン、ゲルマニウム、またはシリコン−ゲルマニウム合金である堆積された半導体材料を備えるチャネル領域を備える薄膜トランジスタと、
切り換え可能な抵抗器メモリ素子と、を備え、
切り換え可能な抵抗器メモリ素子は、セット電圧量を受けると抵抗を減少させ、リセット電圧量を受けると抵抗を増加させ、セット電圧量の極性およびリセット電圧量の極性は、逆である不揮発性メモリセル。
【請求項３６】
請求項３５記載の不揮発性メモリセルにおいて、
チャネル領域は、データ線と、参照線との間に電気的に配置され、データ線および参照線は、実質的に平行で、かつ基板と平行な第１の方向に延びる不揮発性メモリセル。
【請求項３７】
請求項３６記載の不揮発性メモリセルにおいて、
薄膜トランジスタがオンの場合、電流は、データ線と参照線との間を、チャネル領域を通って第１の方向とは実質的に垂直な第２の方向に流れる不揮発性メモリセル。
【請求項３８】
請求項３７記載の不揮発性メモリセルにおいて、
データ線および参照線は、チャネル領域の下にある不揮発性メモリセル。
【請求項３９】
請求項３７記載の不揮発性メモリセルにおいて、
薄膜トランジスタは、第２の方向に延びる選択線によって制御される不揮発性メモリセル。
【請求項４０】
請求項３７記載の不揮発性メモリセルにおいて、
選択線は、薄膜トランジスタのゲート電極を備える不揮発性メモリセル。
【請求項４１】
請求項３５記載の不揮発性メモリセルにおいて、
チャネル領域は、実質的に鉛直に向いている不揮発性メモリセル。
【請求項４２】
請求項３５記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、ペロフスカイト材料を備える不揮発性メモリセル。
【請求項４３】
請求項３５記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、Ｖ，Ｃｏ，Ｎｉ，Ｐｄ，Ｆｅ，およびＭｎからなる群から選ばれた素子でドープされた非晶質シリコンを備える不揮発性メモリセル。
【請求項４４】
請求項３５記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、炭素ポリマー膜を備える不揮発性メモリセル。
【請求項４５】
請求項３５記載の不揮発性メモリセルにおいて、
切り換え可能な抵抗器メモリ素子は、固体電解質材料を備える不揮発性メモリセル。
【請求項４６】
請求項４５記載の不揮発性メモリセルにおいて、
固体電解質材料は、組成Ａx Ｂy を有するカルコゲナイドガラスの層であり、
Ａは、Ｂ，Ａｌ，Ｇａ，Ｉｎ，Ｔｉ，Ｃ，Ｓｉ，Ｇｅ，Ｓｎ，Ｐｂ，Ｎ，Ｐ，Ａｓ，Ｓｂ，Ｂｉ，Ｆ，Ｃｌ，Ｂｒ，Ｉ，およびＡｔからなる群から選ばれ、
Ｂは、Ｓｉ，Ｓｅ，Ｔｅ，またはこれらの合金または化合物である不揮発性メモリセル。
【請求項４７】
請求項４６記載の不揮発性メモリセルにおいて、
カルコゲナイドガラスは、Ａｇ，Ａｕ，Ｐｔ，Ｃｕ，Ｃｄ，Ｉｒ，Ｒｕ，Ｃｏ，Ｃｒ，Ｍｎ，またはＮｉでドープされる不揮発性メモリセル。
【請求項４８】
請求項４５記載の不揮発性メモリセルにおいて、
可動金属イオンの貯留層が、固体電解質材料に接触する不揮発性メモリセル。
【請求項４９】
請求項４８記載の不揮発性メモリセルにおいて、
可動金属イオンは、銀イオンである不揮発性メモリセル。
【請求項５０】
モノリシックな三次元メモリアレイであって、
ａ）基板の上に形成された、第１の複数のメモリセルを備える第１のメモリレベルであって、各メモリセルは、
ｉ）電界効果トランジスタと、
ｉｉ）セット電圧量を受けると抵抗を減少させ、リセット電圧量を受けると抵抗を増加させる切り換え可能な抵抗器メモリ素子であって、セット電圧量の極性およびリセット電圧量の極性は、逆である、切り換え可能な抵抗器メモリ素子と、を備える、第１のメモリレベルと、
ｂ）第１のメモリレベルの上にモノリシック的に形成される第２のメモリレベルと、
を備えるモノリシックな三次元メモリアレイ。
【請求項５１】
請求項５０記載のモノリシックな三次元メモリアレイにおいて、
切り換え可能な抵抗器メモリ素子は、ペロフスカイト材料を備えるモノリシックな三次元メモリアレイ。
【請求項５２】
請求項５０記載のモノリシックな三次元メモリアレイにおいて、
切り換え可能な抵抗器メモリ素子は、Ｖ，Ｃｏ，Ｎｉ，Ｐｄ，Ｆｅ，およびＭｎからなる群から選ばれた素子でドープされた非晶質シリコンを備えるモノリシックな三次元メモリアレイ。
【請求項５３】
請求項５０記載のモノリシックな三次元メモリアレイにおいて、
切り換え可能な抵抗器メモリ素子は、炭素ポリマー膜を備えるモノリシックな三次元メモリアレイ。
【請求項５４】
請求項５０記載のモノリシックな三次元メモリアレイにおいて、
切り換え可能な抵抗器メモリ素子は、固体電解質材料を備えるモノリシックな三次元メモリアレイ。
【請求項５５】
請求項５４記載のモノリシックな三次元メモリアレイにおいて、
固体電解質材料は、組成Ａx Ｂy を有するカルコゲナイドガラスの層を備え、
Ａは、Ｂ，Ａｌ，Ｇａ，Ｉｎ，Ｔｉ，Ｃ，Ｓｉ，Ｇｅ，Ｓｎ，Ｐｂ，Ｎ，Ｐ，Ａｓ，Ｓｂ，Ｂｉ，Ｆ，Ｃｌ，Ｂｒ，Ｉ，およびＡｔからなる群から選ばれ、
Ｂは、Ｓｉ，Ｓｅ，Ｔｅ，またはこれらの合金または化合物であるモノリシックな三次元メモリアレイ。
【請求項５６】
請求項５５記載のモノリシックな三次元メモリアレイにおいて、
カルコゲナイドガラスは、Ａｇ，Ａｕ，Ｐｔ，Ｃｕ，Ｃｄ，Ｉｒ，Ｒｕ，Ｃｏ，Ｃｒ，Ｍｎ，またはＮｉでドープされるモノリシックな三次元メモリアレイ。
【請求項５７】
請求項５４記載のモノリシックな三次元メモリアレイにおいて、
可動金属イオンの貯留層が、電解質材料に接触するモノリシックな三次元メモリアレイ。
【請求項５８】
請求項５７記載のモノリシックな三次元メモリアレイにおいて、
可動金属イオンは、銀イオンであるモノリシックな三次元メモリアレイ。
【請求項５９】
請求項５０記載のモノリシックな三次元メモリアレイにおいて、
第１のメモリレベルは、第１の複数のデータ線と、第１の複数の参照線と、第１の複数の選択線とをさらに備えるモノリシックな三次元メモリアレイ。
【請求項６０】
請求項５９記載のモノリシックな三次元メモリアレイにおいて、
第１のデータ線および第１の参照線は、実質的に平行であり、第１の方向に延びるモノリシックな三次元メモリアレイ。
【請求項６１】
請求項６０記載のモノリシックな三次元メモリアレイにおいて、
第１の選択線は、実質的に平行であり、第１の方向とは異なる第２の方向に延びるモノリシックな三次元メモリアレイ。
【請求項６２】
請求項６１記載のモノリシックな三次元メモリアレイにおいて、
各第１のメモリセルの電界効果トランジスタは、チャネル領域を備え、チャネル領域がオンの場合、電流は、チャネル領域を通って、第１のデータ線のうちの１つと第１の参照線のうちの１つとの間を流れるモノリシックな三次元メモリアレイ。
【請求項６３】
請求項６２記載のモノリシックな三次元メモリアレイにおいて、
チャネル領域を通る電流の流れの方向は、実質的に第２の方向であるモノリシックな三次元メモリアレイ。
【請求項６４】
請求項６３記載のモノリシックな三次元メモリアレイにおいて、
データ線および参照線は、チャネル領域の下にあるモノリシックな三次元メモリアレイ。
【請求項６５】
請求項６３記載のモノリシックな三次元メモリアレイにおいて、
データ線および参照線のうちの一方はチャネル領域の下にあり、他方はチャネル領域の上にあるモノリシックな三次元メモリアレイ。
【請求項６６】
請求項６５記載のモノリシックな三次元メモリアレイにおいて、
チャネル領域は、実質的に鉛直に向いているモノリシックな三次元メモリアレイ。
【請求項６７】
請求項５０記載のモノリシックな三次元メモリアレイにおいて、
第２のメモリレベルは、第２の複数のメモリセルを備えるモノリシックな三次元メモリアレイ。
【請求項６８】
モノリシックな三次元メモリアレイであって、
第１の方向に延びる実質的に平行で実質的に同一平面上にある第１の複数の線と、
第２の方向に延びる実質的に平行で実質的に同一平面上にある第２の複数の線と、
第１の複数の切り換え可能な抵抗器メモリ素子であって、各切り換え可能な抵抗器メモリ素子は、第１の線のうちの１つと第２の線のうちの１つとの間に電気的に配置され、基板の上の第１の高さにある、第１の切り換え可能な抵抗器メモリ素子と、
第１の高さを超える第２の高さにある第２の複数の切り換え可能な抵抗器メモリ素子と、を備え、
切り換え可能な抵抗器メモリ素子は、セット電圧量を受けると抵抗を減少させ、リセット電圧量を受けると抵抗を増加させ、セット電圧量の極性およびリセット電圧量の極性は、逆であるモノリシックな三次元メモリアレイ。
【請求項６９】
請求項６８記載のモノリシックな三次元メモリアレイにおいて、
セット電圧量は、約２ボルトより小さいモノリシックな三次元メモリアレイ。
【請求項７０】
請求項６８記載のモノリシックな三次元メモリアレイにおいて、
リセット電圧量は、約２ボルトより小さいモノリシックな三次元メモリアレイ。
【請求項７１】
請求項６８記載のモノリシックな三次元メモリアレイにおいて、
切り換え可能な抵抗器メモリ素子は、固体電解質材料を備えるモノリシックな三次元メモリアレイ。
【請求項７２】
請求項７１記載のモノリシックな三次元メモリアレイにおいて、
固体電解質材料は、カルコゲナイドガラスの層を備えるモノリシックな三次元メモリアレイ。
【請求項７３】
請求項７２記載のモノリシックな三次元メモリアレイにおいて、
可動金属イオンの貯留層が、カルコゲナイドガラスの層に接触するモノリシックな三次元メモリアレイ。
【請求項７４】
請求項７３記載のモノリシックな三次元メモリアレイにおいて、
可動金属イオンは、銀イオンであるモノリシックな三次元メモリアレイ。
【請求項７５】
請求項６８記載のモノリシックな三次元メモリアレイにおいて、
第１および第２の方向は、実質的に平行であるモノリシックな三次元メモリアレイ。
【請求項７６】
請求項６８記載のモノリシックな三次元メモリアレイにおいて、
第１の方向および第２の方向は、実質的に垂直であるモノリシックな三次元メモリアレイ。
【請求項７７】
請求項６８記載のモノリシックな三次元メモリアレイにおいて、
第１の線および第２の線の上に実質的に平行で実質的に同一平面上の、第１の方向とは異なる第３の方向に延びる第１の複数の選択線をさらに備えるモノリシックな三次元メモリアレイ。
【請求項７８】
請求項６８記載のモノリシックな三次元メモリアレイにおいて、
アレイは、基板の上に形成され、基板は、単結晶半導体材料を備えるモノリシックな三次元メモリアレイ。
【請求項７９】
不揮発性メモリセルおよび関連する導体を形成し、セットし、かつリセットするための方法であって、
第１の方向に延びる第１のデータ線を形成するステップと、
第１の方向に延びる第１の参照線を形成するステップと、
第１のデータ線と第１の参照線との間に電気的に配置されるチャネル領域を有する薄膜トランジスタを形成するステップと、
チャネル領域とデータ線との間に配置される第１の抵抗を有する切り換え可能な抵抗器メモリ素子を形成するステップと、
第１の方向とは異なる第２の方向に延びる第１の選択線を形成するステップと、
切り換え可能な抵抗器メモリ素子の両端にセット電圧量を印加するステップであって、
セット電圧量の印加後に、抵抗切り換えメモリ素子は、第１の抵抗より低い第２の抵抗を有する、ステップと、
切り換え可能な抵抗器メモリ素子の両端にリセット電圧量を印加するステップであって、リセット電圧量の印加後に、切り換え可能な抵抗器メモリ素子は、第２の抵抗より高い第３の抵抗を有し、セット電圧量の極性およびリセット電圧量の極性は、逆である、ステップと、
を含む方法。
【請求項８０】
請求項７９記載の方法において、
セット電圧量を印加するステップ中に、電流が、第１のデータ線と第１の参照線との間を、チャネル領域と切り換え可能な抵抗器メモリ素子とを通って流れる方法。
【請求項８１】
請求項７９記載の方法において、
切り換え可能な抵抗器メモリ素子は、可動金属イオンの貯留層に接触する固体電解質材料を備える方法。
【請求項８２】
請求項８１記載の方法において、
セット電圧量を印加するステップ中に、金属イオンが固体電解質材料内に移動して、導電性ブリッジを形成する方法。
【請求項８３】
請求項８１記載の方法において、
リセット電圧量を印加するステップ中に、金属イオンが固体電解質材料から可動金属イオンの貯留層へ移動する方法。
【請求項８４】
請求項８１記載の方法において、
第１の抵抗および第３の抵抗は、実質的に同一である方法。
【請求項８５】
請求項８１記載の方法において、
固体電解質材料は、カルコゲナイドガラスの層を備える方法。
【請求項８６】
請求項７９記載の方法において、
チャネル領域は、実質的に鉛直である方法。
【請求項８７】
請求項７９記載の方法において、
チャネル領域は、実質的に鉛直でない方法。
【請求項８８】
請求項７９記載の方法において、
薄膜トランジスタを形成するステップは、シリコン、ゲルマニウム、あるいはシリコンまたはゲルマニウムの合金を備える半導体材料の層を堆積するステップを含む方法。
【請求項８９】
請求項８８記載の方法において、
薄膜トランジスタを形成するステップは、半導体材料を再結晶化するステップをさらに含む方法。
【請求項９０】
請求項７９記載の方法において、
セット電圧量を印加するステップは、第１の電圧をデータ線に印加し、第２の電圧を参照線に印加するステップを含み、第１の電圧は、第２の電圧よりも高い方法。
【請求項９１】
請求項９０記載の方法において、
リセット電圧量を印加するステップは、第３の電圧をデータ線に印加し、第４の電圧を参照線に印加するステップを含み、第４の電圧は、第３の電圧よりも高い方法。
【国際調査報告】
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