(57)【要約】  低電圧高速デジタル通信線路（チップ、リング）を保護するための過電圧保護回路（１０）である。回路（１０）は、半導体チップ（１６）の中に統合されており、ダイオード・ブリッジ（１２）と、過渡電圧サプレッサ（ＴＶＳ）デバイスと、抵抗器（Ｒ１、Ｒ２）とを備えている。抵抗器（Ｒ１、Ｒ２）を介してＴＶＳデバイスにバイアス電圧（＋５Ｖ）を印加し、ＴＶＳデバイスのキャパシタンスを小さくすることができる。
2009515323.tif 000002
【特許請求の範囲】
【請求項１】
過電圧保護回路であって、
第１の回路接合点を形成するためにカソードがまとめて接続された第１の対のダイオード、および第２の回路接合点を形成するためにアノードがまとめて接続された第２の対のダイオードであって、前記第１および第２の対のダイオードがブリッジ回路を画定している第１の対のダイオードおよび第２の対のダイオードと、
前記第１の回路接合点と前記第２の回路接合点の間に接続された過電圧保護デバイスと
を備え、前記第１および第２のダイオード対ならびに前記過電圧保護回路が半導体チップの中に形成された過電圧保護回路。
【請求項２】
前記第１の対のダイオードの各々が、前記半導体チップの一方の面に形成されたアノード、および前記半導体チップの反対側の面に形成された対応するカソードを有する、請求項１に記載の過電圧保護回路。
【請求項３】
前記第２の対のダイオードの各々が、前記半導体チップの一方の面に形成されたアノード、および前記半導体チップの反対側の面に形成された対応するカソードを有する、請求項２に記載の過電圧保護回路。
【請求項４】
前記第１の対のダイオードが、前記半導体チップの同じ面に形成された対応するカソードを有し、前記第２の対のダイオードが、前記半導体チップの反対側の面に形成された対応するカソードを有する、請求項３に記載の過電圧保護回路。
【請求項５】
前記第１の回路接合点に接続された第１の抵抗器と、前記第２の回路接合点に接続された第２の抵抗器とをさらに備えた、請求項１に記載の過電圧保護回路。
【請求項６】
前記抵抗器の一方が前記半導体チップ内で前記過電圧保護デバイスに内部接続された、請求項５に記載の過電圧保護回路。
【請求項７】
前記抵抗器がそれぞれ約１００〜５００オームの範囲の抵抗を有する、請求項５に記載の過電圧保護回路。
【請求項８】
前記第１の抵抗器および前記第２の抵抗器が、前記半導体チップの一方の面から前記半導体チップの反対側の面まで展開している、請求項５に記載の過電圧保護回路。
【請求項９】
前記第１および第２の抵抗器の抵抗が前記半導体チップの基板のバルク抵抗からなる、請求項８に記載の過電圧保護回路。
【請求項１０】
前記過電圧保護デバイスが２端子なだれデバイスである、請求項１に記載の過電圧保護回路。
【請求項１１】
前記なだれデバイスが、約７ボルトの降伏電圧を提供するようにドープされたＰＮ接合である、請求項１０に記載の過電圧保護回路。
【請求項１２】
前記回路が、電圧源に接続するためのコンタクト・パッドと、接地に接続するためのコンタクト・パッドと、通信線路のチップ導体に接続するためのコンタクト・パッドと、前記通信線路のリング導体に接続するためのコンタクト・パッドとを備えた、請求項１に記載の過電圧保護回路。
【請求項１３】
前記半導体チップの一方の面が結合されたリード・フレームと、前記半導体チップの反対側の面の様々な半導体領域を１つに短絡するための複数のプリフォームとをさらに備えた、請求項１に記載の過電圧保護回路。
【請求項１４】
前記半導体チップ、前記プリフォームおよび前記リード・フレームの少なくとも一部をカプセル封じするためのカプセル封じ材料をさらに備えた、請求項１３に記載の過電圧保護回路。
【請求項１５】
過電圧保護回路であって、
半導体チップと、
前記半導体チップの中に形成された第１の対のダイオードと、
前記第１の対のダイオードの各々に結合されたアノード・コンタクトおよびカソード・コンタクトであって、前記アノード・コンタクトが前記半導体チップの一方の面に形成され、前記カソード・コンタクトが前記半導体チップの反対側の面に形成されたアノード・コンタクトおよびカソード・コンタクトと、
前記半導体チップの中に形成された第２の対のダイオードと、
前記第２の対のダイオードの各々に結合されたアノード・コンタクトおよびカソード・コンタクトであって、前記第２の対のダイオードの前記アノード・コンタクトが前記半導体チップの一方の面に形成され、前記第２の対のダイオードの前記カソード・コンタクトが前記半導体チップの反対側の面に形成されたアノード・コンタクトおよびカソード・コンタクトと
を備え、
前記第１の対のダイオードの前記アノード・コンタクトが前記半導体チップの同じ面に形成され、また、前記第２の対のダイオードの前記アノード・コンタクトが前記半導体チップの反対側の面に形成され、
前記第１の対のダイオードおよび前記第２の対のダイオードがダイオード・ブリッジを形成するように接続され、過電圧保護デバイスが前記半導体チップの中に形成され、かつ、前記ダイオード・ブリッジに接続された過電圧保護回路。
【請求項１６】
前記半導体チップの中に形成された第１の抵抗器および第２の抵抗器であって、前記第１の抵抗器の一方の端子が前記過電圧保護デバイスのカソードに接続され、前記第１の抵抗器のもう一方の端子が外部の第１の基準電圧に接続するように適合され、前記第２の抵抗器の一方の端子が前記過電圧保護デバイスのアノードに接続され、前記第２の抵抗器のもう一方の端子が外部の第２の基準電圧に接続するように適合された第１の抵抗器および第２の抵抗器をさらに備えた、請求項１５に記載の過電圧保護回路。
【請求項１７】
半導体基板の中に過電圧保護回路を形成する方法であって、
前記半導体基板の中に第１の抵抗器および第２の抵抗器を形成するステップと、
前記第１および第２の抵抗器の中に重くドープされた領域を形成するステップであって、前記重くドープされた領域が前記抵抗器に金属コンタクトを形成するように適合されたステップと、
前記第１の抵抗器の１つの重くドープされた領域にＴＶＳデバイスのＰＮ接合を形成するステップであって、それにより前記ＴＶＳデバイスが前記第１の抵抗器の第１の端子に接続されるステップと、
前記半導体基板のコンタクト・パッドに電気接続されるよう、前記第１の抵抗器の第２の端子を形成するステップと、
前記第２の抵抗器の第２の端子を前記ＴＶＳデバイスに接続するステップと、
前記半導体基板の中にダイオード・ブリッジを形成するステップおよび前記ＴＶＳデバイスを前記ダイオード・ブリッジに接続するステップと、
パッケージされたデバイスを形成するために、前記ダイオード・ブリッジ、前記抵抗器および前記ＴＶＳデバイスをカプセル封じするステップと
を含む方法。
【請求項１８】
各ダイオードのカソードが前記半導体基板の一方の面に形成され、各ダイオードのアノードが前記半導体基板の反対側の面に形成されるように前記ブリッジのダイオードを形成するステップをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記半導体基板の一方の面から前記半導体基板の反対側の面にわたって前記第１および第２の抵抗器の各々を形成するステップをさらに含む、請求項１７に記載の方法。
【請求項２０】
前記パッケージされたデバイスのための４つの異なるコンタクト端子を形成するステップをさらに含む、請求項１７に記載の方法。
【請求項２１】
前記半導体基板の同じ面に形成されたカソードおよびアノードを備えた前記ＴＶＳデバイスを形成するステップをさらに含む、請求項１７に記載の方法。
【請求項２２】
前記半導体基板のコンタクト・パッドに電気接続されるよう、前記第２の抵抗器の第２の端子を形成するステップをさらに含む、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に集積回路チップに関し、より詳細には高速線路を過電圧から保護するための集積回路に関する。
【背景技術】
【０００２】
通信線路は、遠隔位置間でデジタルおよびアナログ通信信号を伝送するために使用されている。通信線路は、雷、静電放電、電力線および他の電圧などの損傷電圧にさらされる可能性があるため、このような線路は、線路を過電圧から保護する回路を備えていることがしばしばである。一次過電圧保護デバイスは、高い電圧をより小さい振幅に制限するガス放電管を備えている。二次保護デバイスは、集積回路、半導体デバイスおよび他の電気コンポーネントを損傷しないよう、損傷電圧を安全なレベルにさらに制限するソリッド・ステート・デバイスを備えている。
【０００３】
半導体タイプの過電圧保護デバイスは、さもなければ下流側の回路を損傷し、あるいは破壊することになるサージ電圧および他の過渡電圧から下流側の通信回路を保護するために良好に適合されている。過渡電圧サプレッサ（ＴＶＳ）は、過電圧保護デバイスとして使用するために容易に利用することができる。多くの半導体デバイスは、例えば１００ボルトを超える電圧に対する過電圧保護を提供するために良好に適合されている。このような集積回路のドーピング・レベルは、このような大きさのブレークオーバ電圧または逆降伏電圧を提供するべく容易に達成することができる。これらのより高いブレークオーバ電圧デバイスは、通常、イリノイ州、Ｄｅｓ  Ｐｌａｉｎｅｓ在所のＬｉｔｔｅｌｆｕｓｅからＴｅｃｃｏｒ（商標）で入手することができるＳｉｄａｃｔｏｒ（登録商標）過電圧保護デバイスなどの２端子４層デバイスである。他の２端子なだれ接合デバイスも、イーサネット線路などの低電圧通信線路を過電圧から保護するために良好に適合されている。
【０００４】
通信線路と共に使用される過電圧保護回路は、過電圧保護機能を提供する半導体デバイスを備えることができ、または両方の極性の過電圧に適応するために、ブリッジなどの他の回路と組み合わせた同様のデバイスを備えることができる。過電圧保護デバイスおよび対応する回路を使用して低電圧高速通信線路を保護する場合、保護デバイスおよび回路のキャパシタンスを極めて小さくしなければならない。過電圧保護デバイスおよび対応する回路のキャパシタンスが大きいと、場合によっては、帯域幅が制限され、そのために線路の伝送速度が犠牲になる程度までこれらのキャパシタンスが通信線路に装荷されることになる。
【０００５】
単一パッケージでの過電圧保護デバイスおよび回路の提供は、広く実践されている。例えば、ＴＶＳデバイスをダイオード・ブリッジと共に使用する場合に広く実践されている方法は、ＴＶＳデバイスをブリッジの個々のダイオードと共にまとめてリード・フレームにはんだ付けし、これらのコンポーネントをまとめて１つのパッケージにカプセル封じすることである。１つのセットのダイオードをＰ型基板の中に構築し、他のセットのダイオードを別のＮ型基板の中に構築する方がより容易であるため、ダイオード・ブリッジは、２つの個別チップを備えている場合もある。
【０００６】
複数のコンポーネントを使用した典型的な集積回路パッケージの場合、コンポーネントを個々に取り付け、コンポーネント・デバイスのコンタクト・パッドまたは端子に結合されたワイヤを使用してコンポーネントとコンポーネントの間を相互接続する方法が広く実践されている。複数のコンポーネントのうちの１つまたは複数のコンポーネントのコンタクト・パッドを金属リード・フレームのリード線にはんだ付けすることができる。次に、このアセンブリに、固体化するとリード・フレームおよびリード・フレームに取り付けられたコンポーネントを機械的に保護する液状材料が型に注入される成形プロセスが施される。
【発明の要約】
【０００７】
多くのユーザが数百ないし数千の通信線路を使用している現状では、小形で、かつ、費用有効性の高いパッケージ化過電圧保護デバイスが必要である。また、過電圧保護デバイスを同じ半導体基板の中に製造されたダイオード・ブリッジと共に備えた単一チップ集積回路が必要であることが分かる。さらに、高速低電圧通信線路に過電圧保護機能を提供する過電圧保護集積回路が必要である。また、過電圧保護デバイスの接合容量を小さくするために、過電圧保護回路に電圧バイアスを印加するための準備を有する過電圧保護回路が必要である。
【０００８】
本発明の原理および概念によれば、低電圧高速通信線路を過電圧から保護するように適合された集積過電圧保護回路が開示される。過電圧保護回路には、その接合容量を小さくするためにバイアス電圧が印加されるソリッド・ステート過渡電圧サプレッサが組み込まれている。好ましい実施形態では、過電圧保護デバイスは、ダイオード・ブリッジに接続された一方向ＴＶＳデバイスを備えている。
【０００９】
本発明の一実施形態によれば、第１の回路接合点を形成するためにカソードがまとめて接続された第１の対のダイオードと、第２の回路接合点を形成するためにアノードがまとめて接続された第２の対のダイオードとを備えた過電圧保護回路が開示される。第１および第２の対のダイオードは、ブリッジ回路を画定している。さらに、第１の回路接合点と第２の回路接合点の間に接続された過電圧保護デバイスが含まれている。第１および第２のダイオード対ならびに過電圧保護回路は、半導体チップの中に形成されている。
【００１０】
本発明の他の実施形態によれば、半導体チップと、半導体チップの中に形成された第１の対のダイオードとを備えた過電圧保護回路が開示される。前記第１の対のダイオードの各々に結合されたアノード・コンタクトおよびカソード・コンタクトが提供されており、半導体チップの一方の面にアノード・コンタクトが形成され、半導体チップの反対側の面にカソード・コンタクトが形成されている。第２の対のダイオードが半導体チップの中に形成されている。アノード・コンタクトおよびカソード・コンタクトは、第２の対のダイオードの各々に結合されている。前記第２の対のダイオードのアノード・コンタクトは、半導体チップの一方の面に形成されており、また、第２の対のダイオードのカソード・コンタクトは、半導体チップの反対側の面に形成されている。第１の対のダイオードのアノード・コンタクトは、半導体チップの同じ面に形成されており、また、第２の対のダイオードのアノード・コンタクトは、半導体チップの反対側の面に形成されている。第１の対のダイオードおよび第２の対のダイオードは、ダイオード・ブリッジを形成するように接続されており、また、過電圧保護デバイスは半導体チップの中に形成されており、ダイオード・ブリッジに接続されている。第１の抵抗器および第２の抵抗器が半導体チップの中に形成されている。第１の抵抗器の一方の端子は、過電圧保護デバイスのカソードに接続されており、また、第１の抵抗器のもう一方の端子は、外部の第１の基準電圧に接続するように適合されている。第２の抵抗器の一方の端子は、過電圧保護デバイスのアノードに接続されており、また、第２の抵抗器のもう一方の端子は、外部の第２の基準電圧に接続するように適合されている。
【００１１】
本発明のさらに他の実施形態によれば、半導体基板の中に過電圧保護回路を形成する方法が開示される。この方法には、半導体基板の中に第１の抵抗器および第２の抵抗器を形成するステップと、第１および第２の抵抗器の中に重くドープされた領域を形成するステップが含まれている。重くドープされた領域は、前記抵抗器に金属コンタクトを形成するように適合されている。この方法には、さらに、第１の抵抗器の１つの重くドープされた領域にＴＶＳデバイスのＰＮ接合を形成するステップであって、それによりＴＶＳデバイスが第１の抵抗器の第１の端子に接続されるステップが含まれている。第１の抵抗器の第２の端子は、半導体基板のコンタクト・パッドに電気接続されるように形成される。第２の抵抗器の第１の端子は、ＴＶＳデバイスに接続される。半導体基板の中にダイオード・ブリッジが形成され、ＴＶＳデバイスがダイオード・ブリッジに接続される。ダイオード・ブリッジ、抵抗器およびＴＶＳデバイスがカプセル封じされ、パッケージされたデバイスが形成される。
【００１２】
他の特徴および利点は、添付の図面に示す本発明の好ましい実施形態および他の実施形態についての以下のより詳細な説明から明らかになるであろう。図面に示されている同様の参照文字は、すべての図を通して概ね同じ部品、機能または構成要素を表している。
【発明を実施するための最良の形態】
【００１３】
図１を参照すると、本発明の好ましい実施形態による過電圧保護回路１０の略図が示されている。過電圧保護回路１０は、ダイオード・ブリッジ１２、過渡電圧サプレッサ（ＴＶＳ）の形態の過電圧保護デバイスおよび一対の抵抗器Ｒ１、Ｒ２を備えている。ダイオード・ブリッジ１２は、過電圧保護ＴＶＳデバイスに接続された４つのダイオードＤ１〜Ｄ４を備えている。過電圧保護回路１０は、通信線路チップ回路およびリング回路と共に使用して、さもなければそれらの回路を損傷することになる両極性の過電圧からそれらを保護することができる。一方の線路上の過電圧によって生じる電流は、もう一方の線路へ安全に運搬され、チップ回路またはリング回路のいずれかに接続されている回路によってその方向が変化する。つまり、過電圧保護ＴＶＳデバイスの逆降伏電圧またはブレークオーバ電圧より高い正の極性の過電圧がチップ線路に印加されると、それによって生じる電流は、順方向にバイアスされたダイオードＤ１を通り、導電性過電圧保護ＴＶＳデバイスを逆方向に通り、かつ、順方向にバイアスされたダイオードＤ４を通ってリング線路へ導かれる。ダイオード・ブリッジ１２によって実行される整流機能のため、過電圧保護ＴＶＳデバイスに要求されるのは、一方向導電デバイスであることのみである。
【００１４】
本発明の重要な特徴によれば、過電圧保護回路１０は、バイアス電圧源に接続するための一対のバイアス抵抗器Ｒ１およびＲ２を備えている。バイアス電圧の大きさは、一般的には線路によって運搬される電圧の大きさより大きく、かつ、過電圧保護ＴＶＳデバイスのブレークオーバ電圧または逆降伏電圧の大きさより小さいことが好ましい。バイアス電圧は、抵抗器Ｒ１およびＲ２を介して過電圧保護ＴＶＳデバイスの両端間に印加される。バイアス電圧は、過電圧保護ＴＶＳデバイスの接合容量を小さくし、かつ、過電圧保護回路１０の、例えばイーサネット１０ＢａｓｅＴ線路、１００ＢａｓｅＴ線路または１０００ＢａｓｅＴ線路などの高速通信線路との動作を可能にするには有効である。バイポーラ半導体デバイスの両端間にバイアス電圧が印加されると、その接合容量が小さくなることは良く知られている。バイアス電圧は、高速イーサネット通信線路と共に使用する場合、イーサネット信号の振幅が約２ボルト程度である点で、約５ボルトであることが想定されている。過電圧保護回路１０の総合キャパシタンスは、ダイオードＤ１〜Ｄ４を低キャパシタンス・デバイスとして構築することによってさらに小さくなる。この構造の場合、ダイオードＤ１およびＤ４またはＤ２およびＤ３のキャパシタンスは、過電圧保護ＴＶＳデバイスのキャパシタンスと直列である。したがって、ダイオードの総合キャパシタンスまたは過電圧保護ＴＶＳデバイスの総合キャパシタンスのうちの最も小さいキャパシタンスより小さい総合キャパシタンスが通信線路に提供される。
【００１５】
本発明のさらに他の特徴によれば、過電圧保護回路１０は、単一の半導体チップの中に完全に統合されており、したがってより小さいパッケージおよび費用有効性がより高いパッケージング技法を使用することができ、また、通信線路に過電圧保護を提供するための空間が減少する。本発明の好ましい実施形態では、過電圧保護回路１０は、図２に示すようなＳＯ−８パッケージ１６に実装することが想定されている。しかしながら、過電圧保護回路１０は、多くの他のタイプおよび形状のパッケージに実装することができる。ＪＥＤＥＣ規格によれば、ＳＯ−８パッケージ１６は、参照数表示１８で示されている８つのコンタクト端子を備えたロー・プロファイル・パッケージである。過電圧保護回路１０を具体化した集積回路は、はんだ付けまたは他の方法で、コンタクト端子１８を有するリード・フレームに電気結合され、該集積回路を機械的に保護するために、適切なカプセル封じ材料２０でカプセル封じされている。ＳＯ−８パッケージの場合、コンタクト端子１８は、パッケージ１６の両側に、カプセル封じ材料２０の外側へ突出しており、例えば印刷回路基板などの、対応する、間隔を隔てたコンタクト・パッドにはんだ付けすることができる。
【００１６】
図３は、本発明の一実施形態に従って構築された集積回路チップ２２を示したものである。一実施形態によれば、集積回路チップ２２のサイズは、約１２０×１６０ミル、厚さ１０ミルである。図には、過電圧保護回路１０の様々なコンポーネントの配置が示されている。この構造の過電圧保護回路１０の場合、ダイオードＤ１〜Ｄ４は、半導体基板２４の中に、その頂面から底面にわたって構築されている。表面デバイスを形成するのではなく、ダイオードＤ１〜Ｄ４は、より高い電流運搬能力を提供するために、半導体基板２４を貫通して構築されている。例えば通信線路への落雷に起因する過電圧によって生じるサージ電流を運搬するためには、ダイオードＤ１〜Ｄ４ならびに過電圧保護デバイスＴＶＳは、継続期間が短い、最大１００アンペアまたはそれ以上のサージ電流に耐えることができることが好ましい。
【００１７】
図３には、ダイオードＤ１〜Ｄ４の頂部集積回路コンタクト・パッドが示されており、また、チップ２２の底部コンタクト・パッドは図７に示されている。詳細には、数表示２６は、ダイオードＤ１の頂部金属コンタクト・パッドを識別しており、また、数表示２８は、底部金属コンタクト・パッドを識別している。集積回路チップ２２の頂面のコンタクト・パッド２６は、ガラス・パッシベーション層のリップ３０で取り囲まれている。チップ２２の底部の選択された表面に形成されたガラス・パッシベーション層は、同じく、底部コンタクト・パッド２８の周囲のリップ３２を形成している。図３および７には示されていないが、ガラス・パッシベーション層は、様々なコンポーネントを互いに電気的に分離する役割を果たしている半導体基板２４のＰ＋分離拡散領域３４を覆っている。基板２４の中の各コンポーネントを取り囲んでいる分離拡散領域３４の縁は、例えばダイオードＤ１を取り囲んでいる長方形破線３６などの破線空間で示されている。図７に示すチップ２２の底部にも分離拡散領域３４の同じ縁３６が示されている。したがって分離拡散領域３４は、半導体基板２４の一方の面から基板２４のもう一方の面まで展開している。他のダイオードＤ２〜Ｄ４も、半導体基板２４の一方の面から半導体基板２４のもう一方の面にわたって形成されており、同様の方法で分離され、かつ、パッシベートされている。以下でより詳細に説明するように、ダイオードＤ１およびＤ２のカソードは、半導体基板２４の一方の面に形成されており、また、ダイオードＤ３およびＤ４のカソードは、半導体基板２４の反対側の面に形成されている。
【００１８】
抵抗器Ｒ１およびＲ２は、半導体基板２４の一方の面から反対側の面にわたって、半導体基板２４を貫通して形成されている。抵抗器Ｒ１およびＲ２の抵抗は、抵抗器電流が流れる半導体基板２４の断面積および厚さ、ならびに基板２４を形成している半導体材料の抵抗率によって決まる。好ましい実施形態では、各抵抗器の抵抗は同じであり、その範囲は約１００〜５００オーム＊ｃｍである。好ましい形態では、抵抗器の抵抗は約２００オームである。抵抗器Ｒ１およびＲ２は、バイアス電圧源を通信線路から分離するべく機能している。抵抗器Ｒ１およびＲ２は、それぞれ、頂部金属コンタクト・パッドおよび底部金属コンタクト・パッドと共に構築されている。抵抗器Ｒ１は、頂部コンタクト・パッド３８および底部コンタクト・パッド４０を備えている。同様に、抵抗器Ｒ２は、頂部コンタクト・パッド４２および底部コンタクト・パッド４４を備えている。
【００１９】
過電圧保護ＴＶＳデバイスは、過電圧保護ＴＶＳデバイスのアノードに接続された単一の頂部コンタクト・パッド４６のみを有している。過電圧保護ＴＶＳデバイスのカソードは、集積回路チップ２２内の抵抗器Ｒ１に接続された半導体領域である。以下でより詳細に説明するように、過電圧保護ＴＶＳデバイスは、約７ボルトの逆降伏電圧を達成するべくアノード領域およびカソード領域が適切なレベルでドーピングされた２層２端子なだれ接合デバイスである。本発明の原理および概念によれば、Ｓｉｄａｃｔｏｒデバイスおよびサイリスタを始めとする他のソリッド・ステート過電圧保護デバイスを使用することも可能であることを理解されたい。また、ダイオードは、本発明の好ましい実施形態に関連して説明されているが、このようなダイオードは、半導体基板の中に形成された他のデバイスのＰＮ接合であってもよい。
【００２０】
添付の図面の図４を参照すると、図３の線４−４に沿って取った半導体基板２４の横断面図が示されている。基板２４のこの断面には、ダイオードＤ１およびＤ３の構造が示されている。開始半導体材料は、ウェハ全体に一様なＮドーピングを有する５０オーム・ウェハ（図示せず）として選択されている。図４に示されている半導体基板２４すなわちチップは、ウェハの中に形成されている多くのチップのうちの１つである。
【００２１】
最初に、半導体チップ２２の、チップ２２を貫通してＰ＋分離拡散を形成すべき領域を画定するために、ウェハの両面がマスクされる。次に、マスク中の開口に付着処理が施され、露出している半導体材料の表面に高ドーズ量のｐ型不純物が付着される。次に、高温条件下での長時間にわたる拡散ドライブ・プロセスがウェハに施され、それにより重くドープされたＰ＋不純物がウェハの両面からウェハ中に拡散する。このＰ＋拡散により、半導体チップ２２内のコンポーネントを電気的に分離するための分離が形成される。拡散ドライブ・プロセスは、Ｐ＋不純物がウェハ中の十分な深さまでドライブされ、ウェハの中間で鉢合わせして重畳し、それにより砂時計の形が形成されるまで継続される。これは、図４〜６に示すＰ＋拡散領域３４によって示されている。Ｐ＋拡散領域３４の縁３６（図４）は、図３に示す破線３６を形成している。Ｐ＋拡散領域３４の境界は、図３および７に示すコンポーネントの各々の周囲の破線で示されている。半導体基板２４を完全に貫通して展開しているＰ＋拡散領域は、Ｎ−基板２４と接合を形成しており、したがって、上で言及したように、コンポーネントとコンポーネントの間の電気分離を提供している。
【００２２】
ダイオードＤ１のカソード４８およびダイオードＤ３のカソード５０などの重くドープされたＮ＋領域を形成するための開口を画定するために、半導体基板２４の両面がマスクされる。図には示されていないが、ダイオードＤ２およびＤ４のカソードは、同様の方法で同時に半導体基板２４の中に形成される。ダイオードＤ１およびＤ２のカソードは、半導体基板２４の頂面に形成され、また、ダイオードＤ３およびＤ４のカソードは、半導体基板２４の底面に同時に形成される。
【００２３】
また、マスクには、図５に示すＮ＋領域５２および５４を形成するための開口も含まれている。重くドープされたこれらの半導体領域は、抵抗器Ｒ１への金属コンタクトの形成を容易にしている。他の金属を使用することも可能であるが、使用される金属はニッケルである。Ｎ＋領域５２および５４は、ダイオードＤ１〜Ｄ４のための他のダイオード・カソード領域４８および５０の形成と同時に形成される。Ｎ型ドーパントには、リンまたは他の適切な任意のドーパントを使用することができる。最後に、重くドープされた界面を抵抗器Ｒ２に提供して、該抵抗器Ｒ２の上に金属コンタクトを形成するために、半導体基板２４の両面にＮ＋領域５６および５８が形成される。
【００２４】
図５から分かるように、過電圧保護ＴＶＳデバイスのカソード５３は、領域５２の一部として形成される。しかしながら、Ｎ＋領域５２の方が半導体基板２４の他のＮ＋領域より深く形成されるため、５２および５３によって識別されている領域にＮ＋不純物を拡散させるプロセスを実行するために最初にＮ＋領域５２がマスクされる。過電圧保護ＴＶＳデバイスのＰ＋アノードは、Ｎ＋領域５２および５３の一部の中に形成されるため、Ｎ＋領域５２および５３は他のＮ＋領域より深い。次に、上で説明したように、半導体基板２４の他のＮ＋領域が形成されると、５２および５３によって識別されている領域に第２の拡散が実行される。それにより、他のＮ＋領域より深い領域５２および５３が半導体基板２４の中に形成される。
【００２５】
ウェハの各々の面からカソード／コンタクト界面マスクが除去され、アノード・マスクがウェハに適用される。このマスクがエッチングされ、ダイオードＤ１〜Ｄ４のアノードを形成するための開口ならびに過電圧保護ＴＶＳデバイスのアノードを形成するための開口が画定される。ダイオードＤ１〜Ｄ４のアノードは、軽くドープされたＮ−基板２４の中に形成され、一方、ＴＶＳアノード６６は、半導体基板２４のＮ＋領域５３に形成される。ホウ素ドーパントもしくはガリウム・ドーパントまたは他の適切なドーパントをＰ型不純物として使用することができる。Ｎ型不純物およびＰ型不純物の濃度は、約７ボルトの逆降伏電圧を有する接合６０が達成されるように選択される。Ｐ型ドーパントがマスク開口中にドライブされる拡散プロセスにより、同じくダイオードＤ１のＰ＋領域６２（図４）が形成され、また、ダイオードＤ３のＰ＋領域６４が形成される。図には示されていないが、対応するダイオードＤ２およびＤ４のＰ＋アノード領域が形成される。ダイオードＤ１およびＤ２のアノードは、半導体基板２４の同じ面に形成され、また、ダイオードＤ３およびＤ４のアノードは、半導体基板２４の反対側の面に形成される。重くドープされたＰ＋不純物を使用したダイオード・アノードの形成に加えて、その領域の重くドープされたＰ＋表面によって、ダイオード・アノードにニッケル・コンタクトを形成するための優れた界面が提供される。
【００２６】
図６は、図３の線６−６に沿って取った半導体基板２４の横断面図である。ダイオードＤ３の断面は、図４に示す断面と同じであり、また、抵抗器Ｒ２の断面は、図５に示す断面と同じである。上で言及したように、ダイオードＤ３およびＤ４は、まったく同じ方法で構築されており、Ｎ＋カソード５０および６８は、半導体基板２４の底面に形成され、また、Ｐ＋アノード６４および７０は、半導体基板２４の頂面に形成されている。
【００２７】
次に、ウェハが酸化環境にさらされ、半導体材料の表面が酸化してシリコン酸化膜が形成される。シリコン酸化膜がマスクされ、かつ、エッチングされ、格子網またはトレンチが形成される領域を画定する開口が形成される。これらのトレンチによって、ウェハの個々のチップ２２の間、ならびに個々のチップ２２上に形成されたコンポーネント間に格子構造が形成される。格子構造は、マスクされていない格子領域のウェハをチップ２２の半導体材料の中までエッチングすることによって形成される。チップ２２は、重くドープされたＰ＋領域およびＮ＋領域を貫通して、軽くドープされたＮ−基板２４の中までエッチングされる。この格子構造によって、ウェハの両面の半導体材料中にトレンチが形成される。これらのトレンチは、図４〜６の横断面図に示されている。
【００２８】
次に、半導体チップ２２の頂部トレンチおよび底部トレンチの露出表面がガラス・パッシベーション材料でパッシベートされる。標準リードアルミノボロシリケート・ガラス絶縁およびパッシベーション材料（ｓｔａｎｄａｒｄ  ｌｅａｄａｌｕｍｉｎｏｂｏｒｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ  ｉｎｓｕｌａｔｉｎｇ  ａｎｄ  ｐａｓｓｉｖａｔｉｎｇ  ｍａｔｅｒｉａｌ）であることが好ましい。このパッシベーションにより、トレンチによって露出した様々な半導体領域の縁が密閉される。図４に示す中央の頂部トレンチの表面を覆っているパッシベーションは、数表示８８で識別されており、頂部トレンチおよび底部トレンチは、すべて同じ方法でパッシベートされていることは理解されよう。パッシベーション・プロセスの間、ガラス材料によってシリコン酸化膜マスクの上隅にリップが形成される。このリップは、図４に参照数表示３０で示されており、また、図３および７に、陰影が施された長方形の輪で示されている。図５に示すように、ＴＶＳデバイスのＰ＋領域６６およびＮ＋領域５３によって画定される接合の上に環状形ガラス・パッシベーション８６が形成される。ガラス・パッシベーション・ステップが完了すると、適切なエッチングによってシリコン酸化膜マスクが除去される。
【００２９】
半導体基板２４の処理の次のステップで、半導体チップ２２の両方の表面に金属コンタクトが形成される。半導体基板２４の頂部に形成された頂部金属コンタクト領域は、図３に、頂部ダイオード・コンタクト・パッド２６（Ｄ１）、７２（Ｄ２）、７４（Ｄ３）および７８（Ｄ４）として示されている。抵抗器Ｒ１およびＲ２の頂部コンタクトは、コンタクト・パッド３８（Ｒ１）および４２（Ｒ２）を備えている。過電圧保護ＴＶＳデバイスの頂部コンタクト・パッドは、数表示４６で示されている。半導体基板２４の底部に形成された底部金属コンタクト領域は、図７に、底部ダイオード・コンタクト・パッド２８（Ｄ１）、８０（Ｄ２）、８４（Ｄ３）および８２（Ｄ４）として示されている。抵抗器Ｒ１およびＲ２の底部コンタクトは、コンタクト・パッド４０（Ｒ１）および４４（Ｒ２）を備えている。過電圧保護ＴＶＳデバイスの底部金属コンタクトは存在していない。金属コンタクトは、半導体チップ２２の表面全体にニッケル金属をめっきすることによって、あるいはニッケル金属を付着させることによって、重くドープされた様々なＰ＋領域およびＮ＋領域の上に形成される。ニッケル金属は、ガラス・パッシベーション領域には粘着せず、コンタクト領域を画定している残りの半導体領域にのみ粘着する。ニッケル材料として金属が選択され、従来の半導体処理方法を使用して付着またはめっきされる。また、図４〜６には様々な金属コンタクトが示されている。次に、ウェハを個々の半導体チップ２２に分割するために、ウェハが個々のチップ２２の周りでスクライビングされ、かつ、分断される。
【００３０】
本発明による過電圧保護回路１０を具体化した個々のチップ２２は、リード・フレーム部材にはんだ付けされる。また、チップ２２のコンポーネント間の相互接続を提供するために、金属プリフォームがチップ２２の様々なコンタクト・パッドに取り付けられる。図８および図９はこれを示したものである。最初に、半導体チップ２２の頂部コンタクト・パッドおよび底部コンタクト・パッドにはんだペーストが塗布される。
【００３１】
図７は半導体チップ２２の底面を示したものであり、また、図８は、リード・フレーム部材に取り付けられた半導体チップ２２の底面を示したものである。リード・フレーム部材９０は、対応するダイオードＤ２およびＤ４の底部コンタクト・パッド８０および８２にはんだ付けされており、したがってダイオードＤ２のアノードをダイオード４のカソードに短絡している。これが、図１に示す導体９８である。リード・フレーム部材９２は、抵抗器Ｒ１の底部コンタクト・パッド４０に取り付けられている。リード・フレーム部材９２は、図１に示す導体１００を画定している。リード・フレーム部材９４は、抵抗器Ｒ２の底部コンタクト・パッド４４に取り付けられている。このリード・フレーム部材９４は、図１に示す導体１０２を画定している。最後に、ダイオードＤ１およびＤ３の底部コンタクト・パッド２８および８４は、リード・フレーム部材９６に取り付けられている。リード・フレーム部材９６は、図１に示す導体１０４を画定しており、ダイオードＤ１のアノードをダイオードＤ３のカソードに接続している。
【００３２】
図８には、ＳＯ−８パッケージに実装する際に使用されることになるリード・フレーム部材のコンタクト端子部材が示されている。コンタクト端子１および８のいずれかまたはそれらの両方を通信線路のチップ線路導体に接続することができる。コンタクト端子４または５のいずれかあるいはそれらの両方を通信線路のリング導体に接続することができる。コンタクト端子６および７のいずれかまたはそれらの両方をバイアス電圧源の正の端子に接続することができる。最後に、コンタクト端子２および３のいずれかまたはそれらの両方をバイアス電圧源の接地端子に接続することができる。
【００３３】
図１に示す回路を形成するための半導体チップ２２のコンタクト・パッド間の他の相互接続は、図９に示すように、金属プリフォームを使用して実施される。金属プリフォームは、半導体チップ２２の頂部コンタクト・パッドに取り付けられている。金属プリフォーム１０６は、コンタクト・パッド２６（Ｄ１）、３８（Ｒ１）および７２（Ｄ２）に取り付けられている。金属プリフォーム１０６は、事実上、図１に示す回路の導体１０８を画定している。金属プリフォーム１１０は、頂部コンタクト・パッド７４（Ｄ３）、４６（ＴＶＳ）、４２（Ｒ２）および７８（Ｄ４）に取り付けられている。金属プリフォーム１１０は、事実上、図１に示す導体１１２を画定している。半導体チップ２２がリード・フレーム部材および金属プリフォームに固着されると、アセンブリにリフローはんだ付けプロセスが実施され、頂部コンタクト・パッドおよび底部コンタクト・パッドが対応する金属プリフォームおよびリード・フレーム部材にはんだ付けされる。次に、リード・フレームのコンタクト端子がリード・フレーム・キャリヤから切断され、ＳＯ−８パッケージに合致する構成に曲げられる。次に、パッケージされたチップがリード・フレーム・キャリヤから除去され、その機能が試験される。
【００３４】
以上、過電圧保護回路を微小パッケージに組み込む技法および対応する集積回路チップを開示した。半導体基板の面と面の間に大電流運搬ダイオードが製造され、２つのダイオード・カソードが半導体基板の一方の面に形成され、２つのダイオード・アノードが半導体基板の反対側の面に形成される。大電流ＴＶＳデバイスが、一方の端子が金属コンタクトに接続され、もう一方の端子がバイアス抵抗器に内部接続された表面デバイスとして形成される。バイアス抵抗器は、ドープされた半導体領域として形成され、ＴＶＳデバイスの接合容量を小さくするためにバイアス電圧源に接続するように適合されている。過電圧保護回路は、費用有効性の高い過電圧保護デバイスを提供するために、その全体が単一の半導体チップの中に統合され、かつ、パッケージ化されている。
【００３５】
以上、特定の回路、半導体構造およびパッケージ化デバイスを参照して本発明の好ましい実施形態および他の実施形態を開示したが、特許請求の範囲の各請求項によって定義されている本発明の精神および範囲を逸脱することなく、エンジニアリング選択の問題として多くの細部変更を加えることができることを理解されたい。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態の過電圧保護回路を略電気形態で示す図である。
【図２】本発明によるパッケージ化過電圧保護回路の等角図である。
【図３】本発明の特徴を具体化した半導体チップの上面図である。
【図４】図３に示す集積回路チップの線４−４に沿って取った横断面図である。
【図５】図３に示す集積回路チップの線５−５に沿って取った横断面図である。
【図６】図３に示す集積回路チップの線６−６に沿って取った横断面図である。
【図７】図３に示す集積回路チップの底面図である。
【図８】リード・フレーム部材への底部コンタクト・パッドの接続を示す集積回路チップの底面図である。
【図９】集積回路の頂部コンタクト・パッドを相互接続するプリフォーム部材を備えた集積回路チップの上面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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