(57)【要約】  トレンチゲートの電界効果トランジスタは以下のように形成される。トレンチが半導体領域に形成され、当該トレンチの側壁及び底部をライニングしかつ当該トレンチに隣接するメサ領域上に伸長する誘電層が形成される。導電性シード層が前記誘電層上の前記トレンチの一部に形成される。低抵抗材料が前記導電性シード層上に成長せしめられ、前記低抵抗材料は前記導電性シード層に対して選択的である。
2009526410.tif 000002
【特許請求の範囲】
【請求項１】
トレンチゲート電界効果トランジスタの製造方法であって、
半導体領域にトレンチを形成するステップと、
前記トレンチの側壁及び底部をライニングして前記トレンチに隣接するメサ領域に伸長する誘電層を形成するステップと、
前記誘電層の上のトレンチの底部に導電性シード層を形成するステップと、
低抵抗材料を前記導電性シード層上に成長せしめるステップであって、前記低抵抗材料が前記導電性シード層に対して選択的であるステップと、
を含むことを特徴とする方法。
【請求項２】
請求項１記載の方法であって、前記導電性シード層及び前記低抵抗材料がゲート電極の少なくとも一部を形成することを特徴とする方法。
【請求項３】
請求項１記載の方法であって、前記半導体領域が第１導電タイプの基板及び前記基板上の第１導電タイプのシリコン領域を含み、前記シリコン領域が前記基板よりも低いドーピング濃度であり、
前記シリコン領域内に第２導電タイプのウェル領域を形成するステップであって、前記導電性シード層が前記ウェル領域の底部表面より下に上面をもつステップをさらに含むことを特徴とする方法。
【請求項４】
請求項１記載の方法であって、前記半導体領域が第１導電タイプの基板を含み、
前記基板上に前記基板よりも低いドーピング濃度の前記第１導電タイプのエピタキシャル層を生成するステップであって、前記エピタキシャル層が半導体領域の上部を形成するステップと、
前記エピタキシャル層内に第２導電タイプのウェル領域形成するステップと、
前記トレンチに隣接する前記ウェル領域内に第１導電タイプのソース領域を形成するステップと、
をさらに含むことを特徴とする方法。
【請求項５】
請求項１記載の方法であって、前記低抵抗材料が前記トレンチに隣接するメサ領域上面よりも下の高さまで成長せしめられることを特徴とする方法。
【請求項６】
請求項１記載の方法であって、導電性シード層を形成する前記ステップが、
ポリシリコン層を蒸着して前記トレンチを充填するステップと、
前記トレンチ内のポリシリコン層を陥没せしめるステップと、
を含むことを特徴とする方法。
【請求項７】
請求項６記載の方法であって、前記ポリシリコン層がｉｎ−ｓｉｔｕドーピングされてさらに導電性が高められる方法。
【請求項８】
請求項１記載の方法であって、前記導電性シード層が金属及び金属化合物の１つからなることを特徴とする方法。
【請求項９】
請求項１記載の方法であって、前記導電性シード層を形成する前に前記トレンチの底部に沿って厚い底部誘電層を形成するステップをさらに含むことを特徴とする方法。
【請求項１０】
シールドゲート電界効果トランジスタの製造方法であって、
半導体領域にトレンチを形成するステップと、
前記トレンチの下部側壁及び底部をシールド誘電体でライニングするステップと、
前記トレンチの下部をシールド電極で充填するステップと、
前記シールド電極上に電極間誘電層を形成するステップと、
トレンチの上部側壁をライニングしかつ前記トレンチに隣接するメサ領域まで伸長する誘電層を形成するステップと、
前記電極間誘電層上に導電性シード層を形成するステップと、
前記導電層上に低抵抗材料を成長せしめるステップであって、前記低抵抗材料は前記シード層に対して選択的であるステップと、
を含むことを特徴とする方法。
【請求項１１】
請求項１０記載の方法であって、前記導電性シード層及び低抵抗材料がゲート電極の少なくとも一部を形成することを特徴とする方法。
【請求項１２】
請求項１０記載の方法であって、前記半導体領域が第１導電タイプの基板及び前記基板上の第１導電タイプのシリコン領域を含み、前記シリコン領域が前記基板よりも低いドーピング濃度であり、
前記シリコン領域内に第２導電タイプのウェル領域を形成するステップであって、前記導電性シード層が前記ウェル領域の下面より下に上面を有するステップをさらに含む方法。
【請求項１３】
請求項１０記載の方法であって、前記半導体領域が第１導電タイプの基板を含み、
前記基板上に前記基板よりも低いドーピング濃度の前記第１導電タイプのエピタキシャル層を形成するステップと、
前記エピタキシャル層内に第２導電タイプのウェル領域を形成するステップと、
前記ウェル領域内に前記第１導電タイプのソース領域を形成するステップと、
をさらに含む方法。
【請求項１４】
請求項１０記載の方法であって、低抵抗材料が前記トレンチと隣接するメサ領域の上面よりも下の高さまで成長せしめられることを特徴とする方法。
【請求項１５】
請求項１０記載の方法であって、導電性シード層を形成するステップが、
ポリシリコン層を蒸着して前記トレンチを充填するステップと、
前記トレンチ内の前記ポリシリコン層を陥没せしめるステップと、
を含むことを特徴とする方法。
【請求項１６】
請求王１５記載の方法であって、前記ポリシリコン層がｉｎ−ｓｉｔｕドーピングされてさらに導電性が高められることを特徴とする方法。
【請求項１７】
請求項１０記載の方法であって、前記導電性シード層が金属及び金属化合物の１つからなることを特徴とする方法。
【請求項１８】
請求項１０記載の方法であって、前記誘電層がゲート誘電層でありかつ前記シールド誘電体が前記ゲート誘電層よりも厚いことを特徴とする方法。
【請求項１９】
トレンチゲート電界効果トランジスタの製造方法であって、
シリコン領域にトレンチを形成するステップと、
前記トレンチ側壁をライニングするが前記トレンチ底部に沿っては不連続な第１誘電層を形成するステップであって、前記トレンチ底部に沿った前記シリコン領域の表面が露出せしめられるステップと、
低抵抗材料を前記シリコン領域の前記露出した表面上に直接成長せしめるステップであって、前記低抵抗材料が前記トレンチ底部に沿って露出したシリコンに対して選択的であるステップと、
前記トレンチ内に酸素を注入して前記低抵抗材料と前記トレンチ底部に沿った前記露出したシリコン領域との間に第２誘電層を形成するステップであって、前記低抵抗材料が前記第１及び第２誘電層によって前記シリコン領域から完全に絶縁されるステップと、
を含むことを特徴とする方法。
【請求項２０】
請求項１９記載の方法であって、第１誘電層を形成するステップが、
前記トレンチの側壁及び底部をライニングする第１誘電層を形成するステップと、
前記トレンチ底部に沿って伸長する前記第１誘電層の一部を除去するステップであって、前記トレンチ底部に沿ったシリコン領域の表面が露出するステップと、
を含むことを特徴とする方法。
【請求項２１】
請求項２０記載の方法であって、前記除去ステップが、
異方性エッチングを使用して前記第１領域をエッチングして前記第１誘電層の水平方向に伸長する部分を除去するステップを含むことを特徴とする方法。
【請求項２２】
請求項２０記載の方法であって、
前記第１誘電層の前記トレンチ側壁に沿って伸長する部分上にのみ保護層を形成するステップと、
前記保護層によって保護されていない第１誘電層の一部が除去されるステップであって、トレンチ底部に沿ったシリコン領域の表面が露出するステップと、
をさらに含む方法。
【請求項２３】
請求項２２記載の方法であって、前記第１誘電層が酸化物からなりかつ前記保護層が窒化物からなることを特徴とする方法。
【請求項２４】
請求項１９記載の方法であって、前記低抵抗材料が前記トレンチに収容されているゲート電極の少なくとも一部を形成することを特徴とする方法。
【請求項２５】
請求項１９記載の方法であって、前記シリコン領域が第１導電タイプの基板を含み、
前記基板上に前記基板よりもドーピング濃度が低い前記第１導電タイプのエピタキシャル層を形成するステップであって、前記エピタキシャル層がシリコン領域の上側部分を形成するステップと、
前記エピタキシャル層内に第２導電タイプのウェル領域を形成するステップと、
前記トレンチに隣接する前記ウェル領域内に前記第１導電タイプのソース領域を形成するステップと、
をさらに含む方法。
【請求項２６】
請求項１９記載の方法であって、前記低抵抗材料が前記トレンチに隣接する前記シリコン領域の上面よりも下の高さまで成長せしめられることを特徴とする方法。
【請求項２７】
請求項１９記載の方法であって、前記低抵抗材料がｉｎ−ｓｉｔｕドーピングされたポリシリコンを含むことを特徴とする方法。
【請求項２８】
トレンチゲート電界効果トランジスタの製造方法であって、
シリコン領域内にトレンチを形成するステップと、
前記トレンチ側壁及び底部をライニングしかつ前記トレンチに隣接する前記シリコン領域の表面上まで伸長する誘電層を形成するステップと、
トレンチ側壁及び底部に沿って伸長しかつ前記トレンチに隣接する前記シリコン領域の表面上まで伸長する導電層を形成するステップであって、前記導電層の水平に伸長する部分が垂直に伸長する部分より厚いステップと、
前記導電層の前記垂直に伸長する部分を完全に除去するステップであって、残留した前記誘電層の水平に伸長する部分が前記トレンチ底部に沿って伸長して導電性シード層を形成する部分を含むステップと、
前記導電層上に直接低抵抗材料を成長せしめるステップであって、前記低抵抗材料が前記導電性シード層に対して高度に選択的であるステップと、
を含むことを特徴とする方法。
【請求項２９】
請求項２８記載の方法であって、前記導電層を形成するステップが指向性蒸着を用いて前記導電層を蒸着するステップを含むことを特徴とする方法。
【請求項３０】
請求項２９記載の方法であって、前記導電層がｉｎ−ｓｉｔｕドーピングされたポリシリコンを含むことを特徴とする方法。
【請求項３１】
請求項２８記載の方法であって、前記完全に除去するステップが前記導電層を等方性エッチングするステップを含むことを特徴とする方法。
【請求項３２】
請求項２８記載の方法であって、
前記トレンチ側壁に沿って伸長する誘電層部分上に側壁保護スペーサーを形成しするステップと、
前記シード層上に保護層を形成するステップと、
前記導電層をエッチングして前記シリコン領域の表面上に伸長する前記導電層の保護されていない部分を除去するステップと、
をさらに含む方法。
【請求項３３】
請求項３２記載の方法であって、前記誘電層が酸化物からなり、前記側壁保護スペーサーが窒化シリコンからなりかつ前記シード層上の前記保護層がフォトレジストからなることを特徴とする方法。
【請求項３４】
請求項２８記載の方法であって、前記導電性シード層及び低抵抗材料がゲート電極の少なくとも一部を形成することを特徴とする方法。
【請求項３５】
請求項２８記載の方法であって、前記シリコン領域が第１導電タイプの基板及び前記基板上の第１導電タイプのエピタキシャル層からなり、前記エピタキシャル層が前記基板よりも低いドーピング濃度であり、
第２導電タイプのウェル領域を前記エピタキシャル層内に形成するステップであって、前記導電性シード層が前記ウェル領域の下面より下に上面を有するステップをさらに含む方法。
【請求項３６】
請求項２８記載の方法であって、前記シリコン領域が第１導電タイプの基板からなり、
前記基板上に前記基板よりもドーピング濃度が低い第１導電タイプのエピタキシャル層を形成するステップであって、前記エピタキシャル層が前記シリコン領域の上部を形成するステップと、
前記エピタキシャル層内に第２導電タイプのウェル領域を形成するステップと、
前記トレンチに隣接する前記ウェル領域内に前記第１導電タイプのソース領域を形成するステップと、
をさらに含む方法。
【請求項３７】
請求項２８記載の方法であって、前記低抵抗材料が前記トレンチに隣接する前記シリコン領域の上面より下の高さまで成長せしめられることを特徴とする方法。
【請求項３８】
請求項２８記載の方法であって、前記導電性シード層が金属及び金属化合物の１つからなることを特徴とする方法。
【請求項３９】
請求項２８記載の方法であって、前記導電層を形成するより前に前記トレンチの底部に沿って厚い底部誘電体を形成するステップをさらに含む方法。
【請求項４０】
請求項２８記載の方法であって、
前記導電層を形成するより前に前記トレンチに隣接する前記シリコン領域の表面上にリフトオフ層を形成するステップと、
前記完全に除去するステップの後に前記リフトオフ層をエッチングして前記リフトオフ層上に伸長する前記導電層の一部を除去するステップと、
をさらに含む方法。
【請求項４１】
シールドゲート電界効果トランジスタの製造方法であって、
シールド誘電層によってトレンチの下部側壁及び底部をライニングするステップと、
シールド電極によって前記トレンチの下部を充填するステップと、
前記シールド電極上に電極間誘電層を形成するステップと、
トレンチ上部側壁をライニングしかつ前記トレンチに隣接する前記シリコン領域上に伸長する誘電層を形成するステップと、
トレンチ上部側壁に沿って伸長しかつ前記電極間誘電体及び前記トレンチに隣接する前記シリコン領域の表面上に伸長する導電層を形成するステップであって、前記導電層の水平に伸長する部分が垂直に伸長する部分より厚いステップと、
前記導電層の前記垂直に伸長する部分を完全に除去するステップであって、残留した前記導電層の水平方向に伸長する部分が、導電性シード層を形成する前記電極間誘電層上に水平方向に伸長する部分を含むステップと、
前記導電性シード層上に直接的に低抵抗材料を成長せしめるステップであって、前記低抵抗材料が前記シード層に対して高度に選択的であるステップと、
を含むことを特徴とする方法。
【請求項４２】
請求項４１記載の方法であって、前記導電層を形成するステップが、指向性蒸着を用いて前記導電層を蒸着するステップを含むことを特徴とする方法。
【請求項４３】
請求項４２記載の方法であって前記導電層がｉｎ−ｓｉｔｕドーピングされたポリシリコンからなることを特徴とする方法。
【請求項４４】
請求項４１記載の方法であって、前記完全に除去するステップが前記導電層を等方性エッチングするステップを含むことを特徴とする方法。
【請求項４５】
請求項４１記載の方法であって、
前記誘電層の前記トレンチ上部側壁に沿って伸長する部分上に側壁保護スペーサーを形成するステップと、
前記シード層上に保護層を形成するステップと、
前記導電層をエッチングして前記シリコン領域の表面上に伸長する前記導電層の保護されていない部分を除去するステップと、
を含むことを特徴とする方法。
【請求項４６】
請求項４５記載の方法であって、前記誘電層が酸化物からなり、前記側壁保護スペーサーが窒化シリコンからなり、前記シード層上の前記保護層がフォトレジストからなることを特徴とする方法。
【請求項４７】
請求項４１記載の方法であって、前記導電性シード層及び低抵抗材料がゲート電極の少なくとも一部を形成することを特徴とする方法。
【請求項４８】
請求項４１記載の方法であって、前記シリコン領域が第１導電タイプの基板及び前記基板上の前記第１導電タイプのエピタキシャル層からなり、前記エピタキシャル層が前記基板よりも低いドーピング濃度であり、
第２導電タイプのウェル領域を前記エピタキシャル層内に形成するステップであって、前記導電性シード層が前記ウェル領域の下面よりも下に上面を有するステップをさらに含むことを特徴とする方法。
【請求項４９】
請求項４１記載の方法であって、前記シリコン領域が第１導電タイプの基板からなり、
前記基板上に前記基板よりもドーピング濃度が低い第１導電タイプのエピタキシャル層を形成するステップであって、前記エピタキシャル層が前記シリコン領域の上部を形成するステップと、
第２導電タイプのウェル領域を前記エピタキシャル層内に形成するステップと、
前記第１導電タイプのソース領域を前記トレンチに隣接する前記ウェル領域内に形成するステップと、
をさらに含むことを特徴とする方法。
【請求項５０】
請求項４１記載の方法であって、前記低抵抗材料が前記トレンチに隣接する前記シリコン領域の上面よりも下の高さまで成長せしめられることを特徴とする方法。
【請求項５１】
請求項４１記載の方法であって前記導電性シード層が金属及び金属化合物の１つからなることを特徴とする方法。
【請求項５２】
トレンチゲート電界効果トランジスタの製造方法であって、
シリコン領域内にトレンチを形成するステップと、
前記トレンチの側壁及び底部をライニングする誘電層を形成するステップと、
前記トレンチ内に陥没せしめられたポリシリコン層を形成するステップと、
前記陥没せしめられたポリシリコン層上にかつ接するように高導電性キャップ層を形成するステップと、
高速熱処理を行って前記陥没せしめられたポリシリコン層と前記高導電性キャップ層を反応させるステップと、
を含むことを特徴とする方法。
【請求項５３】
請求項５２記載の方法であって、
前記高導電性層上に保護層を形成するステップであって、前記保護層が前記保護層の下にある層内のドーパントが拡散されるのを防ぐステップをさらに含むことを特徴とする方法。
【請求項５４】
請求項５２記載の方法であって、陥没せしめられたポリシリコン層を形成するより前に、
前記トレンチの下半分内にポリシリコン層を形成するステップと、
高導電性材を前記トレンチの下半分部内のポリシリコン上にかつ接するように形成するステップであって、前記高速熱プロセスステップによって前記トレンチの下半分内にある前記ポリシリコン層と前記高導電性材料を反応せしめるステップと、
をさらに含むことを特徴とする方法。
【請求項５５】
請求項５２記載の方法であって、高導電性キャップ層がタングステン、タンタル及びモリブデンの１つまたは複数のからなることを特徴とする方法。
【請求項５６】
請求項５２記載の方法であって、前記高導電性層を形成するステップが、指向性蒸着を使用して前記導電層を蒸着するステップを含むことを特徴とする方法。
【請求項５７】
請求項５６記載の方法であって、
高速熱プロセスを行う前に前記高導電性層の垂直方向に伸長する部分を完全に除去するステップであって、前記残留した導電層の水平方向に伸長する部分が前記陥没せしめられたポリシリコン層上の水平方向に伸長する部分を含むステップと、
前記陥没せしめられたポリシリコン層上に伸長する前記高導電性層の前記横長の部分上の前記トレンチ内に保護層を形成するステップと、
前記導電層をエッチングして前記シリコン領域の表面上に伸長する前記導電層の保護されていない部分を除去するステップと、
を含むことを特徴とする方法。
【請求項５８】
請求項５７記載の方法であって、前記完全に除去するステップが前記高導電性層の等方性エッチングを含むことを特徴とする方法。
【請求項５９】
請求項５７記載の方法であって、前記保護層がポリシリコン及びＢＰＳＧの１つからなることを特徴とする方法。
【請求項６０】
請求項５２記載の方法であって、高導電性キャップ層がシリサイド可能な材料からなることを特徴とする方法。
【請求項６１】
請求項５２記載の方法であって、前記高速熱プロセスを行って前記陥没せしめられたポリシリコン層と直接接する高導電性キャップ層の一部と前記陥没せしめられたポリシリコンを反応させ、
選択的なエッチングを使用して高導電性キャップ層の未反応部分を除去するステップをさらに含むことを特徴とする方法。
【請求項６２】
請求項６１記載の方法であって、前記未反応部分を除去した後に、別の高速熱プロセスを行って前記高導電性キャップ層の反応する部分を位相変化させて抵抗を減少させるステップをさらに含むことを特徴とする方法。
【請求項６３】
請求項５２記載の方法であって、前記シリコン領域が第１導電タイプの基板からなり、
前記基板上に前記基板よりも低いドーピング濃度の前記第１導電タイプのエピタキシャル層を形成するステップであって、前記エピタキシャル層が前記シリコン領域の上部を形成するステップと、
第２導電タイプのウェル領域を前記エピタキシャル層内に形成するステップと、
前記第１導電タイプのソース領域を前記トレンチに隣接する前記ウェル領域内に形成するステップと、
を含むことを特徴とする方法。
【請求項６４】
シールドゲート電界効果トランジスタの製造方法であって、
シールド誘電体によってトレンチの下部側壁及び底部をライニングするステップと、
シールド電極によって前記トレンチの下部を充填するステップと、
前記シールド電極上に電極間誘電体を形成するステップと、
トレンチ上部側壁をライニングしかつ前記トレンチに隣接する前記シリコン領域の表面上に伸長する誘電層を形成するステップと、
前記電極間誘電層上の前記トレンチ内に陥没せしめられたポリシリコン層を形成するステップと、
前記陥没せしめられたポリシリコン層上にかつ接して高導電性キャップ層を形成するステップと、
高速熱プロセスを行って前記陥没せしめられたポリシリコン層と前記高導電性キャップ層を反応させるステップと、
を含むことを特徴とする方法。
【請求項６５】
請求項６４記載の方法であって、前記高導電性層上に保護層を形成するステップであって、前記保護層は前記保護層の下にある層内のドーパントが拡散することを防ぐステップをさらに含むことを特徴とする方法。
【請求項６６】
請求項６４記載の方法であって、前記高導電性キャップ層がタングステン、タンタル及びモリブデンの１つからなることを特徴とする方法。
【請求項６７】
請求項６４記載の方法であって、前記高導電性層を形成するステップが、指向性蒸着を使用して前記導電層を蒸着するステップを含むことを特徴とする方法。
【請求項６８】
請求項６７記載の方法であって、
高速熱プロセスを行うより前に、完全に前記高導電性層の垂直に伸長する部分を完全に除去するステップであって、残留した前記で導電層の垂直に伸長する部分が前記陥没せしめられたポリシリコン層上に水平に伸長した部分を含むステップと、
前記陥没せしめられたポリシリコン上に伸長する前記高導電性層の前記水平部分上の前記トレンチ内に陥没せしめられた保護層を形成するステップと、
前記導電層をエッチングして前記シリコン領域の表面上に伸長する前記導電層の保護されていない部分を除去するステップと、
をさらに含むことを特徴とする方法。
【請求項６９】
請求項６８記載の方法であって、前記完全に除去するステップが、前記高導電性層を等方性エッチングするステップを含むことを特徴とする方法。
【請求項７０】
請求項６８記載の方法であって、前記保護層がポリシリコン及びＢＰＳＧの１つからなることを特徴とする方法。
【請求項７１】
請求項６４記載の方法であって、前記高導電性キャップ層がシリサイド可能な材料からなることを特徴とする方法。
【請求項７２】
請求項６４記載の方法であって、前記高速熱プロセスを行って、前記陥没せしめられたポリシリコン層と直接接している前記高導電性キャップ層の一部と前記陥没せしめられたポリシリコンとを反応させ、
選択的エッチングを使用して前記高導電性キャップ層の未反応部分を除去するステップをさらに含むことを特徴とする方法。
【請求項７３】
請求項７２記載の方法であって、
前記未反応部分を除去した後に、別の高速熱プロセスを行って前記高導電性キャップ層の前記反応した部分を位相変化させて抵抗を減少させるステップをさらに含むことを特徴とする方法。
【請求項７４】
請求項６４記載の方法であって、前記シリコン領域が第１導電タイプの基板からなり、
前記基板上に前記第１導電タイプのエピタキシャル層を形成するステップであって、前記基板よりも低いドーピング濃度である前記エピタキシャル層が前記シリコン領域の上部を形成するステップと、
第２導電タイプのウェル領域を前記エピタキシャル層内に形成するステップと、
前記第１導電タイプのソース領域を前記トレンチに隣接する前記ウェル領域に形成するステップと、
をさらに含むことを特徴とする方法。
【請求項７５】
トレンチゲート電界効果トランジスタであって、
シリコン領域内に伸長しているトレンチと、
前記トレンチ側壁及び底部をライニングしている誘電層と、
前記誘電層上の前記トレンチ側壁及び底部をライニングしている保護ライナと、
前記保護ライナ上の前記トレンチの下部内の導電性シード層と、
前記導電性シード層上の低抵抗材料の第１層と、
を含むトレンチゲート電界効果トランジスタであって、
前記保護ライナが前記保護層形成後に行われるプロセスステップの間前記誘電層を保護することを特徴とするトレンチゲート電界効果トランジスタ。
【請求項７６】
請求項７５記載のトレンチゲート電界効果トランジスタであって、
前記低抵抗材料の第１層上のバリア層と、
前記バリア層上の低抵抗材料の第２層と、を含み、
前記バリア層は前記低抵抗材料の第１層及び第２層の反応を実質的に防止することを特徴とするトレンチゲート電界効果トランジスタ。
【請求項７７】
請求項７６記載のトレンチゲート電界効果トランジスタであって、前記低抵抗材料の第２層上に導電キャップ層をさらに含むことを特徴とするトレンチゲート電界効果トランジスタ。
【請求項７８】
請求項７５に記載のトレンチゲート電界効果トランジスタであって、
前記低抵抗材料の層上のバリア層と、
前記バリア層上の導電キャップ層と、を含み、
前記バリア層が前記導電キャップ層及び前記低抵抗材料の第１層の反応を実質的に防止することを特徴とするトレンチゲート電界効果トランジスタ。
【請求項７９】
請求項７５記載のトレンチゲート電界効果トランジスタであって、前記保護層が導電体からなることを特徴とするトレンチゲート電界効果トランジスタ。
【請求項８０】
請求項７５記載のトレンチゲート電界効果トランジスタであって、前記保護層がポリシリコン、窒化ハフニウム、窒化タンタル及び窒化チタンの１つからなることを特徴とするトレンチゲート電界効果トランジスタ。
【請求項８１】
請求項７５記載のトレンチゲート電界効果トランジスタであって、前記保護層が誘電材料からなることを特徴とするトレンチゲート電界効果トランジスタ。
【請求項８２】
請求項７５記載のトレンチゲート電界効果トランジスタであって、シリコン領域が、
第１導電タイプの基板と、
前記基板上の前記基板よりもドーピング濃度が低い前記第１導電タイプのエピタキシャル層と、
前記エピタキシャル層内の第２導電タイプのウェル領域と、
前記トレンチに隣接する前記ウェル領域内の第１導電タイプのソース領域と、
を含むことを特徴とするトレンチゲート電界効果トランジスタ。
【請求項８３】
シールドゲート電界効果トランジスタであって、
シリコンゲート内に伸長するトレンチと、
前記トレンチの下部側壁及び底部をライニングするシールド誘電層と、
前記トレンチの下部を充填するシールド電極と、
前記シールド電極上の電極間誘電体と、
トレンチの上部側壁をライニングするゲート誘電層と、
前記ゲート誘電層上のトレンチ上部側壁をライニングして製造プロセスの間前記誘電層を保護する保護ライナと、
前記電極間誘電体上の前記トレンチ内に陥没せしめられた導電性シード層と、
前記導電性シード層上の低抵抗材料の第１層と、
を含むことを特徴とするシールドゲート電界効果トランジスタ。
【請求項８４】
請求項８３に記載のシールドゲート電界効果トランジスタであって、
前記低抵抗材料の第１層上のバリア層と、
前記バリア層上の低抵抗材料の第２層と、
をさらに含み、
前記バリア層が前記低抵抗材料の第１層及び第２層の反応を実質的に防止することを特徴とするシールドゲート電界効果トランジスタ。
【請求項８５】
請求項８４記載のシールドゲート電界効果トランジスタであって、前記低抵抗材料の第２層上の導電キャップ層をさらに含むことを特徴とするシールドゲート電界効果トランジスタ。
【請求項８６】
請求項８３記載のシールドゲート電界効果トランジスタであって、
前記低抵抗材料の層上のバリア層と、
前記バリア層上の導電キャップ層と、
をさらに備え、
前記バリア層は前記導電キャップ層及び前記低抵抗材料の第１層の反応を実質的に防止することを特徴とするシールドゲート電界効果トランジスタ。
【請求項８７】
請求項８３記載のシールドゲート電界効果トランジスタであって、前記保護層が導電体からなることを特徴とするシールドゲート電界効果トランジスタ。
【請求項８８】
請求項８３記載のシールドゲート電界効果トランジスタであって、前記保護層がポリシリコン、窒化ハフニウム、窒化タンタル及び窒化チタンの１つからなることを特徴とするシールドゲート電界効果トランジスタ。
【請求項８９】
請求項８３記載のシールドゲート電界効果トランジスタであって、前記保護層が誘電体からなることを特徴とするシールドゲート電界効果トランジスタ。
【請求項９０】
請求項８３記載のトレンチゲート電界効果トランジスタであって、前記シリコン領域が、
第１導電タイプの基盤と、
前記基板上にありかつ前記基板よりもドーピング濃度が低い前記第１導電タイプのエピタキシャル層と、
前記エピタキシャル層内の第２導電タイプのウェル領域と、
前記トレンチに隣接する前記ウェル領域内の前記第１導電タイプのソース領域と、
を含むことを特徴とするトレンチゲート電界効果トランジスタ。
【請求項９１】
トレンチゲート電界効果トランジスタであって、
シリコン領域内に伸長するトレンチと、
トレンチ側壁及び底部をライニングする誘電層と、
前記誘電層上の前記トレンチ内に陥没せしめられた導電性シード層と、
前記導電性シード層上の低抵抗材料の層と、
を含むことを特徴とするトレンチゲート電界効果トランジスタ。
【請求項９２】
請求項９１記載のトレンチゲート電界効果トランジスタであって、前記トレンチの下半分内に前記導電性シード層が形成されることを特徴とするトレンチゲート電界効果トランジスタ。
【請求項９３】
請求項９１記載のトレンチゲート電界効果トランジスタであって、前記低抵抗材料の層上の高導電性キャップ層をさらに含むことを特徴とするトレンチゲート電界効果トランジスタ。
【請求項９４】
請求項９１記載のトレンチゲート電界効果トランジスタであって、前記導電性シード層と前記低抵抗材料の間のバリア層を含み、前記バリア層が前記導電性シード層及び前記低抵抗材料層の反応を実質的に防止することを特徴とするトレンチゲート電界効果トランジスタ。
【請求項９５】
請求項９１記載のトレンチゲート電界効果トランジスタであって、前記導電性シード層がドーピングされたポリシリコンからなることを特徴とするトレンチゲート電界効果トランジスタ。
【請求項９６】
請求項９１記載のトレンチゲート電界効果トランジスタであって、前記導電性シード層が金属及び金属化合物の１つからなることを特徴とするトレンチゲート電界効果トランジスタ。
【請求項９７】
請求項９１記載のトレンチゲート電界効果トランジスタであって、前記導電性シード層の下の前記トレンチの底部に沿った厚い底部誘電体をさらに含むことを特徴とするトレンチゲート電界効果トランジスタ。
【請求項９８】
請求項９１記載のトレンチゲート電界効果トランジスタであって、前記シリコン領域が、
第１導電タイプの基盤と、
前記基板上にあって前記基板よりもドーピング濃度が低い前記第１導電タイプのエピタキシャル層と、
前記エピタキシャル層内の第２導電タイプのウェル領域と、
前記トレンチに隣接した前記ウェル領域内の前記第１導電タイプのソース領域と、
を含むことを特徴とするトレンチゲート電界効果トランジスタ。
【請求項９９】
請求項９８記載のトレンチゲート電界効果トランジスタであって、前記導電性シード層の上面が前記ウェル領域の下面よりも下にあることを特徴とするトレンチゲート電界効果トランジスタ。
【請求項１００】
シリコン領域内に伸長するトレンチと、
前記トレンチの下部側壁及び底部をライニングするシールド誘電層と、
前記トレンチの下部を充填するシールド電極と、
前記シールド電極上の電極間誘電層と、
トレンチ上部側壁をライニングするゲート誘電層と、
前記電極間誘電層上の前記トレンチ内に陥没せしめられた導電性シード層と、
前記導電性シード層上の低抵抗材料の層と、を含み、
前記導電性シード層及び前記低抵抗材料の層が前記トレンチ内のゲート電極の一部を形成することを特徴とするシールドゲート電界効果トランジスタ。
【請求項１０１】
請求項１００記載のシールドゲート電界効果トランジスタであって、前記導電性シード層及び前記低抵抗材料の層がゲート電極の一部を形成し、前記シード層が前記ゲート電極の２分の１未満を形成することを特徴とするシールドゲート電界効果トランジスタ。
【請求項１０２】
請求項１００記載のシールドゲート電界効果トランジスタであって、前記低抵抗材料の層上の高導電性キャップ層をさらに含むことを特徴とするシールドゲート電界効果トランジスタ。
【請求項１０３】
請求項１００記載のシールドゲート電界効果トランジスタであって、前記導電層と前記低抵抗材料の間にバリア層をさらに含み、前記バリア層は前記導電性シード層及び前記低抵抗材料の層の反応を実質的に防止することを特徴とするシールドゲート電界効果トランジスタ。
【請求項１０４】
請求項１００記載のシールドゲート電界効果トランジスタであって、前記導電性シード層がドーピングされたポリシリコンからなることを特徴とするシールドゲート電界効果トランジスタ。
【請求項１０５】
請求項１００記載のシールドゲート電界効果トランジスタであって、前記導電性シード層が金属及び金属化合物の１つからなることを特徴とするシールドゲート電界効果トランジスタ。
【請求項１０６】
請求項１００記載のシールドゲート電界効果トランジスタであって、前記シリコン領域が、
第１導電タイプの基盤と、
前記基板上にあって前記基板よりもドーピング濃度の低い第１導電タイプのエピタキシャル層と、
前記エピタキシャル層内の第２導電タイプのウェル領域と、
前記トレンチに隣接する前記ウェル領域内の前記第１導電タイプのソース領域と、
を含むことを特徴とするシールドゲート電界効果トランジスタ。
【請求項１０７】
請求項１０６記載のシールドゲート電界効果トランジスタであって、前記導電性シード層の上面が前記ウェル領域の下面よりも下にあることを特徴とするシールドゲート電界効果トランジスタ。
【請求項１０８】
トレンチゲート電界効果トランジスタであって、
シリコン領域内に伸長するトレンチと、
前記トレンチ側壁及び底部をライニングする誘電層と、
前記誘電層上の前記トレンチ側壁及び底部をライニングする導電性シード層と、
前記導電性シード層上の前記トレンチを少なくとも部分的に充填する低抵抗材料と、
を含むことを特徴とするトレンチゲート電界効果トランジスタ。
【請求項１０９】
請求項１０８記載のトレンチゲート電界効果トランジスタであって、前記導電性シード層がドーピングされたポリシリコンからなることを特徴とするトレンチゲート電界効果トランジスタ。
【請求項１１０】
請求項１０８記載のトレンチゲート電界効果トランジスタであって、前記導電性シード層が窒化ハフニウム、窒化タンタル及び窒化チタンの１つからなることを特徴とするトレンチゲート電界効果トランジスタ。
【請求項１１１】
請求項１０８記載のトレンチゲート電界効果トランジスタであって、前記導電性シード層が金属及び金属化合物の１つからなることを特徴とするトレンチゲート電界効果トランジスタ。
【請求項１１２】
請求項１０８記載のトレンチゲート電界効果トランジスタであって、前記導電性シード層の下の前記トレンチ底部に沿った厚い底部誘電体をさらに含むことを特徴とするトレンチゲート電界効果トランジスタ。
【請求項１１３】
請求項１０８記載のトレンチゲート電界効果トランジスタであって、前記シリコン領域が、
第１導電タイプの基板と、
前記基板上にあって前記基板よりもドーピング濃度が低い前記第１導電タイプのエピタキシャル層と、
前記エピタキシャル層内の第２導電タイプのウェル領域と、
前記トレンチに隣接する前記ウェル領域内の前記第１導電タイプのソース領域と、
を含むことを特徴とするトレンチゲート電界効果トランジスタ。
【請求項１１４】
シールドゲート電界効果トランジスタであって、
シリコン領域内に伸長するトレンチと、
前記トレンチの下部側壁及び底部をライニングするシールド誘電層と、
前記トレンチの下部を充填するシールド電極と、
前記シールド電極上の電極間誘電層と、
トレンチ上部側壁をライニングするゲート誘電層と、
前記ゲート誘電層上のトレンチ上部側壁をライニングする導電性シード層と、
前記導電性シード層上の前記トレンチを少なくとも一部充填する低抵抗材料と、
を含むことを特徴とするシールドゲート電界効果トランジスタ。
【請求項１１５】
請求項１１４記載のシールドゲート電界効果トランジスタであって、前記導電性シード層がドーピングされたポリシリコンからなることを特徴とするシールドゲート電界効果トランジスタ。
【請求項１１６】
請求項１１４記載のシールドゲート電界効果トランジスタであって、前記導電性シード層が窒化ハフニウム、窒化タンタル及び窒化チタンの１つからなることを特徴とするシールドゲート電界効果トランジスタ。
【請求項１１７】
請求項１１４記載のシールドゲート電界効果トランジスタであって、前記導電性シード層が金属及び金属化合物の１つからなることを特徴とするシールドゲート電界効果トランジスタ。
【請求項１１８】
請求項１１４記載のシールドゲート電界効果トランジスタであって、前記シリコン領域が、
第１導電タイプの基盤と、
前記基板上にあって前記基板よりもドーピング濃度が低い前記第１導電タイプのエピタキシャル層と、
前記エピタキシャル層内の第２導電タイプのウェル領域と、
前記トレンチに隣接する前記ウェル領域内の前記第１導電タイプのソース領域と、
を含むことを特徴とするシールドゲート電界効果トランジスタ。
【請求項１１９】
トレンチゲート電界効果トランジスタの製造方法であって、
シリコン領域内にトレンチを形成するステップと、
前記トレンチの側壁及び底部をライニングする誘電層を形成するステップと、
前記誘電層上の前記トレンチの側壁及び底部をライニングする導電性シード層を形成するステップと、
前記導電性シード層上に低抵抗材料を成長せしめるステップであって、前記低抵抗材料は前記導電性シード層に対して高度に選択的であり、前記低抵抗材料はトレンチ側壁から内方にかつトレンチ底部から上方に成長して前記トレンチの少なくとも一部を充填するステップと、
を含むことを特徴とする方法。
【請求項１２０】
請求項１１９記載の方法であって、前記半導体領域が第１導電タイプの基板からなり、
前記基板上に前記基板よりもドーピング濃度が低い前記第１導電タイプのエピタキシャル層を形成するステップであって、前記エピタキシャル層が前記半導体領域の上部を形成するステップと、
前記エピタキシャル層内に第２導電タイプのウェル領域を形成するステップと、
前記トレンチに隣接する前記ウェル領域内に前記第１導電タイプのソース領域を形成するステップと、
をさらに含むことを特徴とする方法。
【請求項１２１】
請求項１１９記載の方法であって、前記導電性シード層を形成するより前に、前記トレンチ底部にそって厚い底部誘電体を形成するステップをさらに含むこと特徴とする方法。
【請求項１２２】
請求項１１９記載の方法であって、前記導電性シード層がｉｎ−ｓｉｔｕドーピングされたポリシリコンからなることを特徴とする方法。
【請求項１２３】
請求項１１９記載の方法であって、前記導電性シード層が、窒化ハフニウム、窒化タンタル及び窒化チタンの１つからなることを特徴とする方法。
【請求項１２４】
請求項１１９記載の方法であって、前記導電性シード層が金属及び金属化合物の１つからなることを特徴とする方法。
【請求項１２５】
シールドゲート電界効果トランジスタの製造方法であって、
シリコン領域内にトレンチを形成するステップと、
前記トレンチの側壁及び底部をシールド誘電体でライニングするステップと、
前記トレンチの下部をシールド電極で充填するステップと、
前記シールド電極上に電極間誘電体を形成するステップと、
トレンチ上部側壁をライニングするゲート誘電層を形成するステップと、
前記ゲート誘電体上のトレンチ上部側壁をライニングしかつ前記電極間誘電体上に伸長する導電性シード層を形成するステップと、
前記導電性シード層上に低抵抗材料を成長せしめるステップであって、前記低抵抗材料が前記導電性シード層に対して高度に選択的であり、前記低抵抗材料がトレンチ側壁から内方へかつトレンチ底部から上方へ成長して前記トレンチの少なくとも一部を充填するステップと、
を含むことを特徴とする方法。
【請求項１２６】
請求項１２５記載の方法であって、前記半導体領域が第１導電タイプの基板からなり、
前記基板上に前記基板よりもドーピング濃度が低いエピタキシャル層を形成するステップであって、前記エピタキシャル層が前記半導体領域の上部を形成するステップと、
前記エピタキシャル層内に第２導電タイプのウェル領域を形成するステップと、
前記トレンチに隣接する前記ウェル領域内に前記第１導電タイプのソース領域を形成するステップと、
を含むことを特徴とする方法。
【請求項１２７】
請求項１２６記載の方法であって、前記導電性シード層がｉｎ−ｓｉｔｕドーピングされたポリシリコンからなることを特徴とする方法。
【請求項１２８】
請求項１２６記載の方法であって、前記導電性シード層が窒化ハフニウム、窒化タンタル及び窒化チタンの１つからなることを特徴とする方法。
【請求項１２９】
請求項１２６記載の方法であって、前記導電性シード層が金属及び金属化合物の１つからなることを特徴とする方法。
【請求項１３０】
電界効果トランジスタの製造方法であって、
シリコン領域内に伸長する複数のトレンチを形成するステップと、
トレンチの側壁及び底部をライニングする誘電層を形成するステップと、
各々２つの隣接するトレンチの間の前記シリコン領域内に凹部を形成するステップと、
各々の凹部内に低抵抗材料を成長せしめるステップであって、前記低抵抗材料がシリコンに対して選択的であって、前記低抵抗材料が各々の凹部の側壁から内方へかつ各々の凹部の底部から上方へ成長して各々の凹部の少なくとも一部を充填するステップと、
を含むことを特徴とする方法。
【請求項１３１】
請求項１３０記載の方法であって、
前記シリコン領域内に前記シリコン領域と逆の導電タイプのウェル領域を形成するステップと、
トレンチの間の前記ウェル領域内に前記ウェル領域と逆の導電タイプのソース領域を形成するステップと、
をさらに含み、
前記凹部を形成するステップが前記ソース領域の壁部及び前記ウェル領域の表面を露出せしめ、前記低抵抗材料が前記露出せしめられた前記ソース領域の壁部及び前記露出せしめられた前記ウェル領域の表面と直接接触していることを特徴とする方法。
【請求項１３２】
請求項１３１記載の方法であって、
各々のトレンチ内にゲート電極を形成するステップと、
各々のトレンチ内の前記ゲート電極上に誘電性キャップを形成するステップであって、各々の誘電性キャップが各々トレンチに隣接するソース領域と重なるステップと、
をさらに含むことを特徴とする方法。
【請求項１３３】
請求項１３０記載の方法であって、各々の凹部内の前記低抵抗材料と直接接触する相互接続層を形成するステップをさらに含むことを特徴とする方法。
【請求項１３４】
請求項１３０記載の方法であって、前記低抵抗材料がシリサイドからなることを特徴とする方法。
【請求項１３５】
請求項１３０記載の方法であって、前記低抵抗材料が金属または金属化合物からなることを特徴とする方法。
【請求項１３６】
電界効果トランジスタの製造方法であって、
シリコン領域内に伸長する複数のトレンチを形成するステップと、
各々のトレンチの下部側壁及び底部をシールド誘電層でライニングするステップと、
各々のトレンチの下部をシールド電極で充填するステップと、
各々のシールド電極上に電極間誘電体を形成するステップと、
各々のトレンチの上部側壁をライニングするゲート誘電層を形成するステップと、
前記電極間誘電体上の各々のトレンチ内にゲート電極を形成するステップと、
各々の２つの隣接するトレンチの間の前記シリコン領域内に凹部を形成するステップと、
各々の凹部内に低抵抗材料を成長せしめるステップであって、前記低抵抗材料がシリコンに対して選択的であって、前記低抵抗材料が各々の凹部の側壁から内方へ成長しかつ各々の凹部の底部から上方へ成長して各々の凹部の少なくとも一部を充填するステップと、
を含むことを特徴とする方法。
【請求項１３７】
請求項１３６記載の方法であって、
前記シリコン領域内に前記シリコン領域と逆の導電タイプのウェル領域を形成するステップと、
トレンチの間の前記ウェル領域内に前記ウェル領域と逆の導電タイプのソース領域を形成するステップと、
をさらに含み、
前記凹部を形成するステップが前記ソース領域の壁部及び前記ウェル領域の表面を露出せしめ、前記低抵抗材料が前記露出せしめられた前記ソース領域の壁部及び前記ウェル領域の表面と直接接していることを特徴とする方法。
【請求項１３８】
請求項１３６記載の方法であって、
各々のトレンチ内の前記ゲート電極上に誘電性キャップを形成するステップであって、各々の誘電性キャップが各々のトレンチに隣接するソース領域と重なるステップと、
各々の凹部内の前記低抵抗材料に直接接触する相互接続層を形成するステップと、
をさらに含む方法。
【請求項１３９】
請求項１３６記載の方法であって、前記低抵抗材料がシリサイドからなることを特徴とする方法。
【請求項１４０】
請求項１３６記載の方法であって、前記低抵抗材料が金属または金属化合物の１つからなることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、米国仮出願番号第６０／７７２，３１５号（出願日２００６年２月１０日）の利益を請求しかつ同一出願人による米国出願番号第１１／０２６，２７６号（出願日２００４年１２月２９日）に関するものである。当該２つの開示内容は全体として本明細書に含まれている。
【背景技術】
【０００２】
高速スイッチングパワートランジスタは、最小の電力損失で電圧変換を達成することが必要とされている。低いゲートインピーダンスはＭＯＳＦＥＴの様なパワーデバイスの高速のスイッチング速度及びその他の性能パラメータを向上させるのに重要である。しかし、デバイスのスケールが小さくなると、ゲートのライン幅が狭くなりかつシート抵抗の等価直列抵抗（ＥＳＲ）への影響が増加し、スイッチングスピードにとって不利な影響を与える。
【０００３】
従来では、ゲートのドーパント濃度を増加させてゲート抵抗を最小化していた。しかし、現在のドーピング濃度は飽和レベルに達していて、更に高いレベルのドーピングはゲート酸化膜の完全性及びプロセスの熱に依存するチャネル領域へのドーパントの貫通を引き起こし得る。セルピッチの縮小傾向とゲート電極の断面領域の縮小傾向の継続とが相まって、ＥＳＲの大幅な上昇及び潜在する信頼性の問題の増加を招来している。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
パワーデバイス構成の他の課題、特にトレンチＭＯＳＦＥＴの課題は、高いアスペクト比をさらに上昇させて、ソースコンタクト開口部を介したソース及びウェル領域への信頼性がありかつ低抵抗なコンタクトを形成することである。製造装置及びプロセス技術の限界が高いアスペクト比のソースコンタクト開口部を介した信頼性がありかつ低抵抗なコンタクトの形成を難しくしている。
【０００５】
従って、ゲート抵抗の減少を達成するための新しい技術及び高いアスペクト比のソースコンタクト開口部を介した信頼性がありかつ低抵抗なコンタクトを形成するための新しい技術が必要である。
【課題を解決するための手段】
【０００６】
本発明の１つの実施例によれば、トレンチゲート電界効果トランジスタは以下のように形成される。トレンチが半導体領域に形成され、続いて当該トレンチの側壁及び底部をライニングしかつ当該トレンチに隣接するメサ領域に伸長する誘電層が形成される。導電性シード層が誘電層上のトレンチ下部内に形成される。低抵抗材料が導電性シード層上に成長せしめられ、当該低抵抗材料は当該導電性シード層に対して選択的である。
【０００７】
本発明の他の実施例によれば、シールドゲート電界効果トランジスタは以下のように形成される。トレンチが半導体領域に形成され、当該トレンチの下部側壁及び底部をライニングするシールド誘電体が形成される。当該トレンチの下部をシールド電極によって充填する。電極間誘電体が当該シールド電極の上に形成される。誘電層はトレンチの上部側壁をライニングしかつ当該形成されたトレンチに隣接するメサ領域上に伸長する。導電性シード層は当該電極間誘電層上に形成される。低抵抗材料は前記導電性シード層上に成長せしめられ、当該低抵抗材料は導電性シード層に対して選択的である。
【０００８】
本発明の他の実施例によれば、トレンチゲート電界効果トランジスタは以下のように形成される。トレンチがシリコン領域に形成される。第１誘電層が形成され当該トレンチの側壁をライニングするが当該トレンチの底部に沿っては伸長しないので、当該トレンチ底部近傍のシリコン領域の表面が露出する。低抵抗材料が当該シリコン領域の表面に直接成長せしめられ、当該低抵抗材料は当該トレンチ底部に沿って露出したシリコンに対して選択的である。当該トレンチに酸素が注入され、それによって当該低抵抗材料と当該露出したトレンチ底部近傍のシリコン領域の間に第２誘電層が形成され、当該低抵抗材料は、前記第１及び第２誘電層によって当該シリコン領域から完全に絶縁される。
【０００９】
本発明の他の実施例によれば、トレンチゲート電界効果トランジスタは以下のように形成される。トレンチがシリコン領域に形成される。誘電層が形成されて当該トレンチ側壁及び底部をライニングしかつ当該トレンチに隣接するシリコン領域の表面まで伸長する。導電層が形成され、トレンチ側壁及び底部に沿って伸長しかつ当該トレンチに隣接するシリコン領域の表面に伸長し、当該導電層の水平に伸長する部分は垂直に伸長する部分より厚くなる。当該導電層の垂直に広がっている部分は完全に除去される一方、当該導電層の水平に伸長する部分は残り、その部分は導電性シード層を形成する当該トレンチ底部に沿って水平に伸長する部分を含む。低抵抗材料が当該導電性シード層の上に直接成長せしめられ、当該低抵抗材料は当該導電材料に対して高度に選択的である。
【００１０】
本発明の他の実施例によれば、トレンチゲート電界効果トランジスタは以下のように形成される。トレンチがシリコン領域に形成される。当該トレンチの側壁及び底部をライニングする誘電層が形成される。当該トレンチ内に凹状のポリシリコン層が形成される。高導電性キャップ層が当該凹状のポリシリコン層上に接して形成される。高速熱プロセスが施され、それによって当該凹状ポリシリコン層及び当該高導電性キャップ層が反応する。
【００１１】
本発明の他の実施例によれば、シールドゲート電界効果トランジスタは以下のように形成される。トレンチの下部側壁及び底部がシールド誘電層に覆われる。当該トレンチの下部をシールド電極によって充填する。電極間誘電体が当該シールド電極上に形成される。誘電層が形成され、トレンチの上部側壁をライニングしかつ当該トレンチに隣接するシリコン領域の表面に伸長する。凹状のポリシリコン層が当該トレンチ内で前記電極間誘電体上に形成される。高導電性キャップ層が当該凹状のポリシリコン層上に接して形成される。高速熱プロセスが施され、それによって当該凹状のポリシリコン層及び当該高導電性キャップ層が反応する。
【００１２】
本発明の他の実施例によれば、トレンチゲート電界効果トランジスタはシリコン領域にまで伸長するトレンチを有する。誘電層が当該トレンチ側壁及び底部をライニングする。保護ライナが当該誘電層の上の当該トレンチ側壁及び底部内をライニングする。導電性シード層は当該保護ライナ上の当該トレンチの下部内に配されている。低抵抗材料の第１層は当該導電性シード層上に伸長し、当該保護ライナ形成後に行われるプロセスステップの間は当該保護ライナが当該誘電層を保護する。
【００１３】
本発明の他の実施例によれば、シールドゲート電界効果トランジスタはシリコン層にまで伸長するトレンチを有する。シールド誘電層が当該トレンチの下部側壁及び底部をライニングする。シールド電極が当該トレンチの下部を充填する。電極間誘電体は当該シールド電極上まで伸長する。ゲート誘電層はトレンチ上部側壁をライニングする。保護ライナが当該トレンチ上部側壁を当該ゲート誘電層の上からライニングし、当該保護ライナは製造プロセスの間当該誘電層を保護する。当該トレンチ内に埋め込まれた導電性シード層は当該電極間上に伸長する。低抵抗材料の第１層は当該導電性シード層上に伸長する。
【００１４】
本発明の他の実施例によれば、トレンチゲート電界効果トランジスタはシリコン領域にまで伸長するトレンチを有する。誘電層は当該トレンチの側壁及び底部をライニングする。当該トレンチ内に陥没せしめられた（すなわち凹状にされた）導電性シード層は誘電層上に伸長する。低抵抗材料の層は当該導電性シード層に伸長する。
【００１５】
本発明の他の実施例によれば、シールドゲート電界効果トランジスタはシリコン領域にまで伸長するトレンチを有する。シールド誘電層が当該トレンチの下部側壁及び底部をライニングする。シールド電極が当該トレンチの下部を充填する。電極間誘電層が当該シールド電極上に伸長する。ゲート誘電層は当該トレンチの上部側壁をライニングする。当該トレンチ内の陥没せしめられた導電性シード層が当該電極間誘電層上に伸長する。低抵抗材料層が当該導電性シード層上に伸長し、当該導電性シード層及び当該低抵抗材料層が当該トレンチ内のゲート電極の一部を形成する。
【００１６】
本発明の他の実施例によれば、トレンチゲート電界効果トランジスタはシリコンゲート内にまで伸長するトレンチを有する。誘電層が当該トレンチ側壁及び底部をライニングする。導電性シード層は当該誘電層上のトレンチ側壁及び底部内をライニングする。低抵抗材料は、当該導電シード層上の当該トレンチを少なくとも部分的に充填する。
【００１７】
本発明の他の実施例によれば、シールドゲート電界効果トランジスタはシリコン領域内にまで伸長するトレンチを有する。シールド誘電層が当該トレンチの下部側壁及び底部をライニングする。シールド電極が当該トレンチの下部を充填する。電極間誘電層は当該シールド電極上に伸長する。ゲート誘電層はトレンチ上部側壁をライニングする。導電性シード層は、当該ゲート誘電層の上のトレンチ上部側壁をライニングする。低抵抗材料は当該導電性シード層上の当該トレンチを少なくとも部分的に充填する。
【００１８】
本発明の他の実施例によれば、電界効果トランジスタは以下のように形成される。シリコン領域内にまで伸長する複数のトレンチが形成される。各々のトレンチの側壁及び底部をライニングする誘電層が形成される。各々の隣り合う２つトレンチの間の当該シリコン領域内に凹部が形成される。低抵抗材料が各々の凹部内に成長せしめられ、当該低抵抗材料はシリコンに対して選択的であるので、当該低抵抗材料は各々の凹部側壁部から内方へかつ各々の凹部の底部から上方に成長して各々の凹部の少なくとも一部を充填する。
【００１９】
本発明の他の実施例によれば、電界効果トランジスタは以下のように形成される。シリコン領域内にまで伸長する複数のトレンチが形成される。各々のトレンチの下部側壁及び底部がシールド誘電体によってライニングされる。各々のトレンチの下部にシールド電極が形成される。電極間誘電体が各々のシールド電極の上に形成される。ゲート誘電層が各々のトレンチの上部側壁をライニングする。ゲート電極が当該トレンチ内の各々の電極間誘電体の上に形成される。凹部が各々の２つの隣り合うトレンチ間の当該シリコン領域に形成される。低抵抗材料が各々の凹部内に成長せしめられ、当該低抵抗材料はシリコンに対して選択的であるので、当該低抵抗材料は各々の凹部の側壁から内方へかつ各々の凹部の底部から上方へ成長して各々の凹部の少なくとも一部を充填する。
【００２０】
本明細書で開示している発明の特徴及び有利な点の更なる理解は、以下の部分及び添付図を参照することによって行われるであろう。
【発明を実施するための最良の形態】
【００２１】
本発明に従って、様々な低抵抗材料及び／またはその組み合わせを使用することに対して柔軟性のあるトレンチパワーＭＯＳＦＥＴの様なデバイスにおいて低抵抗ゲートを得るための様々な技術が本明細書で開示される。また、デバイスの高アスペクト比を充足するための効果的な方法も開示される。
【００２２】
図１Ａから図１Ｅは、本発明の実施例に従ったトレンチゲートＭＯＳＦＥＴを形成する製造プロセスの様々なステージの簡略化された断面図である。図１Ａにおいて、ｐタイプウェル領域１０４、トレンチ１００及び、当該トレンチの側壁及び底部をライニングするゲート誘電体１０６が従来技術を用いて形成される。図１Ｂにおいて、導電層１０８が形成されトレンチ１００を充填しかつメサ表面に伸長する。図１Ｃにおいて、導電層１０８は陥没せしめられてトレンチ内にシード層１０８Ａを形成する。
【００２３】
プロセスインテグレーション及びデバイスへの要求に基づく適切な仕事関数を有する導電材料が導電層１０８のために選ばれる。１つの実施例では、エネルギバンドギャップの中央域の仕事関数をもつ導電材料が用いられる。シード層１０８Ａは多結晶または単結晶シリコン、金属または金属化合物からなる。１つの実施例において、トレンチゲートパワーデバイスにおけるｎ型またはｐ型にドーピングされたポリシリコンゲート電極の生成に用いられている従来方法を使用して、シード層１０８Ａが形成される。ポリシリコンの使用には在来のプロセス技術との互換性を有するという利点がある。１つの実施例において、シード層１０８Ａを形成する前に厚い底部誘電層（図示せず）が当該トレンチの底部に沿って形成され、ゲート・ドレイン間の静電容量を最小化する。図１Ｃにおいて、シード層１０８Ａはウェル領域１０４の下面よりも上の深さまで陥没せしめられているが、本発明はこの様なものに限定されるものではない。１つの実施例において、シード層１０８Ａはウェル領域１０４の下面の下の深さまで陥没せしめられ、厚さは０．０５μｍから０．３μｍの範囲内である。
【００２４】
図１Ｄにおいて、低抵抗材料層１１２は低抵抗材料の蒸着によってシード層１０８Ａの上に成長せしめられ、当該低抵抗材料はシード層１０８Ａに対して高度に選択的である。従って低抵抗材料１１２はトレンチの底部から上方へ形成され、誘電層１０６は高抵抗材料のシード層１０８Ａに対する選択性を与える当該メサ表面上に当該低抵抗材料が形成されることを防止する。当該低抵抗材料１１２は、金属、金属シリサイド、金属化合物、ひずみＳｉまたはひずみＧｅまたはドーピングされたポリシリコンを含む単一材料または低抵抗材料の組み合わせからなるがこれに制限されるわけではない。１つの実施例において、シード層１０８Ａはポリシリコンからなり、当該低抵抗材料は金属シリサイドからなる。当該金属の組み合わせ、その構造、性質及び厚さは目標の性能及び用途に応じて最適化できる。ＣＶＤ、プラグプロセスまたはＰＶＤ、エレクトロプレーティングプロセスまたはフォース充填、ＩＰＶＤまたはダイレクトＰＶＤプロセスといった従来技術の多くが低抵抗材料層（群）を形成するときに用いることができる。
【００２５】
１つの実施例において、低抵抗材料は従来の埋込みゲートの上部表面とほぼ同じレベルの上面を有する。１つの実施例において、ゲート電極の８０％以下がシード層２０８Ａで構成されていて、当該ゲート電極の残余部分はもう１つの低抵抗材料からなる。他の実施例において、低抵抗材料は４００Åより厚い。このような厚い低抵抗材料を形成することは適当なシード層上に選択的に蒸着させることによって可能になる。
【００２６】
図１Ｅにおいて、ソース領域１１０、誘電性キャップ１１４、ヘビーボディ領域１１８及びソースメタル層１１６が公知の技術を用いて形成される。図１Ａから図１ＥでＭＯＳＦＥＴの様々な層／領域を形成する具体的なシーケンスを図示しているが、本発明はこれに制限されるものではない。例えば、ウェル領域１０４及びソース領域１１０は当該プロセスのもっと後のステージまたは前のステージで形成されてもよい。
【００２７】
導電性シード層及びそれを覆う当該導電材料に対して選択的である低抵抗材料の使用はトレンチゲート電界効果トランジスタに制限されない。この技術はトレンチゲートＩＧＢＴ並びにシールドゲートＭＯＳＦＥＴ及びＩＧＢＴのような他のタイプのパワーデバイスにおいて同様に実施してもよい。例として、シールドゲートＩＧＢＴにおける当該シード層技術の実施を次に説明する。シールド誘電体（例えば酸化物からなるもの）によってトレンチ下部側壁及び底部をライニングし、シールド電極（例えばポリシリコンからなるもの）によって当該トレンチの下部を充填して、当該トレンチの上部側壁をライニングしてメサ状領域上と隣接するトレンチに伸長する電極間誘電体（例えば酸化物からなるもの）が従来技術で形成される。その後、図１Ａから図１Ｅと同様のステップが行われ、電極間誘電体上にゲート電極が形成されかつＭＯＳＦＥＴのその他の層及び領域が形成される。
【００２８】
図２Ａから図２Ｃには、本発明の他の実施例に従ったトレンチにシード層を形成する他の技術が図示されている。図２において、ウェル領域２０４、トレンチ２００及びトレンチ側壁及び底部をライニングしかつ隣接するメサ表面に伸長する誘電層は従来技術を用いて形成される。従来の選択的つまり異方性の誘電層エッチングが施されて誘電層の水平に伸長する部分が除去され、垂直に伸長する誘電層の部分２０６が図示されているようにトレンチ側壁に沿って残る。よって、シリコン領域２０２のトレンチ２００に沿った表面は露出せしめられる。１つの実施例において、公知の技術を用いて保護層（例えば窒化物スペーサー、図示せず。）が形成され、垂直方向に伸長する誘電層の部分２０６を誘電エッチングから保護する。トレンチ２００底部に沿った露出したシリコンは、図２Ｂに示しているように低抵抗材料の選択的成長のためのシード層となる。
【００２９】
図２Ｂにおいて、保護層２０５によって覆われたメサ表面があることで、低抵抗材料２０８はトレンチ２００底部の露出したシリコン表面上に所定の厚さに選択的に成長（例えばＳＥＧを用いて）せしめられる。低抵抗材料２０８はＳＥＧを用いて形成される実施例において、低抵抗材料２０８は２，０００Åから２，５００Åの範囲の厚さに成長せしめられる。上述した図１Ｄにおいて層１１２を形成する任意の材料及び技術は層２０８を形成することに用いてもよい。図２Ｃにおいて、ゲートを除去して電気的ショートを無くすために、公知の酸化物が注入されたシリコン（ＳＩＭＯＸ）の技術を使用してゲート材料２０８を介した酸素注入を行いトレンチ２００の底部に沿った誘電層２０９を形成する。図１Ｄ及び図１Ｅに図示されている同様のプロセスステップが次に行われ、トランジスタ構造が完全なものとなる。
【００３０】
図２Ａ及び図２Ｂに図示されているシーケンスの代替プロセスシーケンスは以下のようである。酸化物からなるマスクを用いてトレンチ２００を画定及びエッチングし、その後ハードマスクより薄い酸化物層２０６が形成されトレンチ側部及び底部をライニングする。選択的つまり異方性のエッチングが行われ、トレンチ側壁に沿って伸長している誘電層２０６の一部が垂直に伸長する部分は無傷なまま除去される（ハードマスクが酸化物層２０６よりも厚いため、メサ状表面はハードマスクが比較的薄くてもエッチング後もハードマスクに覆われている。）。ハードマスクの残余部分がメサ表面を覆っているので、低抵抗材料２０８はトレンチ２００底部の露出したシリコン表面上に選択的に成長せしめられる。
【００３１】
図２Ａ及び図２Ｂに図示されたシーケンスの他の代替プロセスシーケンスは以下のようである。ＯＮＯ混合物層からなるハードマスクが使用されてトレンチ２００が画定及びエッチングされ、トレンチ側壁及び底部をライニングする酸化物層２０６が形成される。選択的つまり異方性の酸化物エッチングが行われて、垂直に伸長する部分は無傷なままでトレンチの側壁に沿って伸長している誘電層２０６の一部が除去される（当該ＯＮＯ内の上部の酸化物層がエッチング中に除去され得る一方、メサ表面はエッチング後もＯＮＯマスクの残余層であるＮＯ層に覆われている。）。メサ表面がハードマスクの残余部分に覆われているので、低抵抗材料２０８はトレンチ２００の底部の露出したシリコン表面上に選択的に成長せしめられる。
【００３２】
図３Ａから図３Ｄは本発明の他の実施例に従ったシード層形成プロセスシーケンスの簡略化された断面図である。図３Ａにおいて、ウェル領域３０４、トレンチ３００及び当該トレンチの側壁及び底部をライニングしかつ隣接するメサ表面まで伸長している誘電層３０６が従来技術を用いて形成される。１プロセスステップにおいて誘電層３０６が単層として形成されているが、誘電層３０６は複数ステップにおいて形成されてもよい。例えば１つの実施例において、メサ表面まで伸長している誘電層３０６の一部はハードマスクの一部を形成し、トレンチ３００を画定及びエッチングするために用いられる。トレンチ３００が形成された後、トレンチ側壁及び底部をライニングする誘電層の一部が形成される。トレンチの側壁及び底部をライニングする誘電層３０６の一部はメサ領域に伸長している部分よりも薄くてもよい。
【００３３】
図３Ａにおいて、イオン化ＰＶＤ（ＩＰＶＤ）、蒸発法、コリメーションまたはスパッタリング中の指向性を高めるためのスパッタガス圧変更のような異方性蒸着技術によって導電層３０８が形成される。高トレンチアスペクト比も導電層３０８の異方性成長を促進する。図示するように、異方性蒸着は水平面に沿っては薄くかつ垂直面に沿っては厚い層を有利に形成する。１つの実施例において、水平面上の導電層３０８の目標の厚さは１０００Åから２０００Åである。図３Ｂにおいて、従来の等方性エッチングを用いて層３０８の垂直に伸長する部分（すなわち、トレンチ側壁に沿って伸長している部分）が除去されて水平に伸長する部分３０８Ａ及び３０８Ｂが残る。以上で特定した図１Ｃ中のシード層１０８Ａ任意の材料はシード層３０８Ｂに使用されても良い。
【００３４】
図３Ｃにおいて、従来技術を用いて側壁スペーサー３２０（例えば窒化シリコン）が形成されて誘電層３０６の当該スペーサーに覆われた部分が保護される。続いて、除去可能なブロッキング層３２２（例えばフォトレジスト）が形成されトレンチ３００内に陥没せしめられる。図３のように、ブロッキング層３２２がシード層３０８Ｂを保護しているので、導電層の３０８Ａ部分がメサ表面上から除去される。スペーサー３２０を使用する１つの利点は保護層３２２の埋め込み幅を変化させることができるトレンチの側壁に沿った誘電体３０６を保護できることである。１つの実施例において、保護層３２２は公知のＣＭＰ技術で形成され、保護層３２２が形成される前にスペーサー３２０は形成されない。
【００３５】
図３Ｄにおいて、ブロッキング層３２２及び側壁スペーサーが除去され、シード層３０８Ｂがトレンチ内に残存する。図１Ｄから図１Ｅに示されているプロセスステップと同様のプロセスステップが行われてセル構造が完成する。１つの実施例において、シード層３０８Ｂはウェル領域の下面の下まで陥没せしめられ、その厚さは０．０５μｍから０．３μｍである。他の実施例において、導電層３０８が形成される前に従来技術を用いて厚い底部誘電層がトレンチの底部に沿って形成される。このことはゲートからドレインの静電容量を最小化する。
【００３６】
図３Ａから図３Ｄに図示された技術は、トレンチゲートＩＧＢＴ並びにシールドゲートＭＯＳＦＥＴ及びＩＧＢＴといったその他のタイプのパワーデバイスにおいて同様に実施され得る。例として、シールドゲートＭＯＳＦＥＴにおける図３Ａから図３Ｄに図示された技術の実施を次に簡単に記述する。シリコン領域に伸長するトレンチを形成した後、トレンチ下部を充填するシールド電極（例えばポリシリコンからなるもの）、シールド電極上に伸長する電極間誘電層（例えば酸化物からなるもの）及びトレンチ上部側壁をライニングしかつ隣り合うトレンチの間のメサ表面の上まで伸長するゲート誘電体（例えば酸化物からなるもの）が従来技術によって形成される。導電層３０８の形成から始まる図３Ａから図３Ｄと同様のステップが行われ、電極間誘電層及びその他の層並びにＭＯＳＦＥＴ領域の上にゲート電極が形成される。
【００３７】
図３Ａから図３Ｄにおける技術の変形例は図４Ａから図４Ｃに図示されている。図４Ａにおいて、図３に対応する同様のステップが先立って導電層４０８を形成することなく行われ、メサ表面の上まで伸長するリフトオフ層４１１（例えば窒化シリコンのようなハードマスク）が図のように形成される。図４Ｂにおいて、等方性エッチングが使用されてシード層４０８の垂直に伸長する部分（すなわちトレンチ側壁に沿って伸長する部分）が除去され、水平に伸長する部分４０８Ａ及び４０８Ｂが残る。図４Ｃにおいて、リフトオフ層がエッチングされ（例えばウェットケミカルエッチング）、リフトオフが起きて、導電層４０８の４０８Ａ部分が除去される。そのときリフトオフ層４１１はシード層４０８ｂの下にはないので、シード層はリフトオフ層の除去の間無傷で残る。
【００３８】
図３Ａから図４Ｄの実施例の誘電層３０６に関して上述したことと同様に、誘電層４０６が１つのプロセスステップで形成された単層として示されている一方で、誘電層４０６は１つまたは複数のステップで形成されても良い。例えば、１つの実施例において、リフトオフ層４１１とともにメサ表面まで伸長する誘電層４０６の一部はハードマスクの一部を形成し、トレンチ４００を画定してエッチングする。トレンチ４００が形成された後、当該トレンチの側壁及び底部をライニングする誘電層４０６の部分が形成される。残りのプロセスステップは図４Ｂ及び図４Ｃに関して上述したものと同様のものである。
【００３９】
図５Ａから図５Ｅは、本発明の実施例に従ったトレンチゲート電界効果トランジスタのゲートの上に高導電性キャップ層を形成するプロセスの様々なステージの断面図である。図５において、ウェル領域５０４、トレンチ５００、トレンチ側壁及び下部をライニングしかつメサ表面まで伸長する誘電層５０６及びトレンチ５００に陥没せしめられているゲート５０８が従来技術を用いて形成される。１つの実施例において、ゲート５０８は複数層構造である。例えば、ゲート５０８は、最初にトレンチ５００内に深く陥没せしめられたポリシリコン層を形成し、その後当該陥没せしめられたポリシリコン層の上に高導電性材料（例えば金属）の薄い層を形成して当該薄い金属層の上にさらに陥没せしめられたポリシリコン層を形成することで形成される。２つのポリシリコン層に挟まれた当該金属層は反応を起こし、両側のポリシリコンに完全に吸収される。
【００４０】
図５にもどって参照すると、１つまたは複数のタングステン（Ｗ）、タンタル（Ｔa）及びモリブデン（Ｍｏ）からなる導電層５１２がイオン化ＰＶＤ（ＩＰＶＤ）、蒸発法、コリメーションまたはスパッタ中の高度な異方性のためのスパッタガス圧変更のような異方性蒸着技術を用いて形成される。図５Ａにおいて示されているものよりさらに陥没せしめられているゲートがさらに高いアスペクト比の開口部を提供するために用いられ得、層５１２の異方性成長を助成する。従って、層５１２は水平に沿った表面では厚くかつ垂直に沿った表面は薄くなる。
【００４１】
図５Ｂにおいて、導電層５１２は等方性エッチングされ、水平に伸長する部分５１２Ａ及び５１２Ｂが残るとともに層５１２の垂直に伸長する部分が除去される。図５Ｃにおいて、保護層５１４（例えばポリシリコンまたはＢＰＳＧからなるもの）が形成されてトレンチ５００を充填する。次に層５１４が陥没せしめられ、図５Ｄに示されているようにトレンチ５００の内側に部分５１４Ａを形成する。部分５１４Ａはサブシークエンスステップにおいて、下にあるゲート材料を保護する。図５Ｅにおいて、保護層５１４Ａがその下にあるゲート材料をエッチングプロセスから保護しつつ、メサ領域の上にある導電層の部分５１２Ａがエッチングされる。その後、高速熱プロセス（ＲＴＰ）が行われ、ポリシリコン５０８と導電層５１２Ｂが反応する。
【００４２】
保護層５１４がポリシリコンからなりかつ導電層５１２Ｂが金属からなる実施例において、導電層５１２Ｂは反応して完全に両側のポリシリコンに吸収される。従来プロセス技術によって、残りの構造（例えばソース領域、ヘビーボディ領域並びにソース及びドレイン間接続）が形成される。今までの実施例と同様に、図５Ａに示された技術はトレンチゲートＩＧＢＴ並びにシールドゲートＭＯＳＦＥＴ及びＩＧＢＴのような他のタイプのパワーデバイスにおいて同様に実施されるであろう。
【００４３】
図６Ａから図６Ｃは、本発明の他の実施例に従ったゲート上の高導電性キャップ層形成の代替方法の断面図である。図６Ａにおいて、ウェル領域６０４、トレンチ６００、トレンチの側壁及び底部をライニングしかつメサ領域まで伸長する誘電層及び埋込ゲート６０８が従来技術を用いて形成される。チタン（Ｔｉ）、コバルト（Ｃo）及びニッケル（Ｎｉ）のうちの１つまたはいくつかのもののようなシリサイド可能な材料からなる導電層６１２が従来技術を用いて形成される。図６Ｂにおいて、高速熱プロセス（ＲＴＰ）が行われ、導電層６１２とポリシリコン６０８が反応して部分６１２Ｂを形成し、誘電層６０６の上まで伸長する導電層６１２の部分６１２Ａは変化しない。層６１２がチタンからなる実施例において、ＲＴＰによってクロスハッチ領域６１２Ｂ内にＣ４９ＴｉＳi２が形成される。この実施例では約７００度よりも下の温度でＲＴＰが行われる。
【００４４】
図６Ｃにおいて、非反応部分６１２Ａ（例えばＴｉ）は反応部分６１２Ｂを除去することなくエッチングされる。１つの実施例において、自ずと反応部分と非反応部分の間を選択的にエッチングするウェットケミカルエッチングが使用される。異なる高速熱プロセスが行われて層６１２Ｂが反応し、位相変化を通して層６１２Ｂの抵抗が減少させられる。Ｃ４９ＴｉＳｉ２からなる層６１２を反応せしめる実施例において、第２のＲＴＰが８００℃から８５０℃の範囲またはそれ以上の温度で行われ、Ｃ４９ＴｉＳｉ２が位相変化して比較的に低抵抗のＣ５４ＴｉＳｉ２になる。１つの代替実施例において、第２のＲＴＰの前にＢＰＳＧキャップ層がゲート構造の上に形成され、第２のＲＴＰは層６１２Ｂに位相変化をもたらすだけではなく、ＢＰＳＧキャップをリフローする。
【００４５】
図７は、本発明の実施例に従ったＭＯＳＦＥＴの断面図で、複数層ゲート構造の様々な層を図示している。トレンチ７００はトレンチ側壁及び底部をライニングするゲート誘電層７０６を含む。保護ライナ７０３は、トレンチ内の様々な層の形成中に誘電層７０６を保護する任意の材料からなってもよい。ライナ７０３は、ポリシリコン、窒化ハフニウム（ＨｆＮ）、窒素タンタル（ＴａＮ）または窒化チタンのような誘電層または導電層
であってもよい。１つの実施例において、ライナ７０３が化学機械的研磨（ＣＭＰ）を用いて形成される。誘電層がライナ７０３として用いられると、トランジスタスレッショールド電圧が悪影響を受けないことを保証するステップが必要となる。例えば、スレッショールド調整注入が用いられてライナ７０３の存在を補う。シード層７０８及びその上にある低抵抗層７１０は、これら２つの層を形成する上述した技術のうちの１つによって形成される。
【００４６】
バリア層７１２、第２低抵抗層７１４及びキャップ層７１８は、図示されているように第１低抵抗層７１０の上に順番に形成される。１つの実施例において、バリア層７１２は窒化チタンからなり、バリア層７１２を挟む２つの層が互いに反応することを防止して当該２つの層の低抵抗を維持する。窒化チタンバリア層７１２は層７１０と層７１４の間の接着層としての役も果たす。他の実施例において、第２の低抵抗層７１４が除去されてキャップ層がバリア層７１２に接触する。キャップ層７１８は高導電性材からなりゲート抵抗を減少させる。１つの実施例において、キャップ層７１８はタングステン、タンタル及びモリブデンのうちの１つまたはいくつかのものからなる。他の実施例においてキャップ層７１８は、チタン（Ｔｉ）、コバルト（Ｃｏ）及びニッケル（Ｎｉ）のようなシリサイド可能な材料のうちの１つまたはいくつかのものからなる。
【００４７】
キャップ層７１８はその下にあるゲート構造をプロセス中の汚染から保護し、当該下にある層内にドーパントを封じ込める役目を果たす。１つの実施例において、キャップ層７１８はチタンシリサイドからなり、デバイスの温度安定性が改善する（例えば高温度プロセスが可能になる）。図７のゲート構造は多くの層を含んでいるが、構成の目標及び性能目標に応じてもっと少ない層または他の組み合わせの層が用いられても良い。
【００４８】
図８から図１１は、本発明の実施例に従ったゲート構造の多くの可能な変更のうちの４つを示した図である。図８において、ゲート構造は下から上に、陥没せしめられ導電性シード層８０８（例えばドーピングされたポリシリコンからなるもの）、低抵抗ランナ層（例えばチタンシリサイドからなるもの）、キャップ層８１４（窒化チタンからなるもの）の３つの層からなる。図示したように、シード層８０８はゲート構造の多くの部分を形成する。１つの実施例において、シード層８０８は全ゲート構造の７０％から８５％を形成する。図９において、ゲート構造は下から上に、シード層９０８、低抵抗材料からなる層９１０、キャップ層９１４の３層からなる。この実施例において、シード層９０８が全ゲート構造の２０％から５０％を形成しかつ低抵抗材料の層９１０が全ゲート構造の３０％から７０％を形成する。対応する図７、８、９、１０及び１１に示されているトレンチ７００、８００、９００、１０００及び１１００は様々な実施例に関して上述されているプロセス方法を用いて形成され得、様々な実施例に関して上述した任意の材料からなり得る。前述した実施例のように、図７から図１０に示された技術はシールドゲートＭＯＳＦＥＴ及びＩＧＢＴのような他のタイプのパワーデバイスにおいて実施してもよい。
【００４９】
図１２Ａから図１２Ｃには、ＭＯＳＦＥＴのソースコンタクト開口部を充填するプロセスシーケンスの断面図が本発明の実施例に従って示されている。図１２から図１２Ｃに示されている技術はコンタクト開口部が高いアスペクト比をもつ構成（例えば、ＭＯＳＦＥＴのソースコンタクト開口部）において特に有用である。図１２Ａにおいて、ウェル領域１２０４、ソースｎ＋領域１２１６、トレンチ１２００、ゲート誘電層１２０６、埋込ゲート１２０８及び誘電性キャップ１２２０は全て従来技術を用いて形成される。
【００５０】
図１２Ｂにおいて、隣接する誘電性キャップ１２２０の間の露出したシリコン表面は従来のシリコンエッチング技術を用いて陥没せしめられる。よってシリコン凹部１２１５は隣り合うトレンチの間のメサ領域に形成される。図１２Ｂに示されているように、シリコン凹部は深い方が好ましい。なぜなら、コンタクトの目的で利用可能なウェル領域１２０４の範囲が大きくなるからである。ソースコンタクト凹部が深ければ、ＵＩＳ（ｕｎｃｌａｍｐｅｄ  ｉｎｄｕｃｔｉｖｅ  ｓｗｉｔｃｈｉｎｇ）性能もさらに強固になる。なぜならば、ボディコンタクトが深くなるからである。凹部を深くすることは充填を通常難しくする。しかし、図１２Ａから図１２Ｃに示された技術は非常に高いアスペクト比の凹部に信頼性のある充填を行うために使用することができる単純な技術である。シリコン凹部１２１５内の露出したシリコン表面は、低抵抗材料１２４０の選択的な蒸着のためのシード層の役目を果たす。低抵抗材料１２４０は上述で参照した公知のアルミニウム及び／またはシリサイドの任意の１つもしくは複数からなるものであってもよい。図１２Ｃに示しているように、上側のソースメタルが低抵抗材料１２４０と電気的に接続している構造の上に形成される。低抵抗材料がシリコン凹部１２１５内で底部から上方へかつ側部から内方へ成長するので、コンタクト充填は高信頼性かつ低抵抗なコンタクト充填となる。この技術は任意の高アスペクト比形状の充填に使用できる。
【００５１】
図１２Ａから図１２Ｃに示されている技術は、低抵抗材料１２４０としてさらにニュートラルな材料（例えば重くドーピングが行われていない材料）を使用することを可能とし、Ｐタイプ及びＮタイプシリコンの両方とのコンタクトを可能とする。これは重くドーピングされることが必要なソースコンタクト充填に使用されるポリシリコンまたは歪みシリコン（Ｓｉ−Ｇｅのようなもの）と対照的である。使用できるドーパントのタイプはウェルによってしばしば制限される。１つの実施例では、図１２において凹部１２１５が形成された後であるが低抵抗材料１２４０が成長する前に凹部１２１５を介してヘビーボディ注入が行われてウェル領域１２０４内にＰ＋ヘビーボディ領域が形成される。
【００５２】
ソースコンタクトアスペクト比は増加し続ける。本発明による低抵抗材料のシード層上の選択的成長は、金属及び／またはシリサイドのソースコンタクトへの優れた充填を可能とする。ＣＭＰのような基盤技術の追加によって本明細書で示されている様々な技術にさらに可能性を与えかつ当該技術のプロセス最適化が可能である。
【００５３】
下表は上述してきた実施例における様々な低抵抗材料の候補の電気的性質を示したものであり、等価直列抵抗（ＥＳＲ）の改善に関するものである。設計目標や性能目標によって、これらの材料の１つまたは組み合わせが本明細書で開示されている様々な実施例における低抵抗材料として用いられ得る。
【００５４】
【表１】
2009526410.tif 000003
【００５５】
低抵抗ゲート材料故のＥＳＲの改善は、ゲート抵抗が高くなる小さいゲート断面領域を有するデバイス及び技術においてさらに顕著になるであろう。上記の計算に用いられている基準は３×１０２０／ｃｍ３のドーパント濃度のＮタイプポリシリコンであり、以下の仮定はＥＳＲ改善予測のためにつくられたものである。第１に、このＥＳＲはゲート抵抗に支配される。第２に、全てのゲート材料が置換されることは上述されている異なる全てのゲートスタック組み合わせに対しては正しくないかも知れない。第３に、ゲート領域の５０パーセントが低抵抗材料で充填されている。
【００５６】
本発明によれば、耐熱金属及びそのシリサイドのような低抵抗材料の公知の蒸着方式がトレンチの底部または高アスペクト比のコンタクト開口部にシード層を形成する新しい技術と組み合わせて用いられ、ゲート抵抗及び／またはソース抵抗を減少させる。従来技術に比べてゲートＥＳＲにおける飛躍的な改善（最大約９５％）が達成可能である。このことは、本明細書で開示されたプロセスによって可能となった低抵抗材料の厚さの増加故に可能となった。低ゲート抵抗はセルピッチの減少を可能とし、オン抵抗が飛躍的に改善された。１つの実施例において、純粋な金属よりも予め反応させられたシリサイドを使用することで低抵抗材料による大きなゲート誘電体領域に対するアタックの可能性は飛躍的に減少した。このリスクはライナ及びスペーサーを使用することでさらに減少させることができる。
【００５７】
本明細書で開示されている様々な技術には、在来のプロセスフローによるシリサイド層結合に関する単純なプロセスが必要である。ゲート構造に使用されている材料は、ライナ（金属またはシリサイドゲート）、バリア（ＴｉＳｉ２バリアまたはＷのようなメタルランナ）、キャップ材料（不純物及びドーパント外方拡散）、低抵抗ゲート材料、シード材料、及び接着層によって画定され得る。これら様々な層は設計目標に応じて多数の異なる方法で組み合わされる。例えば、タングステンキャップ層がタングステンのポリシリコンによるシリサイドを防止するバリアとして、ポリシリコンの上面にＴｉＳｉ２によって形成され得る。
【００５８】
本明細書で開示された様々なプロセスフローは、低抵抗材料及びゲート材料スタック選択に関して高い柔軟性を持つ。材料は、Ａｌ、Ｗ、ＷＳｉ２、ＴｉＳｉ２のような金属及び金属シリサイドを含んでいてもよく、他の耐熱金属及びそれらのシリサイド（Ｍ−Ｓｉ、Ｍ−Ｐｔ、Ｍｏ、Ｔａ、Ｃｏ、Ｎｉ）含む可能性もある。ダミーゲートはアルミニウムのような低融点材料を使用するときに用いられ得る。タングステンがポリシリコンによるシリサイドを受けないようにするバリア層として、ポリシリコン上にＴｉＳｉ２によるタングステンキャップ層を有するような様々な材料及び組み合わせも使用可能である。
【００５９】
改良された温度安定性はＷ及びそれらのシリサイドのような耐熱性材料を使用することで得ることができた。熱安定性を改善するために従来のＴｉＳｉ２の層をキャッピングすることも可能になった。使用されるシリサイドのタイプを適切に選択することによって、熱安定性得るとともにゲートの寸法限界（ＣＤ）による制限を解消することが可能となった。
【００６０】
ほとんどポリシリコンを使用しない場合も含め、低抵抗材料に対してポリシリコンが充填されたトレンチの数に関して多くの変更が可能であり、高アスペクト比のトレンチにおいて全てのポリシリコンを、キャップ材を伴ってまたはキャップ材を伴わずに使用することができる。
【００６１】
本明細書で記述されている様々なプロセスにおいて用いられている選択的蒸着プロセスはトレンチまたはソースコンタクト開口部を底部から上方に充填するので、有利にかつトレンチまたはソースの幅の変化に関わらず安定した充填が行われる。このセンター−エッジ間の変化はエッチングの間に起きる。様々なトレンチの底部から上方への充填によって、プロセスは中心と端部の間の良好な充填の欠落に関する信頼性の問題を最小化する。従って、ウェハ内の一様性、信頼性及びプロセス安定性が改善される。
【００６２】
具体的なプロセスシーケンスを示した様々な図で、特定のシーケンスで形成されたＭＯＳＦＥＴの様々な層／領域が図示されているが、本発明はこの様なものに制限されるものではない。例えば、上述した実施例におけるウェル領域及びソース領域はプロセスのもっと後にまたはもっと先において形成されても良い。
【００６３】
本明細書で示された様々な技術は示された特定のトレンチＭＯＳＦＥＴに限定されるものではないが、本発明に全体を参照することで含まれている米国特許出願番号第１１／０２６，２７６号において開示されているような他のトレンチゲート構造、電極またはシリコン材を伴うトレンチ構造、またはシールドゲート構造形式を直接またはその変更されたものの組み合わせが行われてもよい。上述で参照された出願内のデバイスの例示であって、本発明の技術に有利に組み合わせられるものは図１、図２Ａ−２Ｂ、図３Ａ−３Ｂ、図４Ａ−図４Ｅ、図６−図８、図１０−図１２、図１４−図２０及び図２６Ａ−図２６Ｃに見ることができる。
【００６４】
上述において本発明の実施例の詳細な説明を行ってきたが、多くの変更、変形、および均等変更が可能である。様々な寸法、エネルギレベル、ドーピング濃度及び異なる半導体及び絶縁層について説明するために本明細書において提供された多くの例示及び材料タイプは、説明の目的のみであって制限することを意図したものではない。従って、この理由及び他の理由に関して上述の説明は本発明の範囲を制限するものではない。
【図面の簡単な説明】
【００６５】
【図１Ａ】図１ＡはトレンチゲートＭＯＳＦＥＴを形成する製造プロセスの様々なステージにおける簡略化された断面図であって本発明の実施例に従っている。
【図１Ｂ】図１ＢはトレンチゲートＭＯＳＦＥＴを形成する製造プロセスの様々なステージにおける簡略化された断面図であって本発明の実施例に従っている。
【図１Ｃ】図１ＣはトレンチゲートＭＯＳＦＥＴを形成する製造プロセスの様々なステージにおける簡略化された断面図であって本発明の実施例に従っている。
【図１Ｄ】図１ＤはトレンチゲートＭＯＳＦＥＴを形成する製造プロセスの様々なステージにおける簡略化された断面図であって本発明の実施例に従っている。
【図１Ｅ】図１ＥはトレンチゲートＭＯＳＦＥＴを形成する製造プロセスの様々なステージにおける簡略化された断面図であって本発明の実施例に従っている。
【図２Ａ】図２Ａはシード層を使用したトレンチゲート形成のプロセスシーケンスを示した簡略化された断面図であって本発明の実施例に従っている。
【図２Ｂ】図２Ｂはシード層を使用したトレンチゲート形成のプロセスシーケンスを示した簡略化された断面図であって本発明の実施例に従っている。
【図２Ｃ】図２Ｃはシード層を使用したトレンチゲート形成のプロセスシーケンスを示した簡略化された断面図であって本発明の実施例に従っている。
【図３Ａ】図３Ａはシード層を使用したトレンチゲート形成のプロセスシーケンスを示した簡略化された断面図であって本発明の他の実施例に従っている。
【図３Ｂ】図３Ｂはシード層を使用したトレンチゲート形成のプロセスシーケンスを示した簡略化された断面図であって本発明の他の実施例に従っている。
【図３Ｃ】図３Ｃはシード層を使用したトレンチゲート形成のプロセスシーケンスを示した簡略化された断面図であって本発明の他の実施例に従っている。
【図４Ａ】図４Ａはシード層を使用したトレンチゲート形成のプロセスシーケンスを示した簡略化された断面図であって本発明のさらに他の実施例に従っている。
【図４Ｂ】図４Ｂはシード層を使用したトレンチゲート形成のプロセスシーケンスを示した簡略化された断面図であって本発明のさらに他の実施例に従っている。
【図４Ｃ】図４Ｃはシード層を使用したトレンチゲート形成のプロセスシーケンスを示した簡略化された断面図であって本発明のさらに他の実施例に従っている。
【図４Ｄ】図４Ｄはシード層を使用したトレンチゲート形成のプロセスシーケンスを示した簡略化された断面図であって本発明のさらに他の実施例に従っている。
【図５Ａ】図５Ａは複数層トレンチゲート構造を形成するプロセスシーケンスを示した簡略化された断面図であって本発明の実施例に従っている。
【図５Ｂ】図５Ｂは複数層トレンチゲート構造を形成するプロセスシーケンスを示した簡略化された断面図であって本発明の実施例に従っている。
【図５Ｃ】図５Ｃは複数層トレンチゲート構造を形成するプロセスシーケンスを示した簡略化された断面図であって本発明の実施例に従っている。
【図５Ｄ】図５Ｄは複数層トレンチゲート構造を形成するプロセスシーケンスを示した簡略化された断面図であって本発明の実施例に従っている。
【図５Ｅ】図５Ｅは複数層トレンチゲート構造を形成するプロセスシーケンスを示した簡略化された断面図であって本発明の実施例に従っている。
【図６Ａ】図６Ａは複数層トレンチゲート構造を形成するプロセスシーケンスを示した簡略化された断面図であって本発明の他の実施例に従っている。
【図６Ｂ】図６Ｂは複数層トレンチゲート構造を形成するプロセスシーケンスを示した簡略化された断面図であって本発明の他の実施例に従っている。
【図６Ｃ】図６Ｃは複数層トレンチゲート構造を形成するプロセスシーケンスを示した簡略化された断面図であって本発明の他の実施例に従っている。
【図７】図７は本発明の実施例に従った複数層トレンチゲート構造の断面図である。
【図８】図８は本発明の実施例に従った複数層トレンチゲート構造の断面図である。
【図９】図９は本発明の実施例に従った複数層トレンチゲート構造の断面図である。
【図１０】図１０は本発明の実施例に従った複数層トレンチゲート構造の断面図である。
【図１１】図１１は本発明の実施例に従った複数層トレンチゲート構造の断面図である。
【図１２Ａ】図１２Ａは高アスペクト比の接触開口部を充填するプロセスシーケンスを示した簡略化された断面図であって本発明の実施例に従っている。
【図１２Ｂ】図１２Ｂは高アスペクト比の接触開口部を充填するプロセスシーケンスを示した簡略化された断面図であって本発明の実施例に従っている。
【図１２Ｃ】図１２Ｃは高アスペクト比の接触開口部を充填するプロセスシーケンスを示した簡略化された断面図であって本発明の実施例に従っている。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【国際調査報告】
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