(57)【要約】  ピンを駆動するための回路には、ピンに接続された第１の抵抗回路と、トリガ電圧に応じて第１の抵抗回路を論理レベル電圧に接続する第１のトランジスタ回路であって、第１のトランジスタ回路および第１の抵抗回路が共に終端インピーダンスを定義する第１のトランジスタ回路と、トリガ電圧を第１のトランジスタ回路に印加するドライバ回路とが含まれている。ドライバ回路には、第１の抵抗回路および第１のトランジスタ回路に対する対応物が含まれている。これらの対応物は、トリガ電圧を制御し、かつそれによって終端インピーダンスを制御するように制御される対応物インピーダンスを定義する。
2009501936.tif 000002
【特許請求の範囲】
【請求項１】
ピンを駆動するための回路であって、
前記ピンに接続された第１の抵抗回路と、
トリガ電圧に応じて、前記第１の抵抗回路を論理レベル電圧に接続する第１のトランジスタ回路であって、前記第１のトランジスタ回路および前記第１の抵抗回路が共に終端インピーダンスを定義する第１のトランジスタ回路と、
前記トリガ電圧を前記第１のトランジスタ回路に印加するドライバ回路であって、前記ドライバ回路が前記第１の抵抗回路および前記第１のトランジスタ回路に対する対応物を含み、前記トリガ電圧を制御し、かつそれによって前記終端インピーダンスを制御するように制御される対応物インピーダンスを前記対応物が定義するドライバ回路と
を含む回路。
【請求項２】
前記対応物は、
第２のトランジスタ回路と、
前記第２のトランジスタ回路と直列の第２の抵抗回路であって、前記第２のトランジスタ回路および前記第２の抵抗回路が共に前記対応物インピーダンスを定義する第２の抵抗回路と
を含む請求項１に記載の回路。
【請求項３】
前記ドライバ回路は、第１の入力部および第２の入力部を有する演算増幅器を含み、前記第１の入力部は基準電圧を受信し、
前記第２の抵抗回路は決定電圧を生成する際に用いられ、前記第２の入力部が前記決定電圧を受信し、
前記演算増幅器は出力電圧を前記第２のトランジスタ回路に印加し、前記出力電圧は前記基準電圧および前記決定電圧に基づいており、前記出力電圧は前記対応物インピーダンスを調整する請求項２に記載の回路。
【請求項４】
前記第２のトランジスタ回路はソース、ゲートおよびドレインを有するトランジスタを含み、
前記出力電圧は前記ゲートに印加され、前記ソースから前記ドレインへ入力電圧を転送する請求項３に記載の回路。
【請求項５】
前記第１の抵抗回路は並列に配置された抵抗器を含み、
前記第２の抵抗回路は並列に配置された抵抗器を含み、
前記第１のトランジスタ回路は並列に配置されたゲートを有するトランジスタを含む請求項２に記載の回路。
【請求項６】
前記第２のトランジスタ回路が１つのトランジスタを含む請求項５に記載の回路。
【請求項７】
前記ドライバ回路は、
前記終端インピーダンスに対応するように構成可能な第１の抵抗器ネットワークと、
前記第１の抵抗器ネットワークとほぼ整合するように構成可能な第２の抵抗器ネットワークであって、前記第２の抵抗器ネットワークの両端にわたる電圧が前記決定電圧を生成する際に用いられる第２の抵抗器ネットワークと
を含む請求項３に記載の回路。
【請求項８】
前記第１のトランジスタ回路はＰチャネルＦＥＴおよびＮチャネルＦＥＴのうちの１つを含む請求項１に記載の回路。
【請求項９】
第２のトリガ電圧に応じて、前記第１の抵抗回路を第２の論理レベル電圧に接続する第２のトランジスタ回路であって、前記第２のトランジスタ回路および前記第１の抵抗回路が共に前記終端インピーダンスを定義する第２のトランジスタ回路と、
前記第２のトリガ電圧を前記第２のトランジスタ回路に印加する第２のドライバ回路であって、前記第２のドライバ回路は前記第１の抵抗回路および前記第２のトランジスタ回路に対する対応物を含み、前記第２のトリガ電圧を制御し、かつそれによって前記終端インピーダンスを制御するように制御される対応物インピーダンスを前記対応物が定義する第２のドライバ回路と
をさらに含む請求項１に記載の回路。
【請求項１０】
前記ドライバ回路と前記第１のトランジスタ回路との間のスイッチと、
前記スイッチを閉じ、それによって前記トリガ電圧を前記第１のトランジスタ回路に印加するか、または前記スイッチを開き、それによって前記トリガ電圧が前記第１のトランジスタ回路に達することを防ぐ論理回路と
をさらに含む請求項１に記載の回路。
【請求項１１】
伝送される信号が通るピンと、
前記ピンに接続され、かつ調整可能な第１のインピーダンスを有する第１の回路と、
調整可能な第２のインピーダンスを有する第２の回路であって、入力に応じて決定電圧を生成する際に用いられる第２の回路と、
前記決定電圧および基準電圧に応じて出力電圧を供給する増幅器であって、前記出力電圧は、前記第２の回路にフィードバックされて前記第２のインピーダンスを調節するか、または前記第１の回路に印加されて前記第１のインピーダンスを調節する増幅器と
を含む自動試験装置（ＡＴＥ）。
【請求項１２】
前記第１の回路は第１の抵抗回路および第１のトランジスタ回路を含み、前記第１のトランジスタ回路は前記出力電圧を受信する少なくとも１つのゲートを含む請求項１１に記載のＡＴＥ。
【請求項１３】
前記第１の抵抗回路が並列に配置された抵抗器を含む請求項１２に記載のＡＴＥ。
【請求項１４】
前記第２の回路は第２の抵抗回路および第２のトランジスタ回路を含み、前記第２のトランジスタ回路は前記出力電圧を受信する少なくとも１つのゲートを含む請求項１２に記載のＡＴＥ。
【請求項１５】
前記増幅器から前記少なくとも１つのゲートへのフィードバック経路であって、前記出力電圧を前記少なくとも１つのゲートに供給するフィードバック経路をさらに含む請求項１４に記載のＡＴＥ。
【請求項１６】
前記第２の回路が前記第１の回路と同じ組み合わせの素子を有する請求項１２に記載のＡＴＥ。
【請求項１７】
前記第１のインピーダンスとほぼ整合するように構成可能な第１の抵抗器ネットワークと、
前記第１の抵抗器ネットワークとほぼ整合するように構成可能な第２の抵抗器ネットワークであって、前記第２の抵抗器ネットワークの両端にわたる電圧が前記決定電圧を生成する際に用いられる第２の抵抗器ネットワークと
をさらに含む請求項１１に記載のＡＴＥ。
【請求項１８】
自動試験装置において信号が通過するピンのインピーダンスを調整する方法であって、前記方法は、
第１の回路における第１のトランジスタのゲートにフィードバック電圧を印加することによって、前記第１の回路のインピーダンスを制御するステップであって、前記第１の回路を用いて第１の電圧を生成するステップと、
前記第１の電圧および基準電圧を用いて出力電圧を生成するステップと、
前記出力電圧を前記ピンに接続された第２の回路に印加するステップであって、前記出力電圧を前記第２の回路における第２のトランジスタのゲートに印加して、前記第２の回路のインピーダンスを制御するステップとを含み、
前記フィードバック電圧は前記出力電圧の以前のバージョンを含む方法。
【請求項１９】
前記第１の電圧は、前記第１の回路の出力電圧および抵抗器ネットワークの両端にわたる電圧に基づいており、前記抵抗器ネットワークは前記第２の回路のインピーダンスに対応するように構成され、
前記第２の回路は抵抗回路およびトランジスタベース回路を含む請求項１８に記載の方法。
【請求項２０】
処理装置からの信号に基づいた制御信号に応じて前記出力電圧の印加を制御するステップをさらに含む請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本特許出願は、一般に、ピンエレクトロニクスドライバに関する。
【背景技術】
【０００２】
自動試験装置（ＡＴＥ）は、半導体、電子回路およびプリント回路基板アセンブリなどのデバイスを試験するための装置であり、自動で、通常はコンピュータによって駆動される装置を指している。ＡＴＥによって試験されるデバイスは、被試験デバイス（ＤＵＴ）と呼ばれる。
【０００３】
ＡＴＥにおけるピンエレクトロニクスドライバは、ＤＵＴへ電圧を出力し、かつＤＵＴから電圧を受信する信号ピンを構成する。相補型金属酸化膜半導体（ＣＭＯＳ）技術を用いてピンエレクトロニクスドライバを実現することは、結果としてＡＴＥの電力消費をより少なくするので、有利であり得る。より詳細には、ＣＭＯＳ技術は、ＮチャネルおよびＰチャネルトランジスタの両方を用いる。ＣＭＯＳデバイスの動作中には、２つのタイプのトランジスタのうちの１つだけが、常に「オン」である。その結果、ＣＭＯＳデバイスは、単一タイプのトランジスタだけを用いるデバイスより、必要とする電力が少ない。
【０００４】
ＣＭＯＳピンエレクトロニクスドライバの実現に関連する１つの難点としては、出力ピンの終端インピーダンスを調整することがある。トランジスタ特性の差異は、出力ピンの終端インピーダンスに影響する場合がある。たとえば、２つのトランジスタの相互コンダクタンスおよび固有静電容量が相違する結果として、出力ピンにおいてインピーダンスが異なる可能性がある。インピーダンスのこれらの差異は、出力ピンを通じて伝送される信号の質に悪影響を与える可能性がある。
【発明の開示】
【課題を解決するための手段】
【０００５】
本特許出願は、ピンエレクトロニクスドライバを実現するためのコンピュータプログラム製品を含んだ方法および装置を説明する。
【０００６】
一般に、一態様において、本発明は、自身に接続された第１の抵抗回路を含むピンと、トリガ電圧に応じて、第１の抵抗回路を論理レベル電圧に接続する第１のトランジスタ回路であって、第１のトランジスタ回路および第１の抵抗回路が共に終端インピーダンスを定義する第１のトランジスタ回路と、トリガ電圧を第１のトランジスタ回路に印加するドライバ回路とを駆動するための回路に関する。ドライバ回路には、第１の抵抗回路および第１のトランジスタ回路に対する対応物が含まれる。これらの対応物はトリガ電圧を制御し、かつそれによって終端インピーダンスを制御するように制御される対応物インピーダンスを定義する。
【０００７】
また、前述の態様には次の特徴の１つ以上を含んでいてもよい。
【０００８】
対応物には、第２のトランジスタ回路と、第２のトランジスタ回路と直列の第２の抵抗回路を含んでいてもよい。第２のトランジスタ回路および第２の抵抗回路は共に対応物インピーダンスを定義していてもよい。ドライバ回路には、第１の入力部および第２の入力部を有する演算増幅器を含んでいてもよい。第１の入力部は基準電圧を受信することができる。第２の抵抗回路は決定電圧を生成する際に用いることができる。第２の入力部は決定電圧を受信することができる。演算増幅器は出力電圧を第２のトランジスタ回路に印加してもよい。出力電圧は基準電圧および決定電圧に基づいていてもよい。出力電圧は対応物インピーダンスを調整してもよい。
【０００９】
第２のトランジスタ回路には、ソース、ゲートおよびドレインを有するトランジスタを含んでいてもよい。出力電圧をゲートに印加して、ソースからドレインへ入力電圧を転送してもよい。第１の抵抗回路には並列に配置された抵抗器を含んでいてもよい。第２の抵抗回路には並列に配置された抵抗器を含んでいてもよく、第１のトランジスタ回路にはゲートを並列に配置したトランジスタを含んでいてもよい。第２のトランジスタ回路には１つのトランジスタを含んでいてもよい。
【００１０】
ドライバ回路には、終端インピーダンスに対応するように構成可能な第１の抵抗器ネットワークと、第１の抵抗器ネットワークとほぼ整合するように構成可能な第２の抵抗器ネットワークを含んでいてもよい。第２の抵抗器ネットワークの両端にわたる電圧は決定電圧を生成する際に用いてもよい。
【００１１】
第１のトランジスタ回路には、ＰチャネルＦＥＴおよびＮチャネルＦＥＴのうちの１つを含んでいてもよい。第２のトランジスタ回路は、第２のトリガ電圧に応じて、第１の抵抗回路を第２の論理レベル電圧に接続するために用いてもよい。第２のトランジスタ回路および第１の抵抗回路は共に終端インピーダンスを定義してもよい。第２のドライバ回路を用いて、第２のトリガ電圧を第２のトランジスタ回路に印加してもよい。第２のドライバ回路には、第１の抵抗回路および第２のトランジスタ回路に対する対応物を含んでいてもよい。これらの対応物は第２のトリガ電圧を制御し、かつそれによって終端インピーダンスを制御するように制御される対応物インピーダンスを定義してもよい。ドライバ回路と第１のトランジスタ回路との間にはスイッチを含んでいてもよい。論理回路は、スイッチを閉じ、それによってトリガ電圧を第１のトランジスタ回路に印加するか、またはスイッチを開き、それによってトリガ電圧が第１のトランジスタ回路に達することを防ぐために用いてもよい。
【００１２】
一般に、別の態様では、本発明は、伝送される信号が通るピンと、ピンに接続され、かつ調整可能な第１のインピーダンスを有する第１の回路と、調整可能な第２のインピーダンスを有する第２の回路であって、入力に応じて決定電圧を生成する際に用いられる第２の回路と、決定電圧および基準電圧に応じて出力電圧を供給する増幅器とを含む自動試験装置（ＡＴＥ）に関する。出力電圧は、第２の回路にフィードバックされて第２のインピーダンスを調節するか、または第１の回路に印加されて第１のインピーダンスを調節する。また、この態様には次の特徴の１つ以上を含んでいてもよい。
【００１３】
第１の回路は、第１の抵抗回路および第１のトランジスタ回路であってもよい。第１のトランジスタ回路には出力電圧を受信する少なくとも１つのゲートを含んでいてもよい。第１の抵抗回路には並列に配置された抵抗器を含んでいてもよい。第２の回路には第２の抵抗回路および第２のトランジスタ回路を含んでいてもよい。第２のトランジスタ回路には出力電圧を受信する少なくとも１つのゲートを含んでいてもよい。ＡＴＥには、増幅器から少なくとも１つのゲートへのフィードバック経路を含んでいてもよい。フィードバック経路は出力電圧を少なくとも１つのゲートに供給してもよい。第２の回路は第１の回路と同じ組み合わせの素子を有していてもよい。ＡＴＥには、第１のインピーダンスとほぼ整合するように構成可能な第１の抵抗器ネットワークと、第１の抵抗器ネットワークとほぼ整合するように構成可能な第２の抵抗器ネットワークとを含んでいてもよい。第２の抵抗器ネットワークの両端にわたる電圧は決定電圧を生成する際に用いてもよい。
【００１４】
一般に、別の態様では、本発明は、自動試験装置において信号が通過するピンのインピーダンスを規定する方法に関する。この方法には、フィードバック電圧を第１の回路における第１のトランジスタのゲートに印加することによって、第１の回路のインピーダンスを制御するステップを含むが、この場合に、第１の回路は第１の電圧を生成し、第１の電圧および基準電圧を用いて出力電圧を生成し、かつ出力電圧をピンに接続された第２の回路に印加するために用いられる。第２の回路における第２のトランジスタのゲートに出力電圧を印加して、第２の回路のインピーダンスを制御してもよい。フィードバック電圧は出力電圧の以前のバージョンであってもよい。
【００１５】
また、前述の態様には次の特徴の１つ以上を含んでもよい。
【００１６】
第１の電圧は、第１の回路の出力電圧および抵抗器ネットワークの両端にわたる電圧に基づいていてもよい。抵抗器ネットワークは第２の回路のインピーダンスに対応するように構成してもよい。第２の回路は抵抗回路およびトランジスタベース回路であってもよい。出力電圧の印加は処理装置からの信号に基づいた制御信号に応じて制御してもよい。
【００１７】
１つ以上の例の詳細を、添付の図面および以下の説明に記載する。本発明のさらなる特徴、態様および利点は、説明、図面および特許請求の範囲から明白になるであろう。
【００１８】
様々な図における同様の参照符号は、同様の要素を示す。
【発明を実施するための最良の形態】
【００１９】
図１は、ＡＴＥのピンエレクトロニクスドライバのための回路１０を示したものである。回路１０にはピン１１が含まれている。ピン１１を通じてＡＴＥからＤＵＴへ信号が伝送される。終端抵抗１２が、ピン１１を終端させる。図１には１つの抵抗器だけを示しているが、終端抵抗１２は任意のタイプの抵抗回路であってもよいし、任意の数および構成の抵抗器を用いて実現してもよい。一実装例において、終端抵抗１２は、並列に接続された１０個の４００Ω抵抗器を含み、４０Ω±４Ωの合成抵抗をもたらすが、ここで４Ωは許容誤差の範囲を表わす。この場合の目標終端インピーダンスは５０Ωである。終端抵抗１２のインピーダンスと目標インピーダンスとの間の差異は、出力トランジスタによって補われる。
【００２０】
この点において、回路１０には、Ｎチャネル電界効果トランジスタ（ＦＥＴ）回路１５およびＰチャネルＦＥＴ回路１４が含まれている。ＮチャネルＦＥＴ回路１５は、ゲート１５ａ、ソース１５ｂおよびドレイン１５ｃを有する。ソース１５ｂは、論理低電圧ＶＩＬに接続され、ドレイン１５ｃは終端抵抗１２に接続されている。ゲート１５ａは制御電圧に接続されているが、これについては以下で説明する。適切な制御電圧（ＦＥＴ回路１５がＮチャネルなので、この場合には高電圧）が印加されると、ＦＥＴ回路１５は導通される。この導通によって、ＶＩＬ電圧がソース１５ｂからドレイン１５ｃに、およびピン１１に供給される。
【００２１】
ＮチャネルＦＥＴ回路１５の導通は不完全であるが、それはＦＥＴのソース−ドレイン経路にインピーダンスがあることを意味する。このインピーダンスは、部分的にはゲート１５ａに印加される制御電圧の関数である。一般的に言えば、ＮチャネルＦＥＴにおいて、たとえばＦＥＴの閾値電圧か、またはそれよりわずかに上となる低いゲート電圧の場合には、より高いゲート電圧の場合よりも高いインピーダンスをもたらす。ピン１１を介して論理低電圧（ＶＩＬ）を出力する場合には、ＮチャネルＦＥＴ回路１５と終端抵抗１２の両端にわたるインピーダンスの組み合わせが、ピン１１に対する終端インピーダンスを構成する。
【００２２】
図１の回路において、ＮチャネルＦＥＴ回路１５がオンの場合には、ＰチャネルＦＥＴ回路１４はオフであり、逆の場合も同様である。ＰチャネルＦＥＴ回路１４は、ゲート１４ａ、ソース１４ｂおよびドレイン１４ｃを有する。ソース１４ｂは論理高電圧ＶＩＨに接続され、ドレイン１４ｃは終端抵抗１２に接続されている。ゲート１４ａは制御電圧に接続されているが、これについてもまた以下で説明する。適切な制御電圧（ＦＥＴ回路１４がＰチャネルなので、この場合には低電圧）が印加されると、ＰチャネルＦＥＴ回路１４は導通される。この導通による結果として、ＶＩＨ電圧がソース１４ｂからドレイン１４ｃに供給され、次にピン１１から出力される。
【００２３】
上記の場合と同様に、ＰチャネルＦＥＴ回路１４の導通は不完全であるが、それはＦＥＴのソース−ドレイン経路にインピーダンスがあることを意味する。このインピーダンスは、部分的にはゲート１４ａに印加される制御電圧の関数である。一般的に言えば、ＰチャネルＦＥＴにおいて、たとえばＦＥＴの閾値電圧か、またはそれよりわずかに下の高いゲート電圧の場合には、より低いゲート電圧の場合よりも高いインピーダンスをもたらす。ピン１１を介して論理高電圧（ＶＩＨ）を出力する場合には、ＰチャネルＦＥＴ回路１４と終端抵抗１２の両端にわたるインピーダンスの組み合わせが、ピン１１に対する終端インピーダンスを構成する。
【００２４】
ＮおよびＰチャネルＦＥＴ回路１４／１５にはかなりの静電容量があるが、しかしそれらの静電容量は終端抵抗１２によってピン１１からほとんど分離される。したがって、以下に示すように、終端抵抗１２が、出力インピーダンスの大部分を構成する。終端抵抗１２は出力電流を伝達するのに十分に幅広く構成されている。
【００２５】
図２は、出力トランジスタ１４および１５の詳細図を提示したものである。図２に示すように、ＮチャネルＦＥＴ回路１５およびＰチャネルＦＥＴ回路１４は、たとえ図１において各回路に１つのＦＥＴだけを示していたとしても、それぞれ２以上のＦＥＴを含んでいてもよい。たとえば、一実装例としては、ＮチャネルＦＥＴ回路１５に、ゲート、ドレインおよびソースが並列に配置された６０個の同一のＮチャネルＦＥＴが含まれている。同様に、この実装例において、ＰチャネルＦＥＴ回路１４には、ゲート、ドレインおよびソースが並列に配置された６０個の同一のＰチャネルＦＥＴが含まれている。
【００２６】
図１において、ＶＩＨドライバ１７が制御電圧をＰチャネルＦＥＴ回路１４に供給し、ＶＩＬドライバ１９が制御電圧をＮチャネルＦＥＴ回路１５に供給する。これらのドライバの構造および機能は、図３Ａおよび３Ｂに関連して、以下でより詳細に説明する。スイッチ２０がＶＩＨドライバ１７とＰチャネルＦＥＴ回路１４との間にあり、スイッチ２１がＶＩＬドライバ１９とＮチャネルＦＥＴ回路１５との間にある。スイッチ２０が閉じられると、制御電圧をＶＩＨドライバ１７からＰチャネルＦＥＴ回路１４へ通過させ、開いている場合には制御電圧がＰチャネルＦＥＴ回路１４に伝達されるのを防いでいる。スイッチ２１はＶＩＬドライバ１９およびＮチャネルＦＥＴ回路１５に対して、同じように動作する。スイッチ２０、２１はトランジスタや他の電気素子および／または機械要素を用いて実現してもよい。
【００２７】
論理回路２２は、デジタル信号プロセッサ（ＤＳＰ）、コンピュータまたは同様なもの（図示せず）などの処理装置から受信した制御信号２４に従って、スイッチ２０、２１を制御する。これらの制御信号には駆動（ＤＲＶ）信号２５が含まれているが、この信号２５は、高論理レベルがピン１１に印加される場合には、論理回路２２に対して、スイッチ２０を閉じてスイッチ２１を開くように命令する。この文脈において、スイッチ２０はＶＩＨドライバ１７に接続されるときに閉じられていると考えられ、高論理レベルＶＩＨ２６に接続されたときに開いていると考えられる（なぜなら、ＶＩＨは、ＰチャネルＦＥＴ回路１４の導通をほぼ防ぐからである）。低論理レベルがピン１１に印加される場合には、ＤＲＶ信号２５は、論理回路２２に対して、スイッチ２０を開いてスイッチ２１を閉じるように命令する。スイッチ２１は、ＶＩＬドライバ１９に接続されたときに閉じられていると考えられ、低論理レベルＶＩＬ２７に接続されたときに開いていると考えられる（なぜなら、ＶＩＬは、ＮチャネルＦＥＴ回路１５の導通をほぼ防ぐからである）。スイッチ２０および２１のタイミングは、確実に、新しいトランジスタがオンになり、その後別のトランジスタがオフになるようにすべきである。これは、伝搬遅延を遅らせるが、確実にピン１１が浮遊状態（これは電圧遷移の最初にアンダーシュートを引き起こす可能性がある）のままにならないようにする。
【００２８】
他の２つの信号すなわちＴＥＲＭおよびＴＲＩＳＴＡＴＥ（トライステート）については、以下においてより詳細に説明する。レベルシフタ２９および３０は、制御論理回路２２から出力される電圧レベルを、スイッチへ印加する前に変更するために用いてもよい。
【００２９】
図１の実装例には、ＶＩＨおよびＶＩＬ電圧をバッファリングするために、バッファ３１および３２がそれぞれ含まれている。コンデンサ３４および３６は、ＰチャネルＦＥＴ回路１４のソース１４ｂにおいてＶＩＨをサポートし、コンデンサ３５および３７は、ＮチャネルＦＥＴ回路１５のソース１５ｂにおいてＶＩＬをサポートする。また、他の回路素子（図示せず）を回路１０に組み込んでもよい。
【００３０】
図３Ａは、ＶＩＬドライバ１９の実装例を示したものである。図３Ａに示すように、ＶＩＬドライバ１９には、抵抗回路４０およびトランジスタ回路４１が含まれている。図３Ａにはただ１つの抵抗器だけを示しているが、抵抗回路４０は多数の抵抗器を用いて実現してもよい。図３Ａの実装例において、抵抗回路４０には直列に接続された６つの４００Ω抵抗器が実際に含まれており、その結果として２４００Ω±２４０Ωの合成抵抗がもたらされているが、ここで２４０Ωの偏差は抵抗器の固有許容誤差を表わしている。したがって、抵抗回路４０は、終端抵抗１２（図１）の約６０倍の抵抗を有する。
【００３１】
この実装例において、トランジスタ回路４１には、１つのＮチャネルＦＥＴが含まれている。トランジスタ回路４１はＮチャネルＦＥＴ回路１５（図２）の約１／６０の相互コンダクタンスを有しており、したがってＰチャネルＦＥＴ回路１５の約６０倍の抵抗を有している。回路１５が６０個の並列デバイスで実現されていたので、回路４１は１／６０のインピーダンスを達成するように、ただ１つのデバイスで実現される。したがって、トランジスタ回路４１と抵抗回路４０とを含んだ回路経路４２は、ＮチャネルＦＥＴ回路１５と終端抵抗１２とを含んだ出力回路経路の約１／６０の電流を伝達する。したがって、以下に説明するように、インピーダンスの較正には、比較的小さな電流が必要である。
【００３２】
また、ＶＩＬドライバ１９には抵抗分圧回路４５を有する反転演算増幅器４４が含まれている。増幅器４４には、２つの入力部４６および４７が含まれている。１つの入力部（＋）において、増幅器４４は、基準電圧、この場合には１．８７５Ｖを受信する。別の入力部（−）において、増幅器４４は、ＶＩＨの降圧されたバージョンを受信する。ノード４９において、増幅器４４は、基準電圧とＶＩＨとの間の差異、ここでは１．８７５Ｖ−ＶＩＨを出力する。
【００３３】
増幅器４４の出力は、抵抗器ＤＡＣ（デジタル／アナログ変換器）５０の入力部に印加される。ここで、ＤＡＣ５０には、プログラム可能な抵抗器ネットワークが含まれている。ＤＡＣ５０の抵抗は、ネットワーク内へ、またはネットワーク外へ抵抗器を切り替えることによって、制御することができる。ＤＡＣ５０は、マスタＤＡＣ５１（以下で説明）の構成を反映するようにプログラムされる。
【００３４】
また、ＶＩＬドライバ１９にはフィードバック経路５４と、増幅器自身の両端にわたる蓄積コンデンサ５５とを備えた演算増幅器５２が含まれている。増幅器５２には、２つの入力端子５６および５７が含まれている。入力端子（＋）５６は、基準電圧、この実装例では１．８７５Ｖを受信する。入力端子（−）５７は、「決定電圧」と呼んでもよい電圧をノード６０から受信する。ノード６０における電圧は、回路経路４２および６２の両端にわたる電圧の組み合わせである。以下で説明するように、トランジスタ回路４１は、そのインピーダンスを制御するように操作されて、抵抗回路４０およびトランジスタ回路４１の両端にわたるインピーダンスがＤＡＣ５０のインピーダンスと整合するようにする。
【００３５】
この実装例において、ＤＡＣ５０は、ＮチャネルＦＥＴトランジスタ回路１５および終端抵抗器１２のインピーダンスに相関するインピーダンスを有するようにプログラムされている。この実装例において、ＤＡＣ５０は、３０００Ωのインピーダンスを有するようにプログラムされる。これは、ＰチャネルＦＥＴ回路１４および終端抵抗１２の目標インピーダンスの６０倍であるが、これによって、以下に説明するように、ピン１１の終端インピーダンスの較正を、比較的わずかな電流を用いて実行することができる。
【００３６】
ＤＡＣ５０は、マスタＤＡＣ５１を用いてプログラムされる。図３Ａにおいて、ライン６４の上に示した回路は、ＡＴＥの各ピン（チャネル）のために設けられている。したがって、ＡＴＥには、多数の「スレーブ」ＤＡＣ（たとえばＤＡＣ５０）が含まれている。マスタＤＡＣ５１を含むライン６４より下の回路１０は、各ピンのために設けられることはない。回路１０は、ただ一度だけＡＴＥに設けてもよい。
【００３７】
マスタＤＡＣ５１は、構造および機能がＤＡＣ５０に類似している。マスタＤＡＣ５１は、ＡＴＥにおけるＤＡＣ５０などをプログラムするために用いられる。マスタＤＡＣ５１は、外部抵抗器（Ｒｅｘｔ）６６と同じインピーダンスを有するようにプログラムされる。この文脈において、プログラミングには、個々の抵抗器をＤＡＣの抵抗器ネットワークに加えるか、またはそこから取り去ることが含まれている。マスタＤＡＣ５１の抵抗器構成は、ＤＡＣ５０に複写される。それに応じて、たとえばコントローラまたは他の処理装置（図示せず）が、ＤＡＣ５０をプログラムしてもよい。
【００３８】
この実装例において、マスタＤＡＣ５１は、ＤＡＣの入力端子に２．５Ｖが入力され、外部抵抗器６６に１．２５Ｖが印加され、かつセンスライン６７における出力を測定することによって、プログラムされる。センスラインが、２．５Ｖ＋１．２５Ｖの半分である１．８７５Ｖに達する場合に、マスタＤＡＣ５１は、３０００Ωを提供するようにプログラムされたものと見なされる。
【００３９】
ＡＴＥにおけるＤＡＣの全てがマスタＤＡＣ５１を追跡するので、マスタＤＡＣ５１の較正は、ＡＴＥの初期化のときに実行することができる。使用される電力は、関連する電流が全てほぼ１ｍＡ未満なので、比較的低くすることができる。この実装例において、静止電力を消費するＡＴＥの唯一の回路が、バッファ増幅器およびドライバであることが注目される。残りの回路は、出力ピンにおける遷移中に電流を引き込むだけである。これは、結果として比較的大幅な全体的な電力の削減をもたらす。
【００４０】
図３Ａの実装例におけるＶＩＬドライバ１９の動作は、以下の通りである。増幅器５２は、ノード６０の電圧および基準電圧を受信し、その入力電圧に基づいて出力部６９で出力電圧（Ｖｏｕｔ）を生成する。また、増幅器５２はその出力部６９における変化する電流に応じて出力電圧を制御する積分器として働き、コンデンサ５５が電圧を蓄積する。増幅器５２は、その正（＋）端子５７およびその負（−）端子５６に印加される電圧が整合する場合に、安定している。すなわち、増幅器５２は、その正（＋）端子５７およびその負（−）端子５６への入力が整合する場合に、ほぼ一定の（この場合には低電圧）信号を出力する。「整合する」という用語は、この文脈では、２つの電圧が同じか、または互いに予め設定された許容誤差内にあることを意味する。
【００４１】
フィードバック経路５４は、トランジスタ回路４１のインピーダンスを調節するために用いられ、トランジスタ回路４１および抵抗回路４０の合成インピーダンスが、ＤＡＣ５０のインピーダンスに整合するか、または少なくともほぼ整合するようにする。上で言及したように、ＤＡＣ５０のインピーダンスは、終端抵抗１２およびＮチャネルＦＥＴ回路１５（図１）の合成インピーダンスに比例する（この場合には６０倍）。したがって、増幅器５２の制御下にあるフィードバック経路５４はトランジスタ回路４１のインピーダンスを調節し、トランジスタ回路４１および抵抗回路４０の合成インピーダンスが終端抵抗１２およびＮチャネルＦＥＴ回路１４の合成インピーダンス×６０に整合するか、または少なくともほぼ整合するようにする。６０の係数は、回路経路４２を通る電流量を低減するために用いられる。すなわち、抵抗回路４０は、終端抵抗１２の６０倍または６０倍に近いインピーダンスを有し、トランジスタ回路４１は、そのソース−ドレインインピーダンスがＮチャネルＦＥＴ回路１５のソース−ドレインの６０倍または６０倍に近いインピーダンスであるように制御される。インピーダンスのこの増加の結果、ピン１１の終端インピーダンスを較正するために必要とされる電流量が低減される。
【００４２】
ＤＡＣ５０およびトランジスタ回路４１／抵抗回路４０のインピーダンスが整合する場合には、これらの回路の両端にわたる結果としての電圧降下は、演算増幅器５２の（＋）および（−）端子に対して、同じか、またはほぼ同じ電圧入力をもたらす。すなわち、ノード６０における電圧は、回路経路４２からの電圧Ｖ１および回路経路６２からの電圧Ｖ２の合成になるが、ここでＶ１およびＶ２は、以下の通りである。すなわち、
Ｖ１＝ＶＩＨ−（ＶＲ＋ＶＴ）
Ｖ２＝（１．８７５−ＶＩＨ）＋ＶＤＡＣ
であり、ここで、ＶＲは抵抗回路４０の両端にわたる電圧であり、ＶＴはトランジスタ回路４１の両端にわたる電圧であり、ＶＤＡＣはＤＡＣ５０の両端にわたる電圧であり、（１．８７５−ＶＩＨ）はノード４９における電圧である。ＶＤＡＣがＶＲ＋ＶＴと等しい場合には、ノード６０における電圧、したがって（−）端子５６における結果としての電圧は１．８７５である。これは（＋）端子５７における一定した１．８７５の電圧と等しい。
【００４３】
ＰチャネルＦＥＴ回路１４のインピーダンスを制御するために用いられる電圧Ｖｏｕｔはフィードバック経路５４を介してトランジスタ回路４１のゲート４１ａに印加される。この電圧Ｖｏｕｔはトランジスタ回路４１のソース−ドレイン導電率を制御し、したがってソース−ドレインインピーダンスを制御する。上記のように、トランジスタ回路４１のソース−ドレインインピーダンスは、トランジスタ回路４１および抵抗回路４０の合成ソース−ドレインインピーダンスがＤＡＣ５０のインピーダンスに整合するように制御される。
【００４４】
上で言及したように、図３Ａは、図１のＶＩＬドライバ１９を示す。図３Ｂは、ＶＩＨドライバ１７を実現するために用いられる同様の回路を示すが、トランジスタ回路のインピーダンスはＰチャネルＦＥＴ回路１４のインピーダンスに基づいて制御される。増幅器５２の出力部６９における反転演算増幅器６８が、Ｖｏｕｔの値を反転するためにＶＩＨドライバ１７に含まれている。なぜなら、ＶＩＨドライバ１７はＰチャネルトランジスタ回路４１を駆動しているからである。回路の出力部はノード６９Ａであり、この演算増幅器の反転出力部である。
【００４５】
上記の実装例では、０Ｖ＜ＶＩＨ＜３．７Ｖおよび−０．７Ｖ＜ＶＩＬ＜３．０Ｖである。しかしながら、回路１０を任意のＶＩＨおよびＶＩＬの値で利用できることが注目される。
【００４６】
図４は、終端ドライバを実現するための回路７０を示したものである。この文脈において、終端ドライバは特別なタイプのピンエレクトロニクスドライバである。終端ドライバ７０はＤＵＴから信号を受信するＡＴＥピン、または双方向のピンすなわちＤＵＴへ信号を伝送し、かつそこから信号を受信するピンを終端するために用いることができる。
【００４７】
回路７０は、図１の回路１０とほぼ同じ構造を有している。回路７０において、ＶＩＴポジティブドライバ７１はＶＩＨドライバ１７に対応し、ＶＩＨドライバ１７とほぼ同じ構造および機能を有する。また、ＶＩＴネガティブドライバ７２はＶＩＬドライバ１９に対応し、ＶＩＬドライバ１９とほぼ同じ構造および機能を有する。「ＶＩＴ」は終端電圧を指すが、この終端電圧はＶＩＨとＶＩＬとの間であってもよい。
【００４８】
しかしながら、回路７０において、ＰチャネルＦＥＴ回路７４およびＮチャネルＦＥＴ回路７５のそれぞれのソース−ドレインインピーダンスは、ＰチャネルＦＥＴ回路１４またはＮチャネルＦＥＴトランジスタ回路１４（図１）のソース−ドレインインピーダンスの半分である。その理由は、終端ドライバ７０が、ＶＩＴポジティブドライバ７１の出力部をＰチャネルＦＥＴ回路７４へ接続し、およびＶＩＴネガティブドライバ７２の出力部をＮチャネルＦＥＴ回路７５へ同時に接続することによって動作するからである（ところが、上記ではＶＩＨまたはＶＩＬドライバのうちの１つだけが接続される）。結合された回路は、図１の終端抵抗器１２の直前で、図１におけるノード１４ｃ／１５ｃに接続される。出力部１１における結果としての終端インピーダンスには、終端抵抗１２に加えて、ＮおよびＰチャネルＦＥＴ回路７４および７５の両方のインピーダンスが含まれる。
【００４９】
ＮチャネルＦＥＴ回路７５およびＰチャネルＦＥＴ回路７４（図４）のそれぞれの出力インピーダンスは、ＮチャネルＦＥＴ回路１５またはＰチャネルＦＥＴ回路１４（図１）の出力インピーダンスの半分であるので、ＶＩＴポジティブドライバ７１（図４）はそのトランジスタ回路のソース−ドレインインピーダンスを制御して、その抵抗回路およびそのトランジスタ回路の合成インピーダンスが図１の例における６０倍とは異なり、ＰチャネルＦＥＴ回路７４の出力インピーダンスの３０倍となるようにする。また、ＶＩＬネガティブドライバ７２はそのトランジスタ回路のソース−ドレインインピーダンスを制御して、その抵抗回路およびそのトランジスタ回路の合成インピーダンスがＮチャネルＦＥＴ回路７５の出力インピーダンスの３０倍となるようにする。ここで、トランジスタ回路および抵抗回路は、図３Ａおよび図３Ｂの４０および４１に対する対応物を指す。結果として整合したインピーダンスは、上記のようにＮチャネルＦＥＴ回路７５およびＰチャネルＦＥＴ回路７４のインピーダンスを制御する出力電圧を生成し、それによって終端インピーダンスを制御する。
【００５０】
終端ドライバ７０は、上で言及したＴＥＲＭ信号を介して制御される。また、ＴＲＩＳＴＡＴＥ信号を、終端ドライバ７０または図１のピンエレクトロニクスドライバを制御するために用いることができる。ＴＲＩＳＴＡＴＥ信号は、出力トランジスタが導通するのを防ぎ、それによってＤＵＴピンを浮遊状態にしておく。図１において、ＴＲＩＳＴＡＴＥ信号に応じて、回路１０はゲート１４ａをＶＩＨに接続し、ゲート１５ａをＶＩＬに接続する。図３Ａにおいて、ＴＲＩＳＴＡＴＥ信号に応じて、回路７０はゲート７５ａをＶＩＬに接続する。図３Ｂにおいて、ＴＲＩＳＴＡＴＥ信号に応じて、回路７０はゲート７４ａをＶＩＨに接続する。
【００５１】
本明細書で説明するＡＴＥは、上記のハードウェアと共に用いることに限定されるわけではない。ＡＴＥの少なくとも一部は、他のアナログもしくはデジタル電子回路によって、コンピュータハードウェア、ファームウェア、ソフトウェアによって、またはそれらの組み合わせによって実現することができる。
【００５２】
ＡＴＥの少なくとも一部は、コンピュータプログラム製品を介して少なくとも部分的に実現することができるが、このコンピュータプログラム製品とは、すなわち、たとえばプログラム可能なプロセッサ、コンピュータもしくは多数のコンピュータなどのデータ処理装置による実行のため、またはデータ処理装置の動作を制御するために、機械可読記憶装置または伝搬信号などの情報担体に実体的に具体化されたコンピュータプログラムである。コンピュータプログラムは、コンパイル言語またはインタープリタ言語を始めとする任意の形式のプログラミング言語で書くことができ、それはスタンドアロンプログラムとして、またはコンピューティング環境での利用に適したモジュール、コンポーネント、サブルーチンもしくは他のユニットを始めとする任意の形態で導入することができる。コンピュータプログラムは、一サイトの１つのコンピュータもしくは多数のコンピュータで実行するか、または多数のサイトにわたって分配し、通信ネットワークによって相互接続するように導入することができる。
【００５３】
ＡＴＥの少なくとも一部を実現するために関連する動作は、ＡＴＥの少なくともいくつかの機能を実行する１つ以上のコンピュータプログラムを実行する１つ以上のプログラム可能プロセッサによって行なうことができる。ＡＴＥの全てまたは一部は、たとえばＦＰＧＡ（フィールドプログラマブルゲートアレイ）および／またはＡＳＩＣ（特定用途向け集積回路）などの専用論理回路として実現することができる。
【００５４】
コンピュータプログラムの実行に適したプロセッサには、例として汎用および専用マイクロプロセッサと、任意の種類のデジタルコンピュータの任意の１つ以上のプロセッサとの両方が含まれる。一般に、プロセッサは、読み出し専用メモリか、ランダムアクセスメモリか、または両方から命令およびデータを受信する。コンピュータの要素には、命令を実行するためのプロセッサと、命令およびデータを格納するための１つ以上のメモリ装置とが含まれる。
【００５５】
本明細書で説明するピンエレクトロニクス回路は、本明細書で言及する基準電圧、インピーダンスなどを含めて、特定の値を用いるための利用に限定されるわけではなく、むしろこのような値の任意の組み合わせを用いて実現することができる。
【００５６】
本明細書で説明する様々な実施形態の要素を組み合わせて、明確に上述されていない他の実施形態を形成してもよい。本明細書で明確に説明されていない他の実施形態もまた、特許請求の範囲内にある。
【図面の簡単な説明】
【００５７】
【図１】ＡＴＥで用いるためのピンエレクトロニクスドライバのブロック図である。
【図２】ピンエレクトロニクスドライバの代替構成を示すブロック図である。
【図３Ａ】ピンエレクトロニクスドライバで用いられる電圧ドライバのブロック図である。
【図３Ｂ】ピンエレクトロニクスドライバで用いられる電圧ドライバのブロック図である。
【図４】ＡＴＥで用いるための終端ドライバのブロック図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【国際調査報告】
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