(57)【要約】画素が、光電変換装置に関連付けられたトランスファトランジスタゲートを有し、シャロートレンチ素子分離によって基板内で絶縁される画素および撮像素子装置、ならびにそれらを形成する方法。トランスファトランジスタゲートは、シャロートレンチ素子分離領域と重複しない。【選択図】図２
2009501446.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
光電変換装置と、
電荷を前記光電変換装置から受け取り、前記電荷により得られる電圧を出力するように構成され、且つトランスファトランジスタゲートを含む撮像素子回路と、
前記基板内で前記光電変換装置および前記回路を取り囲み、且つ前記トランスファトランジスタゲートが素子分離領域のどの部分にも重複しないよう構成される素子分離領域とを含む撮像素子画素。
【請求項２】
前記基板内、前記トランスファトランジスタゲートと前記素子分離領域との間に注入領域をさらに含む、請求項１に記載の撮像素子画素。
【請求項３】
前記素子分離領域がシャロートレンチ素子分離領域である、請求項１に記載の撮像素子画素。
【請求項４】
前記回路が、さらにリセットトランジスタ、ソースフォロワトランジスタ、および行選択トランジスタを含む、請求項１に記載の撮像素子画素。
【請求項５】
少なくとも前記回路の一部が隣接画素と共有される、請求項１に記載の撮像素子画素。
【請求項６】
前記光電変換装置がフォトダイオードである、請求項１に記載の撮像素子画素。
【請求項７】
前記画素がＣＭＯＳ画素である、請求項１に記載の撮像素子画素。
【請求項８】
基板内にフォトダイオードと、
前記基板内に電荷蓄積領域と、
前記フォトダイオードと前記電荷蓄積領域の間の電荷をゲートするように構成されたトランスファゲートと、
前記電荷蓄積領域をリセットするように構成されたリセットゲートと、
前記電荷蓄積領域から電荷を受信するよう構成されたソースフォロワゲートと、
前記ソースフォロワゲートを出力線に結合するよう構成された行選択ゲートと、
前記フォトダイオード、前記トランスファゲート、前記リセットゲート、前記ソースフォロワゲート、および前記行選択ゲートを取り囲むシャロートレンチ素子分離領域と
を含み、且つ前記トランスファゲートが、前記シャロートレンチ素子分離領域のどの部分にも重複しないよう構成される、ＣＭＯＳ撮像素子装置。
【請求項９】
前記基板内の前記トランスファトランジスタゲートと前記素子分離領域との間に注入領域をさらに含む、請求項８に記載のＣＭＯＳ撮像素子装置。
【請求項１０】
前記注入領域がｐ型ドーパントを含む、請求項９に記載のＣＭＯＳ撮像素子装置。
【請求項１１】
前記リセットゲート、前記ソースフォロワゲート、前記行選択ゲート、および前記電荷蓄積領域のうち少なくとも一つが、隣接画素と共有される、請求項８に記載のＣＭＯＳ撮像素子装置。
【請求項１２】
前記トランスファゲートが、前記フォトダイオードに対して角度付けられる、請求項８に記載のＣＭＯＳ撮像素子装置。
【請求項１３】
プロセッサ、および前記プロセッサに結合された撮像素子を含み、且つ前記撮像素子が
画素配列を含むプロセッサシステムであって、各画素が、
基板と、
光電変換装置と、
電荷を前記光電変換装置から受け取り、前記電荷により得られる電圧を出力するよう構成され、且つトランスファトランジスタゲートを含む回路と、
前記基板内で前記光電変換装置および前記回路を取り囲む素子分離領域と
を含み、且つ前記トランスファトランジスタゲートが前記素子分離領域のどの部分にも重複しないよう構成される
ことを特徴とするプロセッサシステム。
【請求項１４】
前記基板内の前記トランスファトランジスタゲートと前記素子分離領域との間に注入領域をさらに含む、請求項１３に記載のプロセッサシステム。
【請求項１５】
前記素子分離領域がシャロートレンチ素子分離領域である、請求項１３に記載のプロセッサシステム。
【請求項１６】
前記回路が、さらにリセットトランジスタ、ソースフォロワトランジスタ、および行選択トランジスタを含む、請求項１３に記載のプロセッサシステム。
【請求項１７】
前記回路の少なくとも一部が隣接画素と共有される、請求項１３に記載のプロセッサシステム。
【請求項１８】
前記光電変換装置がフォトダイオードである、請求項１３に記載のプロセッサシステム。
【請求項１９】
前記画素がＣＭＯＳ画素である、請求項１３に記載のプロセッサシステム。
【請求項２０】
撮像素子画素を形成する方法であって、
基板を設けるステップと、
前記基板内に素子分離領域を形成するステップと、
前記基板内に、光電変換装置を形成し、前記素子分離領域によって境界付けるステップと、
前記光電変換装置に近接するトランスファトランジスタゲートを形成し、且つ前記トランスファトランジスタゲートが前記素子分離領域のどの部分にも重複しないよう構成するステップとを含む方法。
【請求項２１】
前記素子分離領域を形成するステップが、シャロートレンチ素子分離領域を形成するステップを含む、請求項２０に記載の方法。
【請求項２２】
前記基板内の前記トランスファトランジスタゲートと前記素子分離領域との間に注入領域を形成するステップをさらに含む、請求項２０に記載の方法。
【請求項２３】
前記光電変換装置に近接する、リセットトランジスタ、ソースフォロワトランジスタ、および行選択トランジスタを形成するステップをさらに含む、請求項２０に記載の方法。
【請求項２４】
前記リセットトランジスタ、前記ソースフォロワトランジスタ、および前記行選択トランジスタのうち少なくとも一つを共有する第２の光電変換装置を形成するステップをさらに含む、請求項２３に記載の方法。
【請求項２５】
前記光電変換装置がフォトダイオードである、請求項２０に記載の方法。
【請求項２６】
前記画素がＣＭＯＳ画素である、請求項２０に記載の方法。
【請求項２７】
ＣＭＯＳ撮像素子画素内の暗電流を軽減する方法であって、
基板内にフォトダイオードを設けるステップと、
他の画素から前記ＣＭＯＳ撮像素子画素を電気的に絶縁するよう、シャロートレンチ素子分離領域を形成するステップと、
前記基板を覆うようにトランスファトランジスタゲートを設け、且つ前記トランスファトランジスタゲートを、前記フォトダイオードから出力回路に電荷をゲートするように構成し、且つ前記シャロートレンチ素子分離領域のどの部分にも重複しないよう構成するステップと、
前記基板内の前記トランスファトランジスタゲートと前記シャロートレンチ素子分離領域との間にドープ領域を形成し、且つ前記ドープ領域を、前記フォトダイオードから前記トランスファトランジスタゲート下への電荷移動を制限するよう構成するステップとを含む方法。
【請求項２８】
前記フォトダイオードおよび前記トランスファトランジスタゲートに近接する、リセットトランジスタ、ソースフォロワトランジスタ、ならびに行選択トランジスタを形成するステップをさらに含む、請求項２７に記載の方法。
【請求項２９】
前記リセットトランジスタ、前記ソースフォロワトランジスタ、および前記行選択トランジスタのうち少なくとも一つを共有する第２のフォトダイオードを形成するステップをさらに含む、請求項２８に記載の方法。
【請求項３０】
前記画素がＣＭＯＳ画素である、請求項２８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子技術に関する。詳細には、本発明は、暗電流の生成を軽減するよう構成されたトランスファトランジスタゲートを備えた画素を有する撮像素子装置に関する。
【背景技術】
【０００２】
例示的なＣＭＯＳ撮像回路、そのプロセスステップ、及び撮像回路の様々なＣＭＯＳ素子機能の詳細な説明は、例えば、米国特許６，１４０，６３０号、米国特許６，３７６，８６８号、米国特許６，３１０，３６６号、米国特許６，３２６，６５２号、米国特許６，２０４，５２４号、ならびに米国特許６，３３３，２０５号において説明されており、それぞれがマイクロン社に譲渡されている。前述された特許の開示はその全体において、参照により本明細書に組み込まれる。
【０００３】
図１は、基板１２内にフォトダイオード１４を光電変換装置として有する通常のＣＭＯＳ画素１０の上面図（見下ろし図）である。画素１０は、フォトダイオード１４および浮遊拡散領域２４とトランスファトランジスタを形成するトランスファトランジスタゲート１６を含む。活性領域２６に印加されるリセット電圧（Ｖａａ）を、浮遊拡散領域２４へゲートして、浮遊拡散領域をリセットするリセットトランジスタゲート１８もまた含まれる。リセットトランジスタゲート１８およびトランスファトランジスタゲート１６の両方がターンオンされたとき、フォトダイオード１４もまたリセットされうる。浮遊拡散領域２４と電気的に結合２５したソースフォロワトランジスタゲート２０もまた含まれる。ソースフォロワトランジスタゲート２０は、電圧源（Ｖａａ）に接続した活性領域２６と、行選択トランジスタゲート２２に関連付けられた活性領域２８とによって形成されるソースフォロワトランジスタゲートの一部である。行選択トランジスタゲート２２は、活性領域２８および活性領域３０に接続され、且つ画素を読み出すために画素出力に接続される行選択トランジスタの一部として動作する。
【０００４】
図１に示されるように、従来技術にかかる画素１０内で、トランスファトランジスタゲート１６は、フォトダイオード１４にさしわたすようにして形成される。フォトダイオード１４、浮遊拡散領域２４、ならびに活性領域２６、２８、および３０を含む画素１０の活性領域は、シャロートレンチ素子分離（ＳＴＩ）領域４０によって取り囲まれる。トランスファトランジスタゲート１６がフォトダイオード１４を越えて延びている場合には、トランスファトランジスタゲート１６はＳＴＩ領域４０の縁部と重なっている。このように重なると、暗電流が生成されてしまうことがあり、これは撮像素子装置において望ましくない。
【発明の開示】
【０００５】
本発明は、光電変換装置およびトランジスタ構造を有し、且つ画素のトランスファトランジスタゲートが近接するシャロートレンチ素子分離（ＳＴＩ）領域の縁部や他の素子分離機構（例えばＬＯＣＯＳ）に重複しないよう構成されている撮像素子画素に関する。基盤内のトランスファトランジスタゲートとＳＴＩ領域の間の境界領域に沿って任意にｐ型注入を施すことで、（反対側の）トランスファトランジスタゲート下への電荷移動を制限できる。
【０００６】
本発明のこれらとその他の特徴は、添付図面に関連して提供される以下の詳細説明からより良く理解されよう。
【発明を実施するための最良の形態】
【０００７】
本発明は特定の例示的な実施形態の観点から説明されるが、他の実施形態は当業者にとって自明であるとともに本発明の範囲内である。したがって、本発明の範囲は、特許請求の範囲の参照によってのみ規定される。
【０００８】
「基板」および「ウェハ」という用語は、以下の説明で同様の意味に用いられ、半導体基板を含むがそれに限定されない支持構造を含みうる。半導体基板は、シリコンオンインシュレータ（ＳＯＩ）、シリコンオンサファイア（ＳＯＳ）、ドープおよび非ドープの半導体、ベース半導体基礎（ｂａｓｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｏｕｎｄａｔｉｏｎ）で支持されたシリコンエピタキシャル層ならびに他の半導体構造を含むものとして理解されるべきである。しかしながら、半導体以外の材料も、集積回路を支持するのに適切であるならば用いられる。以下の説明で基板またはウェハを参照するときには、ベース半導体または基礎の内または上に、領域または接合部を形成するために、従前の製造ステップが既に使用されていたものであってもよい。
【０００９】
「画素」という用語は、電磁放射を電気信号に変換するための光電変換装置および関連するトランジスタを含む画像素子ユニットを意味する。ここで論じられる画素は、例示の目的でのみ、４Ｔ（４トランジスタ）画素回路として示され、説明される。本発明は、４つのトランジスタ（４Ｔ）に限定されることはなく、４つより少ない（例えば３Ｔ）または多い（例えば５Ｔ）トランジスタを有する配置でもよい、ということが理解されるべきである。本発明は、１つのまたは限定された数の画素の構造や製作を参照しながらここで説明されるが、これが、例えば行と列に配置される、画素を有する撮像素子配列に配置される複数の画素の代表であることが理解されるべきである。さらに、本発明はＣＭＯＳ撮像素子のための画素を参照しながら説明されるが、本発明は、画素（例えばＣＣＤまたは他の固体撮像素子）を有する他の固体撮像素子装置にも適用可能である。したがって、以下の詳細説明は、限定的な意味で受け取られるべきでなく、本発明の範囲は、特許請求の範囲によってのみ規定される。
【００１０】
本発明は、同じ参照番号が図面を通じて同じ特徴に対し一貫して使用される添付図面を参照しながら説明される。図２は、本発明の実施形態による例示的なＣＭＯＳ画素１００を示す。画素１００は、半導体基板１０２の中または上に作成される。画素１００は、図示されるように、画素１００の活性領域を囲むシャロートレンチ素子分離領域（ＳＴＩ）１３６（または他の同様の素子分離技術、例えばＬＯＣＯＳ）によって、配列の中の同じような画素から絶縁される。この実施形態の画素１００は４Ｔ画素である。つまり、画素の回路は動作のために４つのトランジスタを含む。しかしながら、上に示すように、発明は４Ｔ画素に限定されない。
【００１１】
図２を参照すると、画素１００は、光電変換装置としてフォトダイオード１０４を有する。フォトダイオード１０４は、図３‐９を参照しながら以下でより詳細に論じられるように、異なる深さのドープ領域層を形成することによって基板１０２内に形成される。他の種類の光電変換装置（例えば光ゲート）が使用されてもよい。トランスファトランジスタは、フォトダイオードと関連付けられる。トランスファトランジスタは、フォトダイオード１０４と浮遊拡散領域１１４間のチャネル領域全域の電荷をゲートするよう構成されたトランスファゲート１０６を含む。トランスファゲート１０６は、ＳＴＩ領域１３６（または他の素子分離機構）の縁部に重複しないよう構成される。この構成は、画素１００内の暗電流を軽減させる。基板内のｎ型（マイナス）注入（例えば図４の注入１３８）は、フォトダイオード１０４で誘起された電荷をトランスファゲート１０６に導く。必要に応じて、任意にｐ型注入１３９をＳＴＩ１３６の縁部とトランスファゲート１０６間の境界領域に沿って施すことで、トランスファゲート１０６下のチャネル領域１１５（図７）への電荷移動をさらに制限するようにしてもよい。
【００１２】
浮遊拡散領域１１４は、ソースフォロワトランジスタのゲート１１０に電気的に接続される（接続１３１）。ソースフォロワトランジスタは、画素１００からの読み出し信号を導体１３４に出力するよう構成された行選択ゲート１１２に電気的に接続される。電圧源（例えばＶａａ）と電気的に接続されているリセットゲート１０８を有するリセットトランジスタが、読み出しの後に浮遊拡散領域１１４をリセットするように設けられる。
【００１３】
メタライズ層上層に対するコンタクト１２２、１２４、１２６、１２８、１３０、１３２、および１３４は、それらの活性領域（すなわち、ソース／ドレイン領域１１６、１１８、１２０、浮遊拡散領域１１４、およびゲート構造１０６、１０８、１１０、１１２）に、通常は導電プラグとして設置される。こうした導電プラグは、タングステン、チタン、または他の導電材料で作成できる。コンタクト１３０は、電気接続１３１を介してソースフォロワゲート１１０と接続する。コンタクト１３２は、電圧源（Ｖａａ）をソース／ドレイン領域１１６に接続する。コンタクト１３４は、読み出し回路と行選択トランジスタの出力ソース／ドレイン領域１２０を接続する。
【００１４】
画素１００は、標準のＣＭＯＳ撮像素子画素として動作する。フォトダイオード１０４は、光に当てられたとき、ｐ‐ｎ接合部（図８）において電荷を生成する。フォトダイオード１０４において生成および蓄積される電荷が、トランスファゲート１０６をターンオンすることによって、浮遊拡散領域１１４にゲート制御される。浮遊拡散領域１１４における電荷は、ゲート１１０（コンタクト１３０で浮遊拡散領域１１４に接続される）を含むソースフォロワトランジスタによって画素出力電圧信号に変換され、この出力信号は、ソース／ドレイン領域１１８を通して、行選択ゲート１１２によってソース／ドレイン領域１２０にゲート制御され、コンタクト１３４から読み出し回路（図示されない）に出力される。この信号が画素１００から読み出された後、リセットゲート１０８とトランジスタゲート１０６は、コンタクト１３２における電圧源を浮遊拡散領域１１４およびフォトダイオード１０４に接続し、画素１００がリセットされるように活性化されうる。
【００１５】
図３〜９は、図２に示した画素１００の、様々な製造工程における断面を示す。図面は、概ね、画素１００を形成するために利用されうる連続的なステップを示すが、他のまたは追加の製造ステップも使われうる。図３を参照すると、基板領域１０２が設けられている。基板領域１０２は通常シリコンであるが、他の半導体基板も使われうる。好ましくは、基板１０２は、上側の領域１０２とは異なるドーパント濃度を持ちうる別の基板領域１０１上に形成される。そのような実施形態では、基板領域１０２が、支持シリコン基板領域１０１上にエピタキシャル層として成長しうる。
【００１６】
シャロートレンチ素子分離（ＳＴＩ）を行うにあたっては、通常は酸化物であり且つ画素１００を含む個々の画素を互いに電気的に絶縁するように機能するＳＴＩ領域１３６を形成する。ＳＴＩプロセスは当技術分野で公知であり、標準的なプロセス技術が使われうる。ＳＴＩ溝下部にある基板１０２の領域１３７は、電気的な素子分離を改善するためにドープされうる。
【００１７】
基板上に、トランスファゲート１０６、リセットゲート１０８、ソースフォロワゲート１１０、および行選択ゲート１１２が形成される。これらのゲートは、ゲート酸化物１０７を基板１０２上に、導電層１０９をゲート酸化物１０７上に、および絶縁層１１１を導電層１０９上に形成することによって、製作されうる。ゲート酸化物は通常二酸化シリコンだが、他の材料を使ってもよい。導電層１０９は通常ドープしたポリシリコンだが、同様に他の伝導材料を用いてもよい。絶縁層１１１は通常窒化物またはＴＥＯＳ（オルト珪酸テトラエチル）だが、他の絶縁材料にもなりうる。これらの層１０７、１０９、および１１１が、フォトレジストマスクとパターン化され、エッチングされることで、図３に示
したゲートスタックが得られる。以上に論じられたように、トランスファトランジスタゲート１０６は、ＳＴＩ領域１０６に重複しないよう形成される。
【００１８】
図４には、図３に示されるウェハ断面のその後の製造工程を示す。フォトレジストマスク１４２が、トランジスタゲート１０６、１０８、１１０、および１１２に近接する基板１０２の表面が露出すると同時に、フォトダイオード１０４となる領域を保護するように基板１０２上に形成される。ｐ型ドーパント１３８、例えばホウ素が、基板１０２内に注入されることで、ｐウェル１４０がそこに形成される。
【００１９】
図５では、図２の断面ｃ‐ｃ’およびｄ−ｄ’を介して示されるその後のウェハ処理工程を示す。ｐウェル１４０を形成した後（図４）、フォトレジストマスク１４２を除去してから、基板のうちの少なくともＳＴＩ領域１３６とトランスファトランジスタゲート１０６との間の境界領域を露出させるようにしてフォトレジスト１４３を塗布する。ｐ型イオン１４１、例えばホウ素が注入されることで、注入領域が形成される。この注入は任意だが、この注入を施すことで、完成した装置内で（反対側の）トランスファトランジスタゲート１０６下への電荷移動をさらに制限できる。
【００２０】
図６では、断面ａ‐ａ’およびｂ’を介して、ウェハのその後の製造工程が示してある。ｐウェル１４０を形成した後、または必要に応じて注入領域１３９を形成した後、フォトレジストマスク１４０（図４）または１４３（図５）を除去してから、フォトダイオード１０４が形成される（図２）基板１０２を露出させるようにして別のフォトレジストマスク１４４が、基板１０２のｐウェル１４０領域上に形成される。ｎ型ドーパント１４６、例えばリンが、基板１０２内に（図示されるように、直接その中へその角度で）注入されることで、ｎ型ドープ領域１４８が形成される。
【００２１】
図７には、図６に示されるウェハ断面のその後の製造工程を示す。フォトレジスト１４４（図６）を除去した後、別のフォトレジスト１５０が、基板１０２のフォトダイオード１０４領域を保護しつつｐウェル領域１４０を露出させるように形成される。ｎ型ドーパント１５２、例えばリンまたはヒ素が、基板１０２内に注入されることで、浮遊拡散領域１１４ならびにソース／ドレイン領域１１６、１１８、および１２０を含むゲート１０６、１０８、１１０および１１２に近接する活性領域が形成される。ドーパント注入領域１５２はまた、ドープ領域がゲート下に延びるように、基板１０２に対し角度付けられてもよい。ゲート（１０６、１０８、１１０、および１１２）下、ならびにソース／ドレイン領域（１１６、１１８、および１２０）とフォトダイオード（１０４）との間はチャネル領域１１５である。
【００２２】
図８には、図７に示されるウェハ断面のその後の製造工程を示す。フォトレジスト１５０（図７）を除去してから、絶縁スペーサ層１５４が、基板１０２ならびにゲート１０６、１０８、１１０、および１１２上に形成される。絶縁スペーサ層１５４は、ＴＥＯＳまたは他の同様の誘電体材料で形成されうる。絶縁スペーサ層１５２およびｐウェル１４０の上に、別のフォトレジストマスク１５６が形成されてから、基板１０２のフォトダイオード１０４（図２）領域が露出される。ｐ型ドーパント１５８、例えばホウ素が、基板１０２内に注入されることで、フォトダイオード１０４のｎ型領域１４８の上の基板１０２表面にｐ型領域１６０が形成される。これによって、光電荷生成のためのｐ‐ｎ接合部を形成する。
【００２３】
図９は、図８のウェハ断面のその後の製造工程を示す。フォトダイオード１０４を仕上げた後、フォトレジスト１５６（図８）は除去される。厚い絶縁層１６２は、フォトダイオード１０４ならびにゲート１０６、１０８、１１０、および１１２を含む基板１０２の上に形成される。この層１６２は、フォトダイオード１０４を覆う故に、光に対して透過
であるべきであり、例えばＢＰＳＧ（ｂｏｒｏ‐ｐｈｏｓｐｈｏ‐ｓｉｌｉｃａｔｅ  ｇｌａｓｓ／ホウ‐リン‐ケイ酸塩ガラス）または別の適切な材料を使用できる。絶縁層１６２は、好ましくは、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｓｈｉｎｇ／化学機械研磨）で平坦化され、例えばフォトレジスト（図示されない）でエッチングされるようにパターン化される。
【００２４】
図９を参照すると、ヴィア１６４が、制御されたエッチングによって（好ましくは、当技術分野で公知のＲＩＥドライエッチングによって）、ゲート１０６、１０８、１１０、および１１２の導電層１０９を露出するよう、ならびに基板１０２の表面を浮遊拡散領域１１４およびソース／ドレイン領域１１６、１１８、および１２０で露出するように、絶縁層１６２および他の介在層（例えばスペーサ層１５４、絶縁層１１１など）を介して形成される。ヴィア１６４が導電材料で充填されることで、コンタクト１２２、１２４、１２６、１２８、１３０、１３２、および１３４（図２で示されている全てのコンタクトは、必ずしも図９の断面図に示されていない）が、好ましくはスパッタリングまたは化学気相成長（ＣＶＤ）技術によって形成される。他の技術を使ってもよい。導電材料は、好ましくは、タングステンまたはチタンであって、これらをアニールするとシリサイドができる。導電材料を次に、絶縁層１６２をストップとして使用しつつＣＭＰにより平坦化することで、図９に示したウェハ断面が得られる。その後に、標準的なメタライズ層および配線形成（図示されない）を行ってもよい。
【００２５】
他の本発明の実施形態を図１０に示す。同じ基礎的な製作ステップおよび図２〜９に関連して上述したような技術が、図１０に示された画素２００（点線で示される）を形成するように使われうるのと同時に、図２の画素１００のレイアウトと比較すると、画素２００の特徴および要素がそれぞれ異なったように構成される。図１０は、同じ画素配列内の画素２００の構成を示す。
【００２６】
図１０で、画素２００は、回路部品の一部（すなわち、ゲート２０８、２１０、２１２と、同様に配列された画素アレイの一部である他の隣接画素、例えば、３００、４００、および５００）を共有する。それぞれの画素２００、３００、および４００は、個別のフォトダイオード、例えば画素２００のフォトダイオード２０４、を有する。この回路の共有は、はるかに密度の高い撮像素子配列を可能にする。この実施形態でもまた、トランスファゲート２０６は、ＳＴＩ領域２３６に重複しないよう構成される。図１０に示されるように、ｐ型イオンの注入領域２３９は、ＳＴＩ領域２３６とトランスファゲート２０６の間に任意で設けられる。
【００２７】
好ましくは、トランスファゲート２０６は、図１０に示されるように、フォトダイオード２０４に対して角度付けられる。「ａｎｇｌｅｄ／角度付けられる」という用語は、図２に示される実施形態に関連して上述したように、トランスファゲート２０６の一部を、フォトダイオード２０４の長さもしくは幅にさしわたすのでは無く、フォトダイオード２０４のコーナー部にさしわたすようにして配置することを意味する。この好ましく角度付けられたトランスファゲート２０６の配置は、効率的なトランスファゲート２０６のレイアウトを可能にする。さらに、この角度付けられたレイアウトは、フォトダイオード２０４の領域を最大化することによって、画素２００の充填率を最大化するという点でも有益である。
【００２８】
残った画素構成要素は、隣接画素２００および４００によって共有される。これらの構成要素は、画素２００および４００に対して共通の記憶ノードとして働く浮遊拡散領域２１４を含む。リセットゲート２０８は、浮遊拡散領域２１４に近接して位置している。ソース／ドレイン領域２１６は、浮遊拡散領域２１４の反対側のリセットゲート２０８の第２の側に接して位置し、供給電圧（Ｖａａ）を受け取ることができる。浮遊拡散領域２１
４もまた、ソース／ドレイン領域２１８を有するソースフォロワゲート２１０（接続は図示されない）と電気的に接続されている。ゲート２１０を有するソースフォロワトランジスタは、浮遊拡散領域２１４からゲート２１２を有する行選択トランジスタに対して、電圧出力信号を出力する。行選択トランジスタゲート２１２は、選択的に画素信号を列ライン（図示されない）に読み出すための、ソース／ドレイン領域２２０をそこに隣接して有する。さらに、コンデンサ２３８は、浮遊拡散領域２１４に電気的に接続される（図示されない）。コンデンサ２３８は、浮遊拡散領域２１４の電荷蓄積容量を増加させることができる。トランジスタゲート２０６、２０８、２１０、および２１２、浮遊拡散領域２１４、ならびにソース／ドレイン領域２１６、２１８、および２２０は、それぞれ対応するコンタクト２２２、２２４、２２６、２２８、２３０、２３２、および２３４を有する。
【００２９】
図１１は、本発明のどの実施形態も利用しうる、例示的な撮像素子７００を示す。撮像素子７００は、例えば図２および１０に関連して上述されたように構築された、または本発明の範囲内で他の画素構成を使用した、画素を含んだ画素配列７０５を有する。行ラインは、行アドレスデコーダ７２０に応答して行ドライバ７１０によって選択的に活性化される。列ドライバ７６０および列アドレスデコーダ７７０もまた、撮像素子７００に含まれる。撮像素子７００は、タイミングおよびアドレスデコーダ７２０、７７０を制御する制御回路７５０によって動作する。制御回路７５０は、本発明の実施形態による行ドライバ７１０および列ドライバ７６０も制御する。
【００３０】
列ドライバ７６０に関連するサンプルアンドホールド回路７６１は、選択された画素に対して画素リセット信号Ｖｒｓｔおよび画素画像信号Ｖｓｉｇを読み出す。差分信号（Ｖｒｓｔ‐Ｖｓｉｇ）は、差分増幅器７６２によりそれぞれの画素に対して増幅され、アナログ‐デジタル変換器７７５（ＡＤＣ）によってデジタル化される。アナログ‐デジタル変換器７７５は、デジタル化された画素信号を、デジタル画像を形成する画像処理プロセッサ７８０に供給する。画像処理プロセッサ７８０は、画素トランスファゲートに印加される電圧レベルを設定するために使用されうる画像素子７００の増幅率設定を決定してもよい。
【００３１】
図１２には、本発明の撮像装置１００８（例えば、図２および１０で示される画素１００および２００または図１１で示される撮像素子７００）を含むように変形された典型的なプロセッサシステムである、システム１０００を示す。プロセッサシステム１０００は、撮像素子装置を含みうるデジタル回路を有する例示的なシステムである。限定するものではないが、システムは例として、コンピュータシステム、カメラシステム、スキャナ、マシンビジョン、車両ナビゲーション、テレビ電話、監視システム、自動焦点システム、スタートラッカシステム、動き検出システム、画像安定化システム、およびデータ圧縮システム、ならびに撮像素子を使用する他のシステムを含みうる。
【００３２】
システム１０００、例えばカメラシステムは、一般に、バス１０２０を通じて入出力（Ｉ／Ｏ）装置１００６と通信するマイクロプロセッサなどの中央処理装置（ＣＰＵ）を含む。撮像素子１００８もまた、バス１０２０を通じてＣＰＵ１００２と通信する。プロセッサベースのシステム１０００もまた、ランダムアクセスメモリ（ＲＡＭ）１００４を含み、同じくバス１０２０を通じてＣＰＵ１００２と通信する取り外し可能なメモリ１０１４、例えばフラッシュメモリ、を含みうる。撮像装置１００８は、単一の集積回路上またはプロセッサ上でなく別のチップ上の記憶装置の有無にかかわらず、ＣＰＵ、デジタル信号プロセッサ、またはマイクロプロセッサなどのプロセッサと組み合わされてもよい。
【００３３】
本発明の様々な実施形態が上述された。本発明はこれら特定の実施形態を参照しながら説明されてきたが、説明は本発明の例示であり、限定するものではない。特許請求の範囲で規定されるように、様々な変更および応用が、本発明の精神および範囲から逸脱するこ
となく、当業者によって発想されうる。
【図面の簡単な説明】
【００３４】
【図１】従来技術にかかるＣＭＯＳ画素セルの見下ろし図である。
【図２】本発明の実施形態による、ＣＭＯＳ画素セルを示す図である。
【図３】図２の線ａ‐ａ´、ｂ‐ｂ´、ｃ‐ｃ´、およびｄ‐ｄ´を介して図２によって示される、本発明によるＣＭＯＳ画素セルの一例の製造工程を示す図である。
【図４】図２の線ａ‐ａ´、ｂ‐ｂ´、ｃ‐ｃ´、およびｄ‐ｄ´を介して図２によって示される、本発明によるＣＭＯＳ画素セルの一例の製造工程を示す図である。
【図５】図２の線ａ‐ａ´、ｂ‐ｂ´、ｃ‐ｃ´、およびｄ‐ｄ´を介して図２によって示される、本発明によるＣＭＯＳ画素セルの一例の製造工程を示す図である。
【図６】図２の線ａ‐ａ´、ｂ‐ｂ´、ｃ‐ｃ´、およびｄ‐ｄ´を介して図２によって示される、本発明によるＣＭＯＳ画素セルの一例の製造工程を示す図である。
【図７】図２の線ａ‐ａ´、ｂ‐ｂ´、ｃ‐ｃ´、およびｄ‐ｄ´を介して図２によって示される、本発明によるＣＭＯＳ画素セルの一例の製造工程を示す図である。
【図８】図２の線ａ‐ａ´、ｂ‐ｂ´、ｃ‐ｃ´、およびｄ‐ｄ´を介して図２によって示される、本発明によるＣＭＯＳ画素セルの一例の製造工程を示す図である。
【図９】図２の線ａ‐ａ´、ｂ‐ｂ´、ｃ‐ｃ´、およびｄ‐ｄ´を介して図２によって示される、本発明によるＣＭＯＳ画素セルの一例の製造工程を示す図である。
【図１０】本発明による、画素を利用した例示的な撮像素子レイアウトを示す図である。
【図１１】本発明の実施形態による、ＣＭＯＳ画素セルを示す図である。
【図１２】本発明の実施形態に従って構成された撮像素子を、少なくとも一つ組み込むプロセッサシステムを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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