(57)【要約】  この再帰形デジタルフィルタ回路（１０）は、シリアルクロック信号（ＳＣＬＫ）、同期信号（ＦＳＹＮＣ）およびシリアルデータ入力（ＳＤＩＮ）を三線式シリアルインターフェース回路（２）の対応する入力に加え、再帰形デジタルフィルタ（３）の対応する入力に印加されるシリアルクロック出力信号、同期出力信号およびパラレルデータ出力信号を発生する。シリアルクロック信号および同期信号は、自動リセット回路（６）に入力され、自動リセット回路は同期信号またはシリアルクロック信号に関連する障害を検出し、この障害の検出に応答し、再帰形デジタルフィルタをリセットするためのリセット信号（ＡＲＳＴ）を発生する。
2009500960.tif 000002
【特許請求の範囲】
【請求項１】
シリアルクロック入力信号、同期入力信号およびシリアルデータ入力信号を受信し、この受信に応答し、シリアルクロック出力信号、同期出力信号およびパラレルデータ出力信号を発生する三線式シリアルインターフェース回路と、
前記シリアルクロック出力信号、前記同期出力信号および前記パラレルデータ出力信号を受信するように結合されており、前記信号の受信に応答し、オーバーサンプリングされ、フィルタリングされたデータ出力信号を発生する再帰形デジタルフィルタ回路と、
前記シリアルクロック入力信号および前記同期入力信号をそれぞれ受信するように結合された第１入力および第２入力を有し、前記同期入力信号および前記シリアルクロック入力信号のうちの１つに関連する障害を検出すると共に、前記障害の検出に応答し、再帰形デジタルフィルタ回路にをリセットするように結合されたリセット信号を発生する入力障害検出回路とを備えた、自動リセット再帰形デジタルフィルタ回路。
【請求項２】
前記入力障害検出回路は、前記同期入力信号の周波数に対する前記シリアルクロック入力信号の周波数の比が前記クロック入力信号と前記同期入力信号との間のオーバーサンプリング比Ｎに等しいかどうかを判断し、前記比が前記オーバーサンプリング比に等しくない場合に、前記再帰形デジタルフィルタ回路をリセットするためのリセット信号を発生する、請求項１記載の自動リセット再帰形デジタルフィルタ回路。
【請求項３】
前記三線式シリアルインターフェース回路は、Ｎ個のフリップフロップの第１グループおよびＮ個のフリップフロップの第２グループとを備え、前記第１グループの第１フリップの入力は、前記シリアルデータ入力信号を受信するように結合されており、前記第１グループの最終フリップフロップを除く前記第１グループの各フリップフロップの出力は、前記第１グループの次に続くフリップフロップの入力に結合されており、第１グループのフリップフロップの各々のクロック入力は、前記シリアルクロック入力信号を受信し、前記第１グループの各フリップフロップの出力は、前記第２グループのうちの対応するフリップフロップの入力にそれぞれ結合されており、前記第２グループの各フリップフロップは、前記同期入力信号に応答し、クロック制御され、前記第２グループのフリップフロップの出力は前記パラレルデータ出力信号を発生する、請求項２記載の自動リセット再帰形デジタルフィルタ回路。
【請求項４】
前記第１グループのフリップフロップの各々および前記第２グループのフリップフロップの各々は、Ｄタイプのフリップフロップである、請求項３記載の自動リセット再帰形デジタルフィルタ回路。
【請求項５】
前記入力障害検出回路は、前記同期入力信号に応答して作動し、前記同期入力信号の連続するパルスの対応するエッジに応答し、内部リセット信号を発生するようになっているパルス発生回路と、前記シリアルクロック入力信号の各パルスに応答し、内部でカウントをすすめるようになっているカウンタ回路とを備え、前記カウンタ回路は前記内部リセット信号に応答し、リセット可能であり、前記入力障害検出回路は、連続する内部リセット信号の間で前記シリアルクロック信号のＮ個のパルスが生じたかどうかを認識し、前記連続する内部リセット信号の間で前記シリアルクロック信号のＮ個のパルスが生じたかどうかを表示するステートをラッチし、前記リセット信号を発生し、前記連続する内部リセット信号の間で前記シリアルクロック入力信号のＮ個のパルスが生じていなかった場合に、前記再帰形デジタルフィルタをリセットするようにリセット信号を発生するためのデコード回路を含む、請求項２、３または４記載の自動リセット再帰形デジタルフィルタ回路。
【請求項６】
前記カウンタは、グレイコードカウンタである、請求項５記載の自動リセット再帰形デジタルフィルタ回路。
【請求項７】
前記入力障害検出回路は、前記デコード回路に結合された第１入力および前記再帰形デジタルフィルタ回路を外部からリセットできるようにする外部リセット信号に結合された第２入力を有するゲート回路を含む、請求項５記載の自動リセット再帰形デジタルフィルタ回路。
【請求項８】
シリアルクロック入力信号、同期入力信号およびシリアルデータ入力信号を三線式シリアルインターフェース回路の対応する入力に印加し、シリアルクロック出力信号、同期出力信号およびパラレルデータ出力信号を発生するステップと、
前記シリアルクロック出力信号、前記同期出力信号および前記パラレルデータ出力信号を再帰形デジタルフィルタ回路の対応する入力に印加し、オーバーサンプリングされ、フィルタリングされた出力信号を発生するステップと、
前記シリアルクロック入力信号および前記同期入力信号をモニタし、前記同期入力信号および前記シリアルクロック入力信号の１つに関連する障害を検出するためのステップと、
前記障害の検出に応答し、リセット信号を発生すると共に、前記リセット信号を前記再帰形デジタルフィルタ回路のリセット入力に結合するステップとを備えた、内部での持続的な不安定状態を防止するように再帰形デジタルフィルタ回路を作動させる方法。
【請求項９】
前記入力ステップ（Ｃ）は、前記同期入力信号の周波数に対する前記シリアルクロック入力信号の周波数の比が、前記クロック入力信号と前記同期入力信号との間のオーバーサンプリング比Ｎに等しいかどうかを判断し、前記比が前記オーバーサンプリング比に等しくない場合に、前記再帰形デジタルフィルタ回路をリセットするためのリセット信号を発生する、請求項８記載の方法。
【請求項１０】
前記ステップ（Ｃ）は、前記同期入力信号と前記シリアルクロック入力信号との間の同期に関連する障害を検出することを含む、請求項８記載の方法。
【請求項１１】
前記再帰形デジタルフィルタ回路のレジスタをリセットすることより、前記再帰形デジタルフィルタ回路をリセットすることを含む、請求項８、９または１０記載の方法。
【請求項１２】
シリアルクロック入力信号、同期入力信号およびシリアルデータ入力信号を三線式シリアルインターフェース回路の対応する入力に印加し、シリアルクロック出力信号、同期出力信号およびパラレルデータ出力信号を発生する手段と、
前記シリアルクロック出力信号、前記同期出力信号および前記パラレルデータ出力信号を再帰形デジタルフィルタ回路の対応する入力に印加し、オーバーサンプリングされ、フィルタリングされた出力信号を発生する手段と、
前記シリアルクロック入力信号および前記同期入力信号をモニタし、前記同期入力信号および前記シリアルクロック入力信号の１つに関連する障害を検出するための手段と、
前記障害の検出に応答し、リセット信号を発生すると共に、前記同期入力信号の周波数に対する前記シリアルクロック入力信号の周波数の比が、前記シリアルクロック信号と前記同期入力信号との間のオーバーサンプリング比に等しくない場合に、前記再帰形デジタルフィルタ回路をリセットするよう、前記リセット信号を前記再帰形デジタルフィルタ回路のリセット入力に結合する手段とを備える、自動再帰形デジタルフィルタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にはシリアルインターフェース、例えばＳＰＩインターフェース（すなわちシリアルポートインターフェース）を使用することにより、外部からクロック制御するデジタルオーバーサンプリングフィルタに関する。本発明は、例えば再帰形デジタルフィルタに結合された三線式シリアルインターフェースに関し、より詳細には、入力クロックの同期エラーおよびデータ同期エラーによって生じた再帰形デジタルフィルタの不安定性を防止することに関する。
【背景技術】
【０００２】
（背景）
三線式標準シリアルインターフェースは三線を使用するデジタルデバイスにデータを送る簡単な方法を提供する。図１は、外部リセットターミナル４を含む従来の再帰形デジタルフィルタ３に結合された従来の三線式標準シリアルインターフェース２を含むシステム１のブロック図である。三線式標準シリアルインターフェース２は、シリアルデータ入力信号ＳＤＩＮ、対応するシリアルクロック信号ＳＣＬＫおよび同期信号ＦＳＹＮＣを受信し、これに応答し、再帰形デジタルフィルタ３への入力として、パラレルフォーマットで対応するデータ信号ＰＡＲＡＬＬＥＬ  ＤＡＴＡを発生し、再帰形デジタルフィルタ３への入力として、ＳＣＬＫ信号およびＦＳＹＮＣ信号も再生する。再帰形デジタルフィルタ３はこれに応答し、パラレルフォーマットの、フィルタリングされた出力信号ＯＶＥＲＳＡＭＰＬＥＤ  ＤＡＴＡを発生する。後に説明する図２Ａは、図１の三線式標準シリアルインターフェースのより詳細な図であり、その後説明する図３Ａは従来の再帰形デジタルフィルタのより詳細な図である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
デジタルフィルタの設計では、数値的な安定性が重要であり、すべてのデジタルフィルタは安定となるように設計されている。有限インパルス応答（ＦＩＲ）フィルタは、極を含まないので本来安定であり、無限インパルス応答（ＩＩＲ）フィルタは極が単位円にある限り安定である。安定性がない場合、デジタルフィルタの出力は望ましくない発振成分を含み、この発振成分の振幅は極めて高く、その結果、算術的なオーバーフローを生じさせ得るので、有効なフィルタリング動作を行えないことがある。
【０００４】
ある種のＦＩＲフィルタは、ＩＩＲフィルタと同じように再帰形に構成される。かかる再帰形の構成は、ＦＩＲフィルタのためのハードウェア条件を大幅に簡略化できる。かかるＦＩＲフィルタの例として、オーバーサンプリングＳＹＮＣフィルタ（すなわちＣＯＭＢフィルタ）を挙げることができる。更に、フィルタの安定性はデジタルフィルタを定める基本方程式を維持し、常時その式が満たされるものと見なす。しかしながら、シリアルインターフェースを介してデジタルオーバーサンプリングフィルタを制御する通常のプリント回路基板環境では、種々のデジタル障害が生じ得る。これら障害として、アースバウンスに起因するビットエラーまたは同期エラー、静電放電（ＥＳＤ）事象によって生じる電気的なオーバー（過剰）ストレスまたはマイクロプロセッサのソフトウェア内のバグを挙げることができる。かかる障害は、一部のアプリケーションにおいてかなりの確率で生じるので、障害にトレラントなデジタルフィルタリングを行うことが望ましい。その理由は、障害条件後にデジタルフィルタが持続的な不安定な状態にならないことが重要であるからである。
【０００５】
高速シリアルインターフェースは、パラレルインターフェースに対して有益であるような高速ＤＡＣ（デジタル−アナログコンバータ）アプリケーションが種々存在する。１つの代表的なアプリケーションは、ＤＡＣにデジタル入力ワードのすべてのビットを書き込むようなパラレルインターフェースをＤＡＣに設けるアプリケーションである。オーバーサンプリングのために高速のＳクロックを使用する。しかしながら、ほとんどの高速ＤＡＣは、パラレルインターフェースを有しているので、ＤＡＣに標準的な三線式ＳＰＩポートを設け、オーバーサンプリングのためにＳクロックを使用することは一般的ではない。しかし、いくつかのアプリケーションではプリント回路基板のスペースを節約するために、シリアルインターフェースを高速ＤＡＣに設けることが有利であることが分かっている。この技術のための１つのアプリケーションは、ＴＶシステムのためのデジタルコンバータアプリケーションにある。一部のＴＶセットメーカーは、現在パラレルインターフェースではなく、シリアルインターフェースと共に高速ＤＡＣを使用することを指定している。例えば、一部のプロジェクタ型ＴＶシステムのデジタルコンバージェンスユニット（ＤＣＵ）では、入手可能な製品、例えば本願出願人のＰＣＭ５６、ＰＣＭ５５またはパイオニア社のＣＤ００３１ＡＭを使用して、ＴＶ投射スクリーン上にＲＧＢ信号を正しく位置決めするのに、シリアルインターフェースを有する６つの別個の１６ビットＤＡＣを使用している。これらデジタルコンバージェンスユニットでは、基本周波数の３１.７５ＫＨｚまでの波形を発生し、次にアナログフィルタを使って波形を平滑にしている。
【０００６】
上記アナログフィルタのコストおよび性能上の条件を低減するための簡単な改良方法は、デジタルコンバージェンスユニットのＤＡＣ内にデジタルオーバーサンプリングフィルタを設けることである。これによってアナログフィルタに関連するＴＶメーカーのコストが低減される。しかしながら、現行のＴＶシステム内にデジタルオーバーサンプリングフィルタを導入するための、２つの主要な条件が存在する。第１の条件は、インターフェースを現行の三線式シリアルインターフェース方式とコンパーチブルにしなければならないこと（すなわちＰＣＭ５６に類似したインターフェースとバックワードコンパーチブル（下位互換性）にしなければならないこと）であり、第２の条件は、予期しない現象、例えば雷、ＥＳＤ事象によって生じる障害状態の間、またはその後を含むすべての時間でデジタルオーバーサンプリングフィルタの安定性を保証しなければならないことである。
【０００７】
図２Ａは、極めて基本的な従来の三線式シリアルインターフェース回路５０を示し、この回路は簡潔にするために８ビットインターフェースとして示されている（しかしながら、本発明の実際の実施例は、１６ビットのシリアルインターフェース回路を使用した）。８ビットの三線式シリアルインターフェース回路５０は、８つのＤタイプのフリップフロップ５１−１、２....８の行と、８つのＤタイプのフリップフロップ５２−１、２....８の行を含む。フリップフロップ５１−１の次のＤ入力には、シリアルデータ信号ＳＤＩＮが接続され、フリップフロップ５１−２のＤ入力には、その出力Ｑが接続され、....よってフリップフロップ５１−２〜５１−７の各々の出力は次のフリップフロップの入力に接続されている。フリップフロップ５１−１、２....８の各々のクロック入力には、シリアルクロック信号ＳＣＬＫが接続されており、フリップフロップ５２−１のＤ入力にはフリップフロップ５１−１の出力が接続され、次のフリップフロップ５２−２のＤ入力にはフリップフロップ５１−２の出力が接続されており、....最後にフリップフロップ５２−８のＤ入力にフリップフロップ５１−８の出力が接続されている。フリップフロップ５２−１、２....８のクロック入力は、入力にフレーム同期信号ＦＳＹＮＣが接続されているインバータ５３の出力に接続されており、フリップフロップ５２−１、２....８の出力は８ビットのパラレルデジタルワードＤ０、Ｄ１....Ｄ７を発生するようになっている。
【０００８】
図２Ｂにおけるタイミング図は、特定のシリアルデータワードＳＤＩＮと、シリアルクロック信号ＳＣＬＫとフレーム同期信号ＦＳＹＮＣとの間の関係を示し、更に有効な出力データＤ０−Ｄ７の各バイトのインターバルを示している。
【０００９】
作動時に、フリップフロップ５２−１、２....８の下の方の行は、実際にフリップフロップ５１−１、２....８の上の行のコンテントをミラー化し、ＦＳＹＮＣは、８ビットのデジタル出力ワードＤ０−Ｄ７を伝える出力導線にフリップフロップ５１−１、２....８のコンテントをイネーブルする。
【００１０】
例えばエクストラＳＣＬＫサイクルがある場合に、三線式シリアルインターフェース５０によって生じるデジタル出力ワードＤ０−Ｄ７は、エラー状態となる。更に、ＦＳＹＮＣパルスが時間どおりに到達しない場合でも、出力Ｄ０−Ｄ７はエラー状態となる。入力同期エラーの結果として、三線式シリアルインターフェース２内に、正しくないシリアルデータＳＤＩＮが書き込まれる場合、出力Ｄ０−Ｄ７は不正確となるが、正しいデータが書き込まれた後ですぐに、三線式シリアルインターフェース２は正しいパラレルデータ出力Ｄ０−Ｄ７を発生し始める。
【００１１】
再帰形デジタルフィルタ３の入力に上記不正なデジタル出力ワードＤ０−Ｄ７が結合された場合、その結果は、再帰形デジタルフィルタ３内で補正できない不安定性が持続するが、この不安定性は、リセットし、正しいシリアルＳＤＩＮデータおよびＳＣＬＫ信号およびＦＳＹＮＣ信号を三線式標準シリアルインターフェース２に入力すること以外の方法では解消できない。
【００１２】
再帰形デジタルフィルタの次の説明は、本発明をより良好に理解できる基礎を提供するものである。図１の再帰形デジタルフィルタ３をＳＹＮＣ３フィルタとすることができる。ＳＹＮＣフィルタは、フィルタ入力ｘ（ｎ）のｓｉｎｅ（ｘ）／ｘフィルタリングを実行するフィルタである。カスケードに結合された３つのＳＹＮＣフィルタは、ＳＹＮＣ３機能を実行するか、またはＳＹＮＣ３応答すると称されているＳＹＮＣ３フィルタとして知られているものである。図３Ａを参照すると、ここには図１のデジタルＳＹＮＣ３フィルタ３の実際のハードウェアによる再帰形の構成例が示されている。後に説明するように、デジタルフィルタ３は、実際にはＳＹＮＣ２フィルタとして構成されるものであり、このＳＹＮＣ２フィルタは三線式標準シリアルインターフェース２と組み合わせて、ＳＹＮＣ３機能を実行する。再帰形デジタルフィルタ３は、「Ｌだけの遅延」要素５５に零次ホールド入力信号ｘ１（ｎ）を印加し、この要素５５は、ｘ１（ｎ）をｎ個のＳＣＬＫ時間だけ遅延する。「零次ホールド」関数は、現在の入力データｘ（ｎ）をＮ回、単に繰り返すことから成る。（参照するＳＹＮＣ２フィルタおよびＳＹＮＣ３フィルタは、それぞれ一般化されたＳＹＮＣＮフィルタおよびＳＹＮＣ（Ｎ＋１）フィルタの特殊な例と見なすことができ、ここで、Ｎを２より大きい整数とすることができる。）
【００１３】
零次ホールド入力信号ｘ１（ｎ）は、減算器５６の（＋）入力にも印加される。遅延要素５５の出力は、算術的シフタ５７により算術的左シフト（ＡＳＬ）操作を受け、この結果は、減算器５６の（−）入力へ印加される。減算器５６の出力は加算器５９の一方の入力へ印加され、遅延要素５５の出力はＮだけ遅延する要素５８へも入力され、この要素５８の出力は加算器５９の別の入力に結合されている。加算器５９の出力は、算術的シフタ６０により８ビットの算術的右シフト（ＡＳＲ）操作を受ける。その出力は、減算器６１の（＋）入力へ結合されており、この減算器の出力は加算器６２の一方の入力に印加される。加算器６２の出力は、デジタルフィルタ３の出力へ結合され、このデジタルフィルタ３にて、フィルタ出力ｙ［ｎ］が発生される。ｙ［ｎ］はフィードバックされ、遅延要素６６により１つのＳＣＬＫ時間の遅延を受ける。遅延要素の出力は、算術的シフタ６５により１ビットの算術的左シフト操作を受け、シフタ６５の出力は加算器６２の別の入力に結合されている。遅延要素６６の出力は、別の遅延要素６４により１つのＳＣＬＫ遅延も受け、遅延要素の出力は減算器６１の（−）入力に結合されている。
【００１４】
図３Ａに示されるような従来のＳＹＮＣ３再帰形デジタルフィルタ３のハードウェアの構成例を、図１に示されるような標準的な三線式シリアルインターフェースに接続でき、ここで、ＳＤＩＮ（シリアルデータ入力）入力ターミナルは、シリアル入力データを搬送し、ＳＣＬＫ（シリアルクロック）ターミナルは、連続オーバーサンプリングクロック入力として働き、ＦＳＹＮＣ（フレーム同期）ターミナルは、入力として働き、ここで時間フレーム毎に１６ビットの入力データがラッチされる。図３Ａに示されるような三線式標準シリアルインターフェース２と、再帰形デジタルフィルタ３の組み合わせにより実行されるＳＹＮＣ３のデジタルフィルタリング関数を、次の式によって表記できる。
【数１】
2009500960.tif 000003
【００１５】
図３Ｂの回路図により、ＳＹＮＣ３フィルタ３の基本的な再帰形ハードウェアの表示を示す。この図３Ｂは、時間領域の表示であり、この表示は第１ＳＹＮＣフィルタ２３に印加される入力ｘ（ｎ）を含み、このフィルタ２３の零次ホールド出力ｘ１（ｎ）は、第２ＳＹＮＣフィルタ２４の入力に印加される。ＳＹＮＣフィルタ２４の出力は第３ＳＹＮＣフィルタ２５の入力に印加され、第３ＳＹＮＣフィルタ２５の出力はＳＹＮＣ３でフィルタリングされた出力ｙ［ｎ］となる。このハードウェアの実現例は、ｘ１（ｎ）によって表示された（シリアル−パラレル変換レジスタ内に記憶される）零次ホールドを利用している。フィルタリングされた出力ｙ［ｎ］は、次の再帰形式によって示される。
【数２】
2009500960.tif 000004
ここで、ｎはオーバーサンプリングシリアルクロック信号ＳＣＬＫに対応する時間インデックスであり、Ｎはオーバーサンプリング比であるので、フレーム同期信号ＦＳＹＮＣに対応する時間インデックスを示し、ｙ［ｎ］はフィルタ出力信号ＯＶＥＲ−ＳＡＭＰＬＥＤ  ＤＡＴＡである。
【００１６】
式（２）は、２つの加算器と、２つの減算器と、算術的シフタによってＳＹＮＣ３フィルタ３を構成できることを示している。乗算器は不要である。（同じＦＩＲ  ＳＹＮＣ３フィルタ３の非再帰形の構成は、４６個のフィルタタップによるたたみ込み演算を必要とする。しかしながら、非再帰形構成はほとんど使用されず、このフィルタの再帰形構成を使用することが業界で共通する慣行である。）
【００１７】
図３Ａおよび３Ｂに示される再帰形フィルタ３の実現例は、フィルタの式（３）が有効である限り安定である。
【００１８】
図３Ｂに示されたＳＹＮＣ３の実現例は、Ｚ領域において三次の伝達関数を有する。図３Ｂの時間領域表示では３つのＳＹＮＣフィルタのカスケードがあり、各フィルタは同じ周波数応答を有する。時間領域において、何が意味されるかを理解する最も簡単な方法は、図３Ｃにおける３つの時間をベースとするグラフＡ、ＢおよびＣを参照することである。グラフＡでは、このＳＹＮＣフィルタ２３への入力ｘ（ｎ）は、ＦＳＹＮＣサイクル１、２および３にて垂直ラインでそれぞれ表示される３つのデジタル入力ワードを含み、ここでＦＳＹＮＣが低くなる毎に別のかかる垂直ラインで表示される別のデジタル入力ワードが生じる。３つの垂直ラインの高さは、３つのデジタルワードの値を示し、オーバーサンプリング比Ｎはこの簡略化された例では４である。図３ＣのグラフＢでは、時間ベースはグラフＡのためのＦＳＹＮＣ時間フレームではなく、ＳＣＬＫ時間フレームである。この簡略化された例では、各ＦＳＹＮＣサイクル内には４つのＳＣＬＫサイクルがあるが、実際の設計では、１６サイクルとすることができる。入力データｘ（ｎ）は、グラフＡの場合のように、グラフＢでも同じであるので、グラフＢにおける対応する垂直線はグラフＡの場合と同じである。グラフＢはＳＣＬＫ時間領域におけるサンプリングされた入力波形を実際に示す。
【００１９】
図２ＢのグラフＣは、ＦＳＹＮＣ時間フレーム当たり４つのＳＣＬＫサイクルまたは周期を提供する零次ホールド関数ｘ１（ｎ）を示し、これら周期または時間は、零次ホールド信号ｘ１（ｎ）を発生するために自ら入力データｘ（ｎ）を実際にパッドするものである。
【００２０】
ＳＹＮＣフィルタの便利な性質は、その成分が零次ホールド関数を発生できることである。従って、第１のＳＹＮＣフィルタ、例えば図３Ｂ内のＳＹＮＣフィルタ２３にデータ入力信号ｘ（ｎ）を通過させ、零次ホールドの結果、ｘ１（ｎ）は、グラフＣに示されるオーバーサンプリングされた入力データとなり、ここで、零次ホールド信号ｘ１（ｎ）は次の新しいデータワードが到達するまでに、三線式標準シリアルインターフェース２において、現在の入力データｘ（ｎ）を単に繰り返す結果となるに過ぎない。これにより、Ｎだけの所望するオーバーサンプリングを達成できる。入力データｘ（ｎ）は既に三線式標準シリアルインターフェース２内に保持されているので、上記零次ホールド関数を提供するために、図３ＢのＳＹＮＣフィルタ２３を設けなくてよい。従って、次のパラレル入力データワードが到達するまで、シリアルクロックＳＣＬＫ時間フレーム毎に入力データは有効である。従って、ＳＹＮＣ３フィルタを得るには、図３ＢにおけるＳＹＮＣフィルタ２４および２５だけを構成すればよい。ＳＹＮＣフィルタ２４と２５は、共に次の式に示されるＺ領域におけるＳＹＮＣ２伝達関数を有する。
［１／Ｎ＊（１−Ｚ−Ｎ）／（１−Ｚ−１）］２
この関数は図３Ａに示されるフィルタの伝達関数である。時間領域において、この式を拡張すると、その結果は前の式（２）となり、この関数は２つの加算器と、２つの減算器と、いくつかの遅延要素によって実現できる。
【００２１】
式（２）におけるＮ２による除算は、算術的右シフトにより実現でき、２による乗算は算術的左シフトにより達成できる。インデックス−１および−２は、１つのＳＣＬＫ時間の遅延を示し、インデックスＮは、Ｎ個のＳＣＬＫ時間の遅延に対応する。２Ｎのインデックスは、２Ｎ個のＳＣＬＫ時間の遅延に対応する。従って、インデックスＮはＦＳＹＮＣ時間だけの遅延に対応し、２Ｎのインデックスは２つのＦＳＹＮＣの遅延を示し、インデックス２は、２つのＳＣＬＫ時間の遅延を示し、インデックス１は１つのＳＣＬＫ時間の遅延を示す。下方のケースの「ｎ」インデックスは、時間インデックスであり、「ｎ」インデックスはＳＣＬＫ時間に対応するので、ｎが変化する場合、このことは新しいＳＣＬＫサイクルに達したことを意味する。
【００２２】
図４は、従来技術の図１のシステム１による通常のデジタルフィルタリングによって生じる波形であり、この場合、再帰形デジタルフィルタ３は、Ａで示されるデジタルサイン波形を平滑にするように作動する１６倍のオーバーサンプリングＳＹＮＣ３フィルタである。（グリッチは、Ｓｐｅｃｔｒｅ／Ｖｅｒｉｌｏｇの同時シミュレーションによるシミュレーションシステムのシミュレーションアーテファクトである。）この結果生じるフィルタリングされた出力信号ＯＶＥＲ−ＳＡＭＰＬＥＤ  ＤＡＴＡはＢで表示されている。ＦＳＹＮＣ毎に１６のＳＣＬＫサイクルが存在する限り、再帰形デジタルフィルタ３は正しく作動し、このことは、図４に示されたシミュレーションの結果のように、ゼロ障害状態と見なされる。フィルタリングされた出力波形Ｂは、三線式標準シリアルインターフェース２により、再帰形デジタルフィルタ３に適用されるデジタル入力波形Ａの平滑化されたバージョンであり、再帰形デジタルフィルタ３を不安定にすることなく、Ａ１、Ｂ１で示されるように、デジタル入力波形Ａに密に従う。フィルタにおける不安定性は、図５におけるシミューレートされた波形Ｂによって明瞭に理解できることに留意されたい。
【００２３】
ｙ［ｎ］に対する上記再帰形フィルタの式が一旦無効とされると、再帰形フィルタをリセットする以外、問題を解決する方法は何もない。従って、ほとんどの再帰形フィルタ設計の特徴は、出力が無意味になった場合に、例えばマイクロコントローラによってフィルタをリセットするための、外部から作動できる外部リセットスイッチが設けられていることである。
【００２４】
図５は、所望しない１７番目のＳＣＬＫパルスに応答して、再帰形デジタルフィルタ３で生じる持続的な不安定性を示すシミュレートされた波形図である。このシミュレートされた図５の曲線は、実際に所望しないパルスである１７番目のＳＣＬＫパルスが、垂直ラインＣで示されるような水平時間軸に沿って約１０μ秒で、通常のＳＣＬＫシーケンスで（例えばＥＳＤ事象に応答して）重ねられているとみなす。これによって、シリアルデータＳＤＩＮを示すデジタルサイン波Ａ内に予期しないパルスＡ１を生じさせ、更に、シミュレートされたフィルタ出力波形Ｂ内に異常な特徴部Ｂ１も生じさせ、更に、フィルタ３内に算術的オーバーフローも生じさせ、この結果、シミュレートされたフィルタ出力波形Ｂ内に異常な特徴部Ｂ２およびＢ４が生じる。
【００２５】
（所望しない１７番目のＳＣＬＫパルス状をした）入力グリッチが１回だけ生じた場合でも、デジタルフィルタ３の不安定性が持続する。再帰形デジタルフィルタ３を再帰形に構成したからことからこのようなことが生じている。
【００２６】
図５を参照すると、再帰形フィルタ２へ入力されるデジタルサイン波Ａの各ステップにおいて、１６個のＳＣＬＫパルスが存在する。水平軸の１０μｓにおける垂直ラインは、シミュレーションプロセスにおいて、所望しないＳＣＬＫパルスが挿入される場所を示している。時間Ｃにおける追加ＳＣＬＫパルスは、三線式標準シリアルインターフェース２の１サイクルにしか影響せず、このパルスは図５において、Ａ１によって示されている。この理由は、入力ＳＣＬＫおよびＦＳＹＮＣがＳＤＩＮと正しく同期するとすぐに、更に図５に示されたＡ波形のその後の部分から分かるように、シリアルインターフェース３を通過するデータが正しく出力された後すぐに、三線式標準シリアルインターフェース２が回復するからである。しかしながら、望ましくない１番目のＳＣＬＫパルスが一旦発生すると、このことは、再帰形フィルタ３の上記式を満たすことができなくなり、従って、デジタルフィルタ３は不安定となり、リセットされるまでこの状態を維持する。図５における特徴Ｂ５は、波形Ｂがデジタル入力波形Ａに従わなくなるような発散が生じることを示している。フィルタ３を物理的に構成した場合、発散Ｂ５は、実際にはより顕著であり、単にゴミのように見えることに留意すべきである。
【００２７】
図６は、望ましくないＦＳＹＮＣパルスに応答して、再帰形デジタルフィルタ３内で生じる持続的な不安定性を示すシミュレートされた波形である。図６におけるシミュレートされた曲線は、実際に望ましくないパルスであるＦＳＹＮＣパルスが、垂直ラインＣによって表示される水平時間軸に沿った約１０マイクロ秒で（ＥＳＤ事象に応答して）通常のＦＳＹＮＣシーケンスに重なると見なしている。これによって、シミュレートされたフィルタ出力波形Ｂ内に異常な特徴部Ｂ１が生じ、再帰形デジタルフィルタ３内の算術的オーバーフローに起因し、フィルタリングされた出力波形Ｂ内に異常な特徴部Ｂ２も生じる。デジタルフィルタ３によって入力データＰＡＲＡＬＬＥＬ  ＤＡＴＡが読み出されなくても、このことは生じる。
【００２８】
望ましくないＦＳＹＮＣパルス状をした入力グリッチが１回だけ生じても、再帰形デジタルフィルタ３の不安定性が持続する。グリッチ時間は１０μｓであり、図６の波形ＡはイクストラＦＳＹＮＣグリッチまたはパルスがデジタル入力波形Ａ内にエラーを生じさせないことを示す。これはイクストラＦＳＹＮＣパルスが挿入された後でシリアルインターフェースがそのときの入力データを再びロードするので、再帰形フィルタ３へ入力されるそのときのパラレルデータは変化しないからである。三線式標準シリアルインターフェース２は、ＦＳＹＮＣ信号によるいかなる問題も知らない。しかしながら、このことは再びフィルタの式を無効にするので、再帰形フィルタ３は不安定となり、その結果、図６の波形Ｂ内に異常な特徴部Ｂ１、Ｂ２およびＢ３が生じ、再帰形フィルタ３はリセットされるまで持続的に不安定となる。
【００２９】
再帰形フィルタの不安定性の問題に対する従来の解決案は、シリアルデータＳＤＩＮに対して、ＳＣＬＫパルスおよびＦＳＹＮＣパルスが常に正しく同期しているとみなすことであった。しかしながら、このことが妥当な考えでないようなアプリケーションでは、ユーザーまたはマイクロコントローラがこの問題を認識し、再帰形デジタルフィルタをリセットしなければならないのは、極めて不便である。
【００３０】
従って、データ／クロックのエラーの結果として生じる持続的なデジタルフィルタの不安定性を解消する、三線式インターフェースおよび再帰形デジタルフィルタを含む改良されたシステムおよび方法に対するニーズが存在するが、このニーズは満たされていない。
【００３１】
更に、本方法を用いない場合に、データ／クロックのエラーとして生じる持続的なデジタルフィルタの不安定性を解消するために、ユーザーが再帰形デジタルフィルタの外部リセット制御を作動させなければならない困難を解消した、三線式インターフェースおよび再帰形デジタルフィルタを含む、改良されたシステムおよび方法に対するニーズも存在するが、まだ満たされていない。
【００３２】
障害のない入力信号であると適正にみなすことができない三線式シリアルインターフェースを含む再帰形デジタルフィルタリングシステムに対するニーズが存在するが、それはまだ満たされていない。
【００３３】
（概要）
従って、本発明の目的は、データ／クロックのエラーの結果として生じる持続的なデジタルフィルタの不安定性を解消する、三線式インターフェースおよび再帰形デジタルフィルタを含む改良されたシステムおよび方法を提供することにある。
【００３４】
本発明の別の目的は、本発明を実施しない場合にデータ／クロックのエラーとして生じる持続的なデジタルフィルタの不安定性を解消するために、ユーザーが再帰形デジタルフィルタの外部リセット制御を作動させなければならない困難を解消した、三線式インターフェースおよび再帰形デジタルフィルタを含む、改良されたシステムおよび方法を提供することにある。
【００３５】
本発明の別の目的は、障害のない入力信号を適正に得ることができる三線式シリアルインターフェースを含む再帰形デジタルフィルタリングシステムを提供することにある。
【課題を解決するための手段】
【００３６】
本発明の別の目的は、三線式シリアルインターフェースを使用するオーバーサンプリング再帰形デジタルフィルタのために、良好な程度の入力障害トレランスを提供することにある。
【００３７】
簡単に説明すれば、一実施例によれば、本発明は内部での持続的な不安定状態を防止する再帰形デジタルフィルタ回路（１０）を提供するものであり、この再帰形デジタルフィルタ回路（１０）は、シリアルクロック信号（ＳＣＬＫ）、同期信号（ＦＳＹＮＣ）およびシリアルデータ入力（ＳＤＩＮ）を三線式シリアルインターフェース回路（２）の対応する入力に加え、再帰形デジタルフィルタ（３）の対応する入力に印加されるシリアルクロック出力信号、同期出力信号およびパラレルデータ出力信号を発生する。シリアルクロック信号および同期信号は、自動リセット回路（６）に入力され、自動リセット回路は同期信号またはシリアルクロック信号に関連する障害を検出し、この障害の検出に応答し、再帰形デジタルフィルタをリセットするためのリセット信号（ＡＲＳＴ）を発生する。自動リセット回路（６）は、同期入力信号の周波数に対するシリアルクロック入力信号の周波数の比が、シリアルクロック入力信号（ＳＣＬＫ）と同期信号（ＦＳＹＮＣ）との間のオーバーサンプリング比Ｎに等しいかどうかを判断し、この比がオーバーサンプリング比に等しくない場合に、再帰形デジタルフィルタ回路（３）をリセットするよう、リセット信号（ＡＲＳＴ）を発生する。検出される障害は、同期入力信号（ＦＳＹＮＣ）とシリアルクロック入力信号（ＳＣＬＫ）との間の同期状態に関連するものである。
【００３８】
上記実施例では、本発明はシリアルクロック入力信号（ＳＣＬＫ）、同期入力信号（ＦＳＹＮＣ）およびシリアルデータ入力信号（ＳＤＩＮ）を受信し、この受信に応答し、シリアルクロック出力信号、同期出力信号およびパラレルデータ出力信号（ＰＡＲＡＬＬＥＬ  ＤＡＴＡ）信号を発生する三線式シリアルインターフェース回路（２）を含む自動リセット再帰形デジタルフィルタ回路（１０）を提供するものである。再帰形デジタルフィルタ回路（３）は、シリアルクロック出力信号、同期出力信号およびパラレルデータ出力信号を受信し、これに応答し、オーバーサンプリングされ、フィルタリングされたデータ出力信号を発生するように結合されている。入力障害検出回路（６）は、シリアルクロック入力信号（ＳＣＬＫ）および同期入力信号（ＦＳＹＮＣ）をそれぞれ受信するように結合された第１入力および第２入力を有し、同期入力信号（ＦＳＹＮＣ）およびシリアルクロック入力信号（ＳＣＬＫ）のうちの１つに関連する障害を検出し、この障害の検出に応答し、再帰形デジタルフィルタ回路（３）をリセットするように結合されたリセット信号（ＡＲＳＴ）を発生する。
【００３９】
上記実施例では、入力障害検出回路（６）は、同期入力信号の周波数に対するシリアルクロック入力信号の周波数の比がシリアルクロック入力信号（ＳＣＬＫ）と同期入力信号（ＦＳＹＮＣ）との間のオーバーサンプリング比Ｎに等しいかどうかを判断し、この比がオーバーサンプリング比に等しくない場合に、再帰形デジタルフィルタ回路（３）をリセットするためのリセット信号（ＡＲＳＴ）を発生する。従って、入力障害検出回路（６）は、同期入力信号（ＦＳＹＮＣ）とシリアルクロック入力信号（ＳＣＬＫ）との間の同期に関連する障害を検出し、同期入力信号（ＦＳＹＮＣ）の連続するパルスの間でシリアルクロック入力信号（ＳＣＬＫ）のＮ個のパルスが生じなかった場合に、リセット信号（ＡＲＳＴ）を発生するように働く。リセット信号（ＡＲＳＴ）は、再帰形デジタルフィルタ回路（３）のレジスタ（５５、５８、６４、６６）をリセットすることにより、再帰形デジタルフィルタ回路（３）をリセットする。
【００４０】
上記実施例では、三線式シリアルインターフェース回路（２）は、零次ホールド信号（ｘ１（ｎ））であるパラレルデータ出力信号（ＰＡＲＡＬＬＥＬ  ＤＡＴＡ）を発生し、再帰形デジタルフィルタ（３）は零次ホールド信号（ｘ１（ｎ））を受信するように結合されたＳＹＮＣＮフィルタを含み、ここで、零次ホールド信号（ｘ１（ｎ））およびＳＹＮＣＮフィルタは、ＳＹＮＣ（Ｎ＋１）フィルタリング機能を奏するように働く。
【００４１】
上記実施例では、前記三線式シリアルインターフェース回路（２）は、Ｎ個のフリップフロップ（５１−１...８）の第１グループおよびＮ個のフリップフロップ（５２−１...８）の第２グループとを備え、前記第１グループの第１フリップ（５１−１）の入力は、前記シリアルデータ入力信号（ＳＤＩＮ）を受信するように結合されており、前記第１グループの最終フリップフロップ（５１−８）を除く前記第１グループの各フリップフロップの出力は、前記第１グループの次に続くフリップフロップの入力に結合されており、第１グループのフリップフロップの各々のクロック入力は、前記シリアルクロック入力信号（ＳＬＣＫ）を受信し、前記第１グループの各フリップフロップの出力は、前記第２グループのうちの対応するフリップフロップの入力にそれぞれ結合されており、前記第２グループの各フリップフロップは、前記同期入力信号（ＦＳＹＮＣ）に応答し、クロック制御され、前記第２グループのフリップフロップの出力は前記パラレルデータ出力信号（Ｄ０，１...７）を発生する。前記入力障害検出回路（６）は、前記同期入力信号（ＦＳＹＮＣ）に応答して作動し、前記同期入力信号Ｚ（ＦＳＹＮＣ）の連続するパルスの対応するエッジに応答し、内部リセット信号（ＲＳＴ）を発生するようになっているパルス発生回路（１４、１５、１６、１７、１８）と、前記シリアルクロック入力信号（ＳＣＬＫ）の各パルスに応答し、内部でカウントをすすめるようになっているカウンタ回路（２８）とを備え、前記カウンタ回路（２８）は前記内部リセット信号（ＲＳＴ）に応答し、リセット可能であり、前記入力障害検出回路（６）は、連続する内部リセット信号（ＲＳＴ）の間で前記シリアルクロック信号（ＦＳＹＮＣ）のＮ個のパルスが生じたかどうかを認識し、前記連続する内部リセット信号（ＲＳＴ）の間で前記シリアルクロック信号（ＳＣＬＫ）のＮ個のパルスが生じたかどうかを表示するステートをラッチし、前記リセット信号（ＡＲＳＴ）を発生し、前記連続する内部リセット信号（ＲＳＴ）の間で前記シリアルクロック入力信号（ＳＣＬＫ）のＮ個のパルスが生じていなかった場合に、前記再帰形デジタルフィルタをリセットするようにリセット信号を発生するためのデコード回路（３６，３８）を含む。前記入力障害検出回路（６）は、前記デコード回路（３６、３８）に結合された第１入力および前記再帰形デジタルフィルタ回路を外部からリセットできるようにする外部リセット信号（ＥＸＲＳＴ）に結合された第２入力を有するゲート回路（４２）を含む。
【００４２】
一実施例では、本発明は、シリアルクロック入力信号（ＳＣＬＫ）、同期入力信号（ＦＳＹＮＣ）およびシリアルデータ入力信号（ＳＤＩＮ）を三線式シリアルインターフェース回路（２）の対応する入力に印加し、シリアルクロック出力信号、同期出力信号およびパラレルデータ出力信号（ＰＡＲＡＬＬＥＬ  ＤＡＴＡ）を発生する手段と、前記シリアルクロック出力信号、前記同期出力信号および前記パラレルデータ出力信号を再帰形デジタルフィルタ回路（３）の対応する入力に印加し、オーバーサンプリングされ、フィルタリングされた出力信号を発生する手段と、前記シリアルクロック入力信号（ＳＣＬＫ）および前記同期入力信号（ＦＳＹＮＣ）をモニタし、前記同期入力信号（ＦＳＹＮＣ）および前記シリアルクロック入力信号（ＳＣＬＫ）の１つに関連する障害を検出するための手段（１４−１６、２８、３６）と、前記障害の検出に応答し、リセット信号（ＡＲＳＴ）を発生すると共に、前記同期入力信号（ＦＳＹＮＣ）の周波数に対する前記シリアルクロック入力信号（ＳＣＬＫ）の周波数の比が、前記シリアルクロック信号（ＳＣＬＫ）と前記同期入力信号（ＦＳＹＮＣ）との間のオーバーサンプリング比に等しくない場合に、前記再帰形デジタルフィルタ回路をリセットするよう、前記リセット信号を前記再帰形デジタルフィルタ回路（３）のリセット入力（４Ａ）に結合する手段（３９、３７）とを備える、自動再帰形デジタルフィルタ回路を提供するものである。
【実施例】
【００４３】
（実施例の詳細な説明）
上記のように、シリアルインターフェースを介してデジタルオーバーサンプリングフィルタを制御するシステムでは、デジタル障害が生じる可能性がある。従って、デジタルオーバーサンプリングフィルタを含むシステムが、かかる障害をモニタ／検出でき、デジタルオーバーサンプリングフィルタが持続的に不安定な状態となる代わりに、かかる障害から回復するための方法を提供できることが重要である。
【００４４】
前に説明したＳＹＮＣフィルタの式（２）が無効になると、フィルタの安定性を保証する機構はなくなる。上記フィルタ式を無効にし得る障害の種類は２つある。１つの種類の障害は、集積回路内で生じる内部障害である。集積回路が特性検査、合否検査および最終検査を通ったと見なした場合、かかる内部障害の確率は通常ゼロと見なされ、従って、この障害は処理されない。第２の種類の障害は、入力障害である。これら入力障害は、プリント回路基板の設計に関連するノイズ、ＥＳＤ事象または他の外部要因（例えば雷）に起因する電気的な過剰ストレスに起因して生じ得る。これら入力障害はマイクロコントローラまたはＤＳＰ（デジタル信号プロセッサ）のプログラムを組む際の、ソフトウェアをデバッグするのが困難で、かつ間欠的である問題に起因して時折生じ得る。特定のアプリケーションにおいて、入力障害が許容できない場合、入力障害が生じた場合に不可避的に生じる持続的なフィルタの不安定性を防止するために、適当なデジタルフィルタ回復機構を設けなければならない。
【００４５】
図７は、従来技術の図１に示された同じ種類の従来の三線式標準シリアルインターフェース２を含む、本発明に係わる改良された三線式シリアルインターフェースシステム１０のブロック図を示す。三線式標準シリアルインターフェース２の出力は、従来の再帰形デジタルフィルタ３の対応する入力に結合されており、三線式標準シリアルインターフェース２はシリアルデータ入力信号ＳＤＩＮ、対応するシリアルクロック信号ＳＣＬＫおよび同期信号ＳＹＮＣを受信し、これらに応答し、正しく同期された入力信号としてパラレルフォーマットの対応するデータ信号ＰＡＲＡＬＬＥＬ  ＤＡＴＡ、ＳＣＬＫおよびＦＳＹＮＣを、従来の図１に示されるように、再帰形デジタルフィルタ３に対して発生し、更にこれに応答し、図７の再帰形デジタルフィルタ３はフィルタリングされた出力信号ＯＶＥＲＳＡＭＰＬＥＤ  ＤＡＴＡを発生する。図７のシステム１０は、入力信号障害検出／リセット回路６も備え、この回路６は、ＦＳＹＮＣに接続された１つの入力と、ＳＣＬＫに接続された別の入力と、２つの連続するＦＳＹＮＣ信号の間に、正確にＮ＝１６のＳＣＬＫサイクルが存在しないこと（ＯＳＲに対しては、例えばオーバーサンプル比＝ＯＳＲ＝Ｎ＝１６）を、周波数ｆＳＣＬＫ／ｆＦＳＹＮＣの比が示している場合、すなわち１つのＦＳＹＮＣ周期中のＳＣＬＫパルスカウントが正確には１６でない場合に、自動リセット信号ＡＲＳＴを自動的に発生する出力を有する。ｆＳＣＬＫ／ｆＳＹＮＣエラー信号ＡＲＳＴは、デジタル再帰形フィルタ３の内部レジスタのすべてをクリアし、内部クロック信号を再スタートさせるリセット信号のことである。（当然ながら、周波数ｆＳＣＬＫ／ｆＦＳＹＮＣの比に等しい（かつ全体に等価的である）時間ＴＦＳＹＮＣ／ＴＳＣＬＫの比を代わりに使用できる。
【００４６】
デジタルフィルタ３は、受信したデータ信号ＰＡＲＡＬＬＥＬ  ＤＡＴＡが正しいかどうかを判断する方法を有していないので、データストリームＳＤＩＮ内のビットエラーは入力障害と見なされない。すなわちＳＤＩＮ障害を是正することはできないが、これらが持続的でない限り、これら障害は一般に無害である。例えばＦＩＲの性質に起因し、上記基本的なＳＹＮＣフィルタは、ＳＤＩＮ障害時にわたって４６タップのインパルス応答がたたみ込まれるときに、ＳＤＩＮ障害から回復する。シリアル入力データＳＤＩＮだけが不正確であるようなデータエラーが存在する場合、そのデータエラーの効果は、基本ＳＹＮＣフィルタの特性のために、次の４６個のデータワード後に全体が解消される。このことは、ＦＳＹＮＣまたはＳＣＬＫに関連する実際の同期エラーとなっている入力障害と対照的である。また、その理由は、かかる同期エラーは、フィルタをリセットすること以外に解消できない不安定性がＳＹＮＣフィルタに生じるからである。従って、シリアル入力データＳＤＩＮにおけるデータエラーは、ＦＳＹＮＣまたはＳＣＬＫにおける同期エラーほど重要ではない。その理由は、ＳＤＩＮデータエラーはすぐに（例えば次の４６個のＳＣＬＫ時間後）急速に忘れ去られるが、一方、ＦＳＹＮＣまたはＳＣＬＫのいずれかにおける同期エラーの結果、再帰形フィルタ３に持続的な不安定性が生じ、この不安定性はレジスタをリセットし、内部クロック信号を再スタートさせることによってしか解消できないからである。
【００４７】
図８Ａは、図７の障害検出／リセット回路６の詳細なロジック図である。出力が別のバッファ１３の入力に接続されているバッファ１２の入力ターミナル１１にＦＳＹＮＣが印加される。バッファ１３の出力はバッファ１４および１５、ＮＡＮＤゲート１６、インバータ１７およびＯＲゲート１９を含むパルス発生回路に接続されている。バッファ１３の出力は、バッファ１４の入力およびインバータ１７の入力にも接続されている。バッファ１４の出力はバッファ１５の入力に接続されており、バッファ１５の出力はＮＡＮＤゲート１６の一方の入力に接続されている。インバータ１７の出力はＮＡＮＤゲート１６の他方の入力に接続されており、ＮＡＮＤゲート１６の出力は導線１８によりＯＲゲート１９の一方の入力に接続されている。ＯＲゲート１９の他方の入力は導線２０により信号ＰＯＲ（パワーオンリセット）信号に結合されている。
【００４８】
ＡＮＤゲート１９の出力は導線２１上に内部リセット信号ＲＳＴを発生し、導線２１はグレイコードカウンタ２８のリセット入力に接続されている。（カウンタ２８は二進カウンタのように種々の方法で構成できる。）このカウンタ２８はＳＣＬＫによりクロック制御され、カウンタ２８の出力は多芯バス２９となっており、このバスの導線はＮＡＮＤゲート３６の入力３０、３２および３５、並びにインバータ３４の入力３３にそれぞれ接続されている。インバータ３３の入力はＮＡＮＤゲート３６の別の入力に接続されており、ＮＡＮＤゲート３６の出力はフリップフロップ３７のＤ入力に接続されており、このフリップフロップ３７は、導線１１により入力がＦＳＹＮＣに接続されたインバータ３９の出力によってクロック制御される。フリップフロップ３７のリセット入力は、導線２２によりパワーオンリセット信号（ＰＯＲ）に接続されている。フリップフロップ３７のＱ出力は、インバータ４１の入力に接続されており、インバータ４１の出力はＡＮＤゲート４２の一方の入力に接続されており、ＡＮＤゲート４２の他方の入力は導線４３により外部リセット信号ＥＸＲＳＴに接続されている。ＡＮＤゲート４２の出力はオートリセット信号ＡＲＳＴを発生し、このオートリセット信号は導線４Ａにより図７の再帰形デジタルフィルタ３のリセット入力に接続されている。
【００４９】
三線式標準インターフェース回路２の入力に印加されるＳＣＬＫ信号とＦＳＹＮＣ信号との間の同期を、インターフェースモニタ６が実際にモニタする。ＦＳＹＮＣが低レベルとなる毎に、ターミナル２１は内部リセットパルスＲＳＴを発生する。これによって内部リセット信号ＲＳＴが生じる。ブロック２８は、ＦＳＹＮＣが低レベルとなる毎に、ＲＳＴによりリセット状態となる無グリッジカウンタを含む。カウンタ２８が二進数１５を記憶しなくなる度に、Ｄタイプのフリップフロップの出力はセットされるか、またはリセットされる。従ってＦＳＹＮＣが低レベルとなるまでに、１５までのカウントがカウンタ２８から予想される。１５までのカウントが行われなかった場合、ＮＡＮＤゲート３６の出力はロジック１となる。モニタリセット回路６がパワーアップされるときにしか、フリップフロップ３７はリセットされない。電源がオンにされたときに、三線式標準インターフェース２、再帰形フィルタ３および図７の障害検出／リセット回路６を含むシステム全体１０を正しく初期化しなければならないので、このことは重要である。ＦＳＹＮＣはフリップフロップ３７をクロック制御する、インバータ３９の入力にて導線１１にも印加される。従って、ＦＳＹＮＣが低レベルとなる毎に、オートリセット信号ＡＲＳＴは更新され、よってＡＲＳＴはＦＳＹＮＣに同期される。ＡＮＤゲート４２への入力４３は、システムを外部からリセットしたいユーザーが操作できる外部リセット信号である。
【００５０】
ブロック１２−１９を含む回路は、固有の遅延時間を有する、各ＦＳＹＮＣパルスに対してトリガーされるパルス発生器として構成されている。ブロック２８は、５ビットのグレイコードカウンタであり、２つの連続するＦＳＹＮＣパルスの間で１６個のＳＣＬＫパルスが受信されたかどうかをマルチ入力ＮＡＮＤゲート３６が検出するようになっている。フリップフロップ３７は、リセット情報を記憶し、ＦＳＹＮＣによりクロック制御される。各ＦＳＹＮＣ時間フレームの間に、ＳＣＬＫパルスによってトリガーされる０〜１５までの新しいカウントが得られることを保証するよう、パルス発生器により発生される信号ＲＳＴにより、ＦＳＹＮＣパルス毎にＦＳＹＮＣフリップフロップ３７がリセットされる。ＡＮＤゲート４２への外部入力ＥＸＲＳＴにより、フィルタリセット信号ＡＲＳＴをマニュアルで発生することが可能となる。（当業者であれば、同じ結果を得るためにインターフェース回路６を設計するための多くの方法を見つけ出すことができると理解すべきである。）
【００５１】
図８Ｂは、上記オートリセットパルスＡＲＳＴの波形を示す。インターフェース障害検出／リセット回路６は、最初のＦＳＹＮＣの降下エッジが生じたときに、ＡＲＳＴと共にスタートする。ＴＦＳＹＮＣ／ＴＳＣＬＫの比が１６となっていない限り、ＡＲＳＴは低レベルに留まり、この状態はデジタルフィルタ３をリセットする。ＴＦＳＹＮＣ／ＴＳＣＬＫが１６に等しくなると、ＡＲＳＴは高レベルとなり、このことは、デジタルフィルタ３のリセット状態を解消する。ＴＦＳＹＮＣ／ＴＳＣＬＫが１６に等しくなくなり、入力障害の発生を示すと、ＡＲＳＴは低リセットレベルに戻り、再帰形デジタルフィルタ３をリセットする。
【００５２】
図９および１０は、クロックの数がオーバーサンプリング比Ｎに正確に等しくなくなったときに、図７のオーバーサンプリングＳＹＮＣ３フィルタ３がどのように不安定となるかを示している。
【００５３】
図９は、望ましくない１７番目のＳＣＬＫパルスに応答し、図７の再帰形デジタルフィルタ３で生じる不安定性を高速解決することを示す波形図である。モニタ６は単一のＦＳＹＮＣフレームの間にオートリセットパルスを発生し、よって持続的な不安定状態になることなく、再帰形フィルタ３によって種々の不正確な入力シーケンスを平滑化する。望ましくない１７番目のＳＣＬＫパルスに起因し、データ入力ストリームＳＤＩＮの１つのデータバイトだけが不正確に読み出され、その後、中間的な完全な回復が続く。図５におけるシミュレートされた曲線は、実際に正常なＳＣＬＫシーケンス上に重ねられた望ましくないパルスである望ましくない１７番目のＳＣＬＫパルスが、垂直ラインＣによって表示される水平時間軸に沿って約１０マイクロ秒で生じると見なしている。このことは、デジタルサイン波Ａ内に予期しないパルスＡ１と、フィルタリングされた出力波形Ｂ内に異常な特徴部Ｂ１だけを生じさせる。直後に予期しない１７番目のＳＣＬＫパルスが続く、フィルタリングされた出力波形Ｂの最低レベルＢ３の後では、再帰形デジタルフィルタ３の不安定性Ｂ２は持続しない。従って、入力状態モニタ回路６は、望ましくない１７番目のＳＣＬＫパルスから、デジタル再帰形フィルタ３を高速かつ自動的に回復させる。このことは、従来技術の図５に示されているような、再帰形デジタルフィルタ３が持続的に不安定であることと対照的である。
【００５４】
図１０は、望ましくないＦＳＹＮＣパルスに応答し、図７の再帰形デジタルフィルタ３に生じる不安定性を高速に解消することを示す波形図である。モニタ６は、２つの連続するＦＳＹＮＣフレームの間の自動リセットパルスを発生し、よって、持続的な不安定状態に入ることなく、再帰形フィルタ３により、種々の不正確な入力シーケンスを平滑化させる。図５におけるシミュレートされた曲線ＡおよびＢは、実際に正常なＦＳＹＮＣシーケンスに重ねられた不要なパルスである望ましくないＦＳＹＮＣパルスが、垂直ラインＣによって示される水平時間軸に沿った約１０マイクロ秒で生じると見なしている。このことは、フィルタリングされた出力波形Ｂ内に異常な特徴部Ｂ１しか生じさせないが、デジタル入力波形Ａに影響しない。直後に、予期しないＦＳＹＮＣパルスが続く、フィルタリングされた出力は径Ｂの最低レベルＢ２の後では、再帰形デジタルフィルタ３の不安定性Ｂ２は持続しない。従って、入力状態の障害検出／リセット回路６は、望ましくないＦＳＹＮＣパルスからデジタル再帰形フィルタ３を高速かつ持続的に回復させる。このことも、従来技術の図６に示されるような再帰形デジタルフィルタ３が持続的に不安定であることと対照的である。
【００５５】
従って、本発明は（１）２つの連続するＦＳＹＮＣ信号の間に、正確に１６のＳＣＬＫサイクル（ＯＳＲ＝１６）が存在することを確実にするためのカウンタを使用し、かつ（２）ＳＣＬＫカウントが正しく１６ではない場合に、障害検出／リセット回路６がリセット信号を発生し、再帰形デジタルフィルタのすべての内部レジスタをクリアし、内部クロックを再スタートさせる簡単なデジタル信号モニタ回路を提供するものである。
【００５６】
作動時に、図７および８Ａの入力信号の障害検出／リセット回路６が、ＳＣＬＫ、ＦＳＹＮＣおよびＳＤＩＮ信号を連続的にモニタし、データの完全性のエラーまたは同期エラーが検出された場合に、デジタルフィルタリセット信号（ＡＲＳＴ）を自動的に発生し、ＳＹＮＣ３またはＦＳＹＮＣにおけるデジタル入力エラーが検出された場合に、再帰形デジタルフィルタ３のリセット入力にリセット信号を自動的に印加する。これによって、再帰形デジタルフィルタ３において持続的な不安定状態が生じるのが防止される。よって、本発明は三線式シリアルインターフェスを使用するオーバーサンプリングデジタルフィルタに対する良好な程度の入力障害トレランスを得ることができる。
【００５７】
上記方法およびシステムは、一般的にはシリアルインターフェス、例えばＳＰＩインターフェースの使用により、外部からクロック制御されるデジタルオーバーサンプリングフィルタに適用できる。これまで説明した構成例は、再帰形オーバーサンプリングＦＩＲフィルタのためのものであるが、それらの再帰形な性質に起因し、オーバーサンプリングＩＩＲフィルタにも同じ原理を適用できる。実際の集積回路の構成を製造し、検査した。この回路の構成は、三線式シリアルインターフェースと、２つの連続するＦＳＹＮＣ信号の間に、正確にＮ（すなわちＯＳＲ）のＳＣＬＫサイクルが存在しないときに、レジスタおよび再帰形フィルタ３内のクロック分周器をリセットするデジタルカウンタに基づく回路を含む。
【００５８】
再帰形デジタルフィルタに結合された三線式標準シリアルインターフェース回路を含む上記障害トレラントな回路は、極端な環境における用途、例えばミサイル用途または、例えば宇宙線が電子システムの安定性を妥当な状態にしないような入力信号の同期エラーを生じさせ得るような宇宙用途で、極めて有効となり得る。
【００５９】
上記発明の別の利点は、回路がロバストであり、現在のハードウェアとコンパーチブルであり、簡単であることである。
【００６０】
以上で、本発明のいくつかの特定の実施例を参照し、本発明について説明したが、当業者であれば発明の範囲から逸脱することなく、発明の上記実施例に対して種々の変形を行うことができよう。
【図面の簡単な説明】
【００６１】
【図１】三線式標準シリアルインターフェースと再帰形デジタルフィルタとを含む、従来技術のシステムのブロック図である。
【図２Ａ】図１におけるブロック２内の従来の三線式標準シリアルインターフェースのより詳細な図である。
【図２Ｂ】図２Ａに示された三線式標準シリアルインターフェースの作動を理解するのに有効なタイミング図である。
【図３Ａ】図１のブロック３に示された、再帰形デジタルフィルタのハードウェアによるＳＹＮＣ３の構成の図である。
【図３Ｂ】基本的なＳＹＮＣ３フィルタの伝達関数を示す図である。
【図３Ｃ】図３Ａおよび３Ｂに示されたＳＹＮＣ３フィルタの作動を理解するのに有効なグラフである。
【図４】図１の従来のシステムによる通常のデジタルフィルタリングによって生じる波形図である。
【図５】望ましくない１７番目のＳＣＬＫパルスに応答して、図１の従来技術のシステムのデジタルフィルタ内で生じる持続的な不安定性を示す波形図である。
【図６】望ましくないＦＳＹＮＣパルスに応答して、図１の従来技術のシステムのデジタルフィルタ内で生じる持続的な不安定性を示す波形図である。
【図７】本発明のブロック図である。
【図８Ａ】図７の障害検出／リセット回路の詳細なロジック図である。
【図８Ｂ】図８Ａの障害検出／リセット回路の作動を説明するのに有効なグラフである。
【図９】望ましくない１７番目のＳＣＬＫパルスに応答して、図７のデジタルフィルタ内で生じる不安定性を高速に解消することを示す波形図である。
【図１０】望ましくないＦＳＹＮＣパルスに応答して、図７のデジタルフィルタ内で生じる不安定性を高速に解消することを示す波形図である。
【図１】
2009500960.tif 000005
【図２Ａ】
2009500960.tif 000006
【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【国際調査報告】
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