(57)【要約】【課題】【解決手段】自動半導体ウエハ試験のための半自動多重化システムは、試験される半導体ウエハにおける各素子タイプのためのジャンパブロックを利用し、各ジャンパブロックは、試験入出力線を受け入れるための入力と、試験される素子のパッドに対応する複数のブロック接点と、ジャンパブロックの入力とブロック接点とを選択的に相互接続するための手動設定のコネクタまたはジャンパケーブルと、を有する。テスタの入出力線とジャンパブロックとを選択的に接続するためにマルチプレクサを用いることにより、半導体ウエハの素子に試験信号を接続するために必要なリレーの数が低減される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体ウエハにおける複数のダイ内の素子を試験するためのパラメトリック試験システムであって、各ダイは、前記ダイ内の前記素子に電気的に接続するための複数のパッドを有し、前記パラメトリック試験システムは、
ａ）素子試験中に電気信号をやり取りするための複数の入出力線を有するテスタと、
ｂ）ダイ上のパッドに係合するためのプローブ接点を有するウエハプローバと、
ｃ）前記半導体ウエハにおける各素子タイプのためのジャンパブロックであって、各ジャンパブロックは、テスタの入出力線を受け入れるための入力と、試験される素子のパッドに対応し、プローブ接点に接続される複数の接点と、ジャンパブロックの入力とブロック接点とを選択的に相互接続するための手動設定のコネクタと、を有するジャンパブロックと、
ｄ）テスタの入出力線とジャンパブロックとを選択的に接続するためのマルチプレクサと、
を備える、パラメトリック試験システム。
【請求項２】
請求項１に記載のパラメトリック試験システムであって、ジャンパブロックの前記手動設定のコネクタは、ジャンパケーブルを備える、パラメトリック試験システム。
【請求項３】
請求項２に記載のパラメトリック試験システムであって、前記テスタは、Ｍ個の異なる素子に対してＮ本のソース線を提供し、前記マルチプレクサは、Ｍ×Ｎ個のリレーを備える、パラメトリック試験システム。
【請求項４】
請求項３に記載のパラメトリック試験システムであって、前記テスタは、４つのソース信号を１２個の異なる素子に供給し、前記マルチプレクサは、４８個のリレーを備える、パラメトリック試験システム。
【請求項５】
請求項１に記載のパラメトリック試験システムであって、前記テスタは、Ｍ個の異なる素子に対してＮ本のソース線を提供し、前記マルチプレクサは、Ｍ×Ｎ個のリレーを備える、パラメトリック試験システム。
【請求項６】
半導体ウエハにおける複数のダイ内の素子のパラメトリック試験で利用され、素子のパッドに対して試験信号を選択的に接続するためのジャンパブロックであって、
ａ）前記試験信号をパラメトリックテスタから受信するための入力と、
ｂ）試験される素子の前記パッドに係合するためのプローブ接点に対応する複数のブロック接点と、
ｃ）ブロック入力とブロック接点とを選択的に相互接続するための手動設定のコネクタと、
を備える、ジャンパブロック。
【請求項７】
請求項６に記載のジャンパブロックであって、前記手動設定のコネクタは、ジャンパケーブルを備える、ジャンパブロック。
【請求項８】
半導体ウエハの複数のダイ内の異なる素子のパッドへのパラメトリックテスタからの試験信号を多重化する方法であって、
ａ）試験信号を受信するための入力と、素子のパッドに係合するプローブ接点に対応するブロック接点と、入力とブロック接点とを選択的に相互接続するための手動設定のコネクタと、を備えるジャンパブロックを、各素子に対して準備する工程と、
ｂ）ジャンパブロックを介して、ブロック接点をプローブ接点に接続する工程と、 
ｃ）ジャンパブロックへの試験信号を多重化する工程と、
を備える、方法。
【請求項９】
請求項８に記載の方法であって、Ｎ個の試験信号が、Ｍ個の異なる素子に印加され、前記多重化する工程は、Ｍ×Ｎ個のリレーを必要とする、方法。
【請求項１０】
請求項９に記載の方法であって、４つのソース信号が、１２個の異なる素子に接続され、前記多重化する工程は、１２個のリレーを必要とする、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体集積回路（ＩＣ）および半導体素子の試験に関し、特に、異なる素子による試験を選択的に行うためにウエハプローバへの試験信号を多重化することに関する。
【背景技術】
【０００２】
集積回路および半導体ウエハの素子の電気的パラメータを電気的に検査および測定する際には、複数のピンを備えたプローブカードを用いると、ウエハにおける１または複数の素子の多数の回路接点に同時にアクセスすることが容易になる。通例、１つのウエハで「超並列」測定を実行できるように、１または複数のプローブカードをウエハから離して配置する。
【０００３】
半導体素子のあらゆる自動パラメトリック試験で、最小限の高価なパラメトリック試験装置を多数の素子の間で共有して、大量のデータを素子から収集する必要がある。これは、ウエハ全体にわたる素子の入力の間でパラメトリック試験装置の出力を１つずつ切り替えまたは多重化することによって実現される。通例、これは、自動ウエハプローバのプローブカードに接続するための一束のケーブルを必要とする外部マルチプレクサによって、または、ウエハプローバのプローブカードのすぐ上に配置可能であり、ポゴピンを介してプローブカードに接続するマルチプレクサによって、実現可能である。外部マルチプレクサの欠点としては、マルチプレクサの高いコスト、および、ウエハプローバの上部の分配ヘッドに信号を送るために必要な多数のケーブルの追加コストの他に、ケーブル長が長くなることが挙げられ、それによって、システムはノイズを拾いやすくなる。さらに、この配線によって、浮遊容量が、システムに導入され、それにより、被試験構成要素が損傷する場合がある。従来の多重化を用いるプローブカード上で信号を多重化することは、マルチプレクサの構成において多数のリレーおよびスイッチを用いることで費用が増大すると言う点で、外部マルチプレクサを用いるのと、コストが変わらない。
【０００４】
この構成は、図１に図示されている。パラメトリックテスタ１０は、ピンマルチプレクサ１４を介して接続されたＮ本のソース線１２を有しており、ピンマルチプレクサ１４は、Ｎ本のソース線を受け入れるウエハプローバ１６のピンを選択する。通例、ピンの選択は、コンピュータ１８の制御下で半導体ウエハにおける異なる素子（すなわち、回路レイアウト）に対して変更される。
【発明の開示】
【０００５】
本発明によると、半導体ウエハにおける異なる素子に対してプローブ接点を選択するための手動プログラム可能なジャンパブロックを用いることにより、異なる素子すなわち回路レイアウトのパラメトリック試験での多重化の要件が低減される。
【０００６】
本発明は、素子の構成が、複数のリストの期間中に、動的に変更される必要はなく各素子に対して固定されることを利用する。ウエハ上の異なる素子の間で、テスタのソース線だけを多重化すればよい。
【０００７】
本発明と、その目的および特徴については、図面と併せて、以下の詳細な説明と添付の特許請求の範囲とを参照することで、容易に明らかになる。
【発明を実施するための最良の形態】
【０００８】
ほとんどすべてのウエハレベルのパラメトリック試験において、各素子レイアウトはウエハのダイすべてにわたって一定であり、同じダイ上の異なる素子についてレイアウトは異なりうるが、それらのレイアウトはウエハ全体では固定されているため、設定の変更、または、それらの接続の「多重化」、の必要性は最小限である。これらの構成の設定は、最悪の場合ではウエハのバッチごとに必要であり、最良の場合では生産ライン全体で一定である。したがって、信号の経路指定は、ウエハにわたって不変のままであることから各素子に対して手動手段で実現可能であり、さらに、製品の開発における試験に必要な数のウエハに対しても手動手段で実現可能である。そのため、問題は、これらの素子を試験するために必要なソースを多重化する必要性に帰着する。従来、マルチプレクサは、最大でＮ×Ｍの数の、スイッチおよびリレーのグリッドアレイを利用してきた。ここで、Ｎは、多重化されるソース装置からの信号の数であり、Ｍは、プローブカードのピンの数、または、素子に接続されたダイ上のパッドの数である。例えば、ダイ上に４８個のパッドがあり、それらの間で４つのソースを多重化する必要がある場合には、そのシステムにおいては、３つの接点をそれぞれ有する４×４８＝１９２個のリレーが必要になる（係数３は、各信号線セットが、フォース信号、センス信号、および、ガード信号を含みうることに基づく）。
【０００９】
図２は、本発明に従った多重化試験システムの一実施形態を示す機能ブロック図である。そのシステムでは、パラメトリックテスタ２４が、コンピュータ２８の制御下で様々な回路素子の試験を行うために、ジャンパブロック２２を介してウエハプローバ２６に、選択的に接続される。ここで、マルチプレクサ３０が、すべての素子のための一定のヘッダコネクタのバンクすなわちジャンパブロック２２を複数有する分配ボード２０にテスタのソースを接続する。全部ではないがほとんどの半導体素子のパラメトリック試験は、パラメトリックテスタ２４からの端子を最大４つ含むため、各ジャンパブロックは、４つの入力に制限されうる（とはいえ、ジャンパは、空間および構成の利点のために６以上のジャンパを含むグループで配列されてよい）が、４つに制限されず、用途ごとにカスタマイズされてよい。ジャンパブロックボードの製造コストを下げれば、それらを用途ごとに製造することが可能になる。これは、ユーザが、ダイ上に存在するのと同数の異なる素子について、素子ごとに４組のジャンパケーブル２３で、適切なヘッダにジャンパブロックを設置することを意味する。素子がそのように構成されると、ソースは、それらの素子の間で多重化される必要がある。これにより、リレーの数は、ソースの数と、ジャンパの組の数すなわち各ダイ上の素子の数との積に制限される。なお、各ソースは、３つ１組の機能（すなわち、フォース、センス、および、ガード）のための３つの接点を有する。４個のソースシステムを、１２個の四端子素子に多重化するには、上述した従来のマルチプレクサの場合のように４×４８個のリレーではなく、４８個のリレーがあればよい。ジャンパは、（各バンク上の）各素子パターンに対して一旦設定される必要があり、変更されるのは、素子に対するパッドの割り当てが、異なる技術基盤の間で変更された場合だけである。この非常に簡単な方法では、マルチプレクサのコストは、性能を落とすことなく、かなり削減される。
【００１０】
一例として、４個のＳＭＵを有するシステムが、最大１２個の四端子素子のためのプローブカードの４８個のピンに多重化されてよい。ソースは、図３に示すように、すべてのジャンパブロック５０に共通の１２×４本の内部線に多重化される。これらのジャンパブロックは、図４に示すように、内部チャンネルをプローブピンに接続する。一般に、これらのジャンパブロックは、図５に示すようにバックプレーンの周りに配列され、ピンのグループを参照している。すべての内部チャンネルが、すべてのグループのジャンパブロックに接続しているが、各グループのジャンパブロックは、プローブカード上の関連するピンだけに接続する。したがって、合計で４８のピンのための８個のジャンパボードすなわちブロック（各々が、６個のピンに接続するためのジャンパケーブルを有する）と、８個のジャンパボードに４個のソース各々を多重化するための４本の内部チャンネル１２組と、が備えられてよい。したがって、図３に示すように、ソース４は、線１、５、９、１３などに切り替えられる。ソース３は、線２、６、１０、１４などに切り替えられる。４つのソースを有する実施形態では、バックプレーンを通るこれら４８本の内部線に４つのソースを多重化する図５のリレーボードが１つだけ備えられ、その結果、８個のジャンパボードをジャンパケーブルによって４８の線に接続することができる（各ボードに対して６ずつ）。したがって、４８個のピンが、１２個の四端子素子に用いられる。ただし、被試験素子が、４未満の端子を有する場合、または、共通端子を有する場合には、多重化できる素子の数は増大する。
【００１１】
ジャンパピンは、空間およびサイズを考慮して、８個のカード上に６個ずつのグループで配列することが可能であるが、この構成は、本発明の可能性および実装例の範囲を限定するものではない。
【００１２】
プローブカードへのバックプレーンの接続は、自動ウエハプローバに取り付けられた従来のマルチプレクサと同様に、バックプレーンに取り付けられたポゴピンによって実現されてよい。
【００１３】
図５に示すように、この実施形態では、さらなるリレー（各組４個のソースに対して、この例では４８）を追加して、４個の新しいソースの各々を４８個の内部チャンネルのすべてに多重化することにより、４を超えるソースを内部チャンネルに多重化することができる。図５に示した例では、４個のソース５４をそれぞれ有する６個までのリレーボード５２を４８個のピンに多重化して、６×４８個のリレーだけで２４個の二端子素子を試験することが可能であるが、従来のマルチプレクサでは、必要なリレーの数は、２４のソースと４８のピンとの積、すなわち、４倍である。
【００１４】
ウエハ上の異なる素子について、パラメトリックテスタへのプローブの接続を手動でプログラミングするためにジャンパブロックを利用すると、マルチプレクサスイッチの必要性が大幅に低減される。ジャンパブロックは、ジャンパケーブルのためのメス端子を備えた安価に製造されるプリント回路基板であってよい。
【００１５】
本発明は、具体的な実施形態を参照しつつ説明されているが、その説明は、本発明の例示に過ぎず、本発明を限定するものではない。当業者にとっては、添付の請求項の範囲によって規定される本発明の真の趣旨および範囲から逸脱せずに、様々な応用例を実施することが可能である。
【図面の簡単な説明】
【００１６】
【図１】従来技術の多重化試験システムを示す機能ブロック図。
【図２】本発明の一実施形態の多重化試験システムを示す機能ブロック図。
【図３】図２のシステムで多重化を行うジャンパブロックの概略図。
【図４】パラメトリックテスタのチャンネル（ソース）と接続するためのプローブピンを手動で選択するためのジャンパカードを示す概略図。
【図５】本発明の一実施形態のためのマルチプレクサボードの構成を示す図。
【図１】
2009515186.tif 000003
【図２】
2009515186.tif 000004
【図３】
2009515186.tif 000005
【図４】
2009515186.tif 000006
【図５】
2009515186.tif 000007
【手続補正書】
【提出日】平成21年1月15日(2009.1.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体ウエハにおける複数のダイ内の素子を試験するためのパラメトリック試験システムであって、各ダイは、前記ダイ内の前記素子に電気的に接続するための複数のパッドを有し、前記パラメトリック試験システムは、
ａ）試験中に電気信号をやり取りするための複数の入出力線を有するテスタと、
ｂ）ダイ上のパッドに係合するためのプローブ接点を有するウエハプローバと、
ｃ）前記半導体ウエハにおける各素子タイプのためのジャンパブロックであって、各ジャンパブロックは、
テスタの入出力線を受け入れるためのジャンパブロック入力と、
試験される素子のパッドに対応し、プローブ接点に接続される複数のブロック接点と、
ジャンパブロックの入力とブロック接点とを選択的に相互接続するための手動設定可能なコネクタであって、各ジャンパブロック入力が、対応する複数のブロック接点の任意の１つに手動で接続可能であり、各ジャンパブロック入力が１つのブロック接点にのみ相互接続されるコネクタと、
を有するジャンパブロックと、
ｄ）複数のリレーを有し、前記複数のリレーの設定に基づいてテスタの入出力線とジャンパブロックとを選択的に接続するためのマルチプレクサと、
を備える、パラメトリック試験システム。
【請求項２】
請求項１に記載のパラメトリック試験システムであって、ジャンパブロックの前記手動設定可能なコネクタは、ジャンパケーブルを備える、パラメトリック試験システム。
【請求項３】
請求項２に記載のパラメトリック試験システムであって、前記テスタは、Ｍ個の異なる素子に対してＮ本のソース線を提供し、前記マルチプレクサは、Ｍ×Ｎ個のリレーを備える、パラメトリック試験システム。
【請求項４】
請求項３に記載のパラメトリック試験システムであって、前記テスタは、４つのソース信号を１２個の異なる素子に供給し、前記マルチプレクサは、４８個のリレーを備える、パラメトリック試験システム。
【請求項５】
請求項１に記載のパラメトリック試験システムであって、前記テスタは、Ｍ個の異なる素子に対してＮ本のソース線を提供し、前記マルチプレクサは、Ｍ×Ｎ個のリレーを備える、パラメトリック試験システム。
【請求項６】
半導体ウエハの複数のダイ内の異なる素子のパッドへのパラメトリックテスタからの試験信号を多重化する方法であって、
ａ）試験信号を受信するための入力と、素子のパッドに係合するプローブ接点に対応するブロック接点と、を備えるジャンパブロックを、各素子に対して準備する工程と、
ｂ）ジャンパブロックを介して、ブロック接点をプローブ接点に接続する工程と、 
ｃ）マルチプレクサのリレーの設定に基づいて、ジャンパブロックへの試験信号を多重化する工程と、
ｄ）各ジャンパブロックに対して、当該ジャンパブロックの前記ブロック接点と接続するコネクタを設定することによって、当該ジャンパブロックの各ジャンパブロック入力を当該ジャンパブロックの対応する複数のブロック接点の１つに接続するとともに、当該ジャンパブロックの各ジャンパブロック入力を当該ジャンパブロックの１つのブロック接点のみに接続する工程と、
を備える、方法。
【請求項７】
請求項６に記載の方法であって、Ｎ個の試験信号が、Ｍ個の異なる素子に印加され、前記多重化する工程は、Ｍ×Ｎ個のリレーを必要とする、方法。
【請求項８】
請求項７に記載の方法であって、４つのソース信号が、１２個の異なる素子に接続され、前記多重化する工程は、１２個のリレーを必要とする、方法。