(57)【要約】少なくとも１個の半導体素子（２０）と、第１ライン（３１）および第２ライン（３２）を有し、抵抗体上に延在する金属化構体と、を備えた半導体デバイス（１００）。電気的絶縁保護層（３６）は、抵抗体（３５）上に配置し、かつ抵抗体パターンとほぼ同一のパターンで画定し、また少なくともこの保護層（３６）上に堆積すべき不動態化保護層（３７）の析出温度に等しい温度までの温度安定性を有するものとする。抵抗体（３５）および保護層（３６）の双方を、金属化構体およびすべての下層基板上に共形的に堆積する。
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【特許請求の範囲】
【請求項１】
少なくとも１個の半導体素子を備える半導体基板と、薄膜抵抗体と、第１および第２のラインを持ち、これらライン間およびライン上に抵抗体を所定抵抗パターンで延在させる金属化構体と、この金属化構体および抵抗体を被覆するとともに、前記金属化構体における接合パッドを露出させる不動態化層と、を有し、前記抵抗体と前記不動態化層との間に電気的絶縁性の保護層を設け、この保護層は、均一な厚さとし、抵抗体とほぼ同一パターンで画定し、また前記不動態化層の堆積温度に少なくとも等しい温度までの温度安定性を有するものとした半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスにおいて、前記抵抗体をフィルタの一部とした、半導体デバイス。
【請求項３】
請求項１または２に記載の半導体デバイスにおいて、前記抵抗体は、１００Ω／□未満の抵抗値を有するものとした半導体デバイス。
【請求項４】
請求項１に記載の半導体デバイスにおいて、前記保護層を無機材料で構成し、かつ共形的に堆積するものとした半導体デバイス。
【請求項５】
請求項１または２に記載の半導体デバイスにおいて、前記半導体素子を、静電放電に対する保護素子とし、入出力間の信号ラインと接地との間に結合するとともに、抵抗体を、前記信号ライン内に画定した半導体デバイス。
【請求項６】
請求項５に記載の半導体デバイスにおいて、基板は、導電性基板領域と、第１導電型の第１領域と、前記基板の表面に隣接しかつ接合部を画定する第１領域との界面部分を有する第２導電型の第２領域と、を有し、さらに、基板は、第１領域内で前記接合部から基板領域まで延在する第３導電領域を有するものとすした半導体デバイス。
【請求項７】
半導体基板を設けた半導体デバイスの製造方法において、
前記半導体基板に少なくとも１個の半導体素子を画定するステップと、
前記基板を絶縁層で被覆するステップと、
前記絶縁層上に金属化構体を形成するステップであって、この金属化構体を前記絶縁層における孔に貫入させ、前記少なくとも１個の半導体素子における接点まで延在させ、前記金属化構体は、相互に絶縁した第１ラインおよび第２ラインと、少なくとも一つの接合パッドを有するものとした該金属化構体形成ステップと、
前記金属化構体および前記基板に、薄膜抵抗体の層を塗布するステップと、
前記薄膜抵抗体の層上に電気的絶縁性の保護層を塗布するステップであって、この保護層は、少なくとも不動態化層の堆積温度に等しい温度までの温度安定性を有するものとした、該保護層塗布ステップと、
フォトレジスト材料を用いて所定抵抗パターンに従って、前記抵抗体の層および前記保護層をパターン形成するステップであって、前記抵抗体が前記金属化構体の前記第１ラインと第２ラインとの間における接続部をなすようにする該パターン形成ステップと、
金属化構体における少なくとも１個の接合パッドを露出させる不動態化層を設けるステップと、
を有するものとした、半導体デバイスの製造方法。
【請求項８】
請求項７に記載の製造方法において、前記抵抗体の層および前記保護層のパターン形成を、等方性ドライエッチングによって行うものとする方法。
【請求項９】
請求項７に記載の製造方法において、前記絶縁層は、十分に低い温度で堆積技術により塗布して、前記基板における領域に画定される電荷キャリヤの拡散を防止する、方法。
【請求項１０】
請求項７に記載の製造方法において、前記保護層は、不動態化層との界面を有するものとした、方法。
【請求項１１】
半導体基板および複数個のデバイス構体を有する中間製品であって、各デバイス構体は、少なくとも１個の半導体素子を備える半導体基板と、薄膜抵抗体と、第１および第２のラインを持ち、これらライン間およびライン上に抵抗体を所定抵抗パターンで延在させる金属化構体と、を有し、電気的絶縁保護層を、前記抵抗体の頂部に配置し、この電気的絶縁保護層は、抵抗体パターンとほぼ同一のパターンで画定し、またデバイス構体上に堆積するまたは堆積すべき不動態化層の析出温度に少なくとも等しい温度までの温度安定性を有するものとした、中間製品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも１個の半導体素子を備える半導体基板と、薄膜抵抗体と、第１および第２のラインを持ち、これらライン間およびライン上に抵抗体を所定抵抗パターンで延在させる金属化構体と、この金属化構体および抵抗体を被覆するとともに、前記金属化構体における接合パッドを露出させる不動態化層と、を有する半導体デバイスに関する。
【０００２】
本発明は、さらにこのような半導体デバイスの製造方法であって、
半導体基板に少なくとも１個の半導体素子を画定するステップと、
基板を絶縁層で被覆するステップと、
絶縁層上に金属化構体を形成するステップであって、この金属化構体を絶縁層における孔に貫入させ、少なくとも１個の半導体素子における接点まで延在させ、その金属化構体は、相互に絶縁した第１ラインおよび第２ラインと、少なくとも１個の接合パッドを有するものとした該金属化構体形成ステップと、
金属化構体および基板上に、薄膜抵抗体の層を塗布するステップと、
フォトレジスト材料を用いて所定抵抗パターンに従って抵抗体の層をパターン形成するステップであって、抵抗体が金属化構体の第１ラインと第２ラインとの間における接続部をなすようにする該パターン形成ステップと、
金属化構体における少なくとも１個の接合パッドを露出させる不動態化層を設けるステップと、
を有する方法に関する。
【背景技術】
【０００３】
このようなデバイスおよび方法は、特許文献１（国際公開第２００５／０２４９１４号）に開示されている。この特許文献１には、エッチングホールの形成を省略できるよう、金属化構体上に部分的に抵抗体を設けることを開示している。このため、製造方法はより経済的となり、抵抗体層をエッチングしないため、得られる抵抗体はより少ない面積で済む。抵抗体は、例えば、窒化チタン、チタンタングステン、または窒化チタンタングステンを含む材料から作る。
【特許文献１】国際公開第２００５／０２４９１４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
既知のデバイスは、製造の完了後しか検査ができない欠点がある。検査結果がよくない場合、検査したデバイスだけでなく、その後のバッチで製造したデバイスもほとんどが、デバイスの仕様設定を満たさない、すなわち、所定限界の範囲外となる。既知の抵抗体は、頂部接点を有する抵抗体と比較して小さい面積であっても、デバイスが仕様の範囲外となる危険性がなお高い。このことは、とくに、比較的低い抵抗、すなわち、抵抗パターンが比較的小さい面積を有するデバイスの場合、とくに言える。
【０００５】
したがって、本発明の目的は、製造における欠陥を早期に検出できる、冒頭で述べた種類の改良した方法および改良したデバイスを提供することである。
【課題を解決するための手段】
【０００６】
この目的を達成するため、本発明デバイスは、抵抗体と不動態化層との間に電気的絶縁性の保護層を設け、この保護層は均一な厚さとし、抵抗体とほぼ同一パターンで画定し、また少なくとも不動態化層の析出温度に少なくとも等しい温度までの温度安定性を有するものとする。
【０００７】
この目的を達成するため、本発明方法は、電気的絶縁性の保護層を、パターン形成の前に薄膜抵抗体に塗布し、この保護層は、均一な厚さとし、少なくとも不動態化層の析出温度と等しい温度までの温度安定性を有するものとし、また、抵抗体の層および保護層を、その後に単一ステップでパターン形成する。
【０００８】
驚くべきことに、保護層が抵抗体の頂部にある場合、抵抗体の抵抗は、抵抗体層のエッチング後に行うどの処理に対しても影響を受けにくいことがわかった。これは、抵抗体のパターニング後には抵抗が変化しないことを意味する。したがって、抵抗チェックする検査を、不動態化層を設ける前に実施することができる。この効果を得るために、保護層は、均一な厚さおよび十分な温度安定性を有することが必要である。
【０００９】
抵抗体層の適切な材料としては、例えば、チタンタングステン、窒化チタンタングステン、窒化タンタル、ニッケルクロム、およびシリコンクロムがある。これらの材料によって、２０Ω／□〜１ｋΩ／□にわたる広範囲な抵抗値を得ることができる。
【００１０】
不動態化層の適切な材料としては、窒化ケイ素、酸窒化ケイ素、酸化ケイ素、ポリイミド、およびベンゾシクロブテンがあるが、最も適切なのは、プラズマ化学気相成長法（ＰＥＣＶＤ）で堆積した、窒化、酸窒化、または酸化ケイ素である。この技術によって、共形的な層、すなわち、表面上にトポグラフ的に均一な厚さで堆積した層を設けることができる。
【００１１】
保護層の適切な材料としては、とくに無機材料であるが、有機材料、例えばポリイミド、パリレン、ベンゾシクロブテンも使用できる。最も好適には、保護層の材料は、抵抗体層および不動態化層の双方に構造的に類似したものとする。抵抗体層との類似性は、単一ステップで単一のエッチング剤によってエッチングすることができ、両層のエッチング挙動が類似する点で望ましい。不動態化層との類似性は、適切な接着を生ずる点で望ましい。
【００１２】
保護層のもっとも適切な材料は、窒化ケイ素、酸化シリコン、および酸窒化ケイ素などである。半導体基板に対する角度がゼロ度にほぼ等しくない表面から適切に除去できるという点で、上述のものよりさらに好ましい他のものとしては、酸化チタンがある。このような表面は、例えば、金属化構体における金属ラインの側面である。好ましくは、プロセスは、化学機械的研磨法または平坦化層によって平坦化しないため、上記の角度を正確に知得されず、半導体基板によって変動する。これは、代替的材料ではより大きな問題となる。
【００１３】
保護層に対する適切な堆積方法は、化学気相堆積（蒸着）で、さらに好ましくは、ＰＥＣＶＤである。物理蒸着も用いることができるが、高価であり、低圧化学気相堆積の使用では、アルミニウム金属化ができない、すなわち、必要な温度が金属化構体を損傷する。下層構造が平坦でない場合、スピンコーティングまたは他の任意のウェット化学堆積技術も適切ではない。
【００１４】
最も適切には、保護層の厚さは、２０〜２００ｎｍのオーダーである。上限は、抵抗値の取り得る値によって決定する。下限は、プロセス条件によって決定する。
【００１５】
最も適切には、抵抗体は１００Ω未満の値を有するものとする。仕様は相対偏差の観点で定義されているため、許容限界は、高い抵抗値より低い抵抗値に早く到達する。
【００１６】
好ましくは、抵抗値は保護層を設けた後、等方性ドライエッチング処理で画定する。このエッチング処理によって、抵抗層を高い再現性で形成することができる。等方性ドライエッチングの利点は、より一般的な異方性ドライエッチングと比較して、非平坦構造のエッチングが可能である点である。等方性ドライエッチングは、さらに異方性ウェットエッチングよりも好ましい。なぜなら、後者は再現性が低いからである。エッチング液の槽の汚れによって、抵抗値の許容しがたい偏差が生ずる。抵抗体層の単なるエッチングでも、その後のバッチでの抵抗体層のエッチングに対してこの汚れを与える。
【００１７】
好ましい実施形態において、抵抗体は、フィルタを一部とする。適切なフィルタは、例えば、低域通過フィルタといった、帯域通過フィルタまたは通過帯域フィルタである。フィルタの設計原則は既知であり、ＲＣおよびＲＣＬフィルタ等の異なるフィルタを用いることができる。適切なトポロジーは、例えば、キャパシタが信号線と接地との間を接続している、πフィルタまたは修正Ｔフィルタである。逆接続のダイオードは、ダイオードのキャパシタンス（電気容量）は必要とされるキャパシタンス（電気容量）を得るのに十分であるため、代案として使用できる。このキャパシタンスは、７０〜８０ｐＦのオーダーであるが、１０〜２０ｐＦのオーダーとすることもできる。
【００１８】
半導体素子は、適切には、静電放電（ＥＳＤ）に対する保護素子とする。この場合、半導体素子は、入出力を有する信号ラインと接地との間で結合する。抵抗体は、信号ラインの一部とする。
【００１９】
さらに好ましくは、本発明の保護素子により、高放電パルスに対して保護するとともに、デバイスにより保護される集積回路に実装したＥＳＤ保護回路が、より低い電圧の放電パルスを吸収する。集積回路は、通常、人体モデル(Method MIL883E-3015.7)による２ｋＶ接触に対して放電保護を有し、デバイスにおける保護素子は、好ましくは、８ｋＶ接触（IEC61000-4-2,Level4）に対して放電保護を有する。
【００２０】
有利には、基板は、導電性基板領域と、第１導電型の第１領域と、基板の表面に隣接しかつ接合部を画定する第１領域との界面部分を有する第２導電型の第２領域と、を有し、また、基板は、第１領域内で前記接合部から基板領域まで延在する第３導電領域を有するものとする。
【００２１】
この実施形態において、保護素子は、基板における導電性埋没領域と結合したダイオードとする。ダイオードは、保護素子としての良好な性能を有する。とくに好ましくは、ツェナーダイオードである。導電性埋没領域は、ＥＳＤダイオードに電荷が到達する場合、電流を通過させ易いため、ＥＳＤの目的に対して優れている。電流は、その後はんだボールを経て接地に流れる。この埋設領域の利点は、第１表面から短い距離に接地面を構成し、送信ライン特性を有する金属化構体に相互接続を生ずる点である。
【００２２】
最も適切には、半導体基板上の絶縁層は、低温処理で形成する。例えば、化学気相堆積処理で堆積するのは酸化物もしくは窒化物とし、または基板の湿式化学酸化により形成するのは酸化物層とする。しかし、基板領域の画定後に熱酸化を適用することは、基板に電荷キャリヤが拡散するため、通常、半導体基板に適用するのは熱酸化ではない。
【００２３】
本発明は、半導体デバイスの製造方法およびこの方法で作られた半導体デバイスに関するだけではない。本発明は、さらに、半導体基板および複数の半導体デバイスを有する中間製品に関する。この中間製品は、従来「ウエハ」と称される。
【００２４】
本発明によると、抵抗体および、抵抗体とほぼ同一パターンの保護層を有し、抵抗体は、互いに電気的に絶縁した第１ラインと第２ラインとの間およびその上部に広がる。中間製品は、不動態化層の堆積に適しているが、まだ堆積されていない。
【００２５】
本発明のさらに他の実施形態において、この中間製品のデバイスにおける少なくとも若干を、不動態化層の堆積前に検査する。
【００２６】
この中間製品の検査は、不動態化層の堆積および／または他のパッケージング処理中に、抵抗値がいかなる変化も生じないため可能である。
【００２７】
検査および明確なプロセス制御は、最も重要であり、とくにウエハ１個あたりのデバイスの数が莫大なとき、重要である。これは、例えば、本発明のデバイスが、いわゆる半離散製品または集積した離散製品の場合である。このデバイスは、通常１０未満の半導体素子および、同程度またはそれより少ない抵抗体を有する。従来、個別素子の分野においては、デバイスは個々に検査し、それと共に分類することで、品質クラスを区別する。異なる品質クラスのデバイスは、異なる目的で売る。しかし、抵抗体を準離散製品に組み込む場合、異なる品質クラスの定義は不可能になり、集積デバイスの抵抗値および設計は、効果的にデバイスの目的を決定する。その結果、プロセス制御の必要条件はより厳しくなる。中間製品の段階で検査するため、必要とされる処理からの偏差は早期に検出される。検査はデバイス自体に対して中間製品に利用できる検査構体上で、および／または所定ステップ、例えば堆積ステップもしくはパターン形成ステップの品質を検査するよう特別に設計した付加的検査ウエハの補助の下に、行うことができる。
【００２８】
本発明のこれら、または他の実施形態を、図面につきさらに説明する。
【発明を実施するための最良の形態】
【００２９】
図面は、縮尺通りではなく、また異なる図面における同一参照符号は、デバイスの同一部分を示すものである。単に線図的な説明図であり、縮尺通りに描いておらず、また本発明の範囲を制限することを意味しない。
【００３０】
図１は、半導体デバイス１００の線図的断面図であり、この半導体デバイスにおける半導体素子をダイオードとし、また、この半導体素子をＥＳＤ放電に対する保護素子として用いる。デバイス１００は、金属化構体とともに第１側面２１を有する。金属化構体は、内部接合パッド２７，２８，２９、ならびに第１ライン３１および第２ライン３２を有する。接合パッド２７〜２９は、接点パッド３８，３９，４９に接続し、これら接点パッド３８，３９，４９にはんだボール４３を塗布する。
【００３１】
この実施例において、接点パッド３８は、デバイス１００の入力として機能し、接点パッド３９は、デバイス１００の出力として機能する。接点パッド４９は、接地のための付加的接続部とすることができる。抵抗体３５を、金属化構体３０の第１および第２ライン３１，３２間を結合する。抵抗体を絶縁層２４上に配置し、この絶縁層２４は金属化構体の基板としても機能する。保護層３６は、抵抗体３５の層上に設け、抵抗体３５とほぼ同じパターンを有する。抵抗体３５は、この場合１００Ωの値を持ち、この実施例においてはＴｉＷＮ層によって構成する。その厚さは、１０〜１５０ｎｍのオーダーとする。保護層３６は、この実施例において、窒化ケイ素で構成し、また相強化した化学気相蒸着によって堆積した。その厚さは、５０〜２００ｎｍ程度である。
【００３２】
本発明デバイスにおける保護素子２０は、逆方向のツェナーダイオードとする。ツェナーダイオード２０は、逆タイプのドーパント、例えばｎ型およびｐ型でドープした第１領域２２および第２領域２３を有する。第２領域２３は、リング状とし、第１領域から距離をおいて配置する。第１領域２２は、ｎ型にドープし、好ましくは、１０Ω／□未満の高い導電性を有する。埋設領域２６（この場合、ｐ型にドープする）を、高導電性かつ高濃度でｐ型にドープした基板内の領域２５に接続する。この領域２５は、内部接地として機能する。この領域２５は、埋設領域２７により接地パッド４８に接続する。埋設領域２６と組み合わせる保護素子としてのこのダイオード２０の寸法および選択によって、例えば８ｋＶまたはそれ以上の高ＥＳＤパルスに対する保護素子として用いることができる。埋設領域２６を有するこのダイオード２０の他に、他ダイオードを、このような埋設領域２６なしに同一プロセスで画定することができる。代案として、バイポーラトランジスタを保護素子として用いる。
【００３３】
不動態化層３７を、金属化構体および保護層３６の頂部に設ける。不動態化層の厚さは、０．５〜２．０μｍのオーダーとする。この不動態化層は開孔を有し、これら開孔は下層の接合パッド４８、２８、２９を露出させる。デバイス１００には、接合パッド４８，２８，２９上で下側金属化バンプ４１を設け、これら下側金属化バンプ４１は、第１、第２の接合パッド２８，２９および接地パッド４８を設けるのと同一の単一処理ステップで設ける。下側金属化バンプ４１は、例えばニッケル−金頂部層４２を有するアルミニウム層により構成する。例えば、既知の組成のＳｎ−Ａｇ−Ｃｕとした、はんだボールを塗布する。適切な直径は、例えば、２００〜５００マイクロメートルのオーダーとする。これによって、他のいかなるキャリヤを設けることなしに、デバイス１００をプリント回路基板に直接組み立てることができる、チップスケールパッケージを生ずる。しかし、他の任意のパッケージング、例えばリードフレームパッケージを排除するものではない。この場合、ワイヤボンドを、はんだボール４３の代わりに、下側金属化バンプ４１に付着させる。
【００３４】
他の実施形態において、下側金属化バンプ４１をＮｉで構成し、また、頂部層４２を、Ｎｉ保護層、例えばＴｉ層とする。下側金属化バンプ４１を、例えば、厚さ約１ミクロンとするとともに、頂部層４２を約０．１ミクロンの厚さとする。この頂部層４２は、フォトレジストを用いて行う任意のフォトリソグラフィによるパターン形成ステップ中に、確実にＮｉ層が酸化することがないようにする。このステップにおいて、下側金属化バンプ４１は、パターン形成して、不動態化層３７の頂部における配線を生ずる。製造終了後、ニッケル保護層４２を、少なくとも部分的に除去し、下側金属化バンプ４１のニッケルを露出する。ニッケルは、はんだのための適切な接着材料をなす。
【００３５】
本発明によれば、抵抗体の層は、例えばエッチングマスクを用いて、所定のパターンのフォトリソグラフィ処理に従って、また、電気的絶縁保護層の堆積後のみに抵抗体として構成する。エッチングマスクは、抵抗体の安定性に問題を生じ、とくにエッチングマスクの除去に問題がある。エッチングパターンの形成に用いるフォトレジスト材料の除去を必要とするドライエッチングおよびウェットエッチング処理の双方も、保護なしでは抵抗値に影響を与えることがわかった。
【００３６】
抵抗体を下側の金属化ラインに接続する本発明の構造によって、電気的絶縁保護層の除去またはパターン形成の必要がなくなる。
【００３７】
保護層を堆積する薄い厚さにより、等方性エッチング法、とくに等方性ドライエッチングにより、保護層および抵抗体層を同時にエッチングすることができる。この等方性ドライエッチングは、構体の平面性の欠如を考慮することが必要である。
【００３８】
集積回路を、本発明のデバイス１００の第１側面２１に組み立てて、機能的実体をなすようにすることを排除しない。これらは、図示のはんだボールよりも小さいはんだボールでデバイス１００に結合する。
【図面の簡単な説明】
【００３９】
【図１】本発明のデバイスの線図的断面図である。
【図１】
2009533836.tif 000003
【国際調査報告】
2009533836.tif 000004
2009533836.tif 000005