(57)【要約】回路装置(100)、並びにこうした回路装置(100)内に電圧基準及び／または電流基準を生成するための対応する方法を、バンドギャップ基準を観測するための追加的基準を必要としない方法でさらに発展させるために、バンドギャップ基準の出力に基づく少なくとも１つのアナログ組込みセルフテスト（ＢＩＳＴ）スキームを実行することを提案する。
2009535797.tif 000002
【特許請求の範囲】
【請求項１】
バンドギャップ基準の出力段を少なくとも１つ備えた回路装置において、
電圧基準及び／または電流基準用の少なくとも１つのアナログ組込みセルフテスト段を備え、前記アナログ組込みセルフテスト段が、前記バンドギャップ基準の出力段に接続されていることを特徴とする回路装置。
【請求項２】
請求項１に記載の回路装置において、
前記バンドギャップ基準の出力段が、
基準電圧を供給される少なくとも１つのコンパレータユニットと、
少なくとも１つの第１トランジスタユニット、特に少なくとも１つの第１ｐ型トランジスタユニット、例えば少なくとも１つの第１ｐチャネル金属酸化膜半導体または少なくとも１つの第１ｐ型金属酸化膜半導体電界効果トランジスタであって、前記第１トランジスタユニットのゲート電極が前記コンパレータユニットの出力端子に接続されている第１トランジスタユニットと、
前記第１トランジスタユニットのドレイン電極及び／または前記第１トランジスタユニットのソース電極に接続された一連の抵抗ユニットと
を備えていることを特徴とする回路装置。
【請求項３】
請求項１または２に記載の回路装置において、
前記バンドギャップ基準の出力段が、バンドギャップ電圧基準に関連する電流を供給し、
前記アナログ組込みセルフテスト段が、前記電流を用いて、前記電圧基準及び／または前記電流基準を観測することを特徴とする回路装置。
【請求項４】
請求項３に記載の回路装置において、
前記電流を、少なくとも１つの電流ミラーのそれぞれによって、少なくとも１回、好適には２回コピーし、前記電流ミラーのそれぞれが、
前記第１トランジスタユニットと、
少なくとも１つの第２トランジスタユニット、特に少なくとも１つの第２ｐ型トランジスタユニット、例えば少なくとも１つの第２ｐチャネル金属酸化膜半導体または少なくとも１つの第２ｐ型金属酸化膜半導体電界効果トランジスタ、及び／または、
少なくとも１つの第３トランジスタユニット、特に少なくとも１つの第３ｐ型トランジスタユニット、例えば少なくとも１つの第３ｐチャネル金属酸化膜半導体または少なくとも１つの第３ｐ型金属酸化膜半導体電界効果トランジスタとを備え、
少なくとも１つ、好適には２つの第４トランジスタユニット、特にｎ型トランジスタユニット、例えばｎチャネル金属酸化膜半導体またはｎ型金属酸化膜半導体電界効果トランジスタが、前記第２トランジスタユニット及び／または前記第３トランジスタユニットに接続されていることを特徴とする回路装置。
【請求項５】
請求項４に記載の回路装置において、
少なくとも１つ、好適には２つのコンパレータユニットを、前記アナログ組込みセルフテスト段の出力側に配置された少なくとも１つの論理素子、特に少なくとも１つのアンドゲートと共に用いることによって、前記電流ミラーのそれぞれからの信号を結合し、前記コンパレータユニットは、前記アナログ組込みセルフテスト段内のそれぞれのノード電圧を電源電圧の半分の値と比較し、少なくとも１つの第１抵抗ユニットを少なくとも１つの第２抵抗ユニットと等しくして、前記電源電圧の半分の値を生成することを特徴とする回路装置。
【請求項６】
請求項１〜５のいずれかに記載の回路装置において、
前記アナログ組込みセルフテスト段が、
前記第４トランジスタユニットのチャネル幅のチャネル長に対する比率、及び／または、
前記バンドギャップ基準の出力段の前記抵抗ユニット
によって調整可能であることを特徴とする回路装置。
【請求項７】
少なくとも１つの回路装置内に電圧基準及び／または電流基準を生成する方法において、
バンドギャップ基準の出力信号に基づいて、少なくとも１つのアナログ組込みセルフテスト・スキームを実行することを特徴とする方法。
【請求項８】
請求項７に記載の方法において、少なくとも１つの電流ミラー手段と少なくとも１つのコンパレータ手段とを組み合わせることによって、前記アナログ組込みセルフテスト・スキームを実現することを特徴とする方法。
【請求項９】
請求項１〜６のいずれかに記載の回路装置を少なくとも１つ有する少なくとも１つの集積回路を備え、及び／または、請求項７または８に記載の方法により動作するチップカードまたはスマートカード。
【請求項１０】
請求項１〜６のいずれかに記載の少なくとも１つの回路装置、及び／または、請求項７または８に記載の方法を、
チップ上のバンドギャップ基準または電圧基準または電流基準をオンラインテストするために、及び／または
少なくとも１つのチップを、ハッカー攻撃及び寿命故障に備えて観測するために
使用する回路装置及び／または方法の使用法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バンドギャップ基準の出力段を少なくとも１つ備えた回路装置に関するものである。
【０００２】
本発明はさらに、こうした回路装置内に電圧基準及び／または電流基準を生成するための対応する方法に関するものである。
【背景技術】
【０００３】
【特許文献１】米国特許第４４８９２８５号明細書
【特許文献２】米国特許第５７７３９６７号明細書
【特許文献３】米国特許出願公開第２００４／０２６３１８０号明細書
【特許文献４】国際公開第２００４／１１３９３７号パンフレット
【特許文献５】国際公開第２００４／１１３９３８号パンフレット
【０００４】
本発明の技術的背景に関して、次の従来技術文献を参照することができる：
米国特許第４４８９２８５号明細書、ここでは電流ミラーを電流加算回路と共に用いて、特に電流ミラーにおける最大電流を検出している。
米国特許第５７７３９６７号明細書、基準電圧用の自己監視及び自己較正を取り扱っている。
米国特許出願公開第２００４／０２６３１８０号明細書、所定の時間間隔をおいた履歴値を比較することに触れている。
国際公開第２００４／１１３９３７号パンフレット、及び
国際公開第２００４／１１３９３８号パンフレット。
【０００５】
しかし、これらのそれぞれ既知の装置では、バンドギャップ基準を観測するための追加的基準が必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した欠点及び短所に始まり、上述した先行技術を考慮に入れれば、本発明の目的は、技術分野に記載した回路装置並びに技術分野に記載した方法を、バンドギャップ基準を観測するための追加的基準を必要としない方法でさらに発展させることにある。
【課題を解決するための手段】
【０００７】
本発明の目的は、請求項１の特徴を備えた回路装置、並びに請求項７の特徴を備えた方法によって達成される。本発明の有利な好適例及び目的にかなった改良は、それぞれの従属請求項中に開示する。
【０００８】
本発明は、少なくとも１つの電流ミラーと少なくとも１つの電流コンパレータとを組み合わせることによって、バンドギャップ基準用または電圧基準用または電流基準用の少なくとも１つのアナログ組込みセルフテスト（自己試験）（ＢＩＳＴ：Built-in Self Test）スキームを実現する思想に基づくものである。新たなシステムとして実現されたこうした組込みセルフテスト段により、本発明による回路設計並びに本発明による方法は、バンドギャップ基準を観測するための追加的基準を必要としない。
【０００９】
本発明の特定の改良によれば、上記アナログＢＩＳＴを用いてチップ上の基準のオンラインテストを提供する。
【００１０】
上記アナログ組込みセルフテストは、使用現場においてアナログ基準をテストする問題を解決することが好ましい。これに関連して、使用現場においてアナログ基準をテストすることは、顧客が使用するハードウェア応用を、装置の寿命全体に渡って観測することを意味する。誤った基準値をすべての内部ブロックに強制的に与える事態が存在する場合には、こうした事態は本発明によって認識される。
【００１１】
本発明はさらに、ＩＣカードまたはスマートカードの集積回路（ＩＣ）に関するものであり、このＩＣは、少なくとも１つの上述した回路装置を備え、かつ／あるいは、上述した方法により動作する。
【００１２】
最後に、本発明は、少なくとも１つの上述した回路装置、及び／または上述した方法の、少なくとも１つの電圧基準及び／または少なくとも１つの電流基準を含む少なくとも１つの製品における使用法に関するものであり、特に、
チップ上のバンドギャップ基準または電圧基準または電流基準をオンラインテストする方法、及び／または
少なくとも１つのチップを、ハッカー攻撃及び寿命故障に備えて観測する方法に関するものである。
【００１３】
既に上述したように、本発明の教示を有利な方法で具体化並びに改良するいくつかの選択肢が存在する。この目的のために、請求項１及び請求項７のそれぞれに従属する請求を参照し、以下に、本発明の他の改良、特徴、及び利点を、好適な実施例及び図面を参照しながらより詳細に説明する。
【発明を実施するための最良の形態】
【００１４】
図１〜図３Ｂ中の対応する部分には同じ参照番号を用いる。
【００１５】
図１に、本発明による回路装置１００の実施例を示し、この回路装置１００は本発明の方法により動作する。
【００１６】
回路装置１００は、互いに接続された２つのブロック１０及び２０を備え、
第１ブロック１０はバンドギャップ基準の出力段であり、
第２ブロック２０は、電圧基準及び／または電流基準用のアナログＢＩＳＴ段である。
【００１７】
バンドギャップ基準の出力段１０は、ｐ型トランジスタユニットＭＰ１、特にｐチャネル金属酸化膜半導体（ＰＭＯＳ）またはｐ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）を備え、そのドレイン電極及び／またはそのソース電極に、そのゲート電極よりも高い電圧を印加した場合に導通し始める。
【００１８】
このｐ型トランジスタユニットＭＰ１のゲート電極は、基準電圧Ｖrefを供給されるコンパレータ（比較器）ユニットＣＣ０の出力端子に接続されている。このｐ型トランジスタユニットＭＰ１のドレイン電極及び／またはこのｐ型トランジスタユニットＭＰ１のソース電極は、例えば４つの直列の抵抗ユニットＲ１ａ、Ｒ１ｂ、Ｒ１ｃ、Ｒ１ｄに接続されている。
【００１９】
バンドギャップ基準の出力段１０は、バンドギャップ電圧基準に関連する電流Ｉを供給する。アナログ組込みセルフテスト段２０はこの電流Ｉを用いて、電圧基準及び／または電流基準を観測する。
【００２０】
アナログ組込みセルフテスト回路２０内では、電流Ｉはそれぞれの電流ミラーＭＰ１、ＭＰ２、ＭＰ３によって２回コピーされる。基本的に、こうした電流ミラーは、他の能動デバイス内の電流を制御することによって、ある能動デバイスを通って流れる電流Ｉをコピーするように設計された回路であり、負荷にかかわらず出力電流を一定に保つ。
【００２１】
特に、図１に示すＢＩＳＴスキーム２０では、電流ミラーＭＰ１、ＭＰ２、ＭＰ３は、次のもので構成される：
バンドギャップ基準の出力段１０に割り当てられたｐ型トランジスタ、
アナログ組込みセルフテスト段２０に割り当てられた第２ｐ型トランジスタユニットＭＰ２、特に第２ｐチャネル金属酸化膜半導体（ＰＭＯＳ）または第２ｐ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）、及び
アナログ組込みセルフテスト段２０に割り当てられた第３ｐ型トランジスタユニットＭＰ３、特に第３ｐチャネル金属酸化膜半導体（ＰＭＯＳ）または第３ｐ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）。
【００２２】
他の２つのトランジスタユニットＭＮ１、ＭＮ２、特に２つのｎ型トランジスタユニット、例えば２つのｎチャネル金属酸化膜半導体（ＮＭＯＳ）または２つのｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）は、少なくとも１つのそれぞれのゲート端子を経由して、第２ｐ型トランジスタユニットＭＰ２及び第３ｐ型トランジスタユニットＭＰ３に接続されている。
【００２３】
これら２つのｎ型トランジスタユニットＭＮ１、ＭＮ２は、一種の基準として働き、
第１ｎ型トランジスタユニットＭＮ１に割り当てられた第１ノード電圧ｂｇｏｋ_１、及び
第２ｎ型トランジスタユニットＭＮ２に割り当てられた第２ノード電圧ｂｇｏｋ_２
を、基準電圧Ｖrefの特定または所定閾値においてハイ（高）レベルからロー（低）レベルにプルする（もっていく）。
【００２４】
基準電圧Ｖrefのこの特定または所定閾値は、例えば、図２中の２本の曲線の交点によって規定することができ、図２は、トランジスタユニットの対ＭＰ２、ＭＮ１及びＭＰ３、ＭＮ２を通る電流Ｉの、基準電圧Ｖrefに応じた相対挙動を示す。これらの対ＭＰ２、ＭＮ１及びＭＰ３、ＭＮ２は電流コンパレータとして構成されている。
【００２５】
これに関連して、図２は例として、第１ｎ型トランジスタユニットＭＮ１、及び基本的に第１ｎ型トランジスタユニットＭＮ１と同様の挙動を示す第２ｎ型トランジスタユニットＭＮ２を示しているが、第２ｎ型トランジスタユニットＭＮ２は、この本質的に同様の挙動を、基準電圧Ｖrefのより高い値において示す。
【００２６】
こうした電流Ｉの相対挙動の結果は、それぞれの電流ミラーＭＰ２、ＭＮ１及びＭＰ３、ＭＮ２内のノード電圧ｂｇｏｋ_１、ｂｇｏｋ_２となり、これらのノード電圧ｂｇｏｋ_１、ｂｇｏｋ_２の基準電圧Ｖrefに応じた相対挙動を図３Ａに示す。
【００２７】
この結果は検出可能な信号であり、これらの信号は、２つのコンパレータＣＣ１、ＣＣ２、及びアナログ組込みセルフテスト回路２０の出力側にある論理素子ＬＥ、特にＡＮＤ（アンド、論理積）ゲートを用いることによって結合することができ、コンパレータＣＣ１、ＣＣ２は、ノード電圧ｂｇｏｋ_１，ｂｇｏｋ_２を電源電圧Ｖｄｄの半分の値と比較する（アナログ組込みセルフテスト回路２０内の第１抵抗ユニットＲ２は、アナログ組込みセルフテスト回路２０内の第２抵抗ユニットＲ３に等しい）。
【００２８】
これに応じて発生する信号ＯＳは、アナログ組込みセルフテスト回路２０の出力における基準オーケー信号であり、この基準オーケー信号ＯＳを、基準電圧Ｖrefに応じて図３Ｂに示す。
【００２９】
アナログＢＩＳＴ回路２０は、次の設計値によって調整可能である：
トランジスタユニットＭＮ１、ＭＮ２の酸化膜及び金属ポリシリコン層のチャネル長Ｌに対するチャネル幅Ｗの比率Ｗ／Ｌ、及び／または
バンドギャップ基準の出力段１０に含まれる例えば４つの抵抗ユニットＲ１ａ、Ｒ１ｂ、Ｒ１ｃ、Ｒ１ｄの抵抗値。
【００３０】
（参照番号のリスト）
１００  回路装置を示す。
１０  回路装置１００のバンドギャップ基準の出力段
２０  回路装置１００のアナログ組込み自己テスト段
ｂｇｏｋ_１  第１対のトランジスタユニットＭＰ２、ＭＮ１内のノード電圧信号
ｂｇｏｋ_２  第２対のトランジスタユニットＭＰ３、ＭＮ２内のノード電圧信号
ＣＣ０  バンドギャップ基準の出力段１０のコンパレータユニット
ＣＣ１  アナログ組込みセルフテスト段２０の第１コンパレータユニット
ＣＣ２  アナログ組込みセルフテスト段２０の第２コンパレータユニット
ＬＥ  論理素子、特にＡＮＤ（アンド）ゲートを示す。
ＭＮ１  アナログ組込みセルフテスト段２０に割り当てられた第１ｎ型トランジスタユニット、特に第１ｎチャネル金属酸化膜半導体（ＮＭＯＳ）または第１ｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）
ＭＮ２  アナログ組込みセルフテスト段２０に割り当てられた第２ｎ型トランジスタユニット、特に第２ｎチャネル金属酸化膜半導体（ＮＭＯＳ）または第２ｎ型金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）
ＭＰ１  バンドギャップ基準の出力段１０に割り当てられた第１ｐ型トランジスタユニット、特に第１ｐチャネル金属酸化膜半導体（ＰＭＯＳ）または第１ｐ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）
ＭＰ２  アナログ組込みセルフテスト段２０に割り当てられた第２ｐ型トランジスタユニット、特に第２ｐチャネル金属酸化膜半導体（ＰＭＯＳ）または第２ｐ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）
ＭＰ３  アナログ組込みセルフテスト段２０に割り当てられた第３ｐ型トランジスタユニット、特に第３ｐチャネル金属酸化膜半導体（ＰＭＯＳ）または第３ｐ型金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）
ＯＳ  アナログ組込みセルフテスト段２０の出力信号、特に基準オーケー信号
Ｒ１ａ  バンドギャップ基準の出力段１０の第１抵抗ユニット
Ｒ１ｂ  バンドギャップ基準の出力段１０の第２抵抗ユニット
Ｒ１ｃ  バンドギャップ基準の出力段１０の第３抵抗ユニット
Ｒ１ｄ  バンドギャップ基準の出力段１０の第４抵抗ユニット
Ｒ２  アナログ組込みセルフテスト段２０の第１抵抗ユニット
Ｒ３  アナログ組込みセルフテスト段２０の第２抵抗ユニット
Ｖref  電圧基準。
【図面の簡単な説明】
【００３１】
【図１】本発明による回路装置の実施例を概略的に示す図であり、この回路装置は本発明の方法により動作する。
【図２】電流ミラーを通る電流信号を基準電圧の関数として示す線図であり、この電流ミラーは図１の回路装置の一部である。
【図３Ａ】電流ミラー内のノード電圧信号を基準電圧の関数として示す線図である。
【図３Ｂ】結果的な出力電圧信号を基準電圧の関数として示す線図である。
【図１】
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【図２】
2009535797.tif 000004
【図３】
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【国際調査報告】
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