(57)【要約】メモリデバイス分散型制御器回路は、メモリ制御機能を複数のメモリ制御器に分散する。マスター制御器は、解釈されたコマンドを受け取り、適切なスレーブ制御器をそのコマンドに応じて活性化する。スレーブ制御器は、データキャッシュ制御器とアナログ制御器を含んでもよく、データキャッシュ制御器は、データキャッシュに接続され、データキャッシュを制御し、また、アナログ制御器は、アナログ電圧生成回路に接続され、アナログ電圧生成回路を制御する。それぞれの制御器は、適切なソフトウェア／ファームウェア命令を有し、この命令は、受け取ったコマンドに応じてそれぞれの制御器がとる応答を決定する。【選択図】図２
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【特許請求の範囲】
【請求項１】
データを記憶するためのメモリアレイを有するメモリデバイスの分散型制御システムであって、前記分散型制御システムが、
それぞれの回路が所定の機能を有する複数の制御器回路と、
前記複数の制御器回路に応じて電圧信号とデータキャッシュ信号を生成するために、前記メモリアレイに接続された複数のメモリ周辺回路であって、それぞれのメモリ周辺回路が、前記複数の制御器回路の異なる制御器回路に接続され、且つ、制御される前記複数のメモリ周辺回路と、
を含む、システム。
【請求項２】
それぞれの所定の機能が、その他の所定の機能と異なる、請求項１のシステム。
【請求項３】
前記複数の制御器回路の中の１つが、残りの前記制御器回路を制御するマスター制御器回路である、請求項１のシステム。
【請求項４】
前記メモリデバイスが、フラッシュメモリデバイスである請求項１のシステム。
【請求項５】
前記フラッシュメモリデバイスが、ＮＡＮＤフラッシュメモリデバイスである請求項４のシステム。
【請求項６】
前記所定の機能が、アナログ電圧制御、データキャッシュ制御、および、メモリアレイ制御を含む、請求項１のシステム。
【請求項７】
行と列の形式で接続された複数の不揮発性メモリを含むメモリアレイを有する、フラッシュメモリデバイスの分散型制御器システムであり、各行がワード線によって接続され、および、各列がビット線によって接続され、各列へのアクセスが、セレクトゲートドレイントランジスタとセレクトゲートソーストランジスタによって制御される、前記分散型制御器システムであって、前記分散型制御器システムが、
複数の制御器回路であって、それぞれの制御器回路が所定の機能を有し、前記所定の機能が、残りの前記制御器回路の前記所定の機能と異なり、第一の制御器回路が、残りの前記制御器回路のそれぞれと接続される、前記複数の制御器回路と、
前記複数の制御器回路に応じて電圧信号とデータキャッシュ信号を生成するために、前記メモリアレイに接続された複数のメモリ周辺回路であって、それぞれのメモリ周辺回路が、前記複数の制御器回路の中の異なる制御器回路に接続され、且つ、制御される、前記複数のメモリ周辺回路と、
を含む、システム。
【請求項８】
ユーザーコマンドを受け取って、解釈するために、前記複数の制御器回路の中の第一の制御器回路と接続されたコマンド状態マシーンをさらに含む、請求項７のシステム。
【請求項９】
前記第一の制御器回路が、前記残りの制御器回路の活性化を制御するマスター制御器回路である、請求項７のシステム。
【請求項１０】
前記第一の制御器回路が、前記メモリアレイと前記残りの制御器回路に接続され、解釈されたユーザーコマンドに応じて前記メモリアレイと前記残りの制御器回路に対する制御信号を生成する、請求項８のシステム。
【請求項１１】
前記第一の制御回路が、前記セレクトゲートドレイントランジスタと前記セレクトゲートソーストランジスタをオンにするための制御信号を生成する、請求項１０のシステム。
【請求項１２】
分散型制御器システムを有するフラッシュメモリデバイスであって、前記フラッシュメモリデバイスが、
行と列の形式に接続された複数の不揮発性メモリセルを含むフラッシュメモリアレイであって、それぞれの行がワード線によって接続され、および、それぞれの列がビット線によって接続され、各列へのアクセスがセレクトゲートドレイントランジスタとセレクトゲートソーストランジスタによって制御されるフラッシュメモリアレイと、
前記メモリアレイからデータを受け取るための、および、前記メモリアレイにデータを送るためのデータキャッシュと、
前記メモリアレイの動作のためのアナログ電圧を生成するためのアナログ電圧生成回路と、
複数の制御器回路であって、前記フラッシュメモリアレイに接続されたマスター制御器と、前記データキャッシュに接続されたデータキャッシュ制御器と、前記アナログ電圧生成回路に接続されたアナログ制御器と、を含み、前記マスター制御器が、前記データキャッシュ制御器と前記アナログ制御器の両方に接続され、受け取ったコマンドに応じて前記データキャッシュ制御器と前記アナログ制御器の両方を活性化するように構成された、前記複数の制御器回路と、
を含む、前記フラッシュメモリデバイス。
【請求項１３】
前記マスター制御器が、前記受け取ったコマンドに応じて、前記セレクトゲートドレイントランジスタと前記セレクトゲートソーストランジスタの動作を制御する制御信号を生成するように構成された、請求項１２のフラッシュメモリデバイス。
【請求項１４】
メモリアレイ、アナログ電圧生成回路、およびデータキャッシュ、を含むフラッシュメモリデバイスの分散型制御器システムであって、
前記分散型制御器システムが、
前記データキャッシュに接続され、前記データキャッシュを制御するように構成された、データキャッシュ制御器と、
前記アナログ電圧生成回路に接続され、前記アナログ電圧生成回路を制御するように構成された、アナログ制御器と、
受け取ったコマンドに応じて、各制御器を活性化するために、前記メモリアレイ、前記データキャッシュ制御器、および、前記アナログ制御器に接続されたマスター制御器と、
を含む、前記分散型制御器システム。
【請求項１５】
前記データキャッシュ制御器が、読み出しコマンドに応じて、前記メモリアレイからのデータを受け取るために、および、書き込みコマンドに応じて、前記メモリアレイにデータを送るために、前記データキャッシュをイネーブルする制御信号を生成するように構成される、請求項１４のシステム。
【請求項１６】
前記アナログ制御器が、前記アナログ電圧生成回路によって生成された電圧レベルを制御する制御信号を生成するように構成される、請求項１４のシステム。
【請求項１７】
前記マスター制御器が、前記メモリアレイの回路要素を活性化する制御信号を生成するように構成される、請求項１４のシステム。
【請求項１８】
前記データキャッシュ制御器、前記アナログ制御器、前記マスター制御器のそれぞれが、
命令を記憶するためのｃｏｄｅ  ＲＯＭと、
前記ｃｏｄｅ  ＲＯＭに接続され、前記ｃｏｄｅ  ＲＯＭから読み出しされた各命令を
デコードするための、命令デコーダと、
デコードされた命令に応じて、演算を行う演算論理ユニットと、
前記演算論理ユニットからのデータを記憶するためのレジスタファイルと、
を含む、請求項１４のシステム。
【請求項１９】
それぞれの前記制御器の前記ｃｏｄｅ  ＲＯＭが、前記制御器の機能に応じて異なる命令を含む、請求項１８のシステム。
【請求項２０】
前記アナログ制御器が、前記データキャッシュ制御器に接続されない、請求項１４のシステム。
【請求項２１】
メモリ信号を生成するプロセッサと、
前記プロセッサに接続され、前記メモリ信号に応じて動作するメモリデバイスであって、前記メモリデバイスが、
複数の不揮発性メモリセルを含むフラッシュメモリアレイと、
前記メモリアレイからのデータを受け取るための、および、前記メモリアレイにデータを送るための、データキャッシュと、
前記メモリアレイの動作のためのアナログ電圧を生成するためのアナログ電圧生成回路と、
複数の制御器回路であって、前記フラッシュメモリアレイに接続されたマスター制御器と、前記データキャッシュに接続されたデータキャッシュ制御器と、前記アナログ電圧生成回路に接続されたアナログ制御器と、を含み、前記マスター制御器が、前記データキャッシュ制御器と前記アナログ制御器の両方に接続され、受け取ったコマンドに応じて前記データキャッシュ制御器と前記アナログ制御器の両方を活性化するように構成される、前記複数の制御器回路と、
を含む、メモリデバイスと、
を含む、メモリシステム。
【請求項２２】
前記メモリアレイが、ＮＡＮＤアーキテクチャメモリアレイである、請求項２１のシステム。
【請求項２３】
少なくとも２つのメモリデバイスであって、
それぞれの前記メモリデバイスが、
複数の不揮発性メモリセルを有するフラッシュメモリアレイと、
前記メモリアレイからのデータを受け取るための、および、前記メモリアレイにデータを送るためのデータキャッシュと、
前記メモリアレイの動作のためのアナログ電圧を生成するためのアナログ電圧生成回路と、
複数の制御器回路であって、前記フラッシュメモリアレイに接続されたマスター制御器と、前記データキャッシュに接続されたデータキャッシュ制御器と、および、前記アナログ電圧生成回路に接続されたアナログ制御器と、を含み、前記マスター制御器が、前記データキャッシュ制御器と前記アナログ制御器の両方に接続され、受け取ったコマンドに応じて前記データキャッシュ制御器と前記アナログ制御器の両方を活性化するように構成される、前記複数の制御器回路と、
を含む、前記メモリデバイスと、
前記メモリアレイとホストシステムとの間の選択的な接点を提供するように構成された複数の接点と、
を含む、メモリモジュール。
【請求項２４】
前記ホストシステムに応じて、前記メモリデバイスの動作を制御するために、前記メモ
リアレイに接続されたメモリ制御器を、さらに含む、請求項２３のモジュール。
【請求項２５】
メモリデバイスであって、
複数の不揮発性メモリセルを有するフラッシュメモリアレイと、
前記メモリアレイからのデータを受け取るための、および、前記メモリアレイへデータを送るための、データキャッシュと、
前記メモリアレイの動作のためのアナログ電圧を生成するためのアナログ電圧生成回路と、
複数の制御器回路であって、前記フラッシュメモリアレイに接続されたマスター制御器と、前記データキャッシュに接続されたデータキャッシュ制御器と、前記アナログ電圧生成回路に接続されたアナログ制御器と、を含み、前記マスター制御器が、前記データキャッシュ制御器と前記アナログ制御器の両方に接続され、受け取ったコマンドに応じて前記データキャッシュ制御器と前記アナログ制御器の両方を活性化するように構成される、前記複数の制御器回路と、を含む、前記メモリデバイスと、
前記メモリデバイスを覆うためのハウジングと、
前記ハウジングに接続され、前記メモリアレイとホストシステムとの間の選択的な接点を提供するように構成された、複数の接点と、
を含む、メモリモジュール。
【請求項２６】
メモリアレイを有するメモリデバイスの分散型制御器回路の動作の方法であって、
前記方法が、
コマンドを受け取るステップと、
前記コマンドを解釈するステップと、
前記コマンドに応じて、マスター制御器を起動するステップと、
前記マスター制御器が、前記コマンドに応じて、分散型メモリ制御器を活性化するステップと、
を含む、方法。
【請求項２７】
前記マスター制御器が、キャッシュ制御器とアナログ制御器を活性化し、前記キャッシュ制御器が、データキャッシュを制御するために活性化され、且つ、前記アナログ制御器が、アナログ電圧生成回路を制御するために活性化される、請求項２６の方法。
【請求項２８】
前記キャッシュ制御器が、前記コマンドに応じて、データキャッシュ制御信号を生成するステップを、さらに含む、請求項２７の方法。
【請求項２９】
前記データキャッシュ制御信号が、前記コマンドが読み出しコマンドである場合には、前記メモリアレイからのデータを受け取るように前記データキャッシュに命令し、また、前記コマンドが書き込みコマンドである場合には、前記メモリアレイにデータを送るように前記データキャッシュに命令する、請求項２８の方法。
【請求項３０】
前記アナログ制御器が、前記アナログ電圧生成回路に、消去コマンドに応じて消去電圧を、書き込みコマンドに応じて書き込み電圧を、および、読み出しコマンドに応じて読み出し電圧を、生成するように命令する、請求項２７の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にメモリデバイスに係り、より具体的には、本発明は不揮発性メモリデバイスに係る。
【背景技術】
【０００２】
メモリデバイスは通常、コンピュータやその他の電子デバイス内の内部半導体集積回路として提供される。ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、および、フラッシュメモリを含む、多様なメモリが存在する。
【０００３】
フラッシュメモリデバイスは広範囲の電子工学応用のための、不揮発性メモリの主要な供給源へと発展している。一般的なフラッシュメモリの用途はパーソナルコンピュータ、パーソナルディジタルアシスタント（ＰＤＡ）、デジタルカメラ、携帯電話を含む。基本的な入力／出力システム（ＢＩＯＳ）などのプログラムコードとシステムデータは、一般的にフラッシュメモリデバイス内に記憶され、パーソナルコンピュータシステムのために使用される。
【０００４】
フラッシュメモリデバイスは通常、フローティングゲートと、１トランジスタメモリセルと、を使用し、これは、高いメモリ密度と、高い信頼性と、低消費電力とを可能にする。フローティングゲート上の電荷の加減は、セルに対する閾値電圧（Ｖｔ）を決定し、それにより、セルのプログラムされた（書き込まれた）状態／消去された状態を、決定する。例えば、メモリセルが負の閾値を有する場合は、論理「１」状態を持つ。閾値が正の場合は、セルは論理「０」状態を持つ。典型的には、消去されたメモリセルは、論理「１」状態にある。
【０００５】
１ビットあたりの価格を減らすために、メモリ製造業者は、１セルあたりに複数のビットを記憶することが可能なマルチレベルフラッシュメモリセルを開発してきた。１メモリセルがデータの「ｎ」ビットを記憶する場合、メモリセルは２ｎの状態、もしくは２ｎの閾値電圧レベルを有する。例えば、メモリセルが２データビットを記憶する場合、セルは４つの閾値電圧（Ｖｔ）帯を有する。
【０００６】
フラッシュメモリアレイアーキテクチャの２つの一般的な型式は、「ＮＡＮＤ」と「ＮＯＲ」アーキテクチャである。これらのアーキテクチャは、それぞれのアーキテクチャの基本的なメモリセルの構成が、基本的なＮＡＮＤゲート回路、もしくはＮＯＲゲート回路と、それぞれ、類似点を有することから名付けられた。
【０００７】
フラッシュメモリデバイスは、一連の動作によってプログラムされ、および、消去される。プログラム動作は典型的に、デバイスのメモリセルのブロックに、プログラミングパルスと、プログラム‐検証読み出しパルスを、連続して適用するステップを含む。プログラミングパルス／読み出し動作は、繰り返しごとに徐々に増加するプログラミングパルスを用いて、セルがプログラムされるまで繰り返される。
【０００８】
消去動作は通常、予備プログラミングサイクル（ｐｒｅ−ｐｒｏｇｒａｍｉｎｇ  ｃｙｃｌｅ）、消去サイクル、および、ソフトプログラムサイクル（ｓｏｆｔ  ｐｒｏｇｒａｍ  ｃｙｃｌｅ）を含む。予備プログラミングサイクルは、メモリブロックにあるメモリセルの各行にプログラムパルスを適用することで、メモリセルを、既知のプログラムされ
た状態にする。消去サイクルは、フローティングゲートから電荷を取り除き、それをさらに負にする。ソフトプログラムサイクルは、消去サイクルが完了した後で、セルの過剰な消去を補正する。通常のプログラミングパルスよりも低い振幅を有するプログラミングパルスを適用することによって、過剰に消去されたセルの閾値電圧が適切なレベルに戻される。
【０００９】
図１は、典型的な従来技術のフラッシュメモリデバイスのブロック図を図解する。そのようなデバイスは、データを記憶するためのメモリアレイ１０１を含んでいる。メモリアレイ１０１は、先に述べたように、複数のメモリセルを含んでおり、それらは行と列の形式で連結される。セルの行は、ワード線によって接続され、列はビット線によって接続される。
【００１０】
データキャッシュ１０３が、アレイ１０１に接続され、アレイ１０１に書き込まれるデータ、および、アレイ１０１から読み出されたデータを一時的に記憶する。データ入力／出力ブロック１０５は、アレイ１０１に入出力する読み出しならびに書き込みを制御するための制御回路である。
【００１１】
チップの動作と関連するメモリパラメータを記憶するためのメモリの不揮発性領域にあるヒューズ領域１０６。これらのパラメータには、メモリブロックロックコマンド、電圧、タイミング、および、他のそのような種類のパラメータが含まれ得る。アナログブロック１０８は、集積回路の動作に必要な様々な電圧の生成に関与する。例えば、書き込み動作および消去動作は、異なる電圧が、様々な選択された、および、選択されていないワード線ならびにビット線に適用されることを必要とする。
【００１２】
コマンド状態マシーン（ＣＭＳ：ｃｏｍｍａｎｄ  ｓｔａｔｅ  ｍａｃｈｉｎｅ）１１２は、アルゴリズム制御器１１０に接続され、集積回路パッド１１４を介して入力されたユーザーコマンドを解釈する。アルゴリズム制御器１１０は、典型的には、ＣＳＭ１１２からの解釈されたコマンドに応じて読み出し動作、プログラム動作、消去動作のための制御信号、および信号列を生成する状態マシーン、または、プロセッサである。制御器１１０は、また、アナログブロック１０８からのアナログ電圧の生成も制御する。
【００１３】
フラッシュメモリデバイス制御回路１１０は、先に記載したメモリ動作を行うことで、フラッシュメモリの様々な要素を管理する。この制御器は、プログラム動作、消去動作、および、その他のメモリ動作の期間中に、電圧源を制御するために、メモリデバイスのアナログ電圧生成器にアクチュエーター信号を送るように、ハードワイヤードのアクチュエーターと接続される。
【００１４】
これら制御器とハードワイヤードのアクチュエーターに伴う１つの問題は、特定の用途に対する固定されたデザインであることである。回路は、他の用途のために、容易には再構成することもしくは更新することができない。これらは、フラッシュメモリデバイスの柔軟性（ｆｌｅｘｉｂｉｌｉｔｙ）を制限する。
【００１５】
先に述べた理由で、および、本明細書を読んで理解すると当業者に明らかになる以下で述べるその他の理由で、多様な用途に適用可能なメモリ制御器回路のための技術が必要であることがわかる。
【発明の開示】
【００１６】
メモリデバイスに伴う先に述べた問題と、その他の問題は、本発明によって取り扱われ、以下の明細書を読んで学ぶことによって理解されるだろう。
【００１７】
本発明の実施形態は、フラッシュメモリデバイスにおける分散型制御器システムを包含する。メモリデバイスは、メモリアレイ、アナログ電圧生成回路、およびデータキャッシュを含む。一実施形態において、分散型制御器システムは、データキャッシュに接続され、データキャッシュを制御するように構成されたデータキャッシュ制御器と、アナログ電圧生成回路に接続され、アナログ電圧生成回路を制御するように構成されたアナログ制御器と、メモリアレイに接続され、メモリアレイを制御するように構成されたマスター制御器と、を含む。代わりの実施形態では、異なる数および種類の制御器を有する。制御器が、受け取ったコマンドに応じて活性化されると、それら制御器は、その対応するソフトウェア／ファームウェアの命令に応じて、その対応するメモリ周辺回路を制御し得る。
【００１８】
本発明のさらなる実施形態は、各種の範囲の方法と装置を含む。
【発明を実施するための最良の形態】
【００１９】
以下の本発明の詳細な説明において、本願の一部を形成する添付の図面が参照され、それら図面において、例示目的として、本発明が実施され得る具体的な実施形態が示される。図面において、同じ数字は、いくつかの図を通して実質的に同等の要素を説明する。これらの実施形態は、当業者が本発明を実施できるほど十分詳細に説明される。その他の実施形態が利用可能であり、本発明の範囲を逸脱すること無しに、構造的、論理的、電気的な変更がなされ得る。それゆえ、以下の詳細な説明は、限定的な意味で取られるべきではなく、本発明の範囲は添付の請求項とその均等物によってのみ規定される。
【００２０】
図２は、分散型制御器を備える、本発明のメモリデバイスの一実施形態のブロック図を図解する。明瞭性のために、分散型制御器を理解するのに必要なブロックのみが図解される。
【００２１】
本発明の分散型制御器は、メモリデバイスの制御機能を分解し、その様々な機能を複数の制御器に分散する。図２に図解される実施形態では、３つの別々の制御器を使用する。代わりの実施形態は、それぞれの別々の制御器の必要とされるタスクに依存する、その他の数の制御器が使用されてもよい。
【００２２】
メモリデバイスは、行と列形式で接続される複数のメモリセルで構成されるメモリアレイ２０１を含む。メモリの行はワード線によって互いに接続され、列はビット線によって互いに接続される。ＮＡＮＤフラッシュメモリデバイスにおいて、それぞれのビット線列が、セルの一連のストリングをつくる。代わりの実施形態では、ＮＯＲアーキテクチャメモリ、ＡＮＤアーキテクチャメモリ、または、揮発性および不揮発性の両方のその他のメモリ型式を含む。
【００２３】
データキャッシュ２０４は、メモリアレイ２０１に接続される。データキャッシュ２０４は、メモリアレイ２０１から読み出されるデータ、および、メモリアレイ２０１に書き込まれるデータを一時的に記憶するバッファである。
【００２４】
アナログ機能２０３は、メモリアレイ２０１の正しい動作のために必要とされる、様々な電圧を生成する。例えば、フラッシュメモリセルは、プログラミングのために、＋１６Ｖから＋２０Ｖまでのいずれかの値を必要とし得、および、負の電圧がセルを消去するために必要とされ得る。
【００２５】
制御回路は、３つの別々の制御器２０５から２０７に分けられる。第一の制御器２０５は、アナログ制御器２０５である。この制御器２０５は、アナログ電圧ブロック２０３に接続され、アナログ電圧ブロック２０３の制御に関与する。アナログ制御器２０５は、先に述べたように、メモリアレイセルの正しい動作に必要とされる様々な電圧を生成するた
めに、アナログ電圧ブロック２０３に命令をする信号を生成する。アナログ制御器２０５は、メモリの読み出しコマンド、書き込みコマンド、もしくは、消去コマンドなどの受け取ったコマンドに応じて、これらの命令を生成する。
【００２６】
データキャッシュ制御器２０７は、データキャッシュ２０４と接続され、データキャッシュ２０４の制御に関与する。データキャッシュ制御器２０７は、読み出し動作、および、書き込み動作の期間中に、キャッシュ２０４をイネーブルするために必要な信号を生成する。例えば、読み出しメモリコマンドが受け取られた場合、データキャッシュ制御器２０７は、データキャッシュ２０４に、メモリアレイ２０１からのデータを受け入れさせる信号を生成する。書き込みメモリコマンドが受け取られた場合、データキャッシュ制御器２０７は、キャッシュ２０４に、集積回路の外部データパッドからのデータを受け入れさせるために必要な信号を生成し、プログラミングのためにデータがメモリアレイ２０１へ通ることを可能にする。キャッシュ２０７が、高インピーダンス状態を有する場合は、制御器は、この状態を起動する制御信号を生成し得る。
【００２７】
マスター制御器２０６は、メモリアレイ２０１と接続され、メモリアレイ２０１の制御に関与する。この制御器２０６は、また、他の２つの制御器２０５、２０７にも接続され、同様に、それらを活性化するのに必要な信号も生成する。
【００２８】
ユーザーコマンド（例えば、読み出し、書き込み、消去）が、ＣＳＭ２０９によって受け取られた場合、それは解釈され、マスター制御器２０６へと送られる。マスター制御器２０６は、それから、他の制御器２０５、２０７のうちのどれが活性化されるべきかを決定する。
【００２９】
例えば、消去コマンドが受け取られた場合、マスター制御器２０６は、消去コマンドが受け取られているアナログ制御器２０５に信号を送る。アナログ制御器２０５は、それから、所望のメモリブロックを消去するために必要とされる電圧を決定し、これら電圧を生成するようにアナログ電圧ブロック２０３に命令する。
【００３０】
プログラムコマンド、もしくは、書き込みデータコマンドが、ＣＳＭ２０９によって受け取られた場合、マスター制御器２０６は、ＣＳＭ２０９によってそのコマンドを通知される。マスター制御器２０６は、書き込みコマンドが受け取られているデータキャッシュ制御器２０７に、信号を送る。データキャッシュ制御器２０７は、データキャッシュ２０４に、集積回路のデータ入力ピンからのデータを受け入れ、このデータをメモリアレイ２０１へと渡すよう要求するように、このコマンドを決定する。
【００３１】
マスター制御器２０６は、また、書き込みコマンドが受け取られているアナログ制御器２０５にも、信号を送る。アナログ制御器２０５は、メモリアレイ２０１内へデータをプログラムするために必要とされる電圧を決定し、アナログ電圧ブロック２０３に、これら電圧を生成するように命令する。マスター制御器２０６は、また、メモリの書き込みを行うために、アレイ２０１によって必要とされる信号も生成する。例えば、マスター制御器２０６は、メモリセルがアクセスされることを許す、セレクトゲートドレイントランジスタとセレクトゲートソーストランジスタをオンにするための信号を生成してもよい。
【００３２】
読み出しコマンドが、ＣＳＭ２０９によって受け取られた場合、マスター制御器２０６は、ＣＳＭ２０９によってそのコマンドを通知される。マスター制御器２０６は、読み出しコマンドが受け取られているデータキャッシュ制御器２０７に、信号を送る。データキャッシュ制御器２０７は、データキャッシュ２０４にメモリアレイ２０１からのデータを受け入れるよう要求する読み出しコマンドを決定する。制御器２０７は、この動作を行うために、キャッシュ２０４をイネーブルするのに必要な信号を生成する。
【００３３】
マスター制御器２０６は、また、読み出しコマンドが受け取られているアナログ制御器２０５にも、信号を送る。アナログ制御器２０５は、読み出し動作を行うために、アレイ２０１のメモリセルによって必要とされるアナログ電圧を決定する。この制御器２０５は、それから、アナログ電圧ブロック２０３に、これら電圧を生成するように命令する。
【００３４】
マスター制御器２０６は、また、読み出しコマンドを行うために、メモリアレイ２０１によって必要とされる信号も生成する。例えば、マスター制御器２０６は、セレクトゲートドレイントランジスタとセレクトゲートソーストランジスタをオンにする制御信号を生成してもよく、それゆえ、メモリの特定の一連のストリングへのアクセスを許す。
【００３５】
代わりの実施形態においては、分散型制御器システムは、１つ以上のマスター制御器を伴う、複数のアナログ制御器、および／もしくは、複数のデータキャッシュ制御器を有する。そのような実施形態では、メモリデバイスは１つ以上のメモリアレイを有してもよく、個々のアレイそれぞれに対する、個別のアナログ電圧生成回路と個別のデータキャッシュを必要とする。
【００３６】
図２の実施形態は、本発明の分散型制御器システムによってもたらされる柔軟性を示す。それぞれの制御回路は、メモリ周辺回路の様々な部分（すなわち、アナログ電圧ブロック、データキャッシュ）に接続される。アナログ電圧が変更され、および／もしくは、データキャッシュを活性化するのに必要とされる信号のタイミングが変化する場合、メモリデバイスをアップデートするためには、個別の制御器のソフトウェア／ファームウェアのみが変更されれば十分である。従来技術によって必要とされるように、全ての制御ソフトウェアがアップデートされなくてもよい。
【００３７】
図３は、図２に図解されるような本発明の制御器回路２０５から２０７の一実施形態のブロック図を図解する。図解される回路は、例示のみの目的であり、代わりの実施形態では、ほぼ同じ効果を達成するために、異なる機能ブロック、および／もしくは、異なる構成に接続された機能ブロックを使用してもよい。
【００３８】
制御器回路は、制御器の演算機能を行う、演算論理ユニット（ＡＬＵ）３０１を含む。ＡＬＵ３０１は、加算、減算、比較、および、他のそのような演算などの、単純なもしくは複雑な算術演算ならびに論理演算を行う。
【００３９】
レジスタファイル３０３は、カウンタや電圧値などの一時的な情報を記憶するためのレジスタセットである。レジスタファイル３０３は、データがＡＬＵで演算されている間、ＡＬＵからの情報を記憶してもよい。レジスタファイル３０３には、さらに、回路から送られてくる信号、もしくは、回路へ送られている信号を、記憶することが可能である。
【００４０】
ｃｏｄｅ  ＲＯＭ（ｃｏｄｅ  ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）３０５は、制御器回路によって実行される命令のバイナリ表現を記憶する。通常、ＲＯＭ３０５のビットマトリックスは、メモリ集積回路が設計される際に、コンパイラによって生成され、それゆえ、制御回路動作に必要な命令は既知である。これらは、特定の制御器が接続されたメモリデバイスの特定のブロックを制御するために生成される、制御信号のタイミングと、制御信号の種類を決定する命令である。
【００４１】
命令デコーダ３０７は、ｃｏｄｅ  ＲＯＭ３０５から、命令レジスタ３０９を介して来る命令のデコードを行う。レジスタ３０９が記憶するのは、ＲＯＭ３０５から読み出されており、命令デコーダ３０７によって実施されている現在の命令である。
【００４２】
プログラムカウンタ３１１は、実行される現在の命令のアドレスを記憶するレジスタである。カウンタ３１１は、各命令実行の後で、更新される。次の命令のアドレスは、続くアドレスであってもよく、もしくは、ＲＯＭ３０５からの命令のうちの１つに応じて、コードの分岐先として命令される、何か他のアドレスであってもよい。
【００４３】
オシレータ３１３は、制御回路システムクロックである。オシレータ３１３は、ユーザーコマンドが受け取られた後で、ＯＳＣ＿ＥＮ線を介して、図２のＣＳＭ２０９によって活性化される。一実施形態においては、１クロックサイクルが、１命令を実行するのに使用される。代わりの実施形態では、１命令につき、その他のクロックサイクル数が使用されてもよい。
【００４４】
図３と図６の両方を参照して、制御回路は、オシレータ３１３によって起動６０１される。命令は、ＲＯＭ３０５から読み出し６０３され、命令レジスタ３０９内へ記憶６０５される。この命令は、命令デコーダ３０７によって、デコード６０７され、ＡＬＵ３０１によって、任意の算術演算もしくは論理演算が行われる６０９。プログラムカウンタ３１１は、それから、最後に実行された命令、もしくはＲＯＭ３０５内の次の順次アドレスのいずれかに応じて、更新６１１される。
【００４５】
命令の遂行は、マスター制御器が、アナログ制御器もしくはデータキャッシュ制御器を活性化するような際に、他の制御器回路を活性化する信号を生成するステップを含むことができる。この遂行はまた、特定の制御器が接続される、特定のメモリ周辺回路を制御する信号の生成も含むことができる。
【００４６】
図４は、本発明の不揮発性メモリセルを組み込むことが可能なメモリデバイス４００の機能ブロック図を図解する。メモリデバイス４００は、プロセッサ４１０と接続される。プロセッサ４１０は、マイクロプロセッサ、もしくは、他の何らかの種類の制御回路であり得る。メモリデバイス４００とプロセッサ４１０は、電子システム４２０の部分を形成する。メモリデバイス４００は、本発明を理解するのに役立つメモリの特徴に焦点を合わせて簡略化されている。
【００４７】
メモリデバイスは、フラッシュメモリセル４３０のアレイ、もしくは他の何らかの種類の不揮発性メモリセルのアレイを含む。メモリアレイ４３０は、行と列のバンクに配置される。メモリセルの各行の制御ゲートは、ワード線に接続され、一方で、メモリセルのドレイン接続とソース接続は、ビット線に接続される。当業者には周知のように、このビット線へのセルの接続は、アレイがＮＡＮＤアーキテクチャであるか、ＮＯＲアーキテクチャであるか、ＡＮＤアーキテクチャであるか、もしくは、何か他のアレイアーキテクチャであるか、に依存する。
【００４８】
アドレスバッファ回路４４０は、アドレス入力接続Ａ０−Ａｘ４４２上に供給されるアドレス信号をラッチするために備えられる。アドレス信号は、メモリアレイ４３０にアクセスするために、行デコーダ４４４、および、列デコーダ４４６によって受け取られ、デコードされる。アドレス入力接続の数は、メモリアレイ４３０の密度とアーキテクチャに依存することが、本記述の利点と共に当業者には理解されるだろう。すなわち、アドレスの数は、メモリセルの総数の増加と、バンクおよびブロックの数の増加の両方とのどちらにも応じて増加する。
【００４９】
メモリデバイス４００は、センス増幅器／バッファ回路４５０を使用して、メモリアレイ列内の電圧もしくは電流の変化を検知することにより、メモリアレイ４３０内のデータを読み出す。一実施形態において、センス増幅器／バッファ回路は、メモリアレイ４３０からのデータの行を読み出してラッチするために、接続される。データ入力および出力バ
ッファ回路４６０は、複数のデータ接続４６２上の制御器４１０との双方向データ通信のために含まれる。書き込み回路４５５は、メモリアレイへデータを書き込むために備えられる。
【００５０】
本発明の分散型制御回路４７０は、プロセッサ４１０から制御接続４７２上に供給される信号をデコードする。制御回路４７０のアーキテクチャと機能は、先に詳細に述べた。
【００５１】
図４に図解されるフラッシュメモリデバイスは、このメモリの特徴の基本的な理解を容易にするために簡略化されており、また、例示のみを目的とする。フラッシュメモリの内部回路および機能のより詳細な理解は、当業者には周知である。代わりの実施形態は、他の種類の電子システム内の本発明のフラッシュメモリセルを含み得る。
【００５２】
図５は、先に述べられたようなメモリセルの実施形態を組み込む、メモリモジュール５００の図である。メモリモジュール５００は、メモリカードとして図解されるが、メモリモジュール５００を参照して述べられるコンセプトは、例えば、ＵＳＢフラッシュデバイスなどの他の種類の取り外し可能メモリ、もしくは、ポータブルメモリに適用可能である。さらに、図５には、フォームファクターの一例が描かれるが、これらコンセプトは、その他のフォームファクターにも同様に適用可能である。
【００５３】
メモリモジュール５００は、本発明の１つ以上のメモリデバイス５１０を覆うためのハウジング５０５を含む。ハウジング５０５は、ホストデバイスとの通信のために、１つ以上の接点５１５を含む。ホストデバイスの例は、デジタルカメラ、デジタル録音および再生デバイス、ＰＤＡ、パーソナルコンピュータ、メモリカードリーダー、およびインターフェースハブなどを含む。いくつかの実施形態においては、接点５１５は、規格化されたインターフェースの形式である。例えば、ＵＳＢフラッシュドライブでは、接点５１５はＵＳＢタイプ−Ａオスコネクタの形式であり得る。いくつかの実施形態では、接点５１５は、ＳＡＮＤＩＳＫ社によってライセンスされるＣＯＭＰＡＣＴＦＬＡＳＨメモリカード、ＳＯＮＹ社によってライセンスされるＭＥＭＯＲＹ  ＳＴＩＣＫメモリカード、およびＴＯＳＨＩＢＡ社によってライセンスされるＳＤ  ＳＥＣＵＲＥ  ＤＩＧＩＴＡＬメモリカードなどに見られるような、セミプロプライエタリ インターフェースの形式である。しかしながら、一般に接点５１５は、メモリモジュール５００と、接点５１５と互換性のある受容器を持つホストと、の間の制御信号、アドレス信号および／またはデータ信号の通過のためのインターフェースを提供する。
【００５４】
メモリモジュール５００は、随意に付加的な回路５２０を含み得る。いくつかの実施形態において、付加的な回路５２０は、複数のメモリデバイス５１０にわたるアクセスを制御するために、および／または外部ホストとメモリデバイス５１０との間の変換層を提供するために、メモリ制御器を含み得る。例えば、接点５１５の数と一つ以上のメモリデバイス５１０へのＩ／Ｏ接続の数との間に、１対１対応がないこともあり得る。それゆえ、メモリ制御器は、適切な信号を、適切なＩ／Ｏ接続で、適切な時間に受け取るために、もしくは適切な信号を、適切な接点５１５で、適切な時間に供給するために、メモリデバイス５１０のＩ／Ｏ接続（図５に示されていない）を選択的に接続し得る。同様に、ホストとメモリモジュール５００の間の通信プロトコルは、メモリデバイス５１０のアクセスに必要とされるものと異なってもよい。メモリ制御器はそれゆえ、メモリデバイス５１０へ所望のアクセスを達成するために、ホストから受信したコマンドシーケンスを、適切なコマンドシーケンスに変換し得る。そのような変換はさらに、コマンドシーケンスに加えて、信号電圧レベルの変更を含み得る。
【００５５】
付加的な回路５２０は、さらに、メモリデバイス５１０の制御とは無関係の機能性を含み得る。付加的な回路５２０は、例えば、パスワード保護、もしくは生体認証などの、メ
モリモジュール５００への読み出しアクセスもしくは書き込みアクセスを制限するための回路を含み得る。付加的な回路５２０は、メモリモジュール５００の状態を示すための回路を含み得る。例えば、付加的な回路５２０は、電力がメモリモジュール５００に供給されているかどうか、および、メモリモジュール５００が現在アクセスされているかどうかを調べるための機能性、および、電力が供給されている間は点灯、アクセスされている間は点滅というように、自身の状態の指標を表示するための機能性を含み得る。付加的な回路５２０はさらに、メモリモジュール５００内の所要電力の調整を助けるために、ディカップリングコンデンサなどの受動デバイスを含み得る。
【００５６】
要約すれば、本発明の分散型制御器の実施形態は、メモリデバイスに改良されたアルゴリズム実行速度と、動作オーバーヘッドの減少とを提供する。さらに、特定のメモリ機能にそれぞれ接続される複数の専用の制御器を有することで、メモリ回路を変更した際、特定の制御器に対するソフトウェア／ファームウェアのみを更新すれば十分である。
【００５７】
特定の実施形態が、本明細書において図解され記述されてきたが、同じ目的を達成すると予想されるあらゆる構成が、示された特定の実施形態と置換えられ得ることが、当業者に理解されるだろう。本発明の複数の改変形態が当業者には明らかである。従って、本出願は、本発明のあらゆる改変形態もしくは変更形態を包含することが意図されている。本発明は、付随の請求項と、その均等物によってのみ限定されることを明白に意図している。
【図面の簡単な説明】
【００５８】
【図１】本発明の典型的な従来技術のフラッシュメモリデバイスのブロック図を示す。
【図２】分散型制御器回路を備える、本発明のメモリデバイスのブロック図を示す。
【図３】図２の実施形態に従う基本的な制御器システムの一実施形態のより詳細なブロック図を示す。
【図４】メモリシステムの一部としての本発明の不揮発性メモリデバイスの一実施形態のブロック図を示す。
【図５】本発明のメモリモジュールの一実施形態のブロック図を示す。
【図６】本発明の分散型制御器システムの一実施形態のフロー図を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【手続補正書】
【提出日】平成20年11月7日(2008.11.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データを記憶するためのメモリアレイを有するメモリデバイスの分散型制御システムであって、前記分散型制御システムが、
それぞれの回路が所定の機能を有する複数の制御器回路と、
前記複数の制御器回路に応じて電圧信号とデータキャッシュ信号を生成するために、前記メモリアレイに接続された複数のメモリ周辺回路であって、それぞれのメモリ周辺回路が、前記複数の制御器回路の異なる制御器回路に接続され、且つ、制御される前記複数のメモリ周辺回路と、
を含む、システム。
【請求項２】
それぞれの所定の機能が、その他の所定の機能と異なる、請求項１のシステム。
【請求項３】
前記複数の制御器回路の中の１つが、残りの前記制御器回路を制御するマスター制御器回路である、請求項１のシステム。
【請求項４】
前記メモリデバイスが、ＮＡＮＤフラッシュメモリデバイスである請求項１のシステム。
【請求項５】
前記所定の機能が、アナログ電圧制御、データキャッシュ制御、および、メモリアレイ制御を含む、請求項１のシステム。
【請求項６】
前記複数の制御器回路のそれぞれが、所定の機能を、前記残りの制御器回路の前記所定の機能と異なるように有し、第一の制御器回路が、前記残りの制御器回路のそれぞれと接続される、請求項１のシステム。
【請求項７】
ユーザーコマンドを受け取って、解釈するために、前記複数の制御器回路の中の第一の制御器回路と接続されたコマンド状態マシーンをさらに含む、請求項６のシステム。
【請求項８】
前記第一の制御器回路が、前記残りの制御器回路の活性化を制御するマスター制御器回路である、請求項６のシステム。
【請求項９】
前記第一の制御器回路が、前記メモリアレイと前記残りの制御器回路に接続され、解釈されたユーザーコマンドに応じて前記メモリアレイと前記残りの制御器回路に対する制御信号を生成する、請求項７のシステム。
【請求項１０】
前記第一の制御回路が、前記セレクトゲートドレイントランジスタと前記セレクトゲートソーストランジスタをオンにするための制御信号を生成する、請求項９のシステム。
【請求項１１】
分散型制御器システムを有するフラッシュメモリデバイスであって、前記フラッシュメモリデバイスが、
行と列の形式に接続された複数の不揮発性メモリセルを含むフラッシュメモリアレイであって、それぞれの行がワード線によって接続され、および、それぞれの列がビット線によって接続され、各列へのアクセスがセレクトゲートドレイントランジスタとセレクトゲートソーストランジスタによって制御されるフラッシュメモリアレイと、
前記メモリアレイからデータを受け取るための、および、前記メモリアレイにデータを送るためのデータキャッシュと、
前記メモリアレイの動作のためのアナログ電圧を生成するためのアナログ電圧生成回路と、
複数の制御器回路であって、前記フラッシュメモリアレイに接続されたマスター制御器と、前記データキャッシュに接続されたデータキャッシュ制御器と、前記アナログ電圧生成回路に接続されたアナログ制御器と、を含み、前記マスター制御器が、前記データキャッシュ制御器と前記アナログ制御器の両方に接続され、受け取ったコマンドに応じて前記データキャッシュ制御器と前記アナログ制御器の両方を活性化するように構成された、前記複数の制御器回路と、
を含む、前記フラッシュメモリデバイス。
【請求項１２】
前記マスター制御器が、前記受け取ったコマンドに応じて、前記セレクトゲートドレイントランジスタと前記セレクトゲートソーストランジスタの動作を制御する制御信号を生成するように構成された、請求項１１のフラッシュメモリデバイス。
【請求項１３】
前記データキャッシュ制御器、前記アナログ制御器、前記マスター制御器のそれぞれが、
前記制御器の機能に応じて、各制御器によって異なる命令を記憶するためのｃｏｄｅ  ＲＯＭと、
前記ｃｏｄｅ  ＲＯＭに接続され、前記ｃｏｄｅ  ＲＯＭから読み出しされた各命令をデコードするための、命令デコーダと、
デコードされた命令に応じて、演算を行う演算論理ユニットと、
前記演算論理ユニットからのデータを記憶するためのレジスタファイルと、
を含む、請求項１１のシステム。
【請求項１４】
前記アナログ制御器が、前記データキャッシュ制御器に接続されない、請求項１１のシステム。
【請求項１５】
メモリ信号を生成するプロセッサと、
前記プロセッサに接続され、前記メモリ信号に応じて動作するメモリデバイスであって、前記メモリデバイスが、
複数の不揮発性メモリセルを含むフラッシュメモリアレイと、
前記メモリアレイからのデータを受け取るための、および、前記メモリアレイにデータを送るための、データキャッシュと、
前記メモリアレイの動作のためのアナログ電圧を生成するためのアナログ電圧生成回路と、
複数の制御器回路であって、前記フラッシュメモリアレイに接続されたマスター制御器と、前記データキャッシュに接続されたデータキャッシュ制御器と、前記アナログ電圧生成回路に接続されたアナログ制御器と、を含み、前記マスター制御器が、前記データキャッシュ制御器と前記アナログ制御器の両方に接続され、受け取ったコマンドに応じて前記データキャッシュ制御器と前記アナログ制御器の両方を活性化するように構成される、前記複数の制御器回路と、
を含む、メモリデバイスと、
を含む、メモリシステム。
【請求項１６】
メモリアレイを有するメモリデバイスの分散型制御器回路の動作の方法であって、
前記方法が、
コマンドを受け取るステップと、
前記コマンドを解釈するステップと、
前記コマンドに応じて、マスター制御器を起動するステップと、
前記マスター制御器が、前記コマンドに応じて、分散型メモリ制御器を活性化するステップと、
を含む、方法。
【請求項１７】
前記マスター制御器が、キャッシュ制御器とアナログ制御器を活性化し、前記キャッシュ制御器が、データキャッシュを制御するために活性化され、且つ、前記アナログ制御器が、アナログ電圧生成回路を制御するために活性化される、請求項１６の方法。
【請求項１８】
前記キャッシュ制御器が、前記コマンドに応じて、データキャッシュ制御信号を生成するステップを、さらに含む、請求項１７の方法。
【請求項１９】
前記データキャッシュ制御信号が、前記コマンドが読み出しコマンドである場合には、前記メモリアレイからのデータを受け取るように前記データキャッシュに命令し、また、前記コマンドが書き込みコマンドである場合には、前記メモリアレイにデータを送るように前記データキャッシュに命令する、請求項１８の方法。
【請求項２０】
前記アナログ制御器が、前記アナログ電圧生成回路に、消去コマンドに応じて消去電圧を、書き込みコマンドに応じて書き込み電圧を、および、読み出しコマンドに応じて読み出し電圧を、生成するように命令する、請求項１６の方法。
【国際調査報告】
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