(57)【要約】  （たとえば、それぞれＭＳＢおよびＬＳＢのための）２つの段を有する多チャネルＤＡＣ。第１の段は、チャネルにより共有される。キャリブレーション係数は、デジタル入力データを補正して、ＤＡＣチャネルの補正されたＤＣ伝達特性（たとえば、オフセット、利得、線形性）を与えるために記憶されている。キャリブレーション係数は、すべてのチャネルにより又はそれらのうちの選択された群により共有される。
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【特許請求の範囲】
【請求項１】
多チャネルＤＡＣ回路において、
複数のＤＡＣチャネルを定めるように複数の第２の段に結合された第１の段を備え、
前記複数のＤＡＣチャネルのそれぞれは、ＤＣ伝達関数を有し、
前記複数の第２の段のそれぞれの出力は、個別のＤＡＣチャネル出力を定め、
前記多チャネルＤＡＣ回路は、共有された一組のキャリブレーション係数を使用して、前記複数のＤＡＣチャネルの少なくとも第１および第２のチャネルのＤＣ伝達関数の補正を可能にすることを特徴とする多チャネルＤＡＣ回路。
【請求項２】
前記多チャネルＤＡＣ回路は、一組の共有されたコンポーネントを備え、
前記共有された素子は、前記複数のＤＡＣチャネルのうちの選択されたもののＤＣ伝達関数の決定に寄与する素子であり、
前記共有された一組のキャリブレーション係数は、前記一組の共有されたコンポーネントのＤＣ伝達関数の補正を可能にするために与えられていることを特徴とする請求項１に記載の多チャネルＤＡＣ回路。
【請求項３】
前記一組の共有されたコンポーネントは、前記複数のＤＡＣチャネルのうちの前記選択されたものの一部を定める第２の段に対する入力を供給することを特徴とする請求項２に記載の多チャネルＤＡＣ回路。
【請求項４】
前記一組の共有されたコンポーネントは、前記第１の段の一部として設けられていることを特徴とする請求項３に記載の多チャネルＤＡＣ回路。
【請求項５】
前記一組の共有されたコンポーネントは、前記回路の第１の段の中に設けられ、前記複数の第２の段のうちの選択されたものに出力を供給することを特徴とする請求項２に記載の多チャネルＤＡＣ回路。
【請求項６】
前記一組の共有されたコンポーネントは、前記多チャネルＤＡＣ回路の中のＤＣ誤差の主要な原因であることを特徴とする請求項２に記載の多チャネルＤＡＣ回路。
【請求項７】
キャリブレーション手段をさらに備え、
前記キャリブレーション手段は、前記共有された一組のキャリブレーション係数を適用して、前記ＤＣ伝達関数の補正を可能にするように構成されていることを特徴とする請求項１に記載の多チャネルＤＡＣ回路。
【請求項８】
前記キャリブレーション手段は、複数の利用可能なチャネルのうちの個別のチャネルの選択の前に、前記共有された一組のキャリブレーション係数を適用するように構成されていることを特徴とする請求項７に記載の多チャネルＤＡＣ回路。
【請求項９】
前記キャリブレーション手段は、複数の利用可能なチャネルのうちの個別のチャネルの選択の後に、前記共有された一組のキャリブレーション係数を適用するように構成されていることを特徴とする請求項７に記載の多チャネルＤＡＣ回路。
【請求項１０】
前記第１の段は、複数のレベルセッティング素子を備えることを特徴とする請求項１に記載の多チャネルＤＡＣ回路。
【請求項１１】
前記共有された一組のキャリブレーション係数は、前記複数のレベルセッティング素子のそれぞれに対するキャリブレーション係数を含むことを特徴とする請求項１０に記載の多チャネルＤＡＣ回路。
【請求項１２】
前記第１の段に対する入力語が、プライマリ・インプットと前記第１の段との間をインターフェースするデジタル制御ブロックにより供給され、前記デジタル制御ブロックは、前記共有された一組のキャリブレーション係数を記憶するように構成されたデジタルメモリに結合されて、したがって、前記第１の段に供給される各入力語は、前記第１の段への入力される前に、キャリブレーション・レジストリ内に与えられた係数により修正されることを特徴とする請求項１に記載の多チャネルＤＡＣ回路。
【請求項１３】
前記デジタル制御ブロックは、少なくとも１つのキャリブレーション・アルゴリズムの処理を生じさせるように構成された処理素子を備え、
前記キャリブレーション・アルゴリズムは、ハードウェア又はソフトウェアに組み込まれ、前記デジタルメモリ内に記憶された前記係数に基づいて前記入力語の補正を生じさせるために与えられていることを特徴とする請求項１２に記載の多チャネルＤＡＣ回路。
【請求項１４】
前記デジタル制御ブロックの前記処理素子は、チップの外に設けられていることを特徴とする請求項１３に記載の多チャネルＤＡＣ回路。
【請求項１５】
前記デジタル制御ブロックのすべてのコンポーネントは、チップの外に設けられていることを特徴とする請求項１３に記載の多チャネルＤＡＣ回路。
【請求項１６】
前記デジタル制御ブロック、プライマリ・インプット、及びデジタルメモリは、ＤＡＣの前記第１および第２の段と異なるチップ上に設けられていることを特徴とする請求項１３に記載の多チャネルＤＡＣ回路。
【請求項１７】
前記共有された一組のキャリブレーション係数は、前記複数のＤＡＣチャネルのすべてのＤＣ伝達関数の補正を可能にするために与えられていることを特徴とする請求項１に記載の多チャネルＤＡＣ回路。
【請求項１８】
前記チャネルのすべては、前記チャネルの他のものと相互に関連していることを特徴とする請求項１に記載の多チャネルＤＡＣ回路。
【請求項１９】
前記チャネルの一部は、前記チャネルの他のものと相互に関連していることを特徴とする請求項１に記載の多チャネルＤＡＣ回路。
【請求項２０】
複数の第１の段の出力のそれぞれは、単一の組の素子から得られ、したがって、ＤＣ誤差原因が、前記多チャネルＤＡＣ回路の各チャネルに共通であることを特徴とする請求項１に記載の多チャネルＤＡＣ回路。
【請求項２１】
前記共有された一組のコンポーネントは、前記多チャネルＤＡＣ回路の中のＤＣ誤差の主要な原因であることを特徴とする請求項２に記載の多チャネルＤＡＣ回路。
【請求項２２】
前記共有された一組のコンポーネントは、一組のレジスタとして設けられていることを特徴とする請求項２に記載の多チャネルＤＡＣ回路。
【請求項２３】
前記共有された一組のキャリブレーション係数は、メモリに記憶されていることを特徴とする請求項１に記載の多チャネルＤＡＣ回路。
【請求項２４】
前記メモリは、ＤＡＣと異なるチップ上に設けられていることを特徴とする請求項２３に記載の多チャネルＤＡＣ回路。
【請求項２５】
前記共有された一組のキャリブレーション係数は、ソフトウェア内に与えられることを特徴とする請求項２３に記載の多チャネルＤＡＣ回路。
【請求項２６】
ＤＡＣ回路を備えるアナログ／デジタル変換器（ＡＤＣ）であって、
前記ＤＡＣ回路は、複数のＤＡＣチャネルを定めるように複数の第２の段に結合された第１の段を備え、
前記第１の段は、前記複数の第２の段のうちの選択されたものと共有する一組のコンポーネントを有し、前記第１の段が結合された前記第２の段のそれぞれに対する第１の段の出力を供給し、
前記複数の第２の段のそれぞれは、ＤＡＣチャネルに対する出力を供給し、
前記多チャネルＤＡＣ回路は、前記一組のコンポーネントを共有するチャネルのそれぞれに対するキャリブレーション係数が、前記一組のコンポーネントを共有するチャネルのすべてにわたり共有されるように構成され、
前記ＤＡＣ回路は、前記ＡＤＣの中でフィードバック構成で設けられていることを特徴とするＡＤＣ。
【請求項２７】
複数のチャネルのうちの選択されたものの間の関連を有する多チャネルＤＡＣ回路であって、
複数のチャネルのキャリブレーションに使用することのできる単一の組のキャリブレーション係数を有することを特徴とする多チャネルＤＡＣ回路。
【請求項２８】
第１の段および複数の第２の段を備えることを特徴とする請求項２７に記載の多チャネルＤＡＣ回路。
【請求項２９】
前記関連は、前記第１の段のコンポーネントを、複数の第２の段と共有することにより与えられることを特徴とする請求項２７に記載の多チャネルＤＡＣ回路。
【請求項３０】
多チャネルＤＡＣ回路のキャリブレーションの方法であって、
ａ）複数のＤＡＣチャネルを定めるように複数の第２の段に結合された第１の段を設けるステップであって、前記複数のＤＡＣチャネルのそれぞれは、ＤＣ伝達関数を有し、前記複数の第２の段のそれぞれの出力は、個別のＤＡＣチャネル出力を定めるものであるステップと、
ｂ）前記複数のＤＡＣチャネルの少なくとも第１および第２のチャネルのＤＣ伝達関数の補正を可能にするように、共有された一組のキャリブレーション係数を使用するステップと
を含むことを特徴とする方法。
【請求項３１】
前記共有された一組のキャリブレーション係数は、共有された一組のコンポーネント上で動作可能であり、
前記共有された一組のコンポーネントは、前記第１の段の一部として設けられ、前記少なくとも第１および第２のチャネルにより共有されることを特徴とする請求項３０に記載の方法。
【請求項３２】
前記共有された一組のキャリブレーション係数を使用するステップは、メモリから、前記共有された一組のキャリブレーション係数を読み出すステップを含むことを特徴とする請求項３０に記載の方法。
【請求項３３】
前記読み出しは、前記多チャネルＤＡＣ回路から離れたメモリからの読み出しを生じさせることを特徴とする請求項３２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル／アナログ変換器（ＤＡＣ）に関し、より詳細には、多段ＤＡＣであって、その多段のうちの第１の段（ｓｔａｇｅ）のキャリブレーション（ｃａｌｉｂｒａｔｉｏｎ）に共有された補正係数（ｃｏｒｒｅｃｔｉｏｎ  ｃｏｅｆｆｉｃｉｅｎｔ）を用いる多段ＤＡＣに関する。
【背景技術】
【０００２】
デジタル／アナログ変換器またはＤＡＣは、デジタル領域とアナログ領域との間のインターフェースを提供する技術分野においてよく知られている。ＤＡＣは、通常はバイナリであるデジタル入力コードを、通常は電圧または電流である対応するアナログ信号に変換することにより機能する。ＤＡＣは、たとえば単純なスイッチを用いるやり方またはレジスタ、キャパシタ若しくは電流源のネットワークを用いるやり方等の様々なやり方で実装することができる。
【０００３】
セグメント化されたＤＡＣアーキテクチャにおいて、ＤＡＣアーキテクチャの第１の段の出力は、第２の段の入力を供給するために使用される。第１の段は、第１および第２の出力を供給し、第２の段は、第１の出力と第２の出力との間を補間（ｉｎｔｅｒｐｏｌａｔｅ）して、ＤＡＣの総出力を供給する。そのような回路は当該技術分野において周知である。
【０００４】
特許文献１は、そのような従来のＤＡＣアーキテクチャの改良を開示している。特許文献１は、本発明の譲受人に譲受されたものであり、参照によりその内容を本明細書に組み込む。特許文献１は、第１の段を複数の第２の段でどのように共有することができるかを開示する。複数の第２の段を使用することで、多チャネルＤＡＣを提供することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７０１５８４７号明細書
【非特許文献】
【０００６】
【非特許文献１】M. J. M. Pelgrom, A. C. J. Duinmaijer, A. P. G. Welbers, "Matching properties of MOS transistors," IEEE J. Solid-State Circuits, vol. 24, pp. 1433-1440, May 1989
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そのような多チャネルＤＡＣ構成によると、ＤＡＣチャネルのうちの１つ又は複数を、ＤＡＣチャネルのうちの他のものと並列に動作させることが可能になり、その結果、ＤＡＣからの複数の出力が同時に可能になる。これは多くの用途にとって有益である。しかしながら、作製プロセスが要求する初期整合（ｉｎｉｔｉａｌ  ｍａｔｃｈｉｎｇ）よりも優れたＤＣ精度性能（ＤＣ  ａｃｃｕｒａｃｙ  ｐｅｒｆｏｒｍａｎｃｅ）が要求される場合、必要な水準の正確な変換が達成されていることを保証するために何らかのキャリブレーションが必要になる。
【０００８】
キャリブレーションにはさらに、速く安いという要求があり、それは、ＤＡＣの動作中のＤＡＣアップデートにおける遅延を最小化するためである。また、集積回路の設計者には常にその回路の実装に必要なシリコンの面積を最小化する圧力があり、したがって、もしＤＡＣにキャリブレーションが設けられるのであれば、シリコンのスペースを取り過ぎない形でキャリブレーションの実装が行われることが好ましい。
【０００９】
それゆえ、容易に実装可能な多チャネルＤＡＣのためのキャリブレーション技術を提供することに対する必要性がある。
【課題を解決するための手段】
【００１０】
これら及びその他の問題が、本発明の教示によるＤＡＣ回路により対処され、本発明は、多チャネルＤＡＣ構成の複数のチャネルにわたるキャリブレーション係数の共有を提供する。このようにすることで、ＤＡＣチャネルのそれぞれに必要なキャリブレーション係数の記憶に必要なデータ記憶要求が低減される。
【００１１】
本発明の教示による第１の実施形態は、チャネルのそれぞれの出力が他のチャネルの出力と相互に関連する多チャネルＤＡＣを形成するために、複数の副（ｓｕｂ）ＤＡＣのそれぞれに複数の出力を供給する主ＤＡＣを備える多チャネルＤＡＣ回路を提供する。第１のチャネルのためのＤＡＣ回路のキャリブレーションは、第２のチャネルのためのＤＡＣ回路の対応するキャリブレーションを生じさせる。
【００１２】
これら及びその他の特徴は、例示的実施形態を参照すれば、本発明の教示の説明図を提供する図面から明らかになるだろう。
【図面の簡単な説明】
【００１３】
【図１】本発明の教示による回路構成をブロック形式で示す概略図である。
【図２】本発明の教示によるＤＡＣ回路をどのようにＡＤＣの一部として設けることができるかの例を示す図である。
【発明を実施するための形態】
【００１４】
本発明について、添付図面を参照して説明する。
【００１５】
図１に示すように、本発明の教示による回路は、複数の副ＤＡＣ１１０ａ、１１０ｂ、１１０ｃ、１１０ｄに結合された主ＤＡＣ１０５を備える他チャネルＤＡＣ回路１００を提供する。副ＤＡＣのそれぞれは、主ＤＡＣから出力される２つの信号１１５、１１６の間を補間するように構成されて、そのチャネルの出力１２０を供給する。そのようなＤＡＣの動作は当該技術分野の当業者に周知である。複数の副ＤＡＣの形で複数のチャネルを設けることで、複数のＤＡＣチャネルを設けることができる。
【００１６】
背景技術の欄で上述したように、そのような多チャネルＤＡＣ構成の例が特許文献１に与えられている。特許文献１では、第１の段の出力が単一の組の素子（ｅｌｅｍｅｎｔ）から得られる。特許文献１の構成は、この組を一組のレジスタとして示すが、異なる用途では、キャパシタ又はＭＯＳ若しくはバイポーラトランジスタ等の他のデバイスも同等に使用できることを当業者は理解するだろう。本発明者らは、第１の段にある程度の共通性または共有が存在するので、この共有された一組のコンポーネント（ｃｏｍｐｏｎｅｎｔ）により生成される任意のＤＣ誤差は同じコンポーネントを共有するすべてのチャネルにわたって反映されるということに気が付いた。最終的な結果として、回路のＤＣ精度に寄与する誤差原因はすべてのＤＡＣに共通すると考えることができる。本発明者らは、回路にある程度の共通性がある場合には、共有された一組のキャリブレーション係数を使用してそのような回路のキャリブレーションをもたらすことができるという認識を利用した。ＤＡＣ伝達関数（ｔｒａｎｓｆｅｒ  ｆｕｎｃｔｉｏｎ）におけるそのようなＤＣ誤差の例としては、線形性、利得およびオフセットに関するものを挙げることができ、キャリブレーションの目的は、ＤＡＣ伝達関数の性能を、その特定のＤＡＣに要求される性能パラメータの範囲内で理想のＤＡＣのそれに戻すことである。
【００１７】
本発明の構成は、副ＤＡＣのそれぞれによる主ＤＡＣの共有を利用するということが理解されるだろう。このようにして、主ＤＡＣの動作を可能にする単一の組の素子が、多チャネルＤＡＣの複数のチャネルの第１の段として利用される。したがって、第１の段の出力１１５、１１６のすべてが同一の組の素子から得られ、回路のＤＣ精度に影響し例えば積分非線形性（ＩＮＬ）に寄与する可能性のある誤差原因がすべてのＤＡＣに共通であることが理解されるだろう。
【００１８】
一組の素子の好ましい実装は、当業者には理解されるようにレベルセッティング（ｌｅｖｅｌ  ｓｅｔｔｉｎｇ）用途で広く用いられている、レジスタ・ストリング（ｒｅｇｉｓｔｏｒ  ｓｔｒｉｎｇ）構成である。多くの用途において要求される精度水準は、ＤＣ誤差の補正が必要である。従来の解決策では、各チャネルのＤＣ誤差（ＤＣ  ｅｒｒｏｒ）に寄与する誤差原因が異なったため、各ＤＡＣが独自の一組の補正係数を必要とした。
【００１９】
本発明は、単一の組のキャリブレーション係数または補正係数を用いたこれらの誤差原因（ｅｒｒｏｒ  ｓｏｕｒｃｅ）の補正を可能にし、それにより多チャネル回路全体のＤＣ精度の改善を可能にする。
【００２０】
説明されたようなアーキテクチャの使用は、多くのチャネル（群）にわたる共有されたレジスタ・ストリングを可能にする。これは、群に含まれる各ＤＡＣのＤＣ精度に寄与する誤差原因が同様であることを意味する。誤差原因が同様であるので、群当たりただ１つの組のキャリブレーション係数を保存すればよく、これはデータ記憶に要求されるシリコンの面積を劇的に低減させる。それゆえ、このアーキテクチャは回路のキャリブレーション要求を全体的に最小化する。
【００２１】
図１に示したように、補正を生じさせることのできる例示的なやり方は、キャリブレーション／補正係数を記憶するように構成されたデジタルメモリ１３０を設けることである。メモリ１３０は、デジタル制御ブロック１４０に結合され、それにより、ＤＡＣへの入力として供給されている制御語（ｃｏｎｔｒｏｌ  ｗｏｒｄ）１５０が補正アルゴリズムを用いて修正可能である。補正アルゴリズムは一般に、ＤＡＣ回路の第１の段（主ＤＡＣ）内の各レベルセッティング素子に対する補正係数を使用する。そのようなデジタル補正と、その補正を実施することのできる方法は、当業者に明らかであり、たとえば状態機械（ｓｔａｔｅ  ｍａｃｈｉｎｅ）、増幅器等の適切なハードウェアを用いるか、又はたとえばソフトウェアとして実装することができる。
【００２２】
また、インターフェース１６０がデジタルロジックブロックに結合され、ＤＡＣによるアナログの同等物への後の変換のために入力デジタル語が生成される方法を提供する。インターフェースは、ユーザがＤＡＣアーキテクチャに具体的にアクセスし、所望の語の変換を生じさせることのできるユーザインターフェースとすることができ、または、たとえば単純に別の回路へのインターフェースとすることもできる。回路のすべてのコンポーネントが同一チップ上に設けられる必要はないことが理解されるだろう。たとえば、点線１８０内に集合的に示されたインターフェース、デジタルメモリ、及びデジタル制御ブロックは、第２のチップ上に設けて、第１および第２の段のＤＡＣコンポーネントと簡単にインターフェースさせてもよい。たとえば、コンポーネント１８０を、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）または何らかの他のプログラマブルロジックデバイス上に設けることができる。
【００２３】
図２に、本発明のＤＡＣ回路がどのように別の回路と組み合わせて使用できるのかの例を示す。ＤＡＣコンポーネント１００は、アナログ／デジタル回路（ＡＤＣ）２００内に設けられている。この２チャネルＡＤＣの実装の例示的実施形態において、第１のアナログ入力２０５及び第２のアナログ入力２１０は、それぞれの変換素子２１５及び２２０に供給される。変換素子は、ＡＤＣ制御ブロック２２５及び２３０に入力を供給し、ＡＤＣ制御ブロック２２５及び２３０で適切なデジタル選択がもたらされる。これらの制御ブロックのそれぞれの出力の一部が、ＡＤＣの第１のデジタル出力２３５及び第２のデジタル出力２４０を供給する。出力の一部はまた、本発明の教示によるフィードバック構成で設けられたＤＡＣへの入力として与えられる。
【００２４】
ＤＡＣへのすべての入力語（ｉｎｐｕｔ  ｗｏｒｄ）または制御コードは、ＤＡＣの第１の段について要求される補正に基づいて補正されるので、そしてその第１の段のコンポーネントがＤＡＣのチャネルにわたり共有されるので、たとえば仮にチャネルのそれぞれが相互に関連していなければ要求されたであろうものよりも少ない一組のコンポーネントに基づいて多チャネルのキャリブレーションが達成される。ただ一組の係数しか使用されないが、多くのＤＡＣチャネルが改善されたＤＣ精度から恩恵を受けることができる。それゆえ、本発明の教示による解決策は、通常は要求される複数の組のキャリブレーション係数のためにチップ上の面積を占め過ぎることなく、キャリブレーションを達成できる方法を提供する。さらに、どのチャネルが使用されているのかの判断の前にキャリブレーションが達成されるため、ＤＡＣ回路の設計者はこのことを利用して、チャネルに依存しない解決策を提供することができる。チャネルに依存しない解決策は、従来可能であったよりも高速に実装できるより安価な解決策を提供するように、より少ないデジタル回路によりもたらすことができる。複雑さが低減され、本発明のデジタルキャリブレーションを組み込んだデジタル回路設計の提供は、多くの用途を有することが当業者に理解されるだろう。
【００２５】
ＤＡＣの複数のチャネルにわたるコンポーネントの共有、およびそれらの共有されたコンポーネントのキャリブレーションは、それらのコンポーネントが回路の主要な誤差原因である場合に格別の利益および精度を提供する。ＤＡＣキャリブレーション係数の共有からの利益を最大化するために、ＤＡＣは、主要なＤＣ誤差原因が共有された素子であるように設計されるべきである。これは、設計により副ＤＡＣのそれぞれの（非線形性等の）誤差原因を低減することにより可能である。これは、たとえばデジタル／アナログ変換器の設計および実装の技術分野の当業者に周知である設計およびレイアウト技術を使用することで可能であり、当該技術のいくつかは、たとえば非特許文献１に記載されている。非特許文献１の内容は、参照により本明細書に組み込まれる。ＤＡＣ全体の主要なＤＣ誤差原因が共有された素子である場合、ＤＡＣのＤＣ誤差の合計を共有されたキャリブレーションの使用により相当取り除くことができる。
【００２６】
本発明の教示による回路の好ましい実施形態を、複数のチャネルのうちの選択されたものの間の相関を可能にして、それにより複数のチャネルのキャリブレーションに単一の組のキャリブレーション係数を使用することのできる多チャネルＤＡＣ回路を参照して説明してきた。複数の利用可能なチャネルのすべてが同一の係数を共有することが望ましいものの、特定の用途または設計検討においては、チャネルのうちの選択されたものが他のものと相関せず、他のチャネルと係数を共有しないことが要求される場合があることが理解されるだろう。
【００２７】
本発明を、本発明の好ましい実施形態を参照して説明してきたが、本発明の精神および範囲から逸脱することなく、多くの改良が可能であることが理解されるだろう。また、本発明は、添付の特許請求の範囲に照らして必要と考えられる範囲で制限されるものとみなすべきであると意図されている。さらに、本発明に動作を、本発明の教示による回路の特定のコンポーネント又はインテジャー（ｉｎｔｅｇｅｒ）の動作を定義する例示的ブロック境界（ｂｌｏｃｋ  ｂｏｕｎｄａｒｙ）を参照して説明してきたが、当業者は、デジタル設計回路を望みに応じてアングループ化したり統合したりすることができ、その場合は説明の目的で示されたブロック境界を取り除くことができる。
【００２８】
本明細書で使用される「含む」、「備える」（ｃｏｍｐｒｉｓｅｓ／ｃｏｍｐｒｉｓｉｎｇ）という単語は、述べられた形体、インテジャー、ステップ又はコンポーネントの存在を特定するが、１つ又は複数の他の形体、インテジャー、ステップ、コンポーネント又はそれらの群の存在または追加を排除するものではない。
【図１】
2009542143.tif 000003
【図２】
2009542143.tif 000004
【国際調査報告】
2009542143.tif 000005
2009542143.tif 000006