(57)【要約】  ４端子の接合型電界効果トランジスタ（ＪＦＥＴ）を用いる回路が開示される。当該回路は、様々な静的論理回路及び動的論理回路、フリップフロップ、マルチプレクサ、３ステートドライバ、位相検出器、可変動作速度を有するロジック、及び／又は、線形モード又は非線形モードで動作する４端子ＪＦＥＴを備えたアナログ回路を含み得る。【特許請求の範囲】
【請求項１】
少なくとも１つの入力ノード；
少なくとも１つの出力ノード；及び
前記少なくとも１つの入力ノードと前記少なくとも１つの出力ノードとの間に結合された少なくとも１つの接合型電界効果トランジスタ（ＪＦＥＴ）であり、第１導電型の第１ゲート及び第２ゲートと、前記第１ゲートと前記第２ゲートとの間の、第２導電型のソース領域を第２導電型のドレイン領域に接続する第２導電型のチャネル領域とを含む少なくとも１つのＪＦＥＴ；
を有する論理回路。
【請求項２】
前記ＪＦＥＴは、ｎチャネルデバイス及びｐチャネルデバイスからなるグループから選択される、請求項１に記載の論理回路。
【請求項３】
第１の内部ノードと低電源ノードとの間に結合されたソース−ドレイン間経路を有する少なくとも１つのｎチャネルＪＦＥＴと、第１の内部ノードと高電源ノードとの間に結合されたソース−ドレイン間経路を有する少なくとも１つのｐチャネルＪＦＥＴとを含む、第１ゲート及び第２ゲートを有する複数のＪＦＥＴを有する請求項１に記載の論理回路。
【請求項４】
前記少なくとも１つのｐチャネルＪＦＥＴは、第１入力ノードに結合されたフロントゲートと、第１所定電位に接続されたバックゲートとを有し、前記少なくとも１つのｎチャネルＪＦＥＴは、前記第１入力ノードに結合されたフロントゲートと、第２所定電位に接続されたバックゲートとを有し、前記第１の内部ノードは前記出力ノードに結合され、当該論理回路はインバータ機能を提供する、請求項３に記載の論理回路。
【請求項５】
当該論理回路は、少なくとも１つの第１導電型ＪＦＥＴと、少なくとも１つの第２導電型ＪＦＥＴとを有し、
前記第１導電型ＪＦＥＴは、当該第１導電型ＪＦＥＴのフロントゲート又はバックゲートの何れかが第１論理レベルにあることに応答して低インピーダンス経路を提供する単一ゲートディプレッションモード型デバイスであり、且つ
前記第２導電型ＪＦＥＴは、当該第２導電型ＪＦＥＴのフロントゲート及びバックゲートの双方が第２論理レベルにあることに応答して低インピーダンス経路を提供する単一ゲートエンハンスメントモード型デバイスである、
請求項１に記載の論理回路。
【請求項６】
第１電源ノードと内部ノードとの間に結合されたソース−ドレイン間経路を各々が有する複数の第１チャネル導電型ＪＦＥＴであり、少なくとも１つの第１チャネル導電型ＪＦＥＴは、第１入力ノードに結合されたフロントゲート及び第２入力ノードに結合されたバックゲートを有する、複数の第１チャネル導電型ＪＦＥＴと、
前記内部ノードと第２電源ノードとの間に互いに直列に配置されたソース−ドレイン間経路を各々が有する複数の第２チャネル導電型ＪＦＥＴであり、少なくとも１つの第２チャネル導電型ＪＦＥＴは、前記第１入力ノードに結合されたフロントゲート及び前記第２入力ノードに結合されたバックゲートを有する、複数の第２チャネル導電型ＪＦＥＴと、
を含む、第１ゲート及び第２ゲートを有する複数のＪＦＥＴを有する請求項１に記載の論理回路。
【請求項７】
前記少なくとも１つのＪＦＥＴは、
電源ノードに結合されたソース−ドレイン間経路と、論理レベル間で周期的に変化するクロック信号にともに接続されたフロントゲート及びバックゲートとを有する少なくとも１つの動的プリチャージ用ＪＦＥＴ、及び
前記動的プリチャージ用ＪＦＥＴの前記ソース−ドレイン間経路に直列に結合されたソース−ドレイン間経路と、第１入力信号ノードに結合されたフロントゲートと、第２入力信号ノードに結合されたバックゲートとを有する少なくとも１つの論理決定用ＪＦＥＴ、
を含む、請求項１に記載の論理回路。
【請求項８】
前記少なくとも１つのＪＦＥＴは、第１入力ノードに結合されたソース−ドレイン間経路の第１端部と、第１信号ノードに結合されたフロントゲートと、第２信号ノードに接続されたバックゲートとを有する入力スイッチングＪＦＥＴを含み、前記第１入力ノード及び第２入力ノードは当該少なくとも１つのＪＦＥＴの閾値電圧を変化させ；且つ
前記ソース−ドレイン間経路の第２端部に結合された入力を有するドライバ回路であり、前記少なくとも１つのＪＥＦＴの前記閾値電圧に基づいて、少なくとも第１レベルと第２レベルとの間でドライバ出力信号を駆動するドライバ回路を含む；
請求項１に記載の論理回路。
【請求項９】
前記少なくとも１つのＪＦＥＴは、
第１入力ノードと第１出力ノードとの間に結合されたソース−ドレイン間経路と、第１のマルチプレクサ制御信号を受信するように結合されたフロントゲートと、第２のマルチプレクサ制御信号を受信するように結合されたバックゲートとを有する第１ＪＦＥＴ、及び
第２入力ノードと前記第１出力ノードとの間に結合されたソース−ドレイン間経路と、反転した第１のマルチプレクサ制御信号を受信するように結合されたフロントゲートと、反転した第２のマルチプレクサ制御信号を受信するように結合されたバックゲートとを有する第２ＪＦＥＴ、
を含む、請求項１に記載の論理回路。
【請求項１０】
前記フロントゲート又はバックゲートの一方は、前記少なくとも１つのＪＦＥＴを比較的高インピーダンスの状態に置く３ステート信号を受信するように結合され、前記フロントゲート又はバックゲートの他方は、入力信号を受信するように結合される、請求項１に記載の論理回路。
【請求項１１】
前記少なくとも１つのＪＦＥＴは、
第１電源ノードに結合されたソースと、第１ラッチノードに結合されたドレインと、第１入力ノードに結合されたゲートとを有する第１チャネル導電型の第１ＪＦＥＴ、
前記第１電源ノードに結合されたソースと、第２ラッチノードに結合されたドレインと、第２入力ノードに結合されたゲートとを有する第１チャネル導電型の第２ＪＦＥＴ、
第２電源ノードに結合されたソースと、前記第１ラッチノードに結合されたドレインと、前記第１入力ノードに結合されたゲートとを有する第２チャネル導電型の第１ＪＦＥＴ、及び
前記第２電源ノードに結合されたソースと、前記第２ラッチノードに結合されたドレインと、前記第２入力ノードに結合されたゲートとを有する第２チャネル導電型の第２ＪＦＥＴ、
を含む、請求項１に記載の論理回路。
【請求項１２】
前記少なくとも１つのＪＦＥＴは複数のＪＦＥＴと含み、各ＪＦＥＴは、第１動作モードにおいて前記チャネルの導電率を増大させ、第２動作モードにおいて前記チャネルの導電率を低減させるイネーブル信号を受信するように結合されたバックゲートを有する、請求項１に記載の論理回路。
【請求項１３】
前記少なくとも１つのＪＦＥＴは、前記のチャネル領域、ドレイン領域、ソース領域及び第２ゲートを含む半導体基板上に形成された第１導電型のポリシリコンゲートを含む、請求項１に記載の論理回路。
【請求項１４】
前記少なくとも１つのＪＦＥＴは、前記チャネル領域の第１の側に形成された第１導電型の第１ポリシリコンゲートと、前記チャネル領域の前記第１の側とは反対側の前記チャネルの第２の側に形成された第１導電型の第２ポリシリコンゲートとを含む、請求項１に記載の論理回路。
【請求項１５】
２つの独立制御される制御端子の操作によってトランジスタのチャネルの導電率を変化させる回路であって：
信号出力ノードに結合されたソース−ドレイン間経路と、第１入力信号を受信するように結合された第１導電型の第１ゲートと、前記第１入力信号とは異なる第２入力信号を受信するように結合された第１導電型の第２ゲートと、前記第１ゲートと前記第２ゲートとの間に配置された、第２導電型のソース領域を第２導電型のドレイン領域に接続する第２導電型のチャネル領域とを有する少なくとも１つの接合型電界効果トランジスタ（ＪＦＥＴ）；及び
前記少なくとも１つのＪＦＥＴの前記ドレインと第１電源ノードとの間に結合された負荷回路；
を有する回路。
【請求項１６】
前記第１ゲートは、第１の周期的信号を受信するように結合され、
前記第２ゲートは、第２の周期的信号を受信するように結合され、且つ
前記ドレインは、前記第１の周期的信号と前記第２の周期的信号との間の少なくとも１つの種類の位相差を指し示す出力信号を生成する、
請求項１５に記載の回路。
【請求項１７】
前記出力信号の少なくとも１つの周波数範囲をフィルタリング除去する、前記ドレインに結合されたフィルタ、
を更に含む請求項１６に記載の回路。
【請求項１８】
前記少なくとも１つのＪＦＥＴは、前記のチャネル領域、ドレイン領域及びソース領域を含む半導体基板上に形成された第１導電型のポリシリコンゲートを含む、請求項１５に記載の回路。
【請求項１９】
半導体基板に形成された複数の接合型電界効果トランジスタ（ＪＦＥＴ）を有する集積回路であって：
各ＪＦＥＴが、第１導電型の第１ゲート及び第２ゲートと、前記第１ゲートと前記第２ゲートとの間の、第２導電型のソース領域を第２導電型のドレイン領域に接続する第２導電型のチャネル領域とを含み、少なくとも第１ＪＦＥＴが、第１信号に従って制御される前記第１ゲートと、第２信号に従って制御される前記第２ゲートとを有し；
前記複数のＪＦＥＴは、前記第１導電型がｐ型であり且つ前記第２導電型がｎ型であるｎチャネルＪＦＥＴを含み；且つ
前記複数のＪＦＥＴは更に、前記第１導電型がｎ型であり且つ前記第２導電型がｐ型であるｐチャネルＪＦＥＴを含む；
集積回路。
【請求項２０】
前記ＪＦＥＴのうちの少なくとも１つは、該１つの前記第１ゲート又は前記第２ゲートの何れかが第１論理レベルにあることに応答して低インピーダンスのソース−ドレイン間経路を提供する単一ゲートディプレッションモード型デバイスである、請求項１９に記載の集積回路。
【請求項２１】
前記ＪＦＥＴのうちの少なくとも１つは、該１つの前記第１ゲート又は前記第２ゲートの双方が第１論理レベルにあることに応答して低インピーダンスのソース−ドレイン間経路を提供するが、該第１ゲート又は該第２ゲートの一方のみが前記第１論理レベルにあるときには前記低インピーダンスのソース−ドレイン間経路を提供しない、単一ゲートエンハンスメントモード型デバイスである、請求項１９に記載の集積回路。
【請求項２２】
前記第１ＪＦＥＴは、第１導電型のＪＦＥＴであり；且つ
前記複数のＪＦＥＴは少なくとも、前記第１ゲートが第３信号に従って制御され且つ前記第２ゲートが第４信号に従って制御される第２導電型の第２ＪＦＥＴを含む；
請求項１９に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、概して半導体回路に関し、より具体的には接合型電界効果トランジスタ（ＪＦＥＴ）デバイスを用いた半導体回路に関する。
【背景技術】
【０００２】
従来から、接合型電界効果トランジスタ（ＪＦＥＴ）が知られている。図１９は、従来のｎチャネルＪＦＥＴ１９００を概略的に示している。従来のｎチャネルＪＦＥＴは、制御ゲート１９１０、ドレイン１９２０、及びソース１９３０を含む３端子デバイスとして動作する。動作時、従来のＪＦＥＴ１９００はディプレッションモード型デバイスとして機能し、ソース１９３０とドレイン１９２０との間に比較的低いインピーダンスの経路を提供する。制御ゲート１９１０に印加される電圧に応答して空乏領域が変化し、ソース１９３０とドレイン１９２０との間の導電率を変化させる。
【０００３】
現在、大抵の大規模集積回路では、例えばＪＦＥＴ等のその他の型のトランジスタに対して有利であると認識されているため、金属−酸化物−半導体（ＭＯＳ）型のトランジスタが用いられている。現下、ロジック機能を有する大抵の集積回路は、相補型ＭＯＳＦＥＴ（ＣＭＯＳ）技術を用いて製造されている。ＣＭＯＳは、ｐ型ＭＯＳＦＥＴ及びｎ型ＭＯＳＦＥＲの双方を用いる。そうすることにより、少なくとも一方の型のＭＯＳＦＥＴは定常状態でオフにされることができる。斯くして、定常電流はトランジスタのリーク電流まで低減され得る。
【０００４】
ＣＭＯＳ技術は、長きにわたって提供される有利な電流リーク特性を有する。しかしながら、デバイスの形状寸法が縮小されるにつれ、ＣＭＯＳ技術はスケーリング限界に近付きつつある。例えば、ＣＭＯＳトランジスタのチャネル長が短縮されると、チャネル全体にわたる適切な制御を実現するため（ひいては、デバイスを十分にターンオフするため）、ゲート絶縁層の厚さが薄くされなければならない。そのような薄いゲート絶縁層は、製造することが困難あるいはコスト高となり、且つ／或いは動作時の完全性又は長期的な完全性を損なうことになり得る。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、４端子ＪＦＥＴデバイスを有する回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一態様に従った論理回路は、少なくとも１つの入力ノード、少なくとも１つの出力ノード、及び前記少なくとも１つの入力ノードと前記少なくとも１つの出力ノードとの間に結合された少なくとも１つの接合型電界効果トランジスタ（ＪＦＥＴ）を有する。このＪＦＥＴは、第１導電型の第１ゲート及び第２ゲートと、第１ゲートと第２ゲートとの間の、第２導電型のソース領域を第２導電型のドレイン領域に接続する第２導電型のチャネル領域とを含む。
【０００７】
他の一態様に従った、２つの独立制御される制御端子の操作によってトランジスタのチャネルの導電率を変化させる回路は、信号出力ノードに結合されたソース−ドレイン間経路と、第１入力信号を受信するように結合された第１導電型の第１ゲートと、第１入力信号とは異なる第２入力信号を受信するように結合された第１導電型の第２ゲートと、第１ゲートと第２ゲートとの間に配置された、第２導電型のソース領域を第２導電型のドレイン領域に接続する第２導電型のチャネル領域とを有する少なくとも１つの接合型電界効果トランジスタ（ＪＦＥＴ）、及び前記少なくとも１つのＪＦＥＴのドレインと第１電源ノードとの間に結合された負荷回路を有する。
【０００８】
他の一態様に従って、半導体基板に形成された複数の接合型電界効果トランジスタ（ＪＦＥＴ）を有する集積回路が提供される。各ＪＦＥＴは、第１導電型の第１ゲート及び第２ゲートと、第１ゲートと第２ゲートとの間の、第２導電型のソース領域を第２導電型のドレイン領域に接続する第２導電型のチャネル領域とを含む。少なくとも第１ＪＦＥＴは、第１信号に従って制御される第１ゲートと、第２信号に従って制御される第２ゲートとを有する。前記複数のＪＦＥＴは、第１導電型がｐ型であり且つ第２導電型がｎ型であるｎチャネルＪＦＥＴと、第１導電型がｎ型であり且つ第２導電型がｐ型であるｐチャネルＪＦＥＴを含む。
【図面の簡単な説明】
【０００９】
【図１Ａ】一実施形態に従った４端子ｎチャネル接合型電界効果トランジスタ（４Ｔ  ＮＦＥＴ）を示す回路図である。
【図１Ｂ】図１Ａと同様の４Ｔ  ＮＦＥＴの一例を示す図である。
【図１Ｃ】図１Ａと同様の４Ｔ  ＮＦＥＴの一例を示す図である。
【図１Ｄ】図１Ａと同様の４Ｔ  ＮＦＥＴの一例を示す図である。
【図１Ｅ】図１Ａと同様の４Ｔ  ＮＦＥＴの一例を示す図である。
【図１Ｆ】図１Ａと同様の４Ｔ  ＮＦＥＴの一例を示す図である。
【図２Ａ】一実施形態に従った４端子ｐチャネル接合型ＦＥＴ（４Ｔ  ＰＦＥＴ）を示す回路図である。
【図２Ｂ】図２Ａと同様の４Ｔ  ＰＦＥＴの一例を示す図である。
【図２Ｃ】図２Ａと同様の４Ｔ  ＰＦＥＴの一例を示す図である。
【図２Ｄ】図２Ａと同様の４Ｔ  ＰＦＥＴの一例を示す図である。
【図２Ｅ】図２Ａと同様の４Ｔ  ＰＦＥＴの一例を示す図である。
【図２Ｆ】図２Ａと同様の４Ｔ  ＰＦＥＴの一例を示す図である。
【図３Ａ】図１Ａと同様の４Ｔ  ＮＦＥＴの電流−電圧伝達特性を示す図である。
【図３Ｂ】図１Ａと同様の４Ｔ  ＮＦＥＴの電流−電圧伝達特性を示す図である。
【図３Ｃ】一実施形態に従った単一ゲートディプレッション型（ＳＤ）４Ｔ  ＮＦＥＴの電流−電圧特性を示す図である。
【図３Ｄ】一実施形態に従った単一ゲートディプレッション型（ＳＤ）４Ｔ  ＮＦＥＴの電流−電圧特性を示す図である。
【図３Ｅ】一実施形態に従った単一ゲートエンハンスメント型（ＳＥ）４Ｔ  ＮＦＥＴの電流−電圧特性を示す図である。
【図３Ｆ】一実施形態に従った単一ゲートエンハンスメント型（ＳＥ）４Ｔ  ＮＦＥＴの電流−電圧特性を示す図である。
【図４Ａ】一実施形態に従った論理回路を示す回路図である。
【図４Ｂ】一実施形態に従った論理回路を示す回路図である。
【図４Ｃ】一実施形態に従った論理回路を示す回路図である。
【図４Ｄ】一実施形態に従った論理回路を示す回路図である。
【図４Ｅ】相補型金属−酸化物−半導体（ＣＭＯＳ）論理回路機能がどのようにして相補型４Ｔ  ＦＥＴ回路構成に変形されるかを示す図である。
【図４Ｆ】相補型金属−酸化物−半導体（ＣＭＯＳ）論理回路機能がどのようにして相補型４Ｔ  ＦＥＴ回路構成に変形されるかを示す図である。
【図４Ｇ】相補型金属−酸化物−半導体（ＣＭＯＳ）論理回路機能がどのようにして相補型４Ｔ  ＦＥＴ回路構成に変形されるかを示す図である。
【図４Ｈ】相補型金属−酸化物−半導体（ＣＭＯＳ）論理回路機能がどのようにして相補型４Ｔ  ＦＥＴ回路構成に変形されるかを示す図である。
【図４Ｉ】一実施形態に従った３入力論理回路を示す回路図である。
【図５】一実施形態に従った複合型論理ゲートを示す回路図である。
【図６】一実施形態に従った動的論理回路を示す回路図である。
【図７】他の一実施形態に従った動的論理回路を示す回路図である。
【図８Ａ】ＭＯＳ技術を用いて実現される従来のマルチプレクサ回路を示す概略図である。
【図８Ｂ】一実施形態に従ったマルチプレクサ回路を示す概略図である。
【図８Ｃ】図８Ｂの回路の動作を示すグラフである。
【図９Ａ】４対１マルチプレクサを示すブロック図である。
【図９Ｂ】従来のＣＭＯＳ４対１マルチプレクサを示す回路図である。
【図９Ｃ】一実施形態に従った４対１マルチプレクサを示す回路図である。
【図１０】一実施形態に従った３ステートドライバを示す回路図である。
【図１１Ａ】一実施形態に従ったフリップフロップを示す回路図である。
【図１１Ｂ】図１１Ａと同様のフリップフロップを含み得る２ポートメモリセルを示すブロック図である。
【図１２Ａ】一実施形態に従った進み位相検出器を示す回路図である。
【図１２Ｂ】一実施形態に従った遅れ位相検出器を示す回路図である。
【図１２Ｃ】図１２Ａの進み位相検出器の動作を例示するタイミング図である。
【図１２Ｄ】図１２Ｂの遅れ位相検出器の動作を例示するタイミング図である。
【図１３Ａ】一実施形態に従ったデュアルモード論理回路を示すブロック図である。
【図１３Ｂ】図１３Ａのデュアルモード論理回路の動作を例示するタイミング図である。
【図１４】一実施形態に従ったデュアルモードロジックを示すブロック図である。
【図１５】一実施形態に従った振幅変調回路を示すブロック図である。
【図１６】図１５の回路の動作を示すタイミング図である。
【図１７】一実施形態に従った増幅器／復調器を示すブロック図である。
【図１８Ａ】一実施形態に従ったパルス幅変調（ＰＷＭ）回路を示すブロック図である。
【図１８Ｂ】図１８Ａの回路の動作を示すタイミング図である。
【図１９】従来のｎチャネルＪＥＦＴを示す模式図である。
【発明を実施するための形態】
【００１０】
多数の図を参照して本発明の様々な実施形態を詳細に説明する。実施形態は、相補型４端子（４Ｔ）接合型電界効果トランジスタ（ＪＦＥＴ）を含む４Ｔ  ＪＦＥＴを用いて形成された回路を示すものである。
【００１１】
ここで開示される実施形態は、ｎチャネル又はｐチャネルの何れかの導電型の４Ｔ  ＪＦＥＴで形成された回路を含むことができる。そのようなデバイスは、ゲート電位及び“バック”ゲート電位の双方の印加により、ソースとドレインとの間のチャネルの別個の制御を提供する。そのようなデバイスの取り得る数多くの構成のうちの２つを図１Ａ−２Ｂに示す。
【００１２】
図１Ａは、一実施形態に従った４ＴのｎチャネルＪＦＥＴ１００を概略的に示している。以下では、４ＴのｎチャネルＪＦＥＴを４Ｔ  ＮＦＥＴと呼ぶ。４Ｔ  ＮＦＥＴ１００は、フロントゲート１１０、ソース１２０、ドレイン１３０、バックゲート（この例ではウェル）１４０、及びチャネル領域１５０を含み得る。フロントゲート１１０及びバックゲート１４０の双方は、ソース１２０とドレイン１３０との間のチャネルのインピーダンスを制御するために使用され得る。
【００１３】
図１Ｂは、一例に係る４Ｔ  ＮＦＥＴ１００Ｂを断面図で示している。この特定の構成においては、フロントゲート１１０は、ｎ型チャネル１５０を含む基板上のｐ型ドープされた半導体材料（すなわち、ポリシリコン又はアモルファスシリコン）から形成され得る。ソース及びドレイン（１３０及び１２０）はチャネル１５０の両側の高濃度ドープされたｎ型領域とし得る。バックゲート１４０は、ｎ型チャネル１５０から見てフロントゲート１１０とは反対側に形成されたｐ型領域とし得る。
【００１４】
図１Ｃは、他の一例に係る４Ｔ  ＮＦＥＴ１００Ｃを断面図で示している。この特定の構成においては、フロントゲート１１０は、半導体基板内のｐ型ドープされた拡散領域によって形成され得る。ｎ型チャネル１５０は同一基板内でフロントゲート１１０の下に形成され得る。ソース及びドレイン（１３０及び１２０）はチャネル１５０の両側の高濃度ドープされたｎ型領域とし得る。バックゲート１４０は、基板内のｎ型チャネル１５０から見てフロントゲート１１０とは反対側に形成されたｐ型領域とし得る。
【００１５】
図１Ｄは、第３の例に係る４Ｔ  ＮＦＥＴ１００Ｄを断面図で示している。図１Ｄの例は、シリコン・オン・インシュレータ（ＳＯＩ）技術を用いて実現されたデバイスを示している。ソース及びドレイン（１３０及び１２０）はｎ型チャネル１５０の両側の高濃度ドープされたｎ型領域とし得る。バックゲート１４０は、基板内のｎ型チャネル１５０から見てフロントゲート１１０とは反対側に形成されたｐ型領域とし得る。チャネル１５０、ソース１３０／ドレイン１２０、及びバックゲート１４０は全て、側面を絶縁材料１７０によって囲まれ且つ底面を絶縁層１７２によって分離された半導体材料の分離区画（“メサ”又は“アイランド”）内に形成され得る。
【００１６】
フロントゲート１１０は、メサ上に形成されたｐ型ドープト領域によって形成されてもよいし、メサ内の拡散ｐ型領域としてもよいし、それらの組み合わせとしてもよい。
【００１７】
図１Ｂ、１Ｃ及び１Ｄの例においては、理解されるように、フロントゲートとは別個のバックゲートの制御を可能にするため、各バックゲートへのコンタクトを形成することができる。
【００１８】
図１Ｅ及び１Ｆは、“ｆｉｎ”ＦＥＴの様な構成を用いて実現された第４の例に係る４Ｔ  ＮＦＥＴ１００Ｅを示している。図１Ｅは、p型フロントゲート１１０がｎ型チャネル領域１５０の一方側で絶縁基板１８２の上まで延在した４T  ＮＦＥＴデバイスの簡略断面図である。ｐ型バックゲート１４０はチャネル領域１５０の反対側にｐ型バックゲート１４０が同様に配置されている。
【００１９】
図１Ｆは同一のトランジスタの上面図であり、更にソース領域１３０及びドレイン領域１２０を示している。理解されるように、ソース領域１３０、ドレイン領域１２０、及びチャネル領域１５０は、絶縁基板１８２の表面上に延在する半導体材料の同一区画内に形成され得る。フロントゲート１１０及びバックゲート１４０は、ソース領域１３０、ドレイン領域１２０及びチャネル領域１５０を包含する材料区画上に堆積された同一の半導体材料（例えば、ポリシリコン及び／又はアモルファスシリコン）層から形成され得る。このようなゲート材料は、２つの分離されたフロントゲート電極及びバックゲート電極を形成するよう、エッチングされ、化学的機械的研磨され、あるいはその他の方法で平坦化されることが可能である。
【００２０】
図２Ａは、４Ｔ  ｐチャネルＪＦＥＴ（ＰＦＥＴ）２００の模式図である。図２Ｂ−２Ｆは図２Ａと同様の４Ｔ  ＰＦＥＴの様々な例である。４Ｔ  ＰＦＥＴ２００は、図１Ａ−１ＦのＮＦＥＴと同一の全体構造を含み得るが、逆の導電型領域を有する。従って、同様の構造は、１桁目を“１”に代えて“２”にした同様の参照符号で示す。
【００２１】
４Ｔ  ＮＦＥＴ１００及び４Ｔ  ＰＦＥＴ２００は何れも、フロントゲート又はバックゲートの何れかに印加される電位に従ってチャネル導電率を変化させるように動作し得る。続いて図３Ａ及び３Ｂを参照するに、図１Ａ−１Ｆと同様の４Ｔ  ＮＦＥＴの電流−電圧伝達特性がグラフに示されている。
【００２２】
図３Ａは、４Ｔ  ＮＦＥＴのゲート−ソース間電圧（Ｖｇｓ）に対する電流Ｌｏｇ（Ｉｄ）を示している。ゲート−ソース間電圧（Ｖｇｓ）は、この場合、フロントゲート１１０とソース１３０との間の電圧とし得る。図３Ａは線３１０及び線３２０という２つの線を含んでいる。線３１０は、バックゲート１４０が高い電源電圧ＶＤＤ（又はＶｄｄ）に固定されたときの電流−電圧伝達特性である。電源電圧（ＶＤＤ）は、フロントゲート／チャネル及びバックゲート／チャネルによって形成されるｐｎ接合のターンオンダイオード電圧より僅かに低いものと理解される。シリコンベースの接合のターンオン電圧は約０．７Ｖである。故に、そのようなシリコンベース回路のＶＤＤは約０．６Ｖ又はそれ未満とし得る。従って、以下では、ＶＤＤ（及びＶｄｄ）はこの値に相当するものとする。線３２０は、バックゲート１４０がグランド（すなわち、ゼロボルト）に固定されたときの電流−電圧伝達特性である。線３１０に見られるように、バックゲート電圧が高い電源電位（Ｖｗ＝Ｖｄｄ）であるとき、ＪＦＥＴ１００は閾値電圧Ｖｔｎ０を有し得る。しかしながら、線３２０に見られるように、バックゲート電圧がゼロ（Ｖｗ＝０）であるとき、ＪＦＥＴ１００は、Ｖｔｎ０より高い閾値電圧Ｖｔｎ１を有し得る。
【００２３】
図３Ｂは、４Ｔ  ＮＦＥＴのバックゲート−ソース間電圧（Ｖｗｓ）に対する電流を示している。バックゲート−ソース間電圧（Ｖｗｓ）はバックゲート１４０とソース１３０との間の電圧である。図３Ｂは２つの線を含んでいる。線３３０は、フロントゲート１１０が高い電源電圧（Ｖｄｄ）に固定されたときの電流−電圧伝達特性であり、線３４０は、フロントゲート１１０がグランド（すなわち、ゼロボルト）に固定されたときの電流−電圧伝達特性である。線３３０に見られるように、フロントゲート電圧がＶｇ＝Ｖｄｄであるとき、４Ｔ  ＮＦＥＴ１００は閾値電圧Ｖｔｎ２を有し得る。しかしながら、線３４０に見られるように、フロントゲート電圧がＶｇ＝０であるとき、４Ｔ  ＮＦＥＴ１００は、Ｖｔｎ２より高い閾値電圧Ｖｔｎ３を有し得る。
【００２４】
このように、４Ｔ  ＮＦＥＴ又はＰＦＥＴは、フロントゲート電圧、バックゲート電圧、又はこれら双方によって制御されることが可能である。
【００２５】
印加ゲート電圧及び／又は製造された閾値電圧に従って、４Ｔ  ＦＥＴは様々な異なるモードで動作し得る。ここでは２つの特別なモードを説明する。４Ｔ  ＦＥＴはフロントゲート電圧又は、バックゲート電圧の何れかに応答して低インピーダンス経路を提供するように動作し得る。このようなデバイスをここでは“単一ゲートディプレッション（ＳＤ）型デバイス”と呼ぶ。故に、ＳＤ型４Ｔ  ＮＦＥＴの場合、フロントゲート及びバックゲートの何れか又は双方のゲート−ソース間電圧が高バイアス電圧（例えば、ｐｎ接合の順バイアス電圧より低いがゼロより高い電圧）にあるとき、ＳＤ型４Ｔ  ＮＦＥＴはターンオンされる（すなわち、比較的低いインピーダンスの経路を提供する）ことが可能である。一方、フロントゲート及びバックゲートの双方がソースに対してゼロボルトにバイアスされるとき、チャネルが“ピンチオフ”し、ＳＤ型４Ｔ  ＮＦＥＴはターンオフされる（すなわち、ドレインとソースとの間に比較的高いインピーダンスの経路を提供する）。
【００２６】
ＳＤ型４Ｔ  ＮＦＥＴの動作を図３Ｃ及び３Ｄのグラフに示す。図３Ｃは、バックゲート（Ｖｗｓ）がゼロボルトにバイアスされるときでさえ、フロントゲート電圧（Ｖｇｓ）が、電源電圧ＶＤＤを超える必要なく、どのようにして高いドレイン電流を提供し得るかを示している。同様に、図３Ｄは、フロントゲート（Ｖｇｓ）がゼロボルトにバイアスされるときでさえ、バックゲート電圧（Ｖｗｓ）が、ＶＤＤより低いレベルで、どのようにして高いドレイン電流を提供し得るかを示している。
【００２７】
同様に、ＳＤ型４Ｔ  ＰＦＥＴの場合、フロントゲート及びバックゲートの双方のゲート−ソース間電圧が高バイアス電圧（例えば、ＶＤＤ）にあるとき、４Ｔ  ＰＦＥＴはターンオフされ得る。一方、フロントゲート及びバックゲートの何れか又は双方がソースに対して低い供給電圧（例えば、０Ｖ）（且つ、ｐｎ接合のターンオン電圧より低い電圧）にバイアスされるとき、ＳＤ型４Ｔ  ＰＦＥＴはターンオンされ得る。
【００２８】
４Ｔ  ＦＥＴはまた、電源電圧の範囲内のフロントゲート電圧及びバックゲート電圧双方に応答して低インピーダンス経路を提供するように動作し得る。このようなデバイスをここでは“単一ゲートエンハンスメント（ＳＥ）型デバイス”と呼ぶ。
【００２９】
故に、ＳＥ型４Ｔ  ＮＦＥＴの場合、フロントゲート及びバックゲートの双方のゲート−ソース間電圧が高バイアス電圧（例えば、ｐｎ接合の順バイアス電圧より低いがゼロより高い電圧）にあるとき、ＳＥ型４Ｔ  ＮＦＥＴはターンオンされ得る（すなわち、比較的低いインピーダンスの経路を提供する）。一方、一方のゲートがゼロボルトにバイアスされるとき、他方のゲート電圧（ＶＤＤの範囲内の有限の動作電圧を仮定する）にかかわらず、ＳＥ型４Ｔ  ＮＦＥＴはターンオフされたままとなり得る。
【００３０】
ＳＥ型４Ｔ  ＮＦＥＴの動作を図３Ｅ及び３Ｆのグラフに示す。図３Ｅは、バックゲート（Ｖｗｓ）がＶＤＤにバイアスされるときに、フロントゲート電圧（Ｖｇｓ）がどのようにして高いドレイン電流を提供し得るかを示している。しかしながら、バックゲート電圧（Ｖｗｓ）がゼロボルトにバイアスされる場合、フロントゲート電圧（Ｖｇｓ）は高いドレイン電流を提供するためには、電源電圧ＶＤＤを超えなければならなくなる。同様に、図３Ｆは、フロントゲート（Ｖｇｓ）がＶＤＤにバイアスされるときに、バックゲート電圧（Ｖｗｓ）がどのようにして高いドレイン電流を提供し得るかを示している。しかしながら、フロントゲートがゼロボルトにバイアスされるとき、バックゲート電圧（Ｖｗｓ）はＶＤＤより低いレベルで高いドレイン電流を提供することができない。
【００３１】
当然ながら、単一ゲートディプレッション型デバイス又は単一ゲートエンハンスメント型デバイスとしての４Ｔ  ＰＦＥＴの動作も上述の説明から理解される。すなわち、ＳＥ型４Ｔ  ＰＦＥＴでは、一方のゲートが低い供給電圧にバイアスされる場合、ＳＥ型４Ｔ  ＰＦＥＴは、他方のゲートを低い供給電圧に駆動することによってのみ、高いドレイン電流を提供することができる。後述するように、実施形態に従った４Ｔ  ＪＦＥＴは、単なるスイッチングモード（すなわち、オン又はオフ）でなく、中間モードで動作することも可能である。
【００３２】
このようにして、回路は相補型の４Ｔ  ＪＦＥＴデバイスを含むことができる。すなわち、ｎ導電型及びｐ導電型双方の４Ｔ  ＪＦＥＴデバイスが用いられ得る。
【００３３】
上述のように、相補型４Ｔ  ＦＥＴを用いることにより、論理関数を従来のＣＭＯＳアプローチより少ないデバイスで実装することが可能になる。以下の実施形態は具体的な論理回路を示すものである。しかしながら、当業者に理解されるように、これらの回路は数多くの取り得る形態の例であり、本発明はこれらの具体例に限定されるものではない。
【００３４】
図４Ａを参照して、一実施形態に従った２つのデバイスを含む２デバイス論理回路４００の回路図を説明する。論理回路４００は、４Ｔ  ＰＦＥＴ４１０及び４Ｔ  ＮＦＥＴ４２０を含む相補型４Ｔ  ＦＥＴを含んでいる。４Ｔ  ＰＦＥＴ４１０は、電源Ｖｄｄに接続されたソース、出力ノードＶｏｕｔに接続されたドレイン、第１の入力ノードＶｉｎ１に接続されたフロントゲート、及び第２の入力ノードＶｉｎ２に接続されたバックゲート（例えば、ウェル）を有し得る。４Ｔ  ＮＦＥＴ４２０は、グランド端子に接続されたソース、出力ノードＶｏｕｔに接続されたドレイン、第１の入力ノードＶｉｎ１に接続されたフロントゲート、及び第２の入力ノードＶｉｎ２に接続されたバックゲート（ウェル）、及び低供給電圧レベルＶｓｓに接続されたソースを有し得る。
【００３５】
第１の入力ノードＶｉｎ１は、４Ｔ  ＦＥＴ群（４１０及び４２０）の“フロントゲート”に接続されていると概念化されてもよい。第２の入力ノードＶｉｎ２は、４Ｔ  ＦＥＴ群（４１０及び４２０）の“バックゲート”に接続されていると概念化されてもよい。
【００３６】
論理回路４００に与えられる論理レベル及び論理回路４００から出力される論理レベルは、論理値の１は基本的に電源電圧Ｖｄｄ、論理値の０は基本的にグランド又はゼロボルトとし得る。２デバイス論理回路４００は、表１に示す真理値表に従って機能することができる。
【００３７】
【表１】
2009540771.tif 000002
表１から理解され得るように、２デバイス論理回路４００は、（他方の信号を一定レベルに維持することにより）１つの信号に対するインバータの論理関数を提供することが可能である。しかしながら、２つのデバイスのみを組み込んだ、この同一の論理回路４００は、ＮＡＮＤゲートとしても機能する。このことは、４つのトランジスタ（２つのｎチャネルＭＯＳＦＥＴ及び２つのｐチャネルＭＯＳＦＥＴ）を必要とする従来の相補型金属−酸化物−半導体（ＣＭＯＳ）ＮＯＲゲートとは著しく異なることである。このように、相補型４Ｔ  ＪＦＥＴデバイスを用いることにより、２デバイス論理回路４００は、ＣＭＯＳ実装より少ないトランジスタで等価な機能を実現することができる。斯くして、集積回路のサイズを従来のＣＭＯＳアプローチより縮小することが可能である。
【００３８】
理解されるように、上述の構成の４Ｔ  ＮＦＥＴ４２０は単一ゲートエンハンスメントモード型デバイスとして動作し、４Ｔ  ＰＦＥＴ４１０は単一ゲートディプレッションモード型デバイスとして動作する。
【００３９】
図４Ｂは、図４Ａと同様の他の２デバイス回路４４０を示している、しかしながら、図４Ｂにおいては、４Ｔ  ＰＦＥＴ４４２は単一ゲートディプレッション（ＳＤ）型デバイス、４Ｔ  ＮＦＥＴ４４４は単一ゲートエンハンスメント（ＳＥ）型デバイスとし得る。上述の説明から理解されるように、回路４４０はＮＯＲゲートとして動作することができる。この場合も、このデバイスは、４つのＭＯＳトランジスタを含むＣＭＯＳ実装と対照的に、２つの４Ｔ  ＦＥＴデバイスを含む。
【００４０】
図４Ｃを参照して、一実施形態に従った３つのデバイスを含む３デバイス論理回路４５０の回路図を説明する。論理回路４５０は、４Ｔ  ＰＦＥＴ４５２、第１の４Ｔ  ＮＦＥＴ４５４及び第２の４Ｔ  ＮＦＥＴ４５６を含む３つの４Ｔ  ＦＥＴを含んでいる。４Ｔ  ＰＦＥＴ４５２は、電源Ｖｄｄに接続されたソース、出力ノードＶｏｕｔに接続されたドレイン、第１の入力ノードＶｉｎ１に接続されたフロントゲート、及び第２の入力ノードＶｉｎ２に接続されたバックゲート（例えば、ウェル）を有し得る。
【００４１】
図４Ａ又は４Ｂの構成と異なり、図４Ｃの実施形態においては、４Ｔ  ＦＥＴは全てＳＤ型４Ｔ  ＦＥＴである。従って、第１の４Ｔ  ＮＦＥＴ４５４は、出力ノードＶｏｕｔに接続されたドレイン、４Ｔ  ＮＦＥＴ４５６のドレインに接続されたソース、並びに第１の入力ノードＶｉｎ１に接続されたフロントゲート及びバックゲートを有し得る。第２の４Ｔ  ＮＦＥＴ４５６は、低電源ノードＶｓｓに接続されたソース、並びに第２の入力ノードＶｉｎ２に接続されたフロントゲート及びバックゲートを有し得る。
【００４２】
この構成において、この３トランジスタ回路はＮＯＲゲートとして動作することができる。図４Ｄは、他の一実施形態に従った３デバイス論理回路４６０の回路図を示している。論理回路４６０は、第１の４Ｔ  ＰＦＥＴ４６２、第２の４Ｔ  ＰＦＥＴ４６４及び４Ｔ  ＮＦＥＴ４６６を含む３つの４Ｔ  ＦＥＴを含んでいる。第１の４Ｔ  ＰＦＥＴ４６２は、電源Ｖｄｄに接続されたソース、第２の４Ｔ  ＰＦＥＴ４６４のソースに接続されたドレイン、第１の入力ノードＶｉｎ１に接続されたフロントゲート、及び低論理レベル“ロジックＬＯＷ”に接続されたバックゲート（例えば、ウェル）を有し得る。第２の４Ｔ  ＰＦＥＴ４６４は、出力ノードＶｏｕｔに接続されたドレイン、第２の入力ノードＶｉｎ１に接続されたフロントゲート、及び“ロジックＬＯＷ”に接続されたバックゲートを有し得る。
【００４３】
この場合も図４Ａ及び４Ｂの構成と異なり、図４Ｄの実施形態においては、全ての４Ｔ  ＦＥＴが単一ゲートディプレッション型デバイスである。
【００４４】
この実施形態において、３トランジスタ回路はＮＡＮＤゲートとして動作することができる。このように、論理回路はＳＤ型４Ｔ  ＦＥＴのみで形成され得る。
【００４５】
ＳＥ型デバイス又はＳＤ型デバイスの何れかである４Ｔ  ＦＥＴの動作は、従来のＣＭＯＳ論理回路と、ここで開示される４Ｔ  ＦＥＴで形成された論理回路との間での比較的単純な移行を可能にする。そのような移行の一例を図４Ｅ−４Ｈに示す。
【００４６】
図４Ｅは、互いに並列に配置されたソース−ドレイン間経路を有する２つのＣＭＯＳ型ｐチャネルＭＯＳＦＥＴのロジック機能が、どのようにして単一のＳＤ型４Ｔ  ＰＦＥＴ４７０に変形され得るかを示している。同様に、図４Ｆは、互いに並列に配置されたソース−ドレイン間経路を有する２つのＣＭＯＳ型ｎチャネルＭＯＳＦＥＴのロジック機能が、どのようにして単一のＳＤ型４Ｔ  ＮＦＥＴ４７２に変形され得るかを示している。
【００４７】
図４Ｇは、互いに直列に配置されたソース−ドレイン間経路を有する２つのＣＭＯＳ型ｐチャネルＭＯＳＦＥＴのロジック機能が、どのようにして単一のＳＥ型４Ｔ  ＰＦＥＴ４７４に変形され得るかを示している。同様に、図４Ｈは、互いに直列に配置されたソース−ドレイン間経路を有する２つのＣＭＯＳ型ｎチャネルＭＯＳＦＥＴのロジック機能が、どのようにして単一のＳＥ型４Ｔ  ＮＦＥＴ４７６に変形され得るかを示している。
【００４８】
これらの例においては当然ながら、４Ｔ  ＦＥＴは、標準ＣＭＯＳレベルではなく上述の有限な電圧レベルの範囲内で動作するものと理解される。
【００４９】
図４Ｉは、６個のＭＯＳＦＥＴを含む３入力ＣＭＯＳ型ＮＡＮＤゲートが、どのようにして４つの４Ｔ  ＦＥＴを有する回路に変形され得るかを示している。具体的には、従来の３入力ＣＭＯＳ型ＮＡＮＤゲートは、高電源電圧と出力ノードとの間で互いに並列に配置されたソース−ドレイン間経路を有する３つのＰＭＯＳデバイスを含む。これら３つのＰＭＯＳデバイスは、互いに並列に配置されたソース−ドレイン間経路を有するＳＤ型４Ｔ  ＰＦＥＴ４９２及び４Ｔ  ＰＦＥＴ４９４に変形され得る。４Ｔ  ＰＦＥＴ４９４はＳＤ型デバイス又はＳＥ型デバイスの何れであってもよい。
【００５０】
同様に、従来の３入力ＣＭＯＳ型ＮＡＮＤゲートは、出力ノードと低電源ノードとの間で互いに並列に配置されたソース−ドレイン間経路を有する３つのＮＭＯＳデバイスを含む。これら３つのＮＭＯＳデバイスは、互いに直列に配置されたソース−ドレイン間経路を有するＳＥ型４Ｔ  ＮＦＥＴ４９６及び４Ｔ  ＮＦＥＴ４９８に変形され得る。４Ｔ  ＮＦＥＴ４９８はＳＤ型デバイス又はＳＥ型デバイスの何れであってもよい。
【００５１】
次に、図５を参照して、一実施形態に従った一層複合的な論理回路５００の回路図を説明する。複合的な論理回路５００は３つの入力端子（Ｖｉｎ１−Ｖｉｎ３）を有し、出力端子Ｖｏｕｔを介して出力信号を提供する。
【００５２】
複合的な論理回路５００は、４Ｔ  ＰＦＥＴ群（５１０及び５２０）と４Ｔ  ＮＦＥＴ群（５３０及び５４０）とを含み得る。なお、図５の構成において４Ｔ  ＦＥＴ群がそれぞれのフロントゲートのみによって制御されるとき、この回路構成は２入力ＮＡＮＤゲートの構成に従ったものとなる。しかしながら、１つ以上のデバイスがフロントゲート及びバックゲートの双方によって別々に制御されるとき、異なる回路機能が実現され得る。図示の例においては、４Ｔ  ＦＥＴ（５１０及び５３０）は基本的に、４Ｔ  ＮＦＥＴ５３０のソースが４Ｔ  ＮＦＥＴ５４０のドレインに接続されることを除いて、図４の２入力インバータ４００と同様に構成され得る。４Ｔ  ＦＥＴ（５１０及び５３０）のフロントゲートは第２の入力ノードＶｉｎ２に接続され得る。４Ｔ  ＦＥＴ（５１０及び５３０）のバックゲートは第３の入力ノードＶｉｎ３に接続され得る。４Ｔ  ＰＦＥＴ５２０は、電源Ｖｄｄに接続されたソース、出力ノードＶｏｕｔに接続されたドレイン、及び第１の入力ノードＶｉｎ１に接続されたフロントゲートを有し得る。４Ｔ  ＮＦＥＴ５４０は、ＪＦＥＴ５３０のソースに接続されたドレイン、グランドに接続されたソース、及び第１の入力ノードＶｉｎ１に接続されたフロントゲートを有し得る。
【００５３】
なお、４Ｔ  ＦＥＴ（５２０及び５４０）は、３端子モードで動作するように構成されることが可能である。例えば、４Ｔ  ＰＦＥＴ５２０は、フロントゲートがデバイスの動作を制御することを可能にするよう、グランドに接続されたバックゲートを有していてもよい。同様に、４Ｔ  ＮＦＥＴ５４０は、フロントゲートがデバイスの動作を制御することを可能にするよう、高電源電圧Ｖｄｄに接続されたバックゲートを有していてもよい。
【００５４】
複合的な論理回路５００は、表２に示す真理値表に従って動作することができる。
【００５５】
【表２】
2009540771.tif 000003
表２の真理値表のブール論理式は：
【００５６】
【数１】
2009540771.tif 000004
である。
【００５７】
このように、相補型４Ｔ  ＦＥＴを用いて、ＭＯＳ型デバイスと比較してデバイス電流が遙かに低減され得る様々な静的論理ゲート機能を作り出すことができる。
【００５８】
本発明は静的論理の実装に限定されない。他の実施形態は動的論理回路に向けられ得る。数多くの取り得る動的論理回路のうちの１つを、図６の回路図６００にて説明する。
【００５９】
動的論理ゲート６００は、クロック信号とともに、第１から第４の入力ノードＶｉｎ１−Ｖｉｎ４を介して入力信号を受信し得る。出力ノードＶｏｕｔに出力信号がもたらされる。代替的に、４Ｔ  ＰＦＥＴ６１０は、Ｖｄｄに接続されたバックゲートを有してもよい。動的論理ゲート６００は、４Ｔ  ＰＦＥＴ６１０、多数の４Ｔ  ＮＦＥＴ（６２０、６３０及び６４０）、放電用４Ｔ  ＮＦＥＴ６５０、及びインバータＩＶ６００を含み得る。
【００６０】
４Ｔ  ＰＦＥＴ６１０は、ともにクロック入力ｃｌｏｃｋに接続されたフロントゲート及びバックゲート、電源Ｖｄｄに接続されたソース、並びにインバータＩＶ６００の入力に接続されたドレインを有し得る。４Ｔ  ＮＦＥＴ６２０は、インバータＩＶ６００の入力に接続されたドレイン、４Ｔ  ＮＦＥＴ６３０のドレインに接続されたソース、及び第４の入力ノードＶｉｎ４に接続されたフロントゲートを有し得る。４Ｔ  ＮＦＥＴ６３０は、第２の入力ノードＶｉｎ２に接続されたフロントゲート、第３の入力ノードＶｉｎ３に接続されたバックゲート、及び４Ｔ  ＮＦＥＴ６４０のドレインに接続されたソースを有し得る。４Ｔ  ＮＦＥＴ６４０は、第１の入力ノードＶｉｎ１に接続されたフロントゲート、及び４Ｔ  ＮＦＥＴ６５０のドレインに接続されたソースを有し得る。４Ｔ  ＮＦＥＴ６５０は、ともにクロックノードｃｌｏｃｋに接続されたフロントゲート及びバックゲート、並びにグランドに接続されたソースを有し得る。代替的に、４Ｔ  ＮＦＥＴ６５０は、グランドに接続されたバックゲートを有していてもよい。
【００６１】
４Ｔ  ＮＦＥＴ６２０及び６４０はまた、上述のように３端子モードで動作するように構成されてもよい。
【００６２】
インバータＩＶ６００は出力ノードＶｏｕｔに出力信号を提供する。
【００６３】
図６をなおも参照するに、動的論理ゲート６００はドミノ型の論理回路を形成することができる。ノードｃｌｏｃｋのクロック信号が低い論理レベルであるとき、４Ｔ  ＰＦＥＴ６１０が低インピーダンス状態になり、インバータＩＶ６００の入力が高いレベルまでプリチャージされるとともに、４Ｔ  ＮＦＥＴ６５０が高インピーダンス状態になる。その後、ノードｃｌｏｃｋのクロック信号が高い論理レベルへと変化するとき、４Ｔ  ＰＦＥＴ６１０は高インピーダンス状態に置かれ、４Ｔ  ＮＦＥＴ６５０は低インピーダンス状態に置かれる。４Ｔ  ＮＦＥＴ６５０が低インピーダンス状態にあると、残りの４Ｔ  ＮＦＥＴ（６２０、６３０及び６４０）は、入力ノードＶｉｎ１−Ｖｉｎ４の論理値に従って、プリチャージャ（高）状態にあるインバータＩＶ６００の入力を低いレベルまで引き下げるか、維持するかの何れかを行うことができる。
【００６４】
動的論理ゲート６００は、Ｖｉｎ１＝Ａ、Ｖｉｎ２＝Ｂ、Ｖｉｎ３＝Ｃ、Ｖｉｎ４＝Ｄ、そしてＶｏｕｔ＝Ｑとして、論理関数：
【００６５】
【数２】
2009540771.tif 000005
を形成することができる。
【００６６】
しかしながら、その他の４Ｔ  ＮＦＥＴの何れか（例えば、６２０又は６４０）を４端子モードで動作するように構成することにより、更なる複合的な論理関数が実現され得る。数多くの取り得る論理関数のうちの１つとして、４Ｔ  ＮＦＥＴ６４０がそのバックゲートに入力信号（Ｅ）を受信するように変更され、且つ４Ｔ  ＮＦＥＴ６２０がそのバックゲートに入力信号（Ｆ）を受信するように変更される場合、論理関数：
【００６７】
【数３】
2009540771.tif 000006
を有する、より複合的な動的論理ゲートが作り出され得る。
【００６８】
図６に例示したような動的論理ゲートは、より少ないデバイス（ＪＦＥＴ）を用いて複合的なロジック機能を形成するという利点を有する。また、４Ｔ  ＦＥＴ（例えば、６５０）を、論理決定用デバイス（例えば、６２０、６３０及び６４０）に直列に形成された機能有効化デバイスとして設けることにより、誤作動や電力消費が抑制され得る。
【００６９】
次に、図７を参照して、一実施形態に従った動的論理ゲート７００を回路図にて説明する。
【００７０】
動的論理ゲート７００は、クロック入力ｃｌｏｃｋにてクロック信号を受信し、第１から第４の入力ノードＶｉｎ１−Ｖｉｎ４にて入力信号を受信し、出力信号Ｖｏｕｔを提供し得る。動的論理ゲート７００は、４Ｔ  ＰＦＥＴ７１０、４Ｔ  ＮＦＥＴ群（７２０、７３０及び７４０）、及びインバータＩＶ７００を含み得る。
【００７１】
４Ｔ  ＰＦＥＴ７１０は、電源ノードＶｄｄに接続されたソース、インバータＩＶ７００の入力に接続されたドレイン、並びにともにクロックノードｃｌｏｃｋに結合されたフロントゲート及びバックゲートを有し得る。４Ｔ  ＮＦＥＴ７２０は、インバータＩＶ７００の入力に接続されたドレイン、４Ｔ  ＮＦＥＴ７３０のドレインに接続されたソース、入力ノードＶｉｎ４に接続されたフロントゲート、及び入力ノードＶｉｎ３に接続されたバックゲートを有し得る。４Ｔ  ＮＦＥＴ７３０は、入力ノードＶｉｎ１に接続されたフロントゲート、入力ノードＶｉｎ２に接続されたバックゲート、及び４Ｔ  ＮＦＥＴ７４０のドレインに接続されたソースを有し得る。４Ｔ  ＮＦＥＴ７４０は、ともにクロックノードｃｌｏｃｋに接続されたフロントゲート及びバックゲート、並びにグランドに接続されたソースを有し得る。インバータＩＶ７００はノードＶｏｕｔに出力信号を提供し得る。
【００７２】
動的論理ゲート７００は、図６の動的論理ゲート６００と同様に、ノードｃｌｏｃｋのクロック信号によってクロッキングされるドミノ型の論理回路として動作する。しかしながら、ノードＶｉｎ１の入力信号が“Ａ”に相当し、ノードＶｉｎ２の入力信号が“Ｂ”に相当し、ノードＶｉｎ４の入力信号が“／Ａ”（Ａの反転）に相当し、且つノードＶｉｎ３の入力信号が“／Ｂ”（Ｂの反転）に相当する場合、動的論理ゲートは排他的ＯＲ（ＸＯＲ）ゲートを形成することが可能である。そのようなゲートは、排他的ＯＲ（ＸＯＲ）関数として広く知られた関係：
【００７３】
【数４】
2009540771.tif 000007
に従って機能することができる。
【００７４】
本発明は、単一の閾値電圧で動作するデバイスを有する論理回路に限定されない。１つのゲート（例えば、バックゲート又はフロントゲート）を変更することにより、４Ｔ  ＦＥＴの閾値電圧を変化させることはできる。この技術を実装する数多くの取り得る回路のうちの１つを図８Ａ−８Ｃに示す。図８Ａは、標準ＭＯＳＦＥＴ技術で実現される従来のデータスイッチ８００の一部を示している。データＸを反転バッファＢ８０へと導くため、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＴ８０及びＴ８１が用いられる。反転バッファＢ８０は、反転バッファＢ８０への入力電圧が該反転バッファのスイッチング閾値（Ｖｓ）を超えるとき、出力値のレベルを切り替える。データＸが高電源電圧Ｖｄｄ（ｃｏｎｖ）まで上昇すると、反転バッファＢ８０の入力における電圧はＶｄｄ（ｃｏｎｖ）−Ｖｔｈとなる。ただし、ＶｔｈはトランジスタＴ８０及びＴ８１の閾値電圧である。電圧Ｖｄｄ（ｃｏｎｖ）は、様々な実施形態において参照されるＶＤＤと異なり、従来の高電源電圧のレベルである。［Ｖｄｄ（ｃｏｎｖ）−Ｖｔｈ］＞Ｖｓであると、反転バッファは出力値を切り替える。
【００７５】
図８Ｂは、本発明の一実施形態に従ったデータスイッチを示している。図８Ｂにおいては、単一の４Ｔ  ＮＦＥＴデバイスが２つのＮＭＯＳトランジスタの代わりに用いられ得る。図示の例において、データスイッチ８０２は、入力ノード（データＸ）と反転バッファＢ０の入力との間に結合されたソース−ドレイン間経路を有する４Ｔ  ＮＦＥＴ（Ｔ０）を含んでいる。入力Ｖａ及びＶｂを用いてフロントゲート及び／又はバックゲートを選択的にバイアスすることによって４Ｔ  ＮＦＥＴ（Ｔ０）の閾値電圧を変化させることにより、多重化動作が達成され得る。図示した具体的な例においては、４Ｔ  ＮＦＥＴが示す閾値電圧を変更するよう、バックゲートが電位Ｖｂでバイアスされ得る。より詳細には、バックゲートのバイアス電圧Ｖｂが低い（Ｌｏｗ）とき、閾値電圧（Ｖｔｈ）は比較的高くなり、それにより得られる反転バッファＢ０への最大入力電圧（Ｖｉｎ）は：
Ｖｂ＝Ｌｏｗ，Ｖｔｈ＝Ｖｔ＿ｈｉｇｈ，Ｖｉｎ＿１＝Ｖｄｄ−Ｖｔ＿ｈｉｇｈ
のように制限され得る。このバイアス処理において、Ｖｉｎ＿１＜Ｖｓである場合、反転バッファＢ０は切替えを行わない。
【００７６】
しかしながら、バックゲートのバイアス電圧Ｖｂが高い（Ｈｉｇｈ）とき、閾値電圧（Ｖｔｈ）は比較的低くなり、それにより得られる反転バッファＢ０への入力電圧（Ｖｉｎ）は：
Ｖｂ＝Ｈｉｇｈ，Ｖｔｈ＝Ｖｔ＿ｌｏｗ，Ｖｉｎ＿２＝Ｖｄｄ−Ｖｔ＿ｌｏｗ
（ただし、Ｖｔ＿ｈｉｇｈ＞Ｖｔ＿ｌｏｗ）
のように増大され得る。このバイアス処理において、Ｖｉｎ＿２＞Ｖｓである場合、反転バッファＢ０は状態を切替える。
【００７７】
図８Ｃは、図８Ｂに示したような回路の応答を示している。
【００７８】
このように、回路の４Ｔ  ＪＦＥＴデバイスに閾値電圧変化を導入するよう、何れかのゲート（例えば、フロントゲート又はバックゲート）がバイアスされてもよい。
【００７９】
次に、図９Ａを参照するに、一実施形態に従った他の回路９００が示されている。図９Ａは、４対１マルチプレクサ（ＭＵＸ）の一例を示している。４対１ＭＵＸ９００は２対１ＭＵＸ９０２、９０４及び９０６を含み得る。４対１ＭＵＸ９００は、入力信号（Ｘ０−Ｘ３）を受信し、信号（Ａ０及びＡ１）を選択し、出力信号ＯＵＴを提供する。２対１ＭＵＸ９０２は、入力信号（Ｘ０及びＸ１）を受信し、信号Ａ０を選択し、２対１ＭＵＸ９０６への１つの入力として出力を提供する。２対１ＭＵＸ９０４は、入力信号（Ｘ２及びＸ３）を受信し、信号Ａ０を選択し、２対１ＭＵＸ９０６への他の１つの入力として出力を提供する。２対１ＭＵＸ９０６は、選択信号Ａ１を受信し、出力信号ＯＵＴを提供する。
【００８０】
４対１ＭＵＸ９００は、選択信号（Ａ０−Ａ１）の値に従って、４つの入力信号（Ｘ０−Ｘ３）のうちの１つを出力信号ＯＵＴへと渡すよう動作することができる。
【００８１】
続いて図９Ｂを参照して、従来のＣＭＯＳ型４対１ＭＵＸ９１０の回路図を説明する。従来のＣＭＯＳ型４対１ＭＵＸ９１０は、４対１マルチプレクサ９００と同一のロジック機能を有する。
【００８２】
従来のＣＭＯＳ型４対１マルチプレクサ９１０は２対１ＭＵＸ９０２ｂ、９０４ｂ及び９０６ｂを含む。従来のＣＭＯＳ型４対１ＭＵＸ９１０は、入力信号（Ｘ０−Ｘ３）を受信し、信号（Ａ０、／Ａ０、及びＡ１、／Ａ１）を相補的に選択し、出力信号ＯＵＴを提供する。２対１ＭＵＸ９０２ｂは、入力信号（Ｘ０及びＸ１）を受信し、信号（Ａ０及び／Ａ０）を相補的に選択し、２対１ＭＵＸ９０６ｂへの１つの入力として出力を提供する。２対１ＭＵＸ９０４ｂは、入力信号（Ｘ２及びＸ３）を受信し、信号（Ａ０及び／Ａ０）を相補的に選択し、２対１ＭＵＸ９０６ｂへの他の１つの入力として出力を提供する。２対１ＭＵＸ９０６ｂは、相補的な選択信号（Ａ１及び／Ａ１）を受信し、出力信号ＯＵＴを提供する。
【００８３】
続いて図９Ｃを参照して、一実施形態に従った４対１ＭＵＸ９３０の回路図を説明する。４対１マルチプレクサ９３０は４Ｔの相補型ＦＥＴを用いる。
【００８４】
４対１ＭＵＸ９３０は、入力信号（Ｘ０−Ｘ３）を受信し、信号（Ａ０、／Ａ０、及びＡ１、／Ａ１）を相補的に選択し、出力信号ＯＵＴを提供する。４対１ＭＵＸ９３０は、図９Ａ及び９Ｂの４対１マルチプレクサ（９００及び９１０）と同一のロジック機能を有する。
【００８５】
４対１ＭＵＸ９３０は、４Ｔ  ＮＦＥＴ９３２、９３４、９３６及び９３８と、バッファ９４０とを含み得る。４Ｔ  ＮＦＥＴ（９３２、９３４、９３６及び９３８）は各々、フロントゲート及びバックゲートを有する４端子ｎチャネルＪＦＥＴとし得る。
【００８６】
４Ｔ  ＮＦＥＴ９３２は、選択信号Ａ０を受信するように接続されたフロントゲート、入力信号Ｘ０を受信するように接続された第１のドレイン／ソース、及びバッファ９４０の入力に接続された第２のドレイン／ソースを有し得る。４Ｔ  ＮＦＥＴ９３４は、選択信号／Ａ０を受信するように接続されたフロントゲート、選択信号Ａ１を受信するように接続されたバックゲート、入力信号Ｘ１を受信するように接続された第１のドレイン／ソース、及びバッファ９４０の入力に接続された第２のドレイン／ソースを有し得る。４Ｔ  ＮＦＥＴ９３６は、選択信号Ａ０を受信するように接続されたフロントゲート、選択信号／Ａ１を受信するように接続されたバックゲート、入力信号Ｘ２を受信するように接続された第１のドレイン／ソース、及びバッファ９４０の入力に接続された第２のドレイン／ソースを有し得る。４Ｔ  ＮＦＥＴ９３８は、選択信号／Ａ０を受信するように接続されたフロントゲート、選択信号／Ａ１を受信するように接続されたバックゲート、入力信号Ｘ３を受信するように接続された第１のドレイン／ソース、及びバッファ９４０の入力に接続された第２のドレイン／ソースを有し得る。バッファ９４０は出力信号ＯＵＴを提供する。
【００８７】
４入力マルチプレクサ９３０は、表３に示す真理値表に従って動作することができる。
【００８８】
【表３】
2009540771.tif 000008
見てとれるように、４対１マルチプレクサ９３０は、従来のＣＭＯＳ型４対１マルチプレクサ９１０と比較してデバイス数を大幅に削減し得る。
【００８９】
本発明の様々な実施形態はまた、特定のノード群を高インピーダンス状態とするために使用され得る。そのような回路の一例を図１０に示す。
【００９０】
図１０は、一実施形態に従った３ステートドライバ１０００の回路図を示している。
【００９１】
３ステートドライバ１０００は、入力信号Ｖｉｎ、３ステート有効化信号Ｖｔｒｉｓｔａｔｅを受信し、出力信号ＯＵＴを提供する。３ステートドライバ１０００は４Ｔ  ＮＦＥＴ１０１０及び４Ｔ  ＰＦＥＴ１０２０を含み得る。４Ｔ  ＮＦＥＴ１０１０は、入力信号Ｖｉｎを受信するように接続されたフロントゲート、相補３ステート有効化信号／Ｖｔｒｉｓｔａｔｅを受信するように接続されたバックゲート、出力信号Ｖｏｕｔに接続されたドレイン、及びグランドに接続されたソースを有する。４Ｔ  ＰＦＥＴ１０２０は、入力信号Ｖｉｎを受信するように接続されたフロントゲート、３ステート有効化信号Ｖｔｒｉｓｔａｔｅを受信するように接続されたバックゲート、電源Ｖｄｄに接続されたソース、及び出力信号Ｖｏｕｔに接続されたドレインを有する。
【００９２】
３ステートドライバ１０００は、３ステート有効化信号Ｖｔｒｉｓｔａｔｅが論理的なｌｏｗであり且つ相補３ステート有効化信号／Ｖｔｒｉｓｔａｔｅが論理的なｈｉｇｈであるとき、ドライバ／インバータとして動作することが可能である。しかしながら、３ステート有効化信号Ｖｔｒｉｓｔａｔｅが論理的なｈｉｇｈであり且つ相補３ステート有効化信号／Ｖｔｒｉｓｔａｔｅが論理的なｌｏｗであるときには、４Ｔ  ＦＥＴ１０２０及び１０１０が高インピーダンス状態に置かれ得るので、３ステートドライバ１０００は３ステート状態になり得る。
【００９３】
このように、相補型４Ｔ  ＦＥＴは、回路ノードを高インピーダンス状態に置くために使用され得る。
【００９４】
本発明はまた、データ値の動的記憶に使用され得る。そのような一例を図１１Ａに示す。
【００９５】
図１１Ａは、一実施形態に従ったフリップフロップ１１００の回路図である。
【００９６】
フリップフロップ１１００は、ノードＮ３及びＮ４それぞれの入力として入力信号Ｖｉｎ１及びＶｉｎ２を受信し得る。フリップフロップ１１００は４Ｔ  ＮＦＥＴ（１１２０及び１１４０）及び４Ｔ  ＰＦＥＴ（１１１０及び１１３０）を含んでいる。４Ｔ  ＰＦＥＴ１１１０は、ノードＮ３に接続されたフロントゲート、内部ラッチノードＮ２に接続されたバックゲート、電源電圧Ｖｄｄに接続されたソース、及び内部ラッチノードＮ１に接続されたドレインを有している。４Ｔ  ＮＦＥＴ１１２０は、ノードＮ３に接続されたフロントゲート、内部ラッチノードＮ２に接続されたバックゲート、グランドに接続されたソース、及び内部ラッチノードＮ１に接続されたドレインを有している。４Ｔ  ＰＦＥＴ１１３０は、ノードＮ４に接続されたフロントゲート、内部ノードＮ１に接続されたバックゲート、電源電圧Ｖｄｄに接続されたソース、及び内部ノードＮ２に接続されたドレインを有している。４Ｔ  ＮＦＥＴ１１４０は、ノードＮ４に接続されたフロントゲート、内部ノードＮ１に接続されたバックゲート、内部ラッチノードＮ２に接続されたドレイン、及びグランドに接続されたソースを有している。
【００９７】
４Ｔ  ＪＦＥＴ（１１１０及び１１２０）は第１の反転回路を形成し、４Ｔ  ＪＦＥＴ（１１３０及び１１４０）は第２の反転回路を形成する。第１の反転回路は、第２の反転回路のバックゲートにおける入力への出力として内部ノードＮ１を提供し、第２の反転回路は、第１の反転回路のともに結合されたバックゲートにおける入力への出力として内部ノードＮ２を提供し得る。斯くして、ラッチ回路が形成され得る。
【００９８】
理解されるように、入力信号（Ｖｉｎ１及びＶｉｎ２）の何れか又は双方は、相補的な形態をしており、フリップフロップ１１００にデータ値を書き込むために使用され得る。
【００９９】
図１１Ｂは、図１１Ａに示したようなフリップフロップの１つの具体的用途を示している。図１１Ｂは２ポートメモリセル１１５０のブロック図である。図示した例において、２ポートメモリセル１１５０は、図１１Ａに示したようなフリップフロップ１１００を含み得る。このフリップフロップ１１００は、４Ｔ  ＮＦＥＴ１１５６によってビット線／ＢＬ２に接続されたノードＮ１、４Ｔ  ＮＦＥＴ１１５２によってビット線ＢＬ２に接続されたノードＮ２、４Ｔ  ＮＦＥＴ１１５４によってビット線ＢＬ１に接続されたノードＮ３、及び４Ｔ  ＮＦＥＴ１１５８によってビット線／ＢＬ１に接続されたノードＮ４を含み得る。
【０１００】
デバイス１１５２及び１１５６は、ともに第１のワード線１１６２に接続されたゲートを有し得る。デバイス１１５４及び１１５８は、ともに第２のワード線１１６０に接続されたゲートを有し得る。このような構成において、フリップフロップ１１００は、ワード線１１６２並びにビット線ＢＬ１及び／ＢＬ１を介した、あるいはワード線１１６０並びにビット線ＢＬ２及び／ＢＬ２を介した読み出し・書き込み操作のためにアクセスされることができる。
【０１０１】
本発明はまた、相異なる周期的な信号間のズレを検出するために使用され得る。そのような実施形態は、４Ｔ  ＦＥＴの双方の端子を効果的に利用し得る。そのような構成の一例を図１２Ａ−１２Ｄに示す。
【０１０２】
図１２Ａを参照して、一実施形態に従った進み位相検出器１２００の回路図を説明する。
【０１０３】
進み位相検出器１２００は、クロック信号ＣＬＫ及び基準クロック信号／ＣＬＫＲを受信し、進み信号／ＬＥＡＤを提供し得る。進み位相検出器１２００は４Ｔ  ＮＦＥＴ１２０２及び負荷１２０４を含み得る。４Ｔ  ＮＦＥＴ１２０２は、フロントゲートでクロック信号ＣＬＫを受信し、バックゲートで基準クロック信号／ＣＬＫＲを受信し得る。４Ｔ  ＦＥＴ１２０２は、グランドに接続されたソース、及び進み信号／ＬＥＡＤを提供するように接続されたドレインを有し得る。負荷１２０４は電源Ｖｄｄと進み信号／ＬＥＡＤを提供するノードとの間に接続され得る。
【０１０４】
図１２Ｂを参照して、一実施形態に従った遅れ位相検出器１２１０の回路図を説明する。
【０１０５】
遅れ位相検出器１２１０は、クロック信号／ＣＬＫ及び基準クロック信号ＣＬＫＲを受信し、遅れ信号／ＬＡＧを提供し得る。遅れ位相検出器１２１０は４Ｔ  ＮＦＥＴ１２１２及び負荷１２１４を含み得る。４Ｔ  ＮＦＥＴ１２１２は、フロントゲートでクロック信号／ＣＬＫを受信し、バックゲートで基準クロック信号ＣＬＫＲを受信し得る。４Ｔ  ＮＦＥＴ１２１２は、グランドに接続されたソース、及び遅れ信号／ＬＡＧに接続されたドレインを有し得る。負荷１２１４は電源Ｖｄｄと遅れ信号／ＬＡＧを提供するノードとの間に接続され得る。
【０１０６】
続いて図１２Ｃを参照して、図１２Ａの進み位相検出器１２００の動作を示すタイミング図を説明する。クロック信号ＣＬＫが基準クロック信号ＣＬＫＲ（基準クロック信号／ＣＬＫＲは基準クロック信号ＣＬＫＲを反転したもの）に対して進んでいるとき、４Ｔ  ＮＦＥＴ１２０２がターンオンされ、進み信号／ＬＥＡＤは進みの時間量の間だけ低くなる。
【０１０７】
次に図１２Ｄを参照して、遅れ位相検出器１２１０の動作を示すタイミング図を説明する。クロック信号ＣＬＫ（クロック信号／ＣＬＫはクロック信号ＣＬＫを反転したもの）が基準クロック信号ＣＬＫＲに対して遅れているとき、４Ｔ  ＮＦＥＴ１２１２がターンオンされ、遅れ信号／ＬＡＧは遅れの時間量の間だけ低くなる。
【０１０８】
様々な実施形態は更に、論理ブロック制御回路を含むことができる。
【０１０９】
図１３Ａを参照して、一実施形態に従ったデュアルモード論理回路１３００をブロック図にて説明する。デュアルモード論理回路１３００は、低電力論理回路１３１０及び可変速度論理回路１３２０を含み得る。低電力論理回路１３１０はタイミング信号を受信し、イネーブル信号を提供し得る。可変速度論理回路１３２０はＥｎａｂｌｅ（イネーブル）信号及び論理入力を受信し、論理入力の論理値に基づいた１つ以上の出力を提供し得る。
【０１１０】
続いて、図１３Ｂを参照して、一実施形態に従ったデュアルモード論理回路１３００の動作を示すタイミング図を説明する。タイミング信号がアクティブでないとき、低電力論理回路１３１０は非アクティブレベルのイネーブル信号を提供する。例えば、集積回路が低電力モードにあり且つ／或いは低電力論理回路１３１０が如何なる有効な信号をも出力していないとき、イネーブル信号は非アクティブにされ得る。
【０１１１】
イネーブル信号が低い論理レベルにあるとき、可変速度論理回路１３２０は低電力モード又は低速モードで動作することができる。
【０１１２】
対照的に、タイミング信号がアクティブであるとき、低電力論理回路１３１０はアクティブなイネーブル信号を提供することができる。例えば、集積回路が高電力モードにあり且つ／或いは低電力論理回路１３１０が有効な信号を出力しているとき、イネーブル信号はアクティブにされ得る。
【０１１３】
イネーブル信号がアクティブであるとき、可変速度論理回路１３２０は低速モードから高速モード（すなわち、より高いスイッチング電流）に切り替わることができる。斯くして、タイミングが重要でないとき、又は論理入力が安定化していないとき、可変速度論理回路１３２０は低電力モードで動作してもよく、例えば、電力消費が削減され得る。
【０１１４】
可変速度論理回路１３２０は４Ｔ  ＦＥＴデバイスを含み、選択されたＪＦＥＴデバイスの駆動強度を調節するため、該選択されたデバイスの１つのゲート（好ましくは、バックゲート）にイネーブル信号（又は、デバイスの導電型に応じて、その反転）が供給され得る。斯くして、高速論理回路の電力消費及び速度は所定時に増大され得る。
【０１１５】
次に、図１４を参照するに、図１３Ａに１３２０として示したようなデュアルモードロジックの一例１４００が示されている。デュアルモードロジック１４００は、４Ｔ  ＰＦＥＴグループ１４０２及び４Ｔ  ＮＦＥＴグループ１４０４を含み得る。グループ１４０２内では、各４Ｔ  ＰＦＥＴの一方のゲートが入力信号を受信し、あるいは内部論理ノードに接続され、所望の機能を提供する。同時に、各４Ｔ  ＰＦＥＴの他方のゲートが、２つの低いバイアス電圧ＶｂｉａｓＬＯ１又はＶｂｉａｓＬＯ２のうちの一方にスイッチング回路１４０６によって接続され得る。低いバイアス電圧ＶｂｉａｓＬＯ２はＶｂｉａｓＬＯ１より電位的に低くされ得る。
【０１１６】
なおも図１４を参照するに、グループ１４０４内では、各４Ｔ  ＮＦＥＴの一方のゲートが入力信号を受信し、あるいは内部論理ノードに接続され、所望の機能を提供する。同時に、各４Ｔ  ＮＦＥＴの他方のゲートが、２つの高いバイアス電圧ＶｂｉａｓＨＩ１又はＶｂｉａｓＨＩ２のうちの一方にスイッチング回路１４０８によって接続され得る。高いバイアス電圧ＶｂｉａｓＨＩ２はＶｂｉａｓＨＩ１より電位的に高くされ得る。
【０１１７】
各スイッチング回路１４０６及び１４０８は、信号イネーブル及びその相補形の／イネーブルに基づいて対応するバイアス電圧に低インピーダンス経路を提供し得る。
【０１１８】
斯くして、第１の動作モード（例えば、低電力モード、低速モード）では、４Ｔ  ＦＥＴ群は、ゲート電圧ＶｂｉａｓＬＯ１及びＶｂｉａｓＨＩ１により作用されるチャネル導電率を有し得る。しかしながら、第２の動作モード（例えば、高電力モード、高速モード）では、４Ｔ  ＦＥＴ群は、第１の動作モードよりチャネル導電率を高めることが可能なゲート電圧ＶｂｉａｓＬＯ２及びＶｂｉａｓＨＩ２により作用されるチャネル導電率を有し得る。
【０１１９】
なお、実施形態に従った４Ｔ  ＪＦＥＴデバイスは、ゲートとソース／ドレインとの間にｐｎ接合を含み得る。従って、これらの接合を順バイアスすることを防止するため、電源電圧は０．６Ｖ以下に設定されてもよい。電源電圧は０．６Ｖより実質的に低くされてもよい。
【０１２０】
本発明の他の実施形態によれば、４Ｔ  ＪＦＥＴデバイスは、以下に限られないが、信号生成及び／又は信号処理を含む様々な用途のためのアナログ回路を形成することができる。そのような実施形態の数多くの取り得る例のうちの２つを図１５及び１６に示す。
【０１２１】
図１５を参照するに、振幅変調（ＡＭ）回路１５００がブロック図にて示されている。ＡＭ回路１５００は、４Ｔ  ＮＦＥＴ１５０２、フロントゲート用の第１のバイアス回路１５０４、バイアス／負荷回路１５０６、及びバックゲート用の第２のバイアス回路１５０８を含み得る。バイアス回路１５０４、１５０６及び１５０８は、４Ｔ  ＮＦＥＴ１５０２を線形モードで動作するようにバイアスすることが可能である。線形モード領域とは、ドレイン電流が入力電圧に線形に比例することを意味する。
【０１２２】
４Ｔ  ＮＦＥＴは、フロントゲートにて第１の入力信号Ｖｉ１を受信し、バックゲートにて第２の入力信号Ｖｉ２を受信し、ドレインとバイアス／負荷回路１５０６との間のノードに出力信号Ｖｏｕｔを提供する。
【０１２３】
図１５の回路の動作を図１６に示す。信号Ｖｉ１は周期的な搬送信号とし得る。信号Ｖｉ２はデータ信号とし得る。データ信号Ｖｉ２が変化すると、それに対応して４Ｔ  ＮＦＥＴのチャネルインピーダンスも変化する。その結果、４Ｔ  ＮＦＥＴ１５０２のドレインに引き出される電流（ひいては、バイアス／負荷回路１５０６によって生成される電位）が変化することになり、入力信号が変調され、振幅変調された出力信号Ｖｏｕｔが生成される。ドレイン電流（Ｉｄ）は関係：
Ｉｄ＝Ｋ１Ｖｉ１＋Ｋ２Ｖｉ２
に従い得る。ただし、Ｋ１はフロントゲートに関する線形伝達特性であり、Ｋ２はバックゲートに関する線形伝達特性である。
【０１２４】
当然ながら、この実施形態は、線形動作モードで動作する４Ｔ  ＪＦＥＴデバイスを有することに限定されない。他の実施形態は、非線形モードで動作する４Ｔ  ＪＦＥＴデバイスを含んでもよい。数多くの取り得る例のうちの１つを図１７に示す。
【０１２５】
図１７は、一段の増幅器／復調器回路１７００を示しており、回路１７００は、４Ｔ  ＮＦＥＴ１７０２、第１のバイアス回路１７０４、バイアス／負荷回路１７０６、第２のバイアス回路１７０８、及びフィルタ回路１７１０を有している。
【０１２６】
図１７の構成においては、４Ｔ  ＮＦＥＴは非線形モードで動作するようにバイアスされ得る。従った、ドレイン電流は関係：
Ｉｄ＝Ｋ１Ｖｉ１ａ＋Ｋ２Ｖｉ２ｂ
に従う。ただし、ａ≠１且つｂ≠１である。
【０１２７】
入力信号が以下のように変化することにより、以下のような４Ｔ  ＮＦＥＴ１７０２のドレイン電圧（Ｖｏ１）がもたらされる：
Ｖｉ１＝Ｖ０１ｓｉｎ（ω１ｔ＋φ１）、
Ｖｉ２＝Ｖ０２ｓｉｎ（ω２ｔ＋φ２）、
Ｖｏ１＝ｆ｛（ω１＋ω２），（ω１−φ２），・・・｝。
【０１２８】
そして、フィルタ回路１７１０が信号Ｖｏ１をフィルタリングし、所望の周波数成分を出力する。単なる一例として、フィルタ回路１７１０は低域通過フィルタをして動作し、以下の出力信号Ｖｏ２を生成する：
Ｖｏ２＝ｆ（ω１−ω２）
他の例では、フィルタ回路１７１０は高域通過／帯域通過フィルタをして動作し、以下の出力信号Ｖｏ２を生成する：
Ｖｏ２＝ｆ（ω１＋ω２）。
【０１２９】
他の更なる一実施形態において、本発明はパルス幅変調に用いられ得る。そのような一例を図１８Ａに示す。
【０１３０】
図１８Ａを参照するに、一実施形態に従ったパルス幅変調回路１８００の回路図が示されている。
【０１３１】
パルス幅変調回路１８００は、入力信号Ｖｉ及び基準信号Ｖｒｅｆを受信し、変調された出力信号Ｖｏｕｔを提供し得る。パルス幅変調回路１８００は、バイアス回路１８１０、バイアス負荷１８２０、及び４Ｔ  ＮＦＥＴ１８３０を含み得る。バイアス回路１８１０は、１つの端子で電源Ｖｄｄを受け取り、また、４Ｔ  ＮＦＥＴ１８３０のフロントゲートに接続され得る。４Ｔ  ＮＦＥＴ１８３０はフロントゲートで入力信号Ｖｉを受信し、バックゲートで基準信号Ｖｒｅｆを受信し得る。４Ｔ  ＮＦＥＴ１８３０は、出力信号Ｖｏｕｔを提供するノードに接続されたドレイン、及びグランドに接続されたソースを有し得る。バイアス負荷１８２０は、１つの端子で電源Ｖｄｄを受け取り、出力信号Ｖｏｕｔを提供するノードに接続された他の１つの端子を有し得る。
【０１３２】
続いて、図１８Ｂを参照して、一実施形態に従ったパルス幅変調回路１８００の動作を示すタイミング図を説明する。
【０１３３】
バイアス回路１８１０は、４Ｔ  ＮＦＥＴ１８３０のフロントゲートにＤＣオフセットバイアスを供給し得る。入力信号ＶｉはこのＤＣオフセットバイアスにＡＣ信号を供給し得る。ＤＣオフセットバイアスは、４Ｔ  ＮＦＥＴ１８３０の閾値電圧に関して選定され得る。４Ｔ  ＮＦＥＴ１８３０のフロントゲートの閾値電圧を変調するよう、４Ｔ  ＮＦＥＴのバックゲートに基準信号Ｖｒｅｆが供給され得る。
【０１３４】
入力信号Ｖｉのデューティサイクルが然るべく変調され、変調された出力信号Ｖｏｕｔが提供される。図１８Ｂに例示するように、基準信号Ｖｒｅｆが比較的低い電圧レベルにあるとき、４Ｔ  ＮＦＥＴ１８３０のフロントゲートの閾値電圧は、バイアス回路１８１０によって供給されるＤＣバイアスより上でシフトされ、出力信号Ｖｏｕｔは、時間ｔ１とｔ２との間に示されるような狭めの低パルスの幅を有し得る。しかしながら、基準信号Ｖｒｅｆが比較的高い電圧レベルにあるとき、４Ｔ  ＮＦＥＴ１８３０のフロントゲートの閾値電圧は、バイアス回路１８１０によって供給されるＤＣバイアスより下でシフトされ、出力信号Ｖｏｕｔは、時間ｔ３とｔ４との間に示されるような広めの低パルスの幅を有し得る。斯くして、パルス幅変調回路１８００は、４Ｔ  ＮＦＥＴ１８３０の変調された閾値電圧と入力信号Ｖｉとの交差部に基づいて変調出力信号を決定することによる交差的手法を基本的に用いることにより、入力信号Ｖｉのパルス幅を変調し得る。
【０１３５】
このように、４Ｔ  ＪＦＥＴは線形モード又は非線形モードで動作することにより、様々なアナログ回路機能を提供することができる。以上においては、説明目的で、本発明の完全な理解をもたらすよう数多くの具体的詳細事項を説明した。しかしながら、当業者に明らかなように、本発明はこれらの具体的詳細事項を用いずして実施されることも可能である。また、周知の回路、構造、及び技術は、この開示の理解をいたずらに不明瞭にしないよう、詳細にではなくブロック図の形態で示しているところもある。
【０１３６】
本明細書中の“一実施形態”への言及は、その実施形態に関連して説明した特定の機能、構造又は特徴が、本発明の少なくとも１つの実施形態に含まれることを意味する。“一実施形態において”という言い回しが本明細書の様々な箇所で現れることは、全てが同一の実施形態について言及しているというわけではない。個々で用いられる“結合する”又は“電気的に接続”という用語は、直接的な接続、及び１つ以上の介在部を介した間接的な接続の何れをも含み得る。
【０１３７】
また、理解されるように、本発明の実施形態は、具体的な開示のない要素又は段階なしで実施されてもよい。すなわち、本発明の独創的特徴は要素の排除をも含み得る。
【０１３８】
ここでは様々な特定の実施形態を詳細に説明したが、本発明は、本発明の精神及び範囲を逸脱することなく、様々な変形、代替及び変更を為され得るものである。従って、本発明は、添付の請求項によって規定されるようにのみ限定されるものである。
【図１Ａ】
2009540771.tif 000009
【図１Ｂ】
2009540771.tif 000010
【図１Ｃ】
2009540771.tif 000011
【図１Ｄ】
2009540771.tif 000012
【図１Ｅ】
2009540771.tif 000013
【図１Ｆ】
2009540771.tif 000014
【図２Ａ】
2009540771.tif 000015
【図２Ｂ】
2009540771.tif 000016
【図２Ｃ】
2009540771.tif 000017
【図２Ｄ】
2009540771.tif 000018
【図２Ｅ】
2009540771.tif 000019
【図２Ｆ】
2009540771.tif 000020
【図３Ａ】
2009540771.tif 000021
【図３Ｂ】
2009540771.tif 000022
【図３Ｃ】
2009540771.tif 000023
【図３Ｄ】
2009540771.tif 000024
【図３Ｅ】
2009540771.tif 000025
【図３Ｆ】
2009540771.tif 000026
【図４Ａ】
2009540771.tif 000027
【図４Ｂ】
2009540771.tif 000028
【図４Ｃ】
2009540771.tif 000029
【図４Ｄ】
2009540771.tif 000030
【図４Ｅ】
2009540771.tif 000031
【図４Ｆ】
2009540771.tif 000032
【図４Ｇ】
2009540771.tif 000033
【図４Ｈ】
2009540771.tif 000034
【図４Ｉ】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【国際調査報告】
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