(57)【要約】  クロックラインとデータラインを介して非同期データ伝送を行うデータバスにおいて、伝送データはデータバスの複数のデータレートでサンプリングすることにより確実に伝送される。この場合、サンプリングは、データバスの非同期クロックに同期していないクロックを用いて行われる。データが伝送されないときに高周波数クロックによるインタフェース回路の不必要な動作により生ずる干渉を回避するため、データ転送の開始と終了を検出する制御回路が設けられる。データ伝送の開始においてのみ、インタフェース回路に必要なクロックが供給される。データ伝送の終了後、インタフェース回路に対するクロックは、再度、スイッチ・オフされる。制御回路は、好適には、クロック信号を必要とせずに、データバスのデータラインとクロックラインの状態に反応する状態マシーンとして設計される。
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【特許請求の範囲】
【請求項１】
クロックラインとデータライン（ＳＣＬ、ＳＤＡ）を備えるデータバスインタフェースであり、データ伝送の開始と終了がそれぞれ前記クロックラインと前記データライン（ＳＣＬ、ＳＤＡ）の特有の状態の組合せにより示され、インタフェース回路（Ｉ２Ｃ）は、受信モードにおいて複数のデータレートでサンプリングすることにより前記クロックラインと前記データライン（ＳＣＬ、ＳＤＡ）の状態を確認し前記伝送データを出力する、データバスインタフェースであって、
制御回路（ＣＬＫ＿ＣＴＲＬ）は、前記データ伝送の前記開始と前記終了を検出するために設けられ、
前記制御回路（ＣＬＫ＿ＣＴＲＬ）は、データ伝送の前記開始を検出した後に前記インタフェース回路（Ｉ２Ｃ）に前記インタフェース回路（Ｉ２Ｃ）の前記動作に必要な第１のクロック信号（ＣＬＫ＿Ｇ）を供給し、
前記制御回路（ＣＬＫ＿ＣＴＲＬ）は、データ転送の前記終了を検出した後に前記インタフェース回路（Ｉ２Ｃ）の前記動作に必要な前記第１のクロック信号（ＣＬＫ＿Ｇ）をインタラプトすることを特徴とするデータバスインタフェース。
【請求項２】
前記制御回路（ＣＬＫ＿ＣＴＲＬ）は、前記クロックラインと前記データライン（ＳＣＬ、ＳＤＡ）の前記状態を分析することを特徴とする請求項１記載のデータバスインタフェース。
【請求項３】
前記制御回路（ＣＬＫ＿ＣＴＲＬ）は、クロック動作されない状態マシーンを備えることを特徴とする請求項１記載のデータバスインタフェース。
【請求項４】
前記クロック信号（ＣＬＫ＿Ｇ）の供給及び／又はインタラプトは、第２のクロック信号（ＣＬＫ）に同期して行われ、前記第１のクロック信号（ＣＬＫ＿Ｇ）は、前記第２のクロック信号（ＣＬＫ）から得られることを特徴とする請求項１記載のデータバスインタフェース。
【請求項５】
前記制御回路（ＣＬＫ＿ＣＴＲＬ）は、前記インタフェース回路（Ｉ２Ｃ）にリセット信号を供給することを特徴とする請求項１記載のデータバスインタフェース。
【請求項６】
外部のリセット信号（ＲＳＴ）は、前記制御回路に供給されることを特徴とする請求項１記載のデータバスインタフェース。
【請求項７】
クロックラインとデータライン（ＳＣＬ、ＳＤＡ）を有するデータバスインタフェースを制御する方法であって、
データ伝送の開始を検出するステップと、
データ伝送の開始を検出すると受信及び伝送を行う回路にクロック信号を供給するステップと、
前記データ伝送の終了を検出するステップと、
前記データ伝送の終了を検出すると、受信及び伝送を行う回路から前記クロック信号を除去するステップと
を含むことを特徴とする方法。
【請求項８】
データ伝送の開始と終了を検出するステップは、データライン及び／又はクロックラインの論理状態又は状態遷移を監視するステップを含むことを特徴とする請求項７記載の方法。
【請求項９】
クロック信号を供給するステップとクロック信号を除去するステップとは、前記クロック信号の伝導又はインタラプトを行うスイッチを制御することを含むことを特徴とする請求項７記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データバスインタフェースに関し、より詳細には、クロック信号がインタラプティブル（interruptible）なＩ２Ｃ−バスまたはインタＩＣ（Inter IC）バスのインタフェースに関する。
【背景技術】
【０００２】
上述のＩ２Ｃバスのようなデータバスインタフェースは、業界標準としても公知であり、非常に多く使用されている。Ｉ２Ｃバスは、データ伝送に十分な１つのデータラインと１つのクロックラインとを有する非同期データバスとして規定されている。データ伝送の開始と終了は、データとクロックラインにおける対応する状態で表される。クロックレートは、データ伝送を開始するデバイスにより指定され、個々のビットのデータ伝送は、クロックラインにおける各々のクロックサイクルで実行される。そのため、データクロックは受信側のクロックに同期しないということが起こり得る。よって、この種のインタフェースは非同期インタフェースと呼ばれる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
今日、ライブラリからのインポートや接続により得られた異なる機能を有する既存ブロックにより、通常、デジタル集積回路は集積設計ツールにより生産されている。これらの設計ツールは、専ら同期ロジックを実行するものとして考え出されたものであるため、上述の非同期データインタフェースのような非同期機能を集積化することは、確立されたツールフローではできない。ツールの支援なしで構成する場合、非同期データインタフェース自体のタイミングに問題が生ずることがあり、さらに、集積回路の他の部分に関連したタイミングの問題が生じることがある。これらタイミングの問題にかかわらず、集積回路を確実に動作させるため、相当な設計努力が必要とされ、そのような努力を要するのは好ましいことではない。それでもなお非同期データインタフェースを使用できるようにするため、同期アーキテクチャによって非同期データインタフェースとして機能させる機能ブロックがライブラリに設けられている。非同期伝送データを受信する場合、クロックラインとデータラインの状態は、複数のデータレートでオーバサンプリング処理によってサンプリングされる。そして、非同期信号は複数のサンプリング値から決定される。
【０００４】
このような同期集積回路において、複数の要素は各々同時にシステムクロックによってスイッチング動作される。たとえ該当する回路部が使用中でないとしても、結果として生じる電流は高周波数帯域にわたってデジタルノイズを生み出し、さらに、回路の電力消費を増大させる。
【０００５】
集積回路、特に、低いレベルでＲＦ信号を処理しなければならない回路では、他の信号によって有益な信号が干渉されるのを避けることが望ましい。これらの他の信号は集積回路の動作に必要とされるクロック信号であり得る。集積回路の機能を動作させるために、一般的に、アクティブ状態でなければならない回路部のみにクロック信号が供給される。回路は、スイッチング動作後、又は、パラメータが変化しなければならない場合に、インタフェースを経由してのみ使用されることがしばしば起きる。ほとんど時間、当該インタフェースがアクティブ状態であることは要求されない。この場合、通信に用いられていなければ、インタフェース用のクロックをオフにスイッチングすることができる。しかしながら、インタフェースがデータを受信する準備ができるまでは、外部指令により開始された接続セットアップを検出できるように細心の注意を払い、伝送データに消失部分がないようにしなければならない。
【０００６】
そのため、インタフェースが実際に通信に用いられれば、インタフェースの動作に必要なクロックだけを供給する回路を用いることが望ましい。さらに、この回路はごく少数のコンポーネントだけを含み、ツールの支援と主要な設計努力なしに手動で実行可能であることが望ましい。
【課題を解決するための手段】
【０００７】
請求項１に記載された回路は所望の機能を提供する。有利な実施形態とさらなるその他の態様が従属請求項に記載されている。
【０００８】
データバスインタフェースは、クロックラインとデータラインとを備え、データ伝送の開始と終了はそれぞれクロックとデータラインの状態の特有の組合せで表される。さらに、受信モードにおいて、複数のデータレートでスキャンすることによりクロックラインとデータラインとの状態を確認するインタフェース回路が設けられる。制御回路は、データ伝送の開始と終了の検出のために設けられ、データ伝送の開始を検出すると、インタフェース回路の動作に必要なクロックをインタフェース回路に供給する。データ伝送の終了を検出すると、制御回路は、インタフェース回路の動作に必要なクロックをインタラプトする。
【０００９】
制御回路は、好適には、クロック信号を必要としないでクロックラインとデータラインの状態に反応する状態マシーン（state machine）として設計される。
【００１０】
本発明による回路は、制御ブロックと論理ＡＮＤゲートを含む。制御ブロックから出力される制御信号に応じて、論理ＡＮＤゲートは、インタフェースの動作に必要なクロックをインタフェース回路に伝送する。さらに、インタフェースのデータラインとクロックラインとが制御ブロックに供給される。制御ブロックにはクロックラインとリセットラインが更に供給される。リセットラインは、回路を定義済み状態（defined state）に設定するために用いられる。動作中、制御ブロックは、継続的にインタフェースのデータラインとクロックラインとを監視する。インタフェースに接続された外部デバイスがインタフェースにおけるデータ伝送を示すと、制御ブロックは、制御信号を論理ＡＮＤ回路に供給する。クロックは論理ＡＮＤゲートにも供給され、論理ＡＮＤゲートはインタフェース回路にクロックを伝送する。データ伝送の終了後、インタフェース回路用のクロックは、再度、制御信号によりシャットオフされる。本発明による回路の１の実施形態において、制御ブロックは、インタフェース回路を定義済み状態にリセットする制御信号をインタフェース回路へ伝送する。制御信号は論理ＡＮＤゲートに供給されるものと同じ信号になることがある。制御ブロックは、データ伝送が行われる間、動作に必要なクロック信号がインタフェース回路へ供給されることを確実に行う。この場合、制御ブロックは、データ伝送の開始と終了を検出する。インタフェース回路は伝送データの受信と受信確認（acknowledge）するだけでよい。
【００１１】
クロックラインとデータライン（ＳＣＬ、ＳＤＡ）とを備えたデータバスインタフェースを制御する本発明による方法は、データ伝送の開始を検出するステップと、データ伝送の開始を検出すると受信と伝送とを行う回路にクロック信号を供給するステップとを含む。一旦、データ伝送が開始され進行すると、データ伝送の終了が検出される。データ伝送の終了が検出されると、クロック信号は送受信回路部から除去される。１の実施形態において、データ伝送の開始と終了の検出は、データライン及び／又はクロックラインの論理状態又は状態遷移を監視するステップを含む。１の実施形態において、クロック信号の供給と除去は、クロック信号の伝導又はインタラプトを行うスイッチ又はマルチプレクサを制御することを含む。スイッチは、論理ＡＮＤゲート、論理ＯＲゲート又は他の適切な論理ゲートを含んでもよい。
【発明を実施するための最良の形態】
【００１２】
本発明は、図面に参照して以下に説明される。
【００１３】
図において、同一又は同様の要素は同じ参照符号で示される。
【００１４】
図１は、制御ブロックＣＬＫ＿ＣＴＲＬと論理ＡＮＤゲート１０とインタフェース回路Ｉ２Ｃとを備える本発明の回路の概略図を示す。クロックラインＳＣＬとデータラインＳＤＡは、インタフェース回路Ｉ２Ｃに接続される。さらに、クロックラインＳＣＬとデータラインＳＤＡは、制御ブロックＣＬＫ＿ＣＴＲＬに供給される。さらに、制御ブロックＣＬＫ＿ＣＴＲＬには、対応するクロックラインを介してクロックＣＬＫが供給される。リセットラインＲＳＴは、回路を定義済み状態に設定するために設けられる。制御ブロックＣＬＫ＿ＣＴＲＬの出力信号ＣＬＫ＿ＯＮは、論理ＡＮＤゲート１０とインタフェース回路Ｉ２Ｃとに供給される。また、クロック信号ＣＬＫは、論理ＡＮＤゲート１０の第２の入力に供給される。制御ブロックＣＬＫ＿ＣＴＲＬは、クロックラインＳＣＬとデータラインＳＤＡとを監視する。データ伝送の開始と終了は、クロックラインＳＣＬとデータラインＳＤＡの定義済み状態で示される。外部から開始されたデータ伝送が検知されると、制御ブロックＣＬＫ＿ＣＴＲＬの出力ＣＬＫ＿ＯＮによって次に示す状態が生ずる。すなわち、論理ＡＮＤゲート１０に供給されるクロック信号ＣＬＫがスイッチングされたクロック信号ＣＬＫ＿Ｇとしてインタフェース回路Ｉ２Ｃに供給される。データ伝送の終了において、出力ＣＬＫ＿ＯＮは、論理ＡＮＤゲート１０にクロックＣＬＫをブロックさせる。すなわち、スイッチング動作されたクロック信号ＣＬＫ＿Ｇはもはやインタフェース回路Ｉ２Ｃに供給されない。図１に示される概略回路図において、出力信号ＣＬＫ＿ＯＮはさらに、インタフェース回路Ｉ２Ｃのリセット入力に接続される。これにより、インタフェース回路Ｉ２Ｃの要素は、新たなデータ伝送が開始される毎に確実に定義済み状態になる。他方、インタフェース回路Ｉ２Ｃは、データラインＳＣＬとＳＤＡをスキャンするために、データ伝送の開始時にいかなるクロックもまだ有していない。そのうえ、クロック信号は、インタフェース回路Ｉ２Ｃがデータ伝送の終了を示すデータラインＳＣＬとＳＤＡの定義済み状態を検出するよりも前に再びスイッチ・オフされ得る。制御ブロックＣＬＫ＿ＣＴＲＬは、データ伝送の開始と終了の検出を行い、データ伝送が行われるまでインタフェース回路Ｉ２Ｃをリセット状態で維持する。
【００１５】
図２は、本発明による回路と関連して生ずる、インタフェースＩ２ＣのデータラインＳＤＡ及びクロックラインＳＣＬと、制御ブロックＣＬＫ＿ＣＴＲＬの出力ＣＬＫ＿ＯＮと、インタフェース回路Ｉ２Ｃに供給されるクロック信号ＣＬＫ＿Ｇの信号状態の模式図である。図２で示される信号状態は、クロック信号ＣＬＫに対して示さる。図の左側において、データラインＳＤＡとクロックラインＳＣＬの信号状態は、データ伝送の開始を示す。すでに最初に記載したＩ２Ｃバスにおいて、データ伝送の開始は、クロックラインＳＣＬの論理ハイレベルとデータラインＳＤＡの論理ローレベルとで示され、両ラインはアイドル状態では論理ハイレベルである。よって、データラインＳＤＡの立ち下がりエッジはデータ伝送の開始を示している。しかしながら、データ伝送の開始はクロックＣＬＫとの同期を必要としない。クロック信号ＣＬＫが立ち下がりエッジを有する場合、本発明による回路は、スイッチング動作されたクロック信号ＣＬＫ＿Ｇとしてクロック信号ＣＬＫをインタフェース回路Ｉ２Ｃに伝送するだけである。このため、制御ブロックＣＬＫ＿ＣＴＲＬの出力信号は、クロック信号ＣＬＫの立ち下がりエッジにおいてのみ論理ハイレベルとなる。論理ハイレベルは、インタフェース回路Ｉ２Ｃがもはやリセット状態ではなくなるという結果を有する。したがって、これによりインタフェース回路Ｉ２Ｃがリセット状態から動作状態になることが可能になり、さらにそれから、クロック信号ＣＬＫ＿Ｇはインタフェース回路Ｉ２Ｃに確実に供給されることになる。言い換えると、２分の１のクロックサイクルの長さに対応する固定時間（所定時間）は、リセット状態の解除とクロック信号ＣＬＫ＿Ｇの次の立ち上がりエッジとの間で利用可能である。図の右側は、データ伝送の終了を示すデータラインＳＤＡとクロックラインＳＣＬの信号状態を示している。Ｉ２Ｃバスにおいて、クロック信号ラインＳＣＬが論理ハイレベルである間、データ伝送の終了はデータラインＳＤＡでの立ち上がりエッジで示される。データ伝送の開始の検出と同様に、データ伝送の終了を検出した後に、インタフェース回路Ｉ２Ｃへのスイッチング動作されたクロック信号ＣＬＫ＿Ｇは、クロック信号ＣＬＫの次の立ち下がりエッジでスイッチ・オフされる。よって、完全で最後のクロックサイクルは、インタフェース回路Ｉ２Ｃに利用可能である。前述したタイミングはクロックの立ち上がりエッジが基準となるインタフェース回路Ｉ２Ｃの説明である。なお、クロックの立ち下がりエッジが基準となるインタフェース回路の場合、クロック信号ＣＬＫの伝送とリセットのキャンセルはクロック信号ＣＬＫの立ち上がりエッジでなされる。
【００１６】
図３は、本発明による制御ブロックＣＬＫ＿ＣＴＲＬの例示的概略回路図を示す。信号ＳＣＬ、ＳＤＡ及びＣＬＫのほかにリセット信号ＲＳＴもまた制御ブロックＣＬＫ＿ＣＴＲＬに供給される。制御ブロックＣＬＫ＿ＣＴＲＬは、非同期状態マシーン１１０、開始／終了デコーダ１５０、及びフリップフロップ１３０を含む。出力ＣＬＫ＿ＯＮは、データ伝送の開始又は終了が検出されたことを示す。非同期状態マシーン１１０は、非同期状態マシーン１１０の論理回路の要素により決定された組合せ解析にしたがって、供給された信号ＳＣＬ、ＳＤＡ及びＣＬＫを分析する。同期状態マシーンとは対照的に、非同期状態マシーンは、組み合わせフィードバック信号経路（combinatorial feedback signal paths）を備える論理ネットワークを含む。状態変数を保存する同期式記憶要素（clocked storage elements）は必要ない。むしろ、状態は、状態マシーンの入力信号と論理回路要素のフィードバック信号に基づく組合せの機能の出力信号で表わされる。本発明による状態マシーンにおいて、状態変数は論理回路の出力ｑ０、ｑ１及びｑ２によって表わされる。状態の変化は、１つ又は複数の入力信号に変化が起きた場合にのみ生じる。１つの入力信号における変化は、ネットワークを介し、出力ｑ０、ｑ１及びｑ２での変化をもたらし得る。図３に示される回路において、クロック信号ＣＬＫは、回路の動作に必要なクロックでなく、データラインＳＤＡとクロックラインＳＣＬの入力のような通常の入力信号である。
【００１７】
図４は、制御ブロックＣＬＫ＿ＣＴＲＬにおいて、データ伝送の開始と終了を検出する状態マシーンの状態図を示す。左から右へ読む場合、矢印の横の数字のグループは入力信号ＳＣＬ、ＳＤＡ及びＣＬＫの状態を示す。信号の代わりの点線（dash）は、この信号が状態に何の影響も与えないことを示す。矢印は状態変化を表わす。灰色に色付けされた円の中のａからｈの文字は、本発明による状態マシーンが採り得る状態を表す。この場合における最初の状態は、文字ａの状態である。信号ＳＣＬとＳＤＡとが論理ハイレベルを示している場合、すなわちデータ伝送が示されていない場合、状態マシーンは状態ａに維持される。信号ＣＬＫの状態は無関係である。信号ＳＣＬとＳＤＡがデータ伝送の開始を示す場合、信号ＣＬＫの状態が重要になる。信号ＣＬＫが論理ハイレベルを有する場合、状態マシーンは状態ｃに移行する。それ以外の場合では、状態マシーンは状態ｂに移行し、信号ＣＬＫが論理ローレベルから論理ハイレベルに移行するのを待つ。その後にのみ、状態マシーンは状態ｃに遷移する。状態ｃにおいてデータ伝送の開始が検出され、状態マシーンは、クロックＣＬＫ＿Ｇのインタフェース回路Ｉ２Ｃへの接続がブロックされていたことを解除するためにクロック信号ＣＬＫの立ち下がりエッジを待つ。クロックＣＬＫ＿Ｇの阻止解除（unblocking）は、状態ｃから状態ｄへの移行によりトリガされる。図４において、この移行は点線矢印により示される。図３で示されるデコーダ１５０により生成される信号ＳＴＡＲＴはアクティブ状態のとき論理ローレベルを有し、図３に示されるフリップフロップ１３０を設定する。したがって、フリップフロップ１３０は、その出力において、図１に示されるＡＮＤゲート１０を介しインタフェース回路Ｉ２Ｃに対してクロックＣＬＫ＿Ｇを阻止解除する論理ハイレベルを有する。フリップフロップ１３０は、デコーダ１５０のＮＡＮＤゲートの出力における状態変化により制御される。状態ｃであってかつ、クロック信号ＣＬＫの論理レベルが低い場合にのみＮＡＮＤゲートはスイッチング動作する。図３に示されるように、ＮＡＮＤゲートの上の３つの入力は、状態マシーン１１０の非反転出力ｑ１と同じように反転出力ｑ０とｑ２に接続されている。このように、ＮＡＮＤゲートは上部３つの入力によって数字０１０のストリングで表わされる状態ｃをデコードする。ＮＡＮＤゲートの４つ目の入力は反転クロック信号ＣＬＫに接続されている。状態マシーンが状態ｃに移行した場合、上述のように、クロック信号ＣＬＫは論理ハイレベルを有する。結果として、デコードはまだ完了していない。これは、クロック信号ＣＬＫが論理ローレベルを有する場合、このようにしかならない。このとき、状態マシーンは、状態ｃから状態ｄに移行し、補償（compensation）と移行動作がネットワーク上で進行している。移行動作が終了後、信号はもはやデコード状態に一致しないＮＡＮＤゲートの入力に供給され、信号ＳＴＡＲＴは再び、論理ハイレベルとなる。状態ｃから状態ｄへの移行が長さdeltaＴの論理ローレベルを有するパルスを生じさせることは明らかである。deltaＴは、移行動作の期間と同じである。パルスは図３に示されるフリップフロップ１３０を設定する。
【００１８】
以下の表は、状態マシーンの異なる状態と出力ｑ０、ｑ１及びｑ２での対応する論理レベルを示している。
【００１９】
【表１】
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【００２０】
異なる状態の符号化を考慮すると、状態ｃから状態ｄへの遷移では、出力ｑ２だけを変化させることが必要であることが明白である。出力ｑ０とｑ１は変化しない。状態のこの符号化は、はっきりとしたトリガパルス（clean trigger pulse）を生成することができる。なぜなら、複数の関連信号間のランタイム差が原因で、この移行期間ではパルスの消失が発生しないからである。さらに、状態符号化の選択と回路の設計により、状態ｃが回路における状態の移行変化に意図せずに到達することを起こり得ないようにしている。
【００２１】
状態ｄに達した後、Ｉ２Ｃバスでのデータ伝送が始まることになる。伝送は、論理ローレベルにある信号ＳＣＬから始まる。そして、状態マシーンは状態ｅに移行する。Ｉ２Ｃデータバスの仕様によると、信号ＳＣＬが論理ローレベルを有する場合、データ伝送の間、信号ＳＤＡはその論理レベルを変化させることのみできる。伝送データに応じて、状態マシーンは状態ｄ、ｅ、ｆ及びａとする。０（ゼロ）が伝送された場合、状態ｄとｅが生じる。１が伝送された場合、状態ｆとａが生じる。図４の状態図において明らかなように、バスを介するデータ伝送の間、動作のためにインタフェース回路に供給されるクロック信号ＣＬＫは状態マシーンにとって重要ではない。
【００２２】
図２に示すように、Ｉ２Ｃバスを介するデータ伝送はいわゆる停止状態（stop condition）において終了することになる。停止状態を開始するため、クロックラインＳＣＬが論理ローレベルにあるときに、データラインＳＤＡは論理ローレベルに設定されなければならない。その結果、状態マシーンは状態ｅに移行される。その後、クロックラインＳＣＬは論理ハイレベルに設定され、その結果、状態マシーンは状態ｄに強制移行される。さらに、データラインＳＤＡが論理ローレベルから論理ハイレベルに移行すれば、停止状態となる。データ伝送の開始において現れなければならない開始状態と同様に、次の状態ｇもしくは状態ｈへの状態マシーンの移行はクロック信号ＣＬＫに依存している。状態ｄから移行した後にクロック信号ＣＬＫが論理ハイレベルになれば、ＳＴＯＰ信号がデコーダ１５０において生成されるまで、状態マシーンは状態ｇにおいてクロック信号ＣＬＫが立ち下りエッジになるのを待つ。フリップフロップ１３０をリセットする場合にのみ、信号ＣＬＫ＿ＯＮはクロック信号ＣＬＫがインタフェース回路Ｉ２Ｃに伝送されるのをインタラプトする。
【００２３】
図５は、本発明による別の例示的な制御ブロックＣＬＫ＿ＣＴＲＬの概略回路図を示す。図３に示されている制御ブロックＣＬＫ＿ＣＴＲＬにおいて、必要な論理動作はそれぞれ基本的な回路により示されている。しかしながら、回路の生産において、使用される異なる基本的な回路の数を減らすことは有益である。たとえば、ＡＮＤゲートとＯＲゲートはＮＡＮＤゲートで置き換えられる。その結果として回路は、デジタル回路の生産に使用される設計ツールのライブラリにおいて利用可能な定義済み回路要素によって組み立てられることできる。この設計ツールは、ＩＣ製造業者で使用されるか、及び／又は提供される。図５に示される回路において、図３に示されるいくつかの回路要素はこのような事前に定義された回路要素で置き換えられている。個別の論理基本回路の周囲にある実線枠は、それがライブラリからの事前に定義された回路要素である。
【図面の簡単な説明】
【００２４】
【図１】本発明による回路の部品の概略全体図である。
【図２】Ｉ２Ｃバスを介するデータ伝送の開始と終了における信号状態の概略図である。
【図３】本発明による制御ブロックの第１の実施形態の模式図である。
【図４】制御ブロックの異なる状態の状態図である。
【図５】本発明による制御ブロックの第２の実施形態の概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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