(57)【要約】  本発明は、レーザアブレーションを使った電子デバイスの製造方法と、それによって製造されたデバイスに関する。方法の実施形態は特にステップ−アンド−リピートモードでレーザアブレーションを使って薄膜トランジスタ（ＴＦＴ）構造内に電極を規定するのに適している。電子デバイスを製造する方法であって、該デバイスは基板上の複数のレイヤからなり、該レイヤは上部導電レイヤと該導電レイヤと該基板の間の少なくとも１つのパターニングされた下部レイヤを含み、前記方法は、前記下部レイヤをパターニングし、前記上部導電レイヤを、連続的に印加されたレーザパターンによって前記上部導電レイヤの連続したエリアを剥離するステップ状プロセスを使ってレーザアブレーションによりパターニングすることからなり、前記連続的に印加されたレーザパターンは重複領域で互いに重複し、前記方法は更に、前記重複領域において前記パターニングされた下部レイヤが前記ステップ状レーザアブレーションによって実質的に損傷を受けないように、前記レーザパターンと前記パターニングされた下部レイヤを互いに構成することからなる電子デバイスを製造する方法。
2009507388.tif 000002
【特許請求の範囲】
【請求項１】
電子デバイスを製造する方法であって、該デバイスは基板上の複数のレイヤからなり、該レイヤは上部導電レイヤと該導電レイヤと該基板の間の少なくとも１つのパターニングされた下部レイヤを含み、前記方法は、
前記下部レイヤをパターニングし、
前記上部導電レイヤを、連続的に印加されたレーザパターンによって前記上部導電レイヤの連続したエリアを剥離するステップ状プロセスを使ってレーザアブレーションによりパターニングすることからなり、
前記連続的に印加されたレーザパターンは重複領域で互いに重複し、  
前記方法は更に、前記重複領域において前記パターニングされた下部レイヤが前記ステップ状レーザアブレーションによって実質的に損傷を受けないように、前記レーザパターンと前記パターニングされた下部レイヤを互いに構成すること
からなる電子デバイスを製造する方法。
【請求項２】
前記構成することは、前記下部レイヤの部材が前記重複領域から実質的にないように前記下部レイヤの前記パターンを構成することからなる、請求項１記載の方法。
【請求項３】
前記デバイスは表示デバイスからなり、前記下部レイヤは導電電極レイヤからなり、前記構成することは、それぞれが実質的に導電部材のない隣接するストライプを持った複数の電極ラインを規定するように前記下部レイヤの前記パターンを構成することからなる、請求項２記載の方法。
【請求項４】
前記構成することは、その下に前記パターニングされた下部レイヤの部材がある前記重複領域の部分において前記上部導電レイヤを実質的にアブレーションされないまま残すように前記重複したレーザパターンの２つの内の少なくとも１つを構成することからなる、請求項１記載の方法。
【請求項５】
前記２つの重複したパターンは各々ががそれぞれのサブフィールドマスクによって規定された異なるパターンからなる、請求項４記載の方法。
【請求項６】
前記ステップ状レーザアブレーションプロセスは実質的に同一のレーザパターンを繰り返し印加することからなる、請求項１から４のいずれか１つに記載の方法。
【請求項７】
更に、前記基板の歪みを補償するように前記連続的に印加されたレーザパターンまたは前記基板の位置を調整することからなる、先行する請求項のいずれかに記載の方法。
【請求項８】
前記下部レイヤは導電レイヤからなり、前記デバイスは更に前記上部導電レイヤと前記下部レイヤの間の誘電体レイヤからなる、先行する請求項のいずれかに記載の方法。
【請求項９】
前記デバイスは薄膜トランジスタ（ＴＦＴ）からなり、前記下部レイヤと前記上部導電レイヤの１つは前記ＴＦＴのソースドレインレイヤからなり、前記下部レイヤと前記上部導電レイヤのもう１つは前記ＴＦＴのゲートレイヤからなる、請求項８記載の方法。
【請求項１０】
前記デバイスはモレキュラー電子デバイスからなる、先行する請求項のいずれかに記載の方法。
【請求項１１】
前記基板は柔軟な基板からなる、先行する請求項のいずれかに記載の方法。
【請求項１２】
前記製造は、前記アブレーションが層間剥離を含むメカニズムによって働くように、前記上部導電レイヤが十分に薄弱な付着を有するレイヤの上に前記上部導電レイヤを製造することからなる、先行する請求項のいずれかに記載の方法。
【請求項１３】
前記上部導電レイヤは少なくとも０．５である前記レーザアブレーションの波長において光学濃度を有する、先行する請求項のいずれかに記載の方法。
【請求項１４】
重複領域の一部ではない基板の領域において、前記レーザアブレーションは実質的に前記上部導電レイヤのみを基板から除去する、先行する請求項のいずれかに記載の方法。
【請求項１５】
前記レーザアブレーションは、シングルショットレーザアブレーションからなる、先行する請求項のいずれかに記載の方法。
【請求項１６】
前記デバイスはアクティブマトリクスディスプレイである、先行する請求項のいずれかに記載の方法。
【請求項１７】
請求項１から１５のいずれか１つの方法を使用した、薄膜トランジスタ（ＴＦＴ）アクティブマトリクスディスプレイ、感知デバイス、または論理回路を製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザアブレーション(laser ablation)を使った電子デバイスの製造方法と、それによって製造されたデバイスに関する。方法の実施形態は特にステップ−アンド−リピートモードでレーザアブレーションを使って薄膜トランジスタ（ＴＦＴ）構造内に電極を規定するのに適している。
【背景技術】
【０００２】
大画面ディスプレイやＲＦＩＤ回路のようなコスト効率の良いエレクトロニクスを従来の無機半導体ウェファー処理を使って出来るよりも高いスループットで達成する道筋が有機エレクトロニクスの中で必要である。大画面ディスプレイや高速論理回路のようなデバイスを達成するためには、電極や相互接続の形の導電路がデバイススタック内の１つより多いレベルで要求される。導電路の要求導電度を達成するためには、金属製導電レイヤがしばしば必要となる。
【０００３】
しかしながら、従来の無機半導体ウェファー処理と較べて、高解像度（＜１０μｍ）で、従来のフォトリトグラフィで達成可能なものよりも高いスループットの高温プロセスステップ（＜８０℃）を使うことなく、柔軟な基板上に金属製導電路を提供する方法は有機エレクトロニクスの中では知られていなかった。各種の周知のプロセスはこれらの要求のいくつかは満たすが全ては満たせない。例えば、インクジェット印刷金属ナノ粒子溶液にレーザアニ−リングを施す技術は低温で高導電度を達成するが、低解像度と低スループットだけしか可能ではない。同様に、熱交換印刷の技術はそこそこ高い解像度（〜１０μｍ）と低いプロセス温度を持つが、通常低導電度または低スループットを生じる。
【０００４】
上述した導電レイヤのようなデバイスのレイヤをパターニングする周知の方法は蒸着レイヤの領域を剥離するのにパルスレーザの使用すること、または通常分厚い異なる部材の第２レイヤの表面から部材の１つの薄いレイヤを層間剥離することである。これらの技術には、パルスエキシマ(Excimer)レーザのようなナノ秒パルス長レーザが最も慣用的に用いられる。
【０００５】
背景従来技術は、ＵＳ２００５／０００９２４８、ＥＰ１４４３５５６Ａ、ＵＳ２００１／００１５４３８、ＵＳ２００４／０１３７１４２に見つけることが出来る。
【０００６】
発明の実施形態は、薄膜トランジスタ（ＴＦＴ）構造を、ステップ−アンド−リピートの態様のレーザアブレーションによりゲートとその他の電極や相互接続ラインを形成することによって製造する方法を提供することを目的とする。このモードでは、基板の一領域が、たとえば光学マスクにより規定されたパターンでレーザ放射線に露出され、パターニングされるレイヤが剥離される。そして、サンプル上に突出されたマスクパターンに対してサンプルは別の位置に移動され、別のアブレーション露出が起こって隣接する領域でレイヤをパターニングする。この方法で基板上のレイヤを完全にパターニングするには、基板がレーザ放射線に１つより多いステップで露出する重複領域を規定する必要がある。この重複領域は典型的には数μｍ〜数十μｍのオーダーの横寸法を有する。例えば、パネル全体をステップ−アンド−リピートモードで撮像する時にゲートや相互接続ラインの分離を確かにするには、レーザアブレーション後に金属の薄いトレースが平行して並んでいる相互接続ラインを接続している状態で残らないように、隣接する撮像領域のマスクはゲートライン相互接続の軸に沿って僅かに重複しなければならない。
【０００７】
後続のレーザ露出との間の重複領域を調整することによって下部の基板上のパターンの歪みの補正が達成できるので、これは柔軟な基板上での製造にとって特に重要な事柄である。例えば、柔軟な基板上のトップゲートＴＦＴ構成において、基板がプロセスステップの間に熱または機械的なストレスによって寸法を変えたかもしれないために基板上に規定されたソースドレインパターンがいくらか歪みを呈するかもしれない。ソースドレインパターンと正確に重複する必要のあるゲートパターンを規定する時には、基板上のソースドレインパターンの位置を測定し、レーザ露出エリアに対する基板の位置と前回のショットとの重複領域の幅を調節してこの基板歪みを補正し、ソースドレインパターンに対してゲートパターンを良いレジストレーションで剥離することによって、この歪みを補正することが出来る。このような歪み補償方式は、要求される重複領域の幅が好ましくは１回のレーザショットによって露出される基板エリアの大きさの長さスケールで起こり得る最大可能歪みを受け入れるのに十分な幅であるべきなので、典型的には要求される重複領域の幅を増加する。
【０００８】
このモードで生じる鍵となる問題の一つは、重複領域におけるアブレーション特性と剥離部材の量が１回のショットにだけ露出される領域におけるそれとは異なることである。電子デバイスは典型的には導電、半導電、誘電体レイヤのマルチレイヤ構造を含んでいる。たとえばトップゲートＴＦＴ構成におけるゲート電極をパターニングするには、構造中のあるレイヤ（ゲートメタルレイヤ）だけを選択的に剥離し、構造中の別のレイヤ（ソースドレイン電極パターン、アクティブ半導電、ゲート誘電体レイヤ）をそのまま残すようにレーザパワーを調節して最適化する必要がある。基板から導電レイヤを選択的に除去するがデバイスの下部アクティブレイヤのいずれにも影響を与えないシングルショットのレーザ露出によってアクティブ電子デバイスの導電する上部レイヤをパターニングする作業を行った。しかし、もしシングルショットで露出できるよりも大きな基板のエリアをパターニングするのにステップ−アンド−リピートプロセスをこの技術とともに用いると、重複領域における蒸着エネルギー量がシングルショット領域に蒸着されるものの２倍よりも多くなり、従って構造中の他のレイヤの部材の望ましくない剥離が起こってしまう。
【０００９】
特に金属レイヤのアブレーションのプロセス中に慣例的に観察される、損傷を与える周縁効果は、熱散逸による、基板部材を持ったアブレーションサイトのエッジにおける溶解部材の再形成によって起こる、アブレーションサイト周辺のバーリングエッジ（burring edge）効果である。これは特に薄膜トランジスタ（ＴＦＴ）のソースとドレイン電極のような電子デバイスの微細構造特徴をレーザアブレーションで正確に規定しようとした時に、電子デバイス内部で深刻なデバイス性能の問題を起こし得る。例えば、バーリングエッジはデバイスの上部レイヤを通して生じて電気的短絡を起こし得る。
【発明の開示】
【００１０】
本発明によると、従って、電子デバイスを製造する方法であって、該デバイスは基板上の複数のレイヤからなり、該レイヤは上部導電レイヤと該導電レイヤと該基板の間の少なくとも１つのパターニングされた下部レイヤを含み、前記方法は、前記下部レイヤをパターニングし、前記上部導電レイヤを、連続的に印加されたレーザパターンによって前記上部導電レイヤの連続したエリアを剥離するステップ状プロセスを使ってレーザアブレーションによりパターニングすることからなり、前記連続的に印加されたレーザパターンは重複領域で互いに重複し、前記方法は更に、前記重複領域において前記パターニングされた下部レイヤが前記ステップ状レーザアブレーションによって実質的に損傷を受けないように、前記レーザパターンと前記パターニングされた下部レイヤを互いに構成することからなる電子デバイスを製造する方法が提供される。
【００１１】
方法の一実施形態では、下部レイヤの部材が重複領域から実質的にないように下部レイヤがパターニングされる。これにより、重複領域における二重露出によっていくらか損傷があり得るが、たとえば下部メタルレイヤのバーリングエッジ効果を避けることが出来る。
【００１２】
好ましい実施形態では、電子デバイスは複数のレイヤを有し、下部レイヤもまた導電型で、少なくとも１つの誘電体レイヤによって上部導電レイヤから分離されている。一般に、例えば他の上に載せられた誘電体および／または保護レイヤや被膜もあるので、上部導電レイヤはデバイスの最も上のレイヤにはならない。
【００１３】
方法の好ましい実施形態において、デバイスは表示デバイスからなり、下部導電レイヤは、それぞれが実質的に（下部レイヤのレベルでは）導電部材のない隣接するストライプを持った複数の電極ラインを規定するのに使われる。これによって、各レーザアブレーション露出毎に同一のパターンがデバイスを渡ってステップするステップ−アンド−リピートモードのレーザアブレーションが使えるようになる。
【００１４】
別の関連した実施形態では、その下にパターニングされた下部レイヤの部材がある重複領域の部分において上部導電レイヤを実質的にアブレーションされないまま残すように２つの重複したレーザパターンの内の少なくとも１つが構成される。必要あれば、重複するレーザパターンの両方が、パターニングされた下部レイヤ部材を覆う重複領域の部分を実質的にそのまま残すように構成され得る。そのような実施形態において、上部導電レイヤの領域はパターニングの後に残る下部レイヤの部分の上に残され、これらの上部導電レイヤ領域は“犠牲”領域と考えることが出来る。これらの実施形態において、２つの重複したパターンは一般に異なるパターンからなり、各々ががそれぞれのサブフィールドマスクによって規定され得ることが理解されるであろう。
【００１５】
上述した実施形態のいくつかの好ましいバージョンは更に、連続的に印加されたレーザパターンおよび／または基板の位置を調整することによって、基板の歪みを補償することからなる。歪み補償方式において使うために、基板の歪みをマッピングするために使われ得るいくつかの技術の詳細は、出願人の２００４年１１月２９日出願のＧＢ０４２６１２６．９の優先権を主張した係属中の２００５年４月１日出願の英国特許出願ＧＢ０５０６６１３．９号に記載されており、その関係する内容はその全体をここに引用の形で包含する。
【００１６】
方法のいくつかの好ましい実施形態では、デバイスは薄膜トランジスタ（ＴＦＴ）からなり、下部レイヤと上部導電レイヤの１つはＴＦＴのソースドレインレイヤからなり、下部レイヤと上部導電レイヤのもう１つはＴＦＴのゲートレイヤからなる（トップゲートまたはボトムゲート構成のどちらかを使用し得る）。好ましくは、デバイスは有機またはモレキュラー電子デバイスからなる。方法の実施形態は特に、そのようなデバイスを例えばポリエチレンテレフタレート（polyethyleneterephtalate: ＰＥＴ）やポリエチレンナフタレート（polyethylenenaphtalate: ＰＥＮ）などのプラスチック基板のような柔軟な基板上に製造するのに適している。
【００１７】
いくつかの好ましい実施形態において、レーザアブレーションは、例えばエキシマレーザ（２４８ｎｍ）のような紫外線レーザを使ったシングルショットレーザアブレーションからなる。典型的なエキシマレーザのパルス長は３０ｎｓのレンジにあるが、いくつかの実施形態においては、例えば１０ｎｓ未満または１ｎｓ未満の時間長のようなより短時間長のレーザパルスを使うことによって改善された結果を達成することが出来る。そのような技術は、出願人の２００５年６月１日出願のＧＢ０５１１１３２．３の優先権を主張した係属中の２００５年７月８日出願の英国特許出願ＧＢ０５１３９１５．９号により詳細に記載されており、その内容の全体をここに引用の形で包含する。そのような技術のためには、好ましくは上部導電レイヤは少なくとも０．５、好ましくは少なくとも１．０、の光学濃度を（レーザアブレーションの波長において）有する。
【００１８】
発明は更に、上記の方法、特に上記の方法の好ましい実施形態のいずれか、によって製造された薄膜トランジスタ（ＴＦＴ）アクティブマトリクスディスプレイ、感知デバイスおよび論理回路を提供する。
【００１９】
よって我々は、重要な下部レイヤをそのまま残し、下部レベルからのメタル部材の剥離によるデバイスの劣化や欠陥を、特に後続のレーザ露出との間の重複領域において回避するステップ−アンド−リピートのアブレーションプロセスを使って、メタルの初期のブランケットレイヤをゲートラインとその他の電極や相互接続を選択的にパターニングするために短パルスレーザビームを使う技術を記載する。
【００２０】
本発明の第１の一般的な実施形態によると、従って、デバイスの下部レベル上に導電また半導電している構造のパターンが、後続のレーザ露出との間の重複領域では下部レイヤに導電している電極や相互接続構造がないように設計されている、デバイスの上部レベルにおけるステップ−アンド−リピートのレーザアブレーションプロセスのための回路パターンを設計するための方法が開示される。これにより重複領域におけるレーザアブレーションによる下部メタル構造の除去が防止される。
【００２１】
例えば、アクティブマトリクスディスプレイの場合には、データライン（トップゲート構成）またはアドレスライン（ボトムゲート構成）を含んだ下部基板レベル上では、
メタルパターンがないものと出来る狭いストライプがそれぞれデータとアドレスラインと平行して並んでいるように、ピクセルＴＦＴ回路をレイアウトすることが可能である。上部電極レベル上のレーザアブレーションのための後続の露出ステップとの間の重複領域は、下部基板パターンのこのメタルフリー領域内に横たわるように配置出来る。
【００２２】
シングルショット１回分に露出され、下部メタルパターンを含んだ領域においては、上部レイヤのレーザアブレーションプロセス中に下部導電レイヤの損傷または剥離を避けるように注意が必要である。構造は次のように構築される：シングルショットでアブレーションを許容するために上部導電レイヤの厚みは１５０−２００ｎｍ未満となるように、ただし上部導電レイヤの光学濃度がレーザ光からの下部レイヤの放射線感知レイヤのいずれをも遮蔽するのに十分なほど高くなるように十分に厚く、そして下部レイヤのいずれに吸収されるエネルギー密度もそれぞれのアブレーション閾値未満に維持するように、選ばれる。好ましくは、上部導電レイヤは１０ｎｍより厚く、そのレーザの波長における光学濃度は好ましくは０．５より高く、最も好ましくは１より高い。
【００２３】
パルスの流束量（フルエンス：fluence）は上部レイヤのアブレーション閾値より上だが下部レイヤのいずれもの損傷閾値よりも下となるように選択される。例として、光学濃度が約４の金でできた５０ｎｍの上部レイヤを考える。そして１００ｍＪｃｍ−２の空間的に（１０％以内で）一様なレーザパルスをエキシマレーザから金レイヤに照射する（２４８ｎｍ、３０ｎｓレーザパルス）。これは金のアブレーション閾値（層間剥離閾値）よりはるかに上である。金レイヤのアブレーションの時点までは、光学濃度が（４のオーダーと）非常に高いので、ほぼ全てのレーザエネルギーは上部金レイヤに吸収される。下部誘電体レイヤは加熱されるが剥離はされない。下部レイヤへの損傷を避けるために、トップ導電レイヤ／下部基板コンビネーションをそれらが比較的薄弱な付着を示すように、例えば金のレイヤの場合には、高分子のレイヤ上に蒸着によって、選択することも有利である。
【００２４】
より複雑で周期的でない回路パターンの場合には、レーザ露出のための重複領域が下部レイヤにおいてメタル構造がないように回路をレイアウトすることは常に可能ではなくなり得る。
【００２５】
本発明の第２の一般的な実施形態によると、上部レベル上の導電また半導電している構造を規定するマスクパターンが、下部レイヤ上のメタル構造が重複領域をクロスして通る重複領域の部分におけるレーザ露出を遮断する“犠牲”構造をレーザ露出フィールドのエッジに含んでいる、デバイスの上部レベルにおけるステップ−アンド−リピートのレーザアブレーションプロセスのための回路パターンを設計するための方法が開示される。これにより重複領域におけるレーザアブレーションによる下部メタル構造の除去が実質的に防止出来る。
【００２６】
発明の理解を助けるために、その特定の実施形態を、例として、付随する図面を参照してこれから説明する。
【発明を実施するための最良の形態】
【００２７】
大まかに言うと、我々は少なくとも１つのパターニングされたレイヤからなる基板上に電子デバイスを作成する方法であって、前記レイヤをパターニングするステップが下部レイヤの剥離や劣化のないステップ−アンド−リピートの態様のレーザアブレーションによって基板から部材を除去することからなる方法を記載する。
【００２８】
例１：規則正しいデバイス配列のステップ−アンド−リピートのレーザアブレーション
ゲートラインの分離を作るためにマルチレイヤデバイス構造の上部レイヤ内の部材を剥離する例を開示する。方法は大きなエリア内で部材を除去するレーザアブレーションの技術を利用して高解像度、高導電度と高スループットプロセスを低温で実現する。アブレーション領域は、アブレーションプロセスが繰り返されることとなる基板上の隣接した位置にステップ−アンド−リピートの形式で移動されるマスクによって形成される。マスクの間の上部レイヤ上に金属が意図せずに残ることがないことを確かにするために、ここでは縫い合わせ領域と呼ばれる隣接するマスク間の重複領域が作られる。この２ショット重複エリア内での下部レイヤの放射線劣化の防止は、下部レイヤ上の金がない領域におけるピクセルとソースラインの間に重複領域を位置させることによって達成される。
【００２９】
高分子系プリントＴＦＴのためのマルチレイヤスタックの製造は図１に基づいて行われる。導電部材は基板１上に蒸着されパターニングされて、ソースとドレイン電極２を形成する。基板はガラスまたは高分子膜のどちらかであり得るが、好ましくはポリエチレンテレフタレート（ＰＥＴ）やポリエチレンナフタレート（ＰＥＮ）などのプラスチック基板が使われる。パターニングされた導電レイヤ２はＰＥＤＯＴなどの導電ポリマーまたは金、銀、導、アルミニウムなどの金属部材からなる。これは、スピン、ディップ、ブレード、バー、スロットダイまたはスプレーコーティングのインクジェット、グラビア、オフセットまたはスクリーン印刷などの溶液処理技術を通して蒸着されパターニングされ得るが、これらに限られるものではない。これの代わりに、蒸発スパッタリングやフォトリトグラフィックパターニング技術などの真空蒸着技術を使っても良い。
【００３０】
一旦導電レイヤがパターニングされてソースとドレイン電極が形成されると、半導電部材３のレイヤをそれから基板とパターニングされた電極上に蒸着しても良い。半導電レイヤはポリアリラミン（polyarylamine）、ポリフルオレン(polyfluorene)、ポリティオフェン(polythiophene)派生物などの部材からなり得るが、これらに限られるものではない。インクジェット印刷、ソフトリトグラフィック印刷（J.A. Rogers et al., Appl. Phys. Lett. 75, 1010(1999); S. Brittain et al., Physics World May 1998, p. 31）、スクリーン印刷（Z. Bao et al., Chem. Mat. 9, 12999(1997)）、オフセット印刷、ブレードコーティングまたはディップコーティング、カーテンコーティング、メニスカスコーティング、スプレーコーティング、または押出しコーティングなどを含む広範囲の印刷技術を半導電部材の蒸着に用いても良いが、これらに限られるものではない。これの代わりに、フォトリトグラフィ（ＷＯ９９／１０９３９参照）またはレーザアブレーションのような技術によって半導電レイヤを連続した薄膜として蒸着し引き算的にパターニングしても良い。
【００３１】
ゲート誘電体部材４のレイヤをそれからレイヤ化された基板上に蒸着する。誘電体部材としてはポリイソブチレン（polyisobutylene）やポリビニルフェノール（polyvinylphenol）のような部材を用いても良いが、好ましくはポリメチルメタクリレート（polymethylmethacrylate: ＰＭＭＡ）および／またはポリスチレン（polystyrene）を用いる。誘電体部材は、スプレーまたはブレードコーティングのような技術によって連続したレイヤの形で蒸着しても良いが、これらに限られるものではない。但し、好ましくは、スプレーコーティングの技術を用いる。
【００３２】
誘電体レイヤの蒸着の後にゲート電極５と相互接続ラインの蒸着が続く。ゲート電極の部材は金やそれより安価な銅やアルミニウムなどの金属などの無機金属の薄膜であり得る。ゲート電極は、スパッタリングまたは蒸発技術やスピン、ディップ、ブレード、バー、スロットダイ、グラビア、オフセットまたはスクリーン印刷などの溶液処理技術などの技術を使って蒸着される。これの代わりに、無電解めっき技術を用いても良い。下記の選択的アブレーションプロセスは、分厚いレイヤよりは金属の薄いレイヤについてより容易に達成される。しかし、多くの場合、必要な導電度に達するために最低レイヤ厚みが要求される。５０ｎｍの厚みはフラットパネルディスプレイのためのゲート相互接続を含む広範な応用に必要な導電度を提供する。
【００３３】
金属レイヤ７は好ましくは２４８ｎｍエキシマレーザを使って剥離されるが、他の波長を使うことも出来る。ルモニクス（Lumonics）ＰＭ８００レーザ（３００ｍＪ，３０Ｗ）を使っても良い。マスクはレイヤ化された基板上に位置付けされてアブレーション領域を作る。アブレーション領域内の好ましい金部材の上部レイヤはレーザからシングルショットが照射されると、下部金属レイヤまたは誘電体レイヤに実質的に損傷を与えることなく、かつ非常に僅かな破片となって除去される。アブレーション領域はシングルショットだけが照射されたときは大きい。下部レイヤにいかなる明白な損傷も与えることなく上部金レイヤを除去するのに、２８〜１１２ｍＪｃｍ−２の範囲の流束量（フルエンス）を用いても良い。これは結果として過剰な破片を形成することのないクリーンなプロセスとなる。この流束量（フルエンス）の範囲は上部金属レイヤの吸収係数、厚さ、付着と関係している。
【００３４】
マスクは基板に沿って隣接する位置に再位置付けされる。上部レイヤのアブレーションプロセスの後に金が残っていないことを確かにするために、マスクが移動された時、それは前回の剥離領域と重複するように位置付けされる。アブレーションプロセスは基板の新たなレーザ露出領域において繰り返される。しかし、重複領域は今度は２ショットのレーザビームに露出されることになる。発明の実施形態においては、このため、重複領域は、重複領域において高吸収性のレイヤがないように、特にソースとドレインレベルの下部レイヤにおける金パターンがないように、位置付けされる。図２を参照すると、アクティブマトリクスディスプレイの場合、これは下部に金部材のないピクセルとソースラインなどの電極ラインの間に重複領域８を位置付けすることによって達成出来る。重複領域の位置付けは、図２では、ソースライン９の隣である。トランジスタ１０やピクセル電極１１が図２に見られても良い。
【００３５】
このレーザアブレーションプロセスは、上述したようなやり方でパネル全体を撮像するのに用いても良い。標準基板が使われ、誘電体部材の蒸着とそれまでは上述した処理技術を使って準備される。アブレーション前の処理されたパネルの概略は図３に示されている。好まれる導電部材のレイヤはそれから準備された基板上に蒸着される。好ましくは、５０ｎｍの金部材がそれから基板表面にスパッタリングされて、金のレイヤを形成する。このプロセスの結果は図４に示されている。
【００３６】
マスクは基板上に位置付けされ、５０８μｍ×３９４μｍのような寸法の矩形レーザスポットを使って、マスクによって作られたアブレーション領域を通じてシングルパルスレーザショットが照射されても良い。マスクはそれから基板に沿って５００μｍ前回のアブレーション領域の隣に前回の領域と８μｍの重複を持って再位置付けされて、レーザアブレーションプロセスが繰り返される。これは結果として１０６μｍの領域内のアブレーション後のゲートライン幅となる。撮像プロセスの後、ゲートラインは分離されたものになる。重複領域の位置付けにより、重複領域のソースドレインレベルでは金の特徴がないので、下部金レイヤには損傷は起こり得ない。これは図５ａに表されている。
【００３７】
図５ａを参照すると、これはデバイスの下部アクティブレイヤ上に蒸着された誘電体スタック５０４を持つ下部金レイヤ５０２を支えているＰＥＴ基板５００を示す。上部の蒸着された金レイヤ５０６ａがアブレーション前には一様にあり、アブレーション後はストライプ領域５０６ｂにある。図はデバイスの上部金レイヤからの部材の除去を示す。  この例では、矩形レーザスポット５０８が使われる（描かれた例では、５０８μｍ×３９４μｍの寸法）。矩形の均質化されたパルスレーザがレイヤ化された基板の表面を渡って移動されて上部金レイヤの領域を除去する（これはここでは結果として約１０６μｍのアブレーションの後でゲート領域５０６ｂの幅となる）。
【００３８】
図５ａの概略はアブレーション領域をちょうど単一のピクセルをカバーする５００μｍの窓として示す。しかし、レーザビームの大きさによっては、たとえば３×３ピクセルアレイのような、はるかに大きなマスクサイズと従ってアブレーション領域を使っても良い。これは図５ｂに描かれている。
【００３９】
図６は５０ｎｍの金レイヤを剥離するのに９４ｍＪｃｍ−２の流束量（フルエンス）を使ってパターニングされた５０ｄｐｉのパネルの例を示す。通常は、もし基板の上部レイヤがなければ、この流束量（フルエンス）は、重複領域（図中で丸く囲われたものが例）における金の下部レイヤを剥離するのに十分であろう。ソースとドレインレベルのより分厚い金レイヤはアブレーション閾値を増加し、下部金レイヤへの劣化の危険を更に低減するであろう。
【００４０】
この技術の利点はパネルの大きなエリア上において歪みを克服できることである。２ショット重複領域の典型的な幅は１０μｍであり、後続する露出との間のレーザシステムのステップ−アンド−リピート距離は５０００μｍである。与えられた幅の重複領域について、マスク形状が複雑（つまり矩形でない）であっても、単に次の露出エリアの位置を調節し、および／または重複領域の幅を増加／減少するだけで、約１μｍ／５００μｍまでの基板歪みを補正することが従って可能である。我々のケースでは、ＰＥＴ基板の典型的な基板歪みは１μｍ／２０００μｍのオーダーと測定されていたので、つまり１０μｍ幅の重複領域で容易に補償することが出来る。
【００４１】
図７ａは横歪み補正（縦のステップ−アンド−リピート方法に直角の）が発生している２つのゲートラインを示す。円で示された位置におけるゲートラインの僅かなもつれは下部レイヤ上のソースドレインパターンの歪みを補償するための露出領域の右への少しのシフトを反映している。ソースドレインパターンの歪みと歪み補正ゲートパターンの関係はよりはっきりと拡大図で図７ｂに示されている。
【００４２】
図８は上述した条件下での金レイヤの剥離の後に撮られた原子間力顕微鏡（ＡＦＭ）画像を示す。図８（上）に破線で示されるようにＡＦＭ断面は剥離領域のエッジに跨って測定された。ステップの高さは金レイヤ（４０ｎｍ）の厚みに等しく、１ショットアブレーションプロセス中に下部の誘電体部材が除去されなかったことを示している。金ラインのエッジでは、予想されたようにそして上述したように大きなバーリング領域が見られる（図中のピーク）。
【００４３】
図９は２ショット重複領域のエッジ上で撮られたＡＦＭ画像を示す。条件は上述した１ショットＡＦＭと同じである。９４ｍＪｃｍ−２のレーザビームからのショットによって誘電体スタック部材が全て除去されていること、つまり重複領域におよそ下部基板の深さまで伸びた溝か作られていること、が見て取れる。もしソースドレインレベルで金パターンが提示されていたら、このパターンは重複領域で損傷を受けて、ゲートレイヤへの電気的短絡、ソースドレインレベルでの相互接続の破損、その他のデバイス欠陥を起こす損傷に潜在的に繋がっていたであろう。
【００４４】
図１０に見られるライン導電度測定は上述したレーザプロセスを使って良好なライン間分離が得られたことを示す。しかしながら、金の厚み（または幅）を１００ｎｍの領域内にまで増加させることにより、依然良好なアブレーション結果を得ながらより高い導電度を生じ得る。
【００４５】
上述したように製造されたピクセルＴＦＴから計測されたデバイス特徴はレーザアブレーション技術によって形成された分離されたゲートからの顕著なゲート漏れはなかたことを示した。これは重複領域の誘電体レイヤに溝を作ることが、ゲートレベルからソースドレインレベルのいずれの導電路への顕著な漏れ通路も構成しないことを示す。上述したプロセスはシングルショットプロセスについて現在１秒につき２００００デバイスまでの高いスループットを達成できる。図１１は上述したようなＴＦＴデザインについて良好なオンオフ電流が得られることを説明している。
【００４６】
例２：集積回路のための隣接する重複したマスクを通してのレーザアブレーション技術の使用
上述した技術は、基板の下部レイヤに金属構造を含まない基板の領域で後続のレーザ露出との間の重複領域を位置付け出来る、規則正しい配列構成に適用出来る。より周期的でない構造を持った多くの集積回路構成については、重複領域に金属特徴があることを避けるように回路をレイアウトすることが常に可能ではないかもしれない。第２の例によると、従って、レーザアブレーションでパターニングされた上部レベルのアクティブ金属構造のいずれかに接続されているかもいないかもしれず、レーザアブレーション中に下部の金属を保護する犠牲金属構造が上部金属レベル上に規定される。
【００４７】
シングルショット露出のエリアよりも回路のダイサイズが小さい状況では、後続のステップ−アンド−リピートのステップ間の重複領域をデザインするのに特に注意を要することなく、シングルショットのレーザで回路構造全体を直接露出して剥離することが当然可能である。
【００４８】
しかし、回路がレーザビームより大きい情況では、回路を規定するのに１回より多くの露出（ショット）が要求される。それらの場合には、ゲートマスクは分けて撮像する領域に分割し得る。回路がレーザビームより大きい時、レーザアブレーションプロセスについてアブレーション領域を作るマスクが用いられる。好適なマスクは、マスクがサブフィールドに分割されるようにデザインされる。これらのサブフィールドは、好ましくは金である下部の導電部材をレーザビームから遮蔽する個々のセグメントからなる。
【００４９】
図１２は２つのサブフィールドに分割されているマスクを示す。マスクは基板上に置かれ、マスクのアブレーション（クリア）領域を通してシングルショットが照射される。一旦サブフィールドの１つを使って基板の部分が撮像される（剥離される）と、マスクの残りのサブフィールドを使って基板の隣の部分を撮像するために、マスクは基板表面に沿って隣接する位置に移動される。図１３は上記を描いており、レーザビームが基板表面上の左手側の撮像されるサブフィールドにショットされていて、右手側のサブフィールドはまだこれから撮像されるために残っている。マスクはそれから右手のサブフィールドが基板上の隣接する位置となるように移動され、レーザビームがそれからマスクの右手側にショットされることになる。上述したように、重複領域は２ショットのレーザビームを経験することとなり、従ってこの領域は下部レイヤに導電部材がある所になってはならない。
【００５０】
図１４は、図１３のマスクを使ってゲートレベルでパターニングされるソースとドレインレベルの集積回路の概略図を示す。上記の第１の例で詳しく記載したように、半導体とゲート誘電体の蒸着の後、好ましくは金である金属部材のレイヤがそれから基板表面に蒸着される。ゲートラインがそれからマスクを使ってパターニングされる。マスクの左手側のサブフィールドにシングルレーザショットが照射された後、マスクは隣接する位置に移動され、それからマスクの右手側のサブフィールドが基板の次の部分を撮像するのに使われる。
【００５１】
金属部材のアブレーションの後、図１５に概略的に示されたパターンが結果として得られる。ソースドレインレベルの金属ラインが重複領域をクロスして通る必要のある重複領域においては、それらのエリアは“犠牲”金構造９がゲートレベルに残るマスク上の非レーザ露出エリアによって保護されるように、マスクパターンのサブフィールドの（少なくとも）１つがデザインされていることが図１４から見て取ることが出来る。この犠牲構造はゲートレベルの電極のいずれとも電気的に接続されておらず、従ってデバイス性能に顕著な影響を与えない。重複領域の他のエリアの全ては、金部材がそれらから剥離されている。下部レベルの金部材が保護されることが重要である２ショット重複領域においては、金部材の領域が回路のゲートレベルにわざと残されている。金部材はサブフィールドマスクデザインを使ったアブレーション後にゲートレベルに残される。
【００５２】
ここに記載したプロセスとデバイスは溶液処理されたポリマーと真空蒸着された金属によって製造されたデバイスに限られない。ＴＦＴの導電電極のいくつかおよび／または回路やディスプレイデバイス（下記参照）の相互接続は、たとえばコロイドサスペンションの印刷または予めパターニングされた基板上の電気めっきによって蒸着することが出来る有機または無機導電体から形成され得る。
【００５３】
半導電レイヤについては、１０−３ｃｍ２／Ｖｓを超える、好ましくは１０−２ｃｍ２／Ｖｓを超える、十分な電界効果移動度を提示する真空または溶液処理可能な共役ポリメリックまたはオリゴメリックな部材を使い得る。好適な部材は例えば、H.E. Katz, J. Mater. Chem. 7, 369(1997)またはZ. Bao, Advanced Materials 12, 227(2000)にレビューされている。他の可能性としては、可溶側鎖を持った小さな結合した分子（J.G. Laquindanum, et al., J. Am. Chem. Soc. 120, 664(1998)）や、溶液から自己組立てされた半導電の無機有機混成部材（C.R. Kagan, et al., Science 286, 946(1999)）や、ＣｄＳｅナノ粒子のような溶液蒸着された無機半導体（B.A. Ridley, et al., Science 286, 746(1999)）や、無機半導体ナノワイヤ（X. Duan, Nature 425, 274(2003)）が含まれる。
【００５４】
電極はインクジェット印刷や、ソフトリトグラフィック印刷(J.A. Rogers et al., Appl. Phys. Lett. 75, 1010(1999); S. Brittain et al., Physics World May 1998, p. 31)や、スクリーン印刷（Z. Bao et al., Chem. Mat. 9, 12999(1997)）や、フォトリトグラフィックパターニング（ＷＯ９９／１０９３９参照）や、オフセット印刷や、フレクソグラフィック印刷または他のグラフィックアーツ印刷技術のような技術によって粗くパターニングし得る。ここに記載したレーザアブレーションプロセスは、そのような粗くパターニングされた特徴のエッジをトリミングしてグラフィックアーツ印刷技術で達成出来るよりも解像度がより高いこれらの電極のパターニングを提供するのに使うことが出来る。上述したように製造されたＴＦＴのようなデバイスは、１つ以上のそのようなデバイスがお互いにおよび／または他のデバイスと集積出来るより複雑な回路またはデバイスの一部であり得る。応用の例としてはディスプレイ用の論理回路とアクティブマトリクス回路、センサまたはメモリデバイス、ユーザに規定されたゲートアレイ回路が含まれる。
【００５５】
ＴＦＴ製造の文脈では、ここに記載した技術は、ボトムゲートデザインのソースドレインレイヤをパターニングするのにも用い得る。パターニングプロセスは、相互接続ライン、抵抗、キャパシタ、インダクタ、ダイオードなどの、そのような回路の他の部品をパターニングするのにも使い得る。
【００５６】
本発明は上記の例に限られない。本発明の側面にはここに記載した概念の新規なおよび／または発明性のある側面とここに記載した特徴の新規なおよび／または発明性のある組み合わせとを含む。
【００５７】
上述した構造は、たとえば相互接続のような、同じ基板上の他の導電および／または半導電構造によって補足することが出来る。上述したような多数の構造は同じ基板上に形成しても良いし、電気的に導電の相互接続によって互いに接続されて集積回路を形成しても良い。
【００５８】
出願人はこれによって、ここに記載された各個別の特徴とそのような特徴の２つ以上の組み合わせを、そのような特徴や特徴の組み合わせがここに記載された問題のいずれかを解決するかどうかに拘わらず、そして請求の範囲を制限することなく、当業者の共通の一般知識に照らしてそのような特徴や組み合わせが本明細書全体に基づいて実施することが可能となる程度に、孤立して開示する。出願人は本発明の側面がそのような個別の特徴または特徴の組み合わせのいずれもからなることを指摘する。上記の記載に鑑みて、発明の範囲内で各種の変形をし得ることが当業者には明白であろう。
【図面の簡単な説明】
【００５９】
【図１】図１は高分子系のプリントＴＦＴのマルチレイヤスタックの製造プロセスを示す。
【図２】図２は、下部のメタル部材がないピクセル電極とソースラインの間の２つの隣接するマスクの重複領域の配置を示す。
【図３】図３はレーザアブレーションによるゲートパターニングの前のアクティブマトリクスＴＦＴ配列のソースドレインパターンの概略を示す。
【図４】図４は用意された基板上に好ましい導電部材のレイヤが蒸着された後の処理されたパネルの概略を示す。
【図５】図５はレーザアブレーションプロセスがマスクを通して繰り返された後に結果として得られる孤立したゲートラインの形成を表しており、図５（ａ）は５００μｍのアブレーション領域により、図５（ｂ）ははるかに大きいマスクサイズを使ったもの。
【図６】図６は９４ｍＪｃｍ−２の流束量（フルエンス）を使ってパターニングされた５０ｄｐｉのパネルの例を示す。
【図７】図７（ａ）と（ｂ）は上部ゲートラインのもつれを表すパネル上の２つのゲートラインの形成を示す。
【図８】図８は剥離領域のエッジ上で、金レイヤのアブレーションの後に撮られた原子間力顕微鏡（Atomic Force Microscopy:ＡＭＦ）画像を示す。
【図９】図９は２ショット重複領域のエッジ上で撮られた原子間力顕微鏡（Atomic Force Microscopy:ＡＭＦ）画像を示す。
【図１０】図１０は発明の実施形態によるレーザアブレーションプロセスを使って良いライン間分離が得られたことを示すライン導電率計測を説明している。
【図１１】図１１はレーザ剥離された金ゲート相互接続を持ったピクセルＴＦＴの特徴を説明し、ここに記載されたように製造されたＴＦＴについて良い電流オンオフが計測されたことを示すドレイン電流対ゲート電圧のグラフを示す。
【図１２】図１２は論理回路用のゲートパターンのためのマスクデザインの例を示す。
【図１３】図１３は基板表面上に撮像する左手側のサブフィールドにレーザが照射され、右手側のサブフィールドはまだこれから撮像されるために残されているマスクデザインを説明している。
【図１４】図１４はソースとドレインレベルの集積回路図の概略を示す。
【図１５】図１５はマスクの両方のサブフィールド内になっているメタル部材のアブレーション後の概略を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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