(57)【要約】いくつかの非同期式ＨＤＬＣチャネル（１５）のレートを、同期式疑似ＴＤＭインタフェース（１４）を介してＨＤＬＣプロセッサ（１３）とインタフェースするのに適した単一クロック系統に適応させる方法。ＨＤＬＣチャネルは時間多重化される。反対方向では時間分離される。一つの方向で、本アルゴリズムは、専用バッファ（１７）にＨＤＬＣチャネルを書き込み、期待された最小のＨＤＬＣレートのすぐ上の共通同期クロックでこれらのバッファを読みだすことを基本としている。バッファ・フィル・モニタ機能が中立情報を挿入することを決定すると、ＨＤＬＣパケットの終了バイトと開始バイトとの間に中立情報が挿入される。これにより、バッファーアンダーランの状況を回避する。したがって、バッファ・フィル・モニタ機能と組み合わせて、バッファによって読み出された各ＨＤＬＣパケットの最初と最後のバイトを位置づける簡単な機能を使用する。また、本アルゴリズムは逆方向でも適しており、異なる非同期式物理ラインが同期式ＴＤＭ型インタフェースからそれらのＨＤＬＣチャネルを受信し、その条件は、このインタフェース・クロック系統は期待される最小のＨＤＬＣ出力レートのすぐ下である、ということである。また、この場合、上記に説明した同じアルゴリズムを使用した後に中立データを挿入することにより、バッファーアンダーランの状況を回避する。また、適応デバイスとそれらを使用する通信カードを提案する。
2009509434.tif 000002
【特許請求の範囲】
【請求項１】
同期式擬似ＴＤＭインタフェース（１４）を介してＨＤＬＣプロセッサ（１３）とインタフェースするのに適した単一のクロック系統に対して、複数の時間多重されたＨＤＬＣ非同期式チャネルのレートを適応させる方法であって、前記ＨＤＬＣ非同期式チャネルのそれぞれは、各ＨＤＬＣ非同期式チャネルに対応したクロックに従って、各ＨＤＬＣ非同期式チャネルに関連付けられた各バッファ（１７）に書き込まれ、各バッファは、予期された最大のＨＤＬＣレートのすぐ上の共通同期クロックに従って読み出され、バッファ・フィル・モニタ機能がバッファーアンダーランの状況を回避するためにニュートラル・インフォメーションを挿入することを決定した場合には、前記バッファから読み出されたＨＤＬＣ非同期式チャネルに中立情報が挿入されることを特徴とする方法。
【請求項２】
前記ＨＤＬＣ非同期式チャネル（１５）を入力ライン（１１）から抽出するステップと、
抽出した前記ＨＤＬＣ非同期式チャネルを複数の専用メモリバッファ部（１７）に書き込むステップと、
前記複数の専用メモリバッファ部（１７）から、前記予期された最大のＨＤＬＣレートのすぐ上の共通同期クロックに従って読み出すステップと、
前記複数の専用メモリバッファ部（１７）の充填状態を監視するステップと、
前記複数の専用メモリバッファ部（１７）から読み出された各ＨＤＬＣパケットの開始バイト及び終了バイトの位置を検知するステップと、
前記複数の専用メモリバッファ部（１７）について定義された、バッファーアンダーランが迫っていることを示す空スレッショウルドを超えてしまったことを、前記バッファ・フィル・モニタ機能が検知するごとに、フィリングインフォメーションを挿入するステップと
をさらに含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記バッファ（１７）は、各ＨＤＬＣ非同期式チャネルに関連付けられたクロックで書き込まれ、前記共通同期クロックに従って読み出されるＦＩＦＯバッファメモリであることを特徴とする請求項１に記載の方法。
【請求項４】
共通同期式のＴＤＭ型インタフェース間のレートを適応させる方法であって、前記ＴＤＭ型インタフェースは共通クロックを伴う複数の同期式ＨＤＬＣチャネル（１５）と、それぞれ対応した個別のクロックを伴う複数の非同期式の物理ラインとを含み、該物理ラインは前記ＴＤＭ型インタフェースから生成されたＨＤＬＣチャネルを含まなければならないラインであり、該ＨＤＬＣチャネルは、入力された前記同期式ＨＤＬＣチャネル（１５）から抽出されたものであり、予想された最小のＨＤＬＣ出力レートのすぐ下のレートにインタフェース・クロックのレートがなるように、抽出された該ＨＤＬＣチャネルは各ＨＤＬＣチャネルに対応したバッファ（１７）に書き込まれ、前記バッファからの読み出しの際には、特定のＨＤＬＣチャネルを含む必要のある前記物理ラインに関連付けられた物理ライン・クロックに従って読み出しが実行される一方で、バッファーアンダーランの状況を回避するためにバッファ・フィル・モニタ機能が中立情報を挿入することを決定した場合には該中立情報が挿入されることを特徴とする方法。
【請求項５】
前記予想された最小のＨＤＬＣ出力レートのすぐ下のレートに前記インタフェース・クロックのレートがなるように、前記共通同期式のＴＤＭ型インタフェースの複数のチャネルを抽出するステップと、
抽出した前記複数のチャネルを複数の専用メモリバッファ部（１７）に書き込むステップと、
前記複数の専用メモリバッファ部（１７）から、前記特定のＨＤＬＣチャネルを含む必要のある前記物理ラインに関連付けられた前記物理ライン・クロックに従って読み出すステップと、
前記複数の専用メモリバッファ部（１７）の充填状態を監視するステップと、
前記複数の専用メモリバッファ部（１７）から読み出された各ＨＤＬＣパケットの開始バイト及び終了バイトの位置を検知するステップと、
前記複数の専用メモリバッファ部（１７）について定義された、バッファーアンダーランが迫っていることを示す空スレッショウルドを超えてしまったことを、前記バッファ・フィル・モニタ機能が検知するごとに、フィリングインフォメーションを挿入するステップと
をさらに含むことを特徴とする請求項４に記載の方法。
【請求項６】
前記バッファ（１７）は、前記共通クロックに従って書き込まれ、かつ、対応する非同期式の出力チャネルに関連付けられたクロックで読み出されるＦＩＦＯバッファメモリであることを特徴とする請求項４に記載の方法。
【請求項７】
同期式擬似ＴＤＭインタフェース（１４）を介してＨＤＬＣプロセッサ（１３）とインタフェースするのに適した単一のクロック系統に対して、複数の時間多重されたＨＤＬＣ非同期式チャネルのレートを適応させる装置であって、
入力チャネルごとに設けられた各バッファ（１７）と、
バッファ充填状態制御ユニット（１９）と、
チャネル監視回路と、
ＴＤＭ多重化ユニット（１８）と
を備え、
前記ＨＤＬＣ非同期式チャネルのそれぞれは、各ＨＤＬＣ非同期式チャネルに対応したクロックに従って、各ＨＤＬＣ非同期式チャネルに関連付けられた前記各バッファ（１７）に書き込まれ、前記各バッファは予期された最大のＨＤＬＣレートのすぐ上の共通同期クロックに従って読み出され、読み出された前記ＨＤＬＣ非同期式チャネルのそれぞれは、前記ＴＤＭ多重化ユニット（１８）に送出され、前記バッファ充填状態制御ユニット（１９）は、該バッファ充填状態制御ユニット（１９）が備えるバッファ・フィル・モニタ機能がバッファーアンダーランの状況を回避するためにニュートラル・インフォメーションを挿入することを決定した場合に、前記バッファから読み出されたＨＤＬＣ非同期式チャネルに中立情報を挿入すべきことを命令することを特徴とする装置。
【請求項８】
前記中立情報をＨＤＬＣパケットの終了バイトとＨＤＬＣパケットの開始バイトとの間に挿入するために、複数のＨＤＬＣパケットの開始バイトと終了バイトを識別する監視回路をさらに含むことを特徴とする請求項７に記載の装置。
【請求項９】
共通同期式のＴＤＭ型インタフェース間のレートを適応させる装置（１４）であって、前記ＴＤＭ型インタフェースは、共通クロックを伴う複数の同期式ＨＤＬＣチャネルと、それぞれ対応した個別のクロックを伴う複数の非同期式の物理ラインとを含み、該物理ラインは前記ＴＤＭ型インタフェースから生成されたＨＤＬＣチャネルを含まなければならないラインであり、
前記装置は、
出力チャネルごとに設けられた各バッファ（１７）と、
バッファ充填状態制御ユニット（１９）と、
チャネル監視回路と、
ＴＤＭ分離化ユニット（１８）と
を備え、
前記ＴＤＭ分離化ユニットにおいて分離された複数の同期式のＨＤＬＣチャネルは、予想された最小のＨＤＬＣ出力レートのすぐ下のレートにインタフェース・クロックのレートがなるように、それぞれ専用の前記各バッファ（１７）に書き込まれ、前記バッファからの読み出しの際には、特定のＨＤＬＣチャネルを含む必要のある前記物理ラインに関連付けられた物理ライン・クロックに従って読み出しが実行され、さらにバッファーアンダーランの状況を回避するためにバッファ・フィル・モニタ機能が中立情報を挿入することを決定した場合には、前記バッファ充填状態制御ユニット（１９）が該中立情報を挿入すべきことを命令することを特徴とする装置。
【請求項１０】
前記中立情報をＨＤＬＣパケットの終了バイトとＨＤＬＣパケットの開始バイトとの間に挿入するために、複数のＨＤＬＣパケットの開始バイトと終了バイトを識別する監視回路をさらに含むことを特徴とする請求項９に記載の装置。
【請求項１１】
通信カードであって、
同期−非同期の適応処理又は非同期−同期の適応処理の少なくとも一方を実行するために、請求項７ないし１０のいずれか１項に記載された装置を含むことを特徴とする通信カード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物理レイヤで通信システムに接続した多重信号のレートを適応させるアルゴリズムに関し、パケット損失を全く伴わないで、接続レイヤで同期式インタフェースと相互作用できるようにする。本発明の一つの実施形態は、同期式リンク・レイヤへの非同期式物理レイヤ・ラインのインタフェースにおけるレート適応の双方向アルゴリズムである。
【背景技術】
【０００２】
非同期式データ伝送ネットワークに挿入される装置は、遠隔管理により正常に動作することが必要とされる複数の通信チャネルを供給するいくつかの非同期式ラインを物理レイヤにおいて受け入れる。これらは、例えば、０５／２００２版のＩＴＵ−Ｔ  Ｇ．７０７標準で規定するデータ通信チャネル（ＤＣＣ）であり、または、０２／２００１版のＩＴＵ−Ｔ  Ｇ．７０９標準で規定する汎用通信チャネル（ＧＣＣ）である。
【０００３】
本装置が受信する各通信チャネルは、それを搬送する物理ラインと同期している。例えば、全てのデータ通信チャネル（ＤＣＣ）は、ＩＴＵ−Ｔ  Ｇ．７０７標準が規定するそのチャネルを搬送する専用チャネル（ＳＤＨ）ラインと同期しており、全ての汎用通信チャネル（ＧＣＣ）ラインは、ＩＴＵ−Ｔ  Ｇ．７０９標準が規定するそのチャネルを搬送する光伝送ハイアラーキ（ＯＴＨ）と同期している。
【０００４】
全ての通信チャネルは本装置に含まれる一つ以上のインテリジェント・デバイスと接続され、それらの各々（例えば、通信専用の一つ以上のマイクロプロセッサ）に含む高速データリンク制御（ＨＤＬＣ）プロトコルを処理することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＨＤＬＣプロセッサには、非同期式物理ラインの数と同数又はそれ以上の数のＨＤＬＣインタフェースを具備すべきである。その理由は、これらのラインの各々は特定の許容範囲内（例えば、ＳＤＨの場合は±４．６／１００００００、またはＯＴＨの場合はおおよそ２０／１００００００）にあるそれ自身のクロックで特徴付けられるからである。
【０００６】
残念ながら、殆どの通信用マイクロプロセッサまたはＨＤＬＣプロセッサは、少数のＨＤＬＣ非同期式インタフェースのみを具備している。一般的に、それらは多数のＨＤＬＣチャネル・プロセッサを備えているが、同期式ＴＤＭインタフェースについては１つ又は少数しか備えていない。各同期式時分割多重化（ＴＤＭ）インタフェースは、多数のタイム・スロット多重化ＨＤＬＣチャネルを送信するのに適する。もし全てのＨＤＬＣチャネルが同じクロック系統に属するのであれば、ＨＤＬＣチャネルのタイム・スロット多重化機能はパケット損失がないが、そうでない場合は、ＨＤＬＣチャネルのクロック・レートとＴＤＭチャネル・レートとの間の相違に比例して、パケット損失がある。
【０００７】
ＨＤＬＣチャネルに関連するクロックのレート変化が高いほど、平均パケット損失は高くなる。専用プロトコルにより、損失パケットの再送信が可能であったとしても、ＨＤＬＣチャネルの伝送品質に不利益をもたらし、それを過負荷とするリスクがあるため、この再送信は回避すべきである。この観点から、単一共通クロックを利用する全てのＨＤＬＣチャネルを再同期するのに適したレート適応アルゴリズムを導入すれば、パケット損失のない同期式ＴＤＭインタフェースを使用することが可能となるであろう。このように、多数の経済的なＨＤＬＣプロセッサ・デバイスが、パケット損失のない通信チャネル処理に利用可能となるであろう。
【０００８】
さらに、ＴＤＭ型インタフェースにより、通信装置内のＨＤＬＣチャネル・ルーティング問題を容易に解決することができる。
【０００９】
本発明の一般的な目的は、所定数の非同期式ＨＤＬＣチャネルを、レート適応機能を持つ同一クロック系統へ再同期する方法を提供することである。このレート適応機能により、パケット損失のない単一インタフェース上で、これらの十分な数のＨＤＬＣチャネルを含むＴＤＭ型タイム・スロット多重化機能が実現される。他の目的は、反対の適応も可能とする方法を具備することである。さらに他の目的は、上記方法を適用するデバイス（装置）を提供することである。
【課題を解決するための手段】
【００１０】
上記目的を考慮して、同期式擬似ＴＤＭインタフェースを介してＨＤＬＣプロセッサとインタフェースするのに適した単一のクロック系統に、所定数のＨＤＬＣ非同期式チャネルのレートを適応させる方法が提供される。ＨＤＬＣ非同期式チャネルは時間多重化されている。ＨＤＬＣ非同期式チャネルは、各チャネルに対応したクロックに従って、各ＨＤＬＣチャネルに関連付けられたバッファに書き込まれる。これらのバッファは、予期された最大のＨＤＬＣレートのすぐ上の共通同期クロックで読み出される。一方、バッファーアンダーランの状況を回避するために、バッファ・フィル・モニタ機能がＴＤＭチャネルにニュートラル・インフォメーション（中立情報）を挿入することを決定した場合には、ＴＤＭチャネルに中立情報が挿入される。
【００１１】
また、本発明により、上記の方法と反対の方法、すなわち共通同期式のＴＤＭ型インタフェース間のレートを適応させる方法が実現される。共通クロックを持つ所定数の同期式ＨＤＬＣチャネルと、それぞれ対応した個別のクロックを持つ所定数の非同期式物理ラインとが含まれる。また、これらには、ＴＤＭ型インタフェースから生成されたＨＤＬＣチャネルが含まれている必要がある。ＴＤＭ型インタフェースにおいて、入力された同期式ＨＤＬＣチャネルが抽出される。抽出されたＨＤＬＣチャネルは、それぞれ関連付けられたバッファに書き込まれる。なお、インタフェース・クロックは、予想される最小のＨＤＬＣ出力レートのすぐ下のレートになる。これらのバッファを読み出す際には、特定のＨＤＬＣチャネルを含む必要のある物理ラインに関連付けられた非同期式物理ライン・クロックが使用される。一方、バッファーアンダーランの状況を回避するためにバッファ・フィル・モニタ機能が中立情報を挿入することを決定した場合には、中立情報を挿入する。
【００１２】
さらに、本発明の目的を考慮して、同期式擬似ＴＤＭインタフェースを介してＨＤＬＣプロセッサとインタフェースするのに適した単一クロック系統に、所定数の非同期式ＨＤＬＣチャネルのレートを適応させるデバイスが実現される。非同期式ＨＤＬＣチャネルは時間多重化されている。当該デバイスは、入力された各非同期式ＨＤＬＣチャネルに対応したバッファと、バッファ・フィル状態制御ユニットと、チャネル・モニタ回路と、ＴＤＭ多重化ユニットとを備えることを特徴とする。各非同期式ＨＤＬＣチャネルは、各チャネルに関連付けられているクロックに従って、それぞれ専用のバッファに書き込まれる。一方、各非同期式ＨＤＬＣチャネルは、予期される最大のＨＤＬＣレートのすぐ上の共通同期クロックでバッファから読み出され、ＴＤＭ多重化ユニットに送信される。バッファ・フィル・モニタ機能が、バッファーアンダーランの状況を回避するために、中立情報を挿入することを決定した場合には、バッファ・フィル状態制御ユニットが中立情報の挿入を命令する。
【００１３】
また、本発明により、共通同期式ＴＤＭ型インタフェース間のレートを適応させ、共通クロックを持つ所定数の同期式ＨＤＬＣチャネルと、それ自身の対応クロックをそれぞれ持つ所定数の非同期式物理ラインとを備えるデバイスが実現される。それにはＴＤＭ型インタフェースにより生成されたＨＤＬＣチャネルを含む必要がある。当該デバイスは、各出力チャネルに対応して設けられたバッファと、バッファ・フィル状態制御ユニットと、チャネル・モニタ回路と、ＴＤＭ多重分離ユニットとを備えることを特徴とする。ＨＤＬＣ同期式多重分離チャネルの各々が対応したバッファに書き込まれる。その結果、インタフェース・クロックは予想される最小のＨＤＬＣ出力レートのすぐ下のレートとなる。これらのバッファを読み出す際は、特定のＨＤＬＣチャネルを含む必要のある物理ラインに関連付けられた非同期式の物理ライン・クロックが使用される。バッファーアンダーランの状況を回避するために、バッファ・フィル・モニタ機能が中立情報を挿入することを決定した場合には、バッファ・フィル状態制御ユニットは中立情報の挿入を命令する。
【００１４】
上記方法および上記デバイスによる非同期−同期適応および／またはその逆を備えた通信カードもここで提案する。
【００１５】
本発明の革新的原理の説明および従来技術と比較したその利点を明確にするため、上記原理を適用する非限定的例により、付属の図面の助けをかりてあり得る実施形態について以下に説明する。
【発明を実施するための最良の形態】
【００１６】
図を参照するに、図１は、全体として参照番号１０で指定した通信カードを示している。通信カードの入力には複数の物理ライン（‘Ｋ’ＨＤＬＣチャネル）が存在する。これらのライン（回線）を参照番号１１で総称的に示す。
【００１７】
この通信カード１０には、入力非同期式ラインから複数のＨＤＬＣチャネルを抽出するのに適した既知のフレーム終端デバイス１２と、そのＴＤＭ型同期式ＨＤＬＣインタフェースを提供する既知のＨＤＬＣプロセッサ１３とを含む。
【００１８】
ｋ本の物理ラインは、それぞれ、対応した自身のクロックに従って動作するが、各クロックのレートはｆ＝ｃｋ＿ｒｅｆ＋Δｉである。ここでΔｉは、参照クロックｃｋ＿ｒｅｆに対するシフト量（変化量）であり、ラインごとに異なる。
【００１９】
本発明によるレート適応アルゴリズムをレート適応デバイス１４内で実現すする。レート適応デバイス１４は、フレーム終端デバイス１２からｋ本のＨＤＬＣチャネルを受信し、多重化されたｋ本のＨＤＬＣチャネルを含むＴＤＭ型の同期式インタフェース・シリアル信号１６を出力する。当業者には容易に想像できるであろうが、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）内にこのデバイスを実装するのが有利である。
【００２０】
図２は、レート適応デバイス１４を示したブロック図である。基本的に、本発明の着想は、ＨＤＬＣパケット間にアイドル・セルを追加することにより、レートを適応させるというタスクを実現することである。実際、レート適応アルゴリズムは、アイドル・セルを除去することのみに、または追加に加え除去することを基本とすることはできない。その理由は、各ＨＤＬＣのフローは、物理ラインが許容しうる最大のスピードで動作する（そして、連続するパケット間でパケット開始−終了の分割があっても）ことができるからである。したがって、推奨された入力レートにおける各シフトのうち、シフトが最大となるシリアル同期クロック信号を選択することにより、平均同期レートを達成するように、各非同期式ＨＤＬＣチャネルはアイドル・セルでフレームを満たされなければならないだろう。
【００２１】
レート適応デバイス１４を実現するため、フレーム終端回路１２が抽出した各チャネルに、先入れ先出し（ＦＩＦＯ）方式のメモリまたはバッファ１７を使用する。入力ＨＤＬＣデータ（“データ１”・・・“データｋ”）は、そのチャネルの対応したクロック信号（“ｃｋ  １”・・・“ｃｋ  ｋ”）と同期して、各ＦＩＦＯメモリへ書き込まれる。これと対応して、各データは、レート適応デバイス１４が生成した単一シリアル・クロックと同期して、全てのＦＩＦＯメモリから抽出される。
【００２２】
モニタ・ユニット１９は、バッファ・フィル状態（充填状態）を検出し、空スレッショウルド（閾値）・アルゴリズムの適用を許可する。スレッショウルド・アルゴリズムは、ＦＰＧＡのＦＩＦＯメモリからデータを出力するのに必要となるタイム・フィリング（時間調整）をいつ適用すべきかを決定するのに使用される。読み出しポインタ（より早い）が書き込みポインタ（より遅い）に次第に近づき、あるスレッショウルド以下（メモリ位置で測定）になると、タイム・フィリングが必要になったことを決定する。タイム・フィリング制御信号がアクティブとなった（活性化した）場合、アンダーフローが生じる前に現行フレームの送信を停止することが常に可能となるように、ＦＩＦＯメモリの大きさとスレッショウルドを選択する。
【００２３】
ＨＤＬＣモニタ回路１８は、ＦＩＦＯからの出力フローを受信し、フレーム開始／フレーム終了のマーク（マークはＨＤＬＣフロー内で擬似的に使用されることはない）を検知する。パケットを終端または生成したときに、バッファーアンダーランの状況に接近しているためモニタ・ユニット１９がフィル要求信号を活性化した場合、ＦＩＦＯメモリの読み出し動作が停止され、ＦＩＦＯポインタ位置がもう一つの所定のフィル・スレッショウルド以上になるまで、時間フィル・セルが挿入される。
【００２４】
ＨＤＬＣモニタ回路、即ち、一般的に言えば、レイヤ２モニタ回路は、適応アルゴリズム内に実装されているが、レイヤ２プロトコルを徹底的に調べる必要はなく、フレームの区切り（即ち、開始と終了）を検知することだけが要求される。他の全てのレイヤ２処理は、さらに外部のレイヤ２デバイス（即ち、ＨＤＬＣプロセッサ）を介して実行される。これにより、非常に単純で経済的な適応アルゴリズムを持つことができる。
【００２５】
例えば、フレームデリミタシーケンスが０１１１１１１０であるレイヤ２ＨＤＬＣプロトコルの場合、モニタ回路はフレームデリミタレート（即ち、０１１１１１１０）を採用するのみであり、ＦＩＦＯポインタを再配置するため、十分な数の時間フィル・セルを追加しなければならない。これは時間フィル・セルを付加することにより達成されるが、それは、フレーム開始時、またはフレーム終了時、または開始と終了のデリミタレートを共有する二つの異なるフレーム間で適用する。
【００２６】
これで事前に設定した目的が達成されたことは明らかである。当事業者には明白であるが、上述した同じ手法は反対方向に使用でき、データ信号の方向を逆にして同期から非同期に信号を変換し、異なる非同期式物理ラインがそれらのＨＤＬＣチャネルをＴＤＭ型同期式インタフェースから受信するようデータを変換してもよい。この場合、シリアルＴＤＭクロック信号は、上述した時間フィル手法を使用することを期待されるケースで推奨される最小値よりも若干遅くなるであろう。言い換えれば、ＨＤＬＣ出力の期待される最小レートのすぐ下のレートのインタフェース・クロック系統が供給される。これにより、バッファーアンダーランの状況は、上述と同じアルゴリズムを使用した後では、中立データの挿入を介して回避されるであろう。デバイス１８は、例えば、多重分離器（ＤＥＭＵＸ）であろう。今や当事業者には容易に想像できるであろうが、デバイス１４および本発明の関連の方法では、共通同期式ＴＤＭ型インタフェース１３の間のレートを適応させ、共通クロック１６に対して所定数の同期式ＨＤＬＣチャネルと、それ自身の対応クロックを持ち、かつ、ＴＤＭ型インタフェースから送出されたＨＤＬＣチャネルを含まなければならない所定数の非同期式物理ライン１５とを備え、かくして、入力同期ＨＤＬＣチャネルの抽出を備え、バッファ１７にこれらの各々一つを書き込み、その結果、インタフェース・クロックは期待される最小の出力ＨＤＬＣレートのすぐ下のレートを有し、上記指定のＨＤＬＣチャネルを含まなければならない物理ラインに関連する非同期式物理ラインのクロックでこれらのバッファ１７を読み出す。
【００２７】
前と同様に、バッファ・フィル・モニタ機能がバッファーアンダーランの状況を回避すべきことを決定した場合は、中立情報を挿入する。
【００２８】
一つの、または他の、あるいは両方の変換機能を実装する通信カードは、上述した説明に基づいて、当事業者にとって容易に想像可能である。
【００２９】
本明細書で、チャネルとは、両方向であり、例えば、データ通信チャネル、汎用通信チャネルまたは専用チャネルのようなチャネル部分さえも意味する。
【００３０】
当然、本発明の革新的原理を適用する実施形態についての上記の説明は、ここで請求された排他的権利の範囲内での上記原理の非制限的例によって与えられている。
【図面の簡単な説明】
【００３１】
【図１】本発明による非同期−同期適応を持つ通信カードのブロック図である。
【図２】図１のカードに組み込まれるレート適応デバイスのブロック図である。
【図１】
2009509434.tif 000003
【図２】
2009509434.tif 000004
【国際調査報告】
2009509434.tif 000005
2009509434.tif 000006