(57)【要約】アンダーフィルド熱排出部（群）（４６，４６’, ７８，７８’）付き半導体デバイス（４０，６１−１３，６１−１５，６１−１８，６１−１９）用の構造（４０，６１−１３，６１−１５，６１−１８，６１−１９）及び方法（６０−５．．．６０−１９，１００，２００）が提供される。デバイス（４０，６１−１３，６１−１５，６１−１８，６１−１９）は、上側表面（３７）及び下側表面（６３，７３）を有する基板（４８，７２）を備える。半導体（３８，７２）は、素子領域（２６）を含む上側表面（３７）に近接して位置する。素子領域（２６）の下方に設けられる一つ以上の空洞（６７，７７）は、下側表面（６３，７３）から延びるように基板（４８，７２）内にエッチングにより形成される。高熱伝導率材料（６８）は基板（４８，７２）において一つ以上の空洞（６７）を充填し、そして素子領域（２６）の下方の下側表面（６３，７３）の位置に、または下側表面（６３，７３）を超えた位置に露出表面（６９，６９’, ７９，７９’）を有する。これによりアンダーフィルド熱排出部（群）（４６，４６’, ７８，７８’）が形成される。複合基板（４８）が好ましく、複合基板は、素子領域（２６）を含む上側表面（３７）にまで延びる第１半導体領域（３８）と、下側表面（６３）にまで延びる第２半導体領域（４２）と、そして第１半導体領域と第２半導体領域との間の絶縁層（３６）と、を有し、一つ以上の空洞（６７）が下側表面（６３）から絶縁層（３６）にまで延び、そしてエッチング深さ（６７１）は自動的に決まる。
2009545137.tif 000002
【特許請求の範囲】
【請求項１】
一体型熱排出部を有する半導体デバイスを製造するための方法であって、
上側表面及び下側表面と、半導体の中に在って上側表面に近接する素子領域とを有し、半導体を含む基板を設ける工程と、
下側表面から素子領域に向かって延び、かつ素子領域と下側表面との間に位置する一つ以上の空洞を形成する工程と、
一つ以上の空洞に半導体よりも高い熱伝導率を有する材料を充填して、材料の第１表面を露出させることにより一体型熱排出部を形成する工程とを備える、方法。
【請求項２】
第１表面は下側表面とほぼ同一の平面を構成する、請求項１記載の方法。
【請求項３】
第１表面は下側表面とほぼ平行であり、かつ下側表面を超えて延びる、請求項１記載の方法。
【請求項４】
基板は、第１領域を有する複合基板であり、第１領域は上側表面にまで延び、かつ素子領域が形成される半導体を含み、誘電体層が第１領域の下に設けられ、そして第２領域が誘電体層の下に設けられ、かつ下側表面にまで延びる、請求項１記載の方法。
【請求項５】
一つ以上の空洞が下側表面から誘電体層にまで延びる、請求項４記載の方法。
【請求項６】
一つ以上の空洞を形成する工程では、第２領域を、第２領域を誘電体層をほとんどエッチングすることなくエッチングするエッチャントを使用してエッチングする、請求項５記載の方法。
【請求項７】
第２領域は半導体を含む、請求項４記載の方法。
【請求項８】
更に、充填する工程の後、半導体デバイスをヒートシンクに、一体型熱排出部がヒートシンクに接触するように取り付ける、請求項１記載の方法。
【請求項９】
半導体素子領域用の一つ以上のアンダーフィルド熱排出部を製造するための方法であって、
上側表面と、下側表面と、そして半導体とを有する基板を、素子領域が半導体内に位置して上側表面にまで延びるように設ける工程と、
素子領域の下方の下側表面から延び、素子領域に向かって基板の中を途中まで延びる一つ以上の空洞を基板内にエッチングにより形成する工程と、
一つ以上の空洞に基板よりも高い熱伝導率を有する材料を充填して、材料の外部表面が下側表面と一致する、または下側表面を超えるようにする工程とを備える、方法。
【請求項１０】
一つ以上の空洞に充填する工程は、
下側表面及び一つ以上の空洞を材料で、一つ以上の空洞を充填するために少なくとも十分な厚さに被覆する工程と、
余剰材料を除去することにより、材料の外部表面が下側表面とほぼ同一の平面を構成するようにする工程とを備える、請求項９記載の方法。
【請求項１１】
余剰材料を除去する工程では、基板を、基板の内、下側表面に位置する部分も除去することにより薄くする、請求項９記載の方法。
【請求項１２】
一つ以上の空洞に充填する工程は、
下側表面及び一つ以上の空洞を材料で、一つ以上の空洞を充填するために丁度十分な厚さよりも大きい厚さに被覆する工程と、
余剰材料を除去することにより、材料の外部表面がほぼ平坦になり、かつ下側表面を超えて位置するようにする工程とを備える、請求項９記載の方法。
【請求項１３】
基板は、ほぼ上側表面から下側表面にまで延びる半導体である、請求項９記載の方法。
【請求項１４】
基板を設ける工程では複合基板を設け、複合基板は、素子領域を含む上側表面に近接する第１半導体領域と、下側表面に近接する第２半導体領域と、そして第１半導体領域と第２半導体領域との間に位置する絶縁層と、を有し、
一つ以上の空洞をエッチングにより形成する工程では、素子領域の下方の下側表面から第２半導体領域を貫通して絶縁層にまで延びる一つ以上の空洞をエッチングにより形成する、請求項９記載の方法。
【請求項１５】
アンダーフィルド熱排出部を含む半導体デバイスであって、
上側表面と、下側表面と、素子領域を含む上側表面に近接して位置する半導体とを有する基板と、
下側表面から上側表面に向かって延び、かつ素子領域の下に位置するように基板に形成される一つ以上の空洞と、
基板よりも高い熱伝導率を有する高熱伝導率材料とを備え、高熱伝導率材料が一つ以上の空洞を充填し、かつ高熱伝導率材料の露出表面が素子領域の下方の下側表面に、または下側表面よりも下方に位置することによりアンダーフィルド熱排出部を形成する、半導体デバイス。
【請求項１６】
露出表面は下側表面とほぼ同一の平面を構成する、請求項１５記載のデバイス。
【請求項１７】
露出表面はほぼ平坦であり、かつ下側表面の少なくとも一部分を被覆する、請求項１５記載のデバイス。
【請求項１８】
基板は複合基板であり、複合基板は、上側表面にまで延び、かつ素子領域を含む第１半導体領域と、下側表面にまで延びる第２半導体領域と、そして第１半導体領域と第２半導体領域との間に位置する絶縁層とを有し、
一つ以上の空洞が下側表面から誘電体層にまで延びている、請求項１７記載のデバイス。
【請求項１９】
アンダーフィルド熱排出部と熱的に接触するヒートシンクをさらに備える、請求項１５記載のデバイス。
【請求項２０】
高熱伝導率材料は、銅、銀、アルミニウム、金、または半導体よりも大きい熱伝導率を有する他の金属を含む、請求項１５記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して、半導体デバイス及び半導体デバイス製造方法に関し、特に素子の下方に一つ以上の熱排出領域が設けられる構成の半導体デバイス及び半導体デバイス製造方法に関する。
【背景技術】
【０００２】
電子分野では、性能は多くの場合、電子素子または電子回路から排出することができる熱の量によって制限される。この現象は特に、半導体デバイス及び回路に関連して観察されるが、これは、ほとんどの半導体デバイス及び回路が温度に対する感度が高い、すなわち半導体デバイス及び回路の特性及び動作状態が、半導体デバイス及び回路の温度が上昇するとともに変化する場合が多いからである。従って、熱をこのようなデバイス及び回路から効率的に排出する必要がある。このような理由により、ファン、ヒートシンク、及び他の冷却機構を半導体デバイス及び回路に付加して、半導体デバイス及び回路から放出される熱を逃がす場合が多い。しかしながら、これらの付属の冷却機構でも、冷却能力が、熱が発生している半導体デバイスまたは回路の内部から、冷却システムに接続される外部リードフレームまたはパッケージに熱が流れ出すことができる速度によって制限される形で決まる場合には十分ではなくなる。従って、デバイス構造を改良し、そしてこのような困難な課題を克服する、または解決するこのような構造を製造する方法を改善する必要がある。
【０００３】
従って、熱エネルギーが発生する素子領域から熱を更に効果的に排出することができる改良されたデバイス構造及び製造方法を提供することが望ましい。
【発明を実施するための最良の形態】
【０００４】
以下の詳細な記述は本質的に単なる一例に過ぎず、かつ本発明または本発明の適用形態及び使用を制限するために行なわれるのではない。更に、本発明を、前出の技術分野、背景技術、要約に示される、または以下の詳細な記述に示される明示的または暗示的ないかなる理論に拘束しようとするものでもない。
【０００５】
図を分かり易く、かつ明瞭にするために、これらの図面に表わす図は構造の概要を示し、そして公知の機能及び技術に関する記述及び詳細を省略して本発明を不必要に不明瞭にすることがないようにしている。更に、これらの図面に表わす図に含まれる構成要素は必ずしも寸法通りには描かれていない。例えば、これらの図の幾つかの図における幾つかの構成要素または領域の寸法を、同じ図または他の図における他の構成要素または領域に対して誇張して描いて本発明の実施形態を理解し易くしている。
【０００６】
記述及び請求項において用いられているとすると、「ｆｉｒｓｔ」、「ｓｅｃｏｎｄ」、「ｔｈｉｒｄ」、「ｆｏｕｒｔｈ」などの用語は、同様な構成要素を区別するために使用し、必ずしも特定の連続する、または時系列に従った順番を表わすために使用するのではない。ここで、このように使用する用語は適切な条件の下では入れ替え可能であるので、本明細書に記載する本発明の実施形態が、例えば例示の順番以外の、または本明細書に記載する順番以外の順番で使用する、または配置することができることを理解されたい。また、「ｃｏｍｐｒｉｓｅ」、「ｉｎｃｌｕｄｅ」、「ｈａｖｅ」、及びこれらの全ての変形は包括的な意味を持たせているので、一連の構成要素を備える（ｃｏｍｐｒｉｓｅ）プロセス、方法、製品、または装置は必ずしもこれらの構成要素に限定されるのではなく、明らかには列挙されていない、またはこのようなプロセス、方法、製品、または装置に固有の他の構成要素を含むことができるものとする。本明細書において使用する「ｃｏｕｐｌｅｄ」という用語は、電気的な手段で、または非電気的な手段で、直接的に、或いは間接的に接続されるとして定義される。
【０００７】
説明を簡便に行なうために、かつ本発明を制限することがないように、本発明は、トランジスタ及び他の電子素子がシリコン半導体材料を使用して形成されるものとして記載されるが、この構成は必須ではなく、そして本明細書において示唆される原理を非常に多い種類の半導体材料に適用することができる。他の適切な半導体材料の非制限的な例として、ＳｉＣ，ＡｌＧａＮ，ダイヤモンド、及び他の種々のタイプのＩＶ，ＩＩＩ−Ｖ，ＩＩ−ＶＩ族化合物、及びこれらの材料の混合物、及び有機半導体を挙げることができる。従って、単結晶構造、多結晶構造、またはアモルファス構造のシリコンが適切な例示としての半導体材料として特定され、そして酸化シリコン及び窒化シリコンが適切な例示としての誘電体及び絶縁体として特定されているが、本発明はこれらの材料に制限されない。
【０００８】
図１，２は、先行技術による半導体デバイス２０，３０の一部分を示す模式的な簡易断面図であり、熱エネルギー２９がデバイス２０，３０の内部の素子領域２６から、熱エネルギー２９を排出することができる領域である支持用ヒートシンクまたはリードフレーム２２に流れる様子を示している。素子領域２６は、いずれかの種類の集積素子、または熱エネルギーがデバイスの動作中にデバイス内で発生する構成のデバイスの一部分、及び／又はデバイス２０，３０が一部分となる構成の回路を表わす。従って、素子領域２６は、バイポーラ素子領域、電界効果素子領域、光電子素子領域、拡散抵抗体領域または表面抵抗体領域、或いは他のいずれかの種類の集積化構造、或いは集積化構造の内、動作中に熱（熱エネルギー）を放出する部分とすることができる。本発明は、素子領域２６に設けられる素子の種類、または当該素子の一部分の種類によって変わることはない。本明細書において使用するように、「素子領域（ｄｅｖｉｃｅ  ｒｅｇｉｏｎ）」という単語は、熱エネルギーを内部で放出する構成の素子の全体または当該素子の内のいずれかの部分を指すものとする。
【０００９】
図１には、デバイス２０において、素子領域２６が厚さ２４１のモノリシック半導体基板（例えば、Ｓｉ）２４に形成される様子が示される。この技術分野の当業者であれば、単一ウェハ、集積回路、または他の電子アセンブリの内部には多数の領域２６が、このような領域が一つしかこの図には示されていないが、配置されることが理解できるであろう。基板２４及び素子領域２６の上側表面２７の上に設けられる層２８は、素子領域２６に関連して普通に観察される配線層及びパッシベーション層を表わす。配線層及びパッシベーション層２８の特定の性質は本発明には関連しない。デバイス２０では、素子領域２６内で発生する熱エネルギー２９が基板２４を通ってヒートシンク２２の上側表面２３に向かって流れる。ヒートシンク２２は、本発明を制限しない例として、基板２４をマウントするマウント先の表面２３を有するリードフレームまたは他のパッケージ要素とすることができる。説明を分かり易くするために、本明細書において使用される「ヒートシンク（ｈｅａｔ  ｓｉｎｋ）」という単語は、電子素子からの熱の排出を可能にするリードフレーム及び他のいずれかの種類のパッケージ要素を指すために使用される。このような要素は他の機能も備えることができる。ヒートシンク２２に伝達される熱エネルギー２９は、この技術分野で公知の技術を使用して排出される。一般的に、別のヒートシンク（図示せず）を配線層及びパッシベーション層２８の上に配設しない限り、基板２４を通ってヒートシンク２２に流れる熱エネルギー２９の流れが、素子領域２６において放出されるエネルギーがデバイス２０から排出されるときの基本的な経路となる。
【００１０】
図２のデバイス３０は図１のデバイス２０とは、複合基板３４を、ほぼ１枚の基板２４の代わりに用いている点が異なる。同じ参照番号がデバイス２０，３０内の同様の領域を指示するために使用され、そして同様の領域についての議論を図２のデバイスに関して参照することにより、当該議論が図２のデバイスに関する議論に組み込まれる。厚さ３４１の複合基板３４は、厚さ３２１を有し、かつ便宜上、半導体（例えば、Ｓｉ）から成るものとする第２部分３２と、厚さ３６１を有し、かつ電気絶縁体（例えば、ＳｉＯ２）から成る層３６と、そして厚さ３８１を有し、かつこれも便宜上、半導体（例えば、Ｓｉ）から成るものとする第１部分３８と、を含む。デバイス２０の素子領域２６に類似する素子領域２６は第１部分３８に形成される。デバイス３０は通常、セミコンダクターオンインシュレータ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ  ｉｎｓｕｌａｔｏｒ：ＳＯＩ）構造またはＳＯＩデバイスと表記される。図２のデバイス３０の素子領域２６内で発生する熱エネルギー２９は、第１部分３８、電気絶縁体３６、及び第２部分３２を通って流れてヒートシンク２２に達する。絶縁層３６を設けることにより、デバイス３０の熱インピーダンスがデバイス２０よりもずっと大きくなり易いが、デバイス３０のＳＯＩ構造３１は、当該構造における接合の寄生素子の影響が小さくなり、かつ電気絶縁性能が大きくなるので、図１の１枚のデバイス２０よりも大きな性能上の利点を提供することができる。このようなＳＯＩデバイスは広く使用され、特に電力放出が大きな問題とはならない小信号用途に使用される。しかしながら、高出力デバイス用途では、このようなＳＯＩ構造が示す低い放熱特性が大きな制約になり得る。
【００１１】
図３は、図２のＳＯＩデバイス３０にほぼ類似し、かつ本発明による半導体デバイス４０の一部分を示す模式的な簡易断面図であり、熱エネルギー２９を内部素子領域２６から更に効果的に排出することができる様子を示している。同じ参照番号がデバイス２０，３０，４０内の同様の領域を指示するために使用され、そして同様の領域についての議論を図３のデバイスに関して参照することにより、当該議論が図３のデバイスについての議論に組み込まれる。デバイス４０では、厚さ４８１の複合基板４８は、厚さ４２１の第２部分４２と、厚さ３６１の絶縁層３６（例えば、ＳｉＯ２）と、そして厚さ３８１を有し、かつ素子領域２６が配置される第１部分３８（例えば、Ｓｉから成る）と、を含むことにより、デバイス３０のＳＯＩ構造３１に電気的に類似するＳＯＩ構造４１を構成する。第２部分４２は、素子領域２６の外側に、かつほぼ横方向に設けられる領域４４（例えば、Ｓｉから成る）、及び素子領域２６のほぼ真下に位置する高熱伝導率領域４６（例えば、Ｃｕから成る）を有する。絶縁層３６は両方の領域４４及び４６を、素子領域２６が形成される第１部分３８から分離する。領域４４はデバイス３０の第２部分３２にほぼ類似し、かつ同じ材料（例えば、Ｓｉ）を使用して簡便に形成される。高熱伝導率領域４６は絶縁層３６から界面４６１にまで延びて、ヒートシンク２２の表面２３と密着する。高熱伝導率領域４６はほぼ垂直な側壁４５または傾斜側壁４７を持つことができ、いずれの側壁を持つかは、設計者が選択する製造プロセスの詳細によって変わる（例えば、図５〜１３を参照されたい）。いずれの構造も有用である。本発明を制限しない高熱伝導率材料の例として、銅、アルミニウム、銀、金、他の金属、及びこれらの金属の種々の合金が領域４６に適する。銅を領域４６に用いることが好ましい。層の厚さ３２１及び４２１が同じである場合、必要なのは、図３のデバイス４０によって、図２のデバイス３０よりも向上した放熱特性が得られることである、すなわち領域４６が部分３２の材料の熱伝導率よりも高い熱伝導率を有することである。領域４６を、熱エネルギー２９が発生する素子領域２６のほぼ真下に配置して、領域２６とヒートシンク２２との間の放熱経路長を最短にすることが望ましい。従って、領域４６は「アンダーフィルド（ｕｎｄｅｒ−ｆｉｌｌｅｄ）」熱排出部と表記される。領域４６を、半導体または比較的低い熱伝導率を持つ他の基板を使用して得られる熱伝導率よりも高い熱伝導率を持つ材料により作製することにより、デバイス４０の熱応答性をデバイス３０よりも向上させることができる。以下の説明により明らかになることであるが、デバイス４０はデバイス２０の放熱特性と同等の、または放熱特性よりも優れた放熱特性を実現することもできる。
【００１２】
図４は、図１〜３に示し、かつ同じ素子領域２６、及び基板厚さ２４１，３４１，４８１を表面２７，３７とヒートシンク２２との間に有するデバイス２０，３０，４０に期間ｔｐを持つ高出力パルスを印加してこれらのデバイスに関する計算による熱応答性を比較したときの温度（摂氏）対時間（ミリ秒）の関係を表わすプロット５０を示している。３つの全ての事例において、部分または領域２４，３２，３８，４４は、単結晶シリコンであり、絶縁層３６は二酸化シリコンであり、そして高熱伝導率領域４６は、素子領域２６とほぼ同じ横方向寸法を持つ銅であるという状態を前提とした。この分析を行なうために、高出力パルスが領域２６においてほぼ均一に消費され、かつ領域２６の平均温度がこのような高出力パルスに対して時間の経過とともに、基板２４，３４，４８を介してのヒートシンク２２への熱放出を考慮に入れながら計算されることを前提とした。トレース５２は図１のデバイス２０の熱応答性を示し、トレース５４は図２のデバイス３０の熱応答性を示し、そしてトレース５６は図３のデバイス４０の熱応答性を示している。既に述べたように、絶縁層３６を挿入することにより、デバイス３０の放熱特性がデバイス２０よりも大幅に低下している、すなわち同じ高出力パルスに対して、デバイス２０に関するピーク温度が約１００℃であるのに対して、ＳＯＩデバイス３０に関するピーク温度は約１３０℃である。トレース５６は、図３のＳＯＩデバイス４０の熱応答性を示している。ピーク温度が約９０℃であり、デバイス２０または３０のいずれの先行技術構造により得られるピーク温度よりも大幅に低くなっていることに注目されたい。本発明によるデバイス４０に関するピーク温度が大幅に低くなっているが、これは、熱エネルギー２９がデバイス２０，３０からよりもデバイス４０から、より効果的に排出されるからである。従って、図示の実施形態によって、放熱特性を大幅に向上させることができる。これは、同じデバイス動作条件では、デバイス４０は相対的に低い動作温度を持つことになる、または同じ動作温度では、デバイス４０は相対的に多量の電力を扱うことができる、或いはこれらの性能を組み合わせた性能を実現することができることを意味する。これらの結果は極めて望ましい結果であり、かつデバイスコストの主要な要素である素子面積を全く増やすことなく得られる。図３は本発明の一の実施形態による単一の素子、または素子の一部分を示しているが、この技術分野の当業者であれば、本明細書において提供される示唆から、多くの素子または素子の複数の部分を同時に、同じ基板の上に形成することができ、そして電気的に接続することにより一つ以上の素子または一つの集積回路を形成することができ、大量の電力を放出する各素子領域２６が、ヒートシンク２２（または、ヒートシンクと等価な手段）に界面４６１で熱的に結合することができる高熱伝導率材料から成るアンダーフィルド領域４６を持つことが理解できるであろう。更に、図５〜１９は、単一のアンダーフィルド空洞を素子領域２６の下方に形成する様子を示しているが、この構造は単に説明を分かり易くするために示されるのであり、本発明を制限するために示しているのではない。多数の空洞を素子領域２６の下方に形成することもできる。多くの小さい空洞を単一の大きい空洞の位置に形成することができる。このような多数の空洞を形成し、そしてこれらの空洞への充填を、本明細書において単一の空洞に関して説明した方法と同じ方法で行なうことができる。この手法は、大面積の熱エネルギー発生源を設ける場合に望ましい。従って、本明細書に記載される実施形態は単一のアンダーフィルド空洞構造及び複数のアンダーフィルド空洞構造の両方に適用することができる。説明を分かり易くするために、単一の空洞の形成について記載されるが、この技術分野の当業者であれば、一つよりも多くの空洞を形成し、そして全ての特定の素子領域の下方で本明細書に記載される手順を使用して、これらの空洞への充填を、該当する素子の下方で行なう（ｕｎｄｅｒ−ｆｉｌｌｅｄ）ことができることが理解できるであろう。
【００１３】
図５〜１３は、本発明の別の実施形態による種々の製造工程６０−５〜６０−１３における図３のＳＯＩデバイス４０に類似するデバイスの一部分を示す模式的な簡易断面図である。次に、図５の製造工程６０−５によれば、厚さ４２１’及び上側表面４３及び下側表面６２を有する基板４２’が設けられる。基板４２’は便宜上、半導体により作製され、本発明を制限しない例として、単結晶シリコンウェハにより作製されるが、この構成は必須ではなく、他の多くの種類の材料及び構造を使用することもできる。一般的に、基板４２’は、デバイス４０をデバイスの製造工程中に機械的に支持する支持体となり、そして支持体として機能する以外の場合においては、接地面などとして機能することができる以外は、デバイス４０の電気特性に関与することがない。従って、多種多様な材料を基板４２’に使用することができるが、単結晶シリコンを使用すると有利である。上側表面３５を有する厚さ３６１の層３６は基板４２’の上側表面４３に形成される。第１部分３８は層３６の上側表面３５に形成される。素子領域２６は第１部分３８に形成される。第１部分３８は半導体、好ましくはシリコンにより作製されるが、図２，３についての議論に関連して前に述べたように、部分３８は多種多様な半導体材料により作製することができ、いずれの半導体材料とするかは、デバイス設計者の要求、及び素子領域２６に形成される素子の種類によって変わる。配線層及びパッシベーション層２８は、第１部分３８及び素子領域２６の表面３７を覆って形成されることが望ましいが、必須ではなく、配線層及びパッシベーション層２８の厳密な性質は、素子領域２６の性質、及び第１部分３８に選択される半導体材料によって変わる。厚さ４２１’は、層３６、第１部分３８、素子領域２６、及び任意の配線層及びパッシベーション層２８を形成するために必要となる処理を行なっている間に十分大きな機械強度を実現するように選択される。この技術分野の当業者であれば、厚さ４２１’は普通、製造工程６０−５に使用される基板４２’のサイズ（例えば、直径）、及び当業者が使用しようとしている特定の処理手段によって変わることが理解できるであろう。製造工程６０−５に示されるＳＯＩ構造６１−５の形成は、この技術分野で公知の方法を使用して行なうことができる。厚さ３６１は、約０．０５〜２０．０マイクロメートル、更に有利な値として約０．１〜５．０マイクロメートル、そして好ましくは約０．２〜１．０マイクロメートルの範囲が有用であるが、これらの値よりも小さい、または大きい厚さを使用することができ、いずれの厚さとするかは、設計者の要求によって変わる。厚さ３８１は、約０．１〜１００マイクロメートル、更に有利な値として約０．５〜５０マイクロメートル、そして好ましくは約１〜１０マイクロメートルの範囲が有用であるが、これらの値よりも小さい、または大きい厚さを使用することができ、いずれの厚さとするかは、設計者の要求によって変わるが、該当する厚さは素子領域２６を収容するために十分な値である。
【００１４】
図６の製造工程６０−６では、基板４２’を粗研磨して、または基板４２’の厚さを薄くして、ほぼ最終の厚さ４２１を有する第２部分４２とする。厚さ４２１は、約１００〜１０００マイクロメートル、更に有利な値として約３００〜７００マイクロメートル、そして好ましくは約４００〜６００マイクロメートルの範囲が有用であるが、これらの値よりも小さい、または大きい厚さを使用することができ、いずれの厚さとするかは、設計者の要求によって変わる。第２部分４２、層３６、及び第１部分３８は、構造内に素子領域２６を有するＳＯＩ構造６１−６の場合に合計厚さ４８１の複合基板４８を構成する。製造工程６０−７では、マスク層６４を第２部分４２の下側表面６３に塗布により形成する。マスク層６４は便宜上、窒化シリコンまたは酸化シリコンにより作製されるが、フォトレジスト、またはポリメチルメタクリレート（ＰＭＭ）、またはスピン塗布ガラスのような有機材料、或いは他の普通のマスク材料を使用することもできる。マスク層６４の厚さは、マスク層６４に選択される材料の種類によって変わる。構造６１−７が結果として得られる。製造工程６０−８では、開口部６５を素子領域２６のほぼ真下のマスク層６４に形成して、開口部６５をほぼ横方向から取り囲む部分６４１−６４２を残す。開口部６５は素子領域２６の下に、または下方に、いずれかの有利なウェハ両面同時露光方式（ｄｏｕｂｌｅ−ｓｉｄｅｄ  ｗａｆｅｒ  ａｌｉｇｎｍｅｎｔ  ｔｅｃｈｎｉｑｕｅ）により位置させる。高い位置合わせ精度は普通は要求されることがないが、これは、領域から電力を放出する構造によってアンダーフィル領域６４を配設することが望ましくなるような素子領域２６の横方向寸法が普通、相当大きくなるので、開口部６５の横方向寸法６５１も相当大きくなり得るからである。普通、開口部６５の横方向寸法６５１が、大量の電力を放出している素子領域２６の寸法２６１と少なくとも同じであることが望ましいが、この寸法よりも大きい寸法、及び小さい寸法を使用することもできる。構造６１−８が結果として得られる。
【００１５】
図９の製造工程６０−９では、第２部分４２を、マスク開口部６５を通してエッチングして、側壁４７を有する深さ６７１の空洞７６を形成し、これらの側壁４７で第２部分４２の領域群４４を分離する。エッチングがほぼ等方的に進行する、例えばウェットエッチングのような等方性エッチングを使用する場合、側壁４７は傾斜し、そしてマスク６４のエッジ６４３からマスクの内側にわずかに食い込むようにして形成される。この状態は、製造工程６０−９に従って形成される構造６１−９に示される状態である。しかしながら、異方性エッチングを使用する場合、すなわち水平方向よりも垂直方向に相対的に速い速度でエッチングが進行するエッチングを使用する場合、例えば図３の側壁４５のようなほぼ垂直な側壁が結果として得られる。いずれの構造も有用である。エッチングは特に重要であるという訳ではないが、これは、第２部分４２の半導体または他の材料を選択的にエッチングし、かつ絶縁層３６をほとんどエッチングすることがないエッチャントを使用することができ、そしてエッチャントが望ましいからである。このようにして、空洞６７を、マスク開口部６５を通してエッチングすることにより、ほぼ自動的に深さが制限される。構造６１−９が結果として得られる。製造工程６０−１０では、マスク６４の残りの部分６４１−６４２を除去することにより、構造６１−１０が得られる。残りの部分６４１−６４２を除去するために使用されるエッチャントまたは溶媒によって、第２部分４２の残りの領域４４、または絶縁層３６の材料が強い浸食作用を受けることがないことが望ましい。マスク層６４がフォトレジストから成る場合、強い浸食作用を受けることがない状態は容易に実現する。窒化シリコンもマスク層６４に適するが、これは、窒化シリコンが、例えば層３６の酸化シリコン及び第２部分４２のシリコンに対して非常に高い選択性でエッチングすることができるからである。この技術分野の当業者であれば、材料群の他の組み合わせを使用することもできることが理解できるであろう。
【００１６】
図１１の製造工程６０−１１では、空洞６７への充填は、高熱伝導率材料（例えば、銅）層６８を空洞内に堆積させることにより行なわれる。電気化学メッキが、例えば銅のような高熱伝導率材料を堆積させる便利な方法であるが、他の方法及び材料を使用することもできる。空洞６７内の層６８の厚さ６８１は、厚さ４２１及び／又は空洞深さ６７１以上の厚さにして、空洞６７への充填を第２部分４２の領域４４の表面６３と少なくとも同じ高さまで行なう必要がある。構造６１−１１が結果として得られる。図１２の製造工程６０−１２では、層６８を、例えば機械的化学研磨（ＣＭＰ）、すなわち半導体業界において広く採用されている方法によって平坦化して、空洞６７内の高熱伝導率材料の領域６４の最終表面６９が、本発明を制限しない例として、第２部分４２の隣接する領域４４の表面６３とほぼ同一平面を構成するようにする。構造６１−１２が結果として得られる。図１３の製造工程６０−１３は、図３のデバイス４０に関連して説明したように、ヒートシンク２２への取り付けが終了した後の構造６１−１２を示している。いずれの取り付け材料も基板４８の残りの部分と比べて無視できる大きさの熱インピーダンスを持つとすると、いずれかの有利なチップボンディング法、半田付け法、接着法、またはろう付け法を使用して構造６０−１２をヒートシンク２２に取り付けることができる。図３のデバイス４０に類似する構造６１−１３が結果として得られる。
【００１７】
図１２は、寸法４２１が平坦化によってほとんど変化することがなく、かつ表面６３及び６９がほぼ同一平面を構成する状態を示しているが、この構成は有利ではあるが必須ではない。製造工程６０−１２における寸法４２１は、アンダーフィルドヒートシンク基板４６の最終的な下側表面６９がほぼ平坦であり、かつ基板４８がいずれの残りの製造工程にも耐える十分な機械強度を有するとすると、いずれの有利なサイズとすることもできる。従って、製造工程６０−１２における寸法４２１は、製造工程６０−１１における寸法４２１よりも小さくすることができる。この構造は、平坦化プロセスを領域４４の表面６３が露出するポイントを超えて継続させることにより得られる。いずれの構造も有用である。これとは異なり、層６８の全てを領域４４の表面６３から完全に除去する必要はない。この状態は、図１４の別の製造工程６０−１４に示され、この工程では、領域４６の寸法４６１’が厚さ４２１（及び空洞深さ４７１）を上回り、かつ平坦化後の層６８及び領域４６’の下側表面６９’が空洞６７及び領域４４の両方を超えて下方に延びる。別の構造６１−１４が結果として得られる。いずれの構造も有用である。図１５の製造工程６０−１５は、ヒートシンク２２への取り付けが終了した後の構造６１−１４を示している。いずれかの有利なチップボンディング法、半田付け法、接着法、またはろう付け法を使用して構造６１−１４をヒートシンク２２に取り付けることができる。このような取り付け材料は、基板４８の残りの部分と比べて無視できる大きさの熱インピーダンスを持つ必要がある。図３のデバイス４０に類似する構造６１−１５が結果として得られ、この場合、薄い高熱伝導率材料部分４６２が、複合基板４８の基板領域４４の表面６３とヒートシンク２２の表面２３との間に延びるようにして追加されている。
【００１８】
図１６〜１９は、別の製造工程６０−１６〜６０−１９に関する本発明の更に別の実施形態の一部分を示す模式的な簡易断面図であり、これらの製造工程を適用することにより図１に示す種類のデバイスの放熱特性を向上させることができる。図１６の構造６１−１６は、下側表面７３及び上側表面３７を有する厚さ７２１の半導体基板７２（例えば、シリコン）を含み、この構造では、素子領域２６が前に記載したように形成されている。厚さ７２１は、約１００〜１０００マイクロメートル、更に有利な値として約３００〜８００マイクロメートル、そして好ましくは約５００〜７００マイクロメートルの範囲であるが、これらの値よりも小さい、または大きい厚さを使用することもできる。構造６１−１６は、絶縁層３６が省略されていることを除いて構造６１−９と同じであり、そして半導体７２は、所望の素子領域２６の形成に適する材料により作製される。図８のマスク６４に類似するマスク層７４が塗布により形成され、開口部６５に類似する開口部７５がマスク層７４に形成されることにより、マスク部分７４１，７４２がマスク開口部７５に横方向に隣接して残り、そして空洞６７に類似する空洞７７が開口部７５を通したエッチングにより形成されている。絶縁層３６が設けられないので、空洞７７の深さ７７１は時限エッチング（ｔｉｍｅｄ  ｅｔｃｈ）によって決定することができる。空洞７７の内側表面７７２を、素子領域２６が効率良く放熱する場合の熱到達距離に収まるようにし、かつ素子領域２６の電気特性に悪影響を与えることないように位置させるために必要なエッチング時間の正確な長さは、基板７２に使用される材料、素子領域２６に形成される素子の種類、及び使用されるエッチャントの種類によって変わる。この技術分野の当業者であれば、適切なエッチング時間を、実験を必要以上に行なうことなく決定する方法が理解できるであろう。構造６１−１６が結果として得られる。図１７の製造工程６０−１７では、残りのマスク部分７４１，７４２を除去し、そして空洞７７に、製造工程６０−１１に関連して説明した方法と同じ方法で深さ７７１よりも厚い厚さ６８１の高熱伝導率材料６８を充填し、次に材料を製造工程６０−１２または６０−１４に関連して説明した方法と同じ方法で平坦化する。これにより、アンダーフィルド領域６４に類似するアンダーフィルド領域７８が得られる。次に、この構造をヒートシンク２２に、製造工程６０−１８または６０−１９に示すように取り付けて、図１７の構造６１−１８または図１９の構造６１−１９を形成する。構造６１−１８は、層６８を平坦化して基板７２の下側表面７３を露出させる結果として得られ、そして構造６１−１９は、層６８を、基板７２の表面７３を露出させることなく平坦化する結果として得られる。いずれの構造も有用である。製造工程６０−１２〜６０−１５についての議論に関連して述べたように、基板７２は平坦化プロセスの間に、表面７３が露出するように、または高熱伝導率材料７８２が表面７３に残るように薄厚化することができる。いずれの構造も有用である。層３６に関する議論以外の製造工程６０−８〜６０−１５についての議論を参照することにより、これらの議論が製造工程６０−���６〜６０−１９についての議論に組み込まれる。
【００１９】
図２０〜２１は、本発明の更に別の実施形態による本発明の方法１００，２００を示す模式的な簡易フローチャートである。説明の都合上、図５〜１９に示す種々の領域を、本発明を制限しない例として参照する。次に、図２０を参照すると、方法１００はＳＴＡＲＴ１０２から始まることが分かり、初期工程１０４では基板（例えば４８，７２）を設け、基板（例えば４８，７２）は、半導体（例えば、３８，７２）を含み、かつ上側表面（例えば、３７）及び下側表面（例えば、６３，７３）と、更に上側表面（例えば、３７）に近接する素子領域（例えば、２６）と、を有する。次の方法工程１０６では、空洞（例えば、６７，７７）が下側表面（例えば、６３，７３）から素子領域（例えば、２６）向かって、素子領域（例えば、２６）と下側表面（例えば、６３，７３）との間に位置するように延びて形成される。次の方法工程１０８では、空洞（例えば、６７，７７）に、基板（例えば４８，７２）の熱伝導率よりも高い熱伝導率を有する材料を充填して、材料（例えば、６８）の内、素子領域（例えば、２６）から遠く離れた方の第１表面（例えば、６９，６９’, ７９，７９’）を露出させることにより、アンダーフィルド熱排出部（例えば、４６，４６’, ７８，７８’）を有する半導体デバイス（例えば、４０，６１−１３，６１−１５，６１−１８，６１−１９）を形成する。図３，１３，１５，１８，及び１９は、アンダーフィルド熱排出部４６，４６’, ７８，７８’がヒートシンク２２の表面２３と接触する様子を示しているが、この構成は単に説明を分かり易くするために示されているに過ぎず、本発明を制限するものではない。本発明の例示としての実施形態による半導体デバイス、すなわち本発明を制限しない例としてのデバイス４０，６１−１３，６１−１５，６１−１８，６１−１９には、ヒートシンク２２を設ける必要がなく、そしてこれらのデバイスは単に、ヒートシンクを、ここに記載されるアンダーフィルド熱排出部４６，４６’, ７８，７８’と一緒に使用する方法を示すために提示されているに過ぎない。従って、本明細書において使用するように、「半導体デバイス」という用語は単数形または複数形に関係なく、ヒートシンクを半導体デバイスまたは半導体デバイス形成方法の一部分として設ける必要があることを示すために使用されるのではなく、ヒートシンク２２のようなヒートシンクは単に、本発明の構造及び方法によって可能になるデバイスに有用であるが必須ではない付属物として示されているに過ぎない。
【００２０】
次に、図２１を参照すると、方法２００はＳＴＡＲＴ２０２から始まることが分かり、そして初期工程２０４では複合基板（例えば、４８）を設け、複合基板（例えば、４８）は、上側表面（例えば、３７）及び下側表面（例えば、６３，７３）を有し、かつ素子領域（例えば、２６）を含む上側表面（例えば、３７）にまで延びる第１半導体領域（「ＳＣ」と略記される）と、第１ＳＣ領域（例えば、３８）の下の絶縁層（例えば、３６）と、そして絶縁層（例えば、３６）の下に設けられ、かつ第２表面（例えば、６３）にまで延びる第２領域（例えば、４２）と、を含む。方法工程２０６では、空洞（例えば、６７）を、素子領域（例えば、２６）の下方で下側表面（例えば、６３）から絶縁層（例えば、３６）にまで延びる第２領域（例えば、４２）においてエッチングして形成する。空洞６７は、例えば第２領域（例えば、４２）の厚さ４２１と同じサイズであることが有利である深さ６７１を有するが、これは、絶縁層（例えば、３６）が空洞６７の深さ方向のエッチング停止部として有利に機能するからである。充填工程２０８では、第２領域（例えば、４２）よりも高い熱伝導率を有する材料（例えば、６８）を堆積させて、材料を空洞（例えば、６７）に少なくとも充填する。このような材料（例えば、６８）は下側表面（例えば、６３）にも堆積させることができるが、この構成は必須ではない。
【００２１】
相対的に高い熱伝導率を有する材料（例えば、６８）を下側表面（例えば、６３）にも堆積させる場合、平坦化工程２１０において、空洞の外側に設けられる余剰材料の全てを、副工程２１０−１または２１０−２のいずれかの副工程に従って除去することができ、いずれの副工程を実施するかは、デバイス設計者の要求によって変わる。余剰材料が多量に残ることがないように空洞６７にのみ材料を充填する場合、平坦化工程２１０は必要ではなくなる。しかしながら、好適な方法では、或る量の余剰材料６８を工程２０８において設けて高熱伝導率材料の厚さ６８１が空洞の深さ６７１よりもわずかに厚くなるようにし、そして余剰材料を工程２１０において除去して、アンダーフィルド熱排出領域４６，４６’が熱を排出するために都合の良いほぼ平坦な下側表面６９，６９’を持つことができるようにする。別の平坦化工程２１０−１では、図１１に示す構造６１−１１の裏面を、例えば機械的化学研磨（ＣＭＰ）によって粗研磨して、空洞（例えば、６７）に充填される材料（例えば、６４）の露出表面（例えば、６９）が第２領域（例えば、４２）の下側表面（例えば、６３）とほぼ同一の平面を構成することにより、図１２に示す構造６１−１２を形成する。この状態では、アンダーフィルド熱排出部４６の下側露出表面６９、及び第２部分４２の残りの領域４４の下側表面６３の両方が露出し、そしてほぼ同一の平面を構成する。基板４８を薄くすることが望ましい場合、ＣＭＰ（機械的化学研磨）を、表面６３が初めて露出するポイントを超えて行なうことにより、厚さ４２１及び深さ６７１をほぼ同じ量だけ減らす。
【００２２】
別の平坦化工程２１０−２では、図１１に示す構造６１−１１の裏面を更に、例えば機械的化学研磨（ＣＭＰ）によって粗研磨するが、第２部分４２の領域４４の表面６３を覆う高熱伝導率材料６８，４６２の全てが除去される訳ではない。この構成によって、アンダーフィルド熱排出部４６’の残留膜厚４６１’は空洞の深さ４６１を上回る。このようにして、アンダーフィルド熱排出部４６’の露出表面６９’を露出させ、そして平坦化し、これによって、外部ヒートシンクとの熱結合を容易にする。材料６８の一部分４６２は所定位置に残留して第２部分４２の領域４４の表面６３を超えて延びる、そして／または表面６３を少なくとも部分的に覆う。構造６１−１４が結果として得られる。いずれの構造も有用である。
【００２３】
第１の実施形態によれば、一体型熱排出部を有する半導体デバイスを形成する方法が提供され、本方法は、半導体を含み、かつ上側表面及び下側表面と、そして半導体の中に在って上側表面に近接する素子領域と、を有する基板を設ける工程と、下側表面から素子領域に向かって延び、かつ素子領域と下側表面との間に位置する一つ以上の空洞を形成する工程と、そして一つ以上の空洞に半導体よりも高い熱伝導率を有する材料を充填して、材料の第１表面を露出させることにより一体型熱排出部を形成する工程と、を含む。別の実施形態によれば、第１表面は下側表面とほぼ同一の平面を構成する。更に別の実施形態によれば、第１表面は下側表面とほぼ平行であり、かつ下側表面を超えて延びる。更に別の実施形態によれば、基板は、第１領域を有する複合基板であり、第１領域は上側表面にまで延び、かつ素子領域が形成される半導体を含み、誘電体層が第１領域の下に設けられ、そして第２領域が誘電体層の下に設けられ、かつ下側表面にまで延びる。更に別の実施形態によれば、一つ以上の空洞が下側表面から誘電体層にまで延びる。更に別の実施形態によれば、一つ以上の空洞を形成する工程では、第２領域を、第２領域を誘電体層をほとんどエッチングすることなくエッチングするエッチャントを使用してエッチングする。更に別の実施形態によれば、第２領域は半導体を含む。更に別の実施形態によれば、半導体はシリコンである。
【００２４】
第２の実施形態によれば、半導体素子領域用の一つ以上のアンダーフィルド熱排出部を形成する方法が提供され、本方法は、上側表面と、下側表面と、そして半導体と、を有する基板を、素子領域が半導体内に位置して上側表面にまで延びるように設ける工程と、素子領域の下方の下側表面から延び、素子領域に向かって基板の中を途中まで延びる一つ以上の空洞を基板内にエッチングにより形成する工程と、そして一つ以上の空洞に基板よりも高い熱伝導率を有する材料を充填して、材料の外部表面が下側表面と一致する、または下側表面を超えるようにする工程と、を含む。別の実施形態によれば、一つ以上の空洞に充填する工程は、下側表面及び一つ以上の空洞を材料で、一つ以上の空洞を充填するために少なくとも十分な厚さに被覆する工程と、そして余剰材料を除去することにより、材料の外部表面が下側表面とほぼ同一の平面を構成するようにする工程と、を含む。更に別の実施形態によれば、余剰材料を除去する工程では、基板を、基板の内、下側表面に位置する部分も除去することにより薄くする。更に別の実施形態によれば、一つ以上の空洞に充填する工程は、下側表面及び一つ以上の空洞を材料で、一つ以上の空洞を充填するために丁度十分な厚さよりも大きい厚さに被覆する工程と、そして余剰材料を除去することにより、材料の外部表面がほぼ平坦になり、かつ下側表面を超えて位置するようにする工程と、を含む。更に別の実施形態によれば、基板は、ほぼ上側表面から下側表面にまで延びる半導体である。更に別の実施形態によれば、基板を設ける工程では複合基板を設け、複合基板は、素子領域を含む上側表面に近接する第１半導体領域と、下側表面に近接する第２半導体領域と、そして第１半導体領域と第２半導体領域との間に位置する絶縁層と、を有し、そして一つ以上の空洞をエッチングにより形成する工程では、素子領域の下方の下側表面から第２半導体領域を貫通して絶縁層にまで延びる一つ以上の空洞をエッチングにより形成する。
【００２５】
第３の実施形態によれば、アンダーフィルド熱排出部を含む半導体デバイスが提供され、半導体デバイスは、上側表面と、下側表面と、そして素子領域を含む上側表面に近接して位置する半導体と、を有する基板と、下側表面から上側表面に向かって延び、かつ素子領域の下に位置するように基板内に形成される一つ以上の空洞と、そして基板よりも高い熱伝導率を有する高熱伝導率材料と、を備え、高熱伝導率材料が一つ以上の空洞を充填し、かつ高熱伝導率材料の露出表面が素子領域の下方の下側表面に、または下側表面よりも下方に位置することによりアンダーフィルド熱排出部を形成する。別の実施形態によれば、露出表面は下側表面とほぼ同一の平面を構成する。更に別の実施形態によれば、露出表面はほぼ平坦であり、かつ下側表面の少なくとも一部分を被覆する。更に別の実施形態によれば、基板は複合基板であり、複合基板は、上側表面にまで延び、かつ素子領域を含む第１半導体領域と、下側表面にまで延びる第２半導体領域と、そして第１半導体領域と第２半導体領域との間に位置する絶縁層と、を有し、そして一つ以上の空洞が下側表面から誘電体層にまで延びる。更に別の実施形態によれば、第１及び第２半導体領域はシリコンを含み、そして絶縁層は酸化シリコンを含む。更に別の実施形態によれば、高熱伝導率材料は、銅、銀、アルミニウム、金、または半導体よりも大きい熱伝導率を有する他の金属を含む。
【００２６】
少なくとも一つの例示としての実施形態をこれまでの詳細な記述に示してきたが、非常に多くの変形例が、特に部分または領域または層４２，３６，３８，４４，４６，６４，６８，７２，７４，７８などに関する材料の選択に関して存在し、そして種々の製造工程に関連して本明細書に示される種々の中間的な構造を設けるために使用される詳細な形成工程に関して存在することを理解されたい。更に、種々の結晶構造及び不純物型のシリコン半導体、及び酸化シリコン及び窒化シリコン誘電体を示しているが、この構成は単なる例示に過ぎず、かつ記述を理解し易くし、更には本発明を制限することがないように提示されている。従って、例示としての実施形態、または例示としての複数の実施形態は単なる一例に過ぎず、そして本発明の技術範囲、適用可能性、または構成を決して制限するものではない。制限するというのではなく、これまでの詳細な記述は、この技術分野の当業者にとって、例示としての実施形態、または例示としての複数の実施形態を実施するための有用な指針となる。種々の変更を構成要素の機能及び構成、及び工程の順番に関して、添付の請求項及び請求項の法的な均等物に示される本発明の技術範囲から逸脱しない限り加えることができることを理解されたい。
【図面の簡単な説明】
【００２７】
【図１】先行技術による半導体デバイスの一部分を示す模式的な簡易断面図（熱がデバイスの内部から、このような熱を排出することができる領域である支持用リードフレームに流れる様子を示している）。
【図２】先行技術による半導体デバイスの一部分を示す模式的な簡易断面図（熱がデバイスの内部から、このような熱を排出することができる領域である支持用リードフレームに流れる様子を示している）。
【図３】図２のデバイスにほぼ類似し、かつ本発明の一の実施形態による半導体デバイスの一部分を示す模式的な簡易断面図（熱をデバイスの内部から更に効果的に排出することができる様子を示している）。
【図４】図１〜３に示す素子にテスト用高出力パルスを印加したときの素子の熱応答性を比較したときの温度（摂氏）対時間（ミリ秒）の関係を表わすグラフ。
【図５】本発明の別の実施形態による種々の製造工程における図３のデバイスに類似するデバイスの一部分を示す模式的な簡易断面図。
【図６】本発明の別の実施形態による種々の製造工程における図３のデバイスに類似するデバイスの一部分を示す模式的な簡易断面図。
【図７】本発明の別の実施形態による種々の製造工程における図３のデバイスに類似するデバイスの一部分を示す模式的な簡易断面図。
【図８】本発明の別の実施形態による種々の製造工程における図３のデバイスに類似するデバイスの一部分を示す模式的な簡易断面図。
【図９】本発明の別の実施形態による種々の製造工程における図３のデバイスに類似するデバイスの一部分を示す模式的な簡易断面図。
【図１０】本発明の別の実施形態による種々の製造工程における図３のデバイスに類似するデバイスの一部分を示す模式的な簡易断面図。
【図１１】本発明の別の実施形態による種々の製造工程における図３のデバイスに類似するデバイスの一部分を示す模式的な簡易断面図。
【図１２】本発明の別の実施形態による種々の製造工程における図３のデバイスに類似するデバイスの一部分を示す模式的な簡易断面図。
【図１３】本発明の別の実施形態による種々の製造工程における図３のデバイスに類似するデバイスの一部分を示す模式的な簡易断面図。
【図１４】本発明の更に別の実施形態による種々の製造工程における図３のデバイスに類似するデバイスの一部分を示す模式的な簡易断面図。
【図１５】本発明の更に別の実施形態による種々の製造工程における図３のデバイスに類似するデバイスの一部分を示す模式的な簡易断面図。
【図１６】図１に示す種類のデバイスの放熱特性を向上させる構造に適用することができる本発明の別の実施形態の一部分を示す模式的な簡易断面図。
【図１７】図１に示す種類のデバイスの放熱特性を向上させる構造に適用することができる本発明の別の実施形態の一部分を示す模式的な簡易断面図。
【図１８】図１に示す種類のデバイスの放熱特性を向上させる構造に適用することができる本発明の別の実施形態の一部分を示す模式的な簡易断面図。
【図１９】図１に示す種類のデバイスの放熱特性を向上させる構造に適用することができる本発明の別の実施形態の一部分を示す模式的な簡易断面図。
【図２０】本発明の更に別の実施形態による本発明の方法を示す模式的な簡易フローチャート。
【図２１】本発明の更に別の実施形態による本発明の方法を示す模式的な簡易フローチャート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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