(57)【要約】本発明は、ＣＭＯＳイメージセンサの画素アレイ構造及びその配置方法に関し、各々の単位画素が、行方向および列方向に隣接する単位画素に対して斜線方向にずれて配置されたものである。このような配置のためには、偶数番目の行の画素アレイは、奇数番目の画素アレイに対して列方向ピッチの半分だけ列方向にシフトするように配置することが可能である。  本発明によれば、斜線方向にずれた画素アレイでは、光感知素子間の距離がより長く確保されることで、更に大きい面積の光感知素子を配置できるようになり、ＭＯＳトランジスタにより構成された画素トランジスタ回路部を光感知素子間に配置できるようになり、光感度及び解像度を著しく増大できる。
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【特許請求の範囲】
【請求項１】
光感知素子とＭＯＳトランジスタとの組合せにより構成されたＣＭＯＳイメージセンサ画素のアレイ方法であって、
(a)複数の単位画素が菱形模様となるように、複数の列および行で単位画素アレイを構成するステップと、
(b)前記複数の単位画素の電気的動作のために、前記複数の単位画素の配置毎に信号線を列方向に延長して、複数の単位列デコーダの各々と接続するステップと、
(c)前記複数の単位画素の電気的動作のために、前記複数の単位画素の配置毎に信号線を行方向に延長して、複数の単位行デコーダの各々と接続し、２行毎の信号線を、単一の単位行デコーダと接続するように配置するステップとを含む方法。
【請求項２】
前記ステップ(b)における前記信号線は、各単位画素の列出力信号線または電源信号線であることを特徴とする請求項１に記載の方法。
【請求項３】
前記ステップ(c)における前記信号線は、各単位画素の行選択信号線またはリセット信号線であることを特徴とする請求項１に記載の方法。
【請求項４】
光感知素子とＭＯＳトランジスタとの組合せにより構成されたＣＭＯＳイメージセンサ画素の連続的なアレイ構造であって、
複数の行および複数の列を含み、行の単位画素が次行の単位画素に対して斜線方向に配置された単位画素のアレイと、
前記単位画素の列方向に配列され、前記単位画素に対して行方向アドレスを割り当てる複数の単位行デコーダと、
前記単位画素の行方向に配列され、前記単位画素に対しての列方向アドレスを割り当てる複数の単位列デコーダとを備え、
前記複数の単位行デコーダの各々は、２つの行の単位画素に対して行方向アドレスを同時に割り当てることを特徴とするアレイ構造。
【請求項５】
光感知素子とＭＯＳトランジスタとの組合せにより構成されたＣＭＯＳイメージセンサ画素の連続的なアレイ構造であって、
複数の行および複数の列を含み、行の単位画素を、次行の単位画素に対して列ピッチの半分だけ行方向にシフトするように配置した単位画素のアレイと、
前記単位画素の列方向に配列され、前記単位画素に対して行方向アドレスを割り当てる複数の単位行デコーダと、
前記単位画素の行方向に配列され、前記単位画素に対して列方向アドレスを割り当てる複数の単位列デコーダとを備え、
前記複数の単位行デコーダの各々は、２つの行の単位画素に対して行方向アドレスを同時に割り当てることを特徴とするアレイ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサに関し、特に、ＣＭＯＳイメージセンサの画素を菱形模様となるように斜線方向に繰り返し配置し、ＭＯＳ画素トランジスタを、画素のフォトダイオード間に配置することが可能な画素アレイ構造およびその配置方法に関する。
【背景技術】
【０００２】
イメージセンサは、光学映像(Optical image)を電気信号に変換する素子であって、一般的に、ＣＣＤ(Charge Coupled Device)イメージセンサとＣＭＯＳ(Complementary ＭＯＳ)イメージセンサとが、主に使われている。
【０００３】
ＣＣＤイメージセンサは、個々のＭＯＳ(Metal-Oxide-Silicon)キャパシタが互いに非常に近接して配置されており、電荷キャリアがキャパシタに格納され、ゲート信号に応じて格納された電荷が移送される。
【０００４】
一方、ＣＭＯＳイメージセンサは、制御回路及び信号処理回路を周辺回路に使用する技術を用いて必要な画素数だけフォトダイオードとＭＯＳトランジスタとを組み合わせて単位画素を作り、この単位画素を用いて出力を順次検出するスイッチング方式を採用する。
【０００５】
ＣＣＤ素子は、光感知部と信号処理部とを各々に別に製作しなければならないという短所があるが、解像度が良い。したがって、ＣＣＤイメージセンサは、カムコーダ、科学や医学分野のカメラで主に使われる。
【０００６】
一方、ＣＭＯＳイメージセンサは、単一のチップ内に画素アレイ、画素駆動部、及び信号を処理する回路を内蔵できるという長所がある。したがって、ＣＭＯＳイメージセンサは、現在、普及しているＰＣ(Personal Computer)カメラ、携帯電話カメラ、おもちゃ、２重モードカメラにおいて広く使われている。
【０００７】
ＣＭＯＳイメージセンサの単位画素１００、２００は、図１に示すように、フォトダイオード（ＤＰＤ）に代表される光感知素子と、３つのＭＯＳトランジスタ（ＭＲＸ、ＭＳＦ、ＭＳＥＬ）とを組み合わせて構成した、いわゆる３Ｔ構造で作ることもでき、あるいは、図２に示すように、一つの光感知素子（ＤＰＤ）と、４つのＭＯＳトランジスタ（ＭＴＸ、ＭＲＸ、ＭＳＦ、ＭＳＥＬ）とを組み合わせて構成した、いわゆる４Ｔ構造で作ることもできる。
【０００８】
以下、図１を参照して、ＣＭＯＳイメージセンサの主要構成要素である単位画素の動作を簡略に説明する。
【０００９】
リセット信号ＲＸが入ると、リセットトランジスタＭＲＸにより、全ての画素は、初期状態になる。リセット信号ＲＸがオフになると、マイクロレンズ（不図示）により集光された光信号が、フォトダイオードＤＰＤにより電気信号に変換される。光信号の大きさに応じて、フォトダイオード両端の電流の大きさが変化する。各画素毎に大きさが異なっている信号は、ソースフォロワトランジスタＭＳＦと適切な選択信号ＳＥＬにより動作する選択トランジスタＭＳＥＬとにより出力ラインＯＵＴに伝達される。
【００１０】
一方、ＣＭＯＳイメージセンサにおいて、これらの単位画素１００、２００をアレイして配置する従来の方法は、大韓民国公開特許公報第２００２−００９４６０７号(2002.12.18)（名称：ＣＭＯＳイメージセンサの画素アレイ配置方法）に開示されている。
【００１１】
以下、説明の便宜のために、この従来の発明に係る画素アレイの配置方法を図３に再び示している。従来、図３に示すように、行(row)と列(column)が垂直と水平に直交する場所に単位画素３００が繰り返して配置されている。
【００１２】
図示してはいないが、互いに隣接した４つの画素を選択して、これらの中心点を繋いでみると、水平線と垂直線とからなる長方形をなしていることが分かる。
【００１３】
図４は、従来のアレイ配置方法に係る画素のレイアウトを簡略に示したものである。各単位画素は、フォトダイオードに代表される光感知素子１０とＭＯＳトランジスタ回路部２０とで構成される。各単位画素は、電気的に互いに分離されるように製造する必要があるため、所定の間隔をおいて繰り返して配置されている。このような間隔をピッチという。所定ピッチ以下に単位画素が配置されると、製造工程で許容される分解能の限界を越えてしまうので、各単位画素間の電気的な絶縁が不可能となる。
【００１４】
図４に示された行ピッチＰｒは、ある行の画素と次行の画素との間の距離を示すもので、各行が繰り返される単位長さである。
【００１５】
列ピッチＰｃは、ある列の画素と次列の画素との間の距離を示すもので、各列が繰り返される単位長さである。
【００１６】
距離ｄ１は、光感知素子１０間の最小距離を示す。
【００１７】
図４で示すように、各単位画素内では光感知素子１０が占める面積比率が最も大きい。したがって、単位画素間のピッチＰｃ、Ｐｒを決定するのは、光感知素子１０の大きさであるので、光感知素子１０の大きさが大きくなれば、ピッチＰｃ、Ｐｒが増加する。
【００１８】
各ピッチＰｃ、Ｐｒおよび距離ｄ１は、半導体素子を製造するマイクロ製造技術で左右される。製造技術が定まると、これらのピッチおよび距離も固定値として定まることは、当業者にとって周知事実である。光感知素子１０を含む単位画素が、製造技術により定まる上記ピッチＰｃ、Ｐｒおよび距離ｄ１の値より短い距離で製造されると、各素子間の電気的かつ物理的な絶縁(isolation)が保たれず、素子の正常な動作を保証できないという事実もよく知られている。
【００１９】
したがって、ＣＭＯＳイメージセンサの開発者は、光感知素子１０の面積をより広くして、イメージセンサの光感度および解像度をより増大させようとするが、前述のような問題点による制限がある。
【００２０】
前述したように、イメージセンサを製造するに当たって、イメージセンサの光感度および解像度を増加させるための努力の一環として、光感知素子１０の面積がより大きくなるように、画素のレイアウトを設計するが、ＭＯＳトランジスタ回路部２０を除去することはできない。したがって、光感知素子１０の間にＭＯＳトランジスタ回路部２０を配置することになり、面積が制限されている限り、前述したような努力が限界にぶつかるようになる。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
したがって、本発明の目的は、ＣＭＯＳイメージセンサの光感度及び解像度を増大させるために、より改善された形態の画素アレイ構造及びその方法を提供することである。
【００２２】
本発明の他の目的は、光感知素子の有効面積をより増大できるようにする画素アレイ構造及びその方法を提供することにある。
【００２３】
本発明の更に他の目的は、本発明のＣＭＯＳイメージセンサを部品に使用している電子機器が、より優れた性能を発揮するようにすることにある。
【課題を解決するための手段】
【００２４】
本発明の一態様によれば、ＣＭＯＳイメージセンサの画素アレイ方法は、(a)複数の単位画素が菱形模様となるように、複数の列および行で単位画素アレイを構成するステップと、(b)前記複数の単位画素の電気的動作のために、前記複数の単位画素の配置毎に信号線を列方向に延長して、複数の単位列デコーダの各々と接続するステップと、(c)前記複数の単位画素の電気的動作のために、前記複数の単位画素の配置毎に信号線を行方向に延長して、複数の単位行デコーダの各々と接続し、２行毎の信号線を、単一の単位行デコーダと接続するように配置するステップとを含む。
【００２５】
本発明の上記態様において、菱形模様に画素アレイを構成するステップは、行の画素アレイを列ピッチの半分だけシフトして、行の画素アレイが次行の画素アレイと同じ列位置に配置されないようにするステップを含んでもよい。
【００２６】
さらに、前記複数の単位画素の電気的動作のために、前記複数の単位画素の配置毎に信号線を列方向に延長するステップは、各単位画素用の追加の出力信号線および電源信号線を含む全ての信号線を、列方向に接続可能なように、列の画素アレイ内で接続するステップを含んでもよい。
【００２７】
さらに、前記複数の単位画素の電気的動作のために、前記複数の単位画素の配置毎に信号線を行方向に延長するステップは、単位画素毎に含まれる追加の制御信号、例えば、リセット信号、伝達信号、選択信号などを、行方向に接続可能なように、行の画素アレイ内で接続するステップを含んでもよい。
【００２８】
本発明の他の態様によれば、ＣＭＯＳイメージセンサの画素アレイ構造は、複数の行および複数の列を含み、行の単位画素が次行の単位画素に対して斜線方向に配置された単位画素のアレイと、前記単位画素の列方向に配列され、前記単位画素に対して行方向アドレスを割り当てる複数の単位行デコーダと、前記単位画素の行方向に配列され、前記単位画素に対しての列方向アドレスを割り当てる複数の単位列デコーダとを備え、前記複数の単位行デコーダの各々は、２つの行の単位画素に対して行方向アドレスを同時に割り当てる。
【００２９】
本発明の他の態様によれば、ＣＭＯＳイメージセンサの画素アレイ構造は、複数の行および複数の列を含み、行の単位画素を、次行の単位画素に対して列ピッチの半分だけ行方向にシフトするように配置した単位画素のアレイと、前記単位画素の列方向に配列され、前記単位画素に対して行方向アドレスを割り当てる複数の単位行デコーダと、前記単位画素の行方向に配列され、前記単位画素に対して列方向アドレスを割り当てる複数の単位列デコーダとを備え、前記複数の単位行デコーダの各々は、２つの行の単位画素に対して行方向アドレスを同時に割り当てる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の例示の実施形態を、図面を参照して詳細に説明することにする。
【００３１】
図５は、本発明の一実施形態に係る画素アレイ構造の概略レイアウトを示す。
【００３２】
本発明の一実施形態と従来の技術とによる方法を互いに比較するために、図５では、図４と同様な列ピッチＰｃと行ピッチＰｒの間隔で画素を配置している。さらに、図４と同様に、光感知素子１０およびＭＯＳトランジスタ回路部２０を簡略化していることに留意すべきである。
【００３３】
図５を参照して、単位画素が、複数の行および複数の列に配置され、ある行の単位画素アレイは、次行の単位画素アレイに対して互いに対角線方向にずれるように配置されている。このような配置方法は、従来のような列ピッチＰｃと行ピッチＰｒの間隔で画素を配置しても、光感知素子１０間の距離ｄ１が、従来の配置方法による距離ｄ１より長く確保される。これは、光感知素子１０の面積がより大きくなり得ることを意味する。したがって、従来と同じ製造技術を使用しても、本発明の光感知素子１０の面積は、図５にハッチングで示した面積３０だけ増大させることが可能になり、光感知素子はより多くの光を受け取れるようになる。
【００３４】
図６は、本発明の一実施形態に係る、４Ｔ画素の概略レイアウトである。
【００３５】
以下、図２の回路図を参考にして、図６のレイアウトを説明する。
【００３６】
ＭＯＳトランジスタ回路部２０は、伝達トランジスタＭＴＸ１１０と、リセットトランジスタＭＲＸ１２０と、ソースフォロワトランジスタＭＳＦ１３０と、選択トランジスタＭＳＥＬ１４０とを含む。これらの回路の動作は、前に説明したので省略する。複数のコンタクト部２１０〜２４０は、ＭＯＳトランジスタ回路部２０を電気的に動作させるために、各種の接続線、例えば、電源線、選択線などと電気的に接続された接続部分であり、アレイ全体の電気的な動作が適切に行われるようにしている。
【００３７】
図６のレイアウトでは、４Ｔ画素を例示したが、図１に示した３Ｔ画素も、図５と同様にレイアウトできることは、当業者にとって極めて容易であることは明白である。
【００３８】
図７は、本発明の方法により、２つの４Ｔ画素を反復的にアレイにした図である。画素の光感知素子は、カラーフィルタやマイクロレンズ７００などが取り付けられものを示している。
【００３９】
本発明の精神および範囲によれば、２つの光感知素子の中心点を連結してみると、斜線をなしていることが明白に現れる。
【００４０】
図８は、本発明の方法に係る画素アレイを示す。図８を参照して、互いに隣接した４つの光感知素子の中心点を互いに連結してみると、図８の点線のように、４つの斜線からなる菱形になることが分かる。
【００４１】
図９は、本発明の一実施形態に係る画素アレイ構造を示す。
【００４２】
図９において、本発明の精神および範囲を十分によく表現するために、各画素を点線によって区分している。このような区分によれば、複数の行と複数の列とが繰り返された構造が、菱形模様をなすことが分かる。
【００４３】
図９に示した行方向の信号線は、リセット信号を示す線（ＲＸ＿０〜ＲＸ＿３）、フォトダイオードにより光信号から電気信号に変換された信号を画素の他の部分に伝達する信号を示す線（ＴＸ＿０〜ＴＸ＿３）、及び、画素の電気信号をアレイ外部に伝達するために画素を選択する信号を示す線（ＳＥＬ＿０〜ＳＥＬ＿３）である。
【００４４】
行方向の信号線（ＲＸ＿０、ＴＸ＿０、ＳＥＬ＿０、…）及び列方向の信号線（Ｃ０＿０、Ｃ０＿１、Ｃ１＿０、…）を用いて画素アレイを駆動するためには、行方向の単位画素を駆動するための行デコーダ（不図示）と、列方向の単位画素を駆動するための列デコーダ（不図示）とを必要とする。ここで、行デコーダは、複数の単位行デコーダが列方向のアレイをなしている形態であり、列デコーダは、複数の単位列デコーダが行方向のアレイをなしている形態である。
【００４５】
図２及び図３に示した長方形に配列された一般的な画素アレイ構造では、各行の単位画素毎に単一の単位行デコーダが配置されて列方向のアレイをなし、また、各列の単位画素毎に単一の単位列デコーダが配置されて行方向のアレイをなすようになる。しかしながら、このような一般的な画素アレイ形態では、列ピッチＰｃ及び行ピッチＰｒ間隔が狭いため、各単位行デコーダを配置するのが困難である。
【００４６】
図９に示したように、画素アレイが菱形模様に配列された本発明に係る画素アレイ構造は、２つの行の単位画素の数が、従来の１つの行の単位画素の数と同一になるが、各行間の距離が、従来の場合に比べてより短くなる。その結果、与えられた面積が等しい場合、従来に比べて多くの画素を集積できるので、複数の画素間の間隙が従来よりも改善され、画質も改善することができる。
【００４７】
図１０は、本発明の一実施形態に係る画素アレイ構造を構成する単位行デコーダを示す。
【００４８】
図１０を参照して、前記行デコーダは、隣接する２つの行に含まれた複数の画素を同時に選択できる。単位行デコーダ１０１０が、２つの行の単位画素に対して行方向アドレスを同時に割り当てるように配置した場合、２つの行の単位画素を同時に駆動でき、従来より単位行デコーダ１０１０の面積を広げることができる。この場合、隣り合う２つの行を構成する複数の画素が、長手方向に配列されるのではなく、斜線方向に配列されているために、２つの隣接する行を同時に選択しても、画質は劣化しない。一方、従来のように、長方形の構造を有する場合、２つの隣接する行を同時に選択するようになると、画質は劣化してしまう。
【００４９】
図１１は、図１０に示し単位行デコーダ１０１０を適用した本発明に係る画素アレイ構造を示す。
【００５０】
図１１を参照して、行デコーダ１１００をなす各単位行デコーダ１０１０は、同時に２つの行の画素を駆動することによって、従来の単位行デコーダの各々が割り当てる行方向の単位画素の数と同じ数の単位画素を駆動しつつ、各単位行デコーダ１０１０が占める面積を従来より比較的広げることができる。
【００５１】
本発明の精神および範囲によれば、光感知素子の面積増大効果は、約３０％から４０％増加する。
【００５２】
従って、光感度および解像度も３０％から４０％程度増加する。
【００５３】
本発明を例示の実施形態を参考に具体的に図示し説明したが、添付の請求項によって規定される本発明の精神および範囲から逸脱することなく、形態および詳細について様々な変形が可能であることは当業者に理解されるであろう。
【産業上の利用可能性】
【００５４】
本発明によれば、菱形模様の画素アレイを製作し、各光感知素子間に画素のトランジスタ回路を配置することによって、光感知素子の有効面積が増大し、光感度及び解像度を増加させることができる。
【００５５】
本発明の他の態様によれば、あらゆる回路を単一の基板に集積させ、ＣＭＯＳイメージセンサを単一チップに実現することがが可能である。
【図面の簡単な説明】
【００５６】
【図１】フォトダイオードと３つのＭＯＳトランジスタとからなるＣＭＯＳイメージセンサの画素を示す回路図である。
【図２】フォトダイオードと４つのＭＯＳトランジスタとからなるＣＭＯＳイメージセンサの画素を示す回路図である。
【図３】従来のＣＭＯＳイメージセンサのアレイ構造を示す。
【図４】従来の技術に係る画素アレイの概略レイアウトである。
【図５】本発明の一実施形態に係る画素アレイ構造の概略レイアウトである。
【図６】４Ｔ構造の画素を例示した、本発明の画素構造を示す概略レイアウトである。
【図７】図４に示した単位画素を２つ連続的にアレイにしたものを示す。
【図８】本発明に係る画素アレイ構造のレイアウトを示す。
【図９】本発明の一実施形態に係る画素アレイ構造である。
【図１０】本発明の一実施形態に係る画素アレイ構造を含む単位行デコーダである。
【図１１】図１０に示した単位行デコーダを適用した本発明に係る画素アレイ構造を示す。
【符号の説明】
【００５７】
１０  光感知素子
２０  ＭＯＳトランジスタ回路部
１１０  伝達トランジスタ
１２０  リセットトランジスタ
１３０  ソースフォロワートランジスタ
１４０  選択トランジスタ
２１０〜２４０  コンタクト部
７００  マイクロレンズ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2009529801.tif 000012
【図１１】
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【国際調査報告】
2009529801.tif 000014
2009529801.tif 000015