(57)【要約】  本発明は、差動対（Ｔ１、Ｔ２）を用いたアナログ集積電子回路に関する。提案は、以下のステップ：−  通常の使用段階とは別個の較正段階中に、差動回路の入力（Ｖ１、Ｖ２）を短絡するステップと、−  この段階において、差動対の分岐の出力電流の差を通してコンデンサを充電するステップと、−  コンデンサの端子における電圧を、少なくとも１つの閾値と比較するステップと、−  較正段階に続く通常の使用段階中に、比較の結果をメモリに保持するステップと、−  メモリに保持された結果に依存した補正を、通常の使用段階に、差動対の上流におけるフォロワ段階の電流源（ＳＣ１、ＳＣ２）に適用するステップと、を含む、オフセット電圧の自動補正方法のためのものである。【選択図】      図２
2009519647.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ（Ｔｓ１、Ｔｓ２）および電流源（ＳＣ１、ＳＣ２）を有する少なくとも１つのフォロワ段階を自身の上流に備えた差動対を含む差動集積回路のオフセット電圧を自動的に補正するための方法であって、以下のステップ：
−  通常の使用段階とは別個の較正段階中に、前記差動回路の入力部における差動電圧をキャンセルするステップと、
−  この段階において、前記差動対の分岐における出力電流の差を通してコンデンサ（Ｃ１、Ｃ２）を充電するステップと、
−  前記コンデンサの端子における電圧を、少なくとも１つの閾値と比較するステップと、
−  前記較正段階に続く前記通常の使用段階中に、前記比較の結果をメモリに保持するステップと、
−  メモリに保持された前記結果に依存する補正を、前記通常の使用段階において前記電流源（ＳＣ１、ＳＣ２）に適用するステップと、
を含む方法。
【請求項２】
前記較正段階中に、第１に、前記差動対の第１の分岐からの電流が、次に、前記差動対の第２の分岐からの逆方向の電流が、前記コンデンサに印加されることを特徴とする、請求項１に記載の方法。
【請求項３】
前記充電および放電が、ｎ回繰り返されて、前記対の前記出力電流の差によって前記コンデンサの端子に生成される電圧を増加させることを特徴とする、請求項２に記載の方法。
【請求項４】
前記フォロワ段階の前記電流源（ＳＣ１、ＳＣ２）に適用される前記補正が、前記電流源と、固定値の別の電流源（ＳＣ１ａ、ＳＣ２ａ）との並列化を含むことを特徴とする、請求項１〜３のいずれか一項に記載の方法。
【請求項５】
２つのコンデンサ（Ｃ１、Ｃ２）が設けられることと、前記コンデンサの１つが、前記出力電流の１つによって充電されるのに対して、もう一方のコンデンサが、もう一方の電流によって充電され、次に、前記コンデンサが、前記分岐を交差させることによって放電され、次に、前記コンデンサが、前記閾値との比較の目的で直列に配置されることと、を特徴とする、請求項１〜４のいずれか一項に記載の方法。
【請求項６】
２つの電圧（Ｖ１、Ｖ２）を受信する少なくとも２つの入力部、充電部（ＣＨ１、ＣＨ２）に印加される２つの電流出力、およびこれらの充電部に接続された少なくとも１対の差動分岐（Ｔ１、Ｔ２）を含む差動対と、前記差動対の上流における、トランジスタ（Ｔｓ１、Ｔｓ２）およびこのトランジスタのエミッタに接続された電流源（ＳＣ１、ＳＣ２）を含む少なくとも１つのフォロワ段階と、を備えた電子集積回路であって、
−  オフセット電圧較正段階および較正後の前記回路の使用段階を確立するシーケンサと、
−  前記差動対に関連する少なくとも１つのコンデンサ（Ｃ１、Ｃ２）と、
−  前記使用段階中に前記出力電流を前記充電部に導くために、かつ前記シーケンサによって供給される一連のタイムスロット中に、充電および放電を交替させることによって、較正段階中に、一方ではゼロ差動電圧を前記入力部に印加し、他方では前記出力電流の１つおよび次にもう１つを交互に前記コンデンサに導くために、シーケンサによって作動される１組の整流器と、
−  前記一連のタイムスロットの終わりに前記シーケンサによって作動される、前記コンデンサの端子における電圧閾値を検出するための回路（ＣＭＰ）であって、閾値の超過または非超過、および前記コンデンサの端子における電圧の符号を表わすステータス信号を供給する回路と、
−  前記較正段階中に決定されたステータス値を前記使用段階中に保持するために、前記検出回路の出力部における前記ステータス信号を保持するための回路（ＭＥＭ）と、
−  前記保持回路の出力部に存在する前記ステータス値に依存して、前記フォロワ段階の前記電流源（ＳＣ１、ＳＣ２）の電流を修正するための回路と、
を含むことを特徴とする回路。
【請求項７】
前記回路が、２つの同一のコンデンサと、交替期間に、前記差動対の前記出力電流の１つによって前記コンデンサの１つを充電するのに対して、もう一方のコンデンサが、前記もう一方の出力電流によって放電されるようにする整流器であって、その後、次の交替期間に、前記第２の出力電流によって放電されるのが前記第１のコンデンサであるのに対して、前記第２のコンデンサが、前記第１の出力電流によって充電されるようにする整流器と、を含むことを特徴とする、請求項６に記載の回路。
【請求項８】
前記差動対が、２つずつ共通の充電部を共有する４つの差動分岐を含むインターリーブされた対であることを特徴とする、請求項６または７に記載の集積回路。
【請求項９】
前記インターリーブされた差動対が、アナログ／デジタル変換器における折り返し回路の折り返しセルの一部を形成することを特徴とする、請求項８に記載の集積回路。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの入力電圧の差を２つの出力電流の差に変換できるようにする、差動対を用いたアナログ集積電子回路に関する。
【背景技術】
【０００２】
差動対において、出力電流の差は入力電圧の差に依存するので、たとえば入力を短絡することにより、入力間に印加される電位差がゼロである場合には、出力電流の差はゼロになるはずである。
【０００３】
対を構成する要素を整合させようとすることの欠点は、対が、より一般的にはオフセット電圧と呼ばれる、ゼロでないオフセット入力電圧を有するということである。このオフセット電圧は、対の固有の不均衡を表わし、入力差動電圧がゼロの状態で、非ゼロ出力電流差によって反映される。実際には、オフセット電圧は、出力電流の差がゼロになるように、入力間に印加する必要がある補償電圧である。
【０００４】
差動対には、従来、同一の基準電流源Ｉｏによって電流を供給される２つの分岐が含まれ、各分岐には、トランジスタおよび充電部が含まれる。入力電圧はトランジスタのベースに印加され、エミッタは共通電流源に接続され、コレクタは充電部に接続される。電流源の電流は、ベースに印加される入力電圧の差に依存して、２つの分岐間で共有される。
【０００５】
差動対は、個別に用いるか、または配置がより複雑な場合には、対の結合体にグループ化してもよい。たとえば、２つの対が、同一の充電部を共有し、１つの対のトランジスタのコレクタを、別の対のトランジスタのコレクタに接続してもよい。対は、カスケードに実装してもよく、１つの対の電流出力部が、別の対の電流出力部に接続され、この別の対自体が、別の電流出力部を第３の対に接続させる等である。差動対の利用しだいで、対の異なる結合体を見出すことが可能になる。本発明は、一般に、これらの全ての利用に当てはまる。
【０００６】
かかる差動対は、特にアナログ／デジタル変換器で用いられる。これらの差動対は、たとえば、比較器を構成するために用いられるが、各比較器には、一方で変換される電圧を、他方で基準電圧を入力として受信する差動対が含まれる。これらの差動対はまた、やはり変換器用に、折り返し回路で用いられる。折り返し回路には、少なくとも１つの差動対でそれぞれ構成されたいくつかの折り返しセルが含まれるが、これらのセルの電流出力部は、互いにカスケードに接続され、変換される入力電圧に依存してベル（ｂｅｌｌ）または正弦波において変化する電圧またはアナログ出力電流を確立するようにする。異なるセルがそれぞれ、入力電圧およびそれぞれの基準電圧を受信する。
【０００７】
いくつかの差動対を用いる高精度アナログ回路において、動作精度の不足（特に変換器における変換精度の不足）が、非ゼロオフセット電圧の存在に起因する可能性のあることが分かる。物理的な観点からすると、これらのオフセット電圧は、とりわけ、対における様々なトランジスタのエミッタ−ベース電圧が、たとえ同一の電流がそれらを通過する場合であっても、正確には同一ではないという事実に起因する。
【０００８】
具体的には、技術が完全ではなく、少なくとも理論上は同じエミッタ表面を有し、かつたとえ集積回路に並んで配置され、したがって同一であるというあらゆる可能性を有する同時に製造された２つのトランジスタであっても、厳密には同一の特徴を有さない。これは、製造の不可避的なばらつきに起因する。さらに、対の２つのトランジスタが、この対においてオフセット電圧を生成するだけでなく、この著しいばらつきゆえに、集積回路の様々な差動対が、互いに異なるオフセット電圧を必然的に有する。
【０００９】
より大きなトランジスタを有する差動対を用いることによってこの欠点を緩和することは既に提案されている。これらのトランジスタは、そのサイズがより良好に制御されるので、ばらつきがより少ない。しかし、次に、コンデンサがより大きく、したがって回路はより遅く、これは、高速アナログ／デジタル変換器などの用途では望ましくない。高速アナログ／デジタル変換器に対しては、差動対により小さなトランジスタを有するのが、望ましいであろう。さらに、トランジスタがより大きい場合には、回路はよりかさばり、より多くの電流を消費する。
【００１０】
実際的な観察に基づく個別較正の解決法もまた、提案された。製造された変換器がテストされ、変換誤差が、使用中の誤差の補償のために用いられる集積回路のＥＰＲＯＭメモリに格納される。また、特に、差動分岐に存在する抵抗を個別に調整するために、レーザ調整解決法が存在する。この技術は、個別テストと、確認された変換誤差に依存した、各集積回路の個別補正と、を必要とする。したがって、この方法は、各回路を個別にテストし個別に補正しなければならないので、工業的に極端に費用がかかる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、回路の質、コスト、およびその電力消費間のよりよい両立を提供するために、これらの欠点を緩和する解決法を提案することである。
【課題を解決するための手段】
【００１２】
本発明は、差動対または関連付けられた対のグループを含む回路に、この対またはこの対グループに関連する自動較正回路を組み込むことを提案する。通常の使用段階とは別個の自動較正段階中に、この回路は、入力差動電圧がゼロの状態で、対によって生成される差動出力電流の値を調べる。この回路は、この値を少なくとも１つの閾値と比較し、その結果に依存してメモリに保持し、対の通常の使用段階中に補正を対の入力部に適用してもしなくてもよい。補正は、以下の方法で、差動対の入力部の上流に配置されたフォロワ段階に適用される。すなわち、補正は、フォロワ段階のトランジスタを通過する電流源に適用される。ベース−エミッタ電圧は、この電流に依存して変化し、この変化が、差動対の入力部に伝達され、したがって、この対のオフセットが、部分的または全体的に補正される。
【００１３】
入力部へのゼロ差動電圧の印加からもたらされる差動電流の測定値は、較正段階中の一連のタイムスロット中に、充電および放電電流の連続パルスをコンデンサに印加することによって得るのが好ましい。充電電流は、差動対の分岐の１つの電流であり、放電電流は、もう一方の分岐の電流である。ｎパルスの終わりに、コンデンサは、分岐間の電流の差に比例して充電される。コンデンサの技術的な構成の理由で、２つの対称的なコンデンサがあるのが好ましい。
【００１４】
要約すれば、トランジスタおよび電流源を有する少なくとも１つのフォロワ段階を上流に備えた少なくとも１つの差動対を含む差動集積回路に適用される、本発明による、オフセットの自動補正のための方法は、以下のステップ：
−  通常の使用段階とは別個の較正段階中に、差動回路の入力部における差動電圧をキャンセルするステップと、
−  この段階において、差動対の分岐における出力電流の差を通してコンデンサを充電するステップと、
−  コンデンサの端子における電圧を、少なくとも１つの閾値と比較するステップと、
−  較正段階に続く通常の使用段階中に、比較の結果をメモリに保持するステップと、
−  メモリに保持された結果に依存した補正を、通常の使用段階において電流源（ＳＣ１）に適用するステップと、
を含む。
【００１５】
したがって、本発明による、差動対を備えた電子集積回路には、２つの電圧を受信するための少なくとも２つの入力部、充電部に印加される２つの電流出力部、およびこれらの充電部に接続された少なくとも１対の差動分岐と、差動対の上流における、トランジスタおよびこのトランジスタのエミッタに接続された電流源を含む少なくとも１つのフォロワ段階と、が含まれる。集積回路は、
−  オフセット電圧較正段階および較正後の回路使用段階を確立するシーケンサと、
−  差動対に関連する少なくとも１つのコンデンサと、
−  使用段階中に出力電流を充電部に導くために、かつシーケンサによって提供される一連のタイムスロット中に充電および放電を交替させることによって、較正段階中に、一方ではゼロ差動電圧を入力部に印加し、他方では出力電流の１つおよび次にもう１つを交互にコンデンサに導くために、シーケンサによって作動される１組の整流器と、
−  一連のタイムスロットの終わりにシーケンサによって作動され、コンデンサの端子における電圧閾値を検出するための回路であって、閾値の超過または非超過、およびコンデンサの端子における電圧の符号を表わすステータス信号を供給する回路と、
−  較正段階中に決定されたステータス値を使用段階中に保持するために、検出回路の出力部にステータス信号を保持するための回路と、
−  保持回路の出力部に存在するステータス値に依存して、フォロワ段階の電流源の電流を修正するための回路と、
を含むことを特徴とする。
【００１６】
１つではなく２つのコンデンサがある場合には、回路には、交替期間に、差動対の出力電流の１つによってコンデンサの１つを充電するのに対して、もう一方のコンデンサが、もう一方の出力電流によって放電されるようにする整流器であって、その後、次の交替期間に、第２の出力電流によって放電されるのが第１のコンデンサであり、第２のコンデンサが、第１の出力電流によって充電されるようにする整流器が含まれる。次に、コンデンサは、自身の電荷を合計し、その合計を閾値と比較するために、直列に配置される。
【００１７】
いくつかの可能な補正値を決定するために、いくつかの閾値があるように、または代替として、２つの（またはより多くの）連続のサイクル、すなわち、フォロワ段階における第１の電流補正を確立する第１のサイクル、および第１の補正を削除せずに、追加的補正を確立する第２のサイクルがあるようにすることができる。
【００１８】
本発明は、２つのトランジスタを備えた単純な差動対よりも精巧な差動対に、特に２つずつ共通の充電部を共有する４つの差動分岐を含むインターリーブされた対に、とりわけ適用可能である。特に、本発明は、アナログ／デジタル変換器であって、４つの分岐を備えたインターリーブされた差動対によって構成されたいくつかの折り返しセル自体を含む信号折り返し段階を含むアナログ／デジタル変換器に適用可能である。
【００１９】
本発明の他の特徴および利点は、添付の図面に関連して作成された以下の詳細な説明を読むことによって、明らかになるであろう。
【発明を実施するための最良の形態】
【００２０】
最初に、単純な差動対に関連して本発明の一般的な原理を説明し、その後、関連付けられた差動対のグループ、特に、アナログ／デジタル変換器用に設計された信号折り返しセルの一部を形成する２つのインターリーブされた差動対のグループに、この原理をどのように適用することができるかを示す。
【００２１】
図１の線図は、単純な差動対の原理を示すが、この差動対には、実際の対の各入力部の上流に、この入力部を制御する電圧フォロワ段階が含まれる。フォロワ段階を備えたかかる配置は、極めて従来的であり、フォロワ段階は、対に印加される入力電圧を、所望の同相モードレベルに導く役割を果たす。
【００２２】
実際の対には、２つの分岐が含まれる。各分岐には、第１の分岐用のトランジスタＴ１、第２の分岐用のＴ２、およびそれぞれの充電部ＣＨ１、ＣＨ２が含まれる。対の入力部は、トランジスタＴ１およびＴ２のベースによって構成される。出力部は、充電部における電流Ｉ１、Ｉ２によって構成される。トランジスタのエミッタは、電流Ｉｏを供給する定電流源ＳＣ０に接続される。Ｔ１のベースにおける電圧はＶｉ１であり、Ｔ２のベースにおける電圧はＶｉ２である。このアセンブリは、接地Ｍと供給電圧Ｖｃｃとの間に接続される。
【００２３】
トランジスタのベースの上流にフォロワ段階がある。例として提示される単純な構成において、電圧Ｖｉ１を制御するフォロワ段階には、フォロワトランジスタＴｓ１と、Ｔｓ１のエミッタと接地との間に接続された定電流源ＳＣ１と、が含まれる。Ｔｓ１のコレクタは、Ｖｃｃに接続される。同様に、もう一方の差動分岐におけるトランジスタＴ２のベースを制御するフォロワ段階には、第１のフォロワ段階とちょうど同じように接続されるフォロワトランジスタＴｓ２および電流源ＳＣ２が含まれる。全体の差動回路（差動対およびフォロワ段階）の入力電圧は、フォロワトランジスタＴｓ１およびＴｓ２のベースに印加される電圧Ｖ１およびＶ２である。これらのトランジスタのエミッタは、差動対のトランジスタＴ１およびＴ２のベースに接続される。回路の入力電圧Ｖ１と対の入力電圧Ｖｉ１との間の差は、フォロワトランジスタＴＳ１のベース−エミッタ電圧降下である。それは、電流源ＳＣ１の電流によって決定される。同じことが、Ｖ２−Ｖｉ２電圧降下に対して当てはまる。トランジスタＴ１およびＴ２は同一である。トランジスタＴｓ１およびＴｓ２は同一である。電流源ＳＣ１およびＳＣ２は同一である。技術的なばらつきだけが、この類似性に影響する。
【００２４】
図２は、この例で提案される自動オフセット補正の概略図を表わす。
【００２５】
補正には、通常の使用段階とは別個の較正段階中に作動される自動較正回路を用いる。たとえば、較正段階は、回路の各始動で自動的に実行される。シーケンサ（図示せず）が、この段階の実行に必要な論理信号を生成する。これらの論理信号は、特に、図２に見えるスイッチを制御する。
【００２６】
第１に、較正回路には、較正段階中に差動回路の入力を短絡するスイッチが含まれる。たとえば、Ｔｓ１のベースを固定電圧基準Ｖｒに接続するスイッチＫ１、およびＴｓ２のベースを同じ基準電源Ｖｒに接続するスイッチＫ２があり、これが、入力を短絡させる方法である。この時間の間、トランジスタＴｓ１およびＴｓ２のベースは、差動回路の通常の入力から分離される。
【００２７】
次に、較正段階中に、Ｔ１またはＴ２のコレクタをそれぞれの充電部ＣＨ１、ＣＨ２から分離するスイッチＫ１ａおよびスイッチＫ２ａと、これらのコレクタを、それぞれ、差動電流測定回路ＭＣＤの入力部に接続するスイッチＫ１ｂおよびスイッチＫ２ｂと、があるが、ＭＣＤの詳細については後述する。この回路は、差動入力電圧がゼロの場合に存在する差動電流の符号付の値を表わす電圧値を生成する。電流測定回路ＭＣＤの出力は、比較回路ＣＭＰに印加される。
【００２８】
比較回路ＣＭＰは、２つの出力Ｓ１およびＳ２を有する。これらの出力における電圧は、差動対のオフセット電圧を低減またはキャンセルするために差動対に印加されるオフセット補正値を表わすステータス信号である。最も単純であるが、場合によっては十分なタイプにおいて、出力は、２つの可能な状態だけを有する２進出力であり、比較回路は、閾値を備えた比較器である。閾値を超過しない場合には、補正は適用されない。閾値を超過した場合には、電流測定回路ＭＣＤの出力部で生成された電圧の符号に依存し、出力Ｓ１または出力Ｓ２のどちらかによって、単一の補正値が適用される。
【００２９】
より精巧なタイプでは、いくつかの閾値の超過に依存してより正確な補正を適用するために、比較回路が、多数の出力を含むようにすることができる。これは、たとえば、高解像度変換器（たとえば１２ビット）のために必要である。
【００３０】
補正されるオフセットが本質的に小さい場合、および変換器の精度が制限されている（たとえば８ビット変換器）場合には、単一値による補正で十分であり得る。図２の線図は、このケースに対応する。出力Ｓ１は２進数であり、それは、測定された差動電流が閾値未満に留まる場合には、ゼロのままであり、閾値を超過した場合には、１に切り替わる。同じことが、Ｓ２に対して、しかし反対の差動電流符号、したがって反対のオフセット電圧符号に対して、当てはまる。
【００３１】
出力Ｓ１は、フォロワ段階の１つを制御し、出力Ｓ２は、もう一方を制御する。この制御には、電流源ＳＣ１またはＳＣ２の電流と並列に追加定電流を加えることが含まれる。この定電流は、低値補助電流源ＳＣ１ａ（またはそれぞれＳＣ２ａ）の電流である。したがって、出力Ｓ１は、電流源ＳＣ１ａと直列なトランジスタＴ１ａの導通または遮断の設定を制御する。電流源ＳＣ１ａおよびトランジスタＴ１ａのアセンブリは、フォロワ段階の主電流源ＳＣ１と並列に配置される。電流源ＳＣ１は、通常、抵抗器と直列なトランジスタによって構成される。アセンブリＳＣ１ａ＋Ｔ１ａは、抵抗器（好ましくは）、または電流源ＳＣ１のアセンブリと並列に配置してもよい。もう一方のフォロワ段階用の配置は、同じであり、補助電流源ＳＣ２ａおよび制御トランジスタＴ２ａを備える。
【００３２】
比較器ＣＭＰは、較正段階中に出力Ｓ１およびＳ２を介して得られたステータスを、較正段階後にメモリに保持するように構成される。したがって、保持回路が、比較器に設けられるか、または比較器とトランジスタＴ１ａおよびＴ１ｂとの間に挿入される。
【００３３】
オフセットの補正は、フォロワトランジスタＴｓ１またはＴｓ２のベース−エミッタ電圧降下を修正することによってもたらされるが、この電圧降下自体は、より大きなエミッタ電流がトランジスタを通過することに起因する。較正段階中に測定された差動電流が、許容可能な閾値を超過した場合には、フォロワトランジスタＴｓ１またはＴｓ２における追加的な電圧降下が、使用段階中に印加され、それが、対にもともと存在するオフセットを補償する。
【００３４】
対の全体的なオフセットが、トランジスタＴ１およびＴ２か、トランジスタＴｓ１およびＴｓ２か、またはそれらの電流源の整合欠陥に起因する可能性があることが注目される。
【００３５】
図３は、差動電流測定回路ＭＣＤおよび比較回路ＣＭＰのアセンブリの構成を表わす。
【００３６】
図３は、スイッチＫ１ｂおよびＫ２ｂを示すが、これらのスイッチによって、差動対の出力電流は、較正段階中に回路ＭＣＤへ導かれ得る。これらの電流は、オフセットがなければ、原則として等しい。オフセットが存在する状態では、第１の差動分岐の出力部に電流のＩｒがあり、第２の分岐に電流Ｉｒ＋ｉがあると考えられ、この場合に、Ｉｒ＝（Ｉｏ−ｉ）／２であり、電流ｉは、オフセットに起因しかつ測定されることになる差動電流である。
【００３７】
回路ＭＣＤには２つのコンデンサＣ１およびＣ２が含まれ、電流ｉが、較正段階中に、これらのコンデンサに徐々に流入する。２つのコンデンサを有することは必須ではなく、ただ１つだけで十分であるが、しかしこのコンデンサ技術では、２つのコンデンサを有し、一方を放電させている間にもう一方を充電して、キャパシティ製造用の技術によって引き起こされる不均斉を防ぐのが好ましいことが注目される（典型的には、コンデンサの下方アーマチャは、上方アーマチャと異なり、基板に対してかなりの干渉容量を有する）。
【００３８】
第１のコンデンサＣ１は、ＭＯＳトランジスタによって表わされる４つの整流器に関連している。コンデンサＣ２は、４つの他の整流器に関連している。これらの整流器は、相補的でかつ同じ期間Ｔを有する２つのクロック信号ＦおよびＦ＊によって交互に作動され、これが、ｎ連続クロック周期の間生じる。タイムスロットＦ中に、ある整流器が開いており、他が閉じている。次のタイムスロットＦ＊中に、それは反対になる。タイムスロットＦ中に閉じていた整流器は、スイッチＫ２ａ（対の第２の差動分岐）から生じた、充電電流Ｉｒ＋ｉと呼ぶことができる電流をコンデンサＣ２に流し、かつスイッチＫ１ａ（第１の分岐）から生じた、充電電流Ｉｒと呼ばれる電流をコンデンサＣ１に流す。次のタイムスロットＦ＊中に、整流器は、反転されて、（第１の分岐から生じた）放電電流ＩｒをコンデンサＣ２に流し、放電電流Ｉｒ＋ｉ（第２の分岐）をコンデンサＣ１に流す。
【００３９】
コンデンサＣ１およびＣ２は、ＴがタイムスロットＦの期間である場合には、電荷（Ｉｒ＋ｉ）．Ｔおよび−Ｉｒ．Ｔをそれぞれ取る。期間Ｔは、十分に小さいように選択されて、コンデンサの端子における電圧が、電流を搬送するトランジスタを飽和させる値に接近しないようにする。次のタイムスロットＦ＊中に、コンデンサＣ２は電荷Ｉｒ．Ｔを失い、コンデンサＣ１は電荷（Ｉｒ＋ｉ）．Ｔを得る。
【００４０】
１対の連続タイムスロットＦ、Ｆ＊の終わりに、コンデンサＣ１およびＣ２は、それぞれ、反対の符号を備えた電荷ｉ．Ｔを有する。
【００４１】
コンデンサＣ１およびＣ２は、原則として、共通値Ｃに等しい。２つのコンデンサの整合が、同じ製造プロセスにおける抵抗器またはトランジスタの整合よりはるかに良好（４〜１０倍）になり得ることが注目される。
【００４２】
交互の充電および放電ＦおよびＦ＊のｎ周期の終わりに、コンデンサにおける電荷は、ｎ．ｉ．Ｔである。交互ペアの数ｎは、十分に大きくなるように選択されて（Ｔは小さい）、コンデンサの端子における電圧ｎ．ｉ．Ｔ／Ｃが、この測定値を生じたオフセット電圧より、および比較回路のオフセット電圧よりはるかに大きくなるようにし、かつ電圧ｎ．ｉ．Ｔ／Ｃが、比較回路ＣＭＰにおける閾値に容易に比較可能であるようにする。積ｎ．Ｔは、電圧ｎ．ｉ．Ｔを介してスイッチを飽和させないために、制限されなければならない。２．５マイクロアンペアの電流差に対して約１００ｍＶの充電電圧を得るために、期間Ｔは約２ナノ秒、容量は約１ピコファラド、数ｎは約２０であろう。約１００ミリボルトの電圧は、閾値と容易に比較することができる。
【００４３】
ｎタイムスロットＦおよびＦ＊の後で、シーケンサは、２つのコンデンサを直列に配置して、各コンデンサの端子における電圧の２倍の電圧を供給し、この電圧が、比較回路ＣＭＰに印加される。３つのスイッチＫ１ｃ、Ｋ２ｃおよびＫ３ｃが、オン状態にされて、一方ではこの直列配置のために、他方では回路ＣＭＰの入力部間に合計電圧を接続するために用いられるようにする。
【００４４】
この例において、回路ＣＭＰには、２つの高入力インピーダンスフォロワ段階が含まれ、これらのフォロワ段階には、それぞれの抵抗ブリッジを備えた２つのＭＯＳトランジスタＱ１およびＱ２（入力部Ｅｃ１およびＥｃ２は格子上にある）が含まれるが、これらの抵抗ブリッジは、これらのトランジスタのそれぞれのソースに接続され、かつ電流源によって電流を供給される。トランジスタの格子に印加された電圧は、ソースに伝達され、抵抗ブリッジの供給電圧を確定する。これらのブリッジの２つの中間ポイントは、以下のような配置に従って、２つの比較器ＣＭ１およびＣＭ２に接続される。すなわち、
−  比較器は両方とも、それらの端子間の電圧差が閾値未満である場合には、第１の状態にある。
−  電圧差が閾値を第１の方向に超過する場合には、比較器ＣＭ１がトグルする。
−  電圧差が同じ閾値を反対方向に超過する場合には、比較器ＣＭ２がトグルする。構成に基づいて、閾値の超過に関係する比較器だけが、トグルすることができる。
【００４５】
比較器ＣＭ１およびＣＭ２の出力部に接続されたメモリトグルＭＥＭは、比較器がその役割を果たした後で、シーケンサによって作動され、較正段階の終了後に、比較器の出力状態をメモリに保持する。メモリトグルＭＥＭは、この状態を表わす論理値を、自身の出力Ｓ１およびＳ２において供給する。出力Ｓ１およびＳ２は、図２に関連して説明したような補助電流源ＳＣ１ａ、ＳＣ２ａを制御する。
【００４６】
より精巧な比較をなすことが可能であり、比較器セットが、差動対の入力部上流の各フォロワ段階における、互いに等しいかまたは互いに重み付けされた（たとえば２進法で）多くの補助電流源を制御するために、多くの出力を供給することが理解されよう。
【００４７】
同様に、やはり各フォロワ段階に多くの追加電流源がある状態で、いくつかの場合に、図３の２つの比較器だけを用いて較正段階を実行するのを想像することが可能であるが、しかしながら、これは、各サイクル中に比較器が取る状態値を格納するために、およびより多くの補助電流源を制御するために、メモリＭＥＭが、数組の出力Ｓ１ａ、Ｓ２ａ、Ｓ１ｂ、Ｓ２ｂ等を有することを条件とすることが、理解されよう。次に、フォロワ段階ごとに２つを超える補助電流源がある場合には、較正段階のシーケンサは、２つ以上の連続サイクルを実行するようにプログラムされる。
−  サイクルＡ：タイムスロットＦおよびＦ＊の第１系列のｎペアの終わりに、測定値が取られる。これは、比較器の第１の状態において最高点に達し、値Ｓ１ａおよびＳ２ａの形でメモリに格納される。メモリは、較正段階の残りの間（特に第２のサイクルＢの間）、および続いて差動回路の通常の使用段階中に、これらの値を保持する。この時間の全ての間に、値Ｓ１ａおよびＳ２ａは、補助電流源ＳＣ１ａおよびＳＣ２ａを制御する。
−  サイクルＢ：タイムスロットＦおよびＦ*の第２系列のペアの終わりに、第２の測定値が取られる。これは、第１の状態と異なる可能性がある比較器の新しい状態において最高点に達する。なぜなら、この新しい測定値は、補助電流源ＳＣ１ａまたはＳＣ２ａのうちの１つが、おそらく接続されている間に取られるからである。出力の状態は、値Ｓ１ａ、Ｓ２ａの内容を失うことなく、値Ｓ１ｂ、Ｓ２ｂの形でメモリＭＥＭに格納される。格納された値Ｓ１ｂ、Ｓ２ｂは、補助電流源ＳＣ１ａおよびＳＣ２ａと並列な補助電流源ＳＣ１ｂ、ＳＣ２ｂを制御し、第２の電流源の補正が、第１の電流源の補正に追加される。たとえば、電流源ＳＣ１ａ、ＳＣ２ａの電流値の半分の電流値を、補助電流源にＳＣ１ｂ、ＳＣ２ｂに与えることによって、および第２のサイクル中にクロック周期の数ｎを２倍にすることによって、たとえば２進法の重み付けを２つのサイクル間で実行し、比較器において同じ閾値を用い続けることができるようにしてもよい。
【００４８】
ここで、２つの差動対の結合体に特有の用途を説明するが、この結合体は、アナログ／デジタル変換器の折り返し回路の折り返しセルを構成する。折り返し回路には、互いにカスケードに配置されたいくつかのセルが含まれる。各セルには、変換される差動電圧Ｖｉｎ−Ｖｉｐを、２つの電圧Ｖｉｎ、Ｖｉｐ（全てのセルに対して同じ電圧Ｖｉｎ、Ｖｉｐ）の形で受信する２つの入力部と、基準差動電圧Ｖｒｅｆｎ−Ｖｒｅｆｐを、２つの基準電圧ＶｒｅｆｎおよびＶｒｅｆｐ（折り返し回路の各セルに対して異なる基準電圧）の形で受信する２つの入力部と、が含まれる。
【００４９】
図４は、基本折り返しセルを表わすが、このセルには、本発明による改善が含まれない。このセルには、入力としてＶｉｎおよびＶｒｅｆｎをそれぞれ受信する第１の差動対（トランジスタＴ１ｎ、Ｔ２ｎ）と、入力としてＶｉｐおよびＶｒｅｆｐを受信する第２の対（トランジスタＴ１ｐおよびＴ２ｐ）と、が含まれる。
【００５０】
充電部ＣＨ１は、第１の対の分岐Ｔ１ｎ、第２の対の分岐Ｔ２ｐ、および同様に、先行セル（図示せず）の２つの分岐に共通の充電部として働く（この先行セルの接続は、図示したセルの端子Ｅ１を介し、Ｅ１が充電部ＣＨ１に接続される）。図示していない充電部が、それが次のセルの一部を形成するので、セルの端子Ｏ２に接続される。それは、第１の対の分岐Ｔ２ｎ、第２の対の分岐Ｔ１ｐ、および次のセルの２つの分岐のための共通の充電部として働く。
【００５１】
充電部は、カスケードトランジスタおよびフォロワトランジスタによって従来通りに構成してもよい。
【００５２】
各対の２つのトランジスタに電流を供給する電流源（図１の電流源ＳＣ０の同等物）を、エミッタ抵抗器を備えたトランジスタの形で本明細書において示したが、これは、従来の実際的な実装例、すなわち第１の対のトランジスタＴ３ｐおよび値Ｒ０の抵抗器と、第２の対のための、同一のトランジスタＴ３ｎおよび同じ値Ｒ０の抵抗器との実装例に対応する。
【００５３】
同様に、トランジスタＴ２ｎ（入力Ｖｒｅｆｎ）のベースの上流におけるフォロワ段階、およびトランジスタＴ２ｐ（入力Ｖｒｅｆｐ）のベースの上流における同等の段階が表わされている。ＶｉｎおよびＶｉｐを受信するベースの上流にはフォロワ段階を示していないが、かかる段階は、通常、設けられる（これらの段階は、同じ電圧ＶｉｎおよびＶｉｐを受信する、折り返し回路の全てのセルに共通である）。第１の差動対の上流におけるフォロワ段階には、フォロワトランジスタＴ４ｎおよび電流源（トランジスタＴ５ｎおよび値Ｒのエミッタ抵抗器）が含まれる。第２の対の上流におけるフォロワ段階には、トランジスタＴ５ｐおよび同じ値Ｒのエミッタ抵抗器によって構成された電流源と共に、フォロワトランジスタＴ４ｐが含まれる。
【００５４】
したがって、このように構成された差動回路の入力は、一方では、電圧ＶｉｎおよびＶｉｐ（またはこれらの電圧の上流におけるフォロワ段階の入力）であり、他方では、フォロワトランジスタＴ４ｎおよびＴ４ｐのベースにおける電圧ＶＲｎおよびＶＲｐである。入力電圧ＶＲｎおよびＶＲｐは、Ｔ２ｎおよびＴ２ｐのベースに接続された、トランジスタＴ４ｎおよびＴ４ｐのエミッタに、ベース−エミッタ電圧降下を伴って伝達される。
【００５５】
定電圧Ｖｒ０が、電流源として用いられる全てのトランジスタＴ３ｎ、Ｔ３ｐ、Ｔ５ｎ、Ｔ５ｐのベースを制御する。
【００５６】
このように説明した実施形態は、可能な限り単純なものである。かかるセルにおける本発明の利用に関して述べたことをこの実施形態が変更せずに、より複雑な実施形態が提供可能である。セルの構成に関するさらなる詳細のためには、折り返し回路を備えたアナログ／デジタル変換器を従来通りに扱う文献を参照されたい。
【００５７】
図５は、各対の個別のオフセットではなく、２つのインターリーブされた差動対（それらのコレクタにおいて同じ充電部を共有する）のグループにより示された全体的なオフセットを補正することによって、本発明の原理を有利に取り込むために図４のセルをどのように修正できるかを示す。オフセット補正を考慮すれば、セルの２つの出力電流の差がどのように測定されるかが分かるであろうが、この例における各出力電流は、２つの対においてそれぞれサンプリングされた２つの出力電流の合計である。
【００５８】
一方ではＴ１ｐおよびＴ２ｐのベース間において、他方ではＴ１ｎおよびＴ２ｎ間において見られる差動電圧がゼロであるように、４つのスイッチＫ１およびＫ２、Ｋ’１およびＫ’２によって、較正段階中に、差動回路の入力部を、２つのそれぞれの基準電源ＶｒおよびＶｒ’に接続することが可能にされる。個別のフォロワ段階が、入力ＶｉｎおよびＶｉｐに先行する場合には、スイッチは、これらのフォロワのベースに配置されなければならず、そしてこの場合には、電圧ＶｒおよびＶｒ’は、同一であってもよい（これらのフォロワは、ＶｒｅｆｎおよびＶｒｅｆｐに先行するフォロワと同一であると仮定する）。これは、結局、較正段階中に、インターリーブされた対の全ての入力を一緒に短絡させること、およびいずれにせよ、インターリーブされた差動対の入力部ペアにゼロ差動電圧を印加することになる。
【００５９】
較正段階中は開かれ、残りの時間は閉じられる２つのスイッチＫ３およびＫ’３のアセンブリによって、
−  この較正段階中に、このセルを先行するセルから切断することと、
−  差動対のコレクタから充電部ＣＨ１を切断することと、
が可能になる。
【００６０】
図５において、たとえば、Ｋ３は、端子Ｅ１と充電部ＣＨ１との間に接続され、スイッチＫ’３は、充電部ＣＨ１と、Ｔ１ｎおよびＴ２ｐのコレクタを連結するポイントＡ１との間に接続される。
【００６１】
スイッチＫ１ｂが、結合ポイントＡ１を、差動電流測定回路ＭＣＤの第１の入力部に接続する。別のスイッチＫ２ｂが、この回路ＭＣＤの第２の入力部を、トランジスタＴ１ｐおよびＴ２ｎのコレクタを結合する結合ポイントＡ２に接続する。
【００６２】
スイッチＫ１ｂ、Ｋ２ｂ、Ｋ１およびＫ２、Ｋ’１およびＫ’２は、較正段階中は閉じられ、残りの時間は開かれる。
【００６３】
スイッチＫ１ｂおよびＫ２ｂに自身の入力部が接続された電流測定回路ＭＣＤは、図３のＭＣＤと厳密に同一であってもよいが、２つの同一のコンデンサＣ１およびＣ２と、スイッチＫ１ｂからの、次にスイッチＫ２ｂからの交互に生じる電流をコンデンサに導くための整流器と、を備えて、差動対にオフセットがない状態ではゼロであるはずの差であって、２つのスイッチＫ１ｂおよびＫ２ｂに流れる電流の差に比例する電圧を、タイムスロットＦおよびＦ*のｎペア中にコンデンサに蓄積するようにする。
【００６４】
コンデンサＣ１およびＣ２を比較回路ＣＭＰに接続できるようにする整流器Ｋ１ｃ、Ｋ２ｃ、Ｋ３ｃは、図３の整流器と同一である。比較回路ＣＭＰは同じであってもよく、矩形形状で表わした。比較回路の出力部におけるメモリＭＥＭは、２つの出力Ｓ１およびＳ２、すなわち、関連するフォロワ段階の電流源Ｔ５ｎ、Ｒ、およびＴ５ｐ、Ｒと並列に追加された補助電流源を制御する２つの出力Ｓ１およびＳ２を、基準入力部ＶＲｎ、ＶＲｐに供給する。
【００６５】
補助電流源ＳＣ１ａおよびＳＣ２ａは、図２におけるようにトランジスタＴ１ａおよびＴ２ａによって制御され、ＳＣ１ａおよびＴ１ａ（または対称的にＳＣ２ａおよびＴ２ａ）の直列アセンブリは、それぞれのフォロワトランジスタのエミッタ抵抗器Ｒと並列である。
【００６６】
補助電流源は、そのベースが定電圧によって制御されるＭＯＳトランジスタによって具体化してもよく、このＭＯＳトランジスタは、補正を行なうのに望ましい補助電流に依存して選択される寸法を有する。
【００６７】
補助電流源は、抵抗器Ｒと並列である場合には、単に抵抗器であってもよい。この配置によって主電流源の電流が増加されるが、これは、主電流源と並列に補助電流源を配置するのと同等であることが理解されよう。しかしながら、温度に依存して同じ変動を有するように、補助電流源は主電流源と同じ方法で構成されることが望ましい。
【００６８】
補助電流の値の選択は、実際には、技術によって決定される。所与の技術（および所与の差動対におけるトランジスタの寸法）に関しては、オフセット電圧の予期されるばらつきが周知であり、このばらつきをより狭い値に制限できるようにするオフセット電圧増分が、どれくらいであるかを推定することが可能である。フォロワ段階のトランジスタのサイズを知っていれば、このオフセット電圧増分によって、大きすぎるオフセット電圧を少なくとも部分的に補償するために提供しなければならない補助電流増分がどれくらいかを決定することが可能になる。
【００６９】
２つの差動対がしっかりと結び付けられた折り返しセルにおいて、オフセットによる差動電流を測定するために考慮しなければならない出力電流が、対の２つの分岐の個別電流ではなく、２つのインターリーブされた差動対のグループの、すなわち、２つの対の分岐の電流の合計の出力電流であることが理解されよう。しかしながら、各対のための別個の測定回路、および各対の２つの入力部に補助電流源を備えたフォロワ段階が設けられるという条件で各対を個別に補正するために、２つのインターリーブされた対を分離する追加スイッチを設けることが可能であろう。
【００７０】
個別のフォロワがＶｉｐおよびＶｉｎに先行しない場合には、この補正は、価値がないであろう。一方ではＴ１ｐおよびＴ２ｎのコレクタ、他方ではＴ１ｎおよびＴ２ｐのコレクタが、通常の動作において接続されるが、これらの接続を保持しかつ４つの全てのトランジスタを単一の差動対と見なす自己較正で十分であり、補償は、オフセットの方向に依存して、１つの入力ＶｒｅｆｎまたはＶｒｅｆｐにおいてのみ行ってもよい。
【００７１】
前述の説明は、バイポーラトランジスタを備えた差動対を示すが、しかし本発明は、トランジスタが、たとえ電界効果トランジスタであっても適用可能であり、また、ベース、エミッタおよびコレクタという用語は、電界効果トランジスタのソースグリッドおよびドレインの等価な電極を包含すると見なされる。
【図面の簡単な説明】
【００７２】
【図１】入力部の上流にフォロワ段階を備えた差動対を表わす。
【図２】図１の対に適用された本発明の線図を表わす。
【図３】差動電流測定回路および関連する閾値検出器を表わす。
【図４】４つの差動分岐を備えたインターリーブされた差動対を含む信号折り返しセルの従来の構成を表わす。
【図５】図４のセルへの、本発明の原理の適用を表わす。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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