(57)【要約】  デジタル部（３１０）及びアナログ部（３２０）の両方を含む半導体デバイスをテストするための方法が提供される。デジタル部は複数のラッチデバイス（３６１〜３６４）を含み得、アナログ部は複数のメモリセル（３２１）及び複数のセレクタデバイス（３２５）を含み得る。複数のセレクタデバイスの各々は、メモリセルのそれぞれの１つに電気的に結合され、複数のラッチデバイスの１つに少なくとも間接的に結合され、セレクタ入力（２１５）によって制御される。複数のラッチデバイスに或るパターンをロードするため、ロード・クロック（３７２）が印加される。このパターンの派生物が、複数のセレクタによって受信され、複数のラッチデバイスへ戻されるように、セレクタ入力がアサートされる。このパターンの派生物が複数のラッチデバイスにロードされるように、複数のラッチデバイスにシステム・クロック（３７１）が印加される。
2009510474.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを含む半導体デバイスをテストするための方法であって、
デジタル部及びアナログ部を含むデバイスを提供し、前記デジタル部は複数のラッチデバイスを含み、前記アナログ部は複数のメモリセル及び複数のセレクタデバイスを含み、前記セレクタデバイスの各々は、前記メモリセルのそれぞれ１つに電気的に結合され、前記セレクタデバイスの各々は、複数のラッチデバイスの１つに少なくとも間接的に結合され、複数のセレクタデバイスの少なくとも１つはセレクタ入力によって制御され、
前記複数のラッチデバイスにロード・クロックを印加し、前記複数のラッチデバイスに或るパターンがロードされ、
前記パターンの派生物(derivative)が前記複数のセレクタによって受信され、前記パターンの前記派生物が前記複数のラッチデバイスの少なくとも一部に戻されるように、前記セレクタ入力を駆動し、更に、
前記複数のラッチデバイスにシステム・クロックを印加し、前記パターンの前記派生物が前記複数のラッチデバイスにロードされる、
ことを含む方法。
【請求項２】
請求項１に記載の方法であって、複数のラッチデバイスがスキャン・チェーン内に形成され、前記パターンが前記複数のラッチデバイスにロードされるように、前記複数のラッチデバイスに前記ロード・クロックを印加することが、前記ロード・クロックの多数のサイクルを前記スキャン・チェーンに提供することを含む、方法。
【請求項３】
請求項２に記載の方法であって、
前記スキャン・チェーン内の前記複数のラッチデバイスに前記ロード・クロックを印加することであって、前記パターンの前記派生物が前記複数のラッチデバイスによって出力へ供給され、
前記複数のラッチデバイスから前記出力へ前記パターンの前記派生物を提供することが、前記ロード・クロックの多数のサイクルを前記スキャン・チェーンへ提供することを含む、
ことを更に含む方法。
【請求項４】
請求項１〜請求項３のいずれかに記載の方法であって、前記セレクタ入力が第１のレベルであるとき、前記複数のラッチデバイスに前記システム・クロックが印加され、前記セレクタ入力が第２のレベルであるとき、前記複数のラッチデバイスに前記ロード・クロックが印加される、方法。
【請求項５】
請求項１〜請求項３のいずれかに記載の方法であって、前記パターンが第１のパターンであり、前記パターンの前記派生物が前記パターンの第１の派生物であり、
前記複数のラッチデバイスに前記ロード・クロックを印加し、前記複数のラッチデバイスに第２のパターンが印加され、
前記パターンの派生物が前記メモリセルの少なくとも一部に書き込まれるように前記セレクタ入力を駆動し、更に、
前記複数のラッチデバイスに前記システム・クロックを印加し、第２のパターンの派生物が、前記メモリセルの前記部分から前記複数のラッチデバイスへロードされる、
ことを更に含む、方法。
【請求項６】
請求項５に記載の方法であって、前記複数のラッチデバイスがスキャン・チェーン内に形成され、前記複数のラッチデバイスに前記第１のパターンがロードされるように前記複数のラッチデバイスに前記ロード・クロックを印加することが、前記ロード・クロックの多数のサイクルを前記スキャン・チェーンに提供することを含み、前記複数のラッチデバイスに前記第２のパターンがロードされるように前記複数のラッチデバイスに前記ロード・クロックを印加することが、前記ロード・クロックの多数のサイクルを前記スキャン・チェーンに提供することを含む、方法。
【請求項７】
請求項６に記載の方法であって、
前記スキャン・チェーン内の前記複数のラッチデバイスに前記ロード・クロックを印加し、前記第２のパターンの前記派生物が前記複数のラッチデバイスによって出力へ提供されることを更に含み、
前記複数のラッチデバイスから前記出力へ前記第２のパターンの前記派生物を提供することが、前記ロード・クロックの多数のサイクルを前記スキャン・チェーンに提供することを含む、方法。
【請求項８】
半導体デバイス・テストを容易にするために構成された半導体デバイスであって、
アナログ部及びデジタル部を含むミックスド・シグナル・デバイスを含み、
前記アナログ部が複数のメモリセルを含み、各メモリセルはそれぞれのセレクタデバイスに関連しており、前記複数のメモリセル及び前記関連するセレクタデバイスは、前記デジタル部を介してアクセス可能であり、前記それぞれのセレクタデバイスは、前記関連するメモリセルを迂回するように動作し得、更に、
前記デジタル部が、１つ又はそれ以上の前記セレクタデバイスに結合される複数のラッチデバイスを含む、
デバイス。
【請求項９】
請求項８に記載のデバイスであって、前記複数のラッチデバイスがスキャン・チェーン内に形成される、デバイス。
【請求項１０】
請求項９に記載のデバイスであって、前記スキャン・チェーンには、ロード・クロックを用いて或るパターンがロードされ、前記パターンの派生物がシステム・クロックを用いて前記複数のセレクタデバイスからラッチされる、デバイス。
【請求項１１】
請求項８、９、又は１０に記載のデバイスであって、前記デジタル部はシステム・クロックを用いてクロックされ、前記それぞれのセレクタデバイスはセレクタ入力を介して制御されるマルチプレクサであり、前記セレクタ入力が特定のレベルであるとき、前記デジタル部から前記マルチプレクサへ供給されるデータが、前記システム・クロックの１つのサイクル内に前記デジタル部へ戻される、デバイス。
【請求項１２】
請求項８、９、又は１０に記載のデバイスであって、前記それぞれのセレクタデバイスはセレクタ入力を介して制御されるマルチプレクサであり、前記セレクタ入力が特定のレベルであるとき、前記デジタル部から前記マルチプレクサへ供給されるデータが、前記関連するメモリセルへ書き込まれる、デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルを含む半導体デバイスをテストするための方法、及びこのような方法を実施するためのデバイスに関連する。
【背景技術】
【０００２】
（背景）
種々の半導体デバイスは、共通の半導体ダイ上に、電気的に消去可能なプログラマブル読み取り専用メモリ（以下「ＥＥＰＲＯＭ」）及びデジタルコアを含む。図１は、デジタルコア１１０及びＥＥＰＲＯＭ１２０を備えた、１つのこのようなデバイス１００を図示する。デジタルコア１１０は、一連の入力及び出力データラインを介してＥＥＰＲＯＭ１２０に接続される。入力データラインは、ｂｉ０〜ｂｉ３であり、データがデジタルコア１１０からＥＥＰＲＯＭ１２０内のそれぞれのＥＥＰＲＯＭセル１２１へと書き込まれることを可能にする。出力データラインは、ｂｏ０〜ｂｏ３であり、データがＥＥＰＲＯＭ１２０内のそれぞれのＥＥＰＲＯＭセル１２１から読み出されることを可能にする。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
デバイス１００の典型的なテストは、データ入力ラインｂｉ０〜ｂｉ３を用いて交互のパターンでＥＥＰＲＯＭを書き込み、その後、データ出力ラインｂｏ０〜ｂｏ３を介してその交互のパターンを読み出すことを含む。入力データラインｂｉ０〜ｂｉ３又は出力データラインｂｏ０〜ｂｏ３に関連する短絡又は開路があるかどうか、及びそれぞれのＥＥＰＲＯＭセル１２１が適切に動作しているかどうかを判定するため、読み出されたパターンは、書き込まれたパターンと比較される。ＥＥＰＲＯＭ書き込み及びＥＥＰＲＯＭ読み出しには、デバイス１００のクロックレートに相関するかなりの時間量を必要とし得る。このため、デバイス１００のすべてのテストを終了するには、かなりの時間量がかかり得、このデバイスをテストするために必要とされる時間は、ＥＥＰＲＯＭ読み込み及び／又は書き込み時間によって実質的に決まり得る。また、単一のデバイスをテストするために費やされる時間の量は、テストされる必要があるデバイス分だけ増大し、これらのデバイスは潜在的に何百万個ほどになる可能性がある。このため、デバイス・テストへの前述のアプローチは、費用がかさみ、非効率的であることが多い。
【０００４】
種々の回路をテストするための代替のシステム及び方法が必要とされている。
【課題を解決するための手段】
【０００５】
（概要）
本発明は、メモリセルを含む半導体デバイスをテストするための方法、及びこのような方法を実施するためのデバイスを提供する。
【０００６】
本発明の幾つかの実施例は、メモリセルを含むデバイスをテストするための方法を提供する。これらの方法は、アナログ部及びデジタル部の両方を備えたデバイスを提供することを含む。このような場合、デジタル部は複数のラッチデバイスを含み、アナログ部は複数のメモリセル及び複数のセレクタデバイスを含む。複数のセレクタデバイスの各々は、メモリセルのそれぞれ１つに電気的に結合され、複数のラッチデバイスの１つに少なくとも間接的に結合され、セレクタ入力によって制御される。或るパターンが複数のラッチデバイスにロードされるように、複数のラッチデバイスにロード・クロックが印加される。セレクタ入力は、パターンの派生物（derivative）が、複数のセレクタによって受信され、ラッチデバイスの少なくとも一部に戻されるように、アサートされる。このパターンの派生物が複数のラッチデバイスにロードされるように、複数のラッチデバイスにシステム・クロックが印加される。１つの特定の場合において、メモリセルはＥＥＰＲＯＭセルであるが、他の場合において、これらは異なる種類のメモリセルである。幾つかの場合において、セレクタデバイスはマルチプレクサ（「ｍｕｘ」と呼ぶこともある）である。種々の場合において、これらの方法は、パターンの派生物が、ラッチされたデバイスによって出力に提供されるように、複数のラッチデバイスにロード・クロックを印加することを更に含む。
【０００７】
これらの方法の種々の場合において、複数のラッチデバイスはスキャン・チェーン内に形成される。このような場合、パターンが複数のラッチデバイスにロードされるように複数のラッチデバイスにロード・クロックを印加することは、ロード・クロックの多数のサイクルをそのスキャン・チェーンに提供することを含み得る。このような場合、これらの方法は、このパターンの派生物が複数のラッチデバイスによって出力へ提供されるように、このスキャン・チェーン内の複数のラッチデバイスにロード・クロックを印加することを更に含み得る。スキャン・チェーンがシリアルにロード及びアンロードされる場合、このプロセスは、ロード・クロックの幾つかのサイクルを含み得る。スキャン・チェーンとして実装される場合、スキャン・チェーンは、パターンをロード及び／又はアンロードするためシリアルにシフトされ得る。種々の場合において、セレクタ入力が１つのレベルにあるとき、複数のラッチデバイスにシステム・クロックが印加され、セレクタ入力が別のレベルにあるとき、複数のラッチデバイスにロード・クロックが印加される。このため、単なる一例として、テストセレクタが高にアサートされるとき、複数のラッチデバイスにシステム・クロックが印加され、セレクタ入力が低にアサートされるとき、ロード・クロックが印加される。
【０００８】
幾つかの場合において、これらの方法は、複数のラッチデバイスに別のパターンが印加されるように、複数のラッチデバイスにロード・クロックを印加し、このパターンの派生物がメモリセルの少なくとも一部に書き込まれるように、セレクタ入力が駆動されることを更に含む。また、この別のパターンの派生物がメモリセルのその一部から複数のラッチデバイスへロードされるように、複数のラッチデバイスにシステム・クロックが印加される。
【０００９】
本発明の他の実施例は、効率的な半導体デバイス・テストを容易にするためのデバイスを提供する。このようなデバイスは、アナログ部及びデジタル部を備えたミックスド・シグナル・デバイスを含む。アナログ部は複数のメモリセルを含み、複数のメモリセルの各々はそれぞれのセレクタデバイスに関連する。幾つかの場合において、このようなセレクタデバイスはマルチプレクサである。メモリセル、及びそれらの関連するセレクタデバイスは、デジタル部を介してアクセス可能であり、セレクタデバイスは、関連するメモリセルを迂回するように動作し得る。デジタル部は、１つ又はそれ以上のセレクタデバイスに結合される複数のラッチデバイスを含む。幾つかの場合において、複数のラッチデバイスはスキャン・チェーン内に形成され、このスキャン・チェーンには、ロード・クロックを用いて或るパターンがロードされ得る。このようなロードが行われた後、このパターンの派生物が、システム・クロックを用いて複数のセレクタデバイスからラッチされ得る。種々の場合において、デジタル部はシステム・クロックを用いてクロックされ、セレクタデバイスはセレクタ入力を介して制御されるマルチプレクサである。このような場合、セレクタ入力が特定のレベルであるとき、デジタル部からマルチプレクサへ提供されるデータは、システム・クロックの１つのサイクル内にデジタル部へ戻され得る。幾つかの場合において、セレクタ入力が別のレベルであるとき、デジタル部からマルチプレクサへ提供されるデータは、関連するメモリセルに書き込まれる。
【００１０】
本発明の更に他の実施例は、テストが可能なミックスド・シグナル・デバイスを提供する。このようなデバイスは、デジタルコア及びアナログメモリを含む。デジタルコアは、スキャン・チェーン内に形成されてシステム・クロック又はロード・クロックのいずれかを用いてロードされ得る、複数のラッチデバイスを含む。アナログメモリは、複数のメモリセル及び複数のマルチプレクサを含む。複数のマルチプレクサの各々は、セレクタ入力によって制御され、メモリセルのそれぞれ１つに電気的に結合され、複数のラッチデバイスの１つに少なくとも間接的に結合される。セレクタ入力のアサート時に、データが、デジタルコアから複数のマルチプレクサに提供され、関連するメモリセルに書き込まれる必要なく、これらのマルチプレクサからデジタルコアへ戻される。メモリセルは、例えば、ＥＥＰＲＯＭ及びＥＰＲＯＭセルであり得る。
【実施例】
【００１１】
本発明の幾つかの実施例は、効率的な半導体デバイス・テストを容易にするためのシステムを提供する。このようなシステムはミックスド・シグナル・デバイスを含み得る。本明細書において用いられるように、「ミックスド・シグナル・デバイス」という用語は、異なる信号方式を組み込む任意の半導体デバイスを意味するように、その用語の最も幅広い意味で用いられている。このため、一例として、ミックスド・シグナル・デバイスは、デジタル部及びアナログ部の両方を含み得る。本明細書に提供される開示に基づき、当業者であれば、本発明の実施例を用いて増強され得る種々のミックスド・シグナル・デバイスを認知するであろう。アナログ部は複数のメモリセルを含み得、複数のメモリセルの各々はそれぞれのセレクタデバイスに関連する。本明細書において用いられるように、「メモリセル」という用語は、情報をストアすることが可能な任意の半導体デバイス及び／又は回路を意味するように、この用語の最も幅広い意味で用いられている。このため、単なる幾つかの例として、メモリセルは、ＥＥＰＲＯＭセル、ＥＰＲＯＭセル、フラッシュメモリセル、ＤＲＡＭセル、又はＳＤＲＡＭセルであり得る。本明細書に提供される開示に基づき、当業者であれば、本発明の１つ又はそれ以上の実施例に関連して用いられ得る種々のメモリセルを認知するであろう。また本明細書において用いられるように、「セレクタデバイス」という用語は、信号パスの方向を転換させることが可能な任意の半導体デバイス及び／又は回路を意味するように、この用語の最も幅広い意味で用いられている。このため、例えば、セレクタデバイスは、マルチプレクサ又はｍｕｘであり得る。本明細書に提供される開示に基づき、当業者であれば、本発明の１つ又はそれ以上の実施例に従ってセレクタデバイスとして動作し得る、他のデバイス及び／又は回路を認知するであろう。また、本明細書において用いられるように、「複数のラッチの少なくとも一部」という語句は、複数のラッチのうちゼロ個から複数のラッチの全てまでの任意の数のラッチを意味する。
【００１２】
前述の実施例に従ったシステムにおいて、メモリセル、及びそれらの関連するセレクタデバイスは、デジタル部を介してアクセス可能であり、セレクタデバイスは、関連するメモリセルを迂回するように動作し得る。デジタル部は、１つ又はそれ以上のセレクタデバイスに結合される複数のラッチデバイスを含む。本明細書において用いられるように、「ラッチデバイス」という用語は、クロック入力に基づいて情報をストアすることが可能な任意の半導体デバイス及び／又は回路を意味するように、この用語の最も幅広い意味で用いられている。このため、例えば、ラッチデバイスは、任意の種類のフリップフロップ又は他の同様なデバイスであり得る。本明細書に提供される開示に基づき、当業者であれば、本発明の１つ又はそれ以上の実施例に従ってラッチデバイスとして動作し得る、他のデバイス及び／又は回路を認知するであろう。
【００１３】
幾つかの場合において、ラッチデバイスはスキャン・チェーン内に形成される。このように、デバイスの通常の動作モードを実行するために用いられるラッチデバイスは、テスト処理を実行するために再利用され得る。このような場合、スキャン・チェーンには、ロード・クロックを用いて多数のパターンがロードされ得る。ロードされたパターンは、その後、種々の回路を介して伝播し得る。システム・クロックを用いて、そのパターンの派生物が、同じラッチデバイスにストアされ得る。このスキャン・チェーンは、その後、この派生物パターンをテスト出力へアンロードするため、ロード・クロックを用いてクロックされ得る。本明細書において用いられるように、「派生物」という用語は、「パターン」という用語を修飾する場合、元のパターン、又は元のパターンを幾らか変形したもののいずれかを意味するように、その用語の最も広い意味で用いられている。このため、例えば、元のパターンの要素は、ラッチされたデバイスにロードされ得る。次に、そのパターンの要素は、セレクタデバイスに直接提供され、そのセレクタデバイスによってラッチデバイスへ戻され得る。この場合、そのパターンの要素は、変更されることなく直接戻されるが、パターンの「派生物」と呼ばれる。これに対し、元のパターンの要素は、ラッチされたデバイスにロードされ、その要素のレベルを変更し得る種々のロジックを通過し、その後、変更された要素がラッチデバイスに戻されてもよい。この場合、このパターンは、変更された状態で戻るが、同様にパターンの「派生物」と呼ばれる。
【００１４】
スキャン・チェーンが用いられる場合、スキャン・チェーンは、必要とされる半導体領域を実質的に増加させることなく拡張的なテスト処理を可能にするという利点を提供し得る。１つの特定の場合において、ロード・クロックを用いてスキャン・チェーンをロードし、そのすぐ後に、セレクタによって提供されるデータ信号を捕捉するため、システム・クロックを用いてスキャン・チェーンをクロックすることが可能である。１つの例において、データは、ロード・クロックの印加時に、スキャン・チェーンによってセレクタへ提供され得、システム・クロックの１つのサイクル内のシステム・クロックの印加時に、セレクタからの対応するデータが、スキャン・チェーンへ逆にクロックされる。これは、メモリセルの書き込み及び／又は読み出しに必要とされる、かなり大きくなり得る時間的不利益を招くことなく、アナログ部とデジタル部との間の相互接続をテストする能力を提供する。このように、一層拡張的なテストが実行可能となり得、このテストに必要な時間は著しく短くなり得る。
【００１５】
本発明の１つの特定の実施例は、テストすることが可能なデバイスを実装するための方法を提供する。この方法を実施することは、半導体デバイスを設計するために当業界で既知の設計手法及びツールを用いることを含み得る。具体的には、これらの方法は、デバイスのデジタル部及びアナログ部を設計することを含む。デジタル部は複数のラッチデバイスを含み、複数のラッチデバイスは、システム・クロック及びロード・クロックの両方に基づいてロードされ得、スキャン・チェーン内に形成される。アナログ部は、多数のメモリセル及びマルチプレクサを含み、マルチプレクサの少なくとも幾つかは、メモリセルのそれぞれ１つに電気的に結合される。このようなマルチプレクサは、ラッチデバイスの１つに少なくとも間接的に結合され、セレクタ入力によって制御される。回路は、セレクタ入力のアサート時に、データが、デジタル部からマルチプレクサに供給され、これらのマルチプレクサからデジタル部へ戻されるように、セレクタ入力のアサートを制御するように設計される。
【００１６】
図２に移ると、本発明の種々の実施例に従ったシステム２００が図示されている。システム２００は、デジタルコア２１０、アナログデバイス２２０、及びテスト・ストレージ２３０を含む。デジタルコア２１０は、一連の入力データライン２６１、２６２、２６３、２６４及び一連の出力ライン２６５、２６６、２６７、２６８を介してアナログデバイス２２０に接続される。また、デジタルコア２１０とアナログデバイス２２０との間にセレクタ入力２１５が供給される。アナログデバイス２２０は、各々がそれぞれのセレクタデバイス２２５に関連する多数のメモリセル２２１を含む。入力データラインは、データが、デジタルコア２１０からアナログデバイス２２０内のそれぞれのメモリセル２２１に書き込まれることを可能にする。出力データラインは、データが、アナログデバイス２２０内のそれぞれのメモリセル２２１から読み出されることを可能にする。セレクタ２２５は、データが関連するメモリセル２２１を迂回することを可能にする。このため、例えば、セレクタ入力２１５が１つのレベルで供給される場合、入力ライン２６１上に供給されたデータは、セレクタ２２５ａを経由し、メモリセル２２１ａを必ずしも通過することなく、出力ライン２６８上に供給される。或いは、セレクタ入力２１５が別のレベルで提供される場合、入力ライン２６１上に供給されたデータは、メモリセル２２１ａに書き込まれ、出力ライン２６８は、書き込まれた値をメモリセル２２１ａのその後の読み出しに反映させる。他のセレクタ２２５は、それぞれの入力ライン、出力ライン、及びメモリセルに関連して同様に動作する。幾つかの場合において、アナログデバイス２２０はＥＥＰＲＯＭであり、メモリセル２２１はＥＥＰＲＯＭセルである。
【００１７】
オペレーションにおいて、メモリセル２２１が迂回され、入力ライン２６１、２６２、２６３、及び２６４上のデータが、何らかの最小伝播遅延後にデータ出力ライン２６８、２６７、２６６、及び２６５上に反映されるように、セレクタ入力２１５がアサートされてもよい。幾つかの場合において、セレクタ２２５はマルチプレクサである。このような場合、マルチプレクサは２つの入力を含む。１つは、関連するメモリセル２２１の出力から、他方は、入力ライン２６１、２６２、２６３、２６４のうちのそれぞれの１つからである。マルチプレクサからの出力は、出力ライン２６５、２６６、２６７、２６８のそれぞれ１つである。セレクタ入力２１５に基づき、関連するメモリセル２２１、又はそれぞれの入力ライン２６１、２６２、２６３、又は２６４のいずれかからの出力が、関連する出力ライン２６５、２６６、２６７、又は２６８を駆動する。
【００１８】
アナログデバイス２２０から受信されたデータは、それが入力ライン２６１、２６２、２６３、２６４からのデータであれ、メモリセル２２１からのデータであれ、出力ライン２６５、２６６、２６７、２６８を介してデジタルコア２１０によって受信される。このデータは、デジタルコア２１０内のラッチデバイスによってストアされ、その後、インターフェース２３５を介してテスト・ストレージ２３０へ転送される。１つの特定の場合において、インターフェース２３５はシリアルインターフェースである。テスト・ストレージ２３０は、インターフェース２３５を介して情報を受信し、受信したデータを少なくとも一時的にストアすることが可能な任意のデバイスであり得る。少なくとも幾つかの場合において、デジタルコア２１０及びアナログデバイス２２０は、テスト・ストレージ２３０とは別個の、共通の半導体ダイ・デバイス上に実装される。１つの特定の場合において、テスト・ストレージ２３０は、テスト器具（test fixture）の一部として実装されるメモリデバイスである。このテスト器具は、デジタルコア２１０及びアナログデバイス２２０の一方又は両方を含む半導体デバイスをテストするために適応され得る。テスト・ストレージ２３０に保持されるデータは、テストされた半導体デバイスが合格か不合格かを判定するため、予測される結果と比較され得る。
【００１９】
図３に移ると、本発明の種々の実施例に従った一例のミックスド・シグナル・デバイス３００が図示されている。デバイス３００は、デジタル部３１０及びアナログ部３２０を含む。図示するように、デジタル部３１０は、ミックスド・シグナル・デバイス３００のテストモード又は通常のオペレーションがいつ選択されるかを制御するための、テストモード制御３４０を含む。テストモード制御３４０は、セレクタ入力２１５及びセレクタ３１６のアサートを制御する。以下に更に詳しく説明するように、セレクタ入力２１５及びセレクタ入力３１６はマルチプレクサ３２５、及びラッチデバイス３６１、３６２、３６３、３６４の利用を制御する。本明細書に提供される開示に基づき、当業者であれば、幾つかの場合においてセレクタ入力２１５及びセレクタ入力３１６は、ミックスド・シグナル・デバイス３００に関連して実施されるべきテストプロセスに応じて、同じ信号であってもよく別個の信号であってもよいことが分かるであろう。
【００２０】
テストモード制御３４０は、当業界で既知であるように１つ又はそれ以上の方法を介してプログラムされ得る。例えば、テストモード制御３４０は、そのデバイスがテストモードで作動されるか或いは通常の動作モードで作動されるかを制御する、ミックスド・シグナル・デバイス３００の外部ピンに結合され得る。或いは、ミックスド・シグナル・デバイス３００は、制御ワードでプログラムされ得る１つ又はそれ以上のレジスタを含み得る。特定の制御ワードのプログラミングにより、テストモード制御３４０が、ミックスド・シグナル・デバイス３００のオペレーションを通常の動作モードとテストモードとの間で切り替えることが可能となる。本明細書に提供される開示に基づき、当業者であれば、テストモード制御３４０の、及び／又はミックスド・シグナル・デバイス３００に関連して設計及び動作され得る種々のテストモード及び通常の動作モードの、種々の実装を認知するであろう。
【００２１】
また、デジタル部３１０は、多数のラッチデバイス３６１、３６２、３６３、３６４を含む。４個のラッチデバイスのみが示されているが、当業者であれば、デジタル部３１０を実装する半導体デバイスの設計及び／又はダイの大きさに応じて、任意の数のラッチデバイスが用いられ得ることが分かるであろう。ラッチデバイス３６１、３６２、３６３、３６４の各々は、種々のロジック３５１、３５２、３５３、３５４に関連し、これら種々のロジックは、ミックスド・シグナル・デバイス３００の意図された目的を実行するために用いられる要素を含む。例えば、ロジック３５１は、組み合わせロジック、ダイレクト・ワイヤード・コネクション、バッファード・コネクション、及び／又は同様のものを含み得るが、これらに限定されない。ロジック３５１、３５２、３５３、３５４は、出力ライン２６５、２６６、２６７、２６８のパスのみに示されているが、ロジック３５１、３５２、３５３、３５４は、デジタル部３１０の設計に応じて、入力ライン２６１、２６２、２６３、２６４、及び出力ライン２６５、２６６、２６７、２６８のいずれか又は両方に含まれてもよいことを認識されたい。また、ロジック３５１、３５２、３５３、３５４は、ミックスド・シグナル・デバイス３００が通常の動作モードで作動されるとき１つの方式で、ミックスド・シグナル・デバイス３００がテストモードで作動されるとき別の方式で、デジタル部３１０及び／又はアナログ部３２０のオペレーションに影響を与えるように実装され得る。本明細書に提供される開示に基づき、当業者であれば、ラッチデバイス３６１、３６２、３６３、３６４を用いた設計に用いられ得る種々のロジックを認知するであろう。
【００２２】
図示するように、アナログ部３２０は、各々がレベルシフター３２２によって駆動される、多数のＥＥＰＲＯＭセル３２１を含む。当業者であれば理解されるように、レベルシフター３２２は、ＥＥＰＲＯＭセル３２１の書き込みを容易にする。例えば、他のタイプのメモリセルが用いられる場合、レベルシフター３２２は必要ない場合もある。マルチプレクサ３２５は、アナログ部３２０の各ＥＥＰＲＯＭセル３２１に関連する。マルチプレクサ３２５ａを他のマルチプレクサ３２５の代表的な例として用いると、マルチプレクサ３２５ａは、デジタル部３１０からの入力ライン２６１、及びＥＥＰＲＯＭセル出力３２３ａを受信する。テスト入力セレクタ２１５に基づき、マルチプレクサ３２５ａは、ＥＥＰＲＯＭセル出力３２３ａ或いはデータ入力ライン２６１のいずれかをデータ出力ライン２６８上に駆動する。これにより、マルチプレクサ３２５を介して伝播するために必要とされる時間量に比べ読み出し及び／又は書き込みのためにかなりの時間量を費やし得るＥＥＰＲＯＭセル３２１を迂回する能力が提供される。設計要件及びダイの大きさに応じて、任意の数のＥＥＰＲＯＭセル、レベルシフター、及びマルチプレクサが実装され得ることに注意されたい。このため、ＥＥＰＲＯＭセル、レベルシフター、及びマルチプレクサの４個の組み合わせを用いることは単なる一例にすぎない。
【００２３】
ミックスド・シグナル・デバイス３００の通常のオペレーションにおいて、ラッチデバイス３６１、３６２、３６３、３６４は、システム・クロック３７１を用いてクロックされる。このように、システム・クロック３７１のアサート時、ラッチデバイスは、レベルシフター３２２、及び／又はロジック３５１、３５２、３５３、３５４を介してマルチプレクサ３２５、ＥＥＰＲＯＭセル３２１を含む種々のロジックを通してラッチされた又はストアされた値を駆動することができる。また、システム・クロック３７１のアサート時、ラッチデバイスは、マルチプレクサ３２５、ロジック３５１、３５２、３５３、３５４を通して、及び／又はＥＥＰＲＯＭセル３２１から、伝播するデータを捕捉することができる。本明細書に提供される開示に基づき、当業者であれば、通常の動作モードで動作する特定の半導体設計と相互作用するようなラッチデバイスのオペレーションを認知するであろう。
【００２４】
これに対し、ミックスド・シグナル・デバイス３００がテストモード制御３４０を用いるテストモードに配されるとき、セレクタ入力２１５及び／又はセレクタ３１６は選択的にアサートされる。幾つかのテストモードにおいて、ラッチデバイス３６１、３６２、３６３、３６４の少なくとも幾つかは、スキャン・チェーン内に配置される。スキャン・チェーンは、ラッチデバイス３６１、３６２、３６３、３６４のうち１つの入力を別のラッチデバイスの出力で駆動することによって構成される。このように、所定のパターンをスキャン・チェーン入力３３６（即ち、スキャン・チェーン内の第１のラッチデバイスの入力）にシリアルに印加すること、及びそのパターンがラッチデバイス３６１、３６２、３６３、３６４にロードされるまで、スキャン・チェーン内のラッチデバイス３６１、３６２、３６３、３６４の各々をロード・クロック３７２で継続的にクロックすることにより、この所定のパターンがスキャン・チェーン内にロードされ得る。パターンがスキャン・チェーン内にロードされていると、このパターンの要素は、ラッチデバイス３６１、３６２、３６３、３６４の各々の出力に現れ、他の場所の中の、アナログ部３２０へ伝播する。アナログ部３２０において、このパターンは、セレクタ入力２１５のアサートレベルに応じて、ＥＥＰＲＯＭセル３２１に書き込まれるか或いはマルチプレクサ３２５を直接通って伝播する。その後、このパターンは、ロジック３５１、３５２、３５３、３５４を介して伝播し、そこで、ラッチデバイス３６１、３６２、３６３、３６４に現れる。その後、ラッチデバイス３６１、３６２、３６３、３６４にシステム・クロック３７１が印加され、これにより、パターンの派生物がラッチデバイス３６１、３６２、３６３、３６４に捕捉される。その後、このスキャン・チェーンは、ロード・クロック３７２でクロックされ、これにより、パターンの派生物が、テスト出力２３５にシリアル形式で現れる。システム・クロック３７１及びロード・クロック３７２は、セレクタ３１６のアサートレベルに基づき、ラッチデバイス３６１、３６２、３６３、３６４に選択的に印加される。
【００２５】
本明細書に提供される開示に基づき、当業者であれば、本発明の１つ又はそれ以上の実施例に従った他の実現可能な実装を認知するであろう。例えば、種々のレジスタ、マルチプレクサ、及びメモリセル間に配置される、種々のデバイス及び／又はコネクションに関連する。多数の例のうちの単なる幾つかの例として、レジスタ３６１とマルチプレクサ３２５ａとの間に実装される、組み合わせロジック及び／又はバッファがあってもよく、或いは、レジスタ３６１とレジスタ３６２との間に実装される、組み合わせロジック、バッファ、１つ又はそれ以上の付加的なラッチがあってもよい。このため、任意のメモリセルに直接的又は間接的に接続されない可能性がある多くのラッチがデジタル部３１０内にあってもよいことを理解されたい。このような付加的なレジスタは、特定の設計要件に応じて、或るスキャン・チェーンの一部であってもよく、如何なるスキャン・チェーンの一部でなくてもよい。このため、本発明の種々の態様は、特定の設計に応じて種々の回路に関連して実装され得ることを理解されたい。
【００２６】
図４に移ると、システム２００及び／又はミックスド・シグナル・デバイス３００に関連して用いられ得るスキャン・チェーン４００の一例の一部が示されている。スキャン・チェーン４００は、共にチェーンの一部として形成される、２つのラッチデバイス４１０、４３０を含む。セレクタ４０５は、ラッチデバイス４１０、４３０が、通常の動作モードで動作するか、テストモードの一部としてスキャン・チェーン内で動作するかを制御する。通常の動作モードでは、セレクタ４０５は、１つのレベルでアサートされるのが典型的であり、ミックスド・シグナル・デバイス３００の一部として実装されるロジック４４０が、マルチプレクサ４７１を介してそれぞれのラッチデバイス４１０、４３０の入力４１１、４３１を駆動する。このモードにおいて、ラッチデバイス４１０、４３０は、システム・クロック３７１のエッジでデータ入力４１１、４３１を表すデータを受信及び保存する。ラッチデバイス４１０、４３０からの出力４１３、４３３は、システムのロジックを駆動する。
【００２７】
一方、テストモードでは、セレクタ４０５は、異なるアサートレベル間で切り替わり、ラッチデバイス４１０、４３０の入力４１１、４３１を駆動するため、マルチプレクサ４７１に、ロジック４４０か或いは前のスキャン入力４４１のいずれかを選択させる。また、セレクタ４０５は、ロード・クロック３７２か或いはシステム・クロック３７１のいずれかを選択して、データのラッチを引き起こす。例えば、セレクタ４０５は、まず、或るパターンをスキャン・チェーンにロードするため、そのスキャン・チェーン内の前のスキャン入力４４１が（例えば、ラッチデバイス４１０はスキャン・チェーン４００内でラッチデバイス４３０より前にある）そのスキャン・チェーン内の後のデバイスを駆動するように、アサートされる。ロード・クロック３７２は、このローディングを同期化するように、マルチプレクサ３７２を介して選択される。ローディングは、シリアルに供給されるスキャン・チェーン内の第１のラッチデバイスに現れるパターンがスキャン・チェーン内にカスケードされるまで、スキャン・チェーン内のラッチデバイスをロード・クロック３７２で継続してクロックすることによって達成される。これは、典型的に、スキャン・チェーン内のラッチデバイスの数に等しい多数ビットで或るパターンを表すこと、及びスキャン・チェーン内のラッチデバイスの数に等しい多数のクロック・エッジでスキャン・チェーンをクロックすることを含む。
【００２８】
スキャン・チェーン内にパターンがロードされると、ラッチデバイス４１０、４３０の出力は、ロジック４１３、４３３を介して伝播し、最終的にロジック入力４４０を駆動する。その後、ラッチデバイス４１０、４３０の駆動入力４１１、４３１にマルチプレクサ４７１を介してロジック入力４４０が印加され、ラッチデバイス４１０、４３０のクロック入力にシステム・クロック４７２が印加されるように、セレクタ４０５がアサートされる。このように、ロジック４４０によって表される値が、システム・クロック３７１のエッジでラッチデバイス４１０、４３０にラッチされる。このラッチされた値が、スキャン・チェーン内に元々ロードされたパターンの派生物である。
【００２９】
その後、前のスキャン入力４４１がそれぞれのラッチデバイス４１０、４３０の入力４１１、４３１を駆動するように、セレクタ４０５のアサートレベルが切り替えられ、それぞれのラッチデバイス４１０、４３０のクロック入力４１２、４３２にロード・クロック３７２が印加される。その後、ロード・クロック３７２は、パターンの派生物を、スキャン・チェーンを介してかつスキャン・チェーン内の最後のラッチデバイスによって駆動されるパターン出力を出て、伝播させるように、多数回切り替えられ得る。このようにして、パターン出力は、パターンの派生物のシリアル版となる。
【００３０】
図５に移ると、フローチャート５００は、本発明の１つ又はそれ以上の実施例に従ったテスト方法を図示する。フローチャート５００に従って、初期パターンがスキャン・チェーン入力に提供される（ブロック５０３）。このパターンは、上述の図３に関連して説明したミックスド・シグナル・デバイス３００などのデバイスの何らかの態様をテストするために設計された、任意の一連の「１」及び「０」であり得る。この初期パターンは、典型的に、被験デバイス内に実装されるスキャン・チェーン内のラッチデバイスの数に等しい多数ビットを含み得ることに注意されたい。しかし、本明細書に提供される開示に基づき、当業者であれば、他のパターン長を用いることが可能であり、このパターンを形成するために「１」及び「０」の任意の組み合わせが用いられ得ることが分かるであろう。
【００３１】
その後、スキャン・チェーン内のラッチデバイスにロード・クロック３７２が印加されるように、セレクタ３１６がアサートされる。セレクタがこのようにアサートされると、スキャン・チェーン内のラッチデバイス３６１、３６２、３６３、３６４に初期パターンがロードされるようにするのに充分な回数だけロード・クロック３７２が切り替えられる（ブロック５３０）。一例として、パターンが４ビット長で、スキャン・チェーンが共に連鎖された４個のラッチデバイスを含む場合、ロード・クロックは、このスキャン・チェーンのローディングを達成するために４回切り替えられる。スキャン・チェーンが更に長い場合、スキャン・チェーンをロードするために、更に多くの数のロード・クロックと共に更に長いパターンが用いられる。本明細書に提供される開示に基づき、当業者であれば、特定の設計に適切であり得るパターンをロードするためのパターン及び手順を開発することが可能であろう。また、テスト入力セレクタ２１５は、それに関連するマルチプレクサ３２５を用いて、そのデバイスのアナログ部内のＥＥＰＲＯＭセル３２１を迂回するようにアサートされ得る（ブロック５０９）。
【００３２】
パターンがスキャン・チェーン内にロードされ（ブロック５０６）、マルチプレクサがＥＥＰＲＯＭセル３２１を迂回するように選択されると（ブロック５０９）、スキャン・チェーン内の種々のラッチデバイスからの出力は、システム内のロジックを介して伝播し、スキャン・チェーンの入力を駆動する。その後、スキャン・チェーンが、パターンの派生物によって駆動され、かつシステム・クロック３７１によってクロックされるように、セレクタ３１６が切り替えられる。その後、スキャン・チェーンは、パターンの派生物がスキャン・チェーンのラッチデバイスにストアされるように、システム・クロック３７１で１度クロックされる（ブロック５１２）。パターンの派生物がスキャン・チェーンに捕捉されると、スキャン・チェーン内の各ラッチデバイスの入力がスキャン・チェーン内の前のラッチデバイスの出力であり、かつスキャン・チェーン内のラッチデバイスがロード・クロック３７２でクロックされるように、セレクタ３１６が切り替えられる。これにより、スキャン・チェーン内の最後のラッチデバイスによって駆動されるテスト出力がパターンの派生物のシリアル出力を提供する（ブロック５１５）。
【００３３】
被験デバイスが所望なように機能したかどうかを判定する（ブロック５２１）ため、このテスト出力は分析される（ブロック５１８）。この分析は、例えば、捕捉されたテスト結果を既知のデバイス機能性と比較することを含み得る。ずれがあった場合、そのずれは、被験デバイスを単に不合格にするために用いられてもよく、或いは、厳密な不良、及びイールドを改善するための実行可能な設計改善を判定するために更に用いられてもよい。この分析が、そのデバイスが良品ではないことを示す場合（ブロック５２１）、このデバイスは不合格となる（ブロック５２４）。パターンの派生物はＥＥＰＲＯＭセル３２１の書き込み及び／又は読み出しを必要とすることなく捕捉され得るため、このテストは、ＥＥＰＲＯＭアクセスが必要とされるテストに比べて迅速に達成され得る。幾つかの場合において、パターンがロジックを介して伝播し、ラッチデバイスに戻るために必要とされる時間は、システム・クロックのクロックサイクルより短い。このため、このアプローチは、デバイスをテストするための非常に効率的な方法を提供する。
【００３４】
一方、デバイスがこのテストに合格する場合（ブロック５２１）、そのデバイスのテストの際にすべての所望のパターンが印加されているかどうかが判定される（ブロック５２７）。他のパターンが残っている場合（ブロック５２７）、別のパターンが印加され（ブロック５３０）、ブロック５０６〜５２７のプロセスが反復される。所望のパターンが処理されると（ブロック５２７）、ＥＥＰＲＯＭセルがテストされ得る。これは、ブロック５０６に関連して説明したように或るパターンをスキャン・チェーン内にロードすることを含む（ブロック５３３）。このパターンは、「０１０１」パターンなど交互のビットパターンであることが典型的である。その後、このパターンを適切なＥＥＰＲＯＭセルに書き込む、標準のＥＥＰＲＯＭ書き込みが実施される（ブロック５３６）。その後、ＥＥＰＲＯＭは、標準の読み出しを用いて読み出され、ＥＥＰＲＯＭの出力は、システム・クロック３７１を用いてスキャン・チェーンに捕捉される（ブロック５３９）。捕捉された結果は、その後、ブロック５１５に関連して説明したようにスキャン・チェーンからクロックされ得、分析され得る（ブロック５４２）。
【００３５】
この分析が、１つ又はそれ以上のＥＥＰＲＯＭセル３２１の不良を示す場合（ブロック５４５）、このデバイスは不合格となる（ブロック５２４）。そうでない場合は、このスキャン・チェーンには、反転された交互のパターン（即ち、「１０１０」）など別のパターンがロードされる（ブロック５４８）。その後、このパターンは、ＥＥＰＲＯＭへの書き込み及びＥＥＰＲＯＭからの読み出しがなされ（ブロック５５１、５５２）、その結果が分析される（ブロック５５７）。この分析が、そのデバイスが適切に機能していないことを示す場合（ブロック５６０）、このデバイスは不合格となる（ブロック５２４）。そうでない場合、デバイスは合格となる（ブロック５６３）。
【００３６】
この開示は、テスト容易化の目的に本発明の実施例を用いることに焦点を当ててきたが、本発明の１つ又はそれ以上の実施例は、標準の動作モードに関連して用いることができることを認識されたい。本発明に関連する技術に熟練した者であれば、上述の実施例及び用途は単に例示のために示されていること、及び、他の実施例、変形、及び用途が特許請求の範囲内にあることが分かるであろう。
【図面の簡単な説明】
【００３７】
【図１】図１は、デジタルコア及びＥＥＰＲＯＭを備えた、既存のミックスド・シグナル・デバイスの概略図である。
【図２】図２は、本発明の幾つかの実施例に従った、改良されたテスト容易化のために設計されたミックスド・シグナル・システムの概略図である。
【図３】図３は、本発明の他の実施例に従った、改良されたテスト容易化のために設計されたミックスド・シグナル・デバイスの概略図である。
【図４】図４は、図２及び図３に図示した実施例に関連して用いられ得る、一例のスキャン・チェーン・アプローチである。
【図５】図５は、本発明の１つ又はそれ以上の実施例に従ったテスト方法を図示するフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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