(57)【要約】  半導体材料から形成されたダイオードを含む不揮発性メモリセルは、（抵抗を減少させる）セットパルスまたは（抵抗を増大させる）リセットパルスを印加することにより半導体材料の抵抗を変更することによりメモリ状態を記憶することができる。好適な実施形態では、セットパルスはダイオードに順方向バイアスで印加されるが、リセットパルスはダイオードに逆バイアスで印加される。ダイオードの半導体材料の抵抗率を切り替えることにより、メモリセルを１回限りプログラム可能または再書き込み可能とすることができ、２つ、３つ、４つまたはそれ以上の区別可能なデータ状態を獲得することができる。
2009510664.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルのデータ状態を変更し、検知する方法であって、
安定した第１の抵抗率状態から、安定した第２の抵抗率状態へ半導体材料を切り替えるステップであって、前記第２の抵抗率状態が前記第１の抵抗率状態よりも低い抵抗率を有するステップと、
前記半導体材料を、前記安定した第２の抵抗率状態から、安定した第３の抵抗率状態へ切り替えるステップであって、前記第３の抵抗率状態が前記第２の抵抗率状態よりも高い抵抗率を有するステップと、
前記第３の抵抗率状態を前記メモリセルのデータ状態として検知するステップと、を含み、
前記メモリセルは、第１の導体の一部と、第２の導体の一部と、前記半導体材料を含む切り替え可能なメモリ素子とを含み、前記切り替え可能なメモリ素子は前記第１の導体と前記第２の導体との間に配置される方法。
【請求項２】
請求項１記載の方法において、
前記第１の抵抗率状態と前記第３の抵抗率状態との間の抵抗率の差は、少なくとも２倍である方法。
【請求項３】
請求項１記載の方法において、
前記第１の抵抗率状態と前記第３の抵抗率状態との間の抵抗率の差は、少なくとも５倍である方法。
【請求項４】
請求項１記載の方法において、
前記半導体材料は、シリコンまたはシリコン合金、ゲルマニウム、またはゲルマニウム合金である方法。
【請求項５】
請求項１記載の方法において、
前記半導体材料の少なくとも一部は、ｐ形またはｎ形ドーパントでドープされる方法。
【請求項６】
請求項１記載の方法において、
前記第２の導体は前記第１の導体上に配置され、前記切り替え可能なメモリ素子は前記第１の導体と前記第２の導体との間に垂直に配置される方法。
【請求項７】
請求項１記載の方法において、
前記メモリセルはダイオードをさらに含み、前記ダイオードは前記第１の導体と前記第２の導体との間に配置される方法。
【請求項８】
請求項７記載の方法において、
前記切り替え可能なメモリ素子は、前記ダイオードと直列に接続される方法。
【請求項９】
請求項７記載の方法において、
前記切り替え可能なメモリ素子は前記ダイオードを含み、前記ダイオードは前記半導体材料を含む方法。
【請求項１０】
請求項９記載の方法において、
前記ダイオードは、垂直に方向付けられた半導体接合ダイオードである方法。
【請求項１１】
請求項１０記載の方法において、
前記ダイオードは、ｐ−ｉ−ｎダイオードである方法。
【請求項１２】
請求項１０記載の方法において、
前記ダイオードは、ｐ−ｎダイオードである方法。
【請求項１３】
請求項９記載の方法において、
前記半導体材料は、多結晶または微結晶である方法。
【請求項１４】
請求項１記載の方法において、
前記第１の抵抗率状態から前記第２の抵抗率状態へ切り替えるステップは、第１の振幅および第１の極性を有する第１の電気パルスを前記切り替え可能なメモリ素子に印加することにより達成される方法。
【請求項１５】
請求項１４記載の方法において、
前記第２の抵抗率状態から前記第３の抵抗率状態へ切り替えるステップは、第２の振幅および第２の極性を有する第２の電気パルスを印加することにより達成され、前記第２の極性は前記第１の極性の逆である方法。
【請求項１６】
請求項１記載の方法において、
前記不揮発性メモリセルはモノリシックな３次元メモリアレイの第１のメモリレベル内に存在し、前記第１のメモリレベルは基板上にモノリシック的に形成され、少なくとも第２のメモリレベルは前記第１のメモリレベル上にモノリシック的に形成される方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリアレイに関する。
【０００２】
関連出願
本願は、Kumar らによる２００５年９月２８日に出願の「Memory Cell Comprising Switchable Semiconductor Memory Element with Trimmable Resistance」という米国特許出願第１１／２３７，１６７号（特許文献１）の一部継続出願である。この特許出願を、以後、‘１６７出願と称する。この‘１６７出願は本発明の譲受人に譲渡され、その全体が本願明細書において参照により援用されている。
【０００３】
本願は、Fasoliらによる「Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders」という米国特許出願（代理人整理番号：０２３−００４８）（特許文献２）、Fasoliらによる「Method for Using a Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders 」という米国特許出願（代理人整理番号：０２３−００５４）（特許文献３）、Scheuerlein らによる「Apparatus for Reading a Multi-Level Passive Element Memory Cell Array 」という米国特許出願（代理人整理番号：０２３−００４９）（特許文献４）、Scheuerlein らによる「Method for Reading a Multi-Level Passive Element Memory Cell Array」という米国特許出願（代理人整理番号：０２３−００５５）（特許文献５）、Scheuerlein らによる「Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array 」という米国特許出願（代理人整理番号：０２３−００５１）（特許文献６）、Scheuerlein らによる「Method for Using Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array」という米国特許出願（代理人整理番号：０２３−００５６）（特許文献７）、Scheuerlein らによる「Memory Array Incorporating Two Data Busses for Memory Array Block Selection 」という米国特許出願（代理人整理番号：０２３−００５２）（特許文献８）、Scheuerlein らによる「Method for Using Two Data Busses for Memory Array Block Selection 」という米国特許出願（代理人整理番号０２３−００５７）（特許文献９）、Scheuerlein らによる「Hierarchical Bit Line Bias Bus for Block Selectable Memory Array」という米国特許出願（代理人整理番号：０２３−００５３）（特許文献１０）、Scheuerlein らによる「Method for Using a Hierarchical Bit Line Bias Bus for Block Selectable Memory Array 」という米国特許出願（代理人整理番号：０２３−００５８）（特許文献１１）、Scheuerlein らによる「Multi-Use Memory Cell and Memory Array」という米国特許出願（代理人整理番号：１０５１９−１４１）（特許文献１２）、Scheuerlein らによる「Method for Using a Multi-Use Memory Cell and Memory Array 」という米国特許出願（代理人整理番号：１０５１９−１５０）（特許文献１３）、Scheuerlein による「Mixed-Use Memory Array」という米国特許出願（代理人整理番号：１０５１９−１４２）（特許文献１４）、Scheuerlein による「Method for Using a Mixed-Use Memory Array 」という米国特許出願（代理人整理番号：１０５１９−１５１）（特許文献１５）、Scheuerlein らによる「Mixed-Use Memory Array with Different Data States 」という米国特許出願（代理人整理番号：１０５１９−１４９）（特許文献１６）、Scheuerlein らによる「Method for Using a Mixed-Use Memory Array with Different Data States」という米国特許出願（代理人整理番号：１０５１９−１５２）（特許文献１７）、Scheuerlein による「Controlled Pulse Operations in Non-Volatile Memory」という米国特許出願（代理人整理番号：ＳＡＮＤ−０１１１４ＵＳ０）（特許文献１８）、Scheuerlein による「Systems for Controlled Pulse Operations in Non-Volatile Memory」という米国特許出願（代理人整理番号：ＳＡＮＤ−０１１１４ＵＳ１）（特許文献１９）、Scheuerlein らによる「High Bandwidth One Time Field-Programmable Memory 」という米国特許出願（代理人整理番号：ＳＡＮＤ−０１１１５ＵＳ０）（特許文献２０）、Scheuerlein らによる「Systems for High Bandwidth One Time Field-Programmable Memory 」という米国特許出願（代理人整理番号：ＳＡＮＤ−０１１１５ＵＳ１）（特許文献２１）、Scheuerlein らによる「Reverse Bias Trim Operations in Non-Volatile Memory 」という米国特許出願（代理人整理番号：ＳＡＮＤ−０１１１７ＵＳ０）（特許文献２２）、およびScheuerlein らによる「Systems for Reverse Bias Trim Operations in  Non-Volatile Memory」という米国特許出願（代理人整理番号：ＳＡＮＤ−０１１１７ＵＳ１）（特許文献２３）に関連する。これら特許出願のすべては同日付で出願され、本発明の譲受人により所有され、その全体が本願明細書において参照により援用されている。
【背景技術】
【０００４】
装置への電力がオフに転換されているときでさえ、不揮発性メモリアレイはデータを維持する。１回限りプログラム可能なアレイでは、各メモリセルは、初期のプログラムされていない状態に形成され、各メモリセルを、プログラムされた状態に変更することができる。この変更は永続的であり、このようなセルを消去することができない。他の種類のメモリでは、メモリセルを消去することができ、何度も書き直すことができる。
【０００５】
各セルが達成できる多数のデータ状態にも、セルを変更することができる。セル内のトランジスタへの所定の印加電圧またはしきい値電圧の下でセルに流れる電流のような検出できるセルの何らかの特性を変更することによりデータ状態を記憶することができる。データ状態は、データ「０」またはデータ「１」のようなセルの区別可能な値である。
【０００６】
消去可能または多状態セルを達成する幾つかの解決策は複雑である。例えば、電荷を記憶し、記憶された電荷の有無または量がトランジスタのしきい値電圧を変更することにより、フローティングゲートおよびＳＯＮＯＳメモリセルは動作する。これらのメモリセルは、現代の集積回路における競争力に必要とされる微小寸法で製造し動作するのに比較的困難である３端子装置である。
【０００７】
他のメモリセルは、カルコゲニドのような比較的エキゾチックな物質の抵抗率を変更することにより動作する。カルコゲニドは、協働するのが困難であり、大部分の半導体製造施設での課題となることがある。
【０００８】
小さい寸法へ容易に縮小される構造内に従来の半導体材料を用いて形成された消去可能または多状態メモリセルを有する不揮発性メモリアレイにより充分な利点を提供する。
【特許文献１】米国特許出願第１１／２３７，１６７号
【特許文献２】Fasoliらによる「Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders」という米国特許出願
【特許文献３】Fasoliらによる「Method for Using a Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders 」という米国特許出願
【特許文献４】Scheuerlein らによる「Apparatus for Reading a Multi-Level Passive Element Memory Cell Array 」という米国特許出願
【特許文献５】Scheuerlein らによる「Method for Reading a Multi-Level Passive Element Memory Cell Array」という米国特許出願
【特許文献６】Scheuerlein らによる「Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array 」という米国特許出願
【特許文献７】Scheuerlein らによる「Method for Using Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array」という米国特許出願
【特許文献８】Scheuerlein らによる「Memory Array Incorporating Two Data Busses for Memory Array Block Selection 」という米国特許出願
【特許文献９】Scheuerlein らによる「Method for Using Two Data Busses for Memory Array Block Selection 」という米国特許出願
【特許文献１０】Scheuerlein らによる「Hierarchical Bit Line Bias Bus for Block Selectable Memory Array」という米国特許出願
【特許文献１１】Scheuerlein らによる「Method for Using a Hierarchical Bit Line Bias Bus for Block Selectable Memory Array 」という米国特許出願
【特許文献１２】Scheuerlein らによる「Multi-Use Memory Cell and Memory Array」という米国特許出願
【特許文献１３】Scheuerlein らによる「Method for Using a Multi‐Use Memory Cell and Memory Array」という米国特許出願
【特許文献１４】Scheuerlein による「Mixed-Use Memory Array」という米国特許出願
【特許文献１５】Scheuerlein による「Method for Using a Mixed‐Use Memory Array」という米国特許出願
【特許文献１６】Scheuerlein らによる「Mixed-Use Memory Array with Different Data States 」という米国特許出願
【特許文献１７】Scheuerlein らによる「Method for Using a Mixed-Use Memory Array with Different Data States」という米国特許出願
【特許文献１８】Scheuerlein による「Controlled Pulse Operations in Non-Volatile Memory」という米国特許出願
【特許文献１９】Scheuerlein による「Systems for Controlled Pulse Operations in Non-Volatile Memory」という米国特許出願
【特許文献２０】Scheuerlein らによる「High Bandwidth One Time Field-Programmable Memory 」という米国特許出願
【特許文献２１】Scheuerlein らによる「Systems for High Bandwidth One Time Field-Programmable Memory 」という米国特許出願
【特許文献２２】Scheuerlein らによる「Reverse Bias Trim Operations in Non-Volatile Memory 」という米国特許出願
【特許文献２３】Scheuerlein らによる「Systems for Reverse Bias Trim Operations in  Non-Volatile Memory」という米国特許出願
【特許文献２４】米国特許出願第１０／９５５，５４９号
【特許文献２５】米国特許出願第１１／３９５，９９５号
【特許文献２６】米国特許出願第１１／１４８，５３０号
【特許文献２７】米国特許出願第１０／９５４，５１０号
【特許文献２８】米国特許出願第１０／３２０，４７０号
【特許文献２９】米国特許出願第１１／０１５，８２４号
【特許文献３０】米国特許出願第１０／８８３，４１７号
【特許文献３１】米国特許出願第１０／７２８，４３６号
【特許文献３２】米国特許出願第１０／８１５，３１２号
【特許文献３３】米国特許第５，９１５，１６７号
【特許文献３４】米国特許出願第１１／４４４，９３６号
【発明の開示】
【０００９】
本発明は特許請求の範囲により定義され、ここでは、特許請求の範囲を制限するものと見なすべきものは何もない。一般的に、本発明は、トリミング可能な抵抗を有するダイオードおよび半導体素子を有する不揮発性メモリセルに関する。
【００１０】
第１の実施形態は、不揮発性メモリセルのデータ状態を変更し、検知する方法を提供し、この方法は、安定した第１の抵抗率状態から、安定した第２の抵抗率状態へ半導体材料を切り替えるステップであって、第２の抵抗率状態が第１の抵抗率状態よりも低い抵抗率を有するステップと、半導体材料を、安定した第２の抵抗率状態から、安定した第３の抵抗率状態へ切り替えるステップであって、第３の抵抗率状態が第２の抵抗率状態よりも高い抵抗率を有するステップと、第３の抵抗率状態をメモリセルのデータ状態として検知するステップと、を含み、この方法では、メモリセルは、第１の導体の一部と、第２の導体の一部と、半導体材料を含む切り替え可能なメモリ素子とを含み、切り替え可能なメモリ素子は第１の導体と第２の導体との間に配置される。
【００１１】
本発明の別の態様は、不揮発性メモリセルのデータ状態を変更し、検知する方法を提供し、この方法は、安定した第１の抵抗率状態から、安定した第２の抵抗率状態へ半導体材料を切り替えるステップであって、第２の抵抗率状態が第１の抵抗率状態よりも低い抵抗率を有するステップと、半導体材料を、安定した第２の抵抗率状態から、安定した第３の抵抗率状態へ切り替えるステップであって、第３の抵抗率状態が第２の抵抗率状態よりも高い抵抗率を有するステップと、半導体材料を、安定した第３の抵抗率状態から、安定した第４の抵抗率状態へ切り替えるステップであって、第４の抵抗率状態が第３の抵抗率状態よりも低い抵抗率を有するステップと、第４の抵抗率状態をメモリセルのデータ状態として検知するステップとを含み、この方法では、メモリセルは、第１の導体の一部と、第２の導体の一部と、半導体材料を含む切り替え可能なメモリ素子とを含み、切り替え可能なメモリ素子は第１の導体と第２の導体との間に配置される。
【００１２】
本発明の好適な実施形態は、不揮発性メモリセルのデータ状態を変更し検知する方法を提供し、不揮発性メモリセルは、半導体材料を含む多結晶または微結晶半導体接合ダイオードを含み、ダイオードは第１の導体と第２の導体との間に配置され、この方法は、第１の抵抗率状態から第２の抵抗率状態へ半導体材料を切り替えるステップであって、第２の抵抗率状態が第１の抵抗率状態よりも低い抵抗率を有するステップと、半導体材料を第２の抵抗率状態から第３の抵抗率状態へ切り替えるステップであって、第３の抵抗率状態が第２の抵抗率状態よりも高い抵抗率を有するステップと、第３の抵抗率状態をメモリセルのデータ状態として検知するステップと、を含む。
【００１３】
本発明の別の好適な実施形態は、再書き込み可能なメモリセルをプログラムし、検知する方法を提供し、この方法は、安定した第１の抵抗率状態から、安定した第２の抵抗率状態へ半導体材料を切り替えるステップであって、第２の抵抗率状態が第１の抵抗率状態よりも低い抵抗率を有するステップと、半導体材料を、安定した第２の抵抗率状態から、安定した第３の抵抗率状態へ切り替えるステップであって、第３の抵抗率状態が第２の抵抗率状態よりも低い抵抗率を有するステップと、第３の抵抗率状態をメモリセルのデータ状態として検知するステップと、を含み、この方法では、メモリセルは、第１の導体の一部と、第２の導体の一部と、半導体材料を含む切り替え可能なメモリ素子とを含み、切り替え可能なメモリ素子は第１の導体と第２の導体との間に配置される。
【００１４】
さらなる別の好適な実施形態は、メモリアレイ内の第１のメモリセルおよび第２のメモリセルをプログラムし検知する方法を提供し、第１のメモリセルは第１の下部導体の一部と第１の上部導体の一部とを含み、第２のメモリセルは第２の下部導体の一部と第２の上部導体の一部とを含み、この方法は、第１のメモリセルの第１の下部導体部分と第１の上部導体部分との間に第１の電気パルスを印加して第１のメモリセルを第１のデータ状態に置くステップであって、第１の電気パルスは第１の極性を有するステップと、第１のメモリセルの第１の下部導体部分と第１の上部導体部分との間に読み出し電圧を印加するステップと、読み出し電圧が印加されている間、第１のメモリセルの第１の下部導体部分と第１の上部導体部分との間の第１の読み出し電流を検知するステップであって、第１の読み出し電流が第１のメモリセルの第１のデータ状態に対応するステップと、第２のメモリセルの第２の下部導体部分と第２の上部導体部分との間に第２の電気パルスを印加して第２のメモリセルを第２のデータ状態に置くステップであって、第２の電気パルスは第２の極性を有するステップと、第２のメモリセルの第２の下部導体部分と第２の上部導体部分との間に読み出し電圧を印加するステップと、読み出し電圧が印加されている間、第２のメモリセルの第２の下部導体部分と第２の上部導体部分との間の第２の読み出し電流を検知するステップであって、第２の読み出し電流が第２のメモリセルの第２のデータ状態に対応するステップと、を含み、この方法では、第１の極性は第の２極性の逆であり、第１のデータ状態および第２のデータ状態は、抵抗率切り替え金属酸化物または窒化物の抵抗率状態に対応しない。
【００１５】
本願明細書に説明されている本発明の態様および実施形態の各々を単独で、または互いに組み合わせて用いることができる。
【００１６】
次に、添付図面を参照して好適な態様および実施形態を説明する。
【発明を実施するための最良の形態】
【００１７】
電気パルスを印加することにより、ドープされた多結晶シリコンまたはポリシリコンから形成された抵抗器の抵抗をトリミングして、安定した抵抗状態間に調整することができることは既知である。このようなトリミング可能な抵抗器は集積回路の素子として用いられている。
【００１８】
しかし、不揮発性メモリセルにデータ状態を記憶するのにトリミング可能なポリシリコン抵抗器を用いることは従来にはない。ポリシリコン抵抗器のメモリアレイを製造することは困難となる。大規模なクロスポイントアレイにおいて抵抗器がメモリセルとして用いられる場合、選択されたセルに電圧が印加されると、半分だけ選択されたセルおよび選択されていないセルを介して所望されていない漏洩がアレイ全体にわたって生じる。例えば、図１に関して、選択されたセルＳをセット、リセットまたは検知するためにビット線Ｂとワード線Ａとの間に電圧が印加されると仮定する。電流は、選択されたセルＳに流れるように意図されている。しかし、一部の漏洩電流は、代替パスに、例えば、選択されていないセルＵ１，Ｕ２，Ｕ３を介してビット線Ｂとワード線Ａとの間に流れることがある。多くのこのような代替パスが存在することがある。
【００１９】
ダイオードを含む２端子装置として各メモリセルを形成することにより漏洩電流を著しく減少させることができる。ダイオードは非線形Ｉ−Ｖ特性を有し、これにより、ターンオン電圧未満で微小電流が流れ、ターンオン電圧以上でかなり大きい電流が流れる。一般的に、ダイオードは、他方よりも容易に一方の方向に電流を流す一方向弁として作用する。従って、選択されたセルだけがターンオン電圧以上で順方向電流を受けることができるようにバイアス方式が選択される限り、（図１のＵ１−Ｕ２−Ｕ３スニークパスのような）意図されたものではないパスに沿って生じる漏洩電流を著しく減少させることができる。
【００２０】
Hernerらによる２００４年９月２９日に出願の「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」という米国特許出願第１０／９５５，５４９号（以後、‘５４９出願と称する）（特許文献２４）は、メモリセルのデータ状態が半導体接合ダイオードの多結晶半導体材料の抵抗率状態に記憶されるモノリシックな３次元メモリアレイについて記述している。この‘５４９出願は、本願明細書において参照により援用されている。このメモリセルは、２つのデータ状態を有する１回限りプログラム可能なセルである。ダイオードは高抵抗率状態に形成されている。プログラミング電圧の印加はダイオードを低抵抗率状態に永続的に変更する。
【００２１】
本発明の実施形態では、適切な電気パルスを印加することにより、ドープされた半導体材料から形成されたメモリ素子、例えば、‘５４９出願の半導体ダイオードは、３つ、４つまたはそれ以上の安定した抵抗率状態を達成することができる。本発明の他の実施形態では、半導体材料を、初期の高抵抗率状態から低抵抗率状態へ変更することができ、その後、適切な電気パルスの印加時に高抵抗率状態へ戻すことができる。２つ以上のデータ状態を有することができ、１回限りプログラム可能または再書き込み可能とすることができるメモリセルを形成するため、これらの実施形態を、独立して、または組み合わせて用いることができる。
【００２２】
前述したように、メモリセル内の導体間にダイオードを含むことは、高密度なクロスポイントメモリアレイの形成を可能にする。本発明の好適な実施形態では、多結晶、非晶質または微結晶半導体メモリ素子はダイオードと直列に形成されるか、または、より好ましくは、ダイオード自体として形成される。
【００２３】
このことに関して、高抵抗率状態から低抵抗率状態への遷移は、セット電流、セット電圧またはセットパルスにより影響されるセット遷移と称される。その一方で、低抵抗率状態から高抵抗率状態への逆遷移は、リセット電流、リセット電圧またはリセットパルスにより影響されるリセット遷移と称される。
【００２４】
好適な１回限りプログラム可能な実施形態では、多結晶半導体ダイオードは誘電性破断アンチヒューズと組み合わされるが、他の実施形態では、アンチヒューズを省くことができる。
【００２５】
図２には、本発明の好適な実施形態に従って形成されたメモリセルを示す。下部導体１２は、導電性材料、例えばタングステンから形成され、第１の方向に延在する。下部導体１２に、障壁および接着層を含めることができる。多結晶半導体ダイオード２は、ｎ形の高濃度にドープされた下部領域４と、意図的にドープされていない真性領域６と、高濃度にドープされた上部領域８とを有するが、このダイオードの方向を逆にすることもできる。このようなダイオードは、方向にかかわらず、ｐ−ｉ−ｎダイオードと称される。幾つかの実施形態では、誘電性破断アンチヒューズ１４が含まれている。同じように上部導体１６を形成することができ、上部導体１６は下部導体１２と同じ材料を有し、第１の方向とは異なる第２の方向に延在する。多結晶半導体ダイオード２は、下部導体１２と上部導体１６との間に垂直に配置されている。多結晶半導体ダイオード２は高抵抗率状態に形成されている。このメモリセルを適切な基板上に、例えば、微結晶シリコンウェハ上に形成することができる。図３には、ダイオード２が下部導体１２と上部導体１６との間に配置されたクロスポイントアレイに形成されたこのような装置のメモリレベルの一部を示す（この図では、アンチヒューズ１４は省かれている）。基板上に複数のメモリレベルを堆積して、高密度のモノリシックな３次元メモリアレイを形成することができる。
【００２６】
このことに関して、意図的にドープされていない半導体材料の領域は真性領域として説明する。しかし、当業者に明らかなように、実際には、真性領域は、低濃度のｐ形またはｎ形ドーパントを含むことがある。ドーパントは隣接する領域から真性領域に拡散することがあり、または、堆積中、先行の堆積からの汚染によりチャンバ内に存在することもある。さらに明らかなように、堆積された（シリコンのような）真性半導体材料は、わずかにｎ形にドープされたかのように真性半導体材料を作用させる欠陥を含むことがある。シリコン、ゲルマニウム、シリコン−ゲルマニウム合金または他の何らかの半導体材料を説明するのに用いる「真性」なる用語の使用は、この領域がいかなるドーパントも含まないこと、または、このような領域が電気的に完璧に中性であることを意味するものではない。
【００２７】
適切な電気パルスを印加することにより、ドープされた多結晶または微結晶半導体材料、例えば、シリコンの抵抗率を安定状態間で変更することができる。好適な実施形態では、順方向バイアス下にあるダイオードを用いてセット遷移を実行するのが有利であり、その一方で、逆バイアス下にあるダイオードを用いてリセット遷移が最も容易に達成され、制御されることが明らかになった。しかし、幾つかの例では、逆バイアス下にあるダイオードを用いてセット遷移を達成することができ、その一方で、順方向バイアス下にあるダイオードを用いてリセット遷移が達成される。
【００２８】
半導体切り替え動作は複雑である。ダイオードの場合、順方向バイアス下にあるダイオードを用いてセット遷移およびリセット遷移の両方が達成された。一般的に、ダイオードを構成する多結晶半導体材料を所定の抵抗率状態から高抵抗率状態へ切り替えるのに充分である、順方向バイアス下にあるダイオードに印加されるリセットパルスは、対応するセットパルスよりも低い振幅であり（対応するセットパルスは、同じポリシリコン半導体材料を、同じ抵抗率状態から低抵抗率状態へ切り替える）、かつ、より長いパルス幅を有する。
【００２９】
逆バイアス下の切り替えは区別可能な動作を示す。逆バイアスの比較的大きい切り替えパルスを受ける、図２に示されているようなポリシリコンｐ−ｉ−ｎダイオードを仮定する。切り替えパルスの印加の後、わずかな読み出しパルス、例えば、２ボルトが印加され、読み出し電圧時にダイオードに流れる（読み出し電流と称される）電流が測定される。その後のパルスにおいて逆バイアス下の切り替えパルスの電圧が増大するにつれて、２ボルト時の、その後の読み出し電流は、図４に示されるように変化する。各切り替えパルスの後に読み出し電圧が印加された場合、切り替えパルスの逆電圧および電流が増大するにつれて、最初、読み出し電流は増大することが分かる。すなわち、半導体材料（この場合、シリコン）の初期遷移のセット方向は、低抵抗率に向かっている。図４の点Ｋで切り替えパルスが特定の逆バイアス電圧、この例では、約−１４．６ボルトに到達した後、リセットが達成され、シリコンの抵抗率が増大するので、読み出し電流は急に降下し始める。セットの向きが逆転され、ダイオードのシリコンがリセット変化し始める切り替え電圧は、例えば、逆バイアス切り替えパルスの印加が開始される場合、ダイオードを構成するシリコンの抵抗率状態に依存して変化する。適切な電圧を選択することにより、ダイオードを構成する半導体材料のセットまたはリセットを逆バイアス下にあるダイオードで達成できることが分かる。
【００３０】
本発明のメモリセルの区別可能なデータ状態は、ダイオードを構成する多結晶または微結晶半導体材料の抵抗率状態に対応し、読み出し電圧が印加されたときに（上部導体１６と下部導体１２との間の）メモリセルに流れる電流を検出することにより識別される。好ましくは、いずれか１つの区別可能なデータ状態と、異なる任意の区別可能なデータ状態との間で流れる電流は少なくとも２倍であり、これにより、状態間の差を容易に検出できるようにする。
【００３１】
１回限りプログラム可能なセルまたは再書き込み可能なメモリセルとしてメモリセルを用いることができ、メモリセルは、２つ、３つ、４つまたはそれ以上の区別可能なデータ状態を有することができる。順方向または逆バイアス下、任意の順序で任意のデータ状態から他の任意のデータ状態へセルを変更することができる。
【００３２】
好適な実施形態の幾つかの例を示す。しかし、当然のことながら、これらの例は、本発明を制限するものではない。ダイオードおよび多結晶または微結晶半導体材料を含む２端子装置をプログラムする他の方法が本発明の範囲に含まれることは当業者にとって明らかである。
【００３３】
１回限りプログラム可能なマルチレベルセル
本発明の好適な実施形態では、多結晶半導体材料から形成されたダイオードと、誘電性破断アンチヒューズとは上部導体と下部導体との間に配置され、直列に配列されている。２端子装置は、１回限りプログラム可能なマルチレベルセルとして用いられ、好適な実施形態では、３つまたは４つの区別可能なデータ状態を有する。
【００３４】
図２に、好適なメモリセルを示す。ダイオード２を多結晶または微結晶半導体材料、例えば、シリコン、ゲルマニウム、またはシリコンおよび／またはゲルマニウムの合金から形成するのが好ましい。ダイオード２がポリシリコンであるのが最も好ましい。この例では、高濃度にドープされた下部領域４はｎ形であり、高濃度にドープされた上部領域８はｐ形であるが、ダイオードの極性を逆にすることもできる。メモリセルは、上部導体の一部、下部導体の一部およびダイオードを含み、上部導体と下部導体との間にはダイオードが配置されている。
【００３５】
形成時、ダイオード２のポリシリコンは高抵抗率状態であり、誘電性破断アンチヒューズ１４はそのままである。図５は、様々な状態のメモリセルの電流を示す確率プロットである。図５に関して、読み出し電圧、例えば２ボルトが（順方向バイアス下にあるダイオード２を用いて）上部導体１６と下部導体１２との間に印加された場合、上部導体１６と下部導体１２との間に流れる読み出し電流は、ナノアンペアの範囲内、例えば、約５ナノアンペア未満にあるのが好ましい。図５のグラフ上の領域Ｖはメモリセルの第１のデータ状態に対応する。アレイ内の幾つかのメモリセルに対して、このセルはセットまたはリセットパルスを受けることはなく、この状態はメモリセルのデータ状態として読み出される。この第１のデータ状態はＶ状態と称される。
【００３６】
好ましくは順方向バイアス下にあるダイオード２を用いて、第１の電気パルスは上部導体１６と下部導体１２との間に印加される。このパルスは、例えば、約８ボルト〜約１２ボルトの範囲内にあり、例えば、約１０ボルトである。電流は、例えば、約８０〜約２００マイクロアンペアの範囲内にある。パルス幅は、約１００〜約５００ナノ秒の範囲内にあるのが好ましい。この第１の電気パルスは誘電性破断アンチヒューズ１４を破断し、ダイオード２の半導体材料を第１の抵抗率状態から第２の抵抗率状態へ切り替え、第２の状態は第１の状態よりも低い抵抗率を有する。この第２のデータ状態はＰ状態と称され、図５においてこの遷移は「Ｖ→Ｐ」と示されている。２ボルトの読み出し電圧時、上部導体１６と下部導体１２との間に流れる電流は、約１０マイクロアンペアまたはそれ以上である。ダイオード２を構成する半導体材料の抵抗率は、約１，０００〜約２，０００分の１倍に減少される。他の実施形態では、抵抗率の変化は少ないが、任意のデータ状態と他の任意のデータ状態との間で、少なくとも２倍、好ましくは少なくとも３または５倍、より一般的には１００倍またはそれ以上となる。このデータ状態でアレイ内の幾つかのメモリセルは読み出され、さらなるセットまたはリセットパルスを受けない。この第２のデータ状態はＰ状態と称せられる。
【００３７】
好ましくは逆バイアス下にあるダイオード２を用いて、第２の電気パルスは上部導体１６と下部導体１２との間に印加される。このパルスは、例えば、約−８ボルト〜約−１４ボルトの範囲内にあり、好ましくは約−１０ボルト〜約−１２ボルトの範囲内にあり、好ましくは約−１１ボルトである。電流は、例えば、約８０〜約２００マイクロアンペアの範囲内にある。パルス幅は、例えば、約１００ナノ秒〜約１０マイクロ秒の範囲内にあり、好ましくは、約１００ナノ秒〜約１マイクロ秒の範囲内にあり、最も好ましくは、約２００ナノ秒〜約８００ナノ秒の範囲内にある。この第２の電気パルスはダイオード２の半導体材料を第２の抵抗率状態から第３の抵抗率状態へ切り替え、第３の抵抗率状態は第２の抵抗率状態よりも高い抵抗率を有する。２ボルトの読み出し電圧時に上部導体１６と下部導体１２との間に流れる電流は約１０〜約５００ナノアンペアの範囲内にあり、好ましくは、約１００〜約５００ナノアンペアの範囲内にある。このデータ状態でアレイ内の幾つかのメモリセルは読み出され、さらなるセットまたはリセットパルスを受けない。この第３のデータ状態はＲ状態と称せられ、図５においてこの遷移は、「Ｐ→Ｒ」と示されている。
【００３８】
第４のデータ状態を達成するため、好ましくは順方向バイアス下にあるダイオード２を用いて、第３の電気パルスは上部導体１６と下部導体１２との間に印加される。このパルスは、例えば、約８ボルト〜約１２ボルトの範囲内にあり、例えば、約１０ボルトであり、電流は約５〜約２０マイクロアンペアの範囲内にある。この第３の電気パルスはダイオード２の半導体材料を第３の抵抗率状態から第４の抵抗率状態へ切り替え、第４の抵抗率状態は第３の抵抗率状態よりも低い抵抗率を有し、好ましくは、第２の抵抗率状態よりも高い抵抗率を有する。２ボルトの読み出し電圧時に上部導体１６と下部導体１２との間に流れる電流は約１．５〜約４．５マイクロアンペアの範囲内にある。このデータ状態でアレイ内の幾つかのメモリセルは読み出され、このデータ状態はＳ状態と称せられ、図５においてこの遷移は、「Ｒ→Ｓ」と示されている。
【００３９】
任意の２つの隣接するデータ状態間で読み出し電圧（例えば、２ボルト）時の電流の差は少なくとも２倍であるのが好ましい。例えば、データ状態Ｒにおける任意のセルの読み出し電流は、データ状態Ｖにおける任意のセルの読み出し電流の少なくとも２倍であるのが好ましく、データ状態Ｓにおける任意のセルの読み出し電流は、データ状態Ｒにおける任意のセルの読み出し電流の少なくとも２倍であるのが好ましく、データ状態Ｐにおけるセルの読み出し電流は、データ状態Ｓにおける任意のセルの読み出し電流の少なくとも２倍であるのが好ましい。例えば、データ状態Ｒにおける読み出し電流をデータ状態Ｖにおける読み出し電流の２倍とすることができ、データ状態Ｓにおける読み出し電流をデータ状態Ｒにおける読み出し電流の２倍とすることができ、データ状態Ｐにおける読み出し電流をデータ状態Ｓにおける読み出し電流の２倍とすることができる。範囲が低く定義された場合、電流の差をかなり大きくすることができる。例えば、Ｖ状態にある最も高い電流のセルは５ナノアンペアの読み出し電流を有することができ、Ｒ状態にある最も低い電流のセルは１００ナノアンペアの読み出し電流を有することができ、電流の差は少なくとも２０倍である。他の範囲を選択することにより、隣接するメモリ状態間での読み出し電流の差を確実に少なくとも３倍とすることができる。
【００４０】
後で説明するように、セットまたはリセットパルスの後、メモリセルが、定義されたデータ状態間ではなく、そのうちの１つのデータ状態にあることを確実にするように繰り返しの読み出し−ベリファイ−書き込み処理を適用することができる。
【００４１】
１つのデータ状態における最も高い電流と、次に高い隣接するデータ状態における最も低い電流との間の差をこれまで説明した。隣接するデータ状態にある大部分のセルにおける読み出し電流の差は依然として大きい。例えば、Ｖ状態にあるメモリセルは１ナノアンペアの読み出し電流を有することができ、Ｒ状態にあるセルは１００ナノアンペアの読み出し電流を有することができ、Ｓ状態にあるセルは２マイクロアンペア（２，０００ナノアンペア）の読み出し電流を有することができ、Ｐ状態にあるセルは２０マイクロアンペアの読み出し電流を有することができる。隣接する各状態におけるこれらの電流は１０倍またはそれ以上異なる。
【００４２】
４つの区別可能なデータ状態を有するメモリセルを説明した。データ状態間の区別を支援するため、４つのデータ状態よりはむしろ３つのデータ状態を選択するのが好ましいことがある。例えば、３状態メモリセルをデータ状態Ｖで形成し、データ状態Ｐにセットし、次に、データ状態Ｒにリセットすることができる。このセルは第４のデータ状態Ｓを有しない。この場合、隣接するデータ状態間、例えば、Ｒデータ状態とＰデータ状態との間の差を著しく大きくすることができる。
【００４３】
前述したようなメモリセルの１回限りプログラム可能なメモリアレイを、前述したようにプログラムすることができ、各セルは、（一実施形態において）３つの区別可能なデータ状態の１つに、または、（代替の実施形態において）４つの区別可能なデータ状態の１つにプログラムされる。これらは一例に過ぎない。これらを３つまたは４つよりも多くの区別可能な抵抗率状態および対応するデータ状態とすることができることは明らかである。
【００４４】
しかし、１回限りプログラム可能なメモリセルのメモリアレイでは、セルを様々にプログラムすることができる。例えば、図６に関して、図２のメモリセルを第１の状態、すなわちＶ状態に形成することができる。好ましくは順方向バイアス下、第１の電気パルスはアンチヒューズ１４を破断し、ダイオードのポリシリコンを第１の抵抗率状態から、第１の抵抗率状態よりも低い第２の抵抗率状態へ切り替え、メモリセルをＰ状態に置き、この場合、Ｐ状態は最も低い抵抗率状態である。好ましくは逆バイアス下、第２の電気パルスは、ダイオードのポリシリコンを第２の抵抗率状態から第３の抵抗率状態へ切り替え、第３の抵抗率状態は第２の抵抗率状態よりも高い抵抗率を有し、メモリセルをＳ状態に置く。好ましくはこの場合も逆バイアス下、第３の電気パルスは、ダイオードのポリシリコンを第３の抵抗率状態から第４の抵抗率状態へ切り替え、第３の抵抗率状態は第２の抵抗率状態よりも高い抵抗率を有し、メモリセルをＲ状態に置く。所定の任意のメモリセルの場合、データ状態、すなわち、Ｖ状態、Ｒ状態、Ｓ状態およびＰ状態のいずれかをメモリセルのデータ状態として読み出すことができる。図６には、各遷移を示す。４つの区別可能な状態を示す。所望に応じて、３つの状態または４つを上回る数の状態とすることができる。
【００４５】
さらに他の実施形態では、各々の連続する電気パルスは、ダイオードの半導体材料を、連続的により低い抵抗率状態に切り替えることができる。図７のように、例えば、メモリセルは最初のＶ状態からＲ状態へ、Ｒ状態からＳ状態へ、そして、Ｓ状態からＰ状態へ進むことができ、各状態に対して、読み出し電流は、前の状態にある読み出し電流の少なくとも２倍であり、各状態は区別可能なデータ状態に対応する。この方式は、アンチヒューズがセルに含まれない場合に最も有利である。この例では、順方向または逆バイアス下でパルスを印加することができる。代替の実施形態では、３つのデータ状態または４つを上回る数のデータ状態とすることができる。
【００４６】
一実施形態では、メモリセルは、図８に示すように、ｐ形の高濃度にドープされた下部領域４と、真性、または低濃度にドープされた中間領域６と、ｎ形の高濃度にドープされた上部領域８とを有するポリシリコンまたは微結晶ダイオード２を含む。前の実施形態でのように、このダイオード２を誘電性破断アンチヒューズと直列に配置することができ、これらダイオード２および誘電性破断アンチヒューズは上部導体と下部導体との間に配置されている。ｐ形の高濃度にドープされた下部領域４をその場で (in situ)ドープすることができ、すなわち、ポリシリコンの堆積中、ホウ素のようなｐ形ドーパントを供給する気体を流し、これにより、ドーパント原子が膜に組み込まれて膜を形成することによりドープすることができる。
【００４７】
図９に関して、このメモリセルがＶ状態で形成され、上部導体１６と下部導体１２との間の電流が２ボルトの読み出し電圧時に約８０ナノアンペア未満であることが分かる。例えば約８ボルトの順方向バイアス下で印加されるのが好ましい第１の電気パルスは、誘電性破断アンチヒューズ１４が存在する場合、誘電性破断アンチヒューズ１４を破断し、ダイオード２のポリシリコンを第１の抵抗率状態から、第１の抵抗率状態よりも低い第２の抵抗率状態へ切り替え、メモリセルをデータ状態Ｐに置く。データ状態Ｐでは、読み出し電圧時に上部導体１６と下部導体１２との間の電流は約１マイクロアンペア〜約４マイクロアンペアの範囲内にある。逆バイアス下で印加されるのが好ましい第２の電気パルスは、ダイオード２のポリシリコンを第２の抵抗率状態から、第１の抵抗率状態よりも低い第３の抵抗率状態へ切り替える。第３の抵抗率状態はデータ状態Ｍに対応する。データ状態Ｍでは、読み出し電圧時に上部導体１６と下部導体１２との間の電流は約１０マイクロアンペアを上回る。前の実施形態でのように、隣接するデータ状態にある任意のセル間（状態Ｖにある最も高い電流のセルと、状態Ｐにある最も低い電流のセルとの間、または、状態Ｐにある最も高い電流のセルと、状態Ｍにある最も低い電流のセルとの間）の電流の差は少なくとも２倍であるのが好ましく、３倍またはそれ以上であるのが好ましい。データ状態Ｖ，ＰまたはＭのいずれかをメモリセルのデータ状態として検出することができる。
【００４８】
図４には、半導体ダイオードが逆バイアスを受ける場合、一般的に、半導体材料は最初に低抵抗率へのセット遷移を生じ、その後、電圧が増大するにつれて、高抵抗率へのリセット遷移を生じることが示されている。この特定のダイオードの場合、ｎ形の高濃度にドープされた上部領域８を用いる、好ましくは、ｐ形ドーパントを用いてその場でドープすることにより形成された高濃度にドープされた下部領域４も用いる、逆バイアス電圧の増加に伴うセット遷移からリセット遷移への切り替えは、ダイオードの他の実施形態でのように突然または急には生じない。このことは、このようなダイオードを用いると、逆バイアス下にあるセット遷移を制御しやすいことを意味する。
【００４９】
再書き込み可能なメモリセル
一連の別の実施形態では、メモリセルは、２つのデータ状態間または３つのデータ状態間で繰り返し可能に切り替えできる再書き込み可能なメモリセルとして動作する。
【００５０】
図１０には、再書き込み可能なメモリセルとして作用することができるメモリセルを示す。このメモリセルは、誘電性破断アンチヒューズが含まれないことを除いて、図２に示されたメモリセルと同じである。大部分の再書き込み可能な実施形態は、メモリセルにアンチヒューズを含まないが、所望に応じて、アンチヒューズを含むことができる。
【００５１】
図１１に関して、最初の好適な実施形態では、メモリセルは高抵抗率状態Ｖに形成され、２Ｖ時の電流は５ナノアンペア以下である。大部分の再書き込み可能な実施形態の場合、最初のＶ状態はメモリセルのデータ状態として動作しない。順方向バイアス下にあるダイオード２を用いるのが好ましい第１の電気パルスは上部導体１６と下部導体１２との間に印加される。このパルスは、例えば、約８〜約１２ボルトの範囲内にあり、好ましくは約１０ボルトである。この第１の電気パルスはダイオード２の半導体材料を第１の抵抗率状態から第２の抵抗率状態Ｐへ切り替え、第２の状態は第１の状態よりも低い抵抗率を有する。好適な実施形態では、Ｐ状態もメモリセルのデータ状態として動作しない。他の実施形態では、Ｐ状態はメモリセルのデータ状態として動作する。
【００５２】
逆バイアス下にあるダイオード２を用いるのが好ましい第２の電気パルスは、上部導体１６と下部導体１２との間に印加される。このパルスは、例えば、約−８〜約−１４ボルトの範囲内にあり、好ましくは、約−９〜約−１３ボルトの範囲内にあり、最も好ましくは、約−１０または約−１１ボルトである。必要とされる電圧は、真性領域の厚さと共に変化する。この第２の電気パルスはダイオード２の半導体材料を第２の抵抗率状態から第３の抵抗率状態Ｒへ切り替え、第３の状態は第２の状態よりも高い抵抗率を有する。好適な実施形態では、Ｒ状態はメモリセルのデータ状態に対応する。
【００５３】
好ましくは順方向バイアス下、第３の電気パルスを上部導体１６と下部導体１２との間に印加することができる。このパルスは、例えば、約５．５〜約９ボルトの範囲内にあり、好ましくは約６．５ボルトであり、電流は約１０〜約２００マイクロアンペアの範囲内にあり、好ましくは、約５０〜約１００マイクロアンペアの範囲内にある。この第３の電気パルスはダイオード２の半導体材料を第３の抵抗率状態Ｒから第４の抵抗率状態Ｓへ切り替え、第４の状態は第３の状態よりも低い抵抗率を有する。好適な実施形態では、Ｓ状態はメモリセルのデータ状態に対応する。
【００５４】
この再書き込み可能な２状態の実施形態では、Ｒ状態およびＳ状態はデータ状態として検知または読み出される。これら２つの状態間でメモリセルを繰り返し切り替えることができる。例えば、逆バイアス下にあるダイオード２を用いるのが好ましい第４の電気パルスは、ダイオードの半導体材料を第４の抵抗率状態Ｓから第５の抵抗率状態Ｒへ切り替え、第５の抵抗率状態Ｒは、第３の抵抗率状態Ｒとほぼ同じである。順方向バイアス下にあるダイオード２を用いるのが好ましい第４の電気パルスは、ダイオードの半導体材料を第５の抵抗率状態Ｒから第６の抵抗率状態Ｓへ切り替え、第６の抵抗率状態Ｓは第４の抵抗率状態Ｓとほぼ同じであるなどとなる。最初のＶ状態および次のＰ状態へメモリセルを戻すのは困難となることがある。従って、再書き込み可能なメモリセルにおいて、これらの状態をデータ状態として用いることができない。最初のＶ状態からＰ状態へセルを切り替える第１の電気パルスと、Ｐ状態からＲ状態へセルを切り替える第２の電気パルスとを、例えば工場またはテスト施設でメモリアレイがエンドユーザに届く前に、または、販売前に販売業者により実行するのが好ましい。他の実施形態では、最初のＶ状態からＰ状態へセルを切り替える第１の電気パルスだけを、メモリアレイがエンドユーザに届く前に実行するのが好ましい。
【００５５】
図１１から分かるように、図に示される例では、上部導体１６と下部導体１２との間に印加された例えば２Ｖの読み出し電圧下で、１つのデータ状態にある任意のセルと、隣接するデータ状態にある任意のセルとの間、この場合、（約１０〜約５００ナノアンペアの範囲内にある）Ｒデータ状態と（約１．５〜約４．５マイクロアンペアの範囲内にある）Ｓデータ状態において流れる電流の差は少なくとも３倍である。各データ状態に対して選択された範囲に依存して、電流の差を２倍、３倍、４倍またはそれ以上とすることができる。
【００５６】
代替の実施形態では、再書き込み可能なメモリセルを３つ以上のデータ状態間で任意の順に切り替えることができる。順方向または逆バイアス下にあるダイオードを用いてセットまたはリセット遷移を実行することができる。
【００５７】
前述した１回限りプログラム可能な実施形態および再書き込み可能な実施形態では、データ状態が、ダイオードを構成する多結晶または微結晶半導体材料の抵抗率状態に対応することに留意すべきである。本発明の譲受人により所有され、本願明細書において参照により援用されている、Hernerらによる２００６年３月３１日に出願の「Nonvolatile Memory Cell Comprising a Diode and a Resistance-Switching Material」という米国特許出願第１１／３９５，９９５号（特許文献２５）において、データ状態は抵抗率切り替え金属酸化物または窒化物の抵抗率状態に対応しない。
【００５８】
逆バイアスセットおよびリセット
これまでに説明された実施形態に従って形成およびプログラムされたメモリセルのアレイでは、セルが逆バイアスで大電圧を受ける任意のステップは、順方向バイアスステップに比較して漏洩電流を減少させた。
【００５９】
図１２に関して、選択されたセルＳにまたがって１０ボルトが順方向バイアスで印加されると仮定する。（用いられるべき実際の電圧は、セルの構造、ドーパントレベル、真性領域の高さなどを含む多くの要因に依存する。すなわち、１０ボルトは一例にすぎない。）ビット線Ｂ０は１０ボルトにセットされ、ワード線Ｗ０は接地点にセットされている。（ビット線Ｂ０を、選択されたセルＳと共有する）半分選択されたセルＦがダイオードのターンオン電圧よりも低く維持することを確実にするため、ワード線Ｗ１は、ビット線Ｂ０の電圧に比較的近いが、これよりも低くセットされている。例えば、０．７ボルトがセルＦにまたがって印加されるようにワード線Ｗ１を９．３ボルトにセットすることができる。（１つだけのセルＦが示されているが、何百、何千またはそれ以上のセルＦが存在しうる。）これに類似して、（ワード線Ｗ０を、選択されたセルＳと共有する）半分選択されたセルＨがダイオードのターンオン電圧よりも低く維持することを確実にするため、ビット線Ｂ１は、ワード線Ｗ０の電圧に比較的近いが、これよりも高くセットされている。例えば、０．７ボルトがセルＨにまたがって印加されるようにビット線Ｂ１を０．７ボルトにセットすることができる（この場合も、何千ものセルＨが存在しうる）。ワード線Ｗ０またはビット線Ｂ０のどちらも、選択されたセルＳと共有しない選択されていないセルＵは−８．６ボルトを受ける。何百万もの選択されていないセルＵが存在しうるので、このことは、アレイ内に著しく漏洩電流を生じさせる。
【００６０】
図１３には、メモリセルにまたがって大きい逆バイアスを、例えばリセットパルスとして印加する有利なバイアス方式を示す。選択されたセルＳにまたがって−１０ボルトが印加されるように、ビット線Ｂ０は−５ボルトにセットされ、ワード線Ｗ０は５ボルトにセットされている。ダイオードは逆バイアス状態にある。ワード線Ｗ１およびビット線Ｂ１を接地点にセットすることは、半分選択されたセルＦ，Ｈの両方に、これらセルの意図しないセットまたはリセットを生じさせないように充分に低い逆バイアスで−５ボルトをかけることになる。逆バイアスのセットまたはリセットは、ダイオードが逆ブレークダウン状態になる電圧時またはその付近で生じるように一般的に思われる。一般的に、この電圧は、−５ボルトよりも高い。
【００６１】
この方式の場合、選択されていないセルＵにまたがっていかなる電圧も存在せず、結果的に、逆漏洩を生じさせない。同日付で出願され、本願明細書で既に援用されている、例えば、Scheuerlein らによる「Dual Data-Dependent Busses for Coupling Read/Write Circuits to a Memory Array 」という米国特許出願（代理人整理番号：０２３−００５１）（特許文献６）にさらに詳細に記述されているように、結果として、帯域幅を著しく増大させることができる。
【００６２】
図１３のバイアス方式は、一例に過ぎない。多くの他の方式を用いることができることは明らかである。例えば、ビット線Ｂ０を０ボルトに、ワード線Ｗ０を−１０ボルトに、ビット線Ｂ１およびワード線Ｗ１を−５ボルトにそれぞれセットすることができる。選択されたセルＳ、半分選択されたセルＨ，Ｆ、および、選択されていないセルＵにまたがる電圧は図１３の方式の場合と同じである。別の例では、ビット線Ｂ０は接地点に、ワード線Ｗ０は１０ボルトに、ビット線Ｂ１およびワード線Ｗ１は各々５ボルトにそれぞれセットされる。
【００６３】
繰り返しのセットおよびリセット
ダイオードの半導体材料を１つの抵抗率状態から異なる抵抗率状態へ切り替えるため、従って、２つの区別可能なデータ状態間でメモリセルを切り替えるために適切な電気パルスを印加することについてこれまで説明した。実際には、これらセットおよびリセットステップを繰り返し処理とすることができる。
【００６４】
前述したように、隣接するデータ状態にあって読み出し中に流れる電流の差は少なくとも２倍であるのが好ましい。多くの実施形態では、３倍、５倍、１０倍またはそれ以上で分離された電流範囲をデータ状態ごとに確立するのが好ましい。
【００６５】
図１４に関して、前述したように、データ状態Ｖを２ボルトの読み出し電圧時に５ナノアンペア以下の読み出し電流として、データ状態Ｒを約１０〜約５００ナノアンペアの範囲内にある読み出し電流として、データ状態Ｓを約１．５〜約４．５マイクロアンペアの範囲内にある読み出し電流として、データ状態Ｐを、約１０マイクロアンペアを上回る読み出し電流としてそれぞれ定義することができる。当業者に明らかなように、これらは一例に過ぎない。別の実施形態では、例えば、２ボルトの読み出し電圧時に約５ナノアンペア以下の読み出し電流を用いてデータ状態Ｖを、より低い範囲に定義することができる。実際の読み出し電流はセルの特性、アレイの構造、選択された読み出し電圧、および、多くの他の要因と共に変化する。
【００６６】
１回限りプログラム可能なメモリセルがデータ状態Ｐにあると仮定する。逆バイアスの電気パルスはメモリセルに適用されてセルをデータ状態Ｓへ切り替える。しかし、幾つかの例では、電気パルスの印加の後、読み出し電流は所望の範囲内になく、すなわち、ダイオードの半導体材料の抵抗率状態が、意図されていたよりも高いか低いことがある。例えば、電気パルスの印加の後、メモリセルの読み出し電流が、Ｓ状態の電流範囲とＰ状態の電流範囲との間のＱで示されたグラフ上の点にあると仮定する。
【００６７】
電気パルスが印加されてメモリセルを所望のデータ状態へ切り替えた後、メモリセルを読み出して、所望のデータ状態に達したか否かを決定することができる。所望のデータ状態に達しなかった場合、追加のパルスが印加される。例えば、電流Ｑが検知された場合、追加のリセットパルスが印加されて半導体材料の抵抗率を増大させて、読み出し電流を、Ｓデータ状態に対応する範囲内に減少させる。前述したように、このセットパルスを順方向または逆バイアスに印加することができる。１つ以上の追加のパルスは、最初のパルスよりも高い振幅（電圧または電流）、または長いか短いパルス幅を有することができる。追加のセットパルスの後、セルは再度読み出され、次に、読み出し電流が所望の範囲内に入るまで、必要に応じてセットまたはリセットパルスが印加される。
【００６８】
前述したダイオードを含むメモリセルのような２端子装置では、セットまたはリセットをベリファイし、必要に応じて調整するのに読み出すことが特に有利である。ダイオードにまたがって高逆バイアスを印加することはダイオードを損傷することがある。従って、逆バイアス下のダイオードを用いてセットまたはリセットを実行する場合、逆バイアス電圧を最小限に抑えることは有利である。
【００６９】
製造に関して考慮すべき事項
Hernerらによる２００６年６月８日に出願の「Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material 」という米国特許出願第１１／１４８，５３０号（特許文献２６）、およびHernerによる２００４年９月２９日に出願の「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide 」という米国特許出願第１０／９５４，５１０号（特許文献２７）には、適切なケイ化物に隣接するポリシリコンの結晶化がポリシリコンの特性に影響を及ぼすことについて記述されている。これら特許出願は、本発明の譲受人により所有され、本願明細書において参照により援用されている。コバルトケイ化物およびチタンケイ化物のような特定の金属ケイ化物は、シリコンの格子構造にほぼ同じである格子構造を有する。これらケイ化物の１つと接触して非晶質または微結晶シリコンが結晶化される場合、ケイ化物の結晶格子は、結晶化中、シリコンにテンプレートを与える。結果として生じたポリシリコンは高度に秩序化され、その欠陥は比較的低い。この高品質のポリシリコンは、導電率を向上するドーパントでドープされた場合、形成時に比較的高い導電性を有する。
【００７０】
これとは対照的に、良好な格子整合を有するケイ化物を有するシリコンに接触しないで、例えば、著しい格子不整合を有する二酸化ケイ素および窒化チタンのような材料だけと接触して、非晶質または微結晶シリコン材料が結晶化される場合、結果として生じたポリシリコンはさらに多くの欠陥を有し、このようにして結晶化されたドープされたポリシリコンは、形成時にかなり少ない導電性を有する。
【００７１】
本発明の複数の態様では、ダイオードを形成する半導体材料は、２つ以上の抵抗率状態間で切り替えられて、所定の読み出し電圧時にダイオードに流れる電流を変更し、異なる電流（および抵抗率状態）は区別可能なデータ状態に対応する。ケイ化物または結晶化テンプレートを与えない類似の材料と隣接して結晶化されなかった高欠陥のシリコン（または、ゲルマニウムまたはシリコン−ゲルマニウム合金のような他の適切な半導体材料）より形成されたダイオードは最も有利な切り替え動作を呈することが分かった。
【００７２】
特定の理論のいずれによっても制約されることを望まない場合、観測された抵抗率の変化の陰で、しきい値振幅を上回るセットパルスがドーパント原子を、不活性である結晶粒界から、半導体材料の導電率を増大させ抵抗を低下させる結晶の本体へ移動させる１つの可能な機構があると考えられる。これとは対照的に、リセットパルスはドーパント原子を、導電率を低下させ抵抗を増大させる結晶粒界へ戻すことができる。しかし、その上、またはその代わりに、多結晶材料の秩序度の増大および減少のような他の機構が動作していることがある。
【００７３】
適切なケイ化物に隣接して結晶化された極めて低い欠陥のシリコンの抵抗率状態を、半導体材料が高水準の欠陥を有する場合よりも容易に切り替えることができないことが分かった。欠陥の存在、または、多数の結晶粒界の存在は、容易な切り替えを可能にすることがある。好適な実施形態では、ダイオードを形成する多結晶または微結晶材料は、わずかな格子不整合を有する材料に隣接して結晶化されない。わずかな格子不整合は、例えば、約３％以下の格子不整合である。
【００７４】
切り替え動作を真性領域の変化に集中させることができる証拠が示された。切り替え動作は、抵抗器およびｐ−ｎダイオードにも観測され、ｐ−ｉ−ｎダイオードに限定されないが、ｐ−ｉ−ｎダイオードの使用は特に有利であると考えられる。これまで説明した実施形態には、ｐ−ｉ−ｎダイオードが含まれる。しかし、他の実施形態では、その代わりにダイオードを、ほとんどまたは全く真性領域を有しないｐ−ｎダイオードとすることができる。
【００７５】
本発明の好適な実施形態の製造について説明する詳細な例を示す。放棄して以後、本願明細書において参照により援用されている、Hernerらによる２００２年１２月１９日に出願の「An Improved Method for Making High Density Nonvolatile Memory 」という米国特許出願第１０／３２０，４７０号（特許文献２８）からの製造の詳細は、‘５４９出願からの情報と同様に、これら実施形態のダイオードの形成に有用である。本発明の譲受人に譲渡され、本願明細書において参照により援用されている、Hernerらによる２００４年１２月１７日に出願の「Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode」という米国特許出願第１１／０１５，８２４号（特許文献２９）からも有用な情報を導き出すことができる。本発明をあいまいにすることを回避するため、これら特許出願からの詳細のすべてが含まれるとは限らないが、当然のことながら、これら特許出願からのいかなる情報をも排除するものではない。
【００７６】
例
単一メモリレベルの製造を詳細に説明する。さらなるメモリレベルを堆積することができ、各々は、それぞれのメモリレベルよりも下にあるメモリレベルの上にモノリシック的に形成される。この実施形態では、多結晶半導体ダイオードは、切り替え可能なメモリ素子として動作する。
【００７７】
図１５ａに関して、メモリの形成は基板１００から開始する。この基板１００を、当該技術分野で既知であるような任意の半導体基板、例えば、微結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−カーボンのようなＩＶ−ＩＶ化合物、III −Ｖ化合物、II−ＶII化合物、このような基板上のエピタキシャル層、または他の任意の半導体材料とすることができる。基板は、基板内に製造された集積回路を含むことができる。
【００７８】
基板１００上に絶縁層１０２を形成する。絶縁層１０２を、酸化ケイ素、窒化ケイ素、高誘電膜、Ｓｉ−Ｃ−Ｏ−Ｈ膜または他の任意の適切な絶縁材料とすることができる。
【００７９】
基板および絶縁体上に第１の導体２００を形成する。導電層１０６が絶縁層１０２に接着するのに役立つように絶縁層１０２と導電層１０６との間に接着層１０４を含めることができる。覆っている導電層がタングステンである場合、接着層１０４として窒化チタンが好ましい。
【００８０】
堆積すべき次の層は導電層１０６である。導電層１０６は、タングステンのような、当該技術分野において既知である任意の導電材料、または、タンタル、チタン、銅、コバルトまたはそれらの合金を含む他の材料を含むことができる。
【００８１】
導体レールを形成するすべての層が堆積された後、任意の適切なマスキングおよびエッチング処理を用いて、これら層をパターン形成し、エッチングして、図１５ａに断面図で示される、ほぼ同一平面上にあるほぼ平行な導体２００を形成する。一実施形態では、標準の処理技術を用いて、フォトレジストを堆積し、フォトリソグラフィによりパターン形成し、層をエッチングし、次にフォトレジストを除去する。代わりにダマシン法により導体２００を形成することもできる。
【００８２】
次に、導体レール２００上および導体レール２００間に誘電材料１０８を堆積する。誘電材料１０８を、任意の既知の電気的に絶縁された材料、例えば、酸化ケイ素、窒化ケイ素または酸窒化ケイ素とすることができる。好適な実施形態では、誘電材料１０８として二酸化ケイ素が用いられる。
【００８３】
最後に、誘電材料１０８により分離された導体レール２００の上部を露出し、ほぼ平面の表面１０９を残すように導体レール２００の上部上で余分な誘電材料１０８を除去する。図１５ａには、結果として生じた構造体を示す。平面の表面１０９を形成するように、誘電体の過剰充填をこのように除去することは、化学的機械的平坦化（ＣＭＰ）またはエッチバックのような、当該技術分野で既知である任意の処理により実行することができる。有利に用いることができるエッチバック技術が、Raghuramらによる２００４年６月３０日に出願の「Nonselective Unpatterned Etchback to Expose Buried Patterned Features 」という米国特許出願第１０／８８３，４１７号（特許文献３０）に記述されている。この特許出願は、本願明細書において参照により援用されている。この段階で、複数のほぼ平行な第１の導体は基板１００上に第１の高さで形成された。
【００８４】
次に、図１５ｂに関して、完成した導体レール２００上に垂直支柱が形成される。（紙面を節約するため、図１５ｂにおいて基板１００は示されていないが、基板１００の存在は想定される。）導体レールの平坦化の後、障壁層１１０を第１の層として堆積するのが好ましい。窒化タングステン、窒化タンタル、窒化チタンまたはこれらの材料の組み合わせを含む任意の適切な材料を障壁層内に用いることができる。好適な実施形態では、窒化チタンが障壁層として用いられる。障壁層が窒化チタンである場合、前述した接着層と同じように障壁層を堆積することができる。
【００８５】
支柱内にパターン形成される次の半導体材料を堆積する。半導体材料をシリコン、ゲルマニウム、シリコン−ゲルマニウム合金、または他の適切な半導体または半導体合金とすることができる。説明を簡単にするため、シリコンとして半導体材料を説明するが、当然のことながら、当業者は、代わりに他の適切な材料のいずれをも選択することができる。
【００８６】
好適な実施形態では、支柱は半導体接合ダイオードを含む。本願明細書で用いられる接合ダイオードなる用語は、２端子電極を有し、一方の電極においてｐ形であり、他方の電極においてｎ形である半導体材料から製造され、非オーミック伝導性を有する半導体装置を意味する。一例として、ツェナーダイオードのような、接点にｐ形半導体材料およびｎ形半導体材料を有するｐ−ｎダイオードおよびｎ−ｐダイオード、および、（ドープされていない）真性半導体材料がｐ形半導体材料とｎ形半導体材料との間に挿入されたｐ−ｉ−ｎダイオードが挙げられる。
【００８７】
下部の高濃度にドープされた領域１１２を、当該技術分野で既知である任意の堆積およびドープ方法により形成することができる。シリコンを堆積し、次にドープすることができるが、シリコンの堆積中、ｎ形ドーパント原子、例えばリンを供給するドナーガスを流すことによりその場でドープするのが好ましい。高濃度にドープされた領域１１２の厚さは、約１００〜約８００オングストロームの範囲内にあるのが好ましい。
【００８８】
当該技術分野において既知である任意の方法により真性層１１４を形成することができる。層１１４を、シリコン、ゲルマニウム、または、シリコンまたはゲルマニウムの任意の合金とすることができ、層１１４は、約１，１００〜約３，３００オングストロームの範囲内にあり、好ましくは約２，０００オングストロームである厚さを有する。
【００８９】
図１５ｂに関して、堆積されたばかりの半導体層１１４，１１２を、それらの下にある障壁層１１０と一緒にパターン形成し、エッチングして支柱３００を形成する。各支柱３００が導体２００の上部上に形成されるように、支柱３００は、下にある導体２００とほぼ同じピッチと、ほぼ同じ幅とを有する必要がある。多少の不整合を許容することができる。
【００９０】
任意の適切なマスキングおよびエッチング処理を用いて支柱３００を形成することができる。例えば、フォトレジストを堆積し、標準のフォトリソグラフィ技術を用いてパターン形成し、かつエッチングし、次にフォトレジストを除去することができる。あるいは、上面に下部反射防止膜（ＢＡＲＣ）を有する半導体層の積層体の上部上に、他の何らかの材料、例えば二酸化ケイ素のハードマスクを形成し、次に、パターン形成し、エッチングすることができる。これに類似して、誘電性反射防止膜（ＤＡＲＣ）をハードマスクとして用いることもできる。
【００９１】
本発明の譲受人により所有され、本願明細書において援用されている、Chenによる２００３年１２月５日に出願の「Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting」という米国特許出願第１０／７２８，４３６号（特許文献３１）、またはChenによる２００４年４月１日に出願の「Photomask Features with Chromeless Nonprinting Phase Shifting Window」という米国特許出願第１０／８１５，３１２号（特許文献３２）に記述されたフォトリソグラフィ技術を、本発明に従ってメモリアレイを形成するのに用いられる任意のフォトリソグラフィステップを実行するのに有利に用いることができる。
【００９２】
半導体支柱３００間の空隙を充填するように半導体支柱３００上および半導体支柱３００間に誘電材料１０８を堆積する。誘電材料１０８を、任意の既知の電気的に絶縁された材料、例えば、酸化ケイ素、窒化ケイ素または酸窒化ケイ素とすることができる。好適な実施形態では、絶縁材料として二酸化ケイ素が用いられる。
【００９３】
次に、誘電材料１０８により分離された支柱３００の上部を露出し、ほぼ平面の表面を残すように支柱３００の上面上の誘電材料を除去する。誘電体の過剰充填をこのように除去することは、ＣＭＰまたはエッチバックのような、当該技術分野で既知である任意の処理により実行することができる。ＣＭＰまたはエッチバックの後、イオン注入を実行して、ｐ形の高濃度にドープされた上部領域１１６を形成する。ｐ形ドーパントをホウ素またはＢＣｌ3とするのが好ましい。この注入ステップはダイオード１１１の形成を完成する。結果として生じた構造体を図１５ｂに示す。形成されたばかりのダイオードでは、下部の高濃度にドープされた領域１１２はｎ形であり、その一方で、高濃度にドープされた領域１１６はｐ形である。極性を逆にすることができることは明らかである。
【００９４】
図１５ｃに関して、次に、高濃度にドープされた領域１１６の各々の上面上に誘電性破断アンチヒューズ層１１８を形成する。アンチヒューズ１１８を、その下にあるシリコンを例えば約６００度で高速熱アニールにおいて酸化させることにより形成された二酸化ケイ素層とするのが好ましい。アンチヒューズ１１８の厚さを約２０オングストロームとすることができる。あるいは、アンチヒューズ１１８を堆積することができる。
【００９５】
下部導体２００と同じように、例えば、窒化チタンとするのが好ましい接着層１２０と、タングステンとするのが好ましい導電層１２２とを堆積することにより上部導体４００を形成することができる。次に、任意の適切なマスキングおよびエッチング技術を用いて導電層１２２および接着層１２０をパターン形成し、エッチングして、図１５ｃの左から右へページ全体にわたって延在するように示される、ほぼ同一平面上にあるほぼ平行な導体４００を形成する。好適な実施形態では、標準の処理技術を用いて、フォトレジストを堆積し、フォトリソグラフィによりパターン形成し、かつ層をエッチングし、次にフォトレジストを除去する。
【００９６】
次に、導体レール４００上および導体レール４００間に誘電材料（図示せず）を堆積する。誘電材料を、任意の既知の電気的に絶縁された材料、例えば、酸化ケイ素、窒化ケイ素または酸窒化ケイ素とすることができる。好適な実施形態では、この誘電材料として酸化ケイ素が用いられる。
【００９７】
第１のメモリレベルの形成を説明した。この第１のメモリレベル上にさらなるメモリレベルを形成してモノリシックな３次元メモリアレイを形成することができる。幾つかの実施形態では、メモリレベル間で導体を共有することができる。すなわち、上部導体４００は次のメモリレベルの下部導体として動作する。他の実施形態では、図１５ｃの第１のメモリレベル上にレベル間誘電体（図示せず）を形成し、その表面を平坦化し、導体が共有されることなしに、この平坦化レベル間誘電体上に第２のメモリレベルの構築を開始する。
【００９８】
モノリシックな３次元メモリアレイとは、介在する基板なしに複数のメモリレベルがウェハのような単一基板上に形成されたメモリアレイのことである。１つのメモリレベルを形成する層を１つ以上の既存のレベルの層上に直接堆積または成長させることができる。これとは対照的に、Leedy による「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献３３）でのように、積層されたメモリは、分離した基板上にメモリレベルを形成し、メモリレベルを互いの上に接着することにより構成されている。基板を薄くするか、または、結合前にメモリレベルから除去することができるが、分離した基板上にメモリレベルが最初に形成されるので、このようなメモリは本当のモノリシックな３次元メモリアレイではない。
【００９９】
基板上に形成されたモノリシックな３次元メモリアレイは、少なくとも、基板上に第１の高さで形成された第１のメモリレベルと、第１の高さとは異なる第２の高さで形成された第２のメモリレベルとを含む。このようなマルチレベルアレイ内の基板上に３つ、４つ、８つまたは任意数のメモリレベルを形成することができる。
【０１００】
ダマシン構造を用いて導体が形成される類似のアレイを形成する代替の方法が、Radigan らによる２００６年５月３１日に出願の「Conductive Hard Mask to Protect Patterned Features During Trench Etch 」という米国特許出願第１１／４４４，９３６号（特許文献３４）に記述されている。この特許出願は、本発明の譲受人に譲渡され、本願明細書において参照により援用されている。Radigan らによる方法を代わりに用いて、本発明に従ってアレイを形成することができる。
【０１０１】
代替の実施形態
既に説明された実施形態に加えて、多結晶または微結晶半導体材料の抵抗率状態に記憶されたデータ状態を有するメモリセルに対する多くの代替の実施形態が可能であり、本発明の範囲に含まれる。少数の他の可能な実施形態について説明するが、この説明はすべてを網羅することができず、包括的なものではない。
【０１０２】
図１６には、ダイオード１１１と直列に形成された切り替え可能なメモリ素子１１７を示す。切り替え可能なメモリ素子１１７は、前述したように電気パルスを用いて抵抗率状態間で切り替えられる半導体材料から形成されている。ダイオードの半導体材料が極めて少ない欠陥であり、ほとんどまたは全く切り替え動作を呈しないように、前述したように結晶化テンプレートを与えるコバルトケイ化物のようなケイ化物に隣接してダイオードを結晶化するのが好ましい。切り替え可能なメモリ素子１１７をドープするのが好ましく、上部の高濃度にドープされた領域１１６と同じ導電形にドープする必要がある。この装置を製造する方法が、‘１６７出願に記述されている。
【０１０３】
詳細な製造方法を本願明細書で説明してきたが、同様の構造を形成する任意の他の方法を用いることもでき、その一方で、これらの結果を本発明の範囲に含むことも可能である。
【０１０４】
前述した詳細な説明は、本発明が取ることができる多くの形態のほんのわずかを説明したにすぎない。このため、この詳細な説明は例示であって、本発明はこれらに限定されるものではない。すべての等価物を含む特許請求の範囲のみが本発明の範囲を定義する。
【図面の簡単な説明】
【０１０５】
【図１】メモリアレイにおいてメモリセル間に電気的分離を必要とすることを示す回路図である。
【図２】本発明の好適な実施形態に従って形成された多状態または再書き込み可能なメモリセルを示す斜視図である。
【図３】図２のメモリセルを含むメモリレベルの一部を示す斜視図である。
【図４】ダイオードにまたがる逆バイアスの電圧が増大するにつれて、本発明のメモリセルに対する読み出し電流の変化を示すグラフである。
【図５】Ｖ状態からＰ状態へ、Ｐ状態からＲ状態へ、そして、Ｒ状態からＳ状態へ変更されたメモリセルを示す確率プロットである。
【図６】Ｖ状態からＰ状態へ、Ｐ状態からＳ状態へ、そして、Ｓ状態からＲ状態へ変更されたメモリセルを示す確率プロットである。
【図７】Ｖ状態からＲ状態へ、Ｒ状態からＳ状態へ、そして、Ｓ状態からＰ状態へ変更されたメモリセルを示す確率プロットである。
【図８】本発明の実施形態に用いることができる垂直に方向付けられたｐ−ｉ−ｐダイオードを示す斜視図である。
【図９】Ｖ状態からＰ状態へ、そして、Ｐ状態からＭ状態へ変更されたメモリセルを示す確率プロットである。
【図１０】本発明の好適な実施形態に従って形成された多状態または再書き込み可能なメモリセルを示す斜視図である。
【図１１】Ｖ状態からＰ状態へ、Ｐ状態からＲ状態へ、そして、Ｒ状態からＳ状態へ変更され、次に、Ｓ状態とＲ状態との間で繰り返し変更されたメモリセルを示す確率プロットである。
【図１２】順方向バイアスにＳセルをバイアスするバイアス方式を示す回路図である。
【図１３】逆バイアスにＳセルをバイアスするバイアス方式を示す回路図である。
【図１４】セルをあるデータ状態に移す繰り返しの読み出し−ベリファイ−書き込みサイクルを示す図である。
【図１５ａ】本発明の一実施形態に従って形成されたメモリレベルの形成中の段階を示す断面図である。
【図１５ｂ】本発明の一実施形態に従って形成されたメモリレベルの形成中の段階を示す断面図である。
【図１５ｃ】本発明の一実施形態に従って形成されたメモリレベルの形成中の段階を示す断面図である。
【図１６】本発明の代替の実施形態に用いることができるダイオードおよび抵抗性切り替え素子を示す断面図である。
【図１】
2009510664.tif 000003
【図２】
2009510664.tif 000004
【図３】
2009510664.tif 000005
【図４】
2009510664.tif 000006
【図５】
2009510664.tif 000007
【図６】
2009510664.tif 000008
【図７】
2009510664.tif 000009
【図８】
2009510664.tif 000010
【図９】
2009510664.tif 000011
【図１０】
2009510664.tif 000012
【図１１】
2009510664.tif 000013
【図１２】
2009510664.tif 000014
【図１３】
2009510664.tif 000015
【図１４】
2009510664.tif 000016
【図１５ａ】
2009510664.tif 000017
【図１５ｂ】
2009510664.tif 000018
【図１５ｃ】
2009510664.tif 000019
【図１６】
2009510664.tif 000020
【国際調査報告】
2009510664.tif 000021
2009510664.tif 000022
2009510664.tif 000023