(57)【要約】  粒子または他のビーム等のビームをブランキングする粒子ビームリソグラフィシステム及び方法。該システムは、第１の周波数におけるマスタークロック信号を、第２の周波数における整数値Ｎ個の波形に変換するように適合された周波数分割器と、固定しきい値基準信号を提供するように適合された基準デバイスと、Ｎ個のデータのセットを提供するように適合されたシーケンサと、各波形のためのブランキング信号を生成する、各波形のための波形ブランキング回路と、各ブランキング回路からの各ブランキング信号を合成する論理回路と、を含むことができる。該ブランキング回路は、該シーケンサからＮ個のデータのセットのうちの１つを受取り、および可変しきい値基準信号を生成するように適合されたディジタル／アナログコンバータと、該波形、固定しきい値基準信号及び可変しきい値基準信号のうちの１つを受取り、ブランキング信号を生成するように適合されたウィンドウコンパレータと、を含むことができる。【選択図】  図２
2009510609.tif 000002
【特許請求の範囲】
【請求項１】
第１の周波数におけるマスタークロック信号を、第２の周波数における整数値Ｎ個の波形に変換するように適合された周波数分割器と、
固定しきい値基準信号を提供するように適合された基準デバイスと、
Ｎ個のデータのセットを提供するように適合されたシーケンサと、
前記波形の各々のための波形ブランキング回路であって、前記シーケンサからＮ個のデータのセットのうちの１つを受取り、および可変しきい値基準信号を生成するように適合されたディジタル／アナログコンバータ、前記波形、固定しきい値基準信号及び可変しきい値基準信号のうちの１つを受取り、ブランキング信号を生成するように適合されたウィンドウコンパレータを含む、前記波形ブランキング回路と、
前記波形ブランキング回路の各々からの各ブランキング信号を合成する論理回路と、
を備える、ビームブランカドライバシステム。
【請求項２】
前記マスタークロック信号の周波数が少なくとも４００ＭＨｚである、請求項１に記載のシステム。
【請求項３】
前記第２の周波数が、Ｎで割った前記第１の周波数に等しい、請求項１に記載のシステム。
【請求項４】
前記波形間の位相差が２π／Ｎである、請求項１に記載のシステム。
【請求項５】
前記各波形ブランキング回路がバンドパスフィルタを含む、請求項１に記載のシステム。
【請求項６】
前記波形が正弦波形である、請求項１に記載のシステム。
【請求項７】
前記波形がランプ波形である、請求項１に記載のシステム。
【請求項８】
前記基準デバイスがＤＣ電圧ジェネレータである、請求項１に記載のシステム。
【請求項９】
前記ディジタル／アナログコンバータが、少なくとも１０の入力ビットを含む、請求項１に記載のシステム。
【請求項１０】
周波数ｆにおいてクロックを有する粒子ビームカラムのためのブランキング信号ラインを生成する方法であって、
各々が周波数ｆ／Ｎを有する整数値Ｎ個の波形を生成するステップと、
固定しきい値基準信号を生成するステップと、
前記波形の各々のための可変しきい値基準信号を生成するステップと、
前記波形、固定しきい値基準信号及び前記特定の波形のための可変しきい値基準信号を用いて、前記波形の各々のためのブランキング信号を作成するステップと、
前記波形の各々のためのブランキング信号を合成して、前記ブランキング信号ラインを作成するステップと、
を備える方法。
【請求項１１】
前記周波数ｆが少なくとも４００ＭＨｚである、請求項１０に記載の方法。
【請求項１２】
前記波形間の位相差が２π／Ｎである、請求項１０に記載の方法。
【請求項１３】
前記ブランキング信号を作成するステップが、前記波形の値が、前記可変しきい値基準信号を超えて増加した場合に、前記ブランキング信号をロウ状態に変化させる工程を含む、請求項１０に記載の方法。
【請求項１４】
前記ブランキング信号を作成するステップが、前記波形の値が、前記固定しきい値基準信号を超えて増加した場合に、前記ブランキング信号をハイ状態に変化させる工程を含む、請求項１３に記載の方法。
【請求項１５】
前記ブランキング信号のロウ状態が、前記ビームカラムの曝露時間に相当する、請求項１３に記載の方法。
【請求項１６】
前記波形が正弦波形である、請求項１０に記載の方法。
【請求項１７】
前記波形がランプ波形である、請求項１０に記載の方法。
【請求項１８】
前記ブランキング信号ラインが、周波数ｆを有する、請求項１０に記載の方法。
【請求項１９】
周波数ｆにおいてクロックを有する粒子ビームカラムのためのブランキング信号ラインを生成するシステムであって、
各々が周波数ｆ／Ｎを有する整数値Ｎ個の波形を生成する手段と、
固定しきい値基準信号を生成する手段と、
前記波形の各々のための可変しきい値基準信号を生成する手段と、
前記波形、固定しきい値基準信号及び前記特定の波形のための可変しきい値基準信号を用いて、前記波形の各々のためのブランキング信号を作成する手段と、
前記波形の各々のためのブランキング信号を合成して、前記ブランキング信号ラインを作成する手段と、
を備えるシステム。
【請求項２０】
前記周波数が、少なくとも４００ＭＨｚである、請求項１９に記載のシステム。
【請求項２１】
前記波形間の位相差が２π／Ｎである、請求項１９に記載のシステム。
【請求項２２】
前記ブランキング信号を作成する手段が、前記波形の値が前記可変しきい値基準信号を超えて増加した場合に、前記ブランキング信号をロウ状態に変化させる手段を含む、請求項１９に記載のシステム。
【請求項２３】
前記ブランキング信号を作成する手段が、前記波形の値が前記固定しきい値基準信号を超えて増加した場合に、前記ブランキング信号をハイ状態に変化させる手段を含む、請求項２１に記載のシステム。
【請求項２４】
前記ブランキング信号のロウ状態が、前記ビームカラムの曝露時間に相当する、請求項２１に記載のシステム。
【請求項２５】
前記波形が正弦波形である、請求項１９に記載のシステム。
【請求項２６】
前記波形がランプ波形である、請求項１９に記載のシステム。
【請求項２７】
前記ブランキング信号ラインが周波数ｆを有する、請求項１９に記載のシステム。
【発明の詳細な説明】
【発明の背景】
【０００１】
発明の分野
[0001]本発明は、一般に、粒子または他のビーム等のビームのためのブランカドライバシステム及び方法に関する。本発明は、より具体的には、粒子ビームリソグラフィ等のシステムに用いることのできるブランカドライバシステム及び方法に関する。
【０００２】
背景技術
[0002]この項に開示された背景技術が法的に従来技術を構成するということではない。
【０００３】
[0003]粒子ビームをベースとするパターン書込みシステムにおいて、書込みプロセスは、サンプルを該ビームにさらすことを伴う。該ビームをブランキングするメカニズムは、該サンプルがビームにさらされないことを要する状況のために組み込まれる。該書込みプロセスは、典型的には、マスタークロックに同期された連続的な曝露インターバルのシーケンスを実行することを伴う。該曝露インターバルの各々の間に、該ビームは、プログラム可能な期間、ブランキングまたは曝露することができる。高精度の書込みパターンを確保するために、各インターバル内の曝露時間の正確な、高分解能の制御が必要である。典型的には、そのようなタイミング制御回路を実施するために、適切な論理回路と組み合わされた高分解能遅延ラインが用いられる。しかし、このアプローチは、そのようなデバイスに付随する固有の非同期遅延を克服すること、ならびに、このような実施を、中高速のクロック速度、例えば、１ＧＨｚ程度のマスタークロック周波数に合わせて調整する限定された能力等のいくつかの不利な点を有する。
【０００４】
[0004]固定のインターバルタイミングを具備するシステムにおける可変幅パルスは、その期間が、固定インターバル期間よりもかなり短い高周波クロックを、あるカウンタ論理と共に用いることによって、生成することができる。該論理は、プログラム可能な高周波クロックの期間の数に等しい幅の出力パルスを提供するようにプログラムすることができる。このアプローチは、４００ＧＨｚの高周波クロックが必要になり、また、それは実用的ではないため、例えば、２．５ピコ秒のタイミング分解能等のタイミング分解能を実現するために、高分解能パルス幅制御に拡大適用できない。
【０００５】
[0005]より高い周波数において、遅延ラインは、典型的には、あるゲート論理と共に用いられる。基準曝露クロックは、それ自体の遅延バージョンと組合わせて、可変幅パルスを生成することができる。遅延ラインの使用の典型的な実施例を図１に示す。
【０００６】
[0006]１０ピコ秒ステップ程度の分解能を具備する市販のプログラム可能な遅延ラインが入手可能である。しかし、このアプローチについては、いくつかの問題がある。
【０００７】
[0007]パターン書込み機器においては、連続的な曝露時間は、独立して可変である。したがって、上述のように用いられるプログラム可能な遅延ラインデバイスは、曝露クロックの間に再プログラムしなければならない。このプログラミングプロセスに関連する様々なタイミング事項（設定、保持及び数ナノ秒の伝播遅延）を考察すると、単一の遅延ラインは、連続的なクロックサイクル上でプログラム可能な遅延を任意に生成するのに用いることができないことが明らかである。すなわち、「ピンポン」アプローチは、代替の遅延ラインの間で切り替える適切な論理と共に用いなければならない。さらに、必要な追加的遅延ラインの数は、曝露クロック期間と比較した該デバイスを介した絶対遅延に依存する。
【０００８】
[0008]１０ピコ秒の分解能は、次世代の高速マスク書込み機器に必要な曝露タイミング制御のレベルを実現するには不十分である。例えば、曝露クロック期間が２．５ナノ秒であり、連続的曝露の間の最小ブランキングインターバルが２０％である場合には、０．５ナノ秒が留保され、典型的な最新の遅延ラインを用いた曝露制御の分解能は、２００分の１または０．５％に等しい、１０ピコ秒／２．０ナノ秒になる。次世代の高速マスク書込み機器の場合の性能目標は、これが不十分であることを示している。
【０００９】
[0009]典型的な遅延ラインデバイスを介した最小絶対遅延は、数ナノ秒程度である。マスター曝露クロックを具備する同期システムにおいては、該デバイスを介したこの非同期最小遅延を補正するために、特別なタイミング調節を行わなければならない。さらに、多数の遅延ラインデバイスが必要な場合には、上述したように、部品間のスキューを修正しなければならない。
【００１０】
[0010]可変パルス幅を生成するためには（図１）、ある信号の前縁と別信号の立下りを組み合わせるためにゲート論理が必要であるため、出力パルス幅は、組み合わせる前に通る２つの異なる経路の間のタイミングジッタの影響を受けやすい。
【００１１】
[0011]次世代のビームリソグラフィデバイスのフラッシュレートを増加させた場合に、粒子ビームカラムのビームのためのブランキング信号を生成する際には、問題が存在する。これらの困難を克服するためのブランキング回路を作成するシステム及び方法が必要である。
【００１２】
[0012]本発明の特徴および該特徴を実現する方法は、添付図面と併せて本発明の特定の実施形態の以下の説明を参照すれば、明らかになり、また、本発明自体は良く理解される。
【発明の特定の実施形態の説明】
【００１３】
[0017]本明細書において、図面に一般的に説明されかつ図示されている実施形態の構成要素を、種々の異なる構成で配置及び設計することができることは、容易に理解されるであろう。従って、図面に示されているような本発明のシステム、構成要素及び方法の実施形態の以下のより詳細な説明は、特許請求されているような本発明の範囲を限定することを意図されておらず、単に、本発明の実施形態を表す。
【００１４】
[0018]粒子または他のビーム等のビームをブランキングするためのシステム及び方法が開示される。本発明の実施形態によれば、開示されたブランカ回路は、第１の周波数におけるマスタークロック信号を、第２の周波数における整数値Ｎ個の波形に変換するように適合された周波数分割器と、固定しきい値基準信号を提供するように適合された基準デバイスと、データのＮ個のセットを提供するように適合されたシーケンサと、各波形のためのブランキング信号を生成する、各波形のための波形ブランキング回路と、各波形ブランキング回路からの各ブランキング信号を合成する論理回路と、を含むことができる。該波形ブランキング回路は、該シーケンサからＮ個のデータのセットのうちの１つを受取り、および可変しきい値基準信号を生成するように適合されたディジタル／アナログコンバータと、該波形、固定しきい値基準信号及び可変しきい値基準信号のうちの１つを受取り、ブランキング信号を生成するように適合されたウィンドウコンパレータと、を含むことができる。
【００１５】
[0019]本発明の開示された別の実施形態によれば、各々が周波数ｆ／Ｎを有する整数値Ｎ個の波形を生成することと、固定しきい値基準信号を生成することと、該波形の各々のための可変しきい値基準信号を生成することと、特定の波形、固定しきい値基準信号及び該特定の波形のための可変しきい値基準信号を用いて、各波形のためのブランキング信号を作成することと、該波形の各々のためのブランキング信号を合成して該ブランキング信号ラインを作成することとを備える、周波数ｆにおいてクロックを有する粒子ビームカラムのためのブランキング信号ラインを生成する方法が提供される。
【００１６】
[0020]本発明の開示された実施形態の別の態様によれば、各々が周波数ｆ／Ｎを有する整数値Ｎ個の波形を生成する手段と、固定しきい値基準信号を生成する手段と、該波形の各々のための可変しきい値基準信号を生成する手段と、該波形、固定しきい値基準信号及び該特定の波形のための可変しきい値基準信号を用いて、該波形の各々のためのブランキング信号を作成する手段と、該波形の各々のためのブランキング信号を合成して該ブランキング信号ラインを作成する手段とを備える、周波数ｆにおいてクロックを有する粒子ビームカラムのためのブランキング信号ラインを生成するシステムが提供される。
【００１７】
[0021]図２を参照すると、ブランキング回路の実施形態が示されている。ブランキング回路１０は、波形作成デバイス１２と、シーケンサ１４と、固定しきい値基準信号を提供するＤＣ電圧基準ジェネレータ１６と、複数のバンドパスフィルタ１８と、複数の可変しきい値基準信号を生成する複数のディジタル／アナログコンバータ（ＤＡＣ）２０と、複数のウィンドウコンパレータ２２と、論理デバイス２４と、を含むことができる。
【００１８】
[0022]波形作成デバイス１２は、周波数ｆを有するマスター曝露クロックを用いて、整数値Ｎ個の波形を生成することができる。マスター曝露クロック周波数ｆは、出力パルスが生成される速度とすることができる。該波形の各々の周波数は、ｆ／Ｎとすることができる。該波形は、位相差２π／Ｎだけ互いに遅らせることができ、その結果、個々の波形は、それぞれ、２π／Ｎ、２＊２π／Ｎ、…（Ｎ−１）＊２π／Ｎという位相遅延を有することができる。これらの波形は、φ１（Clock／Ｎ）…φＮ（Clock／Ｎ）として示されている。
【００１９】
[0023]シーケンサ１４は、ディジタルパルスタイミングデータを、クロック速度ｆ／ＮでＤＡＣ２０の各々に提供することができる。該データは、可変しきい値基準信号の各々のための値を収容することができ、各可変しきい値基準信号を、その基準信号としての使用の前に定めることができるように時期を選ぶことができる。
【００２０】
[0024]Ｎ個の波形の各々は、バンドパスフィルタ１８のうちの１つ、ＤＡＣ２０のうちの１つ、およびウィンドウコンパレータ回路２２のうちの１つを含むことができる波形ブランキング回路を含むことができる。バンドパスフィルタ１８は、周波数ｆ／Ｎのクリーンな正弦波形を生成するのに用いることができる。ＤＡＣ２０は、ｆ／Ｎのクロック速度でディジタルパルスタイミングデータを受取り、それによって、可変同期電圧しきい値を生成することができる。ウィンドウコンパレータ回路２２は、その間に、クリーンな正弦波形の瞬時電圧レベルが、該ＤＡＣの出力における電圧、すなわち、可変しきい値を超えるが、該電圧基準、すなわち、該固定しきい値未満であるときのためのパルスまたはブランキング信号を生成することができる。
【００２１】
[0025]論理デバイス２４は、Ｎ個の波形ブランキング回路の各々からの個々のパルスまたはブランキング信号を、マスタークロック周波数ｆの総計速度でパルスを提供する出力ストリームに合成することができる。これらのパルスは、ビームカラムのための曝露時間を規定することができる。連続するパルス間の任意の最小ブランキングインターバルを規定してもよい。
【００２２】
[0026]図３を参照すると、図２のブランキング回路の場合のタイミング図が示されている。正弦波形φ１は、ＤＣ電圧基準ジェネレータによって提供される上限値ＶＦｉｘｅｄ＿ＴｈｒｅｓｈｏｌｄとＤＡＣ２０によって波形φ１に提供される下限値Ｖｖａｒｉａｂｌｅ＿Ｔｈｒｅｓｈｏｌｄを具備する高速ウィンドウコンパレータに印加することができる。中間信号Ｂｌａｎｋ（φ）は、正弦波形φ１が、可変しきい値電圧を超えたが、固定しきい値電圧未満である場合に、ロウ状態に移行することができる。中間信号Ｂｌａｎｋ（φ）は正弦波形φ１が固定しきい値電圧を超えた場合に、ハイ状態に移行することができる。正弦波形φ１が固定しきい値電圧を超えた後のある時点で、波形φ１の場合の可変しきい値は、新たな値に変えて安定させることができ、波形φ２、φ３及びφ４の場合のブランクパルスを同様の回路によって生成することができる。このようにして、所望の値に達するための可変しきい値ＤＡＣに対する整定時間要件は、（Ｎ−１）／ｆに延ばすことができることに留意する。その結果、次のＢｌａｎｋ（φ１）信号を生成することができる。出力論理は、信号Ｂｌａｎｋ（φ１）、Ｂｌａｎｋ（φ２）、Ｂｌａｎｋ（φ３）及びＢｌａｎｋ（φ４）を合成して、図に示すような出力信号Ｂｌａｎｋを生成することができる。
【００２３】
[0027]以下の検討では、図２の回路の場合の達成可能なタイミング分解能を計算する。正弦波形は非線形であるため、ＤＡＣ値（ΔＶ）の漸進的変化に対する微分タイミング分解能（ΔＶ）は、達成可能なＤＡＣ値の範囲で変化する可能性がある。最悪のケースのタイミング分解能は、正弦波の傾斜が最小のときに生じる。従って、達成可能な最悪のケースのタイミング分解能（ΔＴｍａｘ）は、最小しきい値振幅と、最小しきい値プラス１最下位ビット（ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ；ＬＳＢ）との間の時間差を計算することによって決めることができる。
【００２４】
[0028]正弦波形の場合の関連のある角度情報のための計算は、次のようになる。
・波形間の位相遅延は、２π／Ｎラジアンである。
・最小ブランキングインターバルが与えられない場合、所与の正弦波形の場合のタイミング制御に用いられるアクティブ部は、−π／Ｎ〜＋π／Ｎである。
・最小ブランキングインターバルを、連続するパルス間に与えられるようにする場合、アクティブに利用することができるクロック期間の割合を変数Ａで示すことにする。例えば、最小ブランキングインターバルが２０％である場合、出力期間のアクティブ部は８０％であり、Ａ＝０．８である。
・その結果、所与の正弦波形のアクティブ部は、−Ａπ／Ｎ〜＋Ａπ／Ｎである。
【００２５】
[0029]最小及び最大しきい値に対応する振幅の計算、および可変しきい値ＤＡＣの１ＬＳＢの振幅は、次のようになる。
・最小しきい値の場合の振幅＝ｓｉｎ（−Ａπ／Ｎ）
・最大しきい値の場合の振幅＝ｓｉｎ（＋Ａπ／Ｎ）
・ｎビットの分解能を具備する可変しきい値ＤＡＣの場合、１ＬＳＢの振幅は、
【００２６】
【数１】
2009510609.tif 000003
【００２７】
で与えられる。
【００２８】
[0030]次に、最悪のケースのタイミング分解能ΔＴｍａｘを見つけるための（最大しきい値）と（最小しきい値＋１ＬＳＢ）の間の角度の変位の計算は、次のようになる。
・最小しきい値に相当する角度変位＝ωｔ１およびωｔ１＝−Ａπ／Ｎラジアン
・可変しきい値ＤＡＣの（最小しきい値振幅プラス１ＬＳＢ）に相当する角度変位は、
【００２９】
【数２】
2009510609.tif 000004
【００３０】
である。
・その結果、上記の方程式からωｔ１を減じると、
【００３１】
【数３】
2009510609.tif 000005
【００３２】
になる。
・ω＝２πｆ／Ｎの場合の減算は、次の方程式になる。
【００３３】
【数４】
2009510609.tif 000006
【００３４】
[0031]実施例としては、以下のケースについて；
・正弦波振幅                    ±１
・マスタークロック周波数：      ４００ＭＨｚ
・除数                          ４
・最小ブランキングインターバル  ２０％
・可変しきい値ＤＡＣ分解能      １０ビット
[0032]この実施例の場合の最悪のケースのタイミング分解能は、以下のように与えられる。
【００３５】
【数５】
2009510609.tif 000007
【００３６】
＝２．２６ピコ秒
[0033]この最悪のケースのタイミング分解能を用いると、この実施例を用いた曝露制御の最悪のケースの分解能は、２．２６ピコ秒／２．０ナノ秒、または約０．１％になる。
【００３７】
[0034]可変しきい値ＤＡＣの１ＬＳＢの振幅感度は、フルスケール正弦波振幅の１／２ｎになる。そのため、全体の信号対雑音比（ＳＮＲ）要件は、２ｎ：１程度になる。
【００３８】
[0035]ΔＴｍａｘ＝２．２６ピコ秒の場合に与えられた実施例の考察は、ｎ＝１０のＤＡＣに対して実現することができる。回路雑音を１／２ＬＳＢ未満にする要件を設定すると、必要なＳＮＲは、２０４８：１に等しい。固定電圧基準は、激しくローパスフィルタリングすることができるＤＣ電圧とすることができ、可変しきい値ＤＡＣ出力は、約ｆ／Ｎでフィルタリングすることができ、および正弦波形に印加されるバンドパスフィルタの通過帯域は、最小限に保つことができるため、この信号対雑音比を実現することができる。
【００３９】
[0036]雑音に対する相対不感度がジッタ性能に与える利点に加えて、本概念は、回路ジッタに対する出力タイミング感度を低減する別の手段を提供することができる。マスター曝露クロック周波数ｆに対して、Ｎ個の波形φ１、…φＮの間には、小さいがある程度の相対的タイミングジッタがある可能性がある。波形φＮがある長期のタイミングジッタにより、マスター曝露クロックに対してタイミング変位を有する場合には、結果として生じるブランキングパルスの前縁及び立下りは、この量だけオフセットされる可能性があることに留意する。従って、曝露インターバル内での結果として生じる出力パルスの絶対変位は、このジッタの結果としてずれる可能性があるが、曝露時間を制御するため最重要であるパルス幅は、変化しない。１クロック位相の間の時間わたる短期のジッタは、小さくてもよい。
【００４０】
[0037]上述したように、所望の値に達するための可変しきい値ＤＡＣに対する整定時間要件は、（Ｎ−１）／ｆに延ばすことができる。例えば、ｆ＝４００ＭＨｚおよびＮ＝４の場合には、ｔｓｅｔｔｌｉｎｇ＝７．５ナノ秒である。この整定時間は、いくつかの市販のＤＡＣ、例えば、（ａ）Ｒｏｃｋｗｅｌｌ  Ｓｃｉｅｎｔｉｆｉｃ  ＲＤＡ０１２、１２−ｂｉｔ  １ＧＳ／ｓ  ＤＡＣ；（ｂ）Ｆｕｊｉｔｓｕ  ＭＢ８６０６４、１４−ｂｉｔ、１ＧＳ／ｓ  ＤＡＣ；（ｃ）Ｅｕｖｉｓ  ＤＡ６０１、１２−ｂｉｔ  ２  ＧＳＰＳ  ＤＡＣ；（ｄ）ＴｅｌＡｓｉｃ  ＴＣ２４０１１４−ｂｉｔ、１ＧＳＰＳ  ＤＡＣによって実現することができ、これらのＤＡＣの各々は、サブナノ秒の整定時間を有する。
【００４１】
[0038]整数または除数Ｎを増加させることにより、より高い周波数のクロックまたは曝露率をサポートすることができ、それによって、各チャネルを市販の構成要素によって確実に実現可能なままにするための個々のサブ回路チャネルに対する性能要件を低減することが想定されている。可変しきい値ＤＡＣの分解能は、タイミング制御においてより良い分解能を提供できるように変化させることができる。連続的な曝露間の最小ブランキング時間も変えることができる。ランプ波形または他の良く制御された波形を、正弦波の代わりに用いてもよい。共通の固定しきい値電圧をＮ個全てのチャネルに印加してもよく、または、個々の基準を用いてもよい。Ｎ個の波形位相を生成する様々な技術、例えば、分割クロックから正弦波を生成すること、または、ＰＬＬ回路を用いて異なる位相波形を生成することを利用してもよい。
【００４２】
[0039]図４を参照すると、粒子ビームカラムの場合のブランキング信号ラインを生成する方法の実施形態が示されており、参照符号２００が付けられている。ステップ２１０において、周波数ｆを有するマスタークロックを用いて、整数個Ｎの波形を生成することができる。各波形の周波数は、ｆ／Ｎでもよい。さらに、各波形は、２π／Ｎだけ遅延させることができる。固定しきい値基準信号は、ステップ２２０で生成することができる。ステップ２３０において、可変しきい値基準信号を、各波形に対して生成することができる。
【００４３】
[0040]ステップ２４０において、特定の波形、固定しきい値基準信号および可変しきい値基準信号を用いて、各波形に対するブランキング信号を作成することができる。該波形が該可変しきい値よりも大きくなった場合、該ブランキング信号は、ロウ状態に落とすことができる。該波形がさらに増加して、固定しきい値基準信号よりも大きくなった場合には、該ブランキング信号は、ハイ状態になることができる。該波形が増加して、固定しきい値より大きくなった直後に、該可変しきい値基準信号は、別の値に変化することができる。該ブランキング信号のロウ状態は、該粒子ビームのフラッシュ期間に対する曝露時間を示すことができる。この曝露時間は、該フラッシュ期間から減じられたブランキング時間とすることができる。
【００４４】
[0041]ステップ２５０において、各波形に対するブランキング信号は、合成してブランキング信号ラインを形成することができる。そのため、周波数ｆ／ＮにおけるＮ個のブランキング信号は、合成して、周波数ｆにおけるブランキング信号ラインを形成することができる。
【００４５】
[0042]本発明の具体的な実施形態を開示してきたが、様々な異なる実施形態が可能であり、また、添付の特許請求の範囲の真の精神及び範囲内で意図されていることを理解すべきである。従って、本明細書に提示された的確な要約書または開示に対する限定の意図はない。
【図面の簡単な説明】
【００４６】
【図１】従来技術の遅延ラインの実施例のタイミング図である。
【図２】本発明による粒子ビームリソグラフィデバイスのためのブランキング回路の実施形態である。
【図３】図２のブランキング回路の場合のタイミング図である。
【図４】本発明による、粒子ビームカラムのためのブランキング信号ラインを作成する方法の実施形態のフローチャートである。
【符号の説明】
【００４７】
１２…波形作成デバイス、１４…シーケンサ、１６…ＤＣ電圧基準ジェネレータ、１８…バンドパスフィルタ、２０…ＤＡＣ、２２…ウィンドウコンパレータ、２４…論理デバイス。
【図１】
2009510609.tif 000008
【図２】
2009510609.tif 000009
【図３】
2009510609.tif 000010
【図４】
2009510609.tif 000011
【国際調査報告】
2009510609.tif 000012