(57)【要約】  メモリモジュールは、関連する複数の集積回路メモリデバイスからデータへアクセスする複数のそれぞれの集積回路バッファデバイスからメモリモジュールコネクタインタフェースにデータを提供する複数の信号経路を含む。該メモリモジュールは、それぞれの集積回路バッファデバイスに接続される複数の「データスライス」または複数のメモリモジュールデータバス部分を形成する。各集積回路バッファデバイスは、また、少なくとも一つの集積回路メモリデバイスへのアクセスを規定する制御情報を提供するバスに接続される。一実施形態によると、ＳＰＤデバイスはメモリモジュールの設定情報に関する情報を格納する。いくつかの実施形態では、少なくとも一つの集積回路バッファデバイスはＳＰＤデバイス内に格納された情報にアクセスする。一つのパッケージの実施形態では、パッケージは集積回路バッファダイと複数の集積回路メモリダイを収容する。
2009510562.tif 000002
【特許請求の範囲】
【請求項１】
コネクタインターフェースと、
前記コネクタインターフェースに接続された第１の信号経路と、
第１の集積回路メモリダイと、
前記第１の信号経路に接続され前記第１の信号経路から制御情報を受信する第１の集積回路バッファダイであって、前記制御情報は、前記第１の集積回路メモリダイが前記制御情報に応答して第１のデータを前記第１の集積回路バッファダイに提供するように前記第１の集積回路メモリダイへのアクセスを規定する、第１の集積回路バッファダイと、
第２の集積回路メモリダイと、
前記第１の信号経路に接続され前記第１の信号経路から前記制御情報を受信する第２の集積回路バッファダイであって、前記制御情報は、前記第２の集積回路メモリダイが前記制御情報に応答して第２のデータを前記第２の集積回路バッファダイに提供するように前記第２の集積回路メモリダイへのアクセスを規定する、第２の集積回路バッファダイと、
を含む、メモリモジュール。
【請求項２】
前記第１の集積回路メモリダイおよび前記第１の集積回路バッファデバイスに接続され、前記第１の集積回路メモリダイと前記第１の集積回路バッファデバイスとの間で前記第１のデータを搬送するために専用化された、第２の信号経路と、
前記第２の集積回路メモリダイおよび前記第２の集積回路バッファデバイスに接続され、前記第２の集積回路メモリダイと前記第２の集積回路バッファデバイスとの間で前記第２のデータを搬送するために専用化された、第３の信号経路と
前記第１の集積回路バッファデバイスおよび前記コネクタインターフェースに接続され、前記第１の集積回路バッファデバイスと前記コネクタインターフェースとの間で前記第１のデータを搬送するために専用化された、第４の信号経路と、
前記第２の集積回路バッファデバイスおよび前記コネクタインターフェースに接続され、前記第２の集積回路バッファデバイスと前記コネクタインターフェースとの間で前記第２のデータを搬送するために専用化された、第５の信号経路と、
をさらに含む、請求項１に記載のメモリモジュール。
【請求項３】
前記第１の信号経路は、前記第１の集積回路バッファダイおよび前記第２の集積回路バッファダイにクロック信号を提供するための信号線を含む、請求項１に記載のメモリモジュール。
【請求項４】
前記第１の集積回路バッファダイは、前記第１のクロック信号を使用することにより第２のクロック信号を生成し、前記第２のクロック信号を前記第１の集積回路メモリダイに提供し、
前記第２の集積回路バッファダイは、第１のクロック信号を使用することにより第３のクロック信号を生成し、前記第３のクロック信号を前記第２の集積回路メモリダイに提供する、請求項３に記載のメモリモジュール。
【請求項５】
前記第１の信号経路は、前記第１の集積回路バッファダイに第１のクロック信号を提供するとともに前記第２の集積回路バッファダイに第２のクロック信号を提供するための第１の信号線を含む、請求項１に記載のメモリモジュール。
【請求項６】
前記第１の集積回路バッファダイは第１のパッケージ内に配置され、前記第１の集積回路メモリダイは第２のパッケージ内に配置され、前記第２の集積回路バッファダイは第３のパッケージ内に配置され、前記第２の集積回路メモリダイは第４のパッケージ内に配置された、請求項１に記載のメモリモジュール。
【請求項７】
前記第１のパッケージは前記第２のパッケージの上に積み重ねられた、請求項６に記載のメモリモジュール。
【請求項８】
第５のパッケージは第３の集積回路メモリダイを含み、前記第５のパッケージは前記第１のパッケージの上に積み重ねられた、請求項６に記載のメモリモジュール。
【請求項９】
前記第１のパッケージは前記第２のパッケージの上に積み重ねられ、第５のパッケージは第３の集積回路メモリダイを含み、前記第５のパッケージは前記第１のパッケージの上に積み重ねられた、請求項６に記載のメモリモジュール。
【請求項１０】
前記第１の集積回路バッファダイおよび前記第１の集積回路メモリダイは第１の共通パッケージ内に配置され、前記第２の集積回路バッファダイおよび前記第２の集積回路メモリダイは第２の共通パッケージ内に配置された、請求項１に記載のメモリモジュール。
【請求項１１】
前記第１の集積回路バッファダイから前記コネクタインターフェースにクロック信号を提供するための前記第１の信号経路内の信号線と、
前記第１の集積回路バッファデバイスおよび前記コネクタインターフェースに接続され、前記第１の集積回路バッファデバイスと前記コネクタインターフェースとの間で前記第１のデータを搬送する第２の信号経路であって、前記第１のデータは前記クロック信号との時間的関係にしたがって伝播する、第２の信号経路と、
を含む請求項１に記載のメモリモジュール。
【請求項１２】
前記第１の集積回路バッファデバイスおよび前記コネクタインターフェースに接続され、前記第１の集積回路バッファデバイスと前記コネクタインターフェース間で前記第１のデータを搬送する第２の信号経路であって、前記第１のデータはクロック信号との時間的関係にしたがって伝播する、第２の信号経路と、
前記クロック信号を提供するための前記第２の信号経路内の第１の信号線と、
を含む請求項１に記載のメモリモジュール。
【請求項１３】
前記第１の集積回路バッファデバイスおよび前記コネクタインターフェースに接続され、前記第１の集積回路バッファデバイスと前記コネクタインターフェースとの間で前記第１のデータを搬送する第２の信号経路であって、前記第１のデータはストローブ信号との時間的関係にしたがって伝達する、第２の信号経路と、
前記ストローブ信号を提供するための前記第２の信号経路内の第１の信号線と、
を含む請求項１に記載のメモリモジュール。
【請求項１４】
前記ストローブ信号は双方向性である、請求項１３に記載のメモリモジュール。
【請求項１５】
前記ストローブ信号は単方向性である、請求項１３に記載のメモリモジュール。
【請求項１６】
前記コネクタインターフェースから前記第１の集積回路バッファダイにクロック信号を提供するための前記第１の信号経路内の信号線と、
前記第１の集積回路バッファデバイスおよび前記コネクタインターフェースに接続された第２の信号経路と、
前記第１の集積回路メモリダイに格納される書込みデータを前記第１の集積回路バッファダイを介して提供するための第２の信号経路内の信号線であって、前記書込みデータは前記クロック信号との時間的関係を有する、第２の信号経路内の信号線と、
を含む請求項１に記載のメモリモジュール。
【請求項１７】
前記第１の集積回路バッファデバイスおよび前記コネクタインターフェースに接続された第２の信号経路と、
前記コネクタインターフェースから前記第１の集積回路バッファダイにクロック信号を提供するための前記第２の信号経路内の信号線と、
前記第１の集積回路メモリダイ内に格納される書込みデータを前記第１の集積回路バッファダイを介して前記コネクタインターフェースから提供するための前記第２の信号経路内の信号線であって、前記書込みデータは前記クロック信号との時間的関係を有する、前記第２の信号経路内の信号線と、
を含む請求項１に記載のメモリモジュール。
【請求項１８】
前記第１の集積回路バッファデバイスおよび前記コネクタインターフェースに接続された第２の信号経路と、
前記コネクタインターフェースから前記第１の集積回路バッファダイにストローブ信号を提供するための第２の信号経路内の信号線と、
前記第１の集積回路メモリダイ内に格納される書込みデータを前記第１の集積回路バッファダイを介して前記コネクタインターフェースから提供する前記第２の信号経路内の信号線であって、前記書込みデータは前記ストローブ信号との時間的関係を有する、前記第２の信号経路内の信号線と、
を含む請求項１に記載のメモリモジュール。
【請求項１９】
前記ストローブ信号は双方向性である、請求項１８に記載のメモリモジュール。
【請求項２０】
前記ストローブ信号は単方向性である、請求項１８に記載のメモリモジュール。
【請求項２１】
前記第１の信号経路に接続された終端器をさらに含む請求項１に記載のメモリモジュール。
【請求項２２】
前記終端器は前記メモリモジュール上に配置される、請求項２１に記載のメモリモジュール。
【請求項２３】
前記終端器は前記第１の集積回路バッファダイ上に配置される、請求項２１に記載のメモリモジュール。
【請求項２４】
前記終端器は前記第１の集積回路バッファダイを収容するパッケージ内に配置される、請求項２１に記載のメモリモジュール。
【請求項２５】
前記第１の集積回路メモリダイおよび前記第１の集積回路バッファデバイスに接続され、前記第１の集積回路メモリダイと前記第１の集積回路バッファデバイスとの間で前記第１のデータを搬送する、第２の信号経路と、
前記第２の集積回路メモリダイおよび前記第２の集積回路バッファデバイスに接続され、前記第２の集積回路メモリダイと前記第２の集積回路バッファデバイスとの間で前記第２のデータを搬送する、第３の信号経路と、
前記第２の信号経路に接続される第１の終端器と、
前記第３の信号経路に接続される第２の終端器と、
をさらに含む請求項１に記載のメモリモジュール。
【請求項２６】
前記第１の終端器は前記メモリモジュール上に配置され、前記第２の終端器は前記メモリモジュール上に配置された、請求項２５に記載のメモリモジュール。
【請求項２７】
前記第１の終端器は前記第１の集積回路バッファダイ上に配置され、前記第２の終端器は前記第２の集積回路バッファダイ上に配置された、請求項２５に記載のメモリモジュール。
【請求項２８】
前記第１の終端器は前記第１の集積回路バッファダイを収容するパッケージ上に配置され、前記第２の終端器は前記第２の集積回路バッファダイを収容するパッケージ上に配置された、請求項２５に記載のメモリモジュール。
【請求項２９】
前記第１の集積回路バッファダイは第１のパッケージ内に配置され、前記第１の集積回路メモリダイは第２のパッケージ内に配置され、
前記第２の集積回路バッファダイは第３のパッケージ内に配置され、前記第２の集積回路メモリダイは第４のパッケージ内に配置され、
前記第１および第２のパッケージは前記メモリモジュールの第１の面に配置され、
前記第３および第４のパッケージは前記メモリモジュールの第２の面に配置された、請求項１に記載のメモリモジュール。
【請求項３０】
前記第１の集積回路メモリダイは第１の種類の記憶セルを有するメモリアレイを含み、前記第２の集積回路メモリダイは第２の種類の記憶セルを有するメモリアレイを含み、前記第１の種類の記憶セルは前記第２の種類の記憶セルと異なる、請求項１に記載のメモリモジュール。
【請求項３１】
前記第１および第２の集積回路バッファダイは、ＤＤＲ３フォーマットの制御情報を受信し、
前記第１の集積回路バッファダイは前記制御情報に対応するＤＤＲ２制御信号を前記第１の集積回路メモリダイに提供し、前記第２の集積回路バッファダイは前記制御情報に対応するＤＤＲ２制御信号を前記第２の集積回路メモリダイに提供する、請求項１に記載のメモリモジュール。
【請求項３２】
前記第１および第２の集積回路バッファダイは、前記制御情報を第１の種類の信号形式で受信し、かつ、前記第１および第２のそれぞれの集積回路メモリダイに制御信号を第２の種類の信号形式で提供し、前記第１の種類の信号は前記第２の種類の信号とは異なる、請求項１に記載のメモリモジュール。
【請求項３３】
前記第１および第２の集積回路バッファダイは、前記第１および第２の制御情報を第１のプロトコルフォーマットで受信し、かつ、前記第１および第２の集積回路メモリダイに制御信号を第２のプロトコルフォーマットで提供し、前記第１のプロトコルフォーマットは前記第２のプロトコルフォーマットとは異なる、請求項１に記載のメモリモジュール。
【請求項３４】
前記第１および第２の集積回路バッファは、前記第１および第２のメモリダイの機能をエミュレートするロジックを含む、請求項１に記載のメモリモジュール。
【請求項３５】
前記メモリモジュールの設定に関連する情報を格納するための少なくとも一つの不揮発性記憶領域をさらに含む請求項１に記載のメモリモジュール。
【請求項３６】
インターフェースと、
バッファと、メモリアレイを有する集積回路メモリデバイスとを含む第１のパッケージであって、前記第１のパッケージの前記バッファは前記インターフェースに接続される、第１のパッケージと、
バッファと、メモリアレイを有する集積回路メモリデバイスとを含む第２のパッケージであって、前記第２のパッケージの前記バッファは前記インターフェースに接続される、第２のパッケージと、
前記メモリモジュールの設定に関連する情報を格納するための少なくとも一つの第１の不揮発性記憶領域と、
を含む、メモリモジュール。
【請求項３７】
前記少なくとも第１の不揮発性記憶領域はシリアルプレゼンスディテクトデバイスであり、前記情報は少なくとも前記メモリモジュールに含まれる集積回路メモリデバイスの数と前記集積回路メモリデバイスのタイミング情報とを含む、請求項３６に記載のメモリモジュール。
【請求項３８】
前記少なくとも第１の不揮発性記憶領域は前記第１のパッケージ内に含まれ、前記情報を含む少なくとも第２の不揮発性記憶領域は前記第２のパッケージ内に含まれる、請求項３６に記載のメモリモジュール。
【請求項３９】
前記少なくとも第１の不揮発性記憶領域は前記第１のパッケージ内に含まれる、請求項３６に記載のメモリモジュール。
【請求項４０】
前記少なくとも第１の不揮発性記憶領域は前記メモリモジュール上に配置された第３のパッケージ内に含まれる、請求項３６に記載のメモリモジュール。
【請求項４１】
前記情報は少なくとも前記第１のパッケージの前記集積回路メモリデバイスを修復するための情報を含む、請求項３６に記載のメモリモジュール。
【請求項４２】
前記第１のパッケージの前記バッファは前記少なくとも第１の不揮発性記憶領域に格納された前記情報を読取る、請求項３６に記載のメモリモジュール。
【請求項４３】
前記第１のパッケージの前記バッファは前記少なくとも第１の不揮発性記憶領域に格納された前記情報を書込む、請求項３６に記載のメモリモジュール。
【請求項４４】
前記情報は前記インターフェースと前記少なくとも第１の不揮発性記憶領域との間で転送される、請求項３６に記載のメモリモジュール。
【請求項４５】
コネクタインターフェースと、
前記コネクタインターフェースに接続された第１の信号経路と、
第１の集積回路メモリダイと、
第２の集積回路メモリダイと、
前記第１の信号経路に接続され前記第１の信号経路から第１の制御情報を受信する第１の集積回路バッファダイであって、前記第１の制御情報は前記第１の集積回路メモリダイへのアクセスを規定する、第１の集積回路バッファダイと、
前記第１の信号経路に接続され前記第１の信号経路から第２の制御情報を受信する第２の集積回路バッファダイであって、前記第２の制御情報は前記第２の集積回路メモリダイへのアクセスを規定する、第２の集積回路バッファダイと、
前記第１の集積回路バッファダイおよび前記第２の集積回路バッファダイに第１のクロック信号を提供する信号線と、
を含み、
前記第１の集積回路バッファダイは、前記第１のクロック信号を使用することにより第２のクロック信号を生成して前記第１の集積回路メモリダイに前記第２のクロック信号を提供し、
前記第２の集積回路バッファダイは、前記第１のクロック信号を使用することにより第３のクロック信号を生成して前記第１の集積回路メモリダイに前記第３のクロック信号を提供する、メモリモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、一般的には集積回路デバイス、このようなデバイスの高速シグナリング、メモリデバイス、およびメモリシステムに関する。
【背景技術】
【０００２】
背景
現代のいくつかの傾向から、汎用マイクロプロセッサ、グラフィックスプロセッサなどのプロセッサがシステムメモリとデータバンド幅要求を増大させ続けると予測される。マルチコアプロセッサアーキテクチャとマルチプルグラフィックスパイプラインなどのアプリケーションにおいて並列処理を使用することにより、プロセッサは、次の１０年間は３年ごとに２倍になる速度でシステムバンド幅の増大を推進する必要があるとの予測がある。データバンド幅とシステムメモリ要件の増大についていくことを極端に高価格で困難にし得るダイナミックランダムアクセスメモリ（“ＤＲＡＭ”）においては、いくつかの主要な傾向がある。例えば、所与のＤＲＡＭ技術ノードにおける加工寸法の改良に関連するトランジスタ速度と、所与のＤＲＡＭダイについてＤＲＡＭ技術をより高メモリ密度へ推進するのに必要な設備投資のコスト上昇とは、ＤＲＡＭ技術がデータバンド幅とシステム容量要求の増大に後れを取らずについていくことができる速さに不利な影響を与える。
【０００３】
添付図面の図解において実施形態は制限としてではなく一例として例示され、図面中で同じ参照符号は同様な要素を指す。
【発明の開示】
【課題を解決するための手段】
【０００４】
詳細な説明
実施形態によると、メモリモジュールは、関連する複数の集積回路メモリデバイス（またはダイ）からデータにアクセスする複数のそれぞれの集積回路バッファデバイス（またはダイ）から、メモリモジュールコネクタにデータを提供する複数の信号経路を含む。特定の実施形態では、各集積回路バッファデバイスは、また、それぞれの集積回路バッファデバイスに関連した少なくとも一つの集積回路メモリデバイスへのアクセスを規定する制御および／またはアドレス情報を提供するバス化された信号経路に接続される。
【０００５】
実施形態によると、メモリモジュールコネクタは制御／アドレスインターフェース部分とデータインターフェース部分を含む。制御／アドレスバスは複数の集積回路バッファデバイスと制御／アドレスインターフェース部分とを接続させる。複数のデータ信号経路は複数のそれぞれの集積回路バッファデバイスとデータインターフェース部分とを接続させる。各集積回路バッファデバイスは、１）少なくとも一つの集積回路メモリデバイスに接続するインターフェースと、２）制御／アドレスバスに接続するインターフェースと、３）複数のデータ信号経路内の一つのデータ信号経路に接続するインターフェースとを含む。
【０００６】
実施形態によると、メモリモジュールは、メモリモジュールのパラメータと設定に関する情報を格納するための例えば電気的消去可能なプログラマブル読出し専用メモリ（“ＥＥＰＲＯＭ”）（シリアルプレゼンスディテクト（“ＳＰＤ”：ｓｅｒｉａｌ  ｐｒｅｓｅｎｃｅ  ｄｅｔｅｃｔ  ｄｅｖｉｃｅ）デバイスとしても知られる）を使用することにより、不揮発性の記憶領域を含むことができる。実施形態では、少なくとも一つの集積回路バッファデバイスはＳＰＤデバイス内に格納された情報へアクセスする。
【０００７】
パッケージ実施形態では、パッケージは集積回路バッファダイと複数の集積回路メモリダイとを収容する。該パッケージでは、複数の信号経路は集積回路バッファダイと複数の集積回路メモリダイとの間でデータ（読取りデータ及び／または書込みデータ）を転送する。集積回路バッファダイはパッケージのインターフェースから複数の集積回路メモリダイへ制御信号を提供する。複数の集積回路メモリダイのメモリアレイ内に格納されたデータは、制御信号に応答して、集積回路バッファダイを介してメモリモジュール上に配置された信号経路へ提供される。実施形態では、パッケージはマルチチップパッケージ（“ＭＣＰ”）であってよい。実施形態では、複数の集積回路メモリダイは共通または個別パッケージ内に収容することができる。下記実施形態では、メモリモジュールは、互いに上下に積み重ねられるとともに信号経路を介して接続される一連の集積回路ダイ（すなわちメモリダイとバッファダイ）を含むことができる。
【０００８】
本明細書に記載されるように、集積回路バッファデバイスは、バッファまたはバッファデバイスとも呼ばれる。同様に、集積回路メモリデバイスは、メモリデバイスとも呼ばれる。
【０００９】
実施形態では、集積回路メモリデバイスは、メモリダイがデータを格納および／または読み取るためのあるいは他のメモリ機能のための半導体材料から形成されたモノリシック集積回路であるという点で、メモリダイと区別され、一方、集積回路メモリデバイスは少なくともあるパッケージの形態を有するかあるいはメモリダイがアクセスされることを可能にするインターフェースを有するメモリダイである。
【００１０】
同様に、実施形態では、集積回路バッファデバイスは、バッファダイが半導体材料から形成され少なくとも本明細書に記載される一つまたは複数のバッファ機能を行なうモノリシック集積回路であるという点でバッファダイと区別され、一方、集積回路バッファデバイスは、少なくともあるパッケージの形態を有するかあるいはバッファダイとの通信を可能にするインターフェースを有するバッファダイである。
【発明を実施するための最良の形態】
【００１１】
以下にさらに詳細に述べるいくつかの実施形態において、図１〜図８に、複数の集積回路メモリデバイス（またはダイ）とメモリモジュール上に置かれた複数の集積回路バッファデバイス（またはダイ）とを含む制御／アドレスおよびデータ信号経路トポロジーを例示する。図１０、図１８、図１９には、また、特にいくつかの実施形態における、集積回路メモリデバイス（またはダイ）とメモリモジュール上に置かれた集積回路バッファデバイス（またはダイ）とを含む信号経路トポロジーだけでなく、集積回路バッファデバイス（またはダイ）およびメモリデバイス（またはダイ）の動作も例示する。
【００１２】
図１には、複数の集積回路メモリデバイスと複数の関連する集積回路バッファデバイスを含むメモリモジュールトポロジーを例示する。一実施形態では、メモリモジュール１００は、共通アドレス／制御信号経路１２１に接続された複数のバッファデバイス１００ａ〜ｄを含む。複数のバッファデバイス１００ａ〜ｄの各バッファデバイスは、信号経路１０２ａ〜ｄ、１０３を介した複数のそれぞれの集積回路メモリデバイス１０１ａ〜ｄへのアクセスを与える。一実施形態では、それぞれのデータスライスａ〜ｄは、バッファ１００ａ〜ｄの一つと一組のメモリデバイス１０１ａ〜ｄにより形成される。バッファデバイス１００ａ〜ｄは、バッファデバイス１００ａ〜ｄとメモリモジュールコネクタインタフェースとの間でデータ（読取りおよび書込みデータ）を転送する信号経路１２０ａ〜ｄにそれぞれ接続される。一実施形態では、マスク情報は、信号経路１２０ａ〜ｄを使用することによりメモリモジュールコネクタインタフェースからバッファデバイス１００ａ〜ｄへそれぞれ転送される。
【００１３】
一実施形態では、データスライスは、それぞれの集積回路バッファデバイスに接続されるメモリモジュールデータ信号経路（またはバス）の一部である。データスライスは、メモリモジュール上に配置された単一のメモリデバイスとの間のデータ経路の全データ経路またはその一部を含むことができる。
【００１４】
集積回路メモリデバイスは、集合的にメモリアレイと呼ばれる複数の記憶セルを有する集積回路デバイスの共通集合と考えられる。メモリデバイスは、例えば書込みまたは読取りコマンドの一部として提供される特定のアドレスに関連したデータ（読取可能である）を格納する。メモリデバイスの種類としては、例えばダイナミックランダムアクセスメモリ（“ＤＲＡＭ”）が挙げられ、これはシングルおよびダブルデータレートシンクロナスＤＲＡＭ、スタティックランダムアクセスメモリ（“ＳＲＡＭ”）、フラッシュメモリを含む。メモリデバイスは、通常、いくつかある機能の中でも特に、リクエストおよびアドレス情報をデコードしメモリアレイと信号経路との間でメモリ転送を制御する「リクエストまたはコマンドデコードおよびアレイアクセスロジック」を含む。メモリデバイスは、例えば、クロック信号の立ち上がりと立ち下りエッジに同期してデータを出力する送信回路を（例えば、ダブルデータレート型メモリデバイス内に）含むことができる。同様に、一実施形態では、メモリデバイスは、例えば、クロック信号、またはクロック信号との時間的関係を有する出力データの立ち上がりと立ち下りエッジに同期してデータを受信する受信回路を含むことができる。受信回路はまたクロック信号の立ち上がりと立ち下りエッジに同期して制御情報を受信するように含まれてよい。一実施形態では、ストローブ信号はメモリデバイスとの間で伝播するデータを伴ってもよく、該データはストローブ信号を使用することにより装置（例えばメモリデバイス、バッファ、またはコントローラ）により取り込むことができる。
【００１５】
一実施形態では、集積回路バッファデバイスは、メモリモジュールコネクタインタフェースと少なくとも一つの集積回路メモリデバイスとの間のインターフェースとして作用する集積回路である。一実施形態では、バッファデバイスは、共通または個別パッケージに収容することができる少なくとも一つの集積回路メモリデバイスにデータ、制御情報、アドレス情報および／またはクロック信号を格納および／またはルーティングすることができる。一実施形態では、バッファは、複数のメモリデバイスとメモリモジュールコネクタインタフェースとの間で、データ、制御情報、クロック信号を（単独または組み合わせて）分離、ルーティング、および／または変換する。メモリモジュールコネクタインタフェースの一実施形態は図９Ａ〜Ｃに後述され示される。
【００１６】
図１に示すようにメモリモジュール１００上に配置された少なくとも一つの信号経路１２１は、様々な実施形態では、少なくともバッファデバイス１００ａ〜ｄの一つとメモリモジュールコネクタインタフェースとの間で制御および／またはアドレス（制御／アドレス）情報を転送する。一実施形態では、信号経路１２１はマルチドロップ式バスである。図２〜図８に例示され後述されるように、別の実施形態では、一つまたは複数のバッファデバイス１００ａ〜ｄとメモリモジュールコネクタインタフェースとの間で制御／アドレス情報、データおよびクロック信号を転送するための別のトポロジーを使用することができる。データバスとしては、例えばスプリットマルチドロップ式制御／アドレスバス、セグメントマルチドロップ式制御／アドレスバス、ポイントトゥポイントおよび／またはデイジーチェーントポロジーを採用することができる。
【００１７】
一実施形態では、クロック信号および／またはクロック情報は信号経路１２１内の少なくとも一つの信号線上で転送されてよい。これらのクロック信号は、よく知られた周波数および／または位相を有する一つまたは複数のクロック信号を提供する。一実施形態では、クロック信号は、制御／アドレス情報と同期するかあるいはそれとともに伝播する。一実施形態では、クロック信号のエッジは、制御／アドレス情報を表す制御／アドレス信号のエッジとの時間的関係を有する。一実施形態では、クロック信号は、クロック源、マスターデバイス（例えばコントローラデバイス）および／またはバッファデバイスにより生成される。
【００１８】
一実施形態では、クロック信号および／またはクロック情報は、それぞれの信号経路１２０ａ〜ｄ内の少なくとも一つの信号線上で転送させることができる。バッファデバイス１００ａ〜ｄは、信号経路１２０ａ〜ｂ上でデータと共にクロック信号を受信および／または送信することができる。一実施形態では、書込みデータは信号経路１２０ａ〜ｄ上でバッファデバイス１００ａ〜ｄに提供され、クロック信号は信号経路１２０ａ〜ｄ上で書込みデータとともに提供される。一実施形態では、クロックトゥマスター（ｃｌｏｃｋ−ｔｏ−ｍａｓｔｅｒ：“ＣＴＭ”）などのクロック信号は、信号経路１２０ａ〜ｄ上で読取りデータと共にバッファデバイス１００ａ〜ｄから提供される。一実施形態では、クロック信号は書込みおよび／または読取りデータと同期するかあるいはそれらと共に伝播する。クロック信号のエッジは、書込みおよび／または読取りデータを表すデータ信号のエッジと時間的関係を有するかあるいはそれに合わされる。クロック情報はデータ内に埋め込むことができ、データ信号に伴う個別のクロック信号の使用を不要にすることができる。
【００１９】
一実施形態では、読取り、書込みおよび／または双方向ストローブ信号は、それぞれの信号経路１２０ａ〜ｄ内の少なくとも一つの信号線上で転送することができる。バッファデバイス１００ａ〜ｄは、信号経路１２０ａ〜ｂ上でデータと共にストローブ信号を受信および／または送信することができる。一実施形態では、書込みデータは信号経路１２０ａ〜ｄ上でバッファデバイス１００ａ〜ｄに提供され、ストローブ信号は信号経路１２０ａ〜ｄ上で書込みデータと共に提供される。一実施形態では、ストローブ信号は、信号経路１２０ａ〜ｄ上で読取りデータと共にバッファデバイス１００ａ〜ｄから提供される。一実施形態では、ストローブ信号は書込みおよび／または読取りデータと同期するかあるいはそれと共に伝播する。ストローブ信号のエッジは、書込みおよび／または読取りデータを表すデータ信号のエッジと時間的関係を有するかあるいはそれに合わされる。
【００２０】
一実施形態では、特定の集積回路メモリデバイス内の特定の記憶領域へアクセスするためのアドレス（例えば、行および／または列アドレス）および／またはコマンドは、メモリモジュールコネクタインタフェースから信号経路１２１上に提供される。一実施形態では、コマンドは特定の集積回路メモリデバイスのメモリオペレーションに関する。例えば、コマンドは、特定の集積回路メモリデバイス内の特定の記憶領域に書込みデータを格納する書込コマンド、および／または特定の記憶領域に格納された読取りデータを特定の集積回路メモリデバイスから読み取るための読取りコマンドを含むことができる。また、異なるデータスライス内の複数のメモリデバイスを同時にアクセスすることができる。いくつかの実施形態では、コマンドは、読取りまたは書込みなどの行コマンドおよび列コマンド、マスク情報、プリチャージ、および／またはセンスコマンドを含むことができる。一実施形態では、制御情報は、パケット内の特定フィールドがコマンド操作コードおよび／またはアドレスを含むように使用される時分割多重パケット形式で、一組の共通線を介し信号経路１２１上で転送される。同様に、読取りデータのパケットは、それぞれの信号経路１２０ａ〜ｄ上のバッファ１００ａ〜ｄを介し集積回路メモリデバイスからメモリモジュールコネクタインタフェースへ転送することができる。一実施形態では、パケットは、特定の信号線上の信号をアサートするための特定のビットウィンドウ（または時間間隔）においてアサートされた一つまたは複数の信号を表す。
【００２１】
いくつかの実施形態では、メモリモジュール１００は（メモリモジュールコネクタインタフェースを介し）マスターデバイス（例えばプロセッサまたはコントローラ）と通信を行う。
【００２２】
図２には、スプリットマルチドロップ式制御／アドレス／クロックバスを有するメモリモジュールトポロジーの実施形態を例示する。特に、メモリモジュール２００は、バッファ１００ａ〜ｄとメモリモジュールコネクタインタフェースに接続されたスプリットマルチドロップ式制御／アドレスバス２２１を含む。図２を参照すると、バス２２１の第１の部分は終端器２３０により終端され、バス２２１の第２の部分は終端器２３１により終端される。一実施形態では、終端器２３０のインピーダンスはバッファ１００ｃ〜ｄに接続されたバス２２１の第１の部分のインピーダンス（Ｚ０）に整合し、終端器２３１のインピーダンスはバッファ１００ａ〜ｂに接続されたバス２２１の第２の部分のインピーダンス（Ｚ１）に整合する。一実施形態では、インピーダンスＺ０はインピーダンスＺ１に等しい。いくつかの実施形態では、終端器２３０、２３１は、単独でまたは組み合わせてメモリモジュール１００、バッファデバイス１００ａ、１００ｄ上、あるいはバッファデバイス１００ａ、１００ｄを収容するために使用されるパッケージ上に配置される。
【００２３】
図３には、終端器３３０により終端されたシングルマルチドロップ式制御／アドレス／クロックバスを有するメモリモジュールトポロジーを例示する。一実施形態では、終端器３３０のインピーダンスは信号経路１２１（または制御／アドレス／クロックバス）のインピーダンスと整合する。いくつかの実施形態では、終端器３３０は単独でまたは組み合わせてメモリモジュール３００またはバッファデバイス１０Ｏｄ上に配置される。
【００２４】
図４には、各集積回路バッファデバイスとメモリモジュールコネクタインタフェース間でデータを提供するメモリモジュールトポロジーを例示する。一実施形態では、各信号経路１２０ａ〜ｄは関連する終端器４２０ａ〜ｄによりそれぞれ終端される。一実施形態では、終端器４２０ａ〜ｄは信号経路１２０ａ〜ｄのそれぞれのインピーダンスＺ０と整合するそれぞれのインピーダンスを有する。いくつかの実施形態では、終端器４２０ａ〜ｄは、単独または組み合せてメモリモジュール４００またはバッファデバイス１００ａ〜ｄのそれぞれの上あるいはバッファデバイス１００ａ〜ｄを収容するために使用されるパッケージ上に配置される。
【００２５】
図１を参照すると、比較的低コストのメモリデバイスが使用されるようにメモリデバイス１０１ａ〜ｄが制御／アドレス信号速度の半分（４分の１、８分の１など）で動作できる一方でメモリモジュールコネクタインタフェースが規定された速さで動作することができるように、信号経路１２１と信号経路１０３の制御／アドレス信号速度比は２：１（または４：１、８：１等の他の倍数）であってよい。同様に、比較的低コストのメモリデバイスが使用されるようにメモリデバイス１０１ａ〜ｄがデータシグナリング速度の半分（４分の１、８分の１など）で動作できる一方でメモリモジュールコネクタインタフェースが規定された速さで動作することができるように、信号経路１０２ａ〜ｄの一つと信号経路１２０ａ〜ｄの一つのデータ信号速度は２：１（または４：１、８：１等の他の倍数）であってよい。
【００２６】
図５には、複数の集積回路メモリデバイスと、制御、アドレスおよび／またはクロック情報用の集積回路バッファデバイス５０１を備えた複数の集積回路バッファデバイスとを含むメモリモジュールトポロジーを例示する。メモリモジュール５００は、バッファデバイス５０１が信号経路１２１、１２１ａ〜ｂに接続される以外はメモリモジュール１００と同様である。バッファデバイス５０１は、信号経路１２１ａ上のバッファデバイス１００ａ〜ｂと信号経路１２１ｂ上のバッファデバイス１００ｃ〜ｄに制御、アドレスおよび／またはクロック情報を出力する。一実施形態では、バッファデバイス５０１は信号経路１２１上で受信された制御、アドレスおよび／またはクロック情報を複製し、該制御、アドレスおよび／またはクロック情報を信号経路１２１ａ〜ｂ上で繰り返す。一実施形態では、バッファデバイス５０１は、信号経路１２１ａ〜ｂ上で提供される制御とアドレス情報に時間的関係を与えるクロックドバッファデバイスである。一実施形態では、信号経路１２１ａ〜ｄは、クロック信号および／またはクロック情報を提供するための少なくとも一つの信号線を含む。一実施形態では、バッファデバイス５０１は図１８に示すようなクロック回路１８７０を含む。一実施形態では、バッファデバイス５０１は、少なくとも集積回路メモリデバイス１０１ａ〜ｄの一つへのアクセスを規定するパケットリクエストなどの制御情報を受信し、対応する制御信号（信号経路１２１ａおよび／または１２１ｂ上の）を規定された集積回路メモリデバイスに出力する。
【００２７】
図６には、終端器６０１がメモリモジュール６００上の信号経路１２１に接続されるという点を除いて、図５に例示されたものに類似するメモリモジュールトポロジーを例示する。一実施形態では、終端器６０１のインピーダンスは信号経路１２１のインピーダンスＺ０と整合する。いくつかの実施形態では、終端器６０１は、メモリモジュール６００、バッファデバイス５０１上、あるいはバッファデバイス５０１を収容するために使用されるパッケージ上に配置される。
【００２８】
図７には、信号経路に接続された各集積回路バッファデバイスと終端器へ、および／またはそれらからデータを提供するメモリモジュールトポロジーを例示する。一実施形態では、各信号経路１２０ａ〜ｄは関連する終端器７０１ａ〜ｄによりそれぞれ終端される。一実施形態では、終端器７０１ａ〜ｄは信号経路１２０ａ〜ｄのそれぞれのインピーダンスＺ０と整合するそれぞれのインピーダンスを有する。いくつかの実施形態では、終端器７０１ａ〜ｄは、単独または組み合せてメモリモジュール７００またはバッファデバイス１００ａ〜ｄ上、あるいはバッファデバイス１００ａ〜ｄを収容するために使用されるパッケージ上に配置される。
【００２９】
図８には、制御、アドレスおよび／またはクロック情報用のバッファデバイスと複数のバッファデバイスとの間のスプリットマルチドロップ式信号経路を有するメモリモジュールトポロジーを例示する。特に、メモリモジュール８００は、バッファ１００ａ〜ｄとバッファデバイス５０１に接続されたスプリットマルチドロップ式制御／アドレスバス１２１ａ〜ｂを含む。一実施形態では、バス１２１ａの第１の部分は終端器８０１により終端され、バス１２１ｂの第２の部分は終端器８０２により終端される。一実施形態では、終端器８０１のインピーダンスは第１の区間のインピーダンス（Ｚ０）と整合し、終端器８０２のインピーダンスは第２の区間のインピーダンス（Ｚ１）と整合する。一実施形態では、インピーダンスＺ０はインピーダンスＺ１に等しい。いくつかの実施形態では、終端器８０１、８０２は、単独でまたは組み合せてメモリモジュール８００、バッファデバイス１００ａ、１００ｄ上、あるいはバッファデバイス１００ａ、１００ｄを収容するために使用されるパッケージ上に配置される。
【００３０】
図５を参照すると、信号経路１２１ａ（または１２１ｂ）および信号経路１０３を使用する他のマルチドロップ式バストポロジーの実施形態が、図１に示す信号経路１２１を使用する実施形態と同等の速い信号速度で必ずしも動作する必要がないように、信号経路１２１と信号経路１２１ａ（または１２１ｂ）と信号経路１０３の制御／アドレス信号速度比は２：１：１（または４：１：１、８：１：１などの他の倍数）であってよい。また、図１のように、比較的低コストのメモリデバイスが使用されるようにメモリデバイス１０１ａ〜ｄが制御／アドレス信号速度の半分（または４分の１、８分の１など）で動作できる一方でメモリモジュールコネクタインタフェースが規定された速さで動作することができるように、信号経路１２１と信号経路１０３の制御／アドレス信号速度比は２：１（または４：１、８：１などの他の倍数）であってよい。同様に、比較的低コストのメモリデバイスが使用されるようにメモリデバイス１０１ａ〜ｄがデータ信号速度の半分（または４分の１、８分の１など）で動作できる一方でメモリモジュールコネクタインタフェースが規定されたシグナリング速度と同じ速さで動作することができるように、信号経路１０２ａ〜ｄの一つと信号経路１２０ａ〜ｄの一つのデータ信号速度比は２：１（または４：１、８：１などの他の倍数）であってよい。
【００３１】
図９Ａには、複数の集積回路メモリデバイスと、コネクタインターフェースに接続された複数の集積回路バッファデバイスとを含むメモリモジュールトポロジーの平面図を例示する。一実施形態では、メモリモジュール９００は、標準的なデュアルインラインメモリモジュール（“ＤＩＭＭ”）フォームファクタ規格、または小型ＤＩＭＭ（“ＳＯ−ＤＩＭＭ”）、極薄型ＤＩＭＭ（“ＶＬＰ−ＤＩＭＭ”）など他のモジュールフォームファクタ規格を有する基板９１０を含む。別の実施形態では、限定するものではないが、基板９１０は、ウェーハ、プリント回路基板（“ＰＣＢ”）、ＢＴエポキシなどのパッケージ基板、フレキシブルテープ、マザーボード、ドーターボード、またはバックプレーンのそれぞれの単独または組み合わせであってよい。
【００３２】
一実施形態では、メモリモジュール９００は、基板９１０の第１の面に配置されたペアのメモリデバイス１０１ａ〜ｂおよびバッファデバイス１００ａ〜ｄを含む。別の実施形態では、それより多いか少ないメモリデバイスおよびバッファデバイスが使用される。一実施形態では、ペアのメモリデバイス１０１ｃ〜ｄはまた図９Ｂ、９Ｃのメモリモジュール９００の側面図、底面図に示されるようにメモリモジュール９００の第２の面に配置される。一実施形態では、各メモリデバイスとバッファデバイスは個別のパッケージに収容される。別の実施形態では、メモリデバイスとバッファデバイスは本明細書に記載されるＭＣＰパッケージ形態で収容されてよい。
【００３３】
メモリモジュール９００は、データと制御／アドレス／クロック信号を転送するための異なるインターフェース部分を有するコネクタインターフェース９２０を含む。例えば、メモリモジュール９００の第１の面は、データ信号を転送するために使用されるコネクタインターフェース部分９２０ａ〜ｄと、制御／アドレス信号を転送するために使用されるコネクタインターフェース部分９３０ａとを含む。一実施形態では、コネクタインターフェース部分９３０ａはまたクロック信号および／またはクロック情報を転送する。一実施形態では、コネクタインターフェース部分９２０ｅ〜ｈを含むメモリモジュール９００の第２の面はデータ信号を転送するために使用され、コネクタインターフェース部分９３０ｂは制御／アドレス信号を転送するために使用される。一実施形態では、コネクタインターフェース部分９３０ｂはまたクロック信号および／またはクロック情報を転送する。
【００３４】
一実施形態では、コネクタインターフェース９２０は基板９１０の端の上に配置される。一実施形態では、メモリモジュール９００は基板９５０上に配置されたソケット９４０に挿入される。一実施形態では、基板９５０は、基板９５０上で信号を転送するための信号経路９６０ａ〜ｂを有するメイン基板またはＰＣＢである。一実施形態では、信号経路９６０ａ、９６０ｂは信号トレースまたは信号線である。一実施形態では、信号経路９６０ａ、９６０ｂは、マスターに挿入および／または接続された別のメモリモジュールを有することができる基板９５０上に配置された他のソケットに接続される。
【００３５】
一実施形態では、コネクタインターフェース部分は、電気信号を入力および／または出力するための金属面などの少なくとも一つの接触または導電素子を含む。別の実施形態では、接触は、ボール、ソケット、面、信号トレース、信号線、正または負にドープされた半導体領域、および／またはピンの単独または組み合わせの形態であってよい。一実施形態では、コネクタインターフェース９２０など本明細書に記載のコネクタインターフェースは、雄コネクタまたは雄インターフェースが雌コネクタ（すなわちソケット９４０）または雌インターフェースに係合する物理的に分離可能なインターフェースに限定されない。コネクタインターフェースは、また、メモリモジュールからのリード、ハンダボールまたは接続が回路基板に半田付けされるシステムインパッケージ（“ＳＩＰ”）において使用されるインターフェースなどの任意の種類の物理インターフェースまたは接続を含む。
【００３６】
別の実施形態では、メモリモジュール９００は、コンピュータグラフィックスカード、テレビゲーム機器またはプリンタにおけるもののようにエンベデッドメモリサブシステムに含まれる。別の実施形態では、メモリモジュール９００はパーソナルコンピュータまたはサーバー内に置かれる。
【００３７】
一実施形態では、マスターは、図１〜９、図１６〜１７に例示されたメモリモジュールと通信を行う。マスターは、図１〜９、図１６〜１７に例示されたメモリモジュールとの間で信号を送信および／または受信することができる。マスターはメモリコントローラ、ピアデバイスまたはスレーブデバイスであってよい。いくつかの実施形態では、マスターはメモリコントローラであり、他のインターフェースまたは機能を含む集積回路デバイス、例えばチップセットのノースブリッジ（Ｎｏｒｔｈｂｒｉｄｇｅ）チップであってよい。マスターは、マイクロプロセッサ、またはグラフィックスプロセッサユニット（“ＧＰＵ”）またはビジュアルプロセッサユニット（“ＶＰＵ”）上に集積化することができる。マスターはフィールドプログラマブルゲートアレイ（“ＦＰＧＡ”）として実装することができる。メモリモジュール、信号経路、マスターは、パーソナルコンピュータ、グラフィックスカード、セットトップボックス、ケーブルモデム、携帯電話、ゲーム機、デジタルテレビジョンセット（例えば高精細テレビジョン（“ＨＤＴＶ”））、ファックス、ケーブルモデム、デジタルヴァーサタイルディスク（“ＤＶＤ”）プレーヤ、またはネットワークルーターなどの様々なシステムまたはサブシステム内に含まれてもよい。
【００３８】
一実施形態では、マスター、メモリモジュール、信号経路は、共通パッケージまたは個別パッケージ内に配置された一つまたは複数の集積化モノリシック回路内に存在する。
【００３９】
図１０は、複数の集積回路メモリデバイス１０１ａ〜ｄとバッファ１００ａを有するデバイス１０００の実施形態を例示するブロック線図である。本明細書では、データ（読取りおよび／または書込みデータ）は、信号経路（データ）１００６上の複数の集積回路メモリデバイス１０１ａ〜ｄとバッファ１００ａとの間で転送することができる。信号経路１００６はデバイス１０００の内部にある信号経路であり、図１１に示す信号経路１１１３ａ〜ｄ、１１１４に対応する。信号経路１００６は複数の集積回路メモリデバイス１０１ａ〜ｄとバッファ１００ａとの間で双方向データ信号を提供するためのバスである。双方向データ信号の例としては、一つまたは複数の集積回路メモリデバイス１０１ａ〜ｄからバッファ１００ａに伝わる信号と、バッファ１００ａから集積回路メモリデバイス１０１ａ〜ｄの一つまたは複数に伝わる信号が挙げられる。信号経路１００５はデバイス１０００の内部の信号経路であり、図１１に示す信号経路１１１６ａ〜ｄ、１１１７に対応する。信号経路１００５は、バッファ１００ａから複数の集積回路メモリデバイス１０１ａ〜ｄへ単方向性の制御／アドレス／クロック信号を提供するためのバスである。単方向バスの例では、信号は一方向のみ（すなわち、この場合、バッファ１００ａから集積回路メモリデバイス１０１ａ〜ｄの一つまたは複数へのみ）に伝わる。信号経路１００５は、個々の制御信号線、例えば行アドレスストローブ信号線、列アドレスストローブ信号線などとアドレス信号線を含む。信号経路１００５は、バッファ１００ａから集積回路メモリデバイス１０１ａ〜ｄにクロック信号を転送するためのフライバイ（ｆｌｙ−ｂｙ）クロック線を含むことができる。信号経路１００５は、一つまたは複数の集積回路メモリデバイス１０１ａ〜ｄからバッファ１００ａにクロック信号を転送することができる。
【００４０】
一実施形態では、バッファ１００ａは、デバイス１０００および／またはメモリモジュール９００に関するパラメータと設定情報を格納し読み取るためにＳＰＤデバイスと通信を行う。一実施形態では、ＳＰＤ１００２は不揮発性記憶デバイスである。信号経路１００４はＳＰＤ１００２をバッファ１００ａへ接続させる。一実施形態では、信号経路１００４はＳＰＤ１００２とバッファ１００ａ間の双方向性信号を提供するための内部信号経路である。
【００４１】
一実施形態では、ＳＰＤ１００２はＥＥＰＲＯＭデバイスである。しかしながら、他の種類のＳＰＤ１００２は可能であり、他の種類のＳＰＤ１００２としては、限定するものではないが、メモリモジュールが追加されるかシステムから取り除かれた場合に状態を変化させることができる特定の論理レベル（ハイまたはロー）に結ばれたプルアップまたはプルダウン抵抗ネットワークなどの手動のジャンパーまたはスイッチ設定が挙げられる。
【００４２】
一実施形態では、ＳＰＤ１００２は、システム動作中にソフトウェアを介して容易に変更することができる設定情報を格納するレジスタを含むメモリデバイスであり、高度な柔軟性を可能にし、エンドユーザーに対して透過的な設定オペーレーションにする。
【００４３】
図１８に例示された実施形態では、上述のＳＰＤの機能は、設定レジスタセット１８８１などのレジスタセットを使用することによりバッファデバイス１００ａ内に集積化することができる。図１８を参照すると、ＳＰＤロジックおよびインターフェース１８２０ｃは、バッファとバッファに接続されたメモリデバイスに関連する情報により予め設定することができる、あるいはメモリデバイスのうちのただ一つまたはバッファデバイス１００ａに関連する情報を格納することができる。ＳＰＤロジックおよびインターフェース１８２０ｃを予めロードするか予め設定するためにレジスタセット内のストレージノードが情報をいつサンプリングするのかを、バッファへの制御入力は決定することができる。用語「レジスタ」は、シングルビット幅レジスタまたはマルチビット幅レジスタのいずれにも適用され得る。
【００４４】
図１０により例示された実施形態では、ＳＰＤ１００２は、メモリモジュール９００の設定情報に関連する情報を格納する。例えば、設定情報は、不良メモリデバイス、メモリデバイス上の不良メモリセルまたは周辺回路および／または信号経路を修復するための修復情報と冗長性情報を含むことができる。一実施形態では、ＳＰＤ設定情報は、パッケージ内および／またはメモリモジュール上のメモリデバイスの数、位置、および種類（または、もしあればランク）などのメモリモジュール集団のトポロジーを含む。一実施形態では、ＳＰＤ設定情報は、バッファ内のインターフェースのシリアル比率および／またはバッファの幅を設定することに関する情報を含む。一実施形態では、ＳＰＤ設定情報はバッファデバイス１００ａの所望の幅を表す第１の値を含む、あるいはバッファデバイス１００ａの可能な幅の範囲を表す複数の値と図１８に例示されるようなインターフェース１８２０ｂの所望の幅を表す第２の値を含む。
【００４５】
一実施形態では、ＳＰＤ設定情報は、メモリデバイスの行にアクセスするための時間、メモリデバイスの列にアクセスする時間、行アクセスと列アクセスとの間の時間、行アクセスとプリチャージ動作との間の時間、メモリアレイの第１のバンクに適用される行センスとメモリアレイの第２のバンクに適用される行センスとの間の時間、および／またはメモリアレイの第１のバンクに適用されるプリチャージ動作とメモリアレイの第２のバンクに適用されるプリチャージ動作との間の時間などのようなメモリデバイスにアクセスするためのタイミング情報またはパラメータを含む。
【００４６】
一実施形態では、格納されるタイミング情報は、値のテーブルが特定の時間単位を特定の２進符号にマッピングするような時間単位で表現されてよい。初期設定または較正シーケンス中に、マスターまたはバッファはＳＰＤ設定情報を読取り、一つまたは複数のメモリデバイスに対する適切なタイミング情報を決定することができる。例えば、マスターはまたＳＰＤ１００２からクロック信号のクロック周波数を表す情報を読取り、読み取られたタイミング情報をクロック信号のクロック周期により割ることができる。（クロック信号のクロック周期はクロック信号のクロック周波数の逆数である）。この割り算から生じる任意の残余は、クロック信号のクロックサイクルの次の整数に切り上げられてもよい。
【００４７】
図１０に示すように、信号経路１２０ａ、１２１はバッファ１００ａに接続される。一実施形態では、信号経路１２０ａは単方向性の制御／アドレス／クロック信号をバッファ１００ａへ転送する。一実施形態では、信号経路１２１はバッファ１００ａとの間で双方向性または単方向性のデータ信号を転送する。他の相互接続と外部接続トポロジーもまた別の実施形態のデバイス１０００において使用することができる。例えば、バッファ１００ａは、シングルマルチドロップ式制御バス、スプリットマルチドロップ式制御バス、またはセグメントマルチドロップバスに接続することができる。
【００４８】
一実施形態では、デバイス１０００は２つの個別の電源を有する。電源Ｖ１はメモリモジュール９００上の一つまたは複数のメモリデバイス（メモリデバイス１０１ａ〜ｄ）に電力を供給する。電源Ｖ２はメモリモジュール９００上の一つまたは複数のバッファ（バッファ１００ａ）に電力を供給する。一実施形態では、バッファ１００ａはメモリデバイス１０１ａ〜ｄへ電力を供給するための内部電力調整回路を有する。
【００４９】
図１１には、いくつかの実施形態による、共通パッケージ１１１０内またはその上に収容された複数の集積回路メモリダイ１１０１ａ〜ｄとバッファダイ１１００ａを含むデバイス１１００を例示する。他の実施形態において本明細書で記載され、図１２〜１５に例示されるように、複数の集積回路メモリダイ１１０１ａ〜ｄとバッファ１１００ａはマルチプルパッケージ型形態で配置される。例えば、複数の集積回路メモリダイ１１０１ａ〜ｄとバッファダイ１１００ａはフレキシブルテープ上に並んで積み重ねられるか、あるいはデバイス基板上に個別のパッケージで配置されてもよい。バッファダイ１１００ａは、複数の集積回路メモリダイ１１０１ａ〜ｄと、コンタクト１１０４ａ〜ｆを含むデバイスインターフェース１１１１との間に信号（制御／アドレス／クロック情報とデータを含む）を提供するために使用される。一実施形態では、一つまたは複数のコンタクト１１０４ａ〜ｆはコネクタインターフェース９２０のコンタクトに類似している。コンタクト１１０４ａ〜ｆは、一実施形態では、メモリモジュール１００の、デバイス１１００を基板９１０に、特には信号経路１２０ａ、１２１に接続するために使用される。デバイスインターフェース１１１１はまたバッファインターフェース１１０３を介してコンタクト１１０４ａ〜ｆとバッファ１００ａとの間で信号を転送するための信号経路１１１８、１１１５を含む。次に、信号は、信号経路１１１４（デバイスインターフェース１１１１に配置される）と１１１３ａ〜ｄだけでなくバッファインターフェース１１０３、信号経路１１１７（デバイスインターフェース１１１１に配置される）と１１１６ａ〜ｄを介して複数のメモリダイ１１０１ａ〜ｄとバッファダイ１１００ａとの間で転送される。一実施形態では、スペーサー１１０２ａ〜ｃは集積回路メモリダイ１１０１ａ〜ｄの間に設置される。一実施形態では、スペーサー１１０２ａ〜ｃは熱を放散するために設置される。同様に、バッファダイ１１００ａは、メモリデバイス近くの熱放散を緩和するために複数の集積回路メモリダイ１１０１ａ〜ｄから離れて配置される。一実施形態では、信号経路は、ハンダボールまたはハンダ構造により相互におよび集積回路メモリダイ１１０１ａ〜ｄに接続される。
【００５０】
図１２には、複数の集積回路メモリダイ１１０１ａ〜ｄを含むパッケージ１２１０と、バッファダイ１１００ａを有する個別のパッケージ１２９０とを有する積層パッケージデバイス１２００を例示する。両方のパッケージ１２１０、１２９０はデバイス１２００を作るために積み重ねられ収容される。一実施形態では、複数の集積回路メモリダイは個別のパッケージを有し、パッケージ１２９０上に積み重ねられる。デバイス１２００は図１１に例示するものと同様な部品を有する。バッファダイ１１００ａは本明細書に記載のように複数の集積回路メモリダイ１１０１ａ〜ｄと通信を行う。デバイス１２００はバッファダイ１１００ａ上に積み重ねられコンタクト１２０１ａ〜ｄにより分離されたメモリダイ１１０１ａ〜ｄを有する。一実施形態では、コンタクト１２０１ａ〜ｄは、バッファインターフェース１１０３に接続される信号経路１２０２、１２０３に信号経路１１１７、１１１４を接続するハンダボールである。
【００５１】
図１３には、いくつかの実施形態による、フレキシブルテープ１３０２上に配置された複数の集積回路メモリデバイス１０１ａ〜ｂ（デバイス１３０１では１０１ａ〜ｃ）とバッファデバイス１００ａとを有するデバイス１３００、１３０１を例示する。バッファデバイス１００ａは本明細書に記載のように複数の集積回路メモリデバイスと通信を行う。フレキシブルテープ１３０２上またはその中に配置された信号経路１３０５は複数の集積回路メモリデバイス１０１ａ〜ｃとバッファ１００ａとの間で信号を転送する。グリッドアレイボール１３０４などのコンタクトは、一実施形態では、複数の集積回路メモリデバイス１０１ａ〜ｃの各集積回路メモリデバイスとバッファ１００ａをフレキシブルテープ１３０２内の信号経路１３０５に接続する。接着剤１３０３は、一実施形態では、複数の集積回路メモリデバイス１０１ａ〜ｃを互いにそしてバッファ１００ａに接続するために使用することができる。一実施形態では、デバイス１３００、１３０１は共通パッケージ内に配置される。
【００５２】
図１４には、並んで配置されパッケージ１４１０内に収容された複数の集積回路メモリダイ１１０１ａ〜ｄ、１４０１ａ〜ｄとバッファダイ１１００ａを有するデバイス１４００を例示する。デバイス１４００は図１１に例示するものと同様な部品を有する。バッファダイ１１００ａは本明細書に記載のように複数の集積回路メモリダイ１１０１ａ〜ｄ、１４０１ａ〜ｄと通信を行う。一実施形態では、複数の集積回路メモリダイ１１０１ａ〜ｄ、１４０１ａ〜ｄとバッファダイ１１００ａはデバイスインターフェース１４１１に接続された基板１４５０上に並んで配置される。複数の集積回路メモリダイ１４０１ａ〜ｄはスペーサー１４０２ａ〜ｃにより分離される。一実施形態では、単一の集積回路メモリダイ１１０１ｄと単一の集積回路メモリダイ１４０１ｄがバッファダイ１１００ａと並んで配置される。デバイスインターフェース１４１１はコンタクト１１０４ａ〜ｆを含む。信号は信号経路１４１８、１４１５によりバッファインターフェース１１０３とコンタクト１１０４ａ〜ｆとの間で転送される。信号は、信号経路１４１７によりバッファインターフェース１１０３と信号経路１１１６ａ〜ｄ（または集積回路メモリダイ１１０１ａ〜ｄ）との間で転送される。同様に、信号は、信号経路１４１４によりバッファインターフェース１１０３と信号経路１１１３ａ〜ｄ（または集積回路メモリダイ１４０１ａ〜ｄ）との間で転送される。
【００５３】
図１５には、個別のパッケージ１５０１、１５０５、１５２０内にそれぞれ収容された複数の集積回路メモリダイ１１０１ａ〜ｂとバッファダイ１１００ａとを有するデバイス１５００を例示する。デバイス１５００は図１１に例示するものと同様な部品を有する。バッファダイ１１００ａは本明細書に記載の集積回路メモリダイ１１０１ａ〜ｂと通信を行う。集積回路メモリダイ１１０１ａ〜ｂとバッファダイ１１００ａは、信号経路１５０４、１５０９、１５１５、１５１８を含む基板１５３０上に配置される。集積回路メモリダイ１１０１ａはコンタクト１５０８を有するメモリインターフェース１５０７を含む。集積回路メモリダイ１１０１ｂはコンタクト１５４１を有するメモリインターフェース１５０３を含む。バッファダイ１１００ａはコンタクト１５６０を有するバッファインターフェース１１０３を含む。信号は信号経路１５１５、１５１８によりバッファインターフェース１１０３とコンタクト１１０４ａ〜ｆとの間で転送される。信号は、メモリインターフェース１５０７とコンタクト１５０８を介して信号経路１５０９によりバッファインターフェース１１０３と集積回路メモリダイ１１０１ａとの間で転送される。同様に、信号は、メモリインターフェース１５０３とコンタクト１５４１を介して信号経路１５０４によりバッファインターフェース１１０３と集積回路メモリダイ１１０１ｂとの間で転送される。本明細書に記載のように、デバイス１５００はコンタクト１１０４ａ〜ｆを介してメモリモジュール９００に接続される。
【００５４】
図１６には、一実施形態によるＳＰＤ１６０３を有するメモリモジュールを例示する。メモリモジュール１６１０は、ＳＰＤ１６０３と共に基板９３０上に配置された複数の集積回路メモリデバイス（またはダイ）とバッファデバイス（またはダイ）を含む。図１６には、基板９３０上に配置された各バッファデバイス１００ａ〜ｂによりアクセスすることができる単一のＳＰＤ１６０３を有するメモリモジュール１６１０を例示する。信号経路１６０１により、コネクタインターフェース９２０と一つまたは複数のバッファ１００ａ〜ｂからＳＰＤ１６０３へのアクセスが可能となる。一実施形態では、信号経路１６０１はバスである。ＳＰＤ１６０３は、コネクタインターフェース９２０と信号経路１６０１経由でマスターにより読取られまたは書き込まれる設定情報および／またはパラメータ情報を有することができる。同様に、バッファ１００ａ〜ｂは信号経路１６０１を介しＳＰＤ１６０３に書込むまたはそれから読取ることができる。
【００５５】
図１７には、一実施形態による、各デバイス１７１１ａ〜ｂ（すなわち、関連するＳＰＤ１７２０ａ〜ｂ、バッファデバイス（またはダイ）１００ａ〜ｂ、少なくとも一つの集積回路メモリデバイス１０１ａ（またはダイ）を有するデータスライスａ〜ｂ）を含むメモリモジュール１７１０を例示する。複数のバッファ１００ａ〜ｂおよび関連する複数のＳＰＤ１７２０ａ〜ｂは基板９３０上に配置される。設定情報および／またはパラメータ情報は、コネクタインターフェース９２０と各ＳＰＤ１７２０ａ〜ｂに接続された信号経路１７０１を使用することにより、ＳＰＤ１７２０ａ〜ｂからアクセスされる。特に、信号経路１７０１は、デバイス１７１１ａ〜ｂのＳＰＤ１７２０ａ〜ｂとコネクタインターフェース９２０とを接続する。一実施形態では、信号経路１７０１はバスである。別の一実施形態では、信号経路１７０１は、ＳＰＤ１７２０ａとＳＰＤ１７２０ｂをデイジーチェーンまたはシリアルトポロジーで接続する。一実施形態では、デバイス１７１１ａ〜ｂの一つまたは複数のバッファデバイス１００ａ〜ｂはそれぞれのＳＰＤ１７２０ａ〜ｂにアクセスする（読取るおよび／または書込む）ことができる。同様に、マスターは信号経路１７０１を使用することによりそれぞれのＳＰＤ１７２０ａ〜ｂにアクセスする（読取るおよび／または書込む）ことができる。一実施形態では、設定情報および／またはパラメータは、デイジーチェーンで接続されたＳＰＤがＳＰＤ情報を所期の転送先ＳＰＤへ転送するように、ヘッダーフィールドまたは他の識別子を使用することにより転送される。
【００５６】
図１８には、一実施形態によるバッファデバイス１００ａ（またはバッファダイ１１００ａなどのダイ）のブロック線図を例示する。バッファ１００ａは、バッファインターフェース１１０３ａ、インターフェース１８２０ａ〜ｃ、冗長性およびリペア回路１８８３、マルチプレクサ１８３０、リクエストおよびアドレスロジック回路１８４０、データキャッシュおよびタグ回路１８６０、演算回路１８６５、設定レジスタセット１８８１、クロック回路１８７０のそれぞれを単独でまたは組み合わせて含む。
【００５７】
メモリ読取りオペレーションの実施形態では、バッファ１００ａは、パケット形式であってよい制御情報（アドレス情報を含む）を信号経路１２１上のマスターから受信し、それに応じて対応する信号を一つまたは複数の信号経路１００５上のメモリデバイス１０１ａ〜ｄの一つまたは複数あるいはそのすべてに送信する。一つまたは複数のメモリデバイス１０１ａ〜ｄはデータをバッファ１００ａに送信することにより応答することができ、バッファ１００ａは該データを一つまたは複数の信号経路１００６を介して受信しそれに応じて対応する信号をマスター（または他のバッファ）に送信する。マスターは一つまたは複数の信号経路１２１を介し制御情報を送信し、一つまたは複数の信号経路１２０ａを介してデータを受信する。
【００５８】
制御情報とアドレス情報をパケットで束ねることにより、メモリデバイス１０１ａ〜ｄと通信を行うのに必要なプロトコルは物理的制御／アドレスインターフェースの実施形態に依存しなくなる。
【００５９】
メモリ書込みオペレーションの実施形態では、バッファ１００ａはパケット形式であってよい制御情報（アドレス情報を含む）を信号経路１２１上のマスターから受信し、パケット形式であってよい一つまたは複数のメモリデバイス１０１ａ〜ｄの書込みデータを信号経路１２０ａ上のマスターから受信する。次に、バッファ１００ａは、書込みデータが格納されるように、対応する信号を一つまたは複数の信号経路１００６上のメモリデバイス１０１ａ〜ｄの一つまたは複数へあるいはそのすべてへ送信する。
【００６０】
マスターは一つまたは複数の信号経路１２１を介して制御／アドレス／クロック情報を送信し、一つまたは複数の信号経路１２０ａを介して書込みデータを送信する。
【００６１】
一実施形態では、メモリデバイス１０１ａ〜ｄ内の異なるメモリデバイスに対する同時の書込みおよび／または読取りオペレーションが発生してもよい。
【００６２】
一実施形態では、バッファ１００ａに提供された制御情報は一つまたは複数のメモリデバイス１００ａ〜ｄの一つまたは複数のメモリオペレーション（書込みおよび／または読取りオペレーションなど）を引き起こすが、同じ制御情報はバッファ１００ｂに提供され、該バッファ１００ｂがバッファ１００ｂに関連する一つまたは複数のメモリデバイス１００ａ〜ｄの同じメモリオペレーションを引き起こすことができる。別の実施形態では、同じ制御情報がバッファ１００ａとバッファ１００ｂに提供されるにもかかわらず異なるメモリオペレーションを、各バッファ１００ａ〜ｂに関連する一つまたは複数のメモリデバイス１００ａ〜ｄに対し発生することができる。
【００６３】
一実施形態では、バッファインターフェース１１０３ａは、図１０に示すように信号経路１２１、１２０ａをバッファ１００ａに接続する。一実施形態では、バッファインターフェース１１０３ａは図１１、１２、１４、１５に示すバッファインターフェース１１０３に対応する。一実施形態では、バッファインターフェース１１０３ａは、データを送受信するために信号経路１２０ａに接続された少なくとも一つの送受信機１８７５（すなわち送受信回路）と、制御／アドレス／クロック情報を受信するために信号経路１２１に接続された少なくとも一つの受信回路１８９２とを含む。一実施形態では、信号経路１２１、１２０ａはポイントトゥポイントリンクを含む。バッファインターフェース１１０３ａは、ポイントトゥポイントリンクに接続する少なくとも一つの送受信機１８７５を有するポートを含む。一実施形態では、ポイントトゥポイントリンクは、各信号線が２以下の送受信機接続ポイントを有する一つまたは複数の信号線を含む。２つの送受信機接続ポイントのうちの一つはバッファインターフェース１１０３ａ上に含まれる。バッファインターフェース１１０３ａは、バッファ１００ａと他のデバイスおよび／またはメモリモジュール上の他のバッファデバイスとの間に追加のポイントトゥポイントリンクを接続するための追加のポートを含むことができる。以下にさらに詳細に述べるように、これらの追加のポートはメモリ能力を拡張するために採用することができる。バッファ１００ａは、ポイントトゥポイントリンクと他のポイントトゥポイントリンク間の送受信機として機能することができる。一実施形態では、バッファインターフェース１１０３ａはデータ、制御情報および／またはクロック信号を繰り返すための中継器回路１８９９を含む。一実施形態では、バッファインターフェース１１０３ａはコネクタインターフェース部同士間で信号を転送するためのバイパス回路１８９８を含む。
【００６４】
一実施形態では、終端器１８８０はバッファ１００ａ上に配置され送受信機１８７５と信号経路１２０ａに接続される。この実施形態では、送受信機１８７５は出力ドライバと受信機を含む。終端器１８８０は送受信機１８７５から反射された（すなわち電圧反射）信号エネルギーを放散することができる。本明細書で記載する他の終端器だけでなく終端器１８８０もまた抵抗器またはキャパシタまたはインダクタの単独またはその直列／並列組み合わせであってよい。別の実施形態では、終端器１８８０はバッファ１００ａの外付けであってよい。例えば、終端器１８８０は、メモリモジュール９００の基板９１０上、またはバッファ１００ａを収容するために使用されるパッケージ上に配置することができる。
【００６５】
インターフェース１８２０ａは、制御／アドレス／クロック情報を一つまたは複数のメモリデバイスへ送信するために、信号経路１００５に接続された少なくとも一つの送信回路１８９３を含む。一実施形態では、インターフェース１８２０ａは、共通メモリモジュールまたは異なるメモリモジュール上に配置されたバッファ同士間で制御／アドレス／クロック情報を送信することができる送受信機を含む。
【００６６】
インターフェース１８２０ｂは、図１０に例示されるバッファ１００ａと一つまたは複数のメモリデバイス１０１ａ〜ｄとの間でデータを転送するために信号経路１００６に接続された送受信機１８９４を含む。ＳＰＤロジックおよびインターフェース１８２０ｃは、図１０に例示されるバッファ１００ａとＳＰＤ１００２間で設定情報および／またはパラメータ情報を転送するために、信号経路１００４に接続された送受信機１８９６を含む。一実施形態では、インターフェース１８２０ｃは、図１６、１７に例示されるように設定情報および／またはパラメータ情報を転送するために使用される。
【００６７】
一実施形態によると、マルチプレクサ１８３０は、適切なソースからのデータをルーティングする（すなわち、メモリデバイス、内部データ、キャッシュまたは書込みバッファからのデータのサブセットを対象とする）だけでなく、バッファインターフェース１００ａとインターフェース１８２０ｂとの間の帯域幅集約化オペレーションを行うことができる。帯域幅集約化の概念は、バッファインターフェース１１０３ａにより利用される（広い）全体帯域幅にマッチするように、メモリデバイスに接続された各データ経路の（狭い）帯域幅を複数の信号経路の実施形態で組み合わせることに関係する。一実施形態では、インターフェース１８２０ｂとバッファインターフェース１１０３ａに接続され得る複数の信号経路間のスループットの多重化と逆多重化が使用される。一実施形態では、バッファ１０１ａは、バッファインターフェース１１０３ａの帯域幅にマッチするように、インターフェース１８２０ｂに接続された複数のデータ経路の帯域幅の組み合わせを利用する。
【００６８】
一実施形態では、データキャッシュおよびタグ回路１８６０（またはキャッシュ１８６０）は、最も頻繁に参照されるデータおよび関連するタグアドレスの格納に、複数のメモリデバイスのものより短いアクセス待ち時間特性を与えることによりメモリアクセス時間を改善することができる。一実施形態では、キャッシュ１８６０は、書込みデータとアドレス／マスク情報を受信するために、外部信号経路上で利用可能なデータ転送ウィンドウを利用することによりインターフェース効率を改善することができる書込みバッファを含む。情報が受信されると、該情報はインターフェース１８２０ｂ上の少なくとも一つのメモリデバイスに転送される準備ができるまで一時的に書込みバッファに格納される。
【００６９】
演算回路１８６５は、バッファ１００ａの性能および／または機能をさらに高めるためにプロセッサまたはコントローラユニット、圧縮／圧縮解除エンジン等を含むことができる。一実施形態では、演算回路１８６５は、バッファインターフェース１１０３ａとインターフェース１８２０ａ〜ｃとの間の制御／アドレス／クロック情報とデータの転送を制御する。
【００７０】
クロック回路１８７０は、バッファ１０１ａ上に組み込むことができしたがって個別のクロック生成デバイスの必要性を省くことができるクロックジェネレータ回路（例えばＤｉｒｅｃｔ  Ｒａｍｂｕｓ（登録商標）クロックジェネレータ）を含むことができる。
【００７１】
別の実施形態では、クロック回路１８７０は、位相ロックループ（“ＰＬＬ”）回路または遅延ロックループ（“ＤＬＬ”）回路のような外部クロック信号に対して内部クロック信号の位相または遅延を合わせるためのクロックアラインメント回路を含む。クロックアラインメント回路は、受信および送信されるデータおよび／または制御情報と所定の時間的関係がある内部の同期クロック信号を生成するために、既存のクロック発振器からの外部クロック、あるいは内部クロックを提供するための内部クロック発振器を利用することができる。
【００７２】
一実施形態では、クロック回路１８７０は、信号経路１２１を介し、第１の周波数を有する第１のクロック信号を受信し、第１のクロック信号を使用することによりメモリデバイス１０１ａに対し第２のクロック信号を（インターフェース１８２０ａを介し）生成し、そしてまた第１のクロック信号を使用することによりメモリデバイス１０１ｂに対し第３のクロック信号を（インターフェース１８２０ａを介し）生成する。一実施形態では、第２と第３のクロック信号は第１のクロック信号と所定の時間的（位相または遅延）関係を有する。
【００７３】
一実施形態では、送信回路（図１８に示す送受信機１８７５、１８９６、１８９４など）は符号化されたクロック情報を含む差動信号を送信し、受信回路（送受信機１８７５、１８９６、１８９４など）は符号化されたクロック情報を含む差動信号を受信する。この実施形態では、クロックおよびデータリカバリ回路（クロック回路１８７０など）は、受信回路により受信されたデータでもって符号化されたクロック情報を抽出するために含まれる。同様に、クロック情報は送信回路により送信されたデータにより符号化することができる。例えば、クロック情報は、所与の数のデータビット内に最小数の信号遷移が発生することを保証することにより、データ信号上で符号化することができる。
【００７４】
一実施形態では、送受信機１８７５は第１の種類の信号（例えば規定された電圧レベルとタイミングを有する信号）を送受信し、送受信機１８９４（および／または送信回路１８９３）は第２の異なる種類の信号を送受信する。例えば、送受信機１８７５はＤＤＲ２メモリデバイスに対する信号を送受信することができ、送受信機１８９４はＤＤＲ３メモリデバイスに対する信号を送受信することができる。
【００７５】
一実施形態では、バッファ１００ａに（信号経路１２１、１２０経由で）供給される制御情報および／またはデータは異なるプロトコル様式であってもよいし、あるいはバッファ１００ａから一つまたは複数のメモリデバイス１００ａ〜ｄに供給される制御情報および／またはデータとは異なるプロトコルの特徴を有してもよい。バッファ１００ａ内のロジック（例えば演算回路１８６５）は、受信される制御情報および／またはデータと送信される制御情報および／またはデータとの間で当該のプロトコル変換を行なう。一実施形態では、異なる電気的／シグナリングと制御／データのプロトコルの組み合わせがインターフェース規格を設定する。バッファ１００ａは異なるインターフェース規格（メモリモジュールインターフェース（例えばコネクタインターフェース９２０）用の規格と一つまたは複数のメモリデバイス１００ａ〜ｄ用の別の規格）間の変換器として機能することができる。例えば、一つのメモリモジュールインターフェース規格はメモリモジュール上に配置された特定のメモリデバイス内の特定のレジスタを読取る必要があるかもしれない。それにもかかわらずメモリモジュールには、メモリモジュールインターフェース規格が必要とするレジスタを含まないメモリデバイスを装着してもよい。一実施形態では、バッファ１００ａは、メモリモジュールインターフェース規格により必要とされるレジスタをエミュレートすることができるので、異なるインターフェース規格で動作するメモリデバイス１００ａ〜ｄの使用を可能にする。モジュールトポロジーとアーキテクチャとを組み合わせたこのバッファ機能により、メモリモジュールは異なるインターフェース規格を有するメモリデバイスを使用する一方で、一つのインターフェース規格とのソケット互換性が可能になる。
【００７６】
一実施形態では、バッファ１００ａは、メモリセル、メモリデバイスの行またはバンク、全メモリデバイス（または周辺回路）、および／またはバッファ１００ａとメモリデバイス１０１ａ〜ｄ間の信号経路の機能を試験し修復するための冗長性およびリペア回路１８８３を含む。一実施形態では、冗長性およびリペア回路１８８３は、較正動作中および／または初期設定中に選択されたデータ経路を使用することにより、選択されたメモリデバイスの格納領域へ所定の複数の値を書込み（例えば、送受信機１８９４と所定値を格納する参照テーブルとを使用することにより）、選択されたデータ経路を使用することにより該格納された所定の複数の値を選択されたメモリデバイスから読み返すことにより、定期的に一つまたは複数のメモリデバイス１０１ａ〜ｄを試験する。一実施形態では、選択されたメモリデバイスの格納領域から読取られた値が該格納領域に書き込まれた値にマッチしない場合、冗長性およびリペア回路１８８３は、選択されたメモリデバイスおよび／または選択された信号経路へのバッファ１００ａによるアクセスを削除する。一実施形態では、異なるメモリデバイスへの異なる信号経路を選択することができ、この場合もこの試験機能を行うことができる。異なる信号経路を選択した結果、読取られた所定値と冗長性およびリペア回路１８８３内の所定値との正確な比較が得られた（すなわち試験が合格した）場合、異なる記憶領域への異なるメモリアドレス（別のメモリデバイス内、または別のメモリデバイスへの）はその後選択されるかマッピングされる。したがって不良記憶領域に対する将来の書込みおよび／または読取り操作は発生しない。
【００７７】
一実施形態では、バッファ１００ａに接続されたメモリデバイス１０１ａ〜ｄを対象とした制御情報（アドレス情報を含む）とデータの任意の多重化された組み合わせもまた、例えばデータからアドレスと制御情報を抽出することができるバッファインターフェース１１０３ａを介して受信される。例えば、制御情報とアドレス情報は、信号経路１２０ａ上の多重化データからデコードし分離することができ、そして信号経路１８９５上でバッファインターフェース１１０３ａからリクエストおよびアドレスロジック回路１８４０に供給することができる。次に、該データは設定可能シリアル化／シリアル化解除回路１８９１に供給することができる。リクエストおよびアドレスロジック回路１８４０は送信回路１８９３に対し一つまたは複数の制御信号を生成する。
【００７８】
いくつかの実施形態では、インターフェース１８２０ａ、１８２０ｂはプログラム可能な機能を含む。バッファ１００ａとメモリデバイス１０１ａ〜ｄとの間の多くの制御信号線および／またはデータ信号線は、異なる数のメモリデバイスを収容するようにプログラム可能である。したがって、メモリデバイス数の増大に伴ってさらに多くの専用制御信号線を利用できる。プログラム可能な専用制御線および／またはデータ線を使用することで、メモリデバイスとバッファ１００ａ間で制御信号を転送するためのバスを使用する際に生じ得るすべての負荷問題を回避する。別の実施形態では、各メモリデバイスの各バイトに対する追加のデータストローブ信号が、このような信号を必要とする従来のメモリデバイスなどのような異なる種類のメモリデバイスを収容するためにインターフェース１８２０ｂにおいてプログラムされ得る。さらに別の実施形態では、インターフェース１８２０ａ、１８２０ｂは異なるメモリデバイスの幅にアクセスするためにプログラム可能である。例えば、インターフェース１８２０ａ、１８２０ｂは、１６インチ×４インチ幅メモリデバイス、８インチ×８インチ幅メモリデバイス、または４インチ×１６インチ幅メモリデバイスに接続するためにプログラムすることができる。同様に、バッファインターフェース１１０３ａは、信号経路１２０ａに対しプログラム可能な幅を有する。
【００７９】
設定可能シリアル化／シリアル化解除回路１８９１は、格納されたシリアル比率に応じてシリアル化とシリアル化解除機能を行なう。メモリデバイスのアクセス幅がその最大値から低減されるにつれて、メモリデバイスアクセス細分性（データのクオンタ（ｑｕａｎｔａ）で測定される）はそれに比例して低減される。メモリデバイス１０１ａ〜ｄ内のすべての格納領域をアクセスすることができることを保証するためにアクセスインタリーブ方式またはアクセス多重化方式を採用することができる。メモリデバイスのアクセス幅が変化するにつれて信号経路１００６の数を増加または低減することができる。信号経路１００６はいくつかのアドレス可能なサブセットに細分化することができる。トランザクションのアドレスは、信号経路１００６のどのターゲットサブセットが該トランザクションのデータ転送部分に利用されるかを決定する。さらに、一つまたは複数のメモリデバイス１０１ａ〜ｄと通信を行うために採用されるインターフェース１８２０ａ、１８２０ｂに含まれる送受信回路、送信回路および／または受信回路の数は、所望のシリアル比率に基づいて設定することができる。通常、送受信機の設定は、どれだけの数の送受信機を一つまたは複数のメモリデバイス１０１ａ〜ｄとバッファインターフェース１１０３ａ間の所与の転送においてアクティブにするかをイネーブルまたはディゼーブルすることにより発効させることができる。一実施形態では、バッファインターフェース１１０３ａにおいてデータを転送するデータ速度は、メモリデバイス１０１ａ〜ｄに接続される一つまたは複数の信号経路１００６上でデータを転送するデータ速度の倍数かまたはその比率分である。
【００８０】
バッファ１００ａは高度のシステム柔軟性を提供する。バッファ１００ａを修正することにより、古いインターフェース規格をサポートするマスターまたはメモリシステムと共に動作するようにメモリデバイスの新しいインターフェース規格を段階的に組み入れることができる。一実施形態では、メモリモジュールは古いメモリモジュールインターフェースまたはソケットを使用することにより挿入することができ、新しい世代のメモリデバイスはメモリモジュール上に配置することができる。既存の世代のメモリデバイスとの下位互換性を保つことができる。同様に、既存の世代のメモリデバイスとの下位互換性を保ちつつ新世代のメモリデバイスの機能を利用する新世代のマスターまたはコントローラを段階的に組み込むことができる。同様に、異なるコスト、電力要求、アクセスタイムを有する異なる種類のメモリデバイスを、特定アプリケーション用の単一の共通パッケージ内に含むことができる。
【００８１】
図１９には、一実施形態における集積回路メモリデバイス１９００（またはメモリダイ）を例示する。集積回路メモリデバイス１９００は、いくつかの実施形態における一つまたは複数の集積回路メモリデバイス１０１ａ〜ｄに対応する。集積回路メモリデバイス１９００はメモリコア１９００ｂとメモリインターフェース１９００ａを含む。信号経路１９５０ａ〜ｂ、１９５１ａ〜ｂ、１９５２、１９５３はメモリインターフェース１９００ａに接続される。信号経路１９５０ａ〜ｂは読取り書込みデータを転送する。信号経路１９５１ａ〜ｂはパケット形式の行アドレス、列アドレスなどのアドレス情報をそれぞれ転送する。信号経路１９５２は制御情報を転送する。信号経路１９５３は一つまたは複数のクロック信号を転送する。一実施形態では、信号経路１９５０ａ〜ｂは図１０に示す信号経路１２０ａに対応し、信号経路１９５１ａ〜ｂ、１９５２、１９５３は図１０の信号経路１２１に対応する。
【００８２】
メモリインターフェース１９００ａは、メモリデバイス１９００と信号経路１９５０ａ〜ｂ、１９５１ａ〜ｂ、１９５２、１９５３との間で信号を転送するための少なくとも一つの送信機および／または受信機を含む。書込みデマルチプレクサ（“ｄｅｍｕｘ”）１９２０と読取りマルチプレクサ（“ｍｕｘ”）１９２２は信号経路１９５０ａに接続され、書込みｄｅｍｕｘ１９２１と読取りｍｕｘ１９２３は信号経路１９５０ｂに接続される。書込みｄｅｍｕｘ１９２０〜２１は信号経路１９５０ａ〜ｂからメモリコア１９００ｂ（特にはセンスアンプ０〜２ａ、０〜２ｂ）へ書込みデータを提供する。読取りｍｕｘ１９２２〜２３はメモリコア１９００ｂから信号経路１９５０ａ〜ｂ（特にはセンスアンプＮａ、Ｎｂ）へ読取りデータを提供する。
【００８３】
ｄｅｍｕｘおよび行パケットデコーダ１９１０は信号経路１９５１ａに接続され、ｄｅｍｕｘおよび列パケットデコーダ１９１３は信号経路１９５１ｂに接続される。ｄｅｍｕｘおよび行パケットデコーダ１９１０はパケットをデコードし、行デコーダ１９１４へ行アドレスを提供する。ｄｅｍｕｘおよび列パケットデコーダ１９１３は列およびマスクデコーダ１９１５へ列アドレスとマスク情報を提供する。
【００８４】
制御レジスタは信号経路１９５２に接続され、レジスタ値に応じて行デコーダ１９１４と列およびマスクデコーダ１９１５へ制御信号を提供する。
【００８５】
クロック回路は信号経路１９５３に接続され、信号経路１９５３上で転送される一つまたは複数のクロック信号に応答して送信クロックＴＣＬＫと受信クロック信号ＲＣＬＫを提供する。一実施形態では、書込みｄｅｍｕｘ１９２０、１９２１は受信クロック信号ＲＣＬＫのエッジに応答して信号経路１９５０ａ〜ｂからメモリコア１９００ｂへ書込みデータを提供する。一実施形態では、読取りｍｕｘ１９２２、１９２３は、送信クロックＴＣＬＫのエッジに応答してメモリコア１９００ｂから信号経路１９５０ａ〜ｂへ読取りデータを提供する。一実施形態では、クロック回路は、信号経路１９５０ａ〜ｂ上に出力される読取りデータとの時間的関係を有する信号経路１９５３上のクロック信号を（バッファデバイスに対し）生成する。
【００８６】
行デコーダ１９１４と列およびマスクデコーダ１９１５はメモリコア１９００ｂに制御信号を提供する。例えば、メモリバンク内の複数の記憶セルに格納されたデータは、行コマンドに応答しセンスアンプを使用することによりセンスされる。センスされる行は、ｄｅｍｕｘおよび行パケットデコーダ１９１０から行デコーダ１９１４に提供される行アドレスにより識別される。センスアンプによりセンスされるデータのサブセットは、ｄｅｍｕｘおよび列パケットデコーダ１９１３により提供される列アドレス（とおそらくマスク情報）に応じて選択される。
【００８７】
メモリコア１９００ｂのメモリバンク０〜Ｎにおけるメモリバンクは２次元の記憶セルアレイを有するメモリアレイを含む。いくつかの実施形態では、メモリバンク０〜Ｎは、ＤＲＡＭセル、ＳＲＡＭセル、フラッシュセル、強誘電性ＲＡＭ（ＦＲＡＭ）セル、磁気抵抗または磁気ＲＡＭ（ＭＲＡＭ）セル、または他の同等な種類の記憶デバイスセルであってよい記憶セルを含む。一実施形態では、集積回路メモリデバイス１９００は、ＤＤＲ集積回路メモリデバイスまたは後継世代メモリデバイス（例えばＤＤＲ２またはＤＤＲ３）である。別の実施形態では、集積回路メモリデバイス１９００は、ＸＤＲＴＭＤＲＡＭ集積回路メモリデバイスまたはＤｉｒｅｃｔ  Ｒａｍｂｕｓ（登録商標）ＤＲＡＭ（“ＤＲＤＲＡＭ”）メモリデバイスである。一実施形態では、集積回路メモリデバイス１９００は、共通パッケージ内に収容された異なる種類の記憶セルを有する異なる種類のメモリデバイスを含む。
【００８８】
本明細書に記載の信号は、信号経路を使用することによりデバイス／回路間およびその中で送信または受信することができ、そして限定するものではないが電気信号の電圧または電流レベルを変調することを含む任意の数のシグナリング技術を使用することにより生成することができる。該信号は、データだけでなく任意の種類の制御およびタイミング情報（例えば、コマンド、アドレス値、クロック信号、設定／パラメータ情報）を表すことができる。一実施形態では、本明細書に記載の信号は光信号であってよい。
【００８９】
本明細書に記載の信号経路上では多種多様の信号を転送することができる。例えば、信号の種類としては、差動型（一対の信号線上の）、非零復帰方式（“ＮＲＺ”）、マルチレベルパルス振幅変調（“ＰＡＭ”）、位相偏移キーイング、遅延または時変調、直交振幅変調（“ＱＡＭ”）、トレリスコーディングが挙げられる。
【００９０】
マルチレベルＰＡＭシグナリングを採用する実施形態では、連続するディジタル値または符号の一意的な組を符号化するために複数の電圧レベルを採用することにより、システムクロック周波数または信号線の数のいずれも増やさずにデータ速度を増加することができる。すなわち、連続するディジタル符号の一意的な各組み合わせは、一意的な電圧レベルまたは電圧レベルのパターンに割り当てられ得る。例えば、４レベルＰＡＭ方式は、００、０１、１０、１１などの一対の連続ディジタル値または符号を区別するために４つの個別の電圧範囲を採用することができる。本明細書では、各電圧範囲は一意的な連続符号対の一つに対応する。
【００９１】
一実施形態では、クロック信号は、メモリモジュールおよび／またはデバイスにおいて、データおよび／または制御情報を同期して送受信することのように事象を同期させるために使用される。一実施形態では、グローバル同期クロッキングが使用される（すなわち、単一クロック周波数ソースがメモリモジュール／システム内の様々なデバイスに配布される）。一実施形態では、ソース同期クロッキングが使用される（すなわち、クロック信号とデータがスキュー耐性を有するように、データはソースから転送先へクロック信号と共に転送さる）。一実施形態では、符号化データとクロック信号が使用される。別の実施形態では、本明細書に記載のクロッキングまたは同期の組み合わせが使用される。
【００９２】
いくつかの実施形態では、本明細書に記載の信号経路は、一つまたは複数の光ファイバーまたは光学経路だけでなく、複数の配線、金属トレース（内部または外部の）、信号線またはドープ領域（正にまたは負に増強された）などの一つまたは複数の導電素子のそれぞれを単独でまたは組み合わせて含む。いくつかの実施形態では、複数の信号経路が添付図面に例示された単一信号経路を置換してもよいし、単一信号経路が添付図面に例示された複数の信号経路を置換してもよい。いくつかの実施形態では、信号経路はバスおよび／またはポイントトゥポイント接続を含むことができる。一実施形態では、信号経路は制御およびデータ信号を転送するための信号経路を含む。別の実施形態では、信号経路は、データ信号を転送するための信号経路のみ、あるいは制御信号を転送するための信号経路のみを含む。さらに他のいくつかの実施形態では、信号経路は単方向性の信号（一方向に伝わる信号）、または双方向性信号（２方向に伝わる信号）、または単方向性信号と双方向性信号の組み合わせを転送する。
【００９３】
本明細書に開示された様々な回路は、コンピュータ支援設計ツールを使用して記述され、そしてそれらの振る舞いの点では様々なコンピュータ読取り可能媒体内に具現化されたデータおよび／または命令、レジスタ転送、ロジック部品、トランジスタ、レイアウトジオメトリおよび／または他の特性として表現され得る（または描かれる）ことに留意すべきである。このような回路表現を実施することができるファイルと他のオブジェクトのフォーマットとしては、限定するものではないが、Ｃ、Ｖｅｒｉｌｏｇ、ＨＬＤＬなどの動作記述言語をサポートするフォーマット、ＲＴＬのようなレジスタレベル記述言語をサポートするフォーマット、ＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＧＩＦ、ＭＥＢＥＳなどのジオメトリ記述言語をサポートするフォーマット、そして他の適切なフォーマットおよび言語が挙げられる。このようなフォーマットデータおよび／または命令を具現化することができるコンピュータ読取り可能媒体としては、限定するものではないが、このようなフォーマットデータおよび／または命令を無線、光学、または有線のシグナリング媒体またはその任意の組み合わせを介し転送するために使用することができる様々な実施形態（例えば光学、磁気、または半導体記憶媒体）の不揮発性記憶媒体、搬送波が挙げられる。このようなフォーマットデータおよび／または命令の搬送波による転送の例としては、限定するものではないが、一つまたは複数のデータ転送プロトコル（例えば、ＨＴＴＰ、ＦＴＰ、ＳＭＴＰ等）を介したインターネットおよび／または他のコンピューターネットワーク上の転送（アップロード、ダウンロード、電子メール等）が挙げられる。一つまたは複数のコンピュータ読取り可能媒体を介しコンピュータシステム内で受信されると、上記回路のこのようなデータおよび／または命令ベースの表現は、限定するものではないが、このような回路の物理的明示の表現または画像を生成するためのネットリスト生成プログラム、配置配線プログラム等を含む一つまたは複数の他のコンピュータプログラムの実行と相まってコンピュータシステム内の処理エンティティ（例えば一つまたは複数のプロセッサ）により処理することができる。このような表現または画像は、例えばデバイス製造プロセスにおいて回路の様々な部品を形成するために使用される一つまたは複数のマスクの生成を可能にすることにより、デバイス製作においてその後使用され得る。
【００９４】
上記いくつかの実施形態の記載は図解と説明を目的として提供された。網羅的であること、あるいは実施形態を開示された正確な形態に限定することを意図するものではない。当業者にとっては、修正及び変更は明らかであろう。上記実施形態は本発明の原理および実用化について説明するために選択され記載され、当業者が様々な実施形態を理解することを可能にし、様々な修正を行うことにより特定の使用に適するように意図されている。本発明の範囲は本特許請求範囲とその等価物によって定義されるように意図されている。
【図面の簡単な説明】
【００９５】
【図１】複数の集積回路メモリデバイスと複数の集積回路バッファデバイスを含むメモリモジュールトポロジーを例示する。
【図２】スプリットマルチドロップ式制御／アドレスバスを有するメモリモジュールトポロジーを例示する。
【図３】シングルマルチドロップ式制御／アドレスバスを有するメモリモジュールトポロジーを例示する。
【図４】各集積回路バッファデバイスとメモリモジュールコネクタインタフェースとの間でデータを提供するメモリモジュールトポロジーを例示する。
【図５】複数の集積回路メモリデバイスと、制御およびアドレス情報のための集積回路バッファデバイスを有する複数の集積回路バッファデバイスとを含むメモリモジュールトポロジーを例示する。
【図６】図５のメモリモジュールトポロジーにおける制御／アドレス信号経路の終端を例示する。
【図７】図５のメモリモジュールトポロジーにおけるデータ信号経路の終端を例示する。
【図８】図５のメモリモジュールトポロジーにおけるスプリット方式制御／アドレス信号経路の終端を例示する。
【図９Ａ−９Ｃ】複数の集積回路メモリデバイスと複数の集積回路バッファデバイスを含むメモリモジュールトポロジーの平面図を例示する。
【図１０】複数の集積回路メモリダイと集積回路バッファダイを有するデバイスのトポロジーを例示するブロック線図である。
【図１１】複数の集積回路メモリダイと集積回路バッファダイを有するマルチチップパッケージ（“ＭＣＰ”）デバイスを例示する。
【図１２】複数の集積回路メモリダイを有するパッケージデバイスと、バッファダイを有する別のパッケージデバイスを例示する。両パッケージは、単一のパッケージオンパッケージ（ｐａｃｋａｇｅ−ｏｎ−ｐａｃｋａｇｅ：ＰＯＰ）デバイス内に積み重ねられ一緒に収容される。
【図１３】フレキシブルテープ上に配置された複数の集積回路メモリデバイスとバッファデバイスを有するデバイスを図示する。
【図１４】パッケージ内に並んで配置され収容された複数の集積回路メモリダイとバッファダイを有するデバイスを例示する。
【図１５】個別のパッケージ内に収容され、そしてより大きなＰＯＰデバイス内に集積化された複数の集積回路メモリダイとバッファダイを有するデバイスを例示する。
【図１６】シリアルプレゼンスディテクト（ＳＰＤ）デバイスを含むメモリモジュールトポロジーを例示する。
【図１７】ＳＰＤを有する各データスライスを含むメモリモジュールトポロジーを例示する。
【図１８】集積回路バッファダイのブロック線図である。
【図１９】メモリデバイスのブロック線図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ−９Ｃ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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