(57)【要約】低電圧レベルコンバータが、超大規模集積（ＶＬＳＩ）システム用の複数電源電圧のレベル変換を可能にする。低電圧レベルダウン変換が、複数電源電圧システム用のオンチップ試験回路の超低電圧動作で達成される。このコンバータは、接地されたウェルを有する出力ドライバＰＭＯＳ  ＰＥＴ（２１２）を含む。出力ＮＭＯＳ  ＦＥＴ（２１４）および余分の入力プルダウンＮＭＯＳ  ＦＥＴ（２１６）が、コンバータの入力部（２１８）に並列に接続される。余分の入力プルダウンＮＭＯＳ  ＦＥＴ（２１６）は、そのドレイン（２４６）での負のゲート電圧を出力ドライバＰＭＯＳ  ＦＥＴゲート（２２２）に供給する。負のゲート電圧および接地されたウェルは、コンバータの出力信号雑音パルスの立上り時間を大幅に短縮し、ミラー容量効果による入力パルス（２０７）と出力パルス（２０９）の間の結合効果によって生成された出力パルスの初期移行時の負のスパイク電圧を実質的になくす。
2009510943.tif 000002
【特許請求の範囲】
【請求項１】
出力ドライバトランジスタと、
前記出力ドライバトランジスタのゲートにプルダウン電圧を供給する別個の入力プルダウントランジスタと
を備える低電圧レベルコンバータ回路。
【請求項２】
前記出力ドライバトランジスタが、接地に接続されたウェルを有する、
請求項１に記載の低電圧レベルコンバータ。
【請求項３】
前記出力ドライバトランジスタが、デュアルレベル電圧電源の低い電源電圧に接続されたソースを有する、
請求項１に記載の低電圧レベルコンバータ。
【請求項４】
前記コンバータの前記入力プルダウントランジスタが、前記低い電源電圧の電圧よりも高い電圧を有する入力パルスを受け取る、
請求項３に記載の低電圧レベルコンバータ。
【請求項５】
前記出力ドライバトランジスタが、ｐ型金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタである、
請求項１に記載の低電圧レベルコンバータ。
【請求項６】
第２の出力トランジスタおよび前記入力プルダウントランジスタが、ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタである、
請求項１に記載の低電圧レベルコンバータ。
【請求項７】
前記コンバータの出力部での出力電圧が、約５００ミリボルトより大きくない、
請求項１に記載の低電圧レベルコンバータ。
【請求項８】
接地されたウェルを有するｐ型金属酸化膜半導体（ＰＭＯＳ）出力ドライバトランジスタに負のゲート電圧を供給する入力プルダウンｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタを有する低電圧レベルコンバータ
を備えるシステム。
【請求項９】
前記低電圧レベルコンバータの入力部での入力電圧パルスが、前記低電圧レベルコンバータの出力部での出力雑音パルス信号よりも高い電圧レベルを有する、
請求項８に記載のシステム。
【請求項１０】
前記低電圧レベルコンバータが、公称上、約１．０〜１．５Ｖを生成する高電圧電源と、公称上、約３００ｍＶ〜５００ｍＶを生成する低電圧電源とを有する複数レベル電源で動作する、
請求項８に記載のシステム。
【請求項１１】
前記低電圧レベルコンバータの入力部に前記入力プルダウンｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタと並列に接続されたゲートを有する出力ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタをさらに備え、
前記ｐ型金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタと前記出力ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタの両方のドレインがともに、前記低電圧レベルコンバータの出力部に接続される、
請求項８に記載のシステム。
【請求項１２】
入力パルス信号を高い電源電圧レベルで供給するパルス発生器と、
接地されたウェルを有する出力ドライバｐ型金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタに負のゲート電圧を供給する入力プルダウントランジスタ、および
前記低電圧レベルコンバータの入力部に前記入力プルダウントランジスタと並列に接続されたゲートを有する出力ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタを含む低電圧レベルコンバータであって、
前記低電圧レベルコンバータの前記入力部が、前記パルス発生器から前記入力パルス信号を受け取り、
前記ｐ型金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタと前記出力ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタの両方のドレインがともに、前記低電圧レベルコンバータの出力部に接続される、低電圧レベルコンバータと、
前記低電圧レベルコンバータの前記出力部に接続され、出力信号雑音パルスを低い電源電圧レベルで受け取る被試験装置と
を備えるオンチップ試験システム。
【請求項１３】
前記低電源電圧レベルが、前記出力ドライバｐ型金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタと前記出力ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタの閾値電圧に近い、
請求項１２に記載のオンチップ試験システム。
【請求項１４】
低電圧レベルコンバータを備えるＶＬＳＩ集積回路チップであって、
前記低電圧レベルコンバータが、
前記低電圧レベルコンバータの出力部に接続されたドレインと接地されたウェルとを有する出力ドライバｐ型金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタと、
前記低電圧レベルコンバータの前記出力部に接続されたドレインと前記低電圧レベルコンバータの入力部に接続されたゲートとを有する出力ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタと、
ドレインでの負のゲート電圧を前記出力ドライバｐ型金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタに供給し、かつ前記低電圧レベルコンバータの前記入力部に前記出力ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタと並列に接続されたゲートを有する入力プルダウンｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタと
を備え、
前記低電圧レベルコンバータの前記入力部が、入力パルス信号を高い電源電圧レベルで受け取り、
前記低電圧レベルコンバータが、出力信号雑音パルスを低い電源電圧レベルで生成する、
ＶＬＳＩ集積回路チップ。
【請求項１５】
前記入力パルス信号を前記高い電源電圧レベルで生成するパルス発生器
をさらに備える、請求項１４に記載のＶＬＳＩ集積回路チップ。
【請求項１６】
前記低電圧レベルコンバータの前記出力部に接続され、前記出力信号雑音パルスを前記低い電源電圧レベルで受け取る被試験装置
をさらに備える、請求項１４に記載のＶＬＳＩ集積回路チップ。
【請求項１７】
前記出力パルスの立上り時間が、方形波入力パルスに応答して３５０ピコ秒未満である、
請求項１４に記載のＶＬＳＩ集積回路チップ。
【請求項１８】
ミラー効果による、前記入力パルス信号と前記出力信号雑音パルスの間の結合効果が、約３０ｍＶより大きくない、
請求項１４に記載のＶＬＳＩ集積回路チップ。
【請求項１９】
前記低い電源電圧が、約５００ｍＶより大きくない、
請求項１４に記載のＶＬＳＩ集積回路チップ。
【請求項２０】
前記入力パルスの前記電圧が、公称上、約１．２Ｖである、
請求項１４に記載のＶＬＳＩ集積回路チップ。
【請求項２１】
入力プルダウントランジスタのドレインを出力ドライバトランジスタのゲートに接続して、負のゲート電圧を前記出力ドライバトランジスタに供給するステップと、
出力信号雑音パルスが、低電圧レベルコンバータの出力部に前記入力パルスの電圧よりも低い電圧で供給されるように、前記入力プルダウントランジスタのゲートに入力パルスを印加するステップと
を含む電圧レベル変換の方法。
【請求項２２】
前記印加するステップが、
前記入力プルダウントランジスタの前記ゲートおよび出力トランジスタのゲートに前記入力パルスを同時に印加するステップと、
前記入力パルスをパルス発生器から高い電源電圧レベルで印加するステップと
をさらに含む、請求項２１に記載の方法。
【請求項２３】
前記出力ドライバトランジスタのドレインを低電圧レベルコンバータの出力部に接続するステップと、
出力トランジスタのドレインを前記低電圧レベルコンバータの前記出力部に接続するステップと、
前記出力信号雑音パルスが、低い電源電圧レベルで供給されるように、前記出力ドライバトランジスタのソースを低い電源電圧レベルに接続するステップと
をさらに含む、請求項２１に記載の方法。
【請求項２４】
前記出力ドライバトランジスタのウェルを接地に接続するステップであって、前記出力ドライバトランジスタが、ｐ型金属酸化膜半導体（ＰＭＯＳ）電界効果トランジスタである、ステップ
をさらに含む、請求項２１に記載の方法。
【請求項２５】
前記出力信号雑音パルスで負荷を駆動するステップであって、前記負荷が被試験装置である、ステップ
をさらに含む、請求項２１に記載の方法。
【請求項２６】
前記出力トランジスタを接続する前記ステップが、ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタを接続することを含む、
請求項２１に記載の方法。
【請求項２７】
前記入力プルダウントランジスタを接続する前記ステップが、ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタを接続することを含む、
請求項２１に記載の方法。
【請求項２８】
負荷を駆動するための手段と、
負荷を駆動するための前記手段にプルダウンゲート電圧を供給するための手段と
を含む、電圧パルスを低電圧レベルダウン変換するための手段であって、
前記プルダウンゲート電圧が、負荷を駆動するための前記手段の電流駆動を増大させ、
前記プルダウンゲート電圧が、負荷を駆動するための前記手段のスイッチング時間を減少させる、電圧パルスを低電圧レベルダウン変換するための手段。
【請求項２９】
負荷を駆動するための前記手段の閾値電圧を低下させるための手段を
さらに含む、請求項２８に記載の電圧パルスを低電圧レベルダウン変換するための手段。
【請求項３０】
デュアルレベル電圧電源の低い電源電圧から、負荷を駆動するための前記手段に電流を供給するための手段
をさらに含む、請求項２８に記載の電圧パルスを低電圧レベルダウン変換するための手段。
【請求項３１】
プルダウンゲート電圧を供給するための前記手段が、前記低い電源電圧の電圧よりも高い電圧を有する入力パルスを受け取る、
請求項３０に記載の電圧パルスを低電圧レベルダウン変換するための手段。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、超大規模集積回路システム用の複数電源電圧のレベル変換に関し、より詳細には、オンチップ試験回路の超低電圧動作での低電圧レベルダウン変換に関する。
【背景技術】
【０００２】
例えばデュアル電源電圧システムの従来技術の電圧レベル変換は、通常、差動インバータ回路によって行われる。そのような回路の出力応答は一般に、出力インバータ、例えば負荷を駆動するために使用されるＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）の駆動能力によって制限される。出力ドライバのサイズを増大してより大きな電流駆動を得ることによって低電圧動作を達成することでは一般に、ドライバが大型化して固有結合容量が増大するために、ＭＯＳＦＥＴ装置が、通常はそれらのゲート端子とドレイン端子の間にかなりの結合容量を有するという問題は解決しない。高いエッジ上昇（降下）率のドレイン電圧は、ミラー容量を介してＭＯＳＦＥＴのゲートに容量的に結合することができる。この結合により、ＭＯＳＦＥＴのゲート電圧が上昇して、回路の予期せぬまたは有害な動作をもたらす可能性がある。したがって、より大きな電流駆動を得るためにドライバを大型化すると、実際にはレベル変換回路の性能の向上ではなく低下につながる可能性がある。
【０００３】
オンチップ試験回路の場合、１つの目的が、入力信号、例えば試験雑音パルスを高い電源電圧レベルから低い電源電圧レベルに変換することである。しかし、電流駆動と固有容量の間のトレードオフのために、従来技術の回路では、必要とされる電流駆動をもたらしながら、低い電源電圧での出力信号の満足のいく短い立上り時間を達成できていない。例示するために、図１は、横座標上にナノ秒（ｎ）で示されている時間に対して、縦座標上にミリボルト（ｍ）で示されている電圧のグラフ１００に、従来技術のレベルコンバータの一例での過渡応答を示す。グラフ１００は、入力パルス１０６との比較のために、同じグラフに出力パルス１０２を示す。入力パルス１０６は、非反転入力パルス１０４の結果である。図１を見て分かるように、出力パルス１０２は、全体として１０８で示されている不満足な立上り時間を有し、その結果、出力パルスの立上り時間１１６（簡潔には、出力パルス１０２の電圧が全振幅電圧レベルの１０％から９０％に至るまでの時間）は、入力パルス１０２のパルス幅１１０の容認できないほど大きな部分を占める。例えば、図１に示されているように、立上り時間１１６は、約２．２ナノ秒の全パルス幅１１０のうちの約１．７ナノ秒である。さらに、結合効果と呼ばれることもあるミラー容量効果は、初期電圧降下１１２を引き起こす可能性がある。そのような電圧降下１１２は、入力パルス１０４の立上りエッジ１１４（ＬＯＷからＨＩＧＨへの移行）に対する所望の回路性能とは逆であり、長い立上り時間１１６に悪影響を及ぼす。
【０００４】
図を見て分かるように、入力信号を高い電源電圧レベルから低い電源電圧レベルに変換する低電圧レベルコンバータが必要である。出力パルスの立上り時間を大幅に改善すなわち短縮した所要の電流駆動を可能にするために、ミラー容量の制限を克服するレベルダウンコンバータも必要である。
【発明の開示】
【発明の概要】
【０００５】
本発明の一実施形態では、低電圧レベルコンバータ回路が、出力ドライバトランジスタと、出力ドライバトランジスタのゲートにプルダウン電圧を供給する別個の入力プルダウントランジスタとを備える。
【０００６】
本発明の他の実施形態では、システムが、接地されたウェルを有するｐ型金属酸化膜半導体（ｐｏｓｉｔｉｖｅ  ｍｅｔａｌ−ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）（ＰＭＯＳ）出力ドライバトランジスタに負のゲート電圧を供給する入力プルダウンｎ型金属酸化膜半導体（ｉｎｐｕｔ  ｐｕｌｌｄｏｗｎ  ｎｅｇａｔｉｖｅ  ｍｅｔａｌ−ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）（ＮＭＯＳ）トランジスタを有する低電圧レベルコンバータを備える。
【０００７】
本発明の他の実施形態では、オンチップ試験システムが、低電圧レベルコンバータに入力パルス信号を高い電源電圧レベルで供給するパルス発生器を備える。低電圧レベルコンバータは、接地されたウェルを有する出力ドライバＰＭＯＳ  ＦＥＴに負のゲート電圧を供給する入力プルダウントランジスタと、低電圧レベルコンバータの入力部に入力プルダウントランジスタと並列に接続されたゲートを有する出力ＮＭＯＳ  ＦＥＴとを含む。低電圧レベルコンバータの入力部は、パルス発生器から入力パルス信号を受け取る。ＰＭＯＳ  ＦＥＴと出力ＮＭＯＳ  ＦＥＴの両方のドレインはともに、低電圧レベルコンバータの出力部に接続され、被試験装置が、低電圧レベルコンバータの出力部に接続される。被試験装置は、出力信号雑音パルスを低い電源電圧レベルで受け取る。
【０００８】
本発明の他の実施形態では、ＶＬＳＩ集積回路チップが、低電圧レベルコンバータを備える。低電圧レベルコンバータは、低電圧レベルコンバータの出力部に接続されたドレインと接地されたウェルとを有する出力ドライバＰＭＯＳ  ＦＥＴを備える。低電圧レベルコンバータはまた、低電圧レベルコンバータの出力部に接続されたドレインと低電圧レベルコンバータの入力部に接続されたゲートとを有するＮＭＯＳ  ＦＥＴと、ドレインでの負のゲート電圧を出力ドライバＰＭＯＳ  ＦＥＴに供給し、かつ低電圧レベルコンバータの入力部に出力ＮＭＯＳ  ＦＥＴと並列に接続されたゲートを有する入力プルダウンＮＭＯＳ  ＦＥＴとを備える。低電圧レベルコンバータの入力部は、入力パルス信号を高い電源電圧レベルで受け取り、出力信号雑音パルスを低い電源電圧レベルで生成する。
【０００９】
本発明の他の実施形態では、電圧レベル変換の方法が、（１）出力ドライバトランジスタのドレインを低電圧レベルコンバータの出力部に接続するステップと、（２）出力トランジスタのドレインを低電圧レベルコンバータの出力部に接続するステップと、（３）入力プルダウントランジスタのドレインを出力ドライバトランジスタのゲートに接続して、負のゲート電圧を出力ドライバトランジスタに供給するステップと、（４）入力プルダウントランジスタのゲートおよび出力トランジスタのゲートに入力パルスを印加し、その結果、出力信号雑音パルスが、低電圧レベルコンバータの出力部に入力パルスの電圧よりも低い電圧で供給されるステップとを含む。
【００１０】
本発明の他の実施形態では、電圧パルスを低電圧レベルダウン変換するための手段が、負荷を駆動するための手段と、負荷を駆動するための手段にプルダウンゲート電圧を供給するための手段とを含む。プルダウンゲート電圧は、負荷を駆動するための手段の電流駆動を増大させるとともに、負荷を駆動するための手段のスイッチング時間を減少させる。
【００１１】
本発明のこれらおよびその他の特徴、態様および利点は、以下の図面、説明および特許請求の範囲を参照して、より良く理解されるようになるであろう。
【詳細な説明】
【００１２】
以下の詳細説明は、本発明を実施する、現時点で検討されたモードである。この説明は、本発明の範囲が添付の特許請求の範囲によって最も良く定義されるので、限定的な意味で受け取られるべきではなく、単に本発明の一般的原理を説明するためのものである。
【００１３】
広義には、本発明は、超大規模集積（ＶＬＳＩ）回路チップにおける動作に特に適することができる、超低電圧動作での低電圧レベルダウン変換を提供する。一実施形態は、比較的高いトランジスタ閾値電圧（４００〜５００ｍＶ）を有する、超低電圧、例えば３００〜４５０ミリボルト（ｍＶ）で動作することができるオンチップ試験回路を提供することができる。一実施形態では、低電圧レベルコンバータは、性能が大幅に低下することなく、例えば出力パルスの立上り時間が増大したり負荷を駆動できなくなったりすることなく、入力信号レベルを高い電源電圧レベルから、出力ドライバの閾値電圧に非常に近接しうる低い電源電圧レベルに変換する。
【００１４】
一実施形態は、例えば、別個の（すなわち従来技術に存在しない）ＮＭＯＳ（ｎ型金属酸化膜半導体）入力トランジスタを使用して、トランジスタへの入力信号を用いて出力ＰＭＯＳ（ｐ型金属酸化膜半導体）トランジスタのゲートをプルダウンすることによる従来技術とは異なる。負のゲート電圧は、より大きな電流駆動を可能にすることができる。例えば、通常のゲート電圧であるゼロボルトを使用すると、ＰＭＯＳに対する電流駆動を最大で４００〜５００マイクロアンペアにすることができる。負のゲート電圧を使用すると、より大きな電流駆動を可能にすることができる。その結果、負のゲート電圧により、トランジスタはずっと速くスイッチング（例えばオフからオンへ）することが可能となりうる。したがって、スイッチング速度を高めかつ電流駆動を増大させることにより、回路の出力パルスの立上り時間を改善すなわち短縮することができる。
【００１５】
また、余分の入力プルダウンＮＭＯＳトランジスタの使用に加えて新規なのは、出力ＰＭＯＳトランジスタのゲート電圧を低下させる余分の入力プルダウンＮＭＯＳトランジスタを使用することと、出力ＰＭＯＳトランジスタの閾値電圧（例えば、トランジスタをオンにスイッチングするのに必要な電圧）を低下させることとを組み合わせることである。例えば、出力ＰＭＯＳトランジスタの閾値電圧は、出力ＰＭＯＳトランジスタのウェルを接地に接続することによって低下させることができる。出力ＰＭＯＳトランジスタの閾値電圧を低下させることは、電流駆動を助けるとともに、より速い移行（立上り時間の短縮）を可能にすることができる。一実施形態では、出力ＰＭＯＳのゲートは、余分のプルダウンＮＭＯＳトランジスタと出力ＰＭＯＳとの間のミラー効果によって、負電圧にプルダウンすることができ、回路が接続されていると、出力ＰＭＯＳトランジスタと余分のプルダウンＮＭＯＳトランジスタの両方のミラー効果は、同じ方向とすることができ、したがって、出力の移行に影響を及ぼす結合効果は、出力ＮＭＯＳトランジスタのミラー効果だけとなり、それによって、結合効果を小さくしかつ立上り時間を短縮することができる。したがって、一実施形態は、ミラー効果が欠点にしか働かない従来技術の回路とは対照的に、ミラー効果を利点にする。要約すると、本発明の回路の実施形態は、従来のインバータ回路と比較して２つのことを行うことができる。すなわち、（１）出力を入力に結合させるミラー効果をほとんど除去することができ、したがって出力パルス中の負のディップをなくすことができ、（２）出力ＰＭＯＳトランジスタの方がずっと速いスイッチング速度を有することができるので、出力パルスは、より短い立上り時間を有することができる。
【００１６】
さらに、例えば図３に示されているコンバータ回路は、普通でなく、直観に反している可能性がある。というのは、入力がＨＩＧＨであるときに、電源から接地までの出力ＰＭＯＳトランジスタと出力ＮＭＯＳトランジスタとの間に、直流（ＤＣ）経路がありうるからである。電源と接地の間に直流経路を有することは、ＣＭＯＳ（相補型金属酸化膜半導体）の設計において普通ではない。しかし、試験にしか使用されない特別な回路を含む応用例では、試験回路は、短時間で動作し、チップの通常動作の間にターンオフされ、したがって、図３に示されているレベルコンバータは、構成が従来と異なっていても、そのような応用例に使用することができる。
【００１７】
図２は、本発明の一実施形態によるＶＬＳＩ集積回路チップ２０２用の例示的なオンチップ試験システム２００を示す。オンチップ試験システム２００は、例えば、雑音パルスを生成してチップ２０２に実装されたＣＭＯＳ回路の雑音余裕を試験するために、使用することができる。回路チップ２０２は、例えば、移動電話の無線信号をディジタルで符号化および復号化するために使用されるモデムの（変調器−復調器）チップに使用されるＶＬＳＩ回路とすることができる。被試験装置２０４は、例えば、モデムチップの場合の変調復調器などのチップ２０２によって実施されるシステム全体とすることができ、あるいは、モデムチップの場合の変調器などのチップ２０２のサブシステムとすることもできる。オンチップ試験システム２００は、低電圧レベルコンバータ２０８の入力部に印加される方形波パルス入力信号２０７を生成することができるパルス発生器２０６を含むことができる。方形波パルス入力信号２０７を入力として受け取ると、低電圧レベルコンバータ２０８は、雑音パルス２０９を出力信号として生成することができる。低電圧レベルコンバータ２０８は、入力パルス、例えば１．２ボルト（Ｖ）の公称レベルを有する方形波パルス入力信号２０７を、３００〜４００ｍＶの公称レベルと、方形波入力からほぼ方形波出力を再生するのに十分な短い立上り時間とを有する雑音パルス２０９などの出力パルスに変換することができる。例えば、図１に示されている、入力パルスに対して長い立上り時間１０８および顕著な結合効果１１２を有する出力パルス１０２のような出力波形は、オンチップ試験システム２００を使用して実施される、チップ２０２に実装されたＣＭＯＳ回路の雑音余裕を試験するために、低電圧レベルコンバータ２０８の雑音パルス２０９出力として有用ではない。コンバータ２０８の雑音パルス２０９出力は、装置２０４の特異性および仕様に応じて、被試験装置２０４の回路内の様々な点に注入することができる。装置２０４は、回路の電圧や電流などの様々なパラメータを監視しかつ測定するために、装置２０４の回路内の様々な点から接続することができ、装置２０４の特異性および仕様に応じて、測定値は、例えば図２では合格／不合格結果２１０として示される試験結果を提供するように使用することができる。
【００１８】
図３は、一実施形態による低電圧レベルコンバータ２０８を示す。低電圧レベルコンバータ２０８は、ＣＭＯＳ製作技術を用いて、ＶＬＳＩ集積回路チップ２０２などのＶＬＳＩチップ上に実装されうる。コンバータ２０８は、図３に示されているように、ＰＭＯＳ電界効果トランジスタ（ＦＥＴ）とすることができる「上部」出力ドライバトランジスタ２１２を含むことができる。コンバータ２０８は、図示されているように、ＮＭＯＳ  ＦＥＴとすることができる「下部」出力トランジスタ２１４も含むことができる。コンバータ２０８はさらに、図示されているように、ＮＭＯＳ  ＦＥＴとすることができる入力プルダウントランジスタ２１６を含むことができる。上部出力ドライバトランジスタ２１２、下部出力トランジスタ２１４、および入力プルダウントランジスタ２１６は、図３に示されているように接続することができる。
【００１９】
入力信号２０７は、コンバータ入力部２１８に供給されうる。コンバータ入力部２１８は、入力プルダウンＮＭＯＳトランジスタ２１６のゲート２２６と下部出力ＮＭＯＳトランジスタ２１４のゲート２２４の両方に（並列に）接続されうる。入力プルダウンＮＭＯＳトランジスタ２１６のソース２３６と下部出力ＮＭＯＳトランジスタ２１４のソース２３４はともに、図３に示されているように、接地２５０に接続されうる。上部出力ドライバＰＭＯＳトランジスタ２１２のソース２３２は、電源電圧Ｖｄｄ＿雑音２６０を供給する低電圧電源に接続されうる。例えば、チップ２０２用の高電圧電源は、公称上、約１．０〜１．５Ｖを生成することができ、チップ２０２用の低電圧電源は、公称上、約３００ｍＶ〜５００ｍＶを生成することができる。上部出力ドライバＰＭＯＳトランジスタ２１２のドレイン２４２は、出力部２２０に接続することができ、下部出力ＮＭＯＳトランジスタ２１４のドレイン２４４もまた、出力部２２０に接続することができる。出力部２２０は、出力雑音パルス信号２０９を被試験装置２０４などの負荷に供給することができる。
【００２０】
入力プルダウンＮＭＯＳトランジスタ２１６のドレイン２４６は、上部出力ドライバＰＭＯＳトランジスタ２１２のゲート２２２に接続されうる。試験システム２００の動作中、入力パルス２０７がＬＯＷになったときに、ドレイン２４６がゲート２２２に接続されていると、ゲート２２２に負電圧を供給することができ、それによって、例えば、上部出力ドライバＰＭＯＳトランジスタ２１２の電流駆動およびスイッチング速度を増大させることができる。上部ドライバＰＭＯＳトランジスタ２１２のウェル２５２は、接地２５０に接続されうる。試験システム２００の動作中、ウェル２５２が接地２５０に接続されていると、例えば、より一般的なウェル２５２が電源電圧Ｖｄｄ＿雑音２６０に接続されるのとは対照的に、上部出力ドライバＰＭＯＳトランジスタ２１２の閾値電圧を低下させることができ、また、上部出力ドライバＰＭＯＳトランジスタ２１２の電流駆動およびスイッチング速度を増大させることもできる。
【００２１】
上部出力ドライバＰＭＯＳトランジスタ２１２は、ゲート−ドレイン間の固有容量Ｃｇｄｐを有することができ、この固有容量Ｃｇｄｐは、良く知られるミラー効果のために、ミラー容量２６２と呼ばれることもある。同様に、下部出力ＮＭＯＳトランジスタ２１４は、ゲート−ドレイン間の固有容量Ｃｇｄｎ、すなわちミラー容量２６４を有することができ、入力プルダウンＮＭＯＳトランジスタ２１６は、ゲート−ドレイン間の固有容量Ｃｇｄｉ、すなわちミラー容量２６６を有することができる。試験システム２００の動作中、ドレイン２４６がゲート２２２に接続されていると、ミラー容量２６６の効果で出力ドライバＰＭＯＳトランジスタ２１２のゲート２２２に結合することができ、その結果、例えば、入力パルス２０７がＬＯＷになったときに、出力ドライバＰＭＯＳトランジスタ２１２のゲート２２２は、余分の入力プルダウンＮＭＯＳトランジスタ２１６と出力ドライバＰＭＯＳトランジスタ２１２との間のミラー効果（Ｃｇｄｉ  ２６６）によって、負電圧にプルダウンすることができる。出力ＰＭＯＳトランジスタ（Ｃｇｄｐ  ２６２）と余分の入力プルダウンＮＭＯＳトランジスタ（Ｃｇｄｉ  ２６６）の両方のミラー効果は、同じ方向とすることができ、したがって、出力２２０の移行に影響を及ぼすミラー効果は、出力ＮＭＯＳトランジスタ（Ｃｇｄｎ  ２６４）のミラー効果だけとなりうる。したがって、結合効果（図４〜６参照）は、無視できるほどになる（例えば、従来技術の結合効果の約１００〜２００ｍＶに対して約３０ｍＶ未満になる）。トランジスタ２１４は、結合容量２６４の出力への影響が最小限になるように、十分小さく製作されうる。
【００２２】
図４は、図３のコンバータ回路２０８の、ＳＰＩＣＥ（集積回路に重点を置いたシミュレーションプログラム（Ｓｉｍｕｌａｔｉｏｎ  Ｐｒｏｇｒａｍ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｅｍｐａｈｓｉｓ））モデルを用いた過渡応答シミュレーション結果を示す。シミュレーションは、例えば、パラメータのＶｄｄ（チップ２０２の高電圧電源）＝１．０８Ｖと、Ｖｄｄ＿雑音（電源電圧２６０）＝３５０ｍＶと、負荷容量に関してＣＬ＝８フェムトファラッド（ｆＦ）と指定された、出力部２２０に接続された負荷とを使用して行うことができる。グラフ４００は、横座標上にナノ秒（ｎ）で示されている時間に対して、縦座標上に電圧をミリボルト（ｍ）で示す。グラフ４００は、入力パルス２０７との比較のために、同じグラフに出力パルス２０９を示す。比較のために非反転入力パルス４０６も示されており、入力パルス２０７は、非反転入力パルス４０６の結果とすることができる。出力パルスの立上り時間４１６は、約３５０ピコ秒（ｐｓ）すなわち約０．３５ナノ秒であることが分かる。結合効果４１２は、約３０ミリボルト未満であることが分かる。
【００２３】
図５は、図３に示されているような低圧レベルコンバータ２０８のゲート電圧および出力電圧を示す。グラフ５００は、横座標上にナノ秒（ｎ）で示されている時間に対して、縦座標上に電圧をミリボルト（ｍ）で示す。グラフ５００は、ゲート電圧５２２と呼ばれる、上部出力ドライバＰＭＯＳトランジスタ２１２のゲート２２２での対応する電圧との比較のために、同じグラフに出力パルス２０９を示す。図５は、余分のプルダウンＮＭＯＳトランジスタ２１６と出力ＰＭＯＳドライバトランジスタ２１２との間のミラー効果から生じた負のゲート電圧５２２が、約１５０ｍＶになることを示す。この結果は、例えばブーストＰＭＯＳ電流駆動では、負のゲート電圧５２２を生成することによって、または出力ドライバＰＭＯＳトランジスタ２１２のウェルを接地２５０に接続することによって、あるいは両方の組合せによって達成することができる。その結果、雑音パルス２０９の立上り時間５１６の大幅な減少を達成する（図５に示すように約３５０ｐｓにする）ことができる。また、結合効果５１２が約３０ミリボルト未満になることも、図５で分かる。
【００２４】
図６は、図４に使用されたパラメータ以外の代替パラメータを用いて、図３のコンバータ回路２０８の、ＳＰＩＣＥモデルを用いた過渡応答シミュレーション結果を示す。シミュレーションは、例えば、パラメータのＶｄｄ（チップ２０２の高電圧電源）＝１．０８Ｖと、Ｖｄｄ＿雑音（電源電圧２６０）＝５００ｍＶと、負荷容量ＣＬ＝８ｆＦを有する出力２２０に接続された負荷とを使用して行うことができる。グラフ６００は、横座標上にナノ秒（ｎ）で示されている時間に対して、縦座標上に電圧をミリボルト（ｍ）で示す。グラフ６００は、入力パルス２０７との比較のために、同じグラフに出力パルス２０９を示す。比較のために非反転入力パルス６０６も示されており、入力パルス２０７は、非反転入力パルス６０６の結果とすることができる。出力パルスの立上り時間６１６は、約１５０ピコ秒（ｐｓ）であることが分かる。結合効果６１２は、グラフ６００の尺度に比べて無視できる、例えば１０ミリボルト未満であることが分かる。
【００２５】
図７は、本発明の一実施形態による低電圧レベル変換の方法を示すフローチャートある。方法７００は、パルス発生器（例えばパルス発生器２０６）からの方形波パルス入力信号２０７などの入力パルスを、高い電源電圧レベルで、例えば、公称上３００〜５００ｍＶの低い電源電圧レベルを供給することもできる複数電源電圧システムからの、公称上１．０〜１．５Ｖとすることができる電源電圧レベルで印加するステップ７０２を含むことができる。方法７００は、ステップ７０４で、出力ドライバＰＭＯＳ  ＦＥＴトランジスタ２１２などの出力ドライバトランジスタを接続することも含むことができる。ステップ７０４は、例えば、出力ドライバトランジスタ２１２のドレイン２４２を低電圧レベルコンバータ回路２０８の出力部２２０に接続することを含むことができる。ステップ７０４は、例えば、出力ドライバトランジスタ２１２のウェル２５２を接地２５０に接続することも含むことができる。さらに、ステップ７０４は、例えば、出力ドライバトランジスタ２１２のソース２３２を電源電圧Ｖｄｄ＿雑音２６０などの低い電源電圧レベルに接続することも含むことができる。
【００２６】
方法７００は、下部出力ＮＭＯＳ  ＦＥＴトランジスタ２１４のドレイン２４４などの出力トランジスタのドレインを、低電圧レベルコンバータ２０８の出力部２２０に接続するステップ７０６も含むことができる。ステップ７０８は、入力プルダウンＮＭＯＳ  ＦＥＴトランジスタ２１６のドレイン２４６などの余分の入力プルダウントランジスタのドレインを、出力ドライバトランジスタのゲート（例えば出力ドライバＰＭＯＳ  ＦＥＴトランジスタ２１２のゲート２２２）に接続して、負のゲート電圧５２２を出力ドライバＰＭＯＳトランジスタ２１２に供給することも含むことができる。方法７００は、出力信号雑音パルス、例えば図４〜６に示されているような短い立上り時間および無視できる結合効果を有する出力信号雑音パルス２０９が、低電圧レベルコンバータ２０８の出力部２２０に、入力パルスの電圧（例えば公称１．２Ｖなどの高い電源電圧レベルＶｄｄ）よりも低い電圧（例えば電源電圧２６０などの低い電源電圧レベル）で供給されうるように、入力プルダウンＮＭＯＳトランジスタ２１６のゲート２２６と出力ＮＭＯＳトランジスタ２１４のゲート２２４の両方に入力パルス２０７を同時に印加するステップ７１０をさらに含むことができる。出力信号雑音パルス２０９で、例えば被試験装置２０４である負荷を駆動するステップ７１２は、方法７００に含まれていてもよい。
【００２７】
もちろん、上記が本発明の例示的な実施形態に関連すること、および以下の特許請求の範囲に記載の本発明の精神および範囲から逸脱することなく変更されうることが理解されるべきである。
【図面の簡単な説明】
【００２８】
【図１】従来技術のレベルコンバータ回路の過渡応答の電圧−時間グラフを示す図。
【図２】本発明の一実施形態によるオンチップ試験システムのシステムブロック図を示す図。
【図３】本発明の一実施形態による低電圧レベルコンバータ回路の回路図を示す図。
【図４】図３のコンバータ回路のシミュレーション結果を示すグラフを示す図。
【図５】図３のコンバータ回路のゲート電圧および出力電圧を示すグラフを示す図。
【図６】図３のコンバータ回路の代替条件下でのシミュレーション結果を示すグラフを示す図。
【図７】本発明の一実施形態による低電圧レベル変換の方法のフローチャートを示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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