(57)【要約】  複数のメモリビットセル及びビット線を備える不揮発性メモリアレイ用のビット線電流発生器２０７は、ビット線がプログラミング用に選択されるときに、そのビット線をプログラム電圧源に結合するビット線ごとのスイッチング手段２１６、２１７と、上記選択されたビット線にプログラミング電流を提供する可変電流源２０６、２１５、２４０、２５０とを備える。この可変電流源２０６、２１５、２４０、２５０は、選択されたメモリビットセルのプログラミングが、選択されていないビット線上の選択されていないメモリビットセルのプログラミングされた状態をディスターブしないように、上記プログラミング電流のレベルを選択するようになっている。【選択図】図９
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【特許請求の範囲】
【請求項１】
フローティングゲート不揮発性メモリアレイ用のビット線電流発生器であって、該フローティングゲート不揮発性メモリアレイは、複数のメモリビットセル及びビット線を備え、該ビット線電流発生器は、
ビット線がプログラミング用に選択されるときに、該ビット線をプログラム電圧源に結合する、ビット線ごとのスイッチング手段（２１６、２１７）と、
前記選択されたビット線にプログラミング電流を提供する可変電流源（２０６、２１５、２４０、２５０）であって、該可変電流源は、選択されたメモリビットセルのプログラミングが、選択されていないビット線上の選択されていないメモリビットセルのプログラミングされた状態をディスターブしないように、前記プログラミング電流のレベルを選択するようになっている、可変電流源と、
によって特徴付けられる、フローティングゲート不揮発性メモリアレイ用のビット線電流発生器。
【請求項２】
前記可変電流源は、
プログラマブル電流源（２０６）と、
前記プログラマブル電流源に結合される入力と前記プログラミング電流を提供する出力とを有する電流ミラー（２１５）と、
を含む、請求項１に記載のビット線電流発生器。
【請求項３】
前記可変電流源は、前記電流ミラー（２１５）に可変基準電圧を提供するようになっているプログラマブル基準電圧源（２５０）をさらに含む、請求項２に記載のビット線電流発生器。
【請求項４】
前記可変電流源は、バッファ（２４０）であって、前記プログラマブル基準電圧源（２５０）と前記電流ミラー（２１５）との間に接続されており、前記プログラマブル基準電圧源（２５０）の出力で提供される前記可変基準電圧をバッファリングする、バッファをさらに含む、請求項３に記載のビット線電流発生器。
【請求項５】
前記プログラマブル基準電圧源（２５０）の前記出力は、前記プログラマブル電流源（２０６）の出力を制御する、請求項４に記載のビット線電流発生器。
【請求項６】
前記プログラマブル基準電圧源（２５０）はデジタル／アナログ変換器である、請求項３〜５のいずれか一項に記載のビット線電流発生器。
【請求項７】
前記バッファは、単位利得構成の演算増幅器（２４０）を含む、請求項４〜６のいずれか一項に記載のビット線電流発生器。
【請求項８】
前記デジタル／アナログ変換器（２５０）は、抵抗器ネットワークデジタル／アナログ変換器である、請求項６又は７に記載のビット線電流発生器。
【請求項９】
前記抵抗器ネットワークデジタル／アナログ変換器（２５０）は、
電源装置の両端に直列接続されると共に複数の出力タップを有する複数の抵抗器（２５１、２５２）であって、該複数の抵抗器（２５１、２５２）のうちの２つの抵抗器の間の節点は、前記電源装置の部分電圧（fractional voltage）を提供する出力タップである、複数の抵抗器と、
前記出力タップのうちの１つを出力用に選択するマルチプレクサ（２５５）と、
を備える、請求項８に記載のビット線電流発生器。
【請求項１０】
前記複数の抵抗器（２５１、２５２）は所定の個数の抵抗器を含み、該所定の個数の抵抗器は、前記抵抗器ネットワークの前記出力タップが全体として最小の所望の出力電圧を保証するように、且つ、さらなる出力電圧の適切な範囲が提供されるように選択される、請求項９に記載のビット線電流発生器。
【請求項１１】
前記スイッチング手段は、動作中、飽和モードで動作するように構成されているトランジスタを含む、請求項１〜１０のいずれか一項に記載のビット線電流発生器。
【請求項１２】
前記プログラマブル電流源（２０６）は、
定電流源（８０２）と、
前記定電流源（８０２）に結合される入力トランジスタ（８０８）と、出力（８０４）と、前記入力トランジスタ（８０６）に結合されると共に前記出力（８０４）に選択的に結合されてプログラマブル出力電流信号を提供する、複数の出力トランジスタ（８１０）とを有するプログラマブル電流ミラー（８０６）であって、前記出力電流信号の電流レベルは、いずれのトランジスタが前記出力（８０４）に結合されるように選択されているかに応じる、プログラマブル電流ミラーと、
を備える、請求項１〜１１のいずれか一項に記載のビット線電流発生器。
【請求項１３】
前記出力トランジスタ（８１０）は、前記出力電流信号の前記電流レベルが、前記定電流源（８０２）によって提供される電流信号の電流レベルの倍数であるような大きさにされる、請求項１２に記載のビット線電流発生器。
【請求項１４】
複数のメモリビットセル及びビット線、並びに請求項１〜１３のいずれか一項に記載のビット線電流発生器を備える、不揮発性メモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリアレイ用のビット線電流発生器に関し、より詳細には、プログラマブル不揮発性メモリデバイス用の改良されたプログラム設定ポイント（program setpoint）技法に関する。
【背景技術】
【０００２】
不揮発性メモリ（ＮＶＭ）は、電源がオフにされているときであっても、そのデータを保持するメモリのタイプを説明するのに使用される一般用語であり、この種のメモリは、通常、このメモリを組み込んだデバイスが電力を解放するときに失われてはならないデータを記憶するのに使用される。このようなデバイスには、コンピュータ、ＣＤ−ＲＯＭ、携帯電話、デジタルカメラ、コンパクトフラッシュ（登録商標）カード、ＭＰ３プレーヤ、並びに、自動車産業、航空機産業、及びそれ以外の産業からのマイクロコントローラユニット（ＭＣＵ）が含まれる。
【０００３】
不揮発性メモリのタイプには、読み出し専用メモリ（ＲＯＭ）、電気的プログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、フラッシュＥＥＰＲＯＭ、不揮発性スタティックランダムアクセスメモリ（ＮＶＳＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）等が含まれる。
【０００４】
いくつかの不揮発性メモリは、「プログラミング」が、メモリ製造プロセスの期間中にデータをハードコード化することによって行われる純粋に「読み出し専用」であるのに対して、他のタイプは、製造後に電気的にプログラミングされる。
【０００５】
本発明が関係するプログラマブル不揮発性メモリの１つのタイプは、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）である。しかしながら、本発明は、上記に列挙した他の不揮発性メモリのタイプにも同様に適用することができる。電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）は、バイト消去可能ＥＥＰＲＯＭとフラッシュＥＥＰＲＯＭとの２つのサブタイプに分割することができる。バイト消去可能タイプは、その名称が示唆するように、バイトサイズのチャンクで消去及び書き込みを行うことができるのに対して、フラッシュメモリは、バイト（又はそれよりも大きな）サイズのチャンクで書き込まれるが、セクション（サイズが複数バイトである）で消去される。フラッシュメモリで消去されるセクションのサイズは、部品固有（part specific）であり、サイズが、デバイスのメモリアレイ全体を意味するものから、少数の個々のバイトを備える小部分、すなわちセクタのみに至るまでのいずれにもすることができる。
【０００６】
ＥＥＰＲＯＭは、フローティングゲートとして既知である半導体材料の絶縁ピースに電荷を蓄積することによって情報を記憶する。通常、絶縁材は二酸化シリコンの層である。当該技術分野で既知であるように、この電荷は、ホットキャリア注入（ＨＣＩ）又はファウラーノルドハイムトンネリング（ＦＮＴ）のいずれかによってメモリセルを形成する絶縁された材料上に移動される。個々の各メモリセルは、単一ビットの情報を記憶することができ、したがって、それらのメモリセルはビットセルと称されることが多い。
【０００７】
簡潔に言えば、（ホットホール、すなわち正電荷、又は、ホットエレクトロン、すなわち負電荷のいずれかを介する）ホットキャリア注入は、ビットセルのチャネルの両端に大きな電圧バイアスを印加することによって機能し、その結果、チャネル内のキャリアの「加熱」、すなわちエネルギー注入が行われ、それによって、キャリアのいくつかに、二酸化シリコンエネルギー障壁を乗り越えるのに十分なエネルギーが提供され、したがって、それらの電荷は、絶縁された材料内に「注入」される。
【０００８】
一方、ファウラーノルドハイムトンネリングは、ビットセルのゲートとソース又はドレインのいずれかとの間に高い電界を印加することによって機能する。電界が十分高いと仮定すると、この高い電界によって、二酸化シリコン層のエネルギーバリアの高さが低くなり、したがって、電子は、絶縁された材料を越えて、ビットセルを形成するフローティングゲート上に「トンネル」することが可能になる。
【０００９】
ホットキャリア注入又はファウラーノルドハイムトンネリングのいずれも、ビットセルの絶縁フローティングゲート上へ電荷を移動させるのに使用することができるが、絶縁フローティングゲートから電荷を除去することができるのは、ファウラーノルドハイムトンネリングのみである。ファウラーノルドハイムトンネリングを使用してフローティングゲートから電荷を除去する場合、逆バイアス条件を適用する必要がある。
【００１０】
フローティングゲート上への電荷の移動又はフローティングゲートからの電荷の移動は、（ビットセルの）「プログラミング」として既知である。しかしながら、コアメモリアレイからの出力及び／又はデータバスへの出力における可能な論理反転によって、プログラミングされた状態は、論理１又は論理０のいずれにも対応するため、「プログラミング」は、それ自体では、ビットセルの特定のデータ状態（１又は０）を指すものではない。この理由から、以下の説明では、「プログラミングされた」とは、電荷がフローティングゲートに蓄積されていることを意味するのに対して、「プログラミングされていない」とは、フローティングゲートに電荷がほとんど蓄積されていないか又は全く蓄積されていないことを意味するものと仮定する。
【００１１】
当該技術分野で既知であるように、ビットセルをプログラミングするのに使用される上述した物理的方法は、プログラミングされる（又は、読み出されるか若しくは消去される）ビットセルの端子を正しい電圧でバイアスすることによって実行される。
【００１２】
一般的なメモリアレイでは、同じビット線、ワード線、及びソース線に接続されている複数のビットセルが存在するため、印加電圧及び印加電流が、プログラミングされているビットセルの要件に完全に整合されていない場合に問題が生じる可能性がある。換言すれば、誤った電圧及び電流をアレイに印加すると、その結果、現在プログラミングされていない他のビットセルの意図しない消去又はプログラミングが行われる可能性がある。これらの問題は、プログラミング及び消去の期間中に生じ、一般に、ディスターブと称される。
【００１３】
フラッシュメモリの場合、アレイは、消去セクタの粒度で消去される（消去セクタは、所定の個数のビットセルである）。しかしながら、ビットセルは、ビット単位でプログラミングされる場合がある。したがって、同じ高電圧セクタの別のビットセルの意図されるプログラミング中に、消去されるビットセルに起こり得る意図しないディスターブとして２つのタイプのディスターブがある。
【００１４】
１．行ディスターブ（row disturb）。同じワード線を共有するビットセルであるが、意図される目的のビットセルへの異なるビット線上にあるビットセルに起こる。それらのビットセルのＶｇｓ（すなわち、ビットセルを形成するトランジスタのゲート及びソースにわたる電圧）は、（Ｖｐｗｌ−（選択されていないビット線電圧））として特徴付けられる。ここで、Ｖｐｗｌは、プログラミング中に選択されたワード線に印加される電圧である。行ディスターブを回避するには、Ｖｇｓは、選択されていないビットセルのチャネルでのホットエレクトロンの生成を回避するのに足りるだけ十分負であるべきである。これは、行ディスターブマージンの維持（maintaining a row disturb margin）と称される。
【００１５】
２．ビット線ディスターブ。同じビット線を共有するビットセルであるが、意図される目的のビットセルへの異なるワード線上にある（ただし、同じ高電圧セクタにある）ビットセルに起こる。このディスターブメカニズムは、高電圧セクタが単一のワード線よりも大きい場合にのみ適用可能である。それらのセルのＶｇｓは、（０Ｖ−（選択されたビット線電圧））である。ビット線ディスターブを回避するには、同様に、このＶｇｓは、チャネルでのホットエレクトロンの生成を回避するのに足りるだけ十分負でなければならない。また、選択されたビット線が、このようなディスターブを生み出すにはあまりにも低すぎる電位に決して到達しないことを保証しなければならないが、それらのビット線は、プログラミングが意図されるビットセルの適切なプログラミングを可能にするのに足りるだけ十分低く駆動する必要がある。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
不揮発性メモリアレイをプログラミングする改良された手段を提供することが望ましい。
【課題を解決するための手段】
【００１７】
本発明は、添付の特許請求の範囲に提示されるような不揮発性メモリアレイ用のビット線電流発生器を提供する。
次に、添付図面を参照して、本発明による不揮発性メモリアレイ用のビット線電流発生器を例示としてのみ説明する。
【発明を実施するための最良の形態】
【００１８】
図１は、一例の１．５トランジスタスプリットゲート不揮発性メモリのビットセル１０の構成の細部を示す側面回路図を示しており、これはこのような不揮発性メモリデバイスに使用されるビットセル１０のタイプに特有のものである。しかしながら、本発明は、他の形態のビットセル、たとえば、１トランジスタビットセル及び２トランジスタビットセルにも同様に適用される。使用されるビットセルの実際のタイプは、必要とされる正確なバイアス条件のみを達成する。
【００１９】
不揮発性メモリビットセル１０は、ソース２と、ドレイン３と、制御ゲート４と、フローティングゲート５と、絶縁材６とを備える。これらはすべて、シリコン基板７上に形成されている。ビットセル１０は、リソグラフィ技法、イオン注入等を含む、半導体を構成するための、当該技術分野で既知である一般的な技法を使用して構成される。絶縁材６は、たとえば、二酸化シリコンである。
【００２０】
図２は、図１の１．５トランジスタビットセル１０の一般的な電気回路図記号である。この記号が、これ以降の図に使用される。
不揮発性メモリ（ＮＶＭ）は、図３に示すように、通常、Ｎ列及びＭ行のビットセル１０を有するＮ×Ｍアレイ１００の形態で構成される。
【００２１】
この図から分かるように、同じ列内のビットセル１０は、それらのそれぞれのドレイン３が共通のビット線３０に接続されている。一方、同じ行内のビットセル１０は、それらのソース２が共通のソース線２０に接続され、それらの制御ゲート４が共通のワード線４０に接続されている。
【００２２】
このようにして、各列は単一のビット線３０によってアドレス指定され、各行はワード線４０及びソース線２０の双方によってアドレス指定される。したがって、所望のビットセル（複数可）１０のそれぞれのビット線３０、ワード線４０、及びソース線２０に正しい電圧レベルを印加することによって、ビットセル１０の読み出し、消去、又はプログラミングが行われる。
【００２３】
スタンバイモードでは、すべてのビット線３０、ワード線４０、及びソース線２０は、それらのスタンバイ電圧、たとえば０Ｖに保持される。
不揮発性メモリアレイ１００の消去操作、プログラミング操作、及び読み出し操作の以下の説明では、不揮発性メモリアレイ１００の例示的な一部が示される。（フラッシュデバイスの場合）消去操作をワード線よりも小さな部分に分割することができないため、最上行の双方のビットセル１０が選択され、したがって、消去される。一方、プログラミング操作及び読み出し操作の場合、選択されるビットセル１０（すなわち、対象となる操作が適用されているビットセル１０）は、左上のビットセル１０である。残りのビットセルはすべて選択されない。また、この所与の例では、１つのビットセル１０しか操作されていないが、メモリアレイ１００のビットセル１０をアドレス指定するのに使用される回路の能力に従って、複数のロケーション、すなわち、１バイト又はそれ以上を同時に操作することができることが、当業者には理解されよう。
消去操作
図４は、正しい電圧レベルがビットセル１０の最上行を消去するのに印加されている不揮発性メモリアレイ１００の一部を示している。しかしながら、特にフラッシュＥＥＰＲＯＭメモリでは、これらの消去電圧は、消去セクタを形成する複数のグループのビットセル１０に印加されるか、又は、場合によってはアレイ全体に等しく印加される。
【００２４】
消去中、すべてのビット線３０及びソース線２０は接地されている。すなわち、０Ｖに保持されている。選択されていないワード線４４も接地されている。一方、選択されたすべてのワード線４２は消去に必要な高電圧に駆動され、この例では、消去電圧Ｖｅｒａｓｅは約１３．５Ｖである。
【００２５】
上記バイアス条件が設定されると、制御ゲート４とフローティングゲート５との間のファウラーノルドハイムトンネリングによって、フローティングゲート５の電子の個数が削減され、したがって、フローティングゲート５の電位が増加する。消去操作の後、フローティングゲート５の上方のチャネルは、導通状態のままとされる。
【００２６】
これらの実施例に示す例示のスプリットゲート１．５トランジスタメモリセルの場合、実際には、チャネルの２つの部分が存在する。第１の部分はフローティングゲート５の下方であるのに対して、第２の部分は制御ゲート４の下方の隣接している部分である。これらの部分は共に合わせると、完全なチャネルを形成する。
【００２７】
制御ゲート４の下方の部分は、制御ゲート４に印加される電位によって導通又は非導通にすることができる（したがって、読み出し又はプログラミングが行われる所望のビットセルを「指し示す」のにこのチャネルを使用する）が、フローティングゲート５の下方のチャネルは、フローティングゲート５に残された電荷の量によって導通又は非導通になる。これは、ビットセルのメモリ部分である。その構造は、直列接続されている２つのトランジスタと等価である。制御ゲート４は、当該制御ゲート４の高い電位でフローティングゲート５を消去することができるようにするために、フローティングゲート５の上方に広がっている。
プログラミング操作
図５は、不揮発性メモリアレイ１００の同じ部分を示しているが、代わりに、正しい電圧バイアスレベルが、左上のビットセル１０をプログラミングするために印加されている同じ部分を示している。
【００２８】
プログラミング中、すべてのソース線２０はプログラミングに必要な高電圧Ｖｐｒｏｇｒａｍに駆動される。この高電圧Ｖｐｒｏｇｒａｍは、この例では、１０Ｖである。このようにして、ソース線３０はビットセルトランジスタのドレインとして機能する。選択されていないワード線４４は接地（０Ｖ）に駆動され、選択されていないビット線３４は論理電源（logic supply）Ｖｌｏｇｉｃに駆動される。この論理電源Ｖｌｏｇｉｃは、この例では、２．７Ｖである。
【００２９】
一方、選択されたワード線４２はワード線プログラミング電圧Ｖｐｗｌに駆動される。このワード線プログラミング電圧Ｖｐｗｌは、この例では、２．１Ｖに設定される。選択されたビット線３２は、プログラミング終了電圧Ｖｅｏｐに向けてプルされる。このプログラミング終了電圧Ｖｅｏｐは、この例では、０．７Ｖに設定される。
【００３０】
上記バイアス条件を設定することによって、電流がビットセル１０を通電され、したがって、ホットキャリアが生成され、その後、これらのホットキャリアをフローティングゲートゲート５上に移動させることができ、それによって、ビットセル１０はプログラミングされる。これによって、フローティングゲート５の上方のチャネルは、非導通状態のまま残されることになる。
読み出し操作
図６は、左上のビットセル１０に対する読み出し操作中の同じ不揮発性メモリアレイ１００に適用されるバイアス条件を示している。
【００３１】
読み出し操作中、すべてのソース線２０は、接地され（すなわち、０Ｖに保持され）、選択されていないあらゆるワード線４４及びビット線３４も接地されている。一方、選択されたワード線４２はＶｌｏｇｉｃに駆動され、選択されたビット線３２はその読み出し電圧に駆動される。この読み出し電圧は、この所与の例では、０．９６Ｖである。
【００３２】
ビットセル１０のフローティングゲート５に蓄積された電荷の量は、ビットセル１０を形成するトランジスタのターンオン電圧を達成する。したがって、設定電圧がビットセルに印加されるときに、どれだけの量の電流がビットセル１０内を流れるかを検出することによって、ビットセルは「読み出される」。電流は、センスアンプ（図示せず）を使用して検出される。この電流は、ビットセル１０がプログラミングされた（非導通）状態にあるか、又は消去された（導通）状態にあるかを判断するためのしきい値に対して弁別される。プログラミング操作中に適用されるバイアス条件は、慎重に選ばれ、プログラミングが意図されているビットセル１０におけるフローティングゲート５の電位のみが実際に変更されるように維持される。（プログラミング高電圧が印加される）同じメモリセクタ内の同じワード線４０上に位置するか又は同じビット線３０上に位置するビットセル１０のいずれの電位消去も、メモリ全体の性能又は耐久性を制限することになる。
【００３３】
図７は、選択されたビットセルに供給されるプログラミング電流を生成する、従来技術によるプログラミング電流生成方式を示している。この従来技術の方式では、シード電流（Ｉｓｅｅｄ）が、定シード電流源１０５によって生成され、第１の単一入力多出力電流ミラー１１５によってミラーリングされる。多出力のそれぞれは、第１の電流ミラー１１５の入力トランジスタ１１３と同一サイズの出力トランジスタ（１１４〜１１７）によって形成される。このミラーを形成するトランジスタはサイズが同一であるため、このミラーに接続されているそれぞれのビット線３０に供給される電流は等しい。
【００３４】
トランジスタ１１４から引き出される複数の電流ミラー出力のうちの第１のものは、接地（０Ｖ）を基準とした第２の単一入力単一出力電流ミラー１３０によって再びミラーリングされる。第２の電流ミラー１３０の出力トランジスタ１２５は、入力トランジスタ１２８のｎ倍のサイズであり、入力トランジスタ１２８は、第１の電流ミラー１１５を形成するトランジスタ（１１３〜１１７）と同じサイズである。これは、第２の電流ミラー１３０の出力トランジスタ１２５が、第１の電流ミラー１１５から引き出される最大電流のｎ倍と同等の電流をシンクすることを可能にするためである。
【００３５】
図４に示す例においてトランジスタ１１６及び１１７を介して引き出される第１の多出力電流ミラー１１５の残りの出力は各ビット線３０にそれぞれ接続される。これは、プログラミングを必要とする各ビット線３０に接続されているビットセル１０内へプログラミング電流をソースするためである。
【００３６】
一方、各ビット線３０の最下部からの出力は、半導体スイッチ１１８、１１９を介して共通シンク電流ミラートランジスタ１２５に接続されている。いずれの時刻においても、すべてのビット線から１つのビット線のみが選択されるべきであるため、アレイのすべてのビット線３０に必要な複数の半導体スイッチは、好ましくは、マルチプレクサの形態である。
【００３７】
トランジスタ１２０はイネーブルトランジスタであり、このトランジスタ１２０がオフであるとき、ビットセルアレイは電流ミラー２１５から接続解除される。
上記で説明したように、プログラミングは、プログラミングされているビットセル１０のフローティングゲート上へ電荷を移動させるメカニズムを介して行われる。電荷が移動されているとき電流が伴う。このプログラミング電流はＩｐｒｏｇと称し、Ｉｐｒｏｇは、プログラミングされるビットセルが存在するビット線の最上部内へソースされている電流Ｉｔｏｐと、現在使用中のビット線の最下部からシンクされている電流Ｉｂｏｔとの間の差として定められる。さらに、各ビット線の最上部にそれぞれ接続されている最上部トランジスタ（１１６、１１７）は、ディスターブを回避するために、選択されていないビット線が電源レベル電圧にどのように効率的に保持されるかを定める。
【００３８】
図８は、Ｉｐｒｏｇ、Ｉｔｏｐ、及びＩｂｏｔの間の関係をビット線電圧の関数として示している。
図８に示すように、ビットセル１０のプログラミングは、利用可能なＩｐｒｏｇ電流が０に達すると停止する。
【００３９】
上述した従来技術に関する問題は、Ｉｐｒｏｇは、電流ミラー（１１５及び１３０）を形成するトランジスタの正確な相対寸法を変更することによって、メモリデバイスの製造中にしか設定することができないということである。これは、製造後にこれらのパラメータを変更する可能性も、回路における誤差、又はたとえばより高い動作温度範囲といった変更された動作パラメータを補償する可能性もないことを意味する。
【００４０】
さらに、Ｉｐｒｏｇは、ＩｔｏｐとＩｂｏｔとの間の差であり、これらの２つの電流は同じ大きさを有するため、これらの各トランジスタのサイズの誤差が小さくても、Ｉｐｒｏｇのサイズの誤差は大きくなる可能性があり、その結果、上記で説明したようなディスターブが起こる可能性がより高くなるか、又は、十分なＩｐｒｏｇが生成されない。これによって、選択されたビットセルのプログラミングが不十分なものとなる。また、このような誤差は、双方の電流ミラーにも生じる可能性があり、したがって、それらの誤差は互いに合計及び合成される。
【００４１】
さらに、ビット線に印加される電圧の正確な値を選択して、列ディスターブ（column disturb）が確実に発生しないようにする方法もない。
次に、図９〜図１１を参照して本発明の動作の原理を説明する。図７のコンポーネントと同様のコンポーネントは、同じ参照符号に１００を加えたものによって参照される。
【００４２】
図９は、本発明の一実施形態によるビット線電流発生器２０７を示している。このビット線電流発生器２０７では、飽和モードで動作する、すなわち、完全オン／完全オフスイッチ（fully on/fully off switch）として効果的に動作するＰＭＯＳ選択トランジスタ（２１６及び２１７）等のスイッチング手段を介して、ビット線のそれぞれがプログラム電圧源に接続される。ゲート入力電圧が印加されて、これらの選択トランジスタのうちの１つがオンにされると、それぞれのビット線３０は、強く強制的に電源電位にされる。すなわち、電源に完全に接続される。これによって、行ディスターブマージンは動作全体を通じて確実に維持されるようになる。
【００４３】
ビット線電流発生器２０７は、可変電流源をさらに備える。この可変電流源は、一実施形態では、プログラマブル電流源２０６に結合されている単一の電流ミラー２１５を備える。
【００４４】
選択されたいずれのビット線も、飽和モードで動作するＰＭＯＳ選択トランジスタ２１６、２１７を介して、電源レールに直接接続されるため、最上部電流源についての要件はない。したがって、従来技術の多出力電流ミラーは必要なく、したがって、ビット線電流発生器２０７では、２つの電流ミラーは単一の電流ミラー２１５に置き換えられる。本発明では、１つの電流ミラーしか必要としないことによって、従来技術の多出力電流ミラー１１５の構成で使用されるトランジスタの不整合に関連付けられる誤差が取り除かれる。
【００４５】
単一の電流ミラー２１５への入力は、この場合も、シード電流源２０６である。しかしながら、今回、このシード電流源２０６はプログラマブルである。したがって、電流ミラー２１５内へソースされる電流は、回路のニーズに従って設定することができ、電流ミラーを形成するデバイスの物理的な寸法とは無関係であり得る。これによって、デバイスを製造し直す必要なく電流を変更することが可能になり、デバイス製造公差の影響を回避することができる。
【００４６】
また、プログラマブル電流源２０６の使用によって、単一の電流ミラーによってソース／シンクされる電流のレベルを、使用中のメモリデバイスの動作パラメータに従って変更することが可能になる。たとえば、温度変化によって持ち込まれる変動を補償することが可能になる。
【００４７】
図１２は、本発明のさらなる態様によるプログラマブル電流源８００の一実施形態を示している。このプログラマブル電流源８００は、図９に示すような不揮発性メモリデバイス用のビット線電流発生器においてプログラマブル電流源２０６として使用することができる。他のプログラマブル電流源も使用することができる。プログラマブル電流源８００は一定した電流源を提供する定電流源８０２を備える。このような定電流源は、当該技術分野で既知であり、たとえば、バンドギャップ電圧発生器によってバイアスされた抵抗器を含むことができる。プログラマブル電流源８００は、定電流源８０２からの一定した電流信号を受信するように結合される入力と、出力電流信号Ｉｓｅｅｄを提供する出力８０４とを有する電流ミラー８０６をさらに備える。この電流ミラー８０６は、入力トランジスタ８０８と複数の出力トランジスタ８１０とを備える。出力トランジスタ８１０のそれぞれは、必要とされる出力電流信号Ｉｓｅｅｄに応じて、スイッチ８１２を介して出力８０４に選択的に結合される。スイッチ８１２の状態は、不揮発性メモリデバイスを制御する処理ユニット（専用又はメイン）によって制御することができる。出力トランジスタ８１０の寸法は、一定した電流信号の値の倍数が、出力電流信号Ｉｓｅｅｄとして提供されるように選択される。図１４に示す寸法によると、ステップサイズは０．２５であり、出力電流信号は、いずれの出力トランジスタ８１０が出力８０４に接続されているかに応じて、一定した電流信号の０．２５倍から２倍にまで及ぶ場合がある。
【００４８】
異なるウエハラン（wafer run）によって製作されたメモリセルは、最適な性能を得るために、異なる電流レベルを必要とする場合がある。選択されたメモリセルを適切にプログラミングするには或る電流レベルが必要とされる。電流レベルがあまりにも高すぎる場合、メモリセルに対するダメージ（酸化膜ダメージ）が増大し、最適なプログラム消去サイクリング性能が達成されない。
【００４９】
図１２を参照して図示及び説明される実施形態では、不揮発性メモリ用のプログラマブル電流源８００によって提供される出力電流信号Ｉｓｅｅｄの最適レベルは、デバイスの設計／製造プロセス中に（たとえば、シミュレーション及び／又は製作前の試験を通じて）求めることができる。この最適レベルは、その後、たとえば、不揮発性メモリを制御する処理ユニット（メイン又は専用）に関連付けられるメモリといったレジスタ又はメモリ（図示せず）に記憶することができ、次いで、その後、プログラマブル電流源８００の出力で提供される出力電流信号Ｉｓｅｅｄのレベルをトリミングするのに使用することができる。このトリミングは、メイン処理ユニット又は専用処理ユニット上で実行されるソフトウェアプログラムの制御下にすることができる。たとえば、メモリデバイスのスタートアップ時において、メモリから読み出されると共に、処理ユニットが適切な制御信号をスイッチ８１２に提供することによってプログラマブル電流源８００に適用される、最適な電流信号レベルをサブルーチンが提供することができる。さらに、たとえば、異なる動作温度といった不揮発性メモリの異なる動作条件に関して出力電流信号Ｉｓｅｅｄの最適レベルを提供するルックアップテーブルを生成してメモリに記憶することができる。動作条件が変化すると、ルックアップテーブルを使用して、処理ユニットが、（動作中に）不揮発性メモリの最適動作を保証する出力電流信号Ｉｓｅｅｄのレベルを変更することができる。これは、一定の電流基準を使用する従来技術の配置では可能ではない。
【００５０】
図９に示す回路は、単位利得増幅器回路、すなわちバッファ２４０を介して電流ミラー２１５の最下部電源レールに接続されているプログラマブル基準電圧源２５０をさらに含む。これによって、基準電圧源２５０は、単一の電流ミラー２１５の最下部レールの電圧を設定することが可能になり、したがって、選択されたビット線３０の最下部に印加される電圧、すなわちＶｅｏｐを設定することが可能になる。
【００５１】
回路の残りの部分、特に、必要とされるビット線１０を選択するためのマルチプレクサの使用は、前述したものと同じである。
次に、本発明によるビット線電流発生器では、プログラミング電流Ｉｐｒｏｇは、電流ミラー出力トランジスタ２２５を介して複製されるように、単一のプログラマブルシード電流源２０６によって直接定められる。
【００５２】
プログラマブル基準電圧源２５０によって生成される電圧信号（複数可）はプログラマブルであるため、プログラミング終了電圧Ｖｅｏｐのより正確な制御を達成することができる。さらに、プログラミング終了電圧Ｖｅｏｐは、プログラマブル基準電圧源２５０を介して、使用されるデバイスの物理的な寸法とは無関係に設定することもできる。その上、プログラミング終了電圧Ｖｅｏｐは、プログラマブル基準電圧源２５０によって生成されるため、デバイスの再設計を必要とすることなく、したがって、新しいマスクを必要とすることなく、製造公差及び／又はデバイス動作条件の変化を考慮するように、たとえば、温度の変化を考慮するようにＶｅｏｐのレベルをトリミングすることができる。
【００５３】
図１０は、本発明の一実施形態によるビット線電流発生器２０７のＩｐｒｏｇとビット線電圧との間の等価な関係を示している。ビットセル１０のプログラミングは、図１０に示すように、利用可能なＩｐｒｏｇ電流が０に達すると停止し、このポイントはＶｅｏｐの値によって定められ、その値はプログラマブル基準電圧源２５０によって設定される。これは、設定ポイントとしても既知である。これによって、ビット線ディスターブマージンが確実に維持されるようになる。
【００５４】
本発明では、任意のプログラマブル電圧源２５０を使用することができるが、好ましいタイプは、デジタル／アナログ変換器（ＤＡＣ）である。特に、抵抗ネットワークＤＡＣ（ＲＤＡＣ）である。図１１は、このようなＲＤＡＣ２５０の一実施形態を示している。
【００５５】
好ましい実施形態では、ＲＤＡＣ２５０は、論理電源（すなわち、２．７Ｖ）の両端に直列接続されている多数の抵抗器２５１から構成され、デジタル制御されたマルチプレクサ２５５が、これらの抵抗器２５１間のタップのそれぞれから入力を得る（feeding off）。このようにして、設定電圧に対応する、抵抗ネットワークからの特定のタップをマルチプレクサ２５５によって自由に選択することができる。論理電源レベルを使用して達成することができる電圧よりも高い電圧が必要とされる場合、代わりに、代替的な消去電圧源（すなわち、１３．５Ｖ）を使用してＲＤＡＣ２５０にフィードすることができることに留意すべきである。
【００５６】
マルチプレクサ２５５の制御入力７００に適用される制御信号は、抵抗ネットワークからのタップの選択を制御し、したがって、マルチプレクサ２５５の出力における電圧信号レベルを決定する。制御信号は、不揮発性メモリがその一部であるデバイスのメイン処理ユニット（図示せず）（たとえば、組み込み型マイクロコントローラのメインＣＰＵ）によって生成することもできるし、不揮発性メモリの制御用に専用化された処理ユニット（図示せず）によって生成することもできる。
【００５７】
抵抗器の正確な個数及びそれらの抵抗器の互いに対する相対的なサイズは、ＲＤＡＣ２５０から達成可能な異なる電圧レベルの個数及びそれらの電圧レベル間の間隔を決定する。さらに、マルチプレクサのビット深度も、ＲＤＡＣ２５０から利用可能な出力を制限する。したがって、ＲＤＡＣ２５０の正確な構成は、使用されているビットセルの要件に固有のものとなる。
【００５８】
好ましい実施形態では、ＲＤＡＣは、２７個の単位サイズの抵抗器から構成され、２個の単位抵抗器、４個の単位抵抗器、６個の単位抵抗器、７個の単位抵抗器、８個の単位抵抗器、１０個の単位抵抗器、及び１２個の単位抵抗器のそれぞれに続くタップが３ビットマルチプレクサに結合されており、上記で特定した７つのタップ間から選択が行われる。
【００５９】
上記内容は、一例としてのみ特定の電圧レベルを利用して説明されている。不揮発性メモリの他の特定のタイプは、他の電圧を利用し、本発明はこれらの他の電圧にも同様に適用することができることが当業者には明らかであろう。
【図面の簡単な説明】
【００６０】
【図１】本発明と共に使用するのに適したタイプの例示の一般的な１．５トランジスタスプリットゲートメモリビットセルの側面回路図である。
【図２】図１の１．５トランジスタメモリビットセルの電気回路図である。
【図３】本発明と共に使用するのに適した、一般的なアレイ構成で配置される図１の４つのビットセルを示す回路図である。
【図４】最上行のビットセルの消去中に、図３のアレイに適用される電圧バイアス条件の一例を示す回路図である。
【図５】アレイの左上のビットセルのプログラミング中に、図３のアレイに適用される電圧バイアス条件の一例を示す回路図である。
【図６】アレイの左上のビットセルの読み出し中に、図３のアレイに適用される電圧バイアス条件の一例を示す回路図である。
【図７】従来技術による電流発生器方式を示す回路図である。
【図８】従来技術による図７の回路の利用可能なプログラミング電流Ｉｐｒｏｇとビット線電圧Ｖｂｉｔｌｉｎｅとの間の関係を示す概略図である。
【図９】本発明のビット線電流発生器の一実施形態を示す回路図である。
【図１０】本発明の一実施形態による図９のビット線電流発生器の利用可能なプログラミング電流Ｉｐｒｏｇとビット線電圧Ｖｂｉｔｌｉｎｅとの間の関係を示す概略図である。
【図１１】本発明のさらなる態様による図９のプログラマブル基準電圧源の一実施形態を示す回路図である。
【図１２】本発明のさらなる態様による図９のプログラマブル電流源の一実施形態を示す回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】平成21年2月27日(2009.2.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フローティングゲート不揮発性メモリアレイ用のビット線電流発生器であって、該フローティングゲート不揮発性メモリアレイは、複数のメモリビットセル及びビット線を備え、該ビット線電流発生器は、
ビット線がプログラミング用に選択されるときに、該ビット線をプログラム電圧源に結合する、ビット線ごとのスイッチング手段（２１６、２１７）と、
前記選択されたビット線にプログラミング電流を提供する可変電流源（２０６、２１５、２４０、２５０）であって、該可変電流源は、選択されたメモリビットセルのプログラミングが、選択されていないビット線上の選択されていないメモリビットセルのプログラミングされた状態をディスターブしないように、前記プログラミング電流のレベルを選択するようになっている、可変電流源と、
によって特徴付けられる、フローティングゲート不揮発性メモリアレイ用のビット線電流発生器。
【請求項２】
前記可変電流源は、
プログラマブル電流源（２０６）と、
前記プログラマブル電流源に結合される入力と前記プログラミング電流を提供する出力とを有する電流ミラー（２１５）と、
を含む、請求項１に記載のビット線電流発生器。
【請求項３】
前記可変電流源は、前記電流ミラー（２１５）に可変基準電圧を提供するようになっているプログラマブル基準電圧源（２５０）をさらに含む、請求項２に記載のビット線電流発生器。
【請求項４】
前記可変電流源は、バッファ（２４０）であって、前記プログラマブル基準電圧源（２５０）と前記電流ミラー（２１５）との間に接続されており、前記プログラマブル基準電圧源（２５０）の出力で提供される前記可変基準電圧をバッファリングする、バッファをさらに含む、請求項３に記載のビット線電流発生器。
【請求項５】
前記プログラマブル基準電圧源（２５０）の前記出力は、前記プログラマブル電流源（２０６）の出力を制御する、請求項４に記載のビット線電流発生器。
【請求項６】
前記バッファは、単位利得（unity gain）構成の演算増幅器（２４０）を含む、請求項４又は５のいずれか一項に記載のビット線電流発生器。
【請求項７】
前記バッファが抵抗器ネットワークデジタル／アナログ変換器（２５０）を含み、
前記抵抗器ネットワークデジタル／アナログ変換器（２５０）は、
電源装置の両端に直列接続されると共に複数の出力タップを有する複数の抵抗器（２５１、２５２）であって、該複数の抵抗器（２５１、２５２）のうちの２つの抵抗器の間の節点は、前記電源装置の部分電圧（fractional voltage）を提供する出力タップである、複数の抵抗器と、
前記出力タップのうちの１つを出力用に選択するマルチプレクサ（２５５）と、
を備える、請求項１〜６のいずれかに記載のビット線電流発生器。
【請求項８】
複数のメモリビットセル及びビット線、並びに請求項１〜７のいずれか一項に記載のビット線電流発生器を備える、不揮発性メモリアレイ。
【国際調査報告】
2009529755.tif 000015
2009529755.tif 000016