(57)【要約】  半導体集積回路は、直列接続のＰＭＯＳとＮＭＯＳトランジスタからなる制御されたＣＭＯＳインバータを含む。該ＮＭＯＳトランジスタのソースは、電圧ＶＳＳの電力ゲートの付加的なＮＭＯＳトランジスタを通して接地される。該ＰＭＯＳトランジスタのソースは、電圧ＶＤＤの電力ゲートの付加的なＰＭＯＳトランジスタを通して電源線に接続される。該インバータは、入力信号と、該入力信号よりも早く遷移した相補的入力信号を入力する。該インバータの出力信号と該相補的入力信号とを入力したＮＡＮＤゲートは、電力ゲート用ＮＭＯＳトランジスタを制御する。該出力信号と該相補的入力信号を入力したＮＯＲゲートは、電力ゲート用ＰＭＯＳトランジスタを制御する。該ＣＭＯＳインバータに対する電力ゲートは該出力信号と該相補的入力信号をフィードバックして行われ、該制御されたＣＭＯＳインバータのリーク電流が低減される。
2009510847.tif 000002
【特許請求の範囲】
【請求項１】
「ハイ」と「ロー」レベルの電源電圧で動作する半導体集積回路（ＩＣ）であって、
前記半導体ＩＣは、
少なくとも１つの入力論理信号に応答して出力論理信号を出力する論理ゲートと、
前記出力論理信号に応答してフィードバック制御信号を出力する制御回路と、
前記フィードバック制御信号に応答して前記論理ゲートへの電力を選択的に開閉するための電力ゲートと、
を有することを特徴とする半導体ＩＣ。
【請求項２】
前記制御回路は、前記出力論理信号と、前記入力論理信号から別の論理遷移タイミングで導かれた付加的な入力論理信号とに応答して前記フィードバック制御信号を出力することを特徴とする、請求項１に記載の半導体ＩＣ。
【請求項３】
前記論理ゲート回路は、反転動作を行うための論理回路であり、その入力論理信号は、１つの入力論理信号を有し、その出力論理信号は、前記入力論理信号の反転信号であることを特徴とする、請求項２に記載の半導体ＩＣ。
【請求項４】
前記論理ゲート回路は、複数の論理信号を論理的に結合する論理機能を行うための論理回路を備え、その入力論理信号は少なくとも２つの入力論理信号を備え、その出力論理信号は入力信号を論理的に結合した出力であることを特徴とする、請求項２に記載の半導体ＩＣ。
【請求項５】
前記論理ゲート回路は、
直列接続した第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを有するＣＭＯＳインバータと、
前記直列接続した第１のＰＭＯＳとＮＭＯＳトランジスタであって、その結合ノードが入力論理信号の相補形である出力論理信号を出力する前記直列接続トランジスタのゲートに供給される前記第１の入力論理信号と、
前記論理ゲート回路に供給されてその動作を制御するための、前記出力論理信号から導出されたフィードバック信号と、
を備えていることを特徴とする、請求項３に記載の半導体ＩＣ。
【請求項６】
前記電力ゲート用回路は、
ドレインが前記第１のＮＭＯＳトランジスタのソースに接続している第２のＮＭＯＳトランジスタと、
前記第２のＮＭＯＳトランジスタのソースに供給されているロー電力レベル電圧と、
前記第１のＰＭＯＳトランジスタのソースに供給されているハイ電力レベル電圧と、
前記フィードバック信号に応答する前記第２のＮＭＯＳトランジスタのゲートと、
を備えることを特徴とする、請求項５に記載の半導体ＩＣ。
【請求項７】
前記制御回路は、前記出力論理信号と第２の入力論理信号とに応答して前記フィードバック信号を出力するための論理ゲートを備えることを特徴とする、請求項６に記載の半導体ＩＣ。
【請求項８】
前記第２の入力論理信号は、前記第１の入力論理信号の相補形であり、前記第１と第２の論理信号の論理レベル遷移のタイミングは異なっており、前記第１と第２の入力論理信号のそれぞれは第１と第２の方向遷移を持ち、前記第２の方向遷移は前記第１の方向遷移とは反対であることを特徴とする、請求項７に記載の半導体ＩＣ。
【請求項９】
前記第１と第２の方向遷移は、それぞれ立ち上がり、及びたち下がり遷移であり、前記第１の入力論理信号の立ち上がり遷移は、前記第２の入力信号の立下り遷移よりも一定の時間間隔だけ遅れていることを特徴とする、請求項８に記載の半導体ＩＣ。
【請求項１０】
前記論理ゲートは、前記出力論理信号と前記第２の入力論理信号とに応答してフィードバック信号を出力するためのＮＡＮＤゲートを備えることを特徴とする、請求項９に記載の半導体ＩＣ。
【請求項１１】
前記電力ゲート用回路は、
ドレインが前記第１のＰＭＯＳトランジスタのソースに接続している第２のＰＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタのソースに供給されているハイ電力レベル電圧と、
前記フィードバック信号に応答する前記第２のＰＭＯＳトランジスタのゲートと、
を備えることを特徴とする、請求項５に記載の半導体ＩＣ。
【請求項１２】
前記制御回路は、前記出力論理信号と第２の入力論理信号とに応答して前記フィードバック信号を出力するための論理ゲートを備えることを特徴とする、請求項１１に記載の半導体ＩＣ。
【請求項１３】
「ハイ」と「ロー」の電源電圧で動作する半導体集積回路（ＩＣ）であって、前記半導体ＩＣは、中間ノードを通して結合している一連の複数のＣＭＯＳインバータを備え、前記半導体ＩＣは、入力論理信号に応答して出力論理信号を出力し、
前記一連の複数のＣＭＯＳインバータは、少なくとも第１と第２のＣＭＯＳインバータを有していて、前記の第１と第２のＣＭＯＳインバータそれぞれは直列接続した第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタを持ち、
第１の中間入力論理信号は、前記第１のＣＭＯＳインバータの前記直列接続している第１のＰＭＯＳとＮＭＯＳトランジスタのゲートに供給される前記入力論理信号に対応していて、前記直列接続トランジスタの結合ノードは前記第１の中間入力論理信号の相補形である第１の中間出力論理信号を出力し、前記第１の中間出力論理信号から導出される第１のフィードバック信号は第１のＣＭＯＳインバータに供給されてその動作を制御するためのものであり、
前記第１の中間出力論理信号は前記第２のＣＭＯＳインバータの前記直列接続している第１のＰＭＯＳとＮＭＯＳトランジスタのゲートに供給されて、前記直列接続トランジスタの結合ノードは前記第１の中間出力論理信号の相補形である第２の中間出力論理信号を出力し、前記第２の中間出力論理信号から導出される第２のフィードバック信号は前記第２のＣＭＯＳインバータに供給されてその動作を制御するためのものである、
ことを特徴とする半導体ＩＣ。
【請求項１４】
ＣＭＯＳインバータのそれぞれは、
ドレインが前記第１のＮＭＯＳトランジスタのソースに接続した第２のＮＭＯＳトランジスタと、
前記第２のＮＭＯＳトランジスタのソースに供給される前記ロー電力レベル電圧と、
前記第１のＰＭＯＳトランジスタのソースに供給される前記ハイ電力レベル電圧と、
前記第１のフィードバック信号に応答する前記第２のＮＭＯＳトランジスタのゲートと、
を更に備えることを特徴とする、請求項１３に記載の半導体ＩＣ。
【請求項１５】
前記第１の中間出力論理信号と、前記入力論理信号から導出される第２の入力論理信号に応答して第１のフィードバック信号を出力するための第１の論理ゲートを更に備えることを特徴とする、請求項１４に記載の半導体ＩＣ。
【請求項１６】
前記第１の論理ゲートは前記第１の中間出力論理信号と前記第２の入力論理信号に応答して前記第１のフィードバック信号を出力するためのＮＡＮＤゲートを備えることを特徴とする、請求項１５に記載の半導体ＩＣ。
【請求項１７】
前記第２のＣＭＯＳインバータは、
ドレインが前記第１のＰＭＯＳトランジスタのソースに接続している第２のＰＭＯＳトランジスタと、
前記第２のＰＭＯＳトランジスタのソースに供給される前記ハイ電力レベル電圧と、
前記第２のフィードバック信号に応答する前記第２のＰＭＯＳトランジスタのゲートと、
を更に備えることを特徴とする、請求項１３に記載の半導体ＩＣ。
【請求項１８】
前記第２の中間出力論理信号と、前記入力論理信号から導出される第３の入力論理信号とに応答して、前記第２のフィードバック信号を出力するための第２の論理ゲートを更に備えることを特徴とする、請求項１７に記載の半導体ＩＣ。
【請求項１９】
前記第２の論理ゲートは、前記第２の中間出力論理信号と前記第３の入力論理信号とに応答して前記第２のフィードバック信号を出力するためのＮＯＲゲートを備えることを特徴とする、請求項１８に記載の半導体ＩＣ。
【請求項２０】
「ハイ」と「ロー」の電源電圧で動作する半導体集積回路であって、
前記半導体ＩＣは、中間ノードを通して結合していて、第１と第２のＣＭＯＳインバータを有している一連の複数のＣＭＯＳインバータを備え、前記半導体ＩＣは、入力論理信号に応答して出力論理信号を出力し、
前記第１と第２のＣＭＯＳインバータのそれぞれは、
直列接続する第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタと、
ドレインが前記第１のＮＭＯＳトランジスタのソースに接続する第２のＮＭＯＳトランジスタと、
ドレインが前記第１のＰＭＯＳトランジスタのソースに接続する第２のＰＭＯＳトランジスタと、
を有し、
前記第２のＮＭＯＳトランジスタのドレインは前記第１のＮＭＯＳトランジスタのソースに接続し、前記第２のＰＭＯＳトランジスタのドレインは前記第１のＰＭＯＳトランジスタのソースに接続し、前記ロー電力レベル電圧は前記第２のＮＭＯＳトランジスタのソースに供給され、前記ハイ電力レベル電圧は前記第２のＰＭＯＳトランジスタのソースに供給され、
前記入力論理信号に対応する第１の中間入力論理信号は前記第１のＣＭＯＳインバータの前記直列接続の第１のＰＭＯＳとＮＭＯＳトランジスタのゲートに供給され、その結合ノードは前記第１の中間入力論理信号の相補形である第１の中間出力論理信号を出力し、前記第１の中間出力論理信号から導出された第１と第２のフィードバック信号は前記第１のＣＭＯＳインバータへ供給されてその動作を制御し、
前記第１の中間出力論理信号は第２の中間入力論理信号として前記第２のＣＭＯＳインバータの前記直列接続の第１のＰＭＯＳとＮＭＯＳトランジスタのゲートに供給され、その結合ノードは前記第１の中間出力論理信号の相補形である第２の中間出力論理信号を出力し、前記第２の中間入力論理信号から導出された第３と第４のフィードバック信号は前記第２のＣＭＯＳインバータに供給されてその動作を制御する、
ことを特徴とする半導体ＩＣ。
【請求項２１】
少なくとも１つの入力ノードと出力ノードを持つ第１の回路と、
少なくとも１つの入力ノードを持つ第２の回路であって、前記第１と第２の回路は第１と第２の電源の間でお互いに直列に接続しているところの第２の回路と、
前記第２の回路の入力ノードに接続する出力を持つ制御回路であって、前記第１の回路の出力ノードだけに応答して前記第２の回路を選択的に動作停止する制御回路と、
を備えたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には半導体集積回路に関係し、具体的には低消費電力の要請にこたえる半導体集積回路に関するものである。
【背景技術】
【０００２】
経費節減のために高速動作で高密度の集積回路（ＩＣ）を得るために９０ｎｍ，６５ｎｍ，４５ｎｍのようなディープサブミクロンＣＭＯＳプロセスが導入され、多くの半導体ＩＣデバイスにおいて実施されている。このようなディープサブミクロン工程のためには、ＭＯＳトランジスタは寸法縮小して（すなわち最小のトランジスタ寸法を低下させて）、トランジスタの閾値電圧Ｖｔｈを下げなければならない。しかしながら、閾値電圧を下げるとサブ閾値リーク（すなわち、閾値電圧以下でのトランジスタゲート電圧に対して存在するリーク電流）が甚大になり、それゆえ、そのような低減した閾値電圧に基づく半導体ＩＣは通常動作でも、低電力動作でもより多くの電力を消費する。
【０００３】
以下の記述では、「待機」という用語が広く用いられるが、それは実質的にオフの状態でトランジスタ内をリーク電流が流れる状態を有するものである。
【０００４】
インバータ論理ゲート、ＮＡＮＤ論理ゲートおよびＮＯＲ論理ゲートのような従来の半導体ＩＣは一般にＰ型トランジスタとＮ型トランジスタを持つＣＭＯＳ論理ブロックによって構成される。ＭＯＳトランジスタのサイズが縮小すると、閾値電圧が低下する。待機リーク電流の増加を避けるためには多くの工夫が導入されてきた。
【０００５】
図１Ａは半導体ＩＣに見られる従来の回路例として単純なインバータ論理回路を示す。図１Ａを参照すると、インバータ回路１１０はハイレベル電圧ＶＤＤの電源線とローレベル電圧ＶＳＳの接地線との間に直列接続されたＰＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１３より構成されている。現在では色々異なる閾値電圧を持つトランジスタが多くの半導体デバイス製造会社より提供されている。例えば「ロー」および「ハイ」閾値をもつＰＭＯＳおよびＮＭＯＳトランジスタが入手可能であり、しばしば２水準または多水準閾値プロセスと呼ばれる。通常は「ロー」閾値のトランジスタは高速応用に向けた回路に用いられ、一方、「ハイ」閾値のトランジスタは低電力応用に用いられる。しばしば半導体デバイスは特定の回路応用に依存して、このような「ロー」および「ハイ」閾値トランジスタを同一のデバイス上に組み合わせて用いられる。図１Ａでは、ＰＭＯＳトランジスタ１１１の閾値Ｖｔｈｐはロー、ＮＭＯＳトランジスタ１１３の閾値Ｖｔｈｎはハイ、２水準閾値プロセスを持つ典型的なインバータ論理回路が示されている。
【０００６】
インバータ回路１１０では入力論理信号ＩＮがＰＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１３のゲートに供給される。入力論理信号ＩＮの相補形が出力信号ＯＵＴとしてインバータ回路のドレイン結合ノードより供給される。入力論理信号ＩＮが「ロー」論理状態のときは、ＮＭＯＳトランジスタ１１３のハイ閾値Ｖｔｈｎのために、待機電流は、待機期間においては低減する。しかしながら、このような従来の２水準閾値系は欠点を持つ。それは入力論理信号ＩＮが「ロー」論理状態から「ハイ」論理状態へ遷移するときに、より長い伝播遅延を引き起こすことである。
【０００７】
図１Ｂは従来の半導体ＩＣの他の例として、ＣＭＯＳインバータ・チェーンを示す。図１Ｂを参照すると、ＣＭＯＳインバータ・チェーンは電力スイッチング用ＰＭＯＳとＮＭＯＳトランジスタ１３１と１３３を持つ４つのインバータ１２１−１２４を有している。インバータ１２１と１２３のそれぞれはハイレベル電圧ＶＤＤの電源線とローレベル電圧ＶＳＳｉの仮想接地線との間で直列接続されたＰＭＯＳとＮＭＯＳトランジスタを有している。インバータ１２２と１２４のそれぞれはハイレベル電圧ＶＤＤｉの仮想電源線とローレベル電圧ＶＳＳの接地線との間で直列接続されたＰＭＯＳとＮＭＯＳトランジスタを有している。ＰＭＯＳトランジスタ１３１は電源線（ＶＤＤ）と仮想電源線（ＶＤＤｉ）の間に接続される。ＮＭＯＳトランジスタ１３３は仮想接地線（ＶＳＳｉ）と接地線（ＶＳＳ）との間に接続される。
【０００８】
入力論理信号ＩＮは、第１のインバータ１２１のＰＭＯＳとＮＭＯＳトランジスタのゲートに供給される。第１のインバータ１２１からの出力信号は、第２のインバータ１２２のＰＭＯＳとＮＭＯＳトランジスタのゲートに供給される。同様に、第２のインバータ１２２の出力信号は、第３のインバータ１２３に供給され、その出力信号は、今度は第４のインバータ１２４に供給される。電力スイッチ用制御信号ＳＬＥＥＰとＳＬＥＥＰ＿ｂがそれぞれＰＭＯＳとＮＭＯＳトランジスタ１３１と１３３のゲートに供給される。電力低減モードでは、入力信号ＩＮは「ロー」論理レベルのままであり、２つの電力スイッチ用ＰＭＯＳとＮＭＯＳトランジスタ１３１と１３３を遮断するために、電力スイッチ用制御信号ＳＬＥＥＰとＳＬＥＥＰ＿ｂはそれぞれ「ハイ」と「ロー」論理レベルを保持する。この２つの制御信号ＳＬＥＥＰとＳＬＥＥＰ＿ｂは、例えばＤＲＡＭデバイスにおける「電力低減モード入り」または「自己リフレッシュモード入り」のような外部コマンドに従って発生され、制御されねばならない。ゆえに、通常の動作モードでは、電力スイッチ用ＰＭＯＳとＮＭＯＳトランジスタ１３１と１３３の両方がオンであるので、尚、電流リーク経路が存在しうる。
【０００９】
下記の特許文献１は、それぞれは少なくとも２つのＭＯＳトランジスタを備えている論理ゲートから構成される半導体ＩＣデバイスを開示している。それは論理ゲート内を流れる電流の値を制御するための電流制御デバイスを有し、ハイおよびロー消費電力モードで動作する。
【００１０】
下記の特許文献２は、ロー閾値論理回路と、１対の電源線と、ダミーの電源線と、高周波数論理回路を有する論理回路を開示している。ロー閾値論理回路は複数のロー閾値ＭＯＳトランジスタからなる論理回路をもつ。１対の電源線は電力をロー閾値論理回路に供給する。ダミーの電源線はロー閾値論理回路の電源端子の１つに接続されている。ダミーの電源線と電源線との間にハイ閾値制御トランジスタが配置されている。
【００１１】
Ｍ．ホリグチ（Ｈｏｒｉｇｕｃｈｉ）らは、下記の非特許文献１の中で電源インピーダンス切り替えＣＭＯＳ回路を開示した。該ＣＭＯＳ回路では待機中の閾値未満の電流を低減するためにＭＯＳトランジスタのソースと電源ラインの間にインピーダンス切り替え素子を挿入する。
【００１２】
これらの文献に開示された回路は、例えば「スリープ」「電力低減」「自己リフレッシュ」或は「スタンバイ」モードと呼ばれる固有モードにおいて電力節約が特に要求される場合は、「ＳＬＥＥＰ」と「ＳＬＥＥＰ＿ｂ」または「ＣＳ」と「ＣＳ＿ｂ」のような固有の「電力節約モード」信号を用いる。通常の動作モードでは、尚、電流リーク経路が存在し、その結果、電流リークと大きな全動作電力消費となる。
【特許文献１】米国特許第６，６９６，８６５号明細書、発明者ホリグチ（Ｈｏｒｉｇｕｃｈｉ）ら、２００４年２月２４日出願
【特許文献２】米国特許第５，４８６，７７４号明細書、発明者ドウセキ（Ｄｏｕｓｅｋｉ）ら、１９９６年１月２３日出願
【非特許文献１】Ｍ．ホリグチ（Ｈｏｒｉｇｕｃｈｉ）ら、「低いサブ閾値待機電流を持つギガ・スケールのＬＳＩのためのソース・インピーダンス切り替えＣＭＯＳ回路（Ｓｗｉｔｃｈｅｄ−ｓｏｕｒｃｅ−ｉｍｐｅｄａｎｃｅ  ＣＭＯＳ  Ｃｉｒｃｕｉｔ  ｆｏｒ  Ｌｏｗ  Ｓｔａｎｄｂｙ  Ｓｕｂｔｈｅｒｅｓｈｏｌｄ  Ｃｕｒｒｅｎｔ  Ｇｉｇａ−Ｓｃａｌｅ  ＬＳＩ’ｓ）」, アイイーイーイー・ジャーナルオブ・ソリッド・ステート・サーキット（ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ）、２８巻、１１号、１９９３年１１月、１１３１−１１３５ページ
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、低消費電力で動作できる半導体ＩＣを提供することである。
【課題を解決するための手段】
【００１４】
本発明の１側面によれば、「ハイ」と「ロー」論理レベル電圧を持って動作する半導体集積回路（ＩＣ）が提供される。半導体ＩＣは、少なくとも１つの入力論理信号に応答して出力論理信号を出力するための論理ゲート回路と、該出力論理信号に応答してフィードバック制御信号を出力する制御回路と、該フィードバック制御信号に応答して論理ゲートへの電力を開閉するための電力ゲート用回路とを有している。
【００１５】
例えば、該制御回路は、該出力論理信号と、該入力論理信号から異なる論理遷移タイミングを持って導出された付加的な入力論理信号とに応答して該フィードバック制御信号を出力する。論理ゲート回路は反転機能（すなわちインバータにおいて）を、あるいは複数の論理信号を論理的に結合するための論理機能を行うための論理回路を有する。該論理ゲートの例はＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ及び排他的ＯＲ論理回路である。電力ゲートは電界効果トランジスタ（ＦＥＴ）を有し、そのソースとドレインは該論理ゲートと動作電源電圧の入力端との間に挿入される。
【００１６】
該論理ゲート回路は、直列接続した第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタをもつＣＭＯＳインバータを有するのが有利である。第１の入力論理信号は、該直列接続した第１のＰＭＯＳとＮＭＯＳトランジスタのゲートに供給され、その結合ノードは、該入力論理信号の相補形である出力論理信号を出力する。該出力論理信号から導出されるフィードバック信号は、該インバータに供給されて、その動作を制御する。電力ゲート用回路は第２のＮＭＯＳトランジスタを有し、そのドレインは、該第１のＮＭＯＳトランジスタのソースに接続される。該ロー電力レベル電圧は、該第２のＮＭＯＳトランジスタのソースに供給される。該ハイ電力レベル電圧は、該第１のＰＭＯＳトランジスタのソースに供給され、該第２のＮＭＯＳトランジスタのゲートは該フィードバック信号に応答する。
【００１７】
例えば、該フィードバック信号は、該ＣＭＯＳインバータの出力と該入力論理信号よりも早く遷移をした付加的入力論理信号との結合である。該フィードバック信号により、該ＣＭＯＳインバータの該ＮＭＯＳとＰＭＯＳトランジスタの中のオフ状態のトランジスタに対して自己リーク低減機能が働く。このように、リーク経路の電流が抑制されて、特別の「節電」信号を有する必要はなくなる。待機モードにあるときばかりでなく活性動作モードにあるときもリーク電流を低減できる。それゆえに、半導体ＩＣが特定の電力節減モードでないときでさえ、該半導体ＩＣは高速で低消費電力で動作できる。
【００１８】
該制御回路は、該出力論理信号と第２の入力論理信号とに応答して該フィードバック信号を出力するための論理ゲートを有するのが有利であろう。例えば、該第２の入力論理信号は、該第１の入力論理信号の相補形である。該第１の入力論理信号の立ち上がり遷移は、該第２の入力信号の立下り遷移よりも一定の時間間隔だけ遅れている。該論理ゲートは、該出力論理信号と該第２の入力論理信号に応答して該フィードバック信号を出力するためのＮＡＮＤゲートを有する。
【００１９】
該電力ゲート用回路は、第２のＰＭＯＳトランジスタを有して、そのドレインが該第１のＰＭＯＳトランジスタのソースに接続されるのが有利である。該ハイ電力レベル電圧が該第２のＰＭＯＳトランジスタのソースに供給される。該第２のＰＭＯＳトランジスタのゲートは、該フィードバック信号に応答する。また、該制御回路は、該出力論理信号と第２の入力論理信号に応答して該フィードバック信号を出力するための論理ゲートを有してもよい。例えば、該第２の入力論理信号は、該第１の入力論理信号の相補形である。該第１と第２の入力論理信号の論理レベル遷移タイミングは該時間差だけ異なる。
【００２０】
該電力ゲート用回路は、該ハイおよびロー電力レベル電圧の間に、該第１のＮＭＯＳトランジスタと該第１のＰＭＯＳトランジスタに直列接続した第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタを更に有してもよい。例えば、該フィードバック信号は、第１と第２のフィードバック信号を有する。該第２のＮＭＯＳトランジスタのゲートは該第１のフィードバック信号に応答し、該第２のＰＭＯＳトランジスタのゲートは該第２のフィードバック信号に応答する。
【００２１】
本発明の他の側面によると、「ハイ」および「ロー」電源電圧を持って動作する半導体集積回路が供給される。該半導体ＩＣは中間ノードを通して結合する複数のＣＭＯＳインバータのチェーンを有している。該半導体ＩＣは入力論理信号に応答して出力論理信号を出力する。該チェーンは少なくとも第１と第２のＣＭＯＳインバータを有し、そのそれぞれは直列接続した第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタを有している。該チェーンでは、該入力論理信号に対応する第１の中間入力論理信号が該第１のＣＭＯＳインバータの該直列接続の第１のＰＭＯＳとＮＭＯＳトランジスタのゲートに供給され、その結合ノードは該第１の中間入力論理信号の相補形である第１の中間出力論理信号を出力する。該第１の中間出力論理信号から導出された第１のフィードバック信号は該第１のＣＭＯＳインバータへ供給されて、該インバータの動作を制御する。該第１の中間出力論理信号は該第２のＣＭＯＳインバータの該直列接続の第１のＰＭＯＳとＮＭＯＳトランジスタのゲートに供給され、その結合ノードは、該第１の中間出力論理信号の相補形である第２の中間出力論理信号を出力する。該第２の中間出力論理信号から導出された第２のフィードバック信号は、該第２のＣＭＯＳインバータに供給されて該インバータの動作を制御する。
【００２２】
本発明の更なる側面によれば、「ハイ」および「ロー」電源レベル電圧を持って動作する半導体集積回路が供給される。該半導体ＩＣは中間ノードを通して結合する複数のＣＭＯＳインバータのチェーンを有している。該チェーンは第１と第２のＣＭＯＳインバータを有している。該半導体ＩＣは入力論理信号に応答して出力論理信号を出力する。該第１と第２のＣＭＯＳインバータのそれぞれは直列接続した第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタを有している。それは、ドレインが該第１のＮＭＯＳトランジスタのソースに接続している第２のＮＭＯＳトランジスタと、ドレインが該第１のＰＭＯＳトランジスタのソースに接続している第２のＰＭＯＳトランジスタとを更に有している。該半導体集積回路（ＩＣ）では、該第２のＮＭＯＳトランジスタのドレインは該第１のＮＭＯＳトランジスタのソースに接続していて、該第２のＰＭＯＳトランジスタのドレインは該第１のＰＭＯＳトランジスタのソースに接続していて、該ロー電力レベル電圧は該第２のＮＭＯＳトランジスタのソースに供給され、該ハイ電力レベル電圧は該第２のＰＭＯＳトランジスタのソースに供給される。更に、該入力論理信号に対応する第１の中間入力論理信号が該第１のＣＭＯＳインバータの該直列接続の第１のＰＭＯＳとＮＭＯＳトランジスタのゲートに供給され、その結合ノードは該第１の中間入力論理信号の相補形である第１の中間出力論理信号を出力する。該第１の中間出力論理信号から導出された第１と第２のフィードバック信号は該第１のＣＭＯＳインバータに供給されて、該インバータの動作を制御する。
【００２３】
本発明は、一般的には半導体ＩＣに関するものであり、具体的には低電力ＩＣに関するものである。本発明はフィードバック形式を用いてリーク電流を低減するものであり、特別な「節電」信号を必要とするものではなく、待機モードだけでなく活性動作モードにおいてもリーク電流を低減することができる。
【００２４】
本発明の他の側面と特徴は、具体的な実施形態における添付の図面と一緒に、以下の記述を読むことによって当業者には明らかになるであろう。
【発明を実施するための最良の形態】
【００２５】
本発明の実施形態は、添付の図面を参照して、単なる一例として、ここから説明される。
【００２６】
本発明の例示的実施形態に関する以下の詳細な記述においては、この明細書の１部をなし、本発明が実施されるときの特有の実施形態例が図示されている付属図面を参照する。これらの実施形態は当業者が本発明を実行することが出来るように十分に詳しく記されている。だが、他の実施形態を用いてもよく、本発明の技術範囲を逸脱することなしに論理的、機械的、電気的および他の変更をしてもよいということは理解するべきである。それゆえに以下の詳細記述は制限しようとする意味で行われるものではない。本発明の技術範囲は付属の特許請求の範囲によって規定されているものである。
【００２７】
一般的には、本発明は低消費電力の半導体集積回路を提供するものである。本発明は任意のタイプの論理ゲートに適用可能である。
【００２８】
図２Ａは本発明の１側面を示す。図２Ａを参照すると、第１と第２の電源電圧ＰＶ１およびＰＶ２を持って動作する半導体集積回路（ＩＣ）は論理ゲート回路２００と、電力ゲート用回路２０２およびフィードバック制御回路２０４を有する。１つの入力論理信号または複数の入力論理信号が論理ゲート回路２００に供給され、それは今度は、その論理機能に従って出力論理信号を出力する。フィードバック制御回路２０４には該入力論理信号と関係した（例えば、該入力論理信号の、異なる遷移タイミングを持つ相補形のような）付加的入力論理信号Ｘが供給される。
【００２９】
論理ゲート回路２００の論理機能が論理的反転である場合には、単一の入力論理信号、例えば信号Ａは、反転されて、入力信号Ａの相補形すなわち反転形である出力論理信号Ｚを出力する。論理機能が他のタイプの論理機能（例えば、ＮＡＮＤ, ＮＯＲ, 排他的ＯＲ, ＡＮＤ, ＯＲ）の場合には、少なくとも２つの論理信号を有する複数の入力信号が論理ゲート回路２００に供給されて、出力論理信号Ｚは、入力論理信号を論理的に結合した出力となる。出力論理信号Ｚと更なる入力論理信号Ｘに応答して、フィードバック制御回路２０４は、フィードバック信号ＦＢを電力ゲート用回路２０２に出力する。
【００３０】
電力ゲート用回路２０２は、論理ゲート回路２００の（不図示の）論理機能回路への電力を開閉またはスイッチングするための（例えば電界効果トランジスタ（ＦＥＴ）のような）スイッチング素子２０３を備えて構成される。ＦＥＴ２０３は、第２の電源電圧ＰＶ２としてのローレベル電圧ＶＳＳを開閉するためのＮＭＯＳトランジスタであってもよいし、或は第１の電源電圧ＰＶｌとしてのハイレベル電圧ＶＤＤを開閉するためのＰＭＯＳトランジスタであってもよい。電力ゲート用回路２０２が出力論理信号Ｚに応答することで、半導体ＩＣは自己リーク低減を行う、すなわち、２つの電源ＰＶ１およびＰＶ２間の論理ゲート回路２００を経由するリーク経路が破れるので、リーク電流が著しく低減する。
【００３１】
本発明は（例えば、ＮＡＮＤ、ＮＯＲ、排他的ＯＲ、ＡＮＤ、ＯＲのような）任意の種類の論理ゲートにも適用できる。しかしながら、簡単のために、ここではインバータの場合を記述する。
【００３２】
図２Ｂは本発明の別の側面を示す。図２Ｂを参照すると、半導体ＩＣはインバータ論理回路２１０とロー電力ゲート用回路２２０およびロー電力フィードバック回路２３０を有する。インバータ論理回路２１０は直列接続したＰＭＯＳトランジスタ２１１とＮＭＯＳトランジスタ２１３を有する。入力論理信号ＩＮはＰＭＯＳトランジスタ２１１とＮＭＯＳトランジスタ２１３のゲートに供給される。出力論理信号ＯＵＴはＰＭＯＳトランジスタ２１１とＮＭＯＳトランジスタ２１３のドレインの結合ノードから供給される。出力論理信号ＯＵＴは入力論理信号ＩＮの相補形である。出力論理信号ＯＵＴはロー電力フィードバック回路２３０に供給され、この回路は、今度は、ロー電力フィードバック信号ＦＢ１をロー電力ゲート用回路２２０へ出力する。ロー電力ゲート用回路２２０はロー電力フィードバック信号ＦＢ１に応答してオン・オフするゲート素子２２１を有している。ＮＭＯＳトランジスタ２１３のソースはゲート素子２２１を通してローレベル電圧ＶＳＳの電源に接続している。ＰＭＯＳトランジスタ２１１のソースはハイレベル電圧ＶＤＤである他の電源に接続している。ゲート素子２２１の１例はＮＭＯＳトランジスタであり、そのゲートはロー電力フィードバック信号ＦＢ１によって制御される。理想的には、ロー電力フィードバック信号ＦＢ１が「ハイ」論理レベルおよび「ロー」論理レベルのときにゲート素子２２１はそれぞれ導通および非導通になる。しかしながら、オフ状態のときにリーク電流がＮＭＯＳトランジスタ２２１内を流れる。
【００３３】
該半導体ＩＣはハイおよびローレベル電源電圧ＶＤＤおよびＶＳＳで動作する。入力論理信号ＩＮが「ロー」のときはＰＭＯＳトランジスタ２１１がオンとなり出力論理信号ＯＵＴは「ハイ」となる。「ハイ」である出力論理信号ＯＵＴに応答して、ロー電力フィードバック回路２３０からのロー電力フィードバック信号ＦＢ１は「ロー」となり、それゆえ、ゲート素子２２１はオフとなってＮＭＯＳトランジスタ ２１３の電流経路は遮断される。このように、入力論理信号ＩＮが「ロー」のときは、出力論理信号ＯＵＴをフィードバックすることによって、インバータ論理回路２１０のＮＭＯＳトランジスタ２１３を経由する電流リークはロー電力ゲート用回路２２０によって阻止される。
【００３４】
入力論理信号ＩＮが「ハイ」の時には、ＰＭＯＳトランジスタ２１１はオフになり、出力論理信号ＯＵＴは「ロー」になる。「ロー」である出力論理信号ＯＵＴに応答してロー電力フィードバック回路２３０からのロー電力フィードバック信号ＦＢ１は「ハイ」となり、それゆえ、ゲート素子２２１はオンとなり、ＮＭＯＳトランジスタ２１３の電流経路は確立される。
【００３５】
別の例として、ロー電力フィードバック信号ＦＢ１は出力論理信号ＯＵＴ及び、入力論理信号ＩＮの相補形である他の入力論理信号ＩＮ＿ｂとに応答して生成される。相補的な入力論理信号ＩＮ＿ｂの遷移タイミングは、入力論理信号ＩＮのそれとは異なっている。相補的な入力論理信号ＩＮ＿ｂと出力論理信号ＯＵＴとは（例えば論理ゲートを有して構成される）ロー電力フィードバック回路２３０によって論理的に結合され、論理的に結合した信号をロー電力フィードバック信号ＦＢ１として生成する。相補的な入力論理信号ＩＮ＿ｂと入力論理信号ＩＮとの間の遷移タイミングにおける時間差に依存して、ロー電力ゲート用回路２２０（ゲート素子２２１）のオフの期間が調整される。
【００３６】
図２Ｃは本発明の他の側面を示す。図２Ｃを参照すると、半導体ＩＣは、インバータ論理回路２４０とハイ電力ゲート用回路２５０およびハイ電力フィードバック回路２６０を有する。インバータ論理回路２４０は、直列接続したＰＭＯＳトランジスタ２４１とＮＭＯＳトランジスタ２４３とを有する。入力論理信号ＩＮは、ＰＭＯＳトランジスタ２４１とＮＭＯＳトランジスタ２４３のゲートに供給される。出力論理信号ＯＵＴは、ＰＭＯＳトランジスタ２４１とＮＭＯＳトランジスタ２４３のドレインの結合ノードから供給される。出力論理信号ＯＵＴは、入力論理信号ＩＮの相補形である。出力論理信号ＯＵＴは、ハイ電力フィードバック回路２６０に供給され、この回路は、今度はハイ電力フィードバック信号ＦＢ２をハイ電力ゲート用回路２５０へ出力する。ハイ電力ゲート用回路２５０は、ハイ電力フィードバック信号ＦＢ２に応答してオン・オフするゲート素子２５１を有している。ＰＭＯＳトランジスタ２４３のソースは、ゲート素子２５１を通してハイレベル電圧ＶＤＤの電源に接続している。ＮＭＯＳトランジスタ２４３のソースは、ローレベル電圧ＶＳＳである他の電源に接続している。ゲート素子２５１の１例は、ＰＭＯＳトランジスタであり、そのゲートは、ハイ電力フィードバック信号ＦＢ２によって制御される。理想的には、ハイ電力フィードバック信号ＦＢ２が「ロー」および「ハイ」のときにゲート素子２２１はそれぞれ導通および非導通になる。しかしながら、オフ状態のときにリーク電流がＰＭＯＳトランジスタ２５１内を流れる。
【００３７】
該半導体ＩＣはハイおよびローレベル電圧ＶＤＤおよびＶＳＳで動作する。入力論理信号ＩＮが「ハイ」のときは、ＮＭＯＳトランジスタ２４３がオンとなり、出力論理信号ＯＵＴは「ロー」となる。「ロー」である出力論理信号ＯＵＴに応答して、ハイ電力フィードバック回路２６０からのハイ電力フィードバック信号ＦＢ２は「ハイ」となり、それゆえ、ゲート素子２５１はオフとなってＰＭＯＳトランジスタ ２４１の電流経路は遮断される。このように、入力論理信号ＩＮが「ハイ」のときは、出力論理信号ＯＵＴをフィードバックすることによって、インバータ論理回路２４０のＰＭＯＳトランジスタ２４１を経由する電流リークはハイ電力ゲート用回路２５０によって阻止される。
【００３８】
入力論理信号ＩＮが「ロー」の時には、ＰＭＯＳトランジスタ２４１はオンになり、出力論理信号ＯＵＴは「ハイ」になる。「ハイ」である出力論理信号ＯＵＴに応答してハイ電力フィードバック回路２６０からのハイ電力フィードバック信号ＦＢ２は「ロー」となり、それゆえ、ゲート素子２５１はオンとなり、ＰＭＯＳトランジスタ２４１の電流経路は確立される。
【００３９】
別の例として、ハイ電力フィードバック信号ＦＢ２は、出力論理信号ＯＵＴ及び、入力論理信号ＩＮの相補形である他の入力論理信号ＩＮ＿ｂとに応答して生成される。相補的な入力論理信号ＩＮ＿ｂの遷移タイミングは入力論理信号ＩＮのそれとは異なっている。相補的な入力論理信号ＩＮ＿ｂと出力論理信号ＯＵＴとは（例えば論理ゲートを有して構成される）ハイ電力フィードバック回路２６０によって論理的に結合され、論理的に結合した信号をハイ電力フィードバック信号ＦＢ２として生成する。相補的な入力論理信号ＩＮ＿ｂと入力論理信号ＩＮとの間の遷移タイミングにおける時間差に依存して、ハイ電力ゲート用回路２５０（ゲート素子２５１）のオフの期間が調整される。
【００４０】
図２Ｄは本発明の他の側面を示す。図２Ｄを参照すると、半導体ＩＣは、インバータ論理回路２７０、ロー電力ゲート用回路２８０、ハイ電力ゲート用回路２９０、ロー電力フィードバック回路２９５およびハイ電力フィードバック回路２９７を有する。インバータ論理回路２７０は、直列接続のＰＭＯＳトランジスタ２７１とＮＭＯＳトランジスタ２７３を有する。入力論理信号ＩＮは、ＰＭＯＳトランジスタ２７１とＮＭＯＳトランジスタ２７３のゲートに供給される。出力論理信号ＯＵＴは、ＰＭＯＳトランジスタ２７１とＮＭＯＳトランジスタ２７３のドレインの結合ノードから供給される。出力論理信号ＯＵＴは、入力論理信号ＩＮの相補形である。出力論理信号ＯＵＴは、ロー電力フィードバック回路２９５に供給され、その回路は、今度はロー電力フィードバック信号ＦＢ１をロー電力ゲート用回路２８０に出力する。また、出力論理信号ＯＵＴは、ハイ電力フィードバック回路２９７に供給され、その回路は、今度はハイ電力フィードバック信号ＦＢ２をハイ電力ゲート用回路２９０に出力する。
【００４１】
ロー電力ゲート用回路２８０は、ロー電力フィードバック信号ＦＢ１に応答してオン・オフするゲート素子２８１を有する。ＮＭＯＳトランジスタ２７３のソースは、ゲート素子２８１を通してローレベル電圧ＶＳＳの電源に接続される。ハイ電力ゲート用回路２９０は、ハイ電力フィードバック信号ＦＢ２に応答してオン・オフするゲート素子２９１を有する。ＰＭＯＳトランジスタ２７１のソースは、ゲート素子２９１を通してハイレベル電圧ＶＤＤの電源に接続される。ＰＭＯＳトランジスタ２７１のソースは、「ハイ」論理レベル電圧ＶＤＤの他方の電源に接続される。
【００４２】
ゲート素子２８１と２９１の例は、それぞれＮＭＯＳとＰＭＯＳトランジスタである。そのゲートは、それぞれロー電力フィードバック信号ＦＢ１とハイ電力フィードバック信号ＦＢ２で制御されている。ロー電力フィードバック信号ＦＢ１が「ハイ」と「ロー」のときにゲート素子２８１は、理想的にはそれぞれ導通、非導通となる。同様に、ハイ電力フィードバック信号ＦＢ２が「ロー」と「ハイ」のときにゲート素子２９１は、理想的にはそれぞれ導通、非導通となる。しかしながら、オフ状態ではリーク電流がＮＭＯＳとＰＭＯＳトランジスタのそれぞれの中を流れる。
【００４３】
該半導体ＩＣは、ハイとローレベル電圧ＶＤＤとＶＳＳをもって動作する。入力論理信号ＩＮが「ロー」のときは、ＰＭＯＳトランジスタ２７１はオンとなり、出力論理信号ＯＵＴは「ハイ」である。「ハイ」である出力論理信号ＯＵＴに応答してロー電力フィードバック回路２９５からのロー電力フィードバック信号ＦＢ１は「ロー」であり、それゆえゲート素子２８１はオフになり、ＮＭＯＳトランジスタ２７３の電流経路は遮断される。このように、入力論理信号ＩＮが「ロー」のときは、出力論理信号ＯＵＴのフィードバックにより、インバータ論理回路２７０のＮＭＯＳトランジスタ２７３を通る電流リークはロー電力ゲート用回路２８０によって阻止される。「ハイ」である出力論理信号ＯＵＴに応答して、ハイ電力フィードバック回路２９７からのハイ電力フィードバック信号ＦＢ２は「ロー」であり、それゆえ、ゲート素子２９１はオンになり、ＰＭＯＳトランジスタ２７１の電流経路は確立される。
【００４４】
入力論理信号ＩＮが「ハイ」のときは、ＮＭＯＳトランジスタ２７３はオンとなり、出力論理信号ＯＵＴは「ロー」となる。「ロー」である出力論理信号ＯＵＴに応答して、ハイ電力フィードバック回路２９７からのハイ電力フィードバック信号ＦＢ２は「ハイ」となり、それゆえにゲート素子２９１はオフになり、ＰＭＯＳトランジスタ２７１の電流経路は遮断される。このように、入力論理信号ＩＮが「ハイ」のときは、出力論理信号ＯＵＴのフィードバックによって、インバータ論理回路２７０のＰＭＯＳトランジスタ２７１を通る電流リークはハイ電力ゲート用回路２９０によって阻止される。「ロー」である出力論理信号ＯＵＴに応答して、ロー電力フィードバック回路２９５からのロー電力フィードバック信号ＦＢ１は「ハイ」となり、それゆえに、ゲート素子２８１はオンになり、ＮＭＯＳトランジスタ２７３の電流経路は確立される。
【００４５】
別の例として、ロー電力フィードバック信号ＦＢ１は、出力論理信号ＯＵＴ及び、入力論理信号ＩＮの相補形である他の入力論理信号ＩＮ＿ｂとに応答して生成される。また、ハイ電力フィードバック信号ＦＢ２は出力論理信号ＯＵＴ及び相補的な入力論理信号ＩＮ＿ｂとに応答して生成される。相補的な入力論理信号ＩＮ＿ｂの遷移タイミングは入力論理信号ＩＮのそれとは異なっている。相補的な入力論理信号ＩＮ＿ｂと出力論理信号ＯＵＴとは、（例えば論理ゲートを有して構成される）ロー電力フィードバック回路２９５によって論理的に結合され、論理的に結合した信号をロー電力フィードバック信号ＦＢ１として生成する。相補的な入力論理信号ＩＮ＿ｂと入力論理信号ＩＮとの間の遷移タイミングにおける時間差に依存して、ロー電力ゲート用回路２８０（ゲート素子２８１）のオフの期間が調整される。同様に、相補的な入力論理信号ＩＮ＿ｂと出力論理信号ＯＵＴとは、（例えば論理ゲートを有して構成される）ハイ電力フィードバック回路２９７によって論理的に結合され、論理的に結合した信号をハイ電力フィードバック信号ＦＢ２として生成する。相補的な入力論理信号ＩＮ＿ｂと入力論理信号ＩＮとの間の遷移タイミングにおける時間差に依存して、ハイ電力ゲート用回路２９０（ゲート素子２９１）のオフの期間が調整される。
【００４６】
図２Ｂに示したロー電力フィードバック回路２３０と、図２Ｃに示したハイ電力フィードバック回路２６０と、図２Ｄに示したロー電力フィードバック回路２９５とハイ電力フィードバック回路２９７は図２Ａに示したフィードバック制御回路２０４に対応するものである。
【００４７】
図３Ａは本発明の実施形態による半導体集積回路 （ＩＣ）を示す。半導体ＩＣはＮＭＯＳ電力ゲート用トランジスタとＮＭＯＳ電力ゲート用トランジスタを制御するためのＮＡＮＤフィードバック論理ゲートとを持つ、制御されたインバータである。図３Ａを参照すると、インバータ論理回路３１０は、ＰＭＯＳトランジスタ３１１と、ＮＭＯＳトランジスタ３１３と、およびＮＭＯＳトランジスタ３１３のソースと接地レベル電圧（ローレベル電圧）ＶＳＳの電源線の間に挿入された更なるＮＭＯＳトランジスタ３１５とを有する。ＰＭＯＳとＮＭＯＳＴＲＮＳＳＴ３１１と３１３の接続したドレインのノード３１７は、ＮＡＮＤゲート３２１の第１の入力に接続され、その出力は、ＮＭＯＳトランジスタ３１５のゲートに接続される。ＰＭＯＳトランジスタ３１１のソースは、電源電圧（ハイレベル電圧）ＶＤＤの電源線に接続される。入力論理信号ＩＮはＰＭＯＳトランジスタ３１１とＮＭＯＳトランジスタ３１３のゲートに供給される。他の入力論理信号ＩＮ＿ｂはＮＡＮＤゲート３２１の第２の入力に供給される。ノード３１７から供給される出力論理信号ＯＵＴは入力論理信号ＩＮの反転、或は相補形である。
【００４８】
制御されたインバータ回路３１０は例示のために参照番号３０５で示された関連記号を持つ。ロー入力待機状態では（すなわち「ロー」論理レベル入力を受け入れているときは）、インバータ論理回路３１０のＰＭＯＳトランジスタ３１１とＮＭＯＳトランジスタ３１３はそれぞれオンおよびオフでなければならない。ＮＭＯＳトランジスタ３１３が、例えば高速応用のためにロー閾値を持っている場合には、ＮＭＯＳトランジスタ３１３がオフ状態であっても、ＮＭＯＳトランジスタ３１３はなお電流リークをもつ。電流リークを有効に低減するためには、ゲート−ソース間電圧ＶＧＳと バルク−ソース間電圧ＶＢＳとを逆バイアスにすることと、ドレイン−ソース間電圧ＶＤＳを低減することが必要である。
【００４９】
図３Ａに示した、制御されたインバータを持つ改良型半導体ＩＣでは、ロー電力ゲート作用のためにＮＭＯＳトランジスタ３１５が付加されている。また、待機状態では、出力論理信号ＯＵＴと相補的入力信号ＩＮ＿ｂとは両方とも「ハイ」であり、ＮＡＮＤゲート３２１からのフィードバック信号ＦＢｎは「ロー」である。これによってＮＭＯＳトランジスタ３１５をオフにしている。ＮＭＯＳトランジスタ３１３はリークするが、ＮＭＯＳトランジスタ３１３のソースとＮＭＯＳトランジスタ３１５のドレインの結合部である中間ノードＶＮは接地レベルＶＳＳから量ΔＶＬだけわずかに上昇する。中間ノードＶＮでのこの電圧上昇は、ＮＭＯＳトランジスタ３１５から供給される電流がＮＭＯＳトランジスタ３１３内を流れる電流とバランスするまで続く。このように、ＮＭＯＳトランジスタ３１３内の元々のリーク電流がいかに大きくても、次式で与えられるオフセット電圧ΔＶＬを自動的に調節することによって、ついにはＮＭＯＳトランジスタ３１５の一定電流に収束する。
【００５０】
ΔＶＬ=｜ＶＴＮ０｜−｜ＶＴＮ１｜＋（Ｓ/ｌｎ１０）［ｌｎ（ＷＮ１／ＷＮ０）］    （１）
ここで、
ＶＴＮ０はＮＭＯＳトランジスタ３１５の閾値電圧、
ＶＴＮ１はＮＭＯＳトランジスタ３１３の閾値電圧、
ＷＮ０はＮＭＯＳトランジスタ３１５のチャンネル幅、
ＷＮ１はＮＭＯＳトランジスタ３１３のチャンネル幅、
Ｓはサブ閾値振幅である。
【００５１】
リーク電流低減はオフセット電圧ΔＶＬによって調整されるということは注目すべきである。｜ＶＴＮ０｜が十分に大きいか、ＷＮ０が十分に小さい場合はオフセット電圧ΔＶＬが大きい。その結果、リーク電流は完全に遮断され、このように完全なスイッチオフが達成される。
【００５２】
図３Ａに示した半導体ＩＣでは電力ゲート用トランジスタ（ＮＭＯＳトランジスタ３１５）を制御するための制御回路が備わっている。これはインバータ３１０の出力とインバータの入力の相補形（ＩＮ＿ｂ）との論理的結合である、専用のフィードバック論理信号ＦＢｎを通して達成される。
【００５３】
図３Ｂは図３Ａに示した半導体ＩＣの信号の相対的時系列を示す。インバータの高速動作を確保するためには、入力論理信号ＩＮが「ロー」論理状態から「ハイ」論理状態へ遷移する前にＮＭＯＳトランジスタ３１５をオンにしておくことが望ましい。このようなプリセット動作は、出力論理信号ＯＵＴと相補的な入力論理信号ＩＮ＿ｂを論理的に結合するＮＡＮＤゲート３２１によって達成される。入力論理信号ＩＮと相補的な入力論理信号ＩＮ＿ｂとの間のタイミング関係は図３Ｂに示される。図示されているように、入力論理信号ＩＮの遷移タイミングは相補的な入力論理信号ＩＮ＿ｂのそれとは異なる（信号ＩＮの遷移に先行する。）。
【００５４】
図３Ａと３Ｂを参照すると、相補的な入力論理信号ＩＮ＿ｂは時刻ｔ１１で「ハイ」論理レベルから「ロー」論理レベルへ遷移する。これによりＮＡＮＤゲート３２１からのフィードバック信号ＦＢｎを「ロー」から「ハイ」論理レベルへ上げる。ＮＭＯＳトランジスタ３１５は時刻ｔ１２でオンになり、これにより中間ノードＶＮは接地レベルＶＳＳに引き下げられる。その後、（時刻ｔ１１より時間間隔（設定時間）Ｔｓだけ後の）時刻ｔ１３で入力論理信号ＩＮは「ロー」から「ハイ」論理レベルへ遷移する。この立ち上がり遷移に応答して、ＰＭＯＳトランジスタ３１１はオフとなりＮＭＯＳトランジスタ３１３はオンとなる。その結果、ノード３１７は２つの直列接続のＮＭＯＳトランジスタ３１３と３１５を通して接地レベルＶＳＳへ急速に引き下げられる。すなわち出力論理信号ＯＵＴは「ロー」に行く。
【００５５】
その後、相補的な入力論理信号ＩＮ＿ｂは「ロー」から「ハイ」論理レベルへ遷移する。出力論理信号ＯＵＴは「ロー」であるので、フィードバック信号ＦＢｎは「ハイ」の状態を続ける。その後、時刻ｔ１４で、入力論理信号ＩＮが「ハイ」から「ロー」論理レベルへ遷移する。ＰＭＯＳトランジスタ３１１がオンになり、それによってノード３１７が「ハイ」論理レベルへ引き上げられる。すなわち出力論理信号ＯＵＴは「ハイ」へ行く。出力論理信号ＯＵＴの立ち上がりに応答して、ＮＡＮＤゲート３２１からのフィードバック信号ＦＢｎは時刻ｔ１５に「ロー」へ向かい、その結果、ＮＭＯＳトランジスタ３１５はオフになる。リーク電流がＮＭＯＳトランジスタ３１３と３１５内を流れ、ノードＶＮが上がる。ノードＶＮでの電圧レベルは、図３Ａを参照して上に記したように、オフセット電圧ΔＶＬのレベルに落ち着き、ついにはＮＭＯＳトランジスタ３１５は自動的に遮断する。このようにして、ＮＡＮＤゲート３２１を備えたフィードバック経路によって自己リーク低減機構が自動的に達成される。
【００５６】
サブ１００ｎｍ技術（９０ｎｍ、６５ｎｍ、４５ｎｍなど）における全消費電力中のリーク電流の占める割合はますます重要になっている。それゆえに、特定の電力低減モード或は自己リフレッシュまたはスリープ・モードの命令によって設定される節電モードではなく、ＭＯＳトランジスタが通常動作モードにおけるオフ状態においてさえ非常にリークが多いときには、リーク電流の低減は重要な影響を及ぼす。
【００５７】
図４Ａは本発明の他の実施形態による半導体ＩＣを示す。半導体ＩＣは、ＰＭＯＳ電力ゲート用トランジスタと、ＰＭＯＳ電力ゲート用トランジスタを制御するためのＮＯＲフィードバック論理回路とを持つ、制御されたインバータである。
【００５８】
図４Ａに示した半導体ＩＣでは、制御されたインバータ論理回路４１０は、ＰＭＯＳトランジスタ４１１と、ＮＭＯＳトランジスタ４１３と、およびＰＭＯＳトランジスタ４１１のソースと電源レベル電圧ＶＤＤの電源線の間に挿入された更なるＰＭＯＳトランジスタ４１５とを有する。ＰＭＯＳトランジスタ４１１とＮＭＯＳトランジスタ４１３の接続したドレインのノード４１７は、ＮＯＲゲート４２１の第１の入力に接続され、その出力は、ＰＭＯＳトランジスタ４１５のゲートに接続される。ＮＭＯＳトランジスタ４１３のソースは、接地レベル電圧ＶＳＳの電源線に接続される。入力論理信号ＩＮは、ＰＭＯＳトランジスタ４１１とＮＭＯＳトランジスタ４１３のゲートに供給される。入力論理信号ＩＮの相補形である他の入力論理信号ＩＮ＿ｂは、ＮＯＲゲート４２１の第２の入力に供給される。ノード４１７から供給される出力論理信号ＯＵＴは入力論理信号ＩＮの反転、或は相補形である。
【００５９】
制御されたインバータ論理回路４１０は、例示のために参照番号４０５で示された関連記号を持つ。ＰＭＯＳトランジスタ４１５のゲートは、出力論理信号ＯＵＴと相補的な入力論理信号ＩＮ＿ｂを受け入れたＮＯＲゲート４２１からのフィードバック信号ＦＢｐに応答して制御される。
【００６０】
「ハイ」論理レベル入力状態では、半導体ＩＣのＰＭＯＳトランジスタ４１１とＮＭＯＳトランジスタ４１３はそれぞれオフとオンである。ＰＭＯＳトランジスタ４１１がロー閾値をもつ場合は、たとえＰＭＯＳトランジスタ４１１がオフ状態にあっても、大きな電流リークを生じる。電流リークを効率よく低減するためには、ゲート−ソース間電圧ＶＧＳと ベース−ソース間電圧ＶＢＳとを逆バイアスにすることと、ドレイン−ソース間電圧ＶＤＳを低減することが必要である。
【００６１】
図4Ａに示した半導体ＩＣでは、ハイ電力ゲート作用のためにＰＭＯＳトランジスタ４１５が付加されている。また、待機状態では、出力論理信号ＯＵＴと相補的入力信号ＩＮ＿ｂとは両方とも「ロー」であり、ＮＯＲゲート４２１からのフィードバック信号ＦＢｐは「ハイ」である。これによってＰＭＯＳトランジスタ４１５はオフになる。ＰＭＯＳトランジスタ４１１はリークするが、（ＰＭＯＳトランジスタ４１１のソースとＰＭＯＳトランジスタ４１５のドレインの結合部である）中間ノードＶＰは電源レベルＶＤＤから量ΔＶＬだけわずかに上昇する。中間ノードＶＰでのこの電圧上昇はＰＭＯＳトランジスタ４１５から供給される電流がＰＭＯＳトランジスタ４１１内を流れる電流とバランスするまで続く。このように、ＰＭＯＳトランジスタ４１１内の元々のリーク電流がいかに大きくても、次式で与えられるオフセット電圧ΔＶＬを自動的に調節することによって、ついにはＰＭＯＳトランジスタ４１５の一定電流に収束する。
【００６２】
ΔＶＬ=ＶＴＰ０−ＶＴＰ１＋（Ｓ/ｌｎ１０）［ｌｎ（ＷＰ１／ＷＰ０）］          （２）
ここで、
ＶＴＰ０はＰＭＯＳトランジスタ４１５の閾値電圧、
ＶＴＰ１はＰＭＯＳトランジスタ４１１の閾値電圧、
ＷＰ０はＰＭＯＳトランジスタ４１５のチャンネル幅、
ＷＰ１はＰＭＯＳトランジスタ４１１のチャンネル幅、
Ｓはサブ閾値振幅である。
【００６３】
リーク電流低減はオフセット電圧ΔＶＬによって調整されるということは注目すべきである。ＶＴＰ０が十分に大きいか、ＷＰ０が十分に小さい場合はオフセット電圧ΔＶＬが大きい。その結果、リーク電流は完全に遮断され、このように完全なスイッチオフが達成される。
【００６４】
図４Ｂは、図４Ａに示した半導体ＩＣの信号の相対的時系列を示す。入力論理信号ＩＮと相補的な入力論理信号ＩＮ＿ｂとの間のタイミングの関係は図４Ｂに示されている。インバータの高速動作を確保するためには、入力信号ＩＮが「ハイ」論理レベル状態から「ロー」論理レベルへ遷移する前に電力ゲート用のＰＭＯＳトランジスタ４１５をオンにしておくことが望ましい。このようなプリセット動作は、出力論理信号ＯＵＴと相補的な入力論理信号ＩＮ＿ｂを論理的に結合するＮＯＲゲート３２１によって達成される。
【００６５】
図４Ａと４Ｂを参照すると、相補的な入力論理信号ＩＮ＿ｂは、入力論理信号ＩＮよりも時間間隔Ｔｓだけ早く遷移する。それゆえ、時刻ｔ２１での相補的な入力論理信号ＩＮ＿ｂの早目の「ロー」→「ハイ」遷移は、フィードバック信号ＦＢｐを時刻ｔ２２で「ロー」に向かわせ、ＰＭＯＳトランジスタをオンにする。次に、時刻ｔ２３で入力論理信号ＩＮが「ハイ」から「ロー」へ遷移し、その結果、出力論理信号ＯＵＴは、２つの直列接続のＰＭＯＳトランジスタ４１１と４１５を通して「ハイ」へ急速に向かう。インバータのこの活性状態の後、入力論理信号ＩＮは時刻ｔ２４で再び「ハイ」に向かう。このとき相補的な入力論理信号ＩＮ＿ｂはすでに「ロー」になっている。その結果、出力論理信号ＯＵＴは「ロー」に向かい、フィードバック信号ＦＢｐは「ハイ」に向かう（時刻ｔ２５にて）。ノードＶＰは少し下がり、図４Ａを参照して上に記したように、時刻ｔ２６でオフセット電圧ΔＶＬのレベルに落ち着くので、フィードバック信号ＦＢｐのこの待機「ハイ」状態は、ＰＭＯＳトランジスタ４１５を自動的に遮断する。この自動的リーク電流の低減は、ＮＯＲゲート４２１を備えたフィードバック経路によって達成される。
【００６６】
図５Ａは本発明の別の実施形態による半導体集積回路（ＩＣ）である。該半導体ＩＣは、ＰＭＯＳ電力ゲート用トランジスタと該ＰＭＯＳ電力ゲート用トランジスタを制御するためのＮＯＲフィードバック論理回路とをもち、ＮＭＯＳ電力ゲート用トランジスタと該ＮＭＯＳ電力ゲート用トランジスタを制御するためのＮＡＮＤフィードバック論理回路とを持つ、制御されたインバータである。図５Ａに示される半導体ＩＣは、図３Ａと４Ａに示した半導体ＩＣの結合であり、入力論理信号ＩＮのいかなる待機状態に対しても用いることが出来る。このように、それは活性モードでも待機モードでもどちらの場合にもリーク電流低減に対して効果がある。また、この実施形態のＩＣは入力信号が予期できない場合でも有用である。
【００６７】
図５Ａを参照すると、制御されたインバータ論理回路５１０は、直列接続のＰＭＯＳトランジスタ５１１とＮＭＯＳトランジスタ５１３と、更なるＰＭＯＳトランジスタ５１５とＮＭＯＳトランジスタ５１７とを有する。ＰＭＯＳトランジスタ５１５は、ＰＭＯＳトランジスタ５１１のソースと電源電圧ＶＤＤの電源線との間に挿入される。ＮＭＯＳトランジスタ５１７は、ＮＭＯＳトランジスタ５１３のソースと接地レベル電圧ＶＳＳの電源線との間に挿入される。ＰＭＯＳトランジスタ５１５とＮＭＯＳトランジスタ５１３の結合されたドレインのノード５１９はＮＯＲゲート５２１とＮＡＮＤゲート５２３の第１の入力に接続される。ＮＯＲゲート５２１とＮＡＮＤゲート５２３の出力はそれぞれＰＭＯＳトランジスタ５１５とＮＭＯＳトランジスタ５１７のゲートに接続される。入力論理信号ＩＮは、ＰＭＯＳトランジスタ５１１とＮＭＯＳトランジスタ５１３のゲートに供給される。別の入力論理信号ＩＮ＿ｂはＮＯＲゲート５２１とＮＡＮＤゲート５２３の第２の入力に供給される。
【００６８】
ノード５１９から供給される出力論理信号ＯＵＴは、入力論理信号ＩＮの反転または相補形である。ＮＯＲゲート５２１は、出力論理信号ＯＵＴと相補的な入力論理信号ＩＮ＿ｂとを論理的に結合し、ＮＯＲ出力信号は、フィードバック信号ＦＢｐとしてＰＭＯＳトランジスタ５１５のゲートに供給される。ＮＡＮＤゲート５２３は、出力論理信号ＯＵＴと相補的な入力論理信号ＩＮ＿ｂを論理的に結合し、ＮＡＮＤ出力信号は、フィードバック信号ＦＢｎとしてＮＭＯＳトランジスタ５１７のゲートに供給される。
【００６９】
制御されたインバータ論理回路５１０は、ローおよびハイ電力ゲート機能を持つＣＭＯＳインバータであり、例示のために参照番号５０５によって示した関連記号を持つ。制御されたインバータ論理回路５１０は、「ハイ」および「ロー」入力待機状態のどちらの場合に対しても用いられる。
【００７０】
図５Ｂは、図５Ａに示した半導体ＩＣの信号の相対的タイミング系列を示す。図５Ｂに示すように、相補的な入力論理信号ＩＮ＿ｂは、入力論理信号ＩＮよりも早く遷移する。図５Ｂに示す信号は図３Ｂと４Ｂに示した信号の組み合わせであることに注意しよう。
【００７１】
図５Ａと５Ｂを参照すると、入力論理信号ＩＮが「ハイ」状態から「ロー」状態へ遷移する場合に（時刻ｔ３３で）、ＰＭＯＳトランジスタ５１１はオンになりＮＭＯＳトランジスタ５１３はオフになる。出力論理信号ＯＵＴは「ハイ」に向かう。相補的な入力論理信号ＩＮ＿ｂは時刻ｔ３３よりも時間間隔Ｔｓだけ前の時刻ｔ３１において「ハイ」へ向かう。相補的な入力論理信号ＩＮ＿ｂの「ロー」から「ハイ」への遷移に応答して、ＮＯＲゲート５２１からのフィードバック信号ＦＢｐは「ハイ」から「ロー」状態へ遷移する（時刻ｔ３２にて）。
【００７２】
「ハイ」である出力論理信号ＯＵＴに応答して、ＮＡＮＤゲート５２３からのフィードバック信号ＦＢｎは（時刻ｔ３４にて）「ロー」に行く。その結果ＮＭＯＳトランジスタ５１７はオフになる。ＮＭＯＳトランジスタ５１３はリークするが、（ＮＭＯＳトランジスタ５１３のソースとＮＭＯＳトランジスタ５１７のドレインの結合点である）中間ノードＶＮは接地レベルＶＳＳから量ΔＶＬだけ少し上昇する。中間ノードＶＮでのこの電圧上昇はＮＭＯＳトランジスタ５１７から供給される電流がＮＭＯＳトランジスタ５１３内に流れる電流とバランスするまで続く。
【００７３】
入力論理信号ＩＮは「ロー」から「ハイ」論理状態へ遷移する（時刻ｔ３７似て）。時刻ｔ３７より時間間隔Ｔｓだけ早い時刻ｔ３５において、相補的な入力論理信号ＩＮ＿ｂは「ロー」に向かう。その結果、ＮＡＮＤゲート５２３からのフィードバック信号ＦＢｎは「ハイ」に向かう。中間ノードＶＮはローレベル電圧ＶＳＳに引き下げられる（時刻ｔ３６にて）。その後、入力論理信号ＩＮの「ロー」から「ハイ」への遷移に伴ってＰＭＯＳトランジスタ５１１とＮＭＯＳトランジスタ５１３はそれぞれオフおよびオンになる。その結果、出力論理信号ＯＵＴは「ロー」に向かう。フィードバック信号ＦＢｐは「ハイ」に向かい（時刻ｔ３８にて）、その結果、電力ゲート用のＰＭＯＳトランジスタ５１５はオフになる。ＰＭＯＳトランジスタ５１１はリークするが、（ＰＭＯＳトランジスタ５１１のソースとＰＭＯＳトランジスタ５１５のドレインとの結合点である）中間ノードＶＰは電源レベルＶＤＤから量ΔＶＬだけわずかに下がる。中間ノードＶＰでのこの電圧低下はＰＭＯＳトランジスタ５１５から供給される電流がＰＭＯＳトランジスタ５１１内に流れる電流とバランスする（時刻ｔ３９）まで続く。
【００７４】
図６Ａは本発明の他の実施形態による半導体ＩＣを示す。それは図３Ａと４Ａに示した半導体ＩＣの論理インバータを実行している実際的応用例である。該インバータ・チェーンはバッファとして機能し、電源電圧ＶＤＤと接地レベル電圧ＶＳＳを持って動作する。複数のインバータを有する該チェーンは、入力論理信号ＩＮを受け入れて、該入力論理信号ＩＮの論理状態に依存する論理状態を持つ出力論理信号ＯＵＴを出力する。
【００７５】
図６Ａを参照すると、半導体ＩＣは６個のインバータ６１１−６１６からなるチェーンを有する。第１のインバータ６１１と第２のインバータ６１２のそれぞれは、図１Ａに示したインバータ論理回路１１０と同じである。第３のインバータ６１３と第５のインバータ６１５のそれぞれは、図３Ａに示したロー電力ゲート付きＣＭＯＳインバータ３０５と同じである。第４のインバータ６１４と第６のインバータ６１６のそれぞれは、図４Ａに示したハイ電力ゲート付きＣＭＯＳインバータ４０５と同じである。６個のインバータ６１１−６１６は、中間ノードＮ１−Ｎ５を通して接続されている。中間ノードでの各インバータからの出力は、中間入力信号として下流のインバータに供給される。
【００７６】
第１のインバータ６１１と第５のインバータ６１５の出力はＮＡＮＤゲート６２１に供給される。入力論理信号ＩＮと出力論理信号ＯＵＴ（第６のインバータ６１６の出力）はＮＯＲゲート６２３に供給される。ＮＡＮＤゲート６２１は、図３Ａに示したＮＡＮＤゲート３２１に対応するものである。ＮＯＲゲート６２３は、図４Ａに示したＮＯＲゲート４２１に対応するものである。ＮＡＮＤゲート６２１からの出力は、フィードバック信号ＦＢｎであり、第３のインバータ６１３と第５のインバータ６１５を形成しているＮＭＯＳトランジスタ３１５（図３Ａを参照。）のゲートに供給される。ＮＯＲゲート６２３からの出力は、フィードバック信号ＦＢｐであり、第４のインバータ６１４と第６のインバータ６１６を形成しているＰＭＯＳトランジスタ４１５（図４Ａを参照。）のゲートに供給される。
【００７７】
図６Ｂは、図６Ａに示した半導体ＩＣの信号に対する相対的タイミング系列を示す。信号間のタイミング関係を示すのが目的であるので、信号の立ち上がりおよび立下り遷移タイミングは無視していることに注意されたい。
【００７８】
図６Ａと６Ｂを参照すると、インバータ６１１−６１６のそれぞれは時間遅延を持ち、それゆえ、中間出力信号は中間入力信号から遅れている。該半導体ＩＣでは、（ノードＮ４での）第５の中間入力信号と、（ノードＮ１での）インバータ６１１の第１の中間出力信号と、および（ノードＮ５での）第５の中間出力信号とは、図３Ａに示した、それぞれ、入力論理信号ＩＮと、相補的な入力論理信号ＩＮ＿ｂと、おとび出力論理信号ＯＵＴとに対応する。同様に（ノードＮ５での）第６の中間入力信号と、入力論理信号ＩＮと、出力信号ＯＵＴは、図４Ａに示した、それぞれ、入力論理信号ＩＮと、相補的な入力論理信号ＩＮ＿ｂと、および出力論理信号ＯＵＴとに対応する。また、ＮＡＮＤゲート６２１からのフィードバック信号ＦＢｎは、図３Ａに示したフィードバック信号ＦＢｎに対応し、ＮＯＲゲート６２３からのフィードバック信号ＦＢｐは、図４Ａに示したフィードバック信号ＦＢｐに対応する。Ｔｓ６１は、図３Ｂに示した時間間隔Ｔｓに対応する。Ｔｓ６２は、図４Ｂに示した時間間隔Ｔｓに対応する。
【００７９】
図７Ａは、本発明の他の実施形態による半導体ＩＣを示す。それは、図５Ａに示した半導体ＩＣの論理インバータを実施している実際の応用例である。インバータ・チェーンはバッファとして動作する。図７Ａを参照すると、半導体ＩＣは、中間ノードＮ１−Ｎ５を通して結合する６個のインバータ７１１−７１６のチェーンを有している。第１のインバータ７１１は図１Ａに示したインバータ論理回路１１０と同じである。第２のインバータ７１２から第６のインバータ７１６のそれぞれは図５Ａに示したローおよびハイ電力ゲート付きＣＭＯＳインバータ５０５と同じである。第１のインバータ７１１と第５のインバータ７１５の出力はＮＡＮＤゲート７２１とＮＯＲゲート７２３に供給されるが、これらはそれぞれ、図５Ａに示したＮＡＮＤゲート５２３とＮＯＲゲート５２１に対応するものである。同様に、入力論理信号ＩＮと（第６のインバータ７１６の出力である）出力論理信号ＯＵＴはＮＡＮＤゲート７３１とＮＯＲゲート７３３に供給されるが、これらはそれぞれ、図５Ａに示したＮＡＮＤゲート５２３とＮＯＲゲート５２１に対応するものである。ＮＡＮＤゲート７２１からのフィードバック信号ＦＢｎ１はＮＭＯＳトランジスタ５１７のゲートに供給され、ＮＯＲゲート７２３からのフィードバック信号ＦＢｐ１はＰＭＯＳトランジスタ５１５のゲートに供給される（図５Ａを参照）。これらのトランジスタは第３のインバータ７１３と第５のインバータ７１５を形成するものである。ＮＡＮＤゲート７３１からのフィードバック信号ＦＢｎ２はＮＭＯＳトランジスタ５１７のゲートに供給され、ＮＯＲゲート７３３からのフィードバック信号ＦＢｐ２はＰＭＯＳトランジスタ５１５のゲートに供給される（図５Ａを参照）。これらのトランジスタは第２のインバータ７１２と第６のインバータ７１６を形成するものである。
【００８０】
図６Ａに示したインバータ６１１−６１６と同様に、図７Ａに示したインバータ７１１−７１６は時間遅延を持っている。図７Ｂは、図７Ａに示した半導体ＩＣの相対的タイミング信号を示す。図７Ｂでは時間ＴＳ７１とＴＳ７２はそれぞれ図５Ｂに示した時間ＴＳ５１とＴＳ５２に対応する。
【００８１】
本発明による実施形態として上に記した半導体ＩＣには色々な変形がある。電力ゲート用のＮＭＯＳトランジスタ３１５, ５１７とＰＭＯＳトランジスタ４１５, ５１５の閾値は静的に保持される場合もあれば、動的に変化する場合もある。また、電力ゲート用トランジスタへのフィードバック信号を出力するためのＮＡＮＤとＮＯＲゲートは、もし半導体ＩＣデバイスが非常に長い間動作しないような場合には、最大の電力節約のために、他のディープ電力低下ステージによって制御されてもよい。
【００８２】
図６Ａと７Ａに描いたインバータのチェーンは別の様式で構成することも出来る。例えば、チェーンとなったインバータの数は必ずしも６個でなくてもよい。フィードバック信号を生成するＮＡＮＤゲートとＮＯＲゲートへの入力は上流のインバータから導出される、より早い位相の信号であるべきである。
【００８３】
入力論理信号ＩＮと相補的な入力論理信号ＩＮ＿ｂとの間の時間間隔Ｔｓは別の遅延制御論理回路系を用いれば調節可能となる。本発明の他の実施形態による半導体集積回路（ＩＣ）を示す図８を参照すると、該半導体ＩＣは、直列接続ＰＭＯＳとＮＭＯＳトランジスタをもつインバータ・ブロック８５０と、ＭＯＳトランジスタをもつ電力ゲート用回路８６０と、および論理ゲートをもつフィードバック制御器８７０とを有する。インバータ・ブロック８５０は入力論理信号ＩＮが供給され、出力論理信号ＯＵＴを提供している。半導体ＩＣは、相補的な入力論理信号ＩＮ＿ｂｉと、（不図示の）遅延制御器によって提供される遅延制御信号８９１とを受け入れる調整可能な遅延ブロック８９０を更に有している。相補的な入力論理信号ＩＮ＿ｂｉは、入力論理信号ＩＮの反対の論理状態を持ち、その間に時間遅延を持っていても、持たなくてもよい。調整可能な遅延ブロック８９０は遅延制御信号８９１に応答して相補的な入力論理信号ＩＮ＿ｂｉを遅延させ、時間遅延した相補的な入力ＧＣＳＧＮＬＩＮ＿ｂをフィードバック制御器８７０に出力する。入力論理信号ＩＮと相補的な入力論理信号ＩＮ＿ｂとの間の遅延した時間間隔Ｔｓが調節される。
【００８４】
図８に示された調節可能な時間遅延は、図４Ａに示されたようなハイ電力ゲート用トランジスタを持つＣＭＯＳインバータに適用することも出来る。更に、図５Ａに示したインバータにも適用可能である。
【００８５】
本発明による実施形態としてインバータを記述してきたが、論理ゲートが複数の入力論理信号に基づいて論理出力を供給するものである限り、（例えばＮＡＮＤ、ＮＯＲ、排他的ＯＲ、ＡＮＤ、ＯＲのような）他の形の論理ゲートが本発明を採用することも出来る。
【００８６】
図９Ａは本発明の他の例である。図９Ａを参照すると、半導体集積回路は、並列接続のＰＭＯＳトランジスタ９１１と９１３と直列接続のＮＭＯＳトランジスタ９１５と９１７とを持つＮＡＮＤブロック９１０を有している。２つの入力論理信号ＡとＢがＮＡＮＤブロック９１０に供給され、それは、今度は結合ノード９１９から出力論理信号Ｚを出力する。その信号Ｚは入力ＡとＢのＮＡＮＤ論理出力である。電力ゲート作用のための他のＮＭＯＳトランジスタ９２１が、ＮＭＯＳトランジスタ９１７と、接地レベル電圧ＶＳＳのロー電力線との間に挿入される。論理回路をもつフィードバック制御回路９３０は、出力論理信号Ｚと、２つの入力論理信号ＡとＢの１つに関係する、他の入力論理信号Ｘとを受け入れる。Ｘは、例えば、入力論理信号ＡまたはＢの、異なる遷移タイミングをもつ相補形である。
【００８７】
出力論理信号Ｚと更なる入力論理信号Ｘとに応答して、フィードバック制御回路９３０はフィードバック信号ＦＢｎを電力ゲート用ＮＭＯＳトランジスタ９２１のゲートに出力する。ＮＭＯＳトランジスタが出力論理信号Ｚに応答して、半導体ＩＣは自己リーク低減を行うことが出来る。それゆえに、待機またはスリープ・モードにおいて電流リークは低減出来る。その結果、論理ゲート９１０による電力消費は低減する。
【００８８】
図９Ｂは本発明の他の例である。図９Ｂを参照すると、半導体集積回路は、直列接続のＰＭＯＳトランジスタ９４１と９４３と並列接続のＮＭＯＳトランジスタ９４５と９７７とを持つＮＯＲブロック９４０を有している。２つの入力論理信号ＡとＢがＮＯＲブロック９４０に供給され、それは、今度は、結合ノード９４９から出力論理信号Ｚを出力する。その信号Ｚは入力ＡとＢのＮＯＲ論理出力である。電力ゲート作用のための他のＰＭＯＳトランジスタ９５１がＰＭＯＳトランジスタ９４１と、ハイレベル電圧ＶＤＤの電源線との間に挿入される。論理回路をもつフィードバック制御回路９６０は、出力論理信号Ｚと、２つの入力論理信号ＡとＢの１つに関係する他の入力論理信号Ｙとを受け入れる。Ｙは、例えば、入力論理信号ＡまたはＢの、異なる遷移タイミングをもつ相補形である。
【００８９】
出力論理信号Ｚと更なる入力論理信号Ｙとに応答して、フィードバック制御回路９６０はフィードバック信号ＦＢｐを電力ゲート用ＮＭＯＳトランジスタ９２１のゲートに出力する。ＰＭＯＳトランジスタが出力論理信号Ｚに応答して、半導体ＩＣは自己リーク低減を行うことが出来る。それゆえに、待機またはスリープ・モードにおいて電流リークは低減出来る。その結果、論理ゲート９４０による電力消費は低減する。
【００９０】
図９Ａに示したＮＡＮＤゲートは図３Ａと５Ａに示した、電力ゲート作用のためのＮＭＯＳトランジスタにフィードバック信号ＦＢｎを出力するためのＮＡＮＤゲート３２１と５２３に適用できる。同様に、図９Ｂに示したＮＯＲゲートは図４Ａと５Ａに示した、電力ゲー作用のためのＰＭＯＳトランジスタにフィードバック信号ＦＢｐを出力するためのＮＯＲゲート４２１と５２１に適用できる。ＮＡＮＤとＮＯＲゲートは図３Ａ，４Ａおよび５Ａに示したＣＭＯＳインバータをもつ半導体ＩＣの全消費電力の低減に寄与することが出来る。
【００９１】
１００ｎｍ以上の技術による半導体ＩＣには、活性リークは、９０ｎｍ、６５ｎｍ、または３０ｎｍ技術による半導体ＩＣのそれよりも比較的小さいので、それほど重要ではない。入手可能な９０ｎｍモデルのシミュレーションでは、実施形態による半導体ＩＣ中の待機電流は従来の半導体ＩＣのそれに比べて大雑把に３０倍少ない。
【００９２】
上記の実施形態では、デバイス素子と回路は簡単のために図に示したように互いに接続されている。本発明の半導体ＩＣへの実際の応用においては、デバイス、素子、回路などは相互に直接接続されてもよい。また、デバイス、素子、回路などは半導体ＩＣの動作の必要性のために他のデバイス、素子、回路などを通して間接的に接続されてもよい。このように、半導体ＩＣの実際の構成では回路，素子、およびデバイスは（直接的にまたは間接的に）相互に接続される。
【００９３】
本発明の特定の実施形態を詳しく記述したが、多くの変形が存在する。請求項に記された本発明の技術範囲を逸脱することなく、多くの変形、改良、および改定がなされうるということは理解しておくべきである。
【図面の簡単な説明】
【００９４】
【図１Ａ】２水準閾値電圧トランジスタを用いた従来型ＣＭＯＳインバータの回路を示す。
【図１Ｂ】電力スイッチ用トランジスタを用いた従来型ＣＭＯＳインバータの回路を示す。
【図２Ａ】本発明の１側面による半導体集積回路（ＩＣ）を示す。
【図２Ｂ】本発明の他の側面による半導体ＩＣを示す。
【図２Ｃ】本発明の更なる側面による半導体ＩＣを示す。
【図２Ｄ】本発明のなお更なる側面による半導体ＩＣを示す。
【図３Ａ】本発明の１実施形態による半導体ＩＣを示す回路図である。
【図３Ｂ】図３Ａに示した半導体ＩＣの信号を示す時系列図である。
【図４Ａ】本発明の他の実施形態による半導体ＩＣを示す回路図である。
【図４Ｂ】図４Ａに示した半導体ＩＣの信号を示す時系列図である。
【図５Ａ】本発明の他の実施形態による半導体ＩＣを示す回路図である。
【図５Ｂ】図５Ａに示した半導体ＩＣの信号を示す時系列図である。
【図６Ａ】本発明の他の実施形態によるインバータ・チェーンを持つ半導体ＩＣを示す回路図である。
【図６Ｂ】図６Ａに示した半導体ＩＣの信号を示す時系列図である。
【図７Ａ】本発明の他の実施形態によるインバータ・チェーンを持つ半導体ＩＣを示す回路図である。
【図７Ｂ】図７Ａに示した半導体ＩＣの信号を示す時系列図である。
【図８】本発明の他の実施形態による、調節可能な時間遅延を持つ半導体ＩＣを示す回路図である。
【図９Ａ】本発明の他の実施形態による、複数の入力論理信号に応答するＮＡＮＤ論理機能を持つ半導体ＩＣを示す。
【図９Ｂ】本発明の他の実施形態による、複数の入力論理信号に応答するＮＯＲ論理機能を持つ半導体ＩＣを示す。
【符号の説明】
【００９５】
２００  論理ゲート回路
２０２  電力ゲート用回路
２０３  スイッチング素子
２０４  フィードバック制御回路
【図１Ａ】
2009510847.tif 000003
【図１Ｂ】
2009510847.tif 000004
【図２Ａ】
2009510847.tif 000005
【図２Ｂ】
2009510847.tif 000006
【図２Ｃ】
2009510847.tif 000007
【図２Ｄ】
2009510847.tif 000008
【図３Ａ】
2009510847.tif 000009
【図３Ｂ】
2009510847.tif 000010
【図４Ａ】
2009510847.tif 000011
【図４Ｂ】
2009510847.tif 000012
【図５Ａ】
2009510847.tif 000013
【図５Ｂ】
2009510847.tif 000014
【図６Ａ】
2009510847.tif 000015
【図６Ｂ】
2009510847.tif 000016
【図７Ａ】
2009510847.tif 000017
【図７Ｂ】
2009510847.tif 000018
【図８】
2009510847.tif 000019
【図９Ａ】
2009510847.tif 000020
【図９Ｂ】
2009510847.tif 000021
【国際調査報告】
2009510847.tif 000022
2009510847.tif 000023