(57)【要約】集積回路（ＩＣ）は、複数のアナログ段（１０ａ−ｃ）と、複数のアナログ段をテストするためのテスト機構とを備え、アナログ段の各々は、電源（２０;２０ａ−ｃ）に導電結合され、且つ信号経路（１２）によって互いに導電結合され、テスト機構は、複数のアナログ段からの各アナログ段の信号経路入力端に結合されるアナログバス（４０）などの入力手段と、テスト結果を集積回路の出力端に伝えるための別のアナログバス（５０）などの出力手段と、アナログ段を選択的にディセーブルするための、ＩＣのバイアス構体における複数のスイッチ（３６）などの選択手段と、前記選択手段を制御するためのシフトレジスタ（６０）などの制御手段からなる。これにより、コアを経る信号経路にスイッチを設ける必要なく、ＩＣのアナログ段を分離してテストし、且つデバッグすることができる。分離したアナログ段の構造的なテストを容易にするのに、電流センサ（７０）を電源に設けることができる。
2009513968.tif 000002
【特許請求の範囲】
【請求項１】
信号入力端及び信号出力端を有する各アナログ段によって信号経路を共有する一連のアナログ段と、前記アナログ段に電源供給する電源供給手段と、前記アナログ段をテストするテスト機構とを備える集積回路であって、
前記一連のアナログ段における前置アナログ段の信号出力端は、前記一連のアナログ段における後置アナログ段の信号入力端に結合され、
前記電源供給手段は、電源構体とバイアス構体とを備え、
各アナログ段は、前記電源構体の枝路、及び前記バイアス構体の枝路に結合され、
前記テスト機構は、テストデータ入力手段と、テストデータ出力手段と、選択手段と、制御手段からなり、
各アナログ段は、前記テスト入力手段に設定可能に結合される信号入力端を有し、
各アナログ段は、前記テスト出力手段に設定可能に結合される信号出力端を有し、
前記選択手段は、前記電源供給手段内に配置され、１つのアナログ段を前記電源供給手段から選択的にデカップリングし、
前記制御手段は、前記選択手段を制御するとともに、前記テストデータ入力手段及び前記テストデータ出力手段へのアナログ段の結合を設定可能にする、集積回路。
【請求項２】
前記選択手段は、複数のスイッチを有する、請求項１に記載の集積回路。
【請求項３】
各スイッチが、前記電源構体のそれぞれの枝路に配置されている、請求項２に記載の集積回路。
【請求項４】
各スイッチが、前記バイアス構体のそれぞれの枝路に配置されている、請求項２に記載の集積回路。
【請求項５】
前記選択手段は、別の複数のスイッチを有し、該別の複数のスイッチの各々は、前記電源構体のそれぞれの枝路に配置されている、請求項４に記載の集積回路。
【請求項６】
前記集積回路は、バイアス構体のテストを可能にするために、前記バイアス構体及び前記テスト出力手段間のそれぞれの部分に結合される更に別の複数のスイッチを有し、前記バイアス構体の各部分は、前記一連のアナログ段におけるそれぞれのアナログ段に属している、請求項４又は５に記載の集積回路。
【請求項７】
前記テストデータ入力手段は、アナログバスを有する、請求項１〜６のいずれか一項に記載の集積回路。
【請求項８】
前記テストデータ出力手段は、別のアナログバスを有する、請求項１〜７のいずれか一項に記載の集積回路。
【請求項９】
前記制御手段は、前記選択手段に結合されるシフトレジスタを有する、請求項１〜８のいずれか一項に記載の集積回路。
【請求項１０】
各アナログ段は、各アナログ段を経る信号経路と前記テストデータ入力手段及び前記テストデータ出力手段との間のそれぞれの枝路におけるそれぞれのスイッチを経て、それぞれ前記テストデータ入力手段及び前記テストデータ出力手段に設定可能に結合される、請求項１に記載の集積回路。
【請求項１１】
前記テスト機構は、さらに、前記集積回路の電流シグネチャを測定する電流検知手段を備える、請求項１〜１０のいずれか一項に記載の集積回路。
【請求項１２】
前記テスト機構は、さらに、前記電流検知手段と前記集積回路の出力端との間に結合される、Ｎを正の整数とするＮビットデジタル化手段を備える、請求項１１に記載の集積回路。
【請求項１３】
前記電流検知手段は、複数の電流センサを備え、前記電流センサの各々は、それぞれのアナログ段への前記電源の枝路に配置されている、請求項１１に記載の集積回路。
【請求項１４】
前記テストデータ出力手段は、デジタルバスに結合される、Ｎを正の整数とする複数のＮビットデジタイザを備え、各電流センサは、その関連する電流センサの出力端をデジタル化するそれぞれのＮビットデジタイザに結合されている、請求項１３に記載の集積回路。
【請求項１５】
前記テストデータ出力手段は、さらに、前記別のアナログバスと前記集積回路の出力端との間に結合される、Ｎを正の整数とするＮビットデジタル化段を備える、請求項８に記載の集積回路。
【請求項１６】
前記Ｎビットデジタル化段は、Ｎ個のコンパレータを備え、各コンパレータは、前記別のアナログバスに結合される入力端と、基準信号源に結合される別の入力端と、コンパレータの結果信号を出力する出力端とを有する、請求項１５に記載の集積回路。
【請求項１７】
前記基準信号源は、前記アナログバスを備える、請求項１６に記載の集積回路。
【請求項１８】
前記集積回路は、さらに、複数のＮビットデジタル化段と、複数の別のスイッチとを備え、前記デジタル化段の各々は、前記複数の別のスイッチにおける１つの別のスイッチを経るそれぞれのアナログ段の出力端と、前記テストデータ出力手段との間に結合されている、請求項１に記載の集積回路。
【請求項１９】
前記集積回路は、さらに、前記複数の別のスイッチを制御する別のシフトレジスタを備える、請求項１８に記載の集積回路。
【請求項２０】
前記シフトレジスタ及び／又は前記別のシフトレジスタは、バウンダリスキャンの規格ＩＥＥＥ  １１４９．１に準拠するテストアクセスポートコントローラの一部を構成する、請求項９又は１９に記載の集積回路。
【請求項２１】
一連のアナログ段と、前記アナログ段に電源供給する電源供給手段とを備え、
各アナログ段は、信号入力端及び信号出力端を有し、
前記一連のアナログ段における前置アナログ段の信号出力端は、前記一連のアナログ段における後置アナログ段の信号入力端に結合され、
前記電源供給手段は、電源構体とバイアス構体とを備え、
各アナログ段は、前記電源構体の枝路、及び前記バイアス構体の枝路に結合され、
前記アナログ段をテストするためのテスト機構が設けられ、
前記テスト機構は、テストデータ入力手段と、テストデータ出力手段と、選択手段と、制御手段からなり、
各アナログ段は、前記テスト入力手段に設定可能に結合される信号入力端を有し、
各アナログ段は、前記テスト出力手段に設定可能に結合される信号出力端を有し、
前記選択手段は、前記電源供給手段内に配置され、１つのアナログ段を前記電源供給手段から選択的にデカップリングし、
前記制御手段は、前記選択手段を制御するとともに、前記テストデータ入力手段及び前記テストデータ出力手段へのアナログ段の結合を設定可能にする、集積回路をテストする方法であって、
前記制御手段を介して前記選択手段を設定することによって、１つ以上のアナログ段を前記電源供給手段に接続するステップと、
前記テストデータ入力手段によって、前記電源供給手段に接続されるアナログ段にテストデータを供給するステップと、
前記接続したアナログ段からのテスト結果を収集するステップと、
を含む、集積回路テスト方法。
【請求項２２】
前記制御手段を介して前記選択手段を設定することによって、１つ以上のアナログ段を前記電源供給手段に接続するステップは、前記バイアス構体の枝路に配置される複数のスイッチを設定するステップを含む、請求項２１に記載の方法。
【請求項２３】
前記電源構体の枝路に別の複数のスイッチを設けており、
前記複数のスイッチのサブセットをディセーブルして、前記バイアス構体からアナログ段のサブセットをデカップリングするステップと、
前記別の複数のスイッチのサブセットをイネーブルにして、前記アナログ段のサブセットがアナログ段のサブセットにおけるフローティングノードを防止するための供給端子に結合されるようにするステップと、
を含む、請求項２２に記載の方法。
【請求項２４】
テスト装置に結合される請求項１に記載の集積回路を備える集積回路テスト装置であって、
前記テスト装置は、前記集積回路の出力電圧を検知するための前記集積回路の出力端に結合される電流センサを備える、集積回路テスト装置。
【請求項２５】
前記集積回路の出力端は、前記テストデータ出力手段に結合されている、請求項２３に記載の集積回路テスト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各々が電源に導電結合され、且つ信号経路によって互いに導電結合される複数のアナログ段と、複数のアナログ段をテストするテスト機構とを備える集積回路（ＩＣ）に関する。
【０００２】
本発明は、更に、このようなＩＣのテスト方法、及びこのようなＩＣを含むＩＣテスト機構に関する。
【背景技術】
【０００３】
近頃、ＩＣテストは、ＩＣ製造過程における本質的で不可欠の部分になっている。ＩＣテストは、この過程にて欠点を検出することにより、製造過程を改善する際に重要な役割を果たす。更に、ＩＣテストを行えば、ＩＣメーカーの顧客への不完全なＩＣの不所望な販売を主に防ぐことができる。例えばシステムオンチップ（ＳｏＣ）などのＩＣの複雑さ及びモジュール性の増大により、最近合意されたＳｏＣテスト規格のＩＥＥＥ  １５００などのデジタルＩＣ用の新たなテスト技法が開発された。この新たなテスト技法では、様々なモジュール又はコアを、個別に、又はコアのグループでテストすることができ、且つデジタルコアを包囲するスキャンチェーンを介してコアを選択的にテスト信号経路に接続することにより、システムレベルのテストをも可能にする。
【０００４】
残念ながら、このような規格化した検査方法には、例えば混合信号用ＩＣ及びアナログＩＣなどのアナログ段を含むシステム用のものは存在しない。テスト規格（ＩＥＥＥ１１４９．４）が、アナログＩＣの相互接続をテストするために合意されたが、この規格は、まだ利用されていない。それは、主に、アナログＩＣの信号経路のスイッチを統合すると、このような経路上を通る信号に悪影響を及ぼし、極めて不所望な結果をもたらすためである。
【０００５】
米国特許第５９２３０９７号は、コアをテストするテスト機構を分離して有するＩＣを開示している。各コアは、テストモードでは、演算増幅器の形態で個々のオンボード電源を有しており、これは、これらの演算増幅器に電源供給するのに単一外部電源信号だけを供給する必要があることを意味している。適切なテスト信号をコアに供給して、適切な演算増幅器に電源供給することで、個別にコアを選択してテストすることができる。このテスト機構は、コアの選択的な電源供給のために専用の増幅器が要求されるという欠点を有し、事実上、このテスト機構をＩＣの全領域に加えることになる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、本発明の目的は、信号経路にスイッチを設けることを避け、且つ領域負担がほとんどない、冒頭で述べた集積回路を提供することにある。
【０００７】
本発明の目的は、更に、このようなＩＣのテスト方法、並びに、このようなＩＣを含むＩＣテスト機構を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の態様によれば、
一連のアナログ段と、前記アナログ段に電源供給する電源供給手段と、前記アナログ段をテストするテスト機構とを備える集積回路であって、
各アナログ段は、信号入力端及び信号出力端を有し、
前記一連のアナログ段における前置アナログ段の信号出力端は、前記一連のアナログ段における後置アナログ段の信号入力端に結合され、
前記電源供給手段は、電源構体とバイアス構体とを備え、
各アナログ段は、前記電源構体の枝路、及び前記バイアス構体の枝路に結合され、
前記テスト機構は、テストデータ入力手段と、テストデータ出力手段と、選択手段と、制御手段からなり、
各アナログ段は、前記テスト入力手段に設定可能に結合される信号入力端を有し、
各アナログ段は、前記テスト出力手段に設定可能に結合される信号出力端を有し、
前記選択手段は、前記電源供給手段内に配置され、１つのアナログ段を前記電源供給手段から選択的にデカップリングし、
前記制御手段は、前記選択手段を制御するとともに、前記テストデータ入力手段及び前記テストデータ出力手段へのアナログ段の結合を設定可能にする、集積回路を提供する。
【０００９】
前記電源供給手段に選択手段を統合することは、例えばＩＣの電源構体又はバイアス構体の枝路にて、テストデータ入力手段及びテストデータ出力手段への選択されるアナログ段の結合をそれぞれ設定可能にすることと組み合わせてアナログ段の選択を容易にするとともに、アナログ段を介する信号経路が大きく残存し、即ち選択手段によって完全に影響を受けなくなり、これにより、信号経路を通る信号に対して、これらの選択手段によって引き起こされる潜在的な干渉を避けることができるという利点を有する。テストデータ入力手段及びテストデータ出力手段へのアナログ段の結合をそれぞれ設定可能にすることは、制御手段の制御下にて、アナログ段を介する信号経路とそれぞれのテストデータ入力手段及びテストデータ出力手段との間における各枝路のスイッチによって好適に実現することができる。なぜなら、これらのスイッチは、ＩＣの信号経路に配置されておらず、通常動作モードにおけるＩＣの動作は、これらのスイッチによってほとんど影響を受けることがない。即ち、これらのスイッチの存在は、アナログ段の入力端又は出力端に幾らかの寄生容量を追加しうるが、この寄生容量の影響は、信号経路にスイッチを設けたときの影響よりも、はるかに小さい。
【００１０】
複数のスイッチなどの選択手段の配置は、バイアス構体の枝路内にするのが好適である。これは、バイアス構体からアナログ段を開放することが、このようなアナログ段を効果的にスイッチオフするという見識に基づいている。なぜなら、バイアス構体によって供給されるバイアスは、例えばバイアス電圧又はバイアス電流とすることができ、これは、その機能のためにアナログ段に必要とされるものだからである。これは、電源構体の枝路におけるスイッチは、関連するアナログ段への十分大きい電流の供給を収容するために、大きめのものにする必要があるのに対して、バイアス構体の枝路内のスイッチでは、ほとんど電圧降下を生じさせない比較的小型のスイッチで実現することができる。
【００１１】
好適例では、制御手段は、シフトレジスタを備え、選択手段をこのシフトレジスタに応答可能にする。従って、適切なビットパターンをシフトレジスタに供給することによって、アナログ段のテスト設定を簡単に選択することができる。
【００１２】
一例では、テスト機構は、テストモードにおける、集積回路の電流シグネチャを測定する電流検知手段を備える。これは、他のアナログ段と分離して、又は組み合わせてアナログ段の構造的なテストを容易にし、テスト機構は、電流検知手段と集積回路の出力端との間に結合された、Ｎを正の整数とするＮビットデジタル化段を備え、Ｎビットデジタル化段は、デジタルテスト結果をテスト下のＩＣの出力端にもたらす。電流検知手段は、複数の電流センサを備えることができ、電流センサの各々は、それぞれのアナログ段への電源の枝路に配置され、各電流センサは、関連する電流センサの出力をデジタル化するそれぞれのＮビットデジタル化手段に結合することができ、Ｎビットデジタル化手段のそれぞれの出力端をデジタルデータバスに結合しておくようにする。
【００１３】
前の例と組み合わせた別の例では、テストデータ入力手段はアナログバスを備え、テストデータ出力手段は別のアナログバスを備える。アナログバス及び別のアナログバスは、単一バスの異なるワイヤとすることができる。これは、ＩＣのオンボードのアナログ段の機能テストを容易にする。出力手段は、更に、この別のアナログバスと集積回路の出力端との間に結合された、Ｎを正の整数とするＮビットデジタル化段を備えることができ、このＮビットデジタル化段は、デジタルの態様で機能テストの結果をもたらす。
【００１４】
Ｎビットデジタル化段は、この別のアナログバスに結合された入力端と、基準信号源に結合された別の入力端と、比較結果信号を出力する出力端とを有するコンパレータを備えることができ、成功／失敗の信号をテスト下の１つ以上のアナログ段に供給することができる。基準信号源は、アナログバスを備えることができる。
【００１５】
別の例では、ＩＣは、更に、Ｎを正の整数とするＮビットデジタル化段と、複数の別のスイッチとを備えることができ、デジタル化段の各々は、それぞれのアナログ段の出力端から、複数のスイッチからの別のスイッチを経て別のアナログバスまでの導電路に結合される。また、別のシフトレジスタが、この複数の別のスイッチを制御するのに存在するのが好適である。これは、信号経路に配置する単なる単一スイッチによって、即ち、テスト下のコア集合における最後のコアに属するＮビットデジタル化段のスイッチによって、コア集合のテストを容易にすることができる。
【００１６】
シフトレジスタ、及び別のシフトレジスタは、テストアクセスポート（ＴＡＰ）コントローラからのレジスタとするのが好適であり、ＩＥＥＥ１１４９．１又はＩＥＥＥ１１４９．４準拠のＴＡＰコントローラとすることができる。
【００１７】
本発明の別の態様によれば、
一連のアナログ段と、前記アナログ段に電源供給する電源供給手段とを備え、
各アナログ段は、信号入力端及び信号出力端を有し、
前記一連のアナログ段における前置アナログ段の信号出力端は、前記一連のアナログ段における後置アナログ段の信号入力端に結合され、
前記電源供給手段は、電源構体とバイアス構体とを備え、
各アナログ段は、前記電源構体の枝路、及び前記バイアス構体の枝路に結合され、
前記アナログ段をテストするためのテスト機構が設けられ、
前記テスト機構は、テストデータ入力手段と、テストデータ出力手段と、選択手段と、制御手段からなり、
各アナログ段は、前記テスト入力手段に設定可能に結合される信号入力端を有し、
各アナログ段は、前記テスト出力手段に設定可能に結合される信号出力端を有し、
前記選択手段は、前記電源供給手段内に配置され、１つのアナログ段を前記電源供給手段から選択的にデカップリングし、
前記制御手段は、前記選択手段を制御するとともに、前記テストデータ入力手段及び前記テストデータ出力手段へのアナログ段の結合を設定可能にする、集積回路をテストする方法であって、
前記制御手段を介して前記選択手段を設定することによって、１つ以上のアナログ段を前記電源供給手段に接続するステップと、
前記テストデータ入力手段によって、前記電源供給手段に接続されるアナログ段にテストデータを供給するステップと、
前記接続したアナログ段からのテスト結果を収集するステップと、
を含む、集積回路テスト方法を提供する。
【００１８】
本方法は、アナログ段を通る信号経路にスイッチを配置する必要性なく、且つ専用のテスト用ハードウェアの領域を使い果たす必要性なく、アナログ段を有するＩＣをテストすることができるという利点を有する。
【００１９】
以下、図面を参照して、非限定的な実施例として本発明を更に詳細に説明する。
【発明を実施するための最良の形態】
【００２０】
図は、単なる概略図であり、スケーリングして示したものではないことは明らかである。同一又は同様の要素には、同一の参照番号を各図及び詳細な説明に用いている。更に、異なる図で示す本発明の様々な態様は、その詳細な説明に説明しており、明確化のためにのみ個別に示している。これらの例は、本発明の教示から逸脱することなく組み合わせることができる。
【００２１】
図１は、アナログ段１０ａ−ｃを有するＩＣを示す。アナログ段１０ａ−ｃは、それぞれの枝路２０ａ−ｃ及び２１ａ−ｃを経て電源ライン２０に導電結合され、供給電圧をアナログ段１０ａ−ｃに供給し、信号経路１２を共有する。図１では、アナログ段１０ａ−ｃの内部における電圧は、バイアス構体によって適切な値にバイアスされる。様々なタイプのバイアス、例えば電圧ベースのバイアス又は電流ベースのバイアスをアナログ段に供給することができることは当業者に明らかであり、アナログ段１０ａ−ｃに対するバイアスを非限定的な例のみについて説明する。更に、用語‘構体（ｉｎｆｒａｓｔｒｕｃｔｕｒｅ）’の使用は、１つ以上の段が独立して隔離した電力供給及び／又はバイアス供給を有する例をも含むことを意図していることを明示しておく。
【００２２】
図１のバイアス構体は、非限定的な例として、電流ミラーの入力端２４に結合されるバンドギャップ回路２２と、それぞれのバイアス素子３４を有する複数の枝路３０ａ−ｃとを備え、バイアス素子３４の各々は、それに関連付けられたアナログ段１０ａ−ｃ用の前記電流ミラーのレッグを構成し、この複数の枝路の各々は、バイアス発生回路３２を経てそれぞれのアナログ段に結合される。電流ミラーの多数のレッグにおけるバイアス素子３４は、適切に選定したデバイスパラメータを有するｎＭＯＳ又はｐＭＯＳトランジスタとして実現することができるが、バイアス構体の他の多くの例を等しく実現可能である。これは、他のもので実現した場合も、本発明は、前記アナログ段を（正しく）機能させるために、前記アナログ段に供給すべきバイアスをディセーブルにすることによってアナログ段をディセーブルにすることができるという見識に基づいているためである。
【００２３】
本発明の好適例では、複数の枝路３０ａ−ｃの各枝路は、前記枝路をバイアス供給から開放するためのスイッチ３６、例えば既知の技法のトランジスタを有する。段１０をバイアス供給から開放することによって、効果的にパワーダウンさせる。しかしながら、適切なスイッチ３６の開放（ディセーブリング）は、必ずしもパワーダウンした段１０でフローティングノードの存在を避けるというわけではない。このようなフローティングノードは、特に別の（イネーブルの）段１０のテストが供給電流又は電流シグネチャを測定することを含むときには、不所望なものになる場合があり、この場合、ディセーブルした段（のフローティングノード）は、まだ電源に接続されているので、フローティングノードがこのような測定に影響を及ぼしうる。このため、関連する１つ以上のスイッチ３６をディセーブルにすることによってディセーブルにしたアナログ段１０に、パワーダウン信号を供給するのが好適である。このようなパワーダウン信号は、フローティングノードを発生しうるアナログ段の少なくともこれらのトランジスタのゲートを、固定電位、例えば接地又はＶｄｄに効果的に繋げて、これらのトランジスタを効果的にスイッチオフする。このように、パワーダウンした段は、残留電流又は電圧シグネチャを発生しなくなり、テスト下の段から読み出される電流又は電圧（シグネチャ）は、このような残留シグネチャによって不明確なものにされることがなくなる。
【００２４】
スイッチ３６は、図１のシフトレジスタ６０などの１つ以上のシフトレジスタとして実現することができる１つ以上のコントローラによって制御するのが好適であるが、シフトレジスタ６０をテスト命令制御の状態マシンなどの他の例で実現することもできる。各スイッチ３６を、シフトレジスタ６０からの個々の制御ラインによって制御することができ、或いは、単一の複数枝路、例えば複数の枝路３０ａ内の全てのスイッチ３６を、シフトレジスタ６０からスイッチ３６への破線で示すように、単一制御ラインによって制御するようにすることもできる。個々の制御ラインを各スイッチ用に用いる場合、バイアス構体によって発生したバイアス電圧（又はバイアス電流）を変化させることもでき、これは、バイアス構体自体を正確にテストすることもできるという利点を有し、これについてはより詳細に後述する。
【００２５】
例えばシフトレジスタ６０などのテストコントローラのテスト下のスイッチ３５は、例えば図１に示すようにバイアス素子３４をディセーブルすることによって、バイアス構体を完全にスイッチオフさせるために設けることもできる。
【００２６】
テスト機構は、さらに、導電路４２ａ−ｃ及びスイッチ４３を経てアナログ段１０ａ−ｃの入力端に結合されるアナログバス４０と、導電路５２ａ−ｃ及びスイッチ５３を経てアナログ段１０ａ−ｃの出力端に結合される別のアナログバス５０とを備える。スイッチ４３及び５３は、通常動作モードの間、アナログ段１０ａ−ｃのチェーンを介する信号経路１２をテストデータ入力手段及び出力手段から開放させることができる。別のアナログバス５０を、それぞれのスイッチ３８を経てバイアス構体の様々な部分に結合させることができる。これは、バイアス構体のテストを容易にする。例えば、段１０ａ−ｃのうちの１つをパワーダウンさせて、適切なスイッチ３８をイネーブルにし、パワーダウンした段１０のバイアス構体の部分をアナログ出力バス５０に接続することによって、バイアス構体の選択した部分の機能を別のアナログバス５０を介して観測することができる。こうして、関連するスイッチ３６を選択的にディセーブルすることは、テスト下のバイアス構体の一部のテストの容易さを更に改善することができる。
【００２７】
別のアナログバス５０は、テスト結果をデジタル化するために、Ｎを正の整数とするＮビットアナログ−デジタル変換器５４に結合させることができる。この構成は、以下のようにして、１つ以上のアナログ段（又はバイアス構体）の機能テストを容易にする。適切なビットパターンをシフトレジスタ６０にシフトさせ、テストのために選択したアナログ段１０ａ−ｃの１つのスイッチ３６をイネーブルにして、この段をＩＣのバイアス構体に接続するとともに、この段をアナログバス４０及び別のアナログバス５０に結合するのに適切なスイッチ４３及び５３もイネーブルにする。次に、例えばアナログ波形のテストパターンを、アナログバス４０を経てテスト下の選択したアナログ段の信号経路の入力端に供給し、その後、テスト結果を、テスト下の回路、及びアナログテスト出力バス５０から、それぞれ収集する。アナログバス４０及び別のアナログバス５０は、前述したように、共有のＩ／Ｏバスとすることもできる。
【００２８】
テストのために選択したアナログ段のテスト結果が非選択のアナログ段によって不明確なものにならないようにするために、上述したように、局所的なパワーダウン信号を、テストに選択しない各コアに供給し、信号経路１２における前述した雑音を発生しうる、これらの段におけるフローティングノードの存在を防ぐようにする。このパワーダウン信号は、テストコントローラか、又は通常動作モードにおける段１０ａ−ｃをパワーダウンさせるために存在するコントローラのいずれかによって供給される専用の信号とすることができる。選択したスイッチ３６をディセーブルにする信号は、関連するコア１０用のパワーダウントリガとして用いることもできる。
【００２９】
コア１０ａ−ｃに局所的なパワーダウン信号を供給する可能なやり方を図２に示す。グローバルなシステムレベルのパワーダウン信号１１２とそれぞれの局所的なパワーダウン信号１１４ａ−ｃとを各アナログ段１０ａ−ｃに供給する。これらの信号は、シフトレジスタ６０から直接又は間接に得ることができる。間接にこれらの信号を得る一例は、バイアス構体の関連する複数の枝路３０におけるスイッチ３６のステートから、局所的なパワーダウン信号を得ることである。各コア１０ａ−ｃは、それぞれのロジックＯＲゲート１１０ａ−ｃの出力端からパワーダウン信号を受信するように構成しており、ロジックＯＲゲート１１０ａ−ｃは、適切な局所的パワーダウン信号ライン１１４ａ−ｃ及びグローバルパワーダウン信号ライン１１２に結合される各入力端を有する。これは、これらの入力端のうちの少なくとも一方、即ちパワーダウン信号ラインの一方がアクティブにするときに、関連するコアがパワーダウンするようにする。このパワーダウン信号は、同時に、バイアス構体の適切な枝路をディセーブルするための適切なスイッチ３６にも供給し、この場合、パワーダウン信号発生器（図示せず）は、テストコントローラ、例えばシフトレジスタ６０に応答可能にする。パワーダウン信号の発生には、他の多くの例を思慮することができるのは明らかである。例えば、図１にて、バイアス発生ブロック３２が結合されるバイアス構体のレッグからの入力がないとき、即ち関連するスイッチ３６がディセーブルのときに、バイアス発生ブロック３２が、関連するアナログ段１０のために、このような信号を発生するように構成することができる。
【００３０】
ここで、図１を参照するに、本発明のテスト機構は、アナログ段１０ａ−ｃの構造に関するテストのために分離して用いることもできる。このため、センサ７０が電源ライン２０に設けられ、このセンサ７０は、前述したように、他のアナログ段がパワーダウン状態で、テスト下のアナログ段に供給される供給電圧スイープ又はテスト信号スイープなどのテスト刺激に応じた供給電流シグネチャに応じた供給電流を測定する。或いは又、アナログバス４０を経てこの段に供給されるテスト信号に応答するテスト下の段の電流シグネチャのテスト結果も、このやり方で得ることができる。センサ７０は、集積回路又はその外部、例えば自動化テスト装置（ＡＴＥ）などのオンボードのＩＣテスト装置にオンボードで配置させることができ、この場合も、本発明による集積回路のテスト機構を得ることができる。従って、センサ７０の読み出し値は、テスト下の段の電力消費シグネチャに対応する。センサ７０は、制御手段、例えばシフトレジスタ６０によって制御することができるスイッチ７２に応答可能にすることができる。
【００３１】
同様に、バンドギャップ回路２２をスイッチオン・オフし、且つセンサ７０で供給電流の差を測定することによって、バンドギャップ回路２２をテストすることもできる。
【００３２】
センサの読み出し値は、処理段８０にてアナログの形態で処理することができ、処理段８０は、例えばオンボードの前述した自動化テスト装置にてオンチップ又は少なくとも部分的にオフチップとすることができる。処理段８０は、典型的には、増幅器と、信号プロセッサとを備え、個々のセンサの読み出し値を格納するメモリも備えることができる。これは、個々の読み出し値のグループの後処理、例えば様々な個々のセンサの読み出し値における互いの比較を容易にする。或いは又、センサの読み出し値は、デジタル段９０で処理することもでき、デジタル段９０は、一例として、Ｎを正の整数とするＮビットフラッシュデジタイザとして実現することができるが、Ａ／Ｄコンバータの他の既知の例でも等しく実現可能である。デジタル段９０は、Ｎを整数とするＮ個のコンパレータ９２と、デジタルデコーダ９４とを備えることができる。コンパレータ９２は、センサの読み出し値を、例えばアナログバス４０の基準信号源からの閾値電圧（ＶＴＨ）基準値などの基準信号と比較するように構成する。Ｎ＞１の場合、コンパレータ段の可変の基準電圧は、典型的には互いに相違しており、フラッシュコンバータなどの多段コンパレータにおける基準レベルを供給するためのレジスタラダーか、又は既知のやり方によって供給することができる。制御手段、例えばシフトレジスタ６０に応答する別のスイッチ（図示せず）を、アナログ処理段８０とデジタル段９０との間のスイッチするように設けることができる。
【００３３】
或いは又、図３に示すように、それぞれのコア１０ａ−ｃに対する電源２０の各枝路２０ａ−ｃは、それぞれの関連するアナログ段１０ａ−ｃの電圧又は電流シグネチャを検知するそれぞれのセンサ２７０ａ−ｃに組み入れることができる。電流センサ２７０ａ−ｃの各々は、シフトレジスタ６０か、又は別のコントローラ（後述する）の制御下で、それぞれのスイッチ２７２ａ−ｃによってアクティブにすることができ、且つ、測定したシグネチャを出力するために、別のアナログバス５０に結合させる出力端を有することができる。
【００３４】
或いは又、各センサ２７０ａ−ｃは、Ｎを正の整数とするそれぞれのＮビットデジタル化段２９０ａ−ｃに結合させることができる。各Ｎビットデジタル化段２９０ａ−ｃは、アナログバス４０などの基準信号源から、基準信号、例えばＶｔｈ（又は、前述したようにＮ＞１の場合における可変の基準レベル）を受信する１つ以上のコンパレータ２９２と、ＩＣのシステムクロックによって、又は外部クロック信号、例えば自動化テスト装置からのクロック信号によってクロックすることができる例えばフリップフロップなどのクロック式デジタルデータ格納素子２９４とを備える。それぞれのデジタル格納素子は、デジタルデータ出力バス２１０に結合させ、一方、センサ２７０ａ−ｃの各々のアナログ出力端は、別のアナログバス５０か、又は更に別のアナログバス２２０に結合させることもできる。コア１０ａ−ｃに対する電源２０の個々の枝路２０ａ−ｃにセンサ２７０ａ−ｃを設けることは、幾つかのアナログ段１０ａ−ｃの構造的な並列テストを容易にし、これは、アナログ段１０ａ−ｃの構造的なテストに必要とされるテスト時間をかなり減少させることができる。他のセンサ、例えば、一時的なバンドギャップ電圧（図３には図示せず）を検知するセンサ７０などの他のセンサを設けることもできることは明らかである。
【００３５】
既に説明した本発明の態様と組み合わせることができる、本発明の別の態様は、図４に示している。ＩＣのバイアス構体は、明確化のために図４には示していない。別のアナログバス５０への導電路５２ａ−ｃに加えて、それぞれのコア１０ａ−ｃを、別の制御手段、例えば別のシフトレジスタ３６０によって制御されるそれぞれのスイッチ３５２ａ−ｃを経て、Ｎを整数とするそれぞれのＮビットデジタル化段３９０ａ−ｃに導電結合させることができる。デジタル化段３９０の各々は、アナログバス４０からのＮ個の基準信号（Ｎはレベルであり、即ち、前述したように、コンパレータの段の数である）と、その関連するアナログ段からの出力とを受信する１つ以上のコンパレータ３９２を備えることができ、その結果信号を、システムのクロック信号か、又はＡＴＥによって供給されるクロック信号などの外部クロック信号の制御下でデータ格納素子３９４に供給する。データ格納素子３９４は、デジタルデータ出力バス３１０に結合され、デジタルデータ出力バス３１０は、デジタルのテスト結果を処理するためのオンチップ又はオフチップのデジタルデータ処理段４００に結合することができる。この処理段４００は、例えば後のテスト結果の比較のために、多数のテスト結果を格納するメモリを備えることができる。
【００３６】
個別のシフトレジスタ３６０の制御下にデジタル化段３９０ａ−ｃを設けることは、テスト下の構成の柔軟な設定を容易にする。即ち、シフトレジスタ３６０へとシフトしたビットパターンによって選択された一連のコアにおける最後のコアのデジタル化段のみで、アナログ段１０ａ−ｃの各々を分離してテストすることができ、この場合、既知のテスト機構と比較して、信号経路におけるスイッチ数を減少させた状態で、コア集合からのテスト結果を、一連のコアにおける最後のコアに関連付けられた選択されるデジタル化段から得ることができる。
【００３７】
或いは又、スイッチ３５２ａ−ｃは、代わりに、制御手段、例えばシフトレジスタ６０によって制御させることができるが、これは、柔軟性を少なくさせるテスト機構をもたらしうる。
【００３８】
この点で、図１〜４では、非限定的な例として、ＩＣがアナログ段１０ａ−ｃを有することを強調して示しているが、別のアナログブロック並びにデジタルブロックを本発明の教示から逸脱することなく設けることもできる。
【００３９】
また、バイアス供給を除去することによってアナログ段をディセーブルする代わりに、電力供給の枝路２０又は２１におけるスイッチ２３によって、アナログ段をディセーブルすることもでき、これは、ディセーブルした段１０でフローティングノードが発生するのを避けるのに別のパワーダウンアーキテクチャを必要としないという利点を有する。しかしながら、この別の例では、段１０への十分大きい電流供給を容易にするのに、大型のスイッチ２３、例えばトランジスタを用いる必要があるという欠点がある。これは、これらのスイッチにて、補償を要する電圧低下を導入しうる。このため、バイアス構体にスイッチ手段を用いることは、例えば前述の問題に苦しむことのない小さめスイッチを使用することができるので、好適である。
【００４０】
図５は、前に説明したテスト機構に関連して、使用するテストコントローラ５００の好適例を示している。テストコントローラは、バウンダリスキャン、即ちＩＥＥＥ１１４９．１に準拠するテストアクセスポート（ＴＡＰ）コントローラ５１０を備える。ＴＡＰコントローラは、典型的には、テストデータ入力（ＴＤＩ）信号を受信する入力マルチプレクサ（ＭＵＸ）５１２と、テストデータ出力（ＴＤＯ）信号を供給する出力マルチプレクサ（ＭＵＸ）５１４とを備える。ＭＵＸ５１２とＭＵＸ５１４の間に、多数のシフトレジスタ、例えばバウンダリスキャンレジスタ５１６、テスト機構を有するＩＣの幾つかのコアロジックに対して内部的なシフトレジスタ５１８、バイパスレジスタ５２２、命令レジスタ５２４、識別レジスタ５２６、選択手段を制御するシフトレジスタ６０などが配置される。更に、別のシフトレジスタ３６０をＴＡＰコントローラ５１０に設けることもできるが、これは、図５に示していない。ＴＡＰコントローラ５１０は、ＩＥＥＥ１１４９．１に準拠する、テストモード選択信号、テストクロック信号、及び、随意テストリセット信号に応答可能である。これらの信号は、明確化のために図５に示していない。
【００４１】
テストコントローラ５００は、アナログバス４０及び５０を制御するアナログバスコントローラ５３０によって拡張させることができる。このアナログバスコントローラには、ＩＥＥＥ１１４９．４に準拠するコントローラが好適である。ＴＡＰコントローラ５１０及びバスコントローラ５３０の動作は、当業者に周知であり、このため更なる詳細な説明はしない。
【００４２】
シフトレジスタを制御するために、他の制御装置も実現可能であり、例えばＩ２Ｃバス又は３ワイヤバスがある。しかしながら、ＩＥＥＥ１１４９．１に準拠するＴＡＰコントローラを使用することは、テスト下のデバイスが通常動作モードである間、ＴＡＰコントローラのシフトレジスタへのアクセスを得ることができるという利点がある。 これは、オンチップのシリコンのデバッグを容易にする。例えば、選択したアナログ段１０ａ−ｃのうちの１つに対して、バイアス構体のチューニングを変えることができ、アナログバス４０を経て様々なテスト入力パターンのアプリケーションに組み合わせることができる。別の例として、アナログバス４０を経てアナログフィルタに供給される信号に応じて、そのアナログフィルタのバンド幅及び挿入損失のデバッグをすることができる。本発明のテスト機構によれば、アナログコンポーネントのリアルタイムの動作を評価することができる他の多くの例を容易に思慮することができる。
【００４３】
上術の実施例は、本発明を制限することなく示したものであり、当業者であれば、請求の範囲から逸脱することなく多くの別の例を設計することができることは明らかである。用語“含む（備える）”は、請求の範囲に記載する以外の要素又はステップの存在を除外するものではない。 単数で扱うことがある各要素は、複数の要素の存在を除外するものではない。幾つかの異なる要素を含むハードウェアによって本発明を実現することができる。 幾つかの手段を列挙する装置クレームでは、１つの同一項目のハードウェアで実現することもできる。ある構成要素が互いに異なる従属請求項で繰り返されるという単なる事実は、これらの構成要素の組み合わせを有利に使用することができないことを示すものではない。
【図面の簡単な説明】
【００４４】
【図１】本発明のアナログ段を有する集積回路とテスト機構例を示す概略図である。
【図２】本発明に係る使用するアナログ段用の個々のパワーダウン構成の例を示す概略図である。
【図３】本発明のＩＣテスト機構の別の態様を示す概略図である。
【図４】本発明のＩＣテスト機構の更に別の態様を示す概略図である。
【図５】本発明のＩＣテスト機構を制御するテストコントローラの好適例を示す図である。
【図１】
2009513968.tif 000003
【図２】
2009513968.tif 000004
【図３】
2009513968.tif 000005
【図４】
2009513968.tif 000006
【図５】
2009513968.tif 000007
【国際調査報告】
2009513968.tif 000008
2009513968.tif 000009