(57)【要約】  集積回路（ＩＣ）１００は、予め定められた動作を行うように構成された高静電容量固体回路領域、データを格納するＦｅＲＡＭブロック１０４、及びＩＣを無線で識別する外部的に提供された固有ＩＤをＲＦＩＤブロックに伝達するように構成されたインタフェースユニットを備え、固有ＩＤは、ＦｅＲＡＭブロックに格納される。ＩＣは、ＩＣの予め定められた領域を通して延長される導電性トレースを更に備え、導電性トレースは、ＲＦＩＤブロックに対するアンテナとして構成され、ここで、ＲＦＩＤブロックは、情報を受信し、アンテナを介して外部ソースに情報を伝達するように構成される。
2009507382.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）であって、
予め定められた動作を行うように構成された高静電容量固体回路領域と、
データを格納するＦｅＲＡＭブロックを備えるＲＦＩＤブロックと、
前記ＩＣを無線で識別するための外部的に提供された固有ＩＤを前記ＲＦＩＤブロックに伝達するように構成されたインタフェースユニットと、
前記ＩＣの予め定められた領域を通して延長される導電性トレースと
を備え、
前記固有ＩＤが、ＦｅＲＡＭブロックに格納され、
前記導電性トレースが、前記ＲＦＩＤブロックに対するアンテナとして構成され、
前記ＲＦＩＤブロックが、情報を受信し、前記アンテナを介して外部ソースに情報を伝送するように構成されることを特徴とする集積回路。
【請求項２】
前記高静電容量固体回路領域が、
ＤＲＡＭ、フラッシュメモリ、ＦｅＲＡＭ、ＣＰＵ、システムオンチップ（ＳｏＣ：Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）及びＡＳＩＣのうちの１つ以上を備えることを特徴とする請求項１に記載の集積回路。
【請求項３】
前記導電性トレースが、
前記ＩＣの周辺領域に沿って延長されることを特徴とする請求項１に記載の集積回路。
【請求項４】
前記ＲＦＩＤブロックが、
前記アンテナを介して受信したＲＦ信号を復調し、該受信したＲＦ信号に対応する命令信号を生成するように構成された復調器回路を有するアナログブロックと、
前記復調器ブロックから前記命令信号を受信し、これに応答して、前記ＦｅＲＡＭブロックに接続されるアドレス及び制御信号を生成するように構成されたデジタルブロックと
を備えることを特徴とする請求項１に記載の集積回路。
【請求項５】
前記ＦｅＲＡＭブロックが、
前記デジタルブロックから前記アドレス及び命令信号を受信し、これに応答して、前記ＦｅＲＡＭに、以前に格納されたデータを提供するように構成され、該提供されたデータが、前記アンテナを介して受信した前記ＲＦ信号に対応し、
前記アナログブロックが、前記ＦｅＲＡＭブロックによって提供された前記データを変調し、前記アンテナを介して前記外部ソースに伝送される信号を生成するように構成された変調器回路を更に備えることを特徴とする請求項４に記載の集積回路。
【請求項６】
前記ＦｅＲＡＭブロックが、
前記デジタルブロックから前記アドレス及び命令信号を受信し、これに応答して、前記ＦｅＲＡＭに、以前に格納されたデータを提供するように構成され、該提供されたデータが、前記アンテナを介して受信した前記ＲＦ信号に対応し、
前記アナログブロックが、前記ＦｅＲＡＭブロックによって提供された前記データを変調し、前記アンテナを介して前記外部ソースに伝送される信号を生成するように構成された変調器回路を更に備えることを特徴とする請求項５に記載の集積回路。
【請求項７】
前記ＲＦＩＤブロックが、
前記アンテナを介して受信したＲＦ信号を復調し、前記受信したＲＦ信号に対応する命令信号を生成するように構成された復調器回路を有するアナログブロックと、
前記復調器ブロックから前記命令信号を受信し、これに応答して、前記ＦｅＲＡＭブロックに接続されるアドレス、データ及び制御信号を生成するように構成されたデジタルブロックと
を備えることを特徴とする請求項１に記載の集積回路。
【請求項８】
前記ＦｅＲＡＭブロックが、
前記デジタルブロックから前記アドレス、データ及び命令信号を受信し、これに応答して、前記受信したアドレスに対応するメモリ位置に前記受信したデータを格納するように構成されることを特徴とする請求項７に記載の集積回路。
【請求項９】
前記ＲＦＩＤブロックが、
前記アンテナを介して受信したＲＦ信号を、前記ＲＦＩＤブロックに電力を供給する供給電圧に変換するように構成された電圧乗算器（ｖｏｌｔａｇｅ  ｍｕｌｔｉｐｌｉｅｒ）回路を更に備えることを特徴とする請求項１に記載の集積回路。
【請求項１０】
前記ＲＦＩＤブロックが、
前記供給電圧が予め定められたレベルに達する場合、前記供給電圧を検出して前記ＲＦＩＤブロックに電力を供給するように構成されたパワーオンリセット回路を更に備えることを特徴とする請求項９に記載の集積回路。
【請求項１１】
前記ＦｅＲＡＭブロックが、
制御信号を受信して、前記制御信号が読み取り動作又は書き込み動作に対応するか否かを決定するように構成された制御回路と、
ロウ及びカラムに沿って配列された複数のＦｅＲＡＭセルを備えるメモリアレイと、
該メモリアレイに接続され、ＦｅＲＡＭブロックによって受信したアドレス信号に応答してＦｅＲＡＭセルを選択するように構成されたデコーダと、
前記メモリアレイに接続され、読み取り動作時に前記選択されたＦｅＲＡＭセルに格納されたデータを感知するように構成されたセンスアンプと、
書き込み動作時に前記ＦｅＲＡＭユニットによって受信したデータを前記メモリアレイに伝達し、読み取り動作時に前記感知されたデータを出力するように構成されたＩ／Ｏバッファと
を備えることを特徴とする請求項１に記載の集積回路。
【請求項１２】
それぞれのカラムに沿うＦｅＲＡＭセルが、ビットラインに接続され、
それぞれのＦｅＲＡＭセルが、ビットラインとプレートラインＰＬとの間に直列に接続されたトランジスタ及びＦｅＲＡＭキャパシタを備え、
ロウに沿うＦｅＲＡＭセルの前記トランジスタが、ワードラインに接続されるゲートを有することを特徴とする請求項１１に記載の集積回路。
【請求項１３】
ＩＣのテストが要請される場合に前記ＩＣのテストを行うように構成された内蔵型自己テスト（ＢＩＳＴ：Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ）ブロックと、
前記ＲＦＩＤブロックと前記ＢＩＳＴユニットとの間に接続されるＢＩＳＴインタフェースユニットとを更に備え、
該ＢＩＳＴインタフェースユニットが、前記ＲＦＩＤブロックによって生成された命令を前記ＢＩＳＴブロックに供給し、ＢＩＳＴ動作からのテスト結果を前記ＲＦＩＤブロックに伝達するように構成されることを特徴とする請求項１に記載の集積回路。
【請求項１４】
ＩＣダイとの無線通信を可能にするＲＦＩＤブロック及びアンテナをそれぞれ備える前記ＩＣダイとの無線情報交換方法であって、
前記それぞれのＩＣダイに固有識別コードを格納するステップと、
それぞれのダイをテストするステップと、
該テストステップからの少なくとも一部のテスト結果を前記対応するＩＣダイに格納するステップとを含み、
それぞれのＩＣダイの前記ＲＦＩＤブロック及び前記アンテナとともに、それぞれのＩＣダイに格納されている前記固有識別コードが、それぞれのＩＣダイに格納された前記テスト結果の無線検索を可能にすることを特徴とする方法。
【請求項１５】
それぞれのＩＣダイの前記ＲＦＩＤブロック及び前記アンテナとともに、それぞれのＩＣダイに格納されている前記固有識別コードが、それぞれのＩＣダイがパッケージされた後に、それぞれのＩＣダイからの前記テスト結果の無線検索を可能にすることを特徴とする請求項１４に記載の方法。
【請求項１６】
それぞれのＩＣダイの前記ＲＦＩＤブロック及び前記アンテナとともに、それぞれのＩＣダイに格納されている前記固有識別コードが、それぞれのＩＣダイがパッケージされる前に、それぞれのＩＣダイからの前記テスト結果の無線検索を可能にすることを特徴とする請求項１４に記載の方法。
【請求項１７】
前記テストステップが、
前記テスト結果がウエハテストに対応するように、前記ＩＣダイが半導体ウエハ上にあるときに行われることを特徴とする請求項１４に記載の方法。
【請求項１８】
前記テストステップが、
前記テスト結果がパッケージテストに対応するように、前記ＩＣダイがパッケージされた後に行われることを特徴とする請求項１４に記載の方法。
【請求項１９】
それぞれのＩＣダイに対する前記固有識別コードを用いて、それぞれのＩＣダイに格納された前記テスト結果を無線で検索するステップを更に含むことを特徴とする請求項１４に記載の方法。
【請求項２０】
前記テスト結果を格納するステップが、
それぞれのＩＣダイに対する前記固有識別コードを用いて、対応するＩＣダイに前記テスト結果を無線で格納するステップを含むことを特徴とする請求項１４に記載の方法。
【請求項２１】
それぞれのＩＣダイが、前記ＲＦＩＤブロックに接続されるインタフェースユニットを備え、
前記テスト結果が、それぞれのインタフェースユニットを介して対応するＩＣダイの前記ＲＦＩＤブロックに格納されることを特徴とする請求項１４に記載の方法。
【請求項２２】
それぞれのＩＣダイが、前記ＲＦＩＤブロックに接続されるインタフェースユニットを備え、
それぞれの固有識別コードが、前記インタフェースユニットを介して、前記対応するＩＣダイの前記ＲＦＩＤブロックに格納されることを特徴とする請求項１４に記載の方法。
【請求項２３】
前記テスト結果が、
ウエハテスト結果、品質保証テスト結果、及びパッケージテスト結果のうちの１つ以上に対応することを特徴とする請求項１４に記載の方法。
【請求項２４】
それぞれのＩＣダイに追跡情報を格納するステップを更に含み、
前記追跡情報が、前記ＩＣダイが製造される製造プラント、前記ＩＣダイを製造するために用いられる処理技術、前記ＩＣダイの属するウエハロット、前記ＩＣダイが抽出されるウエハ上における前記ＩＣダイの位置、前記ＩＣダイが実装されるパッケージ形態、前記ＩＣダイがパッケージされるパッケージプラントのうちの１つ以上を識別し、
それぞれのＩＣダイの前記ＲＦＩＤブロック及び前記アンテナとともに、それぞれのＩＣダイに格納されている前記固有識別コードが、それぞれのＩＣダイに格納された前記追跡情報の無線検索を可能にすることを特徴とする請求項１４に記載の方法。
【請求項２５】
それぞれのＩＣダイが、
ＤＲＡＭ、フラッシュメモリ、ＦｅＲＡＭ、ＣＰＵ、システムオンチップ（ＳｏＣ：Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）、及びＡＳＩＣのうちの１つ以上を備えることを特徴とする請求項１４に記載の方法。
【請求項２６】
ＩＣダイとの無線通信を可能にするＲＦＩＤブロック及びアンテナをそれぞれ備えるパッケージされたＩＣダイの利用効率性を増加させる方法において、
前記ＩＣダイをパッケージする前に、前記それぞれのＩＣダイに固有識別コードを格納するステップを含み、
それぞれのＩＣダイの前記ＲＦＩＤブロック及び前記アンテナとともに、それぞれのＩＣダイに格納されている前記固有識別コードが、前記パッケージされたＩＣの残りの機能部分が用いられるように、パッケージされたＩＣダイの不良部分を無線で無能化することを可能にすることを特徴とする方法。
【請求項２７】
それぞれのＩＣダイに対する前記固有識別コードを用いて、前記パッケージされたＩＣダイの残りの機能部分が用いられるように、前記パッケージされたＩＣダイの前記不良部分のみを無線で無能化するステップを更に含むことを特徴とする請求項２６に記載の方法。
【請求項２８】
それぞれのＩＣダイに対する前記固有識別コードを用いて、前記パッケージされたＩＣダイの前記不良部分を無線で識別するステップを更に含むことを特徴とする請求項２６に記載の方法。
【請求項２９】
それぞれのＩＣダイが、相互接続されるインタフェースユニット及びＲＦＩＤブロックを備え、
それぞれの固有識別コードが、前記ＩＣダイのインタフェースユニットを介して、前記対応するＩＣダイの前記ＲＦＩＤブロックに格納されることを特徴とする請求項２６に記載の方法。
【請求項３０】
それぞれのＩＣダイが、
ＤＲＡＭ、フラッシュメモリ、ＦｅＲＡＭ、ＣＰＵ、システムオンチップ（ＳｏＣ）、及びＡＳＩＣのうちの１つ以上を備えることを特徴とする請求項２６に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
本出願は、２００５年９月２日付で出願された米国仮出願第６０／７１３，８２８号の優先権を請求し、これらの全体内容は、全ての目的のために本発明に参照として引用される。
【０００２】
メモリＩＣ及びＣＰＵのような集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）の生産に対する持続的な市場圧力は、ＩＣテストをシステム的に管理する、迅速かつ費用効率的な方式と、様々な段階で在庫情報を保持するだけでなく、ウエハレベルでのテスト、すなわち、品質保証（ＱＡ：Ｑｕａｌｉｔｙ  Ａｓｓｕｒａｎｃｅ）及びパッケージレベルでのテストのような製造処理の様々な段階において対応するテスト結果を、費用においてより効率的にすることを必要とする。例えば、ウエハレベルでのテスト結果に関する情報が、それぞれの集積回路に対してレコードされ、直ちにアクセスできれば、その後の段階での効率性は増大する。これと同様に、次の段階でのテスト結果のレコードは、その後の段階での効率性を順次に促進する。したがって、一般的な作業の効率性は、各中間段階で動作結果をレコードし、各段階でその情報を持続的にアップデートすることによって、かなり増大できる。
【０００３】
また、それぞれのＩＣにレコードされた情報（例えば、製造工場（ｆａｂ）の位置、製造技術、製造年度、ウエハロット（ｗａｆｅｒ  ｌｏｔ）、ウエハ番号、ウエハ上におけるＩＣの位置、パッケージ装置、パッケージ形態）を追跡するだけでなく、テスト結果を検索する能力は、歩留まり改善努力（ｙｉｅｌｄ  ｉｍｐｒｏｖｅｍｅｎｔ  ｅｆｆｏｒｔｓ）を補助するのに非常に有効である。また、付加価値製品として半導体チップを製造するのは、最近の傾向であって、この傾向は、これからより明らかになるであろう。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、ＩＣ製造、生産及びその他の様々な段階で情報の能率的かつ費用効率的な管理をする必要がある。
【課題を解決するための手段】
【０００５】
本発明の実施形態によると、集積回路（ＩＣ）は、予め定められた動作を行うように構成された高静電容量固体回路領域（ｈｉｇｈ  ｃａｐａｃｉｔａｎｃｅ  ｓｏｌｉｄ  ｓｔａｔｅ  ｃｉｒｃｕｉｔ  ｒｅｇｉｏｎ）、データを格納するＦｅＲＡＭブロックを備えるＲＦＩＤブロック、及びＩＣを無線で識別するための、外部的に提供された固有ＩＤをＲＦＩＤブロックに伝達するように構成されたインタフェースユニットを備え、ここで、固有ＩＤは、ＦｅＲＡＭブロックに格納される。ＩＣは、ＩＣの予め定められた領域を通して延長される導電性トレース（ｃｏｎｄｕｃｔｉｖｅ  ｔｒａｃｅ）を更に備え、導電性トレースは、ＲＦＩＤブロックに対するアンテナとして構成され、ここで、ＲＦＩＤブロックは、情報を受信し、アンテナを介して外部ソースに情報を伝送するように構成される。
【０００６】
一実施形態において、高静電容量固体回路領域は、ＤＲＡＭ、フラッシュメモリ、ＦｅＲＡＭ、ＣＰＵ、システムオンチップ（ＳｏＣ：Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）、及びＡＳＩＣのうちの１つ以上を備える。
【０００７】
他の実施形態において、導電性トレースは、ＩＣの周辺領域に沿って延長される。
【０００８】
他の実施形態において、ＲＦＩＤブロックは、アンテナを介して受信したＲＦ信号を復調し、受信したＲＦ信号に対応する命令信号を生成するように構成された復調器回路を有するアナログブロックを備える。ＲＦＩＤブロックは、復調器ブロックから命令信号を受信し、これに応答して、ＦｅＲＡＭブロックに接続されるアドレス及び制御信号を生成するように構成されたデジタルブロックを更に備える。
【０００９】
他の実施形態において、ＦｅＲＡＭブロックは、デジタルブロックからアドレス及び命令信号を受信し、これに応答して、以前に格納されたデータをＦｅＲＡＭに提供するように構成され、提供されたデータは、アンテナを介して受信したＲＦ信号に対応する。アナログブロックは、ＦｅＲＡＭブロックによって提供されたデータを変調し、アンテナを介して外部ソースに伝送される信号を生成するように構成された変調器回路を更に備える。
【００１０】
他の実施形態において、ＦｅＲＡＭブロックは、デジタルブロックからアドレス及び命令信号を受信し、これに応答して、ＦｅＲＡＭに、以前に格納されたデータを提供するように構成され、提供されたデータは、アンテナを介して受信したＲＦ信号に対応する。アナログブロックは、ＦｅＲＡＭブロックによって提供されたデータを変調し、アンテナを介して外部ソースに伝送される信号を生成するように構成された変調器回路を更に備える。
【００１１】
他の実施形態において、ＲＦＩＤブロックは、アンテナを介して受信したＲＦ信号を復調し、受信したＲＦ信号に対応する命令信号を生成するように構成された復調器回路を有するアナログブロックを備える。ＲＦＩＤは、復調器ブロックから命令信号を受信し、これに応答して、ＦｅＲＡＭブロックに接続されるアドレス、データ及び制御信号を生成するように構成されたデジタルブロックを更に備える。
【００１２】
他の実施形態において、ＦｅＲＡＭブロックは、デジタルブロックからアドレス、データ及び命令信号を受信し、これに応答して、受信したアドレスに対応するメモリ位置に、受信したデータを格納するように構成される。
【００１３】
他の実施形態において、ＲＦＩＤブロックは、アンテナを介して受信したＲＦ信号を、ＲＦＩＤブロックに電力を供給する供給電圧に変換するように構成された電圧乗算器回路（ｖｏｌｔａｇｅ  ｍｕｌｔｉｐｌｉｅｒ  ｃｉｒｃｕｉｔ）を更に備える。
【００１４】
他の実施形態において、ＲＦＩＤブロックは、供給電圧が予め定められたレベルに達する場合、供給電圧を検出してＲＦＩＤブロックに電力を供給するように構成されたパワーオンリセット回路（ｐｏｗｅｒ  ｏｎ  ｒｅｓｅｔ  ｃｉｒｃｕｉｔ）を更に備える。
【００１５】
他の実施形態において、ＦｅＲＡＭブロックは、制御信号を受信して、制御信号が読み取り動作又は書き込み動作に対応するか否かを決定するように構成された制御回路、ロウ（ｒｏｗ）及びカラム（ｃｏｌｕｍｎ）に沿って配列された複数のＦｅＲＡＭセルを備えるメモリアレイ、メモリアレイに接続され、ＦｅＲＡＭブロックによって受信したアドレス信号に応答して、ＦｅＲＡＭセルを選択するように構成されたデコーダ、メモリアレイに接続され、読み取り動作時に選択されたＦｅＲＡＭセルに格納されたデータを感知するように構成されたセンスアンプ（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）、及び書き込み動作時にＦｅＲＡＭユニットによって受信したデータをメモリアレイに伝達し、読み取り動作時に感知されたデータを出力するように構成されたＩ／Ｏバッファを備える。
【００１６】
他の実施形態において、それぞれのカラムに沿うＦｅＲＡＭセルは、ビットラインに接続され、それぞれのＦｅＲＡＭセルは、ビットラインとプレートライン（ｐｌａｔｅ  ｌｉｎｅ）ＰＬとの間に直列に接続されたトランジスタ及びＦｅＲＡＭキャパシタを備え、ロウに沿うＦｅＲＡＭセルのトランジスタは、ワードラインに接続されるゲートを有する。
【００１７】
他の実施形態において、ＩＣは、ＩＣのテストが要請される場合に、ＩＣのテストを行うように構成された内蔵型自己テスト（ＢＩＳＴ：Ｂｕｉｌｔ−ＩＮ  Ｓｅｌｆ−Ｔｅｓｔ）ブロック、及びＲＦＩＤブロックとＢＩＳＴユニットとの間に接続されるＢＩＳＴインタフェースユニットを更に備える。ＢＩＳＴインタフェースユニットは、ＲＦＩＤブロックによって生成された命令をＢＩＳＴブロックに供給し、ＢＩＳＴ動作からのテスト結果をＲＦＩＤブロックに伝達するように構成される。
【００１８】
本発明の他の実施形態によると、ＩＣダイ（ｄｉｅ）との無線通信を可能にするＲＦＩＤブロック及びアンテナをそれぞれ備えるＩＣダイとの無線情報交換方法は、次のとおりである。固有識別コードは、それぞれのＩＣダイに格納される。それぞれのＩＣダイは、テストされ、少なくとも一部のテスト結果は、対応するＩＣダイに格納される。それぞれのＩＣダイのＲＦＩＤブロック及びアンテナとともに、それぞれのＩＣダイに格納されている固有識別コードは、それぞれのＩＣダイに格納されたテスト結果の無線検索を可能にする。
【００１９】
一実施形態において、それぞれのＩＣダイのＲＦＩＤブロック及びアンテナとともに、それぞれのＩＣダイに格納されている固有識別コードは、それぞれのＩＣダイがパッケージされた後に、それぞれのＩＣダイからのテスト結果の無線検索を可能にする。
【００２０】
他の実施形態において、それぞれのＩＣダイのＲＦＩＤブロック及びアンテナとともに、それぞれのＩＣダイに格納されている固有識別コードは、それぞれのＩＣダイがパッケージされる前に、それぞれのＩＣダイからのテスト結果の無線検索を可能にする。
【００２１】
他の実施形態において、ＩＣダイのテストは、テスト結果がウエハテストに対応するように、ＩＣダイが半導体ウエハ上にあるときに行われる。
【００２２】
他の実施形態において、ＩＣダイのテストは、テスト結果がパッケージテストに対応するように、ＩＣダイがパッケージされた後に行われる。
【００２３】
他の実施形態において、それぞれのＩＣダイに対する固有識別コードを用いて、それぞれのＩＣダイに格納されたテスト結果は、無線で検索される。
【００２４】
他の実施形態において、それぞれのＩＣダイに対する固有識別コードを用いて、テスト結果は、対応するＩＣダイに無線で格納される。
【００２５】
他の実施形態において、それぞれのＩＣダイは、ＲＦＩＤブロックに接続されるインタフェースユニットを備え、ここで、テスト結果は、それぞれのインタフェースユニットを介して、対応するＩＣダイのＲＦＩＤブロックに格納される。
【００２６】
他の実施形態において、それぞれのＩＣダイは、ＲＦＩＤブロックに接続されるインタフェースユニットを備え、ここで、それぞれの固有識別コードは、インタフェースユニットを介して、対応するＩＣダイのＲＦＩＤブロックに格納される。
【００２７】
他の実施形態において、テスト結果は、ウエハテストの結果、品質保証テストの結果、及びパッケージテストの結果のうちの１つ以上に対応する。
【００２８】
他の実施形態において、追跡情報は、それぞれのＩＣダイに格納され、追跡情報は、ＩＣダイが製造される製造プラント、ＩＣダイを製造するために用いられる処理技術、ＩＣダイの属するウエハロット、ＩＣダイが抽出されるウエハ上におけるＩＣダイの位置、ＩＣダイが実装されるパッケージ形態、ＩＣダイがパッケージされるパッケージプラントのうちの１つ以上を識別する。それぞれのＩＣダイのＲＦＩＤブロック及びアンテナとともに、それぞれのＩＣダイに格納されている固有識別コードは、それぞれのＩＣダイに格納された追跡情報の無線検索を可能にする。
【００２９】
本発明の他の実施形態によると、ＩＣダイとの無線通信を可能にするＲＦＩＤブロック及びアンテナをそれぞれ備えるパッケージされたＩＣダイの利用効率性を増加させる方法は、次のとおりである。ＩＣダイをパッケージする前に、固有識別コードは、それぞれのＩＣダイに格納され、ここで、それぞれのＩＣダイのＲＦＩＤブロック及びアンテナとともに、それぞれのＩＣダイに格納されている固有識別コードは、パッケージされたＩＣの残りの機能部分が用いられるように、パッケージされたＩＣダイの不良部分を無線で無能化することを可能にする。
【００３０】
他の実施形態において、それぞれのＩＣダイに対する固有識別コードを用いて、パッケージされたＩＣダイの残りの機能部分が用いられるように、パッケージされたＩＣダイの不良部分のみが無線で無能化される。
【００３１】
他の実施形態において、それぞれのＩＣダイに対する固有識別コードを用いて、パッケージされたＩＣダイの不良部分は、無線で識別される。
【００３２】
他の実施形態において、それぞれのＩＣダイは、相互接続されるインタフェースユニット及びＲＦＩＤブロックを備え、ここで、それぞれの固有識別コードは、ＩＣダイのインタフェースユニットを介して、対応するＩＣダイのＲＦＩＤブロックに格納される。
【００３３】
本明細書に示される本発明の特徴及び利点についての更なる理解は、詳細な説明及び添付図面の残り部分を参照することによって実現できる。
【発明を実施するための最良の形態】
【００３４】
本発明の一実施形態によると、固体半導体ＩＣは、既存のＤＲＡＭｓ、フラッシュメモリ、ＳＲＡＭｓ、ＡＳＩＣｓ、ＦＰＧＡｓ、アナログＩＣ、データプロセッサ（例えば、ＣＰＵ又はグラフィックプロセッサ）、及びシステムオンチップ（ＳｏＣ）によって行われるような、１つ又はそれ以上の機能を行うように構成された高静電容量回路領域を備える。固体ＩＣは、ＲＦＩＤブロック、ＲＦＩＤブロックへの有線アクセスを提供するように構成されたインタフェースユニット、及びＲＦＩＤブロックへの無線アクセスを提供するように構成された埋め込みアンテナを更に備える。ＲＦＩＤブロックは、強誘電体メモリ技術（ＦｅＲＡＭ）を用いる情報を格納するように構成される。データが、ＩＣピンを介してＲＦＩＤブロックに、又はＲＦＩＤブロックから直接伝達される場合、インタフェースユニットが用いられる。一実施形態において、ＩＣの周辺領域に沿って経路が定まった金属層は、無線通信のための埋め込みＲＦアンテナの役割をする。
【００３５】
製造処理中に、ウエハ上における各ＩＣダイのＲＦＩＤブロックは、ダイ自体の上で行われるテストの結果、特定ダイの属するウエハ及びウエハロットに対する統計情報又は歩留まり情報といった様々な情報をレコードするために用いることができる。これは、その後の処理の効率性の改善に役立つ。これと同様に、（ＱＡ又はパッケージテストでのように）ウエハレベルテスト後に行われる動作の結果は、ＲＦＩＤブロックにレコードでき、それによって、その後の処理での効率性をより増大させる。このように、各ＩＣは、容易にアクセスできる製造処理の様々な段階からの結果のレコードを伝達し、それによって作業の効率性を相当に改善させる。
【実施例】
【００３６】
図１は、本発明の一実施形態にしたがう埋め込みＦｅＲＡＭ基盤のＲＦＩＤブロック１０４を有する固体半導体ＩＣ１００の平面図である。固体半導体ＩＣ１００は、様々な電子アプリケーションに用いられる所定の形態の公知となった回路を備えることができる。ＩＣは、データを格納するＦｅＲＡＭメモリを備えるＲＦＩＤブロック１０４を更に備える。他のメモリ技術に比べ、ＦｅＲＡＭ技術は、追加的な処理オーバーヘッドをほとんど、ないし全く持たないＣＭＯＳ、バイポーラ（ｂｉｐｏｌａｒ）などのような所定の処理技術に統合できる。また、ＦｅＲＡＭは、高ＦｅＲＡＭ静電容量を提供しつつ、最少量のシリコン領域を消費し、低電力を消費し、長距離無線通信に更に適している。更に、他の形態のＩＣだけでなく、図２ないし図７に示される様々なＩＣにおいて、高静電容量値のキャパシタは、チャージポンプ（ｃｈａｒｇｅ  ｐｕｍｐ）回路、パワーリザーバキャパシタ（ｐｏｗｅｒ  ｒｅｓｅｒｖｏｉｒ  ｃａｐａｃｉｔｏｒ）、アナログ回路などのような多様な目的のために要求される。ＦｅＲＡＭキャパシタは、ＰＩＰ（Ｐｏｌｙ−Ｉｎｓｕｌａｔｏｒ−Ｐｏｌｙ）キャパシタ及びＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタのような一般的に用いられる他のキャパシタに比べ、同じ単位面積に対して最も高い静電容量を提供し、処理技術に最小限の複雑度を加えるか又は全く複雑度を加えない。他の技術において、アナログＣＭＯＳ回路に用いられるＦｅＲＡＭキャパシタは、アナログＣＭＯＳ回路の上部にスタックされることが好ましく、それによって、追加的なシリコン領域を消費しない。したがって、ＦｅＲＡＭは、多様な形態のＩＣでＲＦＩＤブロックを実現するための最も費用効率的かつ実用的なメモリ形態である。
【００３７】
図１において、インタフェースユニット１０６は、ＲＦＩＤブロック１０４とＩＣ上の他の回路１０２との間の通信チャネルの役割をする。インタフェースユニット１０６は、ＲＦＩＤブロック１０４への直接的な外部アクセスを提供するために用いられる。インタフェースユニットは、ＩＣ１００が実装されているパッケージの外部ピンに接続され得る。外部ピンは、ＲＦＩＤ機能専用でもあり得、又は代案的にＩＣ回路１０２にアクセスするために用いられる外部ピンは、ＲＦＩＤブロックにアクセスする手段としての役割もするように構成できる。ＩＣの周辺領域に沿って延長される金属トレース（ｍｅｔａｌ  ｔｒａｃｅ）１０８は、ＲＦＩＤブロック１０４との無線通信のためのＲＦアンテナとしての役割をする。ＲＦアンテナとしての役割を良好に行う物質は、金属に代わって、又は金属とともに用いられる。図１に示すような多様なブロック及びラインの位置は、単に例示のためであって、スケーリング（ｓｃａｌｉｎｇ）のためではないことに注意しなければならない。また、ＲＦＩＤブロック１０４の位置は、図１に示すＩＣの特定のコーナーに限定されず、レイアウト及びダイサイズの効率性のような要素によって必要となることによって、ＩＣの所定の部分に形成することができる。ＲＦＩＤブロック及びインタフェースブロックは、通常的に、全体ダイサイズのわずかな比率を消費する。
【００３８】
図２ないし図７は、本発明の実施形態にしたがって、ＦｅＲＡＭ基盤のＲＦＩＤブロック及びそれに係るアンテナが埋め込まれた多様な形態のＩＣの平面図である。これらの図面は、単に例示のためのものである。ＲＦＩＤブロック及びそれのアンテナが埋め込まれ得る多様な他の形態のＩＣは、本明細書を考慮して当業者が導き出すことができる。図２は、ＦｅＲＡＭ基盤のＲＦＩＤブロック２０４及びそれに係るアンテナ２０８が埋め込まれたＤＲＡＭ  ＩＣ２００を示す。図３は、ＦｅＲＡＭ基盤のＲＦＩＤブロック３０４及びそれに係るアンテナ３０８が埋め込まれたフラッシュメモリＩＣ３００を示す。図４は、ＦｅＲＡＭ基盤のＲＦＩＤブロック４０４及びそれに係るアンテナ４０８が埋め込まれたＦｅＲＡＭメモリＩＣ４００を示す。図５は、ＦｅＲＡＭ基盤のＲＦＩＤブロック５０４及びそれに係るアンテナ５０８が埋め込まれたＣＰＵ  ＩＣ５００を示す。図６は、ＦｅＲＡＭ基盤のＲＦＩＤブロック６０４及びそれに係るアンテナ６０８が埋め込まれたシステムオンチップ（ＳｏＣ）ＩＣ６００を示す。図７は、ＦｅＲＡＭ基盤のＲＦＩＤブロック７０４及びそれに係るアンテナ７０８が埋め込まれた注文型半導体（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  ＩＣ）７００を示す。
【００３９】
図８は、本発明の一実施形態にしたがって、ＩＣに埋め込まれたＲＦＩＤブロックと外部ソースとの間における情報伝達のための方法を示すフローチャートである。ウエハの製作後、ウエハのテスト中に、固有チップ識別コードは、テスト装置及び各ＲＦＩＤブロックのインタフェースユニットを介して、ウエハ上における各ダイのＲＦＩＤブロックに格納される。また、テスト中のウエハの属するウエハロット、ウエハ上における各ダイの位置などその他の情報は、インタフェースユニットを介してＲＦＩＤブロックに格納できる。このステップは、ステップ８０４によって示す。固有ＩＤコードがそれぞれのダイに格納されると、以後のＲＦＩＤブロックとの全ての通信は、無線で行うことができるという点に注意しなければならない。任意の環境（例えば、ウエハのテスト中に）における実際的な問題であるが、有線リソースを用いて（例えば、図１の主回路１０２及びインタフェースユニット１０６を介して）、ＲＦＩＤブロックと情報を交換することがより可能性が高い。
【００４０】
ステップ８０６において、測定された速度及び電力、温度テストからの結果などのような、それぞれのダイが受ける所定の後続テストに係る情報は、ＲＦＩＤブロックのＲＦ機能による無線通信によって、又はテスタ及びインタフェースユニットを介する有線通信によって、ＲＦＩＤブロックのＦｅＲＡＭに格納できる。また、ＲＦＩＤブロックに格納されたデータは、よく知られている技術を用いて、いつでも無線で検索できる。パッケージされたＩＣが製造場所から離れた後も、無線通信のための適切な装置が利用可能であれば、それぞれのＩＣと情報を交換することができる。
【００４１】
図９は、本発明の一実施形態にしたがって、図１ないし図７に示すようなＩＣに埋め込まれたＲＦＩＤブロック９０２の実現例を示すブロック図である。図９のＲＦＩＤブロック９０２は、アナログブロック９０６とＦｅＲＡＭブロック９１０との間に接続されるデジタルブロック９０８を備える。アナログブロック９０６は、外部のリーダ／ライタにデータを送信し、外部のリーダ／ライタからデータを受信するアンテナ９０４（例えば、ＩＣに埋め込まれた金属トレース）に接続されるアンテナ回路を備える。電圧乗算器（ｖｏｌｔａｇｅ  ｍｕｌｔｉｐｌｉｅｒ）９１２は、伝送周波数を用いてＲＦＩＤブロックのための電力ＶＤＤを生成するように構成される。電圧リミッタ（ｖｏｌｔａｇｅ  ｌｉｍｉｔｅｒ）９１６は、伝送周波数信号の伝送電圧の大きさを制限するように構成される。パワーオンリセット回路９１８は、ＲＦＩＤ供給電圧ＶＤＤを検出することによって、ＲＥＳＥＴ信号を生成するように構成される。クロック発生器（ｃｌｏｃｋ  ｇｅｎｅｒａｔｏｒ）９２０は、デジタルブロック９０８に接続されるクロック信号ＣＬＫを生成するように構成される。電圧ダブラ（ｖｏｌｔａｇｅ  ｄｏｕｂｌｅｒ）は、ＦｅＲＡＭメモリに供給される電圧を増加させるように構成される。復調器９２４は、伝送周波数信号から動作命令信号を検出するように構成され、変調器回路（ｍｏｄｕｌａｔｏｒ  ｃｉｒｃｕｉｔ）９２２は、要請された情報をアンテナに伝送するように構成される。
【００４２】
デジタルブロック９０８は、論理回路を備え、ＶＤＤ、パワーオンリセットＰＯＲ（Ｐｏｗｅｒ  Ｏｎ  Ｒｅｓｅｔ）、クロック信号ＣＬＫ、Ｒｅｓｐｏｎｓｅ及びＣｏｍｍａｎｄ信号を介してアナログブロック９０６と通信する。デジタルブロック９０８は、アドレス信号ＡＤＤ（×５）、Ｉ／Ｏ（×８）バス、制御信号ＣＴＲ（×３）、及びクロック信号ＣＬＫを介してＦｅＲＡＭ９１０と順次に通信する。有効外部生成命令信号（ｖａｌｉｄ  ｅｘｔｅｒｎａｌｌｙ  ｇｅｎｅｒａｔｅｄ  ｃｏｍｍａｎｄ  ｓｉｇｎａｌ）がＲＦＩＤブロック９０２によって検出される場合、その命令に応じて、情報がＦｅＲＡＭ９１０から検索され、その後、外部ソースに伝送されたり、又は外部ソースによって伝送された情報がＦｅＲＡＭ９１０に格納されるように、アナログブロック９０６、デジタルブロック９０８、及びＦｅＲＡＭ９１０が動作する。
【００４３】
図１０Ａは、図９のＦｅＲＡＭブロック９１０の簡略化した例示構造を示すブロック図である。デジタルブロック９０８から受信したアドレス信号ＡＤＤ［７：０」は、セルアレイ１０１６のセルのロウを選択するワードライン（ＷＬ）デコーダ１０１４に接続される。制御信号ブロック１０１２は、チップイネーブル信号（ｃｈｉｐ  ｅｎａｂｌｅ  ｓｉｇｎａｌ）ＣＥ、読み取りイネーブル信号（ｒｅａｄ  ｅｎａｂｌｅ  ｓｉｇｎａｌ）ＲＥ、及び書き込みイネーブル信号（ｗｒｉｔｅ  ｅｎａｂｌｅ  ｓｉｇｎａｌ）ＷＥを受信する。ＦｅＲＡＭ１０１０がアクセスされる場合、これらの信号は、メモリアクセスが、読み取りアクセスなのか書き込みアクセスなのかを示す。メモリセルアレイ１０１６は、３２ロウ８カラム（３２  ｒｏｗｓ  ｂｙ  ８  ｃｏｌｕｍｎｓ）で配列された２５６個のセルを有する。ブロック１０１８において、８個のカラムは、選択されたセルに対応する信号を感知して増幅させる８個のセンスアンプ（ＳＡ：Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ）に接続される。８個のカラム及びセンスアンプは、データがアレイに、又はアレイから伝達される場合に通過する８個のＩ／Ｏバッファに接続される。ＦｅＲＡＭ１０１０で読み取られたデータ又はＦｅＲＡＭ１０１０に格納されるデータは、データ信号Ｍ＿ＤＡＴＡ［７：０］を介して伝達される。図１０Ｂは、図１０ＡのＦｅＲＡＭ１０１０に接続されるそれぞれの信号の機能を示すテーブルである。本発明は、図１０Ａに示す特定メモリの密度又は構造に限定されないことに注意しなければならない。アレイ及びその周辺回路は、設計目標及びアプリケーションによって、２５６ビットよりもより大きいか、より小さいメモリサイズを実現するように変更できる。例えば、図１０Ａのセルよりも、より多くのカラムのセルを有する、より大きいメモリが用いられる。このようなより大きいメモリでは、従来のカラムデコード（ｃｏｌｕｍｎ  ｄｅｃｏｄｉｎｇ）が、カラムのサブセットを選択するために用いられる。また、従来のメモリの複数の他のフィーチャ（ｆｅａｔｕｒｅｓ）が必要に応じて実現できる。
【００４４】
図１１は、図１０Ａのセルアレイ１０１６の一部の実現例を示す回路図である。図１１のセルアレイ１１０２は、ロウ及びカラムに沿って配列されたＦｅＲＡＭメモリセル１１０６を用いる。センスアンプ１１０４は、選択されたデータビットの信号を感知して増幅させるＢＬ１１１２及びバーＢＬ１１１４のそれぞれの対の間に接続される。ＢＬＥＱに接続されるゲートを有するトランジスタ１１１６，１１１８，１１２０は、ビットラインを等化させるように作用する。図示のように、それぞれのセル１１０６は、垂直延長ビットライン（ｖｅｒｔｉｃａｌｌｙ  ｅｘｔｅｎｄｉｎｇ  ｂｉｔｌｉｎｅ）と水平延長プレートラインＰＬとの間に直列に接続されるパストランジスタ（ｐａｓｓ  ｔｒａｎｓｉｓｔｏｒ）及びＦｅＲＡＭキャパシタを備える。
【００４５】
セル１１０６は、書き込み動作及び読み取り動作を説明するために用いられるものである。書き込み動作時に、ワードラインＷＬ０は、ハイ（ｈｉｇｈ）に上昇し、ビットラインＢＬが高い電圧にバイアスされ、プレートラインＰＬ０が低い（ｌｏｗ）電圧（例えば、接地電位）にバイアスされる場合、セルキャパシタは、論理１状態でバイアスされる。ワードラインＷＬ０がハイに上昇した状態で、ビットラインＢＬが低い電圧（例えば、接地電位）にバイアスされ、プレートラインＰＬ０が高い電圧にバイアスされる場合、セルキャパシタは、論理０状態でバイアスされる。読み取り動作時に、ワードラインＷＬ０は、ハイに上昇し、セル１１０６が論理１状態でバイアスされる場合は、より高い電位がビットラインＢＬ上に生成され、セル１１０６が論理０状態でバイアスされる場合は、より低い電位がビットラインＢＬ上に生成される。十分な信号がビットラインに生成される場合、センスアンプ１１０４は、生成された信号を増幅させてレール（ｒａｉｌ）に供給する。メモリアレイ１１０２は、ビット構成（ｂｉｔ  ｃｏｎｆｉｇｕｒａｔｉｏｎ）当たり２−セルを示すが、基準電圧のような公知の技術を用いてビット当たり１−セルが実現できるという点に注意しなければならない。読み取り１動作の否定的な特性が与えられる場合、前述した書き込み動作と類似の復元動作（ｒｅｓｔｏｒｅ  ｏｐｅｒａｔｉｏｎ）が行われる。
【００４６】
図１２は、図１１のＦｅＲＡＭセルアレイ１１０２のより詳細な動作を説明するために用いられるタイミング図である。ｔ０及びｔ４の間に、ビットラインＢＬ、バーＢＬは、ＢＬＥＱ信号によってターンオンされるトランジスタ１１１６，１１１８，１１２０を介してプリチャージ（ｐｒｅｃｈａｒｇｅ）される。ワードラインＷＬは、ｔ１、ｔ２、及びｔ３の間に駆動し、プレートラインＰＬは、ｔ１及びｔ２の間に駆動する。センスアンプイネーブル信号ＳＥＮは、ｔ２及びｔ３の間に駆動し、ＢＬＥＱは、ｔ０及びｔ４の間に駆動する。ｔ０の終端でビットラインの等化が完了する場合、選択されたセルに対応する信号は、ビットラインＢＬ、バーＢＬ上に生成し始める。時間期間ｔ１の終端で十分な信号差がビットラインＢＬ、バーＢＬ上に生成される場合、信号ＳＥＮは、センスアンプがＢＬ、バーＢＬ上の信号を増幅させることができるようにする。ＢＬ、バーＢＬのデータが増幅され、Ｉ／Ｏバッファに伝達された後、データ０は、時間期間ｔ２の間に復元し、データ１は、時間期間ｔ３の間に復元する。特定のアレイ構成及びそれに対応するタイミング図は、単に例示のためであって、限定するためのものではない。全体内容が本発明に参照のために引用される２００６年５月１１日付で出願された「Ｄｕａｌ−Ｇａｔｅ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｍｅｍｏｒｙ」という名称の共同譲渡された特許出願番号第１１／４３３，７５３号に開示されているデュアルゲートＦｅＲＡＭセル及びそれに対応するアレイ構成のような、他のＦｅＲＡＭセル及びアレイ構成がＩＣのＲＦＩＤブロックで実現できる。
【００４７】
図１３は、本発明の一実施形態にしたがう埋め込みＦｅＲＡＭ基盤のＲＦＩＤブロックに内蔵型自己テストＢＩＳＴ機能が統合される場合の固体半導体ＩＣの平面図である。ＢＩＳＴは、固体半導体領域１３０２で主回路の自己テストを可能にし、テスト費用及び複雑度を減少させるのに役立つ。埋め込みＲＦＩＤと接続されたＢＩＳＴ機能は、ＢＩＳＴ動作がＩＣをパッケージした後も、いつでも無線で初期化できるという点が特に利点となっている。
【００４８】
動作時に、ＢＩＳＴ動作を初期化する命令信号は、ＲＦ信号を介して、又は固体半導体領域１３０２及びインタフェースユニット１３０６を通してＲＦＩＤ１３０４に提供できる。ＲＦＩＤブロック１３０４は、ＢＩＳＴ動作を初期化する制御信号を順次に生成し、この制御信号をインタフェースユニット１３１０を介してＢＩＳＴブロック１３１２に提供する。ＢＩＳＴ動作が完了する場合、一部又は全てのテスト結果は、ＲＦＩＤブロック１３０４を介して製造業者又は最終ユーザによって無線で検索できる。また、全て又は一部のテスト結果（例えば、キーテスト結果）は、ＲＦＩＤ１３０４のＦｅＲＡＭに格納できる。ＢＩＳＴブロック１３１２の実現は、ＩＣ１３００が行う所定の機能に従属し、このように、ＢＩＳＴブロック１３１２は、ＩＣ１３００が行う特定の機能に合わせる必要があるという点に注意しなければならない。例えば、ＩＣ１３００がフラッシュメモリ又はＤＲＡＭ又はＣＰＵの場合、複数の公知となったＢＩＳＴ技術のうち、適切ないずれか１つをブロック１３１２で実現でき、領域１３０２の主回路と適切に結合できる。
【００４９】
したがって、本発明によると、ＲＦアンテナとともに、ＦｅＲＡＭ基盤のＲＦＩＤは、コンピュータ、ハンドヘルド（ｈａｎｄ  ｈｅｌｄ）装置、自動車、電気製品（ａｐｐｌｉａｎｃｅｓ）などといった電子装置に用いられる多様な形態のＩＣに埋め込まれる。ＩＣに埋め込まれたＲＦＩＤは、前述したような製造処理時を含む多様な目的のために用いられる。一実施形態において、それぞれのＩＣのＲＦＩＤに格納されている固有識別コードは、例えば、流通センターにおける在庫評価、又はＩＣの分配のために、それぞれのＩＣを追跡するために用いられる。流通センターに読取器（ｒｅａｄｅｒ）を配置することによって、ＩＣの流れは追跡できる。更に、ＰＣボードのような電子機器の製造業者又はコンピュータの製造業者は、それぞれのＰＣボード、又はそれぞれのＩＣのＲＦＩＤとの通信を可能にする電子装置のハウジング内部に読取器を配置することができる。
【００５０】
他の実施形態において、ＲＦＩＤフィーチャは、各ＩＣの利用効率性を相当改善するように構成される。例えば、ＤＲＡＭチップのようなメモリＩＣでチップが不良の場合、製造業者又は最終ユーザさえも不良ビット（ｂａｄ  ｂｉｔ）を識別するため、例えば、ＢＩＳＴフィーチャを用いることによって、ＩＣ上のＲＦＩＤフィーチャを用いることができ、不良ビットが存在するアレイの一部をディセーブル（ｄｉｓａｂｌｅ）し、それによって、ＤＲＡＭの残り部分が格納のために用いられるように許容する。他の実施形態において、ＲＦＩＤフィーチャは、その部分の信頼度に関する情報を格納するように構成され、それによって、品質制御において相当な改善を可能にする。堅固性の少ない特性を有するＩＣは、それらそれぞれのＲＦＩＤブロックでのように表示でき、ユーザは、このような情報を検索して、耐久性のないものと予想される製品（例えば、使い捨てカメラ）内のＩＣを順次に用いることができる。
【００５１】
他の実施形態によると、ＩＣに埋め込まれたＲＦＩＤは、そのフィールド内でアクセスの可能性を提供するように構成される。例えば、ユーザの位置でＩＣが動作しない場合、ＲＦＩＤフィーチャは、動作しないＩＣ及び製造業者に伝送された情報を識別するために用いることができる。その次に、製造業者は、特定のＩＣの情報を得、その情報を歩留まり改善などのために用いることができる。一方、他の実施形態において、それぞれのＩＣに埋め込まれたＲＦＩＤは、衣料品店において衣料品の窃盗を防止するためにタグ（ｔａｇ）を用いることと同じ方式でＩＣの窃盗を防止するように構成される。他の実施形態において、ＢＩＳＴ機能は、ＩＣのＲＦＩＤフィーチャと統合されて、パッケージされたＩＣが製造場所から離れた後もＩＣのテストを可能にすることが好ましい。
【００５２】
上記において、本発明の多様な実施形態の詳細な説明を提供しているが、多数の代案、変形、及び同等物が可能である。したがって、このような理由及び他の理由によって、前記説明は、請求項によって定義したように、本発明の範囲を限定するものとして理解してはならない。
【図面の簡単な説明】
【００５３】
【図１】図１は、本発明の一実施形態にしたがう埋め込みＦｅＲＡＭ基盤のＲＦＩＤブロックを有する固体（ｓｏｌｉｄ  ｓｔａｔｅ）半導体ＩＣの平面図である。
【図２】図２は、本発明の例示的な実施形態にしたがって、ＦｅＲＡＭ基盤のＲＦＩＤブロック及びそれに係るアンテナが埋め込まれた多様な形態のＩＣの平面図である。
【図３】図３は、本発明の例示的な実施形態にしたがって、ＦｅＲＡＭ基盤のＲＦＩＤブロック及びそれに係るアンテナが埋め込まれた多様な形態のＩＣの平面図である。
【図４】図４は、本発明の例示的な実施形態にしたがって、ＦｅＲＡＭ基盤のＲＦＩＤブロック及びそれに係るアンテナが埋め込まれた多様な形態のＩＣの平面図である。
【図５】図５は、本発明の例示的な実施形態にしたがって、ＦｅＲＡＭ基盤のＲＦＩＤブロック及びそれに係るアンテナが埋め込まれた多様な形態のＩＣの平面図である。
【図６】図６は、本発明の例示的な実施形態にしたがって、ＦｅＲＡＭ基盤のＲＦＩＤブロック及びそれに係るアンテナが埋め込まれた多様な形態のＩＣの平面図である。
【図７】図７は、本発明の例示的な実施形態にしたがって、ＦｅＲＡＭ基盤のＲＦＩＤブロック及びそれに係るアンテナが埋め込まれた多様な形態のＩＣの平面図である。
【図８】図８は、本発明の一実施形態にしたがって、ＩＣに埋め込まれたＲＦＩＤブロックと外部ソースとの間における情報伝達のための方法を示すフローチャートである。
【図９】図９は、本発明の一実施形態にしたがって、ＩＣに埋め込まれたＲＦＩＤブロックの実現例を示すブロック図である。
【図１０Ａ】図１０Ａは、図９のＦｅＲＡＭブロックの簡略化した例示構造を示すブロック図である。
【図１０Ｂ】図１０Ｂは、図１０ＡのＦｅＲＡＭに接続されるそれぞれの信号の機能を示すテーブルである。
【図１１】図１１は、図１０Ａのセルアレイの一部の実現例を示す回路図である。
【図１２】図１２は、図１１のＦｅＲＡＭセルアレイの動作を説明するために用いられるタイミング図である。
【図１３】図１３は、本発明の一実施形態にしたがう埋め込みＦｅＲＡＭ基盤のＲＦＩＤブロックにＢＩＳＴ機能が好ましく統合される場合の固体（ｓｏｌｉｄ  ｓｔａｔｅ）半導体ＩＣの平面図である。
【図１】
2009507382.tif 000003
【図２】
2009507382.tif 000004
【図３】
2009507382.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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