(57)【要約】  第１導電型の複数の光検出器を有する画像領域を備えたイメージセンサは、第２導電型の基板、画像領域の全体に及ぶ第１導電型の第１の層、及び第２導電型の第２の層を有し、第１の層は基板と第２の層との間にあり、複数の光検出器は第１の層に隣接するように第２の層に配置されている。
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【特許請求の範囲】
【請求項１】
第１導電型の複数の光検出器を有する画像領域を備えたイメージセンサであって：
（ａ）第２導電型の基板；
（ｂ）前記画像領域の全体に及ぶ第１導電型の第１の層；及び
（ｃ）第２導電型の第２の層；
を有し、
前記第１の層は前記基板と前記第２の層との間にあり、前記複数の光検出器は前記第１の層に隣接するように前記第２の層に配置されている、
イメージセンサ。
【請求項２】
前記光検出器は、第１導電型及び第２導電型の双方から成るピン止めフォトダイオードである、請求項１に記載のイメージセンサ。
【請求項３】
前記第１導電型はｎ型であり、前記第２導電型はｐ型である、請求項１に記載のイメージセンサ。
【請求項４】
前記基板と前記第１の層との間の第２導電型のエピタキシャル層を更に有する請求項１に記載のイメージセンサ。
【請求項５】
前記第１の層は前記光検出器の下方で自由キャリアを奪われて空乏化される、請求項１に記載のイメージセンサ。
【請求項６】
前記第１の層は前記光検出器及び画素回路領域の下方で自由キャリアを奪われて空乏化される、請求項５に記載のイメージセンサ。
【請求項７】
デジタルカメラであって：
第１導電型の複数の光検出器を有する画像領域を備えたイメージセンサであり：
（ａ）第２導電型の基板；
（ｂ）前記画像領域の全体に及ぶ第１導電型の第１の層；及び
（ｃ）第２導電型の第２の層；
を有し、
前記第１の層は前記基板と前記第２の層との間にあり、前記複数の光検出器は前記第１の層に隣接するように前記第２の層に配置されている、
イメージセンサ、
を有するデジタルカメラ。
【請求項８】
前記光検出器は、第１導電型及び第２導電型の双方から成るピン止めフォトダイオードである、請求項７に記載のデジタルカメラ。
【請求項９】
前記第１導電型はｎ型であり、前記第２導電型はｐ型である、請求項７に記載のデジタルカメラ。
【請求項１０】
前記基板と前記第１の層との間の第２導電型のエピタキシャル層を更に有する請求項７に記載のデジタルカメラ。
【請求項１１】
前記第１の層は自由キャリアを奪われて空乏化される、請求項７に記載のデジタルカメラ。
【請求項１２】
前記第１の層は自由キャリアを奪われて完全に空乏化される、請求項１１に記載のデジタルカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してイメージセンサの分野に関し、より具体的には、クロストークを抑制するために光検出器の収集領域と同一導電型の低濃度ドープト層を有するイメージセンサに関する。
【背景技術】
【０００２】
技術的に周知のように、アクティブＣＭＯＳイメージセンサは一般的に画素アレイで構成されている。典型的に、各画素は光検出器素子と、光検出器で検知された光を表す電圧を読み出す１つ以上のトランジスタとから成っている。図１は、アクティブ画素イメージセンサの典型的な画素レイアウトを示している。この画素は、フォトダイオード型の光検出器（ＰＤ）と、光生成された電荷を、該電荷を電圧に変換する浮遊拡散領域（ＦＤ）へと読み出す転送ゲート（ＴＧ）とを有している。フォトダイオードからの信号読み出しに先立って浮遊拡散領域を電圧ＶＤＤにリセットするために、リセットゲート（ＲＧ）が使用される。浮遊拡散領域からの信号電圧をバッファリングするために、ソースフォロワトランジスタのゲート（ＳＦ）が浮遊拡散領域に接続されている。このバッファリングされた電圧は、読み出されるべき画素群の行を選択するために使用される行選択トランジスタゲート（ＲＳ）を介して、ＶＯＵＴにあるコラムバス（図示せず）に接続される。
【０００３】
所与の光学構成で一層高い解像度を得ることへの要求によって画素サイズが一層小さくされるにつれ、デバイスのその他の主要な性能面を維持することがますます困難になっている。特に、画素の量子効率及びクロストークは、画素サイズが縮小されるにつれて大幅に悪化し始める（量子効率は低下し、画素間のクロストークは増大する）。クロストークは、照射されていない画素における信号の、照射された画素における信号に対する比として定義され、割合又は百分率の何れかとして表されることができる。クロストークは、故に、信号を生成した画素によって収集されない信号の相対量を表す。近年、量子効率を向上させるための方法が提案されているが、クロストークが増大されるという代償を伴うものである（特許文献１の図４を参照）。他の例では、ブルーミング保護のために使用される縦型オーバーフロードレイン（ＶＯＤ）構造が、量子効率を代償としてクロストークを低減させるものとして使用されている（非特許文献１参照）。
【０００４】
光検出器の空乏層深さを増大させることは、デバイスの収集効率を高めることになり、それにより量子効率及びクロストーク特性の双方が改善される。従来、これは検出器が形成されるバルク材料のドーピング濃度を低下させることによって達成されてきた。しかしながら、この手法は（バルク拡散成分の増加により）電荷容量の減少と暗電流生成の増加とをもたらし、それにより検出器のダイナミックレンジ及び露出寛容度（exposure  latitude）を低下させることが知られている。
【０００５】
特許文献２はこれらの具体的な困難を回避し、フォトダイオードのドーピングが、ＣＭＯＳイメージセンサの作成に使用されるその他のソース及びドレインｎ型ドーパントより深くされた光検出器構造を開示している。増大された空乏層深さは収集効率を高め、それにより、クロストークを抑制しながら量子効率を向上させる。しかしながら、高エネルギーのイオン注入を用いてこの構造を構築するとき、ｎダイオードとｐエピとの接合深さ(故に、空乏層深さ)は、デバイスのその他の領域へのイオン注入を阻止するために使用されるマスク層（一般的にフォトレジスト）の厚さによって制限される。故に、この工程で使用され得る最大レジスト厚さ及びアスペクト比が制限要因になる。
【０００６】
さらに、従来技術においては、ピン止め（pinned）フォトダイオードのｎ型領域は、図１ｂ及び１ｃに例として示されているように、単一の比較的浅いイオン注入を用いて形成されてきた。このような従来技術に係るエンプティ状態のフォトダイオードで得られる電位プロファイルが図１ｄに示されている。この図から見て取れるように、この例の従来画素構造の空乏層深さ（電位の傾斜がゼロに行き着く点）はたったの約１．２μｍである。緑及び赤の波長において、シリコンにおける吸収深さはこの空乏層深さより大きい。故に、この空乏層深さより深くで生成されたキャリアは、隣接フォトサイト（photosite）へと横方向に拡散し、クロストークに寄与し得る。
【０００７】
従って、その他の撮像性能特性に影響を及ぼすことなく、また上述のような製造上の問題を伴うことなく、量子効率及びクロストーク特性の双方を同時に改善する構造を提供することが技術的に望まれる。
【特許文献１】米国特許第６２２５６７０号明細書
【特許文献２】米国特許第６２９７０７０号明細書
【非特許文献１】井上等、「３２５万画素ＡＰＳ−ＣサイズＣＭＯＳイメージセンサ」、映像情報メディア学会技術報告、２００１年３月、第２５巻、第２８号、第３７−４１頁
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記の問題の１つ以上が解決されたイメージセンサを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に従った、第１導電型の複数の光検出器を有する画像領域を備えたイメージセンサは、第２導電型の基板；画像領域の全体に及ぶ第１導電型の第１の層；及び第２導電型の第２の層を有し、第１の層は基板と第２の層との間にあり、複数の光検出器は第１の層に隣接するように第２の層に配置されている。
【発明の効果】
【００１０】
本発明は、その他の撮像性能に影響を及ぼすことなく、量子効率及びクロストーク特性の双方を同時に改善する構造を提供するという利点を有する。
【発明を実施するための最良の形態】
【００１１】
本発明を詳細に説明する前に、イメージセンサにおけるクロストークを理解しておくことが有益である。これに関し、クロストークは、照射されていない画素における信号の、照射された画素における信号に対する比として定義され、割合又は百分率の何れかとして表されることができる。クロストークは、故に、信号を生成した画素によって収集されない信号の相対量を表す。画素の一例に関するクロストーク及び（光検出器を覆う如何なる層による反射又は吸収損失も含まない）内部量子効率の空乏層深さ依存性が図２に示されている。クロストークの計算は、直線に沿った画素群が１つおきに照射される（且つ、交互にされた介在画素は照射されない）ことを仮定している。クロストークは波長が長いほど問題になるので、６５０ｎｍの波長を仮定した。この図から見て取れるように、空乏層深さを増大させることは量子効率を高めながらクロストークをかなり低減させている。空乏層深さは、ここでは、表面から遠い側の、電位の傾斜がゼロに行き着く点として定義される。
【００１２】
故に、図２から見て取れるように、従来構造のクロストークは〜３６％、内部量子効率は〜６８％である。図２から同時に見て取れるように、空乏層深さを増大させることによって、クロストークは有意に低減されることができる。
【００１３】
本発明は、良好な電荷容量及びダイナミックレンジ特性を維持しながら、量子効率を高め且つ画素間クロストークを抑制するために空乏層深さが増大された、アクティブＣＭＯＳイメージセンサの光検出器構造を開示する。この光検出器構造を組み込んだ本発明に係るＣＭＯＳイメージセンサ画素の上面図が図３に示されている。この図は上面図を形成しており、図１と同様に見える。何故なら、図３の本発明は図１には示されていない更なる層群（とりわけ、第１及び第２の層）を含んでいるが、これら更なる層群は頂部表面の下方にあって上面図では視認できないからである。図示された好適実施形態は、ｐ／ｐ＋＋エピ基板内のＰ＋ピン止め（pinning）（頂面）層及びｎ型埋込収集領域を含んでいるが、当業者に理解されるように、本発明の範囲を逸脱することなくその他の構造及びドーピング型も使用され得る。例えば、要望に応じて、単純なｐ型基板に形成されたピン止めでないｎ型ダイオード、又はｎ型基板に形成されたｐ型ダイオードが使用されてもよい。また、明瞭化のため、本発明に係るイメージセンサの一部のみが示されている。例えば、１つのみの光検出器が示されているが、１次元又は２次元の何れかのアレイ状に配列された複数の光検出器が存在している。
【００１４】
図３を参照するに、本発明に係る画素１０は、フォトダイオード光検出器（ＰＤ）と、光生成された電荷を、該電荷を電圧に変換する浮遊拡散領域（ＦＤ）へと読み出す転送ゲート（ＴＧ）とを有している。フォトダイオードからの信号読み出しに先立って浮遊拡散領域を電圧ＶＤＤにリセットするために、リセットゲート（ＲＧ）が使用される。浮遊拡散領域からの信号電圧をバッファリングするために、ソースフォロワトランジスタのゲート（ＳＦ）が浮遊拡散領域に接続されている。このバッファリングされた電圧は、読み出されるべき画素群の行を選択するために使用される行選択トランジスタゲート（ＲＳ）を介して、ＶＯＵＴにあるコラムバス（図示せず）に接続される。この平面図（図３）から、画素内にあるが光検出器の外側にある領域は画素回路領域として定義される。
【００１５】
図４ａを参照するに、本発明に係るイメージセンサ２０の断面における側面図が示されている。イメージセンサ２０は複数の光検出器２０（それらのうちの１つのみが図示されている）、好ましくはｎ型収集領域４０及びｐ型ピン止め層５０である２つの導電型から成るピン止めフォトダイオード３０、を有する撮像部分を含んでいる。好適実施形態では好ましくはｐ型である一導電型の基板６０が、イメージセンサ２０の底部を形成している。好ましくはｎ型である一導電型の第１の層７０が画像領域全体に及んでいる。なお、第１の層７０は、フォトダイオード３０のｎ型収集領域４０に物理的に接触し、それによりフォトダイオード３０の空乏領域及び光収集領域を拡張させる。例えばトランジスタの部分などの電気部品の全体又は部分を好ましく形成するように、好ましくはｐ型である一導電型の第２の層８０が第１の層７０に縦方向で隣接するように配置されている。必要に応じて、第１の層７０と基板６０との間に、好ましくはｐ型エピタキシャル層である第３の層９０が位置付けられてもよい。
【００１６】
特に指摘しておくが、第１の層７０は基板６０と第２の層８０との間に位置しており、複数の光検出器３０は第１の層７０に隣接するように第２の層８０に配置されている。第１の層７０は、光検出器３０からこの層に迷い込む電子によるクロストークを有意に低減させるのに特に適したものである。第１の層７０は全てあるいは実質的に全ての迷走電子を、元々迷い出た光検出器３０が最も可能性の高い候補である、最も近い光検出器３０へと導き戻すことになる。
【００１７】
徹底のために言っておくが、イメージセンサ２０は、好ましくはｐ型である一導電型のチャネル１００を有する転送ゲート（ＴＧ）を含んでいる。このチャネル１００は上述の第２の層８０から形成されており、電荷は、光検出器３０からチャネル１００を介して一導電型（好ましくはｎ型）の浮遊拡散領域１１０へと送られ、浮遊拡散領域１１０によって電圧に変換される。好ましくはｐ型である一導電型のチャネルストップ１２０が光検出器３０に横方向で隣接している。頂部層１３０が技術的に周知のように誘電体を形成している。
【００１８】
故に、本発明は空乏層深さを増大させ、それにより、量子効率（ＱＥ）を低下させることなくクロストークを抑制する。本発明により、深く且つ比較的低濃度の層（第１の層７０）が追加され、これは、図４ａ及び４ｂの構造例によって示されるように、光検出器３０内のドーピングプロファイルのメインの、より高い濃度の表面部分の背面側に接触させられている。言い換えると、光検出器３０の下の第１の層７０は、その比較的低いドーパント濃度に起因して自由キャリアを奪われて空乏化される。この深く且つ横方向に均一な低濃度層（第１の層７０）は、一連の比較的低ドーズの複数の高エネルギーイオン注入及び／又は熱押し込みによって形成されることができる。本発明の代替的な一実施形態は、エピタキシャル成長によって、基板６０の頂部に第１の層７０、第２の層８０、及び必要に応じての第３の層９０を形成するものである。この深い第１の層７０は画素及び画像領域の全体の下に形成されるので、転送ゲート（ＴＧ）、浮遊拡散領域１１０、ソースフォロワ（ＳＦ）、及び個々の画素内の如何なるその他全てのサポート回路も、第２の層８０に形成される。確かにそうではあるものの、第１の層７０は、画像領域の外側の、行及び列のアドレス回路、Ａ／Ｄコンバータ、アナログバッファ等が一般的に配置されるデバイス周辺領域まで延在する必要は必ずしもない。深くて均一な第１の層７０は、全ての撮像画素（及び、暗さの基準などの画素）を含む画像領域内に形成されているだけでもよい。
【００１９】
図５は、検出器の底部方向への、結果として得られる電位プロファイルを示している。この図から見て取れるように、この新たな構造の例の空乏層深さは約２．３μｍである。この空乏層深さは、第１の実施形態のイオン注入エネルギー及び／又は熱押し込み時間の関数である金属学的な接合（metallurgical  junction）の深さを増大させることによって、あるいは代替的な実施形態においては単に様々なエピタキシャル層の厚さを変更することによって、更に深くされ得る。
【００２０】
本発明の更なる利点は、第１の層７０は、第２の層８０と第３の層９０との間の、ピン止めフォトダイオード領域の外側の領域（すなわち、画素回路領域）で、自由キャリアを奪われて空乏化され得ることである。画素回路領域の下の領域を空乏化させることは、キャリアの横方向拡散を抑制し、より低いクロストークをもたらす。
【００２１】
図６を参照するに、本発明の典型的な商業上の一実施形態を例示するために、本発明に係るイメージセンサ２０が内部に配置されたデジタルカメラ１４０が示されている。
【図面の簡単な説明】
【００２２】
【図１ａ】従来技術に係るイメージセンサを示す上面図である。
【図１ｂ】従来技術に係るイメージセンサの２次元ドーピングを示す図である。
【図１ｃ】従来技術に係るイメージセンサのドーピングプロファイルを示す図である。
【図１ｄ】従来技術に係るイメージセンサの電位プロファイルを示す図である。
【図２】クロストークを空乏層深さに対して示すグラフである。
【図３】本発明に係るイメージセンサを示す上面図である。
【図４ａ】本発明に係るイメージセンサを示す断面図である。
【図４ｂ】本発明に係る光検出器の中心での下方へのドーピングプロファイルを示す図である。
【図５】本発明に係る光検出器の電位プロファイルを示す図である。
【図６】一般消費者が慣れ親しんでいる本発明の典型的な商業上の一実施形態を例示するための、デジタルカメラを例示する図である。
【符号の説明】
【００２３】
１０    画素
２０    イメージセンサ
３０    光検出器／フォトダイオード
４０    ｎ型収集領域
５０    ｐ型ピン止め層
６０    基板
７０    第１の層
８０    第２の層
９０    第３の層
１００  チャネル
１１０  浮遊拡散領域
１２０  チャネルストップ
１３０  頂部層
１４０  デジタルカメラ
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６】
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【国際調査報告】
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