(57)【要約】【課題】  コア速度に過度にストレスをかけずに、広いデータ転送範囲に応じるメモリ装置を提供する。【解決手段】  メモリ装置において、記憶アレイからリトリーブされたデータの第１の部分またはより小さな第２の部分のどちらかが、プリフェッチモード選択に従ってデータバッファにロードされ、次に、信号インタフェースを介してメモリ装置から出力される。記憶リソースのいずれか１つに連続アクセスを行う間に生じることになる、クロック信号の最小サイクル数を示す値は、メモリ装置の構成回路内で受信および記憶することができる。この値が、閾値数未満であるクロックサイクル数Ｎを示す場合には、メモリ装置は、クロック信号のＮサイクルのそれぞれの間に、信号インタフェースとデータバッファとの間で、第１のアドレスに関連するデータを転送してもよい。Ｎが閾値数を超えるか等しい場合には、メモリ装置は、クロック信号のＸサイクルのそれぞれの間に、信号インタフェースと記憶バッファとの間で、第１のアドレスに関連するデータを転送し、次に、クロック信号のＸサイクルのそれぞれの間に、信号インタフェースと記憶バッファとの間で、第２のアドレスに関連するデータを転送してもよく、Ｘは、Ｎ未満の整数値である。【選択図】  図１
2009529754.tif 000002
【特許請求の範囲】
【請求項１】
記憶アレイと、
データ線を介して前記記憶アレイに結合された読み出しデータバッファであって、第１のプリフェッチモードにおいてロード信号のアサーションに応じて、全ての前記データ線で伝達されるデータを前記読み出しデータバッファにロードし、かつ第２のプリフェッチモードにおいて前記ロード信号のアサーションに応じて、前記データ線のアドレス選択されたサブセットで伝達されるデータを前記読み出しデータバッファにロードする制御論理を有する読み出しデータバッファと、
を含むメモリ装置。
【請求項２】
前記記憶アレイが、前記記憶アレイ内の選択された記憶セルからリトリーブされたデータを記憶するセンスアンプセットを含み、前記データ線が、前記読み出しデータバッファと前記センスアンプセットとの間で結合される、請求項１に記載のメモリ装置。
【請求項３】
前記第１のプリフェッチモードにおいて、全ての前記データ線を、前記センスアンプセット内のそれぞれのセンスアンプに切り替え可能に接続し、かつ前記第２のプリフェッチモードにおいて、前記データ線の前記アドレス選択されたサブセットを、前記センスアンプセット内のそれぞれのセンスアンプに切り替え可能に接続する列デコード回路をさらに含む、請求項２に記載のメモリ装置。
【請求項４】
前記読み出しデータバッファが、読み出しデータを記憶する複数の記憶素子を含み、前記制御論理が、前記第２のプリフェッチモードにおいて、前記データ線の前記アドレス選択されたサブセットを、前記複数の記憶素子のサブセットに切り替え可能に接続するマルチプレクサ回路を含む、請求項１に記載のメモリ装置。
【請求項５】
前記メモリ装置内で前記第１のプリフェッチモードまたは前記第２のプリフェッチモードのどちらかを確立する値を記憶するプログラム可能レジスタをさらに含む、請求項１に記載のメモリ装置。
【請求項６】
メモリコントローラと、
前記メモリコントローラに結合された信号経路と、
前記信号経路に結合されたメモリ装置であって、
記憶アレイと、
データ線を介して前記記憶アレイに結合された読み出しデータバッファであって、第１のプリフェッチモードにおいてロード信号のアサーションに応じて、全ての前記データ線で伝達されるデータを前記読み出しデータバッファにロードし、かつ第２のプリフェッチモードにおいて前記ロード信号のアサーションに応じて、前記データ線のアドレス選択されたサブセットで伝達されるデータを前記読み出しデータバッファにロードする制御論理を有する読み出しデータバッファと、を有するメモリ装置と、
を含むシステム。
【請求項７】
前記メモリ装置が、前記メモリコントローラからの命令に応じてプリフェッチモード値を記憶するプログラム可能レジスタを含み、前記プリフェッチモード値が、前記メモリ装置内で前記第１のプリフェッチモードまたは前記第２のプリフェッチモードのどちらかを確立する、請求項６に記載のシステム。
【請求項８】
メモリ装置内の動作方法であって、
記憶アレイからデータをリトリーブすることと、
プリフェッチモード信号が第１のプリフェッチモードまたは第２のプリフェッチモードを示すかどうかにより、前記データの第１の部分または前記データの第２の部分のどちらかを読み出しデータバッファにロードすることであって、前記データの前記第２の部分が、前記データの前記第１の部分より小さいことと、
前記メモリ装置から前記読み出しデータバッファにロードされた前記データの前記部分を出力することと、
を含む方法。
【請求項９】
前記データの前記第１の部分を前記読み出しデータバッファにロードすることが、前記データの前記第１の部分を含むセンスアンプと前記読み出しデータバッファ内の複数の記憶素子との間に信号経路を形成することを含み、前記データの前記第２の部分をロードすることが、前記センスアンプのアドレス選択されたサブセットと前記複数の記憶素子のサブセットとの間に信号経路を形成することを含む、請求項８に記載の方法。
【請求項１０】
集積回路メモリ装置の記述を含む情報を自身に具体化したコンピュータ可読媒体であって、前記情報が、
記憶アレイと、
前記記憶アレイに結合されたデータ線と、
前記データ線を介して前記記憶アレイに結合された読み出しデータバッファであって、第１のプリフェッチモードにおいてロード信号のアサーションに応じて、全ての前記データ線で伝達されるデータを前記読み出しデータバッファにロードし、かつ第２のプリフェッチモードにおいて前記ロード信号のアサーションに応じて、前記データ線のアドレス選択されたサブセットで伝達されるデータを前記読み出しデータバッファにロードする制御論理を有する読み出しデータバッファと、
の記述を含むコンピュータ可読媒体。
【請求項１１】
記憶アレイと、
前記記憶アレイに結合された読み出しデータバッファと、
前記記憶アレイからデータをリトリーブするための手段と、
プリフェッチモード信号が、第１のプリフェッチモードまたは第２のプリフェッチモードを示すかどうかにより、前記データの第１の部分または前記データの第２の部分のどちらかを読み出しデータバッファにロードするための手段であって、前記データの前記第２の部分が、前記データの前記第１の部分より小さい手段と、
前記メモリ装置から前記読み出しデータバッファにロードされた前記データの前記部分を出力するための手段と、
を含むメモリ装置。
【請求項１２】
複数の記憶リソースを有するメモリコアと、
前記記憶リソースのいずれか１つに連続アクセスを行う間に生じることになる、クロック信号の最小サイクル数を示す第１の値を記憶する構成回路と、
を含むメモリ装置。
【請求項１３】
外部装置からの命令に応じて前記第１の値を前記構成回路内に記憶する要求論理回路をさらに含む、請求項１２に記載のメモリ装置。
【請求項１４】
前記第１の値が所定値未満である場合には、前記クロック信号の前記示されたサイクル数によって組み立てられた各連続期間中に、前記記憶リソースの多くとも１つにアクセスし、かつ前記第１の値が前記所定値を超える場合には、前記クロック信号の前記示されたサイクル数によって組み立てられた各連続期間中に、２つ以上の前記記憶リソースにアクセスする要求論理回路をさらに含む、請求項１２に記載のメモリ装置。
【請求項１５】
複数の記憶リソースを有する同期メモリ装置回路内の動作方法であって、
前記記憶リソースのいずれか１つに連続アクセスを行う間に生じることになる、クロック信号の最小サイクル数を示す第１の値を受信することと、
前記第１の値を、前記同期メモリ装置の構成回路内に記憶することと、
を含む方法。
【請求項１６】
前記記憶リソースの任意の１つへの連続アクセス間に、前記クロック信号の少なくともＮサイクルが生じることを、前記第１の値が示し、前記方法が、
前記記憶リソースにおける第１の記憶リソース内の記憶位置を示す第１のアドレスを受信することと、
Ｎが閾値数未満である場合には、前記クロック信号のＮサイクルのそれぞれの間に、信号インタフェースと前記同期メモリ装置の記憶バッファとの間で、前記第１のアドレスに関連するデータを転送することと、
を含む、請求項１５に記載の方法。
【請求項１７】
前記記憶リソースにおける第２の記憶リソース内の記憶位置を示す第２のアドレスを受信することと、
Ｎが前記閾値数を超えるかまたは等しい場合には、前記クロック信号のＸサイクルのそれぞれの間に、前記信号インタフェースと前記記憶バッファとの間で、前記第１のアドレスに関連するデータを転送し、かつ前記クロック信号のＸサイクルのそれぞれの間に、前記信号インタフェースと前記記憶バッファとの間で、前記第２のアドレスに関連するデータを転送することであって、ＸがＮ未満であることと、
をさらに含む、請求項１６に記載の方法。
【請求項１８】
Ｘが、ＭでＮを割った値と等しく、Ｍが、２以上の整数値である、請求項１７に記載の方法。
【請求項１９】
前記第２のアドレスに関連するデータを転送することが、前記第１のアドレスに関連する前記データの転送直後、前記クロック信号のＸサイクルのシーケンス中に、前記第２のアドレスに関連する前記データを転送することを含む、請求項１７に記載の方法。
【請求項２０】
複数の記憶リソースを有するメモリ装置の制御方法であって、
前記記憶リソースのいずれか１つに連続アクセスを行う間に生じることになる、クロック信号のサイクル数を示す第１の値を決定することと、
前記第１の値を前記メモリ装置に出力することと、
前記第１の値を前記メモリ装置の構成回路内に記憶するように前記メモリ装置に命じる命令を、前記メモリ装置に出力することと、
を含む方法。
【請求項２１】
前記第１の値が、前記記憶リソースのいずれか１つに連続アクセスを行う間に生じることになる、前記クロック信号のＮサイクルを示し、前記方法が、Ｎが閾値数未満である場合には、前記クロック信号のＮサイクルのそれぞれの間に、第１のアドレスに関連するデータを出力するように前記メモリ装置に命令することをさらに含む、請求項２０に記載の方法。
【請求項２２】
Ｎが前記閾値数を超えるかまたは等しい場合には、前記クロック信号のＸサイクルのそれぞれの間に、前記第１のアドレスに関連するデータを出力するように、かつ前記クロック信号のＸサイクルのそれぞれの間に、第２のアドレスに関連するデータを出力するように前記メモリ装置に命令することであって、ＸがＮ未満であることをさらに含む、請求項２１に記載の方法。
【請求項２３】
前記第２のアドレスに関連するデータを転送することが、前記第１のアドレスに関連する前記データの転送直後、前記クロック信号のＸサイクルのシーケンス中に、前記第２のアドレスに関連する前記データを転送することを含む、請求項２２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、データ処理システム内の集積回路、データ処理およびデータ記憶に関する。
【背景技術】
【０００２】
背景
信号速度の向上は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）におけるコアアクセス時間の改善を上回り続け、ピークデータ転送速度に応じるためにますます多量のデータをコアからプリフェッチするデバイスアーキテクチャに至っている。しかしながら、多くのデータ処理アプリケーションにおける傾向は、よりきめの細かいメモリアクセスの方へ向かい、その結果、ピークデータ転送速度に達しようとして多量のデータをプリフェッチすることは、かなりの量の不必要なデータのリトリーブ、電力の浪費および熱負荷の増加に帰着する可能性がある。プリフェッチされたデータの選択部分だけを出力するＤＲＡＭアーキテクチャが提案されたが、かかるアーキテクチャは、一般に、最大プリフェッチサイズに対応するデータ量をプリフェッチし、プリフェッチ動作においてデータバッファを完全に満たし、次に、バッファされたデータの一部だけを出力する。したがって、かなりの量の非要求データがコアからリトリーブされ、かかる選択可能出力サイズ装置のデータバッファに記憶され、このようにして、不必要に電力を消費して、熱負荷を増加させる可能性がある。
【０００３】
さらに、連続する世代の半導体デバイスを製造するコストが段階的に上昇するので、現在のデバイス世代の動作周波数範囲を拡張することが、ますます望ましくなる。残念ながら、データ転送のために動作周波数範囲を増加させると、歩調を合わせるためにコアアクセス時間にストレスがかかる。したがって、コア速度に過度にストレスをかけずに、広いデータ転送範囲に応じる解決法が、非常に望ましい。
【０００４】
本発明は、添付図において、限定としてではなく例として示され、これらの図面において、同様の参照数字は、同様の要素を指す。
【発明を実施するための最良の形態】
【０００５】
詳細な説明
スケールプリフェッチモードをサポートする回路を有するメモリ装置が、様々な実施形態で開示される。一実施形態において、プリフェッチモードには、最大プリフェッチサイズに対応するデータ量がメモリコアからリトリーブされ、送信される前に読み出しデータバッファに記憶されるフルプリフェッチモードと、最大プリフェッチサイズの一部に対応するデータ量が、メモリコアからリトリーブされ、送信前に読み出しデータバッファに記憶される１つまたは複数の部分プリフェッチモードと、が含まれる。部分プリフェッチモードでは低減された量のデータ（すなわち、フルプリフェッチモードで転送される完全な量のデータと比較して）が、メモリコアから読み出しデータバッファに転送されるので、メモリコアと読み出しデータバッファとの間の内部データ経路内の選択された信号線は、駆動される必要がなく、読み出しデータバッファ内の選択された記憶素子は、ロードされる必要がない。したがって、低減された量のプリフェッチデータを伝達するために必要な、内部データ経路内における信号線のサブセットだけを駆動することによって、および／または低減された量のプリフェッチデータを記憶するために必要な、読み出しデータバッファ内における記憶素子のサブセットだけをロードすることによって、かなりの省電力が実現可能である。書き込みデータに関して内部データ経路における信号線のサブセットだけを駆動することによって、書き込み動作中にさらなる電力を節約することができる。同様に、スケールまたは固定プリフェッチモードを有する実施形態において、データ送信および／または受信動作（さもなければメモリ装置内の制御動作）のタイミングを取るために用いられるクロック信号と、メモリコア内の同じ記憶リソースへの連続アクセス間の最小時間との間の相対的タイミングを、構成レジスタ値によって指定し、したがって、それに対応して各コアサイクル時間にアクセス可能なメモリコアリソース数の決定を確立してもよい。例えば、一実施形態において、構成レジスタ値が、コアサイクル時間ごとにクロックサイクルの閾値数より大きな数を示す場合には、メモリ装置は、メモリコア内の２つ以上のリソースが、各コアサイクル時間中に独立してアドレス指定およびアクセスされるモードで動作して、十分なデータがコアからリトリーブされる（またはコアに書き込まれる）ように保証し、クロック速度によって与えられるピーク信号帯域幅と歩調を合わせる。構成レジスタ値が、コアサイクル時間ごとにクロックサイクルの閾値数より小さな数（低クロック速度）を示す場合には、メモリ装置は、一つのコアアクセスが各コアサイクル時間中に実行されるモードで動作する。プリフェッチモード選択およびクロック対コア比（コアサイクル時間ごとのクロックサイクル）の指定に関して、内部構成レジスタは、ランタイムまたは実働時間をプログラムされて、所望の設定を確立してもよい。代替として、例えば、供給電圧もしくは接地基準電圧に固定されるか、または制御装置によって供給される入力信号を用いて、プリフェッチデータサイズを制御し、かつ／またはクロック対コア比を指定してもよい。
【０００６】
図１は、フルプリフェッチモードおよび少なくとも１つの部分プリフェッチモードを含むスケールプリフェッチモードをサポートする回路を有するメモリ装置１００の実施形態を示す。図示の特定の実施形態および本明細書で開示する他の実施形態において、メモリ装置１００は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置であるが、この装置には、そのコンポーネント回路ブロック間に、データインタフェース１０１、要求インタフェース１０３、要求論理１０５、読み出しおよび書き込みデータパイプ１０９および１１１、行および列デコーダ１１３および１１５、ならびにメモリコア１２５が含まれる。代替実施形態において、メモリ装置１００は、スケールプリフェッチ動作から利益を得られる任意の他のタイプのメモリ装置であってもよい。
【０００７】
要求インタフェース１０３は、外部要求経路１０４を介して、メモリコントローラまたは他の制御装置からメモリアクセス要求および構成要求を受信するように結合され、データインタフェース１０１は、外部データ経路１０２を介して、メモリコントローラから書き込みデータを受信し、かつメモリコントローラに読み出しデータを送信するように結合される。一実施形態において、要求インタフェース１０３は、単方向同期インタフェースであるが、この単方向同期インタフェースは、１つまたは複数のタイミング信号（別個の信号線で伝達されるか、またはクロック−データリカバリ技術を用いてデータまたは要求信号から回復されるクロック信号またはストローブ信号）に応じて、着信要求信号をサンプリングするサンプリング回路のバンクを含み、それによって、要求論理１０５に伝達されるマルチビット要求を回復する。データインタフェース１０１は、双方向同期インタフェースであるが、この双方向同期インタフェースは、１つまたは複数のタイミング信号に応じて着信書き込みデータ信号（または他の情報）をサンプリングするサンプリング回路と同様に、送信クロック信号またはストローブ信号に応じて読み出しデータ信号を送信する出力ドライバ回路を有する。代替実施形態において、書き込みデータの受信および読み出しデータの送信のために別個の単方向インタフェースを設けてもよく、かつ／または要求インタフェース１０３は、例えば、要求が確認応答され得るようにするか、またはメモリ装置１００がメモリコントローラに要求を伝えることができるように、双方向であってもよい。また、代替実施形態において、要求信号および／またはデータ信号は、メモリコントローラとメモリ装置１００との間で非同期に伝達してもよい。外部信号経路１０２、１０４は、それぞれ、シングルエンドもしくは差動ポイントツーポイント信号リンクおよび／またはマルチドロップ信号リンクによって実現してもよい。
【０００８】
一実施形態において、各着信要求は、要求経路１０４を通じて転送シーケンスで受信され、個別時間スライスの要求が、要求全体が受信されるまで要求論理１０５内に蓄積され（代替として、要求経路が十分に広い場合には、要求の全てのビットは、要求経路を通じて単一の転送で受信してもよい）、かつ各着信要求には、要求された動作（例えば、行活性化、列読み出し、列書き込み、プリチャージ、レジスタ書き込み、リフレッシュ等）の性質を示す演算コード、ならびにメモリアクセス要求の場合には、メモリコア１２５内でアクセスされる行および／または列を示す１つまたは複数のアドレス値が含まれる。代替として、１つまたは複数のアドレスまたはそれらのいずれかを、外部データ経路１０２を通じてかまたは専用のアドレス信号経路を介して、時間多重方式で伝達してもよい。
【０００９】
要求論理１０５は、着信要求をデコードし、かつ要求された動作を実行するために制御およびタイミング信号をメモリ装置１００内の他の回路ブロックに送出するが、これには、行活性化要求に応じて、行アドレス、バンクアドレスおよび制御情報（ＲＡ、ＢＡ、Ｃｔｌ）を行デコーダ１１３に送出することと、列アクセス要求に応じて、列アドレス、バンクアドレスおよび制御情報（ＣＡ、ＢＡ、Ｃｔｌ）を列デコーダ１１５に、かつロード制御情報を読み出しデータパイプ１０９および書き込みデータパイプ１１１に送出することと、が含まれる。デコーダ１１３、１１５およびデータパイプ１０９、１１１に供給される情報は、上述のフルプリフェッチモードおよび部分プリフェッチモードを始めとする、多くの異なるプリフェッチモードの１つを指示してもよい。行および列デコーダ１１３、１１５ならびに読み出しおよび書き込みデータパイプ１０９、１１１のプリフェッチモード依存動作は、以下でさらに詳細に説明する。図示のように、要求論理１０５には、例えば、プログラム可能構成レジスタもしくは他の揮発性回路によってか、またはワンタイムプログラマブル素子（例えば、ヒューズ制御論理）、フローティングゲートデバイスまたは任意の他の不揮発性記憶装置などの不揮発性回路によって実現される１つまたは複数の構成回路１０７を含んでもよい。一実施形態において、メモリ装置１００のプリフェッチモードは、構成回路１０７においてプリフェッチモード値をプログラムすること（すなわち、ホスト命令に応じて記憶すること）を通して制御され、このようにして、フルプリフェッチモードおよび１つまたは複数の部分プリフェッチモードを始めとする複数の可能なプリフェッチモードの１つを選択することが達成される。代替実施形態において、構成回路が、要求論理１０５と別個であってもよいことに留意されたい。また、構成回路１０７をプログラムすることを通してプリフェッチモードを確立する代わりに、プリフェッチモードは、要求インタフェース１０３、データインタフェース１０１または別のインタフェースを介して受信される信号の状態によって制御してもよい。例えば、一実施形態において、プリフェッチ信号入力セット（または少なくとも１つの信号入力）が、メモリ装置１００内でプリフェッチモードを制御するために用いられるプリフェッチモード信号を受信するように供給される。プリフェッチ信号入力は、論理レベル（例えば、メモリ装置１００と回路基板との間か、もしくはチップパッケージグランドと供給電圧線との間の配線に結びついたハイまたはロー）に固定されるか、または別の集積回路装置から受信してもよい。
【００１０】
図１に示す特定の実施形態において、メモリコア１２５には、複数（Ｋ個）の独立してアドレス指定可能な記憶セルバンク１３１０−１３１Ｋ−１によって形成された記憶アレイが含まれ、これらのバンクのそれぞれには、複数（Ｊ個）のサブバンク１３５０−１３５Ｊ−１が含まれる。サブバンク１３５のそれぞれには、行１５２および列１５４に配列された記憶セルが含まれ、ワード線１３４が記憶セルの各行に結合され、ビット線（図示せず）が記憶セルの各列に結合される。各サブバンク１３５には、ビット線に結合されたセンスアンプのセット（図１には示さず）が追加的に含まれ、記憶セルの各バンク（１３１）用のセンスアンプセットが、センスアンプバンクを構成する。センスアンプを、サブバンク１３５、バンク１３１またはメモリコア１２５とは別個の構成要素として見てもよいことに留意されたい。
【００１１】
行活性化要求に応じて開始される行活性化動作中に、要求論理１０５は、要求と共にまたは要求に関連して受信されるバンクアドレス（ＢＡ）および行アドレス（ＲＡ）を行デコーダ１１３に供給し、かつデコードイネーブル信号（すなわち、制御情報Ｃｔｌの一部）をアサートして、そこにおける行デコード動作をイネーブルにする。行デコーダ１１３は、行活性化のために、バンクアドレスをデコードして記憶セルのＫ個のバンク（１３１）の１つを選択することによって、および行アドレスをデコードして、選択されたバンク１３１内のワード線１３４の行アドレス指定された線を活性化することによって、デコードイネーブル信号に応答する。ワード線の活性化によって、記憶セル（活性化されたワード線に結合された記憶セル）の対応する行の内容は、アドレス選択されたバンク１３１におけるサブバンク１３５のそれぞれの内のビット線を駆動することが可能になる。ワード線の活性化と同時に、または記憶データがビット線に出現できるようにする十分な期間の後で、行デコーダ１１３はまた、センスイネーブル線を活性化して、アドレス選択された行の内容が、アドレス選択されたバンク１３１のセンスアンプ内に捕捉され得るようにし、このようにして、行活性化動作を終了する。一実施形態において、各バンク１３１用のワード線１３４は、アドレス選択されたバンク１３１の各サブバンク１３５内における記憶セルのそれぞれのサブ行にわたって延びるワード線セグメントから構成され、各バンク１３１用のセンスイネーブル線は、同様に、サブバンクにわたってセグメント化される。かかる実施形態において、行活性化動作には、ワード線セグメントおよびセンスイネーブル線セグメント（またはそれらのサブセット）のそれぞれの活性化を含んで、選択されたバンク１３１の各サブバンク１３５０−１３５Ｊ−１のセンスアンプにおいて出力データを捕捉できるようにしてもよい。サブバンク１３５０−１３５Ｊ−１は、例えば、信号ルーティングを単純化するために、および／またはスイッチングノイズを低減するために、互いに対して様々な代替位置に配置してもよいことに留意されたい。
【００１２】
ひとたび記憶行が活性化されると（すなわち、記憶セルの行に内容がセンスアンプの対応するセットに転送されると）、列アクセス動作を活性化された行に向けて、アドレス選択されたバンクのセンスアンプ内における選択された列位置でデータを読み出しかつ書き込んでもよい。メモリ読み出し動作では、例えば、バンクアドレスおよび列アドレスが、デコードイネーブル信号（すなわち、制御情報Ｃｔｌの一部）と共に、列デコーダ１１５に供給される。デコードイネーブル信号がアサートされると、列デコーダ１１５は、列マルチプレクサ１３３（ＣｏｌＭｕｘ）に結合された信号線１３６を介して、（バンクアドレスによって選択されたバンク１３１内における）センスアンプのアドレス選択された列内のデータノードを、コアアクセス経路１４０（すなわち、メモリ装置の内部データ経路）に切り替え可能に接続し、このようにして、活性化された行内の読み出しデータの選択された列を、読み出しデータパイプ１０９に転送できるようにする。一実施形態において、列デコードイネーブル信号をアサートした（すなわち、読み出しデータが、読み出しデータパイプ１０９の入力部におけるコアアクセス経路１４０で有効になるために十分な時間）後の所定期間に、要求論理１０５は、ロード信号を読み出しデータパイプ１０９に送出して、コアアクセス経路１４０から読み出しデータパイプ１０９にデータをロードできるようにする。その後、読み出しデータは、読み出しデータパイプ１０９からデータインタフェース１０１にシフトされ、外部データ経路１０２を介してメモリコントローラに送信される。活性化された行のそれぞれの列に向けられた列読み出しシーケンス（または少なくとも１つの列読み出し）が完了した後で、プリチャージ動作を実行して、続く行活性化動作のためにセンスアンプバンクおよび対応するビット線を準備する。
【００１３】
メモリ書き込み動作では、データフロー方向が、逆にされる。書き込みデータは、外部データ経路１０２を介してデータインタフェース１０１において受信され、要求論理１０５からのロードタイミング信号に応じて書き込みデータパイプ１１１にシフトされる。書き込みデータパイプ１１１内において、書き込みデータは、非シリアル化（すなわち、より並列なビットフォーマットに変換）されて、コアアクセス経路１４０に駆動される。（例えば、要求と共に）データインタフェースまたは他の信号経路を介して受信される書き込みマスキング情報を用いて、書き込まれることになる、着信書き込みデータの全体的セット内の特定バイトまたは他のデータユニットを指示し、全ての他のデータユニットはマスクされてもよい（すなわち、書き込まれない）。データ読み込み動作におけるように、列デコーダ１１５は、マルチプレクサ１３３を介して、コアアクセス経路１４０の信号線を、センスアンプのアドレス選択された列に切り替え可能に接続して、列センスアンプのデータノードにおいて書き込みデータを捕捉（すなわち記憶）できるようにし、このようにして、列書き込み動作を達成する。活性化された行のそれぞれの列に向けられた列書き込み動作のシーケンス（または少なくとも１つの書き込み動作）が完了した後で、プリチャージ動作を実行して、活性化された行の記憶セルにセンスアンプバンクの内容を転送し（または転送を終了し）、かつ続く行活性化動作のためにセンスアンプバンクおよび対応するビット線を準備する。
【００１４】
一実施形態において、列アクセス動作（すなわち、読み出しまたは書き込み動作）でアクセスされるセンスアンプの数は、プリフェッチモードに従って決定され、フルプリフェッチモードが選択された場合におけるセンスアンプの全列から、１つまたは複数の部分プリフェッチモードが選択された場合における、センスアンプの全列の１つまたは複数の部分にまで及んでもよい。より具体的には、フルプリフェッチモードにおける列アクセス動作中に、コアアクセス経路内の各信号線は、アドレス選択されたバンクの列マルチプレクサ１３３を介して、アドレス選択されたバンク内におけるそれぞれのセンスアンプのデータノードに切り替え可能に接続され、部分プリフェッチモードでは、コアアクセス経路１４０を形成する信号線の一部だけ（すなわち、サブセットまたは全て未満）が、それぞれのセンスアンプのデータノードに切り替え可能に接続される。この動作によって、コアアクセス経路１４０を形成する比較的高キャパシタンスの信号線（すなわちコアアクセス信号線）は、メモリ装置１００から出力される読み出しデータを伝達するか、またはメモリコア１２５内に記憶される書き込みデータを伝達するために必要とされる場合にのみ駆動され、このようにして、各メモリ読み出しにおいてメモリコアからフルプリフェッチデータ量をリトリーブし、次にプリフェッチデータのサブセットだけをメモリ装置から出力する構成と比較して、部分プリフェッチモードではかなりの電力を節約する。
【００１５】
さらに図１を参照すると、部分プリフェッチデータを記憶するのに必要な、読み出しデータパイプ１０９内の記憶素子のサブセットだけの内でデータ捕捉を可能にすることによって、さらなる省電力が、部分プリフェッチモードにおいて実現される。一実施形態において、例えば、多重化回路を読み出しデータパイプ１０９内に設けて、コアアクセス信号線のアドレス選択されたサブセットを、読み出しデータパイプ１０９のデータ記憶バッファを形成する記憶素子のサブセットの入力ノードに切り替え可能に接続する。読み出しデータが、コアアクセス信号線のサブセットにおいて有効になると、ロード動作が、記憶素子の対応するサブセット内だけでトリガされ、残りの記憶素子は、データホールド状態（すなわち、状態変化が生じないように記憶素子出力を逆に記憶素子入力部に供給することによってか、ロードイネーブル信号をゲート制御することによってか、または記憶素子のエッジトリガ入力に結合されたストローブ信号をゲート制御することによって）に維持され、このようにして、読み出しデータパイプ記憶素子の一部の内のデータロード動作を回避することによって、電力を節約する。
【００１６】
図２は、読み出しデータバッファ１６３の実施形態を示すが、このバッファ１６３は、図１の読み出しデータパイプ１０９と、コアアクセス信号線１７０（コアアクセス経路１４０に対応するコアアクセス経路を形成する）およびデータインタフェース１６１に対する自身の相互接続と、を実現するために用いてもよい。読み出しデータバッファ１６３には、ロード制御論理回路１６９（ＬＣ論理）および１６のシリアルバッファ１７１０−１７１１５のセットが含まれる。シリアルバッファ１７１のそれぞれには、着信読み出しデータを受信するために、コアアクセス信号線１７０における１６のそれぞれのセットに結合された入力部、および単一ビット信号経路（１７２）を介してデータインタフェース１６１内のそれぞれの出力ドライバ１６５に結合された出力部が含まれる。したがって、コアアクセス信号線１７０には、メモリコアサイクル時間（すなわち、連続的な列動作間の時間）が許せばすぐに、読み出しデータ２５６ビットを一度に読み出しデータバッファ１６３に伝達するための合計２５６の信号線が含まれる。代替実施形態において、コアアクセス信号線１７０には、より多数または少数の信号線を含んでもよく、かつ／または読み出しデータバッファ１６３には、より多数または少数のシリアルバッファ１７１を含んで、各バッファ１７１が、着信コアアクセス信号線の数に従う記憶容量を有してもよい。
【００１７】
データ入力／出力ノードＤＱ０の詳細図に示すように、各出力ドライバ１６５は、信号パッド１６６に（または差動信号実施形態における２つの信号パッドに）結合されて、外部信号リンクへの自身の接続を可能にする。双方向データバス実施形態において、各信号パッド１６６（または差動信号実施形態における一対の信号パッド）は、信号受信機（図２には示さず）に追加的に結合されて、着信書き込みデータの受信を可能にする。ロード制御論理１６９は、要求論理（例えば、図１の素子１０５）から、ロード制御信号（ＬＣ）、プリフェッチモード信号（ＰＭ）およびサブプリフェッチアドレス信号（ＳＰＡ）を受信するように結合されて、ロード−シフト−ホールド信号（ＬＳＨ）およびデータ選択信号（ＤＳ）の共通セットを、シリアルバッファ１７１０−１７１１５のそれぞれに出力する。詳細図１７８に示す一実施形態において、シリアルバッファ１７１のそれぞれは、１６の記憶素子１８１０−１８１１５のセットを含んで、１６のコアアクセス信号線ｄ０−ｄ１５のデータ調達セット（代替実施形態において、コアアクセス信号線の数に従って、より多数または少数の記憶素子を設けてもよい）、データ選択マルチプレクサ１８３０−１８３３および１８５０−１８５３、ならびにロード制御マルチプレクサ１８７０−１８７１５（これらの２つだけが、図２では明確に列挙される）からデータを捕捉する。データ選択マルチプレクサ１８３および１８５は、プリフェッチモード信号ＰＭによって示されたプリフェッチモードに従い、着信読み出しデータ（すなわち、コアアクセス信号線ｄ０−ｄ１５を介して受信される）を、選択された記憶素子１８１にルーティングするために設けられる。より具体的には、ロード制御論理１６９は、プリフェッチモード信号ＰＭによって示されたデータロード構成を確立する状態においてデータ選択信号ＤＳをデータ選択マルチプレクサ１８３、１８５に出力する。ロード制御マルチプレクサ１８７は、ロード−シフト−ホールド信号に応じて設定され、かつロード制御信号ＬＣ、およびプリフェッチモード信号ＰＭによって示されたプリフェッチモードに従って、どの記憶素子が、所与のデータロード動作でロードされるかを決定する。
【００１８】
一実施形態において、プリフェッチモード信号は、異なる量のデータが、列読み出し動作中に、メモリコアからリトリーブされて読み出しデータパイプ内に記憶される３つのプリフェッチモードの１つを指示する。すなわち、全２５６ビットのデータが、コアアクセス信号線１７０の全体的セットから、シリアルバッファ１７１０−１７１１５内における記憶素子１８１０−１８１１５の完全なセットにロードされるフルプリフェッチモードと、１２８ビットのデータが、コアアクセス信号線１７０の半分から、シリアルバッファ１７１０−１７１１５のそれぞれの内の記憶素子１８１の半分にロードされる第１の部分プリフェッチモード（すなわち、各シリアルバッファ１７１は、１６ビットではなく８ビットを受信し記憶する）と、６４ビットのデータが、コアアクセス信号線１７０の４分の１から、シリアルバッファ１７１０−１７１１５のそれぞれの内の記憶素子１８１の４分の１にロードされる第２の部分プリフェッチモード（すなわち、各シリアルバッファ１７１は、１６ビットでも８ビットでもなく、４ビットを受信し記憶する）と、である。これらのプリフェッチモードは、シリアルバッファのそれぞれの内に記憶される、かつ所与のメモリ読み出し動作中に外部信号経路の各信号線で出力されるデータ量を示すために、本明細書では×１６、×８および×４プリフェッチモードと呼ばれ、本明細書で説明される多くの実施形態に関連すると思われるが、代替実施形態において、より多量または少量のデータがメモリコアからリトリーブされるかまたはメモリコアに供給される、より多数または少数のプリフェッチモードをサポートしてもよい。
【００１９】
さらに図２を参照すると、プリフェッチデータが、コアアクセス信号線１７０において有効になると（すなわち、メモリ読み出し動作中に）、要求論理は、ロード制御信号線（すなわち、ロードコマンドを含むロード制御信号ＬＣを伝達するために用いられる信号線）においてロードコマンドをアサートし、プリフェッチモード信号ＰＭによって指示されたデータ量を読み出しデータバッファ１６３にロードできるようにする。プリフェッチモード信号が×１６プリフェッチモードを指示する場合には、ロード制御論理１６９は、データ選択信号をマルチプレクサ１８３０−１８３３および１８５０−１８５３に出力して、コアアクセス信号線ｄ０−ｄ１５の各セットに到達するデータを、対応するシリアルバッファ１７１内の記憶素子Ｓ０−Ｓ１５のそれぞれにルーティングし、かつロード状態のロード−シフト−ホールド信号ＬＳＨを出力して、ロード制御マルチプレクサ１８７０−１８７１５のそれぞれが、コアアクセス信号線ｄ０−ｄ１５のそれぞれの線に到達するデータを、対応する記憶素子１８１のデータ入力部に伝達するようにする。この動作により、コアサイクルクロック信号ＣＣＬＫ（またはここから派生したクロック信号）の次の立上りエッジ（または立下りエッジ）において、コアアクセス信号線ｄ０−ｄ１５の各セットにおいて伝達された１６ビットのデータが、シリアルバッファ１７１の対応する一バッファ内におけるそれぞれの記憶素子Ｓ０−Ｓ１５にロードされる。したがって、×１６プリフェッチモードにおいてロード制御論理１６９に供給される制御信号に応じて、データ選択マルチプレクサ１８３、１８５およびロード制御マルチプレクサ１８７内でなされる選択をそれぞれ示す図３および４に示すように、コアアクセス信号線ｄ０−ｄ１５におけるデータ信号は、記憶素子Ｓ０−Ｓ１５用のロード制御マルチプレクサ１８７にそれぞれルーティングされ（図３、ＰＭ＝×１６）、ロード制御マルチプレクサ１８７は、ロード制御信号（ＬＣ）がバッファロード動作を指示する場合には、データ信号を記憶素子１８１０−１８１１５のデータ入力部に伝達するように設定される。すなわち、各ロード制御マルチプレクサ１８７のロード入力部「Ｌ」に存在するデータ信号は、マルチプレクサを通して、対応する記憶素子１８１のデータ入力部に伝達される。
【００２０】
部分プリフェッチモード（すなわち×８または×４プリフェッチモード）が選択された場合には、読み出しデータは、コアアクセス信号線ｄ０−ｄ１５の一部だけから、各シリアルバッファ１７１内の対応する一部の記憶素子にロードされ、サブプリフェッチアドレス信号（ＳＰＡ）は、読み出しデータを伝達するために用いられるコアアクセス信号線のサブセットを識別する（または選択する）ために用いられる。図３を参照すると、例えば、×８プリフェッチモード（ＰＭ＝×８）が選択され、かつサブプリフェッチアドレスの最上位ビットが「０」（ＳＰＡ［１］＝０）である場合には、データ選択信号は、各シリアルバッファ１７１内のマルチプレクサ１８３０−１８３３および１８５０−１８５３に接続されて、コアアクセス信号線ｄ０−ｄ３およびｄ８−ｄ１１を、記憶素子１８１０−１８１３および１８１８−１８１１１（Ｓ０−Ｓ３およびＳ８−Ｓ１１）用のロード制御マルチプレクサ１８７にそれぞれ切り替え可能に接続する。サブプリフェッチアドレスの最上位ビットが、×８プリフェッチモードにおいて「１」である場合には、マルチプレクサ１８３０−１８３３および１８７０−１８７３は、８つのコアアクセス信号線ｄ４−ｄ７およびｄ１２−ｄ１５のもう一方のセットにおけるデータを、記憶素子１８１０−１８１３および１８１８−１８１１１（Ｓ０−Ｓ３およびＳ８−Ｓ１１）用のロード制御マルチプレクサ１８７にそれぞれ伝達する。×８モードでは２つの可能なコアアクセス信号線選択、すなわち線ｄ０−ｄ３／ｄ８−ｄ１１またはｄ４−ｄ７／ｄ１２−ｄ１５だけがあるので、サブプリフェッチアドレスの最下位ビットＳＰＡ［０］は、図３では、「ドントケア」指示「Ｘ」によって指示されているように、無視される。図４を見ると、×８モード（ＰＭ＝×８、ＬＣ＝ロード）でのロード動作が信号で伝えられると、記憶素子１８１０−１８１３および１８１８−１８１１１（Ｓ０−Ｓ３およびＳ８−Ｓ１１）用のロード制御マルチプレクサ１８７のロード入力部に存在するデータ信号は、記憶素子入力部に伝達され、他方で、記憶素子１８１４−１８１７および１８１１２−１８１１５（Ｓ４−Ｓ７およびＳ１２−Ｓ１５）の出力は、対応するマルチプレクサ１８７のホールド入力部（Ｈ）を介して、これらの記憶素子の入力部に逆に伝達され、このようにして、これらの記憶素子において、電力が低減されたホールド動作が達成される。この動作は、記憶素子１８１０−１８１３および１８１８−１８１１１に対するロード選択（「Ｌ」）および記憶素子１８１４−１８１７および１８１１２−１８１１５に対するホールド選択（「Ｈ」）によって、図４のテーブルに示されている。
【００２１】
×４プリフェッチモードが選択され、かつ２ビットのサブプリフェッチアドレスが「００」（ＰＭ＝×４、ＳＰＡ［１：０］＝００）である場合には、データ選択信号は、マルチプレクサ１８３０−１８３３に供給されて、コアアクセス信号線ｄ０−ｄ１およびｄ８−ｄ９を、記憶素子１８１０−１８１１および１８１８−１８１９（Ｓ０−Ｓ１およびＳ８−Ｓ９）用のロード制御マルチプレクサ１８７にそれぞれ切り替え可能に接続する。同様に、×４プリフェッチモードにおいて、サブプリフェッチアドレスが、「０１」、「１０」または「１１」である場合には、マルチプレクサ１８３０−１８３３は、コアアクセス信号線ｄ２−ｄ３／ｄ１０−ｄ１１、ｄ４−ｄ５／ｄ１２−ｄ１３またはｄ６−ｄ７／ｄ１４−ｄ１５におけるデータを、記憶素子１８１０−１８１１および１８１８−１８１９用のロード制御マルチプレクサ１８７にそれぞれ伝達する。図４を見ると、×４モード（ＰＭ＝×４、ＬＣ＝ロード）でのロード動作が信号で伝えられると、記憶素子１８１０−１８１１および１８１８−１８１９用のロード制御マルチプレクサ１８７におけるロード入力部に存在するデータ信号は、ロード選択（Ｌ）によって指示されるように、記憶素子入力部に逆に伝達され、他方で、記憶素子１８１２−１８１７および１８１１０−１８１１５（Ｓ２−Ｓ７およびＳ１０−Ｓ１５）の出力は、ホールド選択Ｈによって指示されるように、対応するマルチプレクサのホールド入力部（Ｈ）を介して、これらの記憶素子の入力部に伝達され、このようにして、記憶素子１８１２−１８１７および１８１１０−１８１１５において、電力が低減されたホールド動作が達成される。
【００２２】
再び図２を参照すると、記憶素子１８１は、ロード制御マルチプレクサ１８７を通して互いに結合されて、キューの先頭に記憶素子１８１０、１８１１、１８１８および１８１９（Ｓ０、Ｓ１、Ｓ８およびＳ９）を有する４ビット幅先入れ先出し（ＦＩＦＯ）シフトレジスタを形成する。したがって、読み出しデータが、シリアルバッファ１７１の選択された記憶素子１８１にロードされた後で、読み出しデータは、それぞれの送信期間にビット単位で、シリアルバッファ１７１からシフトされる。選択信号ｓｓ０およびｓｓ１は、キューの先頭の記憶素子１８１０、１８１１、１８１８および１８１９の１つを選択するために、図示のように、マルチプレクサ１８９、１９１および１９３に供給されて、それぞれの送信期間中に、対応する出力ドライバ１６５にデータを供給する。×１６および×８プリフェッチモードにおいて、記憶素子１８１のいくつかまたは全てにおける内容は、キューの先頭の記憶素子に最初にロードされたデータが送信された後で、シリアルバッファ１７１０−１７１１５のそれぞれの内で順方向にシフトされる。より具体的には、×１６プリフェッチモードが選択された場合には、各データロード動作に続いて、３つのシフト動作が連続的に実行され、第２段階、第３段階および第４段階の記憶素子グループ（すなわち、それぞれ、記憶素子Ｓ２／Ｓ３／Ｓ１０／Ｓ１１、Ｓ４／Ｓ５／Ｓ１２／Ｓ１３およびＳ６／Ｓ７／Ｓ１４／Ｓ１５）におけるデータを、キューの先頭に転送する。各シフト動作において、シフトされるデータは、所与の記憶素子１８１の出力ノードと次の段階の記憶素子１８１の入力ノードとの間に配置されたロード制御マルチプレクサ１８７のシフトポート（Ｓ）を通して伝達される。送信されるデータの最終段階が、記憶素子の次の段階のグループへ順方向に転送された後で、最終段階のデータがシフトされた記憶素子のグループは、さらなる着信シフトデータの受信者になる必要はなく、このようにして、続くデータシフトサイクル中にデータホールド状態に置かれて、電力を節約してもよい。例えば、最初のデータロード動作の後で、データは、第４段階の記憶素子（Ｓ６／Ｓ７／Ｓ１４／Ｓ１５）にシフトされる必要はなく、その結果、第４段階の記憶素子にデータをシフトする必要はない（代替実施形態において、シフト入力は、第４段階の記憶素子Ｓ６／Ｓ７／Ｓ１４／Ｓ１５用のロード制御マルチプレクサ１８７から省略してもよいことに留意されたい）。×１６プリフェッチモードにおける第１のシフト動作の後で、データは、第３段階の記憶素子（Ｓ４／Ｓ５／Ｓ１２／Ｓ１３）にシフトされる必要がなく、その結果、ロード制御論理１６９は、第３段階の記憶素子用にホールド状態を選択して（すなわち、データ選択信号ＤＳの適切な設定により）、電力を節約してもよい。同様に、×１６プリフェッチモードにおける第２のシフト動作の後で、データは、第２段階の記憶素子（Ｓ２／Ｓ３／Ｓ１０／Ｓ１１）にシフトされる必要はなく、その結果、ロード制御論理１６９は、第２段階の記憶素子用にホールド状態を追加的に選択してもよい。×８プリフェッチモードが選択された場合には、第２段階の記憶素子（Ｓ２／Ｓ３／Ｓ１０／Ｓ１１）からキューの先頭の第１段階の記憶素子（Ｓ０／Ｓ１／Ｓ８／Ｓ９）に読み出しデータを転送する各データロード動作に続いて、１つのシフト動作が実行される。したがって、データは、第３段階または第４段階の記憶素子にシフトされず、その結果、これらの記憶素子用にホールド状態を選択して、電力を節約してもよい。図４は、プリフェッチモードのそれぞれのためのシフト動作（ＬＣ＝シフト）中における、図２のロード制御マルチプレクサ１８７内の例示的な選択を示す。図示のように、×１６プリフェッチモードシフト動作において、ロード制御マルチプレクサ１８７のそれぞれを通るシフト入力経路（Ｓ）が、第１、第２、および第３段階の記憶素子（Ｓ０−Ｓ５およびＳ８−Ｓ１３）用に選択され、他方で、第４段階の記憶素子は、ホールド状態（Ｈ）に維持される。×８プリフェッチモードシフト動作において、ロード制御マルチプレクサ１８７のそれぞれを通るシフト入力経路は、第１段階の記憶素子（Ｓ０／Ｓ１／Ｓ８／Ｓ９）だけのために選択され、全ての他の記憶素子は、ホールド状態のままにされる。シフトは、×４プリフェッチモードにおいて図２の実施形態には生じない。
【００２３】
一実施形態において、コアサイクル時間（すなわち、連続的な列アクセス動作間の時間）は、異なるプリフェッチモードが選択されても固定されたままであり、したがって、部分プリフェッチモードにおいて、外部データ経路における未使用の送信帯域幅につながる。すなわち、フル（例えば×１６）プリフェッチモードが選択された場合には、メモリコアからリトリーブされたデータは、シリアルバッファ１７１０−１７１１５のそれぞれの内における記憶素子の完全なセットにロードされ、次に、３つのシフト動作のシーケンス（各シフトは、第１段階の記憶素子Ｓ０／Ｓ１／Ｓ８／Ｓ９における４ビットの送信に続く）においてシフトアウトされ、このようにして、後の読み出しアクセス用の読み出しデータ（または後の書き込みアクセス用の書き込みデータ）を送信する前に、全データ経路帯域幅を消費する。対照的に、×４部分プリフェッチモードが選択された場合には、読み出しデータは、シリアルバッファ１７１の第１段階の記憶素子にのみロードされ、３つのホールド状態（すなわち、シリアルバッファ内でロードまたはシフト動作が生じない状態）が、外部データ経路の各線における４ビットのデータの送信に続き、×８部分プリフェッチモードが選択された場合には、読み出しデータは、シリアルバッファ１７１の第１段階および第２段階の記憶素子にのみロードされ、シフト状態および次の２つのホールド状態が続く。例えば、図１の要求論理１０５内のステートマシン回路または他の制御回路によって実現される例示的なロード制御状態図を図５に示す。したがって、×４プリフェッチモードが選択された場合には、図２のシリアルバッファ１７１内における記憶素子の全てまたはサブセットにデータがロードされるロード状態（ロード）からスタートして、ステートマシンは、ロード状態に戻る前に、ホールド１、ホールド２およびホールド３状態に進んで、×４プリフェッチデータの次のセットをロードする。ホールド１、ホールド２およびホールド３状態のそれぞれにおいて、シリアルバッファ１７１内の全ての記憶素子１８１は、ホールド状態に維持されて、電力を節約する。×８プリフェッチモードが選択された場合には、ステートマシンは、ロード状態からシフト１状態（すなわち、シリアルバッファのそれぞれの内で、第２段階の記憶素子から第１段階の記憶素子へデータをシフトする）に進み、次にホールド２およびホールド３状態に進んで、その後、ロード状態に戻って、×８プリフェッチデータの次のセットをロードする。最後に、×１６プリフェッチモードが選択された場合には、ステートマシンは、ロード状態からシフト１、シフト２およびシフト３状態に進み、その後、ロード状態に戻って×１６プリフェッチデータの次のセットをロードし、このようにして、読み出しデータが、シリアルバッファ１７１内の３つのデータシフト動作のシーケンスにおいて、第４段階の記憶素子１８１から第１段階の記憶素子１８１へ順方向にシフトされ得るようにする。特には図示しなかったが、所与の要求サイクル内でメモリ読み出し要求が転送されていない場合には、ホールド状態はまた、入力されてもよい。
【００２４】
図６は、×１６、×８および×４プリフェッチモードに対して、データ経路インタフェース（すなわち図２の要素１６１）の１６の入力／出力（Ｉ／Ｏ）ノードにおける例示的なデータ送信シーケンスを示す。ｎ番目のメモリ読み出し要求（ＭＲ  ＲＥＱｎ）が、（コアサイクルクロックＣＣＬＫの立上りエッジによって示される）所与のコアアクセスサイクルの開始時に要求経路において受信されると仮定すると、所定の時間後に、データは、プリフェッチモードに従い、各Ｉ／Ｏノードにおいて１６、８または４ビットのストリームとして出力される。より具体的には、×１６プリフェッチモード用のデータ送信シーケンス（２２０）を参照すると、ロード動作は、時間２２１に（すなわち、×１６プリフェッチデータの先行セットの送信終了時に）生じ、次の４つのデータ送信期間にわたって、第１段階のシリアルバッファ記憶素子Ｓ０／Ｓ１／Ｓ８／Ｓ９の内容の送信が続く。第１段階の記憶素子の内容が送信された後で、時間２２３において、第１のシフト動作が、シリアルバッファ内で実行されて、Ｓ２／Ｓ３／Ｓ１０／Ｓ１１記憶素子の内容をキューの先頭位置に進め（かつ第３段階および第４段階の記憶素子の内容を、第２段階および第３段階の記憶素子にそれぞれ進める）、このようにして、図示のように、Ｓ２／Ｓ３／Ｓ１０／Ｓ１１の内容は、次の４つのデータ送信期間において送信される。元々は第２段階の記憶素子にロードされたデータが出力された後で、時間２２５において、第２のシフト動作が、シリアルバッファ内で実行されて、元々は第３段階の記憶素子Ｓ４／Ｓ５／Ｓ１２／Ｓ１３にロードされた内容を、次の４つの送信期間中に送信するためにキューの先頭位置に進める。元々は第３段階の記憶素子にロードされたデータが送信された後で、時間２２７において、第３のシフト動作が、シリアルバッファ内で実行されて、元々は第４段階の記憶素子Ｓ６／Ｓ７／Ｓ１４／Ｓ１５にロードされた内容を、メモリアクセス要求に対する最後の４つの送信期間中に送信するためにキューの先頭位置に進める。その後、時間２２９において、メモリ要求（ＭＲ  ＲＥＱｎ＋１）に応じてロード動作を実行し、×１６プリフェッチデータの次のセットを読み出しデータパイプにロードし、中断なしにデータ送信が継続するようにしてもよい。
【００２５】
×８プリフェッチモードに対して図６に示すデータ送信シーケンス（２３０）を参照すると、ロード動作が、時間２３１に生じて、×８プリフェッチデータセットを、読み出しデータパイプ内の第１段階および第２段階の記憶素子にロードし、次いで、次の４つのデータ送信期間にわたって第１段階の記憶素子Ｓ０／Ｓ１／Ｓ８／Ｓ９の内容の送信が続く。第１段階の記憶素子の内容が送信された後で、時間２３３において、第１のシフト動作が、シリアルバッファ内で実行され、次の４つのデータ送信期間にわたる送信のために、第２段階の記憶素子（Ｓ２／Ｓ３／Ｓ１０／Ｓ１１）の内容をキューの先頭位置に進める。元々は第２段階の記憶素子にロードされたデータが送信された後で、メモリ読み出し動作は完了し、外部データ経路は、次の８つの送信期間にわたってアイドルのままである。なぜなら、追加の読み出しデータが、メモリコアから（すなわち、連続したメモリ読み出しで）リトリーブされるからである。上述のように、×８モードにおけるデータロード動作は、読み出しデータパイプ内の第１段階および第２段階の記憶素子に制限してもよく、第３段階の記憶素子へのデータのシフトは、シフト動作中に必要ではない。さらに、読み出しデータパイプにおける全ての記憶素子の状態を、（例えば、クロック信号をゲート制御することによってか、または記憶素子出力を記憶素子入力に切り替えることによって）未使用の送信期間中に一定にホールドして、電力を節約してもよい。この動作は、時間２３５および２３７におけるホールド動作によって、図６に示す。時間２３９において、メモリ要求ＭＲ  ＲＥＱｎ＋１に応じてロード動作を実行し、×８プリフェッチデータの次のセットを読み出しデータパイプにロードしてもよい。
【００２６】
×４プリフェッチモードに対して図６に示すデータ送信シーケンス（２４０）を参照すると、ロード動作が、時間２４１で生じて、×４プリフェッチデータセットを、読み出しデータパイプ内の第１段階の記憶素子Ｓ０／Ｓ１／Ｓ８／Ｓ９にロードし、次いで、次の４つのデータ送信期間にわたって第１段階の記憶素子の内容の送信が続く。第１段階の記憶素子の内容が送信された後で、メモリ読み出し動作は完了し、データ経路は、次の１２の送信期間にわたってアイドルのままである。なぜなら、追加の読み出しデータが、コアから（すなわち、連続したメモリ読み出しで）リトリーブされるからである。上述のように、×４モードにおけるデータロード動作は、読み出しデータパイプ内の第１段階の記憶素子に制限してもよい。また、×８プリフェッチモードにおけるように、読み出しデータパイプにおける全ての記憶素子の状態を、（例えば、クロック信号をゲート制御することによってか、または記憶素子出力を記憶素子入力に切り替えることによって）未使用の送信期間中に一定に保持して、電力を節約してもよい。この動作は、時間２４３、２４５および２４７におけるホールド動作によって図６に示す。時間２４９において、メモリ要求ＭＲ  ＲＥＱｎ＋１に応じてロード動作を実行し、×４プリフェッチデータの次のセットを読み出しデータパイプにロードしてもよい。
【００２７】
図７Ａ−７Ｃは、未使用のデータ経路帯域幅をなくすために、異なるプリフェッチモード選択に応じてコアサイクル時間を調節可能なメモリ装置の代替実施形態内の動作を示す。図７Ａは、図６の参照符号２２０で説明したフルプリフェッチモード（すなわち、×１６プリフェッチモード）におけるデータ送信シーケンスを示すが、単純化のために、Ｎデータリンクを通じたＮ送信の完全なセットの代わりに、単一データリンクを通じたデータ送信を示す。図７Ｂは、メモリ読み出し要求（ＭＲ  ＲＥＱｎ、ＭＲ  ＲＥＱｎ＋１、ＭＲ  ＲＥＱｎ＋２、…）が、×１６プリフェッチモードの２倍の比率で受信され、かつそれに対応して、コアサイクル時間が、×１６プリフェッチモードに比べて半分にされる×８プリフェッチモードにおけるデータ送信シーケンス２６０を示す。コアサイクル時間が半分にされたので、要求は、フル（×１６）プリフェッチモードの半分の粒度（×８）だが、２倍の比率でサービスすることが可能である。したがって、メモリ読み出し要求ｎ（ＭＲ  ＲＥＱｎ）に対応する×８読み出しデータセット（ＲＤ  ｎ）が、時間２６１において、読み出しデータパイプ内の記憶素子のサブセットにロードされ、次の８つの送信期間にわたってシフトアウトされる（すなわち、第２段階のデータが、時間２６３においてキューの先頭にシフトされる）。第８の送信期間の終了時（すなわち時間２６５）において、新しいロード動作が生じて、メモリ読み出し要求ｎ＋１に対応する×８読み出しデータセット（ＲＤｎ＋１）を（すなわち連続した読み出しで）捕捉するが、データセットは、すぐ続いて起こる８つの送信期間に転送され、より細かい（低減された）データアクセス粒度にもかかわらず、データ経路帯域幅が未使用にならないようにする。図に７Ｃに示す、×４プリフェッチモード用のデータ送信シーケンス２７０において、メモリアクセス要求は、×１６プリフェッチモードの４倍の比率で受信され、それに対応してコアサイクル時間は、×１６プリフェッチモードに比べて４分の１に低減され、このようにして、メモリアクセス要求は、フル（×１６）プリフェッチモードの４分の１の粒度（×４）だが、４倍の比率サービスされることが可能になる。例えば、図７Ｃに示すように、メモリ読み出し要求ｎ（ＭＲ  ＲＥＱｎ）に対応する×４読み出しデータセット（ＲＤ  ｎ）が、時間２７１において読み出しデータパイプ内の記憶素子のサブセットにロードされ、次の４つの送信期間にわたってシフトアウトされる。第４の送信期間の終了時（すなわち時間２７３）において、より細かいデータアクセス粒度にもかかわらず、データ経路帯域幅が完全に消費されるようにするため、メモリ読み出し要求ｎ＋１に対応する×４読み出しデータセット（ＲＤｎ＋１）（すなわち連続した読み出し）を、すぐ続いて起こる４つの送信期間に転送されているデータセットとともに捕捉するよう、新しいロード動作がなされる。一連の連続したメモリ読み出し動作を仮定すると、データセットＲＤｎ＋２およびＲＤｎ＋３が、メモリ読み出し要求ｎ＋３およびｎ＋４に応じて、隣接する４つの送信期間セットにおいて転送される。
【００２８】
図８は、記憶バンク１３１０−１３１Ｋ−１内のセンスアンプをコアアクセス経路１４０に選択的に結合するために、図１のメモリ装置で用いることができる列デコーダ３０１および列マルチプレクサ３０５０−３０５Ｋ−１（ＣｏｌＭｕｘ  ０−ＣｏｌＭｕｘ  Ｋ−１）の実施形態を示す。例えば、図８の特定の実施形態において、列マルチプレクサ３０５０−３０５Ｋ−１は、図１のＫ個の記憶バンク１３１に対応するセンスアンプバンク３０３０−３０３Ｋ−１（ＳＡ  Ｂａｎｋ  ０−ＳＡ  Ｂａｎｋ  Ｋ−１）と、コアアクセス経路１４０との間にそれぞれ結合される。列マルチプレクサ３０５のそれぞれは、列マルチプレクサ３０５０の詳細図で示すようにプリフェッチ選択線３２５０−３２５Ｊ−１のＪセットを含む列デコーダ３０１から、列選択信号３２４を受信するようにさらに結合される。列デコーダ３０１は、バンクアドレスデコード論理３３１および列選択論理回路３３３０−３３３Ｋ−１を含み、かつ要求論理から、プリフェッチモード信号（ＰＭ）およびデコードイネーブル信号（ＤＥ）と同様に、バンクアドレス（ＢＡ）、列アドレス（ＣＡ）およびサブプリフェッチアドレス（ＳＰＡ）を受信するように結合される。デコードイネーブル信号がアサートされた場合には、バンクアドレスデコード論理３３１は、バンクアドレスをデコードして、列選択論理回路３３３０−３３３Ｋ−１のバンクイネーブル入力部（ｂｅ）にそれぞれ結合されるＫ個のバンクイネーブル線３２２０−３２２Ｋ−１のバンクアドレス指定された１つを活性化する。一実施形態において、列選択論理回路３３３のそれぞれには、列アドレスデコーダ３３７が含まれるが、このデコーダ３３７は、対応するバンクイネーブル線３２２の活性化に応じて、列アドレスをデコードし、Ｊ列イネーブル線３３８の列アドレス指定された１つを活性化する。各列選択論理回路３３３には、サブプリフェッチアドレスを受信するように結合され、かつＪ列イネーブル線３３８にそれぞれ結合された列イネーブル入力部（ｃｅ）を有する、Ｊサブプリフェッチデコーダ３３５０−３３５Ｊ−１のセットが含まれる。所与のサブプリフェッチデコーダ３３５に結合された列イネーブル線３３８が活性化されると、サブプリフェッチデコーダ３３５は、プリフェッチ選択線３２５の対応するセット内のプリフェッチ選択線ａ、ｂ、ｃおよびｄの１つまたは複数を活性化させる。所与の列選択論理回路３３３内でサブプリフェッチデコーダ３３５０−３３５Ｊ−１によって駆動されるプリフェッチ選択線３２５０−３２５Ｊ−１のセットは、列選択論理回路３３３に対応する列マルチプレクサ３０５内の転送ゲート回路３１７０−３１７Ｊ−１のそれぞれの１つに結合される。一つのインプリメンテーションにおいて、転送ゲート回路３１７のそれぞれには、１６のサブプリフェッチゲート回路３１９０−３１９１５のセットが含まれ、これらの回路のそれぞれには、１６のセンスアンプ（ＳＡ）のそれぞれの列３１５と、コアアクセス経路１４０内の１６のコアアクセス信号線の対応するセットとの間に結合された１６のパスゲート構成トランジスタが含まれる。より具体的には、サブプリフェッチゲート回路３１９のそれぞれの内で、４つのトランジスタの４つのグループ３２１ａ−３２１ｄ（本明細書において、各４トランジスタグループは、クワッドゲート３２１（quad gate）と呼ばれる）は、４つのセンスアンプ（ＳＡ）の対応するセット３１７と、１６のコアアクセス信号線における４つのそれぞれのセットとの間で、ソースからドレインへ結合される。各クワッドゲート３２１内のトランジスタ３２０のゲート端子は、対応するサブプリフェッチデコーダ３３５から、４つのプリフェッチ選択線３２５のそれぞれの１つに共通に結合される。この構成によって、クワッドゲート３２１ａ−３２１ｄのそれぞれは、４つのプリフェッチ選択線の対応する１つの活性化を通して、導通状態に切り替えられて、４つのセンスアンプ３１７の対応するセットと、それぞれのコアアクセス信号線との間に連続信号経路（すなわち交換接続）を形成してもよい。プリフェッチモード信号（ＰＭ）およびサブプリフェッチアドレス信号（ＳＰＡ）は、サブプリフェッチデコーダ３３５のそれぞれに供給されて、活性化されるクワッドゲートの数、および部分プリフェッチモードでは、所与の列アクセス動作中に活性化されるクワッドゲートのサブセットを制御する。例えば、×１６プリフェッチモードにおいて、活性化された列イネーブル線３３８に結合されたサブプリフェッチデコーダ３３５（すなわち、アドレス選択されたサブプリフェッチデコーダ３３５）は、４つの全てのプリフェッチ選択線３２５を活性化し、このようにして、所与のサブプリフェッチゲート回路３１９内の４つの全てのクワッドゲート３２１ａ−３２１ｄを導通状態に切り替えて、１６のセンスアンプ３１５の対応するセットを１６のコアアクセス線に接続する。図８の実施形態において、４つのプリフェッチ選択線３２５の各セットは、１６のサブプリフェッチゲート回路３１９０−３１９１５（ヘックスゲート（hex-gates））のそれぞれの内でクワッドゲートを横切って延び、かつこれらのゲートに共通に結合され、×１６プリフェッチモードにおいて、２５６のセンスアンプのアドレス選択された列（すなわち、２５６のセンスアンプのセット３１１０−３１１Ｊ−１の１つ）が、コアアクセス経路１４０のそれぞれの信号線に切り替え可能に結合されるようにする。×８プリフェッチモードが選択された場合には、活性化された列イネーブル線３３８に結合されたサブプリフェッチデコーダ３３５は、サブプリフェッチアドレスの最上位ビット（ＳＰＡ［１］）に依存して、４つのプリフェッチ選択線３２５の選択されたセット内の２つのプリフェッチ信号線ａ／ｂまたはｃ／ｄを活性化し、このようにして、サブプリフェッチゲート回路３１９０−３１９１５のそれぞれの内における４つのクワッドゲート３２１ａ−３２１ｄの２つをスイッチオンし、かつ１２８のセンスアンプ（すなわち、２５６センスアンプセット３１１０−３１１Ｊ−１の１つの内における）の列と、コアアクセス信号線の１２８線サブセットとの間の接続を確立する。×４プリフェッチモードが選択された場合には、活性化された列イネーブル線３３８に結合されたサブプリフェッチデコーダ３３５は、サブプリフェッチアドレスの２つのビットに依存して、４つのプリフェッチ選択線３２５の選択されたセット内で、４つの���リフェッチ信号線の１つ（ａ、ｂ、ｃまたはｄ）を活性化し、このようにして、サブプリフェッチゲート回路３１９０−３１９１５のそれぞれの内における４つのクワッドゲート３２１ａ−３２１ｄの１つをスイッチオンし、かつ６４のセンスアンプの列と、コアアクセス信号線の６４線サブセットとの間の接続を確立する。
【００２９】
図９は、図８のサブプリフェッチデコーダ３３５のそれぞれによって実行される例示的なデコード動作を示す。図示のように、列イネーブル入力ｃｅが、論理「０」の場合（すなわち、対応する列イネーブル線３３８が不活性化されている）には、プリフェッチモード（ＰＭ）およびサブプリフェッチアドレス（ＳＰＡ）にかかわらず、プリフェッチ信号線（ａ、ｂ、ｃ、ｄ）のどれも活性化されない。したがって、プリフェッチモードおよびサブプリフェッチアドレスは、ドントケア符号「Ｘ」によって示される。列イネーブル入力が、×１６プリフェッチモードにおいてハイである場合（ｃｅ＝１、ＰＭ＝×１６）には、プリフェッチ信号線の４つ全てが活性化され（ａ＝ｂ＝ｃ＝ｄ＝１）、サブプリフェッチアドレスは無視される。列イネーブル入力が、×８プリフェッチモードにおいてハイである場合（ｃｅ＝１、ＰＭ＝×８）には、一対のプリフェッチ信号線のａ／ｂまたはｃ／ｄのどちらかが、最上位サブプリフェッチアドレスビットＳＰＡ［１］の状態に依存して活性化される。最下位サブプリフェッチアドレスビットＳＰＡ［０］は無視される。列イネーブル入力が、×４プリフェッチモードにおいてハイである場合（ｃｅ＝１、ＰＭ＝×４）には、４つのプリフェッチ信号線ａ、ｂ、ｃまたはｄの１つが、２ビットサブプリフェッチアドレスの状態に従って活性化される。
【００３０】
図１０は、図１の書き込みデータパイプ１１１を実現するために使用可能な書き込みデータバッファ３６３の実施形態を示す。書き込みデータバッファ３６３には、フレーミング制御論理３６９および非シリアルバッファ３７１０−３７１１５のセットが含まれ、各非シリアルバッファは、データインタフェース３６１内のそれぞれの書き込みデータ受信機３６５（これは、例えば、受信クロックｒＣｌｋに応じて、パッド１６６に到達する信号をサンプリングする）に結合される。一般に、非シリアルバッファ３７１０−３７１１５のそれぞれは、図２に関連して説明したシリアルバッファ１７１の逆の機能を実行し、プリフェッチモードＰＭに従ってメモリ書き込み動作ごとに１６、８または４ビット（他のプリフェッチモードをサポートする代替実施形態において、より長いかまたは短いビットストリームを受信してもよい）のシリアルストリームを受信し、かつコアアクセス経路１４０内における４、８または１６のコアアクセス信号線のそれぞれのセットへと駆動される、４ビット、８ビットまたは１６ビット幅の対応するデータ値（本明細書ではデータフレームと呼ばれる）にビットを組み立てる。フレーミング制御論理３６９は、データフレームがコアアクセス信号線上に駆動される時間を制御し、プリフェッチモード（ＰＭ）およびサブプリフェッチアドレス（ＳＰＡ）は、フレーミング論理３６９内における、ロード−シフト−ホールド信号（ＬＳＨ）およびデータ選択信号（ＤＳ）の生成を介して、書き込みデータバッファ３６３内のどの記憶素子が着信書き込みデータビットをロードされるか、およびどのコアアクセス信号線が所与のデータフレームのビットで駆動されるかを選択するために用いられる。より具体的には、プリフェッチモード信号が×１６プリフェッチモードを指示する場合には、書き込みデータバッファ３６３の各非シリアルバッファ３７１内の全ての記憶素子は、１６ビットのデータフレームのビットをロードされ、次に、１６のコアアクセス信号線の対応するセット上に駆動され、このようにして、２５６ビットの書き込みデータ値をコアアクセス信号経路に供給する。×８プリフェッチモードが選択された場合には、各非シリアルバッファ３７１内の記憶素子の半分が、８ビットのデータフレームのビットをロードされ、次に、サブプリフェッチアドレスＳＰＡの最上位ビットに従って、８つのコアアクセス信号線の２つのセット（すなわち、非シリアルバッファ３７１に対応する１６のコアアクセス信号線のセット内の）の１つを駆動する（すなわち、この１つに切り替え可能に接続される）ために用いられる。×４プリフェッチモードが選択された場合には、各非シリアルバッファ３７１内の記憶素子の４分の１が、４ビットのデータフレームのビットをロードされ、次に、２ビットのサブプリフェッチアドレスＳＰＡに従って、４つのコアアクセス信号線の４つのセットの１つを駆動するために用いられる。上述のように、書き込みマスキング情報はまた、データインタフェースを介して受信してもよく、書き込みマスキングビットは、着信データのどのバイト（または他のデータセグメント）が、メモリコアに書き込まれるべきかを示す。かかる実施形態において、非シリアルバッファ３７１は、書き込みマスキングビットおよび選択されたプリフェッチモードの両方に応じて、コアアクセス線を選択的に駆動してもよい。
【００３１】
図１１は、モード選択可能データ転送速度およびデータアクセスタイミングと同様にスケールプリフェッチモードをサポートする回路を有するメモリ装置３７５の実施形態を示す。図示の特定の実施形態において、メモリ装置３７５は、８つの別々にアクセス可能なＤＲＡＭ記憶バンク（Ｂ０−Ｂ８）を有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置であり、各記憶バンクは、対角をなすＡおよびＢサブバンクに分割される。偶数記憶バンク（Ｂ０、Ｂ２、Ｂ４、Ｂ６）は、中央データ入力／出力（Ｉ／Ｏ）インタフェース３７７を中心に奇数記憶バンク（Ｂ１、Ｂ３、Ｂ５、Ｂ７）に対向して配置され、このようにして、４つのサブバンク象限３７６ＡＥＶＥＮ、３７６ＢＥＶＥＮ、３７６ＡＯＤＤおよび３７６ＢＯＤＤを形成する。各サブバンク象限３７６は、コアアクセス信号線のそれぞれのセット１７０ＡＥＶＥＮ、１７０ＢＥＶＥＮ、１７０ＡＯＤＤおよび１７０ＢＯＤＤを介して、それぞれのデータパイプ３８１ＡＥＶＥＮ、３８１ＢＥＶＥＮ、３８１ＡＯＤＤおよび３８１ＢＯＤＤに結合される。図示の特定の実施形態において、データパイプ３８１のそれぞれには、８つのＩ／Ｏバッファ３８２のセットが含まれ、各Ｉ／Ｏバッファ３８２は、コアアクセス信号線１７０のそれぞれの１６線サブセットと、Ｉ／Ｏ回路バンク３８０Ａまたは３８０Ｂ内の対応するデータＩ／Ｏ回路（図１１に図示され、かつ本明細書では「ＤＱ」と呼ばれる）への１線接続部との間に結合される。したがって、各ＤＱは、奇数および偶数サブバンクによって共有され、かつ詳細図３７８で示すようなマルチプレクサ／デマルチプレクサ３７９を含んで、送信データソースまたは受信データ宛先として、対応する偶数および奇数Ｉ／Ｏバッファ間で選択してもよい。読み出しデータおよび他のアウトバウンドデータが、送信クロック信号（ｔＣｌｋ）の遷移に応じ、出力ドライバ１６５によって、Ｉ／Ｏノード１６６を介してメモリ装置３７５から出力されるのに対して、書き込みデータおよび他のインバウンドデータは、受信クロック信号（ｒＣｌｋ）の遷移に応じ、信号受信機３６５によって、Ｉ／Ｏノード１６６を介してメモリ装置内で受信される。送信および受信クロック信号、またはそれらのどちらかは、ストローブ信号などの非周期的なタイミング信号であってもよく、外部ソースから供給するかまたは外部的に供給されたタイミング信号から導き出してもよい。さらに、一実施形態において、送信および受信クロック信号は、互いにおよび／または外部的に供給されたクロック信号と位相調整されて（かつ同じクロック信号であるか、または位相調整を確立するためにクロックツリー回路によって生成してもよい）、単一クロック領域がメモリ装置内に適用されるようにする。
【００３２】
さらに図１１を参照すると、別個の列デコーダ回路（ＣＤＡＥＶＥＮ、ＣＤＢＥＶＥＮ、ＣＤＡＯＤＤおよびＣＤＢＯＤＤ）ならびに行デコーダ回路（ＲＤＡＥＶＥＮ、ＲＤＢＥＶＥＮ、ＲＤＡＯＤＤおよびＲＤＢＯＤＤ）が、サブバンク象限３７６のそれぞれのために用いられる。一実施形態において、偶数バンク行デコーダ回路ＲＤＡＥＶＥＮおよびＲＤＢＥＶＥＮは、要求コントローラから同じ着信アドレスおよび制御信号を受信するように結合され、偶数バンク列デコーダ回路ＣＤＡＥＶＥＮおよびＣＤＢＥＶＥＮは、同様に、同じ着信アドレスおよび制御信号（図１１には示さず）を受信するように結合され、その結果、偶数バンクデコーダ回路は、ロックステップにおいて動作して、偶数記憶バンクの両方のサブバンクへの同時アクセスを可能にする。奇数バンクデコーダ回路もまた、要求コントローラから同じ着信アドレスおよび制御信号を受信するように結合され、このようにして、ロックステップにおいて動作して、奇数記憶バンクの両方のサブバンクへの同時アクセスを可能にしてもよい。代替実施形態において、列デコーダ回路のそれぞれおよび行デコーダ回路のそれぞれは、独立に動作して、各サブバンク象限３７６への独立したアクセスを可能にしてもよい。
【００３３】
明確には示していないが、偶数バンクおよび奇数バンク行デコーダ回路は、要求論理からバンクアドレスおよび行アドレス値を受信するように結合され、このようにして、この各デコーダ回路は、ワード線１３４ＡＥＶＥＮ、１３４ＢＥＶＥＮ、１３４ＡＯＤＤおよび１３４ＢＯＤＤのそれぞれのセット内における１つのアドレス選択されたワード線を活性化して、対応するサブバンク象限３７６のアドレス選択されたバンクおよび行における行活性化およびプリチャージ動作を実行する。偶数バンクおよび奇数バンク列デコーダ回路は、バンクアドレスおよび列アドレス値を受信するように、したがって、列多重化信号１３６ＡＥＶＥＮ、１３６ＢＥＶＥＮ、１３６ＡＯＤＤおよび１３６ＢＯＤＤを供給するように結合されて、アドレス選択されたバンク内におけるセンスアンプのアドレス選択された列を、対応するサブバンク象限３７６用のコアアクセス信号線１７０に結合する。上記の実施形態におけるように、プリフェッチモード値は、メモリ装置３７５の構成回路（例えばモードレジスタ）内でプログラムするか、さもなければメモリ装置に供給して、センスアンプのアドレス選択された列からデータを受信するかまたはそこへデータを送出するための用いられる列アクセス信号線１７０の数を制御し、かつ読み出しデータまたは書き込みデータをロードされる、Ｉ／Ｏバッファ３８２内における記憶素子の数を制御してもよい。
【００３４】
メモリ装置３７５内の記憶バンクおよび構成サブバンクの組織化を考えると、偶数および奇数記憶バンクが、Ｉ／Ｏ回路バンク３８０Ａおよび３８０Ｂに並列に結合されていることが分かる。一実施形態において、並列に結合された偶数および奇数記憶バンクによって形成された別個のアクセス経路を利用して、本明細書ではマイクロスレッドモードと呼ばれる動作モードにおいてデータ転送粒度の低減を達成する。より具体的には、本明細書では単一スレッドモード（または単一スレッドモード）と呼ばれる第１の動作モードにおいて、奇数記憶バンクまたは偶数記憶バンクのどちらかが、本明細書ではＴＣＣ期間と呼ばれる列アクセスサイクルの全期間にわたってアクセスされる。対照的に、マイクロスレッドモードでは、ＴＣＣ期間は、奇数および偶数記憶バンクへのアクセス間で分割されて、一リソース（奇数または偶数記憶バンク）が、ＴＣＣ期間の第１の部分中にアクセスされ、別のリソース（偶数または奇数記憶バンク）が、ＴＣＣ期間の第２の部分中にアクセスされる。別のマイクロスレッドモードにおいて、サブバンク象限は、互いに独立してアクセスされ、ＴＣＣ期間のそれぞれの部分においてアクセス可能な４つの別個のメモリリソースを提供する。ＴＣＣ期間は、独立してアクセス可能な（例えば、独立してアドレス指定可能な）追加メモリリソースが提供されるように、さらに細分してもよい。
【００３５】
一実施形態において、メモリ装置３７５には、モード選択情報をロード（すなわちプログラム）可能な構成回路（例えば、揮発性または不揮発性モードレジスタ）が含まれるが、このモード選択情報には、ＴＣＣ期間ごとの最小クロックサイクル数（およびしたがって特定のＴＣＣ期間用のクロック周波数）を示すＴＣＣカウント値の形態におけるクロック対コア比と、ＴＣＣ期間ごとに実行される列アクセス動作数を示すスレッドモード値と、が含まれる。モード選択情報には、クロックサイクルごとに転送されるデータビット数を示すデータ速度指定子（代替として、データ速度は、設計によって固定してもよい）および／またはデータＩ／Ｏノードごとの列アクセス動作当たり、メモリ装置へ、もしくはそこから転送されるデータビット数を示すプリフェッチモード値をさらに含んでもよい。代替実施形態において、メモリ装置３７５内でプリフェッチモードを明示的にプログラムする代わりに、プリフェッチモードは、クロック対コア比（例えばＴＣＣカウント）、スレッドモードおよびデータ速度に従って、次のように確立してもよい。
ＰＭ＝（データ速度＊ＴＣＣカウント）／スレッドモード
したがって、ＴＣＣカウントが８（送信／受信クロック信号が、ＴＣＣ期間ごとに８回循環することを示す）に設定され、かつスレッドモードが１（すなわち、本明細書では単一スレッドモードと呼ばれる、ＴＣＣ期間ごとに１つの列アクセス動作）に設定されるダブルデータ速度装置において、プリフェッチモードは、列アクセス動作ごとにＤＱ当たり（２＊８）／１＝１６ビットに自動的に設定可能である。ＴＣＣカウントが８のままにされ、スレッドモードが２に変更された場合（すなわち、２つの列アクセス動作がＴＣＣ期間ごとに実行される第１のマイクロスレッドモード）には、プリフェッチモードは、列アクセス動作ごとにＤＱ当たり８ビットまで落ちる。さらに、ＴＣＣカウントが１６（すなわち、送信／受信クロック速度の倍増を示す）に増加され、スレッドモードが２に設定された場合には、プリフェッチモードは、列アクセス動作ごとにＤＱ当たり（２＊１６）／２＝１６ビットに自動的に設定可能である。他の実施形態において、スレッドモードは、４（例えば、個別のサブバンク象限が、それぞれの列アドレスでアクセスされる場合の）またはメモリ装置内に独立してアクセス可能なメモリリソースにサポートされる任意の他の数に増加してもよい。
【００３６】
図１２Ａ−１２Ｃは、図１１のメモリ装置３７５内における選択またはプログラム可能なメモリアクセスモードを示し、図１３Ａ−１３Ｃは、異なるメモリアクセスモードにおける対応する要求およびデータ転送動作を示す。単一スレッドでＴＣＣカウント＝８の上記の例を示す図１２Ａおよび１３Ａを最初に参照すると、データは、全ＴＣＣ期間にわたって単一メモリリソースＸ（例えば、肉太の信号経路３８５によって示されるように、この例では偶数記憶バンク）から各ＤＱに送出される。この動作モードは、図６の２２０で示すデータ送信シーケンス（すなわちＰＭ＝×１６）に対応し、各着信列要求（すなわち、図１３Ａに示すようなＣｏｌ  Ｒｅｑ  ｎ、Ｃｏｌ  Ｒｅｑ  ｎ＋１…）は、１６ビット読み出しデータバッファのセット（すなわち、図２に関連して示すような）へのフルプリフェッチロードと、ＴＣＣ期間ＴＣＣｎにわたる、対応する１６ビットデータ送信と、をもたらす。したがってメモリアクセス粒度（すなわち、列アクセス動作ごとにリトリーブまたは書き込まれるデータ量）は、ＤＱ当たり１６ビットであるか、または図１１の１６ＤＱの実施形態においては、合計３２バイトである。図１３Ａに示すように、ロードおよびシフト動作は、図６の×１６プリフェッチモード動作に関連して説明したように実行され、バッファロードは、各新しいＴＣＣ期間の最初に生じ、２つの送信クロックサイクル期間で間隔をあけられた３つのシフト動作が続く。
【００３７】
図１２Ｂおよび１３Ｂは、マイクロスレッドでＴＣＣカウント＝８の上記の例を示すが、データは、ＴＣＣ期間のそれぞれの半分の間に、２つの異なるメモリリソースＸおよびＹ（すなわち、破線の信号経路３８６Ｘおよび３８６Ｙによって示すような偶数および奇数記憶バンク）から各ＤＱに送出される。この動作モードにおいて、×８プリフェッチモードは、８ビットのデータが、列アクセス動作ごとにＩ／Ｏバッファ３８２にロードされるように確立される。しかしながら、図６の２３０で示す×８プリフェッチモードとは対照的に、信号経路の完全な帯域幅が、ＴＣＣ期間の後半において、交互するメモリリソースへのまたはそのリソースからのデータ送信ゆえに、読み出しまたは書き込みデータ転送によって消費される。図１３Ｂに示すように、列アクセス要求は、図１２Ａおよび１３Ａの単一スレッドモード例の２倍の頻度で供給され、列アクセス要求は、リソースＸおよびリソースＹに交互に（すなわち、ｃｏｌ  ｒｅｑＸ  ｎ、ｃｏｌ  ｒｅｑＹ  ｎ、ｃｏｌ  ｒｅｑＸ  ｎ＋１等）向けられる。図２の読み出しデータバッファの観点からすると、記憶素子１８１の半分は、各列読み出し要求に応じてロードされる（したがって、×８プリフェッチモードを確立する）が、しかしバッファロード動作は、図１３Ｂの３９１Ｘおよび３９１Ｙで示すように、ＴＣＣ期間ごとに２度実行され、それによって、外部信号リンクにおける全データ転送帯域幅を消費するために十分なデータリトリーブを保証する。図１０の非シリアルバッファ３７１内の記憶素子の半分が、同様に、列書き込み動作ごとにロードされる。図６に関連して論じた×８プリフェッチモードにおけるように、列アクセス線だけの半分だけが、所与の列アクセス動作中に読み出しまたは書き込みデータによって駆動される必要がある。全体として、動作のマイクロスレッドモードによって、データ経路の完全な帯域幅を、読み出しおよび書き込みデータ転送で消費することが可能になるが、しかしメモリアクセス粒度は、ＤＱ当たり８ビット、または図１１の１６ＤＱ実施形態においては、合計１６バイトに低減される。
【００３８】
図１２Ｃおよび１３Ｃは、マイクロスレッドでＴＣＣ＝１６の上記の例を示すが、データは、再び、ＴＣＣ期間のそれぞれの半分の間に、しかしより速い速度（図１２Ｂにおける同じ経路（３８６）に対して、図１２Ｃにおける信号経路３８７Ｘおよび３８７Ｙのより太い肉太によって示される）で、２つの異なるメモリリソースＸおよびＹから各ＤＱに送出される。この動作モードでは、フル×１６プリフェッチモードが、１６ビットのデータが、列アクセス動作ごとにＩ／Ｏバッファ３８２にロードされるように確立される。しかしながら、図６の２２０で示す×１６プリフェッチモードとは対照的に、マイクロスレッドメモリアクセスによって、信号経路におけるデータ転送速度は、メモリ装置の内部データ転送リソースの倍増を必要とせずに、２倍にすることが可能になる。図１３Ｃに示すように、列アクセス要求は、図１２Ａおよび１３Ａの単一スレッドモードの例より２倍の頻度で供給され、列アクセス要求は、リソースＸおよびＹに交互に（すなわち、ｃｏｌ  ｒｅｑＸ、ｃｏｌ  ｒｅｑＹ、ｃｏｌ  ｒｅｑＸ、ｃｏｌ  ｒｅｑＹ等）向けられる。図示の特定の実施形態において、要求信号速度は、データ転送速度に比例するように仮定されて（すなわち、要求信号速度もまた２倍にされる）、要求が、図１２Ａの期間の半分の長さの期間にわたって転送されるようにし、このようにして、相対的に同じ量の要求経路帯域幅を残す。また、フル×１６プリフェッチ動作、およびＤＱ当たりの対応する１６ビットデータ送信が、ＴＣＣ期間ごとに２度完了するので、ロード制御ステートマシン（例えば、図５に関連して説明したような）が状態から状態へ遷移する速度は２倍になる。したがって、ロード制御ステートマシンのクロック速度は、メモリ装置内でプログラムされたＴＣＣカウントによってか、または直接、送信／受信クロック信号（またはそれと周波数関係を有する信号）の周波数分割バージョンによって制御してもよい。
【００３９】
全体として、図１２Ｃおよび１３Ｃに示すマイクロスレッドモード動作によって、図１２Ａおよび１３Ａの動作モードに対して列アクセス粒度を増加させずに（すなわち、列アクセス粒度は、転送される正味データの倍増にもかかわらず、ＤＱ当たり１６ビットのままである）、増加した信号速度でデータ経路の完全な帯域幅を消費することが可能になる。前記の別の方法において、マイクロスレッドモードがない状態では、データ転送速度を２倍にすることは、完全なデータ経路帯域幅を消費するように列アクセス粒度を２倍にすること（すなわち、列アクセス粒度をＤＱ当たり３２ビットか、または図１１の実施形態において、合計６４バイトに増加すること）を必要とし、今度は、メモリ装置内におけるデータ転送リソースの対応する増加を必要とすることになろう。例えば、読み出しおよび書き込みデータバッファサイズならびにコアアクセス線の数は、２倍になろう。この結果は、より大きな列アクセス粒度から利益を得ない用途（例えば、比較的小さな、分散データアクセスが必要な場合）では、特に望ましくない。したがって、マイクロスレッド動作によって、メモリアクセス粒度の増加なしに、信号速度の増加および対応するメモリ帯域幅の増加が可能になる。
【００４０】
図１１に戻ると、クロック対コア比、スレッドモードおよびデータ速度に従ってプリフェッチモードを自動的に確立する代わりに、クロック対コア比（例えばＴＣＣカウント）、データ速度およびプリフェッチモードに従って、次のようにスレッドモード自体を自動的に確立してもよいことに留意されたい。
スレッドモード＝（データ速度＊ＴＣＣカウント）／ＰＭ
【００４１】
したがって、所与のデータ速度およびプリフェッチモード（これらのどちらかまたは両方は、プログラムするかまたは設計によって固定してもよい）を有するメモリ装置において、スレッドモードは、構成レジスタ内でプログラムされたＴＣＣカウント値によって確立してもよい。より具体的には、所与の記憶リソースに向けられた読み出しまたは書き込み動作を完了する全ＴＣＣ期間（例えば、アドレス指定されたリソースからプリフェッチされた送信データを要求される全ＴＣＣ期間）をほぼ必要とするように制限されたクロック周波数を、ＴＣＣカウント値が指定する場合には、メモリ装置内の要求論理は、単一スレッドモードで自動的に動作して、記憶アレイの任意のバンク、サブバンクまたは他のリソースへのランダムアクセスを可能にしてもよい。対照的に、データＩ／Ｏインタフェース３７７のピークデータ転送能力を満たすために単一スレッドモードでは不十分なクロック周波数を、ＴＣＣカウント値が指定する場合には、メモリ装置は、各ＴＣＣ期間において、複数の別個のリソース間で、プリフェッチ動作（またはデータ書き込み動作）がインターリーブされるマルチスレッドモードで自動的に動作し、かかる各リソースが、独立してアドレス指定されてもよい。ホストコントローラの観点からすると、メモリ装置内の単一スレッドモード動作をもたらす第１のＴＣＣカウント値でメモリ装置をプログラムした後で、メモリアクセス要求は、ＴＣＣ期間ごとに単一のメモリバンクまたは他の記憶リソースに、アドレス制限なしに向けられる。すなわち、ＴＣＣカウントが、マルチスレッド閾値未満である整数値Ｎでプログラムされた場合には、メモリ装置は、単一スレッドモードで動作して、クロック信号のＮサイクルのそれぞれの間に、データＩ／Ｏバッファ３８２とＩ／Ｏ信号インタフェース（すなわち、データＩ／Ｏ回路ＤＱ）との間で、各コントローラ供給アドレスに関連するデータを転送する。対照的に、メモリ装置内のマルチスレッド動作モードをもたらすＴＣＣカウント値でメモリ装置をプログラムした後で、メモリアクセス要求は、ＴＣＣ期間ごとに所与のリソースが一度だけアクセスされるという制約で、ＴＣＣ期間ごとに複数の独立してアクセス可能な記憶リソースに向けられる。例えば、ＴＣＣカウントが、マルチスレッド閾値を満たすかまたは超える整数値（Ｎ）でプログラムされた場合には、メモリ装置は、クロック信号のＸサイクル（Ｘ＜Ｎ）のそれぞれの間に、データＩ／Ｏバッファ３８２とデータＩ／Ｏ回路との間で、第１のアドレスに関連するデータを転送し、その後直ちに、クロック信号のＸサイクルにおける各追加セットの間に、データＩ／Ｏバッファ３８２とデータＩ／Ｏ回路との間で、１つまたは複数の追加アドレスに関連するデータを転送してもよい。Ｎ対Ｘの比率は、メモリ装置内に確立されるスレッドモードに対応する（例えば、Ｎ／Ｘ＝１は、１のスレッドモード（単一スレッドモード）に対応する。Ｎ／Ｘ＝２は、２のスレッドモードに対応する。Ｎ／Ｘ＝４は、４のスレッドモードに対応する、等である）。メモリコントローラは、例えば、シリアル・プレゼンス・ディテクト・メモリまたは他の特徴的な記憶装置内に記憶された情報から、メモリ装置のＴＣＣ期間（およびデータ速度および／またはプリフェッチサイズ）を取得または決定することによって、メモリ装置の異なるスレッドモードに対応するＴＣＣカウント値を決定してもよい。その後、メモリコントローラは、ＴＣＣカウント値（または所望のクロック対コア比を示す他の値）を、１つまたは複数の命令に関連するメモリ装置に送出して、ＴＣＣカウント値をメモリ装置の構成レジスタ（例えばモードレジスタ）内に記憶し、このようにして、そこにおいて所望のクロック対コア比を確立してもよい。別の代替実施形態において、プリフェッチモードまたはスレッドモードを自動的に確立する代わりに、クロック対コア比（例えばＴＣＣカウント値）は、メモリ装置内でプログラムされた（または設計によって固定された）スレッドモード、プリフェッチモードおよびデータ速度に従って、自動的に確立してもよい。また、ＴＣＣ期間ごとに送信または受信クロックサイクルのサイクル数を指定するものとしてＴＣＣカウント値を説明したが、代替として、ＴＣＣカウント値は、メモリ装置に供給されるかその内部で生成される基準クロック信号またはマスタクロック信号のサイクル数を指定してもよい。例えば、一実施形態において、マスタクロック信号は、外部ソース（例えばメモリコントローラ）からメモリ装置に供給され、かつメモリ装置内に統一クロック領域を確立するために用いられる。かかる実施形態において、別個のクロック信号および／またはストローブ信号は、メモリ装置とメモリコントローラの間で送信されて、データの送信および受信のタイミングをとってもよく、かかる信号は、マスタクロック信号と同じか、またはその倍数（分数倍を含む）である周波数（またはストローブ信号の場合におけるピークトグル速度）を有してもよい。
【００４２】
図１４は、プロセッサ４０１（または任意の他のメモリアクセスリクエスタ）と、選択可能プリフェッチモードおよびクロック対コア比をサポートするメモリサブシステム４０５と、を有するデータ処理システム４００の実施形態を示す。メモリサブシステム４０５には、１つまたは複数のメモリモジュール４２１ａ−４２１ｎに結合されたメモリコントローラ４０７が含まれ、各メモリモジュール４２１には、１つまたは複数のメモリ装置４２５ａ−４２５ｍ（例えば、ディスクリートＩＣデバイス）と、オプションとして、対応するメモリ装置４２５用の特性情報を供給するシリアル・プレゼンス・ディテクト４２７メモリ（ＳＰＤ）または他の不揮発性記憶装置と、が含まれる。一実施形態において、特性情報は、記憶容量、最大動作周波数および／または他のメモリ装置特性に加えて、対応するメモリ装置４２５のプリフェッチモード能力（例えば、メモリ装置４２５が、複数のプリフェッチモードおよびそれらのそれぞれのプリフェッチサイズを有すること、ならびに／または１つまたは複数の部分プリフェッチモードにおいてメモリ装置のコアサイクル時間を増加して、未使用のデータ経路帯域幅を回避してもよいこと）を示してもよい。特性情報は、メモリ装置にサポートされるＴＣＣカウント範囲と同様に、メモリ装置内で利用可能なスレッドモードをさらに示してもよい。この構成によって、メモリコントローラ４０７は、各メモリモジュール４２１用のＳＰＤ４２７（またはメモリモジュールセット用のＳＰＤもしくは同様の装置）から特性情報を読み出し、かつスケールプリフェッチモード、複数のスレッドモードおよび／または複数のＴＣＣカウント値をサポートするように、１つまたは複数のメモリモジュール４２１を識別してもよい。一実施形態において、メモリコントローラ４０７は、応用ニーズに従ってかまたは全てのメモリモジュール４２１にわたる均一な動作を確立するために、メモリ装置４２５（またはそのサブセット）内で、プリフェッチモード、スレッドモードおよび／またはＴＣＣカウント値をプログラムしてもよい。例えば、メモリモジュール４２１のセットに、スケールプリフェッチメモリモジュール（すなわち、これらのメモリモジュールは、スケールプリフェッチメモリ装置を有する）と、従来のメモリモジュールとのハイブリッドの組み合わせが含まれる場合には、メモリコントローラ４０７は、スケールプリフェッチメモリモジュールのメモリ装置４２５内で構成レジスタをプログラムして、メモリモジュール４２１のそれぞれの内のメモリ装置４２５にわたって均一なプリフェッチサイズを確立してもよい。同様に、メモリモジュール４２１のセットに、マイクロスレッドメモリモジュール（すなわち、メモリモジュールは、マイクロスレッド動作をサポートする構成メモリ装置を有する）と、従来のメモリモジュールとのハイブリッドの組み合わせが含まれる場合には、メモリコントローラ４０７は、マイクロスレッドメモリモジュールのメモリ装置４２５内で構成レジスタをプログラムして、メモリモジュール４２１のそれぞれの内で均一なクロック対コア比および／またはスレッドモードを確立してもよい。代替として、メモリコントローラ４０７（またはプロセッサ）は、プリフェッチモード拡張性および／またはマイクロスレッド能力に従って、メモリモジュール内でデータストレージを配分してもよい。例えば、プロセッサ４０１は、スケールプリフェッチ・マイクロスレッドメモリモジュール内の記憶を、より細かい粒度のデータプリフェッチおよび列アクセス粒度から利益を得られるグラフィックス用途または他のアプリケーションプログラムに割り当てるように、メモリコントローラ４０７に命令してもよい。
【００４３】
所与のメモリモジュール４２１内におけるプリフェッチモード選択、スレッドモード選択、またはクロック対コアタイミング選択に関して、メモリコントローラ４０７は、例えば、プロセッサ／リクエスタ４０１からの細かい粒度のメモリアクセス要求の閾値密度（すなわち、所与の期間内のかかるアクセス要求の閾値数もしくは全メモリアクセス要求の閾値パーセンテージ）の検出に応じてか、またはプロセッサ／リクエスタ４０１からのはっきりしたモードコマンドに応じて、様々なモード間で、メモリモジュール４２１、またはそこにおけるメモリ装置４２５のいずれかを動的に遷移させてもよい。
【００４４】
メモリコントローラ４０７内に、要求発生器４１３が、ホストインタフェース経路４０２（図示のような別個のデータおよび要求コンポーネント、または時分割経路を含んでもよい）を介して受信された、プロセッサ４０１からのアクセス要求に応じて、メモリ装置を構成し（プリフェッチモードをプログラムすることを含む）、ＳＰＤを読み出し、信号較正を実行し、動作をリフレッシュする等のメモリアクセス要求および動作要求を発生するために設けられる。データパイプ４０９が、メモリアクセスに関連する読み出しおよび書き込みデータ、ならびにまたは構成動作に関連するデータをバッファするために設けられる。図３および４に関連して上記したメモリ装置の信号インタフェースに対応する信号経路４０８を用いて、メモリアクセス要求および関連する構成情報をメモリモジュール４２１に送信し、かつメモリアクセス要求に関連する書き込みおよび読み出しデータを送信および受信する。信号経路４０８には、１つまたは複数のクロックおよび／またはストローブ信号線を含んで、メモリ装置４２５および／またはメモリコントローラ４０７内における信号受信のタイミングを取るためのタイミング信号（例えば、基準クロック信号またはマスタクロック信号）を伝達して、メモリ装置４２５内で同期動作を確立してもよい。代替として、クロック情報を、要求および／またはデータ送信に埋め込み（例えば、十分な遷移密度を保証するコーディングで）、メモリサブシステムの個別コンポーネント内で回復してもよい。例えば、一実施形態において、メモリ装置４２５のそれぞれには、経路４０８を介して送信された１つまたは複数の信号からクロック信号を回復するクロックリカバリ回路が含まれる。
【００４５】
メモリモジュール４２１を図１４に示すが、メモリ装置４２５（およびオプションとして関連または統合ＳＰＤ素子４２７）は、マザーボードに直接実装するか、またはメモリコントローラ４０７および／もしくはプロセッサ４０１と共にマルチチップモジュールに統合して、例えば、システムインパッケージ（ＳＩＰ）ＤＲＡＭシステムを形成してもよい。また、メモリ装置４２５（またはメモリモジュール）とメモリコントローラ４０７との間に結合されたデータ経路および要求経路（集合的に４０８）は、電子伝導経路、光学通路または無線信号チャネルを始めとして、事実上任意の信号チャネルを用いて実現してもよい。さらに、プロセッサ４０１、メモリコントローラ４０７および／または１つまたは複数のメモリ装置４２５は、代替実施形態において、単一の集積回路上で組み合わせてもよい。
【００４６】
本明細書に開示する様々な回路は、それらの挙動、レジスタ転送、論理コンポーネント、トランジスタ、レイアウト配置および／または他の特性に関して、コンピュータ支援設計ツール（ＣＡＤツール）を用いて記載され、かつ様々なコンピュータ可読媒体に具体化されるデータおよび／または命令として表現（または象徴）され得ることに留意されたい。かかる回路表現を実現可能なファイルおよび他のオブジェクトのフォーマットには、限定するわけではないが、Ｃ、ＶｅｒｉｌｏｇおよびＨＬＤＬなどの行動言語をサポートするフォーマット、ＲＴＬのようなレジスタレベルの記述言語をサポートするフォーマット、およびＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳ言語などのジオメトリ記述言語をサポートするフォーマット、ならびに任意の他の適切なフォーマットおよび言語が含まれる。かかるフォーマットされたデータおよび／または命令を具体化できるコンピュータ可読媒体には、限定するわけではないが、様々な形態における不揮発性記憶媒体（例えば、光、磁気または半導体記憶媒体）と、無線、光、もしくは有線信号媒体またはそれらの任意の組み合わせを通して、かかるフォーマットされたデータおよび／または命令を転送するために利用できる搬送波と、が含まれる。搬送波による、かかるフォーマットされたデータおよび／または命令の転送例には、限定するわけではないが、１つまたは複数のデータ転送プロトコル（例えば、ＨＴＴＰ、ＦＴＰ、ＳＭＴＰ等）を介し、インターネットおよび／または他のコンピュータネットワークを通じた転送（アップロード、ダウンロード、電子メール等）が含まれる。
【００４７】
上記回路のかかるデータおよび／または命令ベース表現は、１つまたは複数のコンピュータ可読媒体を介してコンピュータシステム内で受信された場合に、限定するわけではないが、ネットリスト生成プログラム、配置配線（ｐｌａｃｅ  ａｎｄ  ｒｏｕｔｅ）プログラム等を始めとする１つまたは複数の他のコンピュータプログラムの実行と共にコンピュータシステム内の処理要素（例えば、１つまたは複数のプロセッサ）によって処理して、かかる回路の物理的表示の表現またはイメージを生成してもよい。その後、かかる表現またはイメージは、例えば、装置組み立てプロセスにおいて回路の様々なコンポーネントを形成するために用いられる１つまたは複数のマスクの生成を可能にすることによって、装置組み立てにおいて用いてもよい。
【００４８】
前述の説明および添付の図面において、特定の用語および図面符号が、本発明の完全な理解を提供するために示された。いくつかの例において、用語および符号は、本発明を実行するためには必要でない詳細情報の意味を含んでいる場合がある。例えば、回路素子または回路ブロック間の配線は、多導体または単一導体信号線として図示または説明してもよい。多導体信号線のそれぞれは、代替として、単一導体信号線であってもよく、単一導体信号線のそれぞれは、代替として、多導体信号線であってもよい。シングルエンドとして図示または説明された信号および信号経路はまた、差動であってもよく、逆も同様である。同様に、アクティブハイまたはアクティブロー論理レベルを有するように説明または図示された信号は、代替実施形態では反対の論理レベルを有してもよい。別の例として、金属酸化膜半導体（ＭＯＳ）トランジスタを含むように説明または図示された回路は、代替として、バイポーラの技術、または信号に制御される電流フローを達成可能な任意の他の技術を用いて実現してもよい。用語に関して、信号がローもしくはハイ論理状態に駆動されて（またはハイ論理状態に充電されるかロー論理状態に放電されて）特定の状態を示すときに、信号は、「アサート」されると言われる。反対に、信号が、アサート状態（ハイもしくはロー論理状態、または信号駆動回路がオープンドレインもしくはオープンコレクタ状態などのハイインピーダンス状態に遷移された場合に生じる可能性があるフローテイング状態を含む）以外の状態に駆動されることを示すために、信号は、「デアサート」されると言われる。信号駆動回路が、信号駆動および信号受信回路間に結合された信号線において信号をアサート（または、文脈によって明示的に述べられるかまたは示された場合にはデアサート）する場合に、信号駆動回路は、信号を信号受信回路に「出力する」と言われる。信号線は、信号が信号線においてアサートされる場合に、「活性化」されると言われ、信号がデアサートされる場合に、「非活性化」されると言われる。さらに、信号名に付された接頭符号「／」は、信号がアクティブロー信号であることを示す（すなわち、アサート状態は論理ロー状態である）。信号名の上方の線（例えば、
【数１】
2009529754.tif 000003
）もまた、アクティブロー信号を示すために用いられる。用語「結合される（された）」は、直接接続と同様に、１つまたは複数の介在する回路または構造を通した接続を表すために用いられる。用語「例示的な」は、優位または要件ではなく、例を表すために用いられる。
【００４９】
本明細書に記載した主題の様々な態様が、以下の番号が付された条項において、限定することなく、あくまでも例として説明される。
１． 
記憶アレイと、
データ線を介して前記記憶アレイに結合された読み出しデータバッファであって、第１のプリフェッチモードにおいてロード信号のアサーションに応じて、全ての前記データ線で伝達されるデータを前記読み出しデータバッファにロードし、かつ第２のプリフェッチモードにおいて前記ロード信号のアサーションに応じて、前記データ線のアドレス選択されたサブセットで伝達されるデータを前記読み出しデータバッファにロードする制御論理を有する読み出しデータバッファと、
を含むメモリ装置。
２．
前記記憶アレイが、前記記憶アレイ内の選択された記憶セルからリトリーブされたデータを記憶するセンスアンプセットを含み、前記データ線が、前記読み出しデータバッファと前記センスアンプセットとの間に結合される、条項１に記載のメモリ装置。
３．
前記第１のプリフェッチモードにおいて、全ての前記データ線を、前記センスアンプセット内のそれぞれのセンスアンプに切り替え可能に接続し、かつ前記第２のプリフェッチモードにおいて、前記データ線の前記アドレス選択されたサブセットを、前記センスアンプセット内のそれぞれのセンスアンプに切り替え可能に接続する列デコード回路をさらに含む、条項２に記載のメモリ装置。
４．
前記列デコード回路が、前記データ線と前記センスアンプセットとの間に結合された多重化回路を含む、条項３に記載のメモリ装置。
５．
前記読み出しデータバッファが、読み出しデータを記憶する複数の記憶素子を含み、前記制御論理が、前記第２のプリフェッチモードにおいて、前記データ線の前記アドレス選択されたサブセットを、前記複数の記憶素子のサブセットに切り替え可能に接続するマルチプレクサ回路を含む、条項１に記載のメモリ装置。
６．
前記複数の記憶素子が、互いに結合されて先入れ先出し（ＦＩＦＯ）バッファを形成し、前記複数の記憶素子の前記サブセットが、前記ＦＩＦＯバッファの出力ノードを形成する記憶素子を含む、条項５に記載のメモリ装置。
７．
前記メモリ装置内で前記第１のプリフェッチモードまたは前記第２のプリフェッチモードのどちらかを確立する値を記憶するプログラム可能レジスタをさらに含む、条項１に記載のメモリ装置。
８．
記憶アレイと、
前記記憶アレイ内における記憶セルのアドレス選択された行からデータを受信するように結合されたセンスアンプバンクと、
複数のデータ線と、
第１のプリフェッチモードにおいて、全ての前記データ線を、前記センスアンプバンクに切り替え可能に接続し、かつ第２のプリフェッチモードにおいて、全ての前記データ線より少ないデータ線を、前記センスアンプバンクに切り替え可能に接続する列デコード回路と、
を含むメモリ装置。
９．
全ての前記データ線より少ないデータ線が、前記第２のプリフェッチモードにおいて、前記データ線の半分以下を含む、条項８に記載のメモリ装置。
１０．
前記列デコード回路が、サブプリフェッチアドレス情報を受信するように結合され、かつ前記サブプリフェッチアドレス情報に従って、前記データ線の複数の異なるサブセットの１つを、前記センスアンプバンクに切り替え可能に接続する論理回路を含む、条項８に記載のメモリ装置。
１１．
前記メモリ装置内で前記第１のプリフェッチモードまたは前記第２のプリフェッチモードのどちらかを確立する値を記憶するプログラム可能レジスタをさらに含む、条項８に記載のメモリ装置。
１２．
メモリコントローラと、
前記メモリコントローラに結合された信号経路と、
前記信号経路に結合されたメモリ装置であって、
記憶アレイと、
データ線を介して前記記憶アレイに結合された読み出しデータバッファであって、第１のプリフェッチモードにおいてロード信号のアサーションに応じて、全ての前記データ線で伝達されるデータを前記読み出しデータバッファにロードし、かつ第２のプリフェッチモードにおいて前記ロード信号のアサーションに応じて、前記データ線のアドレス選択されたサブセットで伝達されるデータを前記読み出しデータバッファにロードする制御論理を有する読み出しデータバッファと、を有するメモリ装置と、
を含むシステム。
１３．
前記メモリ装置が、前記メモリコントローラからの命令に応じてプリフェッチモード値を記憶するプログラム可能レジスタを含み、前記プリフェッチモード値が、前記メモリ装置内で、前記第１のプリフェッチモードまたは前記第２のプリフェッチモードのどちらかを確立する、条項１２に記載のシステム。
１４．
メモリコントローラと、
前記メモリコントローラに結合された信号経路と、
前記信号経路に結合されたメモリ装置であって、
記憶アレイと、
前記記憶アレイ内における記憶セルのアドレス選択された行からデータを受信するように結合されたセンスアンプバンクと、
複数のデータ線と、
前記第１のプリフェッチモードにおいて、全ての前記データ線を前記センスアンプバンクに切り替え可能に接続し、かつ第２のプリフェッチモードにおいて、全ての前記データ線より少ないデータ線を前記センスアンプバンクに切り替え可能に接続する列デコード回路と、を有するメモリ装置と、
を含むシステム。
１５．
前記メモリ装置が、前記メモリコントローラからの命令に応じてプリフェッチモード値を記憶するプログラム可能レジスタを含み、前記プリフェッチモード値が、前記メモリ装置内で前記第１のプリフェッチモードまたは前記第２のプリフェッチモードのどちらかを確立する、条項１４に記載のシステム。
１６．
メモリ装置内の動作方法であって、
記憶アレイからデータをリトリーブすることと、
プリフェッチモード信号が、第１のプリフェッチモードまたは第２のプリフェッチモードを示すかどうかにより、前記データの第１の部分または前記データの第２の部分のどちらかを読み出しデータバッファにロードすることであって、前記データの前記第２の部分が、前記データの前記第１の部分より小さいことと、
前記メモリ装置から前記読み出しデータバッファにロードされた前記データの前記部分を出力することと、
を含む動作方法。
１７．
前記データの前記第１の部分を前記読み出しデータバッファにロードすることが、前記データの前記第１の部分を含むセンスアンプと前記読み出しデータバッファ内の複数の記憶素子との間に信号経路を形成することを含み、前記データの前記第２の部分をロードすることが、前記センスアンプのアドレス選択されたサブセットと前記複数の記憶素子のサブセットとの間に信号経路を形成することを含む、条項１６に記載の方法。
１８．
前記読み出しデータバッファが、先入れ先出し（ＦＩＦＯ）バッファを形成するように互いに結合された複数の記憶素子を含み、前記読み出しデータバッファにロードされた前記データの前記部分を出力することが、前記プリフェッチモード信号が前記第１のプリフェッチモードを示した場合に、前記ＦＩＦＯバッファ内で第１の数のシフト動作を実行して前記データの前記部分を出力することと、前記プリフェッチモード信号が前記第２のプリフェッチモードを示した場合に、前記ＦＩＦＯバッファ内で前記第１の数より少ないシフト動作を実行して前記データの前記部分を出力することと、を含む、条項１６に記載の方法。
１９．
メモリ装置内の動作方法であって、
プリフェッチモード信号が第１の状態にあるかまたは第２の状態にあるかに従って、センスアンプバンクと読み出しデータバッファとの間で、複数のデータ線または前記複数のデータ線のサブセットのどちらかを切り替え可能に接続することと、
前記センスアンプバンクから前記読み出しデータバッファへ、これらの間に切り替え可能に接続された前記データ線を介して、データを転送することと、
を含む方法。
２０．
前記プリフェッチモード信号が第２の状態にある場合に、アドレス値に従って、前記複数のデータ線の第１のサブセットかまたは前記複数のデータ線の第２のサブセットのどちらかを、前記センスアンプバンクと前記読み出しデータバッファとの間に切り替え可能に接続することをさらに含む、条項１９に記載の方法。
２１．
集積回路メモリ装置の記述を含む情報を自身に具体化したコンピュータ可読媒体であって、前記情報が、
記憶アレイと、
前記記憶アレイに結合されたデータ線と、
前記データ線を介して前記記憶アレイに結合された読み出しデータバッファであって、第１のプリフェッチモードにおいてロード信号のアサーションに応じて、全ての前記データ線で伝達されるデータを前記読み出しデータバッファにロードし、かつ第２のプリフェッチモードにおいて前記ロード信号のアサーションに応じて、前記データ線のアドレス選択されたサブセットで伝達されるデータを前記読み出しデータバッファにロードする制御論理を有する読み出しデータバッファと、
の記述を含むコンピュータ可読媒体。
２２．
記憶アレイと、
前記記憶アレイに結合された読み出しデータバッファと、
前記記憶アレイからデータをリトリーブするための手段と、
プリフェッチモード信号が第１のプリフェッチモードまたは第２のプリフェッチモードを示すかどうかにより、前記データの第１の部分または前記データの第２の部分のどちらかを読み出しデータバッファにロードするための手段であって、前記データの前記第２の部分が、前記データの前記第１の部分より小さい手段と、
前記メモリ装置から前記読み出しデータバッファにロードされた前記データの前記部分を出力するための手段と、
を含むメモリ装置。
２３．
複数の記憶リソースを有するメモリコアと、
前記記憶リソースのいずれか１つに連続アクセスを行う間に生じることになる、クロック信号の最小サイクル数を示す第１の値を記憶する構成回路と、
を含むメモリ装置。
２４．
外部装置からの命令に応じて前記第１の値を前記構成回路内に記憶する要求論理回路をさらに含む、条項２３に記載のメモリ装置。
２５．
外部ソースから前記クロック信号を受信するクロック入力部をさらに含む、条項２３に記載のメモリ装置。
２６．
前記第１の値が所定値未満である場合には、前記クロック信号の前記示されたサイクル数によって組み立てられた各連続期間中に、前記記憶リソースの１つだけにアクセスし、かつ前記第１の値が前記所定値を超える場合には、前記クロック信号の前記示されたサイクル数によって組み立てられた各連続期間中に、２つ以上の前記記憶リソースにアクセスする要求論理回路をさらに含む、条項２３に記載のメモリ装置。
２７．
複数の記憶リソースを有する同期メモリ装置回路内の動作方法であって、
前記記憶リソースのいずれか１つに連続アクセスを行う間に生じることになる、クロック信号の最小サイクル数を示す第１の値を受信することと、
前記第１の値を、前記同期メモリ装置の構成回路内に記憶することと、
を含む方法。
２８．
前記第１の値と前記クロック信号の周期との積が、コアアクセス期間を定義し、前記記憶リソースのそれぞれが、コアアクセス期間ごとに１度だけアクセスされ得る、条項２７に記載の方法。
２９．
前記記憶リソースの任意の１つへの連続アクセス間に、前記クロック信号の少なくともＮサイクルが生じることになることを、前記第１の値が示し、前記方法が、
前記記憶リソースにおける第１の記憶リソース内の記憶位置を示す第１のアドレスを受信することと、
Ｎが閾値数未満である場合には、前記クロック信号のＮサイクルのそれぞれの間に、信号インタフェースと前記同期メモリ装置の記憶バッファとの間で、前記第１のアドレスに関連するデータを転送することと、
をさらに含む、条項２７に記載の方法。
３０．
前記記憶リソースにおける第２の記憶リソース内の記憶位置を示す第２のアドレスを受信することと、
Ｎが前記閾値数を超えるかまたは等しい場合には、前記クロック信号のＸサイクルのそれぞれの間に、前記信号インタフェースと前記記憶バッファとの間で、前記第１のアドレスに関連する前記データを転送し、かつ前記クロック信号のＸサイクルのそれぞれの間に、前記信号インタフェースと前記記憶バッファとの間で、前記第２のアドレスに関連するデータを転送することであって、ＸがＮ未満であることと、
をさらに含む、条項２９に記載の方法。
３１．
Ｘが、Ｍで割られたＮと等しく、Ｍが、２以上の整数値である、条項３０に記載の方法。
３２．
前記第２のアドレスに関連するデータを転送することが、前記第１のアドレスに関連する前記データの転送直後、前記クロック信号のＸサイクルのシーケンス中に、前記第２のアドレスに関連する前記データを転送することを含む、条項３０に記載の方法。
３３．
複数の記憶リソースを有するメモリ装置の制御方法であって、
前記記憶リソースのいずれか１つに連続アクセスを行う間に生じることになる、クロック信号のサイクル数を示す第１の値を決定することと、
前記第１の値を前記メモリ装置に出力することと、
前記第１の値を前記メモリ装置の構成回路内に記憶するように前記メモリ装置に命じる命令を、前記メモリ装置に出力することと、
を含む方法。
３４．
前記第１の値が、前記記憶リソースのいずれか１つに連続アクセスを行う間に生じることになる、前記クロック信号のＮサイクルを示し、前記方法が、Ｎが閾値数未満である場合には、前記クロック信号のＮサイクルのそれぞれの間に、第１のアドレスに関連するデータを出力するように前記メモリ装置に命令することをさらに含む、条項３３に記載の方法。
３５．
Ｎが前記閾値数を超えるかまたは等しい場合には、前記クロック信号のＸサイクルのそれぞれの間に、前記第１のアドレスに関連するデータを出力するように、かつ前記クロック信号のＸサイクルのそれぞれの間に、第２のアドレスに関連するデータを出力するように前記メモリ装置に命令することであって、ＸがＮ未満であることをさらに含む、条項３４に記載の方法。
３６．
Ｘが、Ｍで割られたＮと等しく、Ｍが、２以上の整数値である、条項３５に記載の方法。
３７．
前記第２のアドレスに関連するデータを転送することが、前記第１のアドレスに関連する前記データの転送直後、前記クロック信号のＸサイクルのシーケンス中に、前記第２のアドレスに関連する前記データを転送することを含む、条項３５に記載の方法。
３８．
複数の記憶リソースと、前記記憶リソースのいずれか１つに連続アクセスを行う間に生じることになる、クロック信号の最小サイクル数を示す第１の値を記憶する構成回路と、を有するメモリ装置と、
前記第１の値を前記メモリ装置に出力し、かつ前記第１の値を前記構成回路内に記憶するように前記メモリ装置に命じる命令を前記メモリ装置に出力するメモリコントローラと、
を含む記憶システム。
３９．
複数の記憶リソースと、
構成回路と、
前記記憶リソースのいずれか１つに連続アクセスを行う間に生じることになる、クロック信号の最小サイクル数を示す第１の値を受信するための、および前記第１の値を前記構成回路に記憶するための手段と、
を含む同期メモリ装置。
４０．
集積回路メモリ装置の記述を含む情報を自身に具体化したコンピュータ可読媒体であって、前記情報が、
複数の記憶リソースを有するメモリコアと、
前記記憶リソースのいずれか１つに連続アクセスを行う間に生じることになる、クロック信号の最小サイクル数を示す第１の値を記憶する構成回路と、
の記述を含むコンピュータ可読媒体。
【００５０】
本発明を、その特定の実施形態に関連して説明したが、本発明のより広範な趣旨および範囲から逸脱せずに、様々な修正および変更を本発明になし得ることが明らかであろう。したがって、本明細書および図面は、限定的なものというよりもむしろ、例示的なものと考えるべきである。
【図面の簡単な説明】
【００５１】
図面の簡単な説明
【図１】フルプリフェッチモードおよび少なくとも１つの部分プリフェッチモードを含むスケールプリフェッチモードをサポートする回路を有するメモリ装置の実施形態を示す。
【図２】図１の読み出しデータパイプを実現するために使用可能な読み出しデータバッファの実施形態を示す。
【図３】図２のロード制御論理に供給される制御信号に応じて、図２のデータ選択マルチプレクサ内でなされる選択を示す。
【図４】図２のロード制御論理に供給される制御信号に応じて、図２のロード制御マルチプレクサ内でなされる選択を示す。
【図５】例えば、図１の要求論理内のステートマシン回路によって実現される例示的なロード制御状態図を示す。
【図６】異なるプリフェッチモード選択用の、図２のデータ経路インタフェースの入力／出力（Ｉ／Ｏ）ノードにおける例示的なデータ送信シーケンスを示す。
【図７Ａ−７Ｃ】未使用のデータ経路帯域幅を回避するために、異なるプリフェッチモード選択に応じてコアサイクル時間を調整可能なメモリ装置の代替実施形態内の動作を示す。
【図８】様々な記憶バンク内のセンスアンプをコアアクセス経路に選択的に結合するために、図１のメモリ装置で使用可能な列デコーダおよび列マルチプレクサの実施形態を示す。
【図９】図８のサブプリフェッチデコーダのそれぞれによって実行される例示的なデコード動作を示す。
【図１０】図１の書き込みデータパイプを実現するために使用可能な書き込みデータバッファの実施形態を示す。
【図１１】モード選択可能データ転送速度およびデータアクセスタイミングと同様にスケールプリフェッチモードをサポートする回路を有するメモリ装置の実施形態を示す。
【図１２Ａ−１２Ｃ】図１１に記載のメモリ装置内で選択またはプログラム可能なメモリアクセスモードを示す。
【図１３Ａ−１３Ｃ】図１２Ａ−１２Ｃの異なるメモリアクセスモードにおける要求およびデータ転送動作を示す。
【図１４】プロセッサ４０１と、スケールプリフェッチモードをサポートするメモリサブシステムとを有するデータ処理システムの実施形態を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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