(57)【要約】  この発明は平板表示装置に用いられるデコード回路に関し、特に回路の面積を低減することにより、従来技術に比べて小型化できる平板表示装置に関する。  映像データのうち少なくとも一つの最下位ビットのデータによって、複数の階調電圧のうち所定数の階調電圧を選択する第１のデコーダ；複数の選択信号によって、前記所定数の階調電圧のうち一つを選択し、出力端に出力する第２のデコーダ；および前記映像データのうち少なくとも１つの最上位ビットのデータによって、前記複数の選択信号を出力する第３のデコーダを含み、前記第１のデコーダに含まれている複数のＭＯＳＦＥＴの最小ゲート長は、前記第２のデコーダに含まれている複数のＭＯＳＦＥＴの最小ゲート長より短いデコード回路を提供する。
2009516865.tif 000002
【特許請求の範囲】
【請求項１】
映像データのうち少なくとも一つの最下位ビットのデータによって、複数の階調電圧のうち所定数の階調電圧を選択する第１のデコーダ；
複数の選択信号によって、前記所定数の階調電圧のうち一つを選択し、出力端に出力する第２のデコーダ；および
前記映像データのうち少なくとも１つの最上位ビットのデータによって、前記複数の選択信号を出力する第３のデコーダを含み、
前記第１のデコーダに含まれている複数のＭＯＳＦＥＴの最小ゲート長は、前記第２のデコーダに含まれている複数のＭＯＳＦＥＴの最小ゲート長より短いデコード回路。
【請求項２】
前記第２のデコーダに含まれている複数のＭＯＳＦＥＴの夫々のソースおよびドレインは、前記第１のデコーダおよび前記出力端に接続されている請求項１記載のデコード回路。
【請求項３】
映像データのうち少なくとも一つの最下位ビットのデータによって、複数の階調電圧のうち所定数の階調電圧を選択する第１のデコーダ；および
前記映像データのうち少なくとも１つの最上位ビットのデータによって、前記所定数の階調電圧のうち一つを選択し、出力端に出力する第２のデコーダを含み、
前記第１のデコーダに含まれている複数のＭＯＳＦＥＴの最小ゲート長は、前記第２のデコーダに含まれている複数のＭＯＳＦＥＴの最小ゲート長より短いデコード回路。
【請求項４】
前記第２のデコーダに含まれている複数のＭＯＳＦＥＴは、複数のグループで構成され、
前記複数のグループの夫々は、直列連結された複数のＭＯＳＦＥＴを含み、前記第１のデコーダおよび前記出力端に各々接続されている請求項３記載のデコード回路。
【請求項５】
前記第２のデコーダに含まれている複数のＭＯＳＦＥＴは、ツリー状の配列を有する請求項３記載のデコード回路。
【請求項６】
前記第１のデコーダに含まれている複数のＭＯＳＦＥＴには複数のボディ電圧が印加され、複数のＭＯＳＦＥＴのボディ電圧は、夫々のソースおよびドレインに印加される階調電圧に対応するレベルを有する請求項１または３記載のデコード回路。
【請求項７】
複数のスイング範囲を有する複数のゲート電圧が、前記第１のデコーダに含まれている複数のＭＯＳＦＥＴに印加され、第１のデコータに含まれている複数のＭＯＳＦＥＴのゲート電圧は、夫々のボディ電圧およびソースまたはドレインに印加される階調電圧に対応するスイング範囲を有する請求項６記載のデコード回路。
【請求項８】
前記第１のデコーダは複数のデコードグループを含み、
前記複数のデコードグループの夫々には、同一のボディ電圧が印加される複数のＭＯＳＦＥＴを含み、
前記複数のデコードグループのうち異なるデコードグループには、異なるボディ電圧が印加される請求項１または３記載のデコード回路。
【請求項９】
前記異なるデコードグループのうち、高い階調電圧が入力されるデコードグループに印加されるボディ電圧は、低い階調電圧が入力されるデコードグループに印加されるボディ電圧より高い請求項８記載のデコード回路。
【請求項１０】
前記複数のデコードグループのうちいずれかが複数のｎ−チャネルＭＯＳＦＥＴを含み、前記いずれかのデコードグループのボディ電圧のレベルは、前記いずれかのデコードグループに入力される階調電圧のうち最小電圧のレベルと同一である請求項８記載のデコード回路。
【請求項１１】
前記複数のデコードグループのうちいずれかが複数のｐ−チャネルＭＯＳＦＥＴを含み、前記いずれかのデコードグループのボディ電圧のレベルは、前記いずれかのデコードグループに入力される階調電圧のうち最大電圧のレベルと同一である請求項８記載のデコード回路。
【請求項１２】
前記複数のデコードグループのうちいずれかに含まれている複数のＭＯＳＦＥＴは、ツリー状の配列を有する請求項８記載のデコード回路。
【請求項１３】
前記複数のデコードグループのうちいずれかに入力される階調電圧の数は、その他のデコードグループに入力される階調電圧の数とは異なる請求項８記載のデコード回路。
【請求項１４】
前記第１のデコーダは複数のデコードグループを含み、
前記複数のデコードグループの夫々は、同一のハイレベルおよび同一のローレベルを有する複数のゲート電圧が印加される複数のＭＯＳＦＥＴを含み、
前記複数のデコードグループのうち異なるデコードグループには、異なるハイレベルおよび異なるローレベルを有するゲート電圧が印加される請求項１または３記載のデコード回路。
【請求項１５】
前記異なるデコードグループのうち、高い階調電圧が入力されるデコードグループのゲート電圧のハイレベルは、低い階調電圧が入力されるデコードグループのゲート電圧のハイレベルより高く、前記異なるデコードグループのうち、高い階調電圧が入力されるデコードグループのゲート電圧のローレベルは、低い階調電圧が入力されるデコードグループのゲート電圧のローレベルより高い請求項１４記載のデコード回路。
【請求項１６】
さらに、前記異なるデコードグループへ異なるハイレベルおよび異なるローレベルを有するゲート電圧を印加するための複数のレベルシフターを含む請求項１４記載のデコード回路。
【請求項１７】
前記複数のデコードグループのうち、最低の階調電圧が印加されるデコードグループにはｎ−チャネルＭＯＳＦＥＴが用いられ、その他のデコードグループにはｐ−チャネルＭＯＳＦＥＴが用いられる請求項１４記載のデコード回路。
【請求項１８】
前記第１のデコーダに含まれている複数のＭＯＳＦＥＴの最小ゲート長は、前記第２のデコーダに含まれている複数のＭＯＳＦＥＴの最小ゲート長の半分以下である請求項１または３記載のデコード回路。
【請求項１９】
複数の映像データによって、複数の階調電圧のうち一つを出力端に選択的に伝達する複数のデコード経路を含むデコード回路において、
前記複数のデコード経路のうち一つは、
一端に前記複数の階調電圧のうち一つが印加されかつ直列連結されている複数の低電圧用のＭＯＳＦＥＴ；および
前記複数の低電圧用のＭＯＳＦＥＴの他端と前記出力端との間に直列連結されている少なくとも一つの高電圧用のＭＯＳＦＥＴを含むことを特徴とするデコード回路。
【請求項２０】
前記複数の低電圧用のＭＯＳＦＥＴのボディ電圧は、前記少なくとも一つの高電圧用のＭＯＳＦＥＴのボディ電圧とは異なる請求項１９記載のデコード回路。
【請求項２１】
前記複数の低電圧用のＭＯＳＦＥＴのゲート電圧のハイレベルおよびローレベルの差は、前記少なくとも一つの高電圧用のＭＯＳＦＥＴのハイレベルおよびローレベルの差より小さい請求項１９記載のデコード回路。
【請求項２２】
前記複数の低電圧用のＭＯＳＦＥＴはウエルを有するＭＯＳＦＥＴである請求項１９記載のデコード回路。
【請求項２３】
前記低電圧用のＭＯＳＦＥＴと前記高電圧用のＭＯＳＦＥＴとは、最小ゲート長により区分され、前記低電圧用のＭＯＳＦＥＴの最小ゲート長は、前記高電圧用のＭＯＳＦＥＴの最小ゲート長より短い請求項１９記載のデコード回路。
【請求項２４】
前記低電圧用のＭＯＳＦＥＴの最小ゲート長は、前記高電圧用のＭＯＳＦＥＴの最小ゲート長の半分以下である請求項２３記載のデコード回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は平板表示装置に用いられるデコード回路に関し、特に回路面積を低減することにより、従来技術に比べて小型化できる平板表示装置に用いられるデコード回路に関する。
【背景技術】
【０００２】
近年、ノートパソコンおよび個人携帯通知装置のような携帯用電子装置が広く普及しており、それに伴い、デジタル家電機器および個人用コンピュータの需要が増加している。なお、かかる装置とユーザとの最終連結媒体である表示装置は、軽量化および低電力化の要求が高まっており、これにより既存のＣＲＴ(Cathode Ray Tube)の代わりに、ＬＣＤ(Liquid Crystal Display)、ＰＤＰ(Plasma Display Panel)、ＯＬＥＤ(Organic Light Emitting Display)のような平板表示装置(Flat Panel Dispaly、以下、ＦＰＤという)が一般化してきている。
【０００３】
かかるＦＰＤは、実質的に映像を表現するパネル、行駆動回路(row driving circuit)および列駆動回路(column driving circuit)を含む。このうち、列駆動回路は、ソース駆動回路またはデータ駆動回路とも呼ばれ、順に受信されたデジタル形態の映像データを、アナログ形態の映像データ、即ち、各ピクセルの輝度を決定する階調電圧に変換する。例えば、階調電圧が３２つであるＦＰＤの場合、５ビットのデータを用いて特定の一つの階調電圧を選択する。即ち、列駆動回路は、順に５ビットのデータの入力を受けて、３２つの電圧レベルのうち一つのレベルを有する電圧を選択して出力する。このために、列駆動回路は、５ビットのデータの入力を受けて、３２つの電圧レベルのうち一つのレベルを有する電圧を選択して出力するデコード回路を含む。
【０００４】
図１は従来技術によるデコード回路を示す図である。
図１を参照すれば、デコード回路は、階調電圧発生部(図示せず)から出力される３２つの電圧Ｖ１、Ｖ２、・・・、Ｖ３２のうち、映像データＤ１、Ｄ２、・・・、Ｄ５に対応する電圧を出力端(ＯＵＴ)に出力する。３２つの電圧Ｖ１、Ｖ２、・・・、Ｖ３２が入力される階調電圧端子の夫々は、直列連結された５つのｎ−チャネル金属酸化膜半導体電界効果トランジスタ(metal-oxide semiconductor field effect transistor、以下、ＭＯＳＦＥＴという)(ＭＮ)を介して出力端(ＯＵＴ)に連結されている。５つのＭＯＳＦＥＴ(ＭＮ)の夫々のゲートには、入力データＤ１、Ｄ２、・・・、Ｄ５および反転された入力データＤＢ１、ＤＢ２、・・・、ＤＢ５のうちいずれかが印加される。Ｖ１の電圧が入力される階調電圧端子に連結されたＭＯＳＦＥＴのゲートには、反転された入力データＤＢ１、ＤＢ２、ＤＢ３、ＤＢ４およびＤＢ５が印加されるため、‘０００００’に該当するデータが入力された場合にのみ、Ｖ１の電圧が出力端に伝達される。また、Ｖ２の電圧が入力される階調電圧端子に連結されたＭＯＳＦＥＴのゲートには、入力データＤ１、および反転された入力データＤＢ２、ＤＢ３、ＤＢ４およびＤＢ５が印加されるため、‘００００１’に該当するデータが入力された場合にのみ、Ｖ２の電圧が出力端に伝達される。同様に、Ｖ３２の電圧が入力される階調電圧端子に連結されたＭＯＳＦＥＴのゲートには、入力データＤ１、Ｄ２、Ｄ３、Ｄ４、およびＤ５が印加されるため、‘１１１１１’に該当するデータが入力された場合にのみ、Ｖ３２の電圧が出力端に伝達される。図１に示したデコード回路は、このような動作を行うことにより、３２つの電圧のうち一つを出力端(ＯＵＴ)に伝達する。
【０００５】
ところが、かかる従来技術によるデコード回路は、大面積を占めるという問題がある。デコード回路が大面積を占める理由は、多数のＭＯＳＦＥＴ(上記例の場合、‘３２＊５＝１６０’)が用いられているだけではなく、用いられる各ＭＯＳＦＥＴの面積が大きいためである。ＭＯＳＦＥＴの面積は、通常、用いられる電圧の変動幅が増加するほど大きくなる。例えば、上記例において、Ｖ１が０Ｖで、Ｖ３２が１６Ｖであれば、ＭＯＳＦＥＴは２umのデザインルール(design rule)に従って設計されるべきである。このように設計されたＭＯＳＦＥＴは、３Ｖのスイング幅を有するデジタル回路に用いられる０．３５umのデザインルールを有するＭＯＳＦＥＴに比べて数倍ないし数十倍の面積を有するため、デコード回路の面積を大きくする。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記問題を解決するためのもので、デコード回路に用いられるＭＯＳＦＥＴの面積を低減することにより、従来技術に比べて小型化できるデコード回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の第１の態様では、映像データのうち少なくとも一つの最下位ビットのデータによって、複数の階調電圧のうち所定数の階調電圧を選択する第１のデコーダ；複数の選択信号によって、前記所定数の階調電圧のうち一つを選択し、出力端に出力する第２のデコーダ；および前記映像データのうち少なくとも１つの最上位ビットのデータによって、前記複数の選択信号を出力する第３のデコーダを含み、前記第１のデコーダに含まれている複数のＭＯＳＦＥＴの最小ゲート長は、前記第２のデコーダに含まれている複数のＭＯＳＦＥＴの最小ゲート長より短いデコード回路を提供する。
【０００８】
また、本発明の第２の態様では、映像データのうち少なくとも一つの最下位ビットのデータによって、複数の階調電圧のうち所定数の階調電圧を選択する第１のデコーダ；および前記映像データのうち少なくとも１つの最上位ビットのデータによって、前記所定数の階調電圧のうち一つを選択し、出力端に出力する第２のデコーダを含み、前記第１のデコーダに含まれている複数のＭＯＳＦＥＴの最小ゲート長は、前記第２のデコーダに含まれている複数のＭＯＳＦＥＴの最小ゲート長より短いデコード回路を提供する。
【０００９】
また、本発明の第３の態様では、複数の映像データによって、複数の階調電圧のうち一つを出力端に選択的に伝達する複数のデコード経路を含むデコード回路において、前記複数のデコード経路のうち一つは、一端に前記複数の階調電圧のうち一つが印加されかつ直接連結されている複数の低電圧用のＭＯＳＦＥＴ；および前記複数の低電圧用のＭＯＳＦＥＴの他端と前記出力端との間に直列連結されている少なくとも一つの高電圧用のＭＯＳＦＥＴを含むことを特徴とするデコード回路を提供する。
【発明の効果】
【００１０】
上記発明によるデコード回路によれば、用いられるＭＯＳＦＥＴの面積を低減することにより、従来技術に比べて小型化することができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付する図面を参照しながら、本発明の望ましい実施形態について詳しく説明する。なお、以下の実施形態に多様な変更を加えることが可能であり、本発明の範囲は以下の実施形態には限定されない。以下の実施形態は、この発明が属する技術分野における通常の知識を有する者に、本発明をより明確に説明するためのものである。
【００１２】
(第１実施形態)
図２は、本発明の第１実施形態によるデコード回路を示している。図２のデコード回路は、５ビットの映像データＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５によって、複数の階調電圧Ｖ１〜Ｖ３２のうち一つを出力端(ＯＵＴ)に出力する。図２を参照すれば、デコード回路は、第１のデコーダ１００、第２のデコーダ２００および第３のデコーダ３００を含む。また、デコード回路はさらに、複数のレベルシフター(level shifter)ＬＳ１、ＬＳ２、・・・、ＬＳ８を含むことができる。
【００１３】
第１のデコーダ１００は、映像データのうち少なくとも１つの最下位ビットによって、複数の階調電圧のうち所定数の階調電圧を選択して出力する。本実施形態において、第１のデコーダ１００は、３つの最下位ビットのデータＤ１、Ｄ２、Ｄ３によって、３２つの階調電圧のうち８つの階調電圧を選択して出力する。第１のデコーダに含まれているＭＯＳＦＥＴ(ＭＬＮ、ＭＬＰ)は、高電圧用のＭＯＳＦＥＴ(ＭＨ)で構成された第２のデコーダ２００とは異なり、低電圧用のＭＯＳＦＥＴである。高電圧用のＭＯＳＦＥＴと低電圧用のＭＯＳＦＥＴとは、適用されるデザインルールが異なり、一般的に高電圧用のＭＯＳＦＥＴには、低電圧用のＭＯＳＦＥＴに比べて平均的に大きい値を有するデザインルールが適用される。高電圧用のＭＯＳＦＥＴのデザインルールと低電圧用のＭＯＳＦＥＴのデザインルールとは、最小ゲート長において明確な差を有する。高電圧用のＭＯＳＦＥＴは、パンチスルー効果(punch-through effect)、準パンチスルー効果(near punch-through effect)またはその他の付随効果を防止するために、低電圧用のＭＯＳＦＥＴに比べて長いゲート長を有する。第１のデコーダ１００に含まれているＭＯＳＦＥＴ(ＭＬＮ、ＭＬＰ)はゲート長が短いため、第１のデコーダ１００を含む本発明の実施形態によるデコード回路の面積は、従来技術によるデコード回路の面積より小さい。しかし、本発明の実施形態によるデコード回路は、さらにボディ電圧を印加するための電源線(図示せず)およびレベルシフターＬＳ１、ＬＳ２、・・・、ＬＳ７、ＬＳ８を含み、これによりデコード回路の面積が大きくなってしまう。よって、これを防止するために、第１のデコーダ１００に用いられるＭＯＳＦＥＴ(ＭＬＮ、ＭＬＰ)のゲート長は、第２のデコーダ２００に用いられるＭＯＳＦＥＴ(ＭＨ)のゲート長の半分以下であることが望ましい。
【００１４】
第１のデコーダ１００に低電圧用のＭＯＳＦＥＴを使用したにもかかわらず起こることのできる各種の付随効果を防止するためには、ＭＯＳＦＥＴ(ＭＬＮ、ＭＬＰ)のボディ電圧ＶＢ１、ＶＢ２、・・・、ＶＢ７、ＶＢ８が、ＭＯＳＦＥＴ(ＭＬＮ、ＭＬＰ)のソースおよびドレインに印加される階調電圧に対応するレベルを有するべきである。ここで、ボディ電圧とは、ウエル(well)を有するＭＯＳＦＥＴの場合には、ウエルに印加される電圧を意味し、ウエルを有しないＭＯＳＦＥＴの場合には、基板に印加される電圧を意味する。また、ＭＯＳＦＥＴ(ＭＬＮ、ＭＬＰ)のボディ電圧がＭＯＳＦＥＴ(ＭＬＮ、ＭＬＰ)のソースおよびドレインに印加される階調電圧に対応するレベルを有するとは、各種の付随効果が問題とならない程度にＭＯＳＦＥＴ(ＭＬＮ、ＭＬＰ)のボディ電圧がＭＯＳＦＥＴ(ＭＬＮ、ＭＬＰ)のソースおよびドレインに印加される階調電圧に近いレベルを有することを意味する。例えば、ボディとソースおよびドレインとの電圧差が３Ｖ以上であるとき、準パンチスルー効果が大きい問題になるとすれば、ボディ電圧は、ソースおよびドレインに印加される階調電圧との差が３Ｖ未満となる範囲内で決定されるべきである。また、ＭＯＳＦＥＴ(ＭＬＮ、ＭＬＰ)のゲート電圧のスイング範囲が各種の付随効果によって問題となる場合には、これを防止するために、ＭＯＳＦＥＴ(ＭＬＮ、ＭＬＰ)のゲート電圧が、ＭＯＳＦＥＴ(ＭＬＮ、ＭＬＰ)のソースまたはドレインに印加される階調電圧およびボディ電圧に対応するスイング範囲を有するべきである。
【００１５】
第１のデコーダ１００は、複数のＭＯＳＦＥＴ(ＭＬＮ、ＭＬＰ)で構成された複数のデコードグループＤＧ１、ＤＧ２、・・・、ＤＧ７、ＤＧ８を含む。夫々のデコードグループを構成する複数のＭＯＳＦＥＴには同一のボディ電圧が印加され、異なるデコードグループには異なるボディ電圧が印加される。第１のデコーダ１００に印加されるボディ電圧ＶＢ１、ＶＢ２、・・・、ＶＢ７、ＶＢ８の種類を低減することによってボディ電圧の生成および伝達に要する回路面積を低減するために、上記のように第１のデコーダ１００を複数のデコードグループに分類している。異なるデコードグループのうち、高い階調電圧が入力されるデコードグループに印加されるボディ電圧は、低い階調電圧が入力されるデコードグループに印加されるボディ電圧より高い。一般的に、ｎ−チャネルＭＯＳＦＥＴの場合には、ボディ電圧としてＭＯＳＦＥＴのソースおよびドレインに印加される電圧のうち最小電圧が用いられる。よって、ｎ−チャネルＭＯＳＦＥＴを用いる第１のデコードグループＤＧ１のボディ電圧は、第１のデコードグループＤＧ１に入力される階調電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４のうち最低電圧である第１の階調電圧Ｖ１と同一であることが好ましい。また、一般的に、ｐ−チャネルＭＯＳＦＥＴの場合には、ボディ電圧としてＭＯＳＦＥＴのソースおよびドレインに印加される電圧のうち最大電圧が用いられる。よって、ｐ−チャネルＭＯＳＦＥＴを用いる第２のデコードグループＤＧ２のボディ電圧は、第２のデコードグループＤＧ２に入力される階調電圧Ｖ５、Ｖ６、Ｖ７、Ｖ８のうち最高電圧である第８の階調電圧Ｖ８と同一であることが好ましい。このように、ボディ電圧として、デコードグループに入力される階調電圧のうち、最低または最高の階調電圧を用いると、ボディ電圧を別途生成する必要がない利点がある。例えば、第１のデコードグループＤＧ１に印加される第１ないし第４の階調電圧Ｖ１、Ｖ２、Ｖ３およびＶ４が夫々０Ｖ、０．５Ｖ、１Ｖおよび１．５Ｖであり、かつ第１のデコードグループＤＧ１がｎ−チャネルＭＯＳＦＥＴのときは、第１のデコードグループＤＧ１に印加されるボディ電圧ＶＢ１は、第１の階調電圧Ｖ１と同じ０Ｖであることができる。また、第２のデコードグループＤＧ２に印加される第５ないし第８の階調電圧Ｖ５、Ｖ６、Ｖ７およびＶ８が夫々２Ｖ、２．５Ｖ、３Ｖおよび３．５Ｖであり、かつ第２のデコードグループＤＧ２がｐ−チャネルＭＯＳＦＥＴのときには、第２のデコードグループＤＧ２に印加されるボディ電圧ＶＢ２は、第８の階調電圧Ｖ８と同じ３．５Ｖであることができる。また、第８のデコードグループＤＧ８に印加される第２９ないし第３２の階調電圧Ｖ２９、Ｖ３０、Ｖ３１およびＶ３２が夫々１４Ｖ、１４．５Ｖ、１５Ｖおよび１５．５Ｖであり、かつ第８のデコードグループＤＧ８がｐ−チャネルＭＯＳＦＥＴのときには、第８のデコードグループＤＧ８に印加されるボディ電圧ＶＢ８は、第３２の階調電圧Ｖ３２と同じ１５．５Ｖであることができる。
【００１６】
図から分かるように、第１のデコーダ１００に含まれている複数のデコードグループＤＧ１、ＤＧ２、・・・、ＤＧ７、ＤＧ８を構成する複数のＭＯＳＦＥＴには、同一のハイレベルおよび同一のローレベルを有する複数のゲート電圧が印加される。また、異なるデコードグループに印加されるゲート電圧のハイレベルおよびローレベルは互いに異なる。より具体的には、第１のデコードグループＤＧ１には、第１のレベルシフターＬＳ１から出力される４つのゲート電圧が印加される。これら４つのゲート電圧は、画像データのうち第１のデータＤ１および第２のデータＤ２と、これらの反転データＤＢ１、ＤＢ２とに対応する論理値を有する。また、これら４つのゲート電圧のハイレベルおよびローレベルはいずれも同一である。これに反して、第１のデコードグループＤＧ１に印加されるゲート電圧のハイレベルおよびローレベルと、第２のデコードグループＤＧ２に印加されるゲート電圧のハイレベルおよびローレベルとは互いに異なる。第１のデコーダ１００に含まれている複数のデコードグループＤＧ１、ＤＧ２、・・・、ＤＧ７、ＤＧ８のうち、高い階調電圧が入力されるデコードグループのゲート電圧のハイレベルは、低い階調電圧が入力されるデコードグループのゲート電圧のハイレベルより高く、前記複数のデコードグループのうち、高い階調電圧が入力されるデコードグループのゲート電圧のローレベルは、低い階調電圧が入力されるデコードグループのゲート電圧のローレベルより高い。例えば、第１のデコードグループＤＧ１に印加される階調電圧Ｖ１、Ｖ２、Ｖ３およびＶ４が０Ｖと１．５Ｖの間に位置し、第１のデコードグループＤＧ１がｎ−チャネルＭＯＳＦＥＴであるときには、第１のデコードグループＤＧ１に印加されるゲート電圧のハイレベルは２．５Ｖであり、ローレベルは０Ｖであることができる。ハイレベルのゲート電圧が印加されるとき、ｎ−チャネルＭＯＳＦＥＴ(ＭＬＮ)はオン状態となり、ローレベルのゲート電圧が印加されるとき、ｎ−チャネルＭＯＳＦＥＴ(ＭＬＮ)はオフ状態となる。また、第２のデコードグループＤＧ２に印加される階調電圧Ｖ５、Ｖ６、Ｖ７およびＶ８が２Ｖと３．５Ｖの間に位置し、第２のデコードグループＤＧ２がｐ−チャネルＭＯＳＦＥＴであるときには、第２のデコードグループＤＧ２に印加されるゲート電圧のハイレベルは３．５Ｖであり、ローレベルは１Ｖであることができる。ハイレベルのゲート電圧が印加されるとき、ｐ−チャネルＭＯＳＦＥＴ(ＭＬＰ)はオフ状態となり、ローレベルのゲート電圧が印加されるとき、ｐ−チャネルＭＯＳＦＥＴ(ＭＬＰ)はオン状態となる。同様に、第８のデコードグループＤＧ８に印加される階調電圧Ｖ２９、Ｖ３０、Ｖ３１およびＶ３２が１４Ｖと１５．５Ｖの間に位置し、第８のデコードグループＤＧ８がｐ−チャネルＭＯＳＦＥＴであるときは、第８のデコードグループＤＧ８に印加されるゲート電圧のハイレベルは１５．５Ｖであり、ローレベルは１３Ｖであることができる。図２において、第１のデコードグループＤＧ１はｎ−チャネルＭＯＳＦＥＴで構成され、その他のデコードグループＤＧ２、・・・、ＤＧ７、ＤＧ８はｐ−チャネルＭＯＳＦＥＴで構成されているが、すべてのデコー���グループＤＧ１、ＤＧ２、・・・、ＤＧ７、ＤＧ８が、ｎ−チャネルＭＯＳＦＥＴで構成されるか、あるいはｐ−チャネルＭＯＳＦＥＴで構成されてもよい。ただし、一般的にｐ−チャネルＭＯＳＦＥＴだけがウエルを使用しており、ｎ−チャネルＭＯＳＦＥＴにはウエルがなく、この場合、複数のｎ−チャネルＭＯＳＦＥＴに別途のボディ電圧を印加することができないため、ウエルがあるｐ−チャネルＭＯＳＦＥＴを使用することにより、より多様なボディ電圧を印加することができる。また、すべてのデコードグループがｐ−チャネルＭＯＳＦＥＴで構成されている場合、しきい電圧を考慮すれば、第１のデコードグループＤＧ１のローレベルのゲート電圧が第１の階調電圧(本実施形態では、０Ｖ)より低い場合にのみ(例えば、−１Ｖ)、ｐ−チャネルＭＯＳＦＥＴをオン状態とすることができる。したがって、このような場合には、第１のデコーダ１００に用いられるゲート電圧の範囲が−１Ｖ〜１５．５Ｖとなり、つまりすべてのデコードグループがｐ−チャネルＭＯＳＦＥＴである場合には、第１のデコーダ１００に用いられるゲート電圧の範囲が０Ｖ〜１５．５Ｖの範囲である図２の実施形態に比べて、ゲート電圧の範囲が大きいという問題がある。
【００１７】
第２のデコーダ２００は、第３のデコーダ３００から伝達される選択信号によって、第１のデコーダ１００から出力される階調電圧のうち一つを選択する。図において、第２のデコーダ２００は、第３のデコーダ３００から伝達される８ビットの選択信号によって、第１のデコーダ１００から出力される８つの階調電圧のうち一つを選択する。第２のデコーダ２００に含まれている複数のＭＯＳＦＥＴ(ＭＨ)の夫々は、前記第１のデコーダ１００および出力端(ＯＵＴ)の間に接続されている。なお、第２のデコーダ２００に含まれている複数のＭＯＳＦＥＴ(ＭＨ)は出力端(ＯＵＴ)に接続されているため、第１ないし第３２の階調電圧Ｖ１〜Ｖ３２のうちいずれかがＭＯＳＦＥＴ(ＭＨ)に印加されることができる。したがって、広い範囲の電圧に対して正常的に動作するためには、第２のデコーダ２００に含まれている複数のＭＯＳＦＥＴ(ＭＨ)が高電圧用のＭＯＳＦＥＴであるべきである。また、第２のデコーダ２００に含まれている複数のＭＯＳＦＥＴ(ＭＨ)は、図でのように、ｎ−チャネルＭＯＳＦＥＴであってもよく、ｐ−チャネルＭＯＳＦＥＴであってもよい。
【００１８】
第３のデコーダ３００は、映像データＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５のうち少なくとも１つの最上位ビットのデータによって、複数の選択信号を出力する。図において、第３のデコーダ３００は、映像データＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５のうち、第３ないし第５のデータＤ３、Ｄ４、Ｄ５にしたがって、８ビットの選択信号を出力している。図３に、第３のデコーダ３００に入力される第３ないし第５のデータＤ３、Ｄ４、Ｄ５と、８ビットの選択信号ＭＨ１、ＭＨ２、・・・、ＭＨ８との関係を示している。図３において、ＭＨ１は第１のデコードグループに接続されたＭＯＳＦＥＴ(ＭＨ)のゲートに印加される選択信号を意味し、ＭＨ８は第８のデコードグループに接続されたＭＯＳＦＥＴ(ＭＨ)のゲートに印加される選択信号を意味する。また、０はＭＯＳＦＥＴがオフ状態となるように選択信号を印加することを、１はＭＯＳＦＥＴがオン状態となるように選択信号を印加することを意味する。
【００１９】
複数のレベルシフターＬＳ１、ＬＳ２、・・・、ＬＳ８は、複数のデコードグループに異なるハイレベルおよび異なるローレベルを有するゲート電圧を印加する。
【００２０】
デコード回路において、夫々の階調電圧が入力された端子と出力端(ＯＵＴ)とを連結する経路をデコード経路(ＤＰ)という。本実施形態においては、合計３２個の階調電圧が入力されており、出力端(ＯＵＴ)は一つであるので、合計３２個のデコード経路が存在する。図では容易な説明のために、第２５の階調電圧Ｖ２５を出力端(ＯＵＴ)に伝達するデコード経路のみを示している。夫々のデコード経路(ＤＰ)に含まれている複数のＭＯＳＦＥＴのうち、階調電圧が印加される端子に直列連結された複数のＭＯＳＦＥＴは低電圧用のＭＯＳＦＥＴであり、出力端(ＯＵＴ)に連結されたＭＯＳＦＥＴは高電圧用のＭＯＳＦＥＴである。
【００２１】
(第２実施形態)
図４は本発明の第２実施形態によるデコード回路を示している。図４を参照すれば、デコード回路は第１のデコーダ１００および第２のデコーダ４００を含む。また、デコード回路は、さらに複数のレベルシフターＬＳ１、ＬＳ２、・・・、ＬＳ８、ＬＳ９を含むことができる。
【００２２】
第１のデコーダ１００は上記第１実施形態の第１のデコーダ１００と同様であるため、ここで詳しい説明は省略する。
【００２３】
第２のデコーダ４００は、映像データＤ１〜Ｄ５のうち少なくとも１つの最上位ビットのデータによって、第１のデコーダ１００から出力される階調電圧のうち一つを選択して出力端(ＯＵＴ)に出力する。本実施形態において、第２のデコーダ４００は、３つの上位ビットのデータＤ３、Ｄ４、Ｄ５によって、第１のデコーダ１００から出力される８つの階調電圧のうち一つを選択して出力端(ＯＵＴ)に出力する。図において、第２のデコーダ４００は合計２４個のＭＯＳＦＥＴ(ＭＨ)を含んでおり、３つのＭＯＳＦＥＴの単位で第１のデコーダ１００および出力端(ＯＵＴ)に直列に接続されている。第２のデコーダ４００に含まれている複数のＭＯＳＦＥＴ(ＭＨ)は、高電圧用のＭＯＳＦＥＴであるべきである。また、第２のデコーダ４００に含まれている複数のＭＯＳＦＥＴ(ＭＨ)は、図のように、ｎ−チャネルＭＯＳＦＥＴであってもよく、あるいはｐ−チャネルＭＯＳＦＥＴであってもよい。
【００２４】
第１〜第８のレベルシフターＬＳ１、ＬＳ２、・・・、ＬＳ８は、複数のデコードグループに異なるハイレベルおよび異なるローレベルを有するゲート電圧を印加する。第９のレベルシフターＬＳ９は、入力される第３ないし第５のデータＤ３、Ｄ４、Ｄ５およびこれらの反転された入力データＤＢ３、ＤＢ４、ＤＢ５によって、第２のデコーダ４００にゲート電圧を印加する。
【００２５】
(第３実施形態)
図５は、本発明の第３実施形態によるデコード回路を示している。第３実施形態によるデコード回路は、図４に示されている第２実施形態によるデコード回路と、第１のデコーダ１００´および第２のデコーダ４００´において異なり、その他の構成要素は同様である。図４とは異なり、図５に示された第１のデコーダ１００´に含まれている複数のデコードグループＤＧ１´、ＤＧ２´、・・・、ＤＧ７´、ＤＧ８´の夫々に含まれている複数のＭＯＳＦＥＴは、ツリー状の配列を有する。複数のＭＯＳＦＥＴがツリー状の配列を有するとき、上位ビットのデータが印加されるＭＯＳＦＥＴの数が減少するため、用いられるＭＯＳＦＥＴの数を低減することができる。図４に示した夫々のデコードグループＤＧ１、ＤＧ２、・・・、ＤＧ７、ＤＧ８には、８つのＭＯＳＦＥＴが用いられている反面、図５に示した夫々のデコードグループＤＧ１´、ＤＧ２´、・・・、ＤＧ７´、ＤＧ８´には６つのＭＯＳＦＥＴが用いられている。また、第２のデコーダ４００´に含まれている複数のＭＯＳＦＥＴも、ツリー状の配列を有する。図４に示した第２のデコーダ４００には２４つのＭＯＳＦＥＴが用いられる反面、図５に示した第２のデコーダ４００´には１４つのＭＯＳＦＥＴが用いられている。したがって、図５に示したデコード回路では、デコーダの数を低減することができる。
【００２６】
(第４実施形態)
図６は本発明の第４実施形態によるデコード回路を示している。図６を参照すれば、デコード回路は第１のデコーダ１００"、第２のデコーダ２００´および第３のデコーダ３００´を含む。デコード回路はさらに、複数のレベルシフターＬＳ１´、ＬＳ２´、・・・、ＬＳ８´を含むことができる。
【００２７】
図６に示したデコード回路は、ガンマ(gamma)補正または階調電圧と輝度の非線形的な関係などにより、映像データと階調電圧が非線形的な場合に用いられるデコード回路である。Ｖ１=０Ｖ、Ｖ２=１．５Ｖ、Ｖ３=２．５Ｖ、Ｖ４=３．２Ｖ、Ｖ５=３．９Ｖ、・・・、Ｖ２７=１４．２Ｖ、Ｖ２８=１４．５Ｖ、Ｖ２９=１４．８Ｖ、Ｖ３０=１５．１Ｖ、Ｖ３１=１５．４Ｖ、Ｖ３２=１５．７Ｖであり、２Ｖごとに一つのデコードグループに区分すれば、図のようにデコードグループＤＧ１"、ＤＧ２"、・・・、ＤＧ８"が形成される。
【００２８】
図７に、第３のデコーダ３００´に入力される第１〜第５のデータＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５と８ビットの選択信号ＭＨ１、ＭＨ２、・・・、ＭＨ８との関係が示されている。
【００２９】
本発明では、同一のボディ電圧が印加されるデコードグループには、同一のオンレベルおよびオフレベルを有するゲート電圧が印加されるとしているが、同一のボディ電圧が印加されるデコードグループ内に、異なるオンレベルおよびオフレベルを有するゲート電圧が印加されることもできる。また、同一のオンレベルおよびオフレベルを有するゲート電圧が印加されるデコードグループ内にも、複数のボディ電圧が印加されることができる。即ち、同一のボディ電圧が印加されるデコードグループの境界と、同一のオンレベルおよびオフレベルを有するゲート電圧が印加されるデコードグループの境界とが、必ず一致する必要はない。
【００３０】
本発明では、５ビットのデコード回路を中心として説明したが、本発明は５ビットだけではなく、６ビット、８ビットおよび１０ビットなどの多様なデコード回路にも適用することができる。
【００３１】
本発明の詳細な説明および請求範囲に記載のＭＯＳＦＥＴは、広い意味のＭＯＳＦＥＴであり、ゲート電極が必ず金属である必要はなく、伝導体であればよい。例えば、ゲート電極はポリシリコンであってもよい。また、ゲート電極と半導体の間に酸化膜が必ず位置する必要もなく、絶縁体が位置していればよい。
【図面の簡単な説明】
【００３２】
【図１】従来技術によるデコード回路を示す図である。
【図２】本発明の第１実施形態によるデコード回路を示す図である。
【図３】図２の第３のデコーダ３００に入力される第３〜第５のデータＤ３、Ｄ４、Ｄ５と８ビットの選択信号ＭＨ１、ＭＨ２、・・・、ＭＨ８との関係を示す図である。
【図４】本発明の第２実施形態によるデコード回路を示す図である。
【図５】本発明の第３実施形態によるデコード回路を示す図である。
【図６】本発明の第４実施形態によるデコード回路を示す図である。
【図７】図６の第３のデコーダ３００´に入力される第１〜第５のデータＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５と８ビットの選択信号ＭＨ１、ＭＨ２、・・・、ＭＨ８との関係を示す図である。
【符号の説明】
【００３３】
１００、１００´、１００"            第１のデコーダ
２００、２００´、４００、４００´   第２のデコーダ
３００、３００´    第３のデコーダ
ＬＳ１、ＬＳ１´    第１のレベルシフター
ＬＳ２、ＬＳ２´    第２のレベルシフター
ＬＳ３、ＬＳ３´    第３のレベルシフター
ＬＳ４、ＬＳ４´    第４のレベルシフター
ＬＳ５、ＬＳ５´    第５のレベルシフター
ＬＳ６、ＬＳ６´    第６のレベルシフター
ＬＳ７、ＬＳ７´    第７のレベルシフター
ＬＳ８、ＬＳ８´    第８のレベルシフター
ＬＳ９              第９のレベルシフター
ＤＧ１、ＤＧ１´、ＤＧ１"    第１のデコードグループ
ＤＧ２、ＤＧ２´、ＤＧ２"    第２のデコードグループ
ＤＧ３、ＤＧ３´、ＤＧ３"    第３のデコードグループ
ＤＧ４、ＤＧ４´、ＤＧ４"    第４のデコードグループ
ＤＧ５、ＤＧ５´、ＤＧ５"    第５のデコードグループ
ＤＧ６、ＤＧ６´、ＤＧ６"    第６のデコードグループ
ＤＧ７、ＤＧ７´、ＤＧ７"    第７のデコードグループ
ＤＧ８、ＤＧ８´、ＤＧ８"    第８のデコードグループ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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