(57)【要約】  データ処理装置内における電力消費を制御するためのデータ処理装置、バス論理回路及び方法が提供される。データ処理装置は、少なくとも１つが転送開始のための開始論理素子であり、少なくとも１つが転送受信のための受信論理素子である複数の論理素子を有する。開始論理素子から受信論理素子に転送の対象であるペイロード・データの送信を可能にするために前記開始論理素子と前記受信論理素子との間に通信路が設けられている。この通信路は、この通信路に沿って少なくとも１つの前記ペイロード・データを伝播させるための少なくとも１つのバッファ回路を内部に有している。更に、電力制御回路は、前記少なくとも１つのバッファ回路に関連していて、前記通信路上の前記ペイロード・データが有効か否かを示す制御信号に応答する。前記ペイロード・データが有効でないということを前記制御信号が示すときに、前記電力制御回路は、前記関連する少なくとも１つのバッファ回路に電力節約状態を開始させる。前記制御信号は、前記転送に関連した少なくとも１つの前置信号から得られる。これにより、データ処理装置内におけるバッファ回路の漏洩電流を減少するための特に効率的で融通性ある技術が提供されることが分かった。
2009542148.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つが転送開始のための開始論理素子であり、少なくとも１つが転送受信のための受信論理素子である複数の論理素子と、
開始論理素子を受信論理素子に接続する通信路であり、前記開始論理素子から前記受信論理素子に転送の対象であるペイロード・データを送る通信路であって、この通信路に沿って少なくとも１つの前記ペイロード・データを伝播させるための少なくとも１つのバッファ回路を内部に有する通信路と、
前記少なくとも１つのバッファ回路に関連した電力制御回路であって、前記通信路上の前記ペイロード・データが有効か否かを示す制御信号に応答し、前記ペイロード・データが有効でないということを前記制御信号が示すときに前記関連する少なくとも１つのバッファ回路に電力節約状態を開始させる電力制御回路とを有し、前記制御信号は、前記転送に関連した少なくとも１つの前置信号から得られることを特徴とするデータ処理装置。
【請求項２】
前記通信路は、この通信路に沿って直列配列の多数のバッファ回路を有し、前記制御信号は、各バッファ回路に関連して設けられたバッファ素子を備えた通路に沿って送られ、それにより、各バッファ回路が電力節約状態の開始時または終了時は、前記バッファ回路の内の他のものに関しては変化することを特徴とする請求項１記載のデータ処理装置。
【請求項３】
各前記バッファ素子は、これに関連するバッファ回路内に設けられていることを特徴とする請求項２に記載のデータ処理装置。
【請求項４】
別個の前記電力制御回路がバッファ回路ごとに設けられていることを特徴とする請求項のいずれかに記載のデータ処理装置。
【請求項５】
各前記バッファ素子は、これに関連する電力制御回路回路内に設けられていることを特徴とする請求項２に依存する時に請求項４に記載のデータ処理装置。
【請求項６】
前記制御信号は、前記ペイロード・データが有効な時に前記開始論理素子により有効にされる前記転送に関連し前置有効信号であることを特徴とする前記請求項のいずれかに記載のデータ処理装置。
【請求項７】
前記有効信号が有効にされると、前記開始論理素子は、前記受信論理素子からの信号の受信によりハンドシェイクが起きるまで前記有効信号を有効にし続けるよう動作可能である、請求項６に記載のデータ処理装置。
【請求項８】
前記受信論理素子が前記ペイロード・データを受信するために利用可能な時にこの受信論理素子からの信号がこの受信論理素子により有効にされる準備完了信号であり、この準備完了信号が一度有効にされると、前記ペイロード・データが受信されるまで無効にされないように前記受信論理素子が構成されており、前記有効信号が前記ペイロード・データが有効であることを示し、かつ、前記受信論理素子が前記ペイロード・データを受信するために利用可能であるということを前記準備完了信号が示す時に前記電力節約状態が終了されるだけとなるように前記電力制御回路により受信される有効信号は、前記準備完了信号により制限されることを特徴とする請求項７に記載のデータ処理装置。
【請求項９】
前記電力制御回路は、前記少なくとも一つのバッファ回路と、このバッファ回路への電源との間に配置された一つ以上のヘッダ・トランジスタを有することを特徴とする前記請求項のいずれかに記載のデータ処理装置。
【請求項１０】
前記データ処理装置は、パイプライン構造を有し、前記通信路は、単一クロックサイクルで前記ペイロード・データが通過可能なパイプライン段内に設けられており、前記制御信号は、関連するペイロード・データより前に１サイクル伝播され、それにより、前記少なくとも一つのバッファ回路は、前記ペイロード・データがこのバッファ回路に到達する時より前に前記電力節約状態を開始するかまたは終了することを特徴とする前記請求項のいずれかに記載のデータ処理装置。
【請求項１１】
前記制御信号が前記ペイロード・データが有効でないということを示す時に、前記電力制御回路は、少なくとも一つの別の制御信号に基づいて、前記関連する少なくとも一つのバッファ回路が開始する複数の利用可能な電力節約状態の一つを選択するように動作可能であることを特徴とする前記請求項のいずれかに記載のデータ処理装置。
【請求項１２】
前記電力制御回路は、無効信号が設定された時に前記電力制御状態を無効化する無効信号を受信するように更に動作可能であることを特徴とする請求項１１に記載のデータ処理装置。
【請求項１３】
前記電力制御回路は、並列配列の複数のトランジスタを有し、前記ペイロード・データが有効でないということを前記制御信号が示す時に、前記少なくとも一つの別の制御信号が設定されて前記トランジスタの一部がオンされ、それにより、前記バッファ回路が保持電力節約状態に置かれるということがなければ、前記トランジスタの全てはオフにされて前記バッファ回路を電源から切り離し、それにより、前記バッファ回路は、電力遮断電力節約状態に置かれることを特徴とする請求項１１または請求項１２に記載のデータ処理装置。
【請求項１４】
前記開始論理素子は、マスタ装置、スレイブ装置、または、マスタ装置とスレイブ装置との間を少なくとも前記ペイロード・データが転送中にこのペイロード・データを一時的に記憶するために使用される記憶素子であることを特徴とする前記請求項のいずれかに記載のデータ処理装置。
【請求項１５】
前記受信論理素子は、マスタ装置、スレイブ装置、または、マスタ装置とスレイブ装置との間を少なくとも前記ペイロード・データが転送中にこのペイロード・データを一時的に記憶するために使用される記憶素子であることを特徴とする前記請求項のいずれかに記載のデータ処理装置。
【請求項１６】
前記通信路は、前記複数の論理素子を相互接続するための複数の通路を提供するために使用される相互接続論理回路内に設けられているであることを特徴とする前記請求項のいずれかに記載のデータ処理装置。
【請求項１７】
少なくとも１つが転送開始のための開始論理素子であり、少なくとも１つが転送受信のための受信論理素子である複数の論理素子を相互接続してデータ転送を発生可能にするように動作可能なバス論理装置であって、
開始論理素子を受信論理素子に接続する通信路であって、前記開始論理素子から前記受信論理素子に転送の対象であるペイロード・データを送る通信路と、
この通信路に沿って少なくとも１つの前記ペイロード・データを伝播させるための前記通信路内の少なくとも１つのバッファ回路と、
前記少なくとも１つのバッファ回路に関連した電力制御回路であって、前記通信路上の前記ペイロード・データが有効か否かを示す制御信号に応答し、前記ペイロード・データが有効でないということを前記制御信号が示すときに前記関連する少なくとも１つのバッファ回路に電力節約状態を開始させる電力制御回路とを有し、前記制御信号は、前記転送に関連した少なくとも１つの前置信号から得られることを特徴とするデータ処理装置。
【請求項１８】
少なくとも１つが転送開始のための開始論理素子であり、少なくとも１つが転送受信のための受信論理素子である複数の論理素子を備えたデータ処理装置内における電力消費を制御する方法であって、
開始論理素子から受信論理素子に転送の対象であるペイロード・データを通信路を介して送るステップと、
この通信路に沿って少なくとも１つの前記ペイロード・データを伝播させるために前記通信路内に設けられた少なくとも１つのバッファ回路使用するステップと、
前記通信路上の前記ペイロード・データが有効か否かを示す制御信号に応答し、前記ペイロード・データが有効でないということを前記制御信号が示すときに前記関連する少なくとも１つのバッファ回路に電力節約状態を開始させるステップとを有し、前記制御信号は、前記転送に関連した少なくとも１つの前置信号から得られることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理装置における電力消費の制御技術に関する。
【背景技術】
【０００２】
通信路を介して互いに通信可能な論理素子を備えたデータ処理装置を提供することは公知である。これらの論理素子間の通信は、１つの論理素子（本明細書では開始論理素子と呼ぶ）から他の論理素子（本明細書では受信論理素子と呼ぶ）へ通信路を介して発することができる転送により生じる。しばしば、このデータ処理装置は、多数の論理素子を有するが、個々の論理素子は、特定の転送体に対しては開始論理素子として作用し、他の転送体に対しては受信論理素子として作用することができるものであってもよい。このようなデータ処理装置では、種々の論理素子間に必要な通信路を提供するバス論理装置を提供することは公知である。このバス論理装置の一例は、特定の開始論理素子と特定の受信論理素子との間に通信路を確立することができる多くの接続部を提供する相互接続回路である。
【０００３】
データ処理装置が複雑になればなるほど、このデータ処理装置内に提供される論理素子の数は増大し、これにより、バス論理装置の複雑さが増大する。一般的には、バス論理装置は、このバス論理装置に接続された種々の論理素子間で転送をルーティングするための多数の通路を提供するものであってもよく、このデータ処理装置を可能な限り小さく維持したいという一般的な要望のために、これらの通路を形成するためのデータ処理装置内に配置された物理的導体は、益々細くなりつつある。一般的には、これらの通路は、銅のような金属から作られるが、最近の設計では、個々の銅線は、これらの銅線に沿う抵抗が問題となるように非常に細くなっている。特に、抵抗と容量が増大するに従って、これらの通路に沿って信号が伝播するために要する時間は増大し、データ処理装置の性能を劣化させる。
【０００４】
この問題を克服しようとして、この通信路に沿う信号の伝播速度の増大を支援するために使用されるバッファ回路を個々の通信路に提供することは知られている。特に、このバッファ回路の使用によって、個々の通信路は、小さなセクションに分割されるが、バッファ回路は、この通信路に沿って一つのセクションから他のセクションに信号が伝播される時にこれらの信号を増幅するために使用される。結果として、通信路に沿う信号の伝播速度は改善される。
【０００５】
しかし、このバッファ回路の導入により、新しい問題が生じる。すなわち、バッファ回路内における漏洩電流、特に、バッファ回路を形成する個々のトランジスタ内における基板及びゲートの漏洩電流による電力消費の増大をもたらす。ある実施形態では、電力消費は非常に重大な問題であり、これらの実施形態で、この漏洩電流の影響を減少しようとすることは明らかに望ましいことである。
【０００６】
この漏洩電流を減少しようとするために多数の公知技術が開発されている。例えば、Yuh-Fang Tsai 他による論文「Leakage-Aware Interconnect for On-Chip Network」、Proceedings of the Design、Automation and Test in Europe Conference and Exhibition (Date 2005)、ページ２３０−２３１は、高閾値電圧トランジスタ及び公称閾値電圧トランジスタの混合体がバッファ装置を形成するために使用されるかなりの数の漏洩検出相互接続設計を記載しており、これにより、漏洩電流が少ないバッファ設計が生じている。漏洩電流を更に減少するために、この論文は、スタンバイ・モードでバッファ回路への入力を低電圧レベルまで落とす特定のスリープ信号の使用を記載しており、これにより漏洩電流は、更に減少されるということが分かった。
【０００７】
Saumil Shah 他による論文「A New Threshold Voltage Assignment Scheme for Runtime Leakage Reduction in On-Chip Repeaters」ICCD  2004、ページ１３８−１４３も（この論文では「レピータ」と呼ばれる）バッファ内の漏洩電力消費を減少するための混合になる閾値電圧トランジスタの使用を記載している。
【０００８】
Arkakiy Morgenshtein 他による論文「Low-Leakage Repeaters for NoC Interconnects」、ISCAS  2005 は、Network-on-Chip (NoC) 相互接続用のバッファ回路の一部の漏洩減少技術を記載している。また、このバッファ装置内のトランジスタの一部は、低閾値電圧を有し、他の一部は、高閾値電圧を有する混合の閾値電圧の設計を記載している。ここに記載された設計は、各バッファ回路に関連するヘッダ・スリープ・トランジスタ及びフッタ・スリープ・トランジスタを使用し（または、１つのバッファ回路から次のバッファ回路へ向かってヘッダ・スリープ・トランジスタとフッタ・スリープ・トランジスタが交互に配列）、そして、これらのトランジスタは、個々のバッファ回路をオンオフ可能にするクロック信号により駆動され、それによって漏洩電流を減少させている。
【０００９】
このような試みは、特定の種類のシステム、例えば、構成要素が規則的及び組織的な仕方で割付られ、クロック信号の通路がペイロード・データ通路に接近配置されているシステムでは、電力消費が節約できるけれども、この試みの有効性は、究極的にはクロック信号の分配及びこのクロック信号がシステムの特定のブロックに対してゲートできる粒度により制限される。例えば、バッファ回路は、実際には状態を保持せず、従って、クロックされる必要はない。結果として、多くのシステムでは適当なクロック信号は、バッファ回路に物理的に接近しては提供されず、レイアウト設計に対する大幅な適用性がこれらのバッファ回路へのクロック信号のルーティングを容易にするために要求されるであろうということは、極めてありそうなことである。更に、クロック信号がバッファ回路をオンオフさせるために使用されるとしたら、一般的にはクロック・バッファリングが更に必要となるであろう。更に、個々のクロック信号は、一般的には、システム内の構成要素の特定ブロックを制御するために使用されるので、システム内の特定通信をのみを制御するためにそのクロック信号を使用することはできないであろう。従って、比較的荒い粒度の制御のみが達成可能である。
【００１０】
従って、データ処理装置の通信路内に設けられたバッファ回路内の漏洩電流から生じる電力消費を減少する改良になる技術を提供することが望ましい。
【００１１】
第１の態様から見ると、本発明は、少なくとも１つが転送開始のための開始論理素子であり、少なくとも１つが転送受信のための受信論理素子である複数の論理素子と、開始論理素子を受信論理素子に接続する通信路であり、前記開始論理素子から前記受信論理素子に転送の対象であるペイロード・データを送る通信路であって、この通信路に沿って少なくとも１つの前記ペイロード・データを伝播させるための少なくとも１つのバッファ回路を内部に有する通信路と、前記少なくとも１つのバッファ回路に関連した電力制御回路であって、前記通信路上の前記ペイロード・データが有効か否かを示す制御信号に応答し、前記ペイロード・データが有効でないということを前記制御信号が示すときに前記関連する少なくとも１つのバッファ回路に電力節約状態を開始させる電力制御回路とを有し、前記制御信号は、前記転送に関連した少なくとも１つの前置信号から得られることを特徴とするデータ処理装置を提供する。
【００１２】
本発明によれば、転送に関連する少なくとも一つの前置（pre-existing）信号から得られる制御信号を受信する電力制御回路が設けられている。前置信号の使用により、電力制御回路用の別の専用制御信号を発生する必要は回避され、それにより、このような専用信号の発生および経路決めに関する複雑さが更に加わることは回避される。更に、使用される前置信号は、転送に関連するものであるので、その転送のペイロード・データが通過する通信路内で電力制御を達成するために特に使用することができる。特に、本発明によれば、ペイロード・データが有効でないということを制御信号が示す場合、電力制御回路によりその通信路における少なくとも１つのバッファ回路は電力節約状態に置かれることになる。
【００１３】
従って、転送に関連する前置信号から制御信号を得ることによって、微細な粒度の制御が達成される。これは、制御信号の値が通信路ごとに別々に特定できるからである。更に、使用された前置信号は、転送に関連しているので、一般的には転送の実際のペイロード・データに物理的に接近して経路決めされ、従って、経路決めの複雑さは、クロック信号のようなシステム全体にわたる信号を使用する場合と比較して減少される。クロック信号使用の別の欠点は、本発明により緩和されるが、クロック信号が電力制御のために仮に使用される場合にクロック信号のバッファリングが更に必要とされ、これにより、このクロック信号を更にバッファリングする論理回路から結果として生じる漏洩電力損失のために電力節約が一部打ち消されるということである。結果として、本発明の試みは、データ処理装置の広範な種々の設計で使用できるので、更に一層融通性があり効率的な試みとなる。
【００１４】
一実施例では、通信路は、この通信路に沿って直列配列された多くのバッファ回路を有しており、制御信号は、各バッファ回路に関連してその通信路の内部に設けられたバッファ素子を備えた通路に沿って送られ、それにより、各バッファ回路が電力節約状態に入るかまたはこれを終了する時間は、前記バッファ回路が変わると変化（stagger）する。このような試みは、電力節約状態を終了する時に特に有用である。それは、バッファ回路の各々がまさに同一時に電力節約状態を終了する場合に、もしその試みがなければ観察される可能性のあるパワーオン・サージを本質的に平準化するからである。
【００１５】
制御信号を緩和するために使用されるバッファ素子には、永久的にパワーを加えてもよい。しかし、或いは、各このバッファ素子は、関連するバッファ回路内に設けられてもよく、結果として、制御信号がペイロード・データが有効でないということを示す時に電力節約状態に置かれてもよい。このような試みにより、漏洩電流は、更に減少される。これは、さもなければ、バッファ素子内で見られる可能性ある漏洩電流が電力節約状態が開始される時に減少されるからである。電力節約状態が終了される時、バッファ回路の各々のターン・オン時間の変化（stagger）は、各バッファ素子を通る通路に沿って制御信号を伝播させる場合の遅延だけでなく電力節約状態を終了する時に各バッファ素子をオンさせるに要する時間のために更に拡がるからである。従って、電力節約状態を終了する時に漏洩電流の減少全体とターン・オンの速度との間で見つけられる妥協点に依存して、電力制御回路により電力節約状態を受けるバッファ回路内に制御信号バッファ素子を配置すべきか、または、その代わりに、このような電力節約状態にこれらのバッファ素子を置かずに、それらを永久的にオン状態に放置すべきであるかを決定することができる。
【００１６】
電力制御回路は、種々の方法で配置することができる。しかし、一実施例では、別個の電力制御回路は、バッファ回路ごとに設けられている。代表的な実施形態では、ペイロード・データを運ぶために使用される通信路は、多くのビット幅、例えば、３２ビット通信路であってもよく、この場合には、関連するバッファ回路は、一般的にはその通信路の幅にわたりビットごとに別個の物理的なバッファを有し、各このバッファは、一般的には多数のトランジスタを有している。結果として、関連するバッファ回路にパワーが与えられる時、電力制御回路内の論理回路は、バッファ回路内の個々のバッファ装置の全てに必要な電力を提供することができるように比較的大きくする必要がある。結果として、このような実施形態では、多数のバッファ回路の間で特定の電力制御回路を共有するよりもバッファ回路ごとに別個の電力制御回路を設けることが好ましいかもしれない。
【００１７】
一実施例では、各バッファ素子は、関連する電力制御回路内に設けられている。これらの実施例では、特定のバッファ回路と制御信号を緩和するために使用される関連のバッファ素子用の電力制御回路を有するセルを画定することができる。制御信号が、実際、転送に関連した特定の前置信号により直接提供される時、このような試みにより大きな融通性が与えられる。これは、設計のレイアウト段階において、前置信号が通信路に沿って送られる時にこの前置信号を緩和するために使用される標準的なバッファ素子を単に提供すべきか、またはその代わりに、そのバッファ素子を含むが更にその関連するバッファ回路用の電力節約状態の使用を容易にするために必要な電力制御回路を有する上記のセルの一つを使用すべきかを決定することができるからである。もし特定のバッファ回路用に電力節約状態を使用することが望まれるならば、新しいセルが使用され、そして、もし特定のバッファ回路の場合に電力節約が要求されないならば、標準的なバッファ素子を代わりに使用することができる。
【００１８】
制御信号は、種々の形態を取ってもよい。それは、例えば転送に関連した多数の前置信号から得てもよい。しかし、一実施例では、この制御信号は、ペイロード・データが有効な時に開始論理素子により有効とされる転送に関連した前置有効信号である。特定の一実施例では、この有効信号が一度有効にされると、開始論理素子は、受信論理素子からの信号の受信によりハンドシェイクが生じるまでこの有効信号を有効にし続けるように動作可能である。従って、これらの実施例で制御信号としての有効信号の使用は特に有益である。それは、この有効信号が有効にされたとき、通信路内の種々のバッファ回路は、転送が生じた後まで電力節約状態に戻される必要がないということを承知して安全、確実にスタガ方式で電力節約状態から脱することができるからである。
【００１９】
受信論理素子から受信される信号は、種々の形態を取り得る。一実施例では、受信論理素子からの信号は、受信論理素子がペイロード・データを受信するために利用される時にその受信論理素子により有効にされる準備完了信号であり、受信論理素子は、準備完了信号が一度有効にされると、ペイロード・データが受信されるまで無効にされないようにされており、有効信号がペイロード・データが有効であるということを示す時、及び準備完了信号がペイロード・データを受信するために受信論理素子が利用可能であるということを示す時にのみ電力節約状態が終了されるように、電力制御回路により受信される有効信号は、準備完了信号により制限される。従って、ペイロード・データが受信されるまで準備完了信号が有効であり続けるようにできるならば、このような準備完了信号により有効信号を制限すると電力節約状態を終了している時間量は減少される。
【００２０】
有効信号及び準備完了信号を使用する一つのバス・プロトコルは、英国ケンブリッジのARM 社により開発されたAXI（Advanced eXtensible Interface) プロトコルであり、このプロトコルは、開始論理素子が転送を開始することを望む時にこの開始論理素子が有効信号を発生し、かつ、準備完了信号が受信論理素子により有効にされる時に生じるハンドシェイクの完了までこの有効信号が安定状態に保持されることを要求する。ハンドシェイクの完了まで有効信号を安定状態に保持する要求が存在するが（この要求に従う有効信号は、時々「粘質有効信号」と呼びことにする）、準備完了信号は、この方法では制限されない。その代わり、一般的な場合には、準備完了信号は、受信論理素子の内部状態に依存して任意のクロックサイクル中に有効または無効にされてもよい。実際に一部の受信論理素子は、これらが準備完了信号を発生する前に有効信号が有効になるのを待つことさえしてもよい。
【００２１】
従って、電力節約状態を終了させる時間量を減少する上記の方法は、全ての状態において使用できるものでなくてもよい。しかし、一部の状況下では、特定の受信論理素子が一度準備完了信号を有効にすると、この特定の受信論理素子は、ペイロード・データを受信するまで準備完了信号を有効にさせ続けるようにこの特定の受信論理素子に対し制限を加えることができるものであってもよい（この特性を持つ準備完了信号は、「粘質」準備完了信号と今後呼ぶこともある）。実際、本願の出願人の所有する米国特許出願１０/８６２、８１２（その内容は本明細書に援用されている）では、転送に関わる転送データを一時的に記憶可能な記憶素子を記載しており、この記憶素子は粘着準備完了信号を使用するように構成されている。従って、このような記憶素子により受信論理素子が提供される状況下では、このような準備完了信号で有効信号を制限すると、更なる電力節約が生じる。特に、このような状況下では、電力節約状態は、１転送あたりの単一のクロックサイクル間、終了される必要があるだけであろう。
【００２２】
電力制御回路は、種々の形態を取り得る。しかし、一実施例では電力制御回路は、少なくとも一つのバッファ回路と、この少なくとも一つのバッファ回路に対する電源との間に配置された一つ以上のヘッダ・トランジスタを有している。これらのヘッダ・トランジスタは、バッファ回路が電力節約状態にない時にこのバッファ回路内の種々のトランジスタをオンするために要求される電力を確実に提供するように、バッファ回路内で使用されるトランジスタよりも一般的には大型である。更に、これらのヘッダ・トランジスタは、これらのヘッダ・トランジスタからの漏洩電流を減少させるために比較的高閾値電圧を一般的には有している。
【００２３】
一実施例では、データ処理装置は、パイプライン構造を有しており、通信路は、単一のクロックサイクルでペイロード・データが通行可能なパイプライン段内に設けられており、制御信号は、その関連するペイロード・データより前に１サイクル伝播され、それにより、前記少なくとも一つのバッファ回路は、ペイロード・データがそのバッファ回路に到達する時間前に電力節約状態を開始または終了する。従って、待ち時間が重要な関心事である状況下においては、このような試みは、ペイロード・データが通信路に沿う各バッファ回路に到達する時間より前にそのバッファ回路が電力節約状態を終了するということを保証することにより電力節約状態を終了する場合の待ち時間を減少するために使用することができる。
【００２４】
一実施例では、単一の電力節約状態、すなわち、電力制御回路によりバッファ回路への電源が除去され、それによりバッファ回路のノードが接地電位にドリフトされる状態が提供される。この状態では、基板とゲートの電流漏洩は最小である。しかし、別の実施例では、一つ以上の可能な電力節約状態を提供してもよい。特に、一実施例では、ペイロード・データが有効でないということを制御信号が示す時に、電力制御回路は、少なくとも一つの別の制御信号に基づいて、関連する少なくとも一つのバッファ回路が開始する複数の利用可能な電力節約状態の一つを選択するように動作することができる。従って、このような試みは、各電力制御回路に別の制御信号を送ることを必要とするが、電力節約状態の選択に関し余分な融通性を提供する。
【００２５】
一実施例では、電力制御回路は、設定時に電力節約状態を無効にする無効信号を受信するように動作可能である。従って、このような試みにより、電力制御回路の動作は、必要に応じてそのときに無効信号により効果的に無効にすることができる。現代のデータ処理装置では、Intelligent Energy Management (IEM) 技術が採用されつつあり、これにより、装置内の電圧源及び/またはクロック信号の周波数は、より良いエネルギー消費を達成するために変更することができる。これらの実施例では、IEM回路は、電力節約状態を使用しないことが適当であると思われる特定の状況下では無効信号を発生するために使用することができる。
【００２６】
一実施例では、電力制御回路は、並列配置の複数のトランジスタを有し、ペイロード・データが有効でないということを制御信号が示す時に、前記の少なくとも一つの別の制御信号が設定され、一部のトランジスタがオンにされてバッファ回路が保持電力節約状態に入るということがない場合、これらトランジスタの全ては、電源からバッファ回路を切り離し、それによりバッファ回路が電力遮断電力節約状態に入る。従って、全電力遮断動作モードの代替モードとして、バッファ回路のノードの電圧は減衰してもよいが特定の論理閾値以上に保持できる場合に、保持動作モードを使用することができる。ある状況下では、これにより、電力節約状態の期間が比較的短い場合に、エネルギーの消耗及び/または電源のスパイクが少なくなる可能性がある。従って、これら一部の実施例では、比較的短い時間期間に保持電力節約状態を使用し、その後、電力節約状態がその間に終了されない場合には全電力遮断状態に進むことが適当であるかもしれない。無効信号の場合のように、IEM制御論理回路は、全電力遮断と保持状態のいずれかを選択するために使用される更なる制御信号を発生するために使用することができる。
【００２７】
開始論理素子及び受信論理素子は、種々の形態を取り得る。実際、一部の転送の場合、開始論理素子はマスタ装置で、一方、受信論理素子はスレーブ素子であってもよい。他の転送の場合には、開始論理素子はスレーブ装置で、一方、受信論理素子はマスタ装置であってもよい。更に、開始論理素子の一方または両方は、マスタ装置とスレーブ装置との間でのペイロード・データの転送中に少なくともこのペイロード・データを一時的に記憶するために使用される記憶素子であってもよい。特に、マスタ装置とスレーブ装置との間の通路が単一クロック・サイクルで通過できないような長さの場合に、記憶素子は、その通路を単一クロックサイクルで通過できるかなりの通信路に分割するためにその通路内に配置することができる。
【００２８】
開始論理素子と受信論理素子との間の通信路は、種々の形態を取り得る。例えば、それは、特定の開始論理素子と特定の受信論理素子との間の専用のポイント・ツー・ポイント接続であってもよい。しかし、一実施例では、通信路は、複数の論理素子を相互接続する複数の通路を提供するために使用される相互接続論理回路内に設けられている。
【００２９】
第２の見地からみると、本発明は、少なくとも１つが転送開始のための開始論理素子であり、少なくとも１つが転送受信のための受信論理素子である複数の論理素子を相互接続してデータ転送を発生可能にするように動作可能なバス論理装置であって、開始論理素子を受信論理素子に接続する通信路であって、前記開始論理素子から前記受信論理素子に転送の対象であるペイロード・データを送る通信路と、この通信路に沿って少なくとも１つの前記ペイロード・データを伝播させるための前記通信路内の少なくとも１つのバッファ回路と、前記少なくとも１つのバッファ回路に関連した電力制御回路であって、前記通信路上の前記ペイロード・データが有効か否かを示す制御信号に応答し、前記ペイロード・データが有効でないということを前記制御信号が示すときに前記関連する少なくとも１つのバッファ回路に電力節約状態を開始させる電力制御回路とを有し、前記制御信号は、前記転送に関連した少なくとも１つの前置信号から得られることを特徴とするデータ処理装置を提供する。
【００３０】
第３の見地から見ると、本発明は、少なくとも１つが転送開始のための開始論理素子であり、少なくとも１つが転送受信のための受信論理素子である複数の論理素子を備えたデータ処理装置内における電力消費を制御する方法であって、
開始論理素子から受信論理素子に転送の対象であるペイロード・データを通信路を介して送るステップと、この通信路に沿って少なくとも１つの前記ペイロード・データを伝播させるために前記通信路内に設けられた少なくとも１つのバッファ回路使用するステップと、前記通信路上の前記ペイロード・データが有効か否かを示す制御信号に応答し、前記ペイロード・データが有効でないということを前記制御信号が示すときに前記関連する少なくとも１つのバッファ回路に電力節約状態を開始させるステップとを有し、前記制御信号は、前記転送に関連した少なくとも１つの前置信号から得られることを特徴とする方法を提供する。
【実施例】
【００３１】
本発明は、一例として、添付図面に示したその実施例に関し更に記載する。
本発明の実施例を記載するために、開始論理素子を受信論理素子に接続する通信路は、多数のマスタ装置とスレーブ装置とを相互接続するために使用されるデータ処理装置の相互接続ブロック内に設けられていると考える。図１は、このようなデータ処理装置の特定例を示す。
【００３２】
図１は、システム-オン-チップ（SoC）の形状をしたデータ処理装置を示す。これは、パーソナル・オーガナイザ、携帯電話、テレビジョン・セット・トップ・ボックスなどのような装置内において使用してもよい。SoC設計１００は、バス配列体により相互接続された複数の論理素子１２０、１３０、１４０、１６０、１７０、１８０を有している。これらバスの実際の相互接続は、相互接続ブロックまたは回路１５０内で特定される。相互接続ブロック１５０は、Soc１００内で多数のバス・マスタ装置とバス・スレーブ装置の相互接続を行う通路マトリクスを有している。従って、各マスタ装置１２０、１３０、１４０は、それぞれ対応するバス１２５、１３５、１４５に接続されてもよく、一方、各スレーブ装置１６０、１７０、１８０も、それぞれ対応するバス１６５、１７５、１８５に接続されてもよい。相互接続ブロック１５０は、これらの種々のバスを如何に相互接続するかを画定している。
【００３３】
種々の素子を相互接続するバスは、特定のバス・プロトコルに従って一般的には動作し、従って、例えば英国ケンブリッジのARM社 により開発された「Advanced Microcontroller Bus Architecture」（AMBA) の仕様に従って動作するものであってもよい。
【００３４】
従って、相互接続ブロック１５０は、種々のマスタ装置とスレーブ装置との間の相互接続の複雑な構成を記載するということが理解されよう。この複雑な構成は、かなりの数の単方向情報チャネルを有してもよい。これらのチャネルの一つ以上の中には、多数の通路間で共有される接続部であって、任意の時点で一つの転送データのみをこのような共有接続部を介して確実に径路決めするために相互接続ブロックが調停を行う必要がある接続部が存在してもよい。
【００３５】
タイミング特性の改良のようなバス相互接続ブロックの選択特性に対する要求を満足させようとするために、一つ以上の記憶素子（この明細書ではレジスタ・スライスとも呼ばれる）が相互接続ブロック内に挿入されてもよい。情報チャネルがあるとすれば、レジスタ・スライスは、この情報チャネル内の各情報信号の信号源と行き先との間にレジスタを挿入するために使用することができる。
【００３６】
図１に関して記載したようなシステム内においては、かなりの数のマスタ装置とスレーブ装置とを接続して処理を実行可能にするための相互接続論理回路を見ることができる。各処理は、マスタ装置からスレーブ装置へ（任意の介在レジスタ・スライスを介する）アドレス転送と、そのマスタ装置とそのスレーブ装置との間における（また任意の介在レジスタ・スライスを介する）１つ以上のデータ転送とからなる。書き込み処理の場合、これらのデータ転送は、マスタ装置からスレーブ装置へ送られる（一部の実施形態では、スレーブ装置からマスタ装置への書き込み応答転送が更に存在する）が、読取処理の場合、これらのデータ転送は、スレーブ装置からマスタ装置へ送られる。
【００３７】
相互接続論理回路は、種々のマスタ装置とスレーブ装置を接続する複数の接続路を提供するが、これらの接続路を介して種々の転送を送る方法は、相互接続論理回路内で使用されるバス・プロトコルに依存する。バス・プロトコルの１つの公知の形式は、英国ケンブリッジのARM 社により開発されたAHBバス・プロトコルに従って設計されたAHBバスを有するデータ処理装置内で採用されるような非分割処理プロトコルである。このような非分割処理プロトコルによれば、ある処理のアドレス転送と、この処理に続く１つ以上のデータ転送との間には一定のタイミング関係が存在する。特に、データ転送は、アドレスが転送されるサイクルに続くサイクルで開始される。
【００３８】
かなりの数のマスタ装置とスレーブ装置の相互接続を支援する必要があるために相互接続論理回路が複雑になるに従って、分割処理プロトコルとして知られる他の形式のバス・プロトコルが開発されている。このような分割処理プロトコルによれば、相互接続論理回路内の複数の接続通路は、アドレス転送を運ぶ少なくとも１つのアドレス・チャネルとデータ転送を運ぶ少なくとも１つのデータ・チャネルとを提供する。このような分割処理プロトコルの例は、英国ケンブリッジのArm 社により開発されたAXI (Advanced eXtensible Interface) プロトコルである。このAXIプロトコルは、情報及びデータを転送可能なかなりの数のチャネルを提供し、これらのチャネルは、読み取り処理のアドレス転送を運ぶ読み取りアドレス・チャネル、書き込み処理のアドレス転送を運ぶ書き込みアドレスチャネル、書き込み処理のデータ転送を運ぶ書き込みデータ・チャネル、読み取り処理のデータ転送を運ぶ読み取りデータ・チャネル及び書き込み処理の終わりにおいてマスタ装置に対し処理状態情報を戻す書き込み応答チャネルを有している。この処理状態情報は、例えば、処理が成功裏に完了したか、または、エラーが生じたかなどを示す。このような分割処理プロトコルを使用すると、非分割処理プロトコルを使用する類似のシステムと比較して、システム性能を増大することができる。
【００３９】
本発明の実施例は、種々の異なるバス・プロトコルに適応可能であるが、本発明の特定実施例を記載するために、図１の相互接続論理回路は、上記のAXIプロトコルを使用するものと仮定する。
【００４０】
支持されるべきマスタ装置とスレーブ装置の数の増大のために相互接続論理回路が複雑になるに従って装置をできるだけ小さく維持したいという一般的な要望があるので、相互接続論理回路内に種々の接続通路を提供する実際の物理的配線は、益々細くなりつつある。これにより、これらの通路に沿って見られる抵抗及び容量が増大される。これは、これらの通路に沿う信号の転送速度を減少すれという効果がある。前に記載したように、バッファ回路は、その通路に沿う種々の点で信号を増幅する目的でこれらの通路内に挿入することができ、その結果、信号の転送速度は増大される。しかし、これらのバッファ回路は、装置の電力消費に悪影響を及ぼす望ましくない漏洩電流を生じさせることがある。本発明の実施例によれば、電力制御回路は、漏洩電流の減少を目ざして各このバッファ回路に関連して設けられている。
【００４１】
図２は、マスタ装置２００からスレーブ装置２５０へ介在レジスタ・スライス２３０を介する接続通路を概略示す図である。従って、この接続通路は、２つの通信路からなると理解できる。その第１の通信路２６０は、マスタ装置２００とレジスタ・スライス２３０との間にあり、第２の通信路２７０は、レジスタ・スライス２３０とスレーブ装置２５０との間にある。図２に示した例の場合、第１の通信路２６０は、その内部に設けた２つのバッファ回路２０５、２１５を有し、第２の通信路２７０は、その内部に設けた単一のバッファ回路２３５を有している。本発明の実施例によれば、各バッファ回路２０５、２１５、２３５は、関連した電力制御回路２１０、２２０、２４０を有しており、これらは、入力として、通信路を介して発生する転送体に関連した少なくもと一つの前置信号から得られた制御信号を受信する。
【００４２】
図２に示した例では、転送は、マスタ装置２００からスレーブ装置２５０へ通過すると仮定する。従って、転送は、書き込みアドレス・チャネル上の書き込みアドレス転送、書き込みデータ・チャネル上のデータ転送体、または読み取りアドレス・チャネル上の読み取りアドレス転送であってもよい。各チャネルは、データの転送を調整するために使用される準備完了信号及び有効信号と呼ばれる１対のハンドシェイク信号を有している。有効信号は、送信側がチャネル・ペイロード信号に対して有効なペイロード・データを発した時に有効にされる。このペイロード・データは、例えば、転送形式を識別する場合に使用される特定の制御情報と共に転送される実際のデータ（例えば、アドレス・チャネルのアドレス、または書き込み/読み取りチャネルそれぞれの書き込み/読み取りデータ）からなる。準備完了信号は、受信側がペイロード・データの受信の用意ができた時に有効にされる。ハンドシェイクは、同一クロックサイクル内で有効信号と準備完了信号が有効にされる時に発生する。AXIプロトコルの要求により、有効信号が一度有効にされると、この有効信号は、ハンドシェイクが発生するまで無効にはされないようになっている。
【００４３】
本発明のこのような実施例によれば、電力制御回路２１０、２２０、２４０への入力として使用される制御信号は、送信側により有効にされる有効信号である。従って、図２の電力制御回路２１０、２２０は、マスタ装置２００による有効信号出力を受信し、この有効信号は、有効にされると有効なペイロード・データがマスタ装置２００により出力されるということを示す。同様に、図２の電力制御回路２４０は、レジスタ・スライス２３０により発せられた有効信号を受信するが、この有効信号は、レジスタ・スライス２３０が有効なペイロード・データを出力する時に有効にされる。
【００４４】
図３は、本発明の一実施例による通信路内で使用してもよいバッファ回路とこれに関連する電力制御回路を示す略図である。図３には、通信路を形成する個々のビット線が示してあり、通信路のペイロード部分は、一般的には多数のビット線からなるが、そのうちの３本は、図３に示してある。各バッファ回路は、ビットラインごとに別個のバッファ回路を有しており、従って、第１のバッファ回路は、バッファ３４５、３００、３０５、３１０からなり、第２のバッファ回路は、バッファ３５０、３１５、３２０、３２５からなり、そして、更に別のバッファ回路は、バッファ３５５．３３０、３３５、３４０からなる。この実施例では、有効信号も、バッファ３４５、３５０、３５５の使用により各バッファ回路を介する通信路に沿って伝播されるということが知られよう。
【００４５】
本発明のこの実施例によれば、電力制御セルは、各バッファ回路に関連して設けられている。この実施例では、そのバッファ回路は、関連するバッファ回路を電力節約状態に置くことを可能にする論理回路を有している。この論理回路は、有効信号を緩和するために使用されるバッファ素子を有している。従って、バッファ３４２、３００、３０５、３１０により形成される第１のバッファ回路を考慮して、電力制御セル３６０が設けられ、この電力制御セル３６０は、バッファ素子３４５、及び、必要な電力制御機能を発揮するためのインバータ３６５とヘッダ・トランジスタ３７０を組み込んでいる。ヘッダ・トランジスタ３７０は、高閾値電圧及び高駆動（すなわち大きな）ヘッダ・トランジスタであり、これはオンされると、関連するバッファ回路の個々のバッファ素子３４５、３００、３０５、３１０内の全てのトランジスタを駆動するための充分なパワーを提供する。
【００４６】
有効信号が（ペイロード・データが有効でないことを示す）低電位にある時に、インバータ３６５により論理１のレベルがヘッダ・トランジスタ３７０に供給されてこのヘッダ・トランジスタ３７０をオフにし、それによりバッファ回路のバッファ素子３４５、３００、３０５、３１０をその供給電圧VDDから切り離す。結果として、個々のバッファ素子のノードは、接地電位にドリフトし、更なる電力は消散されない。そして、この状態では、基板及びゲートの漏洩は最小となる。
【００４７】
有効信号が論理１で有効にされてペイロード・データが有効であるということを示す時に、インバータ３６５により論理ゼロ・レベルがヘッダ・トランジスタ３７０に提供されてこのヘッダ・トランジスタをオンにする。この状態で、ヘッダ・トランジスタ３７０は、低抵抗接続をVDDに提供し、バッファ回路の個々のバッファ素子３４５、３００、３０５、３１０は、通常のように動作し、通信路を介して有効信号とこれに関連するペイロード・データを伝播させる。
【００４８】
前述のように、ヘッダ・トランジスタ３７０は、飽和せずにバッファに対し全電力を提供するに充分な大きさでなければならない。ヘッダ・トランジスタの大きさは、図３の実施例では、チャネルの通信路に沿って別個のバッファ回路ごとに別個のヘッダ・トランジスタを使用することによって抑えられる。従って、第２の電力制御セルが、関連するバッファ素子３５０に沿ってインバータ３７５とヘッダ・トランジスタ３８０により形成され、更に別の電力制御セルが、関連するバッファ素子３５５と共にインバータ３８５とヘッダ・トランジスタ３９０により形成されている。
【００４９】
バッファ回路ごとに別々の電力制御回路を使用すると、ヘッダ・トランジスタがオンにされる時に、さもなければ発生する可能性ある電力サージを減少するという更なる利点が得られる。特に、図３から分かるように、有効信号が有効にされると、ヘッダ・トランジスタ３７０がオンになり関連するバッファ素子３４５がその出力から有効信号を発生するまで、ヘッダ・トランジスタ３８０はオンにはされない。同様に、先行するバッファ回路に関連したヘッダ・トランジスタがオンになり有効信号がそのバッファ回路のバッファ素子から伝播されるまで、ヘッダ・トランジスタ３９０は、オンにはされない。従って、この遅延により、電力は、チャネルに沿って順次印加され、チャネル遅延にわたり分散させる。
【００５０】
なお、図３において特定のバッファ回路を形成する種々のバッファ素子が列を成して示してあるが、これらのバッファ回路は、それ自体、設計上のセルではなくむしろ、関連する電力制御回路により提供された単一の実質上のVDD供給部に接続された一群の個々のバッファ素子である。実際には、任意特定のバッファ回路を形成する個々のバッファは、急場の設計により要求されたときに相互接続部内に分散される。従って、例として、第１のバッファ回路を形成するバッファ素子３４５、３００、３０５、３１０は、相互接続部のレイアウト内の別個のグループに配置されずに、実際には、相互接続部内に更に分散されてもよい。更に、図示を容易にするために、図３は、全てのビット・ラインにおいて同一数のバッファを備えた例示的実施形態を示すが、一部のビット線は、配置及びタイミングの決定の結果としてより少ない、または、より多くのバッファを有してもよい。
【００５１】
図４は、有効信号をバッファリングするために使用されるバッファ素子が電力節約状態を受けない本発明の別の実施例を示す。従って、この実施例における各電力制御セルは、まさにインバータ及びこれに関連するヘッダ・トランジスタを有している。従って、第１の電力制御セル４００は、インバータ３６５とヘッダ・トランジスタ３７０からなる。同様に、第２の電力制御セルは、インバータ３７５とこれに関連するヘッダ・トランジスタ３８０により形成され、更に別の電力制御セルは、インバータ３８５とヘッダ・トランジスタ３９０により形成されている。有効信号は、図３の電力制御セルに関して前に記載されたと同じ方法でこれらの電力制御セルにより受信されるが、この例では、電力制御セルに関連したバッファ回路は、通信路のペイロード部分を形成するバッファ素子のみを有している。これとは対照的に、有効信号を緩和するために使用されるバッファ素子４０５、４１０、４２０は、永久的に電力を供給され、そして、電力節約状態にはされない。これにより、有効なペイロード・データが存在しない時でも、これらのバッファ素子は漏洩電流を発生するが、有効信号が有効にされる時に電力節約状態を終了させるためにかかる時間は減少される。例えば、ヘッダ・トランジスタ３８０は、ヘッダ・トランジスタ３７０がオンされるのを待つ必要はもはや存在せず、バッファ４０５を介し通路に沿う有効信号伝搬の固有の遅延だけへッダ・トランジスタ３７０に対しオンを遅延されるだけである。従って、電力サージは依然として拡散される。これは、各別個の電力セルのヘッダ・トランジスタがそれぞれ幾分異なる時にオンされるからである。しかし、通信路にわたる電力節約状態を終了するためにかかる時間全体は、より少なくなり、これにより待ち時間が減少される。
【００５２】
図５は、図３に示した電力制御セルの代わりに使用してもよい電力制御セルの他の実施例を示す。この実施例では、各電力制御セル５００は、並列配置の複数のヘッダ・トランジスタ５０５、５１０、５１５、５２０、５２５からなる。有効信号の他に、この電力制御セル５００は、２つの更なる信号、すなわち、無効信号及び保持状態信号を受信する。一群のトランジスタ５１０、５１５、５２０、５２５は、図３に示したヘッダ・トランジスタのように動作する。これは、有効信号が高となり有効にされると、この信号は、これらのトランジスタ５０５、５１０、５１５、５２０、５２５の各々に対して論理ゼロ値を提供させるためにORゲート５３０を介してインバータ５３５に伝搬され、それにより、これらのトランジスタをオンにさせ、そして、その有効信号に関連したバッファ素子５４０を含む関連のバッファ回路内のバッファを正常に動作させるからである。しかし、この有効信号が無効にされると、インバータ５３５により論理１の値がトランジスタ５０５、５１０、５１５、５２０、５２５に提供され、それにより、関連するバッファ回路をその供給電圧DVVから実質的に切り離す。結果として、各バッファ素子内の内部ノードの各々は、接地電位にドリフトし、それにより電力節約状態において漏洩電流を減少させる。
【００５３】
しかし、図５の実施例によれば、保持信号も入力することができ、これにより保持状態が要求されないということを示す論理ゼロ・レベルに保持信号がある時に、トランジスタ５０５は（トランジスタ５０５への入力の前に保持信号が反転されることにより）オフにされる。しかし、保持状態が論理１の値に設定されて、保持状態が所望されているということを示す場合には、これによりトランジスタ５０５はオンにされる。従って、有効信号が低であっても、このことは関連するバッファ回路のバッファ素子が依然として単一トランジスタ５０５を介してVDDに接続されているということを意味する。単一のトランジスタ５０５は、バッファ素子の全てが正常に動作できるに充分な電力を発生せず、結果として各バッファ素子内の内部ノードにおける電圧は減衰する。しかし、接地電位にドリフトするよりもむしろ、トランジスタ５０５を通る電流は、特定の論理閾値より高くこれらの内部ノードを充分に保持する。結果として、有効信号は、その後、高になり、電力節約状態が終了されると、保持状態が使用されない場合よりもエネルギーの浪費及び電力消費は少なくなりそうである。しかし、保持状態では、依然としてなんらかの漏洩電流が見られるが、この漏洩電流は完全オン状態よりは少ない。
【００５４】
一特定の実施例では、全エネルギー管理機能を果たすために、保持信号は、データ処理装置内に設けられた相当な情報エネルギー管理（IEM）論理回路により駆動されると考える。特定の一実施例では、初期の電力節約状態が保持状態となるように、IEM制御論理回路は有効信号が設定されていない時に短期間保持状態を設定するように構成されてもよいと考える。一度その短期間が終了すると、保持状態は無効にされてもよい。従って、電力節約状態は終了されるべきであるということを示すためにその間に有効信号が有効にされない場合は、全電力遮断状態が開始される。
【００５５】
図５に示したように、電力制御回路も無効信号を受信するが、これが設定されていると、電力節約状態は、トランジスタ５１０、５１５、５２０、５２５をオンにすることによって機能しなくなる。従って、このような試みにより、電力制御回路の動作は、必要に応じてこのとき無効信号により効果的に無効にすることができる。一実施例では、上記のIEM論理回路は、電力節約状態を使用しないことが適当であると感じられる特定の状況下において無効化信号を発生するために使用することができる。
【００５６】
電力制御セル内に並列に設けられたトランジスタの正確な数は変更することができ、実際、保持信号が単一のトランジスタに単におくるだけの要求は存在しないということが理解されよう。また、他の変形例では、バッファ５４０は、結果として生じる電力制御セルが図４に示した電力制御セル４００の代わりに使用することができるように電力制御セル５００から削除することができるということも理解されよう。
【００５７】
更に、保持トランジスタ５０５の使用に代わるものとして、図５に示したヘッダ・トランジスタすなわち一群のヘッダ・トランジスタは、有効信号が低の時に完全にオフにされないようにバイアスすることができ、その結果、内部ノードにおける電圧は、減衰するが特定の閾値より上に保持される。
【００５８】
図６は、本発明の他の実施例を示し、この実施例では、受信論理素子は「粘質性」準備完了信号を有効にすることができるレジスタ・スライスである。従って、このレジスタ・スライスは、転送データを記憶するために利用可能であるということを示す準備完了信号を有効にする時に、転送データが受信されるまでその準備完了信号を有効にさせ続ける。結果として、この準備完了信号は、通信路における各バッファ回路に関連した各電力制御回路への有効信号入力を制限するために使用することができる。
【００５９】
図６においては、複数の電力スライス６００、６１０、６２０が通信路内に示してあり、各電力スライスは、電力制御回路とその関連するバッファ回路を有している。レジスタ・スライス６３０は、最終の電力スライス６２０からの信号出力を受信するように構成されている。論理回路６４０は、レジスタ・スライス６３０により発せられた準備完了信号と通信路の開始論理素子により発せられた有効信号との論理和を取るように構成されている。結果として、有効にされた有効信号は、準備完了信号が有効にされた時に電力スライス６００、６１０、６２０に送られるだけとなる。従って、電力節約状態は、有効信号と準備完了信号の両方が有効にされた時に終了されるだけとなり、これにより、活性状態でバッファ回路が過ごす時間は減少される。特に、通信路内の種々のバッファ回路は、転送あたり１サイクルの間のみ、電力を与えられる。図６に記載したようなレジスタ・スライスは、本願の出願人により所有されている米国特許出願第１０/８６２、８１２に詳細に記載されている。
【００６０】
他の実施例では、レジスタ・スライス以外の他の受信論理素子は、粘質準備完了信号を有効にさせることができるものであってもよく、従って、図６におけるレジスタ・スライス６３０の代わりに使用することができる。
【００６１】
本発明の上記の実施例では、電力制御回路は、ヘッダ・トランジスタとフッタ・トランジスタの両方を使用する時に発生されるのとほとんど同じ電力節約を生じさせるということが分かったので、ヘッダ・トランジスタとフッタ・トランジスタの両方よりはむしろ、ヘッダ・トランジスタのみを使用する。関連するヘッダ・トランジスタがオフされてこれらのバッファ回路の各々の中の漏洩電流を減少させる時に各バッファ回路のバッファ素子の内部ノードは、接地電位に対しドリフトする。電力消費の更なる減少は、バッファ回路が１転送あたりの１サイクル間、電力節約状態のみを終了するように有効信号が粘質準備完了信号によりゲートされる時に達成される。
【００６２】
本発明の上記の実施例から、データ処理装置の通信路に設けられたバッファ回路内の漏洩電流を減少させる融通性ある試みが提供されたということが理解されよう。特に、転送に関連した少なくとも一つの前置信号から得られた制御信号が、関連する通信路内のバッファ回路を電力節約状態に入らせるべきか否かを決定するために使用される。転送に関連した前置信号の使用により、制御信号は転送ごとに設定することができ、従って、電力節約動作に対し微細レベルの粒度の制御を提供することができる。更に、このような制御信号を使用することにより配線の複雑さが減少される。これは、一般的には、転送に関連した前置信号が既にペイロード・データ路に接近して送るからである。更に、特別な専用電力制御信号に依存する必要はない。
【００６３】
本発明の特定実施例では、レジスタ転送言語（RLT）設計処理に対する如何なる変更も必要ではない。それは、レイアウト段階で電力制御セルを含むべきか、または代わりに特定の通信路を送られる有効信号をバッファリングするために標準的なバッファ素子を単に含むべきかを決定することができるからである。
【００６４】
特定の実施例が本明細書において記載されたが、本発明はそれに制限されるものではなく、それに対する多くの変形例及び追加事項は、本発明の範囲内でなし得るということが理解されよう。例えば、独立請求項の特徴と以下の従属請求項の特徴の種々の組み合わせは、本発明の範囲から逸脱せずになし得る。
【図面の簡単な説明】
【００６５】
【図１】データ処理装置内のバス相互接続ブロックの使用を示すブロック図。
【図２】本発明の１実施例による図１の相互接続ブロックにより提供される通信路内のバッファ回路の設備を示すブロック図。
【図３】本発明の１実施例による通信路のバッファ回路に関連した電力制御回路の設備を示す図。
【図４】本発明の他の実施例による通信路のバッファ回路に関連した電力制御回路の設備を示す図。
【図５】本発明の１実施例による図３の電力制御回路の他の実施例を概略示す図。
【図６】本発明の１実施例において通信路内に受信論理ユニットを形成する記憶素子により発生される準備完了信号により有効信号が如何に制限してよいかを概略示すブロック図示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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