(57)【要約】デルタシグマ変調器を提供する。このデルタシグマ変調器は、第１のアナログ信号を用いてデジタル信号を生成するように構成した量子化回路と、このデジタル信号を用いて第１のアナログ信号に加えるディザの量を調整するように構成したディザ制御回路とを備える。
2009510912.tif 000002
【特許請求の範囲】
【請求項１】
第１のアナログ信号を用いてデジタル信号を生成するように構成された量子化回路と；
前記デジタル信号を用いて前記第１のアナログ信号に加えるディザの量を調整するように構成されたディザ制御回路と；
を備えることを特徴とする、デルタシグマ変調器。
【請求項２】
前記ディザ制御回路は、前記デジタル信号の低周波数成分の減少に応じて、前記第１のアナログ信号に加える前記ディザの量を増加するように構成され、
前記ディザ制御回路は、前記デジタル信号の低周波数成分の増加に応じて、前記第１のアナログ信号に加える前記ディザの量を減少するように構成された、
請求項１に記載のデルタシグマ変調器。
【請求項３】
前記ディザ制御回路は、前記デジタル信号の第１の値と前記デジタル信号の第２の値とを比較することにより、前記第１のアナログ信号に加える前記ディザの量を調整するように構成された、
請求項１に記載のデルタシグマ変調器。
【請求項４】
前記ディザ制御回路は、前記第１の値と前記第２の値とが等しいことに応じて、前記第１のアナログ信号に加える前記ディザの量を減少するように構成された、
請求項３に記載のデルタシグマ変調器。
【請求項５】
前記ディザ制御回路は、前記第１の値と前記第２の値とが等しくないことに応じて、前記第１のアナログ信号に加える前記ディザの量を増加するように構成された、
請求項３に記載のデルタシグマ変調器。
【請求項６】
前記ディザ制御回路は、ディザ信号、ディザ基準信号、及び前記デジタル信号から、前記ディザの量を得るように構成された、
請求項１に記載のデルタシグマ変調器。
【請求項７】
第２のアナログ信号を生成するように構成されたループフィルタ回路と；
前記第２のアナログ信号及び前記ディザの量から、前記第１のアナログ信号を得るように構成された加算回路と；
をさらに備える、請求項１に記載のデルタシグマ変調器。
【請求項８】
入力信号、基準信号、及び前記デジタル信号から第３のアナログ信号を得るように構成された差分回路をさらに備え、
前記ループフィルタ回路は、前記第３のアナログ信号を用いて前記第２のアナログ信号を生成するように構成される、
請求項７に記載のデルタシグマ変調器。
【請求項９】
前記ループフィルタ回路は、複数のフィルタを備える、
請求項７に記載のデルタシグマ変調器。
【請求項１０】
前記ループフィルタ回路は、複数の積分器を備える、
請求項７に記載のデルタシグマ変調器。
【請求項１１】
第１のアナログ信号に従ってデジタル出力信号を生成するステップと；
前記デジタル出力信号に従って変化するディザの量を生成するステップと；
を含むことを特徴とするデルタシグマ変調器におけるディザ調整方法。
【請求項１２】
前記ディザの量を用いて前記デジタル出力信号を生成するステップをさらに含む、
請求項１１に記載の方法。
【請求項１３】
前記第１のアナログ信号に前記ディザの量を加えて、前記デジタル出力信号を生成するステップをさらに含む、
請求項１２に記載の方法。
【請求項１４】
前記デジタル出力信号の低周波数成分に従って前記ディザの量を生成するステップをさらに含む、
請求項１１に記載の方法。
【請求項１５】
前記デジタル出力信号の少なくとも現在値及び前の値に従って前記ディザの量を生成するステップをさらに含む、
請求項１１に記載の方法。
【請求項１６】
量子化器を用いて前記デジタル出力信号を生成するステップをさらに含む、
請求項１１に記載の方法。
【請求項１７】
ロープフィルタ回路を用いて前記第１のアナログ信号を生成するステップをさらに含む、
請求項１１に記載の方法。
【請求項１８】
入力電圧、基準電圧、及び前記デジタル出力信号に従って第２のアナログ信号を生成するステップと；
前記第２のアナログ信号に従って前記第１のアナログ信号を生成するステップと；
をさらに含む、
請求項１７に記載の方法。
【請求項１９】
入力電圧の減少に応じて、前記ディザの量を増加するステップをさらに含む、
請求項１８に記載の方法。
【請求項２０】
アナログ入力信号を受信するように構成されたアンテナと；
前記アンテナを用いてリモートホストと通信するように構成され、アナログデジタル変換器（ＡＤＣ）を有する移動通信サブシステムと；
前記移動通信サブシステムと通信するように構成された入力／出力サブシステムと；
を備え、
前記ＡＤＣは、前記アナログ入力信号を用いてデジタル出力信号を生成するように構成されたデルタシグマ変調器を有し、
前記デルタシグマ変調器は、前記デジタル出力信号を用いてディザの量を生成するように構成されたディザ制御回路を有する、
ことを特徴とする、通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
デルタシグマ変調器は、あるアナログ入力信号を表すデジタル信号を出力するように構成した電子部品である。
【背景技術】
【０００２】
この変調器は、比較的高い周波数で論理Ｈｉｇｈ値又は論理Ｌｏｗ値によるデジタル信号を出力し、アナログ信号を表現する。デジタル信号は高い周波数で量子化されるので、典型的には、デジタル信号はかなりの量子化雑音を含む。量子化雑音が変調器に悪影響を与えることを防ぐために、変調器は一般的に、雑音が関心のある周波数範囲（即ち、変調器の通過帯域）の外側に出現するように、量子化雑音の周波数応答をシェーピングするように構成される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
アナログデジタル変換器（ＡＤＣ）の中で用いられる場合には、デルタシグマ変調器のデジタル出力はフィードバックし、さらに、基準電圧と変調される。理想的な環境では、この基準電圧は一定のＤＣ電圧である。しかしながら、変調器の動作中、基準信号は、“トーン”と呼ばれる、同じ基板上の他の回路からの電気的干渉を拾い得る。変調器のアナログ入力信号のエネルギーが比較的低い（例えば、入力信号が加えられていない）場合には、変調器は、このトーンと、リミットサイクル発振によって生成される帯域外トーンとを、畳み込み得る。この畳み込みにより、このトーンは、関心のある周波数範囲におけるスプリアストーンとして折り込まれ得る。このスプリアストーンは、変調器の性能を劣化させ得る。スプリアストーンに対する感度を最小化し、デルタシグマ変調器の性能劣化を減らすことが望ましい。
【課題を解決するための手段】
【０００４】
模範的な態様では、デルタシグマ変調器を提供する。このデルタシグマ変調器は、アナログ信号を用いてデジタル信号を生成するように構成された量子化回路と、このデジタル信号を用いてアナログ信号に加えるディザの量を調整するように構成されたディザ制御回路とを備える。
【０００５】
他の模範的な態様では、アナログ信号に従ってデジタル出力信号を生成するステップと、デジタル出力信号に従って変化するディザの量を生成するステップとを含む方法を提供する。
【０００６】
他の模範的な態様では、制御信号を用いてディザの量を生成するように構成された回路と、アナログ入力信号に応じて、デルタシグマ変調器により生成されたデジタル出力信号を用いて制御信号を生成するように構成された第２の回路とを備えるシステムを提供する。
【０００７】
他の模範的な態様では、通信装置を提供する。この通信装置は、アナログ入力信号を受信するように構成されたアンテナと、このアンテナを用いてリモートホストと通信するように構成され、かつ、アナログデジタル変換器（ＡＤＣ）を有する移動通信サブシステムと、この移動通信サブシステムと通信するように構成された入力／出力サブシステムと、を備える。このＡＤＣは、アナログ入力信号を用いてデジタル出力信号を生成するように構成されたデルタシグマ変調器を有し、このデルタシグマ変調器は、このデジタル出力信号を用いてディザの量を生成するように構成されたディザ制御回路を有する。
【０００８】
以下の詳細な説明では、本発明を実施する特定の実施形態の一部を形成し、且つ、それらを例証として示す、添付図面を参照する。この説明に関して、“上”、“下”、“前”、“後”、“先行”、“後続”などといった方向を示す用語は、記載した図面での方向を示すために用いるものである。本発明の実施形態の要素は数多くの別の方向に位置することができるため、この方向を示す用語は説明目的のために用いられるものであって、限定的なものではない。本発明の範囲から外れることなく、他の実施形態を用いたり、構成又は論理的な変更をすることが可能であることに留意されたい。従って、以下の詳細な説明を限定的な意味にとらえるべきではなく、本発明の範囲は添付の特許請求の範囲によって規定されるものである。
【発明を実施するための最良の形態】
【０００９】
ここに記載するように、アナログ入力信号に従ってデジタル出力信号を生成するデルタシグマ変調器を提供する。デジタル出力信号の低周波数成分はアナログ入力信号の強度と共に変化する。この変調器は、デジタル出力信号に従って、変調器に加えるディザの量を調整するように構成したディザ制御回路を有する。このディザ制御回路は、デジタル出力信号の低周波数成分の増加に応じてディザの量を減少させ、ディザ制御回路は、デジタル出力信号の低周波数成分の減少に応じてディザの量を増加させる。特に、ディザ制御回路は、デジタル出力信号の低周波数成分を用いて決定される、アナログ入力信号の低い信号強度、例えばアイドルチャネル状態、に応じてディザの量を増やす。
【００１０】
量子化器のアナログ入力に加えるディザの量を調整することにより、ディザ制御回路は、変調器がアナログ入力信号の比較的高い信号強度の下で飽和することを防ぎ、アナログ入力信号の比較的低い信号強度の下で、リミットサイクル発振によって生じるトーンの、関心のある周波数範囲におけるスプリアストーンへの折り込みを防ぐ。また、ディザ制御回路は、量子化雑音による、高い入力信号レベルにおける変調器の性能劣化を防ぐ。
【００１１】
図１は、デルタシグマ変調器１０の１つの実施形態を示すブロック図である。変調器１０は、差分回路１２、ループフィルタ回路１４、加算回路１６、量子化回路１８、及びディザ制御回路２０を有する。
【００１２】
変調器１０はアナログ入力信号ＶＩＮを受信し、アナログ入力信号に従って、デジタル出力信号１ｂ  ＯＵＴを生成する。変調器１０は、アナログ信号を表すために、比較的高い周波数で、論理Ｈｉｇｈ（例えば１）及び論理Ｌｏｗ（例えば−１）の値を用いてデジタル出力信号を生成する。デジタル出力信号の周波数はアナログ入力信号の強度と共に変化する。変調器１０を、デジタル出力信号の低周波数成分により、デジタル出力信号に加えるディザの量を継続的に調整するように構成する。特に、変調器１０は、デジタル出力信号の低周波数成分を用いて決定される、アナログ入力信号の低い信号強度、例えばアイドルチャネル状態、に応じてディザの量を増やす。
【００１３】
差分回路１２は、アナログ入力信号ＶＩＮ及び基準電圧信号ＶＲＥＦを受信する。差分回路１２はまた、量子化回路１８によって生成されるデジタル出力信号を受信する。差分回路１２は、アナログ入力信号及び基準電圧信号からアナログ信号２２を得る。差分回路１２は、デジタル出力信号を用いて基準電圧信号を変調して、アナログ入力信号と変調された基準電圧信号との間の差を表すアナログ信号２２を生成する。差分回路１２は、アナログ信号２２をループフィルタ回路１４に与える。
【００１４】
差分回路１２が受信する基準電圧信号は、変調器１０に電気的に接続している又は近接している他の電子要素により生じる雑音を含み得る。例えば、変調器１０が移動通信サブシステムにおいて用いられる場合には、ＵＡＲＴ（汎用非同期送受信回路）、処理回路、クロック回路、又は電圧変換回路によって、雑音が生成され得る。この雑音は、調和振動（例えばクロック信号）又は近接した回路要素の電磁結合により作成されるエネルギーを含み得る。差分回路１２は基準電圧信号をデジタル出力信号と変調するため、基準電圧信号上の雑音は、アイドルチャネル状態中のアナログ信号２２の生成に影響を与え得る。
【００１５】
ループフィルタ回路１４は、アナログ信号２２を受信し、アナログ信号２２からアナログ信号２４を得る。ループフィルタ回路１４は、アナログ信号２２を用いて任意の適切なフィルタ機能により、アナログ信号２４を生成する。ループフィルタ回路１４は、任意の数のフィルタ、積分器、及びフィードバックループを有し得る。１つの実施形態では、ループフィルタ回路１４は、１つのフィードバックループ持つ三次系を備える。ループフィルタ回路１４は、アナログ信号２４を加算回路１６に与える。
【００１６】
加算回路１６は、ループフィルタ回路からアナログ信号２４、さらに、ディザ制御回路２０からアナログディザ信号２８を受信する。アナログディザ信号２８は、ディザ制御回路２０によって生成されたディザを有する。加算回路１６は、アナログ信号２４及びアナログディザ信号２８からアナログ信号２６を得る。加算回路１６は、例えばアナログ信号２４及びアナログディザ信号２８を加算することによって、アナログ信号２４及びアナログディザ信号２８を合成し、ディザをアナログ信号２４に加え、アナログ信号２６を生成する。加算回路１６は、アナログ信号２６を量子化回路１８に与える。
【００１７】
量子化回路１８は、加算回路１６からアナログ信号２６を受信する。量子化回路１８は、アナログ信号２６からデジタル出力信号を得る。量子化回路１８は、アナログ信号２６を、比較的高い周波数の、論理Ｈｉｇｈ（例えば１）又は論理Ｌｏｗ（例えば−１）の連続値に変換して、デジタル出力信号１ｂ  ＯＵＴを生成する。図１の実施形態では、このデジタル出力信号は1ビットの出力信号を含む。量子化回路１８は、デジタル出力信号を差分回路１２及びディザ制御回路２０に与える。
【００１８】
ディザ制御回路２０は、デジタル出力信号を受信して、デジタル出力信号に従って、アナログディザ信号２８を生成する。ディザ制御回路２０は、デジタル出力信号からアナログディザ信号２８を得る。ディザ制御回路２０は、デジタル出力信号を用いてアナログディザ信号２８を調整する。上記の通り、アナログディザ信号２８は、ループフィルタ回路１４からのアナログ信号に組み込まれたディザの量を含む。ディザ制御回路２０は、デジタル出力信号によってディザが変化するように、デジタル出力信号を用いて生成したディザの量を調整する。
【００１９】
１つの実施形態では、ディザ制御回路２０は、デジタル出力信号の低周波数成分によってディザを生成する。上記の通り、デジタル出力信号の低周波数成分は強度、例えばアナログ入力信号の振幅と共に変化する。アナログ入力信号の強度が増加すると、デジタル出力信号の低周波数成分は減少する。さらに、アナログ入力信号の強度が減少すると、デジタル出力信号の低周波数成分は増加する。従って、ディザ制御回路２０は、デジタル出力信号の低周波数成分が減少すると加算回路１６に与えるディザの量を増加させ、デジタル出力信号の低周波数成分が増加すると加算回路１６に与えるディザの量を減少させる。特に、ディザ制御回路２０は、アイドルチャネル状態のような、アナログ入力信号の低い信号強度に応じて、ディザの量を増加させる。
【００２０】
デジタル出力信号の低周波数成分の増加に対してディザの量を減少させることにより、ディザ制御回路２０は、アナログ入力信号の強度が増加すると、加算回路１６に与えるディザの量を減少させる。結果的に、ディザ回路２０は、アナログ入力信号の信号強度が比較的高い期間中に、変調器１０が飽和することを防ぐことができる。
【００２１】
デジタル出力信号の低周波数成分の減少に対してディザの量を増加させることにより、ディザ制御回路２０は、アナログ入力信号の強度が低下すると、加算回路１６に与えるディザの量を増加させる。結果的に、ディザ回路２０は、アナログ入力信号の信号強度が比較的低い場合でも、リミットサイクル発振によって生じるトーンの、関心のある周波数範囲におけるスプリアストーンへの折り込みを防ぐことが出来る。このリミットサイクル発振は、上記の通り、アイドルチャネル状態中の、基準電圧信号上の雑音の結果として生じ得る。
【００２２】
１つの実施形態では、ディザ制御回路２０は、デジタル出力信号の現在値及び前の値に従って、ディザを生成する。この実施形態では、ディザ制御回路２０は、現在及び前の値が等しい場合にはディザを減少させ、現在及び前の値が等しくない場合にはディザを増加させる。他の実施形態では、ディザ制御回路２０は、任意の数のデジタル出力信号の現在及び前の値に従って、ディザを生成する。例えば、ディザ制御回路２０は、デジタル出力信号の現在及び前の値の数の平均、又は他の関数によってディザを調整する。
【００２３】
図２は、ディザ制御回路２０の１つの実施形態を示すブロック図である。図２の実施形態では、ディザ制御回路２０は、ディザ制御部４２と乗算回路４４とを有する。
【００２４】
ディザ制御部４２は、（図１に示す）量子化回路１８からデジタル出力信号１ｂ  ＯＵＴを受信する。ディザ制御部４２は、デジタル出力信号に従って、デジタル制御信号５２を生成する。ディザ制御部４２は、デジタル制御信号５２を生成して、乗算回路４４によって生成されるディザの量を調整する。ディザ制御部４２は、デジタル出力信号の低周波数成分に従って、制御信号５２を生成する。ディザ制御部４２は、デジタル出力信号の低周波数成分が増加すると、制御信号５２を生成して、乗算回路４４によって生成されるディザの量を減少させる。ディザ制御部４２はまた、デジタル出力信号の低周波数成分が減少すると、制御信号５２を生成して、乗算回路４４によって生成されるディザの量を増加させる。特に、ディザ制御部４２は、アイドルチャネル状態のようなアナログ入力信号の低い信号強度に応じて制御信号５２を生成して、乗算回路４４によって生成されるディザの量を増加させる。
【００２５】
１つの実施形態では、ディザ制御部４２は、デジタル出力信号の現在値及び前の値を比較することによって制御信号５２を生成する。図２に示す例では、ディザ制御部４２は、デジタル出力信号上の、論理Ｈｉｇｈ値（例えば＋１）及び論理Ｌｏｗ（例えば−１）値を受信する。ディザ制御部４２は、現在値及び前の値が等しくない場合（例えば、現在値は＋１で前の値は−１、又は、現在値は−１で前の値は＋１）に、制御信号５２が現在値または前の値のいずれかと等しくなるように、制御信号５２を生成する。ディザ制御部４２は、乗算回路４４によって生成されるディザの量を増加させるように、＋１の値又は−１の値で制御信号５２を生成する。ディザ制御部４２はまた、現在値及び前の値が等しい場合（例えば、現在値は＋１で前の値も＋１、又は、現在値は−１で前の値も−１）に、制御信号５２がゼロとなるように制御信号５２を生成する。ディザ制御部４２は、乗算回路４４によって生成されるディザの量を減少させるように、ゼロの値で制御信号５２を生成する。
【００２６】
他の実施形態では、ディザ制御部４２は、任意の数のデジタル出力信号の現在及び前の値に従って、制御信号５２を生成する。例えば、ディザ制御部４２は、デジタル出力信号の現在及び前の値の数の平均、又はそれらの数による他の関数によって制御信号５２を生成する。
【００２７】
乗算回路４４は、ディザ制御部４２からの制御信号５２を受信する。乗算回路４４はまた、デジタルディザ信号５４及びディザ基準信号５６を受信する。デジタルディザ信号５４及びディザ基準信号５６は、ディザ制御回路２０又はディザ制御回路２０に結合した他の回路によって生成することができる。デジタルディザ信号５４は、乗算回路４４に、論理Ｈｉｇｈ値（例えば＋１）及び論理Ｌｏｗ（例えば−１）値を与える。ディザ基準信号５６は、乗算回路４４に、アナログ信号を与える。乗算回路４４は、制御信号５２、デジタルディザ信号５４、及びディザ基準信号５６に従ってディザを生成して、アナログディザ信号２８を用いてこのディザを（図１に示す）加算回路１６に与える。
【００２８】
１つの実施形態では、乗算回路４４は、制御信号５２、デジタルディザ信号５４、及びディザ基準信号５６をまとめて乗算することによりディザを生成して、アナログディザ信号２８を生成する。より明確には、乗算回路４４は、制御信号５２、デジタルディザ信号５４、及びディザ基準信号５６の論理レベル値を乗算することによりディザを生成して、アナログディザ信号２８を生成する。他の実施形態では、乗算回路４４は、制御信号５２、デジタルディザ信号５４、及びディザ基準信号５６を他の方法で合成することによりディザを生成して、アナログディザ信号２８を生成する。
【００２９】
図３は、ディザ制御部４２の１つの実施形態を示すブロック図である。図３の実施形態では、ディザ制御部４２はクロックフリップフロップ６２及びＸＯＲゲート６４を有する。クロックフリップフロップ６２及びＸＯＲゲート６４は、それぞれ量子化回路１８からデジタル出力信号を受信する。
【００３０】
フリップフロップ６２は、各クロックサイクルで、デジタル出力信号の現在値にて、フリップフロップ６２をクロックさせるクロック信号７２を受信する。クロック信号７２はまた、各クロックサイクルで、デジタル出力信号の前の値、即ち、デジタル出力信号の現在値の直前のデジタル出力信号の値にて、フリップフロップ６２を信号７４のようにクロックアウトさせる。フリップフロップ６２は、信号７４をＸＯＲゲート６４に与える。ＸＯＲゲート６４は、信号７４上のデジタル出力信号の前の値を受信して、デジタル出力信号の現在値と前の値を比較して制御信号５２を生成する。フリップフロップ６２及びＸＯＲゲート６４を用いて、ディザ制御部４２は、デジタル出力信号の前の値を受信して、デジタル出力信号の現在値と前の値を比較することにより、制御信号５２を生成する。
【００３１】
図４は、移動通信サブシステム１００の１つの実施形態を示すブロック図である。サブシステム１００は、無線周波数（ＲＦ）回路１０２、ベースバンドプロセッサ回路１０４、制御回路１０６、及びアンテナインタフェース回路１０８を有する。ＲＦ回路１０２は、受信回路１１４及び送信回路１１８を有する。受信回路１１４は、アナログデジタル変換器（ＡＤＣ）１１４を有し、ＡＤＣ１１４は図１に示すシグマデルタ変調器１０を有する。
【００３２】
ＲＦ回路１０２を、アンテナインタフェース回路１０８に直接又は間接的に接続したアンテナ（例えば図５に示すアンテナ５０６）を用いて、情報を送受信するように構成する。この情報は、例えば、音声及びデータ通信を含み得る。ＲＦ回路１０２は、アンテナインタフェース回路１０８を用いて情報を送信するように構成した、送信回路１１８のインスタンスを１つ以上有する。情報を送信するため、送信回路１１８は、ベースバンドプロセッサ回路１０４から送信すべきデジタル情報を受信して、この情報に従ってＲＦ信号を生成し、アンテナにより送信するためにこのＲＦ信号をアンテナインタフェース回路１０８に与える。アンテナによる送信に先立ち、このＲＦ信号をパワーアンプ回路（図示せず）によって増幅することができる。１つの実施形態では、送信回路１１８の各インスタンスを、１つ以上の周波数バンド、例えばＧＳＭ８５０、ＥＧＳＭ、ＰＣＳ、又はＤＣＭバンドを用いて、情報を送信するように構成する。
【００３３】
ＲＦ回路１０２はまた、アンテナインタフェース回路１０８を用いて情報を受信するように構成した、受信回路１１２のインスタンスを１つ以上有する。情報を受信するため、受信回路１１２は、アンテナ及びアンテナインタフェース回路１０８を通じて、遠隔の送信機（例えば図５に示す基地局５１０）からの情報を含むＲＦ信号を受信する。ＲＦ信号は、受信回路１１２による受信に先立って、フィルタ回路（図示せず）によってフィルタ処理することができる。受信回路１１２は、ＲＦ信号を増幅及びダウンコンバートして、ＲＦ信号をデジタル情報に変換する。特に、ＡＤＣ１１４は、詳細を上記したシグマデルタ変調器を用いて、アナログＲＦ信号をデジタル情報に変換する。受信回路１１２は、デジタル情報を、処理のためにベースバンドプロセッサ回路１０４に与える。１つの実施形態では、受信回路１１２の各インスタンスを、１つ以上の周波数バンド、例えばＧＳＭ８５０、ＥＧＳＭ、ＰＣＳ、又はＤＣＭバンドから、情報を受信するように構成する。
【００３４】
ベースバンドプロセッサ回路１０４を、ＲＦ回路１０２によって送信すべき情報、及びＲＦ回路１０２によって受信された情報に、デジタルベースバンドプロセッサ（例えば音声及び／又はデータ処理）を行うように構成する。また、ベースバンドプロセッサ回路１０４を、ＲＦ回路１０２に関連しない他の情報、即ち、ＲＦ回路１０２によって送信すべきではない又は受信されていない情報に、デジタル処理を行うように構成することが出来る。
【００３５】
制御回路１０６を、ＲＦ回路１０２及びベースバンドプロセッサ回路１０４を含む、移動通信サブシステムの要素の動作を制御するように構成する。例えば、制御回路１０６を、ベースバンドプロセッサ回路１０４を起動及び停止するように構成する。制御回路１０６をまた、ＲＦ回路１０２を起動及び停止するように構成する。制御回路１０６は、ここに記載した機能を行うための、任意の適切なハードウェア及び／又はソフトウェア要素の組を有する。
【００３６】
アンテナインタフェース回路１０８を、図５に示すアンテナ５０６のように、アンテナに接続して、移動通信サブシステム１００によるＲＦ信号の送信及び受信を可能にするように構成する。
【００３７】
移動通信サブシステム１００は、直列又は多重方式（例えば、種々のタスクを行うハードウェアを共有することにより）、並列方式（例えば、各信号処理タスクに対する専用ハードウェアを用いることにより）、若しくは２つの技術の組み合わせで、信号処理タスクを行うことができる。信号処理ハードウェア、ファームウェア、及びソフトウェアの選択は、与えられた所望の実装に対する設計及び性能仕様に依存し得る。
【００３８】
図５は、図４に示す移動通信サブシステム１００を含む、移動通信装置５００の１つの実施形態を示すブロック図である。移動通信装置５００は、移動及携帯電話、ＰＤＡ、オーディオ及び／又はビデオプレーヤ（例えば、ＭＰ３又はＤＶＤプレーヤ）のような、任意の種類のポータブル通信装置とすることができる。移動通信装置５００は、移動通信サブシステム１００、入力／出力サブシステム５０２、電源５０４、及びアンテナ５０６を有する。
【００３９】
入力／出力サブシステム５０２は、ユーザから情報を受信して、この情報を移動通信サブシステム１００に与える。入力／出力サブシステム５０２はまた、移動通信サブシステム１００から情報を受信して、この情報をユーザに与える。この情報は、音声及び／又はデータ通信を含み得る。入力／出力サブシステム５０２は、任意の数及び種類の入力及び／又は出力装置を有し、ユーザによる、移動通信装置５００への情報の提供及び移動通信装置５００からの情報の受信を可能にする。入力及び出力装置の例は、マイク、スピーカ、キーパッド、指示又は選択装置、及び表示装置を含む。
【００４０】
電源５０４は、電力を、移動通信サブシステム１００、入力／出力サブシステム５０２、及びアンテナ５０６に与える。電源５０４は、バッテリのような、任意の適切な携帯用又は非携帯用電源を有する。
【００４１】
移動通信サブシステム１００は、１つ以上の基地局５１０、又は他の遠隔に位置したホストと、アンテナ５０６を用いた無線周波数で通信する。基地局５１０は、１つ以上のアンテナ５１２を有する。移動通信サブシステム１００は、信号５２０で示すように、アンテナ５０６を用いた無線周波数で、１つ以上の基地局５１０、又は他の遠隔に位置したホストに情報を送信する。移動通信サブシステム１００は、信号５３０で示すように、アンテナ５０６を用いた無線周波数で、１つ以上のアンテナ５１２から送信される、基地局５１０から情報を受信する。他の実施形態では、移動通信サブシステム１００は他の周波数スペクトルを用いて基地局５１０と通信する。
【００４２】
上記実施形態において、多様な回路、処理技術及び素材を用いて、本発明による通信機器を実装することができる。このような技術は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＰＭＯＳ（Ｐ型ＭＯＳ）、ＮＭＯＳ（Ｎ型ＭＯＳ）、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウム砒素）、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）、ＢＪＴｓ（バイポーラ接合トランジスタ）、及びＢｉＣＭＯＳ（ＢＪＴｓとＣＭＯＳとの組み合わせ）を含む。
【００４３】
ここでは特定の実施形態を例示して説明しているが、ここに図示及び記載した特定の実施形態に対して、本発明の範囲から外れることなく、多様な変更及び／又は等価の実装が代用可能であることは、当業者に明らかである。本出願は、ここに記載する特定の実施対応の、あらゆる適応及び変形を含むことを意図している。
【図面の簡単な説明】
【００４４】
【図１】デルタシグマ変調器の１つの実施形態を示すブロック図である。
【図２】ディザ制御回路の１つの実施形態を示すブロック図である。
【図３】ディザ制御部の１つの実施形態を示すブロック図である。
【図４】移動通信サブシステムの１つの実施形態を示すブロック図で
【図５】図４に示す移動通信サブシステムを有する移動装置の１つの実施形態を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
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