(57)【要約】節電モード時に、電源電圧が良好であることを示すアクティブフラグ信号を維持しながら、電力消費が低減されたパワーアップ回路。これは、節電モード時にパワーアップ回路をターンオフし、パワーダウン信号に応答してアクティブフラグ信号を維持するために状態保持回路を用いることによって実現される。状態保持回路は、パワーアップ回路の内部ノードが所定のレベルに達したとき、アクティブフラグ信号を発生するように内部ノードに応答する。パワーダウン信号は、スリープモード信号および強度パワーダウン信号の1つまたは両方とすることができる。状態保持回路は、節電モードにおいてアクティブフラグ信号を維持するためのオーバライド回路と、節電モードから出るとすぐに、少なくともパワーアップ回路の内部ノードを急速にリセットするための回復回路を備える。
2009510846.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧レベルを評価し、前記電源電圧レベルが少なくとも所定のレベルにあることを示す出力信号を発生するための電源検出器回路であって、低電力動作モードにおいて選択的に無効化される少なくとも1つの電流経路を有する電源検出器回路と、
少なくとも1つの電流経路を無効化しながら、パワーアップ出力信号の値を維持するための制御回路と
を備えるパワーアップ回路。
【請求項２】
前記少なくとも1つの電流経路が前記電源電圧レベルと接地の間に結合された分圧器回路を含み、前記分圧器回路が前記出力信号に結合されたセンスノードを有する、請求項1に記載のパワーアップ回路。
【請求項３】
前記電源検出器回路が、前記センスノードが前記所定のレベルに達したことに応答して前記出力信号を発生するのを遅らせるための遅延回路をさらに含む、請求項1に記載のパワーアップ回路。
【請求項４】
前記出力制御回路が、ラッチ回路を含む、請求項1に記載のパワーアップ回路。
【請求項５】
前記出力制御回路が、
前記出力信号を供給する論理ゲートであって、ホールド信号に応答して前記出力信号を保存する論理ゲートと、
前記低電力動作モードにおいて、前記ホールド信号を発生するための状態保持回路と
を含む、請求項2に記載のパワーアップ回路。
【請求項６】
前記状態保持回路が、前記低電力動作モードにおいてパワーセーブ信号を受け取る、請求項5に記載のパワーアップ回路。
【請求項７】
電源検出器回路が、前記センスノードの前記所定のレベルを感知するためのセンス回路を含む、請求項6に記載のパワーアップ回路。
【請求項８】
前記センス回路が、差動センスアンプ回路であって、前記差動センスアンプ回路を通る電流を選択するための電流源回路に結合された差動センスアンプ回路を含み、前記電流源回路は、前記低電力動作モードに応答して選択的に無効化される、請求項7に記載のパワーアップ回路。
【請求項９】
前記電源電圧レベルと前記センスノードの間に結合された少なくとも1つの駆動回路を駆動することによって、前記センスノードをリセットするための回復回路をさらに含む、請求項2に記載のパワーアップ回路。
【請求項１０】
電源電圧レベルに結合され、センシングノードを有する分圧器であって、前記センシングノードは、前記電源電圧レベルを追跡する分圧器と、
前記センシングノードの電圧レベルを感知するためのセンシング回路であって、所定の電圧レベルより高いかまたは低いかの一方である前記センシングノードに対応する中間信号を発生するセンシング回路と、
前記中間信号に応答して出力信号を発生するための出力回路と、
低電力動作モードにおいて、前記分圧器と前記センシング回路の少なくとも1つにおける電流経路を切断するための電流無効化手段と、
前記電流経路が前記電流無効化手段によって無効化されている間、前記出力信号の値を保存するための状態保持回路と
を備えるパワーアップ回路。
【請求項１１】
前記電流経路が、3つの低電力モード信号の少なくとも1つに応答して無効化される、請求項10に記載のパワーアップ回路。
【請求項１２】
前記3つの低電力モード信号が、スリープ信号、パワーダウン信号、および電源監視信号を含む、請求項11に記載のパワーアップ回路。
【請求項１３】
前記分圧器内の電流経路を無効化するために、前記出力信号が帰還される、請求項10に記載のパワーアップ回路。
【請求項１４】
前記センシング回路内の前記電流経路を無効化するために、前記出力信号が帰還される、請求項10に記載のパワーアップ回路。
【請求項１５】
前記出力回路が、前記出力信号をラッチするためのラッチを含む、請求項10に記載のパワーアップ回路。
【請求項１６】
前記分圧器が、前記電源電圧レベルと接地の間に直列接続された前記電流無効化手段と、抵抗器手段とを含み、前記抵抗器手段は前記センシングノードを含む、請求項10に記載のパワーアップ回路。
【請求項１７】
前記抵抗器手段が、前記電流無効化手段と前記センシングノードの間に接続されたダイオード接続トランジスタと、前記センシングノードと接地の間に接続された抵抗器とを含む、請求項16に記載のパワーアップ回路。
【請求項１８】
前記電流無効化手段が、前記低電力動作モードにおいて、前記電源電圧レベルを前記抵抗器手段から減結合するためのトランジスタを含む、請求項16に記載のパワーアップ回路。
【請求項１９】
前記センシング回路がインバータを含む、請求項10に記載のパワーアップ回路。
【請求項２０】
前記センシング回路が、
前記センシングノードを基準電圧と比較し、前記中間信号を発生するための差動増幅器と、
前記差動増幅器を通る電流を選択するための電流源回路であって、通常モード動作と前記低電力動作モードの間で動作可能な電流源回路と
を含む、請求項10に記載のパワーアップ回路。
【請求項２１】
前記電流源が、通常動作モードにおいて有効化される第1の電流枝路と第2の電流枝路とを含み、前記第1の電流枝路は、前記低電力動作モードにおいて、前記第1の電流枝路を通る電流経路を無効化するための電流無効化手段を含む、請求項20に記載のパワーアップ回路。
【請求項２２】
前記第2の電流枝路を無効化するために、前記出力信号が前記電流源回路に帰還される、請求項21に記載のパワーアップ回路。
【請求項２３】
前記電流源が、前記第1の電流枝路および前記第2の電流枝路のそれぞれにバイアス電圧を供給するためのバイアス電圧回路を含み、前記バイアス電圧回路は、前記低電力動作モードにおいて、前記バイアス電圧回路を通る電流経路を無効化するための電流無効化手段を含む、請求項21に記載のパワーアップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に低電力回路技術に関する。より詳細には、本発明は、パワーアップ回路内の電力消費を最小にする方法に関する。
【背景技術】
【０００２】
マイクロプロセッサ、独立型および組み込み型メモリデバイス、電圧基準回路、電源制御回路などの半導体デバイスは、電源電圧がターンオンされた直後に実行されるべき、一定の動作のシーケンスを必要とする。このような動作のシーケンスは、一般にパワーアップシーケンスとして知られている。パワーアップシーケンスは、たとえば、記憶要素(たとえば、ラッチ、フリップフロップ、レジスタ)のリセット、(たとえばポンピング電力源またはPLL内の)発振器の起動、および内部電圧源または基準源の特定の順序でのイネーブル化が含まれる。シーケンスは、通常、完了するのにかなりの時間がかかり、電源電圧が一定の最小電圧レベルに達した後に開始する。通常、シーケンスは、電源電圧が最小レベルより低下するまで再実行する必要はない。また、ほとんどの電子デバイスでは、電源電圧変動に敏感なポンピング回路、メモリ記憶要素、その他のブロックなどの論理機能の、正しい動作を確実にするために、安定で信頼性のある電源を有することが重要であり、動作時のどの時点でも、偶発的に電源電圧レベルが一定のレベルより低下したことが分かることが重要である。言い換えれば、ある時点で電源電圧レベルを監視することが必要である。
【０００３】
電源の信頼性は、たとえば電源が再充電の間で有限なアンペア時間を有する電池である、携帯用途では特に重要である。半導体デバイスにおいて、電源電圧レベルを判定または監視し、パワーアップシーケンスを開始するために通常用いられる回路は、通常、パワーアップ検出回路、または電源電圧(レベル)検出器、または単にパワーアップ回路と呼ばれる。パワーアップ回路は、VddまたはVcc電源電圧、または入力/出力回路電源電圧などの、電力源の電圧レベルを監視し、電源電圧レベルが最小必要レベルより高いことを示すアクティブフラグ信号を発生する。電源電圧に敏感な回路は、動作を開始または継続するのに、このアクティブフラグ信号を用いる。
【０００４】
図1は、従来技術のパワーアップ回路の回路図を示す。この例では回路は、Vdd電源電圧レベルを検出するために用いられる。パワーアップ回路10は、分圧器回路と遅延回路を含む。分圧器回路は、すべて電源Vddと接地(Vss)の間に直列に接続された、pチャネルトランジスタ12と、当業者にはダイオード接続として知られるゲート端子がドレイン端子に接続されたpチャネルトランジスタ14と、抵抗器16からなる。pチャネルトランジスタ12は、Vddを分圧器回路から切り離すために、強度パワーダウン信号DEEP_PDに接続されたゲート端子を有する。遅延回路は、トランジスタ14と抵抗器16の共通ノードと出力PWR_OKの間に接続された、一連のインバータ18、20、22および24を含む。この例での出力PWR_OKは、アクティブフラグ信号を表し、ハイ電圧レベルは、Vdd電源電圧が最小レベルより高いことを示す。インバータ18および22の入力端子には、キャパシタ26および28が接続される。
【０００５】
パワーアップ回路10の動作は次の通りであり、Vddがターンオンされた後、Vdd電圧レベルは、接地またはVssから、Vdd公称値へ増加し始める。当業者には、公称電圧は特定の用途および/または回路に依存することが理解されるが、本発明の実施形態は半導体デバイス上の任意のタイプの電源電圧の監視に適用することができる。Vdd電圧が上昇する間、信号DEEP_PDは、Vssのロー電圧レベルすなわち論理ローに保たれ、Vddからトランジスタ12および14と抵抗器16のDC経路を通って直流電流が流れる。インバータ18の入力端子は、Vdd電圧レベルすなわち論理ハイに向かって上昇し、やがてインバータ18の出力を論理ハイから論理ロー電圧レベルに変化させるある電圧レベルに達する。この状態の変化は、残りのインバータを通して伝搬してPWR_OKを論理ハイ電圧レベルに駆動する。この例では、ハイ論理電圧レベルでのPWR_OKは、Vdd電圧が、電源電圧レベルに敏感なブロックがその安全な動作を開始または継続するのに十分な一定のレベルに達し、かつそれより高く維持されていることを示す。
【０００６】
ほとんどの電池式半導体デバイスは、デバイスの電力消費を低減するのを助けるために、節電モードを有する。一般に知られる節電モードの1つは、強度パワーダウンモードである。強度パワーダウンモードでは、デバイスは実質的にターンオフされ、回路ブロックのデータおよび論理状態を保持する必要はなく、通常動作への迅速な復帰は期待されない。したがって、強度パワーダウンモードでは電源電圧レベルの監視は必要ない。図1の例では強度パワーダウンモードに入ると、DEEP_PDはハイ論理電圧レベルに駆動され、トランジスタ12はターンオフされ、Vddノードは分圧器回路から減結合される。それによりパワーアップ回路10は実効的に無効化され、したがってそれはVdd電圧レベルを追跡することができなくなり、その結果PWR_OKは、やがてVssロー電圧レベルに変化する。強度パワーダウンモードでは、電源(たとえばVdd、Vccなど)は、ターンオフされることも、ターンオフされないこともあることに留意することが重要である。
【０００７】
もう1つの一般に知られ、より頻繁に用いられる節電モードは、スタンバイモードであり、スリープモードとも呼ばれる。スリープモードでは、データ記憶要素(たとえばRAM、レジスタ)、基準源、クロック制御回路(たとえばDLLまたはPLL)などの重要な回路には電源が供給されたままとなり、それによりデバイスは比較的短い時間でアクティブモードに復帰することができるようになる。スリープモードでは、通常動作モードと同様に、最も重要な回路をアクティブに保ち、電源シーケンスの不必要な開始を防止するために、PWR_OKがイネーブル電圧レベルのままであることが、ほとんどの場合、必要である。同時に、電力消費を最小にし、動作のためまたは論理状態を保存するためには必要でない、あらゆる電流消費経路を無効化することが重要である。
【０００８】
図1に示される現在知られているパワーアップ回路10には、いくつかの問題がある。分圧器回路は、DEEP_PDがロー電圧レベルにある限りは、Vdd電源から電流を引き出すことになる。パワーアップ回路10内の分圧器回路を通る電流は、DEEP_PDがハイ電圧レベルにあるときだけ、すなわちデバイスが強度パワーダウンモードにあるときだけ切断することができる。
【０００９】
また、図1の従来技術の回路は、スリープモードを維持するための対策をもたない。DEEP_PDをスリープモード信号と置き換える、またはそれらを論理的に組み合わせたとしても、節電モードに入り、分圧器回路を通るDC経路が切断されると、インバータ18の入力端子は、やはりVssに向かって放電するようになる。次いでPWR_OK信号は、ロー電圧レベルVssに低下する。したがって、通常動作モードに再び入るのは、デバイスのパワーアップシーケンス全体が再実行されることになるので、比較的長い時間を要する。したがって、図1の回路では、スリープモード時には、PWR_OK信号レベルをハイに保つために、トランジスタ12はオンのままでなければならず、分圧器回路を通して電流が引き出されることになる。通常、図1のパワーアップ回路10などのパワーアップ回路によって消費される電流は、わずかに数マイクロアンペアであるが、電池式用途では非常に重要となる。
【００１０】
携帯製品では省電力が決定的に重要であり、前述のような節電モードは頻繁に用いられるべきである。
【００１１】
例として、図2に示されるデュアルモード比較器回路などの従来型の比較器回路は、通常および節電動作モードを有し、節電モードは、回路の反応時間が決定的に重要ではないときに、最小の電流消費で回路機能を維持するために用いられる。図2のデュアルモード比較器回路は、通常の差動回路と低電力差動回路を含む。通常の差動回路は、カレントミラー構成に構成されたpチャネルトランジスタ50および52、nチャネル入力トランジスタ54および56、およびnチャネル電流源トランジスタ58を含む。入力トランジスタ54は信号VREFを受け取り、入力トランジスタ56は入力信号VINを受け取り、電流源トランジスタ58のゲート端子はバイアス電圧VBIASを受け取る。VBIAS電圧は、VddとVssの間に直列に接続されたトランジスタ60および62からなる回路から発生され、トランジスタ60は、信号SLEEPによって制御され、トランジスタ62は、ダイオード構成に接続される。nチャネルトランジスタ64からなるディスエーブル回路は、信号SLEEPに応答して、VBIASをロー電源レールVssに結合する。低電力差動回路は、カレントミラー構成に構成されたpチャネルトランジスタ66および68、nチャネル入力トランジスタ70および72、およびnチャネル電流源トランジスタ74を含む。入力トランジスタ70およびトランジスタ74のゲート端子はVREFを受け取り、入力トランジスタ72は入力信号VINを受け取る。トランジスタ74の大きさは、引き出す電流がトランジスタ58より大幅に小さくなるように作られることに留意されたい。
【００１２】
通常および高速動作では、SLEEP信号はロー電圧レベルにセットされ、それにより通常の差動回路と低電力差動回路は共にターンオンされる。速度が決定的に重要ではない低電力動作モードでは、SLEEP信号はハイ電圧レベルにセットされ、VBIASをVss電圧レベルにセットすることによって通常の差動回路をターンオフする。したがって、比較器機能は依然として維持されるが、低電力消費となり、応答時間は通常動作モードに比べて長くなる。
【００１３】
図2のデュアルモード比較器回路の場合は、SLEEP信号の状態が論理ハイから論理ローに変化するとすぐに通常の差動回路が活動化されるので、比較器がスリープモードから復旧するのに必要な時間は、比較的短い。
【００１４】
パワーアップ回路の場合は、携帯機器のユーザが、時間のかかるパワーアップシーケンスの再実行により、機器を節電モードから通常動作にするために長く待つことを許容することはありそうもないので、チップ全体の復旧時間が短いことを確実にすることが重要である。省電力と、節電モードから出た後に通常動作に復帰するための時間とのバランスをとる1つの方法は、パワーアップシーケンスを再実行せずに節電モードから出ることである。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の一目的は、前のパワーアップ回路の少なくとも1つの欠点を取り除く、または軽減することである。
【課題を解決するための手段】
【００１６】
第1の態様では、本発明は、パワーアップ回路を実現する。パワーアップ回路は、電源検出器回路と、制御回路を含むことができる。電源検出器回路は、電源電圧レベルを評価し、電源電圧レベルが少なくとも所定のレベルにあることを示す出力信号を発生する。電源検出器回路は、低電力動作モードでは選択的に無効化される少なくとも1つの電流経路を有することができる。制御回路は、少なくとも1つの電流経路が無効化されている間、パワーアップ出力信号の値を維持する。
【００１７】
本態様の実施形態では、少なくとも1つの電流経路は、電源電圧レベルと接地の間に結合された分圧器回路を含み、分圧器回路は、出力信号に結合されたセンスノードを有する。本態様の別の実施形態によれば、電源検出器回路は、センスノードが所定のレベルに達したことに応答して出力信号を発生するのを遅らせるための遅延回路をさらに含む。本態様の他の実施形態によれば、出力制御回路は、ラッチ回路を含むことができる。
【００１８】
本実施形態の態様によれば、出力制御回路は、論理ゲートと状態保持回路を含むことができる。論理ゲートは出力信号を供給し、それにより論理ゲートがホールド信号に応答して出力信号を保存するようになり、状態保持回路は低電力動作モードにおいてホールド信号を発生する。状態保持回路は、低電力動作モードにおいてパワーセーブ信号を受け取ることができ、電源検出器回路は、センスノードの所定のレベルを感知するためのセンス回路を含むことができる。他の実施形態では、センス回路は、差動センスアンプ回路を含むことができ、差動センスアンプ回路は差動センスアンプ回路を通る電流を選択するための電流源回路に接続され、電流源回路は低電力動作モードに応答して選択的に無効化することができる。本実施形態の他の態様では、パワーアップ回路は、電源電圧レベルとセンスノードの間に結合された少なくとも1つの駆動回路を駆動することによって、センスノードをリセットするための回復回路を含むことができる。
【００１９】
第2の態様では、本発明は、分圧器、センシング回路、出力回路、電流無効化手段、および状態保持回路を有するパワーアップ回路を提供する。分圧器は、電源電圧レベルに結合され、電源電圧レベルを追跡するセンシングノードを有する。センシング回路は、センシングノードの電圧レベルを感知し、所定の電圧レベルより高いかまたは低いかの一方であるセンシングノードに対応する中間信号を発生する。出力回路は、前記中間信号に応答して出力信号を発生する。電流無効化手段は、低電力動作モードでは、分圧器とセンシング回路の少なくとも1つにおける電流経路を切断する。状態保持回路は、前記電流無効化手段によって電流経路が無効化されている間、出力信号の値を保存する。
【００２０】
第2の態様の実施形態によれば、電流経路は、3つの低電力モード信号の少なくとも1つに応答して無効化され、3つの低電力モード信号は、スリープ信号、パワーダウン信号、および電源監視信号を含むことができ、出力信号は、分圧器内の電流経路を無効化するため、またはセンシング回路内の電流経路を無効化するために帰還され、出力回路は、出力信号をラッチするためのラッチを含む。
【００２１】
本態様の他の実施形態によれば、分圧器は、電源電圧レベルと接地の間に直列接続された電流無効化手段と、抵抗器手段を含み、抵抗器手段はセンシングノードを含む。抵抗器手段は、電流無効化手段とセンシングノードの間に接続されたダイオード接続トランジスタと、センシングノードと接地の間に接続された抵抗器を含むことができる。電流無効化手段は、低電力動作モードにおいて電源電圧レベルを抵抗器手段から減結合するためのトランジスタを含むことができる。
【００２２】
本態様の他の実施形態によれば、センシング回路はインバータを含み、または、差動増幅器と電流源回路を含むことができる。差動増幅器は、センシングノードを基準電圧と比較し、中間信号を発生する。電流源回路は、差動増幅器を通る電流を選択し、電流源回路は、通常モード動作と低電力動作モードの間で動作可能である。
【００２３】
他の実施形態によれば、電流源は、通常動作モードで有効化される、第1の電流枝路と第2の電流枝路を含み、第1の電流枝路は、低電力動作モードにおいて、第1の電流枝路を通る電流経路を無効化するための電流無効化手段を含む。出力信号は、第2の電流枝路を無効化するように電流源回路へ帰還することができる。さらに、電流源は、バイアス電圧を第1の電流枝路および第2の電流枝路のそれぞれに供給するための、バイアス電圧回路を含むことができる。バイアス電圧回路は、低電力動作モードにおいてバイアス電圧回路を通る電流経路を無効化するための電流無効化手段を含む。
【００２４】
本発明の他の態様および特徴は、当業者には、添付の図に関連して、以下の本発明の特定の実施形態の説明を読むことにより明らかとなろう。
【００２５】
次に、添付の図を参照して、本発明の実施形態について例としてのみ説明する。
【発明を実施するための最良の形態】
【００２６】
一般に、本発明は、パワーアップシーケンスを再実行する必要がないことを示すアクティブフラグ信号を維持しながら、電力消費を最小にするパワーアップ回路を実現する。これは、電源電圧レベルの監視が不要である間、パワーアップ回路内のすべてのDC経路をターンオフし、アクティブフラグ信号をイネーブルレベルに維持するために状態保持回路を用いることによって実現される。状態保持回路は、電源電圧が最小レベルに達したときにアクティブフラグ信号を発生するように、パワーアップ回路の内部センシングノードの電圧レベルに応答する。状態保持回路はまた、内部センシングノードの信号をオーバライドするホールド信号に応答する。ホールド信号は、パワーセーブ信号から生成され、これは、スリープモード開始信号、強度パワーダウンモード開始信号、もしくは任意の適当な信号、またはDC経路を切断するためのそれらの論理的組合せとすることができる。本発明によるパワーアップ回路はオプションとして、節電モードから出るとすぐにパワーアップ回路の内部ノードの電圧レベルを急速にリセットするための、または通常動作モードでの電源電圧レベルの監視に復帰するための、回復回路を含むことができる。
【００２７】
本発明の実施形態は、パワーアップシーケンスが実行された後は、ほとんどの場合、パワーアップ回路は電源電圧レベルを監視する必要がないということを利用する。パワーアップ回路は、主として、デバイスへのVddの最初の印加時に用いられる。パワーアップ回路のアクティブフラグ信号のイネーブルレベルは、Vdd電圧レベルを監視する必要がないとき、パワーセーブモードまたは通常動作モード時に維持することができ、したがって分圧器回路内のDC経路は切断することができる。
【００２８】
図3に示される本発明の一実施形態によれば、パワーアップ回路は、Vddが最小必要電圧レベルに達した後に電源検出器回路の電力消費を低減するための自己無効化分圧器回路を有することができる。Vddが最小必要電圧レベルに達した後にアクティブフラグ信号の状態を保持するためにラッチ回路を含むので、分圧器回路の無効化はフラグ信号の状態に影響を及ぼさないことになる。
【００２９】
パワーアップ回路100は、図1の従来技術のパワーアップ回路10と機能的に同様である。パワーアップ回路100は、分圧器回路、センス回路、遅延回路、およびラッチ回路を含む。分圧器回路は、pチャネル結合トランジスタ102、pチャネルダイオード接続トランジスタ104、および抵抗器106からなり、すべて電源VddとVssの間に直列に接続される。分圧器は、以下のパワーアップ実装形態で述べる代替構造の1つを有することができる。インバータ108は、内部センシングノード「n」の電圧レベルを検出するためのセンス回路として機能する。インバータ108からの出力信号の遷移は、直列接続されたインバータ112、114、116、nチャネルトランジスタ118、およびキャパシタ120、122、および124からなる遅延回路110によって遅延される。キャパシタ120はインバータ108の入力端に接続され、キャパシタ122はインバータ112の入力端に接続され、キャパシタ124はインバータ114の入力端に接続される。インバータ116の出力端は、トランジスタ118のゲート端子に接続され、トランジスタ118はノードSETをロー電源レールVssに結合する。ラッチ回路126は、交差結合されたインバータ128および130を含み、インバータ128の入力端はノードSETに接続され、インバータ128の出力はアクティブフラグ信号PWR_OKを駆動する。信号PWR_OKは、トランジスタ102のゲート端子に帰還される。ラッチ126では、電圧Vddが最初に印加されるときにPWR_OK信号レベルが常に論理ロー状態となること、すなわちVddが接地電位Vssから公称Vdd電圧レベルに上昇するときに、ラッチ126がトランジスタ118からの信号によってセットされるまで、信号PWR_OKがローのままとなることを確実にする対策が行われなければならない。このような対策としては、たとえば、ノードSETおよびノードPWR_OKに適用された不ぞろいの容量性負荷の追加、または、インバータ128および130内の相応の大きさに作られたトランジスタ、その他の知られている技法、またはそれらの組合せを含むことができる。
【００３０】
次に、図4のシーケンス図を参照して、パワーアップ回路100の動作を説明する。時間t0でVdd電圧レベルが回路に印加され、内部センシングノード「n」の電圧はVddの上昇を追跡する。交差結合されたインバータ128および130における特別な対策により、ノードSETの電圧はVdd電圧レベルと共に上昇し、したがって信号PWR_OKをロー電圧レベルVssに保つ。やがて時間t1で内部センシングノード「n」の電圧は最小臨界レベルに達し、その結果インバータ116はセットトランジスタ118のゲートをハイ電圧レベルに駆動し、それをオンにしてノードSETをVss電源レールに結合する。次いでインバータ128は、PWR_OKをハイ電圧レベルに駆動し、それによりトランジスタ102をターンオフする。次いで、内部センシングノード「n」は、Vssに向かって放電する。したがって、パワーアップ回路100は、電源電圧Vddが所望のレベルに達した後、PWR_OKの状態をイネーブルレベルに維持しながら、電力を節約するためにその分圧器回路を自己無効化することになる。
【００３１】
図3のパワーアップ回路100は、パワーアップ時に公称Vddレベルに達した後は、Vdd電圧のレベルを追跡または監視する必要がない用途に適しており、回路のパワーアップに成功した後の電力消費を低減するのに効果的である。したがって、PWR_OKは、ハイ電圧レベルにセットされた後は、Vdd電源がターンオフされたときだけロー電圧レベルに低下する。
【００３２】
前述のように、可搬型携帯機器のように、携帯機器の動作時間を延ばすために節電動作モードが重要となる多くの用途がある。より具体的には、CPUまたはユーザは、1つまたは複数の節電モードで動作するように、機器に指示することができる。図5、6および8は、選択的に複数の節電モードで動作できるパワーアップ回路の実施形態を示す。
【００３３】
図5は、本発明の一実施形態によるパワーアップ回路の回路図である。この実施形態のパワーアップ回路200は、通常および節電動作モードにおいて、パワーアップ回路を制御するための追加のディジタル回路を有する電源検出器回路を備える。電源検出器回路は、分圧器回路、センス回路、および遅延回路を含む。分圧器回路は、電源電圧が公称Vdd電圧レベルに向かって上昇するにつれて、図5内の「n」と記された内部センシングノードを所定の電圧レベルに駆動する。分圧器回路は、Vdd電源レールとVss電源レールの間に直列接続された、pチャネル結合トランジスタ202、ダイオード接続されたpチャネルトランジスタ204、および抵抗器手段206を含む。本実施例では、抵抗器手段206は、抵抗器要素206aと206bを含む。センシング回路210は所定の電圧レベルを検出し、対応する信号を発生し、これは、その結果としてアクティブフラグ信号PWR_OKに変わる。遅延回路212は、センシング回路210の出力端からアクティブフラグ出力信号への信号伝搬を遅らせる。パワーアップ回路200はまた、以下の回路ブロックを含む。状態保持回路208は、パワーセーブ信号POWER_SAVEに応答して信号HOLD*を発生することにより、アクティブフラグ信号のイネーブルレベル(この実施例では、PWR_OKのハイ電圧レベル)を維持する。図5のPOWER_SAVEノードのハイ電圧レベルは、パワーセーブ動作モードに入ったことを表すことに留意されたい。オプションの回復回路214は、パワーセーブモードから出るとすぐに、駆動回路215を活動化することによってパワーアップ回路の内部ノードの状態を迅速にリセットする。駆動回路215は、信号POWER_SAVEに応答して回復回路214によって発生される、信号RESET*を受け取るためのゲート端子を有するpチャネルトランジスタによって表される。図5には具体的に示されていないが、遅延回路212内に追加の駆動回路要素を含むことができる。パワーアップ回路はまた、センシング回路210および状態保持回路208からの信号を組み合わせてPWR_OK信号を発生するための、出力オーバライド回路216を備えることができる。出力オーバライド回路216は、センシング回路210および遅延回路212を通ってその入力端に印加される内部センシングノード「n」からの信号を有し、かつ状態保持回路208によって発生される信号HOLD*を受け取るための第2の入力端を有する。
【００３４】
本実施例では、トランジスタ202のゲートは、電流無効化手段として機能し、パワーセーブ信号POWER_SAVEを受け取る。本発明の他の実装形態では、ダイオード接続トランジスタ204は取り除くことができる。一般に、このような構成は、ダイオード接続トランジスタ204を有する分圧器構成と比較して、等価な電力消費を維持するために、より大きな抵抗器の値を用いる。そうでない場合は、トランジスタ204が取り除かれた後に抵抗器の値を大きくしないと、より大きな電力が消費されることになる。抵抗器手段206は、並列または直列接続の組合せに構成された1つまたは複数の抵抗器を備えることができ、これらは、たとえばポリシリコン抵抗器とすることができる。信号POWER_SAVEは、スリープモードまたは強度パワーダウンモードに入るとき、ハイ電圧レベルVddに駆動される。トランジスタ204のダイオード接続構成により、センシングノード「n」の電圧は、ほぼVdd-Vtpである最大値に制限され、ただしVtpはpチャネルトランジスタ204の閾値電圧である。したがって、電力消費を増加せずに、小さな抵抗器の値を用いることができる。同時に、Vtpは温度およびプロセスパラメータのばらつきによって変動するので、ダイオード接続トランジスタを用いた方式の精度は比較的低い。
【００３５】
パワーアップ回路200の動作は、図1のパワーアップ回路10と基本的に同じである。Vdd電圧レベルを監視するために、信号POWER_SAVEをロー電圧レベルVssにセットすることにより、トランジスタ202、204および抵抗器手段206を通る電流経路が有効化される。機器のパワーアップ時に、Vddが上昇するにつれて、内部センシングノード「n」の電圧レベルも上昇する。センシング回路210は、ノード「n」の所定の電圧レベルを検出し、Vdd電圧が最小レベルに達したことを示す中間信号を発生する。中間信号は、出力オーバライド回路216に達する前に、遅延回路212によって遅延される。中間信号を受け取るとすぐに、出力オーバライド回路216は、PWR_OKノードをハイ電圧レベルに駆動する。
【００３６】
信号POWER_SAVEがロー電圧レベルVssにある間は、回復回路214によって発生される信号RESET*は、ハイ電圧レベルVddのままとなって駆動回路215および遅延回路212内の任意の他の駆動回路を非アクティブに保つ。POWER_SAVEがロー電圧レベルVssにある間、状態保持回路208は非アクティブのままであり、したがって信号HOLD*をハイ電圧レベルVddに保つ。出力オーバライド回路216内では、論理ハイ電圧レベルのHOLD*信号は、内部センシングノード「n」からの信号がアクティブフラグ出力PWR_OKへ通過するのを可能にする。
【００３７】
信号POWER_SAVEがハイ論理電圧レベルに駆動されると節電モードに入り、トランジスタ202はターンオフされて分圧器回路を通ってDC電流が流れるのを防ぐ。信号POWER_SAVEが論理ハイ電圧レベルにあることに応答して、状態保持回路208は、信号HOLD*を論理ロー電圧レベルに駆動し、ノード「n」の電圧レベルに関わらず、出力オーバライド回路216が信号PWR_OKを論理ハイ電圧レベルに保つようにする。やがて、ノード「n」はVss電圧レベルへ放電し、前にVddハイ電圧レベルであった中間信号はVssへ低下することになる。信号POWER_SAVEが論理ロー電圧レベルにあるときのVdd監視動作時には、電源電圧の中断または変動により中間信号が臨界値より低下すると、信号PWR_OKの状態を変化させる。しかし、信号POWER_SAVEが論理ハイ電圧レベルにある間は、「n」に対応する中間信号の電圧レベルは出力オーバライド回路216によって実効的に無視される。したがって節電モードでは、分圧器回路によってDC電力は消費されず、PWR_OK信号はイネーブルレベルのままとなる。
【００３８】
パワーセーブモードから出ると、POWER_SAVE信号は、論理ロー電圧レベルに駆動されてトランジスタ202をターンオンする。回復回路214は、POWER_SAVE信号の論理ハイから論理ロー電圧レベルの遷移に応答して、ロー論理電圧のRESET*パルスを発生して駆動回路215および任意のその他の駆動回路を短い時間、活動化する。短い時間の駆動回路の活動化により、駆動回路が回路210の遅延をオーバライドするのに従って、ノード「n」はVdd電圧レベルに迅速に復帰する。状態保持回路208はディスエーブルされ、その結果、信号HOLD*は論理ハイ電圧レベルに駆動される。それに従って、センシングノード「n」の電圧レベルは、再び信号PWR_OKの状態を制御する。
【００３９】
本発明の一実施形態によるパワーアップ回路300の詳細な回路図は、図6に示される。図6のパワーアップ回路300は、図5のパワーアップ回路200と同様であるが、さらに状態保持回路208、センシング回路210、遅延回路212、回復回路214、および出力オーバライド回路216の回路実装形態の実施例を示す。図6内の同じ番号の要素は、図5に示されるものと対応する。パワーアップ回路300の分圧器回路206は、ダイオード接続トランジスタ204とVss電源レールの間に結合された単一の抵抗器を含む。ここに示す実施形態では、信号POWER_SAVE*は、3入力NORゲート302によって発生され、NORゲート302は、3つの節電制御信号、すなわちスリープ信号SLEEP、パワーダウン信号PWRDN、および電源監視信号PWRMNTRを受け取る。3つすべての節電制御入力は、パワーアップ回路に対する影響の点では同一であるが、それらはチップ上の機能的に独立なブロックによって発生される。SLEEP信号は、スタンバイモード制御ブロックによって発生される。PWRDN信号は、パワーダウン制御ブロックによって発生される。PWRMNTR信号は、Vdd監視をイネーブルするため、またはVddの監視をディスエーブルし、電力を節約するために、通常動作モードにおいてパワーアップ回路をイネーブルまたはディスエーブルする制御ブロックによって発生される。パワーアップ回路の代替実施形態では、利用可能な制御およびチップに対して必要な機能に応じて、節電制御信号のいくつかは省くことができる。信号POWER_SAVE*は、インバータ304によって反転されて信号POWER_SAVEを発生し、信号POWER_SAVEはトランジスタ202のゲート端子に接続される。
【００４０】
状態保持回路208は、NANDゲート308、一連のインバータ310、312および314を含み、インバータ316は、NANDゲート308の出力を反転して信号HOLD*を駆動する。インバータ304、318、320、322、324は、状態保持回路208の一部と見なすことができる。本実施例では、状態保持回路208は、立ち上がりエッジ遅延回路として実装される。回路は、POWER_SAVE*信号の遷移を伝達し、すなわちPOWER_SAVEの立ち下がりエッジは、HOLD*信号へ比較的迅速に伝えられ(NANDゲート308とインバータ316のみによって遅延される)、一方、立ち上がりエッジは、一連のインバータ304、318、320、322、324、310、312および314によって生成される遅延の後に伝送される。RESET*信号による回路のリセットには時間がかかるので、この遅延は好ましい。ノード「n」の信号がPWR_OK出力へ通過できるようになる前に、NANDゲート340は、回路が節電モードから復旧する間、PWR_OK信号をハイレベルに保持すべきである。回復回路214は、論理ロー電圧レベルのパルスRESET*信号を発生するように構成された、一連のインバータ318、320、322および324、およびNANDゲート326を含む。本実施例では、回復回路214は、エッジ検出器として実装される。センシング回路は、インバータ328を用いて実装され、インバータ328の入力端子は内部センシングノード「n」に接続され、出力端はインバータ330および332とキャパシタ要素334、336および338を備える遅延回路に接続される。
【００４１】
好ましくは、インバータ328はトランジスタの相補対を有し、標準の閾値を有する通常のインバータより論理閾値を高くするために、pチャネルトランジスタは同じダイ上に形成された通常のインバータと比べて標準のpチャネル閾値を有し、nチャネルトランジスタは同じダイ上に形成された通常のインバータと比べて高い閾値を有する。インバータ330は、論理閾値をシフトするために、高い閾値のpチャネルトランジスタと標準の閾値のnチャネルトランジスタを有することが好ましい。インバータ332は、通常のインバータとして構成されることが好ましい。別法として、インバータ328と330の1つまたは両方を、通常のインバータまたは、内部センシングノード「n」での所定の電圧レベルが正しく感知され、所定の時間遅延で渡されるような大きさに作られたトランジスタを有するインバータとすることができる。他の代替実装形態では、所定の電圧レベルの感知の精度および安定性を向上するために、インバータ328の代わりに、差動入力比較器を用いることができる。差動入力比較器については、後に詳しく述べる。
【００４２】
インバータ332の出力は、図6の実施形態ではNANDゲート340として実装されている出力オーバライド回路216の一方の入力端を駆動する。NANDゲート340の第2の入力端は、状態保持回路208から発生される信号HOLD*を受け取る。好ましくは、キャパシタ334、336および338は、それらが接続されるノードが、クロストークおよびノイズによって引き起こされる電圧レベル変化の影響を比較的受けないように保つために含められる。キャパシタは、ソースとドレイン端子が共に接続されたMOSトランジスタであることが好ましい。別法として、それらは、MEM構造および、それぞれ電源(Vdd)または接地(Vss)レールに近接して配置された金属線など、十分な容量を実現するために有効な任意の種類の構造とすることができる。
【００４３】
前に図5でトランジスタ215として示された駆動回路は、いま図6では1組のトランジスタ215、344および346として示される。駆動トランジスタ215および346は、RESET*パルス信号に応答して、インバータ328および332の入力端子の電圧レベルを上昇させ、一方、駆動トランジスタ344は、RESET*パルス信号の反転相に応答して、インバータ330の入力端子の電圧レベルを低下させる。
【００４４】
電源監視回路300の動作は、図7のシーケンス図を参照して、次のようになる。図7のシーケンス図は、一般的な信号遷移を示し、必ずしも信号間の実際のタイミング関係を表さない。時間t0で電力源がターンオンされると、電源電圧Vddは上昇を開始し、ノード「n」の電圧はVddを追跡する。POWER_SAVE信号は、論理ロー電圧レベルに保持されて結合トランジスタ202をターンオンに保つ。ここで、時間t1においてVdd電源電圧は、正しい回路動作のための必要最小レベルに達し、その結果、内部センシングノード「n」の電圧レベルが、電源電圧の臨界レベルに対応する所定の電圧レベルに達するものと仮定する。これによりインバータ328がトリガされて状態が変化し、インバータ330の入力をロー電圧レベルに駆動する。このロー電圧の中間信号は、遅延インバータ330および332を通って伝播し、時間t2でNANDゲート340の入力端に到達して信号PWR_OKを論理ハイ電圧レベルに変化させる。同時に、状態保持回路208および回復回路214を通じて、POWER_SAVEのロー電圧レベルと、信号POWER_SAVE*のハイ電圧レベルが、それぞれ信号HOLD*およびRESET*を論理ハイ電圧レベルに保つ。
【００４５】
時間t3で節電モードに入るとすぐに、POWER_SAVE信号は論理ハイ電圧レベルに駆動され、トランジスタ202をターンオフし、HOLD*信号を論理ロー電圧レベルに駆動し、それにより、内部センシングノード「n」の電圧レベルに関わらず、その出力PWR_OKを論理ハイ電圧レベルに強制することによってNANDゲート340をオーバライドする。トランジスタ202がターンオフされた状態では、やがてノード「n」は接地またはVss電位に向かって放電する。HOLD*信号は、降下するノード「n」の電圧レベルが、インバータ332にNANDゲート340の入力を論理ハイ電圧レベルに駆動させることができるようになる前に、論理ロー電圧レベルに駆動されることに留意されたい。したがって信号PWR_OKは、ハイ電圧レベルに維持される。POWER_SAVEのローからハイへの電圧遷移は、回復回路214に影響を及ぼさないことに留意されたい。
【００４６】
時間t4で節電モードから出るとすぐに、信号POWER_SAVEは、もとの論理ロー電圧レベルに駆動され、状態保持回路208にHOLD*信号をハイ電圧レベルに駆動させ、それによりNANDゲート340は内部センシングノード「n」からの信号を通過させることになる。信号POWER_SAVEの論理ハイから論理ロー電圧レベルの遷移は、回復回路214がロー電圧のRESET*パルスを発生するように強制して駆動トランジスタ215、344および346からなる駆動回路を短い時間、ターンオンする。したがって内部センシングノード「n」の電圧レベルは、急速に回復され、Vdd電源電圧レベルが少なくとも所望の最小電圧レベルに等しいかそれより高いことを再び示すようになる。
【００４７】
したがって、ここに示すパワーアップ回路の実施形態は、節電モード時に、電力消費を低減しながら、PWR_OK信号をアクティブレベルに維持する。当業者には、上述の回路の構成および信号の論理レベルは、同じ所望の結果を実現するために、本発明の範囲から逸脱せずに変更できることが理解されよう。さらに当業者には、状態保持回路208、回復回路214、および遅延回路内のインバータ要素の数は、任意の所望の遅延量を実現するように選択できることが理解されよう。図6のパワーアップ回路の実施形態では、出力オーバライド回路216はNANDゲート340として実装されるが、当業者には、同じ結果を実現するために異なるタイプの回路を使用できることが理解されよう。
【００４８】
図8は、たとえば図6のパワーアップ回路の実施形態において用いることができる、出力オーバライド回路216の代替実装形態の実施例を示す回路図である。図8のオーバライド回路216は、図6のインバータ332の出力を受け取るための入力「a」および出力PWR_OKを有するトランスミッションゲート220と、アクティブフラグ出力PWR_OKをVdd電源またはレールに結合するためのpチャネルプルアップトランジスタ222の簡単な組合せである。プルアップトランジスタ222は、PWR_OKに接続されたドレイン端子を有し、そのゲート端子はHOLD*信号を受け取る。HOLD*信号はまた、トランスミッションゲート220のnチャネルトランジスタのゲート端子に接続される。インバータ224の出力端における反転されたHOLD*信号は、トランスミッションゲート220のpチャネルトランジスタのゲートを駆動する。HOLD*信号がロー電圧レベルに駆動されると、トランスミッションゲート220は、信号PWR_OKをセンシングノード「n」から減結合し、一方、プルアップトランジスタ222はターンオンされてPWR_OKをハイ電圧レベルに保つ。他の代替実装形態では、2対1マルチプレクサを用いることができ、その場合は、第1の入力端をノード「a」とし、第2の入力端をプルアップトランジスタに接続することができ、HOLD*は入力選択信号として機能する。
【００４９】
図9は、本発明の別の実施形態によるパワーアップ回路の概略図である。回路400は、図6の回路300と同様であり、同じ番号の要素は前に図6に対して述べられているが、いくつかの変更を含む。より具体的には、パワーアップ回路400は、今度は、主にスリープ信号SLEEPとパワーダウン信号PWRDNの、2つのパワーダウン信号を受け取るように構成される。ダイオード接続トランジスタ204は抵抗器要素206aで置き換えられ、インバータ328はノード「n」の電圧レベルを感知するためのセンス回路404で置き換えられる。前述のように、抵抗器206aを有する利点は、正確で安定な動作が得られることである。センス回路404は、NORゲート302からのPOWER_SAVE*信号と、インバータ408を通じたPWR_OK信号の帰還を受け取ってセンス回路を低電力動作モードにする。センス回路404の詳細は、図10を参照してさらに説明する。
【００５０】
図10は、図9に示されるセンス回路404の回路図である。本発明の一実施形態によるセンス回路404は、差動増幅器回路と、電源制御回路を含む。センス回路404は、3つのモードの1つで動作することができる。第1は通常モード、第2は低電力モード、第3はディスエーブルモードである。差動型回路は、図6に示されるような単純なインバータをベースとするセンス回路に比べて、向上された精度および安定性を実現する。
【００５１】
差動増幅器は、カレントミラー構成に構成されたpチャネルトランジスタ420および422と、nチャネル入力トランジスタ424および426を含む。入力トランジスタ424は基準電圧VREFを受け取り、一方、入力トランジスタ426はノード「n」に結合される。共に結合されたトランジスタ422と426のドレイン端子は、出力OUTを駆動し、出力OUTは図9のインバータ330の入力端に接続される。
【００５２】
電流源回路は、トランジスタ424および426のソース端子に接続された2つの選択可能な並列電流経路枝路と、バイアス電圧回路からなる。第1の電流経路は、トランジスタ424および426のソース端子とVssの間に直列接続されたnチャネルトランジスタ428および430を含み、第2の電流経路は、トランジスタ424および426のソース端子とVssの間に直列接続されたnチャネルトランジスタ432および434を含む。トランジスタ428および432は、それらのゲート端子にてバイアス電圧VBIASを受け取り、一方、トランジスタ430および434は、それぞれ信号PWR_OK*およびPOWER_SAVE*を受け取り、PWR_OK*は、図9においてインバータ408によって反転されたPWR_OKである。ここに示す実施形態では、トランジスタ430は、トランジスタ428と430を通る電流経路を無効化するための電流無効化手段として機能する。同様にトランジスタ434は、トランジスタ432と434を通る電流経路を無効化するための電流無効化手段である。バイアス電圧回路は、VddとVss電源レールの間に直列接続された、pチャネルトランジスタ436と、nチャネルトランジスタ438および440を含む。トランジスタ438はダイオード接続され、トランジスタ440のゲートはVdd電源レールに結合される。トランジスタ436のドレイン端子は、トランジスタ428および432における電流経路を選択するためにそれらのゲートに接続される。
【００５３】
電源制御回路は、NORゲート442、nチャネルトランジスタ444、インバータ446、およびpチャネルトランジスタ448を含む。NORゲート442は、その入力端で信号POWER_SAVE*およびPWR_OK*を受け取り、その出力端は、トランジスタ436、444のゲートと、トランジスタ448のゲートを駆動するインバータ446の入力端とに接続される。ここに示す実施例では、NORゲート442とトランジスタ444の回路の組合せは、トランジスタ436、438および440を通る電流経路を無効化する電流無効化手段として機能する。
【００５４】
次に、センス回路404の通常の低電力およびディスエーブルモードについて説明する。機器の初期パワーアップ時には、信号POWER_SAVE*およびPWR_OK*は論理ハイ電圧レベルにあってトランジスタ430および434をターンオンに保ち、出力信号OUTは論理ロー電圧レベルにあるものとする。したがって、電流源回路の両方の枝路(トランジスタ430および434)は、電流消費の増加を犠牲にして感知速度を最大にするためにオンとなる。POWER_SAVE*およびPWR_OK*信号の両方は論理ハイ電圧レベルにあり、NORゲート442の論理ロー電圧出力はトランジスタ436をターンオンし、トランジスタ444および448をターンオフに保つ。やがてノード「n」は臨界レベルに上昇し、OUTは論理ハイ電圧レベルに上昇する。図9では、PWR_OKは、論理ロー電圧レベルから論理ハイ電圧レベルに変化して電圧レベルVddが必要な最小電圧レベルに達したことを示す。したがって、PWR_OK*は、論理ロー電圧レベルに変化してトランジスタ430をターンオフし、第1の電流経路を無効化する。Vddは安定であると見なされるので、Vdd監視動作モードに対しては高速の回路反応を、もはや必要としなくてもよく、したがって電流消費量は低減される。したがって、センス回路404は、PWR_OK信号の帰還により、それ自体で低電力監視モードに入る。
【００５５】
いま回路がVdd低電力監視モードで動作していると仮定すると、節電モードに変わることによりセンス回路404内の電力がさらに節約される。節電モードでは、POWER_SAVE*は、ロー電圧レベルにセットされる。これがトランジスタ434をターンオフし、かつNORゲート442を通じてトランジスタ436をターンオフし、トランジスタ444および448をターンオンする。次いでトランジスタ444は、トランジスタ428と432をターンオフし、一方、トランジスタ448は、トランジスタ420と422をターンオフする。ノードOUTは、フローティングとなるが、その電圧レベルは重要でなく、なぜなら節電モード時には、状態保持回路208が信号PWR_OKを論理ハイ電圧レベルに保つからである。別法として、ディスエーブルモードにおいてノードOUTをVddレベルにプルアップするために、ソースがVdd電源レールに接続され、ドレインがノードOUTに接続され、ゲートがトランジスタ448のゲートに接続されたもう1つのpチャネルトランジスタを用いることができる。他の実施形態としては、ディスエーブルモードにおいてノードOUTをVss電圧レベルにプルダウンするために、ソースがVssレールに接続され、ドレインがノードOUTに接続され、ゲートがNORゲート442の出力端に接続されたnチャネルトランジスタとすることができる。ディスエーブルモードでのOUTの状態に対する特定の要件に応じて、その他の変形も可能である。
【００５６】
センス回路404の有利な特徴は、通常および低電力監視モードを実装するために用いられるトランジスタの数が、最小になることである。前に図2に示されたように、同様な回路の従来技術の実装形態は、二重の差動増幅器回路を備える。一方、センス回路404は、シリコン面積を節約するために使用することができる差動増幅器回路によって用いられる電流の量を、選択的に制御することができる電流源回路を有する、単一の差動増幅器回路を用いる。
【００５７】
図10に示される選択可能電流源回路技術によってもたらされるシリコン面積の節約の利点をさらに示すために、図2の従来技術の比較器回路が、図11に示されるように単一の差動増幅器回路を用いて動作するように変更されている。
【００５８】
図11は、低電力消費モードと高速動作モードの間で選択的に動作可能となるように設計された、低電力比較器回路の回路図である。比較器回路500は、カレントミラー構成に構成されたpチャネルトランジスタ502および504からなる差動増幅器回路、nチャネル入力トランジスタ506および508、およびnチャネル電流源トランジスタ510および512を含む。トランジスタ510を制御するために、トランスミッションゲート516とプルダウントランジスタ518からなる低電力論理回路が含まれる。トランジスタ504と508の共通端子は、ノードVOUTに接続される。トランジスタ506のゲート端子は基準電圧VREFに接続され、トランジスタ512のゲート端子はバイアス電圧VBIASに接続される。トランジスタ510のゲート端子は、トランスミッションゲート516を通じて選択的にVBIASに接続され、トランスミッションゲート516は相補型信号SLEEPおよびSLEEP*によって制御される。トランジスタ510のゲート端子はさらに、ゲート端子が信号SLEEPに接続されたnチャネルプルダウントランジスタ518を介して、接地に結合される。VBIASは、電源レールVddとVssの間に直列接続された、pチャネルトランジスタ520とダイオード接続されたnチャネルトランジスタ522を備えるバイアス電圧発生器回路から発生される。ここに示す実施形態では、好ましくは、電流源トランジスタ512は、トランジスタ510よりも少ない電流を引き出すような大きさに作られる。しかし回路特性要件に応じて、トランジスタ510と512は、別のやり方で大きさを決めることができる。
【００５９】
電流源の電流値、およびカレントミラーの大きさの比率によって、比較器回路500の応答時間が決まる。高速モード時には比較器回路500は、高速な応答時間を得るために比較的大きな電流を必要とする。たとえば、SLEEP信号が論理ロー電圧レベルである間、高速動作モードにおいて両方のトランジスタ510および512がターンオンされる。しかし、SLEEP信号が論理ハイ電圧レベルにセットされたときのスリープモードでは、トランジスタ510をディスエーブルすることによって動作電流の低減を得ることができる。これは、SLEEP信号の論理ハイ電圧レベルによってトランスミッションゲート516をターンオフし、プルダウントランジスタ518を活動化することによって達成される。節電モードでは、急速な状態の変化は必ずしも決定的に重要ではないが、比較機能は維持される。
【００６０】
当業者には明確に分かるように、図11の比較器回路500によって実現される利点の1つは、通常およびスリープモードの両方に対して信号VOUTを発生するために、1つの差動増幅器回路を用いることができることであり、さらに半導体面積が大幅に節約される。
【００６１】
図12は、本発明の一実施形態による代替の比較器回路の回路図である。比較器回路600は、図11の比較器回路500と比べて、特にトランジスタ510および512の一方を活動化するための構成において異なる。より具体的には、電源制御回路は今度はさらに、VBIASをトランジスタ512のゲートに選択的に結合するためのトランスミッションゲート602と、トランジスタ512のゲートに接続されたプルダウントランジスタ604を含む。トランスミッションゲート602は、SLEEP信号が論理ロー電圧レベル(通常動作モードに対応する)のとき、VBIASをトランジスタ512から切り離し、プルダウントランジスタ604は、信号SLEEPが論理ロー電圧レベルのとき、信号SLEEP*によってターンオンされる。さらに、トランジスタ510と512は、通常およびスリープ動作モードに対する速度と電力消費を最適化するような大きさとすることができる。
【００６２】
前述のパワーアップ回路100、200、300および400は、節電動作モードにおいて、分圧器回路を選択的にターンオフすることによって、DC電力を大幅に節約できる回路の実施例である。すべてのパワーアップ回路の実施形態によって共有される共通の特徴は、VddおよびVss電源レールの間で分圧器を通る電流経路を切断することによって電力が節約されるが、チップの残りの回路用にアクティブレベルのPWR_OK信号を維持することである。分圧器回路は選択的にディスエーブルすることができ、パワーセーブモードから通常モードへ出た後に、パワーアップ回路のノードをそれらのもとのレベルに駆動するように、オプションの回復回路を含めることができる。
【００６３】
図9、10および11に示される選択可能電流源回路技術は、マルチモード機能を実装するのに必要なトランジスタ要素の数を最小にしながら、節電動作モードでの電力消費をさらに低減するために、マルチモード比較器回路に適用することができる。
【００６４】
上述の低電力パワーアップ回路技術は、DRAM、組み込み型DRAM、SRAM、組み込み型SRAM、フラッシュおよび低電力消費モードで動作可能な回路を有するその他の不揮発性メモリなどの、メモリデバイスに適用することができる。さらに、マイクロコントローラ、マイクロプロセッサおよび回路システムおよび任意のタイプの低電力モードを有するIPブロックなどの、非メモリデバイスは、前述のパワーアップ回路技術を使用することができる。
【００６５】
本発明の上述の実施形態は、例としてのみであるものとする。当業者なら、添付の特許請求の範囲のみによって定義される本発明の範囲を逸脱せずに、特定の実施形態に対して変更、修正および変形をもたらすことができる。
【図面の簡単な説明】
【００６６】
【図１】従来技術のパワーアップ回路の回路図である。
【図２】従来技術の比較器回路の回路図である。
【図３】本発明の一実施形態によるパワーアップ回路の回路図である。
【図４】図3のパワーアップ回路の動作を示すシーケンス図である。
【図５】本発明の一実施形態による、節電動作モードを有する汎用電源監視回路の概略図である。
【図６】本発明の一実施形態による、節電動作モードを有する電源監視回路の回路図である。
【図７】図6の電源監視回路の動作を示すシーケンス図である。
【図８】出力オーバライド回路の回路図である。
【図９】本発明のもう1つの実施形態による節電動作モードを有する電源監視回路の回路図である。
【図１０】図9の電源監視回路内の比較器回路の回路図である。
【図１１】本発明の一実施形態による比較器回路の回路図である。
【図１２】本発明の一実施形態による、もう1つの比較器回路の回路図である。
【符号の説明】
【００６７】
10    パワーアップ回路
12、14    トランジスタ
16    抵抗器
18、20、22、24    インバータ
26、28    キャパシタ
50、52、54、56、58、60、62、64、66、68、70、72、74    トランジスタ
100    パワーアップ回路
102、104    トランジスタ
106    抵抗器
108、112、114、116    インバータ
118    トランジスタ
120、122、124    キャパシタ
126    ラッチ回路
128、130    インバータ
200    パワーアップ回路
202、204、206    トランジスタ
206    抵抗器手段
206a、206b    抵抗器要素
208    状態保持回路
210    センシング回路
212    遅延回路
214    回復回路
215    トランジスタ
216    出力オーバライド回路
220    トランスミッションゲート
222    トランジスタ
224    インバータ
300    パワーアップ回路
302    NORゲート
304    インバータ
308    NANDゲート
310、312、314、316、318、320、322、324    インバータ
326    NANDゲート
328、330、332    インバータ
334、336、338    キャパシタ
340    NANDゲート
344、346    トランジスタ
400    パワーアップ回路
404    センス回路
408    インバータ
420、422、424、426、428、430、432、434、436、438、440    トランジスタ
442    NORゲート
446    インバータ
444、448    トランジスタ
500    比較器回路
502、504、506、508、510、512    トランジスタ
516    トランスミッションゲート
518、520、522    トランジスタ
600    比較器回路
602    トランスミッションゲート
604    トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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