(57)【要約】【課題】非同期型シグマデルタデジタルアナログコンバータを提供すること。【解決手段】デジタル入力信号（ｕ［ｋ］）をアナログ出力信号（ｆ（ｔ））に変換する非同期型シグマデルタデジタルアナログコンバータ（１００）であって、ローパスフィルタ（１０４）とヒステリシス機能付きコンパレータ（１０６）とを有すると共に、前記デジタル入力信号（ｕ［ｋ］）が供給される同期型シグマデルタ変調器（１２０）と、前記コンパレータ（１０６）が処理した信号（ｘ（ｔ））をクロック信号（ｆｂ）に基づいてサンプリングすることにより、前記アナログ出力信号（ｆ（ｔ））を生成するよう構成したクロックサンプリング手段（１０８）とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
デジタル入力信号（ｕ［ｋ］）をアナログ出力信号（ｆ（ｔ））に変換する非同期型シグマデルタデジタルアナログコンバータ（１００）であって、
ループフィルタ（１０４）とヒステリシス機能付きコンパレータ（１０６）とを有すると共に、前記デジタル入力信号（ｕ［ｋ］）が供給される非同期型シグマデルタ変調器（１２０）と、
前記コンパレータ（１０６）が処理した信号（ｘ（ｔ））をクロック信号（ｆｂ）に基づいてサンプリングすることにより、前記アナログ出力信号（ｆ（ｔ））を生成するクロックサンプリング手段（１０８）と、を備えること、
を特徴とする非同期型シグマデルタデジタルアナログコンバータ（１００）。
【請求項２】
前記非同期型シグマデルタ変調器（１２０）がクロック不要で動作すること、を特徴とする請求項１に記載のデジタルアナログコンバータ（１００）。
【請求項３】
前記コンパレータ（１０６）が処理した前記信号（ｘ（ｔ））を前記入力信号（ｕ［ｋ］）にフィードバックするフィードバックループ（１２１）を有し、前記クロックサンプリング手段（１０８）を前記フィードバックループ（１２１）外に配置すること、
を特徴とする請求項１又は上記の請求項のいずれか一項に記載のデジタルアナログコンバータ（１００）。
【請求項４】
信号路において前記クロックサンプリング手段（１０８）を前記フィードバックループ（１２１）内に配置すること、を特徴とする請求項３に記載のデジタルアナログコンバータ（１００）。
【請求項５】
前記ループフィルタ（１０４）がローパスフィルタ、積分器、及びバンドパスフィルタからなる群のうちの少なくとも１つを有すること、を特徴とする請求項１又は上記の請求項のいずれか一項に記載のデジタルアナログコンバータ（１００）。
【請求項６】
前記非同期型シグマデルタ変調器（１２０）及び前記クロックサンプリング手段（１０８）からなる群のうちの少なくとも１つの要素をソフトウェアで実行すること、を特徴とする請求項１又は上記の請求項のいずれか一項に記載のデジタルアナログコンバータ（１００）。
【請求項７】
前記非同期型シグマデルタ変調器（１２０）と前記クロックサンプリング手段（１０８）をソフトウェアで実行すること、を特徴とする請求項１又は上記の請求項のいずれか一項に記載のデジタルアナログコンバータ（１００）
【請求項８】
前記クロックサンプリング手段（１０８）の出力と連動する駆動手段（１０９）を有すること、を特徴とする請求項１又は上記の請求項のいずれか一項に記載のデジタルアナログコンバータ（１００）。
【請求項９】
前記駆動手段（１０９）をハードウェアで実行すること、を特徴とする請求項８に記載のデジタルアナログコンバータ（１００）。
【請求項１０】
前記駆動手段（１０９）の出力と連動するアナログフィルタ（１１２）を有すること、を特徴とする請求項８又は上記の請求項のいずれか一項に記載のデジタルアナログコンバータ（１００）。
【請求項１１】
前記コンパレータ（１０６）が処理した前記信号（ｘ（ｔ））をサンプリングする時点を定義するタイムスタンプ手段（２０１）を有すること、を特徴とする請求項１又は上記の請求項のいずれか一項に記載のデジタルアナログコンバータ（２００）。
【請求項１２】
前記クロックサンプリング手段（１０８）の前記クロック信号（ｆｂ）に基づいて前記タイムスタンプ手段（２０１）が出力した信号（Ｔ［ｋ］）を処理するノイズ整形手段（２０２）を有すること、を特徴とする請求項１１に記載のデジタルアナログコンバータ（２００）。
【請求項１３】
前記クロックサンプリング手段（２０２）の前記クロック信号（ｆｂ）に基づいて前記ノイズ整形手段（２０２）が出力した信号（Ｗ［ｋ］）を処理するパルス幅変調器（２０３）を有すること、を特徴とする請求項１２に記載のデジタルアナログコンバータ（２００）。
【請求項１４】
初期デジタル入力信号（ｕ［ｋ］）を予め処理して前処理入力信号（ｕ（ｔ））を生成し、前記信号（ｕ（ｔ））を前記非同期型シグマデルタ変調器（１２０）に供給するサンプルホールド手段（１０２）を有すること、を特徴とする請求項１又は上記の請求項のいずれか一項に記載のデジタルアナログコンバータ（２００）。
【請求項１５】
前記サンプルホールド手段（１０２）をソフトウェアで実行すること、を特徴とする請求項１２に記載のデジタルアナログコンバータ（２００）。
【請求項１６】
測定装置であって、
前記測定装置の実行する測定に関連するデジタル入力信号を生成するデータ生成手段と、
前記デジタル入力信号（ｕ［ｋ］）をアナログ出力信号（ｆ（ｔ））に変換する、請求項１又は上記の請求項のいずれか一項に記載の非同期型シグマデルタデジタルアナログコンバータ（１００）と、を有すること、
を特徴とする測定装置。
【請求項１７】
センサ装置と、被試験装置又は被試験体を試験する試験装置と、化学的、生物学的、及び／又は薬学的分析装置と、流体成分を分離する流体分離システムと、キャピラリー電気泳動装置と、液体クロマトグラフィ装置と、ガスクロマトグラフィ装置と、電子測定装置と、質量分析装置のうちの少なくとも１つを有すること、
を特徴する請求項１６に記載の測定装置。
【請求項１８】
デジタル入力信号（ｕ［ｋ］）をアナログ出力信号（ｆ（ｔ））に変換する方法であって、
ループフィルタ（１０４）とヒステリシス機能付きコンパレータ（１０６）とを有する非同期型シグマデルタ変調器（１２０）に前記デジタル入力信号（ｕ［ｋ］）を供給することと、
前記コンパレータ（１０６）が処理した信号（ｘ（ｔ））をクロック信号（ｆｂ）に基づいてサンプリングすることにより、前記アナログ出力信号（ｆ（ｔ））を生成することと、を有すること、
を特徴とする方法。
【請求項１９】
デジタル入力信号（ｕ［ｋ］）をアナログ出力信号（ｆ（ｔ））に変換するコンピュータプログラムを記憶するコンピュータ可読媒体であって、前記コンピュータプログラムは、プロセッサ（１００）により実行されると、請求項１８の方法を制御又は実行すること、
を特徴とするコンピュータ可読媒体。
【請求項２０】
デジタル入力信号（ｕ［ｋ］）をアナログ出力信号（ｆ（ｔ））に変換するプログラム素子であって、前記プログラム素子は、プロセッサ（１００）により実行されると、請求項１８の方法を制御又は実行すること、を特徴とするプログラム素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ処理に関する。
【背景技術】
【０００２】
電子工学において、デジタルアナログコンバータ（ＤＡＣ）はデジタル（通常はバイナリ形式）コードをアナログ信号に変換する装置とされる。デジタルアナログコンバータは抽象的なデジタル世界とアナログの現実世界とのインタフェースである。この変換は、単純なスイッチ、抵抗回路網、電流源又はコンデンサで実行可能である。アナログデジタルコンバータ（ＡＤＣ）はその逆の操作を行うものである。
【０００３】
非特許文献１には、非同期型シグマデルタ変調器ＡＤＣが開示されている。
【０００４】
特許文献１はアナログデジタルコンバータを開示しており、このアナログデジタルコンバータは、非同期のデューティサイクルで変調した方形波を生成する非同期型シグマデルタ変調器と、非同期の方形波を同期的にサンプリングするサンプリング手段と、サンプリング手段からのサンプルを所望のＰＣＭフォーマットに変換する（パルスコード変調）デシメーションデジタルフィルタを有するものである。
【０００５】
特許文献２は、デジタル入力信号に応答してクロック信号と同期変調した１ビットデジタル信号を生成するシグマデルタ変調器を有するデジタルアナログコンバータを開示している。この変調器の後方には、同期変調したデジタル信号に応答して非同期変調した二値信号を生成する非同期型アナログシグマデルタ変調器が存在する。シグマデルタ変調器からのデジタル信号中の情報は、クロック信号で定義される離散的なインスタンスでのみ出現可能な信号遷移において存在する。非同期型シグマデルタ変調器からの非同期変調した信号中の情報は、デューティサイクルのアナログ変化に含まれる。これは、非同期変調した信号の信号遷移が一定パターンで離散するインスタンスに関してではなく、介在する全インスタンスで生じ得ることを意味する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６，０８７，９６８号
【特許文献２】米国特許第５，３９６，２４４号
【非特許文献】
【０００７】
【非特許文献１】「デューティサイクル変調を介したアナログデジタル変換（Analog-to-Digital Conversion via Duty-Cycle Modulation）」エンゲル・ローザ（Engel Roza）著、ＩＥＥＥ回路とシステムに関する国際会議II議事録：アナログ及びデジタル信号処理、第４４巻、第１１号、９０７頁から９１４頁（１９９７年）
【非特許文献２】「デルタシグマデータコンバータ論（Understanding Delta-Sigma Data Converters）」リチャード・シュライヤー（Richard Schreier）、ガボール・Ｃ．テムズ（Gabor C. Temes）著、（ＩＥＥＥ出版、２００５年）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、効率的なデジタルアナログ変換を提供することである。かかる目的は、独立請求項によって解決する。さらなる実施形態を従属請求項に示す。
【課題を解決するための手段】
【０００９】
本発明の例示的実施形態によれば、デジタル入力信号をアナログ出力信号に変換する非同期型シグマデルタデジタルアナログコンバータが提供される。このデジタルアナログコンバータは、ループフィルタ（例えばローパスフィルタ）とコンパレータ（例えばヒステリシス機能を備える）を有すると共に、デジタル入力信号が供給される非同期型シグマデルタ変調器と、クロック信号を使用してコンパレータが処理した信号をサンプリングすることにより、アナログ出力信号を生成するクロックサンプリング手段とを有する。
【００１０】
本発明の別の例示的実施形態によれば、測定装置が提供される。この測定装置は、測定装置の実行する測定に関連するデジタル入力信号を生成するデータ生成手段と、デジタル入力信号をアナログ出力信号に変換する、上述の特徴を備えた非同期型シグマデルタデジタルアナログコンバータとを有する。
【００１１】
本発明の別の例示的実施形態によれば、デジタル入力信号をアナログ出力信号に変換する方法が提供される。この方法は、ループフィルタ（例えばローパスフィルタ）とコンパレータ（例えばヒステリシス機能を備える）を有する非同期型シグマデルタ変調器にデジタル入力信号を供給し、クロック信号を使用してコンパレータが処理した信号をサンプリングすることにより、アナログ出力信号を生成することを有する。
【００１２】
本発明の更に別の例示的実施形態によれば、デジタル入力信号をアナログ出力信号に変換するコンピュータプログラムを記憶したコンピュータ可読媒体が提供される。このコンピュータプログラムは、プロセッサによって実行されると上述の方法を制御又は実行するものである。
【００１３】
本発明の更なる例示的実施形態によれば、デジタル入力信号をアナログ出力信号に変換するプログラム素子が提供される。このプログラム素子は、プロセッサによって実行されると前述の方法を制御又は実行するものである。
【００１４】
１つ以上の適切なソフトウェアプログラムによって部分的に又は全体的に本発明の実施形態を実施又は支持することができ、かかるソフトウェアプログラムは任意の種類のデータキャリアに記憶し、あるいは任意の種類のデータキャリアによって提供することができる。また、かかるソフトウェアプログラムは任意の適切なデータ処理手段内で、又は任意の適切なデータ処理手段により実行可能である。デジタルアナログ変換を行うソフトウェアプログラム又はルーチンを好適に適用することができる。本発明の実施形態によるデジタルアナログ変換方式は、コンピュータプログラム、即ちソフトウェアによって、又は１つ以上の特別な電子最適化回路を用いることによって、即ちハードウェア内で、又はハイブリッド形式で、即ちソフトウェア要素とハードウェア要素によって、実行可能である。
【００１５】
本出願において「ループフィルタ」という用語は、詳細には周波数選択デジタルフィルタを示し得る。ループフィルタの例としては、ローパスフィルタ、積分器、バンドパスフィルタ等があり、任意次数及び／又は周波数応答型であり得る。ループフィルタは、高品質な信号出力が予期される比較的小さい周波数帯域において高利得を有し得る。よって、この関連する周波数帯域では、コンパレータが生成する量子化ノイズを閉ループダイナミクスによって減少させることが可能である。この周波数帯域外では、ループフィルタの利得は閉ループを安定させるべく小さい利得であるのが典型的である。外部の量子化ノイズは、アナログフィルタ（参照番号１１２を参照）によって減衰させるのが典型的である。更なる詳細は非特許文献２に記載されている。
【００１６】
本出願において「ヒステリシス機能付きコンパレータ」という用語は、詳細には入力レベルが第１下位閾値レベルより小さい場合に出力が第１出力レベルに等しくなり、また入力レベルが第２上位閾値レベルより大きい場合に出力が第２出力レベルとなり、入力レベルが第１下位閾値レベルと第２上位閾値レベルとの間にある場合には出力が実質的に変化しない非線形関数を示す。第２上位閾値は第１下位閾値レベルより大きい。両閾値レベルが等しい場合、コンパレータはヒステリシス機能を備えない。第２上位閾値レベルと第１下位閾値レベルとの差は、ヒステリシス幅とも称される。
【００１７】
本発明の例示的実施形態によれば、非同期型シグマデルタ変調器がアナログ出力信号に変換するデジタル入力信号を処理した後、クロック信号によって信号のサンプリングを実行し得る非同期型シグマデルタＤＡＣを提供する。これにより代替的なＤＡＣ構造が提供され、ＤＡＣの構造と動作を実質的に単純化することができる。デジタルループとヒステリシスコンパレータを有する非同期型シグマデルタ変調器による信号処理中には、クロック信号を使用する必要がない。
【００１８】
かかるデジタルアナログコンバータはデジタル要素をベースとして構成することが基本であり得るため、多くのアナログ要素を減少又は最少化することができる。これにより精度を高めることができると共に、装置を構成する労力と費用を抑制することができる。
【００１９】
本発明の例示的実施形態によれば、信号処理路における入力段階として非同期型シグマデルタ変調器を使用し、シグマデルタ変調器における処理方式から生じた信号をその後クロック信号に基づいてサンプリングできるデジタルアナログコンバータが提供される。デルタシグマ変調器は、詳細にはその出力（フィードバックされた信号）がクロック処理されない場合に非同期性を示すため、一定のクロックラスタに影響されない任意の時点で遷移することができる。
【００２０】
この段落で、非同期型シグマデルタ変調器の動作を同期型シグマデルタ変調器の動作と比較する。同期型シグマデルタ変調器のコンパレータ出力は、クロック処理してフィードバックとして使用する。その結果、コンパレータの入力の変調に関する情報をフィードバック信号が伝達するまで、最高１サンプルクロック周期を要する可能性がある。この時間量子化によってフィードバックの待ち時間にばらつきが生じ、最終的に出力において不要なノイズが生じる可能性がある。サンプリングクロック速度を高めることで、この時間量子化ノイズは減少するが、コンパレータの出力をループフィルタに早期に与えることとなり、制御ループが前後する割合が高まる。変調器の出力の遷移速度が増すことでサンプリングクロックジッタに対する感度が増すため、別のノイズ源を増大させることとなる。サンプリング手段を完全になくせば、理論的には発振が非常に高速になるであろう。制御ループの発振周波数を制限するために、ヒステリシス要素（例えばヒステリシスのような性能を有するコンパレータ）を導入することができる。ループフィルタがフィードバックループにおいて所定量の差を累積していない時点であれば、ヒステリシス要素はその出力レベルを変えることができる。概して、ヒステリシスは常に量子化誤差を減少又は無くし、発振周波数を制御して変調器を安定させ得る。
【００２１】
時間誤差を減少又は最少化すべく、非同期型シグマデルタ変調器の後方で可能な限り高速にサンプリングを行うことができる。
【００２２】
所望のサンプリング時間を検出、定義、及び／又は出力することで、信号をサンプリングする時点を定義する、又は信号をサンプリングする時点に影響を及ぼすタイムスタンプ手段を提供することができる。
【００２３】
本発明の例示的実施形態によれば、同期的にサンプリングしたビットストリームでコード化した非同期型シグマデルタ変調器を使用するＤ／Ａコンバータが提供される。かかるＤＡＣは、高いビットレートで同期的にサンプリングを行うことによって動作することができる。代替的に、ノイズを形成する時間量子化誤差を考慮してもよい。本発明の別の例示的実施形態によれば、同期的にサンプリングしたビットストリームでコード化した半非同期型シグマデルタ変調器を使用するＤ／Ａコンバータが提供される。
【００２４】
かかるＤＡＣは試験装置、詳細には自動試験装置（ＡＴＥ）における任意の波形発生器で実行し得る。
【００２５】
詳細には、ＤＡＣとして量子化カッパ変調器を使用することが可能である。カッパ変調器は、詳細にはヒステリシスコンパレータと直列に接続するループフィルタとして示すことができ、コンパレータの出力をループフィルタの入力と連動するフィードバックループを備える。かかるカッパ変調器又は非同期型シグマデルタ変調器は、非同期的な遷移時間を発生させ得る。タイムスタンプ手段、ノイズ整形手段、及びパルス幅手段を連続させた構成を用いて、ノイズ整形により高速固定クロックに遷移時間を量子化し、信号帯域外へと量子化領域を移動させる。パルス幅手段を通過した後、デジタル駆動手段に信号を供給し得る。
【００２６】
従来のカッパ変調器に比べ、かかる構成はクロック制御したデジタルビットストリームに用いることができるという利点を有し得る。例えば、非同期型シグマデルタ変調器のサンプリングした出力ビットストリームを自動試験装置のパターンメモリに記憶すると、変調器は元々非同期型であっても、その後は一定した同期的クロックレートで出力することができる。
【００２７】
従来のシグマデルタ変調器に比べ、かかる構成は高ＯＳＲ（オーバーサンプリングレート）のシグマデルタ変調器のように遷移密度を増大させずに高速クロックの微細な時間解を使用し得るという利点を有し得る。カッパ変調器の発振周波数は低い状態のままであることが可能である。
【００２８】
従来のシグマデルタ変調器に対する更なる利点は、可能な限り高速なビット周波数とカッパ変調器の変調器（発振）周波数との比率分だけ量子化誤差が減少することである。従って、ノイズ整形の必要性を減少し、ＯＳＲを減少し、ジッタ感度を減少することができる。さらに、より良い信号対ノイズ比を得ることができる。本発明の実施形態は、可能な限り高いビット周波数が変調器（発振）周波数より高い場合に特に有利に実行することができる。
【００２９】
本発明の例示的実施形態によれば、半同期型シグマデルタ変調器が提供され得る。
【００３０】
サンプリング周波数は、変調器周波数の例えば１０倍又は２０倍という適度な周波数に保持することができる。さらに、可能な限り高いビット周波数により残存する量子化誤差をノイズ整形することが可能である。
【００３１】
次にデジタルアナログコンバータの更なる例示的実施形態について説明する。ただし、これらの実施形態は測定装置、方法、プログラム素子、及びコンピュータ可読媒体にも適用される。
【００３２】
デジタルアナログコンバータは、コンパレータが処理した信号をデジタル入力信号にフィードバックするように構成し得るフィードバックループを含み得るが、クロックサンプリング手段はフィードバックループ外に配置する。換言すれば、信号を入力にフィードバックできる信号路の分岐を通過した後のみにクロックサンプリング手段を配置するため、クロックサンプリング手段は非同期型シグマデルタ変調器の後又は後方に配置し得ることとなる。このように構成することで、非同期型シグマデルタ変調器の動作とクロックサンプリング手段の動作を分離することが可能となる。
【００３３】
特に、クロックサンプリング手段は信号路においてフィードバックループの下方又は“下流”に配置してもよい。
【００３４】
デジタルアナログコンバータは、コンパレータが処理した（該フィードバックループ経由で供給された）信号をデジタル入力信号と結合することを含み得る。かかる結合手段は、入力信号と非同期型シグマデルタ変調器の出力からフィードバックされた信号との合算又は減算を行い得る。
【００３５】
コンパレータは、信号路においてローパスフィルタの後方に配置してもよい。従って、処理する信号をまずローパス手段又は積分手段に供給し、コンパレータを通過させた後、ループフィルタの入力にフィードバックし、そして更にその後に配置したサンプリング手段の入力に供給し得る。
【００３６】
コンパレータは、時間量子化ノイズをもたらすことなくフィードバックループを安定化させるヒステリシス特性を含み得る。
【００３７】
デジタルアナログコンバータは、クロックサンプリング手段の出力と連動する駆動手段をさらに有し得る。換言すれば、クロックサンプリング手段による修正の後で信号を駆動手段に供給し、更に処理することができる。
【００３８】
デジタルアナログコンバータは、駆動手段の出力と連動するアナログフィルタをさらに有し得る。かかるアナログフィルタを通過した後、出力可能なアナログ形式に信号を適切に変換する。
【００３９】
さらに、デジタルアナログコンバータはコンパレータが処理した信号をサンプリングする時点を検出するように構成したタイムスタンプ手段を有し得る。かかるタイムスタンプ手段は、出力レベルの変更に適した時点を検出し得る。
【００４０】
デジタルアナログコンバータは、タイムスタンプ手段が出力した信号をクロックサンプリング手段のクロック信号に基づいて処理するように構成したノイズ整形手段をさらに有し得る。ノイズ整形手段は、「帯域内」領域からノイズを容易に除去できる、又はノイズによる支障が実質的に出ない「帯域外」領域へとノイズをシフトする基本要素であり得る。
【００４１】
以下、測定装置の例示的実施形態を説明する。ただし本実施形態は、該デジタルアナログコンバータ、方法、プログラム素子、及びコンピュータ可読媒体にも適用する。
【００４２】
測定装置は、センサ装置、被試験装置又は被試験体を試験する試験装置、化学的、生物学的、及び／又は薬学的分析用の装置、流体成分を分離するように構成した流体分離システム、キャピラリー電気泳動装置、液体クロマトグラフィ装置、ガスクロマトグラフィ装置、電子的測定装置、及び質量分析装置を有し得る。詳細には、本発明の例示的実施形態によるＤＡＣは、メモリ、携帯電話用チップ、その他電子製品等の装置を試験する自動試験装置で実行され得る。
【００４３】
従って、例示的実施形態によれば、測定するアナログ波形を生成すべくＤ／Ａ変換を実行する非同期型シグマデルタＤＡＣが提供され得る。例示的実施形態は、自動試験装置構成、すなわち被試験装置（ＤＵＴ）を試験する装置構成において実行され得る。
【００４４】
かかるデジタルアナログコンバータは、被試験装置（ＤＵＴ、例えば携帯電話チップのマイク入力）に与えるアナログ波形信号を任意の波形発生器が生成する試験装置に統合し得る。かかるアナログ正弦波形を刺激信号としてＤＵＴのピンに供給し、ＤＵＴのデジタル応答信号を試験装置の分析手段により評価し得る。かかる試験装置の出力は、被試験装置の試験の合否を示す結果信号であり得る。このようなことから、本発明の実施形態による信号処理装置をかかる試験装置内に、詳細にはかかる試験装置のデジタルアナログコンバータ（ＤＡＣ）内に統合することが有利であり得る。
【図面の簡単な説明】
【００４５】
【図１】本発明の例示的実施形態によるデジタルアナログコンバータを示す図である。
【図２】本発明の例示的実施形態によるデジタルアナログコンバータを示す図である。
【図３】本発明の例示的実施形態によるデジタルアナログコンバータを示す図である。
【発明を実施するための形態】
【００４６】
以下のより詳細な実施形態の説明を添付図面と共に参照することで、本発明の他の目的及び実施形態に付随する利点の多くが容易に理解されよう。実質的又は機能的に同等又は同様の特徴については、同一の参照番号を付して示す。
【００４７】
図面は概略的なものである。
【００４８】
以下において、図１を参照して本発明の例示的実施形態による非同期型シグマデルタデジタルアナログコンバータ１００を説明する。
【００４９】
非同期型シグマデルタデジタルアナログコンバータ１００について詳述する前に、処理される個々の信号を定義する。
【００５０】
以下における共通した表記として、連続時間信号は丸括弧を伴った時間引数ｔを用いて、例えばｘ（ｔ）で、また離散時間信号のサンプルは角括弧を伴ったサンプル引数ｋを用いて、例えばｙ［ｋ］で示す。連続時間フィルタは、複素引数ｓ、例えばＦ（ｓ）又はＨ（ｓ）で示す。
【００５１】
信号ｕはデジタル入力信号を示す。信号ｆはフィルタ処理したアナログ出力信号を示す。ｆｂはサンプリング周波数を示す。信号ｘは連続時間のコンパレータの出力を示す。ｙは最終サンプリング段階の出力、即ち最終のアナログフィルタの入力を示す。
【００５２】
ループフィルタ１０４は連続時間信号ｘ（ｔ）を入力として受信する連続時間フィルタであるため、Ｈ（ｓ）と表記する。ｘ（ｔ）は連続時間入力信号（又は入力信号）として示し、ｘ［ｋ］は離散時間入力信号（又は入力サンプル）と示す。
【００５３】
デジタルアナログコンバータ１００の入力１０１において、信号ｕ［ｋ］を提供する。アップサンプリングブロック又はサンプルホールドブロック１０２は、デジタル信号ｕ［ｋ］を時間領域で信号ｕ（ｔ）に変換し得る。デジタルアナログコンバータ１００への入力信号は、離散時間・連続値デジタル信号であり得る。
【００５４】
従って、アップサンプリング手段１０２は信号ｕ（ｔ）を出力し、この信号を減算手段１０３に供給する。減算手段１０３は、信号ｕ（ｔ）とフィードバックループ１２１を介してコンパレータ１０６の出力からフィードバックされた信号との差信号を形成する。任意に、信号ｕ（ｔ）を分岐点１１１で分け、減算手段１０３と加算手段１０５に供給する。
【００５５】
減算手段１０３の出力では、ループフィルタ１０４に供給する信号が提供される。ループフィルタ手段１０４で信号をフィルタ処理した後、処理した信号を加算手段１０５に供給し、信号ｕ（ｔ）とループフィルタ１０４の出力信号との合計を形成する。ループフィルタ１０４はローパスフィルタ、又は積分器、又は任意次数・周波数応答型のバンドパスフィルタであり得る。
【００５６】
加算手段１０５が出力した信号は、ヒステリシス特性を備えるコンパレータ１０６に入力する。コンパレータ手段１０６の出力における分岐点１０７において、信号ｘ（ｔ）を減算手段１０３にフィードバックする。
【００５７】
さらに前記分岐点１０７において、信号ｘ（ｔ）をクロックサンプリング手段１０８に入力し、連続時間信号ｘ（ｔ）をサンプリングしてサンプリング処理信号ｙ［ｋ］に変換する。信号ｙ［ｋ］を駆動手段１０９に供給し、連続時間信号ｙ（ｔ）を生成する。信号ｙ（ｔ）をアナログフィルタ手段１１２に供給し、フィルタ関数Ｆ（ｓ）に基づいてフィルタ処理を実行し得る。こうして、デジタルアナログコンバータ１００の出力においてフィルタ処理したアナログ出力信号ｆ（ｔ）１１３を生成する。
【００５８】
図１は、非同期型シグマデルタ変調器１２０を備える非同期型シグマデルタＤＡＣ１００を示す。非同期型シグマデルタループシステム１２０、１２１はソフトウェアで実行することができる。非同期型シグマデルタループシステムの発振周波数ｆｏｓｃは、ヒステリシス幅に依存する。ＤＡＣ１００の同期的なサンプリングは発振周波数ｆｏｓｃより著しく大きいビット周波数ｆｂを有する（ｆｂ>>ｆｏｓｃ）ソフトウェアで実行することができる。図１の構造ではｆｂがｆｏｓｃよりかなり大きいため、時間量子化誤差を非常に小さくできるという利点を有し得る。さらに、ジッタ感度をｆｂから切り離す（ｆｏｓｃにより制御する）ことが可能である。出力はｆｂに同期し得る。
【００５９】
ループ操作は、ループフィルタ１０４を積分器として実行すると最も理解し易い。ヒステリシス特性を備えるコンパレータ１０６において、コンパレータ１０６の遷移点はループ差がヒステリシス幅に集積した時点を示す。従って、コンパレータ出力の遷移時間は入力信号ｕに関する情報を保持する。
【００６０】
図１はデジタル入力信号１０１をアナログ出力信号１１３に変換する非同期型シグマデルタデジタルアナログコンバータ１００を示す。デジタルアナログコンバータ１００は非同期型シグマデルタ変調器１２０を有し、この変調器１２０はループフィルタ１０４及びコンパレータ１０６を有し、デジタル入力信号１０１が供給される。
【００６１】
さらにクロックサンプリング手段１０８が、コンパレータ１０６が処理した信号をサンプリングクロックレートｆｂに基づいてサンプリングすることにより、更なる処理を経てアナログ出力信号ｆ（ｔ）が生成される。
【００６２】
図１の構成では、非同期型シグマデルタ変調器１２０はクロック不要で、即ちｆｂとは無関係に動作する。フィードバックループ１２１はコンパレータが処理した信号ｘ（ｔ）をデジタル入力信号ｕ（ｔ）にフィードバックするように構成し、クロックサンプリング手段１０８はフィードバックループ１２１の外に配置する。
【００６３】
より詳細には、信号路においてフィードバックループ１２１の後方にクロックサンプリング手段１０８を配置する。結合手段１０３は、コンパレータ１０６が処理した信号ｘ（ｔ）をデジタル入力信号ｕ（ｔ）と結合する。コンパレータ１０６は信号路においてループフィルタ１０４の後方に接続する。コンパレータ１０６はヒステリシス特性を備えている。
【００６４】
駆動手段１０９をクロックサンプリング手段１０８の出力と連動させる。駆動手段１０９の出力にはアナログフィルタ手段１１２を連動させる。
【００６５】
以下、図２を参照して、本発明の別の例示的実施形態によるデジタルアナログコンバータ２００について説明する。
【００６６】
例示的実施形態において、コンピュータ又はＤＳＰ（デジタル信号プロセッサ）上のソフトウェアで非同期型シグマデルタ変調器１２０とサンプリング手段１０８を実行し得る。非同期型シグマデルタ変調器１２０は時間的に連続したシステムであり、ルンゲ＝クッタ（Runge-Kutta）法等の混合信号シミュレーション手法を用いるコンピュータにおいてモデル化することができる。変調器の出力をソフトウェアでサンプリングしてファイルに記憶し、デジタルＡＴＥ（自動試験装置）チャネルのパターンメモリにさらにダウンロードし、その後同期型固定サンプリングクロックを用いて再生してもよい。
【００６７】
図２の実施形態は、時間量子化誤差のノイズ整形と共にサンプリング処理を施される非同期型シグマデルタ変調器を示す。
【００６８】
本実施形態では、コンパレータ出力１０６が遷移する時点を検出するように構成したタイムスタンプ手段２０１を提供する。さらに、クロックサンプリング手段１０８のクロック信号ｆｂに基づいてタイムスタンプ手段２０１が出力した信号Ｔ［ｋ］を処理するように構成したノイズ整形手段２０２を提供する。パルス幅変調器（ＰＷＭ）手段２０３は、クロックサンプリング手段１０８のクロック信号ｆｂに基づいてノイズ整形手段２０２が出力した信号Ｗ［ｋ］を処理するように構成する。非同期型シグマデルタ変調器１２０の出力と駆動手段１０９の入力との間に、構成要素２０１から２０３を含むブロックを配置する。
【００６９】
Ｔ［ｋ］は非同期型シグマデルタ変調器の出力ｘ（ｔ）の連続する遷移同士間の時間間隔を示す。Ｗ［ｋ］は量子化誤差をノイズ整形した結果、ｆｂによって量子化した幅を示す。パルス幅変調器手段２０３は幅Ｗ［ｋ］をビットストリームｙ［ｋ］に拡張する。
【００７０】
例示的実施形態では、ｕ［ｋ］とｙ［ｋ］の間のすべてのブロックをコンピュータ又はＤＳＰ上のソフトウェアで実行する。
【００７１】
図２の実施形態では量子化誤差を検出して蓄積し、それら誤差を考慮して精度を高めるべく更なる処理を行う。パルス幅変調器２０３は、前のサンプリングが早すぎたか又は遅すぎたかによってパルス幅を出力し得る。この処理により補償を実現することができる。
【００７２】
図２の実施形態では、対象とする周波数帯域で残存する時間量子化誤差を減少することができる（ノイズ整形）。
【００７３】
以下、図３を参照し、本発明の別の例示的実施形態による半非同期型デジタルアナログコンバータ３００について説明する。
【００７４】
図３の実施形態は、第１減算手段１０３に信号をフィードバックする分岐点１０７をクロック信号手段１０８の信号路後方に位置させる点で図１の実施形態と異なる。
【００７５】
かかる半非同期型の構成は、同期型ソフトウェア構成においてヒステリシス特性を有するシグマデルタループ１２０、１２１を含む。ｆｂ≫ｆｏｓｃの状態にあるため、時間量子化誤差を小さくすることができる。
【００７６】
さらに、対象とする周波数帯域において残存する時間量子化誤差を減少することができる（ノイズ整形）。
【００７７】
なお、“備える”という語句は他の要素または構造を排除するものではなく、“１つの”という語句は、複数を排除するものではない。異なる実施形態に関連して説明した要素は組み合わせることができる。また、請求項内の参照記号は、請求項の範囲を限定するものと解釈すべきものではない。
【符号の説明】
【００７８】
１００、２００、３００  デジタルアナログコンバータ（ＤＡＣ）
１０３  結合手段
１０４  ループフィルタ
１０６  コンパレータ
１０７  分岐点
１０８  クロックサンプリング手段
１０９  駆動手段
１１２  アナログフィルタ手段
２０１  タイムスタンプ手段
２０２  ノイズ整形手段
２０３  パルス幅変調器手段
【図１】
2009545899.tif 000003
【図２】
2009545899.tif 000004
【図３】
2009545899.tif 000005
【手続補正書】
【提出日】平成20年8月21日(2008.8.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
デジタル入力信号（ｕ［ｋ］）をアナログ出力信号（ｆ（ｔ））に変換する非同期型シグマデルタデジタルアナログコンバータ（１００）であって、
ループフィルタ（１０４）とヒステリシス機能付きコンパレータ（１０６）とを有すると共に、前記デジタル入力信号（ｕ［ｋ］）が供給される非同期型シグマデルタ変調器（１２０）と、
前記コンパレータ（１０６）が出力した信号（ｘ（ｔ））をクロック信号（ｆｂ）に基づいてサンプリングすることにより、前記アナログ出力信号（ｆ（ｔ））を生成するクロックサンプリング手段（１０８）と、を備えること、
を特徴とする非同期型シグマデルタデジタルアナログコンバータ（１００）。
【請求項２】
前記非同期型シグマデルタ変調器（１２０）がクロック不要で動作すること、を特徴とする請求項１に記載のデジタルアナログコンバータ（１００）。
【請求項３】
前記コンパレータ（１０６）が処理した前記信号（ｘ（ｔ））を前記入力信号（ｕ［ｋ］）にフィードバックするフィードバックループ（１２１）を有し、前記クロックサンプリング手段（１０８）を前記フィードバックループ（１２１）外に配置すること、
を特徴とする請求項１又は２に記載のデジタルアナログコンバータ（１００）。
【請求項４】
信号路において前記クロックサンプリング手段（１０８）を前記フィードバックループ（１２１）内に配置すること、を特徴とする請求項３に記載のデジタルアナログコンバータ（１００）。
【請求項５】
前記ループフィルタ（１０４）がローパスフィルタ、積分器、及びバンドパスフィルタからなる群のうちの少なくとも１つを有すること、を特徴とする上記の請求項のいずれか一項に記載のデジタルアナログコンバータ（１００）。
【請求項６】
前記非同期型シグマデルタ変調器（１２０）及び前記クロックサンプリング手段（１０８）からなる群のうちの少なくとも１つの要素をソフトウェアで実行すること、を特徴とする上記の請求項のいずれか一項に記載のデジタルアナログコンバータ（１００）。
【請求項７】
前記非同期型シグマデルタ変調器（１２０）と前記クロックサンプリング手段（１０８）をソフトウェアで実行すること、を特徴とする上記の請求項のいずれか一項に記載のデジタルアナログコンバータ（１００）
【請求項８】
前記クロックサンプリング手段（１０８）の出力と連動する駆動手段（１０９）を有すること、を特徴とする上記の請求項のいずれか一項に記載のデジタルアナログコンバータ（１００）。
【請求項９】
前記駆動手段（１０９）をハードウェアで実行すること、を特徴とする請求項８に記載のデジタルアナログコンバータ（１００）。
【請求項１０】
前記駆動手段（１０９）の出力と連動するアナログフィルタ（１１２）を有すること、を特徴とする請求項８又９に記載のデジタルアナログコンバータ（１００）。
【請求項１１】
デジタル入力信号（ｕ［ｋ］）をアナログ出力信号（ｆ（ｔ））に変換する非同期型シグマデルタデジタルアナログコンバータ（１００）であって、前記デジタルアナログコンバータ（１００）は、
ループフィルタ（１０４）及びヒステリシス機能付きコンパレータ（１０６）を備えると共に、前記デジタル入力信号（ｕ［ｋ］）が供給される、非同期型シグマデルタ変調器（１２０）と、
前記コンパレータ（１０６）が出力した前記信号（ｘ（ｔ））をサンプリングする時点を定義するスタンプ手段（２０１）と、を備えること、
を特徴とする非同期型シグマデルタデジタルアナログコンバータ（１００）。
【請求項１２】
クロック信号（ｆｂ）に基づいて前記タイムスタンプ手段（２０１）が出力した信号（Ｔ［ｋ］）を処理するノイズ整形手段（２０２）を有すること、を特徴とする請求項１１に記載のデジタルアナログコンバータ（２００）。
【請求項１３】
前記クロック信号（ｆｂ）に基づいて前記ノイズ整形手段（２０２）が出力した信号（Ｗ［ｋ］）を処理するパルス幅変調器（２０３）を有すること、を特徴とする請求項１２に記載のデジタルアナログコンバータ（２００）。
【請求項１４】
初期デジタル入力信号（ｕ［ｋ］）を予め処理して前処理入力信号（ｕ（ｔ））を生成し、前記信号（ｕ（ｔ））を前記非同期型シグマデルタ変調器（１２０）に供給するサンプルホールド手段（１０２）を有すること、を特徴とする請求項１又は上記の請求項のいずれか一項に記載のデジタルアナログコンバータ（２００）。
【請求項１５】
前記サンプルホールド手段（１０２）をソフトウェアで実行すること、を特徴とする請求項１４に記載のデジタルアナログコンバータ（２００）。
【請求項１６】
測定装置であって、
前記測定装置の実行する測定に関連するデジタル入力信号を生成するデータ生成手段と、
前記デジタル入力信号（ｕ［ｋ］）をアナログ出力信号（ｆ（ｔ））に変換する、請求項１又は上記の請求項のいずれか一項に記載の非同期型シグマデルタデジタルアナログコンバータ（１００）と、を有すること、
を特徴とする測定装置。
【請求項１７】
センサ装置と、被試験装置又は被試験体を試験する試験装置と、化学的、生物学的、及び／又は薬学的分析装置と、流体成分を分離する流体分離システムと、キャピラリー電気泳動装置と、液体クロマトグラフィ装置と、ガスクロマトグラフィ装置と、電子測定装置と、質量分析装置のうちの少なくとも１つを有すること、
を特徴する請求項１６に記載の測定装置。
【請求項１８】
デジタル入力信号（ｕ［ｋ］）をアナログ出力信号（ｆ（ｔ））に変換する方法であって、
ループフィルタ（１０４）とヒステリシス機能付きコンパレータ（１０６）とを有する非同期型シグマデルタ変調器（１２０）に前記デジタル入力信号（ｕ［ｋ］）を供給することと、
前記コンパレータ（１０６）が出力した信号（ｘ（ｔ））をクロック信号（ｆｂ）に基づいてサンプリングすることにより、前記アナログ出力信号（ｘ（ｔ））を生成することと、を有すること、
を特徴とする方法。
【請求項１９】
デジタル入力信号（ｕ［ｋ］）をアナログ出力信号（ｆ（ｔ））に変換するコンピュータプログラムを記憶するコンピュータ可読媒体であって、前記コンピュータプログラムは、プロセッサ（１００）により実行されると、請求項１８の方法を制御又は実行すること、
を特徴とするコンピュータ可読媒体。
【請求項２０】
デジタル入力信号（ｕ［ｋ］）をアナログ出力信号（ｆ（ｔ））に変換するプログラム素子であって、前記プログラム素子は、プロセッサ（１００）により実行されると、請求項１８の方法を制御又は実行すること、を特徴とするプログラム素子。
【手続補正書】
【提出日】平成21年3月30日(2009.3.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
デジタル入力信号（ｕ［ｋ］）をアナログ出力信号（ｆ（ｔ））に変換する非同期型シグマデルタデジタルアナログコンバータ（１００）であって、
ループフィルタ（１０４）とヒステリシス機能付きコンパレータ（１０６）を備え、前記デジタル入力信号（ｕ［ｋ］）が供給される非同期型シグマデルタ変調器（１２０）と、
前記コンパレータ（１０６）が出力した信号（ｘ（ｔ））をクロック信号（ｆｂ）に基づいてサンプリングすることにより、前記アナログ出力信号（ｆ（ｔ））を生成するクロックサンプリング手段（１０８）と、を備えること、
を特徴とする非同期型シグマデルタデジタルアナログコンバータ（１００）。
【請求項２】
前記非同期型シグマデルタ変調器（１２０）がクロック不要で動作すること、を特徴とする請求項１に記載のデジタルアナログコンバータ（１００）。
【請求項３】
前記コンパレータ（１０６）が処理した前記信号（ｘ（ｔ））を前記入力信号（ｕ［ｋ］）にフィードバックするフィードバックループ（１２１）を有し、前記クロックサンプリング手段（１０８）を前記フィードバックループ（１２１）外に配置すること、
を特徴とする請求項１又は２に記載のデジタルアナログコンバータ（１００）。
【請求項４】
信号路において前記クロックサンプリング手段（１０８）を前記フィードバックループ（１２１）内に配置すること、を特徴とする請求項３に記載のデジタルアナログコンバータ（１００）。
【請求項５】
前記ループフィルタ（１０４）がローパスフィルタ、積分器、及びバンドパスフィルタからなる群のうちの少なくとも１つを有すること、を特徴とする上記の請求項のいずれか一項に記載のデジタルアナログコンバータ（１００）。
【請求項６】
前記非同期型シグマデルタ変調器（１２０）及び前記クロックサンプリング手段（１０８）からなる群のうちの少なくとも１つの要素をソフトウェアで実行すること、を特徴とする上記の請求項のいずれか一項に記載のデジタルアナログコンバータ（１００）。
【請求項７】
前記非同期型シグマデルタ変調器（１２０）と前記クロックサンプリング手段（１０８）をソフトウェアで実行すること、を特徴とする上記の請求項のいずれか一項に記載のデジタルアナログコンバータ（１００）
【請求項８】
前記クロックサンプリング手段（１０８）の出力と連動する駆動手段（１０９）を有すること、を特徴とする上記の請求項のいずれか一項に記載のデジタルアナログコンバータ（１００）。
【請求項９】
前記駆動手段（１０９）をハードウェアで実行すること、を特徴とする請求項８に記載のデジタルアナログコンバータ（１００）。
【請求項１０】
前記駆動手段（１０９）の出力と連動するアナログフィルタ（１１２）を有すること、を特徴とする請求項８又９に記載のデジタルアナログコンバータ（１００）。
【請求項１１】
前記クロックサンプリング手段は、前記コンパレータ（１０６）が出力した前記信号（ｘ（ｔ））をサンプリングする時点を定義するスタンプ手段（２０１）、クロック信号（ｆｂ）に基づいて前記タイムスタンプ手段（２０１）が出力した信号（Ｔ［ｋ］）を処理するノイズ整形手段（２０２）、及び前記クロック信号（ｆｂ）に基づいて前記ノイズ整形手段（２０２）が出力した信号（Ｗ［ｋ］）を処理するパルス幅変調器（２０３）を備えること、
を特徴とする請求項１に記載のデジタルアナログコンバータ。
【請求項１２】
初期デジタル入力信号（ｕ［ｋ］）を予め処理して前処理入力信号（ｕ（ｔ））を生成し、前記信号（ｕ（ｔ））を前記非同期型シグマデルタ変調器（１２０）に供給するサンプルホールド手段（１０２）を有すること、を特徴とする上記の請求項のいずれか一項に記載のデジタルアナログコンバータ（２００）。
【請求項１３】
前記サンプルホールド手段（１０２）をソフトウェアで実行すること、を特徴とする請求項１２に記載のデジタルアナログコンバータ（２００）。
【請求項１４】
測定装置であって、
前記測定装置の実行する測定に関連するデジタル入力信号を生成するデータ生成手段と、
前記デジタル入力信号（ｕ［ｋ］）をアナログ出力信号（ｆ（ｔ））に変換する、上記の請求項のいずれか一項に記載の非同期型シグマデルタデジタルアナログコンバータ（１００）と、を有すること、
を特徴とする測定装置。
【請求項１５】
センサ装置と、被試験装置又は被試験体を試験する試験装置と、化学的、生物学的、及び／又は薬学的分析装置と、流体成分を分離する流体分離システムと、キャピラリー電気泳動装置と、液体クロマトグラフィ装置と、ガスクロマトグラフィ装置と、電子測定装置と、質量分析装置のうちの少なくとも１つを有すること、
を特徴する請求項１４に記載の測定装置。
【請求項１６】
デジタル入力信号（ｕ［ｋ］）をアナログ出力信号（ｆ（ｔ））に変換する方法であって、
ループフィルタ（１０４）とヒステリシス機能付きコンパレータ（１０６）とを有する非同期型シグマデルタ変調器（１２０）に前記デジタル入力信号（ｕ［ｋ］）を供給することと、
前記コンパレータ（１０６）が出力した信号（ｘ（ｔ））をクロック信号（ｆｂ）に基づいてサンプリングすることにより、前記アナログ出力信号（ｘ（ｔ））を生成することと、を有すること、
を特徴とする方法。
【請求項１７】
デジタル入力信号（ｕ［ｋ］）をアナログ出力信号（ｆ（ｔ））に変換するコンピュータプログラムを記憶するコンピュータ可読媒体であって、前記コンピュータプログラムは、プロセッサ（１００）により実行されると、請求項１６の方法を制御又は実行すること、
を特徴とするコンピュータ可読媒体。
【請求項１８】
デジタル入力信号（ｕ［ｋ］）をアナログ出力信号（ｆ（ｔ））に変換するプログラム素子であって、前記プログラム素子は、プロセッサ（１００）により実行されると、請求項１６の方法を制御又は実行すること、を特徴とするプログラム素子。
【国際調査報告】
2009545899.tif 000006
2009545899.tif 000007
2009545899.tif 000008