(57)【要約】【課題】  完全シリサイド化ゲート電極及びその作成方法を提供する。【解決手段】  本発明は、ゲート電極を完全にシリサイド化（ＦＵＳＩ）することにより、１つ又は複数のデバイス領域内に金属ゲート電極を選択的に作成する方法に関する。ＦＵＳＩの選択的な形成は、従来のｎ＋及びｐ＋ドープ・ポリシリコン電極とは異なる、仕事関数と適合可能な金属ゲート電極をデバイス上に作成することを可能にする。各デバイス領域は、ポリシリコン・ゲート電極又は完全シリサイド化（ＦＵＳＩ）ゲート電極を含む少なくとも１つの電界効果トランジスタ（ＦＥＴ）デバイスからなる。シリコン層及びＧｅ含有層からなるゲート電極が、Ｇｅ含有層の選択的除去プロセスと組み合せて用いられる。Ｇｅ含有層は、ＦＵＳＩの仕事関数と適合しない閾値電圧を有するデバイス上では除去されない。ＦＵＳＩの仕事関数と適合するデバイスは、接合部シリサイド化ステップの前に除去されるＧｅ含有層を有する。ゲート電極の残りの薄いシリコン層は、接合部シリサイド化ステップと同じステップ中に完全にシリサイド化される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ゲート誘電体上に完全シリサイド化（ＦＵＳＩ）ゲート電極を選択的に形成する方法であって、
基板（１００）上に第１組及び第２組のゲート・デバイス（４１１、４１２）を形成するステップと、
１つ又は複数の前記第１組のゲート・デバイス（４１１）を保護マスク層（５１１）で覆うステップと、
１つ又は複数の前記第２組のゲート・デバイス（４１２）のゲート・スタック内のＧｅ含有シリコン層（３１１ｂ）を選択的に除去してゲート誘電体層（２１１ｂ）の直接上に形成されたシリコン層（２１２ｂ）を露出させるステップと、
前記１つ又は複数の前記第１組のゲート・デバイス上の前記保護マスク層を除去するステップと、
前記第１組のゲート・デバイスと、露出された前記シリコン層を含む前記第２組のゲート・デバイスとを金属含有層（７１１）で覆うステップと、
前記第１組及び第２組のゲート・デバイスをアニールして、前記１つ又は複数の前記第２組のゲート・デバイスの前記ゲート誘電体層の直接上に前記ＦＵＳＩゲート電極（８１２）を選択的に形成するステップと
を含む方法。
【請求項２】
前記ＦＵＳＩゲート電極を選択的に形成するステップは、前記金属含有層（７１１）で覆われた前記シリコン層（２１２ｂ）を前記ＦＵＳＩゲート電極（８１２）に転化させるステップを含む、請求項１に記載の方法。
【請求項３】
前記アニールするステップは、前記第１組及び第２組のゲート・デバイス（４１１、４１２）を４００℃乃至９００℃、好ましくは４２０℃乃至７００℃の高温環境に晒すステップを含む、請求項２に記載の方法。
【請求項４】
前記アニールするステップは、前記第１組及び第２組のゲート・デバイス（４１１、４１２）をＨｅ、Ａｒ、又はＮ２を含む気体環境に晒し、そして急速熱アニール、スパイク・アニール又はレーザ・アニールのプロセスを１秒乃至１２０秒間施すステップをさらに含む、請求項３に記載の方法。
【請求項５】
前記シリコン層（２１２ｂ）は１０ｎｍ乃至５０ｎｍの範囲の厚さ、好ましくは１５ｎｍと３０ｎｍの間の厚さを有する、請求項４に記載の方法。
【請求項６】
前記第１組のゲート・デバイス（４１１）はｐ型電界効果トランジスタであり、前記第２組のゲート・デバイス（４１２）はｎ型電界効果トランジスタである、請求項１に記載の方法。
【請求項７】
前記第１組及び第２組のゲート・デバイスを前記アニールするステップは、前記第１組及び第２組のゲート・デバイス（４１１、４１２）のシリサイド化ソース／ドレイン領域（８２１、８２２、８２３、８２４）を形成するステップをさらに含む、請求項１に記載の方法。
【請求項８】
前記第１組及び第２組のゲート・デバイスを前記アニールするステップは、前記１つ又は複数の前記第１組のゲート・デバイス（４１１）のゲート・スタック内のＧｅ含有シリコン層（３１１ａ）の多くとも一部分（８１１）をシリサイド化するステップをさらに含む、請求項７に記載の方法。
【請求項９】
前記第１組及び第２組のゲート・デバイスを金属含有層で覆うステップは、前記第１のゲート・デバイス（４１１）と、露出された前記シリコン層（２１２ｂ）を含む前記第２組のゲート・デバイス（４１２）との直接上に前記金属含有層（７１１）を堆積させるステップを含み、
前記金属含有層は、シリコンと接触させてアニール・プロセスを施すとき、金属シリサイドを形成することができる少なくとも１つの金属元素を含む、
請求項１に記載の方法。
【請求項１０】
前記少なくとも１つの金属元素は、Ｎｉ、Ｃｏ、及びＴｉから成る群から選択され、Ｎｉであることが好ましい、請求項９に記載の方法。
【請求項１１】
前記アニールするステップの後に、前記金属含有層（７１１）を選択的エッチングにより除去して前記第１組及び第２組のゲート・デバイスを露出させるステップをさらに含む、請求項１に記載の方法。
【請求項１２】
前記保護マスク層（５１１）は、前記第２組のゲート・デバイスの前記Ｇｅ含有シリコン層（３１１ｂ）を選択的に除去するプロセスにおいて、前記第１組のゲート・デバイス（４１１）を保護するのに適した酸化シリコン又は酸窒化シリコンの層を含む、請求項１に記載の方法。
【請求項１３】
前記Ｇｅ含有層（３１１ｂ）を選択的に除去するステップの後に、前記第１組及び第２組のゲート・デバイスをアニールしてそれらのソース／ドレイン領域内に注入されたイオンを活性化するステップをさらに含む、請求項１に記載の方法。
【請求項１４】
前記第１組及び第２組のゲート・デバイスを形成するステップは、それらのゲート・スタック（４２１、４２２）を作成するステップを含み、
前記ゲート・スタックは選択的エッチングに適した前記Ｇｅ含有シリコン層（３１１ｂ）を含む、
請求項１に記載の方法。
【請求項１５】
前記Ｇｅ含有シリコン層（３１１ｂ）は、１５乃至５０原子パーセントの範囲、好ましくは３０乃至４０原子パーセントの範囲内のＧｅ濃度を有するシリコン合金層である、請求項１４に記載の方法。
【請求項１６】
前記Ｇｅ含有シリコン層（３１１ｂ）は、単結晶、アモルファス、又は多結晶のシリコン合金層、好ましくは多結晶のシリコン合金層である、請求項１４に記載の方法。
【請求項１７】
前記Ｇｅ含有シリコン層（３１１ｂ）は、５０ｎｍと１００ｎｍの間の厚さ、好ましくは７０ｎｍ乃至８５ｎｍの範囲の厚さを有する、請求１４に記載の方法。
【請求項１８】
１つ又は複数のｐ型ＦＥＴ（電界効果トランジスタ）を含む半導体基板上の１つ又は複数のｎ型ＦＥＴのための完全シリサイド化（ＦＵＳＩ）ゲート電極を形成する方法であって、
前記１つ又は複数のｐ型ＦＥＴ（４１１）を保護マスク層（５１１）で覆うステップと、
前記１つ又は複数のｎ型ＦＥＴ（４１２）のゲート・スタック（４２２）内のＧｅ含有シリコン層（３１１ｂ）を除去して前記１つ又は複数のｎ型ＦＥＴのゲート誘電体層（２１１ｂ）の直接上に形成されたシリコン層（２１２ｂ）を露出させるステップと、
前記１つ又は複数のｐ型ＦＥＴ上の前記保護マスク層を除去するステップと、
前記１つ又は複数のｐ型ＦＥＴと、前記１つ又は複数のｎ型ＦＥＴの前記露出されたシリコン層を含む前記１つ又は複数のｎ型ＦＥＴとを金属含有層（７１１）で覆うステップと、
前記１つ又は複数のｐ型ＦＥＴ及び前記１つ又は複数のｎ型ＦＥＴをアニールして前記１つ又は複数のｎ型ＦＥＴの前記ゲート誘電体の直接上に前記ＦＵＳＩゲート電極（８１２）を選択的に形成するステップと
を含む方法。
【請求項１９】
前記ＦＵＳＩゲート電極を選択的に形成するステップは、前記金属含有層（７１１）で覆われた前記シリコン層（２１２ｂ）を前記ＦＵＳＩゲート電極（８１２）に転化させるステップを含む、請求項１８に記載の方法。
【請求項２０】
前記アニールするステップは、前記１つ又は複数のｐ型ＦＥＴ及び前記１つ又は複数のｎ型ＦＥＴ（４１１、４１２）を４００℃乃至９００℃、好ましくは４２０℃乃至７００℃の高温環境に１秒乃至１２０秒間晒すステップを含む、請求項１９に記載の方法。
【請求項２１】
前記アニールするステップは、急速熱アニール、スパイク・アニール又はレーザ・アニールのプロセスにおいて、前記１つ又は複数のｐ型ＦＥＴ及び前記１つ又は複数のｎ型ＦＥＴ（４１１、４１２）をＨｅ、Ａｒ、又はＮ２を含む気体環境に晒すステップをさらに含む、請求項２０に記載の方法。
【請求項２２】
前記シリコン層（２１２ｂ）は１０ｎｍ乃至５０ｎｍの範囲の厚さ、好ましくは１５ｎｍと３０ｎｍの間の厚さを有する、請求項１８に記載の方法。
【請求項２３】
前記１つ又は複数のｐ型ＦＥＴ及び前記１つ又は複数のｎ型ＦＥＴをアニールするステップは、前記１つ又は複数のｐ型ＦＥＴ及び前記１つ又は複数のｎ型ＦＥＴのシリサイド化ソース／ドレイン領域（８２１、８２２、８２３、８２４）を形成するステップと、１つ又は複数のｐ型ＦＥＴ（４１１）のゲート・スタック（４２１）内のＧｅ含有シリコン層（３１１ａ）の一部分（８１１）をシリサイド化するステップとをさらに含む、請求項１８に記載の方法。
【請求項２４】
前記金属含有層（７１１）は、シリコンと接触させてアニール・プロセスを施すとき金属シリサイドを形成することができ、Ｎｉ、Ｃｏ、及びＴｉから成る群から選択され、Ｎｉであることが好ましい、少なくとも１つの金属元素を含む、請求項１８に記載の方法。
【請求項２５】
前記保護マスク層（５１１）は、前記１つ又は複数のｎ型ＦＥＴ（４１２）の前記Ｇｅ含有シリコン層（３１１ｂ）を選択的に除去するプロセスにおいて、前記１つ又は複数のｐ型ＦＥＴ（４１１）を保護するのに適して酸化シリコン又は酸窒化シリコンの層を含む、請求項１８に記載の方法。
【請求項２６】
前記Ｇｅ含有シリコン層（３１１ｂ）は、１５乃至５０原子パーセントの範囲、好ましくは３０乃至４０原子パーセントの範囲のＧｅ濃度を有するシリコン合金層である、請求項１８に記載の方法。
【請求項２７】
前記Ｇｅ含有シリコン層（３１１ｂ）は、５０ｎｍと１００ｎｍの間の厚さ、好ましくは７０ｎｍ乃至８５ｎｍの範囲の厚さを有する、請求１８に記載の方法。
【請求項２８】
１つ又は複数のｐ型電界効果トランジスタ（ＦＥＴ）（４１１）と、
１つ又は複数のｎ型ＦＥＴ（４１２）と
を含み、
少なくとも１つの前記ｎ型ＦＥＴは、ゲート誘電体（２１１ｂ）の直接上に形成された完全シリサイド化（ＦＵＳＩ）ゲート電極を含み、
前記ＦＵＳＩゲート電極は１０ｎｍと５０ｎｍの間の厚さを有し、
前記１つ又は複数のｐ型ＦＥＴは多くとも部分的にシリサイド化されたゲート電極（８１１）を有する、
半導体デバイス。
【請求項２９】
前記ＦＵＳＩゲート電極（８１２）は、Ｎｉ、Ｃｏ、及びＴｉから成る群から選択され、Ｎｉであることが好ましい金属元素を含み、
前記１つ又は複数のｎ型及びｐ型ＦＥＴは、前記金属元素でシリサイド化されたソース／ドレイン領域を含む、
請求項２８に記載の半導体デバイス。
【請求項３０】
前記ＦＵＳＩゲート電極（８１２）は、酸化シリコン又は酸窒化シリコンのゲート誘電体（２１１ｂ）の直接上に形成され、
前記ゲート誘電体は１ｎｍと３ｎｍの間の厚さを有する、
請求項２８に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスの製造に関する。具体的には本発明は電界効果トランジスタ用の完全シリサイド化ゲート電極の作成方法に関する。
【背景技術】
【０００２】
ポリシリコンは、例えば電界効果トランジスタ（ＦＥＴ）、特に相補型金属酸化膜半導体電界効果トランジスタ（ＣＭＯＳ−ＦＥＴ）のような半導体デバイス内のゲート電極として用いることができることは、当技術分野では周知である。一方、半導体デバイスの引き続く縮小化により、他の型のゲート電極、例えば、金属及び／又は完全シリサイド化（ＦＵＳＩ）ゲート電極が、従来のポリシリコン・ゲート電極の代りに用いられている。金属及び／又はＦＵＳＩゲート電極は、ポリシリコン・ゲート電極に付随する、一般にポリ空乏化として知られる電荷の空乏化を縮小及び／又は防止することができる。ポリシリコン・ゲート電極とゲート誘電体の間の界面の近傍で起ると、ポリ空乏化はＦＥＴデバイスのチャネル領域内の誘導電荷を減少させて電流を低下させ性能を劣化させる可能性がある。ポリシリコン・ゲート電極を使用することと比べると、金属及び／又はＦＵＳＩゲート電極の使用はゲート誘電体の有効厚を減らしてゲートに付随するキャパシタンス即ちゲート・キャパシタンスを増加させることができる。ゲート・キャパシタンスの増加はＦＥＴデバイスのチャネル領域内の誘導電荷量を効果的に増加させ、これが高い駆動電流及びトランジスタ性能をもたらす。
【０００３】
一方、複数の閾値電圧をもつデバイスを有する特定のデバイス領域内に金属ゲート電極を用いることが困難である可能性がある。金属ゲート及び／又はＦＵＳＩゲート電極は、シリコンの中間ギャップに近い仕事関数を有する傾向がある。シリコンの中間ギャップに近い仕事関数は望ましい閾値電圧よりも高くなる。閾値電圧を低くする標準的な方法は、デバイスのチャネル・ドープ濃度を低くすることであるが、これは短チャネル制御の劣化を生じる。結局、シリコンの中間ギャップに近い仕事関数を有する金属ゲート電極は、低い閾値電圧を有するＦＥＴに関するデバイス設計点を有しない。
【０００４】
ＦＵＳＩが高ドープｎ＋ポリシリコンのＦＥＴ（ｎＦＥＴ）ゲート上で機能するとき、結果としてのＦＵＳＩゲート電極は操作可能な仕事関数値を有する可能性がある。しかし、高ドープｐ＋ポリシリコンを有するＦＥＴ（ｐＦＥＴ）ゲート上でＦＵＳＩを機能させることは、意図されたデバイスに適合する又は望ましい仕事関数値を作るとは限らない。
【０００５】
例えば、幾つかの最新のＦＥＴデバイスに関して、高ドープｎ＋ポリシリコン電極による閾値電圧の大きさは、用いられた技術の型に応じて、例えば、０．１５Ｖから０．５５Ｖまで変化し得る。閾値電圧はＣＭＯＳ−ＦＥＴが動作及び又は停止するときを決めることが知られている。閾値電圧の低い値は高電流及び高電力消費のＦＥＴを生じ、一方閾値電圧の高い値は低電流及び低電力消費のＦＥＴを生じ得る。例えば、高性能デバイスの閾値電圧の大きさは０．１５Ｖほどにも低く、一方低電力デバイスに対しては閾値電圧は０．５５Ｖほどにも高くすることができる。一般に、半導体技術において、低電力、高性能、及び混合信号用途に関する設計に柔軟性をもたらすために、複数の閾値電圧が必要となる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
既知の方法を用いてＦＵＳＩを適用すると、閾値電圧の大きさは、ゲート電極の仕事関数の変化により、凡そ２５０ｍＶ乃至５００ｍＶだけ増加する可能性がある。この閾値の増加は、高性能を達成するために閾値電圧の低い値を必要とするＦＥＴデバイスには望ましくないことが多い。閾値電圧の望ましい大きさを、例えば基板のチャネル領域内のドープ濃度を低くすることにより維持しながらＦＥＴデバイスにＦＵＳＩを適用することが可能である。この理由は、チャネルのドープ濃度を低くすることで閾値電圧の大きさを減らし、ＦＵＳＩの適用による増加を相殺することができるからである。しかしながら、チャネルのドープ濃度を臨界レベルまで減少させると、正しく機能しないＦＥＴを生じる可能性がある。基板のドープ濃度が低すぎる場合にはソース／ドレイン領域は短絡する可能性があり、もはやゲート電極で制御可能ではなくなる可能性がある。これは停止不能で無用となるＦＥＴを生じる可能性がある。特に、既に低い閾値電圧値（０．１５Ｖ−０．２５Ｖ）を有するＦＥＴは、最新のＦＵＳＩとは適合できない。これらのデバイス上にＦＵＳＩゲート電極を用いることは、所望の低い閾値電圧値を達成するのに必要な基板ドープ濃度の低下により、停止させることができないＦＥＴを生じることになる。しかし、０．３Ｖ−０．５５Ｖの範囲内の閾値電圧を有するＦＥＴは、ポリシリコン・ゲート電極を用いるときこれらのＦＥＴに関しては基板ドープ濃度が比較的高いので、ＦＵＳＩゲート電極と適合可能である。０．３Ｖ−０．５５Ｖの範囲内の閾値電圧を有するＦＥＴの上にＦＵＳＩゲート電極を用いることは、ＦＵＳＩゲート電極の仕事関数の変化により生じる２５０ｍＶ−５００ｍＶの増加を考慮して基板ドープ濃度を減少させることによって実現することができる。
【課題を解決するための手段】
【０００７】
本発明は、添付の図面に関連して記述される本発明の以下の詳細な説明からより完全に理解され認識されるであろう。
図を平易かつ明瞭にするために図面に示される要素は必ずしも一定の尺度では描かれてはいないことを認識されたい。例えば、幾つかの要素の寸法は、明瞭にするために他の要素に比べて誇大に示されている可能性がある。
【０００８】
完全シリサイド化ゲート電極を半導体デバイス上に選択的に形成する必要がある。本発明は、完全シリサイド化（ＦＵＳＩ）ゲート電極を集積回路の選択されたデバイス領域内に形成する方法を提供する。例えば、本発明はＦＵＳＩゲート電極を、０．３Ｖ−０．５Ｖの範囲の仕事関数の閾値電圧を必要とするＦＥＴゲート・デバイス上に選択的に形成することを可能にするが、その場合、ＦＵＳＩにより誘起される閾値電圧の増加には基板のドープ密度の削減により対応することができ、同時に、例えば閾値電圧が既に低いためにＦＵＳＩが望まれない他のデバイス内でのＦＵＳＩゲート電極の形成を防止することができる。さらに、本発明はソース／ドレインのシリサイド化プロセス中にＦＵＳＩゲート電極を形成する。ＦＵＳＩゲート電極を用いることで、ゲート空乏化を削減又は排除してトランジスタの電流駆動を向上させることが可能になる。
【０００９】
本発明の一実施形態は完全シリサイド化（ＦＵＳＩ）ゲート電極をゲート誘電体上に選択的に形成する方法を提供する。この方法は、基板上に第１組及び第２組のゲート・デバイスを形成するステップと、１つ又は複数の第１組のゲート・デバイスを保護マスク層で覆うステップと、１つ又は複数の第２組のゲート・デバイスのゲート・スタック内のＧｅ含有シリコン層を選択的に除去して、ゲート誘電体層の直接上に形成されたシリコン層を露出させるステップと、１つ又は複数の第１組のゲート・デバイス上の保護マスク層を除去するステップと、第１組のゲート・デバイスと、露出されたシリコン層を含む第２組のゲート・デバイスとを金属含有層で覆うステップと、第１組及び第２組のゲート・デバイスをアニールして、１つ又は複数の第２組のゲート・デバイスのゲート誘電体層の直接上にＦＵＳＩゲート電極を選択的に形成するステップとを含む。
【００１０】
一実施形態によれば、アニールするステップは、第１組及び第２組のゲート・デバイスを約４００℃から約９００℃まで、好ましくは約４２０℃から約７００℃までの高温環境でＨｅ、Ａｒ、又はＮ２を含む気体環境に晒し、そして、約１秒から約１２０秒までの時間、急速熱アニール、スパイク・アニール、又はレーザ・アニールのプロセスを施すステップを含む。ＦＵＳＩゲート電極を形成するシリコン層は、約１０ｎｍから約５０ｎｍまでの範囲の厚さ、好ましくは約１５ｎｍと約３０ｎｍの間の厚さを有する。
【００１１】
別の実施形態によれば、アニールするステップはまた、第１組及び第２組のゲート・デバイスのソース／ドレイン領域と、１つ又は複数の第１組のゲート・デバイスのゲート・スタック内のＧｅ含有シリコン層の多くとも一部分とをシリサイド化するステップを含む。
【００１２】
本発明の別の実施形態は、１つ又は複数のｐ型ＦＥＴ（電界効果トランジスタ）を含む半導体基板上の１つ又は複数のｎ型ＦＥＴに対してＦＵＳＩゲート電極を形成する方法を提供する。この方法は、１つ又は複数のｐ型ＦＥＴを保護マスク層で覆うステップと、１つ又は複数のｎ型ＦＥＴのゲート・スタック内のＧｅ含有シリコン層を除去して１つ又は複数のｎ型ＦＥＴのゲート誘電体層の直接上に形成されたシリコン層を露出させるステップと、１つ又は複数のｐ型ＦＥＴ上の保護マスク層を除去するステップと、１つ又は複数のｎ型ＦＥＴの露出されたシリコン層を含む１つ又は複数のｐ型及びｎ型ＦＥＴを、金属含有層で覆うステップと、１つ又は複数のｐ型及びｎ型ＦＥＴをアニールして、１つ又は複数のｎ型ＦＥＴのゲート誘電体層の直接上にＦＵＳＩゲート電極を選択的に形成するステップとを含む。
【００１３】
本発明のさらに別の実施形態は、１つ又は複数のｐ型電界効果トランジスタ（ＦＥＴ）及び１つ又は複数のｎ型ＦＥＴを含む半導体デバイスを提供するが、ここで、少なくとも一つのｎ型ＦＥＴは、ゲート誘電体の直接上に形成された完全シリサイド化（ＦＵＳＩ）ゲート電極を含み、このＦＵＳＩゲート電極は約１０ｎｍと約５０ｎｍの間の範囲に厚さを有し、１つ又は複数のｐ型ＦＥＴは多くとも部分的にシリサイド化されたゲート電極を有する。
【発明を実施するための最良の形態】
【００１４】
以下の詳細な説明において、本発明の完全な理解を与えるために、多くの特定の細部、例えば、特定の構造体、コンポーネント、材料、寸法、加工ステップ及び／又は技法を説明する。しかし、当業者であれば、本発明はそれら特定の細部なしに実施可能であることを認識するであろう。他の例では、周知の構造体及び／又は加工ステップは、本発明の説明を不明瞭にしないように詳細には説明しなかった可能性がある。
【００１５】
本発明は、完全シリサイド化（ＦＵＳＩ）ゲート電極を集積回路の選択されたデバイス領域内に形成する方法を提供する。例えば、本発明はＦＵＳＩゲート電極を、０．３Ｖ−０．５Ｖの範囲の閾値電圧を必要とするＦＥＴゲート・デバイス上に選択的に形成することを可能にするが、その場合、ＦＵＳＩにより誘起される閾値電圧の増加には基板のドープ密度の削減により対応することができ、同時に、例えば閾値電圧が遥かに低いためにＦＵＳＩが望まれない他のデバイス内でのＦＵＳＩゲート電極の形成を防止することができる。さらに、本発明はソース／ドレインのシリサイド化プロセス中にＦＵＳＩゲート電極を形成する。ＦＵＳＩゲート電極を用いることで、ゲート空乏化を削減又は排除して電界効果トランジスタのようなトランジスタの電流駆動を向上させることが可能になる。
【００１６】
図１は、本発明の一実施形態による完全シリサイド化ゲート電極を選択的に形成する方法の簡略化した説明図である。半導体基板１００は、例えばデバイス領域１１１及び１１２のような２つのデバイス領域を含み得るものを準備することができる。他の数のデバイス領域を用いることもできる。デバイス領域は、少なくとも１つの半導体デバイスをその上に形成することができる、所定の又は予め割り当てられた、基板の領域又は範囲とすることができる。異なるデバイス領域、例えばデバイス領域１１１及び１１２は、後にそこに形成されるデバイスの型、及びデバイスに関連してそこに注入されるドーパントの型によって区別することができる。例えば、ｐ＋型ドーパントをデバイス領域１１１に注入して、ホールを電荷担体として用いるｐ型ＦＥＴ（ｐＦＥＴ）デバイスをその上に形成又は作成することができる、基板の領域を形成することができる。同様に、ｎ＋型ドーパントをデバイス領域１１２に注入して、電子を電荷担体として用いるｎ型ＦＥＴ（ｎＦＥＴ）デバイスをその上に形成又は作成することができる、基板の領域を形成することができる。
【００１７】
本発明の一実施形態によれば、ゲート電極の完全シリサイド化（ＦＵＳＩ）は、ある特定の型のデバイスに対して選択的に行う又は実施することができる。例えば、ＦＵＳＩは、以下に図４乃至図８を参照しながら詳しく説明するように、デバイス領域１１２内に形成されるｎＦＥＴデバイスに対して行い、デバイス領域１１１内に形成されるｐＦＥＴデバイスに対しては行わないようにすることができる。当業者であれば、図１においてデバイス領域１１２及び１１１（１つにはＦＵＳＩを行い、他方には行わない）は例証のためのものであり、本発明は任意のデバイス又はデバイス領域に選択的に適用できることを認識するであろう。例えば、ＦＵＳＩはデバイス領域１１１内で行いデバイス領域１１２では行わないようにすることができる。さらに、デバイス領域１１１はｐＦＥＴデバイスではなくｎＦＥＴデバイスを形成することができる領域とし、デバイス領域１１２はｎＦＥＴデバイスではなくｐＦＥＴを形成することができる領域とすることができる。
【００１８】
基板１００の材料は、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ及び他のＩＩＩ／Ｖ族又はＩＩ／ＶＩ族化合物半導体のような任意の型の半導体を含むことができる。基板１００はまた、例えば、Ｓｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、シリコン・オン・インシュレータ（ＳＯＩ）又はシリコン・ゲルマニウム・オン・インシュレータ（ＳＧＯＩ）のような層状半導体を含むことができる。基板１００は、ドープ型、非ドープ型、又はドープ及び非ドープ領域の両方を含む型とすることができ、また、歪み型、無歪み型、又は歪み及び無歪み領域の両方を含む型とすることができる。さらに基板１００は、単一の結晶配向を有することができ、或いは、異なる結晶配向を有する複合半導体基板とすることができる。
【００１９】
一実施形態によれば、例えば、デバイス領域１１１と１１２は、基板１００内に形成された１つ又は複数のフィールド酸化物絶縁領域及び／又は浅いトレンチ分離（ＳＴＩ）領域によって、互いに電気的に絶縁することができる。例えば、ＳＴＩ領域１２１、１２２、及び１２３を形成又は作成してデバイス領域１１１及び１１２を画定することができる。ＳＴＩ領域１２１、１２２、及び１２３の作成又は形成は周知の半導体加工技術によって行うことができる。例えば、ＳＴＩ領域１２１、１２２、及び１２３は、リソグラフィとエッチングのステップの組合せにより、初めに基板１００内にトレンチ開口部を作成し、次に開口部を化学気相堆積（ＣＶＤ）プロセスによってトレンチ誘電体、例えば酸化物で充填し、次いで基板１００の表面を、例えば化学機械研磨（ＣＭＰ）プロセスにより平坦化することによって形成することができる。
【００２０】
図２は、本発明の別の実施形態による完全シリサイド化ゲート電極を選択的に形成する方法の簡略化した説明図である。図１に示したＳＴＩ領域１２１、１２２、及び１２３の形成に続いて、デバイス領域１１１及び１１２を覆うゲート誘電体２１１の層を基板１００の上に形成することができる。ゲート誘電体２１１は、酸化、ＣＶＤ及び／又はプラズマ支援ＣＶＤ，原子層及び／又はパルス堆積（ＡＬＤ又はＡＬＰＤ）、蒸発、反応性スパッタリング、化学堆積又は他の類似のプロセス、及び／又はそれらの組合せのような周知のプロセスに従って形成することができる。
【００２１】
ゲート誘電体２１１は１乃至３ナノメートル（ｎｍ）の範囲の厚さを有するように形成することができる。ゲート誘電体２１１の厚さは約１ｎｍであることが典型的であり及び／又は好ましいが、本発明にはこの点に限定されず、他の厚さを用いることができる。ゲート誘電体２１１の材料は、例えば、二酸化シリコンＳｉＯ２、酸窒化シリコンＳｉＯＮ、ＨｆＯ２、ＨｆＳｉＯＮ、及び当技術分野で既知のゲート用として適切であり得る他の材料を含むことができる。
【００２２】
一実施形態によれば、続いて薄いシリコン層２１２をゲート誘電体層２１１の直接上に形成することができる。シリコン層２１２の形成は、例えばＣＶＤ又は他の周知の適切な半導体プロセスにより行うことができる。一実施形態によれば、シリコン層２１２は、１０ｎｍから５０ｎｍまでの範囲の厚さを有するように堆積させることができ、一般的には１５ｎｍから３０ｎｍまでの範囲が好ましい。他の厚さのシリコン層２１２を用いることもできる。
【００２３】
図３は、本発明のさらに別の実施形態による完全シリサイド化ゲート電極を選択的に形成する方法の簡略化した説明図である。図２に示したシリコン層２１２の形成に続いて、Ｇｅ含有半導体層３１１をシリコン層２１２の上に堆積させることができる。例えばＳｉＧｅのシリコン合金層とすることができる半導体層３１１内のＧｅの濃度は１５乃至５０原子パーセントの範囲内で比較的高くすることができ、約３０乃至約４０原子パーセントの範囲内であることが好ましい。しかし、本発明はこの点に限定されず、他のレベルのＧｅ濃度、例えば９９原子パーセントまでの濃度を用いることができる。Ｇｅ含有層３１１内のＧｅの上記の濃度レベルは、Ｇｅ含有層３１１を次の選択的エッチング・プロセスにおいて、下層のシリコン層２１２とは対照的に、エッチング除去できることを保証する。一実施形態によれば、Ｇｅ含有層３１１の厚さは５０ｎｍから１００ｎｍまでの範囲とすることができ、７０ｎｍから８５ｎｍまでの範囲が好ましい。Ｇｅ含有層３１１の他の厚さを用いることができる。さらに、ＳｉＧｅ合金は、単結晶、アモルファス又は多結晶とすることができるが、多結晶が非常に好ましい。
【００２４】
図４は、本発明のさらに別の実施形態による完全シリサイド化ゲート電極を選択的に形成する方法の簡略化した説明図である。図３に示したＧｅ含有シリコン層３１１の形成に続いて、少なくとも１つのゲート・デバイスが各デバイス領域内に形成される。例えば、ｐＦＥＴゲート・デバイス４１１をデバイス領域１１１内に、ｎＦＥＴゲート・デバイス４１２をデバイス領域１１２内に形成することができる。ゲート・デバイス４１１及び４１２の形成は、それらに限定されないが、フォトリソグラフィ、エッチング、及び堆積を含むＣＭＯＳ用の周知の半導体加工技術の組合せにより行うことができる。フォトリソグラフィ・プロセスは、例えば、フォロレジスト材料をＧｅ含有層３１１に塗布するステップと、フォトレジスト材料を放射のパターンに露光するステップと、露光されたフォトレジストを通常のレジスト現像液中で現像してフォトマスク（図示せず）を形成するステップとを含むことができる。Ｇｅ含有層３１１、シリコン層２１２、及びゲート誘電体層２１１の一部分を含み得るゲート・スタック４２１及び４２２を保護するためのフォトマスクを形成した後、フォトマスクで保護されない領域内の層３１１、２１２、及び２１１の残り部分をエッチング除去することができる。その結果、ゲート・スタック４２１はＧｅ含有層３１１ａ、シリコン層２１２ａ、及びゲート誘電体層２１１ａを含むように形成することができ、ゲート・スタック４２２はＧｅ含有層３１１ｂ、シリコン層２１２ｂ、及びゲート誘電体層２１１ｂを含むように形成することができる。
【００２５】
エッチングは、典型的には、数例を挙げると反応性イオン・エッチング、イオン・ビーム・エッチング、又はプラズマ・エッチングのような乾式エッチング・プロセスを用いて実施することができる。しかし本発明はこの点に限定されず、化学湿式エッチング・プロセスのような他のエッチング・プロセス及び／又は方法を用いることができる。ゲート・スタック４２１及び４２２を形成した後、スペーサ４３１、４３２、４３３及び４３４のようなスペーサを、パターン付けされたゲート・スタックの露出側壁上に、ＣＶＤ堆積プロセス及びそれに続くエッチング・プロセスのようなプロセスにより形成することができる。スペーサ４３１、４３２、４３３及び４３４の材料は、例えば、酸化物、窒化物、酸窒化物、及び／又はそれらの任意の組合せを含むことができる。スペーサ４３１、４３２、４３３及び４３４の幅を十分に広くして、次にゲート・デバイス４１１及び４１２のソース／ドレイン領域上に形成されるシリサイド化コンタクトが、パターン付けされたゲート・スタックの縁部の下に侵食することを防止することができる。例えば、スペーサ４３１及び４３２をゲート・スタック４２１の周りに形成して、デバイス領域１１１内でスペーサ４３１及び４３２に隣接する、ゲート・スタック４２１のゲート電極（後に形成される）とソース／ドレイン領域との間を絶縁することができる。同じことがゲート・スタック４２２の周りに形成されるスペーサ４３３及び４３４に関しても言える。
【００２６】
ゲート・スタック４２１及び４２２並びに周囲のスペーサ４３１、４３２、４３３及び４３４の形成に続いて、ソース／ドレイン拡散領域、例えば拡散領域４４１、４４２、４４３及び４４４をイオン注入プロセスにより形成することができる。ゲート・スタック４２１及び４２２並びに周囲のスペーサ４３１、４３２、４３３及び４３４は、ソース／ドレイン拡散領域４４１、４４２、４４３及び４４４の形成における注入マスクとして機能することができる。イオン注入プロセスの直後にアニール・プロセスを実施することは可能であるが、アニール・プロセスは、後に詳述するように、シリコン層２１２ｂへの可能性のあるＧｅ拡散を防止、排除及び／又は最小にするために、好ましくはゲート・スタック４２２のＧｅ含有層３１１ｂの除去後の後期段階で実施することができる。アニール・ステップはイオン注入ステップ中に注入されたドーパントを活性化するように機能する。イオン注入及びアニールの温度条件は、当業者には周知のことであり、用いるアニール手段及び技術に応じて、一般に９００℃から１３００℃までの範囲に及ぶ。１秒より短い間での１０００℃−１１００℃のアニール温度が一般に好ましい。
【００２７】
図５は、本発明のさらにもう一つの実施形態による完全シリサイド化ゲート電極を選択的に形成する方法の簡略化した説明図である。図４に示したゲート・デバイス４１１及び４１２の形成に続いて、酸化シリコン又は酸窒化シリコン又は他の適切な材料とすることができる保護マスク層５１１を堆積又は形成して、ＦＵＳＩプロセスを施す又は受けさせることを予定しないゲート・デバイスを覆うことができる。換言すれば、そのゲート・デバイスについてＦＵＳＩを実施することは望ましくない性能をもたらす可能性があり、場合によっては、そのデバイスを正しく機能しない或いは全く機能しないようにする可能性がある。そのようなデバイスは、低い閾値電圧を有するある特定の型のｎＦＥＴゲートを含む可能性がある。ある特定の型のｐＦＥＴゲートもまた、それらの仕事関数をＦＵＳＩプロセスによって変更することが困難な可能性があるので、ＦＵＳＩには適切でない可能性がある。
【００２８】
図６は、本発明のさらに別の実施形態による完全シリサイド化ゲート電極を選択的に形成する方法の簡略化した説明図である。図５に示した保護マスク層５１１の形成に続いて、ｎＦＥＴゲート４１２のゲート・スタック４２２内のＧｅ含有シリコン層３１１ｂを、例えばＲＩＥのようなエッチング・プロセスにより選択的に除去することができる。ｐＦＥＴゲートであるゲート・デバイス４１１はマスク層５１１で保護されるので、Ｇｅ含有シリコン層３１１ｂを除去するプロセスは、ゲート・デバイス４１１の構造体及び従って性能に影響を及ぼさない。Ｇｅ含有シリコン層３１１ｂの除去は、ゲート・デバイス４１２を完全シリサイド化処理のようなさらに進んだ処理ステップに対して整える。
【００２９】
ゲート・スタック４２２の上部のＧｅ含有シリコン層３１１ｂを除去した後、図４を参照して上述したように、イオン注入後に熱処理をされていない場合、或いはそれに加えて、ソース／ドレイン拡散領域４４１、４４２、４４３及び４４４に注されたイオンを活性化するために、基板１００にアニール・プロセスを施すことができる。前述のように、Ｇｅ含有シリコン層３１１ｂの除去後にアニール・プロセスを実施することにより、シリコン層２１２ｂの完全シリサイド化のために望ましい厚さを有するように、シリコン層２１２ｂをより良好に制御することができるが、その理由は、Ｇｅ含有シリコン層３１１ｂを除去する前にアニール・プロセスを実施した場合に起り得る、Ｇｅ含有層３１１ｂからのＧｅの拡散がなくなるためである。
【００３０】
Ｇｅ含有層３１１ｂを除去し、ソース／ドレイン拡散領域４４１、４４２、４４３及び４４４に注されたイオンをアニール・プロセスにより活性化した後、保護マスク層５１１を、例えば湿式エッチング・プロセスにより選択的に除去又は取り除くことができるが、他の除去プロセスを用いることもできる。
【００３１】
図７は、本発明のさらにもう一つの実施形態による完全シリサイド化ゲート電極を選択的に形成する方法の簡略化した説明図である。図６に示したＧｅ含有シリコン層３１１ｂの除去に続いて、金属又は金属含有層７１１を堆積させて、特に、ゲート・デバイス又は構造体４１２の露出したシリコン層２１２ｂ、及びゲート・デバイス又は構造体４１１のゲート・スタック４２１を覆うことができる。この金属又は金属含有層７１１は、それらに限定されないが、スパッタリング、めっき、ＣＶＤ，原子層堆積（ＡＬＤ）又は化学溶液堆積を含む通常の堆積プロセスのうちの１つを適用することにより形成することができる。金属又は金属含有層７１１は、シリコンと接触させてアニール・プロセスを施すときに金属シリサイドを形成することができる少なくとも１つの金属元素を含むことができる。適切な金属には、それらに限定されないが、Ｃｏ、Ｎｉ、Ｔｉ、Ｗ、Ｍｏ、Ｔａ、Ｐｔ、Ｅｒ、Ｙｂ及びそれらの合金又は多層が含まれる。好ましい金属にはＮｉ、Ｃｏ及びＴｉが含まれるが、Ｎｉが非常に好ましい。
【００３２】
一実施形態において、金属シリサイドを形成するのに用いられる金属含有層７１１は、少なくとも１つの合金形成添加物を５０原子重量パーセントまでの量で含むことができる。合金形成添加物は、存在するとき、金属含有層７１１を形成するのと同時に形成することができ、或いは、例えばイオン注入又は気相ドーピングのような幾つかの周知の技術を利用して、合金形成添加物を堆積したままの金属含有層に導入することができる。合金形成添加物の例は、Ｃ、Ａｌ、Ｓｉ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｉｎ、Ｓｎ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｉｒ、Ｐｔ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｅｒ及びこれらの混合物を含むことができる。当業者であれば、上記は全ての合金形成添加物の排他的なリストではなく他の添加物を用いることができることを認識することができる。
【００３３】
図８は、本発明の付加的な実施形態による完全シリサイド化ゲート電極を選択的に形成する方法の簡略化した説明図である。図７に示した金属又は金属含有層７１１の堆積に続いて、ＦＵＳＩをゲート・スタック４２２に実施してゲート・デバイス４１２の電極を形成する。ＦＵＳＩは、典型的には４００℃から９００℃までの高温環境において実施される又は行われるアニール・プロセスとすることができる。さらにアニール・プロセスは約４２０℃から約７００℃までの温度範囲で実施することが好ましい。アニール・プロセスは、用いるアニール・プロセスの型に応じて種々の長さの時間実施することができる。例えば、炉アニールは、急速熱アニール、スパイク・アニール又はレーザ・アニールよりも長時間行うことができる。典型的には、急速熱アニールは約１秒から約１２０秒までの時間行われる。当業者であれば、その条件がシリコン層２１２ｂ（図６）から転化させることができる完全シリサイド化ゲート電極８１２の形成をもたらすことができる限り、他の温度及び時間を用いることができることを理解するであろう。アニール・プロセスは典型的には、Ｈｅ、Ａｒ、Ｎ２又はフォーミング・ガスを含む気体環境内で実施される。図８に示すように、ゲート・デバイス４１１及び４１２のソース／ドレイン領域もまた、ゲート・スタック４２２のＦＵＳＩプロセス中にシリサイド化される。例えば、ＦＵＳＩプロセスの後、ゲート・デバイス４１１はシリサイド化されたソース／ドレイン領域８２１及び８２２を含むことができ、ゲート・デバイス４１２はシリサイド化されたソース／ドレイン領域８２３及び８２４を有することができる。しかし、本発明の一実施形態によれば、ゲート・デバイス４１１内のＧｅ含有シリコン層３１１ａの一部分だけがシリサイド化されてシリサイド８１１を形成する。換言すれば、ゲート・スタック４２１は完全シリサイド化から保護され、ＦＵＳＩはゲート・デバイス４１２のゲート・スタック４２２に対してだけ行われる。
【００３４】
ゲート・デバイス４１２のゲート・スタック４２２に対するＦＵＳＩに続いて、金属又は金属含有層７１１を、当技術分野で既知の選択的エッチング法を適用して除去することができる。下層のゲート・デバイス又は構造体４１１及び４１２は、部分的シリサイド化ゲート・スタック４２１、及び、ＦＵＳＩ電極８１２を有する完全シリサイド化ゲート・スタック４２２を有し、そしてシリサイド化ソース／ドレイン領域８２１、８２２、８２３、及び８２４は露出される。ＦＵＳＩ電極８１２は、小さな電極面積の低いプロファイルを有する。より薄いＦＵＳＩ電極は可能性のある側壁寄生キャパシタンスを削減することができる。
【００３５】
本発明の特定の特徴を本明細書において図示し説明したが、当業者であれば、多くの修正、置き換え、変更、及び等価物に想到するであろう。従って、添付の特許請求の範囲は、本発明の趣旨の範囲に入る全ての修正及び変更を含むことが意図されている。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施形態による完全シリサイド化ゲート電極を選択的に形成する方法の簡略化した説明図である。
【図２】本発明の実施形態による完全シリサイド化ゲート電極を選択的に形成する方法の簡略化した説明図である。
【図３】本発明の実施形態による完全シリサイド化ゲート電極を選択的に形成する方法の簡略化した説明図である。
【図４】本発明の実施形態による完全シリサイド化ゲート電極を選択的に形成する方法の簡略化した説明図である。
【図５】本発明の実施形態による完全シリサイド化ゲート電極を選択的に形成する方法の簡略化した説明図である。
【図６】本発明の実施形態による完全シリサイド化ゲート電極を選択的に形成する方法の簡略化した説明図である。
【図７】本発明の実施形態による完全シリサイド化ゲート電極を選択的に形成する方法の簡略化した説明図である。
【図８】本発明の実施形態による完全シリサイド化ゲート電極を選択的に形成する方法の簡略化した説明図である。
【符号の説明】
【００３７】
１００：半導体基板
１１１、１１２：デバイス領域
１２１、１２２、１２３：浅いトレンチ分離（ＳＴＩ）領域
２１１、２１１ａ、２１１ｂ：ゲート誘電体層
２１２、２１２ａ、２１２ｂ：シリコン層
３１１、３１１ａ、３１１ｂ：Ｇｅ含有半導体層（Ｇｅ含有シリコン層）
４１１：ｐＦＥＴゲート・デバイス
４１２：ｎＦＥＴゲート・デバイス
４２１、４２２：ゲート・スタック
４３１、４３２、４３３、４３４：スペーサ
４４１、４４２、４４３、４４４：ソース／ドレイン拡散領域
５１１：保護マスク層
７１１：金属含有層
８１２：完全シリサイド化ゲート電極
８２１、８２２、８２３、８２４：シリサイド化ソース／ドレイン領域
【図１】
2009545168.tif 000003
【図２】
2009545168.tif 000004
【図３】
2009545168.tif 000005
【図４】
2009545168.tif 000006
【図５】
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【図６】
2009545168.tif 000008
【図７】
2009545168.tif 000009
【図８】
2009545168.tif 000010
【手続補正書】
【提出日】平成21年4月10日(2009.4.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ゲート誘電体上に完全シリサイド化（ＦＵＳＩ）ゲート電極を選択的に形成する方法であって、
基板（１００）上に第１組及び第２組のゲート・デバイス（４１１、４１２）を形成するステップと、
１つ又は複数の前記第１組のゲート・デバイス（４１１）を保護マスク層（５１１）で覆うステップと、
１つ又は複数の前記第２組のゲート・デバイス（４１２）のゲート・スタック内のＧｅ含有シリコン層（３１１ｂ）を選択的に除去してゲート誘電体層（２１１ｂ）の直接上に形成されたシリコン層（２１２ｂ）を露出させるステップと、
前記１つ又は複数の前記第１組のゲート・デバイス上の前記保護マスク層を除去するステップと、
前記第１組のゲート・デバイスと、露出された前記シリコン層を含む前記第２組のゲート・デバイスとを金属含有層（７１１）で覆うステップと、
前記第１組及び第２組のゲート・デバイスをアニールして、前記１つ又は複数の前記第２組のゲート・デバイスの前記ゲート誘電体層の直接上に前記ＦＵＳＩゲート電極（８１２）を選択的に形成するステップと
を含む方法。
【請求項２】
前記ＦＵＳＩゲート電極を選択的に形成するステップは、前記金属含有層（７１１）で覆われた前記シリコン層（２１２ｂ）を前記ＦＵＳＩゲート電極（８１２）に転化させるステップを含む、請求項１に記載の方法。
【請求項３】
前記アニールするステップは、前記第１組及び第２組のゲート・デバイス（４１１、４１２）を４００℃乃至９００℃、好ましくは４２０℃乃至７００℃の高温環境に晒すステップを含む、請求項２に記載の方法。
【請求項４】
前記アニールするステップは、前記第１組及び第２組のゲート・デバイス（４１１、４１２）をＨｅ、Ａｒ、又はＮ２を含む気体環境に晒し、そして急速熱アニール、スパイク・アニール又はレーザ・アニールのプロセスを１秒乃至１２０秒間施すステップをさらに含む、請求項３に記載の方法。
【請求項５】
前記シリコン層（２１２ｂ）は１０ｎｍ乃至５０ｎｍの範囲の厚さ、好ましくは１５ｎｍと３０ｎｍの間の厚さを有する、請求項４に記載の方法。
【請求項６】
前記第１組のゲート・デバイス（４１１）はｐ型電界効果トランジスタであり、前記第２組のゲート・デバイス（４１２）はｎ型電界効果トランジスタである、請求項１に記載の方法。
【請求項７】
前記第１組及び第２組のゲート・デバイスを前記アニールするステップは、前記第１組及び第２組のゲート・デバイス（４１１、４１２）のシリサイド化ソース／ドレイン領域（８２１、８２２、８２３、８２４）を形成するステップをさらに含む、請求項１に記載の方法。
【請求項８】
前記第１組及び第２組のゲート・デバイスを前記アニールするステップは、前記１つ又は複数の前記第１組のゲート・デバイス（４１１）のゲート・スタック内のＧｅ含有シリコン層（３１１ａ）の多くとも一部分（８１１）をシリサイド化するステップをさらに含む、請求項７に記載の方法。
【請求項９】
前記第１組及び第２組のゲート・デバイスを金属含有層で覆うステップは、前記第１のゲート・デバイス（４１１）と、露出された前記シリコン層（２１２ｂ）を含む前記第２組のゲート・デバイス（４１２）との直接上に前記金属含有層（７１１）を堆積させるステップを含み、
前記金属含有層は、シリコンと接触させてアニール・プロセスを施すとき、金属シリサイドを形成することができる少なくとも１つの金属元素を含む、
請求項１に記載の方法。
【請求項１０】
前記少なくとも１つの金属元素は、Ｎｉ、Ｃｏ、及びＴｉから成る群から選択され、Ｎｉであることが好ましい、請求項９に記載の方法。
【請求項１１】
前記アニールするステップの後に、前記金属含有層（７１１）を選択的エッチングにより除去して前記第１組及び第２組のゲート・デバイスを露出させるステップをさらに含む、請求項１に記載の方法。
【請求項１２】
前記保護マスク層（５１１）は、前記第２組のゲート・デバイスの前記Ｇｅ含有シリコン層（３１１ｂ）を選択的に除去するプロセスにおいて、前記第１組のゲート・デバイス（４１１）を保護するのに適した酸化シリコン又は酸窒化シリコンの層を含む、請求項１に記載の方法。
【請求項１３】
前記Ｇｅ含有層（３１１ｂ）を選択的に除去するステップの後に、前記第１組及び第２組のゲート・デバイスをアニールしてそれらのソース／ドレイン領域内に注入されたイオンを活性化するステップをさらに含む、請求項１に記載の方法。
【請求項１４】
前記第１組及び第２組のゲート・デバイスを形成するステップは、それらのゲート・スタック（４２１、４２２）を作成するステップを含み、
前記ゲート・スタックは選択的エッチングに適した前記Ｇｅ含有シリコン層（３１１ｂ）を含む、
請求項１に記載の方法。
【請求項１５】
前記Ｇｅ含有シリコン層（３１１ｂ）は、１５乃至５０原子パーセントの範囲、好ましくは３０乃至４０原子パーセントの範囲内のＧｅ濃度を有するシリコン合金層である、請求項１４に記載の方法。
【請求項１６】
前記Ｇｅ含有シリコン層（３１１ｂ）は、単結晶、アモルファス、又は多結晶のシリコン合金層、好ましくは多結晶のシリコン合金層である、請求項１４に記載の方法。
【請求項１７】
前記Ｇｅ含有シリコン層（３１１ｂ）は、５０ｎｍと１００ｎｍの間の厚さ、好ましくは７０ｎｍ乃至８５ｎｍの範囲の厚さを有する、請求１４に記載の方法。
【請求項１８】
１つ又は複数のｐ型ＦＥＴ（電界効果トランジスタ）を含む半導体基板上の１つ又は複数のｎ型ＦＥＴのための完全シリサイド化（ＦＵＳＩ）ゲート電極を形成する方法であって、
前記１つ又は複数のｐ型ＦＥＴ（４１１）を保護マスク層（５１１）で覆うステップと、
前記１つ又は複数のｎ型ＦＥＴ（４１２）のゲート・スタック（４２２）内のＧｅ含有シリコン層（３１１ｂ）を除去して前記１つ又は複数のｎ型ＦＥＴのゲート誘電体層（２１１ｂ）の直接上に形成されたシリコン層（２１２ｂ）を露出させるステップと、
前記１つ又は複数のｐ型ＦＥＴ上の前記保護マスク層を除去するステップと、
前記１つ又は複数のｐ型ＦＥＴと、前記１つ又は複数のｎ型ＦＥＴの前記露出されたシリコン層を含む前記１つ又は複数のｎ型ＦＥＴとを金属含有層（７１１）で覆うステップと、
前記１つ又は複数のｐ型ＦＥＴ及び前記１つ又は複数のｎ型ＦＥＴをアニールして前記１つ又は複数のｎ型ＦＥＴの前記ゲート誘電体の直接上に前記ＦＵＳＩゲート電極（８１２）を選択的に形成するステップと
を含む方法。
【請求項１９】
１つ又は複数のｐ型電界効果トランジスタ（ＦＥＴ）（４１１）と、
１つ又は複数のｎ型ＦＥＴ（４１２）と
を含み、
少なくとも１つの前記ｎ型ＦＥＴは、ゲート誘電体（２１１ｂ）の直接上に形成された完全シリサイド化（ＦＵＳＩ）ゲート電極を含み、
前記ＦＵＳＩゲート電極は１０ｎｍと５０ｎｍの間の厚さを有し、
前記１つ又は複数のｐ型ＦＥＴは多くとも部分的にシリサイド化されたゲート電極（８１１）を有する、
半導体デバイス。
【請求項２０】
前記ＦＵＳＩゲート電極（８１２）は、Ｎｉ、Ｃｏ、及びＴｉから成る群から選択され、Ｎｉであることが好ましい金属元素を含み、
前記１つ又は複数のｎ型及びｐ型ＦＥＴは、前記金属元素でシリサイド化されたソース／ドレイン領域を含む、
請求項１９に記載の半導体デバイス。
【請求項２１】
前記ＦＵＳＩゲート電極（８１２）は、酸化シリコン又は酸窒化シリコンのゲート誘電体（２１１ｂ）の直接上に形成され、
前記ゲート誘電体は１ｎｍと３ｎｍの間の厚さを有する、
請求項１９に記載の半導体デバイス。
【国際調査報告】
2009545168.tif 000011