(57)【要約】本発明は、単一の基板上に異なる複数の金属を有するゲート構造体を形成する方法に関する。第１半導体キャップ（２６）は、ゲート誘電体（２４）の上方に形成され、第２領域（１８）ではなく第１領域（１６）に存在するようパターニングされる。その後、第１金属層（３０）および第２半導体キャップが堆積され、第１領域ではなく第２領域に存在するようパターンニングされる。次に、例えばSiGeからなる厚い選択エッチング可能層が堆積され、２つのゲートが前記第１および第２領域の双方においてパターニングされて、前記選択エッチング可能層が除去される。その後、第２金属層が堆積され、完全シリサイド化または完全ゲルマニウム化ゲートを形成するために、前記第１および第２半導体キャップと反応する。
2009509324.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを製造する方法であって、
半導体本体の第１主表面の上方に、ゲート誘電体を堆積する工程と、
前記半導体本体の第１領域に位置する前記ゲート誘電体の第１部分の上方に、前記半導体本体の第２領域に位置する前記ゲート誘電体の第２部分を露出させた状態で、第１半導体キャップを形成する工程と、
前記ゲート誘電体の露出した第２部分の上方および前記第１半導体キャップの上方に、第１金属層を堆積する工程と、
前記第１金属層の上方に、第２半導体キャップを堆積する工程と、
前記半導体本体の第１領域に位置する、前記第１金属層および前記第２半導体キャップの部分を、前記半導体本体の第２領域に位置する、前記第１金属層および前記第２半導体キャップの部分を残した状態で、エッチングにより除去する工程と、
前記第１領域および前記第２領域の上方に、少なくとも１層の選択エッチング可能層を堆積する工程と、
前記第１領域に第１ゲートパターンを形成し、かつ、前記第２領域に第２ゲートパターンを形成するため、前記選択エッチング可能層、前記第１金属層ならびに前記第１および第２半導体キャップをパターニングする工程と、
前記選択エッチング可能層を選択的にエッチングする工程と、
反応金属を堆積する工程と、
前記反応金属を、前記第１および第２半導体キャップの全厚と反応させる工程と
を具える半導体デバイスの製造方法。
【請求項２】
前記選択エッチング可能層が、少なくとも３０〜１５０ｎｍの深さまで堆積させたシリコン−ゲルマニウムからなる層である請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記第１半導体キャップの厚さが、５〜５０ｎｍの範囲である請求項１または２に記載の半導体デバイスの製造方法。
【請求項４】
前記反応金属を反応させる工程において、ソースコンタクトおよびドレインコンタクトを形成するため、前記第１および第２領域で、前記反応金属を前記半導体本体と反応させる請求項１、２または３に記載の半導体デバイスの製造方法。
【請求項５】
半導体本体の前記第１主表面が、第１領域ではｎ型領域であり、第２領域ではｐ型領域である請求項１〜４のいずれか１項に記載の半導体デバイスの製造方法。
【請求項６】
前記第１金属層はMoOである請求項５に記載の半導体デバイスの製造方法。
【請求項７】
前記反応金属はNi(Yb)であり、かつ前記反応金属を反応させる工程は、Ni(Yb)Siからなる完全シリサイド化ゲート層を形成する請求項５または６に記載の半導体デバイスの製造方法。
【請求項８】
半導体本体の前記第１主表面が、第１領域ではｐ型領域であり、第２領域ではｎ型領域である請求項１〜４のいずれか１項に記載の半導体デバイスの製造方法。
【請求項９】
前記第１金属層が、選択的注入元素のTeまたはSeとともに、必ずしも化学量論の形態である必要はないTaC，TaNもしくはWNか、またはW，TaもしくはMoからなる金属層である請求項８に記載の半導体デバイスの製造方法。
【請求項１０】
前記第１半導体キャップがゲルマニウム層を含み、前記反応金属がNiからなり、かつ前記反応金属を反応させる工程は、ゲルマニウム化物を含む、完全に反応したゲート層を形成するため、前記反応金属を、前記ゲルマニウム層および存在するいずれのシリコン層とも反応させる請求項８または９に記載の半導体デバイスの製造方法。
【請求項１１】
前記第１半導体キャップがシリコン層を含み、前記反応金属がＰｔを含み、かつ前記反応金属を反応させる工程が、プラチナリッチの完全シリサイド化ゲート層を形成する請求項８または９に記載の半導体デバイスの製造方法。
【請求項１２】
第１主表面を有する半導体本体と、第１領域および第２領域と、前記半導体本体の前記第１主表面の前記第１領域に位置する少なくとも１つのトランジスタおよび前記第２領域に位置する少なくとも１つのトランジスタとを具える半導体デバイスであって、
前記第１および第２領域に位置する複数の前記トランジスタは、同じゲート誘電体と、同じソース領域およびドレイン領域と、同じソースコンタクトおよびドレインコンタクトとを有し、
前記第１領域に位置する前記少なくとも１つのトランジスタは、完全シリサイド化および／またはゲルマニウム化ゲート層を有し、
前記第２領域に位置する前記少なくとも１つのトランジスタは、第１金属層の上方に、完全シリサイド化ゲート構造の形式でゲートを有する半導体デバイス。
【請求項１３】
前記半導体本体が、前記第１領域の第１主表面にｎ型領域を有し、かつ前記第２領域の第１主表面にｐ型領域を有し、
前記第１領域の前記ゲート層が、ニッケルおよびシリコンからなる完全シリサイド化ゲート層であり、
前記第１金属層がMoOからなる請求項１２に記載の半導体デバイス。
【請求項１４】
前記半導体本体が、前記第１領域の第１主表面にｐ型領域を有し、かつ前記第２領域の第１主表面にｎ型領域を有し、
前記第１領域の前記ゲート層が、ニッケルおよびゲルマニウムからなる完全ゲルマニウム化ゲート層、ニッケル、シリコンおよびゲルマニウムからなる完全シリサイド化−ゲルマニウム化ゲート層、またはニッケルおよびシリコンからなるプラチナリッチ完全シリサイド化ゲート層であり、
前記第１金属層が、選択的注入元素のTeまたはSeとともに、必ずしも化学量論の形態である必要はないTaC，TaNもしくはWNか、またはW，TaもしくはMoからなる金属層である請求項１２に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの異なるゲート材料を備える半導体デバイスの製造方法およびこの方法によって製造される半導体デバイスに関する。
【背景技術】
【０００２】
現在、金属酸化膜半導体電界効果トランジスタ(MOSFET)型デバイスにおいて用いられる大部分のゲートは、多結晶シリコン（以下、「ポリ」と称する。）からなる。しかしながら、将来のMOSFETは、金属ゲート電極の使用を要求し、薄膜ゲート酸化物において特に一般的である、ポリ−ゲート逓減効果を解消するであろう。
【０００３】
しかしながら、金属ゲート電極の使用は、低い閾値電圧を得ることを難しくする。これは、前記金属の仕事関数が、ｎ型またはｐ型シリコンの仕事関数とすぐにマッチしないためである。前記問題は、CMOS回路にとって特に重大である。前記CMOS回路は、前記nMOSFETデバイスおよび前記pMOSFETデバイス用の異なる仕事関数を備えるゲートを必要とする。
【０００４】
ＣＭＯＳ金属ゲートを得る適当な方法は、前記異なるゲート用の２つの異なる金属を使用することである。しかしながら、これは、第２金属堆積前に、第１金属のパターニングを要求する。このようなパターニングは、結果として生じる前記デバイスの品質の低下とともに、前記第２金属が堆積されるべきところの位置で、前記ゲート誘電体の品質に深刻な影響を与える。
【０００５】
前記第１金属の存在下で、前記誘電体を除去し、再形成することは、一般的に望ましくない。特に、超クリーン炉内で行われる場合に望ましくない。
【０００６】
代案のアプローチは、完全シリサイド化(FUSI)ゲートを使用することである。このFUSIゲートは、NMOSおよびPMOSの双方のために、単一堆積多結晶シリコン層から、金属ゲートが形成されるという誘電性品質の利点を有する。不都合なことに、そのようなFUSIゲートは、PMOSおよびNMOSの双方に対する、前記仕事関数および材料の要求のすべてを満たさない。
【０００７】
特許文献１は、一対のゲートを形成する方法を記載する。これら一対のゲートは、一方が多結晶シリコンで他方がシリサイドである。このプロセスにおいて、多結晶シリコン層が形成され、マスクがPMOS領域およびNMOS領域の一方の上方に適用され、その後、前記PMOS領域およびNMOS領域の露出して残る他方の上方に金属が堆積され、シリサイドを形成するために前記多結晶シリコンと反応させる。その後、前記マスクが除去され、全体の表面の上方に多結晶シリコン層が適用され、結果としてパターニングされ、前記シリサイド化工程の間中、前記マスクによって保護される領域に多結晶シリコンゲートを形成し、シリサイド化された領域にシリサイドゲートを形成する。
【０００８】
【特許文献１】米国特許出願公開第２００４／０１３２２７１号公報
【０００９】
さらなるアプローチは、特許文献２に開示されている。このアプローチにおいて、多結晶シリコン層は、前記ゲート誘電体の上方に形成される。金属層は、その後、表面全体の上方に形成され、前記金属層は、その後パターニングされ、前記ＰＭＯＳトランジスタ領域および前記ＮＭＯＳトランジスタ領域の一方の上方にのみ存在することとなる。シリサイドは、その後、前記ゲートがパターニングされる前に、前記領域の一方の上方に形成される。
【００１０】
【特許文献２】米国特許出願公開第２００４／００９９９１６号公報
【００１１】
これらプロセスのどちらも、２つの金属ゲートを形成しない。これは、両方のプロセスにおいて、前記ゲートの一方が多結晶シリコンであるためである。前記シリサイド化ゲートは、金属性とみなされるであろうことに留意すべきである。「金属」という用語は、金属、金属合金または不純物添加金属層に言及するために用いられるであろう。すなわち、そのような層は、もちろん「金属(metal)」と同様に、「金属性(metallic)」である。
【００１２】
金属シリサイドからなる２つの異なるゲートを提供する代案のプロセスは、特許文献３に開示されている。これは、異なる閾値電圧を備えるPMOSトランジスタおよびNMOSトランジスタの双方のための完全シリサイド化ゲートを形成する。不都合なことに、前記プロセスは、非常に複雑で、前記ゲートの両方は、金属シリサイドからなる。すなわち、前記プロセスは、簡単な堆積された金属ゲートを形成するのに使用されることができない。
【００１３】
【特許文献３】米国特許第６８４６７３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
これらは、したがって、一対の金属ゲートの製造のための向上したプロセスの必要性を残したままである。
【課題を解決するための手段】
【００１５】
本発明によれば、半導体デバイスを製造する方法であって、
半導体本体の第１主表面の上方に、ゲート誘電体を堆積する工程と、
前記半導体本体の第１領域に位置する前記ゲート誘電体の第１部分の上方に、前記半導体本体の第２領域に位置する前記ゲート誘電体の第２部分を露出させた状態で、第１半導体キャップを形成する工程と、
前記ゲート誘電体の露出した第２部分の上方および前記第１半導体キャップの上方に、第１金属層を堆積する工程と、
前記第１金属層の上方に、第２半導体キャップを堆積する工程と、
前記半導体本体の第１領域に位置する、前記第１金属層および前記第２半導体キャップの部分を、前記半導体本体の第２領域に位置する、前記第１金属層および前記第２半導体キャップの部分を残した状態で、エッチングにより除去する工程と、
前記第１領域および前記第２領域の上方に、少なくとも１層の選択エッチング可能層を堆積する工程と、
前記第１領域に第１ゲートパターンを形成し、かつ、前記第２領域に第２ゲートパターンを形成するため、前記選択エッチング可能層、前記第１金属層ならびに前記第１および第２半導体キャップをパターニングする工程と、
前記選択エッチング可能層を選択的にエッチングする工程と、
反応金属を堆積する工程と、
前記反応金属を、前記第１および第２半導体キャップの全厚と反応させる工程と
を具える半導体デバイスの製造方法が提供される。
【００１６】
好ましい実施形態において、前記工程は、挙げられた順番どおりに行われる。しかしながら、これは必須ではなく、これら工程の順番においていくつかの変型が可能であるということは当然であろう。例えば、前記第２半導体キャップおよび前記金属層は、堆積後直ちに前記第１領域から除去される必要はなく、必要であれば、この工程は、前記２つのゲートのパターニング後に行われることもできる。
【００１７】
本方法は、一対の金属ゲートを提供する。第１ゲートは第１金属層の上方に完全シリサイド化層を有し、第２ゲートは完全シリサイド化層のみを有する。本発明は、前記ゲート誘電体に隣接する前記ゲート層が、１のゲートにおいては完全シリサイド化層であり、かつ他のゲートにおいては堆積させた金属層である、トランジスタを提供する。したがって、堆積させた金属の厚さおよび材料のいかなる適切な選択も、前記堆積させた金属層にとって可能であり、製造方法の大きな柔軟性を可能にする。
【００１８】
選択エッチング可能層の使用は、前記ソース／ドレイン領域およびゲートを同時にシリサイド化／ゲルマニウム化することを可能にする。
【００１９】
好都合なことに、前記選択エッチング可能層は、SiGe層である。このSiGe層は、アンモニア／過酸化物の混合物のウェットエッチング液によってエッチングされることができる。前記層の厚さは、３０〜１５０ｎｍの範囲、好ましくは５０〜１２０ｎｍの範囲とすることができる。
【００２０】
別の態様において、本発明は、第１主表面を有する半導体本体と、第１領域および第２領域と、前記半導体本体の前記第１主表面の前記第１領域に位置する少なくとも１つのトランジスタおよび前記第２領域に位置する少なくとも１つのトランジスタとを具える半導体デバイスであって、
前記第１および第２領域に位置する複数の前記トランジスタは、同じゲート誘電体と、同じソース領域およびドレイン領域と、同じソースコンタクトおよびドレインコンタクトとを有し、
前記第１領域に位置する前記少なくとも１つのトランジスタは、完全シリサイド化および／またはゲルマニウム化ゲート層を有し、
前記第２領域に位置する前記少なくとも１つのトランジスタは、第１金属層の上方に、完全シリサイド化ゲート構造の形式のゲートを有する半導体デバイスに関する。
【発明を実施するための最良の形態】
【００２１】
本発明のより良い理解のために、以下に、単に一例として、添付図面を参照して、種々の実施形態が説明されるであろう。
【００２２】
類似または同様の構成部材には、異なる図面における参照符号と同じ参照符号が付されている。
【００２３】
図１〜図７に言及すると、本発明に従う方法の第１実施形態は、ｎ＋型基板１０を用いる。前記第１実施形態は、PMOS堆積金属ゲートおよびNMOS  FUSIゲートを提供する。
【００２４】
その後、ｎ型エピタキシャル層１２が形成され、ｐ型本体拡散部１４は、前記ｎ型エピタキシャル層１２の表面の一部にわたり埋設される。前記表面のｎ型のまま残る部分は、以下で、第１領域１６と称され、ｐ型にされる部分は、第２領域１８と称されるであろう。最終構造において、前記第１領域１６および前記第２領域１８は、複数の相補型トランジスタを形成するのに用いられる。
【００２５】
前記第１領域１６および前記第２領域１８を分離するために、複数の絶縁トレンチ２０が形成され、二酸化シリコン２２が充填される。
【００２６】
次に、薄いゲート誘電体２４を、半導体本体の第１主表面である表面の全体にわたり成長させ、第１半導体キャップである、薄い第１多結晶シリコン層２６は、前記第２領域１８ではなく第１領域１６に位置する前記ゲート誘電体２４の上方に形成される。前記ゲート誘電体２４は、例えば、SiO2，SiONまたは高ｋ（高誘電率）ゲート誘電体などの、どの適切な材料からなることもできる。
【００２７】
好都合なことに、前記第１多結晶シリコン層２６の厚さは、第１金属３０をエッチングにより除去するのに用いられるエッチング液から前記誘電体２４を保護するために、少なくとも５ｎｍとするが、リソグラフィのトポグラフィの問題を回避するのに十分に薄く、好ましくは５０ｎｍ未満の厚さを有し、２０ｎｍ未満の厚さを有するのがさらに好ましい。記載されている特定の実施形態において、前記第第１多結晶シリコン層２６の厚さは１０ｎｍとする。
【００２８】
好ましくは、前記第１多結晶シリコン層２６は、フォトリソグラフィによってパターニングされることができ、このフォトリソグラフィは、当業者に知られた方法、例えば、前記表面全体にわたり前記第１多結晶シリコン層を堆積し、前記第１領域の上方のフォトレジスト中にフォトグラフィックパターンを画定し、前記第２領域に露出された前記第１多結晶シリコン層をエッチングにより除去し、そして前記レジストをストリッピングすることによって行われる。
【００２９】
本実施形態において、前記第１多結晶シリコンは、ウェットエッチング法を用いてエッチングにより除去され、このエッチング法は、ゲート誘電体２４へ与えるダメージを小さくする。
【００３０】
代案の実施形態（図示せず）において、前記第１領域に位置する前記ゲート誘電体２４は、これら工程の間除去され、かつ再形成される。
【００３１】
いずれのアプローチにおいても、これは、図１に示される構造をもたらす。
【００３２】
次に、第１金属層３０を、前記表面全体の上方に堆積させる。この実施形態において、前記第１金属層３０は、酸化モリブデンからなる。その後、第２半導体キャップである、シリコンキャップ３４を、前記頂面の上方に堆積させる。この実施形態において、前記シリコンキャップは第２多結晶シリコン層である。その後の工程に必要であれば、この段階で、ハードマスクを任意に堆積させることもできる。
【００３３】
その後、前記第２領域１８にフォトレジスト３２を形成してパターニングし、図３に示すように、フォトレジストのない領域、すなわち第１領域１６に位置する前記第１金属層３０および前記第２半導体キャップ３４を、前記第２領域１８に位置する前記第１金属層３０および前記第２半導体キャップ３４を残したまま、除去する。
【００３４】
前記フォトレジスト３２は除去され、そして前記表面の上方に、選択エッチング可能層である、厚いシリコンゲルマニウム層４２が堆積され、図４に示す構造をもたらす。
【００３５】
次に、シングルパターニング工程は、前記第１および第２領域の双方に位置する前記２つのゲートを画定するのに用いられる。シングルパターニング工程の前記使用は、追加のマスクの必要を避け、単一のマスクの使用のみを要求する。前記エッチング工程は、従来の方法を用いて形成されたハードマスク５２によって覆われるところを除いて、前記第２領域１８に位置する第１金属層３０、第２半導体キャップ３４および前記シリコンゲルマニウム層４２、ならびに、前記第１領域１６に位置する前記多結晶シリコン層２６およびシリコンゲルマニウム層４２を除去する。図５に示されるように、前記エッチングは、前記誘電体２４上で停止するように選択される。
【００３６】
その後、複数の側壁スペーサ６４が形成され、前記スペーサおよび前記ハードマスク５２の下方を除いて前記ゲート誘電体２４が除去され、前記シリコンゲルマニウム層４２は、選択エッチングにより除去される。反応金属である、Ni(Yb)金属層６８は、前記表面の上方に堆積される。
【００３７】
その後、２段階Ni(Yb)自己整合シリサイド化（サリサイド化）プロセスが行われる。このプロセスは、第１急速加熱プロセス、選択エッチングおよびその後の第２急速加熱プロセスを用いて施され、前記Ni(Yb)金属層６８を、前記下方に存在するシリコンと反応させ、図７に示される構造を提供する。前記構造は、Ni(Yb)Siからなる、ソースコンタクト６０およびドレインコンタクト６２、ならびに、Ni(Yb)Siからなる完全シリサイド化ゲート６６を備える。必要に応じて、非自己整合プロセスを代案として用いることができるにもかかわらず、本実施形態が、自己整合プロセス（サリサイド）を用いるということに留意すべきであろう。
【００３８】
これは、図７に示されるようなデバイスをもたらす。前記デバイスが、その後、コンタクト、ゲート、ソースおよびドレインメタライゼーション等を加えることによって、当業者に知られたように完成されるということに留意すべきである。
【００３９】
前記第２領域１８において、前記第１金属３０は、前記ゲート導電体の上方に存在するが、前記第１領域１６において、それは前記完全シリサイド化領域であることがわかるであろう。したがって、本発明に従う方法を用いることによって、ここではMoOである堆積させた金属からなる一のゲートおよび完全にシリサイド化された他のゲートを提供することは簡単である。
【００４０】
本発明の第２実施形態は、図８〜図１４を参照して説明されるであろう。本実施形態において、前記完全シリサイド化ゲートは、PMOSトランジスタ用に使用され、NMOSゲートは堆積させた金属となる。
【００４１】
この実施形態において、前記エピタキシャル層１２はｐ型であり、かつ前記本体拡散部１４はｎ型である。
【００４２】
前記プロセスは、前記ゲート誘電体２４を堆積する工程までは前記第１実施形態のプロセスと同じ工程を用いる。その後、薄いゲルマニウム層２８は、前記多結晶シリコン層２６の堆積前に堆積される。これらは、その後ウェットエッチングを用いて、前記第２領域１８からエッチングにより除去され、前記ゲート誘電体２４に与えるダメージをできる限り小さくする。
【００４３】
任意で、前記ゲート誘電体２４は除去されることができ、かつ前記ゲルマニウム層および前記第１多結晶シリコン層をエッチングにより除去した後直ちに再成長させることができる。
【００４４】
次に、第１金属層３０を前記表面全体の上方に堆積させ、前記第１金属層３０が炭化タンタル(TaC)からなるこの実施形態において、第２半導体キャップである第２多結晶シリコン層３４が続く。これは、図９に示す構造をもたらす。
【００４５】
フォトレジスト３２は、前記第２領域１８を保護するためにパターニングされ、エッチングプロセスにおいてマスクとして用いられる。このエッチングプロセスは、図１０に示されるように、前記第１領域１６に位置する前記第１金属層３０および第２多結晶シリコン層３４をエッチングにより除去する。
【００４６】
その後、選択エッチング可能層である、SiGe合金からなる薄いシリコンゲルマニウム層が堆積される（図１１）。
【００４７】
その後、ハードマスク５２を堆積させてパターニングし、前記第１および第２領域１６，１８において前記ゲートパターンを同時にエッチングするためのマスクとして用いる（図１２）。前記ゲートパターンは、ゲート誘電体２４までエッチングされる。
【００４８】
その後、複数のスペーサ６４が形成され、前記シリコンゲルマニウム層は、選択エッチングにより除去される。その後、Ni(Yb)からなる反応金属層６８が堆積され、図１３に示す構造をもたらす。
【００４９】
その後、前記反応金属層６８を用いる２段階Ni自己整合シリサイド化（サリサイド化）工程は、前記第１実施形態と同じように用いられ、ソースコンタクト領域６０およびドレインコンタクト領域６２を形成し、前記Niトップ層の前記第１多結晶シリコン層２６との反応によって、前記第１領域において完全シリサイド化ゲート６６を形成し、そして、前記第２領域における、前記Ni堆積層と前記ゲルマニウム層３４との反応によって、前記第１領域において、完全シリサイド化／ゲルマニウム化ゲート１００を形成する。
【００５０】
実際には、第１多結晶シリコン層２６およびゲルマニウム層３４の双方の存在は、完全シリサイド化／ゲルマニウム化ゲート１００が、NiSiからなる層およびNiSiGeからなる層を含むということを意味するであろう可能性があり、これは完璧に受け入れられる。
【００５１】
完全シリサイド化または完全ゲルマニウム化ゲートのいずれかが、第１半導体キャップ２６および第２半導体キャップ３４にとって、堆積させたシリコンまたはゲルマニウム層の適切な選択によって、前記第１または第２領域のいずれかにおいて設けられることができるということは、当業者にとって当然であろう。必要であれば、前記第１および第２領域において異なるゲート材料を提供するために、前記第２実施形態におけるものとは異なる半導体も用いられることができる。
【００５２】
当業者は、用いられることができる多くの代案が存在するということを理解するであろう。金属または半導体であれ、どんな適切な材料でも用いられることができる。例えば、前記シリコン層のいくつかは、金属と反応もするゲルマニウムと置換されることができる。前記本体は、分離したｐ型およびｎ型井戸を含み、ｐ型井戸は、ｎ型本体中に形成され、逆も同様であり、いかなる適切な組合せにおいても形成されることができる。
【００５３】
前記ゲートをシリサイド化（またはゲルマニウム化）するのに用いられる金属の選択は、要求に応じて選択されることができる。例えば、前記ｐ型トランジスタは、前記第２実施形態において形成される前記Ni(Si)Ge層の代わりに、Ptリッチ完全シリサイド化層を含むことができる。
【００５４】
前記第１金属層３０の選択の例は、TaC，Mo(Te)，TaN，TaリッチN，WNまたはWを含み、これらは、（例えばTeまたはSeのような）インプラントを有する。これらのすべては、ｎ型トランジスタにとって適切であろう。
【００５５】
実際、本方法の強みは、堆積させた第１金属（３０）のほとんどどんな選択も受け入れられることができるということである。
【００５６】
本方法は、CMOSトランジスタに限定されるものではなく、２つの分離したゲート材料が要求されるものであれば何にでも用いられることができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１実施形態に従う方法の一の工程を示す図である。
【図２】本発明の第１実施形態に従う方法の一の工程を示す図である。
【図３】本発明の第１実施形態に従う方法の一の工程を示す図である。
【図４】本発明の第１実施形態に従う方法の一の工程を示す図である。
【図５】本発明の第１実施形態に従う方法の一の工程を示す図である。
【図６】本発明の第１実施形態に従う方法の一の工程を示す図である。
【図７】本発明の第１実施形態に従う方法の一の工程を示す図である。
【図８】本発明の第２実施形態に従う方法の一の工程を示す図である。
【図９】本発明の第２実施形態に従う方法の一の工程を示す図である。
【図１０】本発明の第２実施形態に従う方法の一の工程を示す図である。
【図１１】本発明の第２実施形態に従う方法の一の工程を示す図である。
【図１２】本発明の第２実施形態に従う方法の一の工程を示す図である。
【図１３】本発明の第２実施形態に従う方法の一の工程を示す図である。
【図１４】本発明の第２実施形態に従う方法の一の工程を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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