(57)【要約】デジタル素子を使用して３チップ差動２相位相偏移変調（ＤＢＰＳＫ）光信号の軟判定を実行するためのシステム。３つの差動検波された信号のペアワイズ比較を行い、最も確実らしいデータの列を特定するデジタル論理により分析する。第１の変形では隣接するデータ・ビットのペアを同時に検波し、第２の変形ではデータ・ビットを個々に検波する。このデジタル論理は、従来の論理ゲートを使用して実装されることが可能である。
2009516472.tif 000002
【特許請求の範囲】
【請求項１】
複数の差動検波された中間信号から差動位相偏移変調（ＤＰＳＫ）で変調された光信号の最も確実らしいデータ内容を特定するための軟判定回路であって、
各々が前記複数の中間信号のうちの２つを比較し、前記比較に従ってデジタル信号を生成する複数の比較器と、
前記比較器の信号に基づいて最も確実らしいデータ内容を特定するデジタル論理と
を含む軟判定回路。
【請求項２】
前記複数の差動検波された中間信号が、前記ＤＰＳＫで変調された光信号の一連の３つの隣接データ・ビットのうちのペア間の比較に基づく３つの信号を含む、請求項１に記載の軟判定回路。
【請求項３】
前記ＤＰＳＫ信号が差動２相位相偏移変調（ＤＢＰＳＫ）信号である、請求項１に記載の軟判定回路。
【請求項４】
Ｇ＝ＮＯＲ［ＡＮＤ（Ｂ＞−Ｃ，Ａ＞−Ｂ），ＡＮＤ（Ｂ＞Ａ，Ｂ＞Ｃ）］、
上式で、Ａが前記一連の３つの隣接データ・ビットの１番目と２番目との間の比較に基づいて前記中間信号の第１を表し、Ｂが前記一連の３つの隣接データ・ビットの２番目と３番目との間の比較に基づいて前記中間信号の第２を表し、Ｃが前記一連の３つの隣接データ・ビットの１番目と３番目との間の比較に基づいて前記中間信号の第３を表し、またＧが前記最も確実らしいデータ内容を表す、請求項３に記載の軟判定回路。
【請求項５】
前記デジタル論理が、複数の決定変数ｑｉｊのうちの最大のものを選択し、
ｑ００＝Ａ＋Ｂ＋Ｃ、
ｑ０１＝−Ａ＋Ｂ−Ｃ、
ｑ１０＝Ａ−Ｂ−Ｃ、
ｑ１１＝−Ａ−Ｂ＋Ｃ、
上式で、Ａが前記一連の３つの隣接データ・ビットの１番目と２番目との間の比較に基づいて前記中間信号の第１を表し、Ｂが前記一連の３つの隣接データ・ビットの２番目と３番目との間の比較に基づいて前記中間信号の第２を表し、Ｃが前記一連の３つの隣接データ・ビットの１番目と３番目との間の比較に基づいて前記中間信号の第３を表し、またｑｉｊがビット列ｉｊの尤度を表す、請求項２に記載の軟判定回路。
【請求項６】
Ｇ１＝ＮＯＲ［ＡＮＤ（Ａ＞−Ｂ，Ｂ＞−Ｃ），ＡＮＤ（Ｂ＞Ａ，Ｂ＞Ｃ）］、
Ｇ２＝ＮＯＲ［ＡＮＤ（Ａ＞−Ｂ，Ａ＞−Ｃ），ＡＮＤ（ＮＯＴ（Ｂ＞Ａ），Ａ＞Ｃ）］、
上式で、Ａが前記一連の３つの隣接データ・ビットの１番目と２番目との間の比較に基づいて前記中間信号の第１を表し、Ｂが前記一連の３つの隣接データ・ビットの２番目と３番目との間の比較に基づいて前記中間信号の第２を表し、Ｃが前記一連の３つの隣接データ・ビットの１番目と３番目との間の比較に基づいて前記中間信号の第３を表し、またＧ１が前記最も確実らしいデータ内容の第１のビットを表し、およびＧ２が前記最も確実らしいデータ内容の第２のビットを表す、請求項２に記載の軟判定回路。
【請求項７】
請求項１に記載の軟判定回路と、３チップ差動位相偏移変調（ＤＰＳＫ）検波回路とを含み、前記３チップＤＰＳＫ検波回路が前記ＤＰＳＫ変調された光信号の一連の３つの隣接データ・ビットのうちのペア間の比較に基づいて３つの差動検波された中間信号を生成する軟検波回路。
【請求項８】
前記３つの差動検波された中間信号のうちの少なくとも１つが重み係数により減衰される、請求項７に記載の軟検波回路。
【請求項９】
前記３つの差動検波された中間信号のうちの１つが前記一連の３つの隣接データ・ビットの１番目と３番目との間の比較に基づき、前記３つの差動検波された中間信号のうちの前記１つが前記重み係数により減衰される、請求項８に記載の軟検波回路。
【請求項１０】
前記重み係数が約０．５である、請求項９に記載の軟検波回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速光データ通信の分野に関し、詳細には変調された光信号の検波に関するものである。
【背景技術】
【０００２】
光の差動位相偏移変調（ＤＰＳＫ）は、高い受信感度、ならびに相互位相変調および四光波混合などいくつかのファイバ非線形効果に対する高い耐性をもたらす魅力的な変調方式になってきた。いくつかの記録的な長距離、高速（≧１０Ｇｂ／ｓ）の光ファイバ伝送は、ＤＰＳＫを用いて実証されてきた。
【０００３】
最近になって、光マルチチップＤＰＳＫ（ＭＣ−ＤＰＳＫ）と呼ばれる光ＤＰＳＫのファミリが導入された。（例えば、M. Nazarathy他、「Multichip differential phase encoded optical transmission」、IEEE Photon. Technol. Lett.、vol. 17、no. 5、1133〜1135頁、2005年5月（以下「Nazarathy」）を参照。）ＭＣ−ＤＰＳＫは、無線通信で始まった。（例えば、D. Divsalar他、「Multiple-symbol differential detection of MPSK」、IEEE Trans. Commun.、vol. COM-38、no. 3、300〜308頁、1990年3月（以下「Divsalar」）を参照。)
【０００４】
ＭＣ−ＤＰＳＫでは、「チップ」とも呼ばれる複数の連続したシンボル区間のウィンドウ上で複数の差動検波を行う。最大尤度に基づいて伝送されたデータを取り出すために軟判定回路を使用する。チップ数が増えるにつれて、ＭＣ−ＤＰＳＫの動作は、コヒーレント検波ＰＳＫの動作に近づく。（例えば、Y. Yadin他、「Soft detection of multichip DPSK over the nonlinear fiber-optic channel」、IEEE Photon. Technol. Lett.、vol. 17、no. 9、2001〜2003頁、2005年9月（以下「Yadin」）およびNazarathyを参照。）
【０００５】
ＭＣ検波は、マルチレベルのＤＰＳＫ信号に大きな受信感度の利得をもたらす。（NzarathyおよびDivsalarを参照。）差動２相位相偏移変調（ＤＢＰＳＫ）については、ＭＣ検波の利得は線形領域で小さい（＜０．５ｄＢ）。（Yadinを参照。）Gordon Mollenauerの効果から生じる非線形位相雑音が主な不利点の原因となっている非線形領域で、ＭＣ−ＤＰＳＫの利得を高めることが可能である。（J. P. Gordon他、「Phase noise in photonic communications systems using linear amplifiers」、Opt. Lett.、vol. 15、1351〜1353頁、1990年を参照。）３チップ検波でも、ＤＰＳＫに１ｄＢを超える感度の利得を得ることができる。
【０００６】
Yadinは、図１に示すような３チップＤＢＰＳＫ用の軟検波回路について説明している。回路１００は、差動検波回路１１０と、軟判定回路１２０とを含む。図１に示すように、Yadinの軟判定回路１２０は、高速アナログ入力および出力を有するいくつかの電気加算器（Σ）、ならびに最大加算出力を選択するセレクタが必要である。加算器は、次の一連の式を実行する。
ｑ００＝ｑＴ［ｋ］＋ｑＴ［ｋ−１］＋ｑ２Ｔ［ｋ］、ｑ０１＝−ｑＴ［ｋ］＋ｑＴ［ｋ−１］−ｑ２Ｔ［ｋ］、
ｑ１０＝ｑＴ［ｋ］−ｑＴ［ｋ−１］−ｑ２Ｔ［ｋ］、ｑ１１＝−ｑＴ［ｋ］−ｑＴ［ｋ−１］＋ｑ２Ｔ［ｋ］（１）
上式で、ｑＴ［ｋ］、ｑＴ［ｋ−１］、およびｑ２Ｔ［ｋ］は、それぞれｋ番目と（ｋ−１）番目のビットのペア間、（ｋ−１）番目と（ｋ−２）番目のビットのペア間、およびｋ番目と（ｋ−２）番目のビットのペア間の比較に基づいて差動検波された３つの信号である。変数ｑ００〜ｑ１１は、「決定変数」と呼ばれ、変数の添え字で表される２ビットの列の尤度を示している。軟判定回路１２０は、（アナログ加算器を使用して）決定変数ｑ００〜ｑ１１を求め、最大の決定変数を選択し、最大の決定変数に対応する２ビットを出力する。ｑＴ［ｋ］の値のみに基づいて、ＤＢＰＳＫの「硬」検波を行うことが可能である。しかしながら軟検波は、優れた動作を行うことがわかった。
【非特許文献１】M. Nazarathy他、「Multichip differential phase encoded optical transmission」、IEEE Photon. Technol. Lett.、vol. 17、no. 5、1133〜1135頁、2005年5月
【非特許文献２】D. Divsalar他、「Multiple-symbol differential detection of MPSK」、IEEE Trans. Commun.、vol. COM-38、no. 3、300〜308頁、1990年3月
【非特許文献３】Y. Yadin他、「Soft detection of multichip DPSK over the nonlinear fiber-optic channel」、IEEE Photon. Technol. Lett.、vol. 17、no. 9、2001〜2003頁、2005年9月
【非特許文献４】J. P. Gordon他、「Phase noise in photonic communications systems using linear amplifiers」、Opt. Lett.、vol. 15、1351〜1353頁、1990年
【発明の開示】
【発明が解決しようとする課題】
【０００７】
Yadinにより説明されたようなアナログ軟判定回路は、高速のアナログ加算器を作成することが技術的に極めて困難であることを含めたいくつかの欠点を有し、現在のところ市販されていない。その上、４つの決定変数から最大の決定変数を選択するには、回路の大幅な増設を必要とする。
【課題を解決するための手段】
【０００８】
例示的な実施形態で、本発明は、デジタル素子を使用することにより３チップＤＢＰＳＫ信号の軟判定を実行するための回路を提供する。本発明の軟判定回路は、ＡＮＤゲートおよびＮＯＲゲートなどのデジタル論理ゲートからなるセレクタとつながれた一組のペアワイズ比較器を含む。セレクタは、最大尤度に基づいて２つの出力ビットを生成する。出力ビットは、適切なデータ・インターリーバによりアセンブルされて、データ・ストリームを回復する。
【０００９】
さらなる例示的な実施形態で、一度に１つの出力ビットを生成する３チップ軟判定回路を提供する。この実施形態は、より少ない素子で実行されることが可能である。
【発明を実施するための最良の形態】
【００１０】
本発明による軟検波回路２００の例示的な実施形態を図２に概略的に示す。軟検波回路２００は、３チップＤＢＰＳＫ検波回路２１０と軟判定回路２２０とを含む。
【００１１】
３チップ差動検波回路２１０は、ＤＢＰＳＫ変調された入力信号から３つの信号、ｑＴ［ｋ］、ｑＴ［ｋ−１］、およびq２Ｔ［ｋ］を生成するために、従来の方法で実装されることが可能である。上述した図１の従来の回路の場合と同じく、ｑＴ［ｋ］、ｑＴ［ｋ−１］、およびｑ２Ｔ［ｋ］は、入ってくるＤＢＰＳＫ光信号のそれぞれｋ番目と（ｋ−１）番目のビットのペア間、（ｋ−１）番目と（ｋ−２）番目のビットのペア間、ならびにｋ番目と（ｋ−２）番目のビットのペア間の比較に基づいて差動検波された３つの信号である。
【００１２】
図示の例示的実施形態では、検波回路２１０は、差動増幅器２１１および２１２を含み、これは例えば論理「１」には＋５００ｍＶおよび論理「０」には−５００ｍＶのように、名目上対称的な電圧振幅が約０ボルトの３つの差動検波された信号、ｑＴ［ｋ］、ｑＴ［ｋ−１］、およびｑ２T［ｋ］を生成する。信号の公称電圧レベルは、ほぼ等しいことが好ましい。
【００１３】
３つの検波された信号は、一連の６つのペアワイズ比較器２３１〜２３６に供給される。図２に示すように、各比較器２３１〜２３６は、第１（ａ）および第２（ｂ）の入力を有し、第１および第２の入力の比較に基づいて２値の出力信号（ｃ）を生成し、例えば、第１の入力の電圧レベルが第２の入力の電圧レベルを上回る場合（ａ＞ｂ）、出力でバイナリハイ信号が生成され（例えばｃ＝１）、そうでない場合は出力でバイナリロー信号が生成される（例えばｃ＝０）。比較器２３１、２３２、および２３５については、第２の入力（ｂ）は、第１の入力（ａ）と比較される前に反転（−ｂ）される。比較器２３１〜２３６は、様々な公知の方法で実装されることが可能である。
【００１４】
図２に示す例示的な判定回路２２０では、第１の検波された信号、ｑＴ［ｋ］は、比較器２３１の第１の入力と、比較器２３３の第２の入力と、比較器２３５の第１の入力と、比較器２３６の第１の入力とにつながれ、第２の検波された信号、ｑＴ［ｋ−１］は、比較器２３１の反転された第２の入力と、比較器２３２の第１の入力と、比較器２３３の第１の入力と、比較器２３４の第１の入力とにつながれ、第３の検波された信号、ｑ２Ｔ［ｋ］は、比較器２３２の反転された第２の入力と、比較器２３４の第２の入力と、比較器２３５の反転された第２の入力と、比較器２３６の第２の入力とにつながれている。
【００１５】
比較器２３１〜２３６の出力は、４つの決定変数ｑｉｊ（ｉ∈｛０，１｝およびｊ∈｛０，１｝とする）の様々な状態を示している。上述のように、各決定変数は、隣接する入力ＤＢＰＳＫ信号のビットの２ビットの列ｉｊと関連している。例示の実施形態では、「０」は２つの隣接するＤＢＰＳＫビット間の０位相の変化を表し、一方「１」は２つの隣接するＤＢＰＳＫビット間のπ位相の変化を表す。
【００１６】
上述のように、４つの決定変数ｑｉｊは式１により次のように定義される。
ｑ００＝ｑＴ［ｋ］＋ｑＴ［ｋ−１］＋ｑ２Ｔ［ｋ］、ｑ０１＝−ｑＴ［ｋ］＋ｑＴ［ｋ−１］−ｑ２Ｔ［ｋ］、
ｑ１０＝ｑＴ［ｋ］−ｑＴ［ｋ−１］−ｑ２Ｔ［ｋ］、ｑ１１＝−ｑＴ［ｋ］−ｑＴ［ｋ−１］＋ｑ２Ｔ［ｋ］（１）
【００１７】
元のデータ・ストリームの各２ビットのデータ列に対する最良の推測にたどり着くために、決定変数に最大尤度決定法を適用することができる。さらに具体的には、４つの決定変数ｑｉｊのうち最大のものが、最も確実らしい２ビット列ｉｊを示している。
【００１８】
比較器２３１の論理ハイ出力（ｃ＝１）はｑ００＞ｑ１１を示し、比較器２３２のハイ出力はｑ００＞ｑ１０を示し、比較器２３３のハイ出力はｑ０１＞ｑ１０を示し、比較器２３４のハイ出力はｑ０１＞ｑ１１を示し、比較器２３５のハイ出力はｑ００＞ｑ０１を示し、比較器２３６のハイ出力はｑ１０＞ｑ１１を示す。
【００１９】
図示した例示的な実施形態では、比較器２３１〜２３６の出力は論理ＡＮＤゲート２４１〜２４４につながれ、また論理ＡＮＤゲート２４１〜２４４の出力は論理ＮＯＲゲート２５１および２５２に接続される。比較器およびゲートは、ＮＯＲゲート２５１、２５２の出力がそれぞれ入力データ・ストリームの各２ビットの列ｉｊのビットｉおよびｊの値を示すようにつながれている。さらに具体的には、比較器２３１および２３２の出力はＡＮＤゲート２４１の入力につながれ、比較器２３３および２３４の出力はＡＮＤゲート２４２の入力につながれ、比較器２３１および２３５の出力はＡＮＤゲート２４３の入力につながれ、比較器２３３および２３６の出力はそれぞれＡＮＤゲート２４４の反転入力および非反転入力につながれている。
【００２０】
ＡＮＤゲート２４１、２４２、２４３、および２４４の論理ハイ出力は、それぞれ次の状態を表し、すなわちｑ００＞ｍａｘ（ｑ１０，ｑ１１）、ｑ０１＞ｍａｘ（ｑ１０，ｑ１１）、ｑ００＞ｍａｘ（ｑ０１，ｑ１１）、およびｑ１０＞ｍａｘ（ｑ０１，ｑ１１）を表す。ＡＮＤゲート２４１および２４２の出力は、ＮＯＲゲート２５１によりＮＯＲ演算を行われて第１のビット（ｉ）の最良の推測を生成し、一方ＡＮＤゲート２４３および２４４の出力は、ＮＯＲゲート２５２によりＮＯＲ演算を行われて第２のビット（ｊ）の最良の推測を生成する。
【００２１】
所与の２ビットの列の最良の推測（Ｇ１、Ｇ２）は、次のように表すことができる。
Ｇ１＝ＮＯＲ［ＡＮＤ（Ａ＞−Ｂ、Ｂ＞−Ｃ），ＡＮＤ（Ｂ＞Ａ、Ｂ＞Ｃ）］
Ｇ２＝ＮＯＲ［ＡＮＤ（Ａ＞−Ｂ、Ａ＞−Ｃ），ＡＮＤ（ＮＯＴ（Ｂ＞Ａ）、Ａ＞Ｃ）］（２ａ）
上式で、Ａ＝ｑＴ［ｋ］、Ｂ＝ｑＴ［ｋ−１］、およびＣ＝ｑ２Ｔ［ｋ］である。
【００２２】
決定変数ｑｉｊについては、最良の推測（Ｇ１、Ｇ２）は次のように表すことができる。
Ｇ１＝ＮＯＲ［ＡＮＤ（ｑ００＞ｑ１１、ｑ００＞ｑ１０），ＡＮＤ（ｑ０１＞ｑ１０、ｑ０１＞ｑ１１）］
Ｇ２＝ＮＯＲ［ＡＮＤ（ｑ００＞ｑ１１、ｑ００＞ｑ０１），ＡＮＤ（ＮＯＴ（ｑ０１＞ｑ１０）、ｑ１０＞ｑ１１）］（２ｂ）
【００２３】
ＮＯＲゲート２５１および２５２のビット推定の出力は、ＤＢＰＳＫ入力信号で受信したデータを再現するシリアル・ビット・ストリームを生成する適切なインターリーバ２６０（例えば２：１マルチプレクサ）につながれる。
【００２４】
本発明による軟検波回路のさらなる例示的な実施形態を図３に示す。図３の回路は、一度に１ビットをデコードする軟検波回路３２０を含み、上述の回路２２０よりも簡単に実装されることが可能である。図３の実施形態では、検波回路３１０により出力された３つの差動検波された信号は、上述のものと同様に、一連の４つのペアワイズ比較器３３１〜３３４につながれる。比較器３３１および３３２の各々については、第２の入力（ｂ）は、第１の入力（ａ）と比較される前に反転される。
【００２５】
図３に示すように、第１の検波された信号、ｑＴ［ｋ］は比較器３３１の第１の入力と、比較器３３３の第２の入力とにつながれ、第２の検波された信号、ｑＴ［ｋ−１］は比較器３３１の反転された第２の入力と、比較器３３２の第１の入力と、比較器３３３の第１の入力と、比較器３３４の第１の入力とにつながれ、第３の検波された信号、ｑ２Ｔ［ｋ］は比較器３３２の反転された第２の入力と、比較器３３４の第２の入力とにつながれる。
【００２６】
比較器３３１〜３３４の出力でのハイ値は、それぞれ次の状態を示し、すなわち決定変数ｑｉｊが上述のように定義される場合、ｑ００＞ｑ１１、ｑ００＞ｑ１０、ｑ０１＞ｑ１０、およびｑ０１＞ｑ１１を示す。
【００２７】
比較器３３１および３３２の出力は、ＡＮＤゲート３４１によりＡＮＤ演算を行われ、一方比較器３３３および３３４の出力は、ＡＮＤゲート３４２によりＡＮＤ演算を行われる。ゲート３４１での論理ハイ出力は、ｑ００＞ｍａｘ（ｑ１０，ｑ１１）を示し、一方ゲート３４２でのハイ出力はｑ０１＞ｍａｘ（ｑ１０，ｑ１１）を示す。ＡＮＤゲート３４１および３４２の出力はＮＯＲゲート３５１によりＮＯＲ演算を行われ、ＮＯＲゲートの出力は、現在検波されているデータのビットの最も確実らしい値を示している。各データ・ビットは１つずつ特定されるので、インターリーバの必要がない。
【００２８】
所与のＤＢＰＳＫ入力ビットの最良の推測（Ｇ）は、次のように表すことができる。
Ｇ＝ＮＯＲ［ＡＮＤ（Ａ＞−Ｂ、Ｂ＞−Ｃ），ＡＮＤ（Ｂ＞Ａ、Ｂ＞Ｃ）］（３ａ）
上式で、Ａ＝ｑＴ［ｋ］、Ｂ＝ｑＴ［ｋ−１］、およびＣ＝ｑ２Ｔ［ｋ］である。
【００２９】
決定変数ｑｉｊについては、最良の推測（Ｇ）は次のように表されることが可能である。
Ｇ＝ＮＯＲ［ＡＮＤ（ｑ００＞ｑ１０，ｑ００＞ｑ１１），ＡＮＤ（ｑ０１＞ｑ１０，ｑ０１＞ｑ１１）］（３ｂ）
【００３０】
本発明のさらなる態様では、色分散などの現象に備える。色分散は、ＤＢＰＳＫ信号の隣接するビット間に相互に関連する位相ひずみを引き起こす。式１〜３にまとめられる最大尤度検波法は、このようなひずみが相互に関連しないという仮定に基づいている。検波された信号ｑ２Ｔ［ｋ］は、入力ＤＢＰＳＫ信号の２つの隣接していないビット間の比較により生じるため、この信号は他の２つの信号よりも色分散によるひずみに影響される傾向がある。図３に示すように、軟判定回路により実行される尤度決定においてｑ２Ｔ［ｋ］信号の影響を修正するために、重み係数適用素子３０５を設けることができる。ｑ２Ｔ［ｋ］信号の影響を軽減するために（例えば、色分散のひずみを補正するために）、素子３０５は減衰器であることが可能である（すなわち、０＜重み係数＜１）。素子３０５は、検波回路が様々な状況について最適化されるように可変であることが可能である。一例として、約１７００ｐｓ／ｎｍの色分散により分散される１０Ｇｂ／ｓのＤＢＰＳＫ信号については、約５０％の減衰により動作がかなり向上するということがわかっている。
【００３１】
本発明を３チップＤＢＰＳＫに関して説明したが、マルチチップＤＰＳＫを含む他のマルチチップ構成に本発明を適用することもできる。
【００３２】
例えば検波器、遅延器、比較器、ゲート、減衰器など、図示した例示的実施形態の様々な素子を、既知の方法で実装することができ、さらに詳細に説明する必要はない。なお、公知のように、本発明により使用されるデジタル論理は、組み合わせ論理および順序論理の実行を含み、様々な等価な方法で実装されることが可能である。例えば、関連するデータ転送速度に対処するために十分な速度を与えられて、マイクロプロセッサでこの論理を実装することができる。
【００３３】
上述の実施形態は、本発明の応用を表すことができる可能な特定の実施形態のほんのいくつかを示しているにすぎないことは言うまでもない。本発明の趣旨および範囲から逸脱することなく当業者により数多くの多様な他の構成が行われることが可能である。
【図面の簡単な説明】
【００３４】
【図１】３チップＤＢＰＳＫ用の従来のアナログ軟判定回路の概略図である。
【図２】本発明による３チップＤＢＰＳＫ用のデジタル軟検波回路の第１の例示的な実施形態の概略図である。
【図３】本発明による３チップＤＢＰＳＫ用のデジタル軟検波回路のもう１つの例示的な実施形態の概略図である。
【図１】
2009516472.tif 000003
【図２】
2009516472.tif 000004
【図３】
2009516472.tif 000005
【国際調査報告】
2009516472.tif 000006
2009516472.tif 000007
2009516472.tif 000008