(57)【要約】  本発明は、少なくとも１層の薄層を備える構造を支持基板上に製作する方法であって、いわゆる中間構造であって、非晶質層、点欠陥を含み、前記非晶質層の直下にある第１の結晶質層、および中間構造の下部内にある第２の結晶質層を備える中間構造を、前記支持基板から形成するステップと、前記中間構造の上面上に、受取基板を接合するステップと、点欠陥が生じた中間構造の層を、非晶質層が中間構造の上層となるように除去するステップとを少なくとも含む方法に関する。本発明の別の目的は、支持基板上にある、非晶質材料の少なくとも１層の薄層を備える基板であって、受取基板、中央結晶質層、および非晶質層を備え、前記受取基板、結晶質層、および非晶質層に、どんなＥＯＲタイプの点欠陥もない基板に関する。
2009529800.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１層の薄層を備える構造を支持基板（３２、５２、６２、８２）上に製作する方法であって、
−いわゆる中間基板（３２’、５２’、６２’、８２’）であって、
−非晶質層（３３、５３、６６、８６）、
−点欠陥を含み、前記非晶質層（３３、５３、６６、８６）の直下にある第１の結晶質層（３５、５５、６８、８７）、および
−前記中間構造（３２’、５２’、６２’、８２’）の下部内にある第２の結晶質層（３６、５６、７０、８９）
を備える中間基板（３２’、５２’、６２’、８２’）を、前記支持基板から形成するステップと、
−前記中間構造（３２’、５２’、６２’、８２’）の上面上に、受取基板（４０、６０、７２、９１）を接合するステップと、
−点欠陥が生じた前記中間構造（３２’、５２’、６２’、８２’）の前記層（３５、５５、６８、８７）を、前記非晶質層（３３、５３、６６、８６）が前記中間構造（３２’、５２’、６２’、８２’）の上層となるように除去するステップと
を少なくとも含むことを特徴とする方法。
【請求項２】
前記非晶質層（３３、５３、６６、８６）は、前記中間構造（３２’、５２’、６２’、８２’）の表面に形成されることを特徴とする請求項１に記載の方法。
【請求項３】
前記非晶質層（３３、５３、６６、８６）は、前記中間構造（３２’、５２’、６２’、８２’）上に形成されることを特徴とする請求項２に記載の方法。
【請求項４】
前記非晶質層（３３、５３、６６、８６）は、エピタキシャル成長された結晶質層（５３、６４）を堆積させ、続いて前記層（５３、８４）を全体的または部分的に非晶質化することによって形成されることを特徴とする請求項３に記載の方法。
【請求項５】
前記非晶質層（３３、５３、６６、８６）は、非晶質層（３３、５３、６６、８６）を堆積させることによって形成されることを特徴とする請求項３に記載の方法。
【請求項６】
前記非晶質層（３３、５３、６６、８６）は、前記中間構造（３２’、５２’、６２’、８２’）内に、前記中間構造（３２’、５２’、６２’、８２’）の上層、いわゆる表面非晶質層（５３、８６）となるように形成されることを特徴とする請求項２に記載の方法。
【請求項７】
前記非晶質層（３３、５３、６６、８６）は、前記中間構造（３２’、５２’、６２’、８２’）内に、前記中間構造（３２’、５２’、６２’、８２’）の上部内にある第３の結晶質層（３４、６７）の直下にある埋込み層、いわゆる埋込み非晶質層（３３、５３、６６、８６）となるように形成されることを特徴とする請求項２に記載の方法。
【請求項８】
前記非晶質層（３３、５３、６６、８６）は、前記支持基板（３２、５２、６２、８２）に種を注入することによって得られることを特徴とする請求項６または７に記載の方法。
【請求項９】
前記受取基板（４０、６０、７２、９１）を接合する前記ステップの前に、前記非晶質層（３３、５３、６６、８６）を、前記中間構造（３２’、５２’、６２’、８２’）の上面を通じて種を注入することによってドープするステップを含むことを特徴とする請求項１または２に記載の方法。
【請求項１０】
前記非晶質層（３３、５３、６６、８６）を形成する前記ステップ、および点欠陥が生じた前記中間構造（３２’、５２’、６２’、８２’）の前記層（３５、５５、６８、８７）を除去する前記ステップの後で、受取基板（４０、６０、７２、９１）を接合する前記ステップの前に、前記非晶質層（３３、５３、６６、８６）を、種を注入することによってドープするステップを含むことを特徴とする請求項１または２に記載の方法。
【請求項１１】
前記非晶質層（３３、５３、６６、８６）に注入されるドーパントは、前記非晶質層（３３、５３、６６、８６）を再結晶化させる熱処理を施すことによって活性化されることを特徴とする請求項２乃至８のいずれかに記載の方法。
【請求項１２】
前記熱処理は、５５０から６５０℃で１から２時間実施されることを特徴とする請求項１１に記載の方法。
【請求項１３】
点欠陥が生じた前記中間構造（３２’、５２’、６２’、８２’）の前記層（３５、５５、６８、８７）を除去する前記ステップは、前記中間構造（３２’、５２’、６２’、８２’）内に弱化ゾーン（３９、５７、６１、８１）を形成し、次いで応力を印加することによって得られることを特徴とする請求項１乃至１２のいずれかに記載の方法。
【請求項１４】
前記非晶質層（３３、５３、６６、８６）の形成中に点欠陥が生じた、前記中間構造（３２’、５２’、６２’、８２’）の前記層（３５、５５、６８、８７）を除去する前記ステップは、
−前記中間構造（３２’、５２’、６２’、８２’）内に埋込み弱化ゾーン（３９、５９）を形成するように、イオンまたはガス種を前記中間構造（３２’、５２’、６２’、８２’）の上層を通じて注入するステップと、
−前記弱化ゾーン（３９、５９）内に割れを生じさせて、前記中間構造（３２’、５２’、６２’、８２’）の上層を切り離すステップと
に従って実施されることを特徴とする請求項１３に記載の方法。
【請求項１５】
前記注入ステップは、水素注入を施すものであることを特徴とする請求項１４に記載の方法。
【請求項１６】
前記注入ステップは、ヘリウム注入を施すものであることを特徴とする請求項１４に記載の方法。
【請求項１７】
前記注入ステップは、少なくとも２つの異なる原子種の共注入を施すものであることを特徴とする請求項１４に記載の方法。
【請求項１８】
前記注入ステップ中に、水素種およびヘリウム種が共注入されることを特徴とする請求項１７に記載の方法。
【請求項１９】
前記水素種およびヘリウム種は、連続して注入されることを特徴とする請求項１８に記載の方法。
【請求項２０】
ヘリウムは、水素より前に注入されることを特徴とする請求項１９に記載の方法。
【請求項２１】
前記種注入のパラメータは、前記弱化ゾーン（３９、５９）が、前記点欠陥を含む前記層（３５、５５）に配置されるように選択されることを特徴とする請求項１４乃至２０のいずれかに記載の方法。
【請求項２２】
前記種注入のパラメータは、前記弱化ゾーン（５９）が、前記点欠陥を含む前記層（５５）の上方に配置されるように選択されることを特徴とする請求項１４乃至２０のいずれかに記載の方法。
【請求項２３】
前記種注入のパラメータは、前記弱化ゾーン（３９）が、点欠陥を含む前記層（３５）の下に配置されるように選択されることを特徴とする請求項１４乃至２０のいずれかに記載の方法。
【請求項２４】
点欠陥が生じた前記中間構造（３２’、５２’、６２’、８２’）の前記層（３５、５５、６８、８７）を除去する前記ステップは、前記エピタキシャル成長された結晶質層（６４、８４）を堆積させる前に前記支持基板（６２、８２）上にある、弱化多孔質層（６１、８１）において実施されることを特徴とする請求項４または１３に記載の方法。
【請求項２５】
前記中間構造（３２’、５２’、６２’、８２’）の上面上に前記受取基板（４０、６０、７２、９１）を接合する前記ステップの間に、プラズマ活性化ステップを含むことを特徴とする請求項１乃至２４のいずれかに記載の方法。
【請求項２６】
支持基板上に非晶質材料の少なくとも１層の薄層を備える基板であって、受取基板（４０）、中央結晶質層（３４）、および非晶質層（３３）を備え、前記受取基板（４０）、前記結晶質層（３４）、および前記非晶質層（３３）に、どんなＥＯＲタイプの点欠陥もないことを特徴とする基板。
【請求項２７】
少なくとも１つの受取基板（４０、６０、７２、９１）、およびＥＯＲタイプの点欠陥がない上部ドープ結晶質層（４１、５７、７３、８６）を備える基板であって、前記ドープ結晶質層（４１、５７、７３、８６）が、１ｅ２０ａｔ／ｃｍ3以上のドープ濃度を有することを特徴とする基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、いわゆる固相エピタキシ（ＳＰＥ）によって支持基板上に得られる、非晶質材料の少なくとも１層の薄層を備える構造を製作する方法に関する。
【０００２】
また、本発明は、そのような方法で得られた構造にも関する。
【背景技術】
【０００３】
本発明の非限定的な適用例は、その上層が例えば、トランジスタなどのＣＭＯＳ（相補型金属酸化膜半導体）構成要素を形成するためにドープされる、半導体基板の製作に関係する。
【０００４】
この点に関して、マイクロエレクトロニクスの分野では、電子部品を製作するための基板の層の電気抵抗を低減させようとする場合がある。抵抗のこうした低減はとりわけ、キャリア濃度を増大させることによって得ることができる。
【０００５】
その主要ステップが図１に概略的に示されるキャリア濃度の増大は、図１ａに示す、一般にシリコンで製作される基板１を、図１ｂに関するドーパント種２を注入することによってドープする従来方式で得られる。この注入は一般に、例えばリンまたはホウ素などのドーパント種を用いて実施される。したがって、図１ｃに関する、そのような既知の方法によって得られた基板は、上部ドープゾーン３および下部結晶質ゾーン４を備える。
【０００６】
しかし、ドーパント種は、支持基板内にもたらすことができる最大キャリア濃度に対応する限界固溶度（ｌｉｍｉｔｉｎｇ  ｓｏｌｕｂｉｌｉｔｙ）を有する。
【０００７】
したがって、基板を、１ｅ２０ａｔ／ｃｍ3程度の標準的な固溶限界を超えてドープできることが有利である。
【０００８】
この目的のために、いわゆる固相エピタキシ（ＳＰＥ）を施すことも知られており、その主要ステップを図２に概略的に示す。
【０００９】
一般にシリコンである支持基板１０を処理する場合の、固相エピタキシを図２に示す。
【００１０】
第１のステップ（図２ｂ）中、シリコンなどの原子種１１が、図２ｃに示すように支持基板１０内に上部非晶質層１２を形成するために、支持基板の上面から注入される。
【００１１】
したがって、原子種を注入した後、基板は、下部結晶質層１３および上部非晶質層１２を含む。
【００１２】
原子種１１の注入により、非晶質層１２の直下に、少数の（シリコンなどの）原子種を格子間位置に含む領域１５も、その領域１５の構造が＜＜非晶質＞＞であると述べることができない状態で生成されることに留意されよう。
【００１３】
第２の任意選択のステップでは、図２ｄおよび２ｅを参照すると、リンまたはホウ素などのドーピング種１４が非晶質層１２に注入される。
【００１４】
次に、図２ｆを参照すると、先のドーパント種を注入する任意選択のステップ後に低温再結晶化アニールが実施され、次いで、ドーパント種１４が層１２内の大部分において置換位置に配置されるように、非晶質層１２に注入されたドーパント種１４が活性化される。
【００１５】
低温再結晶化アニール（ｌｏｗ  ｔｅｍｐｅｒａｔｕｒｅ  ｒｅｃｒｙｓｔａｌｌｉｚａｔｉｏｎ  ａｎｎｅａｌｉｎｇ）とは、基板１０の、シード層の役割を果たす結晶質層１３から非晶質層１２が再結晶化することが可能になる、５５０℃から６５０℃の温度での熱処理を意味する。
【００１６】
そのような技法を用いると、ドーパントを、支持基板１０内でその限界固溶度を超えて活性化させることが可能になる。シリコンの場合、最も通用しているドーパントの限界固溶度は、８００℃から１１５０℃の温度の場合、１ｅ１８から１．５ｅ２０ａｔ／ｃｍ3の範囲であることに留意されよう。ドーパントの固溶度がこのように増大することによって、支持基板１０内のキャリア濃度が増大することが可能になり、それにより、基板上に製作される電子部品のソース／ドレイン抵抗の低下が生じ、その結果、前記部品が低消費電力になる。
【００１７】
しかし、この技法には欠点も伴う。実際に、エンドオブレンジ（ＥＯＲ）タイプの欠陥が、再結晶化アニールの終わりに、再結晶化された層１２の直下にある領域１５内に生成される。
【００１８】
こうしたＥＯＲ欠陥は、非晶質化ステップ中に現れて、再結晶化ステップ中に発達する結晶欠陥によって生じる。
【００１９】
こうしたＥＯＲ欠陥は、電気的性能、より具体的には、基板１０のキャリア移動度をかなり悪化させ、その結果、そうした基板が電子部品の製作に適さなくなる。
【００２０】
したがって、ＳＰＥタイプの方法には、それが実際に、基板内でドーパントの限界固溶度が増大するのを可能にする場合、いくつかの制限が伴う。
【００２１】
【非特許文献１】<< Silicon-On-Insulator Technology : Materials to VLSI, 2nd Edition >> of Jean-Pierre Colinge by << Kluwer Academic Publishers >>, pages 50 and 51
【非特許文献２】<< E.P. EerNisse; Investigation of Ion Implantation Damage with Stress >>, Proc. 1st INT. Conf. On Ion Implantation, Gordon and Breach, London, 17 (1971).
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明の目的は、それらの制限を取り除く可能性をもたらすことである。
【課題を解決するための手段】
【００２３】
この目的のために、本発明によれば、少なくとも１層の薄層を備える構造を支持基板上に製作する方法であって、
−いわゆる中間構造であって、
−非晶質層、
−点欠陥を含み、前記非晶質層の直下にある第１の結晶質層、および
−中間構造の下部内にある第２の結晶質層
を備える中間構造を、前記支持基板から形成するステップと、
−前記中間構造の上面上に、受取基板を接合するステップと、
−点欠陥が生じた前記中間構造の前記層を、前記非晶質層が前記中間構造の前記上層となるように除去するステップと
を少なくとも含む点において注目すべき方法が提案される。
【００２４】
本発明による方法に従って得られる構造により、基板がドーパントの限界固溶度を超えてドープされることが可能になる。さらに、ドープ可能基板は、どんな点欠陥も含まない。
【００２５】
非晶質層は、例えば、エピタキシャル成長された（ｅｐｉｔａｘｉｅｄ）結晶質層を堆積させ、続いて前記層を全体的または部分的に非晶質化することによって、またはさらに言えば非晶質層を堆積させることによって、中間構造の表面に、または中間構造上に形成される。
【００２６】
あるいは、非晶質層は中間構造内に、中間構造の上層、いわゆる表面非晶質層となるように形成することもできる。
【００２７】
別の代替手段によれば、非晶質層は中間構造内に、中間構造の上部内にある第３の結晶質層の直下にある埋込み層、いわゆる埋込み非晶質層となるように形成される。
【００２８】
好ましくは、非晶質層は、前記支持基板に種を注入することによって得られる。
【００２９】
受取基板を接合するステップの前に、非晶質層を、前記中間構造の上面を通じて種を注入することによってドープするステップが含まれる。
【００３０】
非晶質層を形成するステップ、および点欠陥が生じた中間構造の層を除去するステップの後で、受取基板を接合するステップの前に、非晶質層を、種を注入することによってドープするステップが含まれる。
【００３１】
非晶質層に注入されるドーパントは、前記非晶質層を再結晶化させる熱処理を施すことによって活性化される。
【００３２】
前記熱処理は、５５０から６５０℃で１から２時間実施される。
【００３３】
点欠陥が生じた中間構造の層を除去するステップは、好ましくは、中間構造内に弱化ゾーン（ｗｅａｋｅｎｅｄ  ｚｏｎｅ）を形成し、次いで応力（ｓｔｒｅｓｓ）を印加することによって得られる。
【００３４】
非晶質層の形成中に点欠陥が生じた中間構造の層を除去するステップは、
−中間構造内に埋込み弱化ゾーンを形成するように、イオンまたはガス種を中間構造の上層を通じて注入するステップと、
−弱化ゾーン内に割れ（ｆｒａｃｔｕｒｅ）を生じさせて、中間構造の上層を切り離す（ｄｅｔａｃｈｍｅｎｔ）ステップと
に従って実施される。
【００３５】
さらに、支持基板上にある、非晶質材料の少なくとも１層の薄層を備える基板に存在する構造であって、受取基板、中央結晶質層、および非晶質層を備え、前記受取基板、結晶質層、および非晶質層にどんなＥＯＲタイプの点欠陥もない点において注目すべき構造が提案される。
【００３６】
また、少なくとも１つの受取基板、およびどんなＥＯＲタイプの点欠陥もない上部ドープ結晶質層を備える基板に存在する構造であって、前記ドープ結晶質層が、１ｅ２０ａｔ／ｃｍ3以上のドーパント濃度を有する点で注目すべき構造も提案される。
【００３７】
本発明の他の利点および特徴は、従来技術に関して解説がなされた図１および２に加えて、添付の図面を参照して、本発明による方法の非限定的な例として示すいくつかの代替実施形態についての以下の説明から、より十分に明らかになるであろう。
【発明を実施するための最良の形態】
【００３８】
いくつかの代替実施形態を企図することができる本発明の好ましい実施形態について説明する。
【００３９】
（埋込み非晶質層、および注入による弱化による点欠陥の除去を用いた代替実施形態）
図３を参照すると、本発明の好ましい一実施形態によれば、本発明に係る方法は、基板３２（図３ａ）の上面から種３１（図３ｂ）を、図３ｃに関する埋込み非晶質層３３を形成するように注入するステップを含む。  
基板３２は例えば、水平方向に広がる一般的なディスク形状を有する。さらに、以下の説明では、上面、すなわち基板３２の上面とは、種３１の第１の注入を受ける面を意味する。
【００４０】
基板３２は、シリコンなどの半導体材料である。  
また種３１は、例えばＳｉでよい。
【００４１】
埋込み層３３を得るためには、注入される種３１によってその結晶性が変更されない領域３４を基板３２の表面に保持するために、注入パラメータが制御される。
【００４２】
埋込み非晶質層３３を形成した後、支持基板３２は、結晶質のままである上層３４、上部結晶質層３４の下にある埋込み非晶質層３３、埋込み非晶質層３３の直下にある、結晶点欠陥を含む中央結晶質層３５、および下部結晶質層３６からなる、図３ｃに関するいわゆる中間構造３２’を有する。点欠陥は格子間（ｉｎｔｅｒｓｔｉｔｉａｌ）Ｓｉ原子であり、それらは、図２ｃ〜２ｅの層１５の欠陥に相当し、それらが、ＥＯＲタイプの点欠陥の原因である。
【００４３】
任意選択で、図３ｄを参照すると、ホウ素および／またはリンなどのドーパント種３７が、非晶質層３３に局所的に、または非晶質層３３内の全プレートに、中間構造３２’の上面を通じて注入される。
【００４４】
次いで、出版物（非特許文献１参照）に記載のＳｍａｒｔ  Ｃｕｔ（商標）法に従って、イオンおよび／またはガス種３８が、図３ｅに点線として示す埋込み弱化ゾーン３９を基板内に形成するように基板の上面を通じて注入される。
【００４５】
ゾーン３９は、非晶質化中に形成された層３５の点欠陥の近くに配置される。  
この弱化ゾーン３９は、層３６内で層３５の近くに形成され、後に見られるように、層３６の一部分が切り離されるのを可能にする。
【００４６】
この弱化注入ステップは、好ましくは、（水素だけ、ヘリウムだけなどを用いた）注入、少なくとも２つの異なる原子種、例えば水素とヘリウム（これらは連続して注入され、ヘリウムが好ましくは水素より前に注入される）を用いた共注入（ｃｏ−ｉｍｐｌａｎｔａｔｉｏｎ）を施すものである。
【００４７】
この例では、前記種注入のパラメータが、弱化ゾーン３９を中間構造３２’の点欠陥３５の下方に形成するように選択されることに気付くであろう。  
しかし、弱化注入パラメータは、弱化ゾーン３９が点欠陥３５の高さに配置されるように選択してもよい。
【００４８】
次に、図３ｆを参照すると、中間構造３２’の上部結晶質層３４上に、受取基板４０が任意の適切な手段によって接合される。
【００４９】
以下の説明では、接合とは、受取基板４０を中間構造３２’上に、それらを組み立てるために密接に接触させることを意味する。この接合は、次の異なる方法に従って得ることができる。  
−Ｓｉなどの半導体材料の受取基板４０の表面を、中間構造３２’の表面に直接接触させる。  
−接続層を形成するために、中間構造３２’の表面上に非晶質材料層を形成し、かつ／または第２の接続層を形成するために、受取基板４０の表面上に非晶質材料層を形成し、中間構造３２’と受取基板４０のそれぞれに対応する接続層の表面同士を接触させる。
−少なくとも中間構造３２’および／または受取基板４０の表面上に、接合界面を形成する。  
−後半の２つの方法を組み合わせる。
【００５０】
補助的に、中間構造３２’の面上に受取基板４０を接合する際、本発明による方法は、必要に応じて、接合を強化し、より低い温度での移転を可能にするために、プラズマ活性化ステップを含む。
【００５１】
図３ｇを参照すると、中間構造３２’の結晶質層３６が、Ｓｍａｒｔ  Ｃｕｔ（商標）法に従って、熱処理および／または応力印加により、弱化ゾーン３９において切り離される。
【００５２】
次いで、中間構造３２’の残りの結晶質層の上面を、例えば化学的機械的平坦化（ＣＭＰ）タイプの方法によって、非晶質層３３が中間構造３２’の上層になるまで研磨を続け、それによって、結晶欠陥を多く含むゾーン３５が除去される。
【００５３】
図３ｈを参照すると、下部受取基板４０、中央結晶質層３４、および上部ドープ非晶質層３３を備える第１の最終基板が得られる。
【００５４】
任意選択で、ドープステップがまだ実施されておらず、かつ最終の高ドープ結晶質構造を得ることが目標である場合、非晶質層３３にホウ素および／またはリンなどのドーパント種３７’が注入される。
【００５５】
非晶質層３３を形成した直後または第１の最終基板を得た後の、非晶質層３３をドープするステップ後に実施される再結晶化アニールによって、図３ｉを参照すると、非晶質層３３が、シード層の役割を果たす結晶質層３４から再結晶化する。この再結晶化アニール中、非晶質層３３に初めに注入されたドーパント種が、さらに活性化される。
【００５６】
再結晶化し、ドーパント種を活性化させるためのこのアニールは、５５０℃から６５０℃で１から２時間実施される低温熱処理を含む。再結晶化アニールは、点欠陥が先のＣＭＰタイプの研磨ステップ中に除去されたので、エンドオブレンジ（ＥＯＲ）タイプの点欠陥が形成されることなく実施されることに気付くであろう。
【００５７】
それによって得られた図３ｉに示す基板は、一方では下部受取基板４０を備え、他方では、どんなＥＯＲタイプの点欠陥もなく、１ｅ２０ａｔ／ｃｍ3以上のドーパント濃度を有する上部ドープ結晶質層４１を備える。
【００５８】
このような基板は、例えばトランジスタなどのＣＭＯＳ構成要素を収容することができる。
【００５９】
この特定の例示的実施形態では、中間構造３２’の上面上に受取基板４０が接合される。
【００６０】
（表面非晶質層、および注入による弱化による点欠陥の除去を用いた代替実施形態）
本発明の別の実施形態によれば、図４を参照すると、この方法は、基板５２（図４ａ）の上面から種５１（図４ｂ）を、図４ｃに関する表面非晶質層５３を形成するために注入するステップを含む。
【００６１】
基板５２は、前述した実施形態と同じように、シリコンなどの半導体材料である。  
種５１は、例えばＳｉでよい。
【００６２】
表面非晶質層５３を得るためには、注入される種５１によってその結晶性が変更されない領域５６を徹底して保持するために、注入パラメータが制御される。  
非晶質層５３は、基板５２上に直接堆積させることもできることに留意されよう。
【００６３】
表面非晶質層５３を形成した後、支持基板５２は、上部表面非晶質層５３、点欠陥を含む中央結晶質層５５、および下部結晶質層５６を備える、図４ｃに関するいわゆる中間構造５２’を有する。点欠陥は、格子間Ｓｉ原子であり、それらは、図２ｃ〜２ｅの層１５の欠陥に相当する。
【００６４】
図４ｄを参照すると、ホウ素および／またはリンなどのドーパント種５７が、表面非晶質層５３に局所的に、または表面非晶質層５３内の全プレートに、原子構造５２’の上面を通じて注入される。
【００６５】
次いで、中間構造５２’は、上部ドープ表面非晶質層５３、点欠陥を含む中央結晶質層５５、および下部結晶質層５６を備える。
【００６６】
図４ｆを参照すると、再結晶化アニールによって、ドープ表面非晶質層５３が、シード層の役割を果たす結晶質層５６から再結晶化する。再結晶化アニール中、表面非晶質層５３に初めに注入されたドーパント種が、さらに活性化される。
【００６７】
再結晶化し、ドーパント種を活性化させるためのこのアニールは、５５０℃から６５０℃で１から２時間実施される低温熱処理である。
【００６８】
それによって得られた図４ｇに示す基板は、上部ドープ結晶質層５７、点欠陥を含む中央結晶質層５５、および下部結晶質層５６を備える。
【００６９】
次いで、出版物（非特許文献１参照）に記載のＳｍａｒｔ  Ｃｕｔ（商標）法に従って、イオンおよび／またはガス種５８が、基板内で、図４ｇに点線として示す埋込み弱化ゾーン５９をドープ結晶質層５７内に形成するように、基板の上面を通じて注入される。
【００７０】
ゾーン５９は、非晶質化中に形成された層５５の点欠陥の近くに配置される。  
この弱化ゾーン５９は、層５７内で層５５の近くに形成され、後に見られるように、層５６の一部分が切り離されるのを可能にする。
【００７１】
この弱化注入ステップは、好ましくは、（水素だけ、ヘリウムだけを用いた）注入、少なくとも２つの異なる原子種、例えば水素とヘリウム（これらは連続して注入され、ヘリウムが好ましくは水素より前に注入される）の共注入を施すものである。
【００７２】
この例では、前記種注入のパラメータが、弱化ゾーン５９を中間構造５２’の点欠陥５５の上方に形成するように選択されることに気付くであろう。
【００７３】
図４ｈを参照すると、中間構造５２’の上部ドープ結晶質層５７上に、受取基板６０が任意の適切な手段によって接合される。
【００７４】
図４ｉを参照すると、中間構造５２’の結晶質層５６および点欠陥を含む層５５が、Ｓｍａｒｔ  Ｃｕｔ（商標）法に従って、熱処理および／または応力印加により、弱化ゾーン５９において切り離される。
【００７５】
次いで、ドープ結晶質層５７の上面を仕上げるための処理を続ける。
【００７６】
図４ｉを参照すると、下部受取基板６０および上部ドープ結晶質層５７からなる最終基板が得られる。
【００７７】
ＥＯＲがない高ドープゾーンを含む基板が、直接シリコン接合（ＤＳＢ）によって形成されるのを可能にする本発明による方法のこの代替実施形態では、非晶質層５３の再結晶化が、受取基板６０上への移転より前に実施されることに留意されたい。これは、非晶質層の再結晶化が、ドーピングを活性化させるためのＳＰＥ前に高過ぎる温度で熱処理を実施するのを回避するために熱処理の正確な制御が必要であった移転の後に実施される先の代替実施形態とは異なる。
【００７８】
したがって、この新しい代替実施形態では、高すぎる熱バランスを施すべきではなく、活性化された基板が準安定状態にとどまるので、好ましくは４００〜５００℃未満の熱バランスを施せることに気付くであろう。
【００７９】
さらに、この代替実施形態では、接合用に絶縁層を設けることもできる。
【００８０】
（埋込み非晶質層、および多孔質層の形成による点欠陥の除去を用いた代替実施形態）
本発明の第３の実施形態によれば、図５を参照すると、この方法は、シリコンなどの半導体材料で得られた基板６２（図５ａ）上に、弱化多孔質層６１（図５ｂ）を形成するステップを含む。
【００８１】
図５ｃおよび５ｄを参照すると、弱化多孔質層６１上に、エピタキシ６３によって上部結晶質層６４が堆積される。
【００８２】
この方法は、次いで、結晶質層６４の上面から種６５（図５ｅ）を、図５ｆに関する埋込み非晶質層６６を形成するように注入するステップを含む。  
種６５は、例えばＳｉでよい。
【００８３】
埋込み層６６を得るためには、どんな種６５も実質的に受け取らない領域６７を基板の表面に保持するように、注入パラメータが制御される。
【００８４】
埋込み非晶質層６６を形成した後、基板は、結晶質のままである上層６７、上部結晶質層６７の下にある埋込み非晶質層６６、点欠陥を含む中央結晶質層６８、第１の下部結晶質層６９、弱化多孔質層６１、および第２の下部結晶質層７０を備える、図５ｆに関するいわゆる中間構造６２’を有する。
【００８５】
任意選択で、図５ｇを参照すると、ホウ素および／またはリンなどのドーパント種７１が、非晶質層６６に局所的に、または非晶質層６６内の全プレートに、中間構造６２’の上面を通じて注入される。それによって、非晶質層６６がドープされる。
【００８６】
図５ｈを参照すると、次いで、受取基板７２が、中間構造６２’の上部結晶質層６７上に、任意の適切な手段によって接合される。
【００８７】
図５ｉを参照すると、結晶質層６９または中間構造６２’が、応力を印加することによって多孔質層６１のゾーンにおいて切り離される。
【００８８】
次いで、中間構造６２’の残りの結晶質層６９の上面を、例えば化学的機械的平坦化（ＣＭＰ）タイプの方法によって、ドープ非晶質層６６が中間構造６２’の上層となるまで研磨を続け、それによって、点欠陥を多く含むゾーン６８が除去される。（図５ｉ）。
【００８９】
任意選択で、ドープステップがまだ実施されておらず、かつ最終の高ドープ結晶質構造を得ることが目標である場合、図５ｉに関して、非晶質層６６にホウ素および／またはリンなどのドーパント種７１’が注入される。
【００９０】
再結晶化アニールによって、図５ｉを参照すると、ドープ非晶質層６６が、シード層の役割を果たす結晶質層６７から再結晶化する。この再結晶化アニール中、非晶質層６６に初めに注入されたドーパント種が、さらに活性化される。
【００９１】
再結晶化し、ドーパント種を活性化させるためのこのアニールは、５５０℃から６５０℃で１から２時間実施される低温熱処理である。この再結晶化アニールは、ＥＯＲ欠陥を引き起こす結晶点欠陥が、先に実施された研磨ステップ中に除去されたので、エンドオブレンジタイプの点欠陥が形成されることなく実施されることに気付くであろう。
【００９２】
それによって得られた、図５ｊに示す、下部受取基板７２および上部ドープ結晶質層７３を備える基板は、例えばトランジスタなどのＣＭＯＳ構成要素を収容することができる。
【００９３】
（表面非晶質層、および多孔質層の形成による点欠陥の除去を用いた代替実施形態）
本発明の第４の実施形態によれば、図６を参照すると、この方法は、シリコンなどの半導体材料で得られた基板８２（図６ａ）上に、弱化多孔質層８１（図６ｂ）を形成するステップを含む。
【００９４】
図６ｃおよび６ｄを参照すると、弱化多孔質層８１上に、エピタキシ８３によって上部結晶質層８４が堆積される。
【００９５】
この方法は、次いで、結晶質層８４の上面から種８５（図６ｅ）を、図６ｆに関する表面非晶質層８６を形成するために注入するステップを含む。  
種８５は、例えばＳｉでよい。
【００９６】
表面非晶質層８６を得るためには、当業者に周知の方法で注入パラメータが制御される。
【００９７】
表面非晶質層８６は、非晶質層を直接堆積させることによって形成することもできることに気付くであろう。
【００９８】
表面非晶質層８６を形成した後、基板は、上部表面非晶質層８６、点欠陥を含む中央結晶質層８７、いわゆる埋込み結晶質層である第１の結晶質層８８、埋込み結晶質層８８の下にある弱化多孔質層８１、および、いわゆる下部結晶質層である第２の結晶質層８９を備える、図６ｆに関するいわゆる中間構造８２’を有する。
【００９９】
任意選択で、図６ｇを参照すると、ホウ素および／またはリンなどのドーパント種９０が、表面非晶質層８６に局所的に、または表面非晶質層８６内の全プレートに、中間構造８２’の上面を通じて注入される。それによって、表面非晶質層８６がドープされる。
【０１００】
再結晶化アニールによって、図６ｈを参照すると、ドープ表面非晶質層８６が、シード層の役割を果たす結晶質層８８から再結晶化する。この再結晶化アニール中、表面非晶質層８６に初めに注入されたドーパント種が、さらに活性化される。
【０１０１】
再結晶化し、ドーパント種を活性化させるためのこのアニールは、前述した方法と同じように、５５０℃から６５０℃で１から２時間実施される低温熱処理である。
【０１０２】
それによって得られた図６ｈに示す基板は、例えばトランジスタなどのＣＭＯＳ構成要素を収容することができる上部ドープ結晶質層、ＥＯＲタイプの点欠陥を含む中央結晶質層８７、いわゆる埋込み結晶質層である第１の結晶質層８８、埋込み結晶質層８８の下にある弱化多孔質層８１、および、いわゆる下部結晶質層である第２の結晶質層８９を備える。
【０１０３】
図６ｉを参照すると、中間構造８２’の上部ドープ結晶質層８６上に、受取基板９１が任意の適切な手段によって接合される。  
図６ｉを参照すると、下部結晶質層８９が、応力を印加することによって弱化多孔質層８１で切り離される。
【０１０４】
次いで、中間構造８２’の残りの結晶質層８８の上面を、例えば化学的機械的平坦化（ＣＭＰ）タイプの方法によって、ドープ結晶質層８６が中間構造８２’の上層になるまで（図６ｊ）研磨を続け、それによって、層８７内にあるＥＯＲ欠陥が除去される。
【０１０５】
それによって得られた、図６ｊに示す、下部受取基板９１および上部ドープ結晶質層８６を備える基板は、例えばトランジスタなどのＣＭＯＳ構成要素を収容することができる。  
任意選択で、ドープ結晶質層８６の上面を仕上げるための処理を続ける。
【０１０６】
本発明に従って得られる基板の、非限定的であるが特定の例示的実施形態について、図３を参照して以下に説明する。
【０１０７】
（実施例）
図３を参照すると、構造を製作する方法は、シリコンなどの半導体材料で得られた基板１０２（図３ａ）の上面から種１０１、すなわちシリコン（図３ｂ）を、図３ｃに関する埋込み非晶質層１０３を形成するために注入するステップを含む。
【０１０８】
埋込み非晶質層１０３を得るためには、基板１０２の表面に領域１０４を保持するために、注入パラメータが制御される。
【０１０９】
埋込み非晶質層の特性（深さおよび幅）は、量および注入エネルギーによって完全に調整可能である。Ｓｉ基板を非晶質化するためにそこに注入すべきシリコンの等電種（ｉｓｏ−ｅｌｅｃｔｒｉｃ  ｓｐｅｃｉｅｓ）、すなわちＧｅ、ＳｎまたはＳｉ自体を選択した後、エネルギーおよび量を選択すべきである。以下に、これらの特性を確立することができる手順を示す。
【０１１０】
最も使用されるモデルは、ＳｔｅｉｎおよびＶｏｏｋにより最初に提案された、臨界エネルギー密度のモデルである（非特許文献２参照）。点欠陥の臨界濃度に達すると、結晶は非晶質状態に自発的に遷移する。欠陥濃度は、ターゲットが受け取る核エネルギー密度に関連する。核衝突における堆積された損傷エネルギー密度の臨界値（Ｅdｃ）が、欠陥の臨界濃度に関連する。結果として、臨界値に達する場合、結晶／非晶質遷移が発生する。このモデルから、結晶／非晶質界面が位置する深さｘを、以下の関係によって推定することが可能である。
量＊Ｅｄ（ｘ）＝Ｅdｃ
【０１１１】
臨界エネルギー密度Ｅdｃは、Ｓｉ+イオン、Ｇｅ+イオン、またはＳｎ+イオンを注入することによるＳｉの非晶質化に関して広く調査されている実験パラメータである。例えば、ゲルマニウムの場合、この値は２ｅＶ／ａｔである。ＦＬＯＯＰＳ（登録商標）またはＬＵＰＩＮ（登録商標）などの商用コンピュータによるシミュレーションから、深さｘにおける入射イオンあたりの損傷エネルギー分布（Ｅｄ（ｘ））を得ることが可能である。次いで、所与の注入エネルギーについて、曲線［量＊Ｅｄ（ｘ）］対深さｘをプロットすることによって、非晶質ゾーンの位置を詳細に突き止めることが可能である。
【０１１２】
図７のグラフは、１５ｋｅＶ（ａ）、２５ｋｅＶ（ｂ）、５０ｋｅＶ（ｃ）、８０ｋｅＶ（ｄ）、１５０ｋｅＶ（ｅ）でＳｉ基板にＧｅ注入する場合の曲線の一例を示す。臨界損傷エネルギーは、２ｅＶ／ａｔの標準値とする。次いで、これらの曲線によって、非晶質層の特性を提示することが可能である。所与のエネルギー、例えば１５ｋｅＶにおいて、注入されるＧｅの量に応じて、非晶質層が埋め込まれ、または表面上に広がる。前記発明と同様に非晶質層を埋め込むために、注入量は、選択された注入エネルギーに対応する曲線の座標軸ｘ＝０での第１の値よりも少ないままである必要がある。例えば、Ｇｅ+を１５０ｋｅＶ（曲線ｅ）でＳｉに注入する場合、層が埋め込まれるように、注入量は５ｅ１３ａｔ／ｃｍ2未満である必要がある。したがって、３ｅ１３ａｔ／ｃｍ2という量では、表面下約１４０Åから開始して、深さ１０９０Åで終了する非晶質層、すなわち約９５０Åという非晶質層の厚さが得られる。したがって、結晶質構造が、最初の１４０オングストロームにわたって保持される。この結晶被膜は、非晶質層を後に再構築するためのシードとして働く。
【０１１３】
埋込み非晶質層１０３を形成した後、支持基板１０２は、結晶質のままである上層１０４、上部結晶質層１０４の下にある埋込み非晶質層１０３、点欠陥を含む中央結晶質層１０５、および下部結晶質層１０６を備える、図３ｃに関するいわゆる中間構造１０２’を有する。こうした点欠陥は、格子間Ｓｉ原子であり、それらは、図２ｃ〜２ｅの層１５の欠陥に相当する。
【０１１４】
図３ｄを参照すると、ホウ素および／またはリンなどのドーパント種１０７が、非晶質層１０３に局所的に、または非晶質層１０３内の全プレートに、中間構造１０２’の上面を通じて注入される。
【０１１５】
次いで、出版物（非特許文献１参照）に記載のＳｍａｒｔ  Ｃｕｔ（商標）法に従って、イオンおよび／またはガス種１０８が、図３ｅに点線として示す埋込み弱化ゾーン１０９を基板内に形成するために、基板の上面を通じて注入される。
【０１１６】
ゾーン１０９は、非晶質化中に形成された層１０５の点欠陥の近くに配置される。  
この弱化ゾーン１０９は、層１０６内で層１０５の近くに形成され、後に見られるように、層１０６の一部分が切り離されるのを可能にする。
【０１１７】
この弱化注入ステップは、好ましくは、（水素だけ、ヘリウムだけなどを用いた）注入、少なくとも２つの異なる原子種、例えば水素とヘリウム（これらは連続して注入され、ヘリウムが好ましくは水素より前に注入される）の共注入を施すものである。
【０１１８】
水素およびヘリウムの注入は、濃度極大点を、上記の実施例では１０９０Åを越えたところに配置するために調整される。水素は、例えば２５ｋｅＶで、１ｅ１６ｃｍ-2という量を用いて注入することができ、それにより濃度極大点が、およそ２５００Åの深さに、すなわち、図８からこれについて分かるように、第２の非晶質／結晶界面から１４１０Å越えたところに配置される。ヘリウムは、約４０ｋｅＶおよび１ｅ１６ｃｍ-2で注入され、それにより濃度極大点が、約２７５０Åの深さに、すなわち、第１の水素注入の濃度極大点から２５０Å越えたところに配置される。材料の割れは、水素のほぼ濃度極大点のところ、すなわち表面下約２５００Åのところの、図８のグラフ上に点線として示す＜＜割れゾーン＞＞において生じる。
【０１１９】
図３ｆを参照すると、次いで、中間構造１０２’の上部結晶質層１０４上に、受取基板１１０が任意の適切な手段によって接合される。
【０１２０】
図３ｇを参照すると、中間構造１０２’の結晶質層１０６が、Ｓｍａｒｔ  Ｃｕｔ（商標）法に従って、熱処理および／または応力印加により、弱化ゾーン１０９において切り離される。
【０１２１】
次いで、中間構造１０２’の残りの結晶質層の上面を、例えば化学的機械的平坦化（ＣＭＰ）タイプの方法によって、非晶質層１０３が中間構造１０２’の上層となるまで研磨を続け、それによって、点欠陥を多く含むゾーン１０５が除去される。
【０１２２】
研磨ステップは、図８のグラフによれば１７５０Åのシリコンを除去するために、ＣＭＰと呼ばれる周知のメカノケミカルポリシングである。
【０１２３】
図３ｈを参照すると、下部受取基板１１０、１４０Åの厚さを有する中央結晶質層１０４、および６１０Åの厚さを有する上部ドープ非晶質層１０３を備える、第１の最終基板が得られる。
【０１２４】
非晶質層１０３を形成した直後または第１の最終基板を得た後の、非晶質層１０３をドープするステップ後に実施される再結晶化アニールによって、図３ｉを参照すると、非晶質層１０３が、シード層の役割を果たす結晶質層１０４から再結晶化する。この再結晶化アニール中、非晶質層１０３に初めに注入されたドーパント種が、さらに活性化される。
【０１２５】
再結晶化し、ドーパント種を活性化させるためのこのアニールは、５５０℃から６５０℃で１から２時間実施される低温熱処理である。
【０１２６】
それによって得られた図３ｉに示す基板は、下部受取基板１１０、および１４０Åの厚さを有する上部ドープ結晶質層１１１を備える。
【０１２７】
上記の詳細な各例は、点欠陥が生じた中間構造の層の除去が、中間構造内に形成された弱化ゾーンで切り離すことにより実施される諸実施形態について示すものである。
【０１２８】
しかし、それらの例は限定的ではなく、そのような除去は、接合後に中間構造の裏面を、その制御された厚さを例えば、任意の他の既知の形態の機械的および／または化学的エッチングによるものであっても、そのエッチングまたはポリシングにより除去する目的でエッチングすることにより、実施することも可能である。
【０１２９】
最後に、全ての層移転パラメータを、とりわけ注入される種、注入エネルギー、および注入量の内容に応じて企図することができ、今述べてきた例が、本発明の適用例に関して決して限定的ではないことが、非常に明白である。
【図面の簡単な説明】
【０１３０】
【図１】キャリア濃度の増大の主要ステップを概略的に示す図である。
【図２】いわゆる固相エピタキシ（ＳＰＥ）を施す主要ステップを概略的に示す図である。
【図３】本発明による、基板を製作する方法の主要ステップの概略図である。
【図４】本発明による、基板を製作する方法の第１の代替実施形態の主要ステップの概略図である。
【図５】本発明による、基板を製作する方法の第２の代替実施形態の主要ステップの概略図である。
【図６】本発明による、基板を製作する方法の第３の代替実施形態の主要ステップの概略図である。
【図７】異なる注入エネルギーに関するＳｉＧｅ系の量／深さの図である。
【図８】注入された種の濃度と基板内の深さの関係を示すグラフである。
【図１】
2009529800.tif 000003
【図２】
2009529800.tif 000004
【図３】
2009529800.tif 000005
【図４】
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【図５】
2009529800.tif 000007
【図６】
2009529800.tif 000008
【図７】
2009529800.tif 000009
【図８】
2009529800.tif 000010
【国際調査報告】
2009529800.tif 000011
2009529800.tif 000012