(57)【要約】基板層（２）上の不揮発性メモリ装置が、ソース領域及びドレイン領域（３）とチャネル領域（４）とを有する。これらソース領域及びドレイン領域（３）と、チャネル領域（４）とは、前記基板層（２）上の半導体層（２０）内に配置されている。前記チャネル領域（４）はフィン状であって、前記ソース領域及びドレイン領域（３）間で長手方向（Ｘ）に延在している。前記チャネル領域（４）は、２つのフィン部分（４ａ、４ｂ）と、フィン間スペース（１０）とを有し、これらフィン部分（４ａ、４ｂ）は前記長手方向（Ｘ）に延在しているとともに互いに分離されており、前記フィン間スペース（１０）は、前記フィン部分（４ａ、４ｂ）間に位置しており、前記フィン部分（４ａ、４ｂ）間の前記フィン間スペース（１０）内に電荷蓄積領域（１１、１２；１５、１２）が位置している。
2009510720.tif 000002
【特許請求の範囲】
【請求項１】
基板層上に形成され、ソース領域及びドレイン領域と、チャネル領域とを有する不揮発性メモリ装置であって、
これらソース領域及びドレイン領域と、チャネル領域とは、前記基板層上の半導体層内に配置されており、
前記チャネル領域はフィン状とし、且つ前記ソース領域及びドレイン領域間で長手方向に延在しているようにした不揮発性メモリ装置において、
前記チャネル領域が、２つのフィン部分と、フィン間スペースとを有し、これらフィン部分は前記長手方向に延在しているとともに互いに分離されており、前記フィン間スペースは、前記フィン部分間に位置しており、
前記フィン部分間の前記フィン間スペース内に電荷蓄積領域が位置している不揮発性メモリ装置。
【請求項２】
請求項１に記載の不揮発性メモリ装置において、前記フィン部分と、前記フィン間スペース内の前記電荷蓄積領域とがゲート酸化物層により被覆されており、
前記フィン部分と、前記電荷蓄積領域とがゲート層により囲まれており、前記ゲート酸化物層が、前記フィン部分と、前記電荷蓄積領域とを前記ゲート層から分離している不揮発性メモリ装置。
【請求項３】
請求項２に記載の不揮発性メモリ装置において、前記電荷蓄積領域が、誘電体層及びポリシリコン層を有し、前記誘電体層が、前記フィン部分及び前記フィン間スペースの底部面と、前記ポリシリコン層との間に介在されており、前記ポリシリコン層は、動作中にフローティングゲートとして作用するように配置され、前記ゲート層は制御ゲートとして作用するように配置されている不揮発性メモリ装置。
【請求項４】
請求項２に記載の不揮発性メモリ装置において、前記電荷蓄積領域が、電荷捕捉積層体及びポリシリコン層を有し、前記電荷捕捉積層体が、前記フィン部分及び前記フィン間スペースの底部面と、前記ポリシリコン層との間に介在されており、前記電荷捕捉積層体は、第１誘電体層と、電荷捕捉層と、第２誘電体層とを有し、前記ポリシリコン層は、動作中に制御ゲートとして作用するように配置され、前記ゲート層はアクセスゲートとして作用するように配置されている不揮発性メモリ装置。
【請求項５】
請求項４に記載の不揮発性メモリ装置において、前記電荷捕捉層が窒化シリコン層である不揮発性メモリ装置。
【請求項６】
請求項４又は５に記載の不揮発性メモリ装置において、前記第１及び第２誘電体層の各々が二酸化シリコン又は高誘電率材料を有する不揮発性メモリ装置。
【請求項７】
請求項１〜６のいずれか一項に記載の不揮発性メモリ装置において、前記半導体層の自由面の位置レベルが前記フィン間スペースの底部面の位置レベルよりも低い不揮発性メモリ装置。
【請求項８】
請求項１〜７のいずれか一項に記載の不揮発性メモリ装置において、前記半導体層の自由面の位置レベルが前記フィン間スペースの底部面の位置レベルよりも低く、前記自由面付近のフィン部分の下部領域にアンダカット部が存在している不揮発性メモリ装置。
【請求項９】
基板層上に不揮発性メモリ装置を製造する不揮発性メモリ装置の製造方法であって、
基板層上に半導体層を設ける工程と、
ソース領域及びドレイン領域と、チャネル領域とを、前記半導体層内に形成し、前記チャネル領域はフィン状にするとともに前記ソース領域及びドレイン領域間で長手方向に延在させる工程と、
２つのフィン部分を、フィン状にした前記チャネル領域内に形成し、これらフィン部分は前記長手方向に延在させるとともに、フィン間スペースを前記フィン部分間に位置させることによりこれらフィン部分を互いに分離させる工程と、
前記フィン部分間の前記フィン間スペース内に電荷蓄積領域を設ける工程と
を具える不揮発性メモリ装置の製造方法。
【請求項１０】
請求項９に記載の不揮発性メモリ装置の製造方法において、この方法が、
溝マスクを用いるエッチングにより、前記半導体層内に溝を前記フィン間スペースとして形成する工程と、
前記フィン間スペース内に前記電荷蓄積領域を形成するために、積層体を堆積する工程と、
前記積層体の頂面が前記半導体層の頂面とほぼ同じ位置レベルとなるように、前記積層体を平坦化処理する工程と、
平坦化処理された前記積層体と、前記溝に隣接する前記半導体層の周囲部分との上に、マスクを設ける工程と、
前記フィン部分を形成するために、前記マスクにより被覆されていない前記半導体層の部分をエッチングする工程と
を具える不揮発性メモリ装置の製造方法。
【請求項１１】
請求項１０に記載の不揮発性メモリ装置の製造方法において、この方法が更に、
前記半導体層をエッチングして、前記溝の底部の位置レベルとほぼ同じ位置レベルにある前記半導体層の自由面を形成する工程
を有する不揮発性メモリ装置の製造方法。
【請求項１２】
請求項１０に記載の不揮発性メモリ装置の製造方法において、この方法が更に、
前記半導体層をエッチングして、前記溝の底部の位置レベルよりもかなり低い位置レベルにある前記半導体層の自由面を形成する工程
を有する不揮発性メモリ装置の製造方法。
【請求項１３】
請求項１２に記載の不揮発性メモリ装置の製造方法において、この方法が更に、
前記半導体層をエッチングして、前記フィン部分のアンダカットを形成する工程
を有する不揮発性メモリ装置の製造方法。
【請求項１４】
請求項９〜１３のいずれか一項に記載の不揮発性メモリ装置の製造方法において、この方法が更に、
前記フィン部分と、前記フィン間スペース内の前記電荷蓄積領域とを被覆するゲート酸化物層を設ける工程と、
前記フィン部分と、前記電荷蓄積領域とを囲むゲート層を設け、前記ゲート酸化物層が、前記フィン部分と、前記電荷蓄積領域とをこのゲート層から分離しているようにする工程と
を有する不揮発性メモリ装置の製造方法。
【請求項１５】
請求項９〜１４のいずれか一項に記載の不揮発性メモリ装置の製造方法において、この方法が更に、
不揮発性メモリ装置を被覆する表面安定化層を設ける工程と、
この表面安定化層を通して少なくとも前記ソース領域及びドレイン領域と前記ゲート層とに対し接点を形成する工程と
を有する不揮発性メモリ装置の製造方法。
【請求項１６】
請求項１〜８のいずれか一項に記載の少なくとも１つの不揮発性メモリ装置を有するメモリアレイ。
【請求項１７】
請求項１〜８のいずれか一項に記載の少なくとも１つの不揮発性メモリ装置を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィン型ＦＥＴに基づく不揮発性メモリ装置に関するものである。
本発明は又、このようなメモリ装置の製造方法にも関するものである。
【背景技術】
【０００２】
プレーナＭＯＳＦＥＴ構造を６５ナノメートル以下の設計規則でデバイスジェネレーションで用いるのは、スケーリングの理由でいわゆるショートチャネル効果の為にますます複雑になっている。
【０００３】
フィン型ＦＥＴ構造の適用により、デバイス特性を改善することができる。
【０００４】
フィン型ＦＥＴでは、絶縁層の頂部上で（比較的細い）シリコンライン（フィン）がソース領域とドレイン領域との間に形成され、チャネルとして機能している。そして、フィンと交差するようにライン状の制御ゲートが形成されている。薄肉のゲート酸化物膜によりフィンから分離された制御ゲートが、（断面において）フィンの双方の側壁部及び頂部を囲んでいるので、フィンのチャネル上の制御ゲートにより比較的大きな電界効果が得られる。
【０００５】
フラッシュメモリに対して、上述したフィン型ＦＥＴ構造を適用することが米国特許出願公開第２００５／０１３９８３号明細書に開示されている。制御ゲートとフィン材料との間には、電荷捕捉積層体が配置されている。この場合、電荷捕捉積層体はフィンの頂部に配置されている。制御ゲート層は電荷捕捉積層体の輪郭に接しており、しかもフィンの側壁を被覆して側壁トランジスタを形成している。
【０００６】
不都合なことに、従来のフィン型ＦＥＴフラッシュメモリ装置の製造に当たって、フィン構造体及びその頂面上の電荷捕捉積層体を形成する場合に、フィン及び電荷捕捉積層体のそれぞれの寸法の変化が小さくなるようにするのに比較的高い精度のリソグラフ処理を必要とする。その理由は、寸法が変化することにより、フィン型ＦＥＴメモリ装置の電気特性に著しく影響を及ぼす為である。
【０００７】
更に、フィンチャネルと電荷捕捉積層体との間の接触領域が比較的小さいことにより、メモリ装置の検出（読み出し）に際しての電流が比較的小さくなり、信号を更に増幅する必要がある。不都合なことに、増幅回路は半導体基板上の追加の設置面積を必要とする。特にフィン寸法を比較的小さくした上述したような従来技術の装置の場合、１つのセル当たりの電流レベルが低くなることにより装置の動作速度を不都合に制限する。
【特許文献１】米国特許出願公開第２００５／０１３９８３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、厳格なリソグラフ処理を必要とせずに、フィン及び電荷捕捉積層体の双方又は何れか一方の寸法の変化による影響を低減させうるようにしたフィン型ＦＥＴに基づく不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、特許請求の範囲に規定した不揮発性メモリ装置を提供する。本発明は、基板層上に形成され、ソース領域及びドレイン領域と、チャネル領域とを有する不揮発性メモリ装置であって、
これらソース領域及びドレイン領域と、チャネル領域とは、前記基板層上の半導体層内に配置されており、
前記チャネル領域はフィン状とし、且つ前記ソース領域及びドレイン領域間で長手方向に延在しているようにした不揮発性メモリ装置において、
前記チャネル領域が、前記長手方向に延在しているとともに互いに分離されている２つのフィン部分を有し、フィン間スペースが、前記フィン部分間に位置しており、
前記フィン部分間の前記フィン間スペース内に電荷蓄積領域が位置している不揮発性メモリ装置を提供する。
【００１０】
有利なことに、本発明による不揮発性メモリ装置では、フィン部分の位置及び寸法に関し良好に制御しうる。すなわち、不整合により生じるおそれのある変化を減少させることができる。その理由は、メモリ装置内のフィン部分間の距離が、溝又はフィン間スペースの幅により規定される為である。
【００１１】
又、本発明は、基板層上に前述した不揮発性メモリ装置を製造する不揮発性メモリ装置製造方法であって、
基板層上に半導体層を設ける工程と、
ソース領域及びドレイン領域と、チャネル領域とを、前記半導体層内に形成し、前記チャネル領域はフィン状にするとともに前記ソース領域及びドレイン領域間で長手方向に延在させる工程と、
２つのフィン部分を、フィン状にした前記チャネル領域内に形成し、これらフィン部分は前記長手方向に延在させるとともに、フィン間スペースを前記フィン部分間に位置させることによりこれらフィン部分を互いに分離させる工程と、
前記フィン部分間の前記フィン間スペース内に電荷蓄積領域を設ける工程と
を具える不揮発性メモリ装置の製造方法を提供する。
【００１２】
更に、本発明は、上述した少なくとも１つの不揮発性メモリ装置を有するメモリアレイを提供する。
【００１３】
又、本発明は、上述した少なくとも１つの不揮発性メモリ装置を有する半導体装置を提供する。
【００１４】
以下に、本発明の実施例を示す図面につき、本発明を詳細に説明する。当業者にとって明らかなように、本発明の精神を逸脱することなく、他の変形例及び等価な例を実現するように推考しうるものであり、本発明の範囲は、特許請求の範囲によってのみ制限されるものである。
【発明を実施するための最良の形態】
【００１５】
図１は、フィン型ＦＥＴに基づく本発明によるメモリ装置の一実施例を示す斜視図である。
【００１６】
フィン型ＦＥＴ構造１は、絶縁層２上に位置する。絶縁層２は、例えばシリコンオンインシュレータ（ＳＯＩ）ウェハの二酸化シリコン層又は埋め込み酸化物層（ＢＯＸ層）である。
【００１７】
フィン型ＦＥＴ構造１は、ソース及びドレイン領域３と、これらソース及びドレイン領域間に位置しこれら領域を相互接続する（比較的細い）ライン又はフィン領域４とを有する。ソース及びドレイン領域３とフィン領域４とは、シリコン半導体材料から成る。フィン領域４は、側壁部が４ａ及び４ｂで、頂部が４ｃである実質上方形の断面を有する。本発明によれば、フィン領域４が２つのフィン部分を有し、これらフィン部分が長手方向Ｘに延在しているとともに、これら２つのフィン部分間に位置するフィン間スペース（図示せず）を介して互いに分離されている。
【００１８】
互いに分離された２つのフィン部分とフィン間スペースとを有するフィン領域を以下に詳細に説明する。
【００１９】
フィン領域４の長さは代表的に、３０〜５０ナノメートルであり、その幅は代表的に、その長さ以下である。
【００２０】
ゲート５は、絶縁層２上でソース領域３とドレイン領域３との間に位置し、フィン領域４の長手方向Ｘに対して実質上垂直なＹ方向に沿ってフィン領域４上に延在している。このゲート５は、ゲート酸化物層（図示せず）によりフィン領域４から分離されている。
【００２１】
ゲート５は堆積処理により形成されるものであり、この場合リソグラフにより適切なマスクが規定される。
【００２２】
本例では、ゲート５を薄肉のライン形状の層として示されているが、フィン領域４の高さと比較したゲート５の高さ（Ｚ方向）に応じてゲート５をプレート型にすることもできる。
【００２３】
ゲート材料は、ドーピングされたポリシリコン又は金属のような適切ないかなる材料にもすることができる。
【００２４】
本発明によるメモリ装置の製造方法を以下に図２〜７を参照して詳細に説明する。
【００２５】
図２は、ある製造工程後の図１のフィン型ＦＥＴに基づくメモリ装置を示す断面図である。
【００２６】
ＳＯＩ（シリコン２０‐オン‐インシュレータ２）基板上で、溝マスク（図示せず）を用いて半導体シリコン層２０に溝１０をエッチングにより形成する。次に、二酸化シリコンを含む絶縁層１１を、シリコン層２０の頂面２１と、溝１０の底部２３及び側部２２とが被覆されるように堆積する。次に、ポリシリコン層１２を、これにより溝１０を充填するとともに、この溝を囲むシリコン層２０の頂面２１を被覆するように堆積する。
【００２７】
上述した工程に代わる工程で、絶縁層１１の代わりに、第１の誘電体層と、電荷捕捉層と、第２の誘電体層とより成る電荷捕捉積層体１５を堆積する。周知の電荷捕捉積層体は、第１の二酸化シリコン層と、窒化シリコン層と、第２の二酸化シリコン層とより成る、いわゆるＯＮＯ積層体である。二酸化シリコンの代わりに、電荷捕捉積層体１５における何れか一方の誘電体層を、酸化ハフニウムHfＯ2 、ハフニウムシリケートHfx Si1-x Ｏ2 （０≦ｘ≦１）、ハフニウムシリケートナイトライドHfSiＯＮ、酸化アルミニウムAl2 Ｏ3 又は酸化ジルコニウムZrＯ2 から構成することもできる。
【００２８】
図３は、図２に続く製造工程後の図１のフィン型ＦＥＴに基づくメモリ装置を示す断面図である。
【００２９】
次に、構造を平坦化するために、化学機械研磨（ＣＮＰ）処理を行って、ポリシリコンライン（層）１２を除去し、これに続いて湿式エッチング処理を行って、絶縁層１１（又は電荷捕捉積層体１５）をシリコン層２０の頂面２１から除去する。溝１０の領域内で、内側壁及び底面壁上では、絶縁層１１（又は電荷捕捉積層体１５）とポリシリコンライン１２とが残っている。平坦化処理（ＣＭＰ及び湿式エッチング）後、ポリシリコンライン１２の頂面がシリコン層２０の頂面２１とほぼ同じ高さとなる。
【００３０】
次に、溝１０の領域上にマスクＭ１を規定する。マスクＭ１の層は溝１０の領域を被覆するとともに、その頂面を越えて延在させて、溝１０の側壁２２に隣接するシリコン層２０の周囲部分を被覆するようにする。
【００３１】
更に、マスクＭ１は、ソース及びドレイン領域３も同様に被覆するような形状にする。
【００３２】
図４は、他の製造工程後の図１のフィン型ＦＥＴに基づくメモリ装置を示す断面図である。
【００３３】
乾式エッチング処理を行って、マスクＭ１により被覆されていないシリコン層２０の部分を除去する。エッチングにより、溝１０の領域の底部２３の位置レベルとほぼ同じ位置レベルにある半導体層２０の自由面２４を得る。
【００３４】
次に、マスクＭ１を除去する。マスクＭ１は溝１０の領域の外部のシリコン層２０の部分の上に延在していたという事実の為に、２つのライン状のシリコン領域、すなわちフィン部分（側壁部）４ａ及び４ｂが、絶縁層１１（又は電荷捕捉積層体１５）及び溝１０の領域内のポリシリコンライン１２に隣接して形成された。この乾式エッチング工程中に、ソース及びドレイン領域３も形成された。
【００３５】
従って、フィン領域４は、フィン間スペース（溝１０）により分離された２つのフィン部分４ａ及び４ｂを有する。すなわち、溝１０がこれら２つのフィン部分間に位置する。フィン部分４ａ及び４ｂの各々は、ソース領域とドレイン領域との間で長手方向に延在するとともに、溝、すなわちフィン間スペース１０から外に向いた無被覆の開放側壁２５を有する。
【００３６】
本発明によるフィン型ＦＥＴに基づくメモリ装置では、電荷蓄積領域（すなわち、ポリシリコンライン１２又は電荷捕捉積層体１５）と接触するフィン領域の面積が比較的大きくなり、このことが１つのセル当たりの電流レベルを比較的高くするという点で有利となる。
【００３７】
図５は、図４に続く他の製造工程後の図１のフィン型ＦＥＴに基づくメモリ装置を示す断面図である。
【００３８】
この他の製造工程では、頂面２４と、フィン部分４ａ及び４ｂの開放側壁２５と、フィン間スペース１０の頂面２６における誘電体層１１（又は電荷捕捉積層体１５）の端部領域と、フィン間スペース１０内のポリシリコンライン１２の頂面２６とをゲート酸化物層１３により被覆する。ゲート酸化物層１３の形成後、他の（第２の）ポリシリコン層１４を堆積して構造体を被覆する。
【００３９】
図６は、フィン型ＦＥＴに基づくメモリ装置の第１実施例を示す断面図である。
【００４０】
第２のポリシリコン層１４のパターン化後、フィン部分４ａ及び４ｂと、誘電体層１１の端部領域と、フィン間スペース１０内のポリシリコンライン１２とを囲むゲートＧを形成し、フィン部分４ａ及び４ｂと、誘電体層１１の端部領域と、ポリシリコンライン１２とをこのゲートＧから分離するのにゲート酸化物１３を用いる。
【００４１】
第１実施例では、不揮発性メモリ装置は、フィン間スペース１０内の絶縁層１１及びポリシリコンライン１２を有する電荷蓄積領域１１，１２を具えており、ポリシリコンライン１２が電荷蓄積用のフローティングゲートＦＧとして作用する。
【００４２】
上述した方法は、厳格なリソグラフ処理がない為、フィン部分４ａ及び４ｂの位置及び大きさに関する良好な制御を行える不揮発性メモリ装置を提供するので有利である。フィン部分４ａ及び４ｂは、これらの寸法が直接規定されるのではなく、溝マスクとマスクＭ１との適切な整列を維持した際の、これらのマスクの重なり、すなわち、溝マスクとマスクＭ１との大きさの差により規定されることに注意すべきである。本発明の方法によれば、フィン部分４ａ及び４ｂを直接規定する際の不整合により生じるおそれのある変化を減少させる。
【００４３】
代表的に、フィン部分４ａ及び４ｂの高さは約３０nm〜約１００nmの範囲内とする。フィン部分４ａ及び４ｂの幅はこれらのフィン部分４ａ及び４ｂの高さ以下にする。フィン間スペース１０の幅は約５０nm〜１５０nmの範囲内とする。ゲート酸化物層１３の厚さは１nm〜約１０nmの範囲内とする。
【００４４】
絶縁層１１の厚さは、約４nm〜約１０nmの範囲内とする。ゲート１４（Ｇ）の厚さは約５０nm〜１５０nmの範囲内とする。
【００４５】
図７は、フィン型ＦＥＴに基づくメモリ装置の第２実施例を示す断面図である。
【００４６】
第２のポリシリコン層１４のパターン化後、フィン部分４ａ及び４ｂの外側の側壁２５と、電荷捕捉積層体１５の端部領域と、ポリシリコンライン１２とを囲むゲートＧを形成し、フィン部分４ａ及び４ｂと、電荷捕捉積層体１５の端部領域と、ポリシリコンライン１２とをこのゲートＧから分離するのにゲート酸化物１３を用いる。
【００４７】
この第２の実施例では、不揮発性メモリ装置は、フィン部分４ａ、フィン部分４ｂ及びフィン間スペース１０の底部２３の面間に介在する電荷捕捉積層体１５と、フィン間スペース１０内のポリシリコンライン１２とを有する電荷蓄積領域１５，１２を具えている。この場合、ポリシリコンライン１２は、電荷捕捉積層体１５内に電荷を蓄積する動作を制御しうる制御ゲートＣＧとして作用する。この第２の実施例の場合、ゲートＧはアクセスゲートとして作用する。
【００４８】
代表的に、フィン部分４ａ及び４ｂの高さは約３０nm〜約１００nmの範囲内とする。フィン部分４ａ及び４ｂの幅はこれらのフィン部分４ａ及び４ｂの高さ以下にする。フィン間スペース１０の幅は約５０nm〜１５０nmの範囲内とする。ゲート酸化物層１３の厚さは１nm〜約１０nmの範囲内とする。
【００４９】
電荷捕捉積層体１５の第１の二酸化シリコン（誘電体）層の厚さは、約１nm〜約３nmの範囲内とする。電荷捕捉積層体１５の電荷捕捉用の窒化シリコン層の厚さは約４nm〜１０nmの範囲内とする。電荷捕捉積層体１５の第２の二酸化シリコン（誘電体）層の厚さは、約４nm〜約２５nmの範囲内とする。ゲート１４（Ｇ）の厚さは約５０nm〜約１５０nmの範囲内とする。
【００５０】
最終段階の他の処理で、表面安定化層（図示せず）を形成することができ、この場合、ソース及びドレイン領域３と、ゲートＧとに対する接点、及び第２の実施例に適用する場合、制御ゲートＣＧに対する接点を当業者にとって既知のように形成しうる。
【００５１】
図８は、フィン型ＦＥＴに基づくメモリ装置の第３実施例を示す断面図である。
【００５２】
この第３実施例では、頂面２１のエッチングを、このエッチング後に自由面２４がフィン間スペース１０の領域の底部２３の位置レベルよりもかなり低い位置レベルとなるように行う。図８では、底面２３の位置レベルと自由面２４との間の差が明らかとなるように、底面２３と同じ位置レベルを破線で示してある。このようにすることにより、動作中に、自由面とフィン部分４ａ及び４ｂとの間の隅部領域における電界に対する良好な制御が得られるようになる。このことにより、制御ゲートがフィン間スペース１０の下側のフィンの底部領域（この底部領域はシリコンより成る）を良好に制御するようにする。
【００５３】
代表的には、エッチングにより自由面２４とフィン間スペース１０の底面２３との間の差を、例えば、３０nm〜１００nmの範囲内とする。他の寸法は図６又は７につき上述したようにすることができる。
【００５４】
ポリシリコンライン１２は本例の場合、フローティングゲート又は制御ゲートにすることができることに注意すべきである。ポリシリコンライン１２がフローティングゲートＦＧとして作用するか又は制御ゲートとして作用するかに応じて、絶縁層１１又は電荷捕捉積層体１５をフィン部分４ａ及び４ｂとポリシリコンライン１２との間に介在させる。ポリシリコンライン１２をフローティングゲートＦＧとして用いる場合には、ゲート１４（Ｇ）が制御ゲートとして作用する。ポリシリコンライン１２を、電荷蓄積積層体１５への電荷の蓄積を制御する制御ゲートＣＧとして用いる場合には、ゲート１４（Ｇ）がアクセスゲートとして作用する。
【００５５】
図９は、フィン型ＦＥＴに基づくメモリ装置の第４実施例を示す断面図である。
【００５６】
この第４実施例では、頂面２１のエッチングを、このエッチング後にシリコン層２０の自由面２４がフィン間スペース１０の領域の底部２３の位置レベルよりもかなり低い位置レベルとなるように、且つ同時にフィン部分４ａ及び４ｂのアンダカット部１８が得られるように行う。このアンダカット部は、図４及び５に示すような開放側壁２５上にスペーサ（図示せず）を設け、これに続き等方性（湿式）エッチングを行ってスペーサの下側のシリコンを除去することにより得られる。底面２３の位置レベルと自由面２４との間の差が明らかとなるように、底面２３と同じ位置レベルを破線で図９に示してある。
【００５７】
代表的には、エッチング処理により自由面２４とフィン間スペース１０の底面２３との間の差を、約３０nm〜約１００nmの範囲内とする。フィン部分４ａ及び４ｂのアンダカット部はアンダエッチングよりも幾分小さく、すなわち、それぞれのフィン部分の幅よりも小さくなる。他の寸法は図６又は７につき上述したのと類似させることができる。
【００５８】
本例の場合も、第３実施例と同様に、動作中に、自由面とフィン部分４ａ及び４ｂの各々との間の隅部領域における電界に対する良好な制御が得られるようになる。
【００５９】
本例の場合も、ポリシリコンライン１２は、フローティングゲート又は制御ゲートとして作用させることができることに注意すべきである。ポリシリコンライン１２をフローティングゲートＦＧとして用いる場合には、ゲート１４（Ｇ）が制御ゲートとして作用する。ポリシリコンライン１２を、電荷蓄積積層体１５への電荷の蓄積を制御する制御ゲートＣＧとして用いる場合には、ゲート１４（Ｇ）がアクセスゲートとして作用する。
【００６０】
又、制御ゲートＣＧを電荷捕捉積層体１５、例えば、ＯＮＯ積層体と組み合わせて用いる実施例では、メモリセルの読み出し妨害を低減させることができる。その理由は、制御ゲートＣＧが電荷捕捉積層体１５を充電（放電）させるためのみに用いられる為である。
【００６１】
又、１つのセル当たりに与えられる（読み出し中の）電流は比較的大きい為、本発明によるメモリ装置のアレイにおける増幅回路に対する条件が従来の技術よりも少なくなる。代表的には、新規なメモリ装置が占める面積に比べたこのような回路の設置面積が従来の技術の場合よりも小さくなる。
【図面の簡単な説明】
【００６２】
【図１】図１は、本発明によるフィン型ＦＥＴに基づくメモリ装置のレイアウトを示す斜視図である。
【図２】図２は、図１のフィン型ＦＥＴに基づくメモリ装置を示す断面図である。
【図３】図３は、一製造工程後の図１のフィン型ＦＥＴに基づくメモリ装置を示す断面図である。
【図４】図４は、図３に続く製造工程後の図１のフィン型ＦＥＴに基づくメモリ装置を示す断面図である。
【図５】図５は、更なる製造工程後の図１のフィン型ＦＥＴに基づくメモリ装置を示す断面図である。
【図６】図６は、第１実施例のフィン型ＦＥＴに基づくメモリ装置を示す断面図である。
【図７】図７は、第２実施例のフィン型ＦＥＴに基づくメモリ装置を示す断面図である。
【図８】図８は、第３実施例のフィン型ＦＥＴに基づくメモリ装置を示す断面図である。
【図９】図９は、第４実施例のフィン型ＦＥＴに基づくメモリ装置を示す断面図である。
【図１】
2009510720.tif 000003
【図２】
2009510720.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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