(57)【要約】  ＩＧＢＴは、コレクタ領域上の第１シリコン領域と、第１シリコン領域上に配置された交互に入れ替わる第１及び第２伝導型の複数の柱部と、を含む。ＩＧＢＴは、各々が第１伝導型の柱部の１つの上に拡がり且つ電気的に接触している複数の井戸型領域と、各々が対応する井戸領域の一部分上に拡がる複数のゲート電極と、をさらに含む。第１及び第２伝導型柱部の各々の物理的ディメンジョンと第１及び第２伝導型柱部の各々の電荷キャリアドーピング濃度が、第１伝導型柱部の各々内の実効電荷とそれに隣接した第２伝導型柱部の各々内の実効電荷との間において電荷不均衡を生成するように選択されている。
2009525610.tif 000002
【特許請求の範囲】
【請求項１】
絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であって、
第１伝導型のコレクタ領域と、
前記コレクタ領域上に拡がる第２伝導型の第１シリコン領域と、
前記第１シリコン領域上に交互に配置された第１及び第２伝導型の複数の柱部と、
各々が前記第１伝導型の柱部の１つの上に拡がり且つ電気的に接触している前記第１伝導型の複数の井戸型領域と、
各々が対応する井戸領域の一部分の上に拡がり、ゲート誘電層よって下方の領域から絶縁された複数のゲート電極と、を含み、
前記第１伝導型の柱部の各々の底面が前記コレクタ領域の上面から垂直方向において離間され、
前記第１及び第２伝導型柱部の各々の物理的ディメンジョンと前記第１及び第２伝導型柱部の各々の電荷キャリアドーピング濃度は、前記第１伝導型の柱部の各々内の実効電荷とそれに隣接する前記第２伝導型の柱部の各々内の実効電荷との間において電荷不均衡を生じさせるように、選択されていることを特徴とする絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）。
【請求項２】
前記第１伝導型の前記柱部の各々は前記第２伝導型の前記柱部の各々よりも高い実効電荷を有し、５−２５％の範囲の電荷不均衡度が得られていることを特徴とする請求項１に記載のＩＧＢＴ。
【請求項３】
ＩＧＢＴのスイッチが切られるとき、少数キャリアは前記第１伝導型の前記柱部を介して除去されることを特徴とする請求項１に記載のＩＧＢＴ。
【請求項４】
前記第１シリコン領域と前記コレクタ領域との間に拡がる前記第２伝導型のフィールド停止層をさらに含み、前記フィールド停止層は、ＩＧＢＴ動作中に形成された空乏層が、コレクタ領域にまで広まるのを阻止するドーピング濃度及び膜厚を有することを特徴とする請求項１に記載のＩＧＢＴ。
【請求項５】
前記第１シリコン領域と前記コレクタ領域との間に拡がる前記第２伝導型のフィールド停止層をさらに含み、前記フィールド停止層は前記第１シリコン領域のドーピング濃度より高いドーピング濃度を有することを特徴とする請求項１に記載のＩＧＢＴ。
【請求項６】
各井戸型領域内に形成され、各井戸型領域内にチャネル領域を形成する前記第２伝導型のソース領域をさらに含み、各ゲート電極が各井戸型領域内の少なくともチャネル領域に拡がっていることを特徴とする請求項１に記載のＩＧＢＴ。
【請求項７】
第１伝導型の柱部の各々中のドーピング濃度は等級付けされており、前記第１の伝導型の前記柱部の各々の上部に沿ったドーピング濃度はその底部に沿ったドーピング濃度より高いことを特徴とする請求項１のＩＧＢＴ。
【請求項８】
第２伝導型の前記柱部の各々内のドーピング濃度は等級付けされており、前記第２伝導型の前記柱部の各々の上部に沿ったドーピング濃度はその底部に沿ったドーピング濃度より低いことを特徴とする請求項１に記載のＩＧＢＴ。
【請求項９】
前記第１伝導型の前記柱部は同心リングとして構成されていることを特徴とする請求項１に記載のＩＧＢＴ。
【請求項１０】
前記複数のゲート電極が同心リングとして構成されていることを特徴とする請求項９に記載のＩＧＢＴ。
【請求項１１】
前記複数のゲート電極がストライプ形成されていることを特徴とする請求項９に記載のＩＧＢＴ。
【請求項１２】
前記第１伝導型の前記柱部はストライプ形成されていることを特徴とする請求項１に記載のＩＧＢＴ。
【請求項１３】
前記複数のゲート電極がストライプ形成され且つ前記第１伝導型の前記ストライプ形成された複数の柱部に平行に延在していることを特徴とする請求項１２のＩＧＢＴ。
【請求項１４】
前記複数のゲート電極がストライプ形成され且つ前記第１伝導型のストライプ形成された複数の柱部に垂直に延在していることを特徴とする請求項１２に記載のＩＧＢＴ。
【請求項１５】
第１伝導型のコレクタ領域と、
前記コレクタ領域上に拡がる第２伝導型の第１シリコン領域と、
前記第１シリコン領域上に交互に配置された第１及び第２伝導型の複数の柱部と、
第１及び第２伝導型の前記複数の柱部上に拡がり且つ電気的に接触する第１伝導型の井戸型領域と、
各々が前記井戸型領域を貫通し且つ第２伝導型の前記柱部の１つの中で終端し、各々がゲート電極を含む複数のゲートトレンチと、を含み、
前記第１伝導型柱部の各々の底面が、前記コレクタ領域の上部面から垂直方向において離間され、
前記第１及び第２伝導型の柱部の各々の物理的ディメンジョンと前記第１及び第２伝導型柱部の各々内の電荷キャリアドーピング濃度は、前記第１伝導型の柱部の各々内の実効電荷とそれに隣接する前記第２伝導型の柱部の内の実効電荷との間において電荷不均衡を生じさせるように、選択されていることを特徴とする絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）。
【請求項１６】
前記第１伝導型の前記柱部の各々は前記第２伝導型の前記柱部の各々よりも高い実効電荷を有し、５−２５％の範囲の電荷不均衡度が得られることを特徴とする請求項１５に記載のＩＧＢＴ。
【請求項１７】
ＩＧＢＴのスイッチが切られるとき、少数キャリアは前記第１伝導型の前記柱部を介して除去されることを特徴とする請求項１５に記載のＩＧＢＴ。
【請求項１８】
前記第１シリコン領域と前記コレクタ領域との間に拡がる前記第２伝導型のフィールド停止層をさらに含み、前記フィールド停止層は、ＩＧＢＴ動作中に形成された空乏層が、コレクタ領域にまで拡がるのを阻止するドーピング濃度と膜厚を有することを特徴とする請求項１５に記載のＩＧＢＴ。
【請求項１９】
前記第１シリコン領域と前記コレクタ領域との間に広がる前記第２伝導型のフィールド停止層をさらに含み、前記フィールド停止層は前記第１シリコン領域のドーピング濃度よりも高いドーピング濃度を有することを特徴とする請求項１５に記載のＩＧＢＴ。
【請求項２０】
前記複数のゲートトレンチに隣接した前記井戸型領域内に形成された前記第２伝導型の複数のソース領域をさらに含むことを特徴とする請求項１５に記載のＩＧＢＴ。
【請求項２１】
第１伝導型の前記柱部の各々内のドーピング濃度は等級付けされており、前記第１の伝導型の前記柱部の各々の上部に沿ったドーピング濃度はその底部に沿ったドーピング濃度よりも高いことを特徴とする請求項１５に記載のＩＧＢＴ。
【請求項２２】
第２伝導型の前記柱部の各々内のドーピング濃度は等級付けされており、前記第２伝導型の前記柱部の各々の上部に沿ったドーピング濃度はその底部に沿ったドーピング濃度よりも低いことを特徴とする請求項１５に記載のＩＧＢＴ。
【請求項２３】
前記第１伝導型の前記柱部は同心リングとして構成されていることを特徴とする請求項１５に記載のＩＧＢＴ。
【請求項２４】
前記複数のゲート電極が同心リングとして構成されていることを特徴とする請求項２３に記載のＩＧＢＴ。
【請求項２５】
前記複数のゲート電極がストライプ形成されていることを特徴とする請求項２３に記載のＩＧＢＴ。
【請求項２６】
前記第１伝導型の前記柱部はストライプ形成されていることを特徴とする請求項１５に記載のＩＧＢＴ。
【請求項２７】
前記複数のゲート電極がストライプ形成されており且つ前記第１伝導型の前記ストライプ形成された柱部に対して平行に延在していることを特徴とする請求項２６に記載のＩＧＢＴ。
【請求項２８】
前記複数のゲート電極がストライプ形成されており且つ前記第１伝導型の前記ストライプ形成された柱部に対して垂直に延在していることを特徴とする請求項２６に記載のＩＧＢＴ。
【請求項２９】
第１伝導型のコレクタ領域上に第２伝導型のエピタキシャル層を形成するステップと、
前記エピタキシャル層内に各々の底面が前記コレクタ領域の上面から離間された前記第１伝導型の第１の複数の柱部を形成し、前記第１の複数の柱部をお互いから分離する前記エピタキシャル層のこれらの部分が第２の複数の柱部を形成して、伝導型が交互に入れ替わる柱部を形成するステップと、
各々が前記第１の複数の柱部の１つの上に拡がり且つ電気的に接触する前記第１伝導型の複数の井戸型領域を前記エピタキシャル層内において形成するステップと、
各々が対応する井戸型領域の一部分上に拡がり、各々が誘電体層によってその下方の領域から絶縁されている複数のゲート電極を形成するステップと、を含み、
前記第１及び第２伝導型の柱部の各々の物理的ディメンジョンと前記第１及び第２伝導型柱部の各々の電荷キャリアドーピング濃度は、第１の複数の柱部の各柱部内の実効電荷とそれに隣接した第２の複数の柱部内の実効電荷との間において電荷不均衡を生成するように、選択されていることを特徴とする絶縁ゲートバイポーラトランジスタを形成する方法。
【請求項３０】
前記第１の複数の柱部の各々は前記第２の複数の柱部の各々よりも高い実効電荷を有し、５−２５％の範囲の電荷不均衡度が得られることを特徴とする請求項２９に記載の方法。
【請求項３１】
前記エピタキシャル層を形成するステップに先立って、前記第１伝導型のフィールド停止層を前記コレクタ領域上に形成するステップをさらに含み、  前記フィールド停止層は、ＩＧＢＴ動作中に形成された空乏層が、コレクタ領域にまで拡がるのを阻止するドーピング濃度と膜厚を有することを特徴とする請求項２９に記載の方法。
【請求項３２】
前記フィールド停止層はエピタキシァルに形成されることを特徴とする請求項３１に記載の方法。
【請求項３３】
各井戸型領域内に前記第２伝導型のソース領域を形成して、各井戸型領域内においてチャネル領域を形成するステップをさらに含み、各ゲート電極が各井戸型領域内の前記チャンネル領域上に少なくとも拡がっていることを特徴とする請求項２９に記載の方法。
【請求項３４】
前記第１の複数の柱部の各々のドーピング濃度は等級付けされており、前記第１の複数の柱部の各々の上部に沿ったドーピング濃度はその底部に沿ったドーピング濃度よも高いことを特徴とする請求項２９に記載の方法。
【請求項３５】
前記第１の複数の柱部の各々のドーピング濃度は等級付けされており、前記第１の複数の柱部の各々の上部に沿ったドーピング濃度はその底部に沿ったドーピング濃度よりも低いことを特徴とする請求項２９に記載の方法。
【請求項３６】
前記第１の複数の柱部は同心リングとして形成されることを特徴とする請求項２９に記載の方法。
【請求項３７】
前記複数のゲート電極は同心リングとして形成されることを特徴とする請求項３６に記載の方法。
【請求項３８】
前記複数のゲート電極がストライプ形成されていることを特徴とする請求項３６に記載の方法。
【請求項３９】
前記第１の複数の柱部はストライプ形成されていることを特徴とする請求項２９に記載の方法。
【請求項４０】
前記複数のゲート電極がストライプ形成され且つ前記ストライプ形成された第１の複数の柱部に対して平行に拡がっていることを特徴とする請求項３９に記載の方法。
【請求項４１】
前記複数のゲート電極がストライプ形成され且つ前記第１伝導型の前記ストライプ形成された複数の柱部に対して垂直に拡がっていることを特徴とする請求項３９に記載の方法。
【請求項４２】
前記第１シリコン領域は第２伝導型であり、第１伝導型のコレクタ領域上にエピタキシャル層を形成するステップと、
前記エピタキシャル層内に各々の底面が前記コレクタ領域の上面から離間された前記第１伝導型の第１の複数の柱部を形成し、前記第１の複数の柱部をお互いから離間する前記エピタキシャル層のこれらの部分が第２の複数の柱部を形成して、伝導型が交互に入れ替わる柱部を形成するステップと、
前記第１及び第２の複数の柱部上に拡がり且つ電気的に接触している前記第１伝導型の井戸型領域を前記エピタキシャル層内に形成するステップと、
各々が前記井戸型領域を貫通し且つ前記第２の複数の柱部内で終端する複数のゲートトレンチを形成するステップと、
各ゲートトレンチ内にゲート電極を形成するステップと、を含み、
前記第１及び第２伝導型の柱部の各々の物理的ディメンジョンと前記第１及び第２伝導型柱部の各々内の電荷キャリアドーピング濃度は、第１の複数の柱部の各柱部内の実効電荷とそれに隣接した第２の複数の柱部の柱部内の実効電荷との間において電荷不均衡を生成するように、選択されていることを特徴とする絶縁ゲートバイポーラトランジスタを形成する方法。
【請求項４３】
前記第１の複数の柱部の各々は前記第２の複数の柱部の各々よりも高い実効電荷を有し、５−２５％の範囲の電荷不均衡度が得られることを特徴とする請求項４２に記載の方法。
【請求項４４】
前記エピタキシャル層を形成するステップに先立って、前記第１伝導型のフィールド停止層を前記コレクタ領域上に形成するステップをさらに含み、前記フィールド停止層は、ＩＧＢＴ動作中に形成された空乏層が、コレクタ領域にまで拡がるのを阻止するドーピング濃度と膜厚を有することを特徴とする請求項４２に記載の方法。
【請求項４５】
前記フィールド停止層はエピタキシァルに形成されることを特徴とする請求項４４に記載の方法。
【請求項４６】
前記井戸型領域内に前記第２伝導型のソース領域を形成するステップをさらに含むことを特徴とする請求項４２に記載の方法。
【請求項４７】
前記第１伝導型の柱部の各々中のドーピング濃度は等級付けされており、前記第１の伝導型の柱部の各々の上部に沿ったドーピング濃度はその底部に沿ったドーピング濃度よりも高いことを特徴とする請求項４２に記載の方法。
【請求項４８】
前記第１伝導型の柱部の各々内のドーピング濃度は等級付けされており、前記第１の伝導型の柱部の各々の上部に沿ったドーピング濃度はその底部に沿ったドーピング濃度よりも高いことを特徴とする請求項４２に記載の方法。
【請求項４９】
前記第１の複数の柱部は同心リングとして形成されることを特徴とする請求項４２に記載の方法。
【請求項５０】
前記複数のゲート電極が同心リングとして形成されることを特徴とする請求項４９に記載の方法。
【請求項５１】
前記複数のゲート電極がストライプ形成されていることを特徴とする請求項４９に記載の方法。
【請求項５２】
前記第１の複数の柱部はストライプ形成されていることを特徴とする請求項４２に記載の方法。
【請求項５３】
前記複数のゲート電極がストライプ形成され且つ前記ストライプ形成された第１の複数の柱部に対して平行に拡がっていることを特徴とする請求項５２に記載の方法。
【請求項５４】
前記複数のゲート電極がストライプ形成され且つ前記ストライプ形成された第１の複数の柱部に対して垂直に拡がっていることを特徴とする請求項５２に記載の方法。
【請求項５５】
第１伝導型の基板の背面に沿って第１伝導型のドーパントを注入して、前記第１伝導型のコレクタ領域を前記基板内に形成するステップと、
各々の底面が前記コレクタ領域の上面から離間された前記第１伝導型の第１の複数の柱部を基板内に形成して、前記第１の複数の柱部をお互いから離間する前記基板のそれらの部分が第２の複数の柱部を形成して、交互に入れ替わる伝導型の柱部を形成するステップと、を含み、
前記第１及び第２伝導型の柱部の各々の物理的ディメンジョンと前記第１及び第２伝導型の柱部の各々の電荷キャリアドーピング濃度は、第１の複数の柱部の各柱部内の実効電荷とそれに隣接した第２の複数の柱部の各柱部内の実効電荷との間において電荷不均衡を生じさせるように、選択されていることを特徴とする絶縁ゲートバイポーラトランジスタを形成する方法。
【請求項５６】
前記第１伝導型の前記ドーパントを注入するステップに先立って、前記基板の前記背面に沿って第２伝導型のドーパントを注入して、前記第２伝導型のフィールド停止領域を形成するステップをさらに含み、前記コレクタ領域は、前記フィールド停止層内に形成され且つ包含されていることを特徴とする請求項５５に記載の方法。
【請求項５７】
基板上にエピタキシャル層を形成するステップと、
前記基板を除去して、前記エピタキシャル層の背面を露出させるステップと、
前記エピタキシャル層の露出した前記背面に沿って第１伝導型のドーパントを注入して、第２伝導型の前記エピタキシャル層内に前記第１伝導型のコレクタ領域を形成するステップと、
前記エピタキシャル層内に各々の底面が前記コレクタ領域の上面から離間された前記第１伝導型の第１の複数の柱部を形成し、前記第１の複数の柱部をお互いから離間する前記エピタキシャル層のそれらの一部が第２の複数の柱部を形成して、交互に入れ替わる伝導型の柱部を形成するステップと、を含み、
前記第１及び第２伝導型の柱部の各々の物理的ディメンジョンと前記第１及び第２伝導型柱部の各々内の電荷キャリアドーピング濃度は、第１の複数の柱部の各柱部内の実効電荷とそれに隣接した第２の複数の柱部の柱部内の実効電荷との間において電荷不均衡を生じさせるように、選択されていることを特徴とする絶縁ゲートバイポーラトランジスタを形成する方法。
【請求項５８】
前記第１伝導型のドーパントを注入するステップに先立って、前記エピタキシャル層の前記露出した背面に沿って第２伝導型のドーパントを注入して、前記第２伝導型のフィールド停止領域を形成するステップをさらに含み、前記コレクタ領域は、前記フィールド停止層内に形成され且つ包含されていることを特徴とする請求項５７に記載の方法。
【請求項５９】
第２伝導型の基板上に前記第２伝導型のエピタキシャル層を形成するステップと、
前記基板の背面を介して前記基板を薄膜化するステップと、
薄膜化された前記基板の背面に沿って第１伝導型のドーパントを注入して、薄膜された前記基板内に包含された前記第１伝導型のコレクタ領域を形成するステップと、
前記エピタキシャル層内に各々の底面が前記コレクタ領域の上面から離間された前記第１伝導型の第１の複数の柱部を形成して、前記第１の複数の柱部をお互いから離間する前記エピタキシャル層のそれらの一部が第２の複数の柱部を形成して、交互に入れ替わる伝導型の柱部を形成するステップと、を含み、
前記第１及び第２伝導型柱部の各々の物理的ディメンジョンと前記第１及び第２伝導型の柱部の各々内の電荷キャリアドーピング濃度が、第１の複数の柱部の各柱部内の実効電荷とそれに隣接した第２の複数の柱部内の実効電荷との間において電荷不均衡を作成するように選択されていることを特徴とする絶縁ゲートバイポーラトランジスタを形成する方法。
【発明の詳細な説明】
【関連出願のクロスリファレンス】
【０００１】
本出願は、すべての目的のために全体として本明細書に組み入れられている２００６年２月３日に出願された米国仮出願６０／７６５，２６１号の利益を請求する。
【技術分野】
【０００２】
本発明は、半導体パワーデバイスに関し、特に、電荷平衡構造を有する絶縁ゲートバイポーラトランジスタ（IGBT：insulated gate bipolar transistor）を形成する構造及び方法に関する。
【背景技術】
【０００３】
ＩＧＢＴは、商業化が可能な半導体パワーデバイスの１つである。図１は、従来のＩＧＢＴの断面図を示している。高ドープＰ型コレクタ領域１０４はコレクタ電極１０２に電気的に接続されている。Ｎ型ドリフト領域１０６はコレクタ領域１０４上に形成されている。高ドープＰ型井戸型領域１０８はドリフト領域１０６内に形成されており、高ドープＮ型ソース領域１１０はＰ型井戸型領域１０８内に形成されている。井戸型領域１０８とソース領域１１０の両方がエミッタ電極１１２に電気的に接続されている。平面ゲート１１４は、ドリフト領域１０６の上面と、井戸型領域１０８内のチャネル領域１１３上に拡がり、且つソース領域１１０と重複している。ゲート１１４はその下方の領域からゲート誘電体層１１６によって絶縁されている。
【０００４】
図１のような従来のＩＧＢＴの様々な競合性能パラメータに関する最適化は、Ｐ型コレクタ領域内で必要とされる高ドープ量とＮ型ドリフト領域において必要とされる有限の膜厚とを含む多くの要素によって制限されている。これらの要素は様々なトレードオフ性能の向上を制限している。したがって、改良されたＩＧＢＴが必要であり、その改良されたＩＧＢＴにおいては、ＩＧＢＴを改善することができるトレードオフ性能パラメータを良好に制御することができる。
【発明の開示】
【０００５】
本発明の実施例によれば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）は、第１伝導型のコレクタ領域と、コレクタ領域上に拡がる第２伝導型の第１シリコン領域と、を含む。第１及び第２伝導型の複数の柱部は、第１シリコン領域上に交互に入れ替わるように配置されている。第１伝導型柱部の各々の底面が、コレクタ領域の上面から垂直方向において離間されている。ＩＧＢＴは、各々が第１伝導型の柱部の１つの上に拡がり且つ電気的に接触している第１伝導型の複数の井戸型領域と、各々が対応する井戸型領域の一部分上に拡がる複数のゲート電極と、をさらに含む。各ゲート電極はゲート誘電体層によってその下方の領域から絶縁されている。第１及び第２伝導型柱部の各々の物理的ディメンジョンと第１及び第２伝導型柱部の各々内の電荷キャリアドーピング濃度は、各第１伝導型柱部内の実効電荷とそれに隣接する各第２伝導型柱部内の実効電荷との間においてチャージ不均衡を生成するように選択されている。
【０００６】
本発明の別の実施例によれば、ＩＧＢＴは、第１伝導型のコレクタ領域と、コレクタ領域上に拡がる第２伝導型の第１シリコン領域と、を含む。第１及び第２伝導型の複数の柱部は、第１シリコン領域上に交互に配置されている。第１伝導型柱部の各々の底面が、コレクタ領域の上面から垂直方向において離間されている。第１伝導型の井戸型領域は、第１及び第２伝導型の複数の柱部上に拡がり且つ電気的に接触している。ＩＧＢＴは、各々が井戸型領域を貫通し且つ第２伝導型の柱部の１つの中で終端し、各々がゲート電極を含む複数のゲートトレンチをさらに含む。第１及び第２伝導型柱部の各々の物理的ディメンジョンと第１及び第２伝導型柱部の各々内の電荷キャリアドーピング濃度は、各第１伝導型柱部内の実効電荷とそれに隣接する各第２伝導型柱部内の実効電荷との間において電荷不均衡を生成するように、選択されている。
【０００７】
本発明のさらに別の実施例よれば、ＩＧＢＴは以下の通り形成される。エピタキシャル層が第１伝導型のコレクタ領域上に形成される。エピタキシャル層は第２伝導型である。エピタキシャル層内に第１伝導型の第１の複数の柱部が形成され、第１の複数の柱部をお互いから離間するエピタキシャル層のそれらの一部が第２の複数の柱部を形成し、その結果、交互に入れ替わる伝導型の柱部が形成され、第１の複数の柱部の各々の底面がコレクタ領域の上部面から離間されている。エピタキシャル層内に第１伝導型の複数の井戸型領域が形成され、各井戸型領域は第１の複数の柱部の１つ上に拡がり且つ電気的に接触する。複数のゲート電極が形成され、各々のゲート電極は、対応する井戸型領域の一部分に拡がり、ゲート誘電体層によってその下方の領域から絶縁される。第１及び第２伝導型柱部の各々の物理的ディメンジョンと第１及び第２伝導型柱部の各々内の電荷キャリアドーピング濃度は、第１の複数の柱部の各柱部内の実効電荷とそれに隣接した第２の複数の柱部内の実効電荷との間において電荷不均衡を作成するように、選択されている。
【０００８】
本発明の別の実施例によれば、ＩＧＢＴは以下の通り形成される。エピタキシャル層が第１伝導型のコレクタ領域上に形成され、第１シリコン領域は第２伝導型である。エピタキシャル層内に第１伝導型の第１の複数の柱部が形成され、第１の複数の柱部をお互いから離間するエピタキシャル層のそれらの一部が第２の複数の柱部を形成し、その結果、交互に入れ替わる伝導型の柱部が形成され、第１の複数の柱部の各々の底面がコレクタ領域の上面から離間される。第１伝導型の井戸型領域がエピタキシャル層内で形成され、井戸型領域は、第１及び第２の複数の柱部上に拡がり且つ電気的に接触する。複数のゲートトレンチが形成され、各々のゲートトレンチが井戸型領域を貫通し且つ第２の複数の柱部内で終端する。そして、ゲート電極は各ゲートトレンチ内で形成される。第１及び第２伝導型柱部の各々の物理的ディメンジョンと第１及び第２伝導型柱部の各々内の電荷キャリアドーピング濃度は、第１の複数の柱部の各柱部内の実効電荷とそれに隣接した第２の複数の柱部内の実効電荷との間において電荷不均衡を生成するように、選択されている。
【０００９】
本発明の別の実施例によれば、ＩＧＢＴは以下の通り形成される。第１伝導型のドーパントが第１伝導型の基板の背面に沿って注入され、基板内に第１伝導型のコレクタ領域が形成される。第１伝導型の第１の複数の柱部が基板内に形成され、第１の複数の柱部をお互いから離間するエピタキシャル層のそれらの一部が第２の複数の柱部を形成して、その結果、交互に入れ替わる伝導型の柱部が形成され、第１の複数の柱部の各々の底面がコレクタ領域の上面から離間される。第１及び第２伝導型柱部の各々の物理的ディメンジョンと第１及び第２伝導型柱部の各々内の電荷キャリアドーピング濃度は、第１の複数の柱部の各柱部内の実効電荷とそれに隣接した第２の複数の柱部内の実効電荷との間で電荷不均衡を作成するように、選択されている。
【００１０】
本発明の別の実施例によれば、ＩＧＢＴは以下の通り形成される。エピタキシャル層が基板上に形成される。エピタキシャル層の背面が露出するように、基板を完全に取り除く。第１伝導型のドーパントがエピタキシャル層の露出した背面に沿って注入され、エピタキシャル層内の第１伝導型のコレクタ領域が形成される。エピタキシャル層内に第１伝導型の第１の複数の柱部が形成され、第１の複数の柱部をお互いから離間するエピタキシャル層のそれらの一部が第２の複数の柱部を形成して、その結果、交互に入れ替わる伝導型の柱部が形成され、第１の複数の柱部の各々の底面がコレクタ領域の上面から離間される。第１及び第２伝導型柱部の各々の物理的ディメンジョンと第１及び第２伝導型柱部の各々内の電荷キャリアドーピング濃度は、第１の複数の柱部の各柱部内の実効電荷とそれに隣接した第２の複数の柱部内の実効電荷との間で電荷不均衡を作成するように、選択されている。
【００１１】
本発明の別の実施例によれば、ＩＧＢＴは以下の通り形成される。エピタキシャル層が基板上に形成される。基板はその背面を介して薄膜化され、薄膜化された基板の背面に沿って第１伝導型のドーパントが注入され、薄膜化された基板内に包含される第１伝導型のコレクタ領域が形成される。基板とエピタキシャル層は第２伝導型である。エピタキシャル層内に第１伝導型の第１の複数の柱部が形成され、第１の複数の柱部をお互いから離間するエピタキシャル層のそれらの一部が第２の複数の柱部を形成して、その結果、交互に入れ替わる伝導型の柱部が形成され、第１の複数の柱部の各々の底面がコレクタ領域の上面から離間される。第１及び第２伝導型柱部の各々の物理的ディメンジョンと第１及び第２伝導型柱部の各々内の電荷キャリアドーピング濃度は、第１の複数の柱部の各柱部内の実効電荷とそれに隣接した第２の複数の柱部の柱部内の実効電荷との間において電荷不均衡を生成するように、選択されている。
【００１２】
以下の詳細な説明及び図面から本発明の特性及び利点をより理解することができるであろう。
【発明を実施するための最良の形態】
【００１３】
図２は、本発明の実施例に係る、様々な競合性能パラメータが改良されるようになされた改良された超接合ＩＧＢＴの断面図である。高ドープＰ型コレクタ領域２０４はコレクタ電極２０２に電気的に接続されている。Ｎ型フィールド停止層（ＦＳＬ：ｆｉｅｌｄ  ｓｔｏｐ  ｌａｙｅｒ）２０５はコレクタ領域２０４上に拡がっており、Ｎ型領域２０６ａはＦＳＬ２０５上に拡がっている。交互に入れ替わるＰ型−柱部２０７及びＮ−柱部２０６ｂを含む電荷平衡領域は、Ｎ型領域２０６ａ上に拡がっている。代替実施例では、電荷平衡領域の領域２０７は領域２０７の鉛直境界部と底部境界部に沿って拡がるＰ型シリコンライナーを含み、領域２０７の残部は、Ｎ型または本来のシリコンである。
【００１４】
高ドープＰ型井戸型領域２０８はＰ型柱部２０７上に拡がっており、高ドープＮ型ソース領域２１０は井戸型領域２０８内に形成されている。井戸型領域２０８とソース領域２１０の両方がエミッタ電極２１２に電気的に接続されている。平面ゲート２１４は、Ｎ型領域２０６ｃの上面上と井戸型領域２０８内のチャネル領域２１３上に拡がっており、ソース領域２１０と重複している。ゲート２１４は下にあるシリコン領域からゲート誘電体層２１６によって絶縁されている。
【００１５】
図１の従来のＩＧＢＴ構造においては、高い阻止電圧を維持するために、ドリフト領域１０６の膜厚を大きくしている。高逆バイヤス電圧下では、ドリフト領域１０６内の電場分布は三角形状であり、ピーク電場が井戸型領域１０８とドリフト領域１０６の間の接合で生ずる。図２において、交互に入れ替わるＰ型‐柱部２０７及びＮ型‐柱部２０６ｂを含む電荷平衡構造を導入することによって、台形の電場分布が得られ、且つピーク電場が抑制される。ドリフトレイヤの同じドーピング濃度に対して、はるかに高い破壊電圧はこのようにして達成される。代わりに、同じ破壊電圧に対しては、ドリフト領域のドーピング濃度を増大することができ、そして／または、ドリフト領域の膜厚を低減することができるので、ＩＧＢＴコレクタ‐エミッタオン状態電圧Ｖｃｅ（ｓａｔ）を改善することができる。
【００１６】
その上、Ｐ型柱部２０７は蓄積された正孔キャリアに対するコレクタとして有利に機能するので、トランジスタスイッチ速度を向上せさることができる。さらに、電荷平衡構造はＰ‐柱部とＮ型‐柱部との間のＩＧＢＴの正孔及び電子電流成分をそれぞれ分散する。これにより、トランジスタのラッチアップ免疫性が向上され、また、シリコン中の熱分散がより均一になされる。
【００１７】
さらに、フィールド停止層２０５は、空乏層がコレクタ領域２０４にまで拡がるのを阻止するように機能する。代替実施例では、Ｎ型フィールド停止層２０５は削除され、Ｎ型領域２０６ａはＰ型コレクタ領域２０４と直接的に接触している。この代替実施例においては、Ｎ型領域２０６ａはバッファ層として機能し、そして、このバッファ層のドーピング濃度及び／又は膜厚は、空乏層がコレクタ領域２０４にまで拡がるのを阻止するように調整される。
【００１８】
図２の超接合ＩＧＢＴを多くの方法で製造できる。１実施例においては、Ｐ型‐柱部は、エピタキシャル層２０６内に深い溝部（トレンチ）を形成して、ＳＥＧのような手法を用いてＰ型シリコン材料でトレンチを埋めることによって、形成される。代わりに、Ｐ型‐柱部を、エピタキシャル層２０６に対して超高エネルギ注入又は種々のエネルギーの複数注入によって形成してもよい。また、この開示を考慮する当業者であれば、他の加工技術を思い描くことができるであろう。代替加工実施例においては、深いトレンチを形成した後に、トレンチの側壁及び底部の内側は、従来技術によりＰ型シリコンによって覆われ、トレンチはＮ型シリコン又は本来のシリコンによって埋められる。
【００１９】
図３はシミュレーション結果を示しており、正孔キャリア濃度がシリコンの表面からの距離に対してプロットされている。約１００μｍの同一のウエハ膜厚に対しては、（図３において、×＝１５μｍとして記された）Ｐ型‐柱部の中心に沿った正孔キャリア濃度と（図３において、×＝０μｍとして記された）Ｎ型‐柱部の中心に沿った正孔キャリア密度とが、（図３においてtpillar=８０μｍとして記された）深度が８０μｍであるＰ型‐柱部と（図３においてtpillar=６５μｍとして記された）深度が６５μｍのＰ型‐柱部との２つのケースに対してプロットされている。正孔キャリアのかなりの大部分がＮ型‐柱部よりむしろＰ型‐柱部を通って流れるのが分かる。
【００２０】
図４はシミュレーション結果を示しており、ターンオフエネルギー（Ｅｏｆｆ）が、従来のＩＧＢＴに対するコレクターエミッタオン状態電圧Ｖｃｅ（ｓａｔ）と、９０μｍと１００μｍのウエハ膜厚を有する（図２のものと同様の構造を有する）超接合ＩＧＢＴの２つのケースと、に対してプロットされている。図示されているように、従来のＩＧＢＴと比べて、Ｖｃｅ（ｓａｔ）／Ｅｏｆｆトレードオフは超接合ＩＧＢＴにおいてかなり改善されている。
【００２１】
交互に入れ替わる柱部構造に関連した破壊電圧を改善するためには、Ｎ型‐柱部とＰ型‐柱部の両方を完全に削除しなければならない。空乏領域内では、空間電荷の中性条件を維持する必要があり、したがって、Ｐ型‐柱部内の負電荷とＮ型‐柱部（ドリフト領域）内の正電荷との間の電荷平衡性が必要とされる。これには、Ｎ型‐とＰ型‐柱部のドーピング及び物理学的性質に関して、慎重な工学的な技術が必要とされる。しかしながら、以下により詳しく説明するように、本発明に係る超接合ＩＧＢＴは、完全な電荷平衡というより、むしろ隣接したＮ型−及びＰ型−柱部間に所定量の電荷不均衡を導入することによって、トレードオフ性能を改善するように、設計されている。
【００２２】
図示されているように、電荷不均衡度を、Ｐ型‐柱部内の電荷を高く維持して５−２０％の範囲内になすことにより、様々なトレードオフ性能における向上がなされる。１実施例においては、５×１０１０ａ／ｃｍ３から１×１０１２ａ／ｃｍ３までの範囲内にあるＮ型‐柱部の実効電荷をもたらすドーピング濃度を有する薄膜のエピタキシャル層２０６が使用されており、Ｐ型‐柱部のドーピング濃度は、Ｐ型‐柱部の実効電荷がＮ型‐柱部より約５−２０％だけ高くなるように設定される。ストライプ設計では、（Ｎ型及びＰ型柱部のストライプの幅及び長さが同一であるとして過程すれば）柱部のドーピング濃度と柱部の幅との積によって、Ｎ型‐及びＰ型‐柱部の各々の実効電荷を近似することができる。
【００２３】
交互に入れ変わる複数柱部及び超接合構造内の実効電荷を最適化することによって、図５−１８で示されたシミュレーション結果に示されるように、様々なトレードオフ性能を制御し且つ向上させることができる。図５と６はシミュレーション結果を示しており、電荷不均衡度に対するＢＶｃｅｓとＶｃｅ（ｓａｔ）の感度が、１×１０１２ａ／ｃｍ３のＮ型‐柱部電荷Ｑに対して様々な温度において示されている。図５及び６の水平軸に沿って示された電荷不均衡度は、Ｎ型‐柱部に対するＰ型‐柱部内の電荷量を増大又は低減することによって得られている。本発明によれば、（例えば、１×１０１２ａ／ｃｍ３以下の）低電荷が用いられるように、ＮとＰ柱部は調整され、電荷不均衡度に対するＶｃｅ（ｓａｔ）及びＢＶｃｅｓの感度が劇的に低減される。
【００２４】
図７と８はシミュレーション結果を示しており、電荷不均衡度に対する短絡抵抗時間ＳＣＷＴ（ＳＣＷＴ：short circuit withstand time）の感度が、１Ｖ及び１．７ＶのＶｃｅ（ｓａｔ）並びに１×１０１２ａ／ｃｍ３のＮ型‐柱部電荷に対して、それぞれ示されている。図９はシミュレーション結果を示しており、ターンオフエネルギーＥｏｆｆの感度が、１ｘ１０１２ａ／ｃｍ３の同じＮ型‐柱部電荷に対して示されている。図１０と１１は、１ｘ１Ｏ１２ａ／ｃｍ３（すなわち、電荷のバランスが取れらた構造）の同じＮ型‐柱部とＰ型柱部チャージに対するＶｃｅ（ｓａｔ）対Ｅｏｆｆトレードオフ及びＶｃｅ（ｓａｔ）対ＳＣＷＴトレードオフを示している。これらの図から分かるように、１２５℃で１．２V未満のＶＣＥ（sat）の２０μＪ／ＡのＥｏｆｆと、電荷不均衡に対して免疫となる１０μ秒より大のSCWTとが達成できる。
【００２５】
Ｐ型柱部２０７が正孔電流のためのシンクとして機能するので、ＳＣＷＴ性能は向上する。したがって、正孔電流は、図１の従来のＩＧＢＴのように、ソース領域１１０の下方というよりむしろＰ型柱部２０７に流れる傾向がある。これにより、図２の超接合ＩＧＢＴはＳＣＷＴ期間の間、ＮＰＮラッチアップの影響を受けない。また、この電流フローにより、ＳＣＷＴ期間の間、図１の従来のＩＧＢＴ中のようなより均一で且つ局所的でない自己発熱が生ずる。これにより、図２の超接合ＩＧＢＴは、より高いＰＮＰ利得で動作することができ、前方接合において熱的に生成された漏洩電流を伴うＰＮＰのスイッチをオンにすることによって生ずる故障を減少させることができる。これは、従来のＩＧＢＴの欠点である。ドリフト領域内の温度が上昇するにつれて、少数キャリアの寿命に関して正の温度係数があるので、少数キャリアの寿命が長くなるからである。前方接合に集中した高温からの熱的に生じたリークと、熱的に増大したPNP利得によって、ＰＮＰはより早くスイッチオンしてしまう。
【００２６】
図２内の超接合ＩＧＢＴの別の重要な特性は、ターン‐オフのようなクイックパンチスルー（ＱＰＴ：quick punch through）を形成するのを容易にすることであり、クイックパンチスルーは、ゲート抵抗Ｒｇを変えることによってゲート制御されるターン‐オフｄｉ／ｄｔを有する。ＱＰＴは、セルの調整（例えば、ゲート構造とＰＮＰ利得）を参照して、（超接合ＩＧＢＴのシミュレーション結果である）図１２Ａと１２Ｂのタイミング図によって表わされるように、電流が低下し始めるときに、有効ゲートバイアスがＩＧＢＴの閾電圧Ｖｔｈを超える。ＱＰＴについては、開示全体が本明細書中に参照として組み入れられている２００４年１２月１４日に公開された同一出願人によるＵＳＰＮ６，８３１，３２９号において、より完全に説明されている。
【００２７】
図１３と１４は、２つのＲｇ値の１×１０１２ａ／ｃｍ３の同じＮ型‐柱部電荷とＰ型柱部電荷に対するＶｃｅ（ｓａｔ）対ｄｉ／ｄｔトレードオフとＶｃｅ（ｓａｔ）対ｄｖ／ｄｔトレードオフを示している。図１５、１６、１７、および１８は１ｘ１Ｏ１２ａ／ｃｍ３に等しいＮ型‐柱部電荷を有する２つのＲｇ値に対する電荷不均衡のＥｏｆｆの感度、ピークＶｃｅ、ｄｉ／ｄｔ、およびｄｖ／ｄｔをそれぞれ示している。図１０と１３から分かるように、ターン‐オフｄｉ／ｄｔを低減させると、Ｅｏｆｆは増大されるが、これにより、EMI性能に対するトレードオフＥｏｆｆに柔軟性が与えられる。超接合ＩＧＢＴのｄｖ／ｄｔは少数キャリアの速い立体掃き出し（fast 3-D sweep out）のために高い。ＱＰＴを有する超接合ＩＧＢＴのターンオフ損失は、電圧が立ち上がる間、最小である。また、Ｒｇと共に図１４に示されているようにｄｖ／ｄｔをある程度制御できる。
【００２８】
従来のＩＧＢＴにおけるターン‐オフの大部分が、電圧立ち上がりの間の注入キャリアからの低速掃引と、電圧がバス電圧に到達した後における残存非欠乏ドリフト領域及び／又はバッファ領域におけるキャリアの少数キャリア再結合と、から生ずる。電流低下ｄｉ／ｄｔがゲート放電で制御され且つ従来のＩＧＢＴよりはるかに遅いので、Ｅｏｆｆは電流低下にほぼ完全に起因する。本質的には、超接合ＩＧＢＴのターンオフ損失の大部分が、Ｒｇと共にｄｉ／ｄｔを調整することによって制御できる電流低下にある。
【００２９】
図１９−２２は、本発明の実施例に係る様々な超接合ＩＧＢＴの断面図と、対応するドーピング分布と、を示している。図１９Ａの実施例においては、開始ウエハはＮ型−エピバッファ層１９０５が形成されたＰ＋基板１９０４である。バッファ層１９０５より低いドーピング濃度の上部Ｎ型‐エピ層１９０６が、バッファ層１９０５上に形成されている。残存領域及び層が公知の技術の一つを利用して形成される。例えば、Ｐ型柱部１９０７は、上部Ｎ型‐エピ層１９０６にｐ型ドーパントを（高いエネルギーを使用して）注入するか、又は上部Ｎ型‐エピ層１９０６内にトレンチを形成した後にｐ型シリコンでトレンチを満たすことによって、形成される。さらに別の実施例においては、上部Ｎ型‐エピ層１９０６の代わりに、ｎ型−エピの多層膜が形成され、ｎ型−エピ層の各々を形成した後にＰ型注入が行われ、対応するＰ型−柱部１９０７が形成される。本体領域１９０８とソース領域１９１０は、公知技術を用いて形成される。図１９Ｂは、図１９Ａの構造のＮ型‐柱部のセンターを介して垂直線に沿った例示的なドーピング濃度（上側図）と、図１９Ａの構造のＰ型‐柱部のセンターを介する垂直線に沿った例示的なドーピング濃度（下側図）と、を示している。
【００３０】
図２ＯＡにおいて、領域２００６によって表わされた１つまたは複数のＮ型‐エピ層が、基板上に形成され、そして、残存する１つまたは複数のＮ型‐エピ層と共に基板を完全に除去する。P型ドーパントが背面に注入され、コレクタ領域２００４が形成される。別の実施例では、Ｎ型‐エピ層がないＮ型基板を使用し、コレクタ領域は、基板の背面にドーパントを注入することによって、形成される。Ｐ型柱部２００７、本体領域２００８、およびソース領域２０１０は、図１９Ａを参照して説明したように多くの手法のいずれかを使用して形成される。図２０ＢはＮ型‐柱部のセンターを介した垂直線に沿った例示的なドーピング濃度（左上図）と、Ｐ型‐柱部のセンターを介した垂直線に沿った例示的なドーピング濃度（右上図）と、を示している。図２０Ｂの下図は、ｎ型基板またはエピ層からコレクタ領域までの遷移領域中のドーピング分布の拡大図を示している。
【００３１】
図２１Ａは、Ｎ型フィールド停止領域が構造に組み入れられるのを除いて図２０Ａと同様の断面図である。１実施例においては、１つまたは複数のＮ型‐エピ層が基板上に形成され、基板は、残存する１つまたは複数のＮ型‐エピ層と共に完全に除去される。Ｎ型ドーパントが背面に注入され、Ｎ型フィールド停止領域が形成される。それに続き、背面へｐ型ドーパントの注入がなされ、フィールド停止領域内にコレクタ領域が形成される。別の実施例では、Ｎ型‐エピ層のないＮ型基板が使用される。Ｐ型柱部２１０７，本体領域２１０８，およびソース領域２１１０は、図１９Ａを参照して説明したように多くの技術のいずれかを使用することで形成される。図２１ＢはＮ型‐柱部のセンターを介した垂直線沿った例示的なドーピング濃度（左上図）と、Ｐ型柱部のセンターを介した垂直線に沿った例示的なドーピング濃度（右上図）と、を示している。図２１Ｂの下図は、フィールド停止領域及びコレクタ領域を介するドーピング分布の拡大図を示している。
【００３２】
図２２Ａにおいて、領域２２０６によって表わされたＮ−エピ層（または、多層のＮ−エピ層）は、ｎ−型基板上に形成され、基板の所定の膜厚が背面で取り除かれ、所望の膜厚を有するより膜厚の小さい基板層が残存する。基板はＮ−エピ層より低い抵抗率を有する。そして、コレクタ領域は、事実上フィールド停止領域を形成する基板の残存部分と共に、ｐ型ドーパントを背面に注入することによって、形成される。Ｐ型柱部２２０７、本体領域２２０８、およびソース領域２２１０は、図１９Ａを参照して説明したように、多くの手法のいずれかを使用することで形成される。図２２Ｂは、Ｎ型‐柱部のセンターを介する垂直線に沿った例示的なドーピング濃度（左上図）と、Ｐ型柱部のセンターを介する垂直線に沿った例示的なドーピング濃度（右上図）と、を示している。図２２Ｂの下図は、フィールド停止層とコレクタ領域を介したドーピング分布の拡大図を示している。
【００３３】
本発明の別の実施例においては、Ｐ型−柱部内のドーピング濃度はＰ型−柱部の上面に沿った高ドーピング濃度からその底部に沿った低ドーピング濃度まで等級付けされており、Ｎ型‐柱部内のドーピング濃度は実質的に均一である。さらに別の実施例では、Ｎ型‐柱部内のドーピング濃度は、Ｎ型‐柱部の底部に沿った高ドーピング濃度からその上面に沿った低ドーピング濃度まで等級付けされており、Ｐ型柱部内のドーピング濃度は実質的に均一である。
【００３４】
図２３は本発明の実施例に係るトレンチゲート超接合ＩＧＢＴの断面図を示している。ゲート構造とその周辺領域を除いて、図２３のトレンチゲートＩＧＢＴは構造的に図２の平面ゲートＩＧＢＴと同様であるので、図２の平面ゲートＩＧＢＴ並びにその変形例及び代替例と共に、先に述べた特徴と利点の多くが、図２３のトレンチゲートＩＧＢＴによって実現される。図２３において、高ドープＰ型コレクタ領域２３０４は、コレクタ電極２３０２に電気的に接続されている。Ｎ型フィールド停止層（ＦＳＬ）２３０５はコレクタ領域２３０４上に拡がっており、Ｎ型領域２３０６ａはＦＳＬ２３０５上に拡がっている。交互に入れ替わるＰ型柱部２３０７及びＮ型‐柱部２３０６ｂを含む電荷平衡領域は、Ｎ型領域２３０６ａ上に拡がっている。代替実施例では、電荷平衡領域の領域２３０７は、領域２３０７の鉛直境界部と底部境界部とに沿って拡がるＰ型シリコンライナーを含み、領域２３０７の残部は、Ｎ型又は本来のシリコンである。
【００３５】
高ドープＰ型井戸型領域２３０８は電荷平衡構造上に拡がっており、そしてゲートトレンチは、井戸型領域２３０８を貫通し、且つＮ型‐柱部２３０６ｂ内で終端している。高ドープＮ型ソース領域２３１０は井戸型領域２３０８内のゲートトレンチの各側面に位置している。井戸型領域２３０８とソース領域２３１０とはエミッタ電極２３１２に電気的に接続されている。ゲート誘電体２３１６はトレンチ側壁の内側を覆っており、そして、（例えば、ポリシリコンを含む）ゲート２３１４はトレンチを充填している。ゲート２３１４は凹状のゲート上でトレンチを充填する誘電性のキャップを有するトレンチ内で凹状とされてもよい。そして、（例えば、金属を含む）エミッタ伝導体が、ソース領域、本体領域、およびトレンチゲート上に拡がってもよい。また、図２の平面ゲートＩＧＢＴを参照して議論した同じ考慮すべき事項の多くが、図２３のトレンチゲートＩＧＢＴに適用される。
【００３６】
図２の平面ゲートＩＧＢＴ、図２３のトレンチゲートＩＧＢＴ、およびそれらの変形例を多くの異なった方法で設計してもよい。２つの例示的レイアウト設計が図２４と２５に示されている。図２４は、同心のゲートを有する同心の柱部設計を示している。図示されているように、ダイのセンターから開始して、お互いから均等間隔で離間されたＰ型柱部２４０７（実線黒リング）が次第に大きくなる正方形状リングが形成される。正方形状ゲートリング２４１４（平行線リング）は２つの隣接したＰ型柱部リング毎の間に形成されている。図示されているように、ゲートは、最も内側にあるＰ型柱部リングによって囲まれた領域内に形成されていない、又は、電荷平衡という理由のために、最初の２つの内側にあるＰ型柱部リングの間においても形成もされていない。また、ソースと本体領域（図示せず）は、リング状に形成されている。しかしながら、ソース領域は、ラッチアップを防ぐために、不連続なチャネル領域を有する不連続なリング又は連続したリングのどちらか一方である必要がある。
【００３７】
ゲートリング２４１４は、Ｐ型柱部が２４０７上に拡がらないとして、示されている。しかしながら、代替実施例では、ゲートリングはＰ型柱部リングと重複している。また、同心のＰ型柱部リング２４０７とゲートリング２４１４は正方形状となるように示されている。しかしながら、それらは、長方形の、多角形の、六角形の、円形の、又は他の幾何学的な形状であってもよい。１実施例においては、同心のＰ型柱部リング上に垂直にまたは水平に拡がるストライプ形状のゲートは、同心のゲートリングの代わりに使用されている。かかる実施例は、同心のゲートリング設計のように、ゲートをＰ型柱部に位置づける必要はないという点において有利である。また、この実施例はピークＳＣＷＴを増大させる。
【００３８】
図２５は、ストライプのゲートを有するストライプの柱部デザインを示す。図示されているように、お互いからの均等間隔で離間されたストライプ形状のＰ型柱部２５０７（実線黒ストライプ）はダイの長さに達し、ストライプ形状のゲート２５１４（斜交平行領域）が、２つの隣接P型柱部毎の間に拡がっている。また、ソース及び本体領域（図示せず）もストライプ形状である。また、図２５は、ダイの左右側面に沿った終端領域の一部を示しており、垂直に延在するＰ型柱部２５０７が含まれている。これらの垂直に拡がるＰ型柱部は、活性領域内で水平に拡がるＰ型柱部から適切に離間されており、活性及び終端領域の間の遷移領域内の電荷平衡が維持される。
【００３９】
ゲートストライプ２５１４が、Ｐ型柱部ストライプ２５０７上に拡がらないものとして、示されている。しかしながら、代替実施例では、ゲートストライプはＰ型柱部ストライプと重複している。また、Ｐ型柱部２５０７に対して平行に拡がるゲートストライプ２５１４が示されている。しかしながら、代替実施例では、ゲートストライプはＰ型‐柱部ストライプに対して垂直に拡がっている。かかる実施例は、平行に広がるゲートとＰ型柱部ストライプを有する実施例においては必要であったように、ゲートがＰ型柱部に適切に配置される必要はないという点で有利である。また、この実施例はピークＳＣＷＴを増大させる。
【００４０】
例示的実施例を参照して本発明を特に示し且つ説明したが、本発明の趣旨と範囲から逸脱しないで、形態及び細部において様々な変更を行うことができることが当業者によって理解されるであろう。様々な寸法、ドーピング濃度、異なった半電導層又は絶縁層について説明するために本明細書において与えられたすべて物質的なタイプは、例示的目的だけのためであって、限定であることを意図していない。例えば、本明細書に記載された実施例の様々なシリコン領域のドーピング極性を逆にすることができ、特定の実施例に関して反対極性型のデバイスが得られる。これら及び他の理由で、上記の説明文を本発明の範囲を制限するものとして捉えるべきでない（範囲は添付された特許請求の範囲において画定される）。
【図面の簡単な説明】
【００４１】
【図１】図１は、従来の平面ゲートＩＧＢＴの断面図を示している。
【図２】図２は本発明の実施例に係る平面ゲート超接合ＩＧＢＴの断面図を示している。
【図３】図３はシミュレーション結果を示しており、正孔キャリア濃度が、本発明の実施例による図２の超接合ＩＧＢＴに対するシリコン表面からの距離に対してプロットされている。
【図４】図４は、シミュレーション結果を示しており、ターンオフエネルギー（Ｅｏｆｆ）が、従来のＩＧＢＴに対するコレクターエミッタオン状態電圧Ｖｃｅ（ｓａｔ）と、図２と同様の構造を有する超接合ＩＧＢＴの２つのケースと、に対してプロットされている。
【図５】図５は、本発明の例示的実施例に対する電荷不均衡のための様々なパラメータの感度及び様々なトレードオフ性能を示すシミュレーション結果である。
【図６】図６は、本発明の例示的実施例に対する電荷不均衡のための様々なパラメータの感度及び様々なトレードオフ性能を示すシミュレーション結果である。
【図７】図７は、本発明の例示的実施例に対する電荷不均衡のための様々なパラメータの感度及び様々なトレードオフ性能を示すシミュレーション結果である。
【図８】図８は、本発明の例示的実施例に対する電荷不均衡のための様々なパラメータの感度及び様々なトレードオフ性能を示すシミュレーション結果である。
【図９】図９は、本発明の例示的実施例に対する電荷不均衡のための様々なパラメータの感度及び様々なトレードオフ性能を示すシミュレーション結果である。
【図１０】図１０は、本発明の例示的実施例に対する電荷不均衡のための様々なパラメータの感度及び様々なトレードオフ性能を示すシミュレーション結果である。
【図１１】図１１は、本発明の例示的実施例に対する電荷不均衡のための様々なパラメータの感度及び様々なトレードオフ性能を示すシミュレーション結果である。
【図１２Ａ】図１２Aは、本発明の例示的実施例に対する電荷不均衡のための様々なパラメータの感度及び様々なトレードオフ性能を示すシミュレーション結果である。
【図１２Ｂ】図１２Bは、本発明の例示的実施例に対する電荷不均衡のための様々なパラメータの感度及び様々なトレードオフ性能を示すシミュレーション結果である。
【図１３】図１３は、本発明の例示的実施例に対する電荷不均衡のための様々なパラメータの感度及び様々なトレードオフ性能を示すシミュレーション結果である。
【図１４】図１４は、本発明の例示的実施例に対する電荷不均衡のための様々なパラメータの感度及び様々なトレードオフ性能を示すシミュレーション結果である。
【図１５】図１５は、本発明の例示的実施例に対する電荷不均衡のための様々なパラメータの感度及び様々なトレードオフ性能を示すシミュレーション結果である。
【図１６】図１６は、本発明の例示的実施例に対する電荷不均衡のための様々なパラメータの感度及び様々なトレードオフ性能を示すシミュレーション結果である。
【図１７】図１７は、本発明の例示的実施例に対する電荷不均衡のための様々なパラメータの感度及び様々なトレードオフ性能を示すシミュレーション結果である。
【図１８】図１８は、本発明の例示的実施例に対する電荷不均衡のための様々なパラメータの感度及び様々なトレードオフ性能を示すシミュレーション結果である。
【図１９Ａ】図１９Ａは、本発明の実施例に係る超接合ＩＧＢＴの断面図を示している。
【図１９Ｂ】図１９Ｂは、本発明の実施例に係る超接合ＩＧＢＴの対応するドーピング分布を示している。
【図２０Ａ】図２０Ａは、本発明の実施例に係る超接合ＩＧＢＴの断面図を示している。
【図２０Ｂ】図２０Ｂは、本発明の実施例に係る超接合ＩＧＢＴの対応するドーピング分布を示している。
【図２１Ａ】図２１Ａは、本発明の実施例に係る超接合ＩＧＢＴの断面図を示している。
【図２１Ｂ】図２１Ｂは、本発明の実施例に係る超接合ＩＧＢＴの対応するドーピング分布を示している。
【図２２Ａ】図２２Ａは、本発明の実施例に係る超接合ＩＧＢＴの断面図を示している。
【図２２Ｂ】図２２Ｂは、本発明の実施例に係る超接合ＩＧＢＴの対応するドーピング分布を示している。
【図２３】図２３は、本発明の実施例に係るトレンチゲート超接合ＩＧＢＴの断面図を示している。
【図２４】図２４は、本発明の実施例に係る同心の超接合ＩＧＢＴデザインの単純化された上面配置図を示している。
【図２５】図２５は、本発明の実施例に係るストライプ超接合ＩＧＢＴデザインの単純化された上面配置図を示している。
【図１】
2009525610.tif 000003
【図２】
2009525610.tif 000004
【図３】
2009525610.tif 000005
【図４】
2009525610.tif 000006
【図５】
2009525610.tif 000007
【図６】
2009525610.tif 000008
【図７】
2009525610.tif 000009
【図８】
2009525610.tif 000010
【図９】
2009525610.tif 000011
【図１０】
2009525610.tif 000012
【図１１】
2009525610.tif 000013
【図１２Ａ】
2009525610.tif 000014
【図１２Ｂ】
2009525610.tif 000015
【図１３】
2009525610.tif 000016
【図１４】
2009525610.tif 000017
【図１５】
2009525610.tif 000018
【図１６】
2009525610.tif 000019
【図１７】
2009525610.tif 000020
【図１８】
2009525610.tif 000021
【図１９Ａ】
2009525610.tif 000022
【図１９Ｂ】
2009525610.tif 000023
【図２０Ａ】
2009525610.tif 000024
【図２０Ｂ】
2009525610.tif 000025
【図２１Ａ】
2009525610.tif 000026
【図２１Ｂ】
2009525610.tif 000027
【図２２Ａ】
2009525610.tif 000028
【図２２Ｂ】
2009525610.tif 000029
【図２３】
2009525610.tif 000030
【図２４】
2009525610.tif 000031
【図２５】
2009525610.tif 000032
【国際調査報告】
2009525610.tif 000033