(57)【要約】本発明は、基板（１１）と、少なくとも１つの半導体素子（Ｅ）を備える半導体本体（１２）とを有する半導体デバイス（１０）の製造方法であって、この半導体本体（１２）の表面上にメサ型半導体領域（１）が形成され、メサ型半導体領域（１）の頂部上での厚みがメサ型半導体領域（１）に隣接する領域（３）における厚みよりも小さな絶縁層（２）が、このメサ型半導体領域を覆って堆積され、次いで、メサ型半導体領域（１）の上側がなくなるように、メサ型半導体領域（１）の頂部の絶縁層（２）の一部を除去した後、メサ型半導体領域（１）に接触する導電膜（４）を、得られた構造を覆って堆積する方法に関する。本発明によれば、絶縁層（２）は、高密度プラズマ堆積プロセスを用いて堆積される。このような処理は、特に、例えばナノワイヤ形成のような小さなメサ型領域（１）を有するデバイスの製造方法に適している。好ましくは、絶縁層（２）の堆積前に、薄い更なる絶縁層（５）を、他の共形的堆積プロセスを用いて堆積する。
2009516383.tif 000002
【特許請求の範囲】
【請求項１】
基板と、少なくとも１つの半導体素子を備える半導体本体とを有する半導体デバイスの製造方法であって、前記半導体本体の表面上にメサ型半導体領域が形成され、前記メサ型半導体領域の頂部上での厚みが前記メサ型半導体領域に隣接する領域における厚みより小さな絶縁層が、前記メサ型半導体領域を覆って堆積され、次いで、前記メサ型半導体領域の上側がなくなるように、前記メサ型半導体領域の頂部の絶縁層の一部を除去した後、前記メサ型半導体領域に接触する導電膜が、得られた構造を覆って堆積する製造方法において、
前記絶縁層が高密度プラズマ堆積工程を用いて堆積されることを特徴とする製造方法。
【請求項２】
前記メサ型半導体領域の上側が、エッチング工程、好ましくはウェットエッチング工程を用いて除去されることを特徴とする、請求項１に記載の方法。
【請求項３】
前記絶縁層の堆積前に、更なる絶縁層が、前記絶縁層の厚みよりも小さい厚みで、共形堆積工程を用いて堆積されることを特徴とする、請求項１又は２に記載の方法。
【請求項４】
前記更なる絶縁層を、化学気相堆積工程を用いて堆積する、請求項３に記載の方法。
【請求項５】
前記絶縁層の材料及び前記更なる絶縁層の材料に二酸化ケイ素を用いることを特徴とする、請求項３又は４に記載の方法。
【請求項６】
前記メサ型半導体領域の上側を除去した後、金属シリサイドを含み、前記メサ型半導体領域よりも大きい横方向寸法を有する接点領域を、前記メサ型半導体領域に接触する表面上に形成することを特徴とする、請求項１〜６のいずれかに記載の方法。
【請求項７】
多結晶ケイ素層及び金属層の堆積によって前記接点領域を形成し、前記金属シリサイドの形成より前に、少なくとも前記多結晶ケイ素層をパターン化することを特徴とする、請求項６に記載の方法。
【請求項８】
前記金属層を前記パターン化された多結晶ケイ素層上に堆積し、金属層の残材は選択的エッチングによって除去されることを特徴とする、請求項７に記載の方法。
【請求項９】
前記絶縁層及び前記更なる絶縁層の厚みが、前記メサ型半導体領域の高さとほぼ等しく選択される、請求項１〜８のいずれかに記載の方法。
【請求項１０】
前記半導体領域にナノワイヤが選択されることを特徴とする、請求項１〜９のいずれかに記載の方法。
【請求項１１】
前記半導体素子にトランジスタが選択されることを特徴とする、請求項１〜１０のいずれかに記載の方法。
【請求項１２】
前記メサ型半導体領域が、バイポーラトランジスタのエミッタ又はコレクタを形成することを特徴とする、請求項１１に記載の方法。
【請求項１３】
前記メサ型半導体領域が、電界効果トランジスタのソース又はドレインへの接点を形成するために使用されることを特徴とする、請求項１１に記載の方法。
【請求項１４】
請求項１〜１３のいずれかに記載の方法によって得られる半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板と、少なくとも１つの半導体素子を備える半導体本体とを有する半導体デバイスの製造方法であって、この半導体本体の表面上にメサ型半導体領域が形成され、このメサ型半導体領域の頂部上での厚みがメサ型半導体領域に隣接する領域における厚みよりも小さな絶縁層が、メサ型半導体領域を覆って堆積され、次いで、このメサ型半導体領域の上側がなくなるように、メサ型半導体領域の頂部の絶縁層の一部を除去した後、このメサ型半導体領域に接触する導電膜を、得られた構造を覆って堆積する方法に関する。本発明はまた、かかる方法によって得られる半導体デバイスにも関する。
【０００２】
このような方法は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：集積回路）又は、ナノワイヤ素子を備える離散デバイスのような他のデバイスの製造に適している。ここで、ナノワイヤによって、本体は、少なくとも０．５ｎｍ〜１００ｎｍの横寸法、より詳細には１ｎｍ〜５０ｎｍであることが意図される。好ましくは、ナノワイヤは、前記の範囲内にある２つの横方向の寸法を有する。更にここで、非常に小さい寸法の半導体に接続することが、半導体工程において高度な技術であることを述べておく。このメサ型半導体領域は、特にナノワイヤを含むものであるが、本発明は、他の寸法を有する他のメサ型半導体領域にも適用可能である。メサ型の領域とは、この領域が、半導体本体の表面上に突起部を形成することを意味する。
【背景技術】
【０００３】
冒頭の段落で記載した方法は、２００３年１０月９日に公開番号第２００３／０１８９２０２号で公開された米国特許出願から知られている。この文献中で、単結晶ナノワイヤを備える多数のメサ型半導体領域が、ケイ素基板上に設けられる。ナノワイヤが成長した後、絶縁層をナノワイヤ上に堆積し、前記ナノワイヤ頂部の前記層の厚さが、前記ナノワイヤに隣接する領域（例えば、２つの隣接するナノワイヤの間の領域）の前記層の厚さよりも小さくなるようにする。この絶縁層は、ＣＶＤ（＝Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相堆積）法又はスピンオン・ガラス、又はポリマーオンスプレー層技術を用いて堆積する。続いてこの絶縁層は、例えばＣＭＰ（＝Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｓｈｉｎｇ：化学的機械的研磨）法を用いて平坦化される。このようにして、ナノワイヤの上側表面は取り除かれ、その後、例えば金属層のような導電膜で覆われる。センサ又はディスプレイ用電界放射陰極のようなあらゆる種類の半導体デバイスを、この文献の方法によって形成することができる。
【特許文献１】米国特許公開第２００３／０１８９２０２号明細書
【０００４】
このような方法の欠点は、例えば、ソース或いはドレイン領域又はトランジスタのエミッタ或いはコレクタ領域を接続するためのナノワイヤを含むトランジスタのような半導体デバイスには、適していないことである。特に、ＣＶＤ法では絶縁層の厚さが均一になり過ぎ、スピンオン又はスプレーオンの技術は、ナノワイヤ形成の繊細な突起の場合のように、非常に小さい横方向寸法の突起を有するデバイスには適していない。工程環境を考慮すると、これは温度等を伴っていた。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、本発明の目的は、上述の欠点を回避し、特に、ナノワイヤのような突起がある非常に小さなアクティブ領域を有するトランジスタを備える半導体デバイスの製造方法に適する方法を提供することにある。
【課題を解決するための手段】
【０００６】
これを達成するために、冒頭の段落に記載したタイプの方法は、高密度プラズマ堆積工程を用いて絶縁層を堆積することを特徴とする。堆積とスパッタリングを同時に行うので、高密度プラズマ堆積は、ナノワイヤのような非常に微細な構造の配列上に例えば酸化物を堆積する場合に、自己平坦化の特性を有する。従って、このようなナノワイヤの上での厚みを、（ずっと）大きな横方向寸法を有する構造上で得られる厚みよりも、顕著に小さくすることができる。更に、メサの上にこのようにして得られた材料をエッチングして、メサ型領域（ナノワイヤ）の上側を取り除きつつ、このようにして堆積した絶縁層のテーパー特性によって、メサの側面を絶縁したままとすることが容易にできる。更にまた、これによって、メサの表面を取り除くための単純なエッチングステップの使用が可能となり、このようなステップは、メサ（又はメサの上）の構造が損傷又は変化しないようにすることができる。そうしないと、ナノワイヤの場合、後者は容易にダメージを受け又は変化してしまう。
【０００７】
ＨＤＰ（酸化物）堆積中の堆積速度とスパッタ速度の比の制御された微調整によって、狭領域構造上と広領域構造上での絶縁層の厚みの比を、うまく調整することができる。
【０００８】
好適な実施例では、メサ型半導体領域の上側は、好ましくはウェット、エッチングステップを用いて除去される。このようなエッチングステップは、容易に極めて選択的とすることができ、このことは、メサ、特にはナノワイヤのメサの上側部分を損傷又は変化しないようにするためにやはり非常に好適である。また、頂面が除去されるナノワイヤ／メサの高さの変化を小さくすることもできる。ＣＭＰ法のような工程では、容易に、ウェーハの広い範囲にわたってこの高さに広げることができる。絶縁層が二酸化ケイ素を含んでいる場合、フッ化水素を主成分としたエッチング液を用いることができる。窒化ケイ素の絶縁層の場合には、熱リン酸を主成分としたエッチング液を用いることができる。
【０００９】
更なる好適な実施例では、絶縁層の堆積前に、この絶縁層の厚さよりも小さい厚さで堆積する更なる絶縁層を、共形堆積工程を用いて堆積する。このような更なる絶縁層は、絶縁層の高密度プラズマ堆積の開始時におけるバックエッチング期間中に起こり得る、形状の変化又は表面の変化からメサ型半導体領域を保護する。このような更なる絶縁層に適した厚みは、５〜２５ｎｍである。一方絶縁層は、例えば約５０ｎｍ〜５００ｎｍの間で変化可能な、メサ型半導体領域の高さとほぼ同じバルク厚みを有する。このような均一／共形の更なる絶縁層に適した工程はＣＶＤ法であり、例えば、更なる絶縁層が二酸化ケイ素の場合には、ＴＥＯＳ（＝Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ：珪酸エチル）を用いる。
【００１０】
絶縁層と更なる絶縁層が同一の材料を含む場合、メサの頂部側の除去は、単一のエッチングステップで達成することができる。二酸化ケイ素は、この目的に非常に適した材料である。
【００１１】
更に効果的な実施例では、メサ型半導体領域の上側除去の後に、このメサ型半導体領域よりも大きい横方向寸法を有し、金属シリサイドを含む接点領域が、メサ型半導体領域に接触する表面上に形成される。このような接点領域は特に、電界効果トランジスタのソース／ドレイン領域又はバイポーラトランジスタのエミッタ／コレクタとの接続に適している。
【００１２】
好ましくは、接点領域は多結晶ケイ素層及び金属層の堆積によって形成され、金属シリサイドの形成より前に、少なくともこの多結晶ケイ素層がパターン化される。このようにして、シリサイド形成は自己整合することができる。金属層は、パターン化された多結晶層の形成前に、又は形成後に、又は形成前と形成後の両方に、堆積させることができる。後者の場合には、実際に２つの金属層を用いて、ケイ化合物を形成する。
【００１３】
しかし好適には、この金属層を、パターン化された多結晶ケイ素層が堆積した後に堆積する。このようにして、接点領域の金属シリサイドのその後の組成均一性を高くすることができる。更に、高ドープ多結晶ケイ素層の場合には、このような層から、例えばバイポーラトランジスタのエミッタ又はコレクタを形成するナノワイヤの上部に、追加的なドーピング原子を動かすことができる。金属層の残材の除去は、接点領域の頂部でも、前記領域の外でも、選択的（ウェット）エッチングを用いて容易に達成することができる。多結晶ケイ素層からナノワイヤへのドーピング原子の外拡散によるナノワイヤのドーピングは、好ましくはＲＴＡ（＝Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ：ラピッドサーマルアニール）ステップによって行われる。さらに、この好適な実施例では、いわゆる雪掻き（ｓｎｏｗ−ｐｌｏｗ）効果が、ドーピング原子を、移動する金属シリサイド−ケイ素界面の境界となるケイ素領域に押すため、ケイ素化ステップの期間中、ナノワイヤの追加的でより強力なドーピングを得ることができる。
【００１４】
好ましくは、絶縁層及び更なる絶縁層の厚みは、メサ型半導体領域の高さとほぼ等しい高さに選択される。絶縁体領域のテーパー性質のおかげで、メサの側面は、メサの上側がエッチングにより除去された後も、まだ絶縁材で覆われていることができる。
【００１５】
半導体素子として、好ましくは、トランジスタが選択される。メサ型半導体領域は、特にナノワイヤの形成においては、電界効果トランジスタのソース／ドレイン領域の接点を形成するか、バイポーラトランジスタのエミッタ又はコレクタ領域（の一部）を形成することができる。
【００１６】
最後に、本発明は、本発明の方法によって得られる半導体デバイスも含む。
【発明を実施するための最良の形態】
【００１７】
本発明のこれら及び他の態様は、以降で記載する実施例を図面とともに参照することにより、明らかになるであろう。
【００１８】
図は、模式的であり、一定の比率で描かれていない。厚み方向の寸法は、より明確にするために特に誇張されている。種々の図で、対応する部品は、概して同一の参照番号及び同一の斜線が付されている。
【００１９】
図１〜１０は、本発明の方法による半導体デバイスの製造における、関連する様々な段階での半導体デバイスの断面図である。製造される半導体デバイスは、図１の前段階で既に、通常の方法で形成される半導体素子を含むことができる。半導体素子とは、例えば、電界効果トランジスタ又はバイポーラトランジスタであってもよい。本例の方法で形成されるメサ型領域は、例えば、電界効果トランジスタのソース／ドレイン領域のための接点構造、又は、逆バイポーラトランジスタにコレクタ領域があるバイポーラトランジスタのエミッタであってもよい。この種のトランジスタの特徴は、簡略化の為、図に示さない。
【００２０】
デバイス１０の製造に関連する第１のステップにおいて（図１を参照）、例えば電界効果又はバイポーラトランジスタである半導体素子Ｅが既に（大体）形成されているケイ素半導体本体１２を形成するケイ素基板１１に、ここではケイ素を含むナノワイヤ１である、メサ型半導体領域１が付される。これらワイヤ１は、例えば、一様に堆積した層のフォトリソグラフィ及びエッチングによって形成することができる。しかしまた、例えば、Ｒ．Ｓ．ワグナー及びＷ．Ｃ．エリス、「単結晶成長の気体−液体−固体機構」、Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、１９６４年３月１日、第４巻、第５号、ｐ．８９−９０に記載されるような、選択的な蒸着技術によっても形成することができる。この例で、柱状体１の高さは約５００ｎｍであり、直径は約５０ｎｍである。
【００２１】
続いて、二酸化ケイ素の薄層５を、ＣＶＤ（化学気相成長法）及び原材料としてＴＥＯＳ（珪酸エチル）を用いて堆積する（図２を参照）。この例では、層５は厚さ１０ｎｍであり、この厚さは、実質的に全ての箇所で同じ厚みである。この層２の機能は、この薄い柱状体１が、再び二酸化ケイ素を堆積する続く絶縁層２の堆積工程で、スパッタリングに耐えられるように、アンカー及び保護シールドを形成することにある。しかしながらこの堆積は、高密度プラズマ堆積を用いて行われる。この工程では、広く行われている堆積である同時堆積スパッタリングが行われる。柱状体１の頂部上の絶縁層２の厚みが、隣接する領域３の絶縁層２の厚みよりも薄いので、このような特定の堆積工程は、図２に示されるように、自己平坦化特性を有する。この例では、柱状体１頂部上での厚さは、約５００ｎｍである隣接する領域３の厚みよりも約４００ｎｍ少ない、約１００ｎｍである。堆積工程に通常用いられるのは、柱状体１に沿って絶縁層２に得られる、側壁角が４５°であるテーパー部１５である。
【００２２】
次に、ケイ素に対して選択的であり、本例では、できれば緩衝された、フッ化水素を主成分とするエッチング液によって、柱状体１頂部上の、絶縁層及び更なる絶縁層２、５の一部が除去される（図３を参照）。エッチングは、既知のエッチング速度を用いた時間基準で行われる。
【００２３】
続いて、多結晶ケイ素の厚さ６０ｎｍの層６を、構造体の上に堆積する（図４を参照）。これは、堆積技術として、例えばＣＶＤ法を用いて行われる。
【００２４】
次に、この多結晶ケイ素層６は、フォトリソグラフィ及び（ドライ）エッチングを用いてパターン化される（図５を参照）。これらステップについては、別個に示していない。このパターン化されたポリアイランド６の直径は、本例では約５００ｎｍであり、一般的にアクティブ領域の寸法とほぼ同じとすることができる。
【００２５】
そして、ここでは３０ｎｍの厚さのニッケル層である金属層７を、例えばスパッタリング又は気相堆積技術を用いて、構造体上に堆積する（図６を参照）。その後、構造体は、２８０℃〜４００℃の範囲の温度、本例では３００℃の温度で、炉内で加熱処理される。この処理で、多結晶ケイ素層６が金属層７と反応し、本例ではニッケルモノシリサイドである金属シリサイドを形成する。
【００２６】
結果として得られた構造体は、自己整合的に柱状体１の頂部上に形成された、ニッケルシリサイドの接点領域４を示している（図７を参照）。接点領域４の外側のニッケル層７の残りの部分は、選択的エッチングによって除去されている。
【００２７】
次に、例えば１０００ｎｍの厚みを有する二酸化ケイ素を含み、ＣＶＤ法を用いて堆積する、ＰＭＤ（Ｐｒｅ  Ｍｅｔａｌ  Ｄｉｅｌｅｃｔｒｉｃ：プレメタル誘電体）層８が堆積する（図８を参照）。
【００２８】
本ステップの後、フォトリソグラフィ及びエッチングを用いて、ＰＭＤ層８に接点孔２０が形成される（図９を参照）。
【００２９】
最後に、例えばアルミニウムからなる金属層３０が堆積され、より大きなシリサイド領域４に接触するためにパターン化される（図１０を参照）。マウンティング（取り付け）に適する個々のデバイス１０は、エッチング又はソーイングのような分離技術を適用した後に得られる。
【００３０】
高密度プラズマを選択する効果、及び、堆積が行われる表面の形状が、以下で再び示される。
【００３１】
図１１は、柱状体の直径Ｄに対する、柱状体上に高密度プラズマで堆積した酸化ケイ素の厚みｄを示している。厚さ５００ｎｍである平らなケイ素基板上に堆積した二酸化ケイ素層に対して、この図の結果が得られる。曲線１１０は、直径Ｄのケイ素柱状体を備える、構築されたケイ素表面上の堆積物の厚さｄを示し、柱状体の直径が約５００ｎｍの場合、堆積物の厚さは、平坦なウェーハ上の堆積物の場合と実質的に同じであることを示している。直径Ｄがより小さい場合、柱状体頂部上の堆積物の厚みｄは、徐々に減少する。隣接する２つの柱状体の間の距離が充分に長い（例えば約５００ｎｍ以上）とするならば、例えば柱状体の直径が約５０ｎｍである場合、前記厚みｄは、平坦なウェーハ上の堆積物の厚み及び２つの柱状体間の堆積物の厚みよりも約４００ｎｍ少ない、約１００ｎｍである。
【００３２】
本発明が本願明細書で記載されている実施例に限定されないこと、並びに当業者は本発明の範囲内で多くの態様及び変更を加えることが可能であることは明らかである。
【００３３】
例えば本発明は、トランジスタのような離散デバイスの製造だけでなく、（Ｃ）ＭＯＳ  ＩＣ、Ｂｉ（Ｃ）ＭＯＳ  ＩＣ又はバイポーラＩＣのようなＩＣの製造にも適していることに留意する。各ナノワイヤ領域は、単一のデバイス（の一部）の一部に使用することができるが、単一のデバイス又は単一のデバイス領域の一部を形成する複数のナノワイヤを使用することも可能である。
【００３４】
更に、個別のステップに種々の変更を行うことが可能であることに留意する。例えば、他の堆積技術を、例で使用された技術の替わりに選択することができる。材料の選択においても、同様である。従って、（更なる）絶縁層は、例えば窒化ケイ素で作ることができる。
【００３５】
最後に、本発明は、一方では高いドーピングレベルを有し、他方では大きな接続パッドを備えることができるナノワイヤの場合のように、横寸法が非常に小さいメサ型領域を有するデバイスの製造を可能とすることができることを、再度強調しておく。
【図面の簡単な説明】
【００３６】
【図１】本発明の方法による半導体デバイスの製造の、様々な段階における半導体デバイスの断面図である。
【図２】本発明の方法による半導体デバイスの製造の、様々な段階における半導体デバイスの断面図である。
【図３】本発明の方法による半導体デバイスの製造の、様々な段階における半導体デバイスの断面図である。
【図４】本発明の方法による半導体デバイスの製造の、様々な段階における半導体デバイスの断面図である。
【図５】本発明の方法による半導体デバイスの製造の、様々な段階における半導体デバイスの断面図である。
【図６】本発明の方法による半導体デバイスの製造の、様々な段階における半導体デバイスの断面図である。
【図７】本発明の方法による半導体デバイスの製造の、様々な段階における半導体デバイスの断面図である。
【図８】本発明の方法による半導体デバイスの製造の、様々な段階における半導体デバイスの断面図である。
【図９】本発明の方法による半導体デバイスの製造の、様々な段階における半導体デバイスの断面図である。
【図１０】本発明の方法による半導体デバイスの製造の、様々な段階における半導体デバイスの断面図である。
【図１１】柱状体の直径Ｄに対する、柱状体上に高密度プラズマで堆積した酸化ケイ素の厚みｄを示した図である。
【図１】
2009516383.tif 000003
【図２】
2009516383.tif 000004
【図３】
2009516383.tif 000005
【図４】
2009516383.tif 000006
【図５】
2009516383.tif 000007
【図６】
2009516383.tif 000008
【図７】
2009516383.tif 000009
【図８】
2009516383.tif 000010
【図９】
2009516383.tif 000011
【図１０】
2009516383.tif 000012
【図１１】
2009516383.tif 000013
【国際調査報告】
2009516383.tif 000014
2009516383.tif 000015
2009516383.tif 000016