(57)【要約】本発明は、基板（１１）と、少なくとも一つの半導体素子（Ｅ）を設けた半導体本体（１２）とを有し、単結晶シリコン（１）領域を具え、該単結晶シリコン領域（１）の上に金属シリサイド領域（３）を設け、そして金属シリサイド領域（３）の上に低結晶性シリコン領域（４）を設け、その後、低結晶性シリコン領域（４）を加熱することにより高結晶性を有するエピタキシャルシリコン領域（２）に変化させ、その処理の間に金属シリサイド領域（３）を低結晶性シリコン領域（４）の下部からエピタキシャルシリコン領域（２）の上へと移動させることにより、単結晶シリコン領域（１）の上にエピタキシャルシリコン領域（２）を形成する、半導体デバイス（１０）の製造方法に関する。上記本発明によれば、金属シリサイド領域（３）より高い位置に、孔（６）を設けた絶縁層（５）を形成し、低結晶性シリコン領域（４）を孔（６）中および絶縁層（５）の上に析出させ、絶縁層（５）上の低結晶性シリコン領域（４）の一部（４Ａ、４Ｂ）を平坦化処理により取り除き、その後にエピタキシャルシリコン領域（２）を形成する。この方法では、自己整合方式で金属シリサイドコンタクト（領域）が設けられており、そしてトランジスタのような半導体素子（Ｅ）の一部を形成できる、エピタキシャルシリコン領域（２）、好ましくはナノワイヤ（２）が簡単に得られる。
2009516384.tif 000002
【特許請求の範囲】
【請求項１】
基板と、少なくとも一つの半導体素子を設けた半導体本体とを有し、単結晶シリコン領域を具え、
該単結晶シリコン領域の上に金属シリサイド領域を設け、そして該金属シリサイド領域の上に低結晶性シリコン領域を設け、その後、該低結晶性シリコン領域を加熱することにより高結晶性を有するエピタキシャルシリコン領域へと変化させ、その処理の間に前記金属シリサイド領域を前記低結晶性シリコン領域の下部から前記エピタキシャルシリコン領域の上へと移動させることにより、前記単結晶シリコン領域の上にエピタキシャルシリコン領域を形成する、
半導体デバイスの製造方法において
前記金属シリサイド領域より高い位置に、孔を設けた絶縁層を形成し、前記低結晶性シリコン領域を前記孔の中および前記絶縁層の上に析出させ、該絶縁層の上の前記低結晶性シリコン領域の一部を平坦化処理により取り除き、その後に前記エピタキシャルシリコン領域を形成することを特徴とする、方法。
【請求項２】
前記金属シリサイド領域が形成される位置に金属領域を析出させ、その後、加熱処理において該金属領域を下に位置するシリコンと反応させることで金属シリサイド領域に変化させることにより、前記金属シリサイド領域を形成することを特徴とする、請求項１に記載の方法。
【請求項３】
前記孔を設けた絶縁層の形成後に金属層の析出により前記金属領域を形成し、
前記孔の底面上への前記金属シリサイド領域の形成後に、前記金属層の残りをエッチング、好ましくは選択エッチングにより取り除くことを特徴とする、請求項２に記載の方法。
【請求項４】
前記エピタキシャルシリコン領域がナノワイヤを形成するように前記絶縁層中の前記孔のサイズを選択することを特徴とする、請求項１、２、または３に記載の方法。
【請求項５】
前記エピタキシャルシリコン領域を、前記半導体素子の一部として形成することを特徴とする、請求項１、２、３、または４に記載の方法。
【請求項６】
前記半導体素子として電界効果トランジスタを選択し、
前記エピタキシャルシリコン領域を用いて、当該電界効果トランジスタのソースおよびドレイン領域の上にコンタクト領域を形成することを特徴とする、請求項５に記載の方法。
【請求項７】
前記半導体素子としてバイポーラトランジスタを選択し、
前記エピタキシャルシリコン領域を用いて、当該バイポーラトランジスタのエミッタ領域またはコレクタ領域を形成することを特徴とする、請求項５に記載の方法。
【請求項８】
前記金属に、ニッケルまたはコバルトを選択することを特徴とする、請求項１〜７の何れかに記載の方法。
【請求項９】
電子ビームリソグラフィーおよびドライエッチングにより前記孔を形成することを特徴とする、請求項１〜８の何れかに記載の方法。
【請求項１０】
前記平坦化処理に化学機械研磨を使用することを特徴とする、請求項１〜９の何れかに記載の方法。
【請求項１１】
請求項１〜１０の何れかに記載の方法により得られた半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板と、少なくとも一つの半導体素子を設けた半導体本体とを有し、且つ、単結晶シリコン領域を具え、該単結晶シリコン領域の上に金属シリサイド領域を設け、そして該金属シリサイド領域の上に低結晶性シリコン領域を設け、その後、該低結晶性シリコン領域を加熱することにより高結晶性を有するエピタキシャルシリコン領域へと変化させ、その処理の間に前記金属シリサイド領域を前記低結晶性シリコン領域の下部から前記エピタキシャルシリコン領域の上へと移動させることにより、前記単結晶シリコン領域の上にエピタキシャルシリコン領域を形成する、半導体デバイスの製造方法に関する。また、本発明は、かかる方法で得られる半導体デバイスにも関する。結晶性の性質に関しての高低は、結晶化度を参照する。
【０００２】
かかる方法は、トランジスタやダイオードのような様々な半導体素子を備えるＩＣ（集積回路）のような半導体デバイスの製造に非常に適している。しかしながら、例えば個別素子等の他のデバイスも同様にその方法で得ることができる。
【背景技術】
【０００３】
冒頭で述べたような方法は、Ｃ．Ｆ．チェン（Cheng）らによる「金属誘起横方向結晶化におけるニッケルシリサイド反応性粒界効果による粒成長機構のモデリング（Modeling of Grain Growth Mechanism by Nickel Silicide Reactive Grain Boundary effect in Metal-Induced-Lateral-Crystallization）」から知られており、それは、電子デバイスについての電気電子技術者協会議事録（IEEE Transactions on Electron Device）、第５０巻、第６号、２００３年６月、第１４６７−１４７４頁で発表されている。その中で、例えば図３に、単結晶シリコン基板上に形成されたニッケルシリサイド領域上の非晶質シリコン領域からエピタキシャルシリコン領域が如何にして成長するかが開示されている。この刊行物において、（横方向）結晶化プロセスにより非晶質シリコンが多結晶シリコンへ変化することが述べられている。得られたエピタキシャルシリコンは、ＴＦＴ（薄膜トランジスタ）デバイスの形成に使用される。
【０００４】
本特許出願において、低結晶性とは、非晶質シリコンと多結晶シリコンとの双方を包含して意味することに留意されたい。非晶質シリコンからなる低結晶性シリコンが高結晶性を有するエピタキシャルシリコン領域へと変化する場合、このことは非晶質シリコンが多結晶または単結晶になることを意味する。多結晶シリコンを含む低結晶性シリコンが高結晶性を有するエピタキシャルシリコン領域へと変化する場合、このことは多結晶性シリコンが単結晶になることを意味する。
【０００５】
かかる方法の不利な点は、標準的な（単結晶）シリコン技術を用いた集積が、エピタキシャルシリコン領域の上に金属シリサイド領域が存在することにより著しく妨げられることである。これは、金属シリサイド領域は容易にエッチングできず、それ故にその除去が困難であるという事実に起因する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、本発明の目的は、上記不利な点を回避し、そして標準的なシリコン技術と非常に相性の良い方法を提供することである。
【課題を解決するための手段】
【０００７】
この目的を達成するために、冒頭で記載したタイプの方法は、前記金属シリサイド領域より高い位置に、孔を設けた絶縁層を形成し、前記低結晶性シリコン領域を前記孔の中および前記絶縁層の上に析出させ、該絶縁層の上の前記低結晶性シリコン領域の一部を平坦化処理により取り除き、その後に前記エピタキシャルシリコン領域を形成することを特徴とする。第一に、本発明は、金属シリサイドの部分がエピタキシャルシリコン領域の特定部分と接触するのに使用し得るから、エピタキシャルシリコン領域上の金属シリサイドを完全には除去する必要がないという認識に基づく。更に、本発明は、金属シリサイドのエッチングが未だに必要なエピタキシャルシリコン上への金属シリサイドのパターニングを、エピタキシャルシリコン領域の形成前に低結晶性シリコン領域をパターニングすることにより回避できるという認識に基づく。最後に、本発明は、低結晶性シリコン領域をダマシン類似技術でパターニングすることにより、得られる構造が、自己整合方式で金属シリサイド領域を設けた局所エピタキシャルシリコン領域を備える平面絶縁表面領域を有するという認識に基づく。
【発明の効果】
【０００８】
この方法は、特には、エピタキシャルシリコン領域が、接続ビアとして使用される、或いは、例えば電界効果トランジスタのソースおよび／またはドレイン領域に対するコンタクト領域、または（逆）バイポーラトランジスタのエミッタ領域若しくはコレクタ領域としてトランジスタの一部を形成する、ナノワイヤの形態である場合に、利点を有する。かかる場合において、半導体素子−そして場合によっては他の半導体素子−の残りの部分は、前もって単結晶シリコン領域中に既に形成されている。後者は、単結晶シリコン基板若しくは基板移動法を使用する場合には基板の一部でも良いし、単結晶シリコン基板を使用する場合にはエピタキシャル層状領域の一部でも良い。
【０００９】
更に、この出願において、領域がシリコンからなると言及されている場合、これは該領域がシリコンとゲルマニウム等の周期系中の他のＩＶ族元素との混晶からなることも包含することを注記する。
【００１０】
好適な態様においては、前記金属シリサイドが形成される位置に金属領域を析出させ、その後、加熱処理において該金属領域を下に位置するシリコンと反応させることで金属シリサイド領域に変化させることにより、金属シリサイドを形成する。この方法では、処理の最初でも金属シリサイドのエッチングを回避することができる。これは、金属の局所的析出、または金属の全体的析出とそれに続くフォトリソグラフィーおよびエッチングによりなされる。絶縁層を金属シリサイド領域の上に形成してもよく、その後、絶縁層中に孔をエッチングする。金属シリサイド領域の横方向サイズを孔の横方向サイズより（相当）大きくなるように選択する場合、金属シリサイド領域を有する絶縁層中の孔の整列が容易になる。
【００１１】
更に好ましい態様においては、孔を設けた絶縁層の形成の後に金属層の析出により前記金属領域を形成し、孔の底面上に金属シリサイド領域を形成した後に金属層の残りをエッチング、好ましくは選択エッチングにより取り除く。
【００１２】
好ましくは、絶縁層中の孔のサイズを、エピタキシャルシリコン領域がナノワイヤを形成するように選択する。一方で、ナノワイヤは次世代デバイスにとって魅力があり、他方で、従来技術を用いてかかるワイヤに自己整合金属シリサイド接触をもたらすのは容易でない。ここでナノワイヤに関しては、本体の少なくとも一つの横方向寸法が０．５ｎｍから１００ｎｍの間、特には１ｎｍから５０ｎｍの間であることを意図していることに留意されたい。好ましくは、ナノワイヤは二つの横方向寸法が前述の範囲内にある。
【００１３】
前記製法は、ナノワイヤ部分を有する、または使用するデバイスの製造に特に適しているが、それは大型メサ形状半導体領域を有する、または使用する（多くの）デバイスにも適用可能である。
【００１４】
別の好適な態様においては、エピタキシャルシリコン領域を半導体素子の一部として形成する。既に説明したように、前記方法は電界効果トランジスタの製造に特に適しており、エピタキシャルシリコン領域を用いて、電界効果トランジスタのソースおよびドレイン領域の上にコンタクト領域を形成する。これは、バイポーラトランジスタの製造に対しても有効であり、エピタキシャルシリコン領域を用いて、バイポーラトランジスタのエミッタ領域またはコレクタ領域を形成する。
【００１５】
好ましくは、金属としてニッケルまたはコバルトを選択する。これらの金属は、先端シリコン技術と非常に相性が良く、そして非常に低オーミックの金属シリサイドをもたらす。絶縁層中の孔は、好ましくは電子ビームリソグラフィーおよびドライエッチングにより形成される。これは、ナノワイヤを備えるもののような先端小型デバイスと非常に相性が良い。
【００１６】
平坦化処理として好適な処理は、ＣＭＰ（化学機械研磨）である。
【００１７】
最後に、本発明は、本発明にかかる方法により得られた半導体デバイスも含む。
【００１８】
本発明の、これらのおよび他の態様が、図面と併せて読み取られる以下に記載する実施形態を参照して理解され、そして明らかになる。
【００１９】
図面は、略図で、且つ、一定の縮尺で記載しておらず、厚さ方向の寸法は、高い明瞭性のために特に誇張している。各図において、対応する部分は概して同一の参照数字および同一のハッチングを付した。
【発明を実施するための最良の形態】
【００２０】
図１〜９は、本発明にかかる方法を用いた半導体デバイス製造の各段階における半導体デバイスの断面図である。
【００２１】
この実施例で製造した半導体デバイスは、半導体素子Ｅとして、例えば通常の手段で形成された電界効果トランジスタまたはバイポーラトランジスタを備える。本実施例の方法で形成したエピタキシャルシリコン領域は、例えば電界効果トランジスタのソース／ドレイン領域への接触構造、またはバイポーラトランジスタのエミッタ、逆バイポーラトランジスタ中のコレクタ領域にすることができる。かかるトランジスタの構成は、簡易化のために図中に示していない。それは、本発明にかかる方法の第１関連ステップの前に、部分的または完全に形成してもよい。
【００２２】
デバイス１０の製造の第１関連ステップにおいて（図１参照）、ここでは単結晶シリコン基板１１であり、且つ半導体本体１２を形成する第１基板１１には、通常の手段で半導体素子Ｅが設けられている。半導体本体１２は、エピタキシャルシリコン層、並びに多数の半導体、導体、および絶縁体領域を備えても良く、それらの全ては図中に示されていないが、半導体素子Ｅの形成に使用されたり、形成中に使用される。
【００２３】
次に（図２参照）、絶縁層５を半導体本体１２の上に形成する。本実施例では、二酸化ケイ素層５を熱酸化で形成し、該二酸化ケイ素層５は、例えば５００ｎｍの厚みを有し、ナノワイヤの高さ／長さに相当する。
【００２４】
絶縁層５中に（図３参照）、孔６を形成する。本実施例では、これは電子ビームフォトリソグラフィーおよびドライエッチング処理を用いたエッチングを使用して行う。フォトリソグラフィーで使用するマスクは図中に示していないが、電子ビーム専用フォトレジストであってもよい。
【００２５】
続いて（図４参照）、ここではニッケルを含み、１５ｎｍの厚みの金属層６を、例えば蒸着またはスパッタリングにより堆積させる。次に構造体を、２８０〜４００℃の温度範囲で、例えば６０秒間加熱し、そのステップの間に、孔６の底面上に存在する金属７Ｃが、ニッケル７Ｃと下に位置する単結晶シリコン部分１との反応により金属シリサイド領域３へと変化し、その金属シリサイド領域３は、半導体本体１２の一部を形成し、またここでは半導体基板１１の一部も形成する。
【００２６】
次に（図５参照）、ここではニッケルからなる金属層７の残りの部分７Ａ，７Ｂを（図４参照）、二酸化ケイ素に対して選択的であるウェットエッチングステップにより除去する。前記部分７Ａ，７Ｂは、孔６の内壁上に存在する金属層７の部分も含むことに留意されたい。
【００２７】
続いて（図６参照）、多結晶シリコン層４を、例えばＣＶＤ（化学気相成長）を使用して構造体上に堆積する。層４の厚みは、低結晶性シリコン領域４を形成する当該層の一部で孔６が完全に埋まるように選択する。絶縁層５の上にある多結晶シリコン層４の部分４Ａ，４Ｂを、以下で平坦化処理、本実施例ではＣＭＰを利用することにより除去する。
【００２８】
得られた構造（図７参照）は、絶縁層５の中、且つ絶縁層５の面より（実質的に）下の高さに存在するニッケルシリサイド領域３の上へと落ち込んでいる、低結晶性シリコン領域４を示す。
【００２９】
ここで（図８参照）、図７の構造体に、例えば５００〜９００℃の範囲の温度、本実施例では５００℃の炉中で加熱処理を施す。この処理により、存在するニッケルシリサイド領域３により開始され、且つ調整／制御される、ＳＰＥ（固相エピタキシー）として知られるプロセスが始まる。図８に示すように、この結果、多少の時間の後、高い結晶化度を有するエピタキシャルシリコン領域２が絶縁層５の下にある単結晶シリコン部分１の上に直接形成される一方で、低結晶性シリコン領域４の残り（そこからエピタキシャル領域３が形成される）が、エピタキシャル領域３の上に存在し、そしてニッケルシリサイド領域３によりそれから隔てられる。
【００３０】
処理の最後に（図９参照）、エピタキシャルシリコン領域２が二酸化ケイ素層５中の孔６を完全に埋め、そしてニッケルシリサイド領域３がエピタキシャル領域３の上にある一方で、低結晶性領域４は完全に存在しない。従って、この方法によれば、単（少なくとも高結晶度）結晶シリコンのナノワイヤ２が形成され、該ナノワイヤ２には自己整合方式で金属シリサイドのコンタクト領域３が設けられる。上記で説明したように、ナノワイヤは、電界効果トランジスタＥのソースおよびドレイン領域のような下に位置する構造と接触するように使用でき、バイポーラトランジスタＥのエミッタまたはコレクタを形成することができる。
【００３１】
取り付けに適した個別素子１０が、エッチングまたはソーイングのような分離技術を利用した後に得られる。本発明はここに記載された実施例に限定されず、そして本発明の範囲の中で多くの変形および改良が可能であることは、当業者にとって明らかである。
【００３２】
例えば、単一のエピタキシャル領域の製造に関して記載されていても、多数のこれらの領域を同時に製造して良いということに留意されたい。一つまたは複数のかかる領域は、単一素子中で機能するように形成しても良い。本発明は、個別素子の製造に適用可能であるだけではなく、（Ｃ）ＭＯＳまたはＢＩ（Ｃ）ＭＯＳ  ＩＣのようなＩＣの製造に非常に適しており、また同様にバイポーラＩＣにも非常に適している。
【００３３】
更に、個別のステップに関して様々な改良が可能であることを注記する。例えば、熱酸化により作製される絶縁層の代わりに、かかる層はＣＶＤのような析出プロセスにより形成しても良い。また、窒化ケイ素のような他の誘電体材料も、かかる層に使用してもよい。シリコンを含むエピタキシャル領域は、シリコンとゲルマニウムとの混晶のような他の材料を含んでも良い。
【００３４】
その上、ナノワイヤの場合の本発明にかかる方法は、金属ケイ素化を伴うから、ＢＥＯＬ（バックエンドオブライン）プロセスにおけるように、ナノワイヤを金属間誘電体のビアの上に成長させるのに有用であり得ることに留意されたい。
【００３５】
更に、一つ以上または複数のナノワイヤを提供する場合における重要な利点は、ナノワイヤの高さが絶縁層の厚みに等しく、そして絶縁層は非常に均一にできるので、非常に均一の高さを有するナノワイヤが得られることである。また、そのようなナノワイヤの供給の場合においても、ナノワイヤが存在しているかどうか、そして、もし存在しているのであれば何処に位置しているかは、非常に容易かつ良好に制御可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明にかかる方法を用いた半導体デバイス製造の各段階における半導体デバイスの断面図である。
【図２】本発明にかかる方法を用いた半導体デバイス製造の各段階における半導体デバイスの断面図である。
【図３】本発明にかかる方法を用いた半導体デバイス製造の各段階における半導体デバイスの断面図である。
【図４】本発明にかかる方法を用いた半導体デバイス製造の各段階における半導体デバイスの断面図である。
【図５】本発明にかかる方法を用いた半導体デバイス製造の各段階における半導体デバイスの断面図である。
【図６】本発明にかかる方法を用いた半導体デバイス製造の各段階における半導体デバイスの断面図である。
【図７】本発明にかかる方法を用いた半導体デバイス製造の各段階における半導体デバイスの断面図である。
【図８】本発明にかかる方法を用いた半導体デバイス製造の各段階における半導体デバイスの断面図である。
【図９】本発明にかかる方法を用いた半導体デバイス製造の各段階における半導体デバイスの断面図である。
【図１】
2009516384.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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