(57)【要約】  ソース（３０）の抵抗がドレイン（４０）よりも高いトランジスタ（２２）は、記憶回路（１０）におけるプル・アップ素子（２０）として最適である。トランジスタは、ソース抵抗を有するソース注入を備えたソース領域を有している。ソース領域はサリサイド化されない。トランジスタの電気伝導を制御するため、制御電極領域（５０）がソース領域に隣接している。ドレイン領域（４０）は、制御電極領域に隣接すると共に、ソース領域とは反対側に設けられている。ドレイン領域は、ドレイン抵抗を有しサリサイド化されたドレイン注入を有している。ソース領域の物理特性はドレイン領域とは異なるため、ソース抵抗はドレイン抵抗よりも高くなっている。
2009545167.tif 000002
【特許請求の範囲】
【請求項１】
ソース抵抗を有し、サリサイド化されていないソース注入を含むソース領域と、
ソース領域に隣接し、トランジスタの電気伝導を制御するための制御電極領域と、
制御電極領域に隣接し、ソース領域とは反対側のドレイン領域であって、ドレイン領域は、サリサイド化されドレイン抵抗を有するドレイン注入を含み、ソース抵抗は、ドレイン領域とは物理特性が異なるソース領域によってドレイン抵抗よりも高くなっているドレイン領域と
を備えるトランジスタ。
【請求項２】
請求項１記載のトランジスタにおいて、
ソース領域及びドレイン領域は、実質的に同じ照射量及びエネルギーを有する注入領域であるトランジスタ。
【請求項３】
請求項１記載のトランジスタにおいて、
ソース領域及びドレイン領域は、異なる照射量及び異なるエネルギーの少なくとも一方、又はそれらの両方を有する注入領域であるトランジスタ。
【請求項４】
請求項３記載のトランジスタにおいて、
ソース領域は、ドレイン領域のエクステンション注入領域よりも深いエクステンション注入領域を含むトランジスタ。
【請求項５】
請求項１記載のトランジスタにおいて、
異なる物理特性は、ソース領域コンタクト及びドレイン領域コンタクトを有することを含み、ソース領域コンタクトは、ドレイン領域コンタクトよりもコンタクト領域で小さくなっているトランジスタ。
【請求項６】
請求項１記載のトランジスタにおいて、
異なる物理特性は、ドレイン領域よりも制御電極領域から横方向に離れているソース領域を含むトランジスタ。
【請求項７】
記憶ノードと、
記憶ノードと第１の電源端子との間に結合された負荷トランジスタであって、負荷トランジスタのソース側の抵抗は記憶ノード側の抵抗よりも大きい負荷トランジスタと、
負荷トランジスタと直列に結合されたラッチ・トランジスタであって、第２の電源端子に結合されるラッチ・トランジスタと
を備える記憶回路。
【請求項８】
請求項７記載の記憶回路において、
負荷トランジスタは、さらに、
第１のドーピング濃度を有する第１の電流電極領域と、
制御電極領域と、
第１のドーピング濃度とは異なる第２のドーピング濃度を有し、ソース側の抵抗を記憶ノード側の抵抗よりも大きくする第２の電流電極領域と
を備える記憶回路。
【請求項９】
請求項８記載の記憶回路において、
第１の電流電極領域はサリサイド化されておらず、第２の電流電極領域はサリサイド化されている記憶回路。
【請求項１０】
請求項７記載の記憶回路において、
負荷トランジスタは、さらに、
ソース側の抵抗を有し、サリサイド化されていない第１の電流電極領域と、
制御電極領域と、
記憶ノード側の抵抗を有し、サリサイド化されている第２の電流電極領域と
を備える記憶回路。
【請求項１１】
基板を用意するステップと、
基板内にソース電極を形成するステップと、
基板内でソース電極の横方向にドレイン電極を形成するステップと、
基板上であって、ソース電極とドレイン電極との間において横方向に制御電極を形成して、ソース電極とドレイン電極との間にチャネルを形成するステップと、
ソース電極及びドレイン電極のうちの少なくとも一方の物理特性を変更して、ソース電極の抵抗を高くして、ドレイン電極の抵抗よりも大きくするステップと
を含むトランジスタの製造方法。
【請求項１２】
請求項１１記載の方法は、更に、
ドレイン電極をサリサイド化する一方でソース電極のサリサイド化を防ぐことによって、ソース電極及びドレイン電極のうちの少なくとも一方の物理特性を変更するステップを含む方法。
【請求項１３】
請求項１２記載の方法は、更に、
ソース電極及びドレイン電極を、実質的に同じ照射量及びエネルギーを有する注入領域として実現するステップを含む方法。
【請求項１４】
請求項１１記載の方法は、更に、
所定の注入によってドレイン電極をドープする一方でソース電極への前記注入を防ぐことによって、ソース電極及びドレイン電極のうちの少なくとも一方の物理特性を変更するステップを含む方法。
【請求項１５】
請求項１１記載の方法は、更に、
所定の注入によってドレイン電極をドープしてサリサイド化する一方でソース電極への前記所定の注入及びサリサイド化を防ぐことによって、ソース電極及びドレイン電極のうちの少なくとも一方の物理特性を変更するステップを含む方法。
【請求項１６】
請求項１１記載の方法は、更に、
ドレイン電極に対するドレイン電極コンタクトよりも体積及び表面コンタクト面積の小さいソース電極に対するソース電極コンタクトを形成することによって、ソース電極及びドレイン電極のうちの少なくとも一方の物理特性を変更するステップを含む方法。
【請求項１７】
請求項１１記載の方法は、更に、
ソース電極が制御電極から横方向に離れている位置を、ドレイン電極及び制御電極が横方向に離されている位置よりも遠くにすることによって、ソース電極及びドレイン電極のうちの少なくとも一方の物理特性を変更するステップを含む方法。
【請求項１８】
請求項１１記載の方法は、更に、
トランジスタを負荷トランジスタとして用いるため、記憶ノードをトランジスタのドレイン電極に結合するステップと、
第１の電源端子をトランジスタに結合するステップと、
第２の電源端子に結合されているラッチ・トランジスタを前記トランジスタと直列に結合するステップと、
制御信号に応答して記憶ノードをビット・ラインに結合するために選択トランジスタを記憶ノードに結合するステップと
を含む方法。
【請求項１９】
請求項１１記載の方法は、更に、
第１のサリサイド材料を用いてソース電極をサリサイド化するステップと、
第１のサリサイド材料とは異なる第２のサリサイド材料を用いてドレイン電極をサリサイド化するステップと
を含む方法。
【請求項２０】
請求項１１記載の方法は、更に、
ソース電極及びドレイン電極をイオン注入によって形成して、ソース注入領域及びドレイン注入領域を形成するステップと、
ソース注入領域の少なくとも一部を取り除くステップと、
ソース注入領域に代えて、その場でドープされた半導体材料を用いるステップと、
その場でドープされた半導体材料をサリサイド化して、ソース電極を形成するステップと
を含む方法。
【請求項２１】
請求項２０記載の方法は、更に、
アルミニウム・リン、ガリウム・リン、及び硫化亜鉛のうちの少なくとも１種を、その場でドープされた半導体材料として用いるステップを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに係り、より詳しくは、データ記憶回路用非対称性トランジスタに関する。
【背景技術】
【０００２】
メモリ・デバイスなどの集積回路の所要電力を減らすため、よりいっそう低電力化した半導体構造が求められている。例えば、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）等のメモリ・デバイスは、通常、ビット・セルを用いて実現され、その性能は、ビット・セルを実現するのに用いられる半導体技術を含む多くのパラメータの関数である。特に、ＳＲＡＭビット・セルの機能性及び性能は、ビット・セルの書き込みマージンに依存している。書き込みマージンが高いほど、ビット・セルの状態を変えるのにより低い電圧を用いることができる。電圧が低くなれば、それに応じて、ビット・セル、即ちビット・セルを用いるメモリによる消費電力も低くなる。しかしながら、従来のメモリ・デバイスでは、ビット・セルの状態を変更するのに必要な電圧が高く、そのため消費電力も高かった。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、改良されたトランジスタ構造として、ＳＲＡＭなどのメモリ・デバイスに対する読み出し性能を低下させることなく、ビット・セルに対する書き込みマージンを高くすることのできる構造が求められている。
【課題を解決するための手段】
【０００４】
本発明は、一つの例として示されており、添付の図によって限定されない。図中、同じ部材番号は、同じ要素を示している。
当業者であれば、図中の要素が簡単さや明瞭さのために図示されており、必ずしも実寸に基づいて図示されていないことは明らかである。例えば、本発明の実施形態の理解を更に深めるため、図中の幾つかの要素の寸法は、他の要素よりも誇張されている。
【発明を実施するための最良の形態】
【０００５】
図１に、データ記憶回路構成の一実施形態であるＳＲＡＭセル１０を示す。他の実施形態には、例えば、ＮＶＭ（不揮発性メモリ）セル又はＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）セルなどの他のメモリ・セルが含まれる。例示の実施形態において、ＳＲＡＭセル１０は、６つのトランジスタ１２、１４、１６、１８、２０、２２を備えている。トランジスタ１２，１４は、ラッチ・トランジスタであり、例えば、Ｖｓｓに結合されたプル・ダウンＮＭＯＳトランジスタである。トランジスタ１６，１８は、パス・ゲートＮＭＯＳトランジスタであり、いずれもＷＬに結合されている。また、パス・ゲートＮＭＯＳトランジスタ１６はＢＬに結合され、一方、パス・ゲートＮＭＯＳトランジスタ１８はＢＬバーに結合されている。また、パス・ゲートＮＭＯＳトランジスタ１６は記憶ノード２８に結合され、トランジスタ１８は相補形記憶ノード３０に結合されている。トランジスタ２０，２２は、負荷トランジスタであり、一実施形態において、プル・アップＰＭＯＳトランジスタである。抵抗器２４，２６は、Ｖｄｄと負荷トランジスタ２０，２２とに結合されている。抵抗器２４，２６は、負荷トランジスタ２０，２２に対して、本明細書で行なわれる変更を示す概略表現である。抵抗器２４，２６は、負荷トランジスタ２０，２２のソース領域の抵抗を増大させる。ソース領域の抵抗を増大させることによって、ＰＭＯＳソースとＶｄｄとの間の抵抗が増大し、その結果、書き込みＶｍｉｎが改善される。後の説明でより良く理解されるように、ソース領域の抵抗が増大しても、１，０００オーム−ミクロン程度の抵抗値に対する読み出しＶｍｉｎは低下せず、Ｖｔ（閾値電圧）はほとんど変化せず、セル・サイズもほとんど増大しない。
【０００６】
ソース抵抗は、種々の抵抗の組み合わせである。即ち、オーバーラップ抵抗、エクステンション抵抗、（深い）ソース／ドレイン抵抗、及びコンタクト抵抗である。抵抗、即ち抵抗の組み合わせのうちの任意のものを増大させて、全体的なソース抵抗を増大させることができる。以下、ソース抵抗を増大させる種々の方法である。実施形態のうちの任意のものを、他の実施形態の１つ又は複数と組み合わせることができる。
【０００７】
図２に、相補形トランジスタ３２を示す。相補形トランジスタ３２は、例えば、負荷トランジスタ２２（この実施形態では、ＰＭＯＳトランジスタ）と、ラッチ・トランジスタ１４（この実施形態では、ＮＭＯＳトランジスタ）とを、製造のある段階において備える。当業者であれば、負荷トランジスタ２２及びラッチ・トランジスタ１４は断面の同一平面内でなくてもよいことは明らかである。このことを、要素の一部を二等分する曲がりくねった線によって示す。このように、負荷トランジスタ２２及びラッチ・トランジスタ１４は例示的なトランジスタであり、その代わりに、他の任意のＰＭＯＳ及びＮＭＯＳトランジスタを示すことができる。そのため、これらの任意のトランジスタを、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ１４と称する。
【０００８】
相補形トランジスタ３２は基板３４を備える。基板３４は、金属、半導体基板などであってもよいし、これらの組み合わせであってもよい。好ましい実施形態において、基板は半導体基板３４であり、例えば、浅いトレンチ分離領域等の分離領域３６を備える。半導体基板３４は、任意の半導体材料又は材料の組み合わせであってもよい。材料は、例えば、ガリウム・ヒ素、シリコン・ゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）（例えば、完全空乏型ＳＯＩ（ＦＤＳＯＩ））、シリコン、単結晶シリコン、及びこれらの組み合わせである。さらに理解されるように、ソース又はドレイン領域上にシリサイドを形成する場合、半導体基板にはシリコンが含まれる。図示されていたとしても、すべての実施形態において基板３４上にシリサイドを形成する必要はない。
【０００９】
製造のこの時点において、ＰＭＯＳトランジスタ２２は、基板３４内にソース・エクステンション３８及びドレイン・エクステンション４０を備えている。これらは、ゲート電極５０の幅にほぼ等しい距離で離間配置されている。ソース・エクステンション３８及びドレイン・エクステンション４０はｐ型にドープされている。また、ＰＭＯＳトランジスタ２２は、この時点で、基板３４上のゲート誘電体４６と、ゲート誘電体４６上に設けられたゲート電極５０とを備えている。一実施形態において、ゲート誘電体４６は、二酸化ケイ素、高誘電率（高ｋ）材料（例えば、ＨｆＯ２、ＨｆｘＺｒ１−ｘＯ２、又はＨｆｘＺｒｙＯｚ）、窒化二酸化ケイ素、又はこれらの組み合わせであってもよい。高ｋ材料の誘電率は、二酸化ケイ素のそれよりも大きい。ゲート誘電体４６は、あるパターニング・プロセスによりある時点で、任意の適切なプロセス、例えば、熱成長、化学気相成長法（ＣＶＤ）、原子層堆積（ＡＬＤ）、物理気相成長法（ＰＶＤ）、又はこれらの組み合わせによって行なわれる。
【００１０】
一実施形態において、ゲート電極５０には、シリコン（例えば、ポリシリコン）が含まれていてもよいし、金属（例えば、炭化タンタル、窒化タンタルケイ素、窒化タンタル、窒化チタン、炭化タンタルと別の金属との合金、モリブデン、窒化モリブデンなど、又はこれらの組み合わせ）が含まれていてもよい。後の説明でより理解されるように、ゲート電極５０にシリコンが含まれている場合、サリサイドをゲート電極５０上に形成する。しかしながら、ゲート電極５０にシリコンが含まれていない場合、サリサイドはゲート電極５０上に形成されない。従って、ゲート電極５０上にサリサイドが形成される実施形態において、ゲート電極５０にはシリコンが含まれている。しかしながら、ゲート電極５０にシリコンが含まれている必要はない。これらの例示していない実施形態において、シリコンを含む層がゲート電極５０上に形成されない限り、サリサイドをゲート電極５０上に形成されない。ゲート電極５０は、パターニング・プロセスによりある時点で、任意の適切なプロセス、例えば、ＣＶＤ、ＡＬＤ、ＰＶＤ、スパッタリング、又はこれらの組み合わせによって行なわれる。
【００１１】
製造のこの時点において、ＮＭＯＳトランジスタ１４は、基板３４内にソース・エクステンション４２及びドレイン・エクステンション４４を備えている。これらは、ゲート電極５２の幅にほぼ等しい距離で離間配置されている。ソース・エクステンション４２及びドレイン・エクステンション４４は、従来のドーピング条件及びプロセスを用いてｎ型にドープされている。また、ＮＭＯＳトランジスタ１４は、この時点で、基板３４上のゲート誘電体４８と、ゲート誘電体４８の上に設けられたゲート電極５２とを備えている。ゲート誘電体４８及びゲート電極５２は、任意の材料からなり、ゲート誘電体４６及びゲート電極５０に対して説明した任意のプロセスを用いて形成される。
【００１２】
図２に示すように、スペーサ材料層５４を、基板３４（及びゲート電極５０，５２）上に形成する。スペーサ材料層５４は、窒化物材料（例えば、窒化ケイ素）、誘電体材料（例えば、酸化ケイ素や別の酸化物材料）、又はこれらの組み合わせであってもよい。スペーサ材料層５４は、任意の適切なプロセス（例えば、ＣＶＤ）を用いて形成することができる。スペーサ材料層５４は、一実施形態において、１０〜１００ナノメートル程度の厚さである。
【００１３】
図３に示すように、半導体基板３４上にスペーサ材料層５４を形成した後に、スペーサ材料層５４上にマスク５６を形成し、このマスク５６を用いてスペーサ材料層５４をパターニングする。言い換えれば、マスク５６を用いて、スペーサ材料層５４の一部を取り除いてスペーサ５９を形成し、マスク５６の下部にあるスペーサ材料層５４の一部を残す。マスク５６はフォトレジスト層であってもよい。スペーサ材料層５４の任意のマスク無し部分は、ゲート電極５０，５２の側壁に隣接するスペーサ材料層５４のマスク無し部分を除いて取り除かれる（例えば、ドライ・エッチを用いる）。スペーサ材料層５４のこれらのマスク無し部分によって、スペーサ５９が形成される。異方性エッチングを、スペーサ５９を形成するために用いることができる。従って、マスク５６の下部にあるスペーサ材料層５４の一部とスペーサ５９を形成する部分とが残る。例示したように、マスク５６、つまりマスク５６の下部にあるスペーサ材料層５４の一部が、ソース・エクステンション３８上及びゲート電極５０の側壁上に残るが、ゲート電極５０の上に部分的に残っていてもよい。パターニング後、スペーサ材料層５４が、ゲート電極５０の一方の側壁とゲート電極５０の反対側の側壁との間で終端していれば、ゲート電極５０のどれくらいの部分がパターニング後のスペーサ材料層５４によって覆われているかは関係ない。従って、図３に示すように、残りのスペーサ材料層（及びマスク５６）を、ゲート電極５０の側壁間のほぼ中間で停止させることは、一実施形態に過ぎない。ゲート電極５０，５２がポリ（ポリシリコン）ゲートである場合、ページに出入りする方向において、残りのスペーサ材料層５４はｎ型ポリ／ｐ型ポリの境界にまで進むべきではない。
【００１４】
スペーサ材料層５４をパターニングした後、従来のプロセシング（例えば、アッシング・プロセス）を用いてマスク５６を取り除く。次に、図４に示すように、基板３４の露出領域にドープして、深いＰＭＯＳドレイン５８、深いＮＭＯＳソース６０、及び深いＮＭＯＳドレイン６２を形成する。一実施形態において、深いＰＭＯＳドレイン５８は、ドーパント（例えば、ボロン）を用いたイオン注入プロセスによって、約５×１０１５ｃｍ−２の照射量において形成される。一実施形態において、深いＮＭＯＳソース６０及び深いＮＭＯＳドレイン６２は、ドーパント（例えば、ヒ素）を用いたイオン注入プロセスによって、約５×１０１５ｃｍ−２の照射量において形成される。当業者であれば、例示していない付加的なパターニング・ステップを必要としてもよいことは明らかである。深いソース及びドレインを形成した後で、シリサイド化領域５１を、相補形トランジスタ３２のシリコンを含む露出部分上に形成する。従って、図４に示すように、シリサイド領域５１を、ゲート電極５０、深いＰＭＯＳドレイン５８、深いＮＭＯＳソース６０、ゲート電極５２、及び深いＮＭＯＳドレイン６２（これらの領域にシリコンが含まれている場合）の任意の露出部分上に、任意の既知のシリサイド化プロセスを用いて形成する。例えば、シリサイド領域５１は、チタン、コバルト、ニッケル、プラチナ、エルビウム、イッテルビウムなど、又はこれらの合金のシリサイドであってもよい。
【００１５】
深いＰＭＯＳドレイン５８を形成するためにドーパントを注入する間やサリサイド化を行なう間は、ソースＰＭＯＳエクステンション３８がスペーサ材料層５４によって覆われている。そのため、深いＰＭＯＳソース及びソースＰＭＯＳエクステンション３８上にシリサイド領域は形成されない。これにより、エクステンション抵抗が増大し、ソース領域におけるコンタクト抵抗も増大する。更に続く処理の間、シリサイド領域５１を形成した後、スペーサ材料層５４を取り除いてもよい。あるいは、スペーサ材料層５４を残してもよく、また、その後に形成される中間誘電体層（ＩＬＤ）層内にコンタクトを形成するとき、スペーサ材料層５４内にコンタクトを形成することができる。そして従来のプロセシングを続けて、半導体デバイスの金属層及び他の特徴部を形成する。このプロセスは、マスク交換を伴い、かつ追加の処理ステップを加えないように容易に実施される。
【００１６】
別の実施形態において、図５に示すように、抵抗器保護酸化物層６６を基板３４上に形成する。抵抗器保護酸化物層６６を形成する前に、深いＰＭＯＳソース６４、深いＰＭＯＳドレイン５８、深いＮＭＯＳソース６０、深いＮＭＯＳドレイン６２（と共にエクステンション３８，４０，４２，４４）、及びスペーサ５９を形成する。一実施形態において、抵抗器保護酸化物層６６は二酸化ケイ素であり、例えば、ＰＥＣＶＤ（プラズマ支援化学気相成長法）やＬＰＣＶＤ（液体プラズマ化学気相成長法）等の任意の適切なプロセスを用いて形成される。
【００１７】
図６に示すように、マスク６８（例えば、フォトレジスト）を、抵抗器保護酸化物（ＲＰＯ）層６６上に形成する。マスク６８をパターニングして、ソース・エクステンション３８及びゲート電極５０の側壁上に残すようにすると共に、ゲート電極５０の一部上に残すようにしてもよい。マスク６８を用いて、ＲＰＯ層６６の露出部分をパターニングする（例えば、エッチング又は除去）。パターニング後に、ＲＰＯ層６６がゲート電極５０の一方の側壁とゲート電極５０の反対側の側壁との間で終端していれば、ゲート電極５０のどれくらいの部分がＲＰＯ層６６によって覆われているかは関係ない。従って、図６に示すように、残りのＲＰＯ層６６（存在するならばマスク６８）を、ゲート電極５０の側壁間のほぼ中間で停止させることは、一実施形態に過ぎない。
【００１８】
図７に示すように、ＲＰＯ層６６をパターニングした後で、マスキング層６８を取り除いて、シリサイド領域７０を形成する。シリサイド化領域７０は、相補形トランジスタ３２のシリコンを含む露出部分上に形成する。これは、図４を参照して前述した通りである。
【００１９】
シリサイド化を行なう間、ソースＰＭＯＳエクステンション３８はＲＰＯ層６６によって覆われている。そのため、ソースＰＭＯＳエクステンション３８上にシリサイド領域は形成されない。この結果、ソース領域におけるコンタクト抵抗が増大する。後の処理の間、シリサイド領域５１を形成した後に、ＲＰＯ層６６を取り除いてもよい。あるいは、ＲＰＯ層６６を残してもよく、また、その後に形成される中間誘電体層（ＩＬＤ）層（図示せず）内にコンタクトを形成するとき、ＲＰＯ層６６内にコンタクトを形成することができる。そして、従来のプロセシングを続けて、半導体デバイスの金属層及び他の特徴部を形成する。このプロセスは、マスク交換を伴い、かつ追加の処理ステップを加えないように容易に実施される。
【００２０】
別の実施形態において、ソース抵抗が、深いＰＭＯＳソースではなく、深いＰＭＯＳドレイン５８を形成することによって増大する。その結果、ＰＭＯＳトランジスタ２２が、図４に例示した構造と同様の非対称な深いソース／ドレイン領域を有するようになる。図８に示すように、ゲート電極５０及びゲート電極５２の両方の周りにスペーサ５９を形成するように、プロセシングを行った。加えて、深いＮＭＯＳソース６０及び深いＮＭＯＳドレイン６２（及びエクステンション）が、半導体基板３４内にすでに形成されている。注入マスク７２（フォトレジストでもよい）を半導体基板３４上に形成して、少なくとも、深いＰＭＯＳドレインの形成のために注入予定のＰＭＯＳドレイン部分を露出させる。このため、ＮＭＯＳトランジスタ１４及びソース・エクステンション３８が注入マスク７２によって覆われる。加えて、ゲート電極５０の少なくとも一部を注入マスク７２によって覆うようにしてもよい。他の実施形態において前述したように、ゲート電極５０のどれくらいの部分がマスク（ここでは注入マスク７２）によって覆われているかは問題ではない。注入マスク７２を用いて、ｐ型のドーパントを相補形トランジスタ３２の露出部分に注入する。一実施形態において、ボロンを、約５ｘ１５１５ｃｍ−２の照射量で注入する。こうしてドーパントを、少なくともＰＭＯＳトランジスタ２２のドレイン領域とゲート電極５０の任意の露出部分とに注入する。一実施形態において、ドーパントを、ゲート・ドープされる領域７４に注入する。この領域７４は、マスク７２によって露出したゲート電極５０の領域である。ゲート電極５０全体がマスク７２によって覆われる場合、ゲート・ドープされる領域７４を形成しなくてもよい。アニール・プロセス後に、深いＰＭＯＳドレイン５８を形成して注入領域をゲート電極５０内に形成する（図８に示すように、ゲート電極５０が注入マスク７２によって完全には覆われていない場合）。
【００２１】
深いＰＭＯＳドレイン５８を形成した後、図９に示すように、注入マスク７２を取り除いて、サリサイド化プロセスを行ない、シリサイド領域７５を形成する。前述したように、シリサイド領域７５を、相補形トランジスタ３２のシリコンを含む露出領域上に形成する。深いＰＭＯＳドレインが存在して、深いＰＭＯＳソースが存在しない結果、ソース抵抗が増大する。そして、従来のプロセシングを続けて、半導体デバイスの金属層及び他の特徴部を形成する。このプロセスは、マスク交換を伴い、かつ追加の処理ステップを加えないように容易に実施される。
【００２２】
一実施形態において、ＰＭＯＳトランジスタ２２のソース及びドレイン領域間の非対称性を、深いソースやドレインにおける差に起因させるのに代えて、非対称性を、ソース及びドレイン・エクステンション領域における差に起因させることができる。例えば、ソース及びドレイン・エクステンション領域を、ドーピング濃度に基づいて非対称にすることができる。例えば、ＰＭＯＳトランジスタ用のソース・エクステンションへのドープをドレイン・エクステンションの場合よりも軽くして、ソース・エクステンションの抵抗が高くなるようにしてもよい。
【００２３】
図１０に示すように、ゲート誘電体４６，４８とゲート電極５０，５２とを形成してパターニングし、マスク５３（フォトレジストであってもよい）をＰＭＯＳトランジスタ２２上に形成する。マスク５３によってＰＭＯＳ領域が保護されている間に、ＮＭＯＳソース・エクステンション４２及びＮＭＯＳドレイン・エクステンション４４が形成される。ＮＭＯＳエクステンション４２，４４は、ｎ型のドーパント（ヒ素）の注入によって形成される。一実施形態において、約５×１０１４ｃｍ−２の照射量を用いる。アニールは、注入の直後に行なってもよいし、プロセスにおいてしばらくした後、例えば、ＰＭＯＳエクステンションを形成した後に行なってもよい。
【００２４】
ＮＭＯＳエクステンション４２，４４を形成した後、図１１に示すように、マスク５３を取り除き（例えば、アッシング・プロセス）、マスク５５（フォトレジストであってもよい）を、ＰＭＯＳトランジスタ２２のソース領域（及びおそらくゲート電極５０の少なくとも一部）を除く相補形トランジスタ３２の全部分を覆うように形成する。ＰＭＯＳの深いソース・エクステンション３９を形成するためにｐ型ドーパントを注入するとき、マスク５５によって、ＰＭＯＳトランジスタ２２のソース領域の露出部分を除くすべての領域が保護される。この場合もやはり、注入の直後にアニールを行なってもよいし、プロセスにおいてしばらくした後、例えば、ＰＭＯＳドレイン・エクステンションを形成した後に行なってもよい。加えて、マスク５５は、ゲート電極５０上のあらゆる箇所で停止していてもよい。他の実施形態において前述したように、ゲート電極５０のどれくらいの部分がマスク（ここでは注入マスク７２）によって覆われているかは問題ではない。
【００２５】
図１２に示すように、ＰＭＯＳ深いソース・エクステンション３９を形成した後、マスク５５を取り除いて、マスク５７（フォトレジストであってもよい）を、ＮＭＯＳトランジスタ１４上及びＰＭＯＳトランジスタ２２のソース領域上に形成する。マスク５７によって、ＮＭＯＳトランジスタ１４及びＰＭＯＳトランジスタ２２が、ＰＭＯＳドレイン・エクステンション４０用のｐ型ドーパントの注入から保護される。他の実施形態において前述したように、ゲート電極５０のどれくらいの部分が覆われているかは問題ではない。この場合もやはり、注入の直後にアニールを行なってもよいし、プロセスにおいてしばらくした後に行なってもよい。例示した実施形態において、深いＰＭＯＳソース・エクステンション３９は、ＰＭＯＳドレイン・エクステンション４０、並びにＮＭＯＳエクステンション４２，４４よりも、より深く、かつより低濃度にドープされているか、或いはより 浅くて同様の照射量でドープされているか、若しくはより軽い照射量でドープされており、その結果、ソース領域の抵抗が、ＳＲＡＭデバイスにおけるドレイン領域の場合よりも高くなっている。この結果、ソース領域におけるエクステンション抵抗が増大する。マスク５７を取り除いた後も従来のプロセシングを続けて、相補形トランジスタ３２を完成させてもよい。一実施形態において、マスク５７を取り除いた後、図８及び図９において説明したプロセスを続けてもよい。
【００２６】
一実施形態において、ＰＭＯＳソース・コンタクトの特性を変えることによって、ソース領域における抵抗を変更する。図１３に示すように、従来のプロセシングを行なって、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ１４を形成する（或いは、本明細書で説明した任意のプロセスを従来のプロセシングに代えて用いることにより、ＰＭＯＳソース領域における抵抗をさらに増大させることができる）。サリサイド化領域７５を形成した後、相補形トランジスタ３２上にＩＬＤ層７６を形成する。ＩＬＤ層７６は、任意の適切な材料からなる。例えば、ＴＥＯＳ（テトラエチルオルトシリケート）、Ｆ−ＴＥＯＳ（フッ素化テトラエチルオルトシリケート）を用いて形成された二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、誘電率が低い材料、又はこれらの組み合わせからなる。低誘電率材料は、誘電率が二酸化ケイ素のそれよりも小さい材料である。ＩＬＤ層上に、マスク７９（例えば、フォトレジスト）を形成する。マスク７９は、フォトレジスト層をマスク（図示せず）として用いたエッチングによってパターニングされたハードマスク（例えば、窒化ケイ素）であってもよい。マスク７９を用いてＩＬＤ層７６をエッチングして、広いコンタクト開口部８０（ＰＭＯＳゲート電極５０上、ＰＭＯＳドレイン領域上、ＮＭＯＳソース領域上、ＮＭＯＳゲート電極５２上、及びＮＭＯＳドレイン領域上）、並びに狭いコンタクト開口部７８（ＰＭＯＳソース領域上）を形成する。一実施形態において、ＩＬＤ層７６の表面における広いコンタクト開口部８０の寸法（例えば、直径又は開口長）は、狭いコンタクト開口部７８のそれよりも大きい。
【００２７】
図１４に示すように、広いコンタクト開口部８０及び狭いコンタクト開口部７８を形成した後、開口部８０，７８に伝導性材料（例えば、アルミニウム、タングステン、チタン、窒化チタン、タンタル、窒化タンタル、銅など、又はこれらの組み合わせ）を充填して、広いコンタクト８４（ＰＭＯＳゲート電極５０、ＰＭＯＳドレイン領域、ＮＭＯＳソース領域、ＮＭＯＳゲート電極５２に結合される）と、狭いコンタクト８２（ＰＭＯＳソース領域に結合される）とを形成する。一実施形態において、広いコンタクト８４の表面コンタクト面積は、狭いコンタクト８２のそれよりも大きい。加えて、広いコンタクト８４の体積は、狭いコンタクト８２のそれよりも大きい。それに加えて、又はそれに代えて、狭いコンタクト８２は、ＰＭＯＳドレイン領域上のゲート電極５０の最も近い側壁に対する広いコンタクト８４の位置よりも、同ゲート電極５０の最も近い側壁から離れていてもよい。言い換えれば、これらの実施形態において、ドレイン／ゲート距離８３はソース／ゲート距離８５よりも短い。この実施形態において、メモリ・セルは望ましくない面積の増大をもたらすかもしれない。しかしながら、ソース領域における抵抗は増大するため望ましい。従って、一実施形態において、狭いコンタクト８２の体積、表面積が、又は両方とも、広いコンタクト８０の場合よりも小さいが、ドレイン／ゲート距離８３がソース／ゲート距離８５と実質的に等しい。別の実施形態において、狭いコンタクト８２の体積、表面積が、又は両方とも、広いコンタクト８０の場合よりも小さいだけでなく、ドレイン／ゲート距離８３がソース／ゲート距離８５よりも短い。さらに別の実施形態において、ドレイン／ゲート距離８３がソース／ゲート距離８５よりも長いが、狭いコンタクト８２の体積、表面積が、又は両方とも、広いコンタクト８０のそれぞれに実質的に等しい。
【００２８】
別の実施形態において、ＰＭＯＳソース領域上に障壁高さの高いシリサイドを形成して、ソース領域におけるコンタクト抵抗を増大させる。図１５に示すように、基板３４上にＰＭＯＳ保護層８６を形成する。一実施形態において、ＰＭＯＳ保護層８６には、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、又はこれらの組み合わせが含まれる。一実施形態において、ＰＭＯＳ保護層８６はＰＭＯＳドレイン保護層である。ＰＭＯＳ保護層８６上にマスク８８（フォトレジストであってもよい）を形成する。マスク８８をパターニングして、少なくともＰＭＯＳトランジスタ２２のドレイン領域を覆うようにする。従来のプロセシングを行なって、ＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ１４を形成する（或いは、本明細書で説明した任意のプロセスを従来のプロセシングに代えて用いることにより、ＰＭＯＳソース領域における抵抗をさらに増大させることができる）。
【００２９】
図１６に示すように、パターニング・プロセス（例えば、エッチング・プロセス）の間に、マスク８８を用いてＰＭＯＳ保護層８６をパターニングする。これにより、ＰＭＯＳトランジスタ２２のドレイン領域、スペーサ５９、及びおそらくゲート電極５０の少なくとも一部などを覆う部分を除くＰＭＯＳ保護層８６のすべての部分が取り除かれる。他の実施形態の場合と同様に、またすでに詳細に説明したように、ゲート電極５０のどれくらいの部分がＰＭＯＳ保護層８６によって覆われているかは変更可能である。ＰＭＯＳ保護層８６をパターニングした後、マスク８８を取り除く（例えば、アッシング・プロセスを用いる）。
【００３０】
図１７に示すように、ＰＭＯＳ保護層８６をパターニングした後、相補形トランジスタ３２のシリコンを含む露出領域上にシリサイド領域（又は範囲）９０を形成する。同じシリサイド材料を用いて、ＮＭＯＳソース／ドレイン領域、ＮＭＯＳゲート電極、ＰＭＯＳゲート電極の任意の露出部分、及びＰＭＯＳソース領域を、例示した実施形態の場合と同様にシリサイド化してもよい。シリサイド領域９０に含まれる材料としては、ＮＭＯＳソース／ドレイン領域６０，６２よりも障壁高さが低いもの、及びＰＭＯＳソース領域６４よりも障壁高さが高いものであってもよい。このような材料には、ガドリニウム、ジスプロシウム、ホルミウム、イットリウム、エルビウム、イッテルビウム、ニッケルなど、又はこれらの組み合わせのシリサイドが含まれていてもよい。
【００３１】
シリサイド領域９０を形成してＰＭＯＳ保護層８６を取り除いた後、一実施形態において、基板３４上にＮＭＯＳ保護層９２を形成し、ＮＭＯＳ保護層９２上にマスク９４（フォトレジストであってもよい）を形成する。ＮＭＯＳ保護層９２は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、又はこれらの組み合わせであってもよい。図１８に示すように、マスク９４をパターニングして、ドレイン領域上のＮＭＯＳ保護層の部分を露出させる。加えて、スペーサ５９とゲート電極の少なくとも一部との上部に設けられたＮＭＯＳ保護層９２を部分的に露出させてもよい。他の実施形態の場合と同様に、また前述したように、ゲート電極５０のどれくらいの部分がＮＭＯＳ保護層９２によって覆われているかは変更してもよい。ＮＭＯＳ保護層９２は、シリサイド化領域９０を越えて延長することもでき（例示）、シリサイド領域９０上で停止させることもできる（例示せず）。
【００３２】
図１９に示すように、パターニング・プロセス（例えば、エッチング・プロセス）の間、マスク９４を用いてＮＭＯＳ保護層９２をパターニングして、ＮＭＯＳ保護層９２の一部、例えば、ＰＭＯＳトランジスタ２２のドレイン領域、スペーサ５９、及びおそらくゲート電極５０の少なくとも一部などを覆う部分を取り除くようにする。ＮＭＯＳ保護層９２をパターニングした後、マスク９４を取り除く（例えば、アッシング・プロセスを用いる）。
【００３３】
図２０に示すように、ＮＭＯＳ保護層９２をパターニングした後、相補形トランジスタ３２のシリコンを含む露出領域上にシリサイド化領域９６を形成する。シリサイド領域９６のシリサイド材料は、ＮＭＯＳソース／ドレイン領域、ＮＭＯＳゲート電極、ＰＭＯＳゲート電極の任意の露出部分、及びＰＭＯＳソース領域に対して用いられるシリサイド領域９０の場合とは異なる。一実施形態において、シリサイド領域９０は、ガドリニウム、ジスプロシウム、ホルミウム、イットリウム、エルビウム、イッテルビウム、ニッケルなど、又はこれらの組み合わせのシリサイドであってもよく、またシリサイド領域９６は、チタン、タンタル、コバルト、ニッケル、オスミウム、プラチナ、イリジウムのシリサイド、ｎ型シリコンに対する障壁高さが高い他のシリサイドなど、又はこれらの組み合わせであってもよい。シリサイド領域９０用の材料は、ｐ型シリコンに対する障壁高さが、シリサイド領域９６用に選択される材料よりも高い。ゲート電極５０上に形成されるシリサイド領域９０，９６は、それらの間に間隙があってもよく、互いに隣接していてもよく、互いに接触していてもよく（図示）、オーバーラップしていてもよい。
【００３４】
別の実施形態において、図２１に示すように、シリサイド領域９０を形成した後に、シリサイド領域９６を、シリコンを含むすべての領域上に形成する。ＮＭＯＳ保護層及び付随するマスクは用いない。その結果、シリサイド領域９６が、シリサイド領域９０上だけでなく、ＮＭＯＳ保護層及び付随するマスクを用いたときと同じ領域にも形成される。いずれの実施形態を用いたかにかかわらず、ＰＭＯＳソース領域のシリサイド材料（例えば、シリサイド領域９０、又はシリサイド領域９０及びシリサイド領域９６）は、ＰＭＯＳドレイン領域の場合とは異なっている。ＰＭＯＳドレインでは、シリサイド領域９６のみが形成されている。ＰＭＯＳソース領域上にＰＭＯＳドレイン領域の場合とは異なるサリサイド材料を設けることによって、またソース領域上にドレイン領域の場合よりも障壁高さが高い（つまり耐性の高い）少なくとも１種のシリサイド材料を設けることによって、ソース領域におけるコンタクト抵抗を増大させる。
【００３５】
別の実施形態において、ＰＭＯＳの深いソースに含まれる材料の誘電率、伝導有効質量、及び障壁高さが、ＰＭＯＳの深いドレインにおけるシリコンのそれよりも高いことによって、ソース抵抗が増大する。これは、図２２〜図２６に示すように、ＰＭＯＳの深いソース領域を取り除き、かつそれに代えて所望の材料を用いることによって行なうことができる。
【００３６】
図２２は、基板３４上に設けられたマスク９８（窒化ケイ素であってもよい）と、マスク９８上に設けられたマスク１００（フォトレジストであってもよい）を示す。従来のプロセシングを行なってＰＭＯＳトランジスタ２２及びＮＭＯＳトランジスタ１４を形成する（或いは、従来のプロセシングに代えて本明細書で説明した任意のプロセスを用いることにより、ＰＭＯＳソース領域における抵抗を更に増大させることができる）。マスク１００は、少なくともＰＭＯＳの深いソース領域を露出させ、好ましくは、ゲート電極５０全体を覆う。図２３に示すように、マスク１００を用いてマスク９８をパターニングして（例えば、エッチング・プロセスの間に行なう）、ＰＭＯＳの深いソース領域を露出させる。
【００３７】
図２４に示すように、マスク９８によって、ＰＭＯＳソース領域を取り除くときにエッチングされる他の領域（例えば、シリコンを含む領域）が保護されて、取り除かれたソース領域１０２が形成される。一実施形態において、取り除かれたソース領域１０２は、ＳＦ６（六フッ化シリコン）を含むエッチングを用いて形成される。
【００３８】
図２５に示すように、取り除かれたソース領域１０２を形成した後、選択的に充填されたソース領域１０４を、例えば、選択エピタキシや選択ＭＢＥ（分子線エピタキシ）を用いて選択的に形成する。一実施形態において、選択的に充填されたソース領域１０４には、ＡｌＰ、ＧａＰ、ＺｎＳ、Ｇｅ、Ｓｉ０．８Ｇｅ０．２、ＡｌＮ、ＡｌＡｓ、ＧａＮ、ＧａＡｓ、Ｇｅ、ＩｎＮ、ＩｎＰ、ＺｎＳｅなど、他の半導体材料（好ましくは、ダイアモンドもしくは閃亜鉛格子構造を有するもの）、又はこれらの組み合わせが含まれる。選択的に充填されたソース領域１０４は、基板３４のそれとは異なる材料である。
【００３９】
選択的に充填されたソース領域１０４を形成した後、図２６に示すように、トランジスタのソース及びドレイン領域ならびにゲート電極にシリコンが含まれている場合、これらを覆うようにシリサイド領域１０５を形成する。
【００４０】
さて、ソース抵抗がドレイン抵抗よりも高いことをソース領域の物理特性がドレイン領域とは異なることによって実現したトランジスタを得るための方法を提供してきたことに留意すべきである。言い換えれば、ソース抵抗を増大させることによって、半導体デバイスにおけるトランジスタのＩｄｌｉｎ（線形ドレイン電流）及びＩｄｓａｔ（飽和ドレイン電流）が低減されている。
【００４１】
前述したように、種々の実施形態を互いに組み合わせてソース抵抗を更に増大させることもできるし、一実施形態のみを用いることもできる。実施形態は、６トランジスタＳＲＡＭ（特に、図１に関して説明したプル・アップ又は負荷トランジスタ）と共に用いてもよいが、実施形態を他の回路（例えば、ＮＶＭ回路）と共に用いることもできる。好ましくは、ＰＭＯＳトランジスタのチャネル及びエクステンションを変えないで、性能以外のデバイス・パラメータへの影響を最小にする。
【００４２】
本発明を実施する装置は、大部分、当業者に既知である電子部品及び回路からなる。そのため、回路の詳細な説明は、すでに例示したような必要であると考えられるもの以上には行なわないことにして、本発明の基礎をなす考え方が理解及び認識されるようにすると共に、本発明の教示を混乱させることも教示からそれることもないようにする。
【００４３】
前述の明細において、本発明を特定の実施形態を参照して説明してきた。しかし当業者であれば理解するように、添付の請求項で述べる本発明の範囲から逸脱することなく、種々の変更及び変形を行なうことができる。したがって明細書及び図は、限定的な意味ではなく例示的な意味で考えるべきであり、このような変更はすべて本本発明の範囲に含まれることが意図されている。
【００４４】
本発明を、特定の伝導型又は電位極性に関して説明してきたが、当業者であれば理解するように、伝導型及び電位極性は逆にしてもよい。
以上、特定の実施形態について、利益、他の優位性、及び問題の解決方法について説明してきた。しかし利益、優位性、又は問題の解決方法、及び何らかの利益、優位性、解決方法を生じさせるか又はより明白にし得るどんな要素も、何れかの又は全ての請求項の重要であるか、必要であるか、又は不可欠である特徴又は要素として解釈してはならない。本明細書で用いる場合、用語「含む」、「含んでいる」又はこれらの他のどんな変形も、包括的に含めることに及ぶことが意図されている。すなわち、要素のリストを含むプロセス、方法、物品、又は装置には、これらの要素が含まれているだけでなく、明白にはリストにされていない他の要素、又はこのようなプロセス、方法、物品、もしくは装置に固有の他の要素が、含まれていてもよい。用語「１つ」又は「一つ」は、本明細書で用いる場合、１つ又は１つを超えると定められる。用語「複数」は、本明細書で用いる場合、２つ又は２つを超えると定められる。用語「別の」は、本明細書で用いる場合、少なくとも２番目又はそれを超えると規定される。用語「結合される」は、本明細書で用いる場合、「接続される」であるが、必ずしも直接的には行なわれておらず、また必ずしも機械的には行なわれていないと定められる。
【００４５】
また説明及び請求項における「正面」、「背面」、「最上部」、「最下部」、「の上」、「の下」などの用語は、もしあれば、説明を目的として用いており、必ずしも永続的な相対位置を記述するためのものではない。次のことが理解される。以上のように使用される用語は適切な状況の下で交換可能であり、すなわち、たとえば本明細書に記載した本発明の実施形態が、例示されているかそうでなければ本明細書に記載されている方位以外の方位でも動作できるようにすることができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態によるデータ記憶回路の概略図。
【図２】本発明の一実施形態によるスペーサ材料層を有する半導体デバイスの部分断面図。
【図３】本発明の一実施形態によるスペーサ材料層をパターニングした後の図２の半導体デバイスを示す図。
【図４】本発明の一実施形態によるシリサイド領域を形成した後の図３の半導体基板を示す図。
【図５】本発明の一実施形態によるＲＰＯ（抵抗器保護酸化物）層を有する半導体デバイスの部分断面図。
【図６】本発明の一実施形態によるＲＰＯ層をパターニングした後の図５の半導体基板を示す図。
【図７】本発明の一実施形態によるシリサイド領域を形成した後の図６の半導体基板を示す図。
【図８】本発明の一実施形態による深いドレイン領域を有する半導体デバイスの部分断面図。
【図９】本発明の一実施形態によるシリサイド領域を形成した後の図８の半導体デバイスを示す図。
【図１０】本発明の一実施形態による第１のマスクを有する半導体デバイスの部分断面図。
【図１１】本発明の一実施形態による第２のマスクを有する図１０の半導体デバイスを示す図。
【図１２】本発明の一実施形態による第３のマスクを有する図１１の半導体デバイスを示す図。
【図１３】本発明の一実施形態によるコンタクト開口部を有する半導体デバイスの部分断面図。
【図１４】本発明の一実施形態によるコンタクトを形成した後の図１３の半導体デバイスを示す図。
【図１５】本発明の一実施形態による保護層を有する半導体デバイスの部分断面図。
【図１６】本発明の一実施形態による保護層をパターニングした後の図１５の半導体デバイスを示す図。
【図１７】本発明の一実施形態による第１のシリサイド領域を形成した後の図１６の半導体デバイスを示す図。
【図１８】本発明の一実施形態による別の保護層を形成した後の図１７の半導体デバイスを示す図。
【図１９】本発明の一実施形態による保護層をパターニングした後の図１８の半導体デバイスを示す図。
【図２０】本発明の一実施形態による第２のシリサイド領域を形成した後の図１９の半導体デバイスを示す図。
【図２１】本発明の別の実施形態による第２のシリサイド領域を形成した後の図１７の半導体デバイスを示す図。
【図２２】本発明の一実施形態によるマスクを有する半導体デバイスの部分断面図。
【図２３】本発明の一実施形態によるマスクをパターニングした後の図２２の半導体デバイスを示す図。
【図２４】本発明の一実施形態によるソース領域を取り除いた後の図２３の半導体デバイスを示す図。
【図２５】本発明の一実施形態による別のソース領域を形成した後の図２４の半導体デバイスを示す図。
【図２６】本発明の一実施形態によるシリサイド領域を形成した後の図２５の半導体デバイスを示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【国際調査報告】
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