(57)【要約】  半導体パッケージ用のクリップ構造が開示される。このクリップ構造は、主要部分と、主要部分から延びる少なくとも１つのペデスタルと、ダウンセット部分と、リード部分とを備える。ダウンセット部分は、リード部分と主要部分の間にある。このクリップ構造は、ＭＬＰ（マイクロリードフレーム・パッケージ）内で使用することができる。
2009516389.tif 000002
【特許請求の範囲】
【請求項１】
半導体パッケージ用のクリップ構造であって、
主要部分と、
前記主要部分から延びる少なくとも１つのペデスタルと、
ダウンセット部分と、
リード部分とを備え、
前記ダウンセット部分が前記リード部分と前記主要部分の間にある、クリップ構造。
【請求項２】
前記クリップ構造が、ソース・クリップ構造又はゲート・クリップ構造である、請求項１に記載のクリップ構造。
【請求項３】
前記ダウンセット部分が、階段状の構成を含む、請求項１に記載のクリップ構造。
【請求項４】
請求項１に記載のクリップ構造と、
前記クリップ構造に結合された半導体ダイと、
前記クリップ構造及び前記半導体ダイを少なくとも部分的に覆うモールド材料と
を備える半導体ダイ・パッケージ。
【請求項５】
リードフレーム構造をさらに備え、前記半導体ダイが前記リードフレーム構造と前記クリップ構造の間にある、請求項４に記載の半導体ダイ・パッケージ。
【請求項６】
前記半導体ダイが垂直パワーＭＯＳＦＥＴを含む、請求項４に記載の半導体ダイ・パッケージ。
【請求項７】
半導体パッケージ用のクリップ構造であって、
主要部分と、
階段状の構成を含むダウンセット部分と、
リード部分とを備え、
前記ダウンセット部分が前記リード部分と前記主要部分の間にある、クリップ構造。
【請求項８】
前記クリップ構造がソース・クリップ構造である、請求項７に記載のクリップ構造。
【請求項９】
前記クリップ構造が銅を含む、請求項７に記載のクリップ構造。
【請求項１０】
請求項７に記載のクリップ構造と、
前記クリップ構造に結合された半導体ダイと、
前記クリップ構造及び前記半導体ダイを少なくとも部分的に覆うモールド材料と
を備える半導体ダイ・パッケージ。
【請求項１１】
リードフレーム構造をさらに備え、前記半導体ダイが前記リードフレーム構造と前記クリップ構造の間にある、請求項１０に記載の半導体ダイ・パッケージ。
【請求項１２】
前記半導体ダイがパワーＭＯＳＦＥＴを含む、請求項１０に記載の半導体ダイ・パッケージ。
【請求項１３】
主要部分と、前記主要部分から延びる少なくとも１つのペデスタルと、ダウンセット部分と、リード部分とを備え、前記ダウンセット部分が前記リード部分と前記主要部分の間にあり、階段状の構成を有するクリップ構造と、
リードフレーム構造と、
半導体ダイとを備え、
前記半導体ダイが前記リードフレーム構造と前記クリップ構造の間にある、半導体ダイ・パッケージ。
【請求項１４】
前記クリップ構造、前記リードフレーム構造、及び前記半導体ダイの少なくとも一部を覆うモールド材料をさらに含む、請求項１３に記載の半導体ダイ・パッケージ。
【請求項１５】
前記半導体ダイ・パッケージがＭＬＰ（マイクロリードフレーム・パッケージ）であり、パワーＭＯＳＦＥＴを含む、請求項１３に記載の半導体ダイ・パッケージ。
【請求項１６】
半導体ダイ・パッケージを形成するための方法であって、
主要部分と、前記主要部分から延びる少なくとも１つのペデスタルと、ダウンセット部分と、リード部分とを備え、前記ダウンセット部分が前記リード部分と前記主要部分の間にあるクリップ構造を得る工程と、
半導体ダイを得る工程と、及び、
前記クリップ構造を前記半導体ダイに取り付け、前記少なくとも１つのペデスタルが前記半導体ダイに面する工程とを含む方法。
【請求項１７】
前記半導体ダイをリードフレーム構造に取り付けること、及び、
モールド材料を前記半導体ダイの周りでモールドすることをさらに含む、請求項１６に記載の方法。
【請求項１８】
半導体ダイ・パッケージを形成するための方法であって、
主要部分と、ダウンセット部分と、リード部分とを備え、前記ダウンセット部分が前記リード部分と前記主要部分の間にあり、階段状の構成を含むクリップ構造を得ること、
半導体ダイを得ること、及び、
前記クリップ構造を前記半導体ダイに取り付けることを含む方法。
【請求項１９】
前記半導体ダイをリードフレーム構造に取り付けること、及び、
モールド材料を前記半導体ダイの周りでモールドすることをさらに含む、請求項１８に記載の方法。
【請求項２０】
半導体ダイ・パッケージを製造する方法であって、
クリップ・アセンブリを得ること、
半導体ダイ・パッケージの組立て中にリードフレーム構造に対して前記クリップ・アセンブリを位置合わせする少なくとも１つの位置合わせ構造を備えるリードフレーム構造を得ること、
半導体ダイの第２の表面を前記リードフレーム構造に接続すること、及び、
前記半導体ダイの第１の表面を前記クリップ・アセンブリに接続することを含む方法。
【請求項２１】
前記クリップ・アセンブリ及び前記リードフレーム構造が、リードフレーム構造及びクリップ・アセンブリのギャング内にある、請求項２０に記載の方法。
【請求項２２】
前記リードフレーム構造が２つの位置合わせ構造を備え、前記クリップ・アセンブリのレールが、前記２つの位置合わせ構造間にある、請求項２０に記載の方法。
【請求項２３】
前記クリップ・アセンブリ及び前記リードフレーム構造が銅を含む、請求項２０に記載の方法。
【請求項２４】
前記半導体ダイが垂直パワーＭＯＳＦＥＴを含む、請求項２０に記載の方法。
【請求項２５】
前記半導体ダイの前記第２の表面を前記リードフレーム構造に前記接続することが第１のはんだ材料を使用することを含み、前記クリップ・アセンブリを前記半導体ダイの前記第１の表面に接続することが第２のはんだ材料を使用することを含み、さらに、
前記第１及び第２のはんだ材料を単一のリフロー工程内でリフローすることを含む、請求項２０に記載の方法。
【請求項２６】
前記位置合わせ構造を前記リードフレーム構造から分離することをさらに含む、請求項２０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はリードフレーム及びクリップを使用する半導体ダイ・パッケージ、並びに製造方法に関するものである。
【背景技術】
【０００２】
多数の半導体ダイ・パッケージが、外部端子との外部接続を形成するために、ワイアではなくクリップを使用する。そのような半導体ダイ・パッケージは、「ワイアレス」パッケージと呼ばれることがある。典型的なワイアレス・パッケージは、半導体ダイに取り付けられるクリップを含む。ワイアレス・パッケージは、一般に、ワイアをベースとする電気接続を使用するパッケージより良好な電気的、熱的性能を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
典型的には、従来のワイアレス・パッケージは、顧客の回路板にデザイン・インすることを必要とする。というのは、これらの回路基板が独自のフットプリント及びピン割当てを有するからである。依然として良好な電気的、熱的性能を有していながら、従来のパッケージ・フットプリント及びピン割当てに対応することができるフットプリント及びピン割当てを有する半導体ダイ・パッケージを提供することが望ましいであろう。
【０００４】
また、ワイアレス・パッケージを生産するとき、しばしば、深いダウンセット（ｄｏｗｎｓｅｔ）を有するクリップ（たとえば、ソース・クリップ）を作成することが困難である。クリップの「ダウンセット」は、クリップの主要部分からクリップのリード部分までの垂直距離に対応し得る。様々なタイプのパッケージを生産することができるように、従来のクリップより深いダウンセットを有するクリップを提供することもまた望ましいであろう。
【０００５】
存在するもう１つの問題は、クリップと半導体ダイの間で一貫しない、又は不均一な量のはんだを適用するという問題である。ダイとクリップの間で一貫しない、又は不均一な量のはんだが使用されたとき、得られるパッケージは、不十分な性能を示すおそれがある。
【０００６】
上記で指摘した問題に加えて、半導体ダイ・パッケージを迅速かつ確実に作成するために使用することができる方法を提供することが有利となるであろう。この方法もまた、Ｐｂフリー加工に適合することが好ましい。
【０００７】
本発明の実施例は、上記の問題及び他の問題に対処する。
【課題を解決するための手段】
【０００８】
本発明の実施例は、クリップ構造、それらのクリップ構造を含む半導体ダイ・パッケージ、及びクリップ構造を含む半導体ダイ・パッケージを作製するための方法を対象とする。
【０００９】
本発明の一実施例は、半導体パッケージ用のクリップ構造を対象とし、そのクリップ構造は、主要部分と、主要部分から延びる少なくとも１つのペデスタルと、ダウンセット部分と、リード部分とを備え、ダウンセット部分がリード部分と主要部分の間にある。
【００１０】
本発明の他の実施例は、半導体パッケージ用のクリップ構造を対象とし、そのクリップ構造は、主要部分と、階段状の構成を有するダウンセット部分と、リード部分とを備え、ダウンセット部分がリード部分と主要部分の間にある。
【００１１】
本発明の他の実施例は、上述のクリップ構造を含む半導体ダイ・パッケージ、並びにそのクリップ構造を使用して半導体ダイ・パッケージを作製するための方法を対象とする。
【００１２】
本発明の他の実施例は、主要部分と、主要部分から延びる少なくとも１つのペデスタルと、ダウンセット部分と、リード部分とを備え、ダウンセット部分がリード部分と主要部分の間にあり、階段状の構成を有するクリップ構造と、リードフレーム構造と、半導体ダイとを備え、半導体ダイがリードフレーム構造とクリップ構造の間にある、半導体ダイ・パッケージを対象とする。
【００１３】
本発明の他の実施例は、半導体ダイ・パッケージを製造する方法であって、クリップ・アセンブリを得ること、半導体ダイ・パッケージの組立て中にリードフレーム構造に対してクリップ・アセンブリを位置合わせする少なくとも１つの位置合わせ構造を備えるリードフレーム構造を得ること、半導体ダイの第２の表面をリードフレーム構造に接続すること、及び半導体ダイの第１の表面をクリップ・アセンブリに接続することを含む方法を対象とする。
【００１４】
本発明のこれら、及び他の実施例について、下記でさらに詳細に述べる。
【実施例】
【００１５】
本発明の実施例は、ワイアレス・パッケージを含むことができる。本発明の一実施例によるワイアレス・パッケージは、半導体ダイ内の電気デバイスの入力端子及び／又は出力端子に接続するためにワイアを使用しない。他の実施例では、半導体ダイ・パッケージは、ワイアレスでなくてもよい。たとえば、下記で例示されているように、本発明の実施例は、特定の構成を有する独自のソース・クリップ構造を含む。そのようなソース・クリップ構造は、ゲート・ワイア・ボンドを有する半導体ダイ・パッケージ内で使用することができるであろう。しかし、概して端子接続のためにワイアを使用する半導体ダイ・パッケージより良好な熱的、電気的特性を有するため、ワイアレス半導体ダイ・パッケージの方が好ましい。
【００１６】
半導体ダイ・パッケージの一実施例では、半導体ダイ・パッケージが、主要部分と、主要部分から延びる少なくとも１つのペデスタルと、ダウンセット部分と、リード部分とを備えるクリップ構造を備える。ダウンセット部分は、リード部分と主要部分の間にあり、階段状の構成を有する。半導体ダイは、クリップ構造とリードフレーム構造の間に挟まれ、それらに取り付けられる。
【００１７】
本発明の実施例では、第１のはんだ材料を使用し、半導体ダイをリードフレーム構造に機械的、電気的に結合することができる。第２のはんだ材料を使用し、半導体ダイをクリップ構造に機械的、電気的に結合することができる。第１のはんだ材料と第２のはんだ材料は、同じであっても異なるものであってもよい。これらのはんだ材料は、同じ材料であることが好ましく、無鉛はんだ材料を含むことができる。
【００１８】
図１は、本発明の一実施例による半導体ダイ・パッケージの側断面図を示す。半導体ダイ・パッケージ１００は、ソース・クリップ構造１４とリードフレーム構造１８の間に配置される半導体ダイ１６を含む。モールド材料２０が、半導体ダイ１６、クリップ構造１４、及びリードフレーム構造１８を少なくとも部分的に覆う。モールド材料２０は、エポキシ・モールド材料、又は任意の他の好適な市販のモールド材料とすることができる。
【００１９】
また、図１に示されているように、半導体ダイ・パッケージ１００は、第１の側面１００（ａ）及び第２の側面１００（ｂ）、並びに上面１００（ｃ）及び底面１００（ｄ）を含む。
【００２０】
得られる半導体ダイ・パッケージ１００は埋込みリードを有するが、半導体ダイ・パッケージ１００は、リードがモールド材料２０の側部表面を越えて延びないという意味で「リードレス」パッケージと呼ぶことができる。また、ブロックの形態とすることもでき、半導体ダイ・パッケージ１００は、いくつかの実施例において、ＭＬＰ（マイクロリードフレーム・パッケージ）タイプ・パッケージと呼ぶこともできる。本明細書ではリードレス・ダイ・パッケージについて詳細に述べられているが、別法としてクリップ構造１４をリード付きダイ・パッケージ内で使用することができることを理解されたい。
【００２１】
はんだ２４が半導体ダイ１６の第１の表面１６（ａ）とクリップ構造１４の間にある。また、はんだ９０が半導体ダイ１６の第２の表面１６（ｂ）とリードフレーム構造１８の間に存在する。
【００２２】
任意の好適なはんだ材料を、はんだ２４及びはんだ９０に使用することができる。たとえば、鉛−錫はんだを、はんだ２４及びはんだ９０に使用することができるであろう。好ましくは、はんだ２４及びはんだ９０は、インジウム−錫をベースとするはんだなど、無鉛はんだ材料を含む。別法として、導電性ポリマー接着剤（たとえば、導電性エポキシ接着剤）をはんだの代わりに使用することができるであろう。
【００２３】
半導体ダイ１６は、任意の好適な半導体デバイスを含むことができる。好適な半導体デバイスは、シリコンなど半導体材料を含むことができ、垂直デバイス又は水平デバイスを含むことができる。垂直デバイスは、少なくとも、ダイの一方の側にある入力と、ダイの他方の側にある出力とを有し、その結果、電流は、ダイを垂直に流通することができる。水平デバイスは、ダイの片側にある少なくとも１つの入力と、ダイの同じ側にある少なくとも１つの出力とを含み、その結果、電流は、ダイを水平に流通する。半導体ダイ１６内の半導体デバイスは、垂直電力トランジスタであることが好ましい。
【００２４】
垂直電力トランジスタは、ＶＤＭＯＳトランジスタと、垂直バイポーラ・トランジスタとを含む。ＶＤＭＯＳトランジスタは、拡散によって形成された２つ以上の半導体領域を有するＭＯＳＦＥＴである。ＶＤＭＯＳトランジスタは、ソース領域、ドレイン領域、ゲートを有する。このデバイスは、ソース領域とドレイン領域が半導体ダイの反対側の表面にあるという点で垂直である。ゲートは、トレンチ型ゲート構造であってもプレーナ・ゲート構造であってもよく、ソース領域と同じ表面で形成される。トレンチ型ゲート構造は、プレーナ・ゲート構造より狭く、それほど空間を占有しないため、トレンチ型ゲート構造の方が好ましい。動作中には、ＶＤＭＯＳデバイス内のソース領域からドレイン領域への電流の流れが、ダイ表面に対して実質的に直角をなす。
【００２５】
この実施例では、半導体ダイ１６が垂直ＭＯＳＦＥＴを含む。垂直ＭＯＳＦＥＴは、半導体ダイ１６の第１の表面１６（ａ）にあるソース領域及びゲート領域と、第２の表面１６（ｂ）にあるドレイン領域とを含む。ソース領域は、ソース金属（たとえば、はんだ付け可能な上部金属又ははんだバンプ）を有することができ、また（ソース・クリップ構造とすることができる）クリップ構造１４に電気的に結合させることができる。ゲート領域は、対応するゲート・クリップ構造（図示せず）に電気的に結合させることができ、一方、第２の表面１６（ｂ）にあるドレイン領域は、リードフレーム構造１８に電気的に結合させることができる。
【００２６】
リードフレーム構造１８は、第１の表面１８（ａ）と、第２の表面１８（ｂ）とを含む。また、リードフレーム構造１８は、エッチング工程によって形成される一部分１８（ｃ）、並びにパッド部分１８（ｅ）及びリード部分１８（ｄ）を含む。パッド部分１８（ｅ）は、リードフレーム構造１８のＤＡＰ（ダイ取付けパッド）を形成することができる。
【００２７】
図１に示されているように、リード部分１８（ｄ）は、モールド材料２０を越えて延びるものではなく、モールド材料２０の外部底面２０（ａ）と実質的に共平面である。半導体ダイ・パッケージ１００の第１の側面１００（ａ）は、モールド材料２０の側部表面及びリード部分１８（ｄ）の側部表面と一致する。半導体ダイ・パッケージ１００の底面１００（ｄ）は、リードフレーム構造１８の底面及びモールド材料２０の外部底面と一致する。
【００２８】
リードフレーム構造１８の底部は、モールド材料２０を介して露出される。リードフレーム構造１８の露出された底面は、追加のドレイン接続、並びに半導体ダイ・パッケージ１００用の追加の冷却経路を提供する。
【００２９】
リードフレーム構造１８は、任意の好適な材料を含むことができる。たとえば、リードフレーム構造１８は、銅、銅合金、又は任意の他の好適な導電材料を含むことができる。望むなら、はんだ付け可能な金属でめっきすることもできる。
【００３０】
クリップ構造１４は、任意の好適な構成を有することができる。この実施例では、クリップ構造１４は、主要部分１４（ａ）と、リード部分１４（ｃ）と、ダウンセット部分１４（ｂ）とを含む。ダウンセット部分１４（ｂ）は、主要部分１４（ａ）とリード部分１４（ｃ）の間に配置される。このダウンセット部分は、階段状の、又はジグザグの構造を含む。図１には１つの「段」が示されているが、他の実施例では、クリップ構造１４は、複数の段を含むことができる。
【００３１】
クリップ構造１４は、任意の好適な材料を含むことができる。たとえば、銅、アルミニウム、及び貴金属（及びそれらの合金）など、導電材料をクリップ構造１４に使用することができる。望むなら、クリップ構造１４は、はんだ付け可能な層でめっきすることもできる。
【００３２】
クリップ構造１４の、階段状のダウンセット部分１４（ｂ）は、いくつかの利点をもたらす。たとえば、階段状の構造により、リード部分１４（ｃ）の底面とリードフレーム構造１８の底面との間の位置合わせ許容範囲をより良くすることが可能になる。ダウンセット部分１４（ｂ）は、曲げられているため非階段状のダウンセット部分より「撓む」ことができる。これは、リード部分１４（ｃ）をリードフレーム構造１８の底面とより容易に位置合わせすることを可能にする。また、階段状のダウンセット部分１４（ｂ）により、クリップ構造１４が従来のクリップ構造より深いダウンセットを有することが可能になる。
【００３３】
クリップ構造１４内では、いくつかの離散的なペデスタル１４（ａ）−１が、下向きに、クリップ構造１４の主部分１４（ａ）の水平面に対して直角に延びる。ペデスタル１４（ａ）−１は、図２に、より明確に示されている。図では、ペデスタル１４（ａ）−１の端部が半導体ダイ１６の第１の表面１６（ａ）と接触することができ、はんだ２４がペデスタルを取り囲む。ペデスタル１４（ａ）−１の反対側の、クリップ構造１４の表面は、幾分凹形である。この凹形構造及び対応するペデスタル１４（ａ）−１は、スタンピングなどの工程によって形成することができる。スタンピング工程について述べられているが、本発明の実施例によるペデスタルは、当業者に周知の、任意の他の好適な方法によって形成することができる。たとえば、ペデスタルは、適切な突起が形成されるようにクリップ構造をエッチングすることによって、平面のクリップ構造上で形成することができるであろう。別法として、突起は、導電性カラムをクリップ構造の平坦面上にめっきする、又は配置することによって形成することができる。
【００３４】
クリップ構造１４内のペデスタル１４（ａ）−１は、いくつかの利点をもたらす。たとえば、これらのペデスタルは、ソース・クリップ構造１４の主要部分１４（ａ）の底面と、半導体ダイ１６の第１の表面１６（ａ）との間に一貫した間隔をもたらす。クリップ構造１４の主要部分１４（ａ）と、半導体ダイの第１の表面１６（ａ）との間に一貫した間隔があるので、一貫した量のはんだが常にそれらの間に存在する。余分なはんだがあれば、それはクリップ構造１４と半導体ダイ１６の間から押し出される。より一貫したはんだの堆積をもたらすことに加えて、ペデスタル１４（ａ）−１はまた、クリップ構造１４のためのより大きな取付け表面積をもたらし、それによりソース・クリップ構造１４と半導体ダイ１６の間のより良い接着及びより良い電気接続をもたらす。また、ペデスタル１４（ａ）−１は、クリップ構造１４が望ましくない「傾動」を起こすのを防止する。ペデスタル１４（ａ）−１がないと、クリップは「傾動」し、それにより半導体ダイ１６の上面にはんだが不均一に付着することになるであろう。
【００３５】
図３は、本発明の一実施例による半導体ダイ・パッケージの斜視図を示す。この図では、モールド材料が示されていない。図３に示されているように、半導体ダイ・パッケージは、ソース・クリップ構造１４と、ゲート・クリップ構造２８とを含むことができる。ゲート・クリップ構造２８とソース・クリップ構造１４は、互いに電気的に結合されない。下記でより詳細に述べるように、ソース・クリップ構造１４及びゲート・クリップ構造２８は、クリップ・アセンブリから導出することができる。図３では、図１と同様に、半導体ダイ１６が、ソース・クリップ構造１４とリードフレーム構造１８の間に挟まれる。また、図３に示されているように、半導体ダイ１６は、ゲート・クリップ構造２８とリードフレーム構造１８の間にも挟まれる。ソース・クリップ構造１４のように、ゲート・クリップ構造２８もまた、一貫したはんだの堆積をもたらすように１つ又は複数のペデスタル（図示せず）を含むことができる。
【００３６】
図４は、パッケージ・アセンブリ内の半導体ダイ・パッケージの上面図を示す。符号４０によって示されている点線は、どこでアセンブリがソースなどで切断されることになるかを示す。切断される前には、ゲート・クリップ構造２８及びソース・クリップ構造１４は、ブリッジ構造５２によって接合されている。ブリッジ構造５２は、ゲート・クリップ構造１８のリードとソース・クリップ構造１４を電気的、機械的に接続する。さらに、切断される前には、リードフレーム構造１８は、位置合わせレール構造７０を含むリードフレーム・アセンブリの一部である。位置合わせレール構造７０は、２つの位置合わせ端部構造７０（ａ）を含む。この実施例では、位置合わせ端部構造７０（ａ）は金属の方形の形態にあるが、本発明の他の実施例では、他の形状を有することができるであろう。位置合わせ端部構造７０（ａ）は、クリップ・アセンブリ１０２が半導体ダイ１６の端子と適正に位置合わせされるように、ブリッジ構造５２を閉じこめる。具体的には、ソース・クリップ構造１４及びソース・クリップ構造ペデスタル１４（ａ）−１は、半導体ダイ１６内のＭＯＳＦＥＴ内のソース端子に電気的に結合されるように、自動的に位置合わせされる。同時に、ゲート・クリップ構造１８及びゲート・ペデスタル１８（ａ）−１は、半導体ダイ１６内のＭＯＳＦＥＴ内のゲート端子に電気的に結合されるように、自動的に位置合わせされる。この位置合わせ工程には１ステップがかかり、そのため加工時間及びコストが節約される。
【００３７】
クリップ・アセンブリ１０２及びリードフレーム構造１８が、はんだを使用して半導体ダイ１６に取り付けられた後で、得られるアセンブリをリフロー工程にかけ、パッケージ内のはんだすべてを同時にリフローさせることができる。次いで、カプセル化工程においてモールド材料をダイの周りに形成することができる。次いで、そのアセンブリを、符号４０によって示されている点線に沿って切断することができる。これにより、ブリッジ構造５２が、形成済みパッケージから分離され、ゲート・リード構造１８とソース・リード構造１６が電気的に切り離される。この得られるパッケージを形成するために１つのリフロー工程が必要とされるにすぎないため、パッケージを迅速かつ効率的に形成することができる。また、リフロー工程を１つだけ実施することにより、はんだ内で金属間化合物を形成する機会が減少する。金属間化合物は、加熱を繰り返すと形成される可能性がより高くなる。また、金属間化合物は、脆弱なはんだ継手に通じ、欠陥のあるはんだ継手の可能性を増大するおそれがある。
【００３８】
図５は、図４のアセンブリを側面図から示す。図５に示されているように、リードフレーム構造１８とリード部分１４（ｃ）は、互いに共平面であり、一時基板３４上に配置される。一時基板３４は、任意の好適な材料製とすることができる。たとえば、一時基板３４は、テープ製とすることができるであろう。パッケージが形成された後で、一時基板３４は除去することができる。
【００３９】
図６は、本発明の一実施例によるリードフレーム・アセンブリの底面図を示す。リードフレーム・アセンブリは、いくつかのドレイン・リード１８（ａ）と、エッチング済み部分１８（ｃ）とを含むリードフレーム構造１８を含む。エッチング済み部分１８（ｃ）は、半導体ダイ・パッケージ用のドレイン・パッド１８（ｂ）を形成することができ、最終的に回路板（図示せず）にはんだ付けされる可能性がある。接続レール２０は、リードフレーム構造１８をフレーム７４に接続することができる。フレーム７４は、前述のレール構造７０及び位置合わせ端部構造７０（ａ）を含むことができ、穴６０を画定することができる。ソース・クリップ構造（図示せず）のリードが、パッケージ組立て中に、穴６０内に存在することができる。
【００４０】
図７は、切断される前のクリップ・アセンブリ１０２を示す。図７に示されているように、ブリッジ構造５２は、ソース・クリップ構造１４のリードとゲート・クリップ構造１８のリードを結合する。上述のように、ブリッジ構造５２は、ゲート・クリップ構造１８及びソース・クリップ構造１４から分離され、ゲート・クリップ構造とソース・クリップ構造が、形成済み半導体ダイ・パッケージ内で互いに電気的に切り離される。図７における他の要素については前述した。
【００４１】
図８は、本発明の一実施例によるクリップ構造１４の側面図を示す。図８に示されているように、ペデスタル１４（ａ）−１は、メサ構造に似ている。しかし、他の実施例では、ペデスタルは、円錐形、円筒形のものとすることができ、又は任意の他の突出形状を有することができる。また、主要部分１４（ａ）の底面とリード部分１４（ｃ）の底面との間のダウンセット高さは、高さＤで示すことができる。好ましい実施例では、ダウンセット高さは、リードフレーム構造１８の厚さ又はクリップ構造１４の厚さの約２倍（以上）とすることができる。リードフレーム構造１８及び／又はクリップ構造１４の厚さは、いくつかの実施例では、約１００ミクロンより大きいものとすることができる。
【００４２】
図９に示されているように、ペデスタル１４（ａ）−１の高さは、約５０ミクロンとすることができ、一方、ペデスタルの幅は、約１５０ミクロンとすることができる。当然ながら、他のペデスタルの寸法は、本発明の他の実施例では異なるものとすることができる。
【００４３】
図１０は、ＭＯＳＦＥＴダイ８２及びショットキー・ダイオード・ダイ８４を含む半導体ダイ・パッケージ２０２を示す。クリップ・アセンブリ１０２は、ＭＯＳＦＥＴダイ８２内のソース接続及びゲート接続に、またショットキー・ダイオード・ダイ８４に対する入力及び／又は出力に対する端子接続を含むことができる。先の実施例と同様に、クリップ・アセンブリ１０２は、位置合わせ構造７０（ａ）間で位置合わせされるブリッジ構造５２を含むことができる。
【００４４】
図１１は、２つのＭＯＳＦＥＴダイ８２を含む半導体ダイ・パッケージ２０４を示す。クリップ・アセンブリ１０２は、ＭＯＳＦＥＴダイ８２内のソース接続及びゲート接続に対する端子接続を含むことができる。先の実施例と同様に、クリップ・アセンブリ１０２は、位置合わせ構造７０（ａ）間で位置合わせされるブリッジ構造５２を含むことができる。
【００４５】
図１２は、本発明の他の実施例による半導体ダイ・パッケージを示す。この実施例は、パッケージの頂部においてモールド材料２０がクリップ構造１４の上部表面を露出することを除いて、図１に示されている実施例と同様である。望むなら、ヒート・シンク（図示せず）をクリップ構造１４の上面１４（ｆ）に取り付けることができる。露出されたクリップ構造表面１４（ｆ）は、モールド材料２０の外部表面２０（ｂ）と実質的に共平面である。露出されたクリップ表面１４（ｆ）により、より良い熱放散が可能になり、また半導体ダイ・パッケージがより薄くなる。露出されたクリップ表面１４（ｆ）は、テープ又はモールド・ダイで、或いは当業者に周知の任意の他の好適な方法で表面を覆い、次いでモールド材料２０を半導体ダイ１６の周りでモールドすることによって形成することができる。図１２における他の特徴については前述した。
【００４６】
図１３（ａ）〜１３（ｄ）は、本発明の実施例による半導体ダイ・パッケージをどのように組み立てることができるかを示す。
【００４７】
図１３（ａ）は、リードフレーム構造３４上に載置される半導体ダイ１６を示す。リードフレーム構造３４は、リードフレーム構造のアレイ又は「ギャング（ｇａｎｇ）」とすることができる。このギャングは、レールなどによって共に接続されたリードフレーム構造の２次元又は１次元アレイとすることができる。前述のように、はんだ（たとえば、無鉛はんだ）を使用し、半導体ダイ１６をリードフレーム構造１８に取り付けることができる。工程内のこの点では、リードフレーム構造１８は、テープなど一時基板３４上に配置されてもよい。これは、リードフレーム構造１８の底面を、モールド材料で覆われないように覆うことによって行われる。この点では、リードフレーム構造１８を半導体ダイ１６に取り付けるために使用されるはんだは、まだリフローされていない。
【００４８】
図１３（ｂ）は、半導体ダイ１６上に配置されるクリップ構造１４を示す。クリップ構造１４のダウンセット部分は、階段状のものとして示されていない。しかし、他の実施例では、階段状のダウンセット部分を有するクリップ構造１４を使用することができることを理解されたい。他の実施例のように、クリップ構造１４は、クリップ構造１４の主要部分を半導体ダイ１６の上面から離隔するペデスタル１４（ａ）−１を有することができる。
【００４９】
いくつかの実施例では、はんだを半導体ダイ１６の上面上に堆積することができ、クリップ構造１４をその上に載置することができる。別法として、又は追加として、はんだをクリップ構造１４上に堆積することができ、はんだで覆われたクリップ構造を半導体ダイ１６の上面に取り付けることができる。
【００５０】
上記で指摘したように、半導体ダイ１６をリードフレーム構造１８に取り付けるために使用されるはんだ材料は、クリップ構造１４を半導体ダイ１６に取り付けるために使用されるはんだ材料と同じであっても異なるものであってもよい。クリップ構造１４が半導体ダイ１６に取り付けられた後で、これらの構成要素を共に取り付けるために使用されるはんだ材料が同時にリフローされる。好適なリフロー処理条件は、当業者に周知である。
【００５１】
図１３（ｃ）は、モールド工程が実施された後のアセンブリを示す。市販のモールド・ツールを使用し、このモールド工程を実施することができる。エポキシ・モールド材料などのモールド材料を使用することができる。
【００５２】
図１３（ｄ）は、シンギュレーションの工程を示す。シンギュレーション工程では、共に接合されている半導体ダイ・パッケージ１００が互いに分離される。任意の好適な切断ツールをこの目的に使用することができる。たとえば、ウォータ・ジェット、レーザ、ソーなどを使用し、半導体ダイ・パッケージを互いに分離することができる。
【００５３】
本発明の実施例は、いくつかの利点をもたらす。たとえば、本発明の実施例は、他のタイプの従来のパッケージと同じフットプリント及びピン割当てを有することができ、一方、良好な電気的、熱的性能をも示す。さらに、本発明の実施例による方法は、半導体ダイの上部のクリップ構造を半導体ダイの底部にあるリードフレーム構造と位置合わせするために位置合わせ構造を使用することができる。これにより、加工がより効率的になり、フリップ・チップ取付け工程は、本発明の実施例において実施しなくてもよい。また、本発明の実施例は頑強である。いくつかの実施例では、半導体ダイが環境に対して露出されない。
【００５４】
また、本発明の実施例では、同じタイプのはんだペースト又は導電性接着剤を使用し、リードフレーム構造を半導体ダイの底面に、また１つ又は複数のクリップ構造を半導体ダイの上面に取り付けることができる。ダイ取付けとクリップ取付けの両方について１回のはんだペースト・リフロー工程を実施することができる。この実施例では１つのリフロー工程が必要とされるにすぎないため、過剰な金属間化合物がはんだ継手内で形成されることが最小限に抑えられる、又は防止される。また、この実施例では１つのリフロー工程を実施することが必要とされるにすぎないため、異なる融点を有する２つのタイプのＰｂフリーのはんだが必要とされない。
【００５５】
従来の加工では、はんだを使用してダイがリードフレーム構造に取り付けられ、次いでそのはんだがリフローされる。次いで、クリップ構造が半導体ダイに取り付けられ、やはりリフローされる。ダイとリードフレーム構造の間のはんだは、２つの加熱工程にかけられる。この加熱の増大により、金属間化合物が形成され得る機会が増大する。
【００５６】
上記の説明は、例示的なものであり、限定的なものではない。本開示を検討すれば、本発明の多数の変形形態が当業者には明らかになるであろう。したがって、本発明の範囲は、上記の説明を参照して決定すべきではなく、出願中の特許請求の範囲を、それらの完全な範囲又は均等物と共に参照して決定すべきである。さらに、１つ又は複数の実施例の任意の１つ又は複数の特徴は、本発明の範囲から逸脱することなしに、任意の他の実施例の１つ又は複数の特徴と組み合わせることができる。たとえば、図１０及び図１１における実施例内の特徴は、本発明の範囲から逸脱することなしに、任意の他の図における任意の他の実施例の特徴と組み合わせることができる。
【００５７】
「ｔｏｐ（上、上部）」「ｂｏｔｔｏｍ（底、底部）」「ｕｐｐｅｒ（上部）」「ｌｏｗｅｒ（下部）」など位置に対する参照があればそれは、図を参照させるものであり、便宜上使用されている。それらは絶対的な位置を指すものではない。たとえば、図１は、半導体ダイ・パッケージの「ｂｏｔｔｏｍ（底）」面を示すが、半導体ダイ・パッケージは、横向き、逆さま、又は表を上にして載置することができ、依然として特許請求の範囲内にあることを理解されたい。
【００５８】
「ａ」「ａｎ」又は「ｔｈｅ」の記載は、異なるものと別段の表示がない限り、「１つ又は複数」を意味するものとする。
【００５９】
上述の特許、特許出願、出版物、及び説明はすべて、参照によりそれらの全体を本明細書に組み込む。いずれも従来技術と認められない。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施例によるダイ・パッケージの側断面図である。
【図２】本発明の一実施例によるクリップ構造内のペデスタルの側断面図である。
【図３】本発明の一実施例による半導体ダイ・パッケージの斜視図である。
【図４】本発明の一実施例による半導体ダイ・パッケージの上面概略図である。
【図５】本発明の一実施例による半導体ダイ・パッケージの側面図である。
【図６】本発明の一実施例によるリードフレーム構造の底面図である。
【図７】本発明の一実施例によるクリップ・アセンブリの上面平面図である。
【図８】本発明の一実施例によるクリップ構造の側断面図である。
【図９】本発明の一実施例によるペデスタルの側断面図である。
【図１０】ＭＯＳＦＥＴダイ及びショットキー・ダイオード・ダイを含む半導体ダイ・パッケージの上面概略図である。
【図１１】２つのＭＯＳＦＥＴダイを含む半導体ダイ・パッケージの上面概略図である。
【図１２】本発明の他の実施例による半導体ダイ・パッケージの図である。この実施例では、クリップ構造とリードフレーム構造双方の表面が、モールド材料を介して露出される。
【図１３（ａ）】半導体ダイ・パッケージに組み上げられつつある構造の側断面図である。
【図１３（ｂ）】半導体ダイ・パッケージに組み上げられつつある構造の側断面図である。
【図１３（ｃ）】半導体ダイ・パッケージに組み上げられつつある構造の側断面図である。
【図１３（ｄ）】半導体ダイ・パッケージに組み上げられつつある構造の側断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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