(57)【要約】  【課題】短チャネル効果を抑制するＭＯＳトランジスタおよびその製造方法を提供する。  【解決手段】集積回路がゲート酸化膜に接触する底部を持つゲートを有する少なくとも１つのＭＯＳトランジスタを備える。 該底部は、ソース領域とドレイン領域との間のゲートの長さに沿った不均一な仕事関数を有し、該ゲートの端部における該仕事関数の値は、該ゲートの中央部における該仕事関数の値より大きい。ゲートは、該中央部において第１の材料を含み、残りの部分において第２の材料を含む。このような構成は、例えばシリサイド化によって得られる。  【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲート誘電体層に接触する底部を持つゲートを有する少なくとも１つのＭＯＳトランジスタを備える集積回路であって、
前記底部は、ソース領域とドレイン領域との間のゲートの長さに沿って不均一な仕事関数を有しており、該ゲートは、前記誘電体層に接触した該ゲートの底部の中央に位置する中央領域においては第１の材料を含み、該ゲートの残りの部分においては第２の材料を含む、集積回路。
【請求項２】
前記ＭＯＳトランジスタがＮＭＯＳトランジスタの場合には、前記ゲートの端部における前記仕事関数の値は、該ゲートの中央部における該仕事関数の値より大きく、前記ＭＯＳトランジスタがＰＭＯＳトランジスタの場合には、該ゲートの端部における該仕事関数の値は、該ゲートの中央部における該仕事関数の値より小さい、
請求項１に記載の集積回路。
【請求項３】
前記ＭＯＳトランジスタがＮＭＯＳトランジスタの場合、前記第１の材料は、Ｎ型不純物が添加されたポリシリコンであり、前記ＭＯＳトランジスタがＰＭＯＳトランジスタの場合、前記第１の材料は、Ｐ型不純物が添加されたポリシリコンであり、前記第２の材料は、ミッドギャップ材料である、
請求項１または請求項２に記載の集積回路。
【請求項４】
前記ミッドギャップ材料は、金属シリサイドである、請求項３に記載の集積回路。
【請求項５】
誘電体層と接触する底部を有するゲートを形成するステップを含むＭＯＳトランジスタを製造するための方法であって、該ゲートを形成するステップは、
ゲート材料を含むゲート領域を前記誘電体層上に形成するステップと、
前記ゲート領域の側壁上に絶縁スペーサを形成するステップと、
前記ゲート領域上に金属層を形成するステップと、
前記金属層を前記ゲート材料に反応させる変換処理を実行するステップであって、該変換処理の終了時に該ゲート領域が、該ゲート領域の底部の中央に位置する中央領域内に第１の材料を含むと共に、該ゲート領域の残りの部分に第２の材料を含むように、前記金属層の厚さおよび該変換処理の処理ポイントを選択することを含む該変換処理を実行するステップと、
を含む、製造方法。
【請求項６】
前記ＭＯＳトランジスタがＮＭＯＳトランジスタの場合、前記第２の材料は前記第１の材料より大きい値の仕事関数を持ち、前記ＭＯＳトランジスタがＰＭＯＳトランジスタの場合、前記第２の材料は前記第１の材料より小さい値の仕事関数を持つ、
請求項５に記載の製造方法。
【請求項７】
前記第１の材料が前記ゲート材料のままであるように、前記中央領域に位置する部分を除くすべてのゲート材料は、前記変換処理の間に前記金属層に反応する、
請求項５または請求項６に記載の製造方法。
【請求項８】
前記ゲート材料は、半導体ゲート材料である、
請求項５から請求項７のいずれかに記載の製造方法。
【請求項９】
前記変換処理は、熱処理を含むシリサイド化処理であり、前記変換処理の処理ポイントを選択する前記ステップは、該熱処理の処理ポイントを選択することを含む、
請求項５から請求項８のいずれかに記載の製造方法。
【請求項１０】
前記ゲート材料は、前記ＭＯＳトランジスタがＮＭＯＳトランジスタの場合、Ｎ型不純物が添加されたポリシリコンであり、前記ＭＯＳトランジスタがＰＭＯＳトランジスタの場合、Ｐ型不純物が添加されたポリシリコンであり、前記第２の材料は、金属シリサイドである、
請求項９に記載の製造方法。
【請求項１１】
前記金属層の厚さは、ポリシリコンのゲート領域の厚さの半分より小さい、
請求項１０に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、特にＭＯＳトランジスタにおける短チャネル効果(Short Channel Effect (SCE))の制御に関する。
【背景技術】
【０００２】
ディープサブミクロン(deep sub-micron)ＣＭＯＳデバイスにおいて、短チャネル効果(Short Channel Effect: ＳＣＥ)およびドレイン誘導の障壁降下(Drain Induced Barrier Lowering: ＤＩＢＬ)によって誘発されるゲート長へのしきい値電圧の依存性は、製造上の重要な問題である。
【０００３】
産業界は、一層高い密度の、従ってサイズの縮小したＭＯＳトランジスタを含む集積回路（ＩＣ回路）を必要としている。しかしながら、ＭＯＳトランジスタを小さくすることは、ゲート長の減少と共にトランジスタの電圧しきい値を低下させる短チャネル効果(ＳＣＥ)およびドレイン誘導の障壁低下(ＤＩＢＬ)という２つの寄生的で周知の効果を誘発する。物理的には、これらの効果は、トランジスタがスイッチを切られ(ゲート電圧がゼロ)て一層高いオフ電流(off current)を発生させる時、チャネルにおける電子あるいは正孔に関するエネルギー障壁を低下させる非常に小さいデバイスにおけるチャネルのＳ／Ｄ（ソース／ドレイン）領域の静電的な影響(ＳＣＥ)またはドレインに印加される電圧(ＤＩＢＬ)によって説明されることができる。
【０００４】
製造によって誘発されるゲート長の変動が、目標しきい値からのずれ、従って所望の電気特性からのずれを生じさせる直接の原因となる。一般的には、ゲートのパターンを生成した後に、所定の角度でチャネルに不純物を意図的に追加で注入(ドーピング)することによって、これらの２つの効果(ＳＣＥおよびＤＩＢＬ)を最小限に抑えることができる(このような注入は、一般に、ポケット注入あるいはハロゲン注入と呼ばれる)。この目的は、チャネルのドーピング(不純物添加)を局所的（すなわち、ゲートのエッジの近傍において）増加させることである。結果として、チャネル長の減少に従って効果的にチャネルの不純物が増加し、しきい値電圧が上昇し、よって、ＳＣＥおよびＤＩＢＬ効果が抑制される。しかしながら、チャネルの必要とされる大きいドーピング量が、該チャネルにおける移動性(mobility)を低下させ、よって、性能が低下する。更に、ポケット注入の効果は、不純物の正確な位置づけに非常に影響されやすい。すなわち、ポケット注入の効果は、注入のハード・マスクとしての役目をはたすゲートの形状、オフセット・スペーサの存在、注入エネルギーおよび角度、製造方法およびＳ／Ｄの活性化アニールの熱収支(thermal budge)など多くの要因に依存する。
【０００５】
ＳＣＥおよびＤＩＢＬを補償する別の方法は、ソース領域とドレイン領域の間のゲートの長さに沿って不均一な仕事関数をゲートに持たせるものである。ＮＭＯＳトランジスタの場合、ゲートの端部における仕事関数の値は、ゲートの中心における仕事関数より大きく、ＰＭＯＳトランジスタの場合は、その逆である。
【０００６】
当業者には周知のように、仕事関数は、電子の真空準位とフェルミ準位との間のエネルギー差である。
【０００７】
このような不均一な仕事関数は、ゲート長が減少するにつれ、ＮＭＯＳデバイスの場合にはしきい値電圧の正方向へのシフトをもたらし、ＰＭＯＳデバイスの場合にはしきい値電圧の負の方向へのシフトをもたらす。ゲート長が減少する時、両者の場合においてこのような傾向はＳＣＥおよびＤＩＢＬ効果を抑制し、ゲート長対しきい値電圧の望ましい緩やかな曲線を実現するのに役立つ。
【０００８】
このような不均一な仕事関数を示すいくつかの異なった材料を含むゲートを持つトランジスタが、米国特許第６５８６８０８Ｂ１号（特許文献１）に開示されている。
【０００９】
また、いくつかの異なった材料を含むゲートを持つトランジスタが、米国特許第６３００１７７Ｂ１号（特許文献２）、ＷＯ特許第００/７７８２８Ａ２号（特許文献３）、米国特許第６２５１７６０Ｂ１号（特許文献４）あるいは米国特許第６６９６７２５Ｂ１号（特許文献５）に開示されている。
【特許文献１】米国特許第６５８６８０８Ｂ１号
【特許文献２】米国特許第６３００１７７Ｂ１号
【特許文献３】ＷＯ特許第００/７７８２８Ａ２号
【特許文献４】米国特許第６２５１７６０Ｂ１号
【特許文献５】米国特許第６６９６７２５Ｂ１号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、このようなトランジスタのゲートの製造は、特定の層堆積を含む特定の製造手順を必要とし、製造方法をかなり複雑にさせる。本発明はこの問題を解決することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一側面によると、例えば酸化物層である誘電体層上にあって該誘電体層と接触する底部を有するゲートを形成するステップを含むＭＯＳトランジスタを製造するための方法が提供される。該底部は、ソース領域とドレイン領域との間のゲートの長さに沿って不均一な仕事関数を有し、具体的には、ＭＯＳトランジスタがＮＭＯＳトランジスタの場合、ゲートの端部における仕事関数の値は、ゲートの中央部における仕事関数の値より大きく、ＭＯＳトランジスタがＰＭＯＳトランジスタの場合、ゲートの端部における仕事関数の値は、ゲートの中央部における仕事関数の値より小さい。
【００１２】
該方法におけるゲート形成のステップは、例えばポリシリコン（Ｐｏｌｙ−Ｓｉ）、アモルファスシリコン、ＧａＡＳ、ＩｎＰ、またはそれらの混合物のような半導体材料であるゲート材料を含むゲート領域を、上記誘電体層上に形成するステップと、ゲート領域の側壁上に絶縁スペーサを形成するステップと、ゲート領域上に金属層を形成するステップと、変換処理を実行するステップとを含む。該変換処理は、金属層を該ゲート材料に反応させ、該変換処理の終了時には、該ゲート領域は、該ゲート領域の底部の中央に位置する中央領域内に第１の材料を含み、該ゲート領域の残りの部分に第２の材料を含むように、該金属層の厚さおよび該変換処理の処理ポイントを選択することを含む。該第２の材料は、第１の材料の仕事関数とは異なる仕事関数を持つ。すなわち、ＭＯＳトランジスタがＮＭＯＳトランジスタの場合、第２の材料の仕事関数は、第１の材料の仕事関数より大きく、ＭＯＳトランジスタがＰＭＯＳトランジスタの場合、第２の材料の仕事関数は第１の材料の仕事関数より小さい。
【００１３】
例えば、該変換処理の終了時に、ゲート領域の底部の中央部に位置する部分を除く半導体ゲート材料が、第２の材料に完全に変換される。換言すれば、そのような形態では、ゲート領域の底部の中央部に位置する部分を除くすべての半導体ゲート材料が金属層に反応し、第１の材料が半導体ゲート材料のままであるようにする。
【００１４】
この変換処理は、シリサイド化処理が有利である。この場合、本発明は、トランジスタの製造において通常使用される工程を用いる。
【００１５】
ＭＯＳトランジスタがＮＭＯＳトランジスタの場合、半導体ゲート材料はＮ型不純物が添加された（ドープされた）ポリシリコンであり、ＰＭＯＳトランジスタの場合、Ｐ型不純物が添加された（ドープされた）ポリシリコンであり、第２の材料はミッドギャップ材料、具体的にいえば、例えばＮｉＳｉのような金属シリサイドである。
【００１６】
こうして、一例としてのゲート形成ステップは、ポリシリコンのゲート領域を酸化物層上に形成するステップと、該ポリシリコンのゲート領域の側壁上に絶縁スペーサを形成するステップと、該ポリシリコンのゲート領域のシリサイド化処理を実行するステップと、を含む、該シリサイド化処理は、該ポリシリコンのゲート領域上および絶縁スペーサ上に金属層を形成し、シリサイド化処理の終了時に、該ゲート領域の底部が、該ゲート領域のゲートの中央においてポリシリコンを有し、該ゲートの残りの部分において金属シリサイドを有するように、金属層の厚さおよびシリサイド化処理の熱処理の処理ポイント（処理条件）を選択することを含む。
【００１７】
これは、具体的には、シリサイド化の際にゲートの中央に対して該ゲートの端部（エッジ）に一層増加する金属量によって該ゲートの端部に生じる拡散現象(狭い線幅の効果(narrow line width effect)として知られる)に起因するものである。
【００１８】
堆積される金属層の厚さは、ポリシリコンのゲート領域の完全なシリサイド化を避けるように選択される。
【００１９】
当業者であれば、そのような厚さを、特にゲートの厚さ(すなわち高さ)に応じて決定することができるであろう。例えば、金属がニッケルである場合、該金属層の厚さを、ポリシィコンのゲート領域の厚さの半分より小さく、かつ４分の１より大きくするのが有利である。
【００２０】
しかし、コバルト、チタン、モリブデンのような他の金属の場合でも、堆積される金属の厚さや処理ポイントを調整することで、シリサイド化処理によって同じ結果を実現することができる。
【００２１】
不均一の仕事関数を得るための他の可能な方法は、シリサイド化において使用されるものと同じ拡散原理を使用することによって、ゲートの中央部では金属の希薄な（欠乏した）シリサイドを有し、ゲートの端部においては金属の豊富なシリサイドを有するようにするステップを含む。
【００２２】
本発明の他の側面によると、ゲート誘電体に接触する底部を持つゲートを有する少なくとも１つのＭＯＳトランジスタを備える集積回路が提供される。該底部は、ソース領域とドレイン領域との間のゲートの長さに沿って不均一な仕事関数を有する。ＭＯＳトランジスタがＮＭＯＳトランジスタの場合には、ゲートの端部における仕事関数の値は、ゲートの中央部における仕事関数の値より大きく、ＭＯＳトランジスタがＰＭＯＳトランジスタの場合には、ゲートの端部における仕事関数の値は、ゲートの中央部における仕事関数の値より小さい。該ゲートは、誘電体層に接触したゲートの底部の中央に位置する中央領域において第１の材料を有し、ゲートの残りの部分において第２の材料を有する。
【００２３】
この発明の一実施形態によると、ＭＯＳトランジスタがＮＭＯＳトランジスタの場合、第１の材料はＮ型不純物が添加されたポリシリコンであり、ＰＭＯＳトランジスタの場合、第１の材料はＰ型不純物が添加されたポリシリコンであり、第２の材料は、ミッドギャップ材料であり、具体的には、例えばＮｉＳｉまたはＣｏＳｉ２のような金属シリサイドである。
【発明を実施するための最良の形態】
【００２４】
図１において、集積回路ＣＩは、シャロートレンチ（Shallow Trench Isolation：ＳＴＩ)によって境界を定められた能動領域（active zone）を有するＭＯＳトランジスタＴを備える。従来通り、ＭＯＳトランジスタは、ソース領域Ｓ、ドレイン領域Ｄ、およびゲート酸化膜ＯＸによって基板から絶縁されたゲートＧＲを備える。更に、絶縁スペーサＥＳＰが、ゲートの側壁上に設けられる。ゲートの長さは、ＬＧとして表されており、これは、トランジスタのチャネルの長さでもある。
【００２５】
この実施形態において、ゲートの底部(本例においては、ゲート全体である)は、いくつかの異なった材料からなる。より具体的には、第１の材料Ａが、ゲートの底部の中央領域内に配置され、第２の材料Ｂが、ゲートの残り部分、具体的にはゲートの端部に配置されている。材料Ｂで形成されるゲートの底部の各部分の長さは、ＬＢとして表される。
【００２６】
ゲートは、ゲートの長さＬＧに沿って不均一の仕事関数を有する。より具体的には、ＴがＮＭＯＳランジスタであれば、材料Ｂの仕事関数ＷＦＢは、材料Ａの仕事関数ＷＦＡより大きい。ＴがＰＭＯＳの場合は、材料Ｂの仕事関数ＷＦＢは、材料Ａの仕事関数ＷＦＡより小さい。
【００２７】
実際、重要な点であるが、ゲートの底部、例えば、ゲート酸化膜ＯＸ上に位置するゲートの最初の数ナノメートル分の層が、ソース−ドレイン方向に沿った不均一な仕事関数を呈する。
【００２８】
ＮＭＯＳトランジスタに関しては図２に示されているように、仕事関数ＷＦＡは、シリコンの伝導帯のエネルギー準位Ｅｃに近く、仕事関数ＷＦＢは、シリコンのミッドギャップ(midgap；ギャップの中央)に近い(ギャップは、伝導帯のエネルギー準位Ｅｃと価電子帯のエネルギー準位Ｅｖとの間の差である)。
【００２９】
以下により詳細に記述されるように、材料Ａは、不純物添加（ドープ）されたポリシリコン(ＮＭＯＳデバイスの場合はＮ＋、ＰＭＯＳの場合はＰ＋)であり、一方、材料Ｂは、例えばＮｉＳｉのような金属シリサイドである。
【００３０】
ＰＭＯＳトランジスタに関しては、仕事関数ＷＦＡは、シリコンの価電子帯のエネルギー準位に近い。ここで、Ｅoは真空準位、Ｅfはフェルミ準位である。
【００３１】
ＬＧが２ＬＢに対して非常に大きい場合、ゲートの仕事関数、よってトランジスタのしきい値電圧は、中央の物質Ａによってのみ決まる。しかし、ＬＧが２ＬＢと同程度である場合、該ゲートの仕事関数は、ミッドギャップの値に徐々に近づく。結果として、減少したゲート長について、ＮＭＯＳトランジスタの場合にはしきい値電圧の正方向へのシフトが得られ、一方、ＰＭＯＳトランジスタの場合には、しきい値電圧の負の方向へのシフトが得られる。両者の場合において、このような傾向はＳＣＥおよびＤＩＢＬ効果を抑制し、ゲート長対しきい値電圧の望ましい緩やかな曲線を実現するのに役立つ。
【００３２】
このような不均一な仕事関数を呈するゲートを得るための第１の手法が図３に開示されている。最初に、ステップ３０において、従来行われているように、ポリシリコンのゲート領域がゲート酸化膜ＯＸ上に形成される。次に、ドレインとソースの部分を形成するための基板の第１の不純物添加(ドーピング)の後に、スペーサＥＳＰが従来のやり方に従って形成される(ステップ３１)。ポリシリコン・ゲート領域の不純物添加も実行される。
【００３３】
次に、ステップ３２において、ウェハ全体に（すなわち、不純物の添加されたポリシリコン・ゲート領域の上およびスペーサＥＳＰの上に）、金属層が堆積される。次に、シリサイド化処理が実行される(ステップ３３)。
【００３４】
例えば図４に示されているように、シリサイド化処理の後に得られるゲートが完全にシリサイド化されることがないように、該シリサイド化処理についていくつかの特徴的なポイント（条件）が選択される。
【００３５】
具体的には、金属としてニッケルを用いるシリサイド化処理の場合、不純物添加されたポリシリコン・ゲート領域上に堆積された金属層の厚さの該ポリシリコン領域の高さに対する比率は、０．５より小さくかつ０．２５より大きいように選択される。
【００３６】
さらに、約３００℃の第１のアニール(anneal)が実行される。第１のアニールの正確な持続時間（典型的には、１〜数分）は、ゲートの高さおよび所望の幅ＬＢに依存する。例えば、２０ナノメートル程度の幅ＬＢおよび１２０ナノメートルのゲート高さの場合、第１のアニールの持続時間は１０分程度である。
【００３７】
ニッケルがゲートのシリコンに組み込まれ、Ｎｉ２Ｓｉ(２Ｎｉ＋Ｓｉ→Ｎｉ２Ｓｉ)が得られる。拡散によって、ゲートのエッジ（端部）により多くのニッケルが取り込まれる。すなわち、(ニッケルが反応しない場所の)絶縁スペーサからゲートに向かってニッケルが拡散するので、ゲートのエッジにおいてより多くのニッケルが取り込まれることができる。しかしながら、ゲートの中心では、過剰なニッケルは存在しない。
【００３８】
ニッケルの選択的除去の後、３５０℃から４５０℃の温度範囲の第２のアニールが、３０秒〜２分の間実行される。Ｎｉ２ＳｉがＮｉＳｉに変換される。この第２のアニールの後、図４に示されているように、ゲートの端部におけるゲート酸化膜に至るまで、ゲートの全体的なシリサイド化が得られるが、ゲートの中央においては、不純物添加されたポリシリコンが無反応のまま維持される。
【００３９】
こうして、このシリサイド化処理の後、ゲートの底部は、図４に示されているように、材料Ａ(ここでは、不純物の添加されたポリシリコン)を含む中央部ＰＢ１およびＮｉＳｉで形成された側方部分ＰＢ２を備える。ゲートＧＲの残り部分ＰＵも、ＮｉＳｉで形成される。
【００４０】
他の実施形態は、ゲート内部のシリサイド形成のため、Ｃｏ（コバルト）を使用することを含む。この場合も、ゲートおよびスペーサからなるウェハ上にわたって金属が均等に堆積される。Ｃｏの厚さは、例えば、ゲート高さの１/６と１/４の間で選択される。約１分間、５３０℃の第１のアニールの間に(ゲート高さは１２０ナノメートルに等しい)、コバルトはシリコンＳｉと反応して、ＣoＳｉが形成される。この場合もまた、拡散により、より多くのＣｏＳｉがゲートの端部に形成される。８３０℃の約１分の第２のアニールの間に、ＣｏＳｉが、残っているポリシリコン（Ｐｏｌｙ−Ｓｉ）に反応して、金属が欠乏した相(metal poor phase)ＣｏＳｉ２が形成される。ポリシリコンがゲートの底部中央において無反応のままとなるようにＣｏの厚みが選択されているので、ゲートの端部においてはミッドギャップの仕事関数が存在するが、該ミッドギャップの仕事関数は、ゲートの中央部には存在しない。
【００４１】
以上、本発明の実施形態を記述したが、発明の意図および範囲を逸脱することなく種々の変形が可能であり、また、本発明が上記実施形態に限定されないことは、当業者に明らかであろう。
【図面の簡単な説明】
【００４２】
【図１】本発明に従う、集積回路に属するトランジスタの一実施形態のブロック図である。
【図２】本発明の一実施形態に従う、トランジスタのゲートの異なる仕事関数のブロック図である。
【図３】本発明に従う方法の一実施形態の流れ図である。
【図４】本発明に従う、集積回路に属するトランジスタの他の一実施形態のブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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2009519589.tif 000008
2009519589.tif 000009