(57)【要約】  半導体デバイスは、半導体基板と、基板内の複数のシャロー・トレンチ・アイソレーション（ＳＴＩ）領域とを含んでいる。より具体的には、ＳＴＩ領域の少なくとも一部はディボットを含んでいる。半導体デバイスは更に、隣接し合うＳＴＩ領域間それぞれの超格子と、ディボット内それぞれの非単結晶の梁部とを含んでいる。
2009529780.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板；
前記基板内の複数のシャロー・トレンチ・アイソレーション（ＳＴＩ）領域であり、該ＳＴＩ領域の少なくとも一部はディボットを有する、複数のＳＴＩ領域；
隣接し合うＳＴＩ領域間それぞれの超格子；及び
前記ディボット内それぞれの非単結晶の梁部；
を有する半導体デバイス。
【請求項２】
前記非単結晶の梁部の各々はドーパントを有する、請求項１に記載の半導体デバイス。
【請求項３】
前記ドーパントはチャネルストップイオン注入のドーパントを有する、請求項２に記載の半導体デバイス。
【請求項４】
前記超格子を伴う複数のＮＭＯＳ及びＰＭＯＳトランジスタのチャネルを更に有し、それによりＣＭＯＳ半導体デバイスを有する、請求項１に記載の半導体デバイス。
【請求項５】
各超格子は積層された複数の層群を有し、各層群は、ベース半導体部分を規定する積層された複数のベース半導体モノレイヤーと、その上の少なくとも１つの非半導体モノレイヤーとを有し、且つ前記少なくとも１つの非半導体モノレイヤーは隣接し合うベース半導体部分の結晶格子内に拘束されている、請求項１に記載の半導体デバイス。
【請求項６】
各非半導体層は単一のモノレイヤーの厚さである、請求項５に記載の半導体デバイス。
【請求項７】
各ベース半導体部分は８層のモノレイヤーの厚さより薄い、請求項５に記載の半導体デバイス。
【請求項８】
前記超格子は更に、最も上側の層群の上にベース半導体のキャップ層を有する、請求項５に記載の半導体デバイス。
【請求項９】
前記ベース半導体部分は全て、同数のモノレイヤーの厚さである、請求項５に記載の半導体デバイス。
【請求項１０】
前記ベース半導体部分の少なくとも一部は、異なる数のモノレイヤーの厚さである、請求項５に記載の半導体デバイス。
【請求項１１】
前記ベース半導体部分は全て、異なる数のモノレイヤーの厚さである、請求項５に記載の半導体デバイス。
【請求項１２】
各ベース半導体部分は、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を有する、請求項５に記載の半導体デバイス。
【請求項１３】
各非半導体層は、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を有する、請求項５に記載の半導体デバイス。
【請求項１４】
隣接し合う層群内のベース半導体部分はともに化学的に結合している、請求項５に記載の半導体デバイス。
【請求項１５】
半導体デバイスを製造する方法であって：
半導体基板内に複数のシャロー・トレンチ・アイソレーション（ＳＴＩ）領域を形成する工程；
隣接し合うＳＴＩ領域間で前記基板上にそれぞれの超格子を規定し、且つ前記ＳＴＩ領域上にそれぞれの非単結晶領域を規定するように、前記基板上に複数の層を堆積する工程；及び
少なくとも１つのアクティブ領域マスクを用いて、前記非単結晶領域の少なくとも一部を選択的に除去する工程；
を有する方法。
【請求項１６】
前記半導体デバイスがＣＭＯＳ半導体デバイスを有するように、前記超格子を伴う複数のＮＭＯＳ及びＰＭＯＳトランジスタのチャネルを形成する工程、を更に有する請求項１５に記載の方法。
【請求項１７】
前記少なくとも１つのアクティブ領域マスクは単一のベースラインアクティブ領域マスクを有する、請求項１６に記載の方法。
【請求項１８】
前記少なくとも１つのアクティブ領域マスクは、ＮＭＯＳトランジスタ用の第１のオーバーサイズのチャネルストップアクティブ領域マスクと、ＰＭＯＳトランジスタ用の第２のオーバーサイズのチャネルストップアクティブ領域マスクとを有する、請求項１６に記載の方法。
【請求項１９】
前記第１のオーバーサイズのチャネルストップアクティブ領域マスクを用いて第１のチャネルストップイオン注入を実行する工程、及び前記第２のオーバーサイズのチャネルストップアクティブ領域マスクを用いて第２のチャネルストップイオン注入を実行する工程、を更に有する請求項１８に記載の方法。
【請求項２０】
前記第１のチャネルストップイオン注入に先立って第１のエッチングを実行する工程、及び前記第２のチャネルストップイオン注入に先立って第２のエッチングを実行する工程、を更に有する請求項１９に記載の方法。
【請求項２１】
前記ＳＴＩ領域のディボット内に非単結晶の梁部が形成され；且つ前記非単結晶の梁部の少なくとも部分的なエッチングを実行する工程を更に有する、請求項１８に記載の方法。
【請求項２２】
前記選択的に除去する工程は：
前記非単結晶領域を露出させるように、前記少なくとも１つのアクティブ領域マスクを用いてフォトレジスト層をパターニングする工程；及び
露出された前記非単結晶領域に対する少なくとも１つのプラズマエッチングを実行する工程；
を有する、請求項１５に記載の方法。
【請求項２３】
各超格子は積層された複数の層群を有し、各層群は、ベース半導体部分を規定する積層された複数のベース半導体モノレイヤーと、その上の少なくとも１つの非半導体モノレイヤーとを有し、且つ前記少なくとも１つの非半導体モノレイヤーは隣接し合うベース半導体部分の結晶格子内に拘束されている、請求項１５に記載の方法。
【請求項２４】
各非半導体層は単一のモノレイヤーの厚さである、請求項２３に記載の方法。
【請求項２５】
各ベース半導体部分は８層のモノレイヤーの厚さより薄い、請求項２３に記載の方法。
【請求項２６】
前記超格子は更に、最も上側の層群の上にベース半導体のキャップ層を有する、請求項２３に記載の方法。
【請求項２７】
前記ベース半導体部分は全て、同数のモノレイヤーの厚さである、請求項２３に記載の方法。
【請求項２８】
前記ベース半導体部分の少なくとも一部は、異なる数のモノレイヤーの厚さである、請求項２３に記載の方法。
【請求項２９】
前記ベース半導体部分は全て、異なる数のモノレイヤーの厚さである、請求項２３に記載の方法。
【請求項３０】
各ベース半導体部分は、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を有する、請求項２３に記載の方法。
【請求項３１】
各非半導体層は、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を有する、請求項２３に記載の方法。
【請求項３２】
隣接し合う層群内のベース半導体部分はともに化学的に結合している、請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体分野に関し、より具体的には、エネルギー帯エンジニアリングに基づいて特性が向上された半導体及びその製造方法に関する。
【背景技術】
【０００２】
例えば電荷キャリアの移動度を高めるなどにより、半導体デバイスの性能を向上させる構造及び技術が提案されている。例えば、特許文献１は、さもなければ性能の低下を引き起こし得る、シリコン、シリコンゲルマニウム及び緩和シリコンから成り、且つ不純物のない領域をも含む歪み材料層群を開示している。上部シリコン層内に得られる２軸歪みはキャリア移動度を変化させ、より高速且つ／或いはより低電力のデバイスを可能にする。また、特許文献２は、やはり同様の歪みシリコン技術に基づくＣＭＯＳインバータを開示している。
【０００３】
特許文献３は、第２のシリコン層の伝導帯及び価電子帯が引張歪みを受けるように、シリコン層の間に挟まれたシリコン及び炭素の層を含む半導体デバイスを開示している。ゲート電極に印加された電界により誘起された一層小さい有効質量を有する電子は第２のシリコン層内に閉じ込められ、それにより、ｎチャネルＭＯＳＦＥＴは一層高い移動度を有する状態にされる。
【０００４】
特許文献４は、分数を含む８原子層以下の単体物質、又は２元化合物半導体層である複数の層が交互にエピタキシャル成長された超格子を開示している。主電流の方向は超格子の層群に垂直である。
【０００５】
特許文献５は、超格子内での合金散乱を抑制することにより一層高い移動度が実現されたＳｉ−Ｇｅ短周期超格子を開示している。この方針に沿って、特許文献６は、実質的にチャネル層を引張応力下に置くような割合でシリコン格子内に存在する第２の金属とシリコンとの合金を有するチャネル層を含む、移動度が向上されたＭＯＳＦＥＴを開示している。
【０００６】
特許文献７は、２つのバリア領域、及びこれらバリア間に挟まれた薄いエピタキシャル成長半導体層を有する量子井戸構造を開示している。各バリア領域は、概して２から６原子層の範囲内の厚さを有する、交互にされたＳｉＯ２／Ｓｉ層から成っている。遙かに厚いシリコン部分がこれらバリア間に挟み込まれている。
【０００７】
非特許文献１は、シリコン及び酸素の半導体−原子超格子（ＳＡＳ）を開示している。このＳｉ／Ｏ超格子はシリコンの量子発光デバイスに有用であるとして開示されている。特に、緑色の電界発光ダイオード構造が試作・試験されている。ダイオード構造内の電流は縦方向、すなわち、ＳＡＳの層群に垂直である。開示されたＳＡＳは、例えば酸素原子及びＣＯ分子などの吸収された種によって分離された半導体層群を含み得る。吸収された酸素のモノレイヤーを超えるシリコン成長が、かなり低い欠陥密度を有するエピタキシャルとして記載されている。１つのＳＡＳ構造は、およそシリコンの８原子層である１．１ｎｍの厚さのシリコン部分を含み、別の１つの構造はこの厚さの２倍のシリコンを有している。非特許文献２は更に、非特許文献１の発光ＳＡＳ構造について議論している。
【０００８】
特許文献８は、格子を縦方向に流れる電流を４桁を上回る大きさで低減させる、薄いシリコン及び酸素、炭素、窒素、リン、アンチモン、ヒ素、又は水素のバリア構築ブロックを開示している。絶縁層／バリア層は、絶縁層の隣に低欠陥のエピタキシャルシリコンが堆積されることを可能にしている。
【０００９】
特許文献９は、非周期フォトニック・バンドギャップ（ＡＰＢＧ）構造の原理が電子バンドギャップ・エンジニアリングに適応され得ることを開示している。特に、この特許文献９は、例えばバンドの極小値の位置や有効質量などといった材料パラメータが、望ましいバンド構造の特性を有する新たな非周期材料を生じさせるように調整され得ることを開示している。例えば導電率、熱伝導率、及び誘電率若しくは透磁率などのその他のパラメータも、材料に設計されることが可能であると開示されている。
【特許文献１】米国特許出願公開第２００３／０５７４１６号明細書
【特許文献２】米国特許出願公開第２００３／０３４５２９号明細書
【特許文献３】米国特許第６４７２６８５号明細書
【特許文献４】米国特許第４９３７２０４号明細書
【特許文献５】米国特許第５３５７１１９号明細書
【特許文献６】米国特許第５６８３９３４号明細書
【特許文献７】米国特許第５２１６２６２号明細書
【特許文献８】国際公開第０２／１０３７６７号パンフレット
【特許文献９】英国特許出願公開第２３４７５２０号明細書
【非特許文献１】Tsu、「Phenomena  in  silicon  nanostructure  devices」、Applied  Physics  and  Materials  Science  ＆  Processing、2000年9月6日、p.391-402
【非特許文献２】Luo等、「Chemical  Design  of  Direct-Gap  Light-Emitting  Silicon」、Physical  Review  Letters、第89巻、第7号、2002年8月12日
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、超格子を間に有するシャロー・トレンチ・アイソレーション（ＳＴＩ）領域を含む半導体デバイス、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
半導体デバイスは、半導体基板と、基板内の複数のシャロー・トレンチ・アイソレーション（ＳＴＩ）領域とを含んでいる。より具体的には、ＳＴＩ領域の少なくとも一部はディボットを含んでいる。半導体デバイスは更に、隣接し合うＳＴＩ領域間それぞれの超格子と、ディボット内それぞれの非単結晶の梁部とを含んでいる。
【００１２】
より具体的には、非単結晶の梁部の各々は内部にドーパントを有していてもよい。また、このドーパントは、例えば、チャネルストップイオン注入のドーパントであり得る。半導体デバイスは更に、超格子を伴う複数のＮＭＯＳ及びＰＭＯＳトランジスタのチャネルを有し、それによりＣＭＯＳ半導体デバイスを有していてもよい。
【００１３】
さらに、各超格子は積層された複数の層群を有していてもよく、各層群は、ベース半導体部分を規定する積層された複数のベース半導体モノレイヤーと、その上の少なくとも１つの非半導体モノレイヤーとを有していてもよい。また、上記の少なくとも１つの非半導体モノレイヤーは隣接し合うベース半導体部分の結晶格子内に拘束されていてもよい。
【００１４】
一部の実施形態において、上記の少なくとも１つの非半導体モノレイヤーは単一のモノレイヤーの厚さとし得る。また、各ベース半導体部分は８層のモノレイヤーの厚さより薄いとし得る。超格子は更に、最も上側の層群の上にベース半導体のキャップ層を含んでいてもよい。一部の実施形態において、ベース半導体部分は全て、同数のモノレイヤーの厚さであってもよく、他の実施形態においては、ベース半導体部分の少なくとも一部は、異なる数のモノレイヤーの厚さであってもよい。さらに、ベース半導体部分は全て、異なる数のモノレイヤーの厚さであってもよい。
【００１５】
各ベース半導体部分は、例えば、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を含んでいる。また例として、各非半導体層は、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を含んでいる。
【００１６】
本発明の他の一態様は、半導体デバイスを製造する方法に関する。この方法は、半導体基板内に複数のシャロー・トレンチ・アイソレーション（ＳＴＩ）領域を形成する工程を含んでいる。さらに、隣接し合うＳＴＩ領域間で基板上にそれぞれの超格子を規定し、且つＳＴＩ領域上にそれぞれの非単結晶領域を規定するように、基板上に複数の層が堆積される。この方法は更に、少なくとも１つのアクティブ領域（ＡＡ）マスクを用いて、非単結晶領域の少なくとも一部を選択的に除去する工程を含んでいる。
【００１７】
より具体的には、この方法は更に、半導体デバイスがＣＭＯＳ半導体デバイスを有するように、超格子を伴う複数のＮＭＯＳ及びＰＭＯＳトランジスタのチャネルを形成する工程を含んでいてもよい。さらに、上記の選択的に除去する工程は、非単結晶領域を露出させるように、上記の少なくとも１つのＡＡマスクを用いてフォトレジスト層をパターニングする工程と、露出された非晶質領域に対する少なくとも１つのプラズマエッチングを実行する工程とを含んでいてもよい。
【００１８】
さらに、上記の少なくとも１つのＡＡマスクは単一のベースラインＡＡマスクであってもよい。他の実施形態においては、上記の少なくとも１つのＡＡマスクは、ＮＭＯＳトランジスタ用の第１のオーバーサイズのチャネルストップＡＡマスクと、ＰＭＯＳトランジスタ用の第２のオーバーサイズのチャネルストップＡＡマスクとを含んでいてもよい。従って、この方法は更に、第１のオーバーサイズのチャネルストップＡＡマスクを用いて第１のチャネルストップイオン注入を実行する工程と、第２のオーバーサイズのチャネルストップＡＡマスクを用いて第２のチャネルストップイオン注入を実行する工程とを含んでいてもよい。さらに、第１のチャネルストップイオン注入に先立って第１のエッチングが実行され、第２のチャネルストップイオン注入に先立って第２のエッチングが実行されてもよい。また、ＳＴＩ領域のディボット内には非単結晶の梁部が形成され、非単結晶の梁部の少なくとも部分的なエッチングが実行されてもよい。
【発明を実施するための最良の形態】
【００１９】
本発明の好適な実施形態が示された添付の図面を参照しながら、本発明を更に十分に説明する。本発明は、しかしながら、数多くの異なる形態で具現化され得るものであり、ここで説明される実施形態に限定されるものとして解釈されるべきではない。むしろ、これらの実施形態は、ここでの開示を完全なものとし、本発明の範囲を当業者に十分に伝えるために提示されるものである。全体を通して、似通った参照符号は似通った要素を参照するものであり、ダッシュ記号による表記は代替的な実施形態における同様の要素を指し示すものである。
【００２０】
本発明は、半導体デバイスにおける性能を改善するために、半導体材料の特性を原子又は分子のレベルで制御することに関する。さらに、本発明は半導体デバイスの導通経路内で使用される改善された材料の識別、創出及び応用に関する。
【００２１】
理論に囚われるべきではないが、ここでは、ここに記載される或る一定の超格子は電荷キャリアの有効質量を低減させること、及びそれによって、より高い電荷キャリア移動度が得られることを理論化する。有効質量は文字通り様々な定義を用いて記述される。有効質量の改善の指標として、ここでは“伝導率反転（conductivity  reciprocal）有効質量テンソル”、すなわち電子及び正孔に対して、それぞれ、次のように定義されるMe-1及びMh-1を使用する：
電子に対して、
【００２２】
【数１】
2009529780.tif 000003
正孔に対して、
【００２３】
【数２】
2009529780.tif 000004
ただし、fはフェルミ−ディラック分布関数、EFはフェルミ準位、Tは温度（K）、E(ベクトルk,n)は波数ベクトルｋ及びｎ番目のエネルギー帯に対応する状態にある電子のエネルギーであり、添字i及びjはデカルト座標x、y及びzを参照するものである。また、積分はブリルアン領域（Ｂ．Ｚ．）全体で取られ、和は電子及び正孔に対して、それぞれ、フェルミ準位より高いエネルギー及び低いエネルギーを有するバンドの全体で取られる。
【００２４】
ここでの伝導率反転有効質量テンソルの定義によれば、材料の伝導率のテンソル成分は、伝導率反転有効質量テンソルの対応する成分の値が大きくなるほど大きくなる。ここでも、理論に囚われるべきではないが、ここで説明される超格子は、例えば典型的に好適な電荷キャリア輸送方向に対して、材料の伝導特性を高めるように伝導率反転有効質量テンソルの値を設定するものであることを理論化する。適当なテンソル要素の逆数を伝導率有効質量（conductivity  effective  mass）と呼ぶ。換言すれば、半導体材料の構造を特徴付けるため、意図されるキャリア輸送方向で計算された上述の電子／正孔の伝導率有効質量を使用することにより、改善された材料が識別される。
【００２５】
上述の指標を用いると、特定の目的のために改善されたバンド構造を有する材料を選択することができる。その一例は、半導体デバイスのチャネル領域のための超格子25材料である。先ず、図１を参照して、本発明に従った超格子25を含むプレーナ型ＭＯＳＦＥＴ20について説明する。しかしながら、当業者に認識されるように、ここで特定される材料は例えば個別デバイス及び／又は集積回路などの多くの異なる種類の半導体デバイスにおいても使用され得るものである。
【００２６】
例示されたＭＯＳＦＥＴ20は、内部にシャロー・トレンチ・アイソレーション（ＳＴＩ）領域80、81を有する基板21を含んでいる。より具体的には、ＭＯＳＦＥＴデバイス20は、それぞれが超格子チャネルを有するＮチャネルトランジスタ及びＰチャネルトランジスタを含んだ相補型ＭＯＳ（ＣＭＯＳ）デバイスとし得る。当業者に認識されるように、隣接し合うトランジスタはＳＴＩ領域によって電気的に分離されている。基板21は、例として、半導体（例えば、シリコン）基板又はシリコン・オン・インシュレータ（ＳＯＩ）基板であり得る。ＳＴＩ領域80、81は、例えば、二酸化シリコン等の酸化物を含んでいてもよいが、他の実施形態においては、その他の好適な材料が用いられていてもよい。
【００２７】
ＭＯＳＦＥＴ20は更に、図示されるように、低濃度にドープされたソース／ドレイン拡張領域22、23、より高濃度にドープされたソース／ドレイン領域26、27、及びそれらの間に超格子25によって設けられたチャネル領域を含んでいる。図示されるように、斜め（ハロー）注入（halo  implant）領域42、43が、ソース及びドレイン領域26、27の間、且つ超格子25の下に含められている。ソース／ドレイン領域の上には、当業者に認識されるように、ソース／ドレインシリサイド層30、31が位置している。ゲート35は、図示されるように、超格子25により設けられたチャネルに隣接するゲート誘電体層37、及び該ゲート誘電体層上のゲート電極層36を含んでいる。図示されたＭＯＳＦＥＴ20においては、ゲート電極層36上のシリサイド層34、及び側壁スペーサ40、41も設けられている。
【００２８】
最新のＣＭＯＳフローへの超格子25のプロセス統合は、隣接し合うデバイス構造間での短絡又はリークを防止するために、ＳＴＩ領域80、81上に形成された超格子膜25を除去することを必要とする。図２Ａ−２Ｄ及び図３をより具体的に参照するに、製造プロセスは、内部に形成されたＳＴＩ領域80、81と、上に位置する犠牲酸化層85と、閾値（VT）イオン注入84（列を成す“＋”記号で図示されている）とを有する基板21から開始され得る。以下にて更に説明される結晶シリコン超格子の場合、犠牲酸化層85が除去され、超格子25が基板21上に形成されるとき、このシリコンの堆積はＳＴＩ領域80、81上に非単結晶（すなわち、多結晶又は非晶質）のシリコン堆積物86、87を生じさせる。しかしながら、非単結晶シリコン堆積物86、87は、一般に、上述のように隣接デバイス構造間での短絡又はリークを防止するために除去される必要がある。
【００２９】
単一のベースライン（baseline）アクティブ領域（ＡＡ）フォトレジストマスク88によるマスキング（図２Ｃ）と、それに続く非単結晶シリコン堆積物86、87のエッチング（図２Ｄ）とを行うという比較的直接的な手法は、許容可能に実行されることもあるが、ある一定の問題を発生させ得るものである。より具体的には、マスクの位置合わせに誤差がある場合（ＳＴＩの端部上にある非単結晶シリコン堆積物86の部分がフォトレジスト88によってマスクされてしまう）、あるいはプラズマエッチング中の不十分なオーバーエッチングのため、非単結晶シリコン堆積物の内のＳＴＩ端部上の部分及びＳＴＩの窪み（ディボット）内の部分がエッチングされずに、能動デバイスに隣接する寄生デバイスとして残されてしまう。一方で、ＳＴＩ領域に隣接する能動デバイス領域（チャネルストップマスクの位置合わせ誤差のため）は不注意にエッチングされ、隙間89を残してしまう。その結果、非単結晶シリコン部分86に隣接してドーパントのクリープ（creep）が意図せずして発生し、隙間89に隣接して不均一なシリサイド及びソース／ドレイン接合リークが発生し得る。
【００３０】
従って、マスク処理及びエッチング処理は、有利には、図１に示されるようにＳＴＩ領域80、81のディボット及び端部において、非単結晶半導体の梁部（stringer）又はエッチングされていないタブ82、83にチャネルストップのイオン注入を提供するように変更され得る。この場合も、超格子25の半導体モノレイヤーのエピタキシャル成長に際しての非単結晶半導体の堆積は発生し、ＳＴＩ領域80、81上に非単結晶シリコンを生じさせる。非単結晶の梁部82、83は好ましくは、例えば以下で説明される様々な製造方法の例において更に議論されるように、チャネルストップイオン注入のドーパントで効果的にドープされる。
【００３１】
ここでは、より具体的に図４乃至８を参照し、半導体デバイス20を製造するための第１のプロセス統合フローを説明する。ブロック90にてＳＴＩウェハから開始し、ブロック91にて（150Åのパッド酸化膜85’を介して）VTウェルがイオン注入され、続いてブロック92にて（120Åの酸化膜の）ドライエッチングが行われる。その後、ブロック93にてフッ酸（ＨＦ）に晒される（ＳＣ１／100：1、50Å）。特に、パッド酸化膜85’の部分的なドライエッチング、及び比較的短時間のＨＦ晒し処理は、例えば、ＳＴＩのディボットの深さを浅くする助けとなる。次に、ブロック94にて、更に後述されるように超格子膜25’が堆積され、ブロック95にて洗浄工程（ＳＰＭ／200：1、ＨＦ／ＲＣＡ）が行われる。
【００３２】
上述のような単一のベースラインＡＡマスクを用いる代わりに、この第１の実施形態においては、ブロック96にて、オーバーサイズのＮチャネル用ＡＡマスクが形成され（図５Ａ及び６Ａ）、続いて、Ｎチャネル領域に隣接するＳＴＩ領域上の非単結晶半導体材料のプラズマエッチング（ブロック97）と、上記のオーバーサイズのＮチャネル用ＡＡマスクを用いたＮＦＥＴ用チャネルストップイオン注入（ブロック98）とが行われる。図５Ａ及び５Ｂにおいて、オーバーサイズのＮ及びＰ用のマスクはそれぞれ参照符号88n’及び88p’で指し示されており、N及びPのアクティブ領域はそれぞれ参照符号21n’及び21p’で指し示されている。また、反転Nウェル及び反転Pウェルはそれぞれ参照符号79n’及び79p’で指し示されている。
【００３３】
次に、ブロック99にてオーバーサイズのPチャネル用マスクが形成され（図５Ｂ）、続いて、Ｐチャネル領域に隣接するＳＴＩ領域上の非単結晶シリコンのプラズマエッチング（ブロック100）と、ＰＦＥＴ用チャネルストップイオン注入（ブロック101）とが行われる。ＮＦＥＴとＰＦＥＴのチャネルストップイオン注入は、好ましくは、例えば図６Ｂに図示されるように、30°といった角度すなわちチルト角で実行されるが、その他の角度が用いられてもよい。図において、このチャネルストップイオン注入は矢印で示されている。例として、ＮＦＥＴ用のチャネルストップイオン注入にはボロンが用いられ、ＰＦＥＴ用のチャネルストップイオン注入にはヒ素又はリンが用いられ得る。ＳＴＩ領域80’、81’のディボット内の梁部82’、83’、及びＳＴＩ端部のエッチングされていないシリコンタブは、好ましくは、ＳＴＩのディボット内の非単結晶シリコン又はデバイスのチャネルコーナーのタブへのソース−ドレイン領域からの拡散クリープを中和若しくは低減するために、チャネルストップイオン注入によって高濃度にカウンタードープされ、それにより、有利なことに、この端部の寄生デバイスの一層高いダイオード降伏電圧、一層高い閾値電圧及び一層低いオフ電流がもたらされる。ＰチャネルデバイスとＮチャネルデバイスとで異なる２つのオーバーサイズマスクを使用することは、有利なことに、非単結晶シリコンのエッチング中にＡＡアライメントマークを保護することと、反対導電型のデバイスのチャネルストップイオン注入の際に各能動デバイスを保護することとの助けとなる。
【００３４】
ＰＦＥＴ用のチャネルストップイオン注入が完了すると、ブロック102にてゲート前洗浄（ＳＰＭ／ＨＦ／ＲＣＡ）が実行され（図８Ａ）、続いて、ブロック103でのゲート酸化膜37’形成（約20Å）と、ブロック104での非単結晶シリコンゲート電極36’の堆積及びイオン注入ドーピングとが行われる（図８Ｂ）。そして、ブロック105にてゲートのパターニング及びエッチングが実行され、続いて、側壁スペーサ40’、41’（例えば、100Åの酸化物）形成（ブロック106）と、ＬＤＤ22’、23’及びハロー42’、43’のイオン注入（ブロック107）とが行われる（図８Ｃ）。その後、ブロック108にてスペーサ40’、41’がエッチング形成される（例えば、1900Åの酸化物）。スペーサ40、41の形成後、ブロック109でのソース／ドレイン26’、27’注入及びアニール（例えば、1000℃−10秒）と、ブロック110でのシリサイド形成とが行われ、図１に示されたデバイス20が得られる。より具体的には、このシリサイドはＴｉＳｉ２とし得る（例えば、Ｔｉ堆積、ゲルマニウム注入、690℃でのＲＴＡ、選択的剥離、及び750℃でのＲＴＡ）。
【００３５】
図１２Ａ及び１２Ｂは、それぞれ、ゲート層36’に平行及び垂直にとられた、シリサイド形成後のデバイス構造の断面図である。これらの図においては、非単結晶の梁部82’、83’は、それらがチャネルストップイオン注入によってドープされていることを指し示すために、ドット模様で示されている。なお、ソース／ドレイン領域内のシリコンリセスの深さは、ＳＴＩのディボット及びＳＴＩ端部での非単結晶の梁部及び（オーバーサイズのチャネルストップマスクの使用による）エッチングされていないタブ82’、83’を除去するために使用されるオーバーエッチング量に依存することになる。また、過大なリセスは、当業者に認識されるように、直列ＲＳＤの増大や、ソース／ドレインとＬＤＤ領域とのコンタクト損失を生じさせ得る。故に、リセス深さは所与のイオン注入に応じた調整を必要とし得る。
【００３６】
上述のプロセスフローにおいては、ＮＦＥＴ及びＰＦＥＴのマスキング、ＳＴＩ領域80’、81’上の非単結晶シリコン86’、87’のエッチング、及びチャネルストップイオン注入は、ゲート酸化に先立って実行される。次に、図９乃至１１を参照し、１つの代替的なプロセスフローを説明する。この代替プロセスフローにおいては、上述の手法は、非単結晶シリコン86’、87’のエッチングがスペーサエッチング工程（ブロック108’）後に実行されるように変更される。また、この代替プロセスフローは、非単結晶シリコン86’’、87’’のエッチング中にゲートのポリシリコンがエッチングされることを防止するために、ゲート電極層36’’上に酸化物又は窒化物のキャップ膜78’’（図１０Ｂ）を使用する。
【００３７】
ドライエッチング（ブロック92’）後、ブロック120’にて洗浄工程（ＳＰＭ／200：1、ＨＦ（50Å）／ＲＣＡ）が実行され、続いて、約１分間のＨＦ予備洗浄（１００：１）が行われる。ＮＦＥＴ及びＰＦＥＴのマスク堆積工程（ブロック96’、99’）のため、この例では、オーバーサイズの複合型フォトレジストマスクが使用される（図１０Ａ）。さらに、非単結晶シリコンのゲート電極層36’’の堆積（ブロック104’）後、図示された方法はＮＳＤマスク工程（ブロック122’）と、それに続くゲートへのＮ＋注入（ブロック123’）及びキャップ酸化物の堆積（ブロック124’）とを含んでいる。上述の手法からのその他のプロセス変更には、ブロック125’でのＳＴＩ領域80’’、81’’上の非単結晶シリコン86’’、87’’のエッチング（例えば、300Å）と、それに続くブロック126’での（シリコンに対して高い選択性を有する）キャップ酸化物層のエッチングが含まれる。ここで具体的に説明されない残りのプロセス工程は、図４を参照して上述されたプロセス工程と同様である。
【００３８】
次に、図１３Ａ及び１３Ｂを参照し、更なる１つの代替的なプロセスフローを説明する。このプロセスフローは、ＳＴＩ領域80’’’、81’’’上の非単結晶シリコン86’’’、87’’’のエッチングに共通のオーバーサイズＡＡマスクを使用し、それに続いて、タブ開口のパターニングのために２つの別個のマスク工程が行われる。より具体的には、ＮＦＥＴ用のチャネルストップマスク130n’’’及びPＦＥＴ用のチャネルストップマスク130p’’’が使用される（図１３Ｂ）。ＮＦＥＴ及びＰＦＥＴのマスク工程に続いて、タブ開口内の非単結晶シリコンをドープするためのチャネルストップイオン注入工程が行われる。以上の工程群はゲート酸化に先立って実行され得る。
【００３９】
認識されるように、以上にて概説された典型的なプロセスフローは、ゲート酸化膜の成長に先立ってＳＴＩ領域上の非単結晶半導体材料をエッチングすることを可能にする。さらに、適切なエネルギー及びドーズ量でのチャネルストップイオン注入は、アクティブ領域の端部のＳＴＩのディボット内に不注意に隠されたエッチングされていない超格子の梁部、又はオーバーサイズのアクティブ領域マスクに起因してアクティブ領域を囲んでいるＳＴＩ領域上の非単結晶シリコンのタブへの、隣接するソース及びドレイン領域からのドーパント拡散を電気的に中和することになる。認識されるように、当然ながら、異なる実施形態においては、上述された典型的なものの他に、その他の好適な材料及びプロセスフローパラメータが使用されてもよい。
【００４０】
続いて、電子及び／又は正孔に対する適切な伝導率有効質量がシリコンの対応する値より実質的に小さいエネルギーバンド構造を有するような、ＭＯＳＦＥＴ20のチャネル領域に使用される改善された材料又は構造を説明する。更に図１４及び１５を参照するに、原子又は分子のレベルで制御された構造を有する超格子25は、既知の原子又は分子層堆積技術を用いて形成され得る。超格子25は、恐らくは図１４の概略断面図を参照して最も理解されるように、上述のように積層関係に配置された複数の層群45a-45nを含んでいる。
【００４１】
超格子25の層群45a-45nの各々は、例示的に、それぞれのベース半導体部分46a乃至46nを定める積層された複数のベース半導体のモノレイヤー46と、その上のエネルギーバンド変更層50とを含んでいる。エネルギーバンド変更層50は図の明瞭化のために図１４においてはドット模様で示されている。
【００４２】
エネルギーバンド変更層50は、例示的に、隣接するベース半導体部分の結晶格子内に拘束された１つの非半導体モノレイヤーを含んでいる。すなわち、隣接し合う層群45a-45n内の対向するベース半導体モノレイヤー群はともに化学的に結合している。例えば、シリコンモノレイヤー46の場合、モノレイヤー群46aの上側すなわち頂部の半導体モノレイヤー内のシリコン原子の一部は、群46bの下側すなわち底部のモノレイヤー内のシリコン原子と共有結合している。これにより、結晶格子は、非半導体モノレイヤー（例えば、酸素モノレイヤー）の存在に拘わらず、複数の層群にわたって連続することが可能である。当然ながら、当業者に認識されるように、隣接し合う群45a-45nの対向するシリコン層46間では、これらの層の各々内のシリコン原子の一部は非半導体原子（すなわち、この例においては酸素）に結合されることになるので、完全すなわち純粋な共有結合は存在しない。
【００４３】
他の実施形態においては、複数の非半導体モノレイヤーも可能である。例として、エネルギーバンド変更層50内の非半導体モノレイヤーの数は、所望のエネルギーバンド変更特性を得るために、およそ５層未満のモノレイヤーであることが好ましい。
【００４４】
なお、ここで言う非半導体又は半導体モノレイヤーは、モノレイヤーに使用される材料が、もしバルク状に形成されるとしたら、非半導体又は半導体になることを意味する。すなわち、当業者に認識されるように、半導体などの材料の単一のモノレイヤーは必ずしも、それがバルク状又は比較的厚い層として形成されるときと同一の特性を示す必要はない。
【００４５】
理論に囚われるべきではないが、ここでは、エネルギーバンド変更層50及び隣接するベース半導体部分46a-46nにより、超格子25は平行方向の電荷キャリアに対して、そうでない場合に存在するであろうものより低い適切な伝導率有効質量を有することを理論化する。別の考え方をすれば、この平行方向とは積層方向に垂直な方向である。エネルギーバンド変更層50はまた、超格子25に共通のエネルギーバンド構造を有させてもよく、それはまた、有利なことに層群間又は縦方向に超格子の上方及び下方の領域間の絶縁体として機能する。さらに、上述のように、この構造はまた有利なことに、ドーパント及び／又は材料のにじみ（bleed）又は拡散と、縦方向に超格子25の上方及び下方の層の間でのキャリアの流れとに対する障壁を提供するものである。
【００４６】
また、超格子25は、より低い伝導率有効質量に基づいて、そうでない場合に存在するものよりも高い電荷キャリア移動度をもたらすことを理論化する。当然ながら、超格子25の上述の特性の全てが、全ての応用において利用される必要はない。例えば、当業者に認識されるように、超格子25は、一部の応用においてドーパント阻止／絶縁特性、又は向上された移動度のためだけに用いられてもよく、他の実施形態においてはこれら双方のために用いられてもよい。
【００４７】
超格子25の上側の層群45n上にキャップ層52がある。キャップ層52は複数のベース半導体モノレイヤー46を有していてもよい。キャップ層52は2層と100層との間のベース半導体モノレイヤーを有していてもよく、より好ましくは10層と50層との間のモノレイヤーを有する。その他の厚さも同様に使用され得る。
【００４８】
各ベース半導体部分46a乃至46nは、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を有し得る。当業者に認識されるように、IV族半導体という用語は当然ながらIV-IV族半導体をも含むものである。より具体的には、例えば、ベース半導体材料はシリコン及びゲルマニウムの少なくとも一方を有していてもよい。
【００４９】
各エネルギーバンド変更層50は、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を有していてもよい。また、非半導体は望ましくは、製造を容易にするように、次の層の堆積を通じて熱的に安定である。他の実施形態においては、当業者に認識されるように、非半導体は所与の半導体プロセスと相性の良いその他の無機若しくは有機元素又は化合物を有していてもよい。
【００５０】
なお、“モノレイヤー”という用語は単原子層及び単分子層を含むものである。また、単一のモノレイヤーによって提供されるエネルギーバンド変更層50は、可能なサイトの全てが占有されているわけではないモノレイヤーをも含むものである。例えば、図１５の原子図を参照するに、ベース半導体としてのシリコンとエネルギーバンド変更材料としての酸素とに関して、４／１の反復構造が例示されている。酸素に関する可能なサイトの1/2のみが占有されている。
【００５１】
他の実施形態において、且つ／或いは異なる材料を用いる場合、当業者に認識されるように、この1/2の占有は必ずしも当てはまらない。実際、この概略図においてさえも、原子堆積の当業者にやはり認識されるように、所与のモノレイヤー内の個々の酸素原子は平坦面に沿って正確には整列していない。例として、好適な占有範囲は満たされ得る酸素サイトの約1/8から1/2であるが、ある一定の実施形態においては、その他の数が用いられてもよい。
【００５２】
シリコン及び酸素は従来からの半導体プロセスにおいて現在広く用いられているので、製造者はこれらの材料をここで述べられるように容易に使用することができる。原子堆積又はモノレイヤー堆積も今日では広く用いられている。従って、当業者に認識されるように、本発明に従って超格子25を組み込んだ半導体デバイスは、容易に採用され且つ実施され得るものである。
【００５３】
理論に囚われるべきではないが、例えばＳｉ／Ｏ超格子などの超格子について、所望の利点を実現するためには、超格子のエネルギーバンドが全体で共通、あるいは比較的均一になるように、望ましくはシリコンモノレイヤー数が７以下にされるべきであることが理論化される。Ｘ方向で電子及び正孔の移動度が高められることを指し示すために、図１４及び１５に示されたＳｉ／Ｏについての４／１の反復構造をモデル化した。例えば、計算による電子の伝導率有効質量（バルクシリコンでは等方的）は0.26、４／１のＳｉ／Ｏ超格子のＸ方向では0.12であり、0.46の比率が得られた。同様に、正孔についての計算は、バルクシリコンで0.36、４／１のＳｉ／Ｏ超格子で0.16となり、0.44の比率が得られた。
【００５４】
このような方向選択的な特徴は一定の半導体デバイスにおいて望ましいものであるが、他のデバイスは、層群に平行な如何なる方向に対しても一層と均一に増大された移動度の恩恵を受け得る。当業者に認識されるように、電子又は正孔の双方に対して、あるいはこれらの種類の電荷キャリアの一方のみに対して、移動度が増大されることも有益であり得る。また、層群に対して垂直な方向でキャリア移動度が低下されることも有益であり得る。
【００５５】
４／１のＳｉ／Ｏの超格子25の実施形態に関する低減された伝導率有効質量は、これがない場合に生じる伝導率有効質量の2/3未満になり得るものであり、また、このことは電子及び正孔の双方に対して当てはまる。一部の実施形態においては、特に、例えばデバイス20でのように超格子がチャネルの一部をもたらすときには、超格子25の一部をドープすることが特に好適であり得る。他の一部の実施形態においては、超格子25の１つ以上の層群45を、デバイス内でのそれの位置に応じて、実質的にアンドープにすることが好ましい。
【００５６】
更に図１６を参照し、本発明に従った他の一実施形態に係る、異なる特性を有する超格子25’について説明する。この実施形態においては、３／１／５／１の反復パターンが示されている。より具体的には、最も下側のベース半導体部分46a’は３つのモノレイヤーを有し、２番目に下側のベース半導体部分46b’は５つのモノレイヤーを有している。このパターンは超格子25’全体で繰り返されている。エネルギーバンド変更層50’の各々は単一のモノレイヤーを含んでいてもよい。Ｓｉ／Ｏを含むこのような超格子25’の場合、電荷キャリアの移動度の増大は層群の面内での方向に無関係である。特に言及されない図１６の構成要素は、図１４を参照して上述されたものと同様であり、ここでは更なる説明を要しない。
【００５７】
一部のデバイスの実施形態において、超格子25のベース半導体部分46a-46nの全てが同数のモノレイヤーの厚さであってもよい。他の実施形態においては、ベース半導体部分46a-46nの少なくとも一部は異なる数のモノレイヤーの厚さであってもよい。更に他の実施形態においては、ベース半導体部分46a-46nの全てが異なる数のモノレイヤーの厚さであってもよい。
【００５８】
図１７Ａ−１７Ｃには、密度関数理論（Density  Functional  Theory；ＤＦＴ）を用いて計算されたバンド構造が示されている。ＤＦＴがバンドギャップの絶対値を低く見積もることは技術的に周知である。故に、ギャップより上方の全てのバンドは適切な“シザー（scissors）補正”によってシフトされてもよい。しかしながら、バンド形状は遙かに信頼できるものであることが知られている。縦軸のエネルギーはこの観点から解釈されるべきである。
【００５９】
図１７Ａは、バルクシリコン（実線によって表されている）と、図１４に示された４／１のＳｉ／Ｏ超格子25（点線によって表されている）との双方について、ガンマ点（Ｇ）から計算されたバンド構造を示している。方向は従来のＳｉの単位セルではなく４／１のＳｉ／Ｏ構造の単位セルを参照するものであるが、図の（００１）方向は従来のＳｉ単位セルの（００１）方向に対応しており、故に、予期されるＳｉの伝導帯の最小点の位置を示している。図中の（１００）及び（０１０）方向は従来のＳｉ単位セルの（１１０）及び（−１１０）方向に対応している。当業者に認識されるように、図上のＳｉのバンドは、４／１のＳｉ／Ｏ構造の適切な逆格子方向上のバンドを表すように折り畳まれている。
【００６０】
４／１のＳｉ／Ｏ構造の伝導帯の最小点は、バルクシリコン（Ｓｉ）とは異なり、ガンマ点にあるが、価電子帯の最大点は、ここではＺ点と呼ぶ（００１）方向のブリルアン領域の端部に生じることが見て取れる。また、４／１のＳｉ／Ｏ構造の伝導帯の最小点の曲率は、付加された酸素層により導入された摂動に起因するバンド分裂のために、Ｓｉの伝導帯の最小点の曲率と比較して大きい。
【００６１】
図１７Ｂは、バルクシリコン（実線）と図１４の４／１のＳｉ／Ｏ超格子25（点線）との双方について、Ｚ点から計算されたバンド構造を示している。この図は（１００）方向での価電子帯の曲率の増大を例示している。
【００６２】
図１７Ｃは、バルクシリコン（実線）と、図１６の超格子25’の５／１／３／１のＳｉ／Ｏ構造（点線）との双方について、ガンマ点及びＺ点の双方から計算されたバンド構造を示している。５／１／３／１のＳｉ／Ｏ構造の対称性により、（１００）及び（０１０）方向の計算によるバンド構造は等しくなっている。故に、伝導率有効質量及び移動度は層群に平行な面内で、すなわち（００１）積層方向に垂直な面内で、等方的であると予期される。なお、５／１／３／１のＳｉ／Ｏの例では、伝導帯の最小点及び価電子帯の最大点は共にＺ点にあるか、あるいはその近傍にある。
【００６３】
増大された曲率は有効質量が低減されたことを指し示すものであり、伝導率反転有効質量テンソルの計算によって適切な比較及び区別が為され得る。これにより、５／１／３／１超格子25’は実質的な直接バンドギャップであることの更なる理論化がもたらされる。当業者に理解されるように、光学遷移に関する適切な行列要素は、直接及び間接バンドギャップの挙動を区別するための別の指標である。
【００６４】
以上の説明及び添付図面にて提示された教示の恩恵を受けた当業者は、数多くの変更及び他の実施形態に想到するであろう。故に、このような変更及び実施形態は添付の請求項の範囲に含まれるものである。
【図面の簡単な説明】
【００６５】
【図１】超格子を含む本発明に従った半導体デバイスを示す断面図である。
【図２Ａ】図１の半導体デバイスの形成、及びそれに関連する潜在的な問題を例示する断面図である。
【図２Ｂ】図１の半導体デバイスの形成、及びそれに関連する潜在的な問題を例示する断面図である。
【図２Ｃ】図１の半導体デバイスの形成、及びそれに関連する潜在的な問題を例示する断面図である。
【図２Ｄ】図１の半導体デバイスの形成、及びそれに関連する潜在的な問題を例示する断面図である。
【図３】ゲート電極のパターニング及びエッチング後の図１の半導体デバイスの一部を示す上面図である。
【図４】図１の半導体デバイスを製造するプロセスフローを例示するフロー図である。
【図５Ａ】図４の方法にて使用されるＮＦＥＴ用チャネルストップマスクを示す上面図である。
【図５Ｂ】図４の方法にて使用されるＰＦＥＴ用チャネルストップマスクを示す上面図である。
【図６Ａ】図４の方法のマスク工程を例示する断面図である。
【図６Ｂ】図４の方法のチャネルストップイオン注入工程を例示する断面図である。
【図７】ゲート電極のパターニング及びエッチング後のデバイス構造を示す上面図であり、図４の方法の部分としてチャネルストップイオン注入の目標とされると有利なデバイス領域を示している。
【図８Ａ】図４の方法のレジスト剥離工程を例示する断面図である。
【図８Ｂ】図４の方法のゲートドーピング工程を例示する断面図である。
【図８Ｃ】図４の方法のスペーサ形成工程、及びソース／ドレインドーピング工程を例示する断面図である。
【図９】図１の半導体デバイスを製造する代替プロセスフローを例示するフロー図である。
【図１０Ａ】図９の方法の非単結晶半導体のエッチング工程、及びチャネルストップイオン注入工程を例示する断面図である。
【図１０Ｂ】図９の方法のゲート堆積／注入工程を例示する断面図である。
【図１１】図９の方法のスペーサ形成工程後のデバイス構造を示す上面図である。
【図１２Ａ】ゲート層に対して平行にとられた、シリサイド形成後のデバイス構造を示す断面図である。
【図１２Ｂ】ゲート層に対して垂直にとられた、シリサイド形成後のデバイス構造を示す断面図である。
【図１３Ａ】図１の半導体デバイスを製造する更なる代替プロセスフローに従ったアクティブ領域を例示する上面図である。
【図１３Ｂ】図１の半導体デバイスを製造する更なる代替プロセスフローに従ったタブ・チャネルストップマスク工程を例示する上面図である。
【図１４】図１に示された超格子を大きく拡大して示す断面図である。
【図１５】図１４に示された超格子の一部を示す原子配列の斜視図である。
【図１６】図１のデバイスにて使用され得る超格子の他の一実施形態を大きく拡大して示す断面図である。
【図１７Ａ】従来技術としてのバルクシリコンと図１４に示された４／１のＳｉ／Ｏ超格子との双方に関して、ガンマ点（Ｇ）からの計算されたバンド構造を示すグラフである。
【図１７Ｂ】従来技術としてのバルクシリコンと図１４に示された４／１のＳｉ／Ｏ超格子との双方に関して、Ｚ点からの計算されたバンド構造を示すグラフである。
【図１７Ｃ】従来技術としてのバルクシリコンと図１６に示された５／１／３／１のＳｉ／Ｏ超格子との双方に関して、ガンマ点及びＺ点の双方からの計算されたバンド構造を示すグラフである。
【図１】
2009529780.tif 000005
【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
2009529780.tif 000017
【図８Ｂ】
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【図８Ｃ】
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【図９】
2009529780.tif 000020
【図１０Ａ】
2009529780.tif 000021
【図１０Ｂ】
2009529780.tif 000022
【図１１】
2009529780.tif 000023
【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
2009529780.tif 000026
【図１３Ｂ】
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【図１４】
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【図１５】
2009529780.tif 000029
【図１６】
2009529780.tif 000030
【図１７Ａ】
2009529780.tif 000031
【図１７Ｂ】
2009529780.tif 000032
【図１７Ｃ】
2009529780.tif 000033
【手続補正書】
【提出日】平成19年4月20日(2007.4.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板；
前記基板内の複数のシャロー・トレンチ・アイソレーション（ＳＴＩ）領域であり、該ＳＴＩ領域の少なくとも一部はディボットを有する、複数のＳＴＩ領域；
隣接し合うＳＴＩ領域間それぞれの超格子；及び
前記ディボット内それぞれの非単結晶の梁部；
を有する半導体デバイスであって、
各超格子は積層された複数の層群を有し、各層群は、ベース半導体部分を規定する積層された複数のベース半導体モノレイヤーと、その上の少なくとも１つの非半導体モノレイヤーとを有し、前記少なくとも１つの非半導体モノレイヤーは隣接し合うベース半導体部分の結晶格子内に拘束されており、且つ、対向し合うベース半導体部分の半導体原子の少なくとも一部はともに、それらの間の少なくとも１つの非半導体モノレイヤーを横切る化学結合によって化学的に結合されている、半導体デバイス。
【請求項２】
前記非単結晶の梁部の各々はドーパントを有する、請求項１に記載の半導体デバイス。
【請求項３】
前記ドーパントはチャネルストップイオン注入のドーパントを有する、請求項２に記載の半導体デバイス。
【請求項４】
前記超格子を伴う複数のＮＭＯＳ及びＰＭＯＳトランジスタのチャネルを更に有し、それによりＣＭＯＳ半導体デバイスを有する、請求項１に記載の半導体デバイス。
【請求項５】
各非半導体層は単一のモノレイヤーの厚さである、請求項１に記載の半導体デバイス。
【請求項６】
各ベース半導体部分は８層のモノレイヤーの厚さより薄い、請求項１に記載の半導体デバイス。
【請求項７】
前記超格子は更に、最も上側の層群の上にベース半導体のキャップ層を有する、請求項１に記載の半導体デバイス。
【請求項８】
前記ベース半導体部分は全て、同数のモノレイヤーの厚さである、請求項１に記載の半導体デバイス。
【請求項９】
前記ベース半導体部分の少なくとも一部は、異なる数のモノレイヤーの厚さである、請求項１に記載の半導体デバイス。
【請求項１０】
前記ベース半導体部分は全て、異なる数のモノレイヤーの厚さである、請求項１に記載の半導体デバイス。
【請求項１１】
各ベース半導体部分は、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を有する、請求項１に記載の半導体デバイス。
【請求項１２】
各非半導体層は、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を有する、請求項１に記載の半導体デバイス。
【請求項１３】
隣接し合う層群内のベース半導体部分はともに化学的に結合している、請求項１に記載の半導体デバイス。
【請求項１４】
半導体デバイスを製造する方法であって：
半導体基板内に複数のシャロー・トレンチ・アイソレーション（ＳＴＩ）領域を形成する工程；
隣接し合うＳＴＩ領域間で前記基板上にそれぞれの超格子を規定し、且つ前記ＳＴＩ領域上にそれぞれの非単結晶領域を規定するように、前記基板上に複数の層を堆積する工程；及び
少なくとも１つのアクティブ領域マスクを用いて、前記非単結晶領域の少なくとも一部を選択的に除去する工程；
を有し、
各超格子は積層された複数の層群を有し、各層群は、ベース半導体部分を規定する積層された複数のベース半導体モノレイヤーと、その上の少なくとも１つの非半導体モノレイヤーとを有し、前記少なくとも１つの非半導体モノレイヤーは隣接し合うベース半導体部分の結晶格子内に拘束されており、且つ、対向し合うベース半導体部分の半導体原子の少なくとも一部はともに、それらの間の少なくとも１つの非半導体モノレイヤーを横切る化学結合によって化学的に結合されている、方法。
【請求項１５】
前記半導体デバイスがＣＭＯＳ半導体デバイスを有するように、前記超格子を伴う複数のＮＭＯＳ及びＰＭＯＳトランジスタのチャネルを形成する工程、を更に有する請求項１４に記載の方法。
【請求項１６】
前記少なくとも１つのアクティブ領域マスクは単一のベースラインアクティブ領域マスクを有する、請求項１５に記載の方法。
【請求項１７】
前記少なくとも１つのアクティブ領域マスクは、ＮＭＯＳトランジスタ用の第１のオーバーサイズのチャネルストップアクティブ領域マスクと、ＰＭＯＳトランジスタ用の第２のオーバーサイズのチャネルストップアクティブ領域マスクとを有する、請求項１５に記載の方法。
【請求項１８】
前記第１のオーバーサイズのチャネルストップアクティブ領域マスクを用いて第１のチャネルストップイオン注入を実行する工程、及び前記第２のオーバーサイズのチャネルストップアクティブ領域マスクを用いて第２のチャネルストップイオン注入を実行する工程、を更に有する請求項１７に記載の方法。
【請求項１９】
前記第１のチャネルストップイオン注入に先立って第１のエッチングを実行する工程、及び前記第２のチャネルストップイオン注入に先立って第２のエッチングを実行する工程、を更に有する請求項１８に記載の方法。
【請求項２０】
前記ＳＴＩ領域のディボット内に非単結晶の梁部が形成され；且つ前記非単結晶の梁部の少なくとも部分的なエッチングを実行する工程を更に有する、請求項１７に記載の方法。
【請求項２１】
前記選択的に除去する工程は：
前記非単結晶領域を露出させるように、前記少なくとも１つのアクティブ領域マスクを用いてフォトレジスト層をパターニングする工程；及び
露出された前記非単結晶領域に対する少なくとも１つのプラズマエッチングを実行する工程；
を有する、請求項１４に記載の方法。
【請求項２２】
各非半導体層は単一のモノレイヤーの厚さである、請求項１４に記載の方法。
【請求項２３】
各ベース半導体部分は８層のモノレイヤーの厚さより薄い、請求項１４に記載の方法。
【請求項２４】
前記超格子は更に、最も上側の層群の上にベース半導体のキャップ層を有する、請求項１４に記載の方法。
【請求項２５】
前記ベース半導体部分は全て、同数のモノレイヤーの厚さである、請求項１４に記載の方法。
【請求項２６】
前記ベース半導体部分の少なくとも一部は、異なる数のモノレイヤーの厚さである、請求項１４に記載の方法。
【請求項２７】
前記ベース半導体部分は全て、異なる数のモノレイヤーの厚さである、請求項１４に記載の方法。
【請求項２８】
各ベース半導体部分は、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を有する、請求項１４に記載の方法。
【請求項２９】
各非半導体層は、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を有する、請求項１４に記載の方法。
【請求項３０】
隣接し合う層群内のベース半導体部分はともに化学的に結合している、請求項１４に記載の方法。
【国際調査報告】
2009529780.tif 000034
2009529780.tif 000035
2009529780.tif 000036