(57)【要約】  メモリセル（２０１）のアレイを含む不揮発性メモリアレイ（１０２）をプログラムするための方法を提供し、各メモリセル（２０１）は、基板（３１５）と、制御ゲート（３２８）と、少なくとも２つの独立した電荷を蓄積するための少なくとも２つの電荷蓄積エリア（４３２，４３３）を有する電荷蓄積素子（３２２）と、ソース領域（２０３）と、ドレイン領域（２０２）とを含む。この方法は、少なくとも１つのメモリセルを高速メモリセルとして指定すること（８０２）と、少なくとも２つの電荷蓄積エリア（４３２，４３３）の第１の電荷蓄積エリアをプログラムされた状態にすることによって高速メモリセル（２０１）を事前調整すること（８０４）と、その後はるかに速い速度で第２のエリア上でのプログラミングを可能にすることとを含む。
2009509286.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル（２０１）のアレイ（１０２）を含む不揮発性メモリデバイス（１００）をプログラムする方法であって、各メモリセル（２０１）は、少なくとも２つの独立した電荷を蓄積するための少なくとも２つの電荷蓄積エリア（４３２，４３３）を有する電荷蓄積素子（３２２）を含み、前記方法は、
複数のメモリセル（２０１）を高速メモリセルとして指定すること（８０２）と、
前記少なくとも２つの電荷蓄積エリアの第１の電荷蓄積エリアをプログラムされた状態にするように前記高速メモリセルを事前調整すること（８０４）とを備える、方法。
【請求項２】
前記高速メモリセルに関連付けられる状態ビットを設定すること（８０８）をさらに備える、請求項１に記載の方法。
【請求項３】
前記高速メモリセルをプログラムするようにプログラムコマンドを受取ること（９０２）と、
前記少なくとも２つの電荷蓄積エリアの第２の電荷蓄積エリアをプログラムされた状態にするように前記高速メモリセルをプログラムすること（９０４）とをさらに備える、請求項１に記載の方法。
【請求項４】
前記高速メモリセルをプログラムすることは、プログラムパルスを前記高速メモリセルに印加すること（９０４）をさらに含む、請求項３に記載の方法。
【請求項５】
前記高速メモリセルがプログラムされたことを検証すること（９０６）をさらに備える、請求項４に記載の方法。
【請求項６】
前記高速メモリセルを通常モードのメモリセルとして指定すること（１００２）と、
前記高速メモリセルの各々についての前記少なくとも２つの電荷蓄積エリアの前記第１の電荷蓄積エリアをプログラムされていない状態にするように前記高速メモリセルを消去すること（１００４）と、
前記高速メモリセルに関連付けられる状態ビットをリセットすること（１００８）とをさらに備える、請求項１に記載の方法。
【請求項７】
前記メモリセルは、メモリセルの複数の１２８メガビットのブロックを含み、前記方法は、
メモリセルの少なくとも１つのブロックをメモリセルの高速ブロックとして指定すること（８０２）と、
高速メモリセルの前記少なくとも１つのブロックにおけるメモリセルごとの前記少なくとも２つの電荷蓄積エリアの前記第１の電荷蓄積エリアをプログラムされた状態にするように高速メモリセルの前記少なくとも１つのブロックを事前調整すること（８０４）とをさらに備える、請求項１に記載の方法。
【請求項８】
不揮発性メモリセル（２０１）のアレイ（１０２）を含むメモリデバイス（１００）をプログラムするための方法であって、各メモリセル（２０１）は、２つの独立した電荷を蓄積するための２つの電荷蓄積エリア（４３２，４３３）を有する電荷蓄積素子（３２２）を含み、前記方法は、
不揮発性デュアルビットメモリセル（２０１）の前記アレイ（１０２）をメモリセルの１つ以上のブロックに構成することと、
メモリセル（２０１）の少なくとも１つのブロックを高速ブロックとして使用するように要求を受取ること（８０２）と、
前記高速ブロックにおけるメモリセル（２０１）ごとの前記少なくとも２つの電荷蓄積
エリア（４３２，４３３）の第１の電荷蓄積エリアをプログラムされた状態にするように前記高速ブロックにおける前記メモリセル（２０１）を事前調整すること（８０４）と、
前記ブロックが高速ブロックであることを示すように、前記高速ブロックに関連付けられる状態ビットを設定すること（８０８）とを備える、方法。
【請求項９】
前記高速ブロックにおける１つ以上のメモリセル（２０１）をプログラムするように要求を受取ること（９０２）と、
要求されたメモリセル（２０１）ごとの前記少なくとも２つの電荷蓄積エリア（４３２，４３３）の第２の電荷蓄積エリアをプログラムされた状態にするようにプログラムパルスを前記要求されたメモリセル（２０１）に印加すること（９０４）と、
前記高速ブロックにおける前記メモリセル（２０１）がプログラムされたことを検証すること（９０６）とを備える、請求項８に記載の方法。
【請求項１０】
前記高速ブロックと別のブロックとの間でデータを転送するように要求を受取ることと、
前記高速ブロックにおけるメモリセル（２０１）ごとの前記少なくとも２つの電荷蓄積エリア（４３２，４３３）の第２の電荷蓄積エリアから、前記別のブロックにおけるメモリセル（２１０）における第１または第２の電荷蓄積エリア（４３２，４３３）にデータを転送することとを備える、請求項８に記載の方法。
【請求項１１】
前記高速ブロックを通常モードのブロックに戻すように要求を受取ること（１００２）と、
第１および第２の電荷蓄積エリア（４３２，４３３）を両方ともプログラムされていない状態にするように消去パルスを前記高速ブロックにおける各メモリセル（２０１）に印加すること（１００４）と、
前記ブロックが通常モードのブロックであることを示すように前記状態ビットをリセットすること（１００８）とを備える、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
この発明は概して、不揮発性メモリデバイスに関し、より詳細には、不揮発性メモリデバイスに関連付けられる動作の改善に関する。
【背景技術】
【０００２】
背景技術
フラッシュメモリは、一般的なタイプの不揮発性半導体メモリデバイスである。不揮発性とは、電源を切ったときに記憶されたデータを保持することを意味する。フラッシュメモリは、不揮発性であるので、電池で動く携帯電話、パーソナルデジタルアシスタント（personal digital assistant）（ＰＤＡ）などの電力を意識したアプリケーションにおいて、およびメモリスティックなどの携帯型大容量記憶装置において一般に使用される。
【０００３】
フラッシュメモリデバイスは典型的には、基板上または基板内に形成された複数の個々のコンポーネントを含む。たとえば、フラッシュメモリは、１つ以上の高密度コア領域と、単一の基板上に形成された周辺部とを含み得る。高密度コア領域は典型的には、個々にアドレス指定可能な、実質的に同一のメモリセルのアレイを含む。周辺部は、入力／出力（input/output）（Ｉ／Ｏ）回路と、（選択されたセルのソース、ゲートおよびドレインを予め定められた電圧またはインピーダンスに接続して、プログラミング、読出または消去などのセルの指定された作業を行なうためのデコーダなどの）個々のセルを選択的にアドレス指定するための回路と、電圧調整および供給回路とを含み得る。
【０００４】
従来のフラッシュメモリアーキテクチャでは、コア部分内のメモリセルは、各メモリセルがドレイン、ソースおよび積層ゲートを有する回路構成でともに結合される。動作時に、メモリセルは、メモリセルの読出、消去およびプログラミングなどの機能を実行するために、周辺部における回路によってアドレス指定され得る。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
典型的に、フラッシュメモリには、ＮＯＲフラッシュメモリおよびＮＡＮＤフラッシュメモリという２つの別個のタイプがある。一般に、従来のＮＯＲフラッシュメモリはコードレベルのメモリであると考えられているのに対して、ＮＡＮＤフラッシュメモリはデータレベルのメモリであると考えられている。より詳細には、ＮＯＲフラッシュメモリは典型的には、非常に信頼性のある記憶環境をもたらすように、およびデバイスにおける各メモリセルの高速かつランダムな読出をさらに可能にするように構成される。これは、デバイスにおける各セルに個々の接点を与えることによって達成される。ＮＯＲアーキテクチャの信頼性およびランダムアクセスの性質によって、ＮＯＲフラッシュメモリは、携帯電話およびセットトップボックスのオペレーティングシステムなどのコード記憶に特に適したものになる。残念ながら、従来のＮＯＲフラッシュメモリセルの個々にアドレス指定可能な性質は、セルをプログラムおよび消去できる速度を制限する傾向があり、デバイスの大きさの急速な低減を制限する傾向がある。典型的なＮＯＲフラッシュメモリデバイスのプログラム速度は毎秒約０．４メガバイト（ＭＢ／ｓ）であり、消去速度は約０．３ＭＢ／ｓである。
【０００６】
一方、ＮＡＮＤフラッシュメモリは、その中に記憶されたデータへのシリアルまたはページベースのアクセスを可能にするように構成される。これは、メモリセルを互いにリンクし、単にグループまたはページとしてセルにアクセスできるようにすることによって達
成される。このアーキテクチャには、デバイスの大きさを減少させることができ、高速な書込時間ももたらすという利点がある。しかしながら、各セルが個々にアドレス指定可能ではないので、ＮＡＮＤデバイスは概して信頼性が低いと考えられ、したがって、コード記憶よりもデータ記憶に適していると考えられている。典型的なＮＡＮＤフラッシュメモリデバイスのプログラム速度は約８ＭＢ／秒であり、消去速度は約６０ＭＢ／秒である。
【課題を解決するための手段】
【０００７】
発明の開示
この発明の一局面は、メモリセルのアレイを含む不揮発性メモリデバイスをプログラムするための方法に向けられ、各メモリセルは、少なくとも２つの独立した電荷を蓄積するための少なくとも２つの電荷蓄積エリアを有する電荷蓄積素子を含む。この方法は、複数のメモリセルを高速メモリセルとして指定することと、高速メモリセルの各々に関連付けられる少なくとも２つの電荷蓄積エリアの第１の電荷蓄積エリアをプログラムされた状態にするように高速メモリセルを事前調整することとを含む。
【０００８】
別の局面は、不揮発性メモリセルのアレイを含むメモリデバイスをプログラムするための方法に向けられ、各メモリセルは、２つの独立した電荷を蓄積するための２つの電荷蓄積エリアを有する電荷蓄積素子を含む。この方法は、不揮発性デュアルビットメモリセルのアレイをメモリセルの１つ以上のブロックに構成することと、メモリセルの少なくとも１つのブロックを高速ブロックとして使用するように要求を受取ることと、高速ブロックにおけるメモリセルごとの少なくとも２つの電荷蓄積エリアの第１の電荷蓄積エリアをプログラムされた状態にするように高速ブロックにおけるメモリセルを事前調整することと、ブロックが高速ブロックであることを示すように、高速ブロックに関連付けられる状態ビットを設定することとを含む。
【０００９】
さらに別の局面は、不揮発性メモリセルの少なくとも１つのアレイを有するコアアレイを含むメモリデバイスに向けられる。少なくとも１つのアレイは、複数のメモリセルのソースまたはドレイン領域に各々が接続された複数のビット線を含み得る。複数のメモリセルは、基板と、制御ゲートと、少なくとも２つの独立した電荷を蓄積するための少なくとも２つの電荷蓄積エリアを有する電荷蓄積素子と、ソース領域と、ドレイン領域とを含み得る。少なくとも１つのアレイは、ビット線に直交して配置された複数のワード線も含み得る。各ワード線は複数のメモリセルのゲート領域に接続される。複数のセンス増幅器は、ビット線に接続されたメモリセルについてしきい値電圧を検知するための複数のビット線に動作可能に接続され得る。制御論理は、高速メモリセルとして構成されるように１つ以上のメモリセルを特定するコマンドを受取るよう構成され得る。制御論理は、第１の電荷蓄積エリアをプログラムされた状態にするように高速メモリセルの各々の少なくとも２つの電荷蓄積エリアの第１の電荷蓄積エリアを事前調整するよう構成され得る。制御論理は、１つ以上のメモリセルに関連付けられる状態ビットを設定して、１つ以上のメモリセルが高速メモリセルであることを示すよう構成され得る。
【００１０】
この発明のさらに別の局面は、メモリセルのアレイを含むメモリデバイスに向けられる。メモリセルのアレイは、通常モードのメモリセルとして構成される第１の複数のメモリセルと、高速モードのメモリセルとして構成される第２の複数のメモリセルとを含み得る。
【００１１】
添付の図面を参照し、図中、同一の参照数字表示を有する要素は全体を通じて同様の要素を表わし得る。
【発明を実施するための最良の形態】
【００１２】
発明を実施するための最良の形態
以下に記載する技術は、プログラム速度が実質的に増加したフラッシュメモリのプログラミング技術に関する。
【００１３】
メモリデバイスの概要
図１は、メモリデバイス１００の例示的な高レベルの実現例を示すブロック図である。メモリデバイス１００は、集積回路として実現されるフラッシュメモリデバイスであり得る。
【００１４】
図１に示すように、メモリデバイス１００はコアアレイ１０２を含む。コアアレイ１０２は、窒化物層が電荷蓄積素子の役割を果たす、たとえばＳＯＮＯＳ（silicon-oxide-nitride-oxide-silicon）（シリコン−酸化物−窒化物−酸化物−シリコン）タイプのＮＯＲメモリセルなどの高密度メモリセルのアレイを含み得る。より詳細には、コアアレイ１０２は、実質的に同一のメモリセルの複数のＭｘＮメモリアレイを含み得る。以下により詳細に記載するように、コアアレイ１０２は、ページまたは部分的なページなどの指定されたグループの状態でメモリセルにアクセスし得るシーケンシャルアクセスメモリであり得る。この態様で、コアアレイ１０２は、メモリデバイス１００内に含まれる固有のアレイの構造（たとえば、ＮＯＲタイプまたは仮想接地タイプ）にかかわらず、出力メモリ１１２とのＮＡＮＤのようなインターフェイス構造を採用し得る。物理的には、この発明の原理と一致する一実現例では、データのページとは、コアアレイ１０２におけるメモリセルの一連の行（たとえば、４つの連続した行）を意味し得る。データのページは任意の好適な数の行を含み得ることを理解すべきである。論理的には、ページは、予め定められた大きさを有するデータのブロックであると考えられることができ、このデータのブロックを通じて、メモリデバイス１００がアクセスされる。一実現例では、メモリデバイス１００のページの大きさは、２０４８バイトまたは２キロバイトである。
【００１５】
コアアレイ１０２は、アドレスシーケンサ１０６へのアドレス線１０４を介してページにアドレスを与えることによってアクセスされ得る。アドレスシーケンサ１０６は、入力アドレス値を受取り、入力アドレス値をＹデコーダ１０８およびＸデコーダ１１０に分散させ得る。デコーダ１０８および１１０は、受取られたアドレスが参照するメモリセルのソース、ゲートおよびドレインが活性化され、それらのデータ値が読出されるかまたはプログラムされるように、アドレス値を復号し得る。復号されたアドレスは、使用されるべきメモリセルアレイにおいて適切な物理的な線を指定する。たとえば、データのページは、並行して活性化され、コアアレイ１０２から読出されてもよい。読出されたデータは、入力／出力（Ｉ／Ｏ）バッファ１１４にクロック制御されて、Ｉ／Ｏ線１１６を介して読出される前に、出力メモリ１１２に書込まれ得る。Ｙデコーダ１０８は、適切なセンス増幅器回路も含み得る。センス増幅器は、コアエリア１０２におけるメモリセルのプログラムされた状態またはプログラムされていない状態を検知するために使用され得る。以下にさらに詳細に記載するように、この発明と一致するセンス増幅器は低電力センス増幅器であり得る。
【００１６】
いくつかの実現例では、アレイ１０２におけるメモリセルは、各メモリセルが２ビット以上のデータを記憶できるように実現され得る。ミラービット（MirrorBit）（登録商標）と呼ばれる１つのこのようなメモリセル当たりマルチビットの技術では、メモリセルの両側に２つの物理的に別個の電荷を蓄積することによって、フラッシュメモリアレイの固有密度を２倍にすることができる。セル内のビットを表わす各電荷は、データの２進単位（たとえば、「１」または「０」のいずれか）の役割を果たす。メモリセルの一方の側の読出またはプログラミングは、セルの反対側に記憶されるデータとは独立して行なわれる。
【００１７】
出力メモリ１１２は、コアエリア１０２とＩ／Ｏバッファ１１４との間でメモリキャッ
シュの役割を果たし得るスタティックランダムアクセスメモリ（static random access memory）（ＳＲＡＭ）またはダイナミックランダムアクセスメモリ（dynamic random access memory）（ＤＲＡＭ）タイプのメモリを含み得る。したがって、出力メモリ１１２は揮発性メモリであってもよく（すなわち、電源を切ったときにデータを失う）、コアアレイ１０２におけるメモリセルに対して高速メモリであり得る。
【００１８】
図１にも示すように、メモリデバイス１００は、コアアレイ１０２への読出／書込を助けるいくつかの追加の論理コンポーネントを含むことができる。特に、示すように、メモリデバイス１００は、状態制御コンポーネント１２０と、プログラム電圧発生器１２２と、消去電圧発生器１２４と、選択スイッチ１２６とを含む。これらの素子は図１では別々の素子として示される。これらのコンポーネントのうちの２つ以上によって実行される機能は代替的に単一のコンポーネントによって実行されてもよいことを理解すべきである。
【００１９】
状態制御コンポーネント１２０は、リセット線１３２、書込許可（write enable）（ＷＥ）線１３４、バイト線１３６、チップ許可（chip enable）（ＣＥ）線１３８、および出力許可（output enable）（ＯＥ）線１４０という信号として示されるいくつかの制御信号に基づいてメモリデバイス１００の機能を命令する状態機械を実現し得る。リセット線１３２は、活性化されると、メモリデバイス１００のハードウェアのリセットを引起す。書込許可線１３４は、コアアレイ１０２へのデータの書込を可能にする。バイト線１３６は、出力データバスの幅を選択する。たとえば、バイト線１３６は、バイト線１３６の状態に応じて、Ｉ／Ｏ線１１６を８ビットのデータバスまたは１６ビットのデータバスとして機能させ得る。チップ許可線１３８は、メモリデバイス１００へのデータの読出／書込を可能にする。チップ許可線１３８が指定された非アクティブレベルに保持されるとき、メモリデバイス１００の出力ピンは高インピーダンス（非アクティブ）状態にされ得る。メモリデバイス１００を活性化するために、チップ許可線１３８はアクティブ状態に保持され得る。出力許可線１４０は、コアアレイ１０２からのデータの読出およびＩ／Ｏ線１１６を介したデータの出力を可能にする。
【００２０】
プログラム電圧発生器１２２および消去電圧発生器１２４は、コアアレイ１０２からの／コアアレイ１０２への読出、プログラミングおよび消去に必要な適切な電圧を発生し得る。たとえば、一実現例では、コアアレイ１０２はコアアレイ１０２におけるメモリセルをプログラムおよび消去するために比較的高い電圧を必要とし得る。これらのより高い電圧は、プログラム電圧発生器１２２および消去電圧発生器１２４から与えられ得る。選択スイッチ１２６は、コアアレイ１０２に接続された選択トランジスタを含み得る。各選択スイッチは、メモリセルの列などの一連のメモリセルを制御するために使用され得る。
【００２１】
レディ／ビジー（ready/busy）（ＲＹ／ＢＹ）線１３０も図１に示す。レディ／ビジー線１３０は、メモリデバイス１００がいつプログラムまたは消去作業を行なっているかを示し得る。より詳細には、レディ／ビジー線１３０は、「ビジー」状態にあるときに、メモリデバイス１００が現在プログラムまたは消去作業を行なっていることを示す。レディ／ビジー線１３０は、「レディ」状態にあるときに、メモリデバイス１００が現在プログラムまたは消去作業を行なっていないことを示す。
【００２２】
図２は、コアエリア１０２において実現されるメモリセルのアレイの例示的な部分を示す図であり、メモリアレイ２１０と名付けられる。このアレイは、いくつかの実質的に同一のメモリセル２０１を含む。各メモリセル２０１は、ドレイン２０２と、ソース２０３と、積層ゲート領域２０４とを含む。ドレイン２０２およびソース２０３は、印加電圧に応じてメモリセル内で交換可能であり、互いに切換えられてもよい。図２に示す構成は、列をなすいくつかのメモリセルのゲート領域２０４に各々が接続されたワード線（ワード線ＷＬ1からＷＬN）を含む。ビット線は、アレイ２１０におけるワード線に直交して配置
される。ビット線は、各々が１つ以上のさらなるビット線２１５に接続されたグローバルビット線（ＧＢＬi-1からＧＢＬi+4）を含む。グローバルビット線ＧＢＬを介してさらなるビット線２１５にかけられる電圧は、（選択スイッチとも呼ばれる）選択トランジスタＳ０からＳ７によって制御され得る。
【００２３】
図２に示すように、選択トランジスタＳ０からＳ７は、選択トランジスタのグループ２２５が繰返される状態で配置され得る。いくつかのグループの中の対応する選択トランジスタは、同一の制御信号によって制御され得る。たとえば、選択トランジスタＳ０を活性化することによって、Ｓ０に接続された特定のビット線が、ＧＢＬi、ＧＢＬi+2などに印加された電圧に接続され得る。選択トランジスタＳ１も活性化されると、ＧＢＬi+1、ＧＢＬi+3などもメモリアレイ２１０におけるいくつかのメモリセルの対向するソース／ドレインに接続されるであろう。ワード線ＷＬも活性化することによって、各グループ２２５の中の１つのメモリセルはソース、ドレインおよびゲート端子をすべて活性化させることができ、したがって、この選択されたメモリセル２０１のプログラミングまたは読出が可能になる。グループ２２５内の特定のメモリセル２０１（たとえば、図２における点線の円内のメモリセル）を選択する一例として、電圧がＷＬ1にかけられ、Ｓ０およびＳ１がオンにされ、電圧がＧＢＬiおよびＧＢＬi+1にかけられると想定されたい。この時点で、このセルは、電圧をゲート、ソースおよびドレインに印加し、プログラムまたは読出されることができる。同一のＷＬおよび選択トランジスタを活性化することに基づいて、他のグループ２２５の中の他のメモリセル２０１を同時に選択できる。
【００２４】
６本のグローバルビット線および４本のワード線しか図２に示していないが、典型的なメモリセルアーキテクチャははるかに多くのセルをアレイに含むことを当業者は認識する。たとえば、一実現例では、コアアレイ１０２は複数のメモリセルアレイを含んでもよく、各々が２０４８本のビット線および２５６本のワード線を含む。２０４８本のビット線は、選択トランジスタの８個のメモリセルグループ２２５が２５６個あることに対応する。
【００２５】
コアエリア１０２におけるメモリセル２０１はＮＯＲメモリセルとして編成されるが、いくつかの実現例では、メモリデバイス１００の周辺領域における回路は、ＮＡＮＤタイプのフラッシュメモリによって通常は提供される外部インターフェイスに近似した外部インターフェイスを提供し得る。この状況では、ユーザ／回路設計者の視点から、たとえコアエリア１０２がＮＯＲタイプのフラッシュメモリとして使用されていたとしても、メモリデバイス１００は事実上ＮＡＮＤタイプのフラッシュデバイスであると考えられることができる。
【００２６】
図３は、メモリセル２０１の例示的なものの断面をより詳細に示す図である。メモリセル２０１は、基板３１０上に形成されることができ、ドレイン２０２と、ソース２０３と、積層ゲート２０４とを含む。基板３１０は、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムなどの半導体材料で形成され得る。ドレイン領域２０２およびソース領域２０３は、リンまたは砒素などのｎ型不純物でドープされた領域であり得る。前述したように、印加電圧値に応じて、ドレイン領域２０２およびソース領域２０３の機能は逆にされてもよい。
【００２７】
図３に示すように、積層ゲート２０４はチャネル領域３１５上に形成される。積層ゲート２０４は、比較的薄いゲート誘電体層３２０と、電荷蓄積層３２２と、第２の誘電体層３２４と、制御ゲート３２８とを含むいくつかの層を含む。誘電体層３２０は、酸化ケイ素（たとえば、ＳｉＯ2）などの酸化物を含み得る。
【００２８】
電荷蓄積層３２２は、ゲート誘電体層３２０上に形成されることができ、窒化物（たと
えば、窒化ケイ素）などの誘電体材料を含み得る。層３２２はメモリセル２０１のための電荷蓄積層の役割を果たす。
【００２９】
電荷蓄積層３２２は、１ビット以上の情報を記憶するために使用され得る。例示的な実現例では、電荷蓄積層３２２は、第１および第２の電荷を電荷蓄積層３２２のそれぞれの左側および右側に局在化させることによって、別々の２ビットのデータを表わす電荷を蓄積し得る。メモリセル２０１の２つの電荷の各々は、電荷蓄積層３２２の各々のそれぞれの側に電荷を蓄積するためにたとえばチャネルホットエレクトロン注入によって独立してプログラムすることができ、結果として生じるメモリアレイの密度は、セル当たり１ビットのデータしか記憶しないメモリデバイスと比較して、増大し得る。消去中に、電荷蓄積層３２２に蓄積された電荷は、蓄積層３２２のそれぞれのエリアに注入されたホットホールによって中和される場合もあれば、底部酸化物層３２０を通ってソース領域２０３およびドレイン領域２０２にそれぞれにトンネルを作る場合もある。この態様で、複数のメモリセル２０１のアレイの密度は、セル当たり１ビットのデータしか表わさない電荷を蓄積する従来のメモリデバイスと比較して、増大し得る。代替的な実現例では、電荷蓄積層３２２は、層３２２の各側にかけられる電荷の量をさらに高めることによって、メモリセル２０１ごとに３ビット以上のデータを表わす電荷を蓄積し得る。
【００３０】
第２の誘電体層３２４は、層３２２上に形成されることができ、第１の酸化ケイ素層３２５および第２の高誘電率（高Ｋ）層３２６などの複数層の構造を含み得る。高Ｋ層３２６は、たとえばＡｌ2Ｏ3などのアルミナを含み得る。誘電体層３２５および３２６はともに、メモリセル２０１のためのゲート間誘電体として機能し得る。代替的な実現例では、誘電体層３２４は、酸化ケイ素または酸化アルミニウムなどの単一の層を含んでもよい。
【００３１】
制御ゲート３２８は第２の誘電体層３２４の上に形成され得る。制御ゲート３２８は、たとえばポリシリコンで形成されてもよく、メモリセル２０１のワード線に接続され得る。
【００３２】
動作時に、メモリデバイス１００のコアエリア１０２は、電子を電荷蓄積層３２２に注入するチャネルホットエレクトロン注入プロセスによってプログラムされ得る。注入された電子は、消去作業が行なわれるまで電荷蓄積層３２２に閉じ込められることになる。
【００３３】
コアアレイ１０２におけるメモリセル２０１は、比較的高い電圧（たとえば、１０ボルト）をＷＬ1などのワード線ＷＬのうちの１本に印加することによってプログラムされることができ、ワード線ＷＬのうちの１本は事実上、ＷＬ1に結合されたメモリセルの制御ゲート３２８に電圧を印加する。同時に、グループ２２５の中のメモリセルのうちの１つのドレイン２０２およびソース２０３に電圧が印加され得る。たとえば、約５ボルトをＧＢＬiに印加してもよく、ＧＢＬi+1を接地してもよい。また、選択トランジスタＳ０およびＳ１は、適切な電圧をＳ１に印加することによってオンにされ得る。これらの電圧は、ソースからドレインまでチャネルの長さに沿って、活性化されたメモリセル（たとえば、図２における丸で囲まれたメモリセル）において垂直および横方向の電界を発生させる。これらの電界によって、電子がソースから引出され、ドレインの方へ加速し始める。電子は、チャネルの長さに沿って移動するときにエネルギを得る。電子のうちのいくつかは、十分なエネルギを得ると、誘電体層３２０のポテンシャル障壁を飛び越えて電荷蓄積層３２２の一方の側に入ることができ、閉じ込められることになる。閉じ込められた電子は、しきい値電圧Ｖｔなどのメモリセル２０１の電気的な特性を変化させる。読出動作時に、ソースおよびドレイン端子は交換される。たとえば、対応する読出動作は、約３ボルトをＷＬ1に印加し、ＧＢＬiを接地し、約１．５ボルトをＧＢＬi+1に印加することによって行なわれてもよく、メモリセル２０１のＶｔは、どれだけの電流がセル２０１のチャネル領域３１５を通ってドレイン２０２からソース２０３に流れ得るかに影響を及ぼす可能性
がある。したがって、コアセルの状態が、Ｖｔが高いことによって小さな電流を有するプログラムされた状態またはＶｔが低いことによってより高い電流を有する消去された状態のいずれかであることを示すことができる。
【００３４】
２ビットが電荷蓄積層３２２に蓄積されると、ソースおよびドレイン端子が両方向に逆になること以外は、第２のビットは第１のビットと同様の態様でプログラムされる。図４は、図３に示す例示的なデュアルビットメモリセルの断面を示す図である。さらに、図４は、２つの独立したビットを表わす電荷を蓄積するためにメモリセル２０１が使用される場合の読出およびプログラム方向を示す。図４における矢印は、電流の流れの方向を図示する。なお、電流の流れの方向は負の電荷の場合には逆になってもよい。
【００３５】
メモリセル２０１は、電荷蓄積層３２２内に２つの別々の電荷蓄積エリア４３２および４３４を含む。各蓄積エリア４３２および４３４は１ビットを規定し得る。この発明の原理と一致する一実現例では、電荷蓄積エリア４３２、４３４のうちのどちらのプログラミングも、チャネルホットエレクトロン（channel hot electron）（ＣＨＥ）注入とも称されるホットエレクトロン注入を含み得る。しかしながら、使用される特定のメモリデバイスの変形例に対処するために、プログラミング技術に対して修正がなされ得ることを理解すべきである。ホットエレクトロン注入を使用して、電荷蓄積エリア４３２は、選択された電圧を（ドレインとして機能する）エリア２０３に印加することによってプログラムされ得る。さらに、選択された電圧はゲート領域２０４に印加され得る。エリア２０２は、電荷蓄積エリア４３２のＣＨＥプログラミングのためのソース（すなわち、電子のソース）として機能する。一実現例では、エリア２０２は接地されている場合もあれば、浮動している場合もある。
【００３６】
公知であるように、ゲート領域２０４、ソース２０２およびドレイン２０３に印加された電圧は、誘電体層３２０および電荷蓄積層３２２を通る垂直な電界を発生させ、ソースからドレインまでチャネル３１５の長さに沿って横方向の電界を発生させる。所与のしきい値電圧において、電子がソースから引出され、ドレインの方へ加速し始めるようにチャネル３１５は反転することになる。電子は、チャネル３１５の長さに沿って移動するときエネルギを得て、十分なエネルギを獲得すると、電子のうちのいくつかは誘電体層３２０のポテンシャル障壁を飛び越えて電荷蓄積層３２２の中に入ることができ、電荷蓄積層３２２において電子は閉じ込められることになる。電子がポテンシャル障壁を飛び越える確率は、（ドレインとして機能する）エリア２０３に隣接した電荷蓄積エリア４３２のエリアにおいて最大であり、そこで電子は最大のエネルギを得ている。これらの加速された電子はホットエレクトロンと呼ばれ、一旦電荷蓄積層３２２の中に注入されると、電荷蓄積層３２２内の電荷蓄積素子４３２に留まることになる。閉じ込められた電子は、この層の導電性が低くかつその中の横方向の電界が低いために電荷蓄積層３２２に広がらない傾向がある。したがって、閉じ込められた電荷は、隣接するドレインエリアの近くの指定された電荷蓄積エリアに局在化したままである。図４に示すように、読出動作中、電子はおよそ反対の方向に移動する。
【００３７】
第１の電荷蓄積エリア４３２をプログラムするための上述の技術は、エリア２０２および２０３（すなわち、ドレインおよびソース）の機能を逆にすることによって、第２の電荷蓄積エリア４３４をプログラムするためにも使用することができる。
【００３８】
図５は、電荷蓄積エリア４３２および４３４がさまざまなそれぞれのデータ状態にされるときのメモリセル２０１のデータ状態の挙動を示す、メモリセル２０１についての相対的なプログラムレベルのしきい値電圧（Ｖｔ）分布５００を示す母集団プロットである。この実現例では、Ｖｔは、電荷蓄積エリア４３２を基準にして測定または読出され得る。第１の分布５０２は、電荷蓄積エリア４３２および４３４が両方とも消去された状態また
はプログラムされていない状態に対応するそれぞれの電荷量を蓄積するときのメモリセル２０１についての対数しきい値電圧分布を表わす。すなわち、電荷蓄積エリア４３２または４３４のうちの１つが読出され、電荷蓄積エリア４３２、４３４が両方ともプログラムされていない状態または「１」の論理状態であるとき、メモリセル２０１のしきい値電圧は第１の分布５０２の範囲内に収まるはずである。このデータ記憶条件についての対応する２値データ値を使用して、第１の分布５０２は「１１」状態と称されてもよく、「１１」の最初の「１」は読出されている電荷蓄積エリア（４３２または４３４）（または「読出されたビット」）に対応し、「１１」の第２の「１」は電荷蓄積エリア（４３２または４３４）の他方（または「読出されていないビット」）に対応する。第１の分布５０２の最大値は、メモリセル２０１の消去または空白しきい値電圧（Ｖｔblank）を表わす。
【００３９】
第２の分布５０４は、電荷蓄積エリア４３２および４３４が両方ともプログラムされた状態に対応するそれぞれの電荷量を蓄積するときのメモリセル２０１についての対数しきい値電圧分布を表わす。すなわち、電荷蓄積エリア４３２または４３４のうちの１つが読出され、電荷蓄積エリア４３２、４３４が両方ともプログラムされた状態であるとき、メモリセル２０１のしきい値電圧は第２の分布５０４の範囲内に収まるはずである。このデータ記憶条件についての対応する２値データ値を使用して、第２の分布５０４は「００」状態と称されてもよく、「００」の最初の「０」は読出されたビットに対応し、「００」の第２の「０」は読出されていないビットに対応する。第２の分布５０４の最小値は、メモリセル２０１のプログラムされたしきい値電圧（Ｖｔprog）を表わす。
【００４０】
第３の分布５０６は、電荷蓄積エリア４３２、４３４のうちの読出されたエリアがプログラムされていない状態に対応する電荷を蓄積し、電荷蓄積エリア４３２、４３４のうちの読出されていないエリアがプログラムされた状態に対応する電荷を蓄積するときのメモリセル２０１についての対数しきい値電圧分布を表わす。このデータ記憶条件についての対応する２値データ値および上述した第１および第２の桁の命名規則を使用して、第３の分布５０６は「１０」状態と称されてもよい。「１０」状態はコンプリメンタリビット妨害（complimentary bit disturb）（ＣＢＤ）状態とも称されることができる。なぜなら、読出されていないビットによって蓄積される電荷には、メモリセル２０１のしきい値電圧を、消去された状態の分布５０２を上回るようにわずかに増大させるという効果があるためである。
【００４１】
第４の分布５０８は、電荷蓄積エリア４３２、４３４のうちの読出されたエリアがプログラム状態に対応する電荷を蓄積し、電荷蓄積エリア４３２、４３４のうちの読出されていないエリアがプログラムされていない状態に対応する電荷を蓄積する場合のメモリセル２０１についての対数しきい値電圧分布を表わす。このデータ記憶条件についての対応する２値データ値および上述した第１および第２の桁の命名規則を使用して、第４の分布５０８は「０１」状態と称されてもよい。この状況では、電荷蓄積エリア４３２、４３４によって蓄積される異なる電荷量には、メモリセル２０１のしきい値電圧を、プログラムされた状態の分布５０４のしきい値電圧を下回るようにわずかに減少させるという効果がある。前述したように、この発明の原理に従って、列をなす複数のメモリセル２０１（すなわち、共通のワード線を有するメモリセル２０１）は、異なるグループ２２５の中のワード線および選択トランジスタＳ０からＳ７の対を活性化することによって同時にまたは並行してプログラムされることができる。さらに、プログラムされるべき各ビット線は、固定されたプログラミング電流をプログラム電圧発生器１２２から引出し得る。
【００４２】
上述のように、マルチビットメモリセルにおける電荷蓄積エリアについてのプログラミング速度はセルにおける他の電荷蓄積エリアのプログラム状態に依存し得ることを理解すべきである。たとえば、エリア４３２がまずプログラムされる場合、ドレイン２０２および制御ゲート２０４に高い電圧を印加しかつソース２０３を接地することによって４３４
をプログラムすると、電子は必要なエネルギを得て、いわゆるソース側の注入機構のためにはるかに迅速に障壁３２０を飛び越えることができる。したがって、電荷蓄積エリア４３２を前もってプログラムしていなかった場合よりも迅速に電荷蓄積エリア４３４をプログラムできる。
【００４３】
メモリデバイスのプログラミング
従来のデュアルビットメモリセルでは、各ビットをプログラムするのに要する時間は、少なくとも一部には、セルにおける他のビットの電荷状態に依存する。たとえば、電荷蓄積エリア４３２がプログラムされる（すなわち、「０」の論理状態にされる）べきであり、電荷蓄積エリア４３４が前もってプログラムされていない（すなわち、「１」の論理状態にとどまっている）場合、電荷蓄積エリア４３２が検証されたプログラムされた状態に達するのに複数の（たとえば、４までの）プログラムパルスを要するであろう。
【００４４】
より詳細には、典型的な動作では、電荷蓄積エリア４３２のプログラミングは、ワード線の電圧を制御ゲート２０４上で維持しながらソース２０２を接地することによって行なわれ得る。プログラミング電圧は、期間がたとえば３００ナノ秒のパルスとしてドレイン２０３に印加され得る。パルス変調の後、ドレイン電圧は除去され得る。この時点で、プログラムされたビットは、プログラミング検証を経て、ビットがプログラムされたかどうかを判断する。典型的な動作では、ビットは単一のパルスの印加の後でプログラムされることはない。この場合、ワード線が高い電圧に引上げられた後に第２のドレインパルスが印加され、その後、セルはプログラムされたかどうかを再び判断するために検証される。これは、検証にビットが合格するまで続き、典型的には約４パルスを要する。しかしながら、プログラミングは、４パルス未満または４パルスを超えるパルスを要する可能性があり、各検証プロセス検証プロセスの結果に基づくことが注目されるべきである。
【００４５】
なお、上の説明に基づいて、電荷蓄積エリア４３２がプログラムされるべきであり、電荷蓄積エリア４３４が前もってプログラムされていた場合、電荷蓄積エリア４３２は、より少ない数のドレイン電圧パルスを印加することでプログラムおよび検証され得る。これは、電荷蓄積エリア４３４の事前プログラミングの間に、電荷蓄積エリア４３２も上述のコンプリメンタリビット妨害の効果に起因してしきい値電圧の大幅な上昇を経験した可能性があるために起こる。実際には、事前のコンプリメンタリビットをプログラムするときに検証に合格するのにしばしば単一のプログラムパルスで十分であることがわかった。
【００４６】
この特徴を利用するために、デバイス１００における選択されたメモリセル２０１は、この発明の原理に従って、電荷蓄積エリア（４３２、４３４）のうちの指定されたエリアをプログラムされた状態にするように事前調整され得る。事前調整の後、残りの電荷蓄積エリア（４３２、４３４）はセル２０１のためのメモリ素子を形成し得る。
【００４７】
図６は、セル２０１が簡単に上述した態様で事前調整される、アレイ２１０内のメモリセル２０１の集まりまたはブロック６１０の一部を示す図である。図に示すように、各メモリセル２０１の１つの指定された電荷蓄積素子は、指定された電荷蓄積素子をプログラムされた状態にするように事前調整またはプログラムされ得る。このような事前調整されたメモリセルはさらに、図７の詳細な断面図に示される。図７に示すように、電荷蓄積素子４３２は、プログラミング動作に先立って、事前調整され、プログラムされた状態にされる。この態様で、電荷蓄積素子４３４はセル２０１のメモリ素子として使用され得る。上述のように、電荷蓄積素子４３２を事前調整することによって、残りの電荷蓄積素子４３４を必然的にプログラムするために要する時間が大幅に減少する。
【００４８】
図８および図９は、メモリデバイス１００などのメモリデバイスの例示的なプログラミングを示すフローチャートである。より詳細には、図８は事前調整プロセスに関し、図９
は事前調整されたセルのその後のプログラミングに関する。図８を参照して、メモリセルまたはメモリセルのグループを最初に高速メモリセルとして指定し得る（動作８０２）。一実現例では、メモリデバイス１００におけるメモリセル２０１は、予め規定された集まりまたは「ブロック」（たとえば、図６のブロック６１０）の状態で構成または特定され得る。例示的な一実現例では、コアアレイ１０２の密度は、５１２メガビットから８ギガビットまでの範囲であり得る。さらに、コアアレイ１０２は、１２９キロビットのブロックなどの小さな大きさのブロックからより大きな１２８メガビットのブロックまでの範囲のブロックにさらに分けることができる。したがって、１ギガビットのアレイ１０２は、８個の１２８メガビットのブロック、または代替的には１０２４個の１２８キロビットのブロックを含み得る。セルのグループをブロックに規定することによって、ブロックにおける各メモリセルのプログラムモード（たとえば、通常のプログラムモードまたは高速プログラムモード）に関する表示を、ブロックに関連付けられる状態または表示ビットとして記憶できる。この態様で、メモリセルの高速ブロックのプログラミングは、関連付けられる状態または表示ビットの論理値を読出すことによってトリガされ得る。一実現例では、状態ビットは、コアアレイ１０２に関連付けられるいわゆる「スペアエリア」におけるコアアレイ１０２の外側のＮＯＲタイプのフラッシュメモリセルに維持され得る。さらに、アレイ１０２におけるブロックの状態ビットは、アレイにおける高速および通常モードのブロックの数を決定するために、ユーザによってモニタリングされることができ、それによって、利用可能なプログラム密度の合計が示される。高速メモリセルが通常のプログラムモードに戻ると、関連付けられる状態ビットはリセットされ得る。
【００４９】
この発明の原理と一致する一実現例では、メモリセルを高速メモリセルとして指定することは、デバイスの製造または組立の際に行なわれ得る。別の例示的な実施例では、このような指定は、メモリデバイスが製造された後で、エンドユーザまたはデバイスの製造者によって行なわれてもよい。
【００５０】
一旦メモリセル２０１の１つ以上のブロックを高速として指定すると、指定されたブロックにおける各メモリセルは、各メモリセル２０１の電荷蓄積エリアのうちの１つ（たとえば、エリア４３２）をプログラムされた（たとえば、「０」）状態にするように事前調整され得る（動作８０４）。その結果、メモリセルを高速メモリセルとして指定した後、１ビット（すなわち、プログラムされていない電荷蓄積エリア４３４）のみがデータ記憶のためにユーザが利用可能であり、他のビット（すなわち、事前調整された電荷蓄積エリア４３２）は、プログラムされていない電荷蓄積エリアのプログラム速度を４パルスから１パルスまで加速するのに必要なプログラムされた状態を維持する。
【００５１】
一旦事前調整されると、事前調整が所望のビットをプログラムされた状態にするのに十分であったかどうかが判断される（動作８０６）。十分でなければ、プロセスはさらなる事前調整パルスを印加するために動作８０４に戻る。しかしながら、指定されたビットが事前調整されていることが確認されると、指定されたブロックに関連付けられる状態ビットを設定でき、それらのブロックが高速ブロックであることを示す（動作８０８）。指定されたビット位置の事前調整は、図５の分布５０６によって表わすことができる。
【００５２】
図９を参照して、事前調整されたメモリセルのうちの１つ以上についてプログラムコマンドが受取られ得る（動作９０２）。次いで、セルのしきい値電圧を基準しきい値を上回るように上昇させるのに十分な電子を利用可能な電荷蓄積エリア（たとえば、電荷蓄積エリア４３４）に注入するために、ゲート電圧および好適なプログラミングパルスがゲート２０４およびドレイン２０２にそれぞれに印加され得る。この状態は、図５における分布５０４によって表わすことができる。メモリセルは次いで、Ｙデコーダ／センス増幅器回路１０８によって、メモリセルに関連付けられるビット線上の電流を検知することによってプログラム検証され得る（動作９０６）。メモリセルが検証に合格すると、動作は完了
する。しかしながら、メモリセルが検証に合格しなければ、プロセスはさらなるプログラミングパルスを印加するために動作９０４に戻る。
【００５３】
ブロック高速メモリセルに関連付けられる状態ビットがブロック６１０におけるセルの高速の性質を示すので、コアアレイ１０２における任意のブロックまたは任意の数のブロックは高速ブロックとして指定され得る。各高速ブロックについて、プログラミング中、第１のビットまたは電荷蓄積エリアは絶えずプログラムされた状態または「０」状態に維持され、したがって、上述のプログラミング速度の利点を提供する。消去動作中は、ブロックにおけるビットはすべて状態にかかわらず消去される。
【００５４】
図１０は、グループまたはメモリセルを通常モードのメモリセルとして指定するための１つの例示的なプロセスを示すフローチャートである。最初に、メモリセルの１つ以上のブロックを通常モードのメモリセルとして指定し得る（動作１００２）。一旦メモリセル２０１の１つ以上のブロックを「通常」として指定すると、指定されたブロックにおける各メモリセルは、各メモリセル２０１の電荷蓄積エリア４３２および４３４の各々を消去された（たとえば、「１」）状態にするように完全に消去され得る（動作１００４）。
【００５５】
一旦消去されると、消去プロセスが所望のビットを消去された状態にするのに十分であったかどうかが検証される（動作１００６）。十分でなければ、プロセスはさらなる消去電圧またはパルスを印加するために動作１００４に戻る。しかしながら、セルの指定されたブロックが消去されたことが確認されると、指定されたブロックに関連付けられる状態ビットは、それらのブロックが通常モードのブロックであることを示すようにリセットされ得る（動作１００８）。指定されたセルの消去は、図５の分布５０２によって表わすことができる。
【００５６】
したがって、メモリセルまたはメモリセルのブロックを通常モードまたは高速メモリセルのいずれかとして指定することができるようにすることによって、ユーザはコアアレイ１０２におけるメモリセルの任意の部分を高速メモリとして使用することができ、適用例の特定の要件に基づいて、高速メモリセルとして指定されるセルの数を調整することができる。さらに、上述のように、前もって指定された高速メモリセルは、ユーザの判断で通常モードのメモリセルにおよびその逆に変換できる。さらに、一旦高速ブロックとして指定されると、これらのブロックにおけるメモリセルは従来の通常モードまたは非高速のブロックと同様の態様で読出されることができ、したがって、通常モードのメモリセルから高速メモリセルに、およびその逆にデータを効率的に転送できるようになる。
【００５７】
この態様で、最初のプログラミングに続いて高速セルから通常モードのセルにデータを書込むことによって、高速メモリセルの容量を最大化できる。たとえば、デジタル画像の取込時など、最初に迅速なプログラミングが必要である場合に、高速メモリセルを利用できる。しかしながら、最初の取込の後、デジタル画像は、高速セルから、（ユーザの目に見えない）裏で操作され得る通常モードのセルに転送することができ、それによって、ユーザに高速をもたらし、その後の画像取込中に使用するために高速セルを節約する。このタイプの転送は「コピーバック」転送と称され得る。
【００５８】
上の説明は別個の２ビットのデータを記憶できるデュアルビットメモリセルを具体的に参照するが、この発明は、３つ以上のメモリセルを記憶することができるメモリセルについてプログラミング速度を改善するように適合され得る。
【００５９】
結論
上述のように、高速メモリセルの指定などのいくつかのプログラミング技術は、ＮＯＲベースのメモリデバイスにおけるプログラミング速度を実質的に増加させる。結果として
生じるメモリデバイスは、ＮＯＲベースのデバイスのコード品質性能を示し続ける一方で、従来のＮＡＮＤベースのフラッシュメモリデバイスのものに匹敵するかまたはそれを超えるプログラミング速度および電力能力をさらに示す。
【００６０】
この発明の例示的な実施例の上の説明は、例示および説明を提供するが、網羅的であるように意図されるものではなく、または開示される厳密な形態にこの発明を限定するように意図されるものではない。上の教示の観点で修正および変形が可能であり、またはこの発明の実施から修正および変形を得ることができる。
【００６１】
さらに、図６に関して一連の動作を説明したが、動作の順序はこの発明と一致する他の実現例において変更されてもよい。さらに、従属していない動作は並行して実現されてもよい。
【００６２】
この発明の説明において用いられる要素、動作または指示は、そのように明示的に記載しない限り、この発明に不可欠であるまたは必須であると解釈されるべきではない。また、本明細書において用いられるように、冠詞「a」は１つ以上のものを含むように意図される。１つだけのものが意図される場合には、「１つの」という用語または同様の言葉が用いられる。さらに、「基づいて」という句は、特に明示的に記載しない限り、「少なくとも部分的に基づいて」を意味するように意図される。
【図面の簡単な説明】
【００６３】
【図１】メモリデバイスの例示的な高レベルの実現例を示すブロック図である。
【図２】図１に示すコアエリアにおいて実現されるメモリセルのアレイの例示的な部分を示す図である。
【図３】図２に示すメモリセルの例示的なものの断面を示す図である。
【図４】図２に示すメモリセルの例示的なものの断面を示す図である。
【図５】電荷蓄積エリアがさまざまなそれぞれのデータ状態にされるときのメモリセルのデータ状態の挙動を示す、図３に示すメモリセルについての相対的なプログラムレベルのしきい値電圧（Ｖｔ）の分布を示す母集団プロットである。
【図６】図１に示すコアエリアにおいて実現されるメモリセルのアレイの例示的な事前調整されたブロックを示す図である。
【図７】図６に示すメモリセルの例示的なものの断面を示す図である。
【図８】図１に示すメモリデバイスなどのメモリデバイスの例示的な事前調整を示すフローチャートである。
【図９】図１に示すメモリデバイスなどの事前調整されたメモリデバイスの例示的なプログラミングを示すフローチャートである。
【図１０】図１に示すメモリデバイスなどのメモリデバイスの例示的な通常モードの指定を示すフローチャートである。
【図１】
2009509286.tif 000003
【図２】
2009509286.tif 000004
【図３】
2009509286.tif 000005
【図４】
2009509286.tif 000006
【図５】
2009509286.tif 000007
【図６】
2009509286.tif 000008
【図７】
2009509286.tif 000009
【図８】
2009509286.tif 000010
【図９】
2009509286.tif 000011
【図１０】
2009509286.tif 000012
【手続補正書】
【提出日】平成20年4月22日(2008.4.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセル（２０１）のアレイ（１０２）を含む不揮発性メモリデバイス（１００）をプログラムする方法であって、各メモリセル（２０１）は、少なくとも２つの独立した電荷を蓄積するための少なくとも２つの電荷蓄積エリア（４３２，４３４）を有する電荷蓄積素子（３２２）を含み、前記方法は、
複数のメモリセル（２０１）を高速メモリセルとして指定すること（８０２）と、
前記少なくとも２つの電荷蓄積エリアの第１の電荷蓄積エリアをプログラムされた状態にするように前記高速メモリセルを事前調整すること（８０４）とを備える、方法。
【請求項２】
前記高速メモリセルに関連付けられる状態ビットを設定すること（８０８）をさらに備える、請求項１に記載の方法。
【請求項３】
前記高速メモリセルをプログラムするようにプログラムコマンドを受取ること（９０２）と、
前記少なくとも２つの電荷蓄積エリアの第２の電荷蓄積エリアをプログラムされた状態にするように前記高速メモリセルをプログラムすること（９０４）とをさらに備える、請求項１に記載の方法。
【請求項４】
前記高速メモリセルをプログラムすることは、プログラムパルスを前記高速メモリセルに印加すること（９０４）をさらに含む、請求項３に記載の方法。
【請求項５】
前記高速メモリセルがプログラムされたことを検証すること（９０６）をさらに備える、請求項４に記載の方法。
【請求項６】
前記高速メモリセルを通常モードのメモリセルとして指定すること（１００２）と、
前記高速メモリセルの各々についての前記少なくとも２つの電荷蓄積エリアの前記第１の電荷蓄積エリアをプログラムされていない状態にするように前記高速メモリセルを消去すること（１００４）と、
前記高速メモリセルに関連付けられる状態ビットをリセットすること（１００８）とを
さらに備える、請求項１に記載の方法。
【請求項７】
前記メモリセルは、メモリセルの複数の１２８メガビットのブロックを含み、前記方法は、
メモリセルの少なくとも１つのブロックをメモリセルの高速ブロックとして指定すること（８０２）と、
高速メモリセルの前記少なくとも１つのブロックにおけるメモリセルごとの前記少なくとも２つの電荷蓄積エリアの前記第１の電荷蓄積エリアをプログラムされた状態にするように高速メモリセルの前記少なくとも１つのブロックを事前調整すること（８０４）とをさらに備える、請求項１に記載の方法。
【請求項８】
不揮発性メモリセル（２０１）のアレイ（１０２）を含むメモリデバイス（１００）をプログラムするための方法であって、各メモリセル（２０１）は、２つの独立した電荷を蓄積するための２つの電荷蓄積エリア（４３２，４３４）を有する電荷蓄積素子（３２２）を含み、前記方法は、
不揮発性デュアルビットメモリセル（２０１）の前記アレイ（１０２）をメモリセルの１つ以上のブロックに構成することと、
メモリセル（２０１）の少なくとも１つのブロックを高速ブロックとして使用するように要求を受取ること（８０２）と、
前記高速ブロックにおけるメモリセル（２０１）ごとの前記少なくとも２つの電荷蓄積エリア（４３２，４３４）の第１の電荷蓄積エリアをプログラムされた状態にするように前記高速ブロックにおける前記メモリセル（２０１）を事前調整すること（８０４）と、
前記ブロックが高速ブロックであることを示すように、前記高速ブロックに関連付けられる状態ビットを設定すること（８０８）とを備える、方法。
【請求項９】
前記高速ブロックにおける１つ以上のメモリセル（２０１）をプログラムするように要求を受取ること（９０２）と、
要求されたメモリセル（２０１）ごとの前記少なくとも２つの電荷蓄積エリア（４３２，４３４）の第２の電荷蓄積エリアをプログラムされた状態にするようにプログラムパルスを前記要求されたメモリセル（２０１）に印加すること（９０４）と、
前記高速ブロックにおける前記メモリセル（２０１）がプログラムされたことを検証すること（９０６）とを備える、請求項８に記載の方法。
【請求項１０】
前記高速ブロックと別のブロックとの間でデータを転送するように要求を受取ることと、
前記高速ブロックにおけるメモリセル（２０１）ごとの前記少なくとも２つの電荷蓄積エリア（４３２，４３４）の第２の電荷蓄積エリアから、前記別のブロックにおけるメモリセル（２１０）における第１または第２の電荷蓄積エリア（４３２，４３４）にデータを転送することとを備える、請求項８に記載の方法。
【請求項１１】
前記高速ブロックを通常モードのブロックに戻すように要求を受取ること（１００２）と、
第１および第２の電荷蓄積エリア（４３２，４３４）を両方ともプログラムされていない状態にするように消去パルスを前記高速ブロックにおける各メモリセル（２０１）に印加すること（１００４）と、
前記ブロックが通常モードのブロックであることを示すように前記状態ビットをリセットすること（１００８）とを備える、請求項８に記載の方法。