(57)【要約】パラレルデータをシリアルデータに変換する方法および装置。より具体的には、パラレルデータ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）を受信するように構成されたデータパイプライン（６２）と、データパイプライン（６２）からのパラレルデータ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）を受信するように配置され、パラレルデータ（ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、ｄ７）をシリアルに出力するように構成された複数のスイッチ（７０）を備えるバイナリソートロジック（６４）とを備えたパラレルシリアル変換器（５２）を提供する。【選択図】図３
2009507431.tif 000002
【特許請求の範囲】
【請求項１】
パラレルシリアル変換器であって、
パラレルデータを受信するように構成されたデータパイプラインと、
前記データパイプラインからパラレルデータを受信するように配置され、前記パラレルデータをシリアルに出力するように構成された複数のスイッチを備えるバイナリソートロジックと、
を備えることを特徴とするパラレルシリアル変換器。
【請求項２】
請求項１に記載のパラレルシリアル変換器であって、前記複数のスイッチのそれぞれが、各制御信号の状態に応じて、各第１のデータ入力ビットまたは各第２のデータ入力ビットのどちらかを送信するように構成される、ことを特徴とするパラレルシリアル変換器。
【請求項３】
請求項１に記載のパラレルシリアル変換器であって、前記複数のスイッチが、
前記データパイプラインからデータをパラレルに受信するように構成された第１の複数のスイッチを備える第１の段と、
前記第１の複数のスイッチから前記データを受信するように構成された第２の複数のスイッチを備える第２の段と、
前記第２の複数のスイッチから前記データを受信するように構成され、前記データをシリアルに出力するように構成されたスイッチングロジックを備える最終段と、
を備えることを特徴とするパラレルシリアル変換器。
【請求項４】
請求項３に記載のパラレルシリアル変換器であって、前記第１の段は前記パラレルデータの周波数を２倍にするように構成され、前記第２の段は前記第１の段から受信されたデータの周波数を２倍にするように構成され、前記最終段は前記第２の段から受信されたデータの周波数を２倍にするように構成される、ことを特徴とするパラレルシリアル変換器。
【請求項５】
請求項３に記載のパラレルシリアル変換器であって、前記第１の段は４つのスイッチを備え、前記第２の段は２つのスイッチを備える、ことを特徴とするパラレルシリアル変換器。
【請求項６】
請求項１に記載のパラレルシリアル変換器であって、前記データパイプラインは前記パラレルデータを第１の周波数で受信するように構成され、前記バイナリデータソートロジックは前記パラレルデータをシリアルに第２の周波数で出力するように構成され、前記第２の周波数が第１の周波数より大きい、ことを特徴とするパラレルシリアル変換器。
【請求項７】
装置であって、
複数のデータバスを備える内部データバスであって、前記複数のデータバスのそれぞれが各データビットを前記複数のデータバスのその他に関してパラレルに伝送するように構成された内部データバスと、
複数のスイッチを備え、前記内部データバスから前記各データビットを受信し、前記データビットを出力部においてシリアルに送信するように構成されたパラレルシリアル変換器と、
前記データビットを前記変換器の前記出力部から受信し、前記データビットを前記装置に関して外部に送信するように構成された読み出しデータバスと、
を備えることを特徴とする装置。
【請求項８】
請求項７に記載の装置であって、前記内部データバスが前記データビットを第１の周波数で伝送し、前記読み出しデータバスが前記データビットを第１の周波数より高速の第２
の周波数で伝送することを特徴とする装置。
【請求項９】
請求項８に記載の装置であって、前記第２の周波数が前記第１の周波数の約８倍である、ことを特徴とする装置。
【請求項１０】
請求項８に記載の装置であって、前記第２の周波数が約８００〜１０６６Ｍｂｐｓの範囲内である、ことを特徴とする装置。
【請求項１１】
請求項７に記載の装置であって、前記パラレルシリアル変換器が複数の段を備え、前記複数の段のそれぞれが複数のスイッチを備え、前記複数のスイッチのそれぞれが各第１の入力部および各第２の入力部からのデータを交互に送信するように構成される、ことを特徴とする装置。
【請求項１２】
請求項１１に記載の装置であって、前記複数のスイッチのそれぞれが各制御信号によって制御される、ことを特徴とする装置。
【請求項１３】
請求項１２に記載の装置であって、前記各制御信号のおのおのが前記パラレルシリアル変換器に関して内部的に生成される、ことを特徴とする装置。
【請求項１４】
請求項１１に記載の装置であって、前記複数の段のそれぞれがデータ伝送周波数を２倍にするように構成される、ことを特徴とする装置。
【請求項１５】
請求項７に記載の装置であって、前記装置がメモリ装置を備える、ことを特徴とする装置。
【請求項１６】
請求項７に記載の装置であって、前記装置がＤＤＲ３  ＳＤＲＡＭを備える、ことを特徴とする装置。
【請求項１７】
データソート装置であって、
８本のデータバス上でデータをパラレルに受信するように構成され、前記データを４本のデータバスで伝送するように構成された第１のスイッチング段と、
前記第１のスイッチング段から前記４本のデータバス上で前記データを受信するように構成され、前記データを２本のデータバスで伝送するように構成された第２のスイッチング段と、
前記第２のスイッチング段から前記２本のデータバス上で前記データを受信するように構成され、前記データを出力バスでシリアルに伝送するように構成された最終スイッチング段と、
を備えることを特徴とするデータソート装置。
【請求項１８】
請求項１７に記載のデータソート装置であって、前記第１のスイッチング段が、
前記８本のデータバスの第１のデータバス上のデータワードの第１ビットを受信し、前記８本のデータバスの第２のデータバス上の前記データワードの第５ビットを受信するように構成され、前記第１ビットおよび前記第５ビットを前記４本のデータバスの第１のデータバス上に交互に送信するようにさらに構成された第１のスイッチと、
前記８本のデータバスの第３のバス上の前記データワードの第３ビットを受信し、前記８本のデータバスの第４のデータバス上の前記データワードの第７ビットを受信するように構成され、前記第３ビットおよび前記第７ビットを前記４本のデータバスの第２のデータバス上に交互に送信するようにさらに構成された第２のスイッチと、
前記８本のデータバスの第５のデータバス上の前記データワードの第２ビットを受信し、前記８本のデータバスの第６のデータバス上の前記データワードの第６ビットを受信す
るように構成され、前記第２ビットおよび前記第６ビットを前記４本のデータバスの第３のデータバス上に交互に送信するようにさらに構成された第３のスイッチと、
前記８本のデータバスの第７のデータバス上の前記データワードの第４ビットを受信し、前記８本のデータバスの第８のデータバス上の前記データワードの第８ビットを受信するように構成され、前記第４ビットおよび前記第８ビットを前記４本のデータバスの第４のデータバス上に交互に送信するようにさらに構成された第４のスイッチと、
を備えることを特徴とするデータソート装置。
【請求項１９】
請求項１８に記載のデータソート装置であって、前記第２のスイッチング段が、
前記４本のデータバス上の前記第１のデータバス上の前記第１ビットおよび前記第５ビットを交互に受信し、前記４本のデータバスの前記第２のデータバス上の前記第３ビットおよび前記第７ビットを交互に受信するように構成され、前記第１ビット、前記第３ビット、前記第５ビット、および前記第７ビットをそれぞれ前記２本のデータバスの第１のデータバス上に交互に送信するようにさらに構成された第５のスイッチと、
前記４本のデータバスの前記第３のデータバス上の前記第２ビットおよび前記第６ビットを交互に受信し、前記４本のデータバスの前記第４のデータバス上の前記第４ビットおよび前記第８ビットを交互に受信するように構成され、前記第２ビット、前記第４ビット、前記第６ビット、および前記第８ビットを前記２本のデータバスの第２のデータバス上に交互に送信するようにさらに構成された第６のスイッチと、
を備えることを特徴とするデータソート装置。
【請求項２０】
請求項１９に記載のデータソート装置であって、前記最終スイッチング段が、前記２本のデータバスの前記第１のデータバス上の前記第１ビット、前記第３ビット、前記第５ビット、および前記第７ビットを交互に受信し、前記２本のデータバスの前記第２のデータバス上の前記第２ビット、前記第４ビット、前記第６ビット、および前記第８ビットを交互に受信するように構成され、前記第１ビット、前記第２ビット、前記第３ビット、前記第４ビット、前記第５ビット、前記第６ビット、前記第７ビット、および前記第８ビットを前記出力バス上に交互に送信するようにさらに構成される、ことを特徴とするデータソート装置。
【請求項２１】
請求項１７に記載のデータソート装置であって、前記４本のデータバスのデータ送信速度が前記８本のデータバスのデータ送信速度の２倍である、ことを特徴とするデータソート装置。
【請求項２２】
請求項１７に記載のデータソート装置であって、前記２本のデータバスのデータ送信速度が前記４本のデータバスのデータ送信速度の２倍である、ことを特徴とするデータソート装置。
【請求項２３】
前記請求項１７に記載のデータソート装置であって、前記出力バスのデータ送信速度が前記２本のデータバスのデータ送信速度の２倍である、ことを特徴とするデータソート装置。
【請求項２４】
パラレルデータをシリアルデータに変換する方法であって、
第１のスイッチング段において８本のデータバス上のデータをパラレルに受信するステップと、
前記データを前記第１のスイッチング段から４本のデータバスで送信するステップと、
前記第１のスイッチング段からの前記データを第２のスイッチング段において前記４本のデータバスで受信するステップと、
前記データを前記第２のスイッチング段から２本のデータバスで送信するステップと、
前記第２のスイッチング段からの前記２本のデータバス上の前記データを最終スイッチ
ング段において受信するステップと、
前記データを前記最終スイッチング段から出力バス上にシリアルに送信するステップと、を含むことを特徴とする方法。
【請求項２５】
請求項２４に記載の方法であって、前記第１のスイッチング段においてデータを受信するステップが、
データワードの第１ビットを前記８本のデータバスの第１のデータバス上の第１のスイッチにおいて受信するステップと、
前記データワードの第５ビットを前記８本のデータバスの第２のデータバス上の前記第１のスイッチにおいて受信するステップと、
前記第１ビットおよび前記第５ビットを前記４本のデータバスの第１のデータバス上に交互に送信するステップと、
前記データワードの第２ビットを前記８本のデータバスの第３のデータバス上の第２のスイッチにおいて受信するステップと、
前記データワードの第７ビットを前記８本のデータバスの第４のデータバス上の前記第２のスイッチにおいて受信するステップと、
前記第３ビットおよび前記第７ビットを前記４本のデータバスの第２のデータバス上に交互に送信するステップと、
データワードの第２ビットを前記８本のデータバスの第５のデータバス上の第３のスイッチにおいて受信するステップと、
前記データワードの第６ビットを前記８本のデータバスの第６のデータバス上の前記第３のスイッチにおいて受信するステップと、
前記第２ビットおよび前記第６ビットを前記４本のデータバスの第３のデータバス上に交互に送信するステップと、
データワードの第４ビットを前記８本のデータバスの第７のデータバス上の第４のスイッチにおいて受信するステップと、
前記データワードの第８ビットを前記８本のデータバスの第８のデータバス上の前記第４のスイッチにおいて受信するステップと、
前記第４ビットおよび前記第８ビットを前記４本のデータバスの第４のデータバス上に交互に送信するステップと、
を含むことを特徴とする方法。
【請求項２６】
請求項２５に記載の方法であって、前記データを前記第２のスイッチング段において受信するステップが、
前記４本のデータバスの前記第１のデータバス上の前記第１ビットおよび前記第５ビットを第５のスイッチにおいて交互に受信するステップと、
前記４本のデータバスの前記第２のデータバス上の前記第３ビットおよび前記第７ビットを前記第５のスイッチにおいて交互に受信するステップと、
前記第５のスイッチからの第１ビット、前記第３ビット、前記第５ビット、および前記第７ビットを前記２本のデータバスの第１のデータバス上に交互に送信するステップと、
前記４本のデータバスの前記第３のデータバス上の前記第２ビットおよび前記第６ビットを第６のスイッチにおいて交互に受信するステップと、
前記４本のデータバスの前記第４のデータバス上の前記第４ビットおよび前記第８ビットを前記第６のスイッチにおいて交互に受信するステップと、
前記第６のスイッチからの第２ビット、前記第４ビット、前記第６ビット、および前記第８ビットを前記２本のデータバスの第２のデータバス上に交互に送信するステップと、を含むことを特徴とする方法。
【請求項２７】
請求項２６に記載の方法であって、前記データを前記最終スイッチング段からシリアルに送信するステップが、
前記２本のデータバスの第１のデータバス上の前記第１ビット、前記第３ビット、前記第５ビット、および前記第７ビットを前記最終スイッチング段において交互に受信するステップと、
前記２本のデータバスの前記第２のデータバス上の前記第２ビット、前記第４ビット、前記第６ビット、および前記第８ビットを交互に受信するステップと、
前記第１ビット、前記第２ビット、前記第３ビット、前記第４ビット、前記第５ビット、前記第６ビット、前記第７ビット、および前記第８ビットを前記出力バス上に交互に送信するステップと、
を含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的にはパラレルシリアル変換に関し、特に高速メモリ装置におけるパラレルシリアル変換に関する。
【背景技術】
【０００２】
この項の目的は、以下に説明および／または特許請求する本発明のさまざまな態様に関連しうる当技術分野のさまざまな側面を読者に紹介することである。ここでの説明は、本発明のさまざまな態様のより深い理解を助けるための背景情報を読者に提供するために役立つと思われる。したがって、これらの記載は、この観点から読まれるものとし、従来技術を認めるものではないことを理解されたい。
【０００３】
同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）装置などの半導体メモリ装置はコンピュータおよび電子システムに広く使用されている。ＳＤＲＡＭ装置は、通常、データを格納するようにそれぞれが構成された多数のメモリセルを備えたメモリアレイを含む。メモリ読み出し動作時は、外部装置による処理および使用のために、メモリセル内のデータがアクセスされ、データパッド（ＤＱＰＡＤ）に出力される。ＳＤＲＡＭの動作は、通常、共通のクロック信号に基づく。
【０００４】
理解されるように、さまざまな種類のＳＤＲＡＭ装置が存在する。初期世代のＳＤＲＡＭ装置は、通常、メモリセル内のデータがアクセスされ、クロックサイクルごとに１ビットのデータがＤＱＰＡＤに出力されるように構成されていた。より高速な処理に対する要求により、ダブルデータレート（ＤＤＲ）ＳＤＲＡＭ装置が開発された。ＤＤＲ  ＳＤＲＡＭ装置は、通常、クロックサイクルごとに２ビットのデータへのアクセスおよびＤＱＰＡＤへの出力を可能にする。これを達成するために、ＤＤＲ  ＳＤＲＡＭ装置は、一般に、ＤＱＰＡＤへのデータ出力をクロック信号の各立ち上がりエッジおよび各立ち下がりエッジでクロック制御する。ＤＤＲ  ＳＤＲＡＭは、通常、メモリ装置からのデータ転送を２００〜５５０ＭＨｚの範囲内のクロックレートで可能にする。
【０００５】
次世代のＳＤＲＡＭは、ＤＤＲ２  ＳＤＲＡＭを含む。ＤＤＲ  ＳＤＲＡＭに勝るＤＤＲ２の利点は、電気インタフェースの改良により、さらに高いクロック速度での動作が可能になったことである。クロック周波数１００ＭＨｚにおいて、ＳＤＲＡＭはデータをクロックパルスの各立ち上がりエッジで転送するため、実効転送速度１００ＭＨｚを達成する。ＤＤＲと同様、ＤＤＲ２は、データをクロックの各立ち上がりエッジおよび各立ち下がりエッジで転送することによって、同じクロック周波数で実効レート２００ＭＨｚを達成する。ＤＤＲ２のクロック周波数は、メモリクロックの２倍の速度で動作するように改良された電気インタフェースと、オンダイターミネーション（ｏｎ−ｄｉｅ  ｔｅｒｍｉｎａｔｉｏｎ）と、プリフェッチバッファと、オフチップドライバとによってさらに引き上げられる。したがって、ＤＤＲ２装置は、５００〜６６７ＭＨｚの範囲内のデータ転送速度を有する。データ転送速度８００〜１０６７ＭＨｚを可能にするために開発中の次世代ＳＤＲＡＭ（ＤＤＲ３）では、メモリ装置内のデータの内部転送の管理がますます困難になる。
【０００６】
さらなる処理の高速化を容易にするために、多くの場合、データはメモリ装置内で複数のパラレルデータバス上に分割されて並列処理される。並列化によってアクセスおよび処理速度が向上するが、これらのパラレルデータは、出力データをシリアルにパイプライン転送するためにシリアル化される。メモリ装置の転送速度が高速化し続けているために、
メモリ装置からのデータ出力をシリアルにパイプライン転送するためのパラレルシリアル変換はますます困難になっている。
【発明の開示】
【課題を解決するための手段】
【０００７】
本発明は、上記のさまざまな問題の１つ以上に対応しうる。
【０００８】
本発明の上記および他の利点は、以下の詳細説明を読まれ、添付図面を参照されると明らかになるであろう。
【発明を実施するための最良の形態】
【０００９】
本発明の１つ以上の具体的実施形態を以下に説明する。これらの実施形態を簡潔に説明するために、実際の実装のすべての特徴が本願明細書に説明されていない場合もある。このような実際の実装の開発においては、何れかの工学または設計プロジェクトにおけるように、開発者の具体的目標を達成するために、実装ごとに異なりうるシステム関連およびビジネス関連の制約の遵守など、多数の実装固有の決定がなされることを理解されたい。さらに、このような開発努力は、複雑かつ時間がかかるものでありうるが、本開示内容を利用できる当業者にとっては設計、製作、および製造の経常的な仕事であろうことを理解されたい。
【００１０】
次に各図面を参照すると、最初に図１において、その全体が参照数字１０で示されているプロセッサベースの装置例を表すブロック図が示されている。装置１０は、コンピュータ、ポケベル、携帯電話、電子手帳、制御回路、など、各種装置のうちの何れの装置でもよい。一般的なプロセッサベースの装置においては、マイクロプロセッサなどのプロセッサ１２は、装置１０の機能の多くを制御する。
【００１１】
装置１０は、一般に電源１４を含む。たとえば、装置１０が携帯型の場合は、電源１４は永久電池、交換可能な電池、および／または充電式電池を含むと好都合であろう。電源１４は、たとえば装置を壁コンセントに差し込めるように、交流アダプタをさらに含んでもよい。ちなみに、装置１０をたとえば車両のシガレットライターに差し込めるように、電源１４は直流アダプタをさらに含んでもよい。
【００１２】
装置１０が実行する機能に応じて、他のさまざまな装置をプロセッサ１２に結合しうる。たとえば、ユーザインタフェース１６をプロセッサ１２に結合してもよい。ユーザインタフェース１６として、たとえばボタン、スイッチ、キーボード、光ピン、マウス、および／または音声認識システムなどの入力装置などが挙げられる。さらにディスプレイ１８をプロセッサ１２に結合してもよい。ディスプレイ１８として、ＬＣＤディスプレイ、ＣＲＴ、ＬＥＤ、および／またはオーディオディスプレイが挙げられる。さらに、ＲＦサブシステム／ベースバンドプロセッサ２０をプロセッサ１２に結合してもよい。ＲＦサブシステム／ベースバンドプロセッサ２０は、ＲＦ受信器およびＲＦ送信器に結合されるアンテナを含んでもよい（図示せず）。さらに通信ポート２２をプロセッサ１２に結合してもよい。通信ポート２２は、たとえばモデム、プリンタ、またはコンピュータなどの周辺装置２４、あるいはローカルエリアネットワークまたはインターネットなどのネットワークに結合されるようにしてもよい。
【００１３】
プロセッサ１２は、通常、ソフトウェアプログラムの制御下で装置１０の機能を制御するため、ソフトウェアプログラムを格納し、ソフトウェアプログラムの実行を容易にするためにメモリをプロセッサ１２に結合する。たとえば、プロセッサ１２を揮発性メモリ２６に結合してもよい。揮発性メモリ２６としては、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダブルデータレート
（ＤＤＲ）メモリ、ＤＤＲ２、ＤＤＲ３などが挙げられる。さらに不揮発性メモリ２８をプロセッサ１２に結合してもよい。不揮発性メモリ２８としては、揮発性メモリと併用されるＥＰＲＯＭまたはフラッシュメモリなどの読み出し専用メモリ（ＲＯＭ）が挙げられる。ＲＯＭのサイズは、一般に、何れか必要なオペレーティングシステム、アプリケーションプログラム、および固定データを格納するためにちょうど十分な大きさであるように選択される。他方、揮発性メモリ２６は、一般に、動的に読み込まれるアプリケーションを格納できるように極めて大きい。また、不揮発性メモリ２８としては、ディスクドライブ、テープドライブメモリ、ＣＤＲＯＭドライブ、ＤＶＤ、読み書き可能ＣＤＲＯＭドライブ、および／またはフロッピーディスクドライブなどの大容量メモリが挙げられる。
【００１４】
揮発性メモリ２６としては、ＤＤＲ、ＤＤＲ２、またはＤＤＲ３技術を実装しうるいくつかのＳＤＲＡＭが挙げられる。上記のように、ＳＤＲＡＭは、ＤＲＡＭと異なり、システムクロックなどのタイミング源によって同期制御される。同期制御を実現するには、データおよび他の情報を供給するためにＳＤＲＡＭの入力部および出力部にラッチが使用される。したがって、たとえば読み出し動作においては、プロセッサ１２は、読み出し要求の発行後、所定数のクロックサイクルでデータ出力部のラッチにアクセスしうる。クロックサイクルの所定数は、一般に、要求されたデータにアクセスし、このデータを出力ラッチに移動し、このデータを安定化させるための所要時間に対応する。データは、プロセッサ１２に対するタイミング源を提供するシステムクロックに同期して出力ラッチからクロック出力される。出力ラッチから読み出されるデータのシステムクロックとの同期化は、通常、遅延ロックループ（ＤＬＬ）回路によって実現される。通常、ＤＬＬは、出力データがシステムクロックに仕様上整合されるように出力データを時間的にシフトすることによって、データ出力信号をシステムクロックに同期化させる。したがって、ＤＬＬは、ＳＤＲＡＭ内のさまざまな構成要素によって導入されるタイミング遅延を補償することができる。
【００１５】
書き込み動作も同期的に、すなわちシステムクロックなどのタイミング源または他の外部に設けられたタイミング源に同期して、実行される。したがって、書き込み動作を実行する外部装置から供給された書き込みクロックの制御下で、データは入力ラッチにクロック入力され、メモリアレイに書き込まれる。書き込みデータを書き込みクロックに同期化するために、遅延ロックループをさらに実装してもよい。
【００１６】
次に図２において、ＳＤＲＡＭの例示的一実施形態を表すブロック図が示されている。ＳＤＲＡＭ３０は、たとえばＤＤＲ３  ＳＤＲＡＭでもよい。本発明の手法は、ＤＤＲ３
ＳＤＲＡＭに限定されるものではなく、他の同期メモリ装置にも等しく適用可能であり、特に、タイミングの厳守によって恩恵を受けうる、ダブルエッジトリガ型アプリケーションなどの通信アプリケーションで使用される他の高速メモリ装置および他の装置に適用可能である。当業者は、さまざまな装置を本発明の実装に使用しうることを認識されるであろう。理解されるように、ＳＤＲＡＭ３０の説明は、例示のために簡略化されており、ＳＤＲＡＭのすべての特徴を詳細に説明することを目的とはしていない。
【００１７】
メモリバス経由で供給される制御、アドレス、およびデータ情報は、ＳＤＲＡＭ３０への個々の入力として表されている。これらの個々の表現は、データバス３２、アドレス線３４、および制御ロジック３６に向かうさまざまな個別の線として図示されている。理解されるように、さまざまなバスおよび制御線は、システムに応じて変わりうる。当技術分野で公知のように、ＳＤＲＡＭ３０は、アドレス指定可能なメモリセルの行および列を備えるメモリアレイ３８を含む。行内の各メモリセルは、ワード線に結合される。また、列内の各メモリセルはビット線に結合される。メモリアレイ３８内の各セルは、一般に、当技術分野での従来構成のように、蓄積コンデンサとアクセストランジスタとを含む。
【００１８】
ＳＤＲＡＭ３０は、たとえばマイクロプロセッサなどのプロセッサ１２に、アドレス線３４およびデータ線３２を介して接続される。あるいは、ＳＤＲＡＭ３０を他の装置、たとえば、ＳＤＲＡＭコントローラ、マイクロコントローラ、チップセット、または他の電子システムなど、に接続してもよい。マイクロプロセッサ１２は、さらに複数の制御信号をＳＤＲＡＭ３０に供給しうる。このような信号として、行および列アドレスストローブ信号ＲＡＳおよびＣＡＳ、書き込みイネーブル信号ＷＥ、クロックイネーブル信号ＣＫＥ、および他の従来の制御信号が挙げられる。制御ロジック３６は、ＳＤＲＡＭ３０の利用可能な多くの機能を制御する。また、本願明細書には詳述されていない他のさまざまな制御回路および信号が、当業者には公知のように、ＳＤＲＡＭ３０の動作に寄与する。
【００１９】
行アドレスバッファ４０および行デコーダ４２は、アドレス線３４に供給される複数の行アドレス信号を受信し、これらの信号から複数の行アドレスをデコードする。一意な各行アドレスは、メモリアレイ３８内のセル行に対応する。行デコーダ４２は、一般に、ワード線ドライバと、アドレスデコーダツリーと、行アドレスバッファ４０から受け取った所与の行アドレスを変換し、ワード線ドライバを介してメモリアレイ３８の適切なワード線を選択的に駆動する回路とを含む。
【００２０】
列アドレスバッファ４４および列デコーダ４６は、アドレス線３４に供給された列アドレス信号を受信しデコードする。列デコーダ４６はさらに、列の障害時を判定し、置換列のアドレスを求めうる。列デコーダ４６は、複数のセンスアンプ４８に結合される。各センスアンプ４８は、メモリアレイ３８のビット線の各相補対に結合される。
【００２１】
センスアンプ４８は、データイン（すなわち、書き込み）およびデータアウト（すなわち、読み出し）回路に結合される。データイン回路は、書き込みデータを受信するように構成されたシリアルパラレル変換器５０を備えてもよい。シリアルパラレル変換器５０は、外部書き込みデータをシリアルに受信し、このシリアル書き込みデータをメモリアレイ３８に格納されるパラレルデータに変換するように構成された複数のデータドライバと複数のラッチとを含む。書き込み動作時、書き込みデータバス５１は、データをシリアルパラレル変換器５０に供給する。理解されるように、書き込みデータバス５１はデータバス３２の一部である。センスアンプ４８は、データをシリアルパラレル変換器５０から受け取り、このデータをメモリアレイ３８に、アドレス線３４上の指定アドレスのセルのコンデンサ上の電荷として、格納する。一実施形態において、書き込みデータバス５１は、データを４００ＭＨｚ以上の速度で運ぶ８ビットデータバスである。
【００２２】
読み出し動作時、ＳＤＲＡＭ３０は、データをメモリアレイ３８からマイクロプロセッサ１２に転送する。アクセスされたセルの相補ビット線は、プリチャージ動作中に、平衡化回路および基準電圧源によって供給される基準電圧に平衡化される。次に、アクセスされたセルに蓄積された電荷は、対応付けられた複数のビット線によって共有される。センスアンプ４８は、複数の相補ビット線間の電圧差を検出して増幅する。複数のアドレス線３４で受信されたアドレス情報により、ビット線のサブセットが選択され、入／出力（Ｉ／Ｏ）ワイヤまたは線の複数の相補対に結合される。これらのＩ／Ｏワイヤは、増幅された電圧信号を、内部データバス５４を介して、パラレルシリアル変換器５２などのデータアウト回路に運ぶ。内部データバス５４は、データバス３２（書き込みデータバス５１および読み出しデータバス５８を含むデータバス）より低い周波数（たとえば１００ＭＨｚ）で動作するパラレルデータバスである。パラレルシリアル変換器５２は、より低速の内部データバス５４からパラレルデータを受信し、このデータを読み出しデータバス５８経由でデータパッド（ＤＱＰＡＤ）５６にシリアルに送信するように構成されている。書き込みデータバス５１と同様、読み出しデータバス５８は、４００ＭＨｚ以上で動作するように構成された高速データバスである。上記のように、ＳＤＲＡＭ３０内で内部的に実現される転送速度より高速の外部速度でデータを転送すると、いくつかの設計課題が生じる
。以下に説明するように、ＤＤＲ、ＤＤＲ２、およびＤＤＲ３システムなどの高速メモリシステムで使用される高周波数でＳＤＲＡＭ３０が正確に動作できるように、本発明の複数の実施形態をパラレルシリアル変換器５２の内部に実装してもよい。
【００２３】
本発明の複数の実施形態によると、図３を参照して説明するように、パラレルシリアル変換器５２は、センスアンプ４８から内部データバス５４経由でパラレルデータを受信するデータパイプラインと、このパラレルデータを読み出しデータバス５８経由でＤＱＰＡＤ５６上に出力するためのシリアルデータストリームに導くように構成された複数のスイッチと、を含んでもよい。理解できるように、ＤＱＰＡＤ５６は、データを要求元装置（プロセッサ１２など）またはシステム１０内の他の何れかの構成要素に転送する機構を提供する。パラレルシリアル変換器５２に対するタイミング源は、遅延ロックループ（ＤＬＬ）回路６０によって提供されてもよい。遅延ロックループ（ＤＬＬ）回路６０によって供給されるシフトされたクロック信号（ＤＬＬＣＫ）は、外部システムクロック信号（ＸＣＬＫ）に同期しているので、読み出しデータバス５８上の出力データ信号はシステムクロックＸＣＬＫにロックされる。
【００２４】
次に図３を参照すると、本発明の複数の実施形態により製作されるパラレルシリアル変換器５２のより詳細なブロック図が示されている。上記のように、パラレルシリアル変換器５２は、センスアンプ４８からのパラレルデータを内部データバス５４経由で受け取る。内部データバス５４は、複数の個別パラレルデータバスを含む。この例示的実施形態において、内部データバス５４は８本の個別データバスを含む。内部データバス５４の個別データバスは、一度に１ビットのデータをパラレルシリアル変換器５２に運ぶようにそれぞれ構成されている。以下の説明から明らかになるように、これらのデータビットは、ｄ０〜ｄ７として表されるデータワードの８つのビットが読み出しデータバス５８経由でＤＱＰＡＤ５６に出力されるデータビット順（すなわち、ｄ０、ｄ１、ｄ２、ｄ３、ｄ４、ｄ５、ｄ６、およびｄ７の順）どおりにセンスアンプから送信されるように、順序付けられる。上記のように、読み出しデータバス５８はシリアルデータバスであり、内部データバス５４はパラレルデータバスである。通常、ここで説明するパラレルシリアル変換器は、極めて低速のパラレル内部データバス５４でデータを受信し、このデータを外部クロックレートＸＣＬＫに一致する高速のデータレート（速度）でシリアルに読み出しデータバス５８に出力する。
【００２５】
パラレルシリアル変換器５２は、データパイプライン６２とバイナリデータソートロジック６４とを含む。図７を参照して以下により詳細に説明するように、データパイプライン６２は、いくつかのサブデータパイプライン６６を含む。通常、各サブデータパイプライン６６は、制御信号ＩＮ＜０：２＞、ＯＵＴ＜０：２＞、およびＲＳＴの制御下で、一度に１ビットのデータをバイナリデータソートロジック６４に出力するために機能する。データパイプライン６２の制御信号の生成については、図８を参照して以下により詳細に説明する。内部データバス５４からの個々のデータビットが正しい順番で確実に送信されるように、データワードの２番目の４つの（高位）データビット（すなわち、ｄ４、ｄ５、ｄ６、およびｄ７）を運ぶ個々のデータ線は、高位ビットを運ぶサブデータパイプライン６６から送信される対応データビットを一時的に保持するためのデータラッチ６８をさらに含む。各データラッチ６８は、トラップイネーブル信号ＴＲＰによって制御される。トラップイネーブル信号ＴＲＰの生成は、図７を参照して以下にさらに説明する。
【００２６】
バイナリデータソートロジック６４は、複数のスイッチ７０と最終段スイッチング回路７２とを含む。各スイッチ７０は、内部的に生成されたそれぞれのスイッチ制御信号ＲＣＫ＜０＞、ＲＣＫ＜１＞、ＲＣＫ＜２＞、ＦＣＫ＜０＞、ＦＣＫ＜１＞、またはＦＣＫ＜２＞の制御下で動作する。図９にさらに示されているように、スイッチ制御信号ＲＣＫ＜０＞、ＲＣＫ＜１＞、およびＲＣＫ＜２＞はＣＬＫ（ＤＬＬＣＫ）の立ち上がりエッジで
解放されるデータを制御するクロック信号であり、ＦＣＫ＜０＞、ＦＣＫ＜１＞、またはＦＣＫ＜２＞は、ＣＬＫの立ち下がりエッジでデータの解放を制御するスイッチ制御信号である。スイッチ７０の動作を制御するための内部クロック信号の生成については、図６を参照して以下に詳細に説明する。スイッチ７０の例示的一実施形態を図４を参照してより詳細に説明する。
【００２７】
通常、各スイッチ７０は、２つのデータ入力を単に切り換えるだけである。すなわち、データは、それぞれのスイッチ制御信号の制御下で、対応するスイッチ７０を通過する。制御信号が高レベルであると、スイッチは、第１の入力部からのデータを通す。制御信号が低レベルであると、スイッチ７０は、第２の入力部からのデータを通す。たとえば、図３に示されている左上のスイッチ７０から始めると、スイッチ７０は、スイッチ制御信号ＲＣＫ＜１＞の制御下で、データｄ０の通過とデータｄ４の通過とを交互に切り換える。理解されるように、各スイッチ７０は、実際には、到来したデータを反転させて通過させる。ただし、説明を簡略化するため、インバータ７０を通過するデータについては、（データ信号の反転ではなく）単なるデータ信号の通過として図示および説明する。当業者は、スイッチ７０により出力される信号の反転にさらに言及しなくても、本願明細書に記載の概念を理解されるであろう。同様に、このスイッチの直下にあるスイッチ７０は、スイッチ制御信号ＲＣＫ＜２＞の制御下で、データｄ２の通過とデータｄ６の通過とを交互に切り換える。以降も同様である。
【００２８】
最初の４つのスイッチ（すなわち、図３の左端の４つのスイッチ）は、データパイプライン６２からの入力を直接受け取る。これら最初の４つのスイッチ７０は、バイナリデータソートロジック６４の「第１段」を構成する。スイッチ制御信号ＲＣＫ＜０＞およびＦＣＫ＜０＞の制御下でそれぞれ動作する次の２つのスイッチ７０は、バイナリデータソートロジック６４の「第２段」を構成する。最終段のスイッチングロジック７２は、出力７４Ａおよび７４Ｂを受け取り、ＤＬＬクロック（ＤＬＬＣＫ）の制御下でデータを切り換え、読み出しデータバス５８経由で直接ＤＱＰＡＤ５６に送る。最終段のスイッチングロジック７２は、スイッチ７０と同じ機能（すなわち、２つの入力の切り換え）を行うが、バイナリデータソートロジック６４の動作を可能にするために出力イネーブル信号（ＱＥＤ）を取り込む。最終段のスイッチングロジック７２については、図５を参照して以下により詳細に説明する。
【００２９】
理解されるように、バス５４から伝送されたパラレルデータが読み出しデータバス５８に送られ、読み出しデータバス５８が内部バス５４の周波数の約８倍の周波数で動作するように、バイナリデータソートロジック６４内の各段（第１、第２、最終段）のスイッチは、データ伝送周波数を基本的に２倍にする。読み出しデータバス５８上のデータはシリアルに伝送され、外部クロック（ＸＣＬＫ）速度およびＤＬＬクロック（ＤＬＬＣＫ）速度に一致するレート（速度）で駆動される。スイッチ制御信号、ＤＬＬクロック信号ＤＬＬＣＫ、および外部クロック信号ＸＣＬＫのタイミング関係については、図９を参照して解説する。
【００３０】
次に図４を参照すると、スイッチ７０の例示的一実施形態が示されている。上記のように、スイッチ７０は、スイッチ制御信号ＣＫ（およびその反転）の制御下で、２つの入力（ＳＷＩＴＣＨ  ＩＮＰＵＴ1  および  ＳＷＩＴＣＨ  ＩＮＰＵＴ２）を切り換えるように構成されている。スイッチ７０は、図４に示すように構成された、４つのＮチャネルトランジスタ７６と４つのＰチャネルトランジスタ７８とを含む。スイッチ制御信号ＣＫが低レベルであると、出力端子（ＳＷＩＴＣＨ  ＯＵＴＰＵＴ）は、ＳＷＩＴＣＨ  ＩＮＰＵＴ１の反転になる。スイッチ制御信号ＣＫが高レベルであると、ＳＷＩＴＣＨ  ＯＵＴＰＵＴがＳＷＩＴＣＨ  ＩＮＰＵＴ２を受け取るように、スイッチが切り換わる。したがって、ＳＷＩＴＣＨ  ＯＵＴＰＵＴは、選択された入力の反転である。
【００３１】
再び図３を参照して、図４に示されているスイッチ７０の例示的実施形態を上記のブロック図に従って説明する。たとえば、バイナリデータソートロジック６４の左上のスイッチ７０に言及すると、スイッチ７０は、スイッチ制御信号ＣＫ（ここでは、ＲＣＫ＜１＞）およびその反転信号の制御下で、ＳＷＩＴＣＨ  ＩＮＰＵＴ１（ここでは、ｄ０）とＳＷＩＴＣＨ  ＩＮＰＵＴ２（ここでは、ｄ４）とを切り換える。当業者は、他のスイッチ構成も採用しうることを理解されるであろう。なお、注目すべき点は、スイッチ７０は、１つ以上の制御信号に基づき、２つの入力信号を交互に切り換えることである。
【００３２】
次に図５を参照すると、最終段スイッチング回路７２の例示的一実施形態が示されている。上記のように、スイッチング回路７２は、バス７４Ａで受信された入力とバス７４Ｂで受信された入力とをＤＬＬＣＫの制御下で交互に切り換える（図３に図示）。さらに、ＤＱＰＡＤ５６へのデータ送信をＤＬＬＣＫ信号の立ち上がりエッジおよび立ち下がりエッジのそれぞれで行うために、出力イネーブル信号ＱＥＤを実装するための追加ロジックが追加されている。したがって、データイネーブル制御信号ＱＥＤと、制御クロックＤＬＬＣＫと、バス７４Ａおよび７４Ｂに供給されたデータ入力とを組み合わせるために、図５に示すように、マルチプレクサ８０および８２と、ＮＡＮＤゲート８４および８６と、ＮＯＲゲート８８および９０とが設けられている。ＮＡＮＤゲート８４および８６の出力は、図４を参照して上で説明したバイナリデータソートロジック６４の第１段および第２段のスイッチ７０と同じ構成を有するスイッチに結合される。最終段のスイッチングロジック７２のスイッチ７０は、通常、図３および図４を参照して上で説明したように動作し、ＤＬＬＣＫの制御下で動作する。同様に、第２のスイッチ７０も、ＤＬＬＣＫの制御下で動作し、ＮＯＲゲート８８および９０によって供給される出力を交互に切り換える。これらのスイッチ７０の切り換え状態に基づき、最終的にＤＱＰＡＤ５６に出力されるデータがトランジスタ９２および９４によって決定される。理解されるように、スイッチング回路７２の動作に対して正しい信号状態を保証するために、最終段スイッチング回路７２にいくつかのインバータ９６をさらに含めてもよい。要するに、最終段スイッチング回路７２は、ＤＬＬＣＫの制御下で入力バス７４Ａおよび７４Ｂで受信されたデータの出力をそのデータがイネーブルになると、切り換える。
【００３３】
次に図６を参照すると、クロック発生回路１００が設けられている。クロック発生回路１００は、スイッチ制御信号ＲＣＫ＜０＞、ＲＣＫ＜１＞、ＲＣＫ＜２＞、ＦＣＫ＜０＞、ＦＣＫ＜１＞、およびＦＣＫ＜２＞を内部的に生成するように実装してもよい。各スイッチ制御信号は、ＤＬＬ６０（図２）から受信されたＤＬＬＣＫ信号から基本的に生成される。最終段スイッチングロジック７２と同様、ＱＥＤ信号がアサートされたときにのみスイッチング制御信号の生成が行われるように、例示的クロック発生回路１００もデータイネーブル信号ＱＥＤを受信する。クロック発生回路１００は、図６に示すように、到来したクロック信号およびイネーブル信号の状態に基づき、それぞれの出力部へのデータをラッチするように構成されたいくつかのフリップフロップ１０２を含む。クロック発生回路１００は、到来した信号を反転するために、いくつかのインバータ１０４を含む。クロック発生回路１００は、ラッチ１０６をさらに含む。ラッチ１０６は、ＣＬＫ入力（ＤＬＬＣＫ）が低レベルのときにデータを通過させ、ＤＬＬＣＫ信号が高レベルのときにデータをロックアウトする。
【００３４】
当業者は、図６を参照して説明したクロック発生回路１００の動作を理解されるであろう。クロック発生回路１００の他の実施形態を採用してもよい。ここでの説明のために、クロック発生回路１００は、バイナリデータソートロジック６４の第１段および第２段を制御するためのバイナリデータソートロジック６４の個々のスイッチ７０を制御するためのスイッチ制御信号ＲＣＫ＜０＞、ＲＣＫ＜１＞、ＲＣＫ＜２＞、ＦＣＫ＜０＞、ＦＣＫ＜１＞、およびＦＣＫ＜２＞を生成するためにのみ設けられている。この機能を実行する
ために、さまざまな内部ロジックを採用しうる。さらに指摘すべき点は、各スイッチ制御信号は、クロック発生ロジック１００に設けられたロジックを通じてＤＬＬＣＫ信号からのみ生成されることである。各スイッチ制御信号とＤＬＬＣＫ信号との間の関係については、図９を参照してより詳細に説明する。
【００３５】
次に図７を参照すると、例示的なサブデータパイプライン回路６６の模式図が示されている。上記のように、各サブデータパイプライン回路６６は、読み出しデータバス５８からバイナリデータソートロジック６４へのデータビットを順番に、一度に１ビットずつ、入力および出力制御信号ＩＮ＜０：２＞およびＯＵＴ＜０：２＞の制御下で、単にラッチするように構成されている。例示のために、図７のサブデータパイプライン回路６６はデータｄ４（図３）の受信回路として示されている。これは、データバス５４（図３）の第２のパラレルデータ線を表す。図７に示すように、サブデータパイプライン回路６６は、低サイクル、高レイテンシのために３つの蓄積ラッチ１０８を含む。蓄積ラッチ１０８は、たとえば、ファーストインファーストアウト（ＦＩＦＯ）方式の蓄積装置でもよい。ラッチ１０８は、入力信号ＩＮ＜０：２＞の同期化された制御下で、タイミング制御ブロック１１０を通じて入力信号（ここでは、データ信号ｄ４）を受信する。このデータは、出力制御信号ＯＵＴ＜０：２＞の制御下でラッチ１０８からラッチアウトされる。入力制御信号ＩＮ＜０：２＞は、データをそれぞれのラッチ１０８に捕捉し、信号ＯＵＴ＜０：２＞は、データ出力を切り換える。ＩＮ＜０：２＞信号は、セルフタイム式信号であり、データより高速である。これらの入力制御信号は、データの前に到着する。ＯＵＴ＜０：２＞制御信号は、図８を参照してさらに説明するように、ＤＬＬＣＫ信号に基づいている。
【００３６】
タイミング制御回路１１０は、有効データを保持し、プリチャージされたデータを直流に変換し、（近いデータに対して）遠いデータからのタイミングを平滑化するように実装される。タイミング制御回路１１０は、３つのＮＯＲゲート１１２と、２つのインバータ１１４と、ゲート１１６とを含み、これらは図７に示すように配置しうる。タイミング制御回路１１０は、パラレルシリアル変換器５２に近いメモリ位置から到着したデータビットと、より遠いメモリ位置から到着したデータビットとの間のタイミング差を解消するために設けられる。理解されるように、データビットはパルスとして到着する。タイミングは、通常、より近いメモリ位置またはより遠方のメモリ位置のどちらかにデフォルトで合わせられる。たとえば、パラレルシリアル変換器５２に極めて近いメモリ位置から到着したデータは短いパルスを有し、きわめて遠い位置から到着したデータは長いパルスを有しうる。タイミング制御回路１１０は、パルスを捕捉し、メモリアレイ３８のすべての領域からのパルスのタイミングを整合する。より低位のゲートを介してラッチをリセットするために、リセット信号ＲＳＴもタイミング制御回路１１０にゲート入力される。ＲＳＴ信号は、速すぎる新しいデータを遅らせ、残存している旧データを次のサイクルに追い出して新しいデータが到着するように、近いデータと遠いデータとの整合を助ける。通常、回路１１０は、送出されるデータに対してより大きな窓を提供する。
【００３７】
図７には、データラッチ６８（図３）も示されている。上記のように、データラッチ６８は、到来した８ビットのデータワードの上位ビットを、トラップ制御信号ＴＲＰの制御下で、一時的にトラップするために用いられる。ＴＲＰ信号は、スイッチ制御信号ＲＣＫ＜０＞、ＲＣＫ＜１＞、およびＦＣＫ＜０＞をＮＡＮＤゲート１１８を用いて組み合わせることによって生成される。トラップ制御信号ＴＲＰの正しい極性を保証するために、インバータ１２０をさらに使用してもよい。これにより、ＯＵＴ＜０：２＞の切り換えをデータバイトサイクルの半分のマージン（４ビットの出力の所要時間）にできるため、データストリームを中断せずに切り換えを行うことができる。
【００３８】
次に図８を参照すると、出力制御信号ＯＵＴ＜０：２＞を生成する例示的回路１２２が示されている。回路１２２は、図８に示すように、スイッチ制御信号ＦＣＫ＜０＞および
この反転信号の制御下で動作するフリップフロップ１２４を含む。理解されるように、回路１２２においては、第１のフリップフロップ１２４はリセット（Ｒ）フリップフロップであり、第２および第３のフリップフロップ１２４はセット（Ｓ）フリップフロップである。反転された制御信号をＦＣＫ＜０＞入力から生成するために、インバータ１２６を設けてもよい。スイッチ制御信号ＦＣＫ＜０＞はＤＬＬＣＫ信号に基づいているので、出力制御信号ＯＵＴ＜０：２＞もＤＬＬＣＫ信号から導出される。図８に示すように、サブデータパイプライン６６からのデータをラッチするために使用される出力制御信号ＯＵＴ＜０：２＞を生成するために、回路１２２を用いてもよい。
【００３９】
次に図９を参照すると、外部クロック信号ＸＣＬＫと、ＤＬＬクロック信号ＤＬＬＣＫと、各スイッチ制御信号ＲＣＫ＜０：２＞およびＦＣＫ＜０：２＞のタイミング図が示されている。図示のように、ＤＬＬＣＫ信号は、ＸＣＬＫ信号と同じ速度で動作するが、信号遅延を補償するためにＸＣＬＫ信号より多少先行する。図示のように、ＲＣＫ＜０＞およびＦＣＫ＜０＞信号は、ＤＬＬＣＫ信号の約半分の速度で動作する。次段において、ＲＣＫ＜１＞、ＲＣＫ＜２＞、ＦＣＫ＜１＞、およびＦＣＫ＜２＞は、ＲＣＫ＜０＞およびＦＣＫ＜０＞信号の半分の速度（すなわち、ＤＬＬＣＫ信号の４分の１の速度）で動作する。
【００４０】
再び図３の第１段のスイッチ７０を参照すると、スイッチ７０は、ＲＣＫ＜１＞の制御下で、入力データｄ０およびｄ４の送信を常に切り換える。すなわち、スイッチ７０は、ＲＣＫ＜１＞の制御下で、データｄ０およびｄ４をスイッチ７０を介して交互に送信する。同様に、スイッチ７０は、ＲＣＫ＜２＞の制御下で、入力ｄ２およびｄ６を切り換える。スイッチ７０は、ＦＣＫ＜１＞の制御下で、データ入力ｄ１およびｄ５を常に切り換える。最後に、スイッチ７０は、ＦＣＫ＜２＞の制御下で、データｄ３およびｄ７を常に切り換える。これらの制御信号のそれぞれと対応するスイッチ７０によって出力されるデータとの関係のタイミングを図９に示す。
【００４１】
第２段のスイッチ７０（ＲＣＫ＜０＞およびＦＣＫ＜０＞の制御下）のさらなる例示として、出力状態と関連の切り換えとが図９にさらに示されている。理解されるように、信号ＲＣＫ＜０＞によって制御されるスイッチ７０の出力状態によって、図３に図示および説明した構成に基づき、データｄ０、ｄ２、ｄ４、およびｄ６の送信がこの順に切り換わる。すなわち、信号ＲＣＫ＜０＞によって制御されるスイッチ７０は、データｄ０、ｄ２、ｄ４、およびｄ６をこの順番で切り換えながら送信を繰り返す。同様に、信号ＦＣＫ＜０＞によって制御されるスイッチ７０は、データ入力ｄ１、ｄ３、ｄ５、およびｄ７をこの順番で切り換える。このタイミングおよび制御に基づき、当業者はバイナリデータソートロジック６４およびデータパイプライン６２への入力データｄ０〜７の具体的配置（すなわち、ｄ０、ｄ４、ｄ２、ｄ６、ｄ１、ｄ５、ｄ３、およびｄ７のように図３の上部から下部への入力）によって、内部データバス５４からのパラレルデータがシリアル化されて読み出しデータバス５８上に内部データバス５４の周波数の８倍の周波数で出力されることを理解されるであろう。理解されるように、各低速段は、データのセットアップ時間として余分な時間を使用する。たとえばＲＣＫ＜０＞は、ＤＬＬＣＫの半分の速度で動作する。ＤＬＬＣＫスイッチ７０がＦＣＫ＜０＞からのデータを指しているとき、それはＲＣＫ＜０＞が切り換わる時点であるため、ＤＬＬＣＫの１／２の時間でＲＣＫ＜０＞によって制御されるスイッチ７０からデータが切り換わる。同様に、ＲＣＫ＜０＞によって制御されるスイッチ７０がＲＣＫ＜２＞を指しているとき、ＲＣＫ＜１＞が切り換わる。以降も同様である。
【００４２】
本発明の複数の実施形態は、高速メモリシステムなどの高速用途においてパラレルデータをシリアルデータに変換する手法を提供するので好都合である。本願明細書に記載の手法の複数の実施形態によると、変換は変換器内のいくつかのスイッチを用いて行われる。
さらに、変換器は基本的にＤＬＬＣＫ信号の制御下で動作し、ＤＬＬＣＫ信号はフリーランニングクロック信号であるので、変換器は制御を必要としない。
【００４３】
本発明は、さまざまな修正および代替形態が可能であるが、本願明細書においては特定の実施形態を例として図面に例示し、詳細に説明した。ただし、本発明は、開示された特定の形態だけに限定されるものではないことを理解されたい。より正確には、本発明は、付属の特許請求の範囲によって定義される本発明の範囲および精神に該当する修正、対応物、および代替をすべて包含するものとする。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施形態を組み込みうる例示的プロセッサベースの装置のブロック図を示す。
【図２】図１のプロセッサベースの装置に使用しうる例示的メモリ装置のブロック図を示す。
【図３】本発明の複数の実施形態による例示的パラレルシリアル変換器のブロック図を示す。
【図４】本発明の複数の実施形態によるパラレルシリアル変換器に採用しうるスイッチの模式図である。
【図５】本発明の複数の実施形態によるパラレルシリアル変換器の最終段に採用しうるスイッチング素子の模式図である。
【図６】本発明の複数の実施形態によるパラレルシリアル変換器に採用された複数のスイッチを制御するように構成されたクロック発生回路の模式図である。
【図７】本発明の複数の実施形態によるパラレルシリアル変換器のサブデータパイプラインの模式図である。
【図８】本発明の複数の実施形態による、図７のサブデータパイプラインの各部を制御するためのポインタ制御回路の模式図である。
【図９】本発明の複数の実施形態による制御信号およびデータ信号を示すタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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