(57)【要約】信号処理回路は、制御可能な時定数を有するアナログフィルタ回路を備えるフィードバックループ（１４）を有するシグマ・デルタ・アナログ／デジタル変換器を備える。校正モードにおいて、検出器（１８）は、シグマ・デルタ・アナログ／デジタル変換器の出力にて、周波数帯域（３４）における信号強度を検出する。帯域幅制御回路（１９）は、アナログフィルタ回路（１４）の制御入力へ結合する出力を有し、シグマ・デルタ・アナログ／デジタル変換器の出力にて、周波数帯域（３４）における信号強度に応じて前記時定数を制御するように構成されている。周波数帯域（３４）は、シグマ・デルタ・アナログ／デジタル変換器のノイズシェーピングされた量子化ノイズ密度（３２）が、周波数とともに上昇するように選択する。従って、検出出力は時定数に依存し、時定数におけるシフトは、量子化ノイズの上昇に影響を及ぼす。これにより、簡単な時定数の校正を実現できる。
2009516412.tif 000002
【特許請求の範囲】
【請求項１】
制御可能な時定数を有するアナログフィルタ回路を含むフィードバックループを有するシグマ・デルタ・アナログ／デジタル変換器を備える信号処理回路であって、
当該信号処理回路は、前記シグマ・デルタ・アナログ／デジタル変換器の出力にて、周波数帯域における信号強度を検出する検出器を備える帯域幅制御回路を備え、
前記帯域幅制御回路は、前記アナログフィルタ回路の制御入力へ結合する出力を有し、前記シグマ・デルタ・アナログ／デジタル変換器の出力にて、周波数帯域における信号強度に応じて前記時定数を制御するように構成され、
前記周波数帯域において、前記シグマ・デルタ・アナログ／デジタル変換器のノイズシェーピングされた量子化ノイズ密度が周波数とともに上昇する、
ことを特徴とする信号処理回路。
【請求項２】
請求項１に記載の信号処理回路において、
前記アナログフィルタ回路が、キャパシタンス及びコンダクタンス又はトランスコンダクタンス回路の、それぞれ、キャパシタンス値とコンダクタンス値又はトランスコンダクタンス値との比が、少なくとも部分的に時定数を決定するような時間連続コンダクタンス又はトランスコンダクタンス回路と結合するキャパシタンスを備え、前記帯域幅制御回路が、前記信号強度に応じて前記比を制御する、
ことを特徴とする信号処理回路。
【請求項３】
請求項１に記載の信号処理回路において、
前記帯域幅制御回路が、ノーマル動作モードと校正モードとの間の切替をサポートし、前記信号処理回路が、
‐  前記シグマ・デルタ・アナログ／デジタル変換器の出力に結合する入力を有し、前記校正モードにおいて、前記周波数帯域において帯域フィルタされた信号を前記検出器へ供給するように構成されたデジタル帯域フィルタと、
‐  前記ノーマル動作モードにおいて、前記デジタル帯域フィルタからのデータを消費するように構成された別の信号処理回路と、
を備え、
前記帯域幅制御回路は、前記校正モードへ切り替える場合に、前記ノーマル動作帯域から前記周波数帯域へと帯域を切り替えるために、前記デジタル帯域フィルタを制御するように構成されている、
ことを特徴とする信号処理回路。
【請求項４】
請求項３に記載の信号処理回路において、
前記デジタル帯域フィルタが、回転発生器、前記回転発生器によって決定されたレートでベクトル信号を回転させるように構成された回転ユニット、及び、前記回転されたベクトル信号を低域通過フィルタリングするように構成された低域通過フィルタ機構を含み、
前記帯域幅制御回路が、前記校正モードに切り替わると、前記回転発生器の回転レートを前記周波数帯域における周波数に対応する値に変更するために、前記回転発生器のオーバーライド入力に結合する制御入力を有し、
前記検出器が、前記信号強度を表す信号を受信するために、前記低域通過フィルタ機構の出力に結合する入力を有する、
ことを特徴とする信号処理回路。
【請求項５】
請求項３に記載の信号処理回路において、
校正信号源を備え、前記帯域幅制御回路が、前記校正モードにおいて、前記シグマ・デルタ・アナログ／デジタル変換器の前記入力に、前記校正信号源からの信号を印加するように構成されたことを特徴とする信号処理回路。
【請求項６】
制御可能な時定数を有するフィルタ回路を有するシグマ・デルタ・アナログ／デジタル変換器を備える信号処理回路の制御方法であって、当該方法は、
‐  前記シグマ・デルタ・アナログ／デジタル変換器の出力にて、ノイズシェーピングされた量子化ノイズ密度が周波数と共に上昇するように選択された周波数帯域における信号強度を測定するステップと、
‐  前記測定された信号強度を、前記フィルタ回路の時定数の制御に用いるステップと、
を含むことを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シグマ・デルタ・アナログ／デジタル変換器を備える信号処理回路に関する。
【背景技術】
【０００２】
シグマ・デルタ・アナログ／デジタル変換回路は周知である。シグマ・デルタ・アナログ／デジタル変換回路は、例えば、Jannik Hammel Nielsen及びErik BraunによりISCAS 2004，ページI-417〜I-420にて発表された、タイトル“A low-power 10-bit continuous-time CMOS sigma-delta A/D converter”の論文から既知である。さらに、シグマ・デルタＡ／Ｄ変換回路の一般的な背景は、例えば、S. Norsworthyによる文献“Delta Sigma data conversion”（ISBN 0-7803-1045-4）の、ページ174-182にて知ることができる。
【０００３】
簡単なシグマ・デルタＡ／Ｄ変換器は、その出力から入力への積分型フィードバックループを有するデジタイザ回路を備える。デジタイザ回路は、入力信号から得た信号と当該デジタイザ回路の出力信号の積分との間の差分によって得られる信号をデジタル化する。
【０００４】
シグマ・デルタＡ／Ｄ変換の利点は、量子化ノイズ（入力信号と出力信号の対応するバージョン間の違い）が、主に高周波数帯域にシフトすることである。このことは、一般にノイズシェーピングと呼ばれる。従って、非常に粗い量子化を用いても、フィードバックが低周波数での差異を是正するため、低周波数領域の量子化ノイズが相対的に小さくなる。さらに一般的に言えば、シグマ・デルタＡ／Ｄ変換のループは、注目する周波数帯域（積分フィルタ回路を用いる場合は、低周波数帯域となる。）における差異を是正する、周波数依存性フィルタ回路を備える。このフィルタ回路は、ループのフォワード及び／又はフィードバック部分に置くことができる。従って、量子化ノイズは、それが有害でない周波数帯域に制限される。
【０００５】
シグマ・デルタＡ／Ｄ変換器のループにおいて（即ち、フィードバック又はフォワードパスにおいて）用いるフィルタ回路の構成は、このような変換器の重要な設計局面である。このフィルタ回路は、フィルタ回路内の回路素子のインピーダンスにおけるスプレッドを制御することが困難なため、特に、シグマ・デルタＡ／Ｄ変換器を集積回路に集積する場合に、製造上の問題を呈する。この問題に、一種類の回路素子のみ（例えば、キャパシタンスのみ）を用いることによって対処することが知られている。この場合は、スプレッドがこれら回路素子のインピーダンス間の比率に影響を及ぼさないためである。しかしながら、全てキャパシタンスのフィルタ回路は、スイッチド・キャパシタンス技術を用いて（即ち、離散時間技術によって）しか実現することができない。
【０００６】
時間連続フィルタ回路の実現が望ましい。この場合は、かかるフィルタ回路において、（ゲート）キャパシタンス及び（チャネル）コンダクタンス（又はチャネル抵抗）のような、相互に異なる種類のアナログ回路素子を用いなければならない。Nielsen及びBraunによる論文には、ＦＥＴチャネルのキャパシタンス及び抵抗によって形成される積分器を使用するシグマ・デルタＡ／Ｄ変換器が開示されている。
【０００７】
しかしながら、キャパシタンス及び抵抗のような異なるアナログ回路素子を用いた場合は、製造中のスプレッドの影響を避けることができない。その結果、フィルタ回路の帯域幅の制御が困難となり、さらにそれにより、シグマ・デルタＡ／Ｄ変換器の全体の動作の制御が困難となる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
とりわけ、本発明の目的は、フィルタ回路の時定数を調整可能な、シグマ・デルタＡ／Ｄ変換器を有する回路を提供することにある。
【課題を解決するための手段】
【０００９】
請求項１による信号処理回路は、シグマ・デルタ・アナログ／デジタル変換器を備える。本願では、検出器を用いて、シグマ・デルタ・アナログ／デジタル変換器の量子化ノイズ密度が形成する信号強度ノイズが周波数とともに上昇する周波数帯域における、信号強度を検出する。検出した信号強度は、シグマ・デルタ・アナログ／デジタル変換器のフィードバックループにおける（ループのフィードバック部及び／又はフィードフォワード部における）フィルタ回路の時定数を制御するのに用いる。時定数は、時定数の所望値の特性である、所望の信号強度を実現するように適合される。このようにして、フィルタ回路の校正を実現する。このことを、時間連続フィルタ回路（time-continuous filtering circuit）に適用するのが好適である。この場合、この形式の校正により、製造中のスプレッドによる問題が解決されるが、当然のことながら、この形式の校正を、多様なシグマ・デルタ・アナログ／デジタル変換器で用いることもできる。更なる実施形態において、アナログフィルタ回路は、キャパシタンス及びコンダクタンス又はトランスコンダクタンス回路の、それぞれ、キャパシタンス値とコンダクタンス値又はトランスコンダクタンス値との比が、少なくとも部分的に時定数を決定するような、時間連続コンダクタンス又はトランスコンダクタンス回路と結合するキャパシタンスと、前記信号強度に応じて前記比を制御する帯域幅制御回路とを備える。これにより、時間連続フィルタ回路における時定数を適合させる実用的な方法が提供される。
【００１０】
一実施形態において、帯域幅制御回路は、ノーマル動作モードと校正モードとの間の切替をサポートする。好適には、ノーマル動作モードにおける他の回路に有益な信号を供給する帯域フィルタ回路を、検出器の前方で使用する。この場合は、校正モードへ切り替わる際に、フィルタ帯域が、周波数の校正帯域に好適に切り替わる。典型的には、帯域フィルタの校正帯域とノーマル動作帯域と間にオーバーラップが全くないようにするか、又は、オーバーラップをほんの一部の帯域のみとする。更なる実施形態において、校正モードにおけるシグマ・デルタ・アナログ／デジタル変換器の入力部に信号を供給するために、校正信号源を用いる。あるいは、ノーマル動作信号を使用することもできるが、これは信頼性の高い校正をより困難とするおそれがある。
【発明を実施するための最良の形態】
【００１１】
本発明のこれら及び他の目的及び利点を、以下の図面を参照して、実施例を用いて詳細に説明する。
【００１２】
図１は、基本的なシグマ・デルタＡ／Ｄ変換器を示す。この回路は、単なる一例として示すことに留意されたい：本発明は、この特定の回路に限られるものではない。変換器は、入力１０、減算器１２、フィルタ回路１４、デジタイザ回路１６、デジタル／アナログ変換回路１７、帯域検出器１８、及び制御回路１９を備える。減算器１２は、入力１０と結合する正入力及びデジタル／アナログ変換回路１７の出力と結合する負入力を有する。減算器１２の出力は、フィルタ回路１４を介して、デジタイザ回路１６の入力と結合している。デジタイザ回路１６の出力は、デジタル／アナログ変換回路１７の入力と結合している。帯域検出器１８は、デジタイザ回路１６の出力と結合する入力及び制御回路１９と結合する出力を有する。制御回路１９は、フィルタ回路１４の制御入力と結合する出力を有する。フィルタ回路１４は、例えば単純な積分器であるが、より複雑な回路を用いることもできる。
【００１３】
デジタイザ回路１６は、例えば１ビット出力デジタイザ回路とする。しかしながら、より高次数の出力ビットを有する回路を用いることもできる。デジタル／アナログ変換回路１７は、デジタイザ回路１６が生成するビット数に対応する。１ビットのデジタイザ回路１６の場合は、デジタル／アナログ変換回路１７を、オプションで増幅又は減衰或いは任意でオフセットの追加を行った後、１ビットのデジタル信号を通過させることしか行わない、簡単なものにすることができる。
【００１４】
オプションで、入力１０の入力部と結合し、校正モードにおいて、ノーマル動作信号の代わりに校正信号を入力部に供給するように構成した、校正信号源１００及びマルチプレクサを設ける。
【００１５】
図１Ａは、フィルタ回路１４をデジタル／アナログ変換回路１７から減算器１２へのフィードバックパスに組み込んだ変形例を示す。このように、図１及び１Ａは、フィルタ回路１４、デジタイザ回路１６及びデジタル／アナログ変換回路１７を通過するフィードバックループにおいて、フィルタ回路１４が取りえる異なる位置を示す。更なる変形例として、フィルタ回路１４は、デジタル／アナログ変換回路１７と減算器１２との間のフィードバックパス上のループ、及び減算器１２とデジタイザ回路１６との間のループのフィードフォワード部に分散させることができる。
【００１６】
図２は、フィルタ回路１４の実施例を示す。この実施例は単なる一例に過ぎないことに留意されたい：本発明は、帯域幅を決定する素子として抵抗及びキャパシタを含む、いかなる増幅器にも適用することができる。フィルタ回路は、差動電流源出力を有する３つの差動増幅器２２のカスケードを備える。入力１０は差動であり、さらに、抵抗２１を介して、カスケード内の第１の増幅器２２の入力部に結合している。デジタル／アナログ変換回路１７（図示せず）からのフィードバック出力は、抵抗２０を介して、カスケード内の第１の増幅器２２の入力部に結合している。第１の増幅器２２の出力は、それぞれキャパシタ２４及び抵抗２６の直列回路をそれぞれ介して、ネガティブフィードバックに戻るように結合している。カスケードの第２及び第３の増幅器２２の出力は、キャパシタンス２３を組み込むことによってブリッジする。増幅器２２の各出力は、それぞれ差動電流源アンプ２８を有する差動バッファ増幅器をそれぞれ介して、フィルタ回路の出力２９に結合している。
【００１７】
強調したように、図２のフィルタ回路１４は単に、（キャパシタ２４の）キャパシタンス値及び（抵抗２６の）抵抗値が帯域幅を決定するフィルタ回路の一例にすぎない。キャパシタンスが制御回路１９（図示せず）によって制御される、制御可能なキャパシタ２４とするのが好ましい。あるいは、その抵抗値が制御回路１９（図示せず）によって制御される、制御可能な抵抗２６を用いることができる。他の変形例として、利得（トランスコンダクタンス）が制御回路１９（図示せず）によって制御され、例えば、差動対として構成されその複合電流が制御回路１９（図示せず）によって制御されるトランジスタを含む、制御可能な利得（例えばトランスコンダクタンス、又は入力電圧と出力電流との比）を有する一つ以上の増幅器２２を用いることができる。さらに、それぞれがフィルタ帯域幅を少なくとも部分的に決定する抵抗及びキャパシタを備え、抵抗及びキャパシタの関連パラメータ値が制御回路１９によって制御される、多様なフィルタ回路を用いることができる。
【００１８】
動作中、デジタイザ回路１６は、入力部の信号をサンプリングし、サンプル信号をデジタル化する（アナログ／デジタル変換する）。一実施例において、デジタイザ回路１６は、サンプル信号が閾値を上回るか又は下回るかに依存する、１ビットデジタル値への変換を用いる。あるいは、サンプル信号が３つ又はそれ以上の範囲のいずれにあるかを示すことでデジタル値を得る、より高い解像度を用いる。デジタル化された数又はそこから算出される数は、デジタル／アナログ変換回路１７によって、サンプリングに対する一定の位相関係でアナログ信号へ再変換される。図１Ａの実施例では、Ｄ／Ａ変換の結果がフィルタされ、フィルタされた信号が入力信号から減算され、さらに、その減算結果がデジタイザ回路に入力される。図１の実施例においては、Ｄ／Ａ変換の結果が減算され、その減算結果をフィルタ処理したバージョンが、デジタイザ回路１６に入力される。
【００１９】
この形式のＡ／Ｄ変換は既知である。この形式のＡ／Ｄ変換により、デジタイザ回路は、サンプルをデジタル化するためのデジタル値の種類の数が限られる非常に粗い量子化を用いても、フィルタ回路１４の通過帯域における入力信号を的確に表現できる信号を生成する。粗い量子化によるエラー（いわゆる量子化ノイズ）は、複数のサンプルを通じて平均化される。
【００２０】
図３は、デジタイザ回路１６の出力部での信号電力密度を、周波数の関数として示す図である。信号電力密度は、入力１０での関連する信号（relevant signal）の結果であるピーク３０と、量子化ノイズに対応する高周波数での上昇成分３２とを含む。
【００２１】
図は、フィルタ回路１４の時定数Ｔが異なる３つの値に対する電力密度を対数的に示してある。関連信号成分３０は、各Ｔの値に対して同じである。図１の回路の場合、量子化ノイズの電力密度の上昇成分３２は、ｆを周波数、Ｔをフィルタ回路１４の積分時定数として、ｆ＊Ｔの正方形に比例する。
【００２２】
帯域検出器１８は、周波数Ｆ０付近を中心とする周波数帯域３４の信号強度を検出する。周波数帯域３４は、電力密度が量子化ノイズによる上昇成分３２を呈する周波数の範囲にわたる。積分時定数Ｔを上げると、この帯域において出力密度が上昇し、積分時定数Ｔを下げると、出力密度が降下する。このように、この帯域における信号強度（例えば、平均電力密度又は帯域３４の周波数を有する信号部分の平均信号振幅又は平均二乗振幅）が、積分時定数Ｔを表す。
【００２３】
制御回路１９は、検出された強度を所望の強度と比較し、所望の強度との差を最小化するように、フィルタ回路１４の時定数Ｔを適合させる。なお、あらゆる種類の帯域検出器１８を使用することができる。好適には、デジタル信号処理回路を用いる。強調したように、シグマ・デルタＡ／Ｄ変換器の出力信号（デジタイザ１６の出力）はデジタル信号であり、このようなデジタル信号処理に適している。一実施例において、帯域検出器１８は、後に整流回路（絶対値決定回路）及び平均量子化ノイズ振幅の形で信号強度を検出するための平均回路が続くデジタル周波数帯域フィルタを備える。変形例として、整流回路を、スクエアリング回路で置き換えることができる。好適には、検出する強度を所望の時定数Ｔに対するシミュレーションで決定し、所望の強度は、回路内で、シミュレーションで決定した強度に設定される。
【００２４】
さらなる実施例において、関連する信号３０を処理するために設ける帯域フィルタ回路を、回路動作の校正モードにおける時定数を適合させるのに用いる。
【００２５】
図４は、帯域通過フィルタを有するレシーバ回路を示す。レシーバ回路は、プリプロセッサ４０、ＩＦ帯域フィルタ４２、周波数補正回路４４、データデコーダ４６、及び時定数適合回路４８を備える。プリプロセッサ４０は、入力４００、局部発振器４０２、一対のミキサ４０４ａ，ｂ、一対のシグマ・デルタＡ／Ｄ変換器４０６ａ，ｂ、及びプレフィルタ４０８ａ，ｂを有する。ミキサ４０４ａ，ｂは、各々、入力４００と結合する第１の入力及び局部発振器４０２のそれぞれの直交出力と結合する第２の入力を有する。シグマ・デルタ変換器４０６ａ，ｂは、ミキサ４０４ａ，ｂの出力と結合する入力及びプレフィルタ４０８ａ，ｂと結合する出力を有する。
【００２６】
ＩＦ帯域フィルタ４２は、回転型フィルタ４２０、低域通過フィルタ４２２ａ，ｂ、ベクトルアナライザ４２４、及び位相微分回路４２６を備える。回転型フィルタ４２０は、プレフィルタ４０８ａ，ｂの出力と結合する入力及びそれぞれの低域通過フィルタ４２２ａ，ｂを介してベクトルアナライザ４２４と結合する出力を有する。ベクトルアナライザ４２４は、データデコーダ４６と結合する出力を有する位相微分回路４２６に結合する位相出力を有する。周波数補正回路４４は、デジタル発振器４４０、及びデジタル発振器の制御入力に結合するフィードバック回路４４２を備える。
【００２７】
時定数適合回路４８は、それ自体の周波数をオーバーライドするために、デジタル発振器４４０と結合する制御出力、ベクトルアナライザ４２４の振幅出力と結合する入力、及びシグマ・デルタＡ／Ｄ変換器４０６ａ，ｂと結合する制御出力を有する。
【００２８】
動作中、ミキサ４０４ａ，ｂは、入力４００からの信号をミックスダウンし、直交信号を生成する。シグマ・デルタＡ／Ｄ変換器４０６ａ，ｂは、直交信号をデジタル化し、さらに、デジタル信号は、最も高い周波数を取り除くために、プレフィルタ４０８ａ，ｂによってデジタル的にフィルタされる。回転型フィルタ４２０は、周波数補正回路が決定する回転周波数を有する直交信号によって規定されるベクトルを、デジタル的に回転させる。これにより、直交信号は、ＩＦ帯域から低周波数帯域に変換される。変換された直交信号は、効果的にＩＦ帯域幅を決定した低域通過フィルタ４２２ａ，ｂによって、デジタル的にフィルタされる。ベクトルアナライザ４２４は、得られた直交信号の位相及び振幅を計算する。データの復号及び回転数の制御を行うのに、位相信号が用いられる。復号されたデータは、他の回路（図示せず）によって処理されるメッセージを含む。
【００２９】
時定数適合回路４８は、回路を、ノーマル動作モードと校正モードとで切替える。ノーマル動作モードにおいて、周波数補正回路４４は、回転数を制御して、回転数を、復号された信号の回転周波数に対応させる。校正モードにおいて、時定数適合回路４８は、周波数制御をオーバーライドして、周波数帯域３４の中間のＦ０に周波数を切り替える。このようにして、回路を、周波数帯域３４における帯域通過フィルタ及び振幅検出器として機能させる。時定数適合回路４８は、先に述べたように、シグマ・デルタＡ／Ｄ変換器４０６ａ，ｂの時定数Ｔを制御するのに、平均振幅出力を用いる。
【００３０】
校正モードに切り替えるために、さまざまなオプションを用いることができる。一実施例において、回路は、電源がスイッチオンされた後のみ校正モードへ切り替える。別の実施例において、回路は、例えばデータ受信が進行中でない期間に定期的に、又はそのデータ受信を一時的に中断するように制御した後に、校正モードに切り替える。好適には、シグマ・デルタＡ／Ｄ変換器へのノーマル信号の供給を校正モードにおいて抑制し、シグマ・デルタＡ／Ｄ変換器の入力１０と結合する校正信号源１００（例えば疑似ランダムジェネレータ）によって生成される校正信号を、シグマ・デルタＡ／Ｄ変換器の入力部に供給する。しかしながら、これは必須ではない。あるいは、校正は、入力としてノーマル動作信号を使用して実行される。
【００３１】
コンポーネントの異なる回路を用いる実施形態が記載されているとしても、回路のデジタル部の種々の機能（例えば、検出、帯域フィルタリング等）を、１つ以上のプログラム可能な信号プロセッサ又はプログラム可能なコンピュータを使用して実現できることに留意されたい。種々の機能を、異なるプログラム部分の制御下で、同じプロセッサによって実行することができる。
【００３２】
本発明がフィードバックループにおける微分回路を有する従来のシグマ・デルタＡ／Ｄ変換器を記載しているとしても、本発明を、フィードバックループに、微分回路の代わりに、例えば簡単な微分回路よりも急峻な落ち込みを有する帯域フィルタ又は低域通過フィルタのようなより複雑なフィルタを有する、他のシグマ・デルタＡ／Ｄ変換器にも適用できることに留意されたい。これは、ノイズ形状及び検出信号強度に影響を及ぼし得る。しかしながら、それはノイズシェーピングが起こる原理には影響を及ぼさず、周波数の関数としての量子化ノイズにおける上昇がある周波数帯域で生じ、シグマ・デルタＡ／Ｄ変換器のフィードバックループにおけるフィルタ回路の帯域幅が変化する場合、その上昇がシフトする。従って、かかる帯域における信号強度を、フィルタ回路の帯域幅を制御するのに用いることもできる。
【図面の簡単な説明】
【００３３】
【図１】シグマ・デルタアナログ／デジタル変換回路である。
【図１Ａ】シグマ・デルタアナログ／デジタル変換回路である。
【図２】フィルタ回路である。
【図３】信号電力密度のグラフである。
【図４】帯域通過フィルタ回路を有する回路である。
【図１】
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【図１Ａ】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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2009516412.tif 000009