(57)【要約】【課題】  ハイブリッド結晶配向を有する基板内の製造性の高いＳＲＡＭセルを提供する。【解決手段】  本発明は、基板内に形成された少なくとも１つのＳＲＡＭセルを含む半導体デバイス構造体に関する。このＳＲＡＭセルは、２つのプルアップ・トランジスタ、２つのプルダウン・トランジスタ、及び２つのパスゲート・トランジスタを含む。プルダウン・トランジスタ及びパスゲート・トランジスタは、実質的に同じチャンネル幅を有し、実質的に同じソース・ドレイン・ドーピング濃度を有し、同時に、ＳＲＡＭセルは、少なくとも１．５のベータ比を有する。基板は、好ましくは２つの絶縁された領域の組を有するハイブリッド基板を含み、これらの２つの組の領域内のキャリア移動度は少なくとも約１．５倍だけ異なる。より好ましくは、ＳＲＡＭセルのプルダウン・トランジスタは一方の組の領域内に形成され、パスゲート・トランジスタは他方の組の領域内に形成され、その結果プルダウン・トランジスタ内の電流フローはパスゲート・トランジスタ内の電流フローよりも大きくなる。【選択図】      図９
2009509347.tif 000002
【特許請求の範囲】
【請求項１】
基板内に配置される少なくとも１つのＳＲＡＭセルを含む半導体デバイス構造体であって、前記少なくとも１つのＳＲＡＭセルは、少なくとも２つのプルアップ・トランジスタ、２つのプルダウン・トランジスタ、及び２つのパスゲート・トランジスタを含み、前記プルダウン・トランジスタ及び前記パスゲート・トランジスタは、実質的に同じチャンネル幅を有し、実質的に同じソース・ドレイン・ドーピング濃度を有し、前記少なくとも１つのＳＲＡＭセルは少なくとも１．５のベータ比を有する、半導体デバイス構造体。
【請求項２】
前記基板は、少なくとも第１組の領域と第２組の領域とを有するハイブリッド基板を含み、前記第２組の領域内のキャリア移動度が前記第１組の領域内のキャリア移動度と少なくとも１．５倍の差異がある、請求項１に記載の半導体デバイス構造体。
【請求項３】
前記２つのプルダウン・トランジスタは前記第１及び第２組の領域の一方の内部に配置され、前記２つのパスゲート・トランジスタは前記第１及び第２組の領域の他方の内部に配置され、前記プルダウン・トランジスタ内の電流フローは前記パスゲート・トランジスタ内の電流フローよりも大きい、請求項２に記載の半導体デバイス構造体。
【請求項４】
前記第１及び第２組の領域は、異なる組成又は結晶配向を有する基板材料を含む、請求項２に記載の半導体デバイス構造体。
【請求項５】
前記第１組の領域は第１の結晶配向によって特徴付けられ、前記第２組の領域は第２の異なる結晶配向によって特徴付けられる、請求項２に記載の半導体デバイス構造体。
【請求項６】
前記ハイブリッド基板の前記第１及び第２組の領域はシリコンを含み、前記第１及び第２の結晶配向は、（１００）、（１１０）、（１１１）、（０１０）、（００１）、及び（２１０）から成る群から選択される、請求項５に記載の半導体デバイス構造体。
【請求項７】
前記第１組の領域は（１００）面を有するシリコンを含み、前記第２組の領域は（１１０）面を有するシリコンを含む、請求項５に記載の半導体デバイス構造体。
【請求項８】
前記第１組の領域は、シリコン・オン・インシュレータ薄膜構造体を含み、前記第２組の領域はバルク・シリコンを含む、請求項５に記載の半導体デバイス構造体。
【請求項９】
前記第１組の領域はバルク・シリコンを含み、前記第２組の領域はシリコン・オン・インシュレータ薄膜構造体を含む、請求項５に記載の半導体デバイス構造体。
【請求項１０】
前記基板は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、及びＩｎＰから成る群から選択される１つ又は複数の材料を含む、請求項１に記載の半導体デバイス構造体。
【請求項１１】
前記少なくとも１つのＳＲＡＭセルは、平面型ＳＲＡＭセル、垂直型ＳＲＡＭセル、及びトレンチ型ＳＲＡＭセルから成る群から選択される、請求項１に記載の半導体デバイス構造体。
【請求項１２】
前記ＳＲＡＭセルの前記パスゲート・トランジスタの少なくとも１つと前記プルダウン・トランジスタの１つとは互いに同一平面上にあり、連結された活性領域を有する、請求項１に記載の半導体デバイス構造体。
【請求項１３】
半導体デバイス構造体を製造する方法であって、
少なくとも第１組の領域及び第２組の領域を含むハイブリッド基板であって、前記第２組の領域内のキャリア移動度は前記第１組の領域内のキャリア移動度と少なくとも１．５倍だけ異なる、ハイブリッド基板を形成するステップと、
前記ハイブリッド基板内に少なくとも１つのＳＲＡＭセルを形成するステップであって、前記少なくとも１つのＳＲＡＭセルは、２つのプルアップ・トランジスタ、２つのプルダウン・トランジスタ、及び２つのパスゲート・トランジスタを含み、前記２つのプルダウン・トランジスタは前記第１及び第２組の領域の一方の内部に形成され、前記２つのパスゲート・トランジスタは前記第１及び第２組の領域の他方の内部に形成され、前記プルダウン・トランジスタ及び前記パスゲート・トランジスタは実質的に同じチャンネル幅を有し、実質的に同じソース・ドレイン・ドーピング濃度を有し、前記少なくとも１つのＳＲＡＭセルは少なくとも１．５のベータ比を有する、ステップと
を含む方法
【請求項１４】
前記ハイブリッド基板の前記第１及び第２組の領域は、異なる組成又は結晶配向を有する基板材料を含む、請求項１３に記載の方法。
【請求項１５】
前記ハイブリッド基板の前記第１組の領域は第１の結晶配向によって特徴付けられ、前記ハイブリッド基板の前記第２組の領域は第２の異なる結晶配向によって特徴付けられる、請求項１３に記載の方法。
【請求項１６】
前記ハイブリッド基板は、
（ａ）少なくとも、前記第１の結晶配向を有する上層の半導体層と、前記第２の結晶配向を有する下層の半導体層とを含む接合基板を準備するステップと、
（ｂ）前記接合基板の一部分を選択的にエッチングして、前記下層の半導体層の表面を露出するステップと、
（ｃ）前記下層半導体層の前記露出面の上に、前記第２の結晶配向と実質的に同じ結晶配向を有する半導体材料を再成長させるステップと、
（ｄ）前記再成長半導体材料を含有する前記接合基板を平坦化して、前記上層半導体層の上面を前記再成長半導体材料の上面と実質的に同一平面にするステップであって、前記上層半導体層の上面は、前記ハイブリッド基板の前記第１及び第２組の領域の一方を画定し、前記再成長半導体材料の上面は前記ハイブリッド基板の前記第１及び第２組の領域の他方を画定する、ステップと
を含むステップによって形成される、請求項１５に記載の方法。
【請求項１７】
前記ステップ（ｂ）の後かつ前記ステップ（ｃ）の前に、ライナ又はスペーサをエッチングで露出させた側壁上に形成する、請求項１６に記載の方法。
【請求項１８】
前記絶縁領域は、前記ステップ（ｂ）における選択的エッチングの後、しかし少なくとも１つのＳＲＡＭセルの形成の前に形成される、請求項１６に記載の方法。
【請求項１９】
前記ハイブリッド基板の前記第１及び第２組の領域はシリコンを含み、前記第１及び第２の結晶配向は、（１００）、（１１０）、（１１１）、（０１０）、（００１）、及び（２１０）から成る群から選択される、請求項１５に記載の方法。
【請求項２０】
前記第１組の領域は（１００）面を有するシリコンを含み、前記第２組の領域は（１１０）面を有するシリコンを含む、請求項１５に記載の方法。
【請求項２１】
前記第１組の領域は、シリコン・オン・インシュレータ薄膜構造体を含み、前記第２組の領域はバルク・シリコンを含む、請求項１５に記載の方法。
【請求項２２】
前記第１組の領域はバルク・シリコンを含み、前記第２組の領域はシリコン・オン・インシュレータ薄膜構造体を含む、請求項１５に記載の方法。
【請求項２３】
前記基板は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、及びＩｎＰから成る群から選択される１つ又は複数の材料を含む、請求項１３に記載の方法。
【請求項２４】
前記少なくとも１つのＳＲＡＭセルは、平面型ＳＲＡＭセル、垂直型ＳＲＡＭセル、及びトレンチ型ＳＲＡＭセルから成る群から選択される、請求項１３に記載の方法。
【請求項２５】
前記ＳＲＡＭセルの前記パスゲート・トランジスタの少なくとも１つ及び前記プルダウン・トランジスタの１つは互いに同一平面上にあり、連結された活性領域を有する、請求項１３に記載の方法。
【請求項２６】
基板内に配置される少なくとも１つのＳＲＡＭセルを含む半導体デバイス構造体であって、前記少なくとも１つのＳＲＡＭセルは、少なくとも２つのプルアップ・トランジスタ、２つのプルダウン・トランジスタ、及び２つのパスゲート・トランジスタを含み、前記基板は、少なくとも第１結晶配向の第１組の領域と第２の異なる結晶配向の第２組の領域とを有するハイブリッド結晶配向基板を含み、前記２つのプルダウン・トランジスタは前記第１及び第２組の領域の一方の内部に配置され、前記２つのパスゲート・トランジスタは前記第１及び第２組の領域の他方の内部に配置され、前記プルダウン・トランジスタ内の電流キャリアは、前記パスゲート・トランジスタ内の電流キャリアよりも高い移動度を有する、半導体デバイス構造体。
【請求項２７】
前記ＳＲＡＭセルの前記プルダウン・トランジスタ及び前記パスゲート・トランジスタの両方はｎ型チャンネル電界効果トランジスタを含み、前記ハイブリッド結晶配向基板の前記第１組の領域は（１００）面を有するシリコンを含み、前記ハイブリッド結晶配向基板の第２組の領域は（１１０）面を有するシリコンを含み、前記ＳＲＡＭセルの前記プルダウン・トランジスタは前記第１組の領域内に配置され、前記パスゲート・トランジスタは前記第２組の領域内に配置される、請求項２６に記載の半導体デバイス構造体。
【請求項２８】
半導体デバイス構造体を形成する方法であって、
少なくとも、第１結晶配向の第１組の領域と第２の異なる結晶配向の第２組の領域とを有するハイブリッド結晶配向基板を形成するステップと、
前記ハイブリッド結晶配向基板内に少なくとも１つのＳＲＡＭセルを形成するステップであって、前記ＳＲＡＭセルは、少なくとも２つのプルアップ・トランジスタ、２つのプルダウン・トランジスタ、及び２つのパスゲート・トランジスタを含み、前記２つのプルダウン・トランジスタは前記ハイブリッド結晶配向基板の前記第１及び第２組の領域の一方の内部に形成され、前記２つのパスゲート・トランジスタは前記ハイブリッド結晶配向基板の前記第１及び第２組の領域の他方の内部に形成され、前記プルダウン・トランジスタ内の電流キャリアは、前記パスゲート・トランジスタ内の電流キャリアよりも高い移動度を有する、ステップと
を含む方法。
【請求項２９】
前記ＳＲＡＭセルの前記プルダウン・トランジスタ及び前記パスゲート・トランジスタの両方は、ｎ型チャンネル電界効果トランジスタを含み、前記ハイブリッド結晶配向基板の前記第１組の領域は（１００）面を有するシリコンを含み、前記ハイブリッド結晶配向基板の前記第２組の領域は（１１０）面を有するシリコンを含み、前記ＳＲＡＭセルの前記プルダウン・トランジスタは前記第１組の領域内に形成され、前記パスゲート・トランジスタは前記第２組の領域内に形成される、請求項２８に記載の方法。
【請求項３０】
前記ハイブリッド結晶配向基板は、ウェハ接合、選択的エッチング、半導体材料の再成長、及び平坦化のステップを含むプロセスによって形成される、請求項２８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルを含む半導体デバイスに関し、より具体的には顕著に向上したセル安定性を有するＳＲＡＭセルを含む半導体デバイスに関する。本発明は、そのような半導体デバイスを製造する際に用いることのできるリソグラフィ・ベースの製造プロセスに関する。
【背景技術】
【０００２】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）は、その高速性、低消費電力、及び単純な動作のために重要なメモリ・デバイスである。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルとは異なり、ＳＲＡＭは記憶されたデータを定期的にリフレッシュする必要がなく、直接的な設計を有する。
典型的な６トランジスタＳＲＡＭ（６Ｔ−ＳＲＡＭ）セルにおける各ビットは、２つのクロスカップル・インバータを含むフリップ・フロップ回路を形成するロード・トランジスタ（又はプルアップ・トランジスタ）及びドライバ・トランジスタ（又はプルダウン・トランジスタ）と一般に呼ばれる４つのトランジスタ上に記憶される。この記憶セルは、０及び１を示すために用いられる２つの安定な状態を有する。２つの追加のアクセス・トランジスタ（又はパスゲート・トランジスタ）は、読み出し及び書き込み動作の間、記憶セルへのアクセスを制御するように機能する。
【０００３】
適切に機能するために、ＳＲＡＭセルは、帯電状態では電圧レベルを高（ロジック１）又は低（ロジック０）のいずれかに保たなければならない。このセルからデータを読み出す場合、パスゲート・トランジスタが「オン」になるときに生成されるセル電流は、内部セル・ノードにおいて電圧レベルを反転させてはならない。セルを安定化するために、ドライバ又はプルダウン・トランジスタは、パスゲート・トランジスタよりも高いコンダクタンスを有するように製造される。
その結果、パスゲート・トランジスタのコンダクタンスに対するプルダウン・トランジスタのコンダクタンスの比は、ＳＲＡＭセルの安定性又はそのデータ状態を保持するためのセルの能力を評価するための基本メトリックとして用いることができる。このコンダクタンスの比は、一般に「ベータ比」と呼ばれる。ベータ比が大きくなるにつれ、ＳＲＡＭセルはより安定になる。ＳＲＡＭの用途に応じて、ベータ比は通常少なくとも約１．５、好ましくは約１．８から約３までの範囲にある。
【０００４】
トランジスタのコンダクタンスは、有効キャリア移動度μｅｆｆ、及びデバイス幅のチャンネル長に対する比、即ちＷ／Ｌに近似的に比例する。従って、ＳＲＡＭセルのベータ比は、パスゲート・トランジスタのμｅｆｆ（Ｗ／Ｌ）に対するプルダウン・トランジスタのμｅｆｆ（Ｗ／Ｌ）の比で近似することができる。普通は、ＳＲＡＭセルのベータ比は、パスゲート・トランジスタのＷ／Ｌに対するプルダウン・トランジスタのＷ／Ｌを調節することによって調整される。多くの場合のように、プルダウン及びパスゲート・トランジスタは同じチャンネル長及び有効キャリア移動度を有する場合には、ベータ比は、パスゲート・トランジスタのチャンネル幅に対するプルダウン・トランジスタのチャンネル幅の比になる。
従って、大抵のＳＲＡＭセルにおいて、プルダウン・トランジスタは、パスゲート・トランジスタに対して約２倍の厚さのチャンネル幅を有するように製造される。
【０００５】
図１は、例示的なＳＲＡＭセルのレイアウトの上面図を示すが、それは、典型的な相補型金属酸化物半導体（ＣＭＯＳ）ＳＲＡＭセルにおける典型的な金属酸化物半導体（ＭＯＳ）トランジスタを形成するのに用いることができる活性領域、絶縁領域、ゲート構造部、及びコンタクト構造部を含む。具体的には、パスゲート・トランジスタ１及び４並びにプルダウン・トランジスタ２及び３は、連結した活性領域１２及び１４の内部に形成され（即ち、パスゲート・トランジスタ１又は４の活性領域と、プルダウン・トランジスタ２又は３の活性領域との間は絶縁されていない）、プルアップ・トランジスタ５及び６は活性領域１６及び１８の内部に形成される。活性領域１２、１４、１６及び１８は、好ましくは、ｐチャンネル・トランジスタ及びｎチャンネル・トランジスタの近傍にそれぞれｎ型及びｐ型不純物でドープされたシリコン基板とすることができる半導体基板の内部に形成され、誘電体絶縁領域３１〜３３によって互いに分離される。ゲート構造部２２及び２６は活性領域１２の上に配置され、それぞれプルダウン・トランジスタ２及びパスゲート・トランジスタ１のゲートを形成する。同様に、活性領域１４の上にゲート構造部２４及び２８が配置され、それぞれプルダウン・トランジスタ３及びパスゲート・トランジスタ４のゲートを形成する。その結果、活性領域１６及び１８はそれぞれ、それらの上に配置された２つのゲート構造部２２及び２４を有する。
【０００６】
図１において、パスゲート・トランジスタ１及びプルダウン・トランジスタ２を形成する活性領域１２は、第１の領域１２ａにおいて第１の幅Ｗ１、及び第２の領域１２ｂにおいて第２の幅Ｗ２を有するが、Ｗ１は凡そＷ２の半分である。同様に、プルダウン・トランジスタ３及びパスゲート・トランジスタ４を形成する活性領域１４もまた、幅がＷ１の細幅領域１４ａ及び幅がＷ２の広幅領域１４ｂを有する。このように、プルダウン・トランジスタ２及び３の活性領域は、パスゲート・トランジスタ１及び４の活性領域の約２倍の大きさとなり、ベータ比を向上させてＳＲＡＭセルの安定性を保証する。
【０００７】
連結された活性領域１２及び１４のそれぞれにおいて、移行領域がそれぞれの連結された活性領域の細幅領域と広幅領域との間に存在し、そこでデバイス幅が急激に変化することに留意されたい。
【０００８】
【特許文献１】米国特許出願公開公報第２００４／０２５６７００号
【特許文献２】米国特許出願第１０／２５０，２４１号
【特許文献３】米国特許出願公開公報第２００５／００４５９９５号
【特許文献４】米国特許出願第１０／９３２，９８２号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
リソグラフィ技術によって与えられる寸法拡張性のために、通常、先進的なリソグラフィ法がＳＲＡＭセルの製造に用いられる。しかし、先進的なリソグラフィは通常の大きさのデバイス構造部を製造するのには非常に有効であるが、ＳＲＡＭセルの連結された活性領域の細幅領域と広幅領域との間の移行領域では、リソグラフィ法は困難となる。結果として、ＳＲＡＭセルに関しては、こうした移行領域が存在するために、加工の複雑性及び製造コストが著しく増大する。
【課題を解決するための手段】
【００１０】
本発明は、上述の問題を、十分なセル安定性と、リソグラフィ・ベースの製造に特に好適な通常の大きさのデバイス構造部とを有するＳＲＡＭ構造体を提供することによって解決する。
１つの態様において、本発明は、基板内に配置された少なくとも１つのＳＲＡＭセルを含む半導体デバイス構造体であって、その少なくとも１つのＳＲＡＭセルは少なくとも２つのプルアップ・トランジスタ、２つのプルダウン・トランジスタ、及び２つのパスゲート・トランジスタを含み、このプルダウン・トランジスタ及びパスゲート・トランジスタは実質的に同じチャンネル幅を有し、実質的に同じソース・ドレインのドーピング濃度を有し、そして少なくとも１つのＳＲＡＭセルは少なくとも約１．５のベータ比を有する、半導体デバイス構造体に関する。
「実質的に同じ」という用語は、本明細書においては、２つの値の差が、大きな方の値の±１０％未満であることとして定義される。
【００１１】
別の態様において、本発明は半導体デバイス構造体の製造方法であって、
少なくとも第１組の領域及び第２組の領域を含むハイブリッド基板であって、第２組の領域内のキャリア移動度は、第１組の領域内のキャリア移動度と少なくとも約１．５倍だけ異なる、ハイブリッド基板を形成するステップと、
ハイブリッド基板内に少なくとも１つのＳＲＡＭセルを形成するステップであって、この少なくとも１つのＳＲＡＭセルは、２つのプルアップ・トランジスタ、２つのプルダウン・トランジスタ、及び２つのパスゲート・トランジスタを含み、２つのプルダウン・トランジスタは第１及び第２組の領域の一方の内部に形成され、２つのパスゲート・トランジスタはそれら第１及び第２組の領域の他方の内部に形成され、プルダウン・トランジスタ及びパスゲート・トランジスタは実質的に同じチャンネル幅を有し、実質的に同じソース・ドレインのドーピング濃度を有し、少なくとも１つのＳＲＡＭセルは少なくとも約１．５のベータ比を有する、ステップと
を含む方法に関する。
【００１２】
本発明の好ましい実施形態においては、基板は、第１の結晶配向の第１組の領域と、第２の異なる結晶配向の第２組の領域とを有するハイブリッド結晶配向基板である。こうしたハイブリッド結晶配向基板は、典型的には、
少なくとも、第１結晶配向を有する上層の半導体層と、第２結晶配向を有する下層の半導体層とを含む接合基板を準備するステップと、
接合基板の一部分を選択的にエッチングして、下層半導体層の表面を露出させるステップと、
下層半導体層の露出面上に、第２結晶配向と実質的に同じ結晶配向を有する半導体材料を再成長させるステップと、
再成長半導体材料を含む接合基板を平坦化して、上層半導体層の上面が再成長半導体材料の上面と実質的に同一平面になるようにするステップであって、上層半導体層の上面がハイブリッド基板の第１及び第２組の領域の一方を画定し、そして再成長半導体材料の上面がハイブリッド基板の第１及び第２組の領域の他方を画定する、ステップと
含む方法によって形成される。
【００１３】
さらに進んだ態様において、本発明は、基板内に形成された少なくとも１つのＳＲＡＭセルを含む半導体デバイス構造体であって、この少なくとも１つのＳＲＡＭセルは、少なくとも２つのプルアップ・トランジスタ、２つのプルダウン・トランジスタ、及び２つのパスゲート・トランジスタを含み、基板は、少なくとも、第１結晶配向の第１組の領域と第２の異なる結晶配向の第２組の領域とを有するハイブリッド結晶配向基板を含み、２つのプルダウン・トランジスタは第１及び第２組の領域の一方の内部に配置され、２つのパスゲート・トランジスタはそれらの第１及び第２組の領域の他方の内部に配置され、プルダウン・トランジスタ内の電流キャリアは、パスゲート・トランジスタ内の電流キャリアよりも高い移動度を有する、半導体デバイス構造体に関する。
【００１４】
ＳＲＡＭセルのプルダウン・トランジスタ及びパスゲート・トランジスタの両方はｎ型チャンネル電界効果トランジスタを含むことが好ましく、ハイブリッド結晶配向基板の第１組の領域は（１００）面を有するシリコンを含み、ハイブリッド結晶配向基板の第２組の領域は（１１０）面を有するシリコンを含み、ＳＲＡＭセルのプルダウン・トランジスタは第１組の領域の内部に形成され、パスゲート・トランジスタは第２組の領域の内部に形成される。
【００１５】
またさらに進んだ態様において、本発明は、半導体デバイス構造体を形成する方法であって、
少なくとも、第１結晶配向の第１組の領域と第２の異なる結晶配向の第２組の領域とを有するハイブリッド結晶配向基板を形成するステップと、
このハイブリッド結晶配向基板内に少なくとも１つのＳＲＡＭセルを形成するステップであって、このＳＲＡＭセルは少なくとも２つのプルアップ・トランジスタ、２つのプルダウン・トランジスタ、及び２つのパスゲート・トランジスタを含み、２つのプルダウン・トランジスタはハイブリッド結晶配向基板の第１及び第２組の領域の一方の内部に形成され、２つのパスゲート・トランジスタは、このハイブリッド結晶配向基板の第１及び第２組の領域の他方の内部に形成され、プルダウン・トランジスタ内の電流キャリアはパスゲート・トランジスタ内の電流キャリアよりも高い移動度を有する、ステップと
を含む方法に関する。
本発明の他の態様、特徴及び利点は、次の開示及び添付の特許請求の範囲からより完全に明らかとなるであろう。
【発明を実施するための最良の形態】
【００１６】
２００４年１２月２３日に特許文献１として公開された、２００３年６月１７日出願の「ハイブリッド結晶配向基板上の高性能ＣＭＯＳ・ＳＯＩデバイス」と題する特許文献２、及び
２００５年３月３日に特許文献３として公開された、２００４年９月２日出願の「ハイブリッド結晶配向を有する超薄膜シリコン・オン・インシュレータ及び歪みシリコン・ダイレクト・オン・インシュレータ」と題する特許文献４は、全ての目的に関してその全体が引用により本明細書に組み入れられる。
【００１７】
本発明は、実質的に同じチャンネル幅を有するプルダウン・トランジスタ及びパスゲート・トランジスタを含み、先進リソグラフィ技術を用いる製造に適した、ＳＲＡＭセルを提供する。このＳＲＡＭセルは、同時に、少なくとも約１．５、好ましくは約１．８から３まで、より好ましくは約２から約３まで、そして最も好ましくは約２．５から約３までのベータ比によって特徴付けられ、このことがＳＲＡＭセルの安定性を保証する。
本発明のＳＲＡＭセルの高いベータ比は、プルダウン及びパスゲート・トランジスタのチャンネル幅を実質的に同じにさせながら、プルダウン及びパスゲート・トランジスタのそれぞれの活性領域内のキャリア移動度の比を増加させることによってもたらされる。
【００１８】
より具体的には、本発明は、特定の型の電荷キャリア（即ち、ホール又は電子）の移動度を高めた領域の組と、その特定の型の電荷キャリアの移動度を低下させた別の領域の組とを含むハイブリッド基板を提供する。一方の組の領域の内部にプルダウン・トランジスタ、及び他方の組の領域の内部にはパスゲート・トランジスタを製造することによって、プルダウン・トランジスタ内の電荷キャリアの移動度を高めることができると同時に、パスゲート・トランジスタ内の電荷キャリアの移動度を低下させることができるので、パスゲート・トランジスタ内の電流増幅率よりも著しく大きなプルダウン・トランジスタ内の電流増幅率がもたらされて十分に高いベータ比が維持される。
こうしたハイブリッド基板は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、及び他のＩＩＩ−Ｖ又はＩＩ−ＶＩ化合物半導体を含むが、これらに限定されない、任意の半導体材料を含むことができる。
【００１９】
本発明の１つの実施形態においては、ハイブリッド基板は異なる組成の２種又はそれ以上の基板材料を含む。例えば、基板材料の一方はシリコンを含むことができ、他方の基板材料はゲルマニウムを含むことができる。別の例においては、一方の基板材料は歪みのないシリコンを含み、他方は歪みシリコンを含むことができる。キャリア移動度は基板材料の組成によって変化し得るので、異なる半導体材料を用いて、パスゲート・トランジスタ内の電流増幅率を選択的に減少させ、ＳＲＡＭセルのベータ比を増大させたハイブリッド基板を形成することができる。異なる基板材料組成物を含有するこうしたハイブリッド基板は、本明細書ではハイブリッド組成基板と呼ぶ。
【００２０】
本発明の別の実施形態においては、異なる結晶配向の異なる領域を含むハイブリッド基板（本明細書ではハイブリッド結晶配向基板と呼ぶ）を使用し、パスゲート・トランジスタの活性領域内の電流フローを選択的に減少させて、ＳＲＡＭセルのベータ比を増大させる。
こうしたハイブリッド結晶配向基板の機能性は、半導体結晶中のキャリア移動度の異方性に基づく。具体的には、電子及びホールのような荷電キャリアの移動度は、半導体基板の結晶配向によって変化する。例えば、ホール移動度は、シリコン基板の（１００）面に比べて（１１０）面では増加するが、電子移動度は、標準の（１００）面に比べて（１１０）面では約２．５分の１に低下する。
【００２１】
従って、ＳＲＡＭセルのプルダウン・トランジスタを、こうしたプルダウン・トランジスタ内のそれぞれのキャリア（即ち、ｎ型チャンネル・プルダウン・トランジスタの場合は電子、及びｐ型チャンネル・プルダウン・トランジスタの場合はホール）の移動度を増加させる結晶配向を有する領域の内部に製造し、パスゲート・トランジスタを、それぞれのキャリアの移動度を低下させる異なる結晶配向を有する異なる領域の内部に製造することによって、こうしたＳＲＡＭセルのプルダウン・トランジスタ及びパスゲート・トランジスタの活性領域の間にキャリア移動度の差を形成することができる。その結果、プルダウン・トランジスタとパスゲート・トランジスタの活性領域における相対的な電流増幅率には、プルダウン及びパスゲート活性領域のチャンネル幅が全く同じであっても、差が生じる。それ故に、プルダウン・トランジスタとパスゲート・トランジスタに異なるチャンネル幅を設けることなしに、ＳＲＡＭセルのベータ比を効果的に高めることができる。
【００２２】
こうしたキャリア移動度の異方性はまた、他の半導体材料、例えば他のＩＶ族半導体材料並びにＩＩＩ−Ｖ及びＩＩ−ＶＩ化合物にも存在するので、本発明のハイブリッド結晶配向法は、これらの他の半導体材料で形成されたＳＲＡＭセルにも容易に適用可能である。ＳＲＡＭセルのプルダウン・トランジスタ及びパスゲート・トランジスタを、それら他の半導体材料の結晶構造に基づいて容易に決定できる適切な結晶配向を有する基板領域内に製造することによって、プルダウン・トランジスタ及びパスゲート・トランジスタに対して同じチャンネル幅を維持しながら、こうしたＳＲＡＭセルのベータ比を有利に高めることができる。
【００２３】
本発明のハイブリッド結晶配向基板は、例えば、特許文献２及び特許文献４に記載されているように、例えばウェハ接合、選択的エッチング及び半導体層の再成長を含む方法によって形成することができる。
図２〜図７は、本発明のＳＲＡＭセルを形成するのに適したハイブリッド結晶配向基板を製造するのに用いることができる基本的な加工ステップを示す。
図２において、上層の半導体層２０２は第１結晶配向を有し、下層の半導体層２０４は第２の異なる結晶配向を有するので、異なる結晶配向が準備され互いに接合されて接合基板を形成する。
【００２４】
上層及び下層の半導体材料層２０２及び２０４は、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、並びにその他のＩＩＩ−Ｖ又はＩＩ−ＶＩ化合物半導体を含むが、これらに限定されない任意の半導体材料を含むことができる。こうした半導体層は、ドープ又は非ドープのバルク・ウェハ、イオン注入領域、例えば、ウェハの一部分を分割するために用いることができるＨ２注入領域を含むバルク・ウェハ、予備形成されたＳＯＩウェハ、又は、例えばＳｉ／ＳｉＧｅなどの層状半導体構造体を含むことができる。１つの好ましい実施形態においては、上層及び下層の半導体層２０２及び２０４の両方はＳｉ含有半導体材料を含む。
【００２５】
上層の半導体層２０２の厚さは、基板を形成するのに用いた初めの出発ウェハに依存して変化し得る。好ましくは、上層半導体層は、約５ｎｍから約１００ｎｍまでの初期厚を有し、これは後に、平坦化、研削、湿式エッチング、乾式エッチング又はそれらの任意の組合せによって４０ｎｍ又はそれ以下の厚さに薄化することができる。より好ましくは、上層半導体層は、酸化及び湿式エッチングにより薄化して所望の厚さにし、薄いシリコン・オン・インシュレータ構造体が生成される。
【００２６】
下層の半導体層２０４の厚さもまた、基板を形成するのに用いた初めの出発ウェハに依存して変化し得る。好ましくは、下層半導体層は、約５ｎｍから約２００ｎｍまでの厚さを有し、より好ましくは約５ｎｍから約１００ｎｍまでの厚さを有する。
上層及び下層の半導体層２０２及び２０４は、直接に接合して異なる結晶配向のバルクＳｉ領域の少なくとも２つの組を有するハイブリッド結晶配向基板を製造することができる。
或いは、１つ又は複数の界面層を上層及び下層の半導体層の間に設けて、交互のバルクＳｉ領域及びＳＯＩ領域、又は異なる結晶配向のＳＯＩ領域の２つの組を含有するハイブリッド配向基板を製造することができる。
【００２７】
必須ではないが、絶縁層２０６を２０２と２０４の間に設けることが好ましい。このような絶縁層２０６は、基板を作製するために用いた初めのウェハに応じて変化し得る厚さを有する。しかし、典型的には絶縁層２０６は、約１ｎｍから約５００ｎｍまでの厚さを有し、約１ｎｍから約５０ｎｍまでの厚さがより典型的である。絶縁層２０６は、接合に先立ってウェハの一方又は両方の上に形成された酸化物又は他の類似の絶縁体材料である。
さらに、表面誘電体層２０８を上層の半導体層２０２の上に設けることができる。表面誘電体層２０８は、好ましくは酸化物、窒化物、酸窒化物又はその他の絶縁層であり、この層は接合の前に初めのウェハの一方に存在するか、又は熱プロセス（即ち、酸化、窒化又は酸窒化）若しくは堆積によってウェハ接合後に第１半導体層２０２の上に形成されるものである。表面誘電体層２０８の起源に拘らず、表面誘電体層２０８は、約３ｎｍから約５００ｎｍまでの厚さを有し、約５ｎｍから約２０ｎｍまでの厚さがより典型的である。
【００２８】
上層及び下層の半導体材料層２０２及び２０４の接合は、初めに２つのウェハを互いに接触させ、隋意に外力を接触したウェハに加え、次いで２つの接触したウェハを互いに接合することができる条件下で２つのウェハを加熱することによって達成される。加熱ステップは、外力の存在下又は非存在下で実施することができる。加熱ステップは、典型的には、約２００℃から約１０５０℃までの温度において、不活性環境内で、約２時間から約２０時間までの時間実施される。より典型的には、接合は、約２００℃から約４００℃までの温度において約２時間から約２０時間までの時間実施される。「不活性環境」という用語は、本発明においては、Ｈｅ、Ａｒ、Ｎ２、Ｘｅ、Ｋｒ又はこれらの混合物のような不活性ガスが使用される雰囲気を示すために用いられる。接合プロセス中に使用される好ましい環境はＮ２である。約２０℃から約４０℃までの環境温度で実施される接合を含む、他の接合条件も本明細書において考慮されている。
【００２９】
ここで図３を参照すると、次にパターン付けされたマスク２１０が図２の接合基板の所定部分の上に形成されて、基板表面上の保護された領域の組及び保護されていない領域の組が画定される。パターン付けされたマスク２１０は、保護されていない領域を選択的にエッチングして、表面誘電体層２０８の一部分、第１半導体層２０２の一部分、及び絶縁層２０６の一部分を除去することを可能にし、その結果図４に示すように第２半導体層２０４の表面が露出する。選択的なエッチングは、単一のエッチング・プロセス又は複数のエッチング・ステップを用いて実行することができ、そのエッチングには、反応性イオン・エッチング、イオンビーム・エッチング、プラズマ・エッチング若しくはレーザー・エッチングなどの乾式エッチング・プロセス、又は化学エッチング剤を使用する湿式エッチング・プロセス、あるいはそれらの任意の組合せが挙げられるが、これらに限定はされない。本発明の好ましい実施形態においては、反応性イオンエッチング（ＲＩＥ）がこの選択的エッチングに使用される。エッチング後、次に従来のレジスト剥離プロセスを利用してマスク２１０を図４に示す構造体から除去する。
ライナ又はスペーサ２０５は、必須ではないが隋意に、図５に示すように、選択的エッチングによって形成された１つ又は複数のトレンチの露出側壁上に形成することができる。このライナ又はスペーサ２０５は、例えば酸化物のような絶縁材料を含むことができる。
【００３０】
隋意のライナ又はスペーサ２０５を形成した後、半導体材料２１２を、第２半導体層２０４の露出表面上の選択的エッチングによって形成されたトレンチの内部に再成長させる。この半導体材料２１２は、任意のＳｉ含有半導体、例えば選択的エピタキシャル成長法を用いて形成することができるＳｉ、歪みＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ又はそれらの組合せを含むことができる。本発明によれば、こうした半導体材料２１２は、第２半導体層２０４の結晶学的配向と同じ結晶学的配向を有する。こうした半導体材料の一部分は、ライナ又はスペーサを何も有さないトレンチ内部に再成長させ、上層の半導体層２０２に隣接した半導体構造部２１２ａを形成する。この半導体材料の別の部分は、ライナ又はスペーサを有するトレンチの内部に再成長させ、図６に示すように、絶縁層２０６及びライナ若しくはスペーサ２０５によって上層半導体層から絶縁された半導体構造部２１２ｂを形成する。
【００３１】
図６に示す構造体は、次に化学機械的研磨（ＣＭＰ）又は研削などの平坦化プロセスを受けて、半導体材料２１２の上面は、図７に示すように、第１半導体層２０２の上面と実質的に同一平面となる。表面誘電体層２０８の予め保護された部分は、この平坦化プロセス中に除去されることに留意されたい。
実質的に平坦な表面を設けた後、浅いトレンチ分離領域などの絶縁領域２０７は、典型的には、第１半導体層２０２から領域２１２ｂをさらに分離するように形成される。絶縁領域２０７は、例えば、トレンチの画定及びエッチング、隋意にトレンチの拡散バリアによるライニング、及び酸化物のようなトレンチ誘電体によるトレンチの充填を含む、当業者には周知の加工ステップを用いて形成される。トレンチ充填の後、構造体は平坦化することができ、そして隋意の緻密化プロセス・ステップを実施してトレンチ誘電体を緻密化することができる。
【００３２】
従って、図７に示す平坦化された基板表面は、第１結晶配向の上層半導体層２０２の上面によって画定される第１組の領域、第２の異なる結晶配向の再成長半導体材料２１２の上面によって画定される第２組の領域とを含む。より具体的には、第２組の領域の中には、第１結晶配向の領域に接続した第１領域２１２ａ、及び第１結晶配向の領域から絶縁された第２領域２１２ｂが存在する。
図７のハイブリッド配向基板は、絶縁層上に形成された薄い半導体層と、下に何も絶縁層を有さないバルク半導体領域とを含む交互ＳＯＩ領域を示すが、本発明のハイブリッド配向基板はそれに限定されず、主としてバルク半導体領域又は主としてＳＯＩ領域を含むことができ、それらは上層及び下層の半導体層２０２及び２０４の間に種々の界面構造部を用いることによって容易に構成することができる。
【００３３】
図８は、第１結晶配向の第１組の領域３０２、３０４、３０６、及び３０８、並びに第２の異なる結晶配向の第２組の領域３１２及び３１４を含有する例示的なハイブリッド結晶配向基板３００の上面図を示す。この第１組の領域のうち、３０２及び３０８は異なる結晶配向の領域３１２及び３１４と接続し（即ち、如何なる誘電体又は絶縁構造部によっても絶縁されていない）、一方、領域３０４及び３０６は誘電体絶縁領域３３１〜３３３によって他の領域から絶縁されている。
【００３４】
シリコン・ベースのハイブリッド結晶配向基板に対しては、第１及び第２結晶配向は、（１００）、（１１１）、（１１０）、（０１０）、（００１）及び（２１０）から成る群から選択されることが好ましい。このシリコン・ベースのハイブリッド結晶配向基板の一方の組の領域が（１００）結晶面を有し、他方の組の領域は（１１０）結晶面を有することがより好ましいが、何故なら（１００）及び（１１０）面はシリコン・ベースのハイブリッド結晶配向基板に対して最大のキャリア移動度差をもたらすからである。或いは、こうしたシリコン・ベースのハイブリッド結晶配向基板における一方の組の領域は（１００）結晶面を有し、他方の組の領域は（１１１）結晶面などを有することも可能である。
【００３５】
追加のデバイス絶縁領域を第１及び第２組の領域の内部に形成してハイブリッド結晶配向基板内の領域内絶縁を設けることもできる。このデバイス絶縁領域は、第１及び第２組の領域を分離する絶縁領域に類似しており、それらは、反応性イオン・エッチング（ＲＩＥ）又はプラズマ・エッチングなどの従来の乾式エッチング・プロセスを従来のブロック・マスクと組み合わせて用いて、基板内部にトレンチを選択的にエッチングすることによって設けることができる。或いは、デバイス絶縁領域は、電界分離領域とすることができ、シリコン局所酸化プロセスを用いることによって形成される。
デバイス絶縁構造部の形成後、ハイブリッド結晶配向基板はさらに平坦化することができ、隋意に緻密化プロセス・ステップを実施してデバイス絶縁構造部内のトレンチ誘電体を緻密化することができる。
【００３６】
次いで、ＳＲＡＭセルをこうしたハイブリッド結晶配向基板内に形成し、そのプルダウン・トランジスタ及びパスゲート・トランジスタを異なる結晶配向の異なる領域内に製造して、そのプルダウン及びパスゲート・トランジスタに対して異なるチャンネル幅を設けることなくベータ比を高めるようにすることができる。例えば、このＳＲＡＭセルがｎ型チャンネル電界効果トランジスタ（ｎＦＥＴ）であるプルダウン及びパスゲート・トランジスタを含む場合、プルダウン・トランジスタは、電子移動度を増加させる結晶配向を有する一方の組の領域の内部に形成することが好ましく、２つのパスゲート・トランジスタは、電子移動度を低下させる異なる結晶配向を有する別の組の領域内に形成することが好ましい。或いは、こうしたＳＲＡＭセルのプルダウン及びパスゲート・トランジスタがｐ型チャンネル電界効果トランジスタ（ｐＦＥＴ）を含む場合、プルダウン・トランジスタはホール移動度を増加させる結晶配向を有する領域の内部に形成することが好ましく、２つのパスゲート・トランジスタはホール移動度を低下させる異なる結晶配向を有する別の組の領域内に形成することが好ましい。
【００３７】
図９は、本発明の１つの実施形態による、ハイブリッド結晶配向基板内に製造された本発明の例示的なＳＲＡＭセルを示す。
具体的には、パスゲート・トランジスタ４０１及びプルダウン・トランジスタ４０２は、その間を絶縁することなく連結された活性領域４１２の内部に形成され、プルダウン・トランジスタ４０３及びパスゲート・トランジスタ４０４は連結された活性領域４１４の内部に形成される。さらに、プルアップ・トランジスタ４０５及び４０６は活性領域４１６及び４１８の内部に形成される。活性領域４１２、４１４、４１６及び４１８は、半導体基板、好ましくはシリコン含有基板の内部に形成され、誘電体絶縁領域４３１〜４３３によって互いに分離される。ゲート構造部４２２及び４２６は、活性領域４１２の上に配置されて、それぞれプルダウン・トランジスタ４０２及びパスゲート・トランジスタ４０１のゲートを形成する。同様に、活性領域４１４の上に、ゲート構造部４２４及び４２８が配置されて、それぞれプルダウン・トランジスタ４０３及びパスゲート・トランジスタ４０４のゲートを形成する。その結果、活性領域４１６及び４１８はそれぞれ、それらの上に配置された２つのゲート構造部４２２及び４２４を有する。
【００３８】
図９の実施形態において、パスゲート・トランジスタ４０１（又は４０４）及びプルダウン・トランジスタ４０２（又は４０３）を形成する活性領域４１２（又は４１４）は、第１結晶配向の第１領域及び第２結晶配向の第２領域を有する、即ち、パスゲート・トランジスタ４０１（又は４０４）及びプルダウン・トランジスタ４０２（又は４０３）のそれぞれの活性領域は、連結されているが、異なる結晶配向を有する。例えば、パスゲート・トランジスタ４０１（又は４０４）及びプルダウン・トランジスタ４０２（又は４０３）がｎＦＥＴである場合、パスゲート・トランジスタ領域は、電子移動度を低下させる結晶配向（例えばシリコンでは（１１０）面）を有するべきであり、プルダウン・トランジスタ領域は、電子移動度を増加させる結晶配向（例えばシリコンでは（１００）面）を有するべきである。反対に、パスゲート・トランジスタ４０１（又は４０４）及びプルダウン・トランジスタ４０２（又は４０３）がｐＦＥＴである場合、パスゲート・トランジスタ領域はホール移動度を低下させる結晶配向（例えばシリコンでは（１００）面）を有するべきであり、プルダウン・トランジスタ領域はホール移動度を増加させる結晶配向（例えばシリコンでは（１１０）面）を有するべきである。
【００３９】
このようにして、キャリア移動度の差異が、パスゲート・トランジスタ４０１（又は４０４）とプルダウン・トランジスタ４０２（又は４０３）との間にもたらされる。そのため、活性領域４１２及び４１４は、ＳＲＡＭデバイスのセル安定性を損なうことなく、全体の長さにわたって同じチャンネル幅Ｗを有することができる。
【００４０】
プルアップ・トランジスタ４０５及び４０６は、任意の結晶配向の半導体領域上に製造することができる。最大のセル性能のためには、こうしたプルアップ・トランジスタは、このプルアップ・トランジスタ内の特定の型の電荷キャリアの移動度を増加させる結晶配向を有する半導体領域内に形成することが好ましい。例えば、プルアップ・トランジスタがｐＦＥＴである場合、それらはホール移動度を増加させる結晶配向（例えばシリコンでは（１１０）面）を有する半導体領域内に形成するべきである。反対に、プルアップ・トランジスタがｎＦＥＴである場合、それらは電子移動度を増加させる結晶配向（例えばシリコンでは（１００）面）を有する半導体領域内に形成するべきである。
【００４１】
上記の説明は、簡単のため及び例証の目的のためだけに、主に平面型ＳＲＡＭセルに関して行ったが、本発明は平面型ＳＲＡＭセルに限定されず、本明細書に記載される原理に従って当業者により容易に決定できる、変更及び改変を加えて又は加えずに、他のＳＲＡＭセル、例えば垂直型ＳＲＡＭセル及びトレンチ型ＳＲＡＭセルなどに広く適用することが可能である。上述したような種々のトランジスタは、当業者には周知の従来のＣＭＯＳ加工技術を用いて容易に作成することができ、従ってそれらの製造に関連した詳細は本明細書には与えられない。
本発明の図面は例証のために与えられ、一定の尺度では描かれていないことに留意されたい。
【００４２】
本発明は、本明細書においては特定の実施形態、特徴及び態様に関して説明されたが、本発明はこれらには限定されず、他の変更、改変、適用及び実施形態にまで有用性が広がり、従ってこうした他の変更、改変、適用及び実施形態の全ては本発明の趣旨及び範囲の内にあると見なされることを認識されたい。
【図面の簡単な説明】
【００４３】
【図１】変化するチャンネル幅を有する連結された活性領域の内部に形成されたプルダウン・トランジスタ及びパスゲート・トランジスタを有する従来の６Ｔ−ＳＲＡＭセルの平面図を示す。
【図２】本発明の１つの実施形態による、ＳＲＡＭセルを製造するために使用できる例示的なハイブリッド基板を形成するための加工ステップを示す。
【図３】本発明の１つの実施形態による、ＳＲＡＭセルを製造するために使用できる例示的なハイブリッド基板を形成するための加工ステップを示す。
【図４】本発明の１つの実施形態による、ＳＲＡＭセルを製造するために使用できる例示的なハイブリッド基板を形成するための加工ステップを示す。
【図５】本発明の１つの実施形態による、ＳＲＡＭセルを製造するために使用できる例示的なハイブリッド基板を形成するための加工ステップを示す。
【図６】本発明の１つの実施形態による、ＳＲＡＭセルを製造するために使用できる例示的なハイブリッド基板を形成するための加工ステップを示す。
【図７】本発明の１つの実施形態による、ＳＲＡＭセルを製造するために使用できる例示的なハイブリッド基板を形成するための加工ステップを示す。
【図８】本発明の１つの実施形態による、ＳＲＡＭセルを製造するために使用できる例示的なハイブリッド基板の平面図を示す。
【図９】本発明の１つの実施形態による、例示的な６Ｔ−ＳＲＡＭセルの平面図を示す。
【符号の説明】
【００４４】
１、４：パスゲート・トランジスタ
２、３：プルダウン・トランジスタ
５、６：プルアップ・トランジスタ
１２、１４、１６、１８：活性領域
１２ａ、１４ａ：幅がＷ１の活性領域
１２ｂ、１４ｂ：幅がＷ２の活性領域
２２、２４、２６、２８：ゲート構造部
３１、３２、３３：誘電体絶縁領域
２０２：上層の半導体層
２０４：下層の半導体層
２０５：ライナ又はスペーサ
２０６：絶縁層
２０８：表面誘電体層
２１０：パターン付けされたマスク
２１２：半導体材料
２１２ａ、２１２ｂ：半導体構造部
３００：ハイブリッド結晶配向基板
３０２、３０４、３０６、３０８：第１組の領域
３１２、３１４：第２組の領域
３３１、３３２、３３３：誘電体絶縁領域
４０１、４０４：パスゲート・トランジスタ
４０２、４０３：プルダウン・トランジスタ
４０５、４０６：プルアップ・トランジスタ
４１２、４１４、４１６、４１８：活性領域
４３１，４３２，４３３：誘電体絶縁領域
４２２、４２４、４２６、４２８：ゲート構造部
【図１】
2009509347.tif 000003
【図２】
2009509347.tif 000004
【図３】
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【図４】
2009509347.tif 000006
【図５】
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【図６】
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【図７】
2009509347.tif 000009
【図８】
2009509347.tif 000010
【図９】
2009509347.tif 000011
2009509347.tif 000012
2009509347.tif 000013
2009509347.tif 000014
2009509347.tif 000015
【国際調査報告】
2009509347.tif 000016
2009509347.tif 000017