(57)【要約】  本発明は、基板（１１）と、エミッタ領域（１）、ベース領域（２）及びコレクタ領域（３）を有する少なくとも１つのバイポーラトランジスタを備える半導体本体（１２）とを有する半導体デバイス（１０）の製造方法であって、当該半導体本体（１２）に、前記コレクタ領域とエミッタ領域（１、３）のうちの一方の領域（３）を形成する第１の半導体領域（１３）を形成し、半導体本体（１２）の表面上には、第１の絶縁層（４）、多結晶半導体層（５）及び第２の絶縁層（６）から成る層のスタックを形成し、該スタックに開口（７）を形成し、その後に、非選択的エピタキシャル成長によって、更なる半導体層（２２）を堆積し、開口（７）の底面上の単結晶の水平部分がベース領域（２）を形成し、開口（７）の側面上の多結晶の垂直部分（２Ａ）は多結晶半導体層（５）に接続し、その後に、開口（７）の側面に平行にスペーサ（Ｓ）を形成し、そしてエミッタ及びコレクタ領域（１、３）のうちの他方の領域（１）を形成する第２の半導体領域（３１）を前記スペーサ（Ｓ）の間に形成する、半導体デバイスの製造方法に関する。本発明によれば、上記方法は、前記更なる半導体層（２２）を堆積する前に、前記第２の絶縁層（６）に、その下に在る半導体層（５）の端部（５Ａ）から張り出して突出して見える端部（６Ａ）を設けることを特徴とする。この方法により、費用効率の高い、良好な高周波特性を有するバイポーラトランジスタデバイスを得ることができる。
2009516912.tif 000002
【特許請求の範囲】
【請求項１】
基板と、エミッタ領域、ベース領域及びコレクタ領域を有する少なくとも１つのバイポーラトランジスタを備える半導体本体とを有する半導体デバイスの製造方法であって、前記半導体本体には、前記コレクタ領域及び前記エミッタ領域のうちの一方の領域を形成する第１の半導体領域を形成し、前記半導体本体の表面上には、第１の絶縁層、多結晶半導体層及び第２の絶縁層から成る層のスタックを形成し、該スタックに開口を形成し、その後に、非選択的エピタキシャル成長によって更なる半導体層を堆積し、前記開口の底面上の単結晶の水平部分がベース領域を形成し、前記開口の側面上の多結晶の垂直部分は前記多結晶の半導体層に接続し、その後に、前記開口の側面に平行にスペーサを形成し、そして、前記エミッタ及びコレクタ領域のうちの他方の領域を形成する第２の半導体領域を前記スペーサの間に形成する、半導体デバイスの製造方法において、
前記更なる半導体層を堆積する前に、前記第２の絶縁層に、下に在る前記多結晶半導体層の端部から張り出して突出し見える端部を設けることを特徴とする半導体デバイスの製造方法。
【請求項２】
前記開口の形成後に、前記多結晶半導体層の端部の一部を除去することによって、前記第２の絶縁層に前記張り出し端部を設けることを特徴とする、請求項１に記載の方法。
【請求項３】
前記張り出し端部の横方向のサイズ及び前記更なる半導体層の厚さを、前記更なる半導体層の前記垂直部分が前記第２の絶縁層の前記張り出し端部の下に形成されるように選択することを特徴とする、請求項１又は２に記載の方法。
【請求項４】
前記スペーサの少なくとも一部を、前記張り出し端部の下に形成することを特徴とする、請求項３に記載の方法。
【請求項５】
前記更なる半導体層の堆積後に、前記更なる半導体層を覆い且つ前記開口を完全に満たす犠牲層を堆積し、平坦化処理によって前記犠牲層の上側部分を除去し、次いで、前記更なる半導体層の残存している水平な多結晶部分をエッチングによって除去し、その後に、前記犠牲層をエッチングによって除去する、ことを特徴とする、請求項１〜４のいずれか一項に記載の方法。
【請求項６】
前記エミッタ及びコレクタ領域のうちの他方の領域を、フォトリソグラフィ及びエッチングによってパターン化される他の半導体層の成長により形成することを特徴とする、請求項５に記載の方法。
【請求項７】
前記張り出し端部の下の領域を、前記更なる半導体層の垂直な多結晶部分によって側面に沿って満たし、
続いて前記垂直な多結晶部分を、単結晶材料に対して多結晶材料を選択的にエッチングするエッチング液によって部分的にバックエッチングして、
再び、前記下に在る半導体層の端部から張り出して突出して見える、前記第２の絶縁層の端部を形成することを特徴とする、請求項１〜４のいずれか一項に記載の方法。
【請求項８】
前記更なる半導体層の非選択的なエピタキシャル成長の直後、前記エミッタ及びコレクタ領域のうちの他方の領域を形成する水平の単結晶部分と、残りの多結晶部分とを有する他の半導体層を非選択的なエピタキシャル成長によって堆積することを特徴とする、請求項７に記載の方法。
【請求項９】
前記他の半導体層の残りの多結晶部分を、前記更なる半導体層の垂直な多結晶部をバックエッチングするのに用いるのと同じ選択的なエッチングステップによって除去することを特徴とする、請求項８に記載の方法。
【請求項１０】
様々な半導体領域及び層の材料としてシリコンを選定し、前記更なる半導体層にはシリコンとゲルマニウムの混晶を用いることを特徴とする、請求項１〜９のいずれか一項に記載の方法。
【請求項１１】
請求項１〜１０のいずれか一項に記載の方法によって得られる半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板と、エミッタ領域、ベース領域及びコレクタ領域を有する少なくとも１つのバイポーラトランジスタを備える半導体本体とを有する半導体デバイスの製造方法であって、前記半導体本体には、前記コレクタ領域及び前記エミッタ領域のうちの一方の領域を形成する第１の半導体領域を形成し、前記半導体本体の表面上には、第１の絶縁層、多結晶半導体層及び第２の絶縁層から成る層のスタックを形成し、該スタックに開口を形成し、その後に、非選択的エピタキシャル成長によって更なる半導体層を堆積し、前記開口の底面上の単結晶の水平部分がベース領域を形成し、前記開口の側面上の多結晶の垂直部分は前記多結晶の半導体層に接続し、その後に、前記開口の側面に平行にスペーサを形成し、そして、前記エミッタ及びコレクタ領域のうちの他方の領域を形成する第２の半導体領域を前記スペーサの間に形成する、半導体デバイスの製造方法に関する。本発明はまた、このような方法によって得られる半導体デバイスにも関する。
【０００２】
このような方法は、特にＢｉ（Ｃ）ＭＯＳ（＝バイポーラ（相補型）金属酸化膜半導体）ＩＣのようなバイポーラトランジスタを備えるＩＣ（＝集積回路）を除く、個別のバイポーラトランジスタ装置のような、バイポーラトランジスタを備える半導体デバイスを作るのに極めて適している。
【背景技術】
【０００３】
冒頭の段落にて述べたような方法は、バイポーラトランジスタの製造工程が記載されている国際公開第０３／１００８４５号パンフレットから公知であり、ここでは、コレクタ領域を備える第１の半導体領域を、半導体基板上のｎ型のエピタキシャル層の一部としての半導体本体に形成している。半導体本体の頂部には、第１の絶縁層、多結晶の半導体層及び第２の絶縁層から成る層のスタックが形成される。当該スタックには、開口を形成し、非選択的な（異なる）エピタキシャル成長工程によって、当該構造体の上にｐ型の多結晶シリコン層の形態で更なる半導体層を堆積する。更なる半導体層は、開口の底部に単結晶である水平部分を有し、当該水平部分は、トランジスタのベース領域を形成すると共に、多結晶である垂直部によってベース接続領域を形成する多結晶の半導体層に接続される。続いて、絶縁層の堆積によって開口の側壁にスペーサを形成し、その後に当該開口及び当該構造体を他の絶縁材によって満たして、覆う。それから、ＣＭＰ（＝化学的機械研磨）を用いて、絶縁層及び更なる半導体層の上側水平部分を除去する。開口内から絶縁材を除去した後、更なる半導体層の多結晶の垂直部分の頂面に、例えば酸化ステップによって絶縁領域を設ける。スペーサはそれから、絶縁材を別の層状に堆積することによって、且つ、その水平部分をエッチバックすることによって、「Ｌ」状にする。そして、Ｌ状のスペーサ間の絶縁層の底部をエッチングすることによって、エミッタの開口を形成する。スペーサの間には、バイポーラトランジスタのエミッタ領域を形成する第２の半導体領域が形成される。この方法で得られるトランジスタは、ベース領域にシリコンとゲルマニウムの混晶を用いるために、良好な高周波特性を有し、様々な領域の厚さ方向の寸法が極めて小さくなる。
【特許文献１】国際公開第０３／１００８４５号パンフレット
【０００４】
しかしこのような方法には、処理コストが増加し、生産性が比較的低いという欠点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、本発明の目的は、上記の欠点を回避し、非常に高いｆｍａｘ（即ち、電力利得に対する最大周波数）とｆａ（即ち、電圧利得に対する最大周波数）とを有するトランジスタを備える半導体デバイスの製造に適した方法であって、費用効率性が非常に高い方法を提供することにある。
【課題を解決するための手段】
【０００６】
これを達成するために、冒頭の段落で記載したタイプの方法は、前記更なる半導体層を堆積する前に、前記第２の絶縁層に、下に在る前記多結晶の半導体層の端部から張り出して突出して見える端部を設けることを特徴とする。このように、張り出し部分は、更なる半導体層の、多結晶の垂直部分に対するスペースを提供する。これは、その上側部分が、第２の絶縁層の一部で覆われることを意味している。従って、更なる半導体層の垂直部の上に絶縁領域を別個に形成しなくて済み、これは本発明による方法を、簡単且つ費用効率性の良いものにする。当該方法には依然として自己整合が存在し、横方向寸法を小さくすることが可能であるため、得られるトランジスタの高周波特性は良好となる。この点に関し、第２絶縁層の張り出し端部を用いることの重要な利点は、これら端部の下にスペーサ（の少なくとも一部）を形成することも可能であるということである。最後に、本発明による方法の非常に重要な利点は、絶縁層及び更なる半導体層の上側の水平及び垂直部分を除去するのにウェット又はドライエッチング技術を用いることができるので、ＣＭＰ法のような臨界処理工程ステップが、もはや必要にならないということである。これは、本発明による方法を非常にしっかりしたものにし、生産性を高くし且つ得られる半導体デバイスのコストを低くする。
【０００７】
第２の絶縁層の張り出し端部は、例えば、第２の絶縁層の位置の開口のサイズを小さくしたり、多結晶の半導体層の位置における開口のサイズを大きくしたりすることによる、様々な方法で形成することができる。
【０００８】
本発明による方法の好適例では、開口の形成後に、当該開口に面する多結晶半導体層の一部を除去することにより、第２の絶縁層に張り出し端部を設ける。所望の結果を得る１つのやり方は、多結晶半導体層の端部を横方向に酸化して、フッ化水素を主成分とするエッチング液によって酸化物を除去するというやり方である。このような場合に、第１及び第２の絶縁層は、この種のエッチング液によっては殆どエッチングされることのない、窒化シリコンで形成することができる。半導体層と絶縁層の性質がかなり異なるので、同一の結果を得るために、様々な選択的エッチング剤を択一的に適用することができる。当該エッチングは、適宜行うことができる。
【０００９】
上記に従って、更なる好適例は、張り出し端部の横方向のサイズ及び更なる半導体層の厚さを、前記更なる半導体層の垂直部分が第２の絶縁層の張り出し端部の下に形成されるように、選択することを特徴としている。
【００１０】
好ましくは、スペーサの少なくとも一部は、張り出し端部の下に形成する。本発明による方法によれば、完全なスペーサを、張り出し端部の下に、容易に形成することができる。
【００１１】
本発明の他の好適例では、更なる半導体層を堆積した後に、当該構造体を覆い且つ開口を完全に満たす、例えば更なる絶縁層のような犠牲層を堆積し、平坦化処理によって当該犠牲層の上側部分を除去し、その後、前記更なる半導体層の残りの水平（及び垂直の）多結晶部分をエッチングによって除去した後、エッチングによって当該犠牲層を除去する。ＣＭＰ法を平坦化ステップとして使用することができるが、本発明による方法では、ウェット又はドライのエッチングステップの使用が好ましい。
【００１２】
エミッタ及びコレクタ領域のうちの他方の領域は、フォトリソグラフィ及びエッチングでパターン化される他の半導体層の堆積によって形成するのが有利である。このようにすれば、特に、エミッタ（接触）領域を、トランジスタの高周波特性にとっても好都合であるＴ型にすることができる。
【００１３】
本発明の更に他の好適例では、張り出し端部の下の領域を、更なる半導体層の垂直な多結晶部分によって側面に沿って満たし、続いて、垂直な多結晶部分を単結晶材料に対して多結晶材料を選択的にエッチングするエッチング液によって、部分的にバックエッチングして、これにより、第２の絶縁層の張り出し部分を再形成する。このようにして、エミッタ領域は、更なる半導体層の垂直部によって位置決めすることができると共に、張り出し端部はなお、これら張り出し端部の下にスペーサ（の一部）を位置決めするのに利用することができる。こうした変更例では、エミッタ領域は、更なる半導体層を形成するのに用いるのと同じ成長プロセスで形成することができる。これにより勿論、費用効率が極めて高くなる。更に、前記選択的エッチングステップによって、更なる半導体層の上側の水平部分と垂直部分も除去され、同時に、エミッタ領域を形成するのに使用される他の半導体層の全ての多結晶部分が除去される。従って、最終結果は、前記好適例と同様に、更なる半導体層の垂直部分が、スペーサによってエミッタ領域から分離されるものとなる。しかし、前記好適例では、スペーサは、エミッタ領域を形成する前に形成するのに対し、この第２の好適例においては、エミッタ領域をスペーサより前に形成する。
【００１４】
上記に従って、本発明の更に他の好適例では、更なる半導体層の非選択的なエピタキシャル成長の直後に、エミッタ及びコレクタのうちの他方の領域を形成する水平の単結晶部分と、残りの多結晶部分とを有する他の半導体層を、非選択的なエピタキシャル成長によって堆積する。好ましくは、他の半導体層の残りの多結晶部分は、更なる半導体層の垂直の多結晶部分（と上側の水平部分及び垂直部分）をエッチバックするのに用いるのと同じ選択的なエッチングステップによって除去する。
【００１５】
好ましくはスペーサは、他の絶縁層の等方堆積によって形成し、その後、前記他の絶縁層の水平部分をエッチバックする。
【００１６】
更なる好適例では、第１の半導体領域がコレクタ領域を形成し、第２の半導体領域がエミッタ領域を形成する。本発明はいわゆるコレクタアップのデバイスに適用することができるが、好ましい構造はエミッタアップである。様々な領域の半導体の材料には、シリコン又はシリコンを含む混晶を用いることができる。最良の結果は、シリコン材料系で得られ、シリコンとゲルマニウムの混晶が、更なる半導体層には好ましい。速度特性ではＮＰＮトランジスタが優れているが、用途に応じて、ＰＮＰトランジスタを用いることもできる。
【００１７】
最後に、本発明は、本発明による方法によって得られる半導体デバイスも含む。
【００１８】
本発明の、これら及び他の態様は、以降で記載する実施例を図面とともに参照することにより、明らかになるであろう。
【発明を実施するための最良の形態】
【００１９】
図は、略図であり、実寸にて図示したものではない。厚さ方向の寸法は、より明瞭にするために特に誇張してある。種々の図で、対応する部分には、概して同じ参照番号及び同じ斜線を付してある。
【００２０】
図１〜図１４は、本発明の第１の実施例による方法で製造する場合の、関連する様々な段階での半導体デバイスの断面図である。製造すべき半導体デバイスは、図１の前の段階で、既に、通常の方法で形成した他の半導体素子を含むことができる。このような半導体素子は、例えば、電界効果トランジスタとすることができる。
【００２１】
デバイス１０（図１を参照）の製造の、第１の関連するステップでは、シリコン半導体本体１２を形成するｎ型のシリコン基板１１に、ｐ型のエピタキシャル層３３を設け、このエピタキシャル層に、ｎ型のいわゆるシンカー領域３４を形成すると共に、デバイス分離領域を、ここでは二酸化シリコンから成るＳＴＩ（＝Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域１６、１７の形態で形成する。
【００２２】
次に（図２を参照）、二酸化シリコンの薄い第１の絶縁層４を、熱酸化を用いて堆積し、次いで、シリコンの多結晶半導体層５を、ＣＶＤ（化学気相成長）法を用いて堆積する。当該層５は、ｐ＋＋ドープしたシリコン、又は、ＢｉＣＭＯＳ法のドープしていない或は軽ドープするゲートのポリシリコン層とすることができる。前記ポリシリコン層５の上に、ここでは窒化シリコンである第２の絶縁層６を、例えばＣＶＤ法によって堆積する。本例では、層４、５、６は、それぞれ、約５ｎｍ、約１００ｎｍ及び約１００ｎｍの厚さとする。
【００２３】
次に（図３を参照）、フォトリソグラフィ及びエッチングによって、当該層構造に、酸化層４の上までの窓（開口）７を形成する。本例では、この開口７の幅は約５００ｎｍとする。
【００２４】
続いて（図４を参照）、等方性のポリシリコンエッチングを用いて多結晶シリコン層５をアンダーエッチングすることにより、層６に、ポリシリコン層５の端部５Ａに張り出す端部６Ａを設ける。層６の張り出し端部６Ａの幅は、ほぼ１００ｎｍ程度とする。前記アンダーエッチングの期間中、シリコン半導体本体１２は、薄い二酸化シリコンの層４によって、エッチングから保護される。
【００２５】
次に（図５を参照）、当該構造体上に、本例ではエピタキシャル成長法によって堆積されるｐ型の重ドープシリコン層である、更なる半導体層２２を堆積する。更なる半導体層２２は、シリコンだけでなく、好ましくは本例におけるように、ホウ素スパイクによってドープされるシリコンとゲルマニウムの混晶で構成することができ、更なる半導体層２２はまた、ゲルマニウムをドープしない、キャッピング層として機能する薄い上側部を備えることもできる。更なる半導体層２２は、トランジスタのベース領域２を形成することになる単結晶部分２と、多結晶であって当該ベース領域２を多結晶シリコン層５に接続する（第１の）垂直部分２Ａと、更に、いずれも多結晶性である、小さな水平及び垂直部分２Ｃと、大きな水平部分２Ｂとを備える。本例では、シリコン層２２の厚さを約３０ｎｍとする。
【００２６】
次に（図６を参照）、当該構造体上に厚い絶縁層２０を、ここでは二酸化シリコン層の形態で堆積する。
【００２７】
この層２０は、好ましくはウェット又はドライエッチング法によって、更なる半導体層２２の上側垂直部分２Ｃに達するまで、エッチバックする（図７を参照）。従って、エッチングは、開口７の小さい方の部分（“ネック”）の一部が露出するまで続行する。精度を向上させるためにバックエッチングは、酸化膜ＣＭＰ（化学的機械研磨）の後に行うことができる。
【００２８】
次に（図８を参照）、更なる半導体層２２の上側の垂直部分２Ｃと上側の水平部分２Ｂを、（選択的）エッチングによって除去する。本例では、絶縁層２０と、例えば窒化シリコンから成る第２の絶縁層６である下位層との方へ選択的である、ドライポリシリコンエッチングを使用する。
【００２９】
次のステップ（図９を参照）は、ウェット又はドライエッチングのいずれかであるが、いずれの場合も等方性のエッチングにより、第２の絶縁層６の張り出し端部６Ａの下の層２０の部分も除去するように、絶縁層２０の残留物を除去するステップである。
【００３０】
或いは、後者の部分（張り出し端部６Ａの下の層２０の部分）は、形成すべきスペーサ（の一部）として用いることができる。この場合、窓７のネック内に突出して見える、絶縁層２０の部分を除去するのに、非等方性のエッチングを用いる。しかしながら、前段落で記載した方法が好ましい。
【００３１】
その後（図１０を参照）、他の絶縁層９を一様に堆積し、エッチングによって前記層９の水平部を除去する。その結果、第２の絶縁層６の張り出し端部６Ａの、最も外側の部分の下にスペーサＳが形成される。
【００３２】
このステップの後（図１１を参照）、当該構造体の上に他の半導体層１１１を堆積する。この半導体層１１１の、窓７内の部分は、バイポーラトランジスタのエミッタ領域１を形成するのに用いられる第２の半導体領域３１を形成する。当該層はシリコンから成り、ＣＶＤ法又はエピタキシー法によって堆積し、本例ではその厚さを約１００ｎｍ、とする。領域３１が単結晶である場合、この領域は、エミッタ領域１を直接形成することができる。領域３１が多結晶である場合、エミッタ領域１は、前記層１１１からベース領域２への、ｎ型不純物の外方拡散によって形成することができる。
【００３３】
次に（図１２を参照）、多結晶シリコン層１１１を、フォトリソグラフィ及びエッチングを用いてパターン化して、Ｔ型構造体２５を形成する。当該Ｔ型構造体２５は、エミッタ接点抵抗を低くすると共に、エミッタ領域１自体を比較的小さくすることができる。この前に、任意のＲＴＡ（高速熱アニール）ステップを行って、全てのドーパントを活性化することができる。エミッタ領域１が単結晶である場合には、成長の間に、既に活性化されるかもしれない。その場合、ＲＴＡステップは、エミッタを成長させる前に行うことができる。Ｔ型構造体２５の利点は、エミッタ領域１の幅を効果的に小さくし得ることにあり、これは、デバイス１０の製造可能性にとっては幅広のエミッタ接点領域の方が、接点リソグラフィはこのエミッタ接点領域の上に載せなければならないので、有利であるが、デバイスの性能にとっては良いことである（ベース抵抗を低くし、動作速度を高速にする）。前記Ｔ型構造体２５の外側の、絶縁層６の上側部分は、本例では、フォトリソグラフィ及び（ドライ）エッチングによって同様に除去する。このエッチングは、種々のトランジスタのベース層を隔離し、その下に在るコレクタ接点領域を広げる。
【００３４】
その後（図１３を参照）、当該層の構造体の部分には、ベース領域２とコレクタ領域３に接触できるようにするために開口７７を設ける。コレクタ接点領域の頂部上の酸化物領域は、好ましくはウェットエッチングステップによって除去する。
【００３５】
最後に（図１４を参照）、エミッタ、ベース及びコレクタ領域に、例えばシリサイド（サリサイド）のパッド又はアルミニウムのような金属のパッドから成る接続領域を設ける。後者（金属パッド）は、堆積してからパターン化することができる。本例では、エミッタ１、ベース２及びコレクタ３に接触するサリサイド領域１Ｅ、２Ｅ、３Ｅをそれぞれ形成する。エッチング又はソーイングのような分離技術を適用した後に、装着するのに適している個々のデバイス１０が得られる。
【００３６】
完全なＢｉＣＭＯＳ法の場合には、ＣＭＯＳ部分は、好ましくは、バイポーラ部分を完成するより前に、（ゲート部分を）部分的に形成し、そしてバイポーラ部分を完成した後ではあるが、サリサイド形成及びバックエンド工程の前に（ソース／ドレイン部分を）部分的に形成する。実施例は、シンカーインプラントを有する頂部から接続され、埋設したｎ＋＋のサブコレクタ上に、成長させたコレクタドリフト領域を特徴付けている。このコレクタ構成は、高性能のＢｉＣＭＯＳ／バイポーラデバイスにとって好ましい。低コストのコレクタ構造も可能である。ドリフト領域及びサブコレクタは、コストのかかるエピタキシャルコレクタ成長ステップを排除して、（高エネルギーインプラントを用いて）埋め込むことができる。
【００３７】
こうした種類のコスト低減法は、バイポーラトランジスタを形成するための、本発明による方法に適用することができる。デバイスの分離は、必要な性能及びコストに応じて、種々の方法で達成することができる。ＳＴＩ領域は別として、ＳＯＩ（＝シリコン・オン・インシュレータ）基板を用いて、ＤＴＩ（＝ディープ・トレンチアイソレーション）、接合アイソレーション及び完全な誘電体アイソレーションが可能である。
【００３８】
図１５〜図２６は、本発明の方法の第２実施形態による様々な関連する製造段階における他の半導体デバイスの断面図である。この場合にも、製造すべき半導体デバイスは、通常の方法で形成しておくことができる他の半導体素子又はこのような素子の一部を、予め図１５の段階より前に含むことができる。このような素子は、例えば、電界効果トランジスタとすることができる。様々な領域又は層のサイズ及び厚さについては、第１の実施例に対応する値と等しいか又は同様の値を選択することができることに留意すべきである。
【００３９】
デバイス１０の製造の第１の関連するステップでは、シリコン半導体本体１２を形成するｎ型のシリコン基板１１に分離領域を、ここではＳＴＩ分離領域１６、１７、１８の形態で設ける（図１５を参照）。この構造体上に、薄い第１の絶縁層４を熱酸化によって設け、この酸化層４上に、ｐ型シリコンの多結晶半導体層５をＣＶＤ法によって堆積する。前記ＳＴＩ領域１６、１７、１８の間の半導体本体１２の一部は、形成すべきトランジスタのコレクタ領域３（の一部）を成す、第１の半導体領域１３を形成する。
【００４０】
次に（図１６を参照）、ここでは窒化シリコンから成る第２の絶縁層６を、ポリシリコン層５の上に、例えばＣＶＤ法によって堆積する。第２の絶縁層６の上に、フォトレジストマスクＲを堆積して、フォトリソグラフィによってパターン化する。当該層構造体に、レジストＲをマスクとして用いて、フォトリソグラフィ及びエッチングによって、薄い酸化層４の上までの開口７を形成する。
【００４１】
続いて（図１７を参照）、レジストマスクＲを除去し、等方性のポリシリコンエッチングを用いて多結晶シリコン層５をアンダーエッチングすることにより、層６に、多結晶シリコン層５の端部５Ａに張り出す端部６Ａを形成する。層６の張り出し端部６Ａの幅は、ほぼ１００ｎｍ程度とする。前記アンダーエッチングの期間中、シリコン半導体本体１２は、当該薄い二酸化シリコンの層４によってエッチングの攻撃から保護される。
【００４２】
その後（図１８を参照）、開口７に接する薄い絶縁層４の一部を、エッチングによって除去する。層４の二酸化シリコンは、ＨＦベースのエッチング液でエッチングする。
【００４３】
次に（図１９を参照）、当該構造体上に、ここではエピタキシャル成長法によって堆積されるｐ型の重ドープシリコン層である、更なる半導体層２２を堆積する。当該層２２は、シリコンだけでなく、好ましくは本例におけるように、ホウ素スパイクによってドープされるシリコンとゲルマニウムの混晶も含み、更なる半導体層２２はまた、ゲルマニウムをドープしない、キャッピング層として機能する薄い上側部も有する。更なる半導体層２２は、トランジスタのベース領域２を形成することになる単結晶部分２と、多結晶であって当該ベース領域２を多結晶シリコン層５に接続する（第１の）垂直部分２Ａと、更に、いずれも多結晶性である、小さな水平及び垂直部分２Ｃと大きな水平部分２Ｂとを備える。本例では、シリコン層２２の厚さを約７０ｎｍとする。
【００４４】
層２２を堆積する成長工程の最終段階では（図２０を参照）、第２の絶縁層６の張り出し端部６Ａの下の空間を、層２２によって完全に満たす。
【００４５】
この後（図２１を参照）、ここではｎ型シリコンから成る他の半導体層１１１の堆積で、成長工程を続行する。（単）結晶ベース領域２の上の当該層１１１の中心部は、単結晶とするのが良く、これは形成すべきトランジスタのエピタキシャルエミッタ領域１を形成する。層２２のポリシリコン部分２Ｂ、２Ｃの上にある層１１１の、他の部分１１１Ｂ、１１１Ｃは、多結晶性とするのが良い。
【００４６】
次に（図２２を参照）、更なる半導体層２２及び半導体層１１１の多結晶部分２Ｂ、２Ｃ、１１１Ｂ、１１１Ｃを、ポリシリコンからモノシリコンに向けてのＨＣｌベースの選択的なエッチング液によって除去する。この工程は、第２の絶縁層６の端部６Ａが、再び張り出し部分を形成するまで続行する。
【００４７】
この後（図２３を参照）、ここでは二酸化シリコンの他の絶縁層９を堆積し、これにより第２の絶縁層６の張り出し端部６Ａの下の空洞と、開口７の残りの部分とを満たす。
【００４８】
前記層９の水平部分を、エッチングによって除去する（図２４を参照）。その結果、スペーサＳが、第２の絶縁層６の張り出し端部６Ａの最も外側の部分の下に形成される。
【００４９】
このステップの後（図２５を参照）、第２の絶縁層６の残りの部分を、例えば熱リン酸を用いる、ウェットエッチングによって除去する。
【００５０】
その後、当該層構造体の一部に、例えば外部ベースを画成するために、開口４０を設ける（図２６を参照）。
【００５１】
最後に、エミッタ、ベース及びコレクタ領域に、例えばシリサイド（サリサイド）のパッド又はアルミニウムのような金属のパッドから成る接続領域を設ける。後者（金属パッド）は、堆積してからパターン化することができる。エッチング又はソーイングのような分離技術を適用した後に、装着するのに適している個々のデバイスが得られる。これらのステップは、図示していない。
【００５２】
本発明が、ここに記載した実施例に限定されないこと、並びに当業者が本発明の範囲内で多くの変形及び変更を加えることが可能であることは明らかである。
【００５３】
例えば本発明は、特に（Ｃ）ＭＯＳ ＩＣ、又はＢｉ（Ｃ）ＭＯＳ ＩＣのようなＩＣの製造を除く、トランジスタのような個々の半導体装置の製造だけでなく、バイポーラＩＣのようなＩＣの製造にも適していることに留意すべきである。
【００５４】
更に、個々のステップは種々変更可能であることに留意する。例えば、他の堆積技術を、実施例で使用した技術の替わりに選択することができる。材料の選択においても、同様である。従って、例えば、様々な組成物の酸窒化シリコンのような他の絶縁材を用いることができ、様々な領域の半導体材料には、シリコン又はシリコンを含む混晶を用いることができる。
【００５５】
最後に、第１の実施例で使用したＴ型の接点構造は、第２の実施例にもまた、有利に適用することができる点に留意する必要すべきである。
【図面の簡単な説明】
【００５６】
【図１】本発明の方法の第１実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図２】本発明の方法の第１実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図３】本発明の方法の第１実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図４】本発明の方法の第１実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図５】本発明の方法の第１実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図６】本発明の方法の第１実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図７】本発明の方法の第１実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図８】本発明の方法の第１実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図９】本発明の方法の第１実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図１０】本発明の方法の第１実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図１１】本発明の方法の第１実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図１２】本発明の方法の第１実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図１３】本発明の方法の第１実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図１４】本発明の方法の第１実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図１５】本発明の方法の第２実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図１６】本発明の方法の第２実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図１７】本発明の方法の第２実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図１８】本発明の方法の第２実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図１９】本発明の方法の第２実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図２０】本発明の方法の第２実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図２１】本発明の方法の第２実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図２２】本発明の方法の第２実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図２３】本発明の方法の第２実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図２４】本発明の方法の第２実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図２５】本発明の方法の第２実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図２６】本発明の方法の第２実施例による、バイポーラトランジスタを有する半導体デバイスの、様々な段階における一工程段の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【国際調査報告】
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