(57)【要約】デジタル・アナログ変換器（ＤＡＣ）（１２０）によって生成される出力信号の位相を制御するデジタル・アナログ変換器システム（１００）を提供する。デジタル入力信号及び位相制御信号の各々をＤＡＣに供給する（２０４、２０６）。次に、ＤＡＣは、入力信号及び位相制御信号に基づき、周波数成分及び位相成分を有する出力からなるアナログ出力信号を生成する（２０８）。ＤＡＣは更に、位相調整信号を生成して（２１０）補助回路に伝達する。補助回路は、基準信号と位相調整信号との間の位相差を判定し、該位相差に基づき位相制御信号を生成する（２１４）。ここで、アナログ出力信号の位相は、位相制御信号に基づき制御される（２１６）。ＤＡＣのアナログ出力信号の位相を制御することによって、ＤＡＣ対ＤＡＣスキューを最小限に抑え得る。
2009510829.tif 000002
【特許請求の範囲】
【請求項１】
デジタル・アナログ変換器（ＤＡＣ）によって生成された出力信号の位相を制御するための方法であって、
前記ＤＡＣにデジタル信号からなる入力信号を供給すること、
前記ＤＡＣに位相制御信号を供給すること、
前記入力信号及び前記位相制御信号に基づき、周波数成分及び位相成分を有する出力からなるアナログ出力信号を前記ＤＡＣによって生成すること、
前記ＤＡＣによって位相調整信号を生成すること、
基準信号と前記位相調整信号との間の位相差を判定すること、
前記位相差に基づき前記位相制御信号を生成すること、を備え、
前記アナログ出力信号の位相が、前記位相制御信号に基づき調整される、方法。
【請求項２】
請求項１に記載の方法において、
前記基準信号は第１基準信号を含み、前記位相制御信号を生成することは、
前記位相差に基づき電圧を生成すること、
前記電圧に基づき第２基準信号の周波数を調整して前記位相制御信号を生成すること、を含む、方法。
【請求項３】
請求項２に記載の方法において、
前記第２基準信号の周波数を調整することは、電圧制御発振器によって生成された信号の周波数を前記基準電圧に基づき調整することを含む、方法。
【請求項４】
請求項１に記載の方法において、
前記アナログ出力信号の位相を調整することは、
前記位相制御信号に基づき前記位相調整信号を調整すること、
前記調整された位相調整信号に基づき前記アナログ出力信号の位相を制御すること、
を含む、方法。
【請求項５】
デジタル・アナログ変換器の位相を制御するための装置であって、
入力デジタル信号を受信し、位相調整信号を生成し、前記入力デジタル信号と前記位相調整信号とに基づきアナログ出力信号を生成し、補助回路に前記位相調整信号を伝達するデジタル・アナログ変換器（ＤＡＣ）と、
前記ＤＡＣに結合された前記補助回路であって、前記位相調整信号を受信し、前記位相調整信号を基準信号と比較し、前記位相調整信号と前記基準信号との比較に基づき位相制御信号を生成し、前記ＤＡＣに前記位相制御信号を伝達する前記補助回路と、を備え、
前記ＤＡＣは、前記位相制御信号に基づき前記アナログ出力信号の位相を調整する、装置。
【請求項６】
請求項５に記載の装置において、
前記補助回路は、前記位相調整信号を受信し、前記位相調整信号を基準信号と比較し、前記比較に基づき電圧を生成する位相同期ループを含み、前記補助回路は、前記電圧に基づき前記位相制御信号を生成する、装置。
【請求項７】
請求項６に記載の装置において、
前記補助回路は更に、前記位相同期ループに結合された電圧制御発振器であって、前記電圧を受け取り、前記電圧に基づき前記位相制御信号を生成する電圧制御発振器を含む、装置。
【請求項８】
請求項７に記載の装置において、
前記基準信号は第１基準信号を含み、
前記電圧制御発振器は、前記電圧に基づき第２基準信号の周波数を調整することによって前記位相制御信号を生成する、装置。
【請求項９】
デジタル・アナログ変換器対デジタル・アナログ変換器（ＤＡＣ対ＤＡＣ）スキューを制御するための装置であって、
第１入力デジタル信号を受信し、第１位相調整信号を生成し、第１補助回路に前記第１位相調整信号を伝達し、前記第１入力デジタル信号及び第１位相制御信号に基づき第１アナログ出力信号を生成する第１デジタル・アナログ変換器（ＤＡＣ）と、
前記第１ＤＡＣに結合された前記第１補助回路であって、前記第１位相調整信号を受信し、前記第１位相調整信号を基準信号と比較して比較値を生成し、その比較値に基づき前記第１位相制御信号を生成する前記第１補助回路と、
第２入力デジタル信号を受信し、第２位相調整信号を生成し、第２補助回路に前記第２位相調整信号を伝達し、前記第２入力デジタル信号及び第２位相制御信号に基づき第２アナログ出力信号を生成する第２ＤＡＣと、
前記第２ＤＡＣに結合された前記第２補助回路であって、前記第２位相調整信号を受信し、前記第２位相調整信号を前記基準信号と比較して比較値を生成し、その比較値に基づき前記第２位相制御信号を生成する前記第２補助回路と、
前記第１ＤＡＣ及び前記第２ＤＡＣに結合された結合器であって、前記第１アナログ出力信号及び前記第２アナログ出力信号を同期させて合成する前記結合器と、
が含まれる装置。
【請求項１０】
請求項９に記載の装置において、
前記第１補助回路は、第１電圧制御発振器（ＶＣＯ）に結合された第１位相同期ループ（ＰＬＬ）を含み、前記第１ＰＬＬは、前記第１位相調整信号を受信し、前記第１位相調整信号を前記基準信号と比較して、前記比較に基づき第１電圧を生成し、前記第１ＶＣＯは、前記第１電圧を受け取り、前記第１電圧に基づき前記第１位相制御信号を生成し、
前記第２補助回路は、第２ＶＣＯに結合された第２ＰＬＬを含み、前記第２ＰＬＬは、前記第２位相調整信号を受信し、前記第２位相調整信号を前記基準信号と比較して、前記比較に基づき第２電圧を生成し、前記第２ＶＣＯは、前記第２電圧を受け取り、前記第２電圧に基づき前記第２位相制御信号を生成する、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概してデジタル・アナログ変換器に関し、特に、デジタル・アナログ変換器によって出力される信号の位相制御に関する。
【背景技術】
【０００２】
現在の電気通信システムでは、情報は、デジタルフォーマットで交信されることがある。そのような情報がデジタル化されると、同相成分（Ｉ）及び直交成分（Ｑ）からなる直交振幅変調信号等の複素デジタル信号が生成され、この信号は、複数のＤＡＣに供給されてアナログ信号に変換される。そして、複数のＤＡＣの各々によって出力されたアナログ信号は、無線周波数搬送波に変調された後に合成されるとともに、増幅されて無線インターフェイスを介して送信される。複数のＤＡＣの出力を同期させて（coherently）合成するには、それらＤＡＣの出力をほぼ完全に位相整合させるべきであり、好適には、４ナノ秒（ｎｓ）未満の位相差とすべきである。この場合、この差のＤＡＣ成分は０．５ｎｓ未満であるべきである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
デジタル・アナログ変換器（ＤＡＣ）がデジタル部及びアナログ部を含むことは、公知である。信号がアナログ部を伝搬すると、信号の伝搬に合わせて遅延又はスキューが生じる。更なる遅延が、信号をアナログ部に挿入することによっても生じる。複数のＤＡＣの出力を同期させて合成するために、各ＤＡＣのアナログ経路をほぼ完全に整合させる必要がある。しかしながら、ＤＡＣ構成要素の集積回路プロセスのばらつき、並びにＤＡＣ間の動作温度、寿命、及び供給電圧のばらつきのために、伝搬信号に生じた遅延は、ＤＡＣ間で一様ではない。ＤＡＣ対ＤＡＣスキューとしても知られるこのＤＡＣ間の遅延差により、どうしても同期合成（coherent combining）が困難になる。現在、ＤＡＣ対ＤＡＣスキューを制御するための唯一の方法は、各ＤＡＣが他の全てのＤＡＣとほぼ同じであることを保証するためにＤＡＣの製造を慎重に制御すること及び／又は同じスキューを備えたＤＡＣを特定するためにそれらのスキューについてＤＡＣの試験を行うことである。しかしながら、このことは、多大の費用を要する煩わしいプロセスであるばかりでなく、複数のＤＡＣが異なる基板に設けられ、それらのＤＡＣの出力が合成される場合には、複数のＤＡＣ間の動作温度、寿命、及び供給電圧のばらつきに起因し得る位相差の解決には役立たない。
【０００４】
従って、複数のＤＡＣが理想的でない動作環境で用いられる場合、ＤＡＣ対ＤＡＣスキューを最小限に抑える方法及び装置に対する必要性が存在する。
【課題を解決するための手段】
【０００５】
一般的に、本発明の実施形態は、デジタル・アナログ変換器（ＤＡＣ）によって生成された出力信号の位相を制御するための方法を包含する。本方法は、前記ＤＡＣにデジタル信号からなる入力信号を供給すること、前記ＤＡＣに位相制御信号を供給すること、前記入力信号及び前記位相制御信号に基づき、周波数成分及び位相成分を有する出力からなるアナログ出力信号を前記ＤＡＣによって生成すること、を含む。本方法は更に、前記ＤＡＣによって位相調整信号を生成すること、基準信号と前記位相調整信号との間の位相差を判定すること、前記位相差に基づき前記位相制御信号を生成すること、を含み、前記アナログ出力信号の位相が、前記位相制御信号に基づき調整される。
【０００６】
本発明の他の実施形態は、デジタル・アナログ変換器の位相を制御するための装置を包含する。本装置は、入力デジタル信号を受信し、位相調整信号を生成し、前記入力デジタル信号と前記位相調整信号とに基づきアナログ出力信号を生成し、補助回路に前記位相調整信号を伝達するデジタル・アナログ変換器（ＤＡＣ）を含む。本装置は更に、前記ＤＡＣに結合された前記補助回路であって、前記位相調整信号を受信し、前記位相調整信号を基準信号と比較し、前記位相調整信号と前記基準信号との比較に基づき位相制御信号を生成し、前記ＤＡＣに前記位相制御信号を伝達する前記補助回路を含み、前記ＤＡＣは、前記位相制御信号に基づき前記アナログ出力信号の位相を調整する。
【０００７】
本発明の更に他の実施形態は、デジタル・アナログ変換器対デジタル・アナログ変換器（ＤＡＣ対ＤＡＣ）スキューを制御するための装置を包含する。本装置は、第１入力デジタル信号を受信し、第１位相調整信号を生成し、第１補助回路に前記第１位相調整信号を伝達し、前記第１入力デジタル信号及び第１位相制御信号に基づき第１アナログ出力信号を生成する第１デジタル・アナログ変換器（ＤＡＣ）を含む。また、本装置は、前記第１ＤＡＣに結合された前記第１補助回路であって、前記第１位相調整信号を受信し、前記第１位相調整信号を基準信号と比較して比較値を生成し、その比較値に基づき前記第１位相制御信号を生成する前記第１補助回路を含む。本装置は更に、第２入力デジタル信号を受信し、第２位相調整信号を生成し、第２補助回路に前記第２位相調整信号を伝達し、前記第２入力デジタル信号及び第２位相制御信号に基づき第２アナログ出力信号を生成する第２ＤＡＣを含む。また、本装置は、前記第２ＤＡＣに結合された前記第２補助回路であって、前記第２位相調整信号を受信し、前記第２位相調整信号を前記基準信号と比較して比較値を生成し、その比較値に基づき前記第２位相制御信号を生成する前記第２補助回路を含む。本装置は更に、前記第１ＤＡＣ及び前記第２ＤＡＣに結合された結合器であって、前記第１アナログ出力信号及び前記第２アナログ出力信号を同期させて合成する結合器を含む。
【発明を実施するための最良の形態】
【０００８】
複数のＤＡＣが理想的でない動作環境に用いられる場合のＤＡＣ対ＤＡＣスキューを最小限に抑える方法及び装置に対する必要性に対応するために、デジタル・アナログ変換器（ＤＡＣ）によって生成される出力信号の位相を制御するデジタル・アナログ変換器システムを提供する。デジタル入力信号及び位相制御信号の各々がＤＡＣに供給される。次に、ＤＡＣは、入力信号及び位相制御信号に基づきアナログ出力信号を生成する。ここで、アナログ出力信号は、周波数成分及び位相成分を有する出力からなる。ＤＡＣは、更に、補助回路に伝達される位相調整信号を生成する。補助回路は、基準信号と位相調整信号との間の位相差を判定し、位相差に基づき上記位相制御信号を生成する。そして、アナログ出力信号の位相が、位相制御信号に基づき調整される。ＤＡＣのアナログ出力信号の位相を制御することによって、ＤＡＣ対ＤＡＣスキューが最小限に抑えられる。
【０００９】
本発明について、図１〜図３を参照して更に詳細に説明する。図１は、本発明の一実施形態に基づくデジタル・アナログ変換器（ＤＡＣ）システム１００のブロック図である。ＤＡＣシステム１００は、デジタル信号源（ＤＳＳ）１０２を含む。このＤＳＳ１０２は、例えば、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、又は波高率低減（ＣＦＲ）モジュールであり、これらは、デジタル信号、例えば、同相成分（Ｉ）及び直交成分（Ｑ）を含む複素信号のようなデジタル信号を供給する。このデジタル信号は、その後、アナログ信号に変換される。ＤＡＣシステム１００は更に、ＤＳＳ１０２に結合されたＤＡＣ１２０であって、マサチューセッツ州ノーウッドのアナログ・デバイセス社（Ａｎａｌｏｇ  Ｄｅｖｉｃｅｓ，  Ｉｎｃ．）から市販されており利用可能なＡＤ９７７９などのようなＤＡＣ１２０と、ＤＳＳ１０２及びＤＡＣ１２０の各々に結合された補助回路１６０とを含む。
【００１０】
ＤＳＳ１０２は、複数の入力ポート１０４，１０６と、少なくとも１つの出力ポート１０８とを含む。ＤＡＣ１２０は、複数の入力ポート１２２，１２４と、複数の出力ポート１５２，１５４とを含む。ＤＡＣ１０２は更に、複数の入力ポートの第１入力ポート１２２に結合されたフリップフロップ１２６と、複数の出力ポートの第１出力ポート１５２及びフリップフロップ１２６に結合された同期デジタル・アナログ変換器１３０と、複数の入力ポートの第２入力ポート１２４、フリップフロップ１２６、複数の出力ポートの第２出力ポート１５４の各々に結合された第１クロックツリー１３２と、第２入力ポート１２４及び同期デジタル・アナログ変換器ブロック１３０に結合された第２クロックツリー１４２とを含む。
【００１１】
第１クロックツリー１３２は周波数分割器１３４を含み、この周波数分割器１３４は、その入力において第２入力ポート１２４に結合され、その出力において第１バッファ１３６の入力に結合されている。第１バッファ１３６は更に、その出力において第２バッファ１４０及びフリップフロップ１２６に結合されている。第２バッファ１４０は更に、その出力において第２出力ポート１５４に結合されている。第２クロックツリー１４２は第３バッファ１４４を含み、この第３バッファ１４４は、その入力において第２入力ポート１２４に結合され、その出力において同期デジタル・アナログ変換器ブロック１３０に結合されている。
【００１２】
補助回路１６０は、基準信号発生器１７４、好適には電圧制御発振器（ＶＣＯ）に結合された位相同期ループ（ＰＬＬ）１６２を含む。ＰＬＬ１６２は好適には、複数のＰＬＬ出力ポート１６８，１７０の第１出力ポート１６８、好適にはチャージポンプ（ＣＰ）出力ポートを介して基準信号発生器１７４に結合されるとともに、複数のＰＬＬ入力ポート１６４，１６６の第１入力ポート１６４を介して入力基準信号発生器（図示せず）に結合されている。ＰＬＬ１６２は更に、複数のＰＬＬ入力ポートの第２入力ポート１６６を介してＤＡＣ１２０に結合されるとともに、複数のＰＬＬ出力ポートの第２出力ポート１７０を介してＤＳＳ１０２に結合されている。ＰＬＬ１６２は、テキサス・インストルメンツ（Ｔｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓ）から市販されており利用可能なＣＤＣ７００５などのような、種々の市販の集積ＰＬＬ回路のうちの任意の１つを含み得る。
【００１３】
補助回路１６０は、ＤＡＣによって出力されるアナログ信号、即ちアナログ信号１５０の位相を制御する位相制御信号をＤＡＣ１２０に供給する。ＤＡＣ１２０によって出力された信号の位相を制御することにより、ＤＡＣシステム１００は、ＤＡＣ出力信号の位相を制御可能であり、また、ＤＡＣ１２０の集積回路プロセス／製造ロット、動作温度、寿命、及び供給電圧にかかわらず、他のＤＡＣによって出力された信号の位相と整合し得る位相を有するＤＡＣ出力信号を提供する。位相整合を保証することによって、ＤＡＣシステム１００は、複数の出力アナログ信号の同期合成を容易にする。
【００１４】
次に、図１及び図２において、ＤＡＣシステム１００の動作について述べる。図２は、本発明の一実施形態に基づくＤＡＣシステム１００の動作の論理フロー図２００である。論理フロー図２００は、ＤＳＳ１０２によってデジタル信号１１０、好適にはＩ／Ｑデータが生成されると、開始する（２０２）。ＤＳＳ１０２は、ＤＳＳの出力ポート１０８を介してＤＡＣ１２０にデジタル信号１０２を伝達する。このデジタル信号は、ＤＡＣ１２０の複数の入力ポートの第１入力ポート１２２に供給される（２０４）。基準信号発生器１７４は位相制御信号１７６を伝達し、この位相制御信号１７６は第２入力ポート１２４を介してＤＡＣ１２０に供給される（２０６）。次に、受信デジタル信号１１０及び補助回路１６０から受信された位相制御信号１７６に基づき、ＤＡＣ１２０は、位相制御された出力信号１５０を生成する（２０８）。
【００１５】
詳しくは、ＤＡＣ１２０は、デジタル信号１１０の受信に応答して、そのデジタル信号を「Ｄ」フリップフロップ等のフリップフロップ１２６に転送する。フリップフロップ１２６は更に、第１クロックツリー１３２によって生成された（２１０）第１位相調整信号１３８を受信する。受信デジタル信号及び第１位相調整信号１３８に基づき、フリップフロップ１２６はデジタル値１２８を生成する。フリップフロップ１２６は、そのデジタル値１２８を同期デジタル・アナログ変換器ブロック１３０に伝達する。同期デジタル・アナログ変換器ブロック１３０は更に、第２クロックツリー１４２によって生成された（２１０）第２位相調整信号１４６を受信する。デジタル値１２８及び第２位相調整信号１４６に基づき、同期デジタル・アナログ変換器ブロック１３０は、上記デジタル信号１２８のアナログ形態に対応する値からなるアナログ信号、即ち出力信号１５０を生成する（２０８）。ＤＡＣ１２０は、第１位相調整信号１３８及び第２位相調整信号１４６の各々を用いて、これらの位相調整信号が供給されるフリップフロップ１２６及び同期デジタル・アナログ変換器ブロック１３０をそれぞれ制御することにより、出力信号１５０の位相を制御する。そして、出力信号１５０は、複数のＤＡＣ出力ポートの第１出力ポート１５２を介して、ＤＡＣ１２０から出力される。
【００１６】
補助回路１６０は、位相制御信号１７６を次のように生成する。ＰＬＬ１６２は、第１ＰＬＬ入力ポート１６４を介して、入力基準信号発生器から第１基準信号１５８を受信する。ＰＬＬ１６２は更に、第２ＰＬＬ入力ポート１６６を介して、ＤＡＣ１２０、即ち第１クロックツリー１３２から、より具体的には第１クロックツリーの第２バッファ１４０から、調整済み位相調整信号１５６を受信する。ＰＬＬ１６２は、基準信号１５８の位相と調整済み位相調整信号１５６の位相とを比較して（２１２）、比較値を生成する。補助回路１６０は、その比較値に基づき、位相制御信号１７６を生成する（２１４）。詳しくは、ＰＬＬ１６２は、比較値に基づき、基準信号発生器１７４に伝達される電圧１７２を生成する。基準信号発生器１７４は第２基準信号を生成する。この第２基準信号の周波数が電圧制御される。すなわち基準信号発生器１７４は、電圧１７２のレベルに基づき第２基準信号の周波数を調整して、位相制御信号１７６を生成する（２１４）。そして、基準信号発生器１７４は、この位相制御信号１７６をＤＡＣ１２０、具体的にはＤＡＣ１２０の第２入力ポート１２４に伝達する。
【００１７】
ＤＡＣ１２０は、補助回路１６０から位相制御信号１７６を受信し、この位相制御信号１７６に基づき、第１位相調整信号１３８及び第２位相調整信号１４６を変更する。位相制御信号１７６に基づき第１位相調整信号１３８及び第２位相調整信号１４６を変更することにより、位相制御信号１７６は、出力信号１５０の位相を制御するように機能する。詳しくは、ＤＡＣ１２０は、第１クロックツリー１３２及び第２クロックツリー１４２の各々に位相制御信号１７６を転送する。第１クロックツリー１３２及び第２クロックツリー１４２の各々は、受信された位相制御信号に基づき、変更済み第１位相調整信号１３８及び変更済み第２位相調整信号１４６を生成する。そして、第１クロックツリー１３２及び第２クロックツリー１４２は、それらそれぞれの変更済み位相調整信号１３８，１４６を、フリップフロップ１２６及び同期デジタル・アナログ変換器１３０にそれぞれ伝達する。ここで、変更済み位相調整信号１３８，１４６はそれぞれ信号１２８，１５０の位相を制御する（２１６）ために用いられる。
【００１８】
第１クロックツリー１３２は、変更済み第１位相調整信号１３８を、次のように生成する。第１クロックツリー１３２は、受信した位相制御信号を周波数分割器１３４に送る。周波数分割器１３４は、受信した位相制御信号に基づき、変更済み第１位相調整信号１３８を生成する。詳しくは、受信した位相制御信号に基づき、周波数分割器１３４は、位相制御信号に部分的に関連する周波数、例えば、位相制御信号の周波数（「１」での分割に対応する）、位相制御信号の２分の１の周波数、位相制御信号の４分の１の周波数、及び位相制御信号の８分の１の周波数のうちの１つ又は複数の周波数で、１つ又は複数の調整済み位相調整信号を生成する。そして、周波数分割器１３４は、バッファ１３６を介してフリップフロップ１２６に変更済み第１位相調整信号１３８を伝達するとともに、該変更済み第１位相調整信号の更にバッファリング形態、即ちフィードバック信号１５６を補助回路１６０、具体的には、バッファ１３６，１４０を介してＰＬＬ１６２に伝達する。そして、フリップフロップ１２６は、変更済み第１位相調整信号１３８に基づき信号１２８の位相を調整することによって出力信号１５０の位相を調整する。更に、周波数分割器１３４は、バッファ１３６，１４０を介して、ＤＳＳ１０２に第１位相調整信号１３８の更にバッファリング形態を伝達する。第２クロックツリー１４２は、第３バッファ１４４を介して同期デジタル・アナログ変換器ブロック１３０に位相制御信号１７６を送ることにより、変更済み第２位相調整信号１４６を生成する。そして、同期デジタル・アナログ変換器ブロック１３０は、上述したように、変更済み第２位相調整信号１４６に基づき出力信号１５０の位相を調整する。
【００１９】
ＤＳＳ１０２は、第１ＤＳＳ入力ポート１０４を介して、ＤＡＣ１２０から同ＤＳＳに伝達された位相調整信号を受信し、その受信した信号を利用して、同ＤＳＳによって出力されるデジタル信号１１０の周波数及び位相を制御する。従って、位相制御信号１７６は、デジタル信号１１０の周波数及び位相を制御することによって、更には、フリップフロップ１２６及び同期デジタル・アナログ変換器ブロック１３０のスイッチングを制御することによって出力信号１５０の位相を制御する。そして、論理フロー２００は終了する（２１８）。
【００２０】
図３Ａ及び図３Ｂは、本発明の他の実施形態に基づくマルチ・デジタル・アナログ変換器（ＤＡＣ）システム３００のブロック図である。マルチＤＡＣシステム３００は、複数のＤＡＣシステム１００（２つ示す）を含み、各ＤＡＣシステム１００は、ＤＡＣ１２０及び補助回路１６０を含む。更に、各ＤＡＣシステム１００、特に、各ＤＡＣシステムの各ＤＡＣ１２０は、ＤＡＣシステムによって生成された出力信号１５０を合成する結合器３０４に結合されている。マルチＤＡＣシステム３００における各ＤＡＣシステム１００の出力信号を、マルチＤＡＣシステム３００の他のＤＡＣシステム１００の出力と同期させて合成するには、それらの出力信号の位相を整合しなければならない。従って、各ＤＡＣシステム１００は、ＤＡＣシステムによって出力されるアナログ信号の位相を制御する補助回路１６０を含む。更に、各ＤＡＣシステム１００の補助回路１６０は、同一の基準信号源３０２を利用することにより、調整済み位相調整信号１５６と比較される基準信号１５８を生成する。
【００２１】
位相制御済みアナログ出力信号１５０を生成することによって、ＤＡＣシステム１００は、ＤＡＣシステムを伝搬する信号に生じた遅延を補償することが可能である。従って、マルチＤＡＣシステム３００の複数のＤＡＣシステム１００等のような複数のＤＡＣシステムの信号伝搬遅延の差は、これはＤＡＣ対ＤＡＣスキューとして知られているが、構成要素集積回路プロセスのばらつきや、ＤＡＣシステム間の動作温度、寿命、及び供給電圧のばらつきにかかわらず、補償され最小限に抑えられる。ＤＡＣ対ＤＡＣスキューを最小限に抑えることによって、複数のＤＡＣシステムの出力信号の同期合成が容易になる。
【００２２】
本発明について、その特定の実施形態を参照して詳細に説明したが、添付の特許請求の範囲の請求項に記載された本発明の範囲から逸脱することなく種々の変更を行い得ること、またその等価物に置き換え得ることを当業者は理解し得る。従って、本明細書及び図面は限定的でなく例示的であると見なすべきであり、そのような変更及び置き換えの全てが本発明の範囲内に含まれる。
【００２３】
当業者は、図の要素が簡単明瞭に示されたものであり、必ずしも縮尺通りに描かれていないことを理解し得る。例えば図の要素は、本発明の種々の実施形態をより理解するために他の要素と比較して寸法が誇張されている場合がある。なお、製品化可能な実施形態において有用又は必要な一般的に良く理解された要素については、本発明の実施形態を把握する上で妨げにならないように説明を省略している。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態に基づくデジタル・アナログ変換器システムを示すブロック図。
【図２】本発明の一実施形態に基づく、アナログ出力信号の位相を制御する際に、図１のデジタル・アナログ変換器システムによって実行される方法を示す論理フロー図。
【図３Ａ】本発明の他の実施形態に基づくデジタル・アナログ変換器システムを示すブロック図。
【図３Ｂ】本発明の他の実施形態に基づくデジタル・アナログ変換器システムを示す図３Ａから続くブロック図。
【図１】
2009510829.tif 000003
【図２】
2009510829.tif 000004
【図３Ａ】
2009510829.tif 000005
【図３Ｂ】
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【国際調査報告】
2009510829.tif 000007