(57)【要約】  本発明は、フロントエンド無線受信機内に使用されるベースバンドフィルタの消費電力を削減し、かつ必要な線形性を提供するという要求に応えるものである。詳細には、従来よりも少ない消費電力で比較的高い線形性を得ることができる。これは、理想的な統一された直流利得の「複合」ソースフォロワ（ＣＭＯＳ素子を使用するとき）として動作する最適化された単分岐完全差動構造を使用する本発明の実施形態で達成される。ソースフォロワの内部の正帰還により、１つまたは２つの複素数極を合成することができる。
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【特許請求の範囲】
【請求項１】
ａ）差動入力段と、
ｂ）差動入力段から少なくとも１つの入力を受け取る電圧フォロワ段と、
ｃ）フィルタの周波数持性を決定するように選択された１つまたは複数のリアクタンス要素と
を有するフィルタ回路。
【請求項２】
正帰還を提供する手段を有し、
該正帰還を提供する手段により、複素数極が合成される請求項１に記載のフィルタ回路。
【請求項３】
前記正帰還を提供する手段は、前記電圧フォロワ段に設けられている請求項２に記載のフィルタ回路。
【請求項４】
前記差動入力段は差動出力を有し、該差動出力の端子間に少なくとも１つの第１のリアクタンス要素が設けられている請求項１から請求項３のいずれかに記載のフィルタ回路。
【請求項５】
前記電圧フォロワ段は差動出力を有し、該差動出力の端子間に少なくとも１つの第２のリアクタンス要素が設けられている請求項１から請求項４のいずれかに記載のフィルタ回路。
【請求項６】
第１および／または第２のリアクタンス要素がキャパシタである請求項１から請求項５のいずれかに記載のフィルタ回路。
【請求項７】
前記差動フィルタ段は、第１のトランジスタ（Ｍ１）と第２のトランジスタ（Ｍ２）とを有し、
各トランジスタのそれぞれの制御端子が、それぞれの差動入力を受け取るように構成され、各トランジスタのそれぞれの第１の端子が電圧源に接続され、各トランジスタのそれぞれの第２の端子が、前記電圧フォロワ段のそれぞれの入力に接続された請求項１から請求項６のいずれかに記載のフィルタ回路。
【請求項８】
第１と第２のトランジスタは両方とも、ｉ）ＦＥＴとｉｉ）ＢＪＴのいずれかである請求項７に記載のフィルタ回路。
【請求項９】
前記電圧フォロワ段は、第３のトランジスタ（Ｍ３）と、第４のトランジスタ（Ｍ４）とを有し、
各前記トランジスタのそれぞれの制御端子は、前記差動入力段のそれぞれの差動出力端子に接続されている請求項１から請求項８のいずれかに記載のフィルタ回路。
【請求項１０】
第３と第４のトランジスタのそれぞれの第１の端子は、前記差動入力段のそれぞれの差動出力端子に接続されており、それぞれの第１の端子は、同じトランジスタのそれぞれの制御端子と反対の差動出力端子に接続されている請求項９に記載のフィルタ回路。
【請求項１１】
第３と第４のトランジスタが両方とも、ｉ）ＦＥＴとｉｉ）ＢＪＴのいずれかである請求項１０に記載のフィルタ回路。
【請求項１２】
各トランジスタのそれぞれの第１の端子は、第１の電流源にそれぞれ接続され、それぞれの第２の端子は、第２の電流源とそれぞれ接続されている請求項９に記載のフィルタ回路。
【請求項１３】
前記フィルタは、双二次フィルタである請求項１から請求項１２のいずれかに記載のフィルタ回路。
【請求項１４】
４つのトランジスタと２つのキャパシタンスを含む差動電流分岐を有する双二次フィルタセルと、
４つのトランジスタのうちの２つのトランジスタに正帰還を提供し、それにより複素数極合成に必要な共振を得る手段と
を具備するシステム。
【請求項１５】
無線周波数フロントエンドの一部分である双二次フィルタ用のコンパクト構造を有する請求項１４に記載のシステム。
【請求項１６】
アクティブフィルタを有し、
前記アクティブフィルタは、差動入力段と、電圧フォロワ出力段とを有し、
前記電圧フォロワ出力段は、正帰還を有し、それにより複素数極合成を提供するＲＦフロントエンド。
【請求項１７】
差動入力段と、電圧フォロワ出力段とを具備し、
前記電圧フォロワ出力段は正帰還を有し、それにより複素数極合成を提供するアクティブフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィルタ回路に関する。より詳細には、本発明は、少ない消費電力で所望のレベルの線形性を実現することができる電圧フォロワを内蔵するアクティブフィルタに関する。本発明の実施態様は、詳細には、通信システムまたは装置内で更に処理する前の極めて低いレベルの帯域周波数信号のフィルタリングに適する。
【背景技術】
【０００２】
サービスが改善された無線通信用の携帯端末装置の需要の増大により、優れたブロックソリューションの開発が必要とされている。例えば、新しいサービスに利用可能な電力が供給されることになるため、各ブロックの消費電力を低減することは、非常に重要となってきている。そこで、本明細書では、受信機内のベースバンド連続時間フィルタの事例に取り組んでいる。
【０００３】
周知のフィルタの実施態様は、高い線形成を補償するが、線形成の低いＧｍ−Ｃフィルタの構造よりも電力消費が多いアクティブＲＣおよびアクティブＧｍ−ＲＣの構造に基づいている。
【０００４】
以上に鑑みると、消費電力を最小にし、かつ、高い線形性を補償する新しいフィルタ構造が必要となる。
【発明の開示】
【０００５】
本発明は、フロントエンド無線受信機に使用されるベースバンドフィルタの消費電力を低減し、かつ必要な線形性を提供するという要望に応えるものである。具体的には、従来よりも低い消費電力で、比較的高い線形性を得ることができるという要望に応えるものである。これは、本発明の実施形態において、理想的な統一された直流利得を得る「複合（composite）」ソースフォロワ（ＣＭＯＳ素子を使用するとき）として作動する、最適化された単分岐の完全差動構造を用いることにより達成される。ソースフォロワ内部の正帰還によって、２つの複素数極を合成することができる。
【０００６】
以上の事項を考慮して、本発明に係る第１の態様は、ａ）差動入力段、ｂ）差動入力段から少なくとも１つの入力を受け取る電圧フォロワ段、およびｃ）１つまたは複数のリアクタンス要素を具備するフィルタ回路を提供する。フィルタ回路は、正帰還を提供する手段を有することが好ましい。この正帰還を提供する手段により、複素数極が合成（complex-pole synthesis）される。より好ましくは、電圧フォロワ段に、正帰還を提供する手段を設けるとよい。
【０００７】
この構造により、ソースフォロワの重要な効果を得ることができる。具体的には、他の帰還構造と同じように、閉ループ利得が大きい場合に、線形性が向上するという効果を得ることができる。すなわち、ｇｍが大きいほど線形性が向上する。この基本的な結果は、入力装置のＶovが大きい場合に、線形性が向上するアクティブＲＣフィルタおよびＧｍ−Ｃフィルタと全く異なる。Ｖovと線形性との依存がなくなると、フィルタ性能は直ちに大きな影響を受ける。Ｖovを最小にすると、所定のｇｍ値を得るために電流レベル（更には消費電力）が減少する。これにより、同じ線形性を得るために必要となる電力が大幅に削減される。
【０００８】
更に、電圧フォロワ段を使用することにより出力インピーダンスが低くなる。これにより、フィルタは、フィルタの線形性や伝達関数が実質的に修正されることなく、適度な抵抗負荷またはスイッチドキャパシタを駆動することができる。
【０００９】
更に、差動入力段と電圧フォロワとの配置により、フィルタ段に同相モード帰還（ＣＭＦＢ）回路が不要となる。これにより、構成要素、ＰＣＢスペースおよびコストを節約できる。
【００１０】
更に、上記の構造は、消費電力を削減するばかりか、回路性能も犠牲にしない。詳細には、上記の構成により、特に従来と同等、または、従来よりも大きい相互コンダクタンス（ｇｍ）を少ない電流で得ることができる。少ない電流で比較的大きいｇｍを得ることができるので、ノイズ性能が改善され、所定のフィルタ極周波数で大きいキャパシタを使用でき、これにより、寄生容量に対して頑強なフィルタ回路を得ることができる。
【００１１】
本発明に係る第２の態様は、４つのトランジスタと２つのキャパシタンスを含む差動電流分岐を有する双二次フィルタ（bi-quadratic filter）セルと、４つのトランジスタのうちの２つのトランジスタに正帰還を提供し、それにより複素数極合成に必要な共振を得る手段とを具備するシステムを提供する。
【００１２】
また、本発明は、更に無線周波数フロントエンドの一部である完全低電力双二次フィルタのコンパクトな構造と、４つのトランジスタと２つのキャパシタンスのみで構成された１つの差動電流分岐だけを有する完全双二次フィルタセルとを具備するシステムを提供する。また、本発明は、４つのトランジスタのうちの２つのトランジスタの正帰還によって複素数極合成に必要な共振を得る方法を提供する。
【００１３】
更なる他の機能と態様は、添付の特許請求の範囲から明らかにされよう。
【００１４】
本発明の更なる他の機能と効果は、類似の参照番号が類似の部分を指す図面を参照することにより、単なる例として提供される実施形態の以下の説明から明らかにされよう。
【発明を実施するための最良の形態】
【００１５】
本発明の実施形態によれば、低電力双二次フィルタ（low-power bi-quadratic filter）は、最適化された単分岐の完全差動構造（single-branch fully differential structure）を備えており、「複合（composite）」電圧フォロワ（理想的な統一された直流ゲインを得る）として動作する。
【００１６】
図１に、本発明の第１の実施形態を構成する第１のフィルタ回路１００を示す。フィルタ回路１００は、電圧を供給する第１の電力レール（以下「電源レール」という。）１１２と、負または０ボルトレールとして働く逆極性の第２の電力レール（以下「接地レール」という。）１１４とを備えている。第１の電流経路は、電源レール１１２と接地レール１１４の間に形成されている。この経路には、第１のＭＯＳＦＥＴ１０２（Ｍ１）と第２のＭＯＳＦＥＴ１０８（Ｍ４）とが設けられている。ＦＥＴ１０２のドレインは、電源レール１１２に接続され、このＦＥＴ１０２のソースは、第２のＭＯＳＦＥＴ１０８（Ｍ４）のドレインに接続されている。また、第２のＭＯＳＦＥＴ１０８（Ｍ４）のソースは、電流Ｉ0を供給する電流源１１８を介して接地レール１１４に接続されている。第１のＭＯＳＦＥＴ１０２（Ｍ１）のゲート端子には、差動入力段用の正入力端子として働く入力端子１２６が設けられている。
【００１７】
また、電源レール１１２と接地レール１１４の間には、第３のＭＯＳＦＥＴ１０４（Ｍ２）を有する第２の電流経路が設けられている。第３のＭＯＳＦＥＴ１０４（Ｍ２）のドレインは、電源レール１１２に接続されている。更に、第２の電流経路には、第４のＭＯＳＦＥＴ１０６（Ｍ３）が設けられている。この第４のＭＯＳＦＥＴ１０６（Ｍ３）のドレインは、第３のＭＯＳＦＥＴ１０４（Ｍ２）のソースに接続されている。第４のＭＯＳＦＥＴ１０６（Ｍ３）のソースは、電流Ｉ0を供給する第２の電流源１２０を介して接地レール１１４に接続されている。第３のＭＯＳＦＥＴ１０４（Ｍ２）のゲートには、上述した差動入力段の負入力として働く第２の入力端子１２８が設けられている。
【００１８】
上記２つの回路経路は、以下のように接続される。第１のＭＯＳＦＥＴ１０２（Ｍ１）のソース端子は、第４のＭＯＳＦＥＴ１０６（Ｍ３）のゲート端子に接続される。同様に、第３のＭＯＳＦＥＴ１０４（Ｍ２）のソースは、第２のＭＯＳＦＥＴ１０８（Ｍ４）のゲートに接続される。更に、第１と第３のＭＯＳＦＥＴ１０２（Ｍ１）と１０４（Ｍ２）のそれぞれのソース端子の間には、容量結合が値Ｃ1／２を有するキャパシタ１１０と形で形成されている。第１及び第３のＭＯＳＦＥＴのそれぞれのソース間の接続、並びに、第２及び第４のＭＯＳＦＥＴのそれぞれのゲートの接続により、容量結合は、第２と第４のＭＯＳＦＥＴのそれぞれのゲートに容量的に接続されることとなる。
【００１９】
フィルタ回路は、第２のＭＯＳＦＥＴ１０８（Ｍ４）のソースに接続された正出力端子１２２に差動出力を供給する。負出力端子１２４が設けられ、これは第４のＭＯＳＦＥＴ１０６（Ｍ３）のソース端子に接続されている。これらのそれぞれの出力端子（および、従って第２と第４の素子のそれぞれのソース端子）が接続されていることにより、値Ｃ2／２を有する他のキャパシタ１１６の形で容量結合が更に形成される。値Ｃ1／２とＣ2／２は、後で式２に従って計算され、フィルタが望ましい折点周波数を得るように選択される。
【００２０】
このように、回路は、素子１０２（Ｍ１）と１０４（Ｍ２）を有する差動入力段を備え、素子１０２（Ｍ１）と１０４（Ｍ２）にはそれぞれ差動入力が供給されるとともに、それらのソース端子には、差動出力が供給される。しかしながら、差動入力段に続いて、素子１０８と１０６とは、電圧フォロワ段として働く。本形態では、ＭＯＳＦＥＴを採用しているため、ソースフォロワ段として働くこととなる。既知のように、電圧フォロワは、電流利得と、ある程度の電力利得を提供し、理想的には、統一された（unitary）電圧利得、及び低出力インピーダンスを提供する。また、電圧フォロワは、一般に、高入力インピーダンスを有している。従って、電圧フォロワは、バッファまたはインピーダンス整合段として有効である。しかしながら、本実施形態において、比較的少ない消費電力で実質的に同じ性能を有するアクティブフィルタを提供するという点に関し、ソースフォロワ段を使用することによって得られる更なる効果について、以下に詳述する。
【００２１】
より詳細には、図１に示したように、ソースフォロワ（Ｍ４及びＭ３）内部の正帰還（ＭＯＳ出力インピーダンスがあるために常に安定している）により、１つのソースフォロワで２つの複素数極（complex-pole）を合成することができる。トランジスタの出力コンダクタンスが、相互コンダクタンスよりかなり大きく、かつ、ｇｍ１＝ｇｍ４＝ｇｍ２−ｇｍ３である場合、フィルタ伝達関数は次の式１の通りである。
【００２２】
【数１】
2009509447.tif 000003
【００２３】
次に、フィルタパラメータ（ωｎは極周波数であり、Ｑは品質係数（quality factor）、Ｋは直流利得である）は、次のように表される。
【００２４】
【数２】
2009509447.tif 000004
【００２５】
この構造により、ソースフォロワの主要な効果を得ることができる。具体的には、他の帰還構造と同じように、閉ループ利得（ｇｍ・Ｒｏｕｔによって示され、Ｒｏｕｔは、Ｉ0電源の出力インピーダンスであり、ｇｍは入力装置の相互コンダクタンスである）が大きい場合に、線形性が向上するという利点を得ることができる。即ち、ｇｍ（低いＶovで得られる）が大きいほど線形性が向上する。この基本的な結論は、入力装置のＶovが大きい場合に、線形性が向上するアクティブＲＣおよびＧｍ−Ｃフィルタと全く異なる。Ｖovと線形性との依存がなくなると、フィルタ性能は直ちに大きな影響を受ける。Ｖovを最小にすると、所定のｇｍ値を達成するために電流レベル（更には消費電力）が減少する。これにより、同じ線形性を得るために必要となる電力が大幅に削減され、更に、ｇｍの１／Ｖov依存性により、この影響が増大する。また、より少ない電流で大きなｇｍを得ることができれば、優れたノイズ性能が実現され、また、極周波数を一定とすれば、より大きなキャパシタを使用することが可能となる。これにより、構造性能に対する寄生容量のロバスト性を向上させることができる。目標は、低いＶovにもかかわらず、高いｇｍを得ることだけれども、図２（後に詳述する）に示されるように、ＢＪＴ素子（バイポーラ接合トランジスタ素子）を採用した構造とすることで、広い領域に渡って線形性を実現することができる。図３は、折り畳み構造のＭＯＳの態様を示す。この構造では、線形性は、Ｍ３とＭ４の動作（線形領域内で動作し次にＶTH＋Ｖovにほぼ等しい振動を可能にする）と電流源Ｉ0の高インピーダンスによって固定されてしまう。
【００２６】
以上のように、第１の実施形態に係る回路は、図２に示したようなバイポーラ接合トランジスタを使用して実現することも可能である。ここで、本発明の第２の実施形態によれば、電源レール２１２と接地レール２１４とを有するフィルタ回路２００を提供する。電源レール２１２と接地レール２１４の間には、第１のＢＪＴ素子２０２（Ｑ１）を有する第１の電流経路が設けられている。第１のＢＪＴ素子２０２のコレクタが電源レールに接続され、そのベース端子には、差動入力段の正入力端子である入力端子２２６が設けられている。ＢＪＴ２０２（Ｑ１）のエミッタは、第２のＢＪＴ素子２０８（Ｑ４）のコレクタ端子に接続され、そのエミッタは、電流Ｉ0を供給する電流源２１８を介して接地レール２１４に接続される。第１の実施形態と同じように、第３のＢＪＴ素子２０４（Ｑ２）を有する第２の電流経路が形成されている。第３のＢＪＴ素子２０４（Ｑ２）のコレクタは、電源レール２１２に接続され、そのエミッタは、第４のＢＪＴ素子２０６（Ｑ３）のコレクタに接続される。素子Ｑ３のエミッタは、電流Ｉ0を供給する第２の電流源２２０を介して接地レール２１４に接続される。第３のトランジスタ２０４（Ｑ２）のベース端子には、差動入力段の負入力端子として働く第２の入力端子２２８が設けられている。
【００２７】
第１の実施形態と同じように、第１の素子２０２（Ｑ１）のエミッタ端子は、第４の素子２０６（Ｑ３）のベース端子に接続され、また第３の素子２０４（Ｑ２）のエミッタは、第２の素子２０８（Ｑ４）のベースに接続される。更に、第１と第３の素子２０２と２０４（Ｑ１とＱ２）のそれぞれのエミッタ端子をそれぞれ接続する、値Ｃ1／２を有するキャパシタ２１０の形の容量結合が形成されている。更に、第２と第４の素子２０８と２０６のそれぞれのエミッタ端子間には、値Ｃ2／２を有する第２のキャパシタ２１６の形の第２の容量結合が形成されている。キャパシタの値は、第１の実施形態において述べたように、フィルタの望ましい折点周波数が得られるように選択される。
【００２８】
第２の素子２０８のエミッタ端子には、正差動出力を構成する第１の出力端子２２２が接続され、一方、第４の素子２０６のエミッタ端子には、負差動出力を供給する第２の出力端子２２４が接続されている。従って、第１の実施形態と同じように、第２の実施形態に係るフィルタ回路２００内で、第１と第３の素子２０２と２０４によって差動入力段が提供され、この差動入力段の後には、エミッタフォロワ２０８と２０６の形の電圧フォロワ段が続く。この場合、回路の出力は、それぞれのエミッタフォロワの出力端子から取り出される。
【００２９】
第２の実施形態に係るフィルタ回路２００は、上述したように、第１の実施形態に係るフィルタ回路１００と本質的には同じ特性を有する。従って、低電力アクティブフィルタを提供できるという本発明の効果は、使用されるシリコン技術（即ち、ＭＯＳＦＥＴまたはＢＪＴ）に関係なく得ることができる。
【００３０】
図３は、本発明の第３の実施形態を示している。本形態では、フィルタ回路３００は、折り畳み構造のＭＯＳを使用して実現される。ここで、フィルタ回路３００は、電源レール３１２と接地レール３１４を有する。本形態での差動入力段は、第１のＭＯＳＦＥＴ素子３０２（Ｍ１）と第２のＭＯＳＦＥＴ素子３０４（Ｍ２）を有し、それぞれの素子のドレインは、電源レール３１２に接続されている。それぞれのゲートには、入力端子３２６と３２８とが設けられ、素子３０２のゲートの入力端子３２６から、正差動入力が供給され、素子３０４のゲートの入力端子３２８から負差動入力が供給される。
【００３１】
追加のＭＯＳＦＥＴ、詳細には第３のＭＯＳＦＥＴ３０６（Ｍ３）と第４のＭＯＳＦＥＴ３０８（Ｍ４）によって、ソースフォロワの形の電圧フォロワ回路が提供される。素子３０６と３０８のそれぞれのソース端子は、電流Ｉ0をそれぞれに供給する電流源３３２と３３０とを介して、電源レール３１２に接続される。更に、素子３０６と３０８のそれぞれのドレイン端子は、電流源３２０と３１８（両方とも電流２・Ｉ0を提供する）それぞれによって接地レール３１４に接続される。フィルタブレークポイントを設定するために、リアクタンス要素（リアクタンス部品）の形で容量結合が形成されている。本形態では、第１と第２のＭＯＳＦＥＴ３０２と３０４とのそれぞれのソース端子間（および従って、第３と第４のＭＯＳＦＥＴのそれぞれのゲート端子間）に第１のキャパシタ３１６が接続され、第３と第４の素子３０６と３０８のそれぞれのソース端子間に第２の容量結合として、キャパシタ３１０が接続される。第１のキャパシタ３１６は、値Ｃ1／２をとり、第２のキャパシタ３１０は、値Ｃ2／２をとる。この実施形態では、上述した他の実施形態と同じように、Ｃ1とＣ2の値は、所望の折点周波数が得られるように選択される。
【００３２】
従って、上記の実施形態と同じように、第３の実施形態に係るフィルタ回路３００は、第３と第４の素子３０６と３０８とを有する電圧フォロワ出力段とともに、第１と第２の素子３０２及び３０４の形式の差動入力段を有する。ＭＯＳ技術では、より正確には、電圧フォロワ出力段をソースフォロワと呼ぶことができる。
【００３３】
このように、第３の実施形態においては、第１と第２の実施形態において上述した効果と類似の効果を得ることができる。しかしながら、上述したように、第３の実施形態においては、回路の線形性は、線形性を示す領域内で動作し、ほぼＶth＋Ｖovに等しい振れを可能にすることができる第３及び第４の素子３０６，３０８（Ｍ３及びＭ４）の動作と、電流源Ｉ0の高いインピーダンスによって決定されることとなる。
【００３４】
以上説明した実施形態はそれぞれ、上述したように、Ｃ1とＣ2の値によって決まるブレークポイントを有する低域フィルタに関する。しかしながら、本発明は、低域フィルタを提供することに限定されず、他の実施形態として、キャパシタ１１０、２１０または３１０、ならびに１１６、２１６または３１６の代わりに、適切な値のリアクタンス要素を選択することにより決定される高域フィルタや帯域フィルタなどの他のタイプのフィルタを提供することが可能である。例えば、周知のように、高域フィルタでは、インダクタの代わりにキャパシタが使用される。適切なリアクタンス要素を選択することにより他の周波数応答を得ることができる。
【００３５】
上述の実施形態は、消費電力を少なくするため、以下のような更なる効果を有することを特徴としている。
・回路寄生極（circuital
parasitic pole）を持たないため、高周波における非支配的な特異性を確保するために必要となる電力コストを回避することができる。
・ＣＭＦＢ回路を持たないため、出力であるＣＭ電圧は、入力ＣＭ電圧より低いＶＧＳ１＋ＶＧＳ３で固定される。
・低出力インピーダンスであるため、ソースフォロワと同様に、フィルタは、フィルタ線形性や伝達関数を実質的に修正することなく、適度な抵抗負荷またはスイッチドキャパシタを駆動することができる。
【００３６】
当業者には更に他の修正と追加が明らかであり、それらの修正と追加はすべて添付の特許請求の範囲に含まれる。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態による低電力双二次フィルタの回路図である。
【図２】本発明の第２の実施形態による低電力双二次フィルタの回路図である。
【図３】本発明の第３の実施形態による低電力双二次フィルタの回路図である。
【符号の説明】
【００３８】
１０２、１０４、１０６、１０８  ＭＯＳＦＥＴ素子
１１０、１１６  キャパシタ
１１２  電源レール
１１４  接地レール
１１８  電流源
１２０、１２２  電流源
１２４  負出力端子
１２６  正入力端子
【図１】
2009509447.tif 000005
【図２】
2009509447.tif 000006
【図３】
2009509447.tif 000007
【国際調査報告】
2009509447.tif 000008
2009509447.tif 000009