(57)【要約】  半導体デバイス（20）は、基板（21）と、該基板内の、それらの間にチャネル領域（24）を画成する空間的に隔てられたソース領域（23）及びドレイン領域（27）とを含んでいる。この基板は、チャネル領域及び／又はドレイン領域内に、空間的に隔てられた複数の超格子を有する。各超格子は積層された複数の層群を含んでおり、各層群は、ベース半導体部分を画成する積層された複数のベース半導体モノレイヤーと、その上の少なくとも１つの非半導体モノレイヤーとを含んでいる。上記の少なくとも１つの非半導体モノレイヤーは、隣接し合うベース半導体部分の結晶格子内に拘束されていてもよい。この半導体デバイスは、例えば、ＤＭＯＳデバイスとし得る。
2009510726.tif 000002
【特許請求の範囲】
【請求項１】
基板；及び
前記基板内の、空間的に隔てられたソース領域及びドレイン領域であり、それらの間にチャネル領域を画成しているソース領域及びドレイン領域；
を有する半導体デバイスであって：
前記基板は、前記ドレイン領域内に、空間的に隔てられた複数の超格子を有し；且つ
各超格子は、積層された複数の層群を有し、各層群は、ベース半導体部分を画成する積層された複数のベース半導体モノレイヤーと、その上の少なくとも１つの非半導体モノレイヤーとを有し、前記少なくとも１つの非半導体モノレイヤーは、隣接し合うベース半導体部分の結晶格子内に拘束されている；
半導体デバイス。
【請求項２】
前記空間的に隔てられた複数の超格子は、前記チャネル領域内にも延在している、請求項１に記載の半導体デバイス。
【請求項３】
前記ソース領域及び前記ドレイン領域は、横方向に空間的に隔てられている、請求項１に記載の半導体デバイス。
【請求項４】
前記ソース領域及び前記ドレイン領域は、縦方向に空間的に隔てられている、請求項１に記載の半導体デバイス。
【請求項５】
前記空間的に隔てられた超格子は、前記ソース領域と前記ドレイン領域との間で横方向に延在している、請求項１に記載の半導体デバイス。
【請求項６】
前記空間的に隔てられた超格子は、前記ソース領域と前記ドレイン領域との間で縦方向に延在している、請求項１に記載の半導体デバイス。
【請求項７】
前記空間的に隔てられた超格子は、互いに実質的に平行である、請求項１に記載の半導体デバイス。
【請求項８】
前記チャネル領域に隣接するゲート誘電体層、及び前記ゲート誘電体層に隣接するゲート電極層、を更に有する請求項１に記載の半導体デバイス。
【請求項９】
各ベース半導体部分は、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を有し；且つ
各非半導体モノレイヤーは、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を有する；
請求項１に記載の半導体デバイス。
【請求項１０】
各超格子の隣接し合う層群の相対するベース半導体部分は化学的に結合している、請求項１に記載の半導体デバイス。
【請求項１１】
基板；及び
前記基板内の、空間的に隔てられたソース領域及びドレイン領域であり、それらの間にチャネル領域を画成しているソース領域及びドレイン領域；
を有する半導体デバイスであって：
前記基板は、前記チャネル領域内に、空間的に隔てられた複数の超格子を有し；且つ
各超格子は、積層された複数の層群を有し、各層群は、ベース半導体部分を画成する積層された複数のベース半導体モノレイヤーと、その上の少なくとも１つの非半導体モノレイヤーとを有し、前記少なくとも１つの非半導体モノレイヤーは、隣接し合うベース半導体部分の結晶格子内に拘束されている；
半導体デバイス。
【請求項１２】
前記ソース領域及び前記ドレイン領域は、横方向に空間的に隔てられている、請求項１１に記載の半導体デバイス。
【請求項１３】
前記ソース領域及び前記ドレイン領域は、縦方向に空間的に隔てられている、請求項１１に記載の半導体デバイス。
【請求項１４】
前記空間的に隔てられた超格子は、前記ソース領域と前記ドレイン領域との間で横方向に延在している、請求項１１に記載の半導体デバイス。
【請求項１５】
前記空間的に隔てられた超格子は、前記ソース領域と前記ドレイン領域との間で縦方向に延在している、請求項１１に記載の半導体デバイス。
【請求項１６】
前記空間的に隔てられた超格子は、互いに実質的に平行である、請求項１１に記載の半導体デバイス。
【請求項１７】
前記チャネル領域に隣接するゲート誘電体層、及び前記ゲート誘電体層に隣接するゲート電極層、を更に有する請求項１１に記載の半導体デバイス。
【請求項１８】
各ベース半導体部分は、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を有し；且つ
各非半導体モノレイヤーは、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を有する；
請求項１１に記載の半導体デバイス。
【請求項１９】
各超格子の隣接し合う層群の相対するベース半導体部分は化学的に結合している、請求項１１に記載の半導体デバイス。
【請求項２０】
空間的に隔てられた複数の超格子を内部に有する基板を設ける工程；及び
前記基板内にソース領域及びドレイン領域を形成する形成工程であり、該ソース領域及び該ドレイン領域は、それらの間にチャネル領域を画成し、該ドレイン領域内に前記空間的に隔てられた複数の超格子を有する、形成工程；
を有する、半導体デバイスを製造する方法であって：
前記基板は、前記ドレイン領域内に、空間的に隔てられた複数の超格子を有し；且つ
各超格子は、積層された複数の層群を有し、各層群は、ベース半導体部分を画成する積層された複数のベース半導体モノレイヤーと、その上の少なくとも１つの非半導体モノレイヤーとを有し、前記少なくとも１つの非半導体モノレイヤーは、隣接し合うベース半導体部分の結晶格子内に拘束される、方法。
【請求項２１】
前記形成工程は、前記空間的に隔てられた複数の超格子が前記チャネル領域内にも延在するように、前記ソース領域及び前記ドレイン領域を形成することを有する、請求項２０に記載の方法。
【請求項２２】
前記ソース領域及び前記ドレイン領域は、横方向に空間的に隔てられる、請求項２０に記載の方法。
【請求項２３】
前記ソース領域及び前記ドレイン領域は、縦方向に空間的に隔てられる、請求項２０に記載の方法。
【請求項２４】
前記形成工程は、前記空間的に隔てられた超格子が前記ソース領域と前記ドレイン領域との間で横方向に延在するように、前記ソース領域及び前記ドレイン領域を形成することを有する、請求項２０に記載の方法。
【請求項２５】
前記形成工程は、前記空間的に隔てられた超格子が前記ソース領域と前記ドレイン領域との間で縦方向に延在するように、前記ソース領域及び前記ドレイン領域を形成することを有する、請求項２０に記載の方法。
【請求項２６】
各ベース半導体部分は、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を有し；且つ
各非半導体モノレイヤーは、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を有する；
請求項２０に記載の方法。
【請求項２７】
各超格子の隣接し合う層群の相対するベース半導体部分は化学的に結合される、請求項２０に記載の方法。
【請求項２８】
空間的に隔てられた複数の超格子を内部に有する基板を設ける工程；及び
前記基板内にソース領域及びドレイン領域を形成する形成工程であり、該ソース領域及び該ドレイン領域は、それらの間にチャネル領域を画成し、該チャネル領域内に前記空間的に隔てられた複数の超格子を有する、形成工程；
を有する、半導体デバイスを製造する方法であって：
前記基板は、前記ドレイン領域内に、空間的に隔てられた複数の超格子を有し；且つ
各超格子は、積層された複数の層群を有し、各層群は、ベース半導体部分を画成する積層された複数のベース半導体モノレイヤーと、その上の少なくとも１つの非半導体モノレイヤーとを有し、前記少なくとも１つの非半導体モノレイヤーは、隣接し合うベース半導体部分の結晶格子内に拘束される、方法。
【請求項２９】
前記ソース領域及び前記ドレイン領域は、横方向に空間的に隔てられる、請求項２８に記載の方法。
【請求項３０】
前記ソース領域及び前記ドレイン領域は、縦方向に空間的に隔てられる、請求項２８に記載の方法。
【請求項３１】
前記形成工程は、前記空間的に隔てられた超格子が前記ソース領域と前記ドレイン領域との間で横方向に延在するように、前記ソース領域及び前記ドレイン領域を形成することを有する、請求項２８に記載の方法。
【請求項３２】
前記形成工程は、前記空間的に隔てられた超格子が前記ソース領域と前記ドレイン領域との間で縦方向に延在するように、前記ソース領域及び前記ドレイン領域を形成することを有する、請求項２８に記載の方法。
【請求項３３】
各ベース半導体部分は、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を有し；且つ
各非半導体モノレイヤーは、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を有する；
請求項２８に記載の方法。
【請求項３４】
各超格子の隣接し合う層群の相対するベース半導体部分は化学的に結合される、請求項２８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体分野に関し、より具体的には、エネルギー帯エンジニアリングに基づいて特性が向上された半導体及びその製造方法に関する。
【背景技術】
【０００２】
例えば電荷キャリアの移動度を高めるなどにより、半導体デバイスの性能を向上させる構造及び技術が提案されている。例えば、特許文献１は、さもなければ性能の低下を引き起こし得る、シリコン、シリコンゲルマニウム及び緩和シリコンから成り、且つ不純物のない領域をも含む歪み材料層群を開示している。上部シリコン層内に得られる２軸歪みはキャリア移動度を変化させ、より高速且つ／或いはより低電力のデバイスを可能にする。また、特許文献２は、やはり同様の歪みシリコン技術に基づくＣＭＯＳインバータを開示している。
【０００３】
特許文献３は、第２のシリコン層の伝導帯及び価電子帯が引張歪みを受けるように、シリコン層の間に挟まれたシリコン及び炭素の層を含む半導体デバイスを開示している。ゲート電極に印加された電界により誘起された一層小さい有効質量を有する電子は第２のシリコン層内に閉じ込められ、それにより、ｎチャネルＭＯＳＦＥＴは一層高い移動度を有する状態にされる。
【０００４】
特許文献４は、分数を含む８原子層以下の単体物質、又は２元化合物半導体層である複数の層が交互にエピタキシャル成長された超格子を開示している。主電流の方向は超格子の層群に垂直である。
【０００５】
特許文献５は、超格子内での合金散乱を抑制することにより一層高い移動度が実現されたＳｉ−Ｇｅ短周期超格子を開示している。この方針に沿って、特許文献６は、実質的にチャネル層を引張応力下に置くような割合でシリコン格子内に存在する第２の金属とシリコンとの合金を有するチャネル層を含む、移動度が向上されたＭＯＳＦＥＴを開示している。
【０００６】
特許文献７は、２つのバリア領域、及びこれらバリア間に挟まれた薄いエピタキシャル成長半導体層を有する量子井戸構造を開示している。各バリア領域は、概して２から６原子層の範囲内の厚さを有する、交互にされたＳｉＯ２／Ｓｉ層から成っている。遙かに厚いシリコン部分がこれらバリア間に挟み込まれている。
【０００７】
非特許文献１は、シリコン及び酸素の半導体−原子超格子（ＳＡＳ）を開示している。このＳｉ／Ｏ超格子はシリコンの量子発光デバイスに有用であるとして開示されている。特に、緑色の電界発光ダイオード構造が試作・試験されている。ダイオード構造内の電流は縦方向、すなわち、ＳＡＳの層群に垂直である。開示されたＳＡＳは、例えば酸素原子及びＣＯ分子などの吸収された種によって分離された半導体層群を含み得る。吸収された酸素のモノレイヤーを超えるシリコン成長が、かなり低い欠陥密度を有するエピタキシャルとして記載されている。１つのＳＡＳ構造は、およそシリコンの８原子層である１．１ｎｍの厚さのシリコン部分を含み、別の１つの構造はこの厚さの２倍のシリコンを有している。非特許文献２は更に、非特許文献１の発光ＳＡＳ構造について議論している。
【０００８】
特許文献８は、格子を縦方向に流れる電流を４桁を上回る大きさで低減させる、薄いシリコン及び酸素、炭素、窒素、リン、アンチモン、ヒ素、又は水素のバリア構築ブロックを開示している。絶縁層／バリア層は、絶縁層の隣に低欠陥のエピタキシャルシリコンが堆積されることを可能にしている。
【０００９】
特許文献９は、非周期フォトニック・バンドギャップ（ＡＰＢＧ）構造の原理が電子バンドギャップ・エンジニアリングに適応され得ることを開示している。特に、この特許文献９は、例えばバンドの極小値の位置や有効質量などといった材料パラメータが、望ましいバンド構造の特性を有する新たな非周期材料を生じさせるように調整され得ることを開示している。例えば導電率、熱伝導率、及び誘電率若しくは透磁率などのその他のパラメータも、材料に設計されることが可能であると開示されている。
【００１０】
半導体デバイス内のキャリアの流れに対する抵抗は、特に、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等の多数キャリアデバイスにおいて、非効率性の有意な発生源である。従って、そのようなデバイスにおいて、キャリア流のオン抵抗を低減可能な、改善された半導体材料を提供することが望まれる。
【特許文献１】米国特許出願公開第２００３／０５７４１６号明細書
【特許文献２】米国特許出願公開第２００３／０３４５２９号明細書
【特許文献３】米国特許第６４７２６８５号明細書
【特許文献４】米国特許第４９３７２０４号明細書
【特許文献５】米国特許第５３５７１１９号明細書
【特許文献６】米国特許第５６８３９３４号明細書
【特許文献７】米国特許第５２１６２６２号明細書
【特許文献８】国際公開第０２／１０３７６７号パンフレット
【特許文献９】英国特許出願公開第２３４７５２０号明細書
【非特許文献１】Tsu、「Phenomena  in  silicon  nanostructure  devices」、Applied  Physics  and  Materials  Science  ＆  Processing、2000年9月6日、p.391-402
【非特許文献２】Luo等、「Chemical  Design  of  Direct-Gap  Light-Emitting  Silicon」、Physical  Review  Letters、第89巻、第7号、2002年8月12日
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、以上の背景技術を鑑み、キャリア流のオン抵抗が低減された半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に従った上記及びその他の目的、特徴及び利点は、基板と、該基板内の、それらの間にチャネル領域を画成する空間的に隔てられたソース領域及びドレイン領域とを含む半導体デバイスによって提供される。基板は、チャネル領域及び／又はドレイン領域内に、空間的に隔てられた複数の超格子を有する。各超格子は積層された複数の層群を有し、各層群は、ベース半導体部分を画成する積層された複数のベース半導体モノレイヤーと、その上の少なくとも１つの非半導体モノレイヤーとを有する。さらに、上記少なくとも１つの非半導体モノレイヤーは、隣接し合うベース半導体部分の結晶格子内に拘束されている。
【００１３】
より具体的には、ソース領域及びドレイン領域は横方向に空間的に隔てられ、空間的に隔てられた超格子はソース領域とドレイン領域との間で横方向に延在していてもよい。また、ソース領域及びドレイン領域は縦方向に空間的に隔てられ、空間的に隔てられた超格子はソース領域とドレイン領域との間で縦方向に延在していてもよい。さらに、空間的に隔てられた超格子は互いに実質的に平行であるとしてもよい。このデバイスは更に、チャネル領域に隣接するゲート誘電体層、及びゲート誘電体層に隣接するゲート電極層を有し得る。
【００１４】
例として、ベース半導体部分はシリコンを含んでいてもよく、非半導体モノレイヤーは酸素を含んでいてもよい。より一般的には、ベース半導体部分は、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を含んでいてもよく、非半導体モノレイヤーは、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を含み得る。
【００１５】
各非半導体層は、例えば、単一のモノレイヤーの厚さとし得る。さらに、各ベース半導体部分は８層未満のモノレイヤーの厚さとし得る。また、各超格子は更に、最も上側の層群上にベース半導体のキャップ層を含んでいてもよい。また、ベース半導体部分の全てが同数のモノレイヤーの厚さであってもよいし、ベース半導体部分の少なくとも一部は異なる数のモノレイヤーの厚さであってもよいし、あるいは、ベース半導体部分の全てが異なる数のモノレイヤーの厚さであってもよい。さらに、各超格子の隣接し合う層群の相対するベース半導体部分は化学的に結合されていてもよい。
【００１６】
その他の態様において、本発明はこのデバイスを製造する方法に関する。
【発明を実施するための最良の形態】
【００１７】
本発明の好適な実施形態が示された添付の図面を参照しながら、本発明を更に十分に説明する。本発明は、しかしながら、数多くの異なる形態で具現化され得るものであり、ここで説明される実施形態に限定されるものとして解釈されるべきではない。むしろ、これらの実施形態は、ここでの開示を完全なものとし、本発明の範囲を当業者に十分に伝えるために提示されるものである。全体を通して、似通った参照符号は似通った要素を参照するものであり、ダッシュ記号による表記は代替的な実施形態における同様の要素を指し示すものである。
【００１８】
本発明は、半導体デバイスにおける性能を改善するために、半導体材料の特性を原子又は分子のレベルで制御することに関する。さらに、本発明は半導体デバイスで使用される改善された材料の識別、創出及び応用に関する。特に、以下の説明では、デバイスのオン抵抗を効果的に低減するために、高いキャリア移動度のバンドエンジニアリングに基づく半導体超格子構造で充填されたトレンチを組み込むことが説明される。
【００１９】
理論に囚われるべきではないが、ここでは、ここに記載される或る一定の超格子は電荷キャリアの有効質量を低減させること、及びそれによって、より高い電荷キャリア移動度が得られることを理論化する。有効質量は文字通り様々な定義を用いて記述される。有効質量の改善の指標として、ここでは“伝導率反転（conductivity  reciprocal）有効質量テンソル”、すなわち電子及び正孔に対して、それぞれ、次のように定義されるMe-1及びMh-1を使用する：
電子に対して、
【００２０】
【数１】
2009510726.tif 000003
正孔に対して、
【００２１】
【数２】
2009510726.tif 000004
ただし、fはフェルミ−ディラック分布関数、EFはフェルミ準位、Tは温度、E(ベクトルk,n)は波数ベクトルｋ及びｎ番目のエネルギー帯に対応する状態にある電子のエネルギーであり、添字i及びjはデカルト座標x、y及びzを参照するものである。また、積分はブリルアン領域（Ｂ．Ｚ．）全体で取られ、和は電子及び正孔に対して、それぞれ、フェルミ準位より高いエネルギー及び低いエネルギーを有するバンドの全体で取られる。
【００２２】
ここでの伝導率反転有効質量テンソルの定義によれば、材料の伝導率のテンソル成分は、伝導率反転有効質量テンソルの対応する成分の値が大きくなるほど大きくなる。ここでも、理論に囚われるべきではないが、ここで説明される超格子は、例えば典型的に好適な電荷キャリア輸送方向に対して、材料の伝導特性を高めるように伝導率反転有効質量テンソルの値を設定するものであることを理論化する。適当なテンソル要素の逆数を伝導率有効質量（conductivity  effective  mass）と呼ぶ。換言すれば、半導体材料の構造を特徴付けるため、意図されるキャリア輸送方向で計算された上述の伝導電子及び正孔の伝導率有効質量を使用することにより、改善された材料が識別される。
【００２３】
上述の指標を用いると、特定の目的のために改善されたバンド構造を有する材料を選択することができる。その一例は、図１−４に示される横型ＤＭＯＳデバイス20のような金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に使用される超格子25材料である（更に詳細に後述される）。ここでは例示目的で横型ＤＭＯＳ構造が示され、説明されるが、認識されるように、超格子材料は図１３に示されるようなその他の半導体デバイス（例えば、ＰＭＯＳ、ＮＭＯＳ、ＣＭＯＳ等）にも同様に組み込まれ得る。デバイス20は例示的に、基板21、ソース領域23、ボディ領域26、及びドープトドレイン領域27を含んでいる。ソース領域23及びドレイン領域27は、それらの間にチャネル領域24を画成している。ソース及びドレイン領域23、27は、それぞれのコンタクト70、71と、その上のメタライゼーション72、73を有している（図１）。理解されるように、図１において、キャリアの流れは左から右となる。なお、例示されたデバイスのドレインは、（オーミックコンタクトが形成されるところである）ドープトドレイン領域27だけでなく、Ｐ型ボディ26の右方及び下方のＮ型領域部分をも含んでいる。
【００２４】
また、デバイス20は例示的に、この例においてはチャネル領域24及びドレイン領域27内に延在する、空間的に互いに隔てられた複数の超格子25を含んでいる。超格子25は例示的に、ソース領域23とドレイン領域27との間で横方向に延在している。横型ＤＭＯＳデバイスの場合、超格子25は、一部の実施形態においてはドレイン領域27内のみにあってもよく、また、他の一部の実施形態においてはチャネル領域内のみにあってもよい。しかしながら、例示された実施形態においては、超格子25はチャネル領域24及びドレイン領域27の双方に延在している。
【００２５】
基板21上にはゲート構造35が形成されている。ゲート構造35は例示的に、チャネル領域24上に位置するゲート誘電体層36と、このゲート誘電体層上に位置するゲート電極層37とを含んでいる。以下の超格子構造の説明から認識されるように、空間的に隔てられた超格子をデバイス20のチャネル領域24及び／又はドレイン領域27に含むことにより、多数キャリアの流路におけるオン抵抗が効果的に低減され得る。この流路は、図示された例においてはデバイスが横型ＤＭＯＳＦＥＴデバイスであるので、基板21の表面に沿って横方向である。また、図示された例においては空間的に隔てられた超格子25は互いに実質的に平行であるが、他の実施形態においてはその他の構成が用いられてもよい。
【００２６】
続いて図５−８を参照し、他の典型的な一実施形態である縦型ＤＭＯＳＦＥＴデバイス20’を説明する。この実施形態においては、ソース領域22’及びドレイン領域23’は空間的に横方向及び縦方向の双方に隔てられている。すなわち、ドレイン領域はソース領域の脇、且つ下方にあり、それらの間にボディ領域38’が位置付けられている。そして、図６及び７に示されるように、超格子25’がソース領域とドレイン領域との間で縦方向に延在している。ボディ領域38’はＮ＋基板21’上に形成されたＮ−型エピタキシャル層26’内に形成されている。デバイス20’は更に、例示的に、ゲート35’に隣接する金属コンタクト30’、40’、ソース／ボディ端子32’、ゲート端子34’、及びドレイン端子39’を含んでいる。
【００２７】
なお、この場合も、例えば図１３に示される従来型のＭＯＳデバイスや図１４に示されるトレンチＤＭＯＳデバイス20”等、その他のデバイス構成も可能である。トレンチＤＭＯＳデバイスについての更なる詳細は、Blanchardの米国特許第４７６７７２２号明細書に記載されている。なお、参照することによりこの文献の全体がここに組み込まれる。デバイスのオン抵抗を低減するために上述の超格子で充填されたトレンチが効果的に使用され得る典型的な他の構造は、図１５に示されるスーパー３Ｄ型ＭＯＳＦＥＴ80”である。この構造は、J.Sakakibaraによる「Break-Through  Of  The  Si  Limit  Under  300V  Breakdown  Voltage  With  New  Concept  Power  Device：Super  3D  MOSFET」、2002年、IEEE、ISPSD、p.233-236にて更に説明されている。なお、参照することによりこの文献の全体がここに組み込まれる。
【００２８】
図面におけるデバイスは全てｎチャネルデバイスであるが、ｎ型領域とｐ型領域とを互いに入れ替えることによりｐチャネルデバイスが形成されてもよい。
【００２９】
超格子25は様々な技術を用いて形成され得る。１つの手法は、当業者に認識されるように、基板21にトレンチをエッチングした後、トレンチの側壁及び底面（図２）、又はトレンチの側壁のみ（図６）に、選択的な原子層堆積を行って後述の超格子構造を形成するものである。トレンチは、図１に示されるようにソース領域とドレイン領域との間のみ、あるいは図５に示されるようにソース領域群の間のみに延在してもよいし、デバイス全体にわたって、あるいはウェハ全体にわたって延在してもよい。他の例では、半導体層の表面に超格子25のピラーが形成された後、ピラーの周りの半導体層上に半導体材料が堆積（例えば、エピタキシャル成長）あるいは構築され、更に必要に応じて、超格子25を内部に含む基板21を画成するように研磨されてもよい。超格子ピラーの形成に関する更なる詳細は、同時継続中のMears等の「FINFET  INCLUDING  A  SUPERLATTICE」という発明名称の米国特許出願第１１／４２６９６９号明細書に記載されている。なお、参照することによりこの文献の全体がここに組み込まれる。
【００３０】
上述のデバイスにおいて、ボディ−ドレイン接合とドレインコンタクト領域との間のドレイン領域に隣接する高移動度のバンドエンジニアリングに基づく半導体超格子25は、有利なことに、以下の説明から当業者に認識されるように、所望のオン抵抗の低減をもたらす。超格子25は、当業者に認識されるように、一部の実施形態においてはソース領域のボディ内に延在していてもよい。基板21と、バンドエンジニアリングに基づく半導体超格子25とは、好ましくは、所望のデバイス電圧に耐えるのに十分な高さの抵抗率を有する。
【００３１】
本願の出願人により、例えば、ＭＯＳＦＥＴ等の半導体デバイスのための改善された材料又は構造が特定された。より具体的には、電子及び／又は正孔に対する適切な伝導率有効質量がシリコンの対応する値より実質的に小さいエネルギーバンド構造を有する材料又は構造が特定された。
【００３２】
図９及び１０をも参照するに、この材料又は構造は、原子又は分子のレベルで構造が制御され、既知の原子又は分子層堆積技術を用いて形成され得る超格子25の形態である。超格子25は、恐らくは図９の概略断面図を参照して最も理解されるように、積層関係に配置された複数の層群45a-45nを含んでいる。
【００３３】
超格子25の層群45a-45nの各々は、例示的に、それぞれのベース半導体部分46a-46nを定める積層された複数のベース半導体のモノレイヤー46と、その上のエネルギーバンド変更層50とを含んでいる。エネルギーバンド変更層50は図の明瞭化のために図９においてはドット模様で示されている。
【００３４】
エネルギーバンド変更層50は、例示的に、隣接するベース半導体部分の結晶格子内に拘束された１つの非半導体モノレイヤーを含んでいる。他の実施形態においては、このような非半導体モノレイヤーを複数含むことも可能である。なお、ここで言う非半導体又は半導体モノレイヤーは、モノレイヤーに使用される材料が、もしバルク状に形成されるとしたら、非半導体又は半導体になることを意味する。すなわち、当業者に認識されるように、半導体などの材料の単一のモノレイヤーは必ずしも、それがバルク状又は比較的厚い層として形成されるときと同一の特性を示す必要はない。
【００３５】
理論に囚われるべきではないが、ここでは、エネルギーバンド変更層50及び隣接するベース半導体部分46a-46nにより、超格子25は平行方向の電荷キャリアに対して、そうでない場合に存在するであろうものより低い適切な伝導率有効質量を有することを理論化する。別の考え方をすれば、この平行方向とは積層方向に垂直な方向である。エネルギーバンド変更層50はまた、超格子25に共通のエネルギーバンド構造を持たせ得る。バンド変更層50はまた、縦方向に超格子の上方又は下方にあるレイヤー群又は領域群の間の絶縁体として効果的に機能しながら、超格子25に共通のエネルギーバンド構造を持たせ得る。
【００３６】
さらに、この構造は、縦方向に超格子の上方又は下方にあるレイヤー群の間でのドーパント及び／又は材料の染み込みに対する障壁としても効果的に作用し得る。当業者に認識されるように、これらの特性は有利なことに、超格子25が、高誘電率（high-k）材料のチャネル領域への染み込みを抑制するだけでなく、不所望の散乱効果を抑制してデバイスの移動度をも向上させるような、high-k誘電体の界面を提供することを可能にするものである。
【００３７】
また、超格子25を含む半導体デバイスは、そうでない場合に存在するであろうものより低い伝導率有効質量に基づいて、より高い電荷キャリア移動度の利益を享受し得ることが理論化される。一部の実施形態においては、本発明により実現されるバンドエンジニアリングの結果として、超格子25は更に、例えば更に後述されるような光電子デバイスに対して特に有利となり得る実質的な直接エネルギーバンドギャップを有し得る。
【００３８】
超格子25はまた、例示的に、上側の層群45n上にキャップ層52を含んでいる。キャップ層52は複数のベース半導体モノレイヤー46を有していてもよい。キャップ層52は2層と100層との間のベース半導体モノレイヤーを有していてもよく、より好ましくは10層と50層との間のモノレイヤーを有する。
【００３９】
各ベース半導体部分46a-46nは、IV族半導体、III-V族半導体及びII-VI族半導体から成るグループから選択されたベース半導体を有し得る。当業者に認識されるように、IV族半導体という用語は当然ながらIV-IV族半導体をも含むものである。より具体的には、例えば、ベース半導体材料はシリコン及びゲルマニウムの少なくとも一方を有していてもよい。
【００４０】
各エネルギーバンド変更層50は、酸素、窒素、フッ素及び炭素−酸素から成るグループから選択された非半導体を有していてもよい。また、非半導体は望ましくは、製造を容易にするように、次の層の堆積を通じて熱的に安定である。他の実施形態においては、当業者に認識されるように、非半導体は所与の半導体プロセスと相性の良いその他の無機若しくは有機元素又は化合物を有していてもよい。より具体的には、例えば、ベース半導体はシリコン及びゲルマニウムのうちの少なくとも一方を有していてもよい。
【００４１】
なお、モノレイヤーという用語は単原子層及び単分子層を含むものである。また、単一のモノレイヤーによって提供されるエネルギーバンド変更層50は、可能なサイトの全てが占有されているわけではないモノレイヤーをも含むものである。例えば、図１０の原子図を参照するに、ベース半導体としてのシリコンとエネルギーバンド変更材料としての酸素とに関して、４／１の反復構造が例示されている。酸素に関する可能なサイトの1/2のみが占有されている。
【００４２】
他の実施形態において、且つ／或いは異なる材料を用いる場合、当業者に認識されるように、この1/2の占有は必ずしも当てはまらない。実際、この概略図においてさえも、原子堆積の当業者にやはり認識されるように、所与のモノレイヤー内の個々の酸素原子は平坦面に沿って正確には整列していない。例として、好適な占有範囲は満たされ得る酸素サイトの約1/8から1/2であるが、ある一定の実施形態においては、その他の数が用いられてもよい。
【００４３】
シリコン及び酸素は従来からの半導体プロセスにおいて現在広く用いられているので、製造者はこれらの材料をここで述べられるように容易に使用することができる。原子堆積又はモノレイヤー堆積も今日では広く用いられている。従って、当業者に認識されるように、本発明に従って超格子25を組み込んだ半導体デバイスは、容易に採用され且つ実施され得るものである。
【００４４】
理論に囚われるべきではないが、例えばＳｉ／Ｏ超格子などの超格子について、所望の利点を実現するためには、超格子のエネルギーバンドが全体で共通、あるいは比較的均一になるように、望ましくはシリコンモノレイヤー数が７以下にされるべきであることが理論化される。Ｘ方向で電子及び正孔の移動度が高められることを指し示すために、図９及び１０に示されたＳｉ／Ｏについての４／１の反復構造をモデル化した。例えば、計算による電子の伝導率有効質量（バルクシリコンでは等方的）は0.26、４／１のＳｉ／Ｏ超格子のＸ方向では0.12であり、0.46の比率が得られた。同様に、正孔についての計算は、バルクシリコンで0.36、４／１のＳｉ／Ｏ超格子で0.16となり、0.44の比率が得られた。
【００４５】
このような方向選択的な特徴は一定の半導体デバイスにおいて望ましいものであるが、他のデバイスは、層群に平行な如何なる方向に対しても一層と均一に増大された移動度の恩恵を受け得る。当業者に認識されるように、電子又は正孔の双方に対して、あるいはこれらの種類の電荷キャリアの一方のみに対して、移動度が増大されることも有益であり得る。
【００４６】
４／１のＳｉ／Ｏの超格子25の実施形態に関する低減された伝導率有効質量は、これがない場合に生じる伝導率有効質量の2/3未満になり得るものであり、また、このことは電子及び正孔の双方に対して当てはまる。当然ながら、当業者に認識されるように、超格子25は少なくとも１つの導電型のドーパントを更に含んでいてもよい。
【００４７】
実際に、図１１をも参照し、本発明に従った他の一実施形態に係る、異なる特性を有する超格子25’について説明する。この実施形態においては、３／１／５／１の反復パターンが示されている。より具体的には、最も下側のベース半導体部分46a’は３つのモノレイヤーを有し、２番目に下側のベース半導体部分46b’は５つのモノレイヤーを有している。このパターンは超格子25’全体で繰り返されている。エネルギーバンド変更層50’の各々は単一のモノレイヤーを含んでいてもよい。Ｓｉ／Ｏを含むこのような超格子25’の場合、電荷キャリアの移動度の増大は層群の面内での方向に無関係である。特に言及されない図１１の構成要素は、図９を参照して上述されたものと同様であり、ここでは更なる説明を要しない。
【００４８】
一部のデバイスの実施形態において、超格子のベース半導体部分の全てが同数のモノレイヤーの厚さであってもよい。他の実施形態においては、ベース半導体部分の少なくとも一部は異なる数のモノレイヤーの厚さであってもよい。更に他の実施形態においては、ベース半導体部分の全てが異なる数のモノレイヤーの厚さであってもよい。
【００４９】
図１２Ａ−１２Ｃには、密度関数理論（Density  Functional  Theory；ＤＦＴ）を用いて計算されたバンド構造が示されている。ＤＦＴがバンドギャップの絶対値を低く見積もることは技術的に周知である。故に、ギャップより上方の全てのバンドは適切な“シザー（scissors）補正”によってシフトされてもよい。しかしながら、バンド形状は遙かに信頼できるものであることが知られている。縦軸のエネルギーはこの観点から解釈されるべきである。
【００５０】
図１２Ａは、バルクシリコン（実線によって表されている）と、図９に示された４／１のＳｉ／Ｏ超格子25（点線によって表されている）との双方について、ガンマ点（Ｇ）から計算されたバンド構造を示している。方向は従来のＳｉの単位セルではなく４／１のＳｉ／Ｏ構造の単位セルを参照するものであるが、図の（００１）方向は従来のＳｉ単位セルの（００１）方向に対応しており、故に、予期されるＳｉの伝導帯の最小点の位置を示している。図中の（１００）及び（０１０）方向は従来のＳｉ単位セルの（１１０）及び（−１１０）方向に対応している。当業者に認識されるように、図上のＳｉのバンドは、４／１のＳｉ／Ｏ構造の適切な逆格子方向上のバンドを表すように折り畳まれている。
【００５１】
４／１のＳｉ／Ｏ構造の伝導帯の最小点は、バルクシリコン（Ｓｉ）とは異なり、ガンマ点にあるが、価電子帯の最大点は、ここではＺ点と呼ぶ（００１）方向のブリルアン領域の端部に生じることが見て取れる。また、４／１のＳｉ／Ｏ構造の伝導帯の最小点の曲率は、付加された酸素層により導入された摂動に起因するバンド分裂のために、Ｓｉの伝導帯の最小点の曲率と比較して大きい。
【００５２】
図１２Ｂは、バルクシリコン（実線）と４／１のＳｉ／Ｏ超格子25（点線）との双方について、Ｚ点から計算されたバンド構造を示している。この図は（１００）方向での価電子帯の曲率の増大を例示している。
【００５３】
図１２Ｃは、バルクシリコン（実線）と、図１１の超格子25’の５／１／３／１のＳｉ／Ｏ構造（点線）との双方について、ガンマ点及びＺ点の双方から計算されたバンド構造を示している。５／１／３／１のＳｉ／Ｏ構造の対称性により、（１００）及び（０１０）方向の計算によるバンド構造は等しくなっている。故に、伝導率有効質量及び移動度は層群に平行な面内で、すなわち（００１）積層方向に垂直な面内で、等方的であると予期される。なお、５／１／３／１のＳｉ／Ｏの例では、伝導帯の最小点及び価電子帯の最大点は共にＺ点にあるか、あるいはその近傍にある。
【００５４】
増大された曲率は有効質量が低減されたことを指し示すものであり、伝導率反転有効質量テンソルの計算によって適切な比較及び区別が為され得る。これにより、５／１／３／１超格子25’は実質的な直接バンドギャップであることの更なる理論化がもたらされる。当業者に理解されるように、光学遷移に関する適切な行列要素は、直接及び間接バンドギャップの挙動を区別するための別の指標である。
【００５５】
以上の説明及び添付図面にて提示された教示の恩恵を受けた当業者は、数多くの変更及び本発明のその他の実施形態に想到するであろう。故に、本発明はここで開示された特定の実施形態に限定されるものではなく、このような変更及び実施形態は添付の請求項の範囲に含まれるものである。
【図面の簡単な説明】
【００５６】
【図１】ドレイン及びチャネル領域に複数の超格子を含む、本発明に従ったｎチャネル横型ＤＭＯＳデバイスを示す上面図である。
【図２】図１のデバイスの超格子を示す断面図である。
【図３】直線３−３に沿ってとられた図１のデバイスの断面図である。
【図４】超格子で充填されたトレンチを例示する、図１のデバイスの基板を示す斜視図である。
【図５】ドレイン及びチャネル領域に複数の超格子を含む、本発明に従ったｎチャネル縦型ＤＭＯＳデバイスを示す上面図である。
【図６】図５のデバイスの超格子を示す断面図である。
【図７】直線７−７に沿ってとられた図５のデバイスの断面図である。
【図８】超格子で充填されたトレンチを例示する、図５のデバイスの基板を示す斜視図である。
【図９】本発明に従った半導体デバイスにて使用される超格子を大きく拡大して示す断面図である。
【図１０】図９に示された超格子の一部を示す原子配列の斜視図である。
【図１１】図１のデバイスにて使用され得る超格子の他の一実施形態を大きく拡大して示す断面図である。
【図１２Ａ】従来技術としてのバルクシリコンと図９−１０に示された４／１のＳｉ／Ｏ超格子との双方に関して、ガンマ点（Ｇ）からの計算されたバンド構造を示すグラフである。
【図１２Ｂ】従来技術としてのバルクシリコンと図９−１０に示された４／１のＳｉ／Ｏ超格子との双方に関して、Ｚ点からの計算されたバンド構造を示すグラフである。
【図１２Ｃ】従来技術としてのバルクシリコンと図１１に示された５／１／３／１のＳｉ／Ｏ超格子との双方に関して、ガンマ点及びＺ点の双方からの計算されたバンド構造を示すグラフである。
【図１３】オン抵抗を低減するために複数の超格子を含む、本発明に従ったｎチャネルＭＯＳＦＥＴデバイスを示す断面図である。
【図１４】オン抵抗を低減するために複数の超格子を含む、本発明に従ったｎチャネルトレンチＤＭＯＳデバイスを示す断面図である。
【図１５】オン抵抗を低減するために複数の超格子が使用され得る、本発明に従ったｎチャネル・スーパー３Ｄ型ＭＯＳＦＥＴを示す斜視図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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