(57)【要約】GPS、Galileo、等のような衛星無線測位システム用の無線測位受信機は、相関付けデータが常に非負であるようにバイアスされる、段階化された相関付けユニットと集積ユニットを含む。この特徴の御蔭で、集積化データは、集積の間、単調に成長する。第一相関付け段（100、150〜153）のオーバーフロー速度は、入力データの速度に対して縮小する。従って、高位の相関付け段（200、154〜158）は、多重化の形で用いることができる。メモリー内のビット・フリップ速度が非常に低く、ダイナミック消費電力を効果的に削減できる。本発明により集積器の論理構造も簡単になるので、シリコン面積と電力の更なる削減が可能である。
2009519448.tif 000002
【特許請求の範囲】
【請求項１】
無線測位システムの一個以上の衛星からのデジタル信号（85）を処理する信号処理装置において、
コード剥奪信号を提供するために、前記信号（85）と、各レプリカ・コードが決定済シフト・コードと決定済周波数を持つような、多数のレプリカ・コードとの相関付けを可能とするように機能的に構成する相関付け手段（102）と、
前記相関付け手段の出力が、決定済レプリカ・コード対応の各相関付けタップが前記レプリカ・コードのシフト・コードと周波数の決定済組合せを持つような、多数の相関付けタップに集積するように構成する集積化手段（120、125、220）と、
さらに前記相関付け手段の出力を常に非負又は常に非正のデジタル数値の形で符号化できるように機能的に構成する符号化手段（102、106）、
を含む無線測位システムの一個以上の衛星からのデジタル信号（85）を処理する信号処理装置。
【請求項２】
前記符号化手段が前記コード剥奪データへ固定バイアスを付加する工程を含む請求項1に記載の信号処理装置。
【請求項３】
前記集積化データから前記バイアスを除去するための減算器段（290）をさらに含む請求項1又は請求項2に記載の信号処理装置。
【請求項４】
前記集積化手段が、各集積化ユニットが相関付けタップ関連の相関付けデータを集積するのにプログラム制御可能であるような一個以上の集積化ユニット（130）から成る、少なくとも一個の第一段（100）、及び、複数個の集積化ユニット（130）からのデータを集積する第二段（200）を含む請求項1〜3の何れか１項に記載の信号処理装置。
【請求項５】
前記第二段が前記集積化ユニット（130）のオーバーフローをカウントするように構成される請求項1〜4の何れか１項に記載の信号処理装置。
【請求項６】
前記第二段が一個のRAM又は一個のレジスタ・ファイル（230）を含む請求項4〜5の何れか１項に記載の信号処理装置。
【請求項７】
前記集積化手段が、低位ビットのグループは全加算器を用いてインプリメントされ、高位ビットのグループは半加算器を用いてインプリメントされる、デジタル数値を集積化するための一個以上の段を含む請求項4〜6の何れか１項に記載の信号処理装置。
【請求項８】
さらに搬送波一掃手段を含む請求項1〜7の何れか１項に記載の信号処理装置。
【請求項９】
請求項1〜7の何れか１項に記載の信号処理装置を含む無線測位受信機。
【請求項１０】
信号処理の方法において、
搬送波剥奪デジタル信号（85）を提供するために信号から搬送波を除去しデジタル化する工程と、
コード剥奪信号を提供するために、前記搬送波剥奪信号（85）を、各レプリカ・コードが決定済シフト・コードと決定済周波数を持つような、多数のレプリカ・コードに相関付ける工程と、
前記相関付け手段の出力を、各相関付けタップが前記レプリカ・コードのシフト・コードと周波数の決定済組合せを持つ決定済レプリカ・コードに対応するような、多数の相関付けタップに集積化する工程と、
さらに、常に非負又は常に非正のデジタル数値を提供するために、前記コード剥奪信号を符号化する工程を含む信号処理の方法。
【請求項１１】
前記符号化が前記コード剥奪信号に固定バイアスを付加する工程を含む、請求項10に記載の方法。
【請求項１２】
前記集積化段を、各部が各繰返しにおいて一個以上の前段の搬送出力だけを集積化する、多数の初期部間の時間ドメインで多重化され得る、複数部に分割する工程を含む請求項10に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
参照データ
本出願は、欧州特許出願EP05112300 of December 16, 2005及びEP0511624 of December 21, 2005の優先権を主張するものであり、その内容を参照により本明細書に引用したものとする。
【０００２】
本発明は、衛星無線測位用受信機、及び特に、と言っても限定はされないが、例えばGPS、GLONASSやGalileoシステム、又は他の全地球的航法衛星システム（GNSS）のような、さまざまな地球測位衛星が発する無線測位信号を受信し処理するのに適合した無線測位用受信機に関する。本発明はまた、適切なRFインターフェースで供給される無線測位信号を処理するのに適合し、かつ分散形GNSS装置、又は例えば汎用コンピュータ、PDAや携帯電話のような他のホスト・システムに組み込める信号処理装置ユニットに関する。
【背景技術】
【０００３】
全地球的航法衛星システム（GNSS）は一般的に、米国運行の全地球測位システム（GPS）、ロシア連邦運行の全地球的航法衛星システム（GLONASS）、及び欧州連合が構築予定で計画中のGalileo測位システムを含む。
【０００４】
以下の説明や例示では、しばしば、単純化のためにGPS受信機だけに言及することになる。しかしながら本発明は、当然のことながら、必ずしもこのような受信機に限定されるのではなく、全てのGNSSソースをも含み、本発明を適用可能な他の将来の無線測位システムへ拡張可能である。
【０００５】
GNSS無線信号は、1 GHz超の無線スペクトラムの部分にあり、ほぼ-120 dBm以下の地上電力レベルを持ち、一般に擬似ランダム2進符号シーケンスで変調された直接拡散方式信号であり、測位用受信機や航行用受信機に用いられている。衛星無線測位用装置の一般的機能はよく知られているが、本明細書でも再度、簡単に触れることになる。参考文献は、本発明と同じ出願人名で出願されたヨーロッパ特許第1198068号明細書及び国際特許第05003807号明細書にも記載されている。
【０００６】
GPS（全地球測位システム）、GLONASSやGalileoのような衛星無線測位システムは、多数の周回中衛星から広く送信される無線信号の受信に依存し、これらの信号に収容された情報を用い、受信機から受信された衛星の各々への距離、つまりレンジを決定する。既知の衛星の軌道は既知のため、絶対時刻及びGPS受信機の位置は幾何学的に決定される。
【０００７】
本発明の文脈における用語「受信機」と「GPS受信機」は、完全内蔵式の受信機器だけでなく、複合実機に内蔵されるモジュール、例えば携帯電話機、車の盗難防止警報器、PDA（携帯情報端末）、等の内部にあるGPSモジュール、をも指定するものである。上記用語はまた、適切なバス、例えばGPS用PCカードを用いて本体装置と接続できるプラグ着脱可能なモジュールを指すこともできる。
【０００８】
用語「受信機」と「GPS受信機」は、本発明の文脈においては上で定義したように、当然の
ことながら、完全なGPS受信機や完全なGPSモジュールを実現するように構成された、よ
り多くの集積回路の内の一個を含む。
【０００９】
以下の記述の大部分は、GPS全地球測位システムに関する。しかしながら本発明は、この特別なGPSシステムに限定されるのではなく、例えばGLONASSシステムやGALILEOシステムのような同一原理に基づいた無線測位システム用の受信機にも適用できる。
【００１０】
原型のGPS無線測位システムの場合、運行中のGPS衛星の各々（スペースビークル又はSVとも言われる）は、「L1」と「L2」と言われる、それぞれ1572.42 MHzと1227.60 MHzの二つの搬送周波数で航行無線信号を送信する。L1搬送波とL2搬送波は、C/A（コース・アクイジション）コード及びP(Y)コードと呼ばれる二種類のデジタル・レンジング・コード・シーケンスで変調されるが、後者のP(Y)コードの大多数は米国政府用と米軍用に限定されている。
【００１１】
商用GPS受信機で用いられるC/Aコードは、L1搬送波とL2搬送波で変調される。各GPS衛星に固有のC/Aコードは、遷移速度1.023 MHzの1023ビット、つまり「チップス」の繰返しを含む擬似ランダム・ゴールド・コードであり、短縮してPRNと言われることも多い。従って、C/Aコードは、1ミリセコンド毎にそれ自体を繰返す。レンジング・コード・シーケンスは、マスター・クロックに同期する各衛星に搭載の精密時計により精密さを維持されている、共通の精密基準時刻「GPS時刻」に同期している。C/Aコードを用いたPSK変調の効果は、被変調信号のスペクトラムを1 MHz帯域幅に拡張することである。
【００１２】
例えば提案済Galileoシステムや提案済GPSシステム拡張版、等の他の無線測位システムも、共通の標準絶対時刻に同期したレンジング・コードに基づいた、同一又は等価な信号構成を用いている。
【００１３】
さらにL1搬送波とL2搬送波は両方とも、50 bpsの航行メッセージ、つまりNAVコードを搬送する。この航行メッセージには、時刻関数としてのGPS衛星の座標情報、クロック補正情報、及び環境データが、他の情報と共に収容されている。NAVメッセージは、NAVビットが「1」の時にはC/Aコードの論理値を反転させ、そうでない時は論理値を無変化のままにして符号化される。
【００１４】
GPS信号の地表での信号強度は、名目上-130 dBmWであるが、この値は上空の視界が遮られている場合、特に建物内ではさらに減衰する。他の衛星航行システムも同程度の強度の信号を提供する。信号のこのようなレベルは雑音レベルの遥か下にあるため、信号は統計的手法を使ってのみ受信できる。
【００１５】
被受信衛星の各々について、これらのコードを取得し、GPS受信機が発生する位置修正を行うために、C/Aコード、つまりPRNコードの局部レプリカは、1.023 MHz近辺の周波数で動作する局部NCOに適応する必要がある。その後コードは、雑音レベルに応じて長くなったり短くなったりできる時間の間、そして時間偏移のある値に対して相関付け値の極大値が得られるまでの間、さらに対象受信機と被受信衛星間の距離に左右される時間の間、時間偏移され、対象受信機の相関付けエンジン内の受信信号と相関付けられ、集積化される。
【００１６】
最適な相関付け、つまり最適な擬似レンジングを達成するのに必要な時間偏移の量は、衛星とGPS受信機間の距離を暗示している。GPSの内部クロックは通常、GPS衛星のクロック関連の重大エラーの影響を受ける。このエラーを解決するためにGPS受信機は、三つの宇宙座標x、y、z及び時刻tを含む位置修正情報を提供する少なくとも四個の衛生を捕捉する必要がある。
【００１７】
送信衛星の位置がわずかしか分からないか全く分からない位相オフセット―ドップラー偏移宇宙―にあって、十分な数の衛星信号の場所を見つけ出そうとGPS受信機が努める段階は、通常「アクイジション」状態と呼ばれる。一方、「トラッキング」状態で、ひとたび極大値が見つかれば、システムは極大値の偏流を追跡するだけでよく、この追跡には困難さや遅延は通常伴わない。
【００１８】
アクイジション状態を加速するために、多くの受信機で大規模並列アーキテクチュアが採用されている。この大規模並列アーキテクチュアでは、時間偏移とドップラー周波数の複数の組合せを並列で探索するように、受信機の相関付けエンジンは大量の相関器      を含んでいる。典型例は相関付けエンジンは、着信信号と何千ものコード位相偏移／ドップラー周波数の組合せとの相関付けを実行できる。
【特許文献１】ヨーロッパ特許第1198068号明細書
【特許文献２】国際特許第05003807号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本方式の限界は、独立した相関器の各々が、アクイジション状態の間中、高速で更新されねばならない独立した集積レジスタを必要とすることにある。一般的に相関付けレジスタは、例えば所要シリコン面積と言う点から必要な回路の寸法、及び消費電力の両方に多大な影響を与えるレジスタ・セルによって構成される。
【課題を解決するための手段】
【００２０】
本発明によれば、これらの目標は請求項記載の手段を用いて達成される。
【００２１】
本発明は、例で示され図で例示される実施形態の記述を手助けにして、より良く理解されることになる。
【発明を実施するための最良の形態】
【００２２】
図1は、本発明の複数の形態による無線測位受信機の、デジタル受信チャネル内の単純化データ・パイプライン、つまりタップを図式的に表す。図1の斜字体の数値は、この数値が言及するデータ・ラインのビット幅を表す。このようなデータ幅は、理解を手助けするためであり、例示のためだけに表示されており、如何なる形でも本発明を限定するものではない。
【００２３】
受信機50は一実施形態として搬送波一掃部80を含み、この搬送波一掃部80のより詳細は後述するが、その任務は、デジタルRFデータ81又はデジタルIFデータ81、例えば、受信機のRF部（非表記）が供給するデジタルIF（中間周波）信号から、搬送波信号を除去することである。搬送波一掃部は、局部搬送波発生器82、例えばNCOを含む。この搬送波一掃部は、搬送波ドップラーを含むRFデータ又はIFデータの搬送波に等しいレプリカ搬送波信号を発生するように構成され、このレプリカ搬送波信号は、例えば3ビットの搬送波剥奪デジタル信号85を発生するように入力RFデータと混合される。たとえ図1からは直接には明白でないにしろ、搬送波一掃部80は、局部搬送波の直角位相偏移（SIN/COS）した二個のコピーをRF/IFデータと混合することにより、イン・フェーズ（I）とクアドラフェーズ（Q）両方のデジタル信号85を発生する。
【００２４】
説明例において搬送波NCOは、次の表1のように3ビット表示でマッピングされた値を持つ2ビットのsine/cosine出力を供給する。しかしながら、他の表示も可能であり、本発明の範疇に含まれる。
【００２５】
【表１】
2009519448.tif 000003
表1  SIN/COSマッピング
【００２６】
RFデータ又はIFデータ81は、次の表2に従って解釈される2ビットの符号／大きさを持つ。
【００２７】
【表２】
2009519448.tif 000004
表2  IF入力マッピング
【００２８】
乗算の結果としての搬送波剥奪データ85は、後段でのロジックを削減するため、表3に示すように3データ・ビットにマッピングされる。
【００２９】
【表３】
2009519448.tif 000005
表3  ドット生成マッピング
【００３０】
デジタル信号85は、さらに全てのイン・ビュー衛星信号と混合される。局部コード発生器101は、一個の特定の衛星のPRNコードの局部レプリカを発生し、その衛星用にベースバンドのコード剥奪信号を得るように構成される。このレプリカPRNコードは、例えば-1(0)及び+1(1)を表示するタップ当り単一ビットを持つ。後で分かるように乗算器102は、結果が正となるようにバイアスをかける。このことで残りの加算器が簡単になり、消費電力が低減する。
【００３１】
大量の相関器タップの実現に必要なリソースを削減するためにMAC(multiply/Accumulate)は、二個以上の段に分割され、第一段100つまりMAC段1は全タップについて、常に正の部分的結果を生成する単一クロック・サイクル内で同時に、好ましく動作する。
【００３２】
本発明の一形態によれば、相関付けエンジン内で加算されるべきデジタル・データは、常に正の整数であるか、又は少なくとも非負の整数であるようにバイアスをかけられる。このことは、例えば乗算段102を工夫することにより達成できる。表示の例では、搬送波剥奪データ85の値が±1、±2、±3、又は±6を取り得るにもかかわらず、コード値は0又は1のいずれかであり得る。次の表4は、コード乗算とバイアス付加の効果を示す。
【００３３】
【表４】
2009519448.tif 000006
表4  コード・ドット生成オフセットのマッピング
【００３４】
MACは、コード・スルーが稼動中の場合無効であり、次のACCイベントの後で再度有効となる。これにより、誤りのある相関器出力がCPUへ伝播されるのを防いでいる。
【００３５】
レプリカ・コードの各タップは、各サイクルでベースバンド信号が乗算され、MAC段100と200内の保持レジスタ120、125、220に集積される。これらのレジスタは、コード・セグメントと言われるコードの一セクションでオーバーフロー無く多数のデータ・サンプルの加算が可能となる規模になっている。
【００３６】
次に第二段200は例えば、これらの部分集積によるオーバーフローを、より効率的蓄積手段であるRAM 280に加算する。これは多数のチャネルを通して連続的に行われる。
【００３７】
信号処理ユニットのエンジン500は、例えばFFT処理や他の手段により、データを蓄積したRAM 280について更なる処理を行う。
【００３８】
図2は、搬送波剥奪部80の構成をより詳細に表したものである。この図によれば、RefClckはReference clock信号であり、Measureは測定が行われていることを示す入力信号であり、そしてCarrierCycleとCarrierPhaseは種々の目的で受信機の他段でも利用可能なデジタル信号である。85Iと85Qは、イン・フェーズとクアドラフェーズの出力デジタル信号を示す。
【００３９】
図3は、相関付けエンジン部のアーキテクチュアをさらに詳細に表したものである。搬送波剥奪信号85はコード発生器101が発生したコードと相関付けされ、そうして得られたコード剥奪信号は相関付け段1と2に蓄積される。最初の相関付け段100において全タップは、複数の集積セル130により並列に集積化される。例えば段1の加算器は、適切なI/Qデータとそれに沿ってルートの決められたコード・フェーズを使って32回複写される。
【００４０】
図4は、本発明の一形態により集積セル130の実現を可能にする方法を示す。着信データ85はコード発生器101（図1参照）により発生したゴールド・コード（Chip）により乗算器102内で乗算され、その結果としてのコード剥奪値は表4の例のように、各サイクルについて正の値が与えられるようにコード化されたりバイアスをかけられたりする。ただし、バイアス印加回路は簡単化のために表記はされていない。本発明によればこのバイアス印加回路は、乗算器102から分離した回路とすることも乗算器102に集積化することもできる。バイアス印加の結果は加算器140により保持レジスタ120に蓄積された値へ加算され、何らかのオーバーフローがあればオーバーフロー・レジスタ125をセットするのに用いられる。例え図4が簡単化のために1ビット・レジスタ120を示すものだとしても、保持レジスタ120の容量は環境に従って選択できる。例えば保持レジスタ120を12ビット・レジスタにもできる。この場合、加算器140は12ビットの全加算器となり、オーバーフロー・レジスタ125は加算器140の搬送ビットだけを蓄積する単純なレジスタとなろう。
【００４１】
重要なことには、採用の符号化は容易に逆向きにできるのである。これは、固定バイアスの場合、必要ならば加算データから簡単に引き算ができる、と言うささいなことである。しかしながら、本発明の枠内でも他の符号化が可能なのである。
【００４２】
第二相関付け部200がSelとS2Accを有効状態にして値を読み取り中の場合、オーバーフロー・フラッグはリセットされるが、加算済の値はリセットされない。
【００４３】
ダンプ・サイクルが発生中の場合、同時にDumpが起動され、これにより加算済値もリセットされ、この時点で第二相関付け段200内にあった値は、第二相関付け段200により外部メモリーへ転送される。
【００４４】
本発明で可能な実施形態によれば図5の第二相関付け段200は、レジスタ・ファイル230とステート・マシン210を用いて動作する。ここでレジスタ・ファイル230は、効率向上のために多重のタップとたぶん多重のチャネル間で共有されている。このステート・マシン210は、あるタップに対応する値を読み取るようにメモリーに定期的にアドレス指定し、その後第一相関付け段100のオーバーフローを第二相関付け段200に加算する。
【００４５】
ダンプ・イベントがトリガーされると、蓄積値は集積される代わりにリセットされ、集積済値出力は何らかの適切な方法で蓄積される。例えば集積済値出力はダンプ中のチャネルに対応するアドレスと共にFIFOに押し込まれる。
【００４６】
相関付け段200は、一個以上の第一相関付け段ユニット群100に属する多数の加算器130を通して連続的に動作する。以下で三つの基本動作について述べる。
【００４７】
各動作は、Timing ControlモジュールからStage2Startイベントを起動してトリガーされる。
【００４８】
各モードにおいてステート・マシンは、順々に入力チャネルの各々について同一動作を行った後、再度アイドリング状態に入る。
【００４９】
各相関器タップには、処理されるべき二つのチャネル、IとQがある。第二相関付け段200は、例えば、最大32MHzのサンプルを用いて、ロールオーバー無しで最大10msの間、集積する必要がある。これは320000サンプル×12＝3,840,000に同じであり、結果を蓄積するには22ビットのデータを要する。
【００５０】
この例では第一相関付け段100は12ビットを持っており、その内MSB、つまりオーバーフロー・レジスタ125に蓄積された搬送ビットはレジスタ・ファイル230に集積されるので、各値毎に11ビットを集積する必要があり、11×128レジスタ・ファイルの使用を暗示している。
【００５１】
代わりに、単一サイクルでIとQにアクセスすることにより、64ワード・レジスタ・ファイルを用いることができよう。この場合、速度の二倍で、つまり16サイクル中に64タップを動作させて、更新する。これにより段1で必要なレンジを11ビットに削減でき、付随して段2レジスタ・ファイルの幅を22ビットへ増加できる。
【００５２】
定期的に第二相関付け段200のマスター・タイミング・コントローラは、全てのMac Stage1の結果の集積がなされるようにAcc信号を起動し、これによりステート・マシン210が集積工程を始めるようトリガーされる。macからのデータは、Chan[1:0]、Tap[3:0]及びI_nQ信号の付いたアドレスである。
【００５３】
データはS2Acc信号の有効化によりアクセスされ、集積値がレジスタ・ファイル230から読み出され、加算器220によりアドレスで指定された集積器130からのオーバーフロー・ビットに加算される。結果はレジスタ・ファイルに再書き込みされる。
【００５４】
ダンプ・サイクルが実行される予定であるとタイミング・マスターが指示する場合、イベントの同一シーケンスが同一タイミングで始まるが、この時刻でステート・マシンが段1に対してDump表示を有効化するので、段1の各集積器130が集積化を再始動することになる。
【００５５】
ダンプ・イベントの間、レジスタからのデータは、アドレス指定されたタップからのオーバーフロー・フラッグに加算され、ユニット250において段1からの低位11ビットと連結される。結果として生じる符合無しの値は固定のオフセットを持ち、減算器260で除去され、その後この結果はマグニチュードram 280に蓄積される。ダンプ・サイクルの間に、レジスタ・ファイルの中身は次の集積サイクルに備えてゼロにされる。
【００５６】
マグニチュードramにアクセスするためにステート・マシンは、メモリーがRefClkドメイン上でアクセスされ、ダンプ・イベント用として不要な時はメモリーがCPUドメインへ接続されるように、クロック・ラインとコントロール・ラインを制御するためにマルチプレクサ270を用いる。
【００５７】
マグニチュードram 280内の結果は22ビット値で符号化され、メモリーのオーバーヘッドを削減するために、CPUが読み取る時の結果はユニット290により32ビットへ拡張して符号化される。
【産業上の利用可能性】
【００５８】
提示のアーキテクチュアは、入力データ85が常に正、又は常に非負であるように、CA Codeによる乗算後にバイアスされると言う事実に依存している。この方法で第一相関付け段100は、集積の間は常に単調に成長し、増加し、決して減少しない集積化相関付け値の内の第一グループの低位ビットを蓄積する。第二相関付け段200は、同じ変数の内の第二グループの高位ビットを蓄積するだけでよい。この同じ変数とは、第一相関付け段100のオーバーフロー値、つまり搬送ビットである（入力データが常に非正であるように、入力データに負のバイアスをかけることにより完全に等価な結果が得られるはずである）。これには以下のような複数の利点がある。
・  第一相関付け段100のオーバーフローの速度は、好都合なことに入力データの速度に対して縮小する。従って第二相関付け段200は、複数の加算器130又は複数の第一段120とインターフェースでき、各繰返しにおいて前段の搬送出力だけを集積化すればよく、時間ドメインにおいてデータの多重化を効率よく実現できる。
・  第二相関付け段200における全速力のランダム・アクセスは必要ない。スタティック・レジスタの代わりに、レジスタ・ファイルとRAMを用いることができ、電力効率とシリコン効率の面でメリットがある。
・  第二相関付け段200内の加算器220は、半加算器として簡単に実現できる。
・  第一相関付け段100と230内、及び第二相関付け段200内の蓄積領域120は、小さな正の数だけ値が増加するので、個別ビットの遷移周波数は低位ビット加重から高位ビット加重へと対数的に減少する。つまり、ほとんどの時間において、メモリー120から読み出されるバイナリ値は、無変化のまま再書き込みされる。このことは、メモリー120とメモリー230内のビット・フリップ速度が非常に低く、ダイナミック消費電力が非常に大幅に減少する、と言うことを意味している。      
【００５９】
最後の利点は、データが例えば2補数バイナリ値のような、符号化された整数として蓄積され、各サイクルにおいて正値又は負値だけ、ランダムにデータ値が増加するような、従来の集積モジュールと比較すれば特に明白である。この従来の状況においては、ランダム集積の都度、結果の符合が変化し、ほとんどのビットが同時に切り替わり、大量のダイナミック電流が引出されてしまう。
【００６０】
相関付け段100と200において非負値を用いているので、より簡単な論理構造、従ってシリコン面積の削減、ひいてはより良いルーティングも可能になる。タイミング必要条件も、符号化済整数使用の従来の相関器に比べて、本発明による相関付けユニットでは、より緩やかになる。これらの特色自体に利点があるだけでなく、さらにこれらの特色は省電力にも寄与する。回路シミュレーションによれば、非負値使用により、相関付け段100と200において30％以上の省エネルギーを達成できる。
【００６１】
図6は、各タップが連鎖したレジスタに独立して集積されるような、本発明による相関付け段のもう一つの実施形態を表している。搬送波剥奪デジタル信号85は、前述の例のように、コード発生器101の提供する局部コード・レプリカとの相関付けのために乗算器102へ渡される。バイアス・ユニット106は、常に正又は常に非負のデジタル値、例えば前掲の表4に示した4ビットの非負値を得るために、乗算器の出力へ既定義のバイアスをかける。
【００６２】
4ビットの正値が加算器150〜158とレジスタ160〜168で構成される集積器に繰返し集積される。明らかに、たとえ提示の例が9ビットの集積器に関するものであっても、この集積器のビット深度は任意に拡張したり変更したりできよう。また、ここに示されたリップル・タイプの構成は、既知のタイプの他の加算回路に置き換えることもできよう。減算器290は、加算されたバイアスを除去し、出力としてバイアスのかかっていない集積相関付け値を提供する。
【００６３】
重要なことには、加算器150〜153とレジスタ160〜163から成る第一グループの四個の集積器セルが4ビットの全加算器を構成しているのに、相関付けられたデータは常に正にバイアスされているため、他のセルから成るグループだけが第一4セルのオーバーフローを集積するのである。従って、セル154、164；155、165；156、166等は、事実上、単なるカウンタであり、エレメント154〜158は単なる半加算器であり得る。
【００６４】
平均遷移速度は、レジスタ164〜168内の各ステップでは半分になる。レジスタ164〜168と半加算器154〜158から成る上位セルは、非常に稀にしか状態を変化させず、電力もほとんど消費しない。
【図面の簡単な説明】
【００６５】
【図１】本発明の一形態による相関付けエンジンのアーキテクチュアを図式的に示す。
【図２】本発明による受信機の搬送波一掃部を示す。
【図３】本発明の一形態による相関付けエンジンのアーキテクチュアを図式的に示す。
【図４】本発明の一形態による第一相関付け・集積段を示す。
【図５】本発明の一形態による第二相関付け・集積段を示す。
【図６】本発明の一形態による相関付け・集積段の実施の一変形を示す。
【符号の説明】
【００６６】
８５    デジタル信号
１００  第一段
１０２  符号化手段
１０６  符号化手段
１２０  集積化手段
１３０  集積化ユニット
１２５  集積化手段
２２０  集積化手段
２３０  レジスタ・ファイル
２９０  減算器段
【図１】
2009519448.tif 000007
【図２】
2009519448.tif 000008
【図３】
2009519448.tif 000009
【図４】
2009519448.tif 000010
【図５】
2009519448.tif 000011
【図６】
2009519448.tif 000012
【国際調査報告】
2009519448.tif 000013
2009519448.tif 000014