(57)【要約】本発明は、負荷状態でのリプル電流振幅がスイッチングの間、小さな負電流をもたらすように、出力インダクタを構成することで無損失性スイッチングを提供する。再構成された出力インダクタにより、増加したリプル電流振幅が生じる。この増加したリプル振幅は、出力キャパシタにおいてリプルを除去するゼロリプル・ステアリング法を使用して、更に制御できる。リプル・ステアリング法は、二次出力をＤ級増幅器に加えることを含み、主出力からスイッチングリプルをそらすことで、従来技術のＤ級増幅器の主要アーチファクトから主出力を実質的に解放する。【選択図】図２
2009507403.tif 000002
【特許請求の範囲】
【請求項１】
第１スイッチングノードを形成するために、互いに接続される第１組のスイッチと、
前記第１スイッチングノードに接続される出力インダクタ回路であって、出力インダクタが、アイドル時でない電力条件において負電流状況をもたらすリプル電流振幅を提供するサイズとされた、出力インダクタ回路と、
出力キャパシタ及び前記出力インダクタを含む出力フィルタと、
前記出力キャパシタからリプル電流をそらすためのリプル・ステアリング回路と、を備えたＤ級増幅器。
【請求項２】
前記第１組のスイッチの各々がトランジスタからなる、請求項１に記載のＤ級増幅器。
【請求項３】
前記第１組のスイッチが変調器によって駆動される、請求項１に記載のＤ級増幅器。
【請求項４】
前記リプル電流振幅が、固定負荷に対して所望の定常電力状態までソフトスイッチングを提供する、請求項１に記載のＤ級増幅器。
【請求項５】
前記固定負荷が１／８電力状態である、請求項４に記載のＤ級増幅器。
【請求項６】
Ｄ級増幅器のスイッチング損失を低減させる方法であって、
第１スイッチングノードを形成するために第１組のスイッチを互いに接続し、
出力インダクタ回路、すなわち出力インダクタがアイドル時でない電力条件において負電流状況をもたらすリプル電流振幅を提供するサイズとされた出力インダクタ回路を前記第１スイッチングノードに接続し、
出力キャパシタを前記出力インダクタに接続して、グラウンドに接続し、
前記出力キャパシタからリプル電流をそらすために、リプル・ステアリング回路を前記出力インダクタ回路に接続する方法。
【請求項７】
前記第１組のスイッチの各々がトランジスタからなる、請求項６に記載の方法。
【請求項８】
前記第１組のスイッチが変調器によって駆動される、請求項６に記載の方法。
【請求項９】
前記リプル電流振幅が、固定負荷に対して所望の定常電力状態までソフトスイッチングをもたらす、請求項６に記載の方法。
【請求項１０】
前記固定負荷が１／８電力状態である、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、”Ｍｅｔｈｏｄ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｉｍｐｌｅｍｅｎｔｉｎｇ  Ｓｏｆｔ  Ｓｗｉｔｃｈｉｎｇ  ｉｎ  ａ  Ｃｌａｓｓ  Ｄ  Ａｍｐｌｉｆｉｅｒ（Ｄ級増幅器においてソフトスイッチングを行う方法及び装置）”と題する２００５年７月２８日出願の米国仮出願第６０／７０４，２４１号、及び”Ｍｅｔｈｏｄ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｒｅｄｕｃｉｎｇ  Ｒｉｐｐｌｅ  ｉｎ  Ｃｌａｓｓ  Ｄ  Ａｍｐｌｉｆｉｅｒｓ（Ｄ級増幅器のリプルを低減する方法及び装置）”と題する２００５年４月２６日出願の米国一部継続出願第１０／９０８，０６３号の優先権を請求し、これらの明細書は参照によってここに組み込まれる。
【０００２】
本発明はＤ級増幅器に関する。より詳しくは、本発明は、Ｄ級増幅回路のスイッチング損失の低減に関する。
【背景技術】
【０００３】
高品質のオーディオ用電力増幅器は伝統的に大きくて重く、非効率である。概して、これらの機器は、非常に小さい全高調波歪（ＴＨＤ）をもつ大電力のオーディオ出力が可能である。しかしながら、これらの機器は、通常のオーディオ動作条件下でせいぜい約２５％の効率を達成するに過ぎず、その理由は、それらの機器が一般に非効率的な線形又は擬似線形増幅器（例えば、クラスＡ、Ｂ、Ｇ、及びＨ）を使用するからである。
【０００４】
近年、更に効率の良いオーディオ用電力増幅器に対する需要が高まっている。よって、音響再生のためにＢ級増幅器からＤ級増幅器への移行が行われる。
【０００５】
Ｄ級増幅器は高効率を提供するが、一般に限定された帯域幅をもち、高い可聴周波数で高ＴＨＤをもたらす。
【０００６】
Ｄ級増幅器は基本的に、高周波（例えば、可聴周波数）において４象限で動作するように変更されたスイッチモード（ｓｗｉｔｃｈ−ｍｏｄｅ）電源である。スイッチモード電源は、電源を負荷に供給する電力スイッチング・トランジスタのオン／オフ・デューティーサイクルを制御するために、パルス幅変調方式（ＰＷＭ）を使用する。スイッチがそれらの線形領域で動作しないので、効率が高い。
【０００７】
図１は、簡略化したＤ級トポロジの一例である。図示のように、パルス幅変調器１１０内の比較回路（図示せず）は、入力アナログオーディオ信号１０１の振幅を、所定のスイッチング周波数で変化している参照三角波形の振幅と比較する。比較回路は、三角波形の振幅に対して入力オーディオ信号の振幅を比較することによって、その出力を高くし又は低くするように切り替える。オーディオ信号１０１が三角波形の振幅を超えると、比較回路はパルス幅変調器１１０の出力Ｄ＋を、オン状態に切り替える。入力オーディオ信号が三角波形の振幅を上回っている持続期間中、出力Ｄ＋はオン状態のままである。逆に、入力オーディオ信号が三角波形の振幅を下回ると、ＰＷＭ回路の出力Ｄ＋がオフ状態となる。出力Ｄ−は出力Ｄ＋と逆であり、すなわち出力Ｄ＋とは相補的である。
【０００８】
入力オーディオ振幅とパルス幅変調器の出力Ｄ＋、Ｄ−との関係は、一次まで線形である。比較回路の出力Ｄ＋、Ｄ−により、「トーテム−ポール（ｔｏｔｅｍ−ｐｏｌｅｄ）」型トランジスタスイッチＱ１及びＱ２が駆動される。各トランジスタスイッチは、ダイオード素子１３１をもつＭＯＳＦＥＴデバイスであり、該ダイオード素子は、４象限スイッチングを可能にするために、ＭＯＳＦＥＴデバイスの両端子に亘って接続される。図１に示す構成はＤ級増幅器の一実施例であり、同じタイプのＭＯＳＦＥＴが両スイッチに使用される。別の実施例では、相補形トランジスタ、例えば１つのｐ型ＭＯＳＦＥＴ及び１つのｎ型ＭＯＳＦＥＴを使用することが挙げられる。この理由により、使用するＭＯＳＦＥＴの記号を無極性で示している。
【０００９】
出力フィルタ１４０は一般に、２次ローパスフィルタ、例えば、ＬＣ構成のフィルタである。出力フィルタ１４０は、低域通過フィルタリング、つまり積分にとって本質的であり、搬送波は、元のオーディオ内容の再生のためにパルス幅デューティーサイクルが変化するとともに、スイッチング搬送波周波数を減衰させる。
【００１０】
忠実度の高いオーディオ再生のために、Ｄ級電力増幅器の動作周波数（つまり、スイッチング周波数）は、再生されるオーディオの帯域幅よりも著しく高くなければならない。よって、更に高い忠実度で、より広帯域のオーディオを再生するには、比較的高いスイッチング周波数を必要とする。しかし、スイッチング周波数が高いほど、スイッチング損失（つまり効率低下）が、より大きくなる。スイッチング損失の原因について、図２の例を用いて検討する。
【００１１】
図２は、顕著な寄生素子をもつ従来のハーフブリッジ型Ｄ級増幅器を示す。図示のように、電圧源ＶｇｓＱ１は、トランジスタＱ１のゲートを駆動し、電圧源ＶｇｓＱ２はトランジスタＱ２のゲートを駆動する。本例は標準的なハーフブリッジであり、トランジスタＱ１の固有容量である寄生素子ＣＱ１と、トランジスタＱ２の固有容量であるＣＱ２を示している。素子Ｄ１は、Ｑ１の固有ダイオード又は電圧降下の小さい外部ダイオードであり、また、素子Ｄ２は、Ｑ２の固有ダイオード又は電圧降下の小さい外部ダイオードである。電流の流れと方向（すなわち、ドレインからソースへ）については、二重矢印で示されている。
【００１２】
本例では、トランジスタＱ１及びＱ２が、出力インダクタＬ１及び出力キャパシタＣ１によって形成されるフィルタに対して、擬似方形波を供給する。ノード２０１は、トランジスタＱ１、Ｑ２、インダクタＬ１によって共用され、本明細書ではスイッチングノードと称している。動作中、図３に示すように、スイッチングノード２０１の電圧は、波形３１０で示す矩形波である。この電圧は、インダクタＬ１及びキャパシタＣ１を含む出力ＬＣフィルタによって低域通過フィルタリングがなされ、キャパシタＣ１の両端で比較的低い周波数の出力電圧を生成する。
【００１３】
アイドル時、すなわちゼロ出力電圧でのインダクタ電流（ＩＬ１）は、図３の三角波３２０によって示されている。三角波３２０はリプル電流であり、これは出力キャパシタＣ１上の擬似正弦波状リプル電圧、すなわち図３の波形３３０を生成する。この出力リプル電圧、すなわち３３０は、大きさを制限する必要があり、また、不要輻射に関する問題も起こり得る。このため、出力インダクタＬ１の値は一般に、全電力での出力電流の数分の１、経験則として通常２０％にリプル電流を制限するために十分大きいままとされる。図４は、リプル電流と負荷電流との関係の具体例である。
【００１４】
図４に示すように、アイドル時の電流は波形４１０で示され、１／８電力での電流が波形４２０で示されている。両波形４１０及び４２０に示すように、リプル特性によって、定常値を中心とした出力電流の非定常擾乱が生じる。アイドル時に平均電流はゼロであり、Ｄ級のリプル特性は、非定常の負及び正の電流振動をもたらす。振動（すなわち、リプル）の振幅がインダクタＬ１のサイズによって支配されるので、同程度のリプル振幅が他の負荷値において存在する。例えば、波形４２０に示すように、１／８電力での定常電流は、電流値ＩＬ１ＤＣによって示され、リプル電流には、１／８電力での負荷電流値ＩＬ１ＤＣを中心として、約２０％のピーク間（ｐｅａｋ  ｔｏ  ｐｅａｋ）のリプル振幅がその上に重畳される。
【００１５】
こうして、意図的な散逸性要素が図２に示す回路にはないにもかかわらず、実際の回路では、その中の様々な有限の損失機構のために１００％の効率とはならない。例えば、出力ＬＣフィルタ、スイッチング・トランジスタには固有の損失がある。フィルタ部の損失はよく分かっていて、コストを引き換えとして選定されるが、トランジスタ（ＦＥＴ）の損失は更に多くの制約を有する。第１に、ＦＥＴＱ１及びＱ２は有限のオン抵抗をもち、これは伝導損失に繋がる。第２に、Ｑ１及びＱ２はスイッチング遷移時に若干の損失を被り、これはスイッチング損失に繋がる。このスイッチング損失は、主にスイッチング周波数を制限する。こうして、更に高いスイッチング周波数（オーディオ帯域幅）が通常、オーディオ性能にとって有益であるのに、それは効率低下をもたらし、従って、従来技術のシステムでは効率に対して帯域幅が二律背反的である。
【００１６】
従来技術によるこれまでのＤ級増幅器における約２０％の電流リプルによって、出力電流が高い場合に、損失のある（又はハードな）スイッチング遷移が存在する。従来のＤ級増幅器における、この損失性スイッチング遷移を、図１４の波形を用いて示す。
【００１７】
図示のように、オン状態（すなわち、ゲート電源電圧ＶｇｓＱ２１４０２が、閾値より大きい）のＱ２から始まって、大きな正電流ＩＬ１１４０３がインダクタＬ１を通って流れる。インダクタ電流ＩＬ１１４０３は、ソースからドレインへとＱ２のオン抵抗を通して流れ、ＩｄｓＱ２１４０４で示す負値である。
【００１８】
時刻ｔ１でＱ２はオフとなり、インダクタ電流ＩＬ１は、Ｑ２のオン抵抗からＤ２へと移動し、このＤ２はＱ２の固有ダイオード又は電圧降下の小さい外部ダイオードのいずれかである。Ｑ２の両端電圧、すなわちＶｄｓＱ２１４０６は、Ｑ１がオンする時刻ｔ２まで上昇できないが、これはＤ２及びＱ１を通って流れる大きな逆回復電流（ＩＤ２１４０５）を引き起こす。その理由は、Ｄ２が、ｔ２からｔ３の期間で示す有限のターンオフ時間をもつからである。こうして、逆回復期間は時刻ｔ３まで続く。従って、ｔ２からｔ３まで、トランジスタＱ１には、高電流（ＩＤ２１４０５）及び高圧（ＶｄｓＱ２１４０６）が同時に現れ、これらの積が大きなスイッチング損失（すなわち消散する電力）となる。
【００１９】
よって、効率の改善は、スイッチング損失の減少によって実現できる。あるいは、効率を低下させずに向上した性能を実現するために、スイッチング周波数を高めることができる。しかし、これは、高周波リプルを増加させることなしには従来のＤ級増幅器において行うことができない。
【００２０】
高周波リプルは通常、人間の耳に聞こえないにもかかわらず、その存在は、幾つかの理由のために望ましくない。（１）例えば、輻射問題であり、ＡＭ（振幅変調）ラジオ帯域及び他の帯域にアーチファクトとして現れる。（２）オーディオ測定に影響を及ぼす。（３）出力信号がエンドユーザに対し如何に歪みなく向けられるかについて制限を与える。（４）望ましくないアーチファクトを、制御回路に供給されるフィードバック信号に与え、性能を制限する。
よって、スイッチング損失を減らす如何なる解決策であろうとも、高周波リプルに取り組む必要がある。
【００２１】
上記のように、波形３３０はリプル現象を明瞭に示している。実際には、全帯域幅Ｄ級増幅器の電圧リプルは、数百ｋＨｚの基本周波数をもつ１Ｖｐ−ｐ（ｐｅａｋ−ｔｏ−ｐｅａｋ）程度の量とされ、他の電子機器、特にＡＭ（振幅変調）ラジオ受信機に顕著な干渉を与え易いという傾向をもつ。スイッチング周波数が可変的とされる変調方式は、特に厄介である。
【００２２】
リプルを低減させる従来の方法には、出力キャパシタＣ１に亘るＬＣ直列トラップ回路の使用が挙げられる。この方法には、いくつかの不利な点がある。第１に、ＬＣトラップのＱ（品質係数）は、極端に高いことが必要であり、その目的は、Ｃ１（そのインピーダンスがスイッチング周波数において１オーム未満で良好とされる。）から電流を効果的に分路させることにある。第２に、トラップは単一周波数でのみ効果的である。Ｑ値が大きいほど、トラップは、スイッチング周波数が可変的である場合に、その効率が低下する。またトラップは、スイッチング周波数の高調波を減衰させる上であまり効果的でなく、これらの高調波は相対的に、基本波から通常２０ｄＢ低下し、それらの大きさが絶対的な意味で大きすぎる場合には依然として問題を呈する。
【００２３】
リプル低減についての別の従来技術の方法は、他の２次フィルタを出力に加えることであり、４次フィルタを生成する。この方法の不利な点のいくつかは、インダクタが充分な出力電流を処理するサイズをもたねばならないことであり、そして、このフィルタは使用デバイスにおいて非線形性に起因する歪みを加える虞があり、フィルタ出力はフィードバックループの制御外である。
【００２４】
リプル問題を取り扱う他の従来技術の方法は、第２のＬＣローパスフィルタを出力に加えることであり、これによりに出力フィルタの次数を２から４へと有効に増加させる。しかし、４次フィルタは、可制御性及び線形性の問題を提起する。また、高次フィルタは、全高調波歪（ＴＨＤ）を増加させる。
【発明の開示】
【発明が解決しようとする課題】
【００２５】
本発明は、リプルの影響を許容レベル内に低減しつつ、スイッチング損失を減少させることを教示する。
【課題を解決するための手段】
【００２６】
本発明は、Ｄ級増幅器のスイッチング損失を低減させるための方法及び装置である。Ｄ級増幅器は基本的に、高周波数変調器（例えば、パルス幅変調器）によって駆動されるスイッチモード電源である。よって、高周波スイッチングリプル（例えば、高周波スイッチングノイズ）は、従来のＤ級増幅器においてありふれたものである。オーディオ再生の低下を含む、高周波リプルのマイナス効果が原因で、従来技術のＤ級設計では、リプルを負荷電流の２０％以下に制限するために十分大きい出力インダクタのサイズとすることで、低減されたリプルに対して、出力損失（すなわち、許容される、より大きな電力損失）を引き換えにする。
【００２７】
この大きな電力損失（従って、効率の低下）は、電圧及び電流が同時に正のピーク値となるときの、トランジスタのスイッチングに起因するものであり、散逸を余儀なくされる電力をもたらす。大きな正電流は、かなり大きいインダクタ値の産物であり、それはまた、スイッチング周波数の帯域幅を制限する。よって、本発明の実施形態は、スイッチング・トランジスタでのリプルを巧みに利用して電力損失を大幅に低減させ、これにより、効率の向上又はスイッチング周波数の増加のいずれか、あるいはその両方を可能にする。
【００２８】
更に、本発明の実施形態は、Ｄ級増幅器の出力からリプルをそらす（避ける）ために、結合インダクタ法を適用することで、オーディオ性能におけるリプル増加による望ましくないアーチファクトを除去する。
【発明を実施するための最良の形態】
【００２９】
本発明は、Ｄ級増幅器においてスイッチング損失を低減させる方法及び装置を含む。以下の説明では、多くの具体的な詳細について、本発明をより深く理解するために記載する。しかし、本発明がこれらの具体的な詳細なしで実施できることは、当業者に明らかである。他の例において、既知の特徴については、本発明を不明瞭にしないように詳述していない。
【００３０】
一般に、本発明の実施形態は、リプルのマイナス効果を伴わない無損失性スイッチングのＤ級増幅器を提供する。従来技術のＤ級増幅器のスイッチング損失（ダイオードＤ２に対してターンオンするＱ１に関して記載した）については、遷移時に正であるインダクタ電流（図１４の波形ＩＬ１１４０３を参照）に起因することのみが重要である。よって、インダクタ電流がこのスイッチング遷移中に負であれば、Ｑ２のターンオフによって、インダクタ電流がＣＱ１及びＣＱ２を充電することで、Ｄ１が導通するまでの間、スイッチングノード電圧が共振的に増加することになる。こうして、Ｑ１は、逆回復損失の発生を伴うことなく、かつＣＱ１及びＣＱ２のエネルギーをＱ１へと放出させることなくターンオンすることになる。図４に示したように、従来のＤ級増幅器の場合の負電流状態は、アイドル電力状況（すなわち、波形４１０）で発生するか、又はその非常に近くでのみ発生し、大半の負荷状況（例えば、波形４２０）では生じない。
【００３１】
図１５に示すように、ソフトスイッチング、すなわち、殆ど無損失性のスイッチングを得ることができる出力負荷電流の範囲は、インダクタＬ１を小さくすることで増加でき、これによりインダクタのリプル電流を負荷電流の高い割合まで増加させる。
【００３２】
図１５は、低減された出力インダクタンスに関して、リプルと定常電流との関係を示す波形図である。アイドル時の電流が波形１５１０で示されるのに対し、全負荷時の電流は波形１５２０で示されている。図示のように、リプル、つまり電流振動のピーク間（ｐｅａｋ−ｔｏ−ｐｅａｋ）振幅は、ＩＬ１ＤＣで示す負荷電流の大きさを超えており、結果として負荷時に負電流の状況をもたらす。このように、スイッチングが、小さい負のインダクタ電流の状況で発生する場合には、消散する電力がごく僅かとなる。
【００３３】
従来のＤ級増幅器と本発明の実施形態との間には電力散逸について大きな相違があり、これは本発明の特性に起因し、スイッチングが、小さな負のインダクタ電流で生じるように強制され、これにより、従来のＤ級増幅器と比較した場合に、出力電流の拡張範囲に亘って本明細書で「ソフト」スイッチングと称しているものが得られる。従来のＤ級増幅器では、出力電流が小さな値を超える場合にスイッチングが「ハード（ｈａｒｄ）」であり、その原因はトランジスタ両端の大きな正電圧と同時に発生する大きな正のインダクタ電流であり、これにより、消散することになる大きな電力が生じる。本発明の実施形態のソフトスイッチング動作について、図１６の波形及び図２のＤ級構成を用いて更に説明する。
【００３４】
ハードスイッチの場合と同様、本説明はオン状態のトランジスタＱ２から始まる。すなわち、同様の電圧波形ＶｇｓＱ２１４０２及びＶｇｓＱ１１４０１は、従来技術を超える本発明の方法の利点を説明するために、トランジスタＱ２及びＱ１のゲートにそれぞれ印加される。図示のように、本発明の実施形態のインダクタ電流ＩＬ１１６０３はこの場合、ハードスイッチの場合のインダクタ電流ＩＬ１１４０３と比べて小さい負値である。このことは、トランジスタＱ２のドレイン−ソース電流、すなわちＩｄｓＱ２１６０４を、小さい正電流にする。
【００３５】
トランジスタＱ２が時刻ｔ１でオフに切り換わると、ダイオードＤ２がオンになる。よって、電流は固有容量ＣＱ２（及びＣＱ１）へと流れを変え、該電流はこの場合、Ｄ１が時刻ｔ２で導通するまで、これらの容量を正に充電するのに適当な方向となる。時刻ｔ３で、トランジスタＱ１がオンとなり、電流がＤ１からＱ１へと変更される。このように、従来技術の実施例（図５参照）に示した、トランジスタＱ１の両端における同時の高電流及び高電圧の期間は存在しない。従って、スイッチング損失が大幅に低減される。
【００３６】
このように、本発明の実施形態は、同一スイッチング周波数において効率で一次オーダーの向上を提供する。あるいは、スイッチング周波数は、本発明の実施形態を使用して、効率低下を伴わずに増加させることができる。
【００３７】
しかし、リプル電流を１桁増加させることは、出力キャパシタＣ１のリプル電圧についての対応する増加をもたらす。このリプルは、従来のＤ級設計の場合、１ボルトの桁であるので、本発明の実施形態を用いるリプルの増加は、１０ボルトの桁となることがあり、この増加は、放射妨害波やオーディオシステムの性能を含む様々な理由のために容認できない。よって、本発明の実施形態は、本明細書で述べるリプル・ステアリング技術を使って、増加したリプルを制御する。
【００３８】
ゼロリプルは、補助出力部を従来のＤ級増幅器に加えることによって、基本的に達成される。補助出力部が主出力部からリプルを取り除くこと以外に、他の如何なる有用な機能に寄与する必要はない。ハーフブリッジＤ級構成が１つの補助出力部をもつのに対し、フルブリッジ回路は２つの補助出力部をもち、これらは、ある実施形態において１つに結合できる。フルブリッジのゼロリプル構成では、第２の補助出力部を、浮動（フローティング）出力部として構成することができる。
【００３９】
本発明の１つ以上の実施形態において、結合インダクタ回路は、Ｄ級増幅器の主出力からリプルをそらすために用いられる。結合インダクタ回路が、一次側出力部から如何にしてリプルをそらすかについて視覚化するために、結合インダクタは、図５で示す理想変圧器として示される。
【００４０】
図示のように、結合インダクタ５０１の原理は、巻数比「ＮＰ：ＮＳ」をもつ理想変圧器として示すことができる。ここでＮＰが一次側巻線の巻数であり、ＮＳは二次側巻線の巻数である。変圧器は、有限の磁化インダクタンスＬＭと、一次側５１０における有限の非結合インダクタンスＬＰと、二次側５２０における有限の非結合インダクタンスＬＳを有する。
【００４１】
実際には、非結合インダクタンスＬＳは、結合インダクタの漏れインダクタンスと、より大きい個別インダクタとの組み合わせとしての特徴を表す。結合インダクタの２つの側はＡＣ電圧源、ＶＰ及びＶＳを用いて駆動され、ここで、ＶＳは、ＶＰのスカラー倍（「ａ」）、例えば「ＶＳ＝ａＶＰ」となるように拘束される。他の如何なる拘束条件も、ＶＳ及びＶＰに課す必要がなく、よって、それらは、任意の波形及びスペクトルを有することができる。これらの電圧源は、電流ＩＰ及びＩＳを生成し、これらは結合インダクタ５０１へと流れる。巻線ＮＰの両端電圧が一次側電源電圧ＶＰに等しい場合に、非結合インダクタンスＬＰに亘る電圧降下がなく、従って一次側電流ＩＰはゼロに等しい。
【００４２】
二次側電圧源ＶＳが非結合インダクタンスＬＳ及び二次側に移された磁化インダクタンスＬＭによって生成される分圧器によって低減され、それから巻数比ＮＰ：ＮＳによって昇圧されると、それはＶＰに等しくされる一次巻線ＮＰに電圧を課し、よってゼロリプル条件を満たす。図６は、分圧器を更に見易くするために、磁化インダクタンスＬＭを二次側５２０に移して描き直した結合インダクタ回路の一例である。一次側電圧ＶＰと二次側電圧ＶＳが等しく、一次巻線ＮＰの両端での電圧降下がない、つまりＮＰでの電圧が一次側電圧ＶＰと等しい限り、ゼロリプル状態は一次巻線に存在することになる。以下ではゼロリプル状態を更に説明する。
【００４３】
図６に示すように、磁化インダクタンスは、巻数比の二乗に等しい変換によって、二次側５２０に換算することができる。ＶＮｓで示す二次巻線ＮＳの電圧は、結果として得られる分圧器について算出され、以下のようになる。  
【００４４】
【数１】
2009507403.tif 000003
【００４５】
ＶＮｐで示す一次巻線ＮＰの両端電圧は、巻数比によってＶＮｓを変換することで算出される。  
【００４６】
【数２】
2009507403.tif 000004
【００４７】
ＮＰの両端電圧がゼロリプルの場合にＶＰに等しくなければならないので、ＶＮｐをＶＰに設定して、項を簡単化すると下式が与えられる。  
【００４８】
【数３】
2009507403.tif 000005
【００４９】
更に簡単化して再整理すると下式になる。  
【００５０】
【数４】
2009507403.tif 000006
【００５１】
そして、ＬＳについて解くと、下式になる。  
【００５２】
【数５】
2009507403.tif 000007
【００５３】
最終的に、ａ＝１、すなわち「ＶＳ＝ＶＰ」の場合について解くと、下式になる。  
【００５４】
【数６】
2009507403.tif 000008
【００５５】
これらの条件下では、ゼロリプルが一次巻線で発生する。このように、結合インダクタ法は、Ｄ級増幅器に関するリプル問題を解決する一方法である。他の磁気的に等価な方法論及び回路を使用できることは、この技術分野における通常の知識を有する当業者にとって明らかである。
【００５６】
本明細書で示すように、本発明の１つ以上の実施形態では、Ｄ級増幅器のリプル・アーチファクトを除去するために結合インダクタ法を使用する。図７は、ハーフブリッジＤ級増幅器の構成におけるリプル・ステアリングのための結合インダクタ法を説明する図である。図示のように、主インダクタ７１０は、一次巻線Ｌ１Ａ及び結合二次巻線Ｌ１Ｃを並列に含む。両巻線Ｌ１Ａ及びＬ１Ｃの第１端、つまり図７でドットのない端として示す巻線の第１端は、スイッチングノード２０１（すなわち、ＭＯＳＦＥＴスイッチＱ１とＱ２との接続部）に繋がっている。巻線Ｌ１Ａの第２端はキャパシタＣ１に繋がり、そしてこのキャパシタはグラウンドに繋がっている。このように、巻線Ｌ１Ａ及びキャパシタＣ１は、従来技術（図２参照）のローパスフィルタと等価な構成のままであり、二次巻線Ｌ１Ｃを用いた補助出力部が加わっている。
【００５７】
結合インダクタ７１０の二次巻線Ｌ１Ｃは、キャパシタＣ２とインダクタＬ２を含む補助出力部の基本部をなし、出力キャパシタＣ２は、キャパシタＣ１において、主増幅器（すなわち一次側）の出力部からリプルをそらすことを主眼として用いられる。図示のように、巻線Ｌ１Ｃの第２端はインダクタＬ２の一端に接続され、該インダクタはキャパシタＣ２と接続される。最終的にキャパシタＣ２はグラウンドに繋がる。こうして、キャパシタＣ２は、一次側出力部からリプルを避ける。
【００５８】
本例では、主出力キャパシタＣ１及び第２出力キャパシタＣ２の低周波電圧が同一であり、その理由は、両出力がスイッチングノード２０１のＤＣ（直流）値に追従するからである。交流電圧が、いずれの出力キャパシタにも実質的に存在しないとすれば、図５及び図６の具体例で議論したように、スイッチングノード２０１の交流電圧はＶＰ及びＶＳの両者と同様である。このように、本実施形態は一次巻線に関するゼロリプル状態に対応し、これは、一次側電圧ＶＰと、Ｎｐの両端における移された二次側電圧とが等しいからである。
【００５９】
図８は、リプル・ステアリングのための、結合インダクタの実施形態についてフルブリッジ構成を例示したものである。図示のように、フルブリッジ構成は、図７のハーフブリッジ構造を鏡像反転させて、２つの側を結合させることで得られる。しかし、二つのハーフブリッジ構成を一緒に結合する場合には、その結果得られる回路が２つのＬ２インダクタ及び２つのＣ２キャパシタを備えることになる。本発明の１つ以上の実施形態では、結果として生じる２つのＬ２インダクタが、１つのインダクタＬ３を生成するように統合され、また、結果として生じる２つのＣ２キャパシタが１つのキャパシタＣ３に統合され、これは図８に示す通りである。
【００６０】
図８に示すように、Ｌ１Ａ及びＬ１Ｃを含む第１の結合インダクタ７１０は、スイッチングノード２０１に対して第１端で接続される。つまり、巻線Ｌ１Ａの第１端は、巻線Ｌ１Ｃの第１端に一緒に接続されてから、スイッチングノード２０１に接続される。Ｌ１Ｂ及びＬ１Ｄを含む第２の結合インダクタ８２０は、スイッチングノード４０１に対して第１端で接続される。スイッチングノード４０１は、ＭＯＳＦＥＴスイッチＱ３とＱ４との接続点である。両方の結合インダクタ７１０、８２０についてドット配向性は同一方向であり、図示の通りである。
【００６１】
結合インダクタ７１０の巻線Ｌ１Ａの第２端は、キャパシタＣ１の一端と接続される。キャパシタＣ１の他端は、グラウンドと接続される。同様に、結合インダクタ８２０の巻線Ｌ１Ｂの第２端は、キャパシタＣ１の他端と接続され、これはグラウンドと接続される。
【００６２】
補助出力部に関して、結合インダクタ７１０の巻線Ｌ１Ｃの第２端はインダクタＬ３の一端と接続され、該インダクタは補助出力キャパシタＣ３の一端と接続される。最終的に、補助出力キャパシタＣ３の他端は、結合インダクタ８２０の巻線Ｌ１Ｄの第２端と接続される。
【００６３】
当業者であれば分かるように、結合インダクタの巻線Ｌ１Ａ、Ｌ１Ｂ、Ｌ１Ｃ及びＬ１Ｄは全て、単一の統合された磁気構造として同一のコア上に存在でき、そして単一の非結合インダクタＬ３及び第２の出力キャパシタＣ３だけが必要である。他の実施形態では、２つの結合インダクタ、例えば、Ｌ１Ａ−Ｌ１Ｃ及びＬ１Ｂ−Ｌ１Ｄを使用することができる。
【００６４】
当業者であれば、図７及び図８の実施形態に関して述べたものと磁気的に等価な他の構成があることが分かる。すなわち、図７に関して述べたのと同じ挙動を実現する磁気的な他の方法があり得る。例えば、結合インダクタの両方の巻線における一方の側が同じノードで一緒に接続されるので、二次側インダクタの出力側電圧は巻数比で決定されることになる。またこの電圧比は、主インダクタの巻線上の単一タップの追加によって実現することもでき、図９及び図１０に示す通りである。本構成は、図７について述べた巻線に比して、製造が容易な巻線である。
【００６５】
図９は、タップ付インダクタ法を使用した、ゼロリプルのハーフブリッジ構成を例示したものである。図示のように、タップ付インダクタの実施形態は、一次巻線と二次巻線の間で等価な巻数を併合することで得られる。よって、図示の通り、本実施形態は、３つのピン９０１、９０２及び９０３を有する１つのインダクタＬ１Ｅを備える。インダクタＬ１Ｅの第１端におけるピン９０３は、スイッチングノード２０１と接続される。インダクタＬ１Ｅの他端におけるピン９０１は、主出力キャパシタＣ１の一端と接続される。補助出力はピン９０２からとり出され、インダクタＬ２及び補助出力キャパシタＣ２と接続される。
【００６６】
タップ付インダクタ構成の原理は、図７の結合インダクタの実施形態を用いて説明できる。例えば、結合インダクタ７１０の一次巻線の巻数（例えば、ＮＰ）が３０であり、二次巻線の巻数（例えば、ＮＳ）が２４であれば、等価な巻数は２４である。上記の例を用いると、タップ付インダクタ構成を採用した実施形態において、主インダクタＬ１Ｅ（図９参照）は、ピン９０１と９０３との間が３０ターンとなる。二次側タップはピン９０２にて含まれ、それはピン９０１と９０３との間に位置され、二次巻線Ｌ１Ｃの巻数を示す。本例において、ピン９０２でのタップは、ピン９０２と９０３との間が２４ターンとなるように配置される。このように、図７に示す実施形態の２つの巻線に代わって、１つのタップ付巻線だけを用いて、同じ結果を磁気的に達成できる。
【００６７】
図１０は、リプル・ステアリングのための、タップ付インダクタの実施形態についてフルブリッジ版を例示したものである。図示のように、フルブリッジ版は、図９のハーフブリッジ構造を鏡像反転させて、２つの側を結合させることで得られる。しかし、二つのハーフブリッジ構成を一緒に接続すると、その結果生じる回路は、２つのＬ２インダクタ及び２つのＣ２キャパシタをもつことになる。本発明の１つ以上の実施形態では、結果として生じる２つのＬ２インダクタが１つのインダクタＬ３を生成するように統合され、また結果として生じる２つのＣ２キャパシタが１つのキャパシタＣ３に統合され、これは図１０に示す通りである。タップ付インダクタＬ１Ｆは、複数のピン、例えば９０４、９０５及び９０６をもつ。例えば、上述と同じ例に従えば、ピン９０４と９０６の間の巻数が３０であり、ピン９０５と９０６の間の巻数が２４である。
【００６８】
当業者であれば分かるように、タップ付インダクタの巻線Ｌ１Ｅ及びＬ１Ｆは全て、単一の統合された磁気構造として同一のコア上に存在でき、そして、単一の非結合インダクタＬ３及び単一の補助出力キャパシタＣ３だけが必要である。他の実施形態では、別々のコアでの２つのタップ付インダクタ、例えばＬ１Ｅ及びＬ１Ｆを使用できる。
【００６９】
図１０で更に示すように、第１のタップ付インダクタＬ１Ｅはスイッチングノード２０１に対してピン９０３で接続される。第２のタップ付インダクタＬ１Ｆは、スイッチングノード４０１に対してピン９０６で接続される。両方のタップ付インダクタＬ１Ｅ及びＬ１Ｆのドット配向性は同一方向であり、図示の通りである。
【００７０】
タップ付インダクタＬ１Ｅのピン９０１は、キャパシタＣ１の一端と接続される。該キャパシタＣ１の他端はグラウンドと接続される。同様に、タップ付インダクタＬ１Ｆのピン９０４はキャパシタＣ１の他端と接続され、これはグラウンドと接続される。
【００７１】
補助出力部に関して、タップ付インダクタＬ１Ｅのピン９０２はインダクタＬ３の一端と接続され、該インダクタは補助出力キャパシタＣ３の一端と接続される。最終的に、補助出力キャパシタＣ３の他端は、タップ付インダクタＬ１Ｆのピン９０５と接続される。
【００７２】
別の実施形態において、磁気的に等価な回路は、補助出力のための巻線を、主インダクタの出力側に接続して、バッキング（ｂｕｃｋｉｎｇ）の方法で逆行方向（ｂａｃｋｗａｒｄ）に巻装することで得られ、これは図１１及び図１２に示す通りである。図１１は、バック・ワウンド（ｂａｃｋ−ｗｏｕｎｄ）の結合インダクタ構成を用いた、ゼロリプルのハーフブリッジＤ級増幅器を例示したものである。図示のように、主インダクタ１１１０は、通常のＤ級回路として接続される一次巻線Ｌ１Ａを有する。つまり、巻線Ｌ１Ａの第１端（ドットのない端で示す）は、スイッチングノード２０１（すなわち、ＭＯＳＦＥＴスイッチＱ１とＱ２との接続部）に接続される。巻線Ｌ１Ａの第２端、つまり出力端はキャパシタＣ１に接続され、それからグラウンドと接続される。このように、巻線Ｌ１Ａ及びキャパシタＣ１は、従来技術（図２参照）のローパスフィルタと同じ構成のままである。
【００７３】
二次巻線Ｌ１Ｇは、キャパシタＣ２とインダクタＬ２を含む補助出力部の基本部をなし、出力キャパシタＣ２は、キャパシタＣ１における主増幅器の出力からリプルをそらすことを主眼として用いられる。図示のように、二次巻線Ｌ１Ｇの第２端（ドットを付した端）は、インダクタＬ１Ａの出力端（つまりノード１１０１）に接続され、この第１端に対して、巻線Ｌ１Ａとともに同じコア上で逆行して巻き付けられる。巻線Ｌ１Ｇの第１端はインダクタＬ２の一端に接続され、該インダクタはキャパシタＣ２と接続される。最終的に、キャパシタＣ２はグラウンドと接続される。このように、キャパシタＣ２は一次側出力部からリプルをそらす。
【００７４】
前記した３０ターンの一次側インダクタを有する同じ例を使えば、二次側インダクタＬ１Ｇが６ターンだけ逆行方向に巻かれて、結果的に有効２４ターンとなる。本構成は、２４ターンの二次側インダクタがスイッチングノードに接続された場合（図７の構成を参照）と殆ど同じ効果を生み出す。
【００７５】
また、図１１及び図１２に示す実施形態は同じ電圧比を生じるが、追加されるターンがずっと少なく、これらのターンは任意選択的に、主巻線に対して電流容量が遥かに小さい。また、バック・ワウンド法は、トロイダルコアを使いる場合に、結合インダクタに関する外部漏れ磁界の低減にとって好適である。これは、更に小さいバッキング巻線がトロイド（環状体）周囲のより小さい部分を占有できるからであり、これにより各巻線、Ｌ１Ａ及びＬ１Ｇはともに、殆ど理想的な３６０度の巻線範囲をもち、漏れ磁束が低減されることになる。
【００７６】
図１２は、リプル・ステアリングのための、別の結合インダクタの実施形態についてフルブリッジ版を例示したものである。本明細書で述べる他の実施形態と同様、フルブリッジ版は、図１１のハーフブリッジ構造を鏡像反転させて、２つの側を接続することで得られる。二次巻線は、スイッチングノード２０１及び４０１に代わって、出力ノード１１０１及び１２０１から接続される。２つのハーフブリッジを一緒に接続すると、その結果生じる回路は、２つのＬ２インダクタ及び２つのＣ２キャパシタをもつことになる。しかし、本発明の１つの以上の実施形態では、得られた２つのＬ２インダクタを１つのインダクタＬ３に統合し、また得られた２つのＣ２キャパシタを１つのキャパシタＣ３に統合し、これは図１２に示す通りである。当業者であれば分かるように、結合インダクタの巻線Ｌ１Ａ、Ｌ１Ｂ、Ｌ１Ｇ及びＬ１Ｈは全て、単一の統合された磁気構造として同一のコア上に存在でき、単一の非結合インダクタＬ３及び第２の出力キャパシタＣ３だけが必要である。他の実施形態では、２つの結合インダクタ、例えば、Ｌ１Ａ−Ｌ１Ｇ及びＬ１Ｂ−Ｌ１Ｈを使用できる。
【００７７】
図１３は、本発明の実施形態に従うゼロリプルＤ級増幅器のサンプル波形を例示したものである。この波形は、１００乃至２００ＶＤＣの供給を受けて１３０ｋＨｚで動作しているフルブリッジのゼロリプルの実施形態（図８参照）によるものである。このＤ級回路は、高電力及び狭いオーディオ帯域用に最適化され、従来技術の場合の図３に示した波形の生成に使用する回路と同様である。主要なＤ級出力フィルタは、２００μＨのインダクタＬ１及び５μＦのフィルムキャパシタＣ１で構成される。ゼロリプル巻線は、ＮＰ＝３０、ＮＳ＝２４、ＬＭ＝２００μＨの構成をもち、二次側の非結合インダクタンスＬＳ＝３２μＨが得られる。二次側の非結合インダクタンスＬＳは、ほぼ７μＨの漏れインダクタンスと、２５μＨの個別インダクタンス、例えばＬ３を含む。補助出力キャパシタＣ３は、ゼロリプルＤ級増幅器の動作に影響を及ぼさずに、広い範囲（例えば、１μＦ乃至５μＦ）内で変更することができる。
【００７８】
図示のように、方形波電圧１３１０は、トランジスタ（ＭＯＳＦＥＴ）Ｑ１及びＱ２のゲートを駆動する変調器１１０の結果として、インダクタＬ１Ａの両端に生じる。インダクタＬ１Ａの出力電流を波形１３２０として示す。そして最後に、キャパシタＣ１の電圧出力を波形１３３０として示す。図３（従来技術のＤ級）の波形３３０とは異なり、リプル特性は、波形１３３０から殆ど除去されている。なお、図３及び図１３のプロットは同じスケールである。
【００７９】
本明細書で用いたインダクタンス値及びキャパシタンス値は、説明目的だけのためにあることに注意されたい。具体的には、図１３の波形を生成するために用いる回路は、高電力及び狭帯域用に最適化され、１３０ｋＨｚという比較的低いスイッチング周波数を有する。そして、これらインダクタンス値及びキャパシタンス値は、この低いスイッチング周波数をもたらす。これらの値については、低電力全帯域幅回路への適用に比べて、遥かに大きくすることができる。
【００８０】
また、付加的な共振が、ゼロリプルＤ級増幅器の実施上、開ループ伝達関数に存在してもよい。この付加的な共振は、補助出力経路における追加のインダクタ及びキャパシタに起因するものとされる。この付加的な共振によって、フィードバックでシステムを制御しようとする場合に、問題を生じる虞がある。よって、共振を、スイッチング周波数に対して可能な限り近くに移動させること、つまり閉ループシステムの範囲から外れるように移動させることが望ましい。
【００８１】
ハーフブリッジでのＤ級の実施形態を参照すると、補助出力キャパシタＣ２（フルブリッジの場合にはＣ３）の値は、Ｃ２に関するスイッチング電圧リプルがゼロリプル動作を妨げるときの最低限界値である。よって、Ｃ２の単なる調整は、付加的な共振を所望の周波数（例えば、スイッチング周波数）へとシフトさせるのに適切でない場合がある。但し、共振はまた、二次巻線の巻数ＮＳを、一次巻線の巻数ＮＰへと非常に接近させ、かつ共振インダクタの値を低減することで移動させることができる。このように、共振は、ゼロリプルＤ級増幅器の動作への影響を殆ど伴わずに、遥かに高い周波数へと移動できる。
【００８２】
本明細書におけるゼロリプル技法を適用することにより、更に大きなリプル電流振幅の使用が可能となり、該振幅は、出力電圧リプルを容認できないレベルまで増加させることなく、ソフトスイッチングを達成するのに必要である。
【００８３】
上記した装置構成及び方法は、本発明の原理の適用について説明したものに過ぎず、多くの他の実施形態及び改変を、請求項に規定された本発明の趣旨及び範囲から逸脱することなく行えることは理解されよう。
【図面の簡単な説明】
【００８４】
【図１】簡略化したＤ級トポロジの一例を示す図である。
【図２】顕著な寄生要素を有する典型的なハーフブリッジＤ級増幅器の構成について一例を示す図である。
【図３】出力リプルを示す従来技術のＤ級増幅器の波形を例示した図である。
【図４】典型的なＤ級増幅器の構成の出力インダクタにおける電流波形を例示した図である。
【図５】２つのＡＣ電圧源を接続した状態で示す、ひとまとめにした寄生要素を有する理想変圧器としての結合インダクタ回路を例示した図である。
【図６】分圧器を見易くするために、ＬＭを二次側に移して描き直した結合インダクタ回路を例示した図である。
【図７】ハーフブリッジ構成のリプル・ステアリングのための結合インダクタ法を例示した図である。
【図８】リプル・ステアリングのための結合インダクタの実施形態についてフルブリッジ構成を例示した図である。
【図９】タップ付インダクタ法を用いた、ゼロリプルのハーフブリッジ構成を例示した図である。
【図１０】リプル・ステアリングのためのタップ付インダクタの実施形態についてフルブリッジ版を例示した図である。
【図１１】バック・ワウンドの結合インダクタ構成を用いた、ゼロリプルのハーフブリッジＤ級増幅器を例示した図である。
【図１２】リプル・ステアリングに対する代替の結合インダクタの実施形態についてフルブリッジ版を例示した図である。
【図１３】本発明の実施形態に従うゼロリプルＤ級増幅器のサンプル波形を例示した図である。
【図１４】従来のＤ級増幅器の損失性スイッチング特性を説明するための図である。
【図１５】リプル・ステアリング前の、本発明のＤ級増幅器の出力インダクタにおける電流波形を例示した図である。
【図１６】本発明の実施形態のＤ級増幅器についてソフトスイッチング特性を説明するための図である。
【図１】
2009507403.tif 000009
【図２】
2009507403.tif 000010
【図３】
2009507403.tif 000011
【図４】
2009507403.tif 000012
【図５】
2009507403.tif 000013
【図６】
2009507403.tif 000014
【図７】
2009507403.tif 000015
【図８】
2009507403.tif 000016
【図９】
2009507403.tif 000017
【図１０】
2009507403.tif 000018
【図１１】
2009507403.tif 000019
【図１２】
2009507403.tif 000020
【図１３】
2009507403.tif 000021
【図１４】
2009507403.tif 000022
【図１５】
2009507403.tif 000023
【図１６】
2009507403.tif 000024
【手続補正書】
【提出日】平成19年6月1日(2007.6.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スイッチングノードと、
キャパシタを含む一次側出力部と、
前記スイッチングノードと前記キャパシタとの間に有効に接続されたインダクタであって、該インダクタは負荷電流の大きさよりも大きなリプル振幅を提供するサイズとされ、該大きなリプル振幅により負荷時に負のインダクタ電流の状況が生じることで、負のインダクタ電流の状況におけるスイッチングが散逸電力を最小化する、インダクタと、
結合インダクタ回路、つまり前記一次側出力部からリプルをそらすように構成した結合インダクタ回路を含む１つ以上の補助出力部を備えたＤ級増幅器。
【請求項２】
前記スイッチングノードが、２つ以上の能動素子を動作可能に接続することによって形成され、各能動素子がオン／オフモードで動作する、請求項１に記載のＤ級増幅器。
【請求項３】
前記能動素子の各々がトランジスタである、請求項２に記載のＤ級増幅器。
【請求項４】
前記トランジスタがＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）タイプである、請求項３に記載のＤ級増幅器。
【請求項５】
前記ＭＯＳＦＥＴの各々がＰＷＭ（パルス幅変調器）によって駆動される、請求項４に記載のＤ級増幅器。
【請求項６】
スイッチングノードと、
キャパシタを含む一次側出力部と、
前記スイッチングノードと前記キャパシタとの間に有効に接続されたインダクタであって、該インダクタは負荷電流の大きさよりも大きなリプル振幅を提供するサイズとされ、該大きなリプル振幅により負荷時に負のインダクタ電流の状況が生じることで、負のインダクタ電流の状況におけるスイッチングが散逸電力を最小化する、インダクタと、
前記一次側出力部からリプルをそらすように構成された第１の補助出力回路と、
浮動出力部として構成された第２の補助出力回路と、を備えたＤ級増幅器。
【請求項７】
スイッチングノードと、
第１キャパシタにおける一次側出力部と、
一次巻線及び二次巻線を含む結合インダクタであって、該一次巻線及び二次巻線の第１端が前記スイッチングノードに対して有効に接続され、前記一次巻線が前記第１キャパシタに対して有効に接続された第２端を有する、結合インダクタと、
第２キャパシタと前記二次巻線の第２端との間に有効に接続された非結合インダクタであって、前記第２キャパシタが、前記第１キャパシタにおける前記一次側出力部からリプルをそらすように構成され、前記二次巻線が、前記非結合インダクタ及び前記第２キャパシタを含む補助出力部の基本部を形成する、非結合インダクタと、を備えたＤ級増幅器。
【請求項８】
前記第１キャパシタ及び第２キャパシタの各々がグラウンドに接続された、請求項７に記載のＤ級増幅器。
【請求項９】
前記第１キャパシタがグラウンドに接続された、請求項７に記載のＤ級増幅器。
【請求項１０】
前記第１キャパシタ及び第２キャパシタにおける低周波電圧が実質的に同一である、請求項７に記載のＤ級増幅器。
【請求項１１】
前記一次側出力部及び補助出力部の各々が前記スイッチングノードのＤＣ（直流）値に追従する、請求項７に記載のＤ級増幅器。
【請求項１２】
前記一次巻線及び第１キャパシタがローパスフィルタとして構成された、請求項７に記載のＤ級増幅器。
【請求項１３】
前記スイッチングノードは、２つ以上の能動素子を動作可能に接続することによって形成され、各能動素子がオン／オフモードで動作する、請求項７に記載のＤ級増幅器。
【請求項１４】
前記能動素子の各々がトランジスタである、請求項１３に記載のＤ級増幅器。
【請求項１５】
前記トランジスタがＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）タイプである、請求項１４に記載のＤ級増幅器。
【請求項１６】
前記ＭＯＳＦＥＴの各々がＰＷＭ（パルス幅変調器）によって駆動される、請求項１５に記載のＤ級増幅器。
【請求項１７】
第１スイッチングノードと、
第１キャパシタにおける一次側出力部と、
一次巻線及び二次巻線を含む第１の結合インダクタであって、該一次巻線及び二次巻線の第１端が前記第１スイッチングノードに対して有効に接続され、前記一次巻線が前記第１キャパシタに対して有効に接続された第２端を有する、第１の結合インダクタと、
第２スイッチングノードと、
一次巻線及び二次巻線を含む第２の結合インダクタであって、該一次巻線及び二次巻線の第１端が前記第２スイッチングノードに対して有効に接続され、前記一次巻線が前記第１キャパシタに対して有効に接続された第２端を有する、第２の結合インダクタと、
第２キャパシタと前記第１の結合インダクタにおける前記二次巻線の第２端との間に有効に接続された非結合インダクタであって、前記第２キャパシタが、前記第２の結合インダクタにおける前記二次巻線の第２端に対して有効に接続され、かつ前記第１キャパシタにおける前記一次側出力部からリプルをそらすように構成された非結合インダクタと、を備えたＤ級増幅器。
【請求項１８】
前記第１の結合インダクタの前記二次巻線が第１の補助出力部の基本部を形成する、請求項１７に記載のＤ級増幅器。
【請求項１９】
前記第１の補助出力部が、前記非結合インダクタ及び前記第２キャパシタを含む、請求項１８に記載のＤ級増幅器。
【請求項２０】
前記第２の結合インダクタの前記二次巻線が第２の補助出力部の基本部を形成する、請求項１７に記載のＤ級増幅器。
【請求項２１】
前記第１キャパシタがグラウンドに接続された、請求項１７に記載のＤ級増幅器。
【請求項２２】
前記第１及び第２の結合インダクタの前記一次巻線及び二次巻線が、単一の統合された磁気構造として同一のコア上に構成された、請求項１７に記載のＤ級増幅器。
【請求項２３】
前記第１スイッチングノード及び第２スイッチングノードの各々が、２つ以上の能動素子を動作可能に接続することによって形成され、各能動素子がオン／オフモードで動作する、請求項１７に記載のＤ級増幅器。
【請求項２４】
前記能動素子の各々がトランジスタである、請求項２３に記載のＤ級増幅器。
【請求項２５】
前記トランジスタがＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）タイプである、請求項２４に記載のＤ級増幅器。
【請求項２６】
前記ＭＯＳＦＥＴの各々がＰＷＭ（パルス幅変調器）によって駆動される、請求項２５に記載のＤ級増幅器。
【請求項２７】
スイッチングノードと、
第１キャパシタにおける一次側出力部と、
一端に第１ピンを含み、他端に第２ピンを含み、かつ前記第１ピンと第２ピンの間に位置する第３ピンを含むタップ付インダクタであって、前記第１ピンが前記スイッチングノードに対して有効に接続され、前記第２ピンが前記第１キャパシタに対して有効に接続され、前記第１キャパシタがグラウンドに接続された、タップ付インダクタと、
前記第１キャパシタにおいて前記一次側出力部からリプルをそらすために前記第３ピンから取り出される補助出力部と、を備えたＤ級増幅器。
【請求項２８】
第２キャパシタと前記第３ピンとの間に有効に接続された非結合インダクタを更に備えた、請求項２７に記載のＤ級増幅器。
【請求項２９】
前記第２キャパシタが、前記第１キャパシタにおける前記一次側出力部からリプルをそらすように構成された、請求項２８に記載のＤ級増幅器。
【請求項３０】
第１スイッチングノードと、
第１キャパシタにおける一次側出力部と、
一端に第１ピンを含み、他端に第２ピンを含み、かつ前記第１ピンと第２ピンの間に位置する第３ピンを含む第１のタップ付インダクタであって、前記第１ピンが前記第１スイッチングノードに対して有効に接続され、前記第２ピンが前記第１キャパシタに対して有効に接続され、前記第１キャパシタがグラウンドに接続された、第１のタップ付インダクタと、
第２スイッチングノードと、
一端に第１ピンを含み、他端に第２ピンを含み、かつ前記第１ピンと第２ピンの間に位置する第３ピンを含む第２のタップ付インダクタであって、前記第１ピンが前記第２スイッチングノードに対して有効に接続され、前記第２ピンが前記第１キャパシタに対して有効に接続された、第２のタップ付インダクタと、
前記第１キャパシタにおける前記一次側出力部からリプルをそらすために前記第１のタップ付インダクタの前記第３ピンから取り出される第１の補助出力部と、
前記第２のタップ付インダクタの前記第３ピンから取り出される第２の補助出力部と、を備えたＤ級増幅器。
【請求項３１】
第２キャパシタと前記第１のタップ付インダクタの第３ピンとの間に有効に接続された非結合インダクタを更に備えた、請求項３０に記載のＤ級増幅器。
【請求項３２】
前記第２キャパシタが、前記第１キャパシタにおける前記一次側出力部からリプルをそらすように構成された、請求項３１に記載のＤ級増幅器。
【請求項３３】
前記第２のタップ付インダクタの前記第３ピンが前記第２キャパシタに対して有効に接続された、請求項３１に記載のＤ級増幅器。
【請求項３４】
スイッチングノードと、
第１キャパシタ、すなわちグランドに接続される第１キャパシタにおける一次側出力部と、
一次巻線及び二次巻線を含む結合インダクタであって、前記一次巻線の第１端が前記スイッチングノードに対して有効に接続され、前記一次巻線が、前記第１キャパシタと、前記二次巻線の第２端、すなわち前記一次巻線とともに同一のコアにて逆行して巻き付けられた前記二次巻線の第２端との間に有効に接続される第２端を含む、結合インダクタと、
第２キャパシタと、逆行して巻き付けられた前記二次巻線の第１端との間に有効に接続された非結合インダクタであって、前記第２キャパシタがグラウンドに接続され、かつ前記第１キャパシタにおける前記一次側出力部からリプルをそらすように構成された、非結合インダクタと、を備えたＤ級増幅器。
【請求項３５】
前記スイッチングノードは、２つ以上の能動素子を動作可能に接続することによって形成され、各能動素子がオン／オフモードで動作する、請求項３４に記載のＤ級増幅器。
【請求項３６】
前記能動素子の各々がトランジスタである、請求項３５に記載のＤ級増幅器。
【請求項３７】
前記トランジスタがＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）タイプである、請求項３６に記載のＤ級増幅器。
【請求項３８】
前記ＭＯＳＦＥＴの各々がＰＷＭ（パルス幅変調器）によって駆動される、請求項３７に記載のＤ級増幅器。
【請求項３９】
Ｄ級増幅器のスイッチング損失を低減させる方法であって、
スイッチングノードを形成するために、オン／オフモードで動作する複数の能動素子を接続するステップと、
第１キャパシタにおいて一次側出力部を規定するステップと、
一次巻線及び二次巻線を用いた結合インダクタを提供するステップであって、前記一次巻線及び前記二次巻線の第１端を、前記スイッチングノードに対して有効に接続し、前記一次巻線が、前記第１キャパシタに対して有効に接続された第２端をもつようにしたステップと、
第２キャパシタと前記二次巻線の第２端との間に非結合インダクタを有効に接続するステップと、
増幅動作中のスイッチング損失を低減させるために、前記第１キャパシタにおける前記一次側出力部からリプルをそらすように前記第２キャパシタを設定するステップと、を有する方法。
【請求項４０】
前記二次巻線が、非結合インダクタ及び前記第２キャパシタを含む補助出力部の基本部を形成する、請求項３９に記載の方法。
【請求項４１】
前記複数の能動素子の各々がトランジスタである、請求項４０に記載の方法。
【請求項４２】
前記トランジスタがＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）タイプである、請求項４１に記載の方法。
【請求項４３】
前記ＭＯＳＦＥＴの各々がＰＷＭ（パルス幅変調器）によって駆動される、請求項４３に記載の方法。
【国際調査報告】
2009507403.tif 000025