(57)【要約】同期整流スイッチ（Ｓ２）を制御するコントローラ（ＣＣ２）において、該コントローラ（ＣＣ２）は、前記同期整流スイッチ（Ｓ２）の出力（Ｄ２）をブランキング時間の終了時に検出して検出信号（Ｑ）を得る検出回路（ＳＲＬ）と、前記検出信号（Ｑ）に基づいて前記同期整流スイッチ（Ｓ２）のための制御信号（Ｇ２）を発生する制御信号発生回路（ＡＮＤ１）とを具えることを特徴とするコントローラ。
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【特許請求の範囲】
【請求項１】
同期整流スイッチを制御するコントローラであって、該コントローラは、
前記同期整流スイッチの出力をブランキング時間の終了時に検出して検出信号を得る検出回路と、
前記検出信号に基づいて前記同期整流スイッチのための制御信号を発生する制御信号発生回路とを具えることを特徴とするコントローラ。
【請求項２】
前記出力は前記同期整流スイッチを構成する電界効果トランジスタのドレイン電圧であり、前記ドレイン電圧が前記ブランキング時間の終了時に負である場合に同期整流がイネーブルされることを特徴とする請求項１記載のコントローラ。
【請求項３】
前記ブランキング時間の終了を、前記ドレイン電圧が零より低くなった後の固定時間後に指示するタイマをさらに具えることを特徴とする請求項２記載のコントローラ。
【請求項４】
一次巻線と二次巻線を有する変成器と、
前記一次巻線と直列の一次側スイッチと、
前記一次側スイッチを制御する一次側コントローラと、
前記二次巻線と直列の二次側スイッチと、
前記二次側スイッチを制御する請求項１に記載の二次側コントローラと、
を具えることを特徴とするスイッチモード電源。
【請求項５】
同期整流器スイッチを制御する方法であって、該方法は、
前記同期整流スイッチの出力をブランキング時間の終了時に検出するステップと、
前記検出信号に基づいて同期整流スイッチのための制御信号を発生するステップとを具えることを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期整流器を有するスイッチモード電源に関する。
【背景技術】
【０００２】
ＳＴマイクロエレクトロニクスのアプリケーションノートＡＮ１８０４は、フライバックトポロジーのスイッチモード電源の二次側同期整流器ドライバとして使用されるＳＴＳＲ３０の機能及び動作を開示している。絶縁変成器の二次側で引き出された同期クロック入力から、ＩＣは一次側ＰＷＭ信号に対して設定されたデッドタイムを有する駆動信号を生成する。一次側スイッチがターンオフするとき、そのドレインに通常スパイクやリンギングが生じる。二次側で反射されたこの電圧によりＩＮＨＩＢＩＴ（禁止）ピンにおける雑音が決まり、これが原因で不連続モードの誤検出が生じうる。これを避けるために、ＩＮＨＩＢＩＴ比較器にブランキング時間が存在する。しきい値以下に下がるクロックが検出されると、ＩＮＨＩＢＩＴ比較器が７００ｎｓの間ディセーブルされ、スイッチチング雑音による誤トリガが回避される。ＩＮＨＩＢＩＴピン上の雑音が７００ｎｓよりも長く続く場合には、ＩＮＨＩＢＩＴ抵抗に並列に微分回路を付加することによりブランキング時間を増加させることができる。ブランキング時間はキャパシタと抵抗で決まる。この時間は、一次側スイッチのターンオフにより生ずるリンギングをカバーするのに必要な時間持続させる必要がある。
【発明の開示】
【０００３】
特に、本発明の目的は、同期整流器を有する改良されたスイッチモード電源を提供することにある。本発明は独立請求項により特定されている。有利な実施の形態は従請求項により特定されている。
【０００４】
本発明の一つの特徴に基づく、同期整流スイッチを制御するコントローラは、同期整流スイッチの出力をブランキング時間の終了時に検出して検出信号を得る検出回路と、この検出信号に基づいて同期整流スイッチのための制御信号を発生する制御信号発生回路とを具える。
【０００５】
本発明は次の考察に基づいている。ブランキング時間が７００ｎｓを超えて増加するという問題は、ブランキングが長くなりすぎることがあることである。長すぎるブランキング時間は、エネルギーがコンバータの入力へ返送されるので、エネルギー損失を生じる。エネルギーがコンバータの入力から送出され返送されると、若干のエネルギーが失われ、効率は決して１００％にならない。
【０００６】
本発明の一つの実施の形態によれば、エネルギー損失を生じることなく、ブランキング時間を長くすることができる。基本的には、ブランキング時間が長すぎる場合を回路が検出し、同期整流をスイッチオフする。具体的には、同期スイッチの導通時間がブランキング時間より短いとき、同期整流をディセーブルする。同期整流のディセーブルはブランキング時間より短い時間の間行われるだけであるので、これはコンバータの効率の殆ど影響を与えない。従って、本発明は、高い効率を維持したまま、リンギングの影響を受けないシステムをもたらす。
【０００７】
本発明の一つの実施形態によれば、同期整流スイッチの最小オンタイムがブランキング時間により決まる。所要のオンタイムがブランキング時間より小さくなると同時に、同期整流がディセーブルされる。同期整流スイッチのドレイン信号をブランキング時間の直後にサンプリングすることにより、同期整流をイネーブルまたはディセーブルする信号を発生させることができる。これは適切なスイッチングを確実にし、あらゆる状態において効率を最大にする。
【０００８】
本発明のこれらの特徴及び他の特徴は以下に記載する実施例から明らかになり、これらの実施例につき説明する。
【発明を実施するための最良の形態】
【０００９】
図１は同期整流器を有するスイッチモード電源の一実施例を示す。変成器Ｔ１の一次巻線と一次側スイッチＳ１の直列接続が電圧源Ｖinの端子間に接続される。一次側コントローラＩＣ  ＣＣ１が一次側スイッチＳ１のドレイン電圧Ｄ１を受信し、一次側スイッチＳ１のゲート電圧Ｇ１を制御する。変成器Ｔ１の二次巻線と二次側スイッチＳ２の直列接続が出力キャパシタＣ１の端子間に接続され、この出力キャパシタから出力電圧Ｖoutを得ることができる。二次側コントローラＩＣ  ＣＣ２が二次側スイッチＳ２のドレイン電圧Ｄ２を受信し、二次側スイッチＳ２のゲート電圧Ｇ２を制御する。
【００１０】
図２は、図１の回路で使用される二次側コントローラＣＣ２の一実施例を示す。比較器Comp1は正または負のドレイン電圧Ｄ２を示す電圧を出力する。ドレイン電圧Ｄ２が零より下に低下すると同時に、比較器Comp1の出力がハイになり、タイマTim1が開始する。このときＯＲ回路ＯＲ１がハイ信号を出力し、同期整流ラッチＳＲＬがイネーブルされるとき、ＡＮＤ回路ＡＮＤ１がハイ信号を出力する。ブランキング時間（Tim1）の立下り縁で、比較器の出力電圧がラッチＳＲＬによりサンプルされる。この目的のために、タイマTim1の出力がラッチＳＲＬのクロック入力Clkに接続され、比較器Comp1の出力がラッチＳＲＬのＤ入力に接続される。ドレイン電圧Ｄ２がブランキング時間後にロウであるとき、ラッチＳＲＬがセットされる。ドレイン電圧Ｄ２がブランキング時間後にハイであるとき、ラッチＳＲＬはリセットされる。従って、ラッチＳＲＬはブランキング時間の終了時に同期整流スイッチＳ２の出力電圧Ｄ２を検出してラッチＳＲＬの出力端子Ｑに検出信号を得る。ＡＮＤ回路ＡＮＤ１が出力端子Ｑの検出信号に基づいて同期整流スイッチＳ２のための制御信号を発生する。
【００１１】
図３−６は、同期整流がどのようにイネーブルされ、ディセーブルされるかを示す。これらの図において、Ｄ２は二次側スイッチＳ２を構成する電界効果トランジスタのドレイン電圧を示し、ＢＳはタイマTim１の出力のブランキング信号を示し、ＳＲＬは同期整流ラッチＳＲＬの出力を示し、ＳＲ−ＥＮは同期整流がイネーブルされることを示し、ＳＲ−Ｄｉｓは同期整流がディセーブルされることを示し、Ｇ２はスイッチＳ２のゲートＧ２における同期整流スイッチ駆動信号を示す。
【００１２】
図３は、ドレイン電圧Ｄ２がブランキング時間の終了時にサンプルされることを示す。ドレイン電圧Ｄ２が負であるとき、同期整流がイネーブルされる。図４は、ドレイン電圧Ｄ２が正であるとき、同期整流がディセーブルされることを示す。図５及び図６は、同期整流がイネーブルまたはディセーブルされる際の同期整流スイッチＳ２の駆動信号を示す。図５は、ドレイン電圧がブランキング時間の終了時に負である限り、同期整流がイネーブルされることを示す。図６は、ドレイン電圧がブランキング時間の終了時に正である限り、同期整流はディセーブルされることを示す。出力電流の整流は二次側スイッチＳ２を構成するＭＯＳＦＥＴの本体ダイオードで行われる。
【００１３】
上述の実施例は例示であって本発明を限定するものではなく、当業者は添付の特許請求の範囲で特定される本発明の範囲を逸脱することなく多くの代替実施例を設計可能であるということに留意されたい。図示の実施例では、電界効果トランジスタのドレイン電圧Ｄ２を検知しているが、代替実施例では、ドレイン電圧から導出される電流を検知してもよく、またタイミング信号を得る他の方法を考えてもよい。電界効果トランジスタのソース電圧が零でない場合には、ドレイン−ソース電圧を測定してもよく、また非零ソース電圧を補償する他の方法を設計してもよい。特許請求の範囲において、括弧内の符号は請求項の記載を限定するものと解釈されるべきではない。「具えている」および「具える」などの単語は、請求項あるいは本明細書に列記されていない要素またはステップの存在を除外するものではない。単数形で述べる要素は複数の要素を除外するものではないし、その逆も成り立つ。いくつかの手段を列挙している装置請求項において、これらの手段のいくつかは、ハードウェアあるいはソフトウェアの同一の要素によって具現化できる。特定の手段が相互に異なる従属請求項に引用されているが、このことは、これらの手段の組合せが有利に使用できないことを示すものではない。
【図面の簡単な説明】
【００１４】
【図１】同期整流器を有するスイッチモード電源の一実施例を示す。
【図２】図１の回路で用いる二次側コントローラの一実施例を示す。
【図３】同期整流器がどのようにイネーブル化およびディセーブル化されるかを示す。
【図４】同期整流器がどのようにイネーブル化およびディセーブル化されるかを示す。
【図５】同期整流器がどのようにイネーブル化およびディセーブル化されるかを示す。
【図６】同期整流器がどのようにイネーブル化およびディセーブル化されるかを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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