(57)【要約】  複数のキャパシタ（Ｃ１〜Ｃｎ）を有するスイッチトキャパシタデジタル／アナログ変換器（１４）を含んだ、入力ｎビットデジタルコード（ｎ＞１）を変換するデジタル／アナログ変換器。各下側極板は、上記入力デジタルコードに依存して、第１の基準電圧（Ｖ２）または当該第１の基準電圧とは異なる第２の基準電圧（Ｖ３）のいずれかに接続可能である。上記変換器はまた、少なくとも１つのさらなるキャパシタ（ＣＰ）と、上記第１のさらなるキャパシタの上記下側極板を、第３の基準電圧または当該上記第３の基準電圧とは異なる第４の基準電圧のいずれかに接続する、スイッチング部（１８、１９）とを含んでいる。当該第１のスイッチング部への入力は、上記入力デジタルコードに依存していない。出力電圧は、復号化段階において、上記入力データコードと上記（複数の）さらなるキャパシタ（ＣＰ）に電荷が注入される方向および大きさとに依存した電圧に変動する。
2009545909.tif 000002
【特許請求の範囲】
【請求項１】
入力ｎビットデジタルコードを変換するデジタル／アナログ変換器であって、ｎは１よりも大きい整数であり、
複数のキャパシタを有するスイッチトキャパシタデジタル／アナログ変換器を含んでおり、各キャパシタの第１の端子は、上記変換器の出力に接続され、各キャパシタの第２の端子は、上記入力デジタルコードの各ビットに依存して第１の基準電圧または当該第１の基準電圧とは異なる第２の基準電圧のいずれかに接続可能であり、
上記変換器の上記出力に接続される第１の端子を有する第１のさらなるキャパシタと、上記さらなるキャパシタの第２の端子を、第３の基準電圧または当該第３の基準電圧とは異なる第４の基準電圧のいずれかに接続する、第１のスイッチング部と、をさらに含んでおり、
上記第１のスイッチング部への入力は、上記入力デジタルコードに依存していない、デジタル／アナログ変換器。
【請求項２】
上記第１のさらなるキャパシタの上記第２の端子の上記接続は、復号化段階の間中、維持される、請求項１に記載の変換器。
【請求項３】
上記スイッチトキャパシタデジタル／アナログ変換器は、ｎ個のキャパシタを含んでいる、請求項１に記載の変換器。
【請求項４】
上記変換器は、２つ以上の第１のさらなるキャパシタを含んでおり、
上記第１のスイッチング部は、上記第１のさらなるキャパシタのうちの１つの上記第２の端子に接続される基準電圧の上記選択が、上記第１のさらなるキャパシタの上記第２の端子に接続される基準電圧の上記選択に依存しないようになっている、請求項１に記載の変換器。
【請求項５】
上記スイッチトキャパシタデジタル／アナログ変換器は、双方向のスイッチトキャパシタデジタル／アナログ変換器である、請求項１、または、請求項１を引用する請求項４に記載の変換器。
【請求項６】
上記第１のスイッチング部への上記入力は、クロック信号を含んでいる、請求項１〜４の何れか１項に記載の変換器。
【請求項７】
上記第１のスイッチング部への上記入力は、調整データを含んでいる、請求項１〜４の何れか１項に記載の変換器。
【請求項８】
上記第１のスイッチング部への上記入力は、システムの状態を示す信号を含んでいる、請求項１〜４の何れか１項に記載の変換器。
【請求項９】
上記変換器の上記出力に接続される第１の端子を有する少なくとも１つの第２のさらなるキャパシタと、上記第２のさらなるキャパシタの第２の端子を、第５の基準電圧または当該第５の基準電圧とは異なる第６の基準電圧のいずれかに接続する、第２のスイッチング部とをさらに含んでおり、
上記第２のスイッチング部への入力は、上記入力ｎビットデジタルコードに依存しておらず、且つ、上記第１のスイッチング部への上記入力に依存していない、請求項１に記載の変換器。
【請求項１０】
上記第１のスイッチング部への上記入力は、クロック信号および調整データを含んでおり、
上記第２のスイッチング部への上記入力は、クロック信号およびシステムの状態を示す信号を含んでいる、請求項９に記載の変換器。
【請求項１１】
上記スイッチトキャパシタデジタル／アナログ変換器の上記キャパシタの上記第１の端子を、ゼロ化段階において基準電圧に接続する、第３のスイッチング部をさらに含んでいる、請求項１に記載の変換器。
【請求項１２】
上記第３のスイッチング部は、上記スイッチトキャパシタデジタル／アナログ変換器の各キャパシタの上記第１の端子を、復号化段階において、上記基準電圧から絶縁するように構成されている、請求項１１に記載の変換器。
【請求項１３】
上記第３のスイッチング部は、上記スイッチトキャパシタデジタル／アナログ変換器の上記キャパシタの上記第１の端子を、上記ゼロ化段階において、上記第１の基準電圧および第２の基準電圧のいずれか１つに接続する、請求項１１に記載の変換器。
【請求項１４】
上記第３のスイッチング部は、上記スイッチトキャパシタデジタル／アナログ変換器の上記キャパシタの上記第１の端子を、上記ゼロ化段階において、上記第１の基準電圧および上記第２の基準電圧のいずれとも異なる基準電圧に接続する、請求項１１に記載の変換器。
【請求項１５】
上記第３のスイッチング部は、上記スイッチトキャパシタデジタル／アナログ変換器の上記キャパシタの上記第１の端子を、ゼロ化段階において、第７の基準電圧または当該第７の基準電圧とは異なる第８の基準電圧のいずれかに接続し、
上記第３のスイッチング部への入力は、上記入力デジタルコードに依存していない、請求項１１に記載の変換器。
【請求項１６】
上記変換器はバッファレス変換器であり、上記出力は容量性負荷に直接接続するためのものである、請求項１に記載の変換器。
【請求項１７】
上記第３の基準電圧は上記第１の基準電圧と等しく、上記第４の基準電圧は上記第２の基準電圧と等しい、請求項１に記載の変換器。
【請求項１８】
上記第５の基準電圧は上記第１の基準電圧と等しく、上記第６の基準電圧は上記第２の基準電圧と等しい、請求項９に記載の変換器。
【請求項１９】
請求項１に記載の変換器を含んでいる、ディスプレイドライバ。
【請求項２０】
画像表示層と、当該画像表示層の少なくとも選択された領域を駆動する請求項１９に記載のドライバと、を含んでいる、ディスプレイ。
【請求項２１】
上記第１のスイッチング部への上記入力は、上記画像表示層の状態に依存している、請求項２０に記載のディスプレイ。
【請求項２２】
上記画像表示層は液晶材料の層である、請求項２０または請求項２１に記載のディスプレイ。
【請求項２３】
上記第１のスイッチング部の上記入力は、上記液晶材料の極性に依存している、請求項２１を引用する場合の請求項２２に記載のディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル／アナログ変換器に関する。本発明は特に、変換器と負荷との間にバッファアンプを設ける必要なしに負荷容量を直接駆動できるデジタル／アナログ変換器に関する。このような変換器は、「バッファレス」変換器として知られている。
【背景技術】
【０００２】
液晶ディスプレイ（liquid crystal display; LCD）では、２つの電極（透過型液晶ディスプレイの場合は両方とも透過性である）間に、液晶材料の層が挟まれている。動作中に、これらの電極に第１および第２の電圧がそれぞれ印加され、第１の電圧と第２の電圧との差の絶対値によって液晶材料の状態が決定される。液晶材料の状態によって、液晶ディスプレイを通過する光の程度、すなわち輝度が制御される。
【０００３】
液晶ディスプレイは、一般的に、独立してアドレス可能な画像素子、すなわち「画素」の極性を含んでいる。アクティブマトリックスＬＣＤでは、一方の電極は、通常は全ての画素に共通であり（「コモン電極」または「対向電極」）、他方の電極は、独立してアドレス可能な電極の極性を規定するようにパターン形成されており、これらはそれぞれ画素（「画素電極」）に対応している。図１には、画素の略図が示されている。ＶＣＯＭは、画素の対向電極１に印加される電圧を示しており、ソース線ＳＬ、ゲート線ＧＬ、および画素トランジスタ３は、画素の画素電極２に印加される電圧を制御する。つまり、適切な駆動電圧が、ディスプレイドライバＤＤによってソース線ＳＬへ印加され、そして適切な駆動電圧が、適切な駆動回路（図１には示さず）によってゲート線ＧＬへ印加される。ゲート線ＧＬに、画素トランジスタをＯＮにするための適切な電圧が印加されて、ゲート線ＧＬが画素トランジスタのゲートに接続される。画素トランジスタ３がＯＮにされている間は、画素電極はソース線ＳＬに接続され、ソース線に適切な電圧を印加することによって画素がアドレスされる。
【０００４】
ディスプレイ内の液晶材料の長期にわたる劣化を防止するためには、液晶材料全体における時間平均直流電圧がゼロとなるように、液晶材料がリフレッシュされる度に（一般的には５０〜６０回／秒）、液晶材料が、正電圧および負電圧へと交互に駆動されなければならない。
【０００５】
ノーマリーホワイトＬＣＤで考慮すると：
「ホワイト電圧（whilte voltage）」（液晶材料全体に印加されて、１００％の光透過率を与える電圧）、ＶＷ＝１Ｖ
「ブラック電圧（black voltage）」（液晶材料全体に印加されて、０％の光透過率を与える電圧）、ＶＢ＝３Ｖ
この例では、２つの方法のうちの何れか１つによって、液晶材料全体において交流電圧を達成することができる：
対向電極電圧ＶＣＯＭを固定し、画素電極に印加される電圧ＶＰＩＸＥＬを、固定値前後の値（図２（ａ）参照）に交互に駆動することができる。例えば、対向電極電圧ＶＣＯＭが２Ｖに固定された場合、画素電圧は３Ｖ〜５Ｖの範囲と１Ｖ〜−１Ｖの範囲との間で交互に変化する。
【０００６】
画素電圧の範囲を、必要とされるＬＣ電圧（ＶＢ−ＶＷ＝２Ｖ）の範囲を網羅するように選択し、対向電極電圧ＶＣＯＭを、液晶に正確な直流レベルを与えるように交互にすることができる（図２（ｂ）参照）。例えば、画素電圧ＶＰＩＸＥＬの範囲が常に０Ｖ〜２Ｖとなるようにし、対向電極電圧ＶＣＯＭが−１Ｖと３Ｖとの間で交互に変化するようにすることができる。
【０００７】
交流対向電極電圧ＶＣＯＭを用いることによって、画素電極２に供給される必要のある電圧の範囲を狭めることができ、従って、これらの電圧を生成するデジタル／アナログ変換器（ＤＡＣ）の設計を簡略化することができることが分かる。典型的なシステムでは、対向電極電圧ＶＣＯＭは、行時間（row time）毎（約５０μｓ毎）に入れ替わる。
【０００８】
しかし、交流対向電極電圧ＶＣＯＭの使用には、不都合な点も伴う：
対向電極１は大容量を示すため、充電に時間がかかる。この間は画素にデータを書き込むことができないため、行の間の時間（ブランキング時間）が増える。
【０００９】
対向電極１は、導体の大面積であるため、静電気放電（electro-static discharge; ESD）の影響を受けやすい。ＥＳＤに対する一般的な対処法としては、ディスプレイのガラスと接続される位置において、保護ダイオードを介してグランド（ground）への低抵抗経路を設ける方法がある。しかし、このような回路は、通常は抵抗を有しているため、一般的には対向電極のために設けられることはない（これによって迅速に充電される）。この結果、対向電極が、ＥＳＤによって損傷を受ける可能性のあるＶＣＯＭ駆動回路への導電経路を提供する。
【００１０】
対向電極電圧ＶＣＯＭへの負荷は大きいため、多大な零入力電流を消費する非常に大型のオペアンプバッファ（op-amp buffer）によって駆動される場合が多い。しかし、対向電極電圧ＶＣＯＭが切り替えられる頻度は低いため、負荷を駆動するために用いられる電流部分はわずかであり、残りの電流はバッファを介してグランドへ流れる。このために、不要な電力が消費される。
【００１１】
さらに、正のサイクルにおいてＬＣに印加される電圧の絶対値が、負のサイクルにおいてＬＣに印加される電圧の絶対値と同一であることが重要であるという考慮すべき事項がある。これらの絶対値が同一ではない場合、画素の輝度はサイクル毎によって異なり、画像がチラついて見える（flicker）。
【００１２】
実際は、ディスプレイがアッセンブリされる前に画素電圧の値を正確に予測するのは困難である。さらに重要なのは、スイッチ（画素スイッチを含む）が画素電圧に電荷を注入し、これによって電圧がＤＡＣ出力よりも高くなるか、あるいは低くなるという点である。これは、正のサイクルと負のサイクルとの両方に対して平等に影響を及ぼすため、システムは直流オフセット（dc offset）を有する。
【００１３】
例えば、電荷注入によって画素電圧が低下した場合、ＬＣ全体における電圧は、ＶＣＯＭが低いときには低下し、これによって画素が明るくなり、ＶＣＯＭが高いときには上昇し、これによって画素が暗くなる。従ってこれらの画素は、奇数のフレームでは明るく、偶数のフレームでは暗くなるため、チラついて見える。
【００１４】
この影響を補正するためには、オフセットを補正しなければならない。これには２つの方法がある（固定または交流ＶＣＯＭシステムに対して、いずれか一方の方法を適用することができ、あるいはこれらの方法を組み合わせることもできる）：
・図３（ａ）において影付きの電圧範囲で示されているように、対向電極電圧ＶＣＯＭにオフセットを適用することができる、および／または、
・図３（ｂ）において影付きの電圧範囲で示されているように、例えばＤＡＣによってソース線へ印加される電圧において、画素電圧にオフセットを適用することができる。
【００１５】
一般的に、システム内において必要とされる電圧基準の数は、最小限に抑えることが好ましい。各基準は、正確に生成およびバッファされなければならない（電流を供給する場合）。
【００１６】
システムの複雑性を低減するために、以下が好ましい：
・ＤＡＣが、例えばＤＡＣ内の論理回路およびクロック回路（あるいはシステム内の他の回路）に対して供給レール（supply rail）によって供給される電圧と同一の基準電圧として用いる画素電圧を供給する;
・対向電極電圧ＶＣＯＭが、理想的にはグランドに固定される（ＥＳＤの問題を克服するため）;
・あるいは、（ＶＣＯＭを固定させることができない場合は、）対向電極電圧ＶＣＯＭの高値と低値との差が、一供給レールの電圧と同一になる。例えば、供給レールが０Ｖ、３Ｖ、および５Ｖであるシステム内では、ＶＣＯＭの高値と低値との差が、理想的には３Ｖまたは５Ｖとなる。この場合、対向電極電圧ＶＣＯＭはデジタルインバータによって駆動され、消費される零入力電流はオペアンプバッファよりも低減される。
【００１７】
なお、電流を供給するためにはこの基準は不要であるため、ＶＣＯＭに対して可調整直流オフセットをより容易に生成することが可能であることに留意されたい。
【００１８】
図４は、ｎビットデジタルワード（あるいはｎビットデジタル「コード」）を、対応するアナログ出力に変換するための、公知のタイプのスイッチトキャパシタデジタル／アナログ変換器（ＤＡＣ）を示している。当該ＤＡＣは、ｎ個のキャパシタＣ１〜Ｃｎを含んでいる。当該ＤＡＣはさらに、単一のゲインバッファ４の入力とグランドとの間に接続された、終端キャパシタＣＴＥＲＭを含んでいる。キャパシタＣ１〜Ｃｎの第１の電極は、共に接続されており、且つ終端キャパシタＣＴＥＲＭの第１の端子に接続されている。各キャパシタＣ１〜Ｃｎの第２の端子は、各スイッチ（例えばスイッチ５）に接続されている。当該スイッチは、デジタルワードの対応するビットの状態または値に応じて、第２の電極を、第１の基準電圧入力Ｖ１または第２の基準電圧入力Ｖ２に選択的に接続する。バッファ４の出力は、例えば液晶デバイスのアクティブマトリックスのデータラインまたは列電極の形式で、容量性負荷ＣＬＯＡＤを駆動する。
【００１９】
上記ＤＡＣは、２つの段階の動作を有している。これらはすなわち、タイミング信号（図４には示されていない）によって制御される、リセットまたは「ゼロ化」段階、および変換または「復号化」段階である。ゼロ化段階中は、キャパシタＣ１〜Ｃｎの第１および第２の電極、および終端キャパシタＣＴＥＲＭの第１の電極は、電子スイッチ６によって共に接続されており、また、第１の基準電圧入力Ｖ１に接続されている。従って、キャパシタＣ１〜Ｃｎは、ＤＡＣ内に蓄積された全電荷がＶ１ＣＴＥＲＭと等しくなるように放電される。
【００２０】
復号化段階（decoding phase）では、各キャパシタＣｉの第２の電極は、デジタル入力ワードのｉ番目のビットの値に応じて、第１の基準電圧入力Ｖ１または第２の基準電圧入力Ｖ２に接続される。上記ＤＡＣ内に蓄積される電荷は、以下のように表される：
【００２１】
【数１】
2009545909.tif 000003
【００２２】
上記において、ｂｉは、入力デジタルワードのｉ番目のビットであり、ＶＤＡＣは、キャパシタＣ１〜ＣｎおよびＣＴＥＲＭの第１の電極における電圧である。従って、出力電圧は以下のように表される：
【００２３】
【数２】
2009545909.tif 000004
【００２４】
一般的に、Ｃｉ＝２（ｉ−１）Ｃ１およびＣ１＝ＣＴＥＲＭである。これによって、入力デジタルワードに対して線形性を有する１セットの出力電圧が生じる。
【００２５】
上記ＤＡＣから負荷容量を絶縁するとともに、負荷容量が変換処理へ影響を及ぼさないようにするために、単一のゲインバッファ４が設けられている。しかしこのようなバッファは、実質的な電力消費源であるため、低電力システムにおいてはバッファ４を設けないことが好ましい。この場合、図５に示されているように、ＣＴＥＲＭは負荷容量によって置き換えられる。
【００２６】
英国特許出願第０５００５３７．６号は、バッファアンプ無しでの使用に適したＤＡＣを開示している。このＤＡＣは、図６に示されている。
【００２７】
英国特許出願第０５００５３７．６号のｎビットＤＡＣの構成部品は、図４に示されているタイプの（ｎ−１）−ビットスイッチトキャパシタＤＡＣ、および３つの基準電圧源Ｖ１、Ｖ２、およびＶ３である。基準電圧源のうちの１つ（Ｖ１）は、ゼロ化段階（zeroing phase）中は、スイッチ７がタイミング信号Ｆ１によって閉じられているため、キャパシタアレイの最上側極板に接続される。他の基準電圧源（Ｖ２およびＶ３）は、入力データおよびタイミング信号Ｆ１、Ｆ２に応じて、各スイッチ８によって、キャパシタＣiの底部極板に接続される。
【００２８】
好ましい実施形態では、底部極板の電圧は、キャパシタが正の向き（positive sense）または負の向き（negative sense）にＤＡＣ出力に電荷を注入できるように構成される。このように、ＤＡＣの出力は、図６に示されているように、第１の基準電圧の上下における電圧範囲を対称的に網羅する。最上位ビットであるｂｎが１または０である場合、出力電圧は以下のように表される：
【００２９】
【数３】
2009545909.tif 000005
【００３０】
図７は、この出力を示している。
【００３１】
出力電圧の直流レベルは、Ｖ１によって設定される。一方、ＤＡＣの出力範囲は、スイッチトキャパシタおよび終端キャパシタの相対的サイズ（あるいは、バッファ無しでＤＡＣが用いられる場合は負荷）、およびＶ３とＶ２との差によって設定される。従って、対応するキャパシタのサイズが適切である場合は、Ｖ２およびＶ３を任意に選択することができる。従ってこれらの基準は、システム内において既に利用可能である電圧（例えばグランドまたは電源）と等しくなるように選択することができる。
【００３２】
しかし、第１の基準電圧Ｖ１は、出力電圧の直流レベルを決定し、かつ柔軟性が低い。例えば、１Ｖ〜３Ｖの範囲の電圧を要するＬＣＤでは、Ｖ１＝２Ｖである必要があるため、さらに２Ｖの基準（reference）を生成する必要がある。この電圧の生成によって、システムの複雑性および消費電力が増大する。
【００３３】
あるいは、ＤＡＣは、出力電圧が常にＶ１よりも大きく（あるいは小さく）なるように構成され得る。この場合、出力は以下のように表される：
【００３４】
【数４】
2009545909.tif 000006
【００３５】
前記と同様に、Ｖ２およびＶ３は比較的自由に選択され得る。一方Ｖ１は、出力の必要とされる直流レベルによって制限される。
【００３６】
液晶ディスプレイの画素が、固定された対向電極電圧ＶＣＯＭによって駆動される場合、幅広い画素電圧が必要とされ、このような幅広い画素電圧は、図１のソース線ＳＬを駆動するために用いられるＤＡＣによって生成される必要がある。これには、（特に、大きい負荷に対して大型のＤＡＣキャパシタが必要であるために、ＤＡＣがバッファ無しで用いられる場合は）大容量のキャパシタが必要となるか、あるいは高値の（Ｖ３−Ｖ２）が必要となる。しかし、これらのいずれも望ましくない。なぜなら、大容量のキャパシタによってＤＡＣの面積が大きくなり、また、高値の（Ｖ３−Ｖ２）によって電圧の生成がより困難になる場合があるからである。
【００３７】
従って、ＤＡＣに必要な出力範囲を狭めて、用いるキャパシタの容量を比較的少なくして、用いる電圧を比較的低くすると有利である。
【００３８】
英国特許出願第０５０６８６８．８号は、図８に示されている追加的なキャパシタを有するスイッチトキャパシタＤＡＣについて記載している。図８のスイッチトキャパシタＤＡＣは、２つのスイッチトキャパシタＤＡＣ９および９’から成っている。各スイッチトキャパシタＤＡＣ９および９’は、図６に示されている一般的な形式を有している。いずれのＤＡＣの出力であるかは、入力データコードの最上位ビットによって制御されるスイッチ１１および１１’によって選択される。
【００３９】
各スイッチトキャパシタＤＡＣ９および９’は、複数の終端キャパシタＣＴＥＲＭ０、ＣＴＥＲＭ１、ＣＴＥＲＭ２、ＣＴＥＲＭ０’、ＣＴＥＲＭ１’、ＣＴＥＲＭ２’を含んでいる。追加的な各キャパシタの上側極板は、各スイッチ１０および１０’を介して、各ＤＡＣ出力の出力に接続されている。追加的な各キャパシタの下側極板は、第２または第３の基準電圧（図８の第３の基準電圧Ｖ３）に接続されている。従って、これら追加的なキャパシタは、ＤＡＣ出力に接続されているか、あるいは浮動状態（floating）であり、ＤＡＣ内に電荷を注入することはない。追加的なキャパシタがＤＡＣ出力に接続されるのかあるいは変動したままであるのかを決定するスイッチ１０および１０’は、入力データコードの各ビットによって制御される。すなわち、これら追加的なキャパシタは、ＤＡＣ内の一般的なスイッチトキャパシタと同一の入力データによって制御される。
【００４０】
米国特許第６  ９０６  ６５３号は、キャパシタＣ１〜Ｃ４を有するスイッチトキャパシタＤＡＣについて記載している。当該スイッチトキャパシタＤＡＣにもまた、図９に示されているように、追加的なキャパシタＣ０が設けられている。これらのキャパシタは、Ｃ０：Ｃ１：Ｃ２：Ｃ３：Ｃ４＝１：１：２：４：８となるようにスケールされている。追加的なキャパシタＣ０の底部極板は、クロック信号ＣＫの制御化において、スイッチＳＷＲ０によって、１つの基準電圧とバッファされたＤＡＣ出力電圧との間において切り替えられる。残りのキャパシタの底部極板は、図４を参照しながら前述した方法によって、スイッチＳＷＲ１〜ＳＷＲ４、ＳＷＤ１〜ＳＷＤ４によって、２つの基準電圧ＶＴおよびＶＢのいずれか１つの間において切り替え可能である。
【００４１】
米国特許第４  ９３７  ５７８号は、図１０に示されている、２の補数データを復号化するスイッチトキャパシタＤＡＣについて記載している。２つの補完データは、各ビットを反転して１つを結果に加算することによって、２進数を反転する。米国特許第４  ９３７  ５７８号のスイッチトキャパシタＤＡＣは、必要とされる出力データが負であるときにオフセットを生成する、追加的なキャパシタ１２を有している。この追加的なキャパシタは、この１つの加算を模倣するためにオフセットを生成する。追加的なキャパシタ１２は、スイッチＳＷＡによって、タイミング信号に応答して２つの基準電圧ＶＲおよびＶＧの間において切り替えられるが、入力データコードによって制御される。残りのキャパシタＣ０〜１６Ｃ０、およびこれらに関連するスイッチＳＷ１〜ＳＷ５は、図４に示されている一般的なタイプのスイッチトキャパシタＤＡＣを形成している。上記追加的なキャパシタは、入力データに応じて、必ずしも切り替えられない。
【００４２】
米国特許出願公開第２００３／０２０６０３８号は、２つのデジタル・アナログ変換器を含んだ、アナログ・デジタル変換器を開示している。各ＤＡＣは、複数のスイッチトキャパシタを含んでおり、各スイッチトキャパシタは、ＤＡＣの出力に接続された第１の端子を有している。各キャパシタの第２の端子は、サンプリング段階の後、正の基準電圧または負の基準電圧のいずれかに接続される。２つのＤＡＣの出力電圧は、動作の第２の段階において収束する。各ＤＡＣはさらに、さらなるキャパシタを含んでいる。当該さらなるキャパシタの第１の端子は、ＤＡＣの出力に接続されており、第２の端子は、２つのプリセット電圧のいずれか１つに接続されるように切り替え可能である。当該さらなるキャパシタの切り替えは、第２の段階において、２つのＤＡＣの出力電圧間における電圧差を、寄生ダイオード（parasitic diodes）をオンにすることのない閾値未満に維持するように制御される。また、２つのＤＡＣ出力電圧の出力電圧間における電圧差が、寄生ダイオードをオンにすることのできないレベルまで低下するとすぐに、上記さらなるキャパシタによって供給されるあらゆるブースト電圧が除去される。
【発明の概要】
【００４３】
本発明の第１の形態は、入力ｎビットデジタルコードを変換するデジタル／アナログ変換器であって、ｎは１よりも大きい整数であり、複数のキャパシタを有するスイッチトキャパシタデジタル／アナログ変換器を含んでおり、各キャパシタの第１の端子は、上記変換器の出力に接続され、各キャパシタの第２の端子は、上記入力デジタルコードの各ビットに依存して第１の基準電圧または当該第１の基準電圧とは異なる第２の基準電圧のいずれかに接続可能であり、上記変換器の上記出力に接続される第１の端子を有する第１のさらなるキャパシタと、上記さらなるキャパシタの第２の端子を、第３の基準電圧または当該第３の基準電圧とは異なる第４の基準電圧のいずれかに接続する、第１のスイッチング部（switching arrangement）とをさらに含んでおり、上記第１のスイッチング部への入力は、上記入力デジタルコードに依存していない、デジタル／アナログ変換器を提供する。
【００４４】
１つ以上の上記さらなるキャパシタは、ゼロ化段階においてＤＡＣがゼロ化する電圧を効果的に調整する。これによって、追加的な基準電圧入力を必要とすることなく、ＤＡＣの出力電圧範囲が調整される。第１のスイッチング部、従って上記１つ以上のさらなるキャパシタによって注入される電荷の量は、第１のスイッチング部に入力されると共に入力デジタルコードには全て依存していない１つ以上の信号によって制御される。上記スイッチング部、および上記スイッチング部への（複数の）入力信号はまた、上記１つ以上のさらなるキャパシタに電荷が注入される方向を制御するように構成することができる。
【００４５】
印加されるブースト電圧は、上記第１のスイッチング部に入力される（複数の）信号によって決定されるため、入力デジタルコードには依存していない。このため、上記第１のスイッチング部への特定の入力に対しては、全ての入力デジタルコードに対して同一のブースト電圧が供給される。１つ以上の上記さらなるキャパシタ内に電荷が注入される方向が制御可能である場合においても、１つ以上の上記さらなるキャパシタ内に電荷が注入される方向は、上記第１のスイッチング部への特定の入力に対して、全ての入力デジタルコードに対して同一である。
【００４６】
上記第１のさらなるキャパシタの第２の端子の接続は、復号化段階全体通して維持されることが好ましい。つまり、上記第１のスイッチング部の状態は、復号化段階において変化しないことが好ましい。対照的に、米国特許出願公開第２００３／０２０６０３８号のアナログ・デジタル変換器では、前述したように、第２の動作段階においてブースト電圧が除去される。このブースト電圧が除去される第２の段階における時点は、アナログ・デジタル変換器への入力に依存する。
【００４７】
上記変換器は、第１のさらなるキャパシタを２つ以上含んでいてよい。また、上記第１のさらなるキャパシタのうちのいずれか１つの第２の端子に接続される基準電圧の選択は、上記第１のさらなるキャパシタの第２の端子に接続される基準電圧の選択には依存せずに行うことができる。各第１のさらなるキャパシタは、第３の基準電圧または第４の基準電圧のいずれかに接続可能な第２の端子を有していてもよい。しかし原理上は、第１のさらなるキャパシタのうちのいずれか１つの第２の端子に接続される電圧が、第３および第４の基準電圧とは異なっていてもよい。
【００４８】
上記スイッチトキャパシタデジタル／アナログ変換器は、ｎ個のキャパシタを含んでいてよい。例えば、図４に示されているタイプのスイッチトキャパシタＤＡＣを用いることができる。
【００４９】
上記スイッチトキャパシタデジタル／アナログ変換器は、双方向のスイッチトキャパシタデジタル／アナログ変換器であってよい。「双方向のスイッチトキャパシタデジタル／アナログ変換器」とは、式（３）によって求められると共に図７に示されている電圧出力を有するスイッチトキャパシタＤＡＣであって、その出力が基準電圧Ｖ１の上下の電圧範囲を網羅するスイッチトキャパシタＤＡＣを意味している。例えば、双方向のスイッチトキャパシタデジタル／アナログ変換器は、本願の図６に示されている一般的な形態を有していてよい（この場合、スイッチトキャパシタデジタル／アナログ変換器は、（ｎ−１）個のキャパシタを含んでいる）。
【００５０】
上記第１のスイッチング部への入力は、クロック信号を含んでいてもよい。これによって、スイッチトキャパシタＤＡＣのキャパシタ全体における電荷注入を、ＤＡＣの復号化段階と同調させることができる。ゼロ化段階中に注入される電荷は消失し、出力電圧に影響を及ぼすことはない。
【００５１】
さらに／あるいは、上記第１のスイッチング部への入力は、調整データ（tuning data）を含んでいてもよい。ＤＡＣが、例えば液晶ディスプレイ装置を駆動するために用いられる場合は、調整データを用いて、液晶材料に印加される電圧の絶対値が正および負のサイクルにおいて同一となるようにして、フリッカーを除去することができる。
【００５２】
さらに／あるいは、上記第１のスイッチング部への入力は、状態信号を含んでいてもよい。ＤＡＣがシステムを駆動するために用いられる場合、「状態信号」は、当該システム動作の内部にあり、ユーザに感知されることはなく、また何らかの形態で当該システムの状態を示す。ＤＡＣが、例えば液晶ディスプレイ装置を駆動するために用いられる場合、状態信号は、当該ディスプレイ装置の内部状態（例えば、液晶が現在行時間（current row time）において正電圧によって駆動される必要があるのか、あるいは負電圧によって駆動される必要があるのか）に対応する。一般的に、状態信号は、経時的に変化すると共に、変換器によって駆動されるシステムの状態を示す任意の信号であり得る。
【００５３】
上記変換器はさらに、第２のさらなるキャパシタを少なくとも１つ含んでいてもよい。各第２のさらなるキャパシタの第１の端子は、上記変換器の出力および第２のスイッチング部に接続されている。当該第２のスイッチング部は、上記第２のさらなるキャパシタの第２の端子を、第５の基準電圧、または当該第５の基準電圧とは異なる第６の基準電圧のいずれかに接続する。上記第２のスイッチング部への入力は、入力ｎビットデジタルコードには依存しておらず、また上記第１のスイッチング部への入力にも依存していない。
【００５４】
上記第１のスイッチング部への入力は、クロック信号および調整データを含んでいてもよい。上記第２のスイッチング部への入力は、クロック信号、およびシステムの状態を示す信号を含んでいてもよい。
【００５５】
上記変換器はさらに、スイッチトキャパシタデジタル／アナログ変換器のキャパシタの第１の端子をゼロ化段階において基準電圧に接続する、第３のスイッチング部を含んでいてもよい。当該第３のスイッチング部は、復号化段階において、スイッチトキャパシタデジタル／アナログ変換器の各キャパシタの第１の端子を基準電圧から絶縁するように構成され得る。
【００５６】
上記第３のスイッチング部は、ゼロ化段階において、スイッチトキャパシタデジタル／アナログ変換器のキャパシタの第１の端子を、第１の基準電圧および第２の基準電圧のいずれか１つに接続することができる。本実施形態は、本願の図４に示されている一般的な形態のＤＡＣに適用することができ、あるいは、Ｖ２ およびＶ３ のいずれか１つがＶ１と等しい、図６に示されている形態の双方向ＤＡＣに適用することができる。
【００５７】
あるいは、上記第３のスイッチング部は、ゼロ化段階において、スイッチトキャパシタデジタル／アナログ変換器のキャパシタの第１の端子を、第１の基準電圧と第２の基準電圧との両方とは異なる基準電圧に接続することができる。本実施形態は、例えば、基準電圧Ｖ１、Ｖ２、およびＶ３同士が互いに全て異なっている、図６に示されている一般的な形態のＤＡＣに適用することができる。
【００５８】
あるいは、上記第３のスイッチング部は、ゼロ化段階において、スイッチトキャパシタデジタル／アナログ変換器のキャパシタの第１の端子を、第７の基準電圧または当該第７の基準電圧とは異なる第８の基準電圧のいずれかに接続することができる。また、上記第３のスイッチング部への入力は、入力デジタルコードには依存していない。本実施形態では、上記変換器は、特定の入力デジタルコードに対して、第３のスイッチング部によっていずれの基準電圧が選択されるのかに応じて、２つ以上の互いに異なる出力電圧を出力することができる。
【００５９】
上記変換器は、バッファレス変換器（buffer-less converter）であってもよく、出力は、容量性負荷との直接接続に対するものであってもよい。
【００６０】
上記第３の基準電圧は、第１の基準電圧と等しくてもよく、第４の基準電圧は、第２の基準電圧と等しくてもよい。
【００６１】
上記第５の基準電圧は、第１の基準電圧と等しくてもよく、第６の基準電圧は、第２の基準電圧と等しくてもよい。
【００６２】
本発明の第２の形態は、第１の形態の変換器を含んだディスプレイドライバを提供する。
【００６３】
本発明の第３の形態は、画像表示層と、当該画像表示層の少なくとも選択領域を提供する第２の形態のドライバーとを含んだディスプレイを提供する。例えば、当該ディスプレイドライバを用いて、図１に示されている一般的な構成を有する、ピクセル化されたアクティブマトリックスディスプレイの１つ以上のソース線ＳＬを駆動することができる。
【００６４】
上記第１のスイッチング部への入力は、上記画像表示層の状態に依存していてもよい。上記画像表示層は、液晶材料層であってもよい。
【００６５】
上記スイッチング部への入力は、液晶材料の極性に依存していてもよい。
【００６６】
本発明はまた、入力ｎビットデジタルコードを変換するデジタル／アナログ変換器であって、ｎは１よりも大きい整数であり、出力およびｎビットデジタル入力を有するスイッチトキャパシタデジタル／アナログ変換器と、スイッチング部とを含んでおり、当該スイッチング部は、動作のゼロ化段階において、複数の基準電圧のうちの１つを、上記スイッチトキャパシタデジタル／アナログ変換器の少なくとも１つのキャパシタの上記第１の極板に接続するように構成されており、上記スイッチング部の入力は上記入力ｎビットデジタルコードに依存していない、デジタル／アナログ変換器を提供する。
【００６７】
本発明の好ましい実施形態について、添付図を参照しながら、以下に例として説明する。添付図は以下の通りである。
【図面の簡単な説明】
【００６８】
【図１】液晶ディスプレイの一画素の概略図である。
【図２（ａ）】画素が直流対向電極電圧によって駆動される駆動方式（drive scheme）のための、画素電圧および対向電極電圧を示す図である。
【図２（ｂ）】画素が交流対向電極電圧によって駆動される駆動部に対する、画素電圧および対向電極電圧を示す図である。
【図３（ａ）】図２（ｂ）に対応する駆動部に対する、画素電圧およびフリッカーを防止するように変更された対向電極電圧を示す図である。
【図３（ｂ）】図２（ｂ）に対応する駆動部に対する、フリッカーを防止するように変更された画素電圧および対向電極電圧を示す図である。
【図４】典型的なスイッチトキャパシタＤＡＣを示す図である。
【図５】出力が負荷に直接接続される、バッファレススイッチトキャパシタＤＡＣを示す図である。
【図６】３つの基準双方向ＤＡＣを示す図である。
【図７】図６の双方向ＤＡＣの出力電圧範囲を示す図である。
【図８】複数の終端キャパシタが設けられたスイッチトキャパシタＤＡＣのブロック回路図である。
【図９】クロック信号の制御下において一基準電圧とバッファされたＤＡＣデジタル出力とを切り替えることのできる追加的なキャパシタを有するＤＡＣのブロック回路図である。
【図１０】２の補数データを復号化するスイッチトキャパシタＤＡＣのブロック回路図である。
【図１１】本発明の第１の実施形態に係るＤＡＣのブロック回路図である。
【図１２（ａ）】本発明の第２の実施形態に係るＤＡＣのブロック回路図である。
【図１２（ｂ）】図１２（ａ）の変換器の出力電圧を示す図である。
【図１３（ａ）】本発明の第３の実施形態に係る変換器のブロック回路図である。
【図１３（ｂ）】図１３（ａ）の変換器の出力電圧を示す図である。
【図１３（ｃ）】図１３（ａ）の変換器の出力電圧を示す図である。
【図１４（ａ）】本発明の別の実施形態に係る変換器のブロック回路図である。
【図１４（ｂ）】図１４（ａ）の変換器の出力電圧を示す図である。
【図１５（ａ）】本発明の第５の実施形態に係る変換器のブロック回路図である。
【図１５（ｂ）】図１５（ａ）の変換器の出力電圧を示す図である。
【図１６（ａ）】本発明の第６の実施形態に係る変換器のブロック回路図である。
【図１６（ｂ）】図１６（ａ）の変換器の出力電圧を示す図である。
【図１７（ａ）】本発明の第７の実施形態に係る変換器のブロック回路図である。
【図１７（ｂ）】図１７（ａ）の変換器の出力電圧を示す図である。
【図１８（ａ）】本発明の第８の実施形態に係る変換器のブロック回路図である。
【図１８（ｂ）】図１８（ａ）の変換器の出力電圧を示す図である。
【図１９】本発明の第９の実施形態に係る変換器のブロック回路図である。
【発明を実施するための形態】
【００６９】
図１１は、本発明の第１の実施形態に係る、ｎビットデジタル／アナログ変換器を示している。図１１のＤＡＣ１３は、入力ｎビットデジタルコード（ｎは１よりも大きい）を出力電圧に変換する。図１１の変換器１３は、スイッチトキャパシタデジタル／アナログ変換器１４を含んでいる。スイッチトキャパシタデジタル／アナログ変換器１４は、ＪキャパシタＣ１〜ＣＪを有しており、その上側極板は、上記変換器の出力に接続されており、その下側極板は、２つの基準電圧Ｖ２およびＶ３（Ｖ２１Ｖ３）のうちのいずれか１つに接続されていてもよい。各キャパシタＣ１〜ＣＪの下側極板の接続は、各スイッチ１５によって決定され、各スイッチ１５は、論理回路１６からの各出力によって制御される。
【００７０】
本発明について、図６に示されている一般的なタイプの双方向ＤＡＣを具体的に参照しながら説明する。この場合、ＤＡＣ１３は、（ｎ−１）個のキャパシタを有しており、すなわちＪ＝ｎ−１である。しかし本発明は、図６に示されている一般的なタイプの双方向ＤＡＣの使用に限定されるものではなく、任意のスイッチトキャパシタＤＡＣに応用することができる。例えば、図１１のＤＡＣ１３は、図４に示されている一般的なタイプのスイッチトキャパシタＤＡＣであってもよい。この場合、ＤＡＣは、ｎ個のキャパシタを有しており、すなわちＪ＝ｎである。
【００７１】
論理回路１６への入力は、タイミング信号ＣＫおよび入力ｎビットデジタルコード（図１１では「ｂ（ｎ：１）」として示されている）である。キャパシタＣ１〜ＣＪの上側極板は、スイッチ１７によって別の基準電圧Ｖ１に接続することができる。（説明において、変換器の出力２０に接続されるキャパシタの極板を示すために「上側極板」という名称が用いられており、また、キャパシタの他方の極板は「下側極板」と称されている。この表現は単に便宜上のものであって、ＤＡＣを使用時における特定の方向に限定するものではない。）
図１１のＤＡＣはさらに、ｍ個のさらなるキャパシタＣＢ１〜ＣＢｍを含んでいる。図１１では、３つのさらなるキャパシタが示されているが、本発明はこれに限定されるものではなく、任意数ｍ（ｍ３１）のさらなるキャパシタを設けることができる。上記さらなるキャパシタの上側極板は、変換器の出力およびスイッチトキャパシタＤＡＣ１４のキャパシタＣ１〜ＣＪの上側極板に接続されている。上記さらなるキャパシタの下側極板は、適切なスイッチング部によって、一対の基準電圧のうちいずれか１つに接続することができる。図１１では、上記さらなるキャパシタＣＢ１〜ＣＢｍの下側極板に接続される基準電圧は、ＤＡＣキャパシタＣ１〜ＣＪの下側極板に接続される基準電圧Ｖ２、Ｖ３と同一である。しかし、本発明はこれに限定されるものではなく、上記さらなるキャパシタＣＢ１〜ＣＢｍの下側極板に接続される基準電圧は、基準電圧Ｖ２、Ｖ３と異なっていてもよい。上記さらなるキャパシタＣＢ１〜ＣＢｍの第２の端子に対するスイッチング部への入力は、入力デジタルコードには依存していない。
【００７２】
図１１の実施形態では、さらなるキャパシタＣＢ１〜ＣＢｍに対するスイッチング部は、別の論理回路１９の各出力によってそれぞれ制御される各スイッチ１８を含んでいる。論理回路１９の出力は、入力デジタルコードｂ（ｎ：１）には依存していない。図１１の実施形態では、別の論理回路１９への入力は、タイミング信号ＣＫおよび「状態信号」Ｓである。状態信号Ｓは、（例えばＤＡＣ１３によって駆動されるシステムの）状態を示すことができる。状態信号は、入力デジタルコードｂ（ｎ：１）には依存していない。例えば、ＤＡＣ１４が液晶ディスプレイ装置を駆動するために用いられている場合、入力デジタルコードｂ（ｎ：１）は、表示される画像（または画像の画素）に対する所望のグレーレベルを示し、状態信号は、例えば液晶材料の極性といった液晶ディスプレイの内部状態（すなわち、液晶が現在行時間において、正電圧によって駆動されるのか、あるいは負電圧によって駆動されるのか）に対応している。タイミング信号ＣＫは、例えばゼロ化段階および復号化段階を規定するクロック信号であってもよい。
【００７３】
図１１は、負荷容量（図示せず）への直接接続に適した出力２０を有する「バッファレス（buffer-less）」ＤＡＣに適用された本発明を示している。本願において用いられる場合、「バッファレスＤＡＣ」という名称は、図１の単一ゲイン出力バッファ（unity gain output buffer）が不要であるＤＡＣを意味している。
【００７４】
図１１のＤＡＣ１３が、駆動用のディスプレイドライバ（例えばディスプレイ装置）内に組み込まれている場合、負荷容量は、例えばアクティブマトリックス液晶ディスプレイ装置のソース線を含んでいてもよい。
【００７５】
図１１のＤＡＣ１３は、復号化段階前のゼロ化段階で動作する。ゼロ化段階では、スイッチ１７が閉じられて、スイッチトキャパシタＤＡＣ１４のキャパシタＣ１〜ＣＪの上側極板、およびさらなるキャパシタＣＢ１〜ＣＢｍの上側極板を、基準電圧Ｖ１に接続する。これによって、ＤＡＣ１３の出力電圧が基準電圧Ｖ１に充電される。
【００７６】
復号化段階では、スイッチ１７は、キャパシタの上側極板を基準電圧源Ｖ１から絶縁するように制御して開かれる。
【００７７】
好ましい一実施形態では、同時係属英国特許出願第０５００５３７．６（この内容は本明細書において参照として援用される）に記載されているように、ゼロ化段階および復号化段階における、スイッチトキャパシタＤＡＣ１４の各キャパシタＣ１〜ＣＪの下側極板の接続は、入力データコードの各ビットｂｉおよび入力データコードの最上位ビットｂｎに依存している。本質的には、各キャパシタの下側極板の接続には２つの形態が考えられる。（ａ）復号化段階においてキャパシタ全体に電荷が注入されるように、復号化段階においてキャパシタの下側極板に印加される電圧は、ゼロ化段階においてキャパシタの下側極板に印加された電圧とは異なっていてもよい。あるいは、（ｂ）復号化段階においてｉ番目のキャパシタＣiに電荷が注入されないように、復号化段階においてキャパシタの下側極板に印加される電圧は、ゼロ化段階においてキャパシタの下側極板に印加された電圧と同じである。復号化段階においてｉ番目のキャパシタＣi全体に電荷が注入された場合、注入された電荷の符号（sign）は、入力データ符号の最も有意なビットｂｎによって決定されることが好ましい。
【００７８】
図１１の第１の論理回路１６は、前述されていると共に英国特許出願第０５００５３７．６号においてより詳細に記載されている方法によって、スイッチ１５を制御して、復号化段階においてｉ番目のキャパシタＣi全体における電荷の注入を制御する、任意の適切な論理回路であってもよい。論理回路１６は、英国特許出願第０５００５３７．６号に記載されている任意の方法によってスイッチ１５を制御することができる。所望であれば、各スイッチ１５を、本願の図６に示されている方法で、別個のディスクリート論理回路によって制御することもできる。
【００７９】
復号化段階では、さらなるキャパシタＣＢ１〜ＣＢｍの下側極板は、電圧Ｖ２およびＶ３のうちいずれか１つに接続される。例えば、各さらなるキャパシタＣＢ１〜ＣＢｍの下側極板は、ゼロ化段階において基準電圧Ｖ２に接続される。
【００８０】
復号化段階では、各さらなるキャパシタＣＢ１〜ＣＢｍの第２の極板は、電圧Ｖ２に接続された状態のままであってもよく、あるいは、切り替えられて電圧Ｖ３に接続されてもよい。各さらなるキャパシタＣＢ１〜ＣＢｍの第２の極板の接続は、復号化段階を通して不変である。さらなるキャパシタの第２の端子が、復号化段階の開始時において電圧Ｖ２から電圧Ｖ３へ切り替えられる場合、復号化段階において上記キャパシタ全体に電荷が注入され、そして当該電荷はＤＡＣ１３の全キャパシタにおいて共有される。これによって、ＤＡＣ１３の出力電圧ＶＤＡＣは、入力データ符号およびさらなるキャパシタＣＢ１〜ＣＢｍ全体における電荷注入の方向に依存する電圧に変動する。すなわち：
【００８１】
【数５】
2009545909.tif 000007
【００８２】
式（５）では、項Ｓｉは、状態信号Ｓのｉ番目のビットを表している。
【００８３】
あるいは、ゼロ化段階においてブーストキャパシタの第２の端子が電圧Ｖ３に接続され、そして復号化段階において電圧Ｖ２に選択的に接続された場合、ブーストキャパシタ全体に注入された電荷の符号が反転され、ＤＡＣ１３の出力電圧は以下の通りとなる：
【００８４】
【数６】
2009545909.tif 000008
【００８５】
式（５）および（６）は、スイッチトキャパシタＤＡＣ１４のキャパシタＣi全体における一方向のみにおける電荷の注入に対する式である。従って、スイッチトキャパシタＤＡＣ１４が、図１１の実施形態に示されているような双方向のスイッチキャパシタＤＡＣである場合は、ＤＡＣ１３の出力電圧は、図７に示されているように基準電圧Ｖ１の上下の電圧を含んでいる。この場合、式（５）および（６）は変更されて、Ｖ１よりも高く伸びる出力電圧と、Ｖ１よりも低く伸びる電圧という、出力電圧の２つのブランチ（branch）が与えられる。出力電圧の低い方のブランチは、（式（５）のように）ゼロ化中に追加的なキャパシタがＶ２に接続される場合は、以下のように表され：
【００８６】
【数７】
2009545909.tif 000009
【００８７】
（式（６）のように）ゼロ化中に追加的なキャパシタがＶ３に接続される場合は、以下のように表される：
【００８８】
【数８】
2009545909.tif 000010
【００８９】
図１１のＤＡＣなど、終端キャパシタを有していないバッファレスＤＡＣの場合、式（５）および（６）の分母の数ＣＴＥＲＭは、負荷容量ＣＬＯＡＤによって置き換えられる。
【００９０】
図１１のさらなるキャパシタＣＢ１〜ＣＢｍは、ゼロ化段階においてＤＡＣ１３がゼロ化する電圧を効果的に調整するか、あるいは「ブースト」する。このため、これらのキャパシタは「ブーストキャパシタ」と称される。
【００９１】
２つ以上のブーストキャパシタが設けられている一実施形態では、復号化段階において１ブーストキャパシタの第２の端子に接続される基準電圧の選択は、復号化段階において他の（複数の）ブーストキャパシタの（複数の）第２の端子（s）に接続される基準電圧の選択には依存せずに行うことができる。
【００９２】
図１１では、各ブーストキャパシタの下側極板は、基準電圧Ｖ２または基準電圧Ｖ３に接続されている。しかし原理上は、各ブーストキャパシタの下側極板は、同一対の基準電圧に接続可能である必要はない。例えば、ＤＡＣ出力電圧に微小なブースト（またはオフセット）を与える場合には、２つのブーストキャパシタを異なる基準電圧に接続することが好ましい。微小なブーストが必要であるが、対応するキャパシタサイズが小さすぎるためにキャパシタを正確に形成できない場合には、大きいキャパシタを用いて、それをより低い電圧範囲に切り替えることができる。例えば、値がＣ／２であってその下側極板がＶ２とＶ３との間で切り替えられるキャパシタの代わりに、値がＣであってその下側極板がＶ２と１／２（Ｖ２+Ｖ３）との間で切り替えられるキャパシタを用いて、キャパシタをより正確に製造することができる。他のより大きいブーストキャパシタは、Ｖ２とＶ３との間で切り替えることができる。
【００９３】
図１２（ａ）は、本発明の第２の実施形態に係るＤＡＣ１３を示している。本実施形態は、有しているブーストキャパシタが１つのみ（ＣＰ）である点と、ブーストキャパシタＣＰの下側極板の接続を制御する論理回路１９が有する入力がクロック信号ＣＫのみである点とを除いては、一般的に図１１の実施形態と対応している。論理回路１９への唯一の入力はクロック信号であるため、ブーストキャパシタＣＰへの電荷は常に、同一方向に注入される。（一方、図１１のブーストキャパシタＣＢ１、ＣＢ２、ＣＢ３への電荷は、いずれの方向にも注入される）。
【００９４】
図１２（ｂ）は、図１２（ａ）のＤＡＣ１３からの出力電圧の概略図である。一方のアーム（arm）が基準電圧Ｖ１の上に伸び、ブーストキャパシタＣＰを設けることによって、一方のアームが基準電圧Ｖ１の下に伸びている出力電圧範囲の代わりに、電圧Ｖ１とは異なる電圧Ｖ１’の上と下に伸びるアームを有する出力電圧範囲が得られる。Ｖ１’は、図１２（ｂ）ではＶ１よりも低く示されているが、復号化段階においてブーストキャパシタＣＰ全体への電荷注入の方向が逆転された場合には、Ｖ１よりも大きくてもよい。
【００９５】
図１２（ｂ）において、交流対向電極電圧ＶＣＯＭが重畳される。ブーストキャパシタＣＰを設けることによって、ＤＡＣ１３からの出力電圧は、図２（ｂ）に示されているような駆動部において画素電圧ＶＰＩＸＥＬとして用いるのに適したものとなるという効果が得られることが分かる。しかし、ブーストキャパシタＣＰが設けられていない場合は、ＤＡＣの出力電圧範囲は、図２（ｂ）に示されている最低必要値ＶＰＩＸＥＬ（ｍｉｎ）の下に伸びる。
【００９６】
ブーストキャパシタＣＰの効果は、図１２（ｂ）において、電圧レベルＶ１からＶ１’へ伸びる「ブースト」と印された矢印によって示されている。（この矢印が水平に伸びているのに重大な意味はなく、単に図を見やすくするためである。）
図１２（ａ）のＤＡＣを用いて、例えば、対向電極電圧ＶＣＯＭが図２（ｂ）に示されているような交流を有している駆動部に従ったディスプレイ装置を駆動することができる。システム内に、基準電圧Ｖ１として用いるのに厳密にではないがほぼ適した電圧が存在している場合は、ブーストキャパシタＣＰを設けることによって、出力電圧範囲が基づいている電圧（あるいは、双方向ＤＡＣの場合は、出力電圧範囲の中心にある電圧）を、Ｖ１からより適切な電圧Ｖ１’へ低下（または上昇）させ、これによってＤＡＣの出力電圧が、所望とする画素電圧ＶＰＩＸＥＬの全範囲を網羅するようにすることができる。
【００９７】
図１３（ａ）は、本発明の第３の実施形態に係る変換器を示している。本実施形態は、一般的には図１２（ａ）の変換器に対応しているため、異なっている部分のみについて説明する。
【００９８】
図１３（ａ）の実施形態では、ブーストキャパシタＣＰの第２の端子の接続を制御する論理回路１９は、入力として、タイミング信号ＣＫと、変換器１３によって制御されているシステムの状態を示す状態信号とを受信する。図１３（ａ）は、状態信号を、変換器によって駆動されている液晶ディスプレイの極性を示す信号ＰＯＬとして示している。しかし本発明は、この特定の状態信号に限定されるものではない。一般的に、論理回路１９の状態信号入力は、変換器によって駆動されているシステムの状態を示すと共に経時的に変化する任意の信号であってもよい。
【００９９】
本実施形態では、論理回路１９は、ブーストキャパシタＣＰ全体への電荷注入の方向が、論理回路１９に入力される状態信号の値に依存するように構成されている。例えば、入力された状態信号が、変換器によって駆動されている液晶ディスプレイの極性を表す場合、論理回路１９は、極性信号の値が液晶ディスプレイの極性が正であることを示す場合には、ブーストキャパシタＣＰ全体に注入される電荷が一方向に注入されるようにスイッチ１８を制御することができ、また、極性信号の値が液晶ディスプレイの極性が負であることを示す場合には、ブーストキャパシタＣＰ全体に注入される電荷が反対方向に注入されるようにスイッチ１８を制御することができる。（前述したように、液晶ディスプレイの「極性」は、現在行時間において液晶が正電圧で駆動されるべきなのか、あるいは負電圧で駆動されるべきなのかを示す）。
【０１００】
図１３（ａ）の変換器では、ブーストキャパシタＣＰの効果は、出力電圧範囲が基づいている電圧（あるいは、双方向ＤＡＣの場合は、出力電圧範囲の中心にある電圧）を、変換器が論理回路１９に入力される極性信号の１つの値をゼロ化する基準電圧Ｖ１よりも高くオフセットし、また、出力電圧範囲が基づいている電圧を、変換器が論理回路１９に入力される極性信号の別の値をゼロ化する基準電圧Ｖ１よりも低くオフセットすることである。これは、図１３（ｂ）に示されている。一サイクルでは、ブーストキャパシタの効果は、電圧をＶ１からＶ１''へブーストすることであり、別のサイクルでは、ブーストキャパシタの効果は、電圧をＶ１からＶ１’へ下げることである。電圧は、以下の関係に従う。つまり、（Ｖ１''−Ｖ１）＝（Ｖ１−Ｖ１’）の関係に従う。
【０１０１】
本実施形態の変換器を用いて、図２（ｂ）の駆動部のように交流対向電極電圧を用いてディスプレイが駆動される駆動部内に、画素電圧ＶＰＩＸＥＬを供給することができる。出力電圧範囲が基づいている電圧がＶ１''へブーストされると、ＤＡＣ出力電圧を用いて、対向電極電圧ＶＣＯＭが低い周期中に画素電圧が供給され、また液晶全体に正電圧が供給される。出力電圧範囲が基づいている電圧がＶ１’へブーストされると、ＤＡＣ出力電圧を用いて、対向電極電圧ＶＣＯＭが高い周期中に画素電圧が供給され、また液晶全体に負電圧が供給される。図２（ｂ）において、交流対向電極電圧ＶＣＯＭが重畳される。本実施形態の変換器を用いて、ＶＣＯＭの高値と低値との差を低減して、より駆動し易くすることができる。
【０１０２】
また、本実施形態を用いて、一定の対向電極電圧ＶＣＯＭが用いられる駆動部に画素電圧を供給することができる。図１３（ｃ）は、重畳された一定の対向電極電圧を有する、図１３（ａ）の変換器１３の出力電圧を示している。出力電圧範囲が基づいている電圧がＶ１''にブーストされると、ＤＡＣ出力電圧を用いて画素電圧が供給され、そして液晶全体に正電圧が供給される。また、出力電圧範囲が基づいている電圧がＶ１’にブーストされると、ＤＡＣ出力電圧を用いて画素電圧が供給され、そして液晶全体に負電圧が供給される。しかし図１３（ｃ）の実施形態では、Ｖ１''とＶ１との差は、図１３（ｂ）におけるＶ１''とＶ１との差よりも大きい必要があり、このためにはブーストキャパシタを用いなければならない。
【０１０３】
図１３（ａ）の実施形態の説明では、電荷は復号化段階毎にブーストキャパシタＣＰ全体に注入され、ブーストキャパシタＣＰ内への電荷の注入方向は、論理回路１９内に入力される極性信号または他の状態信号に応じて変化するものと仮定されている。（上記論理回路は、極性信号の一方の値に対しては、下側極板を、ゼロ化段階においてＶ２へ接続し、復号化段階においてＶ３へ接続する。また、極性信号の他方の値に対しては、これとは逆に接続を行う。）変形された実施形態では、極性信号（あるいはその他の状態信号）の一方の値に対しては、ブーストキャパシタＣＰ内に電荷を注入し、極性信号（あるいはその他の状態信号）の他方の状態に対しては、電荷を注入しないようにすることも可能である。この実施形態では、出力電圧範囲が基づいている電圧は、極性信号の一方の値に対してはＶ１のままであり、液晶極性または他の状態信号の他方の値に対しては、Ｖ１''に上昇（またはＶ１’に低下）される。出力電圧範囲が基づいている電圧がＶ１''へブーストされると、ＤＡＣ出力電圧を用いて、対向電極電圧ＶＣＯＭが低い周期中は画素電圧が供給され、そして液晶全体に正電圧が供給される。また、出力電圧範囲が基づいている電圧がＶ１’へブーストされると、ＤＡＣ出力電圧を用いて、対向電極電圧ＶＣＯＭが高い周期中は画素電圧が供給され、そして液晶全体に負電圧が供給される。
【０１０４】
上記説明は、２つの可能な値を有する状態信号を参照している。しかし、本発明はこれに限定されるものではなく、状態信号は３つ以上の値を有することも可能である。例えば、一部の液晶ディスプレイ装置は２つのゲート駆動回路を有しており、ゲート線は、ディスプレイの一方に位置するゲート線が一方のゲート駆動回路によって駆動され、ディスプレイの他方に位置するゲート線が他方のゲート駆動回路によって駆動されるように、配置することができる。この場合、画素スイッチによって注入される電荷は、ディスプレイの一方とディスプレイの他方とにおいて異なっている場合があるため、フリッカーを除去するために必要なオフセットもまた、ディスプレイの一方とディスプレイの他方とにおいて異なっている場合がある。単一のＤＡＣが、ディスプレイの両方における画素を駆動する場合、４つの可能な状態（左側または右側、高い極性または低い極性）を有する状態信号が必要とされる。（２つまたは可能な状態を有する状態信号の使用は、図１３（ａ）に示されているブーストキャパシタを２つ以上設ける必要がある。単一のバイキャパシタ（single bi- capacitor）は、双方向キャパシタである場合は最大で３つの状態、すなわちブーストアップ（boost up）、ブーストダウン（boost down）、およびブースト無し（no boost）を提供することができる。）
原理上は、同一の手法を用いて、個々の各行あるいは各画素に対して異なるオフセットを提供して、一行毎または一画素毎にフリッカーを除去することができる。
【０１０５】
原理上は、本実施形態は、２つのブーストキャパシタを設けることによって実施することもできる。これら２つのブーストキャパシタのうちの一方は、極性信号（あるいは他の状態信号）の一方の値に対して一方向に電荷を注入することができ、他方のブーストキャパシタは、極性信号（あるいは他の状態信号）の他方の状態に対して反対方向に電荷を注入することができる。しかし本実施形態は、これら２つのブーストキャパシタ間におけるあらゆる不一致によって、２つの電圧範囲間に意図せぬオフセットが生じ、これによって、変換器によって駆動されるディスプレイ内にフリッカーが生じ得るという不都合点を有している。
【０１０６】
図１４（ａ）は、本発明の第４の実施形態に係る変換器１３を示している。本実施形態に関しては、これまで説明した実施形態と異なっている点についてのみ説明する。
【０１０７】
図１４（ａ）では、変換器１３は、複数のブーストキャパシタＣＴ１〜ＣＴｍを含んでいる。図１４（ａ）には３つのブーストキャパシタが示されているが、本発明はこの特定数のブーストキャパシタに限定されるものではない。
【０１０８】
本実施形態では、論理回路１９は、各ブーストキャパシタの下側極板の接続を、他の（複数の）ブーストキャパシタの接続には依存せずに制御する。つまり、第１のブーストキャパシタＣＴ１の第２の極板の接続を制御するスイッチ１８の状態は、他の全てのブーストキャパシタＣＴ２〜ＣＴｍの第２の極板の接続を制御するスイッチの状態には依存せずに制御することができる。
【０１０９】
本実施形態では、ブーストキャパシタは「調整（tuning）」ブーストキャパシタであり、論理回路１９は、入力としてタイミング信号ＣＫおよびｍビットワードの調整データＴ（ｍ：１）を受信する。上記ｍは、設けられている調整ブーストキャパシタの総数である。
【０１１０】
図１２および図１３（ａ）の実施形態では、単一のブーストキャパシタＣＰは、製造後の調整は不可能である固定オフセットを与える。対照的に、図１４の調整ブーストキャパシタＣＴ１〜ＣＴｍは、調整データワードに従って動作中に選択的に有効にすることができる。（ブーストキャパシタＣＰと１つ以上の調整ブーストキャパシタとが両方とも設けられている実施形態、例えば図１６（ａ）を参照して以下に説明する実施形態では、ブーストキャパシタの値は、ＤＡＣ出力範囲が基づいている電圧を必要な値になるように調整するように選択される。この電圧調整は、使用中に、（複数の）調整ブーストキャパシタを用いて微調整することができる。）
例えば、調整ブーストキャパシタが３つであり、入力調整データワードの値が「１０１」である場合、論理回路は、第１および第３の調整ブーストキャパシタ全体に電荷が注入され、第２の調整ブースターキャパシタには電荷が注入されないように、構成することができる。本実施形態では、特定の調整ブーストキャパシタへ電荷が注入されるかは、入力調整データワードの各ビットによって決定される。
【０１１１】
本発明のこの実施形態の変換器を用いて、ディスプレイ装置のフリッカーを軽減または除去することができる。図１４（ｂ）は、図１４（ａ）の変換器１３の出力電圧範囲を示している。図１４（ｂ）に見られるように、変換器は、入力デジタルデータｂ（ｎ：１）のいかなる値に対しても、その入力デジタルデータ符号に対して式（４）によって与えられる出力電圧に中心がある一定範囲の出力電圧（図１４（ｂ）において影付きの領域で示されている）を供給することができる。従って、本実施形態の変換器を用いて、液晶材料全体に印加される電圧の絶対値が正のサイクルと負のサイクルとの両方において同じであるように画素電圧がオフセットされる、図３（ｂ）に示されている駆動部と同様の駆動部に画素電圧を供給することができる。
【０１１２】
フリッカーを除去する調整データが決定されると、これらのデータは、システム内の他の場所へ保存することができる。
【０１１３】
図１４（ａ）の実施形態では、調整ブーストキャパシタは、これらの調整ブーストキャパシタが、変換器１３の出力電圧を標準的な出力電圧の上または下（すなわち、調整ブーストキャパシタが設けられていない場合における、出力電圧の上または下）にブーストすることができるように、双方向に動作することが好ましい。このためには、論理回路１９が、調整ブーストキャパシタの下側極板の接続を、図６の双方向ＤＡＣを参照しながら説明した一般的な方法によって制御する必要がある。これによって、幅広い調整（tuning）が得られるのと同時に、必要とされる追加的なキャパシタのサイズを最小限に抑えることができる（従って、必要とされる電力を最小限に抑えることができる）という利点が得られる。しかし原理上は、ＤＡＣは、調整ブーストキャパシタへの電荷注入が一方向のみとなるように構成することができる。
【０１１４】
これらの調整ブーストキャパシタは、ＣＴｉ＝２（ｉー１）ＣＴ１となるように、２進法的（binary manner）に容量変化(scale)することができる。あるいは、これらの調整ブーストキャパシタは、可能な各入力コードに対してキャパシタが１つある温度計コーディング（thermometer coding）に従って容量変化し、入力調整データワード００１が、１つの調整ブーストキャパシタ全体に電荷を注入させ、入力調整データワード０１０が、２つの調整ブーストキャパシタ全体に電荷を注入させ、以下同様に電荷を注入させることができる。しかし、本発明はこれらの形態に限定されるものではなく、調整ブーストキャパシタの容量変化は任意の適切な方法によって行うことができる。
【０１１５】
図１５（ａ）は、本発明の別の実施形態に係る変換器を示している。本実施形態は、一般的には図１４（ａ）の実施形態と同様であるため、ここでは異なっている点についてのみ説明する。
【０１１６】
図１５（ａ）の実施形態では、論理回路１９は、３つの入力、すなわちタイミング信号ＣＫ、調整データワードＴ（ｍ：１）、および極性信号ＰＯＬ（あるいは他の状態信号）を受信する。論理回路１９は、入力調整データワードＴ（ｍ：１）の所定の値に対して、調整ブーストキャパシタ全体に注入される電荷が極性信号（あるいは他の状態信号）の値に依存するように構成することができる。これによって、極性信号（あるいは他の状態信号）の各値に対して、変換器１３の出力を独立して調整することができる。これは、図１５（ｂ）に示されている。図１５（ｂ）は、図１５（ａ）の変換器１３によって供給される出力電圧の範囲を示している。これまでに説明した実施形態では、出力電圧範囲が基づいている電圧が、基準電圧Ｖ１の上または下に同量だけブーストされたのに対し、図１５（ａ）ではそうではないことが分かる。出力電圧範囲が基づいている電圧が、一周期中に電圧Ｖ１の上にブーストされる量は、出力電圧範囲が基づいている電圧が、別の周期中に電圧Ｖ１の下にブーストされる量とは等しくない。（図１５（ｂ）では、（Ｖ１''−Ｖ１）＜（Ｖ１−Ｖ１’）であるが、本実施形態は、（Ｖ１''−Ｖ１）＞（Ｖ１−Ｖ１’）となるように構成することもできる。）
図１６（ａ）は、本発明の別の実施形態に係る変換器１３を示している。本実施形態は、一般的にはこれまで説明した実施形態と同様であるため、ここでは異なっている点についてのみ説明する。
【０１１７】
本実施形態では、変換器１３は、２つの群のブーストキャパシタを含んでいる。本実施形態では単一のブーストキャパシタＣＰを有している、第１の群のブーストキャパシタは、第１の論理回路１９ａによって制御される。第１の群のブーストキャパシタの各キャパシタの下側極板の接続は、各スイッチ１８ａによって制御され、各スイッチ１８ａは、第１の論理回路１９ａからの各出力によって制御される。第１の群のブーストキャパシタは、図１６（ａ）では、キャパシタを１つのみ有しているものとして示されている。しかし第１の群は、原理上は、２つ以上のブーストキャパシタを有していてもよい。
【０１１８】
変換器１３はさらに、本実施例では調整ブーストキャパシタＣＴ１〜ＣＴｎの群である、第２の群のブーストキャパシタを含んでいる。これら調整ブーストキャパシタの各キャパシタの下側極板の接続は、各スイッチ１８ｂによって制御され、各スイッチ１８ｂは、第２の論理回路１９ｂからの各出力によって制御される。
【０１１９】
図１６（ａ）では、第１の群のブーストキャパシタＣＰの各キャパシタの下側極板が接続される基準電圧は、ＤＡＣキャパシタＣ１〜ＣＪの下側極板が接続される基準電圧Ｖ２、Ｖ３と同一である。また、第２の群のブーストキャパシタＣＴ１〜ＣＴｍの各キャパシタの下側極板が接続される基準電圧もまた、ＤＡＣキャパシタＣ１〜ＣＪの下側極板が接続される基準電圧Ｖ２、Ｖ３と同一である。しかし、本発明はこれに限定されるものではない。第１の群のブーストキャパシタの各キャパシタＣＰの下側極板が接続される基準電圧は、基準電圧Ｖ２、Ｖ３とは異なっていてもよい。第２の群のブーストキャパシタの各キャパシタＣＴ１〜ＣＴｍの下側極板が接続される基準電圧は、基準電圧Ｖ２、Ｖ３とは異なっていてもよく、および／または、第１の群のブーストキャパシタの各キャパシタＣＰの下側極板が接続される基準電圧とは異なっていてもよい。
【０１２０】
第１の論理回路１９ａへの入力は、第２の論理回路１９ｂへの入力に依存していない。さらに、各論理回路１９ａ、１９ｂへの入力もまた、ＤＡＣへ入力される入力データ符号に依存していない。図１６（ａ）の実施形態では、第１の論理回路１９ａは、入力として、タイミング信号ＣＫ、および変換器によって駆動されているシステムの状態を示す極性信号ＰＯＬ（あるいは他の状態信号）を受信する。また、第２の論理回路１９ｂは、入力として、タイミング信号ＣＫおよび調整データワードＴ（ｍ：１）を受信する。図１６（ａ）は、設けられている３つの調整ブーストキャパシタを示しており、調整データワードＴ（ｍ：１）は、３ビット調整データワードである。しかし本発明は、３つの調整ブーストキャパシタの使用に限定されるものではなく、４つ以上の調整ブーストキャパシタまたは３つ未満の調整ブーストキャパシタを用いることができる。
【０１２１】
図１４（ａ）の実施形態のように、第２の論理回路１９ｂの各出力は、第２の論理回路１９ｂの他の出力に依存していない。動作中、ブーストキャパシタＣＰ全体および／または１つ以上の調整ブーストキャパシタ全体に、前述した方法によって電荷を注入することができる。ブーストキャパシタＣＰおよび／または調整ブーストキャパシタＣＴ１〜ＣＴｎは、電荷がキャパシタ全体を両方向に注入されるように、双方向のキャパシタであってもよく、あるいは、電荷がキャパシタ全体を一方向のみに注入されるように、単方向キャパシタであってもよい。
【０１２２】
図１６（ａ）の実施形態では、ブーストキャパシタＣＰ全体に電荷が注入される方向は、第１の論理回路１９ａに入力される極性信号ＰＯＬ（あるいは他の状態信号）の値によって決定される。調整ブーストキャパシタＣＴ１〜ＣＴｎ全体への電荷の注入は、図１４（ａ）を参照しながら前述したような方法で制御される。
【０１２３】
図１６（ｂ）は、図１６（ａ）の変換器１３の典型的な出力電圧を示している。ブーストキャパシタＣＰの効果は、出力電圧範囲が基づいている電圧を、（キャパシタの上側極板がゼロ化段階において接続される）基準電圧Ｖ１の上または下にブーストすることである。これは、図１６（ｂ）において、「ブースト」と印された矢印によって示されている。出力電圧範囲が基づいている直流レベルは、図１６（ｂ）において「調整」と印されている矢印によって示されているように、調整ブーストキャパシタによってさらに調整することができる。
【０１２４】
本実施形態では、正極性と負極性との両方に対して同一のキャパシタが用いられる。同一の同調キャパシタは、ＰＯＬ信号の値とは無関係に用いられる。一方、図１５（ａ）の実施形態では、特定の調整データコードが、ＰＯＬ信号の値に応じて、複数の異なる群の同調キャパシタを選択することができる。このため、図１５（ａ）の実施形態よりも電圧の適合が改善され、また変換器によって駆動されるディスプレイ内においてフリッカーが生じる可能性が低減される。
【０１２５】
図１６（ａ）の実施形態の変換器を用いて、図２（ａ）のように対向電極電圧ＶＣＯＭが一定の値を有している駆動部内に画素電圧ＶＰＩＸＥＬを供給することができる。一定の対向電極電圧ＶＣＯＭは、図１６（ｂ）に示されている出力電圧上に重畳されている。出力電圧範囲が基づいている電圧がＶ１の上へブーストされると、ＤＡＣ出力電圧を画素電圧として用いて、液晶全体に正電圧を供給することができる。また、出力電圧範囲が基づいている電圧がＶ１の下へブーストされると、ＤＡＣ出力電圧を画素電圧として用いて、液晶全体に負電圧が供給される。正電圧が印加された時に液晶材料全体に印加される電圧の大きさが、負電圧が印加された時に液晶材料全体に印加される電圧の大きさと等しくなるように、調整データワードを用いて出力電圧を「同調」し、フリッカーを除去することができる。
【０１２６】
本実施形態では、適切なブーストキャパシタＣＰを用いることによって対向電極をグランドに接続し、これによって静電気放電の問題を克服することができる。
【０１２７】
図１７（ａ）は、本発明の別の実施形態に係る変換器１３を示している。本実施形態は、一般的には図１３（ａ）の実施形態と対応しているため、ここでは異なっている点についてのみ説明する。図１７（ａ）の実施形態では、スイッチングＤＡＣキャパシタＣ１〜ＣＪの上側極板およびブーストキャパシタＣＰは、基準電圧Ｖ１１または基準電圧Ｖ１２（Ｖ１１１Ｖ１２である）のいずれかに接続される。これは、論理回路２１によって制御されるスイッチ１７など、適切なスイッチング部によって達成される。ゼロ化段階では、変換器がゼロ化する出力電圧は、Ｖ１１またはＶ１２である。
【０１２８】
図１７（ａ）の実施形態では、キャパシタの上側極板が基準電圧Ｖ１１に接続されるのか、あるいは基準電圧Ｖ１２に接続されるのかは、入力デジタルデータ符号とは無関係である。図１７（ａ）の実施形態では、論理回路２１への入力は、タイミング信号ＣＫ、および変換器１３によって駆動されているシステムに関連する状態信号である。入力デジタルデータ符号ｂ（ｎ：１）は、論理回路２１には入力されず、スイッチ１７に影響を及ぼすことはない。
【０１２９】
論理回路２１に入力される状態信号は、ブーストキャパシタＣＰの下側極板の接続を制御する論理回路１９に入力される状態信号と同一であってもよい。これは、図１７（ａ）に示されている。図１７（ａ）では、極性信号ＰＯＬが、論理回路２１と論理回路１９との両方に入力される。あるいは、論理回路２１に入力される状態信号は、ブーストキャパシタＣＰの下側極板の接続を制御する論理回路１９に入力される状態信号とは異なっていてもよい。例えば、ディスプレイの左側に位置するゲート線が一方のゲート駆動回路によって駆動され、ディスプレイの右側に位置するゲート線が他方のゲート駆動回路によって駆動される液晶ディスプレイを駆動する変換器の場合、左−右信号は論理回路のうちいずれか１つに入力され、極性信号は他方の論理回路に入力される。
【０１３０】
復号化段階では、スイッチング部が制御されて、スイッチングＤＡＣキャパシタＣ１〜ＣＪの上側極板およびブーストキャパシタＣＰの上側極板が、基準電圧Ｖ１１とＶ１２との両方から絶縁される。
【０１３１】
ブーストキャパシタＣＰが設けられていない場合、復号化段階における変換器１３からの出力電圧は、ゼロ化段階において選択された基準電圧がＶ１１であるのかあるいはＶ１２であるのかに応じて、基準電圧Ｖ１１の上下の出力電圧の範囲または基準電圧Ｖ１２の上下の出力電圧の範囲のいずれかから成る。これらの出力電圧範囲は、式（４）によって表されるが、Ｖ１はＶ１１またはＶ１２によって置き換えられている（また、終端キャパシタが設けられていない場合は、ＣＴＥＲＭはゼロに設定される）。ブーストキャパシタＣＰを設け、基準電圧Ｖ１１か基準電圧Ｖ１２かの選択と、極性信号ＰＯＬ（あるいは他の状態信号）に基づくブーストキャパシタＣＰの第２の端子の接続とを両方制御することによって、出力電圧範囲が基づいている電圧を、図１７（ｂ）に示されているように、電圧Ｖ１１の上または出力電圧Ｖ１２の下へブーストすることができる（あるいは、これとは反対に、基準電圧Ｖ１１の下および基準電圧Ｖ１２の上にブーストすることができる）。
【０１３２】
図１７（ｂ）に示されている出力電圧範囲は、図１３（ｂ）または図１３（ｃ）に示されている出力電圧範囲と同様の形態を有していることが分かる。しかし図１７（ｂ）では、２つの出力範囲間における電圧オフセットの一部が基準電圧Ｖ１１と基準電圧Ｖ１２との差から生じ、差の一部のみがブーストキャパシタＣＰの効果から生じる。これによって、図１７（ａ）の実施形態のブーストキャパシタＣＰを、図１３（ａ）の実施形態よりも小さくすることができる。
【０１３３】
一般的に、基準電圧Ｖ１１およびＶ１２の値は、システム内において利用可能な供給レールによって固定される。典型的なシステムでは、供給レール同士が適切に間隔を空けられて、これら供給レールが、一定の対向電極電圧ＶＣＯＭを用いる駆動部の使用を可能にする２つの出力電圧範囲を供給する可能性は低い。一般的に供給レールは、正電圧Ｖｄｄおよび接地電位を供給する。しかし、図１７（ａ）の実施形態においてブーストキャパシタＣＰを設けることによって、２つの出力範囲２２／２３間におけるオフセットを、所定の駆動部に対する所望の値に調整することができる。２つの出力範囲２２／２３間におけるオフセットは、システム内において利用可能な供給レールによって固定されない。
【０１３４】
２つの基準電圧Ｖ１１、Ｖ１２の使用、および、ゼロ化段階においてこれらの電圧の一方に変換器のキャパシタの上側極板を接続する適切なスイッチング部の使用は、本発明の全ての実施形態において適用することができる。例えば、図１８（ａ）は、本発明の別の変換器１３を示している。当該変換器１３は、図１６（ａ）の変換器１３と一般的に対応している。しかし当該変換器１３には、スイッチングキャパシタＤＡＣ１４、ブーストキャパシタＣＰ、および同調キャパシタＣＴ１〜ＣＴｍのキャパシタの上側極板を、ゼロ化段階において電圧基準Ｖ１１または電圧基準Ｖ１２（Ｖ１１１Ｖ１２）のいずれかに接続する、スイッチング部１７および論理回路２１が設けられている。
【０１３５】
図１８（ｂ）は、図１８（ａ）の変換器１３の電圧出力範囲２２、２３を示している。本実施形態は、図１７（ａ）の実施形態の全ての利点を保持しており、さらに、調整ブーストキャパシタＣＴ１〜ＣＴｍを用いて、変換器によって駆動されるディスプレイから、フリッカーを除去することができる。変換器１３の出力電圧範囲２２、２３は、一定の対向電極電圧ＶＣＯＭを有する駆動部内において画素電圧として用いるのに適しており、一定の対向電極電圧は、図１８（ｂ）内において重畳される。図１８（ａ）の変換器１３は、図１６（ａ）の変換器と同様に、対向電極電圧ＶＣＯＭがグランドに接続される駆動部内において用いることができ、これによって静電気放電の問題を克服することができる。さらに、図１８（ａ）の実施形態は、図１７（ａ）の実施形態を参照しながら前述したように、図１６（ａ）の実施形態よりも小さいブーストキャパシタＣＰを用いることができる。
【０１３６】
２つの基準電圧Ｖ１１、Ｖ１２の使用、および、ゼロ化段階においてこれらの電圧のいずれかにスイッチトキャパシタＤＡＣのキャパシタの上側極板を接続する適切なスイッチング部の使用は、原理上は、スイッチトキャパシタＤＡＣを有する任意の変換器に適用することができる。
【０１３７】
これまで説明した実施形態では、スイッチトキャパシタＤＡＣ１４のキャパシタＣ１〜ＣＪは、Ｃi＝２（ｉ−１）Ｃ１となるように構成することができるが、本発明はこれに限定されるものではない。
【０１３８】
本発明について、バッファレスＤＡＣを参照しながら説明した。しかし本発明は、原理上は、図４において単一ゲイン出力バッファが設けられている、バッファ有りＤＡＣにも適用することができる。
【０１３９】
本発明について、液晶ディスプレイ装置を駆動するために用いられるＤＡＣを参照しながら説明した。しかし本発明は、単一のＤＡＣが、ＤＡＣによって駆動されるシステムの状態に応じて２つまたは２つ以上の異なる出力範囲に電圧を生成することが求められる場合において、常に用いることができる。
【０１４０】
図１７（ａ）および図１７（ｂ）の実施形態では、ＤＡＣキャパシタＣ１〜ＣＪの上側極板およびブーストキャパシタＣＰを、そして図１８（ａ）では、調整ブーストキャパシタＣＴ１〜ＣＴｍを、ゼロ化段階において２つの基準電圧Ｖ１１およびＶ１２のいずれか１つに接続することができる。しかし、本発明はこれに限定されるものではなく、変換器は、３つ以上の異なる基準電圧源と、ゼロ化段階においてこれら３つ以上の基準電圧のいずれか１つにキャパシタの上側極板を接続するスイッチング部とを含んでいてもよい。
【０１４１】
これまで説明した実施形態では、ブーストキャパシタおよび調整ブーストキャパシタの下側極板は、各スイッチを介して基準電圧Ｖ２およびＶ３のいずれかに接続される。これらの基準電圧Ｖ２およびＶ３は、スイッチトキャパシタＤＡＣのキャパシタＣiの下側極板が接続される基準電圧と同一である。これによって、必要とされる供給電圧の数が低減される。
【０１４２】
しかし原理上は、ブーストキャパシタおよび／または調整ブーストキャパシタの下側極板は、各スイッチを介して、スイッチトキャパシタＤＡＣのキャパシタＣiの下側極板が接続される基準電圧と同一ではない基準電圧に接続されてもよい。これは、図１９に示されている。図１９は、本発明の別の実施形態に係る変換器のブロック回路図である。
【０１４３】
図１９の変換器１３’は、ブーストキャパシタＣＢ１〜ＣＢｍの下側極板が、ＤＡＣキャパシタＣ１〜ＣＪの下側極板と同一の基準電圧間においてスイッチされない点を除いて、一般的には図１１の変換器と対応している。図１９の変換器１３’では、ブーストキャパシタＣＢ１〜ＣＢｍの下側極板は、基準電圧Ｖ４と基準電圧Ｖ５（Ｖ４１Ｖ５）との間においてスイッチされるが、ＤＡＣキャパシタＣ１〜ＣＪの下側極板は、基準電圧Ｖ２と基準電圧Ｖ３（Ｖ２１Ｖ３）との間においてスイッチされる。基準電圧Ｖ２、Ｖ３、Ｖ４、Ｖ５は、全て互いに異なっていてもよい（あるいは、原理上は、例えばＶ２＝Ｖ４１Ｖ３１Ｖ５となるように、これら基準電圧のうちの３つは異なっていてもよい）。
【０１４４】
図１９の変換器１３’の他の特徴は、図１１の変換器１３の各特徴と対応しているため、それらに関する全説明は省略する。
【０１４５】
さらに、図１６（ａ）の実施形態のように、１つ以上の調整ブーストキャパシタおよび１つ以上のブーストキャパシタが設けられている場合、原理上は、（複数の）ブーストキャパシタの下側極板を、各スイッチを介して、調整ブーストキャパシタの下側極板が接続される基準電圧とは異なると共にスイッチトキャパシタＤＡＣのキャパシタＣiの下側極板が接続される基準電圧とも異なる基準電圧に接続することができる。
【０１４６】
本発明の性質および利点をより完全に理解するために、添付図面と共に後述の詳細な説明を参照されたい。
【０１４７】
本発明について説明してきたが、同一の方法を様々に変化させることができることは明らかであろう。このような変化は、本発明の精神および範囲からの逸脱であるとは見なされず、このような全ての変更は、当業者には明らかであるように、特許請求の範囲内に包含されるものである。
【産業上の利用可能性】
【０１４８】
本発明の変換器を用いて、例えば、液晶ディスプレイのマトリックス列を駆動することができる。このような変換器の具体的な用途としては、電力消費を最小限に抑えることが特に望ましい携帯用途における小型の表示パネルがある。
【図１】
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【図２（ａ）】
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【図２（ｂ）】
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【図３（ａ）】
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【図３（ｂ）】
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【図４】
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【図５】
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【図６】
2009545909.tif 000018
【図７】
2009545909.tif 000019
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２（ａ）】
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【図１２（ｂ）】
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【図１３（ａ）】
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【図１３（ｂ）】
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【図１３（ｃ）】
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【図１４（ａ）】
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【図１４（ｂ）】
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【図１５（ａ）】
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【図１５（ｂ）】
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【図１６（ａ）】
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【図１６（ｂ）】
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【図１７（ａ）】
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【図１７（ｂ）】
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【図１８（ａ）】
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【図１８（ｂ）】
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【図１９】
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【手続補正書】
【提出日】平成21年2月18日(2009.2.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
図１１は、本発明の第１の実施形態に係る、ｎビットデジタル／アナログ変換器を示している。図１１のＤＡＣ１３は、入力ｎビットデジタルコード（ｎは１よりも大きい）を出力電圧に変換する。図１１の変換器１３は、スイッチトキャパシタデジタル／アナログ変換器１４を含んでいる。スイッチトキャパシタデジタル／アナログ変換器１４は、ＪキャパシタＣ１〜ＣＪを有しており、その上側極板は、上記変換器の出力に接続されており、その下側極板は、２つの基準電圧Ｖ２およびＶ３（Ｖ２≠Ｖ３）のうちのいずれか１つに接続されていてもよい。各キャパシタＣ１〜ＣＪの下側極板の接続は、各スイッチ１５によって決定され、各スイッチ１５は、論理回路１６からの各出力によって制御される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
論理回路１６への入力は、タイミング信号ＣＫおよび入力ｎビットデジタルコード（図１１では「ｂ（ｎ：１）」として示されている）である。キャパシタＣ１〜ＣＪの上側極板は、スイッチ１７によって別の基準電圧Ｖ１に接続することができる。（説明において、変換器の出力２０に接続されるキャパシタの極板を示すために「上側極板」という名称が用いられており、また、キャパシタの他方の極板は「下側極板」と称されている。この表現は単に便宜上のものであって、ＤＡＣを使用時における特定の方向に限定するものではない。）
図１１のＤＡＣはさらに、ｍ個のさらなるキャパシタＣＢ１〜ＣＢｍを含んでいる。図１１では、３つのさらなるキャパシタが示されているが、本発明はこれに限定されるものではなく、任意数ｍ（ｍ≧１）のさらなるキャパシタを設けることができる。上記さらなるキャパシタの上側極板は、変換器の出力およびスイッチトキャパシタＤＡＣ１４のキャパシタＣ１〜ＣＪの上側極板に接続されている。上記さらなるキャパシタの下側極板は、適切なスイッチング部によって、一対の基準電圧のうちいずれか１つに接続することができる。図１１では、上記さらなるキャパシタＣＢ１〜ＣＢｍの下側極板に接続される基準電圧は、ＤＡＣキャパシタＣ１〜ＣＪの下側極板に接続される基準電圧Ｖ２、Ｖ３と同一である。しかし、本発明はこれに限定されるものではなく、上記さらなるキャパシタＣＢ１〜ＣＢｍの下側極板に接続される基準電圧は、基準電圧Ｖ２、Ｖ３と異なっていてもよい。上記さらなるキャパシタＣＢ１〜ＣＢｍの第２の端子に対するスイッチング部への入力は、入力デジタルコードには依存していない。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１２７
【補正方法】変更
【補正の内容】
【０１２７】
図１７（ａ）は、本発明の別の実施形態に係る変換器１３を示している。本実施形態は、一般的には図１３（ａ）の実施形態と対応しているため、ここでは異なっている点についてのみ説明する。図１７（ａ）の実施形態では、スイッチングＤＡＣキャパシタＣ１〜ＣＪの上側極板およびブーストキャパシタＣＰは、基準電圧Ｖ１１または基準電圧Ｖ１２（Ｖ１１≠Ｖ１２である）のいずれかに接続される。これは、論理回路２１によって制御されるスイッチ１７など、適切なスイッチング部によって達成される。ゼロ化段階では、変換器がゼロ化する出力電圧は、Ｖ１１またはＶ１２である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１３４
【補正方法】変更
【補正の内容】
【０１３４】
２つの基準電圧Ｖ１１、Ｖ１２の使用、および、ゼロ化段階においてこれらの電圧の一方に変換器のキャパシタの上側極板を接続する適切なスイッチング部の使用は、本発明の全ての実施形態において適用することができる。例えば、図１８（ａ）は、本発明の別の変換器１３を示している。当該変換器１３は、図１６（ａ）の変換器１３と一般的に対応している。しかし当該変換器１３には、スイッチングキャパシタＤＡＣ１４、ブーストキャパシタＣＰ、および同調キャパシタＣＴ１〜ＣＴｍのキャパシタの上側極板を、ゼロ化段階において電圧基準Ｖ１１または電圧基準Ｖ１２（Ｖ１１≠Ｖ１２）のいずれかに接続する、スイッチング部１７および論理回路２１が設けられている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１４３
【補正方法】変更
【補正の内容】
【０１４３】
図１９の変換器１３’は、ブーストキャパシタＣＢ１〜ＣＢｍの下側極板が、ＤＡＣキャパシタＣ１〜ＣＪの下側極板と同一の基準電圧間においてスイッチされない点を除いて、一般的には図１１の変換器と対応している。図１９の変換器１３’では、ブーストキャパシタＣＢ１〜ＣＢｍの下側極板は、基準電圧Ｖ４と基準電圧Ｖ５（Ｖ４≠Ｖ５）との間においてスイッチされるが、ＤＡＣキャパシタＣ１〜ＣＪの下側極板は、基準電圧Ｖ２と基準電圧Ｖ３（Ｖ２≠Ｖ３）との間においてスイッチされる。基準電圧Ｖ２、Ｖ３、Ｖ４、Ｖ５は、全て互いに異なっていてもよい（あるいは、原理上は、例えばＶ２＝Ｖ４≠Ｖ３≠Ｖ５となるように、これら基準電圧のうちの３つは異なっていてもよい）。
【国際調査報告】
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