(57)【要約】【課題】アナログ−ディジタル変換器（ＡＤＣ）およびＡＤＣを備える電池駆動型電子装置を提供する。【解決手段】ＡＤＣは、入力スイッチと、２進重み付けコンデンサのアレイであって、コンデンサのアレイは入力スイッチのオン状態において入力スイッチを通じて入力電圧信号を受け取る、２進重み付けコンデンサのアレイと、複数のスイッチであって、各スイッチは、入力スイッチと比べて反対側のコンデンサのそれぞれ１つと直列に接続され、各スイッチには、１つのスイッチング状態においてＶDD信号が印加され、もう１つのスイッチング状態において接地がされる複数のスイッチと、１つの入力としてコンデンサのアレイの入力スイッチ側からの電圧を有し、もう１つの入力としてＶDD／２の電圧を有する比較器と、比較器からの出力に基づいてスイッチを制御するように、比較器の出力に結合されたスイッチ制御ユニットとを備える。【選択図】図４
2009525678.tif 000002
【特許請求の範囲】
【請求項１】
アナログ−ディジタル変換器（ＡＤＣ）であって、
入力スイッチと、
２進重み付けコンデンサのアレイであって、前記コンデンサのアレイは前記入力スイッチのオン状態において前記入力スイッチを通じて入力電圧信号を受け取る、２進重み付けコンデンサのアレイと、
複数のスイッチであって、各スイッチは、前記入力スイッチと比べて反対側の前記コンデンサのそれぞれ１つと直列に接続され、各スイッチには、１つのスイッチング状態においてＶDD信号が印加され、もう１つのスイッチング状態において接地がされる複数のスイッチと、
１つの入力として前記コンデンサのアレイの前記入力スイッチ側からの電圧を有し、もう１つの入力としてＶDD／２の電圧を有する比較器と、
前記比較器からの出力に基づいて前記スイッチを制御するように、前記比較器の出力に結合された逐次近似レジスタ（ＳＡＲ）と
を備えることを特徴とするアナログ−ディジタル変換器。
【請求項２】
前記入力スイッチが、アナログ−ディジタル変換の前には、前記入力電圧を前記２進重み付けコンデンサのアレイに供給するようにオン状態となり、アナログ−ディジタル変換時にはオフ状態となることを特徴とする請求項１記載のアナログ−ディジタル変換器。
【請求項３】
アナログ−ディジタル変換の開始時に、前記コンデンサのうちの最上位ビット（ＭＳＢ）のものに接続された前記スイッチはＶDD信号に切り換えられ、他のすべてのスイッチは接地に切り換えられることを特徴とする請求項２記載のアナログ−ディジタル変換器。
【請求項４】
前記ＭＳＢコンデンサに接続された前記スイッチは、前記比較器が、前記コンデンサのアレイの前記入力スイッチ側からの電圧がＶDD／２より大きいと判定した場合は、前記入力電圧から約ＶDD／２を減じるように接地に切り換えられ、前記コンデンサのアレイの前記入力スイッチ側からの電圧がＶDD／２以下である場合は、ＶDDに切り換えられることを特徴とする請求項３記載のアナログ−ディジタル変換器。
【請求項５】
前記入力電圧から約ＶDD／２を減じるように前記ＭＳＢコンデンサが接地に切り換えられるとき、前記コンデンサのアレイの前記入力スイッチ側の電圧は、約０から約ＶDD／２までの範囲内に低減されることを特徴とする請求項４記載のアナログ−ディジタル変換器。
【請求項６】
レジスタ・シーケンスにおいて、次の下位ビット・コンデンサに接続された前記スイッチは、次いでＶDD信号に切り換えられ、前記次のスイッチは、前記比較器が、前記コンデンサのアレイの前記入力スイッチ側からの電圧がＶDD／２より大きいと判定した場合は接地に切り換えられ、前記コンデンサのアレイの前記入力スイッチ側からの電圧がＶDD／２以下である場合は、ＶDDに切り換えられることを特徴とする請求項４または５記載のアナログ−ディジタル変換器。
【請求項７】
前記レジスタ・シーケンスが、連続してすべてのスイッチに適用されることを特徴とする請求項６記載のアナログ−ディジタル変換器。
【請求項８】
最下位ビット（ＬＳＢ）コンデンサに接続された前記スイッチが前記レジスタ・シーケンスを受けた後、前記入力スイッチは、新しい入力信号を前記コンデンサのアレイに供給するように閉じられることを特徴とする請求項７記載のアナログ−ディジタル変換器。
【請求項９】
前記入力スイッチが、サンプリング・スイッチとして実装されることを特徴とする請求項１から８のいずれか１項に記載のアナログ−ディジタル変換器。
【請求項１０】
前記サンプリング・スイッチが、ｎおよびｐトランジスタ対を備えることを特徴とする請求項９記載のアナログ−ディジタル変換器。
【請求項１１】
前記入力スイッチが、前記ＡＤＣに結合された低雑音演算トランスコンダクタンス増幅器（ＬＮ−ＯＴＡ）の出力段階に実装されることを特徴とする請求項１から１０のいずれか１項に記載のアナログ−ディジタル変換器。
【請求項１２】
前記入力スイッチが、前記ＡＤＣに結合された前記ＬＮ−ＯＴＡの前記出力段階において、１対のスイッチ素子によって実装されることを特徴とする請求項１１記載のアナログ−ディジタル変換器。
【請求項１３】
請求項１から１２のいずれか１項に記載のＡＤＣを備えることを特徴とする電池駆動型電子装置。
【請求項１４】
前記装置が、脳波図（ＥＥＧ）および心電図（ＥＣＧ）用の医療装置であることを特徴とする請求項１３記載の電池駆動型電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広く、アナログ−ディジタル変換器（ＡＤＣ）およびＡＤＣを備える電池駆動型電子装置に関するものである。
【背景技術】
【０００２】
電池駆動型装置は、広く用いられている。たとえば多くの患者は、リアルタイム監視、および、場合によっては現場での治療を提供する、着用型医療装置の恩恵を受けることができる。このような装置は、軽量で小容量の単一小型電池の下で動作することが望ましい。したがって、このような装置は、電池寿命を長くするために、超低電力消費で低電源電圧（たとえば、１〜１．５Ｖ）にて動作することが必要である。さらに、それらの装置はまた、非常に微弱な生体信号を検出するために、低い入力換算雑音を示す必要がある。このような装置はまた、レール・ツー・レール入力範囲を有することが望ましい。そのようなものとして、低電圧低電力の生体信号収集集積回路（ＩＣ）が必要である。
【０００３】
アナログ−ディジタル変換器（ＡＤＣ）は、実世界のパラメータと、ディジタル回路の間のインターフェースとして働き、混成信号ＩＣにおける重要な構成要素である。ＡＤＣは、低電圧かつ低電力であることが重要である。電荷再配分に基づく逐次近似ＡＤＣは、低電力用途において広く用いられてきている。その動作原理は、すべての逐次近似ＡＤＣに用いられるのと同じ二分探索アルゴリズムである。
【０００４】
図１は、電荷再配分に基づく従来型の逐次近似ＡＤＣ１００を示す。ＡＤＣ１００の２進重み付けコンデンサ・アレイ１０２は、ディジタル−アナログ変換器（ＤＡＣ）およびサンプル・コンデンサの両方として動作する。従来型のＡＤＣ１００は、すべてのレベルのアナログ信号をコンデンサ・アレイ１０２に渡すべきである、アナログＣＭＯＳスイッチに大きく依存している。しかし低電源電圧、すなわち、ＶDD＜Ｖthn＋Ｖthpでは、ＣＭＯＳスイッチはＶDDのほぼ半分の信号に対して、非常に高いインピーダンスを示す。したがって従来型のＡＤＣ１００は、低電圧動作には適さない。電源電圧を低減するために、いくつかの変更が提案されている。
【０００５】
たとえば、入力が比較器２０２に直接供給される、図２に示されるようなＡＤＣ２００の構造が提案されている。コンデンサ・アレイを制御するスイッチは、もはや入力信号には接続されないので、電源レール・レベル信号を渡すことだけが必要になる。しかし、比較器２０２の入力でのサンプル・ホールド（Ｓ／Ｈ）回路２０４の存在に注目すると、スイッチに対する潜在的な問題が依然として存在する。ここでの救済策は、Ｓ／Ｈ回路２０４の正しい動作を可能にするために、ＤＡＣ出力をＶDDの半分以下だけにスケーリングすることである。この構造２００は、低電源電圧（すなわち、ＶDD＜Ｖthn＋Ｖthp）の下で動作することができるが、その入力範囲は、同相入力範囲、またはＶDDの半分のどちらか低いほうに制限される。したがって、これはレール・ツー・レール入力信号を扱うことはできない。
【０００６】
さらに、比較器が広い同相入力範囲をもつことを必要としない構造も提案されている。しかしこれは、コンデンサ・アレイのほかに追加のコンデンサが必要であり、コスト増となる。
【０００７】
図３は、変換の前に入力信号をスケール・ダウンすることによってレール・ツー・レール入力範囲を実現する、ＡＤＣ３００の構造を示す。信号のスケーリングは、追加のコンデンサを用いることによって行われ、コスト増となる。
【０００８】
通常、Ｓ／Ｈ回路はＡＤＣに先行し、無視できない大きさの電力およびチップ面積を消費する。チップ面積を節約するために、Ｓ／Ｈ回路と比較器を組み合わせることは可能であるが、Ｓ／Ｈ機能をもたらすためには追加の電力消費が依然として必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、上述の問題の少なくとも１つに対処するためには、レール・ツー・レール入力範囲を有する、低電圧かつ低電力動作用のＡＤＣを実現する必要がある。
【課題を解決するための手段】
【００１０】
本発明の第１の態様は、入力スイッチと、コンデンサのアレイは入力スイッチのオン状態において入力スイッチを通じて入力電圧信号を受け取る、２進重み付けコンデンサのアレイと、各スイッチは、入力スイッチと比べて反対側のコンデンサのそれぞれ１つと直列に接続され、各スイッチには、１つのスイッチング状態においてＶDD信号が印加され、もう１つのスイッチング状態において接地がされる、複数のスイッチと、１つの入力としてコンデンサのアレイの入力スイッチ側からの電圧を有し、もう１つの入力としてＶDD／２の電圧を有する比較器と、比較器からの出力に基づいてスイッチを制御するように、比較器の出力に結合された逐次近似レジスタ（ＳＡＲ）とを備えることを特徴とする、アナログ−ディジタル変換器（ＡＤＣ）である。
【００１１】
入力スイッチは、アナログ−ディジタル変換の前に、入力電圧を２進重み付けコンデンサのアレイに供給するようにオン状態とすることができ、アナログ−ディジタル変換時にはオフ状態とすることができる。
【００１２】
アナログ−ディジタル変換の開始時に、コンデンサのうちの最上位ビット（ＭＳＢ）のものに接続されたスイッチはＶDD信号に切り換えることができ、他のすべてのスイッチは接地に切り換えることができる。
【００１３】
ＭＳＢコンデンサに接続されたスイッチは、比較器が、コンデンサのアレイの入力スイッチ側からの電圧がＶDD／２より大きいと判定した場合は、入力電圧から約ＶDD／２を減じるように接地に切り換えることができ、コンデンサのアレイの入力スイッチ側からの電圧がＶDD／２以下である場合は、ＶDDに切り換えることができる。
【００１４】
入力電圧から約ＶDD／２を減じるようにＭＳＢコンデンサが接地に切り換えられるとき、コンデンサのアレイの入力スイッチ側の電圧は、約０から約ＶDD／２までの範囲内に低減することができる。
【００１５】
レジスタ・シーケンスにおいて、次の下位ビット・コンデンサに接続されたスイッチは、次いでＶDD信号に切り換えることができ、前記次のスイッチは、比較器が、コンデンサのアレイの入力スイッチ側からの電圧がＶDD／２より大きいと判定した場合は接地に切り換えることができ、コンデンサのアレイの入力スイッチ側からの電圧がＶDD／２以下である場合は、ＶDDに切り換えることができる。
【００１６】
レジスタ・シーケンスは、連続してすべてのスイッチに適用することができる。
【００１７】
最下位ビット（ＬＳＢ）コンデンサに接続されたスイッチがレジスタ・シーケンスを受けた後、入力スイッチは、新しい入力信号をコンデンサのアレイに供給するように閉じることができる。
【００１８】
入力スイッチは、サンプリング・スイッチとして実装することができる。
【００１９】
サンプリング・スイッチは、ｎおよびｐトランジスタ対を備えることができる。
【００２０】
入力スイッチは、ＡＤＣに結合された低雑音演算トランスコンダクタンス増幅器（ＬＮ−ＯＴＡ）の出力段階に実装することができる。
【００２１】
入力スイッチは、ＡＤＣに結合されたＬＮ−ＯＴＡの出力段階において、１対のスイッチ素子によって実装することができる。
【００２２】
本発明の第２の態様は、上述のようなＡＤＣを備えたことを特徴とする、電池駆動型電子装置である。
【００２３】
装置は、脳波図（ＥＥＧ）および心電図（ＥＣＧ）用の医療装置とすることができる。
【発明を実施するための最良の形態】
【００２４】
本発明の実施形態は、図面と共に、例示的なものにすぎない以下に記載する説明から、当業者には良く理解され、容易に明らかとなるであろう。
【００２５】
本明細書で述べられる実施形態は、遠隔センサ・ネットワークおよび小型医療装置などの、低電圧かつ低電力でのＡ／Ｄ変換に適したＡＤＣを実現する。実施形態は、ＡＤＣの２進コンデンサ・アレイのほかに追加のコンデンサを用いずに、低電圧のアナログ−ディジタル（Ａ／Ｄ）変換を実現する。
【００２６】
図４は、改良型ｎビット逐次近似ＡＤＣ４０２の概略図を示す。実際上は、ｎの実際の値は任意であり、望むように選択することができる。ＡＤＣ４０２は、２進重み付けコンデンサ・アレイ４０４と、複数のスイッチＳ1〜Ｓnを備える。この実装形態では、ＣＭＯＳスイッチが用いられる。各スイッチＳ1〜Ｓnは、１つの対応するコンデンサと直列に接続され、電源レール・レベルを渡す必要があるだけである。発明者らは、電荷再配分に基づく逐次近似ＡＤＣのトポロジーを変更することによって、低電源電圧での動作時に、比較器同相入力範囲が、電源レール間の中間レベルを包含するとき、すなわちＶDD／２を含むとき、ＡＤＣ４０２は、レール・ツー・レール入力範囲を達成できることを認識した。
【００２７】
ＡＤＣ４０２はさらに、比較器４０６を備える。電力消費を低減するために、非アクティブのときには電力を全く消費しないダイナミック比較器４０６が用いられる。比較器４０６は、一端にてＡＤＣ４０２のコンデンサ・アレイ４０４と結合され、他端にてＶDD／２の基準電圧（Ｖref）を有する。説明する実装形態において、基準電圧として値ＶDD／２が選ばれる理由は、Ｖinの全電圧範囲がＶDDであると仮定すると、値ＶDD／２が最上位ビット（ＭＳＢ）値を与えるからである。ＡＤＣ４０２はまた、逐次近似レジスタ（ＳＡＲ）４０８を備える。ＳＡＲ４０８は、ＡＤＣ４０２の入力スイッチＳ0、およびスイッチＳ1〜Ｓnの両方を制御する。
【００２８】
ＡＤＣ４０２は、Ａ／Ｄ変換を最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）へと開始する。ＭＳＢはコンデンサ２n-1Ｃに対応し、ＬＳＢはコンデンサＣに対応する。このように、Ａ／Ｄ変換は、コンデンサ２n-1Ｃに対応するスイッチＳ1がＶｒｅｆ＿１（ＶDD）に切り換えられ、残りのスイッチＳ2〜ＳnがＶｒｅｆ＿０（ＧＮＤ）に切り換えられることから始まる。
【００２９】
アナログ−ディジタル（Ａ／Ｄ）変換の前に、ＡＤＣ４０２の入力スイッチＳ0はスイッチ・オンされ、スイッチＳ1はＶｒｅｆ＿１（ＶDD）に切り換えられ、スイッチＳ2〜ＳnはＶｒｅｆ＿０（ＧＮＤ）に切り換えられる。ノードＣの電圧は、Ｖinに充電される。Ａ／Ｄ変換の開始時に、ＡＤＣ４０２の入力スイッチＳ0はターン・オフされる。電圧Ｖinは、ＡＤＣ４０２のコンデンサ・アレイ４０４上に一定に保たれ、Ａ／Ｄ変換が行われる。
【００３０】
次いで比較器４０６は、ノードＣの電圧が、Ｖｒｅｆ（ＶDD／２）より大きいかどうかを判定する。ノードＣの電圧がＶｒｅｆ（ＶDD／２）より大きい場合は、ＳＡＲはスイッチＳ1をＶｒｅｆ＿０（ＧＮＤ）に切り換える。そうでない場合は、スイッチＳ1は変化しないままとなる。このような構成により、Ｖin＞ＶDD／２の場合は、スイッチＳ1を切り換えてＶｒｅｆ＿０（ＧＮＤ）に戻すことにより、ノードＣの電圧は約Ｖin〜ＶDD／２に低減されるか、または、約０から約ＶDD／２までの範囲内に低減される。この後に、スイッチＳ2はＶｒｅｆ＿１（ＶDD）に切り換えられ、これはノードＣの電圧に約ＶDD／４を加算することと等価である。比較器４０６は、Ｃの電圧がＶｒｅｆ（ＶDD／２）より大きいかどうかを判定する。ノードＣの電圧がＶｒｅｆ（ＶDD／２）より大きい場合は、スイッチＳ2はＶｒｅｆ＿０（ＧＮＤ）に切り換えられ、かつスイッチＳ3はＶｒｅｆ＿１（ＶDD）に切り換えられ、これはノードＣの電圧に約ＶDD／８を加算することと等価である。そうでない場合は、スイッチＳ2はＶｒｅｆ＿１（ＶDD）のままとなる。スイッチＳ3〜Ｓnの最終状態は、スイッチＳ1およびＳ2と同じ様に決定される。Ａ／Ｄ変換時は、ノードＣの電圧は逐次、Ｖｒｅｆ（ＶDD／２）に近づく。すべてのスイッチの最終状態が決定された後に、Ａ／Ｄ変換が完了する。ＳＡＲ４０８は、すべてのスイッチＳ1〜Ｓnを、変換の前のもとの状態にリセットし、入力スイッチＳ0は、次のＡ／Ｄ変換を行う前に、ノードＣを新しい入力電圧へ充電するためにスイッチ・オンされる。
【００３１】
上記の説明から当業者には、Ｖin＞ＶDD／２のときは、Ａ／Ｄ変換時にＭＳＢコンデンサ２n-1ＣをＶｒｅｆ＿０（ＧＮＤ）に切り換えることによって、Ｖinがスケール・ダウンされることが理解されよう。これは、コンデンサ・アレイ４０４のほかに追加のコンデンサを用いる必要なしに有利に実現される。
【００３２】
電力を節約するために、ＡＤＣ４０２は専用のサンプル・ホールド（Ｓ／Ｈ）回路をもたない。Ｓ／Ｈ機能は、Ａ／Ｄ変換の前に入力スイッチＳ0をスイッチ・オンし、Ａ／Ｄ変換の開始時に入力スイッチＳ0をスイッチ・オフすることによって起動される。この実施例では、入力スイッチＳ0はサンプリング・スイッチとして実装される。当業者にはサンプリング・スイッチは、たとえば、想定されるＶDDの全入力電圧範囲に適応するために、ｎおよびｐトランジスタ対を備え得ることが理解されよう。または、スイッチＳ0は、以下に説明する擬似Ｓ／Ｈ回路において実現されるスイッチング機能の実装形態を表すものとすることができる。
【００３３】
図５は、ＡＤＣ５０３に結合された擬似Ｓ／Ｈ回路の概略図を示す。Ｓ／Ｈ機能は、擬似Ｓ／Ｈ回路と見なすことができる低雑音演算トランスコンダクタンス増幅器（ＬＮ−ＯＴＡ）の出力段階５０２を通じて行われる。ＬＮ−ＯＴＡの出力段階５０２は、ＡＤＣ５０３のコンデンサ・アレイ５０５に直接、接続される。この実装形態では、入力スイッチＳ0の機能は、Ａ／Ｄ変換時の短い持続時間の間、ＬＮ−ＯＴＡの出力段階５０２を周期的にスイッチ・オフするために、ＬＮ−ＯＴＡの出力段階５０２に追加された２つのスイッチＳＡおよびＳＢによって実現される。２つのスイッチＳＡおよびＳＢは、ＡＤＣクロックおよび制御回路５０４によって制御される。ＡＤＣクロックおよび制御回路５０４は、リング発振器５０６に結合される。図５にはまた、リング発振器５０６のスタートアップ回路５０８が示される。挿入図５１０は、実施例の実装形態におけるＡＤＣ５０３についての制御および出力信号を示す。
【００３４】
当業者には、低いレール・ツー・レール電圧で動作する他のＳ／Ｈ回路を用い得ることが理解されよう。擬似Ｓ／Ｈ回路を用いることにより、電力消費およびチップ面積を追加せずに、有利にサンプル・ホールド機能が実現される。当業者には、データ・レートの要件はＡＤＣのサンプリング・クロック・レートよりずっと低いが、電力消費割り当て量が厳しい、表面生体電位測定ならびに様々な温度および圧力測定などの用途に、擬似Ｓ／Ｈ回路は適していることが理解されよう。
【００３５】
信頼に足る実験結果は、ＡＤＣ５０３は、約０．８Ｖの電源を用いてレール・ツー・レール入力を得ることが可能であることを示している。ＡＤＣに対する２つの精度パラメータは、微分非直線性（ＤＮＬ）および積分非直線性（ＩＮＬ）である。図６（ａ）および（ｂ）は、それぞれ、微分非直線性（ＤＮＬ）対コード幅および積分非直線性（ＩＮＬ）対コード幅のプロットを示す。図６（ａ）からプロット６０２は、測定されたＤＮＬは約１．５ＬＳＢであることを示す。図６（ｂ）からプロット６０４は、測定されたＩＮＬは約±２ＬＳＢであることを示す。
【００３６】
当業者には理解されるように、擬似サンプル・ホールド回路の発明の目的は、スイッチングの影響が無視できるように、ＬＮ−ＯＴＡの出力段階５０２を非常に短い時間だけスイッチ・オフすることである。これはたとえば、データ・レートが通常１ｋＳ／ｓ未満である脳波図（ＥＥＧ）および心電図（ＥＣＧ）のような多くの医療装置における低データ・レート処理用など、多くの用途で実行可能である。ＡＤＣ５０３の変換時間は、データ周期と比較して非常に短くすることができる。これを達成するためには、ＡＤＣ５０３のサンプリング・レートは約５００ｋＳ／ｓとすることができ、約２μｓでＡ／Ｄ変換を完了することが可能である。したがってＡＤＣ５０３はほとんどの時間、アイドル状態となる。ＡＤＣ５０３がアイドル状態であるときは、スイッチＳＡおよびＳＢはターン・オンされ、ＬＮ−ＯＴＡは通常動作モードとなる。
【００３７】
ＬＮ−ＯＴＡの出力段階５０２を周期的にスイッチ・オフすることにより、ある程度の誤差が生じる。図７は、電圧（Ｖ）対時間（ｔ）のプロットを示し、スイッチングによって生じる誤差を表す。グラフ７０２は、理想増幅器出力に対する、電圧対時間のプロットを示す。グラフ７０４は、スイッチ式増幅器出力に対する、電圧対時間のプロットを示す。
【００３８】
一次の解析により、誤差は次式で表されることが示される。
【００３９】
【数１】
2009525678.tif 000003
【００４０】
ここで、Ｖout,idealはスイッチングなしの理想出力、τは回路パラメータによって決まる定数、ＴADCはＡ／Ｄ変換時間、およびＴcycleはサンプリング周期である。数式（１）を用いて、スイッチングによって生じる誤差が無視し得るかどうかを判定することができる。当業者には理解されるように、実際には、許容し得る最大誤差は、それぞれの特定の応用例に依存する。
【００４１】
ＴADC≪Ｔcycle（Ｔcycleは、データ・レートの逆数と見なすことができる）と仮定すると、最悪ケースのトラッキング誤差は、次式で表されることが示される。
【００４２】
【数２】
2009525678.tif 000004
【００４３】
数式（２）によれば、Ｔcycleが十分長く、ＴADCが十分短ければ、誤差は無視し得るものとすることができる。実施例の設計では、τ≒８５０μｓ、ＴADC＝２μｓ、Ｔcycle＝１ｍｓである。通常のＥＣＧ信号に対しては、最大誤差は約０．３μＶであり、ＬＮ−ＯＴＡの入力換算雑音よりも十分低く、したがって無視することができる。
【００４４】
図８は、脳波図（ＥＥＧ）および心電図（ＥＣＧ）用の携帯型医療装置のような、電池駆動型電子装置８００の概略図を示す。装置８００は、入力ユニット８０２、ＬＮ−ＯＴＡ／ＡＤＣユニット８０４、出力ユニット８０６、および電池ユニット８０８を備える。ＬＮ−ＯＴＡ／ＡＤＣユニット８０４は、入力ユニット８０２および出力ユニット８０６に結合される。電池ユニットは、ＬＮ−ＯＴＡ／ＡＤＣユニット８０４に結合される。電池ユニットはまた、入力ユニット８０２および出力ユニット８０６の能動構成要素にも結合されうる。
【００４５】
当業者には、広く述べられた本発明の趣旨および範囲から逸脱せずに、特定の実施形態に示された本発明に、数多くの変形および／または変更を行い得ることが理解されよう。したがって本実施形態は、すべての点において例示的なものであり、限定的なものではないと見なされるべきである。
【図面の簡単な説明】
【００４６】
【図１】電荷再配分に基づく従来型の逐次近似アナログ−ディジタル変換器（ＡＤＣ）の概略図である。
【図２】入力が直接、比較器に供給される、従来型のＡＤＣの概略図である。
【図３】変換の前に入力信号をスケール・ダウンすることによってレール・ツー・レール入力範囲が実現される、従来型のＡＤＣの概略図である。
【図４】本実施形態における、改良型ｎビット逐次近似ＡＤＣの概略図である。
【図５】本実施形態における、ＡＤＣに結合された擬似サンプル・ホールド回路の概略図である。
【図６】（ａ）は、微分非直線性対コード幅のプロットを示す図である。（ｂ）は、積分非直線性対コード幅のプロットを示す図である。
【図７】スイッチングによって生じる誤差を表す、電圧対時間のプロットを示す図である。
【図８】電池駆動型電子装置の概略図である。
【図１】
2009525678.tif 000005
【図２】
2009525678.tif 000006
【図３】
2009525678.tif 000007
【図４】
2009525678.tif 000008
【図５】
2009525678.tif 000009
【図６】
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【図７】
2009525678.tif 000011
【図８】
2009525678.tif 000012
【国際調査報告】
2009525678.tif 000013
2009525678.tif 000014
2009525678.tif 000015