(57)【要約】  ４５〜５５ｎｍ以下のチャネル長さを持つメモリ素子を有する不揮発性メモリデバイスを、既存のリソグラフィ技法を用いて製造する。１つの手法では、同一のフォトレジスト層に対して第１フォトマスク及び第２フォトマスクのパターンを転写する。この第１フォトマスクは、たとえば、特徴寸法Ｆの間隔を置いて互いに分離された所与の特徴寸法Ｆを持つ開口部を有することが可能である。第２フォトマスクは、３Ｆまたは５Ｆなどの所望の選択ゲート間間隙を作るような寸法の開口部を有している。第３フォトマスクを用いて、選択ゲート構造体上の第２フォトレジスト層に保護部分を設ける。最終的な構造体は、距離５Ｆだけ間隔を置いて互いに分離された幅Ｆのメモリ素子と、３Ｆまたは５Ｆの間隔を置いて互いに分離された幅３Ｆの選択ゲートとを有する。別の手法では、３つのフォトマスクのパターンをそれぞれのフォトレジスト層に転写して、類似した最終的な構造体を作成する。【選択図】図２０
2009529224.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置を製造する方法であって、以下の工程を備える：
（１）層状構造体の第１フォトレジスト層に対して第１フォトマスク及び第２フォトマスクのパターンを転写する工程、ここで、第１フォトマスクは幅Ｆの特徴が周期的に配列されたパターンを有しており、第２フォトマスクは少なくとも幅Ｆの特徴を有しており、これによって、第１フォトレジスト層には、少なくとも３Ｆの幅を有する間隙と、その間隙の両側に互いに分離されている幅Ｆのフォトレジスト部分とを含む第１パターンが形成され、
（２）第１フォトレジスト層の下にある第１ハードマスクに、前記第１パターンを転写する工程、ここで、前記間隙の両側の第１のハードマスクに、互いに分離された部分を形成し、
（３）第１フォトレジスト層の残存部分を除去する工程と、
（４）少なくとも幅Ｆの特徴のパターンを有する第３フォトマスクのパターンを、第１ハードマスクの前記互いに分離されている部分に形成された第２フォトレジスト層に転写する工程、ここで、これによって、前記間隙の両側の第２フォトレジスト層に保護領域を形成し、その保護領域のおのおのが、第１ハードマスクの少なくとも２つの前記互いに分離されている部分間を伸びており、
（５）開口部を介して層状構造体の付加層を除去する工程、ここで、その開口部には、前記保護領域によって保護されていない第１ハードマスクの前記間隙を含む、
を備える半導体装置を製造する方法。
【請求項２】
第１フォトレジスト層が、ポジ型のフォトレジストを含み、
第１フォトマスクの幅Ｆの前記特徴が、開口部を含み、
第２フォトマスクの少なくとも幅Ｆの前記特徴が、開口部を含む請求項１に記載の方法。
【請求項３】
第１フォトマスクの前記開口部が、距離Ｆだけ互いに分離されている請求項２に記載の方法。
【請求項４】
第２フォトレジスト層が、ポジ型のフォトレジストを含み、
第３フォトマスクの少なくとも幅Ｆの前記特徴が、不透明である請求項１に記載の方法。
【請求項５】
前記付加層が、エッチングによって除去される請求項１に記載の方法。
【請求項６】
前記付加層が、絶縁酸化物層まで除去される請求項１に記載の方法。
【請求項７】
前記第１フォトレジスト層に対して第１フォトマスク及び第２フォトマスクのパターンを転写する工程は、第１フォトマスクを介して第１フォトレジスト層を露光することと、次いで、第２フォトマスクを介して第１フォトレジスト層を露光して、第１フォトレジスト層を現像することを備える請求項１に記載の方法。
【請求項８】
前記第１ハードマスクに前記第１パターンを転写する工程は、第１フォトレジスト層の開口部を介して第１ハードマスクをエッチングすることを備える請求項１に記載の方法。
【請求項９】
前記第２フォトレジスト層に第３フォトマスクの前記パターンを転写する工程は、第３フォトマスクを介して第２フォトレジスト層を露光し、次いで、第２フォトレジスト層を現像することを備える請求項１に記載の方法。
【請求項１０】
前記付加層を除去する工程は、少なくとも３Ｆの幅を有する前記間隙と、前記間隙の両側に少なくとも３Ｆの幅を有する選択ゲート部分と、距離Ｆだけ互いに分離されているとともに幅Ｆを持つ交互に配列されたメモリ素子部分とを含むパターンを前記付加層に形成する請求項１に記載の方法。
【請求項１１】
前記付加層を除去する工程は、少なくとも３Ｆの幅を有する前記間隙と、前記間隙の両側に少なくとも３Ｆの幅を有する選択ゲート部分と、互いに分離されているとともに幅Ｆを持つ交互に配列されたメモリ素子部分とを含むパターンを前記付加層に形成する請求項１に記載の方法。
【請求項１２】
前記間隙の両側において、前記保護領域のおのおのが、第１ハードマスクの少なくとも２つの前記互いに分離されている部分間を伸びており、その少なくとも２つの前記互いに分離されている部分は、前記間隙に対して１番目と２番目に近い部分である請求項１に記載の方法。
【請求項１３】
前記間隙の両側において、前記保護領域のおのおのが、第１ハードマスクの少なくとも２つの前記互いに分離されている部分間を伸びており、その少なくとも２つの前記互いに分離されている部分は、前記間隙に対して１番目と３番目に近い部分である請求項１に記載の方法。
【請求項１４】
前記間隙の両側において、前記保護領域のおのおのが、第１ハードマスクの少なくとも２つの前記互いに分離されている部分間、及びその部分の上を少なくとも部分的に伸びている請求項１に記載の方法。
【請求項１５】
Ｆが、約５５ｎｍ以下である請求項１に記載の方法。
【請求項１６】
前記間隙の幅が、少なくとも５Ｆある請求項１に記載の方法。
【請求項１７】
前記第２フォトマスクの前記特徴の前記幅が、前記間隙の幅未満である請求項１に記載の方法。
【請求項１８】
前記付加層を除去した後に、前記第２フォトレジスト層の前記保護領域と、前記第１ハードマスクの残存部分とを除去する工程をさらに備えている請求項１に記載の方法。
【請求項１９】
除去される前記付加層は、制御ゲート層と、浮遊ゲート層と、前記制御ゲート層と前記浮遊ゲート層の間にある誘電体層とを含む請求項１に記載の方法。
【請求項２０】
除去される前記付加層は、前記第１ハードマスクと前記制御ゲート層の間にある抵抗低減層を含む請求項１９に記載の方法。
【請求項２１】
除去される前記付加層は、第２ハードマスクを含む請求項１９に記載の方法。
【請求項２２】
除去される前記付加層は、前記第２ハードマスクと前記制御ゲート層の間にある第３ハードマスクを含む請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ用の半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体メモリデバイスは、さまざまな電子装置内で、ますます多く使用されるようになっている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピューティング装置、非モバイルコンピューティング装置、およびその他の装置の中で使用されている。電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュメモリは、特に普及している不揮発性半導体メモリである。ＥＥＰＲＯＭの一種であるフラッシュメモリでは、フルメモリアレイ又はメモリの一部のコンテンツは、従来のフル装備ＥＥＰＲＯＭと異なり、一度に消去可能である。
【０００３】
従来のＥＥＰＲＯＭとフラッシュメモリは共に、半導体基板内のチャネル領域の上方に位置するとともにチャネル領域から絶縁されている浮遊ゲートを利用している。この浮遊ゲートは、ソース領域とドレイン領域の間に位置している。制御ゲートが、浮遊ゲートの上方に設けられているとともに浮遊ゲートから絶縁されている。トランジスタの閾値電圧は、浮遊ゲートに保持されている電荷量によって制御される。すなわち、ソースとドレイン間を導通させてトランジスタをオンさせるために制御ゲートに印加しなければならない電圧の最小値は、浮遊ゲートの電荷レベルによって制御される。
【０００４】
ＥＥＰＲＯＭデバイス及びフラッシュメモリデバイスは、電荷を２つの範囲で蓄積するフローティングゲートを有する。このため、メモリ素子を２つの状態でプログラム又は消去することができる（例えば、消去状態とプログラム状態）。そのようなフラッシュメモリデバイスは、各メモリ素子が１ビットを記憶することができるので、バイナリ（２値化）フラッシュメモリデバイスと称される。マルチ状態（又はマルチレベルと称される）フラッシュメモリデバイスは、複数に区別されるとともに許容又は有効なプログラム化閾値電圧範囲を特定することによって具現化される。区別された閾値電圧範囲のそれぞれは、メモリデバイスにおいて符号化されたデータビットの集合に対する所定値に対応している。例えば、メモリ素子のそれぞれは、その素子が４つの区別された閾値電圧範囲に応じた４つの別個の電荷バンドのうちの１つに位置可能であれば、２ビットのデータを記憶することが可能である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、たとえば、４５〜５５ｎｍ以下などと、メモリ素子中でのチャネル長さがますます減少するに連れて、不揮発性半導体メモリデバイスで最適な設計を実施することが、既存のリソグラフィ技法では不十分であることが分かっている。特に、たとえば、所与の特徴寸法Ｆを持ち、この特徴寸法Ｆ分だけ互いに分離した固定の開口部有するフォトマスクを用いることによって、最小の線スペースパターンを実現することが可能であることが分かっている。この場合、メモリ素子と選択ゲートの双方共、同じ特徴寸法を有することを余儀なくさせられる。この方式は、電流漏れ防止のために比較的広い選択ゲートが必要とされるため、最適な方式ではない。したがって、このような設計及び他の設計も問題のあるものとなる。
【０００６】
設計上の柔軟性を保持しながらも同時に最小のスペースパターンを用いる半導体装置を製造する方法を提供する。
【課題を解決するための手段】
【０００７】
一実施形態では、半導体装置を製造する方法は、層状構造体のうちの同一のフォトレジスト層に対して第１フォトマスク及び第２フォトマスクのパターンを転写することを含む。前記第１フォトマスクは、Ｆでありえる距離だけ互いに分離された開口部などの、幅Ｆの周期的な特徴のパターンを有する。たとえば、Ｆ＝４５〜５５ｎｍである。第１フォトマスクのパターンが転写された後、第２フォトマスクのパターンが転写される。第２フォトマスクは、異なった特徴寸法を有することがある。その結果、第２フォトマスクの特徴寸法により、たとえば、３Ｆ〜５Ｆの間隙を含んだパターンが、フォトレジスト内に形成される。この間隙の両側には、互いに分離されているとともに幅Ｆのフォトレジスト部分が形成される。このフォトレジスト層内のパターンは、フォトレジスト層の下方にあるハードマスクに転写され、このフォトレジスト層の残存部分は除去される。次に、幅が少なくともＦである特徴のパターンを有する第３フォトマスクから、ハードマスクに追加された第２フォトレジスト層にパターンを転写し、これによって、間隙の両側にある第２フォトレジスト層に保護領域を形成する。この保護領域はおのおのが、ハードマスクのうちの選択ゲートになる部分の上を伸びる。エッチング後、幅Ｆを有するメモリ素子構造体が数多く形成され、選択ゲート構造体が保護領域の下に形成される。この選択ゲートは、第３マスクの特徴寸法によって、たとえば、３Ｆという幅を有することがある。
【０００８】
別の実施形態では、半導体装置を製造する方法は、３つのフォトマスクのパターンをそれぞれ別個に層状構造体に転写することを含む。この３つのフォトマスクは、上記のフォトマスクと類似した特徴を有している。しかしながら、第１マスク及び第２マスクのパターンが同一のフォトレジスト層に転写される上記の方法とは対照的に、この３つのパターンはおのおのが互いに異なったフォトレジスト層に転写される。互いに分離されているとともに幅Ｆのフォトレジスト部分が第１フォトマスクを用いて第１フォトレジスト層に形成された後、第１フォトレジスト層の下にあるハードマスクをエッチングする。このハードマスクに、スピンオングラス膜と第２フォトレジスト層を追加し、第２フォトマスクのパターンを転写して、間隙を形成する。この間隙の下方のスピンオングラス膜を除去し、第２フォトレジスト層を除去し、第３フォトレジスト層を追加する。第３フォトマスクのパターンを転写して保護領域を形成するが、この保護領域は、ハードマスクの残存部分の上を伸びており、これにより、層状構造体がエッチングされるときにハードマスクが保護される。従来通り、エッチング後、選択ゲートと多くのメモリ素子構造体が間隙の両側に形成される。
【発明を実施するための最良の形態】
【０００９】
本発明の実施に適した不揮発性メモリシステムの一例では、ＮＡＮＤフラッシュメモリ構造を使用する。ＮＡＮＤフラッシュメモリ構造では、２つの選択ゲートの間に複数のトランジスタが直列に配置されている。図１は、一連の２つのＮＡＮＤストリングを示す上面図である。図１および図２に示すＮＡＮＤストリングはそれぞれ、選択ゲートの間に挟まれており、直列に接続されている４つのトランジスタを備えている。例えば、ＮＡＮＤストリング＃１は、第１のドレイン選択ゲート１２０と第２のソース選択ゲート１２２との間に挟まれているトランジスタ１００、１０２、１０４、１０６を備えている。ＮＡＮＤストリング＃２は、第１のドレイン選択ゲート１６０と第２のソース選択ゲート１６２との間に挟まれているトランジスタ１４０、１４２、１４４、１４６を備えている。ＮＡＮＤストリング＃１の一方端は、ドレイン側の制御ゲート１２０ＣＧにおいて省略されていることに留意されたい。
【００１０】
ＮＡＮＤストリング＃１において、例えば、選択ゲート１２０，１２２はそれぞれ、ＮＡＮＤストリングをビット線コンタクト１２６及びソース線コンタクト１２８に接続する。選択ゲート１２０，１２２はそれぞれ、制御ゲート１２０ＣＧ，１２２ＣＧに適切な電圧を印加することによって制御される。トランジスタ１００，１０２，１０４，１０６はそれぞれ、制御ゲートと浮遊ゲートを有する。トランジスタ１００は、制御ゲート１００ＣＧと浮遊ゲート１００ＦＧを有する。トランジスタ１０２は、制御ゲート１０２ＣＧと浮遊ゲート１０２ＦＧとを有する。トランジスタ１０４は、制御ゲート１０４ＣＧと浮遊ゲート１０４ＦＧを有する。トランジスタ１０６は、制御ゲート１０６ＣＧと浮遊ゲート１０６ＦＧを有する。制御ゲート１００ＣＧ，１０２ＣＧ，１０４ＣＧ，１０６ＣＧはそれぞれ、ワード線ＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０に接続されている。１つの実施形態では、トランジスタ１００，１０２，１０４，１０６のそれぞれがメモリセル又は記憶素子となる。他の実施形態では、メモリ素子が複数のトランジスタを含んでいてもよく、図１および図２に示した構成と異なっていてもよい。選択ゲート１２０は、ドレイン選択線ＳＧＤに接続され、選択ゲート１２２は、ソース選択線ＳＧＳに接続される。ＮＡＮＤストリング＃２は、ＮＡＮＤストリング＃１と同じように構成されており、ＮＡＮＤストリングのドレイン側のビット線に接続されているコンタクト１６６と共通ソース選択ゲート電圧に接続されているコンタクト１６８とを含む。実際、このようなＮＡＮＤストリングの多数が、半導体装置の２次元アレイ内に亘って配置されている。
【００１１】
可能性のある一実施形態では、Ｆは、各メモリ素子のワード線、制御ゲート及びフローティングゲートの幅を表している。同様に、Ｆは、メモリ素子間のスペースを表している。３Ｆは、ソース選択ゲート及びドレイン選択ゲートの幅を表している。３Ｆ又は５Ｆは、隣接するＮＡＮＤストリング間の間隙を表している。この間隙は、コンタクトを設けるために利用される。特に、メモリ素子よりも幅広な選択ゲートの設計は、選択ゲートを介したリーク電流を防止するのに有用である。ここで説明する装置の製造によると、例えば、約４５−５５nm以下のゲート幅を有する不揮発性メモリ装置は、現行のリソグラフィ技術を利用して実現することができる。特に、メモリ素子の特徴寸法が最小のフォトマスク特徴寸法Ｆの場合、選択ゲート及び選択ゲート間間隙の特徴寸法は、複数のＦとして提供される。
【００１２】
図３は、上記のＮＡＮＤストリング＃１の断面図を示す。ＮＡＮＤストリングのトランジスタ又はメモリ素子は、ｐ−ウェル領域１４０に形成される。各トランジスタは、制御ゲート（１００ＣＧ、１０２ＣＧ、１０４ＣＧ、および１０６ＣＧ）と浮遊ゲート（１００ＦＧ、１０２ＦＧ、１０４ＦＧ、および１０６ＦＧ）からなるスタックゲート構造を備えている。浮遊ゲートは、酸化膜または他の誘電体膜の上にあるｐ−ウェルの表面上に形成される。制御ゲートは、浮遊ゲートの上に位置している。制御ゲートと浮遊ゲートは、ポリシリコン間誘電体層によって分離されている。メモリ素子（１００、１０２、１０４、１０６）の制御ゲートは、ワード線を形成する。Ｎ＋拡散層１３０、１３２、１３４、１３６、１３８は隣接するセル間で共有されており、それによりセルは相互に直列に接続されてＮＡＮＤストリングを形成する。これらのＮ＋拡散層は、各セルのソースおよびドレインを形成する。例えば、Ｎ＋拡散層１３０は、トランジスタ１２２のドレイン、およびトランジスタ１０６のソースとして働く。Ｎ＋拡散層１３２は、トランジスタ１０６のドレイン、およびトランジスタ１０４のソースとして働く。Ｎ＋拡散層１３４は、トランジスタ１０４のドレイン、およびトランジスタ１０２のソースとして働く。Ｎ＋拡散層１３６は、トランジスタ１０２のドレイン、およびトランジスタ１００のソースとして働く。Ｎ＋拡散層１３８は、トランジスタ１００のドレイン、およびトランジスタ１２０のソースとして働く。Ｎ＋拡散層１２６は、ＮＡＮＤストリングのビット線につながっており、Ｎ＋拡散層１２８は、複数のＮＡＮＤストリングの共通ソース線につながっている。示されているように、制御ゲート１２０ＣＧ，１２２ＣＧの幅は、メモリ素子のゲートよりも広い。これにより、制御ゲート１２０ＣＧ，１２２ＣＧを介したリーク電流が低下又は防止される。
【００１３】
図１〜図３では、ＮＡＮＤストリング内に４つのメモリ素子を示しているが、４つのトランジスタの使用する構成は、一例であることに留意されたい。ここに記載される技術によって使用されるＮＡＮＤストリングは、４つ未満のメモリ素子を有していてもよく、又は、４つを超えるメモリ素子を有していてもよい。例えば、一部のＮＡＮＤストリングは、８，１６，３２，６４又はそれ以上のメモリ素子などを含むことができる。本明細書における説明は、ＮＡＮＤストリング内のメモリ素子が特定の数に制限するものではない。
【００１４】
各メモリ素子は、アナログ又はデジタル形式で表されたデータを記憶することが可能である。１ビットのデジタルデータを記憶する場合、メモリセルの可能な閾値電圧の範囲は、論理データ「１」および「０」が割り当てられる２つの範囲に分割される。ＮＡＮＤ型フラッシュメモリの一例では、メモリセルの消去された後の閾値電圧は負となり、論理「１」と定義される。プログラム後の閾値電圧は正となり、論理「０」と定義される。閾値電圧が負の状態で制御ゲートに０Ｖを印加することによって読み出しが試みられた場合、メモリセルはオンになり、論理１が記憶されていることを示す。閾値電圧が正の状態で制御ゲートに０Ｖを印加することによって読み出しが試みられた場合、メモリセルはオンにならず、これは論理「０」が記憶されていることを示す。
【００１５】
また、メモリ素子は、複数の状態（マルチステート）を記憶することも可能であり、それにより複数ビットのデジタルデータを記憶することも可能である。複数の状態のデータを記憶する場合、閾値電圧の枠は、記憶する状態の数に分割される。例えば、４つの状態が用いられる場合、４つの閾値電圧範囲が存在し、それぞれにデータ値「１１」、「１０」、「０１」、「００」が割り当てられる。ＮＡＮＤ型メモリの一例では、消去動作の後の閾値電圧は負となり、「１１」と定義される。正の閾値電圧は、「１０」、「０１」、「００」の状態のために使用される。一部の実施例では、これらのデータ値（たとえば論理状態）を、グレイコード割り当て方法を用いて閾値範囲に割り当て、これで、浮遊ゲートの閾値電圧が間違ってその隣接する物理状態にずれても、たった１つの論理ビットしか影響されないようにしている。メモリ素子にプログラムされたデータとこの素子の閾値電圧範囲との間の具体的な関係は、メモリ素子に対して採用されるデータ符号化スキームによって異なる。たとえば、その双方の全体を参照してここに組み込む米国特許第６，２２２，７６２及び２００３年６月１３日に出願された「メモリシステムのセルの追跡」という名称の米国特許出願第１０／４６１，２４４号（２００４年１２月１６日に米国特許公開２００４／０２５５０９０として公開）には、マルチステート式フラッシュメモリセルのさまざまなデータ符号化スキームが記載されている。
【００１６】
ＮＡＮＤ型フラッシュメモリおよびそれらの動作に関連する例は、米国特許第５，３８６，４２２、米国特許第５，５７０，３１５、米国特許第５，７７４，３９７、米国特許第６，０４６，９３５、米国特許第６，４５６，５２８、及び米国特許第６，５２２，５８０で提供されており、それらの全体が参照により本明細書に援用されるものとする。他の種類の不揮発性メモリ、ＮＡＮＤフラッシュメモリも本発明を適用可能である。
【００１７】
フラッシュＥＥＰＲＯＭシステムで役に立つ別のタイプのメモリ素子は、不揮発式で電荷を蓄積する導電性の浮遊ゲートの代わりに、非導電性の誘電性材料を利用する電荷とラップ素子である。このような素子が、１９８７年３月に発行されたＩＥＥＥのエレクトロン・デバイス・レターの第ＥＤＬ−８巻の第３号の、チャンらによる「真性の酸化物・窒化物・酸化物型の１トランジスタ式ＥＥＰＲＯＭデバイス」という記事の９３〜９５ページに記載されている。シリコン酸化物、シリコン窒化物、シリコン酸化物（“ＯＮＯ”）で形成された三層誘電体は、メモリ素子のチャネル上で、導電性の制御ゲートと半導体基板の表面とで挟まれている。この素子は、素子のチャネルから窒素中に電子を注入し、この窒素中でこれらの電子が限られた領域中に捕獲されて蓄積されることによってプログラムされる。すると、この蓄積された電荷のため、この素子のチャネルの一部の閾値電圧が変化し、この変化は検出可能である。この素子は、ホットホールを窒素中に注入することによって消去される。また、１９９１年４月に発行されたソリッドステート回路に関するＩＥＥＥジャーナルの第２６巻の第４号のノザキらによる「半導体ディスクに応用されるＭＯＮＯＳメモリセルを持つ１ＭビットのＥＥＰＲＯＭ」の４９７〜５０１ページを読めば、ドーピングされた多結晶シリコンゲートがメモリセルチャネルのある部分上を伸張して、互いに分離された選択トランジスタを形成している分離ゲート構造の類似のセルが記述されている。前述の２つの記事の全体を参照してここに組み込む。参照してここに組み込む、１９９８年のＩＥＥＥプレスのウイリアム・ブラウン（Ｗｉｌｌｉａｍ  Ｄ．  Ｂｒｏｗｎ）とジョー・ブルーワ（Ｊｏｅ  Ｅ．  Ｂｒｅｗｅｒ）によって編集された「不揮発性半導体メモリ技術」の１．２章に言及されているプログラミング技法はまた、誘電性電荷捕獲デバイスに応用可能であるとこの章に記述している。
【００１８】
各素子に２ビットを記憶する他の手法は、エイタンらによって記載された「ＮＲＯＭ：新規な局所的トラッピング、２ビット不揮発性メモリセル」（IEEE Electron Device Letter, vol. 21, no. 11, November 2000, pp. 543-545）に見受けられる。これは、ソース及びドレインの拡散領域間のチャネルを超えて伸びているＯＮＯ誘電体層を開示している。１データビット用の電荷がドレイン近傍の誘電体層内に局在化し、他のデータビット用の電荷がソース近傍の誘電体層内に局在化する。複数状態でのデータ記憶は、誘電体層内で空間的に分離している電荷記憶領域のバイナリ状態を個々に読み出すことで可能となる。この段落で記載されているメモリ素子もまた本発明に適用可能である。
【００１９】
図４は、３つのＮＡＮＤストリングを示す回路図である。一般的なＮＡＮＤストリングを利用するフラッシュメモリシステムの構造は、連続的に配置された複数のＮＡＮＤストリングを備えている。例えば、メモリアレイの３つのＮＡＮＤストリング４０１，４０３，４０５が示されており、メモリアレイはより多数のＮＡＮＤストリングを備えている。それぞれのＮＡＮＤストリングは、２個の選択トランジスタと４個のメモリ素子を備えている。例えば、ＮＡＮＤストリング４０１は、選択トランジスタ４２０，４３０と、メモリ素子４２２，４２４，４２６，４２８を備えている。ＮＡＮＤストリング４０３は、選択トランジスタ４４０，４５０と、メモリ素子４４２，４４４，４４６，４４８を備えている。ＮＡＮＤストリング４０５は、選択トランジスタ４６０，４７０と、メモリ素子４６２，４６４，４６６，４６８を備えている。各ＮＡＮＤストリングは、選択トランジスタ（例えば、選択トランジスタ４３０，４５０又は４７０）によってソース線に接続している。選択線ＳＧＳは、ソース側の選択ゲートを制御するために使用される。様々なＮＡＮＤストリング４０１，４０３，４０５は、ドレイン選択ラインＳＧＤにより制御される選択トランジスタ４２０，４４０，４６０等によって、それぞれ対応するビット線４０２，４０４，４０６に接続している。別の実施形態では、選択線は必ずしも共用されなくてもよい。ワードラインＷＬ３は、メモリ素子４２２，４４２，４６２の制御ゲートに接続している。ワードラインＷＬ２は、メモリ素子４２４，４４４，４６４の制御ゲートに接続している。ワードラインＷＬ１は、メモリ素子４２６，４４６，４６６の制御ゲートに接続している。ワードラインＷＬ０は、メモリ素子４２８，４４８，４６８の制御ゲートに接続している。同図からわかるように、各ビット線とこれに対応するＮＡＮＤストリングは、メモリセルの集合又はアレイの列群を備えている。ワードライン（ＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０）は集合又はアレイの行群を備えている。各ワードラインは、この行群内の各メモリセルの制御ゲートに接続している。例えば、ワードラインＷＬ２はメモリ素子４２４、４４４、４６４の制御ゲートに接続している。
【００２０】
各メモリ素子は、データを記憶することができる。例えば、１ビットのデジタルデータを記憶する場合、使用可能なメモリ素子の閾値電圧の範囲が２つの範囲に分割され、それぞれ論理データ「１」，「０」が指定される。ＮＡＮＤ型フラッシュメモリの一例では、メモリ素子の消去後に閾値電圧は負になり、論理「１」と定義される。プログラムオペレーション後の閾値電圧は正になり、論理「０」と定義される。閾値電圧が負で、読み出しが試みられた場合、メモリ素子がターンオンすれば、論理１が記憶されていることを示す。閾値電圧が正で、読み出し動作が試みられた場合、メモリ素子がターンオンしなければ、これは、論理ゼロが記憶されていることを示す。メモリ素子は、例えばマルチ（複数）ビットのデジタルデータのようなマルチ（複数）レベルの情報を記憶することもできる。データのマルチレベル数を記憶するケースでは、使用可能な閾値電圧の範囲が多数のデータレベルに分割される。例えば、４つのレベルの情報が記憶されると、データ値「１１」，「１０」，「０１」，「００」に指定された４つの閾値電圧範囲が存在することになる。ＮＡＮＤ型メモリの一例では、消去オペレーション後の閾電圧は負であり、「１１」と定義される。状態「１０」，「０１」，「００」に正閾値電圧を使用している。
【００２１】
ＮＡＮＤ型フラッシュメモリ及びそのオペレーションの関連例が、以下の米国特許第５，５２２，５８０、米国特許第５，５７０，３１５、米国特許第５，７７４，３９７、米国特許第６，０４６，９３５、米国特許第６，４５６，５２８に記載されており、これらは本願明細書中に参照として組み込まれる。
【００２２】
フラッシュメモリ素子をプログラミングする場合、その素子の制御ゲートにプログラム電圧を印加し、その素子に関連するビットラインをグラウンドする。チャネルからの電子がフローティングゲートに注入される。電子がフローティングゲート内に蓄積すると、フローティングゲートが負に帯電し、素子の閾電圧が上昇する。プログラム電圧をプログラミング中の素子の制御ゲートに印加するために、プログラム電圧を適切な素子のワードラインに印加する。上述したように、ワードラインは、同じワードラインを利用する他のＮＡＮＤストリングのそれぞれに含まれた１個の素子にも接続している。例えば、図４の素子４２４をプログラミングする場合には、素子４４４の制御ゲートにもプログラム電圧が印加される。
例１  同一のフォトレジスト層の２重露光に続けて第２フォトレジスト層の露光を利用する製造方法
【００２３】
周期的に配列された固定した特徴寸法がＦであるフォトマスクを用いる既存のリソグラフィ技法を用いて、約４５〜５５ｎｍ以下の狭いゲート幅を有する半導体メモリ装置を製造する、第１の実施例を提供する。この例では、第１フォトレジスト層が２枚のフォトマスクを用いてパターニングされ、第２フォトレジスト層が第３フォトマスクを用いてパターニングされる。
【００２４】
図５に、基板ウエハ層５５５と多くの表面層とを備える処理開始時の層状半導体材料５００を示す。表面層は、絶縁酸化物層５５０、浮遊ゲート層５４５、誘電体層５４０、制御ゲート層５３５、装置の抵抗を低減する傾向がある抵抗（Ｒ）低減層５３０、第３ハードマスク層５２５、第２ハードマスク層５２０、第１ハードマスク層５１５および第１フォトレジスト層５１０を含む。基板５５５はシリコン基板でもよく、絶縁酸化物層５５０はゲート酸化物層もしくはトンネル酸化物層を含むことがあり、浮遊ゲート層５４５と制御ゲート層５３５はポリシリコン層を含むことがある。誘電体層５４０は、浮遊ゲート層５４５と連通している制御ゲート層５３５の一部によって周期的に遮断されている。図示する断面図は、層状半導体材料をスライスした一つの部分を表しているだけであり、この図は同様に層状半導体材料の両端を切断していることに留意されたい。層状半導体材料５００の中間部分は、１つの手法では、ＮＡＮＤストリングとＮＡＮＤストリングの間の選択ゲート間領域に対応している。
【００２５】
図示の例は３枚のハードマスクを有しているが、これは必須ではない。使用するハードマスクの枚数を２枚だけにすることも可能である。このハードマスクの一方、たとえば第１ハードマスク５１５は、他方のハードマスク、たとえば第２ハードマスク５２０に対して選択的にエッチングされる。第１ハードマスク５１５を用いて最小のラインスペースを確保するが、これが、最初の露光の後でワード線のラインスペースとなる。二回目の露光の後には、第１ハードマスク５１５も選択ゲート同士間のスペースを有する。
【００２６】
第１ハードマスク５１５は、多孔性二酸化シリコン（Ｐ−ＳｉＯ２）、テトラエチルオルトシリケート（ＴＥＯＳ）、二酸化シリコン（ＳｉＯ２）またはスピンオングラス（ＳＯＧ）などの二酸化シリコン（シリカ）ＳｉＯ２タイプの材料を含むことが可能であり、一方、第２ハードマスク５２０は、多孔性窒化シリコン（Ｐ−Ｓｉ３Ｎ４）または化学気相堆積法による窒化シリコン（ＣＶＤ−Ｓｉ３Ｎ４）などの窒化シリコン（Ｓｉ３Ｎ４）タイプの材料を含むことが可能である。別の手法では、第１ハードマスク５１５は、Ｐ−Ｓｉ３Ｎ４やＣＶＤ−Ｓｉ３Ｎ４などのＳｉ３Ｎ４タイプの材料を含むことが可能であり、一方、第２ハードマスク５２０は、Ｐ−ＳｉＯ２、ＴＥＯＳ、Ｐ−ＳｉＯ２またはＳＯＧなどのＳｉＯ２タイプの材料を含むことが可能である。上記の例では、酸窒化シリコンＳｉ２Ｎ２ＯをＳｉ３Ｎ４の代わりに用いることが可能である。
【００２７】
また、簡略化のため、層はすべてその厚さを一様なものとして図示されていることに留意されたい。実際には、層の厚さはそれぞれ異なる。たとえば、第１ハードマスク５１５は、たとえば約５〜１０ｎｍと非常に薄くすることが可能である。第２ハードマスク５２０のエッチング中にも、第１ハードマスク５１５はまた存在すべきである。第２ハードマスク５２０は、エッチングされた後に、ゲートエッチング用のハードマスクとなることが可能である。さらに、浮遊ゲート装置の場合、誘電体層５４０は、ゲートエッチング中にエッチングすることが可能である。第２ハードマスク５２０は、誘電体層５４０がエッチングされた後も残って、浮遊ゲート層５４５をエッチングするためのハードマスクとなるべきである。したがって、誘電体層５４０に酸化物−窒化物−酸化物（ＯＮＯ）層などのＩＰＤ（中間誘電体）を用いる場合、第２ハードマスク５２０は、誘電体層５４０より厚くあるべきである。
【００２８】
別の手法では、誘電体層５４０は、酸化ハフニウム（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉＯ４）、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）または酸化ハフニウムアルミニウム（ＨｆＡｌ２Ｏ３）などの高誘電率（high-ｋが高い）材料を含むことができるが、この場合、厚さは用いられる材料によって異なる。高誘電率の材料は一般に、そのエッチング速度が、ＳｉＯ２やＳｉ３Ｎ４より遅い。したがって、厚い第２ハードマスク５２０は、high-k材料を用いるべきである。この場合、第３のハードマスク５２５も必要である。オプションで用いられる抵抗低減層５３０は、例えば、タングステン（Ｗ）等の金属、又はタングステンシリサイド（ＷＳｉ２）またはコバルトシリサイド（ＣｏＳｉ２）などの金属シリサイドを含む。サリサイド化を採用する場合、抵抗低減層５３０は、ゲートエッチング中に必要とはされない。
【００２９】
一般に、エッチングするとき、エッチングのプロファイルは、セルのソース／ドレイン（Ｓ／Ｄ）接合注入とＣ比、すなわち、容量同調比により曲がって先細りになったプロファイルとなるのを避けて、直線状となることが求められるべきである。くわえて、短チャネル効果を防止するために、基板５５５がえぐられることを避けるべきである。したがって、エッチングは絶縁酸化物層５５０のところで停止すべきである。また、誘電体層５４０のエッチング中には、第１のハードマスク層５１５は確実に除去されているべきである。
【００３０】
図６において、第１フォトマスク６０２が層状半導体材料６００に対して位置合わせされる。第１フォトマスク６０２は、層状半導体材料の頂部を二次元で均一に伸張する距離Ｆだけ間隔を置いて分離されている幅Ｆを持つ開口部を含んでいる。特に、第１フォトマスク６０２は、開口部６０６などの開口部によって互いに分離された、不透明領域６０４などの不透明領域を含んでいる。第１フォトマスク６０２のパターンは、第１フォトマスク６０２の開口部から、第１フォトレジスト層５１０の一部に紫外（ＵＶ）線や他の放射線を露光することによって、第１フォトレジスト層５１０に転写される。すなわち、ポジ型フォトレジストを用いるときは、フォトレジストは、このフォトレジストの材料が除去されるすべきところのすべてにＵＶ線で露光され、ネガ型フォトレジストを用いるときはこの逆をする。本書に検討する製造プロセスは、ネガ型フォトレジストを用いる場合に当業者には明らかであるはずのように修正可能である。第１フォトレジスト層５１０の露光された部分の化学構造は、この露光された部分が現像液中でより溶けやすくなるように変化する。その結果、第１フォトマスク６０２のパターンにしたがって、露光部分６０８などの露光部分と、未露光部分６１０、６１２および６１４などの未露光部分が交互に配列されたパターンが、第１フォトレジスト層５１０に形成される。
【００３１】
次いで、図７において、第１フォトマスク６０２が除去されて、第２フォトマスク７０２が、層状半導体材料７００に対して用いられる。第２フォトマスク７０２には、たとえば、開口部７０８によって互いに分離されている不透明部分７０４と７０６が含まれる。この不透明部分によって、露光中にＵＶ光線を遮断する。開口部７０８は、最終的に選択ゲート間間隙を形成する第１フォトレジスト層５１０の一部を露光するような寸法となっている。この例では、所望の選択ゲート間間隙は３Ｆであり、したがって、開口部７０８は、第１フォトレジスト層５１０の未露光部分６１２（図６）を露光するような寸法となっている。開口部７０８の幅は、露光されることになっている領域が確実に完全に露光されるようにこの領域より少し大きく、しかも、隣接する未露光領域、たとえば、領域６１０と６１４も露光されるほどには大きくないようにすべきである。この例では、開口部７０８の幅は、Ｆより大きく、しかも、次いで形成される選択ゲート間間隙の幅である３Ｆより小さくすべきである。たとえば、約２Ｆの大きさの開口部が用いられる。
【００３２】
第１フォトレジスト層５１０の未露光部分６１２を第２のフォトマスク７０２の開口部７０８を介して露光すると、その結果として、露光領域７１０の幅が大きくなる（図７）。次いで、たとえば、露光と現像によって、第２フォトマスク７０２が除去され、また、第１フォトレジスト層５１０が除去される。この結果、第１フォトレジスト層５１０の露光部分が除去され、結果として、図８の層状半導体材料８００となる。
【００３３】
図８に、図７の層状半導体材料のうちの第１フォトレジスト層の未露光部分を示す。特に、層状半導体材料８００において、第１フォトレジスト層５１０は、３Ｆの間隙８０２と、間隙８０２の両側に、各幅がＦを有し、互いに分離された未露光のフォトレジスト部分とを含む。さらに、この未露光のフォトレジスト部分は、距離Ｆだけ間隔を置いて互いに分離されている。たとえば、未露光のフォトレジスト部分６１０と６１４は、間隙８０２の両側に備えられている。間隙８０２は、最終的には当該間隙の両側に選択ゲートが形成されるため、選択ゲート間間隙と考えることが可能である。図示する３Ｆの間隙は、他の間隙幅を用いてもよいから、単なる例示であることに留意されたい。たとえば、５Ｆという間隙を用いてもよい。この場合、第２フォトマスクの開口部は、たとえば、４Ｆとなるが、この寸法は、第１フォトレジスト層５１０の２つの未露光部分を除去するための寸法である。また、以下にさらに詳述する図１８と図１９も参照されたい。層状半導体材料８００では、第１ハードマスク層５１５が、第１フォトレジスト層５１０の未露光部分の開口部を介してエッチングされ、その結果、図９の層状半導体材料９００となる。
【００３４】
特に、図９において、第１ハードマスク層５１５には、第１フォトレジスト層５１０の未露光部分と位置合わせされている部分が含まれる。たとえば、間隙８０２の両側に備えられている、第１ハードマスク層５１５の部分９０６と９０８は、第１フォトレジスト層５１０の部分６１０と６１４とそれぞれ位置合わせされており、したがって、３Ｆの間隔を置いて互いに分離されている。第１ハードマスク層の部分９０６と９０８が、間隙８０２に対してもっとも近く、第１ハードマスク層の部分９０４と９１０が、間隙８０２に対して２番目に近く、第１ハードマスク層の部分９０２と９１２が、間隙８０２に対して３番目に近い。したがって、第１フォトマスク６０２と第２フォトマスク７０２のパターンは第１フォトレジスト層５１０に転写され、結果として得られた第１フォトレジスト層５１０のパターンは第１ハードマスク層５１５に転写される。次いで、第１フォトレジスト層５１０の残りの未露光部分が除去され、その結果、図１０の層状半導体材料１０００となる。
【００３５】
図１０の層状半導体材料１０００において、第２フォトレジスト層１００２が第１ハードマスク層５１５上に形成される。次いで、図１１の層状半導体材料１１００において、第３フォトマスク１１０１のパターンが、第２フォトレジスト層１００２に転写される。第３フォトマスク１１０１は、不透明部分１１０２と１１０４を含む。露光後、未露光部分１１０６と１１０８が、間隙８０２の互いに対向する側に残る。この不透明部分１１０２と１１０４の幅は、選択ゲートの所望の幅によって決まる。たとえば、選択ゲートの所望の幅が３Ｆであるとき、不透明部分１１０２および１１０４ならびに結果として得られる未露光のフォトレジスト部分１１０６および１１０８の寸法は、それぞれ、両側で間隙８０２に対して１番目と２番目に近い第１のハードマスク５１５の未露光部分のうちの２つの部分同士間の間隔をカバーするに十分な寸法であるべきである。たとえば、間隙８０２の一方の側では、未露光の第２フォトレジスト部分１１０６が第１ハードマスク層部分９０４と９０６間を伸張している。間隙の他方の側では、第２の未露光のフォトレジスト部分１１０８が第１ハードマスク部分９０８と９１０間を伸張している。理論上は、不透明部分１１０２および１１０４ならびに未露光のフォトレジスト部分１１０６および１１０８の幅はＦと同じだけ小さくすることが可能であるが、この値は、第１ハードマスク部分９０４と９０６の間または９０８と９１０の間の間隔である。しかしながら、これは、第３フォトマスク１１０１が完全に位置合わせされることを前提としている。実際には、未露光のフォトレジスト部分１１０６と１１０８はまた、第１ハードマスク５１５の隣接する未露光部分の一部、たとえば、部分９０４と９０６または部分９０８と９１０の上を少なくとも部分的に伸張してこれをカバーすることが可能である。さらに、不透明領域１１０２と１１０４の間にある開口部は、少なくとも所望の選択ゲート間間隙８０２と同じ程度の大きさを持つべきである。たとえば、所望される間隙が３Ｆであれば、不透明領域１１０２と１１０４の間の間隔は約４Ｆである。次いで、たとえば露光と現像によって、第３フォトマスク１１０１が除去され、また、第２フォトレジスト層１００２の未露光部分が除去されて、その結果、図１２の層状半導体材料１２００となる。
【００３６】
層状半導体材料１２００は、間隙８０２の両側に、距離Ｆだけ間隔を置いて互いに分離された、おのおのが幅Ｆを持つ交互に配列された第１ハードマスク部分と、第２フォトレジスト層１００２の未露光部分１１０６および１１０８とを含む。次いで、間隙８０２を含む第１ハードマスクの開口部を介して第２ハードマスク５２０がエッチングされ、その結果、図１３の層状半導体材料１３００となるが、ここで、第１ハードマスク５１５のパターンが第２ハードマスク５２０に転写されている。
【００３７】
残存する第２ハードマスクの部分は、間隙８０２の互いに対向する側に、おのおのが幅３Ｆを持つ部分１３０２と１３０４を含む。この例では、３Ｆという幅は、最終的な装置中での結果として得られる選択ゲートの幅である。第２ハードマスク５２０のエッチング中、第２フォトレジスト層１００２の未露光部分１１０６と１１０８により、間隙８０２の両側にある間隙８０２に最も近い第１ハードマスクの２つの部分の間にある開口部、たとえば、開口部１３０６と１３０８が保護される。したがって、未露光部分１１０６と１１０８は、第２フォトレジスト層１００２の保護部分と考えてもよい。第２フォトレジスト層１００２の未露光部分１１０６と１１０８は、このエッチング中に幾分かは磨り減る。層状半導体材料１３００の付加層をさらにエッチングして、追加エッチングを実行し、その結果、図１４の層状半導体材料１４００となる。
【００３８】
特に、層状半導体材料１４００は、絶縁酸化物層５５０までエッチングされ、この結果、メモリ素子構造体と選択ゲート構造体が多く得られる。たとえば、間隙８０２の一方の側では、間隙１４１２によって互いに隔てられているメモリ素子１４１０と一緒に選択ゲート１４０８が形成される。間隙の他方の側では、間隙１４０４によって互いに隔てられているメモリ素子１４０２と一緒に選択ゲート１４０６が形成される。次いで、第２フォトレジスト層１００２の未露光部分１１０６と１１０８が、たとえば露光と現像によって除去され、その結果、図１５の層状半導体材料１５００となる。
【００３９】
層状半導体材料１５００にさらにエッチングを行って、第１ハードマスクの一部分である９０２、９０４、９０６、９０８、９１０および９１２を含む第１ハードマスク５１５の残りの部分を除去し、この結果、図１６の層状半導体材料１６００となる。層状半導体材料１６００では、間隙８０２に隣接している、第２ハードマスク５２０の一部分である１３０２と１３０４が示されている。次いで、第２のハードマスク５２０の残りの部分を除去すべくさらにエッチングを行い、この結果、図１７の層状半導体材料１７００となる。
【００４０】
図１７は、間隙８０２の互いに対向する側にある選択ゲートとメモリ素子を含む最終的な層状半導体材料を表している。たとえば、間隙８０２の一方の側では、メモリ素子１７０２と選択ゲート１７０４があり、他方の側では、メモリ素子１７０８と選択ゲート１７０６がある。１つの設計では、選択ゲート１７０４および１７０６ならびに間隙８０２はその幅がおのおの３Ｆであり、一方、メモリ素子の幅はＦで、距離Ｆだけ互いに隔てられている。あるＮＡＮＤストリングは選択ゲート１７０４ならびにメモリ素子１７０２および他のメモリ素子を有するが、別のＮＡＮＤストリングは選択ゲート１７０６ならびにメモリ素子１７０８および他のメモリ素子を有する、ということがありえることに留意されたい。層状半導体材料１７００は、不揮発性メモリデバイス全体のほんの一部を表すのみであることを思い出していただきたい。実際には、図示する構造体を二次元で周期的に繰り返して、基板層５５５上に多くのＮＡＮＤストリングアレイを形成することが可能である。くわえて、図示する構造体は、ＮＡＮＤストリング中のすべてのメモリ素子を必ずしも表しているわけではない。
【００４１】
上述したように、選択ゲート間間隙８０２の幅は変更可能である。たとえば、図１８に、基板層１８５５、絶縁酸化物層１８５０、浮遊ゲート層１８４５、誘電体層１８４０、制御ゲート層１８３５、抵抗低減層１８３０、第３ハードマスク層１８２５、第２ハードマスク層１８２０、第１ハードマスク層１８１５および第１フォトレジスト層１８１０を含む層状半導体材料１８００を示す。材料１８００では、約４Ｆの持つ開口部１８０８によって互いに分離されている不透明領域１８０４と１８０６を持つ第２フォトマスク１８０２を用いることによって、間隙は５Ｆに増加している。この場合、開口部１８０８の幅は、第１フォトマスクのパターンが第１フォトレジスト層に転写された後にその結果として得られる第１フォトレジスト層１８１０の残りの未露光部分のうちの２つの部分を露光するに十分である。幅５Ｆを有する露光領域１８１２によって、第２フォトマスク１８０２のパターンが転写されると、第１フォトレジスト層１８１０が得られる。一般に、３Ｆ、５Ｆ、等の選択ゲート間間隙が作成可能である。
【００４２】
同様に、選択ゲート幅も、たとえば、５Ｆあるいはそれ以上に大きくすることが可能である。たとえば、５Ｆという選択ゲート幅が所望される場合、図１１に示す第３フォトマスク１１０１を修正して、不透明部分１１０２と１１０４が、両側で間隙に対して１番目と３番目に近い第１ハードマスク部分、たとえば、部分９０２と９０６または部分９０８と９１２の間を伸びるほど広くすることが可能である。
【００４３】
図１９に、層状半導体材料１８００と前述した類似の中間ステップによって得られる層状半導体材料１９００を示す。特に、層状半導体材料１９００は、幅５Ｆの間隙１９０６の一方の側では、幅３Ｆの選択ゲート１９０４と、距離Ｆという間隔を置いて互いに分離された幅Ｆのメモリ素子１９０２を有し、間隙１９０６の他方の側では、幅３Ｆの選択ゲート１９０８と、距離Ｆという間隔を置いて互いに分離された幅Ｆのメモリ素子１９１０を有する。
【００４４】
図２０に、１つの可能な手法において、図１７または図１９の半導体構造体を製造するプロセスを示す。ステップ２０００は、幅Ｆだけ間隔を置いて互いに分離された幅Ｆの開口部を持つ第１フォトマスクを用いて、開始時の層状半導体材料のうちの第１フォトレジスト層を露光することを含む。ステップ２００５で、所望の選択ゲート間間隙によってその寸法が決まる開口部を有する第２フォトマスクを用いて、第１フォトレジスト層を露光する。ステップ２０１０では、第１フォトレジスト層が除去される。ステップ２０１５では、第１ハードマスクが第１フォトレジスト層を介してエッチングされる。ステップ２０２０では、第１フォトレジスト層が除去される。次に、ステップ２０２５では第２フォトレジスト層が用いられ、ステップ２０３０では所望の選択ゲート幅によってその寸法が決まる開口部を有する第３フォトマスクを用いて、第２フォトレジスト層が露光される。ステップ２０３５では、第２フォトレジスト層が除去される。ステップ２０４０で、第２ハードマスクがエッチングされる。ステップ２０４５では、絶縁酸化物まで残りの層がエッチングされる。ステップ２０５０で第２フォトレジスト層が除去され、ステップ２０５５で第１と第２のハードマスクをエッチングによって除去する。
【００４５】
当業者には理解されるように、さらなる製造技法を用いて、コンタクト、接続部および他の必要なコンポーネントを追加して、最終的な不揮発性メモリデバイスを製造する。
例２  ３つのフォトレジスト層をそれぞれ露光する製造方法
【００４６】
周期的に配列された固定した特徴寸法がＦであるフォトマスクを用いる既存のリソグラフィ技法を用いて、約４５〜５５ｎｍという狭いゲート幅を有する半導体メモリデバイスを製造する、第２の実施例を示す。この例では、３つのフォトレジスト層を、それぞれのフォトマスクを用いてパターニングする。
【００４７】
図２１では、層状半導体材料２１００は、図５の層状半導体材料５００に類似しているが、第３ハードマスクを含まない。特に、層状半導体材料２１００は、基板層２１５５、絶縁酸化物層２１５０、浮遊ゲート層２１４５、誘電体層２１４０、制御ゲート層２１３５、抵抗低減層２１３０、第２ハードマスク層２１２０、第１ハードマスク層２１１５および第１フォトレジスト層２１１０を含む。この例でもまた、交互に配列された、不透明領域２２０４などの不透明領域と、おのおのの幅がＦであるスペース２２０６などのスペースを持つパターンを有する第１フォトマスク２２０２を用いることが可能である。第１フォトレジスト層２１１０は、第１フォトマスク２２０２を介して露光され、その結果、領域２２０８などの露光領域と、領域２２１０、２２１２および２２１４などの未露光領域が交互に配列されたパターンを得る。第１フォトマスク２２０２と第１フォトレジスト層２１１０を除去して、この結果、図２３の層状半導体材料２３００となる。これらの層の構成は、図５に関連して上述したようなものとなる。
【００４８】
層状半導体材料２３００は、部分２２１０、２２１２および２２１４などの第１フォトレジスト層２１１０の残存する未露光部分を含む。層状半導体材料２３００は、第１フォトレジスト層２１１０の開口部を介してエッチングされ、この結果、第１ハードマスク層２１１５と第２ハードマスク層２１２０の一部が残存し、これで、図２４の層状半導体材料２４００となる。本質的には、第１フォトレジスト層２１１０のパターンが、第１ハードマスク層と第２ハードマスク層に転写され、この結果、間隙２４０４などの間隙によって互いに分離されている構造体２４０２などの構造体が多く得られる。第１フォトレジスト層２１１０を除去して、この結果、図２５の層状半導体材料２５００となる。
【００４９】
図２６の層状半導体材料２６００では、スピンオングラス層または膜２６０２が、第１ハードマスクと第２ハードマスクの残存部分上に塗布される。スピンオングラスとは、たとえば、硬化後に二酸化シリコンの特性を示す薄い固形の膜を形成するためにスピンコーティングプロセスを用いて基板に塗布される溶剤型の液体のことである。
【００５０】
図２７の層状半導体材料２７００では、第２フォトレジスト層２７０２がスピンオングラス層２６０２上に形成されている。
【００５１】
図２８の層状半導体材料２８００では、第２フォトマスク２８０１のパターンが、第２フォトレジスト層２７０２に転写される。第２フォトマスク２８０１は、たとえば幅２Ｆの開口部２８０６によって互いに分離されている、不透明部分２８０２と２８０４を含む。開口部２８０６は、Ｆより広いが、次いで形成される選択ゲート間間隙の幅よりは狭い。開口部２８０６の下にある第２フォトレジスト層２７０２の部分２８０８は、開口部２８０６を介して露光される。第２フォトマスク２８０１と第２フォトレジスト層２７０２が除去されて、その結果、図２９の層状半導体材料２９００となる。
【００５２】
層状半導体材料２９００では、第２フォトレジスト層２７０２に間隙２９０２が形成されている。次いで、層状半導体材料２９００は、結果として図３０の層状半導体材料３０００となるプロセスを受ける。特に、開口部２９０２の下のスピンオングラス層２６０２の一部が除去され、これにより、第１ハードマスク２１１５と第２ハードマスク２１２０の一部が残るようにする。特に、第１ハードマスク２１１５の一部分である３００４と第２ハードマスク２１２０の一部分である３００６は、間隙３００２内で露出している。この実施されたプロセスは、スピンオングラス層２６０２には作用を及ぼすが、第１ハードマスク及び第２ハードマスクには作用を及ぼすことはない。次いで、それぞれ第１ハードマスクと第２ハードマスクの一部分である３００４と３００６に作用するエッチングが実行され、この結果、図３１の層状半導体材料３１００となる。
【００５３】
次いで、第２フォトレジスト層２７０２を、たとえば剥ぎ取って除去し、その結果、図３２の層状半導体材料３２００となる。次に、スピンオングラス層２６０２を除去して、その結果、図３３の層状半導体材料３３００となる。
【００５４】
層状半導体材料３３００は、間隙３３１８などの間隙によって互いに分離されている構造体３３２０などの、第１ハードマスクと第２ハードマスクによって形成される交互に配列された構造体を有する。選択ゲート間間隙３００２は３Ｆである。また、第１ハードマスク２１１５の一部分である３３０２および３３０４、ならびに第２ハードマスク２１２０の一部分である３３０６、３３０８、３３１０、３３１２、３３１４および３３１６も示されている。第２ハードマスクの一部分である３３１０と３３１２が間隙３００２に最も近く、第２ハードマスクの一部分である３３０８と３３１４が間隙３００２に２番目に近く、第２ハードマスクの一部分である３３０６と３３１６が間隙３００２に３番目に近い。次に、層状半導体材料３３００をエッチングして、第１ハードマスクの残存部分を除去し、この結果、図３４の層状半導体材料３４００となる。第３フォトレジスト層３５０２を層状半導体材料３４００に形成し、この結果、図３５の層状半導体材料３５００となる。
【００５５】
図３６の層状半導体材料３６００では、第３フォトマスク３６０１のパターンが、第３フォトレジスト層３５０２に転写される。第３フォトマスク３６０１は、間隙３００２より大きい距離だけ互いに分離されている不透明部分３６０２と３６０４を含む。たとえば、この距離は、間隙３００２が３Ｆであるとき４Ｆである。この結果、第３フォトレジスト層３５０２は、間隙３００２の両側で、不透明部分３６０２と３６０４の下にそれぞれ未露光部分３６０８と３６１０を有する。
【００５６】
たとえば露光と現像によって、第３フォトマスクを除去し、また、第３フォトレジスト層３５０２を除去すると、その結果、図３７の層状半導体材料３７００となる。図３７に、未露光部分３６０６と３６０８が、どのように、それぞれ、第２ハードマスクの一部分である３３０８と３３１０間および３３１２と３３１４間の開口部３７０２と３７０４の上を少なくとも部分的に被覆して伸張しているかを示す。未露光部分３６０６と３６０８は、次のエッチング処理中に開口部３７０２と３７０４を保護し、したがって、第３フォトレジスト層３５０２の保護部分であると考えられる。
【００５７】
特に、第２ハードマスク２１２０の開口部を介して層状半導体材料３７００を絶縁酸化物層２１５０までエッチングすると、その結果、図３８の層状半導体材料３８００となる。特に、層状半導体材料３８００は、幅３Ｆの間隙３００２の両側にある幅３Ｆの選択ゲート３８０６および３８０８と、間隙３８０４で互いに分離されている構造体３８０２及び間隙３８１２で互いに分離されている構造体３８１０などのメモリ素子構造体とを有する。第３フォトレジスト層３５０２の未露光部分３６０６と３６０８は、このエッチング中に幾分か磨り減る。
【００５８】
たとえば露光と現像によって、第３フォトレジスト層３５０２の未露光部分、すなわち、部分３６０６と３６０８を除去すると、その結果、図３９の層状半導体材料３９００となる。最終的な層状半導体材料３９００は、図１７の層状半導体材料１７００に類似している。具体的には、層状半導体材料３９００は、幅３Ｆの選択ゲート間間隙３００２によって互いに分離されている幅３Ｆの選択ゲート３９０４および３９０６と、幅Ｆの間隙によって互いに分離されている幅Ｆのメモリ素子３８０２および３８１０とを有する。
【００５９】
当業者には理解されるように、さらなる製造技法を用いて、コンタクト、接続部および他の必要なコンポーネントを追加して、最終的な不揮発性メモリデバイスを製造する。
【００６０】
図４０に、図３９の層状半導体材料を製造するプロセスを示す。ステップ４０００では、幅Ｆの間隔を置いて互いに分離されている幅Ｆの開口部を持つ第１フォトマスクを用いて、第１フォトレジスト層を露光する。ステップ４００５では、第１フォトレジスト層を除去し、ステップ４０１０では、第１フォトレジスト層の開口部を介して第１ハードマスクと第２ハードマスクをエッチングする。ステップ４０１５で第１フォトレジスト層を除去し、ステップ４０２０でスピンオングラス層を塗布し、ステップ４０２５で第２フォトレジスト層を形成する。ステップ４０３０では、所望の選択ゲート間間隙によってその寸法が決まる開口部を有する第２フォトマスクを用いて、第２フォトレジスト層を露光する。ステップ４０３５で第２フォトレジスト層を除去し、ステップ４０４０で第２フォトレジスト層の開口部を介してスピンオングラス層を除去する。ステップ４０４５では、第２フォトレジスト層の開口部を介して第１ハードマスクと第２ハードマスクをエッチングする。ステップ４０５０で第２フォトレジスト層を除去し、ステップ４０５５でスピンオングラス層を除去する。ステップ４０６０では、第１ハードマスクの残存部分をエッチングによって除去する。ステップ４０６５では、第３フォトレジスト層を形成する。ステップ４０７０では、所望の選択ゲート間隙幅によってその寸法が決まる開口部をもつ第３フォトマスクを用いて、第３フォトレジスト層を露光する。ステップ４０７５では、第３フォトレジスト層を除去する。ステップ４０８０では、結果として得られた層状半導体材料を絶縁酸化物層までエッチングする。最後に、ステップ４０８５で、第３フォトレジスト層を除去する。
【００６１】
本発明に関する前述の詳細な説明は、例証と説明のために提示されたものである。本発明を開示する形態そのもので尽きるとかこれに限るとかを意図するものではない。上記の教示に照らし合わせて、多くの修正例や変更例が可能である。説明した実施形態は、本発明とその実際の応用例の原理がもっともよく説明され、これによって、他の当業者が、想定される特定の用途に適しているさまざまな実施形態で、また、さまざまな修正をもって、本発明を最善に利用することが可能となるように選ばれたものである。本発明の範囲は添付クレームによって定義されることを意図するものである。
【図面の簡単な説明】
【００６２】
【図１】互いに隣接した２つのＮＡＮＤストリングの上面図である。
【図２】図１のＮＡＮＤストリングの等価回路図である。
【図３】図１のＮＡＮＤストリングの断面図である。
【図４】３つのＮＡＮＤストリングを示す回路図である。
【図５】パターニングされていない層状半導体材料の断面図である。
【図６】図５の層状半導体材料に第１のフォトマスクのパターンを転写する様子を示す図である。
【図７】図６の層状半導体材料に第２のフォトマスクのパターンを転写する様子を示す図である。
【図８】図７の層状半導体材料のうちの第１のフォトレジスト層の未露光部分を示す図である。
【図９】第１のハードマスク層が除去された後の、図８の層状半導体材料を示す図である。
【図１０】第２のフォトレジスト層を付加した後の、図９の層状半導体材料を示す図である。
【図１１】図１０の層状半導体材料に第３のフォトマスクのパターンを転写する様子を示す図である。
【図１２】図１１の層状半導体材料のうちの第２のフォトレジスト層の未露光部分を示す図である。
【図１３】第２のハードマスク層が除去された後の、図１２の層状半導体材料を示す図である。
【図１４】酸化物層までエッチングされた後の、図１３の層状半導体材料を示す図である。
【図１５】第２のフォトレジスト層の未露光部分が除去された後の、図１４の層状の半導体材料を示す図である。
【図１６】第１のハードマスク層の残りの部分が除去されたあとの、図１５の層状半導体材料を示す図である。
【図１７】第２のハードマスク層の残りの部分が除去されたあとの、図１６の層状半導体材料を示す図である。
【図１８】選択ゲート間間隙が３Ｆではなくて５Ｆである、図１７の層状半導体材料の代替例を示す図である。
【図１９】図１８の層状半導体材料から得られる層状半導体材料を示す図である。
【図２０】図１７または図１９の層状半導体材料を製造するプロセスを示す図である。
【図２１】パターニングされていない層状半導体材料の代替例の断面図である。
【図２２】図２１の層状半導体材料に第１のフォトマスクのパターンを転写する様子を示す図である。
【図２３】図２２の層状半導体材料のうちの第１のフォトレジスト層の未露光部分を示す図である。
【図２４】第１と第２のハードマスク層が除去された後の、図２３の層状半導体材料を示す図である。
【図２５】第１のフォトレジスト層の残りの未露光部分が除去された後の、図２４の層状半導体材料を示す図である。
【図２６】スピンオングラス層が除去された後の、図２５の層状半導体材料を示す図である。
【図２７】第２のフォトレジスト層が付与された後の、図２６の層状半導体材料を示す図である。
【図２８】図２７の層状半導体材料に第２のフォトマスクのパターンを転写する様子を示す図である。
【図２９】第２のフォトレジスト層の露光部分が除去された後の、図２８の層状半導体材料を示す図である。
【図３０】スピンオングラス層の一部が除去された後の、図２９の層状半導体材料を示す図である。
【図３１】第１と第２のハードマスクのそれぞれ一部が除去された後の、図３０の層状半導体材料を示す図である。
【図３２】第２のフォトレジスト層が除去された後の、図３１の層状半導体材料を示す図である。
【図３３】スピンオングラス層が除去された後の、図３２の層状半導体材料を示す図である。
【図３４】第１のハードマスクの残りの部分が除去された後の、図３３の層状半導体材料を示す図である。
【図３５】第３のフォトレジスト層が除去された後の、図３４の層状半導体材料を示す図である。
【図３６】図３５の層状半導体材料に第３のフォトマスクのパターンを転写する様子を示す図である。
【図３７】図３６の層状半導体材料のうちの第３のフォトレジスト層の残りの未露光部分を示す図である。
【図３８】酸化物層までエッチングされた後の、図３７の層状半導体材料を示す図である。
【図３９】第３のフォトレジスト層の未露光部分を除去した後の、図３８の層状半導体材料を示す図である。
【図４０】図３９の層状半導体材料を製造するプロセスを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【国際調査報告】
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