(57)【要約】  本願発明は、大きな容量のメモリ装置（１００）における長いマスタービット線（１８０ａ−１８０ｃ）のためのソリューションを提供する。マスタービット線は、マスタービット線上に配置される少なくとも１つのスイッチングトランジスタ（１８１ａ−１８１ｉ）によって分割される。
2009507315.tif 000002
【特許請求の範囲】
【請求項１】
複数のプログラマブルメモリセル、
前記複数のメモリセルに対応して接続される複数のローカルビット線、
少なくとも１つのローカルビット線に接続されるメインビット線、および
前記少なくとも１つのメインビット線上に配置され、前記メインビット線を複数のメインビット線パーティションに分割する少なくとも１つのスイッチングトランジスタを備えたメモリ装置。
【請求項２】
前記複数のプログラマブルメモリセルは、複数のメモリセルアレイセグメントとして配置される、請求項１記載のメモリ装置。
【請求項３】
前記複数のプログラマブルメモリセルは、デュアルビットメモリセル構造またはマルチビットセルである、請求項１記載のメモリ装置。
【請求項４】
前記メインビット線パーティションのすべては、長さにおいてほぼ等しい、請求項１記載のメモリ装置。
【請求項５】
前記スイッチングトランジスタは、少なくとも１つのメインビット線パーティションを少なくとも１つの他のメインビット線パーティションから選択的に分離、または選択的に接続することが可能な制御回路に接続される、請求項１記載のメモリ装置。
【請求項６】
少なくとも１つのメインビット線パーティションは、ローカルビット線選択トランジスタによって、少なくとも１つのローカルビット線に接続される、請求項１記載のメモリ装置。
【請求項７】
少なくとも１つのメインビット線パーティションは、電圧バイアス線に接続される、請求項１記載のメモリ装置。
【請求項８】
少なくとも１つの他のメインビット線パーティションは、センス回路に同時に接続される、請求項７記載のメモリ装置。
【請求項９】
前記少なくとも１つのメインビット線パーティションは、さらに、少なくとも１つのプログラマブルメモリセルに接続される、請求項７記載のメモリ装置。
【請求項１０】
前記メモリ装置は、さらに、複数のメインビット線を備える、請求項１記載のメモリ装置。
【請求項１１】
前記少なくとも１つのスイッチングトランジスタは、前記メモリ装置のタイミングパラメータを変更することができる制御回路に接続される、請求項１記載のメモリ装置。
【請求項１２】
単一のメインビット線パーティションは、１つのメモリセルに選択的に接続される、請求項１１記載のメモリ装置。
【請求項１３】
メモリセルをプログラムする方法であって、
メインビット線に直列に接続され、かつそれを分割する少なくとも１つのスイッチングトランジスタを制御するステップ、
前記メインビット線を複数のメインビット線パーティションに分離するステップ、および
バイアス電圧を少なくとも１つのメインビット線パーティションに与えるステップを含
む、方法。
【請求項１４】
請求項１３のメモリセルをプログラムする方法は、さらに、
少なくとも１つのメインビット線パーティションを、少なくとも１つのメモリセルに接続される少なくとも１つのローカルビット線に選択的に接続するステップを含む、方法。
【請求項１５】
請求項１３のメモリセルをプログラムする方法であって、
前記バイアス電圧を前記少なくとも１つのメインビット線パーティションに与えるステップは、少なくとも１つのメモリセルを消去するために実行される、方法。
【請求項１６】
請求項１３のメモリセルをプログラムする方法であって、
前記バイアス電圧を前記少なくとも１つのメインビット線パーティションに与えるステップは、少なくとも１つのメモリセルに論理値を書込むために実行される、方法。
【請求項１７】
請求項１３のメモリセルをプログラムする方法であって、
前記バイアス電圧を前記少なくとも１つのメインビット線パーティションに与えるステップは、前記メモリセルをプログラムするために実行され、同時に少なくとも１つの他のメインビット線パーティションを用いてデータ値を駆動する、方法。
【請求項１８】
請求項１３のメモリセルをプログラムする方法であって、
前記バイアス電圧を前記少なくとも１つのメインビット線パーティションに与えるステップは、バイアス電圧ドライバを継続的に使用せずに、少なくとも１つのメモリセルのプログラム動作を完了するために用いられる、方法。
【請求項１９】
請求項１３のメモリセルをプログラムする方法であって、
前記少なくとも１つのメインビット線パーティションに与えられた前記バイアス電圧は、放電され、同時に少なくとも１つの他のメインビット線パーティションを用いてデータ値を駆動する、方法。
【請求項２０】
請求項１３のメモリセルをプログラムする方法であって、さらに、
メモリセルの動作の間に選択された前記メインビット線パーティションの数に基づいて、少なくとも１つのメモリアクセスタイミングパラメータを変更するステップを含む、方法。
【請求項２１】
請求項１３のメモリセルをプログラムする方法であって、さらに、
前記メモリセルの他のメモリ回路への近接性に基づいて、少なくとも１つのメモリアクセスタイミングパラメータを変更するステップを含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体メモリに関し、特にプログラマブルまたはフラッシュメモリに関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ、フラッシュメモリ、およびデュアルビットメモリ（たとえば、ＭＯＮＯＳ型ＥＥＰＲＯＭ）、またはマルチビットメモリなどのメモリ装置は、複数の不揮発性メモリセルを含む。各メモリは、メモリセルの複数の行および複数の列から成る複数個のサブアレイを含むことができる。各メモリセルは、コントロールゲート、電荷を記憶するフローティングゲート、ドレインおよびソースを有し、かつ単一のメモリセル内のデータの消去、プログラム、および読出すことのできる機能、またはメモリセルの所定のブロックで動作することができる機能を有する。メモリ装置は、データの記憶のためのメモリセルのアレイ、データの入力、出力、および記憶を処理するための制御回路、およびメモリセルの論理値を読出すための参照セルを含む。ＥＥＰＲＯＭまたはフラッシュメモリは、マイクロコンピュータ、携帯情報端末、電話、外部記憶装置のような製品内部および様々な他の製品内部において内蔵メモリとして使用される。
【０００３】
メモリセルの行は、通常は、ワード線を用いてアドレス指定される。メモリセルの列は、単一または複数のメモリセルにデータを転送するために、列内の対応のメモリセルに選択的に接続される少なくとも１つの伝導性のビット線を有する。ある例では、メモリセルの列は、少なくとも１つの選択されたメモリセルから別のメモリセルへデータを転送するために付加的なビット線にも接続されることができる。別の例では、ＳＲＡＭでは、ローカルビット線は、通常は、一方のビット線が他方の相補物であるビット線対の状態で配置される。
【０００４】
フラッシュＭＯＳトランジスタは、ソース、ドレイン、フローティングゲート、およびワード線（ＷＬ）に接続されるコントロールゲートを含む。一般的に、１つのワード線の行内のメモリセルのすべてが選択されなければならない。デコーダは、ワード線を選択することによって１つの行を選択し、他のワード線のすべては選択されない。１つの列内のメモリセルのドレインは、ビット線に接続される。１つの行内のセルのソースは、互いに接続される。一般的に、ワード線デコーダは、１つのワード線に選択電圧を供給し、無効電圧がブロック内部の他のすべての非選択のワード線に与えられる。
【０００５】
多くのメモリ装置は、単一のメモリセルのアドレスを指定する。代替的に、図１に示されるように、ＭＯＮＯＳ型ＥＥＰＲＯＭ構造は、デュアルビット配置を有する。デュアルビットメモリセル２９は、コントロールゲート（CGm）２２と、フローティングゲートメモリセル２５ａ、２５ｂとを有する。コントロールゲート２２は、左側のメモリセル２５ａと右側のメモリセル２５ｂに接続する。右側と左側のメモリセル２５ａ、２５ｂの両方に共通に、ビット線（BLm）２３が配置される。ビット線２３が２つのメモリセル２５ａ、２５ｂに接続され、両方のセルは、単一のプログラムおよび読出し動作でプログラムされ、読み出されることができる。右側および左側のメモリセル２５ａ、２５ｂは、対応するワード線装置２４ａ、２４ｂに接続される。
【０００６】
様々な電圧がメモリセル２５ａ、２５ｂに与えられて、メモリセルを論理１または論理０の値でそれぞれプログラムおよび消去する。通常のフラッシュメモリセル２５ａ、２５ｂは、チャネル領域からＭＯＳトランジスタのフローティングゲートへホットエレクトロン注入を生じさせることによってプログラムされる。メモリセル２５ａ、２５ｂの消去は
、通常では、フローティングゲートとソースの間、またはフローティングゲートと基板の間に、ファウラー−ノードハイムトンネリング動作を用いて行なわれる。フラッシュセルのプログラミングまたは消去のいずれかによって、プログラムされたまたは消去されたセル内に不揮発性閾値電圧をもたらす。
【０００７】
プログラミング電圧を与えるときに、ワード線装置２４ａ、２４ｂは、メモリセル２５ａ、２５ｂのフローティングゲートへの回路経路を作成するために用いられる。ビット線２３とワード線２１の組み合わせにおいてコントロールゲート２２に与えられる様々な電圧は、右側および左側の要素２５ａ、２５ｂをプログラムまたは消去するのに用いられる。他のメモリセルは、同様にプログラムまたは消去される。たとえば、BLm-1２８およびBLm+1２９を活性化するときに、CGm-1、CGm+1に電圧が与えられる。ＥＥＰＲＯＭメモリセルは、行および列のアレイ状に配置され、様々な構成と接続される。一般的に、コントロールゲートCGm-1、CGm、CGm+1とビット線BLm-1、BLm、BLm+1の伝導性の相互接続は、列に配置される。ワード線２１は、通常、行に配置される相互接続によって複数のメモリセルに接続される。
【０００８】
電圧は、通常、ローカルビット線と、ワード線と、コントロールゲートを介して与えられ、メモリトランジスタを読出しおよび／またはプログラムする。２つのメモリセル２５ａ、２５ｂの各々は、ビット線（BLm）２３に接続される。ワード線は、通常は非活性化され、すなわち、たとえば、０．７ボルト以下の低電圧に維持されている。ターゲットメモリトランジスタ２５ａをプログラムするために、関連するワード線（WL）が、たとえば１ボルト以上に活性化され、それによって、選択トランジスタ２４ａ、２４ｂが導電状態になる。関連するコントロールゲート（CGm）２２が活性化され、または選択され、隣接するコントロールゲート(CGm+1）および（CGm-1）が無効電圧（非活性）状態に維持される。４．５ボルトのような高電圧が、関連するビット線（BLm）２３に与えられ、低電圧０ボルトが、一方の隣接するビット線（BLm-1）２８に与えられる。選択トランジスタ２４ａが導電状態にあり、メモリトランジスタ２５ａへ流すためにプログラム電流を与える。１ボルトのような抑制電圧が、他方の隣接するビット線（BLm+1）２９に与えられ、選択トランジスタ２４ｂが非伝導状態に維持され、プログラム電流がメモリトランジスタ２５ｂに与えられない。コントロールゲート（CGm+1）および（CGm-1）が無効状態に維持され、隣接するメモリトランジスタ２６ｂ、２７ａがプログラムされない。
【０００９】
メモリ装置内部のメモリセルの配置は、メモリアレイパーティションを含み、ローカルビット線が、各メモリアレイパーティションに近接し、かつ接続される。マスタービット線が対応するローカルビット線に接続される。ローカルビット線は、ビット線レイアウトの全体に容量を加え、各ローカルビット線が、デコード回路、インタフェース回路、またはトランジスタスイッチを介してマスタービット線に接続される。ローカル選択信号は、ローカルビット線のマスタービット線への接続を制御する。米国特許５，４５７，６４７号、McClureは、多数のローカルビット線が、インタフェース回路を介してマスタービット線に接続される階層的または２レベルのビット線の構成を記載する。ローカル選択信号は、適切な電圧レベルに設定されたときに、ローカルビット線をマスタービット線に接続する。ローカルビット線のマスタービット線への接続または分離は、ビット線全体の容量を制御し、メモリ装置のスピードを改善する。
【００１０】
図２は、デュアルビットプログラマブルメモリアレイ２０を消去、プログラム、読出し、ベリファイするのに用いられる先行技術の回路１０を表わす。メモリセルの行および列を有するメモリアレイ２０は、単一のアレイ、またはプログラマブルメモリ装置の一部であるアレイセグメントであるかもしれない。メモリ装置は、複数のメモリアレイセグメントを含むかもしれない。メインビット線３０MBL0-MBLnは、メモリアレイ装置の全長に連続して伸びる。ワード線２１WL0-WLn、コントロールゲート線２２CG0-CGn、ローカルビッ
ト線２３BL0-BLnは、メモリアレイ２０に接続される。ローカルビット線７０は、ローカルビット線選択トランジスタとメインビット線分離トランジスタ３１によって、メインビット線３０に接続または分離される。分離された経路が、消去またはプログラム動作のために、ローカルビット線２３へ高電圧を渡すために用いられる。一般的に、２つのメインビット線３０および１つのローカルビット線２３は、メモリセルの対への動作を実行するために用いられる。２つのメインビット線３０は、メモリセルからデータをセンスし、またはメモリセルへデータを駆動するために用いられ、ローカルビット線３２は、メモリセルへ適切なバイアス電圧Ｖblを供給するために用いられる。メインビット線分離トランジスタ３１によって、メモリアレイ２０内のメモリセルへバイアス電圧を与えるとき、メインビット線３０は、通常は、ローカルビット線７０から分離される。電圧バイアス線６０Vblは、電圧分離トランジスタ６１を活性化することによって、ビット線２３へバイアス電圧を与える。センス回路４０、またはプログラム回路４０を活性化するときに、選択トランジスタ４１のような複数の選択装置を活性化することによって、メモリアレイ２０内のメモリセルへの動作が実行される。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
バイアス電圧Ｖblがローカルビット線７０へ与えられるときに、ローカルビット線７０は、メモリアレイセグメント２０内の２つのメモリビットをプログラムするために十分な電流を運ばなければならない。しかしながら、バイアス電圧線６０は、メモリアレイセグメント２０内のビットのすべてに十分な電流を運ぶことができるものでなければならない。それゆえ、電圧バイアス線６０の太さは、多量の電流を運ぶことができるものでなければならない。各電圧バイアス線６０の太さは、高容量、高密度メモリアレイのための決定的に重要な要素となる。
【００１２】
メインビット線３０は、一般的に、メモリ装置内部の複数のパーティションへ伸びるのを含む、メモリ装置の全体の長さにわたった伸びる。長いビット線は、センスアンプに大きな容量を与え、各メモリアレイセグメントに対して分離装置およびローカルビット線選択装置を含まなければならない。多くのデザインで、ローカルビット線７０は、１つの相互接続層で作成されて、メインビット線３０が、他の相互接続層で作成される。ローカルビット線７０は、たとえばポリシリコン７０内、または金属内で作成される。
【００１３】
ビット線レイアウトの全体（メインおよびローカルビット線）の容量は、ローカルビット線７０をメインビット線３０から分離することによって、減じられる。メモリ装置の能力は、メインビット線の容量またはリークの低減によって改良することができる。
【課題を解決するための手段】
【００１４】
発明の概要
少なくとも１つのスイッチングトランジスタが、メイン（またはマスター）ビット線上に直列に配置されて、メインビット線を複数のメインビット線（ローカル）パーティションに分割する。複数のメモリセルは、対応して、ローカルビット線パーティションに接続される。
【００１５】
この発明は、単一または複数のビットのメモリアレイを含む様々なメモリ技術を用いて、実施することができる。
【００１６】
本発明の利点は、プログラマブルメモリ装置の能力を改良し、または、メインビット線の長さを縮小することによって少なくとも１つのメモリアレイセグメントの能力を改良する手段を提供することである。
【００１７】
本発明は、メインビット線を充電または放電するのに要する時間量、またはセンスおよびプログラム回路に物理的に近接したメモリ装置へバイアス電圧を与えるのに要する時間量を減じる。なぜなら、メインビット線の関連する容量が改善されるからである。さらに加えて、メインビット線のリークが低減される。
【発明を実施するための最良の形態】
【００１８】
発明の詳細な説明
本発明は、たとえば、大きな容量のメモリアレイ内の長いビット線のためのソリューションを提供する。ある実施例では、図３に示されるように、３つのメインビット線１８０ａ−１８０ｃ（MBL0-MBL2）は、通常、ページレジスタ（図示せず）から所望のメモリアレイセグメント１２０へ接続される。対応するメインビット線トランジスタスイッチ１８１ａ−１８１ｃは、メインビット線１８０ａ−１８０ｃに沿って直列に配置されて、たとえば、メインビット線をほとんど等しい複数のセグメントまたはパーティションに分割する。各メインビット線１８０ａ−１８０ｃは、単一のトランジスタスイッチによって分離される。メインビット線に沿って直列に配置されるメインビット線トランジスタスイッチ１８１ａ−１８１ｃの間隔は、メモリアレイセグメントのサイズに一致するように選択され、または、特定の制御された容量値をメインビット線のパーティションに与えるように選択される。メインビット線トランジスタスイッチ１８１ａ−１８１ｉは、メインビット線パーティション１８２ａ−１８２ｉを分離または接続するように制御される。
【００１９】
メモリセルの行および列を有するデュアルビットプログラマブルメモリアレイセグメント１２０は、単一のアレイ、またはプログラマブルメモリ装置のパーティションであるアレイセグメントである。ワード線１２１WL0-WLn、コントロールゲート１２２CG0-CGn、ローカルビット線１２３BL0-BLnは、メモリアレイ１２０に接続される。ローカルビット線１２３は、メインビット線１８０ａ−１８０ｃに接続され、かつアクセスされるメモリアレイｓグメント１２０に最も近いデコード回路によって選択される。例として、ローカルビット線１７０は、ローカルビット線選択トランジスタ１７１によって、メインビット線１８０ｃに接続され、または分離される。少なくとも１つの電圧バイアス線１６０は、複数の電圧分離トランジスタ１６１ａ、１６１ｂ、１６２ａ、１６２ｂの少なくとも１つを活性化することによって、バイアス電圧Vbias0-Vbiasnをビット線１２３に与える。
【００２０】
ある実施例では、メインビット線１８０ａ−１８０ｃと対応のローカルビット線１２３との間に接続される分離装置がない。バイアス電圧線１６０は、電圧分離トランジスタ１６１ａ、１６１ｂ、１６２ａ、１６２ｂによって、メインビット線に分離され、または接続される。メインビット線は、消去またはプログラム動作のために用いられる様々なバイアス電圧を通すための経路として用いてもよい。
【００２１】
バイアス電圧Vbias0-Vbiasnは、少なくとも１つのメインビット線パーティションに与えられる。通常は、電圧分離トランジスタ１６１ａ、１６１ｂ、１６２ａ、１６２ｂは、メインビット線をバイアス電圧１６０（Vbias0-Vbiasn）に接続する。一般的に、各バイアス電圧Vbias0-Vbiasnは、メインビット線１８０ａ−１８０ｃごとに、１つの電圧分離トランジスタ１６１ａ、１６１ｂ、１６２ａ、１６２ｂに接続され、各メインビット線１８０ａ−１８０ｃは、複数のバイアス電圧の１つに接続される。
【００２２】
バイアス電圧１６０は、消去またはプログラム動作の間、ローカルビット線１２３に与えられる。メインビット線１８０ａは、パーティション１８２ａ、１８２ｂ、１８２ｃに分割される。バイアス電圧１６０が、ローカルビット線１２３に与えられるとき、対応するメインビット線パーティション１８２もまた、バイアス電圧を運ぶ。バイアス電圧Vbiasが、メインビット線パーティション１８２ｂに与えられて、メインビット線トランジスタスイッチ１８１ａ−１８１ｃが、バイアス電圧Vbiasを他のメモリアレイ（図示せず）
に与えるように構成されてもよく、あるいは、バイアス電圧Vbiasの単一のメインビット線パーティション１８２ｂへの印加を制限するように構成されてもよく、あるいは、バイアス電圧Vbiasを他のメインビット線パーティション１８２ａ、１８２ｃへ与えるように構成されてもよい。
【００２３】
ある実施例では、メインビット線トランジスタスイッチ１８１ｂおよび１８１ｃによって分離されるメインビット線パーティション１８２ｂは、メインビット線パーティション１８２ｂが、メインビット線の全体と比較して、より小さな容量を有する結果として、より短い期間において放電される。メインビット線パーティション１８２ｂのより小さな容量は、電圧をアレイに与えるのに必要な時間と電力を低減し、電圧を放電し、またはアレイからデータをセンスするための時間と電力を低減する。別の実施例では、メインビット線パーティション１８２ｂがメインビット線１８０の他の部分から分離されるときに、分離された部分（または、メインビット線パーティションの組み合わせ）が所定の電圧で維持される。たとえば、メインビット線１８０ａの全体が放電され、その後に、メインビット線パーティション１８２ｂがメインビット線１８０ａの残りから分離される。その後、メインビット線パーティション１８２ｂが、メモリアレイセグメント１２０上での、与えられたバイアス電圧Vbiasを用いた動作、または、メインビット線１８０ａの残りを、他のメインビット線パーティション１８２ａ、１８２ｃに影響を与えずに、分離する信号を駆動する動作を実行するために用いられる。
【００２４】
ある実施例では、少なくとも１つのメインビット線トランジスタスイッチ１８１ａ−１８１ｉと、複数のメインビット線パーティション１８２ａ−１８２ｉを含む３つのメインビット線１８０ａ−１８０ｃは、たとえば、デュアルビットメモリアレイセグメント１２０内部のメモリセル２５ａ、２５ｂ（図１を参照）の対上での動作を実行するために用いられる。２つのメインビット線１８０ｂ、１８０ｃは、メモリセル２５ａ、２５ｂへのデータおよびメモリセル２５ａ、２５からのデータをセンスまたは駆動するために用いられ、第３のメインビット線１８０ａが、バイアス電圧をメモリセル２５ａ、２５ｂへ与えられるために用いられる。メモリセル２５ａ、２５へデータをまたはメモリセル２５ａ，２５ｂからデータをセンスまたは駆動するために用いられる２つのメインビット線１８０ｂ、１８０ｃは、センスアンプへデータを渡し、またはドライバからデータを渡し、同時にバイアス電圧が第３のビット線１８０ａに与えられる。メインビット線１８０ａを区切るメインビット線トランジスタスイッチ１８１ａ−１８１ｃは、所望のメモリセルに与えられるバイアス電圧が、単一のメインビット線パーティション１８２ｂに対して分離するように構成される。しかしながら、メインビット線を区切るトランジスタスイッチもまた、バイアス電圧が、複数のビット線パーティション１８２ａ，１８２ｃに与えられるように構成される。
【００２５】
別の実施例では、１個またはそれ以上のメインビット線パーティション１８２ｂ、１８２ｃは、放電され、またはプリチャージされ、異なるメインビット線パーティション１８２ａが、消去またはプログラム動作の間、バイアス電圧を与えるために用いられる。
【００２６】
メインビット線パーティション１８２ｂ、またはメインビット線パーティション１８２ａ、１８２ｃの接続された組み合わせを、メインビット線の残りから分離するすることによって、いくつかの利点が得られる。第１に、メインビット線パーティション１８２ａの容量の全体が、メインビット線の全体の容量よりも小さく、かつスピードまたは待ち時間が改良される。さらに、ベリファイ動作の間にセンス回路によって見られる全ビット線の容量は、一定ではなく、かつ活性化されるメインビット線パーティションの数に依存する。第２に、複数のメインビット線パーティションを有することによって、異なる電圧、または異なる信号を異なるメインビット線パーティション１８２ａ−１８２ｉに与える機会を得る。さらにまた、異なるタイミングスキームが異なるビット線パーティション１８２
ａ−１８２ｉに与えられる。たとえば、バイアス電圧を与えるタイミングを与えられる他の信号と比較して、シフトさせてもよい。第３に、メインビット線１８０ａ−１８０ｃがパーティションに分割されるときには、メインビット線パーティション１８２ａ−１８２ｉが電気的に、より少ないトランジスタスイッチに接続され、改善されたリーク特性を有する。
【００２７】
別の実施例において、メインビット線１８０ａ−１８０ｃをパーティションまたはセグメントに分割することによって、メインビット線の全体の容量を制御することができる。メインビット線の容量を、より小さなまたは単一のメインビット線パーティション１８２ａ，１８２ｂ，１８２ｃを用いて削減して、動作を実行することができる。容量を削減するためにメインビット線１８０ａ−１８０ｃを制御することによって、より速い充電または放電時間が得られる。
【００２８】
代替的な実施例において、パーティション装置のすべてをイネーブルする、たとえば、第１のメインビット線１８０ａに対して、トランジスタスイッチ１８１ａ−１８１ｃをイネーブルすることによって、容量がより高くなる。しかしながら、メインビット線は、たとえば、４．５ボルトへ一端充電されたら、全プログラム動作の間中電圧ドライバを継続して使用せずに、プログラム動作を完了するために十分な電荷を維持し、電圧ドライバは、プログラム動作が完了する前に停止される。本実施例では、電圧ドライバは、プログラム動作のためにメインビット線をプリチャージするためだけに用いられる。さらに、各メインビット線１８０ａ−１８０ｃの容量は、プログラム動作のために、対応のメインビット線パーティション１８２ａ−１８２ｉを接続することによって、付加的な電流を蓄えるために制御されてもよい。
【００２９】
全体として、チャージまたはプリチャージ動作の間、および、プログラムサイクルの一部の間で電圧をオフすることによってプログラミングの間で、電力と時間を節約できる。
【００３０】
図４の実施例を参照して、メモリ装置２００は、アドレス、センスおよびプログラム回路２４０と接続される複数のメモリアレイセグメント２２０ａ−２２０ｃを含む。メモリセグメント２２０ａ−２２０ｃは、メインビット線パーティション２３０ａ−２３０ｃに分割されるメインビット線２１０にも接続される。メインビット線２１０をメインビット線パーティション２３０ａ−２３０ｃに分割し、バイアス電圧をメモリアレイに与えるためにメインビット線パーティション２３０ａ−２３０ｃを用いることによって、たとえば、センス回路２４０により近いメモリアレイセグメント２２０ａ−２２０ｃは、増加した速度で動作する。アクセスタイミングは、目標とされたメモリアレイセグメント２２０ａ−２２０ｃの相対的なあるいは近接した位置に応じて、またはメモリ動作の間に活性化されるメインビット線パーティション２３０ａ−２３０ｃの数に応じて変化する。センス回路２４０により近いメモリアレイセグメント２２０ａ−２２０ｃは、より短いビット線経路の増加した性能によって、データにより速くアクセスする。さらに、ドライブ回路２４０に物理的により近いメモリアレイセグメント２２０ａ−２２０ｃは、より短期間で、プリチャージされ、所望の電圧へ昇圧される。メモリ装置は、少なくとも１つのメモリアレイセグメント２２０ａ、または、単一のメモリ装置２００内の他のメモリアレイセグメント２２０ｂ−２２０ｃよりも、より早く、より低いアクセスタイムで、かつより低い遅延で動作するメインビット線パーティション２３０ｃを有するように構成することができる。
【００３１】
バイアス電圧を与えるためにメインビット線を用いることは、個々の金属層のサイズを縮小すること、または、高容量、高密度メモリアレイを製造するのに必要な層の数を削減するために有効な方法である。たとえば、各パーティションは、各対応のパーティションに近接して位置する、それ自体の装置のセットを有するかもしれない。ある実施例では、
３つの金属層が、メモリ装置の内部接続層において使用される。第１層Ｍ１は、ワード線を作成するために形成される。また、Ｍ２などの別の層がメインビット線を走らせるために使われる。別の層、たとえば、Ｍ３は、コントロールゲート線を走らせるために使われる。ビット線選択回路またはデコード回路は、ローカルビット線を選択するため。または、メインビット線パーティションを制御するために用いられる。
【００３２】
本発明は、例となるＥＥＰＲＯＭ以外の様々なタイプのメモリに適用することができる。さらに、メインビット線のパーティションをメモリ装置のダイの外部へ接続または分離する少なくとも１つのトランジスタスイッチを有する構成、または、メインビット線パーティションを用いて、データ信号またはバイアス電圧の代わりに制御信号を与えるまたは伝送するなど様々な構成が可能である。当然のことではあるが、上記説明は、例示を意図したものであり、例示に限定するものではない。当業者は、本発明を、その精神および添付の請求項の範囲で修正および変更することによって実施できることを認識するであろう。そのように記述された本発明の実施例は、特定の特徴、構造、または特性を含むが、すべての実施例は、必ずしも記述した特定の特徴、構造、または特性を含むとは限らない。「ある実施例」の記載を繰り返し使用したが、それは、必ずしも同一の実施例を示すとは限らないが、そうであってもよい。上記記述を読みかつ理解すれば、多くの他の実施例は、当業者にとって明らかであろう。したがって、記述は、制限するのでなく、例示とみなされるべきであろう。それゆえ、本発明の範囲は、添付の請求項とともに前記請求項が権利化されたものと等価な全範囲を参照して判断されるべきである。
【図面の簡単な説明】
【００３３】
【図１】先行技術のＭＯＮＯＳ型ＥＥＰＲＯＭ構造を表わす。
【図２】図１のメモリセルを消去またはプログラムするのに使われる先行技術の回路を表わす。
【図３】分割されたメインビット線の実施例を表わす。
【図４】複数のメモリアレイセグメントを有するメモリ装置に適用される、図３の分割されたメインビット線を有するメモリ装置の実施例を表わす。
【図１】
2009507315.tif 000003
【図２】
2009507315.tif 000004
【図３】
2009507315.tif 000005
【図４】
2009507315.tif 000006
【手続補正書】
【提出日】平成19年12月6日(2007.12.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のプログラマブルメモリセル、
前記複数のメモリセルに対応して接続される複数のローカルビット線、
少なくとも１つのローカルビット線に接続され、かつ単一のセンスアンプ回路のみを必要とするメインビット線、および
前記少なくとも１つのメインビット線上に配置され、前記メインビット線を複数のメインビット線パーティションに分割する少なくとも１つのスイッチングトランジスタを備えたメモリ装置。
【請求項２】
前記複数のプログラマブルメモリセルは、複数のメモリセルアレイセグメントとして配置される、請求項１記載のメモリ装置。
【請求項３】
前記複数のプログラマブルメモリセルは、デュアルビットメモリセル構造またはマルチビットセルである、請求項１記載のメモリ装置。
【請求項４】
前記メインビット線パーティションのすべては、長さにおいてほぼ等しい、請求項１記載のメモリ装置。
【請求項５】
前記スイッチングトランジスタは、少なくとも１つのメインビット線パーティションを少なくとも１つの他のメインビット線パーティションから選択的に分離、または選択的に接続することが可能な制御回路に接続される、請求項１記載のメモリ装置。
【請求項６】
少なくとも１つのメインビット線パーティションは、ローカルビット線選択トランジスタによって、少なくとも１つのローカルビット線に接続される、請求項１記載のメモリ装置。
【請求項７】
少なくとも１つのメインビット線パーティションは、電圧バイアス線に接続される、請求項１記載のメモリ装置。
【請求項８】
少なくとも１つの他のメインビット線パーティションは、センス回路に同時に接続される、請求項７記載のメモリ装置。
【請求項９】
前記少なくとも１つのメインビット線パーティションは、さらに、少なくとも１つのプログラマブルメモリセルに接続される、請求項７記載のメモリ装置。
【請求項１０】
前記メモリ装置は、さらに、複数のメインビット線を備える、請求項１記載のメモリ装置。
【請求項１１】
前記少なくとも１つのスイッチングトランジスタは、前記メモリ装置のタイミングパラメータを変更することができる制御回路に接続される、請求項１記載のメモリ装置。
【請求項１２】
単一のメインビット線パーティションは、１つのメモリセルに選択的に接続される、請求項１１記載のメモリ装置。
【請求項１３】
１個以上のメモリセルをプログラムする方法であって、
メインビット線に直列に接続され、かつそれを分割する少なくとも１つのスイッチングトランジスタを制御するステップを含み、前記メインビット線は、前記１個以上のメモリセルの読出しのための単一のセンスアンプを必要とし、
前記方法は、さらに、
前記メインビット線を複数のメインビット線パーティションに分離するステップ、および
バイアス電圧を少なくとも１つのメインビット線パーティションに与えるステップを含む、方法。
【請求項１４】
請求項１３のメモリセルをプログラムする方法は、さらに、
少なくとも１つのメインビット線パーティションを、少なくとも１つのメモリセルに接続される少なくとも１つのローカルビット線に選択的に接続するステップを含む、方法。
【請求項１５】
請求項１３のメモリセルをプログラムする方法であって、
前記バイアス電圧を前記少なくとも１つのメインビット線パーティションに与えるステップは、少なくとも１つのメモリセルを消去するために実行される、方法。
【請求項１６】
請求項１３のメモリセルをプログラムする方法であって、
前記バイアス電圧を前記少なくとも１つのメインビット線パーティションに与えるステップは、少なくとも１つのメモリセルに論理値を書込むために実行される、方法。
【請求項１７】
請求項１３のメモリセルをプログラムする方法であって、
前記バイアス電圧を前記少なくとも１つのメインビット線パーティションに与えるステップは、前記メモリセルをプログラムするために実行され、同時に少なくとも１つの他のメインビット線パーティションを用いてデータ値を駆動する、方法。
【請求項１８】
請求項１３のメモリセルをプログラムする方法であって、
前記バイアス電圧を前記少なくとも１つのメインビット線パーティションに与えるステップは、バイアス電圧ドライバを継続的に使用せずに、少なくとも１つのメモリセルのプログラム動作を完了するために用いられる、方法。
【請求項１９】
請求項１３のメモリセルをプログラムする方法であって、
前記少なくとも１つのメインビット線パーティションに与えられた前記バイアス電圧は
、放電され、同時に少なくとも１つの他のメインビット線パーティションを用いてデータ値を駆動する、方法。
【請求項２０】
請求項１３のメモリセルをプログラムする方法であって、さらに、
メモリセルの動作の間に選択された前記メインビット線パーティションの数に基づいて、少なくとも１つのメモリアクセスタイミングパラメータを変更するステップを含む、方法。
【請求項２１】
請求項１３のメモリセルをプログラムする方法であって、さらに、
前記メモリセルの他のメモリ回路への近接性に基づいて、少なくとも１つのメモリアクセスタイミングパラメータを変更するステップを含む、方法。
【国際調査報告】
2009507315.tif 000007
2009507315.tif 000008