(57)【要約】メモリデバイス（１０）が、第１の軸（Ａ−Ａ）を画定する１つのソース（２０）および少なくとも２つのドレイン（１８）を含む活性領域（１６）を含む。少なくとも２本の実質的に平行なワード線（１２）が、第１のピッチで画定され、１本のワード線（１２）が、各ドレイン（１８）とソース（２０）の間に位置する。ディジット線（１４）が、第２のピッチで画定され、ディジット線（１４）のうちの１本が、ソース（２０）に結合され、第２の軸（Ｂ−Ｂ）を形成する。メモリアレイの活性領域（１６）は、ワード線（１２）およびディジット線（１４）によって画定されたグリッドに対して４５度傾斜している。ワード線のピッチは約１．５Ｆであるが、ディジット線のピッチは約３Ｆである。【選択図】図１
2009507373.tif 000002
【特許請求の範囲】
【請求項１】
集積回路を含むシステムであって、前記集積回路が、
ソースおよびドレインを含む活性領域と、
前記集積回路を形成するために使用されるフォトリソグラフィ技術の最小分解能（Ｆ）の２倍未満の第１のピッチを有する少なくとも２本の実質的に平行なワード線であって、前記ワード線のうちの少なくとも１本が前記活性領域と交差する、ワード線と、
前記最小分解能（Ｆ）の２．５倍よりも大きい第２のピッチを有する少なくとも２本のディジット線であって、前記ディジット線のうちの少なくとも１本が前記ソースに電気的に結合される、ディジット線と
を含む、システム。
【請求項２】
前記活性領域が、前記ソースを共有する少なくとも２つのドレインを含む、請求項１に記載のシステム。
【請求項３】
第１のワード線の少なくとも一部が、前記ソースと前記少なくとも２つのドレインのうちの第１のドレインとの間に位置し、
第２のワード線の少なくとも一部が、前記ソースと前記少なくとも２つのドレインのうちの第２のドレインとの間に位置する、請求項２に記載のシステム。
【請求項４】
ソースおよびドレインを含む複数の活性領域をさらに含む、請求項１に記載のシステム。
【請求項５】
前記ワード線が、完全に凹設される、請求項１に記載のシステム。
【請求項６】
前記第１のピッチが、前記最小分解能（Ｆ）の１．２５〜１．９倍である、請求項５に記載のシステム。
【請求項７】
前記第２のピッチが、前記最小分解能（Ｆ）の約３倍である、請求項１に記載のシステム。
【請求項８】
前記活性領域が、前記ソースと前記ドレインの間に延びる線にほぼ沿って第１の軸を画定し、
前記ディジット線のうちの前記少なくとも１本が、第２の軸に沿って延び、かつ
前記第１の軸と前記第２の軸の間の鋭角が、１０〜８０度である、請求項１に記載のシステム。
【請求項９】
前記鋭角が、２０〜６０度である、請求項８に記載のシステム。
【請求項１０】
前記鋭角が、４０〜５０度である、請求項９に記載のシステム。
【請求項１１】
前記鋭角が、約４５度である、請求項９に記載のシステム。
【請求項１２】
前記２本のワード線がそれぞれ、前記ディジット線のうちの前記少なくとも１本と約９０度の角度を形成する、請求項１に記載のシステム。
【請求項１３】
スペーサが、前記ワード線と前記ドレインを分離しない、請求項１に記載のシステム。
【請求項１４】
第１の軸を画定する１つのソースおよび少なくとも２つのドレインを含む実質的に直線状の活性領域と、
第１のピッチで画定された少なくとも２本の実質的に平行なワード線と、前記ソースと前記少なくとも２つのドレインのうちの第１のドレインの間に位置する、第１のワード線の少なくとも一部と、前記ソースと前記少なくとも２つのドレインのうちの第２のドレインの間に位置する、第２のワード線の少なくとも一部と、
第２のピッチで画定された少なくとも２本のディジット線であって、前記ディジット線のうちの少なくとも１本が、前記ソースに結合され、第２の軸を形成する、ディジット線と
を含むメモリデバイスであって、
前記第１の軸と前記第２の軸の間の鋭角が、１０〜８０度の範囲内にあり、前記第１および第２のピッチの一方が、前記メモリデバイスを形成するために使用されるフォトリソグラフィ技術の最小分解能（Ｆ）の２．５倍よりも大きく、前記メモリデバイスの前記第１および第２のピッチの他方が、前記最小分解能（Ｆ）の２倍未満である、
メモリデバイス。
【請求項１５】
前記第２のピッチが、前記最小分解能（Ｆ）の２．７５〜３．２５倍である、請求項１４に記載のメモリデバイス。
【請求項１６】
前記第２のピッチが、前記最小分解能（Ｆ）の約３倍に等しい、請求項１５に記載のメモリデバイス。
【請求項１７】
前記第１のピッチが、前記最小分解能（Ｆ）の２倍未満である、請求項１４に記載のメモリデバイス。
【請求項１８】
前記ワード線が、前記最小分解能（Ｆ）未満の幅で画定される、請求項１４に記載のメモリデバイス。
【請求項１９】
前記ワード線の前記幅が、６０ｎｍ未満である、請求項１８に記載のメモリデバイス。
【請求項２０】
前記ワード線のうちの少なくとも１本が、前記最小分解能（Ｆ）の約半分に等しい幅を有する、請求項１４に記載のメモリデバイス。
【請求項２１】
前記ワード線のうちの少なくとも１本の前記幅が、約３０〜５０ｎｍである、請求項２０に記載のメモリデバイス。
【請求項２２】
前記ワード線が、ピッチダブリング技術によって形成される、請求項１４に記載のメモリデバイス。
【請求項２３】
前記ワード線の上部が、前記ソースの上部および前記少なくとも２つのドレインの上部の下方に位置する、請求項１４に記載のメモリデバイス。
【請求項２４】
メモリデバイスを製造する方法であって、
基板を提供すること、
前記基板内に少なくとも１つの活性領域を画定することであって、前記活性領域が、第１の軸がそれに沿って画定される線を形成するソースおよびドレインを有することと、
ピッチダブリング技術によって前記基板内に少なくとも１対のワード線を画定することであって、前記ワード線の対が、前記メモリデバイスを形成するために使用されるフォトリソグラフィ技法の最小分解能（Ｆ）の２倍未満の第１のピッチを有することと、および、
前記基板の上方に少なくとも２本のディジット線を画定することであって、前記ディジット線のうちの１本の少なくとも一部が、前記ソースの上方に第２の軸に沿って延び、前
記少なくとも２本のディジット線が、前記最小分解能（Ｆ）の２．５倍よりも大きい第２のピッチを有することと、
を含む方法。
【請求項２５】
前記活性領域が、１つのソースおよび２つのドレインを含む、請求項２４に記載の方法。
【請求項２６】
前記ワード線のうちの少なくとも１本が、前記最小分解能（Ｆ）未満の幅で画定される、請求項２４に記載の方法。
【請求項２７】
前記少なくとも２本のディジット線が、前記最小分解能（Ｆ）の２．７５〜３．２５倍のピッチを有する、請求項２４に記載の方法。
【請求項２８】
前記第１の軸が、前記第２の軸と鋭角を形成する、請求項２４に記載の方法。
【請求項２９】
前記鋭角が、１０〜８０度の範囲内にある、請求項２８に記載の方法。
【請求項３０】
前記鋭角が、４０〜５０度の範囲内にある、請求項２８に記載の方法。
【請求項３１】
前記ワード線を画定することが、前記ワード線を前記基板の中に凹設することをさらに含む、請求項２４に記載の方法。
【請求項３２】
前記ワード線の対を画定することが、
線パターンをリソグラフィによってフォトレジスト層内に形成することと、
前記線パターンを、前記フォトレジスト層を介してハードマスク層の上にエッチングすることと、
前記フォトレジスト層を取り除くことと、
前記メモリデバイスの上にスペーサ材料を堆積させることと、
前記スペーサ材料をエッチングして、前記スペーサ材料を水平面から優先的に除去することと、
前記ハードマスク層を含む材料を堆積させることと、
前記スペーサ材料を取り除いて、少なくとも１対のトレンチを形成することと、
前記基板の中にエッチングして、前記少なくとも１対のトレンチを深くすることと、および
前記少なくとも１対のトレンチを電極材料で部分的に充填することと、
をさらに含む、請求項２４に記載の方法。
【請求項３３】
電極材料を堆積させる前記ステップが、
前記少なくとも１対のトレンチをふさぐようにポリシリコンを堆積させることと、
前記少なくとも１対のトレンチ内の前記ポリシリコンをエッチバックすることと、
前記エッチバックしたポリシリコンを実質的に覆うように金属層を堆積させることと、および、
前記ポリシリコンをアニーリングステップによってシリサイド化することと、
をさらに含む、請求項３２に記載の方法。
【請求項３４】
エッチバックすることが、前記金属層を堆積させる前に、前記トレンチ内に前記ポリシリコンを凹設することを含む、請求項３３に記載の方法。
【請求項３５】
部分的に充填することが、前記少なくとも１対のトレンチを金属材料で充填し、前記トレンチ内に前記金属材料を凹設することを含む、請求項３２に記載の方法。
【請求項３６】
前記ワード線の対を画定することが、前記メモリデバイスの他の領域内にロジックゲートを同時に画定することを含む、請求項２４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の相互参照］
本出願は、本明細書と同日付けで出願された、ＰＥＲＩＰＨＥＲＡＬ  ＧＡＴＥ  ＳＴＡＣＫＳ  ＡＮＤ  ＲＥＣＥＳＳＥＤ  ＡＲＲＡＹ  ＧＡＴＥＳという名称の米国特許出願第１１／２１９，３０４号（代理人整理番号ＭＩＣＲＯＮ．３３８Ａ）、ならびに本明細書と同日付けで出願された、ＳＩＬＩＣＩＤＥＤ  ＲＥＣＥＳＳＥＤ  ＳＩＬＩＣＯＮという名称の米国特許出願第１１／２１９，３０３号（代理人整理番号ＭＩＣＲＯＮ．３３９Ａ）に関連する。
【０００２】
［技術分野］
本発明は一般に、集積回路設計に関し、より詳細には、面積を最小にするとともにフィーチャ（ｆｅａｔｕｒｅ）サイズを最大にするためのレイアウトに関する。
【背景技術】
【０００３】
最新の電子機器の携帯性、計算能力、メモリ容量、およびエネルギー効率の向上を求める要求を含む多くのファクタの結果として、集積回路が継続的に小型化されている。これらの小型化を容易にするために、集積回路を形成する電気デバイスや相互接続線幅などの構成フィーチャのサイズもまた、継続的に縮小されている。
【０００４】
フィーチャサイズを縮小する傾向は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、強誘電体（ＦＥ）メモリなどのメモリ回路またはメモリデバイスにおいて最も明らかである。一例を挙げると、ＤＲＡＭは一般に、メモリセルとして公知の何百万もの同じ回路素子を含む。一応用例では、１対のメモリセルが３つの電気デバイス、すなわち、２つのストレージキャパシタと、メモリセル、２つのゲート、２つのチャネル、および２つのドレインによって共有される単一ソースを有するアクセスフィールドトランジスタとを含む。したがって、この１対のメモリセルは、それぞれが１ビット（２進数字）のデータを保存することができる２つのアドレス可能位置を有する。１ビットが、トランジスタを介してセルの位置の一方に書き込まれるとともに、ソース電極部位からドレイン電極上の電荷を検知することによって読み取られることができる。
【０００５】
構成電気デバイスおよびそれらにアクセスする導電線のサイズを縮小することにより、これらのフィーチャを組み込んだメモリデバイスのサイズを縮小することができる。したがって、より多くのメモリセルをメモリデバイス上に取り付けることによって、所与のチップ面積に対するストレージ容量を増大させることができる。
【０００６】
フィーチャサイズの継続的な縮小は、ますます大きくなる要求を、フィーチャを形成するために使用される技術に対して行っている。１つの周知の技術が、導電線などのフィーチャを基板上にパターン化するために広く使用されているフォトリソグラフィである。ピッチの概念は、これらのフィーチャのサイズを表すために使用されうる。メモリアレイに特有の繰返しパターンの場合、ピッチは、２つの隣接するフィーチャ内の同一点間の距離と定義される。隣接するフィーチャは一般に、絶縁体などの材料によって分離される。結果として、ピッチは、フィーチャの幅と、そのフィーチャを隣接するフィーチャから分離させる空間または材料の幅との和と見なすことができる。レンズ限界や光波長または放射波長などの光学ファクタにより、フォトリソグラフィ技術は、特定のリソグラフィ技術がそのピッチ未満ではフィーチャを確実に形成することができない最小ピッチを有する。この最小ピッチは一般に、最小ピッチの半分、すなわちフィーチャサイズＦを画定する変量
で参照される。この変量は、しばしば「分解能」と呼ばれる。最小ピッチ２Ｆは、理論限界をフィーチャサイズの縮小に置いている。
【０００７】
ピッチダブリング（ｐｉｔｃｈ  ｄｏｕｂｌｉｎｇ：ピッチ倍増）が、フォトリソグラフィ技術の能力を、その技術の最小ピッチを超えて伸ばして、２Ｆ未満のピッチを達成する１つの方法である。２つのピッチダブリング技術が、Ｌｏｗｒｅｙらに発行された米国特許第５，３２８，８１０号、ならびにＡｂａｔｃｈｅｖらによって２００４年９月２日に出願された米国特許出願１０／９３４，７７８において例示および説明されており、それらの開示全体が、参照により本明細書に組み込まれる。こうした技術は、潜在的なフォトリソグラフィのピッチを首尾よく減少させることができるが、それらはまた、製造コストを増大させる。
【０００８】
従来のリソグラフィ技術を用いて可能な密度を高めるための他の方法は、より多くのメモリセルを同一面積内にピッチを変えずに収めるために、メモリデバイスのレイアウトを変更することである。そのような方法を使用することにより、メモリデバイスのサイズを、光学的限界で決定される最小ピッチ２Ｆを超えることなく縮小することができる。あるいは、メモリデバイスは、一定ピッチを維持しながら、より多くのメモリセルを保持するように構成することもできる。
【０００９】
これらの２つの方法、すなわちピッチダブリングおよびメモリレイアウトの変更は、調和して使用されることがほとんどなかった。したがって、メモリデバイスのサイズが収縮したり、あるいはメモリデバイスの密度が増大したりしても、ある素子間のピッチを大きくしたメモリデバイスを形成する方法が必要である。そのようなメモリの設計またはレイアウトは、ピッチマルチプライド（ｐｉｔｃｈ−ｍｕｌｔｉｐｌｉｅｄ：ピッチの増大)した素子の小さいピッチが、メモリデバイスの他の素子を適切に画定しかつ分離させるために、潜在的にフォトリソグラフィ技術の能力を伸ばすことができるときに、ピッチマルチプリケーション（ｐｉｔｃｈ−ｍｕｌｔｉｐｌｉｃａｔｉｏｎ：ピッチ増大）と併用することが特に望ましい。
【発明の開示】
【００１０】
本発明の一態様によれば、メモリデバイスが開示される。メモリデバイスは、第１の軸を画定する１つのソースおよび少なくとも２つのドレインを含む実質的に直線状の活性領域を含む。メモリはさらに、第１のピッチで画定された少なくとも２本の実質的に平行なワード線と、少なくとも２つのドレインのうちの第１のドレインとソースの間に位置する、第１のワード線の少なくとも一部と、少なくとも２つのドレインのうちの第２のドレインとソースの間に位置する、第２のワード線の少なくとも一部とを含む。メモリデバイスはさらに、第２のピッチで画定された少なくとも２本のディジット線を含み、その少なくとも２本のディジット線のうちの１本が、ソースに結合され、第２の軸を形成する。第１の軸と第２の軸の間の鋭角が、１０〜８０度の範囲内にあり、第１および第２のピッチの一方は、メモリデバイスを形成するために使用されるフォトリソグラフィ技術の最小分解能（Ｆ）の２．５倍よりも大きく、メモリデバイスの第１および第２のピッチの他方は、最小分解能の２倍未満である。
【００１１】
本発明の他の態様によれば、集積回路が提供される。集積回路は、ソースを共有する少なくとも２つのドレインを含む少なくとも２つのメモリセルを含み、少なくとも２つのメモリセルは、少なくとも２つのドレインのうちの少なくとも１つとソースとの間に延びる第１の長手方向軸を画定する。集積回路はさらに、少なくとも２つのメモリセルと交差する少なくとも２本の実質的に平行な凹設ワード線を含む。集積回路はさらに、集積回路を形成するために使用されるフォトリソグラフィ技術の最小分解能（Ｆ）の２．７５〜３．２５倍のピッチで画定された少なくとも２本のディジット線を含み、少なくとも２本のデ
ィジット線のうちの１本が、ソースに結合され、第２の軸に沿って延びる。好ましくは、第１および第２の軸は、それらの間に鋭角を形成し、ワード線は、最小分解能の１．２５〜１．９倍の有効ピッチで画定される。
【００１２】
本発明の他の態様によれば、システムが提供される。システムは、ソースおよびドレインを含む活性領域と、ピッチダブリング技術によって形成されたワード線とを含み、ワード線の少なくとも一部が、活性領域と交差することが好ましい。システムはさらに、システムを形成するために使用されるフォトリソグラフィ技術の最小分解能（Ｆ）の２．５倍よりも大きいピッチを有する少なくとも２本のディジット線を含み、少なくとも２本のディジット線のうちの１本が、ソースに電気的に結合される。
【００１３】
本発明の他の実施形態によれば、メモリデバイスを製造する方法が開示される。この方法によれば、基板が用意され、基板内に少なくとも１つの活性領域が画定され、前記活性領域は、１つのソースおよび２つのドレインを含み、ソース、およびドレインの少なくとも一方が、第１の軸がそれに沿って画定される線を形成する。少なくとも１対のワード線もまた、基板内にピッチダブリング技術で画定される。少なくとも２本のディジット線が、基板の上方にも画定され、少なくとも２本のディジット線のうちの１本の少なくとも一部が、ソースの上方に延び、かつ第１の軸と鋭角を形成する第２の軸を画定し、少なくとも２本のディジット線は、メモリデバイスを形成するために使用されるフォトリソグラフィ技術の最小分解能（Ｆ）の２．７５〜３．２５倍のピッチを有する。
【００１４】
本発明の他の態様によれば、メモリデバイスが提供される。メモリデバイスは、第１の軸を画定する１つのソースおよび少なくとも２つのドレインを含む実質的に直線状の活性領域を含む。メモリデバイスはさらに、第２の軸を形成する少なくとも２本の実質的に平行なワード線と、少なくとも２つのドレインのうちの第１のドレインとソースの間に位置する、第１のワード線の少なくとも一部と、少なくとも２つのドレインのうちの第２のドレインとソースの間に位置する、第２のワード線の少なくとも一部とを含む。メモリデバイスはさらに、ソースに結合され第３の軸を形成するディジット線を含み、第２の軸と第３の軸は概ね直交し、第１の軸と第３の軸の間の鋭角が、４０〜５０度の範囲内にある。
【００１５】
本発明の他の態様によれば、メモリデバイスを形成する方法が開示される。基板が提供され、基板内に少なくとも１つの活性領域が画定され、前記活性領域は、１つのソースおよび２つのドレインを含み、ソース、およびドレインのうちの少なくとも１つが、第１の軸がそれに沿って画定される線を形成する。少なくとも１対のワード線もまた、基板内に画定され、ワード線の対は、少なくとも１つの活性領域と交差し、ワード線の対は、メモリデバイスを形成するために使用されるフォトリソグラフィ技術の最小分解能（Ｆ）の２倍未満のピッチを有する。少なくとも２本のディジット線もまた、基板の上方に、少なくとも１対のワード線と概ね直交する第２の軸に沿って画定され、少なくとも２本のディジット線のうちの１本の少なくとも一部が、ソースの上方に延び、少なくとも２本のディジット線は、最小分解能の２．７５〜３．２５倍のピッチを有する。
【発明を実施するための最良の形態】
【００１６】
本発明の好ましい実施形態について、ピッチダブリング技術と組み合わせて説明するが、これらの好ましい実施形態の回路設計が任意の集積回路に組み込まれうることが、理解されるべきである。具体的には、それらは、ロジックアレイまたはゲートアレイと、ＤＲＡＭ、ＲＡＭ、フラッシュメモリなどの揮発性または不揮発性メモリデバイスとを含む、電気デバイスアレイを有するデバイスを形成するために、有利に適用することができる。本明細書に記載の方法によって形成された集積回路は、マザーボード、デスクトップまたはラップトップ型コンピュータ、デジタルカメラ、携帯情報端末などのいくつかのより大きなシステムのうちのいずれにも、あるいはメモリが有用となるいくつかのデバイスのう
ちのいずれにも組み込むことができる。
【００１７】
本発明の一実施形態に従ってレイアウトされた１つのメモリデバイス、ＤＲＡＭの設計および機能が、図に示されており、以下で詳細に説明する。
【００１８】
図１は、メモリデバイス１０の一部を示す図である。この概略レイアウトは、メモリデバイス１０を形成する様々な電気デバイスおよび他の構成要素を示す。もちろん、これらの構成要素のうちの多くは、単なる視覚的表現では区別できないはずであり、図１に示されている構成要素のうちのいくつかは、それらの機能を強調して表示するために、他の構成要素から意図的に区別されている。メモリデバイス１０は、電気デバイスが形成される最低水準の半導体材料を形成する基板１１の上または中に組み込まれる。基板１１は一般に、シリコンを含む。もちろん、当業者には周知のように、他の適切な材料（例えば、他のＩＩＩ〜Ｖ族元素）を使用することもできる。他の構成要素について記述する場合、それらの深さまたは高さは、図２に最もよく見られる基板１１の上面を参照すると、最も容易に理解することができる。
【００１９】
メモリデバイス１０に沿って延びる４本の細長いワード線１２ａ、１２ｂ、１２ｃ、１２ｄもまた、図１に示されている。好ましい一実施形態では、これらのワード線１２は、ピッチダブリング技術を用いて形成された。具体的には、これらのワード線１２は、図３〜９を参照しながらより詳細に論じる方法で形成されることが好ましい。この技法を用いると、得られるフィーチャのピッチを、フォトリソグラフィ技術で画定される最小ピッチよりも小さくすることができる。例えば、一実施形態では、得られるフィーチャのピッチは、フォトリソグラフィ技術で画定される最小ピッチの半分に等しくすることができる。
【００２０】
一般に、ピッチダブリングは、当業者にはよく理解されているように、以下の一連のステップによって行うことができる。最初に、フォトリソグラフィを使用して、消耗材料層の上にあるフォトレジスト層内、および基板内に線パターンを形成することができる。このフォトリソグラフィ技術は、上記に開示したように、隣接する線間のピッチ２Ｆを達成するが、このピッチは、フォトリソグラフィの光学特性によって制限される。一実施形態では、Ｆは、６０〜１００ｎｍの範囲内にある。この範囲は、フィーチャを画定するために使用される最先端のフォトリソグラフィ技術で典型的なものである。１つのフォトリソグラフィシステムでは、Ｆは約８６ｎｍに等しいが、別のシステムでは、Ｆは約７８ｎｍに等しい。
【００２１】
フォトリソグラフィで画定される各線の幅もまた、当業者にはよく理解されているように、通常はＦと定義される。次いで、パターンがエッチングステップ（好ましくは異方性）によって下方の消耗材料層に転写され、それによって、下方層内にプレースホルダ、すなわちマンドレルを形成することができる。次いで、フォトレジスト線を取り除くことができ、マンドレルを等方性エッチングして、隣接するマンドレル間の距離を増大させることができる。好ましくは、隣接するマンドレル間の距離をＦから３Ｆ／２に増大させる。あるいは、等方性「収縮」または「トリム」エッチが、レジストの水準で行われたかもしれない。次いで、共形スペーサ材料層をマンドレルの上に堆積させることができる。この材料層は、マンドレルの水平面も垂直面も覆う。したがって、スペーサ、すなわち他の材料の側壁から延びる材料が、スペーサ材料を水平面から方向性スペーサエッチで優先的にエッチングすることによって、マンドレルの側面上に形成される。次いで、残りのマンドレルが、ともにパターニング用マスクとして働くことができるスペーサの背面だけを残して選択的に除去される。したがって、所与のピッチ２Ｆが、以前は１つのフィーチャと１つのスペースとを画定するパターンを含んでいた場合、同じ幅が、このときスペーサによって画定された２つのフィーチャと２つのスペースとを含む。その結果、所与のフォトリソグラフィ技術で達成可能な最小フィーチャサイズは、効果的に縮小される。このピッチ
ダブリング法は、フィーチャサイズをさらに縮小するために繰り返すことができるものであり、図３〜９を参照しながら以下により詳細に論じる。
【００２２】
もちろん、当分野で周知のように、収縮／トリムエッチの範囲および堆積したスペーサの厚みは、様々なフィーチャおよびピッチサイズを達成するために、変更されることがある。図示の実施形態では、フォトリソグラフィ技術が、ピッチ２Ｆを分解できるのに対して、フィーチャ、すなわちこの実施例でのワード線１２は、ピッチＦを有する。ワード線１２は、約Ｆ／２の幅で画定され、隣接するワード線１２ａ、１２ｂまたは１２ｃ、１２ｄは、同じ幅Ｆ／２で分離される。一方、ピッチダブリング技術の副産物として、離間されたワード線１２ｂ、１２ｃ間の分離距離は、３Ｆ／２である。好ましい一実施形態では、分離トレンチが、絶縁体で充填され、これらのワード線１２ｂ、１２ｃ間のこの隔離距離内にあるが、他の実施例では、この分離トレンチはなくてもよい。
【００２３】
３Ｆの距離ごとに、２本のワード線があり、有効ピッチ３Ｆ／２と呼ぶことができるものをもたらす。より一般的には、ワード線は、１．２５Ｆ〜１．９Ｆの有効ピッチを有することが好ましい。もちろん、ワード線を画定するために使用される特定のピッチは、例にすぎない。他の実施形態では、ワード線は、より一般的な技法によって製作することができ、ピッチダブリングが使用される必要はない。一実施形態では、例えば、ワード線は、それぞれが幅Ｆを有することができ、Ｆ、２Ｆ、３Ｆまたは他の幅で分離されうる。他の実施形態では、ワード線は、対で形成される必要はない。例えば、一実施形態では、ただ１本のワード線が、各活性領域を通る必要がある。
【００２４】
ワード線１２の全長は、図１では見えないが、典型的な実施では、各ワード線１２が、何百、何千あるいは何百万ものトランジスタにわたって延びることができる。ワード線１２の縁部では、当業者には周知のように、ワード線１２は一般に、ワード線１２全体に電流を流すことができる電源などのデバイスに電気的に結合される。ワード線１２用の電源は、メモリコントローラを介してＣＰＵに間接的に結合されることが多い。
【００２５】
一実施形態では、ワード線１２は、ホウ素をドープしたシリコンなどのｐ型半導体を含む。他の実施形態では、ワード線１２は、当業者には周知のように、ｎ型半導体、金属シリサイド、タングステン、または同様に働く材料を含むことができる。いくつかの実施形態では、ワード線１２は、層状構成、混合構成または化学結合構成で、様々な材料を含むことができる。
【００２６】
図１内に見られる横線は、ディジット線１４ａ、１４ｂによって形成される。１つの例示的な実施形態では、図１にＤＬとして示されている、これらのディジット線のそれぞれの幅は、Ｆに等しい。これらの例示的なディジット線１４を形成するために、ピッチダブリングは使用されていない。隣接するディジット線１４ａ、１４ｂは、好ましい実施形態では、図１にＳとして示されている、２Ｆに等しい距離で分離される。ディジット線のピッチは、２．５Ｆよりも大きく、かつ４Ｆ未満であることが好ましい。ピッチダブリング技術がないと、下限値は、もちろん、ディジット線を形成するために使用されるフォトリソグラフィ技術によって課せられる。一方、この範囲の上端付近では、フォトリソグラフィは、あまり正確ではなく、したがってあまり高価ではないが、メモリ自体は、過大に大きくなり始める。より好ましい実施形態では、ディジット線のピッチは、２．７５Ｆ〜３．２５Ｆである。この範囲は、製造の容易さとチップのサイズとの望ましいバランスを示す。図示の実施形態では、ディジット線１４のピッチは３Ｆである。もちろん、他の実施形態では、異なる幅および間隔が可能である。
【００２７】
ワード線１２と同様に、ディジット線１４の全長もまた、図１では見えないが、ディジット線１４は一般に、多くのトランジスタにわたって延びる。ディジット線１４の縁部で
は、当業者には周知のように、ディジット線１４は一般に、電流センス増幅器に電気的に結合され、それによって電源または電圧源に電気的に結合される。ディジット線１４用の電源もまた、メモリコントローラを介してＣＰＵに間接的に結合されることが多い。ディジット線１４間のピッチが緩和された結果、センス増幅器は互いにさらに離間されて、それらの製造公差を緩和するとともに、隣接するディジット信号の容量結合の可能性を低くすることができる。
【００２８】
一実施形態では、ディジット線１４は、タングステン、銅、銀などの導電性金属を含む。他の実施形態では、当業者には周知のように、他の導体または半導体を使用することができる。
【００２９】
図１内に見ることができる他のフィーチャは、ディジット線の軸Ｂに対して角度をつけた軸Ａを形成する、曲線のある長方形内に示されている活性領域１６である。これらの長方形は、基板１１内のドープ領域またはウェルを表すが、他の実施形態では、これらの長方形は、メモリデバイス１０および基板１１の中または上の物理的構造または材料を表す必要はない。活性領域１６は、電界効果トランジスタを含む、メモリデバイス１０の各部分を画定するとともに、一般にフィールド分離要素（例えば、浅いトレンチ分離（ＳＴＩ））によって取り囲まれる。好ましい一実施形態では、これらの活性領域はそれぞれ、２つのドレイン１８および１つのソース２０を含む。ソースおよびドレインは、当業者には周知のように、図１に示されているより大きくても小さくてもよい。それらはまた、当業者には周知のいくつかの方法のうちのいずれかで製作することもできる。
【００３０】
他の実施形態では、活性領域は、ソースがディジット線の近傍に形成されるとともに、ドレインがソースから１本のワード線によって分離された、１つのソースおよび１つのドレインを含むことができる。このような実施形態では、メモリデバイスは、図１のメモリデバイス１０と同様に構成することができるが、１本のワード線が各活性領域を通っているだけでよい。もちろん、他の実施形態では、活性領域は、１つのソースおよび１つのドレインを含むことができ、メモリデバイスはさらに、図１に示されている対のワード線１２ｃ、１２ｄと同じように構成された、活性領域に近接して延びる２本のワード線を含むことができる。そのような実施形態では、２本のワード線はともに、ソースとドレインの間に延び、トランジスタの冗長制御を提供することができる。
【００３１】
図のように、ディジット線１４は、ディジット線の列にある各ソース２０の近位を、好ましくはその上方を走る（図２参照）。一方、各ソース２０は、両側に、それに隣接するドレイン１８からワード線１２によって分離される。一実施形態では、ソース２０およびドレイン１８は、リンまたはアンチモンをドープしたシリコンなどのｎ型半導体材料を含む。他の実施形態では、ソース２０およびドレイン１８は、ｐ型半導体を含むことができ、あるいは、当業者には周知であるように、他の材料から製作することもできる。実際には、ソース２０およびドレイン１８は、同じ化合物から製作される必要はない。
【００３２】
メモリデバイス１０の機能について、活性領域１６のうちの１つの断面を示す図２を参照しながら簡単に論じる。ＤＲＡＭが機能する基本的様式のさらなる考察については、参照によりその全体が本明細書に組み込まれる、Ｓｅｅｌｙらに発行された米国特許第３，７３１，２８７号が、ＤＲＡＭについてより詳細に論じている。
【００３３】
図２に示されているように、ドレイン１８およびソース２０は、基板１１の比較的平坦な上面からの突出部を含むことができる。好ましい一実施形態では、ソース２０およびドレイン１８は、基板１１と一体のものとして製作され、モノリシックウエハまたは基板をエッチングすることによって、基板１１の表面に対して隆起する。他の構成では、ソースおよびドレインの突出部は、当業者には周知の技法を用いて選択的なエピタキシャル堆積
によって形成される。
【００３４】
一実施形態では、ディジット線１４ｂの少なくとも一部が、ソース２０の上面の上方に位置する。図２に示されているように、ソース２０は、複数段または図のように単一段で形成されうるディジット線プラグ２２によってディジット線１４ｂに電気的に結合される。一方、ソース２０は、２つのドレイン１８からワード線１２ａ、１２ｂによって分離される。ワード線１２ａ、１２ｂは、基板１１内に、表面から下方へ延びて埋め込まれることが好ましい。この設計のトランジスタは、しばしば凹設アクセスデバイスすなわちＲＡＤと呼ばれる。ドレイン１８は、ストレージキャパシタ２４に、具体的にはストレージキャパシタ２４の下方電極２６に、コンタクトプラグ２８によって順に電気的に結合される。好ましい一実施形態では、ストレージキャパシタ２４は、基準電極３０から誘電体材料３２によって分離された下方電極２６を含む。この構成では、これらの積層型ストレージキャパシタ２４は、当業者には周知の様式で機能する。図のように、ストレージキャパシタ２４は、基板１１の面の上方に位置することが好ましいが、トレンチキャパシタを他の構成に使用することもできる。
【００３５】
一実施形態では、各ストレージキャパシタ２４の片側が、基準電極３０を形成し、下方電極２６は、関連するドレイン１８に電気的に結合される。ワード線１２ａ、１２ｂは、それらが通る電界効果トランジスタにおいてゲートとして機能するが、ディジット線１４ｂは、それが電気的に結合されているソースに対する信号として機能する。したがって、ワード線１２ａ、１２ｂは、ディジット線１４ｂに保持された信号（論理「０」または論理「１」を表す）が、ストレージキャパシタ２４に書き込まれるかまたはそれから読み出されることを許容または阻止することによって、各ドレイン１８に結合されたストレージキャパシタ２４へのアクセスを制御することが好ましい。したがって、関連するドレイン１８に接続された２つのキャパシタ２４がそれぞれ、１ビットのデータ（すなわち、論理「０」または論理「１」）を含むことができる。メモリアレイでは、選択されたディジット線とワード線とを組み合わせることにより、データがそれに書き込まれたりそれから読み出されたりされるべきストレージキャパシタ２４を一意に識別することができる。
【００３６】
次に図１に戻ると、メモリデバイス１０の設計および幾何形状について、より詳細に論じる。図１の下方右手コーナには、いくつかの軸が示されている。これらの軸は、メモリデバイス１０を形成する回路素子の長手方向軸とほぼ一致しており、様々な電気デバイスと構成要素との間に形成された角度をより明瞭に見せるように示されている。軸Ａは、活性領域１６の長手方向軸を表す。各活性領域１６のドレイン１８およびソース２０は、長手方向軸を画定するために使用されうる実質的に直線的な関係を有することが好ましい。図のように、活性領域１６はすべて、実質的に平行である。もちろん、ドレイン１８およびソース２０は、完全にまっすぐな線を形成する必要はなく、それどころか、これらの３点によって実質的な角度が画定されうることが、理解される。したがって、いくつかの実施形態では、軸Ａは、２つのドレイン１８によって、またはソース２０とドレイン１８の一方だけとによって、あるいは当業者によって明確に理解されるいくつかの他の方法で画定することができる。活性領域が単一ドレインおよび単一ソースを含む他の実施形態では、軸Ａは、単一ドレインと単一ソースとの間の線によって画定することができる。
【００３７】
軸Ｂは、ディジット線１４ｂの長手方向軸を表す。図示の実施形態では、ディジット線１４ｂは、実質的にまっすぐな線を形成する。活性領域１６は、平行であることが好ましいのと同様に、ディジット線１４ａ、１４ｂもまた、ほぼ平行な軸を形成することが好ましい。したがって、好ましい一実施形態では、すべての活性領域１６の軸Ａが、少なくとも各メモリセルの領域内で、ディジット線１４のすべての軸Ｂと同じ角度を形成する。
【００３８】
図１に示されている好ましい一実施形態では、鋭角が、軸Ａと軸Ｂの間に形成される。
図示の実施形態では、軸Ａと軸Ｂの間に画定されたこの鋭角θは、４５度である。
【００３９】
活性領域１６をディジット線１４に対して傾けることにより、ドレイン１８と関連するストレージキャパシタ２４との間に延びるコンタクトプラグ２８の位置決めが容易になる。これらのコンタクトプラグ２８は、好ましい実施形態（図２に示されている）ではドレイン１８の上面から延びているので、ディジット線１４がドレイン１８の上部の上に延びていない場合に、エンジニアリングが簡略化される。活性領域１６を傾けることにより、ディジット線１４が、同じ活性領域１６のソース２０に実質的に重なりかつ接触しても、ディジット線１４とドレイン１８の間の距離を、ドレインとコンタクトプラグとの電気的接触を容易にするように選択することができる。
【００４０】
もちろん、角度θは、電気デバイスのピッチを最大限にするように選択したいくつかの値のうちのいずれかを有することができる。当業者には容易に明らかになるように、様々な角度が、隣接する活性領域間に様々なピッチをもたらす。一実施形態では、角度θは、１０度〜８０度であることが好ましい。より好ましい実施形態では、角度θは、２０度〜６０度である。さらに好ましい実施形態では、角度θは、４０度〜５０度である。
【００４１】
図３〜１０を参照すると、メモリデバイス１０の、ピッチダブリングしたワード線１２を製作する１つの方法が、より詳細に示されている。図示の実施形態の特定の材料を、個々にまたは他の材料群と組み合わせて置き換えることができることを、当業者なら容易に理解する。図３は、好ましい一実施形態では酸化物を含む薄い一時層４０が、従来の半導体処理技術に従ってその上に形成されている、半導体基板１１を示す。次いで、窒化ケイ素などのハードマスク層４２を、基板１１および一時層４０の上に堆積させる。ハードマスク層４２は、とりわけ、スパッタリング、化学気相成長（ＣＶＤ）、低温堆積などの任意の周知の堆積プロセスによって形成することができる。ハードマスク層４２は、好ましい実施形態では窒化ケイ素を含むが、例えば、酸化ケイ素または後述の選択的エッチステップに適した他の材料でも形成されうることが、理解されなければならない。
【００４２】
次に、図に示されていないステップでは、ハードマスク層４２は、ハードマスク層４２上に形成されたフォトレジスト層を使用してパターン化される。フォトレジスト層を従来のフォトリソグラフィ技術を用いてパターン化して、マスクを形成することができ、次いで、ハードマスク層４２を、パターン化されたフォトレジストを介して異方性エッチングして、ｙ寸法（図１に定義）で延びる複数のハードマスク列４４を、トレンチ４６がその列を分離させた状態で得ることができる。次いで、フォトレジスト層を、酸素系プラズマを使用するなどの従来の技法によって除去することができる。
【００４３】
図５Ａを参照すると、トレンチ４６をハードマスク層４２内に形成した後、メモリデバイス１０の全表面を覆うようにスペーサ材料の共形層を堆積させることができる。スペーサ材料を基板１１および一時層４０に関して選択的にエッチングでき、かつ、基板１１および一時層４０をそれぞれ、スペーサ材料に関して選択的にエッチングできることが好ましい。図示の実施形態では、スペーサ材料は、ポリシリコンを含む。スペーサ材料は、例えばＣＶＤや物理気相成長（ＰＶＤ）などの任意の適切なプロセスを用いて堆積させることができる。
【００４４】
メモリデバイス１０の垂直面および水平面をスペーサ材料で覆った後、異方性エッチを使用して、スペーサ材料を水平面から方向性スペーサエッチで優先的に除去することができる。したがって、スペーサ材料は、スペーサ４８、すなわち他の材料の側壁から延びる材料の中に形成される。図５に示されているように、スペーサ４８は、トレンチ４６内に形成され、それを狭める。
【００４５】
図５Ｂを参照すると、次いで、メモリデバイス１０の全表面を覆うように第２のハードマスク層４９を堆積させることができる。このハードマスク層４９は、好ましい一実施形態ではやはり窒化ケイ素であり、トレンチ４６をふさぐのに十分な厚みに堆積させることが好ましい。もちろん、ハードマスク材料４９は、ＣＶＤやＰＶＤを含むいくつかの適切な堆積プロセスのうちのいずれかによって堆積させることができる。十分な量のハードマスク材料４９を堆積させた後、スペーサ４８と、以前に堆積させたハードマスク４２の他の部分とを覆うように形成した可能性のある余分を、当業者に周知のいくつかのプロセスのうちのいずれかによって除去することができる。例えば、デバイス１０の表面を、残存するスペーサ４８の側壁がほぼ垂直になるように、図５Ｂの点線のレベルにまで平坦化することができる。例えば化学的機械的平坦化などの任意の適切な平坦化プロセスを使用することができる。
【００４６】
このときメモリデバイス１０の上面に露出しているスペーサ４８を、いくつかのプロセスのうちのいずれかを用いて取り除くことができる。図示の実施形態では、ポリシリコンを窒化ケイ素に対して選択的に取り除くプロセスを使用することができる。例えば、一実施形態では、選択的ウェットエッチを使用することができる。スペーサ４８がエッチングされているところに形成されたトレンチは、一時層４０ならびに基板１１を選択的にエッチングする第２のエッチによって、さらに深くされる。これらのトレンチは、例えばイオンミリングや反応性イオンエッチングなどの方向性プロセスを用いて形成されることも好ましい。
【００４７】
図６は、これらのプロセスの結果を示し、トレンチ５０の形状の開口部または陥凹部が、フォトリソグラフィ技術だけを用いて可能な最小ピッチ未満で分離されている。トレンチ５０は、上部の幅が約２５ｎｍ〜７５ｎｍであることが好ましい。もちろん、ピッチマルチプリケーションのための他の多くの技法が、図６に示されている段階に達するように使用されうることを、当業者なら理解する。多くのそのような技法は一般に、スペーサプロセスを含み、そのプロセスにより、物理的堆積が、フォトリソグラフィ技術だけの場合よりも小さいピッチを達成することができる。トレンチ５０は一般に、１：１よりも大きいアスペクト比を有し、好ましくは２：１よりも大きいアスペクト比を有することもできる。深さの増加は、適切な材料で充填する困難さはあるが、利用可能な容積を、したがってワード線の導電性を最大にする。
【００４８】
これらのトレンチ５０を形成した後、ハードマスク層４２は、当業者に周知のいくつかの方法のうちのいずれかによって、選択的に取り除かれる。図７では、ゲート誘電体層５４を、デバイスの上にブランケット堆積または熱成長させて、トレンチ５０の内面をライニングする。図示したゲート誘電体層５４は、好ましい一実施形態では、熱酸化によって形成された酸化ケイ素を含むが、他の実施形態では、堆積された高Ｋ材料とすることもできる。次いで、図示の実施形態ではポリシリコンを含むゲート材料層５２を、メモリデバイス１０全体の上にブランケット堆積させることもできる。一実施形態では、ゲート層５２は、トレンチ５０を完全にふさぎ、デバイス１０の上面を形成する。好ましい一実施形態では、このポリシリコンは、非ドープである。
【００４９】
トランジスタのドレインおよびソースを画定する一連のドーピングステップの後、トレンチ５０内の非ドープポリシリコンを、ゲート層５２の上部が基板１１の上面よりも低くなるまでエッチバックする。プロセスのこの段階が、図８に示されている。図８の凹設されたポリシリコン５２は、適切にドープされた場合に、メモリセルトランジスタのワード線およびゲート電極として働くことができる。
【００５０】
しかし、アレイ内のゲート電極は、従来のポリシリコンゲートより高い導電性の材料で形成されることが好ましい。これは、凹設されたゲート１２（図１および２参照）が一般
的なゲート電極よりも狭いためである。金属材料が、アレイ内のゲートの小容積を全部または一部補償して、ワード線に沿った横方向の信号伝搬速度を高める。したがって、図８の非ドープポリシリコンは、凹設後に、その上に金属を堆積させ反応させることによって、シリサイド化することができる。金属シリサイドは、ドープしたポリシリコンの導電性の１０倍を超える導電性を有するとともに、適切な仕事関数を示すことができる。
【００５１】
図９〜１２を参照すると、他の構成では、ポリシリコン５２は、凹設されるのではなく、最初にエッチバックされるか、またはゲート酸化膜５４に至るまで平坦化され、したがって、この段階で凹設せずにトレンチ５０内のポリシリコンを分離する。トレンチ５０内のゲート層５２のポリシリコンは、サリサイデーション（自己整合シリサイデーション）反応を受けて、導電性材料層５６を形成する。金属層５５（図９）をブランケット堆積させることができ、金属が、例えばポリシリコンゲート層５２の上でシリコンに接触したときはいつでも、アニールステップでシリサイド材料５６（図１２）を形成することができる。一実施形態では、シリサイド化材料は、シリコンと、例えばタングステン、チタン、ルテニウム、タンタル、コバルト、ニッケルなどの１つ以上の金属とを含む。選択的金属エッチは、余分な金属を除去するが、シリサイド５６を除去することはない。それによって、金属シリサイド５６は、ワード線に沿った横方向の導電性を高める自己整合層を形成する。
【００５２】
ゲート層５２を完全にシリサイド化して、横方向の導電性を最大にすることが好ましい。完全反応もまた、トレンチ５０の底に至るまでシリサイド形成を確実なものにする。図示の凹設アクセスデバイス（ＲＡＤ）では、チャネルは、ゲートの底部を横切って延びるだけでなく、ゲートの側壁に沿っても延びる。したがって、シリサイド化が不完全であると、ＲＡＤチャネルの長さに沿って異なる仕事関数をもたらすことになる。さらに、完全なシリサイド化は、アレイ全体にわたって、ウエハ全体にわたってアレイごとに、かつウエハごとに、ゲートの仕事関数が確実に等しくなるようにする。しかし、図示のトレンチ５０の狭い限られた領域内に、導電性材料５６を形成する単一金属で完全シリサイド化を実現するのは困難であることが分かっている。例えばニッケルでもコバルトでも、高アスペクト比のトレンチ５０内に空隙を形成する傾向がある。他の金属でも、凹設アクセスデバイスの完全シリサイド化が同様に困難であることが実証されている。完全シリサイド化が、他のタイプの、コンタクト開口部、ビアなどの陥凹部、キャパシタの積層コンテナ形状、キャパシタトレンチなどの中の材料についても難題となりうることを、当業者なら理解する。
【００５３】
理論に縛られることなく、空隙形成は、高アスペクト比のトレンチ５０の狭い限られた領域とあいまって、シリサイド化反応中の拡散に起因しているように見える。シリコンは、コバルトがシリコン中に拡散するよりも、コバルト中でより容易に拡散する。したがって、シリコンは、空隙をトレンチ５０内に残して、反応中に移動する傾向がある。さらに、高温相変態が、シリサイドをＣｏＳｉからより安定したＣｏＳｉ２に変換するようにアニールする。一方、ニッケルは、シリコンがニッケル中に拡散するよりも、シリコン中により容易に拡散し、したがって、同様に、ＮｉＳｉがＮｉＳｉ２相に変換される反応中に、空隙を形成する傾向がある。
【００５４】
したがって、金属層５５は、金属混合物を含み、混合物中の金属のうちの少なくとも２つは、シリコンに対して逆の拡散性を有することが好ましい。例えば、金属層５５は、ニッケルとコバルトの混合物を含むことができ、したがって、拡散方向は互いに平衡する傾向があり、空隙形成のリスクを最小にする。この実施例では、コバルトは、好ましくは混合金属５５の５０％未満を含み、より好ましくは、混合物は、Ｎｉ約７０〜９０％およびＣｏ約１０〜３０％を含む。そのようなニッケルとコバルトの混合物は、空隙形成なしにゲート層の完全シリサイド化をより容易に実現し、したがってワード線に沿った信号伝搬
速度を増大させることが分かっている。部分的なシリサイド化とは対照的に、完全にシリサイド化したワード線は、導電性が高いだけでなく、チャネルの長さに沿った一定の仕事関数も確保する。完全なシリサイド化はまた、アレイ全体にわたってデバイスごとに、アレイごとに、またはウエハごとに、よりよい一貫性を示す。というのは、部分的シリサイド化が、局部温度変化などに依存する非一貫性の組成物を残す傾向があるからである。
【００５５】
一実施例では、Ｎｉ８０％およびＣｏ２０％を含むスパッタリングターゲットを、ポリシリコン５２の上にスパッタして、金属層５５を生成する。次いで、基板にシリサイド化アニールを施す。高温（例えば８００℃）アニールが短時間で可能であるが、アニールは、より低い温度でより長い時間かけて行われることが好ましい。例えば、基板は、４００〜６００℃で２５〜３５分間アニールされる。実験では、シリサイド化アニールは、バッチ式炉内で、５００℃のＮ２環境下で３０分間行われた。
【００５６】
本明細書での開示を考慮すると、当業者は、トレンチ内の完全シリサイド化のために、他の適切な金属混合物を容易に選択することができる。シリコンがその金属中で拡散するよりも、シリコン中でより容易に拡散する金属の例としては、Ｎｉ、Ｐｔ、Ｃｕなどがある。その金属がシリコン中で拡散するよりも、シリコンがその金属中でより容易に拡散する金属の例として、Ｃｏ、ＴｉおよびＴａなどがある。
【００５７】
図１０Ａ〜１１Ｂは、酸化ケイ素でライニングされた幅５０ｎｍのトレンチ内の、凹設された完全シリサイド化ＮｉｘＣｏｙＳｉｚゲート材料を示す顕微鏡写真である。図１０Ａおよび１０Ｂは、ツイントレンチの幅方向の断面を、２つの異なる倍率で示したものである。図１１Ａおよび１１Ｂは、トレンチのうちの１つの長さに沿った断面を、２つの異なる倍率で示したものである。トレンチは、上部の幅が約５０ｎｍ、深さが約１５０ｎｍであり、したがって、これらのトレンチのアスペクト比は、約３：１であった。トレンチの少なくとも下方部分を空隙形成なしにふさいでいる滑らかで均一な組成物が観察される。図１１〜１２の実施例では、ポリシリコン５２を堆積させた後（図７）、ポリシリコンを、ゲート誘電体の上面５４までだけエッチバックし、それによって、トレンチ内のシリコンを凹設することなく分離することができる。
【００５８】
次に図１２を参照すると、シリサイド化層５６をトレンチ内に凹設することができ、次いで、窒化ケイ素などの第２の絶縁層５８で覆う。これらの絶縁層５８を堆積させ、次いで、エッチングまたは平坦化することができる。それによって、導電性材料５６は、完成したメモリデバイス１０のワード線１２ａ、１２ｂを形成し、ワード線１２ａ、１２ｂは、他の回路素子から絶縁層５８によって分離される。したがって、当業者ならよく理解されるように、ワード線１２は、ピッチマルチプライドし、フォトリソグラフィ技術を使用するだけで可能なピッチの約半分のピッチを有する。しかし、本明細書で開示される特定の態様が、ワード線のピッチマルチプライドするしないにかかわらず利点を提供することを留意されたい。
【００５９】
もちろん、他の実施形態では、ピッチマルチプリケーションを、当業者に周知の様々なプロセスのうちのいずれかによって行うことができる。
【００６０】
したがって、図示の実施形態のシリサイド化層５６は、トレンチ５０の下方部分をふさぎ、好ましくはトレンチの高さの５０％を超えてふさぎ、より好ましくはトレンチの高さの７５％を超えてふさぐ。図示の実施形態では、金属シリサイド５６中の金属の約７０〜９０％がニッケルであり、金属シリサイド中の金属の約１０〜３０％がコバルトである。
【００６１】
当業者なら理解するように、好ましい一実施形態では、周辺部内のロジックは、上記ステップのうちのいくつかが完了するのと同時に画定されることが好ましい。それによって
、チップ形成プロセスがより、有効なものになる。具体的には、凹設ワード線を画定するためのシリコンと金属の堆積ステップは、周辺部内のＣＭＯＳトランジスタの基板の上にゲート電極を同時に画定することが好ましい。
【００６２】
図１３〜２１を参照すると、他の実施形態によれば、アレイ内の同時に処理されるゲート電極、および周辺部内のロジック領域に対して、異なる仕事関数および抵抗率を設定することができる。図示の実施形態では、これは、周辺部にゲートスタックの一部を形成するポリシリコン層を貫通してアレイＲＡＤトレンチをエッチングすることによって容易になる。
【００６３】
図１３を参照すると、トレンチを形成する前に、ポリシリコン層６０を基板１１の上に堆積させることができる。最初に、ポリシリコン層６０を、薄い誘電体５４ａ（例えば成長ゲート酸化膜）の上に堆積させることができる。次いで、図３〜６を参照しながら説明したように、基板をピッチダブリング化マスク（図示せず）でパターン化することができる。約１００〜２００オングストロームのＴＥＯＳ堆積酸化物を含む図示の実施形態では、エッチストップ層６１も形成される。
【００６４】
図１４を参照すると、上にあるエッチストップ層６１、ポリシリコン層６０、下にある誘電体５４ａおよび基板１１を貫通して、トレンチ５０をエッチングする。次いで、例えばトレンチ壁を酸化することによって、基板１１の露出部分の上にゲート誘電体５４ｂを形成することができる。既存のエッチストップ層６１により、図のように、有意な別の酸化物がポリシリコン６０の上面の上に成長することはない。
【００６５】
続いて、図１５に示されているように、ポリシリコン６０の上、およびトレンチ５０の中に、金属材料６２を堆積させることができる。図９〜１２を参照しながら説明したように、トレンチ５０は、ポリシリコンよりも導電性の高い材料で充填されることが好ましい。図示の実施形態では、金属材料６２は、窒化チタン（ＴｉＮ）を含む。
【００６６】
図１６を参照すると、金属材料６２をエッチバックまたは平坦化して、トレンチ５０内に導電性材料６２の孤立線を残し、それによって酸化物エッチストップ層６１（図１５参照）で停止することが好ましい。エッチバックに続いて、ポリシリコン層６０の上にあるエッチストップ層６１は、（例えば、エッチストップ層６１の好ましい酸化物材料の場合にＨＦ浸漬を使用して）除去されるが、トレンチ５０内の誘電体層５４ｂは、金属材料６２によって保護される。続いて、金属層６４、６６をシリコン層６０の上に堆積させる。当業者なら理解するように、第１の誘電体層５４ａ、ポリシリコン層６０、およびその上にある金属層６４、６６は、周辺部においてトランジスタゲートスタックとして働くことができる。これらの層はすべて、対象の両領域内に（メモリの実施例では、周辺領域内とメモリアレイ領域内の両方に）堆積される。ポリシリコンは、所望のトランジスタの仕事関数を確立するために可変的にドープすることができ、したがって、単一材料の堆積、および様々なドーピングステップを用いて、ＣＭＯＳ回路のＮＭＯＳとＰＭＯＳの両方のゲートを画定することができる。上にある金属層６６は、ゲートを制御する線に沿った横方向の信号伝搬速度を高める働きをすることができ、図示の実施形態ではタングステン（Ｗ）を含む。介在する金属層６４は、ポリシリコン層６０とその上にある金属層６６との間の接合部での物理的電気的適合性（例えば、接着機能およびバリヤ機能を果たすこと）を確実なものにすることができ、図示の実施形態では、窒化チタンを含み、より詳細には金属分に富む窒化金属を含む。
【００６７】
図１７を参照すると、ゲートスタックは、図示の実施形態では窒化シリコンで形成されたキャップ層６８も含む。図１７は、基板の第１の領域すなわちメモリアレイ領域７０に、金属材料６２で充填されたトレンチ５０を示す。ゲートスタック層５４ａ、６０、６４
、６６および６８は、基板のアレイ領域７０と第２の領域すなわち周辺部またはロジック領域７２の両方にわたって延びる。フォトレジストマスク７６は、周辺部７２内にトランジスタゲートをパターン化するために構成される。
【００６８】
図１８に示されているように、一連のエッチステップでは、最初にキャップ層６８を貫通エッチングして、金属層６４、６６を除去するための金属エッチを含む。例えば塩素系反応性イオンエッチ（ＲＩＥ）は、下にあるポリシリコン層６０で停止しながら、図示のタングステンストラッピング層６６や介在する窒化金属層６４などの一般的な金属材料を選択的に除去することができる。高度の選択性により、図のように、ポリシリコン６０が露出した後、金属材料６２がトレンチ５０内に凹設されるまで、金属エッチを継続することが可能になる。
【００６９】
次に、図１９を参照すると、アレイトレンチ内に金属ゲート材料６２を凹設した後、化学エッチングを切り換えることができ、同じマスク７６を用いてシリコン６０をパターン化して、周辺部７２のゲートスタック８０のパターニングを完了することができる。
【００７０】
次に、図２０を参照すると、マスクを除去した後、基板の上にスペーサ層８４を堆積させて、ゲートスタック８０をその形状に一致してコーティングするが、アレイトレンチ５０の上部の陥凹部をふさぐ。図示の実施形態では、スペーサ層８４は窒化ケイ素を含むが、当業者なら、いくつかの異なる絶縁材料が使用されうることを理解する。
【００７１】
図２１に示されているように、後続のスペーサエッチ（方向性エッチ）が、ゲートスタック８０の側壁に沿って側壁スペーサ８６を残して、ソース／ドレイン領域の自己整合ドーピングが可能になる。しかし、アレイ７２では、トレンチの上部の浅い陥凹部がスペーサ層８４で充填されているので（図２０参照）、スペーサエッチは、アレイ７２において単にスペーサ材料をエッチバックして、絶縁キャップ層８８を残し、それによってゲート材料６２をトレンチ５０内に埋め込む。
【００７２】
ソース／ドレイン、チャネルエンハンスメント、ゲート電極、低ドープドレイン（ＬＤＤ）およびハロードーピングを含む、ＣＭＯＳトランジスタの様々なドーピングステップが、簡略化のために本明細書の記述では省略されていることを、当業者なら理解する。
【００７３】
したがって、図１３〜２１の実施形態は、アレイおよび周辺部内のトランジスタの同時加工を容易にする。図示の実施形態では、アレイトランジスタは、凹設アクセスデバイス（ＲＡＤ）であるが、周辺ゲートは、従来の平坦なＭＯＳトランジスタとして、基板１１の上方に形成される。周辺部内の従来のＣＭＯＳ回路との関連で説明したが、当業者なら、周辺部のトランジスタが他の形状をとりうることを理解する。有利には、図示の実施形態では、ＲＡＤトレンチ内の金属層を、周辺のゲートスタックをパターニングするのと同時に凹設することができる。さらに、周辺の側壁スペーサは、ＲＡＤゲートまたはワード線上の絶縁キャップと共に、同時に形成される。
【００７４】
図示されていないが、従来のＤＲＡＭ製作技術を用いて、図２に示されている他の回路素子を形成できることが理解されよう。例えば、異なるレベルのドーピングを使用して、図２のドレイン１８およびソース２０を形成することができ、複数の堆積ステップおよびマスキングステップに従って、積層型ストレージキャパシタ２４を形成することもできる。
【００７５】
デバイスレイアウトおよびその製造方法の結果として、図１および２に示されている完成したメモリデバイス１０は、従来のＤＲＡＭと比較していくつかの利点を有する。例えば、各メモリセルのサイズおよびメモリデバイス１０の外径寸法は、隣接するセンス増幅
器間の距離の対応する実質的な減少なしに、大幅に縮小することができる。さらに、ワード線１２およびディジット線１４は、実質的に異なるピッチを有することができ、それによって、ディジット線１４は、ワード線１２よりもはるかに大きい分離を有することができる。例えば、好ましい実施形態では、ワード線１２は、１．５Ｆの有効ピッチを有するが、ディジット線１４は、３Ｆのピッチを有することができる。さらに、ディジット線１４およびワード線１２を形成するためのステップは、それらを実質的に直線状にかつ互いにほぼ直交して製作することによって簡略化されるとともに、活性領域１６をこれらの素子に対して角度を付けて配置することによって空間節約を実現する。好ましい実施形態におけるワード線１２は、凹設もされ、従来のＤＲＡＭ内のレイアウトとは異なり、ゲートと活性領域のソースまたはドレインとの間に、貴重な空間を使い果たすスペーサはない（図２を見れば容易に分かる）。したがって、メモリデバイス１０をより高密度に製作することができる。
【００７６】
さらに、金属混合物を使用することにより、トレンチ５０内に埋め込まれたシリコンを有害な空隙形成なしに完全シリサイド化することが容易になる。したがって、比較的小体積のワード線に対して高い導電率を達成することができる。
【００７７】
本発明の特定の実施形態について説明してきたが、これらの実施形態は、単に例として提示され、本発明の範囲を限定するものではない。確かに、本明細書に記載の新規な方法およびデバイスは、様々な他の形で実施することができ、さらには、本明細書に記載の方法およびデバイスの形状における様々な省略、置換および変更が、本発明の精神から逸脱することなく行うことができる。添付の特許請求の範囲およびそれらの同等物は、本発明の範囲および精神に含まれるはずのそうした形状または変更をカバーするためのものである。
【図面の簡単な説明】
【００７８】
本発明は、本発明を例示するように意図され、それを限定するものではない、好ましい実施形態の詳細な説明および添付図面から、より良く理解される。
【図１】本発明の好ましい一実施形態に従ってレイアウトされたメモリデバイスの概略平面図である。
【図２】本発明の好ましい一実施形態による、図１のメモリデバイスを線２−２に沿って見た概略断面側面図である。
【図３】本発明の好ましい一実施形態による、図１および２のものと類似のＤＲＡＭアクセストランジスタの形成を示す、半導体デバイスの一部の一連の断面図である。
【図４】本発明の好ましい一実施形態による、図１および２のものと類似のＤＲＡＭアクセストランジスタの形成を示す、半導体デバイスの一部の一連の断面図である。
【図５】本発明の好ましい一実施形態による、図１および２のものと類似のＤＲＡＭアクセストランジスタの形成を示す、半導体デバイスの一部の一連の断面図である。
【図６】本発明の好ましい一実施形態による、図１および２のものと類似のＤＲＡＭアクセストランジスタの形成を示す、半導体デバイスの一部の一連の断面図である。
【図７】本発明の好ましい一実施形態による、図１および２のものと類似のＤＲＡＭアクセストランジスタの形成を示す、半導体デバイスの一部の一連の断面図である。
【図８】本発明の一実施形態による、トレンチ内にシリコンを凹設した後の、かつシリサイド化のために金属を堆積させる前の図７のデバイスの概略断面図である。
【図９】本発明の他の実施形態による、トレンチ内のシリコンを平坦化しかつシリサイド化のために金属を堆積させた後の図７のデバイスの概略断面図である。
【図１０Ａ】図９のデバイスに対してシリサイド化アニールが行われた後の、メモリアクセスデバイスの完全にシリサイド化した凹設ゲートを示す顕微鏡写真である。
【図１０Ｂ】図９のデバイスに対してシリサイド化アニールが行われた後の、メモリアクセスデバイスの完全にシリサイド化した凹設ゲートを示す顕微鏡写真である。
【図１１Ａ】図９のデバイスに対してシリサイド化アニールが行われた後の、メモリアクセスデバイスの完全にシリサイド化した凹設ゲートを示す顕微鏡写真である。
【図１１Ｂ】図９のデバイスに対してシリサイド化アニールが行われた後の、メモリアクセスデバイスの完全にシリサイド化した凹設ゲートを示す顕微鏡写真である。
【図１２】完全シリサイド化ゲートをそれらのトレンチ内に凹設し埋め込んだ後の、図１０Ａ〜１１Ｂの部分製作された半導体デバイスを示す概略断面図である。
【図１３】本発明の他の実施形態による、アレイ内に周辺トランジスタゲートスタックおよび凹設アクセスデバイス（図１および２のものに類似）を同時形成したものを示す、半導体デバイスの一部の一連の断面図である。
【図１４】本発明の他の実施形態による、アレイ内に周辺トランジスタゲートスタックおよび凹設アクセスデバイス（図１および２のものに類似）を同時形成したものを示す、半導体デバイスの一部の一連の断面図である。
【図１５】本発明の他の実施形態による、アレイ内に周辺トランジスタゲートスタックおよび凹設アクセスデバイス（図１および２のものに類似）を同時形成したものを示す、半導体デバイスの一部の一連の断面図である。
【図１６】本発明の他の実施形態による、アレイ内に周辺トランジスタゲートスタックおよび凹設アクセスデバイス（図１および２のものに類似）を同時形成したものを示す、半導体デバイスの一部の一連の断面図である。
【図１７】本発明の他の実施形態による、アレイ内に周辺トランジスタゲートスタックおよび凹設アクセスデバイス（図１および２のものに類似）を同時形成したものを示す、半導体デバイスの一部の一連の断面図である。
【図１８】本発明の他の実施形態による、アレイ内に周辺トランジスタゲートスタックおよび凹設アクセスデバイス（図１および２のものに類似）を同時形成したものを示す、半導体デバイスの一部の一連の断面図である。
【図１９】本発明の他の実施形態による、アレイ内に周辺トランジスタゲートスタックおよび凹設アクセスデバイス（図１および２のものに類似）を同時形成したものを示す、半導体デバイスの一部の一連の断面図である。
【図２０】本発明の他の実施形態による、アレイ内に周辺トランジスタゲートスタックおよび凹設アクセスデバイス（図１および２のものに類似）を同時形成したものを示す、半導体デバイスの一部の一連の断面図である。
【図２１】本発明の他の実施形態による、アレイ内に周辺トランジスタゲートスタックおよび凹設アクセスデバイス（図１および２のものに類似）を同時形成したものを示す、半導体デバイスの一部の一連の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【国際調査報告】
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