(57)【要約】【課題】本方法は、異なるチャンネル長さ及び実質的に同じ閾値電圧を有するＤＥＭＯＳデバイスを製造するものである。【解決手段】第１及び第２のデバイスについて閾値電圧が選択される。第１及び第２のウェル領域（２０４）が形成される。第１及び第２のドレイン拡張領域（２０６）は、ウェル領域内に形成される。第１及び第２のバックゲート（２０８）領域が、選択された閾値電圧に従ってウェル領域内に形成される。第１及び第２のゲート構造が、異なるチャンネル長さを有する第１及び第２のウェル領域の上に形成される。第１のソース領域（２１２）が、第１のバックゲート領域内に形成され、第１のドレイン領域が第１のドレイン拡張領域内に形成される。第２のソース領域（２１２）が第２のバックゲート領域内に形成され、第２のドレイン領域が第２のドレイン拡張領域内に形成される。【選択図】図２Ａ
2009529806.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン拡張型半導体デバイスを製造する方法であって、
第１のチャンネル長さを有するデバイスとして指定された半導体ボディの第１の領域内に第１のウェル領域を形成する段階と、
第２のチャンネル長さを有するデバイスとして指定された前記半導体層ボディの第２の領域内に第２のウェル領域を形成する段階と、
前記第１及び第２の領域内に共通の閾値電圧に従うバックゲートウェル領域を等しいバックゲート長さ及びドーパント濃度を有するものとして形成する段階と、
前記第１の領域内に第１のドレイン拡張部を形成する段階と、
前記第２の領域内に第２のドレイン拡張領域を形成する段階と、
前記第１のチャンネル長さに従って前記第１の領域内に第１のゲート構造部を形成する段階と、
前記第２のチャンネル長さに従って前記第２の領域内に第２のゲート構造部を形成する段階と、
前記第１のドレイン拡張領域内に第１のドレイン領域を形成する段階と、
前記第２のドレイン拡張領域内に第２のドレイン領域を形成する段階と、
前記第１の領域内の前記バックゲートウェル領域内に第１のソース領域を形成する段階と、
前記第２の領域内の前記バックゲートウェル領域内に第２のソース領域を形成する段階と、
を含む方法。
【請求項２】
対称ドレイン拡張型半導体デバイスを製造する方法であって、
半導体ボディ内に第１のウェル領域及び第２のウェル領域を形成する段階と、
前記第１のウェル内に第１のチャンネル長さに従って第１の対称ドレイン拡張領域を形成する段階と、
前記第２のウェル内に第２のチャンネル長さに従って第２の対称ドレイン拡張領域を形成する段階と、
閾値電圧に従って前記第１の対称ドレイン拡張領域の中間の第１のウェル領域内に第１のバックゲート領域を形成する段階と、
前記閾値電圧に従って前記第２の対称ドレイン拡張領域の中間の第２のウェル領域内に第２のバックゲート領域を形成する段階と、
前記第１のウェル領域の上に、前記第１のチャンネル長さを有する第１のチャンネル領域を定めた第１のゲート構造部を形成する段階と、
前記第２のウェル領域の上に、前記第２のチャンネル長さを有する第２のチャンネル領域を定めた第２のゲート構造部を形成する段階と、
を含む方法。
【請求項３】
前記第１の対称ドレイン拡張領域内に第１のソース／ドレイン領域を形成する段階と、
前記第２の対称ドレイン拡張領域内に第２のソース／ドレイン領域を形成する段階と、
を含む請求項２に記載の方法。
【請求項４】
前記第１のチャンネル長さが、前記第２のチャンネル長さよりも大きい、
請求項２又は請求項３に記載の方法。
【請求項５】
前記第１及び第２のウェル領域がｐ型導電性で形成され、前記第１及び第２のバックゲート領域がｐ型導電性で形成される、
請求項２又は請求項３に記載の方法。
【請求項６】
ドレイン拡張型半導体デバイスを製造する方法であって、
閾値電圧及びチャンネル長さを選択する段階と、
半導体ボディ内にウェル領域を形成する段階と、
前記ウェル領域内にドレイン拡張領域を形成する段階と、
前記選択された閾値電圧に従ってバックゲートドーパント濃度及びバックゲート長さを選択する段階と、
前記選択された閾値電圧を提供する前記選択されたバックゲートドーパント濃度及びバックゲート長さに従って前記ウェル領域上にバックゲート領域を形成する段階と、
前記ウェル領域上にチャンネル長さを定めたゲート構造部を形成する段階と、
前記ドレイン拡張領域内にドレイン領域を形成する段階と、
前記バックゲート領域内にソース領域を形成する段階と、
を含む方法。
【請求項７】
前記閾値電圧に依存せずに前記チャンネル長さに従って前記ドレイン拡張領域を形成する段階を更に含む、
請求項６に記載の方法。
【請求項８】
第２のチャンネル長さを選択する段階と、
前記半導体ボディ内に第２のウェル領域を形成する段階と、
前記第２のウェル領域内に第２のドレイン拡張領域を形成する段階と、
前記選択された閾値電圧を提供する前記選択されたバックゲートドーパント濃度及びバックゲート長さに従って、前記第２のウェル領域内に第２のバックゲート領域を形成する段階と、
前記ウェル領域の上に第２のチャンネル長さを有する第２のゲート構造部を形成する段階と、
前記第２のドレイン拡張領域内に第２のドレイン領域を形成する段階と、
前記第２のバックゲート領域内に第２のソース領域を形成する段階と、
を更に備える
ことを特徴とする、請求項６又は請求項７に記載の方法。
【請求項９】
第３のチャンネル長さを選択する段階と、
前記半導体ボディ内に第３のウェル領域を形成する段階と、
前記第３のウェル領域内に第３のドレイン拡張領域を形成する段階と、
前記選択された閾値電圧を提供する前記選択されたバックゲートドーパント濃度及びバックゲート長さに従って、前記第３のウェル領域内に第３のバックゲート領域を形成する段階と、
前記ウェル領域の上に第３のチャンネル長さを有する第３のゲート構造部を形成する段階と、
前記第３のドレイン拡張領域内に第３のドレイン領域を形成する段階と、
前記第３のバックゲート領域内に第３のソース領域を形成する段階と、
を含む請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、総括的には半導体デバイスに関し、より詳細には、異なるチャンネル長さのドレイン拡張型ＭＯＳトランジスタにおける一様な閾値電圧並びにそのようなトランジスタの製造方法に関する。
【背景技術】
【０００２】
多くの集積回路デバイスは、金属−酸化物−半導体（ＭＯＳ）トランジスタデバイスで形成されたデジタル回路要素を含み、これらは、高密度高速Ｎチャンネル及びＰチャンネルＭＯＳトランジスタ用に最適化された相補型ＭＯＳ（ＣＭＯＳ）製造プロセスを用いて構成される。このような高密度回路要素は、デジタル回路要素がバッテリによって給電される無線通信デバイス、ポータブルコンピュータ、その他のような最近の家庭用電化製品では一般的である。
【０００３】
多くのデバイスは、低電圧用途及び高電圧用途で動作可能なＭＯＳデバイスを必要とする。例えば、論理演算は通常、例えば１．８Ｖである低電圧ＭＯＳデバイスを利用し、一方、電力動作は通常、例えば６Ｖを越える高電圧ＭＯＳデバイスを利用する。低電圧及び高電圧用途のＭＯＳデバイスは、単一ダイ上、或いはスペース及び製造コストを節減するために集積回路上に実装可能であり、多くの場合そのようにされる。
【０００４】
半導体デバイスで利用されるＭＯＳトランジスタデバイスの１つのタイプは、Ｎ又はＰチャンネルドレイン拡張型金属−酸化物−半導体（ＤＥＭＯＳ）トランジスタデバイスである。ＤＥＭＯＳデバイスは、電力スイッチング回路のような用途に利用されることが多い。ＤＥＭＯＳデバイスは、実質的にデバイスの作動電圧を高めるドレイン拡張領域を利用する。ＤＥＭＯＳデバイスのある実施例としては、横方向拡散ＭＯＳ（ＬＤＭＯＳ）デバイス、ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ（ＲＥＳＵＲＥ）トランジスタ、及び同様のものが挙げられる。ＤＥＭＯＳデバイスは、大電流処理能力、比較的低いドレイン・ソース間オン状態抵抗（Ｒｄｓｏｎ）、及び電圧絶縁破壊故障を生じることなく比較的高いドレイン・ソース間電圧に耐える能力と短チャンネル動作とを有利に組み合わせ、この場合ＤＥＭＯＳデバイス設計は、絶縁破壊電圧（ＢＶｄｓｓ）とＲｄｓｏｎとの間のトレードオフを伴うことが多い。性能の利点に加えて、ＤＥＭＯＳデバイス製造は、ＣＭＯＳ工程への統合が比較的容易であり、論理回路要素、低電力アナログ回路要素、或いは他の回路要素も単一の集積回路（ＩＣ）において製造されるデバイスで使用できるようになる。
【０００５】
高電圧用途に通常利用されるＤＥＭＯＳトランジスタデバイスの１つの部類は、高電圧ＭＯＳ（ＨＶＭＯＳ）トランジスタデバイスである。ＨＶＭＯＳデバイスは、ドレイン拡張領域に加えて、厚い誘電層及びバックゲート領域を含む。ＨＶＭＯＳデバイスは、低電圧ＣＭＯＳデバイスと共に製造することができ、バックゲート領域及び／又はドレイン拡張領域として低電圧ＣＭＯＳのＮウェル及びＰウェルを使用することができる。これは、スペース及び製造コストを節減することができるが、異なるチャンネル長さを有するＨＶＭＯＳデバイスをもたらす可能性もある。ＨＶＭＯＳデバイスの閾値電圧は、一般に、チャンネル長さの関数であり、よってこれはまた、異なる閾値電圧を有するＨＶＭＯＳデバイスをもたらすことになる。異なる閾値電圧は、プログラミング及び読み出しなどのメモリ動作の実施を困難にする可能性がある。
【発明の開示】
【０００６】
本発明の態様は、ドレイン拡張型半導体デバイスの製造を容易にする。ＰＯＬＹオーバーラップとも呼ばれる固定バックゲート長さが、異なるチャンネル長さを有するデバイスにおいて実質的に同じ閾値電圧値を有するようにする目的で使用される。バックゲート領域とドレイン拡張領域との間の距離であるギャップ長さの値は、より大きなチャンネル長さを得るために大きくすることができる。結果として、閾値は、最小チャンネル長さ又はその近傍で選択され、それでも依然として大きな値の他のチャンネル長さに対しても使用することができる。
【０００７】
異なるチャンネル長さ及び実質的に同じ閾値電圧を有するＤＥＭＯＳを製造する方法が提供される。閾値電圧は、第１及び第２のデバイスについて選択される。第１及び第２のウェル領域が形成される。第１及び第２のドレイン拡張領域は、ウェル領域内に形成される。第１及び第２のバックゲート領域が、選択された閾値電圧に従ってウェル領域内に形成される。第１及び第２のゲート構造体が、異なるチャンネル長さを有する第１及び第２のウェル領域の上に形成される。第１のソース領域が、第１のバックゲート領域内に形成され、第１のドレイン領域が、第１のドレイン拡張領域内に形成される。第２のソース領域は、第２のバックゲート領域内に形成され、第２のドレイン領域がドレイン拡張領域内に形成される。他のシステム及び方法が開示される。
【発明を実施するための最良の形態】
【０００８】
本発明の態様は、異なるチャンネル長さ及び同様の閾値電圧のドレイン拡張型（ＤＥＭＯＳ）トランジスタデバイスを製造する方法を含む。異なるチャンネル長を有するデバイスにおいて、実質的に同じ閾値電圧の値を有するようにするために、ＰＯＬＹオーバーラップとも呼ばれる固定バックゲート長が利用される。バックゲート領域とドレイン拡張との間の距離であるギャップ長の値は、バックゲート長さを一定に維持しながら、より大きなチャンネル値を得るために大きくすることができる。結果として、閾値は、最小チャンネル長さ又はその近傍で選択され、それでも依然として、より大きな値の他のチャンネル長さにおいても利用することができる。
【０００９】
図１Ａ及び図１Ｂは、異なるチャンネル長さ及び異なる閾値電圧を有する従来型の高電圧ＤＥＭＯＳ（ＨＶＭＯＳ）トランジスタデバイスの断面図である。図１Ａは、Ｌ１のチャンネル長さを有する第１のデバイスを表す。ｐウェル領域１０４が、半導体ボディ又は基板１０２上に形成され及び／又は存在する。ｐウェル領域１０４は通常、比較的低いドーパント濃度を有する。ｐウェル領域はまた、ｐ型導電性を有するエピタキシャル層又は他の層とすることもできる。
【００１０】
ドレイン拡張領域１０６が、ｐウェル領域１０４内に反対の導電性を有して形成される。この実施例において、ドレイン拡張領域１０６はｎ型の導電性を有する。バックゲート領域１０８もまたｐウェル領域１０４内に形成される。バックゲート領域１０８は、ｐウェル領域１０４と同じ導電性を有するが、通常は、より高いドーパント濃度を有する。この実施例においては、バックゲート領域１０８はｐ型導電性のものである。
【００１１】
個々のトランジスタデバイスを分離するために、シャロー・トレンチ・アイソレーション構造（ＳＴＩ）、ＬＯＣＯＳ及び同様のものなどのアイソレーション構造１１０が存在する。通常、これらは、ｐウェル１０４又はドレイン拡張領域１０６の形成前に形成される。
【００１２】
ソース領域１１２が、バックゲート領域１０８内に形成される。ソース領域１１２は、ｐウェル領域１０４とは逆の導電性を有し、この実施例においてはｎ型の導電性である。ドレイン領域１１４が、ドレイン拡張領域１０６内に形成される。ドレイン領域１１４はまた、ｐウェル領域１０４とは逆の導電性を有し、この実施例においてはｎ型である。ドレイン領域１１４は、ドレイン拡張領域１０６と同じ導電型を有するが、より高いドーパント濃度を有する。
【００１３】
ゲート誘電層１１６、サイドウォール１２０、及びゲート１１８を備えるゲート構造が、ｐウェル領域１０４上に形成される。一般に、ゲート構造は、ソース領域１１２及びドレイン領域１１４を形成する前に形成される。通常、ゲート誘電層１１６は、ｐウェル領域１０４上に形成され、ゲート層１１８がゲート誘電層１１６上に形成される。続いて、ゲート誘電層１１６及びゲート層１１８がパターン形成されて、サイドウォールスペーサ１２０が形成される。
【００１４】
本発明の発明者らによれば、チャンネル長さＬ１、及び結果として第１のデバイスの閾値電圧は、ドレイン拡張長さＸ１、ギャップ領域長さＧ１（ＰＯＬＹオーバーラップとも呼ばれる）、及びバックゲート長さＳ１に依存する。ドレイン拡張長さＸ１は、ドレイン拡張領域１０６の端部からゲート１２０の第１の端部までであり、この第１の端部は、ドレイン拡張領域１０６の上方にある。ギャップ領域長さＧ１は、ドレイン拡張領域１０６の端部からバックゲート領域１０８の端部までの長さである。バックゲート長さＳ１は、バックゲート領域の端部からゲート１２０の第２の端部までの長さであり、この第２の端部はバックゲート領域１０８の上方に位置する。
【００１５】
図１Ｂは、第１のデバイスのチャンネル長さＬ１よりも長い、チャンネル長さＬ２を有する第２のＨＶＭＯＳデバイスを表している。結果として、第２のデバイスは、第１のデバイスとは異なる閾値電圧を有する。第２のデバイスは、図１Ａの第１のデバイスと同様の方式で構成され形成される。その結果、以下の説明の一部は省略され、更なる詳細については、上記の図１Ａの議論を参照することができる。
【００１６】
ｐウェル領域１０４が、半導体ボディ又は基板１０２上に形成され、及び／又は存在する。ｐウェル領域１０４は通常、比較的低いドーパント濃度を有する。ドレイン拡張領域１０６が、ｐウェル領域１０４内に逆の導電性を有して形成される。この実施例においては、ドレイン拡張領域１０６はｎ型の導電性を有する。バックゲート領域１０８もまた、ｐウェル領域１０４内に形成される。バックゲート領域１０８は、ｐウェル領域１０４と同じ導電型を有するが、通常、より高いドーパント濃度を有する。この実施例においては、バックゲート領域１０８はｐ型導電性のものである。
【００１７】
個々のトランジスタデバイスを分離するために、シャロー・トレンチ・アイソレーション構造（ＳＴＩ）、ＬＯＣＯＳ、及び同様のものなどのアイソレーション構造１１０が存在する。ソース領域１１２が、バックゲート領域１０８内に形成される。ソース領域１１２は、ｐウェル領域１０４とは逆の導電性を有し、この実施例ではｎ型の導電性である。ドレイン領域１１４が、ドレイン拡張領域１０６内に形成される。ドレイン領域１１４もまた、ｐウェル領域１０４とは逆の導電性を有し、この実施例においてはｎ型の導電性である。ドレイン領域１１４は、ドレイン拡張領域１０６と同じ導電型を有するが、より高いドーパント濃度を有する。
【００１８】
ゲート誘電層１１６、サイドウォール１２０、及びゲート１１８を備えるゲート構造が、ｐウェル領域１０４の上に形成される。一般に、ゲート構造は、ソース領域１１２及びドレイン領域１１４を形成する前に形成される。
【００１９】
本発明の発明者らによれば、チャンネル長さＬ２、及び結果として第１のデバイスの閾値電圧は、ドレイン拡張長さＸ２、ギャップ領域長さＧ２、及びバックゲート長さＳ２に依存する。ドレイン拡張長さＸ２は、ドレイン拡張領域１０６の端部からゲート１２０の第１の端部までであり、この第１の端部はドレイン拡張領域１０６の上方にある。ギャップ領域長さＧ２は、ドレイン拡張領域１０６の端部からバックゲート領域１０８の端部までの長さである。バックゲート長さＳ２は、バックゲート領域の端部からゲート１２０の第２の端部までの長さであり、この第２の端部はバックゲート領域１０８の上方に位置する。
【００２０】
図１Ａ及び図１Ｂにおける第１及び第２のデバイスのような対称及び非対称のＤＥＭＯＳデバイスでは、閾値電圧の顕著なロールオフが発生する。閾値電圧のロールオフは、チャンネル長さの関数である。結果として、長チャンネルのドレイン拡張型デバイスは、短チャンネルのデバイスよりも高い閾値電圧を有する。このことは、少なくともある程度は、バックゲート領域又はウェルからの拡散源が限定されていることに起因する可能性がある。
【００２１】
本発明の発明者らは、チャンネル長さＬ２が、ドレイン拡張長さＸ２、ギャップ領域長さＧ２、及びバックゲート長さＳ２から構成されることを認識している。ドーパントの種類及び濃度が等しい場合、上記の３つの長さ、Ｘ２、Ｇ２、及びＳ２が大きくなると、第２のデバイスの閾値電圧が増大する。しかしながら、本発明の発明者らは、バックゲート長さＳ２が、ドレイン拡張長さＸ２及びギャップ領域長さよりも閾値電圧に対してより大きく影響する点に注目している。ギャップ領域は、バックゲート領域よりも遙かに低ドープの領域であり、従って、閾値電圧に対する影響はごく僅かである。その結果、本発明の態様は、異なる長さのＤＥＭＯＳトランジスタデバイスにおいて同じ又は実質的に同じバックゲート長さを維持することにより、異なるチャンネル長さを有するが実質的に同じ閾値電圧を有する対称及び非対称ＤＥＭＯＳトランジスタデバイスを製造することを含む。加えて、実質的に同じバックゲート長さを利用することによって、種々のＤＥＭＯＳデバイスについてより短い最小チャンネル長さを使用することができる。
【００２２】
図１Ａ及び図１Ｂは、ＮＭＯＳデバイスを表しているが、従来のＰＭＯＳデバイスにも上記で識別された課題がある点に留意されたい。
【００２３】
図２Ａ及び図２Ｂは、本発明の態様による異なるチャンネル長さを有するが実質的に同じ閾値電圧を有する、第１及び第２の非対称ＨＶＭＯＳトランジスタデバイスを表している。このようなデバイスを形成する方法が以下に提供される。第１のＨＶＭＯＳトランジスタデバイスが図２Ａに表される。第１のデバイスは、チャンネル長さＬ１を有し、この実施例においては、ほぼ最小チャンネル長さＬｍｉｎである。
【００２４】
第１の型の導電性を有するウェル領域２０４が、半導体ボディ又は基板２０２上に形成され、及び／又は存在する。ウェル２０４は通常、比較的低いドーパント濃度を有する。ウェル領域は、ｎ型又はｐ型である第１の型の導電性を有するエピタキシャル層又は他の層であってもよい。
【００２５】
ドレイン拡張領域２０６が、ウェル領域２０４の導電型とは逆の第２の導電型を有してウェル領域２０４内に形成される。バックゲート領域２０８もまた、ウェル領域２０４内に形成され、ウェル領域２０４と同じ導電型を有するが、通常は、より高いドーパント濃度を有する。バックゲート領域２０８は、当該デバイスの所望の及び／又は選択された閾値電圧に従って選択されたバックゲート長さＳ１及びドーパント濃度を有する。
【００２６】
個々のトランジスタデバイスを分離するために、アイソレーション構造２１０が存在する。アイソレーション構造２１０は、局所酸化構造（ＬＯＣＯＳ）、シャロー・トレンチ・アイソレーション構造（ＳＴＩ）、或いは別の適切な集積回路分離スキームとすることができる。通常、これらは、ウェル領域２０４或いはドレイン拡張領域２０６の形成の前に形成される。
【００２７】
バックゲート領域２０８内にソース領域２１２が形成される。ソース領域２１２は、ウェル領域２０４とは逆の導電性である第２の型の導電性を有する。ドレイン領域２１４が、ドレイン拡張領域２０６内に形成される。ドレイン領域２１４もまた、ウェル領域２０４とは逆の導電性を有する。ドレイン領域２１４は、ドレイン拡張領域２０６と同じ導電型を有するが、より高いドーパント濃度を有する。
【００２８】
ゲート誘電層２１６、サイドウォール２２０、及びゲート２１８を備えるゲート構造が、ウェル領域２０４の上に形成される。一般に、ゲート構造は、ソース領域２１２及びドレイン領域２１４を形成する前に形成される。通常、ゲート誘電層２１６は、ウェル領域２０４上に形成され、該ゲート誘電層２１６上にポリシリコンのようなゲート層２１８が形成される。続いて、ゲート誘電層２１６及びゲート層２１８がパターン形成されて、サイドウォールスペーサ２２０が形成される。
【００２９】
本発明の発明者らによれば、第１のデバイスの閾値電圧は、バックゲート領域、詳細にはバックゲート長さＳ１及びバックゲート領域のドーパント濃度に実質的に依存する。ドレイン拡張長さＸ１は、ドレイン拡張領域２０６の端部からゲート２２０の第１の端部までであり、この第１の端部は、ドレイン拡張領域２０６の上方にある。ギャップ領域長さＧ１は、ドレイン拡張領域２０６の端部からバックゲート領域２０８の端部までの長さである。バックゲート長さＳ１は、バックゲート領域の端部からゲート２２０の第２の端部までの長さであり、この第２の端部は、バックゲート領域２０８の上方に位置する。
【００３０】
第２のＨＶＭＯＳトランジスタデバイスが図２Ｂに表されている。第２のデバイスは、チャンネル長さＬ２を有し、この実施例では、図２Ａのデバイスのチャンネル長さＬ１よりも大きい。この第２のデバイスは第１のデバイスと同様であり、一部の説明は本明細書では省略されている。更なる詳細については、図２Ａについての上記の説明を参照されたい。
【００３１】
第１の型の導電性を有するウェル領域２０４が、半導体ボディ又は基板２０２上に形成され、及び／又は存在する。ウェル領域２０４は通常、比較的低いドーパント濃度を有する。ドレイン拡張領域２０６が、ウェル領域２０４の導電型とは逆の第２の導電型を有してウェル領域２０４内に形成される。
【００３２】
バックゲート領域２０８が、ウェル領域２０４内に形成され、これはウェル領域２０４と同じ導電性を有するが、通常は、より高いドーパント濃度を有する。バックゲート領域２０８は、選択されたバックゲート長さＳ２と、第１のデバイスのものとほぼ等しいドーパント濃度とを有する。このように、第２のＨＶＭＯＳデバイスは、図２Ａの第１のデバイスのものとほぼ等しい閾値電圧を有する。
【００３３】
個々のトランジスタデバイスを分離するために、アイソレーション構造２１０が存在する。アイソレーション構造２１０は、局所酸化構造（ＬＯＣＯＳ）、シャロー・トレンチ・アイソレーション構造（ＳＴＩ）、或いは別の適切な集積回路分離スキームとすることができる。通常、これらは、ウェル領域２０４或いはドレイン拡張領域２０６の形成の前に形成される。
【００３４】
バックゲート領域２０８内にソース領域２１２が形成される。ソース領域２１２は、ウェル領域２０４とは逆の導電性である第２の型の導電性を有する。ドレイン領域２１４が、ドレイン拡張領域２０６内に形成される。ドレイン領域２１４もまた、ウェル領域２０４とは逆の導電性を有する。ドレイン領域２１４は、ドレイン拡張領域２０６と同じ導電型を有するが、より高いドーパント濃度を有する。
【００３５】
ゲート誘電層２１６、サイドウォール２２０、及びゲート２１８を備えるゲート構造が、ウェル領域２０４の上に形成される。一般に、ゲート構造は、ソース領域２１２及びドレイン領域２１４を形成する前に形成される。通常、ゲート誘電層２１６は、ウェル領域２０４上に形成され、該ゲート誘電層２１６上にゲート層２１８が形成される。続いて、ゲート誘電層２１６及びゲート層２１８がパターン形成されて、サイドウォールスペーサ２２０が形成される。
【００３６】
本発明の発明者らによれば、第１のデバイスについての閾値電圧は、バックゲート領域、詳細にはバックゲート長さＳ２（ｐｏｌｙオーバーラップ）及びバックゲート領域２０４のドーパント濃度に実質的に依存する。この実施例においては、バックゲート長さＳ２及びドーパント濃度は、第１のＨＶＭＯＳトランジスタデバイスのバックゲート長さＳ１及びドーパント濃度にほぼ等しい。ドレイン拡張長さＸ２は、ドレイン拡張領域２０６の端部からゲート２２０の第１の端部までであり、第１の端部は、ドレイン拡張領域２０６の上方にある。ドレイン拡張長さＸ２は、図２Ａの長さＸ１よりも大きいが、この長さの増大は、閾値電圧に実質的に影響せず、或いは閾値電圧を変更しない。ギャップ領域長さＧ２は、ドレイン拡張領域２０６の端部からバックゲート領域２０８の端部までの長さである。ギャップ領域長さＧ２もまた、図２Ａのギャップ領域長さＧ１よりも大きいが、これもまた、第２のＨＶＭＯＳトランジスタデバイスの閾値電圧に実質的に影響せず、或いは閾値電圧を変更しない。前述のように、ギャップ領域はより低ドーピングを有し、バックゲート長さの影響よりも閾値電圧に及ぼす影響は遙かに少ない。一般に、Ｇ２は、閾値電圧を変更することなくチャンネル長さを増大させる目的で増大するように選択される。
【００３７】
従って、第２のデバイスは、チャンネル長さＬ１よりも大きいチャンネル長さＬ２を有するにもかかわらず、図２Ａの第１のデバイスのものと実質的に等しい閾値電圧を有する。
【００３８】
図２Ａ及び図２Ｂに示されるバックゲート長さＳ１及びＳ２は形成時には等しいが、拡散及び／又は他の処理後に変化して、長さがある程度ばらつく可能性がある点に留意されたい。図２Ａ及び図２Ｂは、本発明をより良好に理解できるようにするために、こうしたばらつきを表示するのを差し控えている。
【００３９】
加えて、本発明の態様はＤＥＭＯＳデバイスを含み、ＨＶＭＯＳデバイスに限定されない点は理解される。
【００４０】
図３Ａ及び図３Ｂは、本発明の態様による異なるチャンネル長さを有するが実質的に同じ閾値電圧を有する、第１及び第２の対称ＨＶＭＯＳトランジスタデバイスを表す。対称トランジスタデバイスは、互いに区別できないソース及びドレイン領域を有する。このようなデバイスを形成する方法が以下に提供される。第１の対称ＨＶＭＯＳトランジスタデバイスが図３Ａに表されている。第１のデバイスは、チャンネル長さＬ１を有し、この実施例ではほぼ最小チャンネル長さＬｍｉｎである。
【００４１】
第１の型の導電性を有するウェル領域３０４が、半導体ボディ又は基板３０２上に形成され、及び／又は存在する。ウェル３０４は通常、比較的低いドーパント濃度を有する。ウェル領域はまた、ｎ型又はｐ型である第１の型の導電性を有するエピタキシャル層又は他の層であってもよい。
【００４２】
第１及び第２のドレイン拡張領域３０６及び３０８が、ウェル領域３０４内に形成される。第１及び第２のドレイン拡張領域３０６及び３０８は対称であり、ウェル領域３０４の導電型と逆の第２の導電型を有する。バックゲート領域３２２はまた、第１及び第２のドレイン拡張領域３０６及び３０８の中間でウェル領域３０４内に形成される。バックゲート領域は、ウェル領域３０４と同じ導電型を有するが、通常は、より高いドーパント濃度を有する。バックゲート領域３０８は、当該デバイスの消耗の及び／又は選択された閾値電圧に基づいて選択されたバックゲート長さＳ１及びドーパント濃度を有する。
【００４３】
個々のトランジスタデバイスを分離するために、アイソレーション構造３１０が存在する。アイソレーション構造３１０は、局所酸化構造（ＬＯＣＯＳ）、シャロー・トレンチ・アイソレーション構造（ＳＴＩ）、或いは別の適切な集積回路分離スキームとすることができる。通常、これらはウェル領域３０４或いはドレイン拡張領域３０６及び３０８の形成の前に形成される。
【００４４】
第１のソース／ドレイン領域３１４が、第１のドレイン拡張領域３０６内に形成される。第１のソース／ドレイン領域３１４は、ウェル領域３０４とは逆の導電性である第２の型の導電性を有する。第２のソース／ドレイン領域３１２が、第２のドレイン拡張領域３０８内に形成される。第２のソース／ドレイン領域３１２は、ウェル領域３０４とは逆の導電性である第２の型の導電性を有する。第１のソース／ドレイン領域３１４及び第２のソース／ドレイン領域３１２は対称である。
【００４５】
ゲート誘電層３１６、サイドウォール３２０、及びゲート３１８を備えるゲート構造が、ウェル領域３０４の上に形成される。一般に、ゲート構造は、ソース領域３１２及びドレイン領域３１４を形成する前に形成される。通常、ゲート誘電層３１６はウェル領域３０４上に形成され、ゲート層３１８は、ゲート誘電層３１６上に形成される。続いて、ゲート誘電層３１６及びゲート層３１８がパターン形成されて、サイドウォールスペーサ３２０が形成される。
【００４６】
本発明の発明者らによれば、第１のデバイスについての閾値電圧は、バックゲート領域、詳細にはバックゲート長さＳ１及びバックゲート領域のドーパント濃度に実質的に依存する。ドレイン拡張長さＸ１は、ドレイン拡張領域３０６の端部からゲート３２０の第１の端部までであり、この第１の端部は、ドレイン拡張領域３０６の上方にある。ギャップ領域長さＧ１は、ドレイン拡張領域３０６の端部からバックゲート領域３０８の端部までの長さである。バックゲート長さＳ１は、バックゲート領域３２２の第１の端部からバックゲート領域３２２の第２の端部までの長さである。全体のチャンネル長さＬ１は、２＊Ｘ１＋２＊Ｇ１＋Ｓ１に等しい。
【００４７】
第２の対称ＨＶＭＯＳトランジスタデバイスが、図３Ｂに表される。第２のデバイスはチャンネル長さＬ２を有し、この実施例においては図３Ａのチャンネル長さＬ１よりも大きい。この第２のデバイスは、第１のデバイスと同様であり、一部の説明は本明細書では省略されている。更なる詳細については、図３Ａについての上記の説明を参照されたい。
【００４８】
第１の型の導電性を有するウェル領域３０４が、半導体ボディ又は基板３０２上に形成され、及び／又は存在する。ウェル領域３０４は通常、比較的低いドーパント濃度を有する。
【００４９】
第１及び第２のドレイン拡張領域３０６及び３０８が、ウェル領域３０４内に形成される。第１及び第２のドレイン拡張領域３０６及び３０８は対称であり、ウェル領域３０４の導電型と逆の第２の導電型を有する。バックゲート領域３２２がまた、第１及び第２のドレイン拡張領域３０６及び３０８の間でウェル領域３０４内に形成される。バックゲート領域は、ウェル領域３０４と同じ導電型を有するが、通常は、より高いドーパント濃度を有する。バックゲート領域３０８は、当該デバイスの所望の及び／又は選択された閾値電圧に従って選択されたバックゲート長さＳ１及びドーパント濃度を有する。
【００５０】
個々のトランジスタデバイスを分離するために、アイソレーション構造３１０が存在する。アイソレーション構造３１０は、局所酸化構造（ＬＯＣＯＳ）、シャロー・トレンチ・アイソレーション構造（ＳＴＩ）、或いは別の適切な集積回路分離スキームとすることができる。通常、これらは、ウェル領域３０４或いはドレイン拡張領域３０６及び３０８の形成の前に形成される。
【００５１】
第１のソース／ドレイン領域３１４が、第１のドレイン拡張領域３０６内に形成される。第１のソース／ドレイン領域３１４は、ウェル領域３０４とは逆の導電性である第２の型の導電性を有する。第２のソース／ドレイン領域３１２が、第２のドレイン拡張領域３０８内に形成される。第２のソース／ドレイン領域３１２は、ウェル領域３０４とは逆の導電性である第２の型の導電性を有する。第１のソース／ドレイン領域３１４及び第２のソース／ドレイン領域３１２は対称である。
【００５２】
ゲート誘電層３１６、サイドウォール３２０、及びゲート３１８を備えるゲート構造が、ウェル領域３０４の上に形成される。一般に、ゲート構造は、ソース領域３１２及びドレイン領域３１４を形成する前に形成される。
【００５３】
本発明の発明者らによれば、第２のデバイスの閾値電圧は、バックゲート領域３２２、詳細にはバックゲート長さＳ２及びバックゲート領域のドーパント濃度に実質的に依存する。ドレイン拡張長さＸ２は、ドレイン拡張領域３０６の端部からゲート３２０の第１の端部までであり、この第１の端部は、ドレイン拡張領域３０６の上方にある。ギャップ領域長さＧ２は、ドレイン拡張領域３０６の端部からバックゲート領域３０８の端部までの長さである。バックゲート長さＳ２は、バックゲート領域３２２の第１の端部からバックゲート領域３２２の第２の端部までの長さである。全体のチャンネル長さＬ２は、２＊Ｘ２＋２＊Ｇ２＋Ｓ１に等しい。
【００５４】
従って、第２のデバイスは、チャンネル長さＬ１よりも大きなチャンネル長さＬ２を有するにもかかわらず、図３Ａの第１のデバイスのものと実質的に等しい閾値電圧を有する。
【００５５】
第１及び第２のデバイスは、本質的に実施例であり、本発明の態様をより良好に理解できるようにするために提供されている。加えて、図３Ａ及び図３Ｂに示されるバックゲート長さＳ１及びＳ２は、形成時には等しいが、拡散及び／又は他の処理後に変化して、長さがある程度ばらつく可能性がある点に留意されたい。図２Ａ及び図２Ｂは、本発明をより良好に理解できるようにするために、こうしたばらつきを表示するのを差し控えている。
【００５６】
加えて、本発明の態様はＤＥＭＯＳデバイスを含み、ＨＶＭＯＳデバイスに限定されない点は理解される。
【００５７】
図４は、本発明の態様による異なるチャンネル長さを有するが同様の閾値電圧を有する、ＤＥＭＯＳ又はＨＶＭＯＳトランジスタデバイスを製造する方法４００を示すフロー図である。更なる詳細について、上記で示された図２Ａ及び図２Ｂを参照することができる。方法４００は、異なるチャンネル長さを有するが同様の閾値電圧を有する第１及び第２の非対称ＨＶＭＯＳトランジスタデバイスを形成する。
【００５８】
更に、説明を簡単にするために、方法４００は逐次的に実行されるものとして表されている。一部の態様では、本発明に従って、本明細書で図示し説明されたものと異なる順序で及び／又は他の態様と同時に行うことができるので、本発明は例示の順序に限定されない点は理解され評価されるべきである。更にまた本発明の態様に従った方法を実施するために、必ずしも例示された特徴の全てを必要とする訳ではない場合がある。
【００５９】
ブロック４０２で、方法４００が始まり、半導体基板又はボディが提供される。半導体ボディは、シリコンなどの半導体材料から構成される。当該半導体基板又はボディは通常ウェーハであり、ドープ又は非ドープのものとすることができる。
【００６０】
ブロック４０４で、アイソレーション構造が基板上に形成される。アイソレーション構造は、デバイス上の個々のトランジスタを電気的に分離する役割を果たす。アイソレーション構造は、局所酸化構造（ＬＯＣＯＳ）、シャロー・トレンチ・アイソレーション構造（ＳＴＩ）、或いは別の適切な集積回路分離スキームとすることができる。ＬＯＣＯＳ構造は、最初に、酸化物及び窒化物膜を堆積させることにより形成され、次いで、パターン形成及びエッチングされて、アイソレーション構造を必要とする基板の区域が露出される。次いで、基板が酸化されてアイソレーション構造が形成される。ＳＴＩ構造は、最初に基板内にトレンチをエッチングすることにより形成され、次いで、酸化シリコン、窒化シリコン、及び同様のもののような絶縁材料から構成された絶縁体が充填される。
【００６１】
ブロック４０６で、第１及び第２のウェル領域から構成されたウェル領域が、半導体ボディ内に形成される。１つの実施例において、ｎ型又はｐ型ドーパント化学種が半導体ボディ内に導入され、ｎ−ウェル又はｐ−ウェル領域がそれぞれ形成される。別の実施例においては、半導体ボディは既に、所望のドーパント及び濃度で適切にドープされ、ウェル領域として機能することができる。ウェル領域は、例えばｎ型又はｐ型の第１の導電型を有する。１つの実施形態において、ｐ型ウェルは、１ｃｍ3当たり約５Ｅ１４〜約１Ｅ１５に相当するドーズ量を有するエピタキシャル層として形成される。他の適切なプロセスを利用して、本発明によるウェル領域を形成することができる。
【００６２】
ブロック４０８で、第１のチャンネル長さＬ１に従って第１のドレイン拡張領域が第１のウェル領域内に形成される。第１のドレイン拡張領域は、第１の導電型と逆の第２の導電型を有し、第１のドレイン拡張長さＸ１を部分的に定める。ブロック４１０で、第２のチャンネル長さＬ２に従って第２のドレイン拡張領域が第２のウェル領域内に形成され、第２のチャンネル長さＬ２は、チャンネル長さＬ１と異なる可能性がある。第２のドレイン拡張領域は、第２のドレイン拡張長さＸ１を部分的に定める。
【００６３】
ドレイン拡張領域は、比較的低いドーズ量及び低エネルギーで選択されたドーパントを打ち込むことによって形成される。第１及び第２のドレイン拡張領域は、後で形成されるソース及びドレイン領域よりも低い所望のドーパント濃度をもたらすことでドレイン電圧が上昇したときにドレイン領域が空乏化するようにする、選択されたドーズ量及びエネルギーで形成される。
【００６４】
ブロック４１２で、第１のチャンネル長さＬ１及び選択された閾値電圧に従って第１のバックゲート領域が形成される。第１のバックゲート領域は、選択された閾値電圧をもたらすバックゲート長さＳ１及びドーパント濃度で形成される。１つの実施例において、バックゲート領域は、約０．５Ｅ１２から約１．０Ｅ１３のドーズ量及び約３０から約９０ＫｅＶのエネルギーでホウ素を打ち込むことによって形成される。他の適切なプロセスを利用して、バックゲート領域を形成することができる。
【００６５】
第１のバックゲート領域は、バックゲート長さＳ１及び、第１のバックゲート領域の端部と第１のドレイン拡張領域との間の距離であるギャップ領域長さＧ１を定める。ブロック４１４で、第２のチャンネル長さ及び選択された閾値電圧に従って第２のバックゲート領域が形成される。第１及び第２のバックゲート領域の両方は、選択された閾値電圧をもたらす長さ及びドーパント濃度で形成される。第２のバックゲート領域はまた、第２のバックゲート長さＳ２、及び第２のバックゲート領域の端部と第２のドレイン延長領域の端部との間の距離である第２のギャップ領域長さＧ２を定める。場合によっては、第１のバックゲート長さＳ１と第２のバックゲート長さは形成時にはほぼ等しく、それらのドーパント濃度又は形成時に使用されるドーズ量も同様である。他の場合では、選択された閾値電圧を得るために、第１のバックゲート長さＳ１と第２のバックゲート長さＳ２とは異なることができ、及び／又はドーパント濃度が異なることができる。更に、本発明の別の態様において、異なる閾値電圧を得るために、第１のバックゲート長さＳ１と第２のバックゲート長さＳ２とは異なることができ、及び／又はドーパント濃度が異なることができることは理解される。
【００６６】
ギャップ領域長さは、閾値電圧に実質的に影響を与えることなく増大させることができる点は理解される。通常、第１のギャップ領域長さＧ１及び第２のギャップ領域長さＧ２は、第１及び第２のチャンネル長さにそれぞれ従って選択される。
【００６７】
ブロック４１６で、第１のゲート構造が、第１のウェル領域の上に形成され、ゲート誘電層、ゲート電極層、及び何らかのサイドウォールスペーサを備える。第１のゲート構造は、第１のチャンネル長さを定め、また、第１のギャップ領域長さＧ１及び第１のドレイン拡張長さＸ１を定める役割を果たす。ブロック４１８で、第２のゲート構造が第２のウェル領域の上に形成され、ゲート誘電層、ゲート電極層、及びサイドウォールスペーサを備える。第２のゲート構造は、第１のゲート構造とは長さが異なり、第２のチャンネル長さＬ２を定める。更に、第２のゲート構造のゲート電極はまた、第２のギャップ領域長さＧ２及び第２のドレイン拡張長さＸ２を定める役割を果たす。
【００６８】
ブロック４２０で、第１のソース領域が第１のバックゲート領域内に形成され、第１のドレイン領域が、第１のドレイン拡張領域内に形成される。ブロック４２２で、第２のソース領域が第２のバックゲート領域内に形成され、第２のドレイン領域が、第２のドレイン拡張領域内に形成される。
【００６９】
熱処理などの他のプロセスも実施することができる。例えば、ソース／ドレイン領域内の打ち込みドーパントを活性化する高速熱アニールを実施することができる。別の実施例として、適切なアニールは、約１０５０℃から約１１００℃の温度で約３００から約６００分の時間期間で実施することができる。更に、ゲート構造及びソース／ドレイン領域上にシリサイド領域を形成することができる。例えば、適切なシリサイド領域は、コバルト（Ｃｏ）、チタン（Ｔｉ）及び同様のものから構成することができる。一般に、シリサイド領域は、マスクを施工し、第１のゲート層上にシリサイド材料（例えばＣｏ、Ｔｉ及び同様のもの）をスパッタすることによって形成される。次に、シリサイド材料を下層の材料（例えばシリコン）と反応させ、それによってシリサイド領域が形成されるシリサイドプロセスが実施される。更に、通常は熱処理又はアニールが行われる。シリサイド領域は、一般に、第１のゲート層に対する低い接触抵抗を提供する。
【００７０】
続いて、層間誘電層又は他の絶縁層を形成することができ、そこにコンタクトを選択的に形成することができる。次に、保護層及びメタライゼーション層を含む他の層を形成し、デバイスの製造を完了することができる。
【００７１】
製造後、結果として得られるバックゲート長さ（ｐｏｌｙオーバーラップ）は、形成時の初期の長さと異なる可能性がある。更に、結果として得られるバックゲート長さは、互いに異なる場合もあり、或いはほぼ等しい場合もある。拡散及び／又は他の製造プロセスにより、バックゲート長さがインプラント時の長さから僅かに変動する可能性がある。しかしながら、変動が生じた場合でも、両領域の電気的性能は維持される。更に、生成時の当初の長さは、製造完了時に結果として生じるバックゲート長さが同様であるように選択できる点に留意されたい。
【００７２】
本方法は第１及び第２のデバイスに関して説明しているが、本方法はまた、第１のチャンネル長さを有する領域内の複数デバイスと、第２のチャンネル長さを有する領域内の複数のデバイスとを形成する段階を含む。更に、本方法４００は、異なるチャンネル長さを有するが、ＰＯＬＹオーバーラップとも呼ばれる固定又は一定のバックゲート長さを有する複数のデバイスに拡張できる点は理解される。例えば、本方法４００を用いて、異なるチャンネル長さを有するがバックゲート長さが同じである３つのデバイスを形成することができる。
【００７３】
図５は、本発明の態様による、異なるチャンネル長さを有し且つ同様の閾値電圧を有する対称ＨＶＭＯＳトランジスタデバイスを製造する方法５００を示すフロー図である。更なる詳細については、上記で示された図３Ａ及び図３Ｂを参照することができる。方法５００は、異なるチャンネル長さを有するが同様の閾値電圧を有する第１及び第２の対称ＨＶＭＯＳトランジスタデバイスを形成する。
【００７４】
更に、説明を簡単にするために、方法５００は逐次的に実行されるものとして表されている。一部の態様では、本発明に従って、本明細書で図示し説明されたものと異なる順序で及び／又は他の態様と同時に行うことができるので、本発明は例示の順序に限定されない点は理解され評価されるべきである。更にまた、本発明に従った方法を実施するために、必ずしも例示された特徴の全てを必要とする訳ではない場合がある。
【００７５】
ブロック５０２で、方法５００が始まり、半導体基板又はボディが提供される。半導体ボディは、シリコンなどの半導体材料から構成される。半導体基板又はボディは通常ウェーハであり、ドープ又は非ドープのものとすることができる。
【００７６】
ブロック５０４で、アイソレーション構造が基板上に形成される。アイソレーション構造は、デバイス上の個々のトランジスタを電気的に分離する役割を果たす。アイソレーション構造は、局所酸化構造（ＬＯＣＯＳ）、シャロー・トレンチ・アイソレーション構造（ＳＴＩ）、或いは別の適切な集積回路分離スキームとすることができる。
【００７７】
ブロック５０６で、第１及び第２のウェル領域から構成されるウェル領域が、半導体ボディ内に形成される。ウェル領域は、例えばｎ型又はｐ型である第１の導電型を有する。
【００７８】
ブロック５０８で、第１の対称ドレイン拡張領域が、第１のチャンネル長さＬ１に従って第１のウェル領域内に形成される。第１の対称レイン拡張領域は、第１の導電型と逆の第２の導電型を有する。第１の対称ドレイン拡張領域は、第１のドレイン拡張長さＸ１を定める。ブロック５１０で、第２の対称ドレイン拡張領域が、第２のチャンネル長さＬ２に従って第２のウェル領域内に形成され、第２のチャンネル長さＬ２は長さＬ１と異なる可能性がある。第２の対称ドレイン拡張領域も同様に、第２の導電型を有する。更に、第２の対称ドレイン拡張領域は、第２のドレイン拡張長さＸ２を定める。
【００７９】
ブロック５１２で、第１のバックゲート領域が、第１のチャンネル長さＬ１及び選択された閾値電圧に従って、第１の対称ドレイン拡張領域の中間に形成される。第１のバックゲート領域は、選択された閾値電圧をもたらす長さ及びドーパント濃度で形成される。第１のバックゲート領域は、バックゲート長さＳ１、及び第１のバックゲート領域の端部と第１のドレイン拡張領域との間の距離であるギャップ領域長さＧ１を定める。ブロック５１４で、第２のバックゲート領域が、第２のチャンネル長さ及び選択された閾値電圧に従って第２の対称ドレイン拡張領域の中間に形成される。第１及び第２のバックゲート領域の両方は、選択された閾値電圧をもたらす長さ及びドーパント濃度で形成される。第２のバックゲート領域はまた、第２のバックゲート長さＳ２、及び第２のバックゲート領域の端部と第２のドレイン延長領域の端部との間の距離である第２のギャップ領域長さＧ２を定める。
【００８０】
ブロック５１６で、第１のゲート構造が、第１のウェル領域の上に形成され、ゲート誘電層、ゲート電極層、及び何らかのサイドウォールスペーサを備える。第１のゲート構造は、第１の対称ドレイン拡張領域及び第１のバックゲート領域を部分的に覆い、第１のチャンネル長さＬ１を定める。ブロック５１８で、第２のゲート構造が第２のウェル領域の上に形成され、同様にゲート誘電層、ゲート電極層、及びサイドウォールスペーサを備える。第２のゲート構造は、第１のゲート構造とは長さが異なり、第２のチャンネル長さを定める。更に、第２のゲート構造は、第２の対称ドレイン拡張領域を部分的に覆い、更に第２のバックゲート領域を覆う。
【００８１】
ブロック５２０で、第１のソース／ドレイン領域が、第１の対称ドレイン拡張領域内に形成される。ブロック５２２で、第２のソース／ドレイン領域が、第２の対称ドレイン拡張領域内に形成される。
【００８２】
２＊Ｘ１＋２＊Ｇ１＋Ｓ１から構成される第１のチャンネル長さＬ１を有する第１の対称デバイスが形成され、２＊Ｘ２＋２＊Ｇ２＋Ｓ２から構成される第２のチャンネル長さＬ２を有する第２の対称デバイスが形成される。しかしながら、第１及び第２のバックゲート領域が同様の長さ（Ｓ２＝Ｓ１）及び同様のドーパント濃度を有しているので、第１及び第２のデバイスは、ほぼ同じ閾値電圧を有する。
【００８３】
熱処理などの他のプロセスも実施することができる。例えば、ソース／ドレイン領域内部の打ち込みドーパントを活性化する高速熱アニールを実施することができる。加えて、シリサイド領域をゲート構造及びソース／ドレイン領域上に形成することができる。例えば、適切なシリサイド領域は、コバルト（Ｃｏ）、チタン（Ｔｉ）、及び同様のものから構成することができる。一般に、シリサイド領域は、マスクを施工し、第１のゲート層上にシリサイド材料（例えばＣｏ、Ｔｉ、及び同様のもの）をスパッタすることによって形成される。次に、シリサイド材料を下層の材料（例えばシリコン）と反応させ、それによってシリサイド領域が形成されるシリサイドプロセスが実施される。更に、通常は、熱処理又はアニールが行われる。シリサイド領域は、一般に、第１のゲート層に対する低い接触抵抗を提供する。
【００８４】
続いて、層間誘電層又は他の絶縁層を形成することができ、そこにコンタクトを選択的に形成することができる。次に、保護層及びメタライゼーション層を含む他の層を形成し、デバイスの製造を完了することができる。
【００８５】
方法５００は、第１及び第２のデバイスに関して説明しているが、本方法はまた、第１のチャンネル長さを有する領域内の複数のデバイスと、第２のチャンネル長さを有する領域内の複数のデバイスとを形成する段階を含む。更に、本方法５００は、異なるチャンネル長さを有するが、ＰＯＬＹオーバーラップとも呼ばれる固定又は一定のバックゲート長さを有する複数のデバイスに拡張することができる点は理解される。例えば、本方法５００を用いて、異なるチャンネル長さを有するが同じバックゲート長さを有する３つのデバイスを形成することができる。
【００８６】
本発明が関連する当業者であれば、記載された実施形態の様々な修正及び多くの他の実施形態もまた、請求項に記載された発明の範囲内にあることを理解するであろう。
【図面の簡単な説明】
【００８７】
【図１Ａ】異なるチャンネル長さ及び異なる閾値電圧を有する従来型のＨＶＭＯＳの断面図である。
【図１Ｂ】異なるチャンネル長さ及び異なる閾値電圧を有する従来型のＨＶＭＯＳの断面図である。
【図２Ａ】本発明の態様による異なるチャンネル長さを有するが実質的に同じ閾値電圧を有する第１の非対称ＨＶＭＯＳトランジスタデバイスを表す図である。
【図２Ｂ】本発明の態様による異なるチャンネル長さを有するが実質的に同じ閾値電圧を有する第２の非対称ＨＶＭＯＳトランジスタデバイスを表す図である。
【図３Ａ】本発明の態様による異なるチャンネル長さを有するが実質的に同じ閾値電圧を有する第１の対称ＨＶＭＯＳトランジスタデバイスを表す図である。
【図３Ｂ】本発明の態様による異なるチャンネル長さを有するが実質的に同じ閾値電圧を有する第２の対称ＨＶＭＯＳトランジスタデバイスを表す図である。
【図４】本発明の態様による異なるチャンネル長さを有するが同様の閾値電圧を有するＨＶＭＯＳトランジスタデバイスを製造する方法を示すフロー図である。
【図５】本発明の態様による異なるチャンネル長を有し実質的に同じ閾値電圧を有する対称ＨＶＭＯＳトランジスタデバイスを製造する方法を表すフロー図である。
【符号の説明】
【００８８】
２０２  半導体ボディ又は基板
２０４  第１の型の導電性を有するウェル領域
２０６  ドレイン拡張領域
２０８  バックゲート領域
２１０  アイソレーション構造
２１２  ソース領域
２１４  ドレイン領域
２１６  ゲート誘電層
２１８  ゲート層
２２０  サイドウォールスペーサ
【図１Ａ】
2009529806.tif 000003
【図１Ｂ】
2009529806.tif 000004
【図２Ａ】
2009529806.tif 000005
【図２Ｂ】
2009529806.tif 000006
【図３Ａ】
2009529806.tif 000007
【図３Ｂ】
2009529806.tif 000008
【図４】
2009529806.tif 000009
【図５】
2009529806.tif 000010
【国際調査報告】
2009529806.tif 000011