(57)【要約】  凹んだエピタキシャルSiGeソース及びドレイン領域を有するnチャネルトランジスタのチャネル応力を選択的緩和する方法が記載されている。これにより、pチャネルトランジスタ内の歪みに影響を及ぼすことなくnチャネルトランジスタの電子移動度が増大する。SiGeは、シリサイドが形成されるときに抵抗が低くなる。
2009529803.tif 000002
【特許請求の範囲】
【請求項１】
nチャネルトランジスタ及びpチャネルトランジスタの作製方法であって：
nチャネルトランジスタ及びpチャネルトランジスタのゲート構造に隣接するソース及びドレイン領域用の凹部をシリコン基板中に形成する工程；
前記凹部内にSiGeを成長させることで、前記nチャネルトランジスタ及びpチャネルトランジスタのソース及びドレイン領域を形成する工程；及び
前記pチャネルトランジスタのチャネル領域での歪みに実質的に影響を及ぼすことなく前記SiGeを成長させた結果発生した前記nチャネルトランジスタのチャネル領域での歪みを緩和する工程；
を有する方法。
【請求項２】
前記の歪みの緩和が、前記のnチャネルトランジスタのソース及びドレイン領域へイオン注入して前記SiGeをアモルファス化することによって生じる、請求項1に記載の方法。
【請求項３】
前記イオンが通常は電荷を運ばない原子である、請求項2に記載の方法。
【請求項４】
前記イオンが炭素イオンを有する、請求項3に記載の方法。
【請求項５】
前記のnチャネルトランジスタでの歪みの緩和が、前記nチャネルトランジスタのソース領域での一面上及びドレイン領域での一面上に設けられた分離溝から誘電材料をエッチングすることによって実現される、請求項1に記載の方法。
【請求項６】
前記溝の全てに存在する前記誘電体の全てがエッチングされない、請求項5に記載の方法。
【請求項７】
前記ソース及びドレイン領域上にシリサイド金属を形成する工程を有する、請求項1に記載の方法。
【請求項８】
前記ソース及びドレイン領域上にシリサイド金属を形成する工程を有する、請求項2に記載の方法。
【請求項９】
前記ソース及びドレイン領域上にシリサイド金属を形成する工程を有する、請求項5に記載の方法。
【請求項１０】
前記シリサイド金属がニッケルを有する、請求項9に記載の方法。
【請求項１１】
nチャネルトランジスタの作製方法であって：
シリコン基板中に誘電材料で満たされた分離溝を形成する工程；
前記分離溝に隣接する、前記基板中に形成された凹部内にSiGeエピタキシャルソース及びドレイン領域を成長させる工程；
前記SiGeソース及びドレイン領域内での歪みが緩和されるように前記溝の少なくとも一部から前記誘電材料をエッチングする工程；並びに
前記ソース及びドレイン領域上にシリサイド金属を形成する工程；
を有する方法。
【請求項１２】
前記シリサイドがニッケルを用いて形成される、請求項11に記載の方法。
【請求項１３】
前記の溝内の誘電材料が二酸化シリコンである、請求項12に記載の方法。
【請求項１４】
前記溝の少なくとも一部をマスクすることで、前記溝の曝露部分がエッチングされるときでも前記のマスクされた部分はエッチングされないようにする工程、を有する、請求項11に記載の方法。
【請求項１５】
nチャネルトランジスタ及びpチャネルトランジスタの両方を有する集積回路であって：
前記nチャネルトランジスタ及びpチャネルトランジスタの両方のソース及びドレイン領域で歪み発生させる歪み誘起手段；並びに
前記nチャネルトランジスタのソース及びドレイン領域での歪みが前記nチャネルトランジスタのチャネル領域での歪みを発生させることを防止しながら前記pチャネルトランジスタのチャネル領域での歪みを防止しない歪み緩和手段；
を有する集積回路。
【請求項１６】
前記歪み緩和手段がSiGeソース及びドレインである、請求項15に記載の集積回路。
【請求項１７】
前記歪み緩和手段が、前記nチャネルトランジスタのソース及びドレイン領域の面上に設けられた分離溝を有し、
該分離溝は、前記pチャネルトランジスタのソース及びドレイン領域の面上に設けられた溝内の異なる誘電体によって満たされる、
請求項16に記載の集積回路。
【請求項１８】
前記歪み緩和手段が、前記nチャネルトランジスタのソース及びドレイン領域内にアモルファスSiGeを有する、請求項16に記載の集積回路。
【請求項１９】
前記nチャネルトランジスタ及びpチャネルトランジスタのソース及びドレイン領域上にシリサイドを形成する工程を有する、請求項17に集積回路。
【請求項２０】
前記nチャネルトランジスタ及びpチャネルトランジスタのソース及びドレイン領域上にシリサイドを形成する工程を有する、請求項18に集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果型トランジスタ中のシリコンゲルマニウム領域の分野に関する。
【背景技術】
【０００２】
通常半導体素子においては、抵抗を減少させるためにシリサイド金属が半導体領域乗に形成される。たとえばシリコンのような半導体とシリサイドとの界面では、ショットキーバリアが抵抗の源である。このような抵抗は、バンドギャップを低くすることによって減少させることができる。このような抵抗の減少は、シリサイド又はサリサイドが形成される材料としてシリコンゲルマニウム(SiGe)が用いられるときに起こる。SiGeソース及びドレイン領域並びにニッケルシリサイド金属の使用については特許文献1に記載されている。バンドギャップダイアグラム及び特許文献1に関連するテキストには、特にニッケルシリサイドをSiGe上に用いることの利点が記載されている（図5、6、及び7と関連テキスト参照のこと）。
【０００３】
一軸性圧縮歪みが、たとえば埋め込みSiGeソース及びドレイン領域からトランジスタのチャネル領域へ直接的に与えられるときに、PMOSトランジスタの性能は改善される。同様に一軸性引っ張り歪みがNMOSトランジスタのチャネル上に設けられるときに、NMOSトランジスタの性能が向上することが知られている。このことは特許文献2に記載されている。
【特許文献１】米国特許第6949482号明細書
【特許文献２】米国特許出願第11/323688号明細書
【発明の開示】
【０００４】
［発明を実施するための最良の形態］
シリコンゲルマニウム(SiGe)ソース及びドレイン領域が用いられ、かつこれらの領域上にシリサイドが形成されるpチャネルトランジスタ及びnチャネルトランジスタの製造方法が記載されている。以降の説明では、本発明を完全に理解してもらうため、たとえば注入エネルギーレベルのような多くの具体的詳細について説明されている。これらの具体的詳細がなくとも本発明が実施可能であることは当業者には明らかである。場合によっては、本発明を不要に不明確しないために、周知の製造プロセスの詳細については記載していない。
【０００５】
図1では、単結晶シリコン基板の上部が図示されている。10a及び10bで表される基板の2つの独立した部分が図示されている。部分10aでは後述するように、nチャネルトランジスタが領域15内に形成される。基板部分10bでは、pチャネルトランジスタが領域16内に作製される。領域15は2つの分離溝11と12によって囲まれている。同様に領域16は2つの分離溝13と14によって囲まれている。溝11-14は、基板上部をエッチングしてその溝を誘電体で埋めることによって形成される浅い分離溝である。場合によっては、溝がエッチングされた後、溝内部に誘電体ライナが形成されるように二酸化シリコンが成長する。よってその溝は、たとえば堆積された二酸化シリコンのような材料によって満たされて良い。
【０００６】
図1では、4つの溝11-14の各々について溝の半分のみが図示されている。後述する実施例によっては、以降で論じるように、溝を満たす材料がエッチングされる。ある実施例では、材料は溝全体にわたってエッチングされる。また別な実施例では、材料は溝全幅未満の領域しかエッチングされない。図示されている溝の幅は、たとえばゲート構造に対して正確なサイズで表されているわけではない。便宜上溝は、集積回路内に設けられているときよりも、ゲート構造に対してかなり狭く図示されている。
【０００７】
ゲート構造は、領域15と16及び基板の同様の領域上に形成される。その結果形成される図2に図示されたゲート構造の各々は、基板内でチャネル領域から分離されたゲート20を分離するゲート誘電体21、及びゲート20上のハードマスク23を有する。側壁スペーサ22はゲート20の対向面上に設けられている。たとえばn型とp型のドーパントの先端部注入や側壁スペーサの形成といった処理工程についてはここでは説明しない。これらの工程は従来技術において知られている。しかも図示された特定のゲート構造は例示であって、本発明にとって重要ではない。
【０００８】
ゲート構造の形成後、nチャネルトランジスタ及びpチャネルトランジスタの両方のソース及びドレイン領域位置でシリコン基板をエッチングすることによって凹部30が形成される。図2では、凹部30は、ほぼゲート構造から分離溝まで延在している。各場合において凹部30はスペーサの下までわずかに延び、かつ分離溝によって取り囲まれていることに留意して欲しい。
【０００９】
ここでエピタキシャル成長が、nチャネルトランジスタ及びpチャネルトランジスタの両方のSiGeソース及びドレイン領域を成長するために用いられる。図示されているようにソース及びドレイン領域は、基板の本来の高さよりも隆起して良い。これらの領域は分離溝と直接隣接していることに留意して欲しい。
【００１０】
凹部内でSiGeが成長することで、nチャネルトランジスタとpチャネルトランジスタ両方のチャネル領域は圧縮歪みを受ける。pチャネルトランジスタについては、この歪みは、トランジスタ内での正孔移動度を向上させるので有利である。不幸なことにnチャネルトランジスタの場合では、同じ歪みは電子移動度を劣化させる。しかし一旦シリサイド又はサリサイドが形成されると、nチャネルトランジスタとpチャネルトランジスタ両方とも、SiGeに関連するシリサイドのバリア高さが低くなることによる利益を享受する。
【００１１】
図4は、pチャネルトランジスタ上の歪みをそのままにしながらnチャネルトランジスタのチャネル領域の歪みを緩和する一の方法を図示している。最初にpチャネルトランジスタ上でこれらのトランジスタのソース及びドレイン領域を覆うようにマスク部分が形成される。マスク部分はフォトレジスト41であって良い。続いて図4に図示されているように、イオン40がnチャネルトランジスタのSiGeソース及びドレイン領域へ注入されることで、SiGe内で緩和サイトとして機能する転位欠陥が生成される。これによりチャネル領域での歪みが減少して、その結果チャネル領域での電子移動度が改善される。nチャネルトランジスタのチャネル領域はシリコン表面付近（ゲート絶縁体直下）であるため、イオン照射は比較的浅くて良い。よって凹部の内部の深い領域で結晶格子乱す必要がない。注入されるイオンは名目上荷電担体ではないので、ソース及びドレイン領域の半導体特性に影響を及ぼさない。たとえば炭素が用いられて良い。約1-5×1016atoms/cm2の照射量で0.5-1.5Kevの注入エネルギーレベルが適切である。
【００１２】
この注入に続き、たとえばニッケルを用いるような通常の方法でシリサイドが形成される。pチャネルトランジスタのソース及びドレイン領域と比較して、nチャネルトランジスタのソース及びドレイン領域の格子を乱すことで、シリサイドの形成が助けられる。
【００１３】
図4に図示されているように、分離溝13の全体はマスクの下に含まれる。その一方で分離溝14はその半分だけがマスク41の下にある。このことは、この実施例にとっては分離領域とマスクとの位置合わせが重要ではないことを示している。問題は、pチャネルトランジスタのSiGeソース及びドレイン領域が注入から保護されることである。
【００１４】
代替実施例では、nチャネルトランジスタの応力は、分離溝内の材料の一部又は全部を除去することによって緩和される。再度図5を参照すると、マスク部分（部分50）がpチャネルトランジスタの上に設けられる。たとえば図5に図示された溝11や12のようなnチャネルトランジスタを取り囲む溝の少なくとも一部が曝露される。続いて二酸化シリコンのような溝中の材料が、等方性又は異方性エッチングプロセスによって溝からエッチングされる。図5の開口部52及び53によって図示されているように、溝底部の材料全てがエッチングされる必要はない。表面付近であるチャネル領域の歪みの緩和のみが必要である。
【００１５】
分離溝がnチャネルトランジスタとpチャネルトランジスタとを分離している場合、溝の全幅をエッチングすることで、pチャネルトランジスタとnチャネルトランジスタの両方での歪みを緩和することができる。これにより、pチャネルトランジスタでSiGeを用いる利点の1つが失われる。利点の1つとは具体的には歪みチャネルによって生成される高正孔移動度である。
【００１６】
この場合、マスク部分は、溝全部がエッチングされるのを防止しなければならない。たとえば図5のマスク部分51は溝11内の材料の一部を保護する。同様にマスク部分50は溝14の一部を保護する。マスク50と51はそれぞれ、特に異方性エッチングが用いられる場合に、溝14と11を満たす全ての材料がエッチングされるのを防止する。従ってpチャネルトランジスタが、図5に図示されたnチャネルトランジスタに対向する分離領域11の面上に設けられている場合、そのチャネル内での歪みは緩和されない。同様に開口部55は、領域16に対向する溝14の面上に設けられたnチャネルトランジスタからの歪みを緩和する。pチャネルトランジスタがnチャネルトランジスタと分離溝を共有しない場合、又は何らかの理由によって溝全部がエッチングされて良い場合、マスク部分は溝上に設けられる必要はない。このことは図5の溝12によって示されている。
【００１７】
図6に図示されているように、一旦歪みがnチャネルトランジスタのチャネル領域から緩和されると、シリサイド57をSiGe表面上に形成することができる。その結果溝は再度たとえば層間誘電層(ILD)によって満たされる。このように溝を再度満たしても、チャネル上には歪みは発生しない。図6では開口部52と53は誘電体58によって再度満たされることに留意して欲しい。
【実施例１】
【００１８】
図7には追加の実施例が図示されている。nチャネルトランジスタには凹部は形成されず、むしろシリコンは、基板部分10a上のnチャネルトランジスタのソース及びドレイン領域62によって図示されているようにドーピングされる。図7の実施例については、たとえば図2に図示されているようなpチャネルトランジスタの凹部はエッチングされる。続いてSiGeがエピタキシャル成長することで、pチャネルトランジスタ用の領域60及びnチャネルトランジスタ用の領域63が形成される。領域63は、チャネル領域のレベルの上に位置しているので、nチャネルトランジスタのチャネル領域に歪みを発生させない。繰り返しになるが他の実施例と同様に、シリサイド65がSiGe表面上に形成される。従ってシリコン/シリサイド抵抗を下げる他の実施例での利点が得られる。
【００１９】
よってSiGeソース/ドレインを用いるnチャネルトランジスタでの歪みを緩和するプロセスについて説明してきた。これにより、SiGeによって形成されるシリサイドがpチャネルトランジスタとnチャネルトランジスタの両方で用いられるという利点が実現する。
【図面の簡単な説明】
【００２０】
【図１】シリコン基板上部の2つの領域に係る側部正面図である。この図では分離溝が形成されている。
【図２】ゲート構造、及び該ゲート構造に隣接する、シリコンをエッチングして形成された凹部を有する図1の構造を図示している。
【図３】SiGeソース及びドレイン領域が凹部内に形成された後における図2の構造を図示している。
【図４】pチャネルをマスクした後で、かつnチャネルトランジスタのイオン注入中における図3の構造を図示している。
【図５】代替処理における図3の構造を図示している。その代替処理では、マスク工程後に分離溝中の材料の一部がエッチングされる。
【図６】シリサイドがソース及びドレイン領域上に形成された後における図5の構造を図示している。
【図７】nチャネルトランジスタについてSiGeが凹んでいない他の実施例を図示している。
【図１】
2009529803.tif 000003
【図２】
2009529803.tif 000004
【図３】
2009529803.tif 000005
【図４】
2009529803.tif 000006
【図５】
2009529803.tif 000007
【図６】
2009529803.tif 000008
【図７】
2009529803.tif 000009
【国際調査報告】
2009529803.tif 000010
2009529803.tif 000011