(57)【要約】本発明は、アナログ‐デジタル変換器用の切り換え可能なフォールディング回路を提供する。この切り換え可能なフォールディング回路は、複数の回路段を具えており、各回路段は、差動対と、電流源と、スイッチングユニットとを有している。差動対は、スイッチングユニットを介して、電流源に接続されており、前記複数の回路段が互いに逆に接続されている。
2009516458.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に基づく出力信号を発生する切り換え可能なフォールディング回路であって、この切り換え可能なフォールディング回路が複数の回路段を具え、各回路段が、
スイッチングユニットと、
電流源と、
前記入力信号を受けるようにした入力端子及び前記出力信号を生じるようにした出力端子を有する差動対と
を具えているようにした前記切り換え可能なフォールディング回路において、
各回路段で、前記差動対と、前記電流源と、前記スイッチングユニットとが、直列に接続され、
前記複数の回路段の互いに隣接する回路段が、互いに逆に接続されているようにした切り換え可能なフォールディング回路。
【請求項２】
請求項１に記載の切り換え可能なフォールディング回路において、
一次信号が予め決定した間隔内にある場合に、回路段のスイッチングユニットが閉成されるようになっており、この予め決定した間隔は前記スイッチングユニットに対応しており、
この予め決定した間隔は、前記複数の回路段の各スイッチングユニットに対し個別に与えられているようにした切り換え可能なフォールディング回路。
【請求項３】
請求項２に記載の切り換え可能なフォールディング回路において、
前記予め決定した間隔の各々が、設定基準値を含んで予め決定されているようにした切り換え可能なフォールディング回路。
【請求項４】
請求項２又は３に記載の切り換え可能なフォールディング回路において、
回路段の差動対の出力信号は、この差動対に割り当てられた、予め決定された間隔内で一次信号が変化する場合に、この出力信号が線形となるようにしてある切り換え可能なフォールディング回路。
【請求項５】
請求項１〜４のいずれか一項に記載の切り換え可能なフォールディング回路において、
前記スイッチングユニットが電流ミラーを有している切り換え可能なフォールディング回路。
【請求項６】
請求項１〜５のいずれか一項に記載の切り換え可能なフォールディング回路において、
前記複数の回路段のうちの少なくとも１つの回路段のスイッチングユニット及び電流源が、共通部材として構成されている切り換え可能なフォールディング回路。
【請求項７】
請求項１〜６のいずれか一項に記載の切り換え可能なフォールディング回路において、
前記複数の回路段の各々で、差動対がスイッチングユニットを介して電流源に接続されている切り換え可能なフォールディング回路。
【請求項８】
請求項１〜７のいずれか一項に記載の切り換え可能なフォールディング回路において、
この切り換え可能なフォールディング回路が集積回路として構成されている切り換え可能なフォールディング回路。
【請求項９】
請求項１〜８のいずれか一項に記載の切り換え可能なフォールディング回路において、
前記入力端子が入力端子対として構成されている切り換え可能なフォールディング回路。
【請求項１０】
請求項１〜９のいずれか一項に記載の切り換え可能なフォールディング回路において、
前記出力端子が出力端子対として構成されている切り換え可能なフォールディング回路。
【請求項１１】
請求項１〜１０のいずれか一項に記載の切り換え可能なフォールディング回路を具えるアナログ‐デジタル変換器。
【請求項１２】
請求項１１に記載のアナログ‐デジタル変換器において、このアナログ‐デジタル変換器が更に、前処理ユニットを有し、
この前処理ユニットは一次信号を受けるようになっており、
この前処理ユニットは更に、各回路段に対し、一次信号を差動対のうちの指定された差動対に対する入力信号に変換するようになっており、
スイッチングユニットは、各回路段に対し、このスイッチングユニットに対応する予め決定した間隔内に一次信号が存在する場合に、閉成されるようになっており、
前記予め決定した間隔は、複数の回路段の各スイッチングユニットに対し異なっているようにしたアナログ‐デジタル変換器。
【請求項１３】
請求項１１又は１２に記載のアナログ‐デジタル変換器において、このアナログ‐デジタル変換器が更に、二進符号化ユニットを有し、
この二進符号化ユニットは、出力信号を受けるようになっており、
この二進符号ユニットは更に、出力信号を二進信号に変換するようになっているアナログ‐デジタル変換器。
【請求項１４】
請求項１〜１０のいずれか一項に記載の切り換え可能なフォールディング回路を動作させる方法において、この方法が、
差動対の入力端子で入力信号を受ける工程と、
スイッチングユニットを選択的に切り換えて、回路段の一部において、差動対と、電流源と、スイッチングユニットとの経路を導電状態にする工程と、
出力信号を出力端子に生ぜしめる工程と
を有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォールディング回路の分野に関するものである。特に、本発明は、切り換え可能なフォールディング回路や、このような切り換え可能なフォールディング回路を有するアナログ‐デジタル変換器や、切り換え可能なフォールディング回路の動作方法に関するものである。
【背景技術】
【０００２】
デジタルデータ処理では、アナログ信号をデジタル表現、すなわち、二進表現に変換することが重要な問題となっている。アナログ信号をデジタル信号に変換するのに、アナログ‐デジタル変換器（ＡＤＣ）の種々のアーキテクチャが知られている。アナログ信号をデジタル表現に変換する１つの方法は、アナログ入力を、予め規定した基準値、例えば、電圧値の組と連続的に比較する方法である。この種類のＡＤＣはフラッシュＡＤＣで構成されている。フラッシュＡＤＣでは、いかなる時にもデジタル値を受けるようにするために、アナログ入力信号が種々のしきい値と比較される。
【０００３】
ＡＤＣに対する他の既知のアーキテクチャは、いわゆる、フォールディングＡＤＣである。フォールディングＡＤＣの１例は、国際公開第２００５／０１１２５号明細書に開示されている。フォールディングＡＤＣの他の例は、欧州特許出願公開第 0227165号明細書及び１９８４年６月に発行されたIEEE Journal of Solid-State Circuitsの第３７４〜３７８頁に記載された論文“A monolithic 8-bit Video A/D converter”（R. van der Grift氏等著）に記載されており、既知である。
【０００４】
一般的なフォールディングアーキテクチャにおける多くの並列フォールディング分岐は、国際公開第２００５／０１１２５号明細書に記載されているように、差動対を積層することにより少なくしうる。このようにすることにより、全体の電力消費量を減少させるとともに、（オフセットに寄与する）オフセットコントリビュータの個数を減少させる。
【０００５】
国際公開第２００５／０１１２５号明細書の場合の第１の制限事項は、トリー状の構造により差動対の個数を、達成するのが厄介な個数３、７、…、（２n −１）に制限する必要があるということである。国際公開第２００５／０１１２５号明細書の場合の第２の制限事項は、充分迅速に駆動できない電圧制御スイッチを用いることにより適切な接続を選択する必要があるということである。
【０００６】
アナログ信号をデジタル信号に変換する種々の方法を、効率に関して、性能パラメータにより比較する。性能パラメータの例は、対応するＡＤＣの電力消費量、決定速度及び増幅率である。
【０００７】
殆どの場合、１つの性能パラメータを改善するのに支払うべき代償は、他のパラメータを低下させることである。
【０００８】
以下の従来技術の文献は、本発明の理解を助けるのに役立つものである。
‐Rudy van de Plassche,“Integrated Analog-to-digital and Digital-to-analog Converters.”, Kluwer Academic Publishers, 1994.
‐Hoogzaad, G.; Roovers, R.,“A 65-mW, 10-bit, 40-Msample/s BiCMOS Nyquist ADC in 0.8 mm2 .”, IEEE Journal of Solid-State Circuits, vol. 34, No. 12, December 1999 pp. 1796-1802
‐Gray, P.R., Meyer, R. G.,“Analysis and Design of Analog Integrated Circuits”, John wiley and Sons, Inc., 1977-93, pp. 670-675
‐Scholtens, P.C.S., Vertregt, M., “A 6b 1.6GS/s Flash ADC in 0.18 μm CMOS using averaging termination.”, IEEE Journal of Solid-State Circuits, December 2002, vol. 37, no. 12, pp. 1599-1610
‐米国特許第 5,751,236号明細書
‐米国特許第 6,236,348号明細書
‐米国特許第 5,392,045号明細書
‐Valburg J. van, Plassche, R.J. van de, “An 8-bit 650MHz Folding ADC”, IEEE Journal of Solid-State Circuits, vol. 27, no. 12., December 1992
【特許文献１】国際公開第2005/01125号
【特許文献２】欧州特許出願公開第 0227165号
【特許文献３】米国特許第 5,751,236号
【特許文献４】米国特許第 6,236,348号
【特許文献５】米国特許第 5,392,045号
【非特許文献１】Rudy van de Plassche,“Integrated Analog-to-digital and Digital-to-analog Converters.”, Kluwer Academic Publishers, 1994.
【非特許文献２】Hoogzaad, G.; Roovers, R.,“A 65-mW, 10-bit, 40-Msample/s BiCMOS Nyquist ADC in 0.8 mm2 .”, IEEE Journal of Solid-State Circuits, vol. 34, No. 12, December 1999 pp. 1796-1802
【非特許文献３】Gray, P.R., Meyer, R. G.,“Analysis and Design of Analog Integrated Circuits”, John wiley and Sons, Inc., 1977-93, pp. 670-675
【非特許文献４】Scholtens, P.C.S., Vertregt, M., “A 6b 1.6GS/s Flash ADC in 0.18 μm CMOS using averaging termination.”, IEEE Journal of Solid-State Circuits, December 2002, vol. 37, no. 12, pp. 1599-1610
【非特許文献５】Pelgrom M.J.M.; Duijnmaijer A.C.J.; Welbers, A.P.G.“Matching properties of MOS transistors”,IEEE Journal of Solid-State Circuits vol. 24, 1433-1440, Oct. 1989
【非特許文献６】Valburg J. van, Plassche, R.J. van de, “An 8-bit 650MHz Folding ADC”, IEEE Journal of Solid-State Circuits, vol. 27, no. 12., December 1992
【非特許文献７】Scholtens, P.C.S.; Vertregt, M.“A 6b 1.6GS/s Flash ADC in 0.18μm CMOS using averaging termination”IEEE Journal of Solid-State Circuits, December 2002, vol. 37, no. 12, pp. 1599-1610
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特に、アナログ‐デジタル変換器に対し用いるための改善したフォールディング回路を提供するのが望ましい。
【課題を解決するための手段】
【００１０】
本発明の代表的な例によれば、入力信号に基づいて出力信号を発生させる切り換え可能なフォールディング回路を提供する。この切り換え可能なフォールディング回路は、複数の回路段を有する。各回路段は、スイッチングユニットと、電流源と、差動対とを有し、各差動対は、アナログ信号としうる入力信号を受けるようにした入力端子と、出力信号を生じるようにした出力端子とを有する。
【００１１】
回路段の各差動対は、スイッチングユニットを介して電流源に接続されている。複数の回路段を設け、これら回路段が互いに隣接して配置され、各回路段が互いに逆に接続されているようにしうる。
【００１２】
上記で、“逆に接続されている”とは特に、差動対の２つのトランジスタ（第１トランジスタ及び第２トランジスタ）に関連する２つの出力接続ラインが次のように接続されていること、すなわち、偶数番目の回路段の第１トランジスタの出力端が互いに接続されているとともに、奇数番目の回路段の第２トランジスタの出力端に接続され、同様に、奇数番目の回路段の第１トランジスタの出力端が互いに接続されているとともに、偶数番目の回路段の第２トランジスタの出力端に接続されていることを意味しうる。
【００１３】
換言すれば、差動対は２つのトランジスタを有しうる。上記で、トランジスタは如何なるトランジスタにもすることができる。これらトランジスタの例は、バイポーラトランジスタや、ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）、ＮＭＯＳ、ＰＭＯＳ又はＪＦＥＴのようないかなる形態のＦＥＴ（電界効果トランジスタ）にもすることができる。
【００１４】
トランジスタには３つの端子を設けることができる。これらの３つの端子は、バイポーラトランジスタの場合、ベース、コレクタ及びエミッタと称され、電界効果トランジスタの場合、ゲート、ドレイン及びソースと称される。用語“ソース”及び“ドレイン”は互いに交換でき、又は“ソース／ドレイン”端子と称することができる。
【００１５】
バイポーラトランジスタはＮＰＮ又はＰＮＰトランジスタとして得られ、一方、ＭＯＳＦＥＴトランジスタはＮチャネル又はＰチャネルトランジスタとして得られる。本発明では、ＮチャネルＭＯＳＦＥＴトランジスタを用いるが、このトランジスタに限定されるものではない。トランジスタの出力インピーダンスを増大させるには、複数のトランジスタをカスコード接続したものを用いることもできる。
【００１６】
差動対は、２つのトランジスタのソースを直接接続することにより構成することができる。入力信号は、差動対の２つのトランジスタのゲートに供給することができる。
【００１７】
各トランジスタのゲートは、関連の差動対に対する入力端子を構成しうる。差動対は２つのトランジスタを有しうる為、差動対は２つの入力端子を有しうる。
【００１８】
入力信号は差動対の第１の入力端子に供給することができ、反転入力信号は差動対の他方の入力端子に供給しうる。
【００１９】
トランジスタのドレインは各差動対の出力端子を構成しうる。従って、１つの差動対は２つの出力端子を構成しうる。
【００２０】
複数の差動対、すなわち、複数の回路段は、互いに隣接させて配置することができる。これらの差動対がネイバー（neighbour ）を構成し、これらを互いに接続することができる。この場合、第１の回路段の第１の出力端子を第２の回路段の第２の出力端子に接続し、第１の回路段の第２の出力端子を第２の回路段の第１の出力端子に接続することができる。この構成は、接続された各回路段に対し継続させることができる。
【００２１】
第１の回路段の第１の出力端子から得られる信号と、第１の回路段の第２の出力端子から得られる信号とは互いに反転した信号とすることができる為、差動回路段の出力端子を交互に接続する構成を回路段の逆（インバース）接続と称しうる。
【００２２】
各回路段は、１つのみの差動対と、１つのみの電流源と、１つのみのスイッチングユニットとをもって構成しうる。差動回路段は、いかなる共通部材又は構成素子をも共用しないようにしうる。特に、異なる差動対が共通の電流源を共用しないようにしうる。
【００２３】
差動対の出力端子が互いに逆に接続され、差動対がスイッチを経て電流源に接続されている切り換え可能なフォールディング回路を用いることにより、フォールディング率を如何なる数にもしうるフォールディング信号をその出力端子に発生させることができる。比較器のアレイ又は増幅器のアレイは、入力信号を、予め規定した数の基準値と比較するための比較器を構成するアナログ前処理ユニットとすることができる。
【００２４】
フォールディング率、すなわち、フォールディングファクタは、比較器アレイを入力範囲で何回用いうるかを、又は並列のフォールディング差動対を幾つ存在させうるかを表わす。フォールディング率は、例えば、２の累乗とすることができる。
【００２５】
切り換え可能なフォールディング回路により、増幅率が回路のフォールディングファクタに応じて減少しない出力信号を生ぜしめることもできる。しかし、切り換え可能なフォールディング回路はそれ相応の高いフォールディングファクタを得ることができる。
【００２６】
本発明の他の代表的な例によれば、上述した特徴を有する切り換え可能なフォールディング回路を具えるアナログ‐デジタル変換器（ＡＤＣ）を得る。
【００２７】
アナログ‐デジタル変換器に切り換え可能なフォールディング回路を用いることにより、アナログ信号をデジタル値、又はデジタル信号に変換する速度を速めることができ、且つＡＤＣの電力消費量を低減させることができる。切り換え可能なフォールディング回路によれば、正の電力消費量のバランスを達成しうる為、ＡＤＣの電力消費量のバランスを改善しうる。
【００２８】
本発明の他の代表的な例によれば、切り換え可能なフォールディング回路の動作方法を提供する。この方法は、入力端子で入力信号を受ける工程を有する。この方法は更に、スイッチングユニットを選択的に切り換えて、回路段の一部において、差動対と、電流源と、スイッチングユニットとの経路を導電状態にし、従って、出力信号を出力端子に生ぜしめる工程を有する。出力端子における出力信号は、アナログ信号の二進値、又はその一部を表わす。後者の場合、出力の値を更に、同様なアナログ‐デジタル変換方法を用いて処理する。
【００２９】
スイッチングユニットのスイッチング機構は、一時に、スイッチングユニットの一部分が開放するとともに、スイッチングユニットの他の部分が閉成するようにすることができる。
【００３０】
本発明の他の観点によれば、スイッチングユニットを、一次信号又は入力信号がこのスイッチングユニットに対応する予め決定した間隔内にある場合に閉成するようにした、切り換え可能なフォールディング回路を提供する。切り換え可能なフォールディング回路は複数の回路段を、従って、複数のスイッチングユニットを有することができる為、予め決定した間隔は各スイッチングユニットに対し異ならせることができる。
【００３１】
予め決定した間隔と関連するスイッチングユニットを用いることにより、一次信号が間隔内にあるかを検出することができる。アナログ一次信号の値が存在する間隔に応じて、関連の、すなわち対応するスイッチングユニットを閉成させることができる。スイッチングユニットを閉成することは、スイッチングユニットが動作することを意味する。換言すれば、スイッチングユニットを閉成する、スイッチオンさせる、動作させる又はトリガするとは、開放するスイッチングユニットにより遮断されている電流が流れ、対応する回路段又は差動対に電力を与えうることを意味する。従って、対応する回路段が動作する。
【００３２】
しかし、スイッチングユニットが開放する場合には、すなわち不動作状態となる場合には、電流がこのスイッチングユニットにより遮断され、このスイッチングユニットを介して電流源に接続されている対応する回路段又は差動対が不動作状態にされる。この不動作状態にされた回路段は電力を全く消費しないか、或いは少なくとも電力消費量を低減させることができる。
【００３３】
本発明の他の観点によれば、各間隔が設定基準値を含むように各間隔を予め決定した切り換え可能なフォールディング回路を提供する。スイッチングユニットをオン又はオフに選択的に切り換えることは、一層大きな出力信号を発生させる助力をしうる。換言すれば、出力信号の増幅率が高まる。大きく増幅した信号を正確に検出しうる。
【００３４】
本発明の他の観点によれば、差動対に割当てられた予め決定した間隔内で一次信号が変化する場合に、差動対の出力信号を線形又はほぼ線形にしうるように、差動対のこの出力信号を適合させるようにした切り換え可能なフォールディング回路を提供する。線形出力信号によれば、フォールディングを行うことができる。このようなフォールディングされた信号を、アナログ一次信号の二進表現に用いることができる。
【００３５】
逆に接続した回路段を用いることにより、一次信号を線形又はほぼ線形の信号に変換しうる。線形信号は、対応する間隔内で単調に増大又は減少しうる。このような線形増大信号と、このような線形減少信号とを組み合わせることにより、入力信号に対し三角形の信号形態を有しうるフォールディングが得られる。
【００３６】
一次信号は、デジタル化しうるアナログ信号、例えば、電圧としうる。一次信号がある範囲、すなわち、ある間隔内で変化する場合に、この一次信号を基準レベルと比較することができる。各基準レベルを含むように間隔を規定しうる。これらの間隔を境界で限定しうる。
【００３７】
入力信号が予め決定した間隔の境界内に入っている場合には、予め決定したスイッチングユニットが動作されて、関連の間隔、すなわち基準値と関連する差動対が選択される。従って、基準値に応じて、一次信号のある部分、すなわちある区分がチャネルに抽出又は転送される。次に、信号のこの部分を他の信号に変換することができる。一次信号のこの区分を、切り換え可能なフォールディング回路の予め決定した回路段に適合させるとともに割当てることができる。
【００３８】
本発明の他の観点によれば、スイッチングユニットが電流ミラーを有するようにする。スイッチングユニット内に、又はスイッチングユニットと関連させて電流ミラーを用いることにより、信号経路内にスイッチを有さないスイッチングユニットを提供しうる。電流ミラーは、切り換え可能なフォールディング回路を集積回路上に実現しうるようにする。
【００３９】
本発明の他の観点によれば、複数の回路段のうちの少なくとも１つの回路段のスイッチングユニット及び電流源を共通部材として構成するようにする。
【００４０】
上記において、“共通”部材とは、特に、スイッチングユニットと電流源とが１つの素子として構成されていることを表わしうる。例えば、スイッチングユニットが制御電流源として構成され、この電流源自体が制御可能にターンオン及びターンオフされるようになっている。従って、オン及びオフ状態間でのみ切り換わる、バイアス経路又は信号経路におけるスイッチング素子を省略しうる。
【００４１】
本発明の他の観点によれば、切り換え可能なフォールディング回路の各回路段において、差動対がスイッチングユニットを介して電流源に接続されるようにする。
【００４２】
電流源に直接接続されたスイッチ又はスイッチングユニットを用いることにより、電流源を回路段の差動対から分離させることができる。
【００４３】
本発明の更に他の観点によれば、切り換え可能なフォールディング回路を集積回路として適用した当該切り換え可能なフォールディング回路を提供する。この回路の例は、通常のように配線により解決した回路又はモノリシック集積回路として実現しうる。後者の場合には、集積回路を半導体技術、例えば、砒化ガリウムのような III‐Ｖ族半導体に基づくシリコン技術で形成しうる。この回路はＣＭＯＳ又はバイポーラ技術で形成しうる。
【００４４】
本発明の他の観点によれば、入力端子を入力端子対として、すなわち、２つ以上の入力端を有するものとして構成した切り換え可能なフォールディング回路を提供する。
【００４５】
一対の入力端子によれば、差動対に、反転入力信号又は冗長入力信号を差動対に供給することができる。換言すれば、差動対は電流用の２つの分岐を有しうる。各分岐に反転信号を与えることにより、入力信号の二進表現に相当する出力信号として、予め決定した電圧を発生しうるように、差動対の分岐を流れる電流の経路を制御しうる。
【００４６】
本発明の他の観点によれば、出力端子を出力端子対として、すなわち、２つ以上の出力端を有するものとして構成する。一対の入力端子を用いる場合と同様に、一対の出力端子により出力信号の差動表現を生じるようにしうる。正又は負の出力信号を生じることができる。
【００４７】
換言すれば、正及び負の出力信号が同じ出力信号を異なる形態で、又は情報の冗長源として表わす。負の出力信号を正の出力信号の反転表現とすることができる。正及び負の出力信号は互いに対称的とすることもできる。
【００４８】
本発明の更に他の観点によれば、前処理ユニットを具えるＡＤＣであって、この前処理ユニットが一次信号を受けるとともに、この一次信号を、割当てられた差動対に対する入力信号に変換するようになっている当該ＡＤＣを提供する。切り換え可能なフォールディング回路のスイッチングユニットは、一次信号がこのスイッチングユニットに対応する予め決定した間隔内にある場合に閉成するようにし、予め決定した間隔は複数の回路段のスイッチングユニットの各々に対し異ならせる。
【００４９】
一次信号の範囲、すなわち区分を切り換え可能なフォールディング回路の関連の回路段に割当てるために、前処理ユニットを用いることができる。この前処理ユニットは、信号を前もって増幅（前置増幅）するような他の目的に用いることもできる。
【００５０】
本発明の他の観点によれば、ＡＤＣを設け、このＡＤＣが、回路段の出力信号を受けてこの出力信号を二進信号に変換するようにする二進符号化ユニットを具えるようにする。
【００５１】
切り換え可能なフォールディング回路の出力信号は、一次信号の二進表現とはならないおそれがある為、二進符号化ユニットにより、切り換え可能なフォールディング回路の出力信号を二進信号に変換することができる。この二進信号は、一次信号の二進表現とすることができる。
【００５２】
本発明の代表的な例の要点として、アナログ一次信号を副（サブ）信号、すなわち、区分信号に分割することができることが分かる。副信号は、一次アナログ信号を基準値と比較した結果のものとすることができる。一次信号のこれらの副信号は、予め決定した幾つかの切り換え可能なフォールディング回路に割当てることができる。一次信号を処理するには、関連の回路段のみを動作させれば充分である。
【００５３】
換言すれば、時間的に変化（増大又は減少）する信号としうる連続信号を副範囲又は副間隔に分割でき、一次信号の部分を切り換え可能なフォールディング回路の回路段に割当てることができる。これらの回路段は、対応する間隔における信号の推定を行うようにしうる。
【００５４】
例えば、信号を推定するためには対応する回路段のみをスイッチオンさせ、集積回路の電力消費量を低減させるとともに、切り換え可能なフォールディング回路の増幅率を増大させるようにする。副分割された信号は二進符号化ユニットにより変換して、実際の一次アナログ信号の二進表現を生ぜしめるようにしうる。
【００５５】
本発明の上述した観点及びその他の観点は、後に説明する実施例から明らかとなるであろう。
【発明を実施するための最良の形態】
【００５６】
本発明の代表的な実施例を以下に図面につき説明する。図面は線図的なものであり、異なる図において、同様な又は同じ素子には同じ符号を付してある。
【００５７】
図１は、本発明の代表的な実施例によるＡＤＣを示すブロック線図である。ＡＤＣ１１２は、前処理ユニット１０１と、切り換え可能なフォールディング（折り返し）回路１０６と、二進符号化ユニット１１０とを有する。“切り換え可能なフォールディング回路”と“切り換え可能なフォールディングセル”とは、本明細書では同等なものとして用いている。
【００５８】
前処理ユニット１０１には、この前処理ユニット１０１の入力端子において、一次信号１００が与えられる。この一次信号１００は、前処理ユニット１０１において、量子化器（quantifier）１０２及びスィッチ制御ユニット１０３に与えられる。量子化器１０２は、一次信号のレベルに応じて、切り換え可能なフォールディング回路１０６の適切な差動対１０８の入力端子１０４を選択する。
【００５９】
量子化器１０２は、この量子化器の入力端子における一次信号１００を、差動対１０８により用いうる又は処理しうる形態に変換する。例えば、この入力端子における一次信号１００をその一次信号の正又は負で表現された信号に変換しうる。正の信号と負の信号とは対称信号、すなわち、反転信号とすることができる。
【００６０】
スイッチ制御ユニット１０３は、一次信号１００を解析するようになっている。スイッチ制御ユニット１０３は、一次信号が存在する間隔に応じて、対応するスイッチングユニット１０７に対するスイッチング信号を生じる。このスイッチング信号である制御信号は、対応するスイッチングユニット１０７をトリガするようになっている。対応するスイッチングユニット１０７をトリガするスイッチング信号は、端子１０５により供給される。
【００６１】
切り換え可能なフォールディング回路１０６は、その出力端子１０９に出力信号を生じる。この出力信号は二進符号化ユニット１１０に供給される。この二進符号化ユニット１１０は、端子１０９における信号を二進信号に変換し、この二進信号が端子１１１に与えられる。この端子１１１における二進信号は、前処理ユニット１０１の入力端子におけるアナログ一次信号１００を表している。更に、端子１０９をこの二進符号化ユニット１１０に導く代わりに、前記出力信号を更に調整することができる。この場合、この切り換え可能なフォールディングセル１０６と二進符号化ユニット１１０との間に他のフォールディングユニット又は切り換え可能なフォールディングユニットを設ける。
【００６２】
図２は、フラッシュＡＤＣのフロントエンド回路を示すブロック線図である。アナログ信号をデジタルデータに変換する直接的な方法は、アナログ入力を一組の予め決定した基準電圧２１８、２１９、２２０及び２２１と連続的に比較する方法である。これらの基準電圧２１８、２１９、２２０及び２２１は、一組の抵抗２２３と電流源２０５とにより規定され、一方、増幅器２１４、２１５、２１６及び２１７が先行する多数の比較器（図２に図示せず）が入力信号１００、すなわち一次信号１００の値を量子化する。抵抗２２３の組は、電流源２０５の第１の端部と基準電位点２２２との間に配置されている。電流源２０５の第２の端部は、他の基準電位点である接地電位点２２４に接続されている。他の実施例では、比較器又は増幅器２１４、２１５、２１６及び２１７を、高基準電位点２２２と低基準電位点２２４との間に配置することができる。電流源２０５又は抵抗２２３の組は、基準電圧を得るために可能な唯一の手段ではない。
【００６３】
フラッシュＡＤＣのアナログ前処理ユニット２２５における増幅器の個数は変えることができるが、比較器の個数は、通常、２bits−１に等しい。ここで、“bits”は、アナログ一次信号をデジタル化するのに用いる必要があるビット数である。例えば、入力信号端子における一次信号１００を４ビットで量子化する必要がある場合には、１５個の比較器が提供される。
【００６４】
フラッシュＡＤＣにおける比較器の個数は、フォールディング回路を用いることにより減少させることができる。このフォールディング回路は、ＡＤＣのアナログ入力範囲で一組の比較器の複数倍を表す。換言すれば、入力信号が対応する比較器に信号を選択的に発生させる。このような比較器は、Ｖref −Ｖin及び−Ｖref ＋Ｖinの計算を実行する。ここで、Ｖref は対応する基準電圧、例えば、電圧２１８、２１９、２２０、２２１であり、０＜Ｖref である。Ｖref ２１８は、基準電位点２２４に得られる電位と、電流源２０５と、一組の抵抗（はしご型基準電圧回路）２２３とにより決定される。従って、Ｖref ２１８は、ゼロよりも高くすることができる。Ｖinは入力端子における一次信号１００である。このフォールディング動作を実行する回路には、種々の変形例がある。
【００６５】
前置増幅器２１４、２１５、２１６及び２１７は、基準電圧２１８、２１９、２２０及び２２１の点と、一次信号１００の入力端子とに接続されている。前置増幅器２１４、２１５、２１６及び２１７の各々は、それぞれの前置増幅器の出力端子２０６及び２０７、２０８及び２０９、２１０及び２１１、又は２１２及び２１３にそれぞれ２つの出力信号を生じる。これら２つの出力信号の一方は、式Ｖref −Ｖinに応じて計算された負の出力信号２０６、２０８、２１０又は２１２であり、他方の出力信号は、式−Ｖref ＋Ｖinに応じて計算された正の出力信号２０７、２０９、２１１又は２１３である。信号２０６、２０７、２０８、２０９、２１０、２１１、２１２、２１３は前置増幅器の対応する出力端子に得られる。
【００６６】
図３は、フラッシュＡＤＣフロントエンド回路２２５又は量子化器２２５の出力信号２０６、２０７、２０８、２０９、２１０、２１１、２１２、２１３を示す。すなわち、図３は、前置増幅器２１４、２１５、２１６、２１７の出力信号２０６、２０７、２０８、２０９、２１０、２１１、２１２、２１３を示す線図である。前処理ユニット１０１の入力端子における入力信号、すなわち一次信号１００（図３の３０３）は、予め決定された間隔に分割されている。
【００６７】
例えば、前置増幅器２１４の出力信号２０６（この信号を図３に示す）は、最大値３０２及び最小値３０１間で変化する。この信号は、基準電圧２１８の値を中心に予め規定した間隔に亘ってＳ字形状をしている。この間隔の左側境界は、信号２０６が最大値３０２に等しい領域内にある。この間隔の右側境界は、信号２０６が最小値３０１に等しい領域内にある。信号２０８、２１０及び２１２に対して対応する間隔の境界も同様に規定される。
【００６８】
実線２０７は、出力信号２０６に対し対称的な、すなわち反転した信号２０７の特性を示す。基準電圧２１８の値を中心とする間隔の中央で、前置増幅器２１４の負の出力信号２０６及び正の出力信号２０７が互いに交差する。他の代表的な実施例としては、ノード２１１を正の電圧点２２２に接続し、ノード２１８を負の電圧点２２４に接続することができる。この場合、差基準電圧を、上側の電源電圧点２２２及び電流源２０５に接続された一組の抵抗のはしご型基準電圧回路２２３により発生させる必要がない。差基準電圧をいかにして発生させるかには、他の多くの実施例がある。
【００６９】
図３には、左側から右側に増大する入力信号３０３（図１の１００）を示してある。入力信号３０３の値が増大するにつれて、負の信号２０６は減少するが、正の信号２０７は増大する。
【００７０】
信号対２０６，２０７は、基準電圧２１８の値を中心とする予め決定した間隔における前置増幅器２１４の出力信号を表す。信号対２０９，２０８、２１１，２１０及び２１３，２１２の各々は、基準電圧２１９、２２０及び２２１の値をそれぞれ中心とする予め決定された間隔における前置増幅器２１５、２１６及び２１７の出力信号をそれぞれ表す。
【００７１】
図４は、並列フォールディング回路４２７を示す。幾つかの差動対４０６、４０９及び４１２が抵抗性の負荷４１５及び４１６に接続されている。これら差動対４０６、４０９及び４１２の各々は、その隣の差動対に比べて逆に接続されている。抵抗性の負荷４１５及び４１６は、これらの抵抗性の負荷４１５及び４１６を流れる電流に応じて電圧差を生じる。従って、この電圧差は、増幅率に関連している。電圧差を発生させるには、抵抗性の負荷の代わりに、それ以外の素子、例えば、電流源を用いたり、他の構造を用いたりすることができる。
【００７２】
逆に接続されているとは、差動対の出力端子が互いに交互に接続されているということを意味する。差動対４０６、４０９及び４１２に対し差動対４０６を代表して説明する。
【００７３】
差動対４０６は、第１トランジスタ４０４及び第２トランジスタ４０５を有している。第１トランジスタ４０４は第１入力端子２０７´を有し、差動対４０６のこの第１入力端子２０７´は、対応する出力信号２０７を生じる図２における前置増幅器２１４の対応する出力端子に接続することができる。
【００７４】
トランジスタ４０５は入力端子２０６´を有し、この入力端子２０６´は、対応する出力信号２０６を生じる図２における前置増幅器２１４の対応する出力端子に接続することができる。差動対４０６は、基準電圧２１８の値を中心とする間隔にある信号に対応する入力信号に対しトランジスタ４０４及び４０５の状態を変える対応する差動対である。
【００７５】
入力端子２０６´、２０７´、２０８´、２０９´、２１０´、２１１´及び２１２´は、関連の信号２０６、２０７、２０８、２０９、２１０、２１１及び２１２を受けるようになっている。
【００７６】
差動対４０６のトランジスタ４０４及び４０５のソースは相互接続されている。差動対４０６のトランジスタ４０４及び４０５に属する相互接続されたソースは電流源４０１にも接続されている。
【００７７】
差動対４０６は、負の出力端子４１８及び正の出力端子４１９を有する。この差動対４０６は、その負の出力端子４１８に第１の出力信号を生じ、その正の出力端子４１９に第２の出力信号を生じる。これらの出力端子４１８及び４１９は、差動対４０９の出力端子４２０及び４２１と、差動対４１２の出力端子４２２及び４２３とにそれぞれ逆に接続されている。
【００７８】
互いに隣接する差動対４０６、４０９及び４１２の差出力信号の集合が正の出力端子４１４及び負の出力端子４１３に得られる。出力端子４１３及び４１４に得られる信号は、差動対の入力信号２０６、２０７、２０８、２０９、２１０及び２１１に依存する。これらの入力信号に応じ、電流源４０１、４０２及び４０３から生じる電流が差動対４０６、４０９及び４１２と抵抗４１５及び４１６とを流れ、これらの抵抗４１５及び４１６を流れる電流により対応する電圧が発生される。
【００７９】
図５は、並列フォールディング回路の出力信号を示す。この図５に示すように、差動対４０６、４０９及び４１２を隣の差動対に比べて逆に接続することにより、フォールディングされた信号が線形の入力信号から生じる。図４に示す種類のフォールディング構造が“並列フォールディング回路”と称される。アレイの増幅率は、回路のフォールディングファクタに応じて減少する。フォールディングファクタは、比較器アレイが何回入力範囲に得られるか、又は何個の並列差動対４０６、４０９及び４１２が回路に存在するかを表す。図４に示す場合には、フォールディングファクタは３である。
【００８０】
増幅率が低いことは以下のように説明しうる。互いに接続されていない３つの差動対を想定する。このような１つの差動対の出力電圧は、ＶDD−Ｉtail・ＲloadからＶDD（ライン５０４の電圧）まで変化しうる。ＶDDはライン４１７に得られる電源電圧である。差動対の出力端子が互いに接続されている場合には、新たに結合される負荷抵抗は３分の１となり、テール電流は同じに維持される。従って、ＲP ＝ＲN ＝Ｒload／３となる。
【００８１】
換言すれば、出力端子４１９、４２１及び４２３は共に抵抗４１５に接続されている。これらの出力端子の各々を流れる最大電流がＩtailである。しかし、出力端子は逆に接続されている為に、出力電圧は、何れの入力電圧に対してもＶDD−Ｉtail・ＲP とＶDD−２Ｉtail・ＲP との間で変化しうる。この場合、抵抗４１５は想定した差動対における抵抗値の３分の１にすぎない為、電圧はＶDD−（２／３）Ｉtail・ＲloadとＶDD−（１／３）Ｉtail・Ｒloadとの間で変化する。この電圧は、１つの差動対の出力電圧、すなわち、ＶDD−Ｉtail・Ｒloadと比べて、３分の１に減少する。
【００８２】
その結果、フォールディング回路の出力電圧は、
Ｕout,commonmode＝ＶDD−（３／２）・（Ｉtail・ＲP ）
の共通モード値（ライン５０３の電圧値）を有するが、電圧振幅の式は、
Ｕout,differential＝Ｉtail・ＲP 
を維持している。しかし、接続された負荷抵抗４１５は、想定した差動対の値の３分の１である為、実際には電圧振幅も３分の１となる。
【００８３】
一般に、差動対の原増幅率は、フォールディング処理の回数だけ低減化される。帯域幅を大きくするために、差動対４０６、４０９及び４１２の原増幅率もかなり低く（例えば、３〜１０分の１に）選択される為、全フォールディング回路の増幅率は１に、又はそれよりも幾分大きく制限される。
【００８４】
図４に示す並列フォールディング回路は、３対のトランジスタ４０４，４０５、４０7，４０8及び４１０，４１1より成り、各対は、定電流Ｉtailを生じる電流源４０１、４０２及び４０３のそれぞれと、トランジスタを電源電圧ＶDDのライン４１７に接続する抵抗４１６及び４１５とを有している。抵抗４１６及び４１５は抵抗性の負荷Ｒloadを構成する。電流源４０１、４０２及び４０３の各々は、定電流を生じ、更に、抵抗４１６及び４１５は互いに等しい、すなわち、ＲN ＝ＲP であるものとする。
【００８５】
トランジスタの対４０４，４０５、４０７，４０８及び４１０，４１２のベース又はゲート２０７´，２０６´、２０９´，２０８´及び２１１´，２１０´には、入力信号２０７、２０９及び２１１と、これらの反転信号２０６、２０８及び２１０とがそれぞれ供給される。これらの入力信号は入力信号１００及び基準信号２１８、２１９及び２２０より成る。フォールディング回路をアナログ‐デジタル変換器に適用する場合、入力信号１００は、変換すべき信号とみなされる。
【００８６】
入力信号、すなわち一次信号１００がゼロであると、トランジスタ４０４、４０７及び４１０は遮断される。その理由は、これらのトランジスタのゲートにおける電圧が負である為である。電流経路はトランジスタ４０５及び４１１と抵抗４１５とを通り、トランジスタ４０８及び抵抗４１６を経る電流経路は出力端子outp ４１４に“低”電圧、すなわち、電圧ＶDD−２Ｉtail・Ｒloadを生じる。ここで、Ｉtailは電流源４０１、４０２及び４０３を流れる電流であり、Ｒload＝ＲN （４１６）＝ＲP （４１５）であり、出力端子outn ４１３における電圧は“高”電圧、すなわち、電圧ＶDD−Ｉtail・Ｒloadである。
【００８７】
入力信号１００が増大すると、上述した状態は、この入力信号１００の電圧が基準電圧２１８を含むある範囲、すなわち間隔に入るまで変化せずに維持される。
【００８８】
次に、トランジスタ４０５が遮断されるまで、トランジスタ４０５を流れる電流が減少し且つトランジスタ４０４を流れる電流が増大し、トランジスタ４０４、トランジスタ４０８及び抵抗４１６を経る電流経路と、トランジスタ４１１及び抵抗４１５を経る電流経路とにより、入力信号が基準電圧２１９を含むある範囲、すなわち間隔に入るまで、出力端子outn ４１３に前記の“低”電圧を生ぜしめるとともに出力端子outp ４１４に前記の“高”電圧を生ぜしめる。基準電圧２１９を含むこの範囲は、基準電圧２１８を含む上述した範囲と等しく且つこれに続くものであるものとする。又、トランジスタ４０８が遮断されるまで、トランジスタ４０８を流れる電流が減少し且つトランジスタ４０７を流れる電流が増大し、トランジスタ４０４及び抵抗４１６を経る電流経路と、トランジスタ４０７、トランジスタ４１１及び抵抗４１５を経る電流経路とにより、出力端子outn ４１３に前記の“高”電圧を生ぜしめるとともに出力端子outp ４１４に前記の“低”電圧を生ぜしめる。
【００８９】
入力信号が更に増大し、基準電圧２２０を含むある範囲（この範囲も前述した範囲と等しく且つこれらに続くものであるものとする）に入ると、トランジスタ４１１が遮断されるまで、このトランジスタ４１１を流れる電流が減少し且つトランジスタ４１０を流れる電流が増大し、トランジスタ４０４、トランジスタ４１０及び抵抗４１６を経る電流経路と、トランジスタ４０７及び抵抗４１５を経る電流経路とが出力端子outn ４１３に前記の“低”電圧を生ぜしめるとともに出力端子outp ４１４に前記の“高”電圧を生ぜしめる。
【００９０】
図５は、出力端子outp ４１４及び出力端子outn ４１３における電圧値５０１及び５０２を、前処理ユニット１０１の入力端子における一次信号を表す入力信号５０７（１００）の関数として示す。基準電圧を含む範囲においては、すなわち、実線５０２と破線５０１とが交差している範囲においては、出力端子outp ４１４における電圧値５０１及び出力端子outn ４１３における電圧値５０２がそれぞれフォールディングファクタ３でフォールディングを行う。その結果、フォールディングセルの出力電圧の共通モードレベル値はＶDD−（３／２）Ｉtail・Ｒloadであり、その振幅はＩtail・Ｒloadであることが分かる。
【００９１】
図５においても、図３と同様に、入力電圧５０７（１００）をこの図５の左側から右側に向けて増大するものとして示してある。図５から明らかなように、出力信号５０１及び５０２のフォールディングはそれぞれ、入力電圧５０７が存在している範囲内で行われている。この範囲の境界をライン５０７の矢印で示してある。
【００９２】
理論的に得られる最大の出力電圧をライン５０４で示す。この最大電圧の値は電源電圧ＶDDに等しい。出力信号に対する理論的な最小値をライン５０５により示し、このラインはＶDD−３・（Ｉtail・ＲP ）を表す。
【００９３】
接地網電圧ＶSSはライン５０６として示してある。この接地網電圧は基準電位として与えられる。これは、電流源４０１、４０２及び４０３を接続する基準点とすることができる。
【００９４】
図６は、本発明の代表的な実施例によりフォールディング信号を発生する回路を示す。
【００９５】
図１に示す切り換え可能なフォールディング回路１０６は、図６に示すようにして実現しうる。
【００９６】
図６は、３つの差動対６０６、６０９及び６１２を示す。これら差動対６０６、６０９及び６１２は、それぞれ、第１トランジスタ６０４、６０７及び６１０と、第２トランジスタ６０５、６０８及び６１１とを有している。これらトランジスタ６０５、６０４、６０８、６０７、６１１及び６１０は、それぞれ、ゲート２０６″、２０７″、２０８″、２０９″、２１０″及び２１１″を有し、これらゲートは、それぞれ、対応する入力信号ＡN 、ＡP 、ＢN 、ＢP 、ＣN 及びＣP を受ける。これらのゲート２０６″、２０７″、２０８″、２０９″、２１０″及び２１１″に対する入力信号は、（例えば、図２に示すのと同様に）前置増幅器の対応する出力信号２０６、２０７、２０８、２０９、２１０及び２１１とすることができる。
【００９７】
差動対６０６、６０９及び６１２は、それぞれ、スイッチ（例えば、トランジスタスイッチ）、すなわち、スイッチングユニットＳA （６２４）、ＳB （６２５）及びＳC （６２６）を経て電流源６０１、６０２及び６０３に接続されている。これらスイッチングユニットを選択的にスイッチオン及びスイッチオフさせることは、一層大きな出力信号発生させる助力をする。これらスイッチングユニットが如何に動作するかを、以下に簡単に説明する。
【００９８】
スイッチングユニットは、差動対を動作させる制御素子である。換言すれば、差動対に電流を供給するために、対応するスイッチングユニットが動作される。スイッチが閉成する場合に、スイッチングユニットが動作しうるものである。
【００９９】
入力信号１００が差動対６０６（ＡP 、ＡN ）の基準電圧２１９よりも低いか又はその付近になると、スイッチングユニットＳB （６２５）及びＳC （６２６）が開放し、スイッチングユニットＳA （６２４）のみが閉成する。このようになることにより、回路は、幾つかの非導通トランジスタを追加の容量性負荷として有する差動対と等価に機能する。従って、電圧の増幅も１つの差動対と等価となる。
【０１００】
入力信号１００が差動対６０９（ＢP 、ＢN ）の基準電圧２１９の付近になると、スイッチングユニットＳA （６２４）が開放し、スイッチングユニットＳB （６２５）が閉成する。一方、スイッチングユニットＳC （６２６）は開放したままである。
【０１０１】
入力信号１００が差動対６１２（ＣP 、ＣN ）の基準電圧２２０の付近になると、スイッチングユニットＳB （６２５）が開放し、スイッチングユニットＳC （６２６）が閉成する。一方、スイッチングユニットＳA （６２４）は開放したままである。
【０１０２】
換言すれば、デジタル化すべき信号を解析するのに、種々の差動対を採用している。入力信号、すなわち、一次信号１００のある間隔に対応する差動対を選択するために、前処理ユニット１０１を採用している。この前処理ユニット１０１は図６に図示していない。前処理ユニット１０１又は量子化器１０１の一例を図２に示す。
【０１０３】
スィッチ制御ユニット１０３（図６には図示せず）は、スイッチングユニット６２４、６２５及び６２６をトリガして、これらスイッチングユニットが前処理ユニット１０１から信号を受けるようにする制御信号を生じる。まさに１つだけのスイッチングユニット６２４、６２５又は６２６が動作される為、他のスイッチングユニットは不作動となっている。従って、これらスイッチングユニット６２４、６２５及び６２６のうち動作していないスイッチングユニットには電流が流れない。１つの回路段が１つの差動対６０６、６０９又は６１２と、１つの電流源６０１、６０２又は６０３と、１つのスイッチングユニット６２４、６２５又は６２６とを有する為、スイッチングユニットが不作動になると、回路段も不作動となる。従って、電力消費量は１つの差動対６０６、６０９又は６１２の電力消費量に、特に１つの回路段の電力消費量に制限される。
【０１０４】
スイッチングユニット６２４、６２５及び６２６の種々の状態を入力電圧１００の関数として図７に示す。図４に示すような抵抗性の負荷を有する並列フォールディング回路では、出力信号４１３及び４１４が減衰し、その減衰率はフォールディングファクタに等しい。
【０１０５】
差動対の増幅率は、トランジスタの相互コンダクタンスに出力インピーダンス又は負荷抵抗を乗じた値に等しい。図４に示す並列フォールディング回路と同様に、等価負荷抵抗は３分の１に減少し、常に多くとも１つの差動対が出力に影響し、他の差動対は飽和しており、全体の増幅率は１つの差動対に比べて３分の１に減少する。従って、例えば、図４に示す並列フォールディング回路が３つの差動対４０６、４０９及び４１２より成り、これら差動対の原増幅率が４である場合、この構成にしたフォールディング増幅器の増幅率は４／３に減少し、１に近くなる。
【０１０６】
図６に示すような切り換え可能なフォールディング回路によれば、増幅率を殆ど減少させることなく、種々のフォールディングファクタを提供する。切り換え可能なフォールディング回路６２７が、前述した差動対と同じ構成素子で構成された場合には、この切り換え可能なフォールディング回路全体の増幅率は、１つの差動対の増幅率であるほぼ４に等しく維持される。スイッチングユニット６２４、６２５及び６２６の“閉成状態”が重なる場合には、実効増幅率を幾分減少させることができる。スイッチングユニット６２４、６２５及び６２６はトランジスタをもって構成しうる為、スイッチングユニットの“オン”から“オフ”への遷移を、実際にはそれほど正確にしないですむ。
【０１０７】
後続の回路の基板雑音に対する感応性が低くなること、及び整合条件がゆるまることは切り換え可能なフォールディング回路の利点ともなりうるものである。常に１つの電流源及び１つの差動対のみが動作する為、これらの回路素子の不整合のみが出力のエラーに関連するだけである。並列フォールディング回路の場合には、例えば、全ての電流源４０１、４０２及び４０３の不整合が出力のエラーに関連する。切り換え可能なフォールディング回路の後続回路段の電力消費量は著しく低くしうる。その理由は、大きなアナログ信号はデジタル値に変換するのが容易である為である。
【０１０８】
以下に、同じ速度で電力効率が大きくなることを説明する。
【０１０９】
３回の切り換えフォールディングの場合、１つのみのテール電流源６０１、６０２又は６０３が存在する、すなわち、動作するが、並列フォールディング回路は、同じフォールディングファクタを発生させるのに３つのテール電流源４０１、４０２及び４０３を必要とする。
【０１１０】
換言すると、入力信号１００の間隔に対応しているが実際の入力電圧をデジタル化するのに適していない電流が回路段を流れるのを阻止するためには、切り換え可能なフォールディング回路６２７のこの部分をスイッチオフさせる。従って、この部分は不動作となり、この部分の電力消費量が減少される。入力信号１００の処理は、切り換え可能なフォールディング回路６２７のある部分でのみ行なわれる。従って、用いられていない切り換え可能なフォールディング回路６２７の部分がスイッチオフされても、切り換え可能なフォールディング回路６２７の機能には何の影響も及ぼされない。
【０１１１】
切り換え可能なフォールディング回路６２７の出力信号におけるフォールディングの回数は、並列フォールディングの出力信号におけるフォールディングの回数に等しい。切り換え可能なフォールディング回路を用いれば、常に１つのみの電流源６０１、６０２又は６０３を動作させれば足りる。
【０１１２】
国際公開第２００５／０１１２５号明細書に記載されているような７回の交差結合フォールディング回路は、アクティブな１つの電流源を有しうる。しかし、ドレイン及びゲートの相互接続キャパシタンスの個数が多いことにより大電力の利点を制限するおそれがある。又、切り換え可能なフォールディング回路を有するＡＤＣ全体の入力端と、その比較器の入力端との間の経路が短いことにより中間回路（これらの中間回路もフォールディング回路を有する）の速度条件を緩和することができ、従って、ＡＤＣの全電力消費量を減少させることができる。
【０１１３】
図７は、本発明の代表的な実施例による切り換え可能なフォールディングセル６２７の出力信号６１４及び６１３を示す線図である。
【０１１４】
入力信号１００はライン７０７として示してある。このライン７０７の左端は入力信号７０７（１００）の最小値を表わす。ライン７０７を左端から右端にたどることは、入力電圧７０７（１００）が増大することを意味する。ライン７０７の右端で最大入力電圧１００に到達する。
【０１１５】
入力信号１００（７０７）が最小値から最大値に増大することにより、フォールディングされた出力信号７０２及びその反転のフォールディングされた出力信号７０１が得られる。これらの信号は切り換え可能なフォールディングセル６２７の出力端子６１３及び６１４に得られる信号である。正の出力端子６１４は正の出力信号を生じ、負の出力端子６１５は負の出力信号７０２を生じる。
【０１１６】
正の出力信号７０１は、切り換え可能なフォールディングセル６２７の差動対６０６、６０９及び６１２の出力端子６１９、６２１及び６２３における信号を積算することにより発生される。
【０１１７】
負の出力信号７０２は、切り換え可能なフォールディングセル６２７の差動対６０６、６０９及び６１２の出力端子６１８、６２０及び６２２における信号を積算することにより発生される。
【０１１８】
図７では、電流切り換え回路の状態線図７０９を示している。この状態線図には、異なるスイッチングユニット６２４、６２５及び６２６に対する状態線図７１０、７１１及び７１２を示している。これらの状態は入力信号１００（７０７）に関連している。入力信号の実際の状態に関する情報は、スイッチ制御回路１０３により与えることができる。
【０１１９】
状態線図７１０、７１１及び７１２の状態は、入力電圧７０７を３つの区分に分割している。第１の区分７１３においては、第１のスイッチングユニット６２４が動作させられている。従って、第１の区分７１３では、第１のスイッチングユニット６２４が閉成しており、第２のスイッチングユニット６２５及び第３のスイッチングユニット６２６が開放している（区分７１５及び７２０）。
【０１２０】
第２の区分７１６においては、第１のスイッチングユニット６２４及び第３のスイッチングユニット６２６が開放し（区分７１４及び７２０）、第２のスイッチングユニット６２５が閉成している。従って、第２の電流源６０２の電流のみが第２の差動対６０９と、抵抗６１６及び６１５とを経て流れる。
【０１２１】
第３の区分７２１においては、第１のスイッチングユニット６２４及び第２のスイッチングユニット６２５が開放し（区分７１４及び７１９）、第３のスイッチングユニット６２６が閉成している。
【０１２２】
常に１つのみの差動対６０６、６０９又は６１２が動作する為、動作しているこの１つの差動対のみに電流が流れる。従って、抵抗６１６及び６１５を流れる電流は１つの電流源から生じるだけである。抵抗６１６（ＲN ）及び６１５（ＲP ）のそれぞれの両端間の電圧はＶDDとＶDD−Ｒload・Ｉtailとの間で変化する。ここで、Ｒload＝ＲN ＝ＲP であり、Ｉtailは電流源６０１、６０２及び６０３を流れる電流に関係している。
【０１２３】
出力電圧のこの変化は、図７における出力電圧窓７０８内に見ることができる。特徴７０１及び７０２は、切り換え可能なフォールディング回路６２７の共通出力端子６１４及び６１３に得られる信号の変化を示す。図７では、信号を、共通モードレベルライン７０３に対し対称的な電圧特性７０１及び７０２として示している。電圧特性７０１及び７０２は、区分的に増大及び減少する線形特性から成っており、これらがＡＤＣ１１２の入力端における入力信号１００に対するフォールディングされた出力信号７０１及び７０２を構成する。正の出力信号７０１及び負の出力信号７０２は、入力電圧１００（７０７）が対応する基準電圧２１８、２１９、２２０及び２２１に到達する場合を表わしている。これらの信号の交差点も共通モードレベルライン７０３により表わされている。
【０１２４】
上述したフォールディングされた信号７０１及び７０２は、実際のアナログ入力信号１００（７０７）を二進表現するためのものである。入力信号の二進表現は、二進符号化ユニット１１０で発生させる。
【０１２５】
機能解析は、固定の“ミスマッチバジェット”を用いて実行することができる。あらゆるコントリビュータの影響的なミスマッチ（不整合）は、入力端に存在する１つのエラー電圧源とみなすことができる。本発明の実施例を適用することにより得られる電力の減少を推定するために、幾つかの仮定を行なって計算を簡単にする。その後に、この機能解析の実行で許容される緩やかな静的条件及び緩やかな動的条件を導入して電力減少を推定する。
【０１２６】
回路の静的条件は、静的入力信号において意図的に等しくした装置間の全ての非理想性及び非同等性の総和を参照することである。例えば、トランジスタ６０４及び６０５は意図的には等しくするが、実際には相互コンダクタンスにおいて相違するおそれがある。
【０１２７】
回路の動的条件は、連続的に変化する入力信号が供給されている場合に、回路の処理速度が制限されていることにより生じる、静的エラーを超える出力電圧の余分なずれを参照することである。
【０１２８】
仮定１：ＡＤＣ内のゼロ交差点の許容オフセットバジェットは種々の増幅器のフォールディング段及び比較器に亘って等しく有効に割当てられている。従って、各々の次のフォールディング段又は比較器が関連の入力ミスマッチをほぼ同じ大きさだけ増大させる。代表的に、第１の回路段におけるトランジスタは大きく選択されている為、これらトランジスタのミスマッチは小さい。
【０１２９】
信号は第１の回路段の後に増幅される為、後続の回路段への影響はそれほど深刻にはならない。従って、第２の回路段は小型に選択できる。その理由は、この回路のミスマッチは関連の入力のミスマッチに及ぼす影響を少なくする為である。全帯域幅を増大させるには、後続の回路段をより小型に選択し、より大きな絶対オフセットで終了させるようにする。実際には、増幅は、後続の増幅器のオフセットの増大にほぼ等しくなる。従って、各回路段のオフセットへの寄与度はほぼ等しくなる。
【０１３０】
仮定２：並列フォールディング回路４２７の増幅率は、上述したように、例えば１に近い４／３に近似する。３個の別々の差動対の増幅率は実際値である為、同じトランジスタをもって設計した３段の並列フォールディング回路４２７は増幅を行なわない、すなわち、全体で１の増幅率をもたらす。
【０１３１】
これとは相違して、切り換え可能なフォールディング回路６２７は、信号を３回増幅する。その理由は、負荷抵抗が前述したように別々の差動増幅器の負荷に等しい為である。
【０１３２】
換言すれば、切り換え可能なフォールディング回路６２７の抵抗６１５及び６１６は１つのテール電流源の電流を流すのに対し、並列フォールディング回路４２７の抵抗４１５及び４１６は３つの全てのテール電流源の合計電流を流す。これらの双方の場合の共通モードレベル７０３及び５０３を互いに同じにするために、抵抗６１５及び６１６を３倍大きく選択することができる。
【０１３３】
トランジスタの相互コンダクタンスを並列フォールディング回路４２７及び切り換え可能なフォールディング回路６２７において同じにすると、切り換え可能なフォールディング回路６２７の増幅率は３倍大きくなる。
【０１３４】
仮定３：切り換え可能なフォールディング回路６２７の歪みは並列フォールディング回路４２７の歪みに等しい。このことは、歪みの元から導き出すことができる。これらの双方の場合、すなわち並列フォールディング回路４２７及び切り換え可能なフォールディング回路６２７の場合、第３高調波及びその他の高調波が入力トランジスタの非線形ＭＯＳ曲線により発生される。装置の大きさ及びこれらの電圧レベルにおいては殆ど変化がない為、この仮定３は正しい。
【０１３５】
入力信号が極めて僅かに変化する場合には、いかなるフラッシュＡＤＣ又はフォールディングＡＤＣも増幅器の連続のように見える（図８参照）。一連の増幅器の増幅率は、論理的には、並列フォールディング回路の減衰率を含めたこれら個々の増幅器の電圧増幅率ＡUxの乗算である。すなわち、以下の式（１）である。
【数１】
2009516458.tif 000003
【０１３６】
この場合、第１の増幅器Ａ1 （８０１）は通常の増幅器回路であり、これに第２の増幅器Ａ2 （８０２）と、並列フォールディング回路Ａ3 （８０３）とが後続し、最後に、比較器の条件に対応するために信号を増幅するのに必要とする増幅段Ａ4 （８０４）が後続する。
【０１３７】
換言すれば、フラッシュＡＤＣと、並列フォールディングＡＤＣとが同じ論理段を有している。例えば、これらＡＤＣは、入力信号１００を前もって増幅するようにした差動増幅器Ａ1 （８０１）を有する。前置増幅器は、図２に示すように量子化器又はフラッシュＡＤＣとすることができる。この第１の増幅器の後で第２の増幅器Ａ2 （８０２）が追加の増幅率を提供する。
【０１３８】
この第２の増幅器Ａ2 （８０２）が第２の回路段である。次の回路段の増幅率が並列フォールディング回路４２７の増幅率である。この回路段が増幅（Ａ3 ）を行なうとともに、抵抗Ｒout （８０６）及びＲfold（８０７）より成る抵抗回路網を通って減衰を行なうものである。ここで、Ｒfold＝Ｒout ／（ｎ−１）であり、ｎはフォールディング段の個数である。Ｒout は、信号路内に配置されている抵抗である。Ｒfoldは、接地レベルと抵抗Ｒout とに接続された抵抗である。抵抗Ｒout は、増幅器段の第４の回路段Ａ4 （８０４）にも接続されている。差動増幅器Ａ4 は出力増幅器としても用いられ、抵抗回路網８０６及び８０７により加えられる減衰を補償する。
【０１３９】
切り換え可能なフォールディングの場合、増幅率は次式（２）の通りとなる。
【数２】
2009516458.tif 000004
【０１４０】
換言すれば、本発明の代表的な実施例による切り換え可能なフォールディング回路に対する簡単化した小信号等価回路を図９に示す。
【０１４１】
図９は、切り換え可能なフォールディングＡＤＣに対して代表的な３つの増幅回路段を示す。第１の回路段Ａ5 （９０１）は、入力信号を前もって増幅する差動増幅器である。この前置増幅器は、後続の切り換え可能なフォールディング回路に対する間隔を選択する量子化器１０２、２２５とすることができる。このような量子化器は、例えば、図２に示すものとする。
【０１４２】
差動増幅器９０１の出力端には、切り換え可能なフォールディング回路９０２及び増幅器９０３が直列接続されている。これらは、増幅回路段Ａ6 （９０２）及びＡ7 （９０３）を構成する。増幅回路段Ａ6 （９０２）は、図６に示すように切り換え可能なフォールディング回路の増幅を行なう。増幅器Ａ2 （８０２）に対応する第２の入力増幅器は必要でない。その理由は、増幅回路段Ａ6 （９０２）及びＡ7 （９０３）の増幅率は充分に高い為である。
【０１４３】
如何なるＡＤＣにおいても、量子化雑音は基準レベル２１８、２１９、２２０、２２１の個数によって規定される。この種類の雑音に加えて、オフセットのずれが無作為に配置されることにより発生される雑音がある。これらの双方の種類の雑音が以下の式（３）に応じて無相関であるものとすると、これらの雑音を加算することができる。
【数３】
2009516458.tif 000005
ここで、Ｕnoise は、全雑音の電圧であり、Ｕquantizationは、アナログ信号１００のデジタル化により生ぜしめられる雑音の電圧であり、Ｕoffsetは、ＡＤＣにおける構成素子の特性が正確に同じではない為に生ぜしめられる電圧である。
【０１４４】
８ビットのＡＤＣの量子化雑音レベルがオフセットにより誘起される雑音に等しいものとすると、実際のＡＤＣの性能は７．５ENOB（有効ビット数）である。オフセットにより誘起される雑音自体は種々のオフセット源から生じ、これらを同様にして互いに加算しうる。
【０１４５】
この場合、許容された全オフセット雑音を、回路の最大オフセットを設定する“ミスマッチバジェット”とみなすことができる。従って、特に多くのオフセットコントリビュータがある場合に、個々の各オフセット源をバジェットに比べて小さくする必要がある。連続する４つの増幅器を用いる前述したような通常の構成の場合、解析式は以下の式（４）の通りである。
【数４】
2009516458.tif 000006
【０１４６】
各増幅器を満足させる条件は、オフセット電圧Ｕoffsetが多くともオフセットバジェットの半分を有するようにすることである。
【０１４７】
式（４）は、図８に示すようなフラッシュＡＤＣ又は並列フォールディング回路に対するオフセットバランスを表わしている。前述した本発明の実施例を実現するための同様な解析式は以下の式（５）の通りである。
【数５】
2009516458.tif 000007
【０１４８】
各増幅器に対する条件は、それ程でもないが幾分緩和されている。しかし、（校正技術を用いることなく）オフセットを低減させる唯一の方法は、面積を増大させる方法である為（Pelgrom M.J.M.; Duijnmaijer A.C.J.; Welbers, A.P.G.“Matching properties of MOS transistors”,IEEE Journal of Solid-State Circuits vol. 24, 1433-1440, Oct. 1989参照）、個々の増幅器に対する電力消費量を低減させる着想が得られるようにするには、双方の数の間の比を二乗する必要がある。従って、個々の増幅器で得られる電力の減少は２５％に等しくなる。
【０１４９】
換言すれば、切り換え可能なフォールディング回路を具えるＡＤＣが有する増幅器の個数は減少する為、切り換え可能なフォールディング回路を具えるＡＤＣが有する、個々の増幅器及びフォールディング回路に対するオフセットバジェットが高くなる。１つの追加の増幅器を有するＡＤＣによりこのようなオフセットバジェットを得ることは、集積回路上の必要な面積を増大させる必要があるということを意味してしまう。このように面積が増大することにより、回路の電力消費量を増大せしめてしまう。
【０１５０】
以下に、ＡＤＣのアーキテクチャに沿う電力の割当てにつき説明する。
【０１５１】
フォールディングＡＤＣのトポロジーに対する影響もある。図８及び９に示すように、４つではなく３つの増幅器を用いて同じ増幅率を達成しうる。フラッシュＡＤＣ及びフォールディングＡＤＣの場合、順番数の低い第１の増幅器が最も電力を消費する。その理由は、直線性及びオフセットの条件が最もきつい為である。信号を増幅する場合に、各回路段がその直前の回路段の電力の半分を消費するものとすると、表１に記載した割当てが有効な例である。
【０１５２】
増幅器Ａ2 （８０２）は増幅器Ａ1 （８０１）の電力の半分を消費し、増幅器Ａ4 （８０４）は増幅器Ａ3 （８０３）の電力の半分を消費する。増幅器Ａ3 （８０３）の電力消費量は、その増幅率が殆ど１である為に（仮定２参照）、増幅器Ａ2 （８０２）の電力消費量に等しい。（許容された）電力消費量のこの割当ては、
Scholtens, P.C.S.; Vertregt, M.“A 6b 1.6GS/s Flash ADC in 0.18μm CMOS using averaging termination”IEEE Journal of Solid-State Circuits, December 2002, vol. 37, no. 12, pp. 1599-1610
で用いられている設計トポロジーに類似している。
【表１】
2009516458.tif 000008
【０１５３】
以下に、個々の増幅器に対する帯域幅の減少につき説明する。
【０１５４】
増幅器の設定時間に対しては、ミスマッチバジェットと同様な推論を行なうことができる。各増幅器が設定時間ｔAxを有する一連の増幅器の場合、全設定時間は次式（６）により推定しうる。
【数６】
2009516458.tif 000009
【０１５５】
含まれる全ての増幅器の全ての設定時間が大きさにおいて互いに等しいものとすると（その理由は、このようにすることが電力の効率の点で好ましい解決策である為である）、個々の増幅器の設定時間は、次式（７）に示すように、必要とする設定時間と増幅器の個数（ｎ）との関数となる。
【数７】
2009516458.tif 000010
【０１５６】
（割当てられる）サンプル‐ホールド段が第１及び第２の増幅器／フォールディング段間に配置されている場合には、設定時間の条件は第２〜第３（又は第４）の増幅器／フォールディング段により満足されるようにする必要がある。
【０１５７】
上記の表１に記載されているように、従来の解決策には、サンプリング段の後に配置された３つの増幅器が含まれ、これらの増幅器が組合わさって設定条件を満足する必要があるのに対し、本発明の実施例は、２段で同じ増幅率に到達しうる。段数の減少は、個々の回路段の設定条件を、これら回路段の電力の減少に直線的に変換される式（７）に応じて緩和する。
【０１５８】
この見識によれば、本発明の実施例を構成する際に、推定される電力消費量を更に減少させる（表１参照）。本発明の実施例による構成されるＡＤＣの電力消費量は、従来の構成の電力消費量が９００ｍＷである場合と同じ静的及び動的性能で４８４ｍＷにすることができる。これは、４６．２％の電力消費量の減少に相当する。
【０１５９】
以下に、回路例、例えば、切り換え可能なフォールディング例を説明する。
【０１６０】
図１０は、本発明の代表的な実施例によるスイッチングユニットを示す。
【０１６１】
電流ミラーをスイッチングオン及びスイッチングオフさせるのは、付随のバイアスダイオードを制御することにより達成しうる（図１０参照）。適切なフォールディングが選択されると、ＰＭＯＳ差動対１０１０（ＭP1（１００３）及びＭP2（１００４））がその電流を、電流源（ＭN1）１００２のＮＭＯＳダイオード（ＭN2）１００６に向ける。電圧範囲がこのフォールディングの規定の範囲の外部にある場合には、ＰＭＯＳ差動対１０１０がその電流１０１１を擬似負荷（ＭN3）１００５に向ける。最終的に、このノードにおける電圧を用いて、（破線で示すように）テール電流ノード１００９をプルアップさせることができる。
【０１６２】
換言すれば、図１０は、スイッチングユニット６２４を如何に実現しうるかの代表的な実施例を示す。スイッチング制御ユニット（図１０に図示せず）が制御信号をトランジスタ１００３及び１００４の入力ゲートに供給する。入力信号が対応する差動対６０６に対する間隔内にある場合に、スイッチング信号が与えられる。
【０１６３】
スイッチングユニットがスイッチオンされると、このスイッチングユニットからの信号がトランジスタＭP2（１００４）をトリガする。電流源１０１１からの電流がＮＭＯＳダイオード（ＭN2）１００６に流れ、これによりトランジスタＭN1（１００２）の形態の電流源１００２を動作させる。従って、差動対６０６が動作する。図１０から明らかなように、電流源６０１（１００２）と差動対６０６との間の信号路内にスイッチを設けることは必ずしも必要でない。
【０１６４】
擬似負荷１００５は比較的小型に選択して、電圧を大きく増大させるとともにテール電流からの漏洩を阻止するようにする。トランジスタはＭＯＳ又はバイポーラ型としうる。差動対ＭP1及びＭP2は、（図７のＳB のように）オフ‐オン‐オフのスイッチングシーケンスが必要である場合に、ギルバートセル（アナログマルチプレクサ）とする。電流源としては、カスコード接続された電流源を用いることができる。抵抗性の出力負荷は、（交差結合された）トランジスタ／ダイオード（無限大のインピーダンス）としうる。
【０１６５】
図１１は、本発明の代表的な実施例による回路段を示す。トランジスタ１１０１のソースは、接地電位点１１０２に接続されている。このトランジスタ１１０１は、バイアス用電流源として用いられる。この電流源は、トランジスタ１１０１のゲートに与えられる電流又は電圧に応じて制御しうる。この電流源１１０１は、スィッチ制御ユニット１０３（図１１には図示せず）により制御しうる。従って、トランジスタ１１０１は、１つの共通部材で、電流源とスイッチとを実現するものである。
【０１６６】
トランジスタ１１０１のドレイン端子は、４つのＮＭＯＳトランジスタ１１０３、１１０４、１１０５及び１１０６を有する差動段に接続されている。トランジスタ１１０３及び１１０４は、図６における差動対６０６に類似する差動対として接続されている。これらトランジスタ１１０３及び１１０４のソース端子は相互接続されているとともに、トランジスタ１１０１のドレイン端子に接続されている。トランジスタ１１０３及び１１０４の入力端子２０７′″及び２０６′″には、前置増幅器（図１１には図示せず）の出力段から信号が与えられる。
【０１６７】
トランジスタ１１０３及び１１０４のドレイン端子は、出力端子６１４及び６１３（図１１には図示せず）に直接接続せずに、他の差動対１１０７及び１１０８に接続する。この追加の差動対１１０７及び１１０８は、カスコード回路１１０７，１１０８として構成されている。
【０１６８】
従って、差動段は２つの並列分岐を有している。第１の分岐はトランジスタ１１０３及び１１０７を有し、第２の分岐はトランジスタ１１０４及び１１０６を有している。
【０１６９】
トランジスタ１１０７のゲート端子１１０５とトランジスタ１１０８のゲート端子１１０６とが互いに結合され、これらのゲート端子にカスコード電圧が与えられる。従って、ゲート端子１１０５及び１１０６における信号は互いに等しい。これらのゲート端子１１０５及び１１０６に与えられる入力信号、すなわち入力電圧は、入力端子２０７′″及び２０６′″に与えられる入力信号よりも大きくする必要がある。この入力電圧は、時間に亘って一定にすることができる。従って、差動カスコード対１１０７及び１１０８は、差動対１１０３及び１１０４を飽和動作レベルに保持する。
【０１７０】
バイアス用電流源１１０１と、差動対１１０３及び１１０４と、カスコード接続された差動対１１０７及び１１０８とを有する回路段１１１１を複数個、図６に示す回路と同様に、互いに逆に接続することができる。回路段１１１１の出力端子１１０９及び１１１０は、これらの出力端子１１０９及び１１１０の側から見て高い出力抵抗を形成する。これらの出力端子の接続は、前述した逆接続と同様である。
【０１７１】
図１２は、本発明の代表的な実施例による他の回路段を示す。
【０１７２】
回路段１２０９は、ＮＭＯＳトランジスタ１２０１から構成された切り換え可能な電流源又はスイッチングユニット１２０１を有する。トランジスタ１２０１のソース端子は、接地電位点とすることのできる基準レベル点に接続されている。
【０１７３】
トランジスタ１２０１のドレイン端子はカスコードトランジスタ１２０５のソース端子に直列接続されており、このトランジスタ１２０５はその入力端子１２０６で、トランジスタ１２０１のゲートにおける電圧よりも高い電圧を受ける。従って、トランジスタ１２０５の出力抵抗は高くなる。
【０１７４】
トランジスタ１２０５の出力端子、すなわちドレインはトランジスタ１２０３のソース端子に直列接続されているとともに、トランジスタ１２０４のソース端子にも直列接続されている。トランジスタ１２０３及び１２０４は差動対として構成されている。入力端子２０７″″及び２０６″″には前置増幅器（図１２には図示せず）の出力段から信号が与えられる。
【０１７５】
トランジスタ１２０３の出力端子、すなわちドレイン端子１２０７と、トランジスタ１２０４の出力端子、すなわちドレイン端子１２０８とは互いに逆に接続されて、前述したように出力信号を生じる。
【０１７６】
本発明の実施例の代表的な適用分野は、中分解能（７〜１０ビット）を有する中位までの高速（１００ＭＳ／ｓ〜２ＧＳ／ｓ）アナログ‐デジタル変換器（ＡＤＣ）である。これらの種類のＡＤＣは、光／磁気データ記憶装置、高速データリンク及びその他の読取りチャネルに直接適用しうることを確かめた。これらの変換器は中位の速度で高分解能（＞１０ビット）のＡＤＣに対する構成単位として用いうる為、適用領域は無線通信チャネル及びビデオ信号サンプリングに向けて広がる。
【０１７７】
スイッチングユニットは信号路内に位置させずに、差動対のバイアス路内に位置させるのが好ましい。この場合、電流制御と組み合わせることにより、サンプリングレートを速めることができる。従って、回路は高周波に対しても機能しうるようになる。
【０１７８】
本発明の実施例により効率を高める代わりに、電力消費量を低くするか、又は帯域幅を広げることができる。
【０１７９】
本発明の異なる実施例に関連して説明した素子は互いに組み合わせることもできるものである。
【図面の簡単な説明】
【０１８０】
【図１】図１は、本発明の代表的な実施例によるＡＤＣを示すブロック線図である。
【図２】図２は、フラッシュＡＤＣのフロントエンド回路を示すブロック線図である。
【図３】図３は、フラッシュＡＤＣのフロントエンド回路の出力信号を示す線図である。
【図４】図４は、並列フォールディング回路を示す線図である。
【図５】図５は、並列フォールディング回路の出力信号を示す線図である。
【図６】図６は、本発明の代表的な実施例によるスイッチングユニットを有する切り換え可能なフォールディングセルを示す線図である。
【図７】図７は、本発明の代表的な実施例によるスイッチングユニットを有する切り換え可能なフォールディングセルの出力信号を示す線図である。
【図８】図８は、並列フォールディングに対する簡単化した小信号及び等価回路を示す線図である。
【図９】図９は、本発明の代表的な実施例による切り換え可能なフォールディング回路に対する簡単化した小信号及び等価回路を示す線図である。
【図１０】図１０は、本発明の代表的な実施例によるスイッチングユニットを示す線図である。
【図１１】図１１は、本発明の代表的な実施例による回路段を示す線図である。
【図１２】図１２は、本発明の代表的な実施例による他の回路段を示す線図である。
【図１】
2009516458.tif 000011
【図２】
2009516458.tif 000012
【図３】
2009516458.tif 000013
【図４】
2009516458.tif 000014
【図５】
2009516458.tif 000015
【図６】
2009516458.tif 000016
【図７】
2009516458.tif 000017
【図８】
2009516458.tif 000018
【図９】
2009516458.tif 000019
【図１０】
2009516458.tif 000020
【図１１】
2009516458.tif 000021
【図１２】
2009516458.tif 000022
【手続補正書】
【提出日】平成20年8月1日(2008.8.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
ＡＤＣに対する他の既知のアーキテクチャは、いわゆる、フォールディングＡＤＣである。フォールディングＡＤＣの１例は、国際公開第２００５／０１１１２５号明細書に開示されている。フォールディングＡＤＣの他の例は、欧州特許出願公開第 0227165号明細書及び１９８４年６月に発行されたIEEE Journal of Solid-State Circuitsの第３７４〜３７８頁に記載された論文“A monolithic 8-bit Video A/D converter”（R. van der Grift氏等著）に記載されており、既知である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
一般的なフォールディングアーキテクチャにおける多くの並列フォールディング分岐は、国際公開第２００５／０１１１２５号明細書に記載されているように、差動対を積層することにより少なくしうる。このようにすることにより、全体の電力消費量を減少させるとともに、（オフセットに寄与する）オフセットコントリビュータの個数を減少させる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
国際公開第２００５／０１１１２５号明細書の場合の第１の制限事項は、トリー状の構造により差動対の個数を、達成するのが厄介な個数３、７、…、（２n −１）に制限する必要があるということである。国際公開第２００５／０１１１２５号明細書の場合の第２の制限事項は、充分迅速に駆動できない電圧制御スイッチを用いることにより適切な接続を選択する必要があるということである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
以下の従来技術の文献は、本発明の理解を助けるのに役立つものである。
‐Rudy van de Plassche,“Integrated Analog-to-digital and Digital-to-analog Converters.”, Kluwer Academic Publishers, 1994.
‐Hoogzaad, G.; Roovers, R.,“A 65-mW, 10-bit, 40-Msample/s BiCMOS Nyquist ADC in 0.8 mm2 .”, IEEE Journal of Solid-State Circuits, vol. 34, No. 12, December 1999 pp. 1796-1802
‐Gray, P.R., Meyer, R. G.,“Analysis and Design of Analog Integrated Circuits”, John wiley and Sons, Inc., 1977-93, pp. 670-675
‐Scholtens, P.C.S., Vertregt, M., “A 6b 1.6GS/s Flash ADC in 0.18 μm CMOS using averaging termination.”, IEEE Journal of Solid-State Circuits, December 2002, vol. 37, no. 12, pp. 1599-1610
‐米国特許第 5,751,236号明細書
‐米国特許第 6,236,348号明細書
‐米国特許第 5,392,045号明細書
‐Valburg J. van, Plassche, R.J. van de, “An 8-bit 650MHz Folding ADC”, IEEE Journal of Solid-State Circuits, vol. 27, no. 12., December 1992
【特許文献１】国際公開第2005/011125号；欧州特許出願公開第 0227165号；米国特許第 5,751,236号;米国特許第 6,236,348号;米国特許第 5,392,045号
【非特許文献１】Rudy van de Plassche,“Integrated Analog-to-digital and Digital-to-analog Converters.”, Kluwer Academic Publishers, 1994.  Hoogzaad, G.; Roovers, R.,“A 65-mW, 10-bit, 40-Msample/s BiCMOS Nyquist ADC in 0.8 mm2 .”, IEEE Journal of Solid-State Circuits, vol. 34, No. 12, December 1999 pp. 1796-1802  Gray, P.R., Meyer, R. G.,“Analysis and Design of Analog Integrated Circuits”, John wiley and Sons, Inc., 1977-93, pp. 670-675  Scholtens, P.C.S., Vertregt, M., “A 6b 1.6GS/s Flash ADC in 0.18 μm CMOS using averaging termination.”, IEEE Journal of Solid-State Circuits, December 2002, vol. 37, no. 12, pp. 1599-1610  Pelgrom M.J.M.; Duijnmaijer A.C.J.; Welbers, A.P.G.“Matching properties of MOS transistors”,IEEE Journal of Solid-State Circuits vol. 24, 1433-1440, Oct. 1989  Scholtens, P.C.S.; Vertregt, M.“A 6b 1.6GS/s Flash ADC in 0.18μm CMOS using averaging termination”IEEE Journal of Solid-State Circuits, December 2002, vol. 37, no. 12, pp. 1599-1610
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
国際公開第２００５／０１１１２５号明細書に記載されているような７回の交差結合フォールディング回路は、アクティブな１つの電流源を有しうる。しかし、ドレイン及びゲートの相互接続キャパシタンスの個数が多いことにより大電力の利点を制限するおそれがある。又、切り換え可能なフォールディング回路を有するＡＤＣ全体の入力端と、その比較器の入力端との間の経路が短いことにより中間回路（これらの中間回路もフォールディング回路を有する）の速度条件を緩和することができ、従って、ＡＤＣの全電力消費量を減少させることができる。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2009516458.tif 000023
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
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【国際調査報告】
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2009516458.tif 000026
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