(57)【要約】【課題】  本発明は、ミラー容量、すなわち、オーバーラップ容量が低減され、駆動電流が改善された少なくとも１つのＣＭＯＳデバイスを有する半導体構造体を提供する。【解決手段】  本発明の構造体は、少なくとも１つの重層ゲート導電体を備える半導体基板であって、少なくとも１つの重層ゲート導電体のそれぞれが垂直縁部を有する半導体基板と、少なくとも１つの重層ゲート導電体の下に位置する第１のゲート酸化物であって、少なくとも１つの重層ゲート導電体の垂直縁部を超えて延長しない第１のゲート酸化物と、少なくとも１つの重層ゲート誘電体の少なくとも一部の下に位置する第２のゲート酸化物とを備える。本発明によると、第１のゲート酸化物及び第２のゲート酸化物は、第１のゲート酸化物が高ｋであるとき第２のゲート酸化物は低ｋであり、あるいは前記第１のゲート酸化物が低ｋであるとき前記第２のゲート酸化物は低ｋであるという条件で、高ｋ酸化物含有材料及び低ｋ酸化物含有材料から選択される。【選択図】      図３
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【特許請求の範囲】
【請求項１】
半導体構造体であって、
少なくとも１つの重層ゲート導電体を備える半導体基板であって、前記少なくとも１つの重層ゲート導電体のそれぞれが垂直縁部を有する半導体基板と、
前記少なくとも１つの重層ゲート導電体の下に位置する第１のゲート酸化物であって、前記第１のゲート酸化物が、前記少なくとも１つの重層ゲート導電体の前記垂直縁部を超えて延長しないゲート酸化物と、
前記少なくとも１つの重層ゲート誘電体の少なくとも一部の下に位置する第２のゲート酸化物と
を備え、前記第１のゲート酸化物及び第２のゲート酸化物は、前記第１のゲート酸化物が高ｋであるとき前記第２のゲート酸化物は低ｋであり、あるいは前記第１のゲート酸化物が低ｋであるとき前記第２のゲート酸化物は低ｋであるという条件で、高ｋ酸化物含有材料及び低ｋ酸化物含有材料から選択される、半導体構造体。
【請求項２】
前記高ｋ酸化物含有材料は、６．０以上の誘電率を有する、請求項１に記載の半導体構造体。
【請求項３】
前記高ｋ酸化物含有材料は、遷移金属原子でドープされたシリコン酸化物、遷移金蔵でドープされたシリコン酸窒化物、絶縁金属酸化物、ペロブスカイト型酸化物又はこれらの多層を含む、請求項２に記載の半導体構造体。
【請求項４】
前記低ｋ酸化物含有材料は、６．０未満の誘電率を有する、請求項１に記載の半導体構造体。
【請求項５】
前記低ｋ酸化物含有材料は、ＳｉＯ２、ＳｉＯＮ、又は、少なくともＳｉ、Ｃ及びＯの原子を含む炭素ドープ酸化物を含む、請求項４に記載の半導体構造体。
【請求項６】
前記第１のゲート酸化物は、高ｋ酸化物含有材料であり、前記第２のゲート酸化物は、低ｋ酸化物含有材料である、請求項１に記載の半導体構造体。
【請求項７】
前記第１のゲート酸化物は、低ｋ酸化物含有材料であり、前記第２のゲート酸化物は、高ｋ酸化物含有材料である、請求項１に記載の半導体構造体。
【請求項８】
前記第２のゲート酸化物は、前記ゲート導電体の前記垂直縁部及び前記ゲート導電体の上にも位置する、請求項１に記載の半導体構造体。
【請求項９】
前記半導体基板内にソース／ドレイン拡散領域をさらに備え、前記ソース／ドレイン拡散領域がチャネルによって分離され、前記ソース／ドレイン拡散領域・チャネル間接合の位置が、前記ゲート導電体の前記垂直縁部から１から約４ｎｍまでの位置にある、請求項１に記載の半導体構造体。
【請求項１０】
ソース・アンダーカットより大きいドレイン・アンダーカットをさらに備える、請求項１に記載の半導体構造体。
【請求項１１】
前記ゲート導電体に隣接し、かつシリサイド化されたソース／ドレイン領域に隣接するスペーサをさらに備える、請求項１に記載の半導体構造体。
【請求項１２】
半導体構造体を形成する方法であって、
少なくとも１つの重層ゲート導電体及び前記少なくとも１つの重層ゲート導電体の下に位置する第１のゲート酸化物を有する半導体基板を準備するステップであって、前記少なくとも１つの重層ゲート導電体のそれぞれが垂直縁部を有するステップと、
各ゲート導電体の下にアンダーカット領域を設けるために、前記第１のゲート酸化物を陥凹させるステップと、
少なくとも前記アンダーカット領域内に第２のゲート酸化物を形成するステップと
を含み、前記第１のゲート酸化物及び第２のゲート酸化物は、前記第１のゲート酸化物が高ｋであるとき前記第２のゲート酸化物は低ｋであり、あるいは前記第１のゲート酸化物が低ｋであるとき前記第２のゲート酸化物は低ｋであるという条件で、高ｋ酸化物含有材料及び低ｋ酸化物含有材料から選択される、方法。
【請求項１３】
前記高ｋ酸化物含有材料は、６．０以上の誘電率を有し、前記低ｋ酸化物含有材料は、６．０未満の誘電率を有する、請求項１２に記載の方法。
【請求項１４】
前記第１のゲート酸化物は、高ｋ酸化物含有材料であり、前記第２のゲート酸化物は、低ｋ酸化物含有材料である、請求項１２に記載の方法。
【請求項１５】
前記第１のゲート酸化物は、低ｋ酸化物含有材料であり、前記第２のゲート酸化物は、高ｋ酸化物含有材料である、請求項１２に記載の方法。
【請求項１６】
半導体構造体を形成する方法であって、
半導体基板と、前記半導体基板上の犠牲酸化物と、前記犠牲酸化物の一部の上のパターン形成された犠牲ポリシリコン領域と、前記犠牲酸化物の他の部分の上の誘電体材料とを備える、平坦化された構造体を準備するステップと、
前記平坦化された構造体内に開口部を設け、前記犠牲酸化物の表面部分を露出するために、前記パターン形成された犠牲ポリシリコン領域を除去するステップと、
前記開口部内の前記誘電体材料の側壁上に犠牲スペーサを形成するステップと、
前記犠牲スペーサの下にアンダーカットを形成するように、前記開口部から前記犠牲酸化物の前記露出された表面部分を除去するステップと、
前記アンダーカットを充填する第２のゲート酸化物を形成するステップと、
前記開口部内の前記半導体基板の露出された表面部分の上に第１のゲート酸化物を形成するステップと、
前記犠牲スペーサを除去するステップと、
前記開口部内にゲート導電体を形成するステップと、
少なくとも前記誘電体材料をエッチ・バックするステップと
を含む方法。
【請求項１７】
前記高ｋ酸化物含有材料は、６．０以上の誘電率を有し、前記低ｋ酸化物含有材料は、６．０未満の誘電率を有する、請求項１６に記載の方法。
【請求項１８】
前記第１のゲート酸化物は、高ｋ酸化物含有材料であり、前記第２のゲート酸化物は、低ｋ酸化物含有材料である、請求項１６に記載の方法。
【請求項１９】
前記第１のゲート酸化物は、低ｋ酸化物含有材料であり、前記第２のゲート酸化物は、高ｋ酸化物含有材料である、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも１つの相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを含む半導体構造体に関連し、さらに特定的には、ミラー容量が従来のＣＭＯＳデバイスの値より下に低減された少なくとも１つのＣＭＯＳデバイスを備える半導体構造体に関する。また、本発明はこうした半導体構造体を製造する方法にも関する。
【背景技術】
【０００２】
半導体産業において、集積回路（ＩＣ）の動作スピードを高めるという一貫した要求がある。この高まる要求は、ますます速いスピードで動作するコンピュータのような電子装置の必要性によって助長される。高スピードに対する要求は、次には、半導体デバイスの継続的なサイズの縮小に帰着する。具体的には、電界効果トランジスタ（ＦＥＴ）のチャネルの長さ、接合の深さ、及び／又はゲート誘電体の厚さが低減される。そのため、ＦＥＴの全体のスピードを高めるために、典型的なＦＥＴの構成要素のサイズ又はスケールを縮小することに対する恒常的な推進力がある。さらに、典型的なＦＥＴの構成要素のサイズ又はスケールの縮小は、一定の単一半導体ウェハ上に作製することができるＦＥＴの密度及び数も増大させる。
【０００３】
しかし、トランジスタのチャネル長さを短縮することはまた、長チャネルにおいては相対的に重大ではない、「短チャネル」効果並びに「エッジ効果」も増大させる。短チャネル効果は、とりわけ、トランジスタがスイッチ「オフ」のときの、ソース／ドレイン（Ｓ／Ｄ）リーク電流の増大を含む。トランジスタ及び回路の性能に影響する可能性のあるエッジ効果の１つは、総体的なゲート・ドレイン間及びゲート・ソース間容量として知られている。また、ゲート・ドレイン間容量は、トランジスタの電圧利得に関する倍率で容量を増大させるミラー増倍率に起因する「ミラー容量」としても知られている。
【０００４】
ミラー増幅率は、さらに、回路をスローダウンさせるゲート・ドレイン間寄生容量を高める。当業者には公知のように、大部分のゲート・ドレイン間及びゲート・ソース間容量又はミラー容量は、ゲート導電体がほとんど常に、深いＳ／Ｄ領域、又は、存在する場合はＳ／Ｄ延長領域のいずれかの導電性部分と重なるために生じるオーバーラップ容量である。
【０００５】
ＦＥＴのさらなる規模縮小のためには、トランジスタ駆動電流に対するいかなる悪影響もなしに、ＦＥＴのゲート・ドレイン間及びゲート・ソース間容量又はミラー容量を低減させる必要がある。現在までのところ、ＦＥＴのオーバーラップ容量を低減させ、これが次に回路の改善されたスイッチング速度をもたらすことになる、当該技術分野において利用可能な適切な技術は存在しない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、高ｋ及び低ｋの酸化物含有誘電体の組み合わせを用いてゲート・ドレイン間及びゲート・ソース間容量又はミラー容量が低減されるＣＭＯＳデバイスを含む半導体構造体を提供する。本出願を通して使用される「高ｋ」という用語は、厚さ平均誘電率が約６．０以上、好ましくは７．０より大きい酸化物含有材料を意味する。「低ｋ」という用語は、誘電率が６．０未満、好ましくは５．０未満の酸化物含有材料を意味する。ここに記載されたすべての誘電率は、特に断りのない限り、真空に対してのものである。
【課題を解決するための手段】
【０００７】
広義には、本発明の半導体構造体は、
少なくとも１つの重層ゲート導電体を備える半導体基板であって、少なくとも１つの重層ゲート導電体のそれぞれが垂直縁部を有する半導体基板と、
少なくとも１つの重層ゲート導電体の下に位置する第１のゲート酸化物であって、第１のゲート酸化物が、少なくとも１つの重層ゲート導電体の垂直縁部を超えて延長しないゲート酸化物と、
少なくとも１つの重層ゲート誘電体の少なくとも一部の下に位置する第２のゲート酸化物と、を備え、第１のゲート酸化物及び第２のゲート酸化物は、第１のゲート酸化物が高ｋであるとき第２のゲート酸化物は低ｋであり、あるいは前記第１のゲート酸化物が低ｋであるとき前記第２のゲート酸化物は低ｋであるという条件で、高ｋ酸化物含有材料及び低ｋ酸化物含有材料から選択される。
【０００８】
上述の構造体に加えて、本発明はまた、それを製造する種々の方法も提供する。１つの方法において、処理ステップは、
少なくとも１つの重層ゲート導電体及び前記少なくとも１つの重層ゲート導電体の下に位置する第１のゲート酸化物を有する半導体基板を準備するステップであって、少なくとも１つの重層ゲート導電体のそれぞれが垂直縁部を有するステップと、
各ゲート導電体の下にアンダーカット領域を設けるために、第１のゲート酸化物を陥凹させるステップと、
少なくとも前記アンダーカット領域内に第２のゲート酸化物を形成するステップと、を含み、第１のゲート酸化物及び第２のゲート酸化物は、第１のゲート酸化物が高ｋであるとき第２のゲート酸化物は低ｋであり、あるいは第１のゲート酸化物が低ｋであるとき第２のゲート酸化物は低ｋであるという条件で、高ｋ酸化物含有材料及び低ｋ酸化物含有材料から選択される。
【０００９】
本発明の別の方法は、本明細書において置換ゲート・プロセスと称され、
半導体基板と、半導体基板上の犠牲酸化物と、犠牲酸化物の一部の上のパターン形成された犠牲ポリシリコン領域と、犠牲酸化物の他の部分の上の誘電体材料とを備える、平坦化された構造体を準備するステップと、
平坦化された構造体内に開口部を設け、犠牲酸化物の表面部分を露出するために、パターン形成された犠牲ポリシリコン領域を除去するステップと、
開口部内の前記誘電体材料の側壁上に犠牲スペーサを形成するステップと、
犠牲スペーサの下にアンダーカットを形成するように、開口部から前記犠牲酸化物の前記露出された表面部分を除去するステップと、
アンダーカットを充填する第２のゲート酸化物を形成するステップと、
開口部内の半導体基板の露出された表面部分の上に第１のゲート酸化物を形成するステップと、
犠牲スペーサを除去するステップと、
開口部内にゲート導電体を形成するステップと、
少なくとも誘電体材料をエッチ・バックするステップと、を含む。
【発明を実施するための最良の形態】
【００１０】
ゲート・ドレイン間及びゲート・ソース間容量又はミラー容量を低下させ、ＣＭＯＳデバイスの駆動電流を改善するための構造体及び方法を提供する本発明を、以下、本出願に付随する図面を参照することによって、より詳細に説明する。本出願の図面は、例示を目的として提示されるものであり、それゆえ縮尺に応じて描画されたものではないことに留意のこと。
【００１１】
最初に図１−図５を参照すると、これは、低減されたゲート・ドレイン間及びゲート・ソース間容量又はミラー容量及びＣＭＯＳデバイスの改善された駆動電流が達成される半導体構造体を製造するための、本発明によって意図された第１の方法を示す。
【００１２】
図１は、本発明のこの実施形態で使用される初期構造体１０を示す。図示されるように、構造体１０は、その上に配置された第１のゲート酸化物１８及びゲート導電体２０のブランケット層を有する半導体基板１２を備える。ブランケット層１８及び２０は、少なくとも１つのゲート領域１６（図２を参照のこと）を形成するステップに用いられる。少なくとも１つのゲート領域１６は、例示を目的として提示されるものであり、したがって、本発明は単一のゲート領域だけに限定されない。それどころか、本発明は、基板が複数のゲート領域を備えるときにも機能する。
【００１３】
構造体１０の半導体基板１２は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ及びすべての他のＩＩＩ／Ｖ族化合物半導体を含む任意の半導体材料を含むが、これらに限定されない。半導体基板１２はまた、有機半導体又はＳｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）若しくはＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）のような層状半導体も含むこともできる。本発明のいくつかの実施形態において、半導体基板１２は、Ｓｉ含有半導体材料、すなわちシリコンを含む半導体材料から構成されることが好ましい。半導体基板１２は、ドープされていてもよく、非ドープであってもよく、又はその中にドープ領域と非ドープ領域とを含んでいてもよい。
【００１４】
半導体基板１２はまた、第１のドープ（ｎ又はｐ）領域及び第２のドープ（ｎ又はｐ）領域を含むこともできる。分かりやすくするために、ドープ領域は本出願の図面には具体的に示されていない。第１のドープ領域及び第２のドープ領域は同じであってもよく、あるいは異なる導電性及び／又はドープ濃度を有していてもよい。これらのドープ領域は「ウェル」として知られている。
【００１５】
トレンチ分離領域（図示せず）は、典型的には、当業者には周知の従来の処理を用いて、本発明のこの時点においてすでに半導体基板１２の中に形成されている。トレンチ分離領域は、典型的には、例えばリソグラフィによって基板の表面にパターン形成されたマスクを形成し、パターン形成されたマスク内の開口部を通して基板の中にトレンチをエッチングし、ＳｉＯ２又はＴＥＯＳのようなトレンチ誘電体でトレンチを充填し、構造体を平坦化するステップを含む、当該技術分野では周知のトレンチ分離技術を用いて形成される。随意のトレンチ・ライナが、トレンチ誘電体充填の前にトレンチ内に形成されてもよく、随意の緻密化ステップが、平坦化プロセスの後に続いてもよい。
【００１６】
また、他の有用な構造（図示せず）もまた、本発明のこの時点において基板１２内に存在することができる。これらの構造は、トレンチ・キャパシタ、メモリ・セル、異なる結晶方位又は結晶回転のエピタキシャル島を含むことができる。有用ではあるが、こうした構造は、本発明にとって必須のものではない。
【００１７】
ゲート誘電体１８を形成する前に、基板１２の表面は、あらゆる残存層（例えば生来の（native)酸化物）、外来の粒子及びあらゆる残存金属表面汚染を除去し、かつ洗浄された基板表面を一時的に保護するために、洗浄される。残存シリコン酸化物は、最初にフッ化水素酸溶液中で除去される。粒子及び残存金属汚染の好ましい除去は、ＲＣＡ洗浄として知られる業界標準のゲート誘電体の前洗浄に基づく。ＲＣＡ洗浄は、水酸化アンモニウム（ＮＨ４ＯＨ）及び過酸化水素（Ｈ２Ｏ２）の溶液と、それに続く塩酸及び酸化剤（例えばＨ２Ｏ２、Ｏ３）の水性混合物中での基板１２の処理を含む。その結果として、洗浄された基板表面は、化学酸化物の非常に薄い層によって密封される。保護的な化学酸化物は、ゲート誘電体層１８の特性を妨害しないように典型的には約１０Åより薄く作られ、その厚さは、ゲート誘電体層１８の特性を有益に変化させるように変動させることができる。
【００１８】
第１のゲート酸化物１８は、半導体基板１２を含む構造体１０の表面全体の上、及び、分離領域が存在し、かつそれが堆積された誘電体である場合には、その上に形成される。第１のゲート酸化物１８は、例えば酸化のような熱成長プロセスによって形成することができる。代替的に、第１のゲート酸化物１８は、例えば化学気相堆積（ＣＶＤ）、プラズマ支援ＣＶＤ、原子層又はパルス堆積（ＡＬＤ又はＡＬＰＤ）、蒸着、反応性スパッタリング、化学溶液堆積あるいは他の同様の堆積プロセスのような堆積プロセスによって形成することができる。第１のゲート酸化物１８は、上述のプロセスの任意の組み合わせを用いて形成されてもよい。
【００１９】
第１のゲート酸化物１８は、低ｋ又は高ｋのいずれかである第１の誘電率を有する酸化物含有絶縁材料から構成される。本出願を通して使用される「高ｋ」という用語は、厚さ平均誘電率が約６．０以上、好ましくは７．０より大きい酸化物含有材料を意味する。本出願を通して使用される「低ｋ」という用語は、誘電率が６．０未満、好ましくは５．０未満の酸化物含有材料を意味する。
【００２０】
低ｋ酸化物含有材料の実例は、例えば、純粋ＳｉＯ２、厚さ平均窒素含有量が約２５原子パーセント未満のＳｉＯＮ、少なくともＳｉ、Ｃ及びＯの原子を含み、炭素含有量が約３０原子パーセント未満の炭素ドープＳｉＯ２：Ｃを含む。本発明において使用される非常に好ましい低ｋ酸化物含有材料は、ＳｉＯ２である。例示的な高ｋゲート酸化物含有材料は、例えば、ＨｆＸＳｉ１−ＸＯ２、ＴｉＸＳｉ１−ＸＯ２、ＬａＸＳｉ１−ＸＯ２、ＺｒＸＳｉ１−ＸＯ２などの化合物のような、遷移金属原子でドープされたシリコン酸化物又は酸窒化物化合物、又はＡｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ３、ＨｆＯ２、Ｌａ２Ｏ３、Ｙ２Ｏ３、ペロブスカイト型酸化物ＳｒＴｉＯ３若しくはＬａＡｌＯ３のような絶縁金属酸化物の層から構成される誘電体スタック、並びにこれらの混合物を含む。本発明において使用される非常に好ましい高ｋ酸化物含有材料は、ＨｆＸＳｉ１−ＸＯ２、ＴｉＸＳｉ１−ＸＯ２、ＬａＸＳｉ１−ＸＯ２及びＺｒＸＳｉ１−ＸＯ２であって、ｘが約０．３未満であるような、低含有量の遷移原子を有する遷移金属シリケートである。
【００２１】
第１のゲート酸化物１８の物理的な厚さは変化してもよいが、典型的には、第１のゲート酸化物１８は、約０．５から約１０ｎｍまでの厚さであり、約０．５から約２ｎｍの厚さがより典型的である。
【００２２】
第１のゲート酸化物１８の形成後、図１に示されるゲート導電体２０になるポリシリコンのブランケット層若しくは別のゲート導電体材料又はこれらの組み合わせが、例えば、物理気相堆積、ＣＶＤ又は蒸着のような公知の堆積プロセスを用いて第１のゲート酸化物１８の上に形成される。ゲート導電体材料のブランケット層は、ドープされてもよく、非ドープでもよい。ドープされる場合、同じものを形成するためにインサイチュ（in-situ)ドーピング堆積プロセスが使用されてもよい。代替的に、ドープされたゲート導電体層は、堆積、イオン注入及びアニーリングによって形成することができる。ゲート導電体層のドープは、形成されたゲートの仕事関数をシフトさせることになる。ドーパント・イオンの実例は、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ、Ｔｌ又はこれらの混合物を含む。イオン注入のための典型的な注入量は、１Ｅ１４（＝１ｘ１０１４）から１Ｅ１６（＝１ｘ１０１６）原子／ｃｍ２まで、又は、より典型的には１Ｅ１５から５Ｅ１５原子／ｃｍ２までである。本発明のこの時点において堆積されたゲート導電体２０の厚さ、すなわち高さは、使用される堆積プロセスに応じて変化してもよい。典型的には、ゲート導電体２０は、約２０から約１８０ｎｍまでの垂直方向厚さであり、約４０から約１５０ｎｍまでの厚さがより典型的である。
【００２３】
ゲート導電体２０は、ＣＭＯＳ構造体のゲートとして一般的に使用される任意の導電材料を含むことができる。ゲート導電体２０として使用できるこのような導電材料の実例は、ポリシリコン、導電性金属又は導電性金属合金、導電性シリサイド、導電性窒化物、ポリＳｉＧｅ、及びこれらの多層を含むこれらの組み合わせを含むが、それらに限定されない。幾つかの実施形態において、ゲート導電体の多層間に障壁層を形成することが可能である。
【００２４】
本発明のこの時点において、随意の誘電体キャップ（図示せず）を、ゲート導電体２０の上に形成することができる。随意の誘電体キャップは、典型的には、その後に形成されるソース／ドレイン領域がシリサイド化される前又は直後に除去される。
【００２５】
その後、ブランケット・ゲート導電体２０及び第１のゲート酸化物１８は、図２に示されるような少なくとも１つのパターン形成されたゲート・スタック１６を設けるために、リソグラフィ及びエッチングによってパターン形成される。複数のパターン形成されたゲート・スタックが存在する場合、パターン形成されたゲート・スタックは、同じ寸法、すなわち長さを有していてもよく、あるいはデバイス性能を改善するためにさまざまな寸法を有することもできる。本発明のこの時点において、パターン形成されたゲート・スタックのそれぞれは、少なくともゲート導電体２０と第１のゲート酸化物１８とを備える。リソグラフィ・ステップは、ゲート導電体２０の上面にフォトレジストを塗布し、フォトレジストを所望のパターンの放射線に露光し、従来のレジスト用現像液を使用して露光されたフォトレジストを現像するステップを含む。その後、フォトレジストのパターンは、１つ又は複数の乾式エッチング・ステップを用いて、ゲート導電体２０のブランケット層と第１のゲート酸化物１８に転写される。幾つかの実施形態において、パターン形成されたフォトレジストは、そのパターンがゲート導電体２０のブランケット層の中に転写された後で除去されてもよい。
【００２６】
図面において、参照数字１４は、パターン形成されたゲート導電体２０のゲート縁部又は垂直側壁を示す。
【００２７】
本発明において、パターン形成されたゲート・スタックを形成するステップで用いることができる適切な乾式エッチング・プロセスは、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング又はレーザ・アブレーションを含むが、これらに限定されない。パターン形成されたゲート導電体２０によって保護されていない部分の第１のゲート酸化物１８を除去するために、湿式又は乾式エッチング・プロセスを用いることもできる。
【００２８】
次に、図３に示されるように、パターン形成されたゲート領域１６を含む構造体は、パターン形成されたゲート導電体２０の下にアンダーカット領域２２を設けるように、前もってパターン形成された第１のゲート酸化物１８の一部を選択的に除去するエッチング・プロセスにかけられる。図示されるように、本発明のこのステップは、前もってパターン形成された第１のゲート酸化物１８の長さを図２に示される元の構造体から短縮する。
【００２９】
アンダーカット領域２２は、大きくし過ぎる必要はないが、但し、エッチング後、第１のゲート酸化物１８の縁部は、パターン形成されたゲート導電体２０の垂直側壁、例えば縁部１４と整列しない。典型的なアンダーカット寸法は、ゲート導電体縁部に対して約１０Åから約４０Åまでである。アンダーカット領域２２の形成に用いられるエッチング・ステップは、化学的酸化膜除去（ＣＯＲ）プロセスを含み、ここで、ＨＦ及びＮＨ３の気相、又はより好ましくはプラズマがエッチャントとして使用され、低圧（約６ミリトール以下のオーダー）が用いられる。ＣＯＲプロセスに加えて、本発明はまた、図３に示されるアンダーカット領域２２を設けることが可能な大きな異方性成分を用いる反応性イオン・エッチング・プロセスのような、他の形式のエッチング・プロセスを使用することも意図されている。代替的に、第１のゲート酸化物１８をゆっくりエッチ・アウトするために、単純な、希釈されたＨＦベースの湿式溶液を用いることができる。随意的に、第１のゲート酸化物１８の所望の部分の除去を制御し促進するように第１のゲート酸化物１８に損傷を生じさせるために、角度をつけたイオン注入を用いることができる。Ａｒ＋、Ｘｅ＋、Ａｓ＋、Ｇｅ＋のような大きなイオンをこの目的のために使用することができる。損傷を誘導する典型的な注入量は、５Ｅ１４ｃｍ―２から５Ｅ１５ｃｍ−２までである。典型的な注入エネルギーは、特定のイオンの選択に左右されるが、２０ｋｅＶを超えるべきではない。アンダーカットの量を制御するために、イオン注入傾斜角を用いることができる。典型的なイオン注入角度の範囲は約５°から約４５°までである。さらに、ゲートの異なる側から異なる角度で損傷を誘導するイオンを注入することによって、非対称的なアンダーカットを容易に形成することができる。具体的には、上で言及したミラー増幅率のために、より深いアンダーカットはトランジスタのドレイン側からの方が好ましい。大きいドレイン（Ｄ）アンダーカット２２Ｄ及び小さいソース（Ｓ）アンダーカット２２Ｓを備える構造体が、図１３に示されている。
【００３０】
その後、高ｋ酸化物含有材料又は低ｋ酸化物含有材料のいずれかである第２のゲート酸化物２４が構造全体の上に形成され、図４に示される構造体を形成する。第２のゲート酸化物２４は、前のエッチング・ステップによって設けられたアンダーカット領域２２を充填することに留意されたい。
【００３１】
本発明によると、第２のゲート酸化物２４は、第１のゲート酸化物１８と異なる誘電率を有していなければならないが、さらに、上述の高ｋ又は低ｋのいずれかの状態の範囲内になければならない。それゆえ、第１のゲート酸化物１８が低ｋ酸化物含有材料である場合には、第２のゲート酸化物２４は、高ｋ酸化物含有材料でなければならない。反対に、第１のゲート酸化物１８が高ｋ酸化物含有材料である場合には、第２のゲート酸化物２４は低ｋ酸化物含有材料でなければならない。
【００３２】
第２のゲート酸化物２４は、例えば、酸化のような熱成長プロセスによって形成できる。代替的に、第２のゲート酸化物２４は、例えば化学気相堆積（ＣＶＤ）、プラズマ支援ＣＶＤ、原子層堆積（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液堆積あるいは他の同様の堆積プロセスのような堆積プロセスによって形成することができる。また、第２のゲート酸化物２４は、上述のプロセスのいかなる組み合わせを用いて形成されてもよい。第２のゲート酸化物２４の物理的な厚さは多様であり得るが、典型的には、第２のゲート酸化物２４は、約０．５から約１０ｎｍまでの厚さを有し、約０．５から約２ｎｍまでの厚さがより典型的である。図示された実施形態において、第２のゲート酸化物２４は、アンダーカット領域２２を充填することに加えて、ゲート導電体２０の側壁１４及び上面を覆うことに留意されたい。さらに他の実施形態において、第２のゲート酸化物２４は、ゲート導電体２０の上面に配置されない。さらに他の実施形態において、第２のゲート酸化物２４は、ゲート導電体２０の側壁１４にも上面にも配置されない。
【００３３】
図４に示される構造体の形成後、電界効果トランジスタの製造を完成させるために、さらなるＣＭＯＳ処理を用いることができる。例えば、スペーサ形成、ソース／ドレイン領域形成、シリサイド・コンタクト形成及び他の同様の処理ステップを使用することができる。図５は、スペーサ２６形成、ソース／ドレイン領域２８形成及びシリサイド・コンタクト３０形成の後の構造体を示す。
【００３４】
図示された実施形態において、少なくとも１つのスペーサ２６は、第２のゲート酸化物２４を含むパターン形成されたゲート・スタック１６のそれぞれの露出された側壁上に形成される。少なくとも１つのスペーサ２６は、酸化物、窒化物、酸窒化物、若しくは炭素含有シリコンの酸化物、窒化物、酸窒化物、及び／又はこれらの任意の組み合わせのような絶縁体から構成される。少なくとも１つのスペーサ２６は、堆積及びエッチングによって形成される。エッチング・プロセスの間に、スペーサ２６によって保護されていない第２のゲート酸化物２４を除去することができる。この実施形態は、本発明の図面に示されている。
【００３５】
少なくとも１つのスペーサ２６の幅は、（次に形成される）ソース及びドレインのシリサイド・コンタクトがゲート・スタックの縁部の下に侵入しないように十分な幅でなければならない。典型的には、ソース／ドレイン・シリサイドは、少なくとも１つのスペーサが底面において測定されたときに約１５から約８０ｎｍまでの幅を有する場合に、ゲート・スタックの縁部の下に侵入しない。
【００３６】
スペーサ形成後、ソース／ドレイン拡散領域２８が基板１２内に形成される。ソース／ドレイン拡散領域２８は、イオン注入及びアニーリング・ステップを用いて形成される。アニーリング・ステップは、前の注入ステップによって注入されたドーパントを活性化させる役割を果たす。さらに、アニーリング・ステップは、ソース／ドレインとゲート導電体との間にオーバーラップを生じさせるように正確にソース／ドレイン・ドーパントを拡散させる役割を果たす。このゲート・ソース間及びゲート・ドレイン間のオーバーラップの量が、トランジスタの高い駆動電流を得るために重要である。したがって、ＭＯＳトランジスタの高駆動電流を得るためには、ソース／ドレインとチャネルｐ−ｎとの接合の位置は、ゲート導電体縁部１４から約１から約４ｎｍまでに配置される。
【００３７】
本発明において、「ソース／ドレイン拡散領域」という語句は、延長領域、ハロ領域及び深部ソース／ドレイン領域を含む。少なくとも１つのスペーサ２６を形成する前にソース／ドレイン延長領域を形成することが可能であることに留意されたい。一定のアニーリング条件で望ましいゲート・オーバーラップを設定するためには、典型的には、浅いソース／ドレイン延長領域が使用される。したがって、ソース／ドレイン延長部のための正確な注入条件は、スペーサ２６の厚さ、所望のゲート導電体オーバーラップ、及びアニーリング条件（温度及び時間）の関数である。これらのパラメータ間の関数依存性は、当業者には周知である。さらに、これは、所望のオーバーラップのいかなる特定のケースについても容易に実験的にマッピングすることができる。典型的には、これらのパラメータの関数としてゲート・オーバーラップ（一般に、ゲート・オーバーラップ容量によって測定される）を得るために、延長の注入量は約３Ｅ１４ｃｍ−２から約３Ｅ１５ｃｍ−２まで変動し、スペーサの厚さは約１ｎｍから約２０ｎｍまで変動し、アニーリング温度は約９００℃から約１１５０℃まで変動し、アニーリング時間は０秒（スパイク・アニーリング）から約１０秒まで変動する。
【００３８】
ゲート導電体縁部から離れたソース／ドレイン領域の条件は、寄生直列抵抗及びいかなる接合容量をも最小限にするように選択される。具体的には、これらのソース／ドレイン領域は、トランジスタの直列抵抗及び接合抵抗を低減させるために、深く（約３００Åから約７００Å）作られ、高濃度（約５Ｅ１９ｃｍ−３から約１Ｅ２１ｃｍ−３の平均ドーパント濃度）でドープされる。接合容量が重要な役割を果たす特定の技術においては、深いソース／ドレイン接合は、接合容量を低減させるために勾配付けされて有益に作られることができる。
【００３９】
本発明の１つの重要な特徴は、ゲートの下のソース／ドレイン領域２８の先端部が、ゲート誘電体１８と２４との間の境界に有益にオーバーラップできることである。ドレイン側のアンダーカットがソース側のアンダーカットよりも大きく形成される非対称的アンダーカット（上述）の場合は、ソース領域の先端部は、ゲート誘電体１８及び２４の境界に有益にオーバーラップするが、ドレイン領域の先端部は、ゲート誘電体１８及び２４の境界にオーバーラップすることもあり、しないこともある。
【００４０】
本発明の幾つかの実施形態において、基板１２がシリコンを含まない場合は、シリサイド・コンタクト形成用のソースを提供するために、基板１２の露出された部分の上にＳｉ含有層を形成することができる。用いることができるＳｉ含有材料の実例は、例えば、Ｓｉ、単結晶Ｓｉ、多結晶Ｓｉ、ＳｉＧｅ、及びアモルファスＳｉを含む。本発明のこの実施形態は、図面には示されていない。
【００４１】
次に、ソース／ドレイン拡散領域２８は、当該技術分野で周知の標準的なシリサイド化プロセスを用いてシリサイド化される。これは、構造体全体の上にＳｉと反応することができる金属を形成し、金属の上に障壁層を形成し、構造体を加熱してシリサイドを形成し、未反応の金属及び障壁層を除去し、必要な場合は第２の加熱ステップを実施することを含む。第２の加熱ステップは、第１の加熱ステップが最も低抵抗のシリサイド相を形成しない事例に必要とされる。図５において、参照数字３０は、シリサイド化されたソース／ドレイン領域を示す。ゲート導電体２０がポリシリコン又はＳｉＧｅから構成され、かつ第２のゲート酸化物２４が上部の水平表面から除去される場合には、本発明のこのステップは、Ｓｉ含有ゲート導電体の上に金属シリサイドを形成するために用いることができる。後者の実施形態は、本出願の図面には具体的に示されていない。
【００４２】
本発明のこの時点において、シリサイド化されたソース・ドレイン領域３０、並びにゲート導電体２０に対するコンタクトを形成するために、従来の後工程処理を使用することができる。
【００４３】
本発明の上述の方法の使用に加えて、本発明は、図６−図１２に示されているような置換ゲート法もまた意図している。本発明のこの方法は、図６に示される構造体５０を最初に準備するステップによって開始する。構造体５０は、その表面上に位置する犠牲酸化物５１と犠牲ポリシリコン５２のブランケット層を備えた半導体基板１２を含む。犠牲ポリシリコン層５２は、ゲート導電体２０を形成するステップに使用されるのと同様の堆積プロセスを用いて形成され、層５２の厚さもまた、ゲート導電体２０に関して上述されたものと同様である。犠牲酸化物５１は、第１及び第２のゲート酸化物と同じ厚さを有し、上述のゲート酸化物形成プロセスを用いて形成される。
【００４４】
次に、犠牲ポリシリコン層５２は、リソグラフィ及びエッチングによってパターン形成される。パターン形成された犠牲層５２の幅は、ＦＥＴの最大チャネル長を決定することになる。
【００４５】
その後、典型的には、従来のソース／ドレイン延長注入及び従来のハロ注入を用いて、基板１２内にソース／ドレイン延長注入部及び随意のハロ注入部（図示せず）が形成される。各注入領域は、同一又は異なる活性化アニーリング・プロセスを用いて活性化されることができる。ソース／ドレイン条件及びアニーリング条件は、高性能トランジスタのための正確なオーバーラップをもたらし、かつ上で言及したようにいかなる寄生直列抵抗をも最小限とするように選択される。
【００４６】
その後、ＴＥＯＳ（テトラエチルオルトシリケート）のような誘電体材料５４が、従来の堆積プロセスによって形成され、この構造体は、図７に示される構造体を提供するために、化学的機械研磨（ＣＭＰ）又は研削のような従来の平坦化プロセスによって平坦化される。図示されるように、誘電体材料５４は、パターン形成された犠牲ポリシリコン層５２の上面と同一平面上にある上面を有する。
【００４７】
その後、パターン形成された犠牲ポリシリコン層５２は、犠牲酸化物５１の一部を露出する開口部５６を設けるように、構造体から除去される。パターン形成された犠牲ポリシリコン層５２の除去後に形成される構造体は、例えば図８に示される。パターン形成された犠牲ポリシリコン層５２は、化学的ダウンストリーム・エッチング・プロセスを用いて除去されてもよく、あるいは湿式エッチング・プロセスが、パターン形成された犠牲ポリシリコン層５２の除去に用いられてもよい。
【００４８】
次に、基板内のデバイスのチャネル／ボディ領域を変化させるために、典型的には、随意のデバイス・チャネル／ボディ注入が実施される。この随意的なステップは、開口部サイズの関数として閾値電圧を有益に変化させ、それにより短チャネル効果を低減させるために用いることができる。本発明のこの注入ステップは、従来のイオン注入の使用を含む。デバイスのチャネル／ボディ領域の注入後、注入領域は、当業者に周知の条件を用いてアニーリングされる。注入されたドーパントは付加的な活性化を必要とすることになり、これはソース／ドレインの設計、より具体的には、ソース／ドレイン・ゲート・オーバーラップの量を望ましくないほど変化させる可能性がある。したがって、この場合、最も望ましい活性化アニーリングは、ドーパントをあまり拡散させることなく活性化させる、レーザ又はフラッシュ・ランプ・アニーリングのような超短時間アニーリングである。
【００４９】
図９は、開口部５６内の誘電体材料５４の露出された垂直側壁上に犠牲スペーサ５８が形成された後に、形成される構造体を示す。犠牲スペーサ５８は、酸化物以外の絶縁材料、例えばＳｉＮから構成される。犠牲スペーサ５８は、堆積及びエッチングによって形成される。犠牲スペーサ５８の厚さは、典型的には、約０．５から約５ｎｍまでである。
【００５０】
その後、開口部５６内の犠牲酸化物５１の露出された部分は、例えば図１０に示される構造体を提供するために除去される。具体的には、犠牲酸化物５１の露出された部分は、化学的酸化膜除去（ＣＯＲ）エッチング・プロセスを用いて除去され、ここでＨＦ及びＮＨ３の気相、又はより好ましくはプラズマがエッチャントとして使用され、低圧（約６ミリトール以下）が用いられる。ＣＯＲエッチングは、犠牲スペーサ５８の下にアンダーカット６０を設け、基板１２の表面部分を露出させることに留意されたい。
【００５１】
その後、第２のゲート酸化物２６が、従来の熱成長プロセス又は堆積を用いて、開口部５６内の基板１２の露出された表面上に形成される。第２のゲート酸化物２６は、上述のように形成されたアンダーカット６０を充填し、その後、犠牲スペーサ５８によって保護されていない第２のゲート酸化物２６は、選択的エッチング・プロセスによって除去される。選択的エッチングは、第２のゲート酸化物２６の露出された部分を除去するが、犠牲スペーサ５８の下の第２のゲート酸化物２６を残す。このエッチングはまた、半導体基板１２の表面部分を露出させる。
【００５２】
次に、犠牲スペーサ５８は、スペーサ５８を選択的に除去する従来のエッチング・プロセスを用いて除去される。その後、第１のゲート酸化物１８が、開口部５６内の半導体基板１２の露出された部分の上に形成され、図１１に示される構造体を提供する。
【００５３】
次に、上述されたようなゲート導電体２０が、開口部内で、第１及び第２のゲート酸化物１８及び２６の両方の上に形成される。その後、誘電体材料５４が除去され、図１２に示される構造体が提供される。誘電体材料５４は、化学エッチャントが使用されるエッチ・バック・ステップによって除去される。
【００５４】
本発明は、特にその好ましい実施形態に関して図示され説明されたが、本発明の精神と範囲を逸脱することなく形状及び細部における前述の及び他の変更が成されてもよいことは、当業者には理解されるであろう。したがって、本発明は説明され図示されたとおりの形状及び細部に限定されるものではなく、添付の特許請求の範囲の範囲内に含まれることが意図されている。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施形態の基本的処理ステップを（断面図により）示す図面である。
【図２】本発明の一実施形態の基本的処理ステップを（断面図により）示す図面である。
【図３】本発明の一実施形態の基本的処理ステップを（断面図により）示す図面である。
【図４】本発明の一実施形態の基本的処理ステップを（断面図により）示す図面である。
【図５】本本発明の一実施形態の基本的処理ステップを（断面図により）示す図面である。
【図６】本発明の別の実施形態の基本的処理ステップを（断面図により）示す図面である。
【図７】本発明の別の実施形態の基本的処理ステップを（断面図により）示す図面である。
【図８】本発明の別の実施形態の基本的処理ステップを（断面図により）示す図面である。
【図９】本発明の別の実施形態の基本的処理ステップを（断面図により）示す図面である。
【図１０】本発明の別の実施形態の基本的処理ステップを（断面図により）示す図面である。
【図１１】本発明の別の実施形態の基本的処理ステップを（断面図により）示す図面である。
【図１２】本発明の別の実施形態の基本的処理ステップを（断面図により）示す図面である。
【図１３】ドレイン（Ｄ）アンダーカットがソース（Ｓ）アンダーカットより大きい非対称的アンダーカット領域を有する構造体を（断面図により）示す図面である。
【符号の説明】
【００５６】
１０、５０：構造体
１２：半導体基板
１４：ゲート縁部又は垂直側壁
１６：ゲート領域
１８：第１のゲート酸化物
２０：ゲート導電体
２２、６０：アンダーカット
２４、２６：第２のゲート酸化物
２６：スペーサ
２８：ソース／ドレイン領域
３０：シリサイド・コンタクト
５１：犠牲酸化物
５２：犠牲ポリシリコン層
５４：誘電体材料
５６：開口部
５８：犠牲スペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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