(57)【要約】一つの実施態様では、集積回路（ＩＣ）デバイス（２０５）を実装するパッケージ基板（２００）である。該パッケージ基板は、ランディングパッド（２１５）により囲まれたＩＣデバイス取り付け区域（２９０）を具える。表面実装デバイスを前記ランディングパッドの近くに取り付けるために、複数のコンポーネントパッド（２３５ａ，２３５ｂ，２３５ｃ，２３５ｄ）が設けられる。この複数のコンポーネントパッドは前記ランディングパッド（２１５）を取り囲む。複数のデバイスピン（２２５ａ，２２５ｂ，２２５ｃ，２２５ｄ、２４５ａ、２４５ｂ，２４５ｃ，２４５ｄ）が前記コンポーネントパッドを取り囲む。この複数のデバイスピンの１つ以上が、前記１つ以上のデバイスピンを一組の対応するランディングパッド（２１５）又は一組の対応するコンポーネントパッドに結合するファインピッチ導電パス（２７０）を有し、前記ファインピッチ導電パスが前記複数のコンポーネントパッドの間の領域を横断する。
2009510759.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）デバイスを実装するパッケージ基板でって、該パッケージ基板は、ランディングパッドにより囲まれたＩＣデバイス取り付け区域と、表面実装デバイスを前記ランディングパッドの近くに取り付けるための、前記ランディングパッドを取り囲むコンポーネントパッドと、前記コンポーネントパッドを取り囲む複数のデバイスピンとを具え、前記複数のデバイスピンの１つ以上が、前記１つ以上のデバイスピンを一組の対応するランディングパッド又は一組の対応するコンポーネントパッドに結合するファインピッチ導電パスを有し、前記ファインピッチ導電パスが前記複数のコンポーネントパッドの間の領域を横切ることを特徴とするパッケージ基板。
【請求項２】
前記基板は１つ以上の追加の導電層と１つ以上の絶縁層を含むことを特徴とする請求項１記載のパッケージ基板。
【請求項３】
追加の複数のデバイスピンが、前記追加の導電層の１つ以上に形成された他の導電パスを経て追加の一組の対応するランディングパッドに結合されていることを特徴とする請求項２記載のパッケージ基板。
【請求項４】
前記表面実装デバイスは、表面実装キャパシタ、表面実装抵抗、表面実装インダクタ、集積回路チップ、発振器から選ばれる少なくとも１つを含むことを特徴とする請求項１記載のパッケージ基板。
【請求項５】
前記ファインピッチ導電パスは、線幅と線間隔の和で、約８０μｍ以下であることを特徴とする請求項１記載のパッケージ基板。
【請求項６】
前記ファインピッチ導電パスは、線幅と線間隔の和で、約８０μｍから１５０μｍの範囲内であることを特徴とする請求項１記載のパッケージ基板。
【請求項７】
開口を有する底面層と、対向する第１の表面と第２の表面を有し、前記第１の表面が多数の互いに分離した接続導体を形成する所定のパターンを有する導電層を含み、前記第２の表面が前記底面層と接触するとともに基板上に取り付けるための接続導体に対応する接点表面を含み、前記底面層の開口で前記接続導体へのアクセスが許可され、前記第１の表面と前記第２の表面との間にダイパッド領域を有するキャビティが形成されているキャリアであって、更に表面実装デバイスを当該キャリア上に取り付けるためのコンポーネントパッド領域を含み、前記コンポーネントパッド領域が選択された接続導体にファインピッチ導電パスで結合されたキャリアと、前記キャビティ内に配置され前記底面層のダイパッド領域に取り付けられたダイ区域及び前記接続導体にワイヤボンドされたボンディングパッドを含む集積回路（ＩＣ）デバイスと、前記ＩＣデバイスを前記キャリアの範囲までカプセル封止する保護容器とを含み、前記保護容器は前記接続導体の側面に機械的に固定されることを特徴とする半導体デバイス。
【請求項８】
前記側面はリセスを有し、前記リセスが前記保護容器への取り付け部を構成することを特徴とする請求項７記載の半導体デバイス。
【請求項９】
前記リセスは成形へこみ又はノッチであることを特徴とする請求項８記載の半導体デバイス。
【請求項１０】
前記導電層は、第１の導電層、第２の導電層及び第３の導電層を含み、前記第２の導電層は、前記第１の導電層及び前記第３の導電層をほぼそのまま残す第エッチング液でエッチングできる材料からなり、前記エッチング液で前記接続導体の側面にリセスが形成されていることを特徴とする請求項９記載の半導体デバイス。
【請求項１１】
前記ファインピッチ導電パスが前記第１の導電層に形成されていることを特徴とする請求項１０記載の半導体デバイス。
【請求項１２】
前記ファインピッチ導電パスが前記第３の導電層に形成されていることを特徴とする請求項１０記載の半導体デバイス。
【請求項１３】
前記ファインピッチ導電パスがはんだレジストで保護されていることを特徴とする請求項１２記載の半導体デバイス。
【請求項１４】
前記コンポーネントパッド領域が前記ダイパッド領域を包囲していることを特徴とする請求項７記載の半導体デバイス。
【請求項１５】
前記表面実装デバイスは、表面実装キャパシタ、表面実装抵抗、表面実装インダクタ、集積回路チップ、発振器から選ばれる少なくとも１つを含むことを特徴とする請求項７記載の半導体デバイス。
【請求項１６】
前記表面実装デバイスは２端子デバイスであることを特徴とする請求項１５記載の半導体デバイス。
【請求項１７】
前記ファインピッチ導電パスは、線幅と線間隔の和で、約８０μｍ以下であることを特徴とする請求項１１記載の半導体デバイス。
【請求項１８】
前記ファインピッチ導電パスは、線幅と線間隔の和で、約８０μｍから１５０μｍの範囲内であることを特徴とする請求項１１記載の半導体デバイス。
【請求項１９】
開口を有する底面層と、対向する第１の表面と第２の表面を有するキャリアであって、前記第１の表面が多数の互いに分離した接続導体を形成する所定のパターンを有する導電層を含み、前記導電層が第１の導電層、第２の導電層及び第３の導電層を含み、前記第２の導電層が、前記第１の導電層及び前記第３の導電層をほぼそのまま残す第エッチング液でエッチングできる材料からなり、前記エッチング液で前記接続導体の側面にリセスが形成されており、前記第２の表面が前記底面層と接触するとともに基板上に取り付けるための接続導体に対応する接点表面を含み、前記底面層の開口で前記接続導体へのアクセスが許可され、前記第１の表面と前記第２の表面との間にダイパッド領域を有するキャビティが形成されているキャリアであって、更に表面実装デバイスを当該キャリア上に取り付けるためのコンポーネントパッド領域を含み、前記コンポーネントパッド領域が前記第１の導電層又は前記第３の導電層に形成されたファインピッチ導電パスで選択された接続導体に結合されたキャリアと、前記キャビティ内に配置され前記底面層のダイパッド領域に取り付けられたダイ区域及び前記接続導体にワイヤボンドされたボンディングパッドを含む集積回路（ＩＣ）デバイスと、前記ＩＣデバイスを前記キャリアの範囲までカプセル封止する保護容器とを含み、前記保護容器は前記接続導体の側面のリセスで機械的に固定され、前記リセスが前記保護容器への取り付け部を構成することを特徴とする半導体デバイス。
【請求項２０】
前記底面層の接続導体のない領域にはんだレジストが塗布されていることを特徴とする請求項１９記載の半導体デバイス。
【請求項２１】
前記半導体デバイスはプリント基板（ＰＣＢ）にはんだ付けされるので、前記はんだレジストが前記第３の導電層に形成された前記ファインピッチ導電パスに塗布され、前記ファインピッチ導電パスが前記はんだレジストで封止されていることを特徴とする請求項２０記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路（ＩＣ）パッケージングに関する。特に、本発明は、システムインパッケージデバイスに見られるような、追加のコンポーネントを収容するための高性能リードフレームベースパッケージの基板における配線技術に関する。
【背景技術】
【０００２】
電子産業は、高機能デバイスをもっとコンパクトに実現するために半導体技術の進歩に頼り続けている。多くのアプリケーションに対して、高機能デバイスを実現することは単一のシリコンウェファ内に多数の電子デバイスを集積することを必要とする。シリコンウェファの所定面積あたりの電子デバイス数が増大するにつれて、製造プログラマブルハードウェア一層難しくなる。
【０００３】
多くの種類の半導体デバイスが種々のアプリケーションに対して多数の専門分野で製造されている。このようなシリコンベース半導体デバイスは、多くの場合、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、例えばｐチャネルＭＯＳ（ＰＭＯＳ）、ｎチャネルＭＯＳ（ＮＭＯＳ）及びコンプリメンタリＭＯＳ（ＣＭＯＳ）、バイポーラトランジスタ、ＢｉＣＭＯＳトランシーバを含む。このようなＭＯＳＦＥＴデバイスは導電ゲートとシリコン基板との間に絶縁材料を含み、従ってこれらのデバイスは一般にＩＧＦＥＴ（絶縁ゲートＦＥＴ）と呼ばれている。
【０００４】
これらの半導体デバイスの各々は一般に半導体基板を含み、その上に多数の能動デバイスが形成される。所定の能動デバイスの特定の構造はデバイスのタイプの間で相違しうる。例えば、ＭＯＳトランジスタでは、能動装置は一般にソース及びドレイン領域と、ソース及びドレイン領域間の電流を変調するゲート電極とを含む。
【０００５】
更に、このようなデバイスは、多くのウェファ製造プロセスで製造されたディジタル又はアナログデバイス、例えばＣＭＯＳ、ＢｉＣＭＯＳ、バイポーラなどとすることができる。基板は、超小型電子回路を製造するのに好適なシリコン、砒化ゲルマニウム（ＧａＡｓ）又はその他の基板とすることができる。
【０００６】
製造プロセスを受けた後、シリコンウェファは所定数のデバイスを有する。これらのデバイスは試験される。良デバイスは集められ、パッケージ化される。
【０００７】
複雑なＩＣデバイスのパッケージ化はその最終性能に大きく影響する。ＩＣデバイス内には、ユーザが要求する所望の機能を達成するために、集積回路ダイに加えて多数のコンポーネントがしばしば必要とされる。パッケージ化は現代科学技術の要求に適していなければならない。例えば、ＲＦデバイスは、ＲＦを回路の他の部分から減結合するために、チップキャパシタのような表面実装デバイス（ＳＭＤ）を必要とする。バスデバイスでは、出力の同時スイッチング（ＳＳＯ）は、ＳＳＯノイズを最小にするために、電源に十分に近接した位置に十分なキャパシタンスをしばしば必要とする。パワーマネジメントデバイスでは、しばしばＳＭＤが必要とされる。
【０００８】
高性能デバイスに好適な一つのパッケージ例は、クロレン他のＰＣＴ国際出願「半導体デバイス及びその製造法」（国際公開番号ＷＯ０３／０８５７３１、公開日：２００３年１０月１６日）及び２００４年１０月８日に出願された同じ発明者の米国特許出願第１０／５１０，５９１号「半導体デバイス及びその製造方法」に見られる。このパッケージは産業用薄型万能リードレスパッケージ（ＴＵＬＩＰ）として知られている。他の実例パッケージは、グロエンフイス他のＰＣＴ国際出願「キャリア、キャリアの製造方法及び電子デバイス」（国際公開番号ＷＯ０３／０８５７２８、公開日２００３年１０月１６日）及び２００４年２０月８日に出願された同じ発明者の米国特許出願第１０／５１０，５８８号「キャリア、キャリアの製造方法及び電子デバイス」に見られる。これらは参考のためにそっくりそのままここに含まれているものとする。このプラットフォームを含むパッケージは、ＱＦＮ（Quad Flat-pack No-leads）、ＤＱＦＮ（Depopulated very-thin Quad Flat-pack No-leads）、ＨＶＱＦＮ（Heatsink Very-thin Quad Flat-pack No-leads）、ＳＳＯＮ（Shrink Small Outline; No leads）、及びＸＳＯＮ（eXtremely thin Small Outline; No leads）含むが、これらに限定されない。
【０００９】
一つの製品例では、しばしばＳＭＤがパッケージ化されたＩＣから少し離れたプリント基板上のランディング部にはんだ付けされる。パッケージの外部に実装されるＳＭＤは貴重な基板スペースを消費し、基板コストを増大する。また、能動チップとＳＭＤとの間の距離は製品の性能を低下し得る。特に、ＲＦでは、外部ＳＭＤの適切な位置を選択する課題を実現しなければならない。ＩＣの設計におけるこのような課題の実現は市場へ出す時間の損失を増大する。ＳＭＤはＳＩＰ（システム・イン・パッケージ）又はＭＣＭ（シリコンチップ・イン・マルチ-チップ-モジュールパッケージ）、抵抗、キャパシタ及びインダクタのような個別コンポーネントを含むことができるが、これらに限定されない。
【００１０】
別の製品例では、ＳＭＤはパッケージ内部のボンドワイヤがない位置に配置することができる。貴重なスペースが使い果たされる。
【００１１】
図１につき説明する。従来のパッケージの一例では、基板１００は、基板１００に接着されたデバイスダイ１１０を有する。ＳＭＤ１２０はパッド１３０に固着される。ランディングパッド１４０の外側リングがランディングパッド１４５の内側リングを包囲する。ボンドワイヤ１６０，１６５がランディングパッド１４０，１４５をデバイスダイ１１０上のボンドパッドに結合する。ＳＭＤはボンドワイヤ１６０，１６５から離れて位置し、ＳＭＤと交差するボンドワイヤはない。
【００１２】
その上、ＳＭＤをパッケージ内部にボンドワイヤの下部に位置させることは、ＳＭＤがモールドプロセス中のモールドコンパウンドの流れを妨害し、追加のワイヤスイープを生じ、ボンドワイヤ間の短絡を生じさせる可能性があるので、極めて困難もしくは不可能である。いくつかの設計規則の下では、リードフレームに対する現在可能な配線ピッチ（例えば０．４ｍｍ、即ち０．２ｍｍ幅で０．２ｍｍ間隔）が粗すぎるためにＳＭＤの下部に配線することは不可能である。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
製品性能を高めるとともにパッケージ容量を効率的に使用し製造コストを有効に低減することができる、ＩＣパッケージ内への補足コンポーネントの取り付けを可能にする配線方法が必要とされている。
【課題を解決するための手段】
【００１４】
本発明は、ＩＣパッケージ内に補足コンポーネントをＩＣデバイスダイに近接して取り付けることを容易にするのに有用であることが確かめられた。補足コンポーネントの下を通る接続ラインのファインピッチ配線の使用は、ＩＣデバイスダイとパッケージとの間のボンドワイヤを短くすることができる。ボンドワイヤは補足コンポーネントと交差しない。更に、補足デバイスはデバイス基板の境界内に配置される。カプセル封止中に、ＩＣデバイスダイと補足コンポーネントの両方が封止され、動作環境から保護される。更に、カプセル封止材料の流れが補足コンポーネントにより妨害されてボンドワイヤ間の短絡を生じる追加のワイヤスイープを生じることはない。
【００１５】
本発明の一つの実施態様によれば、集積回路（ＩＣ）デバイスを実装するパッケージ基板が提供される。このパッケージ基板は、ランディングパッドにより取り囲まれたＩＣデバイス取り付け区域を具える。表面実装デバイスをランディングパッドの近くに取り付けるために、複数のコンポーネントパッドがある。この複数のコンポーネントパッドはランディングパッドを取り囲む。複数のデバイスピンがコンポーネントパッドを取り囲む。複数のデバイスピンの１つ以上がファインピッチ導電パスを有し、前記１つ以上のデバイスピンを一組の対応するランディングパッド又は一組の対応するコンポーネントパッドに結合し、前記ファインピッチ導電パスは前記複数のコンポーネントパッドの間の領域を横切る。
【００１６】
本発明の別の実施態様によれば、開口を有する底面層を具える半導体デバイスが提供される。この半導体デバイスは、対向する第１の表面と第２の表面を有するキャリアを具え、このキャリアは、前記第１の表面が多数の互いに分離した接続導体を形成する所定のパターンを有する導電層を含み、前記第２の表面が前記底面層と接触するとともに基板上に取り付けるための接続導体に対応する接点表面を含み、前記底面層の開口で前記接続導体へのアクセスが許可される。このキャリアは、前記第１の表面と前記第２の表面との間に形成されたキャビティを含み、前記キャビティがダイパッド領域を有する。このキャリアは、更に、表面実装デバイスをキャリア上に取り付けるためのコンポーネントパッド領域を含み、前記コンポーネントパッド領域は、ファインピッチ導電パスで、選択された接続導体に結合される。この半導体デバイスは、集積回路（ＩＣ）デバイスを含み、このＩＣデバイスは、前記キャビティ内に配置され前記底面層のダイパッド領域に取り付けられたダイ区域を含む。ＩＣデバイスは更に前記接続導体にワイヤボンドされたボンディングパッドを含む。保護容器で前記ＩＣデバイスを前記キャリアの範囲までカプセル封止する。保護容器は前記接続導体の表面に機械的に固定される。
【００１７】
更に他の実施態様によれば、半導体デバイスが提供される。この半導体デバイスは、開口を有する底面層を具える。対向する第１の表面と第２の表面を有するキャリアがあり、前記第１の表面が多数の互いに分離した接続導体を形成する所定のパターンを有する導電層を含む。前記第２の表面が第１の導電層、第２の導電層及び第３の導電層を含み、前記第２の導電層が、前記第１の導電層及び前記第３の導電層をほぼそのまま残す第エッチング液でエッチングできる材料からなり、前記エッチング液で前記接続導体の表面にリセスが形成されている。前記導電層は、更に、多数の互いに分離された接続導体を形成する所定のパターンを含み、前記第２の表面が前記底面層と接触するとともに基板上に取り付けるための接続導体に対応する接点表面を含み、前記底面層の開口で前記接続導体へのアクセスが許可される。このキャリアは、前記第１の表面と前記第２の表面との間に形成されたキャビティを含み、前記キャビティがダイパッド領域を有する。このキャリアは、更に、表面実装デバイスをキャリア上に取り付けるためのコンポーネントパッド領域を含む。前記コンポーネントパッド領域は、ファインピッチ導電パスで、選択された接続導体に結合される。これらのファインピッチ導電パスは前記第１の導電層又は第３の導電層に形成される。この半導体デバイスは、集積回路（ＩＣ）デバイスを含み、このＩＣデバイスは、前記キャビティ内に配置され前記底面層のダイパッド領域に取り付けられたダイ区域を含む。ＩＣデバイスは更に前記接続導体にワイヤボンドされたボンディングパッドを含む。保護容器で前記ＩＣデバイスを前記キャリアの範囲までカプセル封止する。保護容器は前記接続導体の側面のリセスで機械的に固定され、リセスが保護容器への取り付け部を提供する。
【００１８】
本発明の上記の発明の要約は本発明の開示の実施例又は特徴のすべてを表しているわけではない。他の特徴や実施例が図面や以下の詳細な説明で明らかになる。
【００１９】
本発明は、添付図面に関連して以下に記載する本発明の種々の実施例の詳細な説明を考慮するとより完全に理解される。
【発明を実施するための最良の形態】
【００２０】
本発明は種々の変更例や代替例が考えられるが、特定の実施例が一例として図示され、以下に詳細に説明されている。しかし、本発明は以下に記載される特定の実施例に限定されないことを理解すべきである。これに反し、本発明は添付の特許請求の範囲により特定される発明の範囲に入るすべての変更例、等価例、代替例をカバーするものである。
【００２１】
本発明は、高性能パッケージ内のスペースをより効率的に使用するのに有用であることが確かめられた。パッケージ基板内のＳＭＤデバイスからランディングパッドへのワイヤのファインピッチ配線（次にはＩＣデバイスボンドパッドにワイヤボンドされる）はワイヤボンドの長さを大きく低減する。短いワイヤボンドは一層容易に製造される。更に、長いワイヤボンドと関連する寄生インダクタンス及び寄生抵抗が最小になる。加えて、製品のプリント基板上のＳＭＤからの接続の配線が減少する。配線のこれらの減少はＲＦ及び混合信号アプリケーションの分野においてますます重要になっている。例えば、無線通信用の製品は最小化されたダイサイズ及び補足コンポーネント（例えばＳＭＤ，ＭＣＭなど）の近接配置の恩恵を受ける。
【００２２】
本発明の一実施例によれば、ＨＶＱＦＮパッケージはＳＭＤをＩＣデバイスに接続するためにファインピッチ配線を使用している。特定のパッケージについて記載するが、当業者であれば他のタイプのパッケージを設計し、使用することができる。本発明を使用できるパッケージはリードフレームを使用するものである。これらのパッケージは、リードレスチップキャリア（ＬＣＣ）、産業用薄型万能リードレスパッケージ（ＴＵＬＩＰ）及び薄型アレイプラスティックパッケージ（ＴＡＰＰ）などであるが、これらに限定されない。パワーマネジメントデバイスでは、電気的接地及び低い熱抵抗のために、例えば露出金属ダイパッドが必要とされる。ＲＦデバイスの場合、露出金属ダイパッドは電気的接地面を形成する。
【００２３】
図２につき説明する。マルチロウＱＦＮ基板２００はその上に置かれたデバイスダイ２０５を有する。ＱＦＮ基板はＴＵＬＩＰ技術を使用することができる。このような基板は絶縁層間に挟まれた１以上の導電層を有することができる。多数の層は基板の配線設計に多くのオプションをもたらす。ボンドワイヤ２１０はデバイスダイ２０５をランディングパッド２１５を介して基板に結合する。デバイスピンの外側行はデバイスピンの内側行を包囲する。例えば、ピン２２５ａ，２２５ｂ，２２５ｃ及び２２５ｄは外側行のデバイスピンであり、ピン２４５ａ，２４５ｂ，２４５ｃ及び２４５ｄは内側行のデバイスピンである。破線で示すように、これらの内側行ピンは表面実装デバイス（ＳＭＤ）２３５ａ，２３５ｂ，２３５ｃ及び２３５ｄを収容するためのコンポーネントパッドを包囲する。ＳＭＤ２２０ａ，２２０ｂ，２２０ｃ及び２２０ｄは基板のコーナ部に置かれる。これらのＳＭＤのうちの２つＳＭＤ２２０ｃ及び２２０ｄはこれらをランディングパッド２１５に結合するファインピッチ配線を有する。内側行デバイスピン及び外側行デバイスピンからのファインピッチ配線は、多数のＳＭＤの下部で、これらのピンをランディングパッド２１５に接続する働きをする。例えば、外部ピン２２５ａ及び内部ピン２４５ａはこれらのピンをデバイスダイ２０５の近くのランディングパッド２１５に接続するファインピッチ配線２７０を有する。ファインピッチ配線は０．４ｍｍピッチ（即ち０．２ｍｍの線幅および０．２ｍｍの線間隔）以下であり、一部のリードフレームの粗すぎる配線ピッチの問題を克服する。一つのパッケージ例では、ファインピッチ配線は約１５０μｍピッチ（即ち７５μｍの線幅及び７５μｍの間隔）である。本発明による他のパッケージでは、ファインピッチ配線は約１００μｍピッチ（即ち５０μｍの線幅及び５０μｍの間隔）である。更に他のパッケージでは、ファインピッチ配線は約８０μｍピッチ（即ち４０μｍの線幅及び４０μｍの間隔）であり、２００μｍの長さ内に２つの配線トラック（３×間隔＋２×幅）が可能になる。使用中の一つのパッケージ例では、２つのはんだ接続部（例えばデュアルロウパッケージのピン）間の距離は約２００μｍである。８０μｍピッチの場合、２つのピン間に２つのトラックを有することができる。
【００２４】
図１の従来のパッケージと対照的に、ボンドワイヤ２１０はＳＭＤと交差せず、ボンドワイヤは短くなる。また、図１のパッケージのパッド１３０上のＳＭＤ１２０と異なり、ＳＭＤはデバイスダイに近接して置かれる。
【００２５】
本発明の他の実施例では、ＴＵＬＩＰプラットフォームは、ＳＭＤをＩＣデバイスダイの近くに配置することを可能にするファインピッチ配線を組み込むように構成される。図３につき説明する。図２の断面図において、本発明によればＴＵＬＩＰプラットフォームを使用できる。ＴＵＬＩＰは１つの層（１ply）又は３つの層（３ply）を有することができる。一つの実施例では、３つの層を使用し、この３つの層はＣｕ（１）、Ｎｉ（２）及びＣｕ（３）を含む。ファインピッチ配線層２７０は薄膜層にしなければならない。さもなければ、リードフレームリセスの形成中のアンダーエッチングによって小さなファインピッチ配線トラックのエッチ除去が起こり得る。３層ＴＵＬＩＰでは、下部Ｃｕ層（３）がファイン配線層２７０として使用され得る。ダイ２０５はダイパッド２９０上に接着層２６５で取り付けられる。デバイスは成形コンパウンド２６０でカプセル封止される。Ｎｉ層（２）に形成されたリセス２９５は成形コンパウンド２５０のアンカー作用をなす。従って、図２に示すように、ＳＭＤ２４０の直下にファインピッチ配線トラックはない。Ｃｕファインピッチトラックはパッケージの外から見える。しかし、このようなデバイスをプリント基板（ＰＣＢ）上に実装するとき短絡の恐れがある。ＰＣＢ上のはんだ２８０による短絡は、はんだレジスト２７５をファインピッチ導電配線トラック及びはんだを被着すべきでない区域に直接被着することにより防止できる。
【００２６】
他の実施例では、上部Ｃｕ層（１）をファインピッチ導電パス（図示せず）として使用することもできる。一般に、これらのファインピッチ導電パスはコンポーネントパッドを横切るので、これらのパスはＳＭＤ２４０の下を通る。ファインピッチ導電パスの形成にＣｕ層（１）又はＣｕ層（３）のどちらを選択するかはパッケージ設計の特定の要件に支配される。
【００２７】
図４につき説明する。本発明の一実施例では、ＩＣデバイスを次のようにパッケージ化できる。所定のアプリケーションのためのリードフレームを選択する（ステップ５）。このリードフレームは、ＳＭＤ用の適切なコンポーネントパッドが設けられ且つファインピッチ導電パスがＳＭＤを選択された接続導体に結合するように決定されている。本発明によるファインピッチ配線方法をＴＵＬＩＰ技術を使用する又は使用しないリードフレームに適用することができる。ＩＣダイをリードフレームのダイパッドに接着剤で取り付ける（ステップ１０）。接着剤は膠又は粘着テープ（例えばダイキャリヤとして貼り付けたＱＦＮテープ）とすることができる。ダイを取り付けた後、接着剤を硬化させる。次にダイをワイヤボンディングする（ステップ１５）。ワイヤボンディングされたダイとリードフレームの組立て体を保護容器内にカプセル封止する。特定のプロセス例では、組立て体をタブレット成形した後に硬化させる（ステップ２０）。タブレット成形（又はＭＡＰ成形）は、すべてのＩＣデバイスを一つのストリップに一工程でカプセル封止するためにＱＦＮ型パッケージに適用される。ストリップ上のＭＰＡは成形コンパウンド内にカプセル封止される。その後、ＭＰＡから個々のデバイスが切り離される。事後硬化中に、ストリップは炉内で約１５０℃でベーキングされる。多くの場合、ストリップを加重して成形コンパウンドの硬化とストリップの平坦化を高める。カプセル封止されたＩＣデバイスにバックエッチングを施す（ステップ２５）。このエッチングによりリードフレームの接点パッドを互いに分離するとともにＩＣダイ底面をダイ取り付け接着面まで露出させる。ＩＣデバイスは「イン・ストリップ・テスト」で電気的に試験される（ステップ３０）。ＩＣデバイスは分離され、テープに張り付けられる（ステップ３５）。欠陥デバイスは捨てられる。パッケージＩＣデバイスストリップは、上述した実施例のように、アレイに配置してもよい。
【００２８】
本発明をいくつかの特定の実施例について記載したが、当業者であれば添付の特許請求の範囲に記載された本発明の精神及び範囲を逸脱することなく、多くの変更を加えることができることは容易に認識される。
【図面の簡単な説明】
【００２９】
【図１】代表的な製品ダイが装着され表面実装デバイス（ＳＭＤ）がボンドワイヤから離れて配置される従来のコース（疎）ピッチ基板を示す図である。
【図２】本発明によるファインピッチ配線方法で設計されたＱＦＮリードフレームパッケージの一実施例を示す図である。
【図３】図２の断面図である。
【図４】本発明に従ってＩＣデバイスをボンディングするプロセスの一例を示すフローチャートである。
【図１】
2009510759.tif 000003
【図２】
2009510759.tif 000004
【図３】
2009510759.tif 000005
【図４】
2009510759.tif 000006
【国際調査報告】
2009510759.tif 000007
2009510759.tif 000008
2009510759.tif 000009