(57)【要約】  ＭＯＳデバイスは、ゲート誘電体上に配置されたゲート電極を有するゲートスタックと、ゲートスタックの両側面に形成された第１のスペーサ及び第２のスペーサと、第１のスペーサに近接するソース領域と、第２のスペーサに近接するドレイン領域と、ゲートスタックの下に位置し且つソース領域とドレイン領域との間に配置されたチャネル領域とを有する。本発明に従ったＭＯＳデバイスは更に、チャネル領域の下に位置し且つソース領域とドレイン領域との間に配置された埋め込み酸化物（ＢＯＸ）領域を含む。ＢＯＸ領域は、サリサイドスパイク不良を防止しながらトランジスタの抵抗及びゲート端部の接合寄生キャパシタンスを低減させるよう、より深いソース及びドレイン領域が形成されることを可能にする。
2009519610.tif 000002
【特許請求の範囲】
【請求項１】
ゲート誘電体上に配置されたゲート電極を有するゲートスタック；
前記ゲートスタックの両側面に形成された、第１のスペーサ及び第２のスペーサ；
前記第１のスペーサに近接するソース領域；
前記第２のスペーサに近接するドレイン領域；
前記ゲートスタックの下に位置し、且つ前記ソース領域及び前記ドレイン領域の側面に位置するチャネル領域；及び
前記チャネル領域の下に位置し、且つ前記ソース領域及び前記ドレイン領域の側面に位置する埋め込み酸化物領域；
を有する装置。
【請求項２】
前記ゲート電極は、銅、ルテニウム、パラジウム、白金、コバルト、ニッケル、ルテニウム酸化物、タングステン、アルミニウム、チタン、タンタル、チタン窒化物、タンタル窒化物、ハフニウム、ジルコニウム、金属炭化物、及び導電性金属酸化物、の少なくとも１つを有する、請求項１に記載の装置。
【請求項３】
前記ゲート誘電体は、ハフニウム酸化物、ハフニウムシリコン酸化物、ハフニウムシリコン酸窒化物、ランタン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタン酸化物、バリウムストロンチウムチタン酸化物、ＢＳＴ、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、及びＰＺＴ、から成るグループから選択されたｈｉｇｈ−ｋ誘電体を有する、請求項２に記載の装置。
【請求項４】
前記ソース領域及び前記ドレイン領域は、隆起ソース領域及び隆起ドレイン領域を有する、請求項１に記載の装置。
【請求項５】
前記ソース領域及び前記ドレイン領域はシリコンゲルマニウムを有する、請求項１に記載の装置。
【請求項６】
前記ソース領域及び前記ドレイン領域はシリコンカーバイドを有する、請求項１に記載の装置。
【請求項７】
前記ソース領域及び前記ドレイン領域は、ボロン、アルミニウム、ヒ素、リン、及びアンチモンのうちの少なくとも１つでドープされている、請求項５又は６に記載の装置。
【請求項８】
前記ソース領域及び前記ドレイン領域は、前記チャネル領域に圧縮歪みを与えることが可能なシリコン合金を有する、請求項１に記載の装置。
【請求項９】
前記ソース領域及び前記ドレイン領域は、前記チャネル領域に引張歪みを与えることが可能なシリコン合金を有する、請求項１に記載の装置。
【請求項１０】
前記ソース領域は、前記第１のスペーサの下に位置し且つ横方向で前記ゲートスタックの側面に近接する第１のアンダーカット領域を含み、前記ドレイン領域は、前記第２のスペーサの下に位置し且つ横方向で前記ゲートスタックの側面に近接する第２のアンダーカット領域を含む、請求項１に記載の装置。
【請求項１１】
前記埋め込み酸化物領域は、二酸化シリコン、炭素ドープ酸化物、有機高分子、ＰＦＣＢ、オキシナイトライド、及びＦＳＧ、から成るグループから選択された酸化物を有する、請求項１に記載の装置。
【請求項１２】
前記埋め込み酸化物領域は窒素ドープされている、請求項１１に記載の装置。
【請求項１３】
第１のシリコン層及び第２のシリコン層との間に配置された酸化物層を含むＳＯＩ基板を準備する工程；
前記第１のシリコン層上にトランジスタゲートスタックを形成する工程；
前記トランジスタゲートスタックの両側面に一対のスペーサを形成する工程；
前記一対のスペーサに隣接する前記第１のシリコン層の露出部分を、前記酸化物層が露出されるまで、等方性エッチングする工程であり、前記トランジスタゲートスタックの下にチャネル領域を形成する工程；
前記酸化物層の露出部分を、前記第２のシリコン層が露出されるまで、異方性エッチングする工程であり、前記チャネル領域の下に埋め込み酸化物領域を形成する工程；及び
ソース領域及びドレイン領域を形成するように、前記第２のシリコン層の露出部分上にシリコン合金を堆積する工程；
を有する方法。
【請求項１４】
前記等方性エッチングする工程は、前記一対のスペーサの下に位置し且つ横方向で前記トランジスタゲートスタックの側面に近接する一対のアンダーカット領域を形成する、請求項１３に記載の方法。
【請求項１５】
前記酸化物層は、二酸化シリコン、炭素ドープ酸化物、有機高分子、ＰＦＣＢ、オキシナイトライド、及びＦＳＧ、から成るグループから選択された酸化物を有する、請求項１３に記載の方法。
【請求項１６】
前記ソース領域及び前記ドレイン領域は、前記チャネル領域及び前記埋め込み酸化物領域によって隔てられる、請求項１３に記載の方法。
【請求項１７】
前記シリコン合金を堆積する工程はシリコンゲルマニウムを堆積する工程を有する、請求項１３に記載の方法。
【請求項１８】
前記シリコンゲルマニウムを堆積する工程は、シリコンゲルマニウムをボロン及びアルミニウムのうちの少なくとも１つでドープするその場ドーピングプロセスを含む、請求項１７に記載の方法。
【請求項１９】
前記シリコン合金を堆積する工程はシリコンカーバイドを堆積する工程を有する、請求項１３に記載の方法。
【請求項２０】
前記シリコンカーバイドを堆積する工程は、シリコンカーバイドをヒ素、リン、及びアンチモンのうちの少なくとも１つでドープするその場ドーピングプロセスを含む、請求項１９に記載の方法。
【請求項２１】
前記シリコン合金は、隆起ソース領域及び隆起ドレイン領域を形成するように堆積される、請求項１７又は１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＭＯＳデバイス及びその製造方法に関する。
【背景技術】
【０００２】
半導体基板上の例えばトランジスタ、抵抗及びキャパシタ等の集積回路デバイスの性能向上は、これらのデバイスの設計、製造及び使用において考慮される主要な要素である。例えば、相補型金属−酸化物半導体（ＣＭＯＳ）に使用されるデバイス等の金属−酸化物半導体（ＭＯＳ）トランジスタデバイスの設計及び製造においては、しばしば、Ｎ型ＭＯＳデバイス（ＮＭＯＳ）のチャネル内での電子の移動度を高めること、及びＰ型ＭＯＳデバイス（ＰＭＯＳ）のチャネル内での正孔の移動度を高めることが望まれる。
【０００３】
ＭＯＳトランジスタにおける電子及び正孔の移動度を高める１つの技術は、トランジスタのチャネル領域に歪みシリコンを用いるものである。チャネル内のシリコン原子は格子構造内に整然と詰められている。ＮＭＯＳトランジスタは、シリコン原子が自然状態においてよりも遠く離れるように格子構造を引き延ばすことにより、一層高速にスイッチングする。同様に、ＰＭＯＳトランジスタは、格子構造を圧縮することにより、一層高速にスイッチングする。この引き伸ばすこと及び圧縮することは、シリコンを歪ませることとして知られている。
【０００４】
チャネル領域のシリコンを歪ませるため、ＭＯＳトランジスタのソース領域及びドレイン領域はエッチングされ、低濃度にドープされたシリコンチャネル領域とは異なる格子構造を有するシリコン合金で置換される。このエッチングプロセスはソース／ドレイン領域を除去し、トランジスタゲートスタックに隣接するスペーサの下を削り落とす（アンダーカットする）。これは図１及び２に示されている。図１は、バルクシリコン基板１０２条に構築されたＭＯＳトランジスタ１００を例示している。トランジスタ１００の、通常より高い位置まで隆起したソース領域（隆起ソース領域）１０４及び通常より高い位置まで隆起したドレイン領域（隆起ドレイン領域）１０６は、チャネル領域１１０に歪みを与えるシリコン合金１０８で充填されている。図示されるように、アンダーカット１１２は、トランジスタゲートスタック１１６の両側面に形成された一対のスペーサ１１４の下方の領域をシリコン合金１０８で充填することを可能にする。
【０００５】
図２は、シリコン・オン・インシュレータ（ＳＯＩ）基板２００上に形成された同様のＭＯＳトランジスタ１００を例示している。ＳＯＩ基板２００は埋め込み酸化物層２０２を含んでおり、埋め込み酸化物層２０２はシリコンから成る薄いデバイス層２０４とシリコンから成るバルク層２０６との間に挟まれている。ここに示されたトランジスタ１００は、チャネル領域１１０に歪みを与えるように、シリコン合金１０８で充填されたソース領域１０４及びドレイン領域１０６を含んでいる。この場合も、アンダーカット１１２は、スペーサ１１４の下方の領域をシリコン合金１０８で充填することを可能にする。
【０００６】
アンダーカットの深さは、性能と短チャネル効果（ＳＣＥ）との間のトレードオフに基づいて選定される。深すぎるアンダーカットは、ソース領域とドレイン領域との間の分離性が非常に小さくなり、表面下のパンチスルーリークの増大をもたらすので、ＳＣＥを悪化させる。加えて、深いアンダーカットは、チャネル領域の両側に形成される長い縦方向の壁に起因して、ゲート端部の接合寄生キャパシタンスを増大させる。
【０００７】
深いアンダーカットは、しかしながら、シリコンの歪みを増大させるとともに電気抵抗を低減させることを可能にするという利点を有する。電気抵抗は低くなるのは、浅いアンダーカットにおいては、電流はコンタクトから収集される前に広がる余地が殆どないので非常に高い抵抗を生じさせるからである。深いアンダーカットはまた、隣接するシャロー・トレンチ・アイソレーション（ＳＴＩ）構造の残存酸化物よりアンダーカットが浅いときに発生し得るサリサイドスパイク不良を防止する。図３は、サリサイドスパイク不良を生じさせる従来の構成を例示している。図示されるように、トランジスタ３００はＳＯＩ基板３０２上に形成されている。トランジスタ３００は、埋め込み酸化物層３０８の上に薄いシリコン層３０６を残存させる浅いアンダーカット領域３０４を含んでいる。隣接するＳＴＩ構造３１０は、一般的にプロセスに起因して浅い高さを有するが、これは、後に堆積されたニッケル金属層３１２に薄いシリコン層１０６が接触することを可能にしてしまう薄いシリコン層３０２とニッケル金属層３１２との間の接触は、サリサイドスパイク不良を生じさせる。
【０００８】
従って、１００ｎｍ未満の歪みシリコンＭＯＳデバイスには、移動度の利益及び表面下でのパンチスルーからの保護を高めながら、ソース領域及びドレイン領域内の電気抵抗を低減させ、ゲート端部の寄生キャパシタンスを低減させることが可能な、改善された設計が望まれる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ソース領域及びドレイン領域内の電気抵抗を低減させ、ゲート端部の寄生キャパシタンスを低減させることが可能な歪みシリコンＭＯＳデバイス、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に従った装置は、
ゲート誘電体上に配置されたゲート電極を有するゲートスタック；
ゲートスタックの両側面に形成された、第１のスペーサ及び第２のスペーサ；
第１のスペーサに近接するソース領域；
第２のスペーサに近接するドレイン領域；
ゲートスタックの下に位置し、且つソース領域及びドレイン領域の側面に位置するチャネル領域；及び
チャネル領域の下に位置し、且つソース領域及びドレイン領域の側面に位置する埋め込み酸化物領域；
を有する。
【００１１】
本発明の他の一態様に従った方法は、
第１のシリコン層及び第２のシリコン層との間に配置された酸化物層を含むＳＯＩ基板を準備する工程；
第１のシリコン層上にトランジスタゲートスタックを形成する工程；
トランジスタゲートスタックの両側面に一対のスペーサを形成する工程；
一対のスペーサに隣接する第１のシリコン層の露出部分を、酸化物層が露出されるまで、等方性エッチングする工程であり、トランジスタゲートスタックの下にチャネル領域を形成する工程；
酸化物層の露出部分を、第２のシリコン層が露出されるまで、異方性エッチングする工程であり、チャネル領域の下に埋め込み酸化物領域を形成する工程；及び
ソース領域及びドレイン領域を形成するように、第２のシリコン層の露出部分上にシリコン合金を堆積する工程；
を有する。
【発明を実施するための最良の形態】
【００１２】
ここでは、ソース領域とドレイン領域との間に埋め込み酸化物層を含むＭＯＳトランジスタを形成するシステム及び方法を説明する。以下の説明においては、例示的な実施形態の様々な態様を、当業者が自身の仕事内容を他の当業者に伝えるために一般的に使用する用語を用いて説明する。しかしながら、当業者に明らかであるように、本発明は説明される態様の一部のみを用いて実施されてもよい。説明目的で、具体的な数、材料及び構成が、例示される実施形態の完全な理解を与えるために説明される。しかしながら、当業者に明らかであるように、本発明はこれら具体的な詳細事項を用いずに実施されてもよい。また、例示される実施形態を不明りょうにしないよう、周知の特徴については省略あるいは簡略化することとする。
【００１３】
様々な処理が、複数の別個の処理として、言い換えると、本発明の理解に最も有用な方法で説明されるが、説明の順序は、これらの処理が必然的に順序に依存するものであることを示唆するものとして解釈されるべきではない。特に、これらの処理は必ずしも、提示される順序で実行される必要はない。
【００１４】
本発明の実施形態は、ソース領域とドレイン領域との間に埋め込み酸化物（buried  oxide；ＢＯＸ）層を含む単軸歪みＭＯＳトランジスタのためのシステム及び方法を提供する。ソース領域とドレイン領域との間にＢＯＸ層を形成することは、従来の深いアンダーカットに伴う問題を最小化しながら、深いアンダーカットを使用することを可能にする。具体的には、ソース領域とドレイン領域との間にＢＯＸ層を含めることは、ゲート端部の寄生キャパシタンスを生じさせ得る空乏層の形成を抑制しながら、ソース／ドレイン抵抗を低減させ、且つサリサイドスパイク不良を防止するように、深いアンダーカットを使用することを可能にする。
【００１５】
図４は、本発明の一実施形態に従ったＭＯＳトランジスタを製造する方法４００を示している。そして、図５−９は、方法４００が実行されるときに形成される構造を示している。以下の説明においては、方法４００の様々な処理段階の更なる説明及び明瞭化のため、図５−９が参照される。
【００１６】
先ず、完全空乏型のシリコン・オン・インシュレータ（ＳＯＩ）基板が準備される（図４の段階４０２）。技術的に周知のように、ＳＯＩウェハは一般的に、薄いシリコン層とバルクシリコン基板との間に、例えばシリコン酸化物（ＳｉＯ２）層などの絶縁層を含んでいる。この絶縁層は、故に、シリコン内に“埋め込み”されており、埋め込み酸化物（ＢＯＸ）層と呼ばれることがある。代替的な実施形態においては、以下に限られないが炭素ドープ酸化物（ＣＤＯ）、有機高分子、ペルフルオロシクロブタン（ＰＦＣＢ）、オキシナイトライド、及びフッ化珪酸塩ガラス（ＦＳＧ）を含む、ＳｉＯ２以外のＢＯＸ層が用いられてもよい。一部の実施形態において、ＢＯＸ層は例えば窒素などのドーパントを用いてドープされてもよい。
【００１７】
図５は、薄いシリコン層５０４とバルクシリコン基板５０６との間に形成されたＢＯＸ層５０２を有する従来からのＳＯＩウェハ５００を示している。薄いシリコン層５０４には、例えばトランジスタ等の１つ以上の集積回路デバイスが形成され得る。ＢＯＸ層５０２の存在は一般的にキャパシタンスを低減させ、故に、各トランジスタがスイッチング動作中に移動させなければならない電荷量が一般的に減少され、トランジスタは高速化されるとともに、より小さいエネルギーを用いてスイッチングすることが可能になる。数多くの例において、ＳＯＩウェハ上に構築された集積回路は、従来のＣＭＯＳ集積回路より高速になるとともに少ない電力を使用する。ＳＯＩウェハ５００はまた、形成される例えばトランジスタ等のデバイス群を電気的に分離するためのＳＴＩ構造５０８を含み得る。
【００１８】
本発明の実施形態において、後のエピタキシャル成長中に起こり得る如何なる格子不整合問題をも回避するためには、サイモックス（separation  by  implantation  of  oxygen；ＳＩＭＯＸ）プロセスを用いて形成された、ＳＩＭＯＸウェハとして知られるＳＯＩ基板が好ましい。技術的に周知のように、例えばスマートカットＳＯＩウェハ等の代替的なＳＯＩウェハは、同一の結晶方位を有するものの、ＢＯＸ層とシリコンボディとの間に横方向のオフセットを有し得る。
【００１９】
そして、ＳＯＩウェハの上に、ＰＭＯＳデバイス及び／又はＮＭＯＳデバイス等のＭＯＳデバイスのトランジスタゲートスタック、及び必要なスペーサが形成される（段階４０４）。従来のＣＭＯＳ処理においては、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの双方が同一のシリコンウェハ上に形成される。故に、ゲートスタックの一部はＰＭＯＳトランジスタを構築するために使用され、ゲートスタックの他の一部はＮＭＯＳトランジスタを構築するために使用される。図６は、ＳＴＩ構造５０８間のＳＯＩウェハ５００の上に形成された１つのトランジスタゲートスタック６００を例示している。技術的に周知のように、各トランジスタゲートスタック６００は少なくとも、ゲート電極６０２、及びゲート誘電体６０４を含む。一般的に、一対のスペーサ６０６がトランジスタゲートスタック６００の両側面に形成される。
【００２０】
一部の実施形態において、ゲート誘電体６０４は、エピタキシャル成長された二酸化シリコン（ＳｉＯ２）から形成され得る。ゲート電極６０２は、ポリシリコン層の堆積及びエッチングによって形成され得る。ゲート電極６０２を形成するようにポリシリコンをパターニングするために、従来からのフォトリソグラフィ技術が使用され得る。この実施形態において、トランジスタゲートスタック６００は更に、ポリシリコンゲート電極の頂部にシリサイド層（図示せず）を有していてもよい。例えば、ニッケル層がトランジスタゲートスタック６００上に堆積され、ニッケルシリサイド層を形成するようにアニールされる。ニッケル層を堆積することには、例えばスパッタ堆積法などの従来からの金属堆積プロセスが使用され得る。
【００２１】
他の一部の実施形態においては、ゲート誘電体６０４は高誘電率（ｈｉｇｈ−ｋ）誘電体で形成されてもよく、ゲート電極６０２は金属又は金属合金を用いて形成されてもよい。このようなトランジスタはｈｉｇｈ−ｋ／金属ゲートトランジスタとして知られている。ゲート誘電体６０４として使用され得るｈｉｇｈ−ｋ誘電体は、以下に限られないが、ハフニウム酸化物、ハフニウムシリコン酸化物、ハフニウムシリコン酸窒化物、ランタン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタン酸化物、バリウムストロンチウムチタン酸化物、ＢＳＴ、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、及びＰＺＴ、並びにその他のハフニウム（Ｈｆ）系あるいはジルコニウム（Ｚｒ）系の材料を含む。一部の実施形態において、ｈｉｇｈ−ｋ誘電体はアニールされてもよい。ゲート電極６０２として使用され得る金属又は金属合金は、以下に限られないが、銅、ルテニウム、パラジウム、白金、コバルト、ニッケル、ルテニウム酸化物、タングステン、アルミニウム、チタン、タンタル、チタン窒化物、タンタル窒化物、ハフニウム、ジルコニウム、金属炭化物、又は導電性金属酸化物を含む。
【００２２】
一部の実施形態において、ｈｉｇｈ−ｋ／金属ゲートトランジスタのゲートスタックは、最初にスペーサを形成することによって形成されてもよい。そして、ｈｉｇｈ−ｋ誘電体の層がスペーサ間に堆積され、アニールされる。最後に、金属又は金属合金の層がｈｉｇｈ−ｋ誘電体の頂部に堆積され、金属ゲート電極を形成するように平坦化される。堆積された金属を平坦化することには、従来からの化学的機械的研磨（ＣＭＰ）プロセスが使用され得る。
【００２３】
他の一部の実施形態においては、ｈｉｇｈ−ｋ／金属ゲートトランジスタのゲートスタックは、最初にＳＯＩウェハ上にｈｉｇｈ−ｋ誘電体を堆積し、ｈｉｇｈ−ｋ誘電体をアニールすることによって形成されてもよい。そして、ｈｉｇｈ−ｋ誘電体はゲート誘電体を形成するようにエッチングされ得る。ゲート誘電体の両側の端部に一対のスペーサが形成され、ｈｉｇｈ−ｋ誘電体の頂部に金属又は金属合金が堆積され得る。そして、金属層は、金属ゲート電極を形成するように、例えばＣＭＰによって平坦化され得る。
【００２４】
スペーサ６０６は、例えばシリコン窒化物などの材料を用いて形成され得る。スペーサの材料は、トランジスタゲートスタック６００がＳｉＯ２／ポリシリコン、又はｈｉｇｈ−ｋ／金属の何れで成るかに拘わらず同一とし得る。
【００２５】
一部の実施形態において、ソース領域及びドレイン領域（図示せず）は、場合により、スペーサ６０６に隣接する薄いシリコン層５０４の領域にドーパントをイオン注入することによって形成されてもよい。ソース及びドレインの領域を形成するために使用され得るドーパントは、Ｎ型領域を形成するためのヒ素、リン、及び／又はアンチモン等、及びＰ型領域を形成するためのボロン及び／又はアルミニウム等、技術的に周知である。ドーパントを活性化し、ソース領域及びドレイン領域の形成を完了させるため、高温アニールプロセスが使用され得る。ドープされたソース領域及びドレイン領域の形成は必ずしも必要ではないが、技術的に知られているように、高濃度にドープされたソース領域及びドレイン領域の存在は、後のエッチングプロセスの助けとなり得る。
【００２６】
トランジスタゲートスタック及びスペーサが形成された後、１つのグループのゲートスタックが後述の後続エッチング及び堆積プロセスからマスクされる（段階４０６）。本発明に従って、ＰＭＯＳトランジスタを構築するために必要なエッチング及び堆積プロセスは、ＮＭＯＳトランジスタを構築するために必要なエッチング及び堆積プロセスとは異なる。例えば、ソース領域及びドレイン領域が形成されている場合、ＰＭＯＳトランジスタに使用されるドーパントは、ＮＭＯＳトランジスタに使用されるドーパントと異なるため、異なるエッチングプロセスが必要となり得る。さらに、圧縮歪みを与えるためにＰＭＯＳトランジスタに使用されるシリコン合金は、引張歪みを与えるためにＮＭＯＳトランジスタに使用されるシリコン合金とは異なる。故に、本発明の実施形態に従ってＰＭＯＳトランジスタが形成されようとする場合、ＮＭＯＳトランジスタのトランジスタゲートスタックはマスク材料で遮断される。同様に、本発明の実施形態に従ってＮＭＯＳトランジスタが形成されようとする場合、ＰＭＯＳトランジスタのトランジスタゲートスタックはマスク材料で遮断される。
【００２７】
或るグループのトランジスタをマスクするために使用され得る材料は、以下に限られないが、酸化物、窒化物、オキシナイトライド、及びその他の類似材料を含む。本発明の実施形態において、マスク材料がＳＯＩウェハを覆うように堆積され、適当なトランジスタゲートスタックを露出させるようにマスク材料をパターニングするために、従来からのフォトリソグラフィ技術が使用され得る。
【００２８】
そして、ソース領域及びドレイン領域が形成されるべき領域に相当する、スペーサに隣接する薄いシリコン層の少なくとも一部を除去するために、等方性エッチングプロセスが実行される（段階４０８）。本発明の実施形態において、この等方性エッチングプロセスは、シリコンを下方に、ＳＯＩウェハのＢＯＸ層に至るまで除去する。この等方性エッチングプロセスはまた、スペーサの下にアンダーカット領域を形成する。
【００２９】
本発明の一部の実施形態において、この等方性エッチングプロセスは、六フッ化硫黄（ＳＦ６）及び／又は三フッ化窒素（ＮＦ３）を用いるドライエッチングプロセスにより実行されてもよい。代替的な実施形態においては、例えば水酸化テトラメチルアンモニウム（ＴＭＡＨ）等の材料を用いるウェットエッチングプロセスが用いられてもよい。当業者に認識されるように、これらに代わる等方性エッチングプロセスが用いられてもよい。
【００３０】
図７は、エッチングされたソース領域及びドレイン領域を有するＳＯＩウェハ５００を例示している。図示されるように、一方のスペーサ６０６の下のアンダーカット領域７０２を含む第１のキャビティ領域７００が、下方に、ＢＯＸ層５０２まで形成されている。アンダーカット領域７０２の内側の端部は、横方向に、トランジスタゲートスタック６００の端部７０４に接近している。同様に、他方のスペーサ６０６の下のアンダーカット領域７０８を含む第２のキャビティ領域７０６が、下方に、ＢＯＸ層５０２まで形成されている。アンダーカット領域７０８の内側の端部は、横方向に、トランジスタゲートスタック６００の端部７１０に接近している。薄いシリコン層５０４の残存する部分は、ＭＯＳトランジスタのチャネル領域を形成する。以下では、この領域をチャネル領域７１２と呼ぶ。
【００３１】
次に、ＢＯＸ層のうちの、等方性エッチングプロセス中に形成されたキャビティ領域の下の部分を除去するために、異方性エッチングプロセスが実行される（段階４１０）。本発明の実施形態において、この異方性エッチングプロセスはＢＯＸ層を、下方に、ＳＯＩウェハのバルクシリコン基板まで除去する。一実施形態において、この異方性エッチングプロセスは、Ｃ５Ｆ８ガスを用いるドライエッチングプロセスにより実行されてもよい。当業者に認識されるように、これに代わる異方性エッチングプロセスが用いられてもよい。
【００３２】
図８は、エッチングされたＢＯＸ層５０２を有するＳＯＩウェハ５００を例示している。以下では、エッチングされたＢＯＸ層をＢＯＸ領域８００と呼ぶ。図示されるように、第１のキャビティ領域７００及び第２のキャビティ領域７０６は、この段階では、ＢＯＸ層５０２のエッチングによって残された間隙（void）を組み込んでいる。ＢＯＸ層５０２を除去するために使用されたエッチングプロセスは異方性プロセスであるため、チャネル領域７１２の下のＢＯＸ層５０２の部分（すなわち、ＢＯＸ領域８００）は実質的に除去されていない。さらに、図８に示されるように、ＢＯＸ層５０２の部分を除去する異方性エッチングプロセスは、ＳＴＩ構造５０８の部分をも除去し得る。
【００３３】
そして、第１のキャビティ及び第２のキャビティを、トランジスタのチャネル領域に歪みを与えることが可能な適切なシリコン合金（例えば、ＳｉｘＹｚ）で充填するように、堆積プロセスが実行される（段階４１２）。堆積されたシリコン合金はＭＯＳトランジスタのソース領域及びドレイン領域を形成する。一実施形態において、第１及び第２のキャビティをシリコン合金で充填するように、エピタキシャル堆積プロセスが用いられ得る。他の実施形態においては、キャビティ内にシリコン合金を堆積させるために、例えば物理的気相堆積法、化学的気相堆積法、又は原子層堆積法などの代替的な堆積プロセスが用いられてもよい。更なる実施形態においては、ソース領域及びドレイン領域として機能することが可能であり且つチャネル領域に歪みを与えることが可能な非シリコン合金材料が用いられてもよい。
【００３４】
ＰＭＯＳトランジスタが形成されようとする場合、第１及び第２のキャビティ内に堆積されるシリコン合金は、トランジスタのチャネル領域に圧縮歪みを与える材料とし得る。一部の実施形態において、シリコンゲルマニウム（ＳｉＧｅ）合金が用いられ得る。P型ドープト領域を形成するようにシリコン合金に例えばボロン又はアルミニウム等のドープ剤を導入するため、シリコン合金の堆積とともにその場（in-situ）ドーピングプロセスが実行されてもよい。
【００３５】
NＭＯＳトランジスタが形成されようとする場合、第１及び第２のキャビティ内に堆積されるシリコン合金は、トランジスタのチャネル領域に引張歪みを与える材料とし得る。一部の実施形態において、シリコンカーバイド（ＳｉＣ）合金が用いられ得る。この場合も、Ｎ型ドープト領域を形成するようにシリコン合金に例えばヒ素、リン及び／又はアンチモン等のドープ剤を導入するため、シリコン合金の堆積中にその場ドーピングプロセスが実行されてもよい。
【００３６】
本発明の実施形態において、シリコン合金の堆積は、隆起したソース領域及びドレイン領域が形成されるまで続けられる。隆起ソース領域及び隆起ドレイン領域は技術的に周知であり、チャネル領域の頂面と同一平面にない頂面を有するシリコン合金領域から成る。隆起ソース領域及び隆起ドレイン領域は、チャネル領域の頂面の上方まで延在し、それにより、これらソース領域及びドレイン領域がチャネル領域と同じ高さの方向からに加えて、チャネル領域の上方からも歪みを与えることを可能にする。
【００３７】
図９は、隆起ソース領域９００及び隆起ドレイン領域９０２を例示している。上述のように、ソース及びドレイン領域９００／９０２は、先ほどまで充填されていなかった第１及び第２のキャビティ領域７００／７０８内にシリコン合金を堆積することによって形成される。ＰＭＯＳトランジスタでは、ソース及びドレイン領域９００／９０２は概してＳｉＧｅ材料から成る。ＮＭＯＳトランジスタでは、ソース及びドレイン領域９００／９０２は概してＳｉＣ材料から成る。図示されるように、ソース及びドレイン領域９００／９０２の頂面９０４は、チャネル領域７１２の頂面９０６に対して隆起している。隆起したソース及びドレイン領域の堆積により、実質的に完全なＭＯＳトランジスタ９０８が形成されている。当業者に認識されるように、ＭＯＳトランジスタ９０８を完全に動作可能なものにするために、例えばソース及びドレイン領域９００／９０２への電気コンタクト等の更なる要素が形成され得る。
【００３８】
本発明のソース及びドレイン領域９００／９０２は、従来のソース及びドレイン領域に対する幾つかの利点をもたらす。ＢＯＸ層５０２の部分の除去により、ソース及びドレイン領域９００／９０２は、チャネル領域７１２の上方に延在するだけでなくチャネル領域７１２の下方にも延在する。これは、本発明のソース及びドレイン領域９００／９０２がチャネル領域７１２の上方、同一高さ、及び下方から歪みを印加することを可能にし、それにより、印加される歪みが全体として向上される。そして、ソース及びドレイン領域９００／９０２はバルクシリコン基板５０６まで延在しているので、従来のソース及びドレイン領域より大きい。これは、本発明のソース及びドレイン領域９００／９０２が電流のために一層大きい空間を提供することを可能にし、それにより、ＭＯＳトランジスタ９０８の電気抵抗が全体として低減される。
【００３９】
さらに、図９に示されるように、本発明のソース及びドレイン領域９００／９０２は、トランジスタゲートスタック６００の端部近傍では浅いが、ＳＴＩ構造５０８の隣では依然として大きい深さをもたらす。トランジスタゲートスタック６００の端部近傍で浅いことは、アンダーカット領域７０２／７０８の頂端部で空乏層が形成されることを防止し、それにより、ゲート端部の接合寄生キャパシタンスが低減されるとともに、ＳＣＥが改善される。ソース領域９００とドレイン領域９０２との間にＢＯＸ領域８００が存在することは、ゲート端部の接合寄生キャパシタンスを低減させることに寄与する。ＢＯＸ領域８００上には空乏層が形成されないからである。言い換えると、アンダーカットは深いものであるが、チャネル領域７１２の何れの側にも、ゲート端部の接合寄生キャパシタンスに寄与する長い縦方向の壁は形成されない。一方、ＳＴＩ構造５０８の隣での大きい深さは、サリサイドスパイク不良のおそれを最小化する。
【００４０】
故に、当業者に認識されるように、トランジスタゲートスタック６００に近接して浅くし、且つＳＴＩ構造５０８に隣接して深くすることが可能なことは、サリサイドスパイク不良から保護しながら、ソース／ドレイン直列抵抗、電子／正孔移動度、及びＳＣＥを別々に最適化するための更なる自由度をもたらす。これは、比較的短いゲート長を有する高性能ＭＯＳデバイスの製造を可能にする。本発明の実施形態に従ってＭＯＳトランジスタ９０８が形成されると、その後は標準ＣＭＯＳフローが使用され得る。
【００４１】
例示された本発明の実施形態の以上の説明は、要約に記載されたことを含めて、網羅的なものでも、本発明を開示されたそのままの形態に限定するものでもない。本発明の具体的な実施形態及び例は、ここでは例示目的で説明されており、当業者に認識されるように、本発明の範囲内で様々な等価な変更が為され得る。
【００４２】
これらの変更が本発明に為され得るのは以上の説明を受けてのことである。特許請求の範囲で使用される用語は、本発明を明細書及び請求項にて開示された具体的な実施形態に限定するように解釈されるべきではない。むしろ、本発明の範囲はもっぱら、確立されたクレーム解釈の原則に従って解釈される請求項によって決定されるべきものである。
【図面の簡単な説明】
【００４３】
【図１】バルクシリコン基板上に構築された従来のＭＯＳトランジスタを例示する図である。
【図２】ＳＯＩ基板上に構築された従来のＭＯＳトランジスタを例示する図である。
【図３】シリサイドスパイク不良を有する従来のＭＯＳトランジスタを例示する図である。
【図４】本発明の一実施形態に従ったトランジスタを形成する方法を示す図である。
【図５】図４の方法を実行するときに形成される構造を例示する図である。
【図６】図４の方法を実行するときに形成される構造を例示する図である。
【図７】図４の方法を実行するときに形成される構造を例示する図である。
【図８】図４の方法を実行するときに形成される構造を例示する図である。
【図９】図４の方法を実行するときに形成される構造を例示する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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