(57)【要約】本方法は、単一基板上に異なる複数の金属を有するゲート構造体を形成するために説明される。堆積された半導体キャップ（２６）は、ゲート誘電体（２４）の上方に形成され、第２領域（１８）ではなく第１領域（１６）に存在するようパターニングされる。その後、第１金属層（３０）が堆積され、第１領域ではなく第２領域に存在するようパターンニングされる。その後、完全シリサイド化ゲート工程が行われ、第１領域には、完全シリサイド化ゲート構造を生じさせ、第２領域には、前記堆積された第１金属層（３０）の上方に、完全シリサイド化ゲート構造を含むゲート構造を生じさせる。
2009509325.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを製造する方法であって、該方法は、
半導体本体の第１主表面の上方に、ゲート誘電体を堆積する工程と、
前記半導体本体の第２領域に位置する前記ゲート誘電体の第１部分を露出させたままで、前記半導体本体の第１領域に位置する前記ゲート誘電体の第２部分の上方に、堆積させた半導体キャップを形成する工程と、
前記ゲート誘電体の第１部分の上方および前記半導体キャップの上方に、第１金属層を堆積する工程と、
前記第１領域に位置する前記第１金属層の部分をエッチングにより除去する工程と、
前記第１領域および前記第２領域の上方に、少なくとも１層の前駆層を堆積する工程と、
前記第１領域に第１ゲートパターンを形成し、かつ、前記第２領域に第２ゲートパターンを形成するため、前記少なくとも１層の前駆層および前記第１金属層をパターニングする工程と、
前記第１および第２ゲートパターンにおいて、前記前駆層の反応を行う工程と
を具え、
前記第１および第２ゲートパターンは、前記第１領域には、前記ゲート誘電体の直上に、反応させた第１金属ゲート層からなる第１ゲートを形成し、かつ前記第２領域には、前記ゲート誘電体の上方にある前記第１金属層の上方に、反応させた第２金属ゲート層を含む第２ゲートを形成する、半導体デバイスの製造方法。
【請求項２】
前記半導体キャップが、多結晶シリコンからなる請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記半導体キャップの厚さが、５〜２０ｎｍの範囲である請求項１または２に記載の半導体デバイスの製造方法。
【請求項４】
前記反応は、前記半導体キャップを完全に反応させる請求項１、２または３に記載の半導体デバイスの製造方法。
【請求項５】
前記少なくとも１層の前駆層は、多結晶シリコン前駆層、および該多結晶シリコン前駆層の上方にある犠牲層を含む請求項１〜４のいずれか１項に記載の半導体デバイスの製造方法。
【請求項６】
前記第１および第２ゲートパターンを形成するため、前記少なくとも１層の前駆層および前記第１金属層をパターニングする工程の後に、
前記第１および第２ゲートパターンの側壁部上に複数のスペーサを形成する工程と、
前記第１および第２領域の上方に、第２金属層を形成する工程と、
複数のゲートコンタクトを形成するため、前記第１および第２領域に、前記第２金属層を前記半導体本体と反応させる工程と
を含む請求項５に記載の半導体デバイスの製造方法。
【請求項７】
前記複数のゲートコンタクトの形成後に、
平坦化層を堆積する工程と、
前記多結晶シリコン前駆層を露出する第１表面を形成するため、前記平坦化層および前記犠牲層をエッチバックする工程と、
前記第１表面の上方に第３金属層を堆積する工程と
をさらに具え、前記前駆層の反応を行う工程は、完全シリサイド化ゲートを形成するため、前記第３金属層を前記多結晶シリコン前駆層と反応させることを含む請求項６に記載の半導体デバイスの製造方法。
【請求項８】
前記第１および第２ゲートパターンを形成するため、前記少なくとも１層の前駆層および前記第１金属層をパターニングする工程の後に、
前記第１および第２ゲートパターンの側壁部上に複数のスペーサを形成する工程と、
前記第１および第２ゲートパターンの両側に、ソース領域およびドレイン領域を形成するため、前記第１主表面を埋め込む工程と、
前記犠牲層を除去する工程と
を含む請求項５に記載の半導体デバイスの製造方法。
【請求項９】
前記犠牲層を除去する工程の後に、
前記第１および第２領域の上方に、第４金属層を形成する工程と、
ソースコンタクトおよびドレインコンタクトを形成するため、前記第１および第２領域で、前記第４金属層を前記半導体本体と反応させる工程と
をさらに具え、
前記第４金属層を前記半導体本体と反応させる工程は、完全シリサイド化ゲートを形成するため、前記第４金属層を前記多結晶シリコン前駆層とも反応させる請求項８に記載の半導体デバイスの製造方法。
【請求項１０】
半導体本体と、第１領域および第２領域と、前記第１領域の少なくとも１つのトランジスタおよび前記第２領域の少なくとも１つのトランジスタとを具える半導体デバイスであって、
前記第１および第２領域に位置する複数の前記トランジスタは、同じゲート誘電体と、同じソース領域およびドレイン領域と、同じソースコンタクトおよびドレインコンタクトとを有し、
前記第１領域に位置する前記少なくとも１つのトランジスタは、完全シリサイド化ゲートを有し、
前記第２領域の前記少なくとも１つのトランジスタは、第１金属層の上方に、第１領域に位置する前記完全シリサイド化ゲートと同じ形式で、完全シリサイド化ゲート構造の形のゲートを有する半導体デバイス。
【請求項１１】
前記第２領域に位置する前記トランジスタにおける前記ゲート構造の前記第１金属層は、ＴｉＮ、ＴａＮ、Ｔｉ、Ｃｏ、ＷまたはＮｉからなる請求項１０に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの異なるゲート材料を備える半導体デバイスの製造方法およびこの方法によって製造される半導体デバイスに関する。
【背景技術】
【０００２】
現在、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）型デバイスにおいて用いられる大部分のゲートは、多結晶シリコン（以下、「ポリ」と称する。）からなる。しかしながら、将来のＭＯＳＦＥＴは、金属ゲート電極の使用を要求し、薄膜ゲート酸化物において特に一般的である、ポリ−ゲート逓減効果を解消するであろう。
【０００３】
しかしながら、金属ゲート電極の使用は、低い閾値電圧を得ることを難しくする。これは、前記金属の仕事関数が、ｎ型またはｐ型シリコンの仕事関数とすぐにマッチしないためである。前記問題は、ＣＭＯＳ回路にとって特に重大である。前記ＣＭＯＳ回路は、前記ｎＭＯＳＦＥＴデバイスおよび前記ｐＭＯＳＦＥＴデバイス用の異なる仕事関数を備えるゲートを必要とする。
【０００４】
ＣＭＯＳ金属ゲートを得る適当な方法は、前記異なるゲート用の２つの異なる金属を使用することである。しかしながら、これは、第２金属堆積前に、第１金属のパターニングを要求する。このようなパターニングは、結果として生じる前記デバイスの品質の低下とともに、前記第２金属が堆積されるべきところの位置で、前記ゲート誘電体の品質に深刻な影響を与える。
【０００５】
前記第１金属の存在下で、前記誘電体を除去し、再形成することは、一般的に望ましくない。特に、超クリーン炉内で行われる場合に望ましくない。
【０００６】
代案のアプローチは、完全シリサイド化（ＦＵＳＩ）ゲートを使用することである。このＦＵＳＩゲートは、ＮＭＯＳおよびＰＭＯＳの双方のために、単一堆積多結晶シリコン層から、金属ゲートが形成されるという誘電性品質の利点を有する。不都合なことに、そのようなＦＵＳＩゲートは、ＰＭＯＳおよびＮＭＯＳの双方に対する、前記仕事関数および材料の要求のすべてを満たさない。
【０００７】
特許文献１は、一対のゲートを形成する方法を記載する。これら一対のゲートは、一方が多結晶シリコンで他方がシリサイドである。このプロセスにおいて、多結晶シリコン層が形成され、マスクがＰＭＯＳ領域およびＮＭＯＳ領域の一方の上方に適用され、その後、前記ＰＭＯＳ領域およびＮＭＯＳ領域の露出して残る他方の上方に金属が堆積され、シリサイドを形成するために前記多結晶シリコンと反応させる。その後、前記マスクが除去され、全体の表面の上方に多結晶シリコン層が適用され、結果としてパターニングされ、前記シリサイド化工程の間中、前記マスクによって保護される領域に多結晶シリコンゲートを形成し、シリサイド化された領域にシリサイドゲートを形成する。
【０００８】
【特許文献１】米国特許出願公開第２００４／０１３２２７１号公報
【０００９】
さらなるアプローチは、特許文献２に開示されている。このアプローチにおいて、多結晶シリコン層は、前記ゲート誘電体の上方に形成される。金属層は、その後、表面全体の上方に形成され、前記金属層は、その後パターニングされ、前記ＰＭＯＳトランジスタ領域および前記ＮＭＯＳトランジスタ領域の一方の上方にのみ存在することとなる。シリサイドは、その後、前記ゲートがパターニングされる前に、前記領域の一方の上方に形成される。
【００１０】
【特許文献２】米国特許出願公開第２００４／００９９９１６号公報
【００１１】
これらプロセスのどちらも、２つの金属ゲートを形成しない。これは、両方のプロセスにおいて、前記ゲートの一方が多結晶シリコンであるためである。前記シリサイド化ゲートは、金属性とみなされるであろうことに留意すべきである。「金属」という用語は、金属、金属合金または不純物添加金属層に言及するために用いられるであろう。すなわち、そのような層は、もちろん「金属(metal)」と同様に、「金属性(metallic)」である。
【００１２】
金属シリサイドからなる２つの異なるゲートを提供する代案のプロセスは、特許文献３に開示されている。これは、異なる閾値電圧を備えるＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの双方のための完全シリサイド化ゲートを形成する。不都合なことに、前記プロセスは、非常に複雑で、前記ゲートの両方は、金属シリサイドからなる。すなわち、前記プロセスは、簡単な堆積された金属ゲートを形成するのに使用されることができない。
【００１３】
【特許文献３】米国特許第６８４６７３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
これらは、したがって、一対の金属ゲートの製造のための向上したプロセスの必要性を残したままである。
【課題を解決するための手段】
【００１５】
本発明によれば、
半導体本体の第１主表面の上方に、ゲート誘電体を堆積する工程と、
前記半導体本体の第２領域の前記ゲート誘電体を露出したままで、第１領域の前記ゲート誘電体の上方に、堆積半導体キャップを形成する工程と、
前記第２領域の前記露出したゲート誘電体の上方、および、前記第１領域の前記半導体キャップの上方に、第１金属層を堆積する工程と、
前記第１領域の前記第１金属層をエッチングにより除去する工程と、
前記第１領域および前記第２領域の上方に、少なくとも１層の前駆層を堆積する工程と、
前記第１領域に第１ゲートパターンを、かつ前記第２領域に第２ゲートパターンを形成するために、前記少なくとも１層の前駆層および前記第１金属層をパターニングする工程と、
前記２つのゲートパターンにおいて、前記前駆層の反応を行う工程と
を具え、
前記反応を行う工程は、前記第１領域において第１ゲートを形成し、かつ前記第２領域において第２ゲートを形成し、前記第１ゲートは、前記ゲート誘電体の直上の第１反応金属ゲート層からなり、前記第２ゲートは、前記ゲート誘電体の上方の前記第１金属層の上方に、第２反応金属ゲート層を含む半導体デバイスの製造方法を提供することができる。
【００１６】
前記方法は、一対の金属ゲートを提供する。本発明は、前記ゲート誘電体に隣接する前記ゲート層が、一方のゲート用の（シリサイドのような）反応層および他方のゲート用の堆積金属層であるトランジスタを提供する。したがって、前記堆積金属層に対し、堆積された金属の厚さおよび材料のいかなる適した選択も可能であり、製造方法の優れた柔軟性を可能にする。
【００１７】
前記堆積半導体キャップを形成した後に前記第１金属層を堆積することによって、前記第１領域の前記誘電体は、前記第２領域の前記誘電体と接触している第１金属を形成するための前記第１金属層の堆積の間中、保護される。これは、従来のアプローチの誘電性品質における困難性を大きく減少させる。
【００１８】
一のアプローチは、ウェットエッチングを用いて、前記第１領域から前記堆積半導体キャップをエッチングにより除去することである。これは、金属をエッチングするのに用いられるエッチング技術よりも、前記誘電体へのダメージがかなり小さい。
【００１９】
代案として、生じるダメージのいずれもが重大でない場合には、ドライエッチングを用いることができる。
【００２０】
代案として、前記誘電体は、前記堆積半導体キャップの一部の選択的な除去後に再形成(reform)されることができる。この場合、前記金属が未だ堆積されていないため、金属の存在下で誘電体の成長を行う場合に生じる汚染に関する問題は存在しない。
【００２１】
本発明を用いて、前記完全シリサイド化層を形成する反応は、前記ゲートがパターニングされた後にのみ行われる。これは、従来のゲートパターニングが使用されること可能にする。そのような従来のゲートパターニングは、多結晶シリコンを想定し、ゲート寸法が１０ｎｍまで減少した非常に上質のゲート構造を得ることができる。この寸法は、他のプロセスによって一般的に得られるものではない。したがって、実際には、前記ゲートがパターニングされるまでに前記完全シリサイド化層を形成することは、大きな利点ではない。
【００２２】
好ましい実施形態において、前記堆積半導体キャップは、多結晶シリコンからなる。前記堆積半導体キャップの厚さは、５〜６０ｎｍの範囲とすることができる。
【００２３】
前記少なくとも１層の前駆層は、多結晶シリコン前駆層およびこの多結晶シリコン前駆層の上方の犠牲層を含むことができる。
【００２４】
前記反応プロセスは、好ましくは、サリサイド化プロセスとして知られる自己整合シリサイド化プロセスとすることができる。
【００２５】
一実施形態において、前記方法は、前記第１ゲートパターンおよび前記第２ゲートパターンを形成するために、前記少なくとも１層の前駆層および前記第１金属層をパターニングする工程後、
前記２つのゲートパターンの側壁部上に複数のスペーサを形成する工程と、
前記第１領域および前記第２領域の上方に第２金属層を形成する工程と、
複数のゲートコンタクトを形成するために、前記第１領域および前記第２領域で、前記第２金属層を前記半導体本体と反応させる工程と
を含むことができる。
【００２６】
この実施形態において、前記方法は、
前記複数のゲートコンタクトの形成後、
平坦化層を堆積する工程と、
前記多結晶シリコン前駆層を露出する第１表面を形成するために、前記平坦化層および前記犠牲層をエッチバックする工程と、
前記第１表面の上方に第３金属層を堆積する工程と
をさらに具え、前記前駆層の反応を行う工程は、完全シリサイド化ゲートを形成するために、前記第３金属層を前記多結晶シリコン前駆層と反応させることを含むことができる。
【００２７】
代案の実施形態において、前記方法は、
前記第１ゲートパターンおよび前記第２ゲートパターンを形成するために、前記少なくとも１層の前駆層および前記第１金属層をパターニングする工程後、
前記２つのゲートパターンの側壁部上に複数のスペーサを形成する工程と、
前記２つのゲートパターンの両側にソース領域およびドレイン領域を形成するために、前記第１主表面を埋め込む工程と、
前記犠牲層を除去する工程と
を含むことができる。
【００２８】
この実施形態において、前記方法は、
前記犠牲層を除去する工程後、
前記第１領域および前記第２領域の上方に、第４金属層を形成する工程と、
ソースコンタクトおよびドレインコンタクトを形成するために、前記第１領域および前記第２領域で、前記第４金属層を前記半導体本体と反応させる工程と
をさらに具え、
前記第４金属層を前記半導体本体と反応させる工程は、完全シリサイド化ゲートを形成するために、前記第４金属層を前記多結晶シリコン前駆層とも反応させることができる。
【００２９】
このような方法で、単一シリサイド化反応は、前記ソースコンタクトおよび前記ドレインコンタクトならびに前記完全シリサイド化ゲートの形成の双方を行う。これは、工程数を減らし、特に、化学機械研磨工程の必要性を回避する。
【００３０】
別の態様において、本発明は、
半導体本体と、第１領域および第２領域と、前記第１領域の少なくとも１つのトランジスタおよび前記第２領域の少なくとも１つのトランジスタとを具える半導体デバイスであって、前記第１領域および前記第２領域の複数のトランジスタは、類似のゲート誘電体と、類似のソース領域およびドレイン領域と、類似のソースコンタクトおよびドレインコンタクトとを有し、
前記第１領域の少なくとも１つのトランジスタは、完全シリサイド化ゲートを有し、
前記第２領域の少なくとも１つのトランジスタは、第１金属層の上方の第１構造の前記完全シリサイド化ゲートと類似の形で、完全シリサイド化ゲート構造の形のゲートを有する半導体デバイスに関する。
【００３１】
前記第１金属層は、上述したように、厚さおよび材料を自由に選択することができる堆積金属層とすることができる。
【００３２】
前記第２領域の前記トランジスタの前記ゲート構造の前記第１金属層は、例えば、ＴｉＮ、ＴａＮ、Ｔｉ、Ｃｏ、Ｗ、またはＮｉからなることができる。
【発明を実施するための最良の形態】
【００３３】
本発明のより良い理解のために、以下に、単に一例として、添付図面を参照して、種々の実施形態が説明されるであろう。
【００３４】
類似または同様の構成部材には、異なる図面における参照符号と同じ参照符号が付されている。
【００３５】
図１〜図６に言及すると、本発明に従う方法の第１実施形態は、ｎ＋型基板１０を用いる。その後、ｎ型エピタキシャル層１２が形成され、ｐ型本体拡散部１４は、前記ｎ型エピタキシャル層１２の表面の一部にわたり埋設される。前記表面のｎ型のまま残る部分は、以下で、第１領域１６と称され、ｐ型にされる部分は、第２領域１８と称されるであろう。最終構造において、第１領域１６および第２領域１８は、相補型トランジスタを形成するのに用いられる。
【００３６】
前記第１領域１６および前記第２領域を分離するために、複数の絶縁トレンチ２０が形成され、二酸化シリコン２２が充填される。
【００３７】
次に、ゲート誘電体である、ＳｉＯ２からなる薄膜ゲート誘電体２４を、半導体本体の第１主表面である表面の全体にわたり成長させ、堆積半導体キャップである、薄膜多結晶シリコン（ポリ）キャップ２６は、第２領域１８ではなく第１領域１６の前記ゲート誘電体２４の上方に形成される。好都合なことに、前記薄膜ポリキャップ２６の厚さは、第１金属層３０をエッチングにより除去するのに用いられるエッチング液から前記誘電体２４を保護するために、少なくとも５ｎｍとするが、リソグラフィのトポグラフィの問題を回避するのに十分に薄く、好ましくは５０ｎｍ未満の厚さを有し、２０ｎｍ未満の厚さを有するのがさらに好ましい。記載されている特定の実施形態において、前記薄膜ポリキャップ２６の厚さは１０ｎｍとする。
【００３８】
好ましくは、前記薄膜ポリキャップ２６は、フォトリソグラフィによってパターニングされることができ、このフォトリソグラフィは、当業者に知られた方法、例えば、前記表面全体にわたり前記薄膜ポリキャップを堆積し、前記第１領域の上方のフォトレジスト中にフォトグラフィックパターンを画定し、前記第２領域に露出された前記薄膜ポリキャップをエッチングにより除去し、そして前記レジストをストリッピングすることによって行われる。
【００３９】
本実施例において、前記薄膜ポリキャップは、ウェットエッチング法を用いてエッチングにより除去され、このエッチング法は、ゲート誘電体２４へのダメージを減少させる。
【００４０】
代案の実施形態（図示せず）において、前記第１領域の前記ゲート誘電体２４は、これら工程の間、除去され、そして再形成される。
【００４１】
いずれのアプローチにおいても、これは、図１に示される構造をもたらす。
【００４２】
次に、第１金属層３０を、前記表面全体の上方に堆積させる。その後の工程に必要であれば、この段階で、ハードマスクを任意に堆積させることもできる。
【００４３】
その後、前記第２領域１８にフォトレジスト３２を形成してパターニングし、図３に示すように、前記第２領域１８に前記第１金属層３０を残したまま、フォトレジストのない領域、すなわち第１領域１６の前記第１金属層３０を除去する。
【００４４】
前記フォトレジスト３２は除去され、そして前記表面の上方に前駆層である積層体４０が堆積され、図４に示す構造をもたらす。前記積層体４０は、完全シリサイド化ゲートを形成することができるように選択され、前記積層体４０に適した材料は、後で説明されるであろう。
【００４５】
次に、シングルパターニング工程は、前記第１領域および前記第２領域の双方における前記ゲートを画定するのに用いられる。前記エッチング工程は、前記第２領域１８の第１金属層３０および積層体４０ならびに前記第１領域１６の積層体４０の双方を除去する。図５に示されるように、前記エッチングは、前記誘電体上で停止するように選択される。
【００４６】
シリサイド化反応が未だ起こっていないため、薄膜ポリキャップをエッチングするよう設計されている従来のゲートパターニングを用いることができる。そのようなパターニングが、非常に小さい特徴を確実に生むために高度に最適化されるため、そのような従来のゲートパターニングが可能であるということは、本発明の重大な利益である。
【００４７】
最後に、前記ゲート誘電体は、前記ゲートの下を除いて除去され、ソース領域６０およびドレイン領域６２を形成するために埋め込みが行われ、側壁のスペーサ６４は、前記（存在する）第１金属層３０および前記積層体（４０）の側壁部上に形成され、前記積層体を完全にシリサイド化されたゲート６６に変化させるための工程が行われる。前記完全シリサイド化ゲートは、前記第２領域１８の前記ゲートが、さらに、残っている前記堆積された第１金属層３０を有するように見えるであろう前記プロセスに言及するということに留意すべきである。
【００４８】
これは、結果として、図６に示されるようなデバイスをもたらす。前記デバイスは、その後、当業者によって知られているように、コンタクト、ゲート、ソース、およびドレインメタライゼーション等を加えることによって、完成されるということに留意すべきである。
【００４９】
いかなる適したシリサイド化工程も、前記完全シリサイド化ゲート６６を形成するのに用いられることができる。前記選択された工程は、前記要求された層を決定するであろうことはもちろんである。適した工程は、次に議論されるであろう。
【００５０】
図７〜図１０は、用いられることができる第１アプローチを示す。これらの図面は、第１金属層３０が存在する前記第２領域１８の前記工程を示すということに留意すべきである。前記第１金属層３０が存在しない領域であることを除いては、前記第１領域１６において同じ工程が生じる。
【００５１】
図７に示すように、前記積層体は、この場合、多結晶シリコン前駆層７０を含み、この多結晶シリコン前駆層７０は、その後、例えば二酸化シリコン（ＳｉＯ２またはＳｉＧｅ（２０％Ｓｉ−８０％Ｇｅ））からできた犠牲層である犠牲キャップ７２が続く。５０％Ｓｉ−５０％Ｇｅ層は、代案として、または追加的に用いられることができる。そのような層は、ＡＰＭ（アンモニア−過酸化物混合物）ウェットエッチング液によって選択的に除去されることができる。
【００５２】
前記積層体のパターニング後、側壁のスペーサ６４は、前記第１金属層３０、多結晶シリコン前駆層７０、および犠牲キャップ７２の側壁部上に形成され、前記積層体３０，７０，７２および前記スペーサ６４の下を除いて、前記ゲート誘電体２４を除去する。
【００５３】
ソースおよびドレイン埋め込みを行い、前記スペーサに隣接するソース領域６０およびドレイン領域６２を形成する。この構造において、前記トランジスタの本体がｐ型領域１４であるため、この場合、前記ソース埋め込み６０および前記ドレイン埋め込み６２はｎ型である。ｎ型領域１２においては、ｐ型埋め込みを用いることができる。
【００５４】
その後、第２金属層７４は表面全ての上方に堆積され、結果として、図７の構造をもたらす。
【００５５】
次に、前記デバイスをアニールし、前記第２金属層７４と前記ソース領域６０およびドレイン領域６２とを反応させ、シリサイドからなるソースコンタクト領域８０およびドレインコンタクト領域８２を形成する。その後、選択性エッチングは、反応しなかったところの前記第２金属層７４を除去するのに用いられ、結果として、図８に示す構造をもたらす。したがって、前記アプローチは、自己整合シリサイド化工程、すなわちサリサイド工程である。
【００５６】
その後、平坦化層９０が形成され、前記構造をエッチバックするために化学機械研磨が用いられ、犠牲キャップ７２および前記スペーサ６４の頂面を除去する。第３金属層である、シリサイド化金属からなる層９２は、図９において示されるように、表面全体の上方に堆積される。
【００５７】
その後、前記シリサイド化反応が行われ、全ての前記多結晶シリコン前駆７０がシリサイド化金属９２と反応して、完全シリサイド化ゲート６６を形成する。前記残りのシリサイド化金属９２は、その後、図１０に示す構造を残して選択的にエッチングされる。
【００５８】
前記構造が、第１金属層３０の上方に完全シリサイド層６６を有するということは留意すべきである。したがって、前記第２領域のトランジスタは、前記ゲートの性質を決定するように、前記第１金属層である前記堆積された金属層３０を維持する。これは、金属が、前記工程との互換性よりむしろその要求された性質に基づいて選択されることを可能にする。
【００５９】
図６に戻って、前記第２領域では、前記ゲート誘電体の上方にあるのは前記第１金属層３０であるが、前記第１領域では前記完全シリサイド化領域であるということがわかる。したがって、本発明に従う方法を用いて、第１金属層である堆積された金属層３０によって決定される性質を有する一のゲートおよび完全にシリサイド化された他のゲートを提供することが簡単となる。
【００６０】
代案の実施形態は、図１１〜１４に示される。これは、トランジスタを形成するための前記積層体のプロセスを除いて、前記第１実施形態と同じである。第２実施形態において、前記第１実施形態の図７〜図１０を参照して説明されるプロセス工程は、図１１〜図１４を参照して説明されるプロセス工程と置き換えられる。
【００６１】
前記第２実施形態のアプローチにおいて、より薄い多結晶シリコン前駆層７０は、積層体の一部として用いられる。前記積層体は、再び犠牲キャップ７２を含む。前記積層体は、図１１に示される。前記多結晶シリコン前駆層７０の厚さは、その後のシリサイド化の間中、前記ソース領域６０および前記ドレイン領域６２において消費される厚さと似ていて、例えば２０ｎｍとする。多結晶シリコン前駆層７０の好適な厚さは、５〜３０ｎｍである。
【００６２】
代案のアプローチは、前記ソースおよび前記ドレイン上にシリコンをエピタキシャル成長させる。これは、用いられるべき多結晶シリコン前駆層７０の、５〜５０ｎｍの大きな厚さを可能にする。
【００６３】
その後、スペーサ６４が形成され、埋め込みが行われ、前記本体領域１４にソース領域６０およびドレイン領域６２を形成し、前記犠牲キャップが除去される（図１２）。
【００６４】
図１３に示すように、その後、第４金属層である、シリサイド化金属からなる単一層１０２は、前記表面全体の上方に堆積される。シリサイド化反応が行われ、シリサイドゲート６６と同時に、前記ソース領域６０および前記ドレイン領域６２に、シリサイドソースコンタクト領域８０およびシリサイドドレインコンタクト領域８２を形成する。選択性エッチングがその後行われ、図１４の構造を残して前記未反応の第４金属層１０２を除去する。
【００６５】
この代案の実施形態が、前記表面を平坦化し、かつその後、化学機械研磨を行う必要を除くという利点を有するということがわかり、さらに１つのシリサイド化工程のみが、完全シリサイド化ゲート１１０と同様に、前記ソースコンタクト７０およびドレインコンタクト７２の双方を形成するのに用いられる。
【００６６】
当業者は、用いられることができる多くの代案があるということを理解するであろう。前記金属または前記半導体のために、いかなる適した材料も、用いられることができる。例えば、前記シリコン層のいくつかは、ゲルマニウムと置き換えられることができ、このゲルマニウムは、金属と反応もし、かつこの場合、前記ゲートは、完全シリサイド化ゲートではなく、完全ゲルマニウム化ゲートとなることができる。
【００６７】
前記ゲートをシリサイド化（またはゲルマニウム化）するために用いられる金属の選択は、必要に応じて選択されることができる。例えば、Ｃｏ、Ｎｉ、Ｔｉ、Ｗ、Ｙｂ、Ｅｒ、Ｍｏ、Ｔａおよびそれらの合金の全ては、用いられることができる。
【００６８】
記載されている前記実施形態において、前記積層体は多結晶シリコンおよび犠牲キャップを含むけれども、他の材料も用いられることができる。例えば、前記多結晶シリコンはゲルマニウムと交換されることができ、結果として完全ゲルマニウム化ゲートをもたらす。代案として、多結晶シリコンおよびゲルマニウムの複数の層は用いられることができ、結果として金属シリサイドゲート、例えばＮｉＳｉＧｅをもたらす。
【００６９】
前記方法は、ＣＭＯＳトランジスタの製造を限定するものではなく、異なるトランジスタのための２つの異なるゲート材料を必要とするところであればどこにでも用いられることができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１実施形態に従う方法のメイン工程を示す図である。
【図２】本発明の第１実施形態に従う方法のメイン工程を示す図である。
【図３】本発明の第１実施形態に従う方法のメイン工程を示す図である。
【図４】本発明の第１実施形態に従う方法のメイン工程を示す図である。
【図５】本発明の第１実施形態に従う方法のメイン工程を示す図である。
【図６】本発明の第１実施形態に従う方法のメイン工程を示す図である。
【図７】図１〜図６の方法の詳細なサブ工程を示す図である。
【図８】図１〜図６の方法の詳細なサブ工程を示す図である。
【図９】図１〜図６の方法の詳細なサブ工程を示す図である。
【図１０】図１〜図６の方法の詳細なサブ工程を示す図である。
【図１１】本発明の第２実施形態に従う方法の詳細なサブ工程を示す図である。
【図１２】本発明の第２実施形態に従う方法の詳細なサブ工程を示す図である。
【図１３】本発明の第２実施形態に従う方法の詳細なサブ工程を示す図である。
【図１４】本発明の第２実施形態に従う方法の詳細なサブ工程を示す図である。
【図１】
2009509325.tif 000003
【図２】
2009509325.tif 000004
【図３】
2009509325.tif 000005
【図４】
2009509325.tif 000006
【図５】
2009509325.tif 000007
【図６】
2009509325.tif 000008
【図７】
2009509325.tif 000009
【図８】
2009509325.tif 000010
【図９】
2009509325.tif 000011
【図１０】
2009509325.tif 000012
【図１１】
2009509325.tif 000013
【図１２】
2009509325.tif 000014
【図１３】
2009509325.tif 000015
【図１４】
2009509325.tif 000016
【国際調査報告】
2009509325.tif 000017
2009509325.tif 000018
2009509325.tif 000019