(57)【要約】  誘電材料を有し、かつ／あるいは異なる厚さ、プロファイル、および／または形状を伴う空洞を有する静電チャックアセンブリが開示される。静電チャックアセンブリは、導電支持体と、静電チャックセラミック層とを含む。誘電体層またはインサートは、導電支持体と静電チャックセラミック層の間に配置される。空洞は、静電チャックセラミック層の座面内に配置される。埋め込まれた極パターンが、静電チャックアセンブリ中に任意に組み込まれてよい。静電チャックアセンブリを製造する方法が開示されるが、この方法はプラズマ処理プロセスの間に加工物上方の電束の均一性を改善する。
2009510774.tif 000002
【特許請求の範囲】
【請求項１】
プラズマ処理装置用の静電チャックアセンブリにおいて、
前記プラズマ処理装置のＲＦ回路への接続のためのコネクタに対して動作可能なように接続される導電支持体と、
第１境界の少なくとも第１領域で前記導電支持体に接触している第１表面と、半導体基板の着座のための第２対向表面とを有する静電チャックセラミック層と、
前記第１境界の第２領域の所の前記導電支持体内の空洞と、
前記空洞内の誘電体インサートとを含むことを特徴とする静電チャックアセンブリ。
【請求項２】
前記誘電体インサートが、基本的に前記空洞の容積全体を占め、前記第１境界から連続する第１表面を有し、
前記誘電体インサートがディスクであり、前記誘電体インサートは半径方向に変化する断面厚さを有し、
前記空洞の外縁部と前記誘電体インサートの外縁部とが第２境界で交わり、前記第２境界が、前記第１境界を含む面と垂直な角度を形成する平均傾斜面を有し、
前記空洞の外縁部と前記誘電体インサートの外縁部とが第２境界で交わり、前記第２境界が、前記第１境界を含む面と非垂直な角度を形成する平均傾斜面を有し、
前記誘電体インサートが窒化ホウ素または窒化アルミニウムを含み、
前記誘電体インサートが、約１２ｃｍ以下の直径と約５ｍｍ以下の厚さを有する実質的にディスク形状であり、あるいは
極パターンが前記静電チャックセラミック層中に埋め込まれることを特徴とする請求項１に記載の静電チャックアセンブリ。
【請求項３】
前記誘電体インサートの前記第１表面が前記第１境界に平坦であり、
前記非垂直角度がゼロより大きく４５度以下の範囲にあり、及び／又は、
前記極パターンが、前記静電チャックの半径寸法を横断して不連続であることを特徴とする請求項２に記載の静電チャックアセンブリ。
【請求項４】
請求項１に記載の前記静電チャックアセンブリを含むことを特徴とするプラズマ処理装置。
【請求項５】
プラズマ処理装置用の静電チャックアセンブリにおいて、
第１表面と、第２表面とを有する導電支持体であって、前記第１表面が前記プラズマ処理装置のＲＦ回路への接続のためのコネクタに対して、動作可能なように接続される導電支持体と、
導電支持体の第２表面に接触し、第１境界を形成する誘電材料層と、
第２境界で前記誘電材料層に接触している第１表面を有する静電チャックセラミック層とを含み、
前記導電支持体、前記誘電材料層および前記静電チャックセラミック層が多層構造を形成することを特徴とする静電チャックアセンブリ。
【請求項６】
前記誘電材料層が、半径方向に中心軸から外縁部へ向かって変化する厚さを有し、
前記誘電材料層が断面内に３つの領域を有し、前記誘電材料層が、半径方向第１縁部領域または半径方向第２縁部領域のどちらよりも半径方向中心領域でより厚く、
前記誘電材料層は、テーパ付き表面と、平坦表面とを有し、前記導電支持体の前記第２表面は前記第１境界の所で前記誘電材料層の前記テーパ付き表面に合致するように形作られ、さらに前記誘電材料層の前記平坦表面は、前記第２境界で前記静電チャックセラミック層の前記第１表面に接触し、
前記誘電材料層は半径方向に中心軸から外縁部へ向かって均一な厚さを有し、
前記誘電材料層は、第１誘電材料の誘電率が第２誘電材料の誘電率と異なる、少なくとも２つの誘電材料から形成され、
前記誘電材料層は断面内に３領域を有し、前記３領域は半径方向中心領域と、半径方向第１縁部領域と、半径方向第２縁部領域とを有し、前記半径方向中心領域内の前記誘電材料層の誘電率が、前記半径方向第１縁部領域および前記半径方向第２縁部領域内の前記誘電材料層の誘電率より低く、
極パターンが前記静電チャックセラミック層中に埋め込まれ、
前記誘電材料層は窒化ホウ素または窒化アルミニウムを含み、あるいは
前記誘電材料層が約５ｍｍ以下の厚さを有することを特徴とする請求項５に記載の静電チャックアセンブリ。
【請求項７】
前記極パターンが前記静電チャックの半径寸法を横断して不連続であることを特徴とする請求項６に記載の静電チャックアセンブリ。
【請求項８】
請求項５に記載の前記静電チャックアセンブリを含むことを特徴とするプラズマ処理装置。
【請求項９】
プラズマ処理装置用の静電チャックアセンブリにおいて、
第１表面と、第２表面とを有し、前記プラズマ処理装置のＲＦ回路への接続のためのコネクタに対して動作可能なように接続される導電支持体と、
前記導電支持体の前記第２表面に接触して第１境界を形成する第１表面を有し、加工物を受け取るように第２表面を有する静電チャックセラミック層と、
前記第２表面内の空洞とを含むことを特徴とする静電チャックアセンブリ。
【請求項１０】
前記空洞が実質的にディスク形状であり、半径方向に変化する断面厚さを有し、
前記空洞の外縁部が、前記第２表面を含む面と垂直の角度を形成する平均傾斜を有し、
前記空洞の外縁部が、前記第２表面を含む面と非垂直の角度を形成する平均傾斜を有し、
前記空洞の外縁部が、前記第２表面を含む面と非垂直の角度を形成する平均傾斜を有し、前記非垂直角度がゼロより大きく、４５度以下の範囲であり、
極パターンが前記静電チャックセラミック層中に埋め込まれ、あるいは
極パターンが前記静電チャックセラミック層中に埋め込まれ、さらに前記極パターンが前記静電チャックの半径寸法を横断して不連続であることを特徴とする請求項９に記載の静電チャックアセンブリ。
【請求項１１】
請求項９に記載の前記静電チャックアセンブリを含むことを特徴とするプラズマ処理装置。
【請求項１２】
プラズマ処理装置のＲＦ回路への接続のためのコネクタに対してどうか可能なように接続される導電支持体と、静電チャックセラミック層とを含む請求項１に記載の前記静電チャックアセンブリを製造する方法であって、
前記導電支持体の表面領域内に空洞を形成する工程であって、前記表面が前記静電チャックセラミック層に接触している工程と、
前記空洞内に誘電材料を組み込む工程とを含むことを特徴とする製造方法。
【請求項１３】
プラズマ処理装置のＲＦ回路への接続のためのコネクタに対して動作可能なように接続される導電支持体と、静電チャックセラミック層とを含む請求項５に記載の前記静電チャックアセンブリを製造する方法であって、
前記導電支持体と、前記静電チャックセラミック層とを含む多層構造を形成する工程と、
前記静電チャックセラミック層の自由表面領域内に空洞を形成する工程（ａ）と、前記導電支持体と前記静電チャックセラミック層の間に誘電材料層を形成する工程（ｂ）の少なくとも１つとを含むことを特徴とする製造方法。
【請求項１４】
前記導電支持体と前記静電チャックセラミック層の間に誘電材料層を形成する工程であって、前記誘電材料層が前記導電支持体と接触しているテーパ付き表面を有する工程を含むことを特徴とする請求項１３に記載の方法。
【請求項１５】
プラズマ処理プロセスの間に加工物上方の電束の均一性を改善する方法であって、
請求項５に記載の前記静電チャックアセンブリの領域中に誘電材料層を組み込む工程と、
前記静電チャックアセンブリへ前記加工物を載せる工程と、
前記加工物上方に前記電束を設定する工程とを含み、
前記プラズマ処理プロセスの間に、前記組み込まれた誘電材料を伴う前記領域上方の前記電束の値が、前記組み込まれた誘電材料がない静電チャックアセンブリに対する前記電束の当初の値より小さく、
前記組み込まれた誘電材料を伴う前記領域が、処理装置のＲＦ回路への接続のためのコネクタに対して動作可能なように接続される導電支持体と、静電チャックセラミック層の間にあることを特徴とする方法。 
【請求項１６】
前記導電支持体の第１表面の第１領域内に空洞を形成する工程であって、前記誘電材料が前記空洞内に配置され、前記静電チャックセラミック層が前記導電支持体の前記第１表面および前記誘電材料の表面の両方に接触する工程と、
前記導電支持体の第１表面と前記静電チャックセラミック層の第１表面の間に前記誘電材料の層を形成する工程であって、前記層が１つの誘電材料で形成され、半径方向に中心軸から外縁部に向かって変化する厚さを有する工程と、
前記導電支持体の第１表面と前記静電チャックセラミック層の第１表面の間に前記誘電材料の層を形成する工程であって、前記層が断面内に３領域を有し、前記誘電材料の前記層が半径方向第１縁部領域または半径方向第２縁部領域のどちらよりも半径方向中心領域でより厚い工程と、
前記導電支持体の第１表面と前記静電チャックセラミック層の第１表面の間に前記誘電材料の層を形成する工程であって、前記層が均一の厚さを有し、さらに前記層が、断面内に３領域を有し、前記３領域が半径方向中心領域、半径方向第１縁部領域および半径方向第２縁部領域を含み、前記半径方向中心領域の前記誘電材料の誘電率が前記半径方向第１縁部領域および前記半径方向第２縁部領域の前記誘電材料の誘電率より小さい工程と、あるいは
前記静電チャックセラミック層中に不連続の極パターンを埋め込む工程とを含む組み込み工程を特徴とする請求項１５に記載の方法。
【請求項１７】
前記誘電体インサートがディスクであり、前記誘電材料が半径方向に変化する断面厚さを有し、
前記形成された空洞の外縁部および前記誘電材料の外縁部が、前記導電支持体の前記第１表面を含む面と垂直の角度を形成する境界で交わり、
前記形成された空洞の外縁部および前記誘電材料の外縁部が、前記導電支持体の前記第１表面を含む面と非垂直の角度を形成する境界で交わり、あるいは
前記誘電体材料が窒化ホウ素または窒化アルミニウムを含み、前記誘電材料が約１２ｃｍ以下の直径および約５ｍｍ以下の厚さを有する実質的にディスク形状であることを特徴とする請求項１６に記載の方法。
【請求項１８】
プラズマ処理プロセスの間に加工物上方の電束の均一性を改善する方法であって、
請求項１に記載の前記静電チャックアセンブリの静電チャックセラミック層の外部表面内に空洞を形成する工程と、
前記空洞が前記加工物によって覆われるように前記静電チャックセラミック層の前記外部表面へ前記加工物を載せる工程と、
前記加工物上方に前記電束を設定する工程とを含み、
前記プラズマ処理プロセスの間に前記組み込まれた誘電材料を伴う前記領域上方の前記電束の値は、前記組み込まれた誘電材料がない静電チャックアセンブリに対する前記電束の当初の値より小さいことを特徴とする方法。
【請求項１９】
前記形成された空洞が半径方向に変化する断面厚さを有し、
前記形成された空洞の外縁部が、前記静電チャックセラミック層の前記外部表面を含む面と垂直の角度を形成し、
前記形成された空洞の外縁部が、前記静電チャックセラミック層の前記外部表面を含む面と非垂直の角度を形成し、あるいは
前記静電チャックセラミック層中に不連続の極パターンを埋め込む工程であることを特徴とする請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は一般に半導体デバイスを製造する装置および半導体デバイスを製造する方法に関する。より詳細には、本開示は、例えばプラズマ装置において半導体ウェーハを支持するための、変化する厚さ、プロファイルおよび／または形状を有する誘電体インサートおよび／または空洞を備える静電チャックアセンブリ、プラズマプロセスにおいて静電チャックアセンブリを使用する方法、ならびに静電チャックアセンブリを組み込む装置に関する。
【背景技術】
【０００２】
以下の説明では、一定の構造および／または方法に対して参照される。しかし、以下の参照から、これらの構造および／または方法が、従来技術を構成することを事実として認めたと解釈すべきでない。出願人は、このような構造および／または方法が本発明に対する従来技術として適格でないと表明する権利を留保することを明示する。
【０００３】
静電チャックおよび／またはサセプタは、半導体デバイスを製造する間に、ウェーハ、基板または他の種類の加工物を支持するために使用される。典型的静電チャックは、ペデスタル上に取り付けられ、座面によって覆われる導電電極を含む。スパッタエッチングおよびイオン打ち込みなどの高温プロセスは、汚染を低減するために座面用に高純度のセラミック材料を使用する。他の座面は、絶縁材料、誘電材料、高純度セラミック、金属酸化物およびサファイア（単結晶Ａｌ２Ｏ３）などの他の材料を含む。静電チャックの異なる種類には、チャック内の２電極に基づく２極設計と、単電極を有する単極チャックとを含む。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
プラズマ処理装置内の製造プロセスの間、加工物は座面の上面に位置し、電圧源は、電荷が電極と座面に蓄積するように電極を電気的にバイアスする。印加された電圧が、やはり加工物の背面に等しい反対の電荷を誘起する。蓄積された電荷は、静電チャックの座面に対し加工物を引き付け、クランプする静電気力を生じる。
【０００５】
加工物がクランプされている間中、気相堆積、イオン注入、イオンビームミリングおよび反応性イオンエッチングなどの様々なプロセスが使用されてよい。様々なプロセスの間、基板温度は、加工物の背面上に流すヘリウムなどの閉じ込められたガスを用いて調整される。
【課題を解決するための手段】
【０００６】
プラズマ処理装置用の静電チャックアセンブリの実施形態は、プラズマ処理装置のＲＦ回路への接続のためのコネクタに対して動作可能なように接続される導電支持体と、第１境界の少なくとも第１領域で導電支持体に接触している第１表面と、半導体基板の着座のための第２対向表面とを有する静電チャックセラミック層と、第１境界の第２領域の所の導電支持体内の空洞と、空洞内の誘電体インサートとを含む。
【０００７】
プラズマ処理装置用の静電チャックアセンブリの他の実施形態は、第１表面および第２表面を有する導電支持体であって、第１表面がプラズマ処理装置のＲＦ回路への接続のためのコネクタに対して動作可能なように接続される導電支持体と、導電支持体の第２表面に接触し、第１境界を形成する誘電材料層と、第２境界で誘電材料層と接触している第１表面を有する静電チャックセラミック層とを含む。導電支持体、誘電材料層および静電チャックセラミック層は、多層構造を形成する。
【０００８】
プラズマ処理装置用の静電チャックアセンブリのさらなる実施形態は、プラズマ処理装置のＲＦ回路への接続のためのコネクタに対して動作可能なように接続される、第１表面および第２表面を有する導電支持体と、導電支持体の第２表面に接触し、第１境界を形成する第１表面を有し、加工物を受け取るために第２表面を有する静電チャックセラミック層と、第２表面内の空洞とを含む。
【０００９】
プラズマ処理装置のＲＦ回路への接続のためのコネクタに対して動作可能なように接続される導電支持体と、静電チャックセラミック層とを含む静電チャックアセンブリを製造する例示の方法は、導電支持体の表面領域内に空洞を形成する工程であって、この表面が静電チャックセラミック層に接触している工程と、空洞中に誘電材料を組み込む工程とを含む。
【００１０】
プラズマ処理装置のＲＦ回路への接続のためのコネクタに対して動作可能なように接続される導電支持体と、静電チャックセラミック層とを含む静電チャックアセンブリを製造する他の例示の方法は、導電支持体と、静電チャックセラミック層とを含む多層構造を形成する工程と、静電チャックセラミック層の自由表面領域内に空洞を形成する工程および導電支持体と静電チャックセラミック層の間に誘電材料層を形成する工程の少なくとも１つとを含む。
【００１１】
プラズマ処理プロセスの間に加工物上方の電束の均一性を改善する例示の方法は、静電チャックアセンブリの領域内に誘電材料を組み込む工程と、静電チャックアセンブリへ加工物を載せる工程と、加工物上方に電束を設定する工程とを含む。プラズマ処理プロセスの間に組み込まれた誘電材料を伴う領域上方の電束の値は、組み込まれた誘電材料のない静電チャックアセンブリに対する電束の当初の値より小さい。組み込まれた誘電材料を有する領域は、処理装置のＲＦ回路への接続のためのコネクタに対して動作可能なように接続される導電支持体と、静電チャックセラミック層の間にある。
【００１２】
プラズマ処理プロセスの間に加工物上方の電束の均一性を改善する他の例示の方法は、静電チャックアセンブリの静電チャックセラミック層の外部表面内に空洞を形成する工程と、空洞が加工物によって覆われるように静電チャックセラミック層の外部表面へ加工物を載せる工程と、加工物の上方に電束を設定する工程とを含む。プラズマ処理プロセスの間に組み込まれた誘電材料を伴う領域上方の電束の値は、組み込まれた誘電材料のない静電チャックアセンブリに対する電束の当初の値より小さい。
【００１３】
好ましい実施形態の以下の詳細な説明は、同様の参照番号が同様の要素を示す添付の図面と併せて読むことができる。
【発明を実施するための最良の形態】
【００１４】
平行平板型プラズマエッチング装置などのプラズマ処理装置では、プロセスガスがシャワーヘッド電極を介して供給され、静電チャックアセンブリ上に支持される半導体基板などの加工物はシャワーヘッド電極および／または静電チャックアセンブリにＲＦエネルギーを供給することによって生じるプラズマによりプラズマエッチングされ、プラズマ均一性は下部電極アセンブリとプラズマの間のＲＦ結合によって影響されることがある。プラズマ均一性を改善するために、静電チャックアセンブリが、例えば誘電体インサート、誘電材料層および／または静電チャックアセンブリ層内の空洞の封入物によって修正され、加工物上方の電界を修正し、したがってプラズマを修正する。静電チャックアセンブリは、導電支持体、静電チャックセラミック層、誘電体インサート、誘電材料層および／または静電チャック層内の空洞を含む。静電チャックセラミック層中に埋め込まれた極パターンは、静電チャックアセンブリにおいて任意に含まれてよい。誘電体インサート、誘電材料層および／または静電チャックアセンブリ層内の空洞の合体により加工物のプラズマエッチング均一性を増すことができる。静電チャックアセンブリの他の特徴は、導電性材料で形成されるベースプレート（下部電極とも呼ばれる）を含む。下部電極は、ＲＦマッチング等を提供するためにＲＦ電源および付随回路によって電力供給されてよい。下部電極は好ましくは温度制御され、任意に加熱装置を含んでよい。両方のクーロン力型（誘電性絶縁体を用いる）およびジュンソンラーベック（Ｊｏｈｎｓｏｎ−Ｒａｈｂｅｃｋ）力型（固有抵抗率１０８〜１０１３Ωｃｍを有する半導体を用いる）静電チャックアセンブリが使用されてよい。
【００１５】
図１は、静電チャックアセンブリ１００の例示的実施形態を図示する。図１において静電チャックアセンブリ１００は、導電支持体１０２と、静電チャックセラミック層１０４と、空洞１０６と、空洞１０６内に誘電体インサート１０８とを含む。アルミニウムなどの導電性金属で形成される導電支持体１０２は、プラズマ処理装置（図示されてない）のＲＦ回路への接続のためのコネクタに対して動作可能なように接続され、静電チャックセラミック層１０４上に着座させた２００ｍｍまたは３００ｍｍウェーハなどの、加工物をプラズマ処理する。
【００１６】
図１の静電チャックアセンブリ１００において、静電チャックセラミック層１０４は、第１境界１１４の少なくとも第１領域１１２で導電支持体１０２に接触している第１表面１１０と、半導体基板（図示されてない）の着座のための第２対向表面１１６とを有する。静電チャックセラミック層１０４は、例えば誘電性絶縁材料および／または半導体材料で形成される。
【００１７】
静電チャックアセンブリ１００の空洞１０６は、第１境界１１４の第２領域１２０の所で導電支持体１０２内に形成される。例えば、空洞１０６は導電支持体１０２内にミリング加工される。例示の実施形態では、空洞１０６は、例えば０から０．２５の間の偏心率を持つ実質的にディスク形状であり、外縁部１２２を有する。
【００１８】
例示の実施形態では、誘電体インサート１０８は、空洞１０６内に位置し、例えば空洞１０６内に接着される。誘電体インサートを形成および／または埋設する他の方法は、直接、空洞中への、例えばプラズマスプレーコーティング、化学気相堆積、または他の物理、化学気相堆積技法による堆積を含む。誘電体インサート１０８は、適切な形状および／またはプロファイルであってよい。例えば、誘電体インサート１０８は、基本的に空洞１０６の容積全体を占めてよく、第１境界１１４から連続する第１表面１３０を有する。他の実施例では、誘電体インサート１０８は、半径方向に変化する断面厚さを有する。さらに他の実施例では、空洞１０６と誘電体インサート１０８は実質的に同じ形状である。１つの適切な形状は、ディスク形状、または例えば、０から０．２５の間の偏心率を持つ実施的にディスク形状を含む。
【００１９】
さらなる実施例では、誘電体インサート１０８の実施形態は、第２境界１３４で空洞１０６の外縁部１２２と交わる外縁部１３２を有する。第２境界１０４は、第１境界１１４を含む面と角度（α）を形成する平均傾斜面を有する。角度（α）は、いくつかの実施形態では、９０度であり、例えば平均傾斜面と第１境界は垂直であってよく、他の実施形態では、９０度から外れ、例えば平均傾斜面と第１境界は垂直でない場合がある。好ましい実施形態では、角度（α）は、ゼロより大きく、４５度以下、代わりに１５度未満、代わりに６度未満、および代わりに３度未満の範囲にある。本明細書で示されるように、角度はプラズマ処理プロセス中に形成される電界の形状に影響を及ぼす。
【００２０】
図２は、プラズマ処理プロセス中に形成される電界に関して角度（α）の変化の影響を示すグラフ２００である。電界ＥＺ(ｒ)／ＥＺ(０．１５)は、図１の静電チャックアセンブリの例示の実施形態に対し半径位置の関数として示される。図２では、電界は１５ｃｍの半径距離の所の電界で正規化されている。グラフ２００に対する他のパラメータには、５ｃｍの空洞半径（空洞の基底で測定される空洞半径）、２ｍｍの誘電体インサート厚さ、および静電チャック電源設定（ｅｐｓ）９を含む。曲線２０２は、空洞および誘電体インサートがない静電チャックアセンブリに対する電界である。曲線２０４は、角度（α）が９０度である空洞および誘電体インサートを伴う静電チャックアセンブリに対する電界である。曲線２０４は、誘電体インサートの第１表面が、例えば垂直であり、また９０度の角度（α）を持つ空洞の基底と同じ半径寸法である、空洞および誘電体インサートを有する静電チャックアセンブリに対する電界である。曲線２０６は、誘電体インサートの第１表面が、例えば垂直でない、また６度未満の代わりに３度未満角度（α）を持つ空洞の基底での半径寸法より０．５ｃｍ大きい半径寸法を有する、空洞および誘電体インサートを備える静電チャックアセンブリに対する電界である。曲線２０８は、誘電体インサートの第１表面が、例えば垂直でない、また３度未満、代わりに１．５度未満の角度（α）を持つ空洞の基底での半径寸法より１ｃｍ大きい半径寸法を有する、空洞および誘電体インサートを備える静電チャックアセンブリに対する電界である。図２で分かるように、電界における段階的変化は、垂直でない場合に対するより垂直である場合に対して最も急峻である。
【００２１】
好ましくは、誘電体インサート１０８は一誘電材料から形成される。しかし、実施形態の中には、例えば、選択される材料の誘電率が、例えば十分類似してプラズマ処理プロセスの電界に悪く影響しないように実質的に同様である、２つ以上の誘電材料が使用可能であるものもあるが、他の実施形態では、例えば、選択される材料の誘電率が、例えばプラズマ処理プロセスの電界を変えるに足りるだけ実質的に異なる２つ以上の誘電材料が使用されてもよい。好ましい実施形態では、誘電体インサート１０８は、窒化ホウ素または窒化アルミニウムから形成される。
【００２２】
実施例および１５ｃｍ半径の静電チャックアセンブリのように、誘電体インサートの例示の実施形態は、約１２ｃｍ以下、代わりに約１０ｃｍ以下の直径と、約５ｍｍ以下、代わりに約２ｍｍの厚さとを有する実質的にディスク形状であってよい。同様の、関連した値が、様々な半径を有する静電チャックアセンブリに対して使用されてよい。
【００２３】
図３は、導電支持体と静電チャックセラミック層の間に誘電材料層を有する静電チャックアセンブリ３００の他の例示の実施形態の概略断面図を示す。静電チャックアセンブリ３００の例示の実施形態は、導電支持体３０４と、誘電材料層３０２と、静電チャックセラミック層３０６とを含む。アルミニウムなどの導電性金属で形成される導電支持体３０４は、プラズマ処理装置（図示されていない）のＲＦ回路への接続のためのコネクタに対して動作可能なように接続され、静電チャックセラミック層３０６上に着座させた２００ｍｍまたは３００ｍｍ半導体ウェーハなどの加工物をプラズマ処理する。
【００２４】
図３の例示の実施形態では、導電支持体３０４、誘電材料層３０２および静電チャックセラミック層３０６は、多層構造を形成する。例えば導電支持体３０４は、第１表面３１０と、第２表面３１２とを有する。第１表面３１０は、プラズマ処理装置のＲＦ回路への接続のためのコネクタに対して動作可能なように接続される。誘電材料層３０２は、導電支持体３０４の第２表面３１２に接触し、第１境界３１４を形成する。静電チャックセラミック層３０６の第１表面３１６は、誘電材料層３０２に第２境界３１８で接触している。
【００２５】
一例示の実施形態では、誘電材料層３０２は半径方向に中心軸３２０から外縁部３２２へ変化する厚さ(ｔ)を有する。
【００２６】
例えば、誘電材料層３０２は、誘電材料層３０２中に形成される１つの誘電材料を含んでよく、誘電材料のそれぞれが実質的に類似の誘電率を有する２つ以上の誘電材料を含んでもよい。誘電材料層３０２に対し半径方向に変化する誘電率を持たせるために、誘電材料層３０２の実施形態は断面内に３つの領域を有する。半径方向の変化は実質的に連続的であっても、不連続的であってもよい。
【００２７】
図４Ａに概略的に図示された一実施例では、誘電材料層３０２は、半径方向第１縁部領域３３２や半径方向第２縁部領域３３４のどれよりも半径方向中心領域３３０でより厚い。半径方向中心領域３３０と半径方向第１縁部領域３３２や半径方向第２縁部領域３３４の間の境界で、誘電材料層３０２は厚さを変えてもよく、結果として不連続境界になる。変化させる厚さが、誘電率および電界に対する所望の効果によって決まり、例えばミリメータ以下の距離にわたって急激であっても、センチメートル以下の距離にわたって段階的であってもよい。
【００２８】
図４Ｂに概略的に図示された他の実施例では、誘電材料層３０２は、テーパ付き表面３４０と、平坦表面３４２とを有する。テーパ付き表面３４０は、例えば連続的にテーパを付けても、中心領域から外側へ実質的に連続的にテーパを付けてもよい。図３は連続的にテーパを付けたテーパ付き表面の実施例を示し、図４Ｂは実質的に連続的にテーパを付けたテーパ付き表面の実施例を示す。図４Ｂでは、テーパ付き表面３４０は、実質的に連続的にテーパを付けており、均一厚さの第１領域３４４と、厚さが変化し、テーパを付けられる第２領域３４６とを有する。導電支持体３０４の第２表面３１２は第１境界３１４の所で誘電材料層３０２のテーパ付き表面３４０に合致するように相補的に形作られ、誘電材料層３０２の平坦表面３４２は第２境界３１８で静電チャックセラミック層３０６の第１表面３１６に接触する。テーパ付き表面３４０への移行は、一般に連続的であり、連続的境界を作り出す。
【００２９】
上記実施例のそれぞれでは、誘電材料層３０２に沿う種々の半径ポイントでの厚さは、所望の値の誘電率が達成されるようになるほどのものである。その値は、いっそう均一な電界の発現によるなどの、プラズマ処理プロセスに対する引き続く影響と共に、少なくとも部分的に電界に関して誘電率が持つ影響に基づいて選択される。例えば、半径方向中心領域での誘電材料層の誘電率の値は、半径方向第１縁部領域および半径方向第２縁部領域での誘電材料層の誘電率より低くてよい。より低い誘電率は、より低い誘電結合および抑制されるエッチング速度に互いに関連する。代替的に、半径方向中心領域での誘電材料層の誘電率の値は、半径方向第１縁部領域または半径方向第２縁部領域での誘電材料層の誘電率より低い。さらなる変形形態は、例えば、それぞれの領域での誘電率に対して同じ値、類似の値および／または違う値を有する半径方向縁部領域を含んでよい。種々の領域での誘電率の値の変化量は、複数の、特定の厚さで異なる誘電率を持つ材料の選択ならびに同じか実質的に同じ誘電率を持つ、厚さを変えている材料の選択によって変えることができる。
【００３０】
図５は、図３の静電チャックアセンブリの例示の実施形態に対して、連続的にテーパを付けられた誘電材料層の厚さを、半径位置の関数として示しているグラフ５００である。図５のグラフでは、半径位置は、０（中心軸位置を示している）ｃｍから１６ｃｍ（外縁部での）まで変化し、厚さ（ｚ）は外縁部での約０ｍｍから中心軸位置での約０．２５ｍｍまで変化する。半径位置の関数としてのテーパ付き誘電材料層の厚さに対する例示の関係は、一般に対数的で、連続であるが、不連続的な関係を含む他の関係が使用されてもよい。
【００３１】
図６は、図４Ｂの静電チャックアセンブリの例示の実施形態に対して種々の動作周波数で、半径位置（ｒ）の関数としてプラズマ処理プロセスにおいて形成される正規化された電界ＥＺ(ｒ)／ＥＺ(０)を示す、図５に与えられたようなテーパ付き誘電材料層の厚さを有するグラフである。図６のグラフ６００では、曲線が、２ＭＨｚから１００ＭＨｚの範囲の周波数に対して与えられる。２ＭＨｚに対する曲線６０２は、半径位置が半径方向の中心軸から外縁部に向かって外側に移動するにつれて電界において指数関数的増加を示す。周波数が２ＭＨｚから７３．５ＭＨｚに増加するに従って、指数関数的増加が７３．５ＭＨｚの所まで減少し、その曲線６０４はＥＺ(ｒ)／ＥＺ(０)≒１．０に沿ってほぼ平坦である。周波数が７３.５ＭＨｚより大きく１００ＭＨｚに向かって増えるに従って、電界は指数関数的に負になる。
【００３２】
他の例示の実施形態では、誘電材料層３０２は、半径方向に中心軸３２０から外縁部３２２へ均一な厚さ(ｔ)を有する。
【００３３】
例えば誘電材料層３０２は、第１誘電材料の誘電率が第２誘電材料の誘電率と異なる少なくとも２つの誘電材料を含んでよい。誘電材料層３０２に対し半径方向に変化する誘電率を持たせるために、誘電材料層３０２の実施形態は断面領域を有し、異なる誘電率を持つ誘電材料が異なる断面領域に配置される。半径方向変化量は、実質的に連続的でも不連続的でもよく、選択される誘電材料に依存する。
【００３４】
図７に概略的に図示された一実施例では、誘電材料層３０２は断面内に３領域を有し、この３領域は半径方向中心領域３６０と、半径方向第１縁部領域３６２と、半径方向第２縁部領域３６４とを有する。半径方向中心領域３６０内の誘電材料層３０２の誘電率は、半径方向第１縁部領域３６２および半径方向第２縁部領域３６４内の誘電材料層３０２の誘電率より低い。
【００３５】
静電チャックアセンブリの例示の実施形態では、誘電材料層は窒化ホウ素または窒化アルミニウムを含む。さらに、例示の実施形態は、約５ｍｍ以下、代わりに約２ｍｍ以下の厚さを有する誘電材料層を含んでよい。
【００３６】
図８は、静電チャックセラミック層の座面内に空洞を有する静電チャックアセンブリのさらなる例示の実施形態の概略断面図を示す。例示の実施形態では、空洞は加工物に対する座面の所で静電チャックセラミック層内に形成される。静電チャックアセンブリ８００の例示の実施形態は、導電支持体８０２と、静電チャックセラミック層８０４と、静電チャックセラミック層８０４の表面内に空洞８０６とを含む。アルミニウムなどの導電性金属で形成される導電支持体８０２は、プラズマ処理装置（図示されていない）のＲＦ回路への接続のためのコネクタに対して動作可能なように接続され、静電チャックセラミック層８０４上に着座させた２００ｍｍまたは３００ｍｍウェーハなどの加工物をプラズマ処理する。
【００３７】
図８の静電チャックアセンブリ８００において、導電支持体８０２は第１表面８１０と、第２表面８１２とを有し、静電チャックセラミック層８０４は、導電支持体８０２の第２表面８１２に接触する第１表面８２０を有し、第１境界８２２を形成し、また加工物８２６を受け取る第２表面８２４を有する。好ましい実施形態では、空洞は真空空洞である。
【００３８】
図８において概略的に、図９において詳細に図示されているように、空洞８０６は静電チャックセラミック層８０４の第２表面８２４内に形成される。空洞８０６は、任意の形状を取り得る。一実施例では、空洞８０６は、ディスク形状か、例えば０から０．２５の間の偏心率を持つ実施的にディスク形状である。他の実施例では、空洞８０６は半径方向に異なる断面厚さ（ｔ）を有する。
【００３９】
さらなる実施例では、空洞８０６の実施形態は、静電チャックセラミック層８０４の第２表面８２４を含む面と急勾配の角度（β）を形成する平均傾斜面を持つ外縁部８３２を有する。実施形態の中には、角度（β）が、例えば平均傾斜面と静電チャックセラミック層８０４の第２表面８２４が垂直であり、９０度でよいものもあるが、他の実施形態では、例えば平均傾斜面と静電チャックセラミック層８０４の第２表面８２４が非垂直であり、９０度から外れることがある。好ましい実施形態では、角度（β）は、ゼロより大きく、４５度以下、代わりに１５度未満、代わりに６度未満、および代わりに３度未満の範囲にある。本明細書で示されるように、角度はプラズマ処理プロセスにおいて形成される電界の形状に影響を及ぼす。
【００４０】
図１０は、中心軸から外縁部に向かって半径距離（ｒ）の関数として電界ＥＺ(ｒ)／ＥＺ(０．１５)の変化を示すグラフ１０００である。グラフでは、電界は１５ｃｍでの電界の値で正規化されている。グラフ１０００は、静電チャックセラミック層の座面内に空洞を有する、図８の静電チャックアセンブリの例示の実施形態に対応する第１曲線１００２のための電界と、空洞のない静電チャックに対応する第２曲線１００４のための電界とを示す。空洞の半径は、約４ｃｍであり、静電チャックセラミック層の半径は約１５ｃｍであった。静電チャックセラミック層の座面内の空洞の封入物は、電界を減少させることが示される。図１０で分かるように、電界における段階的変化が、空洞の半径方向の外縁部の所で生じている。グラフ１０００は、空洞のない静電チャックアセンブリと比較して空洞の半径方向の外縁部に近接する半径位置の所で電界での約８％の大きな変化を示している。
【００４１】
図１１は、標準の静電チャックアセンブリおよび静電チャックセラミック層の座面内に空洞を有する静電チャックアセンブリの例示の実施形態に対して、半径位置（ｍｍで）の関数としての酸化物エッチング速度（Å／分で）のグラフ１１００である。グラフでは、曲線１１０２が標準の静電チャックアセンブリに対し、曲線１１０４が静電チャックセラミック層の座面内に空洞を有する静電チャックアセンブリの例示の実施形態に対する。曲線１１０２はベル形に似た曲線形状を有し、低く、ほぼ一定のエッチング速度の外側領域±９０ｍｍから±１５０ｍｍと、半径距離０ｍｍ上に中心がある増大したエッチング速度（外側領域の速度を超える）を有する±９０ｍｍの中心領域とを持つ。曲線１１０４は０ｍｍから±１５０ｍｍの全半径距離にわたり全体的に見てもっと均一のエッチング速度を有する。曲線１１０４は、中心領域１１１０、第１外側領域１１１２および第２外側領域１１１４の３領域を示す。各３領域の中のエッチング速度は、ほぼ同じで、約１８８０±１０Å／分である。各外側領域と中心領域の間は、相対的に減少したエッチング速度１１２０の部分であり、エッチング速度曲線中にディップを形成する。相対的に減少したエッチング速度１１２０のこれらの部分が、空洞縁部の半径位置に対応する場所にある。
【００４２】
図１２Ａおよび図１２Ｂは、エッチングされた加工物の高さの方位に対する変動を示す。図１２Ａは標準の静電チャックアセンブリ上の加工物に対する結果であり、図１２Ｂは静電チャックセラミック層の座面内に空洞を有する静電チャックアセンブリの例示の実施形態上の加工物に対する結果である。異なるエッチング速度には異なる陰影がついている。標準の静電チャックアセンブリ上の加工物に対して図１２Ａに示されたように、高さの方位に対する変動は、平均値：１８７．８ｎｍ、３σ：１１．８ｎｍ（６．３％）、範囲：１７．３ｎｍ（９．２％）を有する。静電チャックセラミック層の座面内に空洞を有する静電チャックアセンブリの例示の実施形態上の加工物に対して図１２Ｂに示されたように、高さの方位に対する変動は、平均値：１８３．１ｎｍ、３σ：８．７ｎｍ（４．７％）、範囲：１１．４ｎｍ（６．２％）を有する。したがって、２つの結果の比較から、静電チャックセラミック層の座面内に空洞を有する静電チャックアセンブリの例示の実施形態上の加工物に対する結果（図１２Ｂ）の方が、ウェーハ表面全体にわたる高さのより低い変動および範囲を伴う、より均一な高さを示すことを認識できる。一般に、静電チャックセラミック層の座面内に空洞を有する静電チャックアセンブリの例示の実施形態上の加工物に対する標準的な方位に対する変動の範囲は、３σ値で、約５％未満、代わりに約４％未満、また範囲で約７％未満、代わりに約５％未満を有することが期待される。
【００４３】
極パターンが、任意の静電チャックアセンブリの例示の実施形態の静電チャックセラミック層中に埋め込まれてよい。
【００４４】
図１３は、極パターンの例示の実施形態を示す概略図である。極パターンは、ウェーハ縁部から中心に伝わるＲＦ電流を抑制するか、妨げることができる。この効果は、システムの所望の部分および／または経路へエッチングパワーを強制し、一般に中心領域におけるエッチングパワーを減少させ、周辺領域におけるエッチングパワーを増加させ、かつ／あるいは中心領域におけるエッチングパワーを周辺領域におけるエッチングパワーにもっとぴったり一致させるのに用いられてよい。
【００４５】
図１３に図示された極パターン１３００では、連続するラインが半径方向に分布させた領域の配置中に形成される。これらの半径方向に分布させた領域は、静電チャックの座面の異なる部分または領域を差別化する働きをする。例えば、同心の半円形１３０２でなる第１半球１３０４は、１つの半球内の連続するラインをおり返し、したがって外側の点１３１０と、内側の点１３１２とで半球を繋ぐことによって、実質的に同心の半円形１３０２でなる第２半球１３０６から分離されている。図１４に示された静電チャックセラミック層内に埋め込まれた極パターンを有する静電チャックアセンブリの例示の実施形態の概略断面図に見られるように、これが、静電チャックアセンブリの半径寸法を横断して、例えば、半径方向または円周方向に分離されている異なる領域で分割される不連続の極パターン１３２０を生み出す。異なる領域は高い誘導結合によって互いに結合されてよい。不連続の極パターン１３２０に加えて、図１４は、不連続の極パターン１３２０に電気的に接続される回路１３２２の一般的配置も示す。
【００４６】
極パターンの例示の実施形態は、タングステンを含む導電性材料で形成されるのが好ましい。極パターンがタングステンを含む導電性材料で形成される場合、連続するラインの幅は約２．５４ｃｍ（０．１インチ）である。半径方向に連続および半径方向に不連続な埋め込まれた極パターンを含む種々の極パターンが使用されてよいし、極パターンの寸法および配置が、とりわけ、極パターンを形成する導電性材料の組成およびエネルギー密度の所望の半径方向分布に基づいて変わる場合があることを理解されたい。
【００４７】
図１５は、静電チャックセラミック層内に埋め込まれた極パターンを有する静電チャックアセンブリの種々の実施形態に対する半径位置（ｍｍで）の関数として正規化されたエネルギー密度のグラフであって、埋め込まれた極パターンは半径寸法を横断して不連続である。図１５のグラフ１５００において、曲線１５０２は、半径寸法を横断して不連続である埋め込まれた極パターンを有する静電チャックアセンブリに対し、曲線１５０４は、半径寸法を横断して不連続である埋め込まれた極パターンを有し、静電チャックセラミック層、例えば、図１４と類似の埋め込まれた極パターンを有する図８と同様の静電チャックアセンブリの座面内に空洞を備える静電チャックアセンブリに対し、曲線１５０６は、半径寸法を横断して不連続である埋め込まれた極パターンを有し、静電チャックセラミック層、例えば、図１４と類似の埋め込まれた極パターンを有する図１と同様の静電チャックアセンブリの下の導電支持体内に形成された空洞を備える静電チャックアセンブリに対する。比較のために曲線１５１０は、標準の静電チャック、例えば空洞のない、誘電体インサートまたは層のない、かつ埋め込まれた極パターンのない静電チャックに対する正規化されたエネルギー密度を示す。
【００４８】
図１５に見られるように、半径方向に不連続に埋め込まれた極パターンだけ在ることが、エネルギー密度の半径方向分布に影響してよい。加えて、誘電材料ならびに／あるいは異なる厚さ、プロファイルおよび／または形状を有する空洞と組み合わせて半径方向に不連続に埋め込まれた極パターンが、エネルギー密度の半径方向分布にさらに影響してよい。それぞれの場合に、これらの特徴が単独および／または組合せで選択され、エネルギー密度の注文通りの半径方向分布、好ましくはエネルギー密度のいっそう均一な半径方向分布を生成することが示される。
【００４９】
図１６は、静電チャックセラミック層内に埋め込まれた極パターンを有する静電チャックアセンブリの種々の実施形態に対する半径位置（ｍｍで）の関数として正規化されたエネルギー密度のグラフであり、埋め込まれた極パターンは半径寸法を横断して連続である。図１６のグラフ１６００において、曲線１６０２は、半径寸法を横断して連続である埋め込まれた極パターンを有する静電チャックアセンブリに対し、曲線１６０４は、半径寸法を横断して連続である埋め込まれた極パターンを有し、静電チャックセラミック層、例えば、注記した埋め込まれた極パターンを有する図８と類似の静電チャックアセンブリの座面内に空洞を備える静電チャックアセンブリに対し、曲線１６０６は、半径寸法を横断して連続である埋め込まれた極パターンを有し、静電チャックセラミック層、例えば、注記した埋め込まれた極パターンを有する図１と類似の静電チャックアセンブリの下の導電支持体に形成された空洞を備える静電チャックアセンブリに対する。比較のために曲線１６１０は、標準の静電チャック、例えば空洞のない、誘電体インサートまたは層のない、かつ埋め込まれた極パターンのない静電チャックに対する正規化されたエネルギー密度を示す。
【００５０】
本明細書で開示されている静電チャックアセンブリは、種々の方法の任意の１つによって製造できる。
【００５１】
静電チャックアセンブリを製造する例示の方法は、導電支持体の表面領域内に空洞を形成する工程であって、この表面が静電チャックセラミック層に接触している工程と、空洞中に誘電材料を組み込む工程とを含む。この空洞は、モールディング、選択的堆積、ミリング、または他の除去方法を含む任意の手段によって形成されてよい。
【００５２】
静電チャックアセンブリを製造する他の例示の方法は、導電支持体と、静電チャックセラミック層とを含む多層構造を形成する工程と、静電チャックセラミック層の自由表面領域内に空洞を形成する工程および導電支持体と静電チャックセラミック層の間に誘電材料層を形成する工程の少なくとも１つとを含む。この多層は、連続的に例えば、挿入されたミリングおよび形成操作を使用する種々の層の連続堆積によって作り上げられてよい。例えば、この方法は、導電支持体と静電チャックセラミック層の間に誘電材料層を形成する工程を含み、誘電材料層が導電支持体と接触しているテーパ付き表面層と共に形成されてよい。導電支持体自体が、まず誘電材料層の形成に対して例えば、ミリング操作によって相補的にテーパを付けられ、次いで静電チャックセラミック層が、ミルされテーパを付けられた表面上に堆積されるか、または形成され相補的にテーパを付けられた表面付きで別個に形成されてよい。他の実施例では、誘電材料層は、種々の厚さ、例えば段階的厚さ、均一領域およびテーパ付きもしくは段階的領域の組合せ、その他の領域を有する。導電支持体が、誘電材料層に対して例えば、ミリング操作によって相補的表面プロファイル付きで形成され、次いで静電チャックセラミック層が、ミルされた表面上に堆積されるか、または形成され相補的にテーパを付けられた表面付きで別個に形成されてよい。
【００５３】
本明細書で開示されている静電チャックアセンブリは、プラズマ処理装置用のオリジナルの装置として製造し得ることを理解されたい。加えて、本明細書で開示された静電チャックアセンブリは、例えば埋め込まれた極パターンおよび／または誘電材料および／または異なる厚さ、プロファイルおよび／もしくは形状を有する空洞を含む開示された特徴の１つを備えるように、既存の静電チャックアセンブリを改良することによって製造し得る。例えば、既存の静電チャックアセンブリが、例えば、ミリングによって静電チャックセラミック層の座面内に形成される空洞を有することができ、必要に応じて誘電体インサートもしくは層が、空洞にプリフォームおよび接着され、または空洞内に堆積技法によって直接堆積されてもよい。
【００５４】
図１７はプラズマ処理装置１７００の例示の実施形態の概略断面図を示す。図１７のプラズマ処理装置１７００は、反応容器１７０６内に配置された静電チャックアセンブリの加工物の座面１７０４に面しているシャワーヘッド上部電極１７０２を有する平行平板型反応装置である。本明細書で開示されている任意の静電チャックアセンブリがこのプラズマ処理装置中に組み込まれてよい。
【００５５】
本明細書で開示され、プラズマ処理装置中に組み込まれる任意の静電チャックアセンブリは、プラズマ処理プロセスの間に、加工物上方の電束の均一性を改善できる。
【００５６】
プラズマ処理プロセスの間に加工物上方の電束の均一性を改善する例示の方法は、静電チャックアセンブリの領域内に誘電材料を組み込む工程と、静電チャックアセンブリへ加工物を載せる工程と、加工物上方に電束を設定する工程とを含む。プラズマ処理プロセスの間に組み込まれた誘電材料を有する領域上方の電束の値は、組み込まれた誘電材料のない静電チャックアセンブリに対する電束の当初の値より小さい。例えば、図２はエネルギー密度における減少を示し、このことは電束に関係する。例示の方法は、任意に静電チャックセラミック層中に極パターンを埋め込む。
【００５７】
組み込まれた誘電材料を伴う領域は変えることができる。例えば、この領域は、処理装置のＲＦ回路への接続のためのコネクタに対して動作可能なように接続される導電支持体と、静電チャックセラミック層の間にあってよい。
【００５８】
一実施例では、組み込み工程は、導電支持体の第１表面の第１領域内に空洞を形成する工程を含む。誘電材料は空洞内に配置され、静電チャックセラミック層は導電支持体の第１表面と誘電材料の表面の両方に接する。例示の実施形態では、誘電体インサートはディスクであり、誘電材料は半径方向に異なる断面厚さを有する。形成された空洞の外縁部および誘電材料の外縁部は、導電支持体の第１表面を含む面と角度を形成する境界で交わる。この角度は、垂直または非垂直であってよい。
【００５９】
他の実施例では、組み込み工程は、導電支持体の第１表面と静電チャックセラミック層の第１表面の間に誘電材料層を形成する工程を含む。例示の実施形態では、この層は１つの誘電材料で形成され、半径方向に中心軸から外縁部へ向かって変わる厚さを有する。
【００６０】
さらなる実施例では、組み込み工程は、導電支持体の第１表面と静電チャックセラミック層の第１表面の間に誘電材料層を形成する工程を含む。例示の実施形態では、この層は断面内に３つの領域を有し、この誘電材料層は、半径方向第１縁部領域や半径方向第２縁部領域のどれよりも半径方向中心領域でより厚い。
【００６１】
さらなる実施例では、組み込み工程は、導電支持体の第１表面と静電チャックセラミック層の第１表面の間に誘電材料層を形成する工程を含む。例示の実施形態では、この層は均一厚さを有し、この層は断面内に３領域を有する。３領域は半径方向中心領域、半径方向第１縁部領域および半径方向第２縁部領域を含む。半径方向中心領域における誘電材料の誘電率が、半径方向第１縁部領域および半径方向第２縁部における誘電材料の誘電率より低い。
【００６２】
プラズマ処理プロセスの間に加工物上方の電束の均一性を改善する他の例示の方法は、静電チャックの静電チャックセラミック層の外部表面内に空洞を形成する工程と、空洞が加工物によって覆われるように静電チャックの外部表面へ加工物を載せる工程と、加工物の上方に電束を設定する工程とを含む。プラズマ処理プロセスの間に組み込まれた誘電材料を伴う領域上方の電束の値は、組み込まれた誘電材料のない静電チャックに対する電束の当初の値より小さい。例えば、図１０はエネルギー密度の減少を示し、図１１はエッチング速度の変化を示し、これら両方が電束に関係する。例示の方法は、任意に静電チャックセラミック層中に極パターンを埋め込む。
【００６３】
空洞を有する領域は変えることができる。例えば、この領域は静電チャックセラミック層の座面内にあってよい。
【００６４】
一実施例では、形成された空洞は、半径方向に異なる断面厚さを有する。他の実施例では、形成された空洞の外縁部は、静電チャックセラミック層の外部表面を含む面と角度を形成する。この角度は、垂直または非垂直であってよい。
【００６５】
本発明がその好ましい実施形態に関連して説明されてきたが、追加、削除、修正および明示されない置換を、添付の特許請求の範囲で定義される本発明の趣旨および範囲を逸脱せずに加え得ることを当業者には理解されたい。
【図面の簡単な説明】
【００６６】
【図１】導電支持体の空洞内、および静電チャックセラミック層の下に誘電体インサートとを有する静電チャックアセンブリの例示の実施形態の概略断面図である。
【図２】図１の静電チャックアセンブリの例示の実施形態に対する、プラズマ処理プロセス中に形成される電界に関して角度（α）の変化の影響を示すグラフである。
【図３】導電支持体と静電チャックセラミック層の間に誘電材料層を有する静電チャックアセンブリの他の例示の実施形態の概略断面図である。
【図４Ａ】不連続的な境界を有する静電チャックアセンブリの他の例示の実施形態の概略断面図である。
【図４Ｂ】連続的な境界を有する静電チャックアセンブリの他の例示の実施形態の概略断面図である。
【図５】図４Ｂの静電チャックアセンブリの例示の実施形態に対して、半径位置の関数としてテーパ付き誘電材料層の厚さを示すグラフである。
【図６】図４Ｂの静電チャックアセンブリの例示の実施形態に対して種々の動作周波数で半径位置の関数としてプラズマ処理プロセスにおいて形成される正規化された電界を示すグラフであって、図５に与えられたようなテーパ付き誘電材料層の厚さを有する。
【図７】均一な厚さを持つ誘電材料層を有する静電チャックアセンブリの他の例示の実施形態の概略断面図である。
【図８】静電チャックセラミック層の座面内に空洞を有する静電チャックアセンブリのさらなる例示の実施形態の概略断面図である。
【図９】静電チャックセラミック層の座面内の空洞を示している図８の静電チャックアセンブリの例示の実施形態の詳細図である。
【図１０】静電チャックセラミック層の座面内に空洞を有する図８の静電チャックアセンブリの例示の実施形態および空洞のない静電チャックに対して、縁部に向かって半径距離の関数として電界の変化を示すグラフである。
【図１１】標準の静電チャックアセンブリおよび静電チャックセラミック層の座面内に空洞を有する静電チャックアセンブリの例示の実施形態に対して、半径距離の関数としての酸化物エッチング速度のグラフである。
【図１２Ａ】エッチングされた加工物の高さの方位に対する変動を示す図であって、標準の静電チャックアセンブリ上の加工物に対する結果である。
【図１２Ｂ】エッチングされた加工物の高さの方位に対する変動を示す図であって、静電チャックセラミック層の座面内に空洞を有する静電チャックアセンブリの例示の実施形態上の加工物に対する結果である。
【図１３】極パターンの例示の実施形態を示す概略図である。
【図１４】静電チャックセラミック層内に埋め込まれた極パターンを有する静電チャックアセンブリの例示の実施形態の概略断面図である。
【図１５】静電チャックセラミック層内に埋め込まれた極パターンを有する静電チャックアセンブリの種々の実施形態に対する半径位置の関数として正規化されたエネルギー密度のグラフであって、埋め込まれた極パターンは半径寸法を横断して不連続である。
【図１６】静電チャックセラミック層内に埋め込まれた極パターンを有する静電チャックアセンブリの種々の実施形態に対する半径位置の関数として正規化されたエネルギー密度のグラフであって、埋め込まれた極パターンは半径寸法を横断して連続的である。
【図１７】プラズマ処理装置の例示の実施形態の概略断面図である。
【図１】
2009510774.tif 000003
【図２】
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【図３】
2009510774.tif 000005
【図４Ａ】
2009510774.tif 000006
【図４Ｂ】
2009510774.tif 000007
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
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