(57)【要約】【課題】不揮発性で輻射堅牢なスイッチング及びメモリ装置（２２５）と、この装置を製造する方法とを提供する。【解決手段】装置は、垂直ナノチューブ（１５５）を使用し、ファンデルワールス力により可逆的に状態が保持される。装置の状態を検知するための手段は、キャパシタンス、及びトンネル電流及び電界放出電流を測定することを含む。【選択図】図８
2009516362.tif 000002
【特許請求の範囲】
【請求項１】
基板の上面上の絶縁層と、
前記絶縁層内に又は前記絶縁層の上面上に形成された導電性導電性ビット線であって、前記ビット線の上面が前記基板の前記上面に平行である前記導電性導電性ビット線と、
底面、上面及び第１の側壁を有する第１の導電性導電性ワード線ワード線と、
底面、上面及び第２の側壁を有する第２の導電性導電性ワード線ワード線であって、前記第１及び第２のワード線ワード線の前記上面及び底面が前記ビット線の前記上面に平行であり、前記第１及び第２の側壁が前記ビット線の前記上面にほぼ垂直であり、前記第１及び第２のワード線ワード線が離隔されており、前記第１及び第２の側壁が互いに面している前記第２の導電性導電性ワード線ワード線と、
前記第１及び第２のワード線ワード線の前記底面と前記ビット線の前記上面との間の誘電体層誘電体層と、
前記第１の側壁上の第１誘電体スペーサ及び前記第２の側壁上の第２誘電体スペーサであって、前記第１及び第２スペーサが離隔され、前記第１及び第２スペーサが互いに面し、前記ビット線の前記上面が前記第１及び第２スペーサの間で露出している、前記第１誘電体スペーサ及び前記第２誘電体スペーサと、
第１端部及び反対側の第２端部を有する少なくとも１つの導電性導電性ナノチューブであって、前記第１端部が前記ビット線に永久的に接続され、前記少なくとも１つのナノチューブは前記ビット線の前記上面から遠ざかって延びている前記ナノチューブと、を含む構造。
【請求項２】
前記第２端部に最も近い前記少なくとも１つのナノチューブの部分が前記第１のスペーサ又は前記第２のスペーサに可逆的に接触し得るように、前記少なくとも１つのナノチューブが可撓性であって前記第１端部及び前記第２端部の間の長さを有する、請求項１の構造。
【請求項３】
前記少なくとも１つのナノチューブはファンデルワールス力によって前記第１又は第２のスペーサと接触する状態に可逆的に保たれる、請求項１の構造。
【請求項４】
前記少なくとも１つのナノチューブはカーボン・ナノチューブである、請求項１の構造。
【請求項５】
前記少なくとも１つのナノチューブは単一壁単一壁カーボン・ナノチューブである、請求項１の構造。
【請求項６】
前記第１のワード線ワード線及び前記ビット線に前記第２のワード線ワード線とは逆のバイアス電圧を印加し、また前記第２のワード線ワード線及び前記ビット線に前記第１のワード線ワード線とは逆のバイアス電圧を印加するための手段を更に含む、請求項１の構造。
【請求項７】
前記第１のワード線若しくは第２のワード線ワード線又は前記ビット線における電流のスパイクを検出するための手段、又は前記第１のワード線ワード線及び前記ビット線の間又は前記第２のワード線ワード線及び前記ビット線の間のキャパシタンスの変化を検知するための手段を更に含む、請求項１の構造。
【請求項８】
前記第１スペーサの上に第３スペーサを更に含み、前記第１側壁に垂直に測定された前記第１及び第２スペーサの合計の厚さは前記第２側壁に垂直に測定された前記第２スペーサの厚さより大きい、請求項１の構造。
【請求項９】
前記第２スペーサを通り、前記第２のワード線及び前記ビット線の間を流れるトンネル電流ワード線を検知するための手段を更に含み、前記電流が前記少なくとも１つのナノチューブを通って流れる、請求項８の構造。
【請求項１０】
底面、上面及び第３の側壁を有する第１誘電体キャップ誘電体キャップであって、前記第１誘電体キャップ誘電体キャップの前記底面が前記第１のワード線ワード線の前記上面と直接物理的に接触しかつ同じ広さに広がる、前記第１誘電体キャップ誘電体キャップと、
底面、上面及び第４の側壁を有する第２誘電体キャップ誘電体キャップであって、前記第２誘電体キャップ誘電体キャップの前記底面が前記第２のワード線ワード線の前記上面と直接物理的に接触しかつ同じ広さに広がり、前記第３及び第４の側壁が互いに面し、前記第１スペーサが前記第３の側壁の上に直接物理的に接触して広がり、かつ前記第２スペーサが前記第４の側壁の上に直接物理的に接触して広がる、前記第２誘電体キャップ誘電体キャップと、
前記第１スペーサ上の導電性導電性の第３スペーサ及び前記第２スペーサ上の導電性導電性の第４スペーサであって、前記第３及び第４のスペーサが離隔されており、前記第３及び第４のスペーサが互いに面し、前記第３スペーサの底面が、前記第１及び第２のスペーサの間に露出している前記ビット線の前記上面に面して突き出ており、前記第４スペーサの底面が前記第１及び第２のスペーサの間に露出している前記ビット線の前記上面に面して突き出ている、前記第３及び第４のスペーサと、
を更に含む、請求項１の構造。
【請求項１１】
前記少なくとも１つのナノチューブの前記第２端部に最も近い前記少なくとも１つのナノチューブの上方部分が前記第１スペーサと接触しているときには、前記少なくとも１つのナノチューブの前記第２端部が第３スペーサの底面の下に接触せずに配置され、
前記少なくとも１つのナノチューブの前記第２端部に最も近い前記少なくとも１つのナノチューブの前記上方部分が前記第２スペーサと接触しているときには、前記少なくとも１つのナノチューブの前記第２端部が第４スペーサの前記底面の下に接触せずに配置される、
請求項１０の構造。
【請求項１２】
前記第１のワード線ワード線及び前記第３スペーサに前記第２のワード線ワード線及び前記ビット線とは逆のバイアス電圧を印加し、さらに前記第２のワード線ワード線及び前記第４スペーサに前記第１のワード線ワード線とは逆のバイアス電圧を印加するための手段を更に含む、請求項１１の構造。
【請求項１３】
前記少なくとも１つのナノチューブの前記第２端部に最も近い前記少なくとも１つのナノチューブの前記上方部分が前記第１スペーサと接触しているときに、前記少なくとも１つのナノチューブの前記第２端部と前記第３スペーサの前記底面との間の第１ギャップを貫通する電界放出電流を検知するための手段と、
前記少なくとも１つのナノチューブの前記第２端部に最も近い前記少なくとも１つのナノチューブの前記上方部分が前記第２スペーサと接触しているときに、前記少なくとも１つのナノチューブの前記第２端部と前記第４スペーサの前記底面との間の第２ギャップを貫通する電界放出電流を検知するための手段と、
を更に含む、請求項１１の構造。
【請求項１４】
前記ビット線がカーボン・ナノチューブの形成のための触媒材料を含む、請求項１の構造。
【請求項１５】
基板上に第１絶縁層を形成するステップと、
前記第１絶縁層の上面が導電性導電性ビット線の上面と同一の平面上に存在するように、前記第１絶縁層の上面上に前記導電性導電性ビット線を形成するか又は前記第１絶縁層内に前記導電性導電性ビット線を形成するステップと、
前記第１絶縁層の露出した表面上および前記ビット線の露出した表面上に誘電体層誘電体層を形成するステップと、
上面、第１側壁を有する第１の導電性導電性ワード線ワード線を形成しかつ上面及び第２側壁を有する第２の導電性導電性ワード線ワード線を形成するステップであって、前記第１及び第２のワード線ワード線が離隔され、前記第１及び第２の側壁が互いに面している、ステップと、
前記第１のワード線ワード線の前記上面と直接物理的に接触しかつ同じ広さに広がる第１誘電体キャップ誘電体キャップを形成し、かつ前記第２のワード線ワード線の前記上面と直接物理的に接触しかつ同じ広さに広がる第２誘電体キャップ誘電体キャップを形成するステップと、
前記第１側壁上に第１誘電体スペーサを形成しかつ前記第２側壁上に第２誘電体スペーサを形成するステップであって、前記第１及び第２スペーサが離隔され、前記第１及び第２スペーサが互いに面している、ステップと、
前記第１絶縁層上に第２絶縁層を形成するステップであって、前記第２絶縁層の上面が前記第１及び第２誘電体キャップ誘電体キャップの上面と同一の平面上に広がる、ステップと、
前記第１及び第２スペーサの間で前記第２絶縁層及び前記誘電体層誘電体層を除去するステップと、
前記第１及び第２スペーサの間で露出している前記ビット線の上面上に少なくとも１つのナノチューブを成長させるステップと、
を含む方法。
【請求項１６】
前記第２端部に最も近い前記少なくとも１つのナノチューブの部分が前記第１のスペーサ又は前記第２のスペーサに可逆的に接触し得るように、前記少なくとも１つのナノチューブが可撓性であって前記第１端部及び前記第２端部の間の長さを有する、請求項１５の方法。
【請求項１７】
前記少なくとも１つのナノチューブはカーボン・ナノチューブである、請求項１５の方法。
【請求項１８】
前記少なくとも１つのナノチューブは単一壁単一壁カーボン・ナノチューブである、請求項１５の方法。
【請求項１９】
前記ビット線はカーボン・ナノチューブの形成のための触媒材料を含む、請求項１５の方法。
【請求項２０】
前記第２スペーサを除去し、かつ第３誘電体スペーサを前記第１スペーサ上に、第４スペーサを前記第２のワード線ワード線の前記第２側壁上に形成するステップを更に含む、請求項１５の方法。
【請求項２１】
前記第１スペーサは前記第１のワード線ワード線の前記上面に垂直な方向において第１の厚さを有し、
前記第３スペーサは前記第１のワード線ワード線の前記上面に垂直な方向において第２の厚さを有し、
前記第４スペーサは前記第２のワード線ワード線の前記上面に垂直な方向において前記第２の厚さを有し、
前記第２の厚さは前記第１の厚さより小さい、
請求項２０の方法。
【請求項２２】
前記第１誘電体キャップ誘電体キャップは前記第１のワード線ワード線の第１側壁と同じ広さに広がる第３の側壁を有し、前記第２誘電体キャップ誘電体キャップは前記第２のワード線ワード線の第２側壁と同じ広さに広がる第４の側壁を有し、前記第３及び第４の側壁は互いに面し、前記第１スペーサは前記第３側壁の上に直接物理的に接触して広がり、前記第２スペーサは前記第４側壁の上に直接物理的に接触して広がり、
前記方法は、導電性導電性第３スペーサを前記第１スペーサ上に、導電性導電性第４スペーサを前記第２スペーサ上に形成するステップを更に含み、前記第３及び第４スペーサは離隔され、前記第３及び第４スペーサは互いに面し、前記第３スペーサの底面は前記第１及び第２のスペーサの間に露出している前記ビット線の前記上面に面して突き出ており、前記第４スペーサの底面は前記第１及び第２のスペーサの間に露出している前記ビット線の前記上面に面して突き出ている、
請求項１５の方法。
【請求項２３】
前記少なくとも１つのナノチューブを形成するステップの後に、
前記第１及び第２スペーサの間のスペースに充填材料を充填するステップと、
前記充填材料の一部分を除去して、前記第１及び第２誘電体キャップ誘電体キャップの同一平面上に存在する上面より下に前記充填材料の凹部の上面を形成し、かつ、前記少なくとも１つのナノチューブの前記第２端部に最も近い前記少なくとも１つのナノチューブの一部分を除去して、前記少なくとも１つのナノチューブの新しい第２端部を形成するステップと、
導電性導電性第３スペーサを前記第１スペーサ上に、かつ導電性導電性第４スペーサを前記第２スペーサ上に形成するステップであって、前記第３及び第４スペーサが離隔され、前記第３及び第４スペーサの側面が互いに面し、前記第３スペーサの底面が前記充填材料の前記凹部上面と直接物理的に接触し、前記第４スペーサの底面が前記充填材料の前記凹部上面と直接物理的に接触する、ステップと、
残りの充填材料を全て除去するステップと、
前記第３スペーサの露出している表面全体から前記第３スペーサの層を等方的に除去し、かつ、前記第４スペーサの露出している表面全体から前記第４スペーサの層を等方的に除去するステップと、
を更に含む、請求項１５の方法。
【請求項２４】
装置を設けるステップであって、前記装置は、
ビット線と、
底面、上面及び第１の側壁を有する第１の導電性導電性ワード線ワード線と、
底面、上面及び第２の側壁を有する第２の導電性導電性ワード線ワード線であって、前記第１及び第２のワード線ワード線の前記上面及び底面が前記ビット線の前記上面に平行であり、前記第１及び第２の側壁が前記ビット線の前記上面にほぼ垂直であり、前記第１及び第２のワード線ワード線が離隔されており、前記第１及び第２の側壁が互いに面している、前記第２の導電性導電性ワード線ワード線と、
前記第１及び第２のワード線ワード線の前記底面と前記ビット線の前記上面との間の誘電体層誘電体層と、
前記第１側壁上の第１誘電体スペーサ及び前記第２側壁上の第２誘電体スペーサであって、前記第１及び第２スペーサが離隔され、前記第１及び第２スペーサが互いに面し、前記ビット線の前記上面が前記第１及び第２スペーサの間で露出している、前記第１誘電体スペーサ及び第２誘電体スペーサと、
第１端部及び反対側の第２端部を有する少なくとも１つの導電性導電性ナノチューブであって、前記第１端部が前記ビット線に永久的に接続され、前記少なくとも１つのナノチューブが前記ビット線の前記上面から遠ざかって延びている、前記導電性導電性ナノチューブと、
を含む、ステップと、
前記少なくとも１つのナノチューブを前記第１スペーサ又は前記第２スペーサに静電的に引き付けるステップであって、前記少なくとも１つのナノチューブの前記第２端部に最も近い前記少なくとも１つのナノチューブの上方部分がファンデルワールス力により前記第１又は第２スペーサに一時的に接続される、ステップと、
前記少なくとも１つのナノチューブが前記第１スペーサ又は前記第２スペーサのどちらに一時的に接続されているかを検知するステップと、
を含む方法。
【請求項２５】
前記検知するステップは、前記第１のワード線ワード線と前記ビット線との間のキャパシタンス変化を測定するステップ又は前記第２のワード線ワード線と前記ビット線との間のキャパシタンス変化を測定するステップ又は前記第１のワード線ワード線、前記第２のワード線ワード線又は前記ビット線における電流のスパイクを測定するステップを含む、請求項２４の方法。
【請求項２６】
前記第１スペーサは第１の厚さを有し、前記第２スペーサは第２の厚さを有し、前記第２の厚さは前記第１の厚さより小さく、前記検知するステップは前記第２のワード線ワード線と前記ビット線との間のトンネル電流を測定するステップを含み、前記トンネル電流は前記第２スペーサと前記少なくとも１つのナノチューブとを通る、請求項２４の方法。
【請求項２７】
前記装置は、前記第１スペーサ上の導電性導電性の第３スペーサと前記第２スペーサ上の導電性の第４スペーサとを更に含み、前記第３及び第４スペーサは離隔され、前記第３及び第４スペーサは互いに面し、前記第３スペーサの底面は、前記第１及び第２のスペーサの間に露出している前記ビット線の前記上面に面して突き出ており、前記第４スペーサの底面は前記第１及び第２のスペーサの間に露出している前記ビット線の前記上面に面して突き出ている、請求項２４に記載の方法。
【請求項２８】
前記検知するステップは前記第３スペーサ又は前記第４スペーサと前記ビット線との間の電界放出電流を測定するステップを含み、前記少なくとも１つのナノチューブが前記第１スペーサに一時的に接続されているときには、前記電界放出電流は前記少なくとも１つのナノチューブの前記第２端部と前記第３スペーサとの間のギャップを飛び越し、前記少なくとも１つのナノチューブが前記第２スペーサに一時的に接続されているときには、前記電界放出電流は前記少なくとも１つのナノチューブの前記第２端部と前記第４スペーサとの間のギャップを飛び越える、請求項２７の方法。
【請求項２９】
セルのアレイを含む装置であって、各セルは、
底面、上面及び第１の側壁を有する第１の導電性導電性ワード線ワード線と、
底面、上面及び第２の側壁を有する第２の導電性導電性ワード線ワード線であって、前記第１及び第２のワード線ワード線の前記上面及び底面がビット線の前記上面に平行であり、前記第１及び第２の側壁が前記ビット線の前記上面にほぼ垂直であり、前記第１及び第２のワード線ワード線が離隔されており、前記第１及び第２の側壁が互いに面している、前記第２の導電性導電性ワード線ワード線と、
前記第１及び第２のワード線ワード線の前記底面と前記ビット線の前記上面との間の誘電体層誘電体層と、
前記第１の側壁上の第１誘電体スペーサ及び前記第２側壁上の第２誘電体スペーサであって、前記第１及び第２スペーサが離隔され、前記第１及び第２スペーサが互いに面し、前記ビット線の前記上面が前記第１及び第２スペーサの間で露出している、前記第１誘電体スペーサ及び第２誘電体スペーサと、
第１端部及び反対側の第２端部を有する少なくとも１つの導電性導電性ナノチューブであって、前記第１端部が前記ビット線に永久的に接続され、前記少なくとも１つのナノチューブがビット線の前記上面から遠ざかって延びている、前記少なくとも１つの導電性導電性ナノチューブと、
各セルについて各々の前記少なくとも１つのナノチューブを前記第１のワード線ワード線又は前記第２のワード線ワード線に選択的に引き付けるための手段と、
各セルについて前記第１のワード線ワード線又は前記第２のワード線ワード線のどちらに前記少なくとも１つのナノチューブが引き付けられているかを選択的に検知するための手段と、
を含む装置。
【請求項３０】
前記検知手段は、前記装置の特定のワード線ワード線とビット線との間のキャパシタンス、前記装置の特定のワード線ワード線又はビット線における電流のスパイクと、前記装置の特定のワード線ワード線とビット線との間のトンネル電流、又は前記装置の特定のビット線における電流ドレインを検知する、請求項２９の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置の分野に関し、特に垂直ナノチューブを用いる不揮発性スイッチング装置及びメモリ装置と、垂直ナノチューブを用いる不揮発性スイッチング装置及びメモリ装置を製造する方法とに関する。
【背景技術】
【０００２】
固体電子装置、特にメモリ装置のためのセルとして、またスイッチング装置として用いられる固体電子装置の性能を高め、電力消費量を減少させ、寸法を小さくする継続的ニーズが存在する。更に、半導体装置のサイズが小さくなるに連れて、いろいろな輻射（放射）源が半導体ベースのメモリ及びスイッチング装置の状態変化を引き起こすことが明らかにされた。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、不揮発性で輻射堅牢なメモリ及びスイッチング装置に対するニーズが存在する。
【課題を解決するための手段】
【０００４】
本発明の第１の態様は、基板の上面上の絶縁層と、その絶縁層内に又はその絶縁層の上面上に形成された導電性ビット線であって、その上面が基板の上面に平行である導電性ビット線と、底面、上面及び第１側壁を有する第１の導電性ワード線と、底面、上面及び第２の側壁を有する第２の導電性ワード線であって、第１及び第２のワード線の上面及び底面がビット線の上面に平行であり、第１及び第２の側壁がビット線の上面にほぼ垂直であり、第１及び第２のワード線が離隔されており、第１及び第２の側壁が互いに面している第２の導電性ワード線と、第１及び第２のワード線の底面とビット線の上面との間の誘電体層と、第１側壁上の第１誘電体スペーサ及び第２側壁上の第２誘電体スペーサとであって、第１及び第２スペーサが離隔され、第１及び第２スペーサが互いに面し、ビット線の上面が第１及び第２スペーサの間で露出している、第１スペーサ及び第２スペーサと、第１端部及び反対側の第２端部を有する少なくとも１つの導電性ナノチューブであって、第１端部がビット線に永久的に接続され、ビット線の上面から遠ざかって延びている、導電性ナノチューブと、を含む構造である。。
【０００５】
本発明の第２の態様は、第２端部に最も近い１つ以上のナノチューブの部分が第１又は第２のスペーサに可逆的に接触し得るように、少なくとも１つのナノチューブが可撓性であって第１及び第２端部の間の長さを有するようになっている、本発明の第１の態様である。
【０００６】
本発明の第３の態様は、少なくとも１つのナノチューブがファンデルワールス力によって第１又は第２のスペーサと接触する状態に可逆的に保持されるようになっている、本発明の第１の態様である。
【０００７】
本発明の第４の態様は、少なくとも１つのナノチューブがカーボン・ナノチューブである、本発明の第１の態様である。
【０００８】
本発明の第５の態様は、少なくとも１つのナノチューブが単一（一重）壁カーボン・ナノチューブである、本発明の第１の態様である。
【０００９】
本発明の第６の態様は、第１ワード線及びビット線に第２ワード線とは逆のバイアス電圧を印加し、また第２ワード線及びビット線に第１ワード線とは逆のバイアス電圧を印加するための手段を更に含む、本発明の第１の態様である。
【００１０】
本発明の第７の態様は、第１若しくは第２のワード線又はビット線における電流のスパイクを検出するための手段、又は第１ワード線及びビット線の間又は第２ワード線及びビット線の間のキャパシタンス変化を検知するための手段を更に含む、本発明の第１の態様である。
【００１１】
本発明の第８の態様は、第１スペーサの上に第３スペーサを更に含む本発明の第１の態様であり、第１側壁に垂直に測定された第１及び第２スペーサの合計の厚さは第２側壁に垂直に測定された第２スペーサの厚さより大きい。
【００１２】
本発明の第９の態様は、第２スペーサを通るトンネル電流、第２ワード線及びビット線の間の電流、を検知するための手段を更に含み、前記電流が１つ以上のナノチューブを通って流れる、本発明の第１の態様である。
【００１３】
本発明の第１０の態様は、底面、上面及び第３の側壁を有する第１誘電体キャップであって、第１誘電体キャップの底面が第１ワード線の上面と直接物理的に接触しかつ同じ広さに広がる第１誘電体キャップと、底面、上面及び第４の側壁を有する第２誘電体キャップであって、第２誘電体キャップの底面が第２ワード線の上面と直接物理的に接触しかつ同じ広さに広がり、第３及び第４の側壁が互いに面し、第１スペーサが第３の側壁の上に直接物理的に接触して広がりかつ第２スペーサが第４の側壁の上に直接物理的に接触して広がる第２誘電体キャップと、第１スペーサ上の導電性の第３スペーサ及び第２スペーサ上の導電性の第４スペーサであって、第３及び第４のスペーサが離隔されており、第３及び第４のスペーサが互いに面し、第３スペーサの底面が、第１及び第２のスペーサの間に露出しているビット線の上面に面して突き出ており、第４スペーサの底面が第１及び第２のスペーサの間に露出しているビット線の上面に面して突き出ている第３及び第４のスペーサと、を更に含む本発明の第１の態様である。
【００１４】
本発明の第１１の態様は、少なくとも１つのナノチューブの第２端部に最も近い少なくとも１つのナノチューブの上方部分が第１スペーサと接触しているときには、少なくとも１つのナノチューブの第２端部が第３スペーサの底面の下に接触せずに配置され、少なくとも１つのナノチューブの第２端部に最も近い少なくとも１つのナノチューブの上方部分が第２スペーサと接触しているときには、少なくとも１つのナノチューブの第２端部が第４スペーサの底面の下に接触せずに配置されるようになっている本発明の第１０の態様である。
【００１５】
本発明の第１２の態様は、第１ワード線及び第３スペーサに第２ワード線及びビット線とは逆のバイアス電圧を印加し、さらに第２ワード線及び第４スペーサに第１ワード線とは逆のバイアス電圧を印加するための手段を更に含む本発明の第１１の態様である。
【００１６】
本発明の第１３の態様は、少なくとも１つのナノチューブの第２端部に最も近い少なくとも１つのナノチューブの上方部分が第１スペーサと接触しているときに、少なくとも１つのナノチューブの第２端部と第３スペーサの底面との間の第１ギャップを貫通する電界放出電流を検知するための手段と、少なくとも１つのナノチューブの第２端部に最も近い少なくとも１つのナノチューブの上方部分が第２スペーサと接触しているときに、少なくとも１つのナノチューブの第２端部と第４スペーサの底面との間の第２ギャップを貫通する電界放出電流を検知するための手段と、を更に含む本発明の第１１の態様である。
【００１７】
本発明の第１４の態様は、ビット線がカーボン・ナノチューブの形成のための触媒材料を含む本発明の第１の態様である。
【００１８】
本発明の特徴は、添付されている請求項に記載されている。しかし、本発明自体は、添付図面と関連させて実施例に関する以下の詳細な記述を読むことから最も良く理解されるであろう。
【発明を実施するための最良の形態】
【００１９】
ナノチューブはより正確にはフラーレンと呼ばれ、それは六角形及び五角形に配列された原子から成る閉鎖ケージ分子（ｃｌｏｓｅｄ−ｃａｇｅ  ｍｏｌｅｃｕｌｅｓ）である。２つのタイプのフラーレン、すなわち“バッキーボール”とも呼ばれる閉鎖スフェロイド・ケージ・フラーレンとフラーレン・チューブと、がある。フラーレン・チューブは２つのタイプ、すなわち中空チューブのような構造である単一（一重）壁フラーレン・チューブと多重壁フラーレン・チューブと、として現れる。多重壁フラーレンは複数の同心シリンダの集合に似ている。単一壁フラーレンは以下では単一壁ナノチューブ（ＳＷＮＴ）と呼ばれ、多重壁フラーレンは以下では多重壁ナノチューブ（ＭＷＮＴ）と呼ばれる。
【００２０】
本発明は、ｓｐ２ハイブリッド・カーボン（ｓｐ２−ｈｙｂｒｉｄｉｚｅｄ  ｃａｒｂｏｎ）から成る導電性の単一壁及び多重壁カーボン・ナノチューブを用いて記述されるけれども、導電性の又は半導電性の単一壁又は多重壁カーボン・ナノチューブの代わりに他の導電性又は半導電性材料から成る導電性又は半導電性の単一壁及び多重壁ナノチューブが使用され得る。本発明の目的上、カーボン・ナノチューブ（ＣＮＴ）という用語は、別様に明示されなければカーボンＳＷＮＴ又はカーボンＭＷＮＴを意味する。
【００２１】
本発明の実施態様で使用されるＣＮＴは、ビット線を高温でＣＮＴ前駆物質の蒸気混合物と任意選択でＣＮＴ触媒とに触れさせることによって、絶縁層上に形成されるか又は絶縁層に埋め込まれる導電性ビット線上で成長させられる。一例では、ＣＮＴ前駆物質は炭化水素又は炭化水素イソマー混合物であり、ビット線は、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、又は当該技術分野で知られている他の材料を含む。一例では、ＣＮＴの形成は約４００℃から約９００℃の間の高温で行われる。
【００２２】
ＣＮＴの代わりにノン・カーボンＳＷＮＴ及びＭＷＮＴが使用され、またノン・カーボンＳＷＮＴ及びＭＷＮＴを形成するために、使用される反応物質が変更されるときには、ビット線の組成を適宜変更する必要があろうけれども、ビット線の材料は依然として導電性の材料である。
【００２３】
図１から７までは、本発明の第１実施態様に従う装置の製造を示す横断面図である。図１において、基板１００の上面に第１絶縁層１０５が形成されている。基板１００の上面は水平面を確定し、基板１００の上面に垂直な線は垂直方向を確定する。第１絶縁層１０５の上面にビット線１１０が形成されている。或いは、ビット線１１０が第１絶縁層１０５内に象嵌されて第１絶縁層１０５及びビット線１１０の上面が同一平面上にあってもよい（図８を参照）。第１誘電体層１１５がビット線１１０の上面（及び第１絶縁層１０５の露出した上面）上に形成されている。
【００２４】
一例では、第１絶縁層１０５はＳｉＯ２を含む。一例では、ビット線１１０はＦｅ、Ｃｏ、Ｎｉ、他の導電性ＣＮＴ−触媒材料、又はこれらの組み合わせを含む。一例では、ビット線１１０はＦｅ、Ｃｏ、Ｎｉ、又は他のＣＮＴ触媒材料及びこれらの組み合わせの層を含む。一例では、ビット線１１０は、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、銅（Ｃｕ）、アルミニウム（Ａｌ）又はこれらの組み合わせの１つ又は複数の層の上に層Ｆｅ、Ｃｏ、Ｎｉ、又は他のＣＮＴ触媒材料を含む。一例では、第１誘電体層１１５は窒化シリコン（Ｓｉ３Ｎ４）を含む。
【００２５】
図２において、第１導電性ワード線１２０Ａ及び第２導電性ワード線１２０Ｂが第１誘電体層１１５の上面上に形成されている。第１及び第２のワード線１２０Ａ及び１２０Ｂは、各々、これらのワード線の夫々の上面上に形成された夫々の誘電体キャップ１２５により覆われている。第１及び第２のワード線１２０Ａ及び１２０Ｂ及び誘電体キャップ１２５は、例えば、第１誘電体層１１５の上面上に導電層を堆積させ、その導電層の上面上にキャッピング層を堆積させ、その後に第１及び第２のワード線及び誘電体キャップを画定するためのフォトリソグラフィー・マスキング・プロセスと異方性エッチングとを行うことによって、形成され得る。
【００２６】
フォトリソグラフィー・マスキング・プロセスは、フォトレジストの層を付け、そのフォトレジスト層の領域への放射の到達を妨げるパターン化されたマスクを通してフォトレジストを化学線放射に対して露出させ、フォトレジスト層を現像してフォトレジストのパターンを生成することを含む。下にある構造をエッチングした後、フォトレジストのアイランドが除去される。
【００２７】
一例では、第１及び第２のワード線１２０Ａ及び１２０Ｂは、ドーピングされたポリシリコン、Ｗ、Ｔｉ、Ｔａ、Ｃｕ、ＴｉＮ、ＴａＮ、Ａｌ及びこれらの組み合わせを含む。一例では、誘電体キャップ１２５はＳｉ３Ｎ４を含む。
【００２８】
図３において、第１誘電体層１１５、第１及び第２のワード線１２０Ａ及び１２０Ｂ、及び誘電体キャップ１２５の全ての露出した表面の上に共形の第２誘電体層１３０が形成されている。一例では、第２誘電体層１３０はＳｉ３Ｎ４を含む。一例では、第２誘電体層１３０は高Ｋ（誘電率）材料であり、その例は、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３のような金属酸化物、又はＨｆＳｉｘＯｙ又はＨｆＳｉｘＯｙＮｚのような金属ケイ酸塩又はそれらの層の組み合わせを含むが、これらに限定はされない。高Ｋ誘電材料は約１０より大きな比誘電率を有する。一例では、第２誘電体層１３０は約７ｎｍから約２０ｎｍまでの厚さである。
【００２９】
図４において、第２誘電体層１３０（図３を参照）から第１及び第２のワード線１２０Ａ及び１２０Ｂの側壁上に誘電体側壁スペーサ１３５を形成するために反応性イオン・エッチング（ＲＩＥ）が行われている。
【００３０】
図５において、第２絶縁層１４０が形成される。第２絶縁層１４０の上面は誘電体キャップ１２５の上面と同一の平面上にある。一例では、第２絶縁層１４０は、第１誘電体層１１５の上面と誘電体キャップ１２５の上面との間の距離より大きな深さまで誘電体材料を堆積させ、その後に化学的機械研磨（ＣＭＰ）を行うことによって形成され得る。一例では、第２絶縁層１４０はＳｉＯ２を含む。
【００３１】
図６において、ワード線間から第２絶縁層１４０及び第１誘電体層１１５を除去することによって、ビット線１１０の上面１５０を露出させて第１及び第２のワード線１２０Ａ及び１２０Ｂの間にトレンチ１４５が形成されている。一例では、トレンチ１４５は、フォトリソグラフィー・マスキング・プロセスと、それに続くＲＩＥとを用いて形成される。
【００３２】
図７において、１つ以上の半導電性又は導電性のＣＮＴ１５５が第１及び第２のワード線１２０Ａ及び１２０Ｂの間でビット線１１０の露出した上面１５０上に成長させられている。ＣＮＴ１５５は、２つの対向する端部を有する。第１端部はビット線１１０に永久的に接続されているが、第２端部は他のどの様な構造にも永久的に接続されていない。ＣＮＴ１５５はビット線１１０からほぼ垂直方向に上に延びている。一例では、ＣＮＴ１５５のための成長条件は、ワード線１２０Ａ又は１２０Ｂの一方又は他方の上の露出した誘電体スペーサ１３５をＣＮＴ１５５の上端のほぼ単一の層で覆うのに充分な少なくとも１つから数個に及ぶＣＮＴを成長させるように選択される。一例では、ＣＮＴ１５５の成長は、ＣＮＴが誘電体キャップ１２５の上面より上へ延びないように、制限される。ＣＮＴ１５５は、曲がってワード線１２０Ａ上の側壁スペーサ１３５に一時的に触れ（図示されている）或いはワード線１２０Ｂ上の側壁スペーサ１３５に触れることができるように、可撓性である。単一壁ＣＮＴは多重壁ＣＮＴよりも曲がりやすいと見込まれる。
【００３３】
ビット線１１０、ワード線１２０Ａ及び１２０Ｂ、誘電体キャップ１２５、誘電体スペーサ１３５及びＣＮＴ１５５は、本発明の第１実施態様に従うスイッチング装置又はメモリ装置（又はメモリ・セル）２２５を構成する。基板１００は、半導体基板、例えばバルク・シリコン又はシリコン・オン・インシュレータ（ＳＯＩ）基板、であり得、そして、装置２２５のための支援回路を形成するために相互に接続されたトランジスタ、キャパシタ、抵抗器、ダイオード及びインダクタのような装置を含み得る。
【００３４】
図８と関連して装置２２５の動作が後に記述されるが、始めにファンデルワールス力について論じる必要がある。完全には分かっていないが、概して、ファンデルワールス力は分子間の引力である。分子における結合は、軌道電子に起因する。どの電子も、任意の時点において分子の一方の側又は他方の側に存在して分子の一方の側には余剰の負電荷を、分子の他方の側には電荷の欠如（正電荷）を、すなわちダイポールを生じさせると考えられ得る。隣接する分子のダイポールが正極から負極へ、負極から正極へと整列しているとき、弱い過渡的な静電引力が存在する。物体は多数の分子から成るので、引き付けるダイポールを有する有限の数の対分子が常に存在する。ファンデルワールス力は非常に小さい力であって簡単に破壊され得るけれども、２つの物体を離す外力が無ければ、ファンデルワールス力により互いにくっついている物体同士はくっついたままである。ナノ・スケールでは、ファンデルワールス力は重要な力である。
【００３５】
ファンデルワールス力は外部から供給される電力を必要としないので、本発明の実施態様の装置は、電力が供給されていないときには、その装置が最後に電力供給されていたときの状態を保つので、不揮発性メモリ装置である。ファンデルワールス力はイオン化輻射によりもたらされるのではないから、本発明の実施態様の装置は、イオン化輻射が当たってもその状態を保つので輻射堅牢な（ｒａｄｉａｔｉｏｎ  ｈａｒｄ）装置である。
【００３６】
図８は、本発明の第１実施態様に従う装置の等角横断面図である。図８において、第１ワード線１２０Ａに正（負）電荷があって第２ワード線１２０Ｂ及びビット線１１０に負（正）電荷があれば、ＣＮＴ１５５は負に（正に）帯電して第１ワード線１２０Ａの方に引き付けられる。第１ワード線１２０Ａとビット線１１０との間に充分な電圧がかけられると、ＣＮＴ１５５の上端は第１ワード線１２０Ａ上の誘電体側壁スペーサ１３５を押す。その電圧差が除去されると（第１及び第２のワード線１２０Ａ及び１２０Ｂ及びビット線が全て同じ電位になると）、ＣＮＴ１５５の分子と誘電体側壁スペーサ１３５の分子との間のファンデルワールス引力に起因してＣＮＴ１５５は第１ワード線１２０Ａ上の側壁スペーサ１３５にくっつき続ける。
【００３７】
第２ワード線１２０Ｂに正（負）電荷を、第１ワード線１２０Ａ及びビット線１１０に負（正）電荷を置くことによってＣＮＴ１５５の位置を“ひっくり返す（反転する）”ことができ、ＣＮＴ１５５は負（正）に帯電して第２ワード線１２０Ｂの方に引き付けられる。第２ワード線１２０Ｂ及びビット線１１０の間に充分な電圧がかけられると、ＣＮＴ１５５の上端は第１ワード線１２０Ａの側壁スペーサ１３５から離れて第２ワード線１２０Ｂ上の側壁スペーサ１３５の方へ移ってこれを押す。その電圧差が除去されると（第１及び第２のワード線１２０Ａ及び１２０Ｂ及びビット線が全て同じ電位になると）、ＣＮＴ１５５の分子と誘電体側壁スペーサ１３５の分子との間のファンデルワールス引力に起因してＣＮＴ１５５は第２ワード線１２０Ｂ上の誘電体側壁スペーサ１３５にくっつき続ける。
【００３８】
状態（ＣＮＴが第１ワード線１２０Ａの誘電体側壁スペーサ１３５にくっついているか、それとも第２ワード線１２０Ｂの誘電体側壁スペーサ１３５にくっついているか）は、ワード線におけるキャパシタンス変化又はビット線を通る電流のスパイクとして検知され得る。
【００３９】
図９から１５までは、本発明の第２実施態様に従う装置の製造を示す横断面図である。本発明の第２実施態様のための始めの製造ステップは、図１，２，３及び４に示されて上で記述されたものと同じである。図９は図４と同じである。
【００４０】
図１０において、第１ワード線１２０Ａに隣接する第２ワード線１２０Ｂの側壁１６０Ｂから誘電体側壁スペーサ１３５を除去し、第２ワード線１２０Ｂの側壁１６０Ｂを露出させるために、フォトリソグラフィー・マスキング・プロセスが行われ、次に等方性エッチングが行われる。第１ワード線１２０Ａの側壁１６０Ａは依然として側壁スペーサ１３５により覆われている。
【００４１】
図１１において、第１誘電体層１１５、誘電体キャップ１２５、誘電体側壁スペーサ１３５、及び第２ワード線１２０Ｂの露出した側壁１６０Ｂの全ての露出している表面の上に共形の第３誘電体層１６５が形成される。一例では、第３誘電体層１６５はＳｉ３Ｎ４を含む。一例では、第３誘電体層１６５は高Ｋ（誘電率）材料であり、その例は、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３のような金属酸化物、又はＨｆＳｉｘＯｙ又はＨｆＳｉｘＯｙＮｚのような金属ケイ酸塩又はそれらの層の組み合わせを含むが、これらに限定はされない。高Ｋ誘電材料は約１０より大きな比誘電率を有する。一例では、第３誘電体層１６５は約１ｎｍから約５ｎｍまでの厚さである。
【００４２】
図１２において、第３誘電体層１６５（図１１を参照）から第１ワード線１２０Ａの誘電体側壁スペーサ１３５と、第２ワード線１２０Ｂの誘電体側壁スペーサ１３５と、第２ワード線１２０Ｂの側壁１６０Ｂとの上に誘電体側壁スペーサ１７０を形成するためにＲＩＥプロセスが行われている。
【００４３】
図１３において、第２絶縁層１４０が、図５に関して上述されたように形成されている。図１４において、図６に関して上述されたようにビット線１１０の上面１５０を露出させて第１及び第２のワード線１２０Ａ及び１２０Ｂの間にトレンチ１４５が形成されている。図１５において、図７に関して上で記述されたように１つ以上の導電性ＣＮＴ１５５が第１及び第２のワード線１２０Ａ及び１２０Ｂの間でビット線１１０の露出した上面１５０上に成長させられている。
【００４４】
ビット線１１０、ワード線１２０Ａ及び１２０Ｂ、誘電体キャップ１２５、誘電体側壁スペーサ１３５、誘電体スペーサ１７０、及びＣＮＴ１５５は、本発明の第２実施態様に従うスイッチング装置又はメモリ装置（またはメモリ・セル）２３０を構成する。基板１００は、半導体基板、例えばバルク・シリコン又はシリコン・オン・インシュレータ（ＳＯＩ）基板、であり得、そして、装置２３０のための支援回路を形成するために相互に接続されたトランジスタ、キャパシタ、抵抗器、ダイオード及びインダクタのような装置を含み得る。装置２３０の動作は、図１６と関連して後に記述される。
【００４５】
図１６は、本発明の第２実施態様に従う装置の等角横断面図である。装置２３０の状態の変化は、図２に関して装置２２５について記述されたものと同様である。しかし、装置２３０の状態を検知する方法は装置２２５について記述されたものとは異なる（図８を参照）。状態（ＣＮＴ１５５が第１ワード線１２０Ａの誘電体側壁スペーサ１３５上の誘電体スペーサ１７０に接続されているか、それとも第２ワード線１２０Ｂの誘電体スペーサ１７０に接続されているか）は、ＣＮＴ１５５がファンデルワールス力により第２ワード線１２０Ｂの誘電体スペーサ１７０に接続されているときには、第２ワード線１２０Ｂから誘電体スペーサ１７０を通り、ＣＮＴ１５５を通ってビット線１１０へ流れるトンネル漏れ電流の流れ（誘電体を通る電子の流れ）として検知され得る。ＣＮＴ１５５が第１ワード線１２０Ａの誘電体側壁スペーサ１３５上の誘電体スペーサ１７０に接続されているときには第１ワード線１２０Ａからビット線１１０に流れる電流は無い（或いは遥かに少量の電流が流れる）。
【００４６】
トンネル漏れ電流は、誘電体スペーサ１７０を通る電流であって、電界効果トランジスタ（ＦＥＴ）におけるトンネル電流に似ている。ＦＥＴにおけるトンネル電流は、ゲートからゲート誘電体を通ってチャネルに流入し、そこからソース又はドレインに流れる電流である。トンネル漏れ電流は、ＦＥＴのゲートが装置のスレショルド（しきい値）電圧（ＶＴ）であるときのＦＥＴにおけるソースからドレインへの（又は逆の）通常の電流とは異なる。トンネル漏れ電流は、ＦＥＴのゲートが装置のスレショルド電圧（ＶＴ）より低いときのＦＥＴにおけるソースからドレインへの（又は逆の）サブ・スレショルド漏れ電流とは異なる。
【００４７】
従って、誘電体スペーサ１７０はトンネル漏れ電流を可能にするために充分に薄くあるべきであり、誘電体側壁スペーサ１３５の厚さ又は誘電体スペーサ１７０及び誘電体側壁スペーサ１３５の合計の厚さはトンネル漏れ電流を不可能にするか或いは少なくともそれが所定電流レベルより高くなることを妨げるために充分に厚くあるべきである。
【００４８】
図１７から２７までは、本発明の第３実施態様に従う装置の製造を示す横断面図である。本発明の第３実施態様のための始めの製造ステップは、図２，３及び４の誘電体キャップ１２５が図１７では顕著に厚い誘電体キャップ１７５に代えられていることを除いて、図１，２，３及び４に示され上述されたものと同じである。他の点では図１７は図４と同様である。一例では、誘電体キャップ１７５はＳｉ３Ｎ４を含み、基板１００の上面に垂直な方向に測定されたときワード線１２０Ａ及び１２０Ｂの約０．８５倍から約１．５倍の厚さである。
【００４９】
図１８において、第２絶縁層１８０が形成されている。第２絶縁層１８０の上面は誘電体キャップ１７５の上面と同一の平面上にある。一例では、第２絶縁層１８０は、第１誘電体層１１５の上面と誘電体キャップ１７５の上面との間の距離より大きな深さまで誘電体材料を堆積させ、その後にＣＭＰを行うことによって形成され得る。一例では、第２絶縁層１８０はＳｉＯ２を含む。
【００５０】
図１９において、ワード線間から第２絶縁層１８０及び第１誘電体層１１５を除去することによって、ビット線１１０の上面１５０を露出させて第１及び第２のワード線１２０Ａ及び１２０Ｂの間にトレンチ１８５が形成されている。一例では、トレンチ１８５は、フォトリソグラフィー・マスキング・プロセスと、それに続くＲＩＥとを用いて形成される。
【００５１】
図２０において、１つ以上の導電性または半導電性のＣＮＴ１９０が第１及び第２のワード線１２０Ａ及び１２０Ｂの間でビット線１１０の露出した上面１５０上に成長させられている。ＣＮＴ１９０は、２つの端部を有する。第１端部はビット線１１０に永久的に接続されているが、第２端部は他のどの構造にも永久的に接続されていない。一例では、ＣＮＴ１９０のための成長条件は、ワード線１２０Ａ又は１２０Ｂの一方又は他方の上の露出した誘電体側壁スペーサ１３５をＣＮＴ１９０の上端のほぼ単一の層で覆うのに充分な少なくとも１つから数個に及ぶＣＮＴを成長させるように選択される。ＣＮＴ１９０は、（図示されているように）誘電体キャップ１７５の上面より上に延びても良く、或いはもっと短くて誘電体キャップ１７５の上面より上に延びなくても良い。
【００５２】
図２１において、ワード線１２０Ａ及び１２０Ｂの間のスペース（図１９のトレンチ１８５）は充填材料１９５で満たされ、充填材料１９５の上面が誘電体キャップ１７５の上面と同一の平面内にあるようにＣＭＰが行われている。このＣＭＰにより、誘電体キャップ１７５の上面より上に延びていたＣＮＴ１９０の部分が研磨除去され、ＣＮＴ１９０Ａが形成される。一例では、充填材料１９５は多結晶の又は非晶質のゲルマニウム（Ｇｅ）を含む。
【００５３】
図２２において、充填材料１９５で部分的に満たされたトレンチ２００を形成するために充填層１９５の上方部分が除去されている。第２絶縁層１８０の上方部分も除去され得る。次に、ＣＮＴ１９０Ｂを形成するために、図２１のＣＮＴ１９０Ａの高さも、充填層１９５の残っている部分と同じ高さまで減じられる。これらの３つの操作は、１つ、２つ又は３つの別個のエッチング操作として実行され得る。２つの操作の場合には、ＣＮＴ１９０が充填材料１９５と一緒にエッチングされ得、ＣＮＴ１９０が第２絶縁層１８０と一緒にエッチングされ得、或いは充填材料１９５が第２絶縁層１８０と一緒にエッチングされ得る。
【００５４】
図２３において、第２絶縁層１８０、充填材料１９５、誘電体側壁スペーサ１３５、及び誘電体キャップ１７５の全ての露出した表面の上に共形の導電層２００が形成される。一例では、導電層２００は、ＷＳｉｘ、ＴｉＳｉ２、ＴｉＮ、ＴａＮ、ドーピングされたポリシリコン、又はこれらの組み合わせを含む。
【００５５】
図２４において、誘電体側壁スペーサ１３５の露出した側壁面上に導電性スペーサ２０５を形成するためにＲＩＥが行われている。
【００５６】
図２５において、充填材料１９５（図２２を参照）が除去されている。充填材料がＧｅである例においては、充填材料１９５を除去するために水性過酸化水素（Ｈ２Ｏ２）又は他の酸化性溶液によるエッチングが使用され得る。ＣＮＴ１９０Ｂは、ここで、独立して立っている。
【００５７】
図２６において、導電性スペーサ２０５（図２５を参照）から少量の材料を除去して、導電性スペーサ２０５Ａと、導電性スペーサ２０５Ａの底端及びＣＮＴ１９０Ｂの上端の間の寸法Ｇを有する電界放出ギャップ２３５とを生じさせるために、等方性エッチング（例えば、ウェット・エッチ又は高圧プラズマ・エッチ）が行われる。一例では、Ｇは約４ｎｍと約１０ｎｍとの間にある。
【００５８】
図２７において、ＣＮＴ１５５は、曲がって第１ワード線１２０Ａ上の誘電体側壁スペーサ１３５に触れ（図示されている）或いは第２ワード線１２０Ｂ上の側壁スペーサ１３５に触れることができるように、可撓性である。ビット線１１０、ワード線１２０Ａ及び１２０Ｂ、誘電体側壁スペーサ１３５、誘電体キャップ１７５、導電性スペーサ２０５Ａ、及びＣＮＴ１９０Ｂは、本発明の第３実施態様に従うスイッチング又はメモリ装置（又はメモリ・セル）２４０を構成する。基板１００は、半導体基板、例えばバルク・シリコン又はシリコン・オン・インシュレータ（ＳＯＩ）基板、であり得、そして、装置２４０のための支援回路を形成するために相互に接続されたトランジスタ、キャパシタ、抵抗器、ダイオード及びインダクタのような装置を含み得る。装置２４０の動作は、図２８に関連して後に記述される。
【００５９】
図２８は、本発明の第３実施態様に従う装置の等角横断面図である。装置２４０の動作は、図８に関して装置２２５について上述されたものと同様である。しかし、装置２４０の状態を検知する方法は装置２２５について記述されたものとは異なる（図８を参照）。状態（ＣＮＴ１９０Ｂがファンデルワールス力により第１ワード線１２０Ａの誘電体側壁スペーサ１３５に接続されているか、それとも第２ワード線１２０Ｂの誘電体側壁スペーサ１３５に接続されているか）は、ビット線１１０から第１ワード線１２０Ａの導電性スペーサ２０５Ａへ、第２ワード線１２０Ｂの導電性スペーサ２０５Ａへ流れる電界放出電流として検知され得る。電界放出電流の量を増やすために、導電性スペーサ２０５ＡがアノードでありＣＮＴ１９０Ｂがカソードであるように極性が調整され得る。従って、ビット線１１０を負に保つと共にワード線１２０Ａ及び１２０Ｂの逆極性を保つのが有益であり、正のワード線に関連した導電性スペーサは、電流が流れるアノードである。
【００６０】
図２９，３０及び３１は、本発明の実施態様に従う装置を使用するメモリ・アレイを示す平面図である。図２９は、本発明の第１及び第２の実施態様に従う装置を使用するメモリ・セルの第１アレイ２１０を示す。図２９において、第１セルはワード線ＷＬ１及びＷＬ２、ＣＮＴ  ＣＮＴ１及びビット線ＢＬ１を含む。第２セルはワード線ＷＬ３及びＷＬ４、ＣＮＴ  ＣＮＴ２及びビット線ＢＬ１を含む。第３セルはワード線ＷＬ１及びＷＬ２、ＣＮＴ  ＣＮＴ３及びビット線ＢＬ２を含む。第４セルはワード線ＷＬ３及びＷＬ４、ＣＮＴ  ＣＮＴ４及びビット線ＢＬ２を含む。アレイ２１０の第１セルに書き込むために、ワード線ＷＬ１は高電位にされ、ワード線ＷＬ２、ＷＬ３及びＷＬ４は低電位にされる。このときＢＬ１の状態は、ＣＮＴ  ＣＮＴ１がＷＬ１に引き付けられてファンデルワールス力を介してＷＬ１に接続されるか、それともＷＬ２に引き付けられてファンデルワールス力を介してＷＬ２に接続されるかを決定する。ワード線ＷＬ１及びＷＬ２の間の全てのセルが同時に書き込まれなければならない。アレイ２１０の第１セルに書き込んでいる間、第２セルが乱されないようにＷＬ３及びＷＬ４は互いに短絡される。
【００６１】
図３０は、本発明の第１及び第２の実施態様に従う装置を用いるメモリ・セルの第２アレイ２１５を示す。図３０において、第１セルはワード線ＷＬ１及びＷＬ２、ＣＮＴ  ＣＮＴ１及びビット線ＢＬ１を含む。第２セルはワード線ＷＬ２及びＷＬ３、ＣＮＴ  ＣＮＴ２及びビット線ＢＬ１を含む。第３セルはワード線ＷＬ３及びＷＬ４、ＣＮＴ  ＣＮＴ３及びビット線ＢＬ１を含む。第４セルはワード線ＷＬ４及びＷＬ５（図示されていない）、ＣＮＴ  ＣＮＴ４及びビット線ＢＬ１を含む。第５セルはワード線ＷＬ１及びＷＬ２、ＣＮＴ  ＣＮＴ５及びビット線ＢＬ２を含む。第６セルはワード線ＷＬ２及びＷＬ３、ＣＮＴ  ＣＮＴ６及びビット線ＢＬ２を含む。第７セルはワード線ＷＬ３及びＷＬ４、ＣＮＴ  ＣＮＴ７及びビット線ＢＬ２を含む。第８セルはワード線ＷＬ４及びＷＬ５（図示されていない）、ＣＮＴ  ＣＮＴ８及びビット線ＢＬ２を含む。
【００６２】
アレイ２１５の第２セルに書き込むために、ワード線ＷＬ１及びＷＬ２は高電位にされ、ワード線ＷＬ３、ＷＬ４及びＷＬ５は低電位にされる。図３０のアレイにおいて、非アクティブなワード線ビットを乱さないために、アクティブなセルの“左”の全てのワード線（すなわち、ワード線ＷＬ１）はアクティブなワード線すなわちワード線ＷＬ２に“短絡”され、アクティブなセルの“右”の全てのワード線（すなわち、ワード線ＷＬ３及びＷＬ４）は共に短絡され、かつワード線ＷＬ２に短絡される。（それらは“左側の”ワード線とは逆の極性に保持される）。
【００６３】
メモリ・セルの第３アレイ２２０が本発明の第３実施態様に従う装置を含むことを除いて、図３１は図２９と同様である。図３１において、第１セルは、ワード線ＷＬ１及びＷＬ２、ＣＮＴ  ＣＮＴ１、ビット線ＢＬ１、及びアノード（導電性スペーサ）Ａ１及びＡ２を含む。第２セルはワード線ＷＬ１及びＷＬ２、ＣＮＴ  ＣＮＴ２、ビット線ＢＬ２、及びアノードＡ１及びＡ２を含む。第３セルは、ワード線ＷＬ３及びＷＬ４、ＣＮＴ  ＣＮＴ３、ビット線ＢＬ１、及びアノードＡ３及びＡ４を含む。第４セルは、ワード線ＷＬ３及びＷＬ４、ＣＮＴ  ＣＮＴ４、ビット線ＢＬ２、及びアノードＡ３及びＡ４を含む。アレイ２２０の第１セルに書き込むために、ワード線ＷＬ１は高電位にされ、ワード線ＷＬ２、ＷＬ３及びＷＬ４は低電位にされ、ビット線の電位は、ＣＮＴ  ＣＮＴ１が第１セルのどちらの“側”にくっつくべきかにより適宜セットされる。第１セルから読み出すために、ビット線ＢＬ１は負にバイアスされ、他のビット線及びアノードＡ１及びＡ２は正にバイアスされる。トンネル電流は、ＣＮＴ  ＣＮＴ１と、第１セルのＣＮＴ  ＣＮＴ１が接続されている側のアノードだけとの間に確立される。
【００６４】
本発明の第３実施態様に従う装置は、図２９及び３０に描かれているものと類似するアレイに配列され得る。図２９、３０及び３１に示されているセルの個数は代表的なものと解されるべきであって、任意の数の行及び列に配列された任意の個数のセルが製造され得る。
【００６５】
この様に、本発明の実施態様は、不揮発性でかつ輻射堅牢なメモリ及びスイッチング装置を提供する。
【００６６】
本発明の実施態様の記述は、本発明の理解のために上に提示されている。本発明は、本書に記載されている特定の実施態様に限定されなくて、本発明の範囲から逸脱すること無く当業者に明らかとなる種々の改変、再整理及び置換が可能であることが理解されるであろう。従って、下記の請求項が本発明の真の範囲に属する全ての改変及び変更を包含することが意図されている。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１実施態様に従う装置の製造を示す横断面図である。
【図２】本発明の第１実施態様に従う装置の製造を示す横断面図である。
【図３】本発明の第１実施態様に従う装置の製造を示す横断面図である。
【図４】本発明の第１実施態様に従う装置の製造を示す横断面図である。
【図５】本発明の第１実施態様に従う装置の製造を示す横断面図である。
【図６】本発明の第１実施態様に従う装置の製造を示す横断面図である。
【図７】本発明の第１実施態様に従う装置の製造を示す横断面図である。
【図８】本発明の第１実施態様に従う装置の等角横断面図である。
【図９】本発明の第２実施態様に従う装置の製造を示す横断面図である。
【図１０】本発明の第２実施態様に従う装置の製造を示す横断面図である。
【図１１】本発明の第２実施態様に従う装置の製造を示す横断面図である。
【図１２】本発明の第２実施態様に従う装置の製造を示す横断面図である。
【図１３】本発明の第２実施態様に従う装置の製造を示す横断面図である。
【図１４】本発明の第２実施態様に従う装置の製造を示す横断面図である。
【図１５】本発明の第２実施態様に従う装置の製造を示す横断面図である。
【図１６】本発明の第２実施態様に従う装置の等角横断面図である。
【図１７】本発明の第３実施態様に従う装置の製造を示す横断面図である。
【図１８】本発明の第３実施態様に従う装置の製造を示す横断面図である。
【図１９】本発明の第３実施態様に従う装置の製造を示す横断面図である。
【図２０】本発明の第３実施態様に従う装置の製造を示す横断面図である。
【図２１】本発明の第３実施態様に従う装置の製造を示す横断面図である。
【図２２】本発明の第３実施態様に従う装置の製造を示す横断面図である。
【図２３】本発明の第３実施態様に従う装置の製造を示す横断面図である。
【図２４】本発明の第３実施態様に従う装置の製造を示す横断面図である。
【図２５】本発明の第３実施態様に従う装置の製造を示す横断面図である。
【図２６】本発明の第３実施態様に従う装置の製造を示す横断面図である。
【図２７】本発明の第３実施態様に従う装置の製造を示す横断面図である。
【図２８】本発明の第３実施態様に従う装置の等角横断面図である。
【図２９】本発明の実施態様に従う装置を用いるメモリ・アレイを示す平面図である。
【図３０】本発明の実施態様に従う装置を用いるメモリ・アレイを示す平面図である。
【図３１】本発明の実施態様に従う装置を用いるメモリ・アレイを示す平面図である。
【図１】
2009516362.tif 000003
【図２】
2009516362.tif 000004
【図３】
2009516362.tif 000005
【図４】
2009516362.tif 000006
【図５】
2009516362.tif 000007
【図６】
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【図７】
2009516362.tif 000009
【図８】
2009516362.tif 000010
【図９】
2009516362.tif 000011
【図１０】
2009516362.tif 000012
【図１１】
2009516362.tif 000013
【図１２】
2009516362.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2009516362.tif 000019
【図１８】
2009516362.tif 000020
【図１９】
2009516362.tif 000021
【図２０】
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【図２１】
2009516362.tif 000023
【図２２】
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【図２３】
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【図２４】
2009516362.tif 000026
【図２５】
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【図２６】
2009516362.tif 000028
【図２７】
2009516362.tif 000029
【図２８】
2009516362.tif 000030
【図２９】
2009516362.tif 000031
【図３０】
2009516362.tif 000032
【図３１】
2009516362.tif 000033
【手続補正書】
【提出日】平成21年1月29日(2009.1.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板の上面上の絶縁層と、
前記絶縁層内に又は前記絶縁層の上面上に形成された導電性ビット線であって、前記ビット線の上面が前記基板の前記上面に平行である前記導電性ビット線と、
底面、上面及び第１の側壁を有する第１の導電性ワード線と、
底面、上面及び第２の側壁を有する第２の導電性ワード線であって、前記第１及び第２のワード線の前記上面及び底面が前記ビット線の前記上面に平行であり、前記第１及び第２の側壁が前記ビット線の前記上面にほぼ垂直であり、前記第１及び第２のワード線が離隔されており、前記第１及び第２の側壁が互いに面している前記第２の導電性ワード線と、
前記第１及び第２のワード線の前記底面と前記ビット線の前記上面との間の誘電体層と、
前記第１の側壁上の第１誘電体スペーサ及び前記第２の側壁上の第２誘電体スペーサであって、前記第１及び第２スペーサが離隔され、前記第１及び第２スペーサが互いに面し、前記ビット線の前記上面が前記第１及び第２スペーサの間で露出している、前記第１誘電体スペーサ及び前記第２誘電体スペーサと、
第１端部及び反対側の第２端部を有する少なくとも１つの導電性ナノチューブであって、前記第１端部が前記ビット線に永久的に接続され、前記少なくとも１つのナノチューブは前記ビット線の前記上面から遠ざかって延びている前記ナノチューブと、を含む構造。
【請求項２】
前記第２端部に最も近い前記少なくとも１つのナノチューブの部分が前記第１のスペーサ又は前記第２のスペーサに可逆的に接触し得るように、前記少なくとも１つのナノチューブが可撓性であって前記第１端部及び前記第２端部の間の長さを有する、請求項１の構造。
【請求項３】
前記少なくとも１つのナノチューブはファンデルワールス力によって前記第１又は第２のスペーサと接触する状態に可逆的に保たれる、請求項１の構造。
【請求項４】
前記少なくとも１つのナノチューブはカーボン・ナノチューブである、請求項１の構造。
【請求項５】
前記少なくとも１つのナノチューブは単一壁カーボン・ナノチューブである、請求項１の構造。
【請求項６】
前記第１のワード線及び前記ビット線に前記第２のワード線とは逆のバイアス電圧を印加し、また前記第２のワード線及び前記ビット線に前記第１のワード線とは逆のバイアス電圧を印加するための手段を更に含む、請求項１の構造。
【請求項７】
前記第１のワード線若しくは第２のワード線又は前記ビット線における電流のスパイクを検出するための手段、又は前記第１のワード線及び前記ビット線の間又は前記第２のワード線及び前記ビット線の間のキャパシタンスの変化を検知するための手段を更に含む、請求項１の構造。
【請求項８】
前記第１スペーサの上に第３スペーサを更に含み、前記第１側壁に垂直に測定された前記第１及び第２スペーサの合計の厚さは前記第２側壁に垂直に測定された前記第２スペーサの厚さより大きい、請求項１の構造。
【請求項９】
前記第２スペーサを通り、前記第２のワード線及び前記ビット線の間を流れるトンネル電流を検知するための手段を更に含み、前記電流が前記少なくとも１つのナノチューブを通って流れる、請求項８の構造。
【請求項１０】
底面、上面及び第３の側壁を有する第１誘電体キャップであって、前記第１誘電体キャップの前記底面が前記第１のワード線の前記上面と直接物理的に接触しかつ同じ広さに広がる、前記第１誘電体キャップと、
底面、上面及び第４の側壁を有する第２誘電体キャップであって、前記第２誘電体キャップの前記底面が前記第２のワード線の前記上面と直接物理的に接触しかつ同じ広さに広がり、前記第３及び第４の側壁が互いに面し、前記第１スペーサが前記第３の側壁の上に直接物理的に接触して広がり、かつ前記第２スペーサが前記第４の側壁の上に直接物理的に接触して広がる、前記第２誘電体キャップと、
前記第１スペーサ上の導電性の第３スペーサ及び前記第２スペーサ上の導電性の第４スペーサであって、前記第３及び第４のスペーサが離隔されており、前記第３及び第４のスペーサが互いに面し、前記第３スペーサの底面が、前記第１及び第２のスペーサの間に露出している前記ビット線の前記上面に面して突き出ており、前記第４スペーサの底面が前記第１及び第２のスペーサの間に露出している前記ビット線の前記上面に面して突き出ている、前記第３及び第４のスペーサと、
を更に含む、請求項１の構造。
【請求項１１】
前記少なくとも１つのナノチューブの前記第２端部に最も近い前記少なくとも１つのナノチューブの上方部分が前記第１スペーサと接触しているときには、前記少なくとも１つのナノチューブの前記第２端部が第３スペーサの底面の下に接触せずに配置され、
前記少なくとも１つのナノチューブの前記第２端部に最も近い前記少なくとも１つのナノチューブの前記上方部分が前記第２スペーサと接触しているときには、前記少なくとも１つのナノチューブの前記第２端部が第４スペーサの前記底面の下に接触せずに配置される、
請求項１０の構造。
【請求項１２】
前記第１のワード線及び前記第３スペーサに前記第２のワード線及び前記ビット線とは逆のバイアス電圧を印加し、さらに前記第２のワード線及び前記第４スペーサに前記第１のワード線とは逆のバイアス電圧を印加するための手段を更に含む、請求項１１の構造。
【請求項１３】
前記少なくとも１つのナノチューブの前記第２端部に最も近い前記少なくとも１つのナノチューブの前記上方部分が前記第１スペーサと接触しているときに、前記少なくとも１つのナノチューブの前記第２端部と前記第３スペーサの前記底面との間の第１ギャップを貫通する電界放出電流を検知するための手段と、
前記少なくとも１つのナノチューブの前記第２端部に最も近い前記少なくとも１つのナノチューブの前記上方部分が前記第２スペーサと接触しているときに、前記少なくとも１つのナノチューブの前記第２端部と前記第４スペーサの前記底面との間の第２ギャップを貫通する電界放出電流を検知するための手段と、
を更に含む、請求項１１の構造。
【請求項１４】
前記ビット線がカーボン・ナノチューブの形成のための触媒材料を含む、請求項１の構造。
【請求項１５】
基板上に第１絶縁層を形成するステップと、
前記第１絶縁層の上面が導電性ビット線の上面と同一の平面上に存在するように、前記第１絶縁層の上面上に前記導電性ビット線を形成するか又は前記第１絶縁層内に前記導電性ビット線を形成するステップと、
前記第１絶縁層の露出した表面上および前記ビット線の露出した表面上に誘電体層を形成するステップと、
上面、第１側壁を有する第１の導電性ワード線を形成しかつ上面及び第２側壁を有する第２の導電性ワード線を形成するステップであって、前記第１及び第２のワード線が離隔され、前記第１及び第２の側壁が互いに面している、ステップと、
前記第１のワード線の前記上面と直接物理的に接触しかつ同じ広さに広がる第１誘電体キャップを形成し、かつ前記第２のワード線の前記上面と直接物理的に接触しかつ同じ広さに広がる第２誘電体キャップを形成するステップと、
前記第１側壁上に第１誘電体スペーサを形成しかつ前記第２側壁上に第２誘電体スペーサを形成するステップであって、前記第１及び第２スペーサが離隔され、前記第１及び第２スペーサが互いに面している、ステップと、
前記第１絶縁層上に第２絶縁層を形成するステップであって、前記第２絶縁層の上面が前記第１及び第２誘電体キャップの上面と同一の平面上に広がる、ステップと、
前記第１及び第２スペーサの間で前記第２絶縁層及び前記誘電体層を除去するステップと、
前記第１及び第２スペーサの間で露出している前記ビット線の上面上に少なくとも１つのナノチューブを成長させるステップと、
を含む方法。
【請求項１６】
前記第２端部に最も近い前記少なくとも１つのナノチューブの部分が前記第１のスペーサ又は前記第２のスペーサに可逆的に接触し得るように、前記少なくとも１つのナノチューブが可撓性であって前記第１端部及び前記第２端部の間の長さを有する、請求項１５の方法。
【請求項１７】
前記第２スペーサを除去し、かつ第３誘電体スペーサを前記第１スペーサ上に、第４スペーサを前記第２のワード線の前記第２側壁上に形成するステップを更に含む、請求項１５の方法。
【請求項１８】
前記第１スペーサは前記第１のワード線の前記上面に垂直な方向において第１の厚さを有し、
前記第３スペーサは前記第１のワード線の前記上面に垂直な方向において第２の厚さを有し、
前記第４スペーサは前記第２のワード線の前記上面に垂直な方向において前記第２の厚さを有し、
前記第２の厚さは前記第１の厚さより小さい、
請求項１７の方法。
【請求項１９】
前記第１誘電体キャップは前記第１のワード線の第１側壁と同じ広さに広がる第３の側壁を有し、前記第２誘電体キャップは前記第２のワード線の第２側壁と同じ広さに広がる第４の側壁を有し、前記第３及び第４の側壁は互いに面し、前記第１スペーサは前記第３側壁の上に直接物理的に接触して広がり、前記第２スペーサは前記第４側壁の上に直接物理的に接触して広がり、
前記方法は、導電性第３スペーサを前記第１スペーサ上に、導電性第４スペーサを前記第２スペーサ上に形成するステップを更に含み、前記第３及び第４スペーサは離隔され、前記第３及び第４スペーサは互いに面し、前記第３スペーサの底面は前記第１及び第２のスペーサの間に露出している前記ビット線の前記上面に面して突き出ており、前記第４スペーサの底面は前記第１及び第２のスペーサの間に露出している前記ビット線の前記上面に面して突き出ている、
請求項１５の方法。
【請求項２０】
前記少なくとも１つのナノチューブを形成するステップの後に、
前記第１及び第２スペーサの間のスペースに充填材料を充填するステップと、
前記充填材料の一部分を除去して、前記第１及び第２誘電体キャップの同一平面上に存在する上面より下に前記充填材料の凹部の上面を形成し、かつ、前記少なくとも１つのナノチューブの前記第２端部に最も近い前記少なくとも１つのナノチューブの一部分を除去して、前記少なくとも１つのナノチューブの新しい第２端部を形成するステップと、
導電性第３スペーサを前記第１スペーサ上に、かつ導電性第４スペーサを前記第２スペーサ上に形成するステップであって、前記第３及び第４スペーサが離隔され、前記第３及び第４スペーサの側面が互いに面し、前記第３スペーサの底面が前記充填材料の前記凹部上面と直接物理的に接触し、前記第４スペーサの底面が前記充填材料の前記凹部上面と直接物理的に接触する、ステップと、
残りの充填材料を全て除去するステップと、
前記第３スペーサの露出している表面全体から前記第３スペーサの層を等方的に除去し、かつ、前記第４スペーサの露出している表面全体から前記第４スペーサの層を等方的に除去するステップと、
を更に含む、請求項１５の方法。
【請求項２１】
装置を設けるステップであって、前記装置は、
ビット線と、
底面、上面及び第１の側壁を有する第１の導電性ワード線と、
底面、上面及び第２の側壁を有する第２の導電性ワード線であって、前記第１及び第２のワード線の前記上面及び底面が前記ビット線の前記上面に平行であり、前記第１及び第２の側壁が前記ビット線の前記上面にほぼ垂直であり、前記第１及び第２のワード線が離隔されており、前記第１及び第２の側壁が互いに面している、前記第２の導電性ワード線と、
前記第１及び第２のワード線の前記底面と前記ビット線の前記上面との間の誘電体層と、
前記第１側壁上の第１誘電体スペーサ及び前記第２側壁上の第２誘電体スペーサであって、前記第１及び第２スペーサが離隔され、前記第１及び第２スペーサが互いに面し、前記ビット線の前記上面が前記第１及び第２スペーサの間で露出している、前記第１誘電体スペーサ及び第２誘電体スペーサと、
第１端部及び反対側の第２端部を有する少なくとも１つの導電性ナノチューブであって、前記第１端部が前記ビット線に永久的に接続され、前記少なくとも１つのナノチューブが前記ビット線の前記上面から遠ざかって延びている、前記導電性ナノチューブと、
を含む、ステップと、
前記少なくとも１つのナノチューブを前記第１スペーサ又は前記第２スペーサに静電的に引き付けるステップであって、前記少なくとも１つのナノチューブの前記第２端部に最も近い前記少なくとも１つのナノチューブの上方部分がファンデルワールス力により前記第１又は第２スペーサに一時的に接続される、ステップと、
前記少なくとも１つのナノチューブが前記第１スペーサ又は前記第２スペーサのどちらに一時的に接続されているかを検知するステップと、
を含む方法。
【請求項２２】
前記検知するステップは、前記第１のワード線と前記ビット線との間のキャパシタンス変化を測定するステップ又は前記第２のワード線と前記ビット線との間のキャパシタンス変化を測定するステップ又は前記第１のワード線、前記第２のワード線又は前記ビット線における電流のスパイクを測定するステップを含む、請求項２１の方法。
【請求項２３】
前記第１スペーサは第１の厚さを有し、前記第２スペーサは第２の厚さを有し、前記第２の厚さは前記第１の厚さより小さく、前記検知するステップは前記第２のワード線と前記ビット線との間のトンネル電流を測定するステップを含み、前記トンネル電流は前記第２スペーサと前記少なくとも１つのナノチューブとを通る、請求項２１の方法。
【請求項２４】
前記装置は、前記第１スペーサ上の導電性の第３スペーサと前記第２スペーサ上の導電性の第４スペーサとを更に含み、前記第３及び第４スペーサは離隔され、前記第３及び第４スペーサは互いに面し、前記第３スペーサの底面は、前記第１及び第２のスペーサの間に露出している前記ビット線の前記上面に面して突き出ており、前記第４スペーサの底面は前記第１及び第２のスペーサの間に露出している前記ビット線の前記上面に面して突き出ている、請求項２１に記載の方法。
【請求項２５】
前記検知するステップは前記第３スペーサ又は前記第４スペーサと前記ビット線との間の電界放出電流を測定するステップを含み、前記少なくとも１つのナノチューブが前記第１スペーサに一時的に接続されているときには、前記電界放出電流は前記少なくとも１つのナノチューブの前記第２端部と前記第３スペーサとの間のギャップを飛び越し、前記少なくとも１つのナノチューブが前記第２スペーサに一時的に接続されているときには、前記電界放出電流は前記少なくとも１つのナノチューブの前記第２端部と前記第４スペーサとの間のギャップを飛び越える、請求項２４の方法。
【請求項２６】
セルのアレイを含む装置であって、各セルは、
底面、上面及び第１の側壁を有する第１の導電性ワード線と、
底面、上面及び第２の側壁を有する第２の導電性ワード線であって、前記第１及び第２のワード線の前記上面及び底面がビット線の前記上面に平行であり、前記第１及び第２の側壁が前記ビット線の前記上面にほぼ垂直であり、前記第１及び第２のワード線が離隔されており、前記第１及び第２の側壁が互いに面している、前記第２の導電性ワード線と、
前記第１及び第２のワード線の前記底面と前記ビット線の前記上面との間の誘電体層と、
前記第１の側壁上の第１誘電体スペーサ及び前記第２側壁上の第２誘電体スペーサであって、前記第１及び第２スペーサが離隔され、前記第１及び第２スペーサが互いに面し、前記ビット線の前記上面が前記第１及び第２スペーサの間で露出している、前記第１誘電体スペーサ及び第２誘電体スペーサと、
第１端部及び反対側の第２端部を有する少なくとも１つの導電性ナノチューブであって、前記第１端部が前記ビット線に永久的に接続され、前記少なくとも１つのナノチューブがビット線の前記上面から遠ざかって延びている、前記少なくとも１つの導電性ナノチューブと、
各セルについて各々の前記少なくとも１つのナノチューブを前記第１のワード線又は前記第２のワード線に選択的に引き付けるための手段と、
各セルについて前記第１のワード線又は前記第２のワード線のどちらに前記少なくとも１つのナノチューブが引き付けられているかを選択的に検知するための手段と、
を含む装置。
【請求項２７】
前記検知手段は、前記装置の特定のワード線とビット線との間のキャパシタンス、前記装置の特定のワード線又はビット線における電流のスパイクと、前記装置の特定のワード線とビット線との間のトンネル電流、又は前記装置の特定のビット線における電流ドレインを検知する、請求項２６の装置。