(57)【要約】  本発明は、クロック信号に可変遅延を印加する少なくとも１つの遅延ラインと上記遅延ラインの可変遅延を制御するコントローラとを備えたデバイスに関する。各遅延ラインは、互いに異なる遅延値を与える複数の連結された遅延バンクと、上記各遅延バンクにわたってこれらに平行するバイパスと、上記各遅延バンクに関連づけられる、個々の遅延バンク又は個々のバイパスのいずれかを選択するスイッチング素子とを備える。上記各遅延バンクは、遅延バンクを介してコントローラへ向かうクロック信号の伝搬を示す遅延バンクの状態指示データを有する。コントローラは、指示されるクロック信号の伝搬を上記スイッチング素子の設定に際して考慮するために設けられる。
2009525649.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に可変遅延を印加する少なくとも１つの遅延ライン（３６，３７，３９，４１）と、上記遅延ラインの可変遅延を制御するコントローラ（５２）とを備えたデバイスであって、
上記各遅延ラインは、
クロック信号入力と、
クロック信号出力と、
上記入力と上記出力との間の複数の連結された遅延バンク（ＤＢ０−ＤＢ７）とを備え、上記遅延バンクは互いに異なる遅延値を供給し、
上記各遅延バンクにわたって上記遅延バンクに平行するバイパスと、
上記各遅延バンクに関連づけられ、上記個々の遅延バンク又は上記個々のバイパスのいずれかを選択するスイッチング素子（５４，５５）とを備え、
上記各遅延バンクは、上記遅延バンクを介して上記コントローラ（５２）へ向かう上記クロック信号の伝搬を指示する遅延バンクの状態指示データ（Ｔａｐ［７：０］）を有し、上記コントローラは、上記スイッチング素子の設定に際して上記指示されるクロック信号の伝搬を考慮するために設けられることを特徴とするデバイス。
【請求項２】
上記遅延バンク（ＤＢ０−ＤＢ７）は連続するバイナリ重み付き遅延値を有し、上記遅延バンクの各状態指示データ（Ｔａｐ［７：０］）はシングルビットであることを特徴とする請求項１に記載のデバイス。
【請求項３】
上記各遅延バンク（ＤＢ０−ＤＢ７）は１以上の単位遅延素子を備え、全ての単位遅延素子は実質的に同じ遅延値を供給することを特徴とする請求項１又は２に記載のデバイス。
【請求項４】
１以上の上記遅延バンク（ＤＢ０−ＤＢ７）は可変であってその遅延値を変えることを特徴とする先行する請求項のいずれか１つに記載のデバイス。
【請求項５】
上記遅延バンク（ＤＢ０−ＤＢ７）は昇順で配置されることを特徴とする先行する請求項のいずれか１つに記載のデバイス。
【請求項６】
上記コントローラ（５２）は、上記遅延ラインから遷移エッジを除去する装置を備えたことを特徴とする先行する請求項のいずれか１つに記載のデバイス。
【請求項７】
上記装置は、上記指示される伝搬を表現するデジタル値を格納するレジスタ（４９）と、上記デジタル値に対して上記遷移エッジを除去するようにデジタル演算を実行する演算子（４８）と、上記クロック信号出力を上記クロック信号のレベルの１つに一時的に固定するレベル固定素子（５０）とを備えたことを特徴とする請求項６に記載のデバイス。
【請求項８】
上記演算子は上記デジタル値を回転するロテータ（４８）であり、上記レベル固定素子は上記出力を上記遅延ラインから一時的に切断するスイッチング素子（５０）を備えたことを特徴とする請求項７に記載のデバイス。
【請求項９】
上記コントローラ（５２）は、上記出力にインバータ（５１）を備えたことを特徴とする先行する請求項のいずれか１つに記載のデバイス。
【請求項１０】
上記コントローラ（５２）は、上記遅延ラインを介して伝搬するクロック信号の遷移エッジを、反対側の遷移エッジが上記遅延ラインの出力において発生するときに検出するために設けられることを特徴とする先行する請求項のいずれか１つに記載のデバイス。
【請求項１１】
上記コントローラは、不適切な入力−出力動作が発生するとクロックサイクルをスキップするスキップ回路（５３）を備えたことを特徴とする先行する請求項のいずれか１つに記載のデバイス。
【請求項１２】
上記デバイスは、粗い遅延値を印加する一方と、細かい遅延値を印加するもう一方である２つの直列の遅延ライン（３６，３７）を備えたことを特徴とする先行する請求項のいずれか１つに記載のデバイス。
【請求項１３】
上記デバイスは、既知のパルス列を備えた受信信号と同期してシステムクロックを発生させるシステムクロック発生回路（３３）であり、
上記回路は、
位相ロックループ（３５）と、
上記システムクロックへ粗い遅延を印加する上記粗い遅延ライン（３６）と、
上記システムクロックへ細かい遅延を印加する上記細かい遅延ライン（３７）と、
上記位相ロックループ、粗い遅延ライン及び細かい遅延ラインを制御することによって上記パルス列を走査する制御手段（２０，３８）とを備えたことを特徴とする請求項１２に記載のデバイス。
【請求項１４】
上記デバイスは、外部構成要素を起動／停止する動作窓を発生させるプログラム可能デューティーサイクル発生器（３２）であり、
上記デューティーサイクル発生器は、
システムクロックを受信するシステムクロック入力と、
上記システムクロックへ可変遅延を印加する請求項１乃至１１のうちのいずれか１つに記載の第１の遅延ライン（３９）と、
上記第１の遅延ライン（３９）の上記システムクロック入力側及び出力側へ接続される、上記システムクロック及び上記遅延されるシステムクロックからインタリーブされるパルス位置変調窓を備えた出力信号を発生するために設けられるパルス位置変調窓発生器（４０）と、
上記出力信号に可変遅延を印加する請求項１乃至１１のうちのいずれか１つに記載の第２の遅延ライン（４１）と、
上記第２の遅延ライン（４１）との複数の接続部を有しかつ上記接続部の選択に際して現出する信号を基礎として上記動作窓を発生させるために設けられるパルス発生器（４２）とを備えたことを特徴とする請求項１乃至１１のうちのいずれか１つに記載のデバイス。
【請求項１５】
種々のアナログ及びデジタル構成要素を備え、上記アナログ及びデジタル構成要素は、請求項１３に記載のシステムクロック発生回路（３３）と、上記アナログ及びデジタル構成要素の動作を受信される超広帯域信号に同期させる請求項１４に記載のデューティーサイクル発生器（３２）とを備えた超広帯域受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばクロック信号をデータ信号に同期させるために、遅延ラインを使用してクロック信号に可変遅延を印加するデバイスに関する。本デバイスは、例えば超広帯域（ＵＷＢ）受信又は送信デバイスであり、特に、アナログ−デジタル変換器及び積分器のような上記デバイスの部品の電力オン／オフ切換を有効化することによって、タイミング窓の間の電力消費を低減するように設計されるデバイスである。
【背景技術】
【０００２】
連邦通信委員会（ＦＣＣ）は、３．１ＧＨｚから１０．６ＧＨｚまでの超広帯域（ＵＷＢ）通信を認可している。ＵＷＢパルスは極超短波（ナノ秒スケール）波形に依存してＵＷＢスペクトル占有を保有することから、ＵＷＢ無線回路は、ｉ）障害物を貫く強化された能力、ｉｉ）センチメートルレベル範囲の超高精度、ｉｉｉ）潜在的な非常に高いデータレート並びに高いユーザ容量、ｉｖ）少ない電力消費を有する小型回路サイズという固有の利点を有する。
【０００３】
【非特許文献１】IEEE 802.15.4a: URL: http://www.ieee802.org/l5/pub/TG4a.html.
【非特許文献２】L. Yang and G. R. Giannakis, "Ultra-wideband communications: an idea whose time has come", IEEE Signal Processing Magazine, pp.26-54, November 2004.
【非特許文献３】S. Iida, K. Tanaka, H. Suzuki, N. Yoshikawa, N. Shoji, B. Griffiths, D. Mellor, F. Hayden, I. Butler, and J. Chatwin, "A 3.1 to 5GHz CMOS DSSS UWB transceiver for WPANs", in ISSCC Digest of Technical Papers, pp.214-215, 594, February 2005.
【非特許文献４】R. Blazquez, P. P. Newaskar, F. S. Lee, and A. P. Chandrakasan, "A baseband processor for impulse ultra-wideband communications", IEEE Journal on Solid-State Circuits, Vol.40, No.9, pp.1821-1828, September 2005.
【非特許文献５】J. Ryckaert, M. Badaroglu, C. Desset, V. De Heyn, G. Van der Plas, P. Wambacq, B. Van Poucke, and S. Donnay", Carrier-based UWB impulse radio: simplicity, flexibility, and pulser implementation in 180 nm CMOS", in Proc. IEEE Int. Conf. on UWB, September 2005.
【非特許文献６】J. Ryckaert, C. Desset, A. Fort, M. Badaroglu, V. De Heyn, P. Wambacq, G. Van der Plas, S. Donnay, B. Van Poucke, and B. Gyselinckx", Ultra-wideband transmitter for low-power wireless body area networks: design and evaluation", IEEE Transactions on Circuits and Systems Part I, Vol.52, No.12, pp.2515-2525, December 2005.
【非特許文献７】J. Ryckaert, M. Badaroglu, V. De Heyn, G. Van der Plas, P. Nuzzo, A. Baschirotto, S. D'Amico, C. Desset, H. Suys, M. Libois, B. Van Poucke, P. Wambacq, and Bert Gyselinckx, "A 16mA UWB 3-5GHz 20Mpulses/s quadrature analog correlation receiver in 0.18μm CMOS", in IEEE International Solid-State Circuit Conference Digest of Technical Papers, February 2006（優先日後の発行）.
【非特許文献８】ITRS (International Technology Roadmap for Semiconductors) 2004 Edition .[Online]. Available URL: http://public.itrs.net.
【非特許文献９】Hsiang-Hui Chang et al., "A Wide-Range Delay-Locked Loop With a Fixed Latency of One Clock Cycle", IEEE Journal of Solid-State Circuits, Vol. 37, No. 8, August 2002.
【非特許文献１０】Yi-Ming Wang et al., "A Low-Power Half Delay-Line Fast Skew-Compensation Circuit", IEEE Journal of Solid-State Circuits, Vol. 39, No. 6, June 2004.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一方で、これらの極超短波ＵＷＢ信号は幾つかの欠点を有する。多くの受信機アーキテクチャでは、電力消費がＵＷＢ信号のタイミングオフセットの推定に関連づけられる割合は高い。このタイミングオフセットの推定は、いわゆる捕捉である。捕捉の場合、ＵＷＢパルスフレーム全体における全てのクロック位相の走査は遅延ラインによって行われ、パルスフレーム内のタイミング位置は、タイミング位置が既知のパルストレールにとって十分な相関エネルギーを有するように求められる。捕捉用遅延ラインは、高い精度（典型的には、パルス持続時間の１／２、すなわち１ｎｓ）及び１０ｎｓから３００ｎｓまでの範囲であるフレーム持続時間全体をカバーすることを必要とする。現時点では、広域／広拡散の遅延値にわたる単一又はほんのわずかなクロックサイクルにおける遅延の更新を特徴とする低電力遅延ラインの解決策は存在しない。
【０００５】
より一般的には、遅延ラインは、例えば、非特許文献９及び１０に記述されている。後者の文献には、直列に配置される複数の遅延ユニットと、遅延ラインを介するクロック信号の伝搬を追跡する追跡機構とで構成される遅延ラインが記述されている。上記追跡機構は各遅延ユニットの入力において測定を行うため、電力消費が大きい。
【０００６】
本発明の目的は、実質的に切換速度に悪影響を及ぼすことなく低減された電力消費を示す、クロック信号に可変遅延を印加する遅延ラインを有するデバイスを提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係るデバイスは、遅延ラインと、上記遅延ラインの可変遅延を制御する関連のコントローラとを備える。遅延ラインは、クロック信号の入力とクロック信号の出力との間に配列される複数の連結式遅延バンクを備える。遅延バンクは、互いに異なる遅延値を与える。上記各遅延バンクにわたってバイパスが平行に設けられる。上記各遅延バンクに関連して、個々の遅延バンク又は個々のバイパスのいずれかを選択するスイッチング素子が設けられる。遅延が設定されると、コントローラは設定値をこれらのスイッチング素子へ適用する。本発明に係る遅延ラインは、各遅延バンクに、個々の遅延バンクを介するクロック信号の伝搬を示す遅延バンクの状態指示データを有することを特徴とする。この情報はコントローラへ供給され、よってコントローラはクロックサイクルが遅延ラインを介してどの程度伝搬しているかを認識し、スイッチング素子に新しい設定値が適用されなければならない場合にこの情報を考慮することができる。
【０００８】
本発明に係るデバイスの電力消費は、遅延ユニットがバンク内に配列されかつ１つの指示データのみの使用でバンク全体の状態が指示されるという事実に鑑みて、著しく低減できる。これにより、遅延ラインの設定値変更に際してコントローラが解明しなければならないデータ量、ひいては電力消費量が著しく制限される。さらに、連結されたバンク及びバンクとコントローラとの間の信号方式（Signaling）の使用によりコントローラを大幅に単純化することができ、単一サイクルの遅延変化をも可能にする。
【０００９】
遅延バンクの状態指示データの結果として、コントローラは遅延ラインの入力−出力動作を検証し、かつ新しい設定値が適用されなければならない場合に適切な措置を講じることができる。コントローラは、指示される遅延バンクの状態を活用し、（例えば、遅延ラインからエッジを除去するように）例えば上記遅延ライン内部の信号レベルに関する条件を暗示するために遅延ライン回路に対策を施すことができる。
【００１０】
本発明のデバイスにおける遅延バンクの連結は、遅延バンクが、入力と出力との間にその遅延値のいかなる組合せも実現できるように配列されることを意味する。入力されるクロック信号に印加されるべき必要な遅延値は、例えば多重化回路によって形成されるスイッチング素子を設定することによりプログラムされる。
【００１１】
ある好ましい実施形態では、遅延バンクは連続するバイナリ重み付き遅延値を有し、よってスイッチング素子はバイナリ構成ベクトルによって切換可能である。好ましくは、各遅延バンクは直列に接続される単位遅延素子の連続数を含み、上記数は１から２ｎまでの範囲内であり、ｎは全てのバイナリ重み付き遅延値の合計が少なくともクロックサイクルに等しい類のものである。
【００１２】
任意選択として、合計遅延は、１以上の上記遅延バンクの遅延値を変えることによっても変更できる。これは、例えば遅延バンクの遅延ユニットをオフ切換することによってデジタル的に、又は、例えば電圧制御可能可変遅延ユニットによってアナログ的に行うことができる。
【００１３】
好ましくは、バンクは昇順で連続配置され、よって遅延バンクの遅延値は入力から出力まで増大する。これには、遅延値の直線性の崩壊が制限されるという利点がある。
【００１４】
ある好ましい実施形態では、コントローラは、遅延ラインから上記クロック信号の遷移エッジを除去する装置を備える。これは、例えば出力におけるグリッチ（誤作動又は故障）を回避するために大きい遅延値から小さい遅延値へ、又はその反対に切換する際のような多くの状況において有益である。このような装置は、クロック信号の伝搬を表現するデジタル値を格納するレジスタと、上記デジタル値へ適切な回転を与えるロテータと、遷移エッジが除去されるまで出力されるクロック信号のレベルを一時的に固定する素子とによって形成できる。
【００１５】
別の好ましい実施形態では、コントローラのクロック信号出力はインバータを備える。これは、例えば、同じクロックで動作するが両者間には大きいスキューが存在する２つのシステムを同期させるために、有利に使用できる。
【００１６】
ある好ましい実施形態では、コントローラは、遅延ラインの出力で反対の遷移エッジが発生するときに、遅延ラインを介して伝搬するクロック信号の遷移エッジを検出する。これには、出力におけるグリッチの危険性が高い幾つかの状況を検出して適切な措置を講じることができる、という利点がある。
【００１７】
さらなる好ましい実施形態では、本デバイスは、先に提案した手法では適正な入力−出力動作を実現できない動作状況を検出し、結果的にサイクルを飛び越すスキップ回路をさらに備える。このような状況の一例として、連続する２つのクロックサイクルにおける大きい遅延ステップの出現がある。
【００１８】
先に提案したような遅延ライン回路は、入力／出力間の遅延変化を大きい振幅かつ少しのサイクル量で、単一サイクルであってももたらすことができる。
【００１９】
ある実施形態において、本発明に係るデバイスは、例えば一方はクロック信号に粗い遅延を与え、他方は細かい遅延を与える２つの上記遅延ライン回路を備える。このような細かい遅延ライン及び粗い遅延ラインは、例えば、既知のパルス列を備えた受信信号と同期してシステムクロックを発生させるシステムクロック発生回路に使用できる。
【００２０】
ある実施形態では、本デバイスは、デバイスの部品をオン／オフ切換する１以上の動作窓を発生させるデューティーサイクル発生器である。この好ましい実施形態において、デューティーサイクル発生器は、システムクロックを受信するシステムクロック入力と、システムクロックへ可変遅延を印加する上述のような第１の遅延ラインと、上記第１の遅延ラインのシステムクロック入力及び出力側へ接続される、上記システムクロック及び上記遅延システムクロックからインタリーブされたパルス位置変調窓を含む出力信号を発生させるために設けられるパルス位置変調窓発生器とを備える。このようにして、システムクロックの各クロックサイクル内に、異なる成分の複数の動作窓を発生することのできる複数の遷移エッジが設けられる。これらの動作窓は、パルス位置変調窓発生器及び第２の遅延ラインとの複数の接続部を有するパルス発生器の出力信号に可変遅延を印加する上述のような第２の遅延ラインによって発生される。このパルス発生器は、第２の遅延ラインとの上記接続部、すなわち各システムクロックサイクル内の異なる値で遅延される遷移エッジの選択に際して現出する信号を基礎として上記動作窓を発生するために設けられる。
【００２１】
以下の説明及び添付の図面によって本発明をさらに解明する。
【発明を実施するための最良の形態】
【００２２】
本発明を特定の実施形態に関し所定の図面を参照して説明する。ただし、本発明はこれらに限定されるものではなく、クレームによってのみ限定される。説明する図面は単なる概略図であり、限定的なものではない。諸図を通じて、幾つかの素子のサイズは例示を目的として誇張され、縮尺通りに描かれていない場合もある。寸法及び相対的大きさは、本発明を実施する実際の縮減に一致するものではない。
【００２３】
さらに、明細書本文及びクレームにおける第１の、第２の、第３の、等々という表現は類似素子間を区別するために使用するものであり、必ずしも連続する順序又は発生順を記述するためのものではない。これらの表現は、適切な状況下では互換的であり、本発明の実施形態は、本明細書に記述されている、又は示されているもの以外の順序で動作することができる。
【００２４】
さらに、明細書本文及びクレームにおける上部、下部、上、下及びこれらに類似する表現は説明を目的として使用されるものであり、必ずしも相対位置を記述するためのものではない。このようにして使用される表現は、適切な状況下では互換的であり、本明細書に記述されている本発明の実施形態は、本明細書に記述されている、又は示されているもの以外の配向で動作することができる。
【００２５】
クレームに使用されている「を備える（又は備えた）」という表現は、これに続いて列挙される手段に制限されるものとして解釈されるべきではなく、他の素子又はステップを排除しない。これは、記述されている特徴、完全体、ステップ又は構成要素の存在を言及されている通りに明記しているものとして解釈される必要があるが、１以上の他の特徴、完全体、ステップ又は構成要素もしくはこれらのグループの存在又は追加を除外するものではない。従って、「手段Ａ及びＢを備えるデバイス」という表現の範囲は、構成要素Ａ及びＢのみからなるデバイスに限定されるべきではない。これは、本発明に関しては、上記デバイスの関連構成要素がＡ及びＢのみであることを意味する。
【００２６】
以下、本参照によりその全体が開示に含まれる非特許文献１−８を幾分か参照して、本発明の異なる態様を詳しく説明する。
【００２７】
Ｉ．概論．
連邦通信委員会（ＦＣＣ）は、３．１ＧＨｚから１０．６ＧＨｚまでの超広帯域（ＵＷＢ）通信を認可している（非特許文献１）。ＵＷＢパルスは極超短波（ナノ秒スケール）波形に依存してＵＷＢスペクトル占有を保有することから、ＵＷＢ無線回路には、ｉ）障害物を貫く強化された能力、ｉｉ）センチメートルレベル範囲の超高精度、ｉｉｉ）潜在的な非常に高いデータレート並びに高いユーザ容量、ｉｖ）電力消費の少ない小型回路サイズという固有の利点がある（非特許文献２）。
【００２８】
一方で、これらの極超短波ＵＷＢ信号には幾つかの欠点がある。非特許文献３及び４に提示されている受信機アーキテクチャ及び他の多くのアーキテクチャでは、高い割合の電力消費はＵＷＢ信号のタイミングオフセットの推定に関連づけられる（非特許文献２）。このタイミングオフセットの推定は、いわゆる捕捉である。捕捉の場合、ＵＷＢパルスフレーム全体における全てのクロック位相の走査は遅延ラインによって行われ、パルスフレーム内のタイミング位置は、このタイミング位置が既知のパルストレールにとって最大の相関エネルギーを有するように求められる。捕捉用遅延ラインは、高い精度（典型的には、パルス持続時間の１／２、すなわち１ｎｓ）及び１０ｎｓから３００ｎｓまでの範囲であるフレーム持続時間全体をカバーすることを必要とする。よって、広域並びに広拡散の遅延値にわたるクロックオフセットの単サイクル更新を可能にする新しいアーキテクチャが必要とされている。捕捉アルゴリズムによっては、１サイクル内の遅延増分がパルスフレーム全体に極めて近い可能性がある場合、後者の問題がより重要となる（非特許文献２）。その結果、たいていの場合、クロック出力のパルス幅は小さくなり、デジタルベースバンドの操作の機能不全の原因となる。現時点では、広域／広拡散の遅延値にわたる単一サイクル更新を特徴とする遅延ラインに対する解決策は存在しない。
【００２９】
提案している遅延ライン及びデューティーサイクル発生器は、０．１８μｍＵＷＢ受信機におけるタイミング発生用に実装されている。これらの回路の電力消費測定値は、０．１８μｍＣＭＯＳにおいて、デューティーサイクル５０％のクロック入力２０ＭＨｚでわずか２．１ｍＷである。遅延ラインをベースとする捕捉が０．１８μｍＵＷＢ受信機の性能に与える影響は、測定によって実証されている。
【００３０】
ＩＩ．ＵＷＢトランシーバのアーキテクチャとクロック回路．
送信機のアーキテクチャを図１に示す。送信機において、着信するデータビットストリーム１０は、チャネルエンコーダ１１から供給される、符号分割多元接続用のコード及び／又は送信信号のスペクトルを平滑化するためのコードで乗算される。次に、コード化されたシーケンスは、３つのモジュール、すなわちＰＰＭ／ＢＰＳＫ変調器１２、パルス波形整形器１４及びパルス発生器１３を備えるパルサへ入る。ＰＰＭ変調の場合、コード化されたシーケンスの各チップは、コード化されたストリームにおける各ビットの値に依存して時間シフトを伴って、又は伴うことなく単位パルスのシーケンスに変換される。この時間シフトは、チップ周期（パルスフレーム）の周期より小さい。ＢＰＳＫ変調では、各パルスの位相は、コード化されたストリームにおける各ビットの値に依存して反転される場合もあれば、反転されない場合もある。発生したパルスは、次に、パルス波形整形器１４により上記パルスをＦＣＣスペクトル要件に適合させるべく波形整形される。送信機の他の構成要素としては、電力増幅器１５及びパルサ１２−１４を制御するコントローラ１６がある。
【００３１】
ＵＷＢ送信機システムの一部として、出願人は非特許文献５において、三角形パルス整形を使用する０．１８μｍＣＭＯＳキャリア伝送を用いるＵＷＢパルス発生器を提示している。非特許文献５におけるパルサは、三角形パルス発生器１７と、リング発振器１９とを備える。このパルサのブロック図を図２に示す。三角形パルスは、所望される帯域幅に従って適合化される持続時間を有する。ゲート回路（図２のリング起動回路１８）は、パルスが送信されなければならないときにリング発振器を起動し、パルス間の無用な電力消費を回避する。三角形の信号はリング発振器により発生される搬送波で乗算され、結果的に出力においてアップコンバートされた三角形パルスが生じる。測定は、パルサが、２０ＭＨｚのパルス繰返し数でわずか１ｍＷのバースト電力しか消費しないことを示している。
【００３２】
受信機のアーキテクチャを図３に示す。このアーキテクチャは、非特許文献６及び７において紹介されている。このアーキテクチャについて短く紹介した後、非特許文献６及び７に記載されている情報に追加してタイミング回路をさらに詳述する。本受信機はＩ分岐２１とＱ分岐２２とを備え、これらはそれぞれ、相関器２３、２４と、可変利得増幅器２５、２６と、積分器２７、２８と、Ａ／Ｄ変換器２９、３０とを有する。
【００３３】
ＵＷＢ信号を最適に受信するために、着信パルスは、受信パルスに同期されるテンプレート信号と相関される。このテンプレート信号は、パルサ３１によって発生される。上記パルサ３１は、おそらくは送信機に使用されるパルサ回路と同じであるが、この場合は各分岐２１、２２のテンプレートを発生する。タイミングの不正確さはいずれも複素平面において位相シフトに移行され、この位相シフトは複素平面においてタイミングの不正確さを追跡するようにデジタルベースバンド部分２０で処理できる。整合フィルタリングは、正確な時間窓にわたるアナログ積分演算を通して達成される。時間窓は、積分プロセスの開始と、図３に示すようなデューティーサイクル発生回路３２によって制御されるサンプリングのときとの間の持続時間によって画定される。この相関の最適窓は、相関性０．９４２８（損失０．５ｄＢ）を有する三角形の持続時間の２／３の長さである持続時間に対応する。ＰＰＭ変調の場合、相関は、パルスの各可能位置（バイナリＰＰＭの場合は２つの位置）で行われる。
【００３４】
提案している本受信機は、デジタルベースバンド２０がパルス反復周波数で動作することを可能にする。従って、デジタルベースバンドの電力消費は大幅に低減される。また、全てのアナログ回路並びにＡＤＣは単一のパルスフレーム内でデューティーサイクル式に動作するという事実によって、さらなる電力消費が達成される。これは、これらが画定された時間窓においてのみアクティブであることを意味し、ＰＰＭの場合、フロントエンドは単一のパルスフレーム内の画定されたＰＰＭ位置のそれぞれの時間窓においてアクティブである。これは、アナログ回路の電力消費を大幅に低減させる。これらの時間窓のロケーションは、デジタルベースバンドにおける同期回路によりクロック／タイミング発生回路３２、３３（図３参照）を介して設定される。単一のパルスフレームにおける小さい時間間隔の達成は、特殊設計技術及び高速起動時間の回路を使用するという事実に依存する。本発明は、これらの時間窓並びにタイミングオフセットの発生に注力するものである。
【００３５】
デューティーサイクル発生（ＤＣＧ）回路３２は、所定の時間窓におけるアナログ回路の動作を有効化／無効化する多相信号の発生を担当する。ＤＣＧ回路は直列に連結される２つの遅延ライン（ＤＬ）で構成され、第１のＤＬはＰＰＭ遅延用であり、第２のＤＬは考察対象であるアナログ回路に必要な時間窓を設定するためのものである。後者の場合、時間窓は、上記ＤＬから適切な位相を選択して時間窓の開始及び終りを画定することにより発生される。ＤＣＧ回路への入力は、パルスの周波数と同じ周波数を有するシステムクロックである。システムクロックは、デジタルベースバンドのクロックとしても機能する。アナログ動作を順序づける時間窓のタイミングを図４に示す。
【００３６】
システムクロックは、クロック発生回路３３によって発生される。クロック発生（＋回復）回路は、部分的位相ロックループ（ＰＬＬ）３４−３５と、クロック位相の一方は粗い同調（粗い捕捉）用であり他方は細かい同調（追跡）用である２つのＤＬ３６−３７からなるクロック遅延ラインとで構成される。粗い捕捉モードは、クロックの初期位相の回復を取り扱う。従って、パルスフレーム全体における全てのクロック位相の走査は、粗いＤＬ３６により閉ループ制御システムを介して行われ、パルスフレーム内の任意の位置における既知のパルストレールのエネルギーが検出されてフルフレーム持続時間がカバーされる。粗い捕捉は、高い精度（典型的には、パルス持続時間の１／２）及びフルフレーム持続時間をカバーすることを必要とする。追跡モードは、受信データのエネルギーを最大化するために、クロックの小さい周波数／位相ドリフトの補償を行う。このモードでは、閉ループ制御システムを介して、周波数及び位相ドリフトはそれぞれＰＬＬ３５及び細かいＤＬ３７によって処理される。クロック回復用閉ループ制御システムを図５に示す。細かいＤＬ３７は、粗い捕捉の精度よりはるかに優れた精度を有する（例えば、パルス持続時間の１／２０）。ベースバンド２０は、捕捉／追跡用フロントエンド構成バス３８を介して構成要素を制御する。
【００３７】
ＩＩＩ．回路の詳細な説明．
プログラム可能デューティーサイクル発生器（ＤＣＧ）３２のブロック図を図６に示す。まず、システムクロックは、デジタル構成ビット及び／又はバイアス電圧によりＰＰＭ遅延値を設定できる同調可能ＰＰＭ  ＤＬ３９によって遅延される。この動作に続いて、ＰＰＭ窓発生器４０は、ＰＰＭ  ＤＬ３９の遅延出力及び非遅延出力を使用して、図４に示すように時間的にインタリーブされる２つのＰＰＭ窓を画定する信号を出力する。ＰＰＭ窓を画定するパルスは、パルスＤＬ４１の入力となる。パルスＤＬ４１は、対応するアナログ回路がアクティブである動作窓の持続時間の設定を担当する。これらの動作窓は、パルスＤＬ４１上の所定のロケーションを選択するパルス発生器４２によって発生される。パルス発生器４２の出力におけるバッファは、オンチップロードを１ｐＦまで駆動することができる。次に、これらの窓は対応するアナログ／デジタル回路に分配される。
【００３８】
ＰＰＭ窓を制御する状態マシン４３は、着信するクロックの正のエッジ４５によって始動され、パルスＤＬ４１の出力における正のエッジ４４によって終了される。エンド信号により、上記コントローラはＰＰＭ窓発生器４０をトリガして対応するＰＰＭ窓をリセットさせる。この動作シーケンスはパルスフレームの次のＰＰＭ窓についても繰り返され、次のパルスフレームのＰＰＭ窓へと続く。
【００３９】
図７は、パルス発生器４２並びにパルスＤＬ４１及び正のエッジ検出器４５を略示したものである。窓はことごとく、２つのフリップフロップ４６、４７の出力の組合せ演算によって発生される。これらのフリップフロップは、パルスＤＬ４１の異なる段において信号によりエッジトリガされる。早期／後期のステージ回路は、動作窓の開始／終わりを画定する。次に、これらのフリップフロップは、正のエッジ検出回路により発生されるパルスによってリセットされる。上記検出回路において、フリップフロップは、次のＰＰＭ窓の第１の動作窓によってリセットされる。
【００４０】
ＤＣＧ回路３２は、下記の３つの重要な特徴を有する。
・ＰＰＭ窓の発生はエッジ駆動動作を基礎とすることから、ＤＣＧ回路は着信するクロックのデューティーサイクルに依存しない。これは事実上、クロック発生のデューティーサイクル要件を排除する重要な特徴である。
・動作窓の発生はエッジ駆動動作を基礎とすることから、パルスフレームを十分に利用することができる。提案しているこのエッジ駆動式窓発生ではなく組合せ窓発生を使用すれば、次のＰＰＭ窓における動作窓は、パルスＤＬの出力に正のエッジ及び負のエッジの双方が、まずは正のエッジ、続いて負のエッジで到着した後にしか発生され得ない。従って、組合せ窓発生の場合、パルスフレームの最小値（［Ｔｆ］ｍｉｎ）は次式によって与えられる。
【００４１】
［数１］
［Ｔｆ］ｍｉｎ＝ＴＰＤＬ＋２ＴＰＤＬ＋ＴＤＣＧ，ただし、ＴＰＰＭ＞２ＴＰＤＬ
［Ｔｆ］ｍｉｎ＝４ＴＰＤＬ＋ＴＤＣＧ      （１）
【００４２】
ここで、ＴＰＤＬはパルスＤＬの合計遅延であり（提案しているＵＷＢシステムでは約８ｎｓ）、ＴＰＰＭはＰＰＭ遅延であり（＞１６ｎｓ）、ＴＤＣＧは、ＤＣＧ回路自体により導入される遅延をモデリングするための追加遅延である（典型的には、２ｎｓ）。これらの値を使用すると、［Ｔｆ］ｍｉｎ＝３４ｎｓになる。
【００４３】
提案しているエッジ駆動の窓発生では、次のＰＰＭ窓における動作窓をパルスＤＬの出力における正のエッジの到来直後に発生させることが可能であり、負のエッジの到来は不要である。従って、エッジ駆動の窓発生では、パルスフレームの最小周期は次式によって与えられる。
【００４４】
［数２］
［Ｔｆ］ｍｉｎ＝ＴＰＤＬ＋ＴＰＤＬ＋ＴＤＣＧ，ただし、ＴＰＰＭ＞ＴＰＤＬ
［Ｔｆ］ｍｉｎ＝２ＴＰＤＬ＋ＴＤＣＧ      （２）
【００４５】
この場合は、［Ｔｆ］ｍｉｎ＝１８ｎｓになり、これは、組合せ窓発生によるシステムより約８８％高速である。従って、提案しているエッジ駆動の窓発生は、システムの全体データレートをさらに増大する上で極めて重大である。
【００４６】
・ＤＣＧ回路は、ＰＰＭ遅延と動作窓の持続時間との独立制御を可能にする。これは、動作窓の持続時間の更新はいずれもＰＰＭ遅延値の追加更新を必要としないことから重要である。
【００４７】
ＤＣＧ回路３２は、規格デジタル０．１８μｍＣＭＯＳプロセスにおいて実現されている。図８は、ＰＰＭ遅延１３．１５ｎｓ及び相関持続時間２．６ｎｓである、３３ＭＨｚで連続する２つのパルスフレームの動作窓のレイアウト後のシミュレーション結果を示す。シミュレーションしたＤＣＧの電力消費は０．５３ｍＷであるが、この電力消費はパルス窓をチップ全体に分配するために使用されるバッファも含んでいる。
【００４８】
プログラム可能クロック遅延ライン（ＣＤＬ）３６、３７のアーキテクチャを図９に示す。遅延ラインは、ＤＣＧ３２の遅延ライン３９、４１に類似するものが使用されてもよい。
【００４９】
ＣＤＬ回路は、連結される２つのＣＤＬ回路、すなわち粗いＣＤＬ回路３６とこれに続く細かいＣＤＬ回路３７とを通してシステムクロックの位相の設定を担当する。各回路は８個の構成ビットによってプログラム可能であり、上記構成ビットのそれぞれは、直列に連結される単位遅延素子により発生されるバイナリ重み付き遅延値を有する８個の連結された各ＤＬバンク（ＤＢ０−ＤＢ７）を選択的に有効化／無効化する。さらに、粗いＣＤＬ回路３６の場合、各単位遅延値はバイアス電圧によって同調可能である。
【００５０】
クロック伝搬は、次のＤＬバンクが遅延値の昇順で直列式に接続される、最小遅延を有するＤＬバンクから始まる。従って、立ち上りエッジは、ＣＤＬ出力において立下りエッジが検出されると、これらの早期ＤＬバンクにおいて発生する。このようにして、遅延値の線形劣化を制限することができる。しかしながら、理想的な解決策は、ＣＤＬの出力で立下りエッジが検出される時点でクロックの立ち上りエッジをＣＤＬ全域の外に維持することによって達成される可能性がある。図１０は、立ち上りエッジをＣＤＬ全域の外に維持する働きをする回路の概略図である。ロテータ回路４８は、各ＤＬバンクＤＢ０−ＤＢ７の入力において論理レベルにより形成されるベクトルの値Ｔａｐ［７：０］をレジスタ４９に格納する。このベクトルのビットは遅延バンクの状態指示データとして機能し、遅延ラインを介してコントローラ５２へ向かうクロックエッジの伝搬を示す。ロテータ４８はベクトル内の立ち上りエッジを検出し、値を回転して立ち上りエッジをエンド方向へシフトさせる。取得される値は回転の遅延値と呼ばれ、図１０ではＣｏＣｒｏｔ［７：０］で示されている。よってコントローラ５２は、ロテータ４８により、遅延ラインにおける立ち上りエッジのロケーションを検出しかつ新しい構成データＣｏＣ［７：０］の決定に際してこの情報を考慮するために設けられる。遅延値がＣｏＣｒｏｔ［７：０］以上である場合、出力クロックは反転回路５０によって反転され、回転遅延値（ＣｏＣｒｏｔｃ［７：０］）はコントローラ５２内のプログラムされた遅延値（ＣｏＣｅｘｔ［７：０］）から減算される。コントローラ５２は、このようにして回転された場合の遅延値を計算する。こうして、立ち上りエッジは、出力クロックの反転によるタイミング利得によってＤＬバンクの終わりへシフトされる。ＣＤＬ回路は、デジタルベースバンドコントローラ２０の状態信号（図１０におけるＲｏｔＭｏｄｅ）のフラグを立て、ＣＤＬ回路が回転モードにあることを知らせる。クロックを反転させるこの自動回転に加えて、デジタルベースバンドコントローラは、同じクロックで動作するが両者間に大きいスキューが存在する２つのシステムを同期させるべく出力クロックを反転させるようにＣＤＬを直にプログラムすることが可能である。図１０では、この手順は反転回路５１によって処理される。
【００５１】
提案している自動クロック回転方法は、ＣＤＬ回路が全クロック周期において構成ビットと線形的にスケーリングする遅延値で動作することを可能にする。さらに、遅延ラインのメモリ効果に起因する望ましくないパルスも発生しない。これらの望ましくないパルスは望ましくない動作の発生源であるＤＬバンクと同じ長さのパルス幅を有する可能性があることから、本明細書では、この望ましくない動作を「グリッチ」ではなく「パルス」と呼ぶ。
【００５２】
構成ビットは、不平衡な相互接続及びファンアウトにより生じるローディング状態の結果としての望ましくないスキューによって、必ずしも同時にトグルするわけではない点に留意されたい。そして、上記構成ビットにわたるこのスキューは、各ＤＬバンクＤＢ０−ＤＢ７の入力にグリッチを発生する可能性がある。ただし、ＤＬはこのようなグリッチに対して不感受性であることから、これらのグリッチは、ＤＬを貫通するにつれて消失する可能性がある。これに対して、これらのグリッチを排除する別のメカニズムは、平衡配置に依存する上述のメカニズムよりも好ましいが、これはサイズ及びシステム上の制約に起因して常時可能であるわけではない。さらに、クロック回転は、立下りエッジを検出する時間とクロックを回転させる時間との差に起因してグリッチを発生する可能性がある。
【００５３】
これらのグリッチを排除するこのようなメカニズムの他の例を図１１に示す。ＩｎｐＭｕｘ回路５４は、構成が変わる時間にわたってラッチによりＤＬバンクの入力を凍結する。ラッチのゲート信号（図１０におけるＦｒｅｅｚｅＣｌｋ）は、ＣＤＬコントローラにより出力クロックの立下りエッジ直後に発生される。ゲート信号のパルス幅は、約４ｎｓである。ゲーティング持続時間の開始時に、ＣＤＬコントローラ５２は、構成ビットを時刻変更してこれらの間のスキューを低減するクロック信号（図１０におけるＳｍｐＣｌｋ）を発生する。よって、ＤＬバンクＤＢ０−ＤＢ７はこのゲーティング持続時間の内部に構成され、その間、入力はＤＬバンクを介して伝搬することができない。この持続時間の間、ＣＤＬコントローラはシステムのクロック出力も凍結する。各ＤＬバンクの入力におけるＩｎｐＭｕｘ回路５４も、ＤＬバンクを利用されないサイクルにリセットする。同様に、ＯｕｔＭｕｘ回路５５は、それが使用される時点でＤＬバンクの出力を選択し、使用されなければＤＬバンクをＲｏｔＭｏｄｅＣにリセットする。このように、電力消費は、この冗長なスイッチングを排除することによって低減される。ＤＬバンクのリセットは、マスキング信号の直後に実行される。図１１は、ＩｎｐＭｕｘ及びＯｕｔＭｕｘ回路５４、５５の概略図である。
【００５４】
ＣＤＬコントローラ５２は、パルス幅が４ｎｓより小さいパルスを除去する働きをするパルススキップ回路５３も使用する。図１０には、パルススキップ回路の概略図が示されている。４ｎｓより小さいパルス幅を有するパルスは、要求される遅延値が（論理レベル低の）クロックパルス幅マイナス４ｎｓによって与えられる値より大きい遅延ステップによって下がる場合に発生する。遅延ステップのこの値を、臨界遅延ステップと呼ぶ。この場合、最小パルス幅に違反を生じさせるクロックサイクルは、安全なデジタルベースバンドクロックをもたらすためにスキップされる。これは、このスキップされたクロックサイクルの間はデジタルベースバンドによりクロックエッジが知覚されないことにより、捕捉アルゴリズムのロバストな動作にとって何ら支障はない。この状況は、典型的には、捕捉の終わりに、システムが最大相関エネルギーを与える遅延値に即座に戻る時点で発生する。この戻り手順は、臨界遅延ステップより大きい遅延ステップをなお必要とする可能性があるが、デジタルベースバンドのロバストな動作に関して本提案のＤＬに支障はない。
【００５５】
以上、クロック周期全体（ＵＷＢパルスフレーム）と同規模の遅延値を許容し、これらの遅延値があらゆるクロックサイクルで構成されることが可能でありかつ大きいステップを有するＣＤＬ回路について簡単に述べた。本ＣＤＬ回路は、規格デジタル０．１８μｍＣＭＯＳプロセスにおいて実現されている。図１２は、パルススキップ状況が実証される３３ＭＨｚでの入力／出力クロックの配置後のシミュレーション結果を示す。この３３ＭＨｚクロックに関しては、粗いＣＤＬのサイクルからサイクルへの遅延構成がゼロから１６へ、次にゼロから８へステップされる際の電力消費を０．４１ｍＷとシミュレートしている。遅延素子が使用されない場合（言い替えれば、遅延構成がゼロであるとき）、回路は５．６ｎｓのオフセット遅延を有する。
【００５６】
３３ＭＨｚにおいて、最大電力消費は、全てのＤＬバンクが粗い／細かいＣＤＬ回路の双方において完全に使用される時点で１．６２ｍＷになる。漏洩による電力消費は、４０ｎＷである。回路の合計遅延は２６４ｎｓに変更されることが可能であり、この場合、粗い遅延は単位遅延０．９２ｎｓで２５６ステップにおいて変更され、細かい遅延は単位遅延７０ｐｓで２５６ステップにおいて変更される。粗い遅延の単位遅延ステップは、バイアス電圧の設定によってさらに増大されることが可能である。回転アルゴリズムのロバストな動作の場合、提案している遅延ラインはデューティーサイクルが５０％のクロック入力を必要とする。回路は、着信するクロックの５０％デューティーサイクルを保持する。粗い遅延の場合、論理レベル高のクロックパルス幅の成長は各単位遅延につき３５ｐｓ（よって、２５６個の遅延素子では合計８．９６ｎｓ）に制限され、細かい遅延では、この成長は２ｐｓ（よって、２５６個の遅延素子では合計０．５１ｎｓ）に制限される。実際には、ＵＷＢ無線回路における粗い捕捉は、パルス周期の全体にわたって遅延ラインを使用すべきである。この場合、デューティーサイクル５０％の入力クロックでは、出力におけるデューティーサイクルはクロック周期全体をスパンするように遅延ラインが完全に使用される時点で５３．６％になる。クロックオフセットが小さいほど、出力におけるデューティーサイクルは５０％に近づく。
【００５７】
ＩＶ．実験結果．
本明細書に提示したプログラム可能デューティーサイクル発生器及びプログラム可能遅延ラインは、０．１８μｍＣＭＯＳ技術においてＵＷＢ受信機の無線回路に完全に集積化されている（非特許文献７）。遅延ライン及びデューティーサイクル発生器のパラメータ設定値並びにＡＤＣ較正データ等の他のフロントエンド設定値は、並行リンクを介してＰＣとインターフェースをとること、又は高速バスを介してＦＰＧＡとインターフェースをとることのいずれかを実現するオンチップセントラルコントローラによって管理される。このＡＳＩＣのマイクロ写真は、図７において、デューティーサイクル発生器及びプログラム可能クロック遅延ラインによって示されている。
【図面の簡単な説明】
【００５８】
【図１】送信機のアーキテクチャである。
【図２】パルサのアーキテクチャである。
【図３】直交相関受信機のアーキテクチャである。
【図４】あるデューティーサイクル方法におけるアナログ信号処理動作のタイミングである。
【図５】システムクロックの周波数／位相回復のための閉ループ制御である。
【図６】プログラム可能なデューティーサイクル発生器のブロック図である。
【図７】パルス発生器並びにパルスＤＬ及び正のエッジ検出器を示す概略図である。
【図８】０．１８μｍＣＭＯＳにおけるデューティーサイクル発生回路の入力クロック（ＩｎｐＣｌｋ）及び動作窓出力（ＩｎｔＥｎｂ及びＡｄｃＥｎｂ）のシミュレーション波形である。
【図９】ＵＷＢ捕捉用プログラム可能遅延ラインのブロック図である。
【図１０】ロテータ、ＤＬコントローラ及び反転回路の概略図である。
【図１１】第１の遅延バンク（ＤＢ０）のＩｎｐＭｕｘ回路及びＯｕｔＭｕｘ回路の概略図である。
【図１２】０．１８μｍＣＭＯＳにおける粗い遅延ライン回路の入力クロック（ＩｎｐＣｌｋ）及び出力クロック（ＯｕｔＣｌｋ）のシミュレーション波形。遅延ステップのシミュレーション値は０．９２ｎｓである。
【図１３】チップのマイクロ写真である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図８】
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【図１２】
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【図１３】
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【国際調査報告】
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