(57)【要約】  不揮発性メモリチップは、少なくとも２つの遷移領域にワードラインのエクステンションを備え、（最小寸法Ｆより小さい）サブＦの間隔が隔てられたワードラインを有する。エクステンションの周辺は、少なくともＦの間隔が隔てられている。本発明は、少なくとも最小寸法Ｆの幅を備えたマスク生成エレメントから周辺のトランジスタに接続するためのトランジスタ領域にエクステンションを備えたサブＦワードラインを生成するステップを有することを特徴とする、不揮発性メモリチップをワードライン・パターニングする方法を提供する。【特許請求の範囲】
【請求項１】
サブＦ（最小寸法Ｆより小さい）幅が隔てられたワードラインと、
少なくとも２つの遷移領域に前記ワードラインのエクステンションと、を有し、
前記遷移領域の少なくとも１つの前記エクステンションの周辺が、少なくともＦ隔てられている、
ことを特徴とする不揮発性メモリチップ。
【請求項２】
前記遷移領域が前記ワードラインのアレイと異なる側にあることを特徴とする請求こう１に記載のチップ。
【請求項３】
前記アレイが、ＮＲＯＭ（窒化物読み取り専用記憶装置）アレイであることを特徴とする請求項２に記載のチップ。
【請求項４】
前記エクステンションが、絶縁充填材によって互いに絶縁されていることを特徴とする請求項１に記載のチップ
【請求項５】
前記エクステンションが、周辺のトランジスタに結合されていることを特徴とする請求項１に記載のチップ。
【請求項６】
前記絶縁充填材が、酸化物又はオキシナイトライドの少なくとも一方であることを特徴とする請求項４に記載のチップ。
【請求項７】
前記ワードラインおよび前記エクステンションが、伝道性材料であるタングステン、salicide、および、シリサイドのうちの少なくとも１つから形成されることを特徴とする請求項１に記載のチップ。
【請求項８】
前記ワードラインおよび前記エクステンションが、ポリシリコンから形成されることを特徴とする請求項１に記載のチップ。
【請求項９】
前記エクステンションが、前記ワードラインと一体であることを特徴とする請求項１に記載のチップ。
【請求項１０】
１つのワードラインの幅の半分よりも小さい隣接するワードラインの間に空間を備えた稠密にパッケージングされたアレイと、
緩くパッケージングされた周辺と、
前記稠密にパッケージングされたアレイのワードラインを、前記緩くパッケージングされた周辺に接続する少なくとも２つの遷移領域と、を有し、
前記各遷移領域が、前記ワードラインの一部分にだけ接続することを特徴とする、不揮発性メモリチップ。
【請求項１１】
前記各部分がワードライン毎にあることを特徴とする請求項１０に記載のチップ。
【請求項１２】
前記ワードライン毎のエクステンションが、前記ワードラインと一体であることを特徴とする請求項１１に記載のチップ。
【請求項１３】
前記遷移領域が前記ワードラインのアレイとは異なる側にあることを特徴とする請求項１０に記載のチップ。
【請求項１４】
前記アレイが、ＮＲＯＭ（窒化物読み取り専用記憶装置）アレイであることを特徴とする請求項１３に記載のチップ。
【請求項１５】
前記エクステンションが、絶縁充填材によって互いに絶縁されていることを特徴とする請求項１０に記載のチップ。
【請求項１６】
前記絶縁充填材が、酸化物又はオキシナイトライドの少なくとも一方であることを特徴とする請求項１５に記載のチップ。
【請求項１７】
前記ワードラインおよび前記エクステンションが、伝道性材料であるタングステン、salicide、および、シリサイドのうちの少なくとも１つから形成されることを特徴とする請求項１０に記載のチップ。
【請求項１８】
前記ワードラインおよび前記エクステンションが、ポリシリコンから形成されることを特徴とする請求項１０に記載のチップ。
【請求項１９】
少なくとも最小寸法Ｆの幅を備えたマスク生成エレメントから周辺のトランジスタに接続するためのトランジスタ領域にエクステンションを備えたサブＦワードラインを生成するステップを有することを特徴とする、不揮発性メモリチップをワードライン・パターニングする方法。
【請求項２０】
前記生成するステップが
前記マスク生成エレメントからロウの第１のセットを生成するステップと、
前記ロウの第１のセットから、前記ロウの第１のセットの間に交互にある、ロウの第２のセットを生成するステップと、
を有することを特徴とする請求項１９に記載の方法。
【請求項２１】
前記第１セットをの生成するステップが、
おのおのが１Ｆよりも大きな幅を備えたロウであって、窒化物ハードマスクのロウを生成するステップと、
前記ロウの間にワードライン材料を堆積するステップと、
第１の遷移領域から前記ワードライン材料をエッチングするステップと、
第２の遷移領域から前記ロウをエッチングするステップと、
前記エッチングされた領域内に酸化物を堆積するステップと、
を有することを特徴とする請求項２０に記載の方法。
【請求項２２】
前記第２のセットを生成するステップが、
前記窒化物のハードマスクをエッチングするステップと、
前記窒化物のロウの適所に窒化物のスペーサを堆積するステップと、
前記スペーサの間にワードライン材料を堆積するステップと
を有することを特徴とする請求項２１に記載の方法。
【請求項２３】
前記第２の遷移領域が、前記第１の遷移領域から前記ワードラインの反対側に全体的に配置されることを特徴とする請求項２１に記載の方法。
【請求項２４】
前記ワードラインの一つの幅の半分よりも狭い空間を周辺ワードランの間に備えたメモリアレイのワードラインと、
少なくとも２つの遷移領域に前記ワードラインのエクステンションと、を有し、
前記遷移領域の少なくとも一つの前記エクステンションの周辺が、ひとつのワードラインの幅よりも広い間隔が隔てられる、
ことを特徴とする不揮発性メモリチップ。
【請求項２５】
前記遷移領域が、前記ワードラインのアレイの異なる側にあることを特徴とする請求項２４に記載のチップ。
【請求項２６】
前記アレイが、ＮＲＯＭ（窒化物読み取り専用記憶装置）アレイであることを特徴とする請求項２５に記載のチップ。
【請求項２７】
前記エクステンションが、絶縁充填材によって互いに絶縁されていることを特徴とする請求項２４に記載のチップ。
【請求項２８】
前記エクステンションが、周辺のトランジスタに接続されていることを特徴とする請求項２４に記載のチップ。
【請求項２９】
前記絶縁充填材が、酸化物又はオキシナイトライドの少なくとも一方であることを特徴とする請求項２７に記載のチップ。
【請求項３０】
前記ワードラインおよび前記エクステンションが、伝道性材料であるタングステン、salicide、および、シリサイドのうちの少なくとも１つから形成されることを特徴とする請求項２４に記載のチップ。
【請求項３１】
前記ワードラインおよび前記エクステンションが、ポリシリコンから形成されることを特徴とする請求項２４に記載のチップ。
【請求項３２】
前記エクステンションが、前記ワードラインと一体であることを特徴とする請求項２４に記載のチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２００５年１１月２５日に出願された米国仮特許出願番号60/739,426、２００６年５月１５日に出願された米国仮特許出願番号60/800,022ならびに、２００６年５月１５日に出願された米国仮特許出願番号60/800,021に基づく優先権主張を伴い、それらはリファレンスとしてここに組み入れられる。
【０００２】
本発明は、一般的には、超稠密（extra dense）不揮発性メモリアレイに関し、特に、その周辺の接続に関する。
【背景技術】
【０００３】
デュアルビットメモリセルは、当業者に周知である。かかるメモリセルは、図１Ａに示すように、ＮＲＯＭ（窒化物読み取り専用記憶装置）セル１０であり、それは、酸化物−窒化物−酸化物（ＯＮＯ）スタックのように、２つのビット１２および１４を窒化物のベース層１６に格納し、ポリシリコンワードライン１８とチャネル２０との間にサンドイッチにする。チャネル２０は、熱成長された又は堆積された酸化物層２６によってワードライン１８から絶縁された各サイドに埋設されたビットライン拡散２２によって画定され、成長／堆積は、ビットライン２２がインプランテーションされた後になされる。熱駆動中、ビットライン２２は、側方に拡散し、インプランテーション領域から延びる。
【０００４】
デュアルポリシリコンプロセス（ＤＰＰ）はまた、ＮＲＯＭセルを作り出すのにも用いられうる。図１Ｂを参照すると、かかるセルが示されている。第１のポリシリコン層は、窒化物ベースの層の上に堆積され、ビットライン２２がインプランテーションされる間、カラム１９でエッチングされる。ワードライン１８は、ついで、第２のポリシリコン層として堆積され、第１のポリシリコン層のカラム１９をビットライン２２の間のアイランド内に切断する。第２のポリシリコン層を生成する前に、ビットライン酸化物２６が、ポリシリコンカラム１９の間に堆積される。
【０００５】
ＮＲＯＭセルは、多くの特許に記載されており、たとえば、本発明と共通の譲受人に譲受された米国特許第6,649,972号がある。ＮＲＯＭを包含し、適用可能な記載は、ＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）、ＭＮＯＳ（金属−窒化物−酸化物−シリコン）、ＭＯＮＯＳ（金属−酸化物−窒化物−酸化物−シリコン）およびＮＶＭデバイスに関して同様に使用されるものを含む酸化物−窒化物関連を含みうる。さらに、ＮＲＯＭおよび関連する技術の記載は、２００５年にSaifun Semiconductorによって発行され、http://siliconnexus.comから入手できる「Non Volatile Memory Technology」、http://klabs.org/richcontent/MemoryContent/nvmt_symp/nvmts_2000/presentations/bu_white_sonos_lehigh_univ.pdfから入手できる「Design Considerations in Scaled SONOS Nonvolatile Memory Devices」、http://klabs.org/richcontent/MemoryContent/nvmt_symp/nvmts_2000/papers/adams_d.pdfから入手できる「SONOS Nonvolatile Semiconductor Memories for Space and Military Applications」、http://research.philips.com/technologies/ics/nvmemories/index.htmlから入手できる「Philips Research - Technologies - Embedded Nonvolatile Memories」、および、http://ece.nus.edu.sg/stfpage/elezhucx/myweb/NVM.pdfから入手できる「Semiconductor Memory: Non-Volatile Memory (NVM)」に見られ、それらは全体的にここにリファレンスとして組み入れられる。
【０００６】
図２に示したように、ＮＲＯＭ技術は、ワードライン１８およびビットライン２２のデンス交差を備えた仮想設置（virtual ground）アーキテクチャを採用する。ワードライン１８およびビットライン２２は、４Ｆ2のサイズのセルになるのが好ましく、ここでＦとは、アレイが製造される技術に関するチップのエレメントの最小寸法を指す。たとえば、６５ｎｍ技術に関する寸法は、Ｆ＝６５ｎｍである。
【０００７】
米国特許出願11/489,327および11/489,747は、非常に狭い間隔のワードラインを備えた非常に稠密なアレイを生成するための新規なアーキテクチャおよび製造プロセスが記載されている。このアレイでは、セルは４Ｆ2の寸法よりも小さい。セルの最小の理論的な寸法は、２Ｆ2である。
【発明の開示】
【課題を解決するための手段】
【０００８】
本発明の目的は、従来技術を改良することである。
【０００９】
それゆえ、本発明の好ましい実施形態によると、（最小寸法Ｆより小さい）サブＦの間隔が隔てられたワードラインを備えた不揮発性メモリチップと、少なくとも２つの遷移領域にワードラインのエクステンションが設けられ、前記遷移領域の少なくとも１つの前記エクステンションの周辺は、少なくともＦの間隔が隔てられている。
【００１０】
本発明の好ましい実施形態では、不揮発性メモリチップは、ひとつのワードラインの幅の半分よりも狭いワードラインの周辺の間に空間を備えたメモリアレイにワードラインと、少なくとも２つの遷移領域にワードラインのエクステンションとを含み、前記遷移領域の少なくとも１つの前記エクステンションの周辺は、１つのワードラインの幅よりも大きく間隔が隔てられている。
【００１１】
さらに、本発明の好ましい実施形態では、遷移領域は、ワードラインのアレイの異なる側にある。
【００１２】
本発明のさらに異なる実施形態では、アレイは、ＮＲＯＭ（窒化物読み取り専用記憶装置）アレイである。
【００１３】
さらに、本発明の好ましい実施形態では、エクステンションは、絶縁充填材によって互いに絶縁されている。
【００１４】
さらに、本発明の好ましい実施形態では、エクステンションは、周辺トランジスタに接続されている。
【００１５】
本発明のさらに好ましい実施形態では、絶縁充填材は、酸化物またはオキシナイトライドの少なくとも一つである。
【００１６】
本発明のさらに好ましい実施形態では、エクステンションは、タングステン、salicide、および、シリサイドのような伝道性材料から形成される。
【００１７】
さらに、本発明の好ましい実施形態では、エクステンションは、ポリシリコンから形成される。
【００１８】
さらに、本発明の好ましい実施形態では、エクステンションは、前記ワードラインと一体である。
【００１９】
本発明の好ましい実施形態では、１つのワードラインの幅の半分よりも小さい隣接するワードラインの間に空間を備えた稠密にパッケージングされたアレイと、緩くパッケージングされた周辺と、前記稠密にパッケージングされたアレイのワードラインを、前記緩くパッケージングされた周辺に接続する少なくとも２つの遷移領域と、を有し、前記各遷移領域が、前記ワードラインの一部分にだけ接続することを特徴とする、不揮発性メモリチップを提供する。
【００２０】
さらに本発明の好ましい実施形態では、各部分がワードライン毎にある。
【００２１】
さらに、本発明の好ましい実施形態では、前記ワードライン毎のエクステンションが、前記ワードラインと一体である。
【００２２】
本発明の好ましい実施形態では、少なくとも最小寸法Ｆの幅を備えたマスク生成エレメントから周辺のトランジスタに接続するためのトランジスタ領域にエクステンションを備えたサブＦワードラインを生成するステップを有することを特徴とする、不揮発性メモリチップをワードライン・パターニングする方法を提供する。
【００２３】
さらに、前記生成するステップが、前記マスク生成エレメントからロウの第１のセットを生成するステップと、前記ロウの第１のセットから、前記ロウの第１のセットの間に交互にある、ロウの第２のセットを生成するステップと、を有する。
【００２４】
さらに、本発明の好ましい実施形態では、
前記第１セットをの生成するステップが、
おのおのが１Ｆよりも大きな幅を備えたロウであって、窒化物ハードマスクのロウを生成するステップと、
前記ロウの間にワードライン材料を堆積するステップと、
第１の遷移領域から前記ワードライン材料をエッチングするステップと、
第２の遷移領域から前記ロウをエッチングするステップと、
前記エッチングされた領域内に酸化物を堆積するステップと、
を有する。
【００２５】
さらに、本発明の好ましい実施形態では、前記第２のセットを生成するステップが、
前記窒化物のハードマスクをエッチングするステップと、
前記窒化物のロウの適所に窒化物のスペーサを堆積するステップと、
前記スペーサの間にワードライン材料を堆積するステップと
を有する
前記第２の遷移領域が、前記第１の遷移領域から前記ワードラインの反対側に全体的に配置されることを特徴とする。
【発明を実施するための最良の形態】
【００２６】
以下の詳細な説明において、種々の特定の詳細は、本発明の理解を提供するためである。しかしながら、当業者は、これらの特定の詳細なしで本発明を実施することができうる。他の例では、周知の技術およびコンポーネントは、本発明が不明確にならないように記載されていない。
【００２７】
出願人は、稠密にパッケージされたワードラインは小さなセルを提供するが、周辺のトランジスタは典型的にはより大きく、かくして周辺は典型的にはよりゆるいパックであるので、それらは周辺のトランジスタとの接続を困難にすることを見出した。
【００２８】
図３では、本発明の好ましい実施形態によって製造され、作動する稠密にパッケージされたメモリアレイ３０を備えた例示の不揮発性メモリチップ２８を示す。
【００２９】
メモリアレイ３０は、「ファンアウト（fan-out）」領域３５−Ｅおよび３５−Ｏを備えたワードライン３２によって交差するビットライン２２を有する。ファンアウト領域３５は、ワードライン３２のようなアレイエレメントが、周辺領域（図示せず）におけるそれらに関係するトランジスタと接続する、処理領域である。例示のアレイ３０では、ワードライン３２の幅は０．７Ｆであり、隔てられた距離は０．３Ｆである。これらの幅および間隔は例示だけであり、米国特許出願シリアル番号１１／４８９，３２７および１１／４８９，７４７で議論されているように、他の多くの幅および間隔が可能であり、それらのほとんどがサブＦである（すなわち、最小サイズのＦより小さい）。
【００３０】
本発明の好ましい実施形態では、ワードライン３２は、ロウ（row）３１から形成されており、ロウ３１は、ワードライン３２、活性化エクステンション３３および絶縁エクステンション３４を含む。エクステンション３３および３４は、それらのそれぞれのファンアウト領域内に延び、更なる詳細は以下に示す。
【００３１】
本発明の好ましい実施形態では、各ファンアウト領域は、ワードライン３２の一部を制御する。たとえば、ファンアウト領域３５−Ｅは、３２−Ｅとラベル付けされた偶数のワードラインを制御し、ファンアウト領域３５−Ｏは、３２−Ｏとラベル付けされた奇数のワードラインロウを制御する。図３に示したように、偶数のワードラインロウ３２−Ｅだけが、活性化エクステンション３３−Ｅを備えたファンアウト領域３５−Ｅ内に延び、奇数のワードラインロウ３２−Ｏだけが、活性化エクステンション３３−Ｏを備えた奇数のファンアウト領域３５−Ｏ内に延びる。ファンアウト領域３５−Ｅおよび３５−Ｏ内で、ワードライン３２を変更するので、活性化エクステンション３３の間の間隔は、最小寸法１Ｆよりも大きく（図３では、１．３Ｆの間隔を示す）、それによって周辺トランジスタがそれらを制御するワードライン３２に容易に接続することを保証する。
【００３２】
米国特許出願シリアル番号１１／４８９，３２７および１１／４８９，７４７で議論されているように、ワードラインはお互いから生成されうる。たとえば、第１のセットでは、偶数のワードラインが、リソグラフィプロセスにおいて下に横たわる。第２のセットでは、たとえば、奇数のワードラインが、一連のセルフアライメントプロセスを通して、第１のセットから生成されうる。好ましい実施形態では、ロウ３１は、同様の仕方で横たわり、第１のセットのロウがリソグラフィによって下に横たわり、第２のセットのロウが第１のセットから生成されうる。
【００３３】
本発明の好ましい実施形態によれば、酸化物またはオキシナイトライドのような絶縁材料で形成された絶縁エクステンション３４は、各ファンアウト領域３５内に延びない、それらのワードライン３２の端で生成され得る。かくして、偶数のワードライン３２−Ｅは、奇数のファンアウト領域３５−Ｏに絶縁エクステンション３４−Ｅを有し、奇数のワードライン３２−Ｏは、偶数のファンアウト領域３５−Ｏに絶縁エクステンション３４−Ｏを有する。
【００３４】
この出願の残りでは、稠密なパッケージングされたメモリアレイ３０を生成する間に、どうやってファンアウト領域３５を形成するかを述べる。
【００３５】
図４を参照すると、ファンアウト領域３５の生成が、メモリアレイ３０の生成プロセスの一部に含まれて例示されており、それは、本発明と共通の譲受人に譲受された米国特許出願シリアル番号１１／４８９，３２７および１１／４８９，７４７に記載されているものである。図５Ａ乃至Ｉを参照すると、図４のプロセス内の種々のステップが示されている。
【００３６】
ステップ１００においてプロセスは開始され、ワードラインパターニングの前にプロセスは処理される。好ましいＤＰＰタイプのプロセスステップは、米国特許出願シリアル番号１１／４８９，３２７および１１／４８９，７４７に見られ、同様に２００５年１０月１１日に出願された米国特許出願11/247,733、２００６年１月２０に出願された米国特許出願11/336,093および２００６年５月２４日に出願された米国特許出願11/440,624もリファレンスとしてここに組み入れられる。
【００３７】
ステップ１００の結果を図５Ａに示す。ポリシリコン５４およびビットライン酸化物５２の別のカラムを見ることができる。これらのカラムは、ファンアウト領域３５−Ｅおよび３５−Ｏによってブラケット化され、酸化物または活性化材料もしくはその両者からなる。本発明の好ましい実施形態では、ビットライン酸化物５２は、１Ｆの幅を有し、従前にインプランテーションされたビットラインを被覆する（図３）。ポリシリコンカラム５４は、１．６Ｆの幅を有し、ファンアウト領域３５は、ビットラインピッチ以上の幅を有する。図５に関して、ファンアウト領域３５は、幅が約３Ｆである。チップはまた、ワードラインプロセスのためにフラットで均一な表面を提供するために、平坦化されうる。
【００３８】
図５Ｂに示したように、ついで、窒化物ハードマスク４０が、ビットライン酸化物５２およびポリシリコン５４のカラムと全体的に直行するロウと平行に堆積される（図４のステップ１０２）。本発明の好ましい実施形態では、（窒化物のスペーサ形成の後）窒化物のロウ４０は、幅が１．３Ｆであり、それらの間の間隔４２は、幅が０．７Ｆであり、かくして、リソグラフィオペレーションの制約を破ることなく、併せてのピッチが２Ｆとなる。
【００３９】
ついで、アレイ３０にロウ３１（その後、ワードライン３２およびそれらのエクステンション３３および３４になる）を生成するための間隔４２の窒化物４０とファンアウト領域３５との間に材料が堆積される（図４のステップ１０４）。本発明の好ましい実施形態では、材料はタングステンのような伝導性であってよい。しかしながら、他の適当な導体又は半導体の材料を同様に用いることができ、たとえば、コバルトsalicide、ポリシリコン、他のsalicide、タングステン、またはシリサイドなどである。図５Ｃは、ステップ１０４の結果を示す。偶数のロウ３１は、窒化物ロウ４０の間の間隔４２（図５Ｂ）に堆積される。
【００４０】
ついで、メモリチップは、滑らかな表面を提供するために平坦化され、ファンアウトステップのセット（ステップ１０６乃至１２６）が実行される。これらのステップは、絶縁エクステンション３４（ステップ３）がワードライン３２のエクステンション３３と交換される、ファンアウト領域３５を生成しうる。偶数のファンアウト領域３５−Ｅは、偶数のワードライン３２−Ｅの活性化エクステンション３３−Ｅだけを有し、奇数のファンアウト領域３５−Ｏは、奇数のワードライン３２−Ｏ（図３）の活性化エクステンション３３−Ｏだけを有する。したがって、ファンアウト領域３５−Ｅおよび３５−Ｏのそれぞれの絶縁エクステンション３４−Ｏおよび３４−Ｅは、互いにゆがんでいる。
【００４１】
最初に、第１のファンアウトマスクが生成される（ステップ１０６）。偶数のファンアウト領域３５−Ｅが露出され、（メモリアレイ３０およびファンアウト領域３５−を包含する）メモリチップの残りが被覆される。窒化物エッチングが実行され（ステップ１０８）、窒化物ロウ４０のエレメントをエッチングして、ロウ３１−Ｅの活性化エクステンション３３−Ｅを残して、ファンアウト領域３５−Ｅを露出させる。図５Ｄは、ステップ１０８結果を図示する。ファンアウト領域３５−Ｅのエレメントを露出しうる（図５Ａ）、露出されたファンアウト領域４４が次いで可視になり、窒化物ロウ４０の一部が、ファンアウト領域３５−Ｅの外でエッチングされ得る。エッチングされた窒化物ロウの残りの部分を次いで、４０’とラベル付けする。
【００４２】
次いで、第１のファンアウトマスクが除去され（ステップ１１０）、第２のファンアウトマスクが生成される（ステップ１１２）。ファンアウト領域３５−Ｏが露出され、チップの残りが被覆される。窒化物をエッチングしないが、ロウ３１に用いられた材料をエッチングする、ワードラインエッチングが実行され（ステップ１１４）、露出されたファンアウト領域３５−Ｏ内に延びるロウ３１−Ｅのエレメントをエッチングする。図５Ｅは、ステップ１１４の結果を示す。ファンアウト酸化物３５−Ｏの露出されたエレメントである（図５Ａ）、露出されたファンアウト領域４５が次いで可視化し、ロウ３１−Ｅの延びたエレメントが、ファンアウト領域３５−Ｏの外でエッチングされうる。ここで、ワードライン３２−Ｅおよびそれらの活性化エクステンション３３−Ｅは、それらの絶縁エクステンション３４−Ｅにか案する領域４５であるように生成されうることは明らかであろう。
【００４３】
露出されたファンアウト領域４４および４５の一部が、ステップ１０８および１１４の間に、一部エッチングされるということも明らかであろう。しかしながら、以下に述べるように、露出されたファンアウト領域４４および４５は、次いで、酸化物で被覆され、かかる部分的なエッチングからの影響は続かない。
【００４４】
上述したように、酸化物が、次いで、堆積され（ステップ１１６）、メモリチップを完全に被覆し、露出されたファンアウト領域４４および４５を満たし、それにより、絶縁エクステンション３４−Ｏおよび３４−Ｅそれぞれを生成する。メモリチップは、次いで、ワードライン３２−Ｅ、それらの活性化エクステンション３３−Ｅ、および、窒化物ロウ４０’のレベルに平坦化される。ステップ１１６の結果を図５Ｆに例示する。絶縁エクステンション３４−Ｏは、次いで、ファンアウト領域３５−Ｅの偶数の活性化エクステンション３３−Ｅの間で、露出されたファンアウト領域４４を被覆する（図５Ｄ）。同様に、絶縁エクステンション３４−Ｅは、ファンアウト領域３５−Ｏの窒化物ロウ４０’の間で、露出されたファンアウト領域４５を被覆する（図５Ｅ）。
【００４５】
次いで、プロセスは非ファンアウトステップに続く。窒化物ロウ４０’は、ウェットストリップを使用して除去される（ステップ１１８）。図５Ｇは、ステップ１１８の結果を例示する。先に被覆されたビットライン酸化物５２の被覆されたエレメント、ポリシリコンカラム５４、および、ファンアウト領域３５−Ｏのエレメント４６が露出される。
【００４６】
次いで、窒化物ライナーが、窒化物ロウ４０（図５Ｇ）によって先に占められた領域に堆積され（ステップ１２０）、先に露出されたビットライン酸化物５２、露出されたファンアウト領域４６、および、ポリシリコンカラム５４を被覆する。窒化物スペーサエッチングが実行され（ステップ１２２）、再び、ビットライン酸化物５２のエレメント、および、露出されたファンアウト領域４６、ならびに、ポリシリコンカラム５４を露出させる。図５Ｈは、ステップ１２０および１２２の結果を例示する。窒化物スペーサ７０は、窒化物ロウ４０’（図５Ｆ）によって先に占められた領域を線引きし、周辺のライニングワードライン３２−Ｅ、それらの絶縁エクステンション３４−Ｅ、および、奇数の絶縁エクステンション３４−Ｏの一部を形成する。
【００４７】
スペーサ７０の幅は、０．３Ｆであってよい。したがって、本発明の好ましい実施形態では、スペーサ７０によって画定された「トラフ（trough）」は、幅が０．７Ｆであってよく、一般的には、偶数のワードライン３２−Ｅの幅と等しくなり得る。スペーサ７０に関して他の幅も可能であり、それらも本発明に組み入れられる。
【００４８】
ワードライン・ロウ・材料は、次いで、スペーサ７０の間に堆積される（ステップ１２４）。上述したように、材料は、（ポリシリコンのような）半伝道性または（タングステン、salicide、または、シリサイドのような）伝導性であってよい。次いで、メモリチップが、平滑な表面を提供するために平坦化される（ステップ１２６）。図５Ｉは、ステップ１２２ないし１２６の結果を例示する。奇数のワードライン３２−Ｏおよびそれらの活性化エクステンション３３−Ｏは、スペーサ７０によって画定された「トラフ」内に形成され、かくして、先に露出されたビットライン酸化物５２のエレメント、ポリシリコンカラム５４、および、ファンアウト領域３５−Ｏ（図５Ｇ）を被覆する。
【００４９】
この点で、稠密にパッケージされたメモリセル３０に関して要求されるファンアウト領域を生成するプロセスは完了する。米国特許出願１１／４８９，３２７および１１／４８９，７４７は、メモリチップの生成を完了するために要求される更なるステップを詳述する。
【００５０】
図５Ｉに表されたようなメモリチップは稠密にパッケージされたメモリセルであることは明らかであろう。この例では、ワードライン３２−Ｅおよび３２−Ｏはともに、幅が０．７Ｆであり、それらは幅が０．３Ｆのスペーサ７０によって互いに隔てられる。したがって、メモリアレイ３０は、１Ｆ毎に１つのワードラインのワードラインピッチを有する。上述したように、これらの幅および間隔は単なる例示であり、他の多くの幅および間隔が可能であり、それらのほとんどはサブＦである（すなわち、最小寸法Ｆより小さい）。
【００５１】
偶数のワードライン３２−Ｅが活性化エクステンション３３−Ｅを備えたファンアウト領域３５−Ｅ内に延びるが、それらはファンアウト領域３５−Ｏ内には延びないことも明らかであろう。同様に、奇数のワードライン３２−Ｏが、活性化エクステンション３３−Ｏを備えたファンアウト領域３５−Ｏ内に延びるが、ファンアウト領域３５−Ｅ内には延びないことも明らかであろう。したがって、ワードライン３２の各セットは、周辺のトランジスタに対して適切な接続をするのに十分な空間を有する。
【００５２】
本発明の種々の特徴を例示してきたが、多くの修正、置換、変更、および均等物が問う業者には可能であろう。それゆえ、本発明の真の精神の範囲内のかかる修正および変更は、添付の特許請求の範囲でカバーされる。
【図面の簡単な説明】
【００５３】
【図１Ａ】２つのタイプのＮＲＯＭセルの例示である。
【図１Ｂ】２つのタイプのＮＲＯＭセルの例示である。
【図２】従来技術の不揮発性メモリアレイの例示である。
【図３】本発明の好ましい実施形態によって製造され、作動可能な、新規な不揮発性メモリアレイの例示である。
【図４】図３のアレイを製造するための方法の例示のフローチャートを示す。
【図５Ａ】図４Ａおよび４Ｂの方法の間の異なるステージでのアレイの例示を示す。
【図５Ｂ】図４Ａおよび４Ｂの方法の間の異なるステージでのアレイの例示を示す。
【図５Ｃ】図４Ａおよび４Ｂの方法の間の異なるステージでのアレイの例示を示す。
【図５Ｄ】図４Ａおよび４Ｂの方法の間の異なるステージでのアレイの例示を示す。
【図５Ｅ】図４Ａおよび４Ｂの方法の間の異なるステージでのアレイの例示を示す。
【図５Ｆ】図４Ａおよび４Ｂの方法の間の異なるステージでのアレイの例示を示す。
【図５Ｇ】図４Ａおよび４Ｂの方法の間の異なるステージでのアレイの例示を示す。
【図５Ｈ】図４Ａおよび４Ｂの方法の間の異なるステージでのアレイの例示を示す。
【図５Ｉ】図４Ａおよび４Ｂの方法の間の異なるステージでのアレイの例示を示す。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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