(57)【要約】積分型アナログ−ディジタルコンバータ（ＡＤＣ）であり、該コンバータは基準クロック信号（１２）に同期される遅延ロックループ（ＤＬＬ）（２，５０）を具える。従って、クロック信号の立上りエッジが各クロックサイクルごとに１度ＤＬＬを伝播する。使用状態において、この積分型ＡＤＣは、積分器（４）で行われた積分の時間測定値に依存してアナログ信号をディジタル信号に変換する。この時間測定値はＤＬＬ内の個々の遅延セルの論理状態を読み取ることによって得られる。これによりクロック信号の立上りエッジの位置を決定でき、時間測定値として使用できる。時間測定値はディジタルサーモメータコードの形態であり、２進数に変換できる。時間測定値を得るためにＤＬＬを用いることによって、プロセス及び温度変動の影響がＤＬＬの閉ループ帰還により低減される。別の実施例では、マルチプライＤＬＬ（ＭＤＬＬ）を使用する。他の実施例では、ＤＬＬの代わりにリング発振器を使用する。この実施例では、プロセス及び温度変動の影響を補償するために校正装置を用いる。
2009516414.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号をディジタル出力信号に変換する積分型アナログ−ディジタルコンバータ（ＡＤＣ）であって、該積分型ＡＤＣは、
サンプリング周波数に等しいかそれより高い周波数を有する基準クロック信号を発生する信号発生手段と、
複数の遅延セルを具える遅延線を具える遅延ロックループであって、前記基準クロック信号にロックされる遅延ロックループと、
第１の信号を積分する積分手段と、
前記積分手段により行われた積分の時間測定値であって前記複数の遅延セルの論理状態から少なくとも部分的に決定される時間測定値からディジタル信号を生成するディジタル論理手段と、
を具えることを特徴とする積分型アナログ−ディジタルコンバータ。
【請求項２】
前記基準クロック信号は前記サンプリング周波数に等しい周波数を有することを特徴とする請求項１記載の積分型アナログ−ディジタルコンバータ。
【請求項３】
前記時間測定値は前記複数の遅延セルの論理状態により完全に決定されることを特徴とする請求項１記載の積分型アナログ−ディジタルコンバータ。
【請求項４】
前記遅延ロックループはマルチプライ遅延ロックループ（ＭＤＬＬ）であり、該ＭＤＬＬは前記遅延線からの出力を分周する分周手段を更に具え、前記時間測定値が前記複数の遅延セルの論理状態と前記分周手段の出力とから決定されることを特徴とする請求項１記載の積分型アナログ−ディジタルコンバータ。
【請求項５】
アナログ信号をディジタル信号に変換する積分型アナログ−ディジタルコンバータ（ＡＤＣ）であって、該積分型ＡＤＣは、
サンプリング周波数を有するサンプリングクロック信号を発生する信号発生手段と、
複数の遅延セルを具える遅延線を具えるリング発振器であって、前記サンプリング周波数に等しいかそれより高い発振周波数を有する発振信号を発生するリング発信器と、
第１の信号を積分する積分手段と、
サンプリング周期内に前記発振信号のエッジが通過する遅延セル数を決定することによって前記リング発信器の発振周波数を前記サンプリング周波数又は基準周波数に対して校正する校正手段と、
前記積分手段により行われた積分の時間測定値であって前記複数の遅延セルの論理状態から少なくとも部分的に決定される時間測定値からディジタル信号を生成するディジタル論理手段と、
を具えることを特徴とする積分型アナログ−ディジタルコンバータ。
【請求項６】
前記比較手段は、前記積分手段の出力を第２の信号と比較し、前記積分手段の出力が前記第２の信号に等しくなるとき信号を出力し、前記比較手段からの前記信号に応答して前記時間測定値が取り出されることを特徴とする請求項１又は５記載の積分型アナログ−ディジタルコンバータ。
【請求項７】
前記第２の信号はアナログ入力信号であり、前記第１の信号は基準電圧又は電流源であることを特徴とする請求項６記載の積分型アナログ−ディジタルコンバータ。
【請求項８】
前記アナログ入力信号の値を前記基準クロック信号又は前記サンプリングクロック信号に応答してサンプルホールドするサンプルホールド手段を更に具え、前記第２の信号は前記サンプルホールド手段の出力であり、前記第１の信号は基準電圧又は電流源であることを特徴とする請求項６記載の積分型アナログ−ディジタルコンバータ。
【請求項９】
２以上のチャネルからのアナログ入力信号を対応するディジタル信号に変換するために、前記積分型ＡＤＣは、更に、第２番以降の各チャネルにつき１つの積分手段と、第２番以降の各チャネルにつき１つのディジタル論理手段とを具え、１つの遅延ロックループ又は１つのリング発振器が２つ以上のチャネルで共用され、各チャネルの時間測定値が前記複数の遅延セルの論理状態から決定されることを特徴とする請求項１又は５記載の積分型アナログ−ディジタルコンバータ。
【請求項１０】
複数の遅延セルを具える遅延線を具える遅延ロックループを用いて、アナログ入力信号をディジタル出力信号に変換する方法であって、該方法は、
前記遅延ロックループをサンプリング周波数に等しいかそれより高い周波数を有する基準クロック信号に同期させるステップと、
時間測定値を発生させるために第１の信号の積分を計時するステップであって、前記時間測定値は前記複数の遅延セルの論理状態から少なくとも部分的に決定されるステップと、
前記時間測定値をディジタル出力信号に変換するステップと、
を具えることを特徴とするアナログ−ディジタル変換方法。
【請求項１１】
前記遅延ロックループがマルチプライ遅延ロックループ（ＭＤＬＬ）であり、該ＭＤＬＬが前記遅延線からの出力を分周する分周手段を更に具え、前記第１の信号の積分を計時するステップにおいて、前記時間測定値が前記複数の遅延セルの論理状態と前記分周手段の出力とから決定されることを特徴とする請求項１０記載の方法。
【請求項１２】
複数の遅延セルを具える遅延線を具えるリング発振器であって、サンプリング周波数に等しいかそれより高い発振周波数を有する発信信号を発生するリング発振器を用いて、アナログ入力信号をディジタル出力信号に変換する方法であって、該方法は、
サンプリング周期内に前記発振信号のエッジが通過する遅延セルの数を測定することによって、前記イング発振器の発振周波数をサンプリング周波数又は基準周波数に対して校正して校正測定値を発生させるステップと、
時間測定値を発生させるために第１の信号の積分値を計時するステップで、前記時間測定値は前記複数の遅延セルの論理状態から少なくとも部分的に決定されるステップと、
前記時間測定値と前記校正測定値をディジタル出力信号に変換するステップと、
を具えることを特徴とするアナログ−ディジタル変換方法。
【請求項１３】
前記第１の信号の積分結果を第２の信号と比較するステップを更に具え、前記第１の信号の積分結果が前記第２の信号に等しくなるときに前記時間測定値を取り出すことを特徴とする請求項１０又は１２記載の方法。
【請求項１４】
前記第２の信号はアナログ入力信号であり、前記第１の信号は基準電圧又は電流源であることを特徴とする請求項１３記載の方法。
【請求項１５】
前記アナログ入力信号の値を前記積分計時ステップの開始時にサンプルホールドするステップを更に具え、前記比較ステップにおいて、前記第２の信号は前記サンプルホールドステップで得られる値であり、前記第１の信号は基準電圧又は電流源であることを特徴とする請求項１３記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ−ディジタルコンバータ（ＡＤＣ）に関し、特にアナログからディジタルへの変換が信号の積分を計時することにより達成されるＡＤＣに関する。本発明は、アナログ信号をディジタル信号に変換する方法にも関する。
【背景技術】
【０００２】
多くのアプリケーションが連続アナログ信号から離散ディジタル信号への変換を必要とする。ＡＤＣの設計は、通常、分解能（ディジタル信号に含まれる離散レベル数）と速度（１秒当たりのサンプル数）とのトレードオフを必要とする。
【０００３】
積分型ＡＤＣは既知である。これらのＡＤＣは、信号の積分値が基準レベルに到達するまでの時間を計ることによって高い分解能を達成できる。要した時間はディジタル信号に変換すべき信号の振幅に比例する。積分型ＡＤＣは、サンプリングレートより出力信号のレベル数倍だけ高い周波数で動作する高精度のタイミング基準を必要とする。例えば、５ビットの出力信号は３２のレベルを有し、サンプリングレートの３２倍の周波数のタイミング基準を必要とする。
【０００４】
ＡＤＣを巡回ディジタル遅延線を用いて設計することも提案されている。米国特許出願公開第２００５／００６２４８２号明細書に、このようなＡＤＣトポロジの一例が検討されている。変換すべきアナログ信号は供給電圧として遅延線に供給される。遅延線を伝播する信号は供給電圧とほぼ比例して変化する。各スイッチングサイクルの開始時に、パルスが遅延線の始端に供給される。一定時間後に、遅延線に沿うこのパルスの伝播を測定することができる。遅延は供給電圧に比例して変化するので、パルスの伝播はアナログ信号電圧に比例する。
【０００５】
遅延セルはＩＣ内に比較的簡単に実現できるので、ＡＤＣの製造コストが低減される。しかし、プロセス及び温度変動が遅延線の動作に変化を導入し、出力の精度に影響を与え得る。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、プロセス及び温度変動がＡＤＣの精度に与える影響が低減されたＡＤＣを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の第１の態様によれば、アナログ入力信号をディジタル出力信号に変換する積分型アナログ−ディジタルコンバータ（ＡＤＣ）が提供され、この積分型ＡＤＣは、
サンプリング周波数に等しいかそれより高い周波数を有する基準クロック信号を発生する信号発生手段と、
複数の遅延セルを具える遅延線を具える遅延ロックループであって、前記基準クロック信号にロックされる遅延ロックループと、
第１の信号を積分する積分手段と、
前記積分手段により行われた積分の時間測定値であって前記複数の遅延セルの論理状態から少なくとも部分的に決定される時間測定値からディジタル信号を生成するディジタル論理手段と、
を具えることを特徴とする。
【０００８】
前記信号発生手段は、発振信号を発生し得る任意の回路、例えばフェーズロックループ（ＰＬＬ）又は水晶発振器とすることができる。信号積分手段は、その入力の積分を表す出力を出力する任意の回路、例えば演算増幅器回路とすることができる。ディジタル論理手段は、論理ゲートやフリップフロップのような論理素子を含む任意の回路とすることができる。
【０００９】
本発明は、基準クロック信号にロックされる遅延ロックループ（ＤＬＬ）を用いる。従って、基準クロック信号がクロックサイクルごとに１度ＤＬＬを伝播する。この場合、遅延線内のクロック信号の伝播を用いて各クロックサイクル内で時間測定を実行することができる。ＤＬＬは閉ループシステムであり、その帰還作用によって、ＤＬＬが基準クロック信号にロックされ同期したままとなるように個々の遅延セルの供給電圧を調整する。これによりプロセス及び温度変動の影響が低減される。
【００１０】
積分型ＡＤＣの一般的な動作原理は上述したように既知である。典型的には、積分を行い、積分値が所定値に到達するまでの時間を測定する。しかし、本発明によれば、この時間測定に遅延ロックループを使用することによって、温度及びプロセス変動により影響されない精密な時間測定が可能になる。他の利点は、ＤＬＬに含まれる遅延セルは多くのディジタル回路に使用されている基本構成ブロックであり、且つ良好な分解能と良好なサンプリングレートの両方を得ることができるように高いスイッチング速度（ＩＧＨｚ以上）で駆動することができる点にある。他の利点は、ＡＤＣは比較的低い電力消費であり、あらゆるアプリケーションに好適である点にある。更に他の利点は、ＤＬＬを比較的小さいシリコン領域内に実現でき、製造コストを最小にできる。
【００１１】
ＤＬＬは、請求項４に特定されるように、マルチプライＤＬＬ（ＭＤＬＬ）とすることができる。これによりＤＬＬを少数の遅延セルを用いて実現でき、ジッタの量が減少する。更に、遅延セルの所要のスイッチング速度を、ＤＬＬを使用しない積分型ＡＤＣで必要とされるカウンタ回路の動作周波数に比較して減少させることがきるという他の利点もある。
【００１２】
本発明の第２の態様によれば、アナログ信号をディジタル信号に変換する積分型アナログ−ディジタルコンバータ（ＡＤＣ）が提供され、この積分型ＡＤＣは、
サンプリング周波数を有するサンプリングクロック信号を発生する信号発生手段と、
複数の遅延セルを具える遅延線を具えるリング発振器であって、前記サンプリング周波数に等しいかそれより高い発振周波数を有する発振信号を発生するリング発信器と、
第１の信号を積分する積分手段と、
サンプリング周期内に前記発振信号のエッジが通過する遅延セル数を決定することによって前記リング発信器の発振周波数を前記サンプリング周波数又は基準周波数に対して校正する校正手段と、
前記積分手段により行われた積分の時間測定値であって前記複数の遅延セルの論理状態から少なくとも部分的に決定される時間測定値からディジタル信号を生成するディジタル論理手段と、
を具えることを特徴とする。
【００１３】
信号発生手段は、発振信号を発生し得る任意の回路、例えば位相ロックループ（ＰＬＬ）又は水晶発振器とすることができる。積分手段は、その入力の積分値を表す出力を発生する任意の回路、例えば演算増幅器回路とすることができる。ディジタル論理回路は、論理ゲートやフリップフロップなどのディジタル論理素子を含む任意の回路とすることができる。校正手段は、リング発振器の発振周波数をサンプリング周波数に対して校正できる任意の回路とすることができる。校正手段で使用する発振信号のエッジは立上りエッジ又は立下りエッジとすることができる。
【００１４】
第１の態様の場合と同様に、遅延線を時間測定に用いるが、遅延線はＤＬＬではなくリング発振器内に含まれる。リング発振器はプロセス及び温度変動を受けるが、校正手段が発振周波数をサンプリング周波数に対して校正することによってこれらのプロセス及び温度変動を比較的簡単に補償する。第１の態様と共通に、タイミング測定に遅延線を使用することでプロセス及び温度変動を有効に補償することができる。この態様は第１の態様の利点を共有し、リング発振器に含まれる遅延セルは多くのディジタル回路に使用されている基本構成ブロックであり、良好な分解能と良好なサンプリングレートの両方を得ることができるように１ＧＨｚ以上の高いスイッチング速度で駆動することができる。この態様のＡＤＣは比較的低い電力消費要件を有し、比較的小さなシリコン領域に実現でき、製造コストを最小にできる。
【００１５】
請求項６に特定されるように、比較手段は、一つの信号を他の信号と比較できる任意の適切な回路とすることができる。比較手段は積分手段の出力を第２の信号と比較し、時間測定を正しい時間に行わせることができる。第２の信号はアナログ入力信号とすることができ、第１の信号は基準電圧又は電流源とすることができる。
【００１６】
請求項８に特定されるように、サンプルホールド手段は、任意の適切なサンプルホールド回路することができる。これでサンプリング周期中の入力信号の変化の影響を低減できる。
【００１７】
請求項９に特定された構成は、ＡＤＣを複数のチチャネルを同時に変換するために使用可能にする。ＤＬＬ又はリング発振器が複数のチャネル間で共用されるので、すべてのチャネルに対して１つのＤＬＬ又はリング発振器が必要とされるのみであるため、実現が簡単になる。
【００１８】
本発明の第３の態様によれば、複数の遅延セルを具える遅延線を具える遅延ロックループを用いて、アナログ入力信号をディジタル出力信号に変換する方法が提供され、この方法は、
前記遅延ロックループをサンプリング周波数に等しいかそれより高い周波数を有する基準クロック信号に同期させるステップと、
第１の信号の積分値を計時して時間測定値を発生させるステップで、前記時間測定値は前記複数の遅延セルの論理状態から少なくとも部分的に決定されるステップと、
前記時間測定値をディジタル出力信号に変換するステップと、
を具えることを特徴とする。
【００１９】
本発明の第４の態様によれば、複数の遅延セルを具える遅延線を具えるリング発振器であって、サンプリング周波数に等しいかそれより高い発振周波数を有する発信信号を発生するリング発振器を用いて、アナログ入力信号をディジタル出力信号に変換する方法が提供され、この方法は、
サンプリング周期内に前記発振信号のエッジが通過する遅延セルの数を測定することによって、前記イング発振器の発振周波数をサンプリング周波数又は基準周波数に対して校正して校正測定値を発生させるステップと、
第１の信号の積分値を計時して時間測定値を発生させるステップで、前記時間測定値は前記複数の遅延セルの論理状態から少なくとも部分的に決定されるステップと、
前記時間測定値と前記校正測定値をディジタル出力信号に変換するステップと、
を具えることを特徴とする。
【００２０】
本発明の種々の実施例を図面を参照して単なる例示として以下に記載する。
【発明を実施するための最良の形態】
【００２１】
図１は、本発明の第１の実施例に係るＡＤＣのブロック図を示す。このＡＤＣは、ＤＬＬ２、積分器４、比較器６、ディジタル論理回路８及びサンプルホールドブロック１０を具える。
【００２２】
本例ではＰＬＬであるが水晶発振器のような他の手段によって実現することもできる基準クロック源（図示せず）は、ｆs＝１/Ｔs（ここでｆsはサンプリング周波数、Ｔsはサンプリング周期）の周波数を有する基準クロック信号を発生する。１８０ｎｍＣＭＯＳプロセスの場合、代表的なサンプリング周波数は２５０ＭＨｚで、7又は8ビットの分解能を有する。しかし、速度はスケーリング技術ととも増大する。基準クロック信号はＤＬＬ２の入力１２に接続されるとともに、積分器４のリセット入力１４及びサンプルホールドブロック１０の制御入力１８にも接続される。基準クロック信号の反転信号がサンプルホールドブロック１０の制御入力１６に供給される。
【００２３】
ディジタル信号に変換すべきアナログ入力信号はサンプルホールドブロック１０の入力２０に接続される。サンプルホールドブロック１０の出力２２は各クロックの開始時におけるアナログ信号の値を表す。サンプルホールドブロック１０は２つのサンプルホールドブロックと１つの関連するマルチプレクサとを具える。１つのサンプルホールドブロックは基準クロック信号でトリガされ、他方のサンプルホールドブロックは反転基準クロック信号でトリガされる。これらの２つのインタリーブドサンプルホールドブロックをマルチプレクサとともに使用することによって各サンプルホールドブロックへのタイミング発行が緩和される。
【００２４】
比較器６はサンプルホールドブロック１０の出力２２に接続された第１入力２２と積分器４の出力２４に接続された第２入力２４を具える。比較器６の出力２６は、比較器が第１及び第２入力に供給された信号が等しいことを決定するとき、ハイになる。比較器の出力２６はディジタル論理回路８に接続される。
【００２５】
比較器６は、有限の振幅分解能及び伝播遅延を有する。許容振幅分解能を従来既知の標準設計の比較器で達成できる。しかし、伝播遅延はディジタル値にオフセット又はＤＣシフトを生じる。これがＡＤＣ出力の最下位ビットより大きい場合、補償が必要とされる。この補償はアナログ又はディジタルポスト補償とすることができる。
【００２６】
積分器４は基準電圧又は電流源５に接続された入力を有する。積分器４はリセット入力を有する完全差動型積分器とするのが好ましい。１．７ＧＨｚ以上の速度で動作し得る一つの適切な積分器は、J. Savoj & B. Razavi著、「A CMOS Interference Circuit for Detection of 1.2Gb/s」、International Conference of Solid-State Circuits、ISSCC、第２頁、１９９９年２月、に記載されている。必要に応じ、時定数調整手段をＡＤＣの例えば始動時に使用してもよい。
【００２７】
ＤＬＬ２は、位相検出器２８と、位相検出器２８に接続されたチャージポンプ３０と、チャージポンプ３０に接続されたループフィルタ３２と、電圧制御遅延線（ＶＣＤＬ）３４とを具える。ＶＣＤＬ３４はＮ個の個別の遅延セル３６を具える。ＶＣＤＬ３４への入力は基準クロック信号１２に接続され、ＶＣＤＬ３４の出力は位相検出器２８の一つの入力に接続される。基準クロック信号１２が位相検出器２８の他方の入力に接続される。位相検出器２８はループフィルタ３２と一緒に、位相を増大又は減少するようにＶＣＤＬ３４を強制動作させる。位相が等しいとき、ＤＬＬはロックされる。
【００２８】
すべての遅延セル３６が同一である理想的な場合を仮定すると、ＤＬＬがロックされるとき、遅延線内の各遅延セルの遅延τはＴs/Ｎである。従って、ＶＣＤＬ中の基準クロック信号の伝播は時間測定を表す。
【００２９】
本例では、遅延セル３６は高速スリュー（短い立上り及び立下り）であり、位相雑音を最小にするために完全なスイッチング能力を有する。カレントスターブドインバータ（current-starved inverter）が有利である。その理由は、これらのインバータはレベル変換回路を必要とせず、それらの実現のために必要とされるチップ面積及び電力が低減するためである（差動型遅延セルはレベル変換回路を必要とする）。基板雑音及び電源雑音の影響を低減するために擬似差動型カレントスターブドインバータを使用することもできる。しかし、この場合には、遅延セルの最大動作速度が追加の負荷のために減少する。カレントスターブドインバータ（又は擬似差動型カレントスターブドインバータ）を用いる別の利点は、それらのフル信号スイング特性がジッタ感度を低減する点にある。
【００３０】
ＶＣＤＬ３４はシフト平均ＶＣＤＬとするのが好ましい。これはＤＬＬの計時精度を改善し、ＡＤＣからの出力の改善された単調性をもたらす。
【００３１】
ＤＬＬ２の帯域幅は既知の固定の基準クロック信号に対して最適にするのが好ましい。これはクロックジッタを最小にする。ループフィルタ３２の選択によっても高周波数ジッタを最小化するができる。
【００３２】
位相検出器２８は不感帯比較を用いるのが好ましい。位相検出器２８における追加の遅延によって、チャージポンプ３０内の各電流源が最小の所要時間でターンオンするようになる。これは任意のチャージポンプの不感帯問題を補償する。
【００３３】
ディジタル論理回路８は、比較器２６の出力及びＶＣＤＬ３４内の各遅延セル３６の出力に接続された複数の入力を具える。ディジタル論理回路８は、比較器２６の出力に応答して、各遅延セル３６の状態を読み出すことによって時間測定値を表すコードを出力する。
【００３４】
ＡＤＣの動作を図２を参照して以下に説明する。図２は、サンプルホールド回路１０の出力４０及び積分器４の出力４２を示す。信号４４はＤＬＬ内の内部クロック周期を時間に対して示している。
【００３５】
ＤＬＬ２が基準クロック信号にロックされると、基準クロック信号の立上りエッジはサンプル周期Ｔsの間に遅延線に沿って伝播する。立上りエッジが遅延線の全長を走行するのに要する時間はサンプル周期Ｔsに等しい。更に、基準クロック信号の立上りエッジは積分器４を零にリセットするとともに、サンプルホールド回路１０を活性化してアナログ入力信号の現在値をホールドする。
【００３６】
積分器４は基準電流又は電圧を所定の傾き又は勾配で積分する。勾配は、積分器がサンプル周期内にＡＤＣの最大入力電圧に到達するように選択する。それゆえ、勾配＝ｆs×（Ｖin,max−Ｖin,min）であり、ここでＶin,max及びＶin,minはそれぞれＡＤＣが分解できる最大値及び最小値である。
【００３７】
積分器４による基準電圧又は電流の積分中に、比較器６が積分器の出力をサンプルホールド回路１０の出力と連続的に比較する。積分器の出力がサンプルホールド回路の出力に等しくなるとき、比較器の出力はローからハイへ切り替る。
【００３８】
この時点で、ディジタル論理回路８が比較器からのハイ出力に応答してトリガされる。積分器の出力がアナログ入力信号のサンプルホールド値に等しくなるのに要した時間がＶＣＤＬ３４内の立上りエッジの位置で表される。立上りエッジの位置は、立上りエッジの後方の遅延セルがハイ信号を有し、立上りエッジの前方の遅延セルがロー信号を有するために、決定できる。ディジタル論理回路８は各遅延セルの状態を読出し、アナログ入力信号の時間測定値を表すディジタル「サーモメータ」コード９を出力する。ディジタルサーモメータコードは、論理値“１”を有するビットが連続するブロック後に論理値“０”を有するビットが連続するブロック続くために、水銀温度計になぞらえてそう呼ばれている。このコードはサンプルホールドされた入力信号値を表し、追加のディジタル論理回路でバイナリコードに変換できる。
【００３９】
遅延セル３６の数はサンプル信号の分解能を決定する。一般に、ｎビットの分解能を有する出力が必要とされる場合には、２ｎ個の信号レベルを区別する必要があり、従って２ｎ個の遅延セルが必要とされる。５ビット分解能に対する数値例をあげると、２５＝３２個の遅延セルが必要とされる。
【００４０】
ＤＬＬ２の内部周波数はサンプリング周波数ｆsにより決まる。これは分解能と無関係である。遅延セル３６の数により分解能が決まる。
【００４１】
図３に本発明の第２の実施例のブロック図が示されている。この実施例は、以下に述べる点を除いて第１の実施例と同じである。本例はマルチプライＤＬＬ（ＭＤＬＬ）５０を使用し、このＤＬＬは基準クロック信号の入力１２を有する。ＭＤＬＬの動作及び構成は、例えばRamin-Raj他著、「A Low-Power Multiplying DLL for Low-jitter Megahertz Clock Generation in Highly Integrated Digital Chips」、Journal Solid-State Circuits、Vol. 37、No. 12、２００２年１２月、に記載されている。第１の実施例のＤＬＬ２と同様に、ＭＤＬＬ５０も、位相検出器５２と、チャージポンプ５４と、ループフィルタ５６と、個別の遅延セル６０を具える遅延線５８とを具える。一般的な例では、Ｋ個の遅延セル６０が設けられ、本例ではＫ＝４であるが、その数は特定のアプリケーションに応じて変えることができる。ＭＤＬＬ５０は、更にＮ分周器６２と、マルチプレクサ６４と、選択論理回路６６とを具える。
【００４２】
動作状態において、ＭＤＬＬは入力基準クロックのＮ倍の周波数を有する出力クロック信号を発生する。マルチプレクサ６４への遅延セル６０の帰還構成により形成されるリング発振器回路は遅延セル６０に供給される電圧Ｖcontrolに依存するクロック信号を発生する。発振器への入力は、基準クロック信号１２及び遅延線内の最終遅延セル６０の帰還信号の入力を有するマルチプレクサ６４により決まる。
【００４３】
選択論理回路６６及び分周器６２はＶＣＤＬ５８の出力信号のエッジの数をカウントする。所定数のエッジ、本例ではＮ個のエッジ（Ｎ分周器により決まる）、が検出された後に、マルチプレクサ６４は遅延線５８の最終遅延セル６０からの帰還クロックの代わりに基準クロックを選択する。このように、マルチプレクサはリング発振器を電圧制御発振器（ＶＣＯ）としての動作とＶＣＤＬとしての動作との間で切り替えるとともに、マルチプレクサは基準クロック信号をループに注入することも行う。発生された内部クロック信号が速すぎる場合には、位相検出器５２、チャージポンプ５４及びループフィルタを経るループは、Ｖcontrolを減少させて内部クロック周波数を減少するように作用する。同様に、発生された内部クロック信号が遅すぎる場合には、位相検出器５２、チャージポンプ５４及びループフィルタを経るループは、Ｖcontrolを増大して内部クロック周波数を増大するように作用する。
【００４４】
ＭＤＬＬ５０は基準クロック１２にロックされ、内部クロック周波数は基準クロックのＮ倍になる。
【００４５】
基準クロックの注入は、位相ロックループ（ＰＬＬ）の使用に比べてジッタ累積を低減する。ＰＬＬでは、ジッタ累積がＮサイクルの間生じ、これも、一般に低い帯域幅を有するＰＬＬフィルタでフィルタ処理される。
【００４６】
第１の実施例では、個々の遅延セルの状態を読み出すことによって時間測定値を決定することができた。しかし、第２の実施例では、ＭＤＬＬ５０の動作は時間測定値を決定するためにいくつかの追加のステップを必要とする。Ｎ分周器６２はlog２Ｎの分解能でディジタル化された時間基準データを供給できる。更に、遅延線５８はＫ個の遅延セル（本例ではＫ＝４）を備える。各遅延セルの状態を読み出すことによって、log２(２×Ｋ)の分解能をディジタル化できる。これは、帰還構成内のＤＬＬがπだけの位相シフトを有する発振器を構成する結果として生じる。この位相シフトが、マルチプライＤＬＬのタイミング図を示す図４に示されている。
【００４７】
ディジタル論理回路又は符号化回路７２がＭＤＬＬ５０からの時間測定値に基づいてアナログ入力信号のディジタル値を出力する。時間測定値の下位ビットは遅延セル６０の状態により決まり（第１のレジスタ６８に含まれる）、上位ビットは分周器６２の出力により決まる（第２のレジスタ７０に含まれる）。第１及び第２のレジスタ６８，７０の内容を結合することによって、log２(２×Ｋ×Ｎ)の分解能を達成することができる。
【００４８】
これにより、遅延線５８内の遅延セル６０の内部周波数を低減できる。例えば、５ビットの分解能が必要とされ、（図３に示すように）４つの遅延セル６０を用いる場合（Ｋ＝４）、５ビットの出力分解能を達成するためには、
２×Ｋ×Ｎ＝２５＝３２→Ｎ＝４
の分周比を有する分周器が必要とされる。
【００４９】
ＭＤＬＬがロックされ、５ビットの分解能のサンプルを２５０ＭＨｚのレートで発生させる場合、個別遅延セル６０の内部周波数はたった１ＧＨｚである。これに対し、カウンタを使用する標準の積分型ＡＤＣは、出力を同じ５ビットの分解能で同じ２５０ＭＨｚのレートで発生させるためには８ＧＨｚの内部周波数を必要とする。
【００５０】
従って、第２の実施例は、同じＡＤＣ分解能及びサンプリングレートに対して、内部クロック周波数の低減と同時に、クロックジッタの累積効果の低減をもたらす。ジッタの低減は必要とされる遅延線が少なくなるためであり、回路雑音の低減ももたらす。更に、ＭＤＬＬは標準のＤＬＬよりかさばらず、少ないハードウェア努力で実現できる。
【００５１】
第１及び第２の実施例をサンプリング周波数に等しい基準クロックにロックされるＤＬＬについて説明したが、代替実施例では、ＤＬＬはサンプリング周波数より高い任意の周波数にロックさせることができる。この場合には、時間測定は、サンプリング周期の開始時に遅延セルの状態の第１の測定を行い、比較器によりトリガされたとき遅延セルの状態の第２の測定を行うことによって得ることができる。この場合、積分の計時は２つの測定間の差により決定できる。これは、ＤＬＬを単一周波数での動作に対して最適化でき、ＡＤＣをＤＬＬの周波数と無関係に種々のサンプリング周波数で動作可能にしながら、その性能を向上させることができる。
【００５２】
以下に述べる点を除いて第１又は第２の実施例と同一である第３の実施例（図示せず）では、ＤＬＬを多段リング発振器と置き換える。遅延線はリング発振器内に含まれ、リング発振器はサンプリング周波数に等しいかそれより大きい発振周波数を有する。この実施例では、リング発信器は基準周波数にロックされないため、温度、プロセスなどによる変動を補償する校正装置を含む必要がある。
【００５３】
校正装置にはサンプリング周波数に等しいサンプリングクロック信号が供給される。各サンプリング周期の開始時に、校正装置は遅延線内の遅延セルの状態を測定する。校正装置は、サンプリング周期の開始時の測定値を次のサンプリング周期の開始時の測定値と比較することによって、各サンプリング周期内に発振信号の立上りエッジが通過する遅延セルの数を決定する。これは、積分器がサンプリング周期内に到達する電圧に対応するＡＤＣのフルスケールである。
【００５４】
校正装置はすべてのサンプに対して動作させてもよいし、すべてでなくてもよい。例えば、校正装置は、ＡＤＣが最初にスイッチオンするときにのみ動作させてもよい。校正装置がすべてのサンプルに対して動作する場合には、最後に得られた校正値を使用する。一般に、例えば始動時での１度だけの校正の実行は温度の影響による精度の低下を生じる。
【００５５】
精度は、校正装置で得られたいくつかの測定値を平均化することにより改善できる。この平均化は校正測定への雑音の影響を低減する。
【００５６】
第３の実施例の代替構成では、校正装置がリング発信器を校正するために、サンプリングクロックの代わりに、既知のフリーランニング基準クロックを使用する。この代替構成では、１基準クロック周期後に積分器が到達する電圧を校正装置で決定する。サンプリング周期中に比較器が遅延セルの状態の第２の測定をトリガするまでの経過時間を基準クロック周期に関連するディジタル値に変換することができる。
【００５７】
本例では、リング発信器はサンプリングクロックにロックされないため、時間測定はサンプリング周期の開始時における遅延セルの状態の第１の測定と、比較器によるトリガ時における遅延セルの状態の第２の測定とを必要とする。次に、第１及び第２の測定値の差を校正装置からのフルスケール測定値（又は代替構成内の基準測定値）によってディジタル領域で除算して出力信号を得ることができる。
【００５８】
以下に述べる点を除いて第１〜第３の実施例と同一である第４の実施例（図示せず）では、各チャネルが同一精度のＡＤＣを必要とするマルチチャネルアプリケーション用にＡＤＣを構成する。この実施例では、ＤＬＬ２、ＭＤＬＬ５０又はリング発振器をすべてのチャネルで共用する。各チャネルは自己の積分器、比較器、オプションのサンプルホールド回路及びディジタル論理回路を有する。しかし、単一のＤＬＬ２，ＭＤＬＬ５０又はリング発振器を必要とするのみであり、マルチチャネルアプリケーション用の実現コストが低減する。
【００５９】
以下に述べる点を除いて第１〜第３の実施例と同一である第５の実施例（図示せず）では、第１及び第２の実施例の一段の積分処理の代わりに２段の積分処理を用いる。第５の実施例では、比較器が不要になる。第１段において、積分器が入力電圧に比例する信号を固定の期間、好ましくは基準クロック信号周期Ｔs、に亘って積分する。第２段において、積分器が既知の信号で放電され、放電に要した時間Ｔdisが、第１及び第２の実施例と同様に遅延線に沿う基準クロック信号の伝播によって測定される。この実施例では、比Ｔs/Ｔdisに基準信号を乗算した値が入力信号値に対応する。
【００６０】
従って、第５の実施例は第１及び第２の実施例の最大動作速度の半分の速度で動作する。しかし、第５の実施例の利点は、積分器の時定数不整合により生じる問題が除去される点にある。比較器に起因する伝播遅延及びオフセットも除去される。
【００６１】
以下に述べる点を除いて第１〜第５の実施例と同一である第６の実施例（図示せず）では、アナログ入力信号をディジタル信号に変換するために多段プロセスを使用する。この実施例では、複数のサンプリングクロック周期を用いてサンプル信号の分解能を向上させることができる。第１のサンプリングクロック周期において、本発明の他の実施例について上述した方法を用いて、信号の粗い初期ディジタル値を得る。この粗い値を次にアナログ信号に変換し、入力信号から減算する。その結果を次に増幅し、ＡＤＣに第２のサンプリング周期に対する入力として供給する。第２のサンプリング周期中に得られた値を用いて先に得られた粗い値を精密化して高い分解能を有する値を得る。
【００６２】
第６の実施例は必要に応じ３つ以上の段を含むことができる。各追加の段は出力の分解能を更に増大する。
【００６３】
以下に述べる点を除いて第１〜第５の実施例と同一である第７の実施例（図示せず）では、２つのインタリ−ブドサンプルホールドブロック及び関連するマルチプレクサの代わりに単一のサンプリングホールド回路を設ける。
【００６４】
他の代替実施例では、サンプルホールドブロックを省略し、アナログ入力信号を直接使用する。しかし、この場合にはＡＤＣの精度が減少する。
【００６５】
すべての実施例は、個別の遅延セルの論理状態に基づいて時間測定を得るために複数の遅延セルを具える遅延線を用いる。遅延線が遅延ロックループの一部分である場合には、遅延ロックループの作用が温度及びプロセス変動を自動的に補償する。遅延線がリング発振器の一部分である場合には、発振信号のエッジがサンプリング周期内に通過する遅延セルの数を測定することによってリング発信器の周波数をサンプリング周波数で簡単に校正することができる。従って、本発明によれば、タイミング測定用に遅延線を用いることによって、プロセス及び温度変動と関連するＡＤＣの性能上の問題が克服されたＡＤＣを提供できる。
【００６６】
本明細書において、「具える」は他の構成要素の存在を除外しない包括的な限定を示す。
【００６７】
論理値に関しては、「ハイ」は論理値“１”であり、「ロー」は論理値“０”である。本発明は上述したすべての値の反転値でも、即ち「ハイ」と「ロー」を入れ換えても動作できる。また、上述した実施例はクロック信号の立上りエッジの使用するものとしたが、本発明はクロック信号の立下りエッジを用いて実施することもできる。
【００６８】
本発明は上述したように個別の構成要素で実現でき、またいくつか又はすべての構成要素が単一の集積回路に含まれるように集積化することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明によるＡＤＣの第１の実施例のブロック図である。
【図２】本発明の第１の実施例における時間測定のためのＤＬＬの使用法を示す図である。
【図３】本発明によるＡＤＣの第２の実施例のブロック図である。
【図４】マルチプライＤＬＬの位相シフトを説明するためのタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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