(57)【要約】【課題】民生用の設備を用いて製造することができる、高性能でコストパフォーマンスの高い耐放射線性のある集積回路を提供する。【解決手段】種々の形態の放射線によって生じる有害な影響を減少する又は排除するための特別な構造を含む半導体デバイスを、従来の設計及びプロセスを用いて製造する。その半導体デバイスは、１つ或いは複数の寄生アイソレーションデバイス及び／又は埋め込み層の構造を備えている。これら新規性のある構造を適用するための設計及び／又はプロセスステップは、従来のＣＭＯＳ製造プロセスと互換性があり、したがって、比較的低コストで、比較的容易に導入することができる。【選択図】図４
2009516361.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
上面及び底面を有する基板と、
前記基板の前記上面に近接して形成された複数のトランジスタと、
イオン注入によって前記複数のトランジスタの下方に実質的に連続的に延在するようにして形成された、第１の導電型を有し、かつ不純物濃度が前記基板の不純物濃度よりも高い埋め込み層と、
前記埋め込み層からデバイスパッケージのコンタクトへ電流を伝導するように構成され、かつ前記基板の前記底面に形成された金属層とを含むことを特徴とする半導体デバイス。
【請求項２】
前記基板が、前記第１の導電型を有するバルクシリコンウェハから形成されることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記基板の前記上面の上に形成されたエピタキシャル層をさらに含み、
前記複数のトランジスタが、前記エピタキシャル層内に形成された複数のソース領域及びドレイン領域をさらに含むことを特徴とする請求項１に記載の半導体デバイス。
【請求項４】
前記エピタキシャル層が、前記第１の導電型を有していることを特徴とする請求項３に記載の半導体デバイス。
【請求項５】
前記エピタキシャル層の不純物濃度が、前記基板の前記不純物濃度よりも低いことを特徴とする請求項３に記載の半導体デバイス。
【請求項６】
前記埋め込み層の配置が、前記基板の前記上面の上方に配置される、前記基板の前記上面の下方に配置される、及び前記基板の前記上面に重なって配置される、のうちのいずれか１つであることを特徴とする請求項３に記載の半導体デバイス。
【請求項７】
前記金属層が、化学気相蒸着、電気メッキ、又はスパッタリングのうちのいずれか１つ或いは複数を用いて形成されることを特徴とする請求項１に記載の半導体デバイス。
【請求項８】
前記金属層が、複数の金属層をさらに含むことを特徴とする請求項１に記載の半導体デバイス。
【請求項９】
前記金属層が、Ｔｉ、ＮｉＶ、Ａｇ、Ａｕ、Ｃｒ、ＡｕＡｓ、Ｎｉ、ＡｕＧｅ、又はＡｌのうちのいずれか１つ或いは複数をさらに含むことを特徴とする請求項１に記載の半導体デバイス。
【請求項１０】
前記金属層が、前記基板の前記底面に沿って、実質的に連続的に延在することを特徴とする請求項１に記載の半導体デバイス。
【請求項１１】
前記金属層が、前記基板の前記底面に沿ってパターンが形成されることを特徴とする請求項１に記載の半導体デバイス。
【請求項１２】
パッケージの少なくとも１つのコンタクト電極が、前記金属層に形成されることをさらに含むことを特徴とする請求項１に記載の半導体デバイス。
【請求項１３】
前記複数のトランジスタのうちの少なくとも１つが電界効果トランジスタであり、
前記電界効果トランジスタが、
第１の幅を有するソース領域と、
第２の幅を有するドレイン領域と、
前記ソース領域及び前記ドレイン領域の間に配置されたチャネル領域とを備え、
前記チャネル領域が、或るチャネル長さを有し、かつ前記第１の幅及び前記第２の幅のそれぞれよりも広い幅の第３の幅を有し、それによって、少なくとも１つのチャネル拡張部を形成し、
前記少なくとも１つのチャネル拡張部が、前記ソース領域及び前記ドレイン領域の間で、前記チャネル長さよりも長い、ネットチャネルエッジ長さを有することを特徴とする請求項１に記載の半導体デバイス。
【請求項１４】
前記少なくとも１つのチャネル拡張部が、
前記ソース領域及び前記ドレイン領域から離隔して、前記少なくとも１つのチャネル拡張部の長さ方向に沿って配置されたチャネル拡張部不純物領域をさらに含むことを特徴とする請求項１３に記載の半導体デバイス。
【請求項１５】
前記チャネル拡張部不純物領域が、少なくとも１つの前記ソース領域及び前記ドレイン領域の深さよりも深い深さまで延在していることを特徴とする請求項１３に記載の半導体デバイス。
【請求項１６】
前記チャネル拡張部不純物領域が、前記基板の前記不純物濃度よりも高い不純物濃度を有することを特徴とする請求項１３に記載の半導体デバイス。
【請求項１７】
前記チャネル拡張部不純物領域が、第２の導電型を有していることを特徴とする請求項１３に記載の半導体デバイス。
【請求項１８】
方法であって、
上面及び底面を有するウェハを供給するステップと、
前記ウェハへイオンを注入して、第１の導電型を有し、かつ不純物濃度が前記ウェハの不純物濃度よりも高い埋め込み層を、前記ウェハ内に実質的に連続的に形成するステップと、
前記ウェハの前記上面に近接して複数のトランジスタを形成するステップと、
前記ウェハの前記底面に金属層を蒸着するステップとを含み、
前記複数のトランジスタが、前記埋め込み層の下方にて延在し、
前記金属層が、前記埋め込み層からデバイスパッケージのコンタクトへ電流を伝導するように構成されていることを特徴とする方法。
【請求項１９】
前記ウェハが、前記第１の導電型を有するバルクシリコンウェハであることを特徴とする請求項１８に記載の方法。
【請求項２０】
前記ウェハが、
基板と、
前記基板上に形成された半導体のエピタキシャル層とを含むことを特徴とする請求項１８に記載の方法。
【請求項２１】
前記イオンを注入するステップが、
前記埋め込み層を、前記基板内、前記半導体のエピタキシャル層内、並びに一部を前記基板内かつ一部を前記半導体のエピタキシャル層内、のいずれか１つに配置するために、前記ウェハに対して、或るエネルギ及び或る角度でイオンを注入するステップをさらに含むことを特徴とする請求項２０に記載の方法。
【請求項２２】
前記金属層を蒸着するステップが、
前記金属層を化学気相蒸着を用いて蒸着するステップ、前記金属層を電気メッキするステップ、又は前記金属層をスパッタリングするステップのいずれか１つ或いは複数のステップをさらに含むことを特徴とする請求項１８に記載の方法。
【請求項２３】
前記金属層を蒸着するステップが、
前記ウェハの前記底面に複数の金属層を蒸着するステップをさらに含むことを特徴とする請求項１８に記載の方法。
【請求項２４】
前記ウェハの厚さを、機械的研削、化学機械研磨、ウェットエッチング、又はドライエッチングのうちの１つ或いは複数を用いて薄くするステップをさらに含むことを特徴とする請求項１８に記載の方法。
【請求項２５】
前記複数のトランジスタを形成するステップが、
第１のウェル領域内に、第１の幅を有するソース領域を形成するステップと、
前記第１のウェル領域内に、第２の幅を有するドレイン領域を形成するステップと、
前記第１のウェル領域内にチャネル領域を形成するステップとをさらに含み、
前記チャネル領域が、前記ソース領域及び前記ドレイン領域の間に配置され、
前記チャネル領域が、或るチャネル長さを有し、前記第１の幅及び前記第２の幅のそれぞれよりも広い幅の第３の幅を有し、それによって、少なくとも１つのチャネル拡張部を形成し、
前記少なくとも１つのチャネル拡張部が、前記ソース領域及び前記ドレイン領域の間で、前記チャネル長さよりも長い、ネットチャネルエッジ長さを有していることを特徴とする請求項１８に記載の方法。
【請求項２６】
前記チャネル領域を形成するステップが、
前記ソース領域及びドレイン領域から離隔して、前記少なくとも１つのチャネル拡張部の長さ方向に沿って配置されるようにチャネル拡張部不純物領域を形成するために、イオンを注入するステップをさらに含むことを特徴とする請求項２５に記載の方法。
【請求項２７】
前記チャネル拡張部不純物領域が、少なくとも１つの前記ソース領域及び前記ドレイン領域の深さよりも深い深さまで延在することを特徴とする請求項２５に記載の方法。
【請求項２８】
前記チャネル拡張部不純物領域が、前記ウェハの前記不純物濃度よりも高い不純物濃度を有することを特徴とする請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関するものである。より詳しくは、放射線照射に関連する故障モードに対して部分的な耐性及び／又は完全な耐性を有する集積回路に関するものである。
【背景技術】
【０００２】
高放射線環境（上層大気、近地球軌道、大気圏外、及び放射線を大量に放出する装置に近接している様々な地上の環境などを含む）は、マイクロエレクトロニクス半導体素子の動作の信頼性にとって、もっとも好ましくない環境である。放射線にさらされることにより、トランジスタ及び回路のアイソレーション素子の両方が電気的劣化を生じ、散発的なデバイス挙動が引き起こされる、及び／又は集積回路（ＩＣ）の完全な破壊故障が引き起こされる。放射線環境に対して耐性のある集積回路を設計し、製造することが複雑なものであるため、１９８０年代に、いくつかの大手の民生用半導体メーカーが、主に軍事用及び航空宇宙システム用の耐放射線性のある（radiation-hardened）ＩＣの製造に特化し始めた。
【０００３】
耐放射線性のない民生用ＩＣの高い製造コストは、生産規模の拡大（当時の４００億ドル未満から、２００４年には２，０００億ドルを超えるまでに成長）によって補われてきた。競争力を維持するため、民生用ＩＣの製造会社は、３〜５年毎に新たに最新式のシリコンＩＣ製造設備を導入してきた。
【０００４】
軍用機器市場及び航空宇宙用機器市場における販売利益が非常に魅力的なものであるにも関わらず、耐放射線性のあるＩＣの需要は、より少なく、限られた量であるため、最先端の専用製造設備にかかる費用の正当性を示すことができない。これら財務的な制約は、耐放射線性のあるＩＣを供給するサプライヤが、最先端のＩＣ製造技術を利用できる可能性を大幅に制限した。結果として、耐放射線性のあるＩＣを製造する会社の数が劇的に減少し、その能力も、民生用部門の能力に対して大きく遅れをとってしまった。
【０００５】
１９９０年代、新規のＩＣ製造設備のコストの上昇、軍事予算の減少、及びサプライヤの減少が複合しあい、民生用ＩＣ用のマイクロエレクトロニクスと、耐放射線性のあるＩＣ用のマイクロエレクトロニクスとの間の技術的な格差が広がった。この格差を克服しようとして、商業衛星の製造会社及び軍事衛星の製造会社は、それぞれの電子プラットフォームを構築するのに必要な高性能ＩＣを調達するため、「ＣＯＴＳ」（商用オフザシェルフ、Commercial off-the-shelf）と称する新たなコンセプトの採用を押し進めた。
【０００６】
ＣＯＴＳは、（耐放射線性のない）民生用の汎用ＩＣに対して詳細な実験室試験を行う手法であり、有害な放射線にさらされやすい用途について、それらのＩＣをスクリーニングし、「認定」を行う。ＣＯＴＳは、宇宙環境に適合した高性能ＩＣを得るための、ただ１つの現実的な解決方法であると考えられた。放射線の基準を非常に弱めたにも関わらず、ＣＯＴＳを用いて、認定製品を確実に見つけることができなかった。したがって、それらわずかな名目上仕様に合ったＩＣは、一般に、有意なコスト削減をもたらさなかった。ＣＯＴＳで認定されたＩＣを使用して製造された人工衛星は、有害な放射線を照射されることによって、能力及びミッション期間が著しく減少するという弱点がある。ＣＭＯＳ技術の小型化が進み、様々な形態の放射線に対する感度が鋭敏になっているため、ＣＯＴＳの能力と航空宇宙用機器市場の要求との間のギャップが広がっている。１０年を越えるシステムの障害のあとに、ＣＯＴＳを用いた取り組みは、耐放射線性のあるＩＣを供給するための有望な解決法をもたらすことができなかった。
【０００７】
したがって、民生用のマイクロエレクトロニクス製品を大量に生産する製造会社のすぐに利用可能な最先端の設備を用いて、軍用電子機器市場、航空宇宙用電子機器市場、及び様々な地上用電子機器市場向けの高性能でコストパフォーマンスの高い耐放射線性のある集積回路（ＲＨＩＣ）を作り出すことが求められている。より詳しくは、放射線によって生じる劣化メカニズムの課題解決に、シリコンプロセスの各レベルにおいて体系的に取り組み、それによって、民生用の基準のＳＰＩＣＥパラメータに電気的に著しい影響を与えることなく、民生用のマイクロエレクトロニクス製品の製造プロセスに統合することができる、耐放射線性のある製品に関する新たな解決法を開発することがさらに求められている。この方法は、既存の民生用の回路デザインを活用して、コストのかかる回路の再設計を避けつつ、他のものとは異なる新たな耐放射線性のある回路製品を作り出すことを可能にする。
【発明の開示】
【課題を解決するための手段】
【０００８】
種々の放射線によって生じる有害な影響を減少する又は排除するための特別な構造を含む半導体デバイスを、従来の設計及びプロセスを使用して製造できることが知られている。そのような半導体デバイスには、本願明細書中で開示する、１つ或いは複数の寄生アイソレーションデバイス及び／又は埋め込み層の構造が含まれる。これら新規性のある構造を適用するための設計及び／又はプロセスステップは、従来のＣＭＯＳ製造プロセスと互換性があり、したがって、比較的低コストで、比較的容易に導入することができる。
【０００９】
それによれば、本発明のある実施形態は、基板と、複数のトランジスタと、埋め込み層と、金属層とを含む半導体デバイスである。前記基板は、上面及び底面を有する。前記複数のトランジスタは、前記基板の前記上面に近接して形成される。前記埋め込み層は、イオン注入によって形成され、第１の導電型を有し、かつ前記複数のトランジスタの下方に配置される。前記埋め込み層は、前記複数のトランジスタの下方に実質的に連続的に延在する。前記埋め込み層はさらに、前記基板の不純物濃度よりも高い不純物濃度を有するものである。前記金属層は、前記基板の底面に形成され、かつ前記埋め込み層からデバイスパッケージのコンタクトへ電流を伝導するように構成される。
【００１０】
本発明の別の態様は、方法を提供する。上面及び底面を有するウェハが供給される。イオンが前記ウェハへ注入され、前記ウェハ内に埋め込み層を実質的に連続的に形成する。前記埋め込み層は、第１の導電型からなり、かつ不純物濃度は、前記ウェハの不純物濃度よりも高い。複数のトランジスタが、前記ウェハの前記上面に近接して形成される。前記埋め込み層は、前記複数のトランジスタの下方に延在する。金属層が、前記ウェハの前記底面に形成される。前記金属層は、前記埋め込み層からデバイスパッケージのコンタクトへ電流を伝導するように構成される。
【００１１】
上述の説明は、本発明を要約したものであり、必要に応じて、詳細の簡略化、一般化及び省略をしている。そのため、その要約は説明を目的としたものであり、何ら制限を加えようとするものではないことは当業者には明らかであろう。また、本願明細書中で開示した動作は、様々な方法で実行することができ、そのような方法を実行するため、本発明及びその広範な態様から逸脱することなく、様々な変更及び変形を加えることができることは、当業者には明らかであろう。本発明の他の態様、独創的な特徴、及び利点は、以下の詳細な説明より明らかとなるであろう。本発明は特許請求の範囲によってのみ定義されるものであり、以下の説明は本発明を制限しようとするものではない。
【発明を実施するための最良の形態】
【００１２】
本発明及びその利点のより十分な理解は、以下の説明及び添付の図面を参照することによって得られるであろう。類似の参照符号は、同様な機能をするものであることを示す。
【００１３】
本発明の１つ或いは複数のデバイス及び／又はプロセスを実行するための実施形態のうち、少なくとも１つの最もよく検討された実施形態の詳細について以下のとおり説明する。本願明細書中の記載内容は、説明を目的とするものであり、制限を加えようとするものではない。
【００１４】
本発明のデバイス及び方法は、ＩＣを劣化させる１つ或いは複数の主な放射線の影響（トータルドーズ効果（ＴＩＤ）、シングルイベントラッチアップ（ＳＥＬ）、及びシングルイベントアップセット（ＳＥＵ））に直接的に取り組むことによって、放射線の問題の完全な解決法、又は場合によっては特定の放射線の問題の解決法を提供するものである。さらに、これら劣化メカニズムに対する解決方法は、シリコンプロセスレベルにおいて、既存の半導体製造のベースラインプロセスを変更することにより達成される。これら独特の手法は、基本的なベースライン技術の性能に影響を与えずに、ＣＭＯＳの様々なプロセスフローに統合することができる。これらの手法は、さらに、シリコン・オン・インシュレータ（ＳＯＩ）などの様々な異なるＩＣ製造技術を利用することができる。また、本発明の実施例は、ＭＯＳ（特にＣＭＯＳ）への実装を中心にして説明しているが、本願明細書中で開示したデバイス及び方法を、ＢｉＣＭＯＳなどの他の半導体アーキテクチャに拡張することができることは当業者であれば理解できるであろう。
【００１５】
本願明細書は、様々な構造及び方法について記載しており、それぞれの構造及び方法は、一般に、放射線、特に電離放射線に関連する劣化による１つ或いは複数の影響から保護するための複数の方法を提供する。これら構造及び方法を組み合わせると、新規の耐放射線性のあるプロセスアイソレーション（ＲＨＰＩ）スキームがもたらされる。これら構造及び方法を、シリコンプロセスを用いたＣＭＯＳ構造に統合した場合、ＲＨＰＩ構造は、電離放射線、シングルイベントラッチアップ、及びシングルイベントソフトエラーに対するシリコン電気デバイスの感度を、有意に低くすることができる。ＲＨＰＩ構造は、一般に、シリコンプロセスを用いた様々なＭＯＳ又はＢｉＣＭＯＳに適用することができ、放射線環境へ暴露している間及び暴露した後の両方で、直ちに集積回路の耐放射線特性を改善する。さらに、これは回路のサイズ及び／又は電気的性能に対して、ほとんど或いは全く不利益を与えることがない。このようなことから、ＲＨＰＩ方式は、既存のＭＯＳ又はＢｉＣＭＯＳプロセス技術に適用可能な、「付加」機能として使用することができ、プロセス又は回路の大幅な変更の必要性なしに放射線に対するアイソレーション特性を改善する。耐放射線性のある回路製品を作り出すために、ＲＨＰＩ構造は、既存の半導体プロセス技術及び最先端の回路技術を活用して、民生用のデジタルプロセスを耐放射線性のあるものにすることができる。
【００１６】
電離放射線は、当然のことながら、高エネルギの光子又は荷電粒子の形態で発生し、原子結合を破壊し、吸収材に電子−正孔対を生成するのに十分なエネルギを有している。これらの粒子には、吸収材のバンドギャップよりも大きなエネルギを有する陽子、電子、原子イオン、及び光子が含まれる。ＣＭＯＳ集積回路などの典型的な集積回路が、そのような粒子に対して数箇月又は数年にわたって露出されたとき、電離放射線は、トータルドーズ効果（ＴＩＤ）に寄与する。例えば、ＭＯＳデバイスを通過するイオン化粒子は、ゲート酸化物及びフィールド酸化物中にトラップされる１つ或いは複数の電子−正孔対を生成する。ＳｉＯ２基材中の電子及び半導体の価電子帯中の電子は、両方とも伝導帯まで上昇する。電子−正孔対の一部は、最初の再結合を受けても何の損傷も生じないが、そのような再結合は、電界効果が増加するのにつれて減少する。それでもなお存在する電子及び正孔は、それらが、絶縁体を通過した後の酸化物内、再結合する酸化物内、又はトラップされる酸化物内で、自由に拡散し、ドリフトする。
【００１７】
可動電子は、通常、ゲート酸化物及びフィールド酸化物の両方を速やかに通過するが、正孔は比較的低い実効移動度を有しているため、ゲート酸化物及びフィールド酸化物に容易にトラップされる。トラップされた正孔が、酸化物内で正電荷を生成するため、その結果生成される空間電場は、対応するトランジスタのスレショルド電圧を負へ変化させる。スレショルド電圧が負へ変化するのにつれて、オフ状態にバイアスされたトランジスタが、より多くの電流を流すようになる。十分な量の正孔がトラップされた場合、ｎチャネルトランジスタは、ゲートバイアスにゼロボルトが印加されていても十分に伝導し続け、例えば、エンハンスメントモードのデバイスが、ディプリーションモードのデバイスになるようにする。多くの場合、デバイスのエッジ又はフィールド領域が、ディプリーションモードになる。そのようなことが発生したとき、デバイス周囲を（又はデバイスからデバイスへ）流れる漏れ電流により、パラメータの劣化が起こり、最終的にデバイス及び回路が故障してしまう。
【００１８】
電離放射線は、ＭＯＳ構造の界面トラップ密度も増加させる。界面トラップは、シリコンと二酸化ケイ素との界面付近で電子状態を局在させ、シリコン伝導帯及び価電子帯の間で電荷を交換させる。それらはスレショルド電圧を変化させ、またそれらが散乱中心としてふるまうことで移動度を減少させることもできる。より詳しくは、界面状態でそれらが増加すると、ｎチャネルデバイスでは、スレショルド電圧を負の方向へ変化させ（Ｖｔがより減少する）、ｐチャネルデバイスでは、スレショルド電圧を正の方向へ変化させる（Ｖｔがより増加する）。ｎチャネルデバイス及びｐチャネルデバイスに関して上述した、酸化物の正の方向への変化及び界面状態の変化に加えて、電離放射線によって生じるスレショルド電圧の変化は、さらに寄生ＭＯＳ素子に影響を与えるため、例えば、漏れ電流を増加させて、パラメータの不良及び／又は機能的な不良を発生させることもある。
【００１９】
さらに特殊化したデバイスが、ＴＩＤの影響を受けることがある。例えば、ＳＯＩトランジスタは、埋め込み酸化物などの絶縁体に蓄積された電荷を介してＴＩＤの影響を受けることがある。部分的に劣化したトランジスタの場合、電荷の蓄積により、その裏面が反転され、ソース−ドレイン間（バックチャネル）に漏れ電流を発生させる。さらに、この漏れ電流は、ゲートバイアスの影響を比較的受けない。十分に劣化したトランジスタの場合、放射線によって発生した酸化物及び界面トラップの電荷の蓄積に対して著しく反応する。酸化物における正電荷の蓄積は、バックチャネル界面を劣化させやすくし、それによってフロントチャネルのゲート酸化物のスレショルド電圧を小さくし、バックチャネルの漏れ電流を増加させる。したがって、様々な態様でスレショルド電圧が不安定化することがある。
【００２０】
したがって、電離放射線による影響は、性能の劣化を招き、最終的にＣＭＯＳデバイスを故障させる。放射線によって発生した追加の界面状態は、チャネルの移動度を低くするため回路の性能を悪くし、結果として、チャネルの伝導性及びトランジスタのゲインを減少させる。時間とともに、ｎチャネルデバイス及びｐチャネルデバイスのスレショルド電圧は変化し、ｎチャネルトランジスタをオフ状態にすることができなくなり、またｐチャネルトランジスタの駆動能力が十分ではなくなり、システムのクロック速度で回路を動作し続けられなくなることがある。ｎチャネルトランジスタ又はｐチャネルトランジスタのいずれかのスレショルド電圧が、そのように変化することにより、回路の故障が発生する。
【００２１】
図１Ａ〜１Ｈは、従来のＭＯＳデバイスにおけるＴＩＤに関連する寄生効果を解決するための或る方法を図示している。トランジスタ１００（図１Ｂ及び１Ｄ〜１Ｈに図示）は、トランジスタ１００のチャネル領域１３０が、２つのチャネル領域拡張部１３５を含む点で、従来のＭＯＳデバイス（図１Ａ及び１Ｃに図示）と異なる。トランジスタ５０のような従来のＭＯＳデバイスでは、ソース領域（６０）、ドレイン領域（７０）、及びチャネル領域（８０）は、通常、図示のように略同じ幅で作られる。しかしながら、図１Ｂ及び１Ｄ〜１Ｈで図示するように、ソース領域１１０及びドレイン領域１２０は、略同じ幅であるが、チャネル領域１３０の幅は、それらよりも広い幅であり、チャネル領域１３０は、ソース領域及びドレイン領域のエッジを越えて（即ち、チャネル領域とソース領域との典型的な界面及びチャネル領域とドレイン領域との典型的な界面を越えて）延在するチャネル領域拡張部１３５につながっている。チャネル領域拡張部１３５は、通常、ソース領域、ドレイン領域、及びチャネル領域が形成されるシリコンの活性化領域を拡張することによって形成される。あるいは、チャネル領域拡張部１３５は、チャネル領域に直接隣接したメサ領域を形成することにより形成される。これらの拡張された活性化領域の役割は、ＴＩＤに関連する寄生効果を減少させることであるから、これらの拡張された活性化領域を備える構造は、寄生アイソレーションデバイス（ＰＩＤ）と称することができる。
【００２２】
各チャネル領域拡張部１３５は、幅ｘ及び長さｙを有する（図１Ｅ）。図１Ｂ及び１Ｄ〜１Ｈは、各チャネル領域拡張部１３５が、互いに略同じ寸法であるように図示しているが、これは必須ではない。チャネル領域の拡張長さｙは、通常、ポリシリコンゲート１５０の長さより短い。チャネル領域の拡張幅ｘは、所望のデバイス機能を備えるべく選択することができる。拡張部によって増加したチャネルエッジの長さ（即ち、ｙから２ｘ＋ｙに伸びた）は、チャネル領域１３０の有効チャネル長さを、チャネル領域がソース領域１１０及びドレイン領域１２０と「同一平面」で終端する場合の有効チャネル長さよりも長くする役目をする。チャネルエッジの正味の長さであるネットチャネルエッジ長さを増加することによって、チャネル領域拡張部１３５は、寄生トランジスタのショートチャネル効果を抑制するため、オフ状態の漏れ電流を著しく減少させる。
【００２３】
典型的な実装例では、ＰＩＤ構造は、チャネルの長さを、ＰＩＤ構造の周囲に沿って、２倍より大きく効率的に増加する。ＰＩＤの形状は、図１Ｆ〜１Ｈで図示するように、特定領域１４０の範囲内で選択的なドーピングを可能にする。図１Ｆ及び１Ｇは、通常、チャネル領域拡張部１３５の長さ方向に沿って形成されるチャネル領域拡張部不純物領域１４０を含むデバイス１００の上面図である。チャネル領域拡張部不純物領域１４０は、通常、比較的高い不純物濃度で形成され、チャネル領域拡張部の端部と重なるように導入される。そのため、これら端部の不純物濃度は、ソース領域１１０及びドレイン領域１２０の間に配置されたチャネル領域１３０の部分の不純物濃度と比較して高くなる。例えば、チャネル領域がｐ型不純物の不純物濃度を有する場合、チャネル領域拡張部不純物領域１４０は、一対のｐ＋チャネルストップを形成する。このチャネルストップの不純物濃度が比較的高いことにより、電離放射線によって発生し得る、いかなるスレショルドの負への変化よりも、寄生側壁スレショルドを大きくすることができる。これらのより高濃度でドープされた拡張部不純物領域は、通常、各拡張領域のチャネル領域１３０自体と同じドーピング濃度の部分によって、ソース領域１１０及びドレイン領域１２０の端壁のエッジから離隔して配置され、より高濃度でドープされたチャネル領域拡張部不純物領域が、ソース領域１１０及びドレイン領域１２０とｐ＋／ｎ＋接合を形成しないようにする。そのような接合は、非常に低い絶縁破壊電圧を有し、それによって、デバイスの性能に悪影響を与える。拡張幅ｘは、一般に、ドーピングイオン及び製造プロセスの熱拡散の露出を選択することにより決定される。例えば、ホウ素がドープされたＰＩＤ構造は、インジウムがドープされたＰＩＤ構造と比較して、より広い拡張幅ｘを必要とする。したがって、通常、過剰な逆拡散及びトランジスタの活性化領域へのドーピングの増加に関する問題を考慮して、拡張幅が決定される。一般に、アクセプタ又はドナー不純物のいずれかを、チャネル領域拡張部不純物領域１４０を形成するのに使用することができる。様々な種類の不純物、注入エネルギ、及びドーズ量により、通常、異なる種類の及び／又は異なるレベルの放射線アイソレーションの改善がもたらされる。例えば、チャネル領域拡張部不純物領域のドーピングは、ゼロ（すなわち、ドーピングしない）から５×１０１５ｃｍ−２までの範囲、あるいは、必要に応じて、それより大きな値にすることができる。ＴＩＤに対するこのプロセスソリューションは、したがって、「調整可能」なものであり、例えば、ＰＩＤへのドーズ量を変化させることによって調整することができ、ドーズ量を関数として、トランジスタのＴＩＤに対する能力を強める又は弱めることができる。
【００２４】
シリコンの活性化領域へ拡張部を配置することに加えて、チャネル領域拡張部不純物領域を形成することは、通常、フォトマスクを使用するステップにおいて、デバイスのチャネル領域拡張部以外の部分からマスクを外し、チャネル領域拡張部の所望の部分を露光するようにして実施する（例えば、フォトレジストを蒸着し、フォトマスクを用いてフォトレジストを露光し、露光したフォトレジストを現像する）。次に、１つ或いは複数のイオン注入作業を行い、チャネル領域拡張部不純物領域を所望のレベルまでドープする。次のステップでは、チャネル領域拡張部不純物領域のためのフォトレジストが取り除かれ、デバイスのその他の要素、例えば、ゲート電極１５０などが作られる。ポリシリコンゲートなどのゲート電極は、次のドーピングステップ（例えば、ソース及びドレイン注入ステップ）から、チャネル領域拡張部をさらに保護する。さらに、チャネル領域拡張部は、例えば、ポリシリコンによってカバーされ、トランジスタのチャネルの活性化領域から明らかに絶縁されるため、このデザインは、チャネル内への過剰なドーピングによって、トランジスタのスレショルド電圧に問題を生じるという問題を避けることができる。
【００２５】
図１Ｇで図示するように、チャネル領域拡張部１３５は、ゲート電極１５０の下方に（隠れるようにして）配置されており、ＰＩＤの形成後に従来の自己整合プロセスを用いることができる。ｎチャネルデバイスの場合、チャネル領域拡張部は、不純物ドーピングと組み合わせて、ｎチャネルトランジスタのシリコンチャネル領域のエッジ（又は側面）の望ましくない電気的な反転（スレショルド電圧の減少）を防止するために使用することができる。この反応しやすい領域は、デバイスの端面を図示する図１Ｈに示すように、一般に、ソース領域１１０及びドレイン領域１２０の間のゲート電極の下方に延在する。したがって、ある実施形態では、チャネル領域拡張部不純物領域１４０は、ソース領域及びドレイン領域の深さよりも深い深さまで延在するようにして形成される。ＰＩＤは同様にｐチャネルトランジスタにも利用され、ＰＭＯＳトランジスタの活性化領域のエッジに沿って正電荷が蓄積することによって生じるスレショルド電圧の増加（ｎチャネルのときとは逆）を防止する。
【００２６】
一般に、ＰＩＤ構造の作製を、民生用半導体の製造プロセスに統合することは容易である。なぜなら、製造モジュールは、活性化領域の形状の変化及びイオン注入を組み合わせたものであり、どちらも、製造プロセスのその他のステップに対して比較的影響を与えないものだからである。例えば、ＰＩＤを民生用半導体の製造プロセスに統合するのに、次のような作業を含むことがある。（１）ＰＩＤを統合するためのキャリブレーション及び基準となる適切な枠組みを構築するため、半導体製造のプロセス・オブ・レコード（ＰＯＲ）（例えば、レイアウトの基本ルール、プロセス情報の詳細など）に基づいて、プロセス、デバイス、及び回路のシミュレーションを実行する。（２）ＰＩＤのサイズ、ドーピング量、及びその結果生じるトランジスタの活性化領域への拡散を検証するため、半導体製造のＰＯＲのコンテキストの範囲内で、プロセス及びデバイスのシミュレーションを実行する。（３）デバイスの活性化領域（例えば、ｐウェル活性化領域）へＰＩＤ構造を追加するための変更を行い、ＰＩＤを注入するためのマスキングステップを、半導体製造のＰＯＲに追加する。（４）ＰＩＤ用のイオン注入ステップを、半導体製造のＰＯＲに追加する。これらの作業は、ｎ型又はｐ型ＭＯＳＦＥＴのどちらのＩ−Ｖ特性にも、ほとんど或いは全く影響を与えない。電気的性能が受ける影響は最小限である。
【００２７】
したがって、ＰＩＤ構造は、寄生フィールドトランジスタの反転を減少し、又は排除し、シリコン／ＳｉＯ２の境界（１６０）にて蓄積された電荷によって生じる漏れ電流Ｉｏｆｆの主な供給源を抑える、又は排除する。さらに、ＰＩＤ構造をドープした領域は、局所的な少数キャリアの存続期間の短縮、基板のノイズ及びボディ電圧の影響に対する反応の低下、及びトランジスタのスナップバック電圧の増加をもたらす。本願明細書中に記載のＰＩＤ構造は、バルクシリコン及びシリコン膜（例えば、シリコン・オン・インシュレータ（ＳＯＩ））の両方から作ることができる。
【００２８】
ラッチアップは、放射線環境にある回路のＳＥＬの場合、一般に、ＣＭＯＳ回路の深刻な故障モードである。ラッチアップが発生すると、よくても、データ又は論理状態の損失を含むソフトの不具合が発生する。最悪の場合、ラッチアップにより、回路の完全な喪失を含む破壊的なハード故障が発生する。したがって、回路の信頼性という観点から見れば、ラッチアップを起こさないようにしなければならない。アイソレーションの幅が小さくなるのにつれて、デバイス構造は、ラッチアップの両方の故障モードの影響をより受けやすくなる。従来のほとんどのＣＭＯＳ技術は、主としてｐ−バルク基板の使用に集中しているため、一過性の故障及び破壊的な故障の両方を防止することは、先進のＣＭＯＳＩＣにおいて非常に重要なことである。上述の説明のように、放射線環境は、高エネルギ粒子が、大量の電荷をバルク基板に蓄積させるという点で、ＣＭＯＳ回路に特殊な問題を与える。ＩＣを通過する高エネルギ粒子によって、蓄積された静電荷が瞬間的に出現することにより、大きな変位電流がピコ秒単位の時間スケールで直ちに発生し、論理状態を、最初の論理状態から変化させるような急速な電位シフト生じる。粒子によるエネルギの蓄積は、通常、ダイオードに順方向バイアスをかけるのに続いて、一過性の大きな注入電流が一過性のアップセットを強め、ＣＭＯＳ回路をラッチアップさせることになる。
【００２９】
従来のＣＭＯＳインバータ回路におけるラッチアップを図２を参照して説明する。図２は、ｐ−基板に形成されたＣＭＯＳインバータの断面図を示す。図２には、等価回路の略図もＣＭＯＳインバータに重ねて示している。ＣＭＯＳ技術において、基本的なスイッチング回路は、補完的な一対のＭＯＳトランジスタ（１つがＮＭＯＳで、もう一方がＰＭＯＳ）から形成されるインバータである。電気的な絶縁は、誘電体及びｐｎ接合ダイオードの両方を用いてなされる。Ｐ型ドープした領域（ｐウェル）は、ＮＭＯＳトランジスタを絶縁し、ｎ型ドープした領域（ｎウェル）は、ＰＭＯＳトランジスタを絶縁する。図２は、ＣＭＯＳ構造の内部に共に存在する、寄生電気素子、バイポーラトランジスタ、抵抗、及びダイオードを示す。インバータの各ＭＯＳＦＥＴのソース領域及びドレイン領域は、バイポーラエミッタを形成する。通常の動作では、回路は、ｎウェル／ｐ−基板、ＰＭＯＳのｐ＋／ｎ−接合、及びＮＭＯＳのｎ＋／ｐ−接合によって形成されるダイオードの逆バイアスを維持する。漏れ電流、回路のスイッチングノイズ、粒子のアップセット、並びにｐ＋拡散における一過性の過電圧又はｎ＋拡散における不足電圧などの外部要因により、２つの寄生バイポーラデバイスのうちの１つは活性状態にトリガされる。エミッタ又はベース接合のどちらかが順方向にバイアスされた場合、エミッタ電流は、対応するベース／コレクタ領域へ流れ、その最初の電圧状態を局所的な電位へすぐに変化させる。
【００３０】
ネットワーク寄生デバイスは、ｐｎｐｎシリコン制御整流器（ＳＣＲ）パワーデバイスを形成する。それは、高電流、低インピーダンス状態になるように非意図的にバイアスをかけることができ、それによって、ラッチアップを発生させる。回路素子ＲＳ１、ＲＳ２、及びＲＳ３は、最終的に有効なバルクｐ−基板の抵抗である。ただし、ＲＮＷ１がｎウェル直列抵抗で、ＲＰＷ１がｐウェル直列抵抗である。従来技術では、基板抵抗は、約１ｋΩより大きな抵抗を有していた。典型的なＣＭＯＳ回路の実施例の動作では、バルク基板は、ＶＳＳと称するグラウンド電位（０ボルト）を示す。電流が、ｐ−基板に存在するいずれかのソースから注入された場合、（ｐ−基板内部の）局所的な電位の大きさは、高い値の基板抵抗を関数として、ゼロボルトから増加する。ｐウェルに配置されたｎ＋／ｐ−拡散ダイオードは、それまで影響を受けていなかったとしても、ｐ−基板の電位が約０．３ボルト以上に増加すると、順方向にバイアスされ、伝導が進む。それまで影響を受けていなかったｎ＋／ｐ−拡散ダイオードによる、この第２の寄与は、最初の小さなシングルイベントアップセットを、ここで明らかに強め、ラッチアップがもたらされるようにする。同様に、同じ事象を、ｎウェルアイソレーションドーピング領域内に配置された、順方向にバイアスされたｎ＋／ｐ−拡散ダイオードによって開始させることも可能であり、ｐ＋拡散の過電圧状態、又はｎウェル内の通常は回路の電源電圧又は端子電圧（ＶＤＤ、又はＶＣＣ）に等しい局所的な電位の範囲における一過性の不足電圧状態のいずれかによって引き起こされる。
【００３１】
したがって、直列抵抗のネットワークは、種々の不純物をドープした領域の一過性のバイアス状態に直接的に関与し、ダイオードのバイアス及び導通状態に直接的に影響を与える。ラッチアップは、ダイオードを逆バイアス（オフ）状態に維持することによって防止することができる。ラッチアップを抑止する又は防止するための第１のステップは、ｐ−基板の抵抗ＲＳ１及びＲＳ２の実効抵抗を小さくすることである。ｐ−基板抵抗は、図３に図示するような、高濃度でドーズした埋め込み層（ＨＤＢＬ）３００を用いて小さくすることができる。
【００３２】
図３の実施形態では、デバイスの種々のトランジスタが、バルク基板の表面に近接して作られている。すなわち、デバイスの種々のトランジスタは、ウェハの上面付近において、基板内及び／又は基板上に形成される。ＨＤＢＬ層３００は、ｐ−基板と同じ導電型の高濃度でドープした領域であり、イオン注入によって、デバイスの活性化領域の下方に配置される。一般に、ＨＤＢＬのドーピング特性及び損傷特性の両者は、デバイスの性能に影響を与えることができる。ＨＤＢＬ構造は、高エネルギ／高ドーズイオン注入ステップ、注入後の高速熱アニール（ＲＴＡ）ステップのほか、所望に応じて、注入ステップとアニールステップとの間に洗浄ステップなどのプロセスステップを追加して、標準的なＣＭＯＳに容易に統合することができる。ＨＤＢＬに関連するプロセスステップは、ＬＯＣＯＳ又は多くのＣＭＯＳプロセスでよく見られるシャロートレンチアイソレーション（ＳＴＩ）構造のいずれかを使用することによって、誘電体アイソレーション（ＳｉＯ２）を形成する前後に実行することができる。様々な異なる不純物を使用することができるが、最も良く注入される不純物は、０．４〜２．５ＭｅＶで注入されるホウ素（ｐ型基板の場合）や、１．０〜３．５ＭｅＶで注入されるリン（ｎ型基板の場合）である。イオン注入の間、注入角度がゼロ度のイオン注入ビームに対して、ウェハが垂直になるように設定すれば、所望の深さのイオン注入を達成するのに必要なエネルギを著しく減少することができる。注入されたドーズは、通常、１×１０１３乃至５×１０１５ｃｍ−２の範囲で変動し、シリコンの表面から約０．６〜５．０μｍ下方にて、高濃度でドープされた階段型の層を形成する。埋め込み層は、通常、十分に深く注入され、（全ての熱プロセス後の）最終的なドーパントプロファイルが、ウェル基板の絶縁破壊電圧を低くするような、反対の導電型の逆行ウェルをカウンタードープしないようにする。本願明細書中で説明する実施形態は、連続的なＨＤＢＬ（例えば、ウェハにブランケット注入を行って形成されたもの）を含むが、ＨＤＢＬ構造は、適切なフォトマスキング作業を用いて、様々な所望のパターンで形成することができる。例えば、不連続なＨＤＢＬは、ｎウェル付近の領域を削除することによって形成することができる。
【００３３】
例えば、図３の実施形態の場合、基板はｐ型ドープされ、深いｐ＋層は低抵抗のシャント３００を備える。シャント３００は、ｐｎｐサブコレクタ（ｎウェル下方）及びｐ＋コレクタ（ＶＳＳ）の間の直列抵抗を著しく小さくする。ｐ＋シャント層３００は、注入によって形成することができることから、回路設計者には、例えば、システムオンチップの設計用に、基板の様々な領域における基板抵抗を個々に最適化するように、注入をパターン化するというオプションが与えられる。したがって、ＨＤＢＬ３００が存在することにより、このときの基板抵抗ＲＳ１及びＲＳ２は著しく減少する。基板抵抗は、通常、少なくとも２桁は小さいものとなる。その領域の拡散抵抗は、従来のＣＭＯＳアイソレーションでは２ｋΩ以上だったが、５０Ω未満まで小さくすることができる。
【００３４】
ＨＤＢＬの注入は、イオンの配置（Ｒｐ）及びイオンの拡散（ｄＲｐ）に影響を与えるように、様々な角度で注入することができる。より詳しくは、角度ゼロを用いて、ドーピングのチャネリングを増加することができ、より深い注入（Ｒｐ）及び注入のより広い拡散（ｄＲｐ）をもたらす。ＨＤＢＬの注入エネルギが、フォトマスクのブロッキング能力によって制限される場合に、より深いイオン注入が必要であるとき、この効果を用いることができるのは明らかな利点である。そのような場合では、イオンをチャネリングさせることが可能であり、イオンがチャネリングしない傾斜角で注入した場合よりも深く、シリコン内の最終深さまで到達させることができる。（表面の法線に対する）チャネリング角度は、通常、ゼロ度から２度までであり、角度が２度を越えるものは、イオンのチャネリングをしない注入において一般的である。しかしながら、これは、シリコン結晶のカットが異なれば影響を受ける。なぜなら、シリコン結晶のカットは、イオンビームの方向に対する結晶の配向を変化させるのに使用されるからである。複数のイオン注入を用いて、注入エネルギ、ドーズ量及び角度を変化させることにより、デバイス保護スキームの効果に対する垂直ドーピングプロファイルを完全なものにすることができる。ブランケットイオン注入及びマスクを用いたイオン注入を利用して、デバイスの保護をもたらすための、所望の「ネットドーピング領域」を実現することができる。
【００３５】
ラッチアップ及び基板内のその他の一過性の電流を解決するための第２のステップは、ＨＤＢＬから適切なデバイスピン、例えば、グラウンドピンまでの導電経路を提供することである。ある実施形態では、これは、大きな垂直抵抗を小さくすることによって成し遂げられる。垂直導体３１０を、埋め込み層３００と、（図示しているような）ｐウェルコンタクト領域又は基板表面のその他の端子との間に延在するように追加することにより、この抵抗は著しく減少する。ある実施形態では、垂直導体３１０は、基板と同じ導電型を有する垂直な不純物領域として形成される。通常、垂直導体３１０の不純物濃度は、基板の不純物濃度よりも大きい。例えば、基板がｐ−基板のとき、垂直導体３１０は、１つ或いは複数のｐ＋注入により、ｐウェルコンタクト３２０と埋め込み層３００との間の領域に延在するようにして形成される。フォトレジストのマスキング及び／又は複数のエネルギの注入と組み合わせて高エネルギのイオン注入をすることにより、高アスペクト比のドーピングプロファイルを有するｐ＋ドープした垂直領域が与えられ、ＶＳＳのオーミックコンタクト表面又はショットキーダイオードから、埋め込み層３００又はその他のｐ＋バルク層（通常、ｐ＋バルク基板上のｐ―エピ）までのアップリンク経路が形成される。例えば、ある実装例では、垂直導体３１０は、１つ或いは複数のエネルギレベルによる複数のイオン注入ステップによって形成される。
【００３６】
埋め込み層３００と垂直導体３１０が互いに接合して用いられるとき、埋め込みガードリング（ＢＧＲ）と称する新規の構造が形成される。ＢＧＲは、いくつかのアイソレーション属性を示す。低抵抗の深い埋め込み層は、ここで、垂直なドーピング領域又はその他の伝導帯を介して局所的に接続されるため、次のようなことが起こる。（１）シリコン基板のその領域内で生じた、ほとんどの又は全ての蓄積した電荷、堆積した電荷、又は注入した電荷に対して最小限のインピーダンスが与えられる。（２）電荷がなくなる過渡時間が短縮し、それによって、注入電流を少なくするｎ＋／ｐ−ダイオードいずれかの順方向バイアスの持続時間を短縮する又は最小限にすることによって、アイソレーションを全体的に改善する。（３）ＢＧＲは、後にｐウェルコンタクト端子を備える低抵抗回路のレッグを形成し、それによって、注入電流又は蓄積電流の大部分が抵抗ＲＳ４及びＲＳ５のレッグを避けるように、電流を効率的に分路し、減少させる電流分割を行い、それによって、図示の寄生ｎｐｎデバイスへフィードバックされるベース電流を著しく減少させ、ＣＭＯＳ構造に関連するｐ−バルクシリコン領域の一過性の電圧を制限する。ＢＧＲ構造は、注入電流又は浮遊電荷を、ＶＳＳ端子まで速やかに効率良く分路することによって、ｎ−／ｐ−ダイオード（ＣＭＯＳの２つのウェルのアイソレーションに固有のｎウェル／ｐ−基板のダイオード）及びｎ＋／ｐ−ダイオード（ＮＭＯＳトランジスタに固有）のどちらか又は両方に順方向バイアスをかけられる一過性の電圧を減少し又は防止し、その後に、ｐｎｐｎＳＣＲネットワークにトリガがかからないようにする。既存のＢＧＲアイソレーション構造がラッチアップした場合、初期化するのが難しくなる又は不可能になる。そのため、回路が破壊的なラッチアップを生じることがないように保護し続けるようにする。
【００３７】
様々なＢＧＲの実装例は、Wesley H. Morrisを発明者とする「Buried Guard Ring And Radiation Hardened Isolation Structures And Fabrication Methods」と称する米国特許出願第１０／９５１，２８３号に記載されている。米国特許出願第１０／９５１，２８３号に記載されているように、垂直コンタクトは、様々な方法で形成することができる。そのようなものには、１つ或いは複数のイオン注入作業、メタライズした垂直な伝導体の形成などが含まれる。
【００３８】
別の実施形態では、ＨＤＢＬとデバイスが作られるダイの裏面又は底面との間の導電経路が、デバイスの適切なピン、例えば、グラウンドピンまで電流を流すのに使われる。図４は、そのような裏面コンタクトを利用するインバータ構造の略図を示す。図４のデバイスは、図３のデバイスと類似しているが、垂直導体が存在しない。その代わり、ＨＤＢＬ層３００は、ダイの裏面４００と電気的に接続している。裏面は、通常、連続的な導電性表面をなすようにメタライズされ、その表面を介して、ダイはデバイスパッケージの適切なコンタクト、例えば、パッケージの基板、リードフレーム、又はピン（図示なし）と電気的に接続する。デバイスパッケージとのコンタクトをしやすくするため、１つ或いは複数のコンタクト電極を裏面に作ることができる。デバイスの裏面は、その裏面全体がメタライズされたものとして示されているが、別の実施形態では、裏面の所定の部分（例えば、コンタクトパッド）だけがメタライズされる。また別の実施形態では、デバイスのパッケージが、はんだバンプ、コンタクトなどを使用してダイの裏面に直接的に接続するため、メタライゼーションをする必要がない。図４の実施形態では、ＨＤＢＬ３００は、低濃度でドープしたｐ−基板に形成される。基板のＨＤＢＬ３００と裏面４００との間の部分の元々の抵抗は、通常、デバイスから適切な伝導をもたらすように十分に低い。例えば、ホウ素をドープしたｐ−基板は、約２０Ω・ｃｍから０．５Ω・ｃｍの範囲の抵抗を有する。より高濃度でドープした基板は、０．５Ω・ｃｍをはるかに下回る抵抗を有する。ＨＤＢＬデバイスが接続されるそのような裏面の場合、ＨＤＢＬは、通常、上述のＢＧＲデバイスの場合と同様にして形成される。また別の実施形態では、ＨＤＢＬの裏面への接続が、図３を参照しつつ説明した上述の垂直導体の使用と組み合わせて行われるが、そのようなものは、米国特許出願第１０／９５１，２８３号に記載されている。
【００３９】
また別の実施形態では、異なる基板が使用される。例えば、図５は、ｐ＋シリコン基板５００の上に成長させたｐ−エピタキシャル層５１０内に作られたデバイスを図示している。ここでは、デバイスの種々のトランジスタが、バルク基板５００の表面に近接して作られる。すなわち、デバイスの種々のトランジスタは、エピタキシャル層５００内及び／又はエピタキシャル層５００上に形成される。ＨＤＢＬ５１５も、このデバイスに含まれる。ここでは、エピタキシャル層５１０内に示されている。しかし、ＨＤＢＬ５１５は、エピタキシャル層と基板５００との境界に近接して配置されている。別の実施形態では、ＨＤＢＬ５１５は、その境界をまたぐようにして形成される。あるいは、ＨＤＢＬ５１５は、全体が基板５００内に含まれるように、その境界より下方に形成される。上述したように、デバイスは、パッケージのピンとの追加接続用の裏面コンタクト５２０を含んでいる。
【００４０】
図５に図示するような実施形態では、ＨＤＢＬ５１５と裏面コンタクト５２０との間の経路の抵抗は、ドーピング基板５００によってさらに小さくすることができる。０．０１乃至０．００５Ω・ｃｍの範囲の抵抗を有するＰ＋開始ウェハ（starting wafer）は、容易に得ることができる。より低濃度でドープした基板（すなわち、抵抗がより高い）も使用することができる。ｐ−エピタキシャル層は、通常、十分な厚さをもってｐ＋基板の上に成長させられ、表面からのｐ＋ドーピングに干渉されることなくＮＦＥＴ及びＰＦＥＴデバイスを提供することができる。結果として、ＨＤＢＬ５１５を形成するための注入作業は、エピタキシャル層を成長させる前でも、エピタキシャル層を成長させた後でも実施することができる。図示の実施例は、ｐ＋基板上にｐ−エピタキシャル層が形成されているが、ＨＤＢＬ及び裏面コンタクトを有するその他の様々な形態で実装できることに留意されたい。そのような例としては、ｎ／ｎ＋、ｐ／ｎ＋、ｎ／ｐ＋、及びｐ／ｐ／ｐ＋などの複数のエピタキシャル層からなるデバイスが含まれる。
【００４１】
図６は、そのようなエピタキシャル層を成長させたウェハのホウ素ドーピングプロファイルのシミュレーションを図示している。エピタキシャル層から開始ウェハへの深さに対するホウ素ドーピングのグラフが示されている。ドーピングプロファイル６００は、薄いエピタキシャル層（例えば、２．０μｍ）を有するウェハへのホウ素ドーピングを示し、ドーピングプロファイル６１０は、厚いエピタキシャル層（例えば、３．０μｍ）を有するウェハへのホウ素ドーピングを示す。いずれの場合も、ＨＤＢＬは存在していない。エピタキシャル層を成長させるステップにおいて、ｐ＋ドーピングは、開始ウェハからエピタキシャル層中に拡散する。これにより、図６に図示するように、深さが約１．１μｍから約３．０μｍの範囲において、どちらかといえば漸進的な長いテールが示される（ホウ素の濃度が増加する）。しかしながら、エピタキシャル層のｐ−ドーピングとウェハのｐ＋ドーピングとの間で、より急激に変化することが望ましい。ドーピングプロファイル６２０は、厚いエピタキシャル層（例えば、プロファイル６１０の厚いエピタキシャル層のようなもの）を有し、さらにＨＤＢＬが追加されたウェハへのホウ素ドーピングを示す。ＨＤＢＬは、幅広い範囲の濃度にわたって、開始ウェハから拡散したホウ素のプロファイルの傾斜よりも、高いプロファイルの傾斜を維持するため、ＨＤＢＬをデバイスの活性化領域に近づけることができる。これにより、直列抵抗及びデバイスの感応部容積の両方を減少し、かつ通常のデバイスの動作に支障を与えずにこれらの効果を達成する。これらシミュレーションで示したエピタキシャルの厚さは、必ずしも最適化されたものではなく、単にＨＤＢＬの利点を説明するのに用いただけであることに留意されたい。
【００４２】
ＨＤＢＬ層の別の利点は、ホウ素ドーピングのピーク値をより高くすることができるということである。電流がＨＤＢＬに収集されると、裏面コンタクトへ連続的に流れる前に、水平方向に自由に拡散することができる。したがって、全体抵抗を減少し、開始ウェハの伝導度を適切に減少させることができる。表面への追加ドーピングは、同じドーズ量をウェハ全体に均一に拡散した場合よりも、基板抵抗全体をはるかに減少すると考えられる。上述の実施例では、デバイスに用いられるドーパント種として、ホウ素が用いられているが、所望のデバイス特性、デバイス種類、他のプロセスとの互換性などに応じて、他の様々なドーパントを使用することができる。そのようなものの例には、リン、インジウム、ヒ素などが含まれる。さらに、様々な導電型のＨＤＢＬを使用することができる。したがって、実施例は、様々なｐ型ＨＤＢＬについて説明しているが、高濃度でドープしたｎ型ドーピング層を、ｎウェルドーピング領域に配置することができる。高濃度でドープしたｎ型ドーピング層は、ｎウェルドーピング領域を介してＶｄｄにコンタクトをとる。ＥＳＤデバイスなどで用いられる或る種の保護スキームでは、これらｎ＋ドーピング層は、シャント層として機能し、これら構造の局所的なｎウェル抵抗を減少させることが望ましい。同様に、同じ方法で、マスキング及び低濃度の注入エネルギを用いて、ｐ＋ＨＤＢＬ層をｐウェルに形成することができる。
【００４３】
ここで説明したＨＤＢＬを含む裏面コンタクトを備えたデバイスには、プロセス及びデザインの移植性、コンパクトなレイアウト、インピーダンスの減少などの様々な利点がある。プロセス及びデザインの移植性では、これらデバイスは、既存の製造プロセスに、より容易に統合することができる。なぜなら、それらは従来の開始ウェハ（例えば、低濃度でドープしたｐ−基板）又は若干異なる開始ウェハ（例えば、ｐ−／ｐ＋エピウェハ）のどちらかを利用し、またＨＤＢＬを形成するためにブランケット注入又はパターン注入のどちらかを利用するからである。標準的なバルクウェハ用に設計された回路の最初のレイアウトを、一般に、デザインやレイアウトを変更せずに、本願明細書で開示したデバイスで使用することができる。ＨＤＢＬを含む裏面コンタクトを備えたデバイスは、回路のレイアウトに影響を与えるｐウェル上面へのコンタクトの追加を行うことを必要とせずに、デバイスのｐウェル及びＨＤＢＬウェルのコンタクトを維持する。結果として、これらコンタクト及びコンタクトの拡散は、所望に応じて、スペースを削減するために取り除くことができる（例えば、回路のデザインに含めない）。ＨＤＢＬを含む裏面コンタクトを備えたデバイスは、一般に、他のデバイスよりも抵抗が小さく、グラウンドへのインダクタンスも小さい。言い換えると、高ＬＥＴ線では、寄生バイポーラ接合のいずれかに順方向バイアスをかけることは難しいが、これは、その高ＬＥＴ線では難しいことを実現可能にしている。低濃度でドープしたｐ型材料の上に作られた複数の回路のいずれかが、高エネルギ放射線粒子によってラッチアップ及びシングルイベントエラーを生じるリスクがある場合、それらを放射線環境で使用するのは好ましくない。ＨＤＢＬ及び裏面コンタクトのスキームを追加することによって、回路は、放射線のシングルイベントラッチアップ又は線量率の一過性の事象によって生じるラッチアップに対して耐性を有するようになる。これまで、ラッチアップや、線量率などの一過性の事象に対する高い耐性が要求される用途に適用することができなかった回路が、ここでは、（ＨＤＢＬ及び裏面コンタクトが追加された）同じ回路を用いて適用することができる。ラッチアップに対する性能が改善されたため、ＨＤＢＬ及び裏面コンタクトを用いた様々な種類の回路は、有用性が増し、宇宙用途への利用が増加するであろう。
【００４４】
様々なウェハ抵抗を使用することができるが、開始ウェハ（エピウェハの場合）又はバルクウェハの最良のドーピングレベルは、用途や、渦電流損失（ｒｆデザインでは特に重要）とＨＤＢＬから裏面コンタクトまでの直列抵抗との間の設計的なトレードオフに応じて定められる。さらに、様々な異なる厚さ及び深さのＨＤＢＬを用いることもでき、例えば、基板システム（例えば、バルク又はエピウェハ）、エピタキシャル層の厚さ、及びデバイスの動作特性などに応じて定められる。裏面コンタクトのあるＨＤＢＬの最適化は、基板の様々なドーピング種類（例えば、約１．５μｍの薄さのエピ層を備えるｐ−／ｐ＋エピや、２０Ω・ｃｍの低濃度でドープするなどのｐ−ドープしたバルク基板）によって行うことができる。
【００４５】
集積回路の残りの部分が作製されると、通常、デバイスの裏面をデバイスパッケージへ接続するのに必要な、いくつかの追加ステップが実行される。例えば、集積回路が作製されたウェハは、ＨＤＢＬと裏面との間の基材の量を減らすべく基材を間引くことができ、それによって、ＨＤＢＬと裏面との間の経路の抵抗を減少させる。ウェハを間引くための手法には、機械的研削、化学機械研磨（ＣＭＰ）、ウェットエッチング（シリコン用エッチング液は、通常ＨＦ及びＨＮＯ３の混合物）、及び常圧ダウンストリームプラズマ（ＡＤＰ）乾式化学エッチング（ＤＣＥ）などのドライエッチング手法が含まれる。さらに、デバイスの裏面は、通常、デバイスパッケージと良好な電気接触をさせるためにメタライズされる。１つ或いは複数の金属層をデバイスの裏面に蒸着するため、化学気相蒸着、電気メッキ、及びスパッタリングなどの様々なメタライゼーション手法を使用することができる。様々な実施形態において、裏面をメタライゼーションするプロセス全体の一部として、複数の金属層が形成される。使用される金属及び合金には、Ｔｉ、ＮｉＶ、Ａｇ、Ａｕ、Ｃｒ、ＡｕＡｓ、Ｎｉ、ＡｕＧｅ、及びＡｌが含まれる。これら材料の一部は、デバイスの裏面へ別の金属層を接着する際に、その接着力を強めるための中間層として用いられることもあることに留意されたい。様々な別の金属及び合金を使用することもできる。
【００４６】
前述の米国特許出願第１０／９５１，２８３号は、シリコン・オン・インシュレータ（ＳＯＩ）技術を用いた様々な実施形態について記載している。ＳＯＩデバイスは、通常、薄いシリコン層（例えば、５０ｎｍ〜１００μｍ）を含み、サファイアやシリコンなどの絶縁基板上に、二酸化ケイ素の絶縁層が形成されている。埋め込み酸化物層は、シリコン層の表面上に形成することができ、その後に、薄いシリコン層を酸化物の上に成長させる又は別のウェハと接合させる。別の実施例では、埋め込み酸化物層は、酸素をイオン注入し、その後に、高温アニーリングを行って埋め込みＳｉＯ２層を生成することによって形成される、つまりＳＩＭＯＸである。その他のＳＯＩ技術も、当該技術分野において良く知られている。図７は、垂直導体要素７５０が、エピ層７６０に形成された実装例を図示している。言い換えれば、垂直導体要素７５０の下方に、埋め込み酸化物層（ＢＯＸ）７７０（又はその他のＳＯＩ実装）が、周知のＳＯＩ技術を用いて形成される。
【００４７】
従来の多くのＳＯＩデバイスとは違って、ＢＯＸ層７７０が、通常のデバイスの動作に対して実質的に何の影響も与えないほどエピ層７６０は十分な厚さを有している。ソース及びドレインの空乏領域は、通常、十分に空乏化したＳＯＩデバイスと同様に、ＢＯＸ層まで延在しない。これは、バルクウェハ用に設計された最初の回路を移植するため、水平方向のｎウェル及びｐ−コンタクトのレイアウト変更を最小限にすることができる、あるいは、レイアウト変更をする必要がない。ウェハ接合における近年の技術の進歩により、様々な厚さのエピタキシャル及びＢＯＸを備えるＳＯＩウェハを、商業的に競争力のあるものしている。垂直導体７５０は、例えば、ｐウェルコンタクト内に、一連の高ドーズ、高エネルギ注入を用いて形成することができる。あるいは、その他の垂直導体を使用することもできる。さらに、寄生バイポーラは、ＢＯＸ層によって大きく減少させることができることを留意されたい。ＢＯＸ層は、ｎウェル／ｐ−接合の面積を削減するものであり、ｎウェル／ｐ−接合は、寄生バイポーラデバイスのベース−コレクタ接合の主要部として機能するものである。さらに、ＢＯＸ層７７０は、感応部容積を制限するため、一過性の電流は、それに対応してバルクケース全体で減少する。垂直導体７５０は、過剰な正孔を収集し、ｐ−電位を制御するのに有効である。
【００４８】
図８Ａ〜８Ｂは、ＳＯＩデバイスのまた別の変形実施形態を図示する。図８Ａで図示するように、ＢＧＲ構造８００及び対応するＣＭＯＳインバータは、図３で図示したものと同様な基本構造を有している。この実施例では、図８Ｂの実施例のほかにも、一般に、上述の構造／方法のいずれかを用いてＢＧＲ構造を形成することができることに留意されたい。ＢＧＲ構造８１０及びその関連するＣＭＯＳデバイスは、エピタキシャル層８１５に形成される。埋め込み酸化物層８２０は、（例えば、ＳＩＭＯＸのプロセスを用いて）バルクシリコンウェハ内に、又は（例えば、ウェハ接合のプロセスを用いて）バルクシリコンウェハの上に形成される。したがって、ＢＧＲデバイスは、さらに、ＳＯＩウェハの有利な特性を利用することができる。そのような有利な特性には、寄生キャパシタンスの減少、ＳＥＵ耐性の追加、及び一部の実施例ではプロセスの簡略化が含まれる。図８Ｂで図示する別の変形では、ＢＯＸ層８２０下方に追加のＨＤＢＬ８３０を含んでいる。このＨＤＢＬに収集された電流は、裏面コンタクト８４０を介して、デバイスパッケージの適切なピン、例えば、グラウンドピンへ流れるようにすることができる。別の実施形態では、ＨＤＢＬ８３０に対して裏面コンタクトが存在しない。典型的な回復時間は極めて短い（約１ｎｓ未満）ため、ＢＯＸ層８２０を流れる変位電流が重要となることがある。ＨＤＢＬ８３０は、デバイス全体で、ＢＯＸ下方のキャリアからの一過性の電流又は一過性の電圧を著しく減少させる役目を果たし、それによって、一過性の事象の影響を減少させる。また別の実施形態では、ＨＤＢＬを、ＢＯＸ層の下方及びＢＯＸ層の上方に、ＢＧＲ構造なしに形成することができる。
【００４９】
通常のデバイスの実装では、絶縁層は、全ての垂直トレンチ及び空乏領域から安全に離されていることに留意されたい。これにより、シリコンと絶縁体との界面（逆チャネル）に沿ったＴＩＤ漏れに対して寄与するものがないようにする。残りのＴＩＤ漏れの電位の経路は、そのとき、ｎチャネルデバイスの「幅」方向の端部において、シリコンとシャロートレンチとの界面を通過するものである。この経路は、上述のＰＩＤでブロックすることができる。
【００５０】
ＳＯＩウェハ内にＨＤＢＬ及びＢＧＲ構造を用いることは、様々な民生用半導体の製造プロセスに容易に統合することができる。例えば、厚いシリコン膜を備えるＳＯＩ基板は、典型的なバルクトランジスタを、ＳＰＩＣＥ用コンパクトモデル又は基本ルールを変更せずに、ＳＯＩを用いて製造することができる。バルクとＳＯＩ／垂直導体トランジスタとを比較したシミュレーションでは、２つのドレインバイアスについてプロットしたトランジスタのＩＶが、略同一であることを示している。図３で図示したデバイスと比較して、図７のデバイスは、イオン注入ステップがより少なく、最大注入エネルギがより小さく、フォトレジストがより薄くて良い。
【００５１】
本明細書中で説明した様々なデバイス及び方法は、低オーミック領域を生成する。それは、トランジスタのドーピング領域から離れて存在するアイソレーションドーピング領域に接触及び／又は接続している。これら構造は、２つのウェル及び３つのウェルを含む既存のどのようなアイソレーションＣＭＯＳ構造にも、既存の構造に悪影響を与えることなく統合することができ、したがって、ラッチアップによって生じる従来の回路ノイズ及びシングルイベントラッチアップの両方に対して強固なアイソレーションをもたらすのに必要な改善がなされるようにする。さらに、ＢＧＲ、ＨＤＢＬ、及び垂直導体の構造並びに方法は、耐放射線性のあるマイクロ電子回路及び従来のマイクロ電子回路の両方で、ラッチアップを防止するために使用することができる。それらはさらに、ＴＩＤに対する保護をデバイスに与えるために、ＰＩＤの構造並びに方法を組み合わせることもできる。これら構造並びに方法は全て、任意の異なるプロセスを変化させることによって実装することができる。そのようなものには、バルクシリコン上のエピタキシャルシリコン（高濃度でドープした基板を含むこともあれば、含まないこともある）、ＳＯＩ、ＳＯＳなどが含まれる。
【００５２】
ＢＧＲ、ＨＤＢＬ、及び垂直導体の構造並びに方法は、シングルイベントアップセット（ＳＥＵ）及びシングルイベントの一過性の事象（ＳＥＴ）の両方を減少する又は排除するために使用することもできる。ＳＥＵ及びＳＥＴは、単一の高濃度イオン又は核子（例えば、アルファ粒子の中性子）などの高エネルギ粒子が、ＩＣのクリティカルなノードを通過することによって発生し得る。そのような粒子が進入した直後に、電子及び正孔は、特定の粒子の線エネルギ付与（ＬＥＴ、Ｍｅｖ／ｍｇ・ｃｍ）で示される粒子のエネルギの関数として、シリコンの格子から分離される。最終的に自由電子及び正孔として収集される、蓄積された電荷が、メモリセル又はその他のステート関連デバイスの臨界電荷よりも多い場合、シングルイベントアップセットが起こる。シングルイベントアップセットに対するＩＣの感度は、通常、ビットを「フリップする」のに必要な臨界電荷の量、及びその臨界電荷を蓄積するのに十分大きなＬＥＴを有する粒子が、感度の高いノードに衝突する可能性に応じて定められる。大量の電子／正孔の電荷の生成は、粒子がシリコン材料を通過する経路内でダイポールポテンシャルも生成させる。電子及び正孔は、互いに反対方向に移動し、静電界の下では分離しやすくなる。いくつかの電子及び正孔は、ＳＲＨ及びオージェ機構を介して、格子内で再結合される。しかしながら、電子は、その高い移動度の結果として速やかに正端子に集められるのに対して、移動度の低い正孔の最終的な集合は、電子が欠乏して再結合できないため、静電荷としてシリコンボディに残る。正電荷は最終的に、ｐ−基板の局所的な電位が正の値の電圧になるまで上昇させ、高エネルギ粒子が衝突した後の数ナノ秒の間、ｐ−基板の局所的な電位が正であり続けるようにする。ｐ−基板内での電位のアップセットの結果として、ここで、その他の衝突されていないダイオードが作動され、二次電流を生成し、最初のアップセットがより大きくなるようにしてしまう。この作用は、多くの場合、一過性のシングルイベント事象（ＳＥＴ）と称される。ソフトエラーによりデータ破壊が生じるが、ひどいときには、物理的な回路が破壊される。
【００５３】
ＣＭＯＳ論理は、通常、様々な回路でバイナリビットを保存するために、インバータゲート及びたすきがけの論理ゲートを用いることから、前述のデバイス並びに方法が、ＳＥＵ及びＳＥＴを減少するのに有用であることを証明することができるであろう。本願明細書中で開示した構造は、アイソレーションによるラッチアップであるソフトエラーに対して同様の役目をなす。いずれにしても、その構造は、アップセット事象によって生じた過剰な正の電荷を効率的に減少させるが、その際、ノード電位を維持し、かつ一過性の電圧の変動及びＳＥＵ、ＳＥＬ又はＳＥＴ事象後の持続時間を制限する。
【００５４】
本願明細書中で使用される用語に関して、回路内の様々な信号及びノードを含む回路の動作を説明するとき、様々な表現が同等のものとして用いられることは、当業者には明らかであろう。様々な種類の信号（論理信号や、より一般的なアナログ信号など）は、回路内のノードの電圧（又はある回路技術では電流）の物理的形状と見なされる。回路の動作を説明するために本願明細書中で使用される簡略化した用語は、回路の動作の詳細をより効率的に表すものである。なぜなら、特に図示した回路図は、対応する回路ブロック及びノードを様々な信号の名称と明確に関連付けているからである。
【００５５】
絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）は、第１の電流処理端子及び第２の電流処理端子の間の電流の流れを制御する制御端子を有するものとして概念化することもできる。ＩＧＦＥＴトランジスタは、ドレイン、ゲート、及びソースを有するものとして述べられることが多く、そのようなデバイスのほとんどは、ドレインをソースと互いに交換することができる。これは、トランジスタのレイアウト及び半導体プロセスが、対称性があることが多いからである（通常、バイポーラトランジスタの場合はそうではない）。ＮチャネルＩＧＦＥＴトランジスタの場合、通常、高電圧側の電流処理端子が、一般にドレインと呼ばれる。通常、低電圧側の電流処理端子が、一般にソースと呼ばれる。ゲート上の（ソース電圧に対して）十分な電圧が、電流をドレインからソースへ流すようにする。ＮチャネルＩＧＦＥＴデバイスでソース電圧と呼ばれる電圧は、任意の時点で、ドレイン又はソース端子のどちらが低い電圧を有していても、単に均等なものとして参照される。例えば、双方向のＣＭＯＳトランスファーゲートのＮチャネルデバイスの「ソース」は、どちらの側のトランスファーゲートが低い電圧であるかに応じて定められる。ほとんどのＮチャネルＩＧＦＥＴトランジスタのこの対称性を反映するため、制御端子はゲートと見なすことができ、第１の電流処理端子は「ドレイン／ソース」、第２の電流処理端子は「ソース／ドレイン」と称されることもある。そのような説明は、ＰチャネルＩＧＦＥＴトランジスタについても均等に有効であり、ドレイン及びソース電圧間の極性、並びにドレイン及びソース間の電流の流れ方向が、そのような用語で定義されていないだけである。反対に、ある電流処理端子が任意に「ドレイン」と見なされ、もう一方が「ソース」と見なされることがあるが、それは、２つは異なるものであるが、互換性があるという暗黙の了解があるからである。ＩＧＦＥＴトランジスタは、一般に、ＭＯＳＦＥＴトランジスタ（文字通りには、「金属酸化物半導体電界効果トランジスタ」の頭字語である）と称される。ゲート材料は、ポリシリコン又は金属以外の材料であって良く、誘電体は、酸窒化物、窒化物、又は酸化物以外の材料であって良い。そのような長年受け継がれてきた用語の略語（ＭＯＳ及びＭＯＳＦＥＴなど）の使用は、文字どおり酸化物誘電体を有する金属ゲートＦＥＴのみを特定していると解釈されるべきものではない。
【００５６】
電源に関して、回路に電源を供給するのに用いられる１つの正の電源電圧（例えば、１．５ボルト電源）は、通常、「ＶＤＤ」電源と称される。集積回路では、トランジスタ及びその他の回路素子は、実際のところ、ＶＤＤ端子又はＶＤＤノードに接続し、そしてＶＤＤ電源に動作可能に接続している。「ＶＤＤにつながっている」や、「ＶＤＤに接続している」などの口語的な表現の使用は、「ＶＤＤノードに接続している」ということを意味するものであり、そして通常は、集積回路の使用中は、実際、ＶＤＤ電源電圧を受け取るために動作可能に接続されていることを理解されたい。そのような１つの電源回路の基準電圧は、通常「ＶＳＳ」と称され、トランジスタ及びその他の回路素子は、実際はＶＳＳ端子又はＶＳＳノードに接続し、そして集積回路の使用中は、ＶＳＳ電源に動作可能に接続されている。ＶＳＳ端子は、グラウンド基準電位、又は単に「グラウンド」に接続していることが多い。いくらか一般化すると、第１の電源端子は、通常「ＶＤＤ」という名称で呼ばれ、第２の電源端子は、通常「ＶＳＳ」という名称で呼ばれる。歴史的に「ＶＤＤ」という用語は、ＭＯＳトランジスタのドレイン端子に接続したＤＣ電圧を意味し、「ＶＳＳ」は、ＭＯＳトランジスタのソース端子に接続したＤＣ電圧を意味している。例えば、従来のＰＭＯＳ回路は、負のＶＤＤ電源を使用し、従来のＮＭＯＳ回路は、正のＶＤＤ電源を使用している。しかしながら、一般的な用法において、この長年使われてきたものが無視されることが多く、何ら特別に定義されていない限り、ＶＤＤを正の電源電圧として使用し、ＶＳＳを負の（又はグラウンド）電源電圧として使用されることのほうが多い。「ＶＤＤ電源」及び「グラウンド」を用いて回路を説明することは、これら以外の電源の電位を用いて回路を機能させることができないということを必ずしも意味しない。その他の共通電源端子は、「ＶＣＣ」（バイポーラ回路以来の歴史的な用語で、通常はコレクタ端子のないＭＯＳトランジスタを使用するときでも、＋５ボルト電源電圧と同義であることが多い）、及び「ＧＮＤ」又は単に「グラウンド」という名称で呼ばれる。
【００５７】
さらに、開示したデバイス及び方法の実装は、ＣＭＯＳ技術だけに制限されるものではなく、したがって、ＮＭＯＳ、ＰＭＯＳ、及び様々なバイポーラ又はそれ以外の半導体製造技術を利用して実装することができる。開示したデバイス及び方法は、上述の実施形態を踏まえて説明したものであり、様々な変更が、本明細書で教示することから逸脱することなく、回路に加えることができることは、当業者には明らかであろう。また、ＮＭＯＳトランジスタを用いる多数の回路を、ＰＭＯＳトランジスタを用いて実装されるようにすることができることは、当該技術分野において周知の事項であり、その場合、論理極性及び電源の電位が反転して与えられる。このようにして、ＣＭＯＳ回路内のトランジスタの導電型（即ち、Ｎチャネル又はＰチャネル）は、同様の又は類似の動作をし続けている間、頻繁に反転されるようにすることもできる。さらに、同様の機能を達成するために、別の出力段を組み合わせることも可能である。
【図面の簡単な説明】
【００５８】
【図１Ａ】本発明の一方法を用いたトランジスタの構造を示す簡略ブロック図である。
【図１Ｂ】本発明の一方法を用いたトランジスタの構造を示す簡略ブロック図である。
【図１Ｃ】本発明の一方法を用いたトランジスタの構造を示す簡略ブロック図である。
【図１Ｄ】本発明の一方法を用いたトランジスタの構造を示す簡略ブロック図である。
【図１Ｅ】本発明の一方法を用いたトランジスタの構造を示す簡略ブロック図である。
【図１Ｆ】本発明の一方法を用いたトランジスタの構造を示す簡略ブロック図である。
【図１Ｇ】本発明の一方法を用いたトランジスタの構造を示す簡略ブロック図である。
【図１Ｈ】本発明の一方法を用いたトランジスタの構造を示す簡略ブロック図である。
【図２】ｐ−基板上に形成されたＣＭＯＳインバータの断面図である。
【図３】本発明の複数の方法及びデバイスを用いたインバータの構造を示す簡略ブロック図である。
【図４】本発明の別の方法及びデバイスを用いたインバータの構造を示す簡略ブロック図である。
【図５】本発明のまた別の方法及びデバイスを用いたインバータの構造を示す簡略ブロック図である。
【図６】複数のホウ素ドーピングプロファイルを示す図である。
【図７】本発明の別の実施形態を示す図である。
【図８Ａ】本発明のまた別の実施形態を示す図である。
【図８Ｂ】本発明のまた別の実施形態を示す図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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