(57)【要約】区分的非線形および／または非単調回路により線形単調出力電力を達成する技法が記載される。非線形および／または非単調特性を有する第１の回路用に粗利得が選択される。粗利得による出力電力誤差を補償するために使用される第２の回路用に微利得が選択される。第１および第２の参照表は第１および第２の回路用の出力電力対利得をそれぞれ記憶し得る。第１の参照表内の出力電力は要求された出力電力に基づいて選択され、選択された出力電力に対応する利得が粗利得として供給され得る。第２の参照表内の出力電力は出力電力誤差に基づいて選択され、選択された出力電力に対応する利得が第２の利得として供給され得る。
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【特許請求の範囲】
【請求項１】
要求された出力電力を示す入力を受信し、前記入力に基づいて前記要求された出力電力からの出力電力誤差に関連する第１の利得を供給するための第１ユニットと、
前記出力電力誤差に基づいて第２の利得を決定するための第２ユニットとを備える装置。
【請求項２】
前記第１ユニットが、
出力電力対利得を記憶するための参照表を備え、
前記第１ユニットが前記要求された出力電力に基づいて前記参照表内の出力電力を選択し、前記選択された出力電力に対応する利得を前記第１の利得として供給する、請求項１に記載の装置。
【請求項３】
前記選択された出力電力が、前記要求された出力電力よりも一段階高い前記参照表内の出力電力である請求項２に記載の装置。
【請求項４】
前記選択された出力電力が、前記要求された出力電力に最も近い前記参照表内の出力電力である請求項２に記載の装置。
【請求項５】
前記第１の利得に対応する出力電力から前記要求された出力電力を減算し、前記出力電力誤差を供給する加算器をさらに備える、請求項１に記載の装置。
【請求項６】
前記第２ユニットが、
出力電力対利得を記憶するための参照表を備え、
前記第２ユニットが前記出力電力誤差に基づいて前記参照表内の出力電力を選択し、前記選択された出力電力に対応する利得を前記第２の利得として供給する、請求項１に記載の装置。
【請求項７】
前記選択された出力電力が、前記出力電力誤差に最も近い前記参照表内の出力電力である請求項６に記載の装置。
【請求項８】
前記第１の利得が、非線形関数、非単調関数、または非線形かつ非単調関数に基づいて決定される請求項１に記載の装置。
【請求項９】
前記第２の利得が、線形関数または単調関数に基づいて決定される、請求項１に記載の装置。
【請求項１０】
前記第１ユニットが、出力電力の第１の範囲をカバーする第１の関数に基づいて前記第１の利得を選択し、前記第２ユニットが、前記第１の範囲の小部分である出力電力の第２の範囲をカバーする第２の関数に基づいて前記第２の利得を選択する、請求項１に記載の装置。
【請求項１１】
送信電力制御（ＴＰＣ）コマンドを受信し、前記受信されたＴＰＣコマンドに基づいて前記要求された出力電力を決定する第３ユニットをさらに備える、請求項１に記載の装置。
【請求項１２】
前記第１の利得が送信器に印加される、請求項１に記載の装置。
【請求項１３】
前記第２の利得がディジタル可変利得増幅器（ＤＶＧＡ）に印加される、請求項１に記載の装置。
【請求項１４】
要求された出力電力を示す入力に基づいて、前記要求された出力電力からの出力電力誤差に関連する第１の利得を決定することと、
前記出力電力誤差に基づいて第２の利得を決定することとを備える方法。
【請求項１５】
前記第１の利得を決定することが、
前記要求された出力電力に基づいて、出力電力対利得を記憶する参照表内の出力電力を選択することと、
前記選択された出力電力に対応する利得を前記第１の利得として供給することとを備える、請求項１４に記載の方法。
【請求項１６】
前記第２の利得を決定することが、
前記出力電力誤差に基づいて、出力電力対利得を記憶する参照表内の出力電力を選択することと、
前記選択された出力電力に対応する利得を前記第２の利得として供給することとを備える、請求項１４に記載の方法。
【請求項１７】
送信電力制御（ＴＰＣ）コマンドに基づいて前記要求された出力電力を決定することをさらに備える、請求項１４に記載の方法。
【請求項１８】
要求された出力電力を示す入力に基づいて、前記要求された出力電力からの出力電力誤差に関連する第１の利得を決定するための手段と、
前記出力電力誤差に基づいて第２の利得を決定するための手段とを備える装置。
【請求項１９】
前記第１の利得を決定するための手段が、
出力電力対利得の参照表を記憶するための手段と、
前記要求された出力電力に基づいて前記参照表内の出力電力を選択するための手段と、
前記選択された出力電力に対応する利得を前記第１の利得として供給するための手段とを備える、請求項１８に記載の装置。
【請求項２０】
前記第２の利得を決定するための前記手段が、
出力電力対利得の参照表を記憶するための手段と、
前記出力電力誤差に基づいて前記参照表内の出力電力を選択するための手段と、
前記選択された出力電力に対応する利得を前記第２の利得として供給するための手段とを備える、請求項１８に記載の装置。
【請求項２１】
送信電力制御（ＴＰＣ）コマンドに基づいて前記要求された出力電力を決定するための手段をさらに備える、請求項１８に記載の装置。
【請求項２２】
要求された出力電力を示す入力に基づいて、コンピュータに前記要求された出力電力からの出力電力誤差に関連する第１の利得を決定させるためのコードと、
前記出力電力誤差に基づいて、コンピュータに第２の利得を決定させるためのコードとを備えるコンピュータ読み取り可能な記憶媒体を備える、コンピュータプログラム製品。
【請求項２３】
要求された出力電力に基づいて第１の利得を決定するための第１のループと、
前記要求された出力電力と、前記第１の利得で達成される出力電力との間の出力電力誤差に基づいて、第２の利得を決定するための第２のループとを備える装置。
【請求項２４】
前記第１のループが、
出力電力対利得の第１の関数を記憶するための第１の参照表を備え、前記第１のループが、前記要求された出力電力に基づいて前記第１の参照表内の出力電力を選択し、前記選択された出力電力に対応する利得を前記第１の利得として供給する、請求項２３に記載の装置。
【請求項２５】
前記第２のループが、
出力電力対利得の第２の関数を記憶するための第２の参照表を備え、前記第２のループが、前記出力電力誤差に基づいて前記第２の参照表内の出力電力を選択し、前記選択された出力電力に対応する利得を前記第２の利得として供給する、請求項２４に記載の装置。
【請求項２６】
前記第１のループが、前記要求された出力電力、および前記第１の利得と前記第２の利得とによって達成された出力電力に基づいて目標の出力電力を決定し、さらに、前記目標の出力電力に基づいて前記第１の利得を決定する請求項２３に記載の装置。
【請求項２７】
前記第２のループが、前記要求された出力電力、粗調整出力電力、および前記第１の利得と前記第２の利得とによって達成された出力電力に基づいて目標の修正を決定し、さらに、前記目標の修正に基づいて前記第２の利得を決定する請求項２３に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００６年１月２６日に出願された米国特許仮出願第６０／７６２，６６１号明細書の表題「ＡＣＨＩＥＶＩＮＧ  ＬＩＮＥＡＲ  ＭＯＮＯＴＯＮＩＣ  ＯＵＴＰＵＴ  ＰＯＷＥＲ  ＦＲＯＭ  Ａ  ＰＩＥＣＥＷＩＳＥ  ＮＯＮ−ＬＩＮＥＡＲ  ＮＯＮ−ＭＯＮＯＴＯＮＩＣ  ＲＦ  ＴＲＡＮＳＭＩＴ  ＣＩＲＣＵＩＴ」に対する優先権を主張するものである。
【０００２】
本開示は、全体として回路に関し、より具体的には送信機からの線形単調出力電力を達成するための技法に関する。
【背景技術】
【０００３】
高性能送信機の設計は、様々な設計上考慮すべき事項があり、難題である。第１に、多くの用途は良好な直線性、高い効率などによって定量化され得る高い性能を必要とする。第２に、無線通信などの用途には低い電力消費および低コストが強く望ましい。一般に、高性能と低電力／コストとは相反する設計上の制約を課す。
【０００４】
上記の設計上の目標に加えて、ある用途では送信機が広範囲の出力電力を有している必要がある。例えば、符号分割多元接続（ＣＤＭＡ）通信システムにおける送信機は、その出力電力を約８５デシベル（ｄＢ）の範囲にわたって１．０±０．５ｄＢのステップで調整する必要があることがある。この広い出力電力の範囲、および小さいサイズのステップは閉ループ電力制御用に使用される。各送信器はＣＤＭＡシステム内の他の送信機への干渉を引き起こすので、閉ループ電力制御は、（１）受信基地局でその送信機用の所望の受信信号の品質を達成し、かつ（２）同じ基地局に送信する他の送信機に対する干渉を最小限にするため、各送信機の出力電力を調整する。
【０００５】
必要なステップ分解能を有する広い出力電力範囲を達成するため、送信機は区分的線形かつ区分的単調になるように設計されてもよい。ｘ値の範囲が有限数の副範囲に区分可能であり、それにより各副範囲について関数ｆ（ｘ）を線形関数ｙ＝ｍ×ｘ＋ｂ（但しｍは傾斜、ｂは交点、およびｙは出力値）で表すことができる場合は、関数ｆ（ｘ）は、ｘ値の範囲にわたって区分的線形である。副範囲が異なっている場合は、ｍおよびｂは異なっていてもよい。関数ｆ（ｘ）は、ｘの増大とともに減少しない場合は単調である。送信機の設計を簡略にするため、出力電力範囲全体がより小さい副範囲に区分されてもよい。その場合は、送信機は出力電力が各副範囲内で、ならびに１つの副範囲から別の副範囲に切り換わる際に線形かつ単調であるように設計される。上記の関数を用いて、ｘは利得制御値に対応し、ｆ（ｘ）は送信機の出力電力に対応し得る。区分的線形かつ単調特性を達成するために、送信機はより複雑な回路を使用し、より多くのバッテリ電力を消費し、かつ／またはより高いコストを招くことがある。
【０００６】
したがって、区分線形かつ単調ではない送信機の場合でも線形単調出力電力を達成するための技法がこの分野には必要である。
【特許文献１】米国特許仮出願第６０／７６２，６６１号
【発明の開示】
【発明の概要】
【０００７】
本明細書には、区分非線形および／または非単調回路によって線形単調出力電力を達成するための技法が記載される。一態様では、非線形および／または非単調特性を有する第１の回路のために粗利得が選択され、粗利得中の誤差を補償するために使用される第２の回路のための微利得が選択される。粗利得および微利得は第１の回路の特性に関わりなく、要求された出力電力を供給することができる。
【０００８】
１つの設計では、装置は第１ユニットおよび第２ユニットを含んでいる。第１ユニットは、要求された出力電力を示す入力を受信し、この入力に基づいて第１の利得（すなわち粗利得）を供給する。第１の利得は、要求された出力電力からの出力電圧誤差に関連している。第２ユニットは、出力電力誤差に基づいて第２の利得（すなわち微利得）を決定する。第１の利得は非線形関数、非単調関数、または非線形かつ非単調関数に基づいて決定されてもよい。第２の利得は線形関数または単調関数に基づいて決定されてもよい。
【０００９】
第１ユニットは第１の利得が印加される（１つまたは複数の）回路用の出力電力対利得の関数を記憶する第１の参照表を含んでいてもよい。第１ユニットは、（例えばこれに最も近いか、またはこれよりも一段階高い）要求された出力電力に基づいて第１の参照表内の出力電力を選択し、選択された出力電力に対応する利得を第１の利得として供給する。第１の利得は送信機および／または他の何らかの回路に印加されてもよい。第２ユニットは、第２の利得が印加される（１つまたは複数の）回路用の出力電力対利得の関数を記憶する第２の参照表を含んでいてもよい。第２ユニットは、（例えばこれに最も近い）出力電力誤差に基づいて第２の参照表内の出力電力を選択し、選択された出力電力に対応する利得を第２の利得として供給する。第２の利得はディジタル可変利得増幅器（ＤＶＧＡ）および／または他の何らかの回路に印加されてもよい。
【００１０】
本開示の様々な態様および特徴を以下に詳細に記載する。
【詳細な説明】
【００１１】
図１は無線通信システム用の無線デバイス１００のブロック図を示す。無線デバイス１００は携帯電話、携帯情報端末（ＰＤＡ）、無線モデム、ハンドヘルドデバイス、加入者ユニット、ラップトップコンピュータなどでよい。簡略にするため、図１は無線デバイス１００の送信部だけを示し、受信部は示していない。無線デバイス１００はデータプロセッサ１１０、送信機１２０、コントローラ／プロセッサ１５０、およびメモリ１５２を含んでいる。
【００１２】
データプロセッサ１１０内で、ディジタル可変利得増幅器（ＤＶＧＡ）１１４は送信予定のデータを受信し、このデータを出力電力コントローラ１１２からのＤＶＧＡ利得で増倍し、スケーリングされたデータを供給する。ディジタル−アナログ変換器（ＤＡＣ）１１６はスケーリングされたデータをアナログに変換し、アナログ出力信号を供給する。
【００１３】
送信機１２０内で、アナログ出力信号は低域通過フィルタ１２２によって濾波されてディジタル−アナログ変換による画像が除去され、可変利得増幅器（ＶＧＡ）１２４によって増幅され、ミキサ１２６によってベースバンドから無線周波数（ＲＦ）に増変換される。局部発振器（ＬＯ）信号発生器１２８は、ミキサ１２６による周波数増変換用に使用されるＬＯ信号を発生する。増変換された信号は帯域通過フィルタ１３０によって濾波されて、周波数増変換による画像が除去され、電力増幅器（ＰＡ）１３２によってさらに増幅され、アンテナ１３４を介して送信される。
【００１４】
利得コントローラ１４０は出力電力コントローラ１１２からの送信（ＴＸ）利得を受信し、ＶＧＡ１２４、ミキサ１２６、および／または電力増幅器１３２などの送信機回路用の利得制御信号を生成する。ＴＸ利得はＭビットの分解能を有するディジタル値であってよく、但し一般にＭ＞１であり、１つの設計ではＭ＝８である。ＴＸ利得はシリアルバスまたは他の何らかの種類のインターフェースを介して利得コントローラ１４０に供給されてもよい。利得コントローラ１４０は、ＴＸ利得の単調増加でアンテナ１３４での出力電力ができるだけ線形に変化するように、送信機回路用の利得制御信号を生成してもよい。例えば、利得コントローラ１４０は、ＴＸ利得が所定のしきい値を超えるごとに、大きい離散的利得ステップで何らかの送信機回路（例えば電力増幅器１３２）を調整してもよく、ＴＸ利得に基づいてより小さい利得ステップで他の何らかの送信機回路（例えばＶＧＡ１２４）を調整してもよい。利得コントローラ１４０は、利得制御信号を生成するために１つまたは複数の参照表を使用してもよい。
【００１５】
図１は送信機の設計例を示している。一般に、送信機における信号調整は一段または複数段の増幅器、フィルタ、ミキサなどによって行われてよい。これらの回路は図１に示された構成とは異なる配置にしてもよい。さらに、信号調整用に図１に示されていない別の回路を使用してもよい。
【００１６】
無線デバイス１００はＣＤＭＡシステム、周波数分割多元接続（ＦＤＭＡ）システム、時分割多元接続（ＴＤＭＡ）システム、直交ＦＤＭＡ（ＯＦＤＭＡ）システムなどの様々な無線通信システム用に使用し得る。ＣＤＭＡシステムは広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ）、ｃｄｍａ２０００などの無線技術を利用してもよく、ｃｄｍａ２０００はＩＳ−９５、ＩＳ−２０００、およびＩＳ−８５６標準をカバーする。ＴＤＭＡシステムはモバイル通信用グローバルシステム（ＧＳＭ）などの無線技術を利用してもよい。これらの様々な無線技術、標準、およびシステムは当技術分野では公知である。無線デバイス１００はさらに、ＩＥＥＥ８０２．１１標準群、他の何らかの無線近距離通信網（ＷＬＡＮ）標準、または他の何らかのＷＬＡＮ無線技術を実装できるＷＬＡＮ用に使用されてもよい。明解にするため、以下の説明では無線デバイス１００が、Ｗ−ＣＤＭＡまたはｃｄｍａ２０００を利用できるＣＤＭＡシステム用に使用されるものと想定する。
【００１７】
無線デバイス１００は比較的小さいステップ（例えばＷ−ＣＤＭＡの場合は１．０±０．５ｄＢ、およびｃｄｍａ２０００の場合は０．５±０．２５ｄＢ）で広い範囲（例えば約８５ｄＢ）にわたって出力電力を変更する必要があることがある。この広い出力電力範囲は、送信機１２０内の様々な回路の利得を変更することによって達成され得る。異なる設計の送信機回路では異なる出力電力関数が達成され得る。
【００１８】
本明細書で用いられる線形関数とは、等式ｙ＝ｍ×ｘ＋ｂ（但しｘは入力値、ｍは傾斜、ｂは交点、およびｙは出力値）で定義される関数である。非線形関数は線形関数ではないいずれかの関数である。単調関数は、入力の増加と共に出力が増加する関数、または入力が一方向に変化した場合に出力が方向を変えない関数である。非単調関数は単調ではないいずれかの関数である。
【００１９】
図２Ａは、平滑で単調な出力電力関数２００の例を示している。関数２００はアンテナ１３４で達成された出力電力と、出力コントローラ１１２からのＴＸ利得との対比を表す。最小出力電力Ｐｍｉｎは最小ＴＸ利得Ｇｍｉｎで得られる。ＴＸ利得が増加すると、出力電力は単調、かつ平滑に増大する。最大出力電力Ｐｍａｘは最大ＴＸ利得Ｇｍａｘで得られる。関数２００の形状は典型的には、可変利得を有する全ての送信機回路の特性によって決定される。
【００２０】
図２Ｂは、線形かつ単調な所望の出力電力関数２１０を示している。関数２１０はアンテナ１３４で達成された出力電力と、要求された出力電力との対比を表す。出力電力コントローラ１１２は、要求された出力電力を基地局から受信された送信電力制御（ＴＰＣ）コマンドに基づいて決定し得る。次いでコントローラ１１２は、要求された出力電力がアンテナ１３４で達成されるようにＴＸ利得を生成し得る。コントローラ１１２は関数２００用の参照表を記憶し得る。要求された所定の出力電力について、コントローラ１１２は、要求された出力電力に最も近い出力電力を供給するＴＸ利得を決定し得る。次いでコントローラ１１２はこのＴＸ利得を送信機１２０に供給し得る。
【００２１】
送信器回路は出力電力、隣接チャネル漏洩電力比（ＡＣＬＲ）、効率、コストなどに関して設計および最適化され得る。ＡＣＬＲは隣接の周波数チャネルを中心とする電力に対する、割り当てられた周波数チャネルを中心とする電力の比率である。これらの設計目標は非線形および／または単調な出力電力関数を生じ得る。
【００２２】
図３Ａは非線形かつ非単調な出力電力関数３００の例を示している。最小出力電力Ｐｍｉｎは最小ＴＸ利得Ｇｍｉｎで得られ、最大出力電力Ｐｍａｘは最大ＴＸ利得Ｇｍａｘで得られる。しかし、ＴＸ利得がＧｍｉｎからＧｍａｘに増加しても出力電力は単調に増加しない。図３Ａに示すように、出力電力はＴＸ利得がＧｍｉｎからＧ１に増加すると増加するが、その後、ＴＸ利得がＧ１からＧ２にさらに増加すると減少する。関数３００はさらに、出力電力がＧ３のＴＸ利得で不連続性を含み、そこで出力電力は急激にジャンプする。一般に、出力電力関数は任意の数の非単調な部分と、任意の数の不連続ポイントを含み得る。
【００２３】
図３Ｂは線形かつ単調な所望の出力電力関数３１０を示している。送信機が関数３００、または非線形かつ／または非単調な他の何らかの関数を有している場合でも、線形かつ単調な関数３１０を達成することが望ましい。
【００２４】
線形単調出力電力は様々な方法で区分的非線形かつ区分的非単調回路で達成され得る。ある態様では、非線形かつ／または非単調特性を有する第１の回路（例えば送信機１２０）用に粗利得が選択される。粗利得での誤差を補償するために使用される第２の回路（例えばＤＶＧＡ１１４）用に微利得が選択される。粗利得および微利得は要求された出力電力を第１の回路の特性に関わりなく供給することができる。明解にするため、線形単調出力電力を達成するための特定の設計を以下に記載する。
【００２５】
図４は図１の出力電力コントローラ１１２の設計のブロック図を示している。この設計では、コントローラ１１２は出力電力決定ユニット４１０と利得セレクタ４２０とを含んでいる。ユニット４１０はＴＰＣコマンドを受信し、要求された出力電力を供給する。各ＴＰＣコマンドは（１）アップステップによって出力電力を増加させるアップコマンド、または（２）ダウンステップによって出力電力を減少させるダウンコマンドであり得る。ユニット４１０内で、ステップサイズユニット４１２が各ＴＰＣコマンドを受信し、受信されたＴＰＣコマンドに基づいて、アップステップ（例えば＋１ｄＢ）またはダウンステップ（例えば−１ｄＢ）のいずれかを供給する。加算器４１４はレジスタ４１６からの記憶された出力電力とユニット４１２からのアップステップまたはダウンステップとを加算し、要求された出力電力をレジスタ４１６と利得セレクタ４２０の双方に供給する。利得セレクタ４２０は要求された出力電力をユニット４１０から受信し、要求された出力電力が達成されるようにＴＸ利得（すなわち粗利得）およびＤＶＧＡ利得（すなわち微利得）を供給する。
【００２６】
図５は図４の利得セレクタ４２０の設計のブロック図を示している。この設計では、粗参照表５１０は（ｘと表記されている）要求された出力電力を受け、送信機１２０用のＴＸ利得である粗利得を供給する。表５１０は送信機１２０用の出力電力関数を記憶し、これについては以下にさらに詳細に記載される。粗利得は、要求された出力電力に近い（ｘ＋ｅと表記されている）粗出力電力を供給する。加算器５１２は要求された出力電力ｘを粗出力電力ｘ＋ｅから減算し、粗利得による出力電力の誤差である（ｅと表記されている）出力電力誤差を供給する。微参照表５２０は出力電力誤差ｅを受け、ＤＶＧＡ１１４用のＤＶＧＡ利得である微利得を供給する。微利得が、要求された出力電力がアンテナ１３４で達成されるように出力電力誤差を補償する。
【００２７】
粗参照表５１０は送信機１２０用の出力電力関数を記憶し得る。この出力電力関数は、（１）異なるＴＸ利得値を印加し、アンテナ１３４での出力電力を測定し、（２）幾つかの送信機について出力電力対ＴＸ利得を特徴付け、この特徴に基づいて（例えば平均として）出力電力関数を生成し、（３）コンピュータシミュレーション、または（４）他の何らかの手段によって決定され得る。出力電力関数は、閉ループ電力制御で使用される場合は正確に決定される必要がない。記憶の必要性を低減するため、参照表５１０は出力電力関数、例えば均一の間隔のＴＸ利得値用のポイントのサブセットのみを記憶してもよい。
【００２８】
表１は図３Ａの出力電力関数３００用の粗参照表５１０の設計を示している。この設計では、ＴＸ利得は０から２５５の範囲にわたる８ビット・ディジタル値によって与えられる。ＴＸ利得の範囲全体が、０から３１の番号が付された３２のビンに区分される。各ビンは連続する８つのＴＸ利得値をカバーする。例えば、ビン０は０から７のＴＸ利得値をカバーし、ビン１は８から１５のＴＸ利得値をカバーし、以下同様である。表５１０は３２のビンの３２のＴＸ利得値のそれぞれについて出力電力を記憶し、またはより具体的には、各ビン内の最後のＴＸ利得値について出力電力を記憶する。出力電力は１０ビット・ディジタル形式で、ならびにｄＢｍで表される。１０ビット・ディジタル形式とｄＢｍ形式との変換は、−６０ｄＢｍが１０ビット・ディジタル値０で表され、１ｄＢｍの各ステップが１０ビット・ディジタル形式の１２の最下位ビット（ＬＳＢ）ステップに対応するように行われる。例えば、表１では、ビン１０内のＴＸ利得８７は−２７．４ｄＢｍの出力電力に対応し、これは１０ビット・ディジタル値３９１で表される。粗参照表５１０は３列および７列のディジタル出力電力値だけを記憶し、４列および８列のｄＢｍ出力電力値は記憶し得ない。
【表１】
2009525007.tif 000003
【００２９】
一般に、粗参照表５１０は任意の数のＴＸ利得または出力電力値について任意の数のエントリを記憶し得る。粗参照表５１０に記憶される出力電力値は、可変利得を供給するために使用される回路の特性によって決定される。異なる回路および異なる回路設計は異なる特性を有していてもよく、結果として生ずる出力電力関数は線形かつ単調でもよく、そうでなくてもよい。ＴＸ利得および出力電力は他の形式で、かつ／または他の何らかのビット数で表されてもよい。
【００３０】
微参照表５２０は、ＤＶＧＡ１１４用の出力電力誤差対利得の関数を記憶し得る。ＤＶＧＡ１１４は、ディジタルデータ値をディジタル利得値で増倍し、ディジタル出力値をＤＡＣ１１６に供給するディジタル乗算器でよい。この場合は、ＤＶＧＡ１１４はきちんと定義された線形かつ単調関数を有している。
【００３１】
表２は微参照表５２０の設計を示している。この設計では、出力電力は０から７２の範囲の７ビット・ディジタル値によって表され、０は０ｄＢｍに対応し、１２は−１ｄＢｍに対応し、以下同様である。したがって、出力電力の１ｄＢｍの各ステップは７ビットディジタル形式の１２のＬＳＢステップに対応する。表２に記憶された各出力電力値について、その出力電力を達成するＤＶＧＡ利得は線形の形式ならびに１０ビット・ディジタル形式で表される。１０ビット・ディジタルＤＶＧＡ利得は０から１０２３の範囲にわたり、（１０ビットで表すことができない）１０２４は１．０００の最大線形利得に対応する。例えば、ディジタル出力電力値１３は−１．０８３３ｄＢｍに対応し、これはＤＶＧＡ１１４用の線形利得０．８８３または対応する１０ビット・ディジタル利得９０４で達成され得る。微参照表５２０は３列、６列、および９列のディジタル利得値のみを記憶でき、２列、５列、および８列の線形利得値は記憶し得ない。
【表２】
2009525007.tif 000004
【００３２】
一般に、微参照表５２０は任意の数の利得値について任意の数のエントリを記憶し得る。微参照表５２０の出力電力の範囲は、粗参照表５１０のいずれか２つの連続する出力電力値の最大差以上である必要がある。それによって、微利得が粗利得に起因する最悪の出力電力誤差を確実に補償することができる。利得および出力電力は他の形式で、かつ／または他の何らかのビット数で表されてもよい。
【００３３】
上記の設計では、出力電力関数は参照表に記憶される。出力電力関数は他の方法で、例えば論理および／またはその他の回路ブロックで実装されてもよい。
【００３４】
上記の設計では出力電力は、１ｄＢｍの出力電力ごとに１２のＬＳＢステップのスケールを有する１０ビット・ディジタル形式で表される。再び図４を参照すると、出力電力決定ユニット４１０は要求された出力電力をこの１０ビット・ディジタル形式で供給し得る。受信された各ＴＰＣコマンドについて、ユニット４１２は出力電力の＋１ｄＢの増加には＋１２の値を供給し、出力電力の１ｄＢの減少には−１２の値を供給し得る。加算器４１４はユニット４１２からのディジタル値をレジスタ４１６からの記憶された値に累積し、要求された出力電力を１０ビット・ディジタル形式で供給し得る。
【００３５】
図５の利得セレクタ４２０の動作を実施例によって示すことができる。この実施例では、要求された出力電力は１０ビット・ディジタル値が６２３であり、これは−８．０８３ｄＢｍに対応する。粗参照表５１０は要求された６２３の出力電力値を受信し、例えば要求された出力電力よりも大きい最も近い出力電力値を供給する。この例の場合、粗参照表５１０は、−５．７ｄＢｍに対応する１０ビットの６５２の出力電力値を有するビン１６が次に高い出力電力値であることを示すであろう。次いで粗参照表５１０は選択されたビン用に１３５のＴＸ利得値と、６５２の出力電力値とを供給する。加算器５１２は要求された６２３の出力電力値を６５２の出力電力値から減算し、出力電力誤差２９を微参照表５２０に供給する。微参照表５２０は次いで、出力電力誤差２９に対応する７７５のＤＶＧＡ利得値を供給する。
【００３６】
送信機１２０は１３５のＴＸ利得値を受信し、要求された出力電力値−８．０８３ｄＢｍよりも２．３８ｄＢｍだけ高い約−５．７ｄＢｍの出力電力を達成するはずの全利得を供給する。しかし、ＤＶＧＡ１１４は７７５のＤＶＧＡ利得値を受信し、約２．４２ｄＢだけ低いディジタルデータをスケーリングする。したがって、ＤＶＧＡ１１４はディジタルデータを（ｄＢで）ほぼ同量であるが反対方向にスケーリングすることによって送信機１２０内の出力電力誤差を補償する。その結果、要求された出力電力は、送信機１２０内の出力電力誤差があってもアンテナ１３４で達成される。
【００３７】
明解にするため、送信機の特定の設計、ＤＶＧＡ、および粗参照表および微参照表を上記に説明してきた。ＤＶＧＡは線形および単調関数を有し、非線形および非単調関数を有する送信機内の出力電力誤差を補償するために使用される。一般に、出力電力誤差を補償するためにどのようなアナログまたはディジタル回路、またはアナログおよび／またはディジタル回路のどのような組み合わせを使用してもよい。補償に使用される回路（１つまたは複数の）は線形および単調関数を有していても有していなくてもよいが、予測可能な応答を有する必要がある。
【００３８】
図６は、粗ループ６０２と微ループ６０４とを含むデュアルループ出力電力設定ユニット６００のブロック図を示している。粗ループ６０２は、粗利得／出力電力制御のために使用される回路用の出力電力関数を記憶する粗参照表６１０を含んでいる。粗出力電力関数は非線形および／または非単調であってよい。微ループ６０４は、微利得／出力電力制御用に使用される回路用の出力電力関数を記憶する微参照表６２０を含んでいる。微出力電力関数は単調であり、線形であっても線形でなくてもよい。粗ループ６０２は、要求された出力電力ｘに近い粗出力電力を選択する。微ループ６０４は、粗ループ６０２からの出力電力誤差を補償する出力電力修正を選択する。
【００３９】
粗ループ６０２の場合、加算器６１２は達成された出力電力ｚを要求された出力電力ｘから減算し、出力電力差ｄを供給する。加算器６１４は要求された出力電力ｘと出力電力差ｄとを加算し、目標の出力電力ｙを供給する。粗参照表６１０は目標の出力電力ｙを受信し、粗出力電力ｙ＋ｅを供給し、これは目標の出力電力に最も近いか、または一段階高い出力電力である参照表内の出力電力であってよい。
【００４０】
達成された出力電力ｚが要求された出力電力ｘに等しい場合は、出力電力差ｄはゼロであり、目標の出力電力をｙは要求された出力電力ｘに等しく、すなわちｚ＝ｘ、ｄ＝０、かつｙ＝ｘである。この場合は、粗参照表６１０は要求された出力電力ｘに対応する粗出力電力を供給し、出力電力誤差ｅは粗参照表６１０によって特徴付けされる回路によるものである。達成された出力電力ｚ内にいずれかの誤差がある場合は、出力電力差ｄが要求された出力電力ｘに加算され、出力電力差ｄを縮小する粗出力電力を選択するために使用される。粗ループ６０２は出力電力差ｄの修正を試みる。
【００４１】
微ループ６０４の場合、加算器６２２は要求された出力電力ｘを粗出力電力ｙ＋ｅから減算し、出力電力誤差ｅを供給する。加算器６２６は要求された出力電力ｘを達成された出力電力ｚから減算し、出力電力デルタΔを供給する。累算器６２８は出力電力デルタΔを累積し、累積された誤差ａを供給する。加算器６２４は出力電力誤差ｅと累積された誤差ａとを加算し、目標修正値ｂを供給する。微参照表６２０は目標修正値ｂを受信し、目標修正値に最も近い参照表内の出力電力でよい出力電力修正値ｃを供給する。加算器６３０は出力電力修正値ｃを粗出力電力ｙ＋ｅから減算し、達成された出力電力ｚを供給する。
【００４２】
最初は、累算器６２８の出力はゼロである。微参照表６２０は出力電力誤差ｅを受信し、対応する出力電力修正値ｃを供給する。出力電力修正値ｃが出力電力誤差ｅと等しい場合は、出力電力デルタΔはゼロであり、累算器６２８の出力はゼロに保たれる。しかし、出力電力修正値ｃが（例えば微参照表６２０内に記憶されている出力電力関数が線形ではないため）出力電力修正値ｅに等しくない場合は、出力電力デルタΔは非ゼロである。累算器６２８は出力電力デルタΔを累積し、出力電力修正値ｃが出力電力誤差ｅに等しくなるように、目標修正値ｂを累積された誤差ａで調整する。したがって微ループ６０４は参照表６１０内に記憶された粗出力電力関数からの出力電力誤差ｅを補償し、参照表６２０内に記憶された微出力電力関数の非線形性をさらに補償する。
【００４３】
図６はデュアルループ出力電力設定ユニットの特定の設計を示している。一般に、複数のループが様々な方法で実装されてもよく、さらに様々な方法で結合されてもよい。例えば、別の設計では、粗ループ６０２内の加算器６１２および６１４が取り除かれ、要求された出力電力ｘが粗参照表６１０に直接供給される。さらに別の設計では、微ループ６０４内の加算器６２４および６２６、および累算器６２８が取り除かれ、加算器６２２からの出力電力誤差ｅが微参照表６２０に直接供給される。さらに別の設計が実装されてもよい。
【００４４】
図４の利得セレクタ４２０用にユニット６００が使用されてもよい。この場合は、粗参照表６１０が粗出力電力ｙ＋ｅに対応する粗利得を供給し、微参照表６２０が出力電力修正値ｃに対応する微利得を供給する。
【００４５】
一般に、粗利得／出力電力調整は、例えば大きいダイナミックレンジを有する非線形および／または非単調送信機回路などのいずれかの適宜の回路で達成され得る。微利得／出力電力調整はさらに、例えばダイナミックレンジはより小さいが精度がより高いベースバンドおよび／またはＲＦ回路などのいずれかの適宜の回路で達成されてもよい。粗ループは高ダイナミックレンジ回路を、所望の出力電力に近くてよい出力電力に同調させる。微ループは所望の出力電力を達成するように低ダイナミックレンジ回路を同調させる。
【００４６】
本明細書に記載の技法によって、線形および／または単調ではないことがある回路を使用可能になる。それによって回路は低い電流消費、高い効率、良好なダイナミックレンジ、低コストなどについて最適化されることができる。電流消費量が低く、効率が高いとバッテリの寿命が延び、通話時間と待機時間の双方が延長され、それは無線およびモバイルの用途には望ましい。
【００４７】
図７は利得／出力電力を選択するための工程７００を示している。要求された出力電力は受信されたＴＰＣコマンドに基づいて決定される（ブロック７１２）。要求された出力電力を示す入力に基づいて第１の利得（すなわち粗利得）が決定される（ブロック７１４）。入力は、例えば表１に示されるディジタル表現など、要求された出力電力のどのような表現でもよい。第１の利得は要求された出力電力からの出力電力誤差に関連している。第２の利得（すなわち微利得）は出力電力誤差に基づいて決定され、出力電力誤差を補償するために使用される（ブロック７１６）。第１の利得は、第１の出力電力範囲をカバーする非線形関数、非単調関数、または非線形かつ非単調関数に基づいて決定され得る。第２の利得は、第１の範囲の小部分である第２の出力電力範囲をカバーする線形関数または単調関数に基づいて決定され得る。
【００４８】
ブロック７１４に関しては、出力電力対利得の第１の参照表内の出力電力が要求された出力電力に基づいて選択され得る。選択される出力電力は要求された出力電力に最も近い出力電力、またはそれよりも一段階高い出力電力であってよい。選択された出力電力に対応する利得は第１の利得として供給される。第１の利得は送信機および／またはその他の何らかの回路に印加され得る。
【００４９】
ブロック７１６に関しては、出力電力対利得の第２の参照表内の出力電力が出力電力誤差に基づいて選択され得る。選択される出力電力は出力電力誤差の最も近い出力電力であってよい。選択された出力電力の対応する利得が第２の利得として供給される。第２の利得はＤＶＧＡ、ＶＧＡ、および／または他の何らかの回路に印加され得る。
【００５０】
本明細書に記載の技法は様々な手段で実装され得る。例えば、これらの技法はハードウエア、ファームウエア、ソフトウエア、またはその組み合わせで実装され得る。ハードウエア実装の場合、利得／出力電力を選択するために使用されるユニット（例えば図１および４の出力電力コントローラ１１２、図５の利得セレクタ４２０、および図６の出力電力設定ユニット６００）が、１つまたは複数の特定用途向集積回路（ＡＳＩＣ）、ディジタル信号プロセッサ（ＤＳＰ）、ディジタル信号処理デバイス（ＤＳＰＤ）、プログラム可能論理デバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、本明細書に記載の機能を実行するように設計されたその他の電子ユニット、またはその組み合わせ内で実装され得る。
【００５１】
ファームウエアおよび／またはソフトウエア実装については、この技法は本明細書に記載の機能を実行するモジュール（例えば手順、機能など）で実装されてもよい。ファームウエアおよび／またはソフトウエアコードがメモリ（例えば図１のメモリ１５２）に記憶され、プロセッサ（例えばプロセッサ１５０）によって実行されてもよい。メモリはプロセッサ内部で実装されても、プロセッサの外部で実装されてもよい。
【００５２】
本開示の上記の説明はどの当業者も開示内容を製造または使用できるようにするために提供されている。開示内容の様々な修正は当業者には容易に明らかであり、本明細書に記載の一般原理は、本開示の趣旨または範囲から離れることなく他の変形形態にも適用し得る。したがって、本開示は本明細書に記載の実施例に限定されることを意図するものではなく、本明細書に記載の原理および新規の特徴と広い範囲で一致するものである。
【図面の簡単な説明】
【００５３】
【図１】無線デバイスのブロック図。
【図２Ａ】単調出力電力関数を示す図。
【図２Ｂ】線形かつ単調出力電力関数を示す図。
【図３Ａ】非線形かつ非単調出力電力関数を示す図。
【図３Ｂ】線形かつ単調出力電力関数を示す図。
【図４】出力電力コントローラのブロック図。
【図５】利得セレクタのブロック図。
【図６】デュアルループ出力電力設定ユニットのブロック図。
【図７】利得／出力電力を選択するための工程を示す図。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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