(57)【要約】  電界効果トランジスタ（ＦＥＴ）は、半導体領域に延在する複数のトレンチを含んでいる。各トレンチはゲート電極及びシールド電極を含み、当該ゲート電極と当該シールド電極との間に電極間誘電体が設けられ、シールド電極及びゲート電極は互いに電気的に接続される。
2009542002.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタ（ＦＥＴ）であって、
半導体領域に延在するトレンチと、
前記トレンチの下部に設けられ且つシールド誘電体により前記半導体領域から絶縁されるシールド電極と、
前記シールド電極上に設けられた電極間誘電体（ＩＥＤ）と、
前記ＩＥＤ上の前記トレンチの上部に設けられ且つゲート誘電体により前記半導体領域から絶縁されるゲート電極と、
を含み、
前記シールド電極は、前記ゲート電極に電気的に接続されることを特徴とするＦＥＴ。
【請求項２】
前記半導体領域は、
第１の導電型のドリフト領域と、
前記ドリフト領域上に延在する第２の導電型のボディ領域と、
前記トレンチに隣接する前記ボディ領域に設けられた前記第１の導電型のソース領域と、
を含んでいることを特徴とする請求項１に記載のＦＥＴ。
【請求項３】
前記ゲート電極は、前記トレンチにおいて前記半導体領域の上面より下に凹設され、前記ＦＥＴは、
前記ソース領域及び前記ボディ領域を接続する相互接続層と、
前記ゲート電極上に設けられて、前記ゲート電極及び前記相互接続層を互いから絶縁する誘電体材料と、
をさらに含むことを特徴とする請求項２に記載のＦＥＴ。
【請求項４】
前記第１の導電型の基板をさらに含み、前記ドリフト領域は前記基板上に延在し、前記トレンチは前記ボディ領域を通り前記ドリフト領域内まで延在することを特徴とする請求項２に記載のＦＥＴ。
【請求項５】
前記第１の導電型の基板をさらに含み、前記ドリフト領域は基板上に延在し、前記トレンチは前記ボディ領域及び前記ドリフト領域を通り前記基板内まで延在することを特徴とする請求項２に記載のＦＥＴ。
【請求項６】
前記トレンチが形成されるアクティブ領域と非アクティブ領域とをさらに含み、前記シールド電極及びゲート電極は、前記トレンチから外に延在し、前記非アクティブ領域に至り、前記非アクティブ領域において、前記シールド電極及びゲート電極は、ゲート相互接続層により互いに電気的に接続されることを特徴とする請求項１に記載のＦＥＴ。
【請求項７】
前記シールド電極と前記ゲート電極との間の電気的な接続は前記非アクティブ領域のゲートランナ領域に形成された所定の間隔で設けられた接触開口部を通ってなされることを特徴とする請求項６に記載のＦＥＴ。
【請求項８】
前記シールド電極は前記トレンチにおける前記ＩＥＤを通るさらなる接続部により前記ゲート電極に電気的に接続されることを特徴とする請求項６に記載のＦＥＴ。
【請求項９】
前記ゲート電極は、前記トレンチ内の前記ＩＥＤにおける少なくとも１つの開口部を通って前記シールド電極に電気的に接続されることを特徴とする請求項１に記載のＦＥＴ。
【請求項１０】
前記トレンチが形成されるアクティブ領域と、前記ＦＥＴを収容するダイの周縁に沿って延在する終端領域を有する非アクティブ領域とをさらに含み、前記シールド電極及び前記ゲート電極は前記トレンチから外に延在し、前記終端領域に至り、前記終端領域において、前記シールド電極及び前記ゲート電極はゲート相互接続層により互いに電気的に接続されることを特徴とする請求項１に記載のＦＥＴ。
【請求項１１】
前記シールド電極と前記ゲート電極との間の電気的な接続は前記終端領域における１つ以上の接触開口部を通ってなされることを特徴とする請求項１０に記載のＦＥＴ。
【請求項１２】
半導体ダイにおける電界効果トランジスタ（ＦＥＴ）であって、
アクティブセルを収容するアクティブ領域と、
アクティブセルを有していない非アクティブ領域と、
第１の導電型のドリフト領域と、
前記ドリフト領域上に設けられた第２の導電型のボディ領域と、
前記ボディ領域を通り前記ドリフト領域に延在する複数のトレンチと、
を含み、
各トレンチはシールド電極及びゲート電極を有し、前記シールド電極は前記ゲート電極の下に配置されており、
前記シールド電極及び前記ゲート電極は各トレンチから外へ延在し、前記非アクティブ領域に至り、前記非アクティブ領域において、前記シールド電極及び前記ゲート電極はゲート相互接続層により互いに電気的に接続されることを特徴とするＦＥＴ。
【請求項１３】
前記半導体領域は、
前記トレンチに隣接する前記ボディ領域に形成された前記第１の導電型のソース領域と、
前記ソース領域に隣接する前記ボディ領域に形成された第２の導電型の高濃度ボディ領域と、
を含むことを特徴とする請求項１２に記載のＦＥＴ。
【請求項１４】
前記ゲート電極は、前記トレンチにおいて前記ソース領域の上面より下に凹設され、前記ＦＥＴは、
前記ソース領域及び前記高濃度ボディ領域を接続する相互接続層と、
前記ゲート電極上に設けられて、前記ゲート電極及び前記相互接続層を互いから絶縁する誘電体材料と、
をさらに含むことを特徴とする請求項１３に記載のＦＥＴ。
【請求項１５】
前記第１の導電型の基板をさらに含み、前記ドリフト領域は前記基板上に延在し、前記トレンチは前記ボディ領域を通り前記ドリフト領域内まで延在することを特徴とする請求項１２に記載のＦＥＴ。
【請求項１６】
前記第１の導電型の基板をさらに含み、前記ドリフト領域は前記基板上に延在し、前記トレンチは前記ボディ領域及び前記ドリフト領域通り前記基板内まで延在することを特徴とする請求項１２に記載のＦＥＴ。
【請求項１７】
各トレンチにおいて前記シールド電極と前記ゲート電極との間に設けられた電極間誘電体をさらに含み、前記シールド電極は前記電極間誘電体を通るさらなる接続部により前記ゲート電極に電気的に接続されることを特徴とする請求項１２に記載のＦＥＴ。
【請求項１８】
前記非アクティブ領域は前記ダイの中間部分を経て延在するゲートランナ領域を有し、前記シールド電極及び前記ゲート電極は前記トレンチから外に延在し、前記ゲートランナ領域に延在し、前記ゲートランナ領域において、前記シールド電極及び前記ゲート電極は前記ゲート相互接続層により互いに電気的に接続されることを特徴とする請求項１２に記載のＦＥＴ。
【請求項１９】
前記非アクティブ領域は前記ダイの周縁に沿って延在する終端領域を有し、前記シールド電極及び前記ゲート電極は前記トレンチから外に延在し、前記終端領域に至り、前記終端領域において、前記シールド電極及び前記ゲート電極は前記ゲート相互接続層により互いに電気的に接続されることを特徴とする請求項１９に記載のＦＥＴ。
【請求項２０】
電界効果トランジスタ（ＦＥＴ）であって、半導体領域に延在する複数のトレンチを含み、各トレンチはゲート電極及びシールド電極を有し、前記ゲート電極と前記シールド電極との間に電極間誘電体を設けられ、前記シールド電極及び前記ゲート電極は互いに電気的に接続されることを特徴とするＦＥＴ。
【請求項２１】
電界効果トランジスタ（ＦＥＴ）を形成する方法であって、前記方法は、
半導体領域にトレンチを形成するステップと、
前記トレンチの下方側壁及び底面を覆うシールド誘電体層を形成するステップと、
前記トレンチの下部にシールド電極を形成するステップと、
上方トレンチ側壁に沿って且つ前記シールド電極上に誘電体層を形成するステップと、
前記トレンチにおいて、前記シールド電極上にゲート電極を形成するステップと、
前記ゲート電極及び前記シールド電極を接続する相互接続層を形成するステップと、
を含むことを特徴とする方法。
【請求項２２】
前記シールド電極及び前記ゲート電極は、前記シールド電極及び前記ゲート電極が前記トレンチから外に延在し、メサ領域上に延在するように形成され、前記方法は、
前記ゲート電極に複数の接触開口部を形成し、前記接触開口部により前記シールド電極の表面領域を露出させるステップをさらに含み、
前記相互接続層が前記接触開口部を充填し、前記シールド電極及び前記ゲート電極を互いに電気的に接続することを特徴とする請求項２１に記載の方法。
【請求項２３】
前記メサ領域は前記ＦＥＴを収容するダイの非アクティブ領域に位置することを特徴とする請求項２２に記載の方法。
【請求項２４】
前記誘電体層はシリコンの酸化により形成されることを特徴とする請求項２１に記載の方法。
【請求項２５】
前記半導体領域は第１の導電型のエピタキシャル層を前記第１の導電型の基板上に有し、前記方法は、
前記エピタキシャル層に第２の導電型のボディ領域を形成するステップと、
前記トレンチに隣接する前記ボディ領域に前記第１の導電型のソース領域を形成するステップと、
前記ソース領域に隣接する前記ボディ領域に前記第２の導電型の高濃度ボディ領域を形成するステップと、
をさらに含むことを特徴とする請求項２１に記載の方法。
【請求項２６】
前記ゲート電極を形成するステップの前に、前記シールド電極上に延在する前記誘電体層の所定の部分に１つ以上の開口部を形成するステップをさらに含み、前記トレンチに前記ゲート電極を形成すると、前記ゲート電極は前記１つ以上の開口部を通って前記シールド電極に電気的に接触することを特徴とする請求項２１に記載の方法。
【請求項２７】
アクティブ領域及び非アクティブ領域を有する半導体ダイに電界効果トランジスタ（ＦＥＴ）を形成する方法であって、前記方法は、
前記ダイの前記アクティブ領域に複数のトレンチを形成するステップを含み、
前記複数のトレンチは半導体領域に延在し、
前記方法はさらに、
各トレンチを充填し且つ前記ダイの前記非アクティブ領域におけるメサ領域上に延在する第１のポリシリコン層を形成するステップと、
前記第１のポリシリコン層を各トレンチ内に凹設するステップと、
を含み、
前記第１のポリシリコン層を各トレンチ内に凹設するステップにより、各トレンチの底部にシールド電極が形成され、各トレンチにおける前記シールド電極は前記メサ領域に延在する前記第１のポリシリコン層の部分により連続性を維持しており、
前記方法はさらに、
シリコンの酸化により誘電体層を形成するステップを含み、
前記誘電体層は、（ｉ）各トレンチの露出した上方側壁、（ｉｉ）各シールド電極の上方表面、及び（ｉｉｉ）前記メサ領域における前記第１のポリシリコン層の表面領域を覆い、
前記方法はさらに、
各トレンチを充填し且つ前記メサ領域における前記誘電体層上に延在する第２のポリシリコン層を形成するステップと、
前記第２のポリシリコン層を各トレンチ内に凹設し、各トレンチの上部にゲート電極を形成するステップと、
を含み、
各トレンチにおける前記ゲート電極は前記メサ領域に延在する前記第２のポリシリコン層の部分により連続性を維持しており、
前記方法はさらに、
前記メサ領域に延在する前記第２のポリシリコン層及び前記誘電体層の部分に１つ以上の接触開口部を形成し、前記接触開口部により前記第１のポリシリコン層の表面領域を露出させるステップを含み、
前記方法はさらに、
前記１つ以上の接触開口部を充填するゲート相互接続層を形成し、前記第１のポリシリコン層及び前記第２のポリシリコン層を電気的に接続するステップを含むことを特徴とする方法。
【請求項２８】
前記第１のポリシリコン層を形成するステップの前に、各トレンチの側壁及び底部を覆い且つ前記メサ領域上に延在するシールド誘電体層を形成するステップと、
前記第１のポリシリコン層を各トレンチ内に凹設するステップの後に、各トレンチにおける前記シールド誘電体層を凹設し、各トレンチの上方側壁を露出させるステップと、
をさらに含むことを特徴とする請求項２７に記載の方法。
【請求項２９】
前記半導体領域は第１の導電型のエピタキシャル層を前記第１の導電型の基板上に含み、前記方法は、
前記エピタキシャル層に第２の導電型のボディ領域を形成するステップと、
各トレンチに隣接する前記ボディ領域に前記第１の導電型のソース領域を形成するステップと、
前記ソース領域に隣接する前記ボディ領域に前記第２の導電型の高濃度ボディ領域を形成するステップと、
をさらに含むことを特徴とする請求項２７に記載の方法。
【請求項３０】
電界効果トランジスタ（ＦＥＴ）を形成する方法であって、
半導体領域に延在する複数のトレンチを形成するステップと、
各トレンチの底部にシールド電極を形成するステップと、
前記シールド電極の上の各トレンチの上部にゲート電極を形成するステップと、
前記シールド電極及び前記ゲート電極を電気的に接続するゲート相互接続層を形成するステップと、
を含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パワー電界効果トランジスタ（ＦＥＴ）に関し、特に、互いに接続されたシールド電極及びゲート電極を有するシールドゲートトレンチＦＥＴに関する。
【背景技術】
【０００２】
シールドゲートトレンチＦＥＴは、シールド電極がゲート・ドレインキャパシタンス（Ｃｇｄ）を低減し且つトランジスタのブレークダウン電圧を向上させるという従来のＦＥＴに優る利点を有する。図１は、従来のシールドゲートトレンチＭＯＳＦＥＴの簡略化された断面図である。ｎ型エピタキシャル層１０２がｎ＋基板１００上に延在している。ｎ＋ソース領域１０８及びｐ＋高濃度ボディ領域１０６が、ｐ型ボディ領域１０４に形成され、当該ｐ型ボディ領域はエピタキシャル層１０２に形成されている。トレンチ１１０は、ボディ領域１０４を通りドリフト領域まで延在する。トレンチ１１０は、ゲート電極１２２の下にシールド電極１１４を含んでいる。ゲート電極１２２はゲート誘電体１２０により隣接するシリコン領域から絶縁されており、シールド電極１１４は、ゲート誘電体１２０より厚いシールド誘電体１１２により隣接するシリコン領域から絶縁されている。
【０００３】
ゲート電極及びシールド電極は誘電体層１１６により互いから絶縁されており、当該誘電体層１１６は電極間誘電体すなわちＩＥＤと称される。ＩＥＤ層１１６は、シールド電極１１４とゲート電極１２２との間に存在するかもしれない電位差を維持するのに十分な質及び厚さでなければならない。さらに、ＩＥＤ１１６における又はシールド電極１１４とＩＥＤ層１１６との間の境界における境界トラップ電荷及び誘電体トラップ電荷は、ＩＥＤ層を形成する方法に主に関係している。
【０００４】
典型的には、ＩＥＤは様々な処理方法により形成される。しかしながら、要求される電気的特性を与えるのに十分である非常に耐久性及び信頼性がある高品質ＩＥＤを形成することは、シールドゲートトレンチＦＥＴを形成するプロセスを複雑にする。よって、オン抵抗のような電気的特性を維持するか向上させつつ、高品質ＩＥＤを不要にするシールドゲートトレンチＦＥＴの構造及び形成方法が必要とされている。
【発明の概要】
【０００５】
本発明の実施形態によれば、電界効果トランジスタは、半導体領域に延在する複数のトレンチを含んでいる。各トレンチは、ゲート電極及びシールド電極を含み、ゲート電極とシールド電極との間に電極間誘電体を設けられ、シールド電極及びゲート電極は互いに電気的に接続されている。
【０００６】
ある実施形態において、シールド電極は、各トレンチの下部にあり、シールド誘電体により半導体領域から絶縁されている。電極間誘電体が各シールド電極上に延在する。ゲート電極は、各トレンチの上部にあり、電極間誘電体上に位置し、ゲート誘電体により半導体領域から絶縁されている。
【０００７】
別の実施形態において、半導体領域は第１の導電型のドリフト領域と、ドリフト領域上に延在する第２の導電型のボディ領域と、トレンチに隣接するボディ領域に第１の導電型のソース領域とを含んでいる。
【０００８】
別の実施形態において、半導体領域は、第１の導電型の基板をさらに含み、ドリフト領域は基板上に延在し、トレンチはボディ領域を通りドリフト領域内まで延在する。
【０００９】
別の実施形態において、トレンチはボディ領域及びドリフト領域を通り基板内まで延在する。
【００１０】
別の実施形態において、電界効果トランジスタは、トレンチが形成されるアクティブ領域と非アクティブ領域とをさらに含んでいる。シールド電極及びゲート電極は、各トレンチから外へ延在し、非アクティブ領域に至り、非アクティブ領域において、シールド電極及びゲート電極はゲート相互接続層により互いに電気的に接続される。
【００１１】
別の実施形態において、シールド電極とゲート電極との間の電気的な接続は、非アクティブ領域のゲートランナ領域に形成された所定の間隔で設けられた接触開口部を通りなされる。
【００１２】
さらに別の実施形態において、シールド電極は各トレンチにおける誘電体間（inter-dielectric）層を通るさらなる接続部によりゲート電極に電気的に接続される。
【００１３】
別の実施形態において、非アクティブ領域はＦＥＴを収容するダイの周縁に沿って延在する終端領域を含み、シールド電極及びゲート電極は各トレンチから終端領域に延在し、当該終端領域において、シールド電極及びゲート電極はゲート相互接続層により互いに電気的に接続される。
【００１４】
本発明の別の実施形態によれば、電界効果トランジスタは、次のように形成される。複数のトレンチが半導体領域に延在するように形成される。シールド電極が各トレンチの底部に形成される。ゲート電極は各トレンチの上部に形成され、シールド電極上に位置する。シールド電極及びゲート電極を電気的に接続するゲート相互接続層が形成される。
【００１５】
ある実施形態において、各トレンチの下方側壁及び底面を覆うシールド誘電体層はシールド電極を形成する前に形成される。上方トレンチ側壁及びシールド電極の表面を覆う誘電体層は、ゲート電極を形成する前に形成される。
【００１６】
別の実施形態において、シールド電極及びゲート電極は、当該シールド電極及びゲート電極がトレンチから外に延在し、メサ領域上に至るように形成される。複数の接触開口部が、メサ領域上に延在するゲート電極の所定の部分に形成され、当該接触開口部によりシールド電極の表面領域が露出する。相互接続層は接触開口部を充填するように形成され、従って、シールド電極及びゲート電極を互いに電気的に接続する。
【００１７】
別の実施形態において、メサ領域はＦＥＴを収容するダイの非アクティブ領域に位置する。
【００１８】
別の実施形態において、誘電体層はシリコンの酸化によって形成される。
【００１９】
別の実施形態において、ゲート電極を形成する前に、１つ以上の開口部がシールド電極上に延在する誘電体層の所定の部分に形成され、トレンチにゲート電極を形成すると、ゲート電極は１つ以上の開口部を通りシールド電極に電気的に接触する。
【図面の簡単な説明】
【００２０】
【図１】従来のシールドゲートトレンチＭＯＳＦＥＴの断面図である。
【図２Ａ】本発明の実施形態によるシールドゲートトレンチＦＥＴを形成するステップにおける簡略化された断面図である。
【図２Ｂ】本発明の実施形態によるシールドゲートトレンチＦＥＴを形成するステップにおける簡略化された断面図である。
【図２Ｃ】本発明の実施形態によるシールドゲートトレンチＦＥＴを形成するステップにおける簡略化された断面図である。
【図２Ｄ】本発明の実施形態によるシールドゲートトレンチＦＥＴを形成するステップにおける簡略化された断面図である。
【図２Ｅ】本発明の実施形態によるシールドゲートトレンチＦＥＴを形成するステップにおける簡略化された断面図である。
【図２Ｆ】本発明の実施形態によるシールドゲートトレンチＦＥＴを形成するステップにおける簡略化された断面図である。
【図２Ｇ】本発明の実施形態によるシールドゲートトレンチＦＥＴを形成するステップにおける簡略化された断面図である。
【図２Ｈ】本発明の実施形態によるシールドゲートトレンチＦＥＴを形成するステップにおける簡略化された断面図である。
【図３】本発明の実施形態によるシールドゲートトレンチＦＥＴにおけるゲートランナの部分の等角図である。
【発明を実施するための形態】
【００２１】
図２Ａから図２Ｈは、本発明の実施形態によるシールドゲートトレンチＦＥＴを形成するプロセスの様々なステップにおける概略断面図である。図２Ａから図２Ｈにおいて、左側の断面図はアクティブ領域におけるシールドゲートトレンチＦＥＴ構造を形成するための一連のステップを示し、右側の断面図はアクティブ領域から非アクティブ領域（右から左）への移行領域の対応する図面を示している。この明細書において、「アクティブ領域」はアクティブセルを収容しているダイの領域を示し、「非アクティブ領域」はいかなるアクティブセルをも含んでいないダイの領域を示している。非アクティブ領域は、ダイの周縁に沿って延在する終端領域と、ダイの周縁又は中央に沿って延在するか、ダイの周縁及び中央に沿って延在するゲートランナとを含んでいる。
【００２２】
図２Ａにおいて、従来の技術を用いて、トレンチ２１０が半導体領域２０２に形成され、その後シールド誘電体２１２（例えば、酸化物を含む）がトレンチの側壁及び底面を覆い且つトレンチに隣接するメサ領域上に延在するように形成される。図２Ａから図２Ｈのそれぞれの右側の断面図は、左側の断面図に垂直な方向に沿って、左側の断面図におけるトレンチの中心を通っている。よって、右側の断面図は、アクティブ領域のエッジまで延在する左側の断面図のトレンチを示している。また、断面図は同一の尺度ではなく、特に、右側の断面図と左側の断面図とにおける同一の層又は領域の物理的な寸法（例えば、厚み）は同じではない。例えば、図２Ａにおいて、シールド誘電体２１２は、左側の断面図よりも右側の断面図の方が薄いように示されている。
【００２３】
図２Ａの右側の断面図に示したように、シールド誘電体２１２はトレンチ２１０の底面に沿って延在し、アクティブ領域のエッジにおいて、トレンチ２１０の上方及び外に延在し、シリコン領域２０２上に至る。ある実施形態において、半導体領域２０２は、高濃度にドープされたｎ型基板（図示せず）上に形成されたｎ型エピタキシャル層（図示せず）を含み、トレンチ２０２は、当該エピタキシャル層内まで延在する。別の実施形態では、トレンチ２０２はエピタキシャル層を通り基板内まで延在する。
【００２４】
図２Ｂにおいて、シールド電極２１４が、以下のように、トレンチ２１０の底部に沿って形成され、ダイの非アクティブ領域において電気的にアクセス可能にされる。公知の技術を用いて、導電材料（例えば、ドープされたポリシリコン又はドープされていないポリシリコンを含む）が、トレンチを充填し且つメサ領域上に延在するようにまず形成され、次に、トレンチ２１０内に所定の深さまで凹設され、シールド電極２１４を形成する。
【００２５】
導電材料を凹設する間、マスク２１１が、ダイの非アクティブ領域に延在する導電材料の所定の部分を保護するのに使用される。よって、図２Ｂにおける右側の断面図に示したように、シールド電極２１４は、ダイの非アクティブ領域におけるメサ表面上よりもトレンチ２１０の内側の方が厚い。別のマスク２１１は、アクティブ領域のエッジにおいて、シールド電極がトレンチ２１０から外に延在し、非アクティブ領域のメサ領域上に至るように設けられる。よって、トレンチ２１０の内側のシールド電極２１４は、ダイの非アクティブ領域において電気的な接続に利用できるようにされる。
【００２６】
図２Ｃにおいて、公知の方法を用いて、シールド誘電体２１２は、右側の断面図に示したように、アクティブ領域におけるトレンチの側壁に沿って且つメサ表面上から完全に除去される。よって、シールド誘電体はシールド電極２１４の上面より下に凹設される。ある実施形態において、シールド電極２１４は、上面がシールド誘電体層２１２の上面と同一面になるように凹設される。これにより、ゲート／電極間誘電体層を形成するための平坦な表面が形成される。
【００２７】
図２Ｄにおいて、上方トレンチ側壁に沿って延在するゲート誘電体層２１６は従来の技術を用いて形成される。ある実施形態において、ゲート誘電体２１６は従来のシリコンの酸化を用いて形成される。このプロセスにより、シールド電極２１４が酸化し、ゲート電極２１４上に電極間誘電体（ＩＥＤ）層が形成される。右側の断面図に示したように、誘電体層２１６はアクティブ領域及び非アクティブ領域におけるシールド電極２１４の露出した表面全体に沿って延在する。以下においてさらに説明するように、高品質ＩＥＤを形成するのに典型的に要求されるさらなる処理ステップが不要にされる。
【００２８】
図２Ｅにおいて、凹設されたゲート電極２２２は、以下のように、トレンチ２１０に形成され、非アクティブ領域において電気的にアクセス可能にされる。従来の技術を用いて、第２の導電層（例えばドープされたポリシリコンを含む）が、トレンチ２１０を充填し且つダイのアクティブ領域及び非アクティブ領域におけるメサ面上に延在するように形成される。その後、第２の導電層はトレンチ２１０内に凹設され、ゲート電極２２２を形成する。
【００２９】
第２の導電層を凹設する間、マスク２１９が、ダイの非アクティブ領域に延在する第２の導電材料の所定の部分を保護するのに使用される。よって、ゲート電極２２２は、図２Ｂにおける右側の断面図に示したように、ダイの非アクティブ領域におけるメサ面上よりもトレンチ２１０の内側の方が厚い。別のマスク２１９は、アクティブ領域のエッジにおいて、凹設されたゲート電極２２２がトレンチ２１０からから外に延在し、非アクティブ領域のメサ面上に至るように設けられる。よって、トレンチ２１０内のゲート電極２２２は、ダイの非アクティブ領域における電気的な接続のために利用可能にされる。マスク２１９は非アクティブ領域におけるシールド電極２１４の全体に延在していない。以下において説明するように、これにより、同一の接触開口部を通ってゲート電極及びシールド電極を接続することが容易になる。
【００３０】
図２Ｅにおいて、ｐ型ボディ領域２０４は、従来のボディ注入及びドライブイン技法を用いて、半導体領域２０２に形成される。その後、高濃度にドープされたｎ型ソース領域２０８が、従来のソース注入技法を用いてトレンチ２１０に隣接するボディ領域２１６に形成される。
【００３１】
図２Ｆにおいて、ＢＰＳＧ等の誘電体層２２４が、公知の技法を用いてそれまでに形成されたものの上に形成される。図２Ｇにおいて、誘電体層２２４は、パターン化され、エッチングされ、アクティブ領域にソース／ボディ接触開口部を形成し、その後誘電体を所定の形態に形成する（dielectric flow）。左側の断面図に示したように、ゲート電極２２２上に完全に延在し且つソース領域２０８上に部分的に延在する誘電体ドーム部２２５が形成される。その後、ｐ型高濃度ボディ領域２０６が従来の注入技法を用いて露出した半導体領域２０２に形成される。アクティブ領域に接触開口部を形成する同一のマスキング／エッチングプロセスが、非アクティブ領域における誘電体層２２４に接触開口部２２１を形成するのに使用され、右側の断面図に示したように、ゲート電極２２２の表面領域及び側壁並びにシールド電極２１４の表面領域を露出させる。
【００３２】
図２Ｈにおいて、相互接続層（例えば、金属を含む）がそれまで形成されたものの上に形成され、その後、パターン化されて、ソース／ボディ相互接続部２２６Ａ及びゲート相互接続部２２６Ｂを形成する。左側の断面図に示したように、ソース／ボディ相互接続部２２６Ａはソース領域２０８及び高濃度ボディ領域１０６に接触しているが、誘電体ドーム部２２４によりゲート電極２２２から絶縁されている。右側の断面図に示したように、ゲート金属２２６Ｂは接触開口部２２１を通ってシールド電極２１４及びゲート電極２２２に接触しており、よって、２つの電極を互いに短絡させている。
【００３３】
よって、シールド電極がフロート状態（すなわち電気的にバイアスされていない）であるか、ソースポテンシャル（電位）（例えば、グランドポテンシャル（接地電位））にバイアスされている従来のシールドゲートＦＥＴとは異なり、図２Ｈに示したＦＥＴの実施形態においては、シールド電極はゲート電極と同じポテンシャルに接続され、バイアスされている。シールド電極がフロート状態であるか、グランドポテンシャルに接続される従来のＦＥＴにおいて、典型的には、高品質ＩＥＤが、シールド電極とゲート電極との間の電位差を維持するのに必要とされる。しかし、シールド電極とゲート電極とを互いに電気的に接続することにより、高品質ＩＥＤの必要性が無くなる。シールド電極は、ゲートポテンシャルにバイアスされているが、同一の降伏電圧に対するオン抵抗の低減を可能にする電荷平衡構造部として機能する。よって、高品質ＩＥＤを形成することに関するプロセスステップを不要にしつつ、同一の降伏電圧に対する低いオン抵抗が得られる。理論的には、このような構造はＩＥＤをも必要としないが、当然のことながら、ＩＥＤはゲート誘電体の形成の間に形成される。よって、高性能トランジスタが簡単な製造プロセスを用いて形成される。
【００３４】
ゲート電極とシールド電極との間の電気的な接触部は、任意の非アクティブ領域に形成されてもよい。例えば、当該任意の非アクティブ領域は、ダイの終端若しくはエッジ領域、又はゲートランナが図３に示したように延在するダイの中央である。図３は本発明の実施形態によるシールドゲートトレンチＦＥＴにおけるゲートランナの一部分の等角図である。上部層（例えば、ゲート相互接続層３２６Ｂ及び誘電体層３２４）が剥がされ、下に存在する構造を露出させる。図示したように、アクティブ領域３４１において平行に延在するトレンチ３１０はゲートランナ領域３４０の両側まで延在する。
【００３５】
ゲートランナ領域３４０は線３−３に関して構造的に対称であり、各半分は図２Ｈに示したものに構造的に類似している。シールド誘電体３１２はトレンチ３１０の列から外に延在し、ゲートランナ領域３４０におけるメサ面上に至る。同様に、シールド電極３１４、電極間誘電体３１６、及びゲート電極３２２のそれぞれはトレンチ３１０の列から外に延在し、ゲートランナ領域３４０におけるメサ面上に至る。領域３１１はアクティブ領域３４１において隣接するトレンチ同士の間のメサを示している。
【００３６】
接触開口部３２１はシールド電極３１４の表面領域を露出させ、ゲート相互接続層３２６Ｂ（例えば金属を含む）が当該シールド電極３１４に電気的に接触する。さらに、ゲート相互接続層３２６Ｂは誘電体層３２４を経て露出したゲート電極３２２の表面領域３３２と電気的に接触する。トレンチの内側の各ゲート電極にバイアスを印加する際の遅れを最小にするために、ゲート抵抗を最小にすることが望ましい。同様の理由のために、トレンチの内側の各シールド電極にバイアスを印加する際の遅れを最小にすることが望ましい。よって、ゲートランナ領域３４０における接触開口部３２１の設けられる間隔及び形状は抵抗並びにゲートパッドからゲート電極及びシールド電極のそれぞれへの遅れを最小にするように最適化され得る。シールド電極及びゲート電極にバイアスを印加する際の遅れは、ゲートランナ領域と、ダイの終端又はエッジ領域とにゲート電極対シールド電極接触部を形成することによりさらに低減され得る。
【００３７】
シールド電極及びゲート電極は本発明の別の実施形態による別の手法で電気的に接続されてもよい。例えば、各トレンチにおけるＩＥＤは、ＩＥＤ上にゲート電極を形成する前に所定の場所をエッチングされてもよい。この実施形態において、図２Ｈ及び図３に示した接触開口部は必要ではなく、各トレンチにおけるゲート電極に対するゲート相互接続接触部が、ＩＥＤにおける短絡部により対応するシールド電極に繋げられる。別の実施形態によれば、ゲート及びシールド電極接触部は、ＩＥＤにおける開口部並びに終端及びゲートランナ領域のような非アクティブ領域に形成された接触開口部により形成されてもよい。高品質ＩＥＤを形成する必要性を無くすことにより、改良されたドレイン対ソースオン抵抗ＲDSonを有するシールドゲートトレンチＭＯＳＦＥＴを形成する簡略化され且つより制御自在なプロセスが得られる。
【００３８】
本発明の原理は任意のシールドゲートＦＥＴ構造に適用されてもよく、例えば、シールドゲートＦＥＴ構造は、「パワー半導体デバイス及びその製造方法（Power Semiconductor Devices and Methods of Manufacture）」と題された米国特許出願第１１／０２６，２７６号の図３Ａ、図３Ｂ、図４Ａ、図４Ｃ、図６−図８、図９Ａ−図９Ｃ、図１１、図１２、図１５、図１６、図２４、及び図２６Ａ−図２６Ｃに示されたシールドゲートＦＥＴ構造であり、当該米国特許出願第１１／０２６，２７６号の開示内容は全内容を本出願に含めるものとする。
【００３９】
上記の説明は、本発明の好適な実施形態の完全な説明を与えているが、多くの変形、変更、及び均等物が可能である。当業者は、横型デバイスを含む別の種類のスーパージャンクション構造及びより広くは別の種類のデバイスに適用され得る。例えば、本発明の実施形態はｎチャネルＭＯＳＦＥＴに関して説明されたが、本発明の原理は、様々な領域の導電型を単に反対にすることによるｐチャネルＭＯＳＦＥＴに適用されてもよい。よって、上記の説明は本発明の範囲を限定するようにとられるべきではなく、本発明の範囲は特許請求の範囲によって画定される。
【図１】
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【図２Ａ】
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【図２Ｂ】
2009542002.tif 000005
【図２Ｃ】
2009542002.tif 000006
【図２Ｄ】
2009542002.tif 000007
【図２Ｅ】
2009542002.tif 000008
【図２Ｆ】
2009542002.tif 000009
【図２Ｇ】
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【図２Ｈ】
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【図３】
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【国際調査報告】
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