(57)【要約】  セレン化錫等の金属カルコゲナイド（２０）と接触するテルル化ゲルマニウムガラス（１８）を有するカルコゲナイドガラスバックボーン材料を含む、ＰＣＲＡＭ等の、メモリデバイス（１００）、及び、そのようなメモリデバイスを形成する方法が開示される。  【選択図】図４
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【特許請求の範囲】
【請求項１】
メモリデバイスを形成する方法であって：
第１の電極及び第２の電極を提供すること；
前記第１と第２の電極間に金属カルコゲナイド層を提供すること
前記第１と第２の電極間に前記金属カルコゲナイド層に接触してテルル化ゲルマニウムガラスを提供すること
を備えるメモリデバイス形成方法。
【請求項２】
前記金属カルコゲナイド層は、前記カルコゲナイドガラス層と前記第２の電極との間にある、請求項１に記載の方法。
【請求項３】
前記金属カルコゲナイド層は、セレン化銀からなる、請求項１に記載の方法。
【請求項４】
前記金属カルコゲナイド層は、セレン化錫からなる、請求項１に記載の方法。
【請求項５】
更に、前記金属カルコゲナイド層と前記第２の電極との間に金属層を提供することを備える、請求項４に記載の方法。
【請求項６】
前記金属層は銀からなる、請求項５に記載の方法。
【請求項７】
更に、前記金属カルコゲナイド層と前記金属層との間に第１のカルコゲナイドガラス層を提供することを備える、請求項５に記載の方法。
【請求項８】
更に、前記金属層と前記第２の電極との間に第２のカルコゲナイドガラス層を提供することを備える、請求項９に記載の方法。
【請求項９】
前記テルル化ゲルマニウム層は、化学量論式ＧｅｘＴｅ１００−ｘを有し、ｘは、約４４乃至約５３である、請求項１に記載の方法。
【請求項１０】
前記テルル化ゲルマニウム層は、化学量論式ＧｅｘＴｅ１００−ｘを有し、ｘは、約４６乃至約５１である、請求項１に記載の方法。
【請求項１１】
前記テルル化ゲルマニウム層は、化学量論式ＧｅｘＴｅ１００−ｘを有し、ｘは、約４７である、請求項１に記載の方法。
【請求項１２】
メモリセルを形成する方法であって：
基板の上に第１の電極を形成すること；
前記第１の電極の上にメモリ本体を形成することであり、前記メモリ本体は、テルル化ゲルマニウムガラス層及びセレン化錫層を備え；
前記メモリ本体の上にカルコゲナイドガラス層を形成すること；
前記カルコゲナイドガラス層の上に含銀層を形成すること；
前記含銀層の上に接着層を形成すること；及び
前記接着層の上に第２の電極を形成すること
を備える、メモリセル形成方法。
【請求項１３】
前記テルル化ゲルマニウムガラス層は、化学量論式ＧｅｘＴｅ１００−ｘを有し、ｘは、約４４乃至約５３である、請求項１２に記載の方法。
【請求項１４】
前記テルル化ゲルマニウムガラス層は、化学量論式ＧｅｘＴｅ１００−ｘを有し、ｘは、約４６乃至約５１である、請求項１２に記載の方法。
【請求項１５】
前記テルル化ゲルマニウムガラス層は、化学量論式ＧｅｘＴｅ１００−ｘを有し、ｘは、約４７である、請求項１２に記載の方法。
【請求項１６】
前記テルル化ゲルマニウムガラス層は、前記第１の電極と接触している、請求項１２に記載の方法。
【請求項１７】
前記メモリセルの様々な層は、垂直に配置される、請求項１２に記載の方法。
【請求項１８】
前記カルコゲナイドガラス層は、Ｇｅ２Ｓｅ３である、請求項１２に記載の方法。
【請求項１９】
前記接着層は、Ｇｅ２Ｓｅ３である、請求項１２に記載の方法。
【請求項２０】
メモリセルを形成する方法であって：
基板を提供すること；
前記基板の上に第１のタングステン電極を形成すること；
前記第１のタングステン電極の上にテルル化ゲルマニウム層を形成することであり、前記テルル化ゲルマニウム層は、化学量論式ＧｅｘＴｅ１００−ｘを有し、ｘは、約４４と約５３との間であり；
前記テルル化ゲルマニウム層の上にセレン化錫層を形成すること；
前記セレン化錫層の上に第１のセレン化ゲルマニウム層を形成すること；
前記第１のセレン化ゲルマニウム層の上に含銀層を形成すること；
前記含銀層の上に第２のセレン化ゲルマニウム層を形成すること；
前記第２のセレン化ゲルマニウム層の上に第２のタングステン電極を形成すること；及び
前記テルル化ゲルマニウム層中に導電チャネルを形成すること
を備える、メモリセル形成方法。
【請求項２１】
メモリデバイスであって：
第１の電極；
第２の電極；及び
前記第１の電極と前記第２の電極との間のメモリ素子を備え、前記メモリ素子は、テルル化ゲルマニウム層及び前記テルル化ゲルマニウム層と前記第２の電極との間の金属カルコゲナイド層を備える、メモリデバイス。
【請求項２２】
前記テルル化ゲルマニウム層は、化学量論式ＧｅｘＴｅ１００−ｘを有し、ｘは、約４４乃至約５３である、請求項２１に記載のメモリデバイス。
【請求項２３】
前記テルル化ゲルマニウム層は、化学量論式ＧｅｘＴｅ１００−ｘを有し、ｘは、約４６乃至約５１である、請求項２１に記載のメモリデバイス。
【請求項２４】
前記テルル化ゲルマニウム層は、化学量論式ＧｅｘＴｅ１００−ｘを有し、ｘは、約４７である、請求項２１に記載のメモリデバイス。
【請求項２５】
前記テルル化ゲルマニウム層以内に導電チャネルを更に備え、前記導電チャネルは、前記金属カルコゲナイド材料からなる、請求項２１に記載のメモリデバイス。
【請求項２６】
前記導電チャネルに関連した導電性経路を更に備え、前記導電性経路は、前記メモリデバイスが、第１のメモリ状態にプログラムされる時に形成される、請求項２５に記載のメモリデバイス。
【請求項２７】
前記金属カルコゲナイド材料は、セレン化錫からなる、請求項２１に記載のメモリデバイス。
【請求項２８】
前記金属カルコゲナイド層と前記第２の電極との間に金属層を更に備える、請求項２１に記載のメモリデバイス。
【請求項２９】
前記金属カルコゲナイド層と前記金属層との間にカルコゲナイドガラス層を更に備える、請求項２８に記載のメモリデバイス。
【請求項３０】
前記金属層と前記第２の電極との間に第２のカルコゲナイドガラス層を更に備える、請求項２９に記載のメモリデバイス。
【請求項３１】
前記メモリデバイスは、プロセッサシステムの一部である、請求項２１に記載のメモリデバイス。
【請求項３２】
メモリセルであって：
基板の上の第１の電極；
前記第１の電極の上のテルル化ゲルマニウム層；
前記テルル化ゲルマニウム層の上のセレン化錫層；
前記セレン化錫層の上の第１のセレン化ゲルマニウム層；
前記第１のセレン化ゲルマニウム層の上の含銀層；
前記含銀層の上の第２のセレン化ゲルマニウム層；及び
前記第２のセレン化ゲルマニウム層の上に第２の電極
を備える、メモリセル。
【請求項３３】
前記テルル化ゲルマニウム層は、化学量論式ＧｅｘＴｅ１００−ｘを有し、ｘは、約４４乃至約５３である、請求項３２に記載のメモリセル。
【請求項３４】
前記テルル化ゲルマニウム層は、化学量論式ＧｅｘＴｅ１００−ｘを有し、ｘは、約４６乃至約５１である、請求項３２に記載のメモリセル。
【請求項３５】
前記テルル化ゲルマニウム層は、化学量論式ＧｅｘＴｅ１００−ｘを有し、ｘは、約４７である、請求項３２に記載のメモリセル。
【請求項３６】
前記テルル化ゲルマニウム層以内に導電チャネルを更に備え、前記導電チャネルは、前記金属カルコゲナイド材料からなる、請求項３２に記載のメモリセル。
【請求項３７】
前記導電チャネルに関連する導電性経路を更に備え、前記導電性経路は、前記メモリデバイスが第１のメモリ状態にプログラムされる時に形成される、請求項３６に記載のメモリセル。
【請求項３８】
前記第１及び第２のセレン化ゲルマニウム層は、Ｇｅ２Ｓｅ３からなる、請求項３２に記載のメモリセル。
【請求項３９】
前記セルを形成している前記層（複数）は、垂直にスタックされる、請求項３２に記載のメモリセル。
【請求項４０】
前記セルを形成している前記層（複数）は、互いに接触している、請求項３２に記載のメモリセル。
【請求項４１】
ＰＣＲＡＭメモリセルであって：
基板；
前記基板の上の第１のタングステン電極；
前記第１のタングステン電極の上のテルル化ゲルマニウム層であり、前記テルル化ゲルマニウム層は、化学量論式ＧｅｘＴｅ１００−ｘを有し、ｘは、約４４乃至約５３であり；
前記テルル化ゲルマニウム層の上のセレン化錫層；
前記セレン化錫層の上の第１のセレン化ゲルマニウム層；
前記第１のセレン化ゲルマニウム層の上の含銀層；
前記含銀層の上の第２のセレン化ゲルマニウム層；
前記第２のセレン化ゲルマニウム層の上の第２のタングステン電極；及び
前記テルル化ゲルマニウム層中の導電チャネル
を備える、ＰＣＲＡＭメモリセル。
【請求項４２】
プロセッサシステムであって：
プロセッサ及びメモリデバイスを備え；前記メモリデバイスは：
第１の電極；
第２の電極；
前記第１と前記第２の電極間のメモリ素子を備え、前記メモリ素子は、テルル化ゲルマニウム層、及び前記テルル化ゲルマニウム層と前記第２の電極との間の金属カルコゲナイド層を備える、プロセッサシステム。
【請求項４３】
前記テルル化ゲルマニウム層は、化学量論式ＧｅｘＴｅ１００−ｘを有し、ｘは、約４４乃至約５３である、請求項４２に記載のプロセッサシステム。
【請求項４４】
前記メモリデバイスの前記テルル化ゲルマニウム層は、化学量論式ＧｅｘＴｅ１００−ｘを有し、ｘは、約４６乃至約５１である、請求項４２に記載のプロセッサシステム。
【請求項４５】
前記メモリデバイスの前記テルル化ゲルマニウム層は、化学量論式ＧｅｘＴｅ１００−ｘを有し、ｘは、約４７である、請求項４２に記載のプロセッサシステム。
【請求項４６】
前記メモリデバイスの前記テルル化ゲルマニウム層以内に導電チャネルを更に備え、前記導電チャネルは、前記金属カルコゲナイド材料からなる、請求項４２に記載のプロセッサシステム。
【請求項４７】
前記導電チャネルに関連する導電性経路を更に備え、前記導電性経路は、前記メモリデバイスが第１のメモリ状態にプログラムされる時に形成される、請求項４２に記載のプロセッサシステム。
【請求項４８】
前記メモリデバイスの前記金属カルコゲナイド材料は、セレン化錫からなる、請求項４２に記載のプロセッサシステム。
【請求項４９】
前記メモリデバイスの前記金属カルコゲナイド層と前記第２の電極との間に金属層を更に備える、請求項４２に記載のプロセッサシステム。
【請求項５０】
前記メモリデバイスの前記金属カルコゲナイド層と前記金属層との間にカルコゲナイドガラス層を更に備える、請求項４９に記載のプロセッサシステム。
【請求項５１】
前記メモリデバイスの前記金属層と前記第２の電極の間に第２のカルコゲナイドガラス層を更に備える、請求項５０に記載のプロセッサシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗可変材料を使用して形成されたランダムアクセスメモリ（ＲＡＭ）デバイスの分野に関する。
[関連出願]
【０００２】
本出願は、スイッチングガラス層を有するＰＣＲＡＭデバイスと題された、２００４年８月１２日に出願された、米国特許出願番号第１０／９１６，４２１号の一部継続出願であり、又、抵抗可変メモリデバイス及び製造方法と題された、２００４年７月１９日に出願された、米国特許出願番号第１０／８９３，２９９号の一部継続出願でもある。各これらの出願の全体は、参照によってここに組み込まれる。
【背景技術】
【０００３】
抵抗可変メモリ素子は、プログラム可能な導電性ランダムアクセスメモリ（ＰＣＲＡＭ）エレメントを含むものだが、準揮発性及び不揮発性ランダムアクセスメモリデバイスとしての適合性を研究されている。典型的なＰＣＲＡＭデバイスでは、カルコゲナイドガラスバックボーンの抵抗は、安定したより低導電性（即ち、より高い抵抗）及びより高い導電性（即ち、より低い抵抗）状態にプログラムされることが出来る。プログラムされていないＰＣＲＡＭデバイスは、通常、より低い導電性、より高い抵抗状態にある。
【０００４】
コンディショニング動作は、ＰＣＲＡＭデバイスにおいて金属カルコゲナイドの導電チャネルを形成し、その導電チャネルは、デバイスの導電性／抵抗性状態を変更するための導電性経路を支持する。導電チャネルは、デバイスが消去された後でさえガラスバックボーンに残存する。コンディショニング動作の後、書き込み動作は、ＰＣＲＡＭデバイスをより高い導電性状態にプログラムし、その状態において、金属イオンは、導電チャネルに沿って蓄積する。ＰＣＲＡＭデバイスは、ＰＣＲＡＭデバイスをプログラムするのに必要なマグニチュードよりも小さなマグニチュードの電圧を印加することによって読み出されてもよく；メモリデバイスの電流又は抵抗は、より高い又はより低いとして感知され、論理”１”及び”０”状態を定義する。ＰＣＲＡＭは、書き込み電圧に対して逆電圧（逆バイアス）を印加することによって消去される可能性があり、それは、導電性経路を破壊するが、典型的には導電チャネルは損なわれないままである。このようにして、そのようなデバイスは、少なくとも２つの導電性状態を有する可変抵抗メモリとして機能することが出来、２つの各論理状態、即ち、少なくとも１ビットのデータを定義することが出来る。
【０００５】
一つの模範的なＰＣＲＡＭデバイスは、バックボーンとしてセレン化ゲルマニウム（即ち、ＧｅｘＳｅ１００−ｘ）カルコゲナイドガラスを使用する。セレン化ゲルマニウムガラスは、先行技術では、（光又は熱）ドーピング又は共蒸着によって銀（Ａｇ）を組み込んでいる。その他の例示的なＰＣＲＡＭデバイスは、ＰＣＲＡＭのコンディショニング中にガラスバックボーン内に導電チャネル及び導電性経路を形成する材料を提供して、カルコゲナイドガラス層に最も近接した金属層と組み合わせて、セレン化銀（例えば、Ａｇ２Ｓｅ）、硫化銀（ＡｇＳ）、又はセレン化錫（ＳｎＳｅ）の層として金属カルコゲナイド材料を組み込むことによって、そのようなドーピング又は共蒸着をなくしている。
【０００６】
ＰＣＲＡＭデバイスにおけるガラスバックボーンのための適当な材料及びその化学量論（ｓｔｏｉｃｈｉｏｍｅｔｒｙ）を決定するために、広範囲の研究が行なわれている。Ｇｅ４０Ｓｅ６０（即ち、Ｇｅ２Ｓｅ３）についての化学量論を有するセレン化ゲルマニウムは、例えば、Ｇｅ２３Ｓｅ７７又はＧｅ３０Ｓｅ７０とは反対に、このために良好に機能することが分かっている。付随の金属カルコゲナイド（例えば、典型的に、セレン化銀）層を有するＧｅ４０Ｓｅ６０のガラスバックボーンは、コンディショニング中にガラスバックボーンに導電チャネルが形成されることを可能にし、その後、これによりプログラムされて導電性経路を形成することが出来る。金属カルコゲナイドは、コンディショニングステップでカルコゲナイドガラス層に組み込まれる。具体的には、コンディショニングステップは、デバイスのメモリ素子構造に電位（約０．２０Ｖ）を印加して、金属カルコゲナイド材料がカルコゲナイドガラス層に組み込まれるようにし、それによってカルコゲナイドガラス層以内に導電チャネルを形成することからなる。Ａｇ２Ｓｅは、新しいＧｅ‐Ｓｅ結合を介してＧｅ‐Ｇｅサイトでガラスバックボーン上に組み込まれ、それによって、プログラミング中の導電チャネルへの及び導電チャネルからの銀（Ａｇ）移動を可能にする、ということが理論化される。次のプログラミング及び消去中の導電チャネルへの又は導電チャネルからの金属（例えば、典型的には銀）イオンの移動は、導電チャネルに沿って導電性経路を形成又は溶解し、それが、メモリデバイス全域に検出可能な導電性（又は抵抗）変化を引き起こす。
【０００７】
この化学量論は、硬く、且つ熱力学的に不安定なゲルマニウム‐ゲルマニウム（Ｇｅ‐Ｇｅ）結合を組み込むガラスを生み出すので、Ｇｅ４０Ｓｅ６０は、ＰＣＲＡＭデバイスにおいてガラスバックボーンとして良好に働くということが分かっている。付随の層から提供されるセレン化銀等の、別の種類の存在は、印加された電位の存在下で、Ｇｅ‐Ｇｅ結合を破壊して、あらかじめ等極結合されたＧｅと結合し、導電チャネルを形成する。これらの特徴は、導電チャネル及び導電性経路の形成に対してセレン化ゲルマニウムカルコゲナイドガラスを使用する際にこの”４０／６０”の化学量論を最適にする。
【０００８】
ゲルマニウムカルコゲナイド（例えば、Ｇｅ４０Ｓｅ６０）ガラス層は、ＰＣＲＡＭデバイスに非常に望ましいが、デバイスのスイッチング特性又は熱限界を向上するために、その他のガラスが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、その他の材料と共に、ＰＣＲＡＭ等の抵抗可変メモリデバイスにおけるＧｅ４０Ｓｅ６０ガラスの代わりに使用されてもよい適切なガラスバックボーン材料を決定する方法、そのような材料を有するメモリデバイスを形成する方法、及びそれらの方法に従って構成されるデバイスの実施形態を提供する。
【課題を解決するための手段】
【００１０】
カルコゲナイドガラス材料は、ＡｘＢ１００−ｘによって表され、Ａは、周期表の３乃至１５群から選択される非カルコゲナイド材料であり、Ｂは、１６群からのカルコゲナイド材料である。ガラス材料を選択する方法は：（１）等極結合を示す３乃至１５群からの非カルコゲナイド成分Ａの選択；（２）Ａ‐Ａ等極結合に関して、成分Ａが結合親和性を有する１６群からのカルコゲナイド成分Ｂの選択；（３）等極Ａ‐Ａ結合が生じることを可能にする化学量論（即ち、ＡｘＢ１００−ｘのｘ）の選択；及び、（４）コンディショニング電圧が印加されるとき（金属カルコゲナイド層及び金属イオンがガラスに最も近接する時）、ガラスＡｘＢ１００−ｘが、選択された化学量論（即ち、ｘ）で、その中に導電チャネル及び導電性経路が生じることを可能にするということの確認、を含む。
【００１１】
本発明の実施形態に従って構成される模範的なメモリデバイスは、メモリセルに、ＧｅｘＴｅ１００−ｘ化学量論性を有するテルル化ゲルマニウムガラスバックボーン、及びそのガラスバックボーンに最も近接する金属カルコゲナイド層を使用する。具体的模範的実施形態では、ｘは、約４４と約５３との間である。また、金属カルコゲナイド層は、約ＳｎＳｅの化学量論を有するセレン化錫であることが出来る。その他の層も、このガラスバックボーン及び金属カルコゲナイド層に使用されてもよい。
【００１２】
本発明の上記及びその他の特徴及び効果は、添付の図面に関連して提供される、以下の詳細な説明からより良く理解されるだろう。
【発明を実施するための最良の形態】
【００１３】
以下の詳細な説明において、本発明の様々な具体的実施形態に言及する。これらの実施形態は、十分な詳細と共に記述され、当業者が本発明を実行できるようにする。その他の実施形態が採用されてもよいこと、及び、様々な構造的、論理的及び電気的変更は、本発明の精神及び範囲から逸脱することなく行われてもよいことは、理解されるべきである。
【００１４】
以下の説明において使用される”基板”という用語は、露出した基板表面を有する半導体基板を、それに限定するわけではないが、含む、どんな支持構造を含んでもよい。半導体基板は、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン・オン・サファイア（ＳＯＳ）、ドープ及び非ドープ半導体、ベース半導体基盤によって支持されるシリコンのエピタキシャル層、及びその他の半導体構造を含むものと理解されるべきである。以下の説明において半導体基板又はウエハに言及する時、前のプロセスのステップを利用してベース半導体又は基盤の内又はその上に領域又は接合部を形成してもよい。基板は、半導体ベースである必要はなく、金属、合金、ガラス、ポリマー、セラミック、及び当技術分野で知られているようなその他の支持材料を、それに限定するわけではないが、含む、集積回路を支持するのに適したどんな支持構造でもよい。
【００１５】
”カルコゲナイド”という用語は、カルコゲン（周期表の１６群からの元素、例えば、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）、ポロニウム（Ｐｏ）、及び酸素（Ｏ））の様々な合金、化合物、及び混合物を含むことが意図されている。
【００１６】
本発明の実施形態は、ＰＣＲＡＭ等の、抵抗可変メモリデバイスにおいて使用するためのガラスバックボーン材料を選択する方法を提供する。バックボーン材料（即ち、図４及び図５のバックボーンガラス層１８）は、化学式ＡｘＢ１００−ｘによって表されてもよく、Ａは、周期表の３乃至１５群、好適には１３、１４、及び１５群から選択される非カルコゲナイド材料であり、Ｂは、カルコゲナイド材料である。ガラスバックボーンは、化学式（ＡｘＢ１００−ｘ）Ｃｙによって表されてもよく、Ｃは、いくつかのガラス形成において存在するかもしれない１個若しくはそれより多くの追加的任意的成分を表すが、省略されてもよく；従って、これから先、説明は、便宜上２個の成分（Ａ及びＢ）に集中する。材料ＡｘＢ１００−ｘの最終的な選択は、ある程度、それが動作上関与する、隣接する金属カルコゲナイド層（例えば、図４及び図５の層２０）の構成によって決まる。成分Ａは、カルコゲナイド成分Ｂに対する、好ましくは金属カルコゲナイド層の（好適には成分Ｂでもある）カルコゲナイド材料に対する親和性を有するべきである。Ｇｅ４０Ｓｅ６０ガラスは、ＰＣＲＡＭデバイスにおいて良好なガラスバックボーン性質を有することが実験で確認されているので、化学式ＡｘＢ１００−ｘによって表されるバックボーン材料は、金属カルコゲナイド層におけるカルコゲナイド成分に対して、非カルコゲナイド成分、例えば、Ｇｅ、の等極結合性質及び親和性等の、Ｇｅ４０Ｓｅ６０ガラスと同様の性質を有するべきである。
【００１７】
これらの特徴を考慮すると、成分Ａ及びＢ及びガラスバックボーン材料の化学量論を選択することにおいて主として考慮されることは、結果として生じる材料が、成分Ａの熱力学的に不安定な等極結合を含むことであり、形成等極Ａ‐Ａ結合を可能にする成分Ａの配位数要求を満足するのには不十分な量の成分Ｂしかない場合に限り、非カルコゲナイド成分Ａは、初めに形成されるように、ガラスにおいて別の成分Ａとの結合を形成することを意味する。そのようなガラス材料においてＡ‐Ａ等極結合は、熱力学的に不安定であり、デバイスがプログラムされる時に、Ａ‐Ａ等極結合自身が壊れ、金属カルコゲナイド層のカルコゲナイド成分が、等極結合を形成する成分Ａに結合する時、導電チャネルが金属カルコゲナイド層によってガラスバックボーンに形成される。この性質は、過度のカルコゲナイド成分Ｂが、等極Ａ‐Ａ結合の形成を抑制する点で、材料ＡｘＢ１００−ｘの化学量論に依存する。
【００１８】
材料ＡｘＢ１００−ｘ及びその化学量論に関して”過度の”カルコゲナイド成分Ｂが意味することは、材料が等極結合を示すかどうかによって決定されてもよい。ラマン（Ｒａｍａｎ）分光法は、ＰＣＲＡＭデバイスにおけるガラスバックボーンの材料ＡｘＢ１００−ｘを選択する時に、等極結合の存在を決定するための有用な分析ツールであることが出来る。ラマン分光法は、分子による光子の非弾性散乱である、ラマン効果に基づく。ラマン強度（計数）とラマンシフト（ｃｍ−１）の関係を示す図表は、ラマンスペクトルであり、図１乃至図３の基礎である。
【００１９】
さて、バルクＧｅ２３Ｓｅ７７ガラスのラマンスペクトルである図１を参照すると、約２００ｃｍ−１及び約２６０ｃｍ−１でのラマンシフトピークによって、ガラスは、Ｇｅ‐Ｓｅ結合及びＳｅ‐Ｓｅ（即ち、カルコゲナイド）結合を組み込むことが観察できる。これは、セレン化ゲルマニウムガラスを備えるデバイスにおけるスイッチングに望ましい等極Ｇｅ‐Ｇｅ（即ち、非カルコゲナイド）結合を欠くので、ガラスバックボーンに対して望ましくない化学量論である。図１を図２と比較すると、その後者は、バルクＧｅ４０Ｓｅ６０ガラスのラマンスペクトルであり、Ｇｅ‐Ｇｅ等極結合に対応する約１７５ｃｍ−１でのラマンシフトピーク及びＧｅ‐Ｓｅ結合に対応する約２００ｃｍ‐１でのピークを示す。Ｇｅ４０Ｓｅ６０において見つけられた非カルコゲナイド（即ち、Ｇｅ‐Ｇｅ）等極結合の多さは、ＰＣＲＡＭにおけるガラスバックボーンの材料において求められる特性である。この特徴は、図３に示されるように、ラマンスペクトルを使用するＧｅ４０Ｓｅ６０の薄膜においても見られる。ラマンスペクトルの同様の比較を、様々な化学量論のその他の材料ＡｘＢ１００−ｘのために行い、当該材料がガラスバックボーンの適した性質を有することを示す、当該材料における非カルコゲナイド成分（即ち、Ａ‐Ａ）の等極結合を明示するピークを示すスペクトルを見つけてもよい。
【００２０】
上述の望ましい特性を考慮すると、適したガラスバックボーンを検出する方法は、以下のステップ：（１）等極結合を示す３乃至１５群からの非カルコゲナイド成分Ａの選択；（２）Ａ‐Ａ等極結合に関して、成分Ａが結合親和性を有する１６群からのカルコゲナイド成分Ｂの選択；（３）熱力学的に不安定なガラスに提供され、且つ等極Ａ‐Ａ結合が生じることを可能にする化学量論（即ち、ＡｘＢ１００−ｘのｘ）の選択；及び、（４）コンディショニング電圧が印加され次第（金属カルコゲナイド、例えば、ＭｙＢ１００−ｙ、及び金属イオンがガラスに最も近接する時）、ガラスＡｘＢ１００−ｘが、選択された化学量論（即ち、ｘ）で、その中に導電チャネル及び導電性経路が生じることを可能にするということの確認、によって実行されてもよい。
【００２１】
ガラスバックボーン材料ＡｘＢ１００−ｘを選択する上記の方法論を使用すると、少なくとも４つが、ＰＣＲＡＭデバイスにおける使用に好適であることが分かっている。これらの材料は、化学式Ａｓ５０Ｓｅ５０によって表されるセレン化ヒ素、化学式Ｓｎ５０Ｓｅ５０によって表されるセレン化錫、化学式ＳｂｘＳｅ１００−ｘによって表されるセレン化アンチモン、及び化学式ＧｅｘＴｅ１００−ｘによって表されるテルル化ゲルマニウムを含む。図１５によって示されるように、テルル化ゲルマニウムガラスのラマンシフトピークは、（Ｇｅ‐Ｇｅ結合に対して）約１４０計数／ｃｍ−１であり、（Ｔｅ‐Ｔｅ結合に対して）約１８０計数／ｃｍ−１であり、ＰＣＲＡＭのガラスの少なくとも一つの好ましい特性を明示している。各それらの模範的材料は、成分Ｂに関してセレン又はテルルを含むが、その他のカルコゲナイドが同様に使用されてもよい。
【００２２】
本発明を、これから、残りの図面を参照して説明し、それらの図面は、模範的実施形態を例示し、それらの図面を通して、同様な参照番号は同様な特徴を示す。図４は、本発明に従って構成されるメモリデバイス１００の模範的実施形態を示す。図４に示されるデバイス１００は、基板１０によって支持される。基板１０の上には、必ずしも直接的にそうではないが、導電性アドレス線１２があり、導電性アドレス線１２は、図示されたデバイス１００のための、及び、図示されたデバイス１００がその一部であるメモリアレイの一部の複数の他の同様なデバイスのための、相互接続部として働く。基板１０とアドレス線１２との間に光学的絶縁層（図示せず）を組み込むことは可能であり、これは、もし基板１０が半導体ベースならば、好ましい。導電性アドレス線１２は、ドープポリシリコン、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、チタン（Ｔｉ）、及びその他の材料等の、相互接続線を提供するのに有用であるとして当技術分野で知られているどんな材料でも可能である。
【００２３】
アドレス線１２の上には、第１の電極１６があり、第１の電極１６は、絶縁層１４以内に画定されることが出来（又は、共通のブランケット電極層でもよいが；図示せず）、その絶縁層１４もアドレス線１２の上にある。この電極１６は、カルコゲナイドガラス中に移動しないあらゆる導電性材料も可能であるが、好ましくはタングステン（Ｗ）である。絶縁層１４は、金属イオンの移動を可能にするべきではなく、シリコン窒化物（Ｓｉ３Ｎ４）、低誘電率材料、絶縁ガラス、又は、絶縁ポリマー等の、絶縁窒化物が可能であるが、そのような材料に限定されない。
【００２４】
メモリ素子、即ち、情報を記憶するメモリデバイス１００の部分は、第１の電極１６の上に形成される。図４に示される実施形態では、カルコゲナイドガラス層１８は、第１の電極１６の上に設けられる。カルコゲナイドガラス層１８は、化学量論式ＡｘＢ１００−ｘを有し、上述したように、Ａは非カルコゲナイド成分であり、Ｂはカルコゲナイド成分である。材料ＡｘＢ１００−ｘは、上述したように、適切な特性（例えば、等極結合、等極結合強度、熱力学的不安定性、等）及び適切な化学量論を有する多くの材料でもよいが、好ましくは、上述された方法論に従うことによって適していることが分かっている、Ｓｎ５０Ｓｅ５０、ＳｂｘＳｅ１００−ｘ、Ａｓ５０Ｓｅ５０、及びＧｅｘＴｅ１００−ｘから選択される。ｘが約４４と５３との間である、化学式ＧｅｘＴｅ１００−ｘを有するテルル化ゲルマニウムは、層１８に好ましい材料である。より好ましくは、ｘは、４６と５１の間であり、最も好ましくは、ｘは約４７である。これは、Ｇｅ４６Ｔｅ５４乃至Ｇｅ５１Ｔｅ４９として書かれてもよい。テルル化ゲルマニウムは、カルコゲナイドガラス層１８に対して特に良好な選択である、なぜなら、図１５のラマンデータによって示されるように、テルル化ゲルマニウムは、そのようなガラスに対して望ましいＧｅ‐Ｇｅ等極結合を示すからである。また、セレン化錫（ＳｎＳｅ）の金属カルコゲナイド層２０と共に使用される場合、セレン化錫は、メモリデバイスの作動中にＧｅ‐Ｓｅ結合の形成及び金属（例えば、Ａｇ）イオン移動のチャネルの発達を可能にする。
【００２５】
カルコゲナイドガラス層１８は、好ましくは、約１００Åと約１０００Åとの間の厚み、最も好ましくは、約３００Åの厚みである。層１８は、ガラスの単層である必要はないが、同一又は異なる化学量論を有するカルコゲナイドガラスの多数の副層から成ってもよい。このカルコゲナイドガラス層１８は、下にある電極１６と電気的に接触している。
【００２６】
カルコゲナイドガラス層１８の上には、金属カルコゲナイド層２０があり、金属カルコゲナイド層２０は、どの金属から選ばれてもよい金属成分Ｍと、好ましくはガラスバックボーン層１８におけるものと同一のカルコゲナイドであるカルコゲナイド成分Ｂとのどの組合せでもよく、化学式ＭｙＢ１００−ｙによって表されてもよい。ガラスバックボーン層１８材料と同様に、その他の成分を加えてもよいが、金属カルコゲナイドは、便宜上、たった２つの成分Ｍ及びＢとして論じる。金属カルコゲナイドは、例えば、セレン化銀（ＡｇｙＳｅ、ｙは約２０である）又は、好ましくは、セレン化錫（Ｓｎ１０＋／−ｙＳｅ、ｙは約１０と０との間である）でもよい。金属カルコゲナイド層２０は、好ましくは約５００Åの厚みであるが；その厚みは、ある程度、下にあるカルコゲナイドガラス層１８の厚みによって決まる。下にあるカルコゲナイドガラス層１８の厚みに対する金属カルコゲナイド層２０の厚みの比率は、約５：１と約１：１との間、より好ましくは、約２．５：１であるべきである。
【００２７】
更に図４を参照すると、金属層２２が、金属カルコゲナイド層２０の上に設けられ、層２２の金属は、好ましくは、銀だけではないにしても、いくらかの銀を含んでいる。金属層２２は、約５００Åの厚みであるべきである。金属層２２は、メモリデバイス１００のスイッチング動作を支援する。金属層２２の上は、第２の電極２４である。第２の電極２４は、第１の電極１６と同一の材料からなることが出来るが、そうである必要はない。図４に示される模範的実施形態では、第２の電極２４は、好ましくは、タングステン（Ｗ）である。デバイス１００は、絶縁層２６によって分離されてもよい。
【００２８】
図５は、本発明に従って構成されたメモリデバイス１０１の別の模範的実施形態を示す。メモリデバイス１０１は、図４のメモリデバイス１００との多くの類似点を有し、同様の参照番号によって指定された層は、好ましくは同一の材料であり、図４において示される実施形態に関して記述されたものと同一の厚みを有する。例えば、第１の電極１６は、好ましくはタングステンである。カルコゲナイドガラス層１８材料ＡｘＢ１００−ｘは、上記に詳述された方法論に従って選択され、テルル化ゲルマニウムであることが出来；好ましくは約１５０Åの厚みである。図４のデバイス１００と同様に、金属カルコゲナイド層２０は、どんな組合せのＭｙＢ１００−ｙでもよいが、セレン化錫であることが出来；好ましくは、約４７０Åの厚みである。金属層２２は、好ましくはいくらかの銀を含有するが、大部分又は完全に銀であることが出来；金属層２２は、好ましくは約２００Åの厚みである。デバイス１００とデバイス１０１の主な違いは、追加的な第２及び第３のカルコゲナイド層１８ａ及び１８ｂの、デバイス１０１に対する追加である。
【００２９】
第２のカルコゲナイドガラス層１８ａは、金属カルコゲナイド層２０の上に形成され、好ましくは約１５０Åの厚みである。この第２のカルコゲナイドガラス層１８ａの上は、金属層２２である。金属層２２の上は、第３のカルコゲナイドガラス層１８ｂであり、好ましくは約１００Åの厚みである。第３のカルコゲナイドガラス層１８ｂは、次の電極形成のための接着層を提供する。図４の層１８と同様に、層１８ａ及び１８ｂは、必ずしも単層ではないが、多数の副層から成ってもよい。加えて、第２及び第３のカルコゲナイド層１８ａ及び１８ｂは、第１のカルコゲナイドガラス層１８とは異なる、又はお互いに異なるガラス材料でもよい。層１８ａ及び１８ｂに好ましいガラス材料は、セレン化ゲルマニウム（ＧｅｘＳｅ１００−ｘ）、より好ましくはＧｅ２Ｓｅ３であるが、その他の材料は同様に有用であり、テルル化ゲルマニウム（ＧｅｘＴｅ１００−ｘ）、セレン化ヒ素（ＡｓｘＳｅ１００−ｘ）、セレン化錫（ＳｎｘＳｅ１００−ｘ）、セレン化アンチモン（ＳｂｘＳｅ１００−ｘ）、硫化ゲルマニウム（ＧｅｘＳ１００−ｘ）、及び、ゲルマニウム（Ｇｅ）、銀（Ａｇ）、及びセレン（Ｓｅ）の組合せを含む。第２の電極２４は、好ましくはタングステン（Ｗ）であるが、その他の金属でもよい。
【００３０】
図１４ａ乃至図１４ｈによって示されるように、上述の実施形態（図５）に従うＰＣＲＡＭデバイスは、様々な熱的条件の下でメモリ動作について実験的に試験された。各チャート（図１４ａ乃至図１４ｈ）は、各ＰＣＲＡＭデバイスに対しての一連の熱試験を表す。図５に示されるデバイスと同様に、各試験されたデバイスは、タングステン（Ｗ）の第１の電極（例えば、層１６）、その上に３００Åのテルル化ゲルマニウム（ＧｅｘＴｅ１００−ｘ、ｘはほぼ４４乃至５３）層（例えば、層１８）、その上に９００Åのセレン化錫（ＳｎＳｅ）層（例えば、層２０）、その上に１５０Åのセレン化ゲルマニウム（Ｇｅ２Ｓｅ３）層（例えば、層１８ａ）、その上に５００Åの銀（Ａｇ）層（例えば、層２２）、その上に１００Åのセレン化ゲルマニウム（Ｇｅ２Ｓｅ３）層（例えば、層１８ｂ）、及びタングステン（Ｗ）の第２の電極（例えば、層２４）を有した。
【００３１】
当該試験は、ＰＣＲＡＭデバイスを支持したウエハを、図１４ａ乃至図１４ｈにおけるチャート上に示される温度で、温度制御可能なチャック及びＤＣプログラミング１０デバイス上に位置決めすることによって行われた。ＤＣプロービング手順は、以下の通りに各デバイスにおいて行われた：（１）０から８００ｍＶまで電位を掃引して１０ｍＶでのセルの抵抗を読み出し、初期抵抗（Ｒｉ）を決定し；（２）０から１０ｍＶまでの電位を掃引して１０ｍＶで抵抗を記録し、書き込み抵抗（Ｒｗ１）を得；（３）デバイス０から−１Ｖまでを掃引してデバイスが消去した電位及びその消去電位での電流を記録して、消去電圧及び消去電流を決定し；（４）デバイス０から８００ｍＶまでを掃引し、１０ｍＶでの抵抗（これはＲｅｒａｓｅである）を読み出し、デバイスが切り替わった（即ち、書かれた；Ｖｗ２）電位を記録し；（５）０から１０ｍＶまでの電位を読み出し、１０ｍＶでの抵抗（これはＲｗ２である）を記録する。図１４ａ乃至図１４ｈのチャートは、チャートのｘ軸に沿って示される温度での、本発明に従って構成された１０個の実験的デバイスに関するこれらの計測されたパラメータ（即ち、Ｖｗ１、Ｖｗ２、Ｒｉ、消去電流、消去電圧、Ｒｗ１、Ｒｗ２、Ｒｅｒａｓｅ）を示す。結果は、テルル化ゲルマニウムベースのＰＣＲＡＭセルは、メモリデバイスにおける使用に適した熱耐性を有することを示す。
【００３２】
上述された実施形態は、本発明の模範的実施形態であるが；第１の電極層１６とアドレス線層１２を組み合わせるその他の模範的な実施形態を使用してもよい。他の模範的実施形態では、メモリセル本体のブランケット層（例えば、図４の層１６、１８、２０、及び２２）を使用してもよく、そこでは、メモリセルは、基板１０の上に第２の電極２４の位置によって局所的に画定される。他の模範的実施形態は、ビア内にメモリデバイスを形成してもよい。バリア層又は合金制御層等の追加的な層は、上記に示されて論じられた実施形態において具体的には開示されていないが、本発明の範囲から逸脱することなく本発明に従うデバイスに追加されてもよい。
【００３３】
図６乃至図１１は、図１によって示されるようなメモリデバイス１００の製造中におけるウエハの断面図を例示する。図６乃至図１１に示される処理ステップは、図１のメモリデバイス１００に最も具体的に言及するが、論じられた方法及び技術を使用して、当業者によって理解されるようなその他の実施形態（例えば、図５のデバイス１０１）のメモリデバイスを製造してもよい。
【００３４】
図６によって示されるように、基板１０が提供される。上記に指示されたように、基板１０は、半導体ベース、又は当技術分野において知られているような支持構造体として有用な他の材料であることが出来る。必要に応じて、任意の絶縁層（図示せず）が、基板１０の上に形成されてもよく；任意の絶縁層は、窒化シリコン又は当技術分野において使用されるその他の絶縁材料でもよい。基板１０（又は、必要に応じて、任意の絶縁層）の上には、ドープトポリシリコン、アルミニウム、白金、銀、金、ニッケル等の導電性材料を、しかし好ましくはタングステンを、蒸着し、例えばフォトリソグラフィー技術によって、１個以上の導電線をパターニングし、エッチングしてアドレス線１２を画定することによって、導電性アドレス線１２が形成される。導電性材料は、スパッタリング、化学気相蒸着（または成長）法、プラズマ化学気相成長法、蒸発、又はめっき等の、当技術分野で知られているどのような技術によって蒸着されてもよい。
【００３５】
更に図６を参照すると、アドレス線１２の上には、絶縁層１４が形成される。この層１４は、窒化シリコン、低誘電率材料、又は、金属（例えば、銀、銅、又はその他の金属）イオン移動をさせない当技術分野で知られている多くのその他の絶縁体であることが出来、当技術分野で知られているどのような方法によって蒸着されてもよい。絶縁層における開口１４ａは、例えば、フォトリソグラフィー及びエッチング技術によって形成され、それによって、下にあるアドレス線１２の一部を露出する。開口１４ａを有する絶縁層１４の上、及びアドレス線１２の上には、導電性材料、好ましくはタングステン（Ｗ）が形成される。次に、化学的機械的研磨ステップを利用して、導電性材料を絶縁層１４の上から除去し、アドレス線１２の上の第１の電極１６として導電性材料を残し、ウエハを平坦化してもよい。
【００３６】
図７は、次の処理段階での図６のウエハの断面を示す。メモリデバイス１００（図４）を構成する一連の層を、ウエハの上にブランケット蒸着する。カルコゲナイドガラス層１８を、第１の電極１６及び絶縁層１４の上に、約３００Åの好ましい厚みに形成する。カルコゲナイドガラス層１８は、ＧｅｘＴｅ１００−ｘであり、ｘは、約４４から５３との間であるが、Ａｓ５０Ｓｅ５０、Ｓｎ５０Ｓｅ５０、及びＳｂｘＳｅ１００−ｘ等のその他の材料から選択されてもよく、また、上述されたように、適切な特性を有し、且つメモリ機能の適切な化学量論である多くの材料ＡｘＢ１００−ｘから選択されてもよい。
【００３７】
カルコゲナイドガラス層１８材料を選択する際のステップは：（１）等極結合を示す３乃至１５群からの非カルコゲナイド成分Ａの選択；（２）Ａ‐Ａ等極結合に関して、成分Ａが結合親和性を有する１６群からのカルコゲナイド成分Ｂの選択；（３）熱力学的に不安的な等極Ａ‐Ａ結合を提供する化学量論（即ち、ＡｘＢ１００−ｘのｘ）の選択；及び、（４）金属カルコゲナイド層２０がガラス層１８に最も近接する時、コンディショニング電圧が印加され次第、ガラスＡｘＢ１００−ｘが、選択された化学量論（即ち、ｘ）で、その中に導電チャネル及び導電性経路が生じることを可能にするということの確認、である。材料が選択された時点で、カルコゲナイドガラス層１８の蒸着が、蒸発技術又は化学気相堆積法等の、どの適切な方法で達成されてもよいが；好適な技術は、スパッタリング又は同時スパッタリングを利用する。
【００３８】
更に図７を参照すると、金属カルコゲナイド層２０、例えば、ＭｙＢ１００−ｙが、カルコゲナイドガラス層１８の上に形成される。特にテルル化ゲルマニウムがカルコゲナイドガラス層１８として使用される時、金属カルコゲナイド層２０は、好ましくはセレン化錫（ＳｎＳｅ）である。物理的気相成長法、化学気相堆積法、同時蒸着、スパッタリング、又は当技術分野において知られているその他の技術を使用して、約５００Åの好適な厚みに層２０を蒸着する。この場合もやはり、層２０の厚みは、ある程度、層１８の厚みに基づいて選択され、下にあるカルコゲナイドガラス層１８の厚みに対する金属カルコゲナイド層２０の厚みの比は、好ましくは約５：１から約１：１まで、より好ましくは約２．５：１である。図６乃至図１１に関連して概説された処理ステップが、本発明に従うその他のデバイスの形成に適応されてもよい、例えば、層はブランケット蒸着形のままでもよいので、バリア又は合金制御層を、金属カルコゲナイド層２０に隣接して、その両側に形成してもよく、又は、層はビア内に形成されてもよいことは、注意すべきである。
【００３９】
更に図７を参照すると、金属層２２が、金属カルコゲナイド層２０の上に形成される。金属層２２は、好ましくは、銀だけではないにしても、少なくともいくらかの銀（Ａｇ）を含むが、銅（Ｃｕ）や遷移金属等、同様にその他の金属でもよく、約３００Åの好適な厚みに形成される。金属層２２は、当技術分野において知られているどんな技術によって蒸着されてもよい。
【００４０】
更に図７を参照すると、金属層２２の上に、導電性材料が、第２の電極２４として蒸着される。この場合もやはり、この導電性材料は、導電性電極に適したどんな材料でもよいが、好ましくはタングステンであり；しかしながら、例えば、窒化チタン又はタンタル等、その他の材料を使用してもよい。
【００４１】
さて、図８を参照すると、フォトレジスト２８の層を、一番上の電極２４層の上に蒸着し、マスキングしてパターニングし、メモリデバイス１００のためのスタックを画定するが、それは、メモリアレイの複数の類似のメモリデバイスの内の一つに過ぎない。エッチングステップを使用して、図９において示されるようにスタックを残しながら、絶縁層１４をエッチストップとして使用して、層１８、２０、２２、及び２４の部分を除去する。フォトレジスト３０は、図９に示されるように、実質的に完成したメモリデバイス１００を残しながら、除去される。絶縁層２６は、デバイス１００の上に形成されて、図４、図１０、及び図１１によって示されるような構造を達成する。この分離ステップの後には、当技術分野において知られているように、メモリデバイス１００がその一部である、集積回路のその他の回路網（例えば、論理回路、センスアンプ、等）への接続の形成が続くことが出来る。
【００４２】
図１０に示されるように、コンディショニングステップを、約０．２０Ｖの電圧パルスを印加することによって実行し、金属カルコゲナイド層２０からカルコゲナイドガラス層１８へ材料を組み込み、カルコゲナイドガラス層１８に導電チャネル３０を形成する。導電チャネル３０は、メモリデバイス１００の動作中に、約０．１７Ｖのプログラミングパルスの印加を受けて、図１１に示すように、導電性経路３２を支持する。
【００４３】
上述された実施形態は、メモリアレイの一部でもよい、本発明に従う２、３個の考え得る抵抗可変メモリデバイス構造体（例えば、ＰＣＲＡＭ）の形成に言及している。しかしながら、本発明は、本発明の精神内のその他のメモリ構造体の形成を検討し、それはメモリアレイとして製造され、且つメモリ素子アクセス回路と共に作動されることが出来る、ということは理解されねばならない。
【００４４】
図１２は、夫々図４及び図５において示されるデバイス１００又は１０１等の０．１３μｍのデバイスに対する、コンディショニング電圧に対応する第１の書き込み及びプログラミング電圧に対応する第２の書き込みの抵抗電圧曲線を示す。図１２の曲線によって表されるデバイスは、Ａｓ５０Ｓｅ５０カルコゲナイドガラス層１８（図４及び図５を参照）を有する。図１２は、第１の書き込みが、第２の書き込みよりも僅かに高い電位にある（即ち、夫々約０．１７Ｖに比べて約０．２Ｖ）ことを示す。これは、第１の書き込みが、第１の書き込みの後にそのまま残る導電チャネル３０を形成することによって、図１０に示される処理に従ってデバイスをコンディショニングするからである。第２の書き込みは、あまり電圧を必要とせず、それは、安定した導電チャネル３０が前記コンディショニング書き込みによって既に形成され、導電性経路３２がより容易に形成されるからである。それらの書き込み電圧の印加は、デバイスを、不揮発性のより高い導電性すなわちより低い抵抗性のメモリ状態にプログラムする。本発明に従って選択されたカルコゲナイドガラス層１８を利用するこれらの観察されたプログラミングパラメータは、試験されたデバイスが、Ｇｅ４０Ｓｅ６０がガラスバックボーンとして使用される時と同様に働くことを示す。
【００４５】
Ａｓ５０Ｓｅ５０カルコゲナイドガラス層（例えば、層１８）を有するデバイスの消去電位も、Ｇｅ４０Ｓｅ６０ガラスを有するデバイスと同様である。この消去電圧曲線は、図１２に示されないが；消去電位は、約−０．０６Ｖであり、デバイスを、不揮発性のより高い抵抗性すなわちより低い導電性のメモリ状態に戻す。
【００４６】
図１３は、メモリ回路４４８、例えば、ＰＣＲＡＭデバイスを含む典型的なプロセッサシステム４００を例示し、本発明の実施形態に従って製造された抵抗可変メモリデバイス（例えば、デバイス１００及び１０１）を採用する。コンピュータシステム等のプロセッサシステムは、一般に、バス４５２を介して入力／出力（Ｉ／Ｏ）デバイス４４６と通信する、マイクロプロセッサ、デジタルシグナルプロセッサ、又はその他のプログラム可能なデジタル論理デバイス等の、中央演算処理装置（ＣＰＵ）４４４を備える。メモリ回路４４８は、典型的にメモリコントローラを通してバス４５２を介してＣＰＵ４４４と通信する。
【００４７】
コンピュータシステムの場合、プロセッサシステムは、バス４５２を介してＣＰＵ４４４と通信する、フロッピーディスクドライブ４５４及びコンパクトディスク（ＣＤ）ＲＯＭドライブ４５６等の周辺デバイスを含んでもよい。メモリ回路４４８は、１個若しくはそれより多くの抵抗可変メモリデバイス、例えば、デバイス１００を含む、好ましくは集積回路として構成される。必要に応じて、メモリ回路４４８は、単一の集積回路において、プロセッサ、例えばＣＰＵ４４４、と組み合わされてもよい。
【００４８】
上記の説明及び図面は、本発明の特徴及び効果を達成する模範的実施形態の実例としてのみ見なされるべきである。特定のプロセス条件及び構造に対する改良及び置換えは、本発明の精神及び範囲から逸脱することなく成されることが出来る。従って、本発明は、前述の説明及び図面によって制限されるものとして見なされるべきではなく、添付の請求項の範囲によってのみ制限される。
【００４９】
新規のものとして且つ米国の特許証によって保護されるべき特許請求の範囲は別紙の通りである。
【図面の簡単な説明】
【００５０】
【図１】本発明に従うガラスバックボーン材料の選択において使用される、セレン化ゲルマニウムガラスのラマンシフト分析のグラフを示す。
【図２】本発明に従うガラスバックボーン材料の選択において使用される、セレン化ゲルマニウムガラスのラマンシフト分析のグラフを示す。
【図３】本発明に従うガラスバックボーン材料の選択において使用される、セレン化ゲルマニウムガラスのラマンシフト分析のグラフを示す。
【図４】本発明に従うメモリデバイスの模範的実施形態を示す。
【図５】本発明に従うメモリデバイスの模範的実施形態を示す。
【図６】本発明の実施形態に従うデバイスの製造中の様々な段階でのウエハの断面を示す。
【図７】本発明の実施形態に従うデバイスの製造中の様々な段階でのウエハの断面を示す。
【図８】本発明の実施形態に従うデバイスの製造中の様々な段階でのウエハの断面を示す。
【図９】本発明の実施形態に従うデバイスの製造中の様々な段階でのウエハの断面を示す。
【図１０】本発明の実施形態に従うデバイスの製造中の様々な段階でのウエハの断面を示す。
【図１１】本発明の実施形態に従うデバイスの製造中の様々な段階でのウエハの断面を示す。
【図１２】本発明に従う１３μｍデバイスの第１（コンディショニング）の書き込み及び第２（プログラミング）の書き込みの抵抗電圧曲線を示す。
【図１３】本発明に従うメモリデバイスを組み込んでいる模範的なプロセッサベースのシステムを示す。
【図１４Ａ】本発明の模範的実施形態に従って製造されたデバイスによって行われる加熱試験の実験結果を示すグラフである。
【図１４Ｂ】本発明の模範的実施形態に従って製造されたデバイスによって行われる加熱試験の実験結果を示すグラフである。
【図１４Ｃ】本発明の模範的実施形態に従って製造されたデバイスによって行われる加熱試験の実験結果を示すグラフである。
【図１４Ｄ】本発明の模範的実施形態に従って製造されたデバイスによって行われる加熱試験の実験結果を示すグラフである。
【図１４Ｅ】本発明の模範的実施形態に従って製造されたデバイスによって行われる加熱試験の実験結果を示すグラフである。
【図１４Ｆ】本発明の模範的実施形態に従って製造されたデバイスによって行われる加熱試験の実験結果を示すグラフである。
【図１４Ｇ】本発明の模範的実施形態に従って製造されたデバイスによって行われる加熱試験の実験結果を示すグラフである。
【図１４Ｈ】本発明の模範的実施形態に従って製造されたデバイスによって行われる加熱試験の実験結果を示すグラフである。
【図１５】テルル化ゲルマニウムガラスのラマンシフト分析のグラフを示す。
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１】
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【図２】
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【図３】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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【図１４Ｇ】
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【図１４Ｈ】
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【図１５】
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【手続補正書】
【提出日】平成20年10月23日(2008.10.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
メモリデバイスを形成する方法であって：
第１の電極及び第２の電極を提供すること；
前記第１と第２の電極間に金属カルコゲナイド層を提供すること；及び
前記第１と第２の電極間に前記金属カルコゲナイド層に接触してテルル化ゲルマニウムガラスを提供すること
を備えるメモリデバイス形成方法。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
更に、前記金属層と前記第２の電極との間に第２のカルコゲナイドガラス層を提供することを備える、請求項７に記載の方法。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項４２
【補正方法】変更
【補正の内容】
【請求項４２】
プロセッサシステムであって：
プロセッサ及びメモリデバイスを備え；前記メモリデバイスは：
第１の電極；
第２の電極；及び
前記第１と前記第２の電極間のメモリ素子を備え、前記メモリ素子は、テルル化ゲルマニウム層、及び前記テルル化ゲルマニウム層と前記第２の電極との間の金属カルコゲナイド層を備える、プロセッサシステム。
【国際調査報告】
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