(57)【要約】  デバイスは、細孔シーリングライナーを有するダマシン層を使用し、半導体ボディを含んでいる。金属相互接続（３０２）からなる金属相互接続層が、半導体ボディ上に形成される。誘電層（３０８）が、金属相互接続層上に形成される。導電性トレンチフィーチャ（３１６）及び導電性バイアフィーチャ（３１４）が、誘電層内に形成される。細孔シーリングライナー（３１８）が、導電性バイアフィーチャの側壁に沿ってのみ、及び導電性トレンチフィーチャの側壁及び底面に沿って形成される。細孔シーリングライナーは、導電性バイアフィーチャの底面に沿っては実質的に存在しない。
2009519587.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
半導体ボディと、
上記半導体ボディ上に形成されている金属相互接続からなる相互接続層と、
上記相互接続層上に形成されている誘電層と、
を含み、
上記誘電層は、上記誘電層の下側部分内に導電性バイアフィーチャを、また上記誘電層の上側部分内に導電性トレンチフィーチャを有し、上記導電性トレンチフィーチャは上記導電性バイアフィーチャと接触し、上記導電性バイアフィーチャは上記金属相互接続と電気的に接触しており、
上記デバイスは更に、
上記導電性バイアフィーチャの側壁表面に沿って、及び上記導電性トレンチフィーチャの側壁及び底表面に沿って形成されている細孔シーリングライナー、
を含むことを特徴とする半導体デバイス。
【請求項２】
半導体デバイスを製造する方法であって、
半導体ボディ上に誘電層を形成するステップと、
上記誘電層内にバイア空洞を形成するステップと、
上記誘電層内にトレンチ空洞を形成するステップと、
上記トレンチ空洞及び上記バイア空洞の底及び側壁表面上に細孔シーリングライナーを形成するステップと、
上記トレンチ空洞の底表面から上記細孔シーリングライナーを実質的に除去することなく、上記バイア空洞の底表面の少なくとも一部分から上記細孔シーリングライナーを除去する選択性エッチング・堆積プロセスを遂行するステップと、
を含むことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には半導体デバイスに関し、特定的には細孔シーリングライナーのデュアルダマシン方法及びデバイスへの統合に関する。
【背景技術】
【０００２】
半導体デバイスが高密度になるにつれて、半導体デバイスを相互に接続するための相互接続層に対する要望も増加している。銅は、益々、マシンプロセスを使用して集積回路内に相互接続を製造するために選択される金属になりつつある。
【０００３】
密度を増加させ、動作を高速化させ、そしてコストを低下させるために、相互接続層内ではライン幅は細くなり、間隔は狭くなり続けている。性能を更に改善するために、低誘電率（ｋ値とも呼ぶ）を有する誘電材料が相互接続層内に使用されている。しかしながら、ｋ値を低くすると多孔度が高くなって低密度の誘電材料がもたらされる。多孔度が増すにつれて、誘電母材の内部細孔構造がより多く相互接続され得る。この高い多孔度と、相互接続された細孔容積とが組合わさると、材料（特に、銅）が低ｋ誘電材料を通して拡散または浸透する可能性が大きくなる。従って、欠陥及び故障メカニズムがもたらされる可能性があり、これはデバイスの性能を劣化させたり、動作寿命を短縮させたりし、そしてデバイスを完全に故障させたりもする。高多孔度・低密度の材料に起因する多孔質・低ｋ値誘電材料に伴う別の問題は、それらの中に、またはそれらを通してトレンチまたはバイアのようなフィーチャをエッチングすると、側壁が不規則になるか、または滑らかではなくなる傾向を呈することである。その結果、その後に形成及び／または堆積される材料が低ｋ値誘電層の側壁に沿って不規則に形成されるようになる。従って、例えば、低ｋ値誘電層の側壁に沿って均一な厚みの銅拡散バリヤー層を形成させる場合、低ｋ値誘電層側壁が不規則であるが故に問題がもたらされる恐れがある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
必要とされるのは、銅をベースとする相互接続構造内に低ｋ値誘電材料を使用し、低ｋ値誘電材料の使用によってもたらされる上述した諸問題を軽減するデバイス及び方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明は、トレンチ領域の側壁及び底、及びバイア領域の側壁上には存在するが、バイア領域の底面上には存在しない細孔シーリングライナーを使用することによって、ダマシン処理及び半導体デバイスを容易にする。その結果、低ｋ多孔質誘電母材内へ望ましくなく移動する水分、金属バリヤー前駆体、銅、溶剤、プラズマ薬品等のような他の種を用いることなく、低ｋ多孔質誘電材料をダマシン処理に使用することが可能になる。更に、導電性バイアフィーチャから下側に位置する構造への低抵抗接触も得られる。バイア領域の底面上から細孔シーリングライナーを十分に除去することによって、下側に位置するデバイスへの低抵抗電気接触を得ることができる。
【０００６】
本発明の一面によれば、半導体デバイスは細孔シーリングライナーを有するダマシン層を使用する。トランジスタデバイス、ダイオード、キャパシタ、抵抗、インダクタ、金属相互接続層等のような１つまたはそれ以上の半導体デバイス及び層を含むことができる半導体ボディが存在する。金属相互接続を含む金属相互接続層は、半導体ボディ上に形成される。誘電層は相互接続層上に形成される。誘電層は、その後にフォトリトグラフィ、水洗、エッチング等のような技術によって処理され、誘電層の下側部分内にバイアフィーチャが、また誘電層の上側部分内にトレンチフィーチャが形成される。このバイアフィーチャは、下側に位置する金属相互接続と電気接触できるように配置されている。細孔シーリングライナーは、バイアフィーチャの側壁表面に沿って、及びトレンチフィーチャの側壁及び底面に沿って形成される。これに続いて、金属堆積、化学的・機械的平面化等が遂行され、下側に位置する金属相互接続と電気接触する導電性バイア及びトレンチフィーチャの形成が完了する。他のデバイス及び方法も開示される。
【発明を実施するための最良の形態】
【０００７】
発明者らは、トランジスタデバイスのようなデバイスの相互接続（金属化とも言う）は、典型的に電気的デバイス上に形成された層内に多重レベル相互接続ネットワーク構造を形成し、この構造によってデバイスのアクティブ要素を他のデバイスに接続して所望の回路を作成することによって達成されることを認識している。アルミニウム、アルミニウム・ケイ素合金、銅、銅合金、銀、銀合金等のような導電性材料が誘電層内に形成され、構成要素及びデバイス間に比較的低抵抗の接続を提供するために使用される。
【０００８】
銅のような若干の導電性材料は、エッチングまたはパターン化が容易ではない。この、及び他の理由から、金属化層は、層間誘電層（ＩＬＤ）のような誘電層を堆積させ、トレンチ及び／またはバイア領域をエッチングし、その中に導電性材料を堆積させることによって形成することが多い。適切な形状、サイズ、及び厚みを有するトレンチ及び／またはバイアを形成させるためには、一般に、誘電層内にトレンチ及び／またはバイア領域を均一に、且つ制御してエッチングする必要がある。その後に、化学・機械的平面化（ＣＭＰ）のような平面化プロセスを遂行して余剰導電性材料を除去し、トレンチ及び／またはバイア領域内の導電性材料を残してライン、相互接続等として役立たせる。
【０００９】
デバイスの性能に影響を与える特性は、ダマシンまたは相互接続構造内に使用される１つまたは複数の誘電層の誘電率値（ｋ値と呼ばれる）である。一般的に、これらの構造内の誘電層のｋ値が高い程、容量値も大きくなってデバイスの性能が劣化する。
【００１０】
これらの誘電層のｋ値を低下させるために使用される１つのメカニズムは、低ｋ誘電材料を使用することである。しかしながら、これらの低ｋ誘電層は多孔質であり、望ましくなく材料及び薬品種が細孔内に侵入して欠陥を発生させ、誘電体の完全性を損なわせ、そしてデバイスの動作を阻害し得る。侵入する材料及び種は、例えば水分、金属バリヤー堆積前駆体、堆積された金属バリヤー、銅、溶剤、プラズマ薬品等を含む。生じた欠陥は、デバイスの寿命性能をも劣化させる。例えば、10年の寿命を有すると明示されているデバイスが、望ましくなく移動した材料によって欠陥を生じた結果として寿命が数日に短縮される恐れがある。
【００１１】
多孔質・低ｋ値誘電材料の別の問題は、それらの中にフィーチャをエッチングすると、形成されたフィーチャの側壁表面が不規則になることである。従って、低ｋ誘電材料の側壁表面に沿ってその後に形成される層は、不規則な厚みまたは完全性が失われた領域を有するようになる。
【００１２】
本発明は、トレンチ領域の側壁及び底、及びバイア領域の側壁上には存在するが、バイア領域の底面上には存在しない細孔シーリングライナーを使用することによって、ダマシン処理及び半導体デバイスを容易にする。その結果、低ｋ多孔質誘電層内へ望ましくなく移動する水分、金属バリヤー前駆体、銅、溶剤、プラズマ薬品等のような材料を用いることなく、低ｋ多孔質誘電材料をダマシン処理に使用することが可能になる。更に、導電性バイアフィーチャから下側に位置する構造への低抵抗接触も得られる。バイア領域の底面上から細孔シーリングライナーが部分的に、乃至完全に除去されていることによって、下側に位置するデバイスへの低抵抗電気接触を得ることができる。これは、従来は細孔シーリングライナーを用いて達成することは困難であった。
【００１３】
図１Ａは、普通のダマシンプロセスを用いて製作された低ｋダマシン誘電層を有する普通の半導体デバイスの断面図である。図１Ａは、普通の製造プロセスによって形成された普通のデバイスの例として示したものである。図１Ａに関連する以下の説明は、発明者らが認識している従来技術の欠陥を示すためになされるものである。
【００１４】
デバイス１００は、半導体基体、及びその中に形成されているトランジスタ及び／または他のデバイスを有する半導体ボディ１０１を含んでいる。半導体ボディ１０１は、１つまたはそれ以上の相互接続層を含むこともできる。１つのこのような層は、半導体ボディ１０１上に、そして絶縁層１０４に接して形成されている金属相互接続１０２である。金属相互接続１０２は、銅のような導電性金属からなるか、または例えば下側に位置するゲート、ソース、またはドレイン領域に接するシリサイド領域であることができる。
【００１５】
その後のエッチングプロセスを容易にするために、エッチング停止層１０６が半導体ボディ１０１及び金属相互接続１０２上に形成される。典型的には、誘電性銅拡散バリヤーとして働く第１のエッチング停止層１０６は、低ｋ誘電体を選択的にエッチングする、または選択的に保存することを可能にするように選択される。次いで、適当な堆積プロセスによって、低ｋレベル間誘電層１０８が第１のエッチング停止層１０６上に形成される。レベル間誘電層１０８は低ｋ誘電材料からなり、比較的多孔質である。次いで、低ｋ金属間誘電層１１２がレベル間誘電層１０８上に形成される。金属間誘電層１１２も低ｋ誘電材料からなる。レベル間誘電層１０８及び金属間誘電層１１２が同一の材料からなる場合には、これら２つの層を物理的に区別することなく、１つのステップで堆積を遂行できることも理解されよう。
【００１６】
金属間誘電層１１２内にトレンチ空洞１１６を形成するために、トレンチエッチングプロセスが遂行される。トレンチエッチングプロセスは、金属間誘電層１１２から材料を選択的に除去してトレンチ空洞１１６を形成させるために、ある時間にわたってＣＦ4、Ａr、及びＯ2のような適当なエッチング薬品を使用する。典型的には、エッチングプロセス中に、フォトリトグラフ技術を用いてパターン化されたマスク（図示してない）を使用してトレンチ領域を限定する。マスク及びマスクを形成する技術は当分野においては公知である。
【００１７】
次に、バイアエッチングプロセスが遂行され、実質的にレベル間誘電層１０８内にバイア空洞１１４が形成される。バイアエッチングプロセスも、金属間誘電層１１２から材料を選択的に除去してバイア空洞１１４を形成させるために、ある時間にわたってＣＦ4、Ａr、及びＯ2のような適当なエッチング薬品を使用する。典型的には、このエッチングプロセス中に、フォトリトグラフ技術を用いてパターン化された第２のマスク（図示してない）を使用してバイア領域を限定する。マスク及びマスクを形成する技術は当分野においては公知である。第１のエッチング停止層１０６はレベル間誘電層１０８よりも低いエッチングレートを有しているので、このバイアエッチング中、下側に位置する金属相互接続１０２内への過エッチングを減少させるのに役立つ。次いで、エッチング停止層のエッチングが遂行されて第１のエッチング停止層１０６の選択された、露出された部分が除去され、金属相互接続１０２の少なくとも一部分が露出される。最初にバイアエッチングを遂行し、次いでトレンチエッチングを行い、最後にエッチング停止層のエッチングを選択するような他の製造方法も一般的であることを理解されたい。
【００１８】
次に、バイア空洞１１４及びトレンチ空洞１１６が、Ｔaのような導電性銅拡散バリヤーでライニングされる。これらの空洞は、銅のような導電性材料で充填される。一例では、トレンチ空洞１１６及びバイア空洞１１４を充填するのを容易にするシード層を使用して、銅層がデバイス上に堆積される（例えば、電気化学的堆積によって）。続いて、平面化ステップが遂行される（例えば、化学・機械的平面化によって）。
【００１９】
図１Ｂは、図１Ａの普通のデバイス１００の一部分の拡大図である。図１Ｂは、普通の製造プロセスによって形成された普通のデバイスの例として示されている。図１Ｂに関連する以下の説明は、本発明の発明者らが認識している従来技術の欠陥を示すためになされるものである。
【００２０】
発明者らは、レベル間誘電層１０８及び金属間誘電層１１２の多孔度が比較的高いことから、バリヤー金属として使用される原子層堆積（ＡＬＤ）または化学蒸着（ＣＶＤ）前駆体、導電性充填材料、溶剤等のような他の材料１１８が材料内の細孔を介して層１０８及び１１２内へ望ましくなく移動できることを知っている。更に、多孔度及び／または過大な側壁の粗さ及びトポグラフィによってＣu拡散バリヤー自体の完全性が損なわれ、Ｃuが低ｋ誘電体内へ拡散することができる。その結果、デバイスの動作及び／または性能を劣化させる欠陥がもたらされる。例えば、銅が浸透すると、デバイス内に望ましくない電気的短絡が発生し得る。
【００２１】
図２は、普通のダマシンプロセスを用いて製造された低ｋダマシン誘電層を有する普通の半導体デバイス２００の断面図である。図２は、普通の製造プロセスによって形成された普通のデバイスの例として示されている。図２に関連する以下の説明は、本発明の発明者らが認識している従来技術の欠陥を示すためになされるものである。
【００２２】
デバイス２００は、部分的シーリングライナーを使用している。このシーリングライナーは、他の材料が低ｋ誘電層内へ移動するのを減少させるが、それにも拘わらず、望ましくない量の導電性材料が誘電層内へ移動するのを可能にしている。
【００２３】
デバイス２００は、図１Ａの普通のデバイスに実質的に類似している。デバイス２００は、半導体基体及びその中に形成されているトランジスタ及び／または他のデバイスを有する半導体ボディ２０１を含む。半導体ボディ２０１は、１つまたはそれ以上の相互接続層を更に含むことができる。１つのこのような層は、半導体ボディ２０１上に、そして絶縁層２０４に接して形成されている金属相互接続２０２である。金属相互接続２０２は、銅のような導電性金属からなるか、または例えば下側に位置するゲート、ソース、またはドレイン領域に接するシリサイド領域であることができる。
【００２４】
その後のエッチングプロセスを容易にするために、半導体ボディ２０１及び金属相互接続２０２上にエッチング停止層２０６が形成される。典型的には、誘電性銅拡散バリヤーとして働く第１のエッチング停止層２０６は、低ｋ誘電体を選択的にエッチングする、または選択的に保存することを可能にするように選択される。次いで、適当な堆積プロセスによって、低ｋレベル間誘電層２０８が第１のエッチング停止層２０６上に形成される。レベル間誘電層２０８は低ｋ誘電材料からなり、比較的多孔質である。次いで、低ｋ金属間誘電層２１２が低ｋレベル間誘電層２０８上に形成される。金属間誘電層２１２も低ｋ誘電材料からなる。レベル間誘電層２０８及び金属間誘電層２１２が同一の材料からなる場合には、これら２つの層を物理的に区別することなく、１つのステップで堆積を遂行できることも理解されよう。
【００２５】
トレンチエッチングプロセスが遂行され、金属間誘電層２１２内にトレンチ空洞２１６が形成される。トレンチエッチングプロセスは、金属間誘電層２１２から材料を選択的に除去してトレンチ空洞２１６を形成させるために、ある時間にわたってＣＦ4、Ａr、及びＯ2のような適当なエッチング薬品を使用する。典型的には、エッチングプロセス中に、フォトリトグラフ技術を用いてパターン化されたマスク（図示してない）を使用してトレンチ領域を限定する。
【００２６】
次に、バイアエッチングプロセスが遂行され、実質的にレベル間誘電層２０８内にバイア空洞２１４が形成される。バイアエッチングプロセスも、レベル間誘電層２０８から材料を選択的に除去してバイア空洞２１４を形成させるために、ある時間にわたって適当なエッチング薬品を使用する。典型的には、このエッチングプロセス中に、フォトリトグラフ技術を用いてパターン化された第２のマスク（図示してない）を使用してエッチング領域を限定する。エッチング停止層２０６のエッチングレートはレベル間誘電層２０８のそれよりも低いので、下側に位置する金属相互接続２０２内への過エッチングを減少させるのに役立つ。次いで、エッチング停止層のエッチングが遂行されてエッチング停止層の選択された、露出された部分が除去され、少なくとも金属相互接続２０２の一部分が露出される。バイアエッチングプロセスを、トレンチエッチングプロセスの前、または後に遂行できることをも理解されたい。
【００２７】
誘電ライナー２１８が、トレンチ空洞２１６及びバイア空洞２１４の側壁及び底面上に形成される。一般的に、誘電ライナー２１８はデバイス上にライナーを堆積させることによって形成し、それによって少なくともトレンチ及びバイア空洞の側壁及び底面上にライナー２１８を形成させる。その後に、エッチングプロセスを使用してライナー２１８をトレンチ及びバイア空洞の底面から除去する。
【００２８】
誘電ライナー２１８は比較的濃密で、非多孔質であり、充填材料、バリヤー層材料等のような望ましくない種が誘電層２１２及び２０８内へ移動するのを減少させることができる。しかしながら、誘電ライナー２１８は絶縁性であり、金属相互接続２０２との電気的接続を阻止する。その結果、バイアの底面から誘電ライナー２１８の部分を除去する異方性エッチングが遂行される。典型的なエッチングプロセスの本質に起因して、ライナーはトレンチの底２２０においても除去される。これによってその後の金属相互接続２０２との電気的接触は可能になるが、トレンチ空洞２１６の底面２２０が保護されず、フィルム２０８内への侵入が可能になることを、発明者らは承知している。
【００２９】
次いで、バイア空洞２１４及びトレンチ空洞２１６が、Ｔaのような導電性Ｃu拡散バリヤーでライニングされる。次に、空洞を銅のような導電性材料で充填する。一例では、トレンチ空洞２１６及びバイア空洞２１４を充填するのを容易にするためにシード層を使用して銅層をデバイス上に堆積させる。
【００３０】
発明者らは、レベル間誘電層２０８及び金属間誘電層２１２の多孔度が比較的高いことから、トレンチ領域２１６の底面２２０における材料内の細孔を介してＡＬＤ前駆体、銅、溶剤等のような他の材料が層２０８及び２１２内へ浸透、または移動できることを認識している。その結果、誘電ライナー２１８が存在するにも拘わらず、デバイスの動作及び性能が劣化し得る。
【００３１】
図３は、低ｋ誘電層及びデュアルダマシンプロセスを用いて形成された相互接続層のための細孔シーリングライナーを有する本発明の一面による半導体デバイス３００の断面図である。デバイス３００は、充填材料、バリヤー層材料等のような望ましくない材料が誘電層内へ移動するのを実質的に阻止または減少させる細孔シーリングライナーを使用している。細孔シーリングライナーは、トレンチ及びバイア領域の側壁上とトレンチ領域の底面上とには存在しているが、バイア領域の底面上には実質的に存在しない。
【００３２】
デバイス３００は半導体ボディ３０１を含み、半導体ボディ３０１は１つまたはそれ以上の半導体層を有し、それらの中にはトランジスタ、ダイオード、抵抗等のようなデバイスが形成されている。半導体ボディ３０１は、１つまたはそれ以上の相互接続層も含むことができる。１つのこのような層は、半導体ボディ３０１上に、そして絶縁層３０４に接して形成されている金属相互接続３０２である。金属相互接続３０２は、銅のような導電性金属からなるか、または例えば下側に位置するゲート、ソース、またはドレイン領域に接するシリサイド領域であることができる。
【００３３】
その後のエッチングプロセスを容易にするために、半導体ボディ３０１及び金属相互接続３０２上にエッチング停止層３０６が形成される。典型的に、誘電性銅拡散バリヤーとして働くエッチング停止層３０６は、低ｋ誘電体を選択的にエッチングする、または選択的に保存することを可能にするように選択される。低ｋ誘電層３０８がエッチング停止層３０６上に形成される。低ｋ誘電層３０８は、約４より小さい誘電率を有する誘電材料のような低ｋ誘電材料からなり、比較的多孔質である。適当な誘電材料の若干の例は、二酸化ケイ素、フッ素をドープしたケイ酸ガラス（ＦＳＧ）、有機ケイ酸ガラス（ＯＳＧ）、例えばＭＳＱ（メチルシスセスキオキサン）または水素シルセスキオキサン（ＨＳＱ）のようなシルセスキオキサン（ＳＳＱ）基材料、及び多孔度のレベルを変えた（ｋが１乃至４）これらの材料の類似バージョンを含む。誘電層３０８は、同一の、または変化する組成及び多孔度値を有する１つまたはそれ以上の個々の誘電層からなることができる。本発明のこれらの面は、特定の統合スキームに限定されるものではなく、例えば、シングル及びデュアルダマシンスキームを含むことに注目されたい。
【００３４】
バイアフィーチャ３１４は、誘電層３０８内に、そして金属相互接続３０２上に形成される。トレンチフィーチャ３１６は誘電層３０８内に、典型的には、バイアフィーチャ３１４上に形成される。本発明の例示の面では、その後にバイアフィーチャ３１４と下側に位置する相互接続３０２との間の電気接続を可能にするために、エッチング停止層３０６をバイアの底から選択的にエッチングして除去することができる。
【００３５】
細孔シーリングライナー３１８は、トレンチフィーチャ３１６の側壁及び底面に沿って、及びバイアフィーチャ３１４の側壁に沿って形成される。ライナー３１８は、二酸化ケイ素、窒化ケイ素、カルボ窒化ホウ素等のような誘電材料からなる。細孔シーリングライナーは、低ｋ誘電層とは異なって比較的濃密であり、且つ非多孔質である。細孔シーリングライナー３１８は、銅、前駆体材料、溶剤等のような他の材料が、誘電層３０８内へ望ましくなく拡散するのを減少させる。更に、細孔シーリングライナー３１８は、多孔質誘電層３０８の側壁表面よりも均一な側壁表面を形成する。その結果、側壁に沿って形成される金属バリヤー層のような層（図示してない）を比較的均一な厚みで形成することができ、また完全性を損なうことなく形成することができる。
【００３６】
細孔シーリングライナー３１８は、スピンオン堆積、ＡＬＤをベースとする堆積、またはＰＥＣＶＤ（プラズマ強化化学蒸着）のような１つまたはそれ以上の適当な製造プロセスによって形成させることができる。一例では、バイア及びトレンチ空洞は低ｋ誘電層３０８内に形成される。次にデバイスの上に比較的濃密な誘電材料が堆積され、次いで選択的異方性エッチングが遂行されてバイア空洞の底面の少なくとも一部分から上記堆積された濃密な誘電材料が除去されるが、バイア空洞の側壁及びトレンチ空洞の側壁及び底面上の、並びにウェーハのフィールド領域（トレンチ間）上のライナー３１８は実質的に残される。若干の実施の形態では、付加的な処理を用いて細孔シーリングライナーをウェーハのフィールド領域から除去できることを理解されたい（トレンチ及びバイアの側壁上、及びトレンチの底上のライナーは残す）。別の例では、濃密な誘電材料がデバイス３００上に堆積され、次いで選択的エッチング・堆積プロセスが遂行されて上記堆積された濃密な誘電材料がバイア空洞の底面の少なくとも一部分から除去されるが、バイア空洞の側壁及びトレンチ空洞の側壁及び底面上の、並びにウェーハのフィールド領域（トレンチ間）上のライナー３１８は実質的に残される。若干の面においては、付加的な処理を用いて細孔シーリングライナーをウェーハのフィールド領域から除去できることを理解されたい（トレンチ及びバイアの側壁上と、トレンチの底上のライナーは維持する）。一例では、本発明はＰＶＤバリヤー堆積チャンバを使用し、イオン化されたバリヤー（例えば、Ｔa）原子のフラックスに付加された中性バリヤー（例えば、Ｔa）原子のフラックスを、トレンチの底のＴa原子のエッチングされたフラックスに一致させる（または、それより僅かに大きくする）が、バイアの底のウェーハからエッチングされて除去された原子のフラックス（Ｔa、及びＳi、Ｎ、Ｏ等のような軽い元素）よりは小さくする。ウェーハ表面の種々の点からの原子のフラックスのエッチングは、ウェーハ上のプラズマ内で生成されるイオン化Ａr原子の使用によって支援される。ウェーハからの原子の正味除去は、“フィールド”領域（正味堆積が行われる）からトレンチの底（ライナーの実質的な部分が無傷で残るように調整することができる）まで、そして更にバイアの底（正味除去が行われる）まで減少して行く。これは、中性バリヤー原子が、それらをバイアの底に到達させることができる必須垂直速度ベクトルを有していないからである。イオン化されたバリヤー原子は、ウェーハとプラズマとの間に確立される電界によって加速されてより垂直な速度ベクトルを得るので、バイアの底に到達することができる。中性バリヤー原子とイオン化されたバリヤー原子との比は調整することができる（目標バイアスを低下させるにつれて中性原子の相対量が増加する）ので、フィールド、トレンチの底、及びバイアの底の正味エッチングレートを望む通りに達成することができる。更に、ウェーハ付近の電界強度を変化させることによってイオン化原子（Ａr及びＴa）速度の垂直度を増加させることができ、それによって相対的なエッチング量を付加的に調整することができる。これは、本発明が、トレンチの底及び側���に沿うライナーを保護しながら、バイアの底のライナーの選択的除去を如何にして達成しているかを示している。また、これは、ウェーハの頂面のライナーをも保護する。
【００３７】
デバイス３００の信頼性及び動作は、上述した細孔シーリングライナー３１８を使用することによって向上する。結果的に、望ましくない、または不要な他の材料の誘電層３０８内への浸透が減少し、またより均一な側壁表面が形成されることによって予測される及び／または所望のデバイス寿命を得ることができ、また予測される及び／または所望の動作性能を得ることができる。
【００３８】
本発明は、図３に図示したデバイス３００に関連する説明に限定されるものではないことを理解されたい。本発明によれば、バイア領域の底面から少なくとも部分的に除去される細孔シーリングライナーを使用する他の適当なダマシン構造を考えることもできる。例えば、付加的なトレンチエッチング停止層を使用することも、またはエッチング停止層３０６を省くこともできる。
【００３９】
本発明の諸面は、特定の統合スキームに限定されるものではなく、例えば、シングル及びデュアルダマシン集積スキームを含むことを理解されたい。
【００４０】
図４は、本発明によるデュアルダマシン構造内に選択的に形成された細孔シーリングライナーを有する半導体デバイスを製造する方法４００のフローダイアグラムである。
【００４１】
方法４００は、半導体ボディを準備するブロック４０２から開始される。半導体ボディは、１つまたはそれ以上の半導体層及びトランジスタ、抵抗、ダイオード、相互接続層等のようなデバイスからなる。相互接続層は、ブロック４０４において半導体ボディ上に形成される。相互接続層は、金属相互接続またはシリサイド領域または接点からなる。
【００４２】
ブロック４０６において、ある材料を堆積させることによってエッチング停止層が相互接続層上に形成される。この材料は、誘電性銅拡散バリヤーとして働き、その後に形成される誘電層とは異なる低ｋ誘電体を選択的にエッチング、または選択的に保存することを可能にするように選択される。このエッチング停止層は、過エッチング及び／またはエッチング不足を減少させることによって、その後のエッチングプロセスを容易にする。例えば、適当なエッチング停止層は、窒化ケイ素、またはカルボ窒化ケイ素、またはカルボオキシ窒化ケイ素からなる。
【００４３】
ブロック４０８において、レベル間誘電層のような低ｋ誘電層が相互接続層上に形成される。この誘電層は、約4.0より小さい、典型的には約2.9より小さい誘電率を有する１つまたはそれ以上の低ｋ誘電材料を堆積させることによって形成する。１つまたはそれ以上の堆積プロセスを使用することができる。結果として、この誘電層は、変化した誘電率を有する材料を含む同一の、または変化した誘電材料からなる１つまたはそれ以上の個々の誘電層からなることができる。
【００４４】
誘電層は、二酸化ケイ素、フッ素をドープしたケイ酸ガラス（ＦＳＧ）、有機ケイ酸ガラス（ＯＳＧ）、例えばＭＳＱ（メチルシスセスキオキサン）または水素シルセスキオキサン（ＨＳＱ）のようなシルセスキオキサン（ＳＳＱ）基材料等のような適当な誘電材料からなる。誘電層の厚みは製造するデバイスに従って変化させることはできるが、誘電層の適当な厚みの若干の例は約500乃至約10,000オングストロームである。
【００４５】
次に、ブロック４１０において、誘電層にバイアのエッチングが遂行されてバイア空洞が形成される。一般的に、エッチングする目標バイア領域を限定または選択するために、フォトリトグラフ技術を用いてパターン化したマスクが使用される。バイアエッチングは誘電層の露出した部分を除去し、それによってバイア空洞を形成するように、何等かの適当なエッチング薬品を使用して遂行される。バイア空洞の厚みまたは深さの若干の例は約500乃至10,000オングストロームであるが、本発明によれば他の厚みを企図することができる。
【００４６】
ブロック４１２において、誘電層にトレンチエッチングが遂行され、トレンチ空洞が形成される。典型的に、エッチングする目標トレンチ領域を限定または選択するために、フォトリトグラフ技術を用いてパターン化した第２のマスクが使用される。トレンチエッチングは誘電層の露出した部分を除去し、それによってトレンチ空洞を形成するようにエッチング薬品を使用して遂行される。トレンチ空洞の厚みまたは深さの若干の例は約500乃至10,000オングストロームであるが、本発明によれば他の厚みも考えられる。
【００４７】
トレンチ及びバイア空洞の側壁及び底面は、低ｋ多孔質誘電材料を使用しているために比較的不均一であり、不規則であり、そして多孔質である。
【００４８】
ブロック４１４において、デバイス上に、及びトレンチ及びバイア空洞の側壁及び底面上に細孔シーリングライナーが形成される。細孔シーリングライナーは、その後に形成される層及び／または曝された薬品が誘電層内へ拡散及び／または移動するのを減少させる比較的濃密な材料からなる。細孔シーリングライナーのための適当な材料の若干の例は、二酸化ケイ素、窒化ケイ素、炭化ケイ素、カルボ窒化ケイ素、オキシ窒化ケイ素、濃密有機ケイ酸ガラス（ＯＳＧ）、有機ポリマー等である。細孔シーリングライナーは、その後の拡散及び／または移動を減少させるのに十分な厚み、例えば0.5乃至15ナノメートルに形成され、典型的には＞2.7のｋ値を有している。
【００４９】
ブロック４１６において、細孔シーリングライナー上に第１の金属バリヤー層が形成される。第１の金属Ｃu拡散バリヤー層は、以下に説明する導電性金属充填プロセス中、バイア及び空洞表面を保護する。第１の金属バリヤー層は、例えば0.5乃至15ナノメートルのような適当な厚みを有している。第１の金属バリヤー層は、Ｔa、Ｗ、Ｔi基材料（それらの窒化物、カルボ窒化物、及び窒化ケイ素を含む）、Ｒu及びＩr、及びＲu及びＩrの酸化物のような導電性材料からなる。若干の適当な材料は、例えば、ＰＶＤ-Ｔa、及びＡＬＤ-ＴaＮを含む。本発明の別の面は、第１の金属バリヤー層を省くことを含む。
【００５０】
ブロック４１８において、細孔シーリングライナーの少なくとも一部分を選択的に除去する選択性エッチング・堆積プロセスが遂行され、バイア空洞の底面から第１のバリヤー層の少なくとも一部分を除去し、バイア空洞の側壁表面及びトレンチ空洞の側壁及び底面上に第２の金属バリヤー層が形成／堆積される。その結果、バイア空洞の側壁表面上と、トレンチ空洞の側壁及び底面上に保護ライナーが残され、この保護ライナーは導電性材料のその後の拡散または移動を減少または阻止することができる。
【００５１】
適当な選択性エッチング・堆積プロセスの一例では、バイア空洞の底面の中心におけるエッチングレートは底面の縁におけるエッチングレートよりも高速である。その結果、潜在的なランドしてない（unlanded）バイア（不整列）を保護することができ、一方完全にランドしているバイア（適切に整列）の平均バイア抵抗の増加は生じ得る。許容可能な不整列の予測値またはパーセンテージに従って、底面におけるエッチングレートの変化を選択することができる。
【００５２】
本発明の若干の面においては、付加的な処理によって細孔シーリングライナーをウェーハのフィールド領域から除去することができる（トレンチ及びバイアの側壁上、及びトレンチの底上のライナーは残す）。犠牲的な濃密誘電体を使用しない場合には、フィールド領域（トレンチまたはバイアが存在しない場所）上のライナーはエッチングせずに残すべきである。一例では、本発明はＰＶＤバリヤー堆積チャンバを使用し、イオン化されたバリヤー（例えば、Ｔa）原子のフラックスに付加された中性バリヤー（例えば、Ｔa）原子のフラックスを、トレンチの底のＴa原子のエッチングフラックスに一致させる（または、それより僅かに大きくする）が、バイアの底のウェーハからエッチングされて除かれる原子のフラックス（Ｔa、及びＳi、Ｎ、Ｏ等のような軽い元素）よりは小さくする。ウェーハ表面の種々の点から原子のフラックスをエッチングすることは、ウェーハ上のプラズマ内で生成されるイオン化Ａr原子の使用によって支援される。ウェーハからの原子の正味除去は、“フィールド”領域（正味堆積が行われる）からトレンチの底（正味堆積サイド上で０または僅かであるように調整することができる）に向かって、そして更にバイアの底（正味除去が行われる）に向かって減少して行く。これは、中性バリヤー金属原子が、それらをバイアの底へ到達させることができる必須垂直速度ベクトルを有していないからである。イオン化されたバリヤー原子は、ウェーハとプラズマとの間に確立される電界によって加速されてより垂直な速度ベクトルを得るので、バイアの底に到達できるようになる。中性バリヤー原子とイオン化されたバリヤー原子との比は調整することができるので（目標バイアスを低下させるにつれて中性原子の相対量が増加する）、フィールド、トレンチの底、及びバイアの底の正味エッチングレートの所望の変化を達成させることができる。更に、ウェーハ付近の電界強度を変化させることによってイオン化原子（Ａr及びＴa）速度の垂直度を増加させることができ、それによって相対的なエッチング量を付加的に調整することができる。これは、本発明が、トレンチの底の、及び側壁に沿うライナーを保護しながら、バイアの底のライナーの選択的除去を如何にして達成しているかを示している。また、これは、ウェーハの頂面のライナーをも保護する。
【００５３】
普通の異方性エッチングプロセスは、水平表面上の材料のように見えている材料は除去するが、側壁から材料を著しく除去することはない。従って、普通のエッチングプロセスを使用すると、トレンチ及びバイアの両方の底が穿たれることになる。選択性エッチング・堆積プロセスは、トレンチ空洞の水平表面、底面のエッチングを回避する。適当な選択性エッチング・堆積プロセスの例は、ウェーハをＰＶＤツールのプロセスチャンバ内に配置し、中間直流目標電力（200ｍｍシステムにおいては１ｋＷ乃至10ｋＷ）を有する特別に調整された再スパッタエッチングを使用して、ウェーハに向かって導かれるバリヤー金属のフラックス内に上述したイオン化された及び中性原子の所望の混合を得ることによって達成される。これは、アルゴンのようなガスの流れ（20ｓｃｃｍ乃至100ｓｃｃｍ）と共に使用し、バリヤー金属イオン及び不活性ガス原子を加速するためにウェーハにＲＦエネルギ（200ｍｍシステムにおいては100Ｗ乃至500Ｗ）を印加して遂行される。これらの条件は、トレンチの底面のエッチングをバランスさせるが、バイアの底面のエッチングをバランスさせるには十分ではない。即ち、トレンチの底の成分の堆積とエッチングとの間のフラックスは一致し、材料の正味の堆積または除去は小さい。しかしながら、バイアの底のフラックスは、成分をエッチングする場合の方が成分を堆積させる場合よりも高い。これは、トレンチの底の第１のバリヤー層及び細孔シーリングライナーの厚みは維持するが、バイアの底のそれらはエッチングすることを意味している。
【００５４】
次いで、ブロック４２０において、最終金属バリヤー層をデバイス上に形成させる。最終金属バリヤー層はオプションであり、典型的には不整列のバイア空洞をカバーするために形成される。最終金属バリヤー層は、ＰＶＤまたはＡＬＤ堆積プロセスによって形成させることができ、第１の金属バリヤー層に関して上述したような導電性材料からなっている。このバリヤー層のための適当な材料の若干の例は、限定するものではないが、タンタル、窒化タンタル、窒化タンタルケイ素、窒化チタン、窒化チタンケイ素、タングステン、窒化タングステン、窒化タングステンケイ素を含み、またはルテニウム、イリジウム、または他の二成分または三成分化合物を含む。例えば物理蒸着の場合には、バリヤー層の堆積は、典型的に、約0.5乃至50ミリトルの圧力、約０乃至200°Ｃの温度の環境内で、約10乃至500オングストロームの厚みまで遂行される。本発明の別の面は、最終金属バリヤー層の形成の省略を含むことを理解されたい。また、バリヤー材料は各ステップで異なり得ることをも理解されたい。
【００５５】
ブロック４２２において、トレンチ及びバイア空洞が導電性材料で充填され、導電性トレンチ及びバイアフィーチャ（または、構造）が形成される。
【００５６】
空洞を導電性材料で充填するために、多くの適当なプロセスを使用することができる。一例では、最終バリヤー層（もし存在すれば）上に、または空洞の側壁及び底上に比較的薄い導電性材料（例えば、銅）の層を堆積させることによって、オプションとしてのシード層を形成させる。このシード層は、その後の銅及び／または銅を含む材料の堆積のための核生成サイトを提供する。次いで、適当な銅堆積プロセスを使用して、シード層上に銅を形成させる。適当な堆積メカニズムの若干の例は、電気化学堆積（ＥＣＤ）、エレクトロレス堆積（ｅレス・デップ）、化学蒸着（ＣＶＤ）、及び物理蒸着（ＰＶＤ）を含む。
【００５７】
細孔シーリングライナーを存在させることによって、ブロック４２０において最終金属バリヤー層を形成し、トレンチ及びバイア空洞を導電性材料で充填するのに使用した材料及び薬品が、低ｋ誘電層へ移動または浸透するのを減少させるか、または阻止する。例えば、ＡＬＤ前駆体、充填材料（銅）、化学溶剤等のような材料が、低ｋ誘電層へ浸透するのを防ぐことができる。
【００５８】
ブロック４２４において、平面化プロセスが遂行されて余剰導電性材料が除去され、トレンチ及びバイア領域内に形成された導電性フィーチャを電気的に絶縁する。半導体デバイスの製造を完了させるために、その後に層及び／またはパッケージングの付加的な金属化を遂行することができる。
【００５９】
本発明は、上述した方法４００以外の方法で実施できることを理解されたい。例えば、誘電層の一部分だけを変更するためにレジストマスクを使用することができる。更に、誘電層のエッチング及び空洞の形成を更に容易にするために、エッチング停止層を使用することも可能である。
【００６０】
一方、説明を簡易化するために、方法４００は順番に実行されるものとして示してある。本発明は図示した順序に限定されるものではなく、本発明によれば、若干の面は異なる順序で、及び／または図示し、説明したものを同時に遂行させることができる。更に、本発明の一面による方法を実現するために、図示したフィーチャの全てを必要とするものではない。
【００６１】
図５Ａ乃至５Ｅは、図４の方法４００に従って形成される半導体デバイスの製造のステージ例を示している。図５Ａ乃至５Ｅは単なる例示に過ぎず、本発明及び図４の方法４００の理解を容易にするためのものである。デバイスの構造、組成、寸法等は本発明の範囲内において変化し得るものであることを理解されたい。
【００６２】
図５Ａは、本発明の一面による製造方法のあるステージにおける半導体デバイス５００を示している。図示した半導体ボディ５０１は、１つまたはそれ以上の半導体材料の層、及びトランジスタ、ダイオード等のようなデバイスからなっている。相互接続層が半導体ボディ５０１上に形成されている。相互接続層は、金属相互接続５０２及び絶縁性部分５０４からなる。その後のバイアエッチングプロセスを容易にするために、エッチング停止層５０６が形成されている。エッチング停止層５０６は、比較的低いエッチングレートを有する材料からなる。方法４００及び本発明がエッチング停止層５０６を必要としないこと、及びデバイスがエッチング停止層なしに本発明に従って製造できることを理解されたい。
【００６３】
下側誘電層５０８及び上側誘電層５１０からなる誘電層が、エッチング停止層５０６の上に形成されている。下側誘電層５０８は、典型的には多孔質・低ｋ誘電材料である適当な誘電材料からなっている。適当な材料の若干の例は、二酸化ケイ素、フッ素をドープしたケイ酸ガラス（ＦＳＧ）、有機ケイ酸ガラス（ＯＳＧ）、例えばＭＳＱ（メチルシスセスキオキサン）または水素シルセスキオキサン（ＨＳＱ）のようなシルセスキオキサン（ＳＳＱ）基材料等を含む。上側誘電層５１０も、典型的には多孔質・低ｋ誘電材料である適当な誘電材料からなる。しかしながら、本発明の別の面は、誘電率及び多孔度が異なる誘電層をも意図していることを理解されたい。例えば上側誘電層５１０は、例えばより高いｋ値を有する、非多孔質材料からなることができる。
【００６４】
バイア及びトレンチ空洞５１９が、適当なエッチングプロセスによって誘電層５０８及び５１０内に形成される。この例では、バイア空洞が第１の誘電層５０８内に形成され、トレンチ空洞が第２の誘電層５１０内に形成されている。
【００６５】
図５Ｂに示すように、細孔シーリングライナー５２２がデバイス５００上に、即ちトレンチ空洞及びバイア空洞５１９の側壁及び底面上に形成される。細孔シーリングライナーは、その後に形成される層が誘電層５０８及び５１０内へ拡散及び／または移動するのを減少させる比較的濃密な材料からなる。デバイス５００では、細孔シーリングライナーは絶縁性であるが、本発明の別の面においてはそうでないことができる。細孔シーリングライナー５２２のための適当な材料の若干の例は、二酸化ケイ素、窒化ケイ素、炭化ケイ素、濃密有機ケイ酸ガラス（ＯＳＧ）等である。細孔シーリングライナー５２２は、その後の拡散及び／または移動を減少させるのに十分な厚みであり、例えば0.5乃至15ナノメートルである。更に、この点において、初期の、即ち第１の金属バリヤー層（図示してない）を細孔シーリングライナー５２２上に形成させることができる。
【００６６】
図５Ｃは、本発明の一面による製造方法の別のステージにおける半導体デバイス５００を示している。金属バリヤー層５２４が細孔シーリングライナー５２２上と、トレンチ空洞の底面上とに形成されているが、バイア空洞の底部分からは細孔シーリングライナー５２２が除去されている。金属バリヤー層は、以下に説明する導電性材料充填プロセス中にバイア及び空洞表面を保護する。第１の金属バリヤー層は、例えば0.5乃至15ナノメートルのような適当な厚みを有している。第１の金属バリヤー層は、例えばＴa、Ｗ、Ｔi基材料（それらの窒化物、カルボ窒化物、及び窒化ケイ素を含む）、Ｒu及びＩr、及びＲu及びＩrの酸化物のような導電性材料からなる。若干の付加的な適当な材料は、例えば、ＰＶＤ-Ｔa、及びＡＬＤ-ＴaＮを含む。
【００６７】
選択性エッチング・堆積プロセス５２６を使用して金属バリヤー層５２４を形成し、細孔シーリングライナー５２２の選択された部分を除去することができる。その結果、細孔シーリングライナーがバイア空洞の側壁表面上と、トレンチ空洞の側壁及び底面上とに残される。細孔シーリングライナーは、その後の導電性材料の拡散または移動を減少または阻止することができる。
【００６８】
図５Ｄに示すように、トレンチ及びバイア空洞５１９は導電性材料５２８で充填される。トレンチ及びバイア空洞を十分に充填するために、銅のような実質的な導電性充填材料が堆積される。導電性充填材料を堆積させる前に、トレンチ及びバイア空洞５１９の側壁及び表面上に１つまたはそれ以上の付加的なバリヤー層（図示してない）を形成させることができる。次いで、トレンチ及びバイア空洞５１９を完全に充填するために、導電性材料の適当な堆積または形成プロセスを使用して充填材料を堆積または形成させる。適当な堆積メカニズムの若干の例は、電気化学堆積（ＥＣＤ）、エレクトロレス堆積（ｅレス・デップ）、化学蒸着（ＣＶＤ）、及び物理蒸着（ＰＶＤ）を含む。
【００６９】
図５Ｅは、本発明の一面による製造方法の更に別のステージにおける半導体デバイス５００を示している。トレンチ及びバイア空洞５１９を十分に充填するために、余剰導電性充填材料が第２の誘電層の上面上と、トレンチ及びバイア空洞上に残されている。この余剰導電性材料を除去し、導電性トレンチ構造またはフィーチャ５３２、及び導電性バイア領域、構造またはフィーチャ５３０を限定するために、平面化プロセスが遂行される。平面化プロセスは、また、トレンチ領域５３２及びバイアフィーチャ５３０を他の導電性フィーチャ（図示してない）から電気的に絶縁する。半導体デバイス５００の製造を完了させるために、その後に、付加的な金属化層及び／またはパッケージングを遂行することができる。
【００７０】
以上の記載に関連して、以下の各項を開示する。
（１）半導体デバイスであって、
半導体ボディと、
上記半導体ボディ上に形成されている金属相互接続からなる相互接続層と、
上記相互接続層上に形成されている誘電層と、
を含み、
上記誘電層は、上記誘電層の下側部分内に導電性バイアフィーチャを、また上記誘電層の上側部分内に導電性トレンチフィーチャを有し、上記導電性トレンチフィーチャは上記導電性バイアフィーチャと接触し、上記導電性バイアフィーチャは上記金属相互接続と電気的に接触しており、
上記デバイスは更に、
上記導電性バイアフィーチャの側壁表面に沿って、及び上記導電性トレンチフィーチャの側壁及び底表面に沿って形成されている細孔シーリングライナー、
を含むことを特徴とする半導体デバイス。
【００７１】
（２）上記導電性バイアフィーチャと上記金属相互接続との間に金属バリヤー層を更に含むことを特徴とする前記（１）に記載のデバイス。
【００７２】
（３）上記誘電層の上側部分は比較的多孔質であり、上記誘電層の下側部分は比較的非多孔質であることを特徴とする前記（１）または（２）に記載のデバイス。
【００７３】
（４）上記誘電層は、約2.9より小さい誘電率を有する誘電材料からなることを特徴とする前記（１）に記載のデバイス。
【００７４】
（５）上記細孔シーリングライナーは、約2.7より大きいｋ値からなることを特徴とする前記（１）または（４）に記載のデバイス。
【００７５】
（６）半導体デバイスを製造する方法であって、
半導体ボディ上に誘電層を形成するステップと、
上記誘電層内にバイア空洞を形成するステップと、
上記誘電層内にトレンチ空洞を形成するステップと、
上記トレンチ空洞及び上記バイア空洞の底及び側壁表面上に細孔シーリングライナーを形成するステップと、
上記トレンチ空洞の底表面から上記細孔シーリングライナーを実質的に除去することなく、上記バイア空洞の底表面の少なくとも一部分から上記細孔シーリングライナーを除去する選択性エッチング・堆積プロセスを遂行するステップと、
を含むことを特徴とする方法。
【００７６】
（７）上記選択性エッチング・堆積プロセスを遂行するステップは、上記バイア空洞の側壁上と、上記トレンチ空洞の側壁及び底表面上とに金属バリヤー層を堆積させるステップを更に含むことを特徴とする前記（６）に記載の方法。
【００７７】
（８）上記誘電性層を形成するステップは、上記半導体ボディ上に多孔質、低ｋ誘電性材料を堆積させるステップを含むことを特徴とする前記（６）または（７）に記載の方法。
【００７８】
（９）上記選択性エッチング・堆積プロセスを遂行する前に、上記細孔シーリングライナー上に第２の金属バリヤー層を形成するステップを更に含むことを特徴とする前記（７）に記載の方法。
【００７９】
（１０）半導体デバイスを製造する方法であって、
半導体ボディ上に金属相互接続を有する金属相互接続層を形成するステップと、
上記金属相互接続層上に低ｋ誘電層を形成するステップと、
上記誘電層内にバイア空洞を形成するステップと、
上記誘電層内にトレンチ空洞を形成するステップと、
上記トレンチ空洞及び上記バイア空洞の底及び側壁表面上に細孔シーリングライナーを形成するステップと、
上記細孔シーリングライナー上に、金属材料からなる第１の金属層を形成するステップと、
を含み、
上記細孔シーリングライナーは、上記金属材料が上記第１及び第２の誘電層内へ移動するのを減少させ、
上記方法は更に、
上記バイア空洞の底表面から上記細孔シーリングライナーをエッチングし、且つ上記バイア空洞の側壁表面上と上記トレンチ空洞の側壁及び底表面上とに第２の金属バリヤー層を堆積させる選択性エッチング・堆積プロセスを遂行するステップと、
上記バイア空洞内と上記金属相互接続上とに導電性バイアフィーチャを形成し、且つ上記トレンチ空洞内に導電性トレンチフィーチャを形成するステップと、
を含むことを特徴とする方法。
【００８０】
（１１）上記第１の誘電層を形成するステップは、超低ｋ誘電材料を堆積させるステップからなることを特徴とする前記（１０）に記載の方法。
【００８１】
デバイスは、細孔シーリングライナーを有するダマシン層を使用し、半導体ボディを含んでいる。金属相互接続（３０２）からなる金属相互接続層が、半導体ボディ上に形成される。誘電層（３０８）が、金属相互接続層上に形成される。導電性トレンチフィーチャ（３１６）及び導電性バイアフィーチャ（３１４）が、誘電層内に形成される。細孔シーリングライナー（３１８）が、導電性バイアフィーチャの側壁に沿ってのみ、及び導電性トレンチフィーチャの側壁及び底面に沿って形成される。細孔シーリングライナーは、導電性バイアフィーチャの底面に沿っては実質的に存在しない。
【００８２】
以上に、本発明を１つまたはそれ以上の実施の形態に関して説明したが、本発明の範囲から逸脱することなく、図示し説明した実施の形態に対して代替及び／または変更を行うことができる。
【図面の簡単な説明】
【００８３】
【図１Ａ】従来のダマシンプロセスを使用して製造した半導体デバイスの断面図である。
【図１Ｂ】図１Ａのデバイスの別の断面図である。
【図２】従来のダマシンプロセスを使用して製造した別の半導体デバイスの断面図である。
【図３】本発明による低ｋダマシン誘電層及び細孔シーリングライナーを有する半導体デバイスの断面図である。
【図４】本発明による選択的に形成された細孔シーリングライナーを有する半導体デバイスを製造する方法を示すフローダイアグラムである。
【図５】Ａ乃至Ｅは、図４の方法に従って形成される半導体デバイス例の製造段階を示す図である。
【図１Ａ】
2009519587.tif 000003
【図１Ｂ】
2009519587.tif 000004
【図２】
2009519587.tif 000005
【図３】
2009519587.tif 000006
【図４】
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【図５Ａ】
2009519587.tif 000008
【図５Ｂ】
2009519587.tif 000009
【図５Ｃ】
2009519587.tif 000010
【図５Ｄ】
2009519587.tif 000011
【図５Ｅ】
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【国際調査報告】
2009519587.tif 000013