(57)【要約】  シリアル・リンクの信号遷移特性ベースのコード化を本明細書及び特許請求の範囲に記載する。一実施例によれば、シリアル通信リンクに送信される対象のデータ・ストリームに応答して、データ・ストリームの１つ又は複数のビットが、データ・ストリームの信号遷移の頻度に基づいて求められるビット・オーダーによってコード化される。その結果、コード化前のデータ・ストリームの信号遷移の頻度に対してビット遷移数が少ないコード化データ・ストリームのシーケンスが生成される。その後、コード化データ・シーケンスが、シリアル通信リンクを介して送信される。他の方法及び装置も説明する。
2009516272.tif 000002
【特許請求の範囲】
【請求項１】
方法であって、
シリアル通信リンクに送信する対象のデータ・ストリームに応答して、前記データ・ストリームの信号遷移の頻度に基づいて求められるビット・オーダーに応じて前記データ・ストリームの１つ又は複数のビットをコード化する工程と、
前記コード化前の前記データ・ストリームの信号遷移の前記頻度に対してより低い数のビット遷移を有するコード化データ・ストリームにおけるシーケンスを、前記データ・ストリームにおける前記ビットの再配列によって形成する工程と、
前記コード化データ・ストリームを前記シリアル通信リンクに送信する工程とを含む方法。
【請求項２】
請求項１記載の方法であって、前記データ・ストリームの１つ又は複数のアクティビティ・ファクタを求める工程を更に備え、前記１つ又は複数のアクティビティ・ファクタの１つ又は複数の値を削減するために、前記データ・ストリームの１つ又は複数のビットのコード化が行われる方法。
【請求項３】
請求項１記載の方法であって、前記データ・ストリームの１つ又は複数のビットをコード化する工程は、同一の論理値を有する連続ビットの数を増加させるよう前記データ・ストリームの１つ又は複数のビットを再編成する工程を備える方法。
【請求項４】
請求項３記載の方法であって、前記データ・ストリームは第１のセグメント及び第２のセグメントを備え、前記データ・ストリームの１つ又は複数のビットをコード化する工程は、前記第１のセグメント内及び前記第２のセグメント内に同一の論理値を有する連続ビットの数に、前記第１のセグメント及び前記第２のセグメントの少なくとも１つの１つ又は複数のビットをコード化する工程と、
前記第１のセグメント及び前記第２のセグメントの前記コード化された少なくとも１つを直列化して、前記シリアル・リンクに送信するのに適したコード化データ・シーケンスの一部として前記第１のセグメント及び前記第２のセグメントを表すビット・シーケンスを生成する工程とを含む方法。
【請求項５】
請求項４記載の方法であって、
前記第１のセグメントのビットを第１のビット・オーダーでコード化する工程と、前記第２のセグメントのビットを、前記第１のビット・オーダーとは異なる第２のビット・オーダーでコード化する工程と、
前記コード化された第１のセグメント及び第２のセグメントを直列化して、前記第１のセグメント及び前記第２のセグメントを表す前記ビット・シーケンスを形成する工程とを更に含む方法。
【請求項６】
請求項５記載の方法であって、前記第１のセグメントがＬＳＢ（最下位ビット）からＭＳＢ（最上位ビット）にコード化され、前記第２のセグメントがＭＳＢからＬＳＢにコード化される方法。
【請求項７】
請求項５記載の方法であって、前記データ・ストリームがパラレル・バスから受け取られ、前記データ・ストリームの１つ又は複数のビットをコード化する工程は、前記パラレル・バスに適した第１の形式から前記シリアル通信リンクに適した第２の形式に前記データ・ストリームを変換する工程を備える方法。
【請求項８】
請求項７記載の方法であって、前記第１の形式から前記第２の形式に前記データ・ストリームを変換する工程は、データ処理システムのチップセット内のパラレル・シリアル変換器によって行われる方法。
【請求項９】
請求項８記載の方法であって、前記パラレル・シリアル変換器は、前記第１のビット・オーダー及び前記第２のビット・オーダーの一方によって前記データ・ストリームのセグメントがコード化されるか否かを制御するための方向制御ロジックを備える方法。
【請求項１０】
請求項１記載の方法であって、前記データ・ストリームがオーディオ・データを備え、前記シリアル通信リンクがオーディオ・リンクを備える方法。
【請求項１１】
装置であって、
シリアル通信リンクに送信する対象のデータ・ストリームに応答して、前記データ・ストリームの信号遷移の頻度に基づいて求められるビット・オーダーに応じて前記データ・ストリームの１つ又は複数のビットをコード化するための関連付けられたコード化器を有する入出力（Ｉ／Ｏ）回路であって、前記コード化器は、前記コード化前の前記データ・ストリームの信号遷移の前記頻度に対してより低い数のビット遷移を有するコード化データ・ストリームのシーケンスを、前記データ・ストリームにおける前記ビットの再配列によって形成する入出力回路と、
前記コード化器に結合され、コード化データ・シーケンスを前記シリアル通信リンクに送信するためのシリアル通信インタフェースとを備える装置。
【請求項１２】
請求項１１記載の装置であって、前記コード化器は、前記データ・ストリームの１つ又は複数のアクティビティ・ファクタを求め、
前記求められた１つ又は複数のアクティビティ・ファクタに基づいて、同一の論理値を有する連続ビットの数を増加させるよう前記データ・ストリームの１つ又は複数のビットを再編成するよう構成された装置。
【請求項１３】
請求項１２記載の装置であって、前記データ・ストリームは第１のセグメント及び第２のセグメントを備え、前記コード化器は、
前記第１のセグメントのビットを第１のビット・オーダーでコード化し、
前記第１のビット・オーダーとは異なる第２のビット・オーダーで前記第２のセグメントのビットをコード化し、
前記コ―ド化された第１のセグメント及び第２のセグメントを直列化して、前記第１のセグメント及び前記第２のセグメントを表すビット・シーケンスを形成するよう更に構成された装置。
【請求項１４】
請求項１３記載の装置であって、前記コード化器は、前記第１のセグメント及び前記第２のセグメントの少なくとも１つを、前記第１のビット・オーダー及び前記第２のビット・オーダーの１つによってコード化すべきであるか否かを制御するための方向制御ロジックを備える装置。
【請求項１５】
マシンによって実行されると方法を前記マシンに行わせる命令を記憶するマシン読み取り可能な媒体であって、
前記方法は、
シリアル通信リンクに送信する対象のデータ・ストリームに応答して、前記データ・ストリームの信号遷移の頻度に基づいて求められるビット・オーダーに応じて前記データ・ストリームの１つ又は複数のビットをコード化する工程と、
前記コード化前の前記データ・ストリームの信号遷移の前記頻度に対してより低い数のビット遷移を有するコード化データ・ストリームにおけるシーケンスを、前記データ・ストリームにおける前記ビットの再編成によって構成する工程と、
コード化データ・シーケンスを前記シリアル通信リンクに送信する工程とを含むマシン読み取り可能な媒体。
【請求項１６】
請求項１５記載のマシン読み取り可能な媒体であって、前記データ・ストリームの１つ又は複数のビットをコード化する工程は、同一の論理値を有する連続ビットの数を増加させるよう前記データ・ストリームの１つ又は複数のビットを再編成する工程を備え、前記データ・ストリームは、第１のセグメント及び第２のセグメントを備え、前記データ・ストリームの１つ又は複数のビットをコード化する工程は、
前記第１のセグメント内及び前記第２のセグメント内に同一の論理値を有する前記数の連続ビットに前記第１のセグメント及び前記第２のセグメントの少なくとも１つの１つ又は複数のビットをコード化する工程と、
前記第１のセグメント及び前記第２のセグメントの前記コード化された少なくとも１つを直列化して、前記シリアル・リンクに送信するのに適した前記第１のセグメント及び前記第２のセグメントを表すビットのシーケンスを生成する工程とを含むマシン読み取り可能な媒体。
【請求項１７】
請求項１５記載のマシン読み取り可能な媒体であって、前記方法は、
前記第１のセグメントのビットを第１のビット・オーダーでコード化する工程と、
前記第２のセグメントのビットを、前記第１のビット・オーダーとは異なる第２のビット・オーダーでコード化する工程と、
前記コード化された第１のセグメント及び第２のセグメントを直列化して、前記第１のセグメント及び前記第２のセグメントを表すビット・シーケンスを形成する工程とを更に含むマシン読み取り可能な媒体。
【請求項１８】
データ処理システムであって、
プロセッサを備え、
前記プロセッサに結合されたチップセットを備え、前記チップセットは、
シリアル通信リンクに送信する対象のデータ・ストリームに応答して、前記データ・ストリームの信号遷移の頻度に基づいて求められるビット・オーダーに応じて前記データ・ストリームの１つ又は複数のビットをコード化するための関連付けられたコード化器を有する入出力（Ｉ／Ｏ）回路を備え、前記コード化器は、前記コード化前の前記データ・ストリームの信号遷移の前記頻度に対してより低い数のビット遷移を有するコード化データ・ストリームのシーケンスを、前記データ・ストリームにおける前記ビットの再配列によって構成し、前記データ処理システムは、
前記コード化器に結合され、コード化データ・シーケンスを前記シリアル通信リンクに送信するためのシリアル通信インタフェースを更に備えるシステム。
【請求項１９】
請求項１８記載のシステムであって、前記コード化器は、
前記データ・ストリームの１つ又は複数のアクティビティ・ファクタを求め、
前記求められた１つ又は複数のアクティビティ・ファクタに基づいて、同一の論理値を有する連続ビットの数を増加させるよう前記データ・ストリームの１つ又は複数のビットを再編成するよう構成されたシステム。
【請求項２０】
請求項１９記載のシステムであって、前記データ・ストリームは第１のセグメント及び第２のセグメントを備え、前記コード化器は、
前記第１のセグメントのビットを第１のビット・オーダーでコード化し、
前記第１のビット・オーダーとは異なる第２のビット・オーダーで前記第２のセグメントのビットをコード化し、
前記コ―ド化された第１のセグメント及び第２のセグメントを直列化して、前記第１のセグメント及び前記第２のセグメントを表すビット・シーケンスを形成するよう更に構成されたシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例はデータ処理システムに関し、特に、シリアル・リンクの信号遷移特性ベースのコード化に関する。
【背景技術】
【０００２】
低電力用に最適化された回路の場合、Ｉ／Ｏ（入出力回路）における消費電力は、通常、総消費電力の約５０％である。このＩ／Ｏ消費電力は、Ｉ／Ｏパッドにおけるデバイスの比較的大きな寸法、並びに、Ｉ／Ｏピン、配線、及び接続回路による外部キャパシタンスによるものである。Ｉ／Ｏにおけるデバイスは、大きな外部キャパシタンスを駆動させるためには大きい必要があり、このことにより、それ自身の寄生容量が更に増加する。プリント回路基板上のキャパシタンスは、チップ内部のキャパシタンスの約１００倍である。前述のキャパシタンスを動的に充電し、放電すると、Ｉ／Ｏピンは、比較的大量の電力を消費する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
消費電力を低減させるためのＩ／Ｏのコード化が、最近利用されている。低電力用のＩ／Ｏのコード化は、実用的であり、商用のチップにおいて実現されている。しかし、従来の手法の大半は、パラレル・バス用に企図されている。
【課題を解決するための手段】
【０００４】
本発明の実施例は、本発明の実施例を例証するために用いる以下の説明及び添付図面を参照することによって最もよく理解することができる。
【発明を実施するための最良の形態】
【０００５】
シリアル・リンクの信号遷移特性ベースのコード化を本明細書及び特許請求の範囲に記載する。以下の説明では、数多くの詳細を表して本発明の実施例をより徹底的に説明している。しかし、こうした特定の詳細なしで本発明の実施例を実施し得るということは当業者に明らかであろう。一方、周知の構造及び装置は、詳細に示さず、ブロック図形式で示して、本発明の実施例を分かりにくくすることがないようにしている。
【実施例】
【０００６】
本明細書における、「一実施例」又は「実施例」への参照は、前述の実施例に関して記載した特定の構成、構造又は特性が本発明の少なくとも１つの実現例に含まれることを意味する。本明細書中の種々の箇所における句「一実施例における」は必ずしも、その全てが同じ実施例を表すものでない。
【０００７】
よって、一実施例では、シリアル・リンクを低電力コード化する手法が利用される。シリアル・リンクの例は、種々のデータ処理システムにおいて一般に用いられるオーディオ・リンクである。このコード化手法を用いることにより、特定の構成では、リンク消費電力の約１２．５％は、チップ内に付加された２つの単純な回路（この消費電力は無視してよい）のみを犠牲にして削減することができる。
【０００８】
本出願を通して、オーディオ・リンクは、シリアル・リンクの例として利用する。しかし、この手法はオーディオ・リンクに限定されるものでない。この手法は、このコード化手法を施してリンク消費電力を低減させるのに適した他のシリアル・リンクに施すことができる。
【０００９】
一般に、ＣＭＯＳ（相補型金属酸化物半導体）回路における消費電力は、静的消費電力（例えば、重複電流や、静的なＤＣすなわち直流電流）、及び動的消費電力として分類することが可能である。ＣＭＯＳ回路による動的消費電力は、
【００１０】
【数１】
2009516272.tif 000003
として求めることができる。
【００１１】
ここで、和は、回路のＮ個のノード全てにわたって算出される。Ｃｌｏａｄｉは、ノードｉにおける負荷キャパシタンスである。Ｖｄｄは電源電圧である。ｆは信号遷移周波数である。ｐｔｉは、ノードｉにおけるアクティビティ・ファクタである。回路において低電圧を達成するために、項Ｖｄｄ、Ｃｌｏａｄｉ、ｆ及びｐｔｉの１つ又は複数を低減させることができる。Ｖｄｄ及びＣｌｏａｄｉが固定の場合、ｐｔｉを低減させることが電力低減の点で効果的である。特定の時間間隔中の通信リンク又は通信チャネルの場合、アクティビティ・ファクタは、信号がチャネル内又はリンク内に何れかの方向において存在している時間の割合を表す。
【００１２】
低電力ＶＬＳＩ（超大規模集積回路）の設計の場合、性能（面積、レーテンシ及び周期）にあまり影響を及ぼすことなく低電圧回路を開発することに焦点がおかれる。消費電力を低減させる手法の実施例の背後にある考えは、低キャパシタンス側（例えば、内部回路）の遷移の数のわずかな増加を犠牲にしてでも、高キャパシタンス側（Ｉ／Ｏ）でのノードのアクティビティ・ファクタｐｔｉを低減させるために、信号遷移特性に応じてデータをコード化するということである。
【００１３】
例えば、図１に示すように、高品位（ＨＤ）オーディオのリンク・アーキテクチャは、データ処理システム上の次世代オーディオ・リンクである。ＨＤオーディオは、チップ（例えば、チップセット及びオーディオ・コデック）間のシリアル・リンクである。これは、比較的大きなＩ／Ｏキャパシタンスを有し、動的キャパシタンスの充電及び放電により、信号遷移中のＩ／Ｏ消費電力が比較的大きくなる。専用の入力シリアル・データ信号及び出力シリアル・データ信号（例えば、シリアル・データ入力のＳＤＩＮや、シリアル・データ出力のＳＤＯＵＴ）が存在している。各オーディオ・サンプル（例えば、サンプル毎に８ビット、１６ビット又は２４ビット）は、パラレル・シリアル変換シフタを通って進んで、受信側におけるシリアル・リンク及びシリアル・パラレル変換シフタに送信される。
【００１４】
分解能が８ビット（例えば、０−２５５の範囲）のオーディオ・サンプルの場合、例えば、多くの場合、サンプルの値はピーク値２５５の半分未満である（例えば、符号なしのコード化のみを検討する）。同様に、音声の会話の場合、時間のほぼ半分は静的段階であり、サンプル値は更に小さい。これは、各オーディオ・サンプルのＭＳＢ（最上位ビット）が０である割合が比較的高い（少なくとも約７５％）ということを意味する。
【００１５】
パラレルとシリアルとの間で変換するために、シフタを利用し、継続する各オーディオ・サンプルのＭＳＢの割合がゼロである割合が高いことも利用すれば、特定の実施例によれば、図２Ａに示すように、各サンプルにおけるビットの伝送シーケンスがインタレースされると、Ｉ／Ｏ信号のアクティビティ・ファクタｐｔｉが低減し得る。図２Ｂに示すような通常の送信の場合、データは、元のシーケンスによって送信される。
【００１６】
本発明の特定の実施例によれば、データ・ストリームの特定のセグメントの特定のビットを特定の順序に応じてコード化することができる。コード化の順序は、セグメントのアクティビティ・ファクタに基づいて求めることができる。アクティビティ・ファクタは、データ・ストリームが受け取られるとリアルタイムで求めることができる。一実施例では、データ・ストリームの特定のセグメントの特定のビットは、同一の論理値（例えば、論理値０又は１）を有する連続ビットの数が、コード化前のシーケンスの連続ビットの数よりも大きいようにコード化することができる。その結果、データ・ストリームの遷移の数（例えば、アクティビティ・ファクタ）を削減することができる。
【００１７】
特定の実施例では、図２Ｃに示すように進め（例えば、一サンプルおきに変換し）、第１のサンプルの場合、ＭＳＢ及びＬＳＢのシーケンスを変換し、次いで、第２のサンプルの場合、通常シーケンスとし、次いで、変換し、次いで通常シーケンスとすることができる。変換されたシーケンスでは、一実施例によれば、第１のサンプルのＭＳＢは、次のサンプルのＭＳＢに隣接してコード化される。前述の値がこの時点で同じ場合（このケースの７５％である）、信号遷移を削減することが可能である。
【００１８】
通常の元のシーケンスの場合、図２Ｂに示すように、ＭＳＢはＬＳＢに隣接する。ＭＳＢは、０である確率が７５％であり、ＬＳＢの値は、０と１との間でランダムに分布する。特定の実施例では、アクティビティ・ファクタ（遷移ファクタ（ｔｒａｎｓｉｔｉｏｎ  ｆａｃｔｏｒ）としても知られている）を以下、表１に示すように算出することが可能である。
【００１９】
【表１】
2009516272.tif 000004
【００２０】
変換されたシーケンスの場合、ＭＳＢは、サンプル間の２つの境界のうちの一度、次のサンプルのＭＳＢに隣接する。ＭＳＢが０である確率は７５％であり、ＬＳＢの値は０と１との間でランダムに分布する。２つのＭＳＢと２つのＬＳＢとの間のアクティビティ・ファクタは以下、表２に示すように算出することが可能である。
【００２１】
【表２】
2009516272.tif 000005
【００２２】
前述のように、ＬＳＢの値がランダムに分布しているので、変換されたシーケンスの、ＬＳＢのアクティビティ・ファクタに対する影響は比較的少ない。しかし、変換されたシーケンスは、２個の隣接サンプル全てにおけるＭＳＢのアクティビティ・ファクタをおおよそ、１／２から３／８に削減することができる。したがって、特定の実施例によって、各サンプル間の約１２．５％の信号アクティビティ・ファクタを削減することができる。
【００２３】
例えば、通常、シリアル・リンクであるオーディオ・リンク構成では、データ・ストリームをパラレル・バスから受け取ることができ、シリアル・リンクに送信する前にシリアル・データ・ストリームに変換する必要がある。通常、パラレル・シリアル変換器を利用して、並列のデータ・ストリームをシリアル・データ・ストリームに変換することができる。
【００２４】
図３は、通常のオーディオ・リンク・インタフェース回路において使用されるパラレル・シリアル変換器である。図３を参照すれば、装置３００は、ラッチ回路３０１と、シフタ回路３０２とを含む。入力データ・ストリーム３０４が並列に受け取られる場合、ロード信号３０３がアサートされると、ラッチ回路３０１が入力データ・ストリーム３０４をラッチする。その後、受け取られたクロック信号３０５のクロック・サイクル毎に、シフタ回路３０２は、シフト演算を介して、ラッチされたパラレル・データ・ストリームを、シリアル・リンクに送信する対象のシリアル・データ・ストリーム３０６に変換する。通常、データ・セグメントは、この構成においてＬＳＢからＭＳＢにシフトさせられる。
【００２５】
一実施例では、方向制御ロジックは、ＬＳＢからＭＳＢに、又は逆方向にデータ・セグメントをシフトさせるパラレル・シリアル変換器において利用される。図４は、一実施例によるパラレル・シリアル変換器の例を示すブロック図である。装置の例４００は、ハードウェア、ソフトウェア、又は両方の組み合わせで実現することができる。
【００２６】
図４を参照すれば、図３の装置３００と同様に、装置４００は、ラッチ回路４０１及びシフタ回路４０２を含む。入力データ・ストリーム４０４がパラレルで受け取られると、ラッチ回路４０１は、入力データ・ストリーム４０４をラッチする。その後、クロック・サイクル毎に、シフタ回路４０２はシフト演算を介して、ラッチされた並列データ・ストリームを、シリアル・リンクに送信する対象のシリアル・データ・ストリーム４０６に変換する。
【００２７】
更に、装置４００は、ラッチ回路４０１に結合され、方向制御信号４０８に応答して、シフタ・モジュール４０２によってシフトさせられる対象のラッチされたデータのビットの方向を制御するための方向制御ロジック４０７を更に含む。方向制御信号４０８は、データ・ストリーム４０４の１つ又は複数のアクティビティ・ファクタ（リアルタイムで求めることができる）に基づいて生成することができる。その結果、デ―タ・ストリームをＬＳＢからＭＳＢにシフトさせることができ、逆方向も同様である。
【００２８】
一実施例では、シリアル・バスの場合、オーディオ・サンプルをパラレル・シリアル変換するためのシフタ（例えば、単一方向、左、右）が既に存在しているので、左及び右の方向制御ロジックをシフタに付加することができる。例えば、リセット後に送信シーケンスが変換されているサンプルがどれであるかを識別するために、例えば、リセット後に、第１のサンプルは変換されず、第２は変換され、次いで、このパターンが続く。
【００２９】
図５は、別の実施例によるパラレル・シリアル変換器の例を示すブロック図である。例えば、装置５００は、図４の装置４００の一部として実現することができる。この例では、８ビットのデータ幅を有するデータ・ストリームも例証の目的で用いる。図５を参照すれば、装置５００は、ラッチ回路５０１及びシフタ回路５０２を含むが、それらに限定されるものでない。入力データ・ストリーム５０４が並列に受け取られる場合、ロード信号５０３がアサートされると、ラッチ回路５０１は入力データ・ストリーム５０４をラッチする。その後、受け取られたクロック信号５０５のクロック・サイクル毎に、シフタ回路５０２は、シフト演算を介して、シリアル・リンクに送信する対象のシリアル・データ・ストリーム５０６に、ラッチされた並列データ・ストリームを変換する。一実施例では、シフタ回路５０２は、制御信号５０８に応答して、方向制御信号５０７の出力に応じて、左から右に、又は逆方向に、ラッチされたデータをシフトさせることができる。方向制御信号５０８は、ラッチされたデータの１つ又は複数のアクティビティ・ファクタに基づいて求めることができる。他の構成部分も含み得る。
【００３０】
シフタ、及び追加された方向制御ロジックがチップ内にあるので、更なるコア・ロジックの消費電力が推定される。特定の実施例では、シフタの方向制御コア・ロジックは、約２．５７μＷの電力を消費し得る。同等の能力の場合、ＦＰＧＡは、ＡＳＩＣの電力の約２０倍の電力を消費する。よって、チップ内の更なるロジックの消費電力は、約０．１２８５μＷである。
【００３１】
通常の元のシーケンスで送信されるオーディオ・サンプルの場合、ＭＳＢ及びＬＳＢの信号遷移割合は約５０％であり得る。ＳＤＩＮのＩ／Ｏピン・キャパシタンスは約７．５ｐＦであり、クロック速度は２４ＭＨｚであり、Ｖｄｄは３．３Ｖであり、ｐｔｉは５０％であり、通常の元のシーケンスの下での２つのＩ／Ｏピンの信号遷移の消費電力は、
【００３２】
【数２】
2009516272.tif 000006
として求めることができる。
【００３３】
変換されたコード化送信シーケンスでは、ＭＳＢ及びＬＳＢの遷移の約１２．５％を削減することができ、よって、２４５μＷ×１２．５％＝３０．６μＷである。Ｉ／Ｏ消費電力は、約０．１２８５μＷの消費電力（削減される消費電力と比較してこれは無視してよい）の内部の更なる制御ロジックを犠牲にしてのみ削減することができる。
【００３４】
図６は、一実施例による、データをコード化する処理の例を示すフロー図である。処理６００は、ハードウェア（回路、専用ロジック等）、ソフトウェア（汎用コンピュータ・システム上や専用マシン上などで実行される）、又は両方の組み合わせを含み得る処理ロジックによって行うことができる。例えば、処理例６００は、図４の装置４００及び／又は図５の装置５００によって行うことができる。
【００３５】
一実施例では、処理６００は、シリアル通信リンクに送信される対象のデータ・ストリームに応答して、デ―タ・ストリームの信号遷移の頻度に基づいて求められるビット・オーダーに応じてデータ・ストリームの１つ又は複数のビットをコード化する工程と、データ・ストリーム内のビットの再配列によって、コード化前にデータ・ストリームの信号遷移の頻度に対してビット遷移数が低いコード化データ・ストリームにおいてシーケンスを形成する工程と、コード化データ・シーケンスをシリアル通信リンクに送信する工程とを含む（それらに限定されるものでない）。
【００３６】
図６を参照すれば、処理ロジックは、シリアル・リンクに送信される対象のデータ・ストリームを受け取る。ここで、データ・ストリームは第１のセグメント及び第２のセグメントを含む（ブロック６０２）。データ・ストリームは、例えば、パラレル・バスを介して受け取られるオーディオ・データ・ストリームの一部であり得る。データ・ストリームの形式又はデータ幅は、特定の実施例による種々の形式又はデータ幅（例えば、８ビット、１６ビットや３２ビットのデータ幅など）であり得る。データ・ストリームに応答して、処理ロジックは、例えば、第１のセグメント及び第２のセグメントに関して、データ・ストリームの１つ又は複数のアクティビティ・ファクタを求める（ブロック６０４）。アクティビティ・ファクタは、第１のセグメント及び第２のセグメントのビット・パターン（例えば、論理値「０」から論理値「１」への、又は逆方向の遷移）を表し得る。アクティビティ・ファクタは、リアルタイムで求めることができる。あるいは、アクティビティ・ファクタは、データ・ストリーム内（例えば、データ・ストリームに関連付けられたメタデータ内など）に埋め込むことができる。
【００３７】
処理ロジックは、１つ又は複数のアクティビティ・ファクタに基づいて求められるように第１のセグメント及び第２のセグメントの少なくとも１つのビット・オーダーを再編成する（ブロック６０６）。一実施例では、第１のセグメント及び第２のセグメントの少なくとも１つのビット・オーダーは、前述の１つ又は複数の手法を用いて行うことができる。例えば、アクティビティ・ファクタ（例えば、論理値「０」から論理値「１」への、又は逆方向の遷移の数）を削減するために、同一の論理値を有する連続ビットの数を増加させることができるように、第１のサンプル又は第２のサンプルを、直列化する前に反転させることができる。その後、第１のセグメント及び第２のセグメントの編成されたビット・オーダーがコード化され、シリアル・リンクへの送信に適したデータ・ストリーム・シーケンスが形成される（ブロック６０８）。他の演算も含み得る。
【００３８】
図７は、一実施例による、前述の１つ又は複数の手法を用いることができるシステム構成の例を示すブロック図である。例えば、システム７００は、図４及び／又は図５の装置４００及び／又は装置５００を有するデータ処理システムの一部として実現することができる。システム７００は、図６の処理６００の動作の１つ又は複数を行うことができる。
【００３９】
図７を参照すれば、システム７００は、これらに限定されないが、メモリ・コントローラ・ハブ（ＭＣＨ）７０６及びＩ／Ｏ（入出力）コントローラ・ハブ（ＩＣＨ）７０７を有するチップセット７０１を含む。ＭＣＨ７０６は、ＤＲＡＭ（ダイナミック・ランダムアクセス・メモリ）等であり得る主メモリに結合することができる。ＩＣＨ７０７は、図４の装置４００及び／又は図５の装置５００の一部又は全てを含み得るシリアル通信ロジック７０８を含み得る。一実施例では、シリアル通信ロジック７０８は、通信プロトコル等に依存するバス又は相互接続であり得るシリアル通信リンク７０３を介して１つ又は複数のシリアル通信インタフェース装置７０４乃至７０５に結合することができる。一実施例では、シリアル通信ロジックは、図６の処理６００の動作の一部又は全てを行うことができる。
【００４０】
一実施例では、チップセット７０１は、これに限定されないが、シリアル通信リンクに送信する対象のデータ・ストリームに応答して、データ・ストリームの信号遷移の頻度に基づいて求められるビット・オーダーに応じてデータ・ストリームの１つ又は複数のビットをコード化するための関連したコード化器を有する入出力（Ｉ／Ｏ）回路を含む。コード化器は、データ・ストリームにおけるビットの再配列により、コード化に先行して、データ・ストリームの信号遷移の頻度に対してより低いビット遷移数を有するコード化データ・ストリームのシーケンスを形成するよう構成される。装置は、コード化器に結合され、シリアル通信リンクにコード化データ・シーケンスを送信するためのシリアル通信インタフェースを更に含む。他の構成も存在し得る。
【００４１】
図８は、前述の構成の少なくとも１つを有する実施例を用いることができる例示的なコンピュータ・システムのブロック図である。一実施例では、コンピュータ・システム８００は、情報を通信するための通信機構、バス、又は相互接続８１１と、バス８１１と結合され、情報を処理する、主処理装置８１２などの集積回路構成部分とを含む。コンピュータ・システム８００における構成部分又は装置（主処理装置８１２やチップセット８３６など）の１つ又は複数は、前述の手法の実施例を用いることができる。主処理装置８１２は、装置として互いに機能する１つ又は複数のプロセッサを含み得る。
【００４２】
コンピュータ・システム８００は、バス８１１に結合され、情報、及び主処理装置８１２によって実行される対象の命令を記憶するランダム・アクセス・メモリ（ＲＡＭ）やその他のダイナミック記憶装置８０４（主メモリとも表す）を更に備える。主メモリ８０４は、主処理装置８１２による命令の実行中の一時変数やその他の中間情報の記憶にも用いることができる。
【００４３】
ファームウェア８０３は、ルーチン用の動作をＥＰＲＯＭ上に記憶させた電子的にプログラム可能なリード・オンリ・メモリ（ＥＰＲＯＭ）などの、ソフトウェア及びハードウェアの組み合わせであり得る。ファームウェア８０３は、ファウンデーション・コード（ｆｏｕｎｄａｔｉｏｎ  ｃｏｄｅ）、基本入出力システム・コード（ＢＩＯＳ）やその他の同様なコードを埋め込むことができる。ファームウェア８０３により、コンピュータ・システム８００自体がブートすることが可能になり得る。
【００４４】
コンピュータ・システム８００は、バス又は相互接続８１１に結合され、静的情報、及び主処理装置８１２用命令を記憶するリード・オンリー・メモリ（ＲＯＭ）及び／その他の静的記憶装置８０６も含み得る。静的記憶装置８０６は、ＯＳレベル及びアプリケーション・レベルのソフトウェアを記憶することができる。コンピュータ・システム８００は、バス８２１に結合され、コンピュータ・ユーザに向けて情報を表示するディスプレイ装置８２１（陰極線管（ＣＲＴ）ディスプレイや液晶ディスプレイ（ＬＣＤ）など）に更に結合され得る。チップセットは、ディスプレイ装置８２１とインタフェースし得る。
【００４５】
英数キーやその他のキーを含む英数入力装置（キーボード）８２２も、主処理装置８１２に情報及びコマンド選択を通信するためにバス８１１に結合することもできる。更なるユーザ入力装置は、バス８１１に結合され、方向情報及びコマンド選択を主処理装置８１２に通信し、ディスプレイ装置８２１上のカーソル移動を制御するカーソル制御装置８２３（マウス、トラックボール、トラックパッド、スタイラスやカーソル方向キーなど）である。チップセットは、入出力装置とインタフェースし得る。
【００４６】
バス８１１に結合することができる別の装置は、媒体（紙、フィルムや同様なタイプの媒体など）上に命令、データやその他の情報を印刷するために用いることができるハードコピー装置８２４である。更に、任意的には、音響記録及び再生装置（スピーカ及び／又はマイクロフォン（図示せず）など）を、コンピュータ・システム８００とオーディオ・インタフェースするために、バス８１１に結合することができる。バス８１１に結合することができる別の装置は、有線／無線通信機能８２５である。
【００４７】
一実施例によれば、チップセット８３６は、図６の処理６００に関係する１つ又は複数の動作を行うことができる、図４の装置４００及び／又は図５の装置５００の一部又は全てを含み得る。他の構成部分も含み得る。
【００４８】
よって、シリアル・リンクの信号遷移特性ベースのコード化を本明細書及び特許請求の範囲に記載してきた。以下の詳細な説明の一部は、コンピュータ・メモリ内のデータ・ビットに対する演算のアルゴリズム及び記号表現によって提示している。前述のアルゴリズムの記述及び表現は、当該技術分野における他の当業者に自らの成果の本質を効果的に伝えるうえでデータ処理技術分野における当業者によって用いられる手段である。アルゴリズムは本明細書では、かつ一般には、所望の結果につながる筋の通った一連の演算であるように考えられている。演算とは、物理的数量の物理的操作を必要とするものである。必然的ではないが通常は、前述の数量は、記憶、転送、合成、比較、及びその他の方法で操作することができる電気信号又は磁気信号の形式を呈する。ビット、値、構成要素、記号、文字、項、数字等として前述の信号を、主に慣用の理由で場合によっては表すことが好都合であることが明らかになった。しかし、前述及び同様な語は全て、適切な物理的数量と関連付けられるものとし、前述の数量に付される好都合なラベルに過ぎない。以下の記載から明らかであるように、別途明記しない限り、本明細書を通して、「処理」あるいは「計算」あるいは「算出」あるいは「判定」あるいは「表示」等などの語を利用した記載は、コンピュータ・システムのメモリ又はレジスタやその他の前述の情報記憶装置、情報伝送装置、若しくは情報表示装置内の物理的数量として同様に表される他のデータに、コンピュータ・システムのレジスタ及びメモリ内の物理的（電子的）数量として表されるデータを操作し、変換する、コンピュータ・システムや同様な電子計算装置の動作及び処理を表す。
【００４９】
本発明の実施例は、本明細書及び特許請求の範囲記載の動作を行う装置にも関する。この装置は、必要な目的で特別に構成することができるか、又は、コンピュータに格納されたコンピュータ・プログラムによって選択的に起動又は再構成される汎用コンピュータを備え得る。前述のコンピュータ・プログラムは、コンピュータ読み取り可能な記憶媒体（電子命令を格納するのに適しており、それぞれがコンピュータ・システム・バスに結合されている何れかのタイプのディスク（フロッピー（登録商標）・ディスク、光ディスク、ＣＤ−ＲＯＭ及び光磁気ディスクなど）、リード・オンリー・メモリ（ＲＯＭ）、ランダム・アクセス・メモリ（ＲＡＭ）、消去可能なプログラマブルＲＯＭ（ＥＰＲＯＭ）、電子的に消去可能なプログラマブルＲＯＭ（ＥＥＰＲＯＭ）、磁気カード若しくは光カード、又は何れかのタイプの媒体（これらに限定されない）など）に格納することができる。
【００５０】
本明細書及び特許請求の範囲記載のアルゴリズム及びディスプレイは、何れの特定のコンピュータやその他の装置にも固有に関係していない。種々の汎用システムを本明細書及び特許請求の範囲記載の教示によってプログラムとともに用いることができるか、又は、要求される方法工程を実行するために、より専用の装置を構成することが好都合であることが明らかになり得る。前述の種々のシステムに要求される構造は以下の記載から明らかになる。更に、本発明の実施例は、何れの特定のプログラミング言語を参照しても説明されていない。各種のプログラミング言語を用いて、本明細書及び特許請求の範囲記載の本発明の実施例の教示を実現することができる。
【００５１】
マシン読み取り可能な媒体は、マシン（例えば、コンピュータ）によって読み取り可能な形式で情報を記憶するか又は伝送する何れかの機構を含み得る。例えば、マシン読み取り可能な媒体は、リード・オンリ・メモリ（「ＲＯＭ」）、ランダム・アクセス・メモリ（「ＲＡＭ」）、磁気ディスク記憶媒体、光記憶媒体、フラッシュ・メモリ装置、電気的、光学的、音響的やその他の形式の伝搬信号（例えば、搬送波、赤外線信号、ディジタル信号等）等を含む。
【００５２】
上記明細書では、本発明の実施例を、その特定の例示的な実施例を参照して説明してきた。特許請求の範囲に記載した本発明の更に広い趣旨及び範囲から逸脱しない限り、種々の修正をそれに対して行うことができることが分かる。本明細書及び図面はよって、限定的な意味合いでなく例証的な意味合いで解するものとする。
【図面の簡単な説明】
【００５３】
【図１】実施例に用いることができるシリアル・リンクを表すオーディオ・リンクである。
【図２】Ａ、Ｂ、Ｃは特定の実施例による、データ・ストリームの別々のビット構成を示すブロック図である。
【図３】パラレル・シリアル変換器を示すブロック図である。
【図４】一実施例による、符号器の例を示すブロック図である。
【図５】別の実施例による、符号器の例を示すブロック図である。
【図６】一実施例による、データ・ストリームを符号化する処理の例を示すフロー図である。
【図７】一実施例による、データ・ストリームを符号化する装置の例を示すブロック図である。
【図８】実施例に用いることができるデータ処理システムのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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