(57)【要約】【課題】  高密度のシェブロンｆｉｎＦＥＴデバイス及び高密度のシェブロンｆｉｎＦＥＴデバイスを製造する方法を提供する。【解決手段】  ｆｉｎＦＥＴを形成するための方法、構造体及び位置合わせ手順である。この方法は、第１のマスクを用いてｆｉｎＦＥＴの第１のフィンを定めることと、第２のマスクを用いてｆｉｎＦＥＴの第２のフィンを定めることとを含む。構造体は、単結晶半導体材料である一体の第１及び第２のフィンを含み、第１及び第２のフィンの長手方向軸は同じ結晶方向に位置合わせされるが、互いからオフセットされる。位置合わせ手順は、ゲートマスク上の位置合わせマークを、第１のフィンを定めるのに用いられる第１のマスク及び第２のフィンを定めるのに用いられる第２のマスクによって別個に形成された位置合わせターゲットに同時に位置合わせすることを含む。【選択図】      図１
2009509344.tif 000002
【特許請求の範囲】
【請求項１】
バルク基板の上面上に形成された絶縁層と前記絶縁層の上面上に形成された単結晶半導体層を有する基板とを準備するステップと、
第２のフォトマスク上の第２のフィンパターンを第１のフォトマスク上の第１のフィンパターンに位置合わせするステップであって、前記第１のフィンパターンは第１及び第２の遠位端を有し、前記第２のフィンパターンは第１及び第２の遠位端を有する、ステップと、
前記半導体層内に第１のｆｉｎＦＥＴのフィンを形成するステップであって、前記第１のｆｉｎＦＥＴの前記フィンは前記第１のフィンパターンによって定められる、ステップと、
前記半導体層内に第２のｆｉｎＦＥＴのフィンを形成するステップであって、前記第２のｆｉｎＦＥＴの前記フィンは前記第２のフィンパターンによって定められる、ステップと
を含む方法。
【請求項２】
前記第２のフィンパターンの前記第１の端部を前記第１のフィンパターンの前記第２の端部と重ねるステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記単結晶半導体層の結晶面は、前記単結晶半導体層の上面に対してほぼ垂直であり、前記第１のフィンの長手方向軸及び前記第２のフィンの長手方向軸は、前記結晶面及び前記単結晶半導体層の前記上面に対してほぼ平行に位置合わせされる、請求項１に記載の方法。
【請求項４】
前記第１のフィンの前記長手方向軸及び前記第２のフィンの前記長手方向軸は、前記結晶面に対してほぼ垂直方向にオフセットされる、請求項３に記載の方法。
【請求項５】
前記第１のフィンの上に第１のゲートを形成し、前記第２のフィンの上に第２のゲートを形成するステップであって、前記第１のゲートの長手方向軸は前記第１のフィンの前記長手方向軸に直交せず、前記第２のゲートの長手方向軸は前記第２のフィンの前記長手方向軸に直交せず、前記第１のゲートの前記長手方向軸は前記第２のゲートの前記長手方向軸に対してほぼ平行である、ステップをさらに含む、請求項３に記載の方法。
【請求項６】
前記第１のフィンを形成する前記ステップ及び前記第２のフィンを形成する前記ステップは、前記半導体層の同じ単一のエッチングを含む、請求項１に記載の方法。
【請求項７】
前記エッチングは、
前記半導体層からブロックを形成するステップであって、前記ブロックは、前記第１及び第２のフィンと一体であり、かつ、第３のフォトマスク上のブロックパターンによって定められ、前記ブロックパターンは、前記第２のフィンパターンの前記第１の端部及び前記第１のフィンパターンの前記第２の端部と重なるように位置合わせされる、ステップを含む、請求項６に記載の方法。
【請求項８】
前記半導体層の上にマンドレル層を形成するステップと、
前記マンドレル層内にマンドレルを形成するステップであって、前記マンドレルは前記第１のフィンパターン及び前記第２のフィンパターンによって定められる、ステップと、
前記マンドレルの側壁上にスペーサを形成するステップと、
前記マンドレルを除去するステップと、
前記スペーサ又はハードマスク層内のパターンによって保護されていない前記半導体層をエッチングするステップであって、前記ハードマスク層は前記マンドレル層の上面上に形成され、前記ハードマスク層内の前記パターンは前記スペーサによって定められる、ステップと
をさらに含む、請求項１に記載の方法。
【請求項９】
前記エッチングの前に前記スペーサの全体より少ない部分を除去するステップをさらに含む、請求項８に記載の方法。
【請求項１０】
前記基板上にフォトレジスト層を形成するステップと、
前記第１のフォトマスクを用いて前記フォトレジスト層を露光するステップと、
前記第２のフォトマスクを用いて前記フォトレジスト層を露光するステップと、
前記フォトレジスト層を現像するステップと
をさらに含む、請求項１に記載の方法。
【請求項１１】
前記基板上に第１のフォトレジスト層を形成するステップと、
前記第１のフォトマスクを用いて前記第１のフォトレジスト層を露光するステップと、
前記第１のフォトレジスト層を現像するステップと、
前記第１のフォトレジスト層を現像する前記ステップの後に前記第１のフォトレジスト層の上に第２のフォトレジスト層を形成するステップと、
前記第２のフォトマスクを用いて前記第２のフォトレジスト層を露光するステップと、
前記第２のフォトレジスト層を現像するステップと
をさらに含む、請求項１に記載の方法。
【請求項１２】
第３のフォトマスクを、前記第１及び第２のフォトマスクによって前記基板上に定められた位置合わせターゲットに位置合わせするステップであって、前記第３のフォトマスクは、前記第１のｆｉｎＦＥＴの第１のゲート及び前記第２のｆｉｎＦＥＴの第２のゲートを定める、ステップをさらに含む、請求項１に記載の方法。
【請求項１３】
前記単結晶半導体層はシリコンであり、前記半導体層の上面は（１００）面にあり、前記第１のフィンの長手方向軸及び前記第２のフィンの長手方向軸は、前記半導体層の{１００}面及び前記半導体表面の前記上面に対してほぼ平行に位置合わせされる、請求項１に記載の方法。
【請求項１４】
前記第１のフィンの上に第１のゲートを形成し、前記第２のフィンの上に第２のゲートを形成するステップであって、前記第１のゲートの長手方向軸は前記第１のフィンの前記長手方向軸から反時計回りに約６７．５°回転され、前記第２のゲートの長手方向軸は前記第２のフィンの前記長手方向軸から時計回りに約６７．５°回転され、前記第１のゲートの前記長手方向軸は前記第２のゲートの前記長手方向軸に対してほぼ平行である、ステップをさらに含む、請求項１３に記載の方法。
【請求項１５】
前記単結晶半導体層はシリコンであり、前記半導体層の上面は（１００）面にあり、前記第１のフィンの長手方向軸及び前記第２のフィンの長手方向軸は、前記半導体層の{１１０}面及び前記半導体表面の前記上面に対してほぼ平行に位置合わせされる、請求項１に記載の方法。
【請求項１６】
前記第１のフィンの上に第１のゲートを形成し、前記第２のフィンの上に第２のゲートを形成するステップをさらに含み、前記第１のゲートの長手方向軸は前記第１のフィンの前記長手方向軸から時計回りに約６７．５°回転され、前記第２のゲートの長手方向軸は前記第２のフィンの前記長手方向軸から時計回りに約６７．５°回転され、前記第１のゲートの前記長手方向軸は前記第２のゲートの前記長手方向軸に対してほぼ平行である、請求項１５に記載の方法
【請求項１７】
バルク基板の上面上に形成された絶縁層を有する基板と、
前記絶縁層の上面上の単結晶半導体の第１のフィンであって、前記第１のフィンは第１及び第２の遠位端を有する、単結晶半導体の第１のフィンと、
前記絶縁層の前記上面上の単結晶半導体の第２のフィンであって、前記第２のフィンは第１及び第２の遠位端を有する、単結晶半導体の第２のフィンと、
前記第１のフィンの前記第２の端部と前記第２のフィンの前記第１の端部との間の単結晶シリコン・ブロックであって、前記ブロックは前記第１及び第２のフィンと一体であり、かつ、前記第１のフィンと同じ結晶構造を有する、単結晶シリコン・ブロックと、
前記第１のフィンの上面に対してほぼ垂直な前記第１のフィンの結晶面と
を備え、
前記第１のフィンの長手方向軸及び前記第２のフィンの長手方向軸は、前記結晶面及び前記第１のフィンの前記上面に対してほぼ平行に位置合わせされ、
前記第１のフィンの前記長手方向軸及び前記第２のフィンの前記長手方向軸は、前記結晶面に対してほぼ垂直方向にオフセットされる、構造体。
【請求項１８】
前記第１のフィンの前記第２の遠位端は、前記第２のフィンの前記第１の遠位端に当接し、前記第２のフィンは前記第１のフィンと一体である、請求項１７に記載の構造体。
【請求項１９】
前記第１のフィンの側壁及び前記上面に接触する第１のゲート、及び、前記第２のフィンの側壁及び上面と接触する第２のゲートであって、前記第１のゲートの長手方向軸は前記第１のフィンの前記長手方向軸と直交せず、前記第２のゲートの長手方向軸は前記第２のフィンの前記長手方向軸と直交せず、前記第１のゲートの前記長手方向軸は前記第２のゲートの前記長手方向軸に対してほぼ平行であり、前記第１及び第２のゲートはゲート誘電体の上にゲート電極を含む、第１のゲート及び第２のゲートをさらに含む、請求項１７に記載の構造体。
【請求項２０】
前記第１のフィンの前記上面上の第１の誘電体キャップと、前記第２のフィンの上面上の第２の誘電体キャップとをさらに含む、請求項１７に記載の構造体。
【請求項２１】
前記第１のフィンの側壁及び上面に接触する第１のゲート、及び、前記第２のフィンの側壁及び上面と接触する第２のゲートであって、前記第１のゲートの長手方向軸は前記第１のフィンの前記長手方向軸と直交せず、前記第２のゲートの長手方向軸は前記第２のフィンの前記長手方向軸と直交せず、前記第１のゲートの前記長手方向軸は前記第２のゲートの前記長手方向軸に対してほぼ平行であり、前記第１及び第２のゲートはゲート誘電体の上にゲート電極を含む、第１のゲート及び第２のゲートをさらに含む、請求項２０に記載の構造体。
【請求項２２】
前記第１及び第２のフィンは単結晶シリコンであり、前記第１及び第２のフィンの前記上面は（１００）面にあり、前記第１のフィンの長手方向軸及び前記第２のフィンの長手方向軸は、前記第１及び第２のフィンのそれぞれの{１００}面及び前記第１及び第２のフィンのそれぞれの上面に対してほぼ平行に位置合わせされる、請求項１７に記載の構造体。
【請求項２３】
前記第１のフィンの上の第１のゲート及び前記第２のフィンの上の第２のゲートであって、前記第１のゲートの長手方向軸は前記第１のフィンの前記長手方向軸から反時計周りに約６７．５°回転され、前記第２のゲートの長手方向軸は前記第２のフィンの前記長手方向軸から時計回りに約６７．５°回転され、前記第１のゲートの前記長手方向軸は前記第２のゲートの前記長手方向軸に対してほぼ平行である、第１のゲート及び第２のゲートをさらに含む、請求項２２に記載の構造体。
【請求項２４】
前記第１及び第２のフィンは単結晶シリコンであり、前記第１及び第２のフィンの前記上面は（１１０）面にあり、前記第１のフィンの長手方向軸及び前記第２のフィンの長手方向軸は、第１及び第２のフィンのそれぞれ{１１０}面及び前記第１及び第２のフィンのそれぞれ上面に対してほぼ平行に位置合わせされる、請求項１７に記載の構造体。
【請求項２５】
前記第１のフィンの上の第１のゲート及び前記第２のフィンの上の第２のゲートであって、前記第１のゲートの長手方向軸は前記第１のフィンの前記長手方向軸から時計周りに約６７．５°回転され、前記第２のゲートの長手方向軸は前記第２のフィンの前記長手方向軸から時計回りに約６７．５°回転され、前記第１のゲートの前記長手方向軸は前記第２のゲートの前記長手方向軸に対してほぼ平行である、第１のゲート及び第２のゲートをさらに含む、請求項２４に記載の構造体。
【請求項２６】
バルク基板の上面上に形成された絶縁層を有する基板と、
前記絶縁層の上面上の単結晶シリコンの第１のフィンであって、前記第１のフィンは第１及び第２の遠位端を有し、前記第１のフィンの上面は前記第１のフィンの結晶構造の（１００）面と同一平面上にあり、前記第１のフィンの長手方向軸は前記第１のフィンの前記結晶構造の｛１００｝面に対してほぼ平行である、単結晶シリコンの第１のフィンと、
前記絶縁層の上面上の単結晶シリコンの第２のフィンであって、前記第２のフィンは第１及び第２の遠位端を有し、前記第２のフィンの上面は前記第２のフィンの結晶構造の（１００）面と同一平面上にあり、前記第１のフィンの長手方向軸は前記第２のフィンの前記結晶構造体の｛１００｝面に対してほぼ平行である、単結晶シリコンの第２のフィンと、
前記第１のフィンの前記第２の端部と前記第２のフィンの前記第１の端部との間の第１の単結晶シリコン・ブロックであって、前記第１のブロックは前記第１及び第２のフィンと一体であり、かつ、前記同じ結晶構造を有する、第１の単結晶シリコン・ブロックと、
前記絶縁層の上面上の単結晶シリコンの第３のフィンであって、前記第３のフィンは第１及び第２の遠位端を有し、前記第３のフィンの上面は前記第３のフィンの結晶構造の（１１０）面と同一平面上にあり、前記第１のフィンの長手方向軸は前記第３のフィンの前記結晶構造の{１１０}面に対してほぼ平行である、単結晶シリコンの第３のフィンと、
前記絶縁層の上面上の単結晶シリコンの第４のフィンであって、前記第４のフィンは第１及び第２の遠位端を有し、前記第４のフィンの上面は前記第４のフィンの結晶構造の（１１０）面と同一平面上にあり、前記第４のフィンの長手方向軸は前記第４のフィンの前記結晶構造の{１１０}面に対してほぼ平行であり、前記第３のフィンの前記第２の遠位端は前記第４のフィンの前記第１の遠位端に当接し、前記第４のフィンは前記第３のフィンと一体である、単結晶シリコンの第４のフィンと、
前記第４のフィンの前記第２の端部と前記第３のフィンの前記第１の端部との間の第２の単結晶シリコン・ブロックであって、前記第２のブロックは前記第３及び第４のフィンと一体であり、かつ、前記同じ結晶構造を有する、第２の単結晶シリコン・ブロックと
を備え、
前記第１のフィンの前記長手方向軸及び前記第２のフィンの前記長手方向軸は、共通の{１００}面に対してほぼ垂直方向にオフセットされ、
前記第３のフィンの前記長手方向軸及び前記第４のフィンの前記長手方向軸は、共通の{１１０}面に対してほぼ垂直方向にオフセットされ、
前記第１、第２、第３及び第４のフィンは同じ結晶構造を有する、構造体。
【請求項２７】
前記第１のフィンの側壁及び前記上面に接触する第１のゲート、並びに、前記第２のフィンの側壁及び前記上面に接触する第２のゲートであって、前記第１のゲートの長手方向軸は前記第１のフィンの前記長手方向軸から反時計回りに約６７．５°回転され、前記第２のゲートの長手方向軸は前記第２のフィンの前記長手方向軸から時計回りに約６７．５°回転され、前記第１のゲートの前記長手方向軸は前記第２のゲートの前記長手方向軸に対してほぼ平行であり、前記第１及び第２のゲートは第１のゲート誘電体の上に第１のゲート電極を含む、第１のゲート及び第２のゲートと、
前記第３のフィンの側壁及び前記上面に接触する第３のゲート、並びに、前記第４のフィンの側壁及び前記上面に接触する第４のゲートであって、前記第３のゲートの長手方向軸は前記第３のフィンの前記長手方向軸から時計回りに約６７．５°回転され、前記第４のゲートの長手方向軸は前記第４のフィンの前記長手方向軸から時計回りに約６７．５°回転され、前記第３のゲートの前記長手方向軸は前記第４のゲートの前記長手方向軸に対してほぼ平行であり、前記第３及び第４のゲートは第２のゲート誘電体の上に第２のゲート電極を含む、第３のゲート及び第４のゲートと
をさらに含む、請求項２６に記載の構造体。
【請求項２８】
前記第１のゲートの第１の側にある前記第１のフィン内のＮドープされたソース／ドレイン、及び、前記第１のゲートの第２の側にある前記第１のフィン内のＮドープされたソース／ドレインと、
前記第２のゲートの第１の側にある前記第２のフィン内のＮドープされたソース／ドレイン、及び、前記第２のゲートの第２の側にある前記第２のフィン内のＮドープされたソース／ドレインと、
前記第３のゲートの第１の側にある前記第３のフィン内のＰドープされたソース／ドレイン、及び、前記第３のゲートの第２の側にある前記第３のフィン内のＰドープされたソース／ドレインと、
前記第４のゲートの第１の側にある前記第４のフィン内のＰドープされたソース／ドレイン、及び、前記第４のゲートの第２の側にある前記第４のフィン内のＰドープされたソース／ドレインと
をさらに含む、請求項２７に記載の構造体。
【請求項２９】
前記第１のフィンの前記上面上の第１の誘電体キャップ及び前記第２のフィンの前記上面上の第２の誘電体キャップと、
前記第３のフィンの前記上面上の第３の誘電体キャップ及び前記第４のフィンの前記上面上の第４の誘電体キャップと
をさらに含む、請求項２６に記載の構造体。
【請求項３０】
前記第１のフィンの側壁に接触する第１のゲート、並びに、前記第２のフィンの側壁に接触する第２のゲートであって、前記第１のゲートの長手方向軸は前記第１のフィンの前記長手方向軸から反時計回りに約６７．５°回転され、前記第２のゲートの長手方向軸は前記第２のフィンの前記長手方向軸から時計回りに約６７．５°回転され、前記第１のゲートの前記長手方向軸は前記第２のゲートの前記長手方向軸に対してほぼ平行であり、前記第１及び第２のゲートは第１のゲート誘電体の上に第１のゲート電極を含む、第１のゲート及び第２のゲートと、
前記第３のフィンの側壁に接触する第３のゲート、並びに、前記第４のフィンの側壁に接触する第４のゲートであって、前記第３のゲートの長手方向軸は前記第３のフィンの前記長手方向軸から時計回りに約６７．５°回転され、前記第４のゲートの長手方向軸は前記第４のフィンの前記長手方向軸から時計回りに約６７．５°回転され、前記第３のゲートの前記長手方向軸は前記第４のゲートの前記長手方向軸に対してほぼ平行であり、前記第３及び第４のゲートは第２のゲート誘電体の上に第２のゲート電極を含む、第３のゲート及び第４のゲートと
をさらに含む、請求項２９に記載の構造体。
【請求項３１】
前記第１のゲートの第１の側にある前記第１のフィン内のＮドープされたソース／ドレイン、及び、前記第１のゲートの第２の側にある前記第１のフィン内のＮドープされたソース／ドレインと、
前記第２のゲートの第１の側にある前記第２のフィン内のＮドープされたソース／ドレイン、及び、前記第２のゲートの第２の側にある前記第２のフィン内のＮドープされたソース／ドレインと、
前記第３のゲートの第１の側にある前記第３のフィン内のＰドープされたソース／ドレイン、及び、前記第３のゲートの第２の側にある前記第３のフィン内のＰドープされたソース／ドレインと、
前記第４のゲートの第１の側にある前記第４のフィン内のＰドープされたソース／ドレイン及び前記第４のゲートの第２の側にある前記第４のフィン内のＰドープされたソース／ドレインと
をさらに含む、請求項３０に記載の構造体。
【請求項３２】
１つ又は複数の層を有する基板を準備するステップと、
前記１つ又は複数の層の最上層上の第１のフォトレジスト層内に第１の像及び第１の位置合わせターゲット像を形成するステップと、
前記１つ又は複数の層の前記最上層上の第２のフォトレジスト層内に第２の像及び第２の位置合わせターゲット像を形成するステップと、
前記第１の像及び前記第１の位置合わせターゲット像を前記１つ又は複数の層の１つ又は複数に転写し、これにより、前記１つ又は複数の層の少なくとも１つの中に第１のフィーチャ及び第１の位置合わせターゲットが形成されるステップと、
前記第２の像及び前記第２の位置合わせターゲット像を前記１つ又は複数の層の１つ又は複数に転写し、これにより、前記１つ又は複数の層の少なくとも１つの中に第２のフィーチャ及び第２の位置合わせターゲットが形成されるステップと、
前記第１及び第２のフォトレジスト層を除去するステップと、
前記最上層上に形成された付加的な層上、又は、前記１つ又は複数の層の残りの最上層上に第３のフォトレジスト層を形成するステップと、
フォトマスクの位置合わせマークを前記第１及び第２の位置合わせターゲットに同時に位置合わせするステップであって、前記フォトマスクは第３及び第４の像を含む、ステップと、
前記第３及び第４の像を前記付加的な層に転写し、これにより、前記付加的な層内に第３及び第４のフィーチャが形成されるステップと
含む方法。
【請求項３３】
前記第１及び第２のフォトレジスト層は同じ層である、請求項３２に記載の方法。
【請求項３４】
前記第１の像はｆｉｎＦＥＴの第１のフィンのものであり、前記第２の像はｆｉｎＦＥＴの第２のフィンのものであり、前記第３の像は前記第１のｆｉｎＦＥＴのゲートのものであり、前記第４の像は前記第２のｆｉｎＦＥＴのゲートのものである、請求項３２に記載の方法。
【請求項３５】
前記第１の位置合わせターゲット、前記第２の位置合わせターゲット、及び前記位置合わせマークは第１及び第２の端部を有するバーであり、前記第１及び第２の位置合わせターゲットは列状に配置され、前記第１及び第２の位置合わせターゲットの前記第１の端部は前記列の第１の側上に配置され、前記第１及び第２の位置合わせターゲットの前記第２の端部は前記列の第２の側上に配置され、前記第１の位置合わせターゲットの長手方向軸は前記第２の位置合わせターゲットの長手方向軸とほぼ平行であり、前記第１及び第２の位置合わせターゲットは互いに噛み合わされ、
前記位置合わせマークを、前記第１の位置合わせターゲットと第２の位置合わせターゲットとの間に位置決めし、前記位置合わせマークの長手方向軸を、前記第１又は第２の位置合わせターゲットの前記長手方向軸とほぼ平行に位置合わせするステップと、
前記位置合わせターゲットに対して前記位置合わせマークの前記位置を調整し、前記第１の位置合わせターゲットの前記第１の端部と前記位置合わせマークの前記第１の端部との間の第１の距離が、前記第２の位置合わせターゲットの前記第２の端部と前記位置合わせマークの前記第２の端部との間の第２の距離とほぼ等しくなるようにするステップであって、前記第１及び第２の距離は、前記第１の位置合わせターゲット、前記第２の位置合わせターゲット、又は前記位置合わせマークの前記長手方向軸に対してほぼ平行方向に測定される、ステップと、
をさらに含む、請求項３２に記載の方法。
【請求項３６】
前記位置合わせマークを前記第１の位置合わせターゲットと前記第２の位置合わせターゲットとの間に位置合わせする前記ステップは、
前記基板に対して前記フォトマスクを移動させて、前記位置決めするステップ及び前記調整するステップに影響を及ぼすステップをさらに含む、請求項３５に記載の方法。
【請求項３７】
前記第１の位置合わせターゲット、前記第２の位置合わせターゲット、及び前記位置合わせマークは第１及び第２の端部を有するバーであり、前記第１及び第２の位置合わせターゲットは、ターゲット列状に配置され、前記第１及び第２の位置合わせターゲットの前記第１の端部は前記ターゲット列の第１の側上に配置され、前記第１及び第２の位置合わせターゲットの前記第２の端部は前記ターゲット列の第２の側上に配置され、前記第１の位置合わせターゲットの長手方向軸は、前記第２の位置合わせターゲットの長手方向軸とほぼ平行であり、前記第１及び第２の位置合わせターゲットは互いに噛み合わされ、
前記ターゲット列の前記第１の側上に前記位置合わせマークの第１のサブセットの第１の列を位置決めし、前記ターゲット列の前記第２の側上に前記位置合わせマークの第２のサブセットの第２の列を位置決めし、前記位置合わせマークの長手方向軸を、前記第１又は第２の位置合わせターゲットの前記長手方向軸とほぼ平行に位置合わせするステップと、
前記位置合わせターゲットに対して前記位置合わせマークの前記位置を調整し、前記第１の位置合わせターゲットの前記第１の端部と前記第１の列の前記位置合わせマークの前記第２の端部との間の第１の距離が、前記第２の位置合わせターゲットの前記第２の端部と前記位置合わせマークの前記第１の端部との間の第２の距離とほぼ等しくなり、かつ、前記第１の位置合わせターゲットの前記第２の端部と前記第２の列の前記位置合わせマークの前記第１の端部との間の第３の距離が、前記第２の位置合わせターゲットの前記第１の端部と前記第１の列の前記位置合わせマークの前記第２の端部との間の第４の距離とほぼ等しくなるようにするステップであって、前記第１、第２、第３、及び第４の距離は、前記第１の位置合わせターゲット、前記第２の位置合わせターゲット、又は前記位置合わせマークの前記長手方向軸に対してほぼ平行方向に測定される、ステップと
をさらに含む、請求項３２に記載の方法。
【請求項３８】
前記位置合わせマークを前記位置合わせターゲット間に位置合わせする前記ステップは、
前記基板に対して前記フォトマスクを移動させて、前記位置決めするステップ及び前記調整するステップに影響を及ぼすステップをさらに含む、請求項３７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造体及び処理の分野に関し、より具体的には、本発明は、シェブロン（Chevron）ｆｉｎＦＥＴデバイス及びｆｉｎＦＥＴデバイスを製造する方法に関する。
【背景技術】
【０００２】
ｆｉｎＦＥＴは、ＦＥＴのボディが単結晶半導体材料のブロック又はフィンであり、ゲートがフィンの側壁上に形成された電界効果トランジスタ（ＦＥＴ）である。シェブロンｆｉｎＦＥＴは、ＮチャネルｆｉｎＦＥＴ（ＮｆｉｎＦＥＴ）及びＰチャネルｆｉｎＦＥＴ（ＰｆｉｎＦＥＴ）が同じ単結晶基板上ではあるが、互いに対してある角度をなして形成され、単結晶半導体基板の異なる面におけるＮＦＥＴ及びＰＦＥＴの反転キャリア移動度の差を利用する、ｆｉｎＦＥＴである。シェブロンｆｉｎＦＥＴデバイスの製造に用いられるマスク上の（矩形の集積回路チップの側部に対して）直交像から、ＮｆｉｎＦＥＴ又はＰｆｉｎＦＥＴのいずれか１つのタイプのｆｉｎＦＥＴしか形成することができないので、必然的に、ＮｆｉｎＦＥＴ又はＰｆｉｎＦＥＴのいずれかは、非直交像から形成しなければならない。基板上のフォトレジスト層に非直交マスク像を正確に転写することは、制御が困難なだけでなく、直交像には生じない種々の光学収差が非直交像に対して生じさせ、現在の製造スキームを用いて達成可能なシェブロンｆｉｎＦＥＴの密度を増大させる方法を妨げている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従って、高密度のシェブロンｆｉｎＦＥＴデバイス及び高密度のシェブロンｆｉｎＦＥＴデバイスを製造する方法に対する必要性が存在する。
【課題を解決するための手段】
【０００４】
ｆｉｎＦＥＴを形成する方法が、第１のマスクを用いてｆｉｎＦＥＴの第１のフィンを定めることと、第２のマスクを用いてｆｉｎＦＥＴの第２のフィンを定めることとを含む。ｆｉｎＦＥＴ構造体は、単結晶半導体材料である一体の第１及び第２のフィンを含み、第１及び第２のフィンの長手方向軸は同じ結晶方向に位置合わせされるが、互いからオフセットされる。２つのフィンマスクを用いてｆｉｎＦＥＴを形成するための位置合わせ（alignment）手順は、ゲートマスク上の位置合わせマークを、第１のフィンを定めるのに用いられる第１のマスク及び第２のフィンを定めるのに用いられる第２のマスクによって別個に形成された位置合わせターゲットに同時に位置合わせすることを含む。
【０００５】
本発明の第１の態様は、バルク基板の上面上に形成された絶縁層と絶縁層の上面上に形成された単結晶半導体層とを有する基板を準備するステップと、第２のフォトマスク上の第２のフィンパターンを第１のフォトマスク上の第１のフィンパターンに位置合わせするステップであって、第１のフィンパターンは第１及び第２の遠位端を有し、第２のフィンパターンは第１及び第２の遠位端を有するステップと、半導体層内に第１のｆｉｎＦＥＴのフィンを形成するステップであって、第１のｆｉｎＦＥＴのフィンは第１のフィンパターンによって定められるステップと、半導体層内に第２のｆｉｎＦＥＴのフィンを形成するステップであって、第２のｆｉｎＦＥＴのフィンは第２のフィンパターンによって定められる、ステップとを含む方法である。
【０００６】
本発明の第２の態様は、バルク基板の上面上に形成された絶縁層を有する基板と、絶縁層の上面上の単結晶半導体の第１のフィンであって、第１のフィンは第１及び第２の遠位端を有する単結晶半導体の第１のフィンと、絶縁層の上面上の単結晶半導体の第２のフィンであって、第２のフィンは第１及び第２の遠位端を有する単結晶半導体の第２のフィンと、第１のフィンの第２の端部と第２のフィンの第１の端部との間の単結晶シリコン・ブロックであって、ブロックは第１及び第２のフィンと一体であり、かつ、第１のフィンと同じ結晶構造を有する単結晶シリコン・ブロックと、第１のフィンの上面に対してほぼ垂直な第１のフィンの結晶面とを含み、第１のフィンの長手方向軸及び第２のフィンの長手方向軸は、結晶面及び第１のフィンの上面に対してほぼ平行に位置合わせされ、第１のフィンの長手方向軸及び第２のフィンの長手方向軸は、結晶面に対してほぼ垂直な方向にオフセットされる、構造体である。
【０００７】
本発明の第３の態様は、バルク基板の上面上に形成された絶縁層を有する基板と、絶縁層の上面上の単結晶シリコンの第１のフィンであって、第１のフィンは第１及び第２の遠位端を有し、第１のフィンの上面は第１のフィンの結晶構造の（１００）面と同一平面上にあり、第１のフィンの長手方向軸は第１のフィンの結晶構造の{１００}面に対してほぼ平行である単結晶シリコンの第１のフィンと、絶縁層の上面上の単結晶シリコンの第２のフィンであって、第２のフィンは第１及び第２の遠位端を有し、第２のフィンの上面は第２のフィンの結晶構造の（１００）面と同一平面上にあり、第１のフィンの長手方向軸は第２のフィンの結晶構造の{１００}面に対してほぼ平行である単結晶シリコンの第２のフィンと、第１のフィンの第２の端部と第２のフィンの第１の端部との間の第１の単結晶シリコン・ブロックであって、第１のブロックは第１及び第２のフィンと一体であり、かつ、同じ結晶構造を有する第１の単結晶シリコン・ブロックと、絶縁層の上面上の単結晶シリコンの第３のフィンであって、第３のフィンは第１及び第２の遠位端を有し、第３のフィンの上面は第３のフィンの結晶構造の（１１０）面と同一平面上にあり、第１のフィンの長手方向軸は第３のフィンの結晶構造の{１１０}面に対してほぼ平行である単結晶シリコンの第３のフィンと、絶縁層の上面上の単結晶シリコンの第４のフィンであって、第４のフィンは第１及び第２の遠位端を有し、第４のフィンの上面は第４のフィンの結晶構造の（１１０）面と同一平面上にあり、第４のフィンの長手方向軸は第４のフィンの結晶構造の{１１０}面に対してほぼ平行であり、第３のフィンの第２の遠位端は第４のフィンの第１の遠位端に当接し、第４のフィンは第３のフィンと一体である単結晶シリコンの第４のフィンと、第４のフィンの第２の端部と第３のフィンの第１の端部との間の第２の単結晶シリコン・ブロックであって、第２のブロックは第３及び第４のフィンと一体であり、かつ、同じ結晶構造を有する第２の単結晶シリコン・ブロックとを含み、第１のフィンの長手方向軸及び第２のフィンの長手方向軸は、共通の{１００}面に対してほぼ垂直な方向にオフセットされ、第３のフィンの長手方向軸及び第４のフィンの長手方向軸は、共通の{１１０}面に対してほぼ垂直な方向にオフセットされ、第１、第２、第３及び第４のフィンは同じ結晶構造を有する、構造体である。
【０００８】
本発明の第４の態様は、１つ又は複数の層を有する基板を準備するステップと、１つ又は複数の層の最上層上の第１のフォトレジスト層内に第１の像及び第１の位置合わせターゲット像を形成するステップと、１つ又は複数の層の最上層上の第２のフォトレジスト層内に第２の像及び第２の位置合わせターゲット像を形成するステップと、第１の像及び第１の位置合わせターゲット像を１つ又は複数の層の１つ又は複数に転写し、これにより、１つ又は複数の層の少なくとも１つの中に第１のフィーチャ（feature）及び第１の位置合わせターゲットが形成されるステップと、第２の像及び第２の位置合わせターゲット像を１つ又は複数の層の１つ又は複数に転写し、これにより、１つ又は複数の層の少なくとも１つの中に第２のフィーチャ及び第２の位置合わせターゲットが形成されるステップと、第１及び第２のフォトレジスト層を除去するステップと、最上層上に形成された付加的な層上又は１つ又は複数の層の残りの最上層上に第３のフォトレジスト層を形成するステップと、フォトマスクの位置合わせマークを第１及び第２の位置合わせターゲットに同時に位置合わせするステップであって、フォトマスクは第３及び第４の像を含むステップと、第３及び第４の像を付加的な層に転写し、これにより、付加的な層内に第３及び第４のフィーチャを形成するステップとを含む。
【発明を実施するための最良の形態】
【０００９】
本発明の特徴は、添付の特許請求の範囲に述べられる。しかしながら、本発明自体は、添付の図面と併せて読むときに、例示的な実施形態の次の詳細な説明を参照することによって最も良く理解されるであろう。
【００１０】
結晶性固体において、固体を構成する原子は、格子と呼ばれる周期的な方法で空間的に配置される。結晶格子は、格子全体を表し、結晶全体を通して規則的に繰り返される容積（volume）を含む。本開示において結晶半導体材料を説明する際に、以下の慣例が用いられる。
【００１１】
格子における方向は、その方向におけるベクトルの成分と同じ関係を有する１組の３つの整数として表される。例えば、ダイヤモンド結晶格子を有する、シリコンのような立方格子において、ボディの対角線は［１１１］方向に沿って存在し、［］括弧は特定の方向を示す。配向軸線の任意の選択に応じて、対称変換により、結晶格子における多くの方向は等価である。例えば、立方格子における結晶方向［１００］、［０１０］及び［００１］は、全て結晶学的に等価である。方向とその全ての等価な方向は、＜＞括弧で示される。従って、＜１００＞方向の表示は、等価な［１００］、［０１０］及び［００１］の正の方向、並びに、等価な負の方向［−１００］、［０−１０］及び［００−１］を含む。
【００１２】
結晶における面は、１組の３つの整数を用いて特定することもできる。これらは１組のほぼ平行な面を定めるために用いられ、（）括弧に囲まれた整数の組の各々が特定の面を特定する。例えば［１００］方向に対してほぼ垂直な面についての適切な表示は（１００）である。従って、立方格子の方向又は面のいずれかが既知である場合には、計算なしで、そのほぼ垂直な対応物を迅速に決定することができる。配向軸の任意の選択に応じて、対称変換により、結晶格子における多くの面は等価である。例えば、（１００）、（０１０）及び（００１）面は、全て結晶学的に等価である。面とその全ての等価な面は、{}括弧で示される。従って、{１００}面の表示は、等価な（１００）、（０１０）及び（００１）の正の面、並びに、等価な面（−１００）、（０−１０）及び（００−１）を含む。{１００}面をもつ基板から切り取られた垂直面によって形成されたとき、{１００}及び{１１０}面は、４５°の角度で互いに配向される。
【００１３】
本発明は、シリコン・オン・インシュレータ（ＳＯＩ）基板に関して説明され、説明された結晶方向及び面は、単結晶シリコンに適用される。本発明が、絶縁体上の半導層が単結晶Ｇｅ、ＧａＰ、ＩｎＡｓ、ＩｎＰ、ＳｉＧｅ、ＧａＡｓ、又は別のＩＩＩ／Ｖ族化合物であるシリコン・オン・インシュレータ基板以外に適用されたとき、他の半導体材料に特有の対応する結晶方向及び面は、以下に参照される結晶面及び方向と置き換えるべきである。
【００１４】
図１及び図２は、本発明によるシリコン基板１００の結晶面に対するＮｆｉｎＦＥＴ及びＰｆｉｎＦＥＴについてのフィンの配向を示す図である。図１及び図２において、円形の{１００}面をもつシリコン基板１００は、配向ノッチ１０５を含む（代替的に、平坦な部分を用いてもよい）。ノッチ１０５及びシリコン基板１００の幾何学的中心１１５を通る軸１１０は、{１１０}結晶面を定める。４５°（２２．５°＋２２．５°）の角度で中心１１５を通る軸１２０は、{１００}面を定める。図１において、ＮｆｉｎＦＥＴのフィンボディ１２５は、{１００}軸にほぼ沿って位置合わせされ、軸１２０に対してほぼ平行方向の反転キャリア（電子）移動度は、任意の他の方向に対してほぼ最大になる。図２において、ＰｆｉｎＦＥＴのフィンボディ１３０は、{１１０}軸にほぼ沿って位置合わせされ、軸１１０に対してほぼ平行方向の反転キャリア（正孔）移動度は、任意の他の方向に対してほぼ最大になる。
【００１５】
本発明はＮｆｉｎＦＥＴの製造に関して説明されるが、種々のフィン製造要素の位置合わせをおよそ{１００}からおよそ{１１０}の位置合わせに変更する際に、下記の説明をＰｆｉｎＦＥＴの製造にも適用可能であることを理解すべきである。図３（Ａ）、図３（Ｂ）、図３（Ｃ）、図４（Ａ）、図４（Ｂ）、図４（Ｃ）、図５（Ａ）、図５（Ｂ）、図６（Ａ）、図６（Ｂ）、図７（Ａ）、図７（Ｂ）、図８（Ａ）、図８（Ｂ）、図９（Ａ）、図９（Ｂ）、図１０（Ａ）、図１０（Ｂ）、図１０（Ｃ）、図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）、図１２（Ａ）、図１２（Ｂ）、図１２（Ｃ）及び図１２（Ｄ）は、本発明の第１の実施形態によるシェブロンｆｉｎＦＥＴの製造を示す平面図及び対応する側断面図である。
【００１６】
図３（Ａ）において、方向１２０は、シリコン基板１００の{１００}面によって定められる。第１の直交方向１３５が、方向１２０から角度Ｂだけオフセットされるように定められ、第２の直交方向１４０が、方向１２０から角度Ａだけオフセットされるように定められる。シリコンの例においては、Ａ＝２２．５°及びＢ＝６７．５°であり、第１の直交方向１３５と第２の直交方向１４０との間の角度は９０°になる。方向１２０、１３５及び１４０は、全てシリコン基板１００の上面１４５（図３（Ｂ）を参照されたい）に対してほぼ平行である。シリコン基板１００上の第１の組のフォトレジスト・フィーチャ１５０は、フォトレジスト・フィーチャ１５５Ａ、１５５Ｂ及び１５５Ｃを含み、各々のフォトレジスト・フィーチャ１５５Ａ、１５５Ｂ及び１５５Ｃは、方向１２０に対してほぼ平行に位置合わせされたそれぞれの長手方向軸１６０Ａ、１６０Ｂ及び１６０Ｃを有し、各々のフォトレジスト・フィーチャ１５５Ａ、１５５Ｂ及び１５５Ｃは、方向１４０に沿って互いからオフセットされる。シリコン基板１００上の第２の組のフォトレジスト・フィーチャ１６５は、フォトレジスト・フィーチャ１７０Ａ、１７０Ｂ及び１７０Ｃを含み、各々のフォトレジスト・フィーチャ１７０Ａ、１７０Ｂ及び１７０Ｃは、方向１２０に対してほぼ平行に位置合わせされたそれぞれの長手方向軸１７５Ａ、１７５Ｂ及び１７５Ｃを有する。各々のフォトレジスト・フィーチャ１７０Ａ、１７０Ｂ及び１７０Ｃは、方向１４０に沿って互いからオフセットされる。
【００１７】
第１の例において、各々のフォトレジスト・フィーチャ１５５Ａ、１５５Ｂ及び１５５Ｃは同一であり、方向１３５に沿って全く同様に離間配置され、各々のフォトレジスト・フィーチャ１７０Ａ、１７０Ｂ及び１７０Ｃは同一であり、方向１３５に沿って全く同様に離間配置される。第２の例において、各々のフォトレジスト・フィーチャ１５５Ａ、１５５Ｂ及び１５５Ｃ、並びに、各々のフォトレジスト・フィーチャ１７０Ａ、１７０Ｂ及び１７０Ｃは、同一であり、方向１３５に沿って全く同様に離間配置される。第３の例において、各々のフォトレジスト・フィーチャ１７０Ａ、１７０Ｂ及び１７０Ｃは、方向１４０に沿ってのみ移動された場合、方向１４０に沿ったある時点で、それぞれフォトレジスト・フィーチャ１５５Ａ、１５５Ｂ及び１５５Ｃの各々の上に完全に位置合わせされる。各組のフォトレジスト・フィーチャにおいて３つより多い又は３つより少ないフォトレジスト・フィーチャがあってもよいこと、及び、各組のフォトレジスト・フィーチャにおけるフォトレジスト・フィーチャの数は、同じ数である必要がないことを理解すべきである。
【００１８】
図３（Ｂ）は、図３（Ａ）の線３Ｂ−３Ｂを通る断面である。図３（Ｂ）において、シリコン基板１００は、支持基板１８０、単結晶シリコン層１８５及び電気絶縁層を含み、一例においては、支持基板１８０とシリコン層１８５との間に形成され、支持基板１８０をシリコン層１８５から完全に分離する埋込み酸化物層（ＢＯＸ）１９０を含む。支持基板１８０は、これらに限られるものではないが、Ｓｉ、Ｇｅ、ＧａＰ、ＩｎＡｓ、ＩｎＰ、ＳｉＧｅ、ＧａＡｓ、又は他のＩＩＩ／Ｖ族の化合物を含む任意の適切な半導体材料を別個に含むことができる。Ｇｅ、ＧａＰ、ＩｎＡｓ、ＩｎＰ、ＳｉＧｅ、ＧａＡｓ、又は他のＩＩＩ／Ｖ族化合物の層を、シリコン層１８５と置き換えることができる。ハードマスク層１９５が、シリコン基板１００の上面１４５（シリコン層１８５の上面でもある）上に形成される。ハードマスク層１９５は、１つ又は複数の層を含むことができる。一例において、ハードマスク層１９５は、二酸化シリコン層の上に形成された窒化シリコン層を含む。マンドレル層２００が、ハードマスク層１９５の上面２０５上に形成される。フォトレジスト・フィーチャ１５５Ａ、１５５Ｂ及び１５５Ｃが、マンドレル層２００の上面２１０上に形成される。マンドレル層２００は、２つの層を含むことができ、上部層は、下部層をエッチングするためのハードマスク層として働く。一例において、マンドレル層２００は、ポリシリコンを含む。一例において、マンドレル層は、ポリシリコン層の上に二酸化シリコン層を含む。
【００１９】
図３（Ａ）のフォトレジスト・フィーチャ１５５Ａ、１５５Ｂ、１５５Ｃ、１７０Ａ、１７０Ｂ及び１７０Ｃを形成する２つの代替的な方法がある。フォトレジスト・フィーチャを形成する第１の方法においては、第１のパターン形成されたマスクを通して、フォトレジスト層を化学線に露光し、フォトレジスト層を現像することによって、フォトレジスト層内にフォトレジスト・フィーチャが形成される。下記に述べられるような第２のパターン形成されたフォトレジスト・マスクを用いて、異なるフォトレジスト層内に付加的なフォトレジスト・フィーチャ（図４（Ａ）及び図４（Ｂ）に示され、以下に説明されるような）が形成される。第１の方法において、フォトレジスト・フィーチャ１５５Ａ、１５５Ｂ、１５５Ｃ（及び図３（Ａ）の１７０Ａ、１７０Ｂ、１７０Ｃ）は、物理的フォトレジスト・フィーチャである。第１の方法において、第１のパターン形成されたマスクは、形成されるマンドレルの正確なポジであり、フォトレジストはポジ型フォトレジストである。
【００２０】
フォトレジスト・フィーチャを形成する第２の方法において、現像するステップは、以下に説明されるような第２のパターン形成されたフォトレジスト・マスクを用いて、同じフォトレジスト層内に付加的なフォトレジスト・フィーチャ（図４（Ａ）及び図４（Ｂ）に示され、以下に説明されるような）が形成された後まで延期される。第２の方法において、フォトレジスト・フィーチャ１５５Ａ、１５５Ｂ、１５５Ｃ（及び図３（Ａ）の１７０Ａ、１７０Ｂ、１７０Ｃ）は、点線で示されるフォトレジスト層２１５内のフォトレジスト・フィーチャの潜像にすぎない。第２の方法において、第１及び第２のパターン形成されたマスクは、形成されるマンドレルの正確なネガであり、フォトレジストはネガ型フォトレジストである。
【００２１】
正確なポジ型マスクは、形成されるフィーチャの化学線の像に対して不透明であり（これをブロックし）、正確なネガ型マスクは、形成されるフィーチャの化学線の像に対して透明である（これを通す）。ポジ型フォトレジストは、現像した後、フォトレジスト層が化学線に露光されなかった場所に物理的フォトレジスト・フィーチャを残す。ネガ型フォトレジストは、現像した後、フォトレジスト層が化学線に露光された場所に物理的フォトレジスト・フィーチャを残す。
【００２２】
図３（Ｃ）は、本発明に従って形成される位置合わせターゲット２２０の第１の部分の像を示す。この時点で、位置合わせターゲット２２０は、第１のマスクによって印刷された、図３（Ａ）の方向１３５に対してほぼ平行な様々な水平バー２２５と、図３（Ａ）の方向１３５に対してほぼ垂直な垂直バー２３０とを含む。
【００２３】
図４（Ａ）において、シリコン基板１００上の第３の組のフォトレジスト・フィーチャ２３５が、フォトレジスト・フィーチャ２４０Ａ、２４０Ｂ及び２４０Ｃを含み、各々のフォトレジスト・フィーチャ２４０Ａ、２４０Ｂ及び２４０Ｃは、方向１２０に対してほぼ平行に位置合わせされたそれぞれの長手方向軸２４５Ａ、２４５Ｂ及び２４５Ｃを有し、各々のフォトレジスト・フィーチャ２４５Ａ、２４５Ｂ及び２４５Ｃは、方向１４０に沿って互いからオフセットされる。各々のフォトレジスト・フィーチャ２４０Ａ、２４０Ｂ及び２４０Ｃは、対応するフォトレジスト・フィーチャ１５５Ａ、１５５Ｂ及び１５５Ｃと対応するフォトレジスト・フィーチャ１７０Ａ、１７０Ｂ及び１７０Ｃとの間に配置される。しかしながら、フォトレジスト・フィーチャ２４０Ａ、２４０Ｂ及び２４０Ｃは、フォトレジスト・フィーチャ２４５Ａがフォトレジスト・フィーチャ１５５Ｂと重なり、フォトレジスト・フィーチャ２４０Ｂがフォトレジスト・フィーチャ１５５Ｂ及びフォトレジスト・フィーチャ１７０Ａの両方と重なり、フォトレジスト・フィーチャ２４０Ｃがフォトレジスト・フィーチャ２７０Ｂと重なるように、方向１３５に沿って移動される。
【００２４】
第１の例においては、各々のフォトレジスト・フィーチャ２４０Ａ、２４０Ｂ及び２４０Ｃは、同一であり、方向１３５に沿って全く同様に離間配置される。第２の例においては、各々のフォトレジスト・フィーチャ２４０Ａ、２４０Ｂ及び２４０Ｃ、各々のフォトレジスト・フィーチャ１５５Ａ、１５５Ｂ及び１５５Ｃ、並びに各々のフォトレジスト・フィーチャ１７０Ａ、１７０Ｂ及び１７０Ｃは、同一であり、方向１３５に沿って全く同様に離間配置される。第３の例においては、各々のフォトレジスト・フィーチャ２４０Ａ、２４０Ｂ及び２４０Ｃは、方向１４０に沿ってのみ移動された場合、方向１４０に沿ったある時点において、それぞれフォトレジスト・フィーチャ１５５Ａ、１５５Ｂ及び１５５Ｃの各々の上に完全に位置合わせされる。
【００２５】
上述されたフォトレジスト・フィーチャ（２つのフォトレジスト層）を形成する第１の方法において、フォトレジスト・フィーチャ１５５Ａ、１５５Ｂ、１５５Ｃ、１７０Ａ、１７０Ｂ及び１７０Ｃは、第１のフォトレジスト層から形成された物理的フォトレジスト・フィーチャであり、フォトレジスト・フィーチャ２４０Ａ、２４０Ｂ及び２４０Ｃは、第２のフォトレジスト層から形成された物理的フォトレジスト・フィーチャである。従って、フォトレジスト・フィーチャ１５５Ｂは、物理的フォトレジスト・フィーチャ２４０Ａと重なる物理的フォトレジスト・フィーチャであり、フォトレジスト・フィーチャ２４０Ｂは、物理的フォトレジスト・フィーチャ１５５Ｃ及び１７０Ａと重なる物理的フォトレジスト・フィーチャであり、フォトレジスト・フィーチャ２４０Ｃは、物理的フォトレジスト・フィーチャ１７０Ｂと重なる物理的フォトレジスト・フィーチャである。
【００２６】
上述されたフォトレジスト・フィーチャ（１つのフォトレジスト・レジスト層）を形成する第２の方法において、フォトレジスト・フィーチャ１５５Ａ、１５５Ｂ、１５５Ｃ、１７０Ａ、１７０Ｂ及び１７０Ｃの潜像が形成された同じフォトレジスト層内にフォトレジスト・フィーチャ２４０Ａ、２４０Ｂ及び２４０Ｃの潜像が形成された後に、現像プロセスが行われる。従って、フォトレジスト・フィーチャ１５５Ａは第１の物理的フォトレジスト・フィーチャであり、フォトレジスト・フィーチャ１５５Ｂ及び２４０Ａは第２の物理的フォトレジスト・フィーチャの部分であり、フォトレジスト・フィーチャ１５５Ｃ、２４０Ｂ及び１７０Ａは第３の物理的フォトレジスト・フィーチャの部分であり、フォトレジスト・フィーチャ２４０Ｃ及び１７０Ｂは第４の物理的フォトレジスト・フィーチャの部分であり、フォトレジスト・フィーチャ１７０Ｃは第５の物理的フォトレジスト・フィーチャである。
【００２７】
本質的に、１つの像（すなわち、フォトレジスト・フィーチャ１５５Ｃ、２４０Ｂ及び１７０Ａ）を定めるために、２つの異なるマスク上の３組のフォトレジスト像が用いられた。これは、方向１２０に対して（２２．５°の角度で）位置合わせされた複合フォトレジスト・フィーチャを保持するのに必要である。単一のフォトレジスト像が印刷される場合には、近接性及び他の光学効果の両方により、その中央で単一の像が拡大され、２２．５°だけその長手方向軸からオフセットされる傾向がある。この単一の像によって最終的に定められたフィンに沿って形成された異なるｆｉｎＦＥＴデバイスは、移動度が低く、表面状態の密度が増大し、これらは回路の性能を低下させる。一例において、約１０ｎｍの幅を有する単一のフォトレジスト・フィーチャの場合、フォトレジスト・フィーチャの長手方向軸は、４．５°だけ２２．５°からオフセットされることが見出され（すなわち１８°であり）、これは、単一のフォトレジスト・フィーチャの長手方向軸の位置合わせにおいて約２０％の誤差になる。
【００２８】
図４（Ｂ）は、図４（Ａ）の線３Ｂ−３Ｂを通る断面であり、図３（Ｂ）と同一である。図４（Ｃ）においては、この時点で、位置合わせターゲット２２０は、多数の水平バー２５０と互いに噛み合った多数の水平バー２２５と、多数の垂直バー２５５と互いに噛み合わされた印刷された多数の垂直バー２３０とを含む。水平バー２５０及び垂直バー２５５は、第２のパターン形成されたマスクによって印刷された。水平バー２５０は、図４（Ａ）の方向１３５に対してほぼ平行に位置合わせされ、垂直バー２５５は、図４（Ａ）の方向１３５に対してほぼ垂直に位置合わせされる。
【００２９】
図５（Ａ）において、マスクとしてフォトレジスト・フィーチャ１５５Ａ、１５５Ｂ、１５５Ｃ、１７０Ａ、１７０Ｂ、１７０Ｃ、２４０Ａ、２４０Ｂ及び２４０Ｃ（図４（Ａ）を参照されたい）を用いて、マンドレル層２００（図４（Ｂ）を参照されたい）をエッチングして、マンドレル２６０Ａ、２６０Ｂ、２６０Ｃ、２６０Ｄ及び２６０Ｅを形成し、その後、フォトレジスト・フィーチャを除去する。代替的に、マンドレル層２００（図４（Ｂ）を参照されたい）が上部層及び下部層と、上部層内にフィーチャを形成するためのマスクとしてのフォトレジスト・フィーチャ１５５Ａ、１５５Ｂ、１５５Ｃ、１７０Ａ、１７０Ｂ、１７０Ｃ、２４０Ａ、２４０Ｂ及び２４０Ｃとを含むとき、フォトレジスト・フィーチャを除去し、下部層をエッチングして、マンドレル２６０Ａ、２６０Ｂ、２６０Ｃ、２６０Ｄ及び２６０Ｅを形成する。上部層内のフィーチャは、除去してもしなくてもよい。一例においては、マンドレル２６０Ａ、２６０Ｂ、２６０Ｃ、２６０Ｄ及び２６０Ｅは、反応性イオンエッチング（ＲＩＥ）によって形成される。
【００３０】
後続の図には示されないが、位置合わせターゲット２２０（図４（Ｃ）を参照されたい）は、ｆｉｎＦＥＴが形成されるときに引き続き製造される。以下に開示されるｆｉｎＦＥＴ製造ステップを知っている当業者であれば、ｆｉｎＦＥＴの製造と同時に位置合わせターゲット２２０を製造することができるであろう。
【００３１】
図６（Ｂ）は、図６（Ａ）の線６Ｂ−６Ｂを通る断面である。図６（Ａ）及び図６（Ｂ）において、スペーサ２６５Ａがマンドレル２６０Ａの側壁上に形成され、スペーサ２６５Ｂがマンドレル２６０Ｂの側壁上に形成され、スペーサ２６５Ｃがマンドレル２６０Ｃの側壁上に形成され、スペーサ２６５Ｄがマンドレル２６０Ｄの側壁上に形成され、スペーサ２６５Ｅがマンドレル２６０Ｅの側壁上に形成される。一例においては、スペーサ２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄ及び２６５Ｅは、共形の（conformal）二酸化シリコン層の堆積、それに続く堆積された二酸化シリコン層のＲＩＥによって形成された二酸化シリコンを含む。
【００３２】
図７（Ｂ）は、図７（Ａ）の線７Ｂ−７Ｂを通る断面である。図７（Ａ）及び図７（Ｂ）において、マンドレル２６０Ａ、２６０Ｂ、２６０Ｃ、２６０Ｄ及び２６０Ｅは、一例において、湿式エッチングによって除去される。
【００３３】
図８（Ａ）、図８（Ｂ）、図９（Ａ）及び図９（Ｂ）は、ｆｉｎＦＥＴデバイスの列（図１２（Ａ）を参照されたい）におけるｆｉｎＦＥＴデバイスの数を低減させる随意的なステップを示す。図８（Ｂ）は、図８（Ａ）の線８Ｂ−８
Ｂを通る断面である。図８（Ａ）及び図８（Ｂ）において、フォトレジスト層２７０が、スペーサ２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄ及び２６５Ｅの上に形成され、スペーサ２６５Ｃの一部分の上のフォトレジスト層内に、開口部２７５が形成される。図９（Ｂ）は、図９（Ａ）の線８Ｂ−８Ｂを通る断面である。図９（Ａ）及び図９（Ｂ）において、スペーサ２６５Ｃの一部分が除去され、フォトレジスト層２７０の除去が続く（図８（Ｂ）も参照されたい）。
【００３４】
図１０（Ａ）において、スペーサ２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄ及び２６５Ｅの領域の上に、フォトレジスト・フィーチャ２８０が形成され、スペーサ２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄ及び２６５Ｅのコーナー部と湾曲部を覆う。当技術分野において周知の任意の数のフォトリソグラフィ技術によって、フォトレジスト・フィーチャ２８０を形成することができる。図１０（Ｂ）は、図１０（Ａ）の線１０Ｂ−１０Ｂを通る断面であり、図１０（Ｃ）は、図１０（Ａ）の線１０Ｃ−１０Ｃを通る断面である。図１０（Ｂ）においては、スペーサ２６５Ａ、２６５Ｂ及び２６５Ｃだけが、ハードマスク層１９５内にパターンを定め、次に、図１１（Ａ）、図１１（Ｂ）及び図１１（Ｃ）に示され、以下に説明されるように、半導体層１８５内にパターンを定める。図１０（Ｃ）においては、フォトレジスト・フィーチャ２８０は、ハードマスク層１９５内にパターンを定め、図１１（Ａ）、１０Ｂ及び１０Ｃに示され、以下に説明されるように、シリコン層１８５内にパターンを定める。スペーサ２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄ及び２６５Ｅ、並びにフォトレジスト・フィーチャ２８０は、ハードマスク層１９５及びシリコン層１８５のエッチングのための複合マスクを形成する。
【００３５】
フォトレジスト・フィーチャ２８０を形成し、未分解の構造体を不規則にエッチングし、続いて製造されるｆｉｎＦＥＴのアレイ内に欠陥を生じさせる、湾曲部における最小限度未満のフィーチャの次のエッチング（ハードマスク層１９５及びシリコン層１８５における）を回避する。これらの欠陥は、ウェハから剥落し、次にウェハ上の他の場所に堆積されることがあり、これにより製品の歩留まりが低下する。
【００３６】
図１１（Ａ）において、スペーサ２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄ及び２６５Ｅ、並びにフォトレジスト・フィーチャ２８０からなる複合マスク（図１０（Ａ）を参照されたい）が、例えば、ＲＩＥによってハードマスク層１９５（図１０（Ｂ）及び図１０（Ｃ）を参照されたい）に転写され、スペーサ２６５Ａ、２６５Ｂ、２６５Ｃ、２６５Ｄ及び２６５Ｅ、並びにフォトレジスト・フィーチャ２８０（図１０（Ａ）を参照されたい）が除去され、パターン形成されたハードマスク層が、シリコン層１８５（図１０（Ｂ）及び図１０（Ｃ）を参照されたい）のためのエッチングマスクとして用いられる。このプロセス・ステップの結果が、フィン２８５Ａ、２８５Ｂ及び２８５Ｃ、並びに一体のシリコン・ブロック２９０の組である。一例として、フィン２８５Ａの組を用いる際、フィン２８５Ａの組の中に５つのフィン（フィン２９５Ａ、２９５Ｂ、２９５Ｃ、２９５Ｄ及び２９５Ｅ）が存在する。シリコン・ブロック２９０の長手方向軸は、方向１３５に位置合わせされる。フィン２９５Ａ、２９５Ｂ、２９５Ｃ、２９５Ｄ、２９５Ｅ及び他の全てのフィンの長手方向軸は、方向１２０に位置合わせされる。
【００３７】
図１１（Ｂ）は図１１（Ａ）の線１１Ｂ−１１Ｂを通る断面であり、図１１（Ｃ）は図１１（Ａ）の線１１Ｃ−１１Ｃを通る断面である。図１１（Ｂ）において、フィン２９５Ａ、２９５Ｂ、２９５Ｃ、２９５Ｄ及び２９５Ｅは、それぞれ誘電体キャップ３００Ａ、３００Ｂ、３００Ｃ、３００Ｄ及び３００Ｅを有する。ハードマスク層をパターン形成した後、誘電体キャップ３００Ａ、３００Ｂ、３００Ｃ、３００Ｄ及び３００Ｅは、ハードマスク層１９５（図１０（Ｂ）を参照されたい）の層の全て又は一部を含む。図１１（Ｃ）において、シリコン・ブロック２９０は、誘電体キャップ３０５を有する。ハードマスク層をパターン形成した後、誘電体キャップ３０５は、ハードマスク層１９５（図１０（Ｃ）を参照されたい）の層の全て又は一部を含む。随意的に、誘電体キャップ３００Ａ、３００Ｂ、３００Ｃ、３００Ｄ、３００Ｅ及び３０５（並びに、他の全てのフィン及びシリコン・ブロック２９０上の他の全ての誘電体キャップ）を除去することができる。
【００３８】
図１２（Ｂ）は、図１２（Ａ）の線１２Ｂ−１２Ｂを通る断面であり、図１２（Ｃ）は、図１２（Ａ）の線１２Ｃ−１２Ｃを通る断面である。図１２（Ａ）において、ゲート構造体３１０Ａがフィン２８５Ａの組の上に形成され、ゲート構造体３１０Ｂがフィン２８５Ｂの組の上に形成され、ゲート構造体３１０Ｃがフィン２８５Ｃの組の上に形成される。図１２（Ｂ）において、ゲート構造体３１０Ａは、ゲート誘電体３１５と、ゲート電極３２０と、随意的な誘電体キャップ３２５とを含むことが分かる。一例において、ゲート誘電体３１５は、ＳｉＯ２、高Ｋ（誘電率）材料であり、その例は、これらに限られるものではないが、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３のような金属酸化物、或いはＨｆＳｉｘＯｙ又はＨｆＳｉｘＯｙＮｚのような金属シリケート、或いはそれらの層の組み合わせを含む。高Ｋ誘電体材料は、１０より高い比誘電率を有する。一例において、ゲート電極３２０はポリシリコンである。
【００３９】
ゲート構造体３１０Ａ、３１０Ｂ及び３１０Ｃは、如何なる数の周知のフォトリソグラフィ及びエッチング技術によっても形成することができる。一例において、ゲート構造体３１０Ａ、３１０Ｂ及び３１０Ｃは、ゲート誘電体層、導電性ゲート層及び誘電体キャッピング層を堆積させ、続いてフォトレジスト層を形成し、パターン形成し、パターン形成されたフォトレジスト層のパターンをキャッピング層内にエッチングし、レジストを除去し、キャッピング層内のパターンを導電性ゲート層内に転写することによって形成される。誘電体キャッピング層３２５は、除去してもしなくてもよい。
【００４０】
図１２（Ｄ）において、ゲートマスクを定めるために用いられるマスクからの位置合わせマークが、位置合わせターゲット２２０の上に位置合わせされた状態で示される。明確にするために、水平方向の第１のフィンマスク・バー２２５が、水平方向の第２のフィンマスク・バー２５０に対して心ずれした状態で示され、垂直方向の第１のフィンマスク・バー２３０は、垂直方向の第２のフィンマスク・バー２３５に対して心ずれした状態で示される。ゲート位置合わせマークの水平バー３３０（図１２（Ａ）の方向１３５に対してほぼ平行に位置合わせされた）は、水平方向の第１のフィンマスク・バー２２５及び水平方向の第２のフィンマスク・バー２５０と互いに噛み合わされる。ゲート位置合わせマークの垂直バー３３５（図１２（Ａ）の方向１３５に対してほぼ垂直に位置合わせされた）は、垂直方向の第１のフィンマスク・バー２３０及び垂直方向の第２のフィンマスク・バー２３５と互いに噛み合わされる。
【００４１】
ｆｉｎＦＥＴを完成するために、ハロ注入及びエクステンション・イオン注入が行われ、スペーサがゲートの側壁上に形成され、ソース／ドレインのイオン注入が行われ、ゲート及びソース／ドレインへのコンタクトが形成される。コンタクトは、シリサイド、金属スタッド、又はシリサイド及び金属スタッドのコンタクトを含むことができる。本発明による位置合わせターゲット及び位置合わせマークを用いる方法についてのさらに詳細な説明が、図２１及び図２２を参照して以下に説明される。
【００４２】
図１３（Ａ）、図１３（Ｂ）、図１４（Ａ）、図１４（Ｂ）、図１５（Ａ）、図１５（Ｂ）、図１６（Ａ）、図１６（Ｂ）、図１６（Ｃ）、図１７（Ａ）、図１７（Ｂ）、図１７（Ｃ）、図１８（Ａ）、図１８（Ｂ）及び図１８（Ｃ）は、本発明の第２の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す平面図及び対応する側断面図である。
【００４３】
図１３（Ｂ）は、図１３（Ａ）の線１３Ｂ−１３Ｂを通る断面である。図１３（Ａ）及び図１３（Ｂ）は、マンドレル層２００（図３（Ｂ）を参照されたい）が存在せず、フォトレジスト・フィーチャ１５５Ａ、１５５Ｂ、１５５Ｃ、１７０Ａ、１７０Ｂ及び１７０Ｃがハードマスク層１９５の上面２０５上に形成される点を除いて、図３（Ａ）及び図３（Ｂ）と類似している。
【００４４】
図１４（Ｂ）は、図１４（Ａ）の線１４Ｂ−１４Ｂを通る断面である。図１４（Ａ）及び図１４（Ｂ）は、マンドレル層２００（図４（Ｂ）を参照されたい）が存在せず、フォトレジスト・フィーチャ２４０Ａ、２４０Ｂ及び２４０Ｃがハードマスク層１９５の上面２０５上に形成される点を除いて、図４（Ａ）及び図４（Ｂ）と類似している。
【００４５】
図１５（Ｂ）は、図１５（Ａ）の線１５Ｂ−１５Ｂを通る断面である。図１５（Ａ）及び図１５（Ｂ）において、フォトレジスト・フィーチャ１５５Ａ、１５５Ｂ、１５５Ｃ、１７０Ａ、１７０Ｂ、１７０Ｃ、２４０Ａ、２４０Ｂ及び２４０Ｃによって形成されたパターンは、例えばＲＩＥによって、ハードマスク層１９５（図１４（Ｂ）を参照されたい）内に転写される。図１５（Ｂ）において、ハードマスク・フィーチャ３４５Ａ、３４５Ｂ及び３４５Ｃが示される。図１６（Ａ）、図１６（Ｂ）及び図１６（Ｃ）に示されるステップより前に、フォトレジスト・フィーチャ１５５Ａ、１５５Ｂ、１５５Ｃ、１７０Ａ、１７０Ｂ、１７０Ｃ、２４０Ａ、２４０Ｂ及び２４０Ｃが除去される。
【００４６】
図１６（Ａ）において、ハードマスク・フィーチャ３４５Ａ、３４５Ｂ、３４５Ｃ、３４５Ｄ及び３４５Ｅの領域の上に、フォトレジスト・フィーチャ２８０を形成し、ハードマスク・フィーチャ３４５Ａ、３４５Ｂ、３４５Ｃ、３４５Ｄ及び３４５Ｅのコーナー部及び湾曲部を覆う。図１６（Ｂ）は、図１６（Ａ）の線１６Ｂ−１６Ｂを通る断面であり、図１６（Ｃ）は、図１６（Ａ）の線１６Ｃ−１６Ｃを通る断面である。図１６（Ｂ）においては、ハードマスク・フィーチャ３４５Ａ、３４５Ｂ、３４５Ｃだけが、図１７（Ａ）、図１７（Ｂ）及び図１７（Ｃ）に示され、以下に説明されるように、シリコン層１８５内にパターンを定める。図１６（Ｃ）においては、フォトレジスト・フィーチャ２８０が、図１７（Ａ）、図１７（Ｂ）及び図１７（Ｃ）に示され、以下に説明されるように、ハードマスク層１９５内にパターンを定める。ハードマスク・フィーチャ３４５Ａ、３４５Ｂ、３４５Ｃ、３４５Ｄ及び３４５Ｅ、並びにフォトレジスト・フィーチャ２８０は、シリコン層１８５のエッチングのための複合マスクを形成する。
【００４７】
図１７（Ａ）において、ハードマスク・フィーチャ３４５Ａ、３４５Ｂ、３４５Ｃ、３４５Ｄ及び３４５Ｅ、並びにフォトレジスト・フィーチャ２８０（図１６（Ａ）を参照されたい）からなる複合マスクは、例えば、ＲＩＥによって、シリコン層１８５（図１６（Ｂ）及び図１６（Ｃ）を参照されたい）に転写され、ハードマスク・フィーチャ３４５Ａ、３４５Ｂ、３４５Ｃ、３４５Ｄ及び３４５Ｅ、並びにフォトレジスト・フィーチャ２８０（図１６（Ａ）を参照されたい）が除去される。これらのプロセス・ステップの結果は、シリコン・ブロック２９０Ａ及び２９０Ｂと一体であり、かつ、これらの間にあるフィン３５０Ａ、３５０Ｂ及び３５０Ｃと、シリコン・ブロック２９０Ｂ及び２９０Ｃと一体であり、かつ、これらの間にあるフィン３５５Ａ、３５５Ｂ及び３５５Ｃと、シリコン・ブロック２９０Ｃ及び２９０Ｄと一体であり、かつ、これらの間にあるフィン３６０Ａ、３６０Ｂ及び３６０Ｃとである。シリコン・ブロック２９０Ａ、２９０Ｂ、２９０Ｃ及び２９０Ｄの長手方向軸は、方向１３５に位置合わせされる。フィン３５０Ａ、３５０Ｂ、３５０Ｃ、３５５Ａ、３５５Ｂ、３５５Ｃ、３６０Ａ、３６０Ｂ及び３６０Ｃの長手方向軸は、方向１２０に位置合わせされる。
【００４８】
図１７（Ｂ）は、図１７（Ａ）の線１７Ｂ−１７Ｂを通る断面であり、図１７（Ｃ）は、図１７（Ａ）の線１７Ｃ−１７Ｃを通る断面である。図１７（Ｂ）において、フィン３５０Ａ、３５０Ｂ及び３５０Ｃは、それぞれ誘電体キャップ３６５Ａ、３６５Ｂ及び３６５Ｃを有する。誘電体キャップ３６５Ａ、３６５Ｂ及び３６５Ｃは、ハードマスク層１９５（図１４（Ｂ）を参照されたい）の層の全て又は一部を含む。図１７（Ｃ）において、フィン３６０Ａ、３６０Ｂ及び３６０Ｃ（図１７（Ａ）を参照されたい）の上に延びる誘電体キャップ３７０Ａ、３７０Ｂ及び３７０Ｃが、シリコン・ブロック２９０Ｄ上にある。誘電体キャップ３７０Ａ、３７０Ｂ及び３７０Ｃは、ハードマスク層１９５（図１６（Ｃ）を参照されたい）の層の全て又は一部を含む。随意的に、誘電体キャップ３６５Ａ、３６５Ｂ、３６５Ｃ、３７０Ａ、３７０Ｂ及び３７０Ｃと、フィン３５５Ａ、３５５Ｂ及び３５５Ｃ上の他の誘電体キャップと、シリコン・ブロック２９０Ａ、２９０Ｂ及び２９０Ｃとを除去することができる。
【００４９】
図１８（Ｂ）は、図１８（Ａ）の線１８Ｂ−１８Ｂを通る断面であり、図１８（Ｃ）は、図１８（Ａ）の線１８Ｃ−１８Ｃを通る断面である。図１８（Ａ）において、ゲート構造体３１０Ａがフィン３５０Ａ、３５０Ｂ及び３５０Ｃの上に形成され、ゲート構造体３１０Ｂがフィン３５５Ａ、３５５Ｂ及び３５５Ｃの上に形成され、ゲート構造体３１０Ｃがフィン３６０Ａ、３６０Ｂ及び３６０Ｃの上に形成される。図１８（Ｂ）において、ゲート構造体３１０Ａは、ゲート誘電体３１５と、ゲート電極３２０と、随意的な誘電体キャップ３２５とを含むことが分かる。誘電体キャップ３２５は、除去してもしなくてもよい。
【００５０】
図１９は、本発明によるｆｉｎＦＥＴを製造する方法のフローチャートである。ステップ４００において、ＳＯＩ基板（すなわち、半導体オン・インシュレータ基板）が準備される。次に、方法は、ステップ４０５Ａ又は４０５Ｂのいずれかに進むことができる。
【００５１】
ステップ４０５Ａにおいて、ハードマスク層が、シリコン層又は半導体層上に形成される。ハードマスク層は、１つ又は複数の別個の層を含むことができる。ステップ４０５Ｂにおいて、ステップ４０５Ａにおけるようなハードマスク層の形成に加えて、マンドレル層が、ハードマスク層の上部に形成される。マンドレル層は、２つ又はそれ以上の層を含むことができる。ステップ４０５Ａ又は４０５Ｂのいずれかから、方法は、ステップ４１０に進む。
【００５２】
ステップ４１０において、フォトレジスト層が、ハードマスク層又はマンドレル層のいずれかの上に塗布される。ステップ４１０においても、第１のフィンパターン・マスクを用いてフォトレジスト層を露光し、第１のフィンパターン潜像を形成する。次に、方法は、ステップ４１５又は４２０のいずれかに進むことができる。
【００５３】
ステップ４１５において、第２のフィンパターン・マスクを用いてフォトレジスト層を露光し、フォトレジスト層内に第２のフィンパターン潜像を形成し、この第２のフィンパターン潜像は、第１のフィンパターン潜像と重なる。ステップ４１５から、方法はステップ４２５に進む。
【００５４】
ステップ４２０において、ステップ４００において露光されたフォトレジスト層を現像し、第１のフィンパターン潜像を第１のフィンパターン・フォトレジスト・フィーチャに変換する。次に、（ステップ４０５Ａ又は４０５Ｂのどちらが前に行われたかに応じて）ハードマスク層又はマンドレル層のどちらかの上に、第２のフォトレジスト層を塗布し、第２のフィンパターン・マスクを用いて第２のフォトレジスト層を露光して、フォトレジスト層内に第２のフィンパターン潜像を形成し、第２のフィンパターン潜像は、第１のフィンパターン・フォトレジスト・フィーチャと重なる。ステップ４２０から、方法はステップ４２５に進む。
【００５５】
ステップ４２５おいて、現像するステップを行なって、ステップ４１５の後にステップ４２５が行われた場合には、第１及び第２のフィンパターン潜像を第１及び第２のフィンパターン・フォトレジスト・フィーチャに変換し、或いは、ステップ４２０の後にステップ４２５が行われた場合には、第２のフィンパターン潜像を第２のフィンパターン・フォトレジスト・フィーチャに変換する。次に、方法はステップ４３０Ａ又は４３０Ｂのいずれかに進む。ステップ４０５Ａが前に行われた場合には、方法はステップ４３０Ａに進む。ステップ４０５Ｂが前に行われた場合には、方法はステップ４３０Ｂに進む。
【００５６】
ステップ４３０Ａにおいて、ダイレクト像形成プロセスによって、フィンを形成する。ステップ４３０Ａにおいて、ハードマスク層内にフォトレジスト・フィーチャのパターンを転写し、フォトレジスト・フィーチャを除去する。次に、ステップ４１５において第２のフィンパターン潜像が第１のフィンパターン潜像と重なるか、又は、ステップ４２０において第２のフィンパターン潜像が第１のフィンパターン・フォトレジスト・フィーチャと重なった場合には、フォトレジスト層を塗布し、第３のマスクを用いて露光し、ハードマスクの部分の上にフォトレジスト潜像を形成する。次に、フォトレジスト層を現像して、フォトレジスト・フィーチャの潜像からフォトレジスト・フィーチャを形成する。シリコン層又は他の半導体層をエッチングしてフィンを形成し、フォトレジスト・フィーチャを除去する。次に、方法はステップ４３５に進む。
【００５７】
ステップ４３０Ｂにおいて、側壁像転写（ＳＩＴ）プロセスによって、フィンを形成する。ステップ４３０Ｂにおいて、フォトレジスト・フィーチャをマスクとして用いて、マンドレル層内にマンドレルを形成し、フォトレジスト層を除去する。（マンドレルの形成は、マンドレル・ハードマスク層を介する像転写プロセスを含み得ることが、上記に説明された。）次に、マンドレルの側壁上にスペーサを形成し、マンドレルを除去する。随意的なフォトリソグラフィ及びエッチングステップを行なって、スペーサの領域を除去することができる。次に、ステップ４１５において第２のフィンパターン潜像が第１のフィンパターン潜像と重なるか、又は、ステップ４２０において第２のフィンパターン潜像が第１のフィンパターン・フォトレジスト・フィーチャと重なった場合には、フォトレジスト層を塗布し、第３のマスクを用いて露光し、ハードマスクの部分の上にフォトレジスト潜像を形成する。次に、フォトレジスト層を現像して、フォトレジスト・フィーチャの潜像からフォトレジスト・フィーチャを形成する。エッチングマスクとしてスペーサ及びフォトレジスト・フィーチャを用いて、ハードマスク層をエッチングする。次に、スペーサ及びフォトレジスト・フィーチャを除去し、シリコン層又は他の半導体層をエッチングしてフィンを形成する。次に、方法はステップ４３５に進む。
【００５８】
ステップ４３５において、シリコン層又は他の半導体層の上に残っているハードマスク層のいずれか又は全てを除去するかどうかを決定する。除去する場合には、次に、方法はステップ４４０に進み、他の場合には、方法はステップ４４５に進む。
【００５９】
ステップ４４０において、シリコン層又は他の半導体層上の何らかの残りのハードマスク層の１つ又は全てを除去する。方法はステップ４４５に進む。
【００６０】
ステップ４４５において、フィンの上にゲート誘電体層を形成し、ゲート誘電体層の上にゲート電極層を形成する。次に、フォトリソグラフィ及びエッチング・プロセスを行って、フィンの上にゲート電極を形成する。次に、ソース／ドレイン・イオン注入を行って、ゲート電極の両側のフィン内にソース及びドレインを形成する。ゲート側壁スペーサを形成する前にソース／ドレイン・イオン注入を行なうことができ、ゲート側壁スペーサの形成自体は、当技術分野において周知のハロ注入及びエクステンション・イオン注入の前に行うことができる。
【００６１】
図２０は、シェブロンｆｉｎＦＥＴ回路に用いるのに適した、本発明によるＰｆｉｎＦＥＴ及びＮｆｉｎＦＥＴを示す集積回路チップの平面図である。図２０において、集積回路チップは、対向する側部５０５及び５１０と、対向する側部５１５及び５２０とを含む。側部５０５及び５１０は、側部５１５及び５２０と直交する。側部５０５及び５１０は、上記に定められた方向１４０に対してほぼ平行であり、側部５１５及び５２０は、上記に定められた方向１３５に対してほぼ平行に位置合わせされる。各々がフィンボディ５３５内のソース／ドレイン領域５２５及びソース／ドレイン領域５３０と、フィンボディのチャネル領域とゲート電極５４０との間のゲート誘電体（図示せず）とを有し、チャネル領域がソース／ドレイン領域間のフィンボディ内に配置された、ＮｆｉｎＦＥＴが、集積回路チップ５００内に形成される。ゲート５３０は、方向１３５に対してほぼ平行に位置合わせされ、フィンボディ５３５は、該フィンボディの{１００}結晶面でもある、上記に定められた方向１２０に対してほぼ平行に位置合わせされる。各々がフィンボディ５５５内のソース／ドレイン領域５４５及びソース／ドレイン領域５５０と、フィンボディのチャネル領域とゲート電極５６０との間のゲート誘電体（図示せず）とを有し、チャネル領域がソース／ドレイン領域間のフィンボディ内に配置された、ＰｆｉｎＦＥＴもまた、集積回路チップ５００内に形成される。ゲート５６０は、方向１３５に対してほぼ平行に位置合わせされ、フィンボディ５５５は、該フィンボディの{１１０}結晶面でもある、上記に定められた方向１１０に対してほぼ平行に位置合わせされる。
【００６２】
図２１及び図２２は、本発明によるフィンとゲートの間のゲート位置合わせマークを示す平面図である。図２１において、ゲート位置合わせマーク３３０は、第１のフィンマスク・ターゲットマーク２２５と第２のフィンマスク・ターゲットマーク２５０との間に位置合わせされる。ゲートマスクマーク３３０は、距離Ｄ１だけ第１のフィンマスク・ターゲットマーク２２５との完全な位置合わせからオフセットされる。ゲートマスクマーク３３０は、距離Ｄ２だけ第２のフィンマスク・ターゲットマーク２５０との完全な位置合わせからオフセットされる。マスク・ターゲットマーク２２５と第２のフィンマスク・ターゲットマーク２５０との間の位置合わせは、値
|Ｄ１+Ｄ２|
だけ離れる。３つのマスク間の完全な位置合わせの下では、Ｄ１＝Ｄ２＝０である。Ｄ１とＤ２がゼロに等しくない場合の最良の可能な位置合わせは、Ｄ１＝Ｄ２のときに生じる。従来のフォトリソグラフィ・ツールの位置合わせシステムを調整して、互いに心ずれした第１及び第２のフィンマスク・ターゲットマークを有する基板に対して、ゲートマスクを自動的に位置決めし、Ｄ１＝Ｄ２とすることができる。
【００６３】
図２２において、交互する第１のフィンマスク・ターゲットマーク２２５と第２のフィンマスク・ターゲットマーク２５０の中央の列が、ゲートマスク位置合わせマーク３３０の第１及び第２の列の側面に位置する。第１の列におけるゲートマスクマーク３３０は、距離Ｄ１Ａだけ第１のフィンマスクのターゲットマーク２２５との完全な位置合わせからオフセットされ、第２の列におけるゲートマスクマーク３３０は、距離Ｄ１Ｂだけ第１のフィンマスク・ターゲットマーク２２５との完全な位置合わせからオフセットされる。第１の列におけるゲートマスクマーク３３０は、距離Ｄ２Ａだけ第２のフィンマスク・ターゲットマーク２５０との完全な位置合わせからオフセットされ、第２の列におけるゲートマスクマーク３３０は、距離Ｄ２Ｂだけ第２のフィンマスク・ターゲットマーク２５０との完全な位置合わせからオフセットされる。第１のフィンマスクのターゲットマーク２２５は、値
|（Ｄ１Ｂ−Ｄ２Ｂ）−（Ｄ１Ａ−Ｄ２Ａ）｜/２
だけ、第２のフィンマスクマークから心ずれしている。３つのマスク間の完全な位置あわせの下では、Ｄ１Ｂ＝Ｄ２Ｂ＝Ｄ１Ａ＝Ｄ２Ａである。Ｄ１Ａ、Ｄ２Ａ、Ｄ１Ｂ及びＤ２Ｂが等しくない場合の最良の可能な位置合わせは、Ｄ１Ａ＝Ｄ２Ｂ及びＤ１Ｂ＝Ｄ２Ａのときに生じる。従来のフォトリソグラフィ・ツールの位置合わせシステムを調整して、互いに心ずれした第１及び第２のフィンマスク・ターゲットマークを有する基板に対してゲートマスクを自動的に位置決めし、Ｄ１Ａ＝Ｄ２Ｂ及びＤ１Ｂ＝Ｄ２Ａとすることができる。
【００６４】
図２１及び図２２に示され、上記に説明された３つのマスク位置合わせの原理を用いる、第１のフィンマスク・ターゲットマーク２２５及び第２のフィンマスク・ターゲットマーク２５０、並びにゲートマスク位置合わせマーク３３０の多数の他のトポロジー構成が可能である。
【００６５】
図２３は、本発明による、第１のフィンマスクによって定められるフィンパターンの組と第２のフィンのマスクによって定められるフィンパターンの組との間の心ずれを示す。図４（Ａ）及び図１４（Ａ）においては、フィンパターンが重なるが、図２３においては、フィンパターンは心ずれしており、重ならない。図２３においては、第１の組のフィンパターン６００及び第２のフィンパターン６０５が、第１のフィンマスクによって定められる。第３の組のフィンパターン６１０が、第２のフィンマスクによって定められる。第２のフィンマスクは、第１のフィンマスクに対して＋Ｙ方向及び−Ｘ方向に心ずれした。従って、フィンパターンの端部の重なりはない。心ずれの程度によって、フィンパターンの３つの組の２つだけの端部が重なることも可能である。しかしながら、図２４から分かるように、心ずれが仕様の範囲内にあると仮定すると、このことは本発明に影響は及ぼさない。
【００６６】
図２４は、本発明による単結晶シリコンのエッチングされたフィン内に形成されるような図２３のフィンパターンを示す。図２４において、フィン６００Ａはシリコン・ブロック６１５と６２０の間に、これらと共に一体形成され、フィン６１０Ｂは、シリコン・ブロック６２０と６２５との間に、これらと共に一体形成され、フィン６０５Ａは、シリコン・ブロック６２５と６３０の間に、これらと共に一体形成される。
【００６７】
従って、本発明は、高密度のシェブロンｆｉｎＦＥＴデバイス及び高密度のシェブロンｆｉｎＦＥＴデバイスを製造する方法を提供する。
【００６８】
本発明の理解のために、本発明の実施形態の説明が上に与えられる。本発明は、ここに説明される特定の実施形態に制限されるものではなく、本発明の範囲から逸脱することなく、当業者には明らかになるような種々の修正、再構成及び置換が可能であることが理解されるであろう。従って、上記の特許請求の範囲は、本発明の真の精神及び範囲内に含まれるような、こうした修正及び変更の全てを網羅することが意図される。
【図面の簡単な説明】
【００６９】
【図１】本発明による、シリコン基板の結晶面に対するＮｆｉｎＦＥＴ及びＰｆｉｎＦＥＴについてのフィンの配向を示す図である。
【図２】本発明による、シリコン基板の結晶面に対するＮｆｉｎＦＥＴ及びＰｆｉｎＦＥＴについてのフィンの配向を示す図である。
【図３】（Ａ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す平面図である。  （Ｂ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。  （Ｃ）  本発明による位置合わせターゲットを示す。
【図４】（Ａ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す平面図である。  （Ｂ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。  （Ｃ）  本発明による位置合わせターゲットを示す。
【図５】（Ａ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す平面図である。  （Ｂ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。
【図６】（Ａ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す平面図である。  （Ｂ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。
【図７】（Ａ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す平面図である。  （Ｂ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。
【図８】（Ａ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す平面図である。  （Ｂ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。
【図９】（Ａ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す平面図である。  （Ｂ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。
【図１０】（Ａ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す平面図である。  （Ｂ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。  （Ｃ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。
【図１１】（Ａ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す平面図である。  （Ｂ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。  （Ｃ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。
【図１２】（Ａ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す平面図である。  （Ｂ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。  （Ｃ）  本発明の第１の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。  （Ｄ）  本発明による位置合わせターゲットを示す。
【図１３】（Ａ）  本発明の第２の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す平面図である。  （Ｂ）  本発明の第２の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。
【図１４】（Ａ）  本発明の第２の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す平面図である。  （Ｂ）  本発明の第２の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。
【図１５】（Ａ）  本発明の第２の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す平面図である。  （Ｂ）  本発明の第２の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。
【図１６】（Ａ）  本発明の第２の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す平面図である。  （Ｂ）  本発明の第２の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。  （Ｃ）  本発明の第２の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。
【図１７】（Ａ）  本発明の第２の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す平面図である。  （Ｂ）  本発明の第２の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。  （Ｃ）  本発明の第２の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。
【図１８】（Ａ）  本発明の第２の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す平面図である。  （Ｂ）  本発明の第２の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。  （Ｃ）  本発明の第２の実施形態による、シェブロンｆｉｎＦＥＴの製造を示す対応する側断面図である。
【図１９】本発明によるｆｉｎＦＥＴを製造する方法のフローチャートである。
【図２０】シェブロンｆｉｎＦＥＴ回路に用いるのに適した本発明によるＰｆｉｎＦＥＴ及びＮｆｉｎＦＥＴを示す集積回路チップの平面図である。
【図２１】本発明によるゲート位置合わせマークに対するフィンを示す平面図である。
【図２２】本発明によるゲート位置合わせマークに対するフィンを示す平面図である。
【図２３】本発明による、第１のフィンマスクによって定められるフィンパターンの組と第２のフィンマスクによって定められるフィンパターンの組との間の心ずれを示す。
【図２４】本発明による、単結晶シリコンのエッチングされたフィン内に形成されたような図２３のフィンパターンを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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