(57)【要約】  複数のドナー半導体ウェハーのそれぞれの第１の表面をガラス基板と接触させ；電解を用いて、複数のドナー半導体ウェハーの第１の表面をガラス基板と結合させ；ガラス基板から複数のドナー半導体ウェハーを分離して、ガラス基板に結合したそれぞれの剥離層を残し；剥離層の露出表面上にさらに別の半導体層を成膜して、剥離層の厚さを増加させる各工程を有してなる方法および装置が提供される。
2009516929.tif 000002
【特許請求の範囲】
【請求項１】
ガラス基板上に半導体を形成する方法であって、
複数のドナー半導体ウェハーのそれぞれの第１の表面をガラスまたはガラスセラミック基板と接触させる工程、
前記複数のドナー半導体ウェハーの第１の表面を、電解法を用いて前記ガラス基板に結合する工程、
前記ガラス基板から前記複数のドナー半導体ウェハーを分離し、該ガラス基板に結合したそれぞれの剥離層を残す工程、および
前記剥離層の露出表面上にさらに別の半導体層を成膜して、該剥離層の厚さを増す工程、
を有してなり、
前記さらに別の半導体層を成膜する工程により、前記ガラス基板に結合された実質的に均一な単結晶半導体層が得られることを特徴とする方法。
【請求項２】
前記さらに別の半導体層を成膜する工程が：
前記剥離層上の少なくとも１μｍの半導体材料、
前記剥離層上の約１から５０μｍの半導体材料、および
前記剥離層上の約５０から１００μｍの半導体材料、
の内の１つを成膜する工程を含むことを特徴とする請求項１記載の方法。
【請求項３】
隣接する剥離層の間の少なくともいくつかの空隙を充填する工程、および
隣接する剥離層の間の少なくともいくつかの空隙を、前記さらに別の半導体層の少なくともある程度に、横方向のエピタキシーによりそのような空隙を少なくとも部分的に充填させることによって、充填する工程、
の内の少なくとも１つをさらに含むことを特徴とする請求項１記載の方法。
【請求項４】
イオン注入を行うことにより前記それぞれの剥離層を形成して、前記それぞれのドナー半導体ウェハーの第１の表面の下にそれぞれの弱化区域を形成する工程、
前記ガラス基板および前記半導体ウェハーの内の少なくとも一方を加熱する工程、
圧力を印加して、前記ガラス基板を前記ドナー半導体ウェハーと直接的または間接的に接触させる工程、および
前記ガラス基板および前記ドナー半導体ウェハーに亘り電圧を印加して、前記結合を誘発させる工程、
をさらに含むことを特徴とする請求項１記載の方法。
【請求項５】
前記複数のドナー半導体ウェハーの第１の第１の表面を前記ガラス基板に結合させる前に、該複数のドナー半導体ウェハーのそれぞれの第２の表面を導電性支持基板上に結合させる工程をさらに含むことを特徴とする請求項１記載の方法。
【請求項６】
前記ドナー半導体ウェハーのそれぞれ新たに露出された第１の表面を研磨する工程、
イオン注入を行うことによりそれぞれの剥離層を形成して、前記それぞれのドナー半導体ウェハーの前記新たに露出された第１の表面の下にそれぞれの弱化区域を形成する工程、
電解法を用いて、前記複数のドナー半導体ウェハーの第２の表面を別のガラス基板に結合させる工程、
前記もう一方のガラス基板から前記複数のドナー半導体ウェハーを分離して、該もう一方のガラス基板に結合したそれぞれの剥離層を残す工程、および
前記剥離層の露出表面上にさらに別の半導体層を成膜して、該剥離層の厚さを増加させる工程、
をさらに含むことを特徴とする請求項５記載の方法。
【請求項７】
絶縁体上半導体（ＳＯＩ）装置であって、
ガラス材料およびガラスセラミック材料の少なくとも一方から形成された基板、
電解法により前記基板上に結合した複数の半導体剥離層、および
前記半導体剥離層上に成膜されたさらに別の半導体層、
を備え、
前記さらに別の半導体層が前記半導体剥離層の厚さを増加させることを特徴とする装置。
【請求項８】
前記さらに別の半導体層の厚さが、少なくとも１μｍ、約１から５０μｍ、約５０から１００μｍの内の１つであることを特徴とする請求項７記載の装置。
【請求項９】
前記半導体剥離層が前記基板の実質的に全てに重なっていること、および
前記半導体剥離層が前記基板の一部のみに重なっていること、
の内の一方であることを特徴とする請求項７記載の装置。
【請求項１０】
前記半導体剥離層の少なくともいくつかが互いにから横方向にずれており、それらの間に１つ以上の空隙を画成し、
さらに別のエピタキシャル半導体層が、前記半導体剥離層上に成膜され、隣接する前記半導体剥離層の間の前記空隙の少なくともいくつかを少なくとも部分的に充填する、
ことを特徴とする請求項７記載の装置。
【発明の詳細な説明】
【優先権】
【０００１】
ここに、２００５年１１月２２日に出願された米国仮特許出願第６０／７３９６３１号、および２００６年９月８日に出願された米国特許出願第１１／５１７９０８号の優先権を主張する。
【技術分野】
【０００２】
本発明は、ガラスまたはガラスセラミック上半導体などの絶縁体上半導体（ＳＯＩ）構造、およびその製造方法に関する。
【背景技術】
【０００３】
現在まで、絶縁体上半導体構造に最も一般に用いられる半導体材料はシリコンである。そのような構造は、文字通り絶縁体上半導体構造と称され、そのような構造に省略形の「ＳＯＩ」が充てがわれてきた。絶縁体上半導体技術は、高性能光起電用途（例えば、太陽電池）、薄膜トランジスタ用途、およびアクティブマトリクスディスプレイなどのディスプレイにとって次第に重要になってきた。公知の絶縁体上シリコンは、絶縁材料上の実質的に単結晶のシリコンの薄層（一般に、厚さが０．１〜０．３マイクロメートルであるが、ある場合には、５マイクロメートルほども厚い）からなる。
【０００４】
説明を容易にするために、以下の議論では、折に触れて、シリコン・オン・インシュレータ（絶縁体上シリコン）構造に関する。この特定のタイプの絶縁体上半導体構造への言及は、本発明の説明を容易にするために行ったことであって、本発明の範囲をいかようにも制限することが意図されておらず、そのように解釈すべきではない。省略形のＳＯＩは、一般に、以下に限られないがシリコン・オン・インシュレータ構造を含む絶縁体上半導体構造を称するために用いられる。同様に、省略形のＳＯＧは、一般に、以下に限られないが、シリコン・オン・ガラス構造を含むガラス上半導体構造を称するために用いられる。このＳＯＧの用語法は、以下に限られないが、シリコン・オン・ガラスセラミック構造を含むガラスセラミック上半導体構造を含むことが意図されている。
【０００５】
ＳＯＩ構造を得る様々な様式は、格子整合された基板上のＳｉのエピタキシャル成長を含む。代わりのプロセスは、単結晶シリコンウェハーの、その上にＳｉＯ2の酸化物層が成長させられた別のシリコンウェハーへの結合を含み、その後、例えば、０．１から０．３マイクロメートル厚の単結晶シリコンの層まで、ウェハーの頂面が研磨またはエッチングされる。さらに別の方法はイオン注入を含み、ここでは、水素イオンまたは酸素イオンのいずれかが注入されて、酸素イオン注入の場合には、Ｓｉが頂面に施されるシリコンウェハー中に埋込み酸化物層が形成されるか、または水素イオン注入の場合には、薄いＳｉ層を分離（剥離）して、酸化物層を持つ別のＳｉウェハーに結合させる。
【０００６】
先の２つの方法では、コストおよび／または結合強度と耐久性に関して満足な構造が得られていない。水素イオン注入を含む後者の方法は、ある程度注目を集めたが、要求される注入エネルギーが酸素イオン注入のものの５０％未満であり、要求される注入量が二桁低いので、前者の方法よりも有利であると考えられている。
【０００７】
水素イオン注入法による剥離は一般に、以下の工程からなる。熱酸化物層が単結晶シリコンウェハー上に成長せしめられる。次いで、水素イオンをこのウェハー中に注入して、表面下にひびが生じる。注入エネルギーにより、ひびが形成される深さが決まり、注入量により、ひびの密度が決まる。次いで、このウェハーを、室温で別のシリコンウェハー（支持基板）と接触するように配置して、一時的結合を形成させる。次いで、これらのウェハーを約６００℃に熱処理して、Ｓｉウェハーからシリコンの薄層を分離するのに使用される表面下のひびを成長させる。次いで、得られたアセンブリを１０００℃を超える温度に加熱して、ＳｉＯ2基層を持つＳｉ膜を支持基板、すなわち、未注入のＳｉウェハーに完全に結合させる。それゆえこのプロセスにより、間に酸化物絶縁層を有する、別のシリコンウェハーに結合したシリコンの薄膜を有するＳＯＩ構造が形成される。
【０００８】
ＳＯＩ構造の商業的実用化にとって、費用は重要な検討事項である。これまで、上述した方法と構造の費用の大部分は、Ｓｉ薄膜に頂面が覆われた酸化物層を支持するシリコンウェハーの費用であった。すなわち、その費用の大部分は支持基板のものであった。支持基板としての石英の使用が様々な特許（特許文献１から６）に述べられてきたが、石英はそれ自体、比較的高価な材料である。支持基板を論じる上で、上述した文献のいくつかに、石英ガラス、ガラス、およびガラスセラミックが述べられている。これらの文献に列記された他の支持基板材料としては、ダイアモンド、サファイア、炭化ケイ素、窒化ケイ素、セラミック、金属、およびプラスチックが挙げられる。
【０００９】
特許文献７には、熱プロセスを用いて基板上に単結晶シリコン膜を得るプロセスが開示されている。主面を有する半導体材料ウェハーに、以下の工程が施される：(i)イオンによるウェハーの一面の衝撃による注入で、基板の主要部を構成する下側領域および薄膜を構成する上側領域を画成するガス状超微粒気泡の層を形成する段階；(ii)ウェハーの主面を、少なくとも１つの剛性材料層により構成された補強剤と接触させる段階；および(iii)ウェハーと補強剤のアセンブリを、イオン衝撃が行われる温度より高い温度であって、超微粒気泡における圧力作用および薄膜と基板の主要部との間の分離を生じるのに十分な温度で熱処理する第３段階。高温工程のために、このプロセスは、低価格のガラスまたはガラスセラミックの基板にはうまくいかない。
【００１０】
特許文献８には、ＳＯＧ構造を製造するプロセスが開示されている。その工程は、(i)シリコンウェハー表面を水素イオン注入に曝露して、結合表面を形成し；(ii)ウェハーの結合表面をガラス基板と接触させ；(iii)ウェハーおよびガラス基板に圧力、温度および電圧を印加して、それらの間の結合を促進させ；(iv)その構造を通常温度に冷却して、シリコンウェハーからのシリコンの薄層およびガラス基板の剥離を促進させる各工程を含む。特許文献８に開示されたＳＯＩ形成技法では、ガラス基板に結合した比較的薄い半導体層（例えば、約１〜５μｍ）が得られることが示されている。この半導体の厚さは、ほとんどの用途ではないが、いくつかの用途にとって十分であるが、他の用途に満足な層厚は得られないであろう。
【００１１】
さらに、大面積の電子または光起電用途について、得られるＳＯＧ構造は、約０．１７平方メートルより大きい、好ましくは約１平方メートルより大きいべきである。ドナー半導体ウェハーの再利用には、ＳＯＧ構造、特に、大面積のＳＯＧ構造を製造するための費用に、比較的重大な影響がある。現在、プロセスコストに影響を与える支配的かつ限定的な要因である、ドナー半導体の再利用により、ＳＯＧ構造を製造するための結合プロセス中に、所定のドナー半導体ウェハーが何回使用できるかが規定される。所定のガラス基板上に側面に沿って配置された別個の半導体層構造を用いて大面積ＳＯＧが製造されている場合、再利用要因はましてやなおさら重要である。そのようなプロセスについて、所定のドナー半導体ウェハーを、少なくとも数百回、再利用することが望ましい。
【特許文献１】米国特許第６１４０２０９号明細書
【特許文献２】米国特許第６２１１０４１号明細書
【特許文献３】米国特許第６３０９９５０号明細書
【特許文献４】米国特許第６３２３１０８号明細書
【特許文献５】米国特許第６３３５２３１号明細書
【特許文献６】米国特許第６３９１７４０号明細書
【特許文献７】米国特許第５３７４５６４号明細書
【特許文献８】米国特許出願公開第２００４／０２２９４４４号明細書
【発明の開示】
【課題を解決するための手段】
【００１２】
本発明の１つ以上の実施の形態によれば、複数のドナー半導体ウェハーのそれぞれの第１の表面をガラス基板と接触させ；電解を用いて、複数のドナー半導体ウェハーの第１の表面をガラス基板と結合させ；ガラス基板から複数のドナー半導体ウェハーを分離して、ガラス基板に結合したそれぞれの剥離層を残し；剥離層の露出表面上にさらに別の半導体層を成膜して、剥離層の厚さを増加させる各工程を有してなる方法および装置が提供される。
【００１３】
さらに別の半導体層を成膜する工程は、熱酸化法、化学蒸着法、ゾルゲル法、およびスパッタリング法の内の少なくとも１つを用いて、そのさらに別の半導体層を剥離層上に成膜する工程を含んでもよい。成膜された半導体層は、少なくとも１μｍ厚、約１から５０μｍ厚、約５０から１００μｍ厚、または１００μｍ厚より厚くてもよい。
【００１４】
隣接する剥離層の間の少なくともいくつかの空隙が充填されて、ガラス基板に結合した実質的に均一な単結晶半導体層が得られることが好ましい。隣接する剥離層の間の空隙は、そのさらに別の半導体層の少なくともある程度に、横方向エピタキシーにより、そのような空隙を少なくとも部分的に充填させることによって充填されてもよい。
【００１５】
複数の剥離層により被覆されたガラス基板の面積は、少なくとも１．０平方メートルなどの、少なくとも０．１５平方メートル、またはそれより大きくてもよい。
【００１６】
ドナー半導体ウェハーの少なくとも１つおよびそのさらに別の半導体層は、シリコン（Ｓｉ）、ゲルマニウムドープトシリコン（ＳｉＧｅ）、炭化ケイ素（ＳｉＣ）、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）、ＧａＰ、およびＩｎＰからなる群より選択される。
【００１７】
ガラス基板はガラスセラミック基板であってもよい。
【００１８】
結合工程は、ガラス基板および半導体ウェハーの少なくとも一方を加熱し；圧力を印加して、ガラス基板をドナー半導体ウェハーと直接的または間接的に接触させ；ガラス基板およびドナー半導体ウェハーに亘り電圧を印加して、結合を生じさせる各工程を含んでもよい。
【００１９】
本発明の１つ以上のさらに別の実施の形態によれば、複数のドナー半導体ウェハーのそれぞれの第１の表面は、ドナー半導体ウェハーをガラス基板に結合する前に、導電性キャリヤ基板に結合されてもよい。次いで、ドナー半導体ウェハーの新たに露出された第２の表面を研磨し、それぞれの剥離層がイオン注入を行うことにより形成されて、新たな露出された第２の表面の下に弱化したそれぞれの区域を形成してもよい。その後、複数のドナー半導体ウェハーの第２の表面が、電解を用いて別のガラス基板に結合され、分離されて、他のガラス基板に結合したそれぞれの剥離層が残る。次いで、さらに別の半導体層を、剥離層の露出された表面上に配置して、剥離層の厚さを増加させる。
【００２０】
本発明の１つ以上のさらに別の実施の形態によれば、ガラス構造上に半導体を形成する方法は、種半導体層上にドナー半導体層を成膜する工程であって、ドナー半導体層が約０．１平方メートル以上のものである工程；ドナー半導体層の第１の表面をガラス基板に接触させる工程；電解を用いて、ドナー半導体層の第１の表面をガラス基板に結合させる工程；およびガラス基板からドナー半導体層を分離して、ガラス基板に結合した剥離層を残す工程；の内の少なくとも１つを含む。
【００２１】
本発明の１つ以上のさらに別の実施の形態によれば、ガラス構造上に半導体を形成する方法は、基板に複数の半導体層を結合させて、基板の約０．１平方メートル以上を被覆する工程；結合した半導体層の露出表面上にドナー半導体層を成膜してその厚さを増加させる工程；ドナー半導体層の第１の表面をガラス基板に接触させる工程；電解を用いて、ドナー半導体層の第１の表面をガラス基板に結合させる工程；およびガラス基板からドナー半導体層を分離して、ガラス基板に結合した剥離層を残す工程；の内の少なくとも１つを含む。
【００２２】
本発明の１つ以上のさらに別の実施の形態によれば、ガラス構造上に半導体を形成する方法は、基板に複数の半導体層を結合させて、基板の約０．１平方メートル以上を被覆する工程；結合した半導体層の露出表面上にドナー半導体層を成膜してその厚さを増加させる工程；ドナー半導体層の第１の表面をガラス基板に接触させる工程；電解を用いて、ドナー半導体層の第１の表面をガラス基板に結合させる工程；ガラス基板からドナー半導体層を分離して、ガラス基板に結合した剥離層を残す工程；剥離層の露出表面上にさらに別のドナー半導体層を成膜してその厚さを増加させる工程；剥離層の第１の表面をさらに別のガラス基板に接触させる工程；電解を用いて、剥離層の第１の表面をさらに別のガラス基板に結合させる工程；およびさらに別のガラス基板からさらに別の半導体層を分離して、さらに別のガラス基板に結合したさらに別の剥離層を残す工程；の内の少なくとも１つを含む。
【００２３】
一回の結合工程で均一な単結晶シリコン膜を有する比較的大きなガラス基板を得ることが都合よいであろう。本発明の様々な実施の形態を光起電用途に用いてよい。何故ならば、そのような用途におけるガラス基板のサイズは一般に、１．０平方メートルよりも大きいからである。本発明の様々な実施の形態は、大型ＳＯＧ製品を得るための経済的なプロセスであって、結合したシリコン層の厚さが、１０〜１００マイクロメートル以上など、比較的大きくなるプロセスを提供する。
【００２４】
他の態様、特徴、利点などが、本発明の説明を添付の図面とともに解釈したときに、当業者には明らかとなるであろう。
【００２５】
本発明の様々な態様を示す目的のために、現在好ましい形態が図面に示されているが、本発明は、図示されたその正確な配置および手段に限定されるものではない。
【発明を実施するための最良の形態】
【００２６】
同様の数字が同様の要素を示している図面を参照すると、本発明の１つ以上の実施の形態によるＳＯＧ構造１００が図１に示されている。ＳＯＧ構造１００は、ガラス基板１０２および半導体層１０４を備えることが好ましい。ＳＯＧ構造１００には、薄膜トランジスタデバイス、例えば、光起電デバイス、集積回路の製造に関して、また有機発光ダイオード（ＯＬＥＤ）ディスプレイおよび液晶ディスプレイ（ＬＣＤ）などを含むディスプレイ用途のために、適切な用途がある。
【００２７】
層１０４の半導体材料は、実質的に単結晶の材料の形態にあることが好ましい。「実質的に」という単語は、層１０４を説明する上で、半導体材料が、格子欠陥やいくつかの結晶の境界線などの、固有にまたは意図的に加えられた少なくともいくつかの内部欠陥または表面欠陥を通常含有するという事実を考慮するためである。「実質的に」という用語は、あるドーパントが、バルク半導体の結晶構造を歪めるかまたは別なふうに影響を与えているかもしれないという事実も反映している。
【００２８】
議論の目的のために、半導体層１０４はシリコンから形成されていることを前提とする。しかしながら、半導体材料は、シリコン系半導体またはＩＩＩ−Ｖ族、ＩＩ−ＩＶ族、ＩＩ−ＩＶ−Ｖ族等の半導体などの任意の他のタイプの半導体であってもよいことが理解されよう。これらの材料の例としては、シリコン（Ｓｉ）、ゲルマニウムドープトシリコン（ＳｉＧｅ）、炭化ケイ素（ＳｉＣ）、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）、ＧａＰ、およびＩｎＰが挙げられる。
【００２９】
ガラス基板１０２は、酸化物ガラスまたは酸化物ガラスセラミックから形成されていることが好ましい。要求されていないが、ここに記載された実施の形態が、約１０００℃未満の歪み点を示す酸化物ガラスまたはガラスセラミックを含むことが好ましい。ガラス製造業界に慣習的であるように、歪み点は、ガラスまたはガラスセラミックが１０14.6ポアズ（１０13.6Ｐａ・ｓ）の粘度を有する温度である。酸化物ガラスと酸化物ガラスセラミックとでは、ガラスは一般に製造が簡単であり、それゆえ、それらが広く入手でき、かつそれほど高価ではないので、ガラスが現在好ましい。
【００３０】
一例として、ガラス基板１０２は、コーニング社(Corning Incorporated)のガラス組成番号１０３７またはコーニング社のガラス組成番号ＥＡＧＬＥ  ２０００（商標）から製造された基板などの、アルカリ土類イオンを含有するガラス基板から製造されてもよい。これらのガラス材料には、例えば、液晶ディスプレイの製造に特別な用途がある。
【００３１】
ガラス基板は、好ましくは約０．１ｍｍから約１０ｍｍの範囲、最も好ましくは約０．５ｍｍから約３ｍｍの範囲の厚さを有する。あるＳＯＩ構造について、例えば、シリコン／二酸化ケイ素／シリコンの構成を有する標準的なＳＯＩ構造が高周波数で動作されるときに生じる寄生容量効果を避けるために、約１マイクロメートル以上の厚さを持つ絶縁層が望ましい。これまで、そのような厚さを達成することは難しかった。本発明によれば、約１マイクロメートルより厚い絶縁層を有するＳＯＩ構造は、約１マイクロメートル以上の厚さを持つガラス基板１０２を単に使用することによって容易に達成される。それゆえ、ガラス基板１０２の厚さへの好ましい下限は、約１マイクロメートルである。
【００３２】
一般に、ガラス基板１０２は、本発明のプロセス工程、並びにＳＯＧ構造１００に行われるその後の加工中ずっと、半導体層１０４を支持するのに十分な厚さであるべきである。ガラス基板１０２の厚さには理論的な上限はないが、支持機能に必要な厚さを超えた厚さまたは最終的なＳＯＧ構造１００に要求される厚さを超えた厚さは、ガラス基板１０２の厚さが大きいほど、ＳＯＧ構造１００の形成においてプロセス工程の少なくともいくつかを実施するのがより難しくなるので、一般に好ましくない。
【００３３】
酸化物ガラスまたは酸化物ガラスセラミック基板１０２がシリカ系であることが好ましい。それゆえ、酸化物ガラスまたは酸化物ガラスセラミック中のＳｉＯ2のモルパーセントは、好ましくは３０モル％より大きく、最も好ましくは４０モル％より大きい。ガラスセラミックの場合には、結晶相は、ムライト、コージエライト、灰長石、尖晶石、またはガラスセラミックの技術分野で公知の他の結晶相であって差し支えない。本発明の１つ以上の実施の形態の実施に、非シリカ系ガラスおよびガラスセラミックを用いてもよいが、コストが高いおよび／または性能特性が劣っているために、一般にはそれほど好ましくない。同様に、ある用途において、例えば、シリコン系ではない半導体材料を用いたＳＯＩ構造について、酸化物系ではない、例えば、非酸化物ガラスであるガラス基板が望ましいかもしれないが、コストが高いために、一般には好ましくない。以下により詳しく論じるように、１つ以上の実施の形態において、ガラスまたはガラスセラミック基板１０２は、そこに結合される１種類以上の半導体材料（例えば、シリコン、ゲルマニウムなど）の熱膨張係数（ＣＴＥ）に一致するように設計される。例えば、半導体材料は、ガラス基板１０２上に直接的または間接的に、ＣＶＤ成長により成膜してもよい。ＣＴＥの一致により、成膜プロセスの加熱サイクル中に望ましい機械的性質が確実になる。
【００３４】
ある用途、例えば、光起電および／またはディスプレイ用途について、ガラスまたはガラスセラミック基板１０２は、可視光、近紫外、および／または赤外波長範囲において透明であることが好ましく、例えば、ガラスまたはガラスセラミック基板１０２は３５０ｎｍから２マイクロメートルの波長範囲で透明であることが好ましい。１つ以上の実施の形態において、ガラスまたはガラスセラミック基板１０２は、ガラス基板１０２が曝される半導体成膜プロセス（特に、その加熱サイクル）中に、所望の波長の光に対して実質的に透明のままである。この特徴は、光起電用途に関して、この説明において後により詳しく論じられる。
【００３５】
ガラス基板１０２は単一のガラスまたはガラスセラミック層から構成されることが好ましいが、所望であれば、積層構造を用いても差し支えない。積層構造を使用する場合、半導体層１０４に最も近い積層体の層は、単一のガラスまたはガラスセラミックから構成されたガラス基板１０２についてここに論じた性質を有することが好ましい。半導体層１０４から遠い層は、それらの性質を有することが好ましいが、半導体層１０４とは直接作用しないので、緩和された性質を有していてもよい。後者の場合には、ガラス基板１０２は、ガラス基板１０２に指定された性質がもはや満足されないときに、最終部分となると考えられる。
【００３６】
ここで、図２〜８を参照する。図２〜３は、図１のＳＯＧ構造１００を製造するために行ってよいプロセス工程（および／またはここに開示された他の実施の形態）を示しており、一方で、図４〜８は、図２〜３のプロセスを実施する際に形成される中間構造を示している。最初に図２および４に戻ると、工程２０２で、剥離層１２２が複数のドナー半導体ウェハー１２０のそれぞれに表面上に形成されている。議論目的のために、ドナー半導体ウェハー１２０は、実質的に単結晶のＳｉウェハーから形成されることが好ましいが、上述したように、任意の他の適切な半導体材料を用いてもよい。ここで議論目的のために、ドナー半導体ウェハー１２０の半導体材料は、折に触れて、シリコンと称してよい。
【００３７】
各剥離層１２２は、関連するドナー半導体ウェハー１２０（ここで後に論じる）から分離されるであろうシリコンの比較的薄い層であることが好ましい。本発明の実施の形態は、剥離層を形成する任意の特定の方法に限定されないが、適切な方法の１つは、シリコンウェハー１２０の表面下の弱化された領域を形成するためのイオン注入の使用を含む。一例として、水素イオン注入を用いてもよいが、ホウ素＋水素、ヘリウム＋水素、または剥離に関する文献において公知の他のイオンなどの他のイオンまたはその複数のイオンを用いてもよい。再度、剥離層１２２を形成するのに適した任意の他の公知技法または今後開発される技法も、本発明の精神および範囲から逸脱せずに用いてもよい。
【００３８】
剥離層１２２を形成するのにたとえどのような技法を用いようとも、半導体ウェハー１２０は、その表面の（例えば、水素）イオン濃度を減少させるために処理されることが好ましい。例えば、工程２０４で、半導体ウェハー１２０を洗浄し、浄化することが好ましく、剥離層１２２に穏やかな酸化を施すことが好ましい。穏やかな酸化処理としては、酸素プラズマ中の処理、オゾン処理、過酸化水素、過酸化水素とアンモニア、過酸化水素と酸による処理、またはこれらのプロセスの組合せが挙げられる。これらの処理中に、水素末端表面基がヒドロキシル基に酸化し、これが転じて、半導体ウェハー１２０の表面を親水性にする。この処理は、酸素プラズマについては室温で、アンモニアまたは酸の処理については、２５〜１５０℃の間の温度で行うことが好ましい。
【００３９】
図２および５を参照すると、工程２０６で、剥離層１２２の表面がガラス基板１０２に接触するように、複数の半導体ウェハー１２０をガラス基板１０２上に配置する。この技法は、ここでは「タイル張り(tiling)」と称することもある。本発明の様々な実施の形態は、特定の形状とサイズの半導体ウェハー１２０の使用に限られず、タイル張りプロセスは、ガラス基板１０２の全てというよりもむしろ一部のみを被覆する単一の半導体ウェハー１２０の場合を含むことが当業者には認識されるであろう。タイル張りの使用により、実質的に単結晶の半導体層１０４がそこに結合した比較的大型のガラスまたはガラスセラミック基板１０２を製造することへの低コストの解決法が可能になる。ディスプレイまたは光起電用途について、必要とされるガラス基板１０２のサイズは、典型的に３００ｍｍの直径（０．０７０６９平方メートル）の市販の半導体ウェハーよりも著しく大きいことが多い。実際に、ガラス基板１０２のサイズは、０．０７０６９平方メートルを超えてもよく、１．０平方メートルを超えてもよい。
【００４０】
多数の半導体ウェハー１２０を１枚のガラスまたはガラスセラミック基板１０２上にタイル張りする場合、隣接するウェハー１２０の間の空隙、チャンネル、間隙など（１２４）は、半導体ウェハー１２０を微細機械加工して互いに密接に取り付けられるようにすることによって、制御されるであろう。一例として、隣接する半導体ウェハー１２０のそれぞれの縁を機械加工して、それらの間の間隙または空洞を最小にしてもよい。半導体ウェハー１２０の縁を、仮の突合せ接合のために機械加工しても（図５に示すように）、または、たとえ縁は互いに接触していてもいなくてもよいが、隣接する半導体ウェハー１２０の縁が互いに重なるように面取りしてもよい。
【００４１】
図２および６を参照すると、工程２０８で、それぞれの半導体ウェハー１２０、特にその剥離層１２２を、電解プロセスを用いてガラス基板１０２に結合させることが好ましい。好ましい電解結合プロセスが、ここにその全てを引用する特許文献８に記載されている。このプロセスの一部を以下に論じる。
【００４２】
機械的に発生させた圧力を用いて、それぞれの剥離層１２２およびガラス基板１０２の表面間の接触を確実に良好にしてもよい。接触の前または後に、半導体ウェハー１２０およびガラス基板１０２を差温度勾配下で加熱する。ガラス基板１０２を、半導体ウェハー１２０よりも高い温度に加熱することが好ましい。一例として、ガラス基板１０２と半導体ウェハー１２０との間の温度差は、少なくとも１℃であるが、その差は、約１００から約１５０℃ほど高くてもよい。この温度差は、半導体材料（例えば、シリコン）のものに一致させた熱膨張係数（ＣＴＥ）を有するガラスにとって望ましい。何故ならば、これにより、熱応力のために、半導体ウェハー１２０からの剥離層１２２の後の分離が促進されるからである。ガラス基板１０２および半導体ウェハー１２０を、ガラス基板１０２の歪み点の約±１５０℃以内の温度にすることが好ましい。
【００４３】
ガラス基板１０２および半導体ウェハー１２０を、それらの間の接触の前に加熱する場合、機械的圧力を中間体アセンブリに印加して、ガラス基板１０２および半導体ウェハー１２０のそれぞれの高温を安定化させた後の接触を確実に良好にする。好ましい圧力範囲は約１から約５０ｐｓｉ（約６．９０から約３４５ｋＰａ）である。より高い圧力、例えば、約１００ｐｓｉ（約６９０ｋＰａ）より高い圧力を適用すると、ガラスウェハーが破壊されるかもしれない。
【００４４】
次に、好ましくは正極を半導体ウェハー１２０に、負極をガラス基板１０２にして、中間体アセンブリに亘り電圧を印加する。電圧の印加により、ガラス基板１０２中のアルカリイオンまたはアルカリ土類イオンが半導体／ガラスの界面から離れてガラス基板１０２中に移動する。これは、２つの機能を果たす：(i)アルカリイオンまたはアルカリ土類イオンのない界面が形成される；および(ii)ガラス基板１０２が非常に活性になり、比較的低い温度での熱の印加により、半導体層１０４に強力に結合する。
【００４５】
図２および７を参照すると、工程２１０で、中間体アセンブリを、ある時間に亘り（例えば、約１時間以内）前記温度、電圧および圧力条件下に保持した後、電圧を除去し、中間体アセンブリを室温まで冷ます。次いで、半導体ウェハー１２０およびガラス基板１０２を分離し（実質的に剥離層１２２で）、薄い剥離層１２２がそこに結合したガラス基板１０２を得るが、それには、すでに完全には遊離していない場合には、ある程度のピーリングが行われるであろう。この分離は、熱応力のために剥離層１２２の破損により行われることが好ましい。あるいは、またはそれに加え、ウォータージェット切断などの機械的応力または化学エッチングを用いて、この分離を促進してもよい。
【００４６】
図７に示すように、分離後、得られた構造体は、ガラス基板１０２およびそこに結合した剥離層１２２を含み、ここで、剥離層１２２はそれらの間にいくつかの空隙１２４を含むであろう。図３を参照すると、工程２１２で、必要に応じて、結合の前または後に、空隙１２４に半導体材料を充填してもよい。空隙１２４の充填は、ＣＶＤ法または他の成膜法を用いて行ってもよい。空隙１２４を十分に高い温度で成膜法により充填する場合、空隙１２４を充填するアモルファス半導体が結晶化して、いかなる空隙もなく、ガラスまたはガラスセラミック基板１０２上に実質的に単結晶の半導体膜を生成してもよい。
【００４７】
工程２１４で、研磨技法により、例えば、ＣＭＰまたは当該技術分野において公知の他の技法により、剥離層１２２からどのような望ましくない半導体材料を除去してもよい。その後、図３および８を参照して、工程２１６で、さらに別の半導体層１２６を剥離層１２２の露出表面上に配置して、結合した半導体層１０４の厚さを増加させる。
【００４８】
このさらに別の半導体層１２６は、化学蒸着（プラズマ支援プロセスであってもよい）、スパッタリング、電子ビーム蒸発、熱蒸発、または他の適切なプロセスにより作製することが好ましい。さらに別の半導体層１２６の厚さは約１μｍと約１００μｍの間であってよいが、構造１００の特定の用途に応じて、それより厚い厚さを含む他の厚さを用いてもよい。例えば、さらに別の半導体層１２６の厚さは約１μｍと約５０μｍの間、約５０μｍから１００μｍ、または１００μｍより大きくてもよい。
【００４９】
図８に示したように、半導体層１０４の厚さは、それぞれの剥離層１２２およびさらに別の半導体層１２６により増える。再び図３に戻ると、隣接する剥離層１２２の間の空隙１２４の充填は、工程２１６（工程２１２での別個の充填工程は省く）で、さらに別の半導体層１２６の少なくともある程度に、横方向のエピタキシーによりそのような空隙１２４を少なくとも部分的に充填させることにより行ってもよい。
【００５０】
図９に示したように、得られたＳＯＧ構造１００はガラス基板１０２を含み、その上には、実質的に均一な単結晶半導体層１０４が結合している。さらに別の半導体層１２６の充填および／または成膜の前の、別個の剥離層１２２が配置されていた場所を表すために、点線が示されている。
【００５１】
半導体ウェハー１２０を再利用して、他のＳＯＩ構造１００の製造を続けてもよいことに留意する。
【００５２】
図１０〜１２を参照し、本発明の１つ以上にさらに別の態様によれば、タイル張りプロセスにおいて導電性支持体を用いることにより、再利用プロセスの効率が改善される。図１０に示したように、複数のドナー半導体ウェハー１２０が所望のパターンで配置されており、導電性支持体１２８に結合されている。この結合は、半田付け、蝋付け、または耐火性導電性接着剤の使用により行うことができる。導電性支持体１２８は、プロセス温度に耐えられる限り、金属ホイルまたは他の導電性基板から形成されていてもよい。結合後、剥離層１２２が、例えば、水素イオン注入により、複数の半導体ウェハー１２０のそれぞれの表面上に形成される。図１０を参照すると、剥離層１２２は、それらの構造を機械的に一緒にまとめるのを補助するために導電性支持体１２８を用いてガラス基板１０２と接触させてもよい。
【００５３】
図１１に示したように、イオン注入後、導電性支持体１２８の補助により、電解技法（上述したような）を用いて、剥離層１２２をガラス基板１０２に結合してもよい。
【００５４】
図１２に示したように、ガラス基板１０２からの半導体ウェハー１２０の分離後、得られた構造は、ガラス基板１０２およびそこに結合した複数の剥離層１２２を含み、ここで、この剥離層１２２はそれらの間にいくつかの空隙１２４を含んでいる。導電性支持体１２８上の半導体ウェハー１２０の露出表面を研磨して表面粗さを除き、再度注入してよく、その際に、別のガラスまたはガラスセラミック基板１０２に関する結合プロセスを繰り返すことができる。このようにして、半導体ウェハー１２０は、ＳＯＧ構造１００を製造する度に、タイル張りプロセス中に、さらに別のガラス基板上に別々に再度配置し、別々に再度集積する必要がない。
【００５５】
図１３を参照し、本発明の１つ以上にさらに別の態様によれば、タイル張りプロセスにおいて、導電性支持体１２８の代わりに、ガラス支持体１２９を用いてもよい。複数のドナー半導体ウェハー１２０を所望のパターンで配置し、ガラス支持体１２９に結合させる。図１０の構造と同様に、半導体ウェハー１２０のガラス支持体１２９への結合は、耐火性導電性接着剤などを含む従来の技法を用いて行うことができる。あるいは、これらの結合部位で剥離層１２２が好ましくないことを除いて、複数のドナー半導体ウェハー１２０を、図６に関して先に記載した電解技法を用いて、ガラス支持体１２９に結合させてもよい。ガラス支持体１２９への結合後、剥離層１２２が、例えば、水素イオン注入（図１０に示したものと同様の）により、複数の半導体ウェハー１２０のそれぞれの表面（ガラス支持体に結合した表面と反対の）に形成される。次いで、剥離層１２２をガラス基板１０２（図１１に示したものと同様の）と結合させ、ドナー半導体ウェハー１２０（図１２に示したものと同様の）から分離してもよい。各工程は、ガラス支持体１２９を用いて行われる。
【００５６】
タイル張りの原理および本発明の他の態様を実証するために、直径１００ｍｍのシリコンのドナー半導体ウェハーにホウ素をドープした。このウェハーは１〜１０Ω・ｃｍの抵抗率を示した。ドナーシリコンウェハーに、８×１０16イオン／ｃｍ2の注入量および１００ＫｅＶのエネルギーで、水素イオン注入した。次いで、１００ｍｍの直径のアルミノホウケイ酸塩ガラス基板（コーニング社から得た、コード７７４０）を洗浄した。ドナーシリコンウェハーを罫書き、２つの小片に割った。次いで、それぞれの小片を、蒸留水、アンモニアおよび過酸化水素の溶液中で洗浄し、乾燥させ、次いで、２つのシリコン片の間の間隙を最小にするようにガラス基板上で集成した。次いで、このアセンブリをボンダ装置内に配置し、これを排気した。ガラス基板を４５０℃に加熱し、一方で、シリコン片を４００℃に加熱した。ガラス基板をボンダ装置の負極に接続し、一方で、シリコン片をボンダ装置の正極に接続した。所望の温度に到達した後、１０ｐｓｉ（約６９ｋＰａ）の圧力を印加して、構造間の接触を確実に良好にした。次いで、７５０ボルトの電圧を１分間、ガラス基板と半導体片（実質的にその中央に）に亘り印加して、結合プロセスを開始した。その後、電圧を除き、より低い５００ボルトの電圧を１５分間、ガラス基板と半導体片のそれぞれの表面に亘り印加した。その後、電圧を除き、アセンブリを室温まで冷却した。シリコン片はアセンブリから容易に除去されて、ガラス基板の実質的に全体にそれぞれの薄い剥離シリコン膜が残った。剥離シリコン膜の間の距離は約１０μｍであった。ドナーシリコンウェハーを５つの小片に分割し、１００ｍｍのガラス基板上に集成したことを除いて、上述した実験を繰り返した。シリコンの薄層がガラス基板にうまく結合した。
【００５７】
図１４を参照して、ＳＯＧ構造１００を用いて光起電装置１４０を製造する。特に、ガラス基板１０２に最も近いシリコン層１３０にはｎ＋不純物をドープしてよく、次のシリコン層１３２にはｐ＋不純物をドープしてよい。一例として、シリコン層１３２には徐々にホウ素をドープしてよい。当業者には、光起電構造が、異なるタイプの不純物および異なるタイプの半導体材料を用いて得られ、その全てがここが考えられることが認識されよう。例えば、光起電接合部は、ガラス基板１０２に最も近いシリコン層１３０にｐ＋不純物をドープし、次のシリコン層１３２にはｎ＋不純物をドープするようなものであってよい。シリコン層１３０は約３００ｎｍ厚（またはそれ未満）程度であることが好ましく、一方で、シリコン層１３２は約５０μｍ厚（またはそれより大きい）程度であることが好ましい。層１３２の厚さは、光起電構造１４０により生成可能な電流に影響を与える。層１３２の厚さは約５から１００μｍ程度であることが好ましい。それぞれの電気接点（図示せず）がシリコン層１３０，１３２に結合されて、光起電構造１４０の反対の電圧ノードとして働く。層１３０，１３２の面積は、光起電構造１４０により生成可能な末端電圧に影響を与える。光起電構造１４０が０．０７０６９平方メートルを超える表面積を有することが望ましく、約１平方メートルの面積が好ましい。比較的厚い層１３２および比較的大きな面積の層１３０，１３２の組合せにより、より薄い層厚および／または小さい表面積を有するデバイスとは反対に、装置１４０から著しい電流および電圧（出力）が生じる。
【００５８】
１つ以上の実施の形態において、０．０７０６９平方メートルを超える、たとえば、０．１平方メートル、好ましくは１平方メートル以上の光起電表面積を、上述したタイル張り技法を用いて形成して、約１平方メートル以上のガラス基板１０２上に約３００ｎｍ厚のシリコン層１３０を製造してもよい。その後、約５０μｍ厚のシリコン層１３２を、化学蒸着法、スパッタリング法、電子ビーム蒸発法、熱蒸発法、または他の適切なプロセスにより、シリコン層１３０上に成膜してもよい。
【００５９】
特に、１つ以上の実施の形態において、ガラス基板１０２は、層１３２の成膜プロセス（特に、加熱サイクル）中、所望の波長の光に対して実質的に透明のままである。それゆえ、ガラス基板１０２は、光起電構造１４０の他の層１３０，１３２のための「上層」として働く。それに加え、１つ以上の実施の形態において、ガラスまたはガラスセラミック基板１０２は、層１３２を製造するためのＣＤＶ成長法の加熱サイクルが、ガラス基板１０２への層１３０，１３２の結合の機械的性質に悪影響を与えないように、層１３０および／または層１３２（例えば、シリコン、ゲルマニウムなど）の熱膨張係数（ＣＴＥ）を一致させるように設計されている。ガラス基板と層１３０，１３２との間でＣＴＥが一致することにより、屋外動作で経験する熱サイクル中の光起電構造１４０の耐久性も改善される。さらに、ガラス基板１０２は、屋外要素（雨、酸性、雪などの）に対する抵抗性および機械的強度を提供する。それゆえ、層１３０，１３２のｎ−ｐ（またはｐ−ｎ）接合部は、光起電構造１４０の使用中に保護される。
【００６０】
図１５を参照し、１つ以上にさらに別の実施の形態において、０．０７０６９平方メートルを超える、たとえば、０．１平方メートル、好ましくは１平方メートル以上の光起電表面積が、上述したタイル張りおよび成膜技法を用いて、中間体または「母体(mother)」構造１５０を製造することにより形成されて、例えば、相当な厚さの（例えば、シリコン層１３０の３００ｎｍ厚の数倍）および相当な面積の（例えば、約１平方メートル）のｎ＋ドープトシリコン層１２６を剥離層１２２上に生成してもよい。当業者には明白なように、層１２６を製造するために用いられる特定のドープ材料および半導体材料は、所望の特定の光起電構造に応じて異なるであろう。母体構造１５０は、各々がドープトシリコン層１２６と同じ四角の面積である、多数の「下位(daughter)」構造１５２Ａ，１５２Ｂ，・・・１５２Ｎを製造するためのドナーとして用いられる。特に、下位構造１５２Ａ，１５２Ｂなどは、ＳＯＧ構造１００について先に論じたように、シリコン層１２６に剥離層を形成する（例えば、イオン注入技法または他の技法を使用する）ことにより形成してよい。剥離層が、上述した電解技法を用いてそれぞれのガラス基板１０２に結合されている。それゆえ、剥離層は、下位構造１５２Ａ，１５２Ｂなどのガラス基板１０２上のそれぞれのシリコン層１３０となる。このプロセスは、多数の下位構造１５２Ａ，１５２Ｂ，・・・１５２Ｎを製造するためのドナー層としてｎ＋ドープトシリコン層１２６を再利用する工程を含むことが好ましい。次に、約５０μｍ厚のｐ＋ドープトシリコン層１３２を、例えば、化学蒸着法または他の適切なプロセス（図１４）により、各下位構造１５２のシリコン層１３０上に成膜してもよい。当業者には明らかなように、層１２６はｐ＋ドープされていてよく、層１３２はｎ＋ドープされていてよく、これは全て設計の仕様による。これにより、その内の１つが図１４に示された、多数の光起電構造１４０が形成される。
【００６１】
図１６を参照すると、ｎ＋ドープトシリコン層１２６のそれぞれの使用が示されている。そのような各使用により、下位構造１５２のそれぞれのガラス基板１０２に結合したそれぞれのｎ＋ドープトシリコン層１３０が生成される。ｎ＋ドープトシリコン層１２６の各使用により、層１２６の厚さが対応して減少する。何回か使用した時点で、層１２６の厚さが、層１２６のドナーとしての使用を続けるのに十分ではなくなる。しかしながら、母体構造１５０を廃棄する代わりに、１つ以上の実施の形態によれば、例えば、ｎ＋ドープトシリコンを化学蒸着法または他の適切なプロセスにより層１２６の残りの上に成膜するさらに別の工程を行ってもよい。これにより、先に論じたプロセスにしたがって、さらに別の下位構造１５２を製造するためのさらに別の再利用できる母体構造１５０が得られる。ｎ＋ドープトシリコン層１２６は、層１２６の残りにｎ＋ドープトシリコンを成膜することにより、何回でも再生してもよい。
【００６２】
図１７に示したように、１つ以上の実施の形態によれば、下位構造１５２Ａは、さらに別の下位構造（図示せず）のためのそれぞれの層１３０（例えば、ｎ＋ドープトシリコンの）を製造するためのドナーとして用いてもよい。特に、上述した成膜技法を用いて、既存の下位構造１５２Ａ（すなわち、図１６の母体構造１５０から製造された構造１５２Ａ）の層１３０上に厚い厚さおよび大きな面積の層１２６（例えば、ｎ＋ドープトシリコン）を生成して、下位ドナー構造１５２Ａを製造してもよい。この点に関して、既存の下位構造１５２Ａの層１３０は、成膜される層１２６を受け取るための「種(seed)」層である。再度、当業者に明白なように、層１２６を製造するのに用いられる特定のドープ材料および半導体材料は、所望の特定の光起電構造により異なってよい。下位ドナー構造１５２Ａが、多数のさらに別の「下位」構造（図示せず）を製造するためのドナーとして用いられる。再度、このさらに別の下位構造は、ＳＯＧ構造１００について先に論じたように、シリコン層１２６内に剥離層を形成することにより（例えば、イオン注入技法または他の技法を用いて）形成してもよい。剥離層は、上述した電解技法を用いてそれぞれのガラス基板１０２に結合され、分離されて、層１３０（例えば、ｎ＋ドープトシリコンの）を生成する。
【００６３】
下位ドナー構造１５２Ａのｎ＋ドープトシリコン層１２６の各使用により、層１２６の厚さが対応して減少する。再度、層１２６の厚さは、何回かの使用で、ドナーとして層１２６を使用し続けるのに十分ではなくなるが、層１２６は、層１２６の残りの上にさらに別の材料（例えば、ｎ＋ドープトシリコン）を成膜することにより、何回も再生してもよい。
【００６４】
１つ以上のさらに別の実施の形態において、母体構造１５０または下位ドナー構造１５２Ａのガラス基板１０２を、セラミック、不透明ガラスまたはガラスセラミック、半導体材料などの不透明基板材料と置き換えてもよい。しかしながら、基板の望ましい特徴は、層１２６を生成するためのＣＶＤ成長法の熱サイクルが基板の結合の機械的性質に悪影響を与えないように剥離層１２２（母体構造１５０の）および／または層１３０（下位ドナー構造１５２Ａの）の熱膨張係数（ＣＴＥ）を一致させるように設計されていることである。
【００６５】
本発明をここに特定の実施の形態を参照して記載してきたが、これらの実施の形態は、本発明の原理および用途を単に示すものであることが理解されよう。したがって、様々な改変を例示の実施の形態に行ってよく、添付の特許請求の範囲に定義された本発明の精神および範囲から逸脱せずに、他の配置も考えられることが理解されよう。
【図面の簡単な説明】
【００６６】
【図１】本発明の１つ以上の実施の形態によれるＳＯＩデバイスの構造を示すブロック図
【図２】本発明の１つ以上の態様によるＳＯＩ構造を製造するために実施してもよい少なくとも１つのプロセス工程を示す流れ図
【図３】本発明の１つ以上の態様によるＳＯＩ構造を製造するために実施してもよい少なくとも１つのプロセス工程を示す流れ図
【図４】本発明の１つ以上の態様によるＳＯＩ構造の形成に用いてもよい中間構造の概略図
【図５】本発明の１つ以上の態様によるＳＯＩ構造の形成に用いてもよいさらに別の中間構造の概略図
【図６】本発明の１つ以上の態様によるＳＯＩ構造の形成に用いてもよいまたさらに別の中間構造の概略図
【図７】本発明の１つ以上の態様によるＳＯＩ構造の形成に用いてもよいまたさらに別の中間構造の概略図
【図８】本発明の１つ以上の態様によるＳＯＩ構造の形成に用いてもよいまたさらに別の中間構造の概略図
【図９】図２のプロセスの流れによるＳＯＩ構造の斜視図
【図１０】本発明の１つ以上のさらに別の態様によるＳＯＩ構造の形成に用いてもよいさらに別の中間構造の概略図
【図１１】本発明の１つ以上のさらに別の態様によるＳＯＩ構造の形成に用いてもよいさらに別の中間構造の概略図
【図１２】本発明の１つ以上のさらに別の態様によるＳＯＩ構造の形成に用いてもよいさらに別の中間構造の概略図
【図１３】本発明の１つ以上のさらに別の態様によるＳＯＩ構造の形成に用いてもよいさらに別の中間構造の概略図
【図１４】本発明の１つ以上のさらに別の態様による光起電用途に用いてもよいＯＳＧ構造の概略図
【図１５】本発明の１つ以上の態様による複数のＳＯＩ構造の形成に用いてもよいまたさらに別の中間構造の概略図
【図１６】本発明の１つ以上の態様による複数のＳＯＩ構造の形成に用いてもよいまたさらに別の中間構造の概略図
【図１７】本発明の１つ以上の態様による複数のＳＯＩ構造の形成に用いてもよいまたさらに別の中間構造の概略図
【符号の説明】
【００６７】
１００    ＳＯＧ構造
１０２    ガラス基板
１０４    半導体層
１２０    ドナー半導体ウェハー
１２２    剥離層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【国際調査報告】
2009516929.tif 000020
2009516929.tif 000021
2009516929.tif 000022