(57)【要約】  半導体装置を形成し、更にサリサイド層を選択的に形成する方法が記載される。一実施形態において、前記方法は、第一領域（２０）及び第二領域（２４）を有する半導体基板上に金属層を蒸着するステップであって、第一領域及び第二領域がシリコンを含むステップと、第二ゲート電極上の金属層を除去するステップと、第一領域上にサリサイド層（４８）を形成するため金属層を第一領域と反応させるステップとを含む。一実施形態において、第一領域及び第二領域は、第一ゲート電極及び第二ゲート電極をそれぞれ含む。
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【特許請求の範囲】
【請求項１】
半導体装置を形成する方法であって、
第一領域及び第二領域を有する半導体基板上に金属層をブランケット蒸着するステップであって、前記第一領域及び前記第二領域がシリコンを含むステップと、
前記第二領域上の前記金属層を除去するステップと、
前記第一領域上にサリサイド層を形成すべく前記金属層を前記第一領域と反応させるステップと
を含む方法。
【請求項２】
請求項１記載の方法において、
前記第一領域は第一ゲート電極を含み、
前記第二領域は第二ゲート電極を含む方法。
【請求項３】
請求項１又は２記載の方法は、更に、
前記金属層上にマスク層を形成するステップと、
前記領域上の前記金属層を露出させるべく前記マスク層をパターニングするステップと
を含む方法。
【請求項４】
請求項１〜３の何れか一項に記載の方法は、更に、
前記金属層上に保護層を蒸着するステップと、
前記第二領域上の前記保護層を除去するステップと
を含む方法。
【請求項５】
請求項１〜４の何れか一項に記載の方法において、
前記金属層は金属合金を含む方法。
【請求項６】
請求項１〜５の何れか一項に記載の方法において、
前記金属層は、コバルト及びニッケルからなる群から選択された元素を含む方法。
【請求項７】
請求項４〜６の何れか一項に記載の方法において、
前記保護層は、ニッケル、タンタル、及びチタンからなる群から選択された元素を含む方法。
【請求項８】
請求項1〜７の何れか一項に記載の方法において、
蒸着は、４００℃未満の温度で行われる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の形成に係り、より詳しくは、サリサイド層の形成に関する。
【背景技術】
【０００２】
半導体の製造において、半導体は、通常、コンタクトの作製に用いられるチャネルと相対的に高濃度なドープドレイン領域との接合部における低濃度ドープドレインにより作製される。ソースは、同じ方法を用いて作製される。ドレインに対するコンタクトは、シリコン金属化合物であるシリサイドを用いて作製される。この材料は、「自己整合シリサイド」又は「サリサイド」と称される特定の組み込みに言及するサリサイドとも称されている。サリサイドは、半導体装置のソース及びドレインの接触点である。
【０００３】
サリサイドを形成する一つの方法は、半導体ウエハ上に金属層を蒸着するステップと、金属シリサイドを形成すべくシリコン含有領域と金属層とを反応させるステップと、次に、非シリコン表面から金属層の未反応部分を除去するステップとを含む。この方法は、シリコンを含む全ての領域上にサリサイドを形成する。しかしながら、所望の高いシート抵抗を低下させないようにするため、幾つかのシリコン含有領域上にサリサイドを形成しないことが望ましいこともある。例えば、サリサイドは、アナログ及びＩ／Ｏ回路においてシリコン含有レジスタ上に形成しなくてもよい。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
サリサイドを幾つかのシリコン含有領域上に形成し、他のシリコン含有領域上に形成しない一つの方法は、酸化物層とその上に形成された窒化物層とにより半導体ウエハ全体を被覆するステップを含む。酸化物層及び窒化物層は、サリサイドが次に形成される領域において除去される。金属層は、半導体ウエハ上に形成されると共に、酸化物層及び窒化物層により露出される半導体ウエハのシリコン含有領域と反応する。しかしながら、酸化物層及び窒化物層を除去することは困難である。更に、窒化物層は、処理中に完全には除去されないことが多く、そのため欠陥という問題を引き起こす。従って、サリサイドを幾つかのシリコン含有領域上に形成し、他のシリコン含有領域上に形成しない製造方法が求められている。
【課題を解決するための手段】
【０００５】
本発明は、添付の特許請求の範囲に記載の半導体装置を製造すべくサリサイド層を形成するための方法を提供する。
【発明を実施するための最良の形態】
【０００６】
本発明は、例として説明されており、添付の図面に限定されない。図中、類似の部材番号は類似の要素を示す。
当業者にとって、簡潔さ及び明確さのため、図中の要素が必ずしも実寸に従い図示されていないことは明らかである。例えば、図中の幾つかの要素の寸法は、本発明の実施形態の理解を容易にするため、他の要素よりも誇張されていることがある。
【０００７】
下記の本発明の実施形態は、サリサイド層を選択的に形成する製造方法を提供する。例えば、一実施形態において、半導体装置を形成する方法は、半導体基板を提供するステップと、半導体基板上に金属層を蒸着するステップと、金属層をパターニングすることによりサリサイドを形成しない領域において金属層を除去するステップと、パターニング後にサリサイド層を形成すべく金属層を反応させるステップとを含む。従って、金属層は、シリコンを含む幾つかの領域をサリサイド化せずそのままにするため、反応前にパターニングされる。
【０００８】
別の実施例は、半導体基板の第一領域を決定するステップであって、第一領域がサリサイドを次に形成する領域であるステップと、サリサイドを次に形成しない領域である第二領域を決定するステップと、半導体基板上に金属層を形成するステップと、第二領域における金属層を除去するステップと、第一領域にサリサイドを形成すべく金属層を反応させるステップとによって半導体装置を形成するステップを含む。しかしながら、本発明の実施形態は、図面を参照することによってより良く理解される。
【０００９】
図１は、半導体装置５の一部を示す。半導体装置５は、半導体基板１０上に形成された第一ゲートスタック１５と第二ゲートスタック１７とを含む。半導体基板１０は、分離領域１２と、ソース／ドレイン領域１４と、エクステンション領域１８とを含む。半導体基板１０は、例えば、ヒ化ガリウム、シリコン・ゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）（例えば完全空乏化ＳＯＩ（ＦＤＳＯＩ））、シリコン、単結晶シリコンなど、及びそれらの組み合わせといったあらゆる半導体材料又は材料の組み合わせからなる。しかしながら、半導体基板１０層の一部の上方に形成されるサリサイドでは、この部分にシリコンが含まれることになる。半導体基板１０は、Ｎウエル領域を形成するためＮ基板にシリコンドープすることが好ましい。これは、バルクＰ基板から始め、Ｐチャネルトランジスタを形成すべく活性領域をＮ基板に選択的にドープすることによって達成できる。その場合、半導体基板１０は、ウエル領域を備える（図示せず）。分離領域１２は、半導体基板１０内のウエル領域を電気的に分離する。一実施形態において、分離領域１２は、半導体装置をエッチングし、二酸化ケイ素などの絶縁層を蒸着又は成長させ、更にはその絶縁層を平坦化して形成される狭いトレンチ分離領域からなる。
【００１０】
分離領域１２の形成後、ゲート誘電体層及びゲート電極層が半導体基板１０上に蒸着され、次いでパターニングされて、第一ゲート誘電体１９や第二誘電体２２などのゲート誘電体と、第一ゲート電極２０及び第二ゲート電極２４などのゲート電極とが形成される。好ましい実施形態において、ゲート誘電体層は、高誘電率（ｈｉ−ｋ）誘電体か、或いは少なくとも一つの材料がｈｉ−ｋ誘電体である材料の組み合わせからなる。例えば、酸化ハフニウム、酸化ジルコニウムなど、及びそれらの組み合わせといったあらゆるｈｉ−ｋ誘電体を使用することができる。一実施形態において、ゲート誘電体層は、二酸化ケイ素などを含む。例えば、ゲート誘電体層は、天然の二酸化ケイ素などの二酸化ケイ素の下層を備えた酸化ハフニウムからなる。ゲート電極層は、例えば、次にドープされる金属、金属合金又はポリシリコンといったあらゆる材料からなる。しかしながら、ゲート電極層の一部の上方にサリサイドを形成するためには、この部分にシリコンが含まれることになる。ゲート誘電体層及びゲート電極層は、例えば熱成長、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層蒸着（ＡＬＤ）など、及びそれらの組み合わせといったあらゆる製法によって形成することができる。第一ゲート誘電体１９及び第一ゲート電極２０は第一ゲートスタック１５を形成し、第二ゲート誘電体２２及び第二ゲート電極２４は第二ゲートスタック１７を形成する。
【００１１】
第一及び第二のゲートスタック１５，１７の形成後、領域１８及び領域１４の一部が、イオン注入によって、第一及び第二のゲートスタック１５，１７に隣接して形成される。第一及び第二のゲートスタック１５，１７がこれらの領域を形成する注入プロセス中にマスクとして機能するとの理由から、領域１８及び領域１４の一部が第一及び第二のゲートスタック１５，１７に隣接している。領域１８間における半導体基板１０の領域は、トランジスタのチャネルを配置すべき領域である。一実施形態ではエクステンション領域であり、場合によっては領域１４の部分である領域１８を形成した後、側壁スペーサ２６が形成される。一実施形態において、スペーサは、半導体基板上に絶縁層を形成し、次いで絶縁層を異方性エッチングすることによって形成される。しかしながら、任意の他の製法を用いることができ、側壁スペーサ２６は、一つ以上の層を含むことができる。例えば、側壁スペーサ２６は、窒化物層の下方に酸化物層を含むことができる。
【００１２】
次に、第一及び第二のゲートスタック１５，１７と共に側壁スペーサ２６は、イオン注入を用いてソース／ドレイン領域である領域（又は残りの領域）１４を形成するためにマスクとして用いられる。従来のイオン注入法を用いて、エクステンション１８及びソース／ドレイン領域１４を形成することもできる。例えば、ソース／ドレイン領域１４は、二フッ化ホウ素を用いてホウ素を注入して形成することができる。その後、本分野において公知のように、埋め込み物を活性化し、更にその領域を拡大するためにアニーリングが行われる。
【００１３】
図１に示す構造を形成した後、半導体装置５の露出面に存在するあらゆる酸化物を除去するために予備洗浄が行われる。更に後の説明から明らかなように、次に形成される金属層２８を第一ゲート電極２０及びソース／ドレイン領域１４の直接上に形成してサリサイドを形成できるようにするために酸化物が除去される。一実施形態において、予備洗浄としては、フッ化水素酸を用いる湿式化学エッチング、続いて行われるアルゴンスパッタエッチングなどが挙げられる。予備洗浄としては、酸化物を除去する湿式化学エッチング、アルゴンスパッタエッチング、ＮＨ３／ＮＦ３化学反応を用いる遠隔プラズマエッチング、或いは二酸化ケイ素に用いられる別のドライエッチングなどがある。
【００１４】
図２に示すように、金属層２８は、半導体装置５上に形成される。一実施形態において、金属層２８は、半導体装置５の直上に形成される。金属層２８は、例えば、ＰＶＤ，ＣＶＤ，ＡＬＤなど、及びそれらの組み合わせといったあらゆる製法によって形成することができる。金属層２８は半導体装置５の全露出領域上に形成され、選択的に蒸着されないとの理由から、蒸着はブランケット製法である。蒸着温度は、金属層２８が何れの下位層とも反応しないようにすべきである。従って、温度は、金属層２８のサリサイド化温度より低くすべきである。一実施形態において、金属層２８は、室温で形成される。
【００１５】
更に、金属層２８の蒸着後及びサリサイド化工程（下記）までの全てのプロセスは、サリサイド化を早期に生じさせないようにするため、金属層２８に対して金属が拡散を始める温度（即ちシリサイド形成温度）未満の温度で行うべきである。例えば、金属層がニッケルである場合、温度は１２０℃未満にすべきであり、金属層がコバルトである場合、温度は４００℃未満、或いは更に３５０℃未満にすべきである。
【００１６】
蒸着工程中、金属層２８と第一又は第二のゲート電極２０，２４との間に薄層（例えば数原子の厚さ）を形成してもよい。例えば金属層２８がニッケルであり、第一及び第二のゲート電極２０，２４がポリシリコンである場合、ニッケルシリサイドの薄層は、金属層２８の下方に形成することができる。しかしながら、この層は非常に薄いため、形成される最終的な非シリサイド化レジスタ構造の抵抗は変化しない。
【００１７】
金属層２８は、サリサイドの形成に使用可能な金属を含む。一実施形態において、金属層２８は、コバルト、ニッケル、パラジウム、白金、チタン又はタングステンを含む。一実施形態において、金属層２８は、コバルトなどの単一金属を含み、別の実施形態において、金属層２８は、一つ以上の金属を含み、つまり、ニッケル・白金などの金属合金を含む。金属層２８の厚さは、選択される材料と、第一及び第二のゲート電極２０，２４の長さとに応じて決められる。例えば、長さが６５ｎｍ以下のゲート電極技術に関し、金属層２８がニッケルである場合、厚さは約７〜１０ｎｍ（７０〜１００オングストローム）であり、金属がコバルトである場合、厚さは約９〜１５ｎｍ（９０〜１５０オングストローム）である。
【００１８】
金属層２８の形成後、保護層３０が図３に示すように任意に形成される。形成される場合、保護層３０は、続いて行われる処理中に金属層２８を酸化から保護する。更に後の説明から明らかなように、保護層３０は犠牲層である。一実施形態において、保護層３０は、窒化チタン又は窒化タンタルであり、約２．５〜２０ｎｍ（２５〜２００オングストローム）の厚さを有している。しかしながら、また、保護層３０の厚さは、選択された材料並びにゲート電極の長さなどに応じて決められる。保護層３０は、例えば、ＰＶＤ，ＣＶＤ，ＡＬＤなど及びそれらの組み合わせといったあらゆる製法によって形成される。
【００１９】
図４に示すように、金属層２８及び保護層３０（存在する場合）の形成後、レジスト層３２が半導体装置５上に形成される。レジスト層は、任意の方法によって蒸着される。好ましい実施形態において、レジスト層はスピンオンされる。一実施形態において、レジスト層３２の厚さは約４００〜７００ｎｍである。
【００２０】
レジスタ層３２の形成後、図５に示すように、レジスト層はパターニングされ、開口３６を有するパターン化されたレジスト層３４になる。レジスト層３２は、フォトリソグラフィを用いてパターニングされる。フォトリソグラフィ工程中は、開口３６を形成するためにパターンを有するマスクが用いられる。パターニング後、レジスト層は、開口３６を形成するためにエッチングされる。開口３６は、保護層３０が存在する場合、第二ゲートスタック１７上の保護層３０の一部を露出させる。第二ゲートスタックは、続いてサリサイドが形成されないゲートスタックである。即ち、図示される実施形態において、サリサイドは、第二ゲートスタック１７上に形成されないことが望まれる。保護層３０が存在しない場合、第二ゲートスタック１７上の金属層２８の一部が開口３６によって露出されることになる。
【００２１】
図６に示すように、開口３６の形成後、保護層３０が存在する場合は保護層の部分と、開口３６により露出されるか、或いは開口３６の下方にあるいずれかの金属層２８とが除去される。金属層２８と、保護層３０が存在する場合はその部分とを除去する工程において、図６に示すように、開口３６は、拡大開口４０と変形パターン化されたレジスト層３８とを形成するように拡張してもよい。保護層３０が存在する場合その部分、及び金属層２８は、ウェットエッチング、ドライエッチングなど、及びそれらの組み合わせによって除去することができる。一実施形態において、金属層２８がニッケルであり、保護層３０が窒化チタンである場合、ウェットエッチングは、Ｈ２ＳＯ４及びＨ２Ｏ２を用いて行われる。薄いニッケルサリサイド層が金属層２８の下方に形成される場合、ニッケルサリサイドに対するこのような化学反応のエッチング速度はニッケルのエッチング速度より約３０倍低いとの理由から、ニッケルサリサイド層の除去は起こりそうにない。たとえニッケルサリサイド層が除去されないとしても、下層の第二ゲート電極２４の抵抗性に影響を及ぼすには余りにも薄すぎるであろう（例えば、多かれ少なかれ約３ｎｍ（３０オングストローム））。
【００２２】
金属層２８のうちの部分と、保護層３０が存在するならその部分とを除去した後、図７に示すようにレジストが除去される。一実施形態において、レジストは、酸素環境を用いる灰化工程によって除去される。
【００２３】
図８に示すように、レジストの除去後、第一サリサイド領域４８及び第二サリサイド領域４６が形成される。第一及び第二のサリサイド領域４８，４６は、加熱段階又はアニーリングによって形成される。一実施形態において、アニーリングは、例えば、窒素などの不活性環境の下で、コバルトの場合は約４２５〜５５０℃の温度で約１〜１２０秒間行われ、ニッケルの場合は約２５０〜３５０℃の温度で約１〜１２０秒間行われる。シリコンを含有し、金属層２８との反応によりシリサイドを形成する例えばポリシリコンなどの層上に金属層２８が存在する箇所に、サリサイドが形成される。例えば、スペーサ２６が窒化ケイ素を含有するとしても、シリコンは、金属層２８との反応により、スペーサ２６上にサリサイドを形成することはない。アニーリングによって、第一ゲート電極２０上に第一サリサイド領域４８が形成され、ソース／ドレイン領域１４上に第二サリサイド領域４６が形成される。これらのサリサイド領域４８，４６は、望ましい電気接続のためには有効な接触部となる。更に、サリサイド領域は、下層材料のシート抵抗を低下させる。例えば第二ゲートスタック１７に望まれる高いシート抵抗を得るため、第二ゲート電極２４上の金属層２８が加熱段階の前に除去されるとの理由から、第二ゲート電極２４上にはシリサイドが形成されない。
【００２４】
サリサイド領域４８，４６の形成後、サリサイド化されなかった金属層２８の部分が除去される。これは、この場合はニッケルである金属と、この場合はニッケルサリサイドである金属サリサイドとの間に選択性があるピラニアなどのエッチング液を用いて達成することができる。次に、デバイスは、必要に応じてサリサイドの形成を完了させるため更にアニーリングすることができる。一実施形態において、アニーリングは、例えば窒素などの不活性環境の下で、コバルトの場合は約６５０〜８５０℃の温度で約２０〜１２０秒間行われ、ニッケルの場合は約３７０〜４５０℃の温度で約１〜１２０秒間行われる。しかしながら、最後のアニーリングは、デバイスの製造に用いられるプロセス技術によっては必要であるか、或いは不要である。
【００２５】
洗浄及び任意の第二アニーリングを実施後、半導体装置の製造は、従来の製法を用いて引き続き行われる。例えば、層間誘電体（ＩＬＤ）を半導体装置５上に形成し、更に第一及び第二のゲートスタック１５，１７上に開口を形成するため、パターニングすることができる。次に、開口は、第一ゲートスタック１５上に第一ビア５２を、第二ゲートスタック１７上に第二ビア５４をそれぞれ形成するため、導電材料により満たされる。第一サリサイド領域４８が第一ゲートスタック１５上に形成されるとの理由から、第一ビア５２は第一サリサイド領域４８と接触し、第二ビア５４は何れのサリサイド領域とも接触しない。その代わり、第二ビア５４は第二ゲート電極２４と接触する。その後の処理は、相互接続部と他の形状とを形成するために引き続き行われる。
【００２６】
図は、ゲート電極上にサリサイドを選択的に形成する上記の方法を用いた場合を示すが、当業者にとって、これらの方法がゲート電極上に加えて、或いはゲート電極上に代えて、例えば活性シリコン含有領域上などの任意の構造物上に使用できることは明らかである。
【００２７】
サリサイドを有する幾つかのトランジスタとサリサイドを有さない他の物（例えばレジスタ）とを選択的に形成するための簡潔な製造方法を提供したことは明らかである。トランジスタ（一実施形態においてソース／ドレイン領域を含む）全てを形成した後、全ウエハ上にブランケット金属層を蒸着することによって、所望領域においてサリサイドを形成しない可能性が軽減される。更に本発明の実施形態によれば、トランジスタ又はシリコンを含有する任意の構造物や層の上方にサリサイドを選択的に形成するために行われる窒化物層及び酸化物層の蒸着、並びにパターニングに関連した不具合及び工程境界性の問題などを解消する。
【００２８】
本発明を実行する装置は、その大部分が、当業者にとって公知な電子部品や回路から構成されている。そのため、回路の詳細について、本発明の基礎である思想の理解及び認識のため、並びに本発明の示唆を曖昧にせず、又はその示唆から外れないようにするため、上記に示した必要と考えられること以外は、詳しく説明しない。
【００２９】
前述の明細書において、本発明は、具体的な特定の実施形態を参照して説明されてきた。しかしながら、当業者にとって、下記の請求項に示す本発明の範囲から逸脱することなく、様々な変更と変形とを行えることは明らかである。従って、明細書及び図面は、限定的意味ではなく、むしろ例示的な意味において考慮すべきであり、そのような変更例の全ては本発明の範囲内に含まれている。
【００３０】
有益性、他の利点及び問題の解決策を具体的な実施形態に関して上述してきた。しかしながら、有益性、利点、問題の解決策、及びそれらを生じるか、或いはそれらをより顕著にするあらゆる要素について、任意又は全ての請求項に重要で、かつ必要であり、又は必須の形状や要素であるものと解釈すべきではない。本明細書に用いられる「備える」、「備えている」又はその他の変形は、列挙された要素を備えた工程、方法、物品又は装置がそれらの要素のみを含むのではなく、明確には列挙されていない他の要素又は工程、方法、物品又は装置に固有の他の要素を含ませるため、非排他的包含物にも及ぶ。本明細書に用いられる「一つ」は、１よりも多いことを規定する。しかも、説明及び請求項において「前」、「後」、「上端」、「底」、「上方」、「下方」などが記載されていれば、説明のために用いられ、必ずしも永久的な相対位置を記載するものではない。当然ながら、そのように用いられる用語は、本明細書に記載の本発明の実施形態が例えば本明細書に例示されるか、或いは記載されていない方向で機能するよう適切な状況の下で互換性を有している。
【図面の簡単な説明】
【００３１】
【図１】例示された本発明の一実施形態に従う第一トランジスタ及び第二トランジスタを有する半導体基板の部分断面図。
【図２】例示された本発明の一実施形態に従う金属層を形成した後の図１の半導体基板。
【図３】例示された本発明の一実施形態に従う任意の保護層を形成した後の図２の半導体基板。
【図４】例示された本発明の一実施形態に従う半導体基板上にレジスト層を形成した後の図３の半導体基板。
【図５】例示された本発明の一実施形態に従うレジスト層をパターニングした後の図４の半導体基板。
【図６】例示された本発明の一実施形態に従う金属層の少なくとも一部を除去した後の図５の半導体基板。
【図７】例示された本発明の一実施形態に従うレジストを除去した後の図６の半導体基板。
【図８】例示された本発明の一実施形態に従ってサリサイド領域を形成し、更に未反応金属を選択的に除去した後の図７の半導体基板。
【図９】例示された本発明の一実施形態に従うビア及び層間誘電体を形成した後の図８の半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成20年11月21日(2008.11.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体装置を形成する方法であって、
第一領域及び第二領域を有する半導体基板上に金属層をブランケット蒸着するステップであって、前記第一領域及び前記第二領域がシリコンを含むステップと、
前記第二領域上の前記金属層を除去するステップと、
前記第一領域上にサリサイド層を形成すべく前記金属層を前記第一領域と反応させるステップと
を含む方法。
【請求項２】
請求項１記載の方法において、
前記第一領域は第一ゲート電極を含み、
前記第二領域は第二ゲート電極を含む方法。
【請求項３】
請求項１又は２記載の方法は、更に、
前記金属層上にマスク層を形成するステップと、
前記領域上の前記金属層を露出させるべく前記マスク層をパターニングするステップと
を含む方法。
【請求項４】
請求項１〜３の何れか一項に記載の方法は、更に、
前記金属層上に保護層を蒸着するステップと、
前記第二領域上の前記保護層を除去するステップと
を含む方法。
【請求項５】
請求項１〜４の何れか一項に記載の方法において、
前記金属層は金属合金を含む方法。
【国際調査報告】
2009516910.tif 000012
2009516910.tif 000013