(57)【要約】【課題】  スペースレスＦＥＴ及びデュアル・ライナ法による歪み強化を増加させる構造体及び方法を提供する。【解決手段】  歪み強化がｎＦＥＴ及びｐＦＥＴデバイスの両方に対して達成される半導体構造体及びそれを製造する方法を提供する。特に、本発明は、より強い歪み強化及び欠陥削減のための少なくとも１つのスペーサレスＦＥＴを提供する。少なくとも１つのスペーサレスＦＥＴは、ｐＦＥＴ、ｎＦＥＴ又はそれらの組合せとすることができるが、一般に、ｐＦＥＴはｎＦＥＴよりも大きな幅を有するように製造されるので、スペーサレスｐＦＥＴが特に好ましい。少なくとも１つのスペーサレスＦＥＴは、スペーサを有するＦＥＴを含んだ従来技術の構造体よりも、デバイス・チャネルにより接近した応力誘起ライナを設けることを可能にする。スペーサレスＦＥＴは、スペーサレスＦＥＴの下側に侵入しない、対応するシリサイド化ソース／ドレイン拡散コンタクトの抵抗に悪影響を与えることなく達成される。【選択図】      図１０
2009516363.tif 000002
【特許請求の範囲】
【請求項１】
半導体構造体であって、
半導体基板の表面上に配置され、絶縁領域によって互いに分離される、少なくとも１つのｐＦＥＴ及び少なくとも１つのｎＦＥＴであって、前記ｎＦＥＴ又は前記ｐＦＥＴの少なくとも１つはスペーサレスＦＥＴであり、各ＦＥＴはチャネル領域を含む、少なくとも１つのｐＦＥＴ及び少なくとも１つのｎＦＥＴと、
前記スペーサレスＦＥＴのソース／ドレイン拡散領域の上に配置される再結晶化シリサイド・コンタクトであって、前記スペーサレスＦＥＴの側壁の下に侵入しない前記再結晶化シリサイド・コンタクトと、
前記少なくとも１つのｐＦＥＴの周りに配置される圧縮応力誘起ライナ及び前記少なくとも１つのｎＦＥＴの周りに配置される引張応力誘起ライナであって、前記スペーサレスＦＥＴの周りの少なくとも１つの応力誘起ライナは、対応するチャネル領域から３０ｎｍ又はそれ以内に配置される、前記圧縮及び引張応力誘起ライナと
を備える半導体構造体。
【請求項２】
前記半導体基板は、半導体・オン・インシュレータ基板又はバルク基板である、請求項１に記載の半導体構造体。
【請求項３】
前記少なくとも１つのスペーサレスＦＥＴはスペーサレスｐＦＥＴである、請求項１に記載の半導体構造体。
【請求項４】
前記少なくとも１つのスペーサレスＦＥＴは、スペーサレスｎＦＥＴ及びスペーサレスｐＦＥＴである、請求項１に記載の半導体構造体。
【請求項５】
前記少なくとも１つのスペーサレスＦＥＴは、幅広の外側スペーサをもたない、請求項１に記載の半導体構造体。
【請求項６】
前記少なくとも１つのスペーサレスＦＥＴは、５ｎｍから２０ｎｍまでの幅を有する狭い外側スペーサを含む、請求項１に記載の半導体構造体。
【請求項７】
前記各ＦＥＴは、ゲート誘電体の上に配置されるゲート導体を含む、請求項１に記載の半導体構造体。
【請求項８】
前記ゲート導体は、ポリＳｉ、ポリＳｉＧｅ、金属、金属窒化物、金属シリサイド又はそれらの多層を含む、請求項７に記載の半導体構造体。
【請求項９】
前記スペーサレスＦＥＴの前記ポリＳｉ又はポリＳｉＧｅゲート導体の上部分は、再結晶化シリサイド・コンタクトを含む、請求項８に記載の半導体構造体。
【請求項１０】
半導体構造体であって、
半導体基板の表面上に配置され、絶縁領域によって互いに分離される、少なくとも１つのスペーサレスｐＦＥＴ及び少なくとも１つのｎＦＥＴであって、各ＦＥＴはチャネル領域を含む、少なくとも１つのスペーサレスｐＦＥＴ及び少なくとも１つのｎＦＥＴと、
前記スペーサレスｐＦＥＴのソース／ドレイン拡散領域の上に配置される再結晶化シリサイド・コンタクトであって、前記少なくとも１つのスペーサレスｐＦＥＴの側壁の下に侵入しない前記再結晶化シリサイド・コンタクトと、
前記少なくとも１つのスペーサレスｐＦＥＴの周りに配置される圧縮応力誘起ライナ、及び前記少なくとも１つのｎＦＥＴの周りに配置される引張応力誘起ライナであって、前記スペーサレスｐＦＥＴの周りの前記圧縮応力誘起ライナは、対応するチャネル領域から３０ｎｍ又はそれ以内に配置される、前記圧縮及び引張応力誘起ライナと
を備える半導体構造体。
【請求項１１】
前記半導体基板は、半導体・オン・インシュレータ基板又はバルク基板である、請求項１０に記載の半導体構造体。
【請求項１２】
前記少なくとも１つのスペーサレスｐＦＥＴは、幅広の外側スペーサをもたない、請求項１０に記載の半導体構造体。
【請求項１３】
前記少なくとも１つのスペーサレスｐＦＥＴは、５ｎｍから２０ｎｍまでの幅を有する狭い外側スペーサを含む、請求項１０に記載の半導体構造体。
【請求項１４】
少なくとも前記スペーサレスｐＦＥＴは、再結晶化シリサイド・コンタクトを備えた上部表面を有するゲート導体を含む、請求項１０に記載の半導体構造。
【請求項１５】
半導体構造体を製造する方法であって、
少なくとも１つのｎＦＥＴ及び少なくとも１つのｐＦＥＴを含む構造体の上に第１応力誘起ライナ及びその上を覆うハード・マスクを形成するステップであって、前記第１応力誘起ライナは第１の応力型を有し、各々のＦＥＴはデバイス・チャネル、幅広の外側スペーサ及びシリサイド化ソース／ドレイン拡散コンタクトを含む、ステップと、
前記ｎＦＥＴ又はｐＦＥＴのうちの１つから、前記上を覆うハード・マスク、前記第１応力誘起ライナ、及び前記幅広の外側スペーサの全部又は部分を選択的に除去して少なくとも１つのスペーサレスＦＥＴを形成するステップであって、前記第１応力誘起ライナ及び前記幅広のスペーサを除去する間に、前記少なくとも１つのスペーサレスＦＥＴの前記シリサイド化ソース／ドレイン拡散コンタクトがアモルファス化される、ステップと、
前記構造体をアニールして前記少なくとも１つのスペーサレスＦＥＴの前記アモルファス化されたシリサイド化ソース／ドレイン拡散コンタクトを再結晶化させるステップと、
前記第１の応力型とは異なる第２の応力型を有する第２応力誘起ライナを前記少なくとも１つのスペーサレスＦＥＴに対して選択的に設けるステップであって、前記第２応力誘起ライナは、前記少なくとも１つのスペーサレスＦＥＴのチャネル領域から３０ｎｍ又はそれ以内に配置される、ステップと
を含む方法。
【請求項１６】
前記スペーサレスＦＥＴはｐＦＥＴであり、前記第２応力誘起ライナは圧縮歪みを誘起するものである、請求項１５に記載の方法。
【請求項１７】
前記スペーサレスＦＥＴはｎＦＥＴであり、前記第２応力誘起ライナは引張歪みを誘起するものである、請求項１５に記載の方法。
【請求項１８】
前記アニールするステップは、不活性雰囲気において３５０℃又はそれ以上の温度で実行する、請求項１５に記載の方法。
【請求項１９】
前記アニールするステップは、さらに前記スペーサレスＦＥＴの上部ゲート導体表面をアモルファス化する、請求項１５に記載の方法。
【請求項２０】
前記選択的に除去するステップは、前記ハード・マスクをエッチング停止マスクとして用いてエッチングするステップを含む、請求項１５に記載の方法。
【請求項２１】
前記構造体は、半導体・オン・インシュレータ基板又はバルク半導体基板の上に配置される、請求項１５に記載の方法。
【請求項２２】
前記ＦＥＴの各々の間に絶縁領域を形成するステップをさらに含む、請求項２１に記載の方法。
【請求項２３】
前記選択的に設けるステップは、前記第２応力誘起ライナを前記構造体の上に堆積させ、前記第１応力誘起ライナを含まない前記ＦＥＴから前記第２応力誘起ライナをエッチングするステップを含む、請求項１５に記載の方法。
【請求項２４】
前記シリサイド化ソース／ドレイン拡散コンタクトのうちの少なくとも幾つかに至るまで下に延びる、導電体で充填された開口部を有する、相互接続誘電体を形成するステップをさらに含む、請求項１５に記載の方法。
【請求項２５】
半導体構造体を製造する方法であって、
少なくとも１つのスペーサレスｎＦＥＴ及び少なくとも１つのスペーサレスｐＦＥＴを含む構造体の上に、第１応力誘起ライナ及びその上を覆うハード・マスクを形成するステップであって、前記第１応力誘起ライナは第１の応力型を有し、各々のＦＥＴはデバイス・チャネル及びシリサイド化ソース／ドレイン拡散コンタクトを含む、ステップと、
前記ｎＦＥＴ又はｐＦＥＴのうちの１つから、前記上を覆うハード・マスク及び前記第１応力誘起ライナを選択的に除去するステップであって、前記第１応力誘起ライナを前記ＦＥＴのうちの１つから除去する間に、対応するシリサイド化ソース／ドレイン拡散コンタクトがアモルファス化される、ステップと、
前記構造体をアニールして前記アモルファス化されたシリサイド化ソース／ドレイン拡散コンタクトを再結晶化させるステップと、
前記第１応力誘起ライナが予め除去されたスペーサレスＦＥＴに、前記第１の応力型とは異なる第２の応力型の第２応力誘起ライナを選択的に設けるステップであって、前記第１及び第２応力誘起ライナは、前記スペーサレスＦＥＴの対応するチャネル領域から３０ｎｍ又はそれ以内に配置される、ステップと
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体構造体及びその構造体を製造する方法に関する。より具体的には、本発明は、スペーサレスＦＥＴ及び応力誘起ライナにより達成される増加した歪み強化を有する半導体構造体に関する。本発明はまた、スペーサレスＦＥＴ及びデュアル・ライナ法を用いて増加した歪み強化を有する半導体構造体を与える、半導体構造体の製造方法を提供する。
【背景技術】
【０００２】
現在の半導体技術において、相補型金属酸化膜半導体（ＣＭＯＳ）デバイス、例えばｎＦＥＴ又はｐＦＥＴは、典型的には、単一の結晶配向を有する、Ｓｉのような半導体ウェハ上に製造される。特に、今日の半導体デバイスの大部分は、（１００）結晶配向を有するＳｉ上に作られる。
【０００３】
電子は（１００）Ｓｉ表面配向に対して高い移動度を有することが知られており、また正孔は（１１０）表面配向に対して高い移動度を有することが知られている。即ち、（１００）Ｓｉ上の正孔移動度の値は、この結晶配向に対して対応する電子移動度よりも大よそ２倍〜４倍低い。この相違を補償するために、ｐＦＥＴは普通、プル・アップ電流をｎＦＥＴのプル・ダウン電流に対してバランスさせるように、より大きな幅で設計して、均一な回路スイッチングを達成する。
【０００４】
一方、（１１０）Ｓｉ上の正孔移動度は、（１００）Ｓｉ上より２倍高く、それ故に、（１１０）表面上に形成されるｐＦＥＴは、（１００）表面上に形成されるｐＦＥＴよりも著しく高い駆動電流を示すことになる。残念なことに、（１１０）Ｓｉ表面上の電子移動度は、（１００）Ｓｉ表面と比較すると、著しく低下する。
【０００５】
上述のことから推論できるように、（１１０）Ｓｉ表面は、優れた正孔移動度のためにｐＦＥＴデバイスには最適であるが、この結晶配向は、ｎＦＥＴデバイスには完く不適切である。その代りに、（１００）Ｓｉ表面は、その結晶配向が電子移動度に有利であるので、ｎＦＥＴデバイスに対して最適である。
【０００６】
異なる結晶学的配向をもつ平面を有するハイブリッド配向基板が、最近開発された。例えば、２００３年６月２３日に提出された特許文献１、及び２００３年１０月２９日に提出された特許文献２を参照されたい。さらに、ハイブリッド配向の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が、最近、９０ｎｍの技術ノードにおいて著しく高い回路性能を示している。上述のように、電子移動度及び正孔移動度は、（１００）表面上にｎＦＥＴを、そして（１１０）表面上にｐＦＥＴを配置することによって、独立に最適化することができる。
【０００７】
異なる結晶配向の平面を有するハイブリッド配向基板はキャリア移動度を増加させることができるが、デバイスが縮小されるに連れて性能のスケール調整を維持するためにさらなる改善が必要とされる。
【０００８】
キャリア移動度を増大させるための別の方法は、応力をＭＯＳＦＥＴのチャネルに導入することである。応力は、例えば、基板上及びゲート領域の周囲に応力誘起ライナを形成することを含んだ、幾つかの方法によって単一結晶配向の基板に導入することができる。９０ｎｍノード内の現在の技術において、ｎＦＥＴ及びｐＦＥＴに対する歪み強化はデュアル窒化物ライナ法を用いて達成される。この方法においては、引張応力の窒化物ライナがｎＦＥＴの周りに形成され、圧縮応力の窒化物ライナがｐＦＥＴの周りに形成される。
【０００９】
ｐＦＥＴ及びｎＦＥＴデバイスの両方において応力印加チャネルを達成するために、２つの異なる型の応力印加ライナを用いることに加えて、例えば、抵抗及び閾値電圧ロール・オフのような最適のデバイス・パラメータを達成するために、ｐＦＥＴスペーサは普通、ｎＦＥＴスペーサよりも遥かに幅広とする。より幅広のｐＦＥＴスペーサを用いる場合には、ｐＦＥＴチャネルへの圧縮窒化膜の距離が増加し、従って、ｐＦＥＴデバイス上には減少した歪み強化が存在する。さらに、より幅広のスペーサは、２つの接近して配置されるｐＦＥＴデバイスの間のスペースを減少させて、ＰＦＥＴの上に形成される相互接続誘電体（ＩＬＤ）内に酸化物のボイドを引き起こす。ＩＬＤのボイドは、後で、金属コンタクト形成の間に金属で充填されて、コンタクトを短縮する可能性のある金属ストリンガを形成する。
【００１０】
【特許文献１】米国特許出願第１０／２５０，２４１号
【特許文献２】米国特許出願第１０／６９６，６３４号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述のことを考慮すると、ｐＦＥＴデバイスに対してより幅広のスペーサを用いることの問題のない、歪み強化がｎＦＥＴ及びｐＦＥＴデバイスの両方に対して達成される半導体構造体を提供する必要性が依然として存在する。
【課題を解決するための手段】
【００１２】
本発明は、歪み強化がｎＦＥＴ及びｐＦＥＴデバイスの両方に対して達成される半導体構造体及びそれを製造する方法を提供する。特に、本発明は、より強い歪み強化及び欠陥削減に関する少なくとも１つのスペーサレスＦＥＴを提供する。少なくとも１つのスペーサレスＦＥＴはｐＦＥＴ、ｎＦＥＴ又はそれらの組合せとすることができるが、ｐＦＥＴは一般にｎＦＥＴよりも大きな幅を有するように製造されるので、スペーサレスｐＦＥＴが特に好ましい。
【００１３】
「スペーサレス」は、普通ソース／ドレイン拡散領域を形成するのに用いられる幅広の外側のスペーサが、完全に除去されるか、或いは、遥かに狭いスペーサで置き換えられることを意味する。「幅広のスペーサ」という用語は、下の層、即ち、基板又はゲート誘電体との界面を形成する底部分にそって、約２０ｎｍ又はそれ以上の幅を有するスペーサを意味する。
【００１４】
本発明によれば、幅広の外側のスペーサを完全に除去するか、或いは、そのようなスペーサの幅を著しく削減することによって、応力誘起ライナがデバイス・チャネルに対して顕著に接近して（およそ３０ｎｍ又はそれ以下の程度に）配置される半導体構造体が提供される。従って、改善されたデバイス速度を与える強い歪み強化が達成される。本発明は、ＦＥＴデバイスのソース／ドレイン拡散領域の上に存在するシリサイド・コンタクトの抵抗に悪影響を与えることなく、歪み強化を達成する。従来技術の加工においては、応力誘起ライナがデュアル応力ライナ法においてＦＥＴデバイス領域のうちの１つから除去されるとき、ソース／ドレイン拡散領域の上のシリサイド・コンタクトの抵抗が悪影響を受ける（即ち、抵抗増加）。
【００１５】
本発明においては、ＦＥＴデバイス領域のうちの１つから応力誘起ライナを除去する過程の間に増加したシリサイド・コンタクトの抵抗を減少させるために、再結晶させるアニール・ステップを用いる。シリサイド・コンタクトの抵抗増加は、ＦＥＴデバイス領域のうちの１つからの応力誘起ライナの除去の間に引き起こされるアルファモス化による損傷の結果である。上述のことに加えて、歪み強化を有する半導体構造体が達成されると同時に、ネスト化されたＦＥＴ領域における隣接するコンタクトの間の金属ストリンガの形成が防止される。
【００１６】
これら及び他の利点は、付加的なマスキング・ステップ、又は、ＣＭＯＳプロセスを再設計する必要なしに達成される。従って、本発明は、歪み強化ＦＥＴデバイス領域を有する半導体構造体を製造するための費用効率が高い方法を提供する。
【００１７】
概略すると、本発明は、半導体構造体であって、
半導体基板の表面上に配置され、絶縁領域によって互いに分離された、少なくとも１つのｐＦＥＴ及び少なくとも１つのｎＦＥＴであって、そのｎＦＥＴ又はそのｐＦＥＴの少なくとも１つはスペーサレスＦＥＴであり、各々のＦＥＴはチャネル領域を含む、少なくとも１つのｐＦＥＴ及び少なくとも１つのｎＦＥＴと、
前記のスペーサレスＦＥＴのソース／ドレイン拡散領域の上に配置される再結晶化シリサイド・コンタクトであって、前記のスペーサレスＦＥＴの側壁の下に侵入しない、前記の再結晶化シリサイド・コンタクトと、
前記の少なくとも１つのｐＦＥＴの周りに配置される圧縮応力誘起ライナ及び前記の少なくとも１つのｎＦＥＴの周りに配置される引張応力誘起ライナであって、前記のスペーサレスＦＥＴの周りの少なくとも１つの応力誘起ライナは対応するチャネル領域から３０ｎｍ又はそれ以内に配置される、圧縮応力誘起ライナ及び引張応力誘起ライナと
を備える半導体構造体を提供する。
好ましい実施形態においては、スペーサレスＦＥＴはｐＦＥＴであり、圧縮応力誘起ライナはスペーサレスｐＦＥＴのチャネル領域に接近して配置される。
【００１８】
上述の半導体構造体に加えて、本発明はまた、そのような構造体を製造する方法を提供する。１つの実施形態において、ｐＦＥＴかｎＦＥＴのいずれかがスペーサレスに作られるが、本発明の方法は、
少なくとも１つのｎＦＥＴ及び少なくとも１つのｐＦＥＴを含んだ構造体の上に、第１応力誘起ライナとその上を覆うハード・マスクとを形成するステップであって、前記の第１応力誘起ライナは第１の応力型を有し、各々のＦＥＴはデバイス・チャネル、幅広の外側スペーサ及びシリサイド化ソース／ドレイン拡散コンタクトを含む、ステップと
前記のｎＦＥＴ又はｐＦＥＴのうちの１つから、前記の上を覆うハード・マスク、前記の第１応力誘起ライナ、及び前記の幅広の外側スペーサの全部又は一部分を選択的に除去して少なくとも１つのスペーサレスＦＥＴを形成するステップであって、前記の第１応力誘起ライナ及び前記の幅広のスペーサを除去する間に前記の少なくとも１つのスペーサレスＦＥＴの前記のシリサイド化ソース／ドレイン拡散コンタクトがアモルファス化される、ステップと、
前記の構造体をアニールして、前記の少なくとも１つのスペーサレスＦＥＴの前記のアモルファス化されたシリサイド化ソース／ドレイン拡散コンタクトを再結晶化するステップと、
前記の第１応力型とは異なる第２応力型の第２応力誘起ライナを前記の少なくとも１つのスペーサレスＦＥＴに対して選択的に設けるステップであって、前記の第２応力誘起ライナは少なくとも１つのスペーサレスＦＥＴのチャネル領域から３０ｎｍ又はそれ以内に配置される、ステップと
を含む。
【００１９】
好ましい実施形態においては、前記の少なくとも１つのスペーサレスＦＥＴはｐＦＥＴであり、前記の第１応力誘起ライナは引張歪みを誘起するものであり、前記の第２応力誘起ライナは圧縮歪みを誘起するものである。
【００２０】
別の実施形態においては、ｐＦＥＴ及びｎＦＥＴの両方はスペーサレスに作られるが、本発明の方法は、
少なくとも１つのスペーサレスｎＦＥＴと少なくとも１つのスペーサレスｐＦＥＴを含む構造体の上に第１応力誘起ライナ及びその上を覆うハード・マスクを形成するステップであって、前記の第１応力誘起ライナは第１応力型を有し、各々のＦＥＴはデバイス・チャネル及びシリサイド化ソース／ドレイン拡散コンタクトを含む、ステップと、
前記のｎＦＥＴ又はｐＦＥＴのうちの１つから、前記の上を覆うハード・マスク及び前記の第１応力誘起ライナを選択的に除去するステップであって、前記の第１応力誘起ライナを前記のＦＥＴのうち１つから除去する間に、対応するシリサイド化ソース／ドレイン拡散コンタクトがアモルファス化される、ステップと、
前記の構造体をアニールして前記のアモルファス化されたシリサイド化ソース／ドレイン拡散コンタクトを再結晶化するステップと、
前記の第１応力型とは異なる第２応力型の第２応力誘起ライナを、第１応力誘起ライナが以前に除去されたスペーサレスＦＥＴにたいして選択的に設けるステップであって、前記の第１及び第２応力誘起ライナは、各々のスペーサレスＦＥＴの対応するチャネル領域から３０ｎｍ又はそれ以内に配置される、ステップと
を含む。
【発明を実施するための最良の形態】
【００２１】
本発明は、ＦＥＴデバイスの歪み強化を増加させる構造体及び方法を提供するものであるが、ここで、以下の考察及び本願に添付の図面を参照してより詳細に説明する。本願の図面は例示の目的のために提供されるもので、一定の尺度で描かれてはいないことに注意されたい。
【００２２】
本発明は、ここで、歪み強化がスペーサレスｐＦＥＴを用いて達成される好ましい実施形態に関連して説明する。スペーサレスｐＦＥＴが以下で説明され示されるが、本願はまた、スペーサレスｎＦＥＴを単独で、あるいは、スペーサレスｐＦＥＴと併せて使用する場合も企図している。スペーサレスｎＦＥＴのみを使用するときは、加工順序を変更して、圧縮応力誘起ライナを初めに形成し、ｎＦＥＴ領域から除去し、その後、幅広のスペーサをｎＦＥＴデバイスから除去するようにする。スペーサレスｎＦＥＴ及びｐＦＥＴを形成するときは、幅広のスペーサは、シリサイド形成の後、且つ第１応力誘起ライナの形成の前に除去する。
【００２３】
図１は、本発明に用いられる初めの構造体１０を示す。初めの構造体１０は、基板１２の表面上に配置された少なくとも１つのｐＦＥＴ１４Ａ及び少なくとも１つのｎＦＥＴ１４Ｂを含む半導体基板１２を含む。異なる導電性のＦＥＴ、即ちｐＦＥＴ及びｎＦＥＴは、絶縁領域１６により互いに分離される。ＦＥＴの各々は、ゲート誘電体１８、ゲート導体２０、随意の内側スペーサ（又は保護層）２２、及び外側スペーサ２４を含む。シリサイド・コンタクト２６は、半導体基板１２内のソース／ドレイン拡散が存在することになる領域に示されている。シリサイド・コンタクト２８は、ゲート導体がＳｉ含有材料からなる場合に、ゲート導体の上に随意に配置することができる。
【００２４】
図１に示した初めの構造体は、当技術分野では周知の材料から構成される。さらに、ＦＥＴ、絶縁領域及びシリサイド・コンタクトはまた、当技術分野で周知の従来技術を利用して形成することができる。例えば、ＦＥＴは、種々の材料層の堆積、並びに、リソグラフィ及びエッチングによるパターン付けによって形成することができる。代替的に、ＦＥＴを形成するのに置換ゲート・プロセスを用いることができる。
【００２５】
初めの構造体１０の半導体基板１２は、半導体・オン・インシュレータ（図示されるような）、又はバルク半導体とすることができる。半導体基板１２は、歪み型、無歪み型、或いは、歪み及び無歪みの領域を含んだものとすることができる。半導体基板１２は、単一の結晶配向を有することができるが、或いは、異なる結晶配向の領域を有するハイブリッド基板とすることができる。ハイブリッド基板を用いるときは、ｎＦＥＴ及びｐＦＥＴは、特定のデバイスに対して強化されたデバイス性能を与える結晶配向を有する領域に製造される。例えば、ｎＦＥＴは（１００）表面上に形成され、一方、ｐＦＥＴは（１１０）表面上に形成されることになる。
【００２６】
図示された特定の実施形態において、半導体・オン・インシュレータは、埋め込み絶縁層１２Ｂによって完全に又は部分的に分離される上部半導体層１２Ｃ及び底部半導体層１２Ａを含む。上部及び低部半導体層は、同じ又は異なる半導体材料を含むことができるが、同じ半導体材料が非常に好ましい。埋め込み絶縁層１２Ｂは、結晶又は非結晶の酸化物、窒化物又は酸窒化物とすることができる。半導体・オン・インシュレータ基板は、従来の層転写プロセスによって、或いは、ＳＩＭＯＸと呼ばれるイオン注入及びアニール・プロセスによって形成することができる。
【００２７】
「半導体材料又は層」という用語は、ここでは、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、並びに、他のＩＩＩ／Ｖ又はＩＩ／ＶＩ化合物半導体を含む、半導体特性を示す任意の材料を示すのに使用する。基板の半導体材料は、Ｓｉ含有半導体であることが好ましく、Ｓｉ又はＳｉＧｅが非常に好ましい。
【００２８】
半導体基板１２はまた、第１ドープ（ｎ又はｐ）領域、及び第２ドープ（ｎ又はｐ）領域を含むことができる。明確にするために、ドープ領域は、本願の図面においては、特に符号付けはしていない。第１ドープ領域及び第２ドープ領域は、同じものとすることができるが、或いは、異なる導電性及び／又はドープ濃度を有することができる。これらのドープ領域は「ウェル」として知られている。
【００２９】
半導体基板１２を準備した後で、絶縁領域１６を当技術分野で周知の従来の技術を利用して基板内に形成する。例えば、絶縁領域１６がトレンチ分離領域である場合には、従来のトレンチ分離プロセスを用いることができる。これは、例えば、リソグラフィ及びエッチングによってトレンチを基板内に形成するステップと、例えば、ＴｉＮ又はＴａＮのようなトレンチ・ライナでトレンチを随意に充填するステップと、次に、酸化物のようなトレンチ誘電体でトレンチを充填するステップとを含む。充填ステップは、高密度プラズマ堆積酸化物、又はＴＥＯＳのような酸素前駆体から形成される酸化物を含むことができる。随意の緻密化ステップ及び／又は平坦化ステップをトレンチ充填の後に続けることができる。フィールド絶縁領域を絶縁領域１６として用いる場合には、それを形成するのに従来のシリコン局所酸化（ＬＯＣＯＳ）プロセスを用いることができる。
【００３０】
図１において、絶縁領域１６は下方の埋め込み絶縁層１２Ｂの表面にまで延びるトレンチ分離領域である。このような実施形態が示され説明されるが、本発明はまた、絶縁領域１６に関して他の深さも企図している。例えば、絶縁領域１６は、埋め込み絶縁層１２Ｂの上方までの深さ、埋め込み絶縁層１２Ｂ内部までの深さ、又は半導体・オン・インシュレータ基板の下部半導体層１２Ａ内部までの深さを有することができる。
【００３１】
上述のように、異なる導電性を有するＦＥＴの各々はゲート誘電体１８を含む。ｎＦＥＴ領域におけるゲート誘電体１８は、ｐＦＥＴ領域にあるものと同じ又は異なるものとすることができるが、同じであることが好ましい。ゲート誘電体１８は、例えば、酸化、窒化又は酸窒化のような熱成長プロセスによって形成することができる。代替的には、ゲート誘電体１８は、例えば、化学気相堆積（ＣＶＤ）、プラズマ支援ＣＶＤ、原子層堆積（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液堆積、又は、他の同様の堆積プロセスなどの堆積プロセスによって形成することができる。ゲート誘電体１８はまた、上述のプロセスの任意の組合せを利用して形成することもできる。
【００３２】
ゲート誘電体１８は、それらに限定はされないが、酸化物、窒化物、酸窒化物、及び／又は金属シリケートと窒化金属シリケートを含んだシリケートを含む絶縁材料からなり、多層ゲート誘電体もまた企図されている。１つの実施形態において、ゲート誘電体１８は、例えば、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、及びそれらの混合物などの酸化物を含むことが好ましい。
【００３３】
ゲート誘電体１８の物理的厚さは変えることができるが、典型的には、ゲート誘電体１８は、約０．５ｎｍから約１０ｎｍまでの厚さを有し、約０．５ｎｍから約３ｎｍまでの厚さがより典型的である。ゲート誘電体１８を形成した後、図１に示すゲート導体２０になるポリシリコン若しくは他のゲート導体材料又はそれらの組合せを、例えば、物理気相堆積、ＣＶＤ又は蒸着のような既知の堆積法を利用して、ゲート誘電体１８の上に形成する。ゲート導体２０はドープ型又は非ドープ型とすることができる。ドープ型の場合には、それを形成するのにイン・サイチュ（ｉｎ  ｓｉｔｕ）ドーピング堆積法を用いることができる。或いは、ドープ型ゲート導体２０は、堆積、イオン注入及びアニールによって形成することができる。ゲート導体２０のドーピングは、形成されるゲートの仕事関数を変えることになる。ドーパント・イオンの例証的な実施例には、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ、Ｔｌ、又はそれらの混合物が含まれる。イオン注入の典型的なドーズ量は、１Ｅ１４（＝１×１０１４）ａｔｏｍ／ｃｍ２から１Ｅ１６（＝１×１０１６）ａｔｏｍ／ｃｍ２までであり、或いはより典型的には、１Ｅ１５ａｔｏｍ／ｃｍ２から５Ｅ１５ａｔｏｍ／ｃｍ２までである。本発明のこの段階で堆積させるゲート導体２０の厚さ、即ち、高さは、用いる堆積法に応じて変えることができる。典型的には、ゲート導体２０は、約２０ｎｍから約１８０ｎｍまでの垂直方向の厚さを有し、約４０ｎｍから約１５０ｎｍまでの厚さがより典型的である。
【００３４】
ゲート導体２０は、ＣＭＯＳ構造体のゲート電極として普通に用いられる任意の導電性材料を含むことができる。ゲート導体２０として使用できるこのような導電性材料の例証的な実施例には、ポリシリコン、金属又は合金、シリサイド、導電性窒化物、ポリＳｉＧｅ、及びそれらの多層を含んだ組合せが含まれるが、それらに限定されない。各デバイス領域（即ち、ｎＦＥＴ及びｐＦＥＴ）内のゲート導体２０は同じ又は異なる導電性材料を含むことができるが、同じ導電性材料が好ましい。幾つかの実施形態において、ゲート導体の多層の間にバリア層を形成することが可能である。
【００３５】
本発明のこの段階で、随意の誘電体キャップ（図示せず）がゲート導体２０の上に存在することができる。普通、酸化物又は窒化物を含む随意の誘電体キャップは、普通はソース／ドレイン拡散領域をシリサイド化する前又はその直後に除去される。
【００３６】
随意の内側スペーサ２２は、ゲート導体２０の各々の少なくとも側壁上に存在することができる。随意の内側スペーサ２２は、熱的方法によって形成できる保護層である。典型的には、随意の内側スペーサ２２は、酸化物、窒化物又は酸窒化物であり、約５ｎｍから約１５ｎｍまでの厚さを有する。存在する場合には、随意の内側スペーサ２２はまた、典型的にはゲート誘電体１８の側壁上、及び半導体基板１２の露出した表面上に存在する。
【００３７】
各ＦＥＴはまた、幅広の外側スペーサ２４を含む。幅広の外側スペーサ２４は、酸化物、窒化物、酸窒化物及び／又はそれらの任意の組合せなどの絶縁体を含む。酸化物の内側スペーサ２２を形成し、そして窒化物の外側スペーサ２４を形成することが好ましい。幅広の外側スペーサ２４は堆積及びエッチングによって形成する。
【００３８】
外側スペーサ２４の幅は、ソース及びドレインのシリサイド・コンタクト（次に形成される）がゲート・スタックの各々の縁部の下に侵入しないように十分に幅広い必要がある。また、外側スペーサ２４の幅は、深いソース／ドレイン・インプラントがまた、チャネル領域に著しく侵入して短チャネル効果を引き起こさないように、十分に幅広い必要がある。典型的には、幅広のスペーサ２６が、底部で計測して約２０ｎｍ又はそれ以上の幅を有する場合には、ソース／ドレイン・シリサイドはゲート・スタックの縁部の下には侵入しない。
【００３９】
ソース／ドレイン拡散領域（具体的には図示せず）は、典型的には、半導体基板１２内のＦＥＴの各々のフットプリントに存在する。ソース／ドレイン拡散領域は、イオン注入及びアニール・ステップを用いて形成する。アニール・ステップは、前の注入ステップによって注入されたドーパントを活性化する働きをする。イオン注入及びアニールの条件は、当業者には周知である。本発明において、「ソース／ドレイン拡散領域」という語句は、拡張領域、ハロー領域及び深いソース／ドレイン領域を含む。
【００４０】
本発明の幾つかの実施形態において、基板がシリコンを含まない場合には、Ｓｉ含有層を、基板の露出部分の上に形成してシリサイド・コンタクトを形成するためのソースを設けることができる。使用できるＳｉ含有材料の例証的な実施例には、例えば、Ｓｉ、単結晶Ｓｉ、多結晶Ｓｉ、ＳｉＧｅ及びアモルファスＳｉが含まれる。本発明のこの実施形態は、図面には示されていない。
【００４１】
各々のＦＥＴ領域を形成した後、当該技術分野において周知の標準的なサリサイド化法を用いてシリサイド・コンタクトを形成する。これは、構造体全体の上のＳｉと反応できる金属を形成するステップと、金属の上に酸素バリア層を形成するステップと、構造体を加熱してシリサイドを形成するステップと、未反応金属及び酸素バリア層を除去するステップと、必要であれば、第２の加熱ステップを実施するステップとを含む。第２の加熱ステップは、第１の加熱ステップがシリサイドの最低抵抗相を形成しない場合に必要となる。図１において、参照番号２６はソース／ドレイン拡散領域上のシリサイド化コンタクトを示す。ゲート導体２０がポリシリコン又はＳｉＧｅを含む場合には、本発明のこのステップは、Ｓｉ含有ゲート導体上にシリサイド・コンタクトを形成するのに用いることができる。図１において、参照番号２８は、ゲート導体２０上に配置されるシリサイド化コンタクトを明示するのに用いられている。
【００４２】
図２は、第１の応力誘起ライナ３０及びハード・マスク３２を形成した後の構造体を示す。第１応力誘起ライナ３０は、圧縮応力又は引張応力を誘起するものとすることができる。図示した実施形態では、第１応力誘起ライナ３０は引張応力を誘起するものである。第１応力誘起ライナ３０は、デバイス・チャネル内に応力を導入することができる任意の材料とすることができる。このような応力誘起材料の例は、Ｓｉ３Ｎ４、ＳｉＣ、シリコン酸窒化物及び他の類似の材料を含むが、それらに限定されない。典型的には、第１応力誘起ライナ３０はＳｉ３Ｎ４からなる。第１応力誘起ライナ３０は、例えば、低圧ＣＶＤ、プラズマ強化ＣＶＤ、瞬時熱ＣＶＤ、ＢＴＢＡＳベース（アンモニアと反応するＣ８Ｈ２２Ｎ２Ｓｉ）のＣＶＤを含む、種々の化学気相堆積（ＣＶＤ）法を利用して形成することができるが、ここでＢＴＢＡＳは、ＣＶＤ用途のための最新の有機金属前駆体である。応力の型は、前駆体及び堆積条件を変更することによって制御する。このような変更は、当業者の知識により十分可能である。第１応力誘起ライナ３０は、約２０ｎｍから約１５０ｎｍまでの堆積厚を有し、約３０ｎｍから約１００ｎｍまでの堆積厚がより典型的である。
【００４３】
次に、ハード・マスク３２を、例えば、ＣＶＤ、ＰＥＣＶＤ、化学溶液堆積及び蒸着のような従来の堆積法を利用して第１応力誘起ライナ３０の上に形成する。ハード・マスク３２は、典型的には、例えばＳｉＯ２のような酸化物からなる。普通、酸化物ハード・マスクを用いるが、本発明はまた、酸窒化ハード・マスクを同様に用いることを企図している。ハード・マスク３２の厚さは、用いる材料の型、及びそれを形成するのに用いる堆積法に応じて変えることができる。典型的には、ハード・マスク３２は約５ｎｍから４０ｎｍまでの堆積厚を有し、約１０ｎｍから約２５ｎｍまでの堆積厚がさらにより典型的である。
【００４４】
図３は、図２に示した構造体上の少なくとも１つのＦＥＴデバイス領域を保護する第１のパターン付けされたフォトレジスト３４を形成した後の構造体を示す。図示した特定の実施形態においては、第１のパターン付けされたフォトレジスト３４は、ｎＦＥＴデバイスを含む領域の上に配置されている。第１のパターン付けされたフォトレジスト３４は、堆積（例えば、ＣＶＤ、ＰＥＣＶＤ、スピン・オン・コーティングなど）及びリソグラフィによって形成する。図３に示すように、ハード・マスク３２は、ｐＦＥＴデバイスを含む領域に配置されるが、第１のパターン付けされたフォトレジスト３４によっては保護されない。
【００４５】
図４は、ｐＦＥＴデバイスを含む領域からハード・マスク３２を除去し、ｎＦＥＴデバイスを含む領域の上から第１のパターン付けされたフォトレジスト３４を剥離した後に形成される構造体を示す。ｐＦＥＴデバイスの上に位置する露出したハード・マスク３２は、ハード・マスク材料を選択的に除去し、下層の第１応力誘起ライナ３０の上で停止するエッチング・プロセスを利用して除去する。ハード・マスク３２が酸化物からなる場合には、ＣＦ４化学剤を用いてｐＦＥＴデバイスの上から露出したハード・マスク３２を選択的に除去することができる。次に、第１のパターン付けされたフォトレジスト３４を、当技術分野において周知の従来のレジスト剥離法を用いて剥離する。
【００４６】
図４に示す構造体を形成した後、次に、ｐＦＥＴデバイスの上に位置する露出した第１応力誘起ライナ３０を、パターン付けされたマスクとしてｎＦＥＴデバイスの上にある残留酸化物ハード・マスク３２を用いて除去する。結果として生じる構造体を、例えば図５に示す。露出した応力誘起ライナ３０は、ハード・マスク３２によって保護されていない応力誘起ライナを構造体から選択的に除去するエッチング・プロセスを用いて除去する。窒化物応力誘起ライナを用いる場合、且つ、酸化物ハード・マスクを用いる場合には、ＣＨ２Ｆ２、ＣＨＦ３、ＣＨ３Ｆ、及びＯ２の化学剤を用いて、ｐＦＥＴデバイスを含む領域の上から露出した第１応力誘起ライナ３０を選択的に除去することができる。
【００４７】
本発明のこのステップの間、ソース／ドレイン拡散領域の少なくとも上に位置するシリサイド・コンタクト２６は損傷を受け、いくつかの損傷はまた、シリサイド・コンタクト２８の内部でも同様に発生する可能性があることに注意されたい。「損傷を受ける」は、シリサイド・コンタクトの少なくとも多少の部分、特に、表面領域が、アモルファス化されてコンタクトの抵抗を初めの値から初めの値よりも大きな第２の値までコンタクトの抵抗を増加させることを意味する。シリサイド・コンタクトの約２０％から約１５０％までの抵抗増加が、第１応力誘起ライナ３０をｐＦＥＴデバイスを含む領域から除去するときに生じる可能性がある（第１応力誘起ライナをｎＦＥＴデバイスを含む領域から除去するときに類似した抵抗増加値が生じる）。本発明のこの段階で、幅広の外側スペーサ２４は、ｐＦＥＴデバイスを含む領域から完全に除去され（図６参照）、或いはｐＦＥＴデバイスを含む領域から部分的に除去される（図７参照）。幅広の外側スペーサ２４が部分的に除去されるときには、残った外側スペーサ２４’は当初の幅より遥かに小さな幅を有する。典型的には、残留外側スペーサ２４’は約５ｎｍから約２０ｎｍまでの幅を有する。幅広の外側スペーサ２４は、外側スペーサ２４の材料を選択的に除去するエッチング・ステップを用いて、完全に又は部分的に除去する。時限エッチング・プロセスを用いて、幅広の外側スペーサ２４を部分的に除去することができる。普通、外側スペーサ２４が窒化物からなる場合には、ＣＨ２Ｆ２、ＣＨＦ３、ＣＨ３Ｆ、又はＯ２の化学剤を用いて外側スペーサ材料を完全に又は部分的に除去する。
【００４８】
同様に、本発明のこのステップの間に、少なくともソース／ドレイン拡散領域上のシリサイド・コンタクトに、さらにより多くの損傷が発生することに注意されたい。幅広の外側スペーサ２４の完全又は部分的な除去は「スペーサレスＦＥＴ」を形成する。
【００４９】
「スペーサレス」ｐＦＥＴデバイス領域を形成した後、アニール・プロセスを実行して、第１応力誘起ライナ３０及び幅広の外側スペーサ２４を構造体から除去することにより生じた損傷を修復する。具体的には、アニールを実行して、シリサイドのアモルファス部分を再結晶化させ、その結果、再結晶化したシリサイド２６’が、損傷を受ける前の抵抗範囲内にある抵抗を有するようにする（図８参照。この図面及び残りの図面では、幅広の外側スペーサ２４の全体がｐＦＥＴから除去されたものと想定している）。再結晶化シリサイド２６’の形成をもたらすアニールは、約３５０℃又はそれ以上の温度で実行するが、約５５０℃又はそれ以上の温度が好ましい。正確なアニール温度はシリサイドの材料に依存する。例えば、ＮｉＳｉに対しては３５０℃のアニールを用いることができ、一方、ＣｏＳｉ２に対しては７００℃のアニールを用いることができる。シリサイド再結晶化アニールは、瞬時熱アニール、炉アニール、レーザ・アニール、マイクロ波アニール、又はスパイク・アニールを利用して実行することができる。アニールは、典型的には、例えば、Ｈｅ、Ａｒ、Ｎ２又はそれらの混合物などの不活性雰囲気中において実行する。このアニールはまた、ゲート導体２０の上のシリサイド・コンタクトを再結晶化させることができる。この再結晶化シリサイドは図８において２８’と符号付けされている。
【００５０】
再結晶化シリサイド２６’を示すのに加えて、図８はまた、構造体上に第２応力誘起ライナ３６を形成した後の構造体を示す。第２応力誘起ライナ３６は、第１応力誘起ライナ３０と同じ又は異なる材料を含むことができるが、第１応力誘起ライナ３０とは反対の応力型のものである。図示した特定の実施形態においては、第２応力誘起ライナ３６は、圧縮応力を誘起するものである。第１応力誘起ライナ３０を形成するのに用いた材料及び堆積プロセスはまた、第２応力誘起ライナ３６を形成するのに用いることができる。第２応力誘起ライナ３６は、典型的には、Ｓｉ３Ｎ４からなる。
【００５１】
図８において、ｎＦＥＴデバイスの周りに存在する第１応力誘起ライナ３０は引張応力を誘起するものであり、一方、ｐＦＥＴの周りに存在する第２応力誘起ライナ３６は圧縮応力を誘起するものである。「スペーサレス」ｐＦＥＴを用いるので、第２応力誘起ライナ３６は、ｎＦＥＴデバイスを含む領域における第１応力誘起ライナ３０よりも、デバイス・チャネル２９により接近して配置されることに注意されたい。デバイス・チャネル２９はゲート導体２０の下方の半導体領域である。従って、第２応力誘起ライナ３６がｐＦＥＴデバイス・チャネルにより接近するために、より強い歪み強化がｐＦＥＴデバイス・チャネルに与えられる。「より接近する」は、第２応力誘起ライナ３６がデバイス・チャネル２９から約３０ｎｍ又はそれ以内に配置されることを意味する。
【００５２】
図９は、ｎＦＥＴデバイスを含む領域から第２応力誘起ライナ３６を選択的に除去した後の構造体を示す。この選択的な除去は、初めにｐＦＥＴデバイスを含む領域の上に第２のパターンを付けされたフォトレジスト３８を設け、次に露出した第２応力誘起ライナ３６を、残留ハード・マスク３２の上で止めるようにエッチングすることによって達成する。
【００５３】
図１０は、図９に示した構造体の上にコンタクト開口部を有する相互接続誘電体４０を形成し、次に、コンタクト開口部を導電性材料４２で充填した後に形成される構造体を示す。相互接続誘電体４０は、相互接続技術に用いられる任意の有機又は無機誘電体を含む。典型的には、相互接続誘電体４０はＳｉＯ２、有機シリケートガラス、ポリ（アリーレン）エーテル、シロキサン、シルセスキオキサン又はそれらの多層から構成される。相互接続誘電体は、例えば、ＣＶＤ、ＰＥＣＶＤ、スピン・オン・コーティングのような従来の堆積法によって形成し、コンタクト開口部はリソグラフィ及びエッチングによって形成する。導電性材料４２は、導電性の金属、合金、金属シリサイド、金属窒化物又はドープ・ポリシリコンを含むことができる。スパッタリング、メッキ、蒸着、ＣＶＤ、ＰＥＣＶＤ及び他の類似の堆積法を用いて、導電性材料４２を形成することができる。平坦化プロセスは導電体充填ステップの後に実施することができる。
【００５４】
要約すると、本発明は、歪み強化をｎＦＥＴ及びｐＦＥＴデバイスの両方に対して達成する半導体構造及びその製造方法を提供する。特に、本発明は、より強い歪み強化及び欠陥削減のための少なくとも１つのスペーサレスＦＥＴを提供する。少なくとも１つのスペーサレスＦＥＴは、ｐＦＥＴ、ｎＦＥＴ、又はそれらの組合せとすることができるが、一般にｐＦＥＴはｎＦＥＴよりも大きな幅を有するように製造されるので、スペーサレスｐＦＥＴが特に好ましい。
【００５５】
上述の幅広のスペーサの除去は、幅広のスペーサが依然として存在する場合よりも、デバイス・チャネルにより接近するように、適切な応力型のライナを形成することを可能にする。通常の状況下では、シリサイドは、幅広のスペーサを除去するときに従来技術においてはひどく損傷を受ける。この損傷を軽減するため、そしてシリサイドの抵抗をほぼその当初の抵抗値に戻すために、アニールを実行する。このアニールを行わなければ、シリサイドの抵抗が通常の動作条件より高いので、そのデバイスは実用的ではないことになる。また、金属ストリンガの問題は、本発明においては、ＦＥＴの間の増加した間隔により改善される。
【００５６】
本発明は、イオンを注入し、シリサイドを形成した後に、スペーサを除去するので、通常の注入方式を変更することなく実施することができることに注意されたい。スペーサの除去又は減少、及び、再結晶化アニール・プロセスにより、本発明の構造体を用いて改善されたデバイス速度が得られることを、データが示している。さらに、金属ストリンガ欠陥の削減により向上した製品歩留まりを達成することができる。
【００５７】
本発明は、その好ましい実施形態に関して特に示され説明されているが、形態及び詳細における前述及び他の変更を、本発明の範囲及び趣旨から逸脱することなく施すことができることが、当業者により理解されるであろう。従って、本発明は説明され示された通りの形態及び詳細に限定はされず、添付の特許請求の範囲に含まれることが意図されている。
【図面の簡単な説明】
【００５８】
【図１】本発明に用いられる基本加工ステップを示す図的説明（断面図による）である。
【図２】本発明に用いられる基本加工ステップを示す図的説明（断面図による）である。
【図３】本発明に用いられる基本加工ステップを示す図的説明（断面図による）である。
【図４】本発明に用いられる基本加工ステップを示す図的説明（断面図による）である。
【図５】本発明に用いられる基本加工ステップを示す図的説明（断面図による）である。
【図６】本発明に用いられる基本加工ステップを示す図的説明（断面図による）である。
【図７】本発明に用いられる基本加工ステップを示す図的説明（断面図による）である。
【図８】本発明に用いられる基本加工ステップを示す図的説明（断面図による）である。
【図９】本発明に用いられる基本加工ステップを示す図的説明（断面図による）である。
【図１０】本発明に用いられる基本加工ステップを示す図的説明（断面図による）である。
【符号の説明】
【００５９】
１０：初めの構造体
１２：半導体基板
１２Ａ：底部半導体層
１２Ｂ：埋め込み絶縁層
１２Ｃ：上部半導体層
１４Ａ：ｐＦＥＴ
１４Ｂ：ｎＦＥＴ
１６：絶縁領域
１８：ゲート誘電体
２０：ゲート導体
２２：内側スペーサ
２４：外側スペーサ
２６、２８：シリサイド・コンタクト
２６’、２８’：再結晶化シリサイド
２９：デバイス・チャネル
３０：第１応力誘起ライナ
３２：ハード・マスク
３４：第１のパターン付けされたフォトレジスト
３６：第２応力誘起ライナ
３８：第２のパターン付けされたフォトレジスト
４０：相互接続誘電体
４２：導電性材料
【図１】
2009516363.tif 000003
【図２】
2009516363.tif 000004
【図３】
2009516363.tif 000005
【図４】
2009516363.tif 000006
【図５】
2009516363.tif 000007
【図６】
2009516363.tif 000008
【図７】
2009516363.tif 000009
【図８】
2009516363.tif 000010
【図９】
2009516363.tif 000011
【図１０】
2009516363.tif 000012
【手続補正書】
【提出日】平成21年1月27日(2009.1.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体構造体であって、
半導体基板の表面上に配置され、絶縁領域によって互いに分離される、少なくとも１つのｐＦＥＴ及び少なくとも１つのｎＦＥＴであって、前記ｎＦＥＴ又は前記ｐＦＥＴの少なくとも１つはスペーサレスＦＥＴであり、各ＦＥＴはチャネル領域を含む、少なくとも１つのｐＦＥＴ及び少なくとも１つのｎＦＥＴと、
前記スペーサレスＦＥＴのソース／ドレイン拡散領域の上に配置され、前記スペーサレスＦＥＴの側壁の下に侵入しない再結晶化シリサイド・コンタクトと、
前記少なくとも１つのｐＦＥＴの周りに配置される圧縮応力誘起ライナ及び前記少なくとも１つのｎＦＥＴの周りに配置される引張応力誘起ライナであって、前記スペーサレスＦＥＴの周りの少なくとも１つの応力誘起ライナは、対応するチャネル領域から３０ｎｍ又はそれ以内に配置される、前記圧縮及び引張応力誘起ライナと
を備える半導体構造体。
【請求項２】
前記半導体基板は、半導体・オン・インシュレータ基板又はバルク基板である、請求項１に記載の半導体構造体。
【請求項３】
前記少なくとも１つのスペーサレスＦＥＴはスペーサレスｐＦＥＴである、請求項１に記載の半導体構造体。
【請求項４】
前記少なくとも１つのスペーサレスＦＥＴは、スペーサレスｎＦＥＴ及びスペーサレスｐＦＥＴである、請求項１に記載の半導体構造体。
【請求項５】
前記少なくとも１つのスペーサレスＦＥＴは、幅広の外側スペーサをもたない、請求項１に記載の半導体構造体。
【請求項６】
前記少なくとも１つのスペーサレスＦＥＴは、５ｎｍから２０ｎｍまでの幅を有する狭い外側スペーサを含む、請求項１に記載の半導体構造体。
【請求項７】
前記各ＦＥＴは、ゲート誘電体の上に配置されるゲート導体を含む、請求項１に記載の半導体構造体。
【請求項８】
前記ゲート導体は、ポリＳｉ、ポリＳｉＧｅ、金属、金属窒化物、金属シリサイド又はそれらの多層を含む、請求項７に記載の半導体構造体。
【請求項９】
前記スペーサレスＦＥＴの前記ポリＳｉ又はポリＳｉＧｅゲート導体の上部分は、再結晶化シリサイド・コンタクトを含む、請求項８に記載の半導体構造体。
【請求項１０】
半導体構造体であって、
半導体基板の表面上に配置され、絶縁領域によって互いに分離される、少なくとも１つのスペーサレスｐＦＥＴ及び少なくとも１つのｎＦＥＴであって、各ＦＥＴはチャネル領域を含む、少なくとも１つのスペーサレスｐＦＥＴ及び少なくとも１つのｎＦＥＴと、
前記スペーサレスｐＦＥＴのソース／ドレイン拡散領域の上に配置され、前記少なくとも１つのスペーサレスｐＦＥＴの側壁の下に侵入しない再結晶化シリサイド・コンタクトと、
前記少なくとも１つのスペーサレスｐＦＥＴの周りに配置される圧縮応力誘起ライナ及び前記少なくとも１つのｎＦＥＴの周りに配置される引張応力誘起ライナであって、前記スペーサレスｐＦＥＴの周りの前記圧縮応力誘起ライナは、対応するチャネル領域から３０ｎｍ又はそれ以内に配置される、前記圧縮及び引張応力誘起ライナと
を備える半導体構造体。
【請求項１１】
少なくとも前記スペーサレスｐＦＥＴは、再結晶化シリサイド・コンタクトを備えた上部表面を有するゲート導体を含む、請求項１０に記載の半導体構造。
【請求項１２】
半導体構造体を製造する方法であって、
少なくとも１つのｎＦＥＴ及び少なくとも１つのｐＦＥＴを含む構造体の上に第１応力誘起ライナ及びその上を覆うハード・マスクを形成するステップであって、前記第１応力誘起ライナは第１の応力型を有し、各々のＦＥＴはデバイス・チャネル、幅広の外側スペーサ及びシリサイド化ソース／ドレイン拡散コンタクトを含む、ステップと、
前記ｎＦＥＴ又はｐＦＥＴのうちの１つから、前記上を覆うハード・マスク、前記第１応力誘起ライナ、及び前記幅広の外側スペーサの全部又は部分を選択的に除去して少なくとも１つのスペーサレスＦＥＴを形成するステップであって、前記第１応力誘起ライナ及び前記幅広のスペーサを除去する間に、前記少なくとも１つのスペーサレスＦＥＴの前記シリサイド化ソース／ドレイン拡散コンタクトがアモルファス化される、ステップと、
前記構造体をアニールして前記少なくとも１つのスペーサレスＦＥＴの前記アモルファス化されたシリサイド化ソース／ドレイン拡散コンタクトを再結晶化させるステップと、
前記第１の応力型とは異なる第２の応力型を有する第２応力誘起ライナを前記少なくとも１つのスペーサレスＦＥＴに対して選択的に設けるステップであって、前記第２応力誘起ライナは、前記少なくとも１つのスペーサレスＦＥＴのチャネル領域から３０ｎｍ又はそれ以内に配置される、ステップと
を含む方法。
【請求項１３】
前記アニールするステップは、不活性雰囲気において３５０℃又はそれ以上の温度で実行する、請求項１２に記載の方法。
【請求項１４】
前記アニールするステップは、さらに前記スペーサレスＦＥＴの上部ゲート導体表面をアモルファス化する、請求項１２に記載の方法。
【請求項１５】
前記選択的に除去するステップは、前記ハード・マスクをエッチング停止マスクとして用いてエッチングするステップを含む、請求項１２に記載の方法。
【請求項１６】
前記ＦＥＴの各々の間に絶縁領域を形成するステップをさらに含む、請求項１５に記載の方法。
【請求項１７】
前記選択的に設けるステップは、前記第２応力誘起ライナを前記構造体の上に堆積させ、前記第１応力誘起ライナを含まない前記ＦＥＴから前記第２応力誘起ライナをエッチングするステップを含む、請求項１２に記載の方法。
【請求項１８】
前記シリサイド化ソース／ドレイン拡散コンタクトのうちの少なくとも幾つかに至るまで下に延びる、導電体で充填された開口部を有する、相互接続誘電体を形成するステップをさらに含む、請求項１２に記載の方法。
【請求項１９】
半導体構造体を製造する方法であって、
少なくとも１つのスペーサレスｎＦＥＴ及び少なくとも１つのスペーサレスｐＦＥＴを含む構造体の上に、第１応力誘起ライナ及びその上を覆うハード・マスクを形成するステップであって、前記第１応力誘起ライナは第１の応力型を有し、各々のＦＥＴはデバイス・チャネル及びシリサイド化ソース／ドレイン拡散コンタクトを含む、ステップと、
前記ｎＦＥＴ又はｐＦＥＴのうちの１つから、前記上を覆うハード・マスク及び前記第１応力誘起ライナを選択的に除去するステップであって、前記第１応力誘起ライナを前記ＦＥＴのうちの１つから除去する間に、対応するシリサイド化ソース／ドレイン拡散コンタクトがアモルファス化される、ステップと、
前記構造体をアニールして前記アモルファス化されたシリサイド化ソース／ドレイン拡散コンタクトを再結晶化させるステップと、
前記第１応力誘起ライナが予め除去されたスペーサレスＦＥＴに、前記第１の応力型とは異なる第２の応力型の第２応力誘起ライナを選択的に設けるステップであって、前記第１及び第２応力誘起ライナは、前記スペーサレスＦＥＴの対応するチャネル領域から３０ｎｍ又はそれ以内に配置される、ステップと
を含む方法。
【国際調査報告】
2009516363.tif 000013
2009516363.tif 000014