(57)【要約】  【課題】  集積回路においてソフト・エラー率を低下させるための改良された方法および構造体を提供する。  【解決手段】  集積回路においてソフト・エラー率を低下させるための構造体および方法。この構造体は、半導体基板と、最下部の配線レベルから最上部の配線レベルまで積層された１つ以上の配線レベル積層であって、最下部の配線レベルが最上部の配線レベルよりも半導体基板に近い、配線レベル積層と、１つ以上の配線レベルの最上部の配線レベルの上面上のアルファ粒子ブロック層と、を含む。ブロック層は金属配線および誘電材料を含む。ブロック層は、このブロック層に当たる選択されたエネルギ以下のアルファ粒子の所定の割合が１つ以上の配線レベル積層内または基板内に侵入することを阻止するのに充分な前記ブロック層の厚さおよび前記ブロック層内の金属配線の体積百分率の組み合わせを有する。【選択図】  図４
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【特許請求の範囲】
【請求項１】
半導体基板と、
最下部の配線レベルから最上部の配線レベルまで積層された１つ以上の配線レベル積層であって、前記最下部の配線レベルが前記最上部の配線レベルよりも前記半導体基板に近い、配線レベル積層と、
を含む、集積回路と、
前記１つ以上の配線レベルの前記最上部の配線レベルの上面上のアルファ粒子ブロック層であって、金属配線および誘電材料を含み、前記ブロック層に当たる選択されたエネルギ以下のアルファ粒子の所定の割合が前記１つ以上の配線レベル積層内を貫通することを阻止するのに充分な前記ブロック層の厚さおよび前記ブロック層内の金属配線の体積百分率の組み合わせを有する、前記ブロック層と、
を含む、構造体。
【請求項２】
前記ブロック層が端子パッドを含み、各端子パッドが前記最上部の配線レベル内の対応する配線に接続されている、請求項１に記載の構造体。
【請求項３】
前記ブロック層がダミー端子パッドを更に含み、前記ダミー端子パッドは前記端子パッドと共に点在し、前記ダミー端子パッドは相互に接続されず、前記端子パッドのいずれにも接続されず、前記最上部の配線レベル内のいずれの配線にも接続されていない、請求項２に記載の構造体。    
【請求項４】
前記ブロック層が開口を有する金属シールドを更に含み、前記端子パッドが前記開口内に配置され、前記端子が前記シールドに電気的に接触しない、請求項２に記載の構造体。    
【請求項５】
前記アルファ粒子の所定の割合が、前記選択されたエネルギの前記アルファ粒子の９９％以上であり、前記選択されたエネルギが１０ＭｅＶ以下である、請求項１に記載の構造体。    
【請求項６】
前記金属配線が、ダマシン配線、ダマシン・バイア、ダマシン端子パッド、１つ以上の一体的なバイアを有するデュアル・ダマシン配線、１つ以上の一体的なバイアを有するデュアル・ダマシン端子パッド、およびその組み合わせから成る群から選択される構造を含む、請求項１に記載の構造体。    
【請求項７】
前記金属配線が、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、Ｗｎ、Ｒｕ、Ｃｕおよびその組み合わせから成る群から選択される材料を含み、前記誘電材料が、二酸化シリコン、フッ素化二酸化シリコン、ポリイミド、４以下の比誘電率を有する低ｋ材料、水素シルセスキオキサン・ポリマー、メチル・シルセスキオキサン・ポリマー、ポリフェニレン・オリゴマー、ＳｉＯX（ＣＨ3）y、オルガノシリケート・ガラス、ＳｉＣＯＨ、多孔性ＳｉＣＯＨ、ダイアモンド様炭素、およびそれらの組み合わせを含む群から選択される、請求項１に記載の構造体。
【請求項８】
前記ブロック層の前記厚さおよび前記ブロック層内の金属配線の前記体積百分率の前記組み合わせは、前記ブロック層に当たる前記選択されたエネルギ以下のアルファ粒子の前記所定の割合が前記最下部の配線レベル内を貫通することを阻止するのに充分である、請求項１に記載の構造体。
【請求項９】
前記ブロック層の前記厚さおよび前記ブロック層内の金属配線の前記体積百分率の前記組み合わせは、前記ブロック層に当たる前記選択されたエネルギ以下のアルファ粒子の前記所定の割合が前記基板内を貫通することを阻止するのに充分である、請求項１に記載の構造体。
【請求項１０】
前記ブロック層の前記厚さおよび前記ブロック層内の金属配線の前記体積百分率の前記組み合わせは、前記ブロック層に当たる前記選択されたエネルギ以下のアルファ粒子の前記所定の割合が前記集積回路チップに形成された半導体材料を含む構造内を貫通することを阻止するのに充分である、請求項１に記載の構造体。
【請求項１１】
集積回路を設けるステップであって、前記集積回路が、
半導体基板と、
前記基板の上面上に、最下部の配線レベルから最上部の配線レベルまで積層された１つ以上の配線レベル積層であって、前記最下部の配線レベルが前記最上部の配線レベルよりも前記半導体基板に近い、配線レベル積層と、
を含む、前記設けるステップと、
前記１つ以上の配線レベルの前記最上部の配線レベルの上面上にアルファ粒子ブロック層を形成するステップであって、前記ブロック層が金属配線および誘電材料を含み、前記ブロック層が、前記ブロック層に当たる選択されたエネルギ以下のアルファ粒子の所定の割合が前記１つ以上の配線レベル積層内を貫通することを阻止するのに充分な前記ブロック層の厚さおよび前記ブロック層内の金属配線の体積百分率の組み合わせを有する、前記形成するステップと、
を含む、方法。
【請求項１２】
前記ブロック層に端子パッドを形成するステップを更に含み、各端子パッドが前記最上部の配線レベル内の対応する配線に接続されている、請求項１１に記載の方法。
【請求項１３】
前記ブロック層にダミー端子パッドを形成するステップを更に含み、前記ダミー端子パッドは前記端子パッドと共に点在し、前記ダミー端子パッドは相互に接続されず、前記端子パッドのいずれにも接続されず、前記最上部の配線レベル内のいずれの配線にも接続されていない、請求項１２に記載の方法。    
【請求項１４】
前記ブロック層に開口を有する金属シールドを形成するステップを更に含み、前記端子パッドが前記開口内に配置され、前記端子が前記シールドに電気的に接触しない、請求項１２に記載の方法。    
【請求項１５】
前記アルファ粒子の所定の割合が、前記選択されたエネルギの前記アルファ粒子の９９％以上であり、前記選択されたエネルギが１０ＭｅＶ以下である、請求項１１に記載の方法。    
【請求項１６】
前記金属配線が、ダマシン配線、ダマシン・バイア、ダマシン端子パッド、１つ以上の一体的なバイアを有するデュアル・ダマシン配線、１つ以上の一体的なバイアを有するデュアル・ダマシン端子パッド、およびその組み合わせから成る群から選択される構造を含む、請求項１１に記載の方法。    
【請求項１７】
前記金属配線が、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、Ｗｎ、Ｒｕ、Ｃｕおよびその組み合わせから成る群から選択される材料を含み、前記誘電材料が、二酸化シリコン、フッ素化二酸化シリコン、ポリイミド、４以下の比誘電率を有する低ｋ材料、水素シルセスキオキサン・ポリマー、メチル・シルセスキオキサン・ポリマー、ポリフェニレン・オリゴマー、ＳｉＯX（ＣＨ3）y、オルガノシリケート・ガラス、ＳｉＣＯＨ、多孔性ＳｉＣＯＨ、ダイアモンド様炭素、およびそれらの組み合わせを含む群から選択される、請求項１１に記載の方法。
【請求項１８】
前記ブロック層の前記厚さおよび前記ブロック層内の金属配線の前記体積百分率の前記組み合わせは、前記ブロック層に当たる前記選択されたエネルギ以下のアルファ粒子の前記所定の割合が前記基板内を貫通することを阻止するのに充分である、請求項１１に記載の方法。
【請求項１９】
前記ブロック層の前記厚さおよび前記ブロック層内の金属配線の前記体積百分率の前記組み合わせは、前記ブロック層に当たる前記選択されたエネルギ以下のアルファ粒子の前記所定の割合が前記最下部の層内を貫通することを阻止するのに充分である、請求項１１に記載の方法。
【請求項２０】
前記ブロック層の前記厚さおよび前記ブロック層内の金属配線の前記体積百分率の前記組み合わせは、前記ブロック層に当たる前記選択されたエネルギ以下のアルファ粒子の前記所定の割合が前記集積回路チップに形成された半導体材料を含む構造内を貫通することを阻止するのに充分である、請求項１１に記載の方法。
【請求項２１】
半導体基板と、
前記基板の上面上に、最下部の配線レベルから最上部の配線レベルまで積層された１つ以上の配線レベル積層であって、前記最下部の配線レベルが前記最上部の配線レベルよりも前記半導体基板に近い、配線レベル積層と、
を含む、集積回路と、
前記１つ以上の配線レベルの前記最上部の配線レベルの上面上のアルファ粒子ブロック層であって、金属配線および誘電材料を含み、前記ブロック層に当たる選択されたエネルギ以下のアルファ粒子の所定の割合が前記基板内を貫通することを阻止するのに充分な、前記配線レベル積層の厚さおよび前記配線レベル積層内の金属配線の体積百分率の組み合わせ、ならびに前記ブロック層の厚さおよび前記ブロック層内の金属配線の体積百分率の組み合わせを含む、前記ブロック層と、
を含む、構造体。
【請求項２２】
前記ブロック層が端子パッドを含み、各端子パッドが前記最上部の配線レベル内の対応する配線に接続されている、請求項２１に記載の構造体。
【請求項２３】
前記アルファ粒子の所定の割合が、前記選択されたエネルギの前記アルファ粒子の９９％以上であり、前記選択されたエネルギが１０ＭｅＶ以下である、請求項２１に記載の構造体。    
【請求項２４】
前記金属配線が、ダマシン配線、ダマシン・バイア、ダマシン端子パッド、１つ以上の一体的なバイアを有するデュアル・ダマシン配線、１つ以上の一体的なバイアを有するデュアル・ダマシン端子パッド、およびその組み合わせから成る群から選択される構造を含む、請求項２１に記載の構造体。    
【請求項２５】
前記金属配線が、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、Ｗｎ、Ｒｕ、Ｃｕおよびその組み合わせから成る群から選択される材料を含み、前記誘電材料が、二酸化シリコン、フッ素化二酸化シリコン、ポリイミド、４以下の比誘電率を有する低ｋ材料、水素シルセスキオキサン・ポリマー、メチル・シルセスキオキサン・ポリマー、ポリフェニレン・オリゴマー、ＳｉＯX（ＣＨ3）y、オルガノシリケート・ガラス、ＳｉＣＯＨ、多孔性ＳｉＣＯＨ、ダイアモンド様炭素、およびそれらの組み合わせを含む群から選択される、請求項２１に記載の構造体。
【請求項２６】
半導体基板を設けるステップと、
前記基板の上面上に、最下部の配線レベルから最上部の配線レベルまで積層された１つ以上の配線レベル積層を形成するステップであって、前記最下部の配線レベルが前記最上部の配線レベルよりも前記半導体基板に近い、前記形成するステップと、
前記１つ以上の配線レベルの前記最上部の配線レベルの上面上にアルファ粒子ブロック層を形成するステップであって、前記ブロック層が金属配線および誘電材料を含み、前記ブロック層が、前記ブロック層に当たる選択されたエネルギ以下のアルファ粒子の所定の割合が前記基板内を貫通することを阻止するのに充分な、前記配線レベル積層の厚さおよび前記配線レベル積層内の金属配線の体積百分率の組み合わせ、ならびに前記ブロック層の厚さおよび前記ブロック層内の金属配線の体積百分率の組み合わせを含む、前記形成するステップと、
を含む、方法。
【請求項２７】
前記ブロック層に端子パッドを形成するステップを更に含み、各端子パッドが前記最上部の配線レベル内の対応する配線に接続されている、請求項２６に記載の方法。
【請求項２８】
前記アルファ粒子の所定の割合が、前記選択されたエネルギの前記アルファ粒子の９９％以上であり、前記選択されたエネルギが１０ＭｅＶ以下である、請求項２６に記載の方法。    
【請求項２９】
前記金属配線が、ダマシン配線、ダマシン・バイア、ダマシン端子パッド、１つ以上の一体的なバイアを有するデュアル・ダマシン配線、１つ以上の一体的なバイアを有するデュアル・ダマシン端子パッド、およびその組み合わせから成る群から選択される構造を含む、請求項２６に記載の方法。    
【請求項３０】
前記金属配線が、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、Ｗｎ、Ｒｕ、Ｃｕおよびその組み合わせから成る群から選択される材料を含み、前記誘電材料が、二酸化シリコン、フッ素化二酸化シリコン、ポリイミド、４以下の比誘電率を有する低ｋ材料、水素シルセスキオキサン・ポリマー、メチル・シルセスキオキサン・ポリマー、ポリフェニレン・オリゴマー、ＳｉＯX（ＣＨ3）y、オルガノシリケート・ガラス、ＳｉＣＯＨ、多孔性ＳｉＣＯＨ、ダイアモンド様炭素、およびそれらの組み合わせを含む群から選択される、請求項２６に記載の方法。
【請求項３１】
テスト・デバイスを設けるステップであって、前記テスト・デバイスが、
半導体基板と、
最下部の配線レベルから最上部の配線レベルまで積層された１つ以上の配線レベル積層であって、前記最下部の配線レベルが前記基板の上面上にある、配線レベル積層と、
を含む、前記設けるステップと、
前記１つ以上の配線レベル積層を貫通することを阻止するように、所与のエネルギのアルファ粒子のエネルギを選択するステップと、
前記半導体基板に、前記選択したエネルギの前記アルファ粒子の束を打ち込むステップと、
ブロック層の上面に当たる最大エネルギのアルファ粒子の所定の割合が前記１つ以上の配線レベル積層内を貫通することを阻止するのに充分な、前記ブロック層の厚さおよび前記配線レベル積層内の金属配線の体積百分率の組み合わせを求める、ステップと、
を含む、方法。
【請求項３２】
前記テスト・デバイスが、アルファ粒子が当たった場合にソフト故障を生じやすいことがわかっている回路を更に含み、前記ブロック層の前記厚さおよび前記配線レベル積層内の金属配線の前記体積百分率の前記組み合わせが、前記最大エネルギのアルファ粒子ソースと前記回路との間に既知の厚さの金属フォイルを配置することに基づいており、前記方法が、前記回路のソフト・エラー故障率を測定することを更に含む、請求項３１に記載の方法。
【請求項３３】
前記回路が電子メモリ、ＤＲＡＭ、ＳＲＡＭ、フラッシュ・メモリ、またはロジック回路を含む、請求項３２に記載の方法。
【請求項３４】
前記１つ以上の配線レベルの下の領域で前記基板を除去して空隙を生成するステップを更に含み、
前記方法が、前記空隙を通過するアルファ粒子束またはエネルギ分布を測定することを更に含む、請求項３１に記載の方法。
【請求項３５】
前記選択されたエネルギの前記アルファ粒子の前記束のビームをスキャンし、前記ブロック層の前記厚さおよび前記ブロック層内の金属配線の前記百分率の前記組み合わせを、前記テスト・デバイス上の基準座標に対する前記ビームの位置の関数として測定することを更に含む、請求項３１に記載の方法。
【請求項３６】
デバイス設計を与えるステップであって、テスト設計が、
半導体基板と、
最下部の配線レベルから最上部の配線レベルまで積層された１つ以上の配線レベル積層であって、前記最下部の配線レベルが前記基板の上面上にある、配線レベル積層と、
を含む、前記与えるステップと、
所与のエネルギのアルファ粒子を選択するステップと、
前記選択されたエネルギの前記アルファ粒子の束による前記デバイスの打ち込みを数学的にシミュレーションするステップと、
を含む、方法。
【請求項３７】
前記選択されたエネルギのアルファ粒子について、前記デバイス内への進入深さの範囲を求めるステップを更に含む、請求項３６に記載の方法。
【請求項３８】
前記選択されたエネルギのアルファ粒子が前記デバイス内に進入する前記範囲に関するストラグルを求めるステップを更に含む、請求項３７に記載の方法。
【請求項３９】
前記ブロック層の上面に当たる最大エネルギのアルファ粒子の所定の割合が前記１つ以上の配線レベル積層内を貫通することを阻止するのに充分な、前記ブロック層の厚さおよび前記配線レベル積層内の金属配線の体積百分率の組み合わせを求めるステップを更に含む、請求項３６に記載の方法。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の分野に関し、更に具体的には、集積回路においてソフト・エラー率を低下させるための方法および構造体に関する。
【背景技術】
【０００２】
集積回路におけるソフト・エラー率は、集積回路の半導体材料をアルファ粒子が通り抜ける等の電離放射によって引き起こされる。ロジックおよびメモリ回路の双方が影響を受ける場合がある。エラーが「ソフト」と呼ばれる理由は、それらが一般に集積回路機能の次のサイクルまでしか持続しないからである。アルファ粒子が半導体材料を通過すると、その経路の近傍にホール−電子対の「雲（cloud）」が発生する。集積回路に存在する電界によって、ホールおよび電子は逆方向に移動し、これにより、余分な電荷が特定の回路ノードに達し、集積回路の機能を狂わせる場合がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
集積回路デバイスのスケーリング（scaling）が進むにつれ、キャパシタ・セルのサイズがますます縮小し動作電圧が低下する一方で、回路密度は高くなっている。このため、集積回路がソフト・エラーを経験する確率が上がる。従って、集積回路においてソフト・エラー率を低下させるための改良された方法および構造体に対する要望がある。
【課題を解決するための手段】
【０００４】
本発明の第１の態様は、構造体である。この構造体は集積回路を含み、この集積回路は、半導体基板と、最下部の配線レベルから最上部の配線レベルまで積層された１つ以上の配線レベル積層であって、最下部の配線レベルが最上部の配線レベルよりも半導体基板に近い、配線レベル積層と、を含む。この構造体は、更に、１つ以上の配線レベルの最上部の配線レベルの上面上のアルファ粒子ブロック層を含む。ブロック層は金属配線および誘電材料を含む。ブロック層は、このブロック層に当たる選択されたエネルギ以下のアルファ粒子の所定の割合が１つ以上の配線レベル積層内を貫通することを阻止するのに充分なブロック層の厚さおよびブロック層内の金属配線の体積百分率の組み合わせを有する。
【０００５】
本発明の第２の態様は、本発明の第１の態様の構造体であって、ブロック層が端子パッドを含み、各端子パッドが最上部の配線レベル内の対応する配線に接続されている。
【０００６】
本発明の第３の態様は、本発明の第１の態様の構造体であって、ブロック層がダミー端子パッドを更に含み、ダミー端子パッドは端子パッドと共に点在し、ダミー端子パッドは相互に接続されず、端子パッドのいずれにも接続されず、最上部の配線レベル内のいずれの配線にも接続されていない。    
【０００７】
本発明の第４の態様は、本発明の第１の態様の構造体であって、ブロック層が開口を有する金属シールドを更に含み、端子パッドが開口内に配置され、端子はシールドに電気的に接触しない。    
【０００８】
本発明の第５の態様は、本発明の第１の態様の構造体であって、アルファ粒子の所定の割合が、選択されたエネルギのアルファ粒子の９９％以上であり、選択されたエネルギは約１０ＭｅＶ以下である。    
【０００９】
本発明の第６の態様は、本発明の第１の態様の構造体であって、金属配線が、ダマシン配線、ダマシン・バイア、ダマシン端子パッド、１つ以上の一体的なバイアを有するデュアル・ダマシン配線、１つ以上の一体的なバイアを有するデュアル・ダマシン端子パッド、およびその組み合わせから成る群から選択される構造を含む。    
【００１０】
本発明の第７の態様は、本発明の第１の態様の構造体であって、金属配線が、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、Ｗｎ、Ｒｕ、Ｃｕおよびその組み合わせから成る群から選択される材料を含み、誘電材料が、二酸化シリコン、フッ素化二酸化シリコン、ポリイミド、４以下の比誘電率を有する低ｋ材料、水素シルセスキオキサン・ポリマー、メチル・シルセスキオキサン・ポリマー、ポリフェニレン・オリゴマー、ＳｉＯX（ＣＨ3）y、オルガノシリケート・ガラス、ＳｉＣＯＨ、多孔性ＳｉＣＯＨ、ダイアモンド様炭素、およびそれらの組み合わせを含む群から選択される。
【００１１】
本発明の第８の態様は、本発明の第１の態様の構造体であって、ブロック層の厚さおよびブロック層内の金属配線の体積百分率の組み合わせは、ブロック層に当たる選択されたエネルギ以下のアルファ粒子の所定の割合が最下部の配線レベル内を貫通することを阻止するのに充分である。
【００１２】
本発明の第９の態様は、本発明の第１の態様の構造体であって、ブロック層の厚さおよびブロック層内の金属配線の体積百分率の組み合わせは、ブロック層に当たる選択されたエネルギ以下のアルファ粒子の所定の割合が基板内を貫通することを阻止するのに充分である。
【００１３】
本発明の第１０の態様は、本発明の第１の態様の構造体であって、ブロック層の厚さおよびブロック層内の金属配線の前記体積百分率の組み合わせは、ブロック層に当たる選択されたエネルギ以下のアルファ粒子の所定の割合が集積回路チップに形成された半導体材料を含む構造内を貫通することを阻止するのに充分である。
【００１４】
特許請求の範囲に、本発明の特徴を記載する。しかしながら、本発明自体は、以下の例示的な実施形態の詳細な説明を、添付図面と関連付けて読んで参照することによって、最も良く理解されよう。
【発明を実施するための最良の形態】
【００１５】
シングル・ダマシン・プロセス（または単にダマシン・プロセス）は、誘電層に配線トレンチまたはバイア開口を形成し、充分な厚さの誘電体の上面に導体を付着してトレンチを充填し、化学機械研磨（ＣＭＰ：chemical-mechanical-polish）プロセスを実行して余分な導体を除去し、導体の表面を誘電層の表面と同一平面にして、ダマシン配線（またはダマシン・バイア）を形成するものである。
【００１６】
デュアル・ダマシン・プロセスは、誘電層の厚さ全体を貫通するようにバイア開口を形成し、その後、いずれかの所与の断面において誘電層を部分的に通るようにトレンチを形成する。あるいは、トレンチを最初に形成することも可能である。全てのバイア開口は、上部の一体的な配線トレンチおよび下部の配線トレンチと交差するが、全てのトレンチがバイア開口と交差する必要はない。充分な厚さの誘電体の上面に導体を付着してトレンチおよびバイア開口を充填し、ＣＭＰプロセスを実行して、トレンチ内の導体の表面を誘電体の表面と同一平面にして、一体的なデュアル・ダマシン・バイアを有するデュアル・ダマシン配線および複数のデュアル・ダマシン配線を形成する。
【００１７】
本発明は、ダマシンまたはデュアル・ダマシン・プロセスによって形成したアルファ粒子ブロック層（複数の層）（以下ではブロック層（複数の層））を利用する。例示的なデュアル・ダマシン・プロセスを、図３１から図３６に示し、後に説明する。
【００１８】
図１は、二酸化シリコン層内の銅の体積百分率の関数として２つのエネルギのアルファ粒子を停止させるために必要なアルファ粒子ブロック層の厚さを示すグラフである。ブロック層内の導体の体積百分率は、ブロック層を製造するために用いる配線マスクおよびバイア・マスクのパターン密度、ならびにブロック層誘電層の厚さ、ならびに配線およびバイアの厚さの情報から、決定することができる。
【００１９】
同じエネルギのアルファ粒子が、ある材料の表面に当たってその材料に入って行く場合、それらは移動を停止するまで連続的にエネルギを放出し、材料内の原子との衝突によって方向を変える。所与のエネルギのアルファ粒子が材料内で移動する平均距離は、飛程（range）として知られる。この平均に関する１σ分布は、ストラグリング（straggling）として知られる。アルファ粒子の約９９％は、飛程とストラグル（straggle）の３倍との和である距離内で停止する。飛程とストラグルの３倍との和は、合計飛程として知られる。図１において、曲線Ａは、５．５ＭｅＶアルファ粒子の合計飛程のグラフである（銅の百分率の関数として二酸化シリコン（ＳｉＯ2）内の銅（Ｃｕ）の層の厚さとして表す）。１ＭｅＶ（メガボルト）は、１ＭＶの電圧で加速されている場合すなわちＥ＝ｑＶの場合の、１電子単位（ｅｕ）の電荷すなわち約１．６０２ｘ１０-19クーロンの荷電粒子に与えられるエネルギである。
【００２０】
曲線Ｂは、８．８ＭｅＶアルファ粒子の合計飛程のグラフである（銅の百分率の関数として二酸化シリコン内の銅層の厚さとして表す）。層内に所定の百分率のアルファ粒子を指定するいずれかのアルファ粒子エネルギについての同様の曲線を、いずれかの利用可能な数のシミュレーション・モデルを用いて与えることができる。シミュレーション・モデルの一例は、「The Stopping and Range of Ions in Matter」（ＳＲＩＭ）、（Ｃ）２００３年、J. F. Ziegler、J. P. Biersack（SRIM.com）である。このモデルに対する入力は、あるタイプのイオン（すなわちＨｅ）、エネルギ（ＭｅＶ）、ターゲット元素（すなわちＳｉＯ2およびＣｕ）であり、出力は、投射範囲（ｕｍ）およびストラグル（ｕｍ）である。このモデルは、ＳｉＯ2誘電体の全体にわたって均一に銅が分布すると仮定する。
【００２１】
図１のグラフの使用の一例を以下に示す。基板の表面上に、二酸化シリコン内に３０％銅を含むブロック層が存在する例では、５．５ＭｅＶアルファ粒子を停止させるために約２２ミクロンの厚さが必要であり（曲線Ａ）、ブロック層内で８．８ＭｅＶアルファ粒子を停止させるために約４４ミクロンが必要である（曲線Ｂ）。しかしながら、二酸化シリコンのブロック層内に３０％体積の銅が、集積回路チップの最後または最上部の配線レベルの上に形成され、チップ自体が、二酸化シリコン配線レベルにおいて３０％体積の銅の約１０ミクロンの合計厚さから成る場合、ブロック層または配線レベル内で５．５ＭｅＶおよび８．８ＭｅＶアルファ粒子を停止させるために、ブロック層は約３４ミクロンである必要がある。換言すると、通常の配線レベルが、アルファ粒子の一部をブロックすることができる。
【００２２】
曲線ＡおよびＢの末端を見ると、基板上に形成された１００％二酸化シリコン層は、ブロック層内で５．５ＭｅＶアルファ粒子を停止させるために約３６ミクロンである必要があり、ブロック層内で８．８ＭｅＶアルファ粒子を停止させるために約７３ミクロンである必要があることがわかる。曲線ＡおよびＢの他方の末端では、基板上に形成された１００％銅層は、ブロック層内で５．５ＭｅＶアルファ粒子を停止させるために約１２ミクロンである必要があり、８．８ＭｅＶアルファ粒子を停止させるために約２４ミクロンである必要があることがわかる。
【００２３】
曲線ＡおよびＢから得た厚さの値は、示された厚さにおいて、対応するエネルギのアルファ粒子の少なくとも約９９％（全てではないにしても）を停止させることを保証する。ダマシンまたはデュアル・ダマシン・プロセスにおいて、選択した銅の体積百分率を生成する導電性構造（バイア、バイア・バー、配線）を上述のようにレベル間誘電体に埋め込んで、本発明に従ってブロック層を形成する。
【００２４】
図１のグラフは、上に参照したモデルを用いたシミュレーション・モデリングによって発生した。後述する図３７に示すような方法で、同様の曲線を実験によって発生させることも可能である。例えばタンタルのようなもっと高いＺ（原子番号）の金属を用いたシミュレーションでは、ブロック層の必要な厚さが約２ミクロンから約３ミクロン小さくなっただけであった。
【００２５】
図２は、本発明の実施形態のいずれかに従ったブロック層を用いて製造した集積回路チップを、例示的な基板にフリップ・チップ搭載して示している。図２において、パッケージ基板２５は、本体３０と、第１の表面上のパッド３５と、本体３０の内部の配線４５によって電気的に接続された第１の表面に対向する第２の表面上のピン４０と、を含む。本体３０は、単一または多数のセラミック層または有機層を含むことができ、これらの層が導電性配線を含む。集積回路チップ５０は、半導体基板５５と、配線レベル６０であって、１つ以上のレベルの配線（図示せず）が形成されてこの配線レベル内の配線（図示せず）を基板内に形成されたデバイス（図示せず）に対して電気的に接続する、配線レベル６０と、ブロック層６５であって、１つ以上のブロック層が形成されてこのブロック層内の配線（図示せず）を配線レベル６０内の配線（図示せず）に対して電気的に接続する、ブロック層６５と、ブロック層６５に形成されてブロック層６５内の配線（図示せず）に電気的に接続する端子パッド７０と、を含む。集積回路チップ５０のこれ以上の詳細な例は、後に記載する。パッケージ基板２５のパッド３５は、はんだバンプ７５によって、集積回路チップ５０の端子パッド７０に機械的および電気的に接続されている。また、はんだバンプ７５は、Ｃ４（controlled collapse chip connection）としても既知である。
【００２６】
図２には、アルファ粒子の潜在的なソースが２つある。本体３０がセラミック材料を含む場合、本体３０は、約１０ＭｅＶ未満のエネルギのアルファ粒子を放出する可能性がある放射性トリウム（Ｔｈ）およびウラン（Ｕ）同位元素を含むことがある。はんだバンプが、鉛（Ｐｂ）、すず（Ｓｎ）、またはＰｂおよびＳｎの組み合わせである場合、はんだバンプは、約５．５ＭｅＶのアルファ粒子を放出する可能性がある放射性ポロニウム（Ｐｏ）およびＰｂ同位元素を含むことがある。放射性Ｔｈ、Ｕ、Ｐｏ、およびＰｂの量はｐｐｂ（parts-per-billion：十億分率）の範囲であろうが、放出されるアルファ粒子束は、最新の集積ロジックおよびメモリ回路の最大許容値を超えるソフト・エラー率を引き起こすのに充分であり得る。この可能性があるのは、アルファ粒子が半導体基板５５内にまで進入することができ、基板５５が、アルファ粒子が誘発する混乱によって影響を受ける恐れがあるアクティブ・デバイス（この例は電界効果トランジスタおよびバイポーラ・トランジスタを含む）のシリコン部分を含む場合か、あるいは、アルファ粒子が、電界効果トランジスタのポリシリコン・ゲート等、基板の表面よりも上の半導体材料を含むアクティブ・デバイスの部分にまで進入することができる場合である。
【００２７】
配線レベル６０は厚さＴ１を有し、ブロック層６５は厚さＴ２を有する。エネルギのあるアルファ粒子の合計飛程（図１を参照）は、一般に、現在製造される集積回路チップでは、Ｔ１の値よりもはるかに大きい。例えば、１０の配線レベルが平均５０％体積の銅および約１ミクロンの平均厚さを有する場合、Ｔ１は１０ミクロンとなり、これは、図１の曲線Ａに示す５．５ＭｅＶアルファ粒子の飛程よりも著しく小さい。このため、ブロック層６５が必要となる。
【００２８】
第１の例では、Ｔ２の値およびブロック層６５内の金属の体積百分率の組み合わせによって、ブロック層６５の上面を貫通する所定の割合のアルファ粒子がブロック層内で停止するように、Ｔ２を選択する。
【００２９】
第２の例では、Ｔ２の値、Ｔ１の値、配線レベル６０内の金属の体積百分率、およびブロック層６５内の金属の体積百分率の組み合わせによって、所定の割合のアルファ粒子が配線レベル内で停止し、基板５５内にまで進入しないように、Ｔ２を選択する。
【００３０】
第３の例では、Ｔ２の値、Ｔ１の値、配線レベル６０内の金属の体積百分率、およびブロック層６５内の金属の体積百分率の組み合わせによって、選択されたエネルギを有する所定の割合のアルファ粒子が、基板５５とブロック層６５との間に形成された半導体材料から成るいずれかの構造に当たる前、例えばポリシリコン・ゲート電極に当たる前に停止するように、Ｔ２を選択する。
【００３１】
一例において、選択されるアルファ粒子エネルギは約５．５ＭｅＶまたは約８．８ＭｅＶであり、210Ｐｏからのアルファ粒子エネルギまたはＴｈもしくはＵからの最大エネルギを表す。別の例では、アルファ粒子エネルギは約１０ＭｅＶ未満である。更に別の例では、選択されるエネルギは、アクティブ・デバイスを含む基板５５の物理設計に基づくものとすることができる。一例において、停止するアルファ粒子の所定の割合は、集積回路の信頼性仕様に基づくものとすることができる。
【００３２】
後述する本発明の実施形態では、図２に示すようなパッケージが必須ではないこと、または、集積回路を搭載するパッケージからアルファ粒子のソースが得られることは理解されよう。
【００３３】
以下の説明において、５０Ａ、５０Ｂのような集積回路および６５Ａ、６５Ｂ等のようなブロック層の名称は、それらがそれぞれ図２の集積回路５０およびブロック層６５に置き換わることが可能であることを示すように理解するものとする。
【００３４】
図３は、本発明の第１の実施形態に従って、ブロック層を用いて製造した集積回路チップの上面図であり、図４は、図３の線４−４における断面図である。図４において、集積回路チップ５０Ａは、基板５５、配線レベル６０、およびブロック層６５Ａを含む。第１の例において、基板５５は、バルク・シリコン基板を含むことができる。第２の例において、基板５５は、シリコン・オン・インシュレータ（ＳＯＩ）基板を含むことができる。配線レベル６０は、厚さＴ１を有し、個々の配線レベル１０５、１１０、１１５、および１２０を含む。基板５５は、多数の電界効果トランジスタ（ＦＥＴ）１２５を含み、その各々は、基板５５に形成されたソース／ドレイン１３０と、ソース／ドレイン１３０間およびゲート電極１４０の下に基板５５に形成されたチャネル領域１３５とを含む。また、ゲート電極１４０と基板５５との間に、ゲート誘電層（図示せず）がある。
【００３５】
配線レベル１０５は、ダマシン・コンタクト１５５が形成された誘電層１５０を含む。配線レベル１１０は、デュアル・ダマシン配線１６５が形成された誘電層１６０を含む。配線レベル１１５は、デュアル・ダマシン配線１７５が形成された誘電層１７０を含む。配線レベル１２０は、デュアル・ダマシン配線／パッド１８５が形成された誘電層１８０を含む。配線レベル６０は４つの配線レベルを含むが、４つは例示的なものと考えられ、いかなる数の配線レベルも存在することができる。コンタクト１５５ならびに配線１６５および１７５ならびに配線／パッド１８５は、ＦＥＴ１２５と、基板５５に存在することができる（例えばキャパシタおよび抵抗器）または集積回路内のいずれかの所与の配線レベルによって存在することができる（例えばキャパシタ、抵抗器、およびインダクタ）いずれかの他のデバイスとを相互接続する。
【００３６】
ブロック層６５Ａは、厚さＴ２を有し、配線レベル１２０の上に形成された任意の第１の誘電層２００と、第１の誘電層の上に形成された第２の誘電層２０５とを含む。ブロック層６５Ａ内に、任意の導電性ライナ２１５およびコア導体２２０を含むダマシン端子パッド２１０が形成され、ブロック層の上面２２５から、配線２１０が電気的に接触する配線レベル１２０の配線／パッド１８５まで延在する。第１の例において、配線／パッド１８５は全機能を備えた集積回路チップの端子パッドであり、ブロック層６５Ａは追加の処理を実行することによって形成される。第２の例では、配線／パッド１８５は配線であり、ブロック層を追加するまで集積回路チップは全機能を備えていない。
【００３７】
一例において、導電性ライナ２１５は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｒｕ、それらの組み合わせを含み、コア導体２２０は、銅、タングステン、アルミニウム、またはそれらの組み合わせを含む。
【００３８】
一例において、第１の誘電層２００は、窒化シリコン（Ｓｉ3Ｎ4）、炭化シリコン（ＳｉＣ）、酸窒化シリコン（ＳｉＯＮ）、酸炭化シリコン（ＳｉＯＣ）、オルガノシリケート・ガラス（ＳｉＣＯＨ）、プラズマ・エンハンス窒化シリコン（ＰＳｉＮX）、ＮＢＬｏｋ（ＳｉＣ（Ｎ，Ｈ））、またはそれらの組み合わせを含む。第１の誘電層２００は、例えば、約５０ｎｍから約１μｍの厚さとすることができる。一例では、誘電層２００は、銅に対する拡散バリアである。
【００３９】
第１の例において、第２の誘電層２０５は、ＳｉＯ2、ポリイミド、オルガノシリケート・ガラス、ダイアモンド様炭素、またはそれらの組み合わせを含む。第２の例において、第２の誘電層２０５は、低ｋ（誘電率）材料を含み、その例は、水素シルセスキオキサン・ポリマー（ＨＳＱ）、メチル・シルセスキオキサン・ポリマー（ＭＳＱ）、Dow Chemical（テキサス州ミッドランド）が製造するＳｉＬＫ（商標）（ポリフェニレン・オリゴマー）、Applied Material（カリフォルニア州サンタ・クララ）が製造するBlack Diamond（商標）（ＳｉＯX（ＣＨ3）y）、オルガノシリケート・ガラス（ＳｉＣＯＨ）、多孔性ＳｉＣＯＨ、フッ素化二酸化シリコン（ＦＳＧ）、またはそれらの組み合わせを含むが、これらには限定されない。低ｋ誘電材料は、４以下の比誘電率を有する。
【００４０】
図５は、本発明の第２の実施形態に従って、ブロック層を用いて製造した集積回路チップの上面図であり、図６は、図５の線６−６における断面図である。図６において、集積回路チップ５０Ｂは図４の集積回路チップ５０Ａと同様である。ただし、ブロック層６５Ｂに、導電性ライナ２１５およびコア導体２２０を含むダマシン・シールド２３０が形成され、端子パッド２１０を囲んでいる点が異なる（図５も参照）。端子パッド２１０およびシールド２３０は、同じダマシン・プロセスによって、または別個のダマシン・プロセスによって製造することができる。シールド２３０は、端子パッド２１０と電気的に接続されず、誘電層２００および２０５を貫通して（または、誘電層２００が存在しない場合には誘電層２０５を貫通して）誘電配線レベル１２０まで達していないものとして示す。任意に、シールド２３０は、シールドに対する接地のためまたは他の目的のため、端子パッド２１０に接続することができる。
【００４１】
図７は、本発明の第３の実施形態に従って、ブロック層を用いて製造した集積回路チップの上面図であり、図８は、図７の線８−８における断面図である。図８において、集積回路チップ５０Ｃは図４の集積回路チップ５０Ａと同様である。ただし、ブロック層６５Ｃ内に、導電性ライナ２１５およびコア導体２２０を含むダマシン・ダミー・パッド２３５が、端子パッド２１０間に形成されている点が異なる（図７も参照）。端子パッド２１０およびダミー・パッド２３５は、同じダマシン・プロセスによって、または別個のダマシン・プロセスによって製造することができる。ダミー・パッド２３５は、端子パッド２１０に電気的に接続されず、誘電層２００および２０５を貫通して（または、誘電層２００が存在しない場合は誘電層２０５を貫通して）誘電配線レベル１２０まで達しない。
【００４２】
ダミー・パッド２３５は、ブロック層６５Ｃを形成するために用いるＣＭＰプロセスの均一性を増大させるように機能する。
【００４３】
図９は、本発明の第４の実施形態に従って、ブロック層を用いて製造した集積回路チップの上面図であり、図１０は、図９の線１０−１０における断面図である。図１０において、集積回路チップ５０Ｄは図４の集積回路チップ５０Ａと同様である。ただし、図４のダマシン端子パッド２１０が、ブロック層６５Ｄに形成された端子パッド領域２４５および一体的に形成されたバイア領域２５０を有するデュアル・ダマシン端子パッド２４０に置き換わっている点が異なる。端子パッド２４０は、導電性ライナ２１５およびコア導体２２０を含む。
【００４４】
図１１は、本発明の第５の実施形態に従って、ブロック層を用いて製造した集積回路チップの上面図であり、図１２は、図１１の線１２−１２における断面図である。図１２において、集積回路チップ５０Ｅは図１０の集積回路チップ５０Ｄと同様である。ただし、ブロック層６５Ｅ内に、導電性ライナ２１５およびコア導体２２０を含むダマシン・シールド２５５が形成され、端子パッド２４０を囲んでいる点が異なる（図１１も参照）。端子パッド２４０およびシールド２５５は、同じダマシン・プロセスによって製造することができ、バイア領域２５０が１つのエッチング・プロセスによって画定され、パッド領域２４０およびシールド２５５が別のエッチング・プロセスによって画定される。シールド２５５は、端子パッド２４０と電気的に接続されていないものとして示され、誘電層２００および２０５を貫通して（または、誘電層２００が存在しない場合は誘電層２０５を貫通して）誘電配線レベル１２０まで達しない。任意に、シールド２５５は、接地のためまたは他の目的のため、端子パッド２４０に、またはデュアル・ダマシン・バイアによって配線レベル１２０の配線／パッド１８５に接続することができる。
【００４５】
図１３は、本発明の第６の実施形態に従って、ブロック層を用いて製造した集積回路チップの上面図であり、図１４は、図１３の線１４−１４における断面図である。図１４において、集積回路チップ５０Ｆは図１０の集積回路チップ５０Ｄと同様である。ただし、ブロック層６５Ｆ内に、導電性ライナ２１５およびコア導体２２０を含むダマシン・ダミー・パッドが、端子パッド２４０間に形成されている点が異なる（図７も参照）。端子パッド２４０およびダミー・パッド２６０は、同じダマシン・プロセスによって製造することができ、バイア領域２５０が１つのエッチング・プロセスによって画定され、パッド領域２４０およびダミー・パッド２６０が別のエッチング・プロセスによって画定される。ダミー・パッド２６０は、端子パッド２４０と電気的に接続されておらず、誘電層２００および２０５を貫通して（または、誘電層２００が存在しない場合は誘電層２０５を貫通して）誘電配線レベル１２０まで達しない。ダミー・パッド２６０は、ブロック層６５Ｆを形成するために用いるＣＭＰプロセスの均一性を増大させるように機能する。
【００４６】
図２に戻ると、１つのみのブロック層を用いる場合、厚さＴ２が大きすぎて処理上の問題を生じる恐れがある。例えば、Ｔ１は約８から約１０ミクロンとすることができ、Ｔ２は約２０から約７０ミクロンとすることができる。従って、後述するように、ブロック層６５自体が２つ以上のブロック層を含む場合がある。
【００４７】
図１５は、本発明の第７の実施形態に従って、ブロック層を用いて製造した集積回路チップの上面図であり、図１６は、図１５の線１６−１６における断面図である。図１６において、集積回路チップ５０Ｇは、下部ブロック層６５Ａ１およびこの下部ブロック層６５Ａ１上の上部配線レベル６５Ａ２を含むブロック層６５Ｇを含む。下部ブロック層６５Ａ１は端子パッド２１０Ａを含み、上部ブロック層６５Ａ２は端子パッド２１０Ｂを含む。各端子パッド２１０Ａは対応する端子パッド２１０Ｂと電気的に接触し、各端子パッド２１０Ａは対応する配線／パッド１８５と電気的に接触している。ブロック層６５Ａ１および６５Ａ２は図４のブロック層６５Ａと同様であり、端子パッド２１０Ａおよび２１０Ｂは図４の端子パッド２１０と同様である。
【００４８】
図１７は、本発明の第８の実施形態に従って、ブロック層を用いて製造した集積回路チップの上面図であり、図１８は、図１７の線１８−１８における断面図である。図１８において、集積回路チップ５０Ｈは、下部ブロック層６５Ｂ１およびこの下部ブロック層６５Ｂ１上の上部配線レベル６５Ｂ２を含むブロック層６５Ｈを含む。下部ブロック層６５Ｂ１は端子パッド２１０Ａを含み、上部ブロック層は端子パッド２１０Ｂを含む。下部ブロック層６５Ｂ１はシールド２３０Ａを含み、上部ブロック層６５Ｂ２はシールド２３０Ｂを含む。各端子パッド２１０Ａは対応する端子パッド２１０Ｂと電気的に接触し、各端子パッド２１０Ａは対応する配線／パッド１８５と電気的に接触している。ブロック層６５Ｂ１および６５Ｂ２は図６のブロック層６５Ｂと同様であり、端子パッド２１０Ａおよび２１０Ｂは図６の端子パッド２１０と同様であり、シールド２３０Ａは図６のシールド２３０と同様である。
【００４９】
図１９は、本発明の第９の実施形態に従って、ブロック層を用いて製造した集積回路チップの上面図であり、図２０は、図１９の線２０−２０における断面図である。図２０において、集積回路チップ５０Ｉは、下部ブロック層６５Ｃ１およびこの下部ブロック層６５Ｃ１上の上部配線レベル６５Ｃ２を含むブロック層６５Ｉを含む。下部ブロック層６５Ｃ１は端子パッド２１０Ａおよびダミー・パッド２３５Ａを含み、上部ブロック層６５Ｃ２は端子パッド２１０Ｂおよびダミー・パッド２３５Ｂを含む。各端子パッド２１０Ａは対応する端子パッド２１０Ｂと電気的に接触し、各端子パッド２１０Ａは対応する配線／パッド１８５と電気的に接触している。ブロック層６５Ｃ１および６５Ｃ２は図８のブロック層６５Ｃと同様であり、端子パッド２１０Ａおよび２１０Ｂは図８の端子パッド２１０と同様であり、ダミー・パッド２３５Ａおよび２３５Ｂは図８のダミー・パッド２３５と同様である。
【００５０】
図２１は、本発明の第１０の実施形態に従って、ブロック層を用いて製造した集積回路チップの上面図であり、図２２は、図２１の線２２−２２における断面図である。図２２において、集積回路チップ５０Ｊは、下部ブロック層６５Ｄ１およびこの下部ブロック層６５Ｄ１上の上部配線レベル６５Ｄ２を含むブロック層６５Ｊを含む。下部ブロック層６５Ｄ１はパッド２５０Ａを含み、上部ブロック層６５Ｄ２はパッド２５０Ｂを含む。各端子パッド２５０Ａは対応する端子パッド２５０Ｂと電気的に接触し、各端子パッド２５０Ａは対応する配線／パッド１８５と電気的に接触している。ブロック層６５Ｄ１および６５Ｄ２は図１０のブロック層６５Ｄと同様であり、端子パッド２４０Ａおよび２４０Ｂは図１０の端子パッド２４０と同様である。
【００５１】
図２３は、本発明の第１１の実施形態に従って、ブロック層を用いて製造した集積回路チップの上面図であり、図２４は、図２３の線２４−２４における断面図である。図２４において、集積回路チップ５０Ｋは、下部ブロック層６５Ｅ１およびこの下部ブロック層６５Ｅ１上の上部配線レベル６５Ｅ２を含むブロック層６５Ｋを含む。下部ブロック層６５Ｅ１は端子パッド２４０Ａを含み、上部ブロック層は端子パッド２４０Ｂを含む。下部ブロック層６５Ｅ１はシールド２５５Ａを含み、上部ブロック層６５Ｅ２はシールド２５５Ｂを含む。各端子パッド２４０Ａは対応する端子パッド２４０Ｂと電気的に接触し、各端子パッド２４０Ａは対応する配線／パッド１８５と電気的に接触している。ブロック層６５Ｅ１および６５Ｅ２は図１２のブロック層６５Ｅと同様であり、端子パッド２４０Ａおよび２４０Ｂは図１２の端子パッド２４０と同様であり、シールド２５５Ａおよび２５５Ｂは図１２のシールド２５５と同様である。
【００５２】
図２５は、本発明の第１２の実施形態に従って、ブロック層を用いて製造した集積回路チップの上面図であり、図２６は、図２５の線２６−２６における断面図である。図２６において、集積回路チップ５０Ｌは、下部ブロック層６５Ｆ１およびこの下部ブロック層６５Ｆ１上の上部配線レベル６５Ｆ２を含むブロック層６５Ｌを含む。下部ブロック層６５Ｆ１はパッド２４０Ａおよびダミー・パッド２６０Ａを含み、上部ブロック層はパッド２４０Ｂおよびダミー・パッド２６０Ｂを含む。各端子パッド２４０Ａは対応する端子パッド２４０Ｂと電気的に接触し、各端子パッド２４０Ａは対応する配線／パッド１８５と電気的に接触している。ブロック層６５Ｆ１および６５Ｆ２は図１４のブロック層６５Ｆと同様であり、端子パッド２４０Ａおよび２４０Ｂは図１４の端子パッド２４０と同様であり、ダミー・パッド２６０Ａおよび２６０Ｂは図１４のダミー・パッド２６０と同様である。
【００５３】
本発明の第７、第８、第９、第１０、第１１、および第１２の実施形態は、２つの同一のブロック層を積層することを示すが、２つのブロック層は異なる場合もあり、本発明の第１、第２、第３、第４、第５、および第６の実施形態のブロック層のいずれかの組み合わせを用いることができる。同様に、３つ以上のブロック層を積層する場合、各々は、本発明の第１、第２、第３、第４、第５、および第６の実施形態に従ったブロック層を別個に含むことができる。多数のブロック層を積層する場合、それらは同じ厚さである場合がある。しかしながら、全てのブロック層の合計の厚さはＴ２以上である（図２を参照）。
【００５４】
図２７は、デュアル・ダマシン構造を用いた本発明の実施形態のいずれかにおいて使用可能な代替的なバイア構造の上面図であり、図２８は、図２７の線２８−２８における断面図である。デュアル・ダマシン構造を用いる本発明の実施形態の例は、本発明の第７、第８、第９、第１０、第１１、および第１２の実施形態を含む。図２８において、基板３０５の上に任意の第１の誘電層３００が形成され、第１の誘電層３００の上に第２の誘電層３１０が形成されている。デュアル・ダマシン配線３１５は、配線領域３２０および多数の一体的に形成されたバイア３２５を含む。配線３１５は、任意の導電性ライナ３３０およびコア導体３３５を含む。
【００５５】
図２９は、本発明の全ての実施形態と共に使用可能な第１のはんだバンプ構造の断面図である。図２９において、ブロック層３４０は、誘電層３５０内にパッド３４５を含む。パッド３４５は、任意の導電性ライナ３５５およびコア導体３６０を含む。ブロック層３４０の上には、任意の第１の誘電層３６５が形成されている。第１の誘電層３６５の上には、第２の誘電層３７０が形成されている。第２の誘電層３７０の上面から、第１（存在する場合）および第２の誘電層３６５および３７０を介して、パッド３４０の上面３８５まで、バイア３７５が形成されている。ボール制限金属（ＢＬＭ：ball-limiting-metallurgy）３９０が、パッド３４５と電気的に接触し、バイア３７５に重なる。はんだバンプ３９５は、ＢＬＭ３９０と電気的に接触する。
【００５６】
一例において、導電性ライナ３５５は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、Ｗｎ、Ｒｕ、またはそれらの組み合わせを含み、コア導体３６０は、Ｃｕ、Ｗ、ＡＬ、またはそれらの組み合わせを含む。
【００５７】
一例において、第１の誘電層３６５は、Ｓｉ3Ｎ4、ＳｉＣ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＣＯＨ、ＰＳｉＮX、ＳｉＣ（Ｎ，Ｈ）、またはそれらの組み合わせを含む。
【００５８】
第１の例において、誘電層３７０は、ＳｉＯ2、ポリイミド、オルガノシリケート・ガラス、ダイアモンド様炭素、またはそれらの組み合わせを含む。第２の例において、第２の誘電層３７０は、低ｋ（誘電率）材料を含み、その例は、ＨＳＱ、ＭＳＱ、ポリフェニレン・オリゴマー、（ＳｉＯX（ＣＨ3）y）、オルガノシリケート・ガラス（ＳｉＣＯＨ）、多孔性ＳｉＣＯＨ、ＦＳＧ、またはそれらの組み合わせを含むがこれらには限定されない。一例において、ＢＬＭ３９０は、Ｎｉ、Ｗ、Ｔｉ、Ｃｒ、Ｐｔ、Ｐｄ、Ｓｎ、Ｃｕ、またはそれらの組み合わせを含む。
【００５９】
一例において、はんだバンプ３９５は、ＰｂまたはＰｂおよびＳｎの混合物を含む。
【００６０】
図３０は、本発明の全ての実施形態と共に使用可能な第２のはんだバンプ構造の断面である。図３０は図２９と同様である。異なる点は、ＢＭＬ３９０、第１および第２の誘電層３６５および３７０、パッド３４５の上面３８５間に、バイア３７５内にパッド４００が形成されていることである。一例において、パッド４００はＡｌを含み、約０．５から約１．０ミクロンの厚さを有する。
【００６１】
図３１から図３６は、本発明の実施形態に従ってブロック層を製造する方法を示す断面図である。図３１から図３６には、デュアル・ダマシン・プロセスを示す。図３１において、基板４１５の上面４１０上に任意の第１の誘電層４０５が形成され、第１の誘電層４０５の上に第２の誘電層４２０が形成されている。図３２において、第２の誘電層４２０の上面４２５から、第２の誘電層および第１の誘電層４０５（存在する場合）を介して、基板４１５の上面４１０まで、バイア開口４２５（またはシングル・ダマシン・プロセスでは配線トレンチ）を形成する。図３３において、第２の誘電層４２０に、配線トレンチ４３０Ａおよび４３０Ｂを形成する。トレンチ４３０Ａおよび４３０Ｂは、第２の誘電層４２０を貫通しない。トレンチ４３０Ａはバイア開口４２５と交差する。
【００６２】
ステップ図３４において、第１の（存在する場合）および第２の誘電層４０５および４２０の全ての露出表面、ならびに、バイア開口４２５の底部に露出した基板４１５の上面４１０の領域上に、任意のコンフォーマルな第１の導電層を付着する。図３５において、第１の導電層４３５（存在する場合）の上に、第２の導電層４４０を形成する。一例において、第２の導電層４４０は、まず、金属の薄いシード層を蒸着または付着し、その後、シード層の上にもっと厚い金属層を電気めっきすることによって形成する。第２の導電層４４０は、バイア開口４２５ならびに配線トレンチ４３０Ａおよび４３０Ｂを完全に充填するのに充分な厚さである。この手順は、コア導体がＣｕを含む場合に用いることができる。図３６では、ＣＭＰプロセスが実行されて、余分な第１の導電層４３５（存在する場合）および第２の導電層４４０を除去して、上面４５０を有する配線４４５および上面４６０を有する配線４５５が形成されている。配線４４５の上面４５０および配線４５５の上面４６０は、第２の誘電層４２０の上面４６５と同一平面である。
【００６３】
シングル・ダマシン・プロセスでは、図３３に示したステップは実行しない。図３３に示したステップを、図３２に示したステップの後に実行する場合、このプロセスは、バイア第１デュアル・ダマシン・プロセスと呼ぶ。図３３に示したステップを、図３２に示したステップの前に実行する場合、このプロセスは、バイア第２デュアル・ダマシン・プロセスと呼ぶ。
【００６４】
図３７は、本発明の実施形態に従って、ブロック層Ｔ２およびＴ１の厚さ／金属体積百分率を決定するための方法を示す図である。図３７において、基板５００は回路５０５を含み、これは特定のエネルギのアルファ粒子が当たった場合にソフト・エラーを経験する場合がある。第１の例において、回路５０５は電子メモリを含み、例としては、ダイナミク・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、またはフラッシュ・メモリを含むが、これらには限定されない。第２の例では、回路５０５はロジック回路を含む。基板５００はパッケージ５１０に搭載されている。この例では、パッケージ５１０（存在する場合）からのアルファ粒子は基板５００の厚さを貫通せず、従ってソフト故障の検出を引き起こさない。回路５０５は、配線５２０によってパッド５１５に電気的に接続されている。集積回路チップ５００のパッド５１５は、配線ボンド５３０（または他のいずれかの適切な手段）によって、パッケージ５１０上のパッド５２５に接続されている。アルファ粒子を放出しないはんだを用いるのでなければ、はんだ接続は回避しなければならない。パッケージ５１０のパッド５２５は、テスタ５３５に接続されている。テスタ５３５は、電子メモリ５０５に電力およびテスト・パターンを提供し、ソフト・エラー故障について電子メモリを監視する。
【００６５】
また、図３７においては、アルファ粒子ソース５４０が配置され、既知のエネルギ（および任意に既知の束密度の）アルファ粒子束を、集積回路チップ５００へ、特に回路５０５へと送出する。第１の例において、アルファ・ソース５４０は、Ｔｈ、アメリシウム（Ａｍ）、またはアルファ粒子を発する他の放射性材料を含む。第２の例では、アルファ・ソース５４０は、加速器によって発生した可変エネルギのアルファ粒子ビームを含む。アルファ粒子ソース５４０と基板５００との間に、既知の厚さのＣｕ、誘電体、Ｃｕで被覆した誘電体、または誘電体で被覆したＣｕの１つ以上の異なる組み合わせのフォイル５４５を配置して、アルファ粒子束密度を減衰させる（アルファ粒子が回路５０５に到達するのを防ぐのに充分な厚さである場合）。減衰の程度は、テスタ５３５で測定した回路５０５のソフト・エラー故障率の変化によって測定することができる。次いで、図１のものと同様のグラフまたはシミュレーション・モードに基づいて、Ｔ２の値（図２を参照）およびブロック層（複数の層）のＣｕ体積百分率を求めることができる。
【００６６】
あるいは、前記アルファ粒子束が、回路５０５よりも小さいビーム内に含まれる場合、回路５０５中でビームをスキャンすることができ、前記ブロック層の前記厚さおよび前記ブロック層における金属配線の前記体積百分率の組み合わせを、測定した前記テスト・デバイス上の基準座標に対する前記ビームの位置の関数として得る。
【００６７】
図３８は、本発明の実施形態に従った、アルファ粒子ブロック層についての厚さ／金属体積百分率を求めるための代替的な方法を示す図である。図３８は図３７と同様であるが、基板５００（図３７を参照）を基板５５０で置き換え、テスタ５３５（図３７を参照）をアルファ粒子検出器５７０で置き換え、パッケージ５１０（図３７を参照）も配線５３０（図３７を参照）も存在しない点が異なる。アルファ粒子ソース５４０、空隙５５５、および検出器５７０を、相互に位置合わせする。検出器５７０は、シリコン検出器、ガス比例計数管、または他の荷電粒子検出器とすることができる。空隙５５５は、基板５５０に形成されており、基板５５０がＳＯＩ基板である場合は埋め込み酸化物層（ＢＯＸ：buried oxide layer）５６０を露出させ、基板５５０が例えばバルク・シリコン基板である場合は配線レベル５６５を露出させる。
【００６８】
アルファ粒子ソース５４０と空隙５５５との間に１枚以上のフォイル５４５を配置させて、空隙５５５（およびフォイル５４５）を通過するアルファ粒子を、カウント率（アルファ／秒）またはエネルギ分布のいずれかとして記録する。次いで、図１のものと同様のグラフまたはシミュレーション・モデルに基づいて、Ｔ２（図２を参照）の値およびブロック層（複数の層）の銅体積百分率を求めることができる。また、フォイル５４５を実際のブロック層によって置き換えることも可能である。アクティブ・デバイスとは無関係にシリコン基板上にブロック層を構築し、シリコンをエッチングにより除去することで、既知の厚さおよび既知の体積百分率のＣｕで自立したブロック層を残すようにすることができる。アルファ粒子ソース５４０は、粒子加速器からの単一エネルギ・アルファ粒子ビームによって置き換えることができる。特定の実施形態では、サイズが１μｍ未満のアルファ粒子のミクロ・ビームを用いて、ブロック層の厚さの分布を経験的に求めることができる。この場合、ブロック層の上でビームをスキャンさせ、ビーム／ブロック層の位置の関数としてこの層を通る粒子の銅の伝達あるいは体積部分またはそれら両方を測定する。
【００６９】
あるいは、前記アルファ粒子束が、空隙５５５よりも小さいビームに含まれる場合がある。空隙５５５上の基準座標に対するビームの位置の関数として、前記ブロック層の厚さおよび前記ブロック層の金属配線の体積百分率の組み合わせを測定するために、空隙５５５中でビームをスキャンすることができる。
【００７０】
図３７および図３８に示し上述した方法に対する代替案として、Ｃ４を用いて、セラミック基板上に、既知の厚さおよび体積百分率の胴のブロック層を有するテスト集積回路チップ（メモリまたはロジック）を搭載することができる。そして、はんだまたはセラミック・キャリアから発するアルファ粒子が誘発するソフト・エラーについて、集積回路チップ上の回路を監視することができる。
【００７１】
図３７および図３８に示し上述した方法に対する更に別の代替案として、ブロック層を含む集積回路チップよりも小さいビームに前記アルファ粒子束が含まれる場合、集積回路チップ中でビームをスキャンし、測定する前記集積回路チップ上の基準座標に対する前記ビームの位置の関数として、前記ブロック層の前記厚さおよび前記ブロック層の金属配線の前記体積百分率の組み合わせを得ることができる。
【００７２】
図３９は、本発明の一実施形態に従ってアルファ・ブロック層を設計する方法のフローチャートである。ステップ５６０において、集積回路設計を選択すると共に、ブロック層の上面からある距離において停止させる最大アルファ粒子エネルギを選択する。ステップ５６５において、ブロック層の設計が経験的または物理的に決定されるか否かを判定する。ステップ５６５において、ブロック層の設計を経験的に決定すると判定されると、方法はステップ５７０に進む。ステップ５７０において、アルファ粒子を停止させるために、ブロック層の厚さおよび金属体積／百分率のみを用いるか否かを判定する。ブロック層のみでアルファ粒子を停止させる場合、方法はステップ５７５に進み、その他の場合、方法はステップ５８０に進む。ステップ５７５においては、図３７および図３８を参照して上述したように、２つの方法を用いることができる。第１の方法では、電子メモリを有するテスト集積回路を最少数の配線レベルで（配線レベル内の配線は低Ｚ金属とすることができる）準備し、図３７に示し上述した装置でテストする。第２の方法では、裏側からＢＯＸまで（または第１の配線レベルまで）シリコンが除去されたテスト集積回路を、最少数の配線レベルで（配線レベル内の配線は低Ｚ金属とすることができる）準備し、図３８に示し上述した装置でテストする。次いで、方法はステップ５８５に進む。ステップ５７０において、ブロック層の厚さおよび金属体積／百分率ならびに集積回路の通常の配線レベルを用いてアルファ粒子を停止させると判定されると、次いでステップ５８０において、電子メモリを有するテスト集積回路を製造し、同一または同様の数の配線レベルが同一または同様の厚さおよび金属付着百分率を有するように準備し、図３７において示し上述した装置でテストする。次いで、方法はステップ５８５に進む。
【００７３】
ステップ５６５に戻ると、ブロック層の設計が経験的に決定されないと判定されると、方法はステップ５９０に進む。ステップ５９０において、アルファ粒子を停止させるためにブロック層の厚さおよび金属体積／百分率のみを用いるか否かを判定する。ブロック層のみでアルファ粒子を停止させる場合、方法はステップ５９５に進み、そうでなければ方法はステップ６００に進む。ステップ５９５において、シミュレーションまたはチャート参照（図１を参照）を実行し、設計の基本原則と組み合わせて、ブロック層の厚さおよび金属体積百分率を計算する。次いで、方法はステップ５８５に進む。ステップ５９０において、アルファ粒子を停止させるためにブロック層の厚さおよび金属体積／百分率ならびに集積回路の通常の配線レベルを用いると判定された場合、次いでステップ６００において、シミュレーションまたはチャート参照（図１を参照）を実行し、設計の基本原則と組み合わせて、通常の配線レベルの厚さおよび金属体積百分率を考慮に入れて、ブロック層の厚さおよび金属体積百分率を計算する。次いで、方法はステップ５８５に進む。
【００７４】
ステップ５８５において、ブロック層を設計する。厚さおよび金属体積百分率には、多くの可能な組み合わせを使用可能である。ブロック層の設計を発生する際には、配線レベルの基本原則、コスト、歩留まり、および他の考慮すべき点を考えなければならない。アルファ粒子を停止させることができると判定されたものに、厚さあるいは金属体積百分率またはそれら両方のマージンを追加することが望ましい場合がある。次いで、方法はステップ６０５に進む。ステップ６０５において、設計を調整するか否かを決定する。設計を評価し直すと決定した場合、方法はステップ５６０に戻り、その他の場合、方法は任意のステップ６１０に進む。ステップ５６０からステップ５８５を通る第２のおよびいずれかの以降のループにおいて、ブロック層の厚さ、配線レベルの厚さ、ブロックまたは配線レベル内の金属の体積百分率、ブロックまたは配線レベルの数、ブロックまたは配線レベルの化学的組成等の１つ以上の設計パラメータを変更することができる。このループは、許容可能な設計が得られるまで、必要に応じて何度も実行することができる。
【００７５】
任意のステップ６１０において、図３７または図３８の装置を用いて、フォイル５４５を用いずに（図３７または図３８を参照）、シミュレーション・モデリングまたは実際のテストによって、実際のブロック層設計をテストすることができる。
【００７６】
上述の方法は、集積回路チップの製造において用いられる。結果として得られる集積回路チップは、未処理のウェハ形態で（すなわち、多数の未パッケージ・チップを有する単一のウェハとして）、むきだしのダイとして、またはパッケージした形態で、製造業者によって配布することができる。後者の場合、チップを単一チップ・パッケージ（マザーボードまたは他の高レベル・キャリアにリードが取り付けられているプラスチック・キャリア等）または多数チップ・パッケージ（表面相互接続または埋め込み相互接続のいずれかまたは両方を有するセラミック・キャリア等）に搭載する。いずれの場合でも、チップは次いで、（ａ）マザーボード等の中間製品、または（ｂ）最終製品のいずれかの一部として、他のチップ、離散回路要素、あるいは他の信号処理デバイスまたはそれら全てと共に集積される。最終製品は、集積回路チップを含むあらゆる製品とすることができ、その範囲は、おもちゃおよび他の低価格アプリケーションから、ディスプレイ、キーボード、または他の入力デバイス、および中央プロセッサを有する最新のコンピュータ製品にまで及ぶ。
【００７７】
従って、本発明の様々な実施形態は、集積回路においてソフト・エラー率を低下させるための方法および構造体を提供する。
【００７８】
本発明の理解のため、本発明の実施形態の説明を与えた。本発明は、ここに記載した特定の実施形態に限定されず、本発明の範囲から逸脱することなく、当業者に明らかな様々な変形、再構成、および置換を実施可能であることは理解されよう。従って、特許請求の範囲は、本発明の真の精神および範囲内に該当する全てのかかる変形および変更を包含することが意図される。
【図面の簡単な説明】
【００７９】
【図１】二酸化シリコン内の銅の体積百分率の関数として２つのエネルギのアルファ粒子を停止させるために必要なアルファ粒子ブロック層の厚さを示すグラフである。
【図２】本発明の実施形態のいずれかに従って製造したアルファ粒子ブロック層を有する集積回路チップを、例示的な基板にフリップ・チップ搭載して示した図である。
【図３】本発明の第１の実施形態に従って、アルファ粒子ブロック層を用いて製造した集積回路チップの上面図である。
【図４】図３の線４−４における断面図である。
【図５】本発明の第２の実施形態に従って、アルファ粒子ブロック層を用いて製造した集積回路チップの上面図である。
【図６】図５の線６−６における断面図である。
【図７】本発明の第３の実施形態に従って、アルファ粒子ブロック層を用いて製造した集積回路チップの上面図である。
【図８】図７の線８−８における断面図である。
【図９】本発明の第４の実施形態に従って、アルファ粒子ブロック層を用いて製造した集積回路チップの上面図である。
【図１０】図９の線１０−１０における断面図である。
【図１１】本発明の第５の実施形態に従って、アルファ粒子ブロック層を用いて製造した集積回路チップの上面図である。
【図１２】図１１の線１２−１２における断面図である。
【図１３】本発明の第６の実施形態に従って、アルファ粒子ブロック層を用いて製造した集積回路チップの上面図である。
【図１４】図１３の線１４−１４における断面図である。
【図１５】本発明の第７の実施形態に従って、アルファ粒子ブロック層を用いて製造した集積回路チップの上面図である。
【図１６】図１５の線１６−１６における断面図である。
【図１７】本発明の第８の実施形態に従って、アルファ粒子ブロック層を用いて製造した集積回路チップの上面図である。
【図１８】図１７の線１８−１８における断面図である。
【図１９】本発明の第９の実施形態に従って、アルファ粒子ブロック層を用いて製造した集積回路チップの上面図である。
【図２０】図１９の線２０−２０における断面図である。
【図２１】本発明の第１０の実施形態に従って、アルファ粒子ブロック層を用いて製造した集積回路チップの上面図である。
【図２２】図２１の線２２−２２における断面図である。
【図２３】本発明の第１１の実施形態に従って、アルファ粒子ブロック層を用いて製造した集積回路チップの上面図である。
【図２４】図２３の線２４−２４における断面図である。
【図２５】本発明の第１２の実施形態に従って、アルファ粒子ブロック層を用いて製造した集積回路チップの上面図である。
【図２６】図２５の線２６−２６における断面図である。
【図２７】デュアル・ダマシン構造を用いた本発明の実施形態を使用可能な代替的なバイア構造の上面図である。
【図２８】図２７の線２８−２８における断面図である。
【図２９】本発明の全ての実施形態と共に使用可能な第１のはんだバンプ構造の断面図である。
【図３０】本発明の全ての実施形態と共に使用可能な第２はんだバンプ構造の断面図である。
【図３１】本発明の実施形態に従ってアルファ粒子ブロック層を製造する方法を示す断面図である。
【図３２】本発明の実施形態に従ってアルファ粒子ブロック層を製造する方法を示す断面図である。
【図３３】本発明の実施形態に従ってアルファ粒子ブロック層を製造する方法を示す断面図である。
【図３４】本発明の実施形態に従ってアルファ粒子ブロック層を製造する方法を示す断面図である。
【図３５】本発明の実施形態に従ってアルファ粒子ブロック層を製造する方法を示す断面図である。
【図３６】本発明の実施形態に従ってアルファ粒子ブロック層を製造する方法を示す断面図である。
【図３７】本発明の実施形態に従って、アルファ粒子ブロック層の厚さ／金属体積百分率を決定するための方法を示す図である。
【図３８】本発明の実施形態に従った、アルファ粒子ブロック層についての厚さ／金属体積百分率を求めるための代替的な方法を示す図である。
【図３９】本発明の一実施形態に従ってアルファ・ブロック層を設計する方法のフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2009507361.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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2009507361.tif 000060
【手続補正書】
【提出日】平成20年12月16日(2008.12.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
最下部の配線レベルから最上部の配線レベルまで積層された１つ以上の配線レベル積層であって、前記最下部の配線レベルが前記最上部の配線レベルよりも前記半導体基板に近い、配線レベル積層と、
を含む、集積回路と、
前記１つ以上の配線レベルの前記最上部の配線レベルの上面上のアルファ粒子ブロック層であって、金属配線および誘電材料を含み、前記ブロック層に当たる選択されたエネルギ以下のアルファ粒子の所定の割合が前記１つ以上の配線レベル積層内を貫通することを阻止するのに充分な前記ブロック層の厚さおよび前記ブロック層内の金属配線の体積百分率の組み合わせを有する、前記ブロック層と、
を含む、構造体。
【請求項２】
前記ブロック層が端子パッドを含み、各端子パッドが前記最上部の配線レベル内の対応する配線に接続されている、請求項１に記載の構造体。
【請求項３】
前記ブロック層がダミー端子パッドを更に含み、前記ダミー端子パッドは前記端子パッドと共に点在し、前記ダミー端子パッドは相互に接続されず、前記端子パッドのいずれにも接続されず、前記最上部の配線レベル内のいずれの配線にも接続されていない、請求項２に記載の構造体。    
【請求項４】
前記ブロック層が開口を有する金属シールドを更に含み、前記端子パッドが前記開口内に配置され、前記端子が前記シールドに電気的に接触しない、請求項２に記載の構造体。    
【請求項５】
前記ブロック層の前記厚さおよび前記ブロック層内の金属配線の前記体積百分率の前記組み合わせは、前記ブロック層に当たる前記選択されたエネルギ以下のアルファ粒子の前記所定の割合が前記最下部の配線レベル内を貫通することを阻止するのに充分である、請求項１に記載の構造体。
【請求項６】
前記ブロック層の前記厚さおよび前記ブロック層内の金属配線の前記体積百分率の前記組み合わせは、前記ブロック層に当たる前記選択されたエネルギ以下のアルファ粒子の前記所定の割合が前記基板内を貫通することを阻止するのに充分である、請求項１に記載の構造体。
【請求項７】
前記ブロック層の前記厚さおよび前記ブロック層内の金属配線の前記体積百分率の前記組み合わせは、前記ブロック層に当たる前記選択されたエネルギ以下のアルファ粒子の前記所定の割合が前記集積回路チップに形成された半導体材料を含む構造内を貫通することを阻止するのに充分である、請求項１に記載の構造体。
【請求項８】
集積回路を設けるステップであって、前記集積回路が、
半導体基板と、
前記基板の上面上に、最下部の配線レベルから最上部の配線レベルまで積層された１つ以上の配線レベル積層であって、前記最下部の配線レベルが前記最上部の配線レベルよりも前記半導体基板に近い、配線レベル積層と、
を含む、前記設けるステップと、
前記１つ以上の配線レベルの前記最上部の配線レベルの上面上にアルファ粒子ブロック層を形成するステップであって、前記ブロック層が金属配線および誘電材料を含み、前記ブロック層が、前記ブロック層に当たる選択されたエネルギ以下のアルファ粒子の所定の割合が前記１つ以上の配線レベル積層内を貫通することを阻止するのに充分な前記ブロック層の厚さおよび前記ブロック層内の金属配線の体積百分率の組み合わせを有する、前記形成するステップと、
を含む、方法。
【請求項９】
前記ブロック層に端子パッドを形成するステップを更に含み、各端子パッドが前記最上部の配線レベル内の対応する配線に接続されている、請求項８に記載の方法。
【請求項１０】
前記ブロック層にダミー端子パッドを形成するステップを更に含み、前記ダミー端子パッドは前記端子パッドと共に点在し、前記ダミー端子パッドは相互に接続されず、前記端子パッドのいずれにも接続されず、前記最上部の配線レベル内のいずれの配線にも接続されていない、請求項９に記載の方法。    
【請求項１１】
前記ブロック層に開口を有する金属シールドを形成するステップを更に含み、前記端子パッドが前記開口内に配置され、前記端子が前記シールドに電気的に接触しない、請求項９に記載の方法。    
【請求項１２】
前記ブロック層の前記厚さおよび前記ブロック層内の金属配線の前記体積百分率の前記組み合わせは、前記ブロック層に当たる前記選択されたエネルギ以下のアルファ粒子の前記所定の割合が前記基板内を貫通することを阻止するのに充分である、請求項８に記載の方法。
【請求項１３】
前記ブロック層の前記厚さおよび前記ブロック層内の金属配線の前記体積百分率の前記組み合わせは、前記ブロック層に当たる前記選択されたエネルギ以下のアルファ粒子の前記所定の割合が前記最下部の層内を貫通することを阻止するのに充分である、請求項８に記載の方法。
【請求項１４】
前記ブロック層の前記厚さおよび前記ブロック層内の金属配線の前記体積百分率の前記組み合わせは、前記ブロック層に当たる前記選択されたエネルギ以下のアルファ粒子の前記所定の割合が前記集積回路チップに形成された半導体材料を含む構造内を貫通することを阻止するのに充分である、請求項８に記載の方法。
【請求項１５】
半導体基板と、
前記基板の上面上に、最下部の配線レベルから最上部の配線レベルまで積層された１つ以上の配線レベル積層であって、前記最下部の配線レベルが前記最上部の配線レベルよりも前記半導体基板に近い、配線レベル積層と、
を含む、集積回路と、
前記１つ以上の配線レベルの前記最上部の配線レベルの上面上のアルファ粒子ブロック層であって、金属配線および誘電材料を含み、前記ブロック層に当たる選択されたエネルギ以下のアルファ粒子の所定の割合が前記基板内を貫通することを阻止するのに充分な、前記配線レベル積層の厚さおよび前記配線レベル積層内の金属配線の体積百分率の組み合わせ、ならびに前記ブロック層の厚さおよび前記ブロック層内の金属配線の体積百分率の組み合わせを含む、前記ブロック層と、
を含む、構造体。
【請求項１６】
前記ブロック層が端子パッドを含み、各端子パッドが前記最上部の配線レベル内の対応する配線に接続されている、請求項１５に記載の構造体。
【請求項１７】
半導体基板を設けるステップと、
前記基板の上面上に、最下部の配線レベルから最上部の配線レベルまで積層された１つ以上の配線レベル積層を形成するステップであって、前記最下部の配線レベルが前記最上部の配線レベルよりも前記半導体基板に近い、前記形成するステップと、
前記１つ以上の配線レベルの前記最上部の配線レベルの上面上にアルファ粒子ブロック層を形成するステップであって、前記ブロック層が金属配線および誘電材料を含み、前記ブロック層が、前記ブロック層に当たる選択されたエネルギ以下のアルファ粒子の所定の割合が前記基板内を貫通することを阻止するのに充分な、前記配線レベル積層の厚さおよび前記配線レベル積層内の金属配線の体積百分率の組み合わせ、ならびに前記ブロック層の厚さおよび前記ブロック層内の金属配線の体積百分率の組み合わせを含む、前記形成するステップと、
を含む、方法。
【請求項１８】
前記ブロック層に端子パッドを形成するステップを更に含み、各端子パッドが前記最上部の配線レベル内の対応する配線に接続されている、請求項１７に記載の方法。
【請求項１９】
テスト・デバイスを設けるステップであって、前記テスト・デバイスが、
半導体基板と、
最下部の配線レベルから最上部の配線レベルまで積層された１つ以上の配線レベル積層であって、前記最下部の配線レベルが前記基板の上面上にある、配線レベル積層と、
を含む、前記設けるステップと、
前記１つ以上の配線レベル積層を貫通することを阻止するように、所与のエネルギのアルファ粒子のエネルギを選択するステップと、
前記半導体基板に、前記選択したエネルギの前記アルファ粒子の束を打ち込むステップと、
ブロック層の上面に当たる最大エネルギのアルファ粒子の所定の割合が前記１つ以上の配線レベル積層内を貫通することを阻止するのに充分な、前記ブロック層の厚さおよび前記配線レベル積層内の金属配線の体積百分率の組み合わせを求める、ステップと、
を含む、方法。
【請求項２０】
前記テスト・デバイスが、アルファ粒子が当たった場合にソフト故障を生じやすいことがわかっている回路を更に含み、前記ブロック層の前記厚さおよび前記配線レベル積層内の金属配線の前記体積百分率の前記組み合わせが、前記最大エネルギのアルファ粒子ソースと前記回路との間に既知の厚さの金属フォイルを配置することに基づいており、前記方法が、前記回路のソフト・エラー故障率を測定することを更に含む、請求項１９に記載の方法。
【請求項２１】
前記１つ以上の配線レベルの下の領域で前記基板を除去して空隙を生成するステップを更に含み、
前記方法が、前記空隙を通過するアルファ粒子束またはエネルギ分布を測定することを更に含む、請求項１９に記載の方法。
【請求項２２】
前記選択されたエネルギの前記アルファ粒子の前記束のビームをスキャンし、前記ブロック層の前記厚さおよび前記ブロック層内の金属配線の前記百分率の前記組み合わせを、前記テスト・デバイス上の基準座標に対する前記ビームの位置の関数として測定することを更に含む、請求項１９に記載の方法。
【請求項２３】
デバイス設計を与えるステップであって、前記デバイス設計が、
半導体基板と、
最下部の配線レベルから最上部の配線レベルまで積層された１つ以上の配線レベル積層であって、前記最下部の配線レベルが前記基板の上面上にある、配線レベル積層と、
を含む、前記与えるステップと、
所与のエネルギのアルファ粒子を選択するステップと、
前記選択されたエネルギの前記アルファ粒子の束による前記デバイスの打ち込みを数学的にシミュレーションするステップと、
を含む、方法。
【請求項２４】
前記選択されたエネルギのアルファ粒子について、前記デバイス内への進入深さの範囲を求めるステップを更に含む、請求項２３に記載の方法。
【請求項２５】
前記選択されたエネルギのアルファ粒子が前記デバイス内に進入する前記範囲に関するストラグルを求めるステップを更に含む、請求項２４に記載の方法。
【請求項２６】
前記ブロック層の上面に当たる最大エネルギのアルファ粒子の所定の割合が前記１つ以上の配線レベル積層内を貫通することを阻止するのに充分な、前記ブロック層の厚さおよび前記配線レベル積層内の金属配線の体積百分率の組み合わせを求めるステップを更に含む、請求項２３に記載の方法。