(57)【要約】  ２次電子注入（ＳＥＩ）は、ＮＲＯＭセルなどのＯＮＯ層内に別個の電荷蓄積領域を有するＮＶＭセルをプログラムするために使用される。低ワード線電圧（Ｖｗｌ）、負基板電圧（Ｖｂ）、更に狭い及び深いインプラントの種々の組合せによりプロセスが促進される。第２ビット問題を制御することができ、保存及びパンチスルーを改善することができる。より低いＳＥＩプログラミング電流が、ビット線抵抗、必要な接点の数、及び電源要件に関する制約の緩和をもたらすことができる。【特許請求の範囲】
【請求項１】
ＯＮＯ層を備えた不揮発性メモリ（ＮＶＭ）セルの電荷蓄積領域に電子を注入する方法であって、
２次電子注入（ＳＥＩ）を利用して所与の電子注入作業を行う段階を含む方法。
【請求項２】
前記ＮＶＭセルが、窒化物読出し専用メモリ（ＮＲＯＭ）セルである、
ことを特徴とする請求項１に記載の方法。
【請求項３】
前記所与の電子注入作業が、前記セルの少なくとも１つの電荷蓄積領域をプログラミングする、
ことを特徴とする請求項１に記載の方法。
【請求項４】
前記所与の電子注入作業中にチャンネルホット電子（ＣＨＥ）注入を大幅に低減しながら、２次電子注入（ＳＥＩ）を増強する段階を更に含む、
ことを特徴とする請求項１に記載の方法。
【請求項５】
前記ＳＥＩが、前記所与の電子注入作業中に前記セルの電荷蓄積領域の選択された領域に注入された電子の少なくとも６５％を占める、
ことを特徴とする請求項１に記載の方法。
【請求項６】
ＣＨＥが実質的になくなるように十分に低いゲート電圧（Ｖｇ）を印加する段階を更に含む、
ことを特徴とする請求項１に記載の方法。
【請求項７】
前記セルに対するスレショルド電圧（Ｖｔ）が定義されており、前記方法が、
前記作業中に約Ｖｔ＋３Ｖのゲート電圧（Ｖｇ）を印加する段階を更に含む、
ことを特徴とする請求項１に記載の方法。
【請求項８】
Ｖｔが約＋１．８ボルトである、
ことを特徴とする請求項７に記載の方法。
【請求項９】
約０のソース電圧（Ｖｓ）を印加する段階と、
約３．０〜４．５ボルトのドレイン電圧を印加する段階と、
約０から−２ボルトの基板電圧（Ｖｂ）を印加する段階と、
を更に含む、
ことを特徴とする請求項７に記載の方法。
【請求項１０】
約０から−２ボルトの基板電圧（Ｖｂ）を印加する段階を更に含む、
ことを特徴とする請求項７に記載の方法。
【請求項１１】
前記セルを定める２つのビット線拡散部よりも上方にある電荷蓄積領域に電子を注入する段階と、
読取りメカニズムが前記拡散部から遠くに注入された電子を感知しないように前記セルを構成する段階と、
を更に含む、
ことを特徴とする請求項１に記載の方法。
【請求項１２】
前記電荷蓄積領域が、前記セルを定めるビット線拡散部の上方に位置付けられ、前記方法が、
前記拡散部に隣接して前記チャンネル内に狭いポケットインプラント（ＰＩ−１）を注入する段階を更に含む、
ことを特徴とする請求項１に記載の方法。
【請求項１３】
前記狭いポケットインプラントが、ホウ素（又はインジウム、又はこれらの組合せ）を含む、
ことを特徴とする請求項１２に記載の方法。
【請求項１４】
前記狭いポケットインプラントを、６０Ｋｅｖ及び縦方向の右左に２５度の角度で１ｃｍ２当たり約１．５×１０１３の用量で注入する段階を更に含む、
ことを特徴とする請求項１２に記載の方法。
【請求項１５】
前記チャンネル内に第１スレショルド電圧インプラント（＃１）を浅く注入する段階を更に含む、
ことを特徴とする請求項１に記載の方法。
【請求項１６】
前記第１スレショルド電圧インプラント（＃１）が、実質的に前記基板の表面から前記基板の表面下の第１の深さ（ｄ１）まで延びる、
ことを特徴とする請求項１５に記載の方法。
【請求項１７】
前記第１の深さが、前記基板の表面下の接合部深さの約１／４〜１／３である、
ことを特徴とする請求項１５に記載の方法。
【請求項１８】
前記接合部の深さが、８０〜１００ｎｍである、
ことを特徴とする請求項１７に記載の方法。
【請求項１９】
前記第１スレショルド電圧インプラント（＃１）は、５〜１０×１０１２／ｃｍ２ホウ素などの低ホウ素濃度を有する、
ことを特徴とする請求項１５に記載の方法。
【請求項２０】
前記ＮＶＭセルが基板内に配置され、前記方法が、
前記基板の深くに２次電子（ｅ３）の生成を増強するための手段を提供する段階を更に含む、
ことを特徴とする請求項１に記載の方法。
【請求項２１】
２次電子（ｅ３）の生成を増強するための前記手段が、前記基板内に深く形成された深いポケットインプラント（ＰＩ−２）を含む、
ことを特徴とする請求項２０に記載の方法。
【請求項２２】
前記深いポケットインプラントがホウ素を含む、
ことを特徴とする請求項２１に記載の方法。
【請求項２３】
前記深いポケットインプラントが、０〜１５°の角度及び１０〜２０Ｋｅｖのエネルギーで０．５〜６×１０１３／ｃｍ２の用量で形成される、
ことを特徴とする請求項２１に記載の方法。
【請求項２４】
前記深いポケットインプラントが、対応する狭いポケットインプラントのほぼ真下にあり、且つ前記狭いポケットインプラント及び前記拡散部の両方から離間して位置付けられる、
ことを特徴とする請求項２１に記載の方法。
【請求項２５】
前記深いポケットインプラントが、前記ビット線拡散部の約半分の深さから少なくとも前記ビット線拡散部の深さまで延びる、
ことを特徴とする請求項２１に記載の方法。
【請求項２６】
２次電子（ｅ３）の生成を増強するための前記手段が、前記基板内に深く形成されたＶｔインプラント（Ｖｔ＃３）を含む、
ことを特徴とする請求項２０に記載の方法。
【請求項２７】
前記Ｖｔインプラント（Ｖｔ＃３）がホウ素を含む、
ことを特徴とする請求項２６に記載の方法。
【請求項２８】
前記Ｖｔインプラント（Ｖｔ＃３）が１〜５×１０１３／ｃｍ２の用量で形成される、
ことを特徴とする請求項２６に記載の方法。
【請求項２９】
前記電荷蓄積領域が、前記セルを定める２つのビット線拡散部の上方に位置付けられ、
前記Ｖｔインプラント（Ｖｔ＃３）が、狭いポケットインプラントのほぼ真下にあり、且つ前記狭いポケットインプラント及び前記拡散部の両方から離間して位置付けられる、
ことを特徴とする請求項２６に記載の方法。
【請求項３０】
前記電荷蓄積領域が、前記セルを定める２つのビット線拡散部の上方に位置付けられ、
前記Ｖｔインプラント（Ｖｔ＃３）が、前記ビット線拡散部の約半分の深さから少なくとも前記ビット線拡散部の深さまで延びる、
ことを特徴とする請求項２６に記載の方法。
【請求項３１】
前記ＮＲＯＭセルが、約１．０〜１．５×１０１７／ｃｍ３のホウ素（又はインジウム）の背景濃度を有するセルウェル内に形成される、
ことを特徴とする請求項１に記載の方法。
【請求項３２】
前記ＮＲＯＭセルが、約１．０×１０１７／ｃｍ３のホウ素の背景濃度を有するセルウェル内に形成される、
ことを特徴とする請求項１に記載の方法。
【請求項３３】
ＯＮＯ層を含む不揮発性メモリ（ＮＶＭ）セルの電荷蓄積領域に電子を注入する方法であって、
スレショルド電圧（Ｖｔ）＋４ボルトよりも低いゲート電圧（Ｖｇ）を印加する段階を含む方法。
【請求項３４】
前記スレショルド電圧（Ｖｔ）が約１．８ボルトである、
ことを特徴とする請求項３３に記載の方法。
【請求項３５】
前記ＮＶＭセルが基板内にあり、前記方法が、
負電圧（Ｖｂ、Ｖｓｕｂ）を前記基板に印加する段階を更に含む、
ことを特徴とする請求項３３に記載の方法。
【請求項３６】
ＯＮＯ層を含む不揮発性メモリ（ＮＶＭ）セルの電荷蓄積領域に電子を注入する方法であって、
チャンネルホット電子（ＣＨＥ）注入をサポートするには不十分なゲート電圧（Ｖｇ）を印加する段階を含む方法。
【請求項３７】
前記ゲート電圧（Ｖｇ）が、スレショルド電圧（Ｖｔ）＋４ボルトよりも低い、
ことを特徴とする請求項３６に記載の方法。
【請求項３８】
前記スレショルド電圧（Ｖｔ）が約１．８ボルトである、
ことを特徴とする請求項３７に記載の方法。
【請求項３９】
前記ＮＶＭセルが基板内にあり、前記方法が、
負電圧（Ｖｂ、Ｖｓｕｂ）を前記基板に印加する段階を更に含む、
ことを特徴とする請求項３６に記載の方法。
【請求項４０】
前記ＮＶＭセルが、窒化物読出し専用メモリ（ＮＲＯＭ）セルである、
ことを特徴とする請求項３６に記載の方法。
【請求項４１】
ＯＮＯ層を含む不揮発性（ＮＶＭ）セルを動作する方法であって、
低ワード線電圧（Ｖｗｌ）を使用して接合部近くの注入を行う段階を含む方法。
【請求項４２】
Ｖｗｌはスレショルド電圧（Ｖｔ）＋４ボルトよりも低い、
ことを特徴とする請求項４１に記載の方法。
【請求項４３】
前記スレショルド電圧（Ｖｔ）が約１．８ボルトである、
ことを特徴とする請求項４２に記載の方法。
【請求項４４】
前記ＮＲＯＭセルが基板内にあり、前記方法が、
負電圧（Ｖｂ、Ｖｓｕｂ）を前記基板に印加する段階を更に含む、
ことを特徴とする請求項４１に記載の方法。
【請求項４５】
前記ＮＶＭセルが窒化物読出し専用メモリ（ＮＲＯＭ）セルである、
ことを特徴とする請求項４１に記載の方法。
【請求項４６】
ＯＮＯ層を含む不揮発性メモリ（ＮＶＭ）セルを動作する方法であって、
負基板電圧（Ｖｓｕｂ）を印加して２次電子注入（ＳＥＩ）を増強する段階を含む方法。
【請求項４７】
前記基板電圧（Ｖｓｕｂ）が０と−２ボルトの間である、
ことを特徴とする請求項４６に記載の方法。
【請求項４８】
前記ＮＶＭセルが、ビット線拡散部の上方に位置付けられた電荷蓄積領域と、前記ビット線拡散部間のチャンネルとを含み、
前記方法が、
前記拡散部に隣接して前記チャンネル内に狭いポケットインプラント（ＰＩ−１）を注入する段階を更に含む、
ことを特徴とする請求項４６に記載の方法。
【請求項４９】
電子アクセプタ材料を含む深いインプラントを形成して２次電子注入（ＳＥＩ）を増強する段階を更に含む、
ことを特徴とする請求項４６に記載の方法。
【請求項５０】
前記ＮＶＭセルが窒化物読出し専用メモリ（ＮＲＯＭ）セルである、
ことを特徴とする請求項４６に記載の方法。
【請求項５１】
ＯＮＯ層を含む不揮発性メモリ（ＮＶＭ）セルを動作する方法であって、
電子アクセプタ材料を含む深いインプラントを形成して２次電子注入（ＳＥＩ）を増強する段階を含む方法。
【請求項５２】
前記深いインプラントが、深いポケットインプラント（ＰＩ−２）及び深いＶｔインプラント（ＶＴ＃３）からなるグループから選択される、
ことを特徴とする請求項５１に記載の方法。
【請求項５３】
前記電子アクセプタ材料が、ホウ素、インジウム、及びこれらの組合せからなるグループから選択される、
ことを特徴とする請求項５１に記載の方法。
【請求項５４】
前記ＮＲＯＭセルが、ビット線拡散部の上方に位置付けられた電荷蓄積領域と、前記ビット線拡散部間のチャンネルとを含み、
前記方法が、
前記拡散部に隣接して前記チャンネル内に狭いポケットインプラント（ＰＩ−１）を注入する段階を更に含む、
ことを特徴とする請求項５１に記載の方法。
【請求項５５】
負基板電圧（Ｖｓｕｂ）を印加して２次電子注入（ＳＥＩ）を増強する段階を更に含む、
ことを特徴とする請求項５１に記載の方法。
【請求項５６】
前記ＮＶＭセルが窒化物読出し専用メモリ（ＮＲＯＭ）セルである、
ことを特徴とする請求項５１に記載の方法。
【請求項５７】
ＯＮＯ層を含む不揮発性（ＮＶＭ）セルを動作する方法であって、
電界に逆らって前記ＮＶＭセルの電荷蓄積領域内に電子を注入する相対注入段階を含む方法。
【請求項５８】
前記電界相対注入が、前記電荷蓄積領域を含む窒化物層の下にある酸化物層である、
ことを特徴とする請求項５７に記載の方法。
【請求項５９】
前記動作が、前記ＮＲＯＭセルの状態をプログラミングすることである、
ことを特徴とする請求項５７に記載の方法。
【請求項６０】
チャンネルホット電子（ＣＨＥ）注入を大幅に抑制するのに十分に低いワード線電圧（Ｖｗｌ）を印加する段階を更に含む、
ことを特徴とする請求項５７に記載の方法。
【請求項６１】
負基板電圧（Ｖｓｕｂ）を印加して２次電子注入（ＳＥＩ）を増強する段階を更に含む、
ことを特徴とする請求項５７に記載の方法。
【請求項６２】
前記ＮＶＭセルが窒化物読出し専用メモリ（ＮＲＯＭ）セルである、
ことを特徴とする請求項５７に記載の方法。
【請求項６３】
電子を電荷蓄積領域に注入することによってＮＶＭセルをプログラミングする方法であって、
前記電荷蓄積領域への電子のチャンネルホット電子（ＣＨＥ）注入をサポートするのに必要となるプログラミング電流よりも少なくとも１．５〜１０倍小さいプログラミング電流を使用する段階を含む方法。
【請求項６４】
負基板電圧（Ｖｓｕｂ）を印加して２次電子注入（ＳＥＩ）を増強する段階を更に含む、
ことを特徴とする請求項６３に記載の方法。
【請求項６５】
チャンネルホット電子（ＣＨＥ）注入を大幅に抑制するのに十分に低いワード線電圧（Ｖｗｌ）を印加する段階を更に含む、
ことを特徴とする請求項６３に記載の方法。
【請求項６６】
前記ＮＲＯＭセルが、ビット線拡散部の上方に位置付けられた電荷蓄積領域と、前記ビット線拡散部間のチャンネルとを含み、
前記拡散部に隣接して前記チャンネル内に狭いポケットインプラント（ＰＩ−１）を注入する段階を更に含む、
ことを特徴とする請求項６３に記載の方法。
【請求項６７】
前記ＮＲＯＭセルが基板内に配置されており、前記方法が、
前記基板の深くに２次電子（ｅ３）の生成を増強するための手段を提供する段階を更に含む、
ことを特徴とする請求項６３に記載の方法。
【請求項６８】
前記増強手段が、前記基板内の深くにあるホウ素インプラントを含む、
ことを特徴とする請求項６７に記載の方法。
【請求項６９】
前記ＮＶＭセルが窒化物読出し専用メモリ（ＮＲＯＭ）セルである、
ことを特徴とする請求項６３に記載の方法。
【請求項７０】
基板内に離間して配置された２つの拡散部と、
前記２つの拡散部間に定められたチャンネルと、
前記チャンネルの上に配置されたＯＮＯ層と、
前記２つの拡散部の１つに隣接して前記ＯＮＯ層に定められた第１電荷蓄積領域と、
前記２つの拡散部の他方に隣接して前記ＯＮＯ層に定められた第２電荷蓄積領域と、
２次電子の生成を増強するための手段と、
を備える不揮発性メモリ（ＮＶＭ）セル。
【請求項７１】
前記ＮＶＭセルが窒化物読出し専用メモリ（ＮＲＯＭ）セルである、
ことを特徴とする請求項７０に記載のＮＶＭセル。
【請求項７２】
２次電子の生成を増強するための前記手段が、前記拡散部のチャンネル側に前記２つの拡散部の各々に隣接し且つその下にある前記基板内に配置された深いポケットインプラントを含む、
ことを特徴とする請求項７０に記載のＮＶＭセル。
【請求項７３】
２次電子（ｅ３）の生成を増強するための前記手段が、前記基板内に深く形成された深いポケットインプラント（ＰＩ−２）を含む、
ことを特徴とする請求項７０に記載のＮＶＭセル。
【請求項７４】
前記深いポケットインプラントがホウ素を含む、
ことを特徴とする請求項７３に記載のＮＶＭセル。
【請求項７５】
前記深いポケットインプラントが、０〜１５°の角度及び１０〜２０Ｋｅｖのエネルギーで０．５−６×１０１３／ｃｍ２の用量で形成される、
ことを特徴とする請求項７３に記載のＮＶＭセル。
【請求項７６】
前記深いポケットインプラントが、対応する狭いポケットインプラントのほぼ真下にあり且つ前記狭いポケットインプラント及び前記拡散部の両方から離間して位置付けられる、
ことを特徴とする請求項７３に記載のＮＶＭセル。
【請求項７７】
前記深いポケットインプラントが、前記拡散部の約半分の深さから少なくとも前記拡散部の深さまで延びる、
ことを特徴とする請求項７３に記載のＮＶＭセル。
【請求項７８】
２次電子（ｅ３）の生成を増強するための前記手段が、前記基板内に深く形成されたＶｔインプラント（Ｖｔ＃３）を含む、
ことを特徴とする請求項７０に記載のＮＶＭセル。
【請求項７９】
前記Ｖｔインプラント（Ｖｔ＃３）がホウ素を含む、
ことを特徴とする請求項７８に記載のＮＶＭセル。
【請求項８０】
前記Ｖｔインプラント（Ｖｔ＃３）が１〜５×１０１３／ｃｍ２の用量で形成される、
ことを特徴とする請求項７８に記載のＮＶＭセル。
【請求項８１】
前記Ｖｔインプラント（Ｖｔ＃３）が、狭いポケットインプラントのほぼ真下にあり且つ前記狭いポケットインプラント及び前記拡散部の両方から離間して位置付けられる、
ことを特徴とする請求項７８に記載のＮＶＭセル。
【請求項８２】
前記Ｖｔインプラント（Ｖｔ＃３）が、前記拡散部の約半分の深さから少なくとも前記拡散部の深さまで延びる、
ことを特徴とする請求項７８に記載のＮＶＭセル。
【請求項８３】
前記ＯＮＯ層が下部酸化物層、中間窒化物層、及び上部酸化物層を含み、
前記下部酸化物層が３から６ｎｍの厚さを有し、
前記中間窒化物層が３から８ｎｍの厚さを有し、
前記上部酸化物層が５から１５ｎｍの厚さを有する、
ことを特徴とする請求項７０に記載のＮＶＭセル。
【請求項８４】
前記ＯＮＯ層が、下部酸化物層、中間窒化物層、及び上部酸化物層を含み、
前記下部酸化物層が約４ｎｍの厚さを有する、
ことを特徴とする請求項７０に記載のＮＶＭセル。
【請求項８５】
前記拡散部が約５０ｎｍの深さを有し、
前記チャンネルの有効長さ（Ｌｅｆｆ）が約８０ｎｍである、
ことを特徴とする請求項８６に記載のＮＶＭセル。
【請求項８６】
前記拡散部に隣接して前記チャンネル内に配置された狭いポケットインプラントを更に含む、
ことを特徴とする請求項７０に記載のＮＶＭセル。
【請求項８７】
前記狭いポケットインプラントがホウ素（又はインジウム、或いはホウ素とインジウムの組合せ）を含む、
ことを特徴とする請求項８６に記載のＮＶＭセル。
【請求項８８】
前記狭いポケットインプラントが、６０Ｋｅｖ及び縦方向の右及び左の２５度の角度で約１．５×１０１３／ｃｍ２の用量で注入される、
ことを特徴とする請求項８６に記載のＮＶＭセル。
【請求項８９】
前記狭いポケットインプラントの長さ（Ｌｐｉ）が約１５ｎｍであり、
前記狭いポケットインプラントの深さが、前記拡散部の深さの約１／３から１／２であり、
前記深いポケットインプラント（ＰＩ−２）の深さが、前記ビット線拡散部の深さの約１／３から少なくとも前記拡散と同じ深さまで及ぶ、
ことを特徴とする請求項８６に記載のＮＶＭセル。
【請求項９０】
前記チャンネル内に浅く配置された第１スレショルド電圧インプラント（＃１）を更に含む、
ことを特徴とする請求項７０に記載のＮＶＭセル。
【請求項９１】
前記第１スレショルド電圧インプラント（＃１）が、前記基板の実質的な表面から前記基板の表面下の第１の深さ（ｄ１）まで延びる、
ことを特徴とする請求項９０に記載のＮＶＭセル。
【請求項９２】
前記第１の深さが、前記基板の表面下の接合部深さの約１／４から１／３である、
ことを特徴とする請求項９１に記載のＮＶＭセル。
【請求項９３】
前記接合部の深さが８０〜１００ｎｍである、
ことを特徴とする請求項９２に記載のＮＶＭセル。
【請求項９４】
前記第１スレショルド電圧インプラント（＃１）が５〜１０×１０１２／ｃｍ２ホウ素などの低ホウ素濃度を有する、
ことを特徴とする請求項９０に記載のＮＶＭセル。
【請求項９５】
前記ＮＶＭセルが、約１．０〜１．５×１０１７／ｃｍ３ホウ素の背景濃度を有するセルウェル内に形成される、
ことを特徴とする請求項７０に記載のＮＶＭセル。
【請求項９６】
前記ＮＶＭセルが約１．０×１０１７／ｃｍ３ホウ素の背景濃度を有するセルウェル内に形成される、
ことを特徴とする請求項７０に記載のＮＶＭセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、窒化物読出し専用メモリ（ＮＲＯＭ）及び他のＯＮＯ（酸化物−窒化物−酸化物）セル並びに他の超小型電子デバイス及び構造体に関し、より詳細には、電子をＮＲＯＭセルの電荷蓄積領域に注入するモードに関する。
【背景技術】
【０００２】
電界効果トランジスタ
トランジスタは、増幅、スイッチング、電圧安定化、信号変調、及び多くの他の機能に使用できる固体半導体素子である。一般に、トランジスタは３つの端子を有し、端子の特定の１つに印加された電圧が、他の２つの端子間を流れる電流を制御する。
【０００３】
電界効果トランジスタ（ＦＥＴ）の端子は、通常、ソース、ゲート、及びドレインと名付けられている。ＦＥＴでは、ソースとドレインとの間に流れる電流を制御するために少量の電圧がゲートに印加される。ＦＥＴでは、主電流は、ゲート近くに（通常は主にゲート下に）形成される狭い導電チャンネルに発生する。このチャンネルは、ソース端子からドレイン端子に電子を接続する。チャンネル導電率は、ゲート端子に印加される電圧が変化すること、チャンネルを拡大又は収縮することによって変わることができ、これによってソースとドレインとの間に流れる電流を制御する。
【０００４】
図１は、ｐ型基板と、１つがトランジスタの「ソース」として働き、もう１つが「ドレイン」として働く、離間して配置された２つのｎ型拡散領域とを含むＦＥＴ１００を示す。２つの拡散領域間のスペースが「チャンネル」である。薄い誘電層が、チャンネル近傍の基板の上に配置されており、「ゲート」構造体が、チャンネルの直ぐ上の誘電層の上に配置されている。（ゲートの下の誘電層は、通常、「ゲート酸化物」又は「ゲート誘電層」と呼ばれる）。ソース、ドレイン、及びゲートに対して電気接続（図示せず）を行なうことができる。基板は接地することができる。
【０００５】
一般に、ゲートに電圧がないと、ソースとドレインとの間に電気伝導（接続）は存在しない。電圧（適正な極性の）がゲートに印加されると、ソースとドレインとの間のチャンネルに「電界効果」が生じ、電流は、ソースとドレインとの間に流れることができ、ゲートに印加された電圧によって制御することができる。このようにして、小さな信号（ゲート電圧）が相対的に大きな信号（ソースとドレインとの間の電流）を制御することができる。
【０００６】
浮遊ゲートトランジスタ
浮遊ゲートトランジスタは、一般に、上記で説明されたようなＦＥＴに広い範囲に基づくトランジスタ構造体である。図２に示されるように、浮遊ゲートトランジスタ２００は、ソースとドレインを有するが、１つだけのゲートを有するのではなく、制御ゲート（ＣＧ）と浮遊ゲート（ＦＧ）と呼ばれる２つのゲートを有する。制御ゲート及び浮遊ゲートのこの構成は、以下に説明されるように浮遊ゲートトランジスタをメモリセルとして機能させることができる。
【０００７】
浮遊ゲートは、トンネル酸化物（ＦＥＴのゲート酸化物に相当する）の上に配置されている。浮遊ゲートは導体であり、トンネル酸化物は絶縁体（誘電材料）である。酸化物の別の層（ポリシリコン層間酸化物、誘電材料でもある）が、制御ゲートから浮遊ゲートを分離させる。
【０００８】
浮遊ゲートは導体であり、誘電材料によって囲まれているので、電荷を蓄積することができる。電子は、浮遊ゲートの導電性材料内で自由に動き回ることができる（「導体」の基本的な定義に適合する）。
【０００９】
浮遊ゲートは電荷を蓄積することができるので、浮遊ゲートは、上述のように標準ＦＥＴの動作方法と類似の方式でソースとドレインとの間のチャンネル領域上に電界効果を作用させることができる。浮遊ゲート構造体上に電荷を蓄積するメカニズム、並びに浮遊ゲートから電荷を取り除くメカニズムを以下に説明する。
【００１０】
一般に、電荷が浮遊ゲート上に蓄積された場合、これは、バイナリ「１」を表わす。電荷が浮遊ゲート上に蓄積されていない場合、これはバイナリ「０」を表わす。（これらの表示は任意であり、荷電状態がバイナリ「０」を表わし、放電状態がバイナリ「１」を表わすように逆にしてもよい。）これは、浮遊ゲートメモリセルの動作方法のプログラミングの「半分」を表わしている。他の半分は、浮遊ゲート上に蓄積された電荷が存在するかどうかを判定する方法、言い換えると、メモリセルを「読取る」方法である。一般に、これは、ソース、ドレイン、及びゲート端子に適切な電圧を印加し、チャンネルがどの程度導電性があるかを判定することによって行なわれる。浮遊ゲートメモリセルの作業の幾つかのモードを以下に説明する。
【００１１】
通常、浮遊ゲート不揮発性メモリ（ＮＶＭ）セルは、１つの「電荷蓄積領域」−すなわち導電性浮遊ゲート（ＦＧ）構造体だけを有し、従って、情報のシングルビット（バイナリ「１」又はバイナリ「０」）しか蓄積することができない。最近では、「マルチレベルセル」（ＭＬＣ）と呼ばれる技術を使用して、２つ又はそれ以上のビットを浮遊ゲートセルに蓄積し、浮遊ゲートセルから読取ることができる。
【００１２】
２ビット（デュアルビット）メモリセル
「窒化物読出し専用メモリ」（ＮＲＯＭ）セルと呼ばれるメモリセルの別のタイプは、浮遊ゲートメモリセルの構造とは異なり、２つの別個の電荷蓄積領域に電荷を蓄積させることができる電荷蓄積構造体を有する。一般に、２つの別個の電荷蓄積領域は、ゲートと、ゲートの下の酸化物−窒化物−酸化物（ＯＮＯ）スタック内に形成された窒化物の層のような下にある基板との間に配置された非導電層内に位置付けられる。非導電層は、電荷トラッピング媒体として働く。一般に、電荷は、浮遊ゲートメモリセルの導電性浮遊ゲートの実施例のように自由に動き回るのではなく、電荷トラッピング媒体に置かれた場所に留まることになる。バイナリ情報の第１ビット（バイナリ「１」又はバイナリ「０」）を電荷トラッピング媒体の第１部分（左側など）に蓄積することができ、バイナリ情報の第２ビット（バイナリ「１」又はバイナリ「０」）を電荷トラッピング媒体の第２部分（右側など）に蓄積することができる。別の観点では、種々の電荷濃度を蓄積の各ビットに対して考慮することができる。ＭＬＣ技術を使用して、少なくとも２つのビットを電荷トラッピング媒体の２つの部分（電荷蓄積領域）の各々に蓄積し、その各々から読取ることができ（トータルで４ビットに対して）、同様に３ビット又は４ビットよりも多くを識別することができる。
【００１３】
図３は、ゲートと基板との間に挿入された「ＯＮＯ」構造体（又は層、又はスタック）を備えたＦＥＴとしてみなすことができる基本ＮＲＯＭメモリセルを示す。（ＯＮＯ構造体はＦＥＴのゲート酸化物の代わりに「置き換えられる」と言える。）
【００１４】
ＯＮＯ構造体は、下部酸化物３２２、窒化物などの電荷トラッピング材料３２４、及び上部酸化物３２６のスタック（又は「サンドイッチ」）である。ＯＮＯ構造体は、以下のように、１８ｎｍなどの約１０〜２５ｎｍの全体厚さを有することができる。
−下部酸化物層３２２は、３から６ｎｍ、例えば４ｎｍの厚さとすることができる；
−中間窒化物層３２４は、３から８ｎｍ、例えば４ｎｍの厚さとすることができる；
−上部酸化物層３２６は、５から１５ｎｍ、例えば１０ｎｍの厚さとすることができる。
【００１５】
ＮＲＯＭメモリセルは、離間して配置された２つの拡散部分３１４及び３１６（以下に説明されるように、ソース及びドレインとして機能できる）、及び２つの拡散領域３１４及び３１６間の基板に定められたチャンネル領域３２０を有する。
【００１６】
図３では、拡散部分には「Ｎ＋」で表記されている。これは、拡散部分がリン又はヒ素などの電子ドナー材料がドープされた基板の領域であることを意味する。これらの拡散部分は、通常、ホウ素（又はインジウム）がドープされたｐ型セルウェル（ＣＷ）である大きな領域内に作成される。これは、ＮＶＭセル利用電子注入（消去などのためにホール注入を用いることができる）のための標準「極性」である。反対の極性（ｎ型セルウェルのリン又はヒ素インプラント）では、１次注入メカニズムは、電子注入ほどは有効でないことが一般に受け入れられているホール用のものとなる。当業者であれば、本明細書に開示される概念は反対の極性デバイスにも応用できる点を理解するであろう。
【００１７】
電荷トラッピング材料３２４は非導電性であり、従って、電荷を電荷トラッピング材料に蓄積することはできるが、電荷は自由に動き回ることはできず、蓄積される場所に一般に留まることになる。窒化物は、適切な電荷トラッピング材料である。窒化物以外の電荷トラッピング材料はまた、電荷トラッピング媒体として使用するのに好適とすることができる。１つのこのような材料は、ポリシリコンアイランドが埋め込まれたシリコン酸化物である。ポリシリコンアイランドを有するシリコン酸化物の層（３２４）は、酸化物の２つの層（３２２）及び（３２６）の間に挟まれることになる。或いは、電荷トラッピング層３２４は、ヒ素などの不純物を下部酸化物３２２の上に配置されたシリコン酸化物の層にインプラントすることによって構成することができる。
【００１８】
メモリセル３００は、一般に、データの少なくとも２つのビット、すなわち点線の円３２３で表わされた窒化物層３２４の第１蓄積領域の少なくとも１つの右ビットと、点線の円３２１で表わされた窒化物層３２４の第２蓄積領域の少なくとも１つの左ビットとを蓄積することができる。従って、ＮＲＯＭメモリセルは、各々が少なくとも１つのビットを蓄積することができる２つの「ハーフセル」を含むと考えることができる。蓄積領域３２１、３２３は、本明細書全体を通じて「電荷蓄積領域」、「電荷トラッピング領域」、及び同様のものとして種々に呼ぶことができる。ハーフセルは、同じメモリセル内の別のハーフセルとは物理的に別の構造体ではない点を理解されたい。本明細書で使用される用語「ハーフセル」は、ＯＮＯスタック（窒化物層）の「左」又は「右」ビット蓄積領域を指すためにのみ使用される。
【００１９】
電荷トラッピング材料３２４内の蓄積領域３２１、３２３の各々は、上記で説明されたように標準ＦＥＴが動作する方法と類似の方式でソースとドレインとの間のチャンネル領域３２０に電界効果を作用させることができる（図２）。電荷（電子又はホールのいずれか）を電荷トラッピング材料の蓄積領域に注入するため、並びに電荷トラッピング材料の蓄積領域から電荷を除去するための幾つかのメカニズムを以下に説明する。電荷蓄積領域３２１は、一般に拡散部分３１４の上にあり、電荷蓄積領域３２３は一般に拡散部分３１６の上にある。
【００２０】
一般に、電荷が電荷トラッピング材料の所与の蓄積領域に蓄積された場合、これはバイナリ「１」を表わし、電荷が電荷トラッピング材料の所与の蓄積領域に蓄積されていない場合、これはバイナリ「０」を表わす。（この場合も同様に、これらの表示は任意であり、荷電状態がバイナリ「０」を表わし放電状態がバイナリ「１」を表わすように、逆にすることができる。）これは、ＮＲＯＭメモリセルがどのように動作するかについてのプログラミング「半部分」を表わす。他の半部分は、電荷トラッピング材料の所与の蓄積領域に蓄積された電荷が存在するかどうかを判定する方法、言い換えると、メモリセルを「読取る」方法である。一般に、これは、拡散領域（ソース及びドレインとして機能する）とゲート端子に適切な電圧を印加し、チャンネルがどの程度導電性があるかを判定することによって行なわれる。ＮＲＯＭメモリセルのための作業の幾つかのモードを以下に説明する。
【００２１】
一般に、ＮＲＯＭセルの１つの特徴は、「対称」プロミング及び読取りを行うのではなく、有利には、ＮＲＯＭセルは、プログラミング及び読取りが反対方向で行なわれることを意味する「非対称」に有利にプログラムされ読み取られる。図３で表記された矢印は、この観点を示すよう配置されている。プログラミングは、「順」方向と呼ばれる方向で行なわれ、読取りは、「反対」又は「逆」方向と呼ばれる方向で行なわれる。メモリセルの動作の幾つかのプログラミング及び読取りモードを以下に説明する。
【００２２】
浮遊ゲートメモリセルのプログラミング、消去、及び読取り
図２Ａは、電荷を浮遊ゲートに入れる（電子を注入する）ためにチャンネルホット電子（ＣＨＥ）注入を使用して、浮遊ゲートメモリセルをプログラムするための技術を示す。浮遊ゲートメモリセルは、一般に、ソース領域とドレイン領域との間のチャンネル領域、及びチャンネル領域と制御ゲートとの間に配置された浮遊ゲートを含む（図２と比較）。この図は、外部ソース及び／又は接続部（図示せず）から、ソース（Ｖｓ）、ゲート（Ｖｇ）、及びドレイン（Ｖｄ）に印加することができる種々の電圧を示す。一般に、浮遊ゲートへの「接続部」は存在しない。
【００２３】
一般に、浮遊ゲートへの電子のＣＨＥ注入を実施するためには、ソースは接地され、ドレインは、ゼロ又は正電圧（チャンネル領域にわたって横方向にソースから電子を「求引する」ことになる）に設定され、ゲートはまた、正電圧（電子をトンネル酸化物を通って縦方向に浮遊ゲートに「求引する」ことになる）に設定される。電子がチャンネルを通ってソースからドレインに流れるときに、電子の一部は、トンネル酸化物を通り抜けて、浮遊ゲートに蓄積されることになる。この浮遊ゲートへの電子の注入により、メモリセルのスレショルド電圧が高くなる。スレショルド電圧のシフト（増加）は、３ボルト以上のオーダーとすることができる。メモリセルのスレショルド電圧（Ｖｔ）は、後で測定又は「読取る」ことができる。
【００２４】
図２Ｂは、「Ｆ−Ｎトンネリング」、又は「ＦＮトンネリング」、又は単に「ＦＮＴ」と略記される「ファウラー−ノルドハイムトンネリング」と呼ぶメカニズムを使用して、浮遊ゲートメモリセルを消去するための技術を示す。
【００２５】
一般に、ＣＨＥ注入は、電子を浮遊ゲートに注入するためにプログラミングにおいて使用されるが（上記に説明）、Ｆ−Ｎトンネリング（ＦＮＴ）は、消去作業において電子を浮遊ゲートから除去するために使用される。
【００２６】
一般に、浮遊ゲートから電子を除去するＦ−Ｎトンネリングを実施するために、ソースとドレインの両方は正電圧に設定（トンネル酸化物を介して浮遊ゲートから基板に電子を「求引する」ため）され、ゲートは、負電圧に設定（トンネル酸化物を介して浮遊ゲートから基板に電子を「反発する」ようにするため）される。浮遊ゲートからのこの電子の除去により、メモリセルの「スレショルド電圧」が低下する。
【００２７】
一般に、プログラミング中の個々のメモリセル（ＮＲＯＭの場合は、単一メモリセルの２つの電荷蓄積領域）のスレショルド電圧は、蓄積が望ましいデータを表わすように個々に処理される。これとは対照的に、一般に消去中、メモリアレイのセクター又はブロックにおけるメモリセル全てといった、極めて多くのメモリセルのスレショルド電圧を単に下げることは通常許容可能である。
【００２８】
通常は、選択されたメモリセルの消去を阻止するために、正電圧などの「阻止」信号（電子を「反発する」ことがない）を、選択されたメモリセルのゲートに加えることができる。共通アレイアーキテクチャでは、幾つかのメモリセルのゲートは、通常、アレイ状の共通ワード線（これらの多くのワード線の）に全て接続される。アレイアーキテクチャを以下に更に詳細に説明する。
【００２９】
メモリセルのコンテンツの「読取り」に関して、「注入メカニズム」は使用されない。導電性浮遊ゲートメモリセルの読取りの従来技術は、適切な「読取り電圧」をゲート及びドレインに印加し且つソースを接地するものである。これは、より低レベルの電圧がプログラミング中ではなく読取り中に印加される相違点があるプログラミングの方法に類似している。
【００３０】
浮遊ゲートは導電性であるので、トラップされた電荷は、浮遊導体全体を通して均一に分配される。プログラムデバイスでは、これによって全チャンネルに対しスレショルドが高く、読取りプロセスが対称になる。電圧がドレインに印加されソースが接地されるか、その反対であるかで差違はない。
【００３１】
以下の表は、浮遊ゲートメモリセルのプログラミング、消去、及び読取りの例示的な条件を示す。
【表１】
2009525591.tif 000002
【００３２】
ＮＲＯＭセルのプログラミング、消去、及び読取り
ＮＲＯＭセルは、ＯＮＯスタックの電荷蓄積領域（３２１、３２３）へのチャンネルホット電子の注入によって浮遊ゲートメモリセルに類似した方式でプログラムすることができる。
【００３３】
図３Ａ及び３Ｂは、電荷蓄積領域３２１及び３２３に電子を注入するためにチャンネルホット電子（ＣＨＥ）注入を使用して、ＮＲＯＭメモリセルをプログラムするための技術を示す。図３Ａに示されるように、ＮＲＯＭメモリセルは、２つの離間して配置された拡散領域（左及び右）の間のチャンネル領域と、チャンネル領域及びゲート（３２８）間のＯＮＯスタック（３２２、３２４、３２６）とを含む（図３と比較）。
【００３４】
一般に、ＮＲＯＭメモリセルは、チャンネルホット電子（ＣＨＥ）注入メカニズムを使用して浮遊ゲートメモリセルと同様にプログラムできる。電圧がゲート及びドレインに印加され、チャンネルの長さに沿ってソースから電子を加速する縦方向及び横方向電界を生成する。電子がチャンネルに沿って動くと、電子の一部は、下部シリコン酸化物層３２２（ＯＮＯ層の）のポテンシャル障壁を飛び越えるのに十分なエネルギーを得て、シリコン窒化物（電荷トラッピング）層３２４（ＯＮＯ層の）にトラップされる。
【００３５】
ＮＲＯＭセルは、電荷トラッピング層３２４の２つの別個の部分３２１及び３２３に電荷を蓄積することができる。この部分を説明する目的で、左領域３２１は左ビットを蓄積し、右領域３２３は右ビットを蓄積する。どちらのビット（蓄積領域）がプログラムされるのに望ましいかに応じて、左及び右拡散領域３１４及び３１６は、ソース及びドレイン、或いはドレイン及びソースとして動作することができる。ゲートは常にゲートとして機能する。
【００３６】
図３Ａは、右ビット蓄積領域３２３のＣＨＥプログラミングを示す。この実施例では、点線の円３２３で示されるようにドレインとして動作する拡散領域３１６近くの領域に電子トラッピングが生じる。電界がここで最も強いので、電子は、ドレイン領域３１６の近傍でその上にあり且つ該ドレイン領域に自己整合された窒化物層３２４の部分３２３にトラップされる。従って、電子は、酸化物層３２２のポテンシャル障壁を飛び越えるのに十分に励起される最大の確率を有し、ドレイン３１６近傍の窒化物層３２４にトラップされる。
【００３７】
図３Ｂは、左ビットのＣＨＥプログラミングを示す。左ビットでは、右ビットのプログラミングと状況が逆になる。簡単に言えば、左拡散領域３１４がドレインとして機能し、右拡散領域３１６がソースとして機能し、電子は、酸化物層３２２のポテンシャル障壁を飛び越えるのに十分に励起され、ドレイン３１４近傍の窒化物層３２４にトラップされる。
【００３８】
本開示では、プログラミングは、データを表わすためにＮＲＯＭセルの電荷トラッピング領域に電子を挿入することとして定義される。一般に、電荷トラッピング領域の電子がより多いほど、より高いスレショルド電圧（Ｖｔ）をもたらす。スレショルドレベルよりも高いＶｔは、バイナリ「０」を表わすと考えられ、スレショルドレベルよりも低いＶｔは、バイナリ「１」を表わすと考えられる。一般に、２つのスレショルドレベルは、ＳＬＣ作業に使用される。付加的なスレショルドが、ＭＬＣ作業に使用される。スレショルドＶｔは、「０」から「１」への遷移レベルを判断するスレショルドよりも通常は低いセルの初期Ｖｔと混同してはならない。
【００３９】
一般に、電荷蓄積領域の消去、すなわちそのＶｔを低下させるためには、電子を除去し、或いは電子を相殺する必要があり、これらの手段を講じるための種々のメカニズムが知られている。
【００４０】
例えば、浮遊ゲートメモリセルでは、ファウラー−ノルドハイムトンネリング（ＦＮＴ）が浮遊ゲートから電子を抽出するのに通常使用され、これによってメモリセルのＶｔが低下する。図２Ｂを参照されたい。
【００４１】
例えば、ＮＲＯＭメモリセルでは、ホットホール注入（ＨＨＩ）が、電荷蓄積領域の電子を相殺するために通常使用される。図３Ｃ及び３Ｄを参照されたい。
【００４２】
一般に、ＮＲＯＭメモリセルは、ホットホール注入（ＨＨＩ）、又はトンネル増強ホットホール（ＴＥＨＨ）注入と呼ばれる技術を用いて消去することができる。例えば、ＮＲＯＭメモリセルを消去するために、ソース電圧を＋５ｖなどの正電圧に設定することができ、ゲート電圧を−７ｖなどの負電圧に設定することができ、更にドレイン電圧は、＋２ボルトなどの正電圧（ソース電圧よりも低い）に設定することができ、或いは浮遊又は切断されたままでもよい。
【００４３】
ＨＨＩを使用して、ホール（電子と「対をなすもの」）は、制御された方式で窒化物層３２４の左部分３２１及び窒化物層３２４の右部分３２３に選択的に挿入することができる。一般に、注入されるホールは、１対１ベースで窒化物層の左部分及び右部分にトラップ（蓄積）された電子を相殺する（１つのホールが１つの電子を「相殺」する）。
【００４４】
図３Ｃは、右ビット蓄積領域を消去する段階を示す。この実施例では、ホール注入（ＨＨＩ）は、点線の円３２３で示されるようにドレインとして働く拡散領域３１６近傍の領域で生じる。電界がここで最も強いので、ホールは、ドレイン領域３１６の近傍でその上方にあり且つドレイン領域３１６に自己整合された窒化物層３２４の部分３２３に注入される。従って、ホールは、酸化物層３２２のポテンシャル障壁を飛び越えるのに十分に励起される最大確率を有し、ドレイン３１６近傍の窒化物層３２４に注入されることになる。
【００４５】
図３Ｄは、左ビット蓄積領域のＨＨＩ消去を示す。左ビット蓄積領域では、右ビット蓄積領域の消去とは状況が逆になる。簡単に言えば、左拡散領域３１４がドレインとして機能し、右拡散領域３１６がソースとして機能し、ホールは、酸化物層３２２のポテンシャル障壁を飛び越えるのに十分に励起され、ドレイン３１４近傍の窒化物層３２４に注入される。
【００４６】
ＮＲＯＭセルの「読取り」
ＮＲＯＭメモリセルを読取る段階は、浮遊ゲートメモリセルを読取るのに用いられるものと同等のメモリセルの端子に電圧を印加する段階を含むことができるが、読取りは、プログラミングの方向とは逆の方向に行うことができる。一般に、「対称的」プログラミング及び読取りを実行する（上記に説明された浮遊ゲートメモリセルの場合と同様に）のではなく、ＮＲＯＭメモリセルは通常、「非対称に」プログラムされ読み取られ、プログラミング及び読取りが逆方向に行われることを意味する。これは、図３の矢印で示されている。プログラミングは、順方向と呼ばれる方向で行われ、読取りは、反対又は逆方向と呼ばれる方向で行われる。例えば、一般に、右蓄積領域３２３をプログラムするために、電子は左（ソース）から右（ドレイン）に流れる。右蓄積領域３２３を読取るため（言い換えると、右「ビット」を読取るため）、電圧は、電子が右から左に反対又は逆方向に流れるように印加される。例えば一般に、左蓄積領域３２１をプログラムするために、電子は右（ソース）から左（ドレイン）に流れる。左蓄積領域３２１を読取るため（言い換えると、左「ビット」を読取るため）、電圧は、電子が左から右に反対又は逆方向に流れるように印加される。例えば、同一出願人の米国特許第６，７６８，１６５号を参照されたい。
【００４７】
ＮＲＯＭセルの作業のモード
以下の表は、ＮＲＯＭメモリセルのプログラミング、消去、及び読取りの例示的な条件を表す。
【表２】
2009525591.tif 000003
ＮＲＯＭメモリセルの右側ビットのプログラミング、消去、及び読取りの作業に対して、「Ｖｓ」は左拡散領域を指し、「Ｖｄ」は右拡散領域を指す。
【００４８】
プログラム及び消去の作業は、通常、パルスを使用して行われ、各パルスは、所望のＶｔに達するまで、検証（所望のＶtに達したかどうか調べるためのクイック読取り）の前に所望のＶtに向かってメモリセルを部分的に動かす（近づける）。通常、条件は、各セルをプログラム又は消去するためにほんの幾つか（例えば３〜５）のパルスが必要とされるように設定される。
【００４９】
メモリセルをプログラムするためのＣＨＥ注入のメカニズム、及びメモリセルを消去するためのＦＮＴ及びＨＨＩのメカニズムを使用したメモリセルの例示的なオペレーティングモードが上記で説明された。作業のモードを実行するための他の及び付加的なメカニズムも知られている。
【００５０】
メモリアレイアーキテクチャ
一般に、メモリアレイはよく知られており、行（通常、左から右に横方向にページを横断するものとして図で表わされる）と列（通常、上から下にページを上下に横断するものとして図で表わされる）で編成（物理的に配列されることを含む）された複数の（何百万を含む多数の）メモリセルを含む。
【００５１】
上記で説明されたように、各メモリセルは、第１拡散部分（ソース又はドレインとして機能する）、第２拡散部分（ドレイン又はソースとして機能する）、及びゲートを含み、これらの各々は、上述のようにセルを動作するために電圧を受ける必要がある。一般に、複数のメモリセルの第１拡散部（通常は「ソース」と示される）は、「ＢＬ（ｎ）」で示すことができる第１ビット線に接続され、複数のメモリセルの第２拡散部（通常は「ドレイン」と示される）は、「ＢＬ（ｎ＋１）」で示すことができる第２ビット線に接続される。通常、複数のメモリセルのゲートは、共通ワード線（ＷＬ）に接続される。
【００５２】
図４は、幾つかのワード線（ＷＬ）及びビット線（ＢＬ）に接続されたＮＲＯＭメモリセルのアレイ（「ａ」から「ｉ」で表記された）を示す。例えば、メモリセル「ｅ」は、ＷＬ（ｎ）に接続されたゲートを有し、そのソース（左側拡散）はＢＬ（ｎ）に接続されており、そのドレイン（右側拡散）はＢＬ（ｎ＋１）に接続されている。図４に示された９つのメモリセルは、単一のチップ上に存在することができる何百万のメモリセルの実施例である。
【００５３】
例えば、メモリセル「ｅ」及び「ｆ」（「ｅ」の右側）のゲートは両方とも同じワード線ＷＬ（ｎ）に接続されている点に留意されたい。（「ｅ」の左のメモリセル「ｄ」のゲートはまた、同じワード線ＷＬ（ｎ）に接続されている。）更に、メモリセル「ｅ」の右側端子（拡散）は、近傍のメモリセル「ｆ」の左側端子（拡散）と同じビット線ＢＬ（ｎ＋１）に接続されている点に留意されたい。この実施例では、メモリセル「ｅ」及び「ｆ」は、共に接続された３つの端子のうちの２つを有する。
【００５４】
隣接するメモリセルが同じ接続を共用している状況、すなわち、隣接するメモリセルのゲートが同じワード線に接続され、１つのセルのソース（例えば、右側拡散）が隣接するセルのドレイン（例えば左側拡散）に接続されている状況は、同じ拡散を実際に共用する「仮想接地アーキテクチャ」と呼ばれるものが何であるかにおいて更に劇的に明らかになる。仮想接地アレイアーキテクチャでは、１つのメモリセルのドレインは実際に、その隣接セル用のソースとして働く同じ拡散とすることができる。仮想接地アレイアーキテクチャの実施例は、その全体が引用により本明細書に組み込まれる、米国特許第５，６５０，９５９号、６，１３０，４５２号、及び６，１７５，５１９号で見ることができる。
【００５５】
２次電子注入（ＳＥＩ）
図５（図２に相当）は、典型的な従来技術の浮遊ゲートメモリセル５００（２００に相当）を示す。浮遊ゲートメモリセルは、基板５０２に埋め込まれたソース及びドレイン拡散部５１４及び５１６を含む。ソース及びドレイン拡散の間にはチャンネル領域５２０がある。浮遊ゲート「ＦＧ」は、チャンネル５２０の上方に位置付けられ、トンネル酸化物によってチャンネル５２０から分離されている。制御ゲート「ＣＧ」は、浮遊ゲートの上方に位置付けられ、ポリシリコン層間酸化物によって浮遊ゲートから分離されている。
【００５６】
ソース（Ｖｓ）、ゲート（Ｖｇ）、ドレイン（Ｖｄ）、及び基板（Ｖｂ）の電圧不レベルが図示されている。
【００５７】
ほとんどの浮遊ゲートセルにおいて、プログラミングの標準的な電子注入メカニズムは、チャンネルホット電子（ＣＨＥ）注入（ＣＨＥＩと略記されることがある）であり、ソースドレイン間電圧降下は、矢印Ａで示されるように、ソースＳからドレインＤまでチャンネル電子ｅ１を加速する横方向電界をもたらす。ドレイン５１６の近傍では、ゲート電圧（Ｖｇ）が十分に大きな縦方向電界をもたらした場合には、高エネルギー電子ｅ１を浮遊ゲートＦＧに注入することができる。浮遊ゲートメモリセルの浮遊ゲートへの電子のＣＨＥ注入についての典型的な条件が上記で説明された（表１．例示的な浮遊ゲートオペレーティング条件を参照）。
【００５８】
２次電子注入（ＳＥＩ）又は単に「２次注入」として知られる別の注入メカニズムが生じることができる。チャンネル電子（ｅ１）の一部は、ソースからドレインに加速するときにチャンネルの価電子に影響を与え、価電子をイオン化して、電子／ホールペアの発生（生成）を生じることになる。これは、ドレイン領域５１６に延びる矢印Ｂで図示されており、電子ｅ２及びホールｈ２の生成を表す。このイオン化発生の確率は、Ｍ１で表され、チャンネル電流とホール基板電流との間の比を示す。Ｍ１の周りの円は、発生中のイオン化を表し、（理解し易いように）Ｍ１はドレイン５１６内に示されているが、この衝撃イオン化（ｅ２／ｈ２をもたらすｅ１の）は、チャンネル５２０で、ドレイン５１６に隣接して、又はチャンネル近くのドレイン５１６内部で生じる点を理解されたい。
【００５９】
ドレイン５１６が正電位（Ｖｄ）であるので、発生した電子ｅ２は、矢印Ｃで示されるようにドレイン５１６によって集めることができる。しかしながら、矢印Ｄで示されるように、発生したホールｈ２は、チャンネル領域５２０の下の後ろの基板５０２の低い基板電位Ｖｂに加速することができる。
【００６０】
基板５０２では、別の衝撃イオン化が（ここではホールｈ２と価電子との間に）生じることができ、確率Ｍ２で別の電子／ホールペアｅ３、ｈ３を生成する。（Ｍ２の周りの円は、発生中のイオン化を表す。）ホールｈ３は、更に基板５０２に引っ張られ（矢印Ｅ）、別の関連性はない。しかしながら、２次電子と呼ばれる電子ｅ３は、制御ゲートの正のゲート電位Ｖｇに向かって加速することができ（矢印Ｆ）、これらが十分なエネルギーを得た場合、浮遊ゲートに注入することができ、この発生確率はＴで示される。（電子ｅ２はまた、衝撃イオン化電子であると考えられるが、低エネルギーであり注入候補ではないので、対象とはならない。）
【００６１】
２次電子ｅ３の浮遊ゲートメモリアレイの浮遊ゲートへの注入の典型的条件を以下の表に示す。
【表３】
2009525591.tif 000004
２次注入の電流（Ｉｓ）は、次式で定義される。
Ｉｓ＝Ｉｄｓ×Ｍ１×Ｍ２×Ｔ
ここで、Ｉｄｓはソースからドレインへのチャンネル電流である。
【００６２】
浮遊ゲートセルへの２次注入増強
この電流は重要であるので、幾つかの浮遊ゲートデバイスは、これを増強するように構成されており、これによってプログラミング時間及びプログラミング電圧が低減される。以下の文献では、２次注入を増強するための幾つかの実施可能な方法について説明している。
Ｊ．Ｄ．Ｂｕｄｅ他「２次電子フラッシュ−０．３５μｍ以下の高性能低パワーフラッシュ技術」ＩＥＤＭ９７，２７９〜２８２ページ；
Ｊ．Ｄ．Ｂｕｄｅ他「ＥＥＰＲＯＭ／フラッシュサブ３．０Ｖドレイン−ソースバイアスホットキャリア書き込み」ＩＥＤＭ９５，９８９〜９９２ページ；
Ｊ．Ｄ．Ｂｕｄｅ及びＭ．Ｒ．Ｐｉｎｔｏ「非平衡ホットキャリアデバイス効果のモデリング」ヨーロッパ絶縁体専門家会議、スエーデン、１９９７年６月。
【００６３】
Ｊ．Ｄ．Ｂｕｄｅの引例は、２つの方法、すなわち（ｉ）基板におけるホウ素（電子アクセプタドーパント）のポケットインプラントによって、及び（ｉｉ）負の基板バイアスＶｂを基板に加えることによって、２次生成及び注入を増強する段階を開示している。（例えば、米国特許第６，４２９，０６３号の図２Ａ及び２Ｂを参照のこと。）
【００６４】
ホウ素ポケットは、比較的高いエネルギーでインプラントされると、基板内の電界を増強し、電子−ホールペアｅ３／ｈ３の生成を増強し、従って、２次電子（ｅ３）発生の確率Ｍ２を増大させる。このより高いホウ素濃度は、２次電子を加速する際に有効であり、よって注入の確率Ｔが高くなる。
【００６５】
ｎ＋／ｐ−基板接合におけるビルトイン電位（Ｖｂｉ）に起因して、ドレインから基板への電圧降下Ｖｄｂは通常、ドレインからソースへの電圧降下Ｖｄｓよりも１Ｖ大きい。これにより、２次衝撃の確率Ｍ２及び注入の確率Ｔの両方が高くなる。２次注入を更に高めるために、負の基板バイアスＶｂを基板に印加することができる。
【００６６】
２次注入のエネルギーバランスは、ドレイン電圧Ｖｄ（チャンネルの電圧を定める）、ビルトイン電位Ｖｂｉ、基板電圧Ｖｓｕｂ、及び衝撃イオン化後のエネルギーＤｅｓｅｃの関数である。これは、ドレインソース間電圧Ｖｄｓの関数である１次電子注入メカニズム（チャンネルホット電子注入の）に匹敵する。
【００６７】
一般に、ドレインソース間電圧Ｖｄｓが３Ｖであり基板電圧が０Ｖである（及びドレインから基板までの電圧降下が１Ｖである）場合、１次電子（ｅ１）は、３Ｖ加速され、２次電子は４Ｖ加速される。基板電圧が−１Ｖに低下した場合、２次電子は５Ｖ加速される。従って、負電圧を基板に印加することで、２次注入メカニズムが向上する。
【００６８】
このエネルギーと、ゲート１１２に向かうチャンネル電位への基板の数ボルトを超える２次電子ｅ３の加速とが組み合わされることにより、２次電子ｅ３の注入の確率Ｔが１次電子ｅ１の注入の確率よりも高くなる。しかしながら、２次電子ｅ３よりも遙かに多くの利用可能な１次電子ｅ１が存在し、従って、注入されたもののほとんどが１次電子ｅ１のままである。注入された電子（１次及び２次）が浮遊ゲートで拡散していくので、どこに注入が生じたかは識別できない。
【００６９】
ソース／基板電圧Ｖｂｓが−１．０Ｖまで低下されると、基板への電位エネルギーが増大するが、ドレイン内及びチャンネル全体にわたる電位エネルギーは変化しない。増大した基板電位は、付加的なエネルギーを２次電子ｅ３に提供し、電界分布の小さな変化によってチャンネル電子ｅ１のエネルギーに僅かに影響を与えるに過ぎない。
【００７０】
２次注入は、浮遊ゲートセルへのより高速な及び／又はより低速の電圧注入を可能にするために１次注入メカニズムに付加される。しかしながら、２次注入はセルの全てのタイプに対して適切とは限らず、セルの信頼性を低下させると思われる２次注入を増強する窒化物のプログラム可能読出し専用メモリ（ＮＲＯＭ）セルなどの幾つかのセルが存在するとこれまで考えられてきた。例えば、ＮＲＯＭセルにおける２次注入の詳細な説明について米国特許第６，４２９，０６３号及び６，５８３，００７号を参照されたい。
【００７１】
以下の文献を参照し、この各々はその全体が引用により本明細書に組み込まれる。
「２次電子フラッシュ−０．３５ｕｍ以下の高性能低パワーフラッシュ技術」、Ｂｕｄｅ，Ｍａｓｔｒａｏｐａｓｑｕａ，Ｐｉｎｔｏ，Ｇｒｅｇｏｒ，Ｋｅｌｌｙ，Ｋｏｈｌｅｒ，Ｌｅｕｎｇ，Ｍａ，ＭｃＰａｒｔｌａｎｄ，Ｒｏｙ，Ｓｉｎｇｈ，ＩＥＥＥ，０−７８０３−４１００−７／９７，１９９７年。本文献は、７．５ｎｍトンネル酸化物を有する浮遊ゲートセルでの２次電子注入について議論しており、ピークＣＨＩＳＥＬプログラミング電流を通常のＣＨＥ電流よりも１／１０にすることができる（スタックゲートセルにおいて）ことを示唆している。
「ＣＨＩＳＥＬフラッシュＥＥＰＲＯＭ−パートＩ：性能及びスケーリング」、Ｍａｈａｐａｔｒａ，Ｓｈｕｋｕｒｉ，Ｂｕｄｅ，ＩＥＥＥ電子デバイス議事録、Ｖｏｌ．４９．Ｎｏ，７，２００２年７月。本文献は、浮遊ゲートセルの２次電子注入について議論しており、有利な条件下で、ＣＨＩＳＥＬは、ゲート電極に注入された電子密度の点でＣＨＥ注入に完全に優ることができることを示唆している。
「スケーリングされたＮＯＲフラッシュＥＥＰＲＯＭのＣＨＩＳＥＬプログラミング作業−電圧スケーリング効果」、デバイススケーリング及び技術的パラメータ、Ｍｏｈａｐａｔｒａ，Ｎａｉｒ，Ｍａｈａｐａｔｒａ，Ｒａｏ，Ｓｈｕｋｕｒｉ，Ｂｕｄｅ，ＩＥＥＥ電子デバイス議事録、Ｖｏｌ．５０．Ｎｏ．１０，２００３年１０月。本文献は、浮遊ゲートセルの２次電子注入について議論しており、ＣＨＩＳＥＬが従来のＣＨＥ作業と比べたときにより高いプログラミング効率を提供できることを示唆している。
【００７２】
これらの文献は、ＣＨＩＳＥＬ（２次電子注入）がＣＨＥよりも優れた、電子を注入するための重要なメカニズムであることを示唆しているが、これらは、単一の電荷蓄積媒体に２つの別個の電荷蓄積領域を有するＮＲＯＭメモリセルなどのメモリセルに関連した要因を考慮するまでには至らず、これらの文献は、電荷蓄積媒体が導体である浮遊ゲートメモリセルを対象としているので、電子は自由に動き回り、一般的に電子が注入される場所（電荷蓄積媒体内）がどこであるかは問題ではない。これと対照的に、電子が注入される場所（電荷蓄積媒体内）の問題は、ＮＲＯＭメモリセルにおける重要な関心事である。
【００７３】
例えば、右電荷蓄積領域（３２３）を（電子を注入することによって）プログラムしようと試みる極端な例を考えると、電子は、左電荷蓄積領域（３２１）にも注入されることになる。（これは、主な「第２ビット」事象になる。）あまり極端でない例では、以下に説明されるように、接合部から遠くに（但し、他の電荷蓄積領域になる程には遠くない）注入された電子は、例えば読取り感度、及び保持（接合部から離れた電子を消去できないこと）に関する重大な問題が依然としてある。
【００７４】
ＮＲＯＭセルにおける２次注入の管理（低減）
ＮＲＯＭメモリセルの電荷蓄積領域（図３の３２１，３２３を参照）への２次電子の生成及びその注入の現象が理解された。以下の同一出願人の特許を特に参照する。
名称「ＮＲＯＭ  Ｃｅｌｌ  Ｗｉｔｈ  Ｇｅｎｅｒａｌｌｙ  Ｄｅｃｏｕｐｌｅｄ  Ｐｒｉｍａｒｙ  ａｎｄ  Ｓｅｃｏｎｄａｒｙ  Ｉｎｊｅｃｔｉｏｎ（１次及び２次注入がほぼ分離されたＮＲＯＭセル）」の米国特許第６，４２９，０６３号（２０００年３月６日出願）（以下’０６３特許と呼ぶ）及び、
名称「Ｒｅｄｕｃｉｎｇ  Ｓｅｃｏｎｄａｒｙ  Ｉｎｊｅｃｔｉｏｎ  Ｅｆｆｅｃｔｓ（２次注入効果の低減）」の米国特許第６，５８３，００７号（２００１年１２月２０日出願）（以下、’００７特許と呼ぶ）。
【００７５】
これらの２つの特許が出願された時点では、２次注入がＮＲＯＭセルの動作に弊害をもたらすと考えられていた。
【００７６】
’００７特許は、ＮＲＯＭデバイスなどの非導電電荷トラッピング層を有する不揮発性メモリ（ＮＶＭ）デバイスにおける２次注入の効果を管理及び低減するための方法及び装置を開示しており、また、非導電電荷トラッピング層を有するＮＶＭデバイスにおける消去作業にパンチ−スルー電圧が有害な影響を与えないようにするための方法及び装置を開示している。
【００７７】
’００７特許で開示されるように、一般に、基板からＯＮＯ層に向かう（ゲートにも向かう）２次電子の動きは、基板における電子アクセプタドーパントの濃度を制御することによって管理することができ、低減することができる。例えば、基板の上部表面のほぼ近傍（すなわち、基板とＯＮＯスタックの下部酸化物層との間の境界近く）での電子アクセプタドーパント（ホウ素など）の存在を低減することで、ＯＮＯスタック及びポリシリコンゲートに向かう方向での２次電子注入を大幅に低減することができる。
【００７８】
’００７特許で開示されるように、電子アクセプタドーパントの表面濃度が低減され、濃度は、１つ又は幾つかの方法によって基板の上部表面から離れて増大することができる。例えば、基板は、二重または三重の注入プロセスによって構成することができる。電子アクセプタドーパントは、基板における深さに応じて濃縮することができる。電子アクセプタドーパントは、深い又は中間の深さのポケットインプラントを利用してドープすることができる（’００７特許の図２を参照）。電子アクセプタドーパントの表面濃度は、限定ではないが、リン又はヒ素などの電子ドナードーパントを表面にドープすることによって低減することができる（’００７特許の図２に全体的に示される）。電子アクセプタドーパントが基板深くに存在していると、電子−ホールペアｅ３−ｈ３を生成する確率Ｍ２は低減できないが（’００７特許の図１、或いは本明細書の図５を参照）、それでも、基板の上部表面から及びｎ＋接合部からのドーパントの距離は、２次注入の確率Ｔを低減し、更にパンチ−スルーを低減することになる。
【００７９】
’００７特許の図３は、ＮＶＭデバイスの基板における深さの点でのホウ素などの電子アクセプタドーパントの濃度の１実施例を示す。ホウ素は、基板の上部表面から０．１μｍの深さ及びこれよりも深い（例えば、必須ではないが約０．８μｍの深さ）位置で少なくとも１×１０１７ｃｍ−２に集中している。０．１μｍより浅い深さでは、ホウ素濃度は、１×１０１７ｃｍ−２よりも低い。
【００８０】
’００７特許に開示されるように、基板深くにある電子アクセプタドーパントの濃度は、基板深くにあるパンチ−スルー（一般に、メモリデバイス上の消去作業には望ましくない）を低減することができる。表面パンチ−スルーは、メモリデバイスを消去するために比較的高い負のゲート電圧（−５〜−７Ｖの範囲など）及び比較的低いビット線（例えばドレイン）電圧を使用することによって、消去作業で低減することができる。
【００８１】
’０６３特許は、ＮＲＯＭセルの電荷トラッピング層へのチャンネルホット電子の注入を電荷トラッピング層への非チャンネル（２次）電子の注入から分離するため、並びに非チャンネル（２次）電子の生成を最小にするための技術を開示している。
【００８２】
’０６３特許は、２次電子がビット線接合部から離れて注入される理由から、２次注入がＮＲＯＭセルの性能を低減することを開示している。これらの２次電子は、消去中に取り除くことができず、その結果、２つの電荷蓄積領域間を隔てるＮＲＯＭセルの能力を低下させる。
【００８３】
従って、’０６３特許は。２次注入などの他の注入メカニズムから１次（ＣＨＥ）注入メカニズムを分離すること、及び他の注入メカニズムを低減しながら１次メカニズムを増強することを開示している。’０６３特許では、２次電子（ｅ３）は、「非チャンネル電子」と呼ばれる。
【００８４】
’０６３特許は、ＮＲＯＭセルの電荷トラッピング領域へのチャンネルホット電子の注入を電荷トラッピング層への非チャンネル電子の注入と分離する段階を含む、窒化物プログラム可能読出し専用メモリ（ＮＲＯＭ）セルを作成する方法を開示している。
【００８５】
’０６３特許では、分離ステップは、電荷トラッピング層への非チャンネル電子の注入を最小にするステップを含むことができる。或いは、非チャンネル電子の生成を最小にするステップを含む。
【００８６】
基板深くにあるホウ素の濃度を最小にするステップ、スレショルド電圧の浅いインプラントを注入するステップ、深いビット線を注入するステップ、及びチャンネルを標準的長さよりも短くするステップのうちの少なくとも１つを含む。
【００８７】
ＮＲＯＭセルは、少なくとも１つのホウ素ポケットインプラントを有し、ホウ素濃度低減ステップは、ホウ素ポケットインプラントよりも深くヒ素又はリンポケットインプラントを注入するステップを含む。
【００８８】
スレショルド電圧インプラントステップは、２つのスレショルド電圧インプラント、すなわちホウ素の第１表面インプラント及びヒ素又はリンの第２のより深いインプラントを注入するステップを含む。更に、ホウ素ポケットを注入してもよい。
【００８９】
生成最小化ステップは、以下のステップ、すなわち、
−基板深くにあるホウ素の濃度を最小にするステップ、
−浅いスレショルド電圧のインプラントを注入するステップ、
−チャンネルを標準的長さよりも短くするステップ、
のうちの少なくとも１つを含む。
【００９０】
ＮＲＯＭセルは、チャンネルへの少なくともホウ素の浅いスレショルド電圧のインプラントを含むことができる。ホウ素の濃度は、チャンネルの表面から少なくとも１０〜２０、２０〜３０、３０〜４０、及び５０〜１００ｎｍの距離で２分の１に低減される。
【００９１】
’０６３特許は、２次電子を消去中に取り除くことができず、従って、多数のプログラム及び消去サイクルに耐えるＮＲＯＭセルの能力を低減するので、ビット線接合部から離れて注入された２次電子がどのようにしてＮＲＯＭセルの早期障害を引き起こす場合があるかを更に詳細に説明している。
【００９２】
’０６３特許は、２次電子が主に基板深くに生成され、１次電子が基板の表面近くに生成されることを認識しており、２次電子の生成又は注入効率Ｔのどちからに影響を与えることによって、或いは、１次対２次注入の割合を改善するために２次注入を増強せずに１次注入を増強することによって、２つのプロセスを分離するよう試みている。
【００９３】
’０６３特許に記載された１つの解決策（例えば、本明細書では図６Ａを参照）は、基板へのホウ素濃度を制御することである。一般に、ホウ素濃度は、基板の表面から約０．５μｍで大幅に低減され、２次電子生成が起こる領域にホウ素がほとんどない、或いは全くない理由から、より少ない２次電子しか生成されないことになる。
【００９４】
’０６３特許では、ヒ素又はリン（この両方はｎ＋、すなわち「電子ドナー」である）は、ホウ素（これはｐ−、すなわち「電子アクセプタ」である）の効果を生じる２次電子を相殺するために基板内に深く拡散される。ｎ＋であるヒ素又はリンは、基板深くにあるホウ素（ｐ−である）の効果を相殺する。１次注入を促進するために、ホウ素は表面近くに存在したままであるが、あるとすれば、僅かなホウ素が２次電子が生成される基板深くに存在する。
【００９５】
’０６３特許は、２次注入メカニズムを改善することなく１次（ＣＨＥ）注入メカニズムを改善するためにチャンネルの表面を強化することを開示している（例えば図１０Ａ、１０Ｂ、及び１０Ｃを参照）。表面強化は、ホウ素の浅いスレショルド電圧Ｖｔインプラントによって提供することができる。セルは、ポケットインプラントなしで、或いは、ポケットインプラントを有して生成することができる。ダブルスレショルド電圧インプラントが示される。
【００９６】
’０６３特許は、低電圧ゲート酸化物成長ステップ後に生成されるスレショルド電圧Ｖｔインプラントを開示している。Ｖｔインプラントは、２５ＫｅＶ及び７度の角度で３〜５×１０１２／cm２のホウ素を含む。スレショルド電圧Ｖｔインプラントは、高温プロセスの最後に起こるので狭いインプラントであり、従って、チャンネルに拡散する可能性が少ない。その結果、インプラントは、チャンネルの表面近くがより高濃度となり、基板深くになるほど低濃度となる。
【００９７】
’０６３特許は、２つのスレショルド電圧Ｖｔインプラントを有することを開示している。第１のインプラントは、ホウ素の狭いインプラント（電子アクセプタ）である。第２のインプラントは、ヒ素又はリンの深いインプラント（電子ドナー）である。この「カウンタードーピング」は、ホウ素インプラントが既知の深さにだけ延びることを保証する。これらの狭いインプラント及び深いインプラントを行うための技術について説明されている。
【００９８】
’０６３特許は、ホウ素ポケットをホウ素狭いインプラントに加えることを開示している。狭いインプラントは、所望の表面濃度を提供する。ホウ素ポケットは、表面濃度を増し、基板内に幾分深くホウ素を提供する。狭いインプラントが所望の表面濃度を提供するので、ホウ素濃度は、前のポケットの濃度の少なくとも半分まで低減することができる。従って、深いホウ素濃度は最小である。狭いインプラント及びポケットインプラントを行うための技術について説明されている。
【００９９】
’０６３特許はまた、より深い接合部及び／又はより短いチャンネル長Ｌｅｆｆを有することを開示している。より深い接合部は、表面に達する前に２次電子のほとんどを集め、従って、より少ない２次電子が電荷トラッピング（窒化物）層に注入されることになる。より短いチャンネルは、同じドレインソース間電圧Ｖｄｓに対してより大きな横方向電界を有し、従って、２次生成を増加させることなく、１次（ＣＨＥ）注入が増大し、その結果、より短いチャンネルでは、２次電子の窒化物層への注入の確率Ｔが低くなる。
【０１００】
関連する問題
２次電子注入（ＳＥＩ）に関連する問題を処理することを具体的には目的としていないが、ＣＨＥ注入中及びその後の電荷分布及び拡散を低減するための技術は、Ｌｅｅ他（サムスン）による「Ｓｃａｌａｂｌｅ  ２−ｂｉｔ  ｓｉｌｉｃｏｎ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ  （ＳＯＮＯＳ）  ｍｅｍｏｒｙ  ｗｉｔｈ  ｐｈｙｓｉｃａｌｌｙ  ｓｅｐａｒａｔｅｄ  ｌｏｃａｌ  ｎｉｔｒｉｄｅｓ  ｕｎｄｅｒ  ａ  ｍｅｒｇｅｄ  ｇａｔｅ（マージゲート下の物理的に分離されたローカル窒化物を備えたスケーラブル２ビットシリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）メモリ）」固体エレクトロニクス  ４８（２００４）１７７１−１７７５ページに説明されている。一般に、窒化物層（全ＯＮＯスタック）は、ゲート下の単一の平面構造としてではなく２つの別個のセクション（「ストリップ」或いは「ストライプ」と呼ぶことができる）内に形成される。本文献で説明される「総当たり」手法は、適切な２ビット分離（ＣＨＥ又はＳＥＩのいずれかに対して）を提供することができるが、不均一な（厚さ）ＯＮＯスタックを生じる可能性のある複雑な構造である。
【０１０１】
埋め込みビット線抵抗を低減するための技術は、ＮＲＯＭ構造及びその製造方法を開示する米国特許公開第２００６／００８４２１９（２００６年４月２０日公開）（以下、  ’２１９特許と呼ぶ）に示されている。ポリシリコン縦列が、酸化物−窒化物−酸化物（ＯＮＯ）層（スタック）の上に形成され、メモリセルのゲートとして機能する。ポリシリコン縦列の側部にスペーサが形成される。ビット線（又はビットライン）拡散がスペーシング要素間の基板内に注入され、メモリセルのソース及びドレインとして機能する。
【０１０２】
’２１９特許は、ポリシリコン縦列に隣接して又はその下にホウ素又はインジウムなどのポケットインプラントを注入することを開示している。例示的なポケットインプラントは、０〜１５度の角度で１〜３×１０１３／ｃｍ２とすることができる。
【０１０３】
’２１９特許に開示されるような仮想接地アレイ（ＶＧＡ）アーキテクチャでは、所与のビット線が、１つのセルのドレイン（又はソース）として機能し、且つ隣接するセルのソース（又はドレイン）として機能することができる。更に、所与のワード線は、２つの隣接するセルのゲート電極としての役割を果たすことができる。
【０１０４】
同一出願人の特許では、ＮＲＯＭ及び関連のＯＮＯメモリセルの構造及び動作を開示している。幾つかの実施例は、同一出願人の米国特許第５，７６８，１９２号及び６，０１１，７２５号、６，６４９，９７２号、及び６，５５２，３８７号に見ることができる。
【０１０５】
同一出願人の特許では、動作の混乱を処理するためのアレイのセグメンテーションなどのＮＲＯＭ及び関連のＯＮＯアレイのアーキテクチャの態様（この一部はＮＶＭアレイの他のタイプに適用される）、及び特定の製品に対する対称アーキテクチャ及び非対称アーキテクチャ、並びに仮想接地アレイに関連したＮＲＯＭ及び他のＮＶＭアレイの使用を開示している。幾つかの実施例は、同一出願人の米国特許第５，９６３，４６５号、６，２８５，５７４号、及び６，６３３，４９６号に見ることができる。
【０１０６】
同一出願人の特許はまた、ＮＲＯＭアレイ又は同様のものを制御するのに用いることができる周辺回路を含むアーキテクチャレベルの付加的な態様を開示している。幾つかの実施例は、同一出願人の米国特許第６，２３３，１８０号及び６，４４８，７５０号に見ることができる。
【０１０７】
同一出願人の特許は、アレイのプログラミング、消去、及び／又は読取りに関するアルゴリズムなど、ＮＲＯＭ及び類似のアレイの動作の幾つかの方法を開示している。幾つかの実施例は、同一出願人の米国特許第６，２１５，１４８号、６，２９２，３９４号、及び６，４７７，０８４号に見ることができる。
【０１０８】
同一出願人の特許はまた、ホット電子が窒化物層に注入されるときに該ホット電子をトラップする薄い窒化物層を形成するプロセスなどの製造プロセスを開示していする。幾つかの実施例は、同一出願人の米国特許第５，９６６，６０３号、６，０３０，８７１号、６，１３３，０９５号、及び６，５８３，００７号に見ることができる。
【０１０９】
同一出願人の特許はまた、特にデータフラッシュセグメントに焦点を当てた、全てのフラッシュメモリセグメントにおける高速プログラミング方法、コードフラッシュ及びＥＥＰＲＯＭセグメントにおけるスマートプログラミングアルゴリズム、及びデータフラッシュ、コードフラッシュ、及び／又はＥＥＰＲＯＭの組合せを含む単一のデバイスといった、各セグメント又は技術的アプリケーションのアルゴリズム及び動作方法を開示している。幾つかの実施例は、同一出願人の米国特許第６，９５４，３９３号及び６，９６７，８９６号に見ることができる。
【０１１０】
ＮＲＯＭ及び類似のＯＮＯセル及びデバイス、並びにこれらの開発のためのプロセスのより完全な説明は、Ｓａｉｆｕｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ａｎｄ  ｍａｔｅｒｉａｌｓによって公開され、ｈｔｔｐ：／／ｓｉｌｉｃｏｎｎｅｘｕｓ．ｃｏｍで及びこれを介して提示される「不揮発性メモリ技術」２００５年で見ることができ、これら両方は全体が引用により本明細書に組み込まれる。
【０１１１】
用語集
本明細書で使用されるあらゆる用語、略語、頭字語、又は科学記号及び表記法には、別段の記載のない限り、或いはその使用の関連から明らかになることができるように、本開示が最も密接に関係する技術的分野における通常の意味を与えるものとする。以下の用語、略語、及び頭字語には、本明細書に提示される説明全体を通じて使用することができ、一般に、本明細書に記載される他の説明に矛盾しない或いは詳細に説明されない限り、以下の意味を与えるものとする。以下に記載される用語の一部は、登録商標とすることができる。
ビット  単語「ビット」は単語「２進数字」の短縮形である。ビットは、２進記数法の数字である（２進法）。所与のビットは、２進数「１」又は「０」のいずれかである。例えば、数１００１０１１は７ビット長である。単位は「ｂ」で略記されることもある。ビットの大きな量に対する用語は、キロビット（Ｋｂｉｔ）、メガビット（Ｍｂｉｔ）、及びギガビット（Ｇｂｉｔ）など、接頭語の標準的な範囲を用いて形成することができる。８ビットの標準的な単位はバイトと呼ばれ、１２８バイトから１６Ｋバイトの基本単位が「ページ」として扱われる。
ビット線  又はビットライン（ＢＬ）。メモリセルトランジスタのドレイン（又はソース）に接続された導体（或いは実際にそうであるもの）。
バイト  バイトは、記憶されるデータのタイプに関係なく、コンピュータの記憶容量の単位として通常使用される。バイトは、多くのプログラミング言語における基本的な整数データ型の１つである。バイトは、２進数ビットの固定数の連続シーケンスである。近年、８ビットを意味する１バイトの使用はほぼ至る所で見られる。単位は、「Ｂ」と略記されることがある。バイトの大きな量に対する用語は、キロバイト（ＫＢ）、メガバイト（ＭＢ）、及びギガバイト（ＧＢ）などの接頭語の標準的な範囲を用いて形成することができる。
セルウェル  （ＣＷ）セルウェルは、ホウ素又はインジウムなどの電子アクセプタ材料（ｐ、電子アクセプタ）或いはリン又はヒ素などの電子ドナー材料（ｎ、電子ドナー）をドープすることによってトランジスタ又はメモリセルデバイスとして機能するよう備えられているシリコン基板の領域である。セルウェルの深さは、ドーピングがどの程度深いかによって決まる。
ＣＨＥ  チャンネルホット電子の略語。ＣＨＥは「注入メカニズム」である。
ＣＨＩＳＥＬ  チャンネル初期化２次電子の略語。
ＣＭＯＳ  相補型金属酸化膜半導体の略語。ＣＭＯＳは、ｎ−チャンネル及びｐ−チャンネルＭＯＳトランジスタからなる。「オフ」状態における超低電力消費及び損失並びに電流の最小化に起因して、ＣＭＯＳは、デジタル機能の実施において極めて効率の良いデバイス構成である。ＣＭＯＳは、最新技術のシリコンマイクロエレクトロニクスにおける主要デバイスである。
ＣＭＯＳインバータ：ｎ−チャンネルトランジスタのソースがｐ−チャンネルトランジスタのドレインに接続され、ゲートが互いに接続されている２つの相補型トランジスタ（ｐ−チャンネル及びｎ−チャンネル）のペア。出力（ｐ−チャンネルトランジスタのドレイン）は、入力（ゲート）がｌｏｗでるとこきは必ずｈｉｇｈであり、逆になっている。ＣＭＯＳインバータは、ＣＭＯＳデジタル回路の基本構築ブロックである。
ＮＭＯＳ：ｎ−チャンネルＣＭＯＳ。
ＰＭＯＳ：Ｐ−チャンネルＣＭＯＳ。
ＥＥＰＲＯＭ  電気的消去可能プログラム可能読出し専用メモリを短縮したもの。ＥＥＰＲＯＭは、チップ全体を消去することを必要とせず、且つ回路からチップを取り除く必要もなく、チップのあらゆる部分を選択的に消去できる利点を有する。最小消去単位は１バイトであり、より一般的にはフルページである。ロケーションの消去及び再書き込みがユーザーにほぼ瞬間的に現れ、書き込みプロセスは、通常、読取りプロセスより僅かに遅く、チップは通常、フルシステムスピードで読取ることができる。
ＥＰＲＯＭ  消去可能プログラム可能読出し専用メモリを短縮したもの。ＥＰＲＯＭは、情報（データ）が新しい情報（データ）で消去及び置き換えられるメモリセルである。
消去  ビットセット内にホールを注入する電圧方式を適用することによって、アレイ内のビットの大きなセット上のデータを消去する方法。この方法によって、全ビットが低Ｖｔレベルに達するようになる。
ＦＥＴ  電界効果トランジスタを短縮したもの。ＦＥＴは、半導体材料における「チャンネル」の形状、従って導電性を制御するのに電界に依存するトランジスタである。ＦＥＴは、電圧制御レジスタとして使用されることもある。ＦＥＴの端子は、ゲート、ドレイン、及びソースと呼ばれる。
フラッシュメモリ  フラッシュメモリは、電気的に消去及び再プログラムすることができる不揮発性メモリ（ＥＥＰＲＯＭ）の１形態である。フラッシュメモリアーキテクチャによって、複数のメモリロケーションを１つのプログラミング作業で消去又は書き込むことができる。
ＦＮトンネリング  ファウラー−ノルドハイムトンネリングとも呼ばれる電界放出は、これによって電子が高電界の存在下で障壁を突き抜けるプロセスである。この量子力学トンネリングプロセスは、高濃度にドープされた半導体の金属半導体接合部におけるような薄い障壁に対する重要なメカニズムである。ＦＮトンネリングを使用すると、電子は、ＭＯＳＦＥＴメモリセルの浮遊ゲートに移動できる。
ハーフセル  この用語は、ＮＲＯＭメモリセルの２つの別個の電荷蓄積領域を指すのに用いられることがある。
ＨＨＩ  ホットホール注入を短縮したもの。
ＭＬＣ  マルチレベルセルを短縮したもの。浮遊ゲート（ＦＧ）メモリセルの関連では、ＭＬＣは、情報の少なくとも２ビットをメモリセル内に蓄積できることを意味する。ＮＲＯＭメモリセルの関連では、ＭＬＣは、情報の少なくとも４ビットをメモリセル内に蓄積できることを意味する。
ＭＯＳＦＥＴ  金属酸化膜半導体電界効果トランジスタを短縮したもの。ＭＯＳＦＥＴは、デジタル及びアナログ回路の両方において圧倒的に最も一般的な電界効果トランジスタである。ＭＯＳＦＥＴは、ｎ型又はｐ型半導体材料のチャンネルから構成され、従って、ＮＭＯＳＦＥＴ又はＰＭＯＳＦＥＴと呼ばれる。（名前中の「金属」は、ゲートが金属である場合の初期チップからの過去の遺物であり、現代のチップでは、ポリシリコンゲートを使用しているが、依然としてＭＯＳＦＥＴと呼ばれる。）
窒化物  通常はシリコン窒化物（化学式Ｓｉ３Ｎ４）を指すのに用いられる。一般的には、集積回路製造で使用される絶縁材料である。シリコン（Ｓｉ）の酸化に対して優れたマスク（障壁）を形成する。
ｎ型  電子の濃度が「ホール」の濃度よりも高い半導体。ｐ型を参照。
ＮＲＯＭ  窒化物読出し専用メモリを短縮したもの。
ＮＶＭ  不揮発性メモリを短縮したもの。ＮＶＭは、電源が供給されていないときでも記憶された情報を保持することができるコンピュータメモリである。不揮発性メモリの実施例には、読出し専用メモリ、フラッシュメモリ、磁気コンピュータ記憶デバイスの多くのタイプ（ハードディスク、フロッピー（登録商標）ディスクドライブ、及び磁気テープなど）、光ディスクドライブ、及び紙テープ及びパンチカードなどの初期のコンピュータ記憶方法が含まれる。不揮発性メモリは、通常、２次記憶のタスク、或いは長期持続的記憶のために使用される。今日広く用いられている１次記憶の形式は、ランダムアクセスメモリ（ＲＡＭ）の揮発性形態であり、コンピュータがシャットダウンされたときには、ＲＡＭに収められていた全てが失われることを意味する。残念ながら、不揮発性メモリのほとんどの形式は、１次記憶として使用するには不適切となる制限がある。通常、不揮発性メモリは、揮発性ランダムアクセスメモリよりもコストが高いか、或いは性能が落ちる。（類推すると、ＮＶＭメモリセルの最も簡単な形式は、簡単なライトスイッチである。実際、このようなスイッチは、２つの位置（２値）の１つに設定し、その位置を「記憶」することができる。）
ＯＮＯ  酸化物−窒化物−酸化物を短縮したもの。ＯＮＯは、熱絶縁酸化物と電荷トラッピング窒化物とのサンドイッチからなる電荷蓄積絶縁体として使用される。
酸化物  通常、二酸化ケイ素（ＳｉＯ２）を指すのに用いられる。シリカとしても知られる。ＳｉＯ２は、半導体デバイス技術、特にゲート誘電体（ゲート酸化物）として使用されるシリコンＭＯＳ／ＣＭＯＳにおける最も一般的な絶縁体であり、高品質フィルムがシリコンの熱酸化によって得られる。熱ＳｉＯ２は、Ｓｉとの滑らかな低欠陥インターフェースを形成し、ＣＶＤにより容易に蒸着させることができる。
ｐ型  「ホール」の濃度が電子の濃度より高い半導体。ｎ型を参照。ｐ型シリコンの実施例には、ホウ素（Ｂ）、インジウム（Ｉｎ）、及び同様のものでドープ（強化）されたシリコンが含まれる。
プログラム  通常、プログラムされるセル又はハーフセルのＶｔを高めるために電子を注入する電圧方式を用いることによって、メモリセル又はハーフセルをプログラムする方法。
ＰＲＯＭ  プログラム可能読出し専用メモリを短縮したもの。
ＲＡＭ  ランダムアクセスメモリを短縮したもの。ＲＡＭは、蓄積されたデータにどのような順序でも、すなわちランダムに順番通りでなくアクセスすることが可能にするデータ蓄積フォーマット及び装置を指す。対照的に、メモリデバイスの他のタイプ（磁気テープ、ディスク、及びドラムなど）は、その機械的な設計の制約により、事前に決められた順序でしか蓄積媒体のデータにアクセスできない。
読取り  メモリセルに蓄積されたデジタルデータを読取る方法。
ＲＯＭ  読出し専用メモリを短縮したもの。
ＳＥＩ  ２次電子注入（又は単に「２次注入」）を短縮したもの。ＳＥＩは、ドレイン拡散近傍のＣＨＥ電子（ｅ１）による衝撃イオン化の結果として起こり、電子−ホールペア（ｅ２−ｈ２）を生成して、そのホール（ｈ２）が基板に連なり、この基板において、別の衝撃イオン化が別の電子−ペア（ｅ３−ｈ３）を結果として生じ、ｅ３電子は、メモリセルの電荷蓄積領域に注入される。
Ｓｉ  シリコン、半導体。
ＳＬＣ  シングルレベルセルを短縮したもの。浮遊ゲート（ＦＧ）メモリセルの関連では、ＳＬＣは、情報の１ビットをメモリセルに蓄積することができることを意味する。ＮＲＯＭメモリセルの関連では、ＳＬＣは、情報の少なくとも２ビットをメモリセルに蓄積することができることを意味する。
ＳＯＮＯＳ  シリコン−酸化物−窒化物−酸化物−シリコン、下にシリコンと上部にポリゲートとを備えたＯＮＯを記述する別の方法。
ＴＥＨＨ  トンネル強化ホットホール注入を短縮したもの。ＴＥＨＨは、「注入メカニズム」である。
長さの単位  本明細書では以下のような種々の長さの単位を使用することができる。
メートル（ｍ）  メートルは長さのＳＩ単位であり、ヤードよりも僅かに長い。
１メートル＝〜３９インチ。１キロメートル（ｋｍ）＝１０００メートル＝〜０．６マイル。１，０００，０００ミクロン＝１メートル。１，０００ミリメートル（ｍｍ）＝１メートル。１００センチメートル（ｃｍ）＝１メートル。
ミクロン（μｍ）  百万分の１メートル（０．０００００１メートル）；マイクロメートルとも呼ばれる。
ｍｉｌ  １／１０００又は０．００１インチ；１ｍｉｌ＝２５．４ミクロン。
ナノメートル（ｎｍ）  １０億分の１メートル（０．００００００００１メートル）。
オングストローム（Å）  １０００万分の１ミリメートル。１０Å＝１ｎｍ。
電圧  ｖ又はＶと略記される。電圧は、正又は負（又はゼロ）とすることができる。通常、負電圧は、マイナス符号（−）が前に付けられている。正電圧は、プラス符号（＋）が前に付けられる場合があり、或いは記号が全くない場合もある。電圧の数字は、メモリセルを動作することに関連しており、通常、大文字の「Ｖ」で示され、その後に１つ又はそれ以上の別の文字が続く。対象となる幾つかの実施例の電圧は、以下の通りである。
Ｖｔ  スレショルド電圧の短縮形
Ｖｔｉ  初期スレショルド電圧の短縮形
Ｖｓ  ソース電圧の短縮形
Ｖｄ  ドレイン電圧の短縮形
Ｖｇ  ゲート電圧の短縮形
Ｖｄｓ  ソースとドレイン（又はドレインとソース）との間の電位差
Ｖｄｐ  ドレイン電位の短縮形
Ｖｂ  バルク（又は基板）電圧の短縮形。Ｖｓｕｂと書かれることもある。
Ｖｂｉ  ビルトイン電位の短縮形（ｎ＋対ｐ、通常〜１ｅＶ）
Ｖｂｌ  ビット線電圧の短縮形（ビット線はソース又はドレインとして機能することができる。）
Ｖｗｌ  ワード線電圧の短縮形（通常はＶｇと同じである。）
ワード線  又はワードライン（ＷＬ）。通常は、メモリセルトランジスタのゲートに接続されている導体。ワード線は、実際には、メモリセルのゲート電極とすることができる。
書き込み  最初にビットの大きなセットを消去し、次いで新しいデータをビットセットにプログラムする結合された方法。
【０１１２】
【特許文献１】米国特許第６，７６８，１６５号公報
【特許文献２】米国特許第５，６５０，９５９号公報
【特許文献３】米国特許第６，１３０，４５２号公報
【特許文献４】米国特許第６，１７５，５１９号公報
【特許文献５】米国特許第６，４２９，０６３号公報
【特許文献６】名称「Ｒｅｄｕｃｉｎｇ  Ｓｅｃｏｎｄａｒｙ  Ｉｎｊｅｃｔｉｏｎ  Ｅｆｆｅｃｔｓ（２次注入効果の低減）」の米国特許第６，５８３，００７号（２００１年１２月２０日出願）公報
【特許文献７】米国特許公開第２００６／００８４２１９（２００６年４月２０日公開）公報
【特許文献８】米国特許第５，７６８，１９２号公報
【特許文献９】米国特許第６，０１１，７２５号公報
【特許文献１０】米国特許第６，６４９，９７２号公報
【特許文献１１】米国特許第６，５５２，３８７号公報
【特許文献１２】米国特許第５，９６３，４６５号公報
【特許文献１３】米国特許第６，２８５，５７４号公報
【特許文献１４】米国特許第６，６３３，４９６号公報
【特許文献１５】米国特許第６，２３３，１８０号公報
【特許文献１６】米国特許第６，４４８，７５０号公報
【特許文献１７】米国特許第６，２１５，１４８号公報
【特許文献１８】米国特許第６，２９２，３９４号公報
【特許文献１９】米国特許第６，４７７，０８４号公報
【特許文献２０】米国特許第５，９６６，６０３号公報
【特許文献２１】米国特許第６，０３０，８７１号公報
【特許文献２２】米国特許第６，１３３，０９５号公報
【特許文献２３】米国特許第６，５８３，００７号公報
【特許文献２４】米国特許第６，９５４，３９３号公報
【特許文献２５】米国特許第６，９６７，８９６号公報
【特許文献２６】米国特許第６，２１５，１４８号公報
【非特許文献１】Ｊ．Ｄ．Ｂｕｄｅ他「２次電子フラッシュ−０．３５μｍ以下の高性能低パワーフラッシュ技術」ＩＥＤＭ９７，２７９−２８２ページ
【非特許文献２】Ｊ．Ｄ．Ｂｕｄｅ他「ＥＥＰＲＯＭ／フラッシュサブ３．０Ｖドレイン−ソースバイアスホットキャリア書き込み」ＩＥＤＭ９５，９８９−９９２ページ
【非特許文献３】Ｊ．Ｄ．Ｂｕｄｅ及びＭ．Ｒ．Ｐｉｎｔｏ「非平衡ホットキャリアデバイス効果のモデリング」ヨーロッパ絶縁体専門家会議、スエーデン、１９９７年６月
【非特許文献４】「２次電子フラッシュ−０．３５ｕｍ以下の高性能低パワーフラッシュ技術」、Ｂｕｄｅ，Ｍａｓｔｒａｏｐａｓｑｕａ，Ｐｉｎｔｏ，Ｇｒｅｇｏｒ，Ｋｅｌｌｙ，Ｋｏｈｌｅｒ，Ｌｅｕｎｇ，Ｍａ，ＭｃＰａｒｔｌａｎｄ，Ｒｏｙ，Ｓｉｎｇｈ，ＩＥＥＥ，０−７８０３−４１００−７／９７，１９９７年。
【非特許文献５】「ＣＨＩＳＥＬフラッシュＥＥＰＲＯＭ−パートＩ：性能及びスケーリング」、Ｍａｈａｐａｔｒａ，Ｓｈｕｋｕｒｉ，Ｂｕｄｅ，ＩＥＥＥ電子デバイス議事録、Ｖｏｌ．４９．Ｎｏ，７，２００２年７月。
【非特許文献６】「スケーリングされたＮＯＲフラッシュＥＥＰＲＯＭのＣＨＩＳＥＬプログラミング作業−電圧スケーリング効果」、デバイススケーリング及び技術的パラメータ、Ｍｏｈａｐａｔｒａ，Ｎａｉｒ，Ｍａｈａｐａｔｒａ，Ｒａｏ，Ｓｈｕｋｕｒｉ，Ｂｕｄｅ，ＩＥＥＥ電子デバイス議事録、Ｖｏｌ．５０．Ｎｏ．１０，２００３年１０月。
【非特許文献７】Ｌｅｅ他（サムスン）による「Ｓｃａｌａｂｌｅ  ２−ｂｉｔ  ｓｉｌｉｃｏｎ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ  （ＳＯＮＯＳ）  ｍｅｍｏｒｙ  ｗｉｔｈ  ｐｈｙｓｉｃａｌｌｙ  ｓｅｐａｒａｔｅｄ  ｌｏｃａｌ  ｎｉｔｒｉｄｅｓ  ｕｎｄｅｒ  ａ  ｍｅｒｇｅｄ  ｇａｔｅ（マージゲート下の物理的に分離されたローカル窒化物を備えたスケーラブル２ビットシリコン−酸化物−窒化物−酸化物−シリコン（ＳＯＮＯＳ）メモリ）」固体エレクトロニクス  ４８（２００４）１７７１−１７７５ページ
【発明の開示】
【０１１３】
本開示は、一般に、２次電子注入（ＳＥＩ）を使用して、ＮＲＯＭセルなどのＯＮＯ層内に別個の電荷蓄積領域を有するＮＶＭセルをプログラミングする技術に関する。低ワード線電圧（Ｖｗｌ）、負基板電圧（Ｖｂ）、及び浅い及び深いインプラントの種々の組合せによりプロセスが促進される。第２ビット問題を制御することができ、保存及びパンチスルーを改善することができる。より低いＳＥＩプログラミング電流が、ビット線抵抗、必要な接点の数、及び電源要件に関する制約の緩和をもたらすことができる。
【０１１４】
本開示によれば、ＯＮＯ層を備えたＮＲＯＭセルなどの不揮発性メモリ（ＮＶＭ）セルの電荷蓄積領域に電子を注入する方法は、２次電子注入を利用してプログラミングなどの所与の電子注入作業を実行する段階を含む。プログラミングのためにＳＥＩを使用することで、ＳＥＩがＮＲＯＭセルでは制御できない従来の考え方とは相反するものとなる。
【０１１５】
本開示の態様によれば、ＳＥＩを増強すると共に、セル内の選択された電荷蓄積領域のプログラミングを含む、メモリセルのプログラミング中のチャンネルホット電子（ＣＨＥ）注入を大幅に低減する。
【０１１６】
本開示の態様によれば、プログラミング中、ＣＨＥが実質的に取り除かれるほど十分に低いゲート電圧Ｖｇ（又はワード線電圧Ｖｗｌ）が印加される。
【０１１７】
本発明の態様によれば、ゲート電圧（Ｖｇ）は、スレショルド電圧（Ｖｔ）プラス４ボルトよりも低くすることができる。スレショルド電圧（Ｖｔ）は、約１．８ボルトとすることができる。このような低ゲート電圧は、一般に、チャンネルホット電子（ＣＨＥ）注入をサポートするには不十分である。
【０１１８】
本開示の態様によれば、プログラミング中、約３．０〜４．５ボルトのドレイン電圧を印加することができる。
【０１１９】
本開示の態様によれば、プログラミング中、約０から−２ボルトの負基板電圧（Ｖｂ）を印加することができる。
【０１２０】
本開示の態様によれば、狭いポケットインプラント（ＰＩ−１）を拡散部に隣接してチャンネルに注入することができる。狭いポケットインプラントは、ホウ素又はインジウム、或いはこれらの組合せを含むことができる。
【０１２１】
本開示の態様によれば、第１スレショルド電圧インプラント（＃１）をチャンネルに浅く注入することができる。第１スレショルド電圧インプラント（＃１）は、５〜１０×１０１２／cm２ホウ素などの低ホウ素濃度を有することができる。
【０１２２】
本開示の態様によれば、基板の深くに２次電子（ｅ３）の生成を増強するための手段が提供される。２次電子（ｅ３）の生成を増強するための手段は、基板内に深く形成された深いポケットインプラント（ＰＩ−２）、或いは基板内に深く形成されたＶｔインプラント（Ｖｔ＃３）を含むことができる。これらのインプラントは、ホウ素又はインジウムとすることができる。
【０１２３】
本開示によれば、電子は、電界に逆らってＮＶＭセルの電荷蓄積領域に注入され、これは相対注入である。
【０１２４】
本明細書に説明される電圧及びインプラントの種々の組合せを用いて、２次注入を増強し、第２ビット問題を低減し、更に保存及びパンチスルーを改善することができる。
【０１２５】
本明細書に開示される技術の利点は、チャンネルホット電子（ＣＨＥ）注入の代わりに２次電子注入（ＳＥＩ）を使用することによって、電荷蓄積領域への電子のチャンネルホット電子（ＣＨＥ）注入をサポートするのに必要なプログラミング電流よりも少なくとも２〜１０倍小さいプログラミング電流を使用できる点である。これは、ビット線抵抗、必要とされる接点の数、及び電源要件に関する制約を緩和する。
【０１２６】
本開示によれば、不揮発性メモリ（ＮＶＭ）セルは、基板内の離間して配置された２つの拡散部、２つの拡散部間に定められたチャンネル、チャンネルの上に配置されたＯＮＯ層、２つの拡散部の１つに隣接したＯＮＯ層内に定められた第１電荷蓄積領域、及び２つの拡散部の他方に隣接したＯＮＯ層内に定められた第２電荷蓄積領域、及び２次電子の生成を増強するための手段を含む。ＮＶＭセルは、窒化物読出し専用メモリ（ＮＲＯＭ）セルとすることができる。
【０１２７】
本開示の態様によれば、ＯＮＯ層は、下部酸化物層、中間窒化物層、及び上部酸化物層を含み、以下の寸法を有することができる、すなわち下部酸化物層は３から６ｎｍの厚さを有し、中間窒化物層は３から８ｎｍの厚さを有し、上部酸化物層は５から１５ｎｍの厚さを有する。下部酸化物層は約４ｎｍの厚さを有することができる。
【０１２８】
本開示の態様によれば、ＮＶＭセルは、約１．０〜１．５×１０１７／cm３のホウ素の背景濃度を有するセルウェル内に形成することができる。
【発明を実施するための最良の形態】
【０１２９】
本開示の実施形態を詳細に説明し、その実施例を添付の図面（ＦＩＧ）に示すことができる。図は限定ではなく例証とする。本開示は、一般に、これらの実施形態に関連して説明されるが、本開示をこれらの特定の実施形態に限定するものではない点を理解されたい。
【０１３０】
図の選択されたものの幾つかの要素は、例証として明確にするために縮尺通りには描かれていない。もしあるとすれば、本明細書に提示される断面図は、「スライス」又は「近視的」断面図の形態とすることができ、例証を明確に分かり易くするために真の断面図では見えるはずの幾つかの背景線を省いている。
【０１３１】
図の要素は、以下のように番号を付与することができるし（或いは付与しないこともある）。参照数字の最上位桁（百の位）は、図番に対応する。例えば、図１の要素は通常、１００〜１９９の範囲で番号が付与され、図２の要素は通常、２００〜２９９の範囲で番号が付与される。図全体を通じて、類似の要素には類似の参照数字で示すことができる。例えば、図１の要素１９９は、図２の要素２９９に類似（及び場合によっては同一）することができる。図全体を通じて、複数の要素１９９の各々は、１９９ａ、１９９ｂ、１９９ｃなどとして個々に示すことができる。同じ又は異なる図における類似の要素間のこのような関係は、あるとすれば、該当する場合には請求項及び要約を含む明細書全体を通して明らかになる。（本開示に記載される説明全体を通じて、小文字の数字又は文字は、下付き文字の代わりに使用することができる。例えば、ＶｇはＶｇと書くことができる。一般に、小文字は、均一なフォントサイズを維持するのが好ましい。）下付き文字の使用（図面、並びに本明細書のテキスト全体を通して）に関して、文字（字又は数字）が下付き文字として、すなわち「Ｖｓ」（ソース電圧）又は「Ｈ２０」（水）などのように前の文字（通常は字）より小さく低く書かれることがある。フォントサイズの一貫性のために、このような頭文字は、下付き文字にすることなく、大文字及び小文字を使用して、例えば「Ｖｓ」及び「Ｈ２Ｏ」のように正規フォントで書くことができる。
【０１３２】
上述のように、チャンネルホット電子（ＣＨＥ）は、電子を浮遊ゲートメモリセルの電荷蓄積領域に注入するため、並びに窒化物読出し専用メモリ（ＮＲＯＭ）セルの電荷蓄積（トラッピング）領域のための標準的な（１次）注入メカニズムであった。
【０１３３】
上述のように、２次電子注入（ＳＥＩ）はまた、浮遊ゲートメモリセルの電荷蓄積領域への注入のための電子を生成できるが、２次注入は通常、ビット線拡散（ドレイン）から離れて電子が挿入され、これにより消去が困難となり、結果としてサイクル劣化を生じるので、ＮＲＯＭセルにとって問題となると考えられている。
【０１３４】
ＮＲＯＭセルへの２次注入作業についての幾つかの問題点及び解決策は、上述のように同一出願人の米国特許第６，４２９，０６３号及び６，５８３，００７号に説明されている。
【０１３５】
２つの別個の電荷蓄積領域を有するＮＲＯＭセルに関する２次注入の１つの問題点は、電子分布の幅である。単一の電荷蓄積領域を形成する導体を有する浮遊ゲートセルでは、蓄積媒体が導体であり且つ電子が導体を自由に動き回るので、電子が注入される厳密な場所は一般には重要ではない。
【０１３６】
これとは対照的に、電荷蓄積媒体が導体でないＮＲＯＭセルでは、注入された電子が、右ビット蓄積領域（３２３）又は左ビット蓄積領域（３２１）のいずれかなどの意図されたロケーションに到達することが極めて重要である。チャンネルホット電子（ＣＨＥ）注入では、電子注入がドレイン（ビット線）拡散の近くで生じるので、プロセスが十分に制御される。他方、２次電子注入（ＳＥＩ）の結果として観察されるように、電子分布の望ましくない幅が存在する場合、これにより「第２ビット」及びサイクル後保持（ＲＡＣ）問題が生じる。
【０１３７】
一般に、「第２ビット」問題（又は効果）は、電子がＮＲＯＭセルの２つの電荷蓄積領域の所与の１つに注入されるときに、一部の電子が２つの電荷蓄積領域の他方に注入される状況である。
【０１３８】
一般に、「サイクル後保持」（ＲＡＣ）問題は、電子分布の幅があまりに遠くに（但し、第２ビット問題を引き起こすほど遠くではない）延びたときには、次の消去メカニズム（ＨＨＩなど）が前述の’６３特許（明細書の図５Ａ、５Ｂ、５Ｃ、５Ｄを参照）に(詳細に)説明されるように、拡散から離れた電子の一部を取り除くことができない状況である。
【０１３９】
チャンネルホット電子（ＣＨＥ）注入には問題（制限）がある。ＮＲＯＭセルのＣＨＥ注入プログラミングに伴う問題は、付随するプログラミング電流（Ｉｐｒｏｇ）が大きいことである。拡散ビット線を使用する場合（金属ビット線とは対照的に）、抵抗が問題となる。高電流では、所与のセルがビット線接点からそれほど遠くないように、多くの接点（ビット線への）が必要とされる。これによりスケーリングが困難になる。
【０１４０】
通常のＣＨＥのケースでは、ビット線に沿って１６（又は３２）セル毎に接点が存在することができる。一般に、ビット線接点は無駄なスペースになる。接点は通常、２つのメモリセルのスペースを占有する。１６セル毎に１つの接点がある場合、ビット線接点は、メモリセルに利用可能となるスペース（「リアルエステート」）の約６％の無駄に相当する。
【０１４１】
プログラミング電流を低減することによって、必要なビット線接点の数を低減することができる。例えば、必要なビット線接点の数を４分の１に低減することができ、６０セル毎に１つだけのビット線接点をとなった場合、ビット線接点はメモリセルの利用可能なスペースの１．５％しか占有しないことになる。
【０１４２】
プログラミング電流を低減することで、タイトピッチ状況における抵抗の問題が回避され、ＢＬ抵抗を低減するために二重ビット線インプラントなどの解決策が阻止されることになる。例えば、米国特許出願公開第２００６／００８４２１９を参照のこと。（例えば、ビット線インプラントが開口を通して行われ、側壁スペーサが開口に形成され、別のビット線インプラントが現在のより狭い開口を通して行われる。）
【０１４３】
２次注入による作業
本明細書に開示される技術の幾つかの目標は、２次電子注入による（対してではなく）作業すること、すなわちセルに対するどのような有意な構造的変化も必要とせずにＮＲＯＭセルのための実行可能な注入メカニズムとして２次注入を使用すること、及びセルを作るためのプロセスフローに対する簡単な変更のみによる作業することを含む。更に、ＣＨＥ注入の代わりに（代替形態として）２次電子注入を使用することである。
【０１４４】
本明細書に記載される説明から明らかになるように、２次注入に使用される電圧は、ＣＨＥが効率的に機能しないようなものであるが、一部のＣＨＥを行い得ることは許容可能である。一般に、ＣＨＥは、注入全体の１％よりも少ない割合を占めることができ、ＳＥＩは、注入される電子の少なくとも９９％を提供する。ＳＥＩプログラミング条件下ではＣＨＥ注入には悪影響はない。ＣＨＥは、注入全体の最大３５％未満の程度を占めることができ、ＳＥＩは、注入される電子の少なくとも６５％を提供し、この場合、ＳＥＩは、依然として支配的な注入メカニズムである。
【０１４５】
本明細書に開示される技術の一般的な目標は、メモリセルのプログラミングを行うのに必要なプログラミング電流及びプログラミング電圧の両方を低減することである。内部スイッチング電源（及びコンデンサ）が注入メカニズム自体よりも多くの電流を消費する可能性があり、効率が通常１００％ではないので、これらの電力に関係する２つの問題（電圧及び電流）は重要である。従って、プログラミング電流及び／又はプログラミング電圧におけるどのような低減も、メモリチップ全体を通して様々な恩恵を受けることができる。
【０１４６】
ＮＲＯＭセルに２次注入を実行可能にするために、解決すべき１つの問題は、いわゆる「第２（セカンド）ビット効果」である。ＮＲＯＭセルでは、電子を所与の（例えば右）電荷蓄積領域に注入するときに、他方（例えば左）の電荷蓄積領域への電子の注入も避けることは極めて重要である。他の電荷蓄積領域へのあらゆる注入を避けることはできないので、逆読取り（上記で説明された）に起因して、この問題に対処しなくてはならない。
【０１４７】
ＮＲＯＭセルに２次注入を実行可能にするために、解決すべき別の問題は、いわゆる「ＲＡＣ問題」である。「ＲＡＣ」は、サイクル後の信頼性／保持を表す。電子分布の幅が広い（ＣＨＥと比べて）ので、上述の読取り問題に加えて、ハーフセルは消去するのが更に難しい（「消去劣化」）。（消去は通常、ホットホール注入（ＨＨＩ）を使用して行われる。）
【０１４８】
上記に記載された問題の両方（第２ビット効果、消去劣化）は、接合部から遠くでの電子注入が生じたことの結果である。
【０１４９】
以下に詳細に説明されるように、これらの問題を解決するために、効率的なプログラミングメカニズムを有する間に２つの問題、すなわち、
−プログラミング条件
−セル構造修正（インプラント）
が対処される。
【０１５０】
一般に、第２ビット効果及び消去劣化（ＲＡＣ問題）を低減するために、プログラミングにおける効率的な低電流及び低Ｖｂｌを維持しながら、本明細書に開示される技術は、以下を達成する。
１．電子注入を接合部に近付ける。これは、一般に、電子が接合部（ドレイン拡散）の近くで注入されるようにし、接合部から離れた（他のビット蓄積領域に向かって、或いはこの中への）電子の注入を阻止することを意味する。
２．接合部から離れて注入することができる電子にスレショルドが感知しないようにする。これは、一般に、電子の全てが接合部近くに注入される訳ではない場合、接合部から離れた電子に対して読取りメカニズムの感知を低下させることを意味する。これは、読取りメカニズム自体の変更ではないが、セル構成の結果である。
３．効率的な方法で２次電子を作成する。これは、一般に、低電力要件で２次電子を作成することを意味し、これによって内部電源の制約を緩和すると共に、必要とされる接点の数を低減する。
【０１５１】
効率的な方法で２次電子を作成することに関して、一般に、ホットキャリアの作成のための２つの要件、すなわち（ｉ）高電位、及び（ｉｉ）高電界が存在する。
【０１５２】
２次注入をサポートするための高い電位降下の生成
上述のように、基板に向かって加速されたホールは２次電子を作成する。一般に、２次電子の生成に伴って３つの加速電圧が存在する。
加速電圧１（Ｖ１）：
Ｖｄｓ、チャンネルホット電子（ｅ１）を生成、およそ３〜４．５ボルトなど。（Ｖｄｓは通常、Ｖｄより幾分小さい。）
加速電圧２（Ｖ２）：
Ｖｄ−Ｖｓｕｂ＋Ｖｂｉ、ホール（ｈ２）を加速、およそ５〜７．５ボルトなど。（Ｖｄ＝〜３−４．５Ｖ）−（Ｖｓｕｂ＝−１Ｖから−２Ｖ）＋（Ｖｂｉ＝〜１Ｖ）
加速電圧３（Ｖ３）：
加速電圧２と同じ、電子（ｅ３）を加速、およそ５〜７．５ボルトなど。
【０１５３】
２次電子（ｅ３）の注入のための総（理論上）加速電圧は、単に３つの加速電圧の和Ｖ１＋Ｖ２＋Ｖ３であり、およそ１３〜１９．５ボルトなど。使用する「適切な」合計は１５ボルトである。
【０１５４】
これとは対照的に、ＣＨＥでの電子の加速は、約３．５〜４．５ボルトに過ぎない、ソースとドレインとの間の電位差（降下）によって制御される。ＮＲＯＭセルでは、通常のＣＨＥ電圧は次表の通りである。
【表４】
2009525591.tif 000005
２次注入では、上述の３つの加速電圧Ｖ１、Ｖ２、Ｖ３を使用して、約１５ボルトの合計電位降下を容易に達成することができる。
【０１５５】
ＣＨＥでは、ソースからドレインに進むあらゆる電子は、注入される確率が比較的高い。２次注入では、加速は極めて高い（大きな電位降下に起因して）ものとすることができ、注入の確率（Ｔ）はＣＨＥに比べて極めて低い。
【０１５６】
一般に、１００，０００から１，０００，０００の１次電子毎に１つだけがＣＨＥ内に注入されることになるが、割合は、ＳＥＩに対して１００から１，０００毎にほぼ１つだけである。この効率の向上は、チャンネル電子のうち＞１％である２次電子についてだけである。これは、２次プログラミングが、１次に比べて極めて効率的であるが、より小さな電子源を有することを意味する。しかしながら、注入される（プログラミング事象あたり）必要があるのは数百程度の電子に過ぎない点を踏まえると、これらの数は実行可能である。
【０１５７】
高電界を有することは、２次電子（ｅ３）の生成の一助となる。高電界は、電子アクセプタであるホウ素（又はインジウム）によって生成することができる。一般に、２次電子生成は、基板深くに起こるので、基板深くにあるホウ素濃度を高めることによって２次電子生成を強化することができる。これは、エネルギー帯が平坦である「自然」基板にできる限り近いように、基板深くにある電界を増大させる。（その電位は基板電圧であり、空乏はない。）基板深くのホウ素濃度を増すことによって、より高い電界を基板電位で制御することができる。
【０１５８】
プログラミング条件
２次電子注入を使用する一般的な目的は、電力要件を低減し、これによって要求されるビット線接点の数を低減すると同時に、内部電源に関する制約を緩和することである。この目的及び他の目的は、以下を使用することによって達成することができる。
−低電流−プログラミングにおいて極めて低Ｖｗｌ。
−低電圧（Ｖｂｌ）−Ｖｓｕｂ及びＶｂｌの付加によって２次電子を加速するために基板に負電圧を加える。
【０１５９】
低Ｖｗｌを使用した、接合部に近い注入
アレイアーキテクチャにおいて、ワード線（ＷＬ）は、メモリセルのゲートに接続されている（及び接続することができる）。本開示のこの態様によれば、ワード線電圧（Ｖｗｌ）は、プログラミング効率を犠牲にしてできるだけ低く最適化され、電子エネルギーへの注入の依存性をより強くする。エネルギーが接合部（ドレイン、ビット線）に隣接して最大にされ、チャンネル内側で劇的に低くなるので、これは、接合部により近接した注入を生じることになる。これは、より低いＶｂｌ（Ｖｄ）及び接合部（ドレイン）に隣接したＶｇ−Ｖｂｌ注入条件の向上に起因して、より高いＶｗｌが接合部により近接した注入をもたらすことになる周知の事実（従来の理解）に反するものである。
【０１６０】
共通の理解では、Ｖｗｌを増大させると、接合部（ドレイン）に隣接してより狭い電子分布を得ることになる。この開示によれば、Ｖｗｌが減少した場合に、結果としてドレインに隣接してより良好な（より狭い）電子分布が得られることになる。これは、チャンネル深くではなく、接合部により近い場所で減少している電位降下のほとんどで生じる。
【０１６１】
問題は、これを行うことによってドレインに隣接してよりホットな電子が容易に生成されることである。これは公知である。しかしながら、その注入と相反しないゲートに向かって（電荷蓄積領域内に）電子を引き付けるのに必要な電界は、遙かに低い電界或いは負電界であり、よって、注入することはできないというのが共通の理解である。
【０１６２】
薄い下部酸化物を有することには大きな利点がある。ゲートの電界に逆らってＣＨＥを注入することはほとんど不可能であり、その理由は、上述のように、チャンネルホット電子がソースとドレインとの間の小さな電位差（Ｖｄｓ、約４〜５ボルト）からエネルギーを得るので、該チャンネルホット電子のエネルギーはあまり高くないからである。低Ｖｗｌを使用することによって、ＣＨＥは有意に低減される。
【０１６３】
ＮＲＯＭの場合、２次電子及びＯＮＯスタック上の極めて薄い（４ｎｍなど）下部酸化物を励起する約１５ボルトのエネルギーによって、下部酸化物との相互作用の確率は極めて低い（及び下部酸化物を通過する確率は相応に高い）。２次電子の平均自由行程（ＭＦＰ）は、下部酸化物の厚さとほとんど同じ程度であるので、注入を首尾良く行うことができる。下部酸化物が厚い（浮遊ゲートセルの比較的厚い（８−１０ｎｍ）酸化物程度など）場合、注入の確率が極めて急激に低下することになる。
【０１６４】
Ｖｗｌを低減し、ドレイン接合部にできる限り近づくように電位降下の多くを制限することで、接合部近くに注入するための効率的なメカニズムが提供される。
【０１６５】
従って、本開示のこの態様によれば、電子の２次注入は、最も薄い利用可能な下部酸化物（３−４ｎｍなど）と組み合わされた低Ｖｗｌ（Ｖｔ＋２から３ボルトなど）を使用することによって促進される。（以前は、Ｖｔ＋７ボルトのＶｗｌを使用するのが通常であった。）
【０１６６】
反転及び相対電圧
本明細書に記載される電圧の一部は、「Ｖｔ＋ｘ」（Ｖｔ＋数字）を用いている。Ｖｔは、一般に、チャンネルを導通させるのに必要なスレショルド電圧として定義される。例えば、Ｖｔは、Ｖｔ＝１．８＋／−０．８ボルトのような、約１．８ボルトである。下部酸化物（３２２）内の電界がゼロ或いは正（電子を引きつける）のいずれかである場合、これは、ＣＨＥか又はＳＥＩであるかに関わらず、注入の確率に影響を与えることはない。しかしながら、状況は静的ではなく動的である。電子が窒化物（３２４）に注入された場合、下部酸化物内の電界は「反対方向」（負の、反発する電子）になる。注入ポイントと窒化物（３２４）との間の電位降下が、注入を行うために非ゼロ及び負（反対方向の電子注入）である場合、この数ｘをポテンシャル障壁に付加しなくてはならない。例えば、酸化物に対するシリコン（基板）のポテンシャル障壁ゼロフィールドが３．２ｅＶ（電子ボルト）である場合、及び反対電位（窒化物内の電子などから）の別の０．５ボルトが存在する場合、電子は、３．７ｅＶを有する場合にのみ窒化物に注入することができる。よって、正電圧Ｖｇは、反転電位に打ち勝って窒化物（３２４）への電子の注入を可能にするためにだけゲート（３２６）に印加されなくてはならない。これは、ＣＨＥ並びにＳＥＩに対して当てはまり、下部酸化物（３２２）を超えて窒化物（３２４）に注入されるどの電子にも適用される。
【０１６７】
デバイスのプログラムされた状態においてＶｇとＶｄとの間に関連性があるので、反転ポイントに十分近い初期ポイントから開始しなくてはならず、これは、絶対電圧なしでデバイスの状態を定義することになる。ＶｄとＶｇとの間の関連性に関して、ゲート電位は通常、最大ドレイン電位よりも１ボルトを超えないほどになる。これは、１ボルト未満のプログラミングに基づく電界反転を反映する。プログラミングは通常このゲート電位よりも高い電圧で行われるので、反転電位に打ち勝つことになる。
【０１６８】
上述のように、低Ｖｗｌ（又は、ＣＨＥ注入に通常使用される８〜１０Ｖではなく、２次注入のためのＶｔ＋３ＶのようなＶｇ、両方とも正、表４を参照）を有することで、ＣＨＥ電子の注入が低減され、実質的に排除される。一般に、これは電界反転に起因する。通常、ＣＨＥ技術では、窒化物において確立された収集電界が存在する（高いＶｗｌが原因で）。低Ｖｗｌでは、この電界は反転され、加速エネルギーの約５ボルトのみを有するＣＨＥ電子の注入のサポートを中止し、チャンネルにＣＨＥ電子を押し戻すように働く。ＣＨＥ注入は極めて非効率的であるので、実質的に中止される。これとは対照的に、２次電子（ｅ３）のエネルギーは高い（１５Ｖなど）ので、２次電子はゲートの縦方向電界に対して注入することができ、そのエネルギーは、増大したポテンシャル障壁を乗り越えるほど十分に高い。
【０１６９】
ＰＩ最適化による遠い電子注入に対する読取り感度の低減
本開示のこの部分はかなり従来的なものであり、ＣＨＥ注入の制御と併せて使用されてきた。一般に、ここでの概念は、ホウ素濃度勾配を制御することにより、最も高いＶｔが接合部に近く、接合部から遠いＶｔがより低くなるように、狭いポケットインプラントの濃度を調整することである。接合部に自己整合されたポケットインプラント（米国特許第６，２１５，１４８号で開示されているような）は、接合部に近接して所望の高いＶｔを提供する。電子を注入する（ＣＨＥ又は２次注入のいずれかを使用して）ときに、プロセスは、接合部に近いより近接している高いＶｔを感知する。これは、読取り動作がポケットインプラント上の電子をより感知しやすいようにし、接合部から離れて存在する可能性がある電子を感知しにくくすることによって、読取り作業中の第２ビット効果を低減する助けとなる。
【０１７０】
ＰＩ濃度を低下しＣＷ濃度を増大することによるＲＡＣの改善
前回の項目（ＰＩを使用して接合部近くのＶｔを高めることによって、接合部から遠くにある電子に対する読取り感度を低下させるもの）では、目的は、接合部の近くから接合部から遠くまでのＰＩの勾配を大きくすることであった。一般に、より大きい方がより適切であるが、限度がある。ホウ素濃度がより高くなるにつれて、電子の分布はより小さく（狭く）なり、読取り動作にとっては望ましいことである。
【０１７１】
しかしながら、ホウ素濃度が益々高くなると、デルタずつＶｔを増大する必要がある電子の量が益々小さくなる。この場合の量はまたより狭い分布と同じである。この状況では、消去（ホール注入）を開始し、これを連続して（サイクルを通して）行うと、ホールは完全には電子に一致しない。ホールは移動しており、このホールの一部はチャンネルに向かって移動する。接合部への数ホールの移動によっても極めて大きなＶｔの低減を生じることになる。
【０１７２】
よって、ＰＩ勾配を大きくする概念が極端に取り入れられる場合には、電子は、接合部にあまりに近接して集中する可能性がある。狭い電子分布とこれに隣接したホール分布（消去後）によって保持が極めて不十分になる。電子分布へのホールの高電界に起因したあらゆるホール移動は、極めて大きな電圧降下を生じることになる。ＲＡＣ（サイクル後保持）は、電子分布が極めて狭い場合に不十分になる。保持について最適化するためには、できるだけ低いＰＩを有することが望ましい。但し、ＰＩは、Ｖｔ及びＲＡＣに機能するだけでなく、パンチスルー阻止にも機能する必要がある。
【０１７３】
ＲＡＣでは、狭いＰＩにおけるホウ素濃度を下げることが一般に適切である。これを補償するために、パンチスルー（消去パンチスルー）が劣化しないようにセルウェル（ＣＷ）の背景濃度を高くする必要がある。
【０１７４】
消去（ホットホール注入など）では、ゲート電圧Ｖｇは表面パンチスルーにとって最適である負になり、このことは、ＯＮＯに隣接してＣＷ濃度を低く維持し、且つ中間及び深い範囲のＣＷを増大するようにセル幅を調整した場合には、表面濃度がより低いのでより良好な保持をもたらすが、パンチスルーはより深い（高い）濃度によって対応されることを意味している。
【０１７５】
ここでの教訓は、２次注入に対応するだけでなく、消去及びＲＡＣにも対応するために、狭いポケットインプラント以外の他のことを行う必要があるということである。
【０１７６】
表面濃度を損なうことなく深ＣＷ濃度をより高く最適化することによる基板内の２次電子生成の改善
本開示のこの部分は極めて従来的なものである。より深いセルウェル（ＣＷ）によって、ホウ素濃度を更に高めることができ、これによって衝撃イオン化を基板電位にできる限り近付けることができるようになる（図５のｈ２、Ｍ１を参照）。これは、電位降下と高いホウ素濃度による電界との間に明確な相関関係があるので効果的である。
【０１７７】
実施例
本明細書に記載される目的を達成するために、ＮＲＯＭセルの構造に種々の変更を加えることができる。一般に、種々の変更から得られる個々のプロセス及び個々の構造は従来のものであり、広範な説明を必要としない。明らかになるように、これは主として、１次プログラミングツールとして２次電子注入を使用してＮＲＯＭセルの機能を良好にする動作方法である。
【０１７８】
実施例１−二重ポケットインプラント
図６は、２つのポケットインプラント（ＰＩ）、すなわち狭いポケットインプラント（ＰＩ−１）及び深いポケットインプラント（ＰＩ−２）を有するＮＲＯＭメモリセルを示す。
【０１７９】
一般に、セル６００（３００に相当）は、基板６１２（３１２に相当）内に離間して配置された２つの拡散部６１４及び６１６（３１４及び３１６に相当）、該２つの拡散部の間にあるチャンネル６２０（３２０に相当）、及びＯＮＯスタックを備え、該ＯＮＯスタックは、下部酸化物６２２（３２２に相当）と、窒化物６２４（３２４に相当）と上部酸化物６２６（３２６に相当）とを含み、これらは、チャンネル６２０の上方に配置され且つチャンネル６２０より僅かに広い（拡散部６１４，６１６の上に僅かにかかっている）。ゲート（ポリシリコンワード線（ＷＬ））は、分かり易く図示するために省略されている（図３の３２２を参照）。
【０１８０】
拡散部６１４及び６１６は、ソース及びドレイン（又は、上述のようにビット蓄積領域上で行われる作業に応じてドレイン及びソース）として機能し、通常はビット線拡散であるので、ビット線拡散部とも呼ぶことができる。この図では、右ビット蓄積領域（図３の３２３に相当）に電子を挿入するプログラミング動作では、左ビット線拡散部６１４がソースとしての役割を果たし、右ビット線６１６拡散部がドレインとしての役割を果たす。逆に、電子を左ビット蓄積領域（図３の３２１に相当）に挿入するプログラミング動作では、右ビット線拡散部６１６はソースとしての役割を果たし、左ビット線拡散部６１４はドレインとしての役割を果たす。
【０１８１】
ここで示される極性は、「ｎ−チャンネル」であり、メモリセルトランジスタ構造が、ホウ素などの電子アクセプタでドープされたセルウェル（ＣＷ）内（及びその上部）に形成されることを意味する。反対の極性、及び２次ホール注入の使用は機能する（但し効果的ではない）であろうが、完全性のために本開示に含めるものとみなされる。
【０１８２】
第１（又は狭い）ポケットインプラント（ＰＩ−１）は、サイクル後保持（ＲＡＣ）最適化の目的及び第２ビット最適化のために基板の表面近くに形成される。拡散部８１４の近くに（隣接し、接して）狭いポケットインプラント８３４の１つがあり、拡散部８１６の近くに（隣接し、接して）狭いポケットインプラント８３６の１つがある。
【０１８３】
同等のポケットインプラント（１２０）が、米国特許第６，２１５，１４８号に示されている（本明細書では図４Ａを参照）。ポケットインプラントはホウ素とすることができ、ホウ素ポケットインプラント８３４，８３６を生成する角度付インプラントを備えた米国特許第６，２１５，１４８号（'１４８特許）で説明されるように、２つのポケットインプラントステップで注入することができる。
【０１８４】
狭いポケットインプラントＰＩ−１は、６０ＫｅＶ及び縦方向の右及び左の２５度の角度で、１ｃｍ２当たり（約）１．５×１０１３の用量が注入されたホウ素（又はインジウム、又はこれらの組合せ）を含むことができる。
【０１８５】
'１４８特許はまた、リンインプラント（１２２）を備えたホウ素インプラント（１２０）を最初に含むダブルインプラントを開示している。（本明細書では図４Ａを参照。）この概念は、「二重ポケット」インプラントがビット線近くの横方向電界を増大させ、チャンネルの残りの部分で横方向電界を有意に低下させるものである。ホウ素インプラントは、１ｃｍ２当たり最大１〜５×１０１３の用量で３０〜１２０ＫｅＶであり、リンインプラントは、１ｃｍ２当たり最大０．５〜２．５×１０１３の用量で３０〜１００ＫｅＶである。
【０１８６】
このようなダブルインプラント（ホウ素からなり、リンによってカウンタドープされたもの）は、２次電子注入を増強するためのこの技術で使用できるが、必須ではない。必要であれば、ホウ素のダブルインプラントを用いて、狭いポケットインプラント（ＰＩ−１）の分布、すなわち求められる正確なロケーションへのホウ素の配置を強化する（更に制御を行う）ことができる。
【０１８７】
狭いホウ素ポケットインプラントＰＩ−１は、比較的高いエネルギーで注入されたときに、基板６１２内の電界を増強し、従って、２次電子（ｅ３）生成の確率Ｍ２（図５を参照）を高める。このより高いホウ素濃度は、２次電子を加速するのに効果的でもあり、よって注入の確率Ｔが高くなる。
【０１８８】
第２ポケットインプラントＰＩ−２は、２次電子（ｅ３）の生成を最適化（増強）し、消去中の「バルクパンチスルー」を最適化するために基板内に深く形成される。（パンチスルーは、バルクの表面上又はバルク内深くにあることができる。この点で、「表面下パンチスルー」とも呼ばれる。）第２（又は深い）のポケットインプラントＰＩ−２は、基板内に深く形成され、通常はホウ素である。
【０１８９】
深いポケットインプラント６４４は、対応する狭いポケットインプラント６３４のほぼ真下で、拡散部６１４のチャンネル側に狭いポケットインプラント６３４と拡散部６１４の両方から離間して位置付けられる。深いポケットインプラント６４４は角度が付けられ、ビット線拡散部６１４と自己整合される。深いポケットインプラント６４４は、ビット線拡散部６１４の約半分の深さからビット線拡散部６１４の深さまで、或いは、更に基板内に幾分延びている。
【０１９０】
同様にして、深いポケットインプラント６４６は、対応する狭いポケットインプラント６３６のほぼ真下で、拡散部６１６のチャンネル側に狭いポケットインプラント６３６と拡散部６１６の両方から離間して位置付けられる。深いポケットインプラント６４６は、角度が付けられ、ビット線拡散部６１６と自己整合される。深いポケットインプラント６４６は、ビット線拡散部６１６の約半分の深さからビット線拡散部６１６の深さまで、或いは基板内に幾分延びている。
【０１９１】
同等のポケットインプラント（４１）が'２１９特許で示されている（明細書の図３Ｃを参照）。深いポケットインプラントＰＩ−２は、０〜１５°の角度及び１０〜２０Ｋｅｖのエネルギーで０．５〜６×１０１３／ｃｍ２（単位面積当たりのドーパント用量）とすることができ、ホウ素又はインジウム、或いはホウ素及び／又はインジウムを含む化合物又は合金とすることができる。
【０１９２】
一般に、狭いポケットインプラント６３４及び６３６の目的は、接合部６１４及び６１６それぞれの近くに電子注入を集中（増強）することによって、第２ビット効果及び／又はＲＡＣ問題（並びにプログラム及び消去パンチスルー）を改善することである。一般に、深いポケットインプラント６４４及び６４６の目的は、２次電子の生成を改善（並びにパンチスルーの改善）することである。
【０１９３】
この実施例では、ポケットインプラント（ＰＩ−１、ＰＩ−２）が支配的なホウ素濃度であるように、背景は低いＣＷである。例えば、セルウェル（ＣＷ）は、約１．０〜１．５×１０１７／ｃｍ３ホウ素（又はインジウム）の背景濃度を有する。
【０１９４】
一般的に言えば、１０１３から１０１５の範囲のドーパント濃度が１ｃｍ２当たり（平方センチメートル、面積当たりの用量）で通常指定されることを観察することができる。１０１６及びこれより上の範囲の濃度は、通常、ｃｍ３（立方センチメートル、体積当たりの用量）で指定される。一般に、単位面積当たりの数は、適用される（付随する）量を指示するのに使用され、単位体積当たりの数は、シリコンにおける結果用量を指示するのに用いられる。
【０１９５】
チャンネル６２０は、有効長さＬｅｆｆを有する。図６に示されるように、Ｌｐｉは、狭いポケットインプラント拡散部ＰＩ−１の長さであり、Ｌｅは、２次注入から生じた電子分布の長さ（「幅」と呼ばれる）である。図では、電子分布が曲線８３０（破線）で示されている。
【０１９６】
ここに示される概念は、電子分布Ｌｅがホウ素分散Ｌｐｉよりも広く（長く）（Ｌｐｉ＜Ｌｅ）、これによって、接合部から極めて遠くにある電子に対する感度（読取り中の）を低減するものである。
【０１９７】
以下の寸法は例示的なものである。
−下部酸化物層６２２は、３から６ｎｍ、例えば４ｎｍ厚さとすることができる。
−中間窒化物層６２４は、３から８ｎｍ、例えば４ｎｍ厚さとすることができる。
−上部酸化物層６２６は、５から１５ｎｍ、例えば１０ｎｍ厚さとすることができる。
−ビット線拡散部６１４，６１６の深さ：約５０ｎｍ（基板６１２の表面から始まる）
−チャンネル６２０の長さ（Ｌｅｆｆ）：約８０ｎｍ（６０ｎｍ技術で）
−狭いポケットインプラントＰＩ−１の長さ（Ｌｐｉ）：約１５ｎｍ
−電子分布の幅（Ｌｅ）：約２０ｎｍ
−狭いポケットインプラントＰＩ−１の深さ：ビット線拡散部の深さの約１／３から１／２（基板６１２の表面から始まる）
−深いポケットインプラント（ＰＩ−２）の深さ：ビット線拡散部の深さの約１／３で始まりビット線拡散と少なくとも同じ深さ。
【０１９８】
ポケットインプラント（ＰＩ−１及びＰＩ−２）は、ＯＮＯスタック（ゲート構造のためにポリシリコンで覆うことができる）に自己整合される（図示せず、図３の３２８を参照）。
【０１９９】
アンチ−パンチスルー(ＡＰＴ)は、ワード線（図示せず、例えば'２１９特許を参照）の間の他の軸で行うことができる。
【０２００】
この実施例（図６）で行われる幾つかの仮定は、
１．ＣＷは標準である。
２．ＰＩ−Ｂ（現在に比べて低減されている）
３．深いＰＩ、ＣＷ及びＡＰＴによるＰＴ制御
である。
【０２０１】
この実施形態は、以下のことを利用する。
−低ＣＷ背景
−読取り及びＲＡＣオプションに対して必要とされるような傾斜ホウ素ＰＩ
−効率的な２次生成及び消去における改良された深いＰＴを有するための傾斜深いＰＩ（より高いエネルギーの異なる角度）
ＡＰＴ−チャンネル領域の外側の２次を増大させ、ＷＬ間のＰＴを制御する−読取り及びＲＡＣ改善の部分。
【０２０２】
この実施形態（ダブルＰＩ）の幾つかの利点は以下の通りである。
−簡単なプロセスであること
−適切な２次電子生成及び注入を提供すること
−より小さなＶｔ分布をもたらすこと
−第２及び第３ノブ（深いＰＩ及びＡＰＴ）に起因して適切なＬｐｉ＜Ｌｅを有すること。
【０２０３】
この実施形態（ダブルＰＩ）の幾つかの欠点は、
−深いＰＩに起因して降伏がより低い
こととすることができる。
【０２０４】
実施例２−Ｖｔインプラント及びＰＩ
図７は、Ｖｔインプラント（Ｖｔ＃１、Ｖｔ＃２、Ｖｔ＃３）と単一の（ダブルではない）ポケットインプラント（ＰＩ−１、ＰＩ−２）とを有するＮＲＯＭメモリセル７００（６００に相当）を示す。
【０２０５】
一般に、セル７００（３００に相当）は、基板７１２（３１２に相当）内に２つの離間して配置された拡散部７１４及び７１６（３１４及び３１６に相当）と、２つの拡散部の間にあるチャンネル７２０（３２０に相当）と、ＯＮＯスタックとを備え、該ＯＮＯスタックは、下部酸化物７２２（３２２に相当）、窒化物７２４（３２４に相当）、及び上部酸化物７２６（３２６に相当）を含み、これらは、チャンネル７２０の上方に配置され該チャンネル７２０よりも僅かに広い（拡散部７１４，７１６に僅かにかかっている）。ゲート（ポリシリコンワード線（ＷＬ））は、明確に図示するために省略されている（図３の３２２を参照）。
【０２０６】
拡散部７１４及び７１６は、ソース及びドレイン（又は、上述のように、ビット蓄積領域上で行われる作業に応じてドレイン及びソース）として機能し、通常はビット線拡散であるので、ビット線拡散部とも呼ぶことができる。この図では、右ビット蓄積領域（図３の３２３に相当）に電子を挿入するプログラミング動作では、左ビット線拡散部７１４はソースとしての役割を果たし、右ビット線７１６拡散がドレインとしての役割を果たす。逆に、電子を左ビット蓄積領域（図３の３２１に相当）に挿入するプログラミング動作では、右ビット線拡散部７１６はソースとしての役割を果たし、左ビット線拡散部７１４はドレインとしての役割を果たす。
【０２０７】
ここに示される極性は、「ｎ−チャンネル」であり、メモリセルトランジスタ構造が、ホウ素などの電子アクセプタでドープされたセルウェル（ＣＷ）内（及びその上部）に形成されていることを意味する。反対の極性、及び２次ホール注入の使用は機能する（但し、効果的ではない）であろうが、完全性のために本開示に含めるものとみなされる。
【０２０８】
狭いポケットインプラント（ＰＩ−１）は、サイクル後保持（ＲＡＣ）最適化の目的及び第２ビット最適化のために基板の表面近くに形成される。拡散部７１４の近くに（隣接し、接して）狭いポケットインプラント７３４の１つがあり、拡散部７１６の近くに（隣接し、接して）狭いポケットインプラント７３６の１つがある。
【０２０９】
この実施形態（図７）の狭いポケットインプラント７３４、７３６は、前回の実施形態（図６）の狭いポケットインプラント６３４，６３６と実質的に同一とすることができる。
【０２１０】
狭いポケットインプラント７３４，７３６は、６０Ｋｅｖで、１ｃｍ２当たり１．５×１０１３の用量で縦方向の右及び左の２５度の角度で注入されたホウ素（又はインジウム、又はこれらの組合せ）を含むことができる。
【０２１１】
狭いホウ素ポケットインプラントＰＩ−１は、比較的高いエネルギーで注入されたときに、基板８１２内の電界を増強し、従って、２次電子生成の確率Ｍ２を高める。この高いホウ素濃度は、２次電子を加速するのに効果的でもあり、よって注入の確率Ｔが高くなる。
【０２１２】
この実施例は、一般に、前回の（図６）実施例と同じ目標を有する。狭いポケットインプラントは、前回の実施例と同じ役割を果たす。しかしながら、この実施例では、第２の深いポケットインプラントＰＩ−２が形成される代わりに、Ｖｔインプラントを用いて２次電子生成が増強される。
【０２１３】
Ｖｔインプラントは、設計者のツールボックスにおいて公知のツールであり、ＯＮＯ後、ゲート酸化物の後に行うことができ、サーマルバジェットのごく僅かしか使用しない。
【０２１４】
この実施例では、以下のような３つのＶｔインプラントが示されている。
【０２１５】
第１ＶｔインプラントＶｔ＃１は、５〜１０×１０１２／ｃｍ２ホウ素（又はインジウム）などの低ホウ素濃度であり、基板の表面下の接合部（又は拡散）深さ（狭いポケットインプラントと同等）の（約）１／４又は１／３などの第１の深さ（ｄ１）まで基板７１２の（実質的な）表面から延びる。（接合深さは、通常、８０〜１００ｎｍである。）第１ＶｔインプラントＶｔ＃１の目的は、狭いインプラント６３６と一般に同じであり、狭いポケットインプラントと併せて、或いはその代わり（従って代替として）のいずれかで使用することができる。
【０２１６】
第２ＶｔインプラントＶｔ＃２は、１〜５×１０１３／ｃｍ２ホウ素（又はインジウム）などのより高いホウ素濃度であり、第１ＶｔインプラントＶｔ＃１（言い換えるとｄ１から）から基板の表面下の接合部（又は拡散）深さの１／２などの第２の深さ（ｄ２）まで延びる。第２ＶｔインプラントＶｔ＃２は省くことができ、単に、第１ＶｔインプラントＶｔ＃１から第３ＶｔインプラントＶｔ＃３への遷移を可能にする働きをする。Ｖｔ＃２が省かれた場合には、その機能は、ＣＷの背景濃度が引き継ぐことができる。
【０２１７】
第３ＶｔインプラントＶｔ＃３は、１〜５×１０１３／ｃｍ２ホウ素（又はインジウム）などの更に高いホウ素濃度であり、第２ＶｔインプラントＶｔ＃２（言い換えると、ｄ２から）から基板の表面下１００ｎｍなどの第３の深さ（ｄ３）に延びる。Ｖｔ＃３は、接合部深さの約１／２（Ｖｔ＃２がある場合）から接合部の下部或いはこれを越えて延びる。Ｖｔ＃２が省かれた場合、Ｖｔ＃３がＶｔ＃１の下部から始まり接合部の下部にまで及ぶ。
【０２１８】
第３ＶｔインプラントＶｔ＃３は、前回の実施形態の第２の深いポケットインプラント（ＰＩ−２）の「代わり」とみなすことができ、２次電子生成を増強するための条件を生成し、消去中のバルクＰＴ阻止としての働きをする。
【０２１９】
第３ＶｔインプラントＶｔ＃３の位置付けは、ビット線拡散の下部半分にほぼ隣接した前回の実施形態の第２の深いポケットインプラント（ＰＩ−２）の位置付けに相当し、ビット線拡散の下に延びることができる。
【０２２０】
第３ＶｔインプラントＶｔ＃３は、チャンネル内の正確な電位分布を推測するのではないので、前回の実施形態の第２の深いポケットインプラント（ＰＩ−２）よりも優れていると見なすことができ、Ｖｔ＃３では、２次生成の好適な条件がこの帯域のあらゆる場所で作成される。ホール（ｈ２）の全てが同じ経路をとるわけではないが、これらは全てＶｔ＃３を通過することになる。前回の実施形態の第２の深いポケットインプラント（ＰＩ−２）とは異なり、Ｖｔ＃３は、適切なホウ素濃度を生じるための遙かに簡単な方法を提供する。
【０２２１】
上述のように、Ｖｔ＃２は省くことができるが、該Ｖｔ＃２の主な目的は、Ｖｔ＃１とＶｔ＃３との間の遷移を最適化するための「ノブ」を提供することである。（「ノブ」は、何かを調整する１つの方法であり、よって、分布をより良好に最適化できる別のパラメータを有する。）
【０２２２】
この実施例では、Ｖｔインプラントのオプションが存在するように背景は低ＣＷである。例えば、セルウェル（ＣＷ）は、約１．０×１０１７／ｃｍ３ホウ素の背景濃度を有する。背景ＣＷ濃度は、前回の実施形態（図６）よりもこの実施形態（図７）では僅かに低いことに留意されたい。
【０２２３】
チャンネル７２０は、有効長さＬｅｆｆを有する。図７に示されるように、Ｌｐｉは、狭いポケットインプラント拡散部ＰＩ−１の長さであり、Ｌｅは、２次注入から生じた電子分布の長さ（「幅」と呼ばれる）である。図では、電子分布が曲線７３０（破線）で示されている。これは、一般に前回の実施形態（図６）から生じた結果と同じである。
【０２２４】
ここに示される概念は、電子分布Ｌｅがホウ素分散Ｌｐｉよりも広く（長く）（Ｌｐｉ＜Ｌｅ）、これによって接合部から極めて遠くにある電子に対する感度（読取り中）を低減するものである。
【０２２５】
以下の寸法は例示的なものである。
−下部酸化物層７２２は、３から６ｎｍ、例えば４ｎｍ厚さとすることができる。
−中間窒化物層７２４は、３から８ｎｍ、例えば４ｎｍ厚さとすることができる。
−上部酸化物層７２６は、５から１５ｎｍ、例えば１０ｎｍ厚さとすることができる。
−ビット線拡散８１４，８１６の深さ：約５０ｎｍ（基板７１２の表面から始まる）
−チャンネル７２０の長さ（Ｌｅｆｆ）：約８０ｎｍ（６０ｎｍ技術セルで）
−狭いポケットインプラント（ＰＩ−１）の長さ（Ｌｐｉ）：約１５ｎｍ
−電子分布の幅（Ｌｅ）：約２０ｎｍ
−狭いポケットインプラントＰＩ−１の深さ：ビット線拡散部の深さの約１／３から１／２（基板７１２の表面から始まる）
−Ｖｔインプラントの深さ−上記に説明されている。
【０２２６】
この実施形態の利点は、次のことを含むことができる。
−簡単なプロセスであること
−適切な２次注入を提供すること
−Ｖｔ分布が現在の技術よりも改善されており、ＰＩにあまり依存しないこと
−第２、第３、及び第４ノブ（深いＰＩ、ＡＰＴ、及びＶｔインプラント）に起因してＬｐｉ＜Ｌｅが良好であること。
【０２２７】
この実施形態の欠点は、
−深いＰＩに起因して降伏がより低いこと
を含むことができる。
【０２２８】
この実施形態は、以下のことを利用する。
−Ｖｔインプラントのためのオプションを残しておくための極めて低いＣＷ
−Ｖｔ＃１−表面低用量
−Ｖｔ＃２−表面のより高い用量（スキップされる可能性が高い）
−Ｖｔ＃３−２次生成のためのより高い用量及び改善された深いＰＴ
−ＰＩ−第２ビットを改善するためのもの
−ＡＰＴ−チャンネル領域の外側の２次を増大させ、ＷＬ間のＰＴを制御する−第２ビットを改善する。
【０２２９】
全体的プロセスフロー
ビット線接合部に自己整合された狭いポケットインプラント（６３４，６２６、及び７３４、７３６など）を形成するための技術は、スレショルド電圧インプラント（Ｖｔ＃１、Ｖｔ＃２、Ｖｔ＃３など）を形成するための技術として公知であり、本明細書において多くの説明を必要としない。例えば、米国特許第６，２１５，１４８号及び米国特許第６，４２９，０６３号を参照されたい。
【０２３０】
深いポケットインプラントを形成するための技術も公知である。例えば、ホウ素（フッ化ホウ素ＢＦ２を使用できる）、又はインジウム、又はホウ素及び／又はインジウムを含む化合物或いは合金などの例示的なポケットインプラント、及びこれを注入するためのプロセスを開示している、米国公開特許出願第２００６００８４２１９号を参照されたい。
【０２３１】
結論
本開示は、２次電子注入（ＳＥＩ）がどのようにしてＮＲＯＭの実行可能な注入メカニズムになることができるかを説明しており、更に、画期的な考え方となるもの、及び極めて簡単な実施が何であるかを示している。上記に引用されている幾つかの特許は、ＮＲＯＭにおいて２次電子注入は避けられるものであり、ＮＲＯＭについて設計されている概念を示している。（浮遊ゲートセルとは対照的に、電荷蓄積媒体での電子注入の正確なロケーションは重要でない。）
【０２３２】
第１の「新しい事実」は、注入の初めからこのような低Ｖｇ（Ｖｗｌ）に進むことができ、明らかに所与のデルタＶｔ後には、ゲートの反対電界であるもの、すなわち従来の考え方ではプログラムできないことを意味する電子注入と相対するものを見出すことができることである。
【０２３３】
第２の「新たしい事実」は、Ｖｇ（Ｖｗｌ）を低減することによって、電子分布の幅を、これまで考えられていたように広くではなく、より狭く制御することができることである。
【０２３４】
これに加えて及びこれをサポートするのは、
−読取りに役立つ狭いインプラント
−２次電子の効率的な生成を助ける深いポケットインプラント（又はＶｔインプラント）（他方、これまでは、これは避けようとする状況であった）
−ＲＡＣ制限のために、読取り改善を要求するどのようなレベルにも狭いポケットインプラントを増やすことができない点を理解すること、
である。
【０２３５】
第３ＶｔインプラントＶｔ＃３及び深いポケットインプラント（ＰＩ−２）の目的は、２次電子注入（ＳＥＩ）のための２次電子（ｅ３）を生成する確率（Ｍ２）を強化する（数値的に高める）ことである。低（負）Ｖｓｕｂは、２次電子注入の確率（Ｔ）を強化する（数値的に高める）。低Ｖｗｌ（Ｖｇ）を印加すると、２次注入は増大（数値的に）しないが、それにも関わらず上述のように電子分布を制御（狭く）することによって２次注入を（定性的に）増強する。低Ｖｗｌ（Ｖｇ）はまた、チャンネルホット電子（ＣＨＥ）注入を大幅に低減（抑制）又排除するよう機能する。（一般に、Ｖｇ（Ｖｗｌ）はＣＨＥ注入をサポートするには不十分である。）
【０２３６】
本開示は、ＮＲＯＭセルの電荷蓄積領域への電子の注入が、主要注入メカニズムとして２次電子注入を使用して首尾良く実現できる（電子注入を使用するシングル−又はマルチ−レベルセルプログラミングなどの所与の作業中）と共に、チャンネルホット電子注入は大幅に抑制される（０を含む）ことを示している。数値的な観点から、プログラミングステップ中、ＮＲＯＭセルの電荷蓄積領域に注入される電子の圧倒的多数は、チャンネルホット（又は「１次」）電子（ｅ１）ではなく、２次電子（ｅ３）になる。２次電子（ｅ３）対１次電子（ｅ１）の比率は、以下を含む少なくとも９９：１（９９％が２次電子）までである。
実質的に１００％が２次電子；
約９９％が２次電子；
約８０％が２次電子；
約６５％が２次電子；
約５０％が２次電子；
約３５％が２次電子；
少なくとも９８：１（９８％が２次電子）；
少なくとも９５：１（９５％が２次電子）；
少なくとも９０：１（９０％が２次電子）；及び
少なくとも２：１（５０％が２次電子）。
上の数字は、その必然的帰結を含み（意味し）、例えば、実質的に１００％のＳＥＩは、実質的に０％のＣＨＥを意味し、約９９％のＳＥＩは約１％のＣＨＥを意味する等々。
【０２３７】
グラフ及びチャート
本特許出願のベースとなる暫定出願（「暫定」）では、本明細書に記載される概念の妥当性を示す幾つかのフォイル（１０〜１７ページ）を表すことができる。これらは、シミュレーション及び／又は実験に基づくことができ、権利を侵害することなく、単に理解を助けるために暫定出願において提示され本明細書で明確に議論されることを理解されたい。
【０２３８】
暫定ページ１０、表題「２．２次特許説明−低減されたＶｗｌ」
「プログラミング対スプリット」と題された左側のグラフは、プログラミング中にゲート電圧Ｖｇ（本明細書の目的において、ワード線電圧Ｖｗｌと同等である）が低減される（Ｖｇ＝Ｖｔ＋７．５ＶからＶｇ＝Ｖｔ＋２Ｖに）と、ドレイン電位（Ｖｄｐ）を増大させる必要があることを示している。これは、プログラミングにおいてゲート電圧（Ｖｇ又はＶｗｌ）を僅かに（だけ）低減することによって、必要なプログラミング電圧が実際に増大することを示しており、プログラミング電圧（及び電流）を低減するとされた（上記で）目的とは逆である。これは期待される結果である。
【０２３９】
「第２ビット効果」と題された右側のグラフは、低Ｖｇにも関わらず、Ｖｓｕｂを利用することによってプログラミング電圧を下げることができることを示している。これは、高Ｖｇ＝Ｖｔ＋７．５Ｖから低Ｖｇ＝Ｖｔ＋３Ｖまで低下させたときには、実際の動向はないが、より低い電圧（Ｖｇ＝Ｖｔ＋２Ｖ）に進むと、第２ビット効果は劇的に上昇することを示しており、これは期待される結果である。
【０２４０】
次に、本開示の教示が、プログラミング電圧を上昇させず、更に第２ビット効果に伴う問題を生じることなく、Ｖｇを低減するためのメカニズムをどのように提供するかを示す。
【０２４１】
暫定ページ１１，表題「２．２次特許説明−低減されたＶｗｌ」
「プログラミング対Ｖｄ」と題されたグラフは、Ｖｓｕｂがゼロを下回って低減されると、プログラミング電圧は、プログラミング電圧及び狭い電子分布（Ｌｅ）において結果として生じる望ましい減少を伴って、高及び低Ｖｇの両方に対して低減することができることを示している。
【０２４２】
Ｖｓｕｂを増大させ（より負になるように）、及びＶｗｌを減少させると、極めて低いＶｂｌをもたらすことができる。Ｖｂｌにおける減少は、
１.２次注入−合計加速電圧Ｖｂｌ−Ｖｓｕｂ
２．より低いＩｐｒｏｇ、従って、ビット線抵抗による小さい電圧（Ｉ×Ｒ）降下
に起因する。
【０２４３】
暫定ページ１２，表題「２．２次特許説明−低減されたＶｗｌ」
「プログラミング対スプリット」と題されたグラフは、ページ１１と同等であり、高及び低Ｖｇの両方が、プログラミング電圧の観点から負バルク電圧（Ｖｂ、Ｖｓｕｂ）により恩恵を受けることを示している。
【０２４４】
このグラフは、Ｖｓｕｂに対してプログラミング速度の依存が極めて高いことを示している。従って、−２ＶのＶｓｕｂ低減は、Ｖｄｐ（Ｖｔ＋３Ｖ）における１．３Ｖの低減に変換される。
【０２４５】
暫定ページ１３，表題「２．２次特許説明−低減されたＶｗｌ」
「第２ビット効果」と題されたグラフは、高又は低Ｖｇのいずれかに対してＶｓｕｂを高めると、第２ビット効果が低下させることを示している。（逆に、Ｖｓｕｂを低くすると、第２ビット問題を回避するのに有利である。）同様に、Ｖｇを低（Ｖ５＋３Ｖ）から高（Ｖｔ＋７．５Ｖ）に高くすると、第２ビット問題が悪化する。言い換えると、低Ｖｇ（Ｖｗｌ）及び負Ｖｓｕｂ（Ｖｂ）を有すると、第２ビット効果に関して有利であることが示されている。
【０２４６】
このグラフは、負Ｖｓｕｂが更に悪い第２ビット効果を有する可能性があること、及びより高いＶｇを有すると、より広い電子分布（Ｌｅ）及びより悪い第２ビット効果を生じる可能性があることを示している。
【０２４７】
暫定ページ１４、表題「２．２次特許説明−低減されたＶｗｌ」
「第２ビットにおけるＯＮＯ効果」と題されたグラフは、２次注入を使用して第２ビット効果に対するＯＮＯの厚みの影響であると思われるものを示す。実際に示されているものは、条件を最適化することによって、シリコンの内側に非２次（ＣＨＥ）注入とほとんど同一である２次（ＳＥＩ）第２ビットを改善できることである。
【０２４８】
従って、低減されたＶｇ及び負Ｖｓｕｂは、低プログラミング電流を提供し、次いで、セルインプラントを（上述のように）最適化することによって、１次と２次注入間のデルタを、第２ビットの観点からほとんど排除することができる。
【０２４９】
このグラフは、より厚い窒化物（６ｎｍ）が、ＣＨＥよりも２次注入条件においてよい強い最良第２ビット効果を表すことを示している。
【０２５０】
暫定ページ１５、表題「２．２次特許説明−低減されたＶｗｌ」
「プログラミング対スプリット」と題されたグラフは、デバイスが、Ｖｓｕｂ＝０のときにより長く描かれた寸法Ｌｄにスケーリングされると、プログラミング電圧が高くなることを示す。２次では、描かれた寸法Ｌｄに対する感度は、非２次（ＣＨＥ）の場合よりも低くなる。
【０２５１】
このグラフは、効果がチャンネル長さ（Ｌｄ）の広い範囲にわたって確認されたこと、及び２次プログラミングがＬｅｆｆを感知しない（及びスケーラブルである）ことを示す。
【０２５２】
暫定ページ１６、表題「２．２次特許説明−低減されたＶｗｌ」
「Ｉｄ対Ｖｄ」と題されたグラフは、期待されたプログラミング電流（Ｉｄ）の実施例を示す。高Ｖｔコーナーを備えた１．５ボルトのＶｔウィンドウ（Ｖｇ＝Ｖｔ＋２．２５ＶからＶｇ＝Ｖｔ＋３．７５Ｖまで）を仮定すると、プログラミング電流は、７μＡ（ミクロアンペア）、１５μＡ、２２μＡになるように外挿される。（例えば）７０ｎｍ技術（デバイス）から５０ｎｍに移るときには、これらの数字の全てを、約５／７だけスケーリングしなくてはならない。
【０２５３】
これは、単にＶｗｌの選択に基づくプログラミング電流Ｉｐｒｏｇにおける５−倍（５ｘ）又はそれ以上の改善を表す。
【０２５４】
以下のような結果を得えいことができる（低Ｖｗｌを使用した場合）。
−低Ｖｔセルに対して、Ｉｐｇｍ〜２２μＡ
−高Ｖｔセルに対して、Ｉｐｇｍ〜７μＡ
−典型的な場合（分布の中心）では、Ｉｐｇｍ〜１５μＡ
これらは、要求されるプログラミング電流（Ｉｐｒｏｇ）において多数（５ｘ又はそれ以上）の改善（低減）を表す。
【０２５５】
一般に、本明細書に記載される２次注入（ＳＥＩ）及び技術を使用して得られるプログラミング電流（Ｉｐｒｏｇ）における改善は、少なくとも１．５ｘ小さい、２ｘ小さい、少なくとも３ｘ小さい、少なくとも４ｘ小さい、少なくとも５ｘ小さい、少なくとも６ｘ小さい、少なくとも７ｘ小さい、少なくとも８ｘ小さい、少なくとも９ｘ小さい、及び少なくとも１０ｘ小さいを含む、ＣＨＥに対して少なくとも１．５〜１０ｘ小さい。
【０２５６】
暫定ページ１７、表題「２．２次特許説明−低減されたＶｗｌ」
「Ｉｄ及びＩｓｕｂ対Ｖｄ」及び「Ｉｓｕｂ／Ｉｄ比対Ｖｄ」と題されたこのページのグラフは、負Ｖｓｕｂをオンチップ電源によって供給しなくてはならないことを考慮した基板電流（Ｉｓｕｂ）に対する調査を示す。
【０２５７】
図示されるように、プログラミング中の基板電流（Ｉｓｕｂ）は極めて小さい。例えば、
−Ｖｄｓ＝３．５Ｖでは、Ｉｓｕｂ：Ｉｄの比は〜１／５０
−最大平均Ｉｓｕｂ＝プログラムされたセルに対して２倍。Ｉｐｒｏｇ＝１５μＡ／２５＝〜０．５μＡ
−Ｖｄｓ＝３．０Ｖでは、Ｉｓｕｂ：Ｉｄの比は〜１／２００
−最小平均Ｉｓｕｂｚ＝消去されたセルに対して１倍。Ｉｐｒｏｇ＝１５μＡ／２００＝〜０．１μＡ
である。
【０２５８】
幾つかの例示的な態様及び実施形態を上記で説明してきたが、当業者であれば、幾つかの修正、置換、付加、及びこれらの小結合が理解されるであろう。従って、以下に添付される請求項、及び後で導入される請求項は、全てのこのような修正、置換、付加、及び小結合を含むように解釈されるものとする。
【図面の簡単な説明】
【０２５９】
【図１】従来技術による電界効果トランジスタ（ＦＥＴ）の定型断面図である。図の左は、ＦＥＴの概略記号である。
【図２】従来技術による浮遊ゲートメモリセルの定型断面図である。図の左は、浮遊ゲートメモリセルの概略記号である。
【図２Ａ】従来技術による浮遊ゲートメモリセルのプログラミング及び消去メカニズムを示す図である。
【図２Ｂ】従来技術による浮遊ゲートメモリセルのプログラミング及び消去メカニズムを示す図である。
【図３】従来技術の２ビットＮＲＯＭメモリセルの定型断面図である。図の左は、ＮＲＯＭメモリセルの概略記号である。
【図３Ａ】従来技術によるＮＲＯＭメモリセルのプログラミング及び消去メカニズムを示す図である。
【図３Ｂ】従来技術によるＮＲＯＭメモリセルのプログラミング及び消去メカニズムを示す図である。
【図３Ｃ】従来技術によるＮＲＯＭメモリセルのプログラミング及び消去メカニズムを示す図である。
【図３Ｄ】従来技術によるＮＲＯＭメモリセルのプログラミング及び消去メカニズムを示す図である。
【図４】従来技術によるＮＲＯＭメモリセルによるメモリセルアレイを示す図である。
【図５】従来技術による２次電子注入のためのメカニズムを示す浮遊ゲートメモリセルの定型断面図である。
【図６】本開示の実施形態に従うＮＲＯＭセルの定型断面図である。
【図７】本開示の実施形態に従うＮＲＯＭセルの定型断面図である。
【図１】
2009525591.tif 000006
【図２】
2009525591.tif 000007
【図２Ａ】
2009525591.tif 000008
【図２Ｂ】
2009525591.tif 000009
【図３】
2009525591.tif 000010
【図３Ａ】
2009525591.tif 000011
【図３Ｂ】
2009525591.tif 000012
【図３Ｃ】
2009525591.tif 000013
【図３Ｄ】
2009525591.tif 000014
【図４】
2009525591.tif 000015
【図５】
2009525591.tif 000016
【図６】
2009525591.tif 000017
【図７】
2009525591.tif 000018
【国際調査報告】
2009525591.tif 000019