(57)【要約】【課題】  キャリア移動度を増大させるための、応力が加えられたチャネルを含むトランジスタ構造体を提供すること。【解決手段】  十分に高い置換炭素含有量を有するＳｉ：Ｃを堆積できるプロセスは本質的に非選択的であるにもかかわらず、ＮＦＥＴのチャネル領域に張力を加えることにより電子移動度を有効に増大させるように１パーセントを超える置換炭素含有量を有する埋め込みシリコン炭素（Ｓｉ：Ｃ）が、スーパー・ダマシン・プロセスにおいて、Ｓｉ：Ｃを有するトランジスタ・ゲート構造体により形成されたギャップ又はトレンチを過剰充填し、研磨して、隆起したゲート構造体の表面まで又はそれより下方までＳｉ：Ｃをエッチングし、トランジスタのソース及びドレインの上方にある選択された領域内にのみＳｉ：Ｃを残すことによって達成される。【選択図】      図６
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【特許請求の範囲】
【請求項１】
ゲート領域、シリコン基板内に形成された、チャネル領域及び前記チャネル領域の両端における前記ゲート領域に隣接したソース／ドレイン領域と、
前記シリコン基板内に延び、かつ、前記シリコン基板の表面から突出する、前記ソース／ドレイン領域に隣接した隆起した分離構造体と、
前記ソース／ドレイン領域にわたって延びるＳｉ：Ｃ材料物質であって、前記Ｓｉ：Ｃ材料物質の一部は前記シリコン基板のトレンチ内に及びそこからエピタキシャル成長され、かつ、１原子パーセントより上の置換炭素濃度を有する、Ｓｉ：Ｃ材料物質と、
を含む電界効果トランジスタ。
【請求項２】
前記ゲート領域の上に延びる応力が加えられたキャッピング構造体をさらに含む、請求項１に記載の電界効果トランジスタ。
【請求項３】
前記応力が加えられたキャッピング構造体は引張層を含む、請求項２に記載の電界効果トランジスタ。
【請求項４】
前記応力が加えられたキャッピング構造体は圧縮層を含む、請求項２に記載の電界効果トランジスタ。
【請求項５】
前記Ｓｉ：Ｃ材料物質は、前記隆起した浅いトレンチ分離構造体の表面より下方に凹まされる、請求項１に記載の電界効果トランジスタ。
【請求項６】
ゲート領域、シリコン基板内に形成された、チャネル領域及び前記チャネル領域の両端における前記ゲート領域に隣接したソース／ドレイン領域と、
前記シリコン基板に延び、かつ、前記シリコン基板の表面から突出する、前記ソース／ドレイン領域に隣接した隆起した分離構造体と、
を含む第１及び第２の電界効果トランジスタを備え、
前記第１の電界効果トランジスタは、前記ソース／ドレイン領域にわたって延びるＳｉ：Ｃ材料物質を含み、前記Ｓｉ：Ｃ材料物質の一部は前記シリコン基板のトレンチ内に及びそこからエピタキシャル成長され、かつ、１原子パーセントより上の置換炭素濃度を有し、
前記第２の電界効果トランジスタは前記ソース／ドレイン領域にわたって延びるＳｉＧｅ材料物質を含む、集積回路。
【請求項７】
前記ゲート領域の上に延びる応力が加えられたキャッピング構造体をさらに含む、請求項６に記載の集積回路。
【請求項８】
前記応力が加えられたキャッピング構造体は引張層を含む、請求項７に記載の集積回路。
【請求項９】
前記応力が加えられたキャッピング構造体は圧縮層を含む、請求項７に記載の集積回路。
【請求項１０】
前記Ｓｉ：Ｃ材料物質は、前記隆起した浅いトレンチ分離構造体の表面より下方に凹まされる、請求項６に記載の集積回路。
【請求項１１】
電子移動度が増大したトランジスタを形成する方法であって、前記方法は、
シリコン基板から及び前記シリコン基板内に延びる隆起した分離構造体を形成するステップと、
チャネル領域の上にゲート構造体を形成するステップと、
前記チャネル領域に隣接したソース／ドレイン領域を形成するステップと、
前記分離構造体と、前記ゲート構造体及び前記チャネル領域のうちの少なくとも１つとの間に、１原子パーセントより上の置換炭素濃度を有するＳｉ：Ｃをエピタキシャル成長させるステップと、
前記Ｓｉ：Ｃを前記ゲート構造体まで平坦化するステップと、
前記Ｓｉ：Ｃを前記隆起した分離構造体の表面まで又はそれより下方までエッチングするステップと、
を含む前記方法。
【請求項１２】
前記Ｓｉ：Ｃを前記隆起した分離構造体の表面より下方に凹ませる更に別のステップを含む、請求項１１に記載の方法。
【請求項１３】
前記ゲート構造体の上に応力が加えられたキャッピング構造体を形成する更に別のステップを含む、請求項１１に記載の方法。
【請求項１４】
埋め込みＳｉＧｅ構造体を含む電界効果トランジスタを形成する更に別のステップを含む、請求項１１に記載の方法。
【請求項１５】
前記ゲート構造体上にキャップを形成する更に別のステップを含み、前記平坦化するステップは、前記キャップまで研磨するステップを含む、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、電界効果トランジスタ構造体に関し、より特定的には、キャリア移動度を増大させるための、応力が加えられたチャネルを含むトランジスタ構造体に関する。
【背景技術】
【０００２】
現在のところ、半導体デバイスのサイズを縮小することにより、集積回路の性能、機能及び製造の経済性における多くの利得を得ることができることがよく認識されている。例えば、ＣＭＯＳデバイスにおける構造体のサイズの低減は、チャネル抵抗を低減させ、スイッチング速度を増大させる傾向がある。しかしながら、こうしたデバイスを小さいサイズに縮小するに従って、散乱効果が、キャリア移動度を低下させ、抵抗の低減に起因する潜在的なスイッチング速度の全利得の達成を防止する傾向がある。
【０００３】
圧縮応力／歪みが正孔移動度を増大させ、引張応力／歪みが電子移動度を増大させることが認識されているので、ＦＥＴのチャネル構造体に永続的な引張応力又は圧縮応力を加え、キャリア移動度を増大させることができる構造体を開発することにより、ＣＭＯＳデバイスの性能を改善することができる。同じチップ上で、圧縮応力をＰＦＥＴに加え、かつ、引張応力をＮＦＥＴに加えることを可能にするために、マスキング技術、並びに好適な材料及び堆積技術が開発された。例えば、ソース及びドレイン領域内に直接配置し、チャネル内に圧縮応力を生成し、ＰＦＥＴの正孔移動度を増大させることができる埋め込みＳｉＧｅ構造体が開発された。同様に、シリコンより小さい格子定数を有するシリコン炭素を用いて、ＮＦＥＴのソース及びドレイン領域内に埋め込みシリコン炭素（ｅ−Ｓｉ：Ｃ）を構築し、チャネル内に引張応力を生成し、電子移動度を増大させることができる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、デバイス性能の著しい改善を得るためには、１原子百分率より大きい置換炭素濃度が必要であるものの、シリコン中の炭素の平衡状態の置換型固溶度は非常に低いものである。高い置換炭素濃度を形成するのに好適な低温条件は、堆積の選択性を非常に悪くし、そのことがデバイスの製造歩留まりを損なうことがある。高い置換炭素濃度を形成するために幾つかの非選択的堆積技術が開発されたが、非選択的堆積だけを用いてＳｉ：Ｃをデバイス内に統合することは困難である。
【課題を解決するための手段】
【０００５】
従って、本発明の目的は、ＮＦＥＴの電子移動度を増大させるために、トランジスタ内に埋め込み構造体としてＳｉ：Ｃを統合するための簡単で高歩留まりの技術を提供することである。
【０００６】
本発明の別の目的は、製造歩留まりを損なうことなく、非選択的に堆積された材料を集積回路のトランジスタ内に統合するための技術を提供することである。
【０００７】
本発明の更に別の目的は、以前に利用可能なものより引張応力／歪みのレベルが増大したチャネル領域を有するトランジスタ構造体をもたらすための構造体を提供することである。
【０００８】
本発明のこれらの及び他の目的を達成するために、電界効果トランジスタ及び集積回路が提供され、そこで、電界効果トランジスタは、ゲート領域、チャネル領域、及びチャネル領域の両端におけるゲート領域に隣接したソース／ドレイン領域と、ソース／ドレイン領域に隣接し、シリコン基板内に延び、かつ、シリコン基板の表面から突出する隆起した分離構造体と、ソース／ドレイン領域にわたって延びるＳｉ：Ｃ材料物質であって、Ｓｉ：Ｃ材料物質の一部はシリコン基板のトレンチ内に及びそこからエピタキシャル成長され、かつ、１原子パーセントより上の置換炭素濃度を有する、Ｓｉ：Ｃ材料物質とを含む。
【０００９】
本発明の別の態様によると、シリコン基板から及びシリコン基板内に延びる隆起した分離構造体を形成するステップと、チャネル領域の上にゲート構造体を形成するステップと、チャネル領域に隣接してソース／ドレイン領域を形成するステップと、分離構造体とゲート構造体及びチャネル領域のうちの少なくとも１つとの間に１原子パーセントより上の置換炭素濃度を有するＳｉ：Ｃをエピタキシャル成長させるステップと、Ｓｉ：Ｃをゲート構造体まで平坦化するステップと、Ｓｉ：Ｃを隆起した分離構造体の表面まで又はそれより下方までエッチングするステップとを含む、電子移動度が増大したトランジスタを形成する方法が提供される。
【００１０】
前記の及び他の目的、態様及び利点が、図面に関する本発明の好ましい実施形態の以下の詳細な説明から、より良く理解されるであろう。
【図面の簡単な説明】
【００１１】
【図１】本発明による電界効果トランジスタを生成する際の初期段階の断面図である。
【図２】本発明によるトランジスタを生成する際の中間段階の断面図である。
【図３】本発明によるトランジスタを生成する際の中間段階の断面図である。
【図４】本発明によるトランジスタを生成する際の中間段階の断面図である。
【図５】本発明によるトランジスタを生成する際の中間段階の断面図である。
【図６】本発明による実質的に完成したトランジスタの断面図である。
【図７】ＰＦＥＴデバイス内への埋め込みＳｉＧｅ構造体の形成との本発明の両立性を示す集積回路の断面図である。
【発明を実施するための形態】
【００１２】
ここで図面を、より特定的には図１を参照すると、チャネル領域内に引張応力／歪みを生じさせることによって、本発明による電子移動度が増大したトランジスタを形成する際の初期段階が、断面で示される。ＰＦＥＴの正孔移動度を増大させるために導電性シリコン／ゲルマニウム（ＳｉＧｅ）合金を用いる、圧縮応力／歪みを生成するための幾つかの埋め込み構造体が周知であることを理解すべきである。以下の説明は埋め込みＳｉ：Ｃを有するＮＦＥＴの形成に向けられるが、図７に示されるように、説明されるプロセスは、単にＳｉＧｅ材料をＳｉ：Ｃと置き換えることによって、同等物（counterpart）又は相補型ＰＦＥＴを形成する際にも完全に適用可能であり、以下に述べられる幾つかのステップは、同じチップ又はウェハ上でＰＦＥＴ及びＮＦＥＴの両方について共通に実行することができ、本発明を含む集積回路の製造全体の単純性及び経済性を増大させる。
【００１３】
隣接した構造体に引張応力又は圧縮応力を加えるための所謂埋め込み構造体を達成するためには、一般に、トレンチを形成し、トレンチを応力誘起材料で充填することが必要である。この要件はまた、応力誘起材料の堆積が選択的でなければならないことも含む。しかしながら、上に指摘されるように、適切な置換炭素濃度を有するＳｉ：Ｃのエピタキシャル成長を得ることは極めて困難であり、適切に高い置換炭素濃度にとって有利に働く条件は非選択的なものである。エッチングのような処理によって、十分な置換炭素濃度を有するＳｉ：Ｃの堆積の選択性を増大させるための努力は、大部分がうまくいかなかった。従って、本発明は、本質的に非選択的堆積プロセスを用いながら、選択的堆積の効果を達成しようとするものである。
【００１４】
図１は、パッド酸化物層１２０と、連続的に形成された又は他の方法で上に形成されたパッド窒化物層１３０とを有する基板１１０を示す。次に、この層状構造体１００をマスクし、このマスクは、浅いトレンチ分離（ＳＴＩ）構造体のための所望の位置でパターン付けされる。次に、示されるように、層状構造体をエッチングし、例えば、多層構造体において、酸化物、窒化物のような絶縁材料、又は他の絶縁材料、或いはそれらの組み合わせを堆積させ、構造体を平坦化し、所望のＳＴＩ構造体１４０を形成する。
【００１５】
以下により詳細に説明される理由で、基板の上に著しく隆起したＳＴＩ構造体を提供することが、本発明の実施のために重要であり、望ましい。従って、パッド酸化物層１２０及びパッド窒化物層１３０の全厚は、基板の上のＳＴＩ構造体の所望の高さに対応させるべきである。周知のように、窒化物及び酸化物を互いに対して選択的にエッチングすることができ、よって、パッド酸化物は、窒化物をエッチングするためのエッチング停止部をもたらし、これは、上に触れた平坦化プロセスのための研磨停止部又はエッチング停止部として働く。次に、酸化物を、基板（例えば、シリコン）及びＳＴＩ材料に対して選択的にエッチングし（或いは、ＳＴＩがエッチャントによって著しく侵食されないように、これらの層は、ＳＴＩの寸法よりずっと薄い又はずっと薄くすることができるので、ＳＴＩが露出された酸化物又は窒化物を含む場合には、時限式エッチングによって）、図２に示される隆起したＳＴＩ構造体を有する構造体をもたらすことができる。この隆起したＳＴＩ構造体の形成は、基板上のＮＦＥＴ及びＰＦＥＴの両方について共通に及び同時に行ない得ることに留意すべきである
【００１６】
ここで図３を参照すると、ＰＦＥＴ領域がマスクされ、任意の所望の設計に従って、及び、その設計に適した任意の所望のプロセスによって、ソース領域１５１、ドレイン領域１５２、及びゲート領域１５３を含むＮＦＥＴトランジスタ１５０が形成される。この時点で又はこれより前に、類似したＰＦＥＴ構造体を形成することができる。トランジスタ１５０のゲートのために窒化物キャップ１５４を設けることは好ましいが、本発明の実施には重要ではない。また、多くの現在のトランジスタ設計によると、トランジスタ・ゲート構造体に隣接して又はその一部に、側壁スペーサが含まれることが好ましい。次に、図４に示されるように、厚いＳｉ：Ｃ層１６０が非選択的に堆積される。
【００１７】
電子顕微鏡のイメージングの走査により確認されているように、この層は、非選択的堆積を表す複数のランダムな大きさのブロック１６０´として形成されるものとして示され、薄いＳｉ：Ｃ層だけが堆積された場合、事実上、エピタキシャル成長の際に特に貧しい形態（poor morphology）を呈する。隣接した構造体内に応力を生じさせることができるＳｉ：Ｃの結晶膜の堆積を達成する際、Ｓｉ：Ｃ堆積の選択性を改善するための努力は、大部分がうまくいかなかった。
【００１８】
しかしながら、本発明によると、Ｓｉ：Ｃは、非常に厚い層における単結晶シリコン上に直接堆積され、トランジスタのゲートスタック間のギャップ（事実上、トレンチ）を過剰充填する。次に、この過剰充填部は、元のゲートスタックまで研磨され（ダマシン・プロセスにおけるように）、次にエッチングされる。本発明では、このプロセスを総称して、「スーパー・ダマシン（super-Damascene）」プロセスと呼び、このプロセスは、ダマシン構造又はプロセスにおけるようにトレンチ又は凹部内に構造体をもたらすが、そのトレンチ又は凹部は、最初に過剰充填されたトレンチ（例えば、ゲートスタックにより定められるような）内で凹まされ、そこで、構造体は、最初に構造体の表面の地点まで又は表面より下方の地点まで堆積され、トレンチの一部を形成する。
【００１９】
図４は、本発明によるＮＦＥＴの形成に特有の最後の材料堆積プロセスを示すことに留意すべきである。従って、ＰＦＥＴについての圧縮力を生じさせるための対応する材料（例えば、ＳｉＧｅ）が、まだ堆積されていない場合（例えば、上述された図３及び図４の動作に伴うマスキングより前に）、ＰＦＥＴ領域の遮断マスクを除去し、この時点で、対応する材料の堆積を行なうことができる。いずれにせよ、図５及び図６に関して以下に説明されるように、選択された材料及びエッチャントに応じて、付加的な遮断マスクの有無にかかわらず、ＰＦＥＴ又はＮＦＥＴについて共通に又は連続的に、少なくとも平坦化を、場合によっては応力／歪み誘起材料を含むＰＦＥＴ及びＮＦＥＴのエッチングを行なうことができる。
【００２０】
次に、図５に示されるように、厚いＳｉ：Ｃ層を、好ましくは研磨停止部として使用できる窒化物キャップ１５４まで平坦化することができる。キャップ１５４まで平坦化することで絶縁材料からなる側壁１５５にも達するため、厚いＳｉ：Ｃ層の平坦化は、少なくともトランジスタ・ゲートを電気的に分離し、これに対して、ゲートキャップ１５４を除去することによりコンタクトを作製することができることに留意すべきである。言い換えると、キャップ１５４まで平坦化し、かつ、側壁１５５に達することで、非選択的に堆積されたＳｉ：Ｃ（導電性の）が、それぞれのトランジスタのゲートを短絡しないことが保証される。同様に、トランジスタ・ゲート間の領域／トレンチにおいて、平坦化により厚いＳｉ：Ｃ層の残りがさらに均一にされるので、さらに均一になるようにさらなるエッチングを行なうことができる。
【００２１】
次に、図６に示されるように、Ｓｉ：ＣがＳＴＩ構造体１４０の少なくとも表面までエッチングされ、そのことは、トランジスタを互いから完全に分離するだけでなく、各々のトランジスタのソース及びドレインを隣接したトランジスタから分離する。従って、非選択的堆積だけが用いられるが、エッチングは、上述の平坦化と協働して、選択的堆積の効果を達成する。隆起したＳＴＩ構造体の高さが実質的なオーバーエッチングを可能にし、トランジスタ間又はそれぞれのトランジスタのソース及びゲート領域間でＳｉ：Ｃが架橋されないことを保証する。実質的なオーバーエッチングが可能になるようにＳＴＩ構造体の高さを選択し、実質的なＳｉ：Ｃ層１６０の厚さを依然として残しながら良好な製造歩留まりを保証し、実質的な応力を生じさせることができることに留意すべきである。隆起したＳＴＩ構造体は、形状が類似した埋め込みＳｉＧｅ（ｅ−ＳｉＧｅ）構造体を形成するために相補型ＰＦＥＴにおいて用いられる場合にも、同じ利点及び価値ある効果ももたらす。
【００２２】
さらに、Ｓｉ：Ｃは、ソース／ドレイン領域の全体、及びソース／ドレイン延長領域の一部又は全ての上に延び、よって、所定のトランジスタ・ピッチ及び横方向のＳＴＩ構造体の寸法について可能な最大の程度の歪みを生じさせることができる。さらに、トランジスタの側壁まで延びる際、Ｓｉ：Ｃは、最適には、そこに引張応力／歪みを加えるようにトランジスタ・チャネルに近接している。より具体的には、Ｓｉ：Ｃは、シリコン基板上にエピタキシャル成長されるので（ソース及びドレイン構造体を形成するために注入が行われた後）、Ｓｉ：Ｃのより小さい格子定数が、ソース及びドレイン領域内に引張応力を生じさせる役割を果たし、そのように生じた応力は、ソース及びドレイン領域が形成される基板１１０の単結晶構造体を通してトランジスタ・チャネルにうまく伝達される。
【００２３】
さらに、Ｓｉ：Ｃ１６０の残りの部分によって形成される所謂埋め込み構造体は、トランジスタ・チャネルに引張力又は圧縮力を加えてキャリア移動度を増大させるための周知の所謂キャッピング構造体（例えば、１７０）の形成を妨げるものではないことを理解すべきである。つまり、ＦＥＴのゲートの上に延びる所謂キャッピング構造体は、窒化物のような材料を用いて開発され、キャリア移動度の実質的な増大を達成するのに有効であった。本発明による埋め込み構造体は、キャッピング構造体により達成することができる力に加えて、チャネルに加えられる力を増大させる。逆に、キャッピング構造体１７０を用いて、本発明による埋め込み構造体からチャネルに加えられる力を調整又は調節することができ、引張又は圧縮キャッピング材料を選択することによって、その力を所望のように増大又は減少させることができる。
【００２４】
図６に示されるようなＮＦＥＴ（及び、上述のように同時に形成された場合には、可能的にＰＦＥＴ）は、コンタクトの形成を別にすれば、実質的には完成しており、コンタクトの形成は、導電性Ｓｉ：Ｃ材料を用いることによりソース及びドレインに関して容易にされる。ソース及びドレインへのコンタクトは、いずれかの周知の技術又は予測できる技術によって形成することができ、かつ、シリサイドの形成を含んでいても又は含んでいなくてもよい。さらに、キャッピング構造体がソース又はドレインの全体の上に延びる必要はないので、キャッピング構造体にお用いることができる非導電性材料を使用することによってコンタクトの形成が損なわれることはない。
【００２５】
上記を鑑みて、特に、引張応力を生成できる導電性材料としてＳｉ：Ｃだけが現在のところ周知である一方、その特性をサポートするのに十分な置換炭素濃度と選択的堆積が事実上相互に両立し難いため、本発明は、ＮＦＥＴにおける電子移動度を増大させるための引張型埋め込み構造体を開発し、かつ、周知のキャッピング型構造体を用いて得られるものより高いレベルまで導電性材料を用いるための、簡単かつ経済的で高歩留まりのプロセスを提供することが分かる。さらに、このプロセスは、ＰＦＥＴにおける正孔移動度を増大させるための圧縮構造体の形成、並びに、本発明による埋め込み構造体と組み合わせて用い得るキャッピング型応力誘起構造体の形成と完全に両立性があり、以前に達成できなかった応力レベル及び電子移動度をもたらす。
【００２６】
本発明は、単一の好ましい実施形態に関して説明されるが、当業者であれば、本発明が添付の特許請求の精神及び範囲内にある変更を用いて本発明を実施できることを理解するであろう。
【符号の説明】
【００２７】
１００：層状構造体
１１０：基板
１２０：パッド酸化物層
１３０：パッド窒化物層
１４０：ＳＴＩ構造体
１５０：トランジスタ
１５１：ソース領域
１５２：ドレイン領域
１５３：ゲート領域
１５４：窒化物キャップ
１６０：厚いＳｉ：Ｃ層
１７０：キャッピング構造体
【図１】
2009545173.tif 000003
【図２】
2009545173.tif 000004
【図３】
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【図４】
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【図５】
2009545173.tif 000007
【図６】
2009545173.tif 000008
【図７】
2009545173.tif 000009
【国際調査報告】
2009545173.tif 000010