(57)【要約】電圧制御遅延線（VCDL）である。VCDL（１２０）は１つ以上のセル（１２５）を含む。この１つ以上のセルの各々は２つ以上の入力（Va、VaX、Vb、VbX）と出力（Vout、VoutX）とを含む。この１つ以上のセルの各々は、補間機能ならびにマルチプレクサ機能に加えて、遅延をもたらすように構成されている。VCDLは、遅延ロックループ（DLL)にて遅延をもたらすように使用される。
2009510904.tif 000002
【特許請求の範囲】
【請求項１】
各々が２つ以上の入力（Va、VaX、Vb、VbX)と出力（Vout、VoutX)とを含む複数のセル（１２５）を含み、前記複数のセルの各々は遅延をもたらし、補間機能ならびにマルチプレクサ機能を供給するように構成されている、電圧制御遅延線（VCDL）（１２０）。
【請求項２】
前記マルチプレクサ機能は、選択した入力を前記出力に動作可能に結合することができるように、前記２つ以上の入力のうちの１つを選択することによって提供される、請求項１記載のVCDL。
【請求項３】
前記２つ以上の入力の各々は選択回路に関連づけられており、前記選択回路は、使用可能状態のときに、その対応する入力を前記出力に動作可能に結合する、請求項２記載のVCDL。
【請求項４】
前記補間機能は、前記２つ以上の入力のうちの２つを選択することで提供され、それによって、前記選択した入力の各々が前記出力に動作可能に結合される、請求項１記載のVCDL。
【請求項５】
前記複数のセルの各々は、第１入力（Va、VaX）、第２入力（Vb、VbX）および第３入力（Vc、VcX）を含む、請求項４記載のVCDL。
【請求項６】
前記各セルは、前記第１および第２入力が動作可能に前記出力に結合されるように、前記第１および第２入力を選択することで、前記第１および第２入力間を補間するように構成される、請求項５記載のVCDL。
【請求項７】
前記各セルは、前記第２および第３入力が動作可能に前記出力に結合されるように、前記第２および第３入力を選択することで、前記第２および第３入力間を補間するように構成され、前記セルは、前記第１および第３入力の各々が動作可能に前記出力に結合されるように、前記第１および第３入力を選択することで、前記第１および第３入力間を補間するように構成される、請求項５記載のVCDL。
【請求項８】
前記複数のセルの各々は、１つ以上のロード回路を含み、前記複数のセルがもたらす遅延量は、前記１つ以上のロード回路のそれぞれを通って流れる電流の合計によって決定される、請求項１記載のVCDL。
【請求項９】
請求項１乃至８のいずれか1項記載のVCDLを含む、遅延ロックループ（１００）。
【請求項１０】
基準クロック信号を受信するように構成された位相検出器（１０２）と、
前記位相検出器からの出力を受信するように結合されたフィルタ（１０４）と、
前記フィルタからの出力を受信するように結合されたカウンタ（１０６）と、
前記カウンタからの出力を受信するように結合されたデジタル・アナログ変換器（DAC）（１０８）とをさらに含み、
前記VCDLは前記デジタル・アナログ変換器からの制御電圧と前記基準クロック信号とを受信するように結合されている、請求項９記載の遅延ロックループ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子回路に関し、より詳細には、遅延ロックループ（DLL)技術分野に関する。
【背景技術】
【０００２】
遅延ロックループ（DLL）はコンピュータおよび他のデジタルシステムにおいて一般に使用される回路である。DLLを用いて任意に遅延させ、プロセス、電圧、および温度（PVT）のバラつきを補正することができる。
【０００３】
図１に、典型的なDLLの一実施形態を例示する。DLLは、基準クロックを受信するように結合され、この基準クロックとフィードバック信号間で位相比較をするように構成された位相検出器を含む。位相検出器の出力はデジタルフィルタが受信する。次いで、デジタルフィルタはデジタル信号のフィルタリングを行い、信号をアップ／ダウンカウンタへと伝達する。アップ／ダウンカウンタが受信したフィルタリング信号は、基準クロック信号とフィードバック信号間の位相関係を表す（ここでは、フィードバックループの目的は、フィードバッククロックの立ち下がりエッジを基準クロックの立ち上がりエッジと位置調整することである）。よって、所望の位相関係を得るように、アップ／ダウンカウンタに、プラス（アップ）またはマイナス（ダウン）のいずれかをカウントさせるようにしてもよい。このアップ／ダウンカウンタの出力は、デジタル・アナログコンバータ（DAC）に送信される。このDACはカウンタによって送られた値に基づいて制御電圧を生成し、供給するように構成されている。制御電圧は電圧制御遅延線（VCDL）によって受信される。このVCDLは、制御電圧が指定する所望の遅延をもたらすように配置される。次いで、遅延出力は、マルチプレクサおよび位相補間回路（PI）(phase interpolator)を通ってクロックツリーへと送られ、このクロックツリーからクロック信号が伝達される。第２マルチプレクサ／PIはフィードバック信号を位相検出器へ伝達する。
【０００４】
VCDLによって各マルチプレクサ／PIに送信される出力は、（適切な出力を選択する）マルチプレクサ、および２つの位相分割器間に補間するPIを通って、（VCDLの遅延素子の出力を表す）複数ある線のうちの１つを通過した遅延信号である。したがって、VCDLが16の出力を有し（従って、マルチプレクサは16：1マルチプレクサである）、PIがこの２つの位相分割器間を補間できれば、基準クロックのクロックサイクルを32等分にまで分割することができる。
【０００５】
図１に示す実施形態は、ある状況では好ましいが、クロック信号の位相間でフィードバック信号に（および、DLLにわたって）著しいスタティックエラー(static error)を生じさせるおそれがある。さらに、本実施形態はフィードバックパスと出力クロック信号に対して別々のマルチプレクサ／PIを利用しているので、これら２つのユニット間のずれ(mismatch)は不明である。スタティックエラーおよびずれは多くの応用に対して受け入れがたいものであり、特に、コンピュータと他のデジタルシステムのクロック速度を向上させることを考慮した場合は特に困難である。
【発明の開示】
【０００６】
電圧制御遅延線（VCDL）が開示されている。一実施形態では、VCDLは１以上のセルを含む。この１以上のセルの各々は、２以上の入力と出力を含む。１以上のセルの各々は、補間機能(interpolation function)およびマルチプレクサ機能(multiplexer function)に加えて、遅延をもたらすように構成されている。VCDLは、遅延ロックループ（DLL）において遅延をもたらすように使用することもできる。
【０００７】
一実施形態では、各セルは、２以上の入力の各々と関連づけられた選択回路を含む。マルチプレクサ機能は、その関連する選択回路がアクティブ状態の場合に所与の入力に対して実現される。これにより、入力が出力に動作可能に結合される。２つの異なる入力に関連する選択回路がアクティブ状態の場合、供給される出力は、２つの異なる入力の各々に送信される信号の補間である。さらに、セルは少なくとも１つのロード回路を含む。各セルがもたらす遅延量は、そのロード回路を通って流れる電流量に基づくものであり、つまり、制御電圧に基づくものである。
【０００８】
VCDLは第１の複数のセルと第２の複数のセルとを含む。第１および第２の複数のセルは同一の（構成をした）セルであり、第１の複数のセルは第２の複数のセルに結合されている。しかし、このマルチプレクサおよび補間機能は、第１の複数のセルに対しては無効（ディスエーブル）であるが、第２の複数のセルに対しては有効（イネーブル）である。
【０００９】
DLL回路は、VCDLの様々な実施形態を実装してもよい。
さらに、DLL回路は位相検出器、フィルタ、カウンタ、および、デジタル・アナログ変換器を備えたデジタル制御ループを含み得る。VCDLは、（各セルのロード回路が用いた）制御電圧をDACから受信し、さらに、基準クロック信号を受信し得る。DLLのクロック信号出力はVCDLから供給されてもよく、さらにこの信号はフィードバック信号として供給されてもよい。
【００１０】
本発明の他の態様は、以下の詳細な説明を読み、添付の図面を参照することで明らかになるであろう。
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示したものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属するすべての改良、均等物、および変形例をカバーするものである。
【発明を実施するための最良の形態】
【００１１】
図２を参照すると、電圧制御遅延線（VCDL）の各セルに一体化されたマルチプレクサおよび位相補間機能を有するDLLの１つの実施形態のブロック図が例示されている。図示の実施形態では、遅延ロックループ（DLL)１００は、位相検出器１０２を含み、これは基準クロック信号を受信するように結合されている。さらに、電圧制御遅延線（VCDL)は基準クロック信号を受信するように結合されている。基準クロック信号を受信する他に、位相検出器１０２はVCDL１２０からフィードバック信号を受信するように結合されている。位相検出器１０２は、基準クロック信号とフィードバッククロック信号との間で位相比較を行うように構成されている。位相比較の結果は、位相検出器１０２から出力として伝達されるエラー信号である。ある実施形態では、基準クロックおよびフィードバック信号は差動信号であり、別の実施形態では、これらの信号は単一端（single-ended）信号である。同様に、図２に示す他のユニット間に伝達される信号は、差動信号か単一端信号のいずれであってもよい。
【００１２】
位相検出器１０２から生成されるエラー信号を受信するようにデジタルフィルタ１０４が結合されている。一実施形態では、デジタルフィルタ１０４は、無限インパルス応答（IIR）フィルタであるが、他のフィルタタイプを用いた実施形態も可能であり、検討される。デジタルフィルタ１０４は、位相検出器１０２から出力されるエラー信号の高周波部分を取り除くために用いられるので、ローパスフィルタとして実装することができる。
【００１３】
デジタルフィルタ１０４から送信される、フィルタリングされたエラー信号を受信するように、アップ／ダウン（U/D）カウンタ１０６が結合される。U/Dカウンタ１０６は、デジタルフィルタ１０４から受信した、フィルタリングされたエラー信号に応じて増減する。U/Dカウンタ１０６の増減は、基準クロック信号とフィードバッククロック信号の間の（エラー信号によって示されているような）位相関係に依存する。
【００１４】
デジタル・アナログ変換器（DAC)１０８は、U/Dカウンタ１０６が生成したカウンタ値を受信するように結合される。各種の実施形態では、カウンタ出力は、複数のバイナリ信号として、U/Dカウンタ１０６からDAC１０８に伝達される。カウンタ出力を示すバイナリ信号を受信すると、DAC１０８はカウント値を制御電圧値に変換する。この制御電圧値は、単一の電圧か、もしくは差動信号を用いた実施形態に対しては、複数の電圧を含むことができる。
【００１５】
DAC１０８から供給された制御電圧は、電圧制御遅延線（VCDL）１２０に伝達される。さらこのVCDLは、基準クロック信号を受信するように結合されている。VCDL１２０は複数のセルを含み、さらに、マルチプレクサ、遅延および補間機能を組み込むように構成される。VCDL１２０の出力は、（基準クロック信号に対して）多数の、位相の異なるオフセットのインクリメント量のうちの１つである。一実施形態では、VCDL１２０は、３２の異なるインクリメント量のうちの１つの位相オフセットである出力信号を送るように構成される。ここでは、位相オフセットの各インクリメント量は（ロックVCDL120が全体で360度の遅延をもたらすものと想定すると）11.25度である。位相オフセットのインクリメント量（数およびサイズ）は上下してもよく、そのような実施形態が可能であり、検討される。VCDL１２０を以下にさらに詳細に説明する。
【００１６】
VCDL１２０から送られる出力信号は、フィードバックパスに沿って（位相検出器１０２へ）フィードバック信号として送られ、さらに、およびクロックツリー１１２へと送られる。クロックツリー１１２は、VCDL１２０から送られたクロック信号を、実装されているシステム内の様々な回路へと分配する。
【００１７】
図３に、図２のDLLで使用したVCDLの一実施形態のブロック図を示す。図示の実施形態では、VCDLは複数のセル１２５を含む。図示しているように、セル１２５は、第１（上方）のセル行と、第２（下方）のセル行によって２つのグループに分割される。第１グループの第１セル１２５は基準クロック信号を受信するように結合されており、一方で第２グループの最終セル１２５は、（フィードバック信号として）位相検出器へ送信されるほかにクロックツリーへも送信される出力クロック信号を供給するように構成されている。
【００１８】
第１グループのセル１２５は、第２グループのセル１２５とは違った方法で接続されているが、図示している実施形態の第１グループのセル１２５は第２グループのセル１２５と同一のセルである点に留意することが重要である。各々の入力は第１グループのセル１２５に対しては使用されないにもかかわらず、第１グループのセル１２５を第２グループのセル１２５と同一（構成）のセルにしておくことで、整合セル(matched cell)とのバラつきをより少なくすることができる。バラつきをより少なくした状態で、各セルがもたらす遅延がさらに予測可能となり、バラつきが少なくなる。したがって、第１グループのセル１２５はどれもマルチプレクサ機能や補間機能を利用していないが、それでも、これらのセルの各々はそのように構成される。
【００１９】
１つを除いて、第２行の各セル１２５は、３つの異なる入力の少なくとも１つを受信するように結合されている。このサブグループに含まれるセルの各々に対して、入力は、第１グループ（つまり、図示しているように、真上）の対応部の入力ノード、第１グループの対応部の出力ノード、および、直前のセル１２５の出力ノードを含む。これに対して、第１グループのセル１２５の各々は、基準クロック入力を受信する第１セル１２５を除き、前のセルの出力ノードからの入力だけを受信する。第２グループの第１セル（下方行、図面右側）は、最終セル１２５（上方行、図面右側）の入力および出力ノードの各々から入力を受信するように結合される。
【００２０】
すでに述べたように、VCDL１２０の各セル１２５は、マルチプレクサ機能を実行するように構成される。複数の入力を受信するように結合されたセル１２５の各々に対して、マルチプレクサ機能は、出力に動作可能に結合される入力の１つを選択することで実装することができる。ある実施形態では、各セルは（遅延をもたらす）インバータであるので、入力信号を論理的に反転させる。しかし、本発明の目的のために、入力は、選択された入力であれば、反転される、されないに関わらず、出力に動作可能に結合されるものと考えられる。さらに、遅延をもたらす際に反転機能を必要としない、もしくは実装されない実施形態が可能であり、考察される。遅延させるために反転機能を用いる実施形態においては、もたらされる正確な遅延量は、反転遅延および／あるいはチェーン中の反転数を制御することで制御される。
【００２１】
マルチプレクサ機能を実行することに加えて、各セル１２５は、補間機能を実行するようにも構成される。複数の入力を有するセル１２５に対しては、補間機能は、出力に動作可能に結合された入力のうちのいずれかの２つを選択することで実行される。選択された入力に伝達される信号は、通常は相互に位相が同期していないので、これら２つの信号を同じノードに組み合わせることは、この２つの補間を表すことになる。インバータを含む実施形態では、補間から生じる信号も反転される。
【００２２】
図４に、図３のVCDLで使用されるセルの一実施形態の概略図を示す。図示している実施形態では、セル１２５は複数の差動入力と差動出力とを含む、差動回路である。同様の、単一端（single-ended）の実施形態もまた可能であり、考察される。
【００２３】
この特定の実施形態では、セル１２５は３つの差動入力、Va、Vb,およびVcの他に、これらに対応する相補的差動入力、VaX、VbX、およびVcXを含む。これらの入力の各々に受信することになる信号は事実上、他の入力に対して位相変化を伴うクロック信号である。さらに、各セル１２５は３つのマルチプレクサ選択入力、MuxA、MuxB、およびMuxCと、これらの相補選択入力を含む。マルチプレクサ選択入力は差動入力ではないが、実際には、それぞれに関連する差動対の両方の信号を供給する重複入力である点に留意されたい。さらに、セル１２５は、相補信号ノードVout、VoutXを有する差動出力を含む。入力VaX、VbX、およびVcXの各々は、これらに関連するマルチプレクサ入力が選択される場合に、Voutに結合される。入力Va、Vb,およびVcの各々は、これらに関連するマルチプレクサ入力が選択される場合に、VoutXに結合される。したがって、この特定の回路構成に対しては、所与の入力信号に関連づけられる出力信号は入力信号を論理的に反転したものである。よって、反転（インバータ）機能が実装される。
【００２４】
図示している実施形態では、セル１２５は、制御電圧VBPと（複製回路から生成される）VBNとを受信するように結合される。これらの制御電圧は、一般的には、図２に示すようなDAC１０８などのDACにより生成される。各セル１２５は、各出力ノードに関連づけられるロード回路を含む。第１ロード回路は、トランジスタＱ１とＱ２とを含み、これらのトランジスタはそれぞれ、VDDと出力ノードVoutX間に結合されたチャネルを有する。第２ロード回路は、トランジスタＱ３とＱ４とを含み、これらのトランジスタはVDDとVout間に結合されたチャネルを含む。図４の差動に関する実施形態に対しては、第２制御電圧VBNはトランジスタQ19、Q20、およびQ21を制御するために使用される。従って、（既述のロード回路がVDDにプルアップパスを供給する）接地に対してプルダウンパスを供給する。
【００２５】
回路の選択された各区間を流れる電流は、制御電圧レベルに基づいて、従って、ロード回路を流れる電流量に基づいて制御される。この特定の回路構成では、VBPの値が大きくなればなるほど、PMOSトランジスタQ2およびQ3の各々に対するVGSの値が小さくなる。これにより、VDDと、選択されたマルチプレクサ入力により使用可能状態にされた電流パスを介した接地間を流れる電流値が小さくなる。従って、電流値が小さければ、VoutおよびVoutXの切替時間がさらに遅くなり、これにより、セルがもたらす遅延量が増える。逆に、VBPの値が小さければ、VQSの値は大きくなり、VDDと接地間の電流値は大きくなり、よって、VoutおよびVoutXの切り替え時間が速くなる。これにより、セルがもたらす遅延量が減る。従って、各セル１２５の遅延（および、全体としての遅延線）は、受信した制御電圧に基づいて制御される。
【００２６】
マルチプレクサ機能ならびに補間機能は、マルチプレクサの選択入力の状態に基づいて、各セルにより供給される。例えば、マルチプレクサ入力MuxAとMuxAXが選択されれば、入力VaおよびVaX上で受信する差動クロック信号は、出力VoutXおよびVoutにそれぞれ動作可能に結合される。入力VaとVaXだけが選択されることになっていれば、MuxBとMuxC入力は非選択状態にされる。入力VbならびにVcを同様の方法で動作可能に結合するように選択してもよい。概して、セル１２５のマルチプレクサ機能は、ワンホット (one-hot)マルチプレクサの実装方法と同様の方法で実装される。上記の様々な信号の説明には、明白に記載していない箇所においてでも、図示している実施形態に対しての相補信号を含む。
【００２７】
セル１２５の補間機能は、入力のうちの２つを選択することで実行される。入力のうちの２つが選択される場合に、VDDと接地間の電流パスは、（マルチプレクサ機能に対しては１つだけなのに対して）２つの異なる回路区間を介して存在する。従って、各出力ノード、VoutならびにVoutX上では、位相の異なる２つの信号が組み合わせられる。このような信号の組み合わせは、２つの選択された入力信号間の補間を表す。以下の表１に、図４に例示したセル１２５の実施形態に対する様々な動作モードを列挙する。
【表１】
2009510904.tif 000003
上の表から明らかなように、いずれか１つの入力を、そのマルチプレクサ入力を選択することによって選択することで、入力を出力に動作可能に結合する。いずれか２つの入力を選択することで、それらを両方とも出力に結合し、従って、入力間を補間する。すべての入力を選択すること、あるいは、どの入力も選択しないことは、不当動作である。
【００２８】
従って、表１と上記説明に明らかなように、各セル１２５はマルチプレクサ機能、補間機能、および遅延機能を統合する。このタイプのセルを利用することで、遅延線の外側にマルチプレクサ機能ならびに補間機能を実装せずに済み、さらに、この結果発生し得るオフセットを回避することができる。
【００２９】
ある実施形態では、重み付け補間機能(weighted interpolation function)が与えられる。重み付け補間機能により、補間されている２つの入力に重みを加えることで、細かい補間が可能になる。これは、トランジスタQ7、Q8、Q11、Q12、Q15およびQ16の幅の変調（modulation）を行うことで実現することができる。
【００３０】
図５に、単一端シグナリングを利用したVCDLの実装品の実施形態を例示する。図示している実施形態では、VCDL２２０は複数のセル２２５を含む。これらのセルは、破線により互いに区別される。本実施形態におけるセル２２５は、インバータを用いて構成されている。上記の差動の実施形態と同様、インバータの各々は実装されている単一経路に遅延をもたらす。
【００３１】
図示している実施形態における各セル２２５は、選択的に、かつ単独で使用可能（イネーブル）に、あるいは使用禁止（ディスエーブル）にされる２つのインバータを含む、複数のインバータを含む。図示している実施形態の各セル２２５における第３のインバータは、VCDL２２５の動作において使用可能（イネーブル）状態を維持するように構成される。
【００３２】
構成されたインバータの１つを使用可能にし、残りを使用禁止にすることで、所与のセル２２５に対してマルチプレクサ機能を実現することができる。インバータの１つを使用可能にし、残りを使用禁止にすることで、所与のセル２２５に対して、ワンホット・マルチプレクサ機能を実効的に実現することができる。使用可能インバータの出力から伝達される出力信号を、次のセル２２５へ、（あるいは、最終セルの場合は、VCDL２２０の出力へ）伝達することができる。
【００３３】
使用可能にする、または使用禁止にするように構成された両インバータを使用可能にすることで、所与のセル２２５に対して補間機能を実現することができる。そのように構成された両インバータを所与のセル２２５で使用可能にする場合、それぞれの対応の出力は共通ノードに接続される。従って、この共通ノード上にもたらされる信号は、使用可能インバータの各々から送られる個々の信号間の補間を表すことになる。通常、これらの信号は、それぞれ対応する信号パス中のインバータ数が異なることから生じる遅延が異なることに起因して、相互に位相が異なる。したがって、共通ノード上に結果として生じる信号は、それに出力が接続された両方のインバータによって供給される出力信号の補間となる。
【００３４】
本発明を特定の実施形態に関して説明してきたが、実施形態は例示的なものであって、発明の範囲を限定しないものであると理解される。説明した実施形態のいずれの変更、変形、追加および改良が可能である。このような変更、変形、追加および改良は、添付の請求項において詳述しているように、本発明の範疇に属するものである。
【産業上の利用可能性】
【００３５】
電圧制御遅延線（VCDL）である。
【図面の簡単な説明】
【００３６】
【図１】遅延ロックループ（DLL）の一実施形態のブロック図（従来技術）。
【図２】電圧制御遅延線（VCDL)の各セルに統合されたマルチプレクサおよび位相補間機能を備えたDLLの一実施形態のブロック図。
【図３】図２のDLLにおいて用いられるVCDLの一実施形態のブロック図。
【図４】図３のVCDLにおいて用いられるセルの一実施形態の概略図。
【図５】単一端シグナリングを利用したVCDLの実装品の一実施形態図。
【図１】
2009510904.tif 000004
【図２】
2009510904.tif 000005
【図３】
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【図４】
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【図５】
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【国際調査報告】
2009510904.tif 000009
2009510904.tif 000010
2009510904.tif 000011