(57)【要約】  トランジスタ制御回路（７４）であって、ソースゲート薄膜トランジスタ（７０）と、ソースゲートトランジスタの所望の制御を指示する駆動電圧を受けるための入力部と、ソースゲートトランジスタ（７０）に既知の電流を通すための電流源とを備えている。ソースゲートトランジスタに既知の電流が通るときにソースゲートトランジスタに現れるゲート−ソース間電圧を蓄えるための第１のコンデンサ（７８）を備えている。ゲート−ソース間電圧を用いて駆動電圧を変更し、変更された電圧を用いて、ソースゲートトランジスタを制御する。この制御は、トランジスタの動作特性に平行シフトを提供でき、これは、トランジスタの経年劣化、異なる装置間の不均一性、及び温度変動を補償できることが見い出された。【選択図】図７
2009513004.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ制御回路であって、
ソースゲート薄膜トランジスタと、
ソースゲートトランジスタの所望の制御を指示する駆動電圧を受けるための入力部と、
ソースゲートトランジスタに既知の電流を通すための電流源と、
ソースゲートトランジスタに既知の電流が通るときにソースゲートトランジスタに現れるゲート−ソース間電圧を蓄えるための第１のコンデンサと、
前記ゲート−ソース間電圧を用いて駆動電圧を変更し、変更された電圧を用いてソースゲートトランジスタを制御する手段と、
を備えていることを特徴とする回路。
【請求項２】
ソースゲートトランジスタは、対向するソース電極及びゲート電極を備え、ソース障壁と、ゲート絶縁層と、半導体本体とが、ソース電極とゲート電極との間に挟持されていることを特徴とする請求項１に記載の回路。
【請求項３】
ソースゲートトランジスタは、所定の導電型の電荷キャリアを用いて導通するものであって、
半導体本体の層と、
ソース電極であって、このソース電極と半導体本体の層におけるソース領域との間に、ショットキーポテンシャル障壁を形成する半導体本体の層におけるソース領域にわたって延びる、上記ソース電極と、
半導体本体の層に接続されたドレイン電極と、
ソース領域が空乏化したとき、前記障壁を横切ってソース電極から半導体本体の層におけるソース領域への所定のキャリアタイプのキャリアの輸送を制御するためのゲート電極と、を備え、
ゲート電極は、ソース電極に対する半導体本体の層の反対側においてソース電極と重なり合った関係で配置され、ゲート電極と半導体本体の層との間にゲート絶縁層を有し、
ショットキー障壁のゲートにより制御される領域の全体にわたって、少なくとも半導体本体の層とゲート絶縁体とを組み合わせた全厚だけ、ゲート電極はソース電極から間隔を隔てられている、
ことを特徴とする請求項１又は２に記載の回路。
【請求項４】
ソースゲートトランジスタは、所定の導電型の電荷キャリアを用いて導通するものであって、
少なくとも１０ｎｍの厚みを有する半導体本体の層と、
ソース電極であって、このソース電極と半導体本体の層におけるソース領域との間に、ポテンシャル障壁を形成する半導体本体の層におけるソース領域にわたって延びる、上記ソース電極と、
半導体本体の層に接続されたドレイン電極と、
ソース領域が空乏化したとき、前記障壁を横切ってソース電極から半導体本体の層におけるソース領域への所定のキャリアタイプのキャリアの輸送を制御するためのゲート電極と、を備え、
ゲート電極は、ソース電極に対する半導体本体の層の反対側においてソース電極と重なり合った関係で配置され、ゲート電極と半導体本体の層との間にゲート絶縁層を有し、
前記ソース障壁のゲートにより制御される領域の全体にわたって、少なくとも半導体本体の層とゲート絶縁体との全厚の組み合わせの厚さだけ、ゲート電極はソース電極から間隔を隔てられている、
ことを特徴とする請求項１又は２に記載の回路。
【請求項５】
ソースゲートトランジスタはさらに、ドレイン電極と向かい合うソース電極における横方向の縁部に、電界軽減構造を備えていることを特徴とする請求項３又は４に記載の回路。
【請求項６】
駆動電圧を蓄えるための第２のコンデンサをさらに備えていることを特徴とする請求項１乃至５のいずれか１項に記載の回路。
【請求項７】
第１及び第２のコンデンサは、直列に接続され、回路への駆動電圧の入力部が、第１のコンデンサと第２のコンデンサとの間の接続部に設けられていることを特徴とする請求項６に記載の回路。
【請求項８】
第１及び第２のコンデンサは、ソースゲートトランジスタにおけるゲートとソースとの間に、直列に接続されていることを特徴とする請求項６又は７に記載の回路。
【請求項９】
ソースゲートトランジスタにおけるソースと前記電流源との間に、制御トランジスタが設けられていることを特徴とする請求項８に記載の回路。
【請求項１０】
前記現れたゲート−ソース間電圧の第１のコンデンサへの蓄え中に、所定の電圧をソースゲートトランジスタのゲートに提供するためのホールドトランジスタをさらに備えていることを特徴とする請求項１乃至９のいずれか１項に記載の回路。
【請求項１１】
アクティブマトリックスエレクトロルミネセント表示装置であって、
ピクセルの配列を備え、各ピクセルは、エレクトロルミネセント表示要素と、請求項１乃至１０のいずれか１項に記載の回路と、を備え、
ソースゲート薄膜トランジスタが、ピクセルのための電流源トランジスタを構成していることを特徴とする装置。
【請求項１２】
各ピクセルはさらに、データ線と制御回路の入力部との間に接続されてなるアドレストランジスタを備えていることを特徴とする請求項１１に記載の装置。
【請求項１３】
電流源トランジスタと表示要素が、電力線間に直列に接続されていることを特徴とする請求項１１又は１２に記載の装置。
【請求項１４】
回路は、アモルファスシリコンを用いて形成されていることを特徴とする請求項１１乃至１３のいずれか１項に記載の装置。
【請求項１５】
アクティブマトリックス液晶表示装置のための駆動回路であって、
出力回路の配列を備え、各出力回路は、デジタルアナログコンバータと、請求項１乃至１０のいずれか１項に記載の回路と、を備え、
ソースゲート薄膜トランジスタが、出力駆動トランジスタを構成していることを特徴とする駆動回路。
【請求項１６】
各出力回路はさらに、デジタルアナログコンバータと制御回路の入力部との間に接続されてなる入力トランジスタを備えていることを特徴とする請求項１５に記載の駆動回路。
【請求項１７】
各出力回路はさらに、ソースゲートトランジスタにおけるソースとピクセル出力部との間に接続されてなる出力スイッチングトランジスタを備えていることを特徴とする請求項１５又は１６に記載の駆動回路。
【請求項１８】
アクティブマトリックス液晶表示装置であって、
表示ピクセルの配列と、ピクセルの配列と同一の基板上に一体化され、ピクセルの列にピクセル駆動信号を提供するための列駆動回路と、を備え、
列駆動回路は、請求項１５乃至１７のいずれか１項に記載の駆動回路を備えていることを特徴とする表示装置。
【請求項１９】
表示ピクセルの配列と駆動回路は、多結晶シリコンを用いて形成されていることを特徴とする請求項１７に記載の表示装置。
【請求項２０】
ソースゲート薄膜トランジスタを制御する方法であって、
ソースゲートトランジスタの所望の制御を指示する駆動電圧を受ける段階と、
既知の電流をソースゲートトランジスタに通す段階と、
既知の電流がソースゲートトランジスタを通るときに現れるソースゲートトランジスタのゲート−ソース間電圧をサンプリングする段階と、
駆動電圧と現れたゲート−ソース間電圧との差を用いてソースゲートトランジスタを制御する段階と、
を備えたことを特徴とする方法。
【請求項２１】
増幅器であって、
電力供給線間に直列に接続された第１及び第２の反対のタイプのソースゲート薄膜トランジスタであって、第１及び第２のトランジスタのゲートが入力ノードに一緒に接続されているような、上記第１及び第２のソースゲート薄膜トランジスタと、
増幅のための入力電圧を受けるための入力部と、
オフセット電圧を蓄えるための、入力部と入力ノードとの間に接続されたコンデンサと、
入力ノードと増幅器の出力部との間に接続された短絡トランジスタと、
を備えていることを特徴とする増幅器。
【請求項２２】
前記増幅器が２つのモードにて動作し、
第１のモードにおいては、入力ノードと出力部とが短絡トランジスタによって一緒に接続され、コンデンサが出力電圧に応じた電圧に充電され、
第２のモードにおいては、入力ノードと出力部とが短絡トランジスタによって一緒に接続されず、増幅するための入力電圧がコンデンサを介して入力ノードに提供される、
ことを特徴とする請求項２１に記載の増幅器。
【請求項２３】
入力部は、第１の入力トランジスタを介して、コンデンサの一端に接続され、基準電圧が、第２の入力トランジスタを介して、コンデンサの前記一端に接続されていることを特徴とする請求項２１又は２２に記載の増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ制御回路に関し、特に、排他的ではないが、経年劣化によるトランジスタの特性の変動、及び／又は、大面積の基板での不均一性に起因する異なるトランジスタ特性の間での変動を補償するような、薄膜トランジスタの制御に関する。これは、特に、アクティブマトリックス表示装置に利益を与える。
【背景技術】
【０００２】
アクティブマトリックス表示装置においては、トランジスタは、ピクセルの表示要素に電流又は電圧を通すための駆動要素として機能する。
【０００３】
エレクトロルミネセント発光表示要素を用いたアクティブマトリックス表示装置は良く知られている。表示要素は、一般的に、有機薄膜エレクトロルミネセント要素（ＯＬＥＤ）を備え、これにはポリマー材料（ＰＬＥＤ）、または、他の発光ダイオード（ＬＥＤ）が含まれる。これらの材料は、代表的に、一対の電極間に挟持された１又は複数の層の半導体共役ポリマーを備えており、一対の電極の一方は透明であり、他方はホール又は電子をポリマー層に注入するのに適した材料である。
【０００４】
そうした表示装置における表示要素は電流駆動式であり、従来のアナログ駆動方式は制御可能な電流を表示要素に供給する段階を含んでいる。代表的には、ピクセルの構造の一部として電流源トランジスタが設けられており、これは電流源トランジスタに供給されるゲート電圧によって、エレクトロルミネセント（ＥＬ）表示要素を通る電流を決定する。蓄（記憶）コンデンサは、アドレス指定段階の後もゲート電圧を保持する。アドレストランジスタは、ピクセル駆動回路の電流源部分に、データ電圧を提供するために使用される。
【０００５】
また、アクティブマトリックス液晶表示装置も良く知られている。そうした表示装置における表示要素は電圧駆動式であり、従来の駆動方式は、アドレス指定／駆動トランジスタを介して、液晶ピクセルにデータ電圧を供給する段階を含んでいる。アドレス指定／駆動トランジスタをスイッチオフすることによりピクセルがデータ線から隔離される前に、データ電圧はピクセルのキャパシタンス（これは液晶セルにおける自己容量でも良い）に蓄えられる。
【０００６】
それぞれの場合において、ピクセルにおけるアドレストランジスタは、行導体の行アドレスパルスによって、ターンオンする。アドレストランジスタがターンオンしたとき、列導体のデータ電圧が、残りのピクセル回路に通ることができる。
【０００７】
アモルファスシリコン技術は、表示装置のための低コストの製造工程を提供する。残念ながら、使用される薄膜アモルファスシリコントランジスタは、（トランジスタの経時的な電圧負荷に応じて）しきい値電圧の経時的なドリフトに悩まされ、その結果、表示装置の経年劣化に起因して、ピクセル特性の変化が生じる。このことは、特に、駆動トランジスタがスイッチではなくアナログ電流源として機能する電流駆動式の表示装置で問題である。
【０００８】
電圧アドレス指定の表示装置においては、アドレス指定／駆動トランジスタは、スイッチとして動作して、これにより、アドレス指定／駆動トランジスタは、アナログ装置というよりもむしろデジタル式に動作して、そのため、特性の変動に対する許容値が改善される。しかしながら、駆動回路における電圧発生回路は、正確な電圧を提供しなければならず、これらの駆動回路を表示基板に統合することは、装置が経年劣化し又は不均一性に起因する変動があるとき、変化しない駆動電圧を提供する上で難しさをもたらす。
【０００９】
アモルファスシリコントランジスタにおけるしきい値電圧のドリフトの問題は、駆動回路をアモルファスシリコン表示基板に統合する障害になっていた。また、多結晶シリコンは、表示装置の製造のための技術として使用され、そして、駆動回路は、多結晶シリコンの基板上に容易に統合することができる。しかしながら、これらの薄膜装置は、基板の領域にわたる、それらの特性の不均一性に悩まされる。
【００１０】
従って、薄膜トランジスタを用いてピクセル回路を形成する場合、及び、ピクセルアレイの薄膜技術を用いて統合された駆動回路を形成する場合のいずれにおいても問題が残されている。
【００１１】
アモルファスシリコントランジスタの経年劣化、及び、多結晶シリコントランジスタの特性の不均一性を補償するために、様々な技術が開発されている。いずれの場合にも、補償は、本質的に、異なるしきい値電圧に許容値を設けることを伴う。
【００１２】
電流でアドレス指定される表示ピクセルに使用されるトランジスタのためのアモルファスシリコントランジスタ特性の経年劣化を補償するため、ピクセルデータを外部から修正するように、しきい値電圧の変化を測定する回路が提案されている。また、ピクセル内における補償方式も提案されている。ピクセル内補償方式は、例えば、表示要素の出力に応じて駆動状態を変化させるように、表示要素からの光学的フィードバック経路を用いており、これは、経時的な駆動トランジスタの特性の変動、並びに経時的な表示要素の特性の変動との両方を補償することができる。
【００１３】
提案されてきた様々な補償方式は、特定の状況において、性能の安定性と寿命とを改善するけれども、従来のトランジスタのデザインは望ましくない高い電力消費を有しているので、たとえ均一性と安定性との問題点が解決されたとしても、改良された回路を求める要望は存在する。
【００１４】
新たなトランジスタ技術は、本出願人によって開発されており、「ソースゲート薄膜トランジスタ」と称される。この技術は、国際公開第２００４／０１５７８０号に詳述されている。これらの装置は、高い出力インピーダンスと、低電圧動作とを有している。このため、装置は、低電力、及び／又は、高利得の用途に適している。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、これらの装置は、（再び、アモルファス又は多結晶技術のいずれが使用されているのかに応じて）経時的な特性の変動、又は、装置特性の不均一性に悩まされる。これらの変動は、しきい値電圧のドリフトとして顕在化しないので、従来の薄膜トランジスタのための公知の補償方式は適していない。
【課題を解決するための手段】
【００１６】
本発明によって提供される、トランジスタ制御回路は、
ソースゲート薄膜トランジスタと、
ソースゲートトランジスタの所望の制御を指示する駆動電圧を受けるための入力部と、
ソースゲートトランジスタに既知の電流を通すための電流源と、
ソースゲートトランジスタに既知の電流が通るときにソースゲートトランジスタに現れるゲート−ソース間電圧を蓄えるための第１のコンデンサと、
ゲート−ソース間電圧を用いて駆動電圧を変更し、変更された電圧を用いてソースゲートトランジスタを制御する手段と、を備えている。
【００１７】
この回路は、トランジスタの動作点を考慮すべく、駆動信号を変化させることで、ソースゲートトランジスタを制御する。この動作点は、与えられた電流に対してゲート−ソース間電圧をサンプリングすることにより定められる。異なる値を用いてトランジスタを制御することで、動作特性における平行シフト（translational shift）が実現され、これにより、トランジスタの経年劣化、異なる装置間の不均一性、及び、温度変動を補償できることが見い出された。
【００１８】
ソースゲートトランジスタは、好ましくは、対向するソース電極及びゲート電極を備え、ソース障壁と、ゲート絶縁層と、半導体本体とが、ソース電極とゲート電極との間に挟持されている。
【００１９】
例えば、ソースゲートトランジスタは、所定の導電型の電荷キャリアを用いて導通するものであり、
半導体本体の層と、
ソース電極であって、このソース電極と半導体本体の層のソース領域との間に、ショットキーポテンシャル障壁を形成する半導体本体の層のソース領域にわたって延びる、ソース電極と、
半導体本体の層に接続されたドレイン電極と、
ソース領域が空乏化したとき、障壁を横切ってソース電極から半導体本体の層のソース領域への所定のキャリアタイプのキャリアの輸送を制御するためのゲート電極と、を備え、
ゲート電極は、ソース電極に対する半導体本体の層の反対側においてソース電極と重なり合った関係で配置され、ゲート電極と半導体本体の層との間にゲート絶縁層を有し、
ショットキー障壁のゲートにより制御される領域の全体にわたって、少なくとも半導体本体の層とゲート絶縁体との組み合わせの全厚だけ、ゲート電極はソース電極から間隔を隔てている。
【００２０】
変形例としては、ソースゲートトランジスタは、所定の導電型の電荷キャリアを用いて導通するものであって、
少なくとも１０ｎｍの厚みを有する半導体本体の層と、
ソース電極であって、このソース電極と半導体本体の層のソース領域との間に、ポテンシャル障壁を形成する半導体本体の層のソース領域にわたって延びる、ソース電極と、
半導体本体の層に接続されたドレイン電極と、
ソース領域が空乏化したとき、障壁を横切ってソース電極から半導体本体の層のソース領域への所定のキャリアタイプのキャリアの輸送を制御するためのゲート電極と、を備え、
ゲート電極は、ソース電極に対する半導体本体の層の反対側においてソース電極と重なり合った関係で配置され、ゲート電極と半導体本体の層との間にゲート絶縁層を有し、
ソース障壁のゲートにより制御される領域の全体にわたって、少なくとも半導体本体の層とゲート絶縁体との全厚の組み合わせの厚さだけ、ゲート電極はソース電極から間隔を隔てている。
【００２１】
回路は、駆動電圧を蓄えるための第２のコンデンサをさらに備えていてもよい。こうして、駆動電圧が一方のコンデンサに蓄えられ、ゲート−ソース間電圧が他方に蓄えられる。そして、これらの２つのコンデンサは、一緒になって、変更するための手段を形成する。２つのコンデンサは、コンデンサ装置を形成し、変更された電圧を得るために、電圧をコンデンサ装置における異なる端子から取り出すことができる。例えば、第１及び第２のコンデンサを直列に接続することができ、回路への駆動電圧の入力部を、第１のコンデンサと第２のコンデンサとの間の接続部に設けることができる。
【００２２】
第１及び第２のコンデンサは、ソースゲートトランジスタにおけるゲートとソースとの間に、直列に接続することができる。トランジスタが安定状態に達したときに、例えば、第２のコンデンサに電荷が蓄えられていないことを確保することで、第１のコンデンサに結果として現れるゲート−ソース間電圧が供給されるように、コンデンサに蓄えられた電圧を構成することができる。
【００２３】
制御トランジスタは、ソースゲートトランジスタのソースと電流源との間に設けることができる。そして、制御トランジスタは、いつ電流サンプリング動作を行うのかを決定する。
【００２４】
結果として現れるゲート−ソース間電圧の第１のコンデンサへの蓄え中に、所定の電圧をソースゲートトランジスタのゲートに提供するためのホールドトランジスタを設けてもよい。これは、前述したように、第２のコンデンサの両端に電圧が存在しないことを確保する。
【００２５】
また、本発明によって提供される、アクティブマトリックスエレクトロルミネセント表示装置は、ピクセルの配列を備え、各ピクセルはエレクトロルミネセント表示要素と、本発明による回路とを備え、ソースゲート薄膜トランジスタが、ピクセルのための電流源トランジスタを構成している。
【００２６】
従って、回路は、ピクセル内電流源として使用されるとき、経年劣化、及び／又は、トランジスタの不均一性を、補償することができる。それぞれのピクセルは、好ましくは、データ線と制御回路の入力部との間に接続されたアドレストランジスタをさらに備えている。回路は、アモルファスシリコンを用いて形成することができる。
【００２７】
また、本発明によって提供される、アクティブマトリックス液晶表示装置のための駆動回路は、出力回路の配列を備え、各出力回路はデジタルアナログコンバータと、本発明による回路とを備え、ソースゲート薄膜トランジスタが出力駆動トランジスタを構成している。
【００２８】
従って、回路は、ＬＣＤ表示装置の駆動回路として使用されたとき、経年劣化、及び／又は、トランジスタの不均一性を補償することができる。各出力回路は好ましくは、デジタルアナログコンバータと制御回路の入力部との間に接続された入力トランジスタをさらに備えている。
【００２９】
出力スイッチングトランジスタが、ソースゲートトランジスタにおけるソースと、ピクセル出力との間に接続されていてもよく、これは、マルチプレクサスイッチとして機能する。
【００３０】
また、本発明によって提供される、アクティブマトリックス液晶表示装置は、表示ピクセルの配列と、ピクセルの配列と同一の基板上に一体化され、ピクセルの列にピクセル駆動信号を提供するための列駆動回路とを備え、列駆動回路は、本発明による駆動回路を備えている。表示ピクセルの配列と駆動回路とは、多結晶シリコンを用いて形成することができる。
【００３１】
また、本発明によって提供される、ソースゲート薄膜トランジスタを制御する方法は、
ソースゲートトランジスタの所望の制御を指示する駆動電圧を受ける段階と、
既知の電流をソースゲートトランジスタに通す段階と、
既知の電流がソースゲートトランジスタを通るときに現れるソースゲートトランジスタのゲート−ソース間電圧をサンプリングする段階と、
駆動電圧と現れたゲート−ソース間電圧との間の差を使用してソースゲートトランジスタを制御する段階と、を備えている。
【００３２】
また、本発明によって提供される、増幅器は、
電力供給線間に直列に接続された第１及び第２の反対のタイプのソースゲート薄膜トランジスタであって、第１及び第２のトランジスタのゲートが入力ノードに一緒に接続されているような、第１及び第２のソースゲート薄膜トランジスタと、
増幅のための入力電圧を受けるための入力部と、
オフセット電圧を蓄えるための、入力部と入力ノードとの間に接続されたコンデンサと、
入力ノードと増幅器の出力部との間に接続された短絡トランジスタと、
を備えている。
【００３３】
本発明をより良く理解できるように、以下、添付図面を参照して、単に例示的に、実施形態について説明する。
【発明を実施するための最良の形態】
【００３４】
図面は、単に模式的であり、寸法通りには示していない。異なる図面において、対応する要素には、同一の参照符号を付している。
【００３５】
本発明は、経年劣化及び／又は不均一性を補償するための、ソースゲートトランジスタの使用に関連している。本発明について説明する前に、ソースゲートトランジスタの技術について最初に概説するが、国際公開第２００４／０１５７８０号が、更なる詳細について参照され、その文献の全文は参照によりここに組み込まれる。
【００３６】
以下、ソースゲートトランジスタの一例と、その製造、及び特性について、図１乃至図３を参照して説明する。
【００３７】
図３は、ｎ型導体のソースゲートトランジスタ、すなわち、電子を用いて導通されるトランジスタの一例を示している。トランジスタは、基板２上に形成される。半導体本体の層１０は、半導体本体の層１０における空乏化可能なソース領域３２に横方向にわたって延びてなるソース電極２２を備え、ソース電極２２と，半導体本体の層におけるソース領域３２と，の間の境界に障壁４８を形成している。一対のドレイン電極２４が設けられ、それぞれ横方向に延び、半導体本体の層におけるドレイン領域３６に接続されている。半導体本体の層におけるドレイン領域３６は、ソース領域３２から横方向に間隔が隔てられており、ソース領域とドレイン領域との間に、半導体本体の層における中間領域３４が形成されている。
【００３８】
障壁は、ショットキー障壁であって、この障壁の高さを制御するために、半導体本体の層１０には、注入部６が設けられている。
【００３９】
半導体本体の層におけるソース電極とは反対の側には、ソース電極２２と重なり合う関係にて、ゲート電極４が存在し、ゲート電極４と半導体本体の層１０との間には、ゲート絶縁層８が設けられている。この重なり合って絶縁されたゲート電極４は、半導体本体の層１０の厚みとゲート絶縁体８とだけを介して、ソース障壁４８に結合され、ソース領域３２が空乏化したとき、ゲート電極４に印加される電圧は、障壁４８を横切って、ソース電極２２から、半導体本体の層１０におけるソース領域３２へと、所定のキャリアタイプのキャリアの輸送を制御する。上面には、不活性化層２０が設けられる。
【００４０】
別の観点から見ると、図３に示したソースゲートトランジスタは、電子（すなわち、所定の導電型のトランジスタにおける伝導キャリア）のソース２２と，これらの電荷キャリアのためのドレイン２４，３４と，の間に、トランジスタの本体部分３２，３４を提供する半導体層１０を備えている。ソースゲートトランジスタにおける絶縁されたゲートは、中間ゲート誘電体層８を介して、本体部分３２，３４の領域３２に結合されてなるゲート電極４を備えている。ソースは、ソース電極２２と、半導体層１０との間に、前記キャリアに対する障壁４８を備えている。この障壁４８は、絶縁されたゲート４，８によって制御される場合を除き、ソース２２から本体部分３２，３４の中に入るキャリアの流れを阻止する。ソース２２及び絶縁されたゲート４，８は、対向して水平方向に重なり合う関係において、半導体層１０の主たる側面に対してそれぞれ反対側に配置され、これは、半導体層１０における対向する主たる側面の間において、本体部分３２，３４における少なくとも中間の厚みだけ、ソース２２を絶縁されたゲート４，８から隔てている。水平方向に重なり合う絶縁されたゲート４，８は、半導体層１０のこの中間の厚みを介して、ソース障壁に結合されている。絶縁されたゲート４，８から半導体層１０の中間の厚みにわたっる領域３２の空乏化時に、この結合によって、ゲート電極４及びソース電極２２の間に印加される電圧は、ソース障壁４８を横切る前記キャリアの制御された放出によって（例えば、熱電子場の放出によって）、トランジスタの導通を制御することができる。
【００４１】
（むしろ障壁の縁部における導通よりも）障壁４８の主たる部分を横切る導通を奨励するために、ドレイン２４，３４に面するソース障壁４８における少なくとも水平方向の縁部において、ソース障壁４８に電界軽減（除去）部を設けることが有利である。ひとつのそうした（補償ドーピングを用いた）電界軽減（除去）手段は、図３の例に組み込まれており、補償ドープ領域３８が電界軽減部を提供する。
【００４２】
ソースゲートトランジスタの基本的な構造は、対向するソース電極及びゲート電極が、ソース障壁と、ゲート絶縁層と、それらの間に挟持された半導体本体とを有することであることがわかる。ソース電極は、半導体本体の層におけるソース領域にわたって延び、ソース電極と半導体本体の層におけるソース領域との間に、ショットキーポテンシャル障壁を形成している。ゲート電極は、ソース領域が空乏化したとき、ソース電極から半導体本体の層におけるソース領域への、障壁を横切るキャリアの輸送を制御する。ゲート電極は、ショットキー障壁のゲート制御領域の全体にわたって、半導体本体の層とゲート絶縁体との組み合わせられた全厚だけ、ソース電極から間隔を隔てられている。半導体本体の層は、少なくとも１０ｎｍの厚みを有していてよい。
【００４３】
ひとつの例によるアモルファスシリコン製造工程を用いて装置を形成するために、ガラス基板２上に底部ゲート４を蒸着し、第１のマスクを用いてパターニングする。次に、３００ｎｍの窒化シリコンのゲート絶縁層８と、半導体本体として機能させる１５０ｎｍの未ドープの水素化アモルファスシリコン層１０とが、公知の技術を用いて適用される。第２のマスクを使用して、ゲート電極の上に、シリコンアイランドを形成する。図１に示すように、１×１０14ｃｍ-2の線量のリン６を１０ｋｅＶで表面に注入し、ソース障壁の高さを制御する。
【００４４】
構造上に、第３のマスクを用いて、クロム金属層１８を蒸着し、ソース電極２２と，ソース電極２２の両側にソース電極２２から間隔を隔てられた一対のドレイン電極２４と，を形成する。自動位置合わせにソース電極２２及びドレイン電極２４を用いて、１２ｋｅＶでの１×１０14ｃｍ-2の二フッ化ホウ素の注入３８を行い、ホウ素の注入３８がリンを補填する。これは、図２に示されている。ホウ素の埋め込みは、ソース２２と接触するソース領域３２と，ドレインと接触するドレイン領域３６と，の間における、アモルファスシリコン層１０の中間領域３４の中に行われる。構造の上部には、不活性化層２０が蒸着される。次に、構造は、２５０℃で３０分間にわたってアニール処理されて、注入されたリンとホウ素とを活性化させる。
【００４５】
ソース電極２２とドレイン電極２４のクロムは、アモルファスシリコン本体に対してショットキー障壁を形成する。低ゲート電圧で高い電流動作を可能にするため、リンのドーピングを用いて、電子に対する適当な低いショットキー障壁高さを達成する。当業者が認識するように、リンのドーピングは、ショットキー障壁高さ、したがって必要なゲート電圧を微調整するために変更することができる。
【００４６】
図４及び図５は、（ソース−ドレイン方向に対して垂直に）６００μｍのソース幅をもった、ソースゲートトランジスタの一例の特性を示している。この例においては、半導体本体の層は、１００ｎｍの厚みを有し、ゲートは、３００ｎｍの厚みのＳｉＮを有している。
【００４７】
図４は、印加されたゲート−ソース間電圧の範囲における、電流とドレイン−ソース間電圧との関係を示しており、図５は、ドレイン−ソース電流の対数とゲート−ソース間電圧との関係を示している。
【００４８】
特性は、ソース幅に応じて定まり、最小２μｍの分離までのソース−ドレイン分離によって、最小限の影響を受ける。これは、ソース障壁が、ドレインの場から良好に仕切られていることを示している。比較のために、ソースゲートトランジスタと同一の蒸着層をもち、同様な電流レベルにて動作するＴＦＴの特性を、図６に示している（図４のプロットに対応する。）。
【００４９】
ピンチオフ電圧は、ソースゲートトランジスタに比べて、ＴＦＴでは、はるかに高いことがわかる。例えば、ゲートが１２Ｖのとき、ソースゲートトランジスタは、ドレイン電圧が２Ｖになるまで増幅器として動作し、一方、ＴＦＴは８Ｖを必要とする。
【００５０】
ピンチオフの後には、電流は、ドレイン−ソース間電圧と概して独立している。ドレイン電圧の変化は、導通に極めてわずかの影響しか有していないが、というのは、そうした変化は、障壁を越えるキャリアの注入をほとんどもたらさないからである。これは、図４に示すように、非常に平坦な曲線を生じさせ、すなわち、１０9Ωのオーダーの非常に高い出力インピーダンスを生じさせる。また、ピンチオフ電圧は小さく、試験した装置においては、０．５Ｖ〜２．５Ｖの範囲である。これは、図６から分かるように、試験された従来のＴＦＴに比べてはるかに低い。
【００５１】
ソースゲートトランジスタは、水素化アモルファスシリコン、又は低温多結晶シリコン（ＬＴＰＳ）において実現され、標準的なＦＥＴに比べて、はるかに安定し、低い飽和電圧と高い出力インピーダンスとを有する。ＬＴＰＳ装置においては、電流の不均一性は依然として問題点である。また、アモルファスシリコン装置においても、高電流における安定性は、多くの表示装置の用途において問題点である。
【００５２】
これらの、不均一性と経年劣化の問題点が解決されるならば、ソースゲートトランジスタの利点は、特に、電力損の大きな減少を促進するために使用することができる。
【００５３】
ソースゲートトランジスタは、ＦＥＴに比べて安定しているけれども、それにもかかわらず、アモルファス材料を使用した表示装置において、高電流レベルにおいて充分に安定したアナログ装置を作るのは非常に困難である。主な不安定機構は、ＦＥＴと同様に、欠陥の発生である。
【００５４】
かくして、ソースゲートトランジスタの場合には、この欠陥の発生は、移動特性の平行シフト（translational shift）をもたらすという認識に従う。さらに、温度の安定性に影響する他の主たるパラメータも、移動特性における平行シフトをもたらす。このシフトは、図４の特性曲線のセットのｙ軸に平行な移動であると考えられる。
【００５５】
従って、本発明は、ソースゲートトランジスタを通る所定の電流を維持するのに必要なゲート電圧の変化を検出できる回路を使用することで、アモルファス又は多結晶シリコンにおいて、ソースゲートトランジスタの不安定機構を補償することができるという認識に基づいている。このアプローチは、アモルファスシリコン装置の安定性、又はＬＴＰＳ装置の不均一性を補償することができる。
【００５６】
図７は、本発明の第１例の補償回路であって、アモルファスシリコン駆動トランジスタの経年劣化を補償するのに使用するため、アクティブマトリックス・エレクトロルミネセント表示装置におけるピクセル内電流源として使用される。
【００５７】
ピクセル回路は、上述したソースゲートトランジスタの形態の駆動トランジスタ７０を備えている。このトランジスタは、電流源装置として使用され、トランジスタに印加されるゲート電圧に応じて、エレクトロルミネセント表示素子７２に制御可能な電流を提供する。
【００５８】
駆動トランジスタは、トランジスタ制御回路７４の一部を形成し、特定の輝度の出力を達成するために、入力部７６のようにソースゲートトランジスタの所望の制御を指示する駆動電圧を受ける。入力部７６における電圧は、アドレストランジスタ７７を介して、データ列（データカラム）から提供される。
【００５９】
第１のコンデンサ７８と、第２のコンデンサ８０とは、駆動トランジスタにおけるソースとゲートとの間に設けられる。第１のコンデンサ７８は、ソースゲートトランジスタを通過する既知の電流について、ソースゲートトランジスタのゲート−ソース間電圧を蓄え（格納し又は記憶し）、第２のコンデンサ８０は、データ入力電圧を蓄える。２つのコンデンサの組み合わせられた効果は、既に蓄えられたゲート−ソース間電圧を用いて、入力部７６における駆動電圧を変更し、ソースゲートトランジスタの制御に、この変更された電圧を使用する。
【００６０】
図示の通り、回路への電圧入力部７６は、第１及び第２のコンデンサ７８，８０の間の接続部に設けられている。
【００６１】
所定の電流に対するゲート−ソース間電圧を、第１のコンデンサ７８に蓄え可能とするために、電流源８２が設けられ、制御トランジスタ８４を介して、駆動トランジスタ７０のソースに接続されている。この制御トランジスタを使用して、電流源の電流を、駆動トランジスタ７０を通して駆動する。第１及び第２のコンデンサ７８，８０と、制御トランジスタ８４とは、従って、ソースゲートトランジスタ７０におけるゲートと電流源８２との間において、直列に接続されている。
【００６２】
ホールドトランジスタ８６は、ソースゲートトランジスタ７０におけるゲートに、所定の電圧（図示の例では、高電力線電圧）を結合させることを可能とする。これを使用して、トランジスタ７０を通して一定の電流が駆動されているとき、トランジスタのゲート−ソース間電圧が、第１のコンデンサ７８だけに蓄えられることを保証することができる。
【００６３】
以下、回路の動作について、図８を参照して説明する。回路は、トランジスタの動作点を考慮に入れて、入力部７６における入力駆動信号を変化させることで、ソースゲートトランジスタ７０を制御する。この動作点は、所定の電流に対するゲート−ソース間電圧をサンプリングすることで決定される。異なる値を用いてトランジスタを制御することで、動作特性における平行シフトを実現することができ、これが、トランジスタの経年劣化、異なる装置間の不均一性、及び、温度変動を補償できることを見い出した。
【００６４】
各行（row）のピクセルは、２本のアドレス線によって制御され、アドレストランジスタ７７及びホールドトランジスタ８６のための第１のアドレス線Ａ１と、制御トランジスタ８４のための第２のアドレス線Ａ２とが使用される。
【００６５】
図８に示すように、アドレス指定はアドレス段階を備え、その間に（変更された）データ値がすべてのピクセルに格納され、照明段階がそれに続く。アドレス段階中には、表示要素７２は、図示の通り、高いカソード電圧によって、逆バイアスされる。従って、表示要素７２は発光せず、また、電流の漏れの経路を提供しない。照明段階中には、カソードはローであり、駆動トランジスタは電流源として動作する。
【００６６】
アドレス段階中には、各行が順番にアドレス指定され、これは、両方のアドレス線をハイに切り替えて、続いて、アドレス線Ａ２をローに切り替えてから、アドレス線Ａ１をローに切り替える。
【００６７】
両方のアドレス線を初めにハイとして、列の電圧を、電力線の電圧に等しく設定する。その結果、第２のコンデンサ８０の両端は、電力線の電圧に接続されるが、片側は、ホールドトランジスタ８６を介して、また、片側は、アドレストランジスタ７７を介して、接続される。また、電流源８２は、トランジスタ７０を通して、一定の電流を吸い込むために接続される。一定の電流は大きくて、従って、あらゆる線のコンデンサを迅速に充電し、この電流は、第１のコンデンサ７８を、一定の電流に対応したゲート−ソース間電圧に充電する。
【００６８】
第２のアドレス線Ａ２がローになると、第１のコンデンサ７８は隔離される。そして、データ列には、データ値が提供され、これは、電力線の電位に比べて高い電位である。次に、第２のコンデンサ８０は、データ電圧に充電される。
【００６９】
第１のコンデンサ７８に蓄えられたトランジスタ７０のゲート−ソース間電圧は、トランジスタの特性のシフトに関する任意の情報を収容し、コンデンサ配置の結果として、データ電圧よりも蓄えられたゲート−ソース間電圧分だけ小さいゲート−ソース間電圧が提供される。従って、トランジスタ７０の特性のシフトが補償される。
【００７０】
第１のアドレス線Ａ１がローにされたとき、所望の変更されたゲート−ソース間電圧が、直列な２つのコンデンサにわたって蓄えられ、有効に変更された入力駆動電圧を有する。
【００７１】
この回路は、一定の電流によるプログラミング段階の後に、現れた電圧を差し引いてゲート−ソース間電圧を形成し、電圧プログラムされた動作を提供する。しきい値電圧の測定はなく、というのは、特性の変化は、トランジスタの電流と電圧との間の特性における平行シフトによって特徴付けることができることが認識されたためである。電流プログラミング段階は短くて、というのは、平行特性のシフトを評価するために、第１のコンデンサに大きな電圧を発生させるような一定の大きな電流が常に使用されているからである。
【００７２】
この例の回路には、アモルファスシリコンを用いた実現のために、特に、関心があり、駆動トランジスタにおける電圧誘発された経年劣化に対する補償を提供する。
【００７３】
図９は、本発明の第２例の補償回路を示していて、アクティブマトリックス液晶表示装置のための列駆動回路の一部として使用され、多結晶シリコンの不均一性を補償するために使用される。
【００７４】
また、ソースゲートトランジスタは、低温多結晶シリコン技術を用いても実現される。ソースゲートトランジスタにおける高い出力インピーダンス及び低い飽和電圧は、ソースゲートトランジスタを、低電力ＬＣＤ列ドライバにおける統合されたＬＰＴＳ駆動回路のために、特に適したものにする。
【００７５】
代表的には、これらの駆動回路には、デジタルアナログコンバータ回路の出力のためのバッファとして、ソースフォロアなどの回路が使用される。低い飽和電圧によって、電力消費の少ないやり方にて、これらを実現することが可能になる。
【００７６】
図９の回路は、列駆動回路の内部におけるひとつの列のための出力バッファ回路である。
【００７７】
図９の回路は、図７に示した回路と同様に動作するもので、対応する要素には、同一の参照符号を付している。
【００７８】
再び、ソースゲートトランジスタ７０は、トランジスタ制御回路７４の一部を形成し、ゲートとソースとの間には、第１及び第２のコンデンサ７８，８０が直列に接続されている。この回路においては、制御トランジスタ８４は、ソースとゲートとの間で、２つのコンデンサと直列に接続され、電流源８２はトランジスタのソースに接続されている。
【００７９】
デジタルアナログコンバータ回路９０の出力は、アドレストランジスタ７７を介して、入力部７６に提供され、ソースゲートトランジスタは（アドレス指定されたピクセルを含む）列キャパシタンス９２を所望の電圧に充電するために使用されるが、この電圧は、トランジスタのソース（これは回路の出力である）と入力との間のフィードフォワードループによって決定される。
【００８０】
回路の出力は、出力スイッチング（多重化）トランジスタ９４を介して、列に提供される。第２のホールドトランジスタ９６は、第２のコンデンサ８０の片側を電力線の電圧に保持するために設けられる。
【００８１】
コンデンサＣ1の下側端子に、基準電圧ＶREFを供給するために、トランジスタが設けられており、これはアドレス線Ａ５によって制御される。さらに、プリチャージ電圧ＶPRECHARGEを出力に供給するために、別のトランジスタが設けられており、これはアドレス線ＡＰによって制御される。
【００８２】
回路は、６本のアドレス線を有し、すなわち、アドレストランジスタ７７のためのアドレス線Ａ１と、第２のホールドトランジスタのためのアドレス線Ａ２と、（第１の）ホールドトランジスタ８６のためのアドレス線Ａ３と、制御トランジスタのためのアドレス線Ａ４と、基準電圧をロードするためのアドレス線Ａ５と、プリチャージアドレス線ＡＰとを有している。
【００８３】
初めに、アドレス線Ａ２，Ａ３，Ａ４がターンオンし、第１のコンデンサ７８に電流が引き込まれ、ソースゲートトランジスタに一定の電流を通過させるのに充分な電圧まで充電され、これは蓄えられる。この間、同じ電圧が第２のコンデンサ８０の両側に供給される。
【００８４】
次に、アドレス線Ａ２とＡ４とはターンオフされ、第１のコンデンサ７８は隔離され、２つのコンデンサの間の接続部は、新たな電圧に駆動される。これはまた、トランジスタ８４がターンオフされているので、電流源の電流ＩBIASだけが、ソースゲートトランジスタから調達可能であることを意味する。
【００８５】
コンデンサ７８の両端に蓄えられた電圧は、ＶBIAS＝ＶT＋√（２ＩBIAS／β）であり、ここで、ＶTは、ソースゲートトランジスタのしきい値電圧であり、βは相互コンダクタンスである。
【００８６】
また、アドレス線Ａ１がターンオンされ、ＤＡＣの電圧が第２のコンデンサ８０を電力線電圧よりも高い、電位ＶDACに充電する。
【００８７】
次に、アドレス線Ａ１及びＡ３がターンオフされ、Ａ５がターンオンして、コンデンサ７８の底部端子に、基準電圧ＶREFが印加される。
【００８８】
ソースゲートトランジスタのゲート電圧は、
ＶG＝ＶREF＋ＶBIAS−ＶDAC
となる。
【００８９】
ＶBIAS及びＶDACの用語は、２つのコンデンサの端子間の電圧である。
【００９０】
トランジスタ７０は、電流源８２と直列なので、バイアス電流ＩBIASが適用されなければならず、ソースは以下の電圧に動く。
ＶS＝ＶG−ＶT−√（２ＩBIAS／β）＝ＶG−ＶBIAS
【００９１】
結果的なソース電圧は、ＶS＝ＶREF−ＶDACであり、不均一なソース、すなわち、しきい値電圧及び相互コンダクタンスβを部分的に定める流動性が除去される。
【００９２】
従って、ソースゲートトランジスタにおける低飽和電圧により、均一な列電圧を低電力にて達成することができる。
【００９３】
ソースフォロア回路は電流を吸い込めないので、列が引き続いてソースゲートトランジスタのソースによって定められる電圧にまで充電されるように、初めに、プリチャージアドレス線（ＡＰ）にパルスを与えて、列は低電圧ＶPRECHARGEにプリチャージされなければならない。
【００９４】
低電力消費を達成するため、ソースフォロアトランジスタの電圧は、可能な限り低いべきであり、というのは、バイアス電流は常に流れる必要があるためである。ソースフォロアとしての標準的なＴＦＴにおいては、飽和を維持する最小のドレイン−ソース間電圧は、ＶDS≧ＶGS−ＶT＝√（２ＩBIAS／β）、によって定められる。
【００９５】
従って、電源は、液晶を駆動するために表示装置の列に要求される最大電圧よりも、少なくとも√（２ＩBIAS／β）だけ大きくなくてはならない。
【００９６】
しかしながら、ソースゲートトランジスタにおける飽和電圧は、この値に比べて、はるかに低く、従って、電源は、最大要求列電圧に近くできる。従って、電力は節約される。
【００９７】
また、電流源は、ｎ型のソースゲートトランジスタを用いて実現することもでき、これによれば、電流源の電力供給を、列に要求される最小電圧に近くすることができる。これは、さらに電力を節約する。
【００９８】
この追加のソースゲートトランジスタは、修正を必要とし、これは、図１０に示すように、標準的なスイッチミラー構造と、明確な外部電流とを使用することで、容易に達成できる。
【００９９】
図１０は、制御線の「制御（control）」がｎ型トランジスタをオンとしｐ型トランジスタをオフとしたとき、外部電流源ＩBIASをサンプリングするための電流源トランジスタを示している。これは、いったん回路が安定して、ソースゲートトランジスタにおけるゲートによって電流が引き込まれないとき、ソースゲートトランジスタのソース−ドレインを通して、電流源の電流を強制的に流す。
【０１００】
プログラミング段階が必要で、これは、列が駆動されないフィールドブランキング期間中に容易に達成される。制御線の「制御」は、このプログラミング段階を実現することができる。
【０１０１】
ソースゲートトランジスタの非常に高い出力インピーダンスによって、ソース電圧をより正確に定めることが可能になり、すなわち、この電流源により吸い込まれる電流は、ソース電圧が動いても変化しない。
【０１０２】
図９の回路を使用して（及び任意的要素として、バイアス電流を発生するために、図１０のカレントミラー回路を使用して）、アクティブマトリックス液晶表示装置のための統合された列駆動装置を形成でき、例えば、表示ピクセルのアレイと、多結晶シリコンを用いて形成された駆動回路とを備える。
【０１０３】
ソースゲートトランジスタを使用して、その他の低電力及び高利得回路を実現することができ、同様な補償方式を適用できる。
【０１０４】
ＬＣＤ統合列ドライバに用いられるインバータ利得段は、標準的なＴＦＴに比べて高い出力インピーダンスを有するソースゲートトランジスタを使用して実現される。このように、単一のインバータ段は、一連の標準的なＴＦＴインバータの利得段と同じ利得レベルを生成することができる。また、低い飽和電圧は、低い電力供給を意味している。ソースゲートトランジスタは、低い領域消費及び低電力での高利得を与える。
【０１０５】
図１１には、インバータ利得段の例を示している。利得段は、電力線の間に直列に接続された第１及び第２の反対のタイプのソースゲート薄膜トランジスタ１００，１０２を備えてなる、増幅器を構成している。第１及び第２のトランジスタのゲートは、一緒に、入力ノードで接続されている。入力部１０３は、増幅のための入力電圧を受ける。入力部１０３と入力ノードとの間には、コンデンサ１０４が設けられ、オフセット電圧を蓄える。短絡トランジスタ１０６は、入力ノードと、増幅器の出力部（ＶOUT）との間に接続されている。
【０１０６】
入力は、第１の入力トランジスタ１０８を介して、コンデンサ１０４の一方側に提供され、基準電圧入力（ＶREF）も、第２の入力トランジスタ１１０を介して、コンデンサ１０４の一方側に提供されている。
【０１０７】
この増幅器は、２つのモードにおいて動作可能になっている。
【０１０８】
第１のモードにおいては、アドレス線Ａ１はハイであり、短絡トランジスタと、第２の入力トランジスタ１１０とをターンオンさせる。増幅器の入力ノードと出力部は、一緒に接続され、２つのトランジスタの特性を考慮に入れた電力線の間のあるレベルに電圧設定される。この設定電圧（これは、２つのトランジスタの相対的な特性の変化を表す。）と、基準電圧との間の差は、コンデンサに蓄えられる。
【０１０９】
第２のモードにおいては、アドレス線Ａ２はハイであり、アドレス線Ａ１はローであって、入力ノードと出力部とは、短絡トランジスタによって一緒に接続されず、増幅すべき入力電圧は、コンデンサを介して、入力ノードに提供される。コンデンサは、２つのトランジスタの特性における（相対的な）変動を補償する。
【０１１０】
図１２は、本発明による表示装置を示していて、ピクセルアレイ１２０と、行ドライバ１２２と、列ドライバ１２４とを備えている。ソースゲートトランジスタは、ピクセル回路の一部として、又は、ピクセルアレイの基板上に統合された列ドライバの一部として、又は両方に使用される。また、本発明は、行ドライバ回路にも使用される。
【０１１１】
従って、上述した回路は、ソースゲートトランジスタの不安定と不均一性とを修正する。少数の特定の回路だけを示したけれども、当業者にとって明らかなように、本発明は、多くの異なるやり方にて実現される。
【０１１２】
本発明は、ｎ型又はｐ型のトランジスタ回路に、又はこれらを組み合わせて使用する回路に適用される。さらに、補償は、回路のデザインに応じて、基準電圧の加算又は減算を伴うが、基準位置に対するトランジスタ特性の変化を考慮に入れた変更を常に提供する。
【０１１３】
例は、表示装置の用途におけるトランジスタの使用に関する。もちろん、撮像装置、接触入力装置など、経年劣化又は大領域の基板にわたる均一性が問題点となる多数の他の用途が存在する。
【０１１４】
様々な他の変形例は、当業者にとって明らかである。
【図面の簡単な説明】
【０１１５】
【図１】一例のソースゲートトランジスタ（ＳＧＴ）の製造における第１段階を示している。
【図２】図１の一例のソースゲートトランジスタの製造における第２段階を示している。
【図３】図１及び図２の一例のソースゲートトランジスタの製造における第３段階を示している。
【図４】ソースゲートトランジスタの測定されたトランジスタ特性を示している。
【図５】図４で測定されたソースゲートトランジスタの測定された移動特性を示している。
【図６】比較のためのＴＦＴの測定されたトランジスタ特性を示している。
【図７】アクティブマトリックスエレクトロルミネセント表示装置のためのピクセル内電流源回路の一部として使用される、本発明の第１例による制御回路を示している。
【図８】図７のピクセル回路におけるタイミング波形を示している。
【図９】アクティブマトリックス液晶表示装置のための統合された列駆動回路の一部として使用される、本発明の第２例による制御回路を示している。
【図１０】図９の回路と共に使用される電流源回路を示している。
【図１１】本発明の別の態様による増幅器回路を示している。
【図１２】本発明の表示装置を示している。
【符号の説明】
【０１１６】
２  基板
４  ゲート電極
６  注入部
８  ゲート絶縁体
１０  半導体層
１８  クロム金属層
２０  不活性化層
２２  ソース電極
２４  ドレイン電極
３２  ソース領域
３４  中間領域
３６  ドレイン領域
３８  補償ドープ領域
４８  障壁
７０  ソースゲートトランジスタ
７２  エレクトロルミネセント表示素子
７４  トランジスタ制御回路
７６  入力部
７７  アドレストランジスタ
７８  第１のコンデンサ
８０  第２のコンデンサ
８２  電流源
８４  制御トランジスタ
８６  ホールドトランジスタ
９０  デジタルアナログコンバータ回路
９２  列キャパシタンス
９４  出力スイッチングトランジスタ
９６  第２のホールドトランジスタ
１００，１０２  ソースゲート薄膜トランジスタ
１０３  入力部
１０４  コンデンサ
１０６  短絡トランジスタ
１０８  第１の入力トランジスタ
１１０  第２の入力トランジスタ
１２０  ピクセルアレイ
１２２  行ドライバ
１２４  列ドライバ
Ａ１，Ａ２，Ａ３，Ａ４  アドレス線
ＡＰ  プリチャージアドレス線
Ｃ1  コンデンサ
ＩBIAS  バイアス電流
ＶPRECHARGE  プリチャージ電圧
ＶREF  基準電圧
【図１】
2009513004.tif 000003
【図２】
2009513004.tif 000004
【図３】
2009513004.tif 000005
【図４】
2009513004.tif 000006
【図５】
2009513004.tif 000007
【図６】
2009513004.tif 000008
【図７】
2009513004.tif 000009
【図８】
2009513004.tif 000010
【図９】
2009513004.tif 000011
【図１０】
2009513004.tif 000012
【図１１】
2009513004.tif 000013
【図１２】
2009513004.tif 000014
【国際調査報告】
2009513004.tif 000015
2009513004.tif 000016
2009513004.tif 000017
2009513004.tif 000018
2009513004.tif 000019
2009513004.tif 000020