(57)【要約】  高速シリアルトランシーバ回路をテストするためのテスタである。このテスタはジッタ生成器を含み、このジッタ生成器は、急速に変化する位相選択用信号を使用し、２つ以上の互いに異なる位相のクロック信号から選択し、位相変調した信号を生成する。この位相選択用信号は低い周波数の成分および高い周波数の成分を含むよう設計する。前記位相変調した信号は位相フィルタへの入力であり、この位相フィルタは所望でない高い周波数の成分をフィルタする。前記位相フィルタのフィルタ処理出力は、データ送信シリアライザへの入力であり、このデータ送信シリアライザは、前記トランシーバ回路への入力のため、ロースピードパラレルワードを高速のジッタ付与テストパターンへシリアライズする。
2009516404.tif 000002
【特許請求の範囲】
【請求項１】
第１クロック入力信号と、前記第１クロック入力信号に関してある遅延だけ位相シフトした第２クロック入力信号とを受信するよう構成したマルチプレクサであって、マルチプレクサ出力とマルチプレクサ選択ポートとを有する前記マルチプレクサと、
前記マルチプレクサ出力に動作上接続した位相フィルタと、
前記マルチプレクサ選択ポートと動作上通信し、前記第１クロック信号と前記第２クロック信号から継続的に選択するための位相選択用信号を生成するよう構成した位相選択信号生成器と、
を含むジッタ生成器を含む、高速デジタルテスタ。
【請求項２】
前記遅延は、各複数の高速なテスト中、一定である、請求項１に記載の高速デジタルテスタ。
【請求項３】
前記遅延がプログラム可能であって、前記遅延が前記複数のテストの間で変化することを可能にする、請求項２に記載の高速デジタルテスタ。
【請求項４】
前記位相選択用信号は低い周波数の成分および高い周波数の成分を有し、前記位相フィルタは前記低い周波数の成分を通過させ且つ前記高い周波数の成分を阻止するよう選択した通過帯域を有する、請求項１に記載の高速デジタルテスタ。
【請求項５】
前記位相フィルタはフェーズロックドループ（ＰＬＬ）を含む、請求項１に記載の高速デジタルテスタ。
【請求項６】
前記位相フィルタはフィルタ出力を有し、前記デジタルテスタはシリアライザ選択ポートを有するパラレルデータシリアライザをさらに含み、前記シリアライザ選択ポートは前記フィルタ出力と動作上通信する、請求項１に記載の高速デジタルテスタ。
【請求項７】
前記データシリアライザは複数のデータ入力ポートを含み、前記テスタは複数のデータ出力ポートを有する逆シリアライザをさらに含み、前記複数のデータ出力ポートは前記シリアライザの前記複数のデータ入力ポートの個々に対応する１つと通信する、請求項６に記載の高速デジタルテスタ。
【請求項８】
前記逆シリアライザはクロックタイミングを有するシリアルデータストリームを受信するよう構成し、前記テスタは前記シリアルデータストリームから前記クロックタイミングを回復するためのクロック回復ユニットをさらに含む、請求項７に記載の高速デジタルテスタ。
【請求項９】
前記位相選択信号生成器が循環メモリを含む、請求項１に記載の高速デジタルテスタ。
【請求項１０】
前記循環メモリはシミュレートしたシグマ・デルタ変調器によって生成するマルチプレクサ制御データを含む、請求項９に記載の高速デジタルテスタ。
【請求項１１】
前記位相選択信号生成器はシグマ・デルタ変調器を含む、請求項１に記載の高速デジタルテスタ。
【請求項１２】
粗い遅延であって該遅延によって前記第１クロック入力信号を遅延させるよう構成した前記粗い遅延をさらに含み、それによって前記第２クロック入力信号を作成する、請求項１に記載の高速デジタルテスタ。
【請求項１３】
前記マルチプレクサは少なくとも３つの互いに異なった位相のクロック入力信号を受信する、請求項１に記載の高速デジタルテスタ。
【請求項１４】
前記位相選択信号生成器は複数ビット幅の循環メモリを含む、請求項１３に記載の高速デジタルテスタ。
【請求項１５】
前記マルチプレクサはＮ個の互いに異なった位相のクロック入力信号を受信するよう構成し、前記デジタルテスタは、前記Ｎ個の互いに異なった位相のクロック入力信号のシーケンスを作成するための、互いに異なった遅延を有するＮ−１個の粗い遅延要素をさらに含む、請求項１３に記載の高速デジタルテスタ。
【請求項１６】
低い周波数の位相信号と、少なくとも１つの高い周波数の成分とを含む急速に変化する位相信号を生成するステップと、
前記急速に変化する位相信号をフィルタ処理して、実質的に前記少なくとも１つの高い周波数の成分の欠如したフィルタ処理位相信号を作成するステップと、
パラレルデータを前記フィルタ処理位相信号の関数としてシリアライズして、高速のジッタ付与テストパターンを作成するステップと、
を含む、高速のジッタ付与テストパターンを生成する方法。
【請求項１７】
前記急速に変化する位相信号を生成する前記ステップは、複数の互いに異なった位相のクロック信号から交替で選択するステップを含む、請求項１６に記載の方法。
【請求項１８】
前記複数の互いに異なった位相のクロック信号から交替で選択する前記ステップは、位相選択信号を使用して実行する、請求項１７に記載の方法。
【請求項１９】
前記位相選択信号を生成するステップをさらに含む、請求項１８に記載の方法。
【請求項２０】
前記位相選択信号を生成する前記ステップは、循環メモリをトリガするステップを含む、請求項１９に記載の方法。
【請求項２１】
前記位相選択信号を生成する前記ステップは、複数ビット幅の循環メモリをトリガするステップを含む、請求項２０に記載の方法。
【請求項２２】
前記急速に変化する位相信号を生成する前記ステップは、クロック信号と、周期的シグマ・デルタ変調に従う遅延クロック信号から選択するステップを含む、請求項１６に記載の方法。
【請求項２３】
前記急速に変化する位相信号をフィルタする前記ステップは、前記急速に変化する位相信号をフェーズロックドループへ入力するステップを含む、請求項１６に記載の方法。
【請求項２４】
シリアル受信ポートとシリアル送信ポートとを有するテスト下のデバイスを、低い周波数の位相信号と少なくとも１つの高い周波数の成分とを含む急速に変化する位相信号を生成することによりテストする方法であって、
低い周波数の位相信号と少なくとも１つの高い周波数の成分とを含む急速に変化する位相信号を生成するステップと、
前記急速に変化する位相信号をフィルタして、実質的に前記少なくとも１つの高い周波数の成分の欠如したフィルタした位相信号を作成するステップと、
複数のデータ入力ポートでのパラレルデータを前記フィルタした位相信号の関数としてシリアライズして、シリアルテストパターンを作成するステップと、
前記シリアルテストパターンをテスト下の前記デバイスの前記シリアル受信ポートへ入力するステップと、
シリアルデータ信号をテスト下の前記デバイスの前記シリアル送信ポートから受信するステップと、
前記シリアルデータ信号をパラレルデータに逆シリアライズして、逆シリアライズしたデータ信号を作成するステップと、
テスト下の前記デバイスの前記シリアル受信ポートへの入力のため、前記逆シリアライズしたデータ信号を再シリアライズするステップと、
を含む、方法。
【請求項２５】
前記急速に変化する位相信号を生成する前記ステップは、複数の互いに異なった位相のクロック信号から１つのクロック信号を交替で選択するステップを含む、請求項２４に記載の方法。
【請求項２６】
前記急速に変化する位相信号をフィルタする前記ステップは、前記急速に変化する位相信号をフェーズロックドループへ入力するステップを含む、請求項２４に記載の方法。
【請求項２７】
前記シリアルデータ信号はクロックタイミングを含み、前記方法は前記クロックタイミングを前記シリアルデータ信号から回復するステップをさらに含む、請求項２４に記載の方法。
【請求項２８】
シリアル受信ポートとシリアル送信ポートとを有するテスト下のデバイスをテストする方法であって、
テスト下の前記デバイスがそのシリアル送信ポートでシリアルデータ信号を送信することを可能にするステップと、
前記シリアルデータ信号をテスト下の前記デバイスの前記シリアル送信ポートから受信するステップと、
前記シリアルデータ信号をパラレルデータに逆シリアライズするステップと、
前記パラレルデータをシリアライザの複数のデータ入力ポートへ入力するステップと、
低い周波数の位相信号と少なくとも１つの高い周波数の成分とを含む急速に変化する位相信号を生成するステップと、
前記急速に変化する位相信号をフィルタして、実質的に前記少なくとも１つの高い周波数の成分の欠如したフィルタした位相信号を作成するステップと、
前記複数のデータ入力ポートでのデータを前記フィルタした位相信号の関数としてシリアライズして、シリアルテスト信号を作成するステップと、
前記シリアルテスト信号をテスト下の前記デバイスの前記シリアル受信ポートへ入力するステップと、
テスト下の前記デバイスが前記受信した信号を前記シリアルデータ信号に対し比較することを可能にするステップと、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、米国仮特許出願番号６０／７３０，６３３の優先権の利益を主張する。前記出願は２００５年１０月２７日に提出し、「ジッタ注入を組み込んだ高速トランシーバテスタ」という名称であり、言及によって本明細書にその全体を組み込むものとする。
【０００２】
本発明は、概して集積回路テストの分野に関係している。特に、本発明はジッタ注入を組み込んだ高速トランシーバテスタに向けたものである。
【背景技術】
【０００３】
高速トランシーバ回路は、マイクロエレクトロニクスおよびコンピュータ産業において広範な用途が見出されており、それは従来のバス技術を越える、優れた特性を有するからである。それら特性は、改良されたスループットおよび配線効率を含んでいる（これらに限定されない）。しかし、この回路は性質がアナログ的であり、そして一般的に設計すること、特性を決定すること、および信頼性よく製造することが難しい。そのため、この低い信頼性は生産テストフェーズにおける難問を引き起こしている。これら難問により、テストの専門家はその品質保証方法の修正を強いられている。これら修正は、単純なループバックテストがもはや十分でないために、例えば、最新の高速トランシーバ設計を選別するための新たな方法の作成を含んでいる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
その結果として、正確に高速トランシーバ設計を選別するため、ストレスド・アイ・テストが要求されている。これらテストは人工的に引き起こしたジッタをトランシーバデバイスに生成し、そして導入するが、その目的はデバイスのジッタ耐性能力を測定することである。注目すべきことに、ストレスド・アイ生成のためのジッタ注入機器は、現在、存在している。しかしこれら機器は、生産テストにはほとんど実用的でない。なぜならこれら機器は、コストが高く、チャンネル数が制限されており、そしてアナログ変調回路が必要になるからである。さらに、遅延線技法（ジッタ注入に広く使用されている）は、現行の高速トランシーバ設計において利用可能な最小遅延要素に対し、十分に微細な遅延ステップを生成することができない。この欠点は、アナログ位相補間技法の使用によって克服することができる。このアナログ位相補間技法は、単位遅延要素より小さい遅延ステップの生成を可能にする。しかしこれら技法は、細心のチューニングを要し、また過程、製造、および環境条件に影響されやすく、デジタルのみの用途、または低コストの用途における遅延生成器の導入を妨げている。
【課題を解決するための手段】
【０００５】
一実施形態において、本開示は高速デジタルテスタに向いている。前記高速デジタルテスタはジッタ生成器を含み、前記ジッタ生成器は第1クロック入力信号と前記第１クロック入力信号に関してある遅延だけ位相シフトした第２クロック入力信号とを受信するよう構成したマルチプレクサを含んでいる。前記マルチプレクサはマルチプレクサ出力およびマルチプレクサ選択ポートを有している。位相フィルタは前記マルチプレクサ出力に動作上接続している。位相選択信号生成器は前記マルチプレクサ選択ポートと動作上通信し、前記第１のクロック信号と前記第２のクロック信号から継続的に選択するための位相選択用信号を生成するよう構成する。
【０００６】
別の実施形態において、本開示は高速のジッタ付与テストパターンを生成する方法に向いている。この方法は低い周波数の位相信号と、少なくとも１つの高い周波数の成分とを含む急速に変化する位相信号を生成するステップを含んでいる。前記急速に変化する位相信号をフィルタして、実質的に前記少なくとも１つの高い周波数の成分の欠如したフィルタした位相信号を作成する。パラレルデータを前記フィルタした位相信号の関数としてシリアライズして、高速のジッタ付与テストパターンを作成する。
【０００７】
また別の実施形態において、本開示は、シリアル受信ポートとシリアル送信ポートとを有するテスト下のデバイスをテストする方法に向いている。前記方法は急速に変化する位相信号であって低い周波数の位相信号と少なくとも１つの高い周波数の成分とを含む信号を生成するステップを含んでいる。前記急速に変化する位相信号をフィルタして、実質的に前記少なくとも１つの高い周波数の成分の欠如したフィルタした位相信号を作成する。複数のデータ入力ポートでのパラレルデータを前記フィルタした位相信号の関数としてシリアライズして、シリアルテストパターンを作成する。前記シリアルテストパターンは、テスト下の前記デバイスの前記シリアル受信ポートへの入力である。シリアルデータ信号は、テスト下の前記デバイスの前記シリアル送信ポートからの信号である。前記シリアルデータ信号をパラレルデータに逆シリアライズして、逆シリアライズしたデータ信号を作成する。前記逆シリアライズしたデータ信号は、テスト下の前記デバイスの前記シリアル受信ポートへの入力のための信号である。
【０００８】
更なる実施形態において、本開示は、シリアル受信ポートおよびシリアル送信ポートを有するテスト下のデバイスをテストする方法に向いている。前記方法は、テスト下の前記デバイスがそのシリアル送信ポートでシリアルデータ信号を送信することを可能にするステップを含んでいる。前記シリアルデータ信号は、テスト下の前記デバイスの前記シリアル送信ポートから受信する。前記シリアルデータ信号は、パラレルデータに逆シリアライズする。前記パラレルデータはシリアライザの複数のデータ入力ポートへの入力である。低い周波数の位相信号と少なくとも１つの高い周波数の成分とを含む急速に変化する位相信号を生成する。この急速に変化する位相信号をフィルタして、実質的に前記少なくとも１つの高い周波数の成分の欠如したフィルタした位相信号を作成する。前記複数のデータ入力ポートでのデータをこのフィルタした位相信号の関数としてシリアライズして、シリアルテスト信号を作成する。前記シリアルテスト信号は、テスト下の前記デバイスの前記シリアル受信ポートへの入力である。テスト下の前記デバイスは、前記受信した信号を前記シリアルデータ信号に対し比較することが可能である。
【発明を実施するための最良の形態】
【０００９】
本発明を図示する目的で、図面は本発明の１つ以上の実施形態の態様を示している。しかし、本発明はこの図面で示したものと寸分違わぬ配置、および手段に限定されないことは理解されたい。
【００１０】
さて、図面を参照すると、図１は本発明の第1の実施形態に従ったジッタテスト機構１００を図示している。高いレベルでは、テスト機構１００は１以上のテスト下のデバイス（ＤＵＴｓ）と通信する高速テスタ１０４を含んでいる。テスト下のこのデバイスは、例えばＤＵＴ１０８であり、それぞれはトランシーバ回路１１２のような高速トランシーバ回路を含んでいる。後で詳述するように、テスタ１０４はトランシーバ回路１１２に高速のジッタ付与刺激パターン（矢印１１６で表す）を提供するために構成し、それはジッタを付与した入力に対するこのトランシーバ回路の応答をテストするためである。また、後述するように、テスタ１０４の有用な特徴は、非常に単純なハードウェアを使用して非常に小さな遅延（概して基本的には半導体デバイス内の熱擾乱によるノイズによってのみ制限される）に基づいてパターン１１６のようなジッタ付与刺激パターンを生成するように、このテスタを設計できるということである。当業者が容易に察するであろうように、ＤＵＴ１０８は事実上、高速トランシーバ回路を含む任意のマイクロエレクトロニクス・デバイスであり、ＰＣＩ−Ｅｘｐｒｅｓｓ（登録商標）、Ｓｅｒｉａｌ  ＡＴＡ、Ｓｅｒｉａｌ  ＲａｐｉｄＩＯ（登録商標）、フルバッファードＤＩＭＭ、およびＨｙｐｅｒｔｒａｎｓｐｏｒｔ（登録商標）用途において使用するようなものは、とりわけ、ジッタを付与した高速なシリアライズしたデータ信号を使用してのテストから利益を得ることができる。
【００１１】
この図示実施形態において、テスタ１０４は、パラレルテストデータ１２４をシリアライズするための少なくとも１つの高速データ送信シリアライザ１２０と、このデータ送信シリアライザの入力を駆動するためのジッタ生成器１２８とを含み、それによって刺激パターン１１６へジッタを注入する。刺激パターン１１６のためのテストデータ１２４は、データをシリアライズするマルチプレクサ１２０の入力１３２に印加した１以上の低い周波数のパラレルワードから発生することができる。テストデータ１２４は、例えばメモリ（示していない）（ボードテスタ１０４上のメモリのようなもの）から生成することができ、それは典型的には（必ずしもそうではないが）刺激パターン１１６と比較して比較的遅い周波数で動作し、そして典型的にはＤＵＴ１０８のような同じ低コスト技術を使用する。動作中、ジッタ生成器１２８の出力信号１３６の関数として、テストデータ１２４はデータ送信シリアライザ１２０へ進入して、このパラレルテストデータを高品質のジッタ付与シリアルパターン１１６に変換する。ジッタ付与シリアルパターン１１６は、例えば１秒あたり数ギガビット（Ｇｂｐｓ）で動作する。当業者が認識するように、単一のデータ送信シリアライザ１２０の代わりに、低コストのマルチレーンパルスまたはマルチレーンパターンの生成器を作成するため、テスタ１０４に複数のデータ送信シリアライザを含ませることもできる。このデータ送信シリアライザ１２０は、プロトコル特有の機能を含むよう設計できることもまた理解されたい。このプロトコル特有の機能とは、８ｂ／１０ｂエンコーディング、ＰＲＢＳソーシングおよびチェッキング、その他の機能である。
【００１２】
ジッタ生成器１２８は、位相変調した信号１４４を生成するために位相変調器１４０を含むことができる。この図示実施形態において、変調器１４４はマルチプレクサ１４８を含み、マルチプレクサ１４８は位相選択用信号１６０の関数として、クロック信号１５２を位相遅延クロック信号１５６と組み合わせる。位相選択用信号１６０は、この遅延のないクロック信号とこの位相遅延信号から、急速に変化するバイナリデータ１６４の関数として選択する。急速変化バイナリデータ１６４は、その位相選択用信号に含まれる。後で説明するように、バイナリデータ１６４は様々な周波数成分（例えば低い周波数のサイン波および高い周波数の成分）を含むよう設計し、そして任意の適当なソースから生成してよい。当業者はマルチプレクサ１４８の文脈において、位相選択用信号１６０が制御データを含むことを認識するであろう。この制御データは、２つの多重化する入力の場合、それら２つの入力から選択するための、ハイ（「１」）およびロー（「０」）の離散データビットの継続的なデータストリームによって表される。この図示実施形態において、位相遅延クロック信号１５６は、単純にクロック信号１５２を遅延１６８に通過させることによって生成できる。遅延１６８は、固定遅延、または特定の範囲の遅延値を許容するプログラム可能な遅延値を有するよう設計できる。当業者は、想定しているＤＵＴｓに対する所望のテスト状況に基づき、これら遅延値を選択してよいことを認識するであろう。
【００１３】
テスタ１０４の重要な特徴は、遅延１６８が小さいことを必要としないことであり、これにより過程の変動に対してより大きな頑健さを可能にするよう、合理的にマージンのあるサイズを使用することができることである。図示したテスタ１０４では、位相選択用信号１６０の選択のアルゴリズム的ステップにおいて微細な遅延生成の達成が実現され、そしてそれは任意の特定のハードウェア実装に依存または制限されない。提案した本発明のこの特性には、幾つかの利点が存在する。ＰＬＬの入力でのクロック速度および前記位相選択ロジックをクロックする速度は、１００ＭＨｚから３００ＭＨｚの範囲であり、一方最終の出力スピードは、２ＧＨｚから６ＧＨｚの範囲である。このようにテスタ１０４は、単一のハードウェア回路を使用して、ＧＨｚ信号に対する大きいジッタ値および小さいジッタ値の両方の注入を可能にする。このジッタの最大値は遅延１６８（容易に１００ＭＨｚで構築することができる）の値に等しく、そしてその最小値は上述したシグマ・デルタ変調の特性によって決まる。
【００１４】
図２と、更に図１も参照すると、図２は図１の位相変調した信号１４４の例示の一部２００を図示している。位相変調信号１４４は、クロック入力信号１５２、位相遅延クロック信号１５６、および位相選択用信号１６０に対するマルチプレクサ１４８（図１）の動作によって生成される。図２において、部分２００は、複数のクロック信号部分２０４および遅延信号部分２０８から成る矩形波信号である。位相選択信号部分２１２は、先に説明したように、複数のロー制御ビット２１６（即ち、クロック信号１５２を選択する「０」）、および複数のハイ制御ビット２２０（即ち、位相遅延クロック信号１５６を選択する「１」）として描写され、前記マルチプレクサが受信する位相選択用信号１６０（図１）の一部を反映している。当業者が認識するように、位相変調信号１４４は、値が等しい複数の遅延部分２２４Ａ−Ｃを含んでいる。これら部分２２４Ａ−Ｃは、以前図１との関係で記載した粗い遅延１６８が引き起こす固定遅延と一致している。
【００１５】
再び図１を参照すると、ジッタ生成器１２８はフェーズロックドループ（ＰＬＬ）１７２のような位相フィルタをさらに含み、この位相フィルタはテスタ１０４が使用する微細な遅延生成技法に適合させている。特に、デジタル的にジッタを注入し、そして高速トランシーバにストレスをかけて、伝送擾乱に対するその耐性を測定するために、テスタ１０４は、ＰＬＬ１７２の周波数選択性の性質を活用する微細な遅延生成技法に頼る。動作中、ＰＬＬ１７２は位相変調信号１４４から高い周波数の成分を受信しそしてこれらをフィルタして、出力信号１３６を生成する。先に説明したように、出力信号１３６はデータ送信シリアライザ１２０の選択線への入力である。その結果、出力信号１３６の関数として、テストデータ１２４はデータシリアライザ・マルチプレクサ１２０に入って、このパラレルテストデータを高品質のジッタ付与シリアルパターン１１６に変換する。出力信号１３６は位相変調した信号１４４の高周波数フィルタしたバージョンである。当業者は、図示するように単一のＰＬＬ１７２を単一のデータ送信シリアライザ１２０に結合してもよいし、または単一のＰＬＬ１７２を複数のデータ送信シリアライザ１２０（示していない）に結合してもよいことを認識するであろう。前者の配置は、各データ送信シリアライザ１２０が他のシリアライザと独立して機能することを可能にし、一方後者の配置は、消費電力を節約するにもかかわらず、各データ送信シリアライザ１２０に同様の手法でジッタを生じさせる。
【００１６】
図３は、本開示に従う別のジッタテスト機構３００を図示している。高いレベルでは、ジッタテスト機構３００は少なくとも１つのＤＵＴ３０８と動作上通信する高速テスタ３０４を含んでいる。ジッタテスト機構３００と、図１のジッタテスト機構１００との間の相違は、図３の高速テスタ３０４が、ソフトウェアシミュレートしたシグマ・デルタ変調器３１６により生成する位相選択用信号３１２を有することである。図示の都合上、図３の高速テスタ３０４の他の全ての構成要素は、図１の高速テスタ１０４の対応する個々の構成要素と同じであるか、または類似のものとしてよい。すなわち、図３の高速テスタは、データ送信シリアライザ３１４を含んでよく、データ送信シリアライザ３１４は任意のテストデータ３２０から高速刺激パターン３１８を生成するために使用し、高速刺激パターン３１８はジッタ生成器３２８からの位相フィルタ処理出力信号３２４に応じて生成し、ジッタ生成器３２８は、クロック信号マルチプレクサ３４０からの位相変調信号３３６出力と連続したＰＬＬ３３２を含み、クロック信号マルチプレクサ３４０はその入力としてクロック信号３４４、位相遅延クロック信号３４８、および位相選択用信号３１２を有する。高速テスタ３０４の動作は、図１の高速テスタ１０４に関し先に説明したものと同じとすることができるが、動作シミュレートしたシグマ・デルタ変調器３１６が生じさせる幾つかの動作上の相違は除く。
【００１７】
この図示実施形態において、シミュレートしたシグマ・デルタ変調器３１６は循環メモリ３５２を含み、循環メモリ３５２はマルチプレクサ３４０のその２つの入力（すなわち、クロック信号３４４および位相遅延クロック信号３４８）から高速に（例えば１００ＭＨｚ−２００ＭＨｚ）連続的に選択するための個別の制御ビット３５６のシーケンスを記憶して、図１および２に関し前述した手法において位相変調信号３３６を生成する。本実施形態において、循環メモリ３５２の内容（例えば制御ビット３５６）は、シグマ・デルタ変調に従って選ぶ。特に、図４において表すシグマ・デルタ変調器４００のようなシグマ・デルタ変調器は、位相選択用信号３１２を生成する目的で、ソフトウェアにおいてシミュレートする。シグマ・デルタ変調器４００への入力ｘ［ｎ］は、目標とした所望の位相変調信号である。それは直流信号（例えば、現行技術の最も微細な遅延より小さな遅延）、サイン波信号、または任意の遅く変化する信号とすることができる。入力信号ｘ［ｎ］の最大周波数は、シグマ・デルタ変調器４００の帯域幅と等価である。概してシグマ・デルタ変調器４００は、フィードバックループ４０４を含み、フィードバックループ４０４は誤差変調器４１２へ複数ビット量子化器４０８の出力をループさせる。当業者は、シグマ・デルタ変換についての追加情報のため、エス．アール．ノルスウォーシィ，アール．シュレイラー，ジー．シー．テイムズ，編，デルタ・シグマデータ変換器：理論、設計、およびシミュレーション，ニューヨーク，ＩＥＥＥプレス，１９９７（Ｓ．Ｒ．Ｎｏｒｓｗｏｒｔｈｙ，Ｒ．Ｓｃｈｒｅｉｅｒ，Ｇ．Ｃ．Ｔａｍｅｓ，ｅｄｉｔｏｒｓ，Ｄｅｌｔａ−Ｓｉｇｍａ  Ｄａｔａ  Ｃｏｎｖｅｒｔｅｒｓ：Ｔｈｅｏｒｙ，Ｄｅｓｉｇｎ  ａｎｄ  Ｓｉｍｕｌａｔｉｏｎｓ，Ｎｅｗ  Ｙｏｒｋ；ＩＥＥＥ  Ｐｒｅｓｓ，１９９７）を参照でき、そしてこれは言及によって本明細書にその全体を組み込むこととする。
【００１８】
シグマ・デルタ変換器４００をソフトウェアでシミュレートするとき、それは原入力信号ｘ［ｎ］を含む１ビット出力波形を生成する。この１ビット出力波形は同様に所望でない高い周波数の量子化ノイズを含んでいる。シグマ・デルタ変調器４００の帯域幅をＰＬＬ３２２の帯域幅と一致させることによって、この望まない高い周波数の量子化ノイズは確実にこのＰＬＬの阻止帯域に位置することとなり、従ってそこれは、このＰＬＬを通過して位相フィルタ処理出力信号３２４へと伝播しない。例えば，多くのＰＬＬは２次位相応答を有するため、ソフトウェアで２次シグマ・デルタ変調器のみをシミュレートすることが必要である。もし高次ＰＬＬを使用するならば、一致する次数のシグマ・デルタ変調器をシミュレートできる。シグマ・デルタ変調した信号をエミュレートするための、循環メモリ３５２のような周期的メモリの使用法の説明は、米国特許出願番号０９／８４４，６７５が開示しており、これは言及によって本明細書に組み込むこととする。ハードウェア上の不利益を許容できるならば、図４のシグマ・デルタ変調器４００のような完全なシグマ・デルタ変調器を、循環メモリ３５２の代わりに使用できることが図示されている。また、非循環メモリが循環メモリ３５２の代わりに使用できることも図示されている。この場合、繰り返す制御ビットのシーケンス（例えば図３で示したビット３５２のシーケンス）を、シリアルな（またはその他の）メモリ（図示せず）に、何度も互いに直列に記憶させることができる。
【００１９】
クロック信号３４４の周波数、および循環メモリ３５２のトリガ３５８のためのクロック周波数は、等しくしたり、あるいはそれらを互いに異なるものとすることができる。それらを等しくした場合、ＰＬＬ３３２の位相応答の帯域幅および使用するシグマ・デルタ変調器の品質によって、最小周波数が決まる。そのクロック周波数があまりにも遅い場合、このシグマ・デルタ変調器のオーバーサンプリングレシオは低くなり、そのため位相信号（例えばサイン波）の品質に影響を与える。逆に、クロック周波数が高い場合、符号化した信号の品質は向上するが、しかし図３における遅延３６０の最大サイズは減少する。従ってこのアプローチでは、遅延変調範囲と遅延変調品質の間にトレードオフが存在する（後述するが、図７は、この状況を緩和する本発明に従って製作した代替のテスタ７００の実施形態を図示している）。代替の実施形態において、クロック信号３４４および循環メモリ３５２のトリガ３５８の周波数は互いに異なることができる。但し、それらは同期させることが必要である。
【００２０】
図５と、更に図３も参照すると、図５は、図３のテスタ３０４のような、本開示に従って製作したテスタを使用することによる重要な利点の単純化したイラストを提供している。図５は、図３の位相フィルタ処理信号３２４のような位相フィルタ処理信号の例示の立ち上がり５００を描写している。この例において、循環メモリ３５２の制御ビット３５６（図３）は、シグマ・デルタ変調を使用してＤＣ信号を符号化している。すなわち、一定の入力信号を使用してシフトウェアでこのシグマ・デルタ変調器をシミュレートしている。シグマ・デルタ変調器は、一定の入力信号によってシミュレートするとき、トーン状の挙動を見せる場合があるため、全ての出力調波がＰＬＬ３３２の周波数応答によって十分に抑圧されることを確保するために、シミュレーションフェーズにおいて注意を払わなければならない。見てみると、位相フィルタ処理信号３２４の立ち上がり５００（および立ち下がり（図示せず））は、対応する遅延のない立ち上がり５０８に関して遅延５０４を示し、遅延５０４は、遅延のない立ち上がり５０８からハードウェア遅延信号５２０の立ち上がり５０６までの最小ハードウェア遅延５１２の数分の一であり、ハードウェア遅延信号５２０は、現行技術を使用して実現可能な最小のハードウェア遅延だけ遅延させたものである。明らかに、このシミュレートされたシグマ・デルタ変調器は、最小ハードウェア遅延５１２よりも十分に短い遅延（遅延５０４）を実現することを可能にするものである。
【００２１】
次に図６を参照すると、この図は本開示に従って製作した別の高速ジッタテスタ６００を示している。図１および図３に関し前述したテスタ１０４および３０４の各々は、それぞれが送信ポートのみ含むものとして示したが、一方図６のテスタ６００は、送信ポート６０４と受信ポート６０８とを有し、それらは高速トランシーバ（図示せず）のループバックテストを可能にする。特に、ＤＵＴ（図示せず）の高速シリアル送信ポート６１２は、シリアルデータストリーム（矢印６１６で表す）をテスタ６００の受信ポート６０８へ送る。この図示実施形態において、受信ポート６０８は、シリアルデータストリーム６１６のタイミングを回復するためのクロック回復ユニット（ＣＲＵ）６２０と、シリアルデータストリーム６１６を低い周波数のパラレルバス６２８に逆シリアライズするための逆シリアライザ６２４とを含む。このパラレルバス６２８は、送信ポート６０４でデータ送信シリアライザ６３２へとループする。パラレルバス６２８に沿って信号がループバックすることは、高速シリアルデータストリーム６１６をループバックすることよりも誤りを起こしにくい。
【００２２】
その送信ポート側で、テスタ６００のデータ送信シリアライザ６３２はジッタ生成器６３６によって駆動され、このジッタ生成器６３６は図１、３、および７のジッタ生成器１２８，３２８、および７００の何れかと同一のもの、あるいは類似するものとすることができる。図１および図３のデータ送信シリアライザ１２０および３１４のそれぞれのように、データ送信シリアライザ６３２は、前記ＤＵＴへの入力として、高速のジッタ付与刺激パターン（矢印６４０で表す）を出力する。ジッタ注入は、図１および３のテスタ１０４および３０４のそれぞれにおけるものと同じ手法で、データ送信シリアライザ６３２に適用できる。
【００２３】
テスタ６００のループバックが従来のループバックと相違することは、当業者には明らかであろう。ＤＵＴ送信ポート６１２からのクロックタイミングを回復すること、および高速シリアルデータストリーム６１６を完全に逆シリアライズすることによって、テスタ６００は、ＤＵＴ送信性能をＤＵＴ受信性能から完全に切り離すことができる。ＤＵＴ受信ポート６４４が見るものは、制御されたジッタプロファイルを伴う、名目上優れた信号である。従って、テストのこのフェーズでの失敗は、唯一、ＤＵＴ受信ポート６４４が原因となり、ＤＵＴ送信ポート６１２は原因とならない。クロックタイミングの回復もまた、テスタ６００が前記ＤＵＴと非同期に動作すること（もちろん、加えて同期して動作すること）を可能にする。用途に依存して、両方の動作モード（すなわち同期および非同期）をテストするためのこの能力は、しばしば要求されるものである。
【００２４】
図７は、本開示に従って製作した複数ビットジッタ生成器７００を図示しており、これは図１、３、および６のそれぞれのジッタ生成器１２８、３２８、および６３６の単一ビット制御データではなく、多数ビット制御データ７０８を使用して、位相フィルタしたジッタ付与信号７０４を生成する。当業者が容易に察するように、多数ビットジッタ生成器７００は、テスタ１０４、３０４、および６００の何れの１つにおいても、対応するそれぞれの単一ビットジッタ生成器１２８、３２８、および６３６の代わりに使用することができる。
【００２５】
ジッタ生成器７００の多数ビット・キャラクタの駆動をするのは、２（バイナリ）より多い入力を有するマルチプレクサ７１２である。従って、それら入力の間から行う個々の選択に対し、単一ビットより多いビットが必要となる。この図示実施形態において、マルチプレクサ７１２は、４つの入力（すなわちクロック信号７１６および３つの遅延クロック信号７２０Ａ−Ｃ）を有するものとして示している。従って、各選択は制御データ７０８の２つのビットを要求する。代替の実施形態においては、マルチプレクサ７１２への入力の数は４より多く、またはそれより少なくすることができ、制御データ７０８は各選択のための適当な制御ビット数を含むようにできる。
【００２６】
遅延クロック信号７２０Ａ−Ｃは、任意の適切な手法において生成することができる。例えば示したこの実施形態において、遅延クロック信号７２０Ａ−Ｃは、縦接接続した遅延７２４Ａ−Ｃを使用して作成し、遅延７２４Ａ−Ｃそれぞれは図１の遅延１６８と類似のものとすることができる。遅延７２４Ａ−Ｃの値は、全て互いに同じとしたり、あるいはそれぞれ少なくとも他の１つとは異なるようにすることができる。代替の実施形態においては、遅延７２４Ａ−Ｃを縦接接続する必要がなく、そうではなくむしろ互いに並列に配置した方がよい場合もある。加えて、制御データ７０８は循環メモリ７２８内に存在するものとして示しているが、これをそのようにする必要はない。例えば、先に説明した代替例の何れの１つも、制御データ７０８をマルチプレクサ７１２へ送るように使用することができる。前述した単一ビットの場合において用いたのと同じ方法を使用して、制御データ７０８を生成することができる。多数ビットジッタ生成器のためのシミュレート式シグマ・デルタ変調器の実施形態に関して、主たる相違点は、単一ビット・シグマ・デルタ変調器ではなく、多数ビット・シグマ・デルタ変調器を、ソフトウェアでシミュレートしていることである。
【００２７】
以上、例示の実施形態を開示し、添付した図面において図示してきた。本発明の要旨および範囲から逸脱することなく、本明細書において詳細に開示してきたことに対し、当業者により様々な変更、省略、そして追加をなすことができることは理解されたい。
【図面の簡単な説明】
【００２８】
【図１】本開示のテスト機構の回路図である。
【図２】図１のＰＬＬへの、位相変調された信号入力の図である。
【図３】クロック信号マルチプレクサの選択線を駆動するための循環メモリを含む、本開示の代替の高速テスタの回路図である。
【図４】本開示の高速テスタにおける使用に対し適当なシグマ・デルタ変調器の、高いレベルでの回路図である。
【図５】本開示のテスタを使用して達成可能な、最小ハードウェア遅延より小さい遅延を図示した図である。
【図６】テスト下のデバイスとの接続のための受信ポートおよび送信ポートを含む、本開示の別の高速トランシーバテスタの概略図である。
【図７】多数ビット変調を利用する、本開示のジッタ生成器の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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