(57)【要約】  垂直ドーパント分布を有する半導体構造においてアンチモンをｎ形の導電率向上ドーパントとして用いることについて説明する。ドーパントは拡散する傾向にあり、急なドーパント勾配を維持することが困難なことがある。特に、シリコン層が、ｎ形ドーパントであるリンまたはヒ素でドープされている場合、ドープされていないシリコンが、ｎ形にドープされた層の上部に堆積されると、ドーパント原子は表面を捜し求める傾向にあり、堆積中、ドープされていないシリコンを介して上昇する。アンチモンはこの傾向を有せず、しかも、リンまたはヒ素よりもゆっくり拡散し、このことは、このような構造をドープするのに有利に用いられる。
2009516374.tif 000002
【特許請求の範囲】
【請求項１】
垂直に方向付けられたダイオードであって、
アンチモンでドープされた多結晶半導体材料の第１の層と、
ｐ形ドーパントでドープされた多結晶半導体材料の第２の層と、を含み、
前記第１の層は、前記第２の層の上または下に垂直に形成され、
前記ダイオードは、多結晶半導体材料の前記第１の層および前記第２の層を含む半導体接合ダイオードであるダイオード。
【請求項２】
請求項１記載のダイオードにおいて、
前記第１の層の多結晶半導体材料は、シリコンまたはシリコン合金であるダイオード。
【請求項３】
請求項１記載のダイオードにおいて、
ｐ−ｉ−ｎダイオードまたはｐ−ｎダイオードであるダイオード。
【請求項４】
請求項３記載のダイオードにおいて、
真性または低濃度にドープされた半導体材料の層は、前記第１の層と前記第２の層との間にあって、前記第１の層および前記第２の層と接触するダイオード。
【請求項５】
請求項１記載のダイオードにおいて、
前記第１の層は、少なくとも１×１０19ドーパント原子／ｃｍ3 のドーパント濃度を有するダイオード。
【請求項６】
請求項１記載のダイオードにおいて、
前記第１の層は、その場でのドーピングによりドープされるダイオード。
【請求項７】
請求項１記載のダイオードにおいて、
前記第１の層は、イオン注入によりドープされるダイオード。
【請求項８】
請求項１記載のダイオードにおいて、
前記ダイオードは下部導体の上、かつ上部導体の下に配置され、前記下部導体および前記上部導体と電気接触するダイオード。
【請求項９】
請求項８記載のダイオードにおいて、
前記下部導体は、半導体材料を含まないダイオード。
【請求項１０】
請求項１記載のダイオードにおいて、
約３，０００オングストローム未満の垂直高さを有するダイオード。
【請求項１１】
請求項１０記載のダイオードにおいて、
約１，５００オングストローム未満の垂直高さを有するダイオード。
【請求項１２】
請求項１記載のダイオードにおいて、
前記第１の層の厚さは、約５００オングストロームしかないダイオード。
【請求項１３】
請求項１記載のダイオードにおいて、
単結晶シリコン基板上に形成されているダイオード。
【請求項１４】
請求項１記載のダイオードにおいて、
メモリセルの一部であるダイオード。
【請求項１５】
請求項１４記載のダイオードにおいて、
前記メモリセルは、モノリシックな３次元メモリアレイ内に存在するダイオード。
【請求項１６】
モノリシックな３次元メモリアレイであって、
ａ）基板上にモノリシック的に形成された第１のメモリレベルであって、前記第１のメモリレベルは、
ｉ）第１の複数のほぼ同一平面上のほぼ平行な導体と、
ii）第１の複数の垂直に方向付けられた半導体接合ダイオードと、
iii)第２の複数のほぼ同一平面上のほぼ平行な導体と、を含み、
前記第２の導体は前記第１の導体上に配置され、
前記第１のダイオードの各々は、前記第１の導体の１つと前記第２の導体の１つとの間に配置され、
前記第１のダイオードの各々は、アンチモンでドープされた高濃度にドープされたｎ形領域を含む第１のメモリレベルと、
ｂ）前記第１のメモリレベル上にモノリシック的に形成された第２のメモリレベルと、
を含むモノリシックな３次元メモリアレイ。
【請求項１７】
請求項１６記載のモノリシックな３次元メモリアレイにおいて、
前記第１のダイオードの各々は、高濃度にドープされたｐ形領域をさらに含むモノリシックな３次元メモリアレイ。
【請求項１８】
請求項１７記載のモノリシックな３次元メモリアレイにおいて、
前記第１のダイオードの各々は、前記高濃度にドープされたｐ形領域と、前記高濃度にドープされたｎ形領域との間に、真性または低濃度にドープされた領域をさらに含むモノリシックな３次元メモリアレイ。
【請求項１９】
請求項１８記載のモノリシックな３次元メモリアレイにおいて、
前記第１のダイオードの各々の真性または低濃度にドープされた領域の厚さは、少なくとも６００オングストロームであるモノリシックな３次元メモリアレイ。
【請求項２０】
請求項１９記載のモノリシックな３次元メモリアレイにおいて、
前記第１のダイオードの各々の真性または低濃度にドープされた領域の厚さは、少なくとも１，０００オングストロームであるモノリシックな３次元メモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体材料における導電率向上ドーパントとしてのアンチモンの使用に関する。
【背景技術】
【０００２】
シリコンのような半導体材料は、導電率を向上するためにドープされることが多い。このようなドーパントを、ｐ形またはｎ形とすることができる。装置は、ドープされていないシリコン領域またはｐ形シリコン領域に隣接するｎ形シリコン領域を有することができる。これらドーピング区別の維持は、装置特性にとって極めて重要となることがある。
【０００３】
しかし、特に、ドープされていないシリコンが、リンまたはヒ素のような従来のｎ形ドーパントでドープされたシリコンに直接堆積された場合にドーパントは拡散する傾向にある。
【０００４】
従って、半導体材料において、特に、垂直に変化するドーパント分布を有する堆積構造においてドーパントの拡散を制限する必要がある。
【特許文献１】米国特許第６，９５２，０３０号
【特許文献２】米国特許出願第１０／９５５，５４９号
【特許文献３】米国特許出願第１１／０１５，８２４号
【特許文献４】米国特許出願第１０／８８３，４１７号
【特許文献５】米国特許出願第１０／７２８，４３６号
【特許文献６】米国特許出願第１０／８１５，３１２号
【特許文献７】米国特許出願第１０／４０３，８４４号
【特許文献８】米国特許第５，９１５，１６７号
【特許文献９】米国特許出願第１１／１２５，６０６号
【特許文献１０】米国特許第６，９４６，７１９号
【特許文献１１】米国特許出願第１０／９５４，５１０号
【発明の開示】
【０００５】
本発明は特許請求の範囲により定義され、ここでは、特許請求の範囲を制限するものと見なすべきものは何もない。一般的に、本発明は、アンチモンを用いる垂直半導体構造のドーピングに関する。
【０００６】
一態様において、本発明は、垂直に方向付けられたダイオードであって、アンチモンでドープされた多結晶半導体材料の第１の層と、ｐ形ドーパントでドープされた多結晶半導体材料の第２の層と、を含み、第１の層は第２の層の上または下に垂直に形成され、このダイオードは、多結晶半導体材料の第１の層および第２の層を含む半導体接合ダイオードであるダイオードを提供する。
【０００７】
好適には、本発明は、不揮発性メモリセルを形成する方法であって、基板上に下部導体を形成するステップと、下部導体上に垂直に方向付けられた半導体接合ダイオードを形成するステップと、垂直に方向付けられた半導体接合ダイオード上に上部導体を形成するステップと、を含み、ダイオードの一部分はアンチモンでドープされ、メモリセルは下部導体の一部分、ダイオード、および上部導体の一部分を含む方法を提供する。
【０００８】
好適には、本発明は、ａ）基板上にモノリシック的に形成された第１のメモリレベルであって、ｉ）第１の複数のほぼ同一平面上のほぼ平行な導体と、ii）第１の複数の垂直に方向付けられた半導体接合ダイオードと、iii)第２の複数のほぼ同一平面上のほぼ平行な導体と、を含み、第２の導体は第１の導体上に配置され、第１のダイオードの各々は第１の導体の１つと第２の導体の１つとの間に配置され、第１のダイオードの各々は、アンチモンでドープされた高濃度にドープされたｎ形領域を含む第１のメモリレベルと、ｂ）第１のメモリレベル上にモノリシック的に形成された第２のメモリレベルと、を含むモノリシックな３次元メモリアレイを提供する。
【０００９】
これに関連して、本発明は、モノリシックな３次元メモリアレイを形成する方法を提供し、この方法は、ｉ）第１の複数のほぼ同一平面上のほぼ平行な導体を形成し、ii）第１の複数の垂直に方向付けられた半導体ダイオードを形成し、第１のダイオードの各々が、アンチモンでドープされた高濃度にドープされたｎ形領域を含み、第１のダイオードが第１の導体上にあり、iii)第２の複数のほぼ同一平面上のほぼ平行な導体を形成し、第２の導体が第１の導体上にあるようにする方法により、ａ）基板上に第１のメモリレベルをモノリシック的に形成するステップと、ｂ）第１のメモリレベル上に第２のメモリレベルをモノリシック的に形成するステップと、を含む。
【００１０】
本願明細書に説明されている本発明の態様および実施形態の各々を単独で、または互いに組み合わせて用いることができる。
【００１１】
次に、添付図面を参照して好適な態様および実施形態を説明する。
【発明を実施するための最良の形態】
【００１２】
図１には、堆積された半導体材料、例えばシリコンから形成された、垂直に方向付けられたダイオード２を示す。ダイオード２は、下部の高濃度にドープされた領域４と、真性またはドープされていない領域６と、上部の高濃度にドープされた領域８とを含む。下部の高濃度にドープされた領域４と、上部の高濃度にドープされた領域８とは、反対の導電形でドープされている。例えば、下部の高濃度にドープされた領域４をｎ形とすることができ、その一方で、上部の高濃度にドープされた領域８をｐ形とすることができる。このようなダイオードは、Hernerらによる「High‐Density Three-Dimensional Memory Cell 」という米国特許第６，９５２，０３０号（特許文献１）（以後、‘０３０特許と称する）、Hernerによる２００４年９月２９日出願の「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low- Impedance States」という米国特許出願第１０／９５５，５４９号（特許文献２）（以後、‘５４９出願と称する）、およびHernerらによる２００４年１２月１７日出願の「Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode」という米国特許出願第１１／０１５，８２４号（特許文献３）（以後、‘８２４出願と称する）に記載されているモノリシックな３次元メモリアレイ内の不揮発性メモリセルに用いられる。これら特許および特許出願のすべては、本願の譲受人により所有され、その全体が本願明細書において参照により援用されている。
【００１３】
図２に関して、‘０３０特許では、ダイオード２は不揮発性メモリセルに用いられる。ダイオード２は下部導体１２と上部導体１６との間に堆積され、誘電性破断アンチヒューズ１４により上部導体１６から分離されている。‘５４９出願では、誘電性破断アンチヒューズ１４は省略されている。これらメモリセルのどちらでも、セルが最初に形成されている場合、ダイオード２が低い読み出し電圧で正にバイアスされるときに極めて低い電流が導体１２と導体１６との間に流れる。セルは、セルを永続的に変更する大きいプログラミング電流を加えることによりプログラムされ、これにより、プログラミング後、ダイオード２が読み出し電圧で順方向にバイアスされるとき、容易に検出できる大きい電流が導体１２と導体１６との間に流れる。プログラムされないセルと、プログラムされたセルとに流れる電流の差は、メモリセルのデータ状態、例えば、「０」または「１」に対応する。
【００１４】
図３には、図２のメモリセルのようなメモリセルから形成されたメモリレベルを示す。メモリレベルは、下部導体２００、支柱３００（各支柱３００はダイオードを含む）および上部導体４００を含む。図３のメモリレベルのような複数のメモリレベルを互いに積層して形成し、これらすべてを単結晶シリコンウェハのような基板上に堆積し、これにより、極めて密度の高いメモリアレイを形成することができる。
【００１５】
図１のダイオード２を様々な方法で形成することができる。高濃度にドープされた領域４，８を、その場で(in situ) のドーピングまたはイオン注入を含む異なる方法を用いてドープすることができる。一般的に、シリコンを表面上に堆積させる状況において、シリコンはこの表面上に、ＳｉＨ4 のようなシリコンを含む先駆物質ガスを流すことにより堆積される。このシリコンの堆積中、ドーパント原子を供給するドナーガスを同時に流すことにより、このシリコンをその場でドープすることができる。例えば、ｎ形ドーパントＰＨ3 がＳｉＨ4 と一緒に流される場合、リン原子はシリコンと共に堆積されてシリコンをドープする。所望の厚さのドープされたシリコンを堆積して、高濃度にドープされた領域４を形成した後、ＰＨ3 を流すのを停止するが、ＳｉＨ4 を流し続けて、真性領域６を形成する。
【００１６】
下部の高濃度にドープされた領域４をイオン注入によりドープするため、ドープされていないシリコン領域４を最初に堆積する。次に、所望のドーパントのイオンをシリコン領域４に向かって加速してシリコン領域４を貫通する。充分なドーピング濃度を達成した後、高濃度にドープされた領域４の表面から汚染物質または自然酸化物を（例えば、ＨＦ浸漬により）取り除き、堆積チャンバへ戻し、高濃度にドープされた領域４上に真性領域６を堆積する。
【００１７】
しかし、実際には、高濃度にドープされた領域４と、真性領域６との間の境界を維持するのは困難である。ｎ形ドーパントで高濃度にドープされた領域上にシリコンの堆積が継続する図１の構造のような構造において特定の課題が生じる。最も一般的に用いられるｎ形ドーパントはリンおよびヒ素である。リンおよびヒ素の双方は、シリコン膜に位置付けられた場合にこの膜の表面を捜し求める傾向にある。従って、真性領域６の堆積中のように、ドーパント原子を供給するドナーガスを流すことなしにシリコンが堆積される場合、高濃度にドープされた領域４からドーパント原子がシリコンの表面へ上方に向かって移動する傾向にある。このことは、高濃度にドープされた領域４がイオン注入によりドープされたか、その場でドープされたかを問わず当てはまる。ドーパントを追加することなしにシリコンの堆積が開始される場合、ドーパント原子の濃度は突然止まらない。むしろ、この濃度は徐々に減少し、シリコンが実際にドープされていないと見なされる程度に充分低くドーパント濃度が減少する前にかなりの厚さのシリコンを、ドーパントを追加することなしに堆積しなければならない。
【００１８】
例えば、図４には、シリコン層におけるリンの濃度を示す。積層体の最上部からの深さは、Ｘ軸にわたって左から右へ増大する。従って、図表の右側のシリコンは最初に堆積された。２，０００オングストロームの地点まで、シリコン層は堆積されながらリンを用いてその場でドープされた（この地点の深さは２，０００オングストロームであり、堆積が完了した後の積層体の最終的な最上部から測定されていることに留意すべきである）。この地点でＰＨ3の流れは止められ、２，０００オングストロームから表面まで、これ以上のリンは供給されなかった。それにもかかわらず、曲線Ａに示されるように、その場でドープされた厚さの中に存在するリン原子は、次の堆積中、上方に移動し、これにより、別の５００オングストロームが堆積された後（１，５００オングストロームの深さで）、リンの濃度は、依然として比較的高い約１０18原子／ｃｍ3 であった。
【００１９】
堆積が完了した後、シリコンは一般的に非結晶質であり、アニールステップにより結晶化され、これにより、ダイオード２のシリコンは、完成した装置において多結晶である。このアニール中、高められた温度も、シリコンを通して全方向にドーパントを拡散させる。
【００２０】
この所望されていないドーパント拡散は装置の特性に損失を与えることがある。図１の垂直に方向付けられたｐ−ｉ−ｎダイオードでは、ダイオードが逆バイアスされるとき、真性領域６は、漏洩電流を防止または減少させるように作用する。高濃度にドープされた領域４から真性領域６へのドーパント拡散により真性領域６の厚さが減少されるにつれて、逆バイアス下にあるダイオードの漏洩電流は増大する。
【００２１】
ダイオード２の全高を増大させることにより真性領域６の厚さを回復することができるが、このことは不利である。本願明細書で援用されている特許および特許出願に記載されているように、好適な実施形態では、ダイオード２のような複数のダイオードは、１）シリコン積層体、すなわち、前述されたように高濃度にドープされた下部領域を堆積し、２）シリコン積層体をパターン形成し、エッチングして支柱を形成し、３）支柱間に誘電性充填剤を堆積し、４）例えば化学的機械的平坦化（ＣＭＰ）により平坦化して支柱の上部を露出させ、５）イオン注入により支柱の上部をドープして、上部の高濃度にドープされた領域を形成し、ダイオードを完成することにより形成される。支柱が高くなるにつれて、支柱の縦横比および支柱間の空隙の縦横比は増大する。高い縦横比の機構は、エッチングするのに困難であり、高い縦横比の空隙は充填するのに困難である。さらに、‘８２４出願に記載されているように、ダイオードの高さを減少させることは、メモリセルをプログラムするのに必要とされるプログラミング電圧を減少させる。従って、ドーパント拡散を防止または制限することは有利である。
【００２２】
前述したように、最も一般的に用いられるｎ形ドーパントはリンおよびヒ素である。他の既知のｎ形ドーパントはアンチモンである。しかし、アンチモンはリンまたはヒ素のように容易に活性化しないので、アンチモンはそれほど頻繁に用いられていない。（ドーパント原子が電荷担体を材料に供給するとき、ドーパント原子は活性化される。）
【００２３】
アンチモンは、シリコン堆積中、表面を捜し求めるリンまたはヒ素の挙動を示さないということが見いだされた。図４に関して、曲線Ｂは、シリコン積層体におけるアンチモンの濃度を示す。第１の厚さのシリコンを堆積し、その後、イオン注入によりアンチモンでドープした。別の２，０００オングストロームのドープされていないシリコンを、ドープされた部分に堆積した。図４に示されるように、アンチモンは、ドープされていないシリコンへ移動しなかった。温度が増大するにつれて、リンまたはヒ素のようにアンチモンは拡散しない。従って、本発明では、図１のｐ−ｉ−ｎダイオードのような垂直ドーパント分布を維持する必要がある堆積された構造をドープするのにアンチモンを有利に用いることができるということが見いだされた。
【００２４】
図１のダイオードのようなダイオードが本発明に従って形成されたモノリシックな３次元メモリアレイの形成について記述する詳細な例を示す。類似のメモリアレイの形成に関する追加の情報を‘０３０特許、‘５４９出願および‘８２４出願で見つけることができる。本発明をあいまいにするのを避けるため、これらの特許および特許出願からの詳細は含まれない。しかし、当然のことながら、本願明細書で援用されているこれらまたは他の任意の特許または特許出願の教示のいずれも排除するものではない。
【００２５】
本発明を明確にするため、この説明では、多くの特定のステップおよび詳細を示す。当業者は、この例が例示目的のみであって本発明を制限するものではなく、結果が本発明の範囲内に含まれる限りステップおよび詳細の多くを変更、増加または省略することができることを理解するであろう。
【００２６】
例
単一のメモリレベルの製造を詳細に説明する。さらなるメモリレベルを積層することができ、各メモリレベルは、それぞれのメモリレベルよりも下にあるメモリレベルの上にモノリシック的に形成される。
【００２７】
図５ａに関して、メモリの形成は基板１００から開始する。この基板１００を、当該技術分野で既知であるような任意の半導電基板、例えば、単結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−炭素のようなＩＶ−ＩＶ化合物、III −Ｖ化合物、II−ＶII化合物、このような基板上のエピタキシャル層、または他の任意の半導体材料とすることができる。基板は、基板内に製造された集積回路を含むことができる。
【００２８】
基板１００上に絶縁層１０２を形成する。絶縁層１０２を、酸化ケイ素、窒化ケイ素、高誘電膜、Ｓｉ−Ｃ−Ｏ−Ｈ膜または他の任意の適切な絶縁材料とすることができる。
【００２９】
基板および絶縁体上に第１の導体２００を形成する。導電層１０６を接着するのに役立つように絶縁層１０２と導電層１０６との間に接着層１０４を含めることができる。覆っている導電層がタングステンである場合、接着層１０４として窒化チタンが好ましい。
【００３０】
堆積すべき次の層は導電層１０６である。導電層１０６は、当該技術分野において既知である任意の導電材料、例えばタングステン、窒化タングステン、窒化タンタルなどを含むことができる。導電層１０６は、その上に形成されるシリコンまたはシリコン合金ダイオードの堆積および結晶化と熱に関して互換性のある材料から形成する必要がある。下部導体２００は、基板１００内にではなく基板１００上に形成され、好適な実施形態ではシリコンまたは他の任意の半導体材料を含まない。
【００３１】
導体レール２００を形成するすべての層が堆積された後、任意の適切なマスキングおよびエッチング処理を用いて、これら層をパターン形成し、エッチングして、図５ａに断面図で示される、ほぼ同一平面上にあるほぼ平行な導体２００を形成する。一実施形態では、標準の処理技術を用いて、フォトレジストを堆積し、フォトリソグラフィによりパターン形成し、層をエッチングし、次にフォトレジストを除去する。代わりにダマシン方法により導体２００を形成することができる。
【００３２】
次に、導体レール２００上および導体レール２００間に誘電材料１０８を堆積する。誘電材料１０８を、任意の既知の電気的に絶縁された材料、例えば、酸化ケイ素、窒化ケイ素または酸窒化ケイ素とすることができる。好適な実施形態では、誘電材料１０８として二酸化ケイ素が用いられる。
【００３３】
最後に、誘電材料１０８により分離された導体レール２００の上部を露出し、ほぼ平面の表面１０９を残すように導体レール２００の上部上で余分な誘電材料１０８を除去する。図５ａには、結果として生じた構造体を示す。平面の表面１０９を形成するように、誘電体の過剰充填をこのように除去することは、ＣＭＰまたはエッチバックのような当該技術分野で既知である任意の処理により達成することができる。有利に用いることができるエッチバック技術は、Raghuramらによる２００４年６月３０日に出願の「Nonselective Unpatterned Etchback to Expose Buried Patterned Features 」という米国特許出願第１０／８８３，４１７号（特許文献４）に記述されている。この特許出願は、本願明細書において参照により援用されている。この段階で、複数のほぼ平行な第１の導体は基板１００上に第１の高さで形成された。
【００３４】
次に、図５ｂに関して、完成した導体レール２００上に垂直支柱が形成される。（紙面を節約するため、図５ｂにおいて基板１００は示されていないが、基板１００の存在は想定される。）導体レールの平坦化の後、障壁層１１０を第１の層として堆積するのが好ましい。窒化タングステン、窒化タンタル、窒化チタン、またはこれらの材料の組み合わせを含む任意の適切な材料を障壁層内に用いることができる。好適な実施形態では、窒化チタンは障壁層として用いられる。障壁層が窒化チタンである場合、前述した接着層１０４と同じように障壁層を堆積することができる。
【００３５】
次に、支柱内にパターン形成される半導体材料を堆積する。半導体材料を、シリコンまたはシリコンに富んだ合金とするのが好ましい。シリコンとして半導体材料を説明するが、当然のことながら、シリコンの代わりとして他の何らかの半導体材料を用いることができる。
【００３６】
下部の高濃度にドープされた領域１１２を最初に形成する。好ましくは約１００〜約５００オングストローム、最も好ましくは約２００または約３００オングストロームのシリコンを堆積する。この堆積の後、堆積チャンバからウェハを取り除き、層１１２をイオン注入によりアンチモンでドープする。アンチモンが導電率向上ドーパントとして用いられる場合、一般的に、アンチモンは、リンおよびヒ素のような他のｎ形ドーパントのように容易に活性化しない。従って、リンまたはヒ素が用いられる場合よりも、多少高いドーパント濃度に層１１２をドープするのが好ましい。例えば、ドーパント濃度を約１×１０20〜１０21原子／ｃｍ3 の範囲内とすることができ、好ましくは、約１×１０21〜約２×１０21原子／ｃｍ3 の範囲内とする。例えば、注入エネルギーを約２５ＫｅＶとすることができ、その一方で、投入量を約５×１０15〜１×１０16イオン／ｃｍ2 の範囲内とすることができる。次に、ウェハを浄化して、高濃度にドープされたシリコン層１１２上に形成された酸化物のいずれをも例えばＨＦ浸漬により除去する必要がある。
【００３７】
アンチモンを用いるシリコンのその場でのドーピングは従来にはなく、これを行う機器は容易に入手できない。しかし、必要ならば、堆積中、高濃度にドープされた層１１２を、アンチモンを用いて、イオン注入によりドープするよりはむしろその場でドープすることができる。この詳細な例では、下部の高濃度にドープされた領域１１２はｎ形であるが、まだ形成されていない上部の高濃度にドープされた領域はｐ形となる。代替の実施形態では、ダイオードの極性を逆にすることができる。
【００３８】
ドープされていないシリコンを次に堆積して真性層１１４を形成する。当該技術分野で既知である任意の方法により真性層１１４を形成することができる。高濃度にドープされた層１１２と、真性層１１４とが合わされた厚さを、約１，４００〜約４，３００オングストロームの範囲内にするのが好ましく、より好ましくは、約２，０００〜約３，８００オングストロームの範囲内にする。
【００３９】
図５ｂに関して、半導体層１１４，１１２を、それらの下にある障壁層１１０と一緒にパターン形成し、エッチングして支柱３００を形成する。各支柱３００が導体２００の上部上に形成されるように、支柱３００は、下にある導体２００とほぼ同じピッチおよびほぼ同じ幅を有する必要がある。多少の不整合を許容することができる。
【００４０】
任意の適切なマスキングおよびエッチング処理を用いて支柱３００を形成することができる。例えば、フォトレジストを堆積し、標準のフォトリソグラフィ技術を用いてパターン形成し、エッチングし、次にフォトレジストを除去することができる。あるいは、上面に下部反射防止膜（ＢＡＲＣ）を有する半導体層の積層体の上部上に、他の何らかの材料、例えば二酸化ケイ素のハードマスクを形成し、次に、パターン形成し、エッチングすることができる。これに類似して、誘電性反射防止膜（ＤＡＲＣ）をハードマスクとして用いることができる。
【００４１】
本発明の譲受人により所有され、本願明細書において参照により援用されている、Chenによる２００３年１２月５日に出願の「Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting」という米国特許出願第１０／７２８，４３６号（特許文献５）、またはChenによる２００４年４月１日に出願の「Photomask Features with Chromeless Nonprinting Phase Shifting Window」という米国特許出願第１０／８１５，３１２号（特許文献６）に記述されたフォトリソグラフィ技術を、本発明に従ってメモリアレイを形成するのに用いられる任意のフォトリソグラフィステップを実行するのに有利に用いることができる。
【００４２】
半導体支柱３００間の空隙を充填するように半導体支柱３００上および半導体支柱３００間に誘電材料１０８を堆積する。誘電材料１０８を、任意の既知の電気的に絶縁された材料、例えば、酸化ケイ素、窒化ケイ素または酸窒化ケイ素とすることができる。好適な実施形態では、絶縁材料として二酸化ケイ素が用いられる。
【００４３】
次に、誘電材料１０８により分離された支柱３００の上部を露出し、ほぼ平面の表面を残すように支柱３００の上面上の誘電材料を除去する。誘電体の過剰充填をこのように除去することは、ＣＭＰまたはエッチバックのような、当該技術分野で既知である任意の処理により達成することができる。ＣＭＰまたはエッチバックの後、イオン注入を実行して、ｐ形の高濃度にドープされた上部領域１１６を形成する。ｐ形ドーパントをホウ素またはＢＦ2とするのが好ましい。代替の実施形態では、高濃度にドープされたｐ形領域１１６をその場でドープすることができた。結果として生じた構造を図５ｂに示す。ＣＭＰの後、領域１１２，１１４，１１６が合わされた厚さ、すなわち、完成したダイオードの高さは、約１，０００〜約３，５００オングストロームの範囲内にあり、好ましくは約３，０００オングストローム未満であり、好適な実施形態では約１，５００オングストローム未満である。完成したメモリアレイでは、真性領域１１４の厚さが少なくとも約６００オングストロームであるのが好ましく、例えば、少なくとも約１，０００オングストロームである。完成したメモリアレイでは、熱的に誘発されたドーパント拡散のすべてが生じた後、真性領域１１４におけるドーパント濃度は約１０18原子／ｃｍ3 未満となり、好ましくは５×１０17原子／ｃｍ3 に満たない。
【００４４】
好適な実施形態では、支柱３００のパターン形成された寸法（幅または基板に対して垂直な面の寸法）は約１５０ｎｍ未満、例えば、約１３０ｎｍ、約８０ｎｍまたは約６５ｎｍである。ピッチは、繰り返しパターンで隣接して生じる２つの機構間の距離であり、例えば、１つの支柱の中心から次の支柱の中心までの距離である。従って、好適な実施形態では、支柱３００のピッチ（従って、必然的に導体２００のピッチでもある）は約３００ｎｍ未満、例えば、約１６０または約１３０ｎｍである。
【００４５】
図５ｃに関して、形成すべき次の素子は、任意選択的な誘電性破断アンチヒューズ１１８である。誘電性破断アンチヒューズ１１８が含まれる場合、高濃度にドープされたｐ形領域１１６の一部分の熱酸化により誘電性破断アンチヒューズ１１８を成長させることができる。他の実施形態では、この層を堆積することができ、任意の適切な誘電材料とすることができる。例えば、Ａｌ2 Ｏ3 の層を約１５０℃で堆積することができる。その代わりとして他の材料を用いることができる。
【００４６】
下部導体２００と同じように、例えば、窒化チタンとするのが好ましい接着層１２０と、タングステンとするのが好ましい導電層１２２とを堆積することにより上部導体４００を形成することができる。次に、任意の適切なマスキングおよびエッチング技術を用いて導電層１２２および接着層１２０をパターン形成し、エッチングして、図５ｃの左から右へページ全体にわたって延在するように示される、ほぼ同一平面上にあるほぼ平行な導体４００を形成する。各支柱３００を下部導体２００と上部導体４００との間に配置する必要がある。上部導体４００が下部導体２００に対してほぼ垂直に延在するのが好ましい。好適な実施形態では、標準の処理技術を用いて、フォトレジストを堆積し、フォトリソグラフィによりパターン形成し、層をエッチングし、次にフォトレジストを除去する。
【００４７】
次に、導体レール４００上および導体レール４００間に誘電材料（図示せず）を堆積する。誘電材料を、任意の既知の電気的に絶縁された材料、例えば、酸化ケイ素、窒化ケイ素または酸窒化ケイ素とすることができる。好適な実施形態では、この誘電材料として酸化ケイ素が用いられる。
【００４８】
第１のメモリレベルの形成を説明した。この第１のメモリレベル上にさらなるメモリレベルを形成することができる。幾つかの実施形態では、メモリレベル間で導体を共有することができる。すなわち、上部導体４００は次のメモリレベルの下部導体として動作する。他の実施形態では、図５ｃの第１のメモリレベル上にレベル間誘電体（図示せず）を形成し、その表面を平坦化し、導体が共有されることなしに、この平坦化レベル間誘電体上に第２のメモリレベルの構築を開始する。
【００４９】
結果として生じるメモリアレイは、モノリシックな３次元メモリアレイである。このアレイは、ａ）基板上にモノリシック的に形成された第１のメモリレベルを含み、この第１のメモリレベルは、ｉ）第１の複数のほぼ同一平面上のほぼ平行な導体と、ii）第１の複数の垂直に方向付けられた半導体接合ダイオードと、iii)第２の複数のほぼ同一平面上のほぼ平行な導体とを含み、第２の導体は第１の導体上に配置され、第１のダイオードの各々は第１の導体の１つと第２の導体の１つとの間に配置され、第１のダイオードの各々は、アンチモンでドープされた高濃度にドープされたｎ形領域を含む。次に、第２のメモリレベルは、第１のメモリレベル上にモノリシック的に形成される。
【００５０】
本発明の実施形態に従って形成されたモノリシックな３次元メモリアレイに有利に用いられる回路割付けおよびバイアス方式については、Scheuerlein による２００３年３月３１日出願の「Word Line Arrangement Having Multi-Layer Word Line Segments for Three-Dimensional Memory Array」という米国特許出願第１０／４０３，８４４号（特許文献７）に記載されている。この特許出願は、本願明細書において参照により援用されている。
【００５１】
シリコン−ゲルマニウム合金のゲルマニウム含有量が増大するにつれて、表面を捜し求めるリンおよびヒ素の傾向は減少する。一般的に、ゲルマニウム含有量が高い場合、アンチモン、リンおよびヒ素を含むｎ形ドーパントは、高められた温度にさらされた場合よりも容易に拡散する。シリコンまたはシリコンに富んだ合金において本発明が最も有利に用いられ、ゲルマニウム含有量が増大するにつれて、本発明によりもたらされる利益を減らすことは予想される。
【００５２】
図１の装置についてアンチモンをドーパントとして用いる利点を説明した。本発明は、垂直ドーパント分布を有する半導体材料から形成された他の装置にも利点を提供する。例えば、図６には、下部の高濃度にドープされたｎ形領域４と、上部の高濃度にドープされたｐ形領域８との間にほとんどあるいは全く真性領域を有していないｐ−ｎダイオードを示す。
【００５３】
前述したように、アンチモンは、堆積中、表面を捜し求める傾向にないという事実は、ドープされていない領域、またはｐ形にドープされた領域が上部に直接に堆積されたｎ形領域をドープする場合にアンチモンの使用を特に有利にさせる。しかし、一般的に、アンチモンの拡散の速度が遅いので、ｎ形領域４が（図７ａのｐ−ｉ−ｎダイオードにおいて）真性領域６および高濃度にドープされたｐ形領域８上に形成され、または、（図７ｂのｐ−ｎダイオードにおいて）高濃度にドープされたｐ形領域８上に形成された図７ａ，７ｂに示す装置のような装置も、ドーパントとしてアンチモンを用いることにより利益を得る。
【００５４】
本願明細書で用いられる接合ダイオードなる用語は、２端子電極を有し、一方の電極がｐ形であって、他方の電極がｎ形である半導体材料から形成され、非オーミック伝導性を有する半導体装置を意味する。一例として、ツェナーダイオードのような、接触しているｐ形半導体材料およびｎ形半導体材料を有するｐ−ｎダイオード、および（ドープされていない）真性半導体材料がｐ形半導体材料とｎ形半導体材料との間に挿入されたｐ−ｉ−ｎダイオードが挙げられる。
【００５５】
このような垂直に方向付けられたダイオードは、アンチモンでドープされた多結晶半導体材料の第１の層と、ｐ形ドーパントでドープされた多結晶半導体材料の第２の層とを有し、第１の層は第２の層の上または下に垂直に形成され、このダイオードは、多結晶半導体材料の第１および第２の層を含む半導体接合ダイオードである。好適な実施形態では、アンチモンでドープされた第１の層は、少なくとも１×１０19原子／ｃｍ3 の濃度にドープされている。プログラミングの後、ダイオードは、下部導体および上部導体の双方と電気接触する。
【００５６】
モノリシックな３次元メモリアレイは、介在する基板なしに複数のメモリレベルがウェハのような単一基板上に形成されたメモリアレイである。１つのメモリレベルを形成する層を１つ以上の既存のレベルの層上に直接堆積または成長させる。これとは対照的に、Leedy による「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献８）でのように、積層されたメモリは、分離した基板上にメモリレベルを形成し、メモリレベルを互いの上に接着することにより構成されている。基板を薄くするか、または、結合前にメモリレベルから除去することができるが、分離した基板上にメモリレベルが最初に形成されるので、このようなメモリは本当のモノリシックな３次元メモリアレイではない。
【００５７】
基板上に形成されたモノリシックな３次元メモリアレイは、少なくとも、基板上に第１の高さで形成された第１のメモリレベルと、第１の高さと異なる第２の高さで形成された第２のメモリレベルとを含む。このようなマルチレベルアレイ内の基板上に３つ、４つ、８つまたは任意数のメモリレベルを形成することができる。
【００５８】
‘０３０特許、‘５４９出願および‘８２４出願のモノリシックな３次元メモリアレイと、Hernerらによる２００５年５月９日出願の「High-Density Nonvolatile Memory Array Fabricated at Low Temperature Comprising Semiconductor Diodes 」という米国特許出願第１１／１２５，６０６号（特許文献９）と、Petti らによる「Semiconductor Device Including Junction Diode Contacting Contact-Antifuse Unit Comprising Silicide」という米国特許第６，９４６，７１９号（特許文献１０）と、Hernerによる２００４年９月２９日出願の「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide 」という米国特許出願第１０／９５４，５１０号（特許文献１１）において本発明の方法を有利に用いることができる。これら特許および特許出願は、本願明細書において参照により援用されている。
【００５９】
本発明をモノリシックな３次元メモリアレイとの関連で説明した。このような積層アレイでは、各メモリレベルは、その製造中の熱応力にさらされるだけでなく、その上に積層されるメモリレベルを形成するのに必要とされる熱応力にもさらされる。従って、ドーパント拡散の問題は、このようなアレイにおいて特に重大であり、本発明の利点は特に有利である。しかし、当業者に明らかなように、本発明の方法および構造はモノリシックな３次元メモリアレイに限定されるものではなく、ドーパントとしてアンチモンを用いることがドーパント拡散を防止または制限する任意の堆積された半導体構造に役立たせることができる。
【００６０】
詳細な製造方法を本願明細書で説明してきたが、同様の構造を形成する任意の他の方法を用いることができ、その一方で、これらの結果は本発明の範囲に含まれる。
【００６１】
前述した詳細な説明は、本発明が取ることができる多くの形態のほんのわずかを説明したにすぎない。このため、この詳細な説明は例示であって、本発明はこれらに限定されるものではない。すべての等価物を含む特許請求の範囲のみが本発明の範囲を定義する。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施形態の使用により利益を得ることができる、垂直に方向付けられたｐ−ｉ−ｎダイオードの斜視図である。
【図２】図１の垂直に方向付けられたダイオードを含む不揮発性メモリセルの斜視図である。
【図３】図２のメモリセルのような不揮発性メモリセルの第１のメモリレベルの斜視図である。
【図４】その場でドープされたシリコン積層体におけるリンのドーパント濃度を示すグラフである。
【図５ａ】本発明の一実施形態に従って形成されたメモリレベルの形成中の段階を示す断面図である。
【図５ｂ】本発明の一実施形態に従って形成されたメモリレベルの形成中の段階を示す断面図である。
【図５ｃ】本発明の一実施形態に従って形成されたメモリレベルの形成中の段階を示す断面図である。
【図６】本発明の実施形態に従って有利に形成することができるｐ−ｎダイオードの断面図である。
【図７ａ】本発明の実施形態に従って有利に形成することができるｐ−ｉ−ｎダイオードの断面図である。
【図７ｂ】本発明の実施形態に従って有利に形成することができるｐ−ｎダイオードの断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６】
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【図７ａ】
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【図７ｂ】
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【国際調査報告】
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