(57)【要約】本発明は、半導体のソース及びドレイン領域と、半導体チャネル領域と、電荷蓄積積層体と、制御ゲートとを有し、基板層上に形成された不揮発性メモリ装置であって、前記半導体チャネル領域は、２つの側壁部と１つの頂部とを有し、且つ前記ソース領域と前記ドレイン領域との間に延在しているフィン状となっており、前記電荷蓄積積層体は、前記ソース領域と前記ドレイン領域との間に位置し、且つフィン状の前記半導体チャネル領域の長手方向に対し実質上垂直方向でこのフィン状半導体チャネル領域を越えて延在しており、前記制御ゲートは前記電荷蓄積積層体と接触している当該不揮発性メモリ装置において、アクセスゲートが、中間のゲート酸化物層を介して前記側壁部の一方に隣接しており、前記電荷蓄積積層体は、前記中間のゲート酸化物層を介して前記フィン型チャネル領域の他方の側壁部に接触している不揮発性メモリ装置を提供する。
2009510721.tif 000002
【特許請求の範囲】
【請求項１】
半導体のソース及びドレイン領域と、半導体チャネル領域と、電荷蓄積積層体と、制御ゲートとを有し、基板層上に形成された不揮発性メモリ装置であって、
前記半導体チャネル領域は、２つの側壁部と１つの頂部とを有し、且つ前記ソース領域と前記ドレイン領域との間に延在しているフィン状となっており、
前記電荷蓄積積層体は、前記ソース領域と前記ドレイン領域との間に位置し、且つフィン状の前記半導体チャネル領域の長手方向に対し実質上垂直方向でこのフィン状半導体チャネル領域を越えて延在しており、
前記制御ゲートは前記電荷蓄積積層体と接触している当該不揮発性メモリ装置において、
‐  アクセスゲートが、中間のゲート酸化物層を介して前記側壁部の一方に隣接しており、
‐  前記電荷蓄積積層体は、前記フィン型チャネル領域の他方の側壁部に接触しているとともに、前記中間のゲート酸化物層を介して前記フィン型チャネル領域から分離されている
不揮発性メモリ装置。
【請求項２】
請求項１に記載の不揮発性メモリ装置において、前記電荷蓄積積層体が、前記他方の側壁部の平面に平行である一組の層を有し、これらの一組の層は、第１の誘電体層と、電荷を蓄積するためのフローティングゲート層と、第２の誘電体層とにした不揮発性メモリ装置。
【請求項３】
請求項１に記載の不揮発性メモリ装置において、前記電荷蓄積積層体が、前記他方の側壁部の平面に平行である一組の層を有し、これらの一組の層は、第１の誘電体層と、電荷を蓄積するための窒化シリコン層と、第２の誘電体層とした不揮発性メモリ装置。
【請求項４】
請求項１〜３のいずれか一項に記載の不揮発性メモリ装置において、前記フローティングゲート層又は前記窒化シリコン層がスペーサである不揮発性メモリ装置。
【請求項５】
請求項１〜４のいずれか一項に記載の不揮発性メモリ装置において、前記第２の誘電体層がスペーサである不揮発性メモリ装置。
【請求項６】
請求項１〜５のいずれか一項に記載の不揮発性メモリ装置において、前記アクセスゲートが半導体材料又は金属を有している不揮発性メモリ装置。
【請求項７】
請求項１〜６のいずれか一項に記載の不揮発性メモリ装置において、前記制御ゲートが半導体材料又は金属を有している不揮発性メモリ装置。
【請求項８】
‐  半導体のソース及びドレイン領域を形成する工程と、
‐  ２つの側壁部と、１つの頂部とを有し、且つ前記ソース領域と前記ドレイン領域との間に延在するフィン状とした半導体チャネル領域を形成する工程と、
‐  フィン状の前記半導体チャネル領域の側壁部及び頂部を覆うゲート酸化物層を形成する工程と、
‐  前記ソース領域と前記ドレイン領域との間に位置し、且つフィン状の前記半導体チャネル領域の長手方向に対し実質上垂直な方向でフィン状の前記半導体チャネル領域を越えて延在する電荷蓄積積層体を形成する工程と、
‐  前記電荷蓄積積層体に接する制御ゲートを形成する工程と
を有する、基板層上に不揮発性メモリ装置を製造する方法であって、この方法が更に、
‐  前記半導体チャネル領域の一方の側壁部に中間ゲート酸化物層を介して隣接するアクセスゲートを形成する工程と、
‐  前記電荷蓄積積層体を、前記半導体チャネル領域の他方の側壁部でフィン状の前記半導体チャネル領域に接触させるためにこの他方の側壁部に隣接させて形成し、この電荷蓄積積層体を前記中間ゲート酸化物層により前記半導体チャネル領域から分離させるようにする工程と
を有する不揮発性メモリ装置の製造方法。
【請求項９】
請求項８に記載の不揮発性メモリ装置の製造方法において、前記アクセスゲートを形成する工程が、
‐  フィン状の前記半導体チャネル領域を横切って延在するライン状のゲートを形成する工程と、
‐  フィン状の前記半導体チャネル領域の頂部から前記ゲートの頂部を取り除く工程と
を含む不揮発性メモリ装置の製造方法。
【請求項１０】
請求項９に記載の不揮発性メモリ装置の製造方法において、前記アクセスゲートを形成する工程が更に、
‐  前記ゲートの側壁部を取り除く工程
を含む不揮発性メモリ装置の製造方法。
【請求項１１】
請求項８に記載の不揮発性メモリ装置の製造方法において、前記電荷蓄積積層体を形成する工程が、
‐  第１の誘電体層を形成する工程と、
‐  電荷を蓄積するためのフローティングゲート層を形成する工程と、
‐  第２の誘電体層を形成する工程と
を含む不揮発性メモリ装置の製造方法。
【請求項１２】
請求項１１に記載の不揮発性メモリ装置の製造方法において、前記フローティングゲート層を形成する工程がフローティングゲートスペーサを形成する工程を含む不揮発性メモリ装置の製造方法。
【請求項１３】
請求項８に記載の不揮発性メモリ装置の製造方法において、前記電荷蓄積積層体を形成する工程が、
‐  第１の誘電体層を形成する工程と、
‐  電荷を蓄積するための窒化シリコン層を形成する工程と、
‐  第２の誘電体層を形成する工程と
を含む不揮発性メモリ装置の製造方法。
【請求項１４】
請求項１３に記載の不揮発性メモリ装置の製造方法において、前記窒化シリコン層を形成する工程が、窒化シリコンスペーサを形成する工程を含む不揮発性メモリ装置の製造方法。
【請求項１５】
請求項１１又は１３に記載の不揮発性メモリ装置の製造方法において、前記第２の誘電体層を形成する工程が、第２の誘電体スペーサを形成する工程を含む不揮発性メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダブルゲート型不揮発性メモリ装置に関するものである。
【０００２】
本発明は、かかるメモリ装置の製造方法にも関するものでもある。
【背景技術】
【０００３】
プレーナＭＯＳＦＥＴ構造を６５ナノメートル以下の設計規則でデバイスジェネレーションで用いるのは、スケーリングの理由でいわゆるショートチャネル効果の為にますます複雑になっている。
【０００４】
フィン型ＦＥＴ構造の適用により、デバイス特性を改善することができる。フィン型ＦＥＴでは、絶縁層の頂部上で（比較的細い）シリコンライン（フィン）がソース領域とドレイン領域との間に形成され、チャネルとして機能している。そして、フィンと交差するようにライン状の制御ゲートが形成されている。薄肉のゲート酸化物膜によりフィンから分離された制御ゲートが、（断面において）フィンの双方の側壁部及び頂部を囲んでいるので、フィンのチャネル上の制御ゲートにより比較的大きな電界効果が得られる。
【０００５】
フラッシュメモリに対して、上述したフィン型ＦＥＴ構造を適用することは、米国特許第６７６８１５８号明細書に開示されている。制御ゲートとフィン材料との間には、電荷捕捉層の積層体が位置している。この場合、電荷捕捉積層体の層が、フィンの双方の側壁部及び頂部に沿ってフィンの輪郭に延在している。制御ゲート層は、電荷捕捉積層体の輪郭に延在している。電荷捕捉積層体は、電荷を捕捉するポリシリコンフローティングゲート又は二酸化シリコン‐窒化シリコン‐二酸化シリコンの積層体を具えている。制御ゲートによる制御の下で、電荷がチャネルから電荷捕捉積層体へ転送されて、フラッシュメモリセルにデータを書き込む（又はプログラミング）しうる。かかる電荷転送の機構は、電荷捕捉積層体の種類に依存する。ポリシリコンフローティングゲートの場合には、ホットキャリアの注入又は直接トンネリングによって、窒化シリコン層の場合には、キャリアの直接トンネリングによって電荷が転送される。
【特許文献１】米国特許第６７６８１５８号
【０００６】
また、データ（電荷）を電荷捕捉積層体から消去する、上述したのとは逆の動作を達成する機構も得られる。更に、電荷捕捉積層体に電荷が蓄積されているか否かを検出するために用いられる検出動作又は読み出し動作も得られる。しかし、開示された不揮発性メモリ素子の構造には、上述した電荷の検出（記憶されたデータの読み出し）方法によると、電荷捕捉積層体内のデータの保存、すなわち電荷の保持が悪影響を受けるという欠点がある。米国特許第６７６８１５８号のフィン型ＦＥＴでは、電荷の検出が、電荷を蓄積するために用いられるのと同じ制御ゲートにより達成される。しきい値電圧と比較することにより、何のデータ（例えばビット値０又は１）が記憶されているかを決定することができる。不都合なことに、この検出動作には制御ゲートをバイアスすることが含まれており、電荷捕捉積層体からの蓄積電荷の漏出を促進してしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、検出によりデータの保存に及ぼされる悪影響を著しく低減させたダブルゲート型不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、
半導体のソース及びドレイン領域と、半導体チャネル領域と、電荷蓄積積層体と、制御ゲートとを有し、基板層上に形成された不揮発性メモリ装置であって、
前記半導体チャネル領域は、２つの側壁部と１つの頂部とを有し、且つ前記ソース領域と前記ドレイン領域との間に延在しているフィン状となっており、
前記電荷蓄積積層体は、前記ソース領域と前記ドレイン領域との間に位置し、且つフィン状の前記半導体チャネル領域の長手方向に対し実質上垂直方向でこのフィン状半導体チャネル領域を越えて延在しており、
前記制御ゲートは前記電荷蓄積積層体と接触している当該不揮発性メモリ装置において、
‐  アクセスゲートが、中間のゲート酸化物層を介して前記側壁部の一方に隣接しており、
‐  前記電荷蓄積積層体は、前記フィン型チャネル領域の他方の側壁部に接触しているとともに、前記中間のゲート酸化物層を介して前記フィン型チャネル領域から分離されている
不揮発性メモリ装置
を提供する。
【０００９】
フィンの片側にアクセスゲートを設け、反対側に制御ゲートを設けることにより、検出機能をプログラミング機能から分離しうるようにするのが有利である。このようにすることにより、検出中に電荷捕捉積層体がバイアス電圧にさらされることがなくなり、データ保存機能が著しく改善される。
【００１０】
本発明は、
‐  半導体のソース及びドレイン領域を形成する工程と、
‐  ２つの側壁部と、１つの頂部とを有し、且つ前記ソース領域と前記ドレイン領域との間に延在するフィン状とした半導体チャネル領域を形成する工程と、
‐  フィン状の前記半導体チャネル領域の側壁部及び頂部を覆うゲート酸化物層を形成する工程と、
‐  前記ソース領域と前記ドレイン領域との間に位置し、且つフィン状の前記半導体チャネル領域の長手方向に対し実質上垂直な方向でフィン状の前記半導体チャネル領域を越えて延在する電荷蓄積積層体を形成する工程と、
‐  前記電荷蓄積積層体に接する制御ゲートを形成する工程と
を有する、基板層上に不揮発性メモリ装置を製造する方法であって、この方法が更に、
‐  前記半導体チャネル領域の一方の側壁部に中間ゲート酸化物層を介して隣接するアクセスゲートを形成する工程と、
‐  前記電荷蓄積積層体を、前記半導体チャネル領域の他方の側壁部でフィン状の前記半導体チャネル領域に接触させるためにこの他方の側壁部に隣接させて形成し、この電荷蓄積積層体を前記中間ゲート酸化物層により前記半導体チャネル領域から分離させるようにする工程と
を有する不揮発性メモリ装置の製造方法をも提供する。
【発明を実施するための最良の形態】
【００１１】
以下に、図面につき説明するに、当業者であれば、本発明の範囲は添付の請求の範囲によってのみ限定され、本発明の要旨を逸脱することなく本発明の他の変形例及び均等な実施例が可能であることが理解されよう。
【００１２】
図１は、フィン型ＦＥＴ構造のレイアウトを示す斜視図である。
【００１３】
フィン型ＦＥＴ構造１は、絶縁層２上に位置する。絶縁層２は、例えばシリコンオンインシュレータ（ＳＯＩ）ウェハの二酸化シリコン層又は埋め込み酸化物層（ＢＯＸ層）である。
【００１４】
フィン型ＦＥＴ構造１は、ソース及びドレイン領域３と、これらソース及びドレイン領域間に位置しこれら領域を相互接続する（比較的細い）ライン又はフィン領域４とを有する。ソース及びドレイン領域３とフィン領域４とは、シリコン半導体材料から成る。フィン領域４は、側壁部が４ａ及び４ｂで、頂部が４ｃである実質上方形の断面を有する。ソース及びドレイン領域３と、フィン領域４とは、リソグラフィ処理技術により規定され、形成される。
【００１５】
フィン領域４の高さは代表的に、３０〜１００ナノメートルであり、その幅はその高さ以下である。フィン領域４の長さは、代表的に７０〜１００ナノメートルである。
【００１６】
ゲート５は、絶縁層２上でソース領域３とドレイン領域３との間に位置し、フィン領域４の長手方向Ｘに対して実質上垂直なＹ方向に沿って、フィン領域４を越えて延在している。このゲート５は、ゲート酸化物層（図示せず）によりフィン領域４から分離されている。
【００１７】
ゲート５は堆積処理により形成されるものであり、この堆積処理後にリソグラフィにより適切なパターンが規定され、この場合リソグラフィにより適切なマスクが規定される。
【００１８】
この例では、ゲート５は薄肉のライン形状の層として示されているが、フィン領域４の高さと比較したゲート５の高さ（Ｚ方向）に応じてゲート５をプレート状にすることができる。
【００１９】
ゲート材料は、適切ないかなる材料にもすることができ、（ポリシリコンのような）ドーピングされた半導体又は金属にすることができる。
【００２０】
図２は、図１に示されるフィン型ＦＥＴ構造の断面図である。この断面図は、フィン領域４の長手方向Ｘに沿った断面図である。図１で示されているものと同一のものには図１と同じ符号を付してある。
【００２１】
図３は、本発明によるフィン型ＦＥＴ構造を示す線図的断面図である。この断面図は、絶縁層２上のフィン領域４を示している。このフィン領域４の側壁部４ａ、４ｂはゲート５の垂直部５ａ、５ｂで、フィン領域４の頂部４ｃはゲート５の水平頂部５ｃで覆われている。
【００２２】
図１につき前述したように、ゲート５は、ゲート酸化物層６によりフィン領域４から分離されている。フィン領域４の側壁部４ａ、４ｂはゲート酸化物層の垂直部で、フィン領域４の頂部４ｃはゲート酸化物層の頂部６ｃでそれぞれ覆われている。ゲート酸化物層６は適切な酸化物成長処理又は堆積処理により形成して、ゲート分離層６として機能する誘電率の高い（high−Ｋ）材料層を構成するようにすることができる。
【００２３】
図４は、本発明によるフィン型ＦＥＴ構造を示す線図的断面図である。
【００２４】
本発明によるフィン型ＦＥＴ構造を形成する次の工程で、ゲート５の水平頂部５ｃを化学機械研磨（ＣＭＰ）処理又はエッチバック処理により取り除く。
【００２５】
この状態では、フィン型ＦＥＴ構造は、第１垂直ゲート５ａ及び第２垂直ゲート５ｂを有するデュアルゲート構造を有している。
【００２６】
後述するように、ゲート５の頂部５ｃを除去する際に、代表的にはゲート酸化物層６の頂部６ｃも取り除くが、必要に応じ残しておくこともできる。
【００２７】
図５は、本発明の第１の実施例によるフィン型ＦＥＴ構造を示す線図的断面図である。
【００２８】
更なる工程で、垂直ゲート５ａ、５ｂのうちの一方、例えば第２の垂直ゲート５ｂを取り除く。
【００２９】
まず、フィン領域４の頂部及び残すべき垂直ゲート５ａを覆うようにフィン型ＦＥＴ構造の頂部に適切な第１のマスクを規定する。必要に応じ、第１のマスクを被着する前に、フィン領域４の頂部に薄肉酸化物層（図示せず）を設けることができる。
【００３０】
次に、第１のマスクで覆われていない第２の垂直ゲート５ｂと、この垂直ゲート５ｂに隣接しフィン領域４の側壁部４ｂ上に位置するゲート酸化物層６とを乾式又は湿式エッチング処理によって取り除く。この工程後、二酸化シリコンの選択成長処理により、露出したフィン領域４の側壁部４ｂ上に第１の誘電体層７を形成する。
【００３１】
次に、第１のポリシリコン層をブランケットモードで堆積する。ポリシリコン層のエッチバック（乾式エッチング）により、フィン領域４に隣接する（しかし第１の誘電体層７によりフィン領域４から分離している）ポリシリコンスペーサ８を形成する。
【００３２】
次に、第２の誘電体層９をブランケットモードで堆積する。この場合も、第２の誘電体層のエッチバック（乾式エッチング）により、ポリシリコンスペーサ８に隣接する第２の誘電体材料のスペーサ９を形成する。
【００３３】
第１の誘電体層、第１のポリシリコン層及び第２の誘電体層は、フィン領域４の頂部及び垂直ゲート５ａを覆う第１のマスクが依然として存在している間に、堆積し、パターン化するのが好ましい。
【００３４】
最後に、（ブランケットモードで）制御ゲート層１０を堆積する。この場合も、ゲート材料は、適切ないかなる材料にもすることができ、ドーピングした半導体又は金属にすることができる。
【００３５】
又、第２のマスクを規定し、フィン型ＦＥＴ構造の頂部の制御ゲート１０を取り除く。エッチングによって、制御ゲート１０を規定する。これにより、制御ゲート１０は第２の誘電体スペーサ９に隣接するようになる。フィン領域４の頂部及び垂直ゲート５ａを覆う第１のマスクが依然として存在している場合には、第２のマスクを用いてこの第１のマスクも同時に取り除くことができる。
【００３６】
以上より、アクセスゲート５ａ、チャネル４、フローティングゲート積層体７、８、９及び制御ゲート１０を有するフィン型ＦＥＴ構造が形成される。フローティングゲート積層体７、８、９は側壁部４ｂの平面に平行な一組の層を有し、この一組の層は、第１の誘電体層７、ポリシリコン電荷蓄積層８及び第２の誘電体層９である。
【００３７】
第１の誘電体層７は、フィン領域４の側壁部４ｂに直接接している。次に、ポリシリコン電荷蓄積層８が第１の誘電体層７に隣接している。最後に、第２の誘電体層９が電荷蓄積層８に隣接している。
【００３８】
第１の実施例では、代表的に、フィン型ＦＥＴ構造の高さを、ＳＯＩウェハのシリコン頂部層の厚さとほぼ等しくするか又はそれよりも幾分低くし、すなわち、約３０〜約１５０ナノメートルの範囲内とする。アクセスゲート５ａの（側壁部における）厚さは、代表的に約５０ナノメートルとする。ゲート酸化物層６の厚さは数ナノメートル、例えば、１〜８ナノメートルの範囲内とする。フィン（チャネル）領域４の幅は約１０〜約５０ナノメートルの範囲内とする。第１の誘電体層７の厚さは約４〜約１０ナノメートルの範囲内とする。フローティングゲート８の厚さは約５０ナノメートル以上とする。第２の誘電体層９の厚さは約１０〜約２０ナノメートルの範囲内とする。制御ゲートの（側壁部上の）厚さは約５０ナノメートル以上とする。
【００３９】
図６は、本発明の第２の実施例によるフィン型ＦＥＴ構造を示す線図的断面図である。
【００４０】
この第２の実施例では、フィン型ＦＥＴは、第１の二酸化シリコン層と、窒化シリコン層と、第２の二酸化シリコン層とのＯＮＯ（酸化層・窒化層・酸化層）電荷捕捉積層体を有する。
【００４１】
このＯＮＯ電荷捕捉積層体は、第１の実施例におけるフローティングゲート積層体と同様に形成される。ブランケットモードで窒化シリコン層を堆積し、その後スペーサの形状にエッチバックするにより、第１の実施例におけるフローティングゲート８の代わりに窒化シリコンスペーサ１１を形成する。
【００４２】
次に、第２の誘電体層をブランケットモードで堆積する。この場合も、第２の誘電体層の乾式エッチングにより、ポリシリコンスペーサ１１に隣接する誘電体材料のスペーサ１２を形成する。後述するように、第２の実施例における第２の誘電体層１２の厚さは、代表的に第１の実施例における第２の誘電体層の厚さよりも薄くする。
【００４３】
第１の誘電体層、窒化ケイ素層及び第２の誘電体層は、フィン４の頂部及びゲートの垂直部５ａを覆う第１のマスクが依然として存在している間に、堆積し、パターン化するのが好ましい。
【００４４】
次に、制御ゲート層１３を、第１の実施例における制御ゲート１０と同様に形成する。この場合も、ゲート材料は、適切ないかなる材料にもすることができ、ドーピングした半導体又は金属にすることができる。
【００４５】
第２の実施例によるフィン型ＦＥＴ構造を形成するその他の工程の全ては図５につき説明した工程と同様である。
【００４６】
以上より、アクセスゲート５ａ、チャネル４、ＯＮＯ電荷捕捉積層体７、１１、１２及び制御ゲート層１３を有するフィン型ＦＥＴ構造が形成される。ＯＮＯ電荷捕捉積層体は側壁部４ｂの平面に平行な一組の層を有し、この一組の層は、第１の誘電体層７と、電荷を蓄積する窒化シリコン層１１と、第２の誘電体層１２とから成る。
【００４７】
第１の誘電体層７はフィン領域４の側壁部４ｂに直接接するようにする。次に、窒化シリコン層１１を第１の誘電体７に隣接させる。最後に、第２の誘電体層１２を、窒化シリコン層１１に隣接させる。
【００４８】
第２の実施例では、代表的に、フィン型ＦＥＴ構造の高さを、ＳＯＩウェハのシリコン頂部層の厚さとほぼ等しくするか幾分低くし、すなわち、約３０〜約１５０ナノメートルの範囲内とする。アクセスゲート５ａの（側壁部における）厚さは少なくとも約６０ナノメートルとする。ゲート酸化層６の厚さは数ナノメートル、例えば、１〜８ナノメートルの範囲内とする。フィン（チャネル）領域４の幅は約１０〜約５０ナノメートルの範囲内とする。第１の誘電体層７の厚さは約２ナノメートルとする。窒化シリコン層１１の厚さは約４〜７ナノメートルの範囲内とする。第２の誘電体層１２の厚さは約４〜約１０ナノメートルの範囲内とする。制御ゲートの（側壁部上の）厚さは約６０ナノメートル以上とする。
【００４９】
図４に示すように、ゲート５の頂部５ｃを除去する際には、代表的にゲート酸化物層６の頂部も取り除くが、必要に応じ（例えば処理に関連する理由で）、ゲート酸化物層６の頂部を残しておくこともできる点に留意すべきである。ＯＮＯ電荷捕捉積層体を有する不揮発性メモリ装置の場合には、ゲート酸化層６の頂部６ｃを取り除いてフィン領域４の頂部４ｃ上にＯＮＯを形成しないようにするのが好ましい。フローティングゲートを有する不揮発性メモリ装置、すなわち、第１の実施例の場合には、ゲート酸化物層の頂部６ｃをフィン領域４の頂部の上に残しておくことができる。
【図面の簡単な説明】
【００５０】
【図１】図１は、フィン型ＦＥＴ構造のレイアウトを示す斜視図である。
【図２】図２は、図１に示すフィン型ＦＥＴ構造を示す断面図である。
【図３】図３は、本発明によるフィン型ＦＥＴ構造を示す線図的断面図である。
【図４】図４は、本発明によるフィン型ＦＥＴ構造を示す線図的断面図である。
【図５】図５は、本発明のフィン型ＦＥＴ構造の第１の実施例を示す線図的断面図である。
【図６】図６は、本発明のフィン型ＦＥＴ構造の第２の実施例を示す線図的断面図である。
【図１】
2009510721.tif 000003
【図２】
2009510721.tif 000004
【図３】
2009510721.tif 000005
【図４】
2009510721.tif 000006
【図５】
2009510721.tif 000007
【図６】
2009510721.tif 000008
【国際調査報告】
2009510721.tif 000009
2009510721.tif 000010
2009510721.tif 000011