(57)【要約】高固有応力を有する注入マスクを用いることにより、付加的なリソグラフィステップを行わずに済む応力メモライゼーション技術（ＳＭＴ）シーケンスが提供されうる。これにより、全体的なプロセス複雑度に実質的な影響を及ぼすことなく歪みソースを供給することができる。
2009545879.tif 000002
【特許請求の範囲】
【請求項１】
半導体層（１０３）内の、第１導電型のドーパント種を受け入れるとともに第１ゲート電極（１０５Ａ）に隣接する第１領域を、特定の第１の固有応力を含む第１の注入マスク（１０９）により覆うステップと、
第２ゲート電極（１０５Ｂ）に隣接するとともに前記第１注入マスク（１０９）には覆われていない第２領域に、第２導電型のドーパント種を注入するステップと、
前記第１注入マスク（１０９）が配置された前記第１および第２領域をアニーリングするステップと、を含む方法。
【請求項２】
前記注入マスク（１０９）を形成するために、レジストマスク（１１０）に基づいて応力材料層を形成し、前記応力材料層をパターニングするステップをさらに含む、請求項１記載の方法。
【請求項３】
前記レジストマスク（１１０）は、前記第２導電型の前記ドーパント種の注入時に維持される、請求項２記載の方法。
【請求項４】
前記応力材料層の上方に、レジスト材料に対して表面の接着性が増加した層（１０８）を形成し、さらに、前記表面の接着性が増加した層（１０８）の上方にレジスト層（１１０）を蒸着するステップをさらに含む、請求項２記載の方法。
【請求項５】
前記注入マスク（１０９）を除去するステップをさらに含む、請求項１記載の方法。
【請求項６】
第２の固有応力を含む第２注入マスクを形成するステップを含み、前記第２注入マスクは前記第２領域を覆うとともに前記第１領域は露出されるものであって、前記第１導電型の前記ドーパント種を前記露出した第１領域に注入するステップと、前記第２注入マスクの少なくとも応力のかけられた部分がある場合に前記第１領域をアニーリングするステップと、をさらに含む、請求項１記載の方法。
【請求項７】
前記第２注入マスクは、前記第１導電型の前記ドーパント種が前記第１領域に受け入れられる前に形成される、請求項６記載の方法。
【請求項８】
第１の固有応力を有する第１注入マスク（２１９）により第２トランジスタ（２５０Ｂ）を覆うとともに、第１ドーパント種を第１トランジスタ（２５０Ａ）に導入するステップと、
前記第１注入マスク（２１９）が配置された前記第１および第２トランジスタ（２０５Ａ、２０５Ｂ）をアニーリングするステップと、を含む、方法。
【請求項９】
応力材料層を形成するステップ、
レジスト材料を受け入れるために前記応力材料層の上方に、表面接着性が増加した層（２１８）を形成するステップ、および、
前記レジスト材料から形成したレジストマスク（２２５）に基づいて前記第１の注入マスク（２１９）をパターニングするステップ、
を含む請求項８記載の方法。
【請求項１０】
前記第１ドーパント種を導入するときに前記レジストマスク（２２５）が維持される、請求項９記載の方法。
【請求項１１】
第２の固有応力を含む第２の注入マスク（２０９）を形成するステップをさらに含み、前記第２の注入マスク（２０９）は、前記第２トランジスタ（２５０Ｂ）を露出させ、前記第１トランジスタ（２０５Ａ）を覆い、前記第２トランジスタ（２０５Ｂ）に第２のドーパント種を導入し、前記第１および第２トランジスタ（２０５Ａ、２０５Ｂ）を、少なくとも応力のかけられた部分がある場合にアニーリングする、請求項８記載の方法。
【請求項１２】
第１トランジスタ（２５０Ａ）を露出させて第２トランジスタ（２５０Ｂ）を覆うように、第１の種類の固有応力を有する第１注入マスク（２１９）を形成するステップと、
前記第１の注入マスク（２１９）に基づいて前記第１トランジスタ（２５０Ａ）に第１ドーパント種を導入するステップと、
前記第１注入マスクが配置された第２トランジスタをアニーリングするステップと、
前記第１トランジスタ（２５０Ａ）を覆い、前記第２トランジスタ（２５０Ｂ）を露出するように、第２の種類の固有応力を有する第２の注入マスク（２０９）を形成するステップと、
前記第２の注入マスク（２０９）に基づいて前記第２トランジスタ（２５０Ｂ）に第２ドーパント種を導入するステップと、
前記第２の注入マスク（２０９）が配置された第１トランジスタ（２５０Ａ）をアニーリングするステップと、を含む方法。
【請求項１３】
前記第１の種類の固有応力は引張応力であり、前記第２の種類の固有応力は圧縮応力である、請求項１２記載の方法。
【請求項１４】
前記第１の種類の固有応力は圧縮応力であり、前記第２の種類の固有応力は引張応力である、請求項１２記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本明細書に開示する主題は集積回路の形成に関し、より詳細には、ＭＯＳトランジスタのチャネル領域における電荷キャリア移動度を高めることができるように、例えば応力のかけられたオーバー層などの応力誘発ソースを用いることにより歪みチャネル領域を有するトランジスタを形成する技術に関する。
【背景技術】
【０００２】
集積回路を形成するには、多数の回路素子を特定の回路レイアウトに従って所与のチップ領域に形成する必要があり、デジタル回路を含む複合回路には電界効果トランジスタは必須のコンポーネントとなってい。概して、現在は複数のプロセス技術が実行されており、マイクロプロセッサ、ストレージチップなどの複合回路に対しては、動作速度および／あるいは電力消費量および／あるいは費用効果の点で優れた特性を備えるという理由から、ＭＯＳ技術が現在最も有望なアプローチとされる。ＣＭＯＳ技術などを用いた複合集積回路の製造においては、ｎチャネルトランジスタおよびｐチャネルトランジスタなどの何百万のトランジスタが結晶性半導体層を含む基板に形成される。
【０００３】
ｎチャネルトランジスタであるかｐチャネルトランジスタであるかを問わず、ＭＯＳトランジスタはいわゆるｐｎ接合を備えている。このｐｎ接合は、高濃度ドープ領域とソース領域の境界に形成され、ドレイン領域ならびにソース領域の間には逆にドープされたチャネル領域が形成される。チャネル領域の導電性、つまり、導電性チャネルの駆動電流容量は、チャネル領域近傍に形成され、薄い絶縁層によってこの領域から分離されているゲート電極により制御される。
【０００４】
チャネル領域の導電性は、導電性チャネルが形成されると、適切な制御電圧をゲート電極に印加することにより、ドーパントの濃度、多数電荷キャリアの移動度、およびトランジスタの幅方向におけるチャネル領域の所与の拡張に対して、チャネル長さとも呼ばれるソースおよびドレイン領域間の距離に左右される。したがってチャネル領域の導電性はＭＯＳトランジスタの特性を決定する主要な要因となる。したがって、チャネル長が縮小し、これによりチャネル抵抗率が下がることで、チャネル長さが集積回路の動作速度を上げるための主要な設計基準となる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、トランジスタの寸法を縮小し続けると、それに関連した複数の問題（例えば、短チャネル効果とも呼ばれる、チャネルの制御性の低下など）が生じてしまい、ＭＯＳトランジスタのチャネル長さを着実に短くすることによって得られた利点をあまり損なわないようにこのような問題に取り組む必要がある。極限寸法のサイズ、すなわち、トランジスタのゲート長、が縮小し続けていることから、例えば短チャネル効果を補償するために、非常に複雑なプロセス技術を適用し、場合によっては新たに構築する必要がある。
【０００６】
さらに、所与のチャネル長に対するチャネル領域の電荷キャリア移動度を増加することでトランジスタ素子のチャネルの導電性を強化することも提案されている。これにより、デバイスのスケーリングに関連付けられる多くの上記プロセスを適用しないで、あるいは少なくとも適用を延期しつつ、将来の技術ノードに対する進歩と互換性のあるパフォーマンスの向上を達成する可能性が与えられる。
【０００７】
電荷キャリア移動度を増加させる１つの実効的メカニズムとしては、例えば、チャネル領域に対応した歪みを生成するために、チャネル領域の近傍に引張応力あるいは圧縮応力を生成することで、チャネル領域の格子構造を変化させることが挙げられる。このようにすることで電子および正孔に対する移動度がそれぞれ変化する。例えば、標準の結晶学的方向のチャネル長方向に沿って、チャネル領域に一軸性の引張歪みを生成することで電子の移動度が増加する。その際に、引張歪みの大きさおよび方向に応じて、移動度を５０％あるいはそれ以上を増加させることができ、これに対応して導電性を直接的に増加させることができる。他方では、上述したものと同様の構造のチャネル領域における一軸性の圧縮歪みにより正孔移動度が増加し、これにより、ｐ型トランジスタの性能を向上させることができる。
【０００８】
集積回路の製造に応力や歪み技術を導入することは、将来のデバイス世代にとって非常に有望なアプローチである。その理由は、例えば、歪みのあるシリコンは、「新たな」種類のシリコン材料として考えられ、これにより、高額な半導体材料を必要とせずに、高速で強力な半導体デバイスの製造が可能になる一方で、十分に確立された多くの製造技術を依然として用いることができる。
【０００９】
あるアプローチでは、チャネル領域内に所望の歪みを生成するために、固定オーバー層、スペーサ素子などにより生成される外部応力が用いられる。特定の外部応力をかけることでチャネル領域に歪みを生成するプロセスは有望なアプローチであるが、このアプローチは、例えばコンタクト層、スペーサなどによりチャネル領域に供給され、所望の歪みを生成するようにする外部応力の応力転送メカニズムの実効性に左右される。したがって、トランジスタ型が異なれば、異なって応力のかけられたオーバー層を供給する必要があり、これにより、複数のさらなるプロセスステップが生じる。その際に、付加的なリソグラフィステップは全体の生産コストを著しく増加させることになりうる。
【００１０】
他のさらなるアプローチでは、製造の中間段階においてゲート電極に隣接して実質的アモルファス領域が形成される。次にこの領域はトランジスタ領域上方に形成される応力層の存在の下で再結晶化されうる。格子の再結晶化のためのアニールプロセスにおいて、結晶は、オーバー層により生成される応力の下で成長し、これにより歪みのある結晶が生成される。再結晶化後に、犠牲応力層が除去される。しかしながら、その際にもある程度の歪みは再成長した格子部位中に「保持」されうる。この効果は応力メモライゼーションとして一般に周知である。正確なメカニズムはまだ完全に理解されないものの、ある程度の歪みが上に重なるポリシリコンゲート電極中に生成される。この歪みは、応力誘発層を除去後であっても存在しうる。ゲート構造は初期応力層の除去後、ある程度の歪みを維持することができるので、対応する歪みがさらに再成長結晶部位として転送される。これにより、初期歪みもある程度維持することができる。
【００１１】
この応力メモライゼーション技術（stress memorization technique:SMT）を応力を誘発する、応力のかけられたコンタクトエッチストップ層、歪みのある埋め込み半導体材料などの他の「固定の」歪みと有利に組み合わせて、歪み誘発メカニズムの全体の実効性を向上させるようにしてもよい。しかし、トランジスタ型が特定の、付加的犠牲応力層をパターニングするには、従来のストラテジーではさらなるリソグラフィプロセスが求められ、これにより、全体の生産コストがさらにかかってしまう。
【００１２】
本発明は、前述した少なくとも一部の問題点による影響を回避するか少なくとも低減することができる様々な方法およびシステムに関する。
【課題を解決するための手段】
【００１３】
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
【００１４】
概して、本発明は、応力メモライゼーションアプローチを用いて歪みのあるチャネル領域を有するトランジスタ素子を形成する技術に関し、その際に、リソグラフィステップ数は低減し、これにより、非常に高度な集積回路の全体の生産コストも抑えることができる。応力メモライゼーション技術におけるリソグラフィステップ数は、高度な固有応力を含むように注入マスクを形成することにより減らすことができる。この応力は、注入マスクがある場合にアニールプロセスにおいて、注入マスクに覆われるそれぞれのトランジスタ素子に実効的に転送されうる。したがって、いくつかの製造段階において、従来技術ではレジストマスクとして供給されている注入マスクが必要とされることから、所望の応力特徴を有するハードマスク注入層をパターニングするために、それぞれのリソグラフィステップが実効的に用いられる。よって、応力メモライゼーション技術は、他の歪み生成メカニズムと実効的に組み合わせることができる一方で、付加的なリソグラフィステップは必要とされない。
【００１５】
本文に開示された１つの例示的実施形態によると、方法において、特定の第１の固有応力を含む第１の注入マスクにより、第１ゲート電極に隣接する半導体層において第１導電型のドーパント種を受け入れる第１領域が覆われる。さらに該方法において、第２の導電型のドーパント種が第２ゲート電極に隣接する第２領域中に注入される。その際に、第１注入マスクは第２領域を覆っていない。最終的に、応力のかけられた第１注入マスク部位がある場合に、第１および第２領域がアニールされる。
【００１６】
本文に開示された他の例示的実施形態によると、方法において、第１ドーパント種が第１トランジスタに導入される一方で、第２トランジスタが第１の固有応力を含む第１注入マスクにより覆われる。さらに、該方法において、第１注入マスクの少なくとも応力のかけられた部分がある場合に、第１トランジスタと第２トランジスタとがアニーリングされる。
【００１７】
本文に開示されたさらに別の例示的実施形態によると、第１トランジスタを露出し、第２トランジスタを覆うように、第１注入マスクが形成される方法が提供される。その際に、第１注入マスクは第１のタイプの固有応力を含む。さらに、第１ドーパント種は第１注入マスクに基づいて、第１トランジスタ中に導入される。次に、第２トランジスタは、第１注入マスクの少なくとも応力のかけられた部分がある場合にアニーリングされる。さらに、第２注入マスクは第１トランジスタを覆い、第２トランジスタを露出するように形成される。その際に、第２注入マスクは第２のタイプの固有応力を含む。さらに、第２注入マスクに基づいて第２ドーパント種が第２トランジスタ中に導入され、第２注入マスクの少なくとも応力のかけられた部分がある場合に第１トランジスタがアニーリングされる。
【図面の簡単な説明】
【００１８】
【図１ａ】本文に開示された例示的実施形態に従う、応力注入マスクに基づいての概略的断面図。
【図１ｂ】本文に開示された例示的実施形態に従う、応力注入マスクに基づいての概略的断面図。
【図１ｃ】本文に開示された例示的実施形態に従う、応力注入マスクに基づいての概略的断面図。
【図１ｄ】本文に開示された例示的実施形態に従う、応力注入マスクに基づいての概略的断面図。
【図１ｅ】本文に開示された例示的実施形態に従う、応力注入マスクに基づいての概略的断面図。
【図２ａ】拡張領域とドレインおよびソース領域を画定するための各種の製造段階における半導体デバイスの概略的断面図であり、拡張領域に対する注入シーケンスは本文に開示されているさらなる例示的実施形態に従って、応力注入マスクに基づいて実行されることを示す断面図。
【図２ｂ】拡張領域とドレインおよびソース領域を画定するための各種の製造段階における半導体デバイスの概略的断面図であり、拡張領域に対する注入シーケンスは本文に開示されているさらなる例示的実施形態に従って、応力注入マスクに基づいて実行されることを示す断面図。
【図２ｃ】拡張領域とドレインおよびソース領域を画定するための各種の製造段階における半導体デバイスの概略的断面図であり、拡張領域に対する注入シーケンスは本文に開示されているさらなる例示的実施形態に従って、応力注入マスクに基づいて実行されることを示す断面図。
【図２ｄ】拡張領域とドレインおよびソース領域を画定するための各種の製造段階における半導体デバイスの概略的断面図であり、拡張領域に対する注入シーケンスは本文に開示されているさらなる例示的実施形態に従って、応力注入マスクに基づいて実行されることを示す断面図。
【図２ｅ】拡張領域とドレインおよびソース領域を画定するための各種の製造段階における半導体デバイスの概略的断面図であり、拡張領域に対する注入シーケンスは本文に開示されているさらなる例示的実施形態に従って、応力注入マスクに基づいて実行されることを示す断面図。
【図３ａ】応力注入マスクに基づいてドレインおよびソース領域を画定する際の各種の製造段階における半導体デバイスの概略的断面図であり、それぞれの注入マスクとサイドウォールスペーサとが本文に開示しているさらに他の例示的実施形態に従う共通のプロセスにおいて形成されるものである断面図。
【図３ｂ】応力注入マスクに基づいてドレインおよびソース領域を画定する際の各種の製造段階における半導体デバイスの概略的断面図であり、それぞれの注入マスクとサイドウォールスペーサとが本文に開示しているさらに他の例示的実施形態に従う共通のプロセスにおいて形成されるものである断面図。
【図３ｃ】応力注入マスクに基づいてドレインおよびソース領域を画定する際の各種の製造段階における半導体デバイスの概略的断面図であり、それぞれの注入マスクとサイドウォールスペーサとが本文に開示しているさらに他の例示的実施形態に従う共通のプロセスにおいて形成されるものである断面図。
【図３ｄ】応力注入マスクに基づいてドレインおよびソース領域を画定する際の各種の製造段階における半導体デバイスの概略的断面図であり、それぞれの注入マスクとサイドウォールスペーサとが本文に開示しているさらに他の例示的実施形態に従う共通のプロセスにおいて形成されるものである断面図。
【図３ｅ】応力注入マスクに基づいてドレインおよびソース領域を画定する際の各種の製造段階における半導体デバイスの概略的断面図であり、それぞれの注入マスクとサイドウォールスペーサとが本文に開示しているさらに他の例示的実施形態に従う共通のプロセスにおいて形成されるものである断面図。
【図３ｆ】応力注入マスクに基づいてドレインおよびソース領域を画定する際の各種の製造段階における半導体デバイスの概略的断面図であり、それぞれの注入マスクとサイドウォールスペーサとが本文に開示しているさらに他の例示的実施形態に従う共通のプロセスにおいて形成されるものである断面図。
【発明を実施するための形態】
【００１９】
本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示されたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。
【００２０】
本発明は、添付の図面とあわせて、以下の説明を読むことによって理解することができる。図面を通して、同じ参照符号は同様の要素を表す。
【００２１】
本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。 
当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
【００２２】
以下、本発明を添付の図面を参照しながら説明する。各図面には、単に説明を目的として、さらに、当業者には周知の詳細な説明で本発明を曖昧なものにしないように、様々な構造、システムならびに装置が概略的に描かれている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
【００２３】
概して、本文に開示されている主題において、歪みのあるチャネル領域を有する高度なトランジスタ素子を形成するための製造プロセスにおいて、応力メモライゼーション技術（ＳＭＴ）を実効的に用いる技術が提供される。周知のように、各種の製造段階において、それぞれの領域の導電性を適切に調整するように、ドーパント種をそれぞれの半導体領域に注入する必要がある。例えば、電界効果トランジスタのドレインおよびソース領域は一般的に注入プロセスに基づいて形成され、その際に、トランジスタの導電型が異なれば、異なるドーパント種が必要とされる。このドーパント種は注入マスクを供給することで選択的に導入される。本文に開示される主題によれば、１つまたはそれ以上のそれぞれの注入プロセスにおいて、対応する注入マスクが少なくとも一部が高応力材料の形態で提供され、その後、後続のアニールプロセスにおいて応力誘発ソースとして用いられる。このアニールプロセスでは、損傷を受けた、あるいは故意にアモルファス化したそれぞれの半導体領域部分を再成長させて、上に重なる応力注入マスクにより生成されるそれぞれの歪みを得るようにする。この結果、さらに費用のかかるフォトリソグラフィステップを必要とせずに実効的な歪み生成メカニズムを提供することができ、これにより、従来のアプローチと比べるとプロセスの複雑度にはほとんど影響を及ぼさずにトランジスタの性能を向上させることができる。
【００２４】
高度な用途では、一般的に、コンタクトエッチストップ層、応力スペーサ素子、歪み半導体材料などの応力固定誘電層などの複数の様々な歪み誘発メカニズムがチャネル領域とその下方のドレインおよびソース領域および／またはそれぞれの半導体合金に供給される。これはさらに複雑なプロセスステップを必要とするものであり、よって、全体の生産コストを実質的にあげることになる。応力メモライゼーション技術では中間または犠牲材料層に基づいてトランジスタ素子に歪みを生成し維持する実効的な方法が提供されることから、本文に開示される主題により、実質的にさらに生産コストを追加せずに前述の応力誘発メカニズムを著しく強化することができる。
【００２５】
本文に開示したある例示的実施形態によれば、それぞれの応力注入マスクを形成するプロセスステップは、スペーサ素子の除去、スペーサ素子の形成といった他のプロセスステップと実効的に組み合わせることができる。このようにすることで、応力メモライゼーション技術を用いずに、あるいは、付加的なリソグラフィステップに基づいて、応力メモライゼーション技術を実行せずに、従来のストラテジーと比べると付加的なプロセスの複雑度をさらに軽減することができる。さらに、レーザ照射あるいは閃光照射に基づいてアニール時間を非常に短縮することができる高度なアニール技術との組合せにおいて、製造プロセスにおいて実質的な格子損傷が何度か故意に生成され、損傷のある半導体材料を歪みをかけて繰り返し再成長させるようにしてもよく、その際に、アニール時間が非常に短いことから、ドーパントの著しい拡散を実質的に抑えることができる。
【００２６】
この結果、本発明の原理は、さらなるリソグラフィステップを必要とすることなく、様々に応力のかけられた注入マスクを必要とする様々なトランジスタ型に適用することができる。したがって、ｐチャネルトランジスタおよびｎチャネルトランジスタなどの異なるトランジスタ型に対して実効的に歪みをかける技術を実現することができる。さらに、繰り返し行うアニールシーケンスにより、先行してドープした半導体領域におけるドーパント活性化度でさえもさらに高めることができる。他の場合では、覆われた半導体領域中のエネルギー蒸着を著しく軽減するように、応力注入マスクの光学特徴を適切に選択することにより、繰り返される望ましくないドーパントの活性化やアニーリングを軽減するか、なくすことができる。したがって、本出願における実施形態において、犠牲層に基づく歪み誘発メカニズムはそれぞれのチャネル領域中に歪みを生成する単一のソースとして記載されているが、本発明の原理を他の応力誘発メカニズムおよび歪み誘発メカニズムと有利に組み合わせることができる。
【００２７】
図１ａに、基板１０１を含む半導体デバイス１００を概略的に示す。該基板１０１の上には、５０原子百分率あるいはそれ以上の実質量のシリコンを含む半導体材料として理解されうるシリコンベースの半導体層などの半導体層１０３がすでに形成されていてもよいし、ゲルマニウム、炭素、あるいは任意の他の半導体合金、ドーパントなどの他の原子種がさらに存在していてもよい。ある例示的実施形態では、半導体層１０３は、「バルク」構造を提供するように基板１０１の上部であってもよく、一方で他の実施形態では、シリコンオンインシュレータ（ＳＯＩ）構造を提供することができるように、半導体層１０３が形成されてもよい埋め込み絶縁層（図示せず）であってもよい。
【００２８】
半導体層１０３とその上方には、第１トランジスタ素子１５０Ａと第２トランジスタ素子１５０Ｂとが設けられている。これらは、トレンチアイソレーションや任意の他の適切な絶縁構造などといった絶縁構造１０２によって分離されていてもよい。ある例示的実施形態では、トランジスタ１５０Ａ、１５０Ｂは、ｐチャネルトランジスタおよびｎチャネルトランジスタなどの、導電性の異なるトランジスタであってもよく、一方で他の場合では、トランジスタ１５０Ａ、１５０Ｂは、論理ブロック、メモリ領域などの異なる機能ブロックに属するトランジスタ素子であってもよい。その際に、トランジスタ１５０Ａ、１５０Ｂの導電型は同じであっても異なっていてもよい。この場合、トランジスタ１５０Ａ、１５０Ｂは回路レイアウトに応じて異なるチップ領域に設けられうる。トランジスタ１５０Ａ、１５０Ｂはそれぞれのゲート電極１０５Ａ、１０５Ｂを含み、それぞれのスペーサ構造１０７Ａ、１０７Ｂがそれらのサイドウォールに形成されうる。さらに、それぞれのゲート電極１０５Ａ、１０５Ｂはゲート絶縁層１０６Ａ、１０６Ｂによりそれぞれのチャネル領域１１１Ａ、１１１Ｂから分離される。
【００２９】
さらに、それぞれの拡張領域１１２Ａ、１１２Ｂはそれぞれのチャネル領域１１１Ａ、１１１Ｂに隣接して画定されうる。この製造段階では、第１トランジスタ１５０Ａに深いドレインおよびソース領域１１３Ａがすでに形成されていてもよい。１つの例示的実施形態では、それぞれのドレインおよびソース領域１１３Ａは、拡張領域１１２Ａと同様に、先行する注入プロセスにより、未だに非常に損傷のある状態かアモルファス状態でありうる。同様に、この製造段階では、拡張領域１１２Ｂは、第２トランジスタ１５０Ｂの半導体層１０３の下方部と同様に、先行するプロセス履歴に応じて非常に損傷のある状態かアモルファス状態でありうる。さらに他の例示的実施形態では、以下に詳細を説明しているように、トランジスタ１５０Ａ、１５０Ｂの一方または双方の半導体層１０３は、実質的に結晶状態であってもよい。
【００３０】
さらに、この第１および第２トランジスタ１５０Ａ、１５０Ｂの上方にはライナ材料１０４が形成されてもよく、その際に、ライナ１０４は上方に形成されるマスク層１０９をパターニングするためのエッチストップ層としての役割を果たしうる。このマスク層１０９は、二酸化シリコン、窒化シリコンなどの任意の適切な材料から構成されてもよく、該層は、１．８ＧＰａ（ギガパスカル）までの、あるいはそれよりも大きな大きさの引張応力や圧縮応力などの高固有応力を含むように形成されうる。例えば、第１トランジスタ１５０Ａが、そのチャネル領域１１１Ａが引張歪みを受け入れるｎチャネルトランジスタであれば、マスク層１０９は高固有引張応力を伴って供給される。
【００３１】
これはチャネル領域１１１Ａ中に実効的に転送され、さらに、次の製造段階においてマスク層１０９が除去された後であっても、少なくとも一部を維持することができる。同様に、トランジスタ１５０Ａがｐチャネルトランジスタであれば、マスク層１０９は高圧縮応力を伴って供給され、その後、それぞれのアニールプロセスにおいてチャネル領域１１１Ａに転送されうる。これについては後述する。１つの例示的実施形態では、マスク層１０９は対応のレジストマスク１１０を形成するために用いられるレジスト材料に対する接着性が増加した表面層１０８を備えうる。このレジストマスク１１０は第１トランジスタ１５０Ａを覆う一方で第２トランジスタ１５０Ｂ、つまり、マスク層１０９の対応する部分と、第２トランジスタ１５０Ｂの上方に形成される接着表面層１０８とを露出する。例えば、表面層１０８は、マスク層１０９が高応力の窒化シリコンの形態で供給されるときは二酸化シリコンを含みうる。他の場合では、表面層１０８は酸素プラズマ処理されたマスク層１０９の表面部分であってもよい。
【００３２】
図１ａに示す半導体デバイス１００を形成する一般的なプロセスフローは以下のプロセスを含みうる。半導体層１０３が形成された基板１０１を提供後、適切な製造シーケンスを行い、第１トランジスタ１５０Ａおよび第２トランジスタ１５０Ｂに対するそれぞれのトランジスタ領域を画定するようにする。例えば、絶縁構造１０２などのそれぞれの絶縁構造が十分に確立された技術に基づいて形成されてもよい。このために、フォトリソグラフィ、エッチ、蒸着および平坦化技術を用いることができる。その後、任意の注入プロセスを実行し、例えばチャネルドーピングなどに対して、第１および第２トランジスタ１５０Ａ、１５０Ｂに所要のドーパントプロファイルを確立するようにしてもよい。その後、それぞれのゲート電極１０５Ａ、１０５Ｂとゲート絶縁層１０６Ａ、１０６Ｂとが十分に確立されたプロセスストラテジーに基づいて形成されうる（簡素化のために第１トランジスタ１５０Ａや第２トランジスタ１５０Ｂとの対応を示すそれぞれの文字は適宜省略されうる）。ある例示的実施形態では、ゲート電極１０５Ａ、１０５Ｂはポリシリコンから形成され、一方でゲート絶縁層１０６Ａ、１０６Ｂは二酸化シリコン、窒化シリコン、酸窒化シリコンあるいは任意の他の適切な絶縁材料を含みうる。
【００３３】
その後、それぞれのゲート電極１０５Ａ、１０５Ｂに隣接する半導体領域を実質的にアモルファス化する、前アモルファス化注入などの適切な注入プロセスを実行し、その後、所要に応じてそれぞれのハロ注入を実行し、さらに、拡張領域１１２Ａ、１１２Ｂに対する注入シーケンスを実行してもよい。このために、適切なオフセットスペーサ（図示せず）をそれぞれのゲート電極１０５Ａ、１０５Ｂのサイドウォールに形成してもよい。トランジスタ１５０Ａ、１５０Ｂがそれぞれ、ｎチャネルトランジスタおよびｐチャネルトランジスタなど、導電型の異なるトランジスタである場合に、拡張領域１１２Ａは第１導電型のドーパントを含み、拡張領域１１２Ｂは第２の異なる導電型のドーパントを含みうることは分かるであろう。この場合、それぞれの拡張領域１１２Ｂ、１１２Ａを個別に形成するようにそれぞれの注入マスクを供給してもよい。
【００３４】
その後、サイドウォールスペーサ１０７Ａ、１０７Ｂは、十分に確立された技術に基づいて形成されうる。これには、例えばライナ材料の蒸着が含まれうる。その後、窒化シリコン、二酸化シリコンなどの適切なスペーサ材料が蒸着される。次に、対応するスペーサ材料が異方性エッチされ、スペーサ１０７Ａ、１０７Ｂが設けられる。
【００３５】
その後、深いドレインおよびソース領域１１３Ａが適切に設計された注入プロセスにより形成され、その際に、第２トランジスタ１５０Ｂはそれぞれのレジストマスク（図示せず）によりマスキングされうる。次に、ライナ１０４はプラズマエンハンスト化学蒸着（ＰＥＣＶＤ）などの十分に確立された技術に基づいて形成されうる。その後、マスク層１０９は、例えばＰＥＣＶＤによって形成され、その際に、所望の高固有応力を得ることができるようにそれぞれのプロセスパラメータが選択されうる。周知のように、窒化シリコンは高固有圧力や引張応力を伴って形成されうる。その際に、応力の種類と大きさとは蒸着プロセスなどにおける蒸着温度、圧力、イオンボンバード処理などのプロセスパラメータに応じて容易に調整されうる。他の場合では、二酸化シリコンはそれぞれの固有応力を伴って、例えばＰＥＣＶＤに基づいて形成されうる。その際にそれぞれのプロセスパラメータもまた固有応力の所望のタイプおよび大きさを得るように制御されうる。
【００３６】
その後、表面層１０８は先行して蒸着したマスク層１０９のプラズマ処理によって、あるいは、マスク層１０９の上方に蒸着されるレジスト材料に対する接着性を増加させる別々の表面層を供給することによって形成されうる。例えば、マスク層１０９が窒化シリコン材料として供給されていれば、表面層１０８は、複数の周知のレジスト材料に対する接着性が向上した窒化シリコン層の形態で供給されてもよい。他の場合では、マスク層１０９自体がレジスト材料に対して十分な接着性を有していれば、それぞれの表面層１０８を省いてもよい。さらに他の例示的実施形態では、マスク層１０９の表面トポロジーが顕著であり、これが後続のフォトリソグラフィプロセスに悪影響を及ぼすおそれがある場合に、レジスト材料を蒸着する前にデバイス１００の表面トポロジーを実質的に平坦化するように平坦化層（図示せず）を設けてもよい。
【００３７】
その後、任意の適切なレジスト材料を蒸着し、十分に確立されたフォトリソグラフィプロセスにより露出させて、任意の露出後処理の後に図１ａに示すようなレジストマスク１１０を設けるようにしてもよい。レジストマスク１１０に基づいて、デバイス１００は、マスク層１０９と、表面層１０８が設けられていればこの表面層１０８と、の露出部分を除去するように設計されたエッチ雰囲気１１４にさらすことができ、このようにすることで、後続の注入プロセスにおいて第２トランジスタ１５０Ｂを露出するようにする。後続の注入プロセスにおいては、少なくとも残りのマスク層１０９が注入マスクとしての役割を果たすことができる。
【００３８】
図１ｂに、層１０９と１０８との露出部分をエッチプロセス１１４によって除去後の半導体デバイス１００を概略的に示す。ある例示的実施形態では、エッチプロセス１１４においてライナ１０４も第２トランジスタ１５０Ｂから除去されうる。一方で他の例示的実施形態では、ライナ１０４は、後続の注入プロセス１１５におけるそれぞれの付加的なマスキング効果が、注入プロセス１１５により生成されるそれぞれの深いドレインおよびソース領域１１３Ｂに得られる側方向のドーパントプロファイルに悪影響を及ぼすおそれがないときに、維持されうる。図１ｂに示す例示的実施形態では、注入プロセス１１５はレジストマスク１１０とパターニングされたマスク層１０９とに基づいて行われ、これにより、高固有応力を有する実効的な注入マスク、つまりパターニングされたマスク層１０９が共通に供給される。
【００３９】
プロセス１１５のイオンボンバード処理においてレジストマスク１１０を維持することにより、このレジストマスクを維持しない場合に、マスク層１０９がこのプロセス１１５に対する唯一の注入マスクとして機能するときに発生してしまう、いずれの緩和効果をも実質的に軽減させることができる。他の例示的実施形態では、レジストマスク１１０は、マスク層１０９の厚みがプロセス１１５のイオンボンバード処理を実効的に停止させ、さらに、所望の高固有応力を有する十分に厚みのある残留層を維持するのに十分厚い場合に、注入プロセス１１５の前に除去されうる。
【００４０】
図１ｃにレジストマスク１１０を除去後の半導体デバイス１００を概略的に示す。さらに、デバイス１００はアニールプロセス１１６を受ける。このアニールプロセスは、それぞれのドレイン領域１１３Ａとソース領域１１３Ｂにおいて、場合によってはそれぞれの拡張領域１１２Ａ、１１２Ｂにおけるドーパントの活性化との組合せにおいてドーパント種を実効的に活性化させることができるように設計されたものであってよい。前述のように、ドレインおよびソース領域を形成するための先行の注入プロセスにより、および、場合によっては先行して行われたアモルファス化注入により、高度な格子損傷がすでに生成されていてもよい。その結果、アニールプロセス１１６において、対応する損傷のある格子部分が再成長し、その際に、高応力マスク層１０９が第１トランジスタ１５０Ａの上方にあることから、それぞれの再結晶化プロセスによりドレインおよびソース領域１１３Ａの歪み格子部分が生成され、これによりさらに、隣接するチャネル領域１１１Ａにそれぞれの歪みが生成される。
【００４１】
完全に解明されているわけではないが、それぞれの歪みはゲート電極１５０Ａにも生成され、この歪みは特定の多結晶構造により、マスク層１０９の除去後であってもある程度の量を維持することができるものと想定される。ある例示的実施形態では、アニールプロセス１１６は、露出時間を非常に短縮することのできる、レーザベースやフラッシュベースのアニールプロセスを含み、これにより、実効的な再結晶化プロセスと活性化状態とを得ることができる。一方で、それぞれの拡張領域１１２Ａ、１１２Ｂおよびドレイン領域１１３Ａとソース領域１１３Ｂ内においてドーパント種が必要以上に拡散するのを減らすか抑制することができる。他の例示的実施形態では、アニールプロセス１１６は「低温の」アニールシーケンスを含んでもよい。これは、約６００〜８００度の範囲の温度で実行されるものであり、これにより、必要以上のドーパント拡散をさらに抑制することができる一方で、損傷のある格子部分を実効的に再結晶化することができる。さらに、ドーパント活性化の程度を増加させるように、さらなるレーザベースもしくはフラッシュベースのアニールステップを実行してもよい。
【００４２】
図１ｄに、マスク層１０９を第１トランジスタ１５０Ａから除去後の半導体デバイス１００を概略的に示す。例えば、適切に設計された選択的エッチプロセスを実行してもよく、その際に、ライナ１０４が所望の高エッチ選択性を与える。例えば、マスク層１０９を除去するために十分に確立されたレシピに基づくウェット化学エッチプロセスを実行してもよい。続いて、ライナ１０４が例えば適切なエッチ化学に基づいて除去されうる。したがって、マスク層１０９の除去後であっても、相当量の歪みがドレインおよびソース領域１１３Ａと拡張領域１１２Ａとに残るので、チャネル領域１１１Ａ中にもそれぞれの歪みが供給される。その後、十分に確立された製造ストラテジーに基づいてさらなる処理を継続してもよく、このさらなる処理においてそれぞれのソースおよびドレイン領域１１３Ａ、１１３Ｂとゲート電極１０５Ａ、１０５Ｂとに金属シリサイド領域が形成されてもよい。その後、第１トランジスタ１５０Ａおよび第２トランジスタ１５０Ｂの上方にさらなる応力層を形成してさらなる歪み誘発ソースを供給するようにしてもよい。例えば、マスク層１０９と実質的に同一の固有応力を有する応力層を第１トランジスタ１５０Ａの上方に形成してもよく、これにより、チャネル領域１１１Ａにおけるそれぞれの歪みがさらに増加される。同様に、第２トランジスタ１５０Ｂの上方には、所望の種類と大きさの固有応力を有するそれぞれの応力層を形成して、第２トランジスタ１５０Ｂのパフォーマンスを向上させるようにしてもよい。
【００４３】
マスク層１０９に基づいて得た「メモライズした(memorized)」歪みとの組合せにおいて、他の歪み誘発メカニズムも供給されうるのは明らかであろう。例えば、トランジスタ１５０Ａ、１５０Ｂの一方または両方に、例えば初期の製造段階において歪みのある半導体材料を供給し、それぞれの歪みをさらに強化するようにしてもよい。例えば、第２トランジスタ１５０Ｂは、例えばゲート電極１０５Ｂに隣接してリセスを形成し、さらに、このリセスを、チャネル領域１１１Ｂに著しい圧縮歪みを与えうる歪みのあるシリコン／ゲルマニウム材料で埋め込むことによって、対応する歪み半導体材料をドレインおよびソース領域１１３Ｂに受け入れているものと想定されうる。その後、上述の応力メモライゼーション技術に基づいてチャネル領域１１１Ａにそれぞれの引張歪みを生成するように、図１ａ〜１ｄに関して説明したような処理を継続してもよい。さらに、この場合、コンタクトエッチストップ層などのそれぞれの応力オーバーレイ層が第１トランジスタ１５０Ａおよび第２トランジスタ１５０Ｂの上方に別々に形成されうる。
【００４４】
図１ｅに別の例示的実施形態に従う半導体デバイス１００を概略的に示しており、マスク層１０９のパターニングにおいて、ライナ１０４（図１ｂ）の露出部分もまた除去されうる。この場合、マスク層とスペーサとが実質的に同一の材料から構成される場合には、マスク層１０９を除去する間に、共通のエッチプロセスで少なくともスペーサ１０７Ｂを除去してもよい。他の場合では、第２トランジスタ１５０Ｂの上方に形成されるライナ１０４を、表面層１０８と共に除去してもよく、続いて、スペーサ１０７Ｂとマスク層１０９とが共通のエッチプロセスで除去されうる。スペーサ１０７Ａ、１０７Ｂが、マスク１０９と実質的に同種の応力を含む応力スペーサ材料からすでに形成されている場合は、スペーサ１０７Ｂを除去することは有利となり得る。
【００４５】
従って、少なくともスペーサ１０７Ｂを除去することにより、これから形成されるコンタクトエッチストップ層などの、上に重なる応力層の応力誘発メカニズムの実効性がすでに増加したものとなっている。その理由は、それぞれの応力材料がゲート電極とそれぞれのチャネル領域１１１Ｂにより近接して位置決めされうるからである。他の場合では、両スペーサ素子１０７Ａ、１０７Ｂは、スペーサ１０７Ａ、１０７Ｂを形成するために用いられるライナ材料に対する選択性が適度に高いエッチ化学を用いて除去され、一方で、マスク層１０９とライナ１０４との材料は実効的に除去される。このようにして、プロセスの複雑度に影響を及ぼすことなく、後段で形成される応力オーバーレイ層の応力誘発メカニズムを著しく向上させることができる。
【００４６】
他の実施形態では、上述のプロセスフローをさらにトランジスタ１５０Ａのドレインおよびソース領域１１３Ａを形成するために用いて、第１トランジスタ１５０Ａの上方に応力部分を有するそれぞれの注入マスクを提供するようにしてもよい。それぞれのアニールプロセスにおいて、領域１１３Ａが活性化される一方で、未だ領域１１３Ｂを含まない第２トランジスタ１５０Ｂのドレインおよびソース領域を、対応する歪みを伴って再成長させてもよい。この場合、それぞれの応力注入マスクを第２トランジスタから除去する前か後にさらなるアモルファス化注入を行い、上述の応力メモライゼーション技術を第１トランジスタ１５０Ａにおいて実行する前に、少なくとも第１トランジスタにおいて所望の程度、格子を損傷させるようにしてもよい。応力注入マスクやその応力のかけられた部分を除去する間に、第１トランジスタ１５０Ａのスペーサ１０７Ａを同様に除去してもよい。
【００４７】
図２ａ〜２ｅに関して、さらなる例示的実施形態を以下に記載する。ここでは、図１ａ〜１ｅに関して既述したシーケンスよりも早い製造段階においてそれぞれの応力注入マスクが供給されうる。
【００４８】
図２ａにおいて、半導体層２０３が上方に形成された基板２０１を含む半導体デバイス２００を示す。さらに、図示している実施形態では、基板２０１と半導体層２０３との間に埋め込み絶縁層２２０を設けてもよい。したがって、層２２０と２０３との組合せにおいて、基板２０１によりＳＯＩ構造が確立される。他の例示的実施形態においてバルク構造が考慮されるときは、埋め込み絶縁層２２０は省略されてもよいことが分かるであろう。さらに、半導体層２０３とその上方には第１トランジスタ２５０Ａと第２トランジスタ２５０Ｂとが形成されてもよく、その際に、対応の絶縁構造２０２がトランジスタ２５０Ａ、２５０Ｂを分離しうる。さらに、この製造段階では、それぞれのゲート電極２０５Ａ、２０５Ｂが設けられ、ゲート絶縁層２０６Ａ、２０６Ｂによってそれぞれのチャネル領域２１１Ａ、２１１Ｂから分離される。
【００４９】
これまでに記載したコンポーネントに対しては、半導体デバイス１００に関してすでに説明したものと同様の基準が適用される。したがって、これらのコンポーネントのさらなる記載はここでは省く。さらに、第２トランジスタ２５０Ｂを露出し、第１トランジスタ２５０Ａを覆うように、例えばレジストマスクなどの注入マスク２２３が設けてもよい。さらに、それぞれのゲート電極２０５Ｂ、２０５Ａの少なくともサイドウォールを覆うようにオフセットスペーサ２２１が形成させてもよい。
【００５０】
図２ａに示す半導体デバイス２００は、デバイス１００の対応するコンポーネントに関して前述したプロセスと同様のプロセスに基づいて形成させてもよい。オフセットスペーサ２２１は、プロセス要件に応じて所望の厚みを与えるように、任意の適切な技術に基づいて形成してもよい。例えば、オフセットスペーサ層２２１は、化学気相蒸着（ＣＶＤ）などの適切な技術により蒸着されてもよいし、酸化などによって形成してもよい。注入マスク２２３は、第２トランジスタ２５０Ｂを注入プロセス２２４にさらし、露出したトランジスタ２５０Ｂにおいてそれぞれの拡張領域２１２Ｂを形成するために、十分に確立されたフォトリソグラフィ技術に基づいて形成されうる。ある例示的実施形態では、１つまたは両方のトランジスタ２５０Ａ、２５０Ｂはプロセス２２４の前にすでに対応するアモルファス化注入がなされていることが理解されるであろう。したがって、少なくとも第２トランジスタ２５０Ｂにおいて、半導体層２０３の大部分は実質的な格子損傷を有するか、実質的にアモルファス化されていてもよい。
【００５１】
図２ｂに、さらに次の製造段階での半導体２００を概略的に示す。第１トランジスタ２５０Ａおよび第２トランジスタ２５０Ｂの上方には、第２トランジスタ２５０Ｂのパフォーマンスを向上するのに適した高応力を有するマスク層２１９が形成されてもよい。さらに、必要であれば、第２トランジスタ２５０Ｂの上方に形成されるレジストマスク２２５のレジスト材料に対する接着性を高めるように任意の表面層２１８を層２１９上に形成する一方で、第１トランジスタ２５０Ａ、つまりその上方に形成されるマスク層２１９のそれぞれの部分を露出させてもよい。
【００５２】
層２１９、２１８およびレジストマスク２２５を形成するための製造プロセスに関して、図１ａに示したデバイス１００のコンポーネント１０９、１０８、および１１０に関してすでに記載したものと同様の基準を適用する。例えば、第２トランジスタ２５０Ｂがｐチャネルトランジスタの場合、マスク層２１９はチャネル領域２１１Ｂにそれぞれの歪みを得るように、高圧縮応力を伴って供給されてもよい。その後、レジストマスク２２５をエッチマスクとして用いて、層２１９と２１８とが任意の適切な技術に基づいて第１トランジスタ２５０Ａから除去されてもよい。すでに説明したように、高度にスケーリングされたトランジスタデバイスのために、非常に高度なリソグラフィ技術が求められれれば、レジストマスク２２５は、必要であれば  ＡＲコーティングとしての役割も果たすことができる、ポリマー材料などの付加的な犠牲材料に基づいて得ることができる実質的に平坦化された表面トポグラフィに基づいて形成することもできる。
【００５３】
図２ｃに、マスク層２１９と表面層２１８があれば該層との露出部分を除去し、第１トランジスタ２５０Ａにおいてそれぞれの拡張領域２１２Ａを画定するためのさらなる注入プロセス２２７における半導体デバイス２００を概略的に示しており、ここでは、残りのマスク層２１９とレジストマスク２２５とがパターニングされたマスク層２１９をその高応力部分として有する注入マスクとしての役割を果たしうる。その後、レジストマスク２２５が除去されうる。
【００５４】
図２ｄに、応力マスク層２１９がある場合にトランジスタ２５０Ｂの損傷部分あるいはアモルファス化部分を再結晶化するためのアニールプロセス２２６におけるデバイス２００を概略的に示す。したがって、それぞれの結晶材料は特定の歪みを伴って再成長される。この歪みはすでに説明したようにチャネル領域２１１Ｂにも実効的に転送することができる。さらに、アニールプロセス２２６において、第１トランジスタ２５０Ａおよび第２トランジスタ２５０Ｂのそれぞれのドーパント種は実効的に活性化され、その際にある例示的実施形態では、それぞれのドーパント種の拡散を減らすために、レーザベースプロセスやフラッシュベースプロセスなどの最新の技術を用いてもよい。
【００５５】
その後、マスク層２１９が除去されるが、それにも関わらず、ゲート電極２０５Ｂには、すでに説明したように相当量の応力や歪みが保持される。その後、すでに説明したような応力オーバーレイ層などの他のメカニズムを除く付加的な応力誘発メカニズムがデバイス２００に必要とされえないときに、従来のストラテジーに従ってそれぞれの深いドレインおよびソース領域を形成することによって、さらなる製造プロセスを継続してもよい。他の例示的実施形態では、図１ａ〜１ｄに関してすでに説明しているように、製造プロセスを継続してもよい。つまり、第１トランジスタ２５０Ａに深いソースおよびドレイン領域を形成する間に、応力メモライゼーション技術を第１トランジスタ２５０Ａにも施すように応力注入マスクを用いてもよいが、図２ｅに示すようにその後の製造段階で行われる。
【００５６】
図２ｅに対応する実施形態に従うデバイス２００を概略的に示す。したがって、それぞれの応力マスク層２０９は、場合によっては適切に設計された表面層２０８と組み合わせて、第１トランジスタ２５０Ａの上方に形成され、場合によってはそれぞれのレジストマスク２１０と組み合わせて、第２トランジスタ２５０Ｂにそれぞれの深いドレインおよびソース領域２１３Ｂを形成するための注入プロセス２１５に対して注入マスクとして機能するようにしてもよい。従来のメーキング法に基づいて初期の製造段階において対応する深いソースおよびドレイン領域２１３Ａが第１トランジスタ２５０Ａにすでに形成済みであってもよい。イオンボンバード処理２１５により、ゲート電極２０８Ｂに保持された応力が軽減されるにもかかわらず、チャネル領域２１１Ｂにそれぞれの歪みを供給するように、相当量の残留歪みが維持されうることは分かるであろう。その後、レジストマスク２１０が除去され、デバイス２００がアニールされ、その結果、デバイス１００に関してもすでに説明したように、チャネル領域２１１Ａ中にそれぞれの歪みが生成される。
【００５７】
図３ａ〜３ｆに関して、さらなる例示的実施形態を以下にさらに詳しく記載する。ここでは、応力注入マスクのアプローチ法をサイドウォールスペーサの形成とうまく組み合わせて、それぞれのトランジスタ素子に側方向のドーパントプロファイルを形成するようにしてもよい。
【００５８】
図３ａに、半導体層３０３が上方に形成された基板３０１を含む半導体デバイス３００を概略的に示す。さらに、半導体層３０３とその上に第１トランジスタ３５０Ａと第２トランジスタ３５０Ｂとが形成される。この製造段階では、それぞれのトランジスタ３５０Ａ、３５０Ｂは、ゲート絶縁層３０６Ａ、３０６Ｂ上に形成されるそれぞれのゲート電極３０５Ａ、３０５Ｂを含み、各ゲート絶縁層は、それぞれのゲート電極３０５Ａ、３０５Ｂを対応のチャネル領域３１１Ａ、３１１Ｂから分離する。さらに、それぞれのチャネル領域３１１Ａ、３１１Ｂに隣接して拡張領域３１２Ａ、３１２Ｂが形成されうる。
【００５９】
これまでに説明したコンポーネントに関して、デバイス１００および２００に関してすでに説明したものと同じ基準を適用する。したがって、これらのコンポーネントと、それらを製造するどのようなプロセスの詳細な説明も省略されることになる。さらに、第１トランジスタ３５０Ａおよび第２トランジスタ３５０Ｂを囲むようにライナ３０４を形成してもよく、１つの例示的実施形態では、ライナ３０４の厚みは拡張領域３１２Ａ、３１２Ｂを画定するために必要とされるオフセットに実質的に対応しうる。他の例示的実施形態では、拡張領域３１２Ａ、３１２Ｂは分離したオフセットスペーサ（図示せず）に基づいて形成されてもよく、さらに、ライナ３０４はさらなる処理に必要とされる任意の適切な厚みを有しうる。１つの例示的実施形態では、第１トランジスタ３５０Ａと第２トランジスタ３５０Ｂの上方にマスク層３０９が形成されうる。
【００６０】
その際に、マスク層３０９はトランジスタ３５０Ａ、３５０Ｂの一方に特定の歪みを生成するために必要とされる高応力を含みうる。さらに、マスク層３０９は、トランジスタ３５０Ａ、３５０Ｂの一方にマスク層３０９から形成されるそれぞれのスペーサ素子に対して所望のスペーサ幅を得ることができるように、適切な厚みで供給されてもよい。このために、例えば第１トランジスタ３５０Ａを覆い、第２トランジスタ３５０Ｂを露出するように、例えばレジスト材料から構成されるエッチマスク３１０が供給されてもよい。マスク層３０９は、ＰＥＣＶＤなどの任意の適切な蒸着技術に基づいて形成され、その際に、付加的に、必要であれば、それぞれの表面層（図示せず）処理や他の表面処理を行い、エッチマスク３１０をパターニングするために用いられるレジスト材料に対して所望の接着性を与えるようにしてもよい。次に、異方性エッチプロセス３１４のエッチマスク３１０に基づいてマスク層３０９をパターニングしてもよく、その際に、ライナ３０４は実効的なエッチストップ層として機能しうる。
【００６１】
図３ｂにマスク層３０９の露出部分を除去後のデバイス３００を概略的に示しており、１つの例示的実施形態では、マスク層３０９から形成される対応のスペーサ素子３０７Ｂのいずれの応力も著しく緩和するように、付加的な注入プロセス３３０が実行してもよい。他の例示的実施形態では、注入プロセス３３０はそれぞれの深いドレインおよびソース領域３１３Ｂを生成するように設計され、その一方で付加的にスペーサ素子３０７Ｂにおいて著しい応力の緩和がなされてもよい。
【００６２】
図３ｃに、注入プロセス３３０後の半導体デバイス３００を概略的に示しておりこの場合、それぞれのドレインおよびソース領域３１３Ｂが形成され、スペーサ素子３０７Ｂが実質的に緩和されてもよい。さらに、エッチマスク３１０が除去されてもよい。
【００６３】
図３ｄに、ある例示的実施形態に従う半導体デバイス３００を概略的に示す。従って、デバイス３００はアニールプロセス３２６にさらされ、マスク層３０９からの歪みを第１トランジスタ３５９Ａ内の半導体層３０３の部分に実効的に転送するようにしてもよく、これにより、チャネル領域３１１Ａとゲート電極３０５Ａとにそれぞれの歪みがさらに生成される。同時に、第２トランジスタ３５０Ｂのそれぞれのドーパント種を実効的に活性化し、さらに、その中のいずれのアモルファス化部分を再成長させてもよい。その際に、実質的に緩和したスペーサ素子３０７Ｂは再成長プロセスにおいて、望ましくない応力を与えない。
【００６４】
他の例示的実施形態では、第１トランジスタ３５０Ａのそれぞれの歪み誘発メカニズムが望ましくないときはアニールプロセス３２６を省略してもよい。次に、マスク層３０９は共通のエッチプロセスでスペーサ素子３０７Ｂとともに除去されうる。例えば、二酸化シリコンに対して選択的に窒化シリコンを除去する選択的ウェット化学エッチレシピは当該技術分野では十分に確立されており、この場合に用いることができる。しかし、例えば、ライナ３０４として窒化シリコン材料を供給することによって、および、窒化シリコン材料に基づいてマスク層３０９を形成することによって、他のストラテジーを適用してもよいことができることが分かるであろう。
【００６５】
図３ｅに、さらに次の製造段階における半導体デバイス３００を概略的に示す。ここでは、第１トランジスタ３５０Ａおよび第２トランジスタ３５０Ｂの上方に第２マスク層３１９が形成される。この場合、マスク層３１９は第２トランジスタ３５０Ｂにそれぞれの歪みを得るのに必要な高固有応力を含みうる。さらに、第２トランジスタ３５０Ｂを覆い、第１トランジスタ３５０Ａを露出するように、例えばレジスト材料から構成されるエッチマスク３２５が形成されてもよい。マスク層３１９およびエッチマスク３２５に関しては、先のマスク層およびそれぞれのエッチマスクに対して既述したものと同様の基準を適用する。
【００６６】
しかし、マスク層３１９はその固有応力がマスク層３０９と異なるだけではなく、ある実施形態では、層厚および／または材料組成なども異なることがあり、これにより、第１トランジスタ３５０Ａに対してそれぞれのスペーサ素子を形成する際に高度なフレキシビリティが与えられることは分かるであろう。同様に、スペーサ素子３０７Ｂに対して適切となるように、マスク層３０９（図３ａ）がすでに形成されていてもよく、その際にある例示的実施形態では、所望の程度の応力も与えられてよい。例えば、第１トランジスタ３５０Ａおよび第２トランジスタ３５０Ｂのそれぞれのドレインおよびソース領域において、プロァイリングが異なること有利となる場合には、対応する固有応力に対する違いに加えて、あるいはこの対応する固有応力に代えて、マスク層３０９、３１９において対応する違いを与える用にしてもよい。                                        
これにより、エッチマスク３２５に基づいてマスク層３１９から適切なスペーサ素子が形成され、その後、第１トランジスタ３５０Ａにそれぞれの深いドレインおよびソース領域を形成するように、それぞれの注入プロセスを実行してもよい。
【００６７】
図３ｆに、それぞれのスペーサ素子３０７Ａとドレインおよびソース領域３１３Ａを有する半導体デバイス３００を概略的に示す。ここでは、スペーサ素子３０７Ａは、領域３１３Ａを形成するための先行する重イオンボンバード処理により、実質的に緩和していてもよい。他の場合では、キセノンなどの不活性種に基づいて、それぞれの緩和注入がすでに実行済みであってもよく、その際に、対応する再結晶化が前段階ですでに実行済みであれば、第１トランジスタ３５０Ａにおいて半導体層３０３がさらにアモルファス化されてもよい。
【００６８】
対応するイオンボンバード処理により、ゲート電極３０５Ａに保持される歪みをある程度減らすことができるが、チャネル領域３１１Ａには相当量の歪みが維持されることが分かるであろう。他方、マスク層３１９には高応力が未だに存在しており、その際に、ゲート電極３０５Ｂとチャネル領域３１１Ｂとに対して応力材料が非常に近接していることから、付加的に、非常に実効的に、応力を転送することができる。上述の例示的実施形態では、先行するアニールプロセス３２６（図３ｄ）は、第１トランジスタ３５０Ａにある程度の量の歪みを供給することができるように、すでに実行済みであってもよい。この場合、アニールプロセス３２６後に第２トランジスタ３５０Ｂにおいて、実質的に格子を損傷させるように、これに続いてアモルファス化プロセスを実行してもよい。この場合、ドレインおよびソース領域３１３Ａは未だに実質的にアモルファス化状態にあり、次に、適切なアニールプロセスに基づいてこれを実効的に再結晶化して、前述のように第１トランジスタ３５０Ａに所要の高歪みが誘発される。その後、マスク層３１９とスペーサ３０７とを共通のエッチプロセスで除去してもよく、これにより、応力コンタクトエッチストップ層などのさらなる応力オーバーレイ層が設けられる場合に著しい利点が与えられる。
【００６９】
したがって、図３ａ〜３ｆに関して記載した製造シーケンスにより、それぞれのスペーサ素子を個別に設計する際にフレキシビリティを高め、その際に、再結晶化プロセスにおいて歪みマスク層のオフセットが減らされることにより、非常に実効的な応力誘発メカニズムを得ることができる。上記のプロセスシーケンスは、上述したように、必ずしも両方のトランジスタに対して実行する必要はないことに留意されたい。例えば、一方のトランジスタのドレインおよびソース領域は、従来のスペーサ技術に従って得たサイドウォールスペーサに基づいて形成されてもよい。その後、従来のサイドウォールスペーサを共通のプロセスで除去し、マスク層３０９や３１９などのそれぞれのマスク層を形成し、パターニングして、トランジスタの一方に特別に設計したスペーサ素子を得るようにしてもよく、それでも前述のように実質的にアモルファス化したドレインおよびソース領域の歪みを非常に実効的に成長させることができる。よって、この場合も、高度な歪み誘発メカニズムとの組合せにおいてスペーサ幅を個別に調整する際に、非常に高度なフレキシビリティを実現することができる。したがって、上述の利点は、応力メモライゼーション技術が用いられない従来のストラテジーと比較すると、用いられるプロセスシーケンスに関係なく付加的なフォトリソグラフィプロセスを必要とせずに実現することができる。
【００７０】
その結果、本文に開示する主題により、さらなる歪み誘発ソースと有利に組み合わせることができる非常に実効的な応力メモライゼーション技術が提供され、この場合に、応力メモライゼーションシーケンスはどのような付加的なリソグラフィステップも必要とし得ない。したがって、著しいパフォーマンスゲインを達成することができるものの、生産コストは実質的に増加させることはない。このことは、拡張領域および／または深いドレインおよびソース領域の形成において、少なくとも一部が相当量の固有応力を含む注入マスクを用いることにより達成されうる。その際に、ある例示的実施形態では、それぞれのスペーサ素子を形成する際にフレキシビリティを増加させることができる。
【００７１】
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
【図１ａ】
2009545879.tif 000003
【図１ｂ】
2009545879.tif 000004
【図１ｃ】
2009545879.tif 000005
【図１ｄ】
2009545879.tif 000006
【図１ｅ】
2009545879.tif 000007
【図２ａ】
2009545879.tif 000008
【図２ｂ】
2009545879.tif 000009
【図２ｃ】
2009545879.tif 000010
【図２ｄ】
2009545879.tif 000011
【図２ｅ】
2009545879.tif 000012
【図３ａ】
2009545879.tif 000013
【図３ｂ】
2009545879.tif 000014
【図３ｃ】
2009545879.tif 000015
【図３ｄ】
2009545879.tif 000016
【図３ｅ】
2009545879.tif 000017
【図３ｆ】
2009545879.tif 000018
【手続補正書】
【提出日】平成20年7月14日(2008.7.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体層（１０３）内の、第１導電型のドーパント種を受け入れるとともに第１ゲート電極（１０５Ａ）に隣接する第１ドレイン及びソース領域を、特定の第１の固有応力を含む第１の注入マスク（１０９）により覆うステップと、
第２ゲート電極（１０５Ｂ）に隣接するとともにそのサイドウォールにはスペーサ素子が形成されており、前記第１注入マスク（１０９）には覆われていない第２ドレイン及びソース領域に、第２導電型のドーパント種を注入するステップと、
前記第１注入マスク（１０９）が配置された前記第１および第２ドレイン及びソース領域をアニーリングするステップと、
共通の除去プロセスにおいて前記第１注入マスク（１０９）と前記サイドウォールスペーサ素子（１０７Ｂ）とを除去するステップと、
を含む方法。
【請求項２】
前記注入マスク（１０９）を形成するために、レジストマスク（１１０）に基づいて応力材料層を形成し、前記応力材料層をパターニングするステップをさらに含む、請求項１記載の方法。
【請求項３】
前記レジストマスク（１１０）は、前記第２導電型の前記ドーパント種の注入時に維持される、請求項２記載の方法。
【請求項４】
前記応力材料層の上方に、レジスト材料に対して表面の接着性が増加した層（１０８）を形成し、さらに、前記表面の接着性が増加した層（１０８）の上方にレジスト層（１１０）を蒸着するステップをさらに含む、請求項２記載の方法。
【請求項５】
前記注入マスク（１０９）を除去するステップをさらに含む、請求項１記載の方法。
【請求項６】
第２の固有応力を含む第２注入マスクを形成するステップを含み、前記第２注入マスクは前記第２領域を覆うとともに前記第１領域は露出されるものであって、前記第１導電型の前記ドーパント種を前記露出した第１領域に注入するステップと、前記第２注入マスクの少なくとも応力のかけられた部分がある場合に前記第１領域をアニーリングするステップと、をさらに含む、請求項１記載の方法。
【請求項７】
前記第２注入マスクは、前記第１導電型の前記ドーパント種が前記第１領域に受け入れられる前に形成される、請求項６記載の方法。
【国際調査報告】
2009545879.tif 000019
2009545879.tif 000020
2009545879.tif 000021