(57)【要約】本発明の実施形態は、集積回路及び電子デバイス内に含まれるミックススケール電子界面であって、主にマイクロスケール又はサブマイクロスケールの層からなるマイクロスケール特徴（302,308）と主にナノスケールの層からなるナノスケール特徴（307,311）との間の密な電気的相互接続を提供する、ミックススケール電子界面に関するものである。本発明の一実施形態では、主にナノスケールの層は、平行に近接して隔置された複数組のナノワイヤ束（314,316）間のナノワイヤ接合部（318）によって密に相互接続されるモザイク状のパターンのサブマイクロスケール又はマイクロスケールのパッド（306,312）を含む。該主にサブマイクロスケール又はマイクロスケールの層は、主にナノスケールの層内のサブマイクロスケール又はマイクロスケールのパッド（306,312）に対して相補的に配置されたピン（304,310）を含む。【選択図】  図３
2009525193.tif 000002
【特許請求の範囲】
【請求項１】
ナノスケール／マイクロスケール界面であって、
規則的にパターニングされたピン(304,310)を有する表面を有する主にマイクロスケールの層(302,308、図４Ａ)と、
パッド相互接続ナノワイヤユニット(307,313)の規則的な配列を含む、主にナノスケールの層(306,312,314,316、図４Ｄ)とを備え、
前記パッド相互接続ナノワイヤユニット(307)の第１のパッド(306)が、前記主にマイクロスケールの層の第１のピン(304)の上に重なって、該第１のピンを第２のピン(310)の上に重なるパッド相互接続ナノワイヤユニット(313)を介して該第２のピンに電気的に相互接続し、該パッド相互接続ナノワイヤユニット(313)が、導電性ナノワイヤ接合部(318)を介して前記第１のパッド相互接続ナノワイヤユニットに接続されている、
ナノスケール／マイクロスケール界面。
【請求項２】
前記パッド相互接続ナノワイヤユニットの前記ピン(304,310)及び前記パッド(306,312)が、サブマイクロスケール寸法又はマイクロスケール寸法を有し、
前記パッド相互接続ナノワイヤユニット(307,310)の各々が１つのパッド(206)を含み、該パッド(206)から２つのナノワイヤ(208,210)が反対方向に出る、
請求項１に記載のナノスケール／マイクロスケール界面。
【請求項３】
前記主にナノスケールの層が、一定の反復距離で前記パッドの中心が平行な行線(402)上に配置されるように配列されたパッド相互接続ナノワイヤユニット(307,313)を含む第１の副層を含み、該パッド相互接続ナノワイヤユニットの各々が、前記行線に対して一定の角度θ(406)だけ回転し、
１つの行線を中心にして配置された前記パッド相互接続ナノワイヤユニット(307,313)の前記ナノワイヤ(208,210)が、平行に近接して隔置されたナノワイヤ束を形成する、
請求項２に記載のナノスケール／マイクロスケール界面。
【請求項４】
前記主にナノスケールの層が、一定の反復距離で前記パッドの中心が平行な行線(404)上に配置されるように配列されたパッド相互接続ナノワイヤユニット(307,313)を含む第２の副層を含み、該パッド相互接続ナノワイヤユニットの各々が、前記行線に対して一定の角度θ(406)だけ回転し、前記第２の副層の前記行線が、前記第１の副層の前記行線に対してほぼ直交するように向けられ、
前記第１の副層及び前記第２の副層の前記パッド相互接続ナノワイヤユニットのパッドが、前記主にマイクロスケールの層のピン(304,310)の上に重なり、前記第１の副層の前記パッド相互接続ナノワイヤユニットのパッドが、第１の直線格子の格子点を形成するよう配列され、前記第２の副層の前記パッド相互接続ナノワイヤユニットのパッドが、前記第１の直線格子からオフセットされた第２の直線格子の格子点を形成するよう配列されて、前記第２の副層の前記パッド相互接続ナノワイヤユニットの各パッドが、前記第１の直線格子のセルの中心に配置され、
前記第１の副層の前記パッド相互接続ナノワイヤユニットと前記第２の副層の前記パッド相互接続ナノワイヤユニットとの交差部にあるナノワイヤ接合部(318)が、複数対のピンを相互接続するように選択的に構成される、
請求項３に記載のナノスケール／マイクロスケール界面。
【請求項５】
前記主にマイクロスケールの層(302,308、図４Ａ)内に付加的なマイクロスケール又はサブマイクロスケールの論理素子及び機能要素を有する、請求項１に記載のナノスケール／マイクロスケール界面を含む集積回路。
【請求項６】
ナノスケール／マイクロスケール界面を作製する方法であって、
規則的にパターニングされた導電性ピンを有する表面を基板(702)に設け、
規則的なパターンのパッド相互接続ナノワイヤユニットからなる第１のナノスケール副層(718,719,720)をナノインプリントにより前記基板上に作製し、該パッド相互接続ナノワイヤユニットのパッドが該基板のピンの上に重なり、
第２のナノスケール副層をナノインプリントにより前記第１のナノスケール副層上に作製し（図７Ｒ）、前記パッド相互接続ナノワイヤユニットのパッドが、前記基板のピンの上に重なる、
という各ステップを含む方法。
【請求項７】
前記ナノインプリントにより前記基板上に第１のナノスケール副層を形成する前記ステップが、
ナノインプリントレジストの層(708)を堆積させ、
該ナノインプリントレジスト内にナノスケールの窪み及び溝(710,711,712)をインプリントし、
導電性材料(716)を付与して前記ナノスケールの窪み及び溝を満たし、
前記ナノインプリントレジスト及び不要な導電性材料を除去して、前記ナノスケールの窪み及び溝の容積を占有するナノスケール特徴を残す(図７Ｆ)、
という各ステップを更に含み、
前記ナノインプリントレジスト内にナノスケールの窪み及び溝をインプリントする前記ステップが、
ナノインプリントスタンプを使用して前記ナノインプリントレジスト(708)をインプリントして前記窪み及び溝を形成し、
該窪み及び該溝の底部から前記ナノインプリントレジストをエッチングする、
という各ステップを更に含み、
前記ナノインプリントレジスト及び前記不要な導電性材料を除去する前記ステップが、
残りのナノインプリントレジスト及び上に重なる導電性材料が共に除去されるリフトオフステップを含む、
請求項６に記載の方法。
【請求項８】
ナノインプリントにより前記基板上に第１のナノスケール副層を形成する前記ステップに次いで、
第２のナノインプリントステップにより前記マイクロスケール基板の選択された導電性ピン上に導電性材料のバイア(734)を作製し、
誘電体材料を付与して、パッド相互接続ナノワイヤユニット及びバイア(738)が露出した平坦な表面を生成する、
という各ステップを更に含む、請求項６に記載の方法。
【請求項９】
第２のナノスケール副層をナノインプリントにより前記第１のナノスケール副層上に作製し、前記パッド相互接続ナノワイヤユニットのパッドが前記基板のピンの上に重なる、前記ステップが、
ナノワイヤ接合部材料(740)を付与し、
前記ナノワイヤ接合部材料上にチタンの層(742)を付与し、
ナノインプリントプロセスを用いて前記第２のナノスケール副層の前記パッド相互接続ナノワイヤユニットを作製し(図７Ｒ)、
前記第２のナノスケール副層の前記パッド相互接続ナノワイヤユニットの下にないあらゆるナノワイヤ接合部材料及びチタンを除去するようエッチングし(図７Ｓ)、
第２の誘電体層を付与する(図７Ｔ)、
という各ステップを更に含む、請求項８に記載の方法。
【請求項１０】
ナノインプリントにより前記第２のナノスケール副層上に更なるナノスケール副層を作製するステップを更に含む、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路その他の電子デバイスに関し、特に集積回路その他の電子デバイス内でマイクロスケールエレクトロニクスにナノスケールエレクトロニクスを密に相互接続するのに適したミックススケール界面に関するものである。
【背景技術】
【０００２】
集積回路の製造業者及び設計者は、トランジスタ及び信号線といった集積回路の特徴のサイズを絶えず縮小させ続けており、それに応じて、集積回路内に特徴を形成することができる密度を高め続けているので、従来のフォトリソグラフィ技術により作製される集積回路の特徴サイズを更に縮小するには、根本的な物理的限界に近づき始めている。過去10年間に、研究努力は、フォトリソグラフィ以外の技術に基づくナノスケールエレクトロニクスを形成するための新たな技術へと変わり、かかる技術は、フォトリソグラフィ技術によって現在作製される最小の特徴よりも著しく小さな特徴の作製を可能にするものである。ナノスケールエレクトロニクスを設計し形成するための１つの手法では、様々な表面上で分子スケールの幅での自己集合又は自己配向によって、平行なナノワイヤの複数の層を含むナノワイヤクロスバーが作製される。該格子状のナノワイヤクロスバーは、第１の方向に向けられた第１の層のナノワイヤと、該第１の方向に対してほぼ垂直な第２の方向に向けられた第２の層のナノワイヤとの間の最も近い接点にあるナノワイヤ接合部の二次元アレイを提供する。小さな分子数のナノワイヤ接合部物質からなるナノワイヤ接合部は、従来の電子回路の抵抗、ダイオード、トランジスタ、及びその他の既知の要素の特性を有するように形成することができる。
【０００３】
これまで、研究開発環境において、多数の様々なプロトタイプのナノスケール電子回路が作成されており、その継続的な研究努力により、サイズが増大した多様なナノスケールの電子要素及び特徴、多数の様々な有用なナノスケール電子要素編成、及びナノスケールの電子要素及びデバイスを製造するための様々な作製方法が生み出されている。しかし、実際の市販の電子デバイスは、ナノスケールの電子デバイス及び回路と接続する大規模なマイクロスケール及びサブマイクロスケールの要素及び回路を含む必要がある。多くの場合、マイクロスケール及びサブマイクロスケールのエレクトロニクスとナノスケールのエレクトロニクスとの間の信頼性があり且つコスト効率の良い界面を考案することは、ナノスケール電子デバイスを設計及び作製よりも困難であることが分かっている。
【０００４】
マイクロスケール及びサブマイクロスケールのエレクトロニクスをナノスケールのエレクトロニクスに接続するための１つの手法は、マイクロスケール−ナノスケールデマルチプレクサを使用することを含む。図１は、マイクロスケール信号線に入力されたアドレス信号によってナノワイヤクロスバー内の個々のナノワイヤ接合部にアクセスすることを可能にする１つの例示的なデマルチプレクサ／ナノワイヤクロスバー構成を示している。図１に示すように、第１のデマルチプレクサ102が、少数のマイクロスケールアドレス信号線104を、ナノワイヤクロスバー108内の遙かに多数の平行なナノワイヤ106に相互接続する。第２のデマルチプレクサ110は、第２の組のマイクロスケールアドレス信号線112を、ナノワイヤクロスバー108内の第２の組の平行なナノワイヤ114に相互接続する。特定のナノワイヤ接合部上に重なる黒丸116等の黒丸で図１に表される、トランジスタ、抵抗、ダイオード、及びその他のかかる電子要素に特徴的な特性を含む、特定の電子的特性を有するように、様々なナノワイヤ接合部を構成することが可能である。図１に示す例示的なマイクロスケール／ナノスケール界面では、デマルチプレクサに入力される４つのアドレス線（例えばアドレス線104）は、各アドレス線上の高電圧及び低電圧又は高電流及び低電流の二値信号からなる24すなわち1６の異なるデジタルパターン（すなわちアドレス）のうちのいずれかを伝えることができる。該デマルチプレクサは、読み取られた異なる各アドレスを、該デマルチプレクサが接続されるナノワイヤに出力される高信号及び低信号のパターンへと変換することができる。一般に、デマルチプレクサは、マイクロスケールアドレス信号線を介して受信された４ビットナノワイヤアドレスに対応する１本のナノワイヤへ高信号すなわち論理「１」信号を出力し、残りのアドレス指定されていないナノワイヤへ低信号すなわち論理「０」信号を出力する。図１に示すようにデマルチプレクサを配列することにより、一対のアドレス（すなわち、第１の組のアドレス信号線104上で受信された１つのアドレスと、第２の組のアドレス信号線112上で受信された第２のアドレス）によって、ナノワイヤクロスバー内の各ナノワイヤ接合部を個々にアドレス指定することができる。ナノワイヤクロスバーを任意に構成して、選択されたナノワイヤへ結果信号を出力する多数の異なる考え得る回路の何れをも実施することができる。図１のナノワイヤクロスバーは、全体の編成の例示であり、特定の回路又はデバイスを表すことを意図したものでは決してない。
【０００５】
デマルチプレクサベースのマイクロスケール／ナノスケール界面の実用的なプロトタイプが開発されており、該デマルチプレクサベースのマイクロスケール／ナノスケール界面は、実現可能で実効的なナノスケール／マイクロスケール界面技術であることが分かっている。しかし、図１の例に示すように、一度に１つの接合部しかアドレス指定することができないため、一般に、各時点での各マルチプレクサによる単一のナノワイヤのアドレス指定は、著しい帯域幅の狭窄を表すものとなる。それ故、デマルチプレクサベースのナノスケール／マイクロスケール界面は、ミックススケールのマイクロエレクトロニクスデバイス内の著しい帯域幅のボトルネックを表すものとなり得る。該デマルチプレクサベースの手法は更に、密に相互接続されるマイクロスケール及びナノスケールの回路及び機能モジュールを有するミックススケール電子デバイスに対し、設計及び製造上のオーバーヘッド、コスト、及び信頼性に関する問題を追加するものとなり得る。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
それ故、ミックススケール電子デバイスの研究者及び開発者は、信頼性が一層高く、製造が一層容易で、帯域幅の狭窄が一層小さい、ミックススケール電子デバイスで使用するためのナノスケール／マイクロスケール界面を求め続けている。
【課題を解決するための手段】
【０００７】
本発明の実施形態は、集積回路その他の電子デバイスに含まれるミックススケール電子界面であって、主にマイクロスケール又はサブマイクロスケールの層のマイクロスケール特徴と主にナノスケールの層のナノスケール特徴との間の密な電気的相互接続を提供する、ミックススケール電子界面に関するものである。本発明の一実施形態では、主にナノスケールの層は、平行に近接して隔置されたナノワイヤ束の複数組間のナノワイヤ接合部によって密に相互接続されるモザイク状のパターンのサブマイクロスケール又はマイクロスケールのパッドを含む。主にサブマイクロスケール又はマイクロスケールの層は、主にナノスケールの層内のサブマイクロスケール又はマイクロスケールのパッドに対して相補的に配置されるピンを含む。本発明の方法によれば、２つ以上のマイクロスケール層若しくはサブマイクロスケール層及び／又は２つ以上のナノスケール層を含む、更に複雑なミックススケール電子界面を設計し製造することも可能である。
【発明を実施するための最良の形態】
【０００８】
本発明の実施形態は、集積回路その他の電子回路内のマイクロスケール及びサブマイクロスケールの特徴及びロジックとナノスケールの特徴及びロジックとの間の密な相互接続を可能にするナノスケール／マイクロスケール界面に関するものである。本説明では、用語「ナノスケール」は、少なくとも１つの寸法が100ナノメートル未満である特徴及び要素を指している。代替的に、用語「ナノスケール」は、少なくとも１つの寸法が50ナノメートル未満、場合によっては10ナノメートル未満である、特徴及び要素を指すことが可能である。用語「サブマイクロスケール」は一般に、少なくとも１つの寸法が１ミクロン未満である特徴及び要素を指し、用語「マイクロスケール」は、寸法が１ミクロン以上である特徴及び要素を指している。一般に、マイクロスケール及びサブマイクロスケールの特徴及び要素は従来のフォトリソグラフィ技術によって作製することができるが、ナノスケールの要素及び特徴は、現在、一般に、ナノインプリント技術その他の非フォトリソグラフィ技術を用いて作製することができる。本書で説明する本発明のナノスケール／マイクロスケール界面の実施形態は、主にナノスケールの層内のパッドを、主にサブマイクロスケール又はマイクロスケールの層内の対応する規則的にパターニングされたマイクロスケール又はサブマイクロスケールのピンと相互接続する。主にナノスケールの層内の各パッドは、ナノワイヤ接合部を介して、ナノワイヤの格子状のチャネル内のナノワイヤ接合部を通る多数の隣接するパッドと相互接続することが可能である。主にナノスケールの層内のパッドには、サブマイクロスケール又はマイクロスケールのピンを介して、第２の主にマイクロスケール又はサブマイクロスケールの層内の従来のサブマイクロスケール又はマイクロスケールのエレクトロニクスによってアクセスすることができる。
【０００９】
図２は、本発明の２層ナノスケール／マイクロスケール界面の実施形態内の１つのピン／パッド界面を示している。図２に示すように、サブマイクロスケール又はマイクロスケールのピン202は、サブマイクロスケール又はマイクロスケールの信号線204に接続される。ピン202及び信号線204はいずれも、本発明の２層ナノスケール／マイクロスケール界面の実施形態の主にサブマイクロスケール又はマイクロスケールの層内に埋め込まれる。該ピン202は、パッド206にも電気的に接触し、次いで該パッド206が第１のナノワイヤ208及び第２のナノワイヤ210と相互接続される。パッド206及びそれに取り付けられたナノワイヤ208,210は共に、本発明の２層ナノスケール／マイクロスケール界面の実施形態の主にナノスケールの層の１つの副層のパッド相互接続ナノワイヤユニット（「PINU」）を構成する。
【００１０】
図３は、本発明のナノスケール／マイクロスケール界面の実施形態内の２つのパッド／ピン界面を図２と同様に示したものである。図３では、第１のマイクロスケール又はサブマイクロスケール信号線302が、第１のピン304と電気的に接触する。該第１のピンは、第１のPINU307のパッド306にも電気的に接触する。該第１のPINU307は、ナノスケール／マイクロスケール界面の主にナノスケールの層の第１の副層内に存在する。第２のサブマイクロスケール又はマイクロスケール信号線308は、第２のピン310と電気的に接触する。該第２のピンは、第２のPINU313のパッド312にも電気的に接触する。該第２のPINU313は、２層ナノスケール／マイクロスケール界面の主にナノスケールの層の第２の副層内に存在する。２つのPINU307,313の２つのナノワイヤ314,316は、ナノワイヤ接合部318において交差し、該接合部は、ナノワイヤクロスバー内のナノワイヤ接合部と同様に、抵抗、可変抵抗、ダイオード、トランジスタ、又はその他の受動要素又は能動要素といった、受動ナノスケール電気要素又は能動ナノスケール電気要素を実施する１つ又は少数の分子を含むことが可能である。
【００１１】
本発明の多数の実施形態では、２層ナノスケール／マイクロスケール界面の主にマイクロスケールの層の複数対のピンが、一対のPINU及び１つのナノワイヤ接合部を介して電気的に相互接続される。本発明の２層ナノスケール／マイクロスケール界面を組み込んだ特定のタイプの電子デバイス（ミックススケール集積回路を含む）では、主にマイクロスケール及びサブマイクロスケールの層は、様々なタイプの論理ユニット及び機能ユニットを実施することが可能であり、及び主にナノスケールの層は、様々なサブマイクロスケール又はマイクロスケールの要素及びロジックを相互接続するよう主として働くことが可能である。要素及びロジックの相互接続のためにナノスケールエレクトロニクスを使用することにより、ミックススケール集積回路その他の電子デバイスの面積及び電力消費の両方を大きく削減することができる。
【００１２】
図４Ａ〜図４Ｄは、本発明の１つの種類の２層ナノスケール／マイクロスケール界面の実施形態の全体的な構成及びパターニングを示している。図４Ａに示すように、２層ナノスケール／マイクロスケール界面の主にサブマイクロスケール又はマイクロスケールの層は、正方形又は長方形のセルへと編成されて複数のマイクロスケールセルの直線格子を形成するものと見なすことができる。図４Ａは、30個のマイクロスケールセル（例えばマイクロスケールセル402）を含む、２層ナノスケール／マイクロスケール界面の主にマイクロスケールの層のごく一部を示している。主にマイクロスケールの層の直線的な編成は、主にマイクロスケールの層内のサブマイクロスケール又はマイクロスケールのピンの配列のみを反映する。下にあるサブマイクロスケール又はマイクロスケールの回路及び要素は、そのように規則的にパターニングしないことが可能であり、他の場合には図４Ａに示す直線的なパターンに従わないことが可能である。一般に、各マイクロスケールセルは、少数のサブマイクロスケール又はマイクロスケールのピンを含み、それらのピンは、直線格子の各マイクロスケールセル内に同様に配列され位置決めされる。後続の図面では、２ピンセルが示される。機能デバイスの様々なプロトタイプ設計では４ピンマイクロスケールセルが用いられる。ピンは各マイクロスケールセル内に同様に配列されるので、該ピンも主にマイクロスケールの層の表面にわたって規則的なパターンを形成する。
【００１３】
図４Ｂは、本発明の２層ナノスケール／マイクロスケール界面の実施形態の主にナノスケールの層の第１の副層の小部分内のパッド相互接続ナノワイヤユニット（PINU）の編成を示している。該PINUは、該PINUのパッドの中心が直線的な列及び行の上に位置するように配列される。図４Ｂでは、水平方向の破線402は、１つの行内のパッドの中心を通るように描かれており、垂直方向の破線404は、パッド列の中心を通るように描かれている。各PINUのパッド部分及びナノワイヤ部分の両方を含むPINUは、行方向に対して小さな角度θ（図４Ｂの406）だけ回転する。該PINUの回転により、該PINUのナノワイヤが、行方向に対して小さな角度θを成す、近接して隔置されたナノワイヤ束（例えば図４Ｂに示す近接して隔置されたナノワイヤ束408）を形成することが可能となる。２層ナノスケール／マイクロスケール界面の本開示の実施形態では、PINUの中心を画定する行及び列が、正方形セルを用いて直線格子を形成するが、代替的な実施形態では、列は行に対して垂直である必要はなく、セルは菱形にすることが可能である。本発明の説明される実施形態では、第１のナノスケール副層のパッドの中心は、２層ナノスケール／マイクロスケール界面の主にマイクロスケールの層内のピンのうちのほぼ半分のピンの中心の真上に重なるように位置決めされ、残りのピンは、第１のナノスケール副層の各々の正方形のナノスケールセル内に中心を有する。
【００１４】
図４Ｃは、本発明の２層ナノスケール／マイクロスケール界面の実施形態のモザイク状の主にナノスケールの層の小部分を形成するために図４Ｂに示す第１のナノスケール副層の上に重なる第２のナノスケール副層を示している。本発明の説明される実施形態では、第２のナノスケール副層は、第１のナノスケール副層と同じ編成であるが、該第１のナノスケール副層に対して90度だけ回転されており、且つ、対角線方向に、該第１のナノスケール副層の列及び行に沿って、パッド反復距離の1／21/2倍だけ平行移動されており、これにより、第２のナノスケール副層のパッドが、第１のナノスケール副層のパッドにより形成されるセルの中心に配置され、及び第２の副層パッドの各々が、正方形のセルの場合には、第１のナノスケール副層の最も近くにある周囲のパッドから等距離に位置するようになる。この編成では、第２のナノスケール副層のナノワイヤは、第１のナノスケール副層の平行に近接して隔置されたナノワイヤの束に対して垂直な、平行に近接して隔置された束（例えば平行に近接して隔置された束410）を形成する。図４Ｃに示す主にナノスケールの層では、各PINUの２つのナノワイヤはそれぞれ、該PINUを含むナノスケール副層の列及び行方向におけるパッドの反復距離の約３倍に等しい長さを有する。例えば、第２のナノスケール副層のパッド414から出るナノワイヤ412は、該第２のナノスケール副層内のパッド反復距離に等しいパッド反復距離を有する第１のナノスケール副層のパッド416〜418にわたって延びる。代替的な実施形態では、１つの層内のナノワイヤが他の層内のピン又はパッドに近づきすぎてそれら２つの層間に望ましくない電気的な相互作用が存在するように配置されない限り、ナノワイヤはパッド反復距離に対して遙かに長い長さを有することが可能である。ナノワイヤが長いほど、平行に近接して隔置された各ナノワイヤ束内に存在することができるナノワイヤを多くすることが可能である。パッド414は、例示される２層ナノスケール／マイクロスケール界面の大きな主にナノスケールの層内の多数のパッドを代表するものであり、２つの垂直なチャネル及び２つの水平なチャネルによって包囲され、各チャネルは３ナノワイヤ幅を有する平行に近接して隔置された束を含み、該チャネルによって該パッド414が第１のナノスケール副層内の４つの最も近い隣接するパッド420〜423から分離される。
【００１５】
図４Ｄは、本発明の２層ナノスケール／マイクロスケール界面の実施形態のモザイク状の主にナノスケールの層を、図４Ｂ及び図４Ｃと同様に示したものであり、この場合には、各PINUの２つのナノワイヤの各々は、該PINUを含むナノスケール副層内のパッドの反復距離の約４倍に等しい長さを有する。図４Ｃでは、平行に近接して隔置されたナノワイヤ束の各々は、各場所に３つの別個のナノワイヤを含むが、図４Ｄの平行に近接して隔置されたナノワイヤ束の各々は、各場所に最大で４つまでのナノワイヤを含む。各チャネルは、実際には多数の異なるナノワイヤから構成される。これは、それらチャネルは主にナノスケールの層の全体又は大部分にわたって延びるが、個々のナノワイヤは一般に遙かに短いからである。このため、各PINUのナノワイヤの長さは、モザイク状の主にナノスケールの層内の、平行に近接して隔置されたナノワイヤ束、すなわちチャネルのナノワイヤ幅を決定するものとなる。図４Ｄでは、暗色のパッド（例えばパッド426）は第１のナノスケール副層内に存在し、明色のパッド（例えばパッド428）は第２のナノスケール副層内に存在する。
【００１６】
図５は、図４Ｄに示す本発明の２層ナノスケール／マイクロスケール界面の実施形態のモザイク状の主にナノスケールの層内の１つの特定の第２のナノスケール副層パッドに対して１つのナノワイヤ接合部を介して電気的に接続することが可能な第１のナノスケール副層パッドを示している。上述のように、該特定の第２のナノスケール副層パッド506から出るナノワイヤ501,502はそれぞれ４パッド反復距離にわたって延びる。それ故、２つのナノワイヤ501,502の各々は、８つの異なるチャネル内の４つのナノワイヤを横断し、ナノワイヤ接合部を形成する。例えば、ナノワイヤ502は、チャネル508〜515内の４つのナノワイヤの各々とナノワイヤ接合部を形成する。各ナノワイヤ接合部は、該ナノワイヤ接合部の特性に応じて、該ナノワイヤを第１のナノスケール層PINUに接続することが可能である。特定の第２のナノスケール副層パッド506は、図５に示し1〜64の番号を付した第１のナノスケール副層パッド516のような64個の第１のナノスケールレベルパッドと電気的に相互接続することが可能である。それ故、図４Ｄに示す実施形態では、２層ナノスケール／マイクロスケール界面の主にマイクロスケール又はサブマイクロスケールの層の単一のピンを、２つのPINU及び単一の介在するナノワイヤ接合部により、最大で64個の周辺のピンの各々に接続することが可能である。ナノワイヤの長さが長くなると、各チャネル内のナノワイヤの数が増加し、PINUが延びるチャネルの数が増加し、１つのナノワイヤ接合部を介して相互接続されるパッド又はピンの数が等比級数的に増加する。例えば、PINUの各ナノワイヤが10パッド反復距離にわたって延びる本発明のナノスケール／マイクロスケール界面の実施形態のナノスケール層では、所与のパッド又はピンは、１つのナノワイヤ接合部を介して最大400個の周辺のピン又はパッドに電気的に相互接続することが可能である。
【００１７】
本発明による２層ナノスケール／マイクロスケール界面において用いることができるモザイク状の主にナノスケールの層には、ほぼ無限の数の異なる構成が存在する。上述のように、パッド反復距離は変更可能であり、パッドの行と列との間の角度は90度以外とすることが可能であり、及びモザイク状の主にナノスケールの層におけるパッドが対角線上に位置するセルは、正方形及び長方形の他に、実際にダイヤモンド形又は菱形にすることも可能である。更に、PINUの任意の所与の配列に関し、等価なパッド間隔並びに列及び行の向きを有する多数の他の対称的な関係の配列が存在する。図６は、本発明の２層ナノスケール／マイクロスケール界面の実施形態のモザイク状の主にナノスケールの層内の第１のナノスケール副層パッド及び第２のナノスケール副層パッドの４つの対称的な関係の配列602,604,606,608を示している。複数のナノスケール副層内にあるPINU並びにその他の特徴及び要素の３次元網目構造では、任意の所与の配列について、遙かに多数の対称的な関係の配列が存在し得る。
【００１８】
図７Ａ〜図７Ｔは、本発明の２層ナノスケール／マイクロスケール界面の実施形態を作製する１つの方法を示したものであり、該方法は、本発明の更なる実施形態を構成する。図７Ａに示すように、そのステップは、主にマイクロスケールの層702から成り又は主にマイクロスケールの層を含む基板から開始し、該基板の表面には、マイクロスケール又はサブマイクロスケールのピン704,706が規則的に配列されている。それらのピンは、導電性ポリマー、金属元素若しくは合金、又は導電性で且つドープされたシリコン又はガリウムヒ素を含む様々な導電性材料から構成することが可能であり、二酸化シリコンを含む様々な異なる基板材料内に埋め込むことが可能である。主にマイクロスケールの層702は更に、電子デバイスの様々な機能要素及び論理素子を実施するサブマイクロスケール又はマイクロスケールの要素、信号線、及びその他の特徴704を含む。主にマイクロスケールの層は、従来のフォトリソグラフィ法を用いて作製される。
【００１９】
次に、図７Ｂに示すように、溶媒和ポリメチルメタクリレート（PMMA）又はベンジルメタクリレート内に溶解されたポリベンジルメタクリレート（PBMA）のような、ナノインプリントレジストの層708が、主にマイクロスケールの層上に堆積される。次いで、図７Ｃに示すように、該ナノインプリントレジストを硬化させ、次いでナノインプリント技術によりインプリントして、第１のナノスケール副層ナノワイヤ及びパッドにそれぞれ対応する溝710〜712及び窪み714を形成することができる。ナノインプリント技術は、一般に、精密な電子ビームに基づく技術により作製されたマスターから作られるナノインプリント用スタンプを利用する。ナノインプリントされた初期のナノスケール／マイクロスケール界面をナノインプリントレジストエッチャントに短時間だけ晒して、ナノインプリントされた溝及び窪みの底面からナノインプリントレジストを除去することが可能である。
【００２０】
次に、図７Ｄに示すように、ナノインプリントレジスト上に導電層716が堆積されて、第１のナノスケール副層PINUが形成される。本発明の一実施形態では、PINUのために白金が用いられる。堆積された導電層、及び下層を成すナノインプリントレジストの不要部分を後にリフトオフプロセスにより除去して、図７Ｆに示すような良好に形成された導電性PINUを形成することが可能である。代替的に、２ステッププロセスを用いて、図７Ｅに示すように、最初に不要な導電性材料を除去し、次いでナノインプリントレジストを除去することが可能である。残りのあらゆるナノインプリントレジストは、初期の２層ナノスケール／マイクロスケール界面をナノインプリントレジストエッチャントに晒すことにより除去することが可能である。この時点で、第１のナノスケール副層PINU718〜720が完全に作製されている。
【００２１】
次に、図７Ｇに示すように、低い誘電率kを有する誘電体材料（例えばSiO2）の層730が第１のナノスケール副層上に堆積される。この誘電体層は、化学／機械研磨ステップによって研磨することが可能である。次いで、図７Ｈに示すようにナノインプリントレジスト層732が付与される。次いで、図７Ｉに示すように、ナノスケールPINUパッドが未だ重ねられていないマイクロスケール層パッド上に第２のナノインプリントステップで窪み734がインプリントされる。図７Ｊに示すように、次いでエッチングステップを実行し、SiO2層を通してエッチングして、ナノインプリントされた窪みの下にあるマイクロスケール層パッドを露出させることが可能である。図７Ｋに示すように、次いで導電層736を付与し、次いでリフトオフステップ又は２ステップナノインプリント／導電層除去プロセスを用いて、導電性ピラー又はバイア738を有する変更された第１のナノスケール副層を形成することができ、該導電性ピラー又はバイア738は、下にあるマイクロスケール層パッドから、該変更された第１のナノスケール副層の表面まで、上方に延びる。
【００２２】
図７Ｍに示すように、次いでナノワイヤ接合部材料740が、初期の２層ナノスケール／マイクロスケール界面の表面上に堆積される。特定の実施形態では、該ナノワイヤ接合部材料は、２つの異なる電圧の印加時に、相対的に高い導電状態と相対的に低い導電状態との間で可逆的に遷移することができる可変抵抗材料とすることができる。かかる材料により、ナノワイヤ接合部を電子的に構成して、ナノワイヤ接合部で交差する２つのナノワイヤを電気的に相互接続し、又は該２つのナノワイヤを互いに電気的に絶縁することが可能となる。代替的な実施形態では、代替的なタイプのナノワイヤ接合部材料を堆積させて、代替的なタイプのナノワイヤ接合部要素を作成することが可能である。特定の実施形態では、複数の層を堆積させて多層ナノワイヤ接合部を作成することが可能である。次いで、図７Ｎに示すように、初期の２層ナノスケール／マイクロスケール界面の表面上にチタンの薄層742が堆積される。該チタンの堆積の後、図７Ｏに示すように、初期の２層ナノスケール／マイクロスケール界面の表面上に、ナノインプリントレジストの第２の層744が堆積されて硬化される。
【００２３】
第３のナノインプリントステップでは、図７Ｐに示すように、ナノインプリントレジストがスタンプされて溝747〜749及び窪み750が形成され、次いでその中に第２のナノスケール層ナノワイヤ及びパッドが形成される。次いで図７Ｑに示すように、初期の２層ナノスケール／マイクロスケール界面の表面上に導電性材料の第２の層752が堆積され、該導電性材料が第２のナノスケール副層のPINUを形成する。図示の実施形態では、第２の副層PINUのために再び白金が用いられる。次いで、図７Ｒに示すように、導電性材料及び下方のナノインプリントレジストの不要部分が第２のリフトオフプロセスにより除去されて、チタンコーティングされた表面上に存在する露出した第２のナノスケールレベルPINUを有する表面が形成される。初期の２層ナノスケール／マイクロスケール界面をエッチングして、基板表面まで下方に全ての非PINU材料を除去することができ、この場合、ナノワイヤ接合部材料及びチタン層がエッチングプロセスから保護されている場所で、該ナノワイヤ接合部材料及びチタンが第２のナノスケール層PINUの下にのみ残留する。この結果として、図７Ｓに示す２層ナノスケール／マイクロスケール界面754が形成される。図７Ｔに示すように、付加的なSiO2層を付与し、及び研磨して、最終的な２層ナノスケール／マイクロスケール界面756を形成することが可能である。特定の用途では必要に応じて２層ナノスケール／マイクロスケール界面に保護層又は追加のデバイス層を更にコーティングすることが可能である。
【００２４】
図７Ａ〜図７Ｔに関して上述したプロセスを続けて、多数の更なる層を形成し、これにより、複数のナノスケール副層にわたる相互接続並びに能動ナノスケール要素及び受動ナノスケール要素の３次元ネットワークを構成することができる。所与のナノスケール副層のパッド寸法、ナノワイヤ寸法、並びに要素及び特徴のその他の特性及びパラメータを必要に応じて変更して、該所与のナノスケール副層のための適切なスケール及び密度の相互接続を作成することが可能である。
【００２５】
本発明の２層ナノスケール／マイクロスケール界面は、多数の異なるパラメータによって特徴付けることができる。更に、本発明の様々な実施形態は、様々な異なる判定基準に対してこれらのパラメータのうちの１つ又は２つ以上を最適化することによって、特定の用途に最適化することができる。１つの特徴的なパラメータは、ナノスケール副層内のパッドの中心の直線的な行に対してPINUを回転させる角度θである。図８は、マイクロスケールセル804のような正方形マイクロスケールセルの直線格子802を示しており、各セルは、マイクロスケールセル804内のマイクロスケールピン806,807のような２つの異なるマイクロスケールピンを含む。図８の直線格子802は、モザイク状の主にナノスケールの層が上に形成されることになる、２層ナノスケール／マイクロスケール界面の主にマイクロスケールの層を表す。第１のナノスケールレベルPINUのパッドがピン808上に作製されると仮定すると、前記角度θは、２層ナノスケール／マイクロスケール界面を最適化するよう選択することができる。図８内の矢印810のような、ピン808から出る多数の矢印は、直線格子802内のピンの行の方向に対する角度θのための多数の選択肢のうちの幾つかを表したものである。一般に、各チャネル内にできる限り多くのナノワイヤを配置することを可能にするために、可能な限り長いナノワイヤを有することが望ましい。１チャネル当たりのナノワイヤの数を最大限にすることにより、主にマイクロスケールの層内で実施されるピン間の潜在的な接続性が最大限になる。２層ナノスケール／マイクロスケール界面の１つの特徴的なパラメータは、ナノワイヤと、該ナノワイヤを含むPINUのパッドが中心に位置するマイクロスケールピン以外のマイクロスケールピンの何れかとの間の最小分離距離である。
【００２６】
ピン808上に配置されるPINUから出るナノワイヤの考え得る最大長さは、θと共に変化する。例えば、矢印812により表される方向では、ナノワイヤは、隣接するピン812のような任意の隣接するピンに対する最小分離距離未満の距離内に入るのを避けるために、比較的短くすることが必要となる。隣接するマイクロスケールピンに対してナノワイヤがしきい値最小距離よりも近づく結果として、主にナノスケールの層内で短絡が生じる可能性がある。図８に示す直線格子では、矢印810,814,816,818によって表される方向に対応するθの特定の値は、矢印812によって表される方向に対応するθの値を含む他のθの値よりも好ましいことは明らかである。矢印810,818によって表される角度θは、最も好ましい方向に対応するものである。最も長く取り得るナノワイヤを有するPINUを作製するために、ナノワイヤを図８の方向810で表すようなピンの水平方向の行とできる限り近づけて位置合わせするために、角度θを最小にしようとすることができる。本発明の代替的な実施形態では、角度θは、図８の矢印818によって示される方向にできる限り近くなるように選択することが可能である。
【００２７】
本発明の図示の実施形態では、各PINUは等しい長さのナノワイヤを有する。ナノワイヤの長さは等しい必要はないが、或る程度のピン相互接続を確保するために、主にナノスケールの層内のリアクタンス−キャパシタンス遅延を最小限に抑えるために望ましい場合がある。多くの用途において、等しい長さのナノワイヤによって与えられる対称性の度合いが高くなると、マイクロスケールピン間の信号のルーティングが容易となり得る。
【００２８】
本発明の２層ナノスケール／マイクロスケール界面のための別の特徴的なパラメータは、PINUパッドの寸法である。一般に、パッドの面積が相対的に小さくなると、ナノスケール層の面積の多くの割合をナノワイヤ及びナノワイヤ相互接続に割り当てることが可能となる。更なるパラメータとしては、ナノワイヤ間の最小分離距離、ナノワイヤの幅、マイクロスケール層ピンの寸法、マイクロスケール層とナノスケール層との間の界面を画定する反復ユニットすなわちセルの寸法、ナノワイヤとピンとの間の最小分離距離、及びマイクロスケール層に対するナノスケール層の位置合わせ及び各層内の特徴の位置決めにおける不確定性及び誤差を特徴付けるパラメータが挙げられる。これらのパラメータ全てが、本発明の様々なナノスケール／マイクロスケール界面の実施形態において達成することができる相互接続の最終的な密度に影響を及ぼす。ナノワイヤ間の最小分離距離、ナノワイヤとピンとの間の最小分離距離、及びナノワイヤ幅のような、これらのパラメータのうちのいくつかは、本発明のナノスケール／マイクロスケール界面の実施形態を形成する材料、ナノスケール層内に実施されるロジック及び相互接続のタイプ、ナノスケール／マイクロスケール界面の実施形態内の動作電圧及び電流レベル、本発明のナノスケール／マイクロスケール界面の実施形態を作製するために用いられるプロセス、並びにその他のかかる条件、特性、及び制約によって決まり得るものである。これらの様々なパラメータを解析し調整して、本発明の様々な異なるナノスケール／マイクロスケール界面の実施形態の特定の用途のための最適な寸法、特殊な編成、及び動作特性を見つけることが可能である。
【００２９】
ナノスケール／マイクロスケール界面のナノスケール層内に、多数の異なるタイプのナノワイヤ接合部を作製することができる。双安定接合部を従来のスイッチとして用いることができる。ダイオード、トランジスタ、可変抵抗として機能するナノワイヤ接合部、及びマイクロスケールデバイスにおいてアナログを伴うことなく全く新たな挙動及び特性を示すナノワイヤ接合部を形成することも可能である。かかる多種多様な要素タイプにより、ナノスケール層内にデジタル及びアナログロジックを実施することが可能となり、且つナノスケール／マイクロスケール界面に、製造後に構成することができる能力、及び時間と共に性能を最適化し及び欠陥を補償するように自己構成することができる能力を与える、自己変更調整及び欠陥補償の機能を実施することが可能となる。十分な内蔵ロジックを有する回路は、宇宙線、材料劣化、静電気、及び過渡電圧パルスといった環境上及び動作上の障害に起因して時間と共に生じることが避けられない欠陥に対処するために、その性能及び動作の正しさを監視することが可能である。
【００３０】
一例として、可変抵抗のようなナノワイヤ接合部を用いて、集積回路をトリミングすることができる。様々な可変抵抗ナノワイヤ接合部の抵抗値は、例えば、回路の他の要素及び特徴のばらつき（該回路に望ましくない挙動及び特性を生じさせ又は完全に機能しなくさせる許容しきい値を超えるもの）を補償するよう内部電圧を調整するように選択することができる。例えば、欠陥のあるスイッチが０Ｖと２Ｖとの間ではなく３Ｖと４Ｖとの間で一状態から別の状態へと遷移するため、該スイッチが応答するように設計された０Ｖと２Ｖとの間で入力電圧が変化したにもかかわらず結果的に該スイッチが一方の状態だけに固定されることがある。上流側の可変抵抗ナノワイヤ接合部を一層低い抵抗値へとトリミングすることによって、該スイッチへの入力電圧を０Ｖと２Ｖとの間から３Ｖと４Ｖとの間へと調整することが可能であり、これにより該スイッチは入力に対して適切に応答するようになる。
【００３１】
更なる例として、欠陥のあるモジュールを分離するために、構成可能なナノワイヤ接合部を用いて、欠陥のある論理モジュールから、冗長な等価なモジュールへ又は新たに構成された交換モジュールへと、信号を分路させることができる。集積回路内の検査ロジック又は監視ロジックが、予備のサイクル及びリソースを使用して、集積回路を周期的に又は連続的に監視して、欠陥があり又は機能的に低下している要素及び特徴を検出し補償し、及び交換要素及び特徴を構成することが可能である。
【００３２】
内部の検査用及び監視用のロジックの結果として、又は技術者を含む外部の検査用及び監視用の要素の結果として、集積回路を監視し修理することによって、製造歩留まりを高め、及び集積回路の耐用寿命を延ばすことができるが、本発明のミックススケール界面の実施形態内の最適化ロジックは、大量生産プロセスによって経済的に設計及び製造することができる集積回路よりも、特定用途に合わせて高度にカスタマイズされると共に効率的に動作する集積回路をもたらすことが可能なものである。特定のソフトウエアルーチンが、高級言語からコンパイラにより生成された初期の符号化を超えて、特に最適化され調整されることが可能であるのと実質的に同じように、時間と共に、集積回路が動作パターン及び頻繁に利用される特徴を認識し、頻繁に繰り返されるタスクをより効率的に実行するように自身の構成を変更することにより、それらを最適化することが可能である。更に、集積回路が用いられる電子デバイスは、それ自体が欠陥を含み又は時間の経過と共に欠陥を引き起こし若しくは劣化する可能性があり、本発明のミックススケール界面の実施形態は、それ自体の構成を、外部の検査及び監視機能により与えられるフィードバックの結果として、又は製造後の構成プロセスでミックススケール界面内に構成された特定用途向けの監視及び検査ロジックにより、変更して、かかる外部欠陥及び非効率を補償することが可能である。ミックススケール界面のナノスケール層は、相互接続及び要素の十分な冗長性、並びに安定している一方で再構成可能な要素及び特徴を提供し、これにより、集積回路の製造歩留まり、特定用途向けのカスタマイズ、及び耐用寿命を著しく改善することができる、自己変更、欠陥補償、及び最適化の機能のために必要となる、実効的で、広範囲にわたる製造後の調整、調節、及び再構成を可能にする。
【００３３】
本発明を特定の実施形態に関して説明してきたが、本発明をかかる実施形態に限定することは意図していない。本発明の思想の範囲内の変更は当業者には自明であろう。例えば、上述したように、多数の異なる製造方法のいずれかを用いて、マイクロスケールセル格子の行方向に対するPINUの様々な向きの角度、様々なマイクロスケールセル格子の幾何学的形状及び寸法、様々なナノスケール層のパターン及び間隔、様々なPINU寸法、並びに他のかかる特徴を含む、様々な特徴を有するナノスケール／マイクロスケール界面を作製することによって、本発明の、基本的に無限の数の異なるタイプのナノスケール／マイクロスケール界面の実施形態を作製することができる。代替的な実施形態では、４ナノワイヤPINUを、ナノスケール／マイクロスケール界面の主にナノスケールの層内に規則的で直線的なアレイに配列することが可能である。他の実施形態では、３ナノワイヤPINUを六角形のタイルパターンに配列することができる。更なる実施形態では、異なるタイプのPINUを組み合わせて、様々な異なる対称性を有する一層複雑なタイル構成を生み出すことが可能である。
【００３４】
説明の目的上、前述の説明は、本発明の完全なる理解を提供すべく、特定の用語を用いてきた。しかし、本発明を実施するために特定の細部が不要であることは当業者には明らかであろう。本発明の具体的な実施形態の上記説明は、例示及び説明を目的として提示したものである。それらは、本発明を網羅すること又は本発明を本開示のものと全く同じ形に限定することを意図したものではない。上記の教示に鑑み、多数の変更及び変形が可能であることは明らかであろう。それらの実施形態は、本発明の原理及びその実用的な応用形態を最もわかりやすく説明し、それにより、当業者が、意図した特定の用途に相応しいように様々な変更を加えて本発明及び様々な実施態を最大限に利用することを可能にするために図示及び説明される。本発明の範囲は、添付の特許請求の範囲及びその均等物によって定められることが意図されている。
【図面の簡単な説明】
【００３５】
【図１】マイクロスケール信号線に入力されるアドレス信号によってナノワイヤクロスバー内の個々のナノワイヤ接合部にアクセスすることを可能にする１つの例示的なデマルチプレクサ／ナノワイヤクロスバー構成を示している。
【図２】本発明の２層ナノスケール／マイクロスケール界面の実施形態における１つのピン／パッド界面を示している。
【図３】本発明のナノスケール／マイクロスケール界面の実施形態におけるナノワイヤ接合部によって相互接続される２つのピン／パッド界面を図２と同様に示している。
【図４Ａ】本発明の１つの種類の２層ナノスケール／マイクロスケール界面の実施形態の全体的な編成及びパターニングを示している。
【図４Ｂ】本発明の１つの種類の２層ナノスケール／マイクロスケール界面の実施形態の全体的な編成及びパターニングを示している。
【図４Ｃ】本発明の１つの種類の２層ナノスケール／マイクロスケール界面の実施形態の全体的な編成及びパターニングを示している。
【図４Ｄ】本発明の１つの種類の２層ナノスケール／マイクロスケール界面の実施形態の全体的な編成及びパターニングを示している。
【図５】図４Ｄに示す本発明の２層ナノスケール／マイクロスケール界面の実施形態のモザイク状の主にナノスケールの層内の１つの特定の第２のナノスケール副層パッドに対して、１つのナノワイヤ接合部を介して電気的に接続される、第１のナノスケール副層パッドを示している。
【図６】本発明の２層ナノスケール／マイクロスケール界面の実施形態のモザイク状の主にナノスケールの層内の第１のナノスケール副層パッド及び第２のナノスケール副層パッドの４つの対称関係の配置を示している。
【図７Ａ】本発明の２層ナノスケール／マイクロスケール界面の実施形態を形成する方法であって本発明の更なる実施形態を構成する方法を示している。
【図７Ｂ】本発明の２層ナノスケール／マイクロスケール界面の実施形態を形成する方法であって本発明の更なる実施形態を構成する方法を示している。
【図７Ｃ】本発明の２層ナノスケール／マイクロスケール界面の実施形態を形成する方法であって本発明の更なる実施形態を構成する方法を示している。
【図７Ｄ】本発明の２層ナノスケール／マイクロスケール界面の実施形態を形成する方法であって本発明の更なる実施形態を構成する方法を示している。
【図７Ｅ】本発明の２層ナノスケール／マイクロスケール界面の実施形態を形成する方法であって本発明の更なる実施形態を構成する方法を示している。
【図７Ｆ】本発明の２層ナノスケール／マイクロスケール界面の実施形態を形成する方法であって本発明の更なる実施形態を構成する方法を示している。
【図７Ｇ】本発明の２層ナノスケール／マイクロスケール界面の実施形態を形成する方法であって本発明の更なる実施形態を構成する方法を示している。
【図７Ｈ】本発明の２層ナノスケール／マイクロスケール界面の実施形態を形成する方法であって本発明の更なる実施形態を構成する方法を示している。
【図７Ｉ】本発明の２層ナノスケール／マイクロスケール界面の実施形態を形成する方法であって本発明の更なる実施形態を構成する方法を示している。
【図７Ｊ】本発明の２層ナノスケール／マイクロスケール界面の実施形態を形成する方法であって本発明の更なる実施形態を構成する方法を示している。
【図７Ｋ】本発明の２層ナノスケール／マイクロスケール界面の実施形態を形成する方法であって本発明の更なる実施形態を構成する方法を示している。
【図７Ｌ】本発明の２層ナノスケール／マイクロスケール界面の実施形態を形成する方法であって本発明の更なる実施形態を構成する方法を示している。
【図７Ｍ】本発明の２層ナノスケール／マイクロスケール界面の実施形態を形成する方法であって本発明の更なる実施形態を構成する方法を示している。
【図７Ｎ】本発明の２層ナノスケール／マイクロスケール界面の実施形態を形成する方法であって本発明の更なる実施形態を構成する方法を示している。
【図７Ｏ】本発明の２層ナノスケール／マイクロスケール界面の実施形態を形成する方法であって本発明の更なる実施形態を構成する方法を示している。
【図７Ｐ】本発明の２層ナノスケール／マイクロスケール界面の実施形態を形成する方法であって本発明の更なる実施形態を構成する方法を示している。
【図７Ｑ】本発明の２層ナノスケール／マイクロスケール界面の実施形態を形成する方法であって本発明の更なる実施形態を構成する方法を示している。
【図７Ｒ】本発明の２層ナノスケール／マイクロスケール界面の実施形態を形成する方法であって本発明の更なる実施形態を構成する方法を示している。
【図７Ｓ】本発明の２層ナノスケール／マイクロスケール界面の実施形態を形成する方法であって本発明の更なる実施形態を構成する方法を示している。
【図７Ｔ】本発明の２層ナノスケール／マイクロスケール界面の実施形態を形成する方法であって本発明の更なる実施形態を構成する方法を示している。
【図８】各セルが２つの異なるマイクロスケールピンを含む正方形マイクロスケールセルの直線格子を示している。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図７Ｊ】
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【図７Ｋ】
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【図７Ｌ】
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【図７Ｍ】
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【図７Ｎ】
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【図７Ｏ】
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【図７Ｐ】
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【図７Ｑ】
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【図７Ｒ】
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【図７Ｓ】
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【図７Ｔ】
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【図８】
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【国際調査報告】
2009525193.tif 000033
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